(57)【要約】【課題】トランジスタ等のデバイス特性を精確に予測、制御し、特定部位の不良解析を行うことが可能な、微細な半導体デバイスにおける半導体基板内の冶金学的なＰＮ接合位置を検出する方法を提供する。【解決手段】本発明の接合位置の検出方法は、半導体基板においてＰ型不純物がドーピングされたＰ型不純物領域と、Ｎ型不純物がドーピングされたＮ型不純物領域との接合位置を検出する方法であり、半導体基板から観察対象となる断面を露出させる断面露出工程と、該断面の洗浄処理を行う断面処理工程と、断面にシリサイドを堆積させる堆積工程と、該シリサイドのグレインサイズを観察することにより、接合界面を検出する検出工程とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板においてＰ型不純物がドーピングされたＰ型不純物領域と、Ｎ型不純物がドーピングされたＮ型不純物領域との接合位置を検出する方法であり、
半導体基板から観察対象となる断面を露出させる断面露出工程と、
該断面の洗浄処理を行う断面処理工程と、
前記断面にシリサイドを堆積させる堆積工程と、
該シリサイドのグレインサイズを観察することにより、接合界面を検出する検出工程と
を有することを特徴とする接合位置の検出方法。
【請求項２】
前記検出工程において、Ｐ型不純物領域とＮ型不純物領域とのシリサイドのグレインサイズの差により、前記接合界面を検出することを特徴とする請求項１記載の接合位置の検出方法。
【請求項３】
前記半導体基板がシリコン基板であることを特徴とする請求項１または請求項２に記載の接合位置の検出方法。
【請求項４】
前記シリサイドがタングステンシリサイドであることを特徴とする請求項１から請求項３のいずれかに記載の接合位置の検出方法。
【請求項５】
前記堆積工程において、前記シリサイドを化学的気相成長方法を用いることを特徴とする請求項１から請求項４のいずれかに記載の接合位置の検出方法。
【請求項６】
前記堆積工程において、前記シリサイドを堆積する際に用いるガスとして、六フッ化タングステンと、シランまたはシクロルシランとを用いることを特徴とする請求項５に記載の接合位置の検出方法。
【請求項７】
前記堆積工程において、前記シリサイドを７ｎｍ以下の厚さにて堆積させることを特徴とする請求項１から請求項６のいずれかに記載の接合部の検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における、微小領域の冶金学的ＰＮ接合位置の検出方法に関するものである。
【背景技術】
【０００２】
近年、半導体の微細加工技術の発展に伴い、ＩＣ（Integrated Circuit）内部で使用されているトランジスタをはじめとする素子のサイズがますます微細化されている。
そして、トランジスタのゲート長は、先端プロセス技術を駆使して製造されており、すでに５０ｎｍ以下の寸法となっており、今後更に小さくなることが確実である。
このように、ＩＣを構成するトランジスタをはじめとする微小なデバイスを作製し、それらを正常に動作させるため、デバイスが構成される半導体基板に対してドーピングした不純物のプロファイル及び冶金学的なＰＮ接合位置を精確に把握する必要がある。
【０００３】
すなわち、トランジスタを構成するため、半導体基板にドーピングした不純物が、意図したよりも深く分布した場合、短チャネル効果が顕著になり、所望の電気的な特性が得られなくなると言った不具合が生じるため、プロセス工程における半導体基板での不純物のプロファイルの把握が必要となる。
また、半導体デバイス内で不良が生じた場合、不良解析を行う上においても、特定部分の不純物プロファイルや冶金学的接合位置を知ることにより、不良原因や不良部位を特定し、プロセス工程にフィードバックすることが可能となる。
【０００４】
さらに、次世代トランジスタにおける設計上の不純物プロファイルや、電気的特性等を、プロセス/デバイスシミュレーションを利用して予測する場合、既存プロセスにおいて使用されている半導体基板内の不純物プロファイルや冶金学的接合位置を知ることは、精度の高いシミュレーション結果を得るために重要なデータとなる。
この理由として、イオン注入技術によって半導体基板にドーピングされた不純物が、その後の所定の温度で加熱される熱処理により、半導体基板内にどの程度拡散するかが把握できなければ、次世代トランジスタの不純物プロファイルをシミュレーションする際に使用する拡散モデルを正しく選択することができない。
【０００５】
すなわち、シミュレーション結果と実験結果における実測データとの合わせ込みが精確に出来なければ、シミュレーションモデルの精度を高くすることができず、結果的にトランジスタの電気的特性を精度良く予測することができない。
以上から、微細な半導体デバイスの半導体基板内における冶金学的なＰＮ接合位置を高い精度にて検出することは、バイポーラやＭＯＳ（Metal-Oxide-Semiconductor）を始めとするトランジスタ等のデバイス特性を予測、制御したり、不良解析を行う上で重要な処理となっている。
【０００６】
半導体デバイスを半導体基板に対して形成する際、不純物を注入して拡散させる処理を行うが、ドーピングされた不純物元素の半導体基板内における分布を知る元素分析手法は幾つかある。
以下に、図を参照して、従来法による冶金学的なＰＮ接合位置の検出方法について説明する。上記検出方法として、図４のテーブルには、半導体デバイスの元素分析に良く用いられる分析方法をまとめる。
図４のテーブルに示すように、元素分析の方法は、使用するプローブにより大きく３種類に分類される。
【０００７】
ここで、電子をプローブとする方法のうち代表的なものとしては、ＡＥＳ（Auger Electron Spectroscopy）とＥＰＭＡ（Electron Probe MicroAnalysis）がある。
上記ＡＥＳは入射した電子線とサンプルとの相互作用により発生するAuger電子を検出し、ＥＰＭＡは入射した電子線によりサンプルから放射される特性Ｘ線を検出することにより、サンプル表面に存在する元素の分析を行う。
半導体デバイスにおける半導体基板内の不純物プロファイルや冶金学的なＰＮ接合位置を検出する際、入射する電子線を走査することにより、一次元あるいは二次元的な元素の分布を得ることが可能である。
【０００８】
また、光子をプローブとする方法のうち代表的なものとしては、ＸＰＳ（X-ray Photoelectron Spectroscopy）がある。
このＸＰＳによる分析手法は、超高真空中に置かれたサンプル表面に対し、Ｘ線を照射させ、サンプル表面に存在する電子をサンプル外に飛び出ださせ、その飛び出した電子の運動エネルギーと強度とを測定することにより、Ｘ線照射部固有の電子の結合エネルギーやエネルギー準位を知り、元素の分析を行うことで、ドーピングされた不純物の元素の分布を検出し、不純物プロファイルや冶金学的なＰＮ接合位置を検出する方法である。
【０００９】
また、イオンをプローブとする手法のうち代表的なものとしては、ＳＩＭＳ（Secondary Ion Mass Spectroscopyと、ＲＢＳ（Rutherford Back Scattering）がある。
イオンをサンプル表面に照射することにより、イオンの一部がサンプル表面の原子によって後方散乱され、残りのイオンはサンプル内部にて衝突を繰り返しながらエネルギーを失う。この際、サンプル表面の原子はスパッタされ、中性またはイオンの状態でサンプル外に飛び出すこととなる。そして、サンプル外に飛び出したイオンの質量を分析することにより、サンプル表面の元素分析を行う方法がＳＩＭＳである。
また、入射したイオンのうち、極僅かに後方散乱された（Rutherford散乱）イオンのエネルギーを測定することにより、サンプル表面の原子核の質量や密度等を分析する手法がＲＢＳである。
【００１０】
上記ＳＩＭＳやＸＰＳを使用し、半導体デバイスの半導体基板内における不純物プロファイルや冶金学的なＰＮ接合位置を検査する際、  サンプルの表面あるいは裏面からイオンミリング等の方法によるスパッタエッチングをしつつ、検査対象の所定の領域に存在する原子の数や電子の結合状態を検出することにより、不純物プロファイル及び冶金学的なＰＮ接合位置を求めることが可能である。
【００１１】
また、その他の半導体基板内の不純物プロファイルを求める方法として、サンプルをへき開した後に、ウェットエッチングを行い、電子顕微鏡にて、表面を観察する方法がある。
図５（ａ）はシリコン基板上にＮチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成したサンプルをへき開した後、フッ硝酸を含む薬液でウェットエッチングした時の断面ＳＥＭ（Scanning Electron Microscopy）像であり、図５（ｂ）は図５（ａ）のＳＥＭ像をデフォルメした劈開部分の断面構造を示す模式図である。また、図６（ａ）はＰチャネル型ＭＯＳトランジスタを形成したサンプルをへき開した後、フッ硝酸を含む薬液でウェットエッチングした時の断面ＳＥＭ像であり、図６（ｂ）は図６（ａ）のＳＥＭ像をデフォルメした劈開部分の断面構造を示す模式図である。
この図５（ａ）はＮチャネル型ＭＯＳトランジスタ、図６（ａ）はＰチャネル型ＭＯＳトランジスタの断面ＳＥＭ像である。ヒ素（Ａs）やボロン（Ｂ）を高濃度にドーピングした領域のエッチングレートが速いため、高濃度の領域が選択的に除去される。その結果、トランジスタの拡散層部の冶金学的接合位置が概ね把握することが出来る。
【００１２】
また、走査型プローブ顕微鏡により形成した電界支援酸化膜の構造安定性が基板の導電型に強く依存することを利用して、不純物プロファイル及び冶金学的なＰＮ接合位置を求める手法もある（例えば、特許文献１参照）。
すなわち、Ｐ型導電型領域上に形成した電界支援酸化膜と、Ｎ型導電性領域上に形成した電界支援酸化膜とは、熱に対する膜の構造安定性が異なり、熱処理による膜の厚さの変化分に差が生じ、ＰＮ接合部分にて凹凸が発生する。このため、熱処理後に走査型プローブ顕微鏡を用いて、表面の凹凸の測定を行うことにより、容易にＰＮ接合位置を高い精度にて特定することができる。
【特許文献１】特開２００１−２３７２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した方法にあっては、冶金学的なＰＮ接合位置を検出する際、各々の方法に以下に示す課題がある。
ＳＩＭＳ、ＸＰＳといった元素分析を用い、一次元または二次元の不純物プロファイルを求める場合、サンプルの表面あるいは裏面からイオンミリング等の方法によりスパッタエッチングしながら、ある領域に存在する原子の数や、電子の結合状態を検出する。
このため、ある特定のレイアウトパターン（例えば、特定のトランジスタ）や、微小領域（例えばドレイン端の不純物プロファイル）の分析を行うことが原理上において、非常に困難である。
すなわち、パターニングを行っていないサンプルを用いて測定を行うことにより、擬似的に不純物プロファイル及び冶金学的なＰＮ接合位置を求めている。
したがって、実際のパターンでは異なるプロファイルになっている可能性も高く、正確な不純物プロファイル及び冶金学的接合位置を求めることは困難であった。
【００１４】
また、電子線をプローブとして利用したＥＰＭＡにおいては、微小領域に存在する元素の分析を行うことは可能であるが、その分布を測定するためには多点測定を行わなければならないため、２次元的な評価を行う際に、測定点を非常に多くする必要があり、不純物プロファイル及び冶金学的なＰＮ接合位置を求めるには不向きであった。
【００１５】
また、半導体基板中の冶金学的なＰＮ接合位置を求める方法として、上述したウェットエッチングを用いる場合、シリコン基板のエッチング量を制御することが困難であり、実際のドーピングプロファイル以上にエッチングされるケースが多い。
図６（ｂ）に示すＳＥＭ像にあるように、Ｐチャネル型ＭＯＳトランジスタの拡散層部分のウェットエッチングレートが速いため、冶金学的なＰＮ接合位置を特定することが非常に困難である。
さらに、結晶欠陥が存在した場合はその領域もエッチングされてしまうため、実際に不純物がドーピングされた不純物プロファイル以上にエッチングされるケースが多く、正しい不純物プロファイル及び冶金学的なＰＮ接合位置を求めることが困難である。
【００１６】
また、走査型プローブ顕微鏡を用いた方法においても、微小領域に存在する元素の分析を行うことは可能であるが、その分布を測定するためには多点測定を行わなければならないため、２次元的な評価を行う際に、測定点を非常に多くする必要があり、不純物プロファイル及び冶金学的なＰＮ接合位置を求めるには不向きであった。
【００１７】
上述したように、従来例においては、半導体基板内における正確な実際の不純物プロファイルが把握できないため、実測値とシミュレーション結果との対比ができず、結果的に正確なシミュレーションモデルを得ることができない。
したがって、従来例には、デバイス構造のシミュレーション結果の精度を、デバイス作成に使用しているプロセスに対応させることができず、低い精度のシミュレーションしか行えないという問題があった。
また、従来例は、不良解析を行うにあたり、ある特定部位の正確な不純物プロファイルを得ることができないため、不良解析の精度が低く、不良原因の特定が困難であった。
【００１８】
本発明は、このような事情に鑑みてなされたものであり、トランジスタ等のデバイス特性を精確に予測、制御し、特定部位の不良解析を行うことが可能な、微細な半導体デバイスにおける半導体基板内の冶金学的なＰＮ接合位置を検出する方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の接合位置の検出方法は、半導体基板においてＰ型不純物がドーピングされたＰ型不純物領域と、Ｎ型不純物がドーピングされたＮ型不純物領域との接合位置を検出する方法であり、半導体基板から観察対象となる断面を露出させる断面露出工程と、該断面の洗浄処理を行う断面処理工程と、前記断面にシリサイドを堆積させる堆積工程と、該シリサイドのグレインサイズを観察することにより、接合界面を検出する検出工程とを有することを特徴とする。
【００２０】
本発明の接合位置の検出方法は、前記検出工程において、Ｐ型不純物領域とＮ型不純物領域とのシリサイドのグレインサイズの差により、前記接合界面を検出することを特徴とする。
【００２１】
本発明の接合位置の検出方法は、前記半導体基板がシリコン基板であることを特徴とする。
【００２２】
本発明の接合位置の検出方法は、前記シリサイドがタングステンシリサイドであることを特徴とする。
【００２３】
本発明の接合位置の検出方法は、前記堆積工程において、前記シリサイドを化学的気相成長方法を用いることを特徴とする。
【００２４】
本発明の接合位置の検出方法は、前記堆積工程において、前記シリサイドを堆積する際に用いるガスとして、六フッ化タングステンと、シランまたはシクロルシランとを用いる
【００２５】
本発明の接合位置の検出方法は、前記堆積工程において、前記シリサイドを７ｎｍ以下の厚さにて堆積させることを特徴とする。
【発明の効果】
【００２６】
以上説明したように、本発明によれば、微細な半導体デバイスの特定箇所の冶金学的なＰＮ接合位置を、Ｐ型の不純物領域とＮ型の不純物領域におけるシリサイドのグレインサイズの違いにより、走査型電子顕微鏡（Scanning  Electron  Microscope：以下ＳＥＭと略す）による観察で、容易に二次元的にかつ可視的に特定することができる。
したがって、本発明によれば、実際に拡散層などがパターンニングされ、デバイスが構成された半導体基板内の不純物拡散量（及びプロファイル）と、シミュレーション結果とのフィッティングが可能となり、フィッティング結果として得られた精確な拡散モデル（イオンの種類、イオン注入量、注入エネルギ、拡散温度、拡散時間などのパラメータからなる拡散モデル）を利用し、次世代トランジスタのデバイス特性を精度良く予測し、制御することが可能となる。
また、本発明によれば、デバイスの半導体基板における微小領域の冶金学的な接合位置が高い精度にて、２次元的に把握できるようになるので、ＩＣ内部のデバイスの特定部位で発生した不良原因の解析を行うことも可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の一実施形態による接合位置の検出方法を図面を参照して説明する。図１は同実施形態による接合位置の検出方法の工程順を示す概念図である。図２はＮ型及びＰ型にドーピングされたシリコン基板の断面に対し、タングステンシリサイドをＣＶＤ（化学的気相成長）法により成膜した後、断面を平面視にて観察した平面ＳＥＭ像である。図３は図１の工程のフローに従い、サンプルを処理した後のサンプル断面構造の模式図である。この図３において、便宜的にＮチャネル型ＭＯＳトランジスタ１７、Ｐチャネル型ＭＯＳトランジスタ１８が並記されている。図３の中に挿入したＳＥＭ像は、本実施形態の図１のフローに従いサンプルを処理した後のＮ型拡散層５、Ｐ型拡散層９、Ｎウェル３、Ｐウェル２の表面状態を観察したものである。
【００２８】
以下、図１のフローに従い、本実施形態の接合位置の検出の処理について説明する。
ステップＳ１において、観察対象のサンプル１２を作製するため、半導体基板、本実施形態においてはシリコン基板１から、不純物フロファイルあるいは冶金学的なＰＮ接合位置を解析したい領域を、ダイヤモンドカッターなどを用いて切り出し、へき開、もしくはFocused Ion Beam（ＦＩＢ）を用いることによって、その観察面（以下、断面とする）１３を露出させる。
【００２９】
次に、ステップＳ２において、上記断面１３に形成された自然酸化膜を選択的に除去するため、シリコン基板１と酸化膜との選択比の高い薬液、例えば、フッ化水素（以下、フッ酸）と水を、１：１００（ＨＦ：Ｈ２Ｏ）に希釈した希フッ酸（ＤＨＦ：Dilute Hydrofluoric acid）溶液により、溶液温度２０℃、処理時間３０秒にてサンプル１２を洗浄することにより除去する。
また、サンプル１２の断面１３に対してＣＭＰ（Chemical Mechanical Planarization）により、断面１３の表面を研磨して平坦化を行い、その後に上述した自然酸化膜を除去する化学研磨を行ってもよい。
【００３０】
次に、ステップＳ３において、断面１３上にタングステンシリサイド膜１４を、化学的気相堆積法（Chemical Vapor Deposition; ＣＶＤ）により堆積させる。
ここで、タングステンシリサイド膜１４形成の材料として、反応ガスに六フッ化タングステン（ＷＦ６）と、シラン（ＳiＨ４）、もしくはジクロルシラン（ＳiＨ２Ｃl２）を用いる。本実施形態において、膜条件として、例えば、基板温度を５６０℃、真空度を３３．３Pa、ＷＦ６の流量を２．５SCCM、ＳiＨ２Ｃl２の流量を９００SCCMとして、タングステンシリサイド膜１４を膜厚５ｎｍの厚さに堆積する。
【００３１】
このとき、タングステンシリサイド膜１４の膜厚を厚くし過ぎると、グレインサイズの差が明確に観察することができなくなる。そして、実験から７ｎｍの厚さ以下であれば、堆積する下地の不純物により、不純物の種類及び不純物の濃度がグレインサイズに反映される。すなわち、上述した成膜条件を用いると、タングステンシリサイド膜１４の成長の仕方に、下地依存性が現れることとなる。このように、本実施形態においては、下地（断面１３）にドーピングされているイオン種が、Ｎ型不純物（Ｐ：リン、Ａs：ヒ素）または、Ｐ型不純物（Ｂ：ボロン）のいずれであるかにより、タングステンシリサイド１４の成膜時の核（グレインとして成長するための核）形成に仕方に違いが現れることを利用して、Ｐ型不純物領域とＮ型不純物領域（あるいはノンドープの領域）の接合界面を検出する。
【００３２】
次に、ステップＳ４において、断面１３をＳＥＭにて観察する。観察例を図２に示す。図２はＮ型及びＰ型にドーピングしたシリコン基板１の断面１３上にタングステンシリサイド膜１４をＣＶＤ法により成膜し、この断面をＳＥＭにて観察したものである。
断面１３において、Ｎ型不純物をドーピングしたシリコンの領域においては、成膜したタングステンシリサイド膜１５のグレインサイズは小さく、かつグレインの形成された密度は濃く、連続膜となっていることが確認できる。
【００３３】
一方、断面１３において、Ｐ型不純物をドーピングしたシリコンの領域において、成膜したタングステンシリサイド膜１４のグレインサイズは、Ｎ型の不純物をドーピングしたシリコンの領域に比較して大きくなる。また、タングステンシリサイド膜１４のグレインの形成される密度は、Ｎ型の不純物をドーピングしたシリコンの領域に比較して疎になる。そして、Ｐ型不純物をドーピングしたシリコンの領域においては、タングステンシリサイド膜１６が各グレイン各々が他のグレインと分離され独立した不連続膜となる。
すなわち、上述したように、Ｐ型不純物領域上とＮ型不純物領域上とに形成されるタングステンシリサイドのグレインサイズと密度の差から、グレインサイズが異なる領域同士の境界を判別することにより、Ｐ型不純物領とＮ型不純物領域との接合の界面を検出し、その界面からＰＮ接合の位置を検出することとなる。
【００３４】
上述したように、断面１３上にタングステンシリサイド膜１４を成膜した後、成膜されたタングステンシリサイド膜１４の膜質をＳＥＭにより観察すると、図３の断面模式図に示すように、Ｎ型不純物がドーピングされた領域と、Ｐ型不純物がドーピングされた領域とにおいて、タングステンシリサイド膜１４の膜質の状態（グレインの成長状態）が大きく異なり、グレインサイズに差が生じているのがビジュアルに確認できる。
図３において、Ｎチャネル型ＭＯＳトランジスタ１７とＰチャネル型ＭＯＳトランジスタ１８との断面をＳＥＭで観察した際の各不純物層のタングステンシリサイド膜のグレインがＳＥＭ像として示されている。
【００３５】
Ｎチャネル型ＭＯＳトランジスタ１７は、シリコン基板１に形成されたＰウェル２内に、ソース及びドレインとなるＮ型不純物のＮ型拡散層５と、ゲートマスク窒化膜８，ゲートタングステン７及びゲートポリシリコン６等から形成され、隣接する他のトランジスタとＳＴＩ（Shallow Trench Isolation）４により分離される構造となっている。
ここで、Ｎ型不純物層５の面に形成されたタングステンシリサイド膜１４（Ｎ型不純物領域に堆積されているタングステンシリサイド膜１５）のグレインサイズは、Ｐウェル２に形成されたタングステンシリサイド膜１４（Ｐ型不純物領域に堆積されているタングステンシリサイド膜１６）のグレインサイズより小さく、かつ密に形成されている。これにより、Ｐウェル２と、Ｎ型不純物層５との冶金的なＰＮ接合位置が正確にＳＥＭ像により視認できる。
【００３６】
同様に、Ｐチャネル型ＭＯＳトランジスタ１８は、シリコン基板１に形成されたＮウェル３内に、ソース及びドレインとなるＰ型不純物のＰ型拡散層９と、ゲートマスク窒化膜８，ゲートタングステン７及びゲートポリシリコン６等から形成され、隣接する他のトランジスタとＳＴＩ４により分離される構造となっている。
ここで、Ｐ型不純物層９の面に形成されたタングステンシリサイド膜１４（Ｐ型不純物領域に堆積されているタングステンシリサイド膜１６）のグレインサイズは、Ｎウェル３に形成されたタングステンシリサイド膜１４（Ｎ型不純物領域に堆積されているタングステンシリサイド膜１５）のグレインサイズより大きく、疎に形成されている。これにより、Ｎウェル３と、Ｐ型不純物層９との冶金的なＰＮ接合位置が正確にＳＥＭ像により視認できる。
【００３７】
したがって、Ｐ型不純物とＮ型不純物との両者の境界、すなわち、冶金学的なＰＮ接合位置が鮮明に観察可能となる。
すなわち、本発明によれば、ＣＶＤ法によりタングステンシリサイド成膜した際、成長するグレインのグレインサイズ及び形成される密度の下地依存性を利用し、サンプルの断面に対し、不純物プロファイルを正確に反映したタングステンシリサイド膜の境界を可視的に作ることができる。
【００３８】
上述したように、ある特定微小部位の、冶金学的なＰＮ接合位置及び半導体基板にイオン注入して拡散させた、拡散層の不純物濃度を含めたプロファイルを検出することができる。この観察結果から、不良解析において半導体デバイスの不良原因や、その不良部位の位置の特定が行える。また、シミュレーションに用いる拡散モデルの合わせ込みを高い精度にて行うことができ、不純物プロファイルのシミュレーション精度の向上を図ることができ、正確な不純物のプロファイルを推定することが可能となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態による接合位置の検出方法における処理の流れを示す概念図である。
【図２】タングステンシリサイドをＣＶＤ法により形成した、サンプル１２の断面１３のＳＥＭ像である。
【図３】タングステンシリサイドをＣＶＤ法により形成した、サンプル１２（Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ）の断面１３のＳＥＭ観察の模式図である。
【図４】主な分析方法を示すテーブルである。
【図５】フッ酸処理したサンプル（Ｎチャネル型ＭＯＳトランジスタ）の断面のＳＥＭ像である。
【図６】フッ酸処理したサンプル（Ｐチャネル型ＭＯＳトランジスタ）の断面のＳＥＭ像である。
【符号の説明】
【００４０】
１…シリコン基板
２…Ｐウェル
３…Ｎウェル
４…ＳＴＩ
５…Ｎ型拡散層
６…ゲートポリシリコン
７…ゲートタングステン
８…ゲートマスク窒化膜
９…Ｐ型拡散層
１２…サンプル
１３…断面
１４…タングステンシリサイド膜
１５…タングステンシリサイド膜（Ｎ型不純物領域に堆積されている）
１６…タングステンシリサイド膜（Ｐ型不純物領域に堆積されている）
１７…Ｎチャネル型ＭＯＳトランジスタ
１８…Ｐチャネル型ＭＯＳトランジスタ
【図１】
2008181936.tif 000003
【図２】
2008181936.tif 000004
【図３】
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【図４】
2008181936.tif 000006
【図５】
2008181936.tif 000007
【図６】
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