(57)【要約】【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。【解決手段】メモリセルアレイ２２と、第１アドレス信号に応じて第１動作を制御し、データ読み出し開始の際にリード開始信号を出力する第１制御回路３、４と、第２アドレス信号に応じて第２動作を制御し、前記第１、第２アドレスが一致する際にシーケンスフラグを出力する第２制御回路８と、前記シーケンスフラグをラッチするラッチ回路９と、前記シーケンスフラグ９と前記第１制御回路３、４で読み出された前記データのいずれかを選択する選択回路１０と、前記リード開始信号からリード開始パルス信号を生成する選択制御回路１１とを具備し、前記選択制御回路１１は、前記リード開始パルス信号が終了した時点で前記第２動作実行中の場合には前記選択回路１０に前記シーケンスフラグを選択させ、非実行中の場合には前記第１動作で読み出された前記データを選択させる。【選択図】      図１
2008181614.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性のメモリセルからデータを読み出す第１動作と、前記メモリセルにデータを書き込む、またはデータを消去する第２動作とを同時に実行可能な半導体記憶装置であって、
前記メモリセルを備えたメモリセルアレイと、
第１アドレス信号に応じて前記第１動作の制御を行い、前記データの読み出しを開始した際にリード開始信号を出力する第１制御回路と、
第２アドレス信号に応じて前記第２動作の制御を行い、前記第１、第２アドレスが一致する場合にシーケンスフラグを出力する第２制御回路と、
前記第２制御回路から出力された前記シーケンスフラグをラッチするラッチ回路と、
前記第１制御回路の命令に従って、前記ラッチ回路に保持された前記シーケンスフラグと、前記第１制御回路によって読み出された前記データとのいずれかを選択して出力する選択回路と、
前記第１制御回路から出力された前記リード開始信号を遅延させてリード開始パルス信号を発生させ、前記第２制御回路において前記シーケンスフラグが出力された際、前記リード開始パルス信号が終了する時点において前記第２動作が実行中である場合にアサートされ、前記第２動作が未実行である場合にネゲートされる選択制御信号を出力する選択制御回路と
を具備し、前記第１制御回路は、前記選択制御信号がアサートされている場合には前記選択回路に対して前記シーケンスフラグを選択させ、ネゲートされている場合には前記第１動作によって読み出された前記データを選択させるよう命令する
ことを特徴とする半導体記憶装置。
【請求項２】
前記選択制御回路は、前記シーケンスフラグの出力終了タイミングが、前記リード開始パルス信号が終了するよりも遅い場合、前記リード開始パルス信号が終了するタイミングで前記ラッチ回路の内容を確定させ、
前記シーケンスフラグの出力終了タイミングが、前記リード開始パルス信号が終了するよりも早い場合、前記シーケンスフラグの出力終了タイミングで前記ラッチ回路の内容を確定させる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２制御回路は、前記第２動作実行中時にアサートされ、且つ未実行中にネゲートされる自動動作状態信号、及び前記シーケンスフラグを出力している期間にアサートされ、且つ出力されていない期間にネゲートされるシーケンスフラグ出力信号を、前記選択制御回路へ出力し、
前記選択制御回路は、前記第２制御回路から出力された前記自動動作状態信号を遅延させて自動動作終了パルス信号を生成し、
前記自動動作状態信号がネゲートされるタイミングが前記リード開始パルス信号の終了タイミングより遅い場合、前記リード開始パルス信号の終了タイミングにおける前記シーケンスフラグ出力信号を前記選択制御信号として出力し、且つ
前記自動動作状態信号がネゲートされるタイミングが前記リード開始パルス信号の終了タイミングより早い場合、前記自動動作終了パルス信号の終了タイミングにおける前記シーケンスフラグ出力信号を前記選択制御信号として出力する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記選択制御回路は、第１遅延回路を備え、且つ前記リード開始信号の出力期間と前記第１遅延回路における遅延時間との期間、前記リード開始信号を生成するリード開始パルス生成部と、
第２遅延回路を備え、且つ前記自動動作状態信号がアサートされてから前記第２遅延回路における遅延時間の期間にアサートされる前記自動動作終了パルス信号を生成する自動動作終了パルス信号発生部と、
前記リード開始パルス信号が出力され、且つ前記自動動作終了パルス信号がアサートされている際にリセット状態とされるフリップフロップと、
前記フリップフロップがリセット状態とされた時点において前記シーケンスフラグ出力信号がアサートされている場合に、前記選択制御信号をアサートする選択制御信号出力部と
を備えることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記リード開始信号が出力されてから前記シーケンスフラグ出力信号がアサートされるまでの期間は、前記リード開始パルス信号が生成される期間よりも短く、
前記リード開始パルス信号が生成される期間は、前記リード開始信号が出力されてから前記第１制御回路が前記選択回路に対して前記シーケンスフラグと前記第１動作によって読み出された前記データとのいずれかの選択を命令するまでの期間よりも短い
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。例えば、電荷蓄積層と制御ゲートとを有するＭＯＳトランジスタを含む半導体メモリに関する。
【背景技術】
【０００２】
従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとしてＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）が知られている。またＥＥＰＲＯＭには、自動動作機能と、この自動動作機能と同時実行可能な同期リード動作機能とを有しているものがある（例えば特許文献１参照）。
【０００３】
自動動作機能とは、外部からコマンドを入力することによって自動でデータの書き込み及び消去を行う機能である。また同期リード動作機能とは、外部からコマンドを入力することによって、クロックに同期してデータを読み出す機能である。
【０００４】
上記自動動作機能と同期リード動作機能とを有するＥＥＰＲＯＭでは、メモリセルアレイは複数のバンクと呼ばれる単位で区切られている。そして、自動動作中のバンクに対して同期リードのアクセスがあった場合には、読み出しデータの代わりにシーケンスフラグが外部へ出力される。このシーケンスフラグによって、当該バンクは自動動作実行中でありアクセス禁止であることが認識される。
【０００５】
しかし従来のＥＥＰＲＯＭであると、同期リード動作が開始された直後に自動動作が終了した場合には、シーケンスフラグを正確に出力出来ずに誤動作が生じるという問題があった。
【特許文献１】特開２００３−１９６９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、動作信頼性を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体記憶装置は、不揮発性のメモリセルからデータを読み出す第１動作と、前記メモリセルにデータを書き込む、またはデータを消去する第２動作とを同時に実行可能な半導体記憶装置であって、前記メモリセルを備えたメモリセルアレイと、第１アドレス信号に応じて前記第１動作の制御を行い、前記データの読み出しを開始した際にリード開始信号を出力する第１制御回路と、第２アドレス信号に応じて前記第２動作の制御を行い、前記第１、第２アドレスが一致する場合にシーケンスフラグを出力する第２制御回路と、前記第２制御回路から出力された前記シーケンスフラグをラッチするラッチ回路と、前記第１制御回路の命令に従って、前記ラッチ回路に保持された前記シーケンスフラグと、前記第１制御回路によって読み出された前記データとのいずれかを選択して出力する選択回路と、前記第１制御回路から出力された前記リード開始信号を遅延させてリード開始パルス信号を発生させ、前記第２制御回路において前記シーケンスフラグが出力された際、前記リード開始パルス信号が終了する時点において前記第２動作が実行中である場合にアサートされ、前記第２動作が未実行である場合にネゲートされる選択制御信号を出力する選択制御回路とを具備し、前記第１制御回路は、前記選択制御信号がアサートされている場合には前記選択回路に対して前記シーケンスフラグを選択させ、ネゲートされている場合には前記第１動作によって読み出された前記データを選択させるよう命令する。
【発明の効果】
【０００８】
本発明によれば、動作信頼性を向上出来る半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。  
この発明の一実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係るＮＯＲ型フラッシュメモリのブロック図である。
【００１０】
本実施形態に係るＮＯＲ型フラッシュメモリは、第１動作モードと第２動作モードの２つの動作モードを有している。第１動作モードは、外部からアドレスを入力することによってデータの読み出しが行われる動作モードである。第１動作モードには、クロックに同期してデータを読み出す同期リードと、同期せずに読み出す非同期リードとの２つの動作モードがある。以下では、特に断りの無い限り、第１動作モードに関しては同期リードについて説明する。第２動作モードは、外部からコマンドを入力することによって、データの書き込み及び消去がクロックに同期して自動で行われる動作モードである。以下では、第１動作モードをリード動作または同期リードと呼び、第２動作モードを自動動作と呼ぶことがある。更に第１動作モードと第２動作モードとは、同時に実行することが可能である。
【００１１】
図示するようにフラッシュメモリ１は、モードレジスタ２、同期リード制御回路３、リード制御回路４、メモリセル部５、センスアンプ６、発振回路７、自動動作制御回路８、ラッチ回路９、選択回路１０、選択制御回路１１、及び出力回路１２を備えている。
【００１２】
モードレジスタ２は、リード動作を行っている際に、それが同期リードであるか非同期リードであるかの情報を保持する。そして、非同期リードである場合に、非同期モード信号を同期リード制御回路３及び選択制御回路へ出力する。非同期モード信号は、非同期リードを行っている際に出力（アサート：本実施形態では“Ｈ”レベル）される信号である。
【００１３】
同期リード制御回路３は、外部からチップイネーブル信号、アドレス信号、及びクロックを受け、更にモードレジスタ２から非同期リード信号を受けて動作する。そして、前述の同期リード動作の制御を司る。従って、非同期リード信号が出力されていない（ネゲートされている）際に、動作を行う。同期リード制御回路３は、受信したアドレス信号とクロックとに基づいて同期リードアドレスを発生して、リード制御回路４及び自動動作制御回路８へ出力する。同期リードアドレスとは、同期リード動作において、データを読み出すべきメモリセルのアドレスである。更に同期リード制御回路３は、センスアンプ６からセルデータリード信号を受け取り、これを同期リードデータ信号として選択回路１０へ出力する。更に、選択制御回路１１から与えられる選択制御信号に基づいて、同期シーケンスフラグ出力信号を出力する。選択制御信号及び同期シーケンスフラグ出力信号の詳細については後述する。
【００１４】
リード制御回路４は、外部からチップイネーブル信号を受けて動作する。そして同期リード時には、同期リード制御回路３から同期リードアドレスを受信し、この同期リードアドレスに対応するメモリセルからデータを読み出すよう、メモリセル部５に対して命令する。また、同期リードを開始した際、その旨を示すリード開始信号を発生して、選択制御回路１１へ供給する。リード開始信号は、同期リードを開始すると共に、または直後に、一定期間だけアサート（本実施形態では“Ｈ”レベル）されるパルス状の信号である。
【００１５】
メモリセル部５は不揮発性のメモリセルを備えており、外部から与えられたデータを記憶する。図２は、メモリセル部５の概略的な構成を示すブロック図である。図示するようにメモリセル部５は、（ｌ＋１）個（但し、ｌは１以上の自然数）のメモリバンク２０−１〜２０−ｌと、メモリバンク２０−１〜２０−ｌに対応づけて設けられたブロック選択回路２１−０〜２１−ｌとを備えている。以下、メモリバンク２０−１〜２０−ｌ及びブロック選択回路２１−０〜２１−ｌの各々を、特に区別しない限りは単にメモリバンク２０及びブロック選択回路２１と呼ぶ。
【００１６】
メモリバンク２０−１〜２０−ｌの各々は、（ｋ＋１）個（但し、ｋは１以上の自然数）のメモリブロック２２−０〜２２−ｋを備えている。そして、メモリブロック２２−０〜２２−ｋの各々は、データ線ＤＬ０〜ＤＬｋにそれぞれ接続されている。以下、メモリブロック２２−０〜２２−ｋ及びデータ線ＤＬ０〜ＤＬｋの各々を、特に区別しない限りは単にメモリブロック２２及びデータ線ＤＬと呼ぶ。
【００１７】
メモリブロック２２の各々は、メモリセルがマトリクス状に配置されたメモリセルアレイと、メモリセルアレイのロウ方向を選択するロウデコーダと、カラム方向を選択するカラムデコーダとを備えている。メモリセルアレイの構成について、図３を用いて説明する。図３はメモリセルアレイの回路図である。
【００１８】
図示するようにメモリセルアレイは、（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは自然数）のメモリセルＭＣを備えている。メモリセルＭＣは、電荷蓄積層（例えばフローティングゲート）と制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。積層ゲートの構造は次の通りである。すなわち、半導体基板上にゲート絶縁膜を介在して電荷蓄積層が形成され、電荷蓄積層上にゲート間絶縁膜を介在して制御ゲートが形成される。電荷蓄積層及び制御ゲートは、例えば多結晶シリコン層を材料に用いて形成され、ゲート絶縁膜は、例えばシリコン酸化膜を材料に用いて形成され、ゲート間絶縁膜は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。そして、同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。更にメモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。なお以下では説明の便宜上、ワード線ＷＬ０〜ＷＬｍをワード線ＷＬ、ビット線ＢＬ０〜ＢＬｎをビット線ＢＬと一括して呼ぶことがある。
【００１９】
そして、図示せぬロウデコーダがワード線ＷＬのいずれかを選択し、カラムデコーダがビット線ＢＬのいずれかを選択する。カラムデコーダによって選択されたビット線ＢＬは、データ線ＤＬ０〜ＤＬｋのいずれかに選択される。また、データ線ＤＬ０〜ＤＬｋのいずれかは、図示せぬカラムセレクタによって選択され、センスアンプ６に接続される。
【００２０】
ブロック選択回路２１−０〜２１−ｌは、それぞれメモリバンク２０−０〜２０−ｌに対応づけて設けられている。ブロック選択回路２１は、同期リード動作においてはリード制御回路４の制御に従って、また自動動作においては自動動作制御回路８の制御に従って、対応するメモリバンク２０を選択すると共に、当該メモリバンク２０内におけるいずれかのメモリブロック２２を選択する。そして、ブロック選択回路２１によって選択されたメモリブロック２２内において、ロウデコーダ及びカラムデコーダによるメモリセルＭＣの選択動作が行われる。
【００２１】
上記構成のメモリセル部５において、自動動作及び同期リード動作では、メモリバンク２０の単位で選択動作が行われる。また、データの消去はメモリブロック２２の単位で行われる。つまり、データの消去は、選択したメモリバンク２０内のいずれかのメモリブロック２２に含まれるメモリセルＭＣの全てに対して、一括して行われる。
【００２２】
図１に戻って説明を続ける。センスアンプ６は、メモリセル部５においてメモリセルＭＣから読み出されたデータを増幅する。そして増幅した読み出しデータ（これをセルデータと呼ぶことがある）を、セルデータリード信号として、同期リード制御回路３へ出力する。
【００２３】
発振回路７は、自動動作時においてクロックを発生する。このクロックは、自動動作用クロックとして自動動作制御回路８へ与えられる。
【００２４】
自動動作制御回路８は、自動動作用クロックに同期して動作する。そして、内部においてアドレスを生成して、自動動作におけるメモリセルＭＣへのデータの書き込み及び消去動作を制御する。自動動作制御回路８は、自動動作実行中に自動動作状態信号を出力する（アサートする：本実施形態では“Ｌ”レベル）。自動動作状態信号は、自動動作未実行中には出力されず、ネゲート（本実施形態では“Ｈ”レベル）される。また自動動作制御回路８は、自動動作においてアクセスするメモリバンク２０と、同期リード動作においてアクセスするメモリバンク２０とが同一であるか否かを判定する。この判定は、内部で生成したアドレスと、同期リード制御回路３から与えられる同期リードアドレスを参照して、両者のメモリバンク２０についてのアドレスが一致するか否かによって行われる。そして、同一であった場合には、シーケンスフラグを出力する。このシーケンスフラグは、自動動作実行中であることを示すフラグである。同時に、シーケンスフラグ出力中であることを示すシーケンスフラグ出力信号を、選択制御回路１１に対して出力する。
【００２５】
ラッチ回路９は、自動動作制御回路８で出力されたシーケンスフラグをラッチする。そして、ラッチしたシーケンスフラグを、シーケンスフラグラッチ信号として選択回路１０へ出力する。
【００２６】
選択回路１０は、同期リード制御回路３から与えられる同期リードデータ信号と、ラッチ回路９から与えられるシーケンスフラグラッチ信号とのいずれかを選択して出力する。この選択動作は、同期リード制御回路３から与えられる同期シーケンスフラグ出力信号に基づいて行われる。具体的には、同期シーケンスフラグ出力信号がアサート（本実施形態では“Ｈ”レベル）された際にシーケンスフラグラッチ信号を選択し、ネゲートされた際には同期リードデータ信号を選択する。
【００２７】
出力回路１２は、選択回路１０から与えられる信号を、出力パッドから出力信号として外部へ出力する。
【００２８】
選択制御回路１１は、シーケンスフラグラッチイネーブル信号を発生して、ラッチ回路９におけるデータ確定タイミングを決定する。シーケンスフラグラッチイネーブル信号が“Ｌ”レベルの際、ラッチ回路９はシーケンスフラグを内部に取り込み可能とされ、“Ｈ”レベルに遷移した際に、ラッチ回路９内部のデータが確定する。また選択制御回路１１は、選択制御信号を出力して、同期リード制御回路３に供給する。選択制御信号が出力されると（アサートされる：本実施形態では“Ｈ”レベル）、同期リード制御回路３は同期シーケンスフラグ出力信号をアサート（“Ｈ”レベル）する。すなわち、選択回路１０はシーケンスフラグラッチ信号を選択する。他方、選択制御信号が出力されない場合（ネゲートされる：“Ｌ”レベル）、同期リード制御回路３は同期シーケンスフラグ出力信号をネゲート（“Ｌ”レベル）する。すなわち、選択回路１０は同期リードデータ信号を選択する。
【００２９】
図４は、選択制御回路１１の回路図である。図示するように選択制御回路１１は、大まかには、シーケンスフラグラッチイネーブル信号出力部３０、選択制御信号出力決定部４０、及び選択制御信号出力部６０を備えている。シーケンスフラグラッチイネーブル信号出力部３０は、シーケンスフラグラッチイネーブル信号を生成して出力する。選択制御信号出力決定部４０は、選択制御信号を出力するか否か、すなわちアサートするか否かを決定するためのラッチイネーブル信号を生成する。選択制御信号出力部６０は、ラッチイネーブル信号とシーケンスフラグ出力信号とに基づいて、選択制御信号を生成して出力する。以下、回路構成の詳細について説明する。
【００３０】
シーケンスフラグラッチイネーブル信号出力部３０は、インバータ３１、３７、ＮＯＲゲート３２〜３４、及びＮＡＮＤゲート３５、３６を備えている。インバータ３１は、自動動作制御回路８から与えられる自動動作状態信号を反転する。ＮＯＲゲート３２は、自動動作状態信号と、選択制御信号出力決定部４０から出力されるリード開始パルス信号とのＮＯＲ演算を行う。ＮＯＲゲート３３は、非同期モード信号と、ＮＯＲゲート３２の出力とのＮＯＲ演算を行う。ＮＯＲゲート３４は、インバータ３１の出力と、リード開始パルス信号とのＮＯＲ演算を行う。ＮＡＮＤゲート３５は、ＮＯＲゲート３４の出力と、自動動作制御回路８から出力されるシーケンスフラグ出力信号とのＮＡＮＤ演算を行う。ＮＡＮＤゲート３６は、ＮＯＲゲート３３の出力とＮＡＮＤゲート３５の出力とのＮＡＮＤ演算を行う。インバータ３７は、ＮＡＮＤゲート３６の出力を反転して、反転結果をシーケンスフラグラッチイネーブル信号として出力する。
【００３１】
選択制御信号出力決定部４０は、大まかには、リード開始パルス信号生成部４１、自動動作終了パルス信号生成部４２、ＮＡＮＤゲート４３、及びＲＳフリップフロップ（以下ＲＳ−Ｆ／Ｆ）４４を備えている。
【００３２】
リード開始パルス信号生成部４１は、インバータ４５、遅延回路４６、及びＮＯＲゲート４７を備えている。インバータ４５は、リード制御回路４から与えられるリード開始信号を反転させる。遅延回路４６は、インバータ４６の出力を反転させる。ＮＯＲゲート４７は、遅延回路４６の出力とリード開始信号とのＮＯＲ演算を行い、演算結果をリード開始パルス信号として出力する。従ってリード開始パルス信号は、リード開始信号が出力（“Ｈ”レベル）されてから、リード開始信号が“Ｈ”レベルである期間と遅延回路４６の遅延時間とを足した期間が経過するまで“Ｌ”レベルとなる。
【００３３】
自動動作終了パルス信号生成部４２は、遅延回路４８、インバータ４９、及びＮＡＮＤゲート５０を備えている。遅延回路４８は、自動動作状態信号を遅延させる。インバータ４９は、遅延回路４８の出力を反転させる。ＮＡＮＤゲート５０は、インバータ４９の出力と自動動作状態信号とのＮＡＮＤ演算を行い、演算結果を自動動作終了パルス信号として出力する。従って自動動作終了パルス信号は、自動動作状態信号がネゲート（“Ｈ”レベル）されてから遅延回路４８の遅延時間が経過するまで“Ｌ”レベルとされる。
【００３４】
ＮＡＮＤゲート４３は、リード開始パルス信号と自動動作終了パルス信号とのＮＡＮＤ演算を行い、演算結果をリセット信号として出力する。
【００３５】
ＲＳ−Ｆ／Ｆ４４は、ＮＡＮＤゲート５１、５２を備えている。ＮＡＮＤゲート５１は、ＮＡＮＤゲート５２の出力とリード開始パルス信号とのＮＡＮＤ演算を行う。ＮＡＮＤゲート５２は、ＮＡＮＤゲート５１の出力、リセット信号、及び初期リセット信号のＮＡＮＤ演算を行い、演算結果をラッチイネーブル信号として出力する。初期リセット信号は、ＲＳ−Ｆ／Ｆ４４内部の状態をリセットするための信号であり、通常時は常時“Ｈ”レベルとされている。従って、リセット信号がアサート（“Ｌ”レベル）されると、ＲＳ−Ｆ／Ｆ４４はリセット状態とされ、ラッチイネーブル信号が“Ｌ”レベルとされる。
【００３６】
選択制御信号出力部６０は、大まかには、ラッチ回路６１、ＮＡＮＤゲート６２、及びインバータ６３を備えている。  
ラッチ回路６１は、クロックドインバータ（Clocked inverter）６４、６６及びインバータ６５、６７を備えている。インバータ６７は、ラッチイネーブル信号を反転させる。クロックドインバータ６４は、ラッチイネーブル信号及びインバータ６７の出力を、それぞれｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのクロックとして用いるインバータであり、ラッチイネーブル信号が“Ｌ”レベルの際に動作する。すなわちラッチイネーブル信号が“Ｌ”レベルである際に、シーケンスフラグ出力信号を取り込んで反転させる。インバータ６５は、クロックドインバータ６４の出力を反転させ、反転させた結果をラッチ信号として出力する。クロックドインバータ６６は、インバータ６７の出力及びラッチイネーブル信号を、それぞれｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのクロックとして用いるインバータであり、ラッチイネーブル信号が“Ｈ”レベルの際に動作する。そして、ラッチ信号を反転させて、反転させた結果をインバータ６５の入力ノードに入力する。
【００３７】
ＮＡＮＤゲート６２は、ラッチイネーブル信号とラッチ信号とのＮＡＮＤ演算を行う。インバータ６３は、ＮＡＮＤゲート６２の出力を反転させて、反転させた結果を選択制御信号として出力する。
【００３８】
次に、上記構成のＮＯＲ型フラッシュメモリ１における、同期リード動作と自動動作との同時実行について、図５を用いて簡単に説明する。図５は、本実施形態に係るフラッシュメモリ１のメモリセル部５のブロック図である。
【００３９】
本実施形態に係る構成であると、メモリセル部５は複数のメモリバンク２０を備えており、各バンク２０をブロック選択回路２１によって選択出来る。従って、あるメモリバンク２０について自動動作を実行中であっても、その他のメモリバンク２０であれば同期リード動作においてアクセス可能である。例えば図５に示すように、自動動作において、ブロック選択回路２１−０によってメモリバンク２０−０が選択され、更にこのメモリバンク２０−０内におけるメモリブロック２２−１が選択されたとする。すなわち、このメモリバンク２０−１内のメモリブロック２２−１に含まれるメモリセルＭＣに対して、データの書き込みまたはデータの消去が行われている。
【００４０】
この際、同期リード動作は、メモリバンク２０−０以外のメモリバンク２０−１〜２０−ｌに対してアクセスを行うことが出来る。図５の例であると、ブロック選択回路２１−１によってメモリバンク２０−１が選択され、更にこのメモリバンク２０−１内におけるメモリブロック２２−３が選択されている。すなわち、メモリバンク２０−１内におけるメモリブロック２２−３に含まれるメモリセルＭＣに対して、データの読み出しが行われている。  
このように、複数のメモリバンク２０に対して同時にアクセスすることで、ＮＯＲ型フラッシュメモリの処理効率を向上出来る。但し、同時にアクセス出来るメモリバンク２０は、基本的に互いに異なるメモリバンク２０である。これは、同一のメモリバンク２０に対して同時にアクセスがなされると誤動作が生じるおそれがあるからである。しかしながら、例えばあるメモリバンク２０に対して自動動作を実行中に、同一のメモリバンク２０に対して同期リードが行われようとする場合がある。この場合、ＮＯＲ型フラッシュメモリ１では、セルデータを出力する代わりにシーケンスフラグを出力することで、同期リードにてアクセスされたメモリバンク２０が自動動作実行中であることを外部に知らせる。この際の動作について、以下３つのケースについて説明する。
【００４１】
＜ＣＡＳＥ１：シーケンスフラグを出力する場合＞  
まず、同期リード動作において、セルデータでは無くシーケンスフラグを出力する場合について、図６及び図７を用いて説明する。図６はＮＯＲ型フラッシュメモリ１における動作のフローチャートであり、図７は各種信号のタイミングチャートである。
【００４２】
まず同期リード制御回路３によって同期リードアドレスが出力される（ステップＳ１０、時刻ｔ１）。この同期リードアドレスは、自動動作実行中のメモリバンク２０に相当するアドレスであったとする。リード制御回路４が同期リードを開始すべく、リード開始信号を出力する（ステップＳ１１）。リード開始信号はパルス状の信号であり、図７に示すように時刻ｔ１〜ｔ２の期間だけ“Ｈ”レベルとされる。
【００４３】
すると、選択制御回路１１におけるリード開始パルス信号生成部４１が、リード開始パルス信号を生成する（ステップＳ１２、時刻ｔ１）。すなわち、リード開始パルス信号が“Ｌ”レベルとされる。これにより、ＲＳ−Ｆ／Ｆ４４がセット状態とされる（ステップＳ１３）。
【００４４】
また自動動作制御回路８は、自動動作実行中であるので、自動動作状態信号を“Ｌ”レベルとしている（ステップＳ１４）。更に自動動作制御回路８は、同期リード制御回路３から与えられる同期リードアドレスが、自動動作実行中のメモリバンクに等しいことを検出して、シーケンスフラグを出力すると共に、シーケンスフラグ出力信号を出力する（ステップＳ１５、時刻ｔ３）。すなわち、シーケンスフラグ出力信号が“Ｈ”レベルとされる。そして、シーケンスフラグ出力信号が、選択制御回路１１内のラッチ回路６１内に取り込まれる（ステップＳ１６）。
【００４５】
その後、リード開始パルス信号の出力が終了する（“Ｈ”レベルとなる、ステップＳ１７、時刻ｔ４）ため、ＲＳ−Ｆ／Ｆ４４がリセット状態とされる（ステップＳ１８）。その結果、ラッチ回路６１内のデータが確定され、選択制御信号が出力される（ステップＳ１９）。すなわち、選択制御信号が“Ｈ”レベルとされる。また、ラッチ回路９内のデータは、自動動作制御回路８から出力されるシーケンスフラグで確定している（ステップＳ２０）。
【００４６】
そして同期リード制御回路３は、時刻ｔ７のタイミングでシーケンスフラグの出力判定を行う（ステップＳ２１）。これは、選択回路１０に対して同期リードデータを選択させるべきかシーケンスフラグを選択させるべきかを決定する処理である。すると、選択制御信号が“Ｈ”レベルであるから、同期リード制御回路３は同期シーケンスフラグ出力信号を“Ｈ”レベルとし、更に動作を停止する（ステップＳ２２、時刻ｔ８）。その結果、選択回路１０によって選択されたシーケンスフラグが出力回路から出力される（ステップＳ２３）。
【００４７】
その後、自動動作が終了して自動動作状態信号が“Ｈ”レベル、シーケンスフラグ出力信号が“Ｌ”レベルになったとしても（ステップＳ２４）、選択制御回路１１におけるラッチ信号、選択制御信号、シーケンスフラグラッチ信号は変化しない（ステップＳ２５）。
【００４８】
なお、ＣＡＳＥ１に該当するのは、図７に示すように、下記のタイミングを満たす場合である。  
期間ａ＜（期間ｂ＋期間ｃ）＜期間ｅ  
但し、  
期間ａ：同期リード開始からシーケンスフラグ出力信号が“Ｈ”になるまでの期間、  
期間ｂ：リード開始信号のパルス時間、  
期間ｃ：遅延回路４６における遅延時間、  
期間ｅ：同期リード開始からシーケンスフラグ出力判定タイミングまでの期間、  
である。
【００４９】
＜ＣＡＳＥ２：同期リード開始直後に自動動作が終了した場合（その１）＞  
次に、同期リード開始直後に自動動作が終了した場合について説明する。この場合、同期リード動作可能であるので、フラッシュメモリはシーケンスフラグではなくセルデータを出力する。この場合について、図８及び図９を用いて説明する。図８はＮＯＲ型フラッシュメモリ１における動作のフローチャートであり、図９は各種信号のタイミングチャートである。
【００５０】
まず、ステップＳ１６（時刻ｔ３）までは、上記ＣＡＳＥ１と同様である。そして、同期リード開始直後に自動動作が終了したとする。この「同期リード開始直後」なる意味は、図９に示すように、時刻ｔ４にリード開始パルス信号が終了する（“Ｈ”レベルとなる）前に、自動動作が終了して自動動作状態信号が“Ｈ”レベルになることを意味する。
【００５１】
自動動作が終了して自動動作状態信号が“Ｈ”レベルになると（ステップＳ３０、時刻ｔ９）、選択制御回路１１の自動動作終了パルス信号生成部４２が、自動動作終了パルス信号を生成する（ステップＳ３１、時刻ｔ９）。すなわち、自動動作終了パルス信号が“Ｌ”レベルとされる。
【００５２】
また、時刻ｔ９以降も、シーケンスフラグ出力信号をラッチ回路６１は取り込み続ける（ステップＳ３１）。その後、シーケンスフラグ出力信号が“Ｈ”レベルの状態で、リード開始パルス信号が終了する（ステップＳ１７、時刻ｔ４）。すなわち、リード開始パルス信号が“Ｈ”レベルとなる。これにより、シーケンスフラグラッチイネーブル信号が“Ｈ”レベルとなり、ラッチ回路９内のデータが確定する（ステップＳ２０）。
【００５３】
その後、時刻ｔ１０において、シーケンスフラグ出力信号が“Ｌ”レベルとなり、これによりラッチ信号も“Ｌ”レベルとなる（ステップＳ３３）。
【００５４】
その後、時刻ｔ６において、自動動作終了パルス信号が終了する（“Ｈ”レベルとなる、ステップＳ３４）ため、ＲＳ−Ｆ／Ｆ４４がリセット状態とされる（ステップＳ１８）。これにより、ラッチ回路６１内のデータが“Ｌ”レベルで確定するため、選択制御信号も“Ｌ”レベルで確定する（ステップＳ３５）。
【００５５】
そして同期リード制御回路３は、時刻ｔ７のタイミングでシーケンスフラグの出力判定を行う（ステップＳ２１）。これは、選択回路１０に対して同期リードデータを選択させるべきかシーケンスフラグを選択させるべきかを決定する処理である。すると、選択制御信号が“Ｌ”レベルであるから、同期リード制御回路３は同期シーケンスフラグ出力信号を“Ｌ”レベルとし、通常の同期リード動作を継続する（ステップＳ３６、時刻ｔ８）。その結果、選択回路１０によって選択されたセルデータが出力回路から出力される（ステップＳ３７）。
【００５６】
なお、ＣＡＳＥ２に該当するのは、下記のタイミングを満たす場合である。  
期間ａ＜（期間ｂ＋期間ｃ）＜期間ｅ  
期間ｆ＜期間ｄ  
但し、  
期間ｄ：遅延回路４８における遅延時間、  
期間ｆ：自動動作終了からシーケンスフラグ出力信号が“Ｌ”になるまでの期間、  
である。
【００５７】
＜ＣＡＳＥ３：同期リード開始直後に自動動作が終了した場合（その２）＞  
次に、ＣＡＳＥ２と同じく、同期リード開始直後に自動動作が終了した場合について説明する。但しＣＡＳＥ３では、ＣＡＳＥ２と異なり、リード開始パルス信号が終了するより前に、シーケンスフラグ出力信号が“Ｌ”レベルになる。すなわちＣＡＳＥ３は、自動動作終了タイミングがＣＡＳＥ２よりも早い場合である。図１０はＣＡＳＥ３におけるＮＯＲ型フラッシュメモリ１における動作のフローチャートであり、図１１は各種信号のタイミングチャートである。
【００５８】
まず、ステップＳ３１（時刻ｔ９）までは、上記ＣＡＳＥ２と同様である。すなわち、時刻ｔ３以降、シーケンスフラグ出力信号が“Ｈ”レベルとなり、これをラッチ回路６１は取り込む（ステップＳ１６）。また、時刻ｔ９以降も、シーケンスフラグ出力信号をラッチ回路６１は取り込み続ける（ステップＳ３１）。
【００５９】
その後、リード開始パルス信号が“Ｌ”レベルの状態で自動動作制御回路８はシーケンスフラグの出力を停止し、シーケンスフラグ出力信号を“Ｌ”レベルとする。（ステップＳ３３、時刻ｔ１１）。このタイミングにおいて、シーケンスフラグラッチイネーブル信号が“Ｈ”レベルとなり、ラッチ回路９内のデータが確定する（ステップＳ２０）。この際、ラッチ回路９には誤ったデータが保持されやすい。これを図１１では、誤ラッチデータＸとして表している。
【００６０】
その後、時刻ｔ４において、リード開始パルス信号が終了し（ステップＳ１７）、時刻ｔ６において自動動作パルス信号が終了する（ステップＳ３４）。これにより、ＲＳ−Ｆ／Ｆ４４がリセット状態とされる（ステップＳ１８）。そして、ラッチ回路６１内のデータが“Ｌ”レベルで確定し、選択制御信号も“Ｌ”レベルで確定する（ステップＳ３５）。その後の動作はＣＡＳＥ２と同様であり、出力回路はセルデータを出力する。
【００６１】
なお、ＣＡＳＥ３もＣＡＳＥ２と同様に、期間ａ＜（期間ｂ＋期間ｃ）＜期間ｅ、及び期間ｆ＜期間ｄ、のタイミング条件を満たす。
【００６２】
以上のＣＡＳＥ１〜ＣＡＳＥ３につき、特に選択制御回路１１の動作の詳細について、図１２のフローチャートを用いて、以下説明する。
【００６３】
＜ＣＡＳＥ１＞  
ＣＡＳＥ１は、自動動作状態信号が“Ｈ”レベルになるタイミング、すなわち自動動作の終了タイミングが、リード開始パルス信号が“Ｈ”レベルになるタイミングよりも遅い場合である（ステップＳ４０、ＹＥＳ）。
【００６４】
この場合、リード開始パルス信号が“Ｈ”レベルになるタイミングで、リセット信号が“Ｌ”レベルとされる（ステップＳ４１）。なぜなら、この時点では未だ自動動作実行中であるので、自動動作終了パルス信号が“Ｈ”レベルであるため、ＮＡＮＤゲート４３の演算結果が“Ｈ”レベルになるからである。これにより、ＲＳ−Ｆ／Ｆ４４がリセット状態とされて、ラッチイネーブル信号が“Ｈ”レベルとなる（ステップＳ４２）。
【００６５】
この時点において、依然として自動動作実行中であるから、シーケンスフラグ出力信号は“Ｈ”レベルのままであり、ラッチ信号は“Ｈ”レベルである。この状態で、ラッチイネーブル信号が“Ｈ”レベルになるから、クロックドインバータ６４が動作を停止し、クロックドインバータ６６が動作を開始する。すなわち、ラッチ回路６１はシーケンスフラグ出力信号の取り込みを停止し、それまでに入力されていた“Ｈ”レベルの信号を保持し続ける。そして、ラッチイネーブル信号及びラッチ信号が共に“Ｈ”レベルであるので、選択制御信号が“Ｈ”レベルとなる（ステップＳ４４）。
【００６６】
また、ＣＡＳＥ１においてリード開始パルス信号が“Ｈ”レベルになるタイミングでは、シーケンスフラグ出力信号が“Ｈ”レベルであるので、シーケンスフラグラッチイネーブル信号が“Ｌ”レベルから“Ｈ”レベルに遷移する（ステップＳ４５）。従って、この段階で、ラッチ回路９内のデータが確定する（ステップＳ４６）。すなわち、自動動作制御回路８がシーケンスフラグを出力し続けている状態で、ラッチ回路９内のデータが確定する。
【００６７】
その後は上記で説明した通りである。すなわち、選択制御信号が“Ｈ”レベルであるから、同期リード制御回路は同期シーケンスフラグ出力信号を“Ｈ”レベルとする（ステップＳ４７）。これにより、選択回路１０はシーケンスフラグラッチ信号を選択し（ステップＳ４８）、出力回路１２がシーケンスフラグラッチ信号を外部へ出力する（ステップＳ４９）。
【００６８】
＜ＣＡＳＥ２＞
次にＣＡＳＥ２について説明する。ＣＡＳＥ２に該当するのは、自動動作状態信号が“Ｈ”レベルになるタイミングが、リード開始パルス信号が“Ｈ”レベルになるタイミングよりも早い場合である（ステップＳ４０、ＮＯ）。しかも、シーケンスフラグ出力信号が“Ｌ”レベルになるタイミングが、リード開始パルス信号が“Ｈ”レベルになるタイミングよりも遅い場合である（ステップＳ５０、ＹＥＳ）。
【００６９】
この場合、リード開始パルス信号が“Ｈ”レベルになるタイミングでは、既に自動動作が終了しており、自動動作終了パルス信号が“Ｌ”レベルであるため、ＣＡＳＥ１と異なりリセット信号は“Ｈ”レベルのままである（ステップＳ５１）。従って、ＲＳ−Ｆ／Ｆ４４は依然、セット状態であり、ラッチイネーブル信号も依然として“Ｌ”レベルを維持する（ステップＳ５２）。従って、クロックドインバータ６４が動作中であり、クロックドインバータ６６が動作停止中である。すなわち、ラッチ回路６１はシーケンスフラグ出力信号を取り込み続けている状態にあり、言い換えれば、ラッチ回路６１はスルー（through）状態にある。従って、シーケンスフラグ出力信号は“Ｈ”レベルであるが、ラッチイネーブル信号が“Ｌ”レベルのままであるので、選択制御信号も“Ｌ”レベルを維持する（ステップＳ５３）。
【００７０】
そして、ＣＡＳＥ２においてもＣＡＳＥ１と同じく、リード開始パルス信号が“Ｈ”レベルになるタイミングでは、シーケンスフラグ出力信号が“Ｈ”レベルであるので、シーケンスフラグラッチイネーブル信号が“Ｌ”レベルから“Ｈ”レベルに遷移する（ステップＳ５４）。従って、この段階で、ラッチ回路９内のデータが確定する（ステップＳ５５）。すなわち、自動動作制御回路８がシーケンスフラグを出力し続けている状態で、ラッチ回路９内のデータが確定する。
【００７１】
その後は、自動動作終了パルス信号が“Ｈ”レベルになることでリセット信号が“Ｌ”レベルとなっても、すでにシーケンスフラグ出力信号が“Ｌ”レベルであるので、選択制御信号は“Ｌ”レベルのままである（ステップＳ５６）。この時点でシーケンスフラグ出力信号が“Ｈ”レベルのままであるということは、いまだ自動動作実行中であるということであるから、選択制御信号は“Ｈ”レベルとされて、選択回路１０はシーケンスフラグラッチ信号を選択する。
【００７２】
選択制御信号が“Ｌ”レベルであるので、同期リード制御回路３は同期シーケンスフラグ出力信号を“Ｌ”レベルとする。これにより、選択回路１０は同期リードデータ信号を選択し（ステップＳ５７）、出力回路１２が同期リードデータ信号を外部へ出力する（ステップＳ５８）。
【００７３】
＜ＣＡＳＥ３＞
次にＣＡＳＥ３について説明する。ＣＡＳＥ３に該当するのは、自動動作状態信号が“Ｈ”レベルになるタイミングが、リード開始パルス信号が“Ｈ”レベルになるタイミングよりも早い場合である（ステップＳ４０、ＮＯ）。しかも、ＣＡＳＥ２と異なり、シーケンスフラグ出力信号が“Ｌ”レベルになるタイミングが、リード開始パルス信号が“Ｈ”レベルになるタイミングよりも早い場合である（ステップＳ５０、ＮＯ）。
【００７４】
この場合、リード開始パルス信号が“Ｈ”レベルになるよりも前に、シーケンスフラグ出力信号が“Ｈ”レベルとなる。従って、この時点において、リード開始パルス信号は“Ｌ”レベルであるが、自動動作状態信号が“Ｈ”レベルであるから、シーケンスフラグラッチイネーブル信号が“Ｈ”レベルに変化する（ステップＳ５９）。これによって、ラッチ回路９の内容が確定する（ステップＳ６１）。
【００７５】
ここで、ＣＡＳＥ３がＣＡＳＥ１及びＣＡＳＥ２と異なるのは、ＣＡＳＥ３では、ラッチ回路９の内容が確定するタイミングと、シーケンスフラグの出力が停止されるタイミングとが等しいことである。すなわち、ＣＡＳＥ１、ＣＡＳＥ２では、ラッチ回路９の内容が確定するタイミングの後に、シーケンスフラグの出力が停止される。そのため、ラッチ回路９は正確にシーケンスフラグを取り込むことが出来る。しかし、ＣＡＳＥ３では、両者のタイミングは、論理的には同時である。従って、場合によっては既にシーケンスフラグの出力が停止されて、シーケンスフラグ出力ノードにノイズ等が発生したデータがラッチ回路９に取り込まれる可能性がある（ステップＳ６１）。これが図１１で示した誤ラッチデータＸである。
【００７６】
しかし、その後リード開始パルス信号が“Ｈ”レベルに変化しても、自動動作終了パルス信号が“Ｌ”レベルであるから、リセット信号は依然として“Ｈ”レベルであり、選択制御信号は“Ｌ”レベルである（ステップＳ６２）。更に自動動作終了パルス信号が“Ｈ”になったとしても、既にシーケンスフラグ出力信号は“Ｌ”レベルであるので、選択制御信号は“Ｌ”レベルである（ステップＳ５６）。
【００７７】
以上のように、ＣＡＳＥ３のようにシーケンスフラグの誤ラッチが生じるようなタイミングで各信号が遷移したとしても、選択制御信号が“Ｌ”レベルに固定されて、選択回路１０はセルデータを選択する。よって、ラッチ回路９に誤ってラッチされた信号が外部へ出力されることを防止し、フラッシュメモリの動作信頼性を向上出来る。
【００７８】
以上説明したように、この発明の実施形態に係る半導体記憶装置であると、自動動作と同期リードとを同時実行可能なフラッシュメモリにおいて、誤ラッチされたシーケンスフラグが出力されることを防止し、フラッシュメモリの動作信頼性を向上出来る。
【００７９】
すなわち、上記実施形態に係る構成であると、フラッシュメモリは選択制御回路１１を保持している。そして選択制御回路１１は、リード開始信号からリード開始パルス信号を生成している。このリード開始パルス信号のパルス幅は、リード開始信号の幅と遅延回路４６の遅延時間との和に等しい。そして、自動動作実行中には、リード開始パルス信号をトリガとして、選択制御信号が発生される。つまり、選択制御回路１１を設けることにより、選択制御信号の変化時期（“Ｈ”レベルに遷移するタイミング）は同期リード開始から、（リード開始信号の幅＋遅延回路の遅延時間）だけ経過したタイミングに固定される。そして、シーケンスフラグを出力する場合には、シーケンスフラグのラッチタイミングもこのタイミングで行われるので、誤ラッチせずにシーケンスフラグラッチが行える。
【００８０】
また選択制御回路１１は、自動動作状態信号から自動動作終了パルス信号を生成している。この自動動作終了パルス信号のパルス幅は、遅延回路４８における遅延時間に等しい。自動動作実行中に同期リードが開始され、その直後に自動動作が終了した場合には、この自動動作終了パルス信号によって選択制御信号は“Ｌ”レベルを維持する。そして、自動動作終了パルスが終了したタイミングで、選択制御信号が“Ｌ”レベルで確定して、同期リード制御回路３へ与えられる。そしてこの場合、シーケンスフラグのラッチタイミングは、リード開始パルス信号終了時か、またはシーケンスフラグ出力信号が“Ｌ”レベルとなった時点である。そして後者の場合、ラッチ回路９における誤ラッチの可能性が生じるが、シーケンスフラグラッチ信号は出力されないため、動作上、問題は生じない。このように、選択制御信号確定タイミング以前に自動動作が終了した場合に、選択制御回路１１によって、シーケンスフラグ出力信号の“Ｈ”状態を同期リード制御回路に伝播させること無く、選択制御信号を“Ｌ”に確定させて、通常の同期リード動作を行うことが出来る。
【００８１】
以上の通り、同期リード時に（リード開始信号の幅＋遅延回路の遅延時間）経過後のタイミングで自動動作実行中であれば選択制御信号を“Ｈ”にし、かつシーケンスフラグをラッチすること、また、このタイミングより前に自動動作が終了していた場合には、選択制御信号を“Ｈ”にしないことで、誤ラッチしたシーケンスフラグを出力することがなくなり、誤動作を防ぐことが出来る。更に、自動動作制御回路から同期リード制御回路に出力される選択制御信号の変化点を（リード開始信号の幅＋遅延回路の遅延時間）経過後のタイミングに固定することで、同期リード制御回路にてシーケンスフラグを出力するかを判定するタイミングは前記変化点以降なので、メタステーブル対策等の非同期対策を施す必要が無くなる。
【００８２】
なお、選択制御回路１１の回路例として図４を用いて説明したが、図６、図８及び図１０、並びに図１２に示した動作が可能であれば、図示した構成に限定されるものではない。
【００８３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００８４】
【図１】この発明の一実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の一実施形態に係るフラッシュメモリの備えるメモリセル部の回路図。
【図３】この発明の一実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。
【図４】この発明の一実施形態に係るフラッシュメモリの備える選択制御回路の回路図。
【図５】この発明の一実施形態に係るフラッシュメモリの備えるメモリセル部の回路図。
【図６】この発明の一実施形態に係るフラッシュメモリの動作を示すフローチャート。
【図７】この発明の一実施形態に係るフラッシュメモリの動作時における各種信号のタイミングチャート。
【図８】この発明の一実施形態に係るフラッシュメモリの動作を示すフローチャート。
【図９】この発明の一実施形態に係るフラッシュメモリの動作時における各種信号のタイミングチャート。
【図１０】この発明の一実施形態に係るフラッシュメモリの動作を示すフローチャート。
【図１１】この発明の一実施形態に係るフラッシュメモリの動作時における各種信号のタイミングチャート。
【図１２】この発明の一実施形態に係るフラッシュメモリの動作を示すフローチャート。
【符号の説明】
【００８５】
１…フラッシュメモリ、２…モードレジスタ、３…同期リード制御回路、４…リード制御回路、５…メモリセル部、６…センスアンプ、７…発振回路、８…自動動作制御回路、９、６１…ラッチ回路、１０…選択回路、１１…選択制御回路、１２…出力回路、２０、２０−０〜２０−ｌ…メモリバンク、２１、２１−０〜２１−ｌ…ブロック選択回路、２２−０〜２２−ｋ…メモリブロック、３０…シーケンスフラグラッチイネーブル信号出力部、３１、３７、４５、４９、６３、６５、６７…インバータ、３２〜３４、４７…ＮＯＲゲート、３５、３６、４３、５０〜５２、６２…ＮＡＮＤゲート、４０…選択制御信号出力決定部、４１…リード開始パルス信号生成部、４２…自動動作終了パルス信号生成部、４４…ＲＳ−Ｆ／Ｆ、４６、４９…遅延回路、６０…選択制御信号出力部、６４、６６…クロックドインバータ
【図１】
2008181614.tif 000003
【図２】
2008181614.tif 000004
【図３】
2008181614.tif 000005
【図４】
2008181614.tif 000006
【図５】
2008181614.tif 000007
【図６】
2008181614.tif 000008
【図７】
2008181614.tif 000009
【図８】
2008181614.tif 000010
【図９】
2008181614.tif 000011
【図１０】
2008181614.tif 000012
【図１１】
2008181614.tif 000013
【図１２】
2008181614.tif 000014