(57)【要約】【課題】不揮発性メモリのデータ保持特性を向上させる。【解決手段】半導体基板１Ｓの主面には、主回路領域Ｎと、フラッシュメモリのメモリセルアレイＭＲとが配置されている。メモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置され、主回路領域Ｎには主回路を構成するＭＩＳ・ＦＥＴのゲート電極Ｇが配置されている。主回路領域Ｎには窒化シリコン膜からなる絶縁膜２ａがゲート電極Ｇを覆うように形成されている。これにより、主回路領域Ｎにおける素子の微細化を維持できる。一方、メモリセルアレイＭＲには上記絶縁膜２ａが形成されていない。すなわち、浮遊ゲート電極ＦＧの上面は絶縁膜２ａに接触することなく層間絶縁膜２ｂにより直接覆われている。これにより、メモリセルアレイＭＲにおける浮遊ゲート電極ＦＧの電荷ｅのリークを抑制または防止できフラッシュメモリのデータ保持特性を向上させることができる。【選択図】図３
2008218625.tif 000002
【特許請求の範囲】
【請求項１】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板を備え、
前記半導体基板の第１主面には、不揮発性メモリが配置された第１回路領域と、前記不揮発性メモリ以外の回路が配置された第２回路領域とが形成されており、
前記第１回路領域には、
前記半導体基板の第１主面に形成された第１導電型の第１ウエルと、
前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第３ウエルと、
前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第４ウエルと、
前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された不揮発性メモリセルとが形成されており、
前記不揮発性メモリセルは、
前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、
前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第３位置に形成された容量素子とを有しており、
前記データ書き込みおよび消去用の素子は、
前記浮遊ゲート電極の前記第１位置に形成される第１電極と、前記第１電極および前記半導体基板の間に形成される絶縁膜と、前記第２ウエル内において前記第１電極を挟み込む位置に形成される第２導電型の一対の半導体領域と、前記第２ウエルとを有しており、
前記データ読み出し用の電界効果トランジスタは、
前記浮遊ゲート電極の前記第２位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の半導体領域とを有しており、
前記容量素子は、
前記浮遊ゲート電極の前記第３位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される絶縁膜と、前記第４ウエル内において前記第３電極を挟み込む位置に形成される第２導電型の一対の半導体領域と、前記第４ウエルとを有しており、
前記第２回路領域には、ゲート電極が形成されており、
前記半導体基板の第１主面上には、前記浮遊ゲート電極および前記ゲート電極を覆うように、酸素を含有する絶縁膜が堆積されており、
前記第２回路領域において、前記酸素を含有する絶縁膜と前記半導体基板の第１主面との間には、前記ゲート電極を覆うように、窒素を含有する絶縁膜が形成されており、
前記第１回路領域において、前記酸素を含有する絶縁膜と前記半導体基板の第１主面との間には、前記窒素を含有する絶縁膜が形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記データ書き込みおよび消去用の素子でのデータの書き換えは、チャネル全面のＦＮトンネル電流により行うことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第３電極の前記第１方向に交差する第２方向の長さは、前記第１電極および前記第２電極の前記第２方向の長さよりも長いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１回路領域において、前記酸素を含有する絶縁膜と前記半導体基板の第１主面との間には、前記浮遊ゲート電極の上面を覆うように、酸素を含有するキャップ絶縁膜が形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記酸素を含有するキャップ絶縁膜は、前記半導体基板の第１主面に形成されるシリサイド層を前記浮遊ゲート電極の側面から離間させるように、前記半導体基板の第１主面の一部を覆うように形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２回路領域には、第１動作電圧で駆動する低耐圧の電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で駆動する高耐圧の電界効果トランジスタとが配置されており、
前記データ書き込みおよび消去用の素子、前記データ読み出し用の電界効果トランジスタおよび前記容量素子の前記半導体領域は、前記低耐圧の電界効果トランジスタの半導体領域と同時に形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記酸素を含有する絶縁膜は、酸化シリコン膜により形成されており、
前記窒素を含有する絶縁膜は、窒化シリコン膜により形成されていることを特徴とする半導体装置。
【請求項８】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板を備え、
前記半導体基板の第１主面には、不揮発性メモリが配置された第１回路領域と、前記不揮発性メモリ以外の回路が配置された第２回路領域とが形成されており、
前記第１回路領域の前記半導体基板の主面上には絶縁膜を介して前記不揮発性メモリの浮遊ゲート電極が形成されており、
前記第２回路領域の前記半導体基板の主面上には絶縁膜を介してゲート電極が形成されており、
前記半導体基板の第１主面上には、前記浮遊ゲート電極および前記ゲート電極を覆うように、酸素を含有する絶縁膜が堆積されており、
前記第２回路領域において、前記酸素を含有する絶縁膜と前記半導体基板の第１主面との間には、前記ゲート電極を覆うように、窒素を含有する絶縁膜が形成されており、
前記第１回路領域において、前記酸素を含有する絶縁膜と前記半導体基板の第１主面との間には、前記窒素を含有する絶縁膜が形成されていないことを特徴とする半導体装置。
【請求項９】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する半導体基板を用意する工程、
（ｂ）前記半導体基板の第１主面上に絶縁膜を介して導体膜を堆積する工程、
（ｃ）前記導体膜をパターニングすることにより、前記半導体基板の第１主面の第１回路領域に不揮発性メモリ用の浮遊ゲート電極を形成するとともに、前記半導体基板の第１主面の前記第１回路領域以外の第２回路領域にゲート電極を形成する工程、
（ｄ）前記半導体基板の第１主面上に、前記浮遊ゲート電極および前記ゲート電極を覆うように、窒素を含有する絶縁膜を堆積する工程、
（ｅ）前記（ｄ）工程後、前記窒素を含有する絶縁膜に対してエッチング処理を施すことにより、前記第１回路領域の前記窒素を含有を有する絶縁膜を除去し、前記第２回路領域に前記窒素を含有する絶縁膜のパターンを形成する工程、
（ｆ）前記（ｅ）工程後、前記窒素を含有する絶縁膜のパターンが覆われるように、前記半導体基板の第１主面上に、酸素を含有する絶縁膜を堆積する工程、
（ｇ）前記（ｆ）工程後、前記第１回路領域および前記第２回路領域の前記酸素を含有する絶縁膜に接続孔を同時に形成する工程。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第１回路領域には、
前記半導体基板の第１主面に形成された第１導電型の第１ウエルと、
前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第３ウエルと、
前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第４ウエルと、
前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された不揮発性メモリセルとが形成されており、
前記不揮発性メモリセルは、
前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方向に延在して配置された前記浮遊ゲート電極と、
前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、
前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第３位置に形成された容量素子とを有しており、
前記データ書き込みおよび消去用の素子は、
前記浮遊ゲート電極の前記第１位置に形成される第１電極と、前記第１電極および前記半導体基板の間に形成される絶縁膜と、前記第２ウエル内において前記第１電極を挟み込む位置に形成される第２導電型の一対の半導体領域と、前記第２ウエルとを有し、
前記データ読み出し用の電界効果トランジスタは、
前記浮遊ゲート電極の前記第２位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の半導体領域とを有し、
前記容量素子は、
前記浮遊ゲート電極の前記第３位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される絶縁膜と、前記第４ウエル内において前記第３電極を挟み込む位置に形成される第２導電型の一対の半導体領域と、前記第４ウエルとを有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記（ｃ）工程後、前記（ｄ）工程前に、前記浮遊ゲート電極の上面を覆うように、酸素を含有するキャップ絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記酸素を含有するキャップ絶縁膜を形成した後、前記半導体基板の第１主面にシリサイド層を形成する工程を有し、
前記酸素を含有するキャップ絶縁膜の形成工程においては、前記シリサイド層が前記浮遊ゲート電極の側面から離間するように、前記酸素を含有するキャップ絶縁膜の一部が前記半導体基板の第１主面の一部を覆うように前記酸素を含有するキャップ絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記第２回路領域には、第１動作電圧で駆動する低耐圧の電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で駆動する高耐圧の電界効果トランジスタとが配置されており、
前記データ書き込みおよび消去用の素子、前記データ読み出し用の電界効果トランジスタおよび前記容量素子の前記半導体領域を、前記低耐圧の電界効果トランジスタの半導体領域と同時に形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
前記窒素を含有する絶縁膜は窒化シリコン膜により形成されており、
前記酸素を含有する絶縁膜は酸化シリコン膜により形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の中には、その内部に、例えばトリミング時、救済時およびＬＣＤ（Liquid Crystal Device）の画像調整時に使用する情報や半導体装置の製造番号等のように比較的小容量の情報を記憶するための不揮発性メモリ回路部を有するものがある。
【０００３】
この種の不揮発性メモリ回路部を有する半導体装置については、例えば特開２００１−１８５６３３号公報（特許文献１）に記載がある。この文献には、半導体基板上に絶縁膜によって絶縁して配置された単一導電層上に構成されるＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）デバイスにおいて、ビット当たりの面積を小さくできる単一レベル・ポリＥＥＰＲＯＭデバイスが開示されている。
【０００４】
また、例えば特開２００１−２５７３２４号公報（特許文献２）には、単層ポリフラッシュ技術で形成された不揮発性記憶素子において、長期の情報保持性能を向上させることのできる技術が開示されている。
【０００５】
また、例えばＵＳＰ６７８８５７４（特許文献３）のＦｉｇ.７には、容量部、書き込みトランジスタ、読み出しトランジスタが、それぞれｎウエルで分離されている構成が開示されている。また、特許文献３のＦｉｇ．４Ａ−４Ｃ、ｃｏｌｕｍｎ６−７には、書き込み／消去はＦＮトンネル電流で行う構成が開示されている。
【０００６】
また、例えば特開２０００−３１１９９２号公報（特許文献４）の図１およびその説明箇所には、２層ゲート電極構成のメモリセルが配置されたメモリセル領域には、窒化シリコン膜からなる第１絶縁膜が形成されているが、周辺回路領域には、窒化シリコン膜からなる絶縁膜が形成されていない構成が開示されている。
【０００７】
また、例えば特開２０００−１８３３１３号公報（特許文献５）の段落００６５〜００６７および図８には、半導体基板上に窒化シリコン膜を堆積した後、２層ゲート電極構成のメモリセルが配置されたメモリアレイ領域の窒化シリコン膜はレジスト膜で覆い、ロジックＬＳＩ形成領域の窒化シリコン膜はエッチングしてゲート電極の側面にサイドウォールスペーサを形成する技術が開示されている。
【特許文献１】特開２００１−１８５６３３号公報
【特許文献２】特開２００１−２５７３２４号公報
【特許文献３】ＵＳＰ６７８８５７４のＦｉｇ.７，Ｆｉｇ.４Ａ−４Ｃ
【特許文献４】特開２０００−３１１９９２号公報（図１）
【特許文献５】特開２０００−１８３３１３号公報（段落００６５〜００６７および図８）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、半導体装置のコンタクトホールの形成技術として、Ｌ−ＳＡＣ（Self Aligned Contact hole）技術がある。
【０００９】
この技術では、酸化シリコン膜により形成された層間絶縁膜と半導体基板との間にゲート電極や下層の配線を覆うようにエッチングストッパとして機能する窒化シリコン膜を予め形成しておき、層間絶縁膜にコンタクトホールを形成する際に、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくとるようにする。これにより、層間絶縁膜にコンタクトホールを形成するためのリソグラフィ工程における寸法や合わせずれのマージンを向上させることができる。
【００１０】
しかし、上記のような不揮発性メモリを有する半導体装置にＬ−ＳＡＣ技術を用いた場合に、エッチングストッパとして機能する窒化シリコン膜が、不揮発性メモリの浮遊ゲート電極に直接接した状態で半導体基板上に堆積されていると、不揮発性メモリのデータ保持特性が低下する問題がある。
【００１１】
これは、以下の理由からである。上記窒化シリコン膜をプラズマ化学気相成長（Chemical Vapor Deposition:ＣＶＤ）法等により堆積した場合、窒化シリコン膜は、その堆積の初期段階においてシリコンリッチな膜になり易い。このため、その窒化シリコン膜が浮遊ゲート電極の上面に直接接していると、浮遊ゲート電極中の電荷が窒化シリコン膜のシリコンリッチな部分を通じて半導体基板側に流れ、上記コンタクトホール内のプラグを通じて放出されてしまうからである。
【００１２】
本発明の目的は、半導体装置の信頼性を向上させることのできる技術を提供することであり、特に、不揮発性メモリのデータ保持特性を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、不揮発性メモリを有する第１回路領域と、前記不揮発性メモリ以外の回路を有する第２回路領域とを有し、
前記第２回路領域においては、前記半導体基板の第１主面上に形成された酸素を含有する絶縁膜と前記半導体基板との間に窒素を含有する絶縁膜が形成されており、
前記第１回路領域においては、前記酸素を含有する絶縁膜と前記半導体基板の第１主面との間に窒素を含有する絶縁膜が形成されていないものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体装置の信頼性を向上させることができ、特に、不揮発性メモリのデータ保持特性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
まず、本発明者が検討した不揮発性メモリとして、フラッシュメモリを有する半導体装置の課題について説明する。
【００２０】
図１は本発明者が検討したフラッシュメモリを有する半導体装置の要部断面図を示している。符号ＭＲはフラッシュメモリのメモリセルアレイ（第１回路領域）、符号Ｎは主回路領域（第２回路領域）を示している。なお、ここでは、第２回路領域として主回路領域Ｎを例示しているが、ここでいう第２回路領域は、主回路領域Ｎの他に、フラッシュメモリの周辺回路の配置領域等、フラッシュメモリ以外の回路が配置される領域を含むものである。
【００２１】
半導体チップを構成する半導体基板（以下、基板という）１Ｓは、例えばｐ型（第２導電型）のシリコン（Ｓｉ）単結晶により形成されている。基板１Ｓは、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。この基板１Ｓの主面には分離部ＴＩが形成されている。この分離部ＴＩは、活性領域を規定する部分である。ここでは分離部ＴＩが、例えば基板１Ｓの主面に掘られた浅溝内に酸化シリコン膜等からなる絶縁膜を埋め込むことで形成された、いわゆるＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）と称する溝形の分離部とされている。
【００２２】
メモリセルアレイＭＲの浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン膜のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。
【００２３】
メモリセルアレイＭＲの浮遊ゲート電極ＦＧの幅方向左右の基板１Ｓ（チャネルを挟んでその両側）には、半導体領域ＭＳが形成されている。この半導体領域ＭＳは、低不純物濃度の半導体領域ＭＳ１と、それよりも不純物濃度の高い高不純物濃度の半導体領域ＭＳ２とを有している。
【００２４】
低不純物濃度の半導体領域ＭＳ１は、高不純物濃度の半導体領域ＭＳ２よりもチャネルに近い位置に形成されている。低不純物濃度の半導体領域ＭＳ１と高不純物濃度の半導体領域ＭＳ２とは同一導電型とされ、互いに電気的に接続されている。
【００２５】
また、主回路領域Ｎのゲート電極Ｇは、主回路形成用のＭＩＳ・ＦＥＴＱのゲート電極である。このゲート電極Ｇは、例えば低抵抗な多結晶シリコン膜のような導電体膜により形成されている。
【００２６】
主回路領域Ｎのゲート電極Ｇの幅方向左右の基板１Ｓ（チャネルを挟んでその両側）には、半導体領域ＮＳが形成されている。この半導体領域ＮＳは、低不純物濃度の半導体領域ＮＳ１と、それよりも不純物濃度の高い高不純物濃度の半導体領域ＮＳ２とを有している。
【００２７】
低不純物濃度の半導体領域ＮＳ１は、高不純物濃度の半導体領域ＮＳ２よりもチャネルに近い位置に形成されている。低不純物濃度の半導体領域ＮＳ１と高不純物濃度の半導体領域ＮＳ２とは同一導電型とされ、互いに電気的に接続されている。
【００２８】
このような基板１Ｓの主面上には、上記浮遊ゲート電極ＦＧおよびゲート電極Ｇを覆うように絶縁膜２ａが堆積され、さらにその上には層間絶縁膜（絶縁膜）２ｂが、下層の絶縁膜２ａよりも厚く堆積されている。
【００２９】
絶縁膜２ａは、例えば窒化シリコン膜によって形成され、層間絶縁膜２ｂは、例えば酸化シリコン膜によって形成されており、絶縁膜２ａおよび層間絶縁膜２ｂは、各々のエッチング時に互いにエッチング選択比を大きくとれるような材料で形成されている。すなわち、下層の絶縁膜２ａは、Ｌ−ＳＡＣ（Self Aligned Contact）用の絶縁膜であり、コンタクトホールＣＴを形成するためのエッチング時にエッチングストッパとして機能するようになっている。このような絶縁膜２ａを設けることにより、主に主回路領域Ｎの素子の寸法を縮小することが可能になっている。
【００３０】
なお、浮遊ゲート電極ＦＧおよびゲート電極Ｇの上面、高不純物濃度の半導体領域ＭＳ２，ＮＳ２の上面には、例えばコバルトシリサイド（ＣｏＳｉ２）のようなシリサイド層５ａが形成されている。また、浮遊ゲート電極ＦＧおよびゲート電極Ｇの側面には、例えば酸化シリコン膜により形成されたサイドウォールＳＷが形成されている。
【００３１】
ここで、本発明者が検討した構成では、浮遊ゲート電極ＦＧの上面が絶縁膜２ａに直接接している。しかし、この絶縁膜２ａが、浮遊ゲート電極ＦＧに直接接していると、フラッシュメモリのデータ保持特性が低下する問題がある。これは、上記絶縁膜２ａをプラズマＣＶＤ法等により堆積した場合、絶縁膜２ａは、その堆積の初期段階においてシリコンリッチな膜になり易いため、その絶縁膜２ａが浮遊ゲート電極ＦＧの上面に直接接していると、浮遊ゲート電極ＦＧ中の電荷ｅが、矢印で示すように、絶縁膜２ａのシリコンリッチな部分を通じて基板１Ｓ側に流れ、上記コンタクトホールＣＴ内のプラグＰＬＧを通じて放出されてしまうからである。
【００３２】
次に、図２は本発明者が検討したフラッシュメモリを有する半導体装置の別の構成の要部断面図を示している。この構成で図１と異なるのは、浮遊ゲート電極ＦＧと絶縁膜２ａとの間に、例えば酸化シリコン膜によって形成されたキャップ絶縁膜（絶縁膜）３ａが介在されており、浮遊ゲート電極ＦＧ上にシリサイド層５ａを形成しないようにしている。これにより、絶縁膜２ａが浮遊ゲート電極ＦＧに直接接触されないようになっている構造としている。この場合、上記図１の構成に比べればフラッシュメモリのデータ保持特性は改善するものの、図２の矢印に示すように、依然として浮遊ゲート電極ＦＧの電荷ｅが絶縁膜２ａを通じて放出されてしまうので、フラッシュメモリのデータ保持特性が低下する問題がある。
【００３３】
そこで、本実施の形態１の半導体装置においては、図３および図４に示すように、主回路領域Ｎには、窒素を含有する絶縁膜２ａを形成するが、フラッシュメモリのメモリセルアレイＭＲには、窒素を含有する絶縁膜２ａを形成しないようにする。
【００３４】
図３は、上記図１の構成の場合でメモリセルアレイＭＲに絶縁膜２ａを形成しない場合、図４は、上記図２の構成の場合でメモリセルアレイＭＲに絶縁膜２ａを形成しない場合をそれぞれ示している。また、図５は、図１および図２の構造の場合と本実施の形態１の構成の場合とでフラッシュメモリのデータ保持特性を比較して示したグラフ図を示している。図５の符号ＶＴ１は図１の構成の場合、符号ＶＴ２は図２の場合、符号ＶＴ３は図３および図４の場合のデータ保持特性を示している。
【００３５】
図３および図４の構成のいずれの場合も主回路領域Ｎには絶縁膜２ａを形成するので微細化を維持できる。また、図３および図４の構成の場合（符号ＶＴ３）、メモリセルアレイＭＲには絶縁膜２ａを形成しないので、図５に示すように、図１および図２の構成（符号ＶＴ１，ＶＴ２）に比べて、浮遊ゲート電極ＦＧからの電荷ｅのリークを低減することができる。このため、フラッシュメモリのデータ保持特性を向上させることができる。
【００３６】
なお、図３および図４に示すように、そのゲート長方向において、メモリセルアレイＭＲの浮遊ゲート電極ＦＧの側面からこれに対向するプラグＰＬＧまでの距離Ｄ１は、主回路領域Ｎのゲート電極Ｇの側面からこれに対向するプラグＰＬＧまでの距離Ｄ２よりも長い。すなわち、そのゲート長方向において、メモリアレイＭＲ側の半導体領域ＭＳは、主回路領域Ｎの半導体領域ＮＳよりも広い。このため、メモリセルアレイＭＲに絶縁膜２ａを設けなくてもメモリセルアレイＭＲでの微細化上の問題は生じない。
【００３７】
また、図４の構成では、浮遊ゲート電極ＦＧの上面を覆うようにキャップ絶縁膜３ａを設けたことにより、メモリセルアレイＭＲの絶縁膜２ａをエッチング除去する際に、キャップ絶縁膜３ａが浮遊ゲート電極ＦＧの上面を保護するように機能する。これにより、半導体装置の歩留まりおよび信頼性を向上させることができる。
【００３８】
さらに、図４の構成では、キャップ絶縁膜３ａが浮遊ゲート電極ＦＧの上面および浮遊ゲート電極ＦＧの側面のサイドウォールＳＷの表面を覆い、さらに基板１Ｓの主面の一部を覆うように形成されている。すなわち、キャップ絶縁膜３ａに整合した位置にシリサイド層５ａが形成されている。これにより、基板１Ｓの主面に形成されるシリサイド層５ａの端部を浮遊ゲート電極ＦＧの側面、すなわち、低不純物濃度の半導体領域ＭＳ１から離すことができる。シリサイド層５ａが低不純物濃度の半導体領域ＭＳ１の中まで成長してしまうと、シリサイド層５ａと基板１Ｓとの間で接合リーク電流が発生する可能性が高くなる。特に、低不純物濃度の半導体領域ＭＳ１を、主回路領域の低耐圧のＭＩＳ・ＦＥＴの低不純物濃度の半導体領域と同時に（同じ不純物濃度で）形成した場合には、その問題が発生する可能性が高くなる。
【００３９】
これに対して、本実施の形態１では、基板１Ｓの主面に形成されるシリサイド層５ａの端部を、低不純物濃度の半導体領域ＭＳ１から離すことができるので、上記したシリサイド層５ａと基板１Ｓとの間での接合リークの発生を抑制または防止することができる。
【００４０】
次に、本実施の形態１の半導体装置の具体例について説明する。
【００４１】
本実施の形態１の半導体装置を構成する半導体チップには、主回路の領域（第２回路領域）と、その主回路に関する比較的小容量の所望の情報を記憶するフラッシュメモリの領域（不揮発性メモリ、第１回路領域）とが形成されている。
【００４２】
上記主回路には、例えばＤＲＡＭ（Dynamic Random Access Memory）、やＳＲＡＭ（Static RAM）等のようなメモリ回路がある。また、主回路には、例えばＣＰＵ（Central Processing Unite）やＭＰＵ（Micro Processing Unite）等のような論理回路がある。さらに、主回路には、上記メモリ回路および論理回路の混在回路あるいはＬＣＤ（Liquid Crystal Device）ドライバ回路等がある。
【００４３】
また、上記所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効（使用）素子の配置アドレス情報、メモリやＬＣＤの救済の際に使用する有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報あるいは半導体装置の製造番号等がある。
【００４４】
このような半導体装置（半導体チップ、半導体基板）の外部から供給される外部電源は、単一電源とされている。単一電源の電源電圧は、例えば３．３Ｖ程度である。
【００４５】
図６は本実施の形態１の半導体装置におけるフラッシュメモリの要部回路図を示している。このフラッシュメモリは、メモリセルアレイＭＲと周辺回路領域ＰＲとを有している。メモリセルアレイＭＲには、第１方向Ｙに延在する複数のデータ書き込み・消去用のビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１・・・）と、データ読み出し用のビット線ＲＢＬ（ＲＢＬ０，ＲＢＬ１・・・）とが第２方向Ｘに沿って配置されている。また、メモリセルアレイＭＲには、上記ビット線ＷＢＬ，ＲＢＬに対して直交する第２方向Ｘに沿って延在する複数の制御ゲート配線（ワード線）ＣＧ（ＣＧ０，ＣＧ１・・・）と、複数のソース線ＳＬと、複数の選択線ＧＳとが第１方向Ｙに沿って配置されている。
【００４６】
各データ書き込み・消去用のビット線ＷＢＬは、上記周辺回路領域ＰＲに配置されたデータ（０／１）入力用のインバータ回路ＩＮＶに電気的に接続されている。また、各データ読み出し用のビット線ＲＢＬは、上記周辺回路領域ＰＲに配置されたセンスアンプ回路ＳＡに電気的に接続されている。センスアンプ回路ＳＡは、例えばカレントミラー形とされている。そして、このようなビット線ＷＢＬ，ＲＢＬと、制御ゲート配線ＣＧ、ソース線ＳＬおよび選択線ＧＳとの格子状交点の近傍に、１ビット分のメモリセルＭＣが電気的に接続されている。ここでは、１ビットが２つのメモリセルＭＣで構成されている場合が例示されている。
【００４７】
各メモリセルＭＣは、データ書き込み・消去用の容量部（電荷注入放出部）ＣＷＥと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃと、選択ＭＩＳ・ＦＥＴＱＳとを有している。各ビットの２つのメモリセルＭＣの各々のデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥは、互いに並列になるように電気的に接続されている。その各々のデータ書き込み・消去用の容量部ＣＷＥの一方の電極は、データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。また、その各々のデータ書き込み・消去用の容量部ＣＷＥの他方の電極（浮遊ゲート電極ＦＧ）は、それぞれ別々のデータ読み出し用のＭＩＳ・ＦＥＴＱＲ，ＱＲのゲート電極（浮遊ゲート電極ＦＧ）に電気的に接続されるとともに、容量部Ｃ，Ｃの一方の電極（浮遊ゲート電極ＦＧ）に電気的に接続されている。そして、その容量部Ｃ，Ｃは他方の電極（制御ゲート電極ＣＧＷ）は制御ゲート配線ＣＧに電気的に接続されている。一方、各ビットの２つのメモリセルＭＣのデータ読み出し用のＭＩＳ・ＦＥＴＱＲ，ＱＲは、互いに直列に電気的に接続されており、そのドレインは、選択ＭＩＳ・ＦＥＴＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。選択ＭＩＳ・ＦＥＴＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
【００４８】
次に、このようなフラッシュメモリにおけるデータ書き込み動作例を図７〜図１０により説明する。図７は図６のフラッシュメモリのデータ書き込み動作時における各部への印加電圧を示している。破線Ｓ１はデータ書き込み対象のメモリセルＭＣ（以下、選択メモリセルＭＣｓという）を示している。なお、ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義するが、その逆に浮遊ゲート電極の電子を抜き取ることをデータ書き込みと定義することもできる。
【００４９】
データの書き込み時には、上記選択メモリセルＭＣｓの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば９Ｖ程度の正の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓの上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０（ＷＢＬ）に、例えば−９Ｖ程度の負の電圧を印加する。それ以外のデータ書き込み・消去用のビット線ＷＢＬ１（ＷＢＬ）には、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ読み出し用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓのデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥの浮遊ゲート電極にチャネル全面のＦＮトンネル電流により電子を注入し、データを書き込む。
【００５０】
次に、図８は図６のフラッシュメモリのデータ一括消去動作時における各部への印加電圧を示している。破線Ｓ２はデータ一括消去対象の複数のメモリセルＭＣ（以下、選択メモリセルＭＣｓｅ１という）を示している。なお、ここでは、浮遊ゲート電極の電子を引き抜くことをデータ消去と定義するが、その逆に浮遊ゲート電極に電子を注入することをデータ消去と定義することもできる。
【００５１】
データ一括消去時には、上記複数の選択メモリセルＭＣｓｅ１の上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０，ＣＧ１（ＣＧ）に、例えば−９Ｖ程度の負の制御電圧を印加する。また、選択メモリセルＭＣｓｅ１の上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０，ＷＢＬ１（ＷＢＬ）に、例えば９Ｖ程度の正の電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ読み出し用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ一括消去を行う複数の選択メモリセルＭＣｓｅ１のデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥの浮遊ゲート電極に蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、複数の選択メモリセルＭＣｓｅ１のデータを一括消去する。
【００５２】
次に、図９は図６のフラッシュメモリのデータ・ビット単位消去動作時における各部への印加電圧を示している。破線Ｓ３はデータ括消去対象のメモリセルＭＣ（以下、選択メモリセルＭＣｓｅ２という）を示している。
【００５３】
データ・ビット単位消去時には、上記選択メモリセルＭＣｓｅ２の上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば−９Ｖ程度の負の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｓｅ２の上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０（ＷＢＬ）に、例えば９Ｖ程度の正の電圧を印加する。それ以外のデータ書き込み・消去用のビット線ＷＢＬ１（ＷＢＬ）には、例えば０Ｖの電圧を印加する。また、選択線ＧＳ、ソース線ＳＬおよびデータ読み出し用のビット線ＲＢＬに、例えば０Ｖを印加する。これにより、データ消去対象の選択メモリセルＭＣｓｅ２のデータ書き込み・消去用の容量部ＣＷＥ，ＣＷＥの浮遊ゲート電極に蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、データ消去対象の選択メモリセルＭＣｓｅ２のデータを消去する。
【００５４】
次に、図１０は図６のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示している。破線Ｓ４はデータ読み出し対象のメモリセルＭＣ（以下、選択メモリセルＭＣｒという）を示している。
【００５５】
データ読み出し時には、上記選択メモリセルＭＣｒの上記容量部Ｃの他方の電極が接続されている制御ゲート配線ＣＧ０（ＣＧ）に、例えば３Ｖ程度の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１（ＣＧ）には、例えば０Ｖの電圧を印加する。また、選択メモリセルＭＣｒの上記データ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０，ＷＢＬ１（ＷＢＬ）に、例えば０Ｖ程度の電圧を印加する。また、上記選択メモリセルＭＣｒの上記選択ＭＩＳ・ＦＥＴＱＳのゲート電極が電気的に接続されている選択線ＧＳに、例えば３Ｖ程度の電圧を印加する。そして、データ読み出し用のビット線ＲＢＬに、例えば１Ｖ程度の電圧を印加する。さらに、ソース線ＳＬに、例えば０Ｖを印加する。これにより、データ読み出し対象の選択メモリセルＭＣｒのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｒに記憶されているデータが０／１のいずれなのかを読み出す。
【００５６】
次に、図１１は本実施の形態１の半導体装置におけるフラッシュメモリの１ビット分のメモリセルＭＣの平面図、図１２は図１１のＹ２−Ｙ２線の断面図、図１３は本実施の形態１の半導体装置の主回路領域の要部断面図である。なお、図１１では図面を見易くするために一部にハッチングを付した。
【００５７】
本実施の形態１の半導体装置は、例えばＬＣＤドライバ回路（主回路）である。このＬＣＤドライバ回路が形成された半導体チップには、そのＬＣＤドライバ回路等に関する比較的小容量の所望の情報を記憶するフラッシュメモリが形成されている。
【００５８】
まず、フラッシュメモリの構成例を図１１および図１２により説明する。
【００５９】
ｐ型の基板１Ｓの主面（第１主面）には、活性領域Ｌ（Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５）を規定する上記溝形の分離部ＴＩが形成されている。この基板１Ｓに形成されたｎ型（第１導電型）の埋込ウエル（第１ウエル）ＤＮＷには、ｐ型（第２導電型）のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３およびｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３は、埋込ウエルＤＮＷおよびｎ型のウエルＨＮＷにより互いに電気的に分離された状態で埋込ウエルＤＮＷに内包されている。
【００６０】
このｐ型のウエルＨＰＷ１〜ＨＰＷ３には、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。ｐ型のウエルＨＰＷ３の上層一部には、ｐ＋型の半導体領域６ａが形成されている。ｐ＋型の半導体領域６ａには、ｐ型のウエルＨＰＷ３と同じ不純物が含有されているが、ｐ＋型の半導体領域６ａの不純物濃度の方が、ｐ型のウエルＨＰＷ３の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域６ａは、基板１Ｓの主面上の層間絶縁膜（絶縁膜）２ｂに形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。この導体部７ａが接するｐ＋型の半導体領域６ａの表層一部には、例えばコバルトシリサイドのようなシリサイド層５ａが形成されている。
【００６１】
また、上記ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。このｎ型のウエルＨＮＷの上層一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型のウエルＨＮＷと同じ不純物が含有されているが、ｎ＋型の半導体領域８ａの不純物濃度の方が、ｎ型のウエルＨＮＷの不純物濃度よりも高くなるように設定されている。ｎ＋型の半導体領域８ａは、上記ｐ型のウエルＨＰＷ１〜ＨＰＷ３に接触しないように、ｐ型のウエルＨＰＷ１〜ＨＰＷ３から離れている。すなわち、ｎ＋型の半導体領域８ａとｐ型のウエルＨＰＷ１〜ＨＰＷ３との間にはｎ型の埋込ウエルＤＮＷの一部が介在されている。このようなｎ＋型の半導体領域８ａは、上記層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。この導体部７ｂが接するｎ＋型の半導体領域８ａの表層一部にはシリサイド層５ａが形成されている。
【００６２】
本実施の形態１のフラッシュメモリのメモリセルアレイＭＲに形成されたメモリセルＭＣは、浮遊ゲート電極ＦＧと、データ書き込み・消去用の容量部ＣＷＥ（電荷注入放出部ＣＷＥ）と、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃとを有している。
【００６３】
浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。浮遊ゲート電極ＦＧの上面には、シリサイド層５ａが形成されている。
【００６４】
また、この浮遊ゲート電極ＦＧは、図１１に示すように、互いに隣接する上記ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。
【００６５】
この浮遊ゲート電極ＦＧがｐ型のウエル（第２ウエル）ＨＰＷ２の活性領域Ｌ２に平面的に重なる第１位置には、上記データ書き込み・消去用の容量部ＣＷＥが配置されている。データ書き込み・消去用の容量部ＣＷＥは、容量電極（第１電極）ＦＧＣ１と、容量絶縁膜（第１絶縁膜）１０ｄと、ｐ型の半導体領域１５と、ｎ型の半導体領域１６と、ｐ型のウエルＨＰＷ２とを有している。
【００６６】
容量電極ＦＧＣ１は、上記浮遊ゲート電極ＦＧの一部により形成されており、容量部ＣＷＥの上記他方の電極を形成する部分である。上記容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１と基板１Ｓ（ｐ型のウエルＨＰＷ２）との間に形成されている。容量絶縁膜１０ｄの厚さは、例えば１０ｎｍ以上、２０ｎｍ以下とされている。ただし、本実施の形態１の容量部ＣＷＥでは、データの書き換えにおいて、電子をｐ型のウエルＨＰＷ２から容量絶縁膜１０ｄを介して容量電極ＦＧＣ１に注入したり、容量電極ＦＧＣ１の電子を容量絶縁膜１０ｄを介してｐ型のウエルＨＰＷ２に放出したりするので、容量絶縁膜１０ｄの厚さは薄く、具体的には、例えば１３．５ｎｍ程度の厚さに設定されている。容量絶縁膜１０ｄの厚さを１０ｎｍ以上とする理由は、それより薄いと容量絶縁膜１０ｄの信頼性を確保できないからである。また、容量絶縁膜１０ｄの厚さを２０ｎｍ以下とする理由は、それより厚いと電子を通過させることが難しくなり、データの書き換えが上手くできないからである。
【００６７】
容量部ＣＷＥのｐ型の半導体領域１５およびｎ型の半導体領域１６は、ｐ型のウエルＨＰＷ２内において容量電極ＦＧＣ１を挟み込む位置に容量電極ＦＧＣ１に対して自己整合的に形成されている。この半導体領域１５は、チャネル側のｐ−型の半導体領域１５ａと、それに接続されたｐ＋型の半導体領域１５ｂとを有している。このｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１５ｂの不純物濃度の方が、ｐ−型の半導体領域１５ａの不純物濃度よりも高くなるように設定されている。半導体領域１６は、チャネル側のｎ−型の半導体領域１６ａと、それに接続されたｎ＋型の半導体領域１６ｂとを有している。このｎ−型の半導体領域１６ａおよびｎ＋型の半導体領域１６ｂには、例えば砒素（Ａｓ）またはリン（Ｐ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１６ｂの不純物濃度の方が、ｎ−型の半導体領域１６ａの不純物濃度よりも高くなるように設定されている。ｐ型の半導体領域１５、ｎ型の半導体領域１６およびｐ型のウエルＨＰＷ２は、容量部ＣＷＥの上記一方の電極を形成する部分である。このｐ型の半導体領域１５およびｎ型の半導体領域１６は、上記層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。この導体部７ｃは、上記データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。この導体部７ｃが接するｐ＋型の半導体領域１５ｂおよびｎ＋型の半導体領域１６ｂの表層一部には、シリサイド層５ａが形成されている。
【００６８】
ここで、ｎ型の半導体領域１６を設けている理由について説明する。ｎ型の半導体領域１６を追加したことにより、データの書き込み動作時に、容量電極ＦＧＣ１下に反転層の形成が促進される。電子は、ｐ型半導体では少数キャリアであるのに対してｎ型半導体では多数キャリアである。このため、ｎ＋型の半導体領域１６を設けたことにより、注入電子を容量電極ＦＧＣ１の直下の反転層に容易に供給することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ１の電位を効率的にコントロールすることができる。したがって、データの書き込み速度を向上させることができる。また、データ書き込み速度のバラツキも低減できる。
【００６９】
また、上記浮遊ゲート電極ＦＧがｐ型のウエル（第３ウエル）ＨＰＷ３の活性領域Ｌ１に平面的に重なる第２位置には、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲが配置されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲは、ゲート電極（第２電極）ＦＧＲと、ゲート絶縁膜（第２絶縁膜）１０ｂと、一対のｎ型の半導体領域１２，１２とを有している。データ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルは、上記ゲート電極ＦＧＲと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の上層に形成される。
【００７０】
ゲート電極ＦＧＲは、上記浮遊ゲート電極ＦＧの一部により形成されている。上記ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、例えば１３．５ｎｍ程度である。上記データ読み出し用のＭＩＳ・ＦＥＴＱＲの一対のｎ型の半導体領域１２，１２は、ｐ型のウエルＨＰＷ３内においてゲート電極ＦＧＲを挟み込む位置にゲート電極ＦＧＲに対して自己整合的に形成されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲの一対のｎ型の半導体領域１２，１２は、それぞれチャネル側のｎ−型の半導体領域１２ａと、その各々に接続されたｎ＋型の半導体領域１２ｂとを有している。このｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１２ｂの不純物濃度の方が、ｎ−型の半導体領域１２ａの不純物濃度よりも高くなるように設定されている。このようなデータ読み出し用のＭＩＳ・ＦＥＴＱＲの半導体領域１２，１２の一方は、上記層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。この導体部７ｄは、上記ソース線ＳＬに電気的に接続されている。この導体部７ｄが接するｎ＋型の半導体領域１２ｂの表層一部には、シリサイド層５ａが形成されている。一方、データ読み出し用のＭＩＳ・ＦＥＴＱＲの半導体領域１２，１２の他方は、上記選択ＭＩＳ・ＦＥＴＱＳのソースおよびドレイン用のｎ型の半導体領域１２の一方と共有とされている。
【００７１】
選択ＭＩＳ・ＦＥＴＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｅと、ソース・ドレイン用の一対のｎ型の半導体領域１２，１２とを有している。選択ＭＩＳ・ＦＥＴＱＳのチャネルは、上記ゲート電極ＦＧＳと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の上層に形成される。
【００７２】
上記ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。このゲート電極ＦＧＳは、上記層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。この導体部７ｆは、上記選択線ＧＳに電気的に接続されている。上記ゲート絶縁膜１０ｅは、例えば酸化シリコンからなり、ゲート電極ＦＧＳと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。このゲート絶縁膜１０ｅの厚さは、例えば１３．５ｎｍ程度である。選択ＭＩＳ・ＦＥＴＱＳの一対のｎ型の半導体領域１２，１２の構成は、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのｎ型の半導体領域１２と同じである。選択ＭＩＳ・ＦＥＴＱＳの他方のｎ型の半導体領域１２は、上記層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｇに電気的に接続されている。この導体部７ｇには、上記データ読み出し用のビット線ＲＢＬに電気的に接続されている。この導体部７ｇが接するｎ＋型の半導体領域１２ｂの表層一部にはシリサイド層５ａが形成されている。
【００７３】
また、上記浮遊ゲート電極ＦＧが上記ｐ型のウエル（第４ウエル）ＨＰＷ１に平面的に重なる位置には、上記容量部Ｃが形成されている。この容量部Ｃは、制御ゲート電極ＣＧＷと、容量電極（第３電極）ＦＧＣ２と、容量絶縁膜（第３絶縁膜）１０ｃと、ｐ型の半導体領域１３と、ｎ型の半導体領域１４と、ｐ型のウエルＨＰＷ１とを有している。
【００７４】
容量電極ＦＧＣ２は、上記制御ゲート電極ＣＧＷに対向する浮遊ゲート電極ＦＧ部分により形成されており、上記容量部Ｃの一方の電極を形成する部分である。このようにメモリセルＭＣのゲート構成を単層構成とすることにより、フラッシュメモリのメモリセルＭＣと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
【００７５】
また、容量電極ＦＧＣ２の第２方向Ｘの長さは、上記データ書き込み・消去用の容量部ＣＷＥの容量電極ＦＧＣ１や上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲの第２方向Ｘの長さよりも長くなるように形成されている。これにより、容量電極ＦＧＣ２の平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート電極ＣＧＷからの電圧供給効率を向上させることが可能となっている。
【００７６】
上記容量絶縁膜１０ｃは、例えば酸化シリコンからなり、容量電極ＦＧＣ２と基板１Ｓ（ｐ型のウエルＨＰＷ１）との間に形成されている。容量絶縁膜１０ｃは、上記ゲート絶縁膜１０ｂ，１０ｅ、容量絶縁膜１０ｄを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば１３．５ｎｍ程度である。
【００７７】
容量部Ｃのｐ型の半導体領域１３およびｎ型の半導体領域１４は、ｐ型のウエルＨＰＷ１内において容量電極ＦＧＣ２を挟み込む位置に容量電極ＦＧＣ２に対して自己整合的に形成されている。この半導体領域１３は、チャネル側のｐ−型の半導体領域１３ｂと、それに接続されたｐ＋型の半導体領域１３ａとを有している。このｐ−型の半導体領域１３ｂおよびｐ＋型の半導体領域１３ａには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１３ａの不純物濃度の方が、ｐ−型の半導体領域１３ｂの不純物濃度よりも高くなるように設定されている。半導体領域１４は、チャネル側のｎ−型の半導体領域１４ｂと、それに接続されたｎ＋型の半導体領域１４ａとを有している。このｎ−型の半導体領域１４ｂおよびｎ＋型の半導体領域１４ａには、例えば砒素（Ａｓ）、リン（Ｐ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域１４ａの不純物濃度の方が、ｎ−型の半導体領域１４ｂの不純物濃度よりも高くなるように設定されている。ｐ型の半導体領域１３、ｎ型の半導体領域１４およびｐ型のウエルＨＰＷ１は、容量部Ｃの制御ゲート電極ＣＧＷ（上記他方の電極）を形成する部分である。このｐ型の半導体領域１３およびｎ型の半導体領域１４は、上記層間絶縁膜２ｂに形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。この導体部７ｅは、上記制御ゲート配線ＣＧに電気的に接続されている。この導体部７ｅが接するｐ＋型の半導体領域１３ａおよびｎ＋型の半導体領域１４ａの表層一部には、シリサイド層５ａが形成されている。
【００７８】
ここで、ｎ型の半導体領域１４を設けている理由について説明する。ｎ型の半導体領域１４を追加したことにより、データの消去動作時に、電子を容量絶縁膜１０ｃの直下にスムーズに供給することができる。このため、容量電極ＦＧＣ２下に反転層を素早く形成することができるので、ｐ型のウエルＨＰＷ１を素早く−９Ｖに固定することができる。その結果、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ２の電位を効率的にコントロールすることができる。したがって、データ消去速度を向上させることができる。また、データ消去速度のバラツキも低減できる。
【００７９】
このように本実施の形態１によれば、容量部（電荷注入放出部）ＣＷＥおよび容量部Ｃに、ｐ型の半導体領域１５，１３およびｎ型の半導体領域１６，１４の両方を設けたことにより、容量部（電荷注入放出部）ＣＷＥではｎ型の半導体領域１６が電荷注入時の電子の供給源として作用し、容量部Ｃではｎ型の半導体領域１４が反転層への電子の供給源として作用するので、メモリセルＭＣのデータの書き込み速度および消去速度を向上させることができる。
【００８０】
次に、ＬＣＤドライバ回路の素子の構成例を図１３により説明する。
【００８１】
高耐圧部および低耐圧部は、ＬＣＤドライバ回路を構成するＭＩＳ・ＦＥＴの形成領域である。
【００８２】
高耐圧部の分離部ＴＩに囲まれた活性領域には、高耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨおよびｎチャネル型のＭＩＳ・ＦＥＴＱＮＨが配置されている。高耐圧部のＭＩＳ・ＦＥＴＱＰＨ，ＱＮＨの動作電圧は、例えば２５Ｖ程度である。
【００８３】
高耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨは、ゲート電極ＦＧＨと、ゲート絶縁膜１０ｆと、一対のｐ型の半導体領域２１，２１とを有している。このＭＩＳ・ＦＥＴＱＰＨのチャネルは、上記ゲート電極ＦＧＨと活性領域とが平面的に重なるｎ型の埋込ウエルＤＮＷの上層に形成される。
【００８４】
ゲート電極ＦＧＨは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。上記ゲート絶縁膜１０ｆは、例えば酸化シリコンからなり、ゲート電極ＦＧＨと基板１Ｓ（ｎ型の埋込ウエルＤＮＷ）との間に形成されている。
【００８５】
高耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＨの一対のｐ型の半導体領域２１，２１は、ｎ型の埋込ウエルＤＮＷ内においてゲート電極ＦＧＨを挟み込む位置に形成されている。
【００８６】
その一対のｐ型の半導体領域２１，２１の一方は、チャネル側のｐ−型の半導体領域２１ａと、それに接続されたｐ＋型の半導体領域２１ｂとを有している。このｐ−型の半導体領域２１ａおよびｐ＋型の半導体領域２１ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域２１ｂの不純物濃度の方が、ｐ−型の半導体領域２１ａの不純物濃度よりも高くなるように設定されている。
【００８７】
また、一対のｐ型の半導体領域２１，２１の他方は、チャネル側のｐ型の半導体領域ＰＶと、それに接続されたｐ＋型の半導体領域２１ｂとを有している。ｐ型の半導体領域ＰＶの不純物濃度は、ｐ型の埋込ウエルＤＰＷよりも高く、ｐ＋型の半導体領域２１ｂの不純物濃度よりも低く設定されている。
【００８８】
このような高耐圧のＭＩＳ・ＦＥＴＱＰＨの半導体領域２１，２１は、上記層間絶縁膜２ｂおよび絶縁膜２ａに形成されたコンタクトホールＣＴ内の導体部７ｈに電気的に接続されている。この導体部７ｈが接するｐ＋型の半導体領域２１ｂの表層一部には、シリサイド層５ａが形成されている。
【００８９】
高耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＮＨは、ゲート電極ＦＧＨと、ゲート絶縁膜１０ｆと、一対のｎ型の半導体領域２２，２２とを有している。このＭＩＳ・ＦＥＴＱＮＨのチャネルは、上記ゲート電極ＦＧＨと活性領域とが平面的に重なるｐ型の埋込ウエルＤＰＷの上層に形成される。
【００９０】
高耐圧のＭＩＳ・ＦＥＴＱＮＨのゲート電極ＦＧＨは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。高耐圧のＭＩＳ・ＦＥＴＱＮＨのゲート絶縁膜１０ｆは、例えば酸化シリコンからなり、ゲート電極ＦＧＨと基板１Ｓ（ｐ型の埋込ウエルＤＰＷ）との間に形成されている。
【００９１】
高耐圧のＭＩＳ・ＦＥＴＱＮＨの一対のｎ型の半導体領域２２，２２は、ｐ型の埋込ウエルＤＰＷ内においてゲート電極ＦＧＨを挟み込む位置に形成されている。
【００９２】
その一対のｎ型の半導体領域２２，２２の一方は、チャネル側のｎ−型の半導体領域２２ａと、それに接続されたｎ＋型の半導体領域２２ｂとを有している。このｎ−型の半導体領域２２ａおよびｎ＋型の半導体領域２２ｂには、例えばリンまたはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域２２ｂの不純物濃度の方が、ｎ−型の半導体領域２２ａの不純物濃度よりも高くなるように設定されている。
【００９３】
また、一対のｎ型の半導体領域２２，２２の他方は、チャネル側のｎ型の半導体領域ＮＶと、それに接続されたｎ＋型の半導体領域２２ｂとを有している。ｎ型の半導体領域ＮＶの不純物濃度は、ｎ型の埋込ウエルＤＮＷよりも高く、ｎ＋型の半導体領域２２ｂの不純物濃度よりも低く設定されている。
【００９４】
このような高耐圧のＭＩＳ・ＦＥＴＱＮＨの半導体領域２２，２２は、上記層間絶縁膜２ｂおよび絶縁膜２ａに形成されたコンタクトホールＣＴ内の導体部７ｉに電気的に接続されている。この導体部７ｉが接するｎ＋型の半導体領域２２ｂの表層一部には、シリサイド層５ａが形成されている。
【００９５】
一方、低耐圧部の分離部ＴＩに囲まれた活性領域には、ｐチャネル型のＭＩＳ・ＦＥＴＱＰＬおよびｎチャネル型のＭＩＳ・ＦＥＴＱＮＬが配置されている。この低耐圧部のＭＩＳ・ＦＥＴＱＰＬ，ＱＮＬの動作電圧は、例えば６．０Ｖ程度である。低耐圧部のＭＩＳ・ＦＥＴＱＰＬ，ＱＮＬのゲート絶縁膜は、高耐圧のＭＩＳ・ＦＥＴＱＮＨ、ＱＰＨと比べて、その膜厚は薄く形成され、ゲート長方向のゲート電極長も小さく形成されている。
【００９６】
なお、低耐圧部のＭＩＳ・ＦＥＴＱＰＬ，ＱＮＬの中には、上記の動作電圧が６．０Ｖのものの他に、動作電圧が１．５ＶのＭＩＳ・ＦＥＴがある。この動作電圧が１．５ＶのＭＩＳ・ＦＥＴは、動作電圧が６．０ＶのＭＩＳ・ＦＥＴよりも高速に動作する目的で設けられ、他のＭＩＳ・ＦＥＴと共に上記のＬＣＤドライバ回路を構成する。また、動作電圧が１．５ＶのＭＩＳ・ＦＥＴは、そのゲート絶縁膜が、動作電圧が６．０ＶのＭＩＳ・ＦＥＴのゲート絶縁膜よりも薄く、その膜厚が１〜３ｎｍ程度で構成されている。以降の図面および明細書文中では、説明の簡略化のため、主として動作電圧が２５Ｖの高耐圧部のＭＩＳ・ＦＥＴと、動作電圧が６．０Ｖの低耐圧部のＭＩＳ・ＦＥＴとを図示し、動作電圧が１．５ＶのＭＩＳ・ＦＥＴは図示しない。
【００９７】
低耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＬは、ゲート電極ＦＧＬと、ゲート絶縁膜１０ｇと、一対のｐ型の半導体領域２３，２３とを有している。このＭＩＳ・ＦＥＴＱＰＬのチャネルは、上記ゲート電極ＦＧＬと活性領域とが平面的に重なるｎ型のウエルＮＷの上層に形成される。
【００９８】
ゲート電極ＦＧＬは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。上記ゲート絶縁膜１０ｇは、例えば酸化シリコンからなり、ゲート電極ＦＧＬと基板１Ｓ（ｎ型のウエルＮＷ）との間に形成されている。
【００９９】
低耐圧のｐチャネル型のＭＩＳ・ＦＥＴＱＰＬの一対のｐ型の半導体領域２３，２３は、ｎ型のウエルＮＷ内においてゲート電極ＦＧＬを挟み込む位置に形成されている。
【０１００】
その一対のｐ型の半導体領域２３，２３の各々は、チャネル側のｐ−型の半導体領域２３ａと、それに接続されたｐ＋型の半導体領域２３ｂとを有している。このｐ−型の半導体領域２３ａおよびｐ＋型の半導体領域２３ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域２３ｂの不純物濃度の方が、ｐ−型の半導体領域２３ａの不純物濃度よりも高くなるように設定されている。
【０１０１】
このような低耐圧のＭＩＳ・ＦＥＴＱＰＬの半導体領域２３，２３は、上記層間絶縁膜２ｂおよび絶縁膜２ａに形成されたコンタクトホールＣＴ内の導体部７ｊに電気的に接続されている。この導体部７ｊが接するｐ＋型の半導体領域２３ｂの表層一部には、シリサイド層５ａが形成されている。
【０１０２】
低耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＮＬは、ゲート電極ＦＧＬと、ゲート絶縁膜１０ｇと、一対のｎ型の半導体領域２４，２４とを有している。このＭＩＳ・ＦＥＴＱＮＬのチャネルは、上記ゲート電極ＦＧＬと活性領域とが平面的に重なるｐ型のウエルＰＷの上層に形成される。
【０１０３】
低耐圧のＭＩＳ・ＦＥＴＱＮＬのゲート電極ＦＧＬは、例えば低抵抗な多結晶シリコンにより形成されており、その上面にはシリサイド層５ａが形成されている。低耐圧のＭＩＳ・ＦＥＴＱＮＬのゲート絶縁膜１０ｇは、例えば酸化シリコンからなり、ゲート電極ＦＧＬと基板１Ｓ（ｐ型のウエルＰＷ）との間に形成されている。
【０１０４】
低耐圧のＭＩＳ・ＦＥＴＱＮＬの一対のｎ型の半導体領域２４，２４は、ｐ型のウエルＰＷ内においてゲート電極ＦＧＬを挟み込む位置に形成されている。
【０１０５】
その一対のｎ型の半導体領域２４，２４の各々は、チャネル側のｎ−型の半導体領域２４ａと、それに接続されたｎ＋型の半導体領域２４ｂとを有している。このｎ−型の半導体領域２４ａおよびｎ＋型の半導体領域２４ｂには、例えばリンまたはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域２４ｂの不純物濃度の方が、ｎ−型の半導体領域２４ａの不純物濃度よりも高くなるように設定されている。
【０１０６】
このような低耐圧のＭＩＳ・ＦＥＴＱＮＬの半導体領域２４，２４は、上記層間絶縁膜２ｂおよび絶縁膜２ａに形成されたコンタクトホールＣＴ内の導体部７ｋに電気的に接続されている。この導体部７ｋが接するｎ＋型の半導体領域２４ｂの表層一部には、シリサイド層５ａが形成されている。
【０１０７】
このような本実施の形態１では、図１３に示すように、ＬＣＤドライバ回路領域やフラッシュメモリの周辺回路領域等のようなフラッシュメモリ以外の回路領域においては、絶縁膜２ａを形成し、図１２に示すように、フラッシュメモリのメモリセルアレイＭＲにおいては、絶縁膜２ａを形成しない。これにより、ＬＣＤドライバ回路領域、フラッシュメモリの周辺回路領域等のようなフラッシュメモリ以外の回路領域における素子の微細化を維持したまま、メモリセルアレイＭＲにおける浮遊ゲート電極ＦＧの電荷ｅのリークを抑制または防止できてフラッシュメモリのデータ保持特性を向上させることができる。
【０１０８】
また、本実施の形態１の半導体装置（半導体チップ、基板１Ｓ）において外部から供給される電源は、単一電源とされている。本実施の形態１では、半導体装置の外部単一電源電圧（例えば３．３Ｖ）をＬＣＤドライバ回路用の負電圧昇圧回路（内部昇圧回路）により、メモリセルＭＣのデータ書き込み時に使用する電圧（例えば−９Ｖ）に変換できる。また、外部単一電源電圧（例えば３．３Ｖ）をＬＣＤドライバ回路用の正電圧昇圧回路（内部昇圧回路）により、メモリセルＭＣのデータ消去時に使用する電圧（例えば９Ｖ）に変換できる。すなわち、フラッシュメモリ用に新たに内部昇圧回路を設ける必要がない。このため、半導体装置の内部の回路規模を小さく抑えることができるので、半導体装置の小型化を推進できる。
【０１０９】
次に、図１４は本実施の形態１のフラッシュメモリのデータ書き込み動作時の上記選択メモリセルＭＣｓでの各部への印加電圧の一例を示す図１１のＹ２−Ｙ２線の断面図である。
【０１１０】
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば９Ｖ程度の正の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば−９Ｖ程度の負の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ読み出し用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓのデータ書き込み・消去用の容量部ＣＷＥのｐ型のウエルＨＰＷ２の電子ｅを、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じて容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に注入し、データを書き込む。
【０１１１】
次に、図１５は本実施の形態１のフラッシュメモリのデータ消去動作時における各部への印加電圧を示す図１１のＹ２−Ｙ２線の断面図である。
【０１１２】
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば−９Ｖ程度の負の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば９Ｖ程度の正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ読み出し用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓｅ１（ＭＣｓｅ２）のデータ書き込み・消去用の容量部ＣＷＥの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に蓄積された電子ｅを、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じてｐ型のウエルＨＰＷ２に放出し、データを消去する。
【０１１３】
次に、図１６は本実施の形態１のフラッシュメモリのデータ読み出し動作時における各部への印加電圧を示す図１１のＹ２−Ｙ２線の断面図である。
【０１１４】
ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば３Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１〜ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば３Ｖ程度の正の制御電圧を印加する。これにより、データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲに正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｆを通じて選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば３Ｖを印加する。また、上記ソース線ＳＬから導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ読み出し用のビット線ＲＢＬから導体部７ｇを通じて、選択ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば１Ｖを印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば０Ｖの電圧を印加する。これにより、選択メモリセルＭＣｒのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｒに記憶されているデータが０／１のいずれなのかを読み出す。
【０１１５】
このような本実施の形態１によれば、データ書き換え領域（容量部ＣＷＥ）、データ読み出し領域（データ読み出し用のＭＩＳ・ＦＥＴＱＲ）および容量結合領域（容量部Ｃ）をそれぞれ別々のｐ型のウエルＨＰＷ１〜ＨＰＷ３内に形成し、それぞれをｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷにより分離する。
【０１１６】
データ書き換え領域（容量部ＣＷＥ）と、データ読み出し領域（データ読み出し用のＭＩＳ・ＦＥＴＱＲ）とをそれぞれ別々のｐ型のウエルＨＰＷ２，ＨＰＷ３内に形成したことにより、データ書き換えを安定化させることができる。このため、フラッシュメモリの動作信頼性を向上させることができる。
【０１１７】
次に、本実施の形態１の半導体装置の製造方法の一例を図１７〜図３２により説明する。図１７〜図３２は、本実施の形態１の半導体装置の製造工程中における同一の基板１Ｓ（ここでは、半導体ウエハと称する平面円形状の半導体薄板）の要部断面図である。
【０１１８】
まず、図１７および図１８に示すように、ｐ型の基板１Ｓ（半導体ウエハ）を用意し、その高耐圧部に、ｐ型の埋込ウエルＤＰＷをフォトリソグラフィ（以下、単にリソグラフィという）工程およびイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光および現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て基板１Ｓの主面上に形成されたレジストパターンをマスクとして、基板１Ｓの所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。
【０１１９】
続いて、高耐圧部、低耐圧部およびフラッシュメモリのメモリセルアレイに、ｎ型の埋込ウエルＤＮＷをリソグラフィ工程およびイオン注入工程等により同時に形成する。その後、基板１Ｓの主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、溝形の分離部ＴＩを形成する。これにより、活性領域を規定する。
【０１２０】
次いで、図１９および図２０に示すように、高耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ型の半導体領域ＮＶをリソグラフィ工程およびイオン注入工程等により形成する。このｎ型の半導体領域ＮＶはｎ型の埋込ウエルＤＮＷよりも高い不純物濃度を有する領域である。続いて、高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ型の半導体領域ＰＶをリソグラフィ工程およびイオン注入工程等により形成する。このｐ型の半導体領域ＰＶはｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域である。
【０１２１】
続いて、低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ型のウエルＰＷをリソグラフィ工程およびイオン注入工程等により形成する。このｐ型のウエルＰＷはｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域であり、ｐ型の半導体領域ＰＶよりも高い不純物濃度を有する領域である。続いて、低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ型のウエルＮＷをリソグラフィ工程およびイオン注入工程等により形成する。このｎ型のウエルＮＷはｎ型の埋込ウエルＤＮＷよりも高い不純物濃度を有する領域であり、ｎ型の半導体領域ＮＶよりも高い不純物濃度を有する領域である。
【０１２２】
続いて、フラッシュメモリのメモリセルアレイに、ｐ型のウエルＨＰＷ１〜ＨＰＷ３をリソグラフィ工程およびイオン注入工程等により同時に形成する。このｐ型のウエルＨＰＷ１〜ＨＰＷ３はｐ型の埋込ウエルＤＰＷよりも高い不純物濃度を有する領域であり、ｐ型の半導体領域ＰＶと同程度の不純物濃度を有する領域である。
【０１２３】
また、これらｎ型の埋込ウエルＤＮＷ、ｐ型の埋込ウエルＤＰＷ、ｎ型の半導体領域ＮＶ、ｐ型の半導体領域ＰＶ、ｎ型のウエルＮＷ、ｐ型のウエルＰＷ、ｐ型のウエルＨＰＷ１〜ＨＰＷ３の不純物濃度の大小関係は、後述の実施の形態においても同様である。
【０１２４】
その後、ゲート絶縁膜１０ｂ，１０ｅ，１０ｆ，１０ｇおよび容量絶縁膜１０ｃ，１０ｄを熱酸化法等により形成した後、基板１Ｓ（半導体ウエハ）の主面（第１主面）上に、例えば低抵抗な多結晶シリコン膜からなる導体膜２０をＣＶＤ（Chemical Vapor Deposition）法等により形成する。このとき、高耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｆは、２５Ｖの耐圧に耐えられるように、低耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｇよりも厚い膜厚のゲート絶縁膜で形成する。高耐圧のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｆの厚さは、例えば５０〜１００ｎｍである。上記の熱酸化法による酸化膜の他に、ＣＶＤ法などによって堆積した絶縁膜を積層させることも出来る。
【０１２５】
また、本実施の形態１においては、不揮発性メモリのゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｃ，１０ｄは、低耐圧部のＭＩＳ・ＦＥＴ（ここでは動作電圧が、例えば６．０ＶのＭＩＳ・ＦＥＴ）のゲート絶縁膜１０ｇと同じ工程によって形成されている。このため、フラッシュメモリのゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｃ，１０ｄの厚さは、上記低耐圧部のＭＩＳ・ＦＥＴのゲート絶縁膜１０ｇと同じ厚さで形成されている。前述の絶縁膜１０ａ等と同様の理由から、ゲート絶縁膜１０ｂ，１０ｅ，１０ｇおよび容量絶縁膜１０ｃ，１０ｄの膜厚は１０ｎｍ以上であって２０ｎｍ以下が好ましく、例えば１３．５ｎｍで形成されている。
【０１２６】
次いで、上記した導体膜２０を図２１および図２２に示すように、リソグラフィ工程およびエッチング工程によりパターニングすることにより、ゲート電極ＦＧＨ，ＦＧＬ，ＦＧＳおよび浮遊ゲートＦＧ（ゲート電極ＦＧＲおよび容量電極ＦＧＣ１，ＦＧＣ２）を同時に形成する。続いて、高耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域、容量部Ｃの形成領域およびデータ書き込み・消去用の容量部ＣＷＥの形成領域に、ｐ−型の半導体領域２１ａ，１３ｂ，１５ａをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、高耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域、データ読み出し用のＭＩＳ・ＦＥＴＱＲの形成領域、容量部Ｃの形成領域、データ書き込み・消去用の容量部ＣＷＥの形成領域および選択ＭＩＳ・ＦＥＴＱＳの形成領域に、ｎ−型の半導体領域２２ａ，１２ａ，１４ｂ，１６ａをリソグラフィ工程およびイオン注入法等により同時に形成する。続いて、低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｐ−型の半導体領域２３ａをリソグラフィ工程およびイオン注入法等によりに形成する。続いて、低耐圧部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ−型の半導体領域２４ａをリソグラフィ工程およびイオン注入法等により形成する。
【０１２７】
次いで、図２３および図２４に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることにより、ゲート電極ＦＧＨ，ＦＧＬ，ＦＧＲ，ＦＧＳおよび容量電極ＦＧＣ１，ＦＧＣ２の側面にサイドウォールＳＷを形成する。
【０１２８】
続いて、高耐圧部および低耐圧部のｐチャネル型のＭＩＳ・ＦＥＴ形成領域と、容量部および書き込み・消去用容量部形成領域と、ｐ型のウエルＨＰＷ３の引き出し領域とに、ｐ＋型の半導体領域２１ｂ，２３ｂ，１３ａ，１５ｂ，６ａをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のｐ型の半導体領域２１を形成し、ｐチャネル型のＭＩＳ・ＦＥＴＱＰＨを形成する。また、低耐圧部に、ソースおよびドレイン用のｐ型の半導体領域２３を形成し、ｐチャネル型のＭＩＳ・ＦＥＴＱＰＬを形成する。また、容量部形成領域に、ｐ型の半導体領域１３を形成する。また、書き込み・消去用容量部形成領域に、ｐ型の半導体領域１５を形成する。
【０１２９】
続いて、高耐圧部、低耐圧部、読み出し部、容量部、書き込み・消去用容量部形成領域および選択部のｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、ｎ＋型の半導体領域２２ｂ，２４ｂ，１２ｂ，１４ａ，１６ｂをリソグラフィ工程およびイオン注入法等により同時に形成する。これにより、高耐圧部に、ソースおよびドレイン用のｎ型の半導体領域２２を形成し、ｎチャネル型のＭＩＳ・ＦＥＴＱＮＨを形成する。また、低耐圧部に、ソースおよびドレイン用のｎ型の半導体領域２４を形成し、ｎチャネル型のＭＩＳ・ＦＥＴＱＮＬを形成する。また、読み出し部および選択部に、ｎ型の半導体領域１２を形成し、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳを形成する。また、容量部形成領域に、ｎ型の半導体領域１４を形成する。また、書き込み・消去用容量部形成領域に、ｎ型の半導体領域１６を形成する。
【０１３０】
次いで、図２５および図２６に示すように、シリサイド層５ａを選択的に形成する。続いて、図２７および図２８に示すように、基板１Ｓ（半導体ウエハ）の主面上に、例えば窒化シリコン膜からなる絶縁膜２ａを浮遊ゲート電極ＦＧおよびゲート電極ＦＧＨ，ＦＧＬを覆うようにＣＶＤ法等により堆積する。この段階では、メモリセルアレイおよびＬＣＤドライバ回路領域の両方ともに絶縁膜２ａが堆積されている。
【０１３１】
次いで、図２９および図３０に示すように、絶縁膜２ａ上にレジストパターンＲＰをリソグラフィ工程を経て形成する。このレジストパターンＲＰは、ＬＣＤドライバ回路領域およびフラッシュメモリの周辺回路領域等のようなメモリセルアレイ以外の領域を覆い、メモリセルアレイを露出するようなパターンとされている。続いて、そのレジストパターンＲＰをエッチングマスクとして、メモリセルアレイの絶縁膜２ａを除去する。その後、レジストパターンＲＰを除去する。
【０１３２】
次いで、図３１および図３２に示すように、基板１Ｓの主面上に、例えば酸化シリコン膜からなる層間絶縁膜２ｂを、下層の絶縁膜２ａよりも厚くＣＶＤ法等により堆積し、さらに層間絶縁膜２ｂの上面に対して化学的機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）処理を施し層間絶縁膜２ｂの上面を平坦化する。
【０１３３】
続いて、メモリセルアレイの層間絶縁膜２ｂおよびＬＣＤドライバ回路領域の絶縁膜２ａ，２ｂにコンタクトホールＣＴをリソグラフィ工程およびエッチング工程により形成する。その後、基板１Ｓ（半導体ウエハ）の主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積した後、それをＣＭＰ法等により研磨することでコンタクトホールＣＴ内に導体部７ａ，７ｃ〜７ｋを形成する。
【０１３４】
このとき、絶縁膜２ａは、コンタクトホールＣＴを形成するためのエッチング時にエッチングストッパとして機能するようになっている。このような絶縁膜２ａを設けることにより、主に主回路領域Ｎの素子の寸法を縮小することが可能になっている。ここで、メモリセルアレイＭＲ側の半導体領域１２，１３，１４，１５，１６は、主回路領域Ｎの半導体領域２３，２４よりも広く形成されている。このため、コンタクトホールＣＴの位置合わせに余裕があるので、メモリセルアレイＭＲに絶縁膜２ａを設けなくてもコンタクトホールＣＴを形成することができる。
【０１３５】
これ以降は通常の配線形成工程、検査工程および組立工程を経て半導体装置を製造する。
【０１３６】
このような本実施の形態１の半導体装置の製造方法によれば、ＬＣＤドライバ回路用のＭＩＳ・ＦＥＴＱＰＨ，ＱＮＨ，ＱＰＬ，ＱＮＬの構成部と、メモリセルＭＣの容量部Ｃ，ＣＷＥおよびＭＩＳ・ＦＥＴＱＲ，ＱＳの構成部とを同時に形成することができるので、半導体装置の製造工程を簡略化することができる。これにより、半導体装置の製造時間を短縮できる。また、半導体装置のコストを低減できる。
【０１３７】
（実施の形態２）
本実施の形態２においては、前記図４の構成の半導体装置の具体例を図３３〜図３５により説明する。
【０１３８】
図３３は本実施の形態２の半導体装置におけるフラッシュメモリのメモリセルＭＣの一例の平面図、図３４は図３３のＹ３−Ｙ３線の断面図、図３５は本実施の形態２の半導体装置の主回路領域の要部断面図である。なお、図３３では図面を見易くするために一部にハッチングを付した。
【０１３９】
本実施の形態２においては、メモリセルアレイＭＲにキャップ絶縁膜（絶縁膜）３ａが形成されている。キャップ絶縁膜３ａは、例えば酸化シリコン膜からなり、浮遊ゲート電極ＦＧ（容量電極ＦＧＣ１，ＦＧＣ２、ゲート電極ＦＧＲ等）の上面、サイドウォールＳＷの表面全体およびその外周の基板１Ｓの主面一部を覆うように形成されている。
【０１４０】
ただし、メモリセルアレイＭＲには上記絶縁膜２ａが形成されておらず、キャップ絶縁膜３ａは層間絶縁膜２ｂに接した状態で覆われている。すなわち、本実施の形態２においても、図３５に示すように、ＬＣＤドライバ回路領域およびフラッシュメモリの周辺回路領域等のようなフラッシュメモリ以外の回路領域においては絶縁膜２ａを形成し、図３４に示すように、フラッシュメモリのメモリセルアレイＭＲにおいては絶縁膜２ａを形成しない。これにより、ＬＣＤドライバ回路領域、フラッシュメモリの周辺回路領域等のようなフラッシュメモリ以外の回路領域における素子の微細化を維持したまま、フラッシュメモリのメモリセルアレイＭＲにおける浮遊ゲート電極ＦＧの電荷ｅのリークを抑制または防止できてフラッシュメモリのデータ保持特性を向上させることができる。
【０１４１】
また、このようなキャップ絶縁膜３ａを設けたことにより、メモリセルアレイＭＲの絶縁膜２ａを除去する際に、浮遊ゲート電極ＦＧの上面をキャップ絶縁膜３ａにより保護することができるので、半導体装置の歩留りおよび信頼性を向上させることができる。
【０１４２】
また、キャップ絶縁膜３ａは、上記シリサイド層５ａの形成工程前にパターニングすることで形成されている。すなわち、前記実施の形態１で説明した図１〜図２４の工程を経た後、キャップ絶縁膜３ａを基板１Ｓの主面に堆積し、これをリソグラフィ工程およびエッチング工程を経てパターニングする。その後、シリサイド層５ａを形成し、前記実施の形態１と同様に絶縁膜２ａを堆積し、これをパターニングする。これ以降の工程は前記実施の形態１と同様なので省略する。
【０１４３】
このため、キャップ絶縁膜３ａは、シリサイド層５ａを選択的に形成するために使用することもできる。例えばキャップ絶縁膜３ａは、基板１Ｓの主面の他の領域に設けられた抵抗素子（図示せず）の上にも形成されている。この抵抗素子は、例えば多結晶シリコン膜からなり、例えば前述の容量電極ＦＧＣ１，ＦＧＣ２およびゲート電極ＦＧＲ，ＦＧＳ，ＦＧＳ２等と同工程で形成されている。このような抵抗素子上にキャップ絶縁膜３ａを設けることにより、抵抗素子上にシリサイド層５ａが形成される領域と形成されない領域とを選択的に作り分けることができるので、抵抗素子の抵抗値を所望の値に設定することができる。このように、シリサイド層５ａを作り分けるための絶縁膜を形成する際に同時にキャップ絶縁膜３ａを形成することにより、キャップ絶縁膜３ａを形成したからといって、半導体装置の製造工程が増えることもない。
【０１４４】
また、例えばキャップ絶縁膜３ａは、ｐ＋型の半導体領域１３ａ，１５ｂ、ｎ＋型の半導体領域１４ａ，１６ｂおよびｎ＋型の半導体領域１２ｂのチャネル側の上面のチャネル側の一部を覆うように形成されている。このようにキャップ絶縁膜３ａを設けることにより、ｐ＋型の半導体領域１３ａ，１５ｂ、ｎ＋型の半導体領域１４ａ，１６ｂおよびｎ＋型の半導体領域１２ｂ上のチャネル側一部にシリサイド層５ａが形成されないようにすることができる。これは、以下の理由からである。
【０１４５】
すなわち、シリサイド層５ａが低不純物濃度のｐ−型の半導体領域１３ｂ，１５ａ、ｎ−型の半導体領域１４ｂ，１６ａおよびｎ−型の半導体領域１２ａ中にまで成長してしまうと、シリサイド層５ａと基板１Ｓとの間に接合リーク電流が流れてしまう場合がある。特に、低不純物濃度のｐ−型の半導体領域１３ｂ，１５ａ、ｎ−型の半導体領域１４ｂ，１６ａおよびｎ−型の半導体領域１２ａを、上記した動作電圧が１．５Ｖの低耐圧のＭＩＳ・ＦＥＴのソース、ドレイン用の半導体領域（特に低不純物濃度の半導体領域）と同時に（同じ導入濃度で）形成した場合に、上記接合リークが発生する可能性が高くなる。
【０１４６】
そこで、本実施の形態２においては、シリサイド層５ａがキャップ絶縁膜３ａによって低不純物濃度のｐ−型の半導体領域１３ｂ，１５ａおよびｎ−型の半導体領域１２ａから離れるように形成することにより、上記接合リークの発生を抑制または防止することができる。
【０１４７】
なお、上記シリサイド層５ａは、キャップ絶縁膜３ａをパターニングした後に形成されるので、浮遊ゲート電極ＦＧの上面には形成されていない。
【０１４８】
（実施の形態３）
本実施の形態３においては、前記キャップ絶縁膜３ａの変形例を図３６および図３７により説明する。
【０１４９】
図３６は本実施の形態３の半導体装置におけるフラッシュメモリのメモリセルＭＣの一例であって図１１のＹ２−Ｙ２線の断面図、図３７は本実施の形態３の半導体装置の主回路領域の要部断面図である。なお、フラッシュメモリのメモリセルＭＣの平面図は前記した図１１と同じである。
【０１５０】
本実施の形態３においては、フラッシュメモリのメモリセルアレイＭＲに、上記したキャップ絶縁膜３ａに代えてキャップ絶縁膜３ｂが形成されている。このキャップ絶縁膜３ｂは、上記キャップ絶縁膜３ａと同様に酸化シリコン膜によって形成されている。ただし、キャップ絶縁膜３ｂは、浮遊ゲート電極ＦＧ（容量電極ＦＧＣ１，ＦＧＣ２、ゲート電極ＦＧＲ等）の上面および選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳの上面のみを覆うように形成されている。
【０１５１】
キャップ絶縁膜３ｂは、絶縁膜２ａを堆積する前に形成されている。これにより、メモリセルアレイＭＲの絶縁膜２ａを除去する際に、浮遊ゲート電極ＦＧの上面および選択ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳの上面をキャップ絶縁膜３ｂにより保護することができるので、半導体装置の歩留りおよび信頼性を向上させることができる。
【０１５２】
（実施の形態４）
図３８は本実施の形態４の半導体装置のフラッシュメモリのメモリセルアレイＭＲの要部平面図を示している。本実施の形態４の半導体装置の断面構成は前記実施の形態１〜３で示したものと同じなので図示および説明を省略する。絶縁膜２ａおよびキャップ絶縁膜３ａ，３ｂの配置構成も前記実施の形態１〜３で説明したのと同じなので説明を省略する。
【０１５３】
本実施の形態４においては、半導体チップを構成する基板１Ｓの主面（第１主面）のフラッシュメモリのメモリセルアレイＭＲに、例えば８×２ビット構成の複数の上記メモリセルＭＣがアレイ状（行列状）に規則的に並んで配置されている。
【０１５４】
ｐ型のウエルＨＰＷ１〜ＨＰＷ３は、第２方向Ｘに延びて形成されている。ｐ型のウエルＨＰＷ１には、複数のビット分の容量部Ｃが配置されている。また、ｐ型のウエルＨＰＷ２には、複数のビット分のデータ書き込み・消去用の容量部ＣＷＥが配置されている。また、ｐ型のウエルＨＰＷ３には、複数のビット分のデータ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択ＭＩＳ・ＦＥＴＱＳが配置されている。
【０１５５】
このようなアレイ構成にすることにより、フラッシュメモリの占有領域を縮小することができるので、半導体チップのサイズ増大を招くことなく、半導体装置の付加価値を向上させることができる。
【０１５６】
（実施の形態５）
図３９は本実施の形態５の半導体装置におけるフラッシュメモリの平面図である。
【０１５７】
本実施の形態５においては、前述の実施の形態４のメモリセルアレイＭＲの基板１Ｓの空き領域にダミーゲート電極ＤＧが配置されている。このダミーゲートＤＧ電極は、層間絶縁膜２ｂの平坦性やパターンの繰り返し配置を考慮したもので、他の部分とは特に電気的に接続されることのないパターンである。
【０１５８】
このようなダミーゲート電極ＤＧを設けることにより、層間絶縁膜２ｂの平坦性を向上させることができる。このため、例えば層間絶縁膜２ｂ上に形成される配線や層間絶縁膜２ｂに形成されるコンタクトホールＣＴの加工精度を向上させることができる。
【０１５９】
ダミーゲート電極ＤＧの構成は、上記浮遊ゲート電極ＦＧの構成と同じであり、同工程で形成されている。これにより、特に製造工程の追加無しに、メモリセルアレイＭＲ内にダミーゲート電極ＤＧを配置することができる。
【０１６０】
また、本実施の形態５では、前述の実施の形態４のメモリセルアレイＭＲを例に説明したが、前述の実施の形態１〜３のメモリセルＭＣに適用した場合も、同様の効果を得ることができる。
【０１６１】
（実施の形態６）
図４０は本実施の形態６の半導体装置におけるフラッシュメモリの平面図である。
【０１６２】
本実施の形態６においては、前述の実施の形態４のメモリセルアレイＭＲの基板１Ｓの空き領域にダミー活性領域ＤＬが配置されている。このダミー活性領域ＤＬは、分離部ＴＩの平坦性を考慮したもので、半導体素子が形成されない領域である。
【０１６３】
このようなダミー活性領域ＤＬを設けることにより、分離部ＴＩの上面の平坦性を向上させることができる。このため、例えば分離部ＴＩ上に形成される層間絶縁膜２ｂや配線の平坦性を向上させることができる。
【０１６４】
ダミー活性領域ＤＬの構成は、上記活性領域Ｌと同じである。また、ダミー活性領域ＤＬは、活性領域Ｌと同時に形成される。これにより、ダミー活性領域ＤＬを設けたからといって半導体装置の製造工程が増大することもない。
【０１６５】
なお、ここでは、平面正方形状の複数のダミー活性領域ＤＬが配置されている場合が例示されているが、これに限定されるものではなく、例えばダミー活性領域ＤＬの平面形状を長方形状や帯状にしても良い。
【０１６６】
また、本実施の形態６では、前述の実施の形態４のメモリセルアレイＭＲを例に説明したが、前述の実施の形態１〜３のメモリセルＭＣに適用した場合も、同様の効果を得ることができる。
【０１６７】
また、本実施の形態のダミー活性領域ＤＬと、前述の実施の形態５のダミーゲート電極ＤＧとを組み合わせて適用することもできる。この場合、層間絶縁膜２ｂの平坦性を更に向上させることが可能となる。
【０１６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１６９】
前記実施の形態では、１ビットを２つのメモリセルＭＣで構成（１ビット／２セル構成）した場合について説明したが、これに限定されるものではなく、１ビットを１つのメモリセルＭＣで構成（１ビット／１セル構成）しても良い。前記実施の形態のように、１ビットを２つのメモリセルＭＣで構成した場合は、一方のメモリセルＭＣに不具合が発生し、データを保持できなくなった場合でも、他方のメモリセルＭＣによって補償されるため、データ保持の信頼性を更に向上させることができる。また、１ビットを１つのメモリセルＭＣで構成した場合は、１ビットを２つのメモリセルＭＣで構成した場合に比べて、１ビット当たりのメモリセルの占有面積を減らすことができるので、半導体装置の微細化を促進することができる。
【０１７０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばマイクロマシンの製造方法にも適用できる。この場合、マイクロマシンが形成された基板に上記フラッシュメモリを形成することでマイクロマシンの簡単な情報を記憶することができる。
【産業上の利用可能性】
【０１７１】
本発明は、不揮発性メモリを有する半導体装置の製造業に適用できる。
【図面の簡単な説明】
【０１７２】
【図１】本発明者が検討した不揮発性メモリを有する半導体装置の要部断面図である。
【図２】本発明者が検討した不揮発性メモリを有する半導体装置の別の構成の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の要部断面図である。
【図４】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５】図１〜図４の半導体装置の不揮発性メモリのデータ保持特性を比較して示したグラフ図である。
【図６】本発明の一実施の形態である半導体装置における不揮発性メモリの要部回路図である。
【図７】図６の不揮発性メモリのデータ書き込み動作時における各部への印加電圧を示す回路図である。
【図８】図６の不揮発性メモリのデータ一括消去動作時における各部への印加電圧を示す回路図である。
【図９】図６の不揮発性メモリのデータ・ビット単位消去動作時における各部への印加電圧を示す回路図である。
【図１０】図６の不揮発性メモリのデータ読み出し動作時における各部への印加電圧を示す回路図である。
【図１１】本発明の一実施の形態である半導体装置における不揮発性メモリの１ビット分のメモリセルの平面図である。
【図１２】図１１のＹ２−Ｙ２線の断面図である。
【図１３】本発明の一実施の形態である半導体装置における主回路領域の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置における不揮発性メモリのデータ書き込み動作時のメモリセルでの各部への印加電圧の一例を示す図１１のＹ２−Ｙ２線の断面図である。
【図１５】本発明の一実施の形態である半導体装置の不揮発性メモリのデータ消去動作時における各部への印加電圧を示す図１１のＹ２−Ｙ２線の断面図である。
【図１６】本発明の一実施の形態である半導体装置の不揮発性メモリのデータ読み出し動作時における各部への印加電圧を示す図１１のＹ２−Ｙ２線の断面図である。
【図１７】本発明の他の実施の形態である半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。
【図１８】図１７と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図１９】図１７および図１８に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。
【図２０】図１９と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図２１】図１９および図２０に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。
【図２２】図２１と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図２３】図２１および図２２に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。
【図２４】図２３と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図２５】図２３および図２４に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。
【図２６】図２５と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図２７】図２５および図２６に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。
【図２８】図２７と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図２９】図２７および図２８に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。
【図３０】図２９と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図３１】図２９および図３０に続く半導体装置の製造工程中の主回路形成領域の半導体基板の要部断面図である。
【図３２】図３１と同一工程時の不揮発性メモリ領域の半導体基板の要部断面図である。
【図３３】本発明の他の実施の形態（実施の形態２）の半導体装置における不揮発性メモリのメモリセルの一例の平面図である。
【図３４】図３３のＹ３−Ｙ３線の断面図である。
【図３５】本発明の他の実施の形態（実施の形態２）の半導体装置の主回路領域の要部断面図である。
【図３６】本発明の他の実施の形態（実施の形態３）の半導体装置における不揮発性メモリのメモリセルの一例であって図１１のＹ２−Ｙ２線の断面図である。
【図３７】本発明の他の実施の形態（実施の形態３）の半導体装置の主回路領域の要部断面図である。
【図３８】本発明の他の実施の形態（実施の形態４）の半導体装置の不揮発性メモリ領域の要部平面図である。
【図３９】本発明の他の実施の形態（実施の形態５）の半導体装置における不揮発性メモリ領域の平面図である。
【図４０】本発明の他の実施の形態（実施の形態６）の半導体装置における不揮発性メモリ領域の平面図である。
【符号の説明】
【０１７３】
１Ｓ  半導体基板
２ａ  絶縁膜
２ｂ  層間絶縁膜
３ａ  キャップ絶縁膜
３ｂ  キャップ絶縁膜
５ａ  シリサイド層
６ａ  ｐ＋型の半導体領域
７ａ〜７ｋ  導体部
８ａ  ｎ＋型の半導体領域
１０ａ  ゲート絶縁膜
１０ｂ  ゲート絶縁膜（第２絶縁膜）
１０ｃ  容量絶縁膜（第３絶縁膜）
１０ｄ  容量絶縁膜（第１絶縁膜）
１０ｅ，１０ｆ，１０ｇ  ゲート絶縁膜
１２  ｎ型の半導体領域
１２ａ  ｎ−型の半導体領域
１２ｂ  ｎ＋型の半導体領域
１３  ｐ型の半導体領域
１３ａ  ｐ＋型の半導体領域
１３ｂ  ｐ−型の半導体領域
１４  ｎ型の半導体領域
１４ａ  ｎ＋型の半導体領域
１４ｂ  ｎ−型の半導体領域
１５  ｐ型の半導体領域
１５ａ  ｐ−型の半導体領域
１５ｂ  ｐ＋型の半導体領域
１６  ｎ型の半導体領域
１６ａ  ｎ−型の半導体領域
１６ｂ  ｎ＋型の半導体領域
２０  導体膜
２１  ｐ型の半導体領域
２１ａ  ｐ−型の半導体領域
２１ｂ  ｐ＋型の半導体領域
２２  ｎ型の半導体領域
２２ａ  ｎ−型の半導体領域
２２ｂ  ｎ＋型の半導体領域
２３  ｐ型の半導体領域
２３ａ  ｐ−型の半導体領域
２３ｂ  ｐ＋型の半導体領域
２４  ｎ型の半導体領域
２４ａ  ｎ−型の半導体領域
２４ｂ  ｎ＋型の半導体領域
ＴＩ  分離部
ＤＮＷ  ｎ型の埋込ウエル（第１ウエル）
ＨＰＷ１  ｐ型のウエル（第４ウエル）
ＨＰＷ２  ｐ型のウエル（第２ウエル）
ＨＰＷ３  ｐ型のウエル（第３ウエル）
ＨＮＷ  ｎ型のウエル
ＣＴ  コンタクトホール
Ｌ，Ｌ１〜Ｌ５  活性領域
ＱＲ  データ読み出し用のＭＩＳ・ＦＥＴ
ＦＧＲ  ゲート電極（第２電極）
Ｃ  容量部
ＣＧＷ  制御ゲート電極
ＦＧＣ１  容量電極（第１電極）
ＦＧＣ２  容量電極（第３電極）
ＭＲ  メモリセルアレイ（第１回路領域）
ＰＲ  周辺回路領域
ＷＢＬ，ＷＢＬ０，ＷＢＬ１  データ書き込み・消去用のビット線
ＲＢＬ，ＲＢＬ０，ＲＢＬ１  データ読み出し用のビット線
ＣＧ，ＣＧ０，ＣＧ１  制御ゲート配線
ＳＬ  ソース線
ＧＳ  選択線
ＭＣ  メモリセル
ＣＷＥ  データ書き込み・消去用の容量部
ＱＳ  選択ＭＩＳ・ＦＥＴ
ＦＧＳ  ゲート電極
ＤＰＷ  ｐ型の埋込ウエル
ＰＶ  ｐ型の半導体領域
ＮＶ  ｎ型の半導体領域
ＰＷ  ｐ型のウエル
ＮＷ  ｎ型のウエル
ＦＧＨ  ゲート電極
ＦＧＬ  ゲート電極
ＱＰＨ  ｐチャネル型のＭＩＳ・ＦＥＴ
ＱＰＬ  ｐチャネル型のＭＩＳ・ＦＥＴ
ＱＮＨ  ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＮＬ  ｎチャネル型のＭＩＳ・ＦＥＴ
ＳＷ  サイドウォール
ＦＧ  浮遊ゲート電極
ＭＳ  半導体領域
ＭＳ１  低不純物濃度の半導体領域
ＭＳ２  高不純物濃度の半導体領域
Ｎ  主回路領域（第２回路領域）
Ｇ  ゲート電極
ＮＳ  半導体領域
ＮＳ１  低不純物濃度の半導体領域
ＮＳ２  高不純物濃度の半導体領域
Ｑ  ＭＩＳ・ＦＥＴ
ＰＬＧ  プラグ
ＲＰ  レジストパターン
ＤＧ  ダミーゲート電極
ＤＬ  ダミー活性領域
【図１】
2008218625.tif 000003
【図２】
2008218625.tif 000004
【図３】
2008218625.tif 000005
【図４】
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【図５】
2008218625.tif 000007
【図６】
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【図７】
2008218625.tif 000009
【図８】
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【図９】
2008218625.tif 000011
【図１０】
2008218625.tif 000012
【図１１】
2008218625.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2008218625.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2008218625.tif 000039
【図３８】
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【図３９】
2008218625.tif 000041
【図４０】
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