(57)【要約】【課題】電源電圧の変動や電源再投入時に、誤動作を生じないパワーオンリセット回路を提供する。【解決手段】電源投入時、リセット信号ＰＯＲは“Ｌ”であるので、ノードＮ１の電圧Ｖ１は、抵抗１１とキャパシタ１３による積分回路で遅延して上昇する。これにより、リセット信号ＰＯＲは遅延して“Ｈ”となり、この間にＬＳＩ内部の論理回路が初期状態に設定される。リセット信号ＰＯＲが“Ｈ”になると、ＰＭＯＳ１２，１８によってノードＮ１とインバータ１７は電源ＶＤＤから切り離される。一方、キャパシタ１３はＮＭＯＳ１６によって放電され、ノードＮ２はＮＭＯＳ１９で接地電位ＧＮＤに保持される。従って、電源電圧ＶＤＤが変動してもリセット信号ＰＯＲが“Ｌ”になることはない。また、電源が一旦遮断したときには、再投入によって確実にリセット信号ＰＯＲが出力される。【選択図】図１
2008054091.tif 000002
【特許請求の範囲】
【請求項１】
電源と第１ノードの間に接続された抵抗素子と、前記第１ノードと接地電位の間に接続された容量素子と、前記第１ノードの電圧を反転させて第２ノードに出力する第１のインバータと、前記第２ノードの電圧を反転して電源投入時のリセット信号を出力する第２のインバータとを備えたパワーオンリセット回路において、
前記抵抗素子と前記第１ノードとの間に直列に接続され、前記リセット信号でリセット状態が指示されているときにオン状態となり、リセット状態が指示されていないときにはオフ状態となる第１のトランジスタと、
前記電源と前記第１のインバータの間に接続され、前記リセット信号でリセット状態が指示されているときに該第１のインバータに電源を供給し、リセット状態が指示されていないときには該第１のインバータへの電源供給を停止する第２のトランジスタと、
前記第１ノードと接地電位の間に接続され、前記リセット信号でリセット状態が指示されているときにオフ状態となり、リセット状態が指示されていないときにはオン状態となる第３のトランジスタと、
前記第２ノードと接地電位の間に接続され、前記リセット信号でリセット状態が指示されているときにオフ状態となり、リセット状態が指示されていないときにはオン状態となる第４のトランジスタとを、
設けたことを特徴とするパワーオンリセット回路。
【請求項２】
前記第1ノードと電源の間に直列に接続され、それぞれ前記第２のインバータの入力側と出力側の信号で導通状態が制御される第５及び第６のトランジスタを設けたことを特徴とする請求項１記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（Large  Scale  Integration）内部に搭載されて電源投入時にリセット信号を発生するパワーオンリセット回路に関するものである。
【背景技術】
【０００２】
図２は、従来のパワーオンリセット回路の構成図である。
このパワーオンリセット回路は、電源ＶＤＤとノードＮ１の間に接続された抵抗１と、このノードＮ１と接地電位ＧＮＤの間に接続されたキャパシタ２を有している。ノードＮ１には、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３のドレインとインバータ４が接続されている。ＰＭＯＳ３は、ノードＮ１の電圧Ｖ１を保持することによって電源投入時の誤動作を防止するためのもので、電流供給能力の小さいものが使用され、そのソースは電源ＶＤＤに接続されている。また、インバータ４は、ＰＭＯＳ４ｐとＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４ｎを組み合わせたＣＭＯＳインバータである。
【０００３】
インバータ４の出力側はノードＮ２に接続され、このノードＮ２にＰＭＯＳ３のゲートとインバータ５が接続されている。そして、インバータ５の出力側から、リセット信号ＰＯＲが出力されるようになっている。
【０００４】
なお、このパワーオンリセット回路は、ＬＳＩ内部に搭載されるもので、ＬＳＩ内部の他の論理回路と同じ電源ＶＤＤが供給され、このパワーオンリセット回路から出力されるリセット信号ＰＯＲは、電源投入時にこのＬＳＩ内部の他の論理回路を初期状態に設定するために使用されるようになっている。
【０００５】
図３は、図２の動作を示す信号波形図である。
図３の時刻ｔ１に電源ＶＤＤが投入されると、ノードＮ１の電圧Ｖ１は、抵抗１とキャパシタ２で構成される積分回路により、電源ＶＤＤの立ち上がりに比べて緩やかに立ち上がる。一方、インバータ４には、同じ電源ＶＤＤが供給されるので、このインバータ４の閾値電圧ＶＴは、図中の破線で示すように、電源ＶＤＤに比例して上昇する。
【０００６】
電源投入直後は、ノードＮ１の電圧Ｖ１が閾値電圧ＶＴよりも低いので、インバータ４の出力はレベル“Ｈ”となり、ノードＮ２の電圧Ｖ２は電源ＶＤＤとほぼ等しくなる。
【０００７】
時刻ｔ２において、電源ＶＤＤの電圧が所定レベルに達するが、ノードＮ１の電圧上昇は遅いので、インバータ４の出力は“Ｈ”のままである。
【０００８】
時刻ｔ３において、ノードＮ１の電圧Ｖ１が閾値電圧ＶＴを超えると、インバータ４の出力はレベル“Ｌ”となり、ノードＮ２の電圧Ｖ２はほぼ接地電位ＧＮＤまで低下する。これにより、ＰＭＯＳ３はオンとなり、ノードＮ１の電圧Ｖ１を更に電源ＶＤＤの電圧まで引き上げる。また、インバータ５から出力されるリセット信号ＰＯＲは、“Ｌ”から“Ｈ”に変化する。
【０００９】
このように、リセット信号ＰＯＲは、電源投入から所定の時間が経過した時刻ｔ３に“Ｌ”から“Ｈ”に変化する。従って、電源ＶＤＤの電圧が所定レベルに達した時刻ｔ２から時刻ｔ３までの間に、“Ｌ”のリセット信号ＰＯＲによって、ＬＳＩ内部の論理回路が完全に初期状態に設定され、時刻ｔ３にリセット信号ＰＯＲが“Ｈ”に変化した時点で、正常な動作が開始される。
【００１０】
【特許文献１】特開平９−２４６９３４号公報
【特許文献２】特開２００１−３４５６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記パワーオンリセット回路は、次のような課題があった。
（１）  正常な動作が行われているときに、図３の時刻ｔ４に示すように電源ＶＤＤの電圧が低下すると、ノードＮ１の電圧Ｖ１は遅れて低下するので、ノードＮ２の電圧Ｖ２はほぼ接地電位ＧＮＤで変化しない。従って、リセット信号ＰＯＲは“Ｈ”となっている。しかし、時刻ｔ５に示すように電源ＶＤＤが急激に上昇すると、ノードＮ１の電圧Ｖ１は遅れて上昇するので、この電圧Ｖ１がインバータ４の閾値電圧ＶＴよりも低くなり、インバータ４の出力が“Ｈ”となりリセット信号ＰＯＲが“Ｌ”となってしまう。このため、電源ＶＤＤの電圧が一旦低下して元に戻ったような場合に、ＬＳＩ内部の回路がリセットされ、誤動作が発生するおそれがある。
（２）  図３の時刻ｔ６に示すように電源ＶＤＤを遮断したあと再投入する場合、電源遮断時間が短いとノードＮ１が接地電位ＧＮＤまで低下しないうちに、このノードＮ１の電圧Ｖ１が上昇を開始する。このため、ノードＮ１の電圧Ｖ１がインバータ４の閾値電圧ＶＴを下回ることなく、電源投入状態となってしまう。このため、電源を再投入した時にリセット信号ＰＯＲが出力されず、リセット動作が行われないまま動作が再開され、誤動作が発生するおそれがある。
【００１２】
本発明は、電源電圧の変動時や電源再投入時に、誤動作を生じないパワーオンリセット回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明は、電源と第１ノードの間に接続された抵抗素子と、前記第１ノードと接地電位の間に接続された容量素子と、前記第１ノードの電圧を反転させて第２ノードに出力する第１のインバータと、前記第２ノードの電圧を反転して電源投入時のリセット信号を出力する第２のインバータとを備えたパワーオンリセット回路において、前記抵抗素子と前記第１ノードとの間に直列に接続され、前記リセット信号でリセット状態が指示されているときにオン状態となり、リセット状態が指示されていないときにはオフ状態となる第１のトランジスタと、前記電源と前記第１のインバータの間に接続され、前記リセット信号でリセット状態が指示されているときに該第１のインバータに電源を供給し、リセット状態が指示されていないときには該第１のインバータへの電源供給を停止する第２のトランジスタと、前記第１ノードと接地電位の間に接続され、前記リセット信号でリセット状態が指示されているときにオフ状態となり、リセット状態が指示されていないときにはオン状態となる第３のトランジスタと、前記第２ノードと接地電位の間に接続され、前記リセット信号でリセット状態が指示されているときにオフ状態となり、リセット状態が指示されていないときにはオン状態となる第４のトランジスタとを設けたことを特徴としている。
【発明の効果】
【００１４】
本発明では、電源投入時のリセット状態が解除されて通常動作が開始された時点で、第１及び第２のトランジスタで電源から抵抗素子と第１のインバータを切り離し、第３のトランジスタで第１ノードと接地電位の間を接続することにより容量素子の電荷を放電させ、第４のトランジスタで第２ノードと接地電位の間を接続することによりこの第２ノードのレベルを保持するようにしている。これにより、電源電圧の変動があってもリセット信号が誤って出力されることがなく、電源が一旦遮断したときには再投入によって確実にリセット信号が出力されるので、電源電圧の変動時や電源再投入時に誤動作が生じないという効果がある。
【発明を実施するための最良の形態】
【００１５】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１６】
図１は、本発明の実施例を示すパワーオンリセット回路の構成図である。
このパワーオンリセット回路は、図２のパワーオンリセット回路と同様に、ＬＳＩ内部に搭載されるもので、ＬＳＩ内部の論理回路と同じ電源ＶＤＤが供給され、電源投入時にこのパワーオンリセット回路から出力されるリセット信号ＰＯＲは、ＬＳＩ内部の論理回路を初期状態に設定するために使用されるようになっている。
【００１７】
このパワーオンリセット回路は、電源ＶＤＤとノードＮ１の間に直列接続された抵抗１１及びＰＭＯＳ１２と、このノードＮ１と接地電位ＧＮＤの間に接続されたキャパシタ１３を有している。ノードＮ１は、更に、直列接続されたＰＭＯＳ１４，１５を介して電源ＶＤＤに接続されると共に、ＮＭＯＳ１６を介して接地電位ＧＮＤに接続されている。
【００１８】
ノードＮ１には、ＰＭＯＳ１７ｐとＮＭＯＳ１７ｎで構成されるインバータ１７が接続され、このインバータ１７のＮＭＯＳ１７ｎのソースが接地電位ＧＮＤに接続され、ＰＭＯＳ１７ｐのソースはＰＭＯＳ１８を介して電源ＶＤＤに接続されている。インバータ１７の出力側はノードＮ２に接続され、このノードＮ２がＮＭＯＳ１９を介して接地電位ＧＮＤに接続されると共に、このノードＮ２の電圧Ｖ２がＰＭＯＳ１４のゲートに与えられるようになっている。
【００１９】
ノードＮ２には、更にインバータ２０が接続され、このインバータ２０の出力側がノードＮ３に接続され、このノードＮ３にＰＭＯＳ１２，１５，１８及びＮＭＯＳ１６，１９のゲートが接続されている。そして、ノードＮ３からリセット信号ＰＯＲが出力されるようになっている。
【００２０】
図４は、図１の動作を示す信号波形図である。以下、この図４を参照しつつ、図１のパワーオンリセット回路の動作を説明する。
【００２１】
図４の時刻ｔ１１に、キャパシタ１３が完全に放電された状態で電源ＶＤＤが投入される。最初は、ノードＮ２の電圧Ｖ２と、ノードＮ３のリセット信号ＰＯＲは“Ｌ”であるので、ＰＭＯＳ１２，１５，１８はオン状態、ＮＭＯＳ１６，１９はオフ状態となっている。
【００２２】
電源ＶＤＤの投入により、インバータ１７には、同じ電源ＶＤＤが供給されるので、このインバータ１７の閾値電圧ＶＴは、図中の破線で示すように、電源ＶＤＤに比例して上昇する。一方、ノードＮ１の電圧Ｖ１は、抵抗１１とキャパシタ１３で構成される積分回路により、電源ＶＤＤの立ち上がりに比べて緩やかに立ち上がる。
【００２３】
電源投入直後は、ノードＮ１の電圧Ｖ１が閾値電圧ＶＴよりも低いので、インバータ１７の出力は“Ｈ”となり、ノードＮ２の電圧Ｖ２は電源ＶＤＤとほぼ等しくなる。これにより、ＰＭＯＳ１４はオフ状態となる。また、ノードＮ３のリセット信号ＰＯＲは“Ｌ”である。
【００２４】
時刻ｔ１２において、電源ＶＤＤの電圧が所定レベルに達するが、ノードＮ１の電圧上昇は遅いので、インバータ１７の出力は“Ｈ”のままであり、ノードＮ３のリセット信号ＰＯＲも“Ｌ”のままである。
【００２５】
時刻ｔ１３において、ノードＮ１の電圧Ｖ１が閾値電圧ＶＴを超えると、インバータ１７の出力は“Ｌ”となり、ノードＮ２の電圧Ｖ２はほぼ接地電位ＧＮＤまで低下する。これにより、ＰＭＯＳ１４はオンとなり、ノードＮ１の電圧Ｖ１は更に上昇する。一方、インバータ２０から出力されるリセット信号ＰＯＲは、“Ｌ”から“Ｈ”に変化し、ＰＭＯＳ１２，１５，１８はオフ、ＮＭＯＳ１６，１９はオンとなる。従って、インバータ１７は電源ＶＤＤから切り離され、ノードＮ１，Ｎ２は接地電位ＧＮＤに固定され、リセット信号ＰＯＲはインバータ２０とＮＭＯＳ１９による保持回路で“Ｈ”に保持される。
【００２６】
このように、リセット信号ＰＯＲは、電源投入から時刻ｔ１３までは、リセット状態を指示する“Ｌ”となり、所定の時間が経過した時刻ｔ１３に“Ｌ”から“Ｈ”に変化してリセット状態が解除される。従って、電源ＶＤＤの電圧が所定レベルに達した時刻ｔ１２から時刻ｔ１３までの間に、ＬＳＩ内部の論理回路が完全に初期状態に設定され、リセット信号ＰＯＲが“Ｈ”に変化した時点で、正常な動作が開始される。
【００２７】
正常な動作が開始された後、時刻１４において、電源ＶＤＤの電圧が低下した場合、電源電圧の低下でインバータ２０が誤動作を起こさない限り、リセット信号ＰＯＲは“Ｈ”に保持される。また、時刻１５において、電源ＶＤＤの電圧が急上昇した場合も同様である。
【００２８】
更に、時刻ｔ１６に示すように電源ＶＤＤを遮断したあと再投入する場合、この電源ＶＤＤの電圧が接地電位ＧＮＤまで低下すると、リセット信号ＰＯＲは“Ｌ”となる。このとき、ノードＮ１の電圧Ｖ１は接地電位ＧＮＤであるので、キャパシタ１３は完全に放電された状態である。従って、電源ＶＤＤが再投入されると、時刻ｔ１１のときの動作と同様の動作が開始され、確実にリセット信号ＰＯＲが出力される。
【００２９】
以上のように、この実施例のパワーオンリセット回路は、電源投入時のリセットが完了して通常動作に移行したときに、リセット信号を使用して積分回路のキャパシタを放電させると共に、このリセット信号の状態を保持するためのＰＭＯＳ１２，１５，１８とＮＭＯＳ１６，１９を有している。これにより、電源電圧が変動しても誤ってリセットされることが無く、また、電源が再投入されたときには確実にリセット動作をさせることができるという利点がある。
【００３０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  抵抗１１とＰＭＯＳ１２の位置を入れ替えても良い。また、ＰＭＯＳ１８とＰＭＯＳ１７ｐの位置を入れ替えても良い。
（ｂ）  ＰＭＯＳ１４，１５の接続位置を入れ替えることが出来る。また、これらのＰＭＯＳ１４，１５は、削除することも出来る。
（ｃ）  抵抗１１やキャパシタ１３は、トランジスタを利用して抵抗素子や容量素子として構成することが出来る。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例を示すパワーオンリセット回路の構成図である。
【図２】従来のパワーオンリセット回路の構成図である。
【図３】図２の動作を示す信号波形図である。
【図４】図１の動作を示す信号波形図である。
【符号の説明】
【００３２】
１１    抵抗
１２，１４，１５，１８    ＰＭＯＳ
１３    キャパシタ
１６，１９    ＮＭＯＳ
１７，２０    インバータ
【図１】
2008054091.tif 000003
【図２】
2008054091.tif 000004
【図３】
2008054091.tif 000005
【図４】
2008054091.tif 000006