(57)【要約】【課題】トレンチゲート構造を有する縦型の半導体素子が形成された半導体装置の製造方法において、短時間にトレンチの形状や深さの異常を検出する。【解決手段】トレンチが異常形状になると、ドレイン−ソース間耐圧の電圧−電流波形が異常波形になることに着目し、半導体素子のドレイン−ソース間に逆方向電圧を印加してブレークダウンさせ、第１ブレークダウン電流Ｉ１と、第１ブレークダウン電流Ｉ１よりも大きな第２ブレークダウン電流Ｉ２を流したときの各耐圧とその耐圧差（差分耐圧、ＢＶ２）を求める。そして、その差分耐圧がトレンチの深さ規格に対応した耐圧範囲内であるか否かを判定することにより、トレンチの異常を検出する。【選択図】図４
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【特許請求の範囲】
【請求項１】
表面が第１導電型の半導体基板（１）と、前記第１導電型の半導体基板（１）の表面側に第２導電型領域（２）が形成され、かつ前記第２導電型領域（２）内の基板最表面に第１導電型領域（６）が形成され、かつ前記半導体基板（１）の深さ方向にトレンチ（３）が形成され、このトレンチ内にゲート絶縁膜（４）およびゲート電極（５）が形成されたトレンチゲート構造を有すると共に、前記半導体基板の表面側に形成された第１電極（８）と裏面側に形成された第２電極（９）との間に電流を流すように構成された半導体素子が備えられてなる半導体装置の検査方法であって、
前記トレンチの深さが異なる半導体素子を前記半導体基板に複数製造し、前記第１電極と前記第２電極との間に、前記第１導電型の半導体基板（１）と前記第２導電型領域（２）との間に逆方向電圧を印加して当該半導体素子をブレークダウンさせ、第１ブレークダウン電流（Ｉ１）を流したときの、前記トレンチの深さの基準値の最大値に対応する基準最小耐圧と前記トレンチの深さの基準値の最小値に対応する基準最大耐圧とをそれぞれ測定すると共に、前記基準最大耐圧と前記基準最小耐圧との差分を耐圧規格ＢＶ１として取得する第１検査工程と、
測定対象となる半導体素子が形成された半導体基板を用意し、当該半導体基板の第１電極と第２電極との間に、前記第１導電型の半導体基板（１）と前記第２導電型領域（２）との間に逆方向電圧を印加して当該半導体素子をブレークダウンさせ、前記第１ブレークダウン電流（Ｉ１）を流したときの耐圧を第１耐圧として測定する第２検査工程と、
前記半導体素子に対して、前記第１電極と前記第２電極との間に前記第１ブレークダウン電流（Ｉ１）よりも大きい第２ブレークダウン電流（Ｉ２）を流したときの耐圧を第２耐圧として測定する第３検査工程と、
前記第１耐圧と前記第２耐圧との差分を差分耐圧ＢＶ２として取得し、前記耐圧規格ＢＶ１と前記差分耐圧ＢＶ２とがＢＶ１≧ＢＶ２の条件を満たさない場合、前記測定対象となった半導体素子に形成されたトレンチに異常が発生しているとして、前記測定対象となった半導体素子を異常品として検出する第４検査工程と、を含んでいることを特徴とする半導体装置の検査方法。
【請求項２】
前記第１検査工程ないし前記第３検査工程における、前記第１ブレークダウン電流（Ｉ１）および前記第２ブレークダウン電流（Ｉ２）として、トレンチ深さ、形状が正常な半導体素子が、完全にブレークダウンした後に流れる電流値であり、かつ、前記第１電極と前記第２電極との間に流れるリーク電流値以上の電流を流すことを特徴とする請求項１に記載の半導体装置の検査方法。
【請求項３】
前記第２検査工程ないし前記第４検査工程は、ウェハ電気検査工程にて、出荷前の半導体素子全数に対して行われることを特徴とする請求項１または２に記載の半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造が形成された半導体素子のトレンチ異常を検出する半導体装置の検査方法に関する。
【背景技術】
【０００２】
従来より、トレンチゲート構造を有する縦型の半導体素子が形成された半導体チップのように、半導体装置においてトレンチ構造が形成されたものが知られている。このようなトレンチ構造において、トレンチに深さ異常や形状異常が含まれる場合がある。このような場合、半導体素子の動作やドレイン−ソース間耐圧が半導体チップ内で不均一になるためアバランシェ耐量が低下する場合や、チップ破壊につながる危険性がある場合など、デバイス特性に大きく影響するという問題がある。
【０００３】
そこで、トレンチ構造の異常を検出する手法が、例えば特許文献１、２で提案されている。具体的に、特許文献１では、半導体基板にトレンチを形成した後、このトレンチの凹凸形状を型取りし、型取りした型の突起の高さを光学顕微鏡で測定することで、トレンチ深さを計測する手法が提案されている。また、特許文献２では、トレンチが形成された半導体基板に対して半導体基板を透過する波長のレーザビームを照射し、トレンチ上部と底部で発生する散乱信号をそれぞれ検出することでトレンチ深さを計測する手法が提案されている。
【特許文献１】特開２００３−１２４２７９号公報
【特許文献２】特開平６−３４３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示される手法では、型の突起部の高さをそれぞれ計測することで、すべてのトレンチの異常を検出しなければならず、トレンチの評価が煩雑になり好ましくない。さらに、トレンチの深さを計測するためだけにトレンチを形成した半導体基板を用意しなければならず、実際の出荷製品そのものに対してトレンチの深さの測定を行うことができなかった。
【０００５】
また、特許文献２に示される手法では、光学的方法でトレンチの深さを測定する方法であるため、デバイスの微細化に対応できないという問題が生じる。さらに、上記と同様に、トレンチの異常を検出するため、すべてのトレンチの深さを計測しなければならない。
【０００６】
そして、特許文献１、２に示される手法では、トレンチの深さ異常を検出できたとしても、トレンチの形状異常を検出することができない。すなわち、例えばトレンチの深さは均一であっても、トレンチに形状異常が生じたもの等を検出することができず、半導体素子の耐圧が低下したものを良品であると判定してしまう可能性がある。
【０００７】
本発明は、上記点に鑑み、トレンチゲート構造を有する縦型の半導体素子が形成された半導体装置の検査方法において、短時間にトレンチの形状や深さの異常を検出することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者らは、トレンチゲート構造を有する縦型の半導体素子において、トレンチが異常形状になると、ドレイン−ソース間耐圧の電圧−電流波形が異常波形になることを見出した（後述する図４参照）。すなわち、特定の電流値における耐圧の差がトレンチ異常の半導体素子では、トレンチが正常のものと比べて大きい値になる。したがって、耐圧の差の値に基づいて正常品と異常品とを見分けることができると発明者らは考えた。
【０００９】
そこで、上記目的を達成するため、本発明は、まず、第１検査工程として、トレンチ（３）の深さが異なるトレンチゲート構造を有する半導体素子を半導体基板に複数製造し、当該複数の半導体素子の第１電極（８）と第２電極（９）と間にドレイン−ソース間逆方向電圧を印加して当該半導体素子をブレークダウンさせ、第１ブレークダウン電流（Ｉ１）を流したときの、トレンチの深さの基準値の最大値に対応する基準最小耐圧とトレンチの深さの基準値の最小値に対応する基準最大耐圧とをそれぞれ測定する。ここで、基準最大耐圧と基準最小耐圧との差分を耐圧規格ＢＶ１とする。ここで使用する、トレンチ（３）の深さが異なるトレンチゲート構造を有する半導体素子は実際に出荷するものではなく、実験的に作成したものである。
【００１０】
次に、第２検査工程として、測定対象となる半導体素子が形成された半導体基板を用意し、当該半導体基板の第１電極と第２電極との間に、ドレイン−ソース間逆方向電圧を印加して当該半導体素子をブレークダウンさせ、第１ブレークダウン電流（Ｉ１）を流したときの第１耐圧を測定する。
【００１１】
続いて、第３検査工程として、半導体素子に対して、第１電極と第２電極との間に、ドレイン−ソース間逆方向電圧を印加して当該半導体素子をブレークダウンさせ、第１ブレークダウン電流（Ｉ１）よりも大きい第２ブレークダウン電流（Ｉ２）を流したときの第２耐圧を測定する。
【００１２】
そして、第４検査工程では、第１耐圧と第２耐圧との差分を差分耐圧ＢＶ２として取得し、耐圧規格ＢＶ１と差分耐圧ＢＶ２とがＢＶ１≧ＢＶ２の条件を満たすか否かを判定する。この結果、耐圧規格ＢＶ１と差分耐圧ＢＶ２とがＢＶ１≧ＢＶ２の条件を満たさない場合、測定対象となった半導体素子に形成されたトレンチに異常が発生しているとして、測定対象となった半導体素子を異常品として検出する。
【００１３】
上記第２ないし第４検査工程は、実際に出荷するであろう半導体素子に対して行われる。
【００１４】
このようにすれば、半導体素子で取得された差分耐圧が、トレンチの深さを規定したときの耐圧規格内に含まれていない場合、半導体素子のトレンチに形状や深さ異常が生じているとして、その半導体素子を不良品であると検出することができる。このように、第１、第２ブレークダウン電流を流したときの耐圧の値を電気的に測定するだけで良いため、実際に出荷するであろう半導体素子を破壊することなく、かつ全数チップに対してトレンチの異常を検出することができる。
【００１５】
また、上記の方法は、半導体基板に形成された多数のトレンチそれぞれについて異常を検出する方法ではなく、特定の電流（第１、第２ブレークダウン電流）を流したときの電気的測定（耐圧測定）を行うだけであるので、短時間で半導体素子の良不良判定を行うことができる。
【００１６】
半導体素子に流す第１ブレークダウン電流および第２ブレークダウン電流は、トレンチ深さ、形状が正常な半導体素子が完全にブレークダウンした後に流れる電流値であり、かつ、第１電極と第２電極との間に流れるリーク電流値以上とすることが好ましい。具体的に、ウェハ電気検査装置の能力、スループットを考慮して例えば１μＡ以上であることが好ましい。
【００１７】
また、第２検査工程ないし第４検査工程を、ウェハ電気検査工程にて、出荷前の半導体素子全数に対して行うことで、出荷前にトレンチ異常の半導体素子を検出することができ、不良の出荷を防止することができる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１９】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下では、半導体素子としてトレンチゲート構造を有する縦型の半導体素子として、Ｎｃｈ型パワーＭＯＳトランジスタを例に説明する。
【００２０】
図１は、本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図を示したものである。図１に示される半導体チップ１００は、この半導体チップ１００が複数形成された半導体ウェハが例えばスクライブラインに沿ってダイシングされることで、個々の半導体チップ１００に分割されたものに相当する。また、図１に示されるように、半導体チップ１００は、Ｎ＋型基板１ａの主表面上にＮ−型ドリフト層１ｂを形成した半導体基板１を用いて形成されたものである。なお、Ｎ型（Ｎ＋型、Ｎ−型を含む）は本発明の第１導電型に相当する。
【００２１】
本実施形態では、半導体基板１に多数のＮｃｈ型ＭＯＳトランジスタが形成されている。図１に示されるように、Ｎ−型ドリフト層１ｂの表層部にチャネルＰ型ベース層２が形成されている。そして、チャネルＰ型ベース層２を貫通してＮ−型ドリフト層１ｂに達するようにトレンチ３が形成され、このトレンチ３の内壁表面にＳｉＯ２で構成されたゲート絶縁膜４とＰｏｌｙＳｉで構成されたゲート電極５とが順に形成され、これらトレンチ３、ゲート絶縁膜４、ゲート電極５からなるトレンチゲート構造が構成されている。さらに、Ｎ＋型ソース層６の一部とトレンチゲート構造とが絶縁膜７にて覆われている。なお、Ｐ型は本発明の第２導電型に相当する。
【００２２】
そして、ＭＯＳトランジスタの表面にソース電極８（本発明の第１電極に相当）が形成され、Ｎ＋型基板１ａの裏面に、当該裏面と接するようにドレイン電極９（本発明の第２電極に相当）が形成されている。このような構成により、チャネルＰ型ベース層２のうちトレンチ３の側面に位置する部分をチャネル領域とするトレンチゲート構造のＮｃｈ型のパワーＭＯＳトランジスタが構成される。
【００２３】
次に、上記半導体チップ１００を半導体プロセスにより形成した後、トレンチ３の異常を検出する方法について説明する。まず、トレンチ３の異常とは、例えば、図１に示される多数のトレンチ３の深さが規格を外れている場合や、トレンチ３の先端形状が尖っているもの等の形状が正常ではない場合を指す。本実施形態では、半導体チップ１００のドレイン−ソース間に電圧を印加し、電圧−電流波形を測定することにより、トレンチ３の異常を検出する。
【００２４】
まず、第１検査工程では、半導体チップ１００のトレンチ３の深さ規格を規定し、その深さ規格に応じたドレイン−ソース間耐圧（以下、ＤＳ耐圧という）を設定する。これは、ドレイン−ソース間耐圧のトレンチ３の深さ異常以外の要因を除去するためである。
【００２５】
このようなＤＳ耐圧を測定するため、本実施形態では、オートプローバおよびウェハ電気検査装置を用いる。オートプローバは、半導体チップ１００が多数形成された半導体ウェハの表面側のソース電極にプローブを接触させて、半導体チップ１００の表裏面に電圧を印加させるものである。
【００２６】
また、ウェハ電気検査装置は、オートプローバを用いて半導体チップ１００のドレイン−ソース間耐圧を測定する機能や、測定した耐圧値に基づいて半導体チップ１００の正常品と異常品との判定を行う機能を有している。このようなウェハ電気検査装置は、ＣＰＵやメモリ、ハードディスク等を備えたハードウェアや、上記機能を実現するソフトウェアを備えて構成されている。以下で説明する測定や判定は、このウェハ電気検査装置にてなされる。
【００２７】
図２は、半導体チップ１００において、ドレイン−ソース間の電圧−電流波形を計測するための回路形態の一例を示した図である。すなわち、トレンチ３の深さが異なる半導体チップ１００（半導体素子）を製造しておき、図２に示される回路を構成して、半導体チップ１００のドレイン−ソース間に逆方向電圧を印加して半導体チップ１００をブレークダウンさせ、ドレイン−ソース間の耐圧を計測する。
【００２８】
本実施形態では、第１ブレークダウン電流Ｉ１の値は例えば１０μＡである。この第１ブレークダウン電流Ｉ１の値は、トレンチ深さ、形状が正常な半導体チップ１００が完全にブレークダウンした後の電流値でかつ、ドレイン−ソース間耐圧の最大定格値におけるリーク電流値以上、かつ、ウェハ電気検査装置の能力、スループットを考慮して１μＡ以上であることが好ましい。
【００２９】
図３は、トレンチ３の深さとＤＳ耐圧との相関関係を示した図である。この図に示されるように、トレンチ３の深さの値が大きくなると、ＤＳ耐圧の値は小さくなる。そして、トレンチ３の深さの基準値（規格）の最大値に対応する基準最小耐圧とトレンチ３の深さの基準値（規格）の最小値に対応する基準最大耐圧とをそれぞれ測定する。本実施形態では、基準最大耐圧と基準最小耐圧との差分を耐圧規格と設定し、この耐圧規格をＢＶ１とする。
【００３０】
上記耐圧規格ＢＶ１は、トレンチ３が深さ規格内の場合のブレークダウンの均一性を示している。つまり、図３に示される深さ規格の幅において、耐圧規格ＢＶ１の幅でブレークダウンの不均一さが生じていると言える。
【００３１】
上記では、ドレイン−ソース間に流す電流を第１ブレークダウン電流Ｉ１に固定しているが、ドレイン−ソース間に印加する電圧を変化させたときのドレイン−ソース間の電圧−電流波形は、図４に示される波形として得られる。
【００３２】
図４は、半導体チップ１００の正常品と異常品とにおける各電圧−電流波形を示した図である。この図に示されるように、半導体チップ１００が正常品である場合、ドレイン−ソース間電圧（ＢＶＤＳＳ）が２９０Ｖに近づくと電流（ＩＤＳＳ）が急激に流れ始め、ブレークダウンが起こっている。
【００３３】
しかしながら、半導体チップ１００が異常品である場合、ドレイン−ソース間電圧が２７０Ｖに達する前にブレークダウンが起こっていることがわかる。すなわち、異常品が示す電圧−電流波形は、局所的にトレンチ３が深い異常箇所で先にブレークダウンが起こり、その後、半導体チップ１００の大部分を占める正常箇所でブレークダウンが起こることで、半導体チップ１００内でブレークダウンが不均一に起きていることを示している。
【００３４】
このように、半導体チップ１００が正常品のものと異常品のものとでは、ブレークダウンについて異なる挙動を示す。したがって、以下の検査工程において、このような挙動の違いを利用して正常品と異常品とを見分け、各半導体チップ１００のトレンチ３の異常を判定する。
【００３５】
第２検査工程では、半導体チップ１００が多数形成された半導体ウェハを用意し、半導体チップ１００のドレイン−ソース間に逆方向電圧を印加して半導体チップ１００をブレークダウンさせ、上記第１ブレークダウン電流Ｉ１を流したときのＤＳ耐圧を測定する。
【００３６】
第３検査工程では、半導体チップ１００のドレイン−ソース間に逆方向電圧を印加して半導体チップ１００をブレークダウンさせ、第１ブレークダウン電流Ｉ１よりも大きい第２ブレークダウン電流Ｉ２を流したときのＤＳ耐圧を測定する。ここで、第２ブレークダウン電流Ｉ２は、第１ブレークダウン電流Ｉ１よりも大きい値であって、図４に示されるように、正常なトレンチ３でブレークダウンが起こるときの電流値であることが好ましい。本実施形態では、第２ブレークダウン電流Ｉ２を２ｍＡとする。
【００３７】
第４検査工程では、各半導体チップ１００のトレンチ３の異常を判定する。具体的には、以下のように行う。まず、第２、第３検査工程で得られた第１、第２ブレークダウン電流Ｉ１、Ｉ２における各ＤＳ耐圧値の差分を差分耐圧ＢＶ２とする。
【００３８】
この差分耐圧ＢＶ２は、半導体チップ１００内でのブレークダウンの均一性を表しており、差分耐圧ＢＶ２の値が大きい場合、半導体チップ１００内でのブレークダウンがより不均一になっていることを示し、差分耐圧ＢＶ２の値が０に近い場合、半導体チップ１００内でのブレークダウンがより均一に起こっていることを示す。したがって、差分耐圧ＢＶ２の値は０に近いほど良いと言える。
【００３９】
次に、耐圧規格ＢＶ１と差分耐圧ＢＶ２とがＢＶ１≧ＢＶ２の条件を満たすか否かを判定する。すなわち、差分耐圧ＢＶ２の値が耐圧規格ＢＶ１の値以上となる場合、測定対象となった半導体チップ１００に規格を超えた深さのトレンチ３が形成されていることを意味している。このような場合、半導体チップ１００は異常品であると判定し、例えばインク等でマーキングしておく。
【００４０】
また、耐圧規格ＢＶ１と差分耐圧ＢＶ２とがＢＶ１≧ＢＶ２の条件を満たす場合、測定対象となった半導体チップ１００には規格を超えた深さのトレンチ３は形成されていないと判定することができ、上記条件を満たす半導体チップ１００は正常品であると判定する。
【００４１】
上記第２〜第４検査工程は、半導体ウェハに多数形成された半導体チップ１００のうちの１つについての判定手順を示したものであるので、半導体ウェハに形成されたすべての半導体チップ１００について第２〜第４検査工程における検査工程を繰り返せば良い。また、半導体素子のトレンチ３の規格が変更された場合は、再び第１検査工程を行うことで耐圧規格ＢＶ１を求め、上記第２〜第４検査工程を行えば良い。
【００４２】
以上のようにして、半導体チップ１００に形成されたトレンチ３の異常を判定することで、正常品または異常品を見分けることができる。この手法は、局所的なトレンチ３の深さ異常を通常のウェハ電気検査工程において短時間で行うことができ、かつ非破壊で半導体ウェハに形成されたすべての半導体チップ１００について検査することができる。
【００４３】
さらに、差分耐圧ＢＶ２を可能な限り小さく制限することで、高アバランシェ耐量の確保が可能になる。実際に、このアバランシェ耐量を測定した。図５は、アバランシェ耐量を計測するための回路形態の一例を示した図である。また、図６は、図５に示される回路において計測したＬ負荷耐量を、差分耐圧ＢＶ２に対してプロットした図である。
【００４４】
図６に示されるように、差分耐圧ＢＶ２の値が大きくなると半導体チップ１００内で不均一に電流が流れるため、Ｌ負荷耐量が低下する。特に、Ａグループでは、差分耐量ＢＶ２の増加に伴い、Ｌ負荷耐量が下がっているため、異常品として取り扱うこととなる。また、グループＢやグループＣは、Ｌ負荷耐量がＡグループの場合よりも高く、耐圧が確保されていることがわかる。このように、アバランシェ耐量を測定することにより、差分耐圧ＢＶ２は小さい値であるほど、確実に異常品を排除することができると言える。
【００４５】
以上説明したように、本実施形態では、測定対象となる半導体素子のドレイン−ソース間に逆方向電圧を印加して当該半導体素子をブレークダウンさせ、第１、第２ブレークダウン電流を流したときの各耐圧とその耐圧差（差分耐圧）を求め、その耐圧差がトレンチ３の深さ規格に対応した耐圧範囲内であるか否かを判定することにより、トレンチ３の異常を検出することが特徴となっている。
【００４６】
このようにすれば、半導体素子で取得された差分耐圧が、トレンチ３の深さを規定したときの耐圧規格内に含まれていない場合、半導体素子のトレンチ３に形状や深さ異常が生じているとして、その半導体素子を不良品であると検出することができる。
【００４７】
このように、第１、第２電流を流したときの耐圧の値を電気的に測定するだけで良いため、実際に出荷するであろう半導体チップ１００を破壊することなく、かつ全数チップに対してトレンチ３の異常を検出することができる。また、上記のように電気的測定を行うだけであるので、短時間で半導体素子の異常判定を行うことができる。
【００４８】
（他の実施形態）
上記実施形態では、耐圧規格ＢＶ１と差分耐圧ＢＶ２とを比較する際、比較条件をＢＶ１≧ＢＶ２としていたが、工程バラツキを考慮して、ＢＶ１≧ＢＶ２×１．３３とすることが望ましい。この１．３３という数値は、トレンチ３を形成した際にトレンチ深さに生じる分布を考慮した値であり、統計学から導かれる値である。比較条件をこのように設定することで、より厳しく異常品判定を行うことができる。
【００４９】
上記実施形態では、トレンチ３の深さ異常について説明したが、トレンチ形状が電界集中を引き起こすような歪形状でもドレイン−ソース間耐圧は影響を受けるため、上記の検査工程ではトレンチ形状異常を検出する場合にも適用可能である。
【００５０】
上記実施形態では、Ｎｃｈ型ＭＯＳトランジスタの場合について説明したが、Ｐｃｈ型ＭＯＳトランジスタやＩＧＢＴ等の他のトレンチゲート構造を有する縦型半導体素子のトレンチ異常を検出する場合にも適用することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係る半導体装置としての半導体チップの概略断面図である。
【図２】半導体チップにおいて、ドレイン−ソース間の電圧−電流波形を計測するための回路形態の一例を示した図である。
【図３】トレンチの深さとＤＳ耐圧との相関関係を示した図である。
【図４】半導体チップの正常品と異常品とにおける各電圧−電流波形を示した図である。
【図５】アバランシェ耐量を計測するための回路形態の一例を示した図である。
【図６】差分耐圧ＢＶ２とＬ負荷耐量との相関関係を示した図である。
【符号の説明】
【００５２】
１…半導体基板、３…トレンチ、４…ゲート絶縁膜、５…ゲート電極、８…第１電極としてのソース電極、９…第２電極としてのドレイン電極、Ｉ１…第１ブレークダウン電流、Ｉ２…第２ブレークダウン電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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