(57)【要約】【課題】コストが低く、縦方向耐圧が高い窒化物半導体素子を提供する。【解決手段】窒化物半導体素子１において、支持基板としてＳＯＩ基板２を設け、このＳＯＩ基板２上にバッファー層としてＡｌＮ層３を形成し、その上にチャネル層としてＧａＮ層４を形成し、その上にバリア層としてＡｌＧａＮ層５を形成し、その上にソース電極６、ドレイン電極７及びゲート電極８を設ける。ＳＯＩ基板２は、導電性Ｓｉ基板２１、ＳｉＯ２層２２及びＳｉ層２３により構成されており、その厚さ方向について絶縁性である。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｓｉを含む基板と、
前記基板上に設けられ、窒化物半導体材料からなるチャネル層と、
前記チャネル層上に設けられ、窒化物半導体材料からなるバリア層と、
前記バリア層に接続された第１及び第２の主電極と、
前記バリア層上における前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
を備え、
前記基板における少なくとも一部の層の抵抗率は１ｋΩ／ｃｍ以上であることを特徴とする窒化物半導体素子。
【請求項２】
前記基板は、その抵抗率が１ｋΩ／ｃｍ以上の単一の材料により形成されていることを特徴とする請求項１記載の窒化物半導体素子。
【請求項３】
前記基板は、
導電性Ｓｉ基板と、
前記導電性Ｓｉ基板上に設けられた絶縁層と、
前記絶縁層上に設けられたＳｉ層と、
を有することを特徴とする請求項１記載の窒化物半導体素子。
【請求項４】
前記Ｓｉ層は、そのドーピング濃度が１×１０１１ｃｍ−２未満であるｎ型Ｓｉ層、又は、そのドーピング濃度が１×１０１１ｃｍ−２乃至１×１０１３ｃｍ−２であるｐ型Ｓｉ層であることを特徴とする請求項３記載の窒化物半導体素子。
【請求項５】
前記チャネル層及び前記バリア層に埋設され、前記絶縁層に接する素子分離膜をさらに備えたことを特徴とする請求項３または４に記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子に関し、特に、支持基板としてＳｉ基板を備えた窒化物半導体素子に関する。
【背景技術】
【０００２】
スイッチング電源及びインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が使用されている。このパワー半導体素子には、耐圧が高く、オン抵抗が低いことが求められるが、耐圧とオン抵抗との間にはトレードオフの関係があり、その性能の限界は素子の材料特性によって決定される。このため、ワイドバンドギャップ半導体、例えば、ＧａＮ（ガリウム窒化物）若しくはＡｌＧａＮ（アルミニウム・ガリウム窒化物）などの窒化物半導体、又はＳｉＣ（炭化珪素）などの炭化物半導体をパワー半導体素子の材料として用いることにより、材料で決まるトレードオフ関係を改善でき、低オン抵抗及び高耐圧を両立させたパワー半導体素子を実現することができる（例えば、特許文献１参照。）。
【０００３】
しかし、その一方で、このようなワイドバンドギャップ半導体材料を使用したパワー半導体素子には、支持基板として高価なＳｉＣ基板が用いられることが多いため、素子のコストが高くなる傾向がある。このため、より低コストで且つウェーハの大口径化が可能なＳｉ（シリコン）基板を支持基板として使用し、このＳｉ基板上に窒化物半導体層を結晶成長させることが試みられている。例えば、支持基板としてのＳｉ基板上にバッファー層としてのＡｌＮ層をエピタキシャル成長させ、このＡｌＮ層上にチャネル層としてのＧａＮ層をエピタキシャル成長させ、このＧａＮ層上にバリア層としてのＡｌＧａＮ層を形成し、その上にソース電極、ドレイン電極、ゲート電極を形成することにより、横型ＨＦＥＴ（Heterostructure Field-Effect Transistor：ヘテロ構造電界効果型トランジスタ）などの半導体素子を作製することが検討されている。
【０００４】
このような半導体素子においては、素子の裏面側に配置された支持基板と、素子の表面側に配置されたドレイン電極との間に、高電圧が印加される場合がある。このため、素子の積層方向の電圧に対する耐圧、いわゆる縦方向耐圧を確保する必要がある。そこで、一般には、バッファー層及びチャネル層の合計の膜厚を厚くすることで、縦方向耐圧の向上を図っている。
【０００５】
しかしながら、この場合、基板とその上に成長させる結晶成長層（バッファー層及びチャネル層）とは材料が異なるため、結晶成長層はヘテロエピタキシャル成長することになる。このため、基板と結晶成長層との格子定数の違いから、基板上に欠陥なく成膜することができる結晶成長層の膜厚には限界がある。また、欠陥のない結晶成長層を形成できたとしても、格子定数及び熱膨張係数の違いから、基板として使用するＳｉウェーハに反りが発生し、プロセス上の問題を引き起こす。このため、バッファー層及びチャネル層を、十分な縦方向耐圧を確保できるだけの膜厚にすることは困難である。
【０００６】
【特許文献１】特開２００２−０５７１５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、コストが低く、縦方向耐圧が高い窒化物半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、Ｓｉを含む基板と、前記基板上に設けられ、窒化物半導体材料からなるチャネル層と、前記チャネル層上に設けられ、窒化物半導体材料からなるバリア層と、前記バリア層に接続された第１及び第２の主電極と、前記バリア層上における前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、を備え、前記基板における少なくとも一部の層の抵抗率は１ｋΩ／ｃｍ以上であることを特徴とする窒化物半導体素子が提供される。
【発明の効果】
【０００９】
本発明によれば、コストが低く、縦方向耐圧が高い窒化物半導体素子を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。なお、各図面中の同一部分には同一の符号を付している。
【００１１】
（第１の実施形態）  
図１は、本発明の第１の実施形態に係る窒化物半導体素子を例示する断面図である。  
本実施形態に係る窒化物半導体素子は、例えば、横型のＧａＮ−ＨＦＥＴである。
【００１２】
図１に示すように、本実施形態に係る窒化物半導体素子１においては、支持基板としてＳＯＩ（Silicon On Insulator）基板２が設けられている。ＳＯＩ基板２においては、導電性Ｓｉ基板２１が設けられており、この導電性Ｓｉ基板２１上にＳｉＯ２層２２が設けられており、ＳｉＯ２層２２上にＳｉ層２３が設けられている。導電性Ｓｉ基板２１は、ｎ型又はｐ型の導電性Ｓｉにより形成されており、その抵抗率は例えば１Ωｃｍ未満である。ＳｉＯ２層２２は絶縁層であり、その抵抗率は１ｋΩ／ｃｍ以上であり、その厚さは例えば１μｍ（ミクロン）である。また、Ｓｉ層２３の厚さは例えば０．１μｍ以下である。ＳＯＩ基板２にはＳｉＯ２層２２が設けられているため、ＳＯＩ基板２はその厚さ方向については絶縁性であり、その表面に平行な方向については導電性である。
【００１３】
ＳＯＩ基板２上には、バッファー層としてのＡｌＮ層３が設けられている。なお、バッファー層はＡｌＮ層には限定されず、例えば、ＡｌＧａＮ層又はＧａＮ層などであってもよい。ＡｌＮ層３上には、チャネル層としてアンドープのＧａＮ層４が設けられており、ＧａＮ層４上には、バリア層としてアンドープのＡｌＧａＮ層５が設けられている。また、ＡｌＧａＮ層５上には、ソース電極６及びドレイン電極７が相互に離隔して設けられており、オーミックコンタクトによってＡｌＧａＮ層５に接続されている。更に、ＡｌＧａＮ層５上におけるソース電極６とドレイン電極７との間には、ゲート電極８が設けられている。ゲート電極８は、その電位によってＧａＮ層４内を流れる電流を制御する制御電極であり、ＡｌＧａＮ層５にショットキー接合により接続されている。そして、ＳＯＩ基板２の導電性Ｓｉ基板２１は、配線（図示せず）を介してソース電極６に接続されている。
【００１４】
Ｓｉ層２３の厚さを０．１μｍ以下とする理由は以下のとおりである。すなわち、ＳｉはＧａＮよりもバンドギャップが狭いため、ＧａＮよりも「なだれ降伏」が起こりやすい。このため、Ｓｉ層２３が厚すぎると、Ｓｉ層２３内でキャリアが加速される距離が与えられてしまい、十分なエネルギーを持ったキャリアが出現し、Ｓｉ層２３内で「なだれ降伏」が起こり易くなる。この結果、この「なだれ降伏」によりリーク電流が発生してしまう。これを避けるために、Ｓｉ層２３の厚さは、０．１μｍ以下であることが望ましい。
【００１５】
次に、上述の如く構成された本実施形態に係る窒化物半導体素子１の作用効果について説明する。  
先ず、ソース電極６とドレイン電極７との間に電圧を印加する。この状態で、ゲート電極８に所定の閾値以下の電圧を印加することにより、ＧａＮ層４におけるＡｌＧａＮ層５との界面付近に２次元電子ガス（２ＤＥＧ）が形成され、これにより、ソース電極６とドレイン電極７との間に電流が流れる。
【００１６】
このとき、導電性Ｓｉ基板２１は、ソース電極６に接続されており、また、その表面に平行な方向（以下、「横方向」ともいう）について高い導電性を有しているため、フィールドプレート電極として機能する。これにより、ゲート電極８の端部における電界集中を緩和することができ、窒化物半導体素子１の耐圧を向上させることができる。
【００１７】
但し、導電性Ｓｉ基板２１がソース電極６に接続されていることにより、ソース電極６とドレイン電極７との間に電圧を印加すると、導電性Ｓｉ基板２１とドレイン電極７との間にも電圧が印加され、窒化物半導体素子１における各層の積層方向（以下、「縦方向」ともいう）に電界が発生する。
【００１８】
このとき、仮に、導電性Ｓｉ基板２１とドレイン電極７との間にＳｉＯ２層２２が設けられていないと、この縦方向の電界に対する耐圧を、ＡｌＮ層３及びＧａＮ層４のみによって確保しなくてはならないため、ＡｌＮ層３及びＧａＮ層４の合計の膜厚（以下、「エピ膜厚」ともいう）を厚くしなくてはならない。しかしながら、従来技術の項で説明したように、ＡｌＮ層３及びＧａＮ層４は、ＳＯＩ基板２のＳｉ層２３に対してヘテロエピタキシーとなるため、結晶欠陥を導入することなく厚く形成することは困難であり、また、厚く形成することにより、成膜コストが高くなると共に、基板となるウェーハに反りが発生する。なお、バッファー層の構造を工夫することにより、ウェーハの反りを抑制しつつ、エピ膜厚を厚くすることも考えられるが、この場合には、構造が複雑で厚いバッファー層が必要となり、成膜コストがより一層増加する。
【００１９】
これに対して、本実施形態によれば、導電性Ｓｉ基板２１とドレイン電極７との間にＳｉＯ２層２２が設けられているため、縦方向の電界に対する耐圧の一部を、このＳｉＯ２層２２によって担うことができる。すなわち、縦方向の電界に対する耐圧を、ＳｉＯ２層２２と、ＡｌＮ層３及びＧａＮ層４との２ヶ所で分担することができる。このため、ＳｉＯ２層２２を設けない場合と比較して、ＡｌＮ層３及びＧａＮ層４の厚さを薄くすることが可能となる。
【００２０】
以下、この効果を、数値の一例を示して定量的に説明する。  
図２は、横軸にバッファー層（ＡｌＮ層３）及びチャネル層（ＧａＮ層４）の合計の膜厚（エピ膜厚）をとり、縦軸に直径が３インチのウェーハ（ＳＯＩ基板２）の反り量をとって、エピ膜厚とウェーハの反り量との関係を例示するグラフ図である。  
なお、ウェーハの反り量とは、反りが発生したウェーハをその中央部が周辺部よりも高くなるように水平面上に載置したときに、そのウェーハの最大高さからウェーハの厚さを減じた値をいう。
【００２１】
図２に示すように、ウェーハの反り量はエピ膜厚にほぼ比例している。窒化物半導体素子１の縦方向に例えば６００Ｖ（ボルト）の電圧が印加される場合、この電圧を支えるためには、エピ膜厚は２μｍ以上とすることが必要である。この場合、図２に示すように、ウェーハの反り量は５０μｍ以上となるが、この反り量はステッパの許容値を超えており、露光することが困難になる。
【００２２】
これに対して、本実施形態によれば、ＳｉＯ２層２２の膜厚を例えば１μｍとすると、このＳｉＯ２層２２により２００〜３００Ｖの電圧を支えられるため、ＡｌＮ層３及びＧａＮ層４においては３００〜４００Ｖの電圧を支えればよい。４００Ｖの電圧を支えるためには、エピ膜厚は１．５μｍあればよく、この場合は、図２より、ウェーハの反り量を４０μｍ程度に抑えることができる。これにより、本実施形態においては、ステッパによる露光が容易になる。また、エピ膜厚を薄くすることにより、欠陥のない膜を形成することが容易になると共に、成膜コストを低減することができる。
【００２３】
このように、本実施形態によれば、支持基板としてＳｉをベースとした基板を使用しているため、支持基板の材料コストを低減することができると共に、大口径のウェーハに素子を形成することができ、素子１個当たりの製造コストを低減することができる。また、支持基板としてＳＯＩ基板を使用しているため、素子の横方向には導電性を確保してフィールドプレート電極としての機能を持たせつつ、素子の縦方向には絶縁性を持たせて縦方向耐圧の一部を担うことができる。このため、素子の縦方向耐圧を確保しつつ、ＡｌＮ層３及びＧａＮ層４の厚さ（エピ膜厚）を薄くして、成膜コストを抑えることができる。従って、本実施形態によれば、コストが低く縦方向耐圧が高い窒化物半導体素子を実現することができる。
【００２４】
次に、本実施形態に係る窒化物半導体素子を具現化するための具体例について、説明する。  
先ず、本実施形態の第１の具体例について説明する。  
図３は、本具体例に係るＨＦＥＴを例示する断面図である。  
本具体例に係る窒化物半導体素子は、横型のパワーＨＦＥＴである。なお、図３に示す構成要素のうち、図１に示す第１の実施形態の構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【００２５】
図３に示すように、本具体例に係るＨＦＥＴ１１においては、上面側から導電性Ｓｉ基板２１に達するトレンチ１２が形成されており、トレンチ１２内には絶縁物が埋め込まれており、素子分離膜１３となっている。素子分離膜１３は、ＡｌＮ層３（バッファ層）、ＧａＮ層４（チャネル層）及びＡｌＧａＮ層５（バリア層）内に埋設され、その下端部は導電性Ｓｉ基板２１に達し、ＳｉＯ２層２２に接している。また、素子分離膜１３は、ソース電極６、ドレイン電極７及びゲート電極８の直下域を含む領域を囲むように設けられている。このため、素子分離膜１３はＳｉＯ２層２２と共に上部が開口した箱形の絶縁構造体を形成している。なお、トレンチ１２内に埋め込む絶縁物としては、例えばＳｉＯ２が挙げられるが、これには限定されない。また、トレンチ１２の壁面をＳｉＯ２により形成し、トレンチ１２の内部にＳｉを埋め込んでもよい。
【００２６】
また、ＨＦＥＴ１１において、Ｓｉ層２３はアンドープＳｉにより形成されている。更に、ソース電極６及びドレイン電極７は、例えば、Ｔｉ層及びＡｌ層が積層された二層膜、Ｔｉ層、Ａｌ層及びＴｉ層がこの順に積層された三層膜、又は、Ｔａ層及びＭｏ層が積層された二層膜により形成されている。また、ゲート電極８は、例えば、Ｎｉ層及びＡｕ層が積層された二層膜により形成されている。
【００２７】
本具体例によれば、上述の第１の実施形態の作用効果に加えて、素子分離膜１３及びＳｉＯ２層２２により、素子間のアイソレーションを確保することができる。
【００２８】
次に、第１の実施形態の第２の具体例について、図３を参照して説明する。  
本具体例においては、ＳＯＩ基板２のＳｉ層２３が、ｎ型Ｓｉにより形成されている。この場合、Ｓｉ層２３のドーピング濃度は、１×１０１１ｃｍ−２未満である。本具体例における上記以外の構成は、前述の第１の具体例と同様である。
【００２９】
以下、この数値限定理由について説明する。  
Ｓｉ層２３の導電型がｎ型である場合、Ｓｉ層２３内には、ＧａＮ層４内と同様に電子が発生し、電界を発生させる。この電界は、素子内の電界を強める方向に作用するため、素子のリーク電流を増大させ、破壊耐圧を低下させてしまう。そこで、Ｓｉ層２３をｎ型Ｓｉにより形成する場合には、Ｓｉ層２３内に誘起される電子のシート濃度を、ＡｌＧａＮ層５とＧａＮ層４とのヘテロ界面（ＡｌＧａＮ／ＧａＮ界面）に誘起される２ＤＥＧのシート濃度に対して十分に小さくすることが好ましく、具体的には、１％未満とすることが好ましい。通常、ＡｌＧａＮ／ＧａＮ界面に誘起される２ＤＥＧのシート濃度は１×１０１３ｃｍ−２程度であるため、Ｓｉ層２３のドーピング濃度は、１×１０１１ｃｍ−２未満とすることが好ましい。
【００３０】
次に、第１の実施形態の第３の具体例について、図３を参照して説明する。  
本具体例においては、ＳＯＩ基板２のＳｉ層２３が、ｐ型Ｓｉにより形成されている。この場合、Ｓｉ層２３のドーピング濃度は、１×１０１１ｃｍ−２乃至１×１０１３ｃｍ−２とする。本具体例における上記以外の構成は、前述の第１の具体例と同様である。
【００３１】
以下、この数値限定理由について説明する。  
Ｓｉ層２３の導電型がｐ型である場合、Ｓｉ層２３内にはホールが発生し、ＧａＮ層４内の２次元電子ガス（２ＤＥＧ）による電界を、このＳｉ層２３において終端させることができる。この結果、素子内の電界を弱めると共に均一化し、例えば、ゲート電極８の端部に集中する電界を弱めることができる。
【００３２】
この効果を得るためには、Ｓｉ層２３内に誘起されるホールのシート濃度をある程度の大きさとする必要があり、具体的には、Ｓｉ層２３内のホールのシート濃度を、ＡｌＧａＮ／ＧａＮ界面に誘起される２ＤＥＧのシート濃度の１％以上、且つ、この２ＤＥＧのシート濃度以下とすることが好ましい。通常、ＡｌＧａＮ／ＧａＮ界面に誘起される２ＤＥＧのシート濃度は１×１０１３ｃｍ−２程度であるため、Ｓｉ層２３のドーピング濃度は、１×１０１１ｃｍ−２乃至１×１０１３ｃｍ−２とすることが好ましい。
【００３３】
次に、第１の実施形態の第４の具体例について説明する。  
図４は、本具体例に係るＨＦＥＴを例示する断面図である。なお、図４に示す構成要素のうち、図３に示す第１の具体例の構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【００３４】
図４に示すように、本具体例に係るＨＦＥＴ１６においては、ＡｌＧａＮ層５上にキャップ層としてＧａＮ層１７が設けられている。そして、ソース電極６、ドレイン電極７及びゲート電極８は、ＧａＮ層１７上に設けられており、ＧａＮ層１７に接続されている。これにより、ＨＦＥＴ１６は、ＧａＮ／ＡｌＧａＮ／ＧａＮへテロ構造を有する。本具体例によれば、ＡｌＧａＮ層５の表面をＧａＮ層１７により覆っているため、ＡｌＧａＮ層５を安定化させることができる。
【００３５】
次に、第１の実施形態の第５の具体例について説明する。  
図５は、本具体例に係るＨＦＥＴを例示する断面図である。なお、図５に示す構成要素のうち、図３に示す第１の具体例の構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【００３６】
図５に示すように、本具体例に係るＨＦＥＴ１８においては、ＡｌＧａＮ層５上におけるソース電極６、ドレイン電極７及びゲート電極８が設けられていない領域に、キャップ層としてＧａＮ層１７が設けられている。ソース電極６、ドレイン電極７及びゲート電極８は、ＡｌＧａＮ層５に接続されている。すなわち、ＡｌＧａＮ層５の表面は、ソース電極６、ドレイン電極７、ゲート電極８及びＧａＮ層１７のいずれかにより覆われている。本具体例によれば、これにより、ＡｌＧａＮ層５を安定化させることができる。
【００３７】
（第２の実施形態）  
次に、本発明の第２の実施形態について説明する。  
図６は、本実施形態に係る窒化物半導体素子を例示する断面図である。なお、図６に示す構成要素のうち、図１に示す第１の実施形態の構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【００３８】
図６に示すように、本実施形態に係る窒化物半導体素子１０においては、支持基板として高抵抗Ｓｉ基板９が設けられている。高抵抗Ｓｉ基板９は、その抵抗率が１ｋΩ／ｃｍ以上の単一の材料により形成されており、例えば、アンドープＳｉにより形成されている。そして、この高抵抗Ｓｉ基板９上に、前述の第１の実施形態と同様に、バッファー層としてのＡｌＮ層３、チャネル層としてのＧａＮ層４、バリア層としてのＡｌＧａＮ層５が設けられており、その上に、ソース電極６、ドレイン電極７及びゲート電極８が設けられている。また、高抵抗Ｓｉ基板９はソース電極６に接続されている。
【００３９】
本実施形態によれば、素子の支持基板としてＳｉ基板（高抵抗Ｓｉ基板９）を使用することにより、支持基板の材料コストを低減することができると共に、大口径のウェーハに素子を形成することができるため、素子の製造コストを低減することができる。  
また、高抵抗Ｓｉ基板９の抵抗率が１ｋΩ／ｃｍ以上であるため、縦方向の電界に対する耐圧の一部を、この高抵抗Ｓｉ基板９によって担うことができる。これにより、抵抗率が１ｋΩ／ｃｍ未満の支持基板を使用する場合と比較して、ＡｌＮ層３及びＧａＮ層４の合計の厚さ（エピ膜厚）を薄くすることできる。  
なお、本実施形態においても、前述の第１の実施形態の第１の具体例のように素子分離膜を設けてもよく、第４及び第５の具体例のようにキャップ層を設けてもよい。
【００４０】
以上、第１及び第２の実施形態及びその具体例を参照して本発明の特徴を説明したが、本発明は上述の実施形態及び具体例に限定されるものではなく、これら以外にも当業者が容易に考え得る変形は、本発明の特徴を備えている限り、全て本発明の範囲に含まれる。
【００４１】
例えば、バッファー層は、ＡｌＮ層、ＡｌＧａＮ層及びＧａＮ層など層の任意の組み合わせにより構成することが可能であり、その厚さも、バッファー層上に結晶品質が良好なチャネル層が形成できる厚さであればよい。
【００４２】
また、上述の各実施形態及び具体例においては、バリア層をアンドープＡｌＧａＮにより形成する例を示したが、バリア層はｎ型ＡｌＧａＮによって形成してもよい。また、ＡｌＧａＮにおけるＡｌの組成比も任意である。
【００４３】
更に、各電極の構造は任意であり、例えば、ゲート部分は、リセスゲート構造若しくはＭＩＳゲート構造などのプレナーショットキーゲート構造以外のゲート構造であってもよく、又は、フィールドプレート電極などの上部構造を備えていてもよい。
【００４４】
更にまた、上述の各実施形態及び具体例においては、バリア層がＡｌＧａＮ層であり、チャネル層がＧａＮ層であるＡｌＧａＮ／ＧａＮの組み合わせについて説明を行ったが、本発明はこれに限定されず、ＧａＮ／ＩｎＧａＮの組み合わせ及びＡｌＮ／ＡｌＧａＮの組み合わせなど、他の窒化物半導体材料の組合せであってもよい。
【００４５】
更にまた、上述の各実施形態及び具体例においては、窒化物半導体素子が単純なＡｌＧａＮ／ＧａＮヘテロ構造、又はＧａＮキャップ層を形成したＧａＮ／ＡｌＧａＮ／ＧａＮへテロ構造を有する横型のＨＦＥＴである例を示したが、本発明はこれに限定されない。例えば、上述の各実施形態において説明したＨＦＥＴのゲート・ドレイン間の構造は、横型ヘテロ構造ショットキーバリアダイオード（ＨＳＢＤ）と同様の構造であるため、本発明に係る窒化物半導体素子は、ＨＳＢＤとすることも可能である。本発明の構造を用いることで、低コスト且つ高耐圧のＨＳＢＤを実現することができる。本発明は、縦方向に高電圧が印加される素子に適用すれば、上述の各実施形態と同様な効果を得ることができるため、特に好適である。
なお、本明細書において「窒化物半導体材料」とは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）なる化学式において組成比及びｙをそれぞれの範囲内で変化させたすべての組成の半導体材料を含むものとする。また、これにボロン（Ｂ）や、ヒ素（Ａｓ）、リン（Ｐ）、またその他各種のドーパントの少なくともいずれかを混合させたものも、「窒化物半導体材料」に含まれるものとする。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係る窒化物半導体素子を例示する断面図である。
【図２】横軸にバッファー層及びチャネル層の合計の膜厚（エピ膜厚）をとり、縦軸にウェーハの反り量をとって、エピ膜厚とウェーハの反り量との関係を例示するグラフ図である。
【図３】第１の実施形態の第１の具体例に係るＨＦＥＴを例示する断面図である。
【図４】第１の実施形態の第４の具体例に係るＨＦＥＴを例示する断面図である。
【図５】第１の実施形態の第５の具体例に係るＨＦＥＴを例示する断面図である。
【図６】本発明の第２の実施形態に係る窒化物半導体素子を例示する断面図である。
【符号の説明】
【００４７】
１、１０  窒化物半導体素子、２  ＳＯＩ基板、３  ＡｌＮ層、４、１７  ＧａＮ層、５  ＡｌＧａＮ層、６  ソース電極、７  ドレイン電極、８  ゲート電極、９  高抵抗Ｓｉ基板、１１、１６、１８  ＨＦＥＴ、１２  トレンチ、１３  素子分離膜、２１  導電性Ｓｉ基板、２２  ＳｉＯ２層、２３  Ｓｉ層
【図１】
2008034411.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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