(57)【要約】      （修正有）【課題】電荷トラップ型半導体メモリ素子を提供する。【解決手段】トンネル絶縁膜２１と、電荷トラップ層２３と、ブロッキング絶縁膜２５と、ゲート電極２７を有する電荷トラップ型半導体メモリ素子及びその製造方法において、（ａ）基板の表面に第１前駆体物質を塗布し、第１前駆物質を酸化させて絶縁物質からなる第１層を形成する工程と、（ｂ）第１層上に金属性の第２前駆体物質を塗布する工程と、（ｃ）第２前駆体物質が塗布された表面に第１前駆体物質を供給し、一部位置の第２前駆体物質を第１前駆体物質に置換させる工程と、（ｄ）（ｃ）工程で得られる第１及び第２前駆体物質を酸化させて、絶縁物質及び金属不純物からなる第２層を形成する工程と、を含み、（ａ）ないし（ｄ）工程までの過程を少なくとも１回以上進行して、絶縁物質内に前記金属不純物が孤立された構造の電荷トラップ層２３を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電荷トラップ層を製造する方法において、
（ａ）基板の表面に第１前駆体物質を塗布し、前記第１前駆体物質を酸化させて絶縁物質からなる第１層を形成する工程と、
（ｂ）前記第１層上に第２前駆体物質を塗布する工程と、
（ｃ）前記第２前駆体物質が塗布された表面に第１前駆体物質を供給し、一部位置の前記第２前駆体物質を前記第１前駆体物質に置換させる工程と、
（ｄ）前記第１及び第２前駆体物質を酸化させて、絶縁物質及び金属不純物からなる第２層を形成する工程と、を含み、
前記絶縁物質内に前記金属不純物が孤立された構造を形成することを特徴とする電荷トラップ層の製造方法。
【請求項２】
前記第１層を形成するように第１前駆体物質を塗布し、前記第１前駆体物質を酸化させる工程は、少なくとも１回以上反復されることを特徴とする請求項１に記載の電荷トラップ層の製造方法。
【請求項３】
前記第１前駆体物質の塗布及び前記第１前駆体物質の酸化は、順次に行われることを特徴とする請求項２に記載の電荷トラップ型半導体メモリ素子の製造方法。
【請求項４】
前記第１及び第２前駆体物質の塗布は、第１及び第２前駆体物質を流して前記基板及び第１層のそれぞれの表面を第１及び第２前駆体物質分子で飽和させることによって行われることを特徴とする請求項１に記載の電荷トラップ型半導体メモリ素子の製造方法。
【請求項５】
前記第１前駆体物質の塗布及び第２前駆体物質のうち少なくとも一つの塗布後に、残留ガス及び反応副産物を除去するパージ工程をさらに進行することを特徴とする請求項１ないし４のうち何れか１項に記載の電荷トラップ型半導体メモリ素子の製造方法。
【請求項６】
前記第１前駆体物質は、金属前駆体であることを特徴とする請求項１ないし４のうち何れか１項に記載の電荷トラップ型半導体メモリ素子の製造方法。
【請求項７】
前記第１前駆体物質は、ＴＭＡであり、前記絶縁物質は、Ａｌ２Ｏ３であることを特徴とする請求項６に記載の電荷トラップ型半導体メモリ素子の製造方法。
【請求項８】
前記第２前駆体物質は、ＤＥＺであり、前記電荷トラップ層は、ＺｎドーピングされたＡｌ２Ｏ３を含むことを特徴とする請求項７に記載の電荷トラップ型半導体メモリ素子の製造方法。
【請求項９】
前記第１及び第２前駆体物質を酸化させるための酸化剤としてＨ２Ｏを使用することを特徴とする請求項８に記載の電荷トラップ型半導体メモリ素子の製造方法。
【請求項１０】
前記第１及び第２前駆体物質を酸化させるための酸化剤としてＨ２Ｏを使用することを特徴とする請求項６に記載の電荷トラップ型半導体メモリ素子の製造方法。
【請求項１１】
前記第１前駆体物質の塗布及び第２前駆体物質の塗布のうち少なくとも一つの後に残留ガス及び反応副産物を除去するパージ工程をさらに進行させることを特徴とする請求項６に記載の電荷トラップ型半導体メモリ素子の製造方法。
【請求項１２】
絶縁物質を含む第１層と、
前記絶縁物質及び前記絶縁物質内に分子レベルで孤立された金属不純物を含む第２層と、を備え、
前記第１及び第２層の対を少なくとも一つ以上備えることを特徴とする電荷トラップ層。
【請求項１３】
前記第２層は、一層で形成され、前記第１層は、少なくとも一層以上で形成されたことを特徴とする請求項１２に記載の電荷トラップ層。
【請求項１４】
前記第１及び第２層は、原子層単位で形成されることを特徴とする請求項１３に記載の電荷トラップ層。
【請求項１５】
前記第１及び第２層は、原子層単位で形成されることを特徴とする請求項１２に記載の電荷トラップ層。
【請求項１６】
前記電荷トラップ層は、ＺｎドーピングされたＡｌ２Ｏ３を含むことを特徴とする請求項１２ないし１５のうち何れか１項に記載の電荷トラップ層。
【請求項１７】
前記絶縁層は、Ａｌ２Ｏ３であることを特徴とする請求項１２に記載の電荷トラップ層。
【請求項１８】
前記金属不純物は、ＺｎＯであることを特徴とする請求項１２に記載の電荷トラップ層。
【請求項１９】
前記Ｚｎの含量は、約５％であることを特徴とする請求項１６に記載の電荷トラップ層。
【請求項２０】
半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された請求項１２に記載の電荷トラップ層と、を備える電荷トラップ型半導体メモリ素子。
【請求項２１】
前記第２層は、一層で形成され、前記第２層は、少なくとも一層以上で形成されることを特徴とする請求項２０に記載の電荷トラップ型半導体メモリ素子。
【請求項２２】
前記第１及び第２層は、原子層単位で形成されることを特徴とする請求項２０または２１に記載の電荷トラップ型半導体メモリ素子。
【請求項２３】
前記電荷トラップ層は、ＺｎドーピングされたＡｌ２Ｏ３を含むことを特徴とする請求項２０ないし２２のうち何れか１項に記載の電荷トラップ型半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷トラップ型半導体メモリ素子の電荷トラップ層及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置のうち、不揮発性半導体メモリ装置は、電源供給が遮断されても保存されたデータが消滅されずに保存される保存装置である。
【０００３】
不揮発性半導体メモリ装置を構成する基本要素のメモリセルの構成は、不揮発性半導体メモリ装置が使われる分野によって変わる。
【０００４】
現在、広く使われている高容量の不揮発性半導体メモリ装置で、ＮＡＮＤ（Ｎｏｔ ａｎｄ）型フラッシュメモリ装置の場合、そのトランジスタのゲートは、電荷が保存される、すなわち、データが保存されるフローティングゲートとこれを制御するコントロールゲートとが順次に積層されて形成される。
【０００５】
このようなフラッシュ半導体メモリ装置において、毎年増加しているメモリ容量の拡大要求を充足させるために、メモリセルのサイズは、急速に縮小している。また、セルサイズの縮小に合わせて、フローティングゲートの垂直方向の高さを効果的に減らすことが要求されている。
【０００６】
メモリセルの垂直方向の高さを効果的に減らすと同時に、メモリセルの有するメモリ特性、例えば、漏れ電流によって保存されたデータを長時間正常的に維持する特性のリテンション特性を維持するために、電荷を保存する手段であって、フローティングゲートではないシリコン窒化膜（Ｓｉ３Ｎ４）を使用して構成されたＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）やＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ素子と代表されるＭＯＩＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｉｎｓｕｌａｔｏｒ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体メモリ装置が提案され、これについての活発な研究が進められている。ここで、ＳＯＮＯＳは、コントロールゲート物質としてシリコンを使用し、ＭＯＮＯＳは、コントロールゲート物質として金属を使用するという点で差がある。
【０００７】
ＳＯＮＯＳメモリ素子についてのさらに詳細な内容は、非特許文献１に記載されている。
【０００８】
ＳＯＮＯＳ型メモリ素子の基本構造は、次の通りである。ソース及びドレイン領域間の半導体基板上に、すなわち、チャンネル領域上に両端がソース及びドレイン領域と接触するように、トンネル絶縁膜として第１シリコン酸化膜（ＳｉＯ２）が形成されている。第１シリコン酸化膜は、電荷のトンネリングのための膜である。第１シリコン酸化電荷トラップ層としてシリコン窒化膜（Ｓｉ３Ｎ４）が形成されている。窒化膜は、実質的にデータが保存される物質膜であって、第１シリコン酸化膜をトンネリングした電荷がトラップされる。このような窒化膜上に前記電荷が窒化膜を通過して上側に移動することを遮断するためのブロッキング絶縁膜として第２シリコン酸化膜が形成されている。第２シリコン酸化膜には、ゲート電極が形成されている。
【０００９】
しかし、このような一般的な構造のＳＯＮＯＳ型メモリ素子は、シリコン窒化膜とシリコン酸化膜との誘電率が低く、シリコン窒化膜内にトラップサイトの密度が十分でなくて、動作電圧が高く、データを記録する速度（プログラム速度）と、垂直・水平方向の電荷リテンション時間とが所望のほど十分でないという問題がある。
【００１０】
最近には、前記ブロッキング絶縁膜としてシリコン酸化膜の代わりに、アルミニウム酸化膜（Ａｌ２Ｏ３）を使用すれば、前記シリコン酸化膜を使用した時より、プログラム速度及びリテンション特性が改善されるという事実が報告されたところがある。しかし、その改善程度は、まだ不十分である。
【００１１】
しかし、アルミニウム酸化膜材質のブロッキング絶縁膜が、シリコン窒化膜からの電荷の漏れをある程度抑制することはできるが、シリコン窒化膜自体内のトラップサイト密度は、依然として十分ではないため、アルミニウム酸化膜の使用によるリテンション特性の改善程度は、非常に微小である。
【００１２】
一方、ＳＯＮＯＳ型構造において、電荷をトラップする物質としてシリコン窒化膜の代わりに、ランタン（ｄ）系金属不純物を含有するＨｆＯ２の絶縁体薄膜を使用して具現したメモリ素子も報告されている。前記報告についてのさらに詳細な内容は、特許文献１に記載されている。
【００１３】
また、ＨｆＯ２絶縁体薄膜を積層した後にプラズマ処理して電荷トラップ層として使用して具現したメモリ素子が、特許文献２に報告されている。
【００１４】
また、他の類似した例として、電荷トラップ物質としてＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方法でＨｆＯ２及びＡｌ２Ｏ３薄膜のナノラミネート薄膜層を形成し、これを電荷トラップ層として使用して具現したメモリ素子が、非特許文献２に記載されている。
【００１５】
前記のように、メモリ素子に電荷をトラップして保存する層、すなわち、電荷トラップ層として使われた絶縁薄膜層内に、特許文献１のように、電荷をトラップする金属不純物（ランタン系金属）、あるいは、特許文献２のように、プラズマによって誘導されるＨｆＯ２薄膜内の欠陥を利用する場合、電荷トラップサイトの欠陥、あるいは金属不純物が電荷トラップ層内にランダムに配列されている。これにより、トラップサイト間の水平及び垂直距離を任意に調節できないので、トラップサイト間の電荷移動を調節することが不可能である。このような特性は、電荷をトラップして長時間保存が必要な不揮発性メモリ半導体素子において、垂直及び水平方向の電荷漏れを効果的に防止できない。
【００１６】
また、前記ナノラミネート薄膜を利用する場合には、ＨｆＯ２及びＡｌ２Ｏ３薄膜の複数層で積層されたナノラミネート薄膜内のＨｆＯ２薄膜層の欠陥、あるいはＨｆＯ２及びＡｌ２Ｏ３薄膜の界面欠陥が電荷トラップサイトとして作用する。
【００１７】
しかし、薄膜内の電荷トラップを利用して動作する前記ＳＯＮＯＳ型半導体メモリ素子の場合、トラップサイト密度は、プログラム特性及びリテンション特性を決定し、プログラム速度を向上させるためには、トラップサイト密度を効果的に高める必要がある。このような点で、前記ナノラミネート薄膜は、ＨｆＯ２薄膜内の欠陥、あるいはその界面の欠陥をトラップサイトとして利用しているので、トラップサイトの密度を効果的に高めることは難しい。
【特許文献１】米国公開特許２００４／０２６４２３６Ａ１公報
【特許文献２】米国特許第６，９９８，３１７号明細書
【非特許文献１】Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ ２００２、Ｄｅｃｅｍｂｅｒ）、ｐｐ９２７〜９３０にＣ．Ｔ．Ｓｗｉｆｔ外多数の名前で記載された“Ａｎ Ｅｍｂｅｄｄｅｄ ９０ｎｍ ＳＯＮＯＳ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｕｔｉｌｉｚｉｎｇ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｐｒｏｇｒａｍｍｉｎｇ ａｎｄ Ｕｎｉｆｏｒｍ Ｔｕｎｎｅｌ Ｅｒａｓｅ”
【非特許文献２】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ，２００６，８８巻、ｐｐ０４２９０５１〜０４２９０５３にＳｈｉ−Ｊｉｎ Ｄｉｎｇらの多数の著者の名前で記載された“Ｈｉｇｈ ｄｅｎｓｉｔｙ ａｎｄ ｐｒｏｇｒａｍ−ｅｒａｓａｂｌｅ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｉｌｉｃｏｎ ｃａｐａｃｉｔｏｒ ｗｉｔｈ ａ ｄｉｅｌｅｃｔｒｉｃ ｓｔｒｕｃｔｕｒｅ ｏｆ ＳｉＯ２／ＨｆＯ２−Ａｌ２Ｏ３ ｎａｎｏｌａｍｉｎａｔｅ／Ａｌ２Ｏ３”
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、金属不純物を含有し、この金属不純物の位置が制御された高誘電率の絶縁体薄膜（Ｓｉｔｅ−ｍｏｄｕｌａｔｅｄ Ｍｅｔａｌ−ｄｏｐｅｄ Ｉｎｓｕｌａｔｏｒ：ＳＭＩ）を電荷トラップ層として備える電荷トラップ型半導体メモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
前記目的を達成するために本発明は、電荷トラップ層を製造する方法において、（ａ）蒸着しようとする基板の表面に第１前駆体物質を塗布し、前記第１前駆体物質を酸化させて絶縁物質からなる第１層を形成する工程と、（ｂ）前記第１層上に金属性の第２前駆体物質を塗布する工程と、（ｃ）前記第２前駆体物質が塗布された表面に第１前駆体物質を供給し、一部位置の第２前駆体物質を第１前駆体物質に置換させる工程と、（ｄ）前記（ｃ）工程で得られる前記第１及び第２前駆体物質を酸化させて、絶縁物質及び金属不純物からなる第２層を形成する工程と、を含む。前記方法は、絶縁物質内に金属不純物が孤立された構造の電荷トラップ層を形成するように少なくとも１回以上進められる。前記（ａ）工程での第１前駆体物質を塗布し、前記第１前駆体物質を酸化させて、絶縁物質からなる第１層を形成する工程は、少なくとも１回以上反復されることが望ましい。
【００２０】
前記（ａ）工程で前記第１前駆体物質の塗布及び前記第１前駆体物質を酸化させるための酸化剤の供給は、順次に行われる。
【００２１】
前記（ａ）及び（ｂ）工程での前記第１及び第２前駆体物質の塗布は、第１及び第２前駆体物質を流して表面を第１及び第２前駆体物質分子で飽和させることによって行われる。
【００２２】
前記第１前駆体物質の塗布や第２前駆体物質の塗布後に残留ガス及び反応副産物を除去するパージ工程をさらに含みうる。
【００２３】
前記第１前駆体物質は、金属前駆体でありうる。
【００２４】
前記第１前駆体物質は、ＴＭＡ（Ｔｒｉｍｅｔｈｙｌａｕｍｉｎｕｍ）であり、前記絶縁物質は、Ａｌ２Ｏ３であることが望ましい。
【００２５】
前記第２前駆体物質は、ＤＥＺ（Ｄｉｅｔｈｙｌｚｉｎｃ）であり、前記電荷トラップ層は、ＺｎドーピングされたＡｌ２Ｏ３で形成される。
【００２６】
前記第１及び第２前駆体物質を酸化させるための酸化剤としてＨ２Ｏを使用しうる。
【００２７】
本発明による電荷トラップ型半導体メモリ素子は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷トラップ層と、を備えうる。前記電荷トラップ層は、絶縁物質からなる第１層と、前記第１層と同じ絶縁物質及び前記絶縁物質内に分子レベルで孤立された金属不純物からなる第２層と、を備えうる。電荷トラップ半導体メモリ素子は、前記第１及び第２層の対を少なくとも一つ以上備えうる。前記第２層は、一層で形成され、前記第１層は、少なくとも一層以上で形成される。
【００２８】
前記第１及び第２層は、原子層単位で形成される。
【００２９】
前記電荷トラップ層は、ＺｎドーピングされたＡｌ２Ｏ３で形成される。
【発明の効果】
【００３０】
本発明によれば、電荷トラップ層を、金属不純物を含有し、この金属不純物の位置が制御された高誘電率の絶縁体（ＳＭＩ）薄膜で形成することにより、電荷トラップ層内のトラップ位置及びその密度を効果的に調節できるので、優秀なリテンション特性を不揮発性半導体メモリ装置で実現しうる。
【発明を実施するための最良の形態】
【００３１】
以下、添付された図面を参照しつつ、本発明の望ましい実施形態による電荷トラップ型半導体メモリ素子及びその製造方法を詳細に説明する。
【００３２】
図１は、本発明による電荷トラップ型半導体メモリ素子１０を概略的に示す図面である。図１で、各層や領域の厚さは、明確性のために誇張して示した。
【００３３】
図１を参照すれば、電荷トラップ型半導体メモリ素子１０は、半導体基板１１上にゲート構造体２０を備える。
【００３４】
前記半導体基板１１には、所定の導電性不純物がドーピングされた第１及び第２不純物領域１３，１５が形成されている。第１及び第２不純物領域１３，１５のうち一つは、ドレイン（Ｄ）、残りの一つは、ソース（Ｓ）として使われる。
【００３５】
前記ゲート構造体２０は、第１及び第２不純物領域１３，１５と接触するように形成される。前記ゲート構造体２０は、電荷トラップ層２３を備える。前記半導体基板１１と電荷トラップ層２３との間には、トンネル絶縁膜２１が設けられている。このトンネル絶縁膜２１は、第１及び第２不純物領域１３，１５と接触するように前記半導体基板１１上に形成される。電荷トラップ層２３上には、ブロッキング絶縁膜２５が形成され、ブロッキング絶縁膜２５上にゲート電極２７が形成される。半導体基板１１上にトンネル絶縁膜２１、電荷トラップ層２３、ブロッキング絶縁膜２５及びゲート電極２７の順に積層される。
【００３６】
前記トンネル絶縁膜２１は、約１．５ｎｍないし５ｎｍの厚さを有しうる。このトンネル絶縁膜２１は、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコン酸窒化膜（ＳｉＯｘＮｙ）またはアルミニウム酸化膜（Ａｌ２Ｏ３）などの絶縁体薄膜で形成され、熱酸化法、化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ法を使用して形成しうる。
【００３７】
前記電荷トラップ層２３は、金属不純物を含有し、この不純物位置が制御された高誘電率絶縁体（Ｓｉｔｅ−ｍｏｄｕｌａｔｅｄ Ｍｅｔａｌ−ｄｏｐｅｄ Ｉｎｓｕｌａｔｏｒ：ＳＭＩ）薄膜で形成される。前記電荷トラップ層２３は、絶縁物質薄膜内に金属不純物を分子レベルで孤立させるように形成される。例えば、電荷トラップ層２３は、Ａｌ２Ｏ３薄膜内にＺｎＯを分子レベルで孤立させるように形成される。この電荷トラップ層２３は、約２ｎｍないし１５ｎｍの厚さにＡＬＤ法を利用して製造される。
【００３８】
ＡＬＤ法は、薄膜の自己制限的成長を誘導するためにＣＶＤ法を特別に改造した薄膜蒸着法である。ＣＶＤ法で金属酸化膜を蒸着する時には、薄膜に蒸着される金属前駆体と酸化ガスとが同時に蒸着器に供給されて、これらの熱分解及び酸化によって薄膜が形成される。一方、ＡＬＤ法では、金属前駆体と酸化ガスとの供給が順次になされ、この供給工程中にアルゴン（Ａｒ）のように反応性のないガスで反応器に残留ガス及び反応副産物を除去するパージ過程が追加される。このとき、全ての過程は、前駆体が熱分解しない２００〜３００℃でなされることが望ましい。このため、薄膜は、単に表面での吸着反応によってのみ原子層単位で調節され、かつ形成される。
【００３９】
ＡＬＤ法を適用して、前記電荷トラップ層２３の製造過程についての具体的な説明は後述する。
【００４０】
一方、前記ブロッキング絶縁膜２５は、誘電率が高く、かつバンドギャップの大きい高誘電率薄膜を使用して形成される。例えば、前記ブロッキング絶縁膜２５は、Ｓｉ３Ｎ４、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２またはＡｌ２Ｏ３膜で形成される。
【００４１】
前記ゲート電極２７は、仕事関数の大きい金属膜で形成されたことが望ましい。例えば、ゲート電極２７は、ＡｕやＡｌ膜で形成される。それ以外にも、前記ゲート電極２７は、通常的に半導体メモリ素子のゲート電極として使われるＲｕ、ＴａＮ金属またはＮｉＳｉなどのシリサイド物質で形成される。
【００４２】
以下では、図２Ａないし図２Ｇを参照して、電荷トラップ層２３の製造過程についてさらに具体的に説明する。ここでは、電荷トラップ層２３を金属不純物の含まれた絶縁物質、例えば、Ｚｎが含まれたＡｌ２Ｏ３で形成する場合について説明する。
【００４３】
まず、図２Ａを参照すれば、蒸着しようとする基板３１の表面、例えば、トンネル絶縁膜２１の形成された半導体基板１１の表面に第１前駆体物質を流して基板３１の表面を第１前駆体物質分子３３’で飽和させる。前記第１前駆体物質は、プラズマ状態で提供される。電荷トラップ層２３を金属酸化物で形成する場合、前記第１前駆体物質としては、金属前駆体を使用しうる。例えば、前記第１前駆体物質は、Ａｌ前駆体、すなわち、ＴＭＡでありうる。以下、第１前駆体物質をＴＭＡと表現する。図２Ａで、“Ｔ”は、ＴＭＡ分子の単量体を表す。
【００４４】
次いで、図２Ｂのように、基板の表面に飽和されたＴＭＡ分子を酸化ガスを供給して酸化させる。例えば、飽和されたＴＭＡ分子を酸化剤であるＨ２Ｏに酸化させてＡｌ２Ｏ３薄膜からなる第１層３３を形成する。
【００４５】
Ａｌ２Ｏ３薄膜からなる第１層３３を形成した後、その上に、図２Ｃのように、金属性の第２前駆体物質を流してその表面を第２前駆体物質分子３５’で飽和させる。第２前駆体物質は、プラズマ状態で提供される。前記第２前駆体物質は、Ｚｎ前駆体、すなわち、ＤＥＺでありうる。以下、第２前駆体物質は、ＤＥＺと表現する。図２Ｃで、“Ｄ”は、ＤＥＺ分子の単量体を表す。
【００４６】
表面をＤＥＺ分子３５’で飽和させた後、図２Ｄのように、ＴＭＡ分子を流してＤＥＺ分子３５’の一部をＴＭＡ分子３５”に置換させる。
【００４７】
以後、図２Ｅのように、Ｈ２Ｏを流してＤＥＺ及びＴＭＡ分子３５’，３５”で飽和された部分を酸化させる。それにより、絶縁物質３５ｂ（すなわち、Ａｌ２Ｏ３）内に金属不純物（ＺｎＯ）３５ａが分子レベルに孤立された薄膜である第２層３５が得られる。
【００４８】
ここで、前記のように絶縁物質が金属酸化物で形成され、この絶縁物質からなる膜の所望のところに所望の濃度で第３の金属元素に置換する技術を実現するために、金属ごとに適切な前駆体と酸化剤として適切なプラズマとを交互に使用して金属原子別表面吸着率を調節する。
【００４９】
次いで、図２Ｆのように、ＴＭＡ分子３３’を流して表面を飽和させ、Ｈ２Ｏで酸化させる過程を通じて再度Ａｌ２Ｏ３薄膜からなる第１層３３を形成させる。
【００５０】
一方、図２Ａ、図２Ｃ、図２Ｄ、図２Ｆに示したように、各第１前駆体物質の塗布や第２前駆体物質の塗布後には、反応器内に残留ガス及び反応副産物を除去するパージ過程を追加的にさらに進行しうる。パージガスとしては、Ａｒのように反応性のないガスを使用する。
【００５１】
一方、前記のような各過程は、前駆体が熱分解しない２００〜３００℃でなされることが望ましい。これにより、薄膜は、単に表面での吸着反応によってのみ原子層単位で調節されて形成される。
【００５２】
前記のような全体過程を反復すれば、図２Ｇに示したような絶縁物質内に金属不純物が分子単位で孤立された構造の電荷トラップ層２３を形成しうる。このとき、全体過程中に一部のサイクル、すなわち、絶縁物質、例えば、Ａｌ２Ｏ３のみでなされた薄膜である第１層３３を形成する過程を数回反復して施行し、複数の第２層３５の間に第１層３３が一層以上位置するように形成しうる。
【００５３】
すなわち、図２Ａないし図２Ｇでは、第１層及び第２層３３，３５を形成する工程に戻って、一度ずつ進行する場合を例として示しているが、第１層３３を形成する工程を複数回進行した第２層３５を形成する工程を進行する方式で電荷トラップ層２３を形成することもある。
【００５４】
電荷トラップ層２３の原子層単位の全体の積層数が決まったとき、第２層３５の間に形成される第１層３３の層数を多くすれば、電荷トラップ層２３内の全体金属不純物の含量が減る。一方、第２層３５の間に形成される第１層３３の層数を少なくすれば、電荷トラップ層２３内の全体金属不純物の含量が増加しうる。
【００５５】
このように、前記第１及び第２層３３，３５は、それぞれＡＬＤ法によって原子層単位で形成されるので、第２層３５の間に形成される第１層３３の積層数を調節することによって電荷トラップ層２３内の全体金属不純物の含量を調節しうる。すなわち、電荷トラップサイトとしての役割を行う金属不純物のドーピング濃度を調節しうる。また、第２層３５の間に形成される第１層３３の積層数を調節することにより、金属不純物の形成される位置、すなわち、電荷トラップサイトの形成位置を制御しうる。
【００５６】
したがって、本発明の製造方法によれば、第１前駆体物質（例えば、ＴＭＡ）分子によって置換される第２前駆体物質（例えば、ＤＥＺ）分子の量を調節できて、金属不純物の量、すなわち、ドーピング濃度を調節でき、その位置まで制御しうるので、不純物位置が制御された高誘電率絶縁体薄膜（ＳＭＩ）で形成された電荷トラップ層２３を形成しうる。
【００５７】
トンネル絶縁膜２１が形成された半導体基板１１上に、前記のような工程によって電荷トラップ層２３を形成した後、ブロッキング絶縁膜２５及びゲート電極２７を形成すれば、図１に示されたゲート構造体２０が得られる。
【００５８】
一方、本発明によれば、電荷トラップ層２３の形成工程中に熱処理を付加的に行える。この場合、例えば、Ａｌ原子の位置にＺｎが置換されて、剰余電子あるいは正孔がトラップされる電荷トラップサイトをさらに確実に生成させうる。
【００５９】
以下では、本発明による電荷トラップ層２３の具体的な実施形態及びその特性について説明する。
【００６０】
本実施形態では、Ａｌ前駆体としてＴＭＡ、Ｚｎ前駆体としてＤＥＺ、酸化剤として水（Ｈ２Ｏ）を使用し、蒸着温度は、２５０℃にした。ＴＭＡ及び水を使用したＡＬＤ法及び蒸着されたＡｌ２Ｏ３薄膜の電気的特性は、Ｍ．Ｄ．Ｇｒｏｎｅｒらが「Ｔｈｉｎ ｓｏｌｉｄ Ｆｉｌｍｓ ４１３，１８６〜１９７（２００２）」に報告し、ＤＥＺ及び水を使用して蒸着したＡＬＤ ＺｎＯ薄膜は、Ｋｉｍらが「Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ４７８，１０３〜１０８（２００５）」に報告した。
【００６１】
ＺｎドーピングされたＡｌ２Ｏ３（Ａｌ２Ｏ３：Ｚｎ）薄膜を蒸着する前に、Ａｌ２Ｏ３とＺｎＯとをそれぞれ２５０℃でＡＬＤで蒸着して薄膜の成長速度を確認した。Ａｌ２Ｏ３とＺｎＯとの成長速度は、それぞれ〜１．２Å／ｃｙｃｌｅと〜１．４Å／ｃｙｃｌｅであった。各工程の条件は、以下の通りである。
Ａｌ２Ｏ３：前駆体：ＴＭＡ、酸化剤：水、成長温度：２５０℃、パージガス：Ａｒ（１６００ｓｃｃｍ）、ＴＭＡ（０．５ｓｅｃ）−Ａｒ（５ｓｅｃ）−ｗａｔｅｒ（２ｓｅｃ）−Ａｒ（５ｓｅｃ）、
ＺｎＯ：前駆体：ＤＥＺ、酸化剤：水、成長温度：２５０℃、パージガス：Ａｒ（１６００ｓｃｃｍ）、ＤＥＺ（２ｓｅｃ）−Ａｒ（５ｓｅｃ）−ｗａｔｅｒ（２ｓｅｃ）−Ａｒ（５ｓｅｃ）
【００６２】
本発明による電荷トラップ型半導体メモリ素子において、電荷トラップ層２３がＺｎドーピングされたＡｌ２Ｏ３（：Ｚｎ）薄膜で蒸着される場合、前記前駆体と酸化剤とを使用しうる。
【００６３】
図３は、本発明による電荷トラップ層２３を形成する工程順序（以下、本発明の工程順序）を示すフローチャートである。図３を参照すれば、本発明の工程順序による方法は、ＤＥＺのみを吸着させた後、酸化工程なしに直ぐＴＭＡを供給してＹサブサイクルほど蒸着する工程をＸサイクルほど反復したものである。ここで、Ｘは、１より大きい整数、Ｙは、１より大きい整数である。すなわち、サブサイクルとして第２層の間に第１層（Ａｌ２Ｏ３薄膜）を形成する工程は、１回またはそれ以上反復され、このような少なくとも一層以上からなる第１層及び一層で形成された第２層を順次に形成する全体工程は、１回またはそれ以上反復される。
【００６４】
図４は、比較例として、ＺｎＯとＡｌ２Ｏ３とをそれぞれ一層ずつ形成する工程をＸサイクル反復する工程順序（以下、比較工程順序）を示すフローチャートである。
【００６５】
まず、比較工程フローチャートの方法で工程を進行する場合、ＺｎＯとＡｌ２Ｏ３とのそれぞれの単位膜の成長速度がドーピングされた薄膜（ＺｎドーピングされたＡｌ２Ｏ３（Ａｌ２Ｏ３：Ｚｎ）薄膜）にもそのまま適用されれば、成長速度は、２．６Å／ｃｙｃｌｅでなければならない。しかし、比較工程フローチャートによる工程結果得られた蒸着速度は、約２．１Å／ｃｙｃｌｅであった。このような結果は、単位膜一層が形成される時の蒸着速度が、複数層からなる薄膜での速度と大きく異なることもあるが、この場合は、成長されたＺｎＯ一層が相次いで蒸着されるＡｌ２Ｏ３の前駆体ＴＭＡによってエッチングされるためである。
【００６６】
実際に、Ｅｌａｍらは、ＺｎＯ／Ａｌ２Ｏ３ナノラミネート薄膜を蒸着しつつ、薄膜の組成及び厚さが混合物規則から大きく外れるのは、ＴＭＡによってＺｎがエッチングされるためであるということを「Ｃｈｅｍ．Ｍａｔｅｒ．１５，１０２０（２００３）」に報告した。
【００６７】
図４に示された比較工程フローチャートによって蒸着された薄膜を「ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ−ａｔｏｍｉｃ ｅｍｉｓｓｉｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ（ＩＣＰ−ＡＥＳ）」によって分析した結果、薄膜内のＺｎの含量（Ｚｎ／（Ｚｎ＋Ａｌ）＊１００）は、１１．２％と比較的高かった。保存された電荷の電荷トラップ層内での水平または垂直への移動が最大限抑制されることがリテンション側面で望ましいので、Ｚｎの含量をさらに減らすことが望ましい。
【００６８】
図３に示された本発明の工程フローチャートによれば、Ｚｎのエッチング効果を極大化するために、酸化工程を除いて進行する。これにより、蒸着された薄膜内でのＺｎの含量をさらに減らせる。
【００６９】
本発明の工程フローチャートの下部サイクルを、Ｙ＝１として薄膜を蒸着した結果、薄膜の蒸着速度は、１．１７Å／ｃｙｃｌｅであった。この値は、Ａｌ２Ｏ３の蒸着速度とほぼ同じ値であって、Ｚｎの流入が顕著に減少したということを表す。また、その薄膜のＺｎ含量は、予想通りに大きく減少した５．１％であった。
【００７０】
したがって、本発明のように、ＤＥＺのみを吸着させた後、酸化工程なしに直ぐＴＭＡを供給してＹ下部サイクルほど蒸着する工程をＸサイクルほど反復する場合、薄膜内のＺｎ含量を大きく減少させ、積層方向（垂直方向）へのトラップサイト間の位置を調節しうる。すなわち、本発明によれば、電荷トラップ層２３内のトラップ位置及びその密度を効果的に調節しうる。これにより、保存された電荷の電荷トラップ層内での水平または垂直への移動を最大限抑制させて、優秀なリテンション特性を不揮発性半導体メモリ装置で実現しうる。
【００７１】
図５は、本発明の工程フローチャートの方法でＡＬＤ蒸着したＺｎＯ薄膜のＤＥＺ供給工程の比率減少によるＺｎ組成変化図である。本発明の工程フローチャートの下部サイクルＹが２、５、１０の工程を進行してＺｎの流入量を調べ、その結果は、Ｙ＝１である場合と共に図５に示す。
【００７２】
図５に示したように、下部サイクルＹ（ＴＭＡ工程回数）が小さいほどＺｎの薄膜内流入比率は増加するが、次第に飽和される傾向がある。逆に言えば、下部サイクルＹ回数が大きいほどＺｎの薄膜内の流入比率を減少させうる。
【００７３】
このように下部サイクルＹ回数を調節することにより、Ｚｎの薄膜内の流入比率、すなわち、電荷トラップ数の密度を調節しうる。また、原子層単位で積層されるので、下部サイクルＹ回数を調節することにより、Ｚｎ流入位置、すなわち、電荷トラップサイト位置を制御しうる。
【００７４】
したがって、本発明によれば、電荷トラップサイト間の水平及び垂直距離を任意に調節しうる。すなわち、電荷トラップ層内での電荷トラップ位置及びその密度を効果的に調節しうる。
【００７５】
図６は、本発明の製造方法によって製作された電荷トラップ型半導体メモリ素子のプログラム／消去特性を示す。
【００７６】
図６のプログラム／消去特性は、トンネル絶縁膜２１としてシリコン酸化膜を熱酸化法によって５ｎｍの厚さに形成し、その上に電荷トラップ層２３を、図３の本発明のフローチャートを適用して下部サイクルＹ＝１である条件で７ｎｍの厚さに形成し、ブロッキング絶縁膜２５としてＨｆＯ２膜をＡＬＤ法によって２０ｎｍの厚さに形成したサンプルに対して測定したものである。
【００７７】
プログラム特性を示すために、ゲート電極２７に印加する電圧１４Ｖから２０Ｖまでの領域でプログラム時間を１０−７ｓから１ｓまで変化させつつフラットバンド電圧の変化を記録した。また、消去特性を説明するために、ゲート電極２７に電圧−１４Ｖから−２０Ｖまでの領域で消去時間を１０−７ｓから１ｓまで変化させつつフラットバンド電圧の変化を記録した。
【００７８】
図７は、図６のプログラム／消去特性を表すサンプルのリテンション特性を示す図面である。
【００７９】
図７の結果は、ゲート電極２７に印加される電圧２０Ｖ、プログラム時間０．１ｓの条件、ゲート電極２７に印加される電圧−２０Ｖ、消去時間１ｍｓの条件下で、室温でプログラム及び消去された状態で経過時間によるフラットバンド電圧の変化を記録した図面である。図７では、１０年（１０ｙｒ）後にも十分なメモリウィンドウを確保できるということを示す。
【００８０】
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００８１】
本発明は、半導体メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施形態による電荷トラップ型半導体メモリ素子を概略的に示す図面である。
【図２Ａ】本発明の実施形態による電荷トラップ層を製造する過程を示す図面である。
【図２Ｂ】本発明の実施形態による電荷トラップ層を製造する過程を示す図面である。
【図２Ｃ】本発明の実施形態による電荷トラップ層を製造する過程を示す図面である。
【図２Ｄ】本発明の実施形態による電荷トラップ層を製造する過程を示す図面である。
【図２Ｅ】本発明の実施形態による電荷トラップ層を製造する過程を示す図面である。
【図２Ｆ】本発明の実施形態による電荷トラップ層を製造する過程を示す図面である。
【図２Ｇ】本発明の実施形態による電荷トラップ層を製造する過程を示す図面である。
【図３】本発明の実施形態による電荷トラップ層を形成する工程フローチャートである。
【図４】比較例であって、ＺｎＯとＡｌ２Ｏ３とをそれぞれ一層ずつ形成する工程をＸサイクル反復する工程フローチャートである。
【図５】本発明の実施形態による工程フローチャートの方法であって、ＡＬＤ蒸着したＺｎＯ薄膜のＤＥＺ供給工程の比率の減少によるＺｎ組成変化図である。
【図６】本発明の実施形態の製造方法によって製作された電荷トラップ型半導体メモリ素子のプログラム／消去特性を示す図面である。
【図７】図６のプログラム／消去特性を表すサンプルのリテンション特性を示す図面である。
【符号の説明】
【００８３】
１０  電荷トラップ型半導体メモリ素子
１１  半導体基板
１３  第１不純物領域
１５  第２不純物領域
２０  ゲート構造体
２１  トンネル絶縁膜
２３  電荷トラップ層
２５  ブロッキング絶縁膜
２７  ゲート電極
【図１】
2008147655.tif 000003
【図２Ａ】
2008147655.tif 000004
【図２Ｂ】
2008147655.tif 000005
【図２Ｃ】
2008147655.tif 000006
【図２Ｄ】
2008147655.tif 000007
【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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