(57)【要約】      （修正有）【課題】フローティングゲート用導電膜を第１導電膜および第２導電膜を形成するが、第１導電膜の厚さを低くして横縦比を低め、素子分離膜を形成して素子分離膜内にボイドが発生しないようにするフラッシュメモリ素子の製造方法を提供する。【解決手段】第２マスク膜１１４のパターンに応じてエッチング工程を行って第２導電膜１１２の一部を除去する。除去される第２導電膜１１２の領域は、第２絶縁膜１１０が形成された素子分離領域であって、第２導電膜１１２の一部を除去して第２絶縁膜１１０が露出するようにパターニングする。これにより、第１導電膜１０４と第２導電膜１１２はフローティングゲート１１５になる。エッチング工程の際に、第２マスク膜１１４が全て除去されてもよいし、または一部残留してもよい。第２マスク膜１１４の残留物があれば除去する。【選択図】図１Ｇ
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【特許請求の範囲】
【請求項１】
半導体基板に第１絶縁膜および第１導電膜を形成する段階と、
前記第１導電膜、前記第１絶縁膜、および前記半導体基板をエッチングしてトレンチを形成する段階と、
前記トレンチが形成された領域に素子分離膜を形成する段階と、
前記第１導電膜と接するように第２導電膜を形成する段階と、
前記素子分離膜の上部の前記第２導電膜を除去する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
パターニングした第２導電膜および前記素子分離膜上に誘電体膜を形成する段階と、
前記誘電体膜上に第３導電膜を形成する段階と、
をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１導電膜は５０Å〜１００Åの厚さで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記トレンチを形成する段階は、
前記半導体基板に第１絶縁膜および第１導電膜を形成する段階と、
前記第１導電膜上にマスク膜パターンを形成する段階と、
前記マスク膜パターンに応じて前記第１導電膜および前記第１絶縁膜をパターニングする段階と、
前記マスク膜パターンに応じて前記半導体基板の一部を除去する段階を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記マスク膜パターンは、エッチング停止膜および酸化膜が積層された構造で形成されたことを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記エッチング停止膜は、窒化膜で形成することを特徴とする請求項５に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記第２導電膜をパターニングする段階は、
前記第２導電膜上に感光膜パターンを形成する段階と、
前記感光膜パターンに応じて前記第２導電膜をエッチングする段階と、
を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記感光膜パターンの開口部は、前記素子分離領域上に含まれることを特徴とする請求項７に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記第２導電膜のパターニング段階は、前記素子分離膜が露出するように行うことを特徴とする請求項７に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記第２導電膜をパターニングした後、前記感光膜パターンを除去する段階を含むことを特徴とする請求項７に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、面積の広いフローティングゲートの形成の際にボイド発生を防止するようにするフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の中でも、フラッシュメモリ素子は、データを格納する多数のメモリセルを含む。多数のメモリセルそれぞれにはフローティングゲートが形成され、前記フローティングゲートにはデータが格納される。集積度が増加するにつれて、フローティングゲートの幅も狭くなるが、フローティングゲートの面積および体積を確保するためにフローティングゲートの厚さを厚く形成する。ところが、厚さの増加により横縦比が増加する。これにより、素子分離膜を形成する際に、素子分離膜内にボイドが発生するおそれがあって素子の安定性が低くなるおそれがある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明の目的は、フローティングゲート用導電膜を第１導電膜および第２導電膜を形成するが、第１導電膜の厚さを低くして横縦比を低め、素子分離膜を形成して素子分離膜内にボイドが発生しないようにするフラッシュメモリ素子の製造方法を提供することにある。
【０００４】
本発明の他の目的は、素子分離膜の形成後、第２導電膜を厚く形成して後続のフローティングゲートの面積を確保するようにするフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明は、半導体基板に第１絶縁膜および第１導電膜を形成する段階と、第１導電膜、第１絶縁膜、および半導体基板をエッチングしてトレンチを形成する段階と、トレンチが形成された領域に素子分離膜を形成する段階と、第１導電膜と接するように第２導電膜を形成する段階と、素子分離膜の上部の第２導電膜を除去する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法を提供する。
【０００６】
パターニングした第２導電膜および素子分離膜上に誘電体膜を形成する段階と、誘電体膜上に第３導電膜を形成する段階とをさらに含む。この際、第１導電膜は５０Å〜１００Åの厚さで形成する。
【０００７】
トレンチを形成する段階は、半導体基板に第１絶縁膜および第１導電膜を形成する段階と、第１導電膜上にマスク膜パターンを形成する段階と、マスク膜パターンに応じて第１導電膜および第１絶縁膜をパターニングする段階と、マスク膜パターンに応じて半導体基板の一部を除去する段階とを含む。
【０００８】
マスク膜パターンはエッチング停止膜および酸化膜が積層された構造で形成し、エッチング停止膜は窒化膜で形成する。
【０００９】
第２導電膜をパターニングする段階は、第２導電膜上に感光膜パターンを形成する段階と、感光膜パターンに応じて第２導電膜をエッチングする段階とを含む。
【００１０】
感光膜パターンを形成する段階は、第２導電膜上に感光膜を形成する段階と、感光膜の一部に露光および現像工程を行う段階とを含む。
【００１１】
感光膜パターンの開口部は素子分離領域に含まれる。第２導電膜のパターニング段階は素子分離膜が露出するように行う。第２導電膜をパターニングした後、感光膜パターンを除去する段階を含む。
【発明の効果】
【００１２】
本発明は、フローティングゲートを第１導電膜および第２導電膜で形成するが、第２導電膜を素子分離膜の形成後に形成し、これを感光膜パターンに応じてパターニング工程を行うことにより、フローティングゲートの面積を増加させ、フローティングゲート用導電膜の形成の際にボイドが発生しないようにフラッシュメモリ素子を形成することができる。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００１４】
図１Ａ〜図１Ｈは本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００１５】
図１Ａを参照すると、半導体基板１００上にトンネル絶縁膜用第１絶縁膜１０２、フローティングゲート用第１導電膜１０４、エッチング停止膜１０６、および第１マスク膜１０８を形成する。第１絶縁膜１０２は酸化膜で形成することができ、第１導電膜１０４はポリシリコン膜で形成することができる。この際、第１導電膜１０４は５０Å〜１００Åの厚さで形成することができる。エッチング停止膜１０６は窒化膜で形成することができ、第１マスク膜１０８は酸化膜系列の物質で形成することが好ましい。
【００１６】
図１Ｂを参照すると、第１マスク膜（図１Ａ中の符号１０８）をパターニングし、パターニングされた第１マスク膜に応じてエッチング工程を行う。エッチング工程によってエッチング停止膜１０６、第１導電膜１０４、および第１絶縁膜１０２をパターニングし、半導体基板の一部を除去してトレンチ１００ａを形成する。エッチング工程の際に、第１マスク膜（図１Ａ中の符号１０８）が全て除去でき、残留する第１マスク膜（図１Ａ中の符号１０８）があれば除去する。この際、エッチング停止膜１０６の一部も除去できる。
【００１７】
図１Ｃを参照すると、トレンチ（図１Ｂ中の符号１００ａ）が完全に充填されるように第２絶縁膜１１０を形成する。第２絶縁膜１１０は酸化膜で形成することができる。第１導電膜１０４の厚さが集積度に比べて厚くないため、トレンチ１００ａの横縦比が低い。低い横縦比に基づいて、第２絶縁膜１１０はトレンチ１００ａ内にボイドを発生することなく均一に形成できる。
【００１８】
図１Ｄを参照すると、エッチング停止膜１０６が現れるように化学的機械的研磨（ＣＭＰ）工程を行う。これにより、第２絶縁膜１１０はトレンチ１１０ａが形成された領域にのみ残留し、残留した第２絶縁膜１１０は素子分離膜になる。
【００１９】
図１Ｅを参照すると、エッチング停止膜（図１Ｄ中の符号１０６）を除去する。これにより、第１導電膜１０４が露出し、素子分離膜１１０が第１導電膜１０４より高く突出する。
【００２０】
図１Ｆを参照すると、第１導電膜１０４を含んだ第２絶縁膜１１０の上部にフローティングゲート用第２導電膜１１２を形成する。第２導電膜１１２は、第１導電膜１０４と共にフローティングゲートとして用いられるので、ポリシリコン膜で形成することが好ましい。
【００２１】
この際、第２絶縁膜１１０が現れるように化学的機械的研磨（ＣＭＰ）工程を行い、第１導電膜１０４および第２導電膜１１２からなるフローティングゲートを形成することができる。ところが、フローティングゲート用第１導電膜１０４の厚さが薄いため、フローティングゲートの面積増加に対する効果が少なくなる。
【００２２】
これに対して、本発明では、フローティングゲート用第２導電膜１１２を形成するが、第２絶縁膜１１０を完全に覆うように形成した後、第２導電膜１１２をパターニングしてフローティングゲートを形成する。より具体的に説明すると、次の通りである。
【００２３】
第２導電膜１１２の上部に第２マスク膜１１４を形成する。第２マスク膜１１４は感光膜で形成することができ、活性領域の幅に合わせて露光および現像工程を行うことにより、第２マスク膜１１４のパターンを形成する。
【００２４】
図１Ｇを参照すると、第２マスク膜１１４のパターンに応じてエッチング工程を行って第２導電膜１１２の一部を除去する。除去される第２導電膜１１２の領域は、第２絶縁膜１０８が形成された素子分離領域であって、第２導電膜１１２の一部を除去して第２絶縁膜１０８が露出するようにパターニングする。これにより、第１導電膜１０４と第２導電膜１１２はフローティングゲート１１５になる。エッチング工程の際に、第２マスク膜１１４が全て除去されてもよく、或いは一部残留してもよい。第２マスク膜１１４の残留物があれば除去する。
【００２５】
図１Ｈを参照すると、フローティングゲート１１５および第２絶縁膜１１０の表面に沿って誘電体膜１１６を形成し、誘電体膜１１６の上部にコントロールゲート用第３導電膜１１８を形成する。
【００２６】
前述した本発明の技術思想は好適な実施例で具体的に述べられたが、これらの実施例は発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内において、多様な変形を加え得ることが理解できるであろう。
【図面の簡単な説明】
【００２７】
【図１Ａ】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１Ｂ】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１Ｃ】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１Ｄ】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１Ｅ】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１Ｆ】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１Ｇ】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１Ｈ】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００２８】
１００    半導体基板
１０２    第１絶縁膜
１０４    第１導電膜
１０６    エッチング停止膜
１０８    第１マスク膜
１１０    第２絶縁膜
１１２    第２導電膜
１１４    第２マスク膜
１１６    誘電体膜
１１８    第３導電膜
【図１Ａ】
2008218977.tif 000003
【図１Ｂ】
2008218977.tif 000004
【図１Ｃ】
2008218977.tif 000005
【図１Ｄ】
2008218977.tif 000006
【図１Ｅ】
2008218977.tif 000007
【図１Ｆ】
2008218977.tif 000008
【図１Ｇ】
2008218977.tif 000009
【図１Ｈ】
2008218977.tif 000010