(57)【要約】【課題】本発明の目的は、フレキシブル基板との適合性を有するトランジスタデバイスを提供することにある。【解決手段】本発明のトランジスタデバイスは、フレキシブル基板と、トランジスタデバイスのゲートおよびゲート線の一部を形成するパターン化されたゲート金属と、前記ゲート金属の上面および側面のみを被覆する陽極酸化処理層を備える第１ゲート誘電体層であって、前記ゲート金属で被覆されていない前記フレキシブル基板上の領域に前記ゲート誘電体層が最小限に配置された第１ゲート誘電体層と、少なくとも前記第１ゲート誘電体層上の一部に配されたソースおよびドレイン接点と、少なくとも前記ソースおよびドレイン接点の間に配され、該ソースおよびドレイン接点と物理的および電気的接触を有する薄膜半導体材料と、を備える。【選択図】なし【特許請求の範囲】
【請求項１】
フレキシブル基板と、
トランジスタデバイスのゲートおよびゲート線の一部を形成するパターン化されたゲート金属と、
前記ゲート金属の上面および側面のみを被覆する陽極酸化処理層を備える第１ゲート誘電体層であって、前記ゲート金属で被覆されていない前記フレキシブル基板上の領域に前記ゲート誘電体層が最小限に配置された第１ゲート誘電体層と、
少なくとも前記第１ゲート誘電体層上の一部に配されたソースおよびドレイン接点と、
少なくとも前記ソースおよびドレイン接点の間に配され、該ソースおよびドレイン接点と物理的および電気的接触を有する薄膜半導体材料と、を備えることを特徴とするトランジスタデバイス。
【請求項２】
フレキシブル基板と、
トランジスタデバイスのゲートおよびゲート線の一部を形成するパターン化されたゲート金属と、
前記ゲート金属の上面および側面のみを被覆する陽極酸化処理層を備える第１ゲート誘電体層であって、前記ゲート金属で被覆されていない前記フレキシブル基板上の領域に前記ゲート誘電体層が最小限に配置された第１ゲート誘電体層と、
前記第１ゲート誘電体層の上面に配された第２ゲート誘電体層と、
少なくとも前記第１ゲート誘電体層上の一部に配されたソースおよびドレイン接点と、
少なくとも前記ソースおよびドレイン接点の間に配され、該ソースおよびドレイン接点と物理的および電気的接触を有する薄膜半導体材料と、を備え、
前記ソースおよびドレイン接点と前記半導体材料とが第２ゲート誘電体層と少なくとも部分的に物理的接触を有することを特徴とするトランジスタデバイス。
【請求項３】
請求項２に記載のトランジスタデバイスであって、
前記半導体材料が半導体ポリマーを備えることを特徴とするトランジスタデバイス。
【請求項４】
請求項２に記載のトランジスタデバイスであって、
前記半導体材料が非晶質シリコンを備えることを特徴とするトランジスタデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフレキシブル基板上に形成されたトランジスタデバイスに関し、より詳細には、パターン化された金属を陽極酸化処理することにより形成された第１誘電体層と、その上に形成された任意の第２誘電体層を含むデバイスに関する。
【背景技術】
【０００２】
現在、平面パネルディスプレイデバイスには数々の種類および製造技術が存在し、例えば、コンピュータディスプレイやテレビモニタなどがある。本明細書においては、「ディスプレイ」は通常そのようなデバイスを全て含むものとする。ディスプレイはアクティブマトリクスまたはパッシブマトリクスエレメントから成り、透過性または反射性を有する。これらのディスプレイの画素、すなわちピクセルの中心には通常、薄膜トランジスタ（ＴＦＴ）が存在する。透過性および反射性を有するディスプレイは通常、ポリシリコンまたはアモルファスシリコン薄膜トランジスタを含む。有機半導体薄膜トランジスタもその重要性を増している。
【０００３】
ディスプレイは一般的に、少なくとも基板とバックプレーンとから成る。バックプレーンはディスプレイの電気的相互接続を形成し、通常、電極と、キャパシタと、トランジスタとを含み、ディスプレイを構成する個々のピクセルへ接続する。基板はバックプレーンを支える構造を形成し、通常この構造上に（必ずしも全ての場合においてそうではないが）バックプレーンが形成される。基板は、リジッドまたはフレキシブル基板に分類することができる。その分類からも分かるように、リジッド基板は曲げたり、撓らせたり、変形させるようにはできていない。コンピュータディスプレイ（デスクトップおよびポータブル）、テレビモニタ、携帯電話、ＰＤＡディスプレイなどの多くの用途においては、剛性を有することが望ましい。しかし用途によっては、曲げたり、折ったり、丸めたりできるフレキシブルディスプレイが望ましい場合もある。これらの用途に適合するためには、基板およびバックプレーンは十分な柔軟性を有する必要がある。
【０００４】
現在、バックプレーンをリジッド基板上に形成する方が、フレキシブル基板上に形成するより、周知であり一般的である。フレキシブル基板の使用に対する制限の多くは、薄膜トランジスタ（ＴＦＴ）などバックプレーンを構成するデバイスのプロセス要件や構造に起因している。
【０００５】
例えば、図１に示す、先行技術による一般的なＴＦＴディスプレイアレイのバックプレーン回路１０の概略図では、２つのピクセル６、８が説明されている。電気的相互接続１２および１４が制御線を形成しており、これらはＴＦＴ２０、２２のゲート電極１６、１８に接続されている。データ線２４がＴＦＴ２０、２２のソース電極２８、３０に接続されている。データ線２４、２６に接続されたデータドライバ（図示せず）がピクセル電圧を供給し、これがピクセル電極に印加される。ＴＦＴ２０、２２のドレイン電極３２、３４がピクセル電極４０、４２に接続されている。一般的なバックプレーンは、前述のピクセルと同一のものを数十億個含むものと理解される。
【０００６】
１つの典型的な例として、リジッド基板（ガラスなど）上に一連の堆積やエッチングを施すことによりバックプレーン１０を形成することができる。少なくともピクセル電極４０、４２上に活性媒体（液晶など、図示せず）が堆積されている。偏光フィルムがディスプレイのいずれの側かに設置されたとき、ピクセル電極により発生される電圧または電流に対応して、活性媒体の局所領域の光学特性を変更することができる。例えば、所定のピクセルにおける活性媒体は、ピクセル電極に印加される電圧に対応して透明または半透明になり、そのピクセルの位置が長方形、ドット等に見える。活性材料上にカラーフィルタまたはフィルターグリッド（図示せず）を重ねることにより、カラーの長方形、ドット等に見える。バックプレーンマトリクスを構成する複数のピクセルそれぞれのＴＦＴを個々に指定することにより、アレイ上に像を形成することができる。
【０００７】
図２は、先行技術によるＴＦＴスタック４４の典型的な構成要素を図示した切り取り正面断面図である。スタック４４の基部には基板４６があり、この上にゲート金属４８が形成されている。基板４６は典型的に、ガラスなどの剛性を有する透明な材料である。しかしながら、下記でさらに説明するとおり、プラスチックなどのフレキシブル材料が一層重要性を増している。誘電体層５０がゲート金属４８上に形成されており、ゲート電極およびゲート線をその上の層から電気的に絶縁している。ソース電極５２およびドレイン電極５４は、一部ゲート電極４８を覆うように形成されており、半導体活性領域５６がソースおよびドレイン電極５２、５４の間にそれらと電気的に接触をするよう形成されている。その上に種々の絶縁層（５８など）および接触層（６０など）が形成されている。
【０００８】
本発明にとりわけ関連して、前記誘電体層５０は化学蒸着（ＣＶＤ）などの比較的高温なプロセスで典型的に形成される。この高温プロセスはほとんどの場合、典型的なリジッド基板との適合性を有する。しかしながら、フレキシブルディスプレイ、センサアレイ等の生産のため、フレキシブル基板を使用したいとの要望が存在する。残念ながら、フレキシブル基板の材料は、高温蒸着プロセスの典型的な高温に耐えることができない。例えば、約１５０℃を超える温度では、典型的なフレキシブル基板材料は変形する。また、高温のプロセスで形成された誘電体層は高い内部機械的応力を示し、基板を変形させて続くプロセスのステップのアライメントを困難にする。
【０００９】
フレキシブル基板と適合する蒸着プロセスを開発するために努力が重ねられてきたが、これまでは効果的な結果が得られることなく、失敗に終わってきた。例えば、誘電体層を形成するための低温蒸着プロセスが開発されたが、これらのプロセスにより形成された誘電体層は、高密度のピンホールや過度のリーク電流といった理由から、典型的に質が悪く性能の悪いものばかりだった。比較的高密度または厚い誘電体層を形成することにより誘電体層の品質を向上させる試みは、不適切であるという結果になった。なぜなら、誘電体層の密度または厚さが増加するに従い、誘電体層内の機械的応力も増加し、基板を変形させてしまい、続く行程のアライメントを困難にしてしまうからである。また、適切なゲート誘電体の動作静電容量を得ようとすれば、誘電体層の厚さが制限されてしまう。
【００１０】
フレキシブル基板を使用することのもう１つの障害は、表面粗さである。フレキシブル基板の表面粗さは、ガラスなどの伝統的非フレキシブル基板のそれよりも相対的に高い。材料の移動度を決定する高分子鎖の組成に影響するため、表面粗さは有機半導体に堆積を行う上で重要である。粗い基部に有機半導体を形成すると効果の無い自己組織性が得られ、移動度も悪くデバイス性能も悪い。
【００１１】
表面粗さの問題を解決しようと、比較的厚い誘電体層を形成することに再び注目が向けられたが、そのような厚い誘電体層は前記の応力の問題や、厚さに起因する静電容量の問題を引き起こすだけでなく、いわゆるステップカバレッジ問題（例えば、ゲート電極の上部、側面、角部における不均一な層厚）が生じ、これに関連して寄生容量やショートを制御するのが困難である。
【００１２】
【特許文献１】米国特許第５，５９８，０１１号明細書
【特許文献２】米国特許第５，８７４，７４６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、フレキシブル基板との適合性を有するトランジスタデバイスを提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、薄膜トランジスタの形成方法およびその構造に関するものであり、より詳細には、低温プロセス（例えば、１５０℃以下）によって形成されるゲート誘電体に関する。この方法およびそれにより形成された構造はフレキシブル基板との適合性を有し、例えば、フレキシブルディスプレイやセンサアレイなどの生産を可能にする。このようにして新規のフレキシブルディスプレイや新規のフレキシブルセンサアレイが実現される。
【００１５】
本発明のトランジスタデバイスは、フレキシブル基板と、トランジスタデバイスのゲートおよびゲート線の一部を形成するパターン化されたゲート金属と、前記ゲート金属の上面および側面のみを被覆する陽極酸化処理層を備える第１ゲート誘電体層であって、前記ゲート金属で被覆されていない前記フレキシブル基板上の領域に前記ゲート誘電体層が最小限に配置された第１ゲート誘電体層と、少なくとも前記第１ゲート誘電体層上の一部に配されたソースおよびドレイン接点と、少なくとも前記ソースおよびドレイン接点の間に配され、該ソースおよびドレイン接点と物理的および電気的接触を有する薄膜半導体材料と、を備える。
【００１６】
また、本発明の第１の態様による方法は、ゲート金属をフレキシブル基板に堆積することから始まる。ゲート金属は、トランジスタゲート構造およびゲート線を形成するようパターン化されている。次に、ゲート金属は陽極酸化処理され、パターン化されたゲート金属によって自己パターン化（ｓｅｌｆ−ｐａｔｔｅｒｎｉｎｇ）された第１誘電体層を形成する。次に、第１誘電体層上に低温プロセスにより第２誘電体層が形成または堆積される。その後第２誘電体層は、陽極酸化処理された第１誘電体層の幅に概ねなるようパターン化される。重要なことは、ここまでのプロセスにおいて全てのステップが低温で、望ましくは１５０℃以下で行われるということである。したがって、誘電材料はゲート金属上にのみ存在することになり、誘電体による内部応力を最小限に抑えることにより基板の変形を最小限に抑えた構造が提供される。
【００１７】
本発明の第２の態様によれば、第２の誘電体層は比較的平滑かつ均一な上面が得られるよう堆積され、続いてこの上に半導体層が堆積される。この平滑かつ均一な上面により、有機半導体材料は自己組織化することが可能で、その材料の層において所望の電子／正孔移動度が得られる。
【００１８】
上記は、本発明の多くの独特な態様、特徴、効果の概要である。この概要が全てを包括しているわけではない。また、本発明の例としてディスプレイ装置に関連して説明したが、同様に、放射線検出器（Ｘ線、レーダ等）など他のアッセンブリのアレイや、微小電気機械システム（ＭＥＭＳ）、フレキシブルアンテナ、または一般的に、センサまたはアクチュエータのアッセンブリ、または回路素子のアッセンブリを作製することができる。したがって、本発明の請求項に照らして、本発明のこれらおよび他の態様、特徴、効果は、以下の詳細な説明および添付の図面からより明白になる。
【発明を実施するための最良の形態】
【００１９】
本発明の第１実施形態に従って図３Ａ−３Ｆに示すとおり、フレキシブル基板７２上にＴＦＴ構造スタックが形成されている。フレキシブル基板７２はポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）などのプラスチックフィルムや、鋼などの金属フォイル、薄いガラス板等のいずれであってもよい。まず、タンタルの層７４を基板７２上にスパッタリングまたは熱蒸発により堆積する。その後、タンタル層７４上にマスク７６を、例えば従来のフォトリソグラフィーやＷｏｎg他の米国非仮出願第１１／１９３，８４７号（Ｗｏｎg他と称する）および同出願に引用される参考文献（米国特許第６，７４２，８８４号および米国特許第６，８７２，３２０号を含む）に教示されているパターン印刷技術などを用いて形成する。続いて、マスク７６によってその下の層７４の一部を保護しながらこの構造をエッチングし、図３Ｂに示すようにタンタルゲート構造７８を画定する。
【００２０】
ここまでの工程の代替として、基板７２上にまずアルミニウム層を堆積し、パターン化することによりゲート基礎構造を形成することができる。そのゲート基礎構造上に前記タンタル層７４を堆積する。タンタル層は、基板７２上にアルミニウム製基礎構造を取り囲むようパターン化される。本発明では必ずしも必要とされないが、必要とされれば、このタンタル／アルミニウムのゲート構造により、ゲート線や同様の構造の伝導性を向上させることができる。
【００２１】
図３Ｃを参照して、製作中の構造は次に陽極酸化処理されてタンタルゲート構造７８上にＴａ２Ｏ５の誘電体層８０を形成する。陽極酸化処理の条件およびパラメータ、またそのようにして得られたＴａ２Ｏ５の厚さ制御については、図４Ａ−４Ｂを参照しながら下記に詳細に説明する。しかし、この工程の結果、タンタルゲート構造７８は均一な厚さを有するＴａ２Ｏ５誘電体層８０によって完全に覆われることになる。この誘電体層８０を形成するための陽極酸化処理工程の１つの利点は、タンタルゲート構造７８のカバレッジが均一な厚さを有することである。これにより、他の方法により誘電体層を形成したときに比べ、より均一な電気容量を提供することができる。陽極酸化されたＴａ２Ｏ５層８０はまた、その隅部が丸くなっており、以降の層に対して良いステップカバレッジを提供する。さらに、陽極酸化処理により密度カバレッジも均一になり、面積の大きなアレイ用の溶解法による誘電体（有機誘電体）によって発生するピンホールよりもピンホールが減少する。
【００２２】
次に、図３Ｄに示すように、Ｔａ２Ｏ５の誘電体層８０および基板７２の露出部上にソース／ドレイン金属層８２を堆積してもよい。ソース／ドレイン金属層８２は一般的にクロム接着層または他の適当な金属の接着層を有する金から成り、スパッタリングまたは熱蒸着により約２０−１００ｎｍの厚さに蒸着される。次にソース／ドレインマスキング構造８４が、例えば従来のフォトリソグラフィーやＷｏｎｇ他に教示されているようなパターン印刷技術によって、層８２上に形成される。
【００２３】
ここまでで形成された構造は、マスキング構造８４を利用してソース／ドレイン金属層の一部がエッチングにより除去され、ソース電極８６およびドレイン電極８８が残る。さらに、Ｔａ２Ｏ５の誘電体層８０はエッチングに対して耐性があるため、予めその上に堆積されたその部分のソース／ドレイン金属層がエッチングにより除去された後もそのままである。従来の金属エッチング用化学物質が使用できる。この時点における構造は図３Ｅに示すとおりである。
【００２４】
図３Ｆに本発明に係る本実施例の最終ステップが図示されている。ＴＦＴ製造方法のこの段階において、ポリチオフェンなどのポリマー半導体材料９０または他の適当なポリマーが、ソース電極８６とドレイン電極８８の間の領域に堆積されている。この際の堆積は、スピンコーティング、パターン印刷、ドロップキャスティング、または材料を正確に堆積できる固体デバイス製造に関する当該技術分野において周知の同様の技術を用いて実施される。この他には、スパッタリングにより堆積された酸化亜鉛や、熱蒸着により蒸着されたペンタセンなどの有機半導体、その他の関連材料などが利用できる。半導体材料によっては、ソースおよびドレインの接点を堆積、パターン化する前に半導体を堆積、パターン化することが望ましい。
【００２５】
前述のタンタルゲート構造７８の陽極酸化処理において、Ｔａ２Ｏ５の誘電体層８０の厚さはある程度制御可能である。例えば、本発明の一実施例によれば、陽極酸化処理は常温、約１８Ａ／ボルト、Ｔａ２Ｏ５２ｎｍ毎に約１ｎｍのタンタルを消費して行われる。図４Ａに示すとおり、約１５０ボルトの制限電圧で、厚さ２７０ｎｍのＴａ２Ｏ５層が得られる。また、図４Ｂに示すとおり、約７５ボルトの制限電圧では厚さ１３５ｎｍのＴａ２Ｏ５層が得られる。図５は制限電圧に対するＴａ２Ｏ５誘電体層の厚さを示すグラフであり、図６は制限電圧とそれにより得られるＴａ２Ｏ５誘電体層の静電容量を示すグラフである。
【００２６】
図４Ａおよび４Ｂから分かるように、Ｔａ２Ｏ５層８０は、ゲート構造７８の上面から側面にかけての移行部分を含み、比較的均一にタンタルゲート構造７８を被覆している。これにより、本発明は先行技術によるステップカバレッジの問題を解決することができる。
【００２７】
図７は図３に示し、説明したプロセスに従って作製されたデバイスのＴＦＴデバイス特性を示す。動作電圧は静電容量によって制御されており、これは陽極酸化処理における制限電圧により調整することができる。図７に示すとおり、デバイスはＴＦＴとして有効に稼働する。この例において使用された半導体ポリマーはポリチオフェン誘導体である。
【００２８】
また、個々のＴＦＴの形成に加えて、本発明に係るゲート誘電体は、上記タイプの相互接続されたＴＦＴアレイにおけるゲートとデータ金属線を絶縁するために使用される。ゲートとデータ金属線とが重なり合う部分においてショートが起きないことは重要であり、このためにゲート誘電体を用いれば、線を絶縁するための更なる作製工程は不要である。したがって、当業者には自明のことであるが、上記の手法は重なり合う金属アドレス線の絶縁に利用できる。
【００２９】
Ｔａ２Ｏ５誘電体層８０はタンタルゲート構造７８上にのみ形成されていることが、前述から理解できるであろう。これに対して先行技術においては、誘電材料は基板全体およびその上の中間構造上に連続したフィルムとして典型的に堆積される。スパッタリングまたはＰＥＣＶＤによる材料の連続したフィルムは、典型的に高い機械応力を有する。これは、フィルムの内部構造と、基板とは異なる熱膨張とによるものである。そのような連続したフィルム内の応力は、その柔らかさと低い弾性率とに起因してプラスチック基板を変形してしまうことが多い。これにより、デバイスの以降の層のアライメントを困難または不可能にする。本発明に係る選択的なＴａ２Ｏ５誘電体層８０の形成は、材料により被覆される面積が小さいため、内部応力を大幅に減少させる。これにより、誘電体層の形成に引き続き、正確なレジストレーション（ｒｅｇｉｓｔｒａｔｉｏｎ）を可能にする。
【００３０】
さらに、典型的な先行技術による高性能パターン化誘電体層は、高温処理（例えば１６０℃以上）および粒子数の少ないクリーンルームにより得られる。前述のとおり、これらの高温処理はフレキシブル基板用材料との適合性がない。ＰＥＣＶＤの代わりにプリント技術を利用することで、全くの低温処理となる。さらなる利点として、パターン作製にプリント技術を利用することで、超クリーン処理環境の要件が緩和される。
【００３１】
前述のとおり、典型的なフレキシブル基板の材料堆積面は、ガラスなどのリジッド基板と比較して表面が粗い。この表面粗さは、基板上に堆積される各種層、とりわけ誘電体層によって本質的に複製される。前述のとおり、誘電体層を厚く形成することによりこの表面厚さを多少減少させることはできるが、ひずみや静電容量上の問題から誘電体層の厚さは制限される。半導体層の直下の層の表面粗さが、半導体層の性能特性（例えば、電子／正孔移動度）に影響する。したがって、半導体材料が形成される面の粗さを減少させる機構を設けることが望ましい。
【００３２】
本発明の第２実施形態に従って、上記実施形態のＴａ２Ｏ５誘電体層上に第２誘電体層が形成される。まず図８を参照して、ＴＦＴ構造スタック１００がフレキシブル基板１０２上に形成されている。フレキシブル基板１０２はプラスチックフィルムまたは前述の他の材料でもよい。タンタルの層１０４が基板１０２上に堆積されている。タンタル層１０４上に、例えばパターン印刷技術によりマスク１０６が形成される。マスク１０６によってその下の層１０４の領域を保護しながらエッチングし、図９に図示したとおり、タンタルゲート構造１０８を画定する。必要であれば、アルミニウム／タンタルの組み合わせを本実施例で使用することも可能である。
【００３３】
図１０を参照して、この工程途中の構造は陽極酸化処理されて、タンタルゲート構造１０８上にＴａ２Ｏ５誘電体層１１０が形成される。陽極酸化処理時の制御電圧により、Ｔａ２Ｏ５誘電体層１１０の厚さを変更することができる。これにより、静電容量が制御され、ＴＦＴの動作電圧が制御される。ここで注目すべきは、この工程により得られるタンタルゲート構造１０８は均一な厚さを有するＴａ２Ｏ５誘電体層１１０により完全被覆されていることである。
【００３４】
基板およびその上に形成される各種層にも伝達される比較的粗い表面の悪影響を軽減するため、本実施形態に従って、図１１に示すとおり、第２誘電体層１１２がＴａ２Ｏ５層１１０の次に塗布されている。第２誘電体層１１２を構成する材料は、使用される半導体材料、堆積方法、その層の所望厚さ、所望の電気特性（例えば静電容量）などに依存する。第２誘電体層１１２は、窒化ケイ素や酸化ケイ素などの無機材料、またはポリ４ビニルフェノール（ＰＶＰ）や他のポリマーなどの有機材料、または自己組織化単分子層オクタデシルトリクロロシランなどから構成される。堆積方法は、ＰＥＣＶＤ、スパッタリング、スピンコーティング、ジェット印刷等の便利な低温方法（例えば、１６０℃以下）のいずれであってもよい。この第２誘電体層材料として何を選択するかが、誘電体層と半導体材料との物質界面を決定する。したがって、この層に適切な材料を選択することにより、得られるＴＦＴの構造の物理特性および電気特性が制御できる。
【００３５】
基板上に連続して形成された層により、形成された構造内に機械応力が生じる。この応力により、フレキシブル基板は容易に縮んだり膨張したりする。たとえわずかな寸法の変化であっても（ランアウトという）構造のアライメントに影響し、それ以降の製造工程を不可能にする。上記第１実施形態の利点は、基板上には最小限の材料しか残らないという点である。したがって、応力とランアウトが減少し、加工中の基板の変形が排除できるということである。図１２に示すとおり、同様のゴールを頭に描きつつ、第２実施形態によれば、第２誘電体層１１２の一部を除去する任意のステップを行うこともできる。マスク１１４は、Ｔａ２Ｏ５とゲート構造１０８とを概ね覆う層１１２の表面に対して、例えばパターン印刷などによって形成される。これは図１２に図示されている。層１１２の露出部を除去し、第２誘電体アイランド１１６を形成するためにエッチングを施してもよい。マスク１１４を除去すると、図１３に図示した構造が得られる。
【００３６】
本第２実施形態において、陽極酸化処理された誘電体（Ｔａ２Ｏ５層）は、金属の重なり部に分路を発生させることなく第２誘電体層１１２のエッチングを可能にする。余分な第２誘電体層１１２を除去することにより、重ね合わせ構造内の内部応力をさらに減少させ、ランアウトの問題が解決される。この実施形態についての残りの説明は、誘電体層１１２をエッチングして第２誘電アイランド１１６を形成することについて説明するが、このエッチングは任意であり、その他の説明は、第２誘電体層１１２をエッチングしていないデバイスにも等しく適用できることが理解されるべきである。
【００３７】
次に、図１４に示すとおり、ソース／ドレイン金属層１１８を構造上に堆積することができる。ソース／ドレイン金属層１１８は典型的に金とクロムの接着層から成り、スパッタリングまたは熱蒸着により約２０−１００ｎｍの厚さに蒸着される。次に、層１１８上に、例えばパターン印刷技術などにより、ソース／ドレインマスク構造１２０が形成される。
【００３８】
次に、ここまでの構造は、マスク構造１２０によって露出されたソース／ドレイン金属層１１８部分を除去するためにエッチングされ、ソース電極１２２とドレイン電極１２４とが残る。この段階における構造は図１５に示すとおりである。
【００３９】
本発明に係る実施形態の最終ステップを図１６に示す。ＴＦＴ製造のこの段階において、ポリチオフェンまたは他の適当なポリマーから成るポリマー半導体材料１２６が、ソース電極１２２とドレイン電極１２４との間の領域に堆積される。この堆積は、個体デバイス作製において材料を正確に堆積することのできる、スピンコーティング、パターン印刷、ドロップキャスティング、または当該技術分野で周知の同様の技術により行うことができる。
【００４０】
本実施形態のさらなる利点は、各ピクセルのＴＦＴと関連したピクセル蓄積キャパシタを、例えば前述のＴＦＴデバイスの陽極酸化処理と同時に陽極酸化処理することによりＴａ２Ｏ５で形成することができることである。これにより、第２誘電体材料を有するＴＦＴは低寄生容量で高デバイス性能を実現できる。これにより、所望の高口径比で物理的により小さな蓄積キャパシタをピクセルアレイ上に形成することができる。
【００４１】
前述の工程によって、ポリマーベースのＴＦＴを作製した。図１７はそのような構造の断面の光学顕微鏡写真であり、その大きさは１８０ピクセル×１８０ピクセルである。この例においては、陽極酸化処理されたＴａ２Ｏ２誘電体層は厚さ９０ｎｍで、その上に１２０℃で堆積された厚さ３０ｎｍのＳｉＯ２の第２誘電体が形成されている。使用した半導体材料はポリチオフェン誘導体で、前述の例において使用したタイプと同様である。移動およびデバイス出力特性について、図１８Ａおよび１８Ｂに示す。第２誘電体を使用することによって、デバイス性能にも利点があることに注目されたい。改良されたゲート誘電体／半導体界面、電子／正孔移動度およびバイアス応力等の変数が最適化される。
【００４２】
本発明の第３実施形態に従って、前述の二重誘電体構造を組み込んだ非晶質シリコンベースＴＦＴが作製される。本実施形態のステップおよび行程を図１９−２７に示す。この時点までの工程は、第１、第２実施形態について前述した内容と同様である。図１９に示すとおり、ＴＦＴ構造スタック１３０がフレキシブル基板１３２上に形成されている。基板１３２上にタンタルの層１３４が堆積され、そのタンタル層１３４上に例えばパターン印刷技術よりマスク１３６が形成されている。次に、下の層１３４をマスク１３６で保護しつつ構造をエッチングする。図２０に示すとおり（必要であれば、前述のアルミニウム／タンタルの組み合わせを本実施形態に使用することも可能である）タンタルゲート構造１３８が形成されている。図２１に示すとおり、次に構造は陽極酸化処理されて、タンタルゲート構造１３８上にＴａ２Ｏ５の誘電体層１４０が形成される。この誘電体層１４０の厚さは陽極酸化処理中の制限電圧によって制御される。
【００４３】
この時点で、第２誘電体層１４２がＴａ２Ｏ５上に塗布される。第２誘電体層１４２を構成する材料は使用される半導体材料、堆積方法、当該層の所望厚さ、所望の電気特性（例えば静電容量）等によって異なる。１つの例に従えば、第２誘電体層１４２はＰＥＣＶＤにより堆積されたＳｉ３Ｎ４、ＳｉＯ２、および関連した組成を有する。
【００４４】
図２２を参照して、非晶質シリコン（ａ−Ｓｉ）の半導体層１４４が当該技術分野で周知の低温手段により、構造上に堆積されている。この上に、高濃度ドープ非晶質シリコンＮ＋ソース／ドレイン接触層１４６が堆積されている。
【００４５】
連続した第２誘電体層１４２、半導体層１４４、およびＮ＋層１４６によって生じる内部応力を軽減するため、図２３に示すとおり、これらの層部分をマスキングして除去する任意の工程を実施してもよい。層１４６の表面上且つ、概ねＴａ２Ｏ５層１４０とゲート構造１３８とを覆う位置にパターン印刷によりマスク１４８が形成されている。層１４２、１４４、１４６の一部を除去するためにエッチングを行うと、図２４に示すデバイスが得られる。
【００４６】
図１４から１６の説明では、連続した層が基板を被覆する層カバレッジを最小限にするため、エッチングを行うことが任意の工程として想定されていた。この第３実施形態においても、基板上の層カバレッジを最小化するために連続した層をエッチングすることは任意である。しかし以下に説明するとおり、この任意のエッチング工程は行われておらず、この任意の工程なしでも同様の工程により同様の結果が得られることを想定する。
【００４７】
図２５を参照して、ここでもまた従来のフォトリソグラフィーやＷｏｎｇ他に教示されるようなパターン印刷技術により、ソース／ドレイン電極金属層１５０が層１４６上に、ソース／ドレインマスキング構造１５２が層１５０上に形成されている。ソース／ドレイン金属はＣｒ、ＴｉＷ、Ａｌなどの従来の金属でよい。図２６に示すとおりマスキング構造１５２によって露出されたソース／ドレイン電極金属層１５０の一部をエッチングして除去し、パターン化されたソース電極１５４ｓとドレイン電極１５４ｄが得られる。ソースおよびドレイン電極１５４ｓ、１５４ｄはＮ＋層１４６をエッチングする際のマスクとして利用でき、図２７に示す最終構造が得られる。
【００４８】
本第３実施形態に係るデバイスを作製し、試験した。図２８Ａ−２８Ｃはそのようなアレイのいくつかのピクセルの光学顕微鏡写真である。図２８Ａはいくつかの完全なピクセルを示し、各ピクセルはＴＦＴ、キャパシタ、導体パッドを含む。図２８Ｂはゲート誘電体によるゲート金属のカバレッジを示す断面図である。図２８ＣはＴａゲート線とデータ金属線の重なりを示す断面図であり、Ｔａデータ金属を陽極酸化処理した際のＴａ２Ｏ５生成物により絶縁されている。これらから分かるとおり、本発明は優れたステップカバレッジを提供する。
【００４９】
本第３実形態に係るデバイスの性能を測定した結果を図２９Ａおよび２９Ｂに示す。ａ−Ｓｉの場合はポリマーベースのＴＦＴと同様、第２の誘電体を設けることによりデバイスの性能が改善することに注目されたい。ゲート誘電体／半導体界面の改善により、電子／正孔移動度やバイアス応力といった変数が最適化され、フレキシブル基板上でありながら、高温デバイスと同様の高性能が得られる。ＴＦＴ上にない、もしくはＴＦＴに関連しない層材料は、内部応力を減少させるために除去することができる（しかしながら、低ストレスのソース／ドレイン金属層、とりわけＰＥＣＶＤにより蒸着された層よりも低ストレスで蒸着する技術が存在することに注目されたい。）
【００５０】
本発明のトランジスタデバイスを作製する方法は、パターン化されたゲート金属層であって少なくともトランジスタゲートとゲート線の一部を含むゲート金属層をフレキシブル基板上に形成するステップと、陽極酸化処理により、パターン化されたゲート金属層の表面上に第１ゲート誘電体層を形成するステップであって、前記第１ゲート誘電体層が前記ゲート金属により被覆されていない前記フレキシブル基板の領域に最小限に配されるステップと、前記第１ゲート誘電体層上の少なくとも一部にソースおよびドレイン接点を形成するステップと、前記ソースおよびドレイン接点と電気的および物理的接点を有する半導体領域を形成するステップであって、前記半導体領域がポリマーベースの半導体材料を備えるステップと、を備える。
【００５１】
また、本発明のトランジスタデバイスを作製する方法は、パターン化されたゲート金属層であって少なくともトランジスタゲートとゲート線の一部を含むゲート金属層をフレキシブル基板上に形成するステップと、陽極酸化処理により、パターン化されたゲート金属層の表面上に第１ゲート誘電体層を形成するステップであって、前記第１ゲート誘電体層が前記ゲート金属により被覆されていない前記フレキシブル基板の領域に最小限に配されるステップと、前記第１ゲート金属の概ね上面に配された第２ゲート金属を形成するステップであって、前記第１ゲート誘電体層および前記ゲート金属により被覆されていない前記フレキシブル基板の領域に前記第２ゲート誘電体層が最小限に配されるステップと、前記第２ゲート誘電体層上の少なくとも一部、且つ該第２ゲート誘電体層と物理的接触を有するようにソースおよびドレイン接点を形成するステップであって、前記ソースおよびドレイン接点が互いに離間して半導体領域を形成するステップと、を備える。
【００５２】
また、トランジスタデバイスを作製する方法は、フレキシブル基板上にゲート金属層を蒸着するステップと、ゲート金属をパターン化して半導体素子のゲート構造を形成するステップと、ゲート構造の側面および上面に第１ゲート誘電体層を形成するためにゲート構造を陽極酸化処理するステップであって、これにより第１ゲート誘電体層がゲート構造と自己パターン化するステップと、前記ゲート誘電体層上に低温プロセスにより第２ゲート誘電体層を形成するステップであって、前記第１ゲート誘電体層および前記ゲート構造により被覆されていない前記フレキシブル基板の領域上に第２ゲート誘電体層が最小限に配されるステップと、を備え、内部応力を最小限に抑えた構造を提供する。
【００５３】
米国政府は本発明に対する全額支払済みのライセンスを有するとともに、米国商務省先行技術プログラムに付与された契約書番号７０ＮＡＮＢ３Ｈ３０２９に規定の合理的な条件に基づき第三者にライセンスを付与するよう、限定された状況下において特許権者に対して要求する権利を有する。
【図面の簡単な説明】
【００５４】
添付の図面において、類似した参照番号は図面間における類似した要素を示す。図面は説明的であるが、原寸の縮尺通りではない。
【図１】先行技術によるピクセルアレイの一部を示す説明図である。
【図２】先行技術によるＴＦＴ構造を示す断面図である。
【図３Ａ】本発明の実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図３Ｂ】本発明の実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図３Ｃ】本発明の実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図３Ｄ】本発明の実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図３Ｅ】本発明の実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図３Ｆ】本発明の実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図４】（Ａ），（Ｂ）は、図３Ａ−３Ｆに示した本発明の実施形態に係り製作されたＴＦＴの一部を示す光学顕微鏡図である。
【図５】本発明の第１実施形態に係る誘電体層厚さとカットオフ電圧の関係を示すグラフである。
【図６】本発明の第１実施形態に係る誘電体層電気容量とカットオフ電圧の関係を示すグラフである。
【図７】本発明の第１実施形態に係るＴＦＴ移動特性を示すグラフである。
【図８】本発明の第２実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図９】本発明の第２実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図１０】本発明の第２実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図１１】本発明の第２実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図１２】本発明の第２実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図１３】本発明の第２実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図１４】本発明の第２実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図１５】本発明の第２実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図１６】本発明の第２実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図１７】図８から図１６に示した本発明の実施形態に係り製作されたＴＦＴを含むピクセルアレイの一部を示す光学顕微鏡図である。
【図１８】（Ａ），（Ｂ）は、本発明の第２実施形態に係るＴＦＴの移動および出力特性をそれぞれ示すグラフである。
【図１９】本発明の第３実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図２０】本発明の第３実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図２１】本発明の第３実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図２２】本発明の第３実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図２３】本発明の第３実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図２４】本発明の第３実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図２５】本発明の第３実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図２６】本発明の第３実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図２７】本発明の第３実施形態に係る製作過程におけるＴＦＴデバイスを示す切取り側面図である。
【図２８】（Ａ）〜（Ｃ）は、図１９から図２７に示した本発明の実施形態に係り製作されたピクセルアレイを示す光学顕微鏡図である。
【図２９】（Ａ），（Ｂ）は、本発明の第３実施形態に係るＴＦＴの移動および出力特性をそれぞれ示すグラフである。
【符号の説明】
【００５５】
６，８  ピクセル、１０  バックプレーン回路、１２，１４  電気的相互接続、１６，１８  ゲート電極、２０，２２  ＴＦＴ、２４，２６  データ線、２８，３０  ソース電極、３２，３４  ドレイン電極、４０，４２  ピクセル電極、４４  ＴＦＴスタック、４６  基板、４８  ゲート金属、５０  誘電体層、５２  ソース電極、５４  ドレイン電極、５６  半導体活性領域、５８  絶縁層、６０  接触層、７２  フレキシブル基板、７４  タンタル層、７６  マスク、７８  タンタルゲート構造、８０  誘電体層、８２  ソース／ドレイン金属層、８４  ソース／ドレインマスキング構造、８６  ソース電極、８８  ドレイン電極、９０  ポリマー半導体材料、１００  ＴＦＴ構造スタック、１０２  フレキシブル基板、１０４  タンタル層、１０６  マスク、１０８  タンタルゲート構造、１１０  誘電体層、１１２  第２誘電体層、１１４  マスク、１１６  第２誘電体アイランド、１１８  ソース／ドレイン金属層、１２０  ソース／ドレインマスク構造、１２２  ソース電極、１２４  ドレイン電極、１２６  ポリマー半導体材料、１３０  ＴＦＴ構造スタック、１３２  フレキシブル基板、１３４  タンタル層、１３６  マスク、１３８  タンタルゲート構造、１４０  誘電体層、１４２  第２誘電体層、１４４  半導体層、１４６  ソース／ドレイン接触層、１４８  マスク、１５０  ソース／ドレイン電極金属層、１５２  ソース／ドレインマスキング構造、１５４ｄ  ドレイン電極、１５４ｓ  ソース電極。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図４】
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【図１７】
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【図２８】
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【図２９】
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