(57)【要約】【課題】メールボックスアクセスパスを具現及び制御するためのメールボックス領域を有するマルチパスアクセス可能な半導体メモリ装置及びそれに従うメールボックスアクセス制御方法を提供する。【解決手段】半導体メモリ装置において、独立的に設けられた複数のポートと動作的に連結され、ポートのうち権限の付与された一つのポートとの間に形成されたデータアクセスパスを通じて選択的にアクセスされ、メモリセルアレイ内に少なくとも一つ以上割当された共有メモリ領域と、ポート間のメッセージ通信のために各ポート別に独立的に具備され、データアクセスパスを形成するデータ入出力ラインを共有して共有メモリ領域の特定アドレスに対応してアクセスされるメールボックス領域を備える。【選択図】図２
2008176913.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
独立的に設けられた複数のポートと動作的に連結され、前記ポートのうち権限の付与された一つのポートとの間に形成されたデータアクセスパスを通じて選択的にアクセスされ、メモリセルアレイ内に少なくとも一つ以上割当された共有メモリ領域と、
前記ポート間のメッセージ通信のために各ポート別に独立的に具備され、前記データアクセスパスを形成するデータ入出力ラインを共有して前記共有メモリ領域の特定アドレスに対応してアクセスされるメールボックス領域と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記半導体メモリ装置は第１ポート及び第２ポートを有するデュアルポートメモリ装置であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記メールボックス領域は前記第１ポートでライト可能で、前記第２ポートではリードだけ可能な少なくとも一つ以上の第１メールボックスと、前記第２ポートでライト可能で、前記第１ポートではリードだけ可能な少なくとも一つ以上の第２メールボックスとを備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記半導体メモリ装置は前記第１ポート及び前記第２ポートを通じた前記メールボックス領域へのメッセージのアクセスパスを制御するためのメールボックスパス制御部を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記メールボックス領域は前記共有メモリ領域の両側面に配置され、前記データ入出力ラインは前記共有メモリ領域の上部に平行に配置されて、前記データアクセスパスまたは前記メッセージアクセスパスの共有パスを形成することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記半導体メモリ装置は一つのビットに対応する前記第１メールボックス及び前記第２メールボックスをそれぞれ少なくとも二つ以上備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記一つのビットに対応する前記第１メールボックスは前記第１ポートで前記共有パスを経由してアクセス可能な第１ローカルメールボックスと前記第１ポートで前記共有パスを経由せずにアクセス可能な第１メインメールボックスとを含み、
前記一つのビットに対応する前記第２メールボックスは前記第２ポートで前記共有パスを経由してアクセス可能な第２ローカルメールボックスと前記第２ポートで前記共有パスを経由することなくアクセス可能な第２メインメールボックスとを含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第１ポートが前記共有メモリ領域に対するアクセス権限を有する場合、前記メールボックス領域へのメッセージライトは、前記第１ポートを通じては前記第１メインメールボックス及び前記第１ローカルメールボックスのすべてに対して可能であり、前記第２ポートを通じては前記第２メインメールボックスにだけ可能であり、前記メールボックス領域のメッセージリードは前記第１ポートを通じては前記第２メインメールボックスに対して可能であり、前記第２ポートを通じては前記第１ローカルメールボックスにだけ可能であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第２ポートが前記共有メモリ領域に対するアクセス権限を有する場合、前記メールボックス領域へのメッセージライトは前記第１ポートを通じては前記第１メインメールボックスに対して可能であり、前記第２ポートを通じては前記第２メインメールボックス及び前記第２ローカルメールボックスのすべてに対し可能であり、前記メールボックス領域のメッセージリードは前記第１ポートを通じては前記第２ローカルメールボックスに対し可能であり、前記第２ポートを通じては前記第１メインメールボックスにだけ可能であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第１ポートを通じた前記第２メインメールボックスのリードの際、前記第２ローカルメールボックス領域のメッセージを前記第２メインメールボックスのメッセージと一致させるためのアップデート動作が行われ、前記第２ポートを通じた前記第１メインメールボックスのリードの際に前記第１ローカルメールボックスのメッセージを前記第１メインメールボックスのメッセージと一致させるためのアップデート動作が行われることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
半導体メモリ装置において、独立的に設けられた複数のポートと動作的に連結され、前記ポートのうち権限の付与された一つのポートとの間に形成されたデータアクセスパスを通じて選択的にアクセスされ、メモリセルアレイ内に少なくとも一つ以上割当された共有メモリ領域と、
前記ポート間のメッセージ通信のために各ポート別に独立的に具備され、前記データアクセスパスを形成するデータ入出力ラインとは平行に配置される別途のメッセージ入出力ラインをメッセージアクセスパスとして用いて、前記共有メモリ領域の特定アドレスに対応してアクセスされるメールボックス領域と、を備えることを特徴とする半導体メモリ装置。
【請求項１２】
前記メッセージアクセスパスを形成するための少なくとも一つ以上のメッセージ入出力ラインは前記共有メモリ領域の上部に別途に配置されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記半導体メモリ装置は第１ポート及び第２ポートを有するデュアルポートメモリ装置であることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記メールボックス領域には前記第１ポートでライト可能で、前記第２ポートではリードだけ可能な少なくとも一つ以上の第１メールボックスと、前記第２ポートでライト可能で、前記第１ポートではリードだけ可能な少なくとも一つ以上の第２メールボックスとを備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記メッセージ入出力ラインは前記メールボックスの数だけ別途備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記半導体メモリ装置は複数個の前記第１メールボックス及び複数個の前記第２メールボックスを備え、前記第１メールボックスは一つの第１共通メッセージ入出力ラインを通じてアクセスされ、前記第２メールボックスは一つの第２共通メッセージ入出力ラインを通じてアクセスされることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記第１メールボックスは、前記第１ポートで前記第１共通メッセージ入出力ラインを経由してアクセス可能な第１ローカルメールボックスを備える第１ローカルメールボックスブロックと、前記第１ポートで前記第１共通メッセージ入出力ラインを経由することなくアクセス可能な第１メインメールボックスを備える第１メインメールボックスブロックとに区分され、
前記第２メールボックスは前記第２ポートで前記第２共通メッセージ入出力ラインを経由してアクセス可能な第２ローカルメールボックスを備える第２ローカルメールボックスブロックと、前記第２ポートで前記第２共通メッセージ入出力ラインを経由することなくアクセス可能な第２メインメールボックスを備える第２メインメールボックスブロックとに区分されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記半導体メモリ装置は、前記第１ローカルメールボックスブロック内のいずれか一つの第１ローカルメールボックスと前記第１メインメールボックスブロック内のいずれか一つの第１メインメールボックスとを前記第１共通メッセージ入出力ラインに選択的に連結するか、前記第２ローカルメールボックスブロック内のいずれか一つの第２ローカルメールボックスと前記第２メインメールボックスブロック内のいずれか一つの第２メインメールボックスとを前記第２共通メッセージ入出力ラインに選択的に連結するためのメールボックスサブデコーダを備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１９】
前記第１メインメールボックス及び前記第２ローカルメールボックスは前記第１ポートとそれぞれ別途のラインを通じて連結され、前記第１ローカルメールボックス及び前記第２メインメールボックスは前記第２ポートとそれぞれ別途のラインを通じて連結されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１ポートを通じて前記第１メインメールボックスにライトされたメッセージは前記第１共通メッセージ入出力ラインを通じてシリアルに伝送されて前記第１ローカルメールボックスにライトされ、前記第２ポートを通じて前記第２メインメールボックスにライトされたメッセージは前記第２共通メッセージ入出力ラインを通じてシリアルに伝送されて前記第２ローカルメールボックスにライトされることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記第２ポートを通じた前記第１メールボックスのメッセージリードは前記第１ローカルメールボックスのアクセスを通じて行われ、前記第１ポートを通じた前記第２メールボックスのメッセージリードは前記第２ローカルメールボックスのアクセスを通じて行われることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記半導体メモリ装置は前記第１ローカルメールボックスブロック、前記第１メインメールボックスブロック、前記第２ローカルメールボックスブロック、及び前記第２メインメールボックスブロックをそれぞれ複数個だけ備えることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記半導体メモリ装置はメールボックス領域へのアクセスのために前記第１メールボックスブロックのうちのいずれか一つの第１メールボックスブロック、及び前記第２メールボックスブロックのうちのいずれか一つの第２メールボックスブロックを選択するためのメールボックスメインデコーダを備えることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記半導体メモリ装置は複数個の第１メールボックスをそれぞれ具備する複数の第１メールボックスブロック及び複数個の前記第２メールボックスをそれぞれ具備する複数の第２メールボックスブロックを備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項２５】
前記第１メールボックスブロックは、前記第１ポートで複数の第１メッセージ入出力ラインを経由してアクセス可能な第１ローカルメールボックスを備える第１ローカルメールボックスブロックと、前記第１ポートで前記第１メッセージ入出力ラインを経由することなくアクセス可能な第１メインメールボックスを備える第１メインメールボックスブロックとに区分され、
前記第２メールボックスブロックは前記第２ポートで複数の第２メッセージ入出力ラインを経由してアクセス可能な第２ローカルメールボックスを備える第２ローカルメールボックスブロックと、前記第２ポートで前記第２メッセージ入出力ラインを経由することなくアクセス可能な第２メインメールボックスを備える第２メインメールボックスブロックとに区分されることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記半導体メモリ装置はメールボックス領域へのアクセスのための前記第１メールボックスブロックのうちのいずれか一つの第１メールボックスブロック、及び前記第２メールボックスブロックのうちのいずれか一つの第２メールボックスブロックを選択して前記第１メッセージ入出力ラインまたは前記第２メッセージ入出力ラインと連結するためのメールボックスメインデコーダを備えることを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
少なくとも二つ以上のポートを通じてアクセスされる共有メモリ領域と、前記共有メモリ領域の特定アドレスに対応してアクセスされ、前記ポート間のメッセージ通信のために具備されるメールボックス領域を有する半導体メモリ装置での前記メールボックスアクセス制御方法において、
前記ポートのうちいずれか一つのポートに対応するメールボックスを、前記共有メモリ領域に対するデータアクセスパスを共有パスにしてアクセス可能なローカルメールボックスと前記共有パスを経由することなくアクセス可能なメインメールボックスとしてそれぞれ具備する段階と、
前記ポートが共有メモリ領域に対するアクセス権限を有する場合には、前記ポートに対応するメインメールボックス及びローカルメールボックスのすべてに対するメッセージのライト動作及び相対ポートのメインメールボックスに対するメッセージのリード動作が行われ、前記アクセス権限を有していない場合には前記ポートに対応する前記メインメールボックスに対するライト動作及び相対ポートのローカルメールボックスに対するリード動作が行われるように制御する段階と、を備えることを特徴とするメールボックスアクセス制御方法。
【請求項２８】
前記ポートを通じた前記相対ポートのメインメールボックスのリードの際、前記相対ポートのローカルメールボックス領域のメッセージを前記相対ポートのメインメールボックスのメッセージと一致させるためのアップデート動作が行われることを特徴とする請求項２７に記載のメールボックスアクセス制御方法。
【請求項２９】
少なくとも二つ以上のポートを通じてアクセスされる共有メモリ領域と、前記共有メモリ領域の特定アドレスに対応してアクセスされ、前記ポート間のメッセージ通信のために具備されるメールボックス領域を有する半導体メモリ装置での前記メールボックスアクセス制御方法において、
前記ポートのうちのいずれか一つのポートに対応するメールボックスを、前記共有メモリ領域に対するデータアクセスのためのデータ入出力ラインとは別途の共通メッセージ入出力ラインを通じてアクセス可能なローカルメールボックスと前記ポートで前記共通メッセージ入出力ラインを経由することなくアクセス可能なメインメールボックスとして備える段階と、
前記ポートを通じたメッセージライト動作は前記メインメールボックスに対してのみ行われ、前記メインメールボックスにライトされたメッセージは前記共通メッセージ入出力ラインを通じてシリアルに伝送されて前記ローカルメールボックスにライトされるように制御され、前記ポートを通じたメッセージリード動作は相対ポートローカルメールボックスのアクセスを通じて行われるように制御する段階と、を備えることを特徴とするメールボックスアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メールボックス領域を有するマルチパスアクセス可能な半導体メモリ装置及びそれに従うメールボックスアクセス制御方法に係り、詳しくはメールボックスアクセスパスを具現及び制御するためのメールボックス領域を有するマルチパスアクセス可能な半導体メモリ装置及びそれに従うメールボックスアクセス制御方法に関する。
【背景技術】
【０００２】
一般に、複数のアクセスポートを有する半導体メモリ素子はマルチポートメモリといわれ、特に二つのアクセスポートを有するメモリ素子はデュアルポートメモリと称される。典型的なデュアルポートメモリは本分野において周知であって、ランダムシーケンスでアクセス可能なＲＡＭポートとシリアルシーケンスだけでアクセス可能なＳＡＭポートとを有するイメージプロセッシング用ビデオメモリである。
【０００３】
一方、後述する本発明の説明により明確に区別されるが、そのようなビデオメモリの構成とは異なり、ＳＡＭポートを有せずにＤＲＡＭセルから構成されたメモリセルアレイのうち共有メモリ領域を複数のアクセスポートを通じてリードまたはライトするためのダイナミックランダムアクセスメモリを前記マルチポートメモリと完全に区別するために、本発明ではマルチパスアクセス可能な半導体メモリ装置と称する。
【０００４】
今日の人間生活のユビキタス志向趨勢に従い、人間が取り扱う電子システムもそれに応じて目覚しく発展している。最近では携帯用通信システム、例えば、携帯用マルチメディアプレーヤおよびハンドヘルドフォーン、またはＰＤＡなどの電子機器においては機能及び実行動作の高速化と円滑化とを図るために製造メーカーは図１２に示すような複数のプロセッサを採用したマルチプロセッサシステムを具現してきた。
【０００５】
図１２を参照すると、第１プロセッサ１０と第２プロセッサ１２とは接続ラインＬ１０を通じて互いに連結され、ＮＯＲメモリ１４とＤＲＡＭ１６とは設定されたバスＢ１−Ｂ３を通じて第１プロセッサ１０に接続され、ＤＲＡＭ１８とＮＡＮＤメモリ２０とは設定されたバスＢ４−Ｂ６を通じて第２プロセッサ１２に接続される。ここで、第１プロセッサ１０は通信信号の変調及び復調を行うモデム機能を有し、第２プロセッサ１２は通信データの処理及びゲーム、娯楽などを行うためのアプリケーション機能を有し得る。セルアレイの構成がＮＯＲ構造のＮＯＲメモリ１４とセルアレイの構成がＮＡＮＤ構造のＮＡＮＤメモリ２０とはすべてフローティングゲートを有するトランジスタメモリセルを備えた不揮発性メモリであって、電源がオフしても失われてはいけないデータ、例えば携帯用機器の固有コード及び保存データの貯蔵のために搭載され、ＤＲＡＭ１６，１８はプロセッサのデータ処理のためのメインメモリとして機能する。
【０００６】
しかし、図１２のようなマルチプロセッサシステムにおいては、各プロセッサごとにＤＲＡＭがそれぞれ対応的に割当てられ、相対的に低速のＵＡＲＴ、ＳＰＩ、ＳＲＡＭインターフェースが使用されるので、データ伝送速度が十分に確保されにくく、サイズの複雑性が招来し、メモリ構成の費用も負担となる。そこで、占有サイズを減らすと共にデータ伝送速度を高め、ＤＲＡＭメモリの採用個数を減らすためのスキームが図１３に図示される。
【０００７】
図１３を参照すると、図１２のシステムに比べ一つのＤＲＡＭ１７が第１及び第２プロセッサ１２にバスＢ１，Ｂ２を通じて連結されているが特徴である。図１３のマルチプロセッサシステムの構造のように、２個のパスを通じて一つのＤＲＡＭ１７をそれぞれのプロセッサがアクセスできるようにすれば、２個のポートがバスＢ１，Ｂ２に対応的に連結される必要がある。しかし、通常のＤＲＡＭはよく知られたように単一ポートを有するメモリである。そこで、図１３のようなマルチプロセッサシステムにおいてはメモリバンクの構造及びポートの構造に起因して通常のＤＲＡＭには適用しにくくなる。
【０００８】
図１３のようなマルチプロセッサシステムに適合したメモリを基本的に具現しようとする本発明者らの意図と類似に、共有メモリ領域が複数のプロセッサによりアクセスされる図１４の構成を有する先行技術がEugene P. Matterのほかに多数により発明され、２００３年５月１５日付で米国で特許公開された特許文献１に開示されている。
【０００９】
図１４を参照すると、メモリアレイ３５は第１，２，３部分からなり、メモリアレイ３５の第１部分３３はポート３７を通じて第１プロセッサ７０のみによりアクセスされ、前記第２部分３１はポート３８を通じて第２プロセッサ８０のみによりアクセスされ、第３部分３２は前記第１，２プロセッサ７０，８０のすべてによりアクセスされるマルチプロセッサシステム５０が図示される。ここで、メモリアレイ３５の第１，２部分３３，３１のサイズは第１，２プロセッサ７０，８０の動作負荷に依存して流動的に変更され、メモリアレイ３５のタイプはメモリタイプまたはディスク貯蔵タイプで具現されたものが図示される。
【００１０】
ＤＲＡＭ構造において第１，２プロセッサ７０，８０により共有される第３部分３２をメモリアレイ３５内に具現するためにはいくつかの課題が解決されるべきである。そのような解決課題の一つとして、メモリアレイ３５内のメモリ領域及び入出力センスアンプの配置と各ポートに対する適切なリード／ライトパスの制御テクニックは非常に重要な課題である。
【００１１】
また、従来のプロセッサ、例えば、モデムとアプリケーションプロセッサ（或いはマルチメディアコプロセッサ）間の通信のためにはＵＡＲＴ、ＳＰＩ或いはＳＲＡＭインターフェースが使用されてきたが、そのようなインターフェースは速度の制限、ピン個数の増加などの問題点が伴なう。特に、３次元ゲーム及び画像通信、ＨＤＰＤＡ、ワイブロなどの円滑な具現を提供するためにはモデムとプロセッサ間のデータトラフィックが大きく増加しなければならないため、プロセッサ間の高速のインターフェースの必要性が増加されている実情である。
【００１２】
そこで、二つ以上のプロセッサを有するマルチプロセッサシステムにおいてＤＲＡＭメモリセルアレイ内に割当された共有メモリ領域を共有しながら、メモリ外部の低速インターフェーシングに従う問題までも除去できるもっと適切な解決策が求められる。これは図１５で説明する。
【００１３】
図１５は従来のマルチパスアクセス可能な半導体メモリ装置を有するマルチプロセッサシステムのブロック図である。図面を参照すると、携帯用通信システムは第１プロセッサ１０、第２プロセッサ１２、及び第１，２プロセッサ１０，２０によりアクセスされるメモリ領域をメモリセルアレイ内に有するＤＲＡＭ１７を備える。また、携帯用通信システムはそれぞれのバスを通じて第１，２プロセッサ１０，１２と連結されるフラッシュメモリ１０１，１０２を含む。
【００１４】
限定されるのではないが、図１５に示したＤＲＡＭ１７は互いに独立的な二つのポートを有する。便意上信号ＩＮＴａが出力されるポートＡを第１ポートとすれば、これは汎用入出力（ＧＰＩＯ）ラインを通じて第１プロセッサ１０と連結される。信号ＩＮＴｂが出力されるポートＢを第２ポートとすれば、これは汎用入出力（ＧＰＩＯ）ラインを通じて第２プロセッサ１２と連結される。ここで、第１プロセッサ１０は通信信号の変調及び復調を行うモデム機能及びベースバンド処理機能を有し、第２プロセッサ１２は通信データの処理及びゲーム、動映像、娯楽などの実行のためのアプリケーション機能を有し得る。必要な場合に第２プロセッサ１２はマルチメディアコプロセッサであることができる。
【００１５】
また、フラッシュメモリ１０１，１０２はメモリセルアレイのセル連結構成がＮＯＲ構造またはＮＡＮＤ構造であり、メモリセルがフローティングゲートを有するＭＯＳトランジスタからなる不揮発性メモリである。フラッシュメモリ１０１，１０２は電源がオフしても失われてはならないデータ、例えば携帯用機器の固有コード及び保存データの貯蔵のためのメモリとして搭載される。
【００１６】
図１５に示したように、デュアルポートを有するＤＲＡＭ１７はプロセッサ１０，１２で実行される命令とデータを貯蔵するために使用することができる。また、ＤＲＡＭ１７は第１，２プロセッサ１０，１２間のインターフェーシング機能を担当する。第１，２プロセッサ１０，２０間の通信時、外部インターフェースに代わってＤＲＡＭインターフェースが使用される。即ち、プロセッサ間のインターフェースをＤＲＡＭを通じて提供するためにＤＲＡＭ内部にはレジスタ及びバッファなどのようなインターフェース部が具備される。インターフェース部はプロセッシングシステム開発者に慣れた概念のセマフォ領域とメールボックス領域とを有する。ここで、ＤＲＡＭ内の共有メモリ領域の任意の１行をイネーブルさせる特定ローアドレス（例えば、１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ、２ＫＢサイズ＝１ローサイズ）がインターフェース部としての内部レジスタに変更的に割当される。従って、特定ローアドレス（１ＦＦＦ８００ｈ−１ＦＦＦＦＦＦｈ）が印加されるとき、共有メモリ領域の対応される特定ワードラインはディスエーブルされ、その代わりにインターフェース部がイネーブルされる。
【００１７】
つまり、システム的にはダイレクトアドレスマッピング方法を用いてインターフェース部のセマフォ領域とメールボックス領域とがアクセスされるようにするもので、ＤＲＡＭ内部的にはディスエーブルされた該当アドレスに接近する命令語を解釈してＤＲＡＭ内部のレジスタにマッピングさせることである。従って、チップセットのメモリコントローラはこの領域を他のメモリのセルと同一な方法によりコマンドを発生させる。
【００１８】
メールボックス領域は各ポート別（プロセッサ別）に具備され、デュアルポートの場合に２種類が具備される。メールボックス領域のうち、mail box A to B 領域は第１プロセッサ１０ではライトが可能であるが、第２プロセッサ１２ではリードだけが可能で、ライト動作は禁止され、mail box B to A 領域はこれとは逆に、第２プロセッサ１２ではライトが可能であるが、第１プロセッサ１０ではリードだけ可能で、ライト動作は禁止される。
【００１９】
以下では説明の便宜のためにmail box A to Bを第１メールボックスと称し、mail box B to Aを第２メールボックスと称する。前記第１メールボックスは第１ポートを通じてまたは第１プロセッサ１０から第２プロセッサ１２または第２ポートにメッセージを伝送するためのもので、第２メールボックスは第２ポートを通じてまたは第２プロセッサ１２から第１プロセッサ１０または第１ポートにメッセージを伝送するためのものとすることができる。
【００２０】
レジスタに割当されたセマフォ領域には共有メモリ領域に対する制御権限が表示され、メールボックス領域には予め設定された伝送方向に従い相対プロセッサに与えるメッセージ（権限要請、データ伝達、命令語伝送など）が書かれる。特に、メールボックス領域を通じて相対プロセッサにメッセージを伝達しようとする場合にメールボックスライト命令語が使用される。ライト命令語が発生されると、予め定められた方向に該当プロセッサの割込み処理サービスを実行するようにＤＲＡＭは出力信号の割込み信号ＩＮＴａ，ＩＮＴｂを生成し、この出力信号はハードウェア的に該当プロセッサのＧＰＩＯ、或いはＵＡＲＴなどに連結される。即ち、割込み信号ＩＮＴａ，ＩＮＴｂはメールボックス領域にメッセージがライトされたことを相対プロセッサに知らせる信号として機能する。
【００２１】
上述のようなメッセージ（アクセス権限要請、データ伝達、命令語伝送など）通信のためのメールボックス領域を有する半導体メモリ装置（ＤＲＡＭ）に対する必要性が増大するに従い、チップサイズの増加が最小化されるように効率的にメールボックスを配置する必要性が提起され、メールボックスへのアクセスのためのメッセージアクセスパスの効率的な構成の必要性が提起されている。
【特許文献１】米国特許公開ＵＳ２００３／００９３６２８号
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、このような従来の問題点を克服できるメールボックス領域を有するマルチパスアクセス可能な半導体メモリ装置及びそれに従うメールボックスアクセス制御方法を提供することにある。
【００２３】
本発明の他の目的は、データ入出力パスを共有してメッセージ伝送を行うメールボックス領域を有するマルチパスアクセス可能な半導体メモリ装置及びそれに従うメールボックスアクセス制御方法を提供することにある。
【００２４】
本発明のまた他の目的は、別途の共通メッセージ入出力パスを通じてメッセージ伝送の実行されるメールボックス領域を有するマルチパスアクセス可能な半導体メモリ装置及びそれに従うメールボックスアクセス制御方法を提供することにある。
【００２５】
本発明のまた他の目的は、チップサイズの増加を最小化してメールボックス領域を具現し得るメールボックス領域を有するマルチパスアクセス可能な半導体メモリ装置及びそれに従うメールボックスアクセス制御方法を提供することにある。
【００２６】
本発明のまた他の目的は、メールボックスとのメッセージ入出力のためのメッセージ入出力ラインを最小化し得るメールボックス領域を有するマルチパスアクセス可能な半導体メモリ装置及びそれに従うメールボックスアクセス制御方法を提供することにある。
【課題を解決するための手段】
【００２７】
このような目的を達成するために本発明の実施形態による半導体メモリ装置は、独立的に設けられた複数のポートと動作的に連結され、前記ポートのうち権限の付与された一つのポートとの間に形成されたデータアクセスパスを通じて選択的にアクセスされ、メモリセルアレイ内に少なくとも一つ以上割当された共有メモリ領域と、前記ポート間のメッセージ通信のために各ポート別に独立的に具備され、前記データアクセスパスを形成するデータ入出力ラインを共有して前記共有メモリ領域の特定アドレスに対応してアクセスされるメールボックス領域と、を備える。
【００２８】
前記半導体メモリ装置は第１ポート及び第２ポートを有するデュアルポートメモリ装置であり、前記メールボックス領域は前記第１ポートでライト可能で、前記第２ポートではリードだけ可能な少なくとも一つ以上の第１メールボックスと、前記第２ポートでライト可能で、前記第１ポートではリードだけ可能な少なくとも一つ以上の第２メールボックスとを備える。
【００２９】
前記半導体メモリ装置は前記第１ポート及び前記第２ポートを通じた前記メールボックス領域へのメッセージのアクセスパスを制御するためのメールボックスパス制御部を備え、前記メールボックス領域は前記共有メモリ領域の両側面に配置され、前記データ入出力ラインは前記共有メモリ領域の上部に平行に配置されて、前記データアクセスパスまたは前記メッセージアクセスパスの共有パスを形成することができる。
【００３０】
前記半導体メモリ装置は一つのビットに対応する前記第１メールボックス及び前記第２メールボックスをそれぞれ少なくとも二つ以上備え、前記一つのビットに対応する前記第１メールボックスは前記第１ポートで前記共有パスを経由してアクセス可能な第１ローカルメールボックスと前記第１ポートで前記共有パスを経由せずにアクセス可能な第１メインメールボックスとを含み、前記一つのビットに対応する前記第２メールボックスは前記第２ポートで前記共有パスを経由してアクセス可能な第２ローカルメールボックスと前記第２ポートで前記共有パスを経由することなくアクセス可能な第２メインメールボックスとを含む。
【００３１】
前記第１ポートが前記共有メモリ領域に対するアクセス権限を有する場合、前記メールボックス領域へのメッセージライトは、前記第１ポートを通じては前記第１メインメールボックス及び前記第１ローカルメールボックスのすべてに対して可能であり、前記第２ポートを通じては前記第２メインメールボックスにだけ可能であり、前記メールボックス領域のメッセージリードは前記第１ポートを通じては前記第２メインメールボックスに対して可能であり、前記第２ポートを通じては前記第１ローカルメールボックスにだけ可能である。そして、前記第２ポートが前記共有メモリ領域に対するアクセス権限を有する場合、前記メールボックス領域へのメッセージライトは前記第１ポートを通じては前記第１メインメールボックスに対して可能であり、前記第２ポートを通じては前記第２メインメールボックス及び前記第２ローカルメールボックスのすべてに対し可能であり、前記メールボックス領域のメッセージリードは前記第１ポートを通じては前記第２ローカルメールボックスに対し可能であり、前記第２ポートを通じては前記第１メインメールボックスにだけ可能である。そして、前記第１ポートを通じた前記第２メインメールボックスのリードの際、前記第２ローカルメールボックス領域のメッセージを前記第２メインメールボックスのメッセージと一致させるためのアップデート動作が行われ、前記第２ポートを通じた前記第１メインメールボックスのリードの際に前記第１ローカルメールボックスのメッセージを前記第１メインメールボックスのメッセージと一致させるためのアップデート動作が行われる。
【００３２】
本発明の他の実施形態による半導体メモリ装置は、独立的に設けられた複数のポートと動作的に連結され、前記ポートのうち権限の付与された一つのポートとの間に形成されたデータアクセスパスを通じて選択的にアクセスされ、メモリセルアレイ内に少なくとも一つ以上割当された共有メモリ領域と、前記ポート間のメッセージ通信のために各ポート別に独立的に具備され、前記データアクセスパスを形成するデータ入出力ラインとは平行に配置される別途のメッセージ入出力ラインをメッセージアクセスパスとして用いて、前記共有メモリ領域の特定アドレスに対応してアクセスされるメールボックス領域と、を備える。
【００３３】
前記メッセージアクセスパスを形成するための少なくとも一つ以上のメッセージ入出力ラインは前記共有メモリ領域の上部に別途に配置され、前記半導体メモリ装置は第１ポート及び第２ポートを有するデュアルポートメモリ装置であることができる。
【００３４】
前記メールボックス領域には前記第１ポートでライト可能で、前記第２ポートではリードだけ可能な少なくとも一つ以上の第１メールボックスと、前記第２ポートでライト可能で、前記第１ポートではリードだけ可能な少なくとも一つ以上の第２メールボックスとを備える。前記半導体メモリ装置は複数個の前記第１メールボックス及び複数個の前記第２メールボックスを備え、前記第１メールボックスは一つの第１共通メッセージ入出力ラインを通じてアクセスされ、前記第２メールボックスは一つの第２共通メッセージ入出力ラインを通じてアクセスされることができる。
【００３５】
前記第１メールボックスは、前記第１ポートで前記第１共通メッセージ入出力ラインを経由してアクセス可能な第１ローカルメールボックスを備える第１ローカルメールボックスブロックと、前記第１ポートで前記第１共通メッセージ入出力ラインを経由することなくアクセス可能な第１メインメールボックスを備える第１メインメールボックスブロックとに区分され、前記第２メールボックスは前記第２ポートで前記第２共通メッセージ入出力ラインを経由してアクセス可能な第２ローカルメールボックスを備える第２ローカルメールボックスブロックと、前記第２ポートで前記第２共通メッセージ入出力ラインを経由することなくアクセス可能な第２メインメールボックスを備える第２メインメールボックスブロックとに区分される。
【００３６】
そして、前記半導体メモリ装置は、前記第１ローカルメールボックスブロック内のいずれか一つの第１ローカルメールボックスと前記第１メインメールボックスブロック内のいずれか一つの第１メインメールボックスとを前記第１共通メッセージ入出力ラインに選択的に連結するか、前記第２ローカルメールボックスブロック内のいずれか一つの第２ローカルメールボックスと前記第２メインメールボックスブロック内のいずれか一つの第２メインメールボックスとを前記第２共通メッセージ入出力ラインに選択的に連結するためのメールボックスサブデコーダを備え、前記第１メインメールボックス及び前記第２ローカルメールボックスは前記第１ポートとそれぞれ別途のラインを通じて連結され、前記第１ローカルメールボックス及び前記第２メインメールボックスは前記第２ポートとそれぞれ別途のラインを通じて連結されることができる。
【００３７】
前記第１ポートを通じて前記第１メインメールボックスにライトされたメッセージは前記第１共通メッセージ入出力ラインを通じてシリアルに伝送されて前記第１ローカルメールボックスにライトされ、前記第２ポートを通じて前記第２メインメールボックスにライトされたメッセージは前記第２共通メッセージ入出力ラインを通じてシリアルに伝送されて前記第２ローカルメールボックスにライトされることができる。また、前記第２ポートを通じた前記第１メールボックスのメッセージリードは前記第１ローカルメールボックスのアクセスを通じて行われ、前記第１ポートを通じた前記第２メールボックスのメッセージリードは前記第２ローカルメールボックスのアクセスを通じて行われることができる。
【００３８】
前記半導体メモリ装置は前記第１ローカルメールボックスブロック、前記第１メインメールボックスブロック、前記第２ローカルメールボックスブロック、及び前記第２メインメールボックスブロックをそれぞれ複数個だけ備え、メールボックス領域へのアクセスのために前記第１メールボックスブロックのうちいずれか一つの第１メールボックスブロック、及び前記第２メールボックスブロックのうちいずれか一つの第２メールボックスブロックを選択するためのメールボックスメインデコーダを備えることができる。
【００３９】
本発明のまた他の実施形態による、少なくとも二つ以上のポートを通じてアクセスされる共有メモリ領域と、前記共有メモリ領域の特定アドレスに対応してアクセスされ、前記ポート間のメッセージ通信のために具備されるメールボックス領域を有する半導体メモリ装置における前記メールボックスアクセス制御方法は、前記ポートのうちいずれか一つのポートに対応するメールボックスを、前記共有メモリ領域に対するデータアクセスパスを共有パスにしてアクセス可能なローカルメールボックスと前記共有パスを経由することなくアクセス可能なメインメールボックスとしてそれぞれ具備する段階と、前記ポートが共有メモリ領域に対するアクセス権限を有する場合には、前記ポートに対応するメインメールボックス及びローカルメールボックスのすべてに対するメッセージのライト動作及び相対ポートのメインメールボックスに対するメッセージのリード動作が行われ、前記アクセス権限を有していない場合には前記ポートに対応する前記メインメールボックスに対するライト動作及び相対ポートのローカルメールボックスに対するリード動作が行われるように制御する段階と、を備える。
【００４０】
前記ポートを通じた前記相対ポートのメインメールボックスのリードの際、前記相対ポートのローカルメールボックス領域のメッセージを前記相対ポートのメインメールボックスのメッセージと一致させるためのアップデート動作が行われることができる。
【００４１】
本発明のまた他の実施形態による、少なくとも二つ以上のポートを通じてアクセスされる共有メモリ領域と、前記共有メモリ領域の特定アドレスに対応してアクセスされ、前記ポート間のメッセージ通信のために具備されるメールボックス領域を有する半導体メモリ装置における前記メールボックスアクセス制御方法は、前記ポートのうちいずれか一つのポートに対応するメールボックスを、前記共有メモリ領域に対するデータアクセスのためのデータ入出力ラインとは別途の共通メッセージ入出力ラインを通じてアクセス可能なローカルメールボックスと前記ポートで前記共通メッセージ入出力ラインを経由することなくアクセス可能なメインメールボックスとして備える段階と、前記ポートを通じたメッセージライト動作は前記メインメールボックスに対してのみ行われ、前記メインメールボックスにライトされたメッセージは前記共通メッセージ入出力ラインを通じてシリアルに伝送されて前記ローカルメールボックスにライトされるように制御され、前記ポートを通じたメッセージリード動作は相対ポートローカルメールボックスのアクセスを通じて行われるように制御する段階と、を備える。
【発明の効果】
【００４２】
本発明によると、データ入出力パスを共有するか、別途のメッセージ入出力ラインを通じたメッセージ伝送の実行が可能である。また、メッセージ入出力ラインの増加を最小化することにより、チップサイズの増加の最小化を図り得る。そして、大容量のメールボックス領域を有するメモリ装置に適合して具現できるという効果がある。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の好ましい実施例が、本発明が属する技術分野で通常の知識を有した者に本発明の徹底した理解を提供する意図のほかに他の意図なしに、添付図を参照して詳しく説明される。但し、本発明がこれらの特定の実施例以外でも実施可能なのは本分野の熟練されたものにとって十分理解されるはずである。他の例、公知方法、通常のダイナミックランダムアクセスメモリ及び回路は本発明の要旨を外さないようにするために詳細な説明は省略する。
【００４４】
図１は本発明の一実施例による半導体メモリ装置のメモリ領域とメールボックス領域の配置関係を示す。本発明の一実施例による半導体メモリ装置はマルチポートアクセス可能な半導体メモリ装置のうち第１ポート及び第２ポートを有するデュアルポートメモリ装置を挙げたものである。
【００４５】
図１に示したように、４個のメモリ領域１１０，１１２，１１４，１１６がメモリセルアレイ内に配置され、第１メモリ領域１１０は第１ポート１２０を通じてアクセスされる専用メモリ領域で、第２メモリ領域１１２は第１，２ポート１２０，１３０を通じてアクセスされる共有メモリ領域で、第３，４メモリ領域１１４，１１６は第２ポート１３０を通じてアクセスされる専用メモリ領域である。
【００４６】
第１ポート１２０が第１プロセッサと連結され、第２ポート１３０が第２プロセッサと連結された構造のシステムにおいては、第１メモリ領域１１０は第１プロセッサのみによりアクセスされる専用メモリ領域で、第２メモリ領域１１２は第１プロセッサ及び第２プロセッサによりそれぞれアクセスされる共有メモリ領域で、第３，４メモリ領域１１４，１１６は第２プロセッサのみによりアクセスされる専用メモリ領域である。
【００４７】
４個のメモリ領域１１０，１１２，１１４，１１６はそれぞれＤＲＡＭのバンク単位から構成され、一つのバンクは、例えば６４Ｍｂｉｔ、１２８Ｍｂｉｔ、２５６Ｍｂｉｔ、５１２Ｍｂｉｔ、または１０２４Ｍｂｉｔのストレージ容量を有し得る。
【００４８】
第１プロセッサと第２プロセッサとの間のメッセージ通信のためのメールボックス領域１６０，１７０は半導体メモリ装置の周辺（peripheral）領域に配置することができる。図１に示したように、本発明が属する技術分野において通常の知識を有したものによく知られた回路のデータマルチプレクサ１５０，１５２近くに配置することができる。データマルチプレクサ１５０，１５２はデータ入出力センスアンプ１４１，１４２，１４３，１４４と動作的に連結することができる。メールボックス領域１６０，１７０は別途に具備されるメッセージ入出力バス（ライン）を通じたアクセスパスを通じてメッセージ伝送を行う。メールボックス領域１６０，１７０がそれぞれ３２個のメールボックス、即ち、３２ビットのレジスタを有する場合にメッセージ入出力ラインはそれぞれ３２個ずつ配置することができる。
【００４９】
図１のようなメールボックス配置構造では別途のメッセージ入出力ラインを配置する必要があり、周辺領域に別途の専用領域が必要となり、メールボックス容量が大きくなる場合には多くのメッセージ入出力ラインが必要となってチップサイズの増加を招来することがある。
【００５０】
図２は本発明の他の実施例による半導体メモリ装置のメモリ領域とメールボックス領域との配置関係を示す。
図２は、図１とは異なってメールボックス領域２６０，２７０が共有メモリ領域の第２メモリ領域１１２の両側面に配置される構成を有する。例えば、メールボックス領域２６０，２７０を第２メモリ領域１１２の両側面に配置された入出力センスアンプ１４２，１４４と第２メモリ領域１１２との間に配置することができる。この場合、メールボックス領域のメッセージ伝送は第２メモリ領域１１２のデータ入出力のためのデータ入出力ラインを共有するか、或いは別途に具備する入出力ラインを通じて行うことができる。別途に具備する場合に、これをメッセージ入出力ラインＲＩＯＡ，ＲＩＯＢと称する。このとき、メッセージ入出力ラインＲＩＯＡ，ＲＩＯＢは第２メモリ領域１１２の上部の配線層に配置されるようにすることができる。また、メッセージ入出力ラインＲＩＯＡ，ＲＩＯＢはデータ入出力ラインと隣接して平行に配置することができる。
【００５１】
以下では図２のようなメールボックス配置構造を有する半導体メモリ装置における多様なメッセージアクセスパスの設定例を説明する。
まず、図３を参照して共有メモリ領域１１２に対する第１，２ポート１２０，１３０のデータアクセス動作を説明する。
【００５２】
図３に示したように、記共有メモリ領域１１２に対するアクセス権限を第１ポート１２０で有した場合（Ｇｒａｎｔ＿Ａ）には第１ポートアクセス権限制御部１２２はオンされ、第２ポートアクセス権限制御部１３２はオフされる。従って、第１ポート１２０を通じた共有メモリ領域１１２のデータアクセスパスＤＰＡ１が形成される。データアクセスパスＤＰＡ１は複数個（例えば３２または６４個）のデータ入出力ラインＤＩＯを通じて形成することができる。よって、共有メモリ領域１１２に対するデータリードまたはライト動作が第１ポート１２０を通じて行われる。第１ポートアクセス権限制御部１２２及び第２ポートアクセス権限制御部１３２はアクセス権限信号Ｇｒａｎｔ＿Ａ，Ｇｒａｎｔ＿Ｂに応じてオン／オフされるドライバＢ１，Ｂ２，Ｂ３，Ｂ４を備えることができる。
【００５３】
ついで、共有メモリ領域１１２に対するアクセス権限（Ｇｒａｎｔ）を第２ポート１３０で有した場合（Ｇｒａｎｔ＿Ｂ）には第１ポートアクセス権限制御部１２２はオフされ、第２ポートアクセス権限制御部１３２はオンされる。従って、第２ポート１３０を通じた共有メモリ領域１１２のデータアクセスパスＤＰＡ２が形成される。よって、共有メモリ領域１１２に対するデータリードまたはライト動作が第２ポート１３０を通じて行われる。データアクセスパスＤＰＡは一般にデータ入出力ラインを通じて形成される。
【００５４】
図４は図２のメールボックスのアクセスのためのメッセージアクセスパスをデータアクセスパスとして用いる場合、即ち、データアクセスパスを共有する場合のメールボックス構成を示したもので、図５ないし図８はその動作を説明するための図である。図４ないし図８ではデータアクセスパスが共有メモリ領域のデータアクセス及びメールボックスのメッセージアクセスのための共有パスとして用いられるので、共有パスＳＡＰと称する。
【００５５】
図４に示したように、第１メールボックス２６０ａ，２７０ｂ、第２メールボックス２７０ａ，２６０ｂ、データ入出力ラインＤＩＯ、共有メモリ領域１１２、及びメールボックスパス制御部１５０を備える。
【００５６】
第１メールボックス２６０ａ，２７０ｂは第１ポート１２０でライト可能で、第２ポート１３０ではリードだけ可能なレジスタを備え、第２メールボックス２７０ａ，２６０ｂは第２ポート１３０でライト可能で、第１ポート１２０ではリードだけ可能なレジスタを備えることができる。ここで、第１メールボックス２６０ａ，２７０ｂは第１ポート１２０でリードできるし、第２メールボックス２７０ａ，２６０ｂは第２ポート１３０でリードできる。
【００５７】
図４では従来とは異なって、データアクセスパスを共有するために一つのビット当たり２個のメールボックスを各ポート別に具備することができる。
例えば、一つのビットに対応する第１メールボックス２６０ａ，２７０ｂは第１ポート１２０で共有パスＳＡＰを経由してアクセス可能な第１ローカルメールボックス２７０ｂと第１ポート１２０で共有パスＳＡＰを経由することなくアクセス可能な第１メインメールボックス２６０ａを含む。また、一つのビットに対応する第２メールボックス２７０ａ，２６０ｂは第２ポート１３０で共有パスＳＡＰを経由してアクセス可能な第２ローカルメールボックス２６０ｂと第２ポート１３０で共有パスＳＡＰを経由することなくアクセス可能な第２メインメールボックス２７０ａを含むことができる。
【００５８】
第１メインメールボックス２６０ａは第１ポート１２０及び共有パスＳＡＰとスイッチＳＷ１，ＳＷ２を通じて互いに連結され、第２ローカルメールボックス２６０ｂは第１ポート１２０及び共有パスＳＡＰとスイッチＳＷ３，ＳＷ４を通じて互いに連結することができる。また、第２メインメールボックス２７０ａは第２ポート１３０及び共有パスＳＡＰとスイッチＳＷ５，ＳＷ６を通じて互いに連結され、第１ローカルメールボックス２７０ｂは第２ポート１３０及び共有パスＳＡＰとスイッチＳＷ７，ＳＷ８を通じて互いに連結することができる。
【００５９】
この場合、図２のメールボックス領域２６０には第１メインメールボックス２６０ａ及び第２ローカルメールボックスが配置され、図２のメールボックス領域２７０には第１ローカルメールボックス２７０ｂ及び第２メインメールボックス２７０ａを配置することができる。
【００６０】
データ入出力ラインＤＩＯは複数具備され、半導体メモリ装置の種類に従い異なるが、３２ラインまたは６４ラインなどに具備することができる。データ入出力ラインＤＩＯは共有パスＳＡＰを形成する。
共有メモリ領域１１２は第１ポート１２０及び第２ポート１３０でデータのアクセス可能なメモリ領域で、アクセス権限（Ｇｒａｎｔ）によりアクセスが行われる。
メールボックスパス制御部１５０は第１，２ポート１２０，１３０を通じたメールボックス領域へのメッセージのアクセスパスを制御するためのものである。例えば、スイッチＳＷ１−ＳＷ８のスイッチングを通じてメッセージのアクセスパスを制御する。
【００６１】
図面においてドライバＢ１，Ｂ２，Ｂ３，Ｂ４は図３で説明したような共有メモリ領域１１２に対するアクセス権限制御部１２２，１３２を構成する。
図５及び図６は第１ポート１２０が共有メモリ領域１１２に対するアクセス権限を有する場合のメッセージアクセス動作例である。図５はライト動作例を示し、図６はリード動作例を示す。
図５に示したように、第１ポート１２０が共有メモリ領域１１２に対するアクセス権限Ｇｒａｎｔ＿Ａを有する場合には共有パスＳＡＰも第１ポート１２０を通じて制御することができる。
【００６２】
この場合に第１ポート１２０を通じたメッセージライトは、第１メインメールボックス２６０ａ及び第１ローカルメールボックス２７０ｂのすべてに対し可能になるようにアクセスパスＰ１が形成される。これは第１ポート１２０が共有パスＳＡＰの利用権限を有するので可能である。そして、第２ポート１３０を通じては第２メインメールボックス２７０ａのみに対してメッセージライト動作が可能になるようにアクセスパスＰ２が形成される。第２ポート１３０が共有パスＳＡＰの利用権限を有していないので第２ローカルメールボックス２０６ｂに対するライト動作は不可能である。メールボックス２６０ａ，２６０ｂ，２７０ａ，２７０ｂのライト動作のアクセスパス制御はメールボックスパス制御部１５０を通じて行うことができる。
【００６３】
図６に示したように、第１ポート１２０が共有メモリ領域１１２に対するアクセス権限を有する場合（Ｇｒａｎｔ＿Ａ）、共有パスＳＡＰも第１ポート１２０を通じて制御することができる。
【００６４】
リード動作の場合に第１ポート１２０を通じては優先的に第２メインメールボックス２７０ａに対するメッセージリード動作を行うことができる。これは第２メインメールボックス２７０ａに貯蔵されたメッセージが一番最近のものと判断されるからである。第２メインメールボックス２７０ａに貯蔵されたメッセージが一番最近のメッセージでない場合には、一番最近のメッセージの貯蔵されたメールボックスを優先的にアクセスするように構成することができる。第２メインメールボックス２７０ａは第２ポート１３０での共有メモリ領域１１２に対するアクセス権限がない場合にもメッセージのライトが可能なので、第２ローカルメールボックス２６０ｂに貯蔵されたメッセージよりもっと最近のメッセージであると推定することができる。
【００６５】
ここで、第２メインメールボックス２７０ａに対するメッセージリード動作が行われる場合、第２ローカルメールボックス２６０ｂのメッセージを第２メインメールボックス２７０ａのメッセージと一致させるためのアップデート動作を行うことができる。従って、第１ポート１２０を通じたアクセスパスＰ３は第２メインメールボックス２７０ａから共有パスＳＡＰを通じて第２ローカルメールボックス２６０ｂに繋がれるように制御することができる。
【００６６】
ついで、第２ポート１３０を通じては第１ローカルメールボックス２７０ｂに対するリード動作だけが可能になるようにアクセスパスＰ４が制御される。第２ポート１３０が共有パスＤＩＯの利用権限を有していないので、第１メインメールボックス２６０ａに対するメッセージリード動作は不可能である。リード動作のパス制御はメールボックスパス制御部１５０を通じて行うことができる。
【００６７】
図７及び図８は第２ポート１３０が共有メモリ領域１１２に対するアクセス権限を有する場合（Ｇｒａｎｔ＿Ｂ）のメッセージアクセス動作例である。図７はライト動作例を示し、図８はリード動作例を示す。
図７に示したように、第２ポート１３０が共有メモリ領域１１２に対するアクセス権限を有する場合（Ｇｒａｎｔ＿Ｂ）には、共有パスＤＩＯも第２ポート１３０を通じて制御することができる。
【００６８】
この場合に第２ポート１３０を通じたメッセージライトは、第２メインメールボックス２７０ａ及び第２ローカルメールボックス２６０ｂのすべてに対して可能になるようにアクセスパスＰ５が制御される。これは第２ポート１３０が共有パスＤＩＯの利用権限を有しているので可能である。そして、第１ポート１２０を通じては第１メインメールボックス２６０ａのみに対してメッセージライト動作が可能になるようにアクセスパスＰ６が制御される。第１ポート１２０が記共有パスＤＩＯの利用権限を有していないので、第１ローカルメールボックス２７０ｂに対するライト動作は不可能である。ライト動作のアクセスパス制御はメールボックスパス制御部１５０を通じて行うことができる。
【００６９】
図８に示したように、第２ポート１３０が共有メモリ領域１１２に対するアクセス権限を有する場合（Ｇｒａｎｔ＿Ｂ）には、共有パスＤＩＯも第２ポート１３０を通じて制御することができる。
【００７０】
リード動作の場合に第２ポート１３０を通じては優先的に第１メインメールボックス２６０ａに対するメッセージリード動作が行われる。これは第１メインメールボックス２６０ａに貯蔵されたメッセージが一番最近のものと判断されるからである。第１メインメールボックス２６０ａは第１ポート１２０での共有メモリ領域１１２に対するアクセス権限がない場合にもメッセージのライトが可能なので、第１ローカルメールボックス２７０ｂに貯蔵されたメッセージより最近のメッセージであると推定することができる。
【００７１】
ここで、第１メインメールボックス２６０ａに対するメッセージリード動作が行われる場合、第１ローカルメールボックス２７０ｂのメッセージを第１メインメールボックス２６０ａのメッセージと一致させるためのアップデート動作を行うことができる。従って、第２ポート１３０を通じたアクセスパスＰ７は第１メインメールボックス２６０ａから共有パスＳＡＰを通じて第１ローカルメールボックス２７０ｂに繋がれるように制御することができる。
【００７２】
次いで、第１ポート１２０を通じては第２ローカルメールボックス２６０ｂに対するリード動作だけが可能になるようにアクセスパスＰ８が制御される。第１ポート１２０が共有パスＤＩＯの利用権限を有していないので、第２メインメールボックス２７０ａに対するメッセージリード動作は不可能である。リード動作のパス制御はメールボックスパス制御部１５０を通じて行うことができる。
【００７３】
図９は図２のメールボックスのアクセスのためのメッセージアクセスパスをデータアクセスパスとは別途のメッセージ入出力ラインＲＩＯＡ，ＲＩＯＢを用いて構成する場合のメールボックス構成を示す。
【００７４】
図９に示したように、第１メールボックス２６０は第１ポート１２０でライト可能で、第２ポート１３０ではリードだけ可能なレジスタの領域である。従って、第１ポート１２０から第２ポート１３０方向へのアクセスパスＲＩＯＢを形成することができる。第２メールボックス２７０は第２ポート１３０でライト可能で、第１ポート１２０ではリードだけ可能なレジスタの領域である。従って、第２ポート１３０から第１ポート１２０方向へのメッセージアクセスパスＲＩＯＡを形成することができる。
ここで、第１メールボックス２６０は第１ポート１２０でリードできるし、第２メールボックス２７０は第２ポート１３０でリードできる。
【００７５】
メッセージ入出力ラインＲＩＯＡ，ＲＩＯＢはメールボックスの数だけ別途に具備することができる。例えば、第１メールボックス２６０及び第２メールボックス２７０のそれぞれが３２個（３２ビット）ずつ具備される場合、各３２メッセージ入出力ラインずつ６４メッセージ入出力ラインが具備される。また、データ入出力ラインＤＩＯは複数具備され、半導体メモリ装置の種類に従い異なるが、３２ラインまたは６４ラインなどに具備することができる。
【００７６】
共有メモリ領域１１２は第１ポート１２０及び第２ポート１３０でデータのアクセス可能なメモリ領域で、アクセス権限Ｇｒａｎｔによりアクセスが行われる。
図面上ドライバＢ１，Ｂ２，Ｂ３，Ｂ４は図３で説明した共有メモリ領域１１２に対するアクセス権限制御部１２２，１３２を構成し、残りのドライバ１３５，１３６，１３７，１３８はメッセージアクセスパスの方向を制御するためのものである。
【００７７】
図９の場合にメールボックス領域の容量が大きくなってメールボックスがより多く具備される場合、一層多いメッセージ入出力ラインが必要となる問題点が発生する。これに対する解決策として図１０及び図１１が提示される。
【００７８】
図１０及び図１１は大容量のメールボックス領域を具備する場合の図２のメールボックス構成例を示したもので、第１ポートのためのメッセージアクセスパスと第２ポートのためのメッセージアクセスパスを、データ入出力ラインとは別途に具備される一つのメッセージ入出力ラインＲＩＯＡ，ＲＩＯＢをそれぞれ用いて構成したものである。
【００７９】
図１０に示したように、一つの第１共通メッセージ入出力ラインＲＩＯＡを介して２個の第１メールボックスブロック３６０ａ，３７０ａが互いに連結される構造を有し、一つの第２共通メッセージ入出力ラインＲＩＯＢを介して２個の第２メールボックスブロック３６０ｂ、３７０ｂが互いに連結される構造を有する。
【００８０】
ここで、第１メールボックスブロック３６０ａ，３７０ａは第１ポート１２０で第１共通メッセージ入出力ラインＲＩＯＡを経由してアクセス可能な第１ローカルメールボックスを複数具備する第１ローカルメールボックスブロック３７０ａと、第１ポート１２０で第１共通メッセージ入出力ラインＲＩＯＡを経由することなくアクセス可能な第１メインメールボックスを複数具備する第１メインメールボックスブロック３６０ａとに区分される。また、第２メールボックスブロック３６０ｂ、３７０ｂは第２ポート１３０で第２共通メッセージ入出力ラインＲＩＯＢを経由してアクセス可能な第２ローカルメールボックスを具備する第２ローカルメールボックスブロック３６０ｂと、第２ポート１３０で第２共通メッセージ入出力ラインＲＩＯＢを経由することなくアクセス可能な第２メインメールボックスを具備する第２メインメールボックスブロック３７０ｂとに区分される。
【００８１】
第１メインメールボックスブロック３６０ａ内の第１メインメールボックス、及び第２ローカルメールボックスブロック３６０ｂ内の第２ローカルメールボックスは第１ポート１２０とはそれぞれ第１メインメールボックス及び第２ローカルメールボックスの個数だけの別途のラインを通じて連結される。そして、第１ローカルメールボックスブロック３７０ａ内の第１ローカルメールボックス、及び第２メインメールボックスブロック３７０ｂ内の第２メインメールボックスは第２ポート１３０とはそれぞれ第１メインメールボックス及び第２ローカルメールボックスの個数だけの別途のラインを通じて連結される。例えば、第１メインメールボックスが３２個または６４個具備される場合、別途の３２ラインまたは６４ラインを通じて連結することができる。
【００８２】
そして、第１ローカルメールボックスブロック３７０ａ内のいずれか一つの第１ローカルメールボックスと第１メインメールボックスブロック３６０ａ内のいずれか一つの第１メインメールボックスとを第１共通メッセージ入出力ラインＲＩＯＡに選択的に連結するか、或いは第２ローカルメールボックスブロック３６０ｂ内のいずれか一つの第２ローカルメールボックスと第２メインメールボックスブロック３７０ｂ内のいずれか一つの第２メインメールボックスとを第２共通メッセージ入出力ラインＲＩＯＢに選択的に連結するためのメールボックスサブデコーダ３５０が具備される。
【００８３】
図２に適用する場合にメールボックス領域２６０には第１メインメールボックスブロック３６０ａ及び第２ローカルメールボックスブロック３６０ｂが配置され、メールボックス領域２７０には第１ローカルメールボックスブロック３７０ａ及び第２メインメールボックスブロック３７０ｂを配置することができる。
共有メモリ領域１１２は第１ポート１２０及び第２ポート１３０でデータのアクセス可能なメモリ領域で、アクセス権限Ｇｒａｎｔによりアクセスが行われる。
【００８４】
図面上でドライバＢ１，Ｂ２，Ｂ３，Ｂ４は図３で説明した共有メモリ領域１１２に対するアクセス権限制御部１２２，１３２を構成し、残りのドライバ３１３，３１４，３１５，３１６はメッセージアクセスパスの方向を制御するためのものである。メッセージアクセスパスを制御するためのドライバ３１３，３１４，３１５，３１６はメールボックスの個数だけ具備するか、或いはメールボックスブロック単位に具備することもできる。
第１ポート１２０を通じたメッセージのライト動作及びリード動作は以下のように行われる。メッセージのライト及びリード動作は共有メモリ領域１１２に対するアクセス権限Ｇｒａｎｔの如何にかかわらずに行われる。
【００８５】
まず、第１ポート１２０を通じて第１メインメールボックスブロック３６０ａ内の第１メインメールボックスに第２ポート１３０に伝達しようとするメッセージをライトする。第１メインメールボックスブロック３６０ａ内の第１メインメールボックスと第１ポートが別途のラインを通じて独立的に連結されているので、一つのクロック信号により同時にライティングが可能である。
【００８６】
以後、メールボックスサブデコーダ３５０が動作して第１メインメールボックス及び第１ローカルメールボックスを第１共通メッセージ入出力ラインＲＩＯＡと選択的または順次的に連結させる。よって、第１ポート１２０を通じて第１メインメールボックスにライトされたメッセージは第１共通メッセージ入出力ラインＲＩＯＡを通じてシリアルに伝送されて第１ローカルメールボックスブロック３７０ａ内の第１ローカルメールボックスにそれぞれライトされる。従って、第１メインメールボックスブロック３６０ａに貯蔵されたメッセージと第１ローカルメールボックスブロック３７０ａに貯蔵されたメッセージとは同一に維持される。
【００８７】
第１ポート１２０を通じて第１メインメールボックスへのライト動作後に、半導体メモリ装置内部では第１メールボックスにメッセージが貯蔵されたことを第２ポート１３０に知らせるために図１５で説明したような割込み信号を発生させる。割込み信号発生時間と割込み信号とが第２ポート１３０を通じて第２プロセッサに伝送されるまでの時間内に第１ローカルメールボックスブロック３７０ａへのメッセージライト動作は十分に実行可能である。
【００８８】
第１ポート１２０を通じたメッセージリードは第１共通メッセージ入出力ラインＲＩＯＡを経由することなく第２ローカルメールボックスブロック３６０ｂに貯蔵されたメッセージをリードすることにより行われる。
【００８９】
次いで、第２ポート１３０を通じたメッセージのライト動作及びリード動作は以下のように行われる。メッセージのライト及びリード動作は共有メモリ領域１１２に対するアクセス権限Ｇｒａｎｔの如何にかかわらずに行われる。
まず、第２ポート１３０を通じて第２メインメールボックスブロック３７０ｂ内の第２メインメールボックスに第１ポート１２０に伝達しようとするメッセージをライトする。第２メインメールボックスブロック３７０ｂ内の第２メインメールボックスと第２ポート１３０が別途のラインを通じて独立的に連結されているので、一つのクロック信号により同時にライティングできる。
【００９０】
以後、メールボックスサブデコーダ３５０が動作して第２メインメールボックス及び第２ローカルメールボックスを第２共通メッセージ入出力ラインＲＩＯＢと選択的または順次的に連結させる。よって、第２ポート１３０を通じて第２メインメールボックスにライトされたメッセージは第２共通メッセージ入出力ラインＲＩＯＢを通じてシリアルに伝送されて第２ローカルメールボックスにライトされる。従って、第２メインメールボックスブロック３７０ｂに貯蔵されたメッセージと第２ローカルメールボックスブロック３６０ｂに貯蔵されたメッセージとは同一に維持される。
【００９１】
第２ポート１３０を通じた第２メインメールボックスへのライト動作後に、半導体メモリ装置内部では第２メールボックスにメッセージが貯蔵されたことを第１ポート１２０に知らせるために図１５に説明したような割込み信号を発生させる。割込み信号発生時間の間、そして前記割込み信号が第１ポート１２０を通じて第１プロセッサに伝送されるまでの時間内に第２ローカルメールボックスブロック３６０ｂへのメッセージライト動作は十分に実行することができる。
【００９２】
第２ポート１３０を通じたメッセージリードは第２共通メッセージ入出力ラインＲＩＯＢを経由することなく第１ローカルメールボックスブロック３７０ａに貯蔵されたメッセージをリードすることにより行われる。
【００９３】
図１１に示したように、複数個の第１ローカルメールボックスブロック３７０ａ１−３７０ａｎ、複数個の第１メインメールボックスブロック３６０ａ１−３６０ａｎ、複数個の第２ローカルメールボックスブロック３６０ｂ１−３６０ｂｎ、及び複数個の第２メインメールボックスブロック３７０ｂ１−３７０ｂｎが複数個具備される。図１１は図１０で説明したようなメールボックスブロック３６０ａ，３６０ｂ，３７０ａ，３７０ｂがそれぞれ複数個具備される場合の動作例を示したものである。
【００９４】
第１メインメールボックスブロック３６０ａ１−３６０ａｎが一つの第１共通メッセージ入出力ラインＲＩＯＡを介して第１ローカルメールボックスブロック３７０ａ１−３７０ａｎと連結される構造を有し、第２メインメールボックスブロック３７０ｂ１−３７０ｂｎが一つの第２共通メッセージ入出力ラインＲＩＯＢを介して第２ローカルメールボックスブロック３６０ｂ１−３６０ｂｎと連結される構造を有する。
【００９５】
よって、第１メインメールボックスブロック３６０ａ１−３６０ａｎのうちいずれか一つのメインメールボックスブロックを選択し、第１ローカルメールボックスブロック３７０ａ１−３７０ａｎのうちいずれか一つのローカルメールボックスブロックを選択するためのメールボックスメインデコーダ３９０を追加に具備することができる。
【００９６】
メールボックスメインデコーダ３９０はまた第２メインメールボックスブロック３７０ｂ１−３７０ｂｎのうちいずれか一つのメインメールボックスブロックを選択し、第２ローカルメールボックスブロック３６０ｂ１−３６０ｂｎのうちいずれか一つのローカルメールボックスブロックを選択するための選択動作を行う。
【００９７】
図２に適用する場合にメールボックス領域２６０には第１メインメールボックスブロック３６０ａ１−３６０ａｎ及び第２ローカルメールボックスブロック３６０ｂ１−３６０ｂｎを配置し、メールボックス領域２７０には第１ローカルメールボックスブロック３７０ａ１−３７０ａｎ及び第２メインメールボックスブロック３７０ｂ１−３７０ｂｎを配置することができる。
【００９８】
共有メモリ領域１１２は第１ポート１２０及び第２ポート１３０でデータのアクセス可能なメモリ領域で、アクセス権限Ｇｒａｎｔによりアクセスが行われる。
図面上でドライバＢ１，Ｂ２，Ｂ３，Ｂ４は図３で説明したような共有メモリ領域１１２に対するアクセス権限制御部１２２，１３２を構成し、残りのドライバ３１３，３１４，３１５，３１６はメッセージアクセスパスを制御するためのものである。
【００９９】
第１ポート１２０を通じたライト動作の場合、まず、メールボックスメインデコーダ３９０を通じて第１メインメールボックスブロック３６０ａ１−３６０ａｎ及び第１ローカルメールボックスブロック３７０ａ１−３７０ａｎのうちの一つの第１メインメールボックスブロック及び一つの第１ローカルメールボックスブロックを選択する。以後のライト動作は図１０で説明したように動作する。第１メインメールボックスブロック３６０ａ１−３６０ａｎ及び第１ローカルメールボックスブロック３７０ａ１−３７０ａｎでのメールボックスブロックの選択動作は同時に実行されるか、或いは時間差を置いて実行することもできる。例えば、第１メインメールボックスブロック３６０ａ１−３６０ａｎでいずれか一つの第１メインメールボックスブロックの選択動作と、第１ローカルメールボックスブロック３７０ａ１−３７０ａｎのうちいずれか一つの第１ローカルメールボックスブロックの選択動作とは同時に実行されるか、或いは第１メインメールボックスブロックの選択後に一定時間が過ぎた後に第１ローカルメールボックスブロックの選択動作が実行されるようにすることもできる。即ち、第１メインメールボックスブロックに対するライト動作が完了された以後に第１ローカルメールボックスブロックが選択されるようにすることもできる。
【０１００】
メールボックスメインデコーダ３９０を通じて第１メインメールボックスブロック３６０ａ１−３６０ａｎのうちいずれか一つの第１メインメールボックスブロックが選択され、これに対するメッセージライティング動作が完了すると、他の第１メインメールボックスブロックを継続的に選択する方法により前記第１メインメールボックスブロック３６０ａ１−３６０ａｎに対するライト動作が行われる。また、いずれか一つの第１メインメールボックスブロックに対するライティング動作が行われる場合に、既にライティング動作の完了した第１メインメールボックスブロックのメッセージを第１ローカルメールボックスブロックにライトする動作を同時に実行することもできる。
【０１０１】
そして、第２ポート１３０を通じたライト動作の場合に第２メインメールボックスブロック３７０ｂ１−３７０ｂｎ及び第２ローカルメールボックスブロック３６０ｂ１−３６０ｂｎのうち一つの第２メインメールボックスブロック及び一つの第２ローカルメールボックスブロックをメールボックスメインデコーダ３９０を通じて選択する。以後の動作は図１０のそれと同様である。
【０１０２】
例えば、第２メインメールボックスブロック３７０ｂ１−３７０ｂｎでいずれか一つの第２メインメールボックスブロックの選択動作と、第２ローカルメールボックスブロック３６０ｂ１−３６０ｂｎのうちいずれか一つの第２ローカルメールボックスブロックの選択動作とは同時に実行されるか、或いは第２メインメールボックスブロックの選択後に一定時間が過ぎた後に第２ローカルメールボックスブロックの選択動作を実行することもできる。即ち、第２メインメールボックスブロックに対するライト動作が完了された以後に第２ローカルメールボックスブロックが選択されるようにすることもできる。
【０１０３】
メールボックスメインデコーダ３９０を通じて第２メインメールボックスブロック３７０ｂ１−３７０ｂｎのうちいずれか一つの第２メインメールボックスブロックが選択され、これに対するメッセージライティング動作が完了すると、他の第２メインメールボックスブロックを継続的に選択する方法により第２メインメールボックスブロック３７０ｂ１−３７０ｂｎに対するライト動作が行われる。また、いずれか一つの第２メインメールボックスブロックに対するライティング動作が行われる場合に、既にライティング動作の完了した第２メインメールボックスブロックのメッセージを第２ローカルメールボックスブロックにライトする動作を同時に実行することもできる。
【０１０４】
上述したように、図１１はメールボックスメインデコーダ３９０を通じて複数のメールボックスブロックのうち一つのメールボックスブロックを選択し、メールボックスサブデコーダ３５０を通じて選択されたメールボックスブロック内の複数のメールボックスを一つの共通メッセージ入出力ラインＲＩＯＡまたはＲＩＯＢと連結する構成を有するようになる。
従って、大容量のメールボックス領域を必要とする場合にも追加的なラインを具備することなくアクセス動作を可能とする特長がある。
【０１０５】
ここで、他の例として第１メインメールボックスブロック３６０ａ１−３６０ａｎが複数のメッセージ入出力ラインＲＩＯＡを通じて第１ローカルメールボックスブロック３７０ａ１−３７０ａｎと連結される構成とすることも出来る。例えば、第１メインメールボックスブロック３６０ａ１−３６０ａｎのうちいずれか一つの第１メインメールボックスブロック内の第１メインメールボックスの個数だけの第１メッセージ入出力ラインＲＩＯＡ（例えば、３２または６２ライン）を備えて、第１ローカルメールボックスブロック３７０ａ１−３７０ａｎのうちいずれか一つの第１ローカルメールボックスブロック内の第１ローカルメールボックスと連結される構成とすることも出来る。
【０１０６】
これと同様に、第２メインメールボックスブロック３７０ｂ１−３７０ｂｎ及び第２ローカルメールボックスブロック３６０ｂ１−３６０ｂｎの場合にも複数の第２メッセージ入出力ラインＲＩＯＢと連結される構成とすることも出来る。この場合に、図１０で説明したメールボックスサブデコーダ３５０は必要とされず、メールボックスメインデコーダ３９０の一つのメールボックスブロックの選択だけでメッセージアクセスパスが形成されるようになる。そして、メールボックスへのライト動作は図１０のようなシリアル伝送でなく、それぞれのメッセージ入出力ライン別に伝送される並列（parallel）伝送が実行されるようになる。
【０１０７】
上述の説明では本発明の実施例を主に挙げて、図面に基づき説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できるのは本発明の属する分野の当業者には明らかなことである。例えば、本発明の技術的思想をはずれない範囲で、メモリ内部のレジスタ構成または回路構成及びアクセス方法を多様に変形または変更できるのは勿論のことである。
【０１０８】
例えば、４個のメモリ領域のうち１個を共有メモリ領域に、残りの３個を専用メモリ領域に指定するか、４個のメモリ領域のすべてを共有メモリ領域に設定できるであろう。また、２個のプロセッサを使用するシステムの場合を主に挙げたが、３個以上のプロセッサがシステムに採用される場合に一つのＤＲＡＭに３個以上のポートを設け、特定のタイムに３個中の一つのプロセッサが設定された共有メモリをアクセスするようにすることができるであろう。そして、ＤＲＡＭの場合を例として挙げたが、これに限定されず、スタティックランダムアクセスメモリ及び不揮発性メモリなどにおいても本発明の技術的思想が拡張できるであろう。
【図面の簡単な説明】
【０１０９】
【図１】本発明の一実施例による半導体メモリ装置のメモリ領域とメールボックス領域の配置関係を示す図である。
【図２】本発明の他の実施例による半導体メモリ装置のメモリ領域とメールボックス領域の配置関係を示す図である。
【図３】図２の共有メモリ領域に対するポート別データアクセスパスを示す図である。
【図４】図２でメッセージアクセスパスをデータアクセスパスと共有する場合のメールボックス構成を示す図である。
【図５】図４の動作例を説明するための図である。
【図６】図４の動作例を説明するための図である。
【図７】図４の動作例を説明するための図である。
【図８】図４の動作例を説明するための図である。
【図９】図２のメールボックスのアクセスのためのメッセージアクセスパスをデータアクセスパスとは異なった別途のメッセージ入出力ラインを用いて構成する場合のメールボックス構成を示す。
【図１０】ポート別に一つずつのメッセージ入出力ラインを用いて構成されるメールボックス構成を示す。
【図１１】ポート別に一つずつのメッセージ入出力ラインを用いて構成されるメールボックス構成を示す。
【図１２】携帯用通信デバイスに採用された通常のマルチプロセッサシステムのブロック図である。
【図１３】本発明に適用されるメモリを採用したマルチプロセッサシステムのブロック図である。
【図１４】従来技術によるマルチプロセッサシステムのメモリアレイ部分を示すブロック図である。
【図１５】従来技術によるマルチパスアクセス可能なＤＲＡＭを有するマルチプロセッサシステムのブロック図である。
【符号の説明】
【０１１０】
112：共有メモリ領域
120：第１ポート
130：第２ポート
RIOA,RIOB：メッセージ入出力ライン
DIO：データ入出力ライン
260,270：メールボックス領域
150：メールボックスパス制御部
350：メールボックスサブデコーダ
390：メールボックスメインデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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