(57)【要約】【課題】熱膨張により生じるストレスに対して、破損しにくい高品質で、高歩留りの電子素子パッケージを提供することを目的とする。【解決手段】電子素子１０が形成された素子基板８と、電子素子１０を取り囲む隔壁部１４と、貫通した電極１２，７を有し隔壁部１４の開口を閉塞するカバー９とを設け、隔壁部１４とカバー９とによって電子素子１０を封止するとともに、カバー９のヤング率が素子基板８のヤング率よりも低いことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子素子が形成された素子基板と、
素子基板に形成された電子素子を取り囲む隔壁部と、
貫通した電極を有し前記隔壁部の開口を閉塞するカバーと
を設け、前記隔壁部と前記カバーとによって前記電子素子を封止するとともに、
前記カバーのヤング率が前記素子基板のヤング率よりも低いことを特徴とする
電子素子パッケージ。
【請求項２】
前記素子基板の材質がＬｉＴａＯ３、Ｓｉ、ガラス、石英、水晶などの何れかでその厚みが０．１５〜０．４ｍｍ、前記カバーの厚みが０．２ｍｍ以下のフレキシブル基板であることを特徴とする
請求項１記載の電子素子パッケージ。
【請求項３】
前記カバーに外側が内側よりも広いテーパー状の貫通孔を形成し、この貫通孔に充填した導電材料を介して前記電子素子の電極を引き出したことを特徴とする
請求項１記載の電子素子パッケージ。
【請求項４】
前記カバーの少なくとも一方の面に絶縁膜を形成したことを特徴とする
請求項１記載の電子素子パッケージ。
【請求項５】
前記絶縁膜が、無機材料系の絶縁膜であることを特徴とする
請求項４記載の電子素子パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体、電子部品などの電子素子パッケージに関するものである。
【背景技術】
【０００２】
図６に示す従来の電子素子パッケージは、電子素子１が形成された素子基板２の一方の面に、電子素子１を取り囲むように隔壁部３を形成し、貫通電極４を有するカバー５によって隔壁部３の開口を閉塞して電子素子１を封止している。６はカバー５の外側に形成された電極で、貫通電極４と導通して電子素子１の電極を外部に引き出している。この種の電子素子パッケージは特許文献１などに記載されている。
【特許文献１】特開平６−３１８６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記従来の構成では、以下のような問題があった。
素子基板２がＬｉＴａＯ３で、ヤング率が２３０ＧＰａ、カバー５がＬｉＴａＯ３、Ｓｉ、ガラス、石英、水晶の場合、ヤング率が７０〜２３０Ｇｐａと高くまた、熱膨張率が２〜１６ｐｐｍであるため、リフローなどの熱応力を受け、熱膨張差による応力が発生する場合、材料間での応力吸収が困難であり、熱膨張率の差が大きいほど、又、ヤング率が大きい程、熱歪が生じた時の応力は高くなり、接合部に集中するため、接合部が破損するという課題を有している。
【０００４】
更に詳しくは、この電子素子パッケージをマザー基板に実装する接合時の加熱において、リフロープロセス時の昇温により材料間の熱膨張差が発生する。熱膨張差により膨張した素子基板２とカバー５との膨張率の違いにより、接合部での引き合いが生じる。引き合いにより応力が発生し、応力を低減するために素子基板２が変形する。しかしながら、素子基板２のヤング率が高く弾性変形しにくい材料の場合には、結果として接合部に応力が集中して、貫通電極４と電子素子１の電極との電気接続不良や、隔壁部３との接合不良が発生する。
【０００５】
なお、素子基板２とカバー５を同一材料でパッケージングする場合は熱膨張差も無く、応力集中を避け、信頼性の高いパッケージを実現することができるが、素子基板２がＳｉの場合、Ｓｉのカバー５では可視光を透過できないため、適用できないデバイスがある。また、素子基板２がＬｉＴａＯ３の場合、カバー５がＬｉＴａＯ３では貫通孔加工が困難であるため、実現できないなどの課題がある。
【０００６】
本発明は、前記従来の課題を解決するもので、電子素子パッケージの高品質、高歩留りを実現することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１記載の電子素子パッケージは、電子素子が形成された素子基板と、素子基板に形成された電子素子を取り囲む隔壁部と、貫通した電極を有し前記隔壁部の開口を閉塞するカバーとを設け、前記隔壁部と前記カバーとによって前記電子素子を封止するとともに、前記カバーのヤング率が前記素子基板のヤング率よりも低いことを特徴とする。
【０００８】
本発明の請求項２記載の電子素子パッケージは、請求項１において、前記素子基板の材質がＬｉＴａＯ３、Ｓｉ、ガラス、石英、水晶などの何れかでその厚みが０．１５〜０．４ｍｍ、前記カバーの厚みが０．２ｍｍ以下のフレキシブル基板であることを特徴とする。
【０００９】
本発明の請求項３記載の電子素子パッケージは、請求項１において、前記カバーに外側が内側よりも広いテーパー状の貫通孔を形成し、この貫通孔に充填した導電材料を介して前記電子素子の電極を引き出したことを特徴とする。
【００１０】
本発明の請求項４記載の電子素子パッケージは、請求項１において、前記カバーの少なくとも一方の面に絶縁膜を形成したことを特徴とする。
本発明の請求項５記載の電子素子パッケージは、請求項４において、前記絶縁膜が、無機材料系の絶縁膜であることを特徴とする。
【発明の効果】
【００１１】
この構成によれば、リフローなどの熱応力を受けた場合の熱膨張により生じるストレスを前記カバーが変形することにより吸収することができ、破損しにくい高品質、高歩留りの電子素子パッケージを得ることができる。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
図１（ａ）は本発明の実施の形態１における電子素子パッケージの断面図を示し、図１（ｂ）は電極材料７を付ける前の状態の平面図を示している。
【００１３】
この電子素子パッケージは、素子基板８とカバー９とを張り合わせて構成されている。
素子基板８の一方の面には、電子素子１０と配線電極１１が形成されている。電子素子１０の入出力ラインは  配線電極１１に電気接続されている。カバー９には、素子基板８の配線電極１１の位置に対応して電極１２と図１（ｂ）に示すように貫通孔１３が形成されている。素子基板８の配線電極１１とカバー９の電極１２とは、真空チャンバ内での表面清浄、活性化による常温接合プロセスで接合されている。
【００１４】
さらに、素子基板８には、隔壁部１４を形成するための電極１５が形成されている。電極１５は電子素子１０を取り囲むように環状に形成されている。カバー９には、素子基板８の電極１５に対応して電極１６が環状に形成されている。素子基板８の環状の電極１５と、カバー９の環状の電極１６とは、真空チャンバ内での表面清浄、活性化による常温接合プロセスで接合されており、素子基板８の電極１５とカバー９の環状の電極１６とで、素子基板８とカバー９の間に形成されて、電子素子１０と配線電極１１および電極１２が配置されている内部１７を封止する前記隔壁部１４が構成されている。
【００１５】
ここで、素子基板８は材質がＬｉＴａＯ３、Ｓｉ、ガラス、石英、水晶などで、その厚みは０．１５〜０．４ｍｍ程度であり、ヤング率が７０〜２３０ＧＰａと高くまた、熱膨張率が２〜１６ｐｐｍである。カバー９は材質がポリイミドで厚みが０．０５〜０．２ｍｍのフレキシブル基板であって、カバー９のヤング率が１０ＭＰａ、素子基板８のヤング率が２００ＧＰａで、カバー９のヤング率が素子基板８のヤング率よりも低い。
【００１６】
図２と図３は電子素子パッケージの製造過程を示している。
半導体ウエハ１８には複数個の素子基板８が図２（ａ）に示すように多数取りされており、カバーウエハ１９には複数個のカバー９が同様に多数取りされている。
【００１７】
なお、隔壁部１４の電極１５，１６は半導体ウエハ１８とカバーウエハ１９に、グリッド状のパターンとして、スパッタ、メッキプロセスにより金属材料で形成されている。
また、カバーウエハ１９には、それぞれ電極材料７を付ける貫通孔１３として外側が内側よりも広いテーパー状の穴が、レーザ、ケミカルエッチング法、ドライエッチング法、ブラスト法などにより形成され、カバーウエハ表面の貫通孔１３の位置に対応してスパッタ、メッキプロセスにより金属材料を形成して電極１２が付けられている。貫通孔１３の形状は、電極１２に向かって径が小さくなるテーパー状であるとも言える。
【００１８】
図３（ａ）〜図３（ｃ）に示す工程は真空チャンバ内で実行されている。図３（ａ）に示すこの半導体ウエハ１８の配線電極１１の接合表面と電極１５の接合表面、カバーウエハ１９の電極１２，１６の接合表面を、プラズマ、原子ビーム、光エネルギーなどのエネルギーにより清浄化し、半導体ウエハ１８とカバーウエハ１９を位置合わせし、荷重を印加することにより活性化による常温接合プロセスで接合して、図３（ｂ）に示すよう接合して一体化する。
【００１９】
次に図２（ｂ）と図３（ｃ）（ｄ）に示すように、ダイシングソー２０によって切断線２１で切断して、電子素子パッケージ２２に個片化する。個片化された電子素子パッケージ２２の貫通孔１３に電極材料７としてＡｕ，Ｃｕなどの面心構造、低硬度の材料を付けて外部電極を形成する。
【００２０】
このように構成したため、次のような効果が得られる。
（１）  カバーウエハをヤング率１０ＭＰａ以下、厚みが０．２ｍｍ以下のフレキシブル基板を用いたため、加熱による熱膨張差が発生した場合、カバー９が変形することによって応力の集中を避けることができる。
【００２１】
（２）  厚みが０．２ｍｍ以下のカバー９に貫通孔１３を形成して電極材料７を付けて、従来に比べて導電性経路を短くしたことにより、カバー９と電極材料７の熱膨張により発生する応力を低減し、貫通孔１３の部分への応力集中を避けることができる。
【００２２】
（３）  柔軟性を有するフレキシブル基板をカバー９としたことにより、素子基板８との接触面において、電子素子パッケージは明確な共振点を持たないため、外部振動により、振動応力が集中することが無く、パッケージが破壊される可能性が低くなる。
【００２３】
（４）  貫通孔１３をテーパー形状にすることにより、加熱による熱膨張差が発生した場合、貫通孔部分が変形し易くなることによって応力の集中を避けることができる。
（５）  グリッドに半田、電極に、硬度が低く、面心立方構造で弾性、塑性変形しやすいＡｕ、もしくはＣｕを用いることにより、熱歪により発生した応力をグリッドが変形して吸収することにより接合部への応力集中を避ける。
（６）  真空チャンバ内でプラズマ、原子ビーム、光エネルギーなどのエネルギーにより接合表面を清浄化して常温で接合するので、加熱して接合する時より、接合時の熱歪の発生を抑えることができる。
【００２４】
（実施の形態２）
上記の実施の形態では、図２（ａ）に示したように１枚の半導体ウエハ１８に対して１枚のカバーウエハ１９を貼り合わせるものとして説明したが、カバーウエハ１９を、図４に示すようにローラー２３に巻装したロール状態で供給し、半導体ウエハ１８のパターンと位置合わせしながら、接合時に荷重をライン状に印加しながらローラー２３を移動させて貼り合わせることにより、連続的な生産が容易となり、パッケージコストが下がる。
【００２５】
（実施の形態３）
実施の形態１では、１枚の半導体ウエハ１８に対して１枚のカバーウエハ１９を貼り合わせ、これをダイシングソー２０によって切断して、電子素子パッケージ２２に個片化したが、図５に示すように、１枚の半導体ウエハ１８を複数枚の集合体２４ａ〜２４ｎに切断し、その集合体２４ａ〜２４ｎに対して、集合体２４ａ〜２４ｎと同サイズのカバーウエハ１９Ａを接合し、これをダイシングで個片化する。これにより、元のウエハサイズが大きくなっても接合プロセスは同一の装置で組立てをすることができる。
【００２６】
（実施の形態４）
なお、上記の各実施の形態において、カバー９の少なくとも一方の面に絶縁膜を形成したものを使用することによって、完成した電子素子パッケージの内部に水分が浸透することを防止できる。
【００２７】
具体的には、カバー９をポリイミドで形成した場合、ポリイミドの吸水率は０．３〜０．５％であるため、電子素子パッケージの内部に水分が浸透し、内部の金属部の腐食などの不具合が発生する。これを避けるためにこの実施の形態４では、ポリイミドの少なくとも一方の面に、水分の浸透率が極めて小さい無機材料系のＳｉＯ２、ＳｉＮなどの絶縁膜を、スパッタ法または蒸着、またはＣＤＶなどの方法で形成し、この絶縁膜付きのポリイミド製のカバー９を使用して電子素子パッケージを構成することによって、内部に水分が浸透しにくい電子素子パッケージを実現できる。
【００２８】
また、カバー９をＳｉなどの半導体で形成した場合には、カバー９に不要な電流が流れないように、カバー９の少なくとも一方の面をＳｉＯ２、ＳｉＮなどの絶縁膜で覆ったものを使用して電子素子パッケージを構成しないと、回路機能に不具合を生じさせる。
【００２９】
カバー９の片面に絶縁膜を形成する場合には、絶縁膜の厚みは１μｍ以下の厚さで形成することによってカバー９のフレキシブル性を損なわない。カバー９の両面に絶縁膜を形成する場合には、片面の絶縁膜の厚みは０．５μｍ以下とすることによってカバー９のフレキシブル性を損なわない。
【産業上の利用可能性】
【００３０】
本発明は、高品質、高歩留りの電子素子パッケージによって、各種の半導体集積回路、各種のセンサの実現に寄与できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１における電子素子パッケージの拡大断面図と電極材料を付ける前の状態の平面図
【図２】同実施の形態の製造工程の斜視図
【図３】同実施の形態の製造工程の拡大断面図
【図４】本発明の実施の形態２における電子素子パッケージの要部の製造工程図
【図５】本発明の実施の形態３における電子素子パッケージの要部の製造工程図
【図６】従来の電子素子パッケージの拡大断面図
【符号の説明】
【００３２】
７    電極材料
８    素子基板
９    カバー
１０    電子素子
１１    配線電極
１２，１５，１６  電極
１３    貫通孔
１４    隔壁部
１７    電子素子パッケージの内部
１８    半導体ウエハ
１９    カバーウエハ
２１    切断線
２２    電子素子パッケージ
２３    ローラー
２４ａ〜２４ｎ    半導体ウエハ１８を切断した集合体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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