(57)【要約】【課題】動作試験において用いるプローブカードの配線数や端子数を削減可能な半導体記憶装置を提供する。【解決手段】  メモリセルアレイと、複数のデータ入出力端子と、データ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持するラッチ回路と、テスト動作時においてテストデータ端子からラッチ回路へデータを選択的に供給するセレクタとを備える。これにより、テスト動作時においてテストデータ端子からラッチ回路へデータをシリアルに供給できることから、動作試験において使用する端子の数を大幅に削減することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイと、複数のデータ入出力端子と、前記複数のデータ入出力端子に供給されたデータを前記メモリセルアレイに対して並列に書き込むための複数の信号経路と、前記複数の信号経路上のデータをそれぞれ一時的に保持する複数のラッチ回路と、テスト動作時において所定の外部端子から前記複数のラッチ回路へデータを選択的に供給する手段とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記所定の外部端子が前記複数のデータ入出力端子とは異なる外部端子であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記手段は、通常動作時において使用されない選択信号に基づいて、前記テスト動作時における前記複数のラッチ回路の選択を行うことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
アドレス幅の異なるロウアドレス及びカラムアドレスが順次供給される複数のアドレス端子をさらに備え、
前記選択信号は、前記複数のアドレス端子のうち、前記ロウアドレスの入力及び前記カラムアドレスの入力の一方において使用しない端子を介して供給されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記手段は、前記複数の信号経路上にそれぞれ設けられ、対応する前記データ入出力端子及び前記所定の外部端子のいずれか一方を、対応する信号経路に接続する複数の第１のセレクタ回路を含んでいることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記手段は、前記複数の信号経路上にそれぞれ設けられ、前記テスト動作時において前記第１のセレクタ回路から前記信号経路上に供給されたデータを、前記選択信号に基づいて選択的に前記ラッチ回路に供給する複数の第２のセレクタ回路をさらに含んでいることを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、データ入出力端子数が比較的多い半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の製造プロセスにおいては、ウェハ状態で各種の動作試験が行われることが多い。動作試験では、例えばデータの読み出しや書き込みができない不良アドレスの検出が行われ、検出された不良アドレスは冗長セルによって救済される。不良セルから冗長セルへの置換は、主にヒューズのトリミングにより行われる。
【０００３】
通常、ウェハ状態での動作試験はチップごとに行うのではなく、プローブカードを用いることにより複数個のチップに対して並列に行われる。つまり、テスト対象となる複数のチップのクロック端子、アドレス端子及びコマンド端子をプローブカード内でそれぞれ共通接続することにより、これらチップに共通のクロック信号、アドレス信号及びコマンドを与え、この状態で実際にデータの読み出しや書き込みを行う。したがって、プローブカード内で必要なクロック配線、アドレス配線及びコマンド配線の数は、１つのチップのクロック端子、アドレス端子及びコマンド端子に等しい。このため、プローブカード上におけるこれら配線の数は、同時にテストされるチップ数にかかわらず、比較的少数で足りる。
【０００４】
これに対し、少なくとも出力データに関してはチップごとに個別である必要があることから、当然ながら、データ配線についてはプローブカード内で共通接続することはできない。したがって、プローブカードに必要なデータ配線の数は、並列に試験されるチップのデータ入出力端子の総数に等しくなる。このため、１チップ当たりのデータ入出力端子数が多い場合、つまり、データの入出力幅（ビット数）が大きいチップを試験する場合においては、プローブカードに必要なデータ配線数は非常に多くなる。しかも、１チップ当たりのデータ入出力端子数が多いと、その分、プローブカードに必要な端子数も増えることになる。
【０００５】
しかしながら、プローブカードに形成可能な配線数や端子数には限りがあるため、データの入出力幅が例えば３２ビットと比較的大きいチップを試験する場合、並列に試験可能なチップ数を削減する必要が生じてしまう。このような場合、結果的に１チップ当たりの動作試験時間が増大することから、製造コストの増大を招くという問題が生じてしまう。
【０００６】
その他、半導体記憶装置の動作試験に関する従来技術としては、特許文献１に記載された技術が知られている。
【特許文献１】特開２０００−１８２３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、従来の半導体記憶装置では、データ入出力端子の数が多くなるほど並列に試験可能なチップ数が減り、製造コストが増大するという問題があった。したがって、本発明は、動作試験において用いるプローブカードの配線数や端子数を削減可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明による半導体記憶装置は、メモリセルアレイと、複数のデータ入出力端子と、複数のデータ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持する複数のラッチ回路と、テスト動作時において所定の外部端子から複数のラッチ回路へデータを選択的に供給する手段とを備えることを特徴とする。
【０００９】
本発明によれば、テスト動作時において所定の外部端子から複数のラッチ回路へデータを選択的に供給可能であることから、動作試験において使用する端子の数が大幅に削減される。これにより、並列に試験可能なチップ数が増大することから、１チップ当たりの動作試験時間を短縮することが可能となる。しかも、各信号経路上にはラッチ回路が設けられており、ラッチ回路にテストデータを保持しておくことが可能であることから、複数のラッチ回路に保持された所定のデータパターンを異なるアドレスに連続的に書き込むことが可能となる。これにより、テストデータをテスタから毎回入力する必要がなくなることから、データを入力するための時間についても短縮することが可能となる。
【発明の効果】
【００１０】
このように、本発明によれば、動作試験において用いるプローブカードの端子数を削減することができることから、データ入出力端子の数が多い場合であっても、並列に試験可能なチップ数を多く確保することが可能となる。これにより、結果的に１チップ当たりの動作試験時間を短縮することが可能となり、製造コストを低減することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体記憶装置の構成を概略的に示すブロック図である。
【００１３】
図１に示すように、本実施形態による半導体記憶装置は、メモリセルアレイ１０と、メモリセルアレイ１０に対するアクセスを行うロウ系回路１１、カラム系回路１２及び入出力系回路１５を備えている。メモリセルアレイ１０は、多数のメモリセルがマトリクス状に配置された領域であり、本実施形態による半導体記憶装置が例えばＤＲＡＭである場合には、ＤＲＡＭセルが多数個配置される。
【００１４】
ロウ系回路１１は、メモリセルアレイ１０に対するアクセスにおいてロウ側の選択を行うための各種回路であり、ロウデコーダやサブワードドライバなどによって構成される。ロウ系回路１１には、アドレスバッファ１３を介してロウアドレスＸ０〜Ｘｍが供給される。アドレスバッファ１３は、ｍ＋１個のアドレス端子ＡＤＤ０〜ＡＤＤｍを介して外部から供給されるアドレス信号を受ける回路である。
【００１５】
一方、カラム系回路１２は、メモリセルアレイ１０に対するアクセスにおいてカラム側の選択を行うための各種回路であり、カラムデコーダやカラムスイッチなどによって構成される。カラム系回路１２には、アドレスバッファ１３を介してカラムアドレスＹ０〜Ｙｎが供給される。カラム系回路１２とメモリセルアレイ１０との間には入出力系回路１５が設けられている。入出力系回路１５は、リードライトアンプやセンスアンプなどによって構成される。
【００１６】
本実施形態においては、ロウアドレスＸ０〜Ｘｍのアドレス幅（ｍ＋１）よりもカラムアドレスＹ０〜Ｙｎのアドレス幅（ｎ＋１）の方が短く設定されている。つまり、ｍ＞ｎである。このようにアドレス幅の異なるロウアドレスＸ０〜Ｘｍ及びカラムアドレスＹ０〜Ｙｎは、アドレス端子ＡＤＤ０〜ＡＤＤｍに順次供給される。具体的には、まずロウアドレスＸ０〜Ｘｍがアドレス端子ＡＤＤ０〜ＡＤＤｍに供給され、その後、カラムアドレスＹ０〜Ｙｎがアドレス端子ＡＤＤ０〜ＡＤＤｎに供給される。
【００１７】
したがって、カラムアドレスＹ０〜Ｙｎを供給する際には、アドレス端子ＡＤＤｎ＋１〜ＡＤＤｍは使用されない端子となる。後述するように、本実施形態ではこのような使用されないアドレス端子をテスト動作時において利用することにより、並列に書き込まれるライトデータをシリアルに入力可能としている。
【００１８】
図１に示すように、本実施形態による半導体記憶装置は、アドレス端子ＡＤＤ０〜ＡＤＤｍの他、データ入出力端子ＤＱ０〜ＤＱ７、テストデータ端子ＴＤＱ、コマンド端子ＣＭＤ、クロック端子ＣＬＫなどを備えている。コマンド端子ＣＭＤは、ＲＡＳ端子、ＣＡＳ端子、ＷＥ端子などを含む端子群であり、これらを介して供給される信号の組み合わせによって、半導体記憶装置全体の動作が定められる。コマンド端子ＣＭＤ及びクロック端子ＣＬＫを介して供給される信号は、図１に示すコントローラ１４に供給される。コントローラ１４は、これらの端子を介して供給される信号に基づき、少なくともテスト信号ＴＥＳＴ、内部クロックＩＣＬＫ１，ＩＣＬＫ２を生成する。テスト信号ＴＥＳＴは、通常動作時においてローレベル、テスト動作時においてハイレベルとなる信号である。
【００１９】
一方、データ入出力端子ＤＱ０〜ＤＱ７は、メモリセルアレイ１０との間で８ビットのデータを入出力する端子であり、それぞれ独立した８本の信号経路によって入出力系回路１５と接続されている。この場合、データの入出力幅は８ビットとなるが、このようなデータ入出力端子ＤＱ０〜ＤＱ７及び信号経路を複数セット設けることにより、データの入出力幅を増やすことができる。例えば、図１に示すデータ入出力端子ＤＱ０〜ＤＱ７及び信号経路を４セット設ければ、データの入出力幅は３２ビットとなる。
【００２０】
図１に示すように、データ入出力端子ＤＱ０〜ＤＱ７と入出力系回路１５とを接続する信号経路上には、第１のセレクタ回路２０〜２７、第２のセレクタ回路３０〜３７、ラッチ回路４０〜４７、並びに、ドライバ回路５０〜５７がそれぞれ設けられている。セレクタ回路２０〜２７には、対応する入出力端子ＤＱ０〜ＤＱ７からのライトデータ（入出力端子ＤＱ０〜ＤＱ７に供給されるライトデータについてもＤＱ０〜ＤＱ７と表記する）の他、テストデータ端子ＴＤＱからのライトデータ（テストデータ端子ＴＤＱに供給されるライトデータについてもＴＤＱと表記する）、テスト信号ＴＥＳＴ及び内部クロックＩＣＬＫ１が共通に供給される。一方、セレクタ回路３０〜３７には、対応するセレクタ回路２０〜２７の出力であるライトデータＤＷＦＩＦＯ０〜ＤＷＦＩＦＯ７の他、選択信号Ｙｎ＋１〜Ｙｎ＋３及び内部クロックＩＣＬＫ２が共通に供給される。
【００２１】
図２はセレクタ回路２０〜２７の回路図である。
【００２２】
図２に示すように、セレクタ回路２０〜２７は、ライトデータＤＱｋ（ｋ＝０〜７）を通過させるトランスファゲート１０１と、ライトデータＴＤＱを通過させるトランスファゲート１０２と、ＡＮＤゲート１０３と、インバータ１０４〜１０６とを備えている。
【００２３】
上述の通り、通常動作時においてはテスト信号ＴＥＳＴがローレベルとなっていることから、トランスファゲート１０２はオフ状態に固定される。一方、トランスファゲート１０１は、内部クロックＩＣＬＫ１に連動してオン状態となることから、通常動作時において供給されるライトデータＤＱｋは、クロックＩＣＬＫ１に同期してセレクタ回路２０〜２７を通過することになる。
【００２４】
これに対し、テスト動作時においてはテスト信号ＴＥＳＴがハイレベルとなっていることから、トランスファゲート１０１はオフ状態となり、トランスファゲート１０２はオン状態となる。これにより、テスト動作時においては、内部クロックＩＣＬＫ１に関わらず、ライトデータＴＤＱがセレクタ回路２０〜２７を通過することになる。
【００２５】
セレクタ回路２０〜２７を通過したライトデータＤＷＦＩＦＯｋは、次のセレクタ回路３０〜３７にそれぞれ供給される。
【００２６】
図３はセレクタ回路３０〜３７の回路図である。
【００２７】
図３に示すように、セレクタ回路３０〜３７は、ライトデータＤＷＦＩＦＯｋを受けるクロックトインバータ１１１と、クロックトインバータ１１１の動作を制御するＮＡＮＤゲート１１２，１１３、ＡＮＤゲート１１４及びインバータ１１５と、クロックトインバータ１１１の出力を受けるフリップフロップ１１６と、フリップフロップ１１６の出力を受けるＮＡＮＤゲート１１７及びＮＯＲゲート１１８と、ＮＡＮＤゲート１１７及びＮＯＲゲート１１８の出力を受けるインバータ１１９とを備えている。
【００２８】
このうち、ＮＡＮＤゲート１１２は３入力のＮＡＮＤゲートであり、各入力端には、選択信号Ｙｎ＋１及びＹｎ＋１Ｂ（Ｙｎ＋１の反転信号）の一方、選択信号Ｙｎ＋２及びＹｎ＋２Ｂ（Ｙｎ＋２の反転信号）の一方、並びに、選択信号Ｙｎ＋３及びＹｎ＋３Ｂ（Ｙｎ＋３の反転信号）の一方がそれぞれ供給される。ＮＡＮＤゲート１１２に供給されるこれら選択信号の組み合わせはセレクタ回路３０〜３７ごとに全て異なり、このため、３ビットの選択信号（Ｙｎ＋１，Ｙｎ＋２，Ｙｎ＋３）の論理値に応じて、セレクタ回路３０〜３７に含まれるいずれか一つのＮＡＮＤゲート１１２の出力がローレベルとなる。他のセレクタ回路３０〜３７に含まれるＮＡＮＤゲート１１２の出力は、全てハイレベルである。
【００２９】
また、通常動作時においてはテスト信号ＴＥＳＴがローレベルとなっていることから、ＮＡＮＤゲート１１３の出力は、選択信号の論理値にかかわらずハイレベルに固定される。これにより、内部クロックＩＣＬＫ２に連動してクロックトインバータ１１１がオン状態となることから、通常動作時において供給されるライトデータＤＷＦＩＦＯｋは、クロックＩＣＬＫ２に同期してクロックトインバータ１１１を（反転して）通過することになる。
【００３０】
クロックトインバータ１１１を通過した信号は、フリップフロップ１１６を介してＮＡＮＤゲート１１７及びＮＯＲゲート１１８に供給される。図３に示すように、ＮＡＮＤゲート１１７にはＡＮＤゲート１１４の出力が供給され、ＮＯＲゲート１１８にはインバータ１１５の出力が供給されている。このため、ＡＮＤゲート１１４の出力がハイレベルである場合には、フリップフロップ１１６の出力はインバータ１１９を介して通過するものの、ＡＮＤゲート１１４の出力がローレベルである場合には、インバータ１１９の出力はハイインピーダンス状態となる。
【００３１】
セレクタ回路３０〜３７を通過したライトデータＤＲＷＢＳｋは、対応するドライバ回路５０〜５７にそれぞれ供給される。
【００３２】
これに対し、テスト動作時においてはテスト信号ＴＥＳＴがハイレベルとなっていることから、ＮＡＮＤゲート１１２の出力がローレベルである場合に限り、内部クロックＩＣＬＫ２に同期してライトデータＤＲＷＢＳｋが出力される。つまり、選択信号の論理値に基づき、セレクタ回路３０〜３７のいずれか一つに対応するライトデータＤＲＷＢＳｋのみが出力されることになる。その他のセレクタ回路３０〜３７においては、ＮＡＮＤゲート１１３の出力がローレベルに固定されることから、ライトデータＤＷＦＩＦＯｋはセレクタ回路３０〜３７を通過することができない。その他のセレクタ回路３０〜３７においては、インバータ１１９の出力はハイインピーダンス状態に固定される。
【００３３】
図１に示すように、セレクタ回路３０〜３７とドライバ回路５０〜５７とを接続する信号経路上には、各信号経路上のライトデータＤＲＷＢＳ０〜ＤＲＷＢＳ７をそれぞれ一時的に保持するラッチ回路４０〜４７が設けられている。図４はラッチ回路４０〜４７の回路図であり、インバータ１２１，１２２が循環接続されたフリップフロップ構成を有している。
【００３４】
ラッチ回路４０〜４７によってラッチされたライトデータＤＲＷＢＳ０〜ＤＲＷＢＳ７は、対応するドライバ回路５０〜５７にそれぞれ供給され、それぞれの信号線路を介して入出力系回路１５に供給される。これにより、８ビットのライトデータをメモリセルアレイ１０に対して並列に書き込むことができる。上述の通り、図１に示すデータ入出力端子ＤＱ０〜ＤＱ７及び信号経路は複数セット設けることができ、例えばこれらを４セット設ければ、３２ビットのライトデータをメモリセルアレイ１０に対して並列に書き込むことが可能となる。
【００３５】
以上が本実施形態による半導体記憶装置の構成である。次に、本実施形態による半導体記憶装置の動作について説明する。
【００３６】
通常動作時における動作は一般的なＤＲＡＭと同様であり、アクティブコマンド（ＡＣＴ）に同期してアドレス端子ＡＤＤ０〜ＡＤＤｍからロウアドレス（Ｘ０〜Ｘｍ）を入力し、次いで、ライトコマンド（ＷＲＩＴ）に同期してアドレス端子ＡＤＤ０〜ＡＤＤｎからカラムアドレス（Ｙ０〜Ｙｎ）を入力する。その後、所定のタイミングでデータ入出力端子ＤＱ０〜ＤＱ７に対して所望のライトデータを供給すれば、データ入出力端子ＤＱ０〜ＤＱ７に供給されたライトデータは、内部クロックＩＣＬＫ１，ＩＣＬＫ２に同期してそれぞれの信号経路を進み、メモリセルアレイ１０に対して並列に書き込まれる。
【００３７】
図５は、本実施形態による半導体記憶装置のテスト動作時における動作を説明するためのタイミング図である。
【００３８】
テスト動作を行う場合、テストモードにエントリーした後、図５に示すように、アクティブコマンド（ＡＣＴ）に同期してアドレス端子ＡＤＤ０〜ＡＤＤｍからロウアドレスＸ０〜Ｘｍ（＝Ａ）を入力し、次いで、ライトコマンド（ＷＲＩＴ）に同期してアドレス端子ＡＤＤ０〜ＡＤＤｎからカラムアドレスＹ０〜Ｙｎ（＝Ｂ）を入力する。ここで、カラムアドレスＹ０〜Ｙｎを入力する際、通常動作時においては使用しないアドレス端子（ＡＤＤｎ＋１〜ＡＤＤｍ）を介して、選択信号Ｙｎ＋１〜Ｙｎ＋３を入力する。図６に示す例では、まず選択信号Ｙｎ＋１〜Ｙｎ＋３を全てローレベル（論理値：０００）に設定している。
【００３９】
これにより、セレクタ回路３０〜３７のうち、例えばセレクタ回路３０が選択状態となるため、その後、所定のタイミングでテストデータ端子ＴＤＱに対して所望のライトデータを供給すると、対応するラッチ回路４０に当該ライトデータが保持されるとともに、ドライバ回路５０を介してメモリセルアレイ１０に供給される。他のセレクタ回路３１〜３７の出力はハイインピーダンス状態であることから、ラッチ回路４１〜４７の値は変化しない。したがって、ドライバ回路５１〜５７の出力はラッチ回路４１〜４７がそれぞれ現在保持している値のままとなる。このように、テスト動作時においては、選択信号Ｙｎ＋１〜Ｙｎ＋３の値に基づき、テストデータ端子ＴＤＱより供給されるライトデータを任意のラッチ回路４０〜４７に選択的に供給することが可能となる。
【００４０】
次に、選択信号Ｙｎ＋１〜Ｙｎ＋３の値をインクリメントした後（論理値：００１）、テストデータ端子ＴＤＱに所望のライトデータを供給する。これにより、当該ライトデータは対応するラッチ回路４１に保持されるとともに、ドライバ回路５１を介してメモリセルアレイ１０に供給される。この時、上述したラッチ回路４０に保持されているライトデータも並列に書き込まれる。
【００４１】
このようにして選択信号Ｙｎ＋１〜Ｙｎ＋３のインクリメントを進めながら、ライトデータをテストデータ端子ＴＤＱに次々と供給すれば、ラッチ回路４０〜４７にはそれぞれ所望のライトデータが格納されることになる。つまり、データ入出力端子ＤＱ０〜ＤＱ７を用いることなく、テストデータ端子ＴＤＱを介してライトデータをシリアルに供給することが可能となる。したがって、図１に示すデータ入出力端子ＤＱ０〜ＤＱ７及び信号経路を例えば４セット設けておけば、３２個のデータ入出力端子（ＤＱ０〜ＤＱ７×４）を用いることなく、わずか４個のテストデータ端子ＴＤＱを用いることによって、３２ビットのライトデータをメモリセルアレイ１０に対して並列に書き込むことが可能となる。
【００４２】
その後は、カラムアドレスＹ０〜ＹｎをＣ，Ｄ，Ｅ・・・と変化させれば、ラッチ回路４０〜４７に保持された８ビットのライトデータは、メモリセルアレイ１０内の対応する８つのメモリセルに次々と並列に書き込まれる。つまり、書き込み動作の度にライトデータを再入力することなく、アドレスを変化させるだけで連続的に書き込みを行うことが可能となる。変化させるアドレスはカラムアドレスに限らず、ロウアドレスＸ０〜Ｘｍを変化させることもできる。
【００４３】
以上説明したように、本実施形態においては、ライトデータをメモリセルアレイ１０に対して並列に書き込むための複数の信号経路上にそれぞれラッチ回路を設け、テスト動作時において、これらラッチ回路に対しライトデータをシリアルに供給可能としている。これにより、プローブカードに必要な配線数や端子数を大幅に削減することが可能となることから、データ入出力端子が多い場合であっても、並列に試験可能なチップ数を十分に確保することが可能となる。その結果、１チップ当たりの試験時間を短縮することが可能となる。
【００４４】
しかも、本実施形態では、信号経路に設けられたラッチ回路４０〜４７によってライトデータが保持されることから、同じテストパターンを繰り返し書き込む場合には、ライトデータを入力し直す必要がない。このため、動作試験において行われる繰り返しのライト動作を高速に実行することも可能となる。
【００４５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４６】
例えば、上記実施形態では、データ入出力端子ＤＱ０〜ＤＱ７とは別にテストデータ端子ＴＤＱを設けているが、データ入出力端子とテストデータ端子が別個の端子であることは必須でなく、テスト動作時において一部のデータ入出力端子をテストデータ端子として用いても構わない。
【００４７】
さらに、上記実施形態では、使用されないカラムアドレスを選択信号として利用しているが、選択信号が使用されないカラムアドレスに限定されるものではない。したがって、ロウアドレスのビット長がカラムアドレスのビット長よりも短いケースにおいては、使用されないロウアドレスを選択信号として利用しても構わないし、アドレス端子以外の端子から選択信号を入力可能に構成しても構わない。さらには、選択信号を内部で自動生成可能に構成しても構わない。
【図面の簡単な説明】
【００４８】
【図１】本発明の好ましい実施形態による半導体記憶装置の構成を概略的に示すブロック図である。
【図２】セレクタ回路２０〜２７の回路図である。
【図３】セレクタ回路３０〜３７の回路図である。
【図４】ラッチ回路４０〜４７の回路図である。
【図５】本発明の好ましい実施形態による半導体記憶装置のテスト動作時における動作を説明するためのタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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