(57)【要約】【課題】チャネルに対してフッ素注入または窒素注入を行ったときのトランジスタ特性を改善できる半導体装置の製造方法を提供する。【解決手段】半導体基板において、ｐＭＯＳを形成するためのｎ型ウェル１３へ、チャネルドーピングとして、ｎ型不純物を選択的に注入する（ｎ型不純物注入工程）。その後、ｎ型ウェル１３へ、ｎ型不純物注入工程と同一の写真製版用マスクを用いて、フッ素を、十分に閾値を下げるために１×１０15／ｃｍ2以上の濃度で選択的に注入する。【選択図】図１
2008218852.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型ＭＩＳＦＥＴを形成するためのｎ型ウェルを有する半導体基板を用意する工程と、
前記ｎ型ウェルへフッ素を注入するフッ素注入工程と
を備える半導体装置の製造方法であって、
前記フッ素注入工程の前に、前記ｎ型ウェルへｎ型不純物を注入するｎ型不純物注入工程
をさらに備え、
前記フッ素注入工程においては、前記ｎ型不純物が注入されない場合に比較して、前記ｎ型不純物により余分に導入される正の固定電荷を相殺するだけフッ素を余分に注入した
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記ｎ型不純物注入工程においては、ｎ型不純物として５族元素のイオンが注入され、
前記フッ素注入工程においては、フッ素が１×１０15／ｃｍ2以上の濃度で注入される
半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記ｎ型不純物注入工程と前記フッ素注入工程とでは、同一のマスクが用いられる
半導体装置の製造方法。
【請求項４】
ｎ型ＭＩＳＦＥＴを形成するためのｐ型ウェルを有する半導体基板を用意する工程と、
前記ｐ型ウェルへｎ型不純物としての窒素を注入する窒素注入工程と
を備える半導体装置の製造方法であって、
前記窒素注入工程の前に、前記ｐ型ウェルへｐ型不純物を注入するｐ型不純物注入工程
をさらに備え、
前記窒素注入工程においては、前記ｐ型不純物が注入されない場合に比較して、前記ｐ型不純物により余分に導入される負の固定電荷を相殺するだけ窒素を余分に注入した
半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記ｐ型不純物注入工程においては、ｐ型不純物として３族元素のイオンが注入され、
前記窒素注入工程においては、窒素が１×１０15／ｃｍ2以上の濃度で注入される
半導体装置の製造方法。
【請求項６】
請求項４又は請求項５に記載の半導体装置の製造方法であって、
前記ｐ型不純物注入工程と前記窒素注入工程とでは、同一のマスクが用いられる
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、チャネルに対してフッ素注入または窒素注入を行ったときのトランジスタ特性を改善するための技術に関する。
【背景技術】
【０００２】
現在主流である、ゲート絶縁膜として酸窒化膜を使いゲート電極として注入ポリシリコンを使ったdual-gateのＣＭＯＳでは、ゲートの仕事関数がｎＭＯＳ、ｐＭＯＳともにバンドエッジ付近に来るため閾値は十分に低く、チャネルへそれぞれの極性と逆である（逆極性）不純物を注入（channel-doping：チャネルドーピング）し閾値を上げることで、閾値のコントロールが可能であった。しかし、ゲート絶縁膜として、high-k絶縁膜や窒化条件の強い酸窒化膜を使用した場合や、ゲート電極として、バンドエッジから遠い仕事関数をもつ金属を使用したときには、トランジスタの閾値が高くなりすぎることが知られている。このため、これらのトランジスタでは、閾値のコントロールが非常に難しく、実用化に対する大きな障壁になっていた。
【０００３】
この問題に対して、従来は、チャネルへそれぞれの極性と同じである（同極性）不純物を注入する手法（counter-doping：カウンタードーピング）やバックバイアスを基板にかける手法で、閾値をコントロールしようとしてきた。しかし、カウンタードーピングを行う手法は、短チャネル特性とのトレードオフの問題から、ゲート長の短いトランジスタでは実用化が難しく、バックバイアスをかける手法では、エリアペナルティの問題が克服できない。
【０００４】
これらの手法に対して、逆極性の不純物をチャネルドーピングする必要がない半導体装置の製造方法においては、ｐＭＯＳの場合にはチャネルと同極性の正の固定電荷としてフッ素を、ｎＭＯＳの場合にはチャネルと同極性の負の固定電荷として窒素を、それぞれチャネルに注入し閾値を下げることで閾値をコントロールする手法が提唱されている（例えば、特許文献１または非特許文献１〜４）。この手法では、上記の２手法にたいして、短チャネル特性は悪くなりにくく、エリアペナルティも存在しない。
【０００５】
例えば、従来のＳＴＩ（Shallow Trench Isolation）型の半導体装置の製造方法では、分離酸化膜を形成した後かつゲートスタック構造を形成する前において、基板の犠牲酸化膜もしくはＩＯ系酸化膜を形成した直後に、この膜越しに、フッ素（ｐＭＯＳの場合）または窒素（ｎＭＯＳの場合）を注入し、ランプアニールを行っている。
【０００６】
【特許文献１】特開２００６−３４４６３４号公報
【非特許文献１】M.Inoue et al., IEDM Tech Dig, p.425 (2005)
【非特許文献２】S. Tsujikawa et al., IEDM Tech Dig, p.843 (2005)
【非特許文献３】T. Hayashi et al., IEDM Tech Dig, p.927 (2005)
【非特許文献４】Y. Nishida et al., VLSI Tech, p.216 (2006)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の半導体装置の製造方法では、十分に閾値を下げるためには、フッ素および窒素のいずれを注入する場合においても、１×１０15／ｃｍ2程度以上の注入量が必要となる。
【０００８】
しかし、閾値のコントロールを行うためにフッ素注入量や窒素注入量を増やしていくと、界面準位が増大するので、ゲート容量測定にはハンプが生じ、トランジスタ特性のSubthreshould-Swingが劣化する。また、ゲート長依存性においても、逆短チャネル効果が大きく表れてくる。従って、トランジスタ特性が劣化するという問題点があった。
【０００９】
この発明は以上の問題点を解決するためになされたものであり、チャネルに対してフッ素注入または窒素注入を行ったときのトランジスタ特性を改善できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態において、ｐＭＯＳを形成するためのｎ型ウェルへ、ｎ型不純物を注入した後にフッ素を注入する。このとき、ｎ型不純物の正の固定電荷と同等の負の固定電荷を導入するために余分にフッ素が注入される。
【発明の効果】
【００１１】
本発明によれば、フッ素による界面準位を低減することができる。従って、フラットバンド電圧を０に近づけたり、Subthreshould-Swingを改善したり、逆短チャネル効果を低減したりすることができる。よって、トランジスタ特性を改善することができる。
【発明を実施するための最良の形態】
【００１２】
＜実施の形態１＞
図１は、実施の形態１に係る半導体の製造方法の一工程を示す断面図である。なお、図１では、dual-gateのＣＭＯＳにおいて、ｐＭＯＳ（ｐ型ＭＩＳＦＥＴ）へフッ素注入を行う場合が示されている。
【００１３】
図１に示されるように、まず、半導体基板において、酸化膜１１および分離酸化膜１２を形成する。次に、ｐＭＯＳを形成するためのｎ型ウェル１３およびｎＭＯＳ（ｎ型ＭＩＳＦＥＴ）を形成するためのｐ型ウェル１４を形成する。次に、ｎ型ウェル１３へ、所定の形状の写真製版用マスクを用いて、閾値調整（閾値を上げる）のためのチャネルドーピングとして、チャネルと極性が逆であるｎ型不純物を選択的に注入する（ｎ型不純物注入工程）。
【００１４】
このｎ型不純物注入工程においては、ｎ型不純物として、Ａｓ（砒素）等の５族元素のイオンが注入される。
【００１５】
以下、フッ素注入を行う従来の半導体装置の製造方法と同様に、ｎ型ウェル１３において、犠牲酸化膜除去工程、ＩＯ系酸化膜形成工程、フッ素注入工程、（ランプ）アニール工程、ＣＯＲＥ系領域でのＩＯ系酸化膜除去工程、およびＣＯＲＥ系領域での絶縁膜形成工程を順次行う。このフッ素注入工程においては、ｎ型ウェル１３へ、ｎ型不純物注入工程と同一の写真製版用マスクを用いて、チャネルと極性が同じであるｐ型不純物としてのフッ素を、十分に閾値を下げるために１×１０15／ｃｍ2以上の濃度で選択的に注入する。また、このとき、ｎ型不純物が注入されない従来の半導体装置の製造方法に比較して、ｎ型不純物の固定電荷により相殺されるフラットバンドシフトを相殺するために余分にフッ素が注入されるものとする。すなわち、所望の負の固定電荷量（個数）を第一電荷量とし、ｎ型不純物注入工程で注入される正の固定電荷量（個数）を第二電荷量とし、フッ素注入工程で注入される負の固定電荷（個数）を第三電荷量とすると、（第三電荷量）＝（第一電荷量）＋（第二電荷量）となる。
【００１６】
本実施の形態に係る半導体装置の製造方法においては、ｎ型不純物でチャネルドーピングを行うとともにフッ素注入を行うことにより、ｎ型不純物でチャネルドーピングを行わずフッ素注入のみを行う従来の半導体装置の製造方法に比較して、フッ素による界面準位を低減しトランジスタ特性を改善することが可能となる。
【００１７】
また、ｎ型不純物の注入およびフッ素の注入を、いずれも、ｎ型ウェル１３に対する一連の処理工程内において行うことにより、フッ素注入と同一の写真製版用マスクを用いて、ｎ型不純物をｎ型ウェル１３に選択的に注入することができる。従って、写真製版用マスクを枚数を低減できるので、工程数を低減することができる。
【００１８】
上述では、図１を用いて、dual-gateのＣＭＯＳにおいてｐＭＯＳへフッ素注入を行う場合について説明した。しかし、上記の工程は、dual-gateのＣＭＯＳに限らず、フルシリサイドゲートやメタルゲート（etched metal gateやダマシンゲートを含む）等のゲートの種類に依らず、材料に依らず、全てのプレーナー型トランジスタに対して適用することができる。
【００１９】
また、ｐＭＯＳに限らず、ｎＭＯＳに対しても適用可能であるが、この場合には、ｎ型不純物としてのＡｓ等の５族元素のイオンに代えてｐ型不純物としてのＢ（ボロン）等の３族元素のイオンを、負の固定電荷としてのフッ素に代えて正の固定電荷としての窒素を、ｎ型ウェル１３に代えてｐ型ウェル１４へ、それぞれ注入する必要がある。
【００２０】
以下では、図２〜７を用いて、本実施の形態に係る半導体装置の製造方法の有効性を説明する。
【００２１】
図２は、ｐＭＯＳのＣＶ特性（ゲート電圧Ｖｇに対する正規化後のゲート容量Ｃ）におけるＡｓ注入の有効性を示すグラフである。図２のグラフでは、多量（高濃度）のＡｓを注入した場合が太線で、少量（低濃度）のＡｓを注入した場合が実線で、Ａｓを注入しない場合が点線で、それぞれ示されている。なお、図２では、注入されるフッ素の量（濃度）は、太線、実線、点線のいずれにおいても等しいものとする。すなわち、Ａｓのｎ電荷で相殺された後のフッ素のｐ電荷の量は、太線、実線、点線の順で多くなっている。
【００２２】
図２のＣＶ特性においては、点線、実線、太線の順に、ハンプが消失していっている。図２で矢印にて示されるように、ハンプとは、ｐＭＯＳのＣＶ特性においてゲート電圧Ｖｇの増加に伴いゲート容量Ｃが極小値に近づきつつある領域で微分係数が単調増加でなくなる点を示しており、フッ素による界面準位の発生を表すものと考えられる。すなわち、予め注入しておくＡｓの量が多いほど、その後に注入されるフッ素により発生する界面準位を低減することができる。
【００２３】
図３は、本実施の形態に係る半導体装置の製造方法により製造されるｐＭＯＳのＣＶ特性におけるＡｓ注入の有効性を示すグラフである。なお、図３においては、図２とは異なり、注入されるＡｓおよびフッ素の量は、点線、実線、太線の順に多くなる。これらは反転側のＣＶ特性が同等の立ち上がりを示すように調整したものだが、Ａｓとフッ素が濃いものが同等の立ち上がりではもっともフラットバンドをシフトさせられる。
【００２４】
図４は、本実施の形態に係る半導体装置の製造方法により製造されるｐＭＯＳのＩｄ−Ｖｇ特性（ゲート電圧Ｖｇに対する正規化後のドレイン電流Ｉｄ）におけるＡｓ注入の有効性を示すグラフである。図４のグラフでは、Ａｓを注入した場合（本実施の形態）が実線で、Ａｓを注入しない場合（従来）が点線で、それぞれ示されている。
【００２５】
図４に示されるように、Ａｓを注入した場合には、Ａｓを注入しない場合に比べて、極小値における下向きのピークが鋭くなっている。すなわち、予めＡｓを注入しておくことにより、Subthreshould-Swingを改善しゲート電圧Ｖｇに対してより敏感にオフ−オン動作を行わせることができる。
【００２６】
図５は、本実施の形態に係る半導体装置の製造方法により製造されるｐＭＯＳのチャネル特性（ゲート長Ｌｇに対する閾値電圧の増分ΔＶｔｈ）におけるＡｓ注入の有効性を示すグラフである。なお、図５においては、すべてのフッ素注入量は同じであるが、注入されるＡｓ注入量は、点線、実線、太線の順に多くなる。また、ゲート長Ｌｇが十分に大きい場合にはΔＶｔｈ＝０となるものとする。
【００２７】
図５のチャネル特性においては、点線、実線、太線の順に、閾値電圧の増分ΔＶｔｈの変化が小さくなり安定してきている。すなわち、相殺された後のフッ素のｐ電荷の量が等しい場合には、注入されるＡｓおよびフッ素の量が多いほど、逆短チャネル効果を低減することができる。
【００２８】
図６は、本実施の形態に係る半導体装置の製造方法により製造されるｎＭＯＳのチャネル特性におけるＢ注入の有効性を示すグラフである。なお、図６においては、すべての窒素注入量は同じであるが、注入されるＢ注入量は、点線、実線、太実線、太線の順に多いものとする。また、ゲート長Ｌｇが十分に大きい場合にはΔＶｔｈ＝０となるものとする。
【００２９】
図６のチャネル特性においては、点線、実線、太実線、太線の順に、閾値電圧の増分ΔＶｔｈの変化が小さくなり安定してきている。すなわち、相殺された後の窒素のｎ電荷の量が等しい場合には、注入されるＢおよび窒素の量が多いほど、逆短チャネル効果を低減することができる。
【００３０】
図３〜６に示されるような本実施の形態の有効性は、ｐＭＯＳ（ｎＭＯＳ）において、フッ素（窒素）注入により発生するチャネルと絶縁膜との間の界面準位が、Ａｓ（Ｂ）注入により抑制されることによると考えられる。これは、図２のＣＶ特性においてＡｓ注入によりハンプが消失していくことにより確認されるが、界面準位密度を反映するＤ値（電力損失）によっても確認が可能である。
【００３１】
図７は、本実施の形態に係る半導体装置の製造方法により製造されるｐＭＯＳ（ｎＭＯＳ）のＤ値特性におけるＡｓ（Ｂ）注入の有効性を示すグラフである。なお、図７においては、注入されるＡｓ（Ｂ）およびフッ素（窒素）の量は、いずれも、□印（従来）、○印（●印）の順に多くなる。
【００３２】
このように、本実施の形態に係る半導体の製造方法においては、フッ素注入工程の前に、ｎ型ウェル１３へＡｓを注入するｎ型不純物注入工程をさらに備え、フッ素注入工程においては、Ａｓが注入されない場合に比較して、Ａｓのｎ電荷により相殺されるｐ電荷を補償するフッ素が余分に注入される。従って、Ａｓが注入されない場合に比較して、フッ素による界面準位を低減することができる。従って、フラットバンド電圧を０に近づけたり、Subthreshould-Swingを改善したり、逆短チャネル効果を低減したりすることができる。よって、トランジスタ特性を改善することができる。
【図面の簡単な説明】
【００３３】
【図１】実施の形態１に係る半導体の製造方法の一工程を示す断面図である。
【図２】ｐＭＯＳのＣＶ特性におけるＡｓ注入の有効性を示すグラフである。
【図３】実施の形態１に係る半導体の製造方法により製造されるｐＭＯＳのＣＶ特性におけるＡｓ注入の有効性を示すグラフである。
【図４】実施の形態１に係る半導体の製造方法により製造されるｐＭＯＳのＩｄ−Ｖｇ特性におけるＡｓ注入の有効性を示すグラフである。
【図５】実施の形態１に係る半導体の製造方法により製造されるｐＭＯＳのチャネル特性におけるＡｓ注入の有効性を示すグラフである。
【図６】実施の形態１に係る半導体の製造方法により製造されるｎＭＯＳのチャネル特性におけるＢ注入の有効性を示すグラフである。
【図７】実施の形態１に係る半導体の製造方法により製造されるｐＭＯＳ（ｎＭＯＳ）のＤ値特性におけるＡｓ（Ｂ）注入の有効性を示すグラフである。
【符号の説明】
【００３４】
１１  酸化膜、１２  分離酸化膜、１３  ｎ型ウェル、１４  ｐ型ウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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