(57)【要約】【課題】半導体基板と埋込導体層の間の熱膨張差による影響を緩和でき、高精度な位置合わせを必要とすることなく所望のビアを形成することができる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板（基板本体）２１の第１の面２１Ａ側に素子形成層３０が設けられ、半導体基板２１の第１の面２１Ａと対向する第２の面２１Ｂ側にビアを介して素子形成層３０と電気的に接続される外部接続端子４８が設けられた半導体装置の製造方法であって、上記ビアは、上記第１の面２１Ａに、半導体基板２１に対して電気的に絶縁された埋込導体層２７を形成する工程と、上記第２の面２１Ｂに、埋込導体層２７と連絡する連絡孔４０（４０Ａ，４０Ｂ）を形成する工程と、埋込導体層２７と連絡孔４７の間を電気的に接続する工程とを経て形成される。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板の第１の面側に素子形成層が設けられ、前記半導体基板の前記第１の面と対向する第２の面側にビアを介して前記素子形成層と電気的に接続される外部接続端子が設けられた半導体装置の製造方法であって、
前記ビアは、
前記第１の面に、前記半導体基板に対して電気的に絶縁された埋込導体層を形成する工程と、
前記第２の面に、前記埋込導体層と連絡する連絡孔を形成する工程と、
前記埋込導体層と前記連絡孔の間を電気的に接続する工程とを経て形成される
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記埋込導体層の形成工程が、前記素子形成層の形成前に行われる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋込導体層の形成工程が、前記素子形成層の形成後に行われる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記連絡孔の形成工程では、前記連絡孔の形成幅を前記埋込導体層の形成幅よりも大きく形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記埋込導体層を複数並べて形成し、前記連絡孔に対する前記埋込導体層の接続本数で前記ビアの電気抵抗を調整する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記埋込導体層に対する前記連絡孔の接続長で前記ビアの電気抵抗を調整する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記埋込導体層と前記連絡孔の間を電気的に接続する工程では、
前記連絡孔を形成した後、
前記連絡孔の内面を絶縁処理する工程と、
前記埋込導体層の底部を被覆する絶縁膜を除去する工程と、
前記連絡孔の内面と前記埋込導体層の底部を同時に被覆する導体膜を形成する工程とを有する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜の除去工程では、
あらかじめ前記連絡孔を前記埋込導体層の形成幅よりも大きな形成幅で形成しておき、
前記埋込導体層の底部位置よりも前記連絡孔の底部位置の方が、堆積量が多くなるように絶縁性の保護膜を形成した後、
前記埋込導体層の底部に形成された前記保護膜をエッチング除去し、
前記連絡孔の内部に露出した前記絶縁膜を選択的にエッチング除去する
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記保護膜に、ハイデンシティ・プラズマＣＶＤ法で成膜したシリコン酸化膜を用いる
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の第１の面に形成された素子形成層と、前記半導体基板の前記第１の面と対向する第２の面に形成された外部接続端子と、前記素子形成層と前記外部接続端子との間を電気的に接続するビアとを備えた半導体装置であって、
前記ビアは、
前記第１の面側に形成された埋込導体層と、
前記第２の面側に形成された連絡孔と、
前記埋込導体層と前記連絡孔の間を電気的に接続する接続処理層とを備えた
ことを特徴とする半導体装置。
【請求項１１】
前記埋込導体層は、前記素子形成層の下層側に形成されている
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記埋込導体層は、前記素子形成層を貫通して形成されている
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記連絡孔の形成幅は、前記埋込導体層の形成幅よりも大きく形成されている
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
単一の前記連絡孔に対して、複数の前記埋込導体層が電気的に接続されている
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記接続処理層は、前記連絡孔の内面と、前記連絡孔の底部から露出する前記埋込導体層とを同時に被覆する導体膜からなる
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１６】
前記外部接続端子は、前記連絡孔と電気的に接続され前記第２の面に形成された再配線層の上に設けられている
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１７】
前記外部接続端子は、前記連絡孔の形成位置に設けられている
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１８】
前記外部接続端子には、他の半導体デバイスの外部接続端子が接続されている
ことを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板を貫通するビアを備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の高機能化や軽薄短小化の要求に伴って、電子部品の高密度集積化や高密度実装化が進み、フリップチップ実装を用いたＭＣＭ（マルチチップモジュール）又はＳＩＰ（システムインパッケージ）タイプの半導体装置が主流になりつつある。この種の半導体装置の中には、第１の半導体チップの上に第２の半導体チップがフリップチップ接続されたチップオンチップ（ＣＯＣ）構造を有するものがある。
【０００３】
図１６は、チップオンチップ構造の従来の半導体デバイスの概略構成を示す断面図である。図示した半導体デバイスは、第１の半導体チップ１と第２の半導体チップ２とによって構成されている。第２の半導体チップ２は第１の半導体チップ１の主面のほぼ中央部に複数のバンプ３を用いてフリップチップ実装されている。第１の半導体チップ１の周縁部には、第２の半導体チップ２が実装される領域を取り囲む状態で複数の電極パッド４が形成されている。また、第１の半導体チップ１の主面上であって、チップ実装領域と電極パッド４の形成領域との間にはダム５が設けられている。ダム５は、チップ実装領域を取り囲むように平面視四角形状の枠型に形成されている。そして、ダム５の内側において、第１の半導体チップ１と第２の半導体チップ２との間には、アンダーフィル材６が充填されている。
【０００４】
以上のように構成される従来の半導体デバイスは、図１６に示したように実装基板７上に接着材料層８を介して接着された後、第１の半導体チップ１上の電極パッド４と実装基板７上のランド９との間に、ボンディングワイヤ１０を介して電気的接続が行われている。
【０００５】
近年、チップオンチップ構造の半導体デバイスにおいては、信号処理の高速化や実装面積の低減等が求められている。すなわち、図１６に示したワイヤボンディング方式で実装される半導体デバイスは、ボンディングワイヤ１０の配線長に起因する信号伝達の遅延やボンディングワイヤ１０の引き回しに必要な実装面積の確保が問題となる。
【０００６】
そこで、図１７に模式的に示すように、第１の半導体チップ１に対して、上層側の第２の半導体チップ２と接合されるバンプ３と、下層側の実装基板７と接合されるバンプ１２との間を層間接続するビア（貫通電極）１１を形成するようにすれば、信号伝達速度の高速化と実装面積の低減とを同時に実現することができるので非常に有利である。
【０００７】
一方、ビアを形成するには、加工時間の短縮と狭ピッチ化を実現するため、ウエハ（半導体基板）を薄厚化する必要がある。従来より、ウエハの薄厚化には裏面研削（バックグラインディング）が実施されている。そこで、ビアを形成する第１の方法として、ウエハ表面に貫通電極を埋め込み形成した後、ウエハ裏面を研削して貫通電極の底部を外部に露出させ、これを端子面とする方法が知られている（下記特許文献１参照）。
【０００８】
また、第２のビア形成方法として、半導体素子や配線等の素子形成層を表面に形成したウエハの裏面側から上記配線層に連絡するコンタクトホールを形成した後、このコンタクトホールを導電化処理してビアとする方法が提案されている（下記特許文献２参照）。
【０００９】
更に、第３のビア形成方法として、素子形成層が形成された半導体基板の表面側からウエハを貫通する貫通孔を形成した後、この貫通孔を導電化処理してビアとする方法も知られている（下記特許文献３参照）。
【００１０】
【特許文献１】特許２００４−２４１４７９号公報
【特許文献２】特開２００６−４１４５０号公報
【特許文献３】特開２００２−５０７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、ウエハの裏面を研削して埋込導体層の底部を露出させる第１のビア形成方法では、ビア全体が上記埋込導体層で構成されることになるため、ウエハに埋め込まれる導体層の構成材料に制限が生じて、所望の素子特性が得られなくなる場合がある。
【００１２】
例えば、形成されるビアが電源供給系や高周波信号伝送系などの配線層を構成する場合、埋込導体層はＣｕ（銅）やＷ（タングステン）などの低抵抗の金属材料で構成されることが好ましい。しかし、ＣｕやＷは、ウエハを構成するＳｉ（シリコン）の熱膨張率と大きく異なるため、その後の素子形成工程において加熱時にウエハ割れを起こす可能性が高くなる。その一方で、埋込導体層の構成材料として、Ｓｉと同等の熱膨張率を有するポリシリコン（ｐｏｌｙ−Ｓｉ）を用いることも可能であるが、この場合、低抵抗のビアを形成することが困難となり、電源供給や伝送速度に課題を残すことになる。更に、ウエハを極薄く加工することによって埋込導体層の熱膨張率差の影響を低減することも可能であるが、ウエハが極薄となることで素子特性の変動を招いたり、ハンドリング性が低下して生産性を悪化させたりする可能性がある。
【００１３】
また、上述した第２のビア形成方法においては、ウエハの裏面から素子形成層の目的とする配線領域へコンタクトホールを形成する必要があるが、ウエハ裏面からのアライメント精度は現状で０．５μｍが限界であり、必要スペックに到達していない。従って、フォトリソグラフィ技術を用いて上記コンタクトホールを形成する場合、マスクパターンを必要な位置合わせ精度で形成できないだけでなく、配線層の層厚が薄厚なため、加工の際に十分なエッチングストッパとして機能させることが難しいという問題がある。
【００１４】
更に、上述した第３のビア形成方法においては、素子形成層が形成された半導体基板の表面側からウエハを貫通する貫通孔を形成するようにしているため、貫通孔を形成できる程度にウエハ厚を極薄く形成する必要がある。ウエハ厚の極薄加工は、上述したように、その後のウエハのハンドリング性を損なわせて生産性を悪化させることになる。
【００１５】
本発明は上述の問題に鑑みてなされ、半導体基板と埋込導体層の間の熱膨張差による影響を緩和でき、高精度な位置合わせやウエハの極薄加工を必要とすることなく所望のビアを形成することができる半導体装置の製造方法および半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１６】
以上の課題を解決するに当たり、本発明の半導体装置の製造方法は、半導体基板の第１の面側に素子形成層が設けられ、半導体基板の第１の面と対向する第２の面側にビアを介して素子形成層と電気的に接続される外部接続端子が設けられた半導体装置の製造方法であって、上記ビアは、上記第１の面に、半導体基板に対して電気的に絶縁された埋込導体層を形成する工程と、上記第２の面に、上記埋込導体層と連絡する連絡孔を形成する工程と、上記埋込導体層と上記連絡孔の間を電気的に接続する工程とを経て形成されることを特徴とする。
【００１７】
本発明の半導体装置の製造方法においては、第１の面に埋込導体層を形成し、第２の面に上記埋込導体層と連絡する連絡孔を形成した後、これら埋込導体層と連絡孔との間を電気的に接続することで、半導体基板の第１の面側と第２の面側とを電気的に接続するビアを形成するようにしている。これにより、ビア全体を埋込導体層で構成する場合に比べて半導体基板と埋込導体層の間の熱膨張差による影響を緩和でき、これらの熱膨張差に起因する基板割れ等の問題を回避することが可能となる。また、基板の表裏を加工してビアを形成するようにしているので、ビアの形状制御が容易となるとともに、基板の極薄加工が不要となる。
【００１８】
埋込導体層を構成する導電材料は特に制限されず、ＣｕやＷなどの金属材料のほか、ポリシリコンなどの半金属材料を用いることができる。埋込導体層は、半導体基板に対して電気的に絶縁される必要があるが、その絶縁膜も特に制限されず、例えばシリコン窒化膜が好適である。埋込導体層の形成方法としては、半導体基板の第１の面に、導電材料が埋め込まれる有底の孔あるいは溝を形成した後、絶縁膜を形成し、導電材料を充填する。
【００１９】
埋込導体層の形成工程は、半導体基板の第１の面に素子形成層を形成する前でもよいし、素子形成層を形成した後でもよい。素子形成層を形成する前に埋込導体層を形成する場合には、素子形成層の形成に必要な熱処理による基板の反りや割れを抑えるために、埋込導体層の構成材料として半導体基板と同等の熱膨張率を有する材料（例えばポリシリコン）を用いるのが好適である。一方、素子形成層を形成した後に埋込導体層を形成する場合には、埋込導体層の構成材料としてＣｕやＷなどの金属材料を用いることができる。また、目的とするビアの配線系統の種類（例えば電源供給系、信号伝達系など）に応じて、埋込導体層の形成タイミング、埋込導体層の材料の種類などを選定するようにしてもよい。
【００２０】
また、本発明の半導体装置の製造方法においては、第１の面側に形成した埋込形成層に対して連絡孔を第２の面側から形成するようにしているので、素子形成層内の配線層に向けてコンタクトホールを形成する場合に比べて高い位置合わせ精度を必要とすることなく連絡孔を形成することが可能である。これにより、ビアの形成が容易となり、半導体基板の極薄加工も必要としないので、作業性および生産性の向上を図ることができる。この場合、連絡孔の形成幅（あるいは形成径）を埋込導体層の形成幅（あるいは形成径）よりも大きく、例えば、アライメント精度よりも大きな形成幅に設定することができる。
【００２１】
なお、連絡孔の形成に際して、作製されるビアの接続抵抗を調整することも可能である。例えば、埋込導体層をあらかじめ複数並べて形成しておき、ひとつの連絡孔に対する埋込導体層の接続本数でビアの電気抵抗を調整することができる。あるいは、埋込導体層に対するビアの接続長でビアの電気抵抗を調整することができる。このような方法により、ビアの配線系に必要とされる所望の電気抵抗を得ることが可能となる。
【００２２】
本発明において、埋込導体層と連絡孔の間を電気的に接続する工程では、連絡を形成した後、連絡孔の内面を絶縁処理する工程と、埋込導体層の底部を被覆する絶縁膜を除去する工程と、連絡孔の内面と埋込導体層の底部を同時に被覆する導体膜を形成する工程とを有する。
埋込導体層の底部を被覆する絶縁膜の除去工程では、あらかじめ連絡孔を埋込導体層の形成幅（あるいは形成径）よりも大きな形成幅（あるいは形成径）で形成しておき、埋込導体層の底部位置よりも連絡孔の底部位置の方が、堆積量が多くなるように絶縁性の保護膜を形成した後、埋込導体層の底部に形成された保護膜をエッチング除去し、連絡孔の内部に露出した絶縁膜を選択的にエッチング除去する。これにより、連絡孔の底部の絶縁性を確保しながら埋込導体層の底部を被覆する絶縁膜を確実に除去でき、埋込導体層と連絡孔との間の電気的接続の信頼性を高めることができる。
【００２３】
一方、本発明の半導体装置は、半導体基板の第１の面に形成された素子形成層と、半導体基板の第１の面と対向する第２の面に形成された外部接続端子と、上記素子形成層と上記外部接続端子との間を電気的に接続するビアとを備えた半導体装置であって、上記ビアは、上記第１の面側に形成された埋込導体層と、上記第２の面側に形成された連絡孔と、上記埋込導体層と上記連絡孔の間を電気的に接続する接続処理層とを備えたことを特徴とする。
【００２４】
本発明の半導体装置においては、半導体基板の第１の面側に形成した埋込導体層と第２の面側に形成した連絡孔とによって半導体基板を貫通するビアを構成しているので、埋込導体層のみでビアを構成する場合に比べて、半導体基板と埋込導体層の間の熱膨張差による影響を緩和でき、これらの熱膨張差に起因する基板割れ等の問題を回避することが可能となる。
【００２５】
接続処理層は、連絡孔の内面と、連絡孔の底部から露出する埋込導体層とを同時に被覆する導体膜で構成することができる。導体膜は、連絡孔を被覆する導体めっきでもよいし、連絡孔を充填する導体層であってもよい。外部接続端子は、この導体膜の上に形成されためっきバンプやはんだバンプなどで構成することができる。
【００２６】
なお、外部接続端子は、半導体基板の第２の面に形成された再配線層の上に設けられていてもよいし、連絡孔の形成位置に設けられていてもよい。このようにして作製された半導体装置は、チップオンチップ構造の半導体デバイスにおける下層側の半導体チップとして好適に用いることができる。
【発明の効果】
【００２７】
以上述べたように、本発明によれば、埋込導体層と半導体基板との間の熱膨張差に起因する基板割れを防ぐことができるビア構造を、作業性および生産性を損なうことなく安定して形成することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の各実施の形態について図面を参照して説明する。
【００２９】
（第１の実施形態）
図１は本発明の第１の実施形態による半導体装置の製造方法を説明する工程フローである。本実施形態の半導体装置の製造方法は、半導体基板の一方の面（第１の面）に埋込導体層を形成する工程（Ｓ１１）と、半導体基板の第１の面にトランジスタ等の半導体素子や配線、各種絶縁層、電極パッド等を含む素子形成層を形成する工程（Ｓ１２）と、半導体基板の他方の面（第２の面）に埋込導体層と連絡する連絡孔を形成する工程（Ｓ１３）と、埋込導体層と連絡孔の間を電気的に接続するビア接続処理工程（Ｓ１４）と、半導体基板の第２の面に外部接続端子を形成する工程（Ｓ１５）とを有する。
【００３０】
［埋込導体層形成工程］
図２及び図３は、埋込導体層の形成工程を説明するための半導体基板（ウエハ）の要部工程断面図である。図２Ａに示すように、シリコン基板からなる基板本体（半導体基板）２１の第１の面２１ＡにはＳｉＯ2膜２２、ＳｉＮ膜２３を順に積層形成する。なお、これら絶縁膜２２，２３の構成材料、膜厚、組合せは任意であり、この例に特に限定されない。
【００３１】
次に、図２Ｂに示すように、基板本体２１の第１の面２１Ａに有底の孔（あるいは溝）２４を必要位置に必要数それぞれ形成する。孔２４の形成方法としては、公知のフォトリソグラフィ技術が用いられ、図示せずともＳｉＮ膜２３の上に孔２４の形成位置が開口するレジストパターンを形成した後、ＳｉＮ膜２３、ＳｉＯ2膜２２、基板本体２１を順にエッチングする。エッチング方法はドライエッチングでもよいしウェットエッチングでもよい。また、孔２５の形状は丸孔でもよいし角形状のものでも構わない。
【００３２】
ここで、孔２４の深さは基板本体２１を貫通しない深さとされ、例えば、１μｍ〜５０μｍである。また、孔２４の形成幅（あるいは形成径）は、形成数や抵抗等に応じて適宜設定され、例えば、０．５μｍ〜５μｍとされる。
【００３３】
次に、図３Ｃに示すように、基板本体２１の第１の面２１Ａに、例えばＬＰＣＶＤ（低圧ＣＶＤ）法等を用いてＳｉＮ膜を成膜し、孔２４の内壁（孔２４の内周部及び底部）をＳｉＮ膜（又はＳｉＯ2膜）２５で被覆した後、基板本体２１の第１の面２１Ａに、例えば砒素を含有したポリシリコン膜２６を成膜する。これにより、ＳｉＮ膜２５で絶縁処理された孔２４の内部にポリシリコン膜２６が充填されてなる埋込導体層２７が形成される。
【００３４】
孔２４に対するポリシリコン膜２６の充填後、基板本体２１の第１の面２１Ａに残存する余剰のポリシリコン膜２６をＣＭＰ（化学的機械的研磨）法で除去し、エッチバック法でリセスを形成した後、基板本体２１の第１の面２１ＡにＳｉＯ2膜２８を成膜する（図３Ｄ，Ｅ）。以上のようにして、基板本体２１の第１の面２１Ａに埋込導体層（ポリシリコンプラグ）２７を形成する工程が完了する。
【００３５】
［素子形成層形成工程］
次に、基板本体２１の第１の面２１Ａに、トランジスタ等の半導体素子や配線層、絶縁層、電極パッド等を含む素子形成層が形成される。図４Ａに、素子形成層３０の構成例を概略的に示す。図において、３１はトランジスタ素子、３２は配線層、３３は絶縁層、３４は電極パッドをそれぞれ示している。なお、基板本体２１に形成された埋込導体層２７は、素子形成層３０内の所定の配線層３２に対してＷ（タングステン）プラグ等の層間接続部３５を介して接続されている。
【００３６】
ここで、本実施形態においては、素子形成層３０の形成前に形成した埋込導体層２７を基板本体２１と同等の熱膨張率を有するポリシリコンを主体として構成したので、素子形成層３０の形成において実施される必要な熱処理工程の際に、基板本体２１と埋込導体層２７の間の熱膨張差に起因する基板の反りや割れを防止することができる。
【００３７】
［連絡孔形成工程］
次に、連絡孔形成工程について説明する。図４Ａは、基板本体２１の上下を反転して表した半導体基板の概略側断面図である。図４Ａに示したように、素子形成層３０が形成された基板本体２１の第１の面２１Ａに、接着材料層３７を介してサポート基板３７を貼り合わせる。このサポート基板（支持基板）３７は、基板本体２１と同等の大きさを有しており、主として、基板本体２１のハンドリング性を高めるために用いられる。この後、必要に応じて、基板本体２１の第１の面２１Ａと対向する第２の面２１Ｂをバックグラインディングあるいはエッチバックを施して、基板本体２１の薄厚化を行う。
【００３８】
次に、図４Ｂに示すように、基板本体２１の第２の面２１ＢにＣＶＤ法等によりＳｉＯ2膜３８を形成する。ＳｉＯ2膜３８は自然酸化膜であってもよい。次に、このＳｉＯ2膜３８の上に、レジストマスク（あるいはハードマスク）３９を形成する。このレジストマスク３９は連絡孔の形成位置が開口する所定のパターン形状を有しており、マスク開口部から露出するＳｉＯ2膜３８をエッチング除去する。
【００３９】
次に、図５Ｃに示すように、ＳｉＯ2膜３８をマスクとして基板本体２１の第２の面２１Ｂをエッチングし、埋込導体層２７と連絡するコンタクトホール４１を形成する。コンタクトホール４１は、その底部に埋込導体層２７が露出する程度の深さに形成される。本実施形態では、エッチング量を時間制御してコンタクトホール４１が形成される。コンタクトホール４１の開口形状は丸孔でもよいし角孔でもよい。
【００４０】
次いで、基板本体２１の第２の面２１ＢにＳｉＮ膜（又はＳｉＯ2膜）４２を形成し、コンタクトホール４１の内面を当該ＳｉＮ膜４２で被覆する。本実施形態では、ＳｉＮ膜４２はプラズマＣＶＤ法を用いて１５ｎｍの膜厚に形成される。以上のようにして、基板本体２１に連絡孔４０（４０Ａ，４０Ｂ）が形成される。
【００４１】
ここで、連絡孔４０（コンタクトホール４１）の形成に際しては、公知の赤外線アライメント法を用いてマスク（ＳｉＯ2膜３８）開口部の位置合わせが行われる。本実施形態では、連絡孔４０の形成幅（あるいは形成径）は、各埋込導体層２７の形成幅（あるいは形成径）よりも大きく形成される。具体的に、連絡孔４０の形成幅は、上記マスク位置合わせのアライメント精度よりも大きく、例えば当該アライメント精度の２倍の形成径とされる。従って、高いアライメント精度を必要とすることなく、埋込導体層２７に対する連絡孔４０の接続を行うことが可能となるので、連絡孔４０の形成作業を容易に行うことができる。また、連絡孔４０の形成に際して基板本体２１を極薄に加工せずとも、埋込導体層２７に対する連絡孔４０の接続作業を確実に行うことができる。
【００４２】
連絡孔４０の形成幅はすべての位置において同一である必要はなく、複数並べて形成された埋込導体層２７に対して連絡孔４０の接続本数を相互に異ならせてもよい。図５Ｃは、左方側の連絡孔４０Ａが１本の埋込導体層２７に接続され、右方側の連絡孔４０Ｂが３本の埋込導体層２７に接続された例を示している。後述するように、連絡孔４０に対する埋込導体層２７の接続本数で、形成されるビアの導通抵抗を調整することができる。
【００４３】
［ビア接続処理工程］
次に、ビア接続処理工程が行われる。このビア接続処理工程では、埋込導体層２７と連絡孔４０との間を電気的に接続する接続処理層を形成し、基板本体２１を貫通するビアを形成する。
【００４４】
連絡孔４０を構成するコンタクトホール４１の上に形成されたＳｉＮ膜４２は、コンタクトホール４１の内部と基板本体２１との間を電気的に絶縁する。当該ＳｉＮ膜４２の形成に際して、コンタクトホール４１の内面（内周面及び底部）のほか、コンタクトホール４１の底部から突出する埋込導体層２７の底部（図５Ｃにおいて頂部）にもＳｉＮ膜４２が形成されるが、当初より埋込導体層２７の周囲を被覆している絶縁膜（ＳｉＮ）２５と同種材料であるので、以下の説明では、埋込導体層２７の底部に形成されるＳｉＮ膜４２を、埋込導体層２７の底部を当初より被覆しているＳｉＮ膜に含めて、ＳｉＮ膜２５と表すものとする。
【００４５】
さて、ビア接続処理工程では、連絡孔４０の底部から露出する埋込導体層２７の底部を被覆する絶縁膜（ＳｉＮ膜）２５を除去した後、連絡孔４０の内部と当該埋込導体層２７の底部導体層（ポリシリコン層）とを同時に被覆する導体膜を形成することによって行われる。しかし、埋込導体層２７の底部を被覆する絶縁膜２５をエッチング除去する際、埋込導体層２７の底部のみならず、連絡孔４０の内部を被覆する絶縁膜（ＳｉＮ膜）４２も同時に除去されることで、連絡孔４０の内部と基板本体２１との間の電気的絶縁が図れなくなる。
【００４６】
そこで、本実施形態における埋込導体層２７の底部を被覆する絶縁膜２５の除去工程では、埋込導体層２７の底部位置よりも連絡孔４０の底部位置の方が、堆積量が多くなるように電気絶縁性の保護膜を形成した後、埋込導体層２７の底部に形成された上記保護膜をエッチング除去し、連絡孔４０の内部に露出した絶縁膜２５を選択的にエッチング除去するようにしている。
以下、具体的に説明する。
【００４７】
まず、図５Ｄに示すように、基板本体２１の第２の面２１Ｂに対して、上記絶縁性保護膜４３を成膜する。本実施形態では、保護膜４３をハイデンシティ・プラズマ（ＨＤＰ）ＣＶＤ法で成膜したＳｉＯ２膜で構成する。膜厚は例えば５００ｎｍとする。これにより、図５Ｄに示したように、埋込導体層２７の底部位置に形成される保護膜４３ａよりも、埋込導体層２７の形成幅よりも大きな形成幅で形成された連絡孔４０の底部位置に形成される保護膜４３ｂの方が、堆積量を多くすることができる。
【００４８】
ＨＤＰ−ＣＶＤ法は、基板にバイアスを印加して被処理面をスパッタしながら気相成長させるもので、カバレージ性よりも底部に膜を厚くつける成膜方法である。この方法で成膜された保護膜４３は、図４Ｂに示すように、イオンのスパッタ作用により角部が落とされる。その結果、埋込導体層２７の底部に形成される保護膜４３ａよりも、連絡孔４０の底部に形成される保護膜４３ａの方が、堆積量が多くなる。
【００４９】
続いて、図６Ｅに示すように、基板本体２１の第２の面２１Ｂ側に例えばＲＩＥ（反応性イオンエッチング）を施し、連絡孔４０の底部から露出する埋込導体層２７の底部直上に形成された保護膜４３ａを除去する。埋込導体層２７の底部位置に形成された保護膜４３ａの堆積量よりも連絡孔４０の底部位置に形成された保護膜４３ｂの堆積量の方が多いため、埋込導体層２７の底部を被覆する絶縁膜２５が露出しても、連絡孔４０の底部に形成された保護膜４３ｂを残存させることができる。
【００５０】
次に、図６Ｆに示すように、連絡孔４０の内部に露出している埋込導体層２７の絶縁膜（ＳｉＮ膜）２５をエッチング除去する。エッチャント（エッチング液あるいはエッチングガス）としては、ＳｉＮ膜をエッチングしＳｉＯ2膜はエッチングしない選択性のあるものを用いる。例えば、ＣＨＦ3とＡｒとＯ2の混合ガス（ＣＨＦ3／Ａｒ／Ｏ2＝２０／２００／１０ｓｃｃｍ）を用いたドライエッチングによって絶縁膜２５を除去する。これにより、埋込導体層２７の底部からポリシリコンプラグ２６が露出される。一方、連絡孔４０の底部に形成されているＳｉＮ膜４２は、その上を被覆する保護膜４３ｂによってエッチングされることなく残存するので、連絡孔４０の内部と基板本体２１の間の電気的絶縁は、確実に維持される。
【００５１】
次に、図７Ｇに示すように、基板本体２１の第２の面２１Ｂおよび連絡孔４０の内面に形成した保護膜４３をエッチング除去する。そして、図７Ｈに示すように、連絡孔４０の内部および埋込導体層２７の底部（ポリシリコンプラグ２６）を同時に被覆するように、基板本体２１Ｂ上にＴｉ（ＴｉＮ）系あるいはＴａ（ＴａＮ）系のバリアメタル４４を形成した後、このバリアメタル４４の上にＣｕシード層４５を形成する。これにより、連絡孔４０の内面と埋込導体層２７の間が電気的に接続され、基板本体２１を貫通するビアが完成する。
【００５２】
バリアメタル４４およびシード層４５は、連絡孔４０の内面と埋込導体層２７の底部を同時に被覆する本発明の「導体膜」を構成する。また、ＳｉＮ膜４２、バリアメタル４４およびシード層４５によって、埋込導体層２７と連絡孔４０の間を電気的に接続する接続処理層４６が構成される。
【００５３】
なお、バリアメタル４４の形成前に、アルゴンプラズマを用いた逆スパッタ法で埋込導体層２７のポリシリコンプラグ２６界面をクリーニングするのが好適である。また、バリアメタル４４の形成前に、連絡孔４０の内面に付着した保護膜４３を除去したが、保護膜４３の上からバリアメタル４４を形成するようにしてもよい。
【００５４】
［外部接続端子形成工程］
この工程では、図８に示すように、基板本体２１の第２の面２１Ｂに形成したシード層４５の上に、電解めっき法によって外部接続端子４８を形成した後、フォトリソグラフィ技術を用いてシード層４５およびバリアメタル４４の各層を所定形状にパターニングして再配線層４７を形成する。
【００５５】
上述のようにして形成されるビアは、連絡孔４０に対する埋込導体層２７の接続本数でビア接続抵抗を異ならせることができる。すなわち、図８に示した例おいて、左方側の連絡孔４０Ａよりも右方側の連絡孔４０Ｂの方が、埋込導体層２７の接続本数が多い分、ビア接続抵抗を低くすることができる。このように、連絡孔４０に対する埋込導体層２７の接続本数によって、形成されるビアの接続抵抗を任意に調整することが可能となる。これにより、目的とするビアの配線系の種類（電源系、信号伝達系など）に応じた適切なビア設計が可能となる。具体的に、電源供給系や高周波伝送系の配線用途では、電圧降下や信号伝達速度の遅延による影響を回避するために、連絡孔４０Ｂのような埋込導体層２７が複数接続されたビア構成とする。
【００５６】
例えば、ポリシリコンプラグ２６の形状を１μｍφ、深さ１μｍとすると、プラグ抵抗は５１Ωとなる（比抵抗４ｍΩｃｍ）。ビア抵抗を０．５Ωにする場合には、１００本のポリシリコンプラグをビアピッチ１：１で形成する。プラグのアレイ形状は、例えば２０μｍ×２０μｍ□とする。連絡孔４０は、アライメントズレ量が例えば１μｍの場合、アライメントズレを考慮して、２５μｍ□の角孔とする。連絡孔を被覆するＣｕ層（シード層４５）は、１０μｍ以上とする。なお、このＣｕ層で連絡孔を充填してもよい。
また、ビア抵抗を１Ωにする場合には、ポリシリコンプラグの本数を半分にする。アレイ形状が７μｍ×７μｍ□のマルチビアを形成した場合には、連絡孔は、９μｍ□の角孔とする。
【００５７】
一方、埋込導体層２７に対する連絡孔４０の接続長でビアの接続抵抗を調整することも可能である。例えば、連絡孔４０を深く形成すると、連絡孔４０の底部からの埋込導体層２７の突出長が大きくなる。その結果、埋込導体層２７の底部を被覆する絶縁膜２５の除去の際、ポリシリコンプラグ２６の露出長が長くなることで、導体膜の形成時に連絡孔４０とポリシリコンプラグ２６の間の接続面積が大きくなり、ビア接続抵抗が低くなる。逆に、連絡孔４０が浅いと、埋込導体層２７との接続長が短くなることで、ビア接続抵抗が高くなる。
【００５８】
なお、埋込導体層２７を構成する導体材料の種類を変えることで、ビア接続抵抗を調整することも可能である。本例では、ポリシリコンで埋込導体層２７を構成したが、タングステンや銅等の金属材料で埋込導体層を構成することで、ビア接続抵抗を更に低減することが可能となる。なお、金属プラグの適用例については後述する。
【００５９】
また、図８に示した例では、外部接続端子４８はＣｕめっきバンプで構成され、基板本体２１の第２の面２１Ｂ上において各連絡孔４０の直上位置からオフセットした位置に設けられている。なお、外部接続端子４８の形成例は上述の例に限らず、例えば図９に示すように、連絡孔４０の内部をシード層４５で充填し、連絡孔４０の直上位置に外部接続端子４８を形成するようにしてもよい。外部接続端子４８は、めっきバンプに限られず、はんだバンプであってもよい。
【００６０】
以上のようにして、埋込導体層２７と外部接続端子４８との間がビアを介して電気的に接続された本発明に係る半導体装置５０が作製される。本実施形態の半導体装置５０は、ＣＯＣ構造の半導体デバイスにおける下層側の半導体チップとして構成することができる。
【００６１】
図１０Ａ，Ｂは、作製した半導体装置５０の第２の面２１Ｂ側に、あらかじめ用意した上層側の半導体チップ５１を搭載してＣＯＣ構造の半導体デバイス５３を構成した例を示している。この場合、上層側の半導体チップ５１は下層側の半導体装置５０に対してフリップチップ実装され、半導体チップ５１の外部接続端子（はんだバンプ）５２が半導体装置５０の外部接続端子４８上に接合される。接合後、半導体装置５０と半導体チップ５１との間にアンダーフィル樹脂層５４を充填し硬化させる。その後、半導体装置５０をチップサイズに個片化することで、図１０Ｂに示す半導体デバイス５３が作製される。
【００６２】
図１０の例では、半導体装置５０の電極パッド３４をバンプ化処理して外部端子４９を構成した例を示している。また、半導体装置５０の第２の面２１Ｂ側に形成した外部接続端子４８を半導体チップ５１に対する接合端子として用いたが、半導体装置５０の電極パッド３４を上記接合端子として用い、外部接続端子４８を実装基板用の接合端子として用いてもよい。
【００６３】
以上のように、本実施形態によれば、半導体装置５０の第１の面側２１Ａに形成した埋込導体層２７と第２の面側に形成した連絡孔４０とによって半導体基板を貫通するビアを構成しているので、埋込導体層のみでビアを構成する場合に比べて、半導体基板と埋込導体層の間の熱膨張差による影響を緩和でき、これらの熱膨張差に起因する基板割れ等の問題を回避することが可能となる。また、基板の表裏を加工してビアを形成するようにしているので、ビアの形状制御が容易となるとともに、基板の極薄加工が不要となる。
【００６４】
更に、本実施形態によれば、第１の面２１Ａ側に形成した埋込形成層２７に対して連絡孔４０を第２の面２１Ｂ側から形成するようにしているので、素子形成層内の配線層に向けてコンタクトホールを形成する場合に比べて高い位置合わせ精度を必要とすることなく連絡孔を形成することが可能である。これにより、ビアの形成が容易となり、半導体基板の極薄加工も必要としないので、作業性および生産性の向上を図ることができる。この場合、連絡孔の形成幅（あるいは形成径）を埋込導体層の形成幅（あるいは形成径）よりも大きく、例えば、アライメント精度よりも大きな形成幅に設定することができる。
【００６５】
（第２の実施形態）
図１１は本発明の第２の実施形態による半導体装置の製造方法を説明する工程フローである。本実施形態の半導体装置の製造方法は、半導体基板の第１の面に素子形成層を形成する工程（Ｓ２１）と、素子形成層を介して半導体基板の第１の面に埋込導体層を形成する工程（Ｓ２２）と、半導体基板の第２の面に埋込導体層と連絡する連絡孔を形成する工程（Ｓ２３）と、埋込導体層と連絡孔の間を電気的に接続するビア接続処理工程（Ｓ２４）と、半導体基板の第２の面に外部接続端子を形成する工程（Ｓ２５）とを有する。
【００６６】
すなわち、上述の第１の実施形態では、埋込導体層の形成工程を素子形成層の形成工程の前に行っていたのに対し、本実施形態では、埋込導体層の形成工程を素子形成層の形成工程の後に行う点で相違する。
【００６７】
図１２〜１４は、本実施形態における埋込導体層の形成工程を説明する要部の工程断面図である。図１２Ａは、基板本体２１の第１の面２１Ａ側に素子形成層３０を形成した状態を示している。なお、図において上述の第１の実施形態と対応する部分については同一の符号を付し、その詳細な説明は省略する。
【００６８】
素子形成層３０の上には、埋込導体層を形成する際に用いるＳｉＮ膜あるいはＳｉＯ2膜からなるハードマスク層６０が形成されている。そこで、図１２Ｂに示すように、ハードマスク層６０の上にレジストマスク６１を形成し、素子形成層３０およびハードマスク層６０を貫通する孔６２を形成する。孔６２は、素子形成層３０において半導体素子や配線が形成されていない領域に設けられる。
【００６９】
次に、図１３Ｃに示すように、レジストマスク６１を除去した後、ハードマスク層６０をマスクとしたエッチング処理を行って基板本体２１に有底孔６３を形成する。有底孔６３は、基板本体２１を貫通しない任意の深さに形成される。なお、以下の説明では、これら孔６２および有底孔６３を総称して単に有底孔とする。
【００７０】
続いて、図１３Ｄに示すように、有底孔の内部と基板本体２１との間を電気的に絶縁するために、有底孔の内面を被覆する絶縁膜６４を基板本体２１の第２の面２１Ｂに例えば１５ｎｍの膜厚で形成する。絶縁膜６４の構成材料には、例えば、先に形成したハードマスク層６０と同種の絶縁材料（ＳｉＮあるいはＳｉＯ2）が用いられる。以下の説明では、これらハードマスク層６０および絶縁膜６４を総称して単に絶縁膜６４とする。
【００７１】
次に、図１４Ｅに示すように、絶縁膜６４の上に下地層６５を形成した後、Ｗ（タングステン）膜６６を成膜し、有底孔の内部をＷ膜６６で充填する。Ｗ膜６６の成膜に際しては、アンモニアプラズマなどで絶縁膜６４の改質を行った後、ＣＶＤ法あるいはＡＬＤ法により下地層６５としてＷＮ膜を形成し、続いてＷ膜６６をＣＶＤ法で形成し有底孔を充填する方法を用いることができる。あるいは、下地層６５にバリアメタル（Ｔｉ／ＴｉＮ）層を適用してもよく、この場合、ＰＶＤ法でＴｉを形成後、ＣＶＤ法でＴｉＮを形成し、更に、例えば５５０℃でアニールを行った後、Ｗ膜６６を成膜する。
【００７２】
その後、図１４Ｆに示すように、基板本体２１の第２の面２１Ｂを覆うＷ膜６６およびバリアメタル層６５をＣＭＰ法やエッチバック法などで除去する。以上のようなダマシンプロセスを経て、基板本体２１の内部にＷプラグ６６を含む埋込導体層６７が作製される。
【００７３】
続いて、基板本体２１の第２の面側に、上述の埋込導体層６７と連絡する連絡孔を形成する工程（Ｓ２３）と、この連絡孔と埋込導体層６７との間を電気的に接続するビア接続処理工程（Ｓ２４）と、基板本体２１の第２の面側に外部接続端子を形成する工程（Ｓ２５）を経て、本発明に係る半導体装置が作製される。なお、上記各工程Ｓ２３〜Ｓ２５は、上述の第１の実施形態における工程Ｓ１３〜Ｓ１５と同様であるので、その詳細な説明は省略する。
【００７４】
本実施形態によっても上述の第１の実施形態と同様な効果を得ることができる。特に、埋込導体層６７を構成する導体プラグが金属タングステンで構成されているが、素子形成層３０の形成後に埋込導体層６７を形成するようにしているので、熱膨張差に起因する基板割れや反り等の問題を回避することができる。なお、導体プラグは金属タングステンに限らず、銅などの他の金属材料やポリシリコン等の半導体材料を用いても構わない。
【００７５】
また、埋込導体層６７に金属タングステンプラグを用いることで、ビアの抵抗を上述の第１の実施形態よりも低くすることができる。例えば、Ｗプラグ６６の形状を０．５μｍφ、深さ１μｍとすると、プラグ抵抗は０．５Ωとなる。ビア抵抗を５ｍΩにする場合には、１００本のＷプラグを５μｍ×５μｍ□とする。連絡孔は、９μｍ□以上の角孔とし、Ｃｕ膜で被覆する。
【００７６】
以上、本発明の各実施形態について説明したが、勿論、本発明はこれらに限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７７】
例えば以上の実施形態では、作製したビア付き半導体基板をＣＯＣ構造の半導体デバイスにおける下層側の半導体基板に適用する例について説明したが、これに限らず、図１４に模式的に示すように、第１〜第３の半導体チップＣ１〜Ｃ３からなる３層構造のＣＯＣデバイスにおいて、ビアＶ１，Ｖ２をそれぞれ有する最下層側の第１の半導体チップＣ１と中間の第２の半導体チップＣ２のビア形成方法およびビア構造に本発明を適用することも可能である。なお図において、Ｒは、各層の半導体チップＣ１〜Ｃ３の接合部を保護する樹脂層である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態による半導体装置の製造方法を説明するための工程フローである。
【図２】本発明の第１の実施形態における埋込導体層形成工程を説明する要部の工程断面図である。
【図３】本発明の第１の実施形態における埋込導体層形成工程を説明する要部の工程断面図である。
【図４】本発明の第１の実施形態における連絡孔形成工程を説明する要部の工程断面図である。
【図５】本発明の第１の実施形態における連絡孔形成工程を説明する要部の工程断面図である。
【図６】本発明の第１の実施形態におけるビア接続処理工程を説明する要部の工程断面図である。
【図７】本発明の第１の実施形態におけるビア接続処理工程を説明する要部の工程断面図である。
【図８】本発明の第１の実施形態における外部接続端子形成工程を説明する要部の断面図である。
【図９】外部接続端子の構成の変形例を示す要部の断面図である。
【図１０】本発明の第１の実施形態において作製した半導体基板を用いてＣＯＣ構造の半導体デバイスの作製する工程を説明する概略断面図である。
【図１１】本発明の第２の実施形態による半導体装置の製造方法を説明するための工程フローである。
【図１２】本発明の第２の実施形態における埋込導体層形成工程を説明する要部の工程断面図である。
【図１３】本発明の第２の実施形態における埋込導体層形成工程を説明する要部の工程断面図である。
【図１４】本発明の第２の実施形態における埋込導体層形成工程を説明する要部の工程断面図である。
【図１５】本発明が適用されるＣＯＣ構造の半導体デバイスの他の構成例を示す概略断面図である。
【図１６】チップオンチップ構造の従来の半導体デバイスの一構成例を示す概略断面図である。
【図１７】チップオンチップ構造の従来の半導体デバイスの他の構成例を示す概略断面図である。
【符号の説明】
【００７９】
２１…基板本体、２１Ａ…第１の面、２１Ｂ…第２の面、２５…ＳｉＮ膜（絶縁膜）、２６…ポリシリコン膜（ポリシリコンプラグ）、２７…埋込導体層、３０…素子形成層、３７…サポート基板、４０（４０Ａ，４０Ｂ）…連絡孔、４１…コンタクトホール、４３…絶縁性保護膜、４５…Ｃｕシード層（導体膜）、４６…接続処理層、４７…再配線層、４８…外部接続端子、５０…半導体装置、５１…上層側半導体チップ、５３…半導体デバイス、６６…タングステン膜（タングステンプラグ）、６７…埋込導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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