(57)【要約】【課題】フィルタ特性を変更する際に生じ得るノイズを抑制することが可能なデジタルフィルタ装置を提供する。【解決手段】デジタルフィルタ装置１００は、ピーク値制御回路８が、第１のゲイン乗算値ｇ０と第２のゲイン乗算値とを比較し、ゲイン乗算値がゼロになるタイミングまたは初めて最もゼロに近くなるタイミングで、第２の係数レジスタ７から新たなフィルタ係数をフィルタ係数に代えて第１の係数レジスタ２に格納させ、第１のゲイン乗算値の符号と第２のゲイン乗算値の符号とが同じ場合は、第１のゲイン乗算値と第２のゲイン乗算値のうちゼロに近い方をゲイン乗算器４に適用するタイミングで、第２の係数レジスタ７から新たなフィルタ係数をフィルタ係数に代えて第１の係数レジス２タに格納させる。ＩＩＲ型デジタルフィルタ３は、第１の係数レジスタ２に格納されたフィルタ係数をフィルタリングに用いる。【選択図】図１
2008099182.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力されたデジタル音声信号をフィルタリングし、出力端子から出力デジタル信号を出力するデジタルフィルタ装置であって、
前記出力デジタル信号のゲイン特性を調整するため設定された第１のゲイン乗算値を格納する第１のゲインレジスタと、
前記ゲイン乗算値に対応して設定された複数のフィルタ係数を格納する第１の係数レジスタと、
信号を演算しその和を出力する第１の加算器、前記入力端子を介して入力された前記デジタル音声信号に前記第１の係数レジスタに格納されたフィルタ係数に対応した係数を乗算し、前記第１の加算器に出力する第１の乗算器、前記入力端子を介して入力された前記デジタル音声信号を遅延させた信号を出力する第１の遅延回路、前記第１の遅延回路から出力された信号に前記第１の係数レジスタに格納されたフィルタ係数に対応した係数を乗算し、前記第１の加算器に出力する第２の乗算器、第１の加算器の出力信号を遅延させた信号を出力する第２の遅延回路、および前記第２の遅延回路から出力された信号に前記第１の係数レジスタに格納されたフィルタ係数に対応した係数を乗算し、前記第１の加算器に出力する第３の乗算器、を少なくとも有するＩＩＲ型デジタルフィルタと、
前記第１の加算器から出力された信号に、ゲイン乗算値を乗算するゲイン乗算器と、
前記デジタル音声信号と前記ゲイン乗算器から出力された信号とを加算し、前記出力端子に出力する第２の加算器と、
新たに設定された第２のゲイン乗算値を格納する第２のゲインレジスタと、
前記第２のゲイン乗算値に対応して設定された新たな複数のフィルタ係数を格納する第２の係数レジスタと、
前記第１の係数レジスタおよび前記第２の係数レジスタを制御するとともに、前記ゲイン乗算器に適用される前記ゲイン乗算値を前記第１のゲイン乗算値から前記第２のゲイン乗算値に推移させることにより、前記出力デジタル信号のピーク値を調整するピーク値制御回路と、を備え、
前記ピーク値制御回路は、
前記第１のゲイン乗算値と前記第２のゲイン乗算値とを比較し、
前記第１のゲイン乗算値の符号と前記第２のゲイン乗算値の符号とが異なる場合は、前記ゲイン乗算器に適用されるゲイン乗算値を前記第１のゲイン乗算値から前記第２のゲイン乗算値に推移させる過程でその値がゼロになるタイミングまたは初めて最もゼロに近くなるタイミングで、前記第２の係数レジスタから前記新たなフィルタ係数を前記フィルタ係数に代えて前記第１の係数レジスタに格納させ、
前記第１のゲイン乗算値の符号と前記第２のゲイン乗算値の符号とが同じ場合は、前記第１のゲイン乗算値と前記第２のゲイン乗算値のうちゼロに近い方を前記ゲイン乗算器に適用するタイミングで、前記第２の係数レジスタから前記新たなフィルタ係数を前記フィルタ係数に代えて前記第１の係数レジスタに格納させる
ことを特徴とするデジタルフィルタ装置。
【請求項２】
前記ＩＩＲ型デジタルフィルタがピーキングフィルタとして機能するように、前記フィルタ係数が選択されている
ことを特徴とする請求項１に記載のデジタルフィルタ装置。
【請求項３】
前記ＩＩＲ型デジタルフィルタがノッチフィルタとして機能するように、前記フィルタ係数が選択されている
ことを特徴とする請求項１に記載のデジタルフィルタ装置。
【請求項４】
前記ＩＩＲ型デジタルフィルタがシェルビングフィルタとして機能するように、前記フィルタ係数が選択されている
ことを特徴とする請求項１に記載のデジタルフィルタ装置。
【請求項５】
入力端子に入力されたデジタル音声信号をフィルタリングし、出力端子から出力デジタル信号を出力するデジタルフィルタ装置であって、
前記出力デジタル信号のゲイン特性を調整するため設定された第１のゲイン乗算値を格納する第１のゲインレジスタと、
前記ゲイン乗算値に対応して設定された複数のフィルタ係数を格納する第１の係数レジスタと、
信号を演算しその和を出力する第１の加算器、前記入力端子を介して入力された前記デジタル音声信号に前記第１の係数レジスタから取得されたフィルタ係数を乗算し、前記第１の加算器に出力する第１の乗算器、前記入力端子を介して入力された前記デジタル音声信号を遅延させた信号を出力する第１の遅延回路、前記第１の遅延回路から出力された信号に前記第１の係数レジスタから取得されたフィルタ係数を乗算し、前記第１の加算器に出力する第２の乗算器、を少なくとも有するＦＩＲ型デジタルフィルタと、
前記第１の加算器から出力された信号に、ゲイン乗算値を乗算するゲイン乗算器と、
前記デジタル音声信号と前記ゲイン乗算器から出力された信号とを加算し、前記出力端子に出力する第２の加算器と、
新たに設定された第２のゲイン乗算値を格納する第２のゲインレジスタと、
前記第２のゲイン乗算値に対応して設定された新たな複数のフィルタ係数を格納する第２の係数レジスタと、
前記第１の係数レジスタおよび前記第２の係数レジスタを制御するとともに、前記ゲイン乗算器に適用される前記ゲイン乗算値を前記第１のゲイン乗算値から前記第２のゲイン乗算値に推移させることにより、前記出力デジタル信号のピーク値を調整するピーク値制御回路と、を備え、
前記ピーク値制御回路は、
前記第１のゲイン乗算値と前記第２のゲイン乗算値とを比較し、
前記第１のゲイン乗算値の符号と前記第２のゲイン乗算値の符号とが異なる場合は、前記ゲイン乗算器に適用されるゲイン乗算値を前記第１のゲイン乗算値から前記第２のゲイン乗算値に推移させる過程でその値がゼロになるタイミングまたは初めて最もゼロに近くなるタイミングで、前記第２の係数レジスタから前記新たなフィルタ係数を前記フィルタ係数に代えて前記第１の係数レジスタに格納させ、
前記第１のゲイン乗算値の符号と前記第２のゲイン乗算値の符号とが同じ場合は、前記第１のゲイン乗算値と前記第２のゲイン乗算値のうちゼロに近い方を前記ゲイン乗算器に適用するタイミングで、前記第２の係数レジスタから前記新たなフィルタ係数を前記フィルタ係数に代えて前記第１の係数レジスタに格納させる
ことを特徴とするデジタルフィルタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲインを変更することが可能なデジタルフィルタ装置に関するものである。
【背景技術】
【０００２】
従来、デジタルフィルタは、イコライザ等に応用されている。このイコライザをデジタル音声信号が通過すると、このデジタル音声信号は、該デジタルフィルタに与えられたフィルタ係数により決定されるフィルタ特性に応じて演算処理される。
【０００３】
フィルタ特性を可変する場合には、フィルタ係数を書き替える必要がある。この書き替え時に、デジタル音声信号の信号レベルやゲインの可変レベルの大きさによっては、ポップノイズやステップノイズなどの急峻なノイズがデジタル音声出力信号に現れてしまう。
【０００４】
例えば、これらのノイズを抑制する従来技術には、フィルタの周波数特性を決めているパラメータに対応したフィルタ係数を小さくするものがある。これにより、ノイズを抑制する。
【０００５】
しかし、デジタル音声入力信号に対して通常の演算を行いながらのデータ変更を行うため、その変化点におけるノイズの発生を防ぐことは困難である。さらに、可変幅が大きなシステムでは膨大なデータ量を保持する記憶領域が必要になり、無駄が多い。
【０００６】
また、他の従来技術には、アナログ音声信号の波形がゼロレベルになるタイミング検出をトリガとして、デジタル音声信号のゲインを変更するゲイン可変回路がある。これにより、このゲイン可変回路は、出力信号のゲイン特性の変更時のノイズ発生を防止する（例えば、特許文献１参照。）。
【０００７】
しかし、この従来技術は、出力信号のゲイン特性を変更した際のフィルタ特性の変化までも補償するものではない。
【特許文献１】特開平９−１３０２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、フィルタ特性を変更する際に生じ得るノイズを抑制することが可能なデジタルフィルタ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る実施例に従ったデジタルフィルタ装置は、入力端子に入力されたデジタル音声信号をフィルタリングし、出力端子から出力デジタル信号を出力するデジタルフィルタ装置であって、前記出力デジタル信号のゲイン特性を調整するため設定された第１のゲイン乗算値を格納する第１のゲインレジスタと、前記ゲイン乗算値に対応して設定された複数のフィルタ係数を格納する第１の係数レジスタと、信号を演算しその和を出力する第１の加算器、前記入力端子を介して入力された前記デジタル音声信号に前記第１の係数レジスタに格納されたフィルタ係数に対応した係数を乗算し、前記第１の加算器に出力する第１の乗算器、前記入力端子を介して入力された前記デジタル音声信号を遅延させた信号を出力する第１の遅延回路、前記第１の遅延回路から出力された信号に前記第１の係数レジスタに格納されたフィルタ係数に対応した係数を乗算し、前記第１の加算器に出力する第２の乗算器、第１の加算器の出力信号を遅延させた信号を出力する第２の遅延回路、および前記第２の遅延回路から出力された信号に前記第１の係数レジスタに格納されたフィルタ係数に対応した係数を乗算し、前記第１の加算器に出力する第３の乗算器、を少なくとも有するＩＩＲ型デジタルフィルタと、前記第１の加算器から出力された信号に、ゲイン乗算値を乗算するゲイン乗算器と、前記デジタル音声信号と前記ゲイン乗算器から出力された信号とを加算し、前記出力端子に出力する第２の加算器と、新たに設定された第２のゲイン乗算値を格納する第２のゲインレジスタと、前記第２のゲイン乗算値に対応して設定された新たな複数のフィルタ係数を格納する第２の係数レジスタと、前記第１の係数レジスタおよび前記第２の係数レジスタを制御するとともに、前記ゲイン乗算器に適用される前記ゲイン乗算値を前記第１のゲイン乗算値から前記第２のゲイン乗算値に推移させることにより、前記出力デジタル信号のピーク値を調整するピーク値制御回路と、を備え、前記ピーク値制御回路は、前記第１のゲイン乗算値と前記第２のゲイン乗算値とを比較し、前記第１のゲイン乗算値の符号と前記第２のゲイン乗算値の符号とが異なる場合は、前記ゲイン乗算器に適用されるゲイン乗算値を前記第１のゲイン乗算値から前記第２のゲイン乗算値に推移させる過程でその値がゼロになるタイミングまたは初めて最もゼロに近くなるタイミングで、前記第２の係数レジスタから前記新たなフィルタ係数を前記フィルタ係数に代えて前記第１の係数レジスタに格納させ、前記第１のゲイン乗算値の符号と前記第２のゲイン乗算値の符号とが同じ場合は、前記第１のゲイン乗算値と前記第２のゲイン乗算値のうちゼロに近い方を前記ゲイン乗算器に適用するタイミングで、前記第２の係数レジスタから前記新たなフィルタ係数を前記フィルタ係数に代えて前記第１の係数レジスタに格納させることを特徴とする。
【００１０】
本発明の他の態様に係る実施例に従ったデジタルフィルタ装置は、入力端子に入力されたデジタル音声信号をフィルタリングし、出力端子から出力デジタル信号を出力するデジタルフィルタ装置であって、前記出力デジタル信号のゲイン特性を調整するため設定された第１のゲイン乗算値を格納する第１のゲインレジスタと、前記ゲイン乗算値に対応して設定された複数のフィルタ係数を格納する第１の係数レジスタと、信号を演算しその和を出力する第１の加算器、前記入力端子を介して入力された前記デジタル音声信号に前記第１の係数レジスタから取得されたフィルタ係数を乗算し、前記第１の加算器に出力する第１の乗算器、前記入力端子を介して入力された前記デジタル音声信号を遅延させた信号を出力する第１の遅延回路、前記第１の遅延回路から出力された信号に前記第１の係数レジスタから取得されたフィルタ係数を乗算し、前記第１の加算器に出力する第２の乗算器、を少なくとも有するＦＩＲ型デジタルフィルタと、前記第１の加算器から出力された信号に、ゲイン乗算値を乗算するゲイン乗算器と、前記デジタル音声信号と前記ゲイン乗算器から出力された信号とを加算し、前記出力端子に出力する第２の加算器と、新たに設定された第２のゲイン乗算値を格納する第２のゲインレジスタと、前記第２のゲイン乗算値に対応して設定された新たな複数のフィルタ係数を格納する第２の係数レジスタと、前記第１の係数レジスタおよび前記第２の係数レジスタを制御するとともに、前記ゲイン乗算器に適用される前記ゲイン乗算値を前記第１のゲイン乗算値から前記第２のゲイン乗算値に推移させることにより、前記出力デジタル信号のピーク値を調整するピーク値制御回路と、を備え、前記ピーク値制御回路は、前記第１のゲイン乗算値と前記第２のゲイン乗算値とを比較し、前記第１のゲイン乗算値の符号と前記第２のゲイン乗算値の符号とが異なる場合は、前記ゲイン乗算器に適用されるゲイン乗算値を前記第１のゲイン乗算値から前記第２のゲイン乗算値に推移させる過程でその値がゼロになるタイミングまたは初めて最もゼロに近くなるタイミングで、前記第２の係数レジスタから前記新たなフィルタ係数を前記フィルタ係数に代えて前記第１の係数レジスタに格納させ、前記第１のゲイン乗算値の符号と前記第２のゲイン乗算値の符号とが同じ場合は、前記第１のゲイン乗算値と前記第２のゲイン乗算値のうちゼロに近い方を前記ゲイン乗算器に適用するタイミングで、前記第２の係数レジスタから前記新たなフィルタ係数を前記フィルタ係数に代えて前記第１の係数レジスタに格納させることを特徴とする。
【発明の効果】
【００１１】
本発明に係るデジタルフィルタ装置によれば、フィルタ特性を変更する際に生じ得るノイズを抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００１３】
図１は、本発明の一態様である実施例１に係るデジタルフィルタ装置１００の要部の構成を示すブロック図である。
【００１４】
図１に示すように、デジタルフィルタ装置１００は、入力端子１００ａに入力されたデジタル音声信号をフィルタリングし、出力端子１００ｂから出力デジタル信号を出力する。
【００１５】
このデジタルフィルタ装置１００は、出力デジタル信号のゲイン特性を調整するため設定された第１のゲイン乗算値ｇ０を格納する第１のゲインレジスタ１と、ゲイン乗算値に対応して設定された複数のフィルタ係数ａ１、ａ２、ｂ０、ｂ１、ｂ２を格納する第１の係数レジスタ２とを備える。
【００１６】
また、デジタルフィルタ装置１００は、デジタル音声信号をフィルタリングするＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ)型デジタルフィルタ３を備える。
【００１７】
このＩＩＲ型デジタルフィルタ３は、信号を演算しその和を出力する第１の加算器３ａと、入力端子１００ａを介して入力されたデジタル音声信号に第１の係数レジスタ２に格納されたフィルタ係数ｂ０に対応した係数ｂ０を乗算し、第１の加算器３ａに出力する第１の乗算器３ｂと、入力端子１００ａを介して入力されたデジタル音声信号を遅延させた信号を出力する第１の遅延回路３ｃと、この第１の遅延回路３ｃから出力された信号に第１の係数レジスタ２に格納されたフィルタ係数ｂ１に対応した係数ｂ１を乗算し、第１の加算器３ａに出力する第２の乗算器３ｄと、第１の加算器３ａの出力信号を遅延させた信号を出力する第２の遅延回路３ｅと、この第２の遅延回路３ｅから出力された信号に第１の係数レジスタ２に格納されたフィルタ係数ａ１に対応した係数ａ１を乗算し、第１の加算器３ａに出力する第３の乗算器３ｆと、を有する。
【００１８】
さらに、ＩＩＲ型デジタルフィルタ３は、第１の遅延回路３ｃから出力された信号を遅延させた信号を出力する第３の遅延回路３ｇと、この第３の遅延回路３ｇから出力された信号に第１の係数レジスタ２に格納されたフィルタ係数ｂ２に対応した係数ｂ２を乗算し、第１の加算器３ａに出力する第４の乗算器３ｈと、第２の遅延回路３ｅから出力された信号を遅延させた信号を出力する第４の遅延回路３ｉと、この第４の遅延回路３ｉから出力された信号に第１の係数レジスタ２に格納されたフィルタ係数ａ２に対応した係数ａ２を乗算し、第１の加算器３ａに出力する第５の乗算器３ｊと、を有する。
【００１９】
このように、ＩＩＲ型デジタルフィルタ３は、２次の構成を有する。
【００２０】
また、デジタルフィルタ装置１００は、第１の加算器３ａから出力された信号に、ゲイン乗算値を乗算するゲイン乗算器４と、デジタル音声信号とゲイン乗算器４から出力された信号とを加算し、出力デジタル信号として出力端子１００ｂに出力する第２の加算器５と、を備える。
【００２１】
また、デジタルフィルタ装置１００は、新たに設定された第２のゲイン乗算値ｇ０’を格納する第２のゲインレジスタ６と、第２のゲイン乗算値ｇ０’に対応して設定された新たな複数のフィルタ係数ａ１’、ａ２’、ｂ０’、ｂ１’、ｂ２’を格納する第２の係数レジスタ７と、を備える。
【００２２】
また、デジタルフィルタ装置１００は、第１の係数レジスタ２および第２の係数レジスタ７を制御するとともに、ゲイン乗算器４に適用されるゲイン乗算値ｇを第１のゲイン乗算値ｇ０から第２のゲイン乗算値ｇ０’に推移させることにより、出力デジタル信号のピーク値を調整するピーク値制御回路８を備える。
【００２３】
なお、既述のフィルタ係数は、ＩＩＲ型デジタルフィルタ３の周波数特性の可変量に応じたパラメータに基づいて算出される。また、ＩＩＲ型デジタルフィルタ３がピーキングフィルタとして機能するように、フィルタ係数（ａ１、ａ２、ｂ０、ｂ１、ｂ２）、（ａ１’、ａ２’、ｂ０’、ｂ１’、ｂ２’）が選択されてもよい。また、ＩＩＲ型デジタルフィルタ３がノッチフィルタとして機能するように、フィルタ係数（ａ１、ａ２、ｂ０、ｂ１、ｂ２）、（ａ１’、ａ２’、ｂ０’、ｂ１’、ｂ２’）が選択されてもよい。また、ＩＩＲ型デジタルフィルタ３がシェルビングフィルタとして機能するように、フィルタ係数（ａ１、ａ２、ｂ０、ｂ１、ｂ２）、（ａ１’、ａ２’、ｂ０’、ｂ１’、ｂ２’）が選択されてもよい。
【００２４】
次に、以上のような構成を有するデジタルフィルタ装置１００の動作について説明する。
【００２５】
初期状態では、第１のゲインレジスタ１に第１のゲイン乗算値ｇ０が格納され、第１の係数レジスタ２にフィルタ係数ａ１、ａ２、ｂ０、ｂ１、ｂ２が格納されている。
【００２６】
先ず、制御信号に応じて第２のゲイン乗算値ｇ０’が第２のゲインレジスタ６に格納されると、ピーク値制御回路８は、第１のゲイン乗算値ｇ０と第２のゲイン乗算値ｇ０’とを比較する。
【００２７】
そこで、ピーク値制御回路８は、第１のゲイン乗算値ｇ０の符号と第２のゲイン乗算値ｇ０’の符号とが異なる場合は、ゲイン乗算器４に適用されるゲイン乗算値ｇを第１のゲイン乗算値ｇ０’から第２のゲイン乗算値ｇ０’に推移させる過程でその値がゼロになるタイミングまたは初めて最もゼロに近くなるタイミングを検出する。そして、ピーク値制御回路８は、第１、第２の係数レジスタ２、７を制御し、ゲイン乗算値がゼロになるタイミングまたは初めて最もゼロに近くなるタイミングで、第２の係数レジスタ７から新たなフィルタ係数ａ１’、ａ２’、ｂ０’、ｂ１’、ｂ２’をフィルタ係数ａ１、ａ２、ｂ０、ｂ１、ｂ２に代えて第１の係数レジスタ２に格納させる。
【００２８】
一方、ピーク値制御回路８は、第１のゲイン乗算値ｇ０の符号と第２のゲイン乗算値ｇ０’の符号とが同じ場合は、第１のゲイン乗算値ｇ０と第２のゲイン乗算値ｇ０’のうちゼロに近い方を判断する。そして、ピーク値制御回路８は、第１のゲイン乗算値ｇ０と第２のゲイン乗算値ｇ０’のうちゼロに近い方をゲイン乗算器４に適用するタイミングで、第２の係数レジスタ７から新たなフィルタ係数ａ１’、ａ２’、ｂ０’、ｂ１’、ｂ２’をフィルタ係数ａ１、ａ２、ｂ０、ｂ１、ｂ２に代えて第１の係数レジス２タに格納させる。
【００２９】
このように、ゲイン乗算値がゼロまたはゼロにより近い状態でＩＩＲ型デジタルフィルタ３に適用するフィルタ係数を変更するので、この変更時に生じ得るノイズを低減することができる。
【００３０】
これにより、例えば、デジタル音声信号をミュートする必要がなく、出力特性を確認しながら周波数レベルや音声レベルを可変することが可能になる。
【００３１】
ここで、ゲイン乗算値を変更する場合のデジタルフィルタ装置１００の出力特性とｑ値との関係について説明する。
【００３２】
図２は、ゲイン乗算値の符号のみを変更し、その後ｑ値を変更した場合における、デジタルフィルタ装置の出力デジタル信号の出力特性を例示的に示す図である。
【００３３】
図２に示すように、ゲイン乗算値およびフィルタ係数により定まるｑ値を１とし、ゲイン乗算値のみを例えば、出力特性のポイント周波数におけるゲインＧを＋６ｄＢから−６ｄＢになるように、正から負に変更（［１］から［４］に変更）した場合、［１］の出力特性と比較して［４］の出力特性のピークが鋭くなっている。そこで、ｑ値を調整（すなわち、フィルタ係数を調整）することにより、出力特性を０ｄＢの軸を中心として対称に近似させる。このとき、矢印で示すようにノイズが発生する。
【００３４】
また、ｑ値を０．５とし、ゲイン乗算値のみを、例えば出力特性のポイント周波数におけるゲインＧが−６ｄＢから＋６ｄＢになるように、負から正に変更（［３］から［２］に変更）した場合も同様に、［３］の出力特性と比較して［２］の出力特性のピークが鋭くなっている。同様に、ｑ値を調整（すなわち、フィルタ係数を調整）することにより、出力特性を０ｄＢの軸を中心として対称に近似させる。このとき、矢印で示すようにノイズが発生する。
【００３５】
このように、ゲイン乗算値の符号を任意に変更した場合は、出力特性を０ｄＢの軸を中心として対称に近似させるためには、その後ｑ値の調整（すなわち、フィルタ係数の調整）が必要となり、このときノイズが発生する。
【００３６】
一方、図３は、実施例１に係るデジタルフィルタ装置の出力デジタル信号の出力特性を示す図である。
【００３７】
本実施例においては、既述のように、ゲイン乗算値の符号を変更する際にゲイン乗算値がゼロまたはゼロにより近い状態で、ＩＩＲ型デジタルフィルタ３に適用するフィルタ係数を出力特性が０ｄＢの軸を中心として対称に近似するように変更（ｑ値を調整する）する。これにより、ノイズの生成を抑制しつつ出力特性を０ｄＢの軸を中心として対称に近似させることができる（図３）。
【００３８】
以上のように、本実施例に係るデジタルフィルタ装置によれば、フィルタ特性を変更する際に生じ得るノイズを抑制することができる。
【００３９】
なお、本実施例においては、２次のＩＩＲ型デジタルフィルタを用いた場合について説明したが、１次のＩＩＲ型デジタルフィルタ、３次以上のＩＩＲ型デジタルフィルタも同様に適用することができる。
【実施例２】
【００４０】
実施例１では、デジタルフィルタ装置にＩＩＲ型デジタルフィルタを適用した場合について説明した。
【００４１】
本実施例では、デジタルフィルタ装置にＦＩＲ型デジタルフィルタについて述べる。
【００４２】
図４は、本発明の一態様である実施例２に係るデジタルフィルタ装置２００の要部の構成を示すブロック図である。
【００４３】
図４に示すように、デジタルフィルタ装置２００は、入力端子２００ａに入力されたデジタル音声信号をフィルタリングし、出力端子２００ｂから出力デジタル信号を出力する。
【００４４】
このデジタルフィルタ装置２００は、出力デジタル信号のゲイン特性を調整するため設定された第１のゲイン乗算値ｇ０を格納する第１のゲインレジスタ２０１と、ゲイン乗算値に対応して設定された複数のフィルタ係数ｂ０、ｂ１、ｂ２を格納する第１の係数レジスタ２０２とを備える。
【００４５】
また、デジタルフィルタ装置２００は、デジタル音声信号をフィルタリングするＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）型デジタルフィルタ３を備える。
【００４６】
このＦＩＲ型デジタルフィルタ２０３は、信号を演算しその和を出力する第１の加算器２０３ａと、入力端子２００ａを介して入力されたデジタル音声信号に第１の係数レジスタ２０２に格納されたフィルタ係数ｂ０に対応した係数ｂ０を乗算し、第１の加算器２０３ａに出力する第１の乗算器２０３ｂと、入力端子２００ａを介して入力されたデジタル音声信号を遅延させた信号を出力する第１の遅延回路２０３ｃと、この第１の遅延回路２０３ｃから出力された信号に第１の係数レジスタ２０２に格納されたフィルタ係数ｂ１に対応した係数ｂ１を乗算し、第１の加算器２０３ａに出力する第２の乗算器２０３ｄと、第１の遅延回路２０３ｃから出力された信号を遅延させた信号を出力する第２の遅延回路２０３ｅと、この第２の遅延回路２０３ｅから出力された信号に第１の係数レジスタ２０２に格納されたフィルタ係数ｂ２に対応した係数ｂ２を乗算し、第１の加算器３ａに出力する第３の乗算器２０３ｆと、を有する。
【００４７】
このように、ＦＩＲ型デジタルフィルタ３は、２次の構成を有する。
【００４８】
また、デジタルフィルタ装置２００は、第１の加算器２０３ａから出力された信号に、ゲイン乗算値を乗算するゲイン乗算器２０４と、デジタル音声信号とゲイン乗算器２０４から出力された信号とを加算し、出力デジタル信号として出力端子２００ｂに出力する第２の加算器２０５と、を備える。
【００４９】
また、デジタルフィルタ装置２００は、新たに設定された第２のゲイン乗算値ｇ０’を格納する第２のゲインレジスタ２０６と、第２のゲイン乗算値ｇ０’に対応して設定された新たな複数のフィルタ係数ｂ０’、ｂ１’、ｂ２’を格納する第２の係数レジスタ２０７と、を備える。
【００５０】
また、デジタルフィルタ装置２００は、第１の係数レジスタ２０２および第２の係数レジスタ２０７を制御するとともに、ゲイン乗算器２０４に適用されるゲイン乗算値ｇを第１のゲイン乗算値ｇ０から第２のゲイン乗算値ｇ０’に推移させることにより、出力デジタル信号のピーク値を調整するピーク値制御回路２０８を備える。
【００５１】
なお、以上のような構成を有するデジタルフィルタ装置２００の動作は、実施例１と同様である。すなわち、ゲイン乗算値がゼロまたはゼロにより近い状態でＦＩＲ型デジタルフィルタ２０３に適用するフィルタ係数を変更するので、この変更時に生じ得るノイズを低減することができる。
【００５２】
以上のように、本実施例に係るデジタルフィルタ装置によれば、実施例１と同様に、フィルタ特性を変更する際に生じ得るノイズを抑制することができる。
【００５３】
なお、本実施例においては、２次のＦＩＲフィルタを用いた場合について説明したが、１次のＦＩＲフィルタ、３次以上のＦＩＲフィルタも同様に適用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一態様である実施例１に係るデジタルフィルタ装置１００の要部の構成を示すブロック図である。
【図２】ゲイン乗算値の符号のみを変更し、その後ｑ値を変更した場合における、デジタルフィルタ装置の出力デジタル信号の出力特性を例示的に示す図である。
【図３】実施例１に係るデジタルフィルタ装置の出力デジタル信号の出力特性を示す図である。
【図４】本発明の一態様である実施例２に係るデジタルフィルタ装置２００の要部の構成を示すブロック図である。
【符号の説明】
【００５５】
１、２０１  第１のゲインレジスタ
２、２０２  第１の係数レジスタ
３  ＩＩＲ型デジタルフィルタ
３ａ、２０３ａ  第１の加算器
３ｂ、２０３ｂ  第１の乗算器
３ｃ、２０３ｃ  第１の遅延回路
３ｄ、２０３ｄ  第２の乗算器
３ｅ、２０３ｅ  第２の遅延回路
３ｆ、２０３ｆ  第３の乗算器
３ｇ  第３の遅延回路
３ｈ  第４の乗算器
３ｉ  第４の遅延回路
３ｊ  第５の乗算器
４、２０４  ゲイン乗算器
５、２０５  第２の加算器
６、２０６  第２のゲインレジスタ
７、２０７  第２の係数レジスタ
８、２０８  ピーク値制御回路
１００、２００  デジタルフィルタ装置
１００ａ、２００ａ  入力端子
１００ｂ、２００ｂ  出力端子
２０３  ＦＩＲ型デジタルフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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