(57)【要約】【課題】タイミングジッタをより低く抑えて安定したクロックパルスを得る。【解決手段】水平・垂直同期分離回路１０から分離出力された水平及び垂直同期信号に基づき、Ｖブランキング期間中の水平位相変動の比較的大きな期間である連続した５Ｈの水平同期期間においては、各水平同期期間に対応して発生させるサンプリングパルス信号をマスク処理し、このマスク処理されたサンプリングパルス信号に基づいてＶＣＯ発振回路５０の発振周波数を電圧制御するようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部より入力されたリファレンス信号の水平及び垂直同期信号と電圧制御発振器から発振したクロック信号とに基づき、前記水平同期信号の各水平同期位置に対応したサンプリングパルスを生成して、このサンプリングパルスでサンプリングした電圧に基づき前記電圧制御発振器を制御し、発振する前記クロック信号の位相を前記リファレンス信号に同期させる位相同期回路において、
前記入力されたリファレンス信号から水平及び垂直同期信号をそれぞれ分離出力する同期分離手段と、
前記分離出力した水平同期信号に基づき、各水平同期開始位置から所定期間において上り傾斜のスロープ波形を有したスロープ波信号を生成するスロープ波信号生成手段と、
前記生成したスロープ波信号の各スロープ波形部分を前記サンプリングパルスのパルス発生期間中にサンプリングしてその電圧を保持し、前記サンプリングパルスのパルス発生期間外に前記保持した電圧を放電する電圧サンプル・ホールド手段と、
前記保持及び放電された電圧を平滑化して前記電圧制御発振器に供給するローパスフィルタ手段と、
前記供給された平滑化された電圧により制御された前記電圧制御発振器から発振したクロック信号を分周し、この分周されたクロック信号と前記分離出力した垂直同期信号の垂直同期タイミングとに基づき、前記垂直同期信号期間内であって、且つ連続した所定数の水平同期信号期間を除き、前記サンプリングパルスを生成して前記電圧サンプル・ホールド手段に供給するサンプリングパルス発生手段と、
を備えたことを特徴とする位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部同期モードで動作する位相同期回路に係り、特にＳＤＩ（Ｓｅｒｉａｌ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｒｆａｃｅ）を装備した放送機器や映像機器に使用して好適な位相同期回路に関する。
【背景技術】
【０００２】
近年、放送業界を中心に映像の高精細化が進み、ＳＤ（Ｓｔａｎｄａｒｄ  Ｄｅｆｉｎｉｔｉｏｎ）信号のみならず、ＨＤ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ）信号に対応したデジタル放送機器やデジタル映像機器が普及している。これらデジタル放送機器やデジタル映像機器は、ＳＤＩ規格に対応した入出力インターフェースを装備したものが多い。
【０００３】
一方、このような高精細化の潮流の中にあっても、ＳＤ信号の映像入力インターフェースしか具備しない映像機器に、ＨＤ−ＳＤＩ信号対応機器を組み合わせて使用したい場合や、特に放送システムにおいては、映像送出系の確認用モニタ出力としては必ずしもＨＤ信号出力でなくてもよいといった場合も多い。このため、例えば、ＨＤ−ＳＤＩ信号を入力してＳＤ−ＳＤＩ信号に変換（ダウンコンバート）するダウンコンバータも多く用いられている。
【０００４】
このように、幾つもの映像機器やダウンコンバータを組み合わせて放送システムが構築されることが行われているが、各接続機器の映像入出力信号は、機器相互の動作及び品質の安定性を保たせるために、日本国内又は国際的に規格化された信号規格に対応させている。そして、機器メーカにおいては、信号のタイミングジッタ規格を満足させるだけでなく、より低いジッタ値を実現すべく技術競争が盛んに行われている状況である。
【０００５】
従来、ブラックバースト信号等の外部同期入力信号に位相同期（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）をかける位相同期回路（ＰＬＬ回路）におけるタイミングジッタをジッタ規格値以下にするため、従来のＰＬＬ回路では、応答速度の速いデジタルＰＬＬ回路を使用すると共に、タイミング精度の高い外部同期分離ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を使用して水平同期信号の位相変動を小さくしたり、位相比較回路の後段に設けられるローパスフィルタ回路のフィルタゲインを小さくしたりして対応していた。例えば、下記特許文献１には、ＶＴＲやテレビジョン受像機に使用して好適なデジタルＰＬＬ回路及び同期分離回路が開示されている。
【特許文献１】特開平９−１５４０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記したようなデジタルＰＬＬ回路は一般的に多用されているが、外部同期入力信号が安定している場合には安定した動作が期待できるものの、外部同期入力信号が不安定な状態だとデジタルＰＬＬ回路の出力も不安定になり、場合によっては誤動作することもある。
【０００７】
また、前記したようなタイミング精度の高い外部同期分離ＩＣは、以下のような性能上の問題を有している。具体的に、図５に示す同期信号のタイミングチャートを参照して説明すると、外部同期分離ＩＣに入力される外部同期入力信号には、垂直信号ＶＤを分離できるように、また水平信号ＨＤ及び垂直信号ＶＤの位置関係によりＯＤＤ／ＥＶＥＮフィールドの判別ができるように、Ｖブランキング期間２０Ｈ（水平信号期間２０個分）内の９Ｈ（前３Ｈ＋中央３Ｈ＋後３Ｈ）間に、水平期間ＨＤの２倍の周期の等価パルスが挿入されている。同図に示すように、前３Ｈ及び後３Ｈ間における等価パルスは負極性であり、中央３Ｈ間は正極性になっている。外部同期分離ＩＣでは、これら等価パルスの立下りエッジを検出して水平同期分離信号ｓｅｐ＿Ｈを生成して出力し、そして等価パルスの幅を積分して垂直同期分離信号ｓｅｐ＿Ｖを生成して出力しているが、これらの等価パルスが発生している期間は、パルス幅の違いによりＶサグが発生するため、パルスの正確な立下りの検出タイミングがずれてしまい、垂直ブランキング期間における水平同期分離信号ｓｅｐ＿Ｈの位相ずれが比較的大きくなるという問題がある。
【０００８】
この問題を回避するためにはペデスタルクランプが必要になるが、安定的にクランプするためには安定した状態にならないとクランプできないという矛盾が生じる。よって、従来は、大まかなクランプ（ソフトクランプ）をした後に、厳密なクランプ（ハードクランプ）をする回路構成をとっていたが、ソフトクランプで同期が外れるおそれがあるため十分な回避方法ではなく、この外れる割合を少なくするためには回路規模が大きくなるという問題があった。
【０００９】
また、ＰＬＬ回路のローパスフィルタにおいてフィルタゲインを小さくすると、ＰＬＬ系の感度が鈍くなり追従性が悪くなるという問題もあった。
【００１０】
そこで、本発明は、上記問題に鑑みてなされたものであり、その目的は、上述したような外部同期分離ＩＣを用いて位相同期回路を構成することによって水平位相変動の比較的大きな位相比較期間が生じる場合でも、タイミングジッタを低く抑えて安定したクロックパルスを得ることができ、且つコストの安い位相同期回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、上記の課題を解決するために、以下の手段を提供するものである。
外部より入力されたリファレンス信号（ＢＢ）の水平及び垂直同期信号（ＲＥＦ＿Ｈ，ＲＥＦ＿Ｖ）と電圧制御発振器（５０）から発振したクロック信号（ＣＬＫ）とに基づき、前記水平同期信号の各水平同期位置に対応したサンプリングパルス（ＦＢＲＥＦ＿ＳＤ）を生成して、このサンプリングパルス（ＦＢＲＥＦ＿ＳＤ）でサンプリングした電圧に基づき前記電圧制御発振器（５０）を制御し、発振する前記クロック信号（ＣＬＫ）の位相を前記リファレンス信号（ＢＢ）に同期させる位相同期回路（１）において、
前記入力されたリファレンス信号（ＢＢ）から水平及び垂直同期信号（ＲＥＦ＿Ｈ，ＲＥＦ＿Ｖ）をそれぞれ分離出力する同期分離手段（１０）と、
前記分離出力した水平同期信号（ＲＥＦ＿Ｈ）に基づき、各水平同期開始位置から所定期間において上り傾斜のスロープ波形を有したスロープ波信号（ＲＥＦ＿ＳＤ＿ｓｌｏｐｅ）を生成するスロープ波信号生成手段（２０）と、
前記生成したスロープ波信号（ＲＥＦ＿ＳＤ＿ｓｌｏｐｅ）の各スロープ波形部分を前記サンプリングパルス（ＦＢＲＥＦ＿ＳＤ）のパルス発生期間中にサンプリングしてその電圧を保持（３１）し、前記サンプリングパルス（ＦＢＲＥＦ＿ＳＤ）のパルス発生期間外に前記保持（３１）した電圧を放電する電圧サンプル・ホールド手段（３０）と、
前記保持及び放電された電圧を平滑化して（Ｖ＿ＬＰＦ）前記電圧制御発振器（５０）に供給するローパスフィルタ手段（４０）と、
前記供給された平滑化された電圧（Ｖ＿ＬＰＦ）により制御された前記電圧制御発振器（５０）から発振したクロック信号（ＣＬＫ）を分周し、この分周されたクロック信号と前記分離出力した垂直同期信号（ＲＥＦ＿Ｖ）の垂直同期タイミングとに基づき、前記垂直同期信号（ＲＥＦ＿Ｖ）期間内であって、且つ連続した所定数の水平同期信号（ＲＥＦ＿Ｈ）期間を除き、前記サンプリングパルス（ＦＢＲＥＦ＿ＳＤ）を生成して前記電圧サンプル・ホールド手段（３０）に供給するサンプリングパルス発生手段（６０）と、
を備えたことを特徴とする位相同期回路（１）。
【発明の効果】
【００１２】
本発明によれば、垂直ブランキング期間内の水平位相変動の大きい位相比較期間をマスク処理することにより、従来、悪化していたこの期間内でのタイミングジッタを飛躍的に低減し、安定した同期信号を得ることができる。また、位相同期回路を低コストで実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について、図面を参照して詳細に説明する。図１に、本発明の実施形態である位相同期回路の概略構成図を示す。同図における位相同期回路１は、ブラックバースト信号ＢＢをリファレンス信号として入力し、位相同期処理を行ってＳＤ−ＳＤＩ信号に対応したクロックパルスＣＬＫを出力する例である。この位相同期回路１は、水平・垂直同期分離回路１０（同期分離手段）と、鋸歯状波信号生成回路２０（スロープ波信号生成手段）と、サンプルホールド回路３０（電圧サンプル・ホールド手段）と、ローパスフィルタ回路４０（ローパスフィルタ手段）と、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）発振回路５０（電圧制御発振器）と、マスク信号生成回路６０（サンプリングパルス発生手段）とを備えている。
【００１４】
次に、位相同期回路１の各構成部の内部構成及び動作について、図１と、位相同期回路１のタイミングチャートを示した図２とを併せ参照して説明する。水平・垂直同期分離回路１０は、ブラックバースト信号ＢＢを入力してクランプ処理とフィルタ処理とを経た後、外部同期分離ＩＣ１１に入力して水平同期分離信号ｓｅｐ＿Ｈ及び垂直同期分離信号ｓｅｐ＿Ｖをそれぞれ分離して出力する。そして、水平同期分離信号ｓｅｐ＿Ｈ及び垂直同期分離信号ｓｅｐ＿Ｖにチャタリング防止処理を施して、水平同期信号ＲＥＦ＿Ｈ及び垂直同期信号ＲＥＦ＿Ｖを得る。これらのうち、水平同期信号ＲＥＦ＿Ｈは、デューティ５０％（±１０％）の水平リファレンス信号ＲＥＦ＿ＳＤに波形整形して鋸歯状波信号生成回路２０に出力する。一方、垂直同期信号ＲＥＦ＿Ｖを、マスク信号生成回路６０に出力する。
【００１５】
鋸歯状波信号生成回路２０は、水平・垂直同期分離回路１０から出力された水平リファレンス信号ＲＥＦ＿ＳＤを入力し、この信号の立下りタイミングから３Ｖ／１μｓの上り傾斜を有した鋸歯状波信号ＲＥＦ＿ＳＤ＿ｓｌｏｐｅを生成して、サンプルホールド回路３０に出力する。
【００１６】
これにおいて、鋸歯状波信号ＲＥＦ＿ＳＤ＿ｓｌｏｐｅの３Ｖ／１μｓの上り傾斜部分が次段のサンプルホールド回路３０でサンプリングされるが、この傾斜がなだらかな傾向にあると、位相の変化があってもサンプリングされる電位差が小さくなるため、ＶＣＯ制御が小さくなり後段のＶＣＯ発振回路５０の感度が鈍くなる。また、逆に傾斜が急な傾向にあると、ＶＣＯ発振回路５０の感度は鋭くなるが、安定するまでの時間が長い場合やイレギュラーな信号入力等があった場合に、スロープ位置を確実にサンプリングできなくなり同期が外れやすくなる。本実施形態においては、最も好ましいタイミングとして、３Ｖ／１μｓの上りスロープを採用している。
【００１７】
サンプルホールド回路３０は、鋸歯状波信号生成回路２０から出力された鋸歯状波信号ＲＥＦ＿ＳＤ＿ｓｌｏｐｅを入力すると共に、後述するマスク信号生成回路６０から供給されるサンプリングパルス信号ＦＢＲＥＦ＿ＳＤを入力して、鋸歯状波信号ＲＥＦ＿ＳＤ＿ｓｌｏｐｅの３Ｖ／１μｓの上り傾斜部分をサンプリングパルス信号ＦＢＲＥＦ＿ＳＤのＯＮ時でサンプリングする。このサンプリングした電位はコンデンサ３１に保持（ホールド）され、ホールド信号Ｖ＿ＨＯＬＤとして出力する。このホールド信号Ｖ＿ＨＯＬＤは、サンプリングパルス信号ＦＢＲＥＦ＿ＳＤのサンプル期間以外（ＯＦＦ時）は所定の時定数をもって放電される。本実施形態においては、コンデンサ３１のホールド電位を精度良く保つために、サンプル電位の応答性が良く、且つ放電時間が長くなるようコンデンサ３１の容量を２２００ｐＦに設定している。
【００１８】
ローパスフィルタ回路４０は、サンプルホールド回路３０から出力されたホールド信号Ｖ＿ＨＯＬＤを入力し、この入力した信号から低域成分のみを検出信号Ｖ＿ＬＰＦとして出力する。本実施形態においては、ＤＣゲインおよびＡＣゲインを適切にし、位相比較系の感度を向上させるためにラグリードタイプのアクティブ・ローパスフィルタ回路を採用している。そして、検出信号Ｖ＿ＬＰＦがＶＣＯ発振周波数の略中心値になるようにレベルシフトし、ロックレンジをプラス側とマイナス側との両方に確保している。
【００１９】
ＶＣＯ発振回路５０は、ローパスフィルタ回路４０から出力された検出信号Ｖ＿ＬＰＦを入力し、この入力した信号の電圧に対応させてＳＤ−ＳＤＩ信号に対応した発振周波数のクロックパルスＣＬＫを発振して出力する。このクロックパルスＣＬＫは、ブラックバースト信号ＢＢに同期した鋸歯状波信号ＲＥＦ＿ＳＤ＿ｓｌｏｐｅと、クロックパルスＣＬＫを後段のマスク信号生成回路６０で分周してマスク処理したサンプリングパルス信号ＦＢＲＥＦ＿ＳＤとの位相が一致するように制御されるものである。
【００２０】
マスク信号生成回路６０は、ＶＣＯ発振回路５０から出力されたクロックパルスＣＬＫを入力すると共に、水平・垂直同期分離回路１０から出力された垂直同期信号ＲＥＦ＿Ｖを入力する。そして、入力したクロックパルスＣＬＫを１／Ｎに分周してマスク処理部６１に供給すると共に、クロックパルスＣＬＫの１／Ｎ分周クロックを１／Ｍに分周して、入力した垂直同期信号ＲＥＦ＿Ｖの垂直同期タイミングにより垂直同期させ、マスク処理部６１に供給する。そして、マスク処理部６１では、それぞれ入力された分周クロックに基づき、垂直ブランキング期間内における水平位相変動の比較的大きな位相比較期間に相当する期間をマスク処理し、このマスク処理期間以外の各水平同期信号ＲＥＦ＿Ｈの期間内において、前述したサンプリングパルス信号ＦＢＲＥＦ＿ＳＤを生成して出力する。本実施形態においては、サンプリングパルス信号ＦＢＲＥＦ＿ＳＤのパルス幅は、鋸歯状波信号ＲＥＦ＿ＳＤ＿ｓｌｏｐｅの上りスロープ部分を精度良くサンプリングするために１００ｎｓにしている。
【００２１】
次に、マスク信号生成回路６０におけるマスク処理期間の具体例について説明する。図３に、水平・垂直同期分離回路１０で生成された水平同期信号ＲＥＦ＿Ｈ及び垂直同期信号ＲＥＦ＿Ｖと、各水平同期信号における水平同期のずれ値（単位：ｎｓ）とを対応させた図を示す。同図に示すように、特に、垂直同期信号ＲＥＦ＿Ｖの期間に相当する水平同期信号期間での水平位相変動が他の期間と比較して大きいことが分かる。
【００２２】
したがって、マスク信号生成回路６０では、上記したような垂直ブランキング期間における水平位相変動が特に大きな期間である、同図におけるＯＤＤフィールドのＡ期間とＥＶＥＮフィールドのＢ期間とをマスク処理期間とした。すなわち、本実施形態におけるマスク処理期間は、垂直同期信号ＲＥＦ＿Ｖの期間に対応する水平期間を含む連続した５Ｈ期間を対象にしている
【００２３】
上記のように、Ｖブランキング期間における５Ｈ期間をマスク処理することで、ＳＤ−ＳＤＩ信号におけるタイミングジッタ値を、０．２μＩから０．１μＩに向上させることができる。図４に、ＯＤＤフィールドにおいて、５Ｈ期間のマスク処理をした場合としない場合とのそれぞれにおける、水平位相ずれ値のグラフを示す。同図に示すように、（ａ）のマスク処理をしない場合の５Ｈ期間内の位相ずれは、−４ｎｓ〜１５ｎｓもあるが、（ｂ）のマスク処理をした場合の５Ｈ期間内の位相ずれは２ｎｓに抑えられている。
【００２４】
なお、連続した６Ｈ期間のマスク処理では、５Ｈ期間のマスク処理と比較して、ホールド電圧の放電量が大きくなるためタイミングジッタ値が悪くなる。また逆に、連続した４Ｈ期間のマスク処理では、５Ｈ期間のマスク処理と比較して、イレギュラーな水平位相変動分が大きいためタイミングジッタ値が悪くなる。
【００２５】
なお、本実施形態においては、鋸歯状波信号生成回路２０から生成される信号を鋸歯状波信号ＲＥＦ＿ＳＤ＿ｓｌｏｐｅとしたが、上り傾斜を有する信号部分は、鋸歯状波に限らず、滑らかなスロープ波となるようにしてもよい。
【産業上の利用可能性】
【００２６】
以上説明したように、本発明は、外部同期の精度が高く要求されるダウンコンバータ及びアップコンバータ、並びに、放送機器、や映像機器等に有用である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態である位相同期回路１の概略構成図である。
【図２】本発明の実施形態である位相同期回路１のタイミングチャートである。
【図３】本発明の実施形態における、水平・垂直同期分離回路１０で生成された水平同期信号ＲＥＦ＿Ｈ及び垂直同期信号ＲＥＦ＿Ｖと、各水平同期信号における水平同期のずれ値とを対応させた図である。
【図４】ＯＤＤフィールドにおいて、５Ｈ期間のマスク処理をした場合としない場合とのそれぞれにおける、水平位相ずれ値のグラフを示す。
【図５】外部同期分離ＩＣにおける各同期信号のタイミングチャートである。
【符号の説明】
【００２８】
１  位相同期回路
１０  水平・垂直同期分離回路
１１  外部同期分離ＩＣ
２０  鋸歯状波信号生成回路
３０  サンプルホールド回路
３１  コンデンサ
４０  ローパスフィルタ回路
５０  ＶＣＯ発振回路
６０  マスク信号生成回路
６１  マスク処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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