(57)【要約】【課題】溝ゲート構造を有するトランジスタとプレーナゲート構造を有するトランジスタを同一基板上に有する半導体装置であって、ゲート電極構造をポリメタルゲート構造とし、溝ゲートとプレーナゲートとを異なる導電型としたデュアルゲート構造としても、溝ゲートのポリシリコンに十分なドーパントを導入して空乏化を防止し、一方、プレーナゲートも同じ層厚のポリシリコンでも不純物イオンのゲート絶縁膜突抜けが起こらない新たな製造方法を提供する。【解決手段】溝ゲート用のシリコン層にイオン注入し、その後一旦ポリシリコン化し、再度イオン注入によりポリシリコン層の表面をアモルファス化（層９，１０）して、プレーナゲート用の異なる導電型のイオン注入を行う。【選択図】図５
2008218642.tif 000002
【特許請求の範囲】
【請求項１】
溝ゲートトランジスタを有するＤＲＡＭとプレーナゲートトランジスタを有するＤＲＡＭを共に有し、溝ゲートトランジスタとプレーナゲートトランジスタが共にポリメタルゲート構造を有し、それぞれ異なる導電型となるデュアルゲート構造である半導体装置の製造方法であって、
半導体基板に溝ゲートトランジスタ形成領域とプレーナゲートトランジスタ形成領域とを分離する素子分離絶縁膜を形成する工程
溝ゲートトランジスタ形成領域の半導体基板に溝を設ける工程、
全面にゲート絶縁膜を形成する工程、
前記溝ゲートトランジスタ形成領域の半導体基板に設けた溝を埋めて全面にアモルファスシリコン層を形成する工程、
前記溝ゲートトランジスタ形成領域のアモルファスシリコン層に、前記溝内のアモルファスシリコン層に到達する十分量の第一導電型の不純物を選択的にイオン注入する工程、
前記アモルファスシリコン層全面を加熱してポリシリコン層とする工程、
前記ポリシリコン層全面に第一導電型の不純物をイオン注入し、前記ポリシリコン層の表層をアモルファス化する工程、
前記プレーナゲートトランジスタ形成領域のアモルファス化した表層及びポリシリコン層に選択的に第二導電型の不純物をイオン注入する工程、
前記溝ゲートトランジスタ形成領域及び前記プレーナゲートトランジスタ形成領域のアモルファス化した表層上に、第一の高融点金属のシリサイド層、前記第一の高融点金属の窒化層、及び、第二の高融点金属層を順次に積層する工程、
前記半導体基板上に積層された層を一体的に熱処理する工程、及び
前記半導体基板上に積層された層を溝ゲート構造及びプレーナゲート構造にそれぞれ成形する工程
とを有する半導体装置の製造方法。
【請求項２】
前記第一導電型がＮ型であり、第二導電型がＰ型である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第一導電型の不純物がリンであり、前記第二導電型の不純物がボロンである請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ポリシリコン層の表層をアモルファス化する工程では、５〜３０ｎｍの表層をアモルファス化する請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第一及び第二の高融点金属がタングステンである請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、同一基板上に溝ゲート構造を有するトランジスタとプレーナゲート構造を有するトランジスタを有し、溝ゲートとプレーナゲートを異なる導電型としたデュアルゲート構造の半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置、特にＤＲＡＭ（Dynamic Random Access Memory）においては、デバイスの動作速度を向上させるためにポリメタルゲート構造が多く採用されている。ポリメタルゲート構造とは、ポリシリコン層と金属層の積層構造であり、ポリシリコン層中の不純物濃度制御が容易であり、タングステンなどの低抵抗金属と組み合わせて高速動作が可能となっている。ポリメタルゲート構造を採用したゲート電極の製造方法は、例えば、特許文献１に示されている。特許文献１の方法では、不純物ドープ多結晶シリコン層、第１の高融点金属のシリサイド層、前記第１の高融点金属の窒化層、及び、第２の高融点金属層を順次に積層する工程と、前記積層された層を一体的に熱処理する工程とを有する方法であり、この方法によると、熱処理時に、不純物ドープ多結晶シリコン層の不純物濃度が低下し、また高融点金属層から金属原子が拡散するような不具合の発生を有効に防止しつつ、拡散バリア層である高融点金属シリサイド窒化層をできるだけ薄く形成し、高融点金属／不純物ドープ多結晶シリコン層間の界面抵抗を従来に比して低減できる構造のゲート電極が得られる。
【０００３】
更に、デバイスの高性能化や駆動電圧の低電圧化のために、デュアルゲートタイプのポリメタルゲート構造も採用されている。デュアルゲート構造は、Ｎチャネルトランジスタのゲート電極にはＮ型不純物（リン（Ｐ）等）を導入したＮ型ポリシリコンを含むゲート電極を、Ｐチャネルトランジスタのゲート電極にはＰ型不純物（ボロン（Ｂ）等）を導入したＰ型ポリシリコンを含むゲート電極を用いた構造である。
【０００４】
一方、更なるデバイスの微細化に伴い、ソース−ドレイン間の間隔が狭くなることことで、接合リーク電流の増大、ソース−ドレイン間破壊電圧の低下、データ維持時間の減少など、いわゆる短チャネル効果と呼ばれる問題が生じている。短チャネル効果を解決する方法の一つとして、基板に溝を形成し、その溝内にゲート電極を形成する、いわゆる「溝ゲート構造」とすることで有効チャネル長を効果的に延ばすことができる。特に、微細化の進むメモリセル部に溝ゲート構造を採用し、ロジック部などの微細化に余裕のある部分には従来のプレーナゲート構造を採用したデバイスが、特許文献２に開示されている。
【０００５】
【特許文献１】特開２００３−１６３３４８号公報
【特許文献２】特開２００５−３９２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来技術の組み合わせ、すなわち、特許文献１に示されているポリシリコン層、イオン注入、シリサイド層、金属窒化物層、金属層を積層した構造のポリメタルゲート構造を、特許文献２のような溝ゲートとプレーナゲートを一つの基板上に有し、溝ゲートとプレーナゲートとを異なる導電型としたデュアルゲートを形成すれば、素子の微細化に伴う欠点を解消した優れたデバイスが得られるものと考えられる。そこで、本発明者は、そのようなデバイスの製造を検討した。しかしながら、工程削減のため、ゲート下層のポリシリコン層を一工程で形成しようとすると、プレーナゲートに最適な膜厚にゲート電極となるポリシリコン層を形成した場合、溝ゲート側では、溝内に埋め込まれるポリシリコン層に十分にドーパントが行き渡らず、ポリシリコンの空乏化によりトランジスタ特性を維持することが困難であった。溝ゲート内のポリシリコンの空乏化は、ドーズ量を増やしてやればある程度解消できるものの、ドーズ量が多くなりすぎるとゲート界面抵抗が高くなってしまい、適切なドーズ量を制御することが困難である。
【０００７】
一方、溝内のポリシリコンに十分にドーパントが行き渡る膜厚にポリシリコン層を形成した場合、プレーナゲートに溝ゲートと異なる不純物、例えばボロンを注入すると、ボロンがゲート絶縁膜を突き抜ける現象が生じ、トランジスタのしきい値電圧の変動などによりプレーナゲートトランジスタの特性が維持できなくなる。
【０００８】
もちろん、溝ゲートとプレーナゲートとを別々に形成し、それぞれ最適な膜厚のポリシリコン層を形成すれば、このような問題は解消されるが、その分、工程が増加し煩雑となる。前記特許文献２のように溝ゲートとプレーナゲートを同一導電型とする場合には、ポリシリコンを、ドーパントを導入しながら成膜することが可能であるため、このような問題は発生しない。
【０００９】
そこで、本発明の目的は、溝ゲート構造を有するトランジスタとプレーナゲート構造を有するトランジスタを同一基板上に有する半導体装置であって、ゲート電極構造をポリメタルゲート構造とし、溝ゲートとプレーナゲートとを異なる導電型としたデュアルゲート構造としても、溝ゲートのポリシリコンに十分なドーパントを導入して空乏化を防止し、一方、プレーナゲートも同じ層厚のポリシリコンでも不純物イオンのゲート絶縁膜突抜が起こらない新たな製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明者は、上記課題を解決するべく鋭意検討した結果、以下の本発明に到達した。
【００１１】
すなわち本発明は、
溝ゲートトランジスタを有するＤＲＡＭとプレーナゲートトランジスタを有するＤＲＡＭを共に有し、溝ゲートトランジスタとプレーナゲートトランジスタが共にポリメタルゲート構造を有し、それぞれ異なる導電型となるデュアルゲート構造である半導体装置の製造方法であって、
半導体基板に溝ゲートトランジスタ形成領域とプレーナゲートトランジスタ形成領域とを分離する素子分離絶縁膜を形成する工程
溝ゲートトランジスタ形成領域の半導体基板に溝を設ける工程、
全面にゲート絶縁膜を形成する工程、
前記溝ゲートトランジスタ形成領域の半導体基板に設けた溝を埋めて全面にアモルファスシリコン層を形成する工程、
前記溝ゲートトランジスタ形成領域のアモルファスシリコン層に、前記溝内のアモルファスシリコン層に到達する十分量の第一導電型の不純物を選択的にイオン注入する工程、
前記アモルファスシリコン層全面を加熱してポリシリコン層とする工程、
前記ポリシリコン層全面に第一導電型の不純物をイオン注入し、前記ポリシリコン層の表層をアモルファス化する工程、
前記プレーナゲートトランジスタ形成領域のアモルファス化した表層及びポリシリコン層に選択的に第二導電型の不純物をイオン注入する工程、
前記溝ゲートトランジスタ形成領域及び前記プレーナゲートトランジスタ形成領域のアモルファス化した表層上に、第一の高融点金属のシリサイド層、前記第一の高融点金属の窒化層、及び、第二の高融点金属層を順次に積層する工程、
前記半導体基板上に積層された層を一体的に熱処理する工程、及び
前記半導体基板上に積層された層を溝ゲート構造及びプレーナゲート構造にそれぞれ成形する工程
とを有する半導体装置の製造方法である。
【００１２】
本発明では、前記第一導電型がＮ型であり、第二導電型がＰ型であり、Ｎ型不純物がリンで、Ｐ型不純物がボロンである場合に効果的である。
【００１３】
また、前記ポリシリコン層の表層をアモルファス化する工程では、５〜３０ｎｍの表層をアモルファス化することが好ましい。
【発明の効果】
【００１４】
本発明では、溝ゲートトランジスタを製造するのに適した層厚にゲートポリシリコン層を形成できるため、溝内のポリシリコン中に最適ドーズ量のドーパントを十分に行き渡らせることができ、空乏化によるトランジスタの劣化を防止することができる。一方、溝ゲートトランジスタと異なる導電型のプレーナゲートトランジスタでは、通常ではゲート絶縁膜のイオン突き抜けが生じてしまう膜厚のポリシリコン層であっても、表面を目的のイオンとは異なる導電型のイオンでアモルファス化したことで、目的イオンのゲート絶縁膜突き抜けを防止することができる。
【００１５】
さらに、タングステンシリサイド層へのドーパント拡散が抑えられ、相互拡散も抑制することができ、ゲート界面での抵抗を低く抑え、デバイスの動作を高速に保つことが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００１７】
図１から図１０は、本発明の実施の形態に係る溝ゲート／デュアルゲート構造のゲート電極を備えたＮチャネルトランジスタ及びＰチャネルトランジスタの製造工程を概略的に示す工程図である。図１において、紙面左側の「領域Ｎ」はメモリセル部におけるＮ型溝ゲート電極を含むＮチャネルトランジスタを形成する領域を表し、紙面右側の「領域Ｐ」はＰ型ポリメタルゲート電極を含むＰチャネルトランジスタを形成する領域を表しており、以下の図面も同様である。
【００１８】
まず、図１に示すように、半導体基板１の所定の領域に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により、素子分離絶縁膜２を形成する。これにより、領域Ｎと領域Ｐが分離される。続いて、領域Ｎのメモリセル部に、溝ゲートホール３を形成する。この形成方法は、例えば、前記特許文献１に記入されている。次に、領域ＮにＰ型不純物としてボロン（Ｂ）をドープしてＰウェル（不図示）を形成し、領域ＰにＮ型不純物としてリン（Ｐ）をドープしてＮウェル（不図示）を形成する。さらに半導体基板１の表面を熱酸化することにより、厚さ約４ｎｍのゲート酸化膜４を形成する。
【００１９】
次に、図２に示すように、ゲート酸化膜４上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ノンドープアモルファスシリコン層５を厚さ約７０ｎｍ形成する。
【００２０】
次に、図３に示すように、領域Ｐをレジストマスク６で覆い、領域Ｎのノンドープアモルファスシリコン層５に、１５ｋｅＶの加速エネルギー、約５Ｅ１５ａｔ／ｃｍ２のドーズ量でＮ型不純物としてリン（Ｐ）をイオン注入し、領域Ｎのノンドープアモルファスシリコン層５をＮ型にする。
【００２１】
ここで、リンの注入エネルギーはできるだけ高くし、基板方向のリン濃度を濃くした方が、溝内により多くのリンを拡散させることができる。この注入エネルギーは、前記にて、形成したノンドープアモルファスシリコン層５の膜厚によって異なるが、７０ｎｍの場合には、１０〜３５ｋｅＶとすることが好ましい。また、リンのドーズ量が、少ない場合には、後工程でポリシリコン膜となる膜の空乏化によるトランジスタ特性の劣化、リンのドーズ量が多すぎると、後プロセスにて、ゲート界面での抵抗が高くなることが経験的にわかっており、リンのドーズ量を３．５Ｅ１５ａｔ／ｃｍ２から８．０Ｅ１５ａｔ／ｃｍ２とすることが好ましい。
【００２２】
次に、酸素と窒素の混合ガス雰囲気中、又は、酸素ガス雰囲気中で、温度を１０００℃として、１０秒間の熱処理を、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）にて行う。この処理を行うことで、図４に示すように、領域Ｎは、リンドープポリシリコン層７となり、領域Ｐは、ノンドープポリシリコン層８となる。この熱処理は、Ｎ型不純物であるリンを領域Ｎに形成された溝内へ十分深くまで拡散させることが目的であり、８００℃以上のできるだけ高い温度の熱処理をすることが望ましい。ただし、熱処理温度を高くしすぎると、リンの外方拡散によるリン濃度低下が起こったり、回路設計によっては、領域Ｐのトランジスタ形成予定部位まで、リンが拡散するなど、いずれもトランジスタ特性を劣化されるおそれがあるため、１１００℃以下とすることが好ましい。
【００２３】
次に、図５に示すように、例えば、イオン注入法により、ウエハ全面もしくは少なくとも領域Ｎと領域Ｐの両方が含まれるように、表面付近のポリシリコン層７，８をアモルファスシリコン層９，１０とする。ウエハ表面をアモルファス化する際には、例えば、リンを加速エネルギー５ｋｅＶとして、ドーズ量を５Ｅ１４ａｔ／ｃｍ２として行う。アモルファスシリコン層９，１０は、５〜３０ｎｍ程度形成すれば、十分な効果が得られる。
【００２４】
ここで、領域Ｎに関しては、上記処理を行うことにより、ゲート界面の抵抗が、２〜４ｋΩ−μｍ２であったものが、０．５ｋΩ−μｍ２程度まで低下することが確認できた。
【００２５】
次に、図６に示すように、領域Ｎを覆うレジストマスク１１を形成し、領域Ｐのシリコン層に、約３ｋｅＶの加速エネルギーで約１Ｅ１５〜５Ｅ１６／ｃｍ２、好ましくは約３Ｅ１５〜１Ｅ１６／ｃｍ２のドーズ量でＰ型不純物としてボロン（Ｂ）をイオン注入し、領域Ｐのシリコン層をＰ型シリコン層１２にする。
【００２６】
ここで、アモルファスシリコン層１０が存在しているために、一般的に知られているイオン注入におけるポリシリコン中の粒界を通り道としたチャネリング効果によるボロンのゲート酸化膜突き抜けを抑制することができる。
【００２７】
今回の実施例の通り行った場合は、ボロンのゲート酸化膜突き抜けを１／２程度以下まで抑制できることが確認できた。さらに、領域Ｐに関しては、出来上がりのゲート界面の抵抗が、０．１Ω−μｍ２程度であり、前述の条件で、再度アモルファス化するのに、リンを用いても全く問題ないことがわかる。
【００２８】
ここで、領域Ｐにおいて、ゲート酸化膜のボロン突き抜けを抑制するために、一般的に、ボロンの注入エネルギーを下げる必要がある。この場合には、後工程で形成されるタングステンシリサイドが、シリコン中よりも拡散係数が大きなことから、ボロンが吸収され、ポリシリコン空乏化や、領域Ｎへのボロンの拡散などの原因となり、著しく、トランジスタ特性を劣化させるおそれがある。しかしながら、今回のように、再度アモルファス化するのに、リンを用いることにより、ボロンとリンが相互に干渉し合い、拡散速度を下げることができることが経験的にわかっており、この効果から、後工程で成膜したタングステンシリサイド層へのボロン吸収も抑えることができる。
【００２９】
次に、図７に示すように、レジストを除去する。
【００３０】
次に、フッ酸（ＨＦ）と過酸化水素水（Ｈ２Ｏ２）の混合液を用いて、シリコン層（Ｎ型シリコン層及びＰ型シリコン層）の表面に形成された自然酸化膜を除去した後、図８に示すように、シリコン層上にシリサイド層としてタングステンシリサイド（ＷＳｉ２）層１３を形成する。ここで、タングステンシリサイドは、Ｎ領域においても、Ｐ領域においても、いずれもアモルファスシリコン上に成長させることになる。
【００３１】
タングステンシリサイド層１３は、ＣＶＤ法により、反応室の圧力を約３０〜１００Ｐａ、半導体基板の温度を約５５０℃とし、流量約２００ｓｃｃｍのジクロロシラン（ＳｉＨ２Ｃｌ２）と流量約２ｓｃｃｍの六フッ化タングステン（ＷＦ６）とをそれぞれ供給し、約３０秒間反応させることにより形成する。このとき、形成されるタングステンシリサイド層１３の堆積膜厚が約３〜１０ｎｍ、好ましくは約５〜７ｎｍとなるように形成するのが好ましい。ここでは、薄膜制御を比較的容易に行うことのできるＣＶＤ法を用いた例を示している。
【００３２】
次に、タングステンシリサイド層１３を形成するためのガスとして反応室に供給していたＷＦ６を停止し、ジクロロシランの流量を約３００ｓｃｃｍにし、アルゴン（Ａｒ）を約８００ｓｃｃｍの流量で供給し、基板温度を約５００℃、反応室の圧力を約５０〜３００Ｐａとして、約５〜１２０秒間、好ましくは４０〜１２０秒間成膜を行うことによりタングステンシリサイド層１３表面上に連続的な薄膜シリコン（不図示）を形成する。薄膜シリコンの膜厚は、薄くしすぎると、Ｐ型ポリメタルゲート電極においてタングステンシリサイド層１３を不連続にしたことによる抵抗の増大を抑制する効果が十分に得られなくなり、厚くしすぎると、後にこの上に形成する窒化タングステン（ＷＮ）層及びタングステン（Ｗ）層とタングステンシリサイド層及びシリコン層との導電性が低くなり、Ｎ型及びＰ型ポリメタルゲート電極の抵抗が共に高くなってしまうおそれがある。そのため、シリコン膜の膜厚は、約０．３〜１．５ｎｍとするのが好ましい。シリコン膜の膜厚は、反応室の圧力、成膜（処理）時間及びジクロロシランの流量を適宜変更することにより所望の厚さとすることができる。
【００３３】
続いて、タングステンシリサイド層１３をＣＶＤ法で形成した場合、タングステンシリサイド層１３に塩素やフッ素等のガスが残留する。このような残留ガスを除去する、いわゆる脱ガス処理として、約８３０℃、Ｎ２雰囲気で約３０秒間の熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行う。この熱処理によって、同時にＮ型シリコン層に注入されたＮ型不純物及びＰ型シリコン層に注入されたＰ型不純物が活性化される。また、アモルファス化されていたシリコン層９，１０は、このときポリシリコンに変換される。
【００３４】
次に、図９に示すように、スパッタ法により、金属窒化層として厚さ約１０ｎｍの窒化タングステン（ＷＮ）層１４を形成し、続いて、スパッタ法により、ＷＮ層１４上に、金属層として厚さ約６０ｎｍのタングステン（Ｗ）層１５を形成する。
【００３５】
次に、図１０に示すように、ＣＶＤ法により、Ｗ層１５上に厚さ約２００ｎｍのシリコン窒化膜１６を形成し、これをゲート電極形状にパターニングして、エッチングマスク用の絶縁膜を形成する。このシリコン窒化膜１６をマスクとして、Ｗ層１５、ＷＮ層１４、シリコン膜、タングステンシリサイド層１３及びポリシリコン層の積層膜をドライエッチングによりパターニングして、領域ＮにＮ型ポリシリコン層を含むＮ型ポリメタルゲート電極１７を、領域ＰにＰ型ポリシリコン層を含むＰ型ポリメタルゲート電極１８を形成する。
【００３６】
次に、このゲートパターニングのためのドライエッチングにより、各ゲート電極の端部がダメージを受けるため、これを改善すべく、熱処理を行い、各ゲート電極のポリシリコン層の側面に側面酸化膜を形成してダメージを回復させる。なお、この側面酸化膜形成のための熱処理によって、シリコン膜とＷＮ層とが反応し、タングステンシリサイド窒化層（ＷＳｉＮ層）が形成されるが、形成されるＷＳｉＮ層は非常に薄い膜となり、従って、ゲート電極の電気抵抗を増大させるものではない。
【００３７】
次に、領域Ｐをレジストマスク（図示せず）で覆い、領域ＮにＮ型不純物（例えばヒ素（Ａｓ））を高濃度にイオン注入することにより、Ｎ型ソース・ドレイン拡散層を形成する。続いて領域Ｐを覆うレジストマスクを除去した後、領域Ｎを覆うレジストマスク（図示せず）を形成し、領域ＰにＰ型不純物（例えばボロン（Ｂ））を高濃度にイオン注入することによりＰ型ソース・ドレイン拡散層を形成する。
【００３８】
以上の工程により、領域ＮにＮ型ポリメタル溝ゲート電極を備えたＮチャネルトランジスタが、領域ＰにＰ型ポリメタルプレーナゲート電極を備えたＰチャネルトランジスタが完成する。
【００３９】
以上説明したように、溝ゲートを有するとＤＲＡＭ及びプレーナゲートを有するＤＲＡＭを共に有する半導体装置の製造方法において、特に、溝ゲート電極内のポリシリコン中に不純物イオンが十分行き渡ることにより、空乏化によるトランジスタの劣化を防止することができる。さらに、タングステンシリサイド層へのボロン拡散が抑えられ相互拡散も抑制することができる。さらに、ゲート界面での抵抗も低くなり、デバイスの動作を高速に保つことが可能な半導体装置の製造方法を提供することができる。
【００４０】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。
【００４１】
例えば、上記実施形態においては、ポリメタルゲート構造を形成するために、金属層としてタングステン（Ｗ）を、金属窒化層としてタングステン窒化（ＷＮ）層を、シリサイド層としてタングステンシリサイド（ＷＳｉ２）層を用いた例を示したが、これに代えて、特許文献１に示されるようなモリブデン（Ｍｏ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）又はタンタル（Ｔａ）等他の高融点金属とこれらの窒化層及びシリサイド層を用いることはもちろん可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【図２】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【図３】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【図４】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【図５】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【図６】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【図７】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【図８】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【図９】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の一実施例による溝ゲート及びプレーナゲート構造を有する半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００４３】
１  半導体基板
２  素子分離絶縁膜
３  溝ゲートホール
４  ゲート酸化膜
５  ノンドープアモルファスシリコン層
６  レジストマスク
７  リンドープポリシリコン層
８  ノンドープポリシリコン層
９，１０  アモルファスシリコン層
１１  レジストマスク
１２  Ｐ型シリコン層
１３  タングステンシリサイド層
１４  窒化タングステン層
１５  タングステン層
１６  シリコン窒化膜
１７  Ｎ型ポリメタルゲート電極
１８  Ｐ型ポリメタルゲート電極
【図１】
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【図２】
2008218642.tif 000004
【図４】
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【図７】
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【図８】
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【図９】
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【図１０】
2008218642.tif 000009
【図３】
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【図５】
2008218642.tif 000011
【図６】
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