(57)【要約】【課題】  レーザダイオードの光出力の立下りを急峻にすることができるレーザダイオード駆動回路を提供する。【解決手段】レーザダイオード駆動回路１は、レーザダイオード１０と、このレーザダイオードに電流を供給する電流源２０と、レーザダイオードに並列接続され、電流源からレーザダイオードに供給される電流を外部からの入力電圧信号Ｄｉｎに応じてスイッチングする変調回路３０とを備える。この変調回路は、レーザダイオードに対してそれぞれ並列に接続された第１および第２のＦＥＴ３１、３２を含む。入力電圧信号は、この第１および第２のＦＥＴの各ゲートに印加され、ローレベルとハイレベルを有するディジタル信号である。入力電圧信号がローレベルのとき、第１のＦＥＴがオフ状態にあり、かつ第２のＦＥＴはオン状態にあり、入力電圧信号がハイレベルのとき、第１および第２のＦＥＴがともにオン状態にある。【選択図】  図１
2008034479.tif 000002
【特許請求の範囲】
【請求項１】
レーザダイオードと、
前記レーザダイオードに電流を供給する電流源と、
前記レーザダイオードに並列接続され、前記電流源から前記レーザダイオードに供給される電流を外部からの入力電圧信号に応じてスイッチングする変調回路と、を備え、
前記変調回路は、前記レーザダイオードに対してそれぞれ並列に接続された第１および第２の電界効果トランジスタを含み、
前記入力電圧信号は、前記第１および第２の電界効果トランジスタの各ゲートに印加され、ローレベルとハイレベルを有するディジタル信号であり、
前記入力電圧信号がローレベルのとき、前記第１の電界効果トランジスタがオフ状態にあり、かつ前記第２の電界効果トランジスタはオン状態にあり、
前記入力電圧信号がハイレベルのとき、前記第１および第２の電界効果トランジスタがともにオン状態にある、レーザダイオード駆動回路。
【請求項２】
前記変調回路は、前記第１の電界効果トランジスタのドレインまたはソースと前記レーザダイオードとの間に接続された第１の配線と、前記第２の電界効果トランジスタのドレインまたはソースと前記レーザダイオードとの間に接続された、前記第１の配線とは別個の第２の配線とをさらに含んでいる、請求項１に記載のレーザダイオード駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザダイオード駆動回路に関するものである。
【背景技術】
【０００２】
下記の特許文献１および２には、シャント駆動方式のレーザダイオード（以下、「ＬＤ」）駆動回路が開示されている。これらのＬＤ駆動回路では、電流源からの電流がＬＤあるいは電界効果トランジスタ（以下、「ＦＥＴ」）のいずれかに分流（シャント）されることにより、ＬＤを発光状態から非発光状態に、あるいはその逆に遷移させる。具体的には、ＦＥＴが遮断状態（オフ状態）から導通状態（オン状態）に移行すると、ＬＤは発光状態から非発光状態に遷移する。シャント駆動方式は、特許文献３に開示されているような、差動対トランジスタによって電流を切り替える方式に比べて、電源電圧を低く設定でき、消費電力を抑えられる点で有利である。
【特許文献１】特開昭６１−１４４９２４号公報
【特許文献２】特開２００５−０３３０１９号公報
【特許文献３】特開平０５−００７１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＦＥＴでは、自身の有するキャリアが少ないために寄生成分が比較的大きく、そのために、そのスイッチング動作の速度が制限される。特に、ゲート−ソース間電圧が比較的低いときに、ＦＥＴの相互コンダクタンスが低くなりやすい。このため、ＦＥＴがオフ状態からオン状態に移行する際、ＦＥＴのドレイン電流の立ち上がりが鈍くなり、それに応じて、ＬＤの光出力の立ち下がりスピードが遅くなりやすい。
【０００４】
本発明は、上記した事情に鑑みて為されたものであり、レーザダイオードの光出力の立ち下がりを急峻にすることができるレーザダイオード駆動回路を提供することを課題とする。
【課題を解決するための手段】
【０００５】
本発明に係るレーザダイオード駆動回路は、レーザダイオードと、レーザダイオードに電流を供給する電流源と、レーザダイオードに並列接続され、電流源からレーザダイオードに供給される電流を外部からの入力電圧信号に応じてスイッチングする変調回路とを備えている。変調回路は、レーザダイオードに対してそれぞれ並列に接続された第１および第２の電界効果トランジスタを含む。入力電圧信号は、第１および第２の電界効果トランジスタの各ゲートに印加され、ローレベルとハイレベルを有するディジタル信号である。入力電圧信号がローレベルのとき、第１の電界効果トランジスタがオフ状態にあり、かつ第２の電界効果トランジスタはオン状態にあり、入力電圧信号がハイレベルのとき、第１および第２の電界効果トランジスタがともにオン状態にある。
【０００６】
二つの電界効果トランジスタがレーザダイオードに並列に接続されているので、単一の電界効果トランジスタを用いる場合に比べて、より高い相互コンダクタンスが変調回路で得られる。特に、入力電圧信号がローレベルからハイレベルに移行する入力電圧信号の立ち上がり部では、第２のＦＥＴがオン状態にあるため、第１のＦＥＴ単独で構成された変調回路に比べて相互コンダクタンスが高くなる。その結果、変調回路を流れる電流がより迅速に増大され、それに応じて、レーザダイオードを流れる電流がより迅速に減少する。これにより、レーザダイオードの光出力の立ち下がりが急峻になる。
【０００７】
変調回路は、第１の電界効果トランジスタのドレインまたはソースとレーザダイオードとの間に接続された第１の配線と、第２の電界効果トランジスタのドレインまたはソースとレーザダイオードとの間に接続された、第１の配線とは別個の第２の配線とをさらに含んでいてもよい。
【０００８】
二つの電界効果トランジスタが別個の配線によってレーザダイオードに接続されているので、各電界効果トランジスタの周波数特性を考慮して、各配線の寄生インピーダンスを個別に設定することが可能になる。これにより、各電界効果トランジスタの周波数特性に現れる、ピーク、ディップ、リンギング等を適切に補償して、レーザダイオード駆動回路の周波数特性を良好に改善することができる。
【発明の効果】
【０００９】
本発明のレーザダイオード駆動回路によれば、レーザダイオードの光出力の立ち下がりを急峻にすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して本発明の実施形態について説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１１】
図１は、本発明の実施形態に係るレーザダイオード（以下、「ＬＤ」）駆動回路の回路図である。このＬＤ駆動回路１は、ＬＤ１０、電流源２０、および変調回路３０を有する。ＬＤ１０のカソードは接地されており、ＬＤ１０のアノードは電流源２０に接続されている。電流源２０は、ＬＤ１０に順方向に電流Ｉを供給して、ＬＤ１０に光出力を生成させる。変調回路３０は、ＬＤ１０に並列に接続されており、外部からの入力電圧信号Ｄｉｎに応じてＬＤ１０に流れる電流Ｉを変調する。この結果、ＬＤ１０の光出力は、入力電圧信号Ｄｉｎに対応したデータを有することになる。
【００１２】
変調回路３０は、エンハンスメント型電界効果トランジスタ（以下、「Ｅ−ＦＥＴ」）３１、デプリーション型電界効果トランジスタ（以下、「Ｄ−ＦＥＴ」）３２、ターミネーション抵抗３３、インダクタ４０、およびインダクタ５０を有する。Ｅ−ＦＥＴ３１およびＤ−ＦＥＴ３２は、それぞれＬＤ１０に対して並列に接続されている。入力電圧信号Ｄｉｎは、各ＦＥＴのゲートに印加される。一般的に、Ｅ−ＦＥＴは正の閾値電圧を有するＦＥＴを総称し、Ｄ−ＦＥＴは負の閾値電圧を有するＦＥＴを総称する。
【００１３】
Ｅ−ＦＥＴ３１のドレインは、インダクタ４０を介してＬＤ１０のアノードに接続されている。また、Ｄ−ＦＥＴ３２のドレインは、インダクタ５０を介してＬＤ１０のアノードに接続されている。インダクタ４０は、Ｅ−ＦＥＴ３１のドレインとＬＤ１０のアノードとを接続する第１の配線４１上に配置され、インダクタ５０は、Ｄ−ＦＥＴ３２のドレインとＬＤ１０のアノードとを接続する第２の配線５１上に配置されている。本実施形態では、これらの配線４１、５１の各々は、１本または複数本のボンディングワイヤであり、インダクタ４０および５０は、これらのボンディングワイヤの寄生インダクタンスである。
【００１４】
Ｅ−ＦＥＴ３１およびＤ−ＦＥＴ３２の各ソースはＬＤ１０のカソードに接続されている。また、Ｅ−ＦＥＴ３１およびＤ−ＦＥＴ３２の各ゲートは変調回路３０の入力端子３４に接続されている。Ｅ−ＦＥＴ３１およびＤ−ＦＥＴ３２のソースとゲートは、ターミネーション抵抗３３を介して結線されている。このターミネーション抵抗３３は、インピーダンス整合用の抵抗である。
【００１５】
Ｅ−ＦＥＴ３１とＤ−ＦＥＴ３２は、例えばモノリシックな半導体チップ上に実装された金属半導体接合ＦＥＴ（ＭＥＳＦＥＴ）である。各ＦＥＴのゲートは、入力電圧信号Ｄｉｎが印加される単一の電極パッドに共通して接続される。一方、各ＦＥＴのドレインは、個別の電極パッドにそれぞれ接続される。この各ドレイン用電極パッドとＬＤ１０のアノードに接続された電極パッドとの間に、上記の各配線４１，５１が延在している。
【００１６】
以下では、図２を参照しながら本実施形態の動作を説明する。図２は、変調回路３０の、入力電圧信号に対する相互コンダクタンスの特性を示すグラフである。ここで、実線は変調回路３０の相互コンダクタンス特性ｇｍＴを示し、一点鎖線はＥ−ＦＥＴ３１の相互コンダクタンス特性ｇｍＥ、二点鎖線はＤ−ＦＥＴ３２の相互コンダクタンス特性ｇｍＤをそれぞれ示している。また、図２には、本実施形態との比較のため、Ｅ−ＦＥＴ３１よりもゲート幅を拡大したＥ−ＦＥＴの相互コンダクタンス特性ｇｍＥＥが破線で示されている。この比較用Ｅ−ＦＥＴのゲート幅は、Ｅ−ＦＥＴ３１とＤ−ＦＥＴ３２のそれぞれのゲート幅の合計に等しい。図２において、ＶｔｈＥ、ＶｔｈＤは、それぞれＥ−ＦＥＴ３１、Ｄ−ＦＥＴ３２の閾値電圧を表す。本実施形態では、ＶｔｈＥが約０．１Ｖ、ＶｔｈＤが約−０．４Ｖである。
【００１７】
まず、ＦＥＴの相互コンダクタンスについて説明する。一般に、ＦＥＴのドレイン電流Ｉｄ対ゲート−ソース間電圧Ｖｇｓの特性は、以下の式のように表される。
【数１】
2008034479.tif 000003
ここで、Ｋは定数、Ｖｔｈは閾値電圧、ａはキャリア分布や厚さなど、ＦＥＴの活性層の構造に依存するパラメータである。
【００１８】
相互コンダクタンスｇｍは、ＩｄをＶｇｓで偏微分したものとして定義されており、Ｖｇｓ＞Ｖｔｈの条件下では以下の式のように表される。
【数２】
2008034479.tif 000004
【００１９】
（２）式によれば、Ｖｇｓ＞Ｖｔｈのとき、相互コンダクタンスｇｍはＶｇｓの増加に伴って単調増加する。しかし、実際にはＶｇｓが増加してＩｄが増大すると、ＦＥＴの活性層の抵抗やドレインおよびソース電極の接触抵抗による電圧降下も増加するので、実効的なゲート−ソース間電圧は低下する。このような電流帰還作用のために、相互コンダクタンスｇｍは飽和した後、減少に転じる。この結果、図２に示されるような特性が得られる。
【００２０】
図２を参照すると、ｇｍＤ（図２の二点鎖線）は、Ｄｉｎ＝ＶｔｈＤ付近から緩やかに立ち上がり、Ｄｉｎの増加に伴って増大していく。ｇｍＤの増加率はＤｉｎの増加とともに減少していき、ついにはｇｍＤが飽和する。入力電圧信号Ｄｉｎが０．７Ｖ付近に到達すると、ｇｍＤは減少に転じ、その後、入力電圧信号Ｄｉｎの増加に伴ってｇｍＤは減少していく。
【００２１】
一方、ｇｍＥ（図２の一点鎖線）は、ＶｔｈＤより大きなＤｉｎ＝ＶｔｈＥ付近から立ち上がり、Ｄｉｎの増加に伴って増大していく。ＤｉｎがＶｔｈＥを超えると、ｇｍＥの増加率はＤｉｎの増加とともに減少していくものの、ｇｍＥはｇｍＤを越えて増大していく。ゲート−ソース間電圧がＤｉｎ＝０．７Ｖ付近に到達すると、ｇｍＥは減少に転じ、Ｄｉｎの増加に伴ってｇｍＤは減少していく。しかし、Ｄｉｎ＞ＶｔｈＥの電圧範囲においてｇｍＥはｇｍＤを下回ることはない。
【００２２】
変調回路３０はＥ−ＦＥＴ３１とＤ−ＦＥＴ３２の並列回路なので、変調回路３０の相互コンダクタンスｇｍＴは、Ｅ−ＦＥＴ３１の相互コンダクタンスｇｍＥとＤ−ＦＥＴ３２の相互コンダクタンスｇｍＤの和に等しい。
【００２３】
本実施形態では、入力電圧信号Ｄｉｎは、ローレベルとして０．１Ｖ、ハイレベルとして０．４Ｖを有する２値のディジタル信号である。これらの電圧レベルは、異なるディジタル値に対応する。例えば、ローレベルは論理０に対応し、ハイレベルは論理１に対応する。入力電圧信号Ｄｉｎがローレベルのとき、Ｅ−ＦＥＴ３１のゲート−ソース間電圧は閾値電圧ＶｔｈＥ以下となるが、Ｄ−ＦＥＴ３２のゲート−ソース間電圧は閾値電圧ＶｔｈＤより大きくなる。したがって、Ｅ−ＦＥＴ３１はオフ状態だが、Ｄ−ＦＥＴ３２はオン状態になり、電流源２０から出力された電流の一部が、Ｄ−ＦＥＴ３２に分流される。しかし、Ｄ−ＦＥＴ３２に流れる電流は十分に小さいので、ＬＤ１０に供給される電流の量はＬＤ１０の閾値電流以上となり、ＬＤ１０は発光状態となる。
【００２４】
入力電圧信号Ｄｉｎがローレベルからハイレベルに移行すると、その移行途中にＥ−ＦＥＴ３１のゲート−ソース間電圧が閾値電圧ＶｔｈＥを超え、Ｅ−ＦＥＴ３１がオン状態になる。これにより、Ｅ−ＦＥＴ３１にも電流源２０の出力電流が流れるようになる。入力電圧信号Ｄｉｎがハイレベルに近づくに伴って、Ｅ−ＦＥＴ３１とＤ−ＦＥＴ３２を流れる電流が増加するので、ＬＤ１０を流れる電流は減少していき、ＬＤ１０の光出力も低下していく。最終的に、入力電圧信号Ｄｉｎがハイレベルに達すると、電流源２０から出力されるほとんどの電流はＤ−ＦＥＴ３２およびＥ−ＦＥＴ３１に分流されるので、ＬＤ１０は非発光状態になる。
【００２５】
なお、Ｄ−ＦＥＴ３２の閾値電圧ＶｔｈＤは負の値なので、入力信号電圧Ｄｉｎが未入力でＤ−ＦＥＴ３２のゲート−ソース間電圧が０Ｖのときでも、Ｄ−ＦＥＴ３２に電流源２０から電流が流れてしまう。このようなアイドル電流（無信号時に流れる電流）は、消費電力を増大させるため好ましくない。しかし、Ｄ−ＦＥＴ３２のゲート幅を適切に設定したり、ＶｔｈＤを０Ｖに近づけることで、アイドル電流を十分に低減することができる。
【００２６】
次に、本実施形態の利点について説明する。変調回路３０は、ＬＤ１０に並列接続されたＥ−ＦＥＴ３１およびＤ−ＦＥＴ３２を有するため、単独のＦＥＴよりも高い相互コンダクタンスを有する。特に、入力電圧信号Ｄｉｎがローレベルからハイレベルに移行する入力電圧信号Ｄｉｎの立ち上がり部では、Ｄ−ＦＥＴ３２がオン状態にあるため、単独のＥ−ＦＥＴに比べて、十分に高い相互コンダクタンスが得られる。図２においてｇｍＥＥ（破線）で示されるように、ゲート幅が拡大された比較用Ｅ−ＦＥＴもＥ−ＦＥＴ３１より高い相互コンダクタンスを有するが、本実施形態では、それよりも高い相互コンダクタンスが得られる。その結果、入力電圧信号Ｄｉｎの立ち上がりの際、電流源２０から変調回路３０に流れる電流がより迅速に増加し、それに応じて、ＬＤ１０を流れる電流がより迅速に減少する。これにより、ＬＤ１０の光出力波形の立ち下がりが急峻になる。
【００２７】
以下では、上記の利点を確認するため、図３を参照しながら本実施形態と比較例の発光特性を比較する。ここで、図３（ａ）はＬＤ駆動回路１の発光特性（アイパターン）を示し、図３（ｂ）は比較例のＬＤ駆動回路の発光特性（アイパターン）を示している。この比較例のＬＤ駆動回路は、図１に示されたＬＤ駆動回路１の変調回路３０において、Ｅ−ＦＥＴ３１とＤ−ＦＥＴ３２の代わりに、上述した比較用のＥ−ＦＥＴをＬＤ１０に並列に接続した構成を有している。図３（ａ）と図３（ｂ）とを比較すると、図３（ａ）の発光特性のクロスポイント（図中の「Crossing」）が図３（ｂ）におけるクロスポイントよりも下がっており、光出力の立ち下がりが急峻になっていることが確認される。
【００２８】
本実施形態は、更に以下の利点を有する。Ｅ−ＦＥＴ３１、Ｄ−ＦＥＴ３２がそれぞれ別個の配線４１、５１によってＬＤ１０に接続されているので、各配線の寄生インピーダンス（本実施形態ではインダクタンス）を個別に設定することができる。各配線の寄生インダクタンスは、各配線の寸法（太さ、長さなど）や各配線を構成するボンディングワイヤの本数に基づいて設定することができる。Ｅ−ＦＥＴ３１、Ｄ−ＦＥＴ３２は、それぞれ独立した周波数特性を有しているが、各々の周波数特性に適した寄生インダクタンスを配線４１、５１に個別に設定することで、周波数特性ごとに独立したピーキングを施すことができる。したがって、各周波数特性に現れる、ピーク、ディップ、リンギング等を適切に補償することができる。これにより、ＬＤ駆動回路１の周波数特性を良好に改善することができる。
【００２９】
なお、上述した実施形態は本発明に係るＬＤ駆動回路の一例を示すものである。本発明に係るＬＤ駆動回路は、上記実施形態に限られるものではなく、本発明の要旨を変更しないように上記実施形態を変形したものであってもよい。
【００３０】
例えば、変調回路３０に含まれる二つのＦＥＴの組み合わせとしては、Ｅ−ＦＥＴおよびＤ−ＦＥＴの組み合わせに限られるものではなく、異なる閾値電圧を有するＥ−ＦＥＴ同士やＤ−ＦＥＴ同士の組み合わせであってもよい。また、配線４１、５１は、ボンディングワイヤに限られず、導体パターンであってもよい。
【図面の簡単な説明】
【００３１】
【図１】実施形態に係るＬＤ駆動回路の回路図である。
【図２】実施形態および比較例の入力電圧信号対相互コンダクタンス特性を示すグラフである。
【図３】実施形態および比較例のＬＤ駆動回路の発光特性を示す図である。
【符号の説明】
【００３２】
１…ＬＤ駆動回路、１０…ＬＤ、２０…電流源、３０…変調回路、３１…Ｅ−ＦＥＴ（第１のＦＥＴ）、３２…Ｄ−ＦＥＴ（第２のＦＥＴ）、３３…ターミネーション抵抗、３４…入力端子、４０、５０…インダクタ、４１…第１の配線、５１…第２の配線。
【図１】
2008034479.tif 000005
【図２】
2008034479.tif 000006
【図３】
2008034479.tif 000007