(57)【要約】【課題】従来の半導体集積回路のテスト設計において、実機能回路の故障の際には電気フューズ等を用いた回路により良品として救済する方法があるが、実動作に関係しない機能的に独立した回路（例えばテスト回路）においては不良品として判定されていた。【解決手段】冗長なテスト回路をあらかじめ搭載しておき、テスト機能に影響を及ぼす故障を検出した際には、もう一方のテスト機能を選択または再構成することによりテスト機能を実現する。また、故障が発生しやすい箇所（例えばセル密度や配線密度の高い領域）を検出し、該当箇所のテスト機能に故障が発生した場合に備えてあらかじめ冗長な回路を挿入しておく。【選択図】図１
2008122176.tif 000002
【特許請求の範囲】
【請求項１】
同じ機能を実現する複数の基本論理回路と、前記複数の基本論理回路のうちのいずれか１つの基本論理回路を選択する選択回路とからなる論理セルにより構成されたテスト回路を備えるテスト容易化回路。
【請求項２】
前記複数の基本論理回路は、それぞれの電源端子が互いに異なる電源供給源に接続されている請求項１に記載のテスト容易化回路。
【請求項３】
前記テスト回路は、そのすべてのテスト機能が前記論理セルにより構築されている請求項１または請求項２に記載のテスト容易化回路。
【請求項４】
前記テスト回路は、その一部のテスト機能が前記論理セルにより構築されている請求項１または請求項２に記載のテスト容易化回路。
【請求項５】
同じ機能ブロックをテストする複数のテスト論理回路と、前記複数のテスト論理回路のうちのいずれか１つのテスト論理回路を選択する選択回路とから構成されたテスト回路を備えるテスト容易化回路。
【請求項６】
前記複数のテスト論理回路は、それぞれの電源端子が互いに異なる電源供給源に接続されている請求項５に記載のテスト容易化回路。
【請求項７】
前記複数のテスト論理回路は、互いに同一のテスト機能を備えたものである請求項５または請求項６に記載のテスト容易化回路。
【請求項８】
前記複数のテスト論理回路は、互いに異なるテスト機能を備えたものである請求項５または請求項６に記載のテスト容易化回路。
【請求項９】
複数のプログラマブルな論理セルにより構成されたプログラマブルテスト回路と、前記プログラマブルテスト回路の論理を変更する制御回路とを備えるテスト容易化回路。
【請求項１０】
回路形成領域に論理セルを仮配置するステップと、前記論理セルの配置情報に基づいてセル密度が所定値以上に高い領域を検出するステップと、前記セル密度が所定値以上に高い領域において冗長回路を挿入するステップとを含むテスト容易化回路の設計方法。
【請求項１１】
回路形成領域に論理セルを仮配置して前記論理セル間の仮配線を行うステップと、接続された配線情報に基づいて配線密度が所定値以上に高い領域を検出するステップと、前記配線密度が所定値以上に高い領域において冗長回路を挿入するステップとを含むテスト容易化回路の設計方法。
【請求項１２】
回路形成領域に論理セルを仮配置して前記論理セル間の仮配線を行うステップと、配置配線されたレイアウトパターンを解析して指定パターンに該当するレイアウトパターンを検出するステップと、指定パターンに該当するレイアウトパターンの領域において冗長回路を挿入するステップとを含むテスト容易化回路の設計方法。
【請求項１３】
論理回路を構成する論理セル面積の総和を算出するステップと、算出した論理セル面積の総和が指定の面積値以上に高い領域を検出するステップと、前記論理セル面積の総和が指定の面積値以上に高い領域において冗長回路を挿入するステップとを含むテスト容易化回路の設計方法。
【請求項１４】
回路形成領域に配置されたテスト回路の配置面積を算出するステップと、算出したテスト回路の配置面積が指定の面積値以上に高い領域を検出するステップと、前記テスト回路の配置面積が指定の面積値以上に高い領域において冗長回路を挿入するステップとを含むテスト容易化回路の設計方法。
【請求項１５】
論理回路の動作周波数を算出するステップと、算出した動作周波数が指定の周波数以上に高い領域を検出するステップと、前記動作周波数が指定の周波数以上に高い領域において冗長回路を挿入するステップとを含むテスト容易化回路の設計方法。
【請求項１６】
機能ブロックを構成するフリップフロップ間のパスの遅延値を算出するステップと、算出した遅延値からタイミングのクリティカルなパスを検出するステップと、前記クリティカルなパスの領域において冗長回路を挿入するステップとを含むテスト容易化回路の設計方法。
【請求項１７】
請求項１０から請求項１６までのいずれかに記載のテスト容易化回路の設計方法に関するプログラムを記憶したプログラム記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長回路を備えた半導体集積回路のテスト容易化回路およびその設計方法に関する。
【背景技術】
【０００２】
近年、システムＬＳＩは、半導体製造プロセスの微細化に伴いますます大規模化、高密度化の傾向にある。このため半導体の製造工程も困難さを増し、製造不良の発生も増加する傾向にある。不良発生による歩留まりの低下を抑えるため、従来の不良回路を救済する方法としては、実動作機能を実現する機能回路内に冗長回路を備え、この機能回路内の不良回路を冗長回路に切り替えるように構成している（例えば特許文献１参照）。
【特許文献１】特開２００２−９３９０７号公報（第５−６頁、第１−７図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記従来の技術によれば、ＬＳＩテスターにて出荷検査を行った結果、実動作に関係しない機能的に独立した回路（例えばテスト回路）にのみ故障があった部分的故障場合でも、全体的には不良品として判定されてしまい、歩留まりの低下を招いていた。また、実動作機能を実現する機能回路（実動作回路）内に冗長な回路も含まれるため、もともと非常に高速な動作速度が要求される実動作回路においては、タイミング制約が厳しくなり、動作速度仕様を満たすことが困難となる。さらに、実動作回路のすべての機能を救済するためには実動作回路と同等の回路規模の冗長回路が必要となり、面積コストが増大してしまう。実動作回路の一部の機能のみ救済する場合では、実動作回路のどの機能が故障しやすいかを見極め、故障しやすい回路の規模と冗長な回路による面積増分を考慮する必要がある。
【０００４】
本発明は、このような事情に鑑みて創作したものであり、実動作回路でなくテスト回路にのみ故障が発生した場合でも実動作回路のテストが可能になり、しかも遅延故障の問題や面積増加を抑制できるテスト容易化回路およびその設計方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明によるテスト容易化回路は、そのテスト回路が、同じ機能を実現する複数の基本論理回路と、前記複数の基本論理回路のうちのいずれか１つの基本論理回路を選択する選択回路とからなる論理セルにより構成されているものである。複数の基本論理回路のうち実動作状態にない方の基本論理回路が冗長回路といわれるものである。
【０００６】
この構成によれば、選択回路がある基本論理回路を選択している状態でテスト回路に故障が発生した場合には、選択回路を動作させて別の基本論理回路（冗長回路）を選択することにより、テスト回路を故障から回復させ、実動作回路に対するテスト機能を維持させることが可能となる。
【０００７】
上記構成のテスト容易化回路において、前記複数の基本論理回路は、それぞれの電源端子が互いに異なる電源供給源に接続されているという態様がある。低電源電圧で動作する基本論理回路は、高電源電圧で動作する基本論理回路に比べて消費電力が少なくてすむ。しかし、遅延故障が存在する場合、低電源電圧で動作する基本論理回路は、遅延故障の影響を受けやすく誤動作を起こしやすい。そこで、遅延故障が存在する場合には、選択回路を動作させて、高電源電圧で動作する基本論理回路を選択させる。これにより、遅延故障の影響を回避して基本論理回路を正常に動作させ、テストを正常に行わせることが可能となる。
【０００８】
また上記構成のテスト容易化回路において、前記テスト回路は、そのすべてのテスト機能が前記論理セルにより構築されているという態様がある。このように構成すれば、すべてのテスト機能を救済することが可能となる。
【０００９】
また上記構成のテスト容易化回路において、前記テスト回路は、その一部のテスト機能が前記論理セルにより構築されているという態様がある。このように構成すれば、他のテスト機能は当該のテスト容易化回路の外部で構築されることになるので、当該のテスト容易化回路では面積コストを低減することが可能となる。
【００１０】
また本発明によるテスト容易化回路は、そのテスト回路が、同じ機能ブロックをテストする複数のテスト論理回路と、前記複数のテスト論理回路のうちのいずれか１つのテスト論理回路を選択する選択回路とから構成されているものである。複数のテスト論理回路のうち実動作状態にない方のテスト論理回路が冗長回路といわれるものである。
【００１１】
この構成によれば、選択回路があるテスト論理回路を選択している状態でテスト回路に故障が発生した場合には、選択回路を動作させて別のテスト論理回路（冗長回路）を選択することにより、テスト回路を故障から回復させ、実動作回路に対するテスト機能を維持させることが可能となる。
【００１２】
また上記構成のテスト容易化回路において、前記複数のテスト論理回路は、それぞれの電源端子が互いに異なる電源供給源に接続されているという態様がある。低電源電圧で動作するテスト論理回路は、高電源電圧で動作するテスト論理回路に比べて消費電力が少なくてすむ。しかし、遅延故障が存在する場合、低電源電圧で動作するテスト論理回路は、遅延故障の影響を受けやすく誤動作を起こしやすい。そこで、遅延故障が存在する場合には、選択回路を動作させて、高電源電圧で動作するテスト論理回路を選択させる。これにより、遅延故障の影響を回避してテスト論理回路を正常に動作させ、テストを正常に行わせることが可能となる。
【００１３】
また上記構成のテスト容易化回路において、前記複数のテスト論理回路は、互いに同一のテスト機能を備えたものであるという態様がある。このように構成すれば、すべてのテスト機能を救済することが可能となる。
【００１４】
また上記構成のテスト容易化回路において、前記複数のテスト論理回路は、互いに異なるテスト機能を備えたものであるという態様がある。このように構成すれば、さらに、ウェハレベル検査と組み立て後のパッケージ検査のように異なる種類の検査について、検査に使用できる端子数に応じたテストが可能となる。
【００１５】
また本発明によるテスト容易化回路は、複数のプログラマブルな論理セルにより構成されたプログラマブルテスト回路と、前記プログラマブルテスト回路の論理を変更する制御回路とを備えるものである。このように構成すれば、出荷検査時にテスト回路に故障が発生しても、制御回路を動作させてプログラマブルテスト回路の論理を変更することにより、故障箇所を回避してテスト機能を再構成し、テスト機能を維持させることが可能となる。
【００１６】
本発明によるテスト容易化回路の設計方法は、回路形成領域に論理セルを仮配置するステップと、前記論理セルの配置情報に基づいてセル密度が所定値以上に高い領域を検出するステップと、前記セル密度が所定値以上に高い領域において冗長回路を挿入するステップとを含むものである。このように構成すれば、論理セルの仮配置情報に基づいてセル密度の高い領域を検出するので、レイアウト設計の配線前の工程で故障を起こしやすく冗長回路を挿入すべき箇所が特定されることになる。そのようなセル密度が高い領域に配置されている論理セルに対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。
【００１７】
また、本発明によるテスト容易化回路の設計方法は、回路形成領域に論理セルを仮配置して前記論理セル間の仮配線を行うステップと、接続された配線情報に基づいて配線密度が所定値以上に高い領域を検出するステップと、前記配線密度が所定値以上に高い領域において冗長回路を挿入するステップとを含むものである。このように構成すれば、仮配線後の配線情報に基づいて配線密度の高い領域を検出するので、レイアウト設計の配線前の工程で故障を起こしやすく冗長回路を挿入すべき箇所が特定されることになる。そのような配線密度が高い領域に配置されている論理セルに対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。
【００１８】
また、本発明によるテスト容易化回路の設計方法は、回路形成領域に論理セルを仮配置して前記論理セル間の仮配線を行うステップと、配置配線されたレイアウトパターンを解析して指定パターンに該当するレイアウトパターンを検出するステップと、指定パターンに該当するレイアウトパターンの領域において冗長回路を挿入するステップとを含むものである。このように構成すれば、故障発生確率が高いと想定されるレイアウトパターンを指定し、そのパターンを検出すれば、レイアウト設計の配線前の工程で故障発生確率のより高い箇所の特定がなされることになる。そのような故障発生確率の高い箇所に配置されている論理セルに対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。
【００１９】
また、本発明によるテスト容易化回路の設計方法は、論理回路を構成する論理セル面積の総和を算出するステップと、算出した論理セル面積の総和が指定の面積値以上に高い領域を検出するステップと、前記論理セル面積の総和が指定の面積値以上に高い領域において冗長回路を挿入するステップとを含むものである。一般的に論理セル面積の総和が大きくなると故障発生確率が高くなると考えられる。そのような故障発生確率の高い箇所に配置されている論理セルに対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。
【００２０】
また、本発明によるテスト容易化回路の設計方法は、回路形成領域に配置されたテスト回路の配置面積を算出するステップと、算出したテスト回路の配置面積が指定の面積値以上に高い領域を検出するステップと、前記テスト回路の配置面積が指定の面積値以上に高い領域において冗長回路を挿入するステップとを含むものである。一般的にテスト回路の配置面積が大きくなると故障発生確率が高くなると考えられる。そのような故障発生確率の高い箇所に配置されているテスト回路に対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。
【００２１】
また、本発明によるテスト容易化回路の設計方法は、論理回路の動作周波数を算出するステップと、算出した動作周波数が指定の周波数以上に高い領域を検出するステップと、前記動作周波数が指定の周波数以上に高い領域において冗長回路を挿入するステップとを含むものである。一般的に動作周波数が高くなると故障発生確率が高くなると考えられる。そのような故障発生確率の高い箇所に配置されているテスト回路に対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。また、動作周波数基準で判断するので、設計初期の段階での冗長回路を挿入が可能となる。
【００２２】
また、本発明によるテスト容易化回路の設計方法は、機能ブロックを構成するフリップフロップ間のパスの遅延値を算出するステップと、算出した遅延値からタイミングのクリティカルなパスを検出するステップと、前記クリティカルなパスの領域において冗長回路を挿入するステップとを含むものである。一般的にクリティカルパスの存在は故障発生確率を高くすると考えられる。そのような故障発生確率の高い箇所に配置されているテスト回路に対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。また、レイアウト設計の段階で精度の高い冗長回路の挿入が可能となる。
【００２３】
また、上記のいずれかのテスト容易化回路の設計方法に関するプログラムを記憶したプログラム記憶媒体も有用なものである。
【発明の効果】
【００２４】
本発明によれば、実動作回路でなくテスト回路にのみ故障が発生した場合でも実動作回路のテストが可能になり、しかも遅延故障の問題や面積増加を抑制することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明にかかわるテスト容易化回路およびその設計方法の実施の形態を図面を用いて詳細に説明する。
【００２６】
（実施の形態１）
図１は本発明の実施の形態１におけるテスト容易化回路の構成を示すブロック図である。詳しくは、図１（ａ）は論理セル１０の構成を示し、図１（ｂ）はテスト回路２０を示し、図１（ｃ）はテスト容易化回路を含む１チップのＬＳＩ３０を示す。
【００２７】
テスト容易化回路を含むＬＳＩ３０は、複数の機能ブロック２１と、この機能ブロック２１の動作テストを行うテスト回路２０から構成されている。そして、テスト回路２０は、複数の論理セル１０から構成されている。さらに、論理セル１０は、同じ機能を実現する複数（ここでは２つ）の基本論理回路１と、複数の基本論理回路１のうちのいずれか１つの基本論理回路１を選択する選択回路５とから構成されている。論理セル１０は、ライブラリ化されたものを採用している。Ｔ１は複数の基本論理回路１に共通に接続された入出力端子、Ｔ２は選択回路５に接続された入出力端子、Ｔ３は選択回路５における選択制御端子である。複数の論理セル１０において、選択制御端子Ｔ３は相互に接続されている。
【００２８】
テスト容易化回路において、テスト時にテスト回路２０自身に故障を検出した場合は、選択制御端子Ｔ３の論理を切り替えることにより、故障の基本論理回路１から別の基本論理回路（冗長回路）１を選択し、その機能を動作させるように調整する。その結果、テスト回路２０が故障から回復し、テストを正常に行うことができるようになる。
【００２９】
なお、テスト回路２０は、その全体のテスト機能が論理セル１０で構築されていてもよいし、全テスト機能の一部のみが論理セル１０で構成されていてもよい。
【００３０】
また、選択制御端子Ｔ３については、複数の論理セル１０に対して、すべてにまとめて接続してもよいし、ある単位でまとめて接続した上でいくつかのグループに分割してもよいし、すべてを個別に接続してもよい。
【００３１】
（実施の形態２）
図２は本発明の実施の形態２におけるテスト容易化回路の論理セルの構成を示すブロック図である。本実施の形態においては、複数の基本論理回路１について、それぞれの電源端子が互いに異なる電源供給源に接続されているものである。図２において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。
【００３２】
本実施の形態の論理セル１０において、基本論理回路１Ｈは、その電源端子が高い電圧レベルの電源供給源ＶＤＤ１に接続されている。また、基本論理回路１Ｌは、その電源端子が低い電圧レベルの電源供給源ＶＤＤ２に接続されている。高い電源電圧で動作する基本論理回路１Ｈと低い電源電圧で動作する基本論理回路１Ｌは、同じ機能を有するものである。
【００３３】
選択回路５はレベルシフタを備えており、高電源電圧で動作する基本論理回路１Ｈ、低電源電圧で動作する基本論理回路１Ｌのいずれを選択するにかかわらず、入力した信号を一定の電圧に調整した上で出力するようになっている。
【００３４】
低電源電圧で動作する基本論理回路１Ｌは、高電源電圧で動作する基本論理回路１Ｈに比べて消費電力が少なくてすむ。しかし、遅延故障が存在する場合（信号伝搬がクロック速度より遅延してしまう故障で特に高抵抗故障があるような場合）、低電源電圧で動作する基本論理回路１Ｌは、遅延故障の影響を受けやすく誤動作を起こしやすい。これに対して、高電源電圧で動作する基本論理回路１Ｈでは、高抵抗による遅延故障の影響が少ない。そこで、遅延故障が存在する場合には、選択制御端子Ｔ３からの信号により選択回路５を動作させて、高電源電圧で動作する基本論理回路１Ｈを選択させる。高電源電圧で動作する基本論理回路１Ｈは、入出力端子Ｔ１からの入力信号を適正に処理し、入出力端子Ｔ２に対して正常な値を出力することになる。これにより、遅延故障の影響を回避して基本論理回路を正常に動作させ、テストを正常に行わせることが可能となる。
【００３５】
（実施の形態３）
図３は本発明の実施の形態３におけるテスト容易化回路の構成を示すブロック図である。
【００３６】
本実施の形態のテスト容易化回路においては、そのテスト回路２０が、同じ機能ブロック２１をテストする複数（ここでは２つ）のテスト論理回路２Ｈ，２Ｌと、複数のテスト論理回路２Ｈ，２Ｌのうちのいずれか１つのテスト論理回路を選択する選択回路５とから構成されている。テスト論理回路２Ｈは、その電源端子が高い電圧レベルの電源供給源ＶＤＤ１に接続されている。また、テスト論理回路２Ｌは、その電源端子が低い電圧レベルの電源供給源ＶＤＤ２に接続されている。高い電源電圧で動作するテスト論理回路２Ｈと低い電源電圧で動作するテスト論理回路２Ｌは、同じ機能を有するものである。これらテスト論理回路２Ｈ，２Ｌは、入出力端子Ｔ１からの入力信号で動作し、テスト対象である機能ブロック２１に対するテストパターンを生成する。
【００３７】
選択回路５はレベルシフタを備えており、高電源電圧で動作するテスト論理回路２Ｈ、低電源電圧で動作するテスト論理回路２Ｌのいずれを選択するにかかわらず、入力した信号を一定の電圧に調整した上で出力するようになっている。Ｔ１はテスト論理回路２Ｈ，２Ｌに共通に接続された入出力端子、Ｔ２は選択回路５に接続された入出力端子、Ｔ３は選択回路５における選択制御端子である。
【００３８】
本実施の形態では、図３（ａ）のようにテスト回路２０とテスト対象の機能ブロック２１とをＬＳＩ３０の内部に有していてもよいし、あるいは図３（ｂ）のようにＬＳＩ３０の外部にテスト回路２０を配置してもよい。
【００３９】
低電源電圧で動作するテスト論理回路２Ｌは、高電源電圧で動作するテスト論理回路２Ｈに比べて消費電力が少なくてすむ。しかし、遅延故障が存在する場合（信号伝搬がクロック速度より遅延してしまう故障で特に高抵抗故障があるような場合）、低電源電圧で動作するテスト論理回路２Ｌは、遅延故障の影響を受けやすく誤動作を起こしやすい。これに対して、高電源電圧で動作するテスト論理回路２Ｈでは、高抵抗による遅延故障の影響が少ない。そこで、遅延故障が存在する場合には、選択制御端子Ｔ３からの信号により選択回路５を動作させて、高電源電圧で動作するテスト論理回路２Ｈを選択させる。高電源電圧で動作するテスト論理回路２Ｈは、入出力端子Ｔ１からの入力信号を適正に処理し、入出力端子Ｔ２に対して正常な値を出力することになる。これにより、遅延故障の影響を回避してテスト論理回路を正常に動作させ、テストを正常に行わせることが可能となる。すなわち、テスト論理回路２Ｈは、入出力端子Ｔ１からの入力信号で動作し、正常なテストパターンをテスト対象である機能ブロック２１に印加する。機能ブロック２１は印加されたテストパターンでテストされ、その結果が入出力端子Ｔ２からテスト回路２０に入力され、さらに入出力端子Ｔ１から出力され、機能ブロック２１のテスト結果を捕捉することができる。
【００４０】
（実施の形態４）
図４は本発明の実施の形態４におけるテスト容易化回路の構成を示すブロック図である。本実施の形態は、テスト対象である機能ブロック２１に対する全テスト機能のうち、一部のテスト機能をテスト回路２０に内蔵させたものである。
【００４１】
テスト回路２０には、高電源電圧で動作するテスト論理回路３Ｈと低電源電圧で動作するテスト論理回路３Ｌとが含まれ、これらのテスト論理回路３Ｈ，３Ｌは、機能ブロック２１に対する全テスト機能のうち一部のテスト機能を発揮するものである。テスト論理回路３Ｈ，３Ｌは同じ機能を有するものであり、図面では「Ａテスト論理回路」としている。残りのテスト機能は機能ブロック２１に内蔵されている。これがテスト論理回路４であり、図面では「Ｂテスト論理回路」としている。テスト対象の機能ブロック２１を完全にテストするためには、テスト論理回路３Ｈ，３Ｌ（いずれか一方）に加えてさらにテスト論理回路４が必要となっている。つまり、Ａテスト論理回路とＢテスト論理回路とが必要である。テスト論理回路４は機能ブロック２１の外部に配置してもよい。選択回路５はレベルシフタを備えており、高電源電圧で動作するテスト論理回路３Ｈ、低電源電圧で動作するテスト論理回路３Ｌのいずれを選択するにかかわらず、入力した信号を一定の電圧に調整した上で出力するようになっている。本実施の形態では、図４（ａ）のようにテスト回路２０とテスト対象の機能ブロック２１とをＬＳＩ３０の内部に有していてもよいし、あるいは図４（ｂ）のようにＬＳＩ３０の外部にテスト回路２０を配置してもよい。
【００４２】
機能ブロック２１は、選択回路５によって選択されたテスト論理回路３Ｈ，３Ｌのいずれか一方とテスト論理回路４との協働によりテストされる。機能ブロック２１は、入出力端子Ｔ２から出力されるテストパターンとテスト論理回路４でテストされ、その結果は、入出力端子Ｔ２からテスト回路２０に入力され、さらに入出力端子Ｔ１から出力され、機能ブロック２１のテスト結果を捕捉することができる。また、テスト論理回路４でのテスト結果は、入出力端子Ｔ４から外部へ出力され、機能ブロック２１のテスト結果を捕捉することができる。
【００４３】
その他の構成および動作については、実施の形態３と同様であるので、説明を省略する。
【００４４】
（実施の形態５）
図５は本発明の実施の形態５におけるテスト容易化回路の構成を示すブロック図である。本実施の形態は、実施の形態４の場合の図４におけるＢテスト論理回路をテスト回路２０に内蔵させ、そのＢテスト論理回路についてもＡテスト論理回路と同様に冗長回路の考え方を適用したものである。
【００４５】
１つのテスト対象である機能ブロック２１をテストするのに、Ａテスト論理回路のテスト機能とＢテスト論理回路のテスト機能とが必要となっている。Ａテスト論理回路には複数のテスト論理回路３Ｈ，３Ｌが用意され、Ｂテスト論理回路にも複数のテスト論理回路４Ｈ，４Ｌが用意されている。より具体的には、互いに同一のテスト機能を有する高電源電圧で動作するテスト論理回路３Ｈと低電源電圧で動作するテスト論理回路３Ｌとがテスト回路２０に内蔵されているとともに、前記とは別のテスト機能であって互いに同一のテスト機能を有する高電源電圧で動作するテスト論理回路４Ｈと低電源電圧で動作するテスト論理回路４Ｌとがテスト回路２０に内蔵されている。
【００４６】
選択回路５は、Ａテスト論理回路の高電源電圧で動作するテスト論理回路３Ｈを選択するときは連動してＢテスト論理回路の高電源電圧で動作するテスト論理回路４Ｈを選択する。また、Ａテスト論理回路の低電源電圧で動作するテスト論理回路３Ｌを選択するときは連動してＢテスト論理回路の低電源電圧で動作するテスト論理回路４Ｌを選択する。これは二律背反であり、テスト論理回路３Ｈとテスト論理回路４Ｌの組み合わせはなく、テスト論理回路４Ｈとテスト論理回路３Ｌの組み合わせはない。
【００４７】
選択回路５はレベルシフタを備えており、高電源電圧で動作するテスト論理回路３Ｈ，４Ｈ、低電源電圧で動作するテスト論理回路３Ｌ，４Ｌのいずれを選択するにかかわらず、それぞれ入力した信号を一定の電圧に調整した上で出力するようになっている。
【００４８】
選択回路５によって高電源電圧で動作するＡ、Ｂ双方のテスト論理回路３Ｈ，４Ｈが選択された場合、機能ブロック２１は、これらＡ、Ｂ双方のテスト論理回路３Ｈ，４Ｈの協働によりテストされる。また、選択回路５によって低電源電圧で動作するＡ、Ｂ双方のテスト論理回路３Ｌ，４Ｌが選択された場合、機能ブロック２１は、これらＡ、Ｂ双方のテスト論理回路３Ｌ，４Ｌの協働によりテストされる。高電源電圧で動作するＡ、Ｂ双方のテスト論理回路３Ｈ，４Ｈをどのような場合に選択されるかは、前述同様である。
【００４９】
その他の構成および動作については、実施の形態４と同様であるので、説明を省略する。
【００５０】
なお、上記の実施の形態３〜５においては、複数のテスト論理回路について、実施の形態１の場合の複数の基本論理回路と同様に、それぞれの電源は同じ電圧源に接続されていてもよい。
【００５１】
（実施の形態６）
図６は本発明の実施の形態６におけるテスト容易化回路の構成を示すブロック図である。本実施の形態は、プログラマブルな論理セルにより構成されたプログラマブルテスト回路を備えたものである。
【００５２】
本実施の形態におけるテスト回路は、プログラマブルに再構成できるＦＰＧＡのような論理セルを内蔵したプログラマブルテスト回路２０ａとして構成されている。６はプログラマブルテスト回路２０ａに対する制御回路であって、制御回路６とＬＳＩ３０の外部とは制御信号線群１１とモード信号線１２で接続されている。制御回路６とプログラマブルテスト回路２０ａは、再構成制御信号線１３ａ〜１３ｄとテスト制御信号線群１４で接続されている。プログラマブルテスト回路２０ａはＪＴＡＧ機能を搭載しており、テストデータイン端子、テストデータアウト端子、テストクロック端子、テストモードセレクト端子は、それぞれ再構成制御信号線１３ａ，１３ｂ，１３ｃ，１３ｄに接続されている。また、プログラマブルテスト回路２０ａはテスト対象である機能ブロック２１に接続されている。
【００５３】
ＬＳＩ３０の外部からモード信号線１２にローレベルの信号を入力すると、制御回路６は、制御信号線群１１に入力されてくる信号を再構成制御信号線１３ａ〜１３ｄに出力する。これにより、プログラマブルテスト回路２０ａのプログラム（再構成）が可能となる。また、制御回路６は、プログラマブルテスト回路２０ａからテストデータアウト端子に接続されている再構成制御信号線１３ｂに出力された信号を制御信号線群１１に出力する。これにより、プログラマブルテスト回路２０ａの故障診断が可能となる。
【００５４】
一方、モード信号線１２にハイレベルの信号を入力すると、制御回路６は、制御信号線群１１に入力されてくるテスト信号をテスト制御信号線群１４を介してプログラマブルテスト回路２０ａのプログラムされたテスト回路へ伝送し、機能ブロック２１のテストを行う。
【００５５】
機能ブロック２１のテストを行う前に実行するプログラマブルテスト回路２０ａの故障診断時において、もしプログラマブルテスト回路２０ａに故障箇所を検出した場合は、その故障箇所を特定する論理回路のアドレス情報から該当する故障箇所を避けて再度テスト機能をプログラムする。つまり、プログラマブルテスト回路２０ａにのみ故障が存在した場合は、再度テスト機能をプログラマブルテスト回路２０ａにプログラムすることにより、機能ブロック２１のテストを行うことができる。すなわち、出荷検査時にテスト回路に故障が発生しても、制御回路を動作させてプログラマブルテスト回路の論理を変更することにより、故障箇所を回避してテスト機能を再構成し、テスト機能を維持させることが可能となる。
【００５６】
（実施の形態７）
図７は本発明の実施の形態７におけるテスト容易化回路の設計方法の処理の手順を示すフローチャートである。本実施の形態は、セル密度の高い領域に冗長回路を挿入するものである。
【００５７】
図７において、Ｄ１は半導体集積回路の設計データを示す。Ｓ１は設計対象回路を構成する論理セルについて、回路形成領域上の配置位置を仮決定する第１のステップである。Ｓ２は仮決定した配置位置情報を解析し、単位領域当たりのセルの配置密度（セル密度）の高い領域を検出する第２のステップである。Ｓ３はステップＳ２で検出したセル密度の高い領域に存在する論理回路に対する冗長回路を挿入する第３のステップである。Ｄ２は冗長回路挿入後の設計データを示す。ここで設計データは、設計対象回路を構成する複数の論理素子と複数の信号線とそれらの接続関係を示す情報である。これらの情報は、ゲートレベルのネットリストとしてデータベースに格納されている。
【００５８】
次に、本実施の形態のテスト容易化回路の設計方法の動作を説明する。
【００５９】
まず、セル仮配置ステップＳ１において、データベースに格納されている設計データＤ１を入力とし、設計データＤ１に含まれる設計対象回路を構成する論理セルの回路形成領域上の配置位置を仮決定し、配置位置情報としてデータベースに出力する。データベースに格納される配置位置情報には、設計対象回路を構成する論理セルの回路形成領域上の物理的な位置情報が座標位置として含まれている。
【００６０】
次いで、セル配置情報解析ステップＳ２において、データベースに格納された配置位置情報を入力として、単位領域当たりのセル密度を計算し、セル密度が所定の閾値を超えている領域を検出する。
【００６１】
次いで、冗長回路挿入ステップＳ３において、ステップＳ２で検出したセル密度の高い領域に配置されているセルを構成要素とする基本論理回路について、基本論理回路と同じ機能を実現する冗長回路と、基本論理回路と冗長回路のどちらか一方のみを機能させる選択回路を新たに設計対象回路に挿入する。
【００６２】
次いで、データ出力ステップＳ４において、冗長回路挿入後の設計データＤ２を出力する。
【００６３】
一般的にセル密度が高い回路形成領域は製造不良による故障が発生しやすいと考えられる。本実施の形態では、セル密度が高い領域に配置されている基本論理回路に対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。
【００６４】
（実施の形態８）
図８は本発明の実施の形態８におけるテスト容易化回路の設計方法の処理の手順を示すフローチャートである。本実施の形態は、配線密度の高い領域に冗長回路を挿入するものである。図８において、実施の形態７の図７におけるのと同じステップ番号は同一の処理内容を示している。
【００６５】
図８において、Ｓ２ａはセル仮配置ステップＳ１において配置されたセルを設計データＤ１の情報に基づいて配線する仮配線ステップである。Ｓ２ｂは仮配線ステップＳ２ａにおいて配線された情報を解析するステップである。
【００６６】
次に、本実施の形態のテスト容易化回路の設計方法の動作を説明する。
【００６７】
まず、セル仮配置ステップＳ１において、データベースに格納されている設計データＤ１を入力とし、設計データＤ１に含まれる設計対象回路を構成する論理セルの回路形成領域上の配置位置を仮決定する。
【００６８】
次いで、仮配線ステップＳ２ａにおいて、設計データＤ１とセル仮配置ステップＳ１で得られた配置情報を入力とし、ネットリスト情報を基にセルの端子を接続し、配線情報としてデータベースに格納する。データベースに格納される配線情報には、配線座標、配線層の種類、配線層間を結合するコンタクトの情報が格納されている。
【００６９】
次いで、配線情報解析ステップＳ２ｂにおいて、データベースに格納された配線情報を入力として、各配線層の単位領域当たりの配線密度を計算し、配線密度が所定の閾値を超えている領域を検出する。
【００７０】
次いで、冗長回路挿入ステップＳ３において、配線情報解析ステップＳ２ｂで検出した配線密度の領域に含まれる配線群を構成要素とする基本論理回路について、上記同様に冗長回路と選択回路を新たに設計対象回路に挿入し、次いでデータ出力ステップＳ４を実行する。
【００７１】
一般的に配線密度が高い領域は製造不良による故障が発生しやすいと考えられる。本実施の形態では、配線密度が高い領域の配線を構成要素とする基本論理回路に対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。
【００７２】
なお、ステップＳ２ｂで解析する単位領域当たりの配線密度については、単位面積当たりの配線密度であってもよいし、単位体積当たりの配線密度であってもよい。
【００７３】
（実施の形態９）
図９は本発明の実施の形態９におけるテスト容易化回路の設計方法の処理の手順を示すフローチャートである。本実施の形態は、指定されたレイアウトパターンにおいて冗長回路を挿入するものである。図９において、Ｓ２ｃはセル仮配置ステップＳ１と仮配線ステップＳ２ａにおいて配置配線された情報を解析するステップである。ＤＢは歩留まりを下げるレイアウトパターンのデータベースを示す。ここでいうレイアウトパターンとは、ゲート形状、配線形状のことである。その他は、上述の実施の形態と同様である。
【００７４】
次に、本実施の形態のテスト容易化回路の設計方法の動作を説明する。
【００７５】
まず、セル仮配置ステップＳ１において、データベースに格納されている設計データＤ１を入力とし、設計データＤ１に含まれる設計対象回路を構成する論理セルの回路形成領域上の配置位置を仮決定する。
【００７６】
次いで、仮配線ステップＳ２ａにおいて、設計データＤ１とセル仮配置ステップＳ１で得られた配置情報を入力とし、ネットリスト情報を基にセルの端子を接続し、配線情報としてデータベースに格納する。データベースに格納される配線情報には、配線座標、配線層の種類、配線層間を結合するコンタクトの情報が格納されている。
【００７７】
次いで、配置配線情報解析ステップＳ２ｃにおいて、データベースに格納された配線情報とレイアウトパターンのデータベースＤＢに格納された歩留まりを下げる配線形状を入力として、歩留まりを下げるレイアウトと一致するゲート形状または配線形状が存在するか否かを検出する。
【００７８】
次いで、冗長回路挿入ステップＳ３において、配置配線情報解析ステップＳ２ｃで検出したゲート形状または配線形状に含まれるセル群または配線群を構成要素とする基本論理回路について、上記同様に冗長回路と選択回路を新たに設計対象回路に挿入し、次いでデータ出力ステップＳ４を実行する。
【００７９】
本実施の形態の方法では、歩留まりを下げるレイアウトパターンのデータベースに含まれるゲート形状または配線形状と合致するゲート形状または配線形状を構成要素とする基本論理回路に対して冗長回路を挿入するため、故障発生確率の高い箇所への冗長回路の効率的な挿入が可能となり、不具合を救済するとともに、面積コストの増大を抑えることが可能となる。
【００８０】
（実施の形態１０）
図１０は本発明の実施の形態１０におけるテスト容易化回路の設計方法の処理の手順を示すフローチャートである。本実施の形態は、テスト回路を構成する論理セルの面積の総和が指定された面積値以上となる場合において冗長回路を挿入するものである。図１０において、Ｓ２ｄはテスト回路情報を解析するステップである。その他は、上述の実施の形態と同様である。
【００８１】
次に、本実施の形態のテスト容易化回路の設計方法の動作を説明する。
【００８２】
まず、テスト回路情報解析ステップＳ２ｄにおいて、設計データＤ１を入力とし、設計データＤ１中に含まれるテストモード情報を基にして、テスト回路の解析、抽出を行い、テスト回路を構成しているセルの面積情報をデータベースに格納する。
【００８３】
次いで、冗長回路挿入ステップＳ３において、テスト回路情報解析ステップＳ２ｄで解析した論理セル面積の総和が所定の閾値を超えている場合、そのテスト回路と同じ機能を実現する冗長回路と、テスト回路と冗長回路のどちらか一方のみを機能させる選択回路を新たに設計対象回路に挿入し、次いでデータ出力ステップＳ４を実行する。
【００８４】
一般的に論理セル面積の総和が大きくなると歩留まりが低下すると考えられる。本実施の形態の方法では、論理セル面積の総和が大きいテスト回路に対して冗長回路を挿入するため、故障発生確率の高いテスト回路に効率的に冗長回路の挿入を行い、不具合を救済することが可能となるとともに、面積コストの増大を抑えることが可能となる。
【００８５】
（実施の形態１１）
図１１は本発明の実施の形態１１におけるテスト容易化回路の設計方法の処理の手順を示すフローチャートである。本実施の形態は、テスト回路の配置領域の面積が所定の閾値を超えている場合において冗長回路を挿入するものである。図１１において、Ｓ２ｅはテスト回路配置情報を解析するステップである。その他は、上述の実施の形態と同様である。
【００８６】
次に、本実施の形態のテスト容易化回路の設計方法の動作を説明する。
【００８７】
まず、セル仮配置ステップＳ１において、データベースに格納されている設計データＤ１を入力とし、設計データＤ１に含まれる設計対象回路を構成する論理セルの回路形成領域上の配置位置を仮決定する。
【００８８】
次いで、テスト回路配置情報解析ステップＳ２ｅにおいて、設計データＤ１とセル仮配置ステップＳ１で得られた配置情報を入力とし、テスト回路並びにテスト回路以外の回路のそれぞれの配置情報をデータベースに格納する。データベースに格納される配置情報には、セル配置座標、セル密度、セル配置分散値の情報が格納されている。さらに、データベースに格納された配置情報を入力として、仮配置ステップＳ１において配置されたデータ上でのテスト回路の配置領域の面積が所定の閾値を超えているかどうかを判定する。
【００８９】
次いで、冗長回路挿入ステップＳ３において、テスト回路配置情報解析ステップＳ２ｅで判定されたテスト回路の配置領域に含まれる論理回路群を構成要素とする基本論理回路について、上記同様に冗長回路と選択回路を新たに設計対象回路に挿入し、次いでデータ出力ステップＳ４を実行する。
【００９０】
一般的に設計データ中のテスト回路の配置面積が小さい場合は製造不良によるテスト回路そのものの故障発生確率は低くなる。しかし、設計データ中のテスト回路の配置面積が大きい場合は製造不良によるテスト回路そのものの故障発生確率は高くなる。本実施の形態では、テスト回路の配置面積が大きい設計データに対して選択的に冗長なテスト回路を挿入しているため、テスト回路面積が大きい設計データのテスト回路故障を効果的に救済することができ、本来故障として不良品として扱われるチップの検査を実施することが可能となる。
【００９１】
（実施の形態１２）
図１２は本発明の実施の形態１２におけるテスト容易化回路の設計方法の処理の手順を示すフローチャートである。本実施の形態は、テスト回路の動作周波数が所定の閾値を超えている場合において冗長回路を挿入するものである。図１２において、Ｓ２ｆは設計データＤ１のテスト回路群の動作周波数を解析するステップである。その他は、上述の実施の形態と同様である。
【００９２】
次に、本実施の形態のテスト容易化回路の設計方法の動作を説明する。
【００９３】
まず、テスト回路の動作周波数解析ステップＳ２ｆにおいて、設計データＤ１中のテスト回路群の動作周波数をデータベースに格納する。そして、そのデータベースに格納されたテスト回路群の動作周波数情報を入力として、テスト回路の動作周波数が所定の閾値を超えているかどうかを判定する。
【００９４】
次いで、冗長回路挿入ステップＳ３において、テスト回路の動作周波数解析ステップＳ２ｆで判定されたテスト回路に含まれる論理回路群を構成要素とする基本論理回路について、上記同様に冗長回路と選択回路を新たに設計対象回路に挿入し、次いでデータ出力ステップＳ４を実行する。
【００９５】
一般的に設計データ中のテスト回路の動作周波数が低い場合は製造不良によるテスト回路そのものの故障発生確率は低くなる。しかし、設計データ中のテスト回路の動作周波数が高い場合は製造不良によるテスト回路そのものの故障発生確率は高くなる。本実施の形態では、テスト回路の動作周波数が高い設計データに対して選択的に冗長なテスト回路を挿入しているため、テスト回路の動作周波数が高い設計データのテスト回路故障を効果的に救済することができ、本来故障として不良品として扱われるチップの検査を実施することが可能となる。
【００９６】
（実施の形態１３）
図１３は本発明の実施の形態１３におけるテスト容易化回路の設計方法の処理の手順を示すフローチャートである。本実施の形態は、テスト回路のクリティカルパスにおいて冗長回路を挿入するものである。図１３において、Ｓ２ｇはセル配置ステップＳ１と仮配線ステップＳ２ａにおいて配置配線された情報よりクリティカルパスを解析するステップである。その他は、上述の実施の形態と同様である。
【００９７】
次に、本実施の形態のテスト容易化回路の設計方法の動作を説明する。
【００９８】
まず、テスト回路クリティカルパス解析ステップＳ２ｇにおいて、セル配置ステップＳ１と仮配線ステップＳ２ａにおいて配置配線された配置配線情報を入力とし、フリップフロップ間のパス遅延情報をデータベースに格納する。データベースに格納されるフリップフロップ間パス遅延情報には、基本論理回路並びにハードマクロ回路のセル内部遅延、そのセルの端子間配線遅延の情報が格納されている。さらに、データベースに格納されたフリップフロップ間パス遅延情報を入力として、仮配置ステップＳ１と仮配線ステップＳ２ａにおいて配置配線されたデータ上でのテスト回路パス遅延値のセットアップタイミングのクリティカルパスを算出し、遅延値が所定の閾値を超えているかどうかを判定する。
【００９９】
次いで、冗長回路挿入ステップＳ３において、テスト回路クリティカルパス解析ステップＳ２ｇで判定されたテスト回路部に含まれる論理回路群を構成要素とする基本論理回路について、上記同様に冗長回路と選択回路を新たに設計対象回路に挿入し、次いでデータ出力ステップＳ４を実行する。
【０１００】
一般的に設計データ中のテスト回路にクリティカルパスが存在しない場合は製造不良によるテスト回路そのものの故障発生確率は低くなる。しかし、設計データ中のテスト回路にクリティカルパスが存在する場合は製造不良によるテスト回路そのものの故障発生確率は高くなる。本実施の形態では、テスト回路にクリティカルパスが存在する設計データに対して選択的に冗長なテスト回路を挿入しているため、テスト回路にクリティカルパスが存在する設計データのテスト回路故障を効果的に救済することができ、本来故障として不良品として扱われるチップの検査を実施することが可能となる。
【産業上の利用可能性】
【０１０１】
本発明のテスト容易化回路および設計方法は、テスト回路に冗長な回路を備えることによりテスト回路自体の故障を救済することができる。これにより、実動作回路に故障がない回路において、製品の性能を満足しかつ歩留まりを向上させることに有用である。また、冗長回路の挿入による面積増加を考慮した設計方法により、ＬＳＩ３０のコストダウンにも有用である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態１におけるテスト容易化回路の構成を示すブロック図
【図２】本発明の実施の形態２におけるテスト容易化回路の構成を示すブロック図
【図３】本発明の実施の形態３におけるテスト容易化回路の構成を示すブロック図
【図４】本発明の実施の形態４におけるテスト容易化回路の構成を示すブロック図
【図５】本発明の実施の形態５におけるテスト容易化回路の構成を示すブロック図
【図６】本発明の実施の形態６におけるテスト容易化回路の構成を示すブロック図
【図７】本発明の実施の形態７におけるテスト容易化回路の設計方法の処理の手順を示すフローチャート
【図８】本発明の実施の形態８におけるテスト容易化回路の設計方法の処理の手順を示すフローチャート
【図９】本発明の実施の形態９におけるテスト容易化回路の設計方法の処理の手順を示すフローチャート
【図１０】本発明の実施の形態１０におけるテスト容易化回路の設計方法の処理の手順を示すフローチャート
【図１１】本発明の実施の形態１１におけるテスト容易化回路の設計方法の処理の手順を示すフローチャート
【図１２】本発明の実施の形態１２におけるテスト容易化回路の設計方法の処理の手順を示すフローチャート
【図１３】本発明の実施の形態１３におけるテスト容易化回路の設計方法の処理の手順を示すフローチャート
【符号の説明】
【０１０３】
１  基本論理回路
１Ｈ  高電源電圧で動作する基本論理回路
１Ｌ  低電源電圧で動作する基本論理回路
２Ｈ  高電源電圧で動作するテスト論理回路
２Ｌ  低電源電圧で動作するテスト論理回路
３Ｈ  高電源電圧で動作するテスト論理回路（Ａテスト論理回路）
３Ｌ  低電源電圧で動作するテスト論理回路（Ａテスト論理回路）
４Ｈ  高電源電圧で動作するテスト論理回路（Ｂテスト論理回路）
４Ｌ  低電源電圧で動作するテスト論理回路（Ｂテスト論理回路）
５  選択回路
６  制御回路
１０  論理セル
１１  制御信号線群
１２  モード信号線
１３ａ〜１３ｄ  再構成制御信号線
１４  テスト制御信号線群
２０  テスト回路
２０ａ  プログラマブルテスト回路
２１  機能ブロック
３０  ＬＳＩ３０
Ｔ１，Ｔ２  入出力端子
Ｔ３  選択制御端子
【図１】
2008122176.tif 000003
【図２】
2008122176.tif 000004
【図３】
2008122176.tif 000005
【図４】
2008122176.tif 000006
【図５】
2008122176.tif 000007
【図６】
2008122176.tif 000008
【図７】
2008122176.tif 000009
【図８】
2008122176.tif 000010
【図９】
2008122176.tif 000011
【図１０】
2008122176.tif 000012
【図１１】
2008122176.tif 000013
【図１２】
2008122176.tif 000014
【図１３】
2008122176.tif 000015