(57)【要約】【課題】検査時におけるプロービングや組立のワイヤ・ボンディングによる機械的な力学的ストレスによって発生する応力を緩和できる構成を有し、微細プロセスでの大チップ化に対応できるウェハ検査として必須になりつつある、プローブ検査時の低温検査、室温検査、高温検査、ウェハ・バーンイン検査等のスクリーニングや保証検査等における複数回のプローブ検査にも対応できる半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、能動素子(100A)と、層間絶縁膜と、能動素子(100A)の直上に形成された第１の金属層からなる第１の金属パターン及び第２の金属パターンと、第１の金属層の直上に形成された第２の金属層からなる第１のバス(140)及び第２のバス(150)と、第１のバス(140)及び第２のバス(150)上に設けられたコンタクト・パッド(304)とを備える。コンタクト・パッド(304)は、プローブ検査用領域(200a)とボンディング用領域(304a)とを有する。【選択図】図１
2008218442.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された集積化された能動素子と、
前記能動素子の上に形成された層間絶縁膜と、
前記層間絶縁膜中であって前記能動素子の直上に形成された第１の金属層からなり、前記能動素子の第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、
前記第１の金属層からなり、前記能動素子の第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、
前記層間絶縁膜中であって前記第１の金属層の直上に形成された第２の金属層からなり、前記少なくとも１つ以上の第１の金属パターンと電気的に接続する第１のバスと、
前記第２の金属層からなり、前記少なくとも１つ以上の第２の金属パターンと電気的に接続する第２のバスと、
前記第１のバス及び前記第２のバス上に設けられた、少なくとも１つ以上のコンタクト・パッドとを備え、
前記コンタクト・パッドは、プローブ検査用領域とボンディング用領域とを有していることを特徴とする半導体集積回路装置。
【請求項２】
半導体基板上に形成された集積化された能動素子と、
前記能動素子の上に形成された層間絶縁膜と、
前記層間絶縁膜中であって前記能動素子の直上に形成された第１の金属層からなり、前記能動素子の第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、
前記第１の金属層からなり、前記能動素子の第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、
前記層間絶縁膜中であって前記第１の金属層の直上に形成された第２の金属層からなり、前記少なくとも１つ以上の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバスと、
前記第２の金属層からなり、前記少なくとも１つ以上の第２の金属パターンと電気的に接続する少なくとも１つ以上の第２のバスと、
前記第１のバス及び前記第２のバスの各々に設けられ、プローブ検査用領域からなる少なくとも１つ以上のプローブ検査用コンタクト・パッドと、
前記第１のバス及び前記第２のバスの各々に設けられ、ボンディング用領域からなる少なくとも１つ以上のボンディング用コンタクト・パッドとを備えていることを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記プローブ検査用コンタクト・パッドは、前記ボンディング用コンタクト・パッドに隣接して配置されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項２に記載の半導体集積回路装置において、
前記プローブ検査用コンタクト・パッドは、前記第１のバス及び前記第２のバスの各々の外部へ配線にて引き出されて配置されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１又は２に記載の半導体集積回路装置において、
前記能動素子はパワー・トランジスタであることを特徴とする半導体集積回路装置。
【請求項６】
請求項１又は２に記載の半導体集積回路装置において、
互いに隣り合う前記プローブ検査領域同士、及び互いに隣り合うボンディング用領域同士は、近傍に位置するチップ辺からの距離が異なるように配置されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項１又は２に記載の半導体集積回路装置において、
前記第１のバス及び前記第２のバスの各々には、少なくとも１つ以上のスリットが形成されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項１又は２に記載の半導体集積回路装置において、
前記第１のバス及び前記第２のバスの各々は、近傍に位置するチップ辺に並行する辺を短辺とすると共に、前記チップ辺に直交するチップ辺に並行する辺を長辺とする方形状を有していることを特徴とする半導体集積回路装置。
【請求項９】
請求項１又は２に記載の半導体集積回路装置において、
前記プローブ検査用領域は、前記ボンディング用領域よりもチップ周辺側に配置されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１又は２に記載の半導体集積回路装置において、
前記ボンディング用領域は、前記プローブ検査用領域よりもチップ周辺側に配置されていることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１又は２に記載の半導体集積回路装置において、
前記プローブ検査用領域は、アレイ状でかつ一方向に対して交互に配置されるように複数設けられていることを特徴とする半導体集積回路装置。
【請求項１２】
半導体基板上に集積化された能動素子を形成する工程と、
前記能動素子の上に第１の層間絶縁膜を形成する工程と、
前記能動素子の直上に前記第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、前記能動素子の第１の電極として機能する少なくとも１つ以上の第１の金属パターン及び前記能動素子の第２の電極として機能する少なくとも１つ以上の第２の金属パターンを形成する工程と、
前記第１の層間絶縁膜の上に、前記少なくとも１つ以上の第１の金属パターン及び前記少なくとも１つ以上の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、
前記第１の金属層の直上に前記第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、前記少なくとも１つ以上の第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバス、及び前記少なくとも１つ以上の第２の金属パターンと電気的に接続する少なくとも１つ以上の第２のバスを形成する工程と、
前記第２の層間絶縁膜の上に、前記第１のバス及び前記第２のバスを覆うように第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜に、前記第１のバス及び前記第２のバスの各々を露出するように、前記各々に少なくとも１つ以上の開口部を形成する工程と、
前記開口部の各々に露出する前記第１のバス及び前記第２のバスに、プローブ検査用領域とボンディング用領域とを有する少なくとも１つ以上のコンタクト・パッドを設けるか、又は、プローブ検査用領域からなるプローブ検査用コンタクト・パッド及びボンディング用領域からなるボンディング用コンタクト・パッドを設ける工程と、
前記ボンディング用領域に、少なくとも１つ以上の接続部材を取り付ける工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２に記載の半導体集積回路装置の製造方法において、
前記第２の金属層をパターニングする工程は、前記第１のバス及び第２のバスの各々に、少なくとも１つ以上のスリットを形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関し、特に、ＰＯＥ（Pad on Element）技術、すなわち、半導体デバイスの直上にコンタクト・パッドを設ける技術を活用し、能動的回路領域の直上でワイヤ・ボンディングや検査時のプローブ検査の実施が可能な構造を有するパワー集積回路及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報技術の広がりと共に、コンピュータ、情報記憶装置、携帯電話、携帯カメラ等の電子機器及び映像機器の性能として、高速化、低消費電力化及び高品質化の要求は高まってきている。
【０００３】
これらの電子機器の性能に大きく影響を与えるものには、電源、モータドライバ、及びオーディオアンプ、多チャンネルドライバ等の基幹の半導体電子部品があり、これらの半導体電子部品の性能に大きく影響を与えるものとして、パワーデバイスを内蔵したパワー集積回路がある。このため、パワー集積回路を構成する半導体素子の性能として、更なる高速化、低消費電力化及び高品質化の要望が強まってきている。
【０００４】
ところで、一般的な市場の要望としては、上記高速化及び低消費電力化に加えて、パワーデバイス及び回路特性の大幅な改善が望まれていると共に、能動的回路領域の直上へのワイヤ及びはんだボールのボンドの形成により低コストで且つ信頼できる構造及び方法に対して多くの需要が存在しており、種々の提案がなされてきている。
【０００５】
ここでは、まず、ＰＯＥ技術、つまり、半導体デバイス直上にコンタクト・パッドを設ける技術が登場する前における従来の技術を簡単に説明する。
【０００６】
コンタクト・パッドと外部のリードフレームとの接続部材はボンディング・ワイヤである。ボンディング・ワイヤに用いる材料としては、純粋又は合金の金、銅、及びアルミニウムが挙げられる。金を材料として用いた場合には、一般に使用されるボンディング・ワイヤの直径は約２０〜５０μｍの範囲であって、ワイヤ・ボール・ボンディングでは、普通、ボールがチップに取り付けられる。したがって、ボンディング作業時において、ボンディング・キャピラリによってボールが典型的なネイル・ヘッド形状に押しつぶされる場合に、コンタクト・パッドの面積はボールを固定するために十分大きくなければならない。フリーな状態でのボールの直径はワイヤ直径の約１．２〜１．６倍が典型的であるため、コンタクト・パッドの形状は、プロセス・パラメータに依存して、約５０×５０μｍ〜１５０×１５０μｍの範囲の正方形でなければならない。また、接続部材がはんだボールであれば、ボール直径は約０．２〜０．５ｍｍの範囲であることが典型的であり、コンタクト・パッドの面積は約０．３〜０．７ｍｍの範囲の正方形でなければならない。なお、ここで、はんだボールという表現は、はんだコンタクトが必ずしも球状であることを意味するものではなく、半球、半ドーム、切断した円錐状、又は一般的なバンプのような多様な形状のものであってもよい。正確な形状は堆積技術、リフロー技術、及び材料組成に依存する。
【０００７】
また、コンタクト・パッドは、一般的に、チップの周囲に沿って本質的に直線的な配列に配置され、大面積の“シリコン資産”（チップは圧倒的にシリコン半導体材料でできた基板上に作製される）を消費する。最近の半導体集積回路装置では、数多くのコンタクト・パッドが必要とされ、その数はグラウンド接続及び電力接続だけでもしばしば数百に達する。さらに信号接続を含めると、１０００個よりも多いコンタクト・パッドが必要となり、貴重なシリコン資産を大量に犠牲にすることになる。
【０００８】
また、ワイヤ・ボンディングのプロセスは、数年間にも亘る経験から、金属及び誘電体の下側の層に対してかなり大きな応力を及ぼすことが分かっている。この原因は、ボンディング・キャピラリの衝撃（金のボールを押しつぶしてネイルヘッド・コンタクトを形成するため）、ボンディング・キャピラリ及び金のボールの超音波振動の周波数及びエネルギー（露出した金属層の表面の酸化アルミニウム膜を突き破るため）、並びにプロセス（金／アルミニウム溶着の金属間化合物の形成を開始させる）の時間及び温度である。ワイヤ・ボンディングのプロセス中の応力や、マルチプローブ試験及びアセンブリ後のデバイス動作で与えられる応力により、コンタクト・パッド下の層にクラッキング又はクレータを生ずる危険性を回避するために、コンタクト・パッド下の領域に、回路構造を配置することを禁止すると共に壊れやすく機械的に弱い誘電体材料の使用を避ける半導体集積回路装置のレイアウトに関する設計ルールがこの数年間のうちに確立されている。このため、コンタクト・パッドを設けるだけでも多くのシリコン資産が必要になる。
【０００９】
このような背景の下、パワーデバイス及び回路特性の大幅な改善と、能動的回路領域の直上へのワイヤ及びはんだボールのボンドの形成によって低コストであって且つ信頼できる構造及び方法とに対する要望と共に、上述したように、半導体集積回路の高速化及び低消費電力化に対する要望が強まっている。
【００１０】
［半導体集積回路の高速化］
まず、半導体集積回路の高速化に対して障害になっているのが、ＭＯＳトランジスタ自体の遅延とその上層にある配線による配線遅延である。従来は、ゲート長を短くする微細化技術によってＭＯＳトランジスタ自体の遅延を低減してきたが、ＭＯＳトランジスタ自体の遅延が小さくなるに従って配線遅延の問題が顕著になってきている。
【００１１】
そこで、配線間遅延を小さくする目的で、配線間に挟まれている絶縁膜に誘電率の低い絶縁膜（低誘電率膜）を採用しようとしている。ところが、誘電率が３．０以下を実現する低誘電率膜は、従来から採用されていたシリコン酸化膜よりも機械的強度が大きく低下するため、半導体集積回路の回路形成を担う拡散工程が完了した後の半導体集積回路装置のパッケージングを担う組立工程、特にワイヤボンド工程で問題となる。
【００１２】
ここで、従来のプロービング検査又はワイヤ・ボンディングにおける具体的な問題について説明する。
【００１３】
図１６（ａ）及び（ｂ）は、従来技術におけるＩＣチップの一部分の簡略化断面図を示している。
【００１４】
図１６（ａ）及び（ｂ）に示すように、ｐ型シリコン基板９１１にはｎ型埋め込み領域９１３及びｎ型ウェル領域９１７が形成されており、ｎ型ウェル領域９１７にはゲート酸化物９３０、ポリシリコン・ゲート９３１及びソース／ドレインコンタクト領域９２１からなるパワー・トランジスタ１００Ｃが形成されている。また、パワー・トランジスタ１００Ｃを覆う第１のレベル間絶縁体層９４１が形成されており、該第１のレベル間絶縁体層９４１にはソース／ドレインコンタクト領域９２１に接続する第１のビア９４２が形成されている。また、第１のレベル間絶縁体層９４１の上にはソース電極用のラインＳＮ及びドレイン電極用のラインＤＮが形成されており、これらを覆う第２のレベル間絶縁体層９４４が形成されており、該第２のレベル間絶縁体層９４４にはソース電極用のラインＳＮに接続する第２のビアＸが形成されている（なお、図示していないが、同様に、ドレイン電極用のラインＤＮに接続するビア（Ｙ）も形成されている）。第２のレベル間絶縁体層９４４の上には金属層からなる２層目のバス１１が形成されており、該２層目のバス１１を覆う第３のレベル間絶縁体層９４７が形成されており、該第３のレベル間絶縁体層９４７には２層目のバス１１に接続する第３のビアＸ１が形成されている（なお、図示していないが、同様に、２層目のバスに接続するビア（Ｙ１）も形成されている）。第３のレベル間絶縁体層９４７の上には金属層からなる３層目のバス１４０Ｃ、１５０Ｃが形成されており、該３層目のバス１４０Ｃ、１５０Ｃの上には、第３のレベル間絶縁体層９５０及び保護用被覆層９５５が形成されている。第３のレベル間絶縁体層９５０に形成された開口部９５６にはコンタクト・パッド３０４、ボール９６１及びボンディング・ワイヤ３０６が形成されている。
【００１５】
以上の構成を有する従来例において、まず、図１６（ａ）に示すように、コンタクト・パッド３０４上にプロービング検査又はワイヤ・ボンディング３０６を行うと、プロービング又はワイヤ・ボンディング３０６の衝撃荷重が、コンタクト・パッド３０４を通じて例えば３層目のバス１４０にそり９７２を発生させる。このため、図１６（ｂ）に示すように、その発生したそり９７２が３層目のバス１４０の直下の層間絶縁膜９４７に伝わり、それが層間絶縁膜９４７を大きく変形させ、層間絶縁膜９４７にクラック９７３を引き起こす。このように、そり９７２又はクラック９７３は、コンタクト・パッド剥がれ又は層間膜の剥離による信頼性不良の原因となる。
【００１６】
さらに、近年では、半導体素子の寸法を縮小し、コストを低減することを目的にして、トランジスタ上にコンタクト・パッドを設置した半導体素子が開発されている。このとき、配線間及び層間絶縁膜に機械的強度の低い低誘電率膜を用いると、プロービング又はワイヤ・ボンディングの衝撃により低誘電率膜が変形し、トランジスタに衝撃が伝わりやすくなる。このため、トランジスタへダメージを与えてしまい品質不良を引き起こしてしまう。
【００１７】
以上の問題への対策が以下の特許文献にて提案されている。
【００１８】
特許文献１では、コンタクト・パッドの直下に層間絶縁膜を挟んでメタル層を形成し、そのメタル層とコンタクト・パッドとをビアで接続することで、ワイヤボンドにより層間絶縁膜へ与えられる衝撃をメタル層が受け止めると共に、さらに、その衝撃でメタル層が衝撃の印加方向へ変形しようとするのをビアが支える。このように、特許文献１では、コンタクト・パッド直下に成膜された層間絶縁膜の機械的強度の低下を補うようなコンタクト・パッド構造を有することで、ワイヤボンドによるトランジスタへのダメージを抑制している。
【００１９】
ところで、メタル材料として銅を採用する場合、ダマシンプロセスで銅配線を形成することになるが、銅を電解めっきした後にめっきした銅の平坦化のために行う化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、柔らかい性質を有する銅パターンは、その面積が大面積化されていると、その中央部が削られて膜厚が非常に薄くなるというディッシングが生じる。さらには、下層において微細なビアパターンを形成するために、メタル層の膜厚を薄膜化することで、銅パターンの面積が大面積化されていると、ＣＭＰによって銅が完全に削り取られる部分が生じる。
【００２０】
この点、上述した特許文献１では、２層目のメタル層、つまり、銅形成時に上記の現象が発生する。このように、銅パターンの中央部が薄くなったり、銅が完全に削り取られる部分が出てくると、層間絶縁膜が受けるワイヤボンドの衝撃が大きくなってクラック発生の可能性が増大する。
【００２１】
これに対し、特許文献２では、コンタクト・パッド直下の絶縁膜及びトランジスタに対してワイヤボンドによるダメージを防止できるコンタクト・パッド構造が提供されている。すなわち、特許文献２の半導体装置は、導電層からなる第１の電極と、第１の電極上に形成された導電層からなる外部接続電極と、第１の電極の下部に第１の電極とスルーホールを介して接続された少なくとも一層の第２の電極とを備え、第２の電極の周辺部に多数の凸形状を有する。
【００２２】
このように、最上層メタルと層間絶縁膜とで挟まれたメタル層（以下、下層メタルと呼ぶ）をビアで接続した構造を採用することにより、ワイヤボンドの衝撃によってコンタクト・パッド直下の配線間及び層間の絶縁膜に採用される低誘電率膜の変形又はクラックの発生を防止できる。すなわち、ワイヤボンドの衝撃に対して最上層メタルは下層メタルに支えられるため、ワイヤボンドの衝撃を受けても変形しない。その結果、コンタクト・パッド直下の層間絶縁膜である低誘電率膜に伝わるワイヤボンドの衝撃を抑制して、低誘電率膜の変形及びクラックの発生を防止することができる。
【００２３】
さらに、下層メタルの大面積化によるＣＭＰのディッシングを防止する目的で、下層メタルの周辺部に多くの凸形状を設けているため、下層メタルの表面積が拡大され、層間膜との密着性が高まることにより、ワイヤボンドの衝撃によるトランジスタへのダメージを低減すると共に、層間絶縁膜にクラックが発生することを防止できる。
【００２４】
以上のように、特許文献２が採用するコンタクト・パッド構造によると、コンタクト・パッド直下の絶縁膜及びトランジスタに対するワイヤボンドによるダメージを防止し、ひいては、半導体集積回路の高速化に貢献するものである。
【００２５】
［半導体集積回路の低消費電力化］
次に、半導体集積回路の低消費電力化の障害になっているのが、微細化ＭＯＳプロセスを活用して、半導体製品のチップ面積を有効利用しつつ、チップ面積をできるだけ小さくし、パワーデバイスを内蔵したパワー集積回路を実現することにある。このようなパワー集積回路では、低消費電力化の目的で、パワーデバイスを駆動する際に、通常、パルス幅変調（ＰＷＭ）駆動の技術が用いられる。このＰＷＭ駆動では、パワーデバイスのオン抵抗を小さくすることが、低消費電力化につながる重要なプロセス技術である。
【００２６】
特許文献３には、ＰＯＥ技術を活用して、パワーデバイスのオン抵抗をできるだけ小さくする従来の関連技術が提案されている。すなわち、能動的回路領域部分の直上でワイヤ・ボンディングを実施できるパワー集積回路であって、このパワー集積回路では、ＰＯＥ技術を活用して、パワー・トランジスタの電極につながるバスの直上に複数のコンタクト・パッドを配置し、複数のコンタクト・パッドとリードフレームとをボンディング・ワイヤによって接続している。これにより、接続部材から電極までの抵抗値及び電流経路は最小化するため、パワー・トランジスタの電気的特性を改善することができるものである。
【００２７】
図１７は、特許文献３に記載された半導体集積回路装置の一部の簡略平面図を示している。
【００２８】
図１７の平面図に示すように、ＩＣチップ１内には、パワー・トランジスタの能動的領域２が形成されており、該能動的領域２上には、シート状金属からなり、すべてのソース電極と接続する第１のバス３と、すべてのドレイン電極と接続する第２のバス４とが形成されている。第１のバス３及び第２のバス４上には、それぞれ、３個づつのコンタクト・パッド５が設けられており、それぞれのバスに共通に接続している。第１のバス３上の３個のコンタクト・パッド５は、第２のバス３上の３個のコンタクト・パッド５と互いに左右対称になるように配置されている。各コンタクト・パッド５と外部のリードフレーム７とを接続するボンディング・ワイヤ６が設けられている。
【００２９】
以上の構成を有する特許文献３では、パワー・トランジスタの電極に接続するバスの直上に複数のコンタクト・パッドを配置し、ボンディング・ワイヤで、複数のコンタクト・パッドとリードフレームとを接続することにより、低オン抵抗が可能なパワー集積回路が実現され、半導体集積回路の性能としての低消費電力化に貢献している。
【００３０】
［半導体集積回路の高品質化］
また、この半導体の性能としての高品質化に大きな妨げになるものに、半導体デバイスが受けるボンディング用コンタクト・パッドの表面のプローブ痕という課題がある。
【００３１】
言い換えると、検査、及びボンディングを行うために必要最低限の大きさを持ったコンタクト・パッドを用いて、電気的特性検査を行い、この後同一のコンタクト・パッドを用いてボンディングを行おうとした時に、ボンディングに失敗することがある。それは、特性検査をする時に当てた検査ツールのプローブ針がボンディング用コンタクト・パッドにプローブ痕を残すことが大きな原因となっている。
【００３２】
また、コンタクト・パッドの微細化が進むにつれて、コンタクト・パッドの大きさに対するプローブ痕の占める割合が大きくなり、ボンディングの際にこのプローブ痕が、圧着や、合金形成の妨げとなるという課題があった。
【００３３】
これら半導体デバイスが受けるボンディング用コンタクト・パッドの表面のプローブ痕による課題に対して、コンタクト・パッドのレイアウトの工夫によって課題の解決を図る従来の技術が特許文献４で提案されている。
【００３４】
図１８は、特許文献４に記載された半導体チップ周辺のパッドレイアウトを示す簡略平面図を示している。
【００３５】
図１８に示すように、コンタクト・パッドセル本体１０１には保護回路、制御論理が搭載されている。領域１０９は検査用の電極領域であり、領域１１０はボンディング用の電極領域である。ここで、領域１１０は、ボンディング装置の精度やボンディング・ワイヤの物理的な要因から、ボンディングを確実に行えるようにするために最小の大きさが規定されており、その幅は１０５となる。また、領域１０９は、検査装置の精度や、検査用のピン物理的特性から、検査が確実に行えるように最小の大きさが規定されており、その幅は１０６となる。
【００３６】
コンタクト・パッド１０２は上記領域１０９と領域１１０とを隣接又は一部を重ね合わせて配置することにより形成されている。コンタクト・パッド１０２の様に凸型になることが一つの特徴である。
【００３７】
ボンディング用コンタクト・パッド領域１１０の中心位置が１０３であり、プローブ検査用コンタクト・パッド領域１０９の中心位置が１０４となっている。
【００３８】
ここで、間隔１０７は、ボンディング用コンタクト・パッド領域１１０の中心１０３と、プローブ検査用コンタクト・パッド領域１０９の中心１０４との距離の最小幅を示している。この距離は、特性検査の際にプローブ針を置いた後のコンタクト・パッド上にプローブ痕が残っていても、この間隔だけを維持しておけばボンディングを確実に行えることを保証するための距離であって、特許文献４にとって最も重要な距離となる。
【００３９】
このように、間隔１０７を定義することにより、領域１０９と領域１１０とをそれぞれの中心１０３と１０４とが、間隔１０７以上の距離を維持したまま重ね合わせて配置されたとしても、検査とボンディングとを確実に実現できることが保証できるので、コンタクト・パッド面積の削減の効果も期待できる。
【００４０】
つまり、各外部端子に対して、ボンディング用の第１の矩形状の電極領域と、テスト用の第２の矩形状の電極領域とを接して配置することにより形成されるコンタクト・パッドを複数備える半導体集積回路装置であって、複数のコンタクト・パッドは、半導体集積回路装置の外側方向へ第１の矩形状の電極領域、第２の矩形状の電極領域の順番に並んで形成されている第１のコンタクト・パッドと、半導体集積回路装置の外側方向へ第２の矩形状の電極領域、第１の矩形状の電極領域の順番に並んで形成されている第２のコンタクト・パッドから構成され、前記第１のコンタクト・パッドと前記第２のコンタクト・パッドとが交互に配置される構成とすることにより、微細化が進む半導体集積回路装置において、コンタクト・パッドを検査用の領域と、ボンディング用の領域とに分けて考え、これらの領域の幅と間隔の最小値を、検査装置、ボンディング装置の精度や、プローブ用ピンの加工精度、等の情報に基づいて決定しておき、この最小値を確保するようにこのコンタクト・パッドの設計を実現する。これにより、プローブ検査用コンタクト・パッドの表面に傷が発生しても、ボンディング用コンタクト・パッドの表面に傷が発生しないので、高い信頼度のワイヤ・ボンディングを行うことができ、言い換えると、半導体集積回路装置の検査と組立とを確実に行うことができるという効果がある。
【００４１】
さらにまた、特性試験におけるプローブの接触の際に、半導体チップのボンディング用コンタクト・パッドを傷つけ、この部分で表面のアルミニウムの剥離によって、合金層が形成される面積が小さくなり、その結果金属ワイヤの接合信頼性が低下するという課題があるが、この課題を解決するための従来の技術が、特許文献５に提案されている。
【００４２】
図１９は、特許文献５に記載された半導体チップ周辺のパッドレイアウトを示す簡略平面図を示している。
【００４３】
図１９に示すように、接続領域としての第１の領域と試験用プローブを接触させるための第２の領域とを含む複数のボンディング用コンタクト・パッドが略直線状に配置され、ボンディング用コンタクト・パッドにおける第１及び第２の領域を直線と交差する向きに並んで配置することで、ボンディング用コンタクト・パッド部に損傷が形成されないため、接合信頼性の向上が実現されると共に、ボンディング領域を隣り合うボンディング用コンタクト・パッド間で交互に配置することで、ボンディング用コンタクト・パッド間のピッチを小さくできるという効果が得られる。
【００４４】
以上で説明したように、特許文献４及び特許文献５は、半導体デバイスが受けるボンディング用コンタクト・パッドの表面の傷という課題に対して、半導体デバイスにおけるレイアウトを工夫することでその解決を図っており、半導体集積回路の性能としての高品質化に貢献している。
【特許文献１】日本国特許第２９７４０２２号
【特許文献２】日本国特許第３７２５５２７号
【特許文献３】米国特許出願ＵＳ２００２／００１１６７４
【特許文献４】日本国特許第３８４３６２４号
【特許文献５】特開２００１−３３８９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００４５】
しかしながら、上述の特許文献３〜５に開示された従来技術の構成では、特に、パワー・トランジスタ直上のコンタクト・パッドに対してのボンディングの際に、コンタクト・パッドにかかる負荷によって生じる応力により、コンタクト・パッドの下部に形成された最上層の幅広いバスの周辺において、そりの発生が増加し、絶縁膜にクラックを発生させる。このようにクラックが発生するのは、コンタクト・パッドの下部の最上層の幅広いバスの周辺のそりが増加すること、及び、コンタクト・パッドの下部の絶縁膜の強度が小さくなることが原因となり、コンタクト・パッドにかかる負荷によって生じた応力を、コンタクト・パッドの下部の最上層の幅広いバスやコンタクト・パッドの下部の絶縁膜によって吸収できないからである。そして、生じたクラックが下層の絶縁膜にまで到達すると、下層の半導体素子にダメージを生じさせる。
【００４６】
すなわち、パワー・トランジスタの直上のコンタクト・パッドから伝わるワイヤ・ボンディングによる機械的な力学的ストレスを緩和することができないため、幅広い大きなバスの周辺にそりが発生し、コンタクト・パッド周辺や最上層の幅広いバスの周辺の絶縁膜にクラックが発生するという問題があった。
【００４７】
さらに、半導体集積回路の市場で要望される高機能化及び高性能化に対応するために、微細プロセスでの大チップ化、多ピン化がさらに進んでいる。これら半導体集積回路の機能保証や、性能保証、信頼性向上、後工程での歩留まり向上のため、同一ウェハに対してのプローブ検査として、低温検査、常温検査、高温検査、ウェハ・バーンイン試験等の複数回のプローブ検査の対応が必要になっている。
【００４８】
しかしながら、上述の特許文献３に開示された構成では、図２０（ｂ）（当該図２０（ｂ）は上記図１６（ａ）及び（ｂ）の断面図に対応する断面図であって、後述する図２０（ａ）のXXb-XXb線における断面図である）、特に、パワー・トランジスタ直上のコンタクト・パッドに対して、複数回のプローブ検査の際に、コンタクト・パッドにかかる負荷によって生じる応力により、コンタクト・パッドの下部に形成された最上層の幅広いバスの周辺でそりの発生させる問題がある。
【００４９】
具体的には、プローブ針５２がコンタクト・パッド３０４に接触する場合、すなわち、適切な針圧によってプローブ針５２の先端部がコンタクト・パッド３０４に押し付けられると、プローブ針５２は水平方向に滑ると共に、プローブ針５２の先端部はコンタクト・パッド３０４に食い込む。これにより、プローブ針５２とコンタクト・パッド３０４との間において、低い接触電気抵抗が得られる。このとき、プローブ針５２から与えられる応力は、コンタクト・パッド３０４を構成する金属が塑性変形することに消費されるが、プローブ針５２がコンタクト・パッド３０４に複数回接触することにより、コンタクト・パッド３０４の下部に形成された最上層の幅広いバスの周辺でそりの発生させる問題がある。さらに、プローブ針５２がコンタクト・パッド３０４に複数回接触することにより、コンタクト・パッド３０４が薄くなっていき、プローブ針５２の先端部がコンタクト・パッド３０４の底面近くまで到達すると、プローブ針５２から与れた応力はコンタクト・パッド３０４の周辺や下地構造にまで印加されて、クラックを発生させる問題がある。
【００５０】
さらに、特許文献３に開示された構成では、図２０（ａ）（なお、図２０（ａ）は上記図１７の簡略平面図に対応する平面図である）に示すように、特に、パワー・トランジスタ直上のコンタクト・パッド５に対して、プロービング検査を行う際に、半導体集積回路装置が受けるボンディング用コンタクト・パッド５の表面のプローブ痕という課題がある。半導体ウェハ工程の完了後に、ウェハ内に形成された半導体チップ１の良、否判定の検査が行われる。この検査はチップ１内に設けてボンディング・ワイヤとの接続を行うアルミニウム等のボンディング用コンタクト・パッド５にＩＣテスター等の検査回路に接続されたテスト用プローブを接触させることによって行われる。このときテスト用プローブとボンディング用コンタクト・パッド５間の接触抵抗を小さくするためにテスト用プローブは一定以上の加重を加えてボンディング用コンタクト・パッド５に押し当てられるため、テスト用プローブとの接触部分でボンディング用コンタクト・パッド５の一部のアルミニウムが除去され、ボンディング用コンタクト・パッド５の表面にプローブ痕が発生する。このプローブ痕の発生により、検査後にそのボンディング用コンタクト・パッド５に対して行われるワイヤ・ボンディングの接続強度が劣化するという問題がある。
【００５１】
ところで、特に、パワー・トランジスタ上のコンタクト・パッドをチップ辺に対して直線上に一列で配置した場合、コンタクト・パッドのピッチが狭くなり、例えば８０μｍ以下のパッドピッチになると、テスター用プローブカードのプローブ針の針元の針径が例えば７０μｍあると、隣のプローブ針との電気的な接触が生じるため、プローブ針が並びきれず、細い針元を有するプローブ針の作成が困難である。従って、チップ辺に対して直線上に一列でコンタクト・パッドを配列しても、細い針元を有するテスター用プローブカードが作成できないために、８０μｍ以下のパッドピッチを実現するのは難しく、多ピン化の実現が困難であった。つまり、半導体集積回路装置においてパワー・トランジスタ上の狭いパッドピッチを実現しようとする場合、パッケージ組立とウェハ・プロービングとの両立が困難であるという問題がある。
【００５２】
前記に鑑み、本発明の目的は、コンタクト・パッドとパワー・トランジスタのレイアウトを工夫することにより、検査時におけるプロービングの機械的な力学的ストレスや、組立のワイヤ・ボンディングによる機械的な力学的ストレスによって発生する応力を緩和できると共に、同一ウェハでの複数回のプローブ検査を実現し、プローブ検査や多ピン化の対応したパワー・トランジスタ直上のコンタクト・パッド配置を実現する構成を有する半導体集積回路装置及びその製造方法を提供することである。
【００５３】
これにより、パワー・トランジスタへのダメージやストレスとなるバス周辺でのそりの発生を防止し、コンタクト・パッド周辺でのクラック発生を削減し、かつ、複数回にわたるプローブ検査後のワイヤ・ボンディングによる組立を確実に実現することで、信頼性に優れ、低消費電力化と省チップ面積化とプローブ検査に対する挟ピッチ化とを実現できる半導体集積回路装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００５４】
上記課題を解決するために、本発明の第１の形態に係る半導体集積回路装置は、半導体基板上に形成された集積化された能動素子と、能動素子の上に形成された層間絶縁膜と、層間絶縁膜中であって能動素子の直上に形成された第１の金属層からなり、能動素子の第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、第１の金属層からなり、能動素子の第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、層間絶縁膜中であって第１の金属層の直上に形成された第２の金属層からなり、少なくとも１つ以上の第１の金属パターンと電気的に接続する第１のバスと、第２の金属層からなり、少なくとも１つ以上の第２の金属パターンと電気的に接続する第２のバスと、第１のバス及び第２のバス上に設けられた、少なくとも１つ以上のコンタクト・パッドとを備え、コンタクト・パッドは、プローブ検査用領域とボンディング用領域とを有している。
【００５５】
本発明の第１の形態に係る半導体集積回路装置は、半導体基板上に形成された集積化された能動素子と、能動素子の上に形成された層間絶縁膜と、層間絶縁膜中であって能動素子の直上に形成された第１の金属層からなり、能動素子の第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、第１の金属層からなり、能動素子の第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、層間絶縁膜中であって第１の金属層の直上に形成された第２の金属層からなり、少なくとも１つ以上の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバスと、第２の金属層からなり、少なくとも１つ以上の第２の金属パターンと電気的に接続する少なくとも１つ以上の第２のバスと、第１のバス及び第２のバスの各々に設けられ、プローブ検査用領域からなる少なくとも１つ以上のプローブ検査用コンタクト・パッドと、第１のバス及び第２のバスの各々に設けられ、ボンディング用領域からなる少なくとも１つ以上のボンディング用コンタクト・パッドとを備えている。
【００５６】
本発明の第２の形態に係る半導体集積回路装置において、プローブ検査用コンタクト・パッドは、ボンディング用コンタクト・パッドに隣接して配置されている。
【００５７】
本発明の第２の形態に係る半導体集積回路装置において、プローブ検査用コンタクト・パッドは、第１のバス及び第２のバスの各々の外部へ配線にて引き出されて配置されている。
【００５８】
本発明の第１又は第２の形態に係る半導体集積回路装置において、能動素子はパワー・トランジスタである。
【００５９】
本発明の第１又は第２の形態に係る半導体集積回路装置において、互いに隣り合うプローブ検査領域同士、及び互いに隣り合うボンディング用領域同士は、近傍に位置するチップ辺からの距離が異なるように配置されている。
【００６０】
本発明の第１又は第２の形態に係る半導体集積回路装置において、第１のバス及び第２のバスの各々には、少なくとも１つ以上のスリットが形成されている。
【００６１】
本発明の第１又は第２の形態に係る半導体集積回路装置において、第１のバス及び第２のバスの各々は、近傍に位置するチップ辺に並行する辺を短辺とすると共に、チップ辺に直交するチップ辺に並行する辺を長辺とする方形状を有している。
【００６２】
本発明の第１又は第２の形態に係る半導体集積回路装置において、プローブ検査用領域は、ボンディング用領域よりもチップ周辺側に配置されている。
【００６３】
本発明の第１又は第２の形態に係る半導体集積回路装置において、ボンディング用領域は、プローブ検査用領域よりもチップ周辺側に配置されている。
【００６４】
本発明の第１又は第２の形態に係る半導体集積回路装置において、プローブ検査用領域は、アレイ状でかつ一方向に対して交互に配置されるように複数設けられている。
【００６５】
本発明の一形態に係る半導体集積回路装置の製造方法は、半導体基板上に集積化された能動素子を形成する工程と、能動素子の上に第１の層間絶縁膜を形成する工程と、能動素子の直上に第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、能動素子の第１の電極として機能する少なくとも１つ以上の第１の金属パターン及び能動素子の第２の電極として機能する少なくとも１つ以上の第２の金属パターンを形成する工程と、第１の層間絶縁膜の上に、少なくとも１つ以上の第１の金属パターン及び少なくとも１つ以上の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、第１の金属層の直上に第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、少なくとも１つ以上の第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバス、及び少なくとも１つ以上の第２の金属パターンと電気的に接続する少なくとも１つ以上の第２のバスを形成する工程と、第２の層間絶縁膜の上に、第１のバス及び第２のバスを覆うように第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜に、第１のバス及び第２のバスの各々を露出するように、各々に少なくとも１つ以上の開口部を形成する工程と、開口部の各々に露出する第１のバス及び第２のバスに、プローブ検査用領域とボンディング用領域とを有する少なくとも１つ以上のコンタクト・パッドを設けるか、又は、プローブ検査用領域からなるプローブ検査用コンタクト・パッド及びボンディング用領域からなるボンディング用コンタクト・パッドを設ける工程と、ボンディング用領域に、少なくとも１つ以上の接続部材を取り付ける工程とを備える。
【００６６】
本発明の一形態に係る半導体集積回路装置の製造方法において、第２の金属層をパターニングする工程は、第１のバス及び第２のバスの各々に、少なくとも１つ以上のスリットを形成する工程を含む。
【発明の効果】
【００６７】
本発明の第１の形態に係る半導体集積回路装置によると、半導体基板上に形成された集積化された能動素子と、能動素子の上に形成された層間絶縁膜と、層間絶縁膜中であって能動素子の直上に形成された第１の金属層からなり、能動素子の第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、第１の金属層からなり、能動素子の第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、層間絶縁膜中であって第１の金属層の直上に形成された第２の金属層からなり、少なくとも１つ以上の第１の金属パターンと電気的に接続する第１のバスと、第２の金属層からなり、少なくとも１つ以上の第２の金属パターンと電気的に接続する第２のバスと、第１のバス及び第２のバス上に設けられた、少なくとも１つ以上のコンタクト・パッドとを備え、コンタクト・パッドは、プローブ検査用領域とボンディング用領域とを有していることにより、各能動素子にかかる機械的ストレスが分散できるため信頼性が向上でき、プローブ検査用の専用領域を有することで測定製造設備の制約から解放でき、ボンディング用の専用領域を有することで密着性に対する信頼性の向上が可能である。さらに、ＰＯＥでの最上層は、下層制約がないので信頼性重視のレイアウトが可能であるという効果を奏することができる。
【００６８】
本発明の第２の形態に係る半導体集積回路装置によると、半導体基板上に形成された集積化された能動素子と、能動素子の上に形成された層間絶縁膜と、層間絶縁膜中であって能動素子の直上に形成された第１の金属層からなり、能動素子の第１の電極として機能する少なくとも１つ以上の第１の金属パターンと、第１の金属層からなり、能動素子の第２の電極として機能する少なくとも１つ以上の第２の金属パターンと、層間絶縁膜中であって第１の金属層の直上に形成された第２の金属層からなり、少なくとも１つ以上の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバスと、第２の金属層からなり、少なくとも１つ以上の第２の金属パターンと電気的に接続する少なくとも１つ以上の第２のバスと、第１のバス及び第２のバスの各々に設けられ、プローブ検査用領域からなる少なくとも１つ以上のプローブ検査用コンタクト・パッドと、第１のバス及び第２のバスの各々に設けられ、ボンディング用領域からなる少なくとも１つ以上のボンディング用コンタクト・パッドとを備えていることにより、各能動素子にかかる機械的ストレスが分散できるため信頼性が向上でき、プローブ検査用の専用コンタクト・パッドを有することで測定製造設備の制約から解放でき、ボンディング用の専用コンタクト・パッドを有することで密着性に対する信頼性の向上が可能である。さらに、ＰＯＥでの最上層は、下層制約がないので信頼性重視のレイアウトが可能であるという効果を奏することができる。
【００６９】
本発明の第２の形態に係る半導体集積回路装置において、プローブ検査用コンタクト・パッドは、ボンディング用コンタクト・パッドに隣接して配置されていることにより、プローブ検査用の専用コンタクト・パッドを有することで測定製造設備の制約から解放でき、ボンディング用の専用コンタクト・パッドを有することで密着性に対する信頼性が向上できるという効果を奏することができる。
【００７０】
本発明の第２の形態に係る半導体集積回路装置において、プローブ検査用コンタクト・パッドは、第１のバス及び第２のバスの各々の外部へ配線にて引き出されて配置されていることにより、プロービングにおける、パッドピッチの狭ピッチ化に対応可能であるという効果を奏することができる。
【００７１】
本発明の第１又は第２の形態に係る半導体集積回路装置において、能動素子はパワー・トランジスタであることにより、ＰＯＥでのパワートランジスタ素子のオン抵抗の低抵抗化が可能となるため、ＰＷＭ駆動での低消費電力化が可能であるという効果を奏することができる。
【００７２】
本発明の第１又は第２の形態に係る半導体集積回路装置において、互いに隣り合うプローブ検査領域同士、及び互いに隣り合うボンディング用領域同士は、近傍に位置するチップ辺からの距離が異なるように配置されていることにより、プロービング又はボンディングにおける、パッドピッチの狭ピッチ化に対応可能であるという効果を奏することができる。
【００７３】
本発明の第１又は第２の形態に係る半導体集積回路装置において、第１のバス及び第２のバスの各々には、少なくとも１つ以上のスリットが形成されていることにより、各能動素子にかかる機械的ストレスが分散でき、信頼性が向上できるという効果を奏することができる。
【００７４】
本発明の第１又は第２の形態に係る半導体集積回路装置において、第１のバス及び第２のバスの各々は、近傍に位置するチップ辺に並行する辺を短辺とすると共に、チップ辺に直交するチップ辺に並行する辺を長辺とする方形状を有していることにより、プロービング又はボンディングにおける、パッドピッチの狭ピッチ化に対応可能であり、チップシュリンク、省チップ面積化が可能であるという効果を奏することができる。
【００７５】
本発明の第１又は第２の形態に係る半導体集積回路装置において、プローブ検査用領域は、ボンディング用領域よりもチップ周辺側に配置されていることにより、プロービングにおける、パッドピッチの狭ピッチ化に対応可能であるという効果を奏することができる。
【００７６】
本発明の第１又は第２の形態に係る半導体集積回路装置において、ボンディング用領域は、プローブ検査用領域よりもチップ周辺側に配置されていることにより、ワイヤ長を短くすることで、ワイヤ抵抗の低抵抗化が可能となるため、低消費電力化が可能であるという効果を奏することができる。
【００７７】
本発明の第１又は第２の形態に係る半導体集積回路装置において、プローブ検査用領域は、アレイ状でかつ一方向に対して交互に配置されるように複数設けられていることにより、プロービングにおける、パッドピッチの狭ピッチ化に対応可能であるという効果を奏することができる。
【００７８】
本発明の一形態に係る半導体集積回路装置の製造方法によると、半導体基板上に集積化された能動素子を形成する工程と、能動素子の上に第１の層間絶縁膜を形成する工程と、能動素子の直上に第１の層間絶縁膜を介して第１の金属層を堆積した後に、該第１の金属層をパターニングすることにより、能動素子の第１の電極として機能する少なくとも１つ以上の第１の金属パターン及び能動素子の第２の電極として機能する少なくとも１つ以上の第２の金属パターンを形成する工程と、第１の層間絶縁膜の上に、少なくとも１つ以上の第１の金属パターン及び少なくとも１つ以上の第２の金属パターンを覆うように第２の層間絶縁膜を形成する工程と、第１の金属層の直上に第２の層間絶縁膜を介して第２の金属層を堆積した後に、該第２の金属層をパターニングすることにより、少なくとも１つ以上の第１の金属パターンと電気的に接続する少なくとも１つ以上の第１のバス、及び少なくとも１つ以上の第２の金属パターンと電気的に接続する少なくとも１つ以上の第２のバスを形成する工程と、第２の層間絶縁膜の上に、第１のバス及び第２のバスを覆うように第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜に、第１のバス及び第２のバスの各々を露出するように、各々に少なくとも１つ以上の開口部を形成する工程と、開口部の各々に露出する第１のバス及び第２のバスに、プローブ検査用領域とボンディング用領域とを有する少なくとも１つ以上のコンタクト・パッドを設けるか、又は、プローブ検査用領域からなるプローブ検査用コンタクト・パッド及びボンディング用領域からなるボンディング用コンタクト・パッドを設ける工程と、ボンディング用領域に、少なくとも１つ以上の接続部材を取り付ける工程とを備えることにより、上述した効果を奏する第１又は第２の形態に係る半導体集積回路装置を実現できる。
【００７９】
本発明の一形態に係る半導体集積回路装置の製造方法において、第２の金属層をパターニングする工程は、第１のバス及び第２のバスの各々に、少なくとも１つ以上のスリットを形成する工程を含むことが好ましい。
【００８０】
したがって、各能動素子直上にコンタクト・パッドを配置することが可能となり、半導体集積回路の高信頼性化を実現できる。さらに、能動素子の直上に電力供給コンタクト・パッドを配置することによって、貴重なシリコン資産の節約が可能になる。回路設計全体で消費されるシリコン面積が低減することで、ＩＣチップのコストを削減することができる。このように、ＩＣの省チップ面積化及びＩＣの低コスト化を実現できる。
【発明を実施するための最良の形態】
【００８１】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体集積回路装置及びその製造方法について図面を参照しながら説明する。
【００８２】
図１は、本発明の第１の実施形態に係る半導体集積回路装置の一部の簡略平面図を示している。
【００８３】
図１の平面図に示すように、ＩＣチップ１００内には、能動素子として、分離層で囲まれたパワー・トランジスタ１００Ａが形成されている。パワー・トランジスタ１００Ａのソース及びドレイン領域を覆うように、バス１４０〜１４２とバス１５０〜１５２とが形成されている。また、バス１４０〜１４２は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続しており、バス１４０〜１４２の各々はスリット１０ａによって均等に分割されている。また、バス１５０〜１５２は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続しており、バス１５０〜１５２の各々はスリット１０ａによって均等に分割されている。バス１４０〜１４２及びバス１５０〜１５２上には、それぞれ、少なくとも１つ以上のコンタクト・パッド３０４が形成されている。バス１４０〜１４２に対して外部のリードフレーム３０７（電源）の１つが設けられていると共にバス１５０〜１５２に対して外部のリードフレーム３０７（電源）の１つが設けられている。リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。
【００８４】
また、バス１４０〜１４２及び、バス１５０〜１５２上に設けられた、少なくとも１つ以上のコンタクト・パッド３０４とを備え、コンタクト・パッド３０４は、プローブ検査用領域２００ａとボンディング用領域３０４ａとを有している。
【００８５】
また、図１の平面図に示すように、上述の第１のバス１４０〜１４２及び第２のバス１５０〜１５２には、各々における周縁部の上下左右にスリット１０ａが形成されている。これにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力を緩和することができる。
【００８６】
図２及び図３は、図１に示したバス１４０〜１４２、１５０〜１５２の下側の金属層との位置関係を模式的に示した平面図である。なお、図２及び図３では、各バス１４０〜１４２、１５０〜１５２を透視的に示しており、図３では、２層目のバスも透視的に示している
まず、図２に示すように、本実施形態において３層目となるバス１４０〜１４２、１５０〜１５２の下側には、細長い横方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、２層目のバス（第２の金属層）としてのソース・ライン（第１の金属パターン）の金属層１１、１２、１３、１４、１５、１６と２層目のバスとしてのドレイン・ライン（第２の金属パターン）の金属層２１、２２、２３、２４、２５、２６とが交互に形成されている。３層目のバス１４０〜１４２は、金属を詰めた複数のビアＸ１を介して、それぞれ、２層目のバスであるソース・ライン１１及び１２、１３及び１４、１５及び１６に接続されており、３層目のバス１５０〜１５２は、金属を詰めた複数のビアＹ１を介して、それぞれ、ドレイン・ライン２１及び２２、２３及び２４、２５及び２６に接続されている。
【００８７】
また、図３に示すように、２層目のバスとしてのソース・ライン及びドレイン・ラインの金属層１１〜１６、２１〜２６の下側には、これらの２層目のバスと直交すると共に、細長い縦方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、１層目のバス（第１の金属層）としてのソース電極用ライン（第１の金属パターン）の金属層Ｓ１〜Ｓ１５と１層目のバスとしてのドレイン電極用ライン（第２の金属パターン）の金属層Ｄ１〜Ｄ１５とが交互に形成されている。１層目のバスのソース電極用ラインの金属層Ｓ１〜Ｓ１５は、金属を詰めた複数のビアＸを介して、それぞれ、２層目のバスであるソース・ライン１１〜１６に電気的に接続されており、１層目のバスのドレイン電極用ラインの金属層Ｄ１〜Ｄ１５は、金属を詰めた複数のビアＹを介して、それぞれ、２層目のバスであるドレイン・ライン２１〜２６に電気的に接続されている。
【００８８】
なお、以上の図１〜図３では、半導体基板上に形成された１層目のバス〜３層目のバス、ビア、コンタクト・パッド、及びボンディング・ワイヤの位置関係を主として説明するための図であって、各バスの間に形成された図示していない層間絶縁膜や開口部その他の具体的な構成は、図４、５で示す具体的な例を用いて説明することとする。
【００８９】
図４は、図１のIV-IV線に対応する断面図であって、第１の実施形態に係る半導体集積回路装置の断面構成の一部で、コンタクト・パッドのワイヤ・ボンディング領域に対するボンディングを示している。
【００９０】
図４に示すように、ｐ型シリコン基板９１１上には、ｎ型埋め込み領域９１３、ｎ型ウェル領域９１７、ソース／ドレインコンタクト領域９２１、ゲート酸化物９３０、及びポリシリコン・ゲート９３１が形成されている。これらを覆うように第１のレベル間絶縁体層９４１が形成され、該第１のレベル間絶縁体層９４１中にはソース／ドレインコンタクト領域９２１に到達する第１のビア９４２が形成されている。第１のレベル間絶縁体層９４１の上には金属層からなるソース電極用のライン（１層目のバス）ＳＮ及びドレイン電極用のライン（１層目のバス）ＤＮが形成され、該ソース電極用のラインＳＮ及びドレイン電極用のラインＤＮを覆うように第２のレベル間絶縁体層９４４が形成され、該第２のレベル間絶縁体層９４４中にはソース電極用のラインＳＮに接続する第２のビアＸが形成されている。なお、図示していないが、第２のレベル間絶縁体層９４４中にはドレイン電極用のラインＤＮに接続するビアも同様に形成されている。第２のレベル間絶縁体層９４４の上には金属層からなるソース・ライン（２層目のバス）１１が形成され（なお、図示していない断面には同様にドレイン・ライン（２層目のバス）が形成されている）、該ソース・ライン１１及び図示しないドレイン・ラインを覆う第３のレベル間絶縁体層９４７が形成され、該第３のレベル間絶縁体層９４７中にはソース・ライン１１に接続する第３のビアＸ１が形成されている（なお、図示していない断面には同様にドレイン・ラインに接続するビアが形成されている）。第３のレベル間絶縁体層９４７の上には金属層からなる３層目のバス１４０、１５０が形成されており、該３層目のバス１４０、１５０には、スリット１０ａが設けられている（なお、バス１５０に設けられたスリットは図示していない）。バス１４０、１５０を覆い且つ開口部９５６を有する第４のレベル間絶縁体層９５０が形成されている。開口部９５６には、コンタクト・パッド３０４が形成され、第４のレベル間絶縁体層９５０の上には、コンタクト・パッド３０４を露出する保護用被覆層９５５が形成され、コンタクト・パッド３０４のボンディング用領域３０４にはボール９６１及びボンディング・ワイヤ３０６が形成され、ボンディング・ワイヤ３０６が図示されている。また、コンタクト・パッド３０４は、ボンディング用領域３０４ａとプローブ検査用領域２００ａとを有している。
【００９１】
また、図５は、図１のIV-V線に対応する断面図であって、第１の実施形態に係る半導体集積回路装置の断面構成の一部で、コンタクト・パッド３０４におけるプローブ検査領域２００ａに対するプロービングを示している。
【００９２】
図５の下層は、図４と同様であり、開口部９５６には、コンタクト・パッド３０４が形成され、第４のレベル間絶縁体層９５０の上には、コンタクト・パッド３０４を露出する保護用被覆層９５５が形成され、また、コンタクト・パッド３０４にはボンティング用領域３０４ａとプローブ検査用領域２００ａとが形成され、プローブ検査用領域２００ａに対してプロービングを行っているプローブ針５２が図示されている。
【００９３】
図６は、図１の平面図に対応する平面図であるが、図５に示したプロービングによるプローブ針５２のプローブ痕を示している（なお、該プローブ痕はプローブ検査領域２００ａ内に示している）。
【００９４】
図６に示すように、パワー・トランジスタ１００Ａ直上の各々のコンタクト・パッド３０４に、ボンディング用領域３０４ａとプローブ検査用領域２００ａとを持たせることで、各々のコンタクト・パッド３０４上に受ける応力によって、ボンディング用領域３０４ａには、複数回の検査に対してもプロービングによるプローブ痕が残らないため、ワイヤ・ボンディングを確実に行えるメリットもある。
【００９５】
以上のように、コンタクト・パッド３０４にボンディング領域３０４ａとプローブ検査領域２００ａとを持たせる構成、又は、プローブ検査用コンタクト・パッドをボンディング用領域３０４ａのみを有するコンタクト・パッドに隣接して配置する構成を備えることにより、まず、プローブ検査用の専用領域又は専用コンタクト・パッドを有することで測定製造設備の制約から解放でき、さらに、ボンディング用の専用領域又は専用コンタクト・パッドを有することで密着性に対する信頼性が向上する。
【００９６】
また、能動素子をパワー・トランジスタとすることにより、ＰＯＥでのパワートランジスタ素子のオン抵抗の低抵抗化が可能となるため、ＰＷＭ駆動での低消費電力化が可能である。
【００９７】
さらに、各コンタクト・パッド３０４をチップ端（最も近傍に位置するチップ辺）からの距離を変えて配置することにより（図１又は図６参照）、プロービング又はボンディングの際、隣り合うコンタクト・パッド３０４との電気的な接触を避けることができるため、パッドピッチの狭ピッチ化に対応可能である。
【００９８】
またさらに、パワー・トランジスタのソースにつながるバス１４０〜１４２及びドレインにつながるバス１５０〜１５２は、スリット１０ａにより、パワー・トランジスタの大サイズのバスが均等に分割されたものである。そして、これらのバス１４０〜１４２、１５０〜１５２の各々に１つのコンタクト・パッド３０４を接続し、パワー・トランジスタの直上にコンタクト・パッド３０４を備えている。このため、大サイズのバスの金属層のワイヤ・ボンディングや検査時のプロービングの際にかかる応力によるストレスは、スリット１０ａによって均等に分割されたバスの存在により分散される。したがって、応力の影響が大きい大面積の金属層バスが存在する場合に生じるそりの発生を抑制し、パワー・トランジスタ全体にかかる応力によるストレスを低減できる。このようにして、コンタクト・パッド３０４の下部に形成された最上層のバスの周辺のそりが発生することを防止して、コンタクト・パッド周辺の絶縁膜にクラックが発生することを防止できる。その結果、半導体集積回路の信頼性が向上する。
【００９９】
以上説明してきたように、本発明の第１の実施形態によると、各能動素子にかかる機械的ストレスが分散されるために信頼性が向上し、プローブ検査用の専用領域を有することで測定製造設備の制約から解放され、ボンディング用の専用領域を有することで密着性に対する信頼性の向上が可能である。さらに、ＰＯＥでの最上層は、下層制約がないので信頼性重視のレイアウトが可能である。
【０１００】
また、ＰＯＥでのパワートランジスタ素子のオン抵抗の低抵抗化が可能となるため、ＰＷＭ駆動での低消費電力化が可能である。
【０１０１】
さらに、プロービング又はボンディングにおける、パッドピッチの狭ピッチ化に対応可能である。
【０１０２】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体集積回路装置及びその製造方法について図面を参照しながら説明する。
【０１０３】
図７は、本発明の第２の実施形態に係る半導体集積回路装置の一部の簡略平面図を示している。
【０１０４】
図７の平面図に示すように、ＩＣチップ１００内には、能動素子として、分離層で囲まれたパワー・トランジスタ１００Ａが形成されている。パワー・トランジスタ１００Ａのソース及びドレイン領域を覆うように、バス１４０〜１４２とバス１５０〜１５２とが形成されている。また、バス１４０〜１４２は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続しており、バス１４０〜１４２の各々はスリット１０ａによって均等に分割されている。また、バス１５０〜１５２は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続しており、バス１５０〜１５２の各々はスリット１０ａによって均等に分割されている。バス１４０〜１４２及びバス１５０〜１５２上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。バス１４０〜１４２に対して外部のリードフレーム３０７（電源）の１つが設けられていると共にバス１５０〜１５２に対して外部のリードフレーム３０７（電源）の１つが設けられている。リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。
【０１０５】
また、コンタクト・パッド３０４は、ボンディング用領域３０４ａとプローブ検査用領域２００ａとを有している。但し、図中、紙面に向かって最下段に位置するコンタクト・パッド３０４は、ボンディング用領域３０４ａのみを備え、ＩＣチップの内部側の１４２、１５２のバスに対して、プローブ検査用領域であるプローブ検査用コンタクト・パッド２００ａが配線によってＩＣチップ周辺側に引き出された構成となっている。
【０１０６】
以上の構成により、本発明の第２の実施形態によると、上記第１の実施形態による効果に加えて、以下に示す効果が得られる。すなわち、ＩＣチップの内部側の１４２、１５２のバスに対して、プローブ検査用コンタクト・パッド２００ａが、バス１４２、１５２の外部へ配線によって引き出された構成により、プローブ検査用コンタクト・パッド２００ａ（プローブ検査用領域２００ａ）がチップ辺に対して直線上に一列に配置された場合と比べて（例えば図１参照）、プローブ針の針元の針径に起因する制約がなくなるため、プロービングにおける、パッドピッチの狭ピッチ化に対応可能である。
【０１０７】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体集積回路装置及びその製造方法について図面を参照しながら説明する。
【０１０８】
図８（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体集積回路装置の一部の簡略平面図を示している。
【０１０９】
図８（ａ）の平面図に示すように、ＩＣチップ１００内には、能動素子として、分離層で囲まれたパワー・トランジスタ１００Ａが形成されている。パワー・トランジスタ１００Ａのソース及びドレイン領域を覆うように、単一の第１のバス１４０と単一の第２のバス１５０とが形成されている。また、第１のバス１４０は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５０は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４０及び第２のバス１５０上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。また、コンタクト・パッド３０４は、ボンディング用領域３０４ａとプローブ検査用領域２００ａとを有している。第１のバス１４０及び第２のバス１５０に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４のボンディング用領域３０４ａとを接続するように各ボンディング・ワイヤ３０６が設けられている。
【０１１０】
また、図８（ａ）の平面図に示すように、上述の第１のバス１４０及び第２のバス１５０には、各々における周縁部の上下左右にスリット１０ｂが形成されている。これにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力を緩和することができる。
【０１１１】
また、図８（ｂ）の平面図に示すように、ＩＣチップ１００内には、能動素子として、分離層で囲まれたパワー・トランジスタ１００Ａが形成されている。パワー・トランジスタ１００Ａのソース及びドレイン領域を覆うように、単一の第１のバス１４０と単一の第２のバス１５０とが形成されている。また、第１のバス１４０は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５０は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４０及び第２のバス１５０上には、それぞれ、３個のコンタクト・パッド３０４が形成されている。また、各バス１０４及び１５０の中心部のコンタクト・パッド３０４は、ボンディング用領域３０４ａとプローブ検査用領域２００ａとを有している。第１のバス１４０及び第２のバス１５０に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。
【０１１２】
また、図８（ｂ）の平面図に示すように、上述の第１のバス１４０及び第２のバス１５０には、各々における周縁部の上下左右にスリット１０ｂが形成されている。これにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力を緩和することができる。
【０１１３】
次に、上述した図８（ａ）及び（ｂ）に示した半導体集積回路装置における最上層の金属層であるバスとその下側に設けられた２つの金属層との位置関係を説明しておく。
【０１１４】
図９は、図８（ａ）に示したバス１４０、１５０の下側の金属層との位置関係を模式的に示した平面図である。なお、図９では、各バス１４０、１５０を透視的に示している。なお、以下では、図８（ａ）及び（ｂ）のうち、図８（ａ）に示した半導体集積回路装置の場合を例として説明するが、図８（ｂ）に示した半導体集積回路装置の場合も同様である。
【０１１５】
まず、図９に示すように、本実施形態において３層目となるバス１４０、１５０の下側には、細長い横方向のストライブ状を有し且つ一定のピッチで互いに並行になるように、２層目のバス（第２の金属層）としてのソース・ライン（第１の金属パターン）の金属層１１、１２、１３、１４、１５、１６と２層目のバスとしてのドレイン・ライン（第２の金属パターン）の金属層２１、２２、２３、２４、２５、２６とが交互に形成されている。３層目のバス１４０は、金属を詰めた複数のビアＸ１を介して、それぞれ、２層目のバスであるソース・ライン１１及び１２、１３及び１４、１５及び１６に接続されており、３層目のバス１５０は、金属を詰めた複数のビアＹ１を介して、それぞれ、ドレイン・ライン２１及び２２、２３及び２４、２５及び２６に接続されている。
【０１１６】
なお、２層目のバスと１層目のバスとの位置関係については、前述の図３において示した最上層のバスの位置が異なるだけであってほぼ同様であるためその説明は省略する。
【０１１７】
なお、以上の図８（ａ）及び（ｂ）並びに図９では、半導体基板上に形成された１層目のバス〜３層目のバス、ビア、コンタクト・パッド、及びボンディング・ワイヤの位置関係を主として説明するための図であって、各バスの間に形成された図示していない層間絶縁膜や開口部その他の具体的な構成は、図１０（ａ）及び（ｂ）で示す具体的な例を用いて説明することとする。
【０１１８】
図１０（ａ）は、図８（ｂ）のXa-Xa線に対応する断面図であって、第３の実施形態に係る半導体集積回路装置の断面構成の一部を示している。なお、図８（ａ）に示した半導体集積回路装置の断面構成については特に説明しないが、図１０（ａ）に関する下記での説明から容易に想定できるものである。
【０１１９】
図１０（ａ）に示すように、ｐ型シリコン基板９１１上には、ｎ型埋め込み領域９１３、ｎ型ウェル領域９１７、ソース／ドレインコンタクト領域９２１、ゲート酸化物９３０、及びポリシリコン・ゲート９３１が形成されている。これらを覆うように第１のレベル間絶縁体層９４１が形成され、該第１のレベル間絶縁体層９４１中にはソース／ドレインコンタクト領域９２１に到達する第１のビア９４２が形成されている。第１のレベル間絶縁体層９４１の上には金属層からなるソース電極用のライン（１層目のバス）ＳＮ及びドレイン電極用のライン（１層目のバス）ＤＮが形成され、該ソース電極用のラインＳＮ及びドレイン電極用のラインＤＮを覆うように第２のレベル間絶縁体層９４４が形成され、該第２のレベル間絶縁体層９４４中にはソース電極用のラインＳＮに接続する第２のビアＸが形成されている。なお、図示していないが、第２のレベル間絶縁体層９４４中にはドレイン電極用のラインＤＮに接続するビアも同様に形成されている。第２のレベル間絶縁体層９４４の上には金属層からなるソース・ライン（２層目のバス）１１が形成され（なお、図示していない断面には同様にドレイン・ライン（２層目のバス）が形成されている）、該ソース・ライン１１及び図示しないドレイン・ラインを覆う第３のレベル間絶縁体層９４７が形成され、該第３のレベル間絶縁体層９４７中にはソース・ライン１１に接続する第３のビアＸ１が形成されている（なお、図示していない断面には同様にドレイン・ラインに接続するビアが形成されている）。第３のレベル間絶縁体層９４７の上には金属層からなる３層目のバス１４０、１５０が形成されており、該３層目のバス１４０、１５０には、スリット１０ｂが設けられている（なお、バス１５０に設けられたスリットは図示していない）。バス１４０、１５０を覆い且つ開口部９５６を有する第４のレベル間絶縁体層９５０が形成されている。開口部９５６には、コンタクト・パッド３０４が形成され、第４のレベル間絶縁体層９５０の上には、コンタクト・パッド３０４を露出する保護用被覆層９５５が形成され、コンタクト・パッド３０４のボンディング用領域３０４にはボール９６１及びボンディング・ワイヤ３０６が形成されている。
【０１２０】
また、図１０（ｂ）は、図８（ｂ）のXb-Xb線に対応する断面図であって、第３の実施形態に係る半導体集積回路装置の断面構成の一部で、コンタクト・パッド３０４のプローブ検査領域２００ａに対するプロービング時の断面を示している。
【０１２１】
図１０（ｂ）の下層は、図１０（ａ）と同様であるが、開口部９５６には、コンタクト・パッド３０４が形成され、第４のレベル間絶縁体層９５０の上には、コンタクト・パッド３０４を露出する保護用被覆層９５５が形成され、コンタクト・パッド３０４にはプローブ検査用領域２００ａが形成され、プロービングを行っているプローブ針５２が図示されている。
【０１２２】
ここで、図８（ａ）に示した半導体集積回路装置と図８（ｂ）に示した半導体集積回路装置との相違としては、図８（ｂ）では、単一の第１のバス１４０及び単一の第２のバス１５０にボンディング用のコンタクト・パッド３０４を複数接続している点である。図８（ｂ）の構成によると、ボンディング・ワイヤ３０６の本数がアップして電流許容値を上げることができる。このため、パワー・トランジスタの大電流化でのボンディング・ワイヤ３０６での制約をなくして、パワー・トランジスタの抵抗全体のうちのボンディング・ワイヤ３０６の抵抗成分を削減し、パワー・トランジスタの低抵抗化を図りながら、全体としてのパワー・トランジスタの電流許容値をさらにアップすることができる。
【０１２３】
また、図８（ｂ）に示した半導体集積回路装置と図１に示した半導体集積回路装置との相違としては、図８（ｂ）では、第１のバス１４０及び第２のバス１５０が単一のバスの構造であり、コンタクト・パッド３０４のプローブ検査用領域２００ａが各々のバス上に１つで済むため、プローブ検査におけるプロービングにおいて、パワー・トランジスタに関するパッドピッチを緩和できる。
【０１２４】
またさらに、図８（ｂ）に示した半導体集積回路装置と従来例の図１７に示した半導体集積回路装置とを比較すると明らかなように、従来例ではパワー・トランジスタにおける最上層のバスの構成に工夫はないが、図８（ｂ）に示した本実施形態の半導体集積回路装置における最上層のバス１４０、１５０にはその周縁部にスリット１０ｂが設けられている。この構成の相違により、本実施形態の半導体集積回路装置は、ワイヤ・ボンディング又は検査時のプロービングの際にかかる応力をスリット１０ｂによって分散させることにより、コンタクト・パッド３０４の下部に形成された最上層のバスの周辺にそりが発生することを抑制して、コンタクト・パッド３０４の周辺の絶縁膜にクラックが発生することを防止できるという従来例では得られない効果を奏することができる。その結果、半導体集積回路の信頼性の向上を図ることができる。
【０１２５】
なお、以上において、図８（ａ）及び（ｂ）に示した半導体集積回路装置として、第１のバス１４０及び第２のバス１５０上のスリット１０ｂを周縁部の上下及び左右に設けた場合について説明したが、特に図示していないが、周縁部の上下又は左右のいずれか一方にスリット１０ｂを設ける構成であってもよい。この場合であっても、ワイヤ・ボンディングや検査時のプロービングの際にかかる応力をスリット１０ｂによって分散させることは可能である。以上のように、第１のバス１４０及び第２のバス１５０の各々には、少なくとも１つ以上のスリットが形成されていることにより、各パワー・トランジスタ素子にかかる機械的ストレスが分散できるため信頼性が向上する。
【０１２６】
以上説明したように、本発明の第３の実施形態によると、特に、各能動素子にかかる機械的ストレスが分散されるために信頼性が向上する。また、プローブ検査用の専用領域を有することで測定製造設備の制約から解放できると共に、ボンディング用の専用領域を有することで密着性に対する信頼性が向上する。そして、ＰＯＥでの最上層は、下層制約がないので信頼性重視のレイアウトが可能である。
【０１２７】
また、ＰＯＥでのパワートランジスタ素子のオン抵抗の低抵抗化が可能となるため、ＰＷＭ駆動での低消費電力化が可能である。
【０１２８】
さらに、プロービング又はボンディングにおける、パッドピッチの狭ピッチ化に対応可能である。
【０１２９】
また、最上層のバスにスリットを設けたことで、ボンディング工程又はプローブ検査における応力を吸収できるため、幅広い最上層のバスのそりの発生を防止して、コンタクト・パッド周辺にクラックが発生することを防止することができる。このため、各能動素子直上にコンタクト・パッドを配置することが可能となり、高信頼性の半導体集積回路装置を実現できる。
【０１３０】
さらに、能動素子の直上に電力供給コンタクト・パッドを配置することにより、貴重なシリコン資産を節約できる。回路設計全体で消費されるシリコン面積を減らすことにより、ＩＣチップのコストを削減することができる。つまり、ＩＣの省チップ面積化とＩＣの低コスト化とを図ることができる。
【０１３１】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体集積回路装置及びその製造方法について図面を参照しながら説明する。
【０１３２】
図１１（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体集積回路装置の一部の簡略平面図を示している。
【０１３３】
図１１（ａ）及び図１１（ｂ）の平面図に示すように、能動素子として、分離層で囲まれたパワー・トランジスタ１００Ｂが形成されている。パワー・トランジスタ１００Ｂのソース及びドレイン領域を覆うように、単一の第１のバス１４０と単一の第２のバス１５０とが形成されている。また、第１のバス１４０は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５０は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４０及び第２のバス１５０上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。第１のバス１４０及び第２のバス１５０に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。第１のバス１４０及び第２のバス１５０において、コンタクト・パッド３０４が第１のバス１４０及び第２のバス１５０の各々における中心部付近に配置されている。第１のバス１４０及び第２のバス１５０上に設けられた各々１つのコンタクト・パッド３０４は、ボンディング用領域３０４ａとプローブ検査用領域２００ａとを有している。
【０１３４】
ここでは、図１１（ａ）のIV-IV線における断面構成について説明するが、当該断面構成は上述した図４及び図５の断面構成と同様である。なお、図１１（ｂ）に示した半導体集積回路装置の断面構成については特に説明しないが、図４及び図５で示されていない下部の構成については、前述の第１の実施形態での説明から容易に想定できるものであるから、その説明は省略する。
【０１３５】
以上の構成により、まず、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４にかかる負荷によって生じる応力は分散されて緩和される。
【０１３６】
また、図１１（ａ）及び（ｂ）、並びに後述の図１１（ｃ）に示すパワー・トランジスタ１００Ｂは、上述した図１のパワー・トランジスタ１００Ａと比較すると、小サイズ化がされており、そのため、バスのサイズも小さくなるので、応力によるそりの影響のさらなる軽減が可能である。
【０１３７】
また、図１１（ａ）及び（ｂ）、並びに後述の図１１（ｃ）に示す第１のバス１４０及び第２のバス１５０の形状は、チップ端（最も近傍に位置するチップ辺）に並行する辺が短辺となり、チップ端に直交する辺が長辺となっているため、プロービング又はボンディングにおける、パッドピッチの狭ピッチ化に対応可能であり、チップシュリンクや省チップ面積化が可能である。
【０１３８】
また、図１１（ａ）と図１１（ｂ）との構成の相違は、コンタクト・パッド３０４におけるプローブ検査用領域２００ａの配置が異なっており、図１１（ｂ）の構成の方が、図１１（ａ）の構成に比べて、縦長の形状を有するパワー・トランジスタに対して、プロービングにおける、パッドピッチの狭ピッチ化に対応可能な構成となっている。
【０１３９】
次に、図１１（ｃ）の平面図に示すように、ＩＣチップ１００内には、能動素子として、分離層で囲まれたパワー・トランジスタ１００Ｂが形成されている。パワー・トランジスタ１００Ｂのソース及びドレイン領域を覆うように、単一の第１のバス１４０と単一の第２のバス１５０とが形成されている。また、第１のバス１４０は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５０は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４０及び第２のバス１５０上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。第１のバス１４０及び第２のバス１５０に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。第１のバス１４０上に設けたコンタクト・パッド３０４は、ボンディング用領域３０４ａのみからなり、プローブ検査用領域となるプローブ検査用コンタクト・パッド２００ａがボンディング用領域３０４ａよりもチップ周辺側に配置されている。また、第２のバス１５０上に設けたコンタクトパッド３０４は、ボンディング用領域３０４ａとプローブ検査用領域２００ａとを有しており、プローブ検査用領域２００ａがボンディング用領域３０４ａよりもチップ周辺側に配置されている。
【０１４０】
つまり、プローブ検査用領域２００ａ又はプローブ検査用コンタクト・パッド２００ａをアレイ状でかつ一方向に対して交互に配置することにより、プロービングにおける、パッドピッチのさらなる狭ピッチ化に対応可能である。
【０１４１】
以上説明してきたように、本発明の第４の実施形態によると、各能動素子にかかる機械的ストレスが分散されるために信頼性が向上する。また、プローブ検査用の専用領域を有することで測定製造設備の制約から解放できると共に、ボンディング用の専用領域を有することで密着性に対する信頼性が向上する。そして、ＰＯＥでの最上層は、下層制約がないので信頼性重視のレイアウトが可能である。
【０１４２】
また、ＰＯＥでのパワートランジスタ素子のオン抵抗の低抵抗化が可能となるため、ＰＷＭ駆動での低消費電力化が可能である。
【０１４３】
さらに、プロービング又はボンディングにおける、パッドピッチの狭ピッチ化に対応可能であり、チップシュリンクや省チップ面積化が可能である。
【０１４４】
（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体集積回路装置及びその製造方法について図面を参照しながら説明する。
【０１４５】
図１２（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体集積回路装置の一部の簡略平面図を示している。
【０１４６】
図１２（ａ）の平面図に示すように、ＩＣチップ１００内には、能動素子として、分離層で囲まれたパワー・トランジスタ１００Ｂが形成されている。パワー・トランジスタ１００Ｂのソース及びドレイン領域を覆うように、単一の第１のバス１４０と単一の第２のバス１５０とが形成されている。また、第１のバス１４０は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５０は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４０及び第２のバス１５０上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。第１のバス１４１及び第２のバス１５１に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。各コンタクト・パッド３０４は、ボンディング用領域３０４ａとプローブ検査用領域２００ａとを有しており、プローブ検査用領域２００ａはボンディング用領域３０４ａよりもチップ内部側に配置されている。
【０１４７】
さらに、図１２（ａ）のパワー・トランジスタ１００Ｂは、上述した図１のパワー・トランジスタ１００Ａと比較すると、小サイズ化されており、そのため、バスのサイズも小さくなるので、応力によるそりの影響のさらなる軽減が可能である。
【０１４８】
つまり、コンタクト・パッド３０４がボンディング用領域３０４ａとプローブ検査用領域２００ａとを有していることにより、ワイヤ・ボンディングや検査時のプロービングにおいて、コンタクト・パッド３０４かかる負荷によって生じる応力が分散され、緩和される。
【０１４９】
次に、図１２（ｂ）の平面図に示すように、ＩＣチップ１００内には、能動素子として、分離層で囲まれたパワー・トランジスタ１００Ｂが形成されている。パワー・トランジスタ１００Ｂのソース及びドレイン領域を覆うように、単一の第１のバス１４０と単一の第２のバス１５０とが形成されている。また、第１のバス１４０は、シート状金属からなる最上層の金属層（第３の金属層）であってソース電極と接続している。また、第２のバス１５０は、シート状金属からなる最上層の金属層（第３の金属層）であってドレイン電極と接続している。第１のバス１４０及び第２のバス１５０上には、それぞれ、１個のコンタクト・パッド３０４が形成されている。第１のバス１４０及び第２のバス１５０に対して外部のリードフレーム３０７（電源）の１つが設けられており、該リードフレーム３０７と各コンタクト・パッド３０４とを接続するように各ボンディング・ワイヤ３０６が設けられている。第１のバス１４０上に設けたコンタクトパッド３０４は、ボンディング用領域３０４ａとプローブ検査用領域２００ａとを有しており、プローブ検査用領域２００ａはボンディング用領域３０４ａよりもチップ内部側に配置されている。また、第２のバス１５０上に設けたコンタクト・パッド３０４は、ボンディング用領域３０４ａのみからなり、プローブ検査用領域となるプローブ検査用コンタクト・パッド２００ａがボンディング用領域３０４ａよりもチップ内部側に配置されている。
【０１５０】
つまり、プローブ検査用領域２００ａ又はプローブ検査用コンタクト・パッド２００ａをアレイ状でかつ一方向に対して交互に配置することにより、プロービングにおける、パッドピッチのさらなる狭ピッチ化に対応可能である。
【０１５１】
ここで、図１１（ａ）〜（ｃ）に示した半導体集積回路装置と図１２（ａ）及び（ｂ）に示した半導体集積回路装置との相違としては、図１２（ａ）及び（ｂ）では、ボンディング用領域３０４ａ（又はボンディング用領域３０４ａのみ有するコンタクト・パッド３０４）を、プローブ検査用領域２００ａ（又はプローブ検査用コンタクト・パッド２００ａ）よりもチップ周辺側に配置していることである。
【０１５２】
このようにすると、パワー・トランジスタ自身のオン抵抗よりも、ワイヤ長による抵抗成分が、パワー・トランジスタのトータル抵抗値に占める割合が大きいとき、ワイヤ長を短くすることで、パワー・トランジスタのトータル抵抗値を小さくでき、ＰＷＭ駆動での低消費電力化が可能である。
【０１５３】
以上の構成により、本発明の第５の実施形態によると、上記第４の実施形態による効果に加えて、以下に示す効果が得られる。すなわち、ボンディング用領域３０４ａ（又はボンディング用領域３０４ａのみを有するコンタクト・パッド３０４）を、プローブ検査用領域２００ａ（又はプローブ検査用コンタクト・パッド２００ａ）よりもチップ周辺側に配置することにより、ワイヤ長が短くなるため、ワイヤ抵抗の低抵抗化による低消費電力化が可能である。
【０１５４】
（第６の実施形態）
以下に、本発明の第６の実施形態に係る半導体集積回路装置及びその製造方法について図面を参照しながら説明する。
【０１５５】
図１３は、半導体集積回路装置の製造に際し実施されるウェハの検査工程において、プローブ検査を行う検査システム（テスター）の概要説明図である。
【０１５６】
ＩＣチップは、ダイシングされる前のウェハ５４の段階で、検査システム（テスター）５５による検査を受ける。ウェハ・チャック５３上のウェハ５４を検査するためには、検査システム（テスター）５５をＩＣチップが形成されているウェハ５４に接続するため、プローブカード５０が用いられる。プローブカード５０は、一方の面に多数のプローブ５１が備えられ、そのプローブ５１の先端にプローブ針５２が取り付けられている。プローブ針５２が、ウェハ５４上に作りこまれたＩＣチップの各ボンディング用コンタクト・パッドに接触する。プローブ針５２を介して接触したＩＣチップの電気的特性が検査システム（テスター）５５によって検査される。
【０１５７】
図１４は、上述のプローブカードの上からみたプローブ針と上述した第４の実施形態の応用例に係る半導体集積回路装置の要部を示しており、具体的には、２つの単一のバスを有し、各バス上に各々１つづつのプローブ検査用領域とボンディング用領域とを有するコンタクト・パッドが配置され、各々のバス上のほぼ中心にワイヤ・ボンディングが行われているＩＣチップの簡略平面図である。
【０１５８】
図１４に示すように、図１１（ａ）で示したＩＣチップのパワー・トランジスタ１００Ｂが２組配置されており、パワー・トランジスタ１００ＢのＯＮ/ＯＦＦ等を制御する制御回路や、保護回路等を含む制御回路部と、チップ周辺を概略取り囲むように、コンタクト・パッド３０４が配置されており、該コンタクト・パッド３０４の各々は、プローブ検査用領域２００ａとボンディング用領域３０４ａとを有している。
【０１５９】
なお、既に記述している内容であるが、図１４は、ウェハに形成されている各ＩＣチップを示しており、特徴が判り易いように、ＩＣチップの原点の向きに、プローブ針が向くように取り付けることを、イメージで記載しているため、チップ全体の縮尺、パワー・トランジスタや制御回路部のサイズ、多チャンネル対応のパワー・トランジスタの出力チャンネル数、パワー・トランジスタの配列段数等を限定するものではない。
【０１６０】
図１４に示すような、低オン抵抗を考慮した多チャンネル対応のパワー・トランジスタのレイアウトにおいて、多数のパワー・トランジスタが配置され、そのパワー・トランジスタ上にコンタクト・パッド３０４が多数配列されているために、テスター用プローブカードを作成する場合、ＩＣチップのチップ辺に対して直線上に配列されたコンタクト・パッド３０４の内、パワー・トランジスタと隣接するコーナ部ａ１４のコンタクト・パッド３０４等に対して、プローブ針５２の針元の部分の針径の制約（例えば６０〜７０μｍ）により、隣り合うプローブ針５２同士の電気的な接触が生じるため、狭パッドピッチ化が困難となるという問題が生じる。
【０１６１】
一方、図１５は、プローブカードの上からみたプローブ針と上述した第４の実施形態の別の応用例に係る半導体集積回路装置の要部を示しており、具体的には、２つの単一のバスを有し、各バス上に各々１つづつのプローブ検査用領域とボンディング用領域とを有するコンタクト・パッドを配置し、各々のバス上のチップ周辺沿いにワイヤ・ボンディングが行われているＩＣチップの簡略平面図である。
【０１６２】
図１４と図１５との構成を比較すると明きからなように、図１５では、各プローブ検査用領域２００ａ又は各プローブ検査用コンタクト・パッド２００ａが、アレイ状でかつ一方向に対して交互に配置されている。
【０１６３】
以上の構成により、本発明の第６の実施形態によると、上述した第１〜第５の実施形態による効果に加えて、以下に示す効果がある。すなわち、各プローブ検査用領域２００ａ又は各プローブ検査用コンタクト・パッド２００ａを、アレイ状でかつ一方向に対して交互に配置することにより、隣り合うプローブ針同士の電気的な接触を避けることができるため、プロービングにおける、パッドピッチの狭ピッチ化に対応可能である。
【０１６４】
本発明は、上述した各実施形態での説明に限定的に解釈されるべきではない。例示の実施形態に対する各種の修正及び組み合わせが、本発明のその他の実施形態と共に可能であることは、本説明を参照することによって当業者には明らかなことである。一例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのコンタクト・パッドの位置が、コンタクト・パッド下の能動的部品への電力の制御と分配を提供するように選択されたものである半導体集積回路装置を一般的にカバーする。また別の例として、本発明は、能動的部品の上に位置するコンタクト・パッドを含み、それらのコンタクト・パッドが、選択された１つのコンタクト・パッドと、電力を供給すべき１又は複数のコンタクト・パッドに対応する能動的部品との間の電力分配の距離を最小化するように配置されている半導体ＩＣをカバーする。従って、添付された特許請求の範囲はそのような修正及び実施形態をすべて包含し得るものである。
【産業上の利用可能性】
【０１６５】
本発明に係る半導体集積回路装置及びその製造方法は、デバイス直上のコンタクト・パッド技術を活用し、能動的回路領域部分の直上でワイヤ・ボンディングを実施するパワー集積回路のレイアウトを工夫することによって、電源、モータドライバ、オーディオアンプ、又は多チャンネルドライバ等の基幹の半導体電子部品の性能において、低消費電力化及び信頼性向上の両立に寄与するものである。したがって、本発明は、製造において既存の設備を活用するため、低コストで容易に実現されるものであり、安価で高品位且つ高性能のパワー集積回路にとって極めて有用である。
【図面の簡単な説明】
【０１６６】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の要部であって、スリットによって複数のバスに分割されたバス金属層を有し、各バス上に各々１つづつプローブ検査用領域とボンディング用領域と有するコンタクト・パッドを配置した構成を有するＩＣチップの一部分を模式的に示した簡略平面図である。
【図２】本発明の第１の実施形態に係る半導体集積回路装置の要部であって、スリットによって複数のバスに分割されたバス金属層（３層目のバス）とその１つ下層におけるソース及びドレイン電極用のラインとなる金属層（２層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。
【図３】本発明の第１の実施形態に係る半導体集積回路装置の要部であって、スリットによって複数のバスに分割されたバス金属層（３層目のバス）と、その１つ下層におけるソース及びドレイン電極用のラインとなる金属層（第２層目のバス）と、さらに１つ下層におけるソース及びドレイン電極となる金属層（第３層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。
【図４】本発明の第１の実施形態に係る半導体集積回路装置の要部であって、図１におけるIV-IV線に対応する断面図である。
【図５】本発明の第１の実施形態に係る半導体集積回路装置の要部であって、図１におけるIV-IV線に対応する断面図で、ワイヤ・ボンディングする以前のプローブ検査でのプローブ針が、コンタクト・パッドのプローブ検査領域に接触する図である。
【図６】本発明の第１の実施形態におけるプローブ検査によるプローブ痕が示された簡略平面図である。
【図７】本発明の第２の実施形態に係る半導体集積回路装置の要部であって、スリットによって複数のバスに分割されたバス金属層を有し、各バスに接続された各々１つづつプローブ検査用領域とボンディング用領域のコンタクト・パッドを配置し、更に一部のバスの電気特性をプローブ検査するためにプローブ検査用コンタクト・パッドを配置し、パワー・トランジスタに接続するプローブ検査用コンタクト・パッドをチップ周辺付近に配置にした構成を有するＩＣチップの一部分を模式的に示した簡略平面図である。
【図８】本発明の第３の実施形態に係る半導体集積回路装置の要部であって、（ａ）は、２つの単一のバスを有し、各バス上に各々１つづつのプローブ検査用領域とボンディング用領域のコンタクト・パッドを配置し、各々のバスにおける周縁部の上下左右にスリットを備えたＩＣチップの一部分を模式的に示した簡略平面図であり、（ｂ）は、２つの単一のバスを有し、各バス上に各々１つのプローブ検査用領域とボンディング用領域のみ有する複数のコンタクト・パッドを配置し、各々のバスにおける周縁部の上下左右にスリットを備えたＩＣチップの一部分を模式的に示した簡略平面図である。
【図９】本発明の第３の実施形態に係る半導体集積回路装置の要部であって、周縁部の上下左右にスリットを備えた２つ単一のバスとなるバス金属層（３層目のバス）とその１つ下層におけるソース及びドレイン電極用のラインとなる金属層（２層目のバス）と、ビアとの配置関係を示すＩＣチップの一部分を模式的に示した簡略平面図である。
【図１０】本発明の第３の実施形態に係る半導体集積回路装置の要部であって、図１０（ａ）は、図８（ｂ）におけるXa-Xa線に対応する断面図であり、図１０（ｂ）は、図８（ｂ）におけるXb-Xb線に対応する断面図であって、ワイヤ・ボンディングする以前のプローブ検査でのプローブ針が、コンタクト・パッドのプローブ検査領域に接触する図である。
【図１１】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体集積回路装置の要部であって、２つの単一のバスを有し、各バス上に各々１つづつのプローブ検査用領域とボンディング用領域とを有するコンタクト・パッド（又はボンディング用領域のみのコンタクトパッド）とを配置し、各々のバス上のほぼ中心にワイヤ・ボンディングが行われているＩＣチップの一部分を模式的に示した簡略平面図である。
【図１２】（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体集積回路装置の要部であって、２つの単一のバスを有し、各バス上に各々１つづつのプローブ検査用領域とボンディング用領域とを有するコンタクト・パッド（又はボンディング用領域のみのコンタクトパッド）とを配置し、各々のバス上のチップ周辺沿いにワイヤ・ボンディングが行われているＩＣチップの一部分を模式的に示した簡略平面図である。
【図１３】本発明の第６の実施形態におけるプローブ検査を行う検査システム（テスター）の概要説明図である。
【図１４】本発明の第６の実施形態におけるプローブカードの上からみたプローブ針と第４の実施形態の応用例に係る半導体集積回路装置の要部であって、２つの単一のバスを有し、各バス上に各々１つづつのプローブ検査用領域とボンディング用領域とを有するコンタクト・パッドを配置し、各々のバス上のほぼ中心にワイヤ・ボンディングが行われているＩＣチップの簡略平面図である。
【図１５】本発明の第６の実施形態におけるプローブカードの上からみたプローブ針と第４の実施形態の別の応用例に係る半導体集積回路装置の要部であって、２つの単一のバスを有し、各バス上に各々１つづつのプローブ検査用領域とボンディング用領域とを有するコンタクト・パッド（又はボンディング用領域のみのコンタクトパッド）とを配置し、各々のバス上のチップ周辺沿いにワイヤ・ボンディングが行われているＩＣチップの簡略平面図である。
【図１６】従来例に係る半導体集積回路装置における課題を説明するための断面図であって、ワイヤ・ボンディングによる応力によって、（ａ）はコンタクト・パッド直下の層間絶縁膜が大きく変形した状態を示す図であり、（ｂ）はコンタクト・パッド直下の層間絶縁膜にクラックが発生した状態を示す図である。
【図１７】従来技術において、各々のバス金属層上に複数のコンタクト・パッドが配置され、バス金属層上で共通に接続された配置を有するパワー・トランジスタを含むＩＣチップの要部を模式的に示す簡略平面図である。
【図１８】従来技術において、チップ周辺のパッドレイアウトを示す簡略平面図である。
【図１９】従来技術において、チップ周辺のパットレイアウトを示す簡略平面図である。
【図２０】従来例に係る半導体集積回路装置における課題を説明するための（ａ）簡略平面図と（ｂ）断面図とであって、少なくとも１回以上にわたるプローブ針の接触による応力によって、（ａ）はコンタクト・パッドの表面にプローブ痕がある状態を示す図であり、（ｂ）は（ａ）におけるXXb-XXb線に対応する断面図でコンタクト・パッド直下の層間絶縁膜が大きく変形した状態を示す図である。
【符号の説明】
【０１６７】
Ｄ１〜Ｄ１５、ＤＮ  ドレイン電極用のライン  金属層（１層目のバス）
Ｓ１〜Ｓ１５、ＳＮ  ソース電極用のライン  金属層（１層目のバス）
Ｘ  ソース電極用のライン（１層目のバス）とソース・ライン（２層目のバス）を接続するビア
Ｘ１  ソース・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
Ｙ  ドレイン電極用のライン（１層目のバス）とドレイン・ライン（２層目のバス）を接続するビア
Ｙ１  ドレイン・ライン（２層目のバス）とバス（３層目のバス）を接続するビア
１０ａ、１０ｂ  スリット
１１〜１６  ソース・ライン  金属層（２層目のバス）
２１〜２６  ドレイン・ライン  金属層（２層目のバス）
５０  プローブカード
５１  プローブ
５２  プローブ針
５３  ウエハ・チャック
５４  ウエハ
５５  検査システム（テスター）
１００  ＩＣ（集積回路）チップ
１００Ａ  能動素子（パワー・トランジスタ）
１００Ｂ  能動素子（パワー・トランジスタ）
１００Ｃ  能動素子（パワー・トランジスタ）
１４０、１４０Ｃ、１４１、１４２  バス（３層目）
１５０、１５０Ｃ、１５１、１５２  バス（３層目）
２００ａ  プローブ検査用コンタクト・パッド（プローブ検査用領域）
３０４  コンタクト・パッド
３０４ａ  ボンディング用領域のみのコンタクト・パッド、ボンディング用領域
３０６  ボンディング・ワイヤ
３０７  リードフレーム
９１１  ｐ型シリコン基板
９１３  ｎ型埋め込み領域
９１７  ｎ型ウェル領域
９２１  ソース／ドレインコンタクト領域
９３０  ゲート酸化物
９３１  ポリシリコン・ゲート
９４１  第１のレベル間絶縁体層
９４２  第１のビア
９４４  第２のレベル間絶縁体層
９４７  第３のレベル間絶縁体層
９５０  第４のレベル間絶縁体層
９５５  保護用被覆層
９５６  開口部
９６１  ボール
９７２  そり
９７３  クラック
ａ１４  コーナー部
【図１】
2008218442.tif 000003
【図２】
2008218442.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008218442.tif 000009
【図８】
2008218442.tif 000010
【図９】
2008218442.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2008218442.tif 000018
【図１７】
2008218442.tif 000019
【図１８】
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【図１９】
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【図２０】
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