(57)【要約】【課題】  半導体集積回路が良品か否かを容易に識別する。【解決手段】  プログラム回路は、第１プログラム部がプログラムされているときにパス信号を活性化する。第１プログラム部は、内部回路のテストがパスしたときにプログラムされる。モード設定回路は、外部制御により動作モードを通常動作モードまたはテストモードに切り替える。状態制御回路は、通常動作モード中にパス信号が非活性化されているときに、内部回路のうち一部の回路に正常動作と異なる異常動作を実行させる。通常動作モードにおいて、異常動作を認識することにより、半導体集積回路が不良であることを容易に認識できる。テストモードに移行することなく、不良を認識できるため、例えば、半導体集積回路を購入するユーザにも、不良を容易に認識できる。【選択図】    図１
2008051710.tif 000002
【特許請求の範囲】
【請求項１】
内部回路のテストがパスしたときにプログラムされる第１プログラム部を有し、前記第１プログラム部のプログラムによりパス信号を活性化するプログラム回路と、
外部制御により動作モードを通常動作モードとテストモードとに切り替え可能なモード設定回路と、
前記通常動作モード中に前記パス信号が非活性化されているときに、前記内部回路のうち一部の回路に正常動作と異なる異常動作を実行させ、前記テストモード中または前記パス信号が活性化されているときに、前記一部の回路の前記異常動作を禁止し、前記正常動作を実行させる状態制御回路とを備え、
前記異常動作は、半導体集積回路の外部から認識可能な動作であることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記異常動作は、前記正常動作時の電源電流よりも多い電源電流を消費する動作であることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記通常動作モード中および前記テストモード中に移行可能であり、前記内部回路中の制御回路の動作を停止するローパワーモードを備え、
前記異常動作は、前記通常動作モード中に前記パス信号が非活性化されているときで、前記ローパワーモード中のみ実行されることを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記内部回路からのデータを出力するデータ出力回路を前記一部の回路として備え、
前記データ出力回路は、前記通常動作モード中に前記パス信号が非活性化されているときに、データの出力を禁止することで前記異常動作を実行し、前記テストモード中または前記パス信号が活性化されているときにデータを出力することを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
リアルメモリセルおよび冗長メモリセルと、
不良のリアルメモリセルを示す不良アドレスを記憶する第２プログラム部と、
前記リアルメモリセルをアクセスするために供給されるアドレスが、前記第２プログラム部に記憶された不良アドレスのときに、前記リアルメモリセルのアクセスを禁止し、代わりに前記冗長メモリセルのアクセスを許可する冗長制御回路とを備え、
前記第１および第２プログラム部は、同じ材質のヒューズを備えていることを特徴とする半導体集積回路。
【請求項６】
外部制御により動作モードを通常動作モードとテストモードとに切り替え可能なモード設定回路と、内蔵する第１プログラム部がプログラムされているときにパス信号を活性化するプログラム回路と、前記通常動作モード中に前記パス信号が非活性化されているときに正常動作と異なる異常動作を実行する内部回路とを備えた半導体装置のテスト方法であって、
前記モード設定回路の設定により前記通常動作モードから前記テストモードに切り替え、前記内部回路をテストするテスト工程と、
テストをパスした半導体集積回路のみ前記第１プログラム部をプログラムするプログラム工程を備えていることを特徴とする半導体集積回路のテスト方法。
【請求項７】
請求項６記載の半導体集積回路のテスト方法において、
前記テスト工程は、複数のサブテスト工程を備え、
前記プログラム工程は、最後のサブテスト工程の後に実施されることを特徴とする半導体集積回路のテスト方法。
【請求項８】
請求項６記載の半導体集積回路のテスト方法において、
前記テスト工程は、
冗長回路により不良の救済が可能か否かを判定する第１テスト工程と、
不良の救済が可能と判定された半導体集積回路の救済を実施する救済工程と、
不良が救済されたことを確認する第２テスト工程とを備え、
前記プログラム工程は、前記救済工程とともに前記第２テスト工程の前に実施されることを特徴とする半導体集積回路のテスト方法。
【請求項９】
請求項６記載の半導体集積回路のテスト方法において、
前記テスト工程および前記プログラム工程は、ウエハ状態の半導体集積回路に対して実施されることを特徴とする半導体集積回路のテスト方法。
【請求項１０】
請求項６記載の半導体集積回路のテスト方法において、
前記テスト工程は、
冗長回路により不良の救済が可能か否かを判定する第１テスト工程と、
不良の救済が可能と判定された半導体集積回路の救済を実施する救済工程と、
不良が救済されたことを確認する第２テスト工程と、
第２テスト工程をパスした半導体集積回路をパッケージングするパッケージング工程と、
パッケージされた半導体集積回路の動作を確認する第３テスト工程とを備え、
前記プログラム工程は、前記第３テスト工程の後に実施されることを特徴とする半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ等のプログラム回路を有する半導体集積回路および半導体集積回路のテスト方法に関する。
【背景技術】
【０００２】
一般に、半導体集積回路（以下、チップとも称する）は、製造された後にテストが実施され、良チップと不良チップに分類される。製造工程において良チップと不良チップを電気的に識別するために、不良チップのヒューズをプログラムする技術が提案されている（例えば、特許文献１−３参照）。また、良チップのヒューズをプログラムし、テストモード時に良チップと不良チップを電気的に識別可能にする技術が提案されている（例えば、特許文献４参照）。
【特許文献１】特開平７−３００６８号公報
【特許文献２】特開平１１−２４３１２４号公報
【特許文献３】特開平３−２２５８５０号公報
【特許文献４】特開平１０−１２５７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近時、パッケージングされたチップの出荷だけでなく、チップをウエハ状態で出荷する形態が増える傾向にある。この場合、良チップと不良チップが混ざったウエハが出荷される。ウエハ出荷では、例えば、不良チップの表面に、インクによるマークが付けられる。あるいは、ウエハ上での不良チップの位置を示す不良マップファイルが作成される。
【０００４】
しかしながら、製造工程での不具合により、インクマークの位置が１チップ分ずれたり、インクマークがかすれた場合、あるいは、間違った不良マップファイルが作成された場合、ウエハを購入したユーザは、良チップと不良チップを識別できないおそれがある。さらに、上記不具合を発生したチップが、ユーザから半導体メーカに返却されたとき、不良の解析に長時間を要する場合がある。
【０００５】
不良チップあるいは良チップのヒューズのプログラムは、半導体集積回路の製造工程において良チップと不良チップを識別するために行われ、半導体集積回路を購入するユーザを考慮したものではない。ユーザがヒューズのプログラム状態を調べ、良チップと不良チップを識別するためには、ユーザは、特別なテスト端子（パッド）に電圧を与えたり、チップをテストモードに移行しなくてはならない。
【０００６】
また、例えば、不良チップにおいて１つのメモリセルのみが不良の場合、不良チップ内のほとんどの回路は、正常に動作する。このため、誤ったインクマークが付いている状態や、誤った不良マップファイルが作成された状態で、ユーザが良チップと不良チップの識別をすることは困難である。特に、不良チップが混在するウエハ出荷では、チップを搭載した製品がユーザにより組み立てられた後に、製品のテスト工程でチップの不良が判明する場合がある。製品の組立後は、インクマークや不良マップファイルが参照できない。このため、ユーザは、良チップとして出荷されたか否かを識別することは困難である。
【０００７】
本発明の目的は、半導体集積回路が良品か否かを容易に識別することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、プログラム回路は、第１プログラム部がプログラムされていると
きにパス信号を活性化する。第１プログラム部は、内部回路のテストがパスしたときにプログラムされる。モード設定回路は、外部制御により動作モードを通常動作モードまたはテストモードに切り替える。状態制御回路は、通常動作モード中にパス信号が非活性化されているときに、内部回路のうち一部の回路に正常動作と異なる異常動作を実行させる。ここで、異常動作は、半導体集積回路の外部から認識可能な動作である。通常動作モードにおいて、異常動作を認識することにより、半導体集積回路が不良であることを容易に認識できる。テストモードに移行することなく、不良を認識できるため、例えば、半導体集積回路を購入するユーザにも、不良を容易に認識できる。
【０００９】
また、状態制御回路は、テストモード中またはパス信号が活性化されているときに、一部の回路の異常動作を禁止し、正常動作を実行させる。テストモード中、第１プログラム部のプログラム状態にかかわらず、異常動作が禁止される。このため、例えば、半導体集積回路の製造メーカでは、テスト工程において、動作モードを通常動作モードからテストモードに切り替えることにより、第１プログラム部がプログラムされていない場合にも、半導体集積回路のテストを容易に実施できる。そして、プログラム工程において、テストをパスした半導体集積回路のみ第１プログラム部がプログラムされる。
【発明の効果】
【００１０】
本発明では、半導体集積回路が良品か否かを容易に識別できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
【００１２】
図１は、本発明の第１の実施形態を示している。半導体集積回路は、プログラム回路１、モード設定回路２、状態制御回路３および内部回路４を有している。プログラム回路１は、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続された抵抗Ｒ１およびヒューズＦＳ（第１プログラム部）を有している。ヒューズＦＳは、内部回路４のテストがパスしたときにプログラム（カット）される。例えば、ヒューズＦＳは、レーザ光の照射によりプログラムされるヒューズである。あるいは、ヒューズＦＳは、過電圧または過電流によりプログラムされるヒューズである。さらに、ヒューズＦＳは、電気的にプログラム可能な不揮発性のメモリセルを用いて構成されてもよい。
【００１３】
プログラム回路１は、ヒューズＦＳがプログラムされているときに、抵抗Ｒ１とヒューズＦＳの接続ノードから出力されるパス信号ＰＡＳＺを高論理レベルに活性化する。プログラム回路１は、ヒューズＦＳがプログラムされていないときに、パス信号ＰＡＳＺを低論理レベルに非活性化する。ヒューズＦＳは、図３で説明するように、テストにより半導体集積回路が正常に動作することが確認されたときに、プログラムされる。なお、プログラム回路１は、図１の回路構成に限定されるものではない。例えば、ヒューズＦＳがプログラムされていないときに、貫通電流が流れない回路構成でもよい。
【００１４】
モード設定回路２は、外部端子を介して半導体集積回路の外部から供給される制御信号ＣＮＴが通常動作モードからテストモードへの移行を示すときに、テストモード信号ＴＥＳＺを高論理レベルに活性化する。モード設定回路２は、制御信号ＣＮＴがテストモードから通常動作モードへの移行を示すときに、テストモード信号ＴＥＳＺを低論理レベルに非活性化する。
【００１５】
状態制御回路３は、パス信号ＰＡＳＺとテストモード信号ＴＥＳＺのオア論理を演算し、演算結果を正常信号ＮＲＭＺとして出力する。例えば、正常信号ＮＲＭＺは、テストモード中（ＴＥＳＺ＝高論理レベル）、またはパス信号ＰＡＳＺが活性化されているときに、高論理レベルに活性化される。正常信号ＮＲＭＺは、通常動作モード中に（ＴＥＳＺ＝低論理レベル）、パス信号ＰＡＳＺが低論理レベルに非活性化されているときに、非活性化される。
【００１６】
内部回路４のうち一部の回路４ａは、正常信号ＮＲＭＺが活性化されているときに、正常動作を実行し、正常信号ＮＲＭＺが非活性化されているときに異常動作を実行する。このように、状態制御回路３は、正常信号ＮＲＭＺの論理レベルに応じて、回路４ａに正常動作または異常動作を実行させる。例えば、異常動作は、正常動作に比べて電源電流が多く消費される動作である。あるいは、異常動作は、データ出力端子ＤＯに出力されるデータの出力を禁止する動作や、正常動作中と異なる論理の信号をデータ出力端子ＤＯに出力する動作である。これ等異常動作は、電源電流を測定することにより、またはデータ出力端子ＤＯをモニタすることにより、半導体集積回路の外部から認識可能である。
【００１７】
図２は、図１に示した状態制御回路３の動作を示している。通常動作モード中（ＴＥＳＺ＝Ｌ）、正常信号ＮＲＭＺは、パス信号ＰＡＳＺの論理レベルと同じレベルに設定される。すなわち、半導体集積回路が不良チップのとき（ＰＡＳＺ＝Ｌ（低論理レベル））、回路４ａは、通常動作モード中に異常動作を実行する。一方、テストモード中（ＴＥＳＺ＝Ｈ（高論理レベル））、正常信号ＮＲＭＺは、パス信号ＰＡＳＺの論理にかかわりなく、常に活性化される。すなわち、回路４ａは、テストモード中に、不良チップ、良チップにかかわらず、常に正常動作を実行する。
【００１８】
図３は、第１の実施形態の半導体集積回路のテスト方法のフローを示している。このフローは、半導体集積回路の製造工程で実施される。テストされる半導体集積回路は、ウエハ状態、チップ状態、パッケージングされた状態のいずれでもよい。ステップＳ１０−Ｓ１８は、ＬＳＩテスタ等を用いたテスト工程である。ステップＳ１２の第１テスト工程およびステップＳ１６の第２テスト工程は、サブテスト工程である。ステップＳ２０は、ヒューズＦＳのプログラム装置を用いたプログラム工程である。
【００１９】
先ず、ステップＳ１０において、制御信号ＣＮＴが半導体集積回路に供給される。半導体集積回路は、通常動作モードからテストモードに切り替えられる。次に、ステップＳ１２において、半導体集積回路の内部回路をテストする第１テスト工程が実施される。次に、ステップＳ１４において、第１テスト工程の結果に基づいて、半導体集積回路が良チップか不良チップかが判定される。半導体集積回路がウエハ状態の場合、不良チップにはインクによるマークが付けられる。あるいは、ウエハ上での不良チップの位置を示す不良マップファイルが作成される。半導体集積回路がチップ状態あるいはパッケージ状態の場合、不良チップは、廃棄される。
【００２０】
ステップＳ１６において、内部回路を詳細にテストする第２テスト工程が実施される。第２テスト工程においてウエハ上の複数チップを同時にテストする場合、良チップおよび不良チップを区別することなくテストが実施される。一方、１チップ毎にテストする場合、良チップのみについてテストが実施される。次に、ステップＳ１８において、第２テスト工程の結果に基づいて、半導体集積回路が良チップか不良チップかが判定される。そして、ステップＳ２０において、テストをパスした半導体集積回路（良チップ）のみ、ヒューズＦＳがプログラムされる。そして、半導体集積回路は出荷される。プログラム工程を、複数のサブテスト工程のうち、最後の第２テスト工程の後に実施することにより、全ての良チップのみについてヒューズＦＳがプログラムされる。したがって、通常動作モード中に、全ての良チップは正常動作し、全ての不良チップは異常動作する。
【００２１】
図４は、半導体集積回路を購入したユーザの受け入れ検査のフローを示している。受け入れ検査では、半導体集積回路は、通常動作モードで上記異常動作の有無を確認するための簡単な試験を実施される。通常動作モードは、半導体集積回路のパワーオン時の動作モードであり、ユーザによる設定は不要である。
【００２２】
まず、ステップＳ２２において、半導体集積回路の簡単なテストが実施される。このテストにおいて、不良の半導体集積回路は、電源電流が異常を示し、あるいは出力データが異常を示す。このため、ユーザは、良チップおよび不良チップを容易に識別できる。例えば、半導体集積回路がウエハ状態で出荷される場合、良チップとともに不良チップが出荷される。万一、半導体集積回路の製造工程で、インクマークの位置が１チップ分ずれたり、間違った不良マップファイルが作成された場合、ウエハを購入したユーザは、良チップと不良チップを識別できない。この場合にも、ユーザは、半導体集積回路の製造工程で発生した不具合を容易に認識できる。
【００２３】
次に、ステップＳ２４において、半導体集積回路の不良率が予め設定された規格値未満か否かが判定される。不良率が規格値を超えるとき、例えば、購入された半導体集積回路は、返却される。半導体集積回路が、ユーザから半導体メーカに返却されたとき、半導体メーカでは、上記異常動作の有無を確認することで、不良の原因を容易に特定できる。すなわち、不良の解析時間を短縮できる。
【００２４】
以上、第１の実施形態では、通常動作モードにおいて、異常動作を認識することにより、半導体集積回路が不良であることを容易に認識できる。このため、半導体集積回路を購入するユーザは、不良を容易に認識できる。また、テストモードでは異常動作が禁止されるため、半導体集積回路の製造メーカでは、テスト工程において、半導体集積回路のテストを容易に実施できる。この結果、半導体集積回路が良品か否かを容易に識別できる。
【００２５】
図５は、本発明の第２の実施形態を示している。この実施形態の半導体集積回路は、例えば、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有するＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、コマンドデコーダ１０、モードレジスタ１２（モード設定回路）、プログラム回路１４、アドレス入力回路１６、データ入出力回路１８、状態制御回路２０、コア制御回路２２、冗長ヒューズ回路２４、アドレス比較回路２６およびメモリコア２８を有している。また、ＦＣＲＡＭは、リフレッシュ動作を自動的に実行するための図示しないリフレッシュタイマ、リフレッシュアドレスカウンタ等を有している。本発明は、メモリセルのリフレッシュ動作の制御には関係しないため、リフレッシュ動作に関係する回路および動作は記載しない。
【００２６】
コマンドデコーダ１０は、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥの論理レベルに応じて認識したコマンドＣＭＤを、メモリコア２８のアクセス動作を実行するために読み出しコマンドＲＤ、書き込みコマンドＷＲおよびモードレジスタ設定コマンドＭＲＳ等として出力する。読み出しコマンドＲＤおよび書き込みコマンドＷＲは、メモリコア２８をアクセス動作するためのアクセスコマンド（アクセス要求）である。モードレジスタ設定コマンドＭＲＳは、モードレジスタ１２を設定するためのコマンドである。
【００２７】
モードレジスタ１２は、例えば、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＡＤ（ＲＡＤ、ＣＡＤ）に応じて設定される。モードレジスタ１２は、設定された値に応じてローパワーコマンドおよびテストモードコマンドを認識し、ローパワー信号ＬＰＺおよびテストモード信号ＴＥＳＺをそれぞれ出力する。モードレジスタ１２は、ＦＣＲＡＭの動作仕様を変更するために他のモード信号ＭＤ１、ＭＤ２を出力する。
【００２８】
テストモード信号ＴＥＳＺが低論理レベルに非活性化されているとき、ＦＣＲＡＭの動作モードは、通常動作モードに設定される。テストモード信号ＴＥＳＺが高論理レベルに活性化されているとき、ＦＣＲＡＭの動作モードは、テストモードに設定される。このように、テストモードコマンドにより、ＦＣＲＡＭの動作モードは、通常動作モードまたはテストモードに切り替えられる。なお、ローパワーモードは、通常動作モードおよびテストモードのいずれでも移行可能である。
【００２９】
プログラム回路１４は、図１に示したプログラム回路１と同じ回路であり、ヒューズＦＳがプログラムされているときにパス信号ＰＡＳＺを活性化する。図１で説明したように、プログラム回路１４は、図５の回路構成に限定されるものではない。また、ヒューズＦＳは、例えば、過電圧または過電流によりプログラムされるヒューズである。あるいは、ヒューズＦＳは、レーザ光の照射によりプログラムされるヒューズでもよく、電気的にプログラム可能な不揮発性のメモリセルを用いて構成されてもよい。
【００３０】
アドレス入力回路１６は、アドレスＡＤを受け、受けたアドレスをロウアドレスＲＡＤおよびコラムアドレスＣＡＤとして出力する。ロウアドレスＲＡＤは、後述するワード線ＷＬを選択するために使用される。コラムアドレスＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために使用される。
【００３１】
データ入出力回路１８は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。また、データ入出力回路１６は、メモリセルＭＣからの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力する。
【００３２】
状態制御回路２０は、ローパワー信号ＬＰＺ、テストモード信号ＴＥＳＺおよびパス信号ＰＡＳＺの論理レベルに応じてローパワー制御信号ＬＰＣＮＴＺを出力する。ローパワー制御信号ＬＰＣＮＴＺが高論理レベルに活性化されているとき、ＦＣＲＡＭの動作モードは、ローパワーモードに設定される。ローパワーモード中、制御回路ＶＰＰＧなど、内部電圧を生成する制御回路の動作が停止され、消費電流（電源電流、スタンバイ電流）が削減される。また、ローパワーモード中、リフレッシュタイマの動作も停止される。
【００３３】
コア制御回路２２は、メモリコア２８に読み出し動作および書き込み動作を実行させるために、読み出しコマンドＲＤおよび書き込みコマンドＷＲに応答して、ワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＬＥＺ、プリチャージ制御信号ＰＲＥＺおよびコラム選択信号ＣＬＺを出力する。ワード線活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御するタイミング信号である。センスアンプ活性化信号ＬＥＺは、センスアンプＳＡの活性化タイミングを制御するタイミング信号である。コラム選択信号ＣＬＺは、コラムスイッチＣＳＷのオンタイミングを制御するタイミング信号である。プリチャージ制御信号ＰＲＥＺは、プリチャージ回路ＰＲＥのオン／オフを制御するタイミング信号である。
【００３４】
コア制御回路２２は、例えば、ワード線ＷＬの高レベル電圧である昇圧電圧ＶＰＰを生成する制御回路ＶＰＰＧを有している。制御回路ＶＰＰＧは、ローパワー制御信号ＬＰＣＮＴＺの非活性化中に昇圧電圧ＶＰＰを生成するために動作し、ローパワー制御信号ＬＰＣＮＴＺの活性化中（ローパワーモード中）に動作を停止する。制御回路ＶＰＰＧの動作の停止により、消費電流は大幅に削減される。
【００３５】
冗長ヒューズ回路２４は、不良を有するワード線ＷＬを示す冗長ロウアドレスＲＲＡＤ（不良アドレス）を記憶するヒューズ（第２プログラム部）を有する。例えば、冗長ヒュ
ーズ回路２４のヒューズは、レーザ光の照射によりプログラムされるヒューズである。なお、冗長ヒューズ回路２４のヒューズは、プログラム回路１４のヒューズＦＳと同様に、過電圧または過電流によりプログラムされるヒューズでもよい。冗長ヒューズ回路２４Ｂは、ヒューズのプログラム状態に応じて冗長ロウアドレスＲＲＡＤを出力する。アドレス比較回路２６は、ロウアドレスＲＡＤと冗長ロウアドレスＲＲＡＤとが一致するときに、冗長イネーブル信号ＲＥＮを出力する。
【００３６】
メモリコア２８は、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶ、センスアンプドライバＳＡＤＲＶ、センスアンプＳＡ、プリチャージ回路ＰＲＥ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡ、ライトアンプＷＡおよび冗長制御回路ＲＣＮＴを有している。メモリセルアレイＡＲＹは、複数のダイナミックメモリセルＭＣ（リアルメモリセル）と、複数の冗長メモリセルＲＭＣと、一方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、一方向に並ぶ冗長メモリセルＲＭＣに接続された冗長ワード線ＲＷＬと、一方向と直交する方向に並ぶメモリセルＭＣ、ＲＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。冗長メモリセルＲＭＣおよび冗長ワード線ＲＷＬは、不良を救済するための冗長回路である。
【００３７】
メモリセルＭＣ、ＲＭＣは、データを電荷として保持するためのキャパシタと、ソース／ドレインの一方および他方がビット線ＢＬ（または／ＢＬ）およびキャパシタ（記憶ノード）にそれぞれ接続された転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線ＶＰＲに接続されている。転送トランジスタのゲートは、ワード線ＷＬ、ＲＷＬに接続されている。ワード線ＷＬ、ＲＷＬの選択により、読み出し動作および書き込み動作が実行される。
【００３８】
ワードデコーダＷＤＥＣは、ワード線ＷＬ、ＲＷＬを選択するために、ロウアドレスＲＡＤをデコードする。ワードドライバＷＤＲＶは、ワードデコーダＷＤＥＣから出力されるデコード信号に応じて、ワード線活性化信号ＷＬＺに同期してワード線ＷＬまたはＲＷＬを活性化する。センスアンプドライバＳＡＤＲＶは、センスアンプ活性化信号ＬＥＺに同期してセンスアンプ活性化信号ＰＳＡ、ＮＳＡを活性化する。センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡに同期して動作し、ビット線対ＢＬ、／ＢＬに読み出されたデータの信号量の差を増幅する。
【００３９】
プリチャージ回路ＰＲＥは、プリチャージ制御信号ＰＲＥＺに応じて、ビット線ＢＬ、／ＢＬにプリチャージ電圧を供給する。コラムスイッチＣＳＷは、コラムアドレスＣＡＤに応じて選択的にオンされ、コラムアドレスＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。コラムアドレスデコーダＣＤＥＣは、データＤＱを入出力するビット線対ＢＬ、／ＢＬを選択するために、コラムアドレスＣＡＤをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００４０】
冗長制御回路ＲＣＮＴは、冗長ヒューズ回路２４に記憶された不良アドレスに対応するリアルワード線ＷＬの駆動を禁止し、その代わりに冗長ワード線ＲＷＬの駆動を許可する。
【００４１】
図６は、図５に示した状態制御回路２０の詳細を示している。状態制御回路２０は、図１に示した状態制御回路３と同じＯＲ回路３０と、ＡＮＤ回路３２とを有している。ＯＲ回路３０は、パス信号ＰＡＳＺとテストモード信号ＴＥＳＺのオア論理を演算し、演算結果をイネーブル信号ＥＮＺとして出力する。例えば、イネーブル信号ＥＮＺは、テストモ
ード中（ＴＥＳＺ＝高論理レベル）、またはパス信号ＰＡＳＺが活性化されているときに、高論理レベルＨに活性化される。イネーブル信号ＥＮＺは、通常動作モード中に（ＴＥＳＺ＝低論理レベル）、パス信号ＰＡＳＺが低論理レベルに非活性化されているときに、非活性化される。
【００４２】
ＡＮＤ回路３２は、イネーブル信号ＥＮＺが活性化されているときに、ローパワー制御信号ＬＰＣＮＴＺの論理レベルを、ローパワー信号ＬＰＺと同じ論理レベルに設定する。ＡＮＤ回路３２は、イネーブル信号ＥＮＺが非活性化されているときに、ローパワー制御信号ＬＰＣＮＴＺを低論理レベルに非活性化する。
【００４３】
図７は、図６に示した状態制御回路２０の動作を示している。通常動作モード中（ＴＥＳＺ＝Ｌ）、イネーブル信号ＥＮＺは、パス信号ＰＡＳＺに論理レベルと同じレベルに設定される。このため、半導体集積回路が不良チップのとき（ＰＡＳＺ＝Ｌ）、イネーブル信号ＥＮＺは非活性化され、ローパワー制御信号ＬＰＣＮＴＺは、図に太枠で示したように、ローパワー信号ＬＰＺの論理レベルにかかわりなく、低論理レベルに設定される。すなわち、モードレジスタ１２の設定により、ローパワー信号ＬＰＺが高論理レベルＨに活性化されても（ローパワーモード）、ローパワー制御信号ＬＰＣＮＴＺは活性化されない。ローパワーモードが設定されても、例えば、図５に示した制御回路ＶＰＰＧは動作を停止せず、消費電流（電源電流）は、正常なローパワーモード中より多くなる。すなわち、ＦＣＲＡＭは、通常動作モード中に異常動作を実行する。
【００４４】
一方、テストモード中（ＴＥＳＺ＝Ｈ）、イネーブル信号ＥＮＺは、パス信号ＰＡＳＺの論理にかかわりなく、常に高論理レベルＨに活性化される。ローパワー制御信号ＬＰＣＮＴＺは、ローパワー信号ＬＰＺに応じて変化する。すなわち、ＦＣＲＡＭは、テストモード中に、不良チップ、良チップにかかわらず、常に正常動作を実行する。
【００４５】
図８は、第２の実施形態における半導体集積回路のテスト方法のフローを示している。このフローは、ウエハ状態のＦＣＲＡＭの製造工程で実施される。ステップＳ３２、Ｓ３４、Ｓ３６、Ｓ４０、Ｓ４２は、ＬＳＩテスタ等を用いたテスト工程である。ステップＳ３８、Ｓ４６は、それぞれヒューズのプログラム装置を用いたプログラム工程である。ステップＳ４４は、インクマーク装置を用いたマーキング工程である。なお、プログラム回路１４のヒューズＦＳが、過電圧または過電流によりプログラムされるヒューズである場合、ステップＳ４６のプログラム工程は、ＬＳＩテスタにより実施可能である。
【００４６】
先ず、ステップＳ３０において、モードレジスタコマンドＭＲＳがＦＣＲＡＭに供給され、ＦＣＲＡＭは、通常動作モードからテストモードに切り替えられる。次に、ステップＳ３２において、メモリコア２８等の内部回路をテストする第１ウエハテスト工程が実施される。第１ウエハテスト工程では、冗長メモリセルＭＣおよび冗長ワード線ＲＷＬにより不良の救済が可能か否かが判定される。次に、ステップＳ３４において、第１ウエハテスト工程の結果に基づいて、ＦＣＲＡＭが良チップか不良チップかが判定される。ＦＣＲＡＭが不良チップの場合、ステップＳ３６において、不良チップが冗長回路により救済可能か否かが判定される。救済可能の場合、ステップＳ３８において、不良アドレスが冗長ヒューズ回路にプログラムされる。すなわち、不良の救済が可能と判定されたＦＣＲＡＭの救済が実施される。
【００４７】
次に、ステップＳ４０において、不良が救済されたことを確認するために、第２ウエハテスト工程が実施される。次に、ステップＳ４２において、第２ウエハテスト工程の結果に基づいて、ＦＣＲＡＭが良チップか不良チップかが判定され、不良が救済されたことが確認される。ＦＣＲＡＭが不良チップの場合、ステップＳ４４において、救済が不可能な不良チップとともに、インクによるマーキングが実施される。ＦＣＲＡＭが良チップの場
合、ステップＳ４６において、テストをパスしたＦＣＲＡＭ（良チップ）のみ、ヒューズＦＳがプログラムされる。そして、ステップＳ４８において、ＦＣＲＡＭ（ウエハ）は出荷される。
【００４８】
プログラム工程を、複数のサブウエハテスト工程のうち、最後の第２ウエハテスト工程の後に実施することにより、全ての良チップのみについてヒューズＦＳがプログラムされる。したがって、通常動作モード中に、全ての良チップは正常動作し、全ての不良チップは異常動作する。なお、ＦＣＲＡＭを購入するユーザの受け入れ検査は、図４と同じである。受け入れ検査では、通常動作モードにおいて、ＦＣＲＡＭをローパワーモードに設定し、電源電流が測定される。電源電流が規格値より多いチップは、不良と判定される。このため、ユーザは、良チップおよび不良チップを容易に識別できる。
【００４９】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不良のＦＣＲＡＭは、通常動作モードにおいてローパワーモード中のみ、異常動作を実行する（異常電流を流す）。この異常電流は、ローパワーモードでなければ、正常な電流である。このように、ＦＣＲＡＭの正常な動作の一部は、特別な動作モード（ローパワーモード）では異常動作となる。このため、万一、不良のＦＣＲＡＭを搭載した製品（システム）が組み立てられ、システムの動作中にＦＣＲＡＭが異常動作する場合にも、異常電流はシステムが許容できる範囲に収まっている。この結果、ＦＣＲＡＭの異常動作が、システムの動作に与える影響を最小限にできる。
【００５０】
図９は、本発明の第３の実施形態における半導体集積回路のテスト方法のフローを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２の実施形態のＦＣＲＡＭを使用してテストが実施される。ただし、図５に示したプログラム回路１４のヒューズＦＳおよび冗長ヒューズ回路２４のヒューズは、互いに同じ材質のヒューズを有している。これ等ヒューズは、レーザ光の照射によりプログラムされるヒューズである。
【００５１】
この実施形態では、図８のステップＳ３８、Ｓ４６が削除され、新たにステップＳ３９が追加されている。その他のステップは、図８と同じである。ステップＳ３９では、不良アドレスを冗長ヒューズ回路にプログラムする救済処理と、ヒューズＦＳのプログラム工程とが、同じレーザプログラム装置を用いて実施される。このとき、第１ウエハテスト工程により良チップ（救済可能な良チップを含む）と判定され、ヒューズＦＳがプログラムされても、第２ウエハテスト工程で不良チップと判定される場合がある。
【００５２】
しかし、ステップＳ３２の第１ウエハテスト工程で、詳細なテストが実施され、かつ、冗長ヒューズ回路２４を用いて救済されたＦＣＲＡＭの良品率が高い場合、ステップＳ４２で不良と判定されるＦＣＲＡＭの数は少ない。換言すれば、ステップＳ４２で不良と判定されるＦＣＲＡＭの不良率が予め設定された値より小さい場合、救済処理とヒューズＦＳのプログラムを、同じ工程で実施できる。
【００５３】
以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、救済処理とヒューズＦＳのプログラムを、同じ工程で実施することにより、プログラム工程を２回から１回に減らすことができる。この結果、テストコストを削減でき、ＦＣＲＡＭの製造コストを削減できる。
【００５４】
図１０および図１１は、本発明の第４の実施形態における半導体集積回路のテスト方法のフローを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、
第２の実施形態のＦＣＲＡＭを使用してテストが実施される。図１０は、ウエハ状態のＦＣＲＡＭのテスト方法を示している。図１１は、パッケージングされたＦＣＲＡＭのテスト方法を示している。ＦＣＲＡＭは、図１１に示すフローの後に出荷される。図１０のフローは、図８のフローからステップＳ４６のプログラム工程を削除して構成されている。その他のフローは、図８と同じである。
【００５５】
図１１では、先ず、ステップＳ５０において、ウエハ状態のＦＣＲＡＭがダイシングされ、図１０に示した第２ウエハテスト工程をパスしたＦＣＲＡＭのみがパッケージングされる（パッケージング工程）。第２ウエハテスト工程をパスしたか否かは、ウエハ状態のＦＣＲＡＭに付けられたインクマークにより判定される。あるいは、ウエハ上での不良チップの位置を示す不良マップファイルを用いて判定される。
【００５６】
次に、ステップＳ５２において、モードレジスタコマンドＭＲＳがＦＣＲＡＭに供給され、ＦＣＲＡＭは、通常動作モードからテストモードに切り替えられる。次に、ステップＳ５４において、パッケージングされたＦＣＲＡＭの動作を確認するファイナルテスト（第３テスト工程）が実施される。次に、ステップＳ５６において、ファイナルテストの結果に基づいて、ＦＣＲＡＭが良品か不良品かが判定される。ＦＣＲＡＭが不良品の場合、廃棄される。ＦＣＲＡＭが良品の場合、ステップＳ５８において、プログラム回路１４のヒューズＦＳがプログラムされる。なお、ヒューズＦＳは、過電圧または過電流によりプログラムされるヒューズである。このため、ＦＣＲＡＭチップがパッケージングされた後にも、ヒューズＦＳは、ＬＳＩテスタ等を用いてプログラム可能である。そして、ステップＳ６０において、ＦＣＲＡＭは出荷される。
【００５７】
プログラム工程を、ファイナルテストの後に実施することにより、全ての良品のみについてヒューズＦＳがプログラムされる。したがって、通常動作モード中に、全ての良品は正常動作し、全ての不良品は異常動作する。なお、ＦＣＲＡＭを購入するユーザの受け入れ検査は、図４と同じである。受け入れ検査では、通常動作モードにおいて、ＦＣＲＡＭをローパワーモードに設定し、電源電流が測定される。電源電流が規格値より多いチップは、不良と判定される。このため、ユーザは、良チップおよび不良チップを容易に識別できる。以上、第４の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００５８】
図１２は、本発明の第５の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＦＣＲＡＭは、第２の実施形態（図５）のデータ入出力回路１８、状態制御回路２０、コア制御回路２２およびメモリコア２８の代わりに、データ入出力回路１８Ａ、状態制御回路２０Ａ、コア制御回路２２Ａおよびメモリコア２８Ａを有している。また、第２の実施形態の冗長ヒューズ回路２４およびアドレス比較回路２６は、削除されている。その他の構成は、第２の実施形態と同じである。
【００５９】
状態制御回路２０Ａは、テストモード信号ＴＥＳＺおよびパス信号ＰＡＳＺの論理レベルに応じて正常信号ＮＲＭＺを出力する。データ入出力回路１８Ａは、正常信号ＮＲＭＺが活性化されているときに、メモリコア２８ＡからデータバスＤＢを介して供給される読み出しデータをデータ端子ＤＱに出力する。一方、データ入出力回路１８Ａは、正常信号ＮＲＭＺが非活性化されているときに、読み出しデータのデータ端子ＤＱへの出力を禁止することで異常動作を実行する。
【００６０】
コア制御回路２２Ａの制御回路ＶＰＰＧは、モードレジスタ１２からのローパワー信号ＬＰＺが非活性化されているときに昇圧電圧ＶＰＰを生成するために動作し、ローパワー信号ＬＰＺの活性化中（ローパワーモード中）に動作を停止する。コア制御回路２２Ａの
その他の構成は、第２の実施形態のコア制御回路２２と同じである。メモリコア２８Ａは、第２の実施形態のメモリコア２８から冗長制御回路ＲＣＮＴ、冗長ワード線ＲＷＬ、冗長メモリセルＲＭＣを削除して構成されている。
【００６１】
図１３は、図１２に示した状態制御回路２０Ａおよびデータ入出力回路１８Ａの詳細を示している。状態制御回路２０Ａは、第１の実施形態の状態制御回路３と同じである。このため、上述した図２の”回路４ａの動作”を、”データ入出力回路１８Ａの動作”と読み替えることで、状態制御回路２０Ａの動作を説明できる。すなわち、状態制御回路２０Ａは、通常動作モード中にパス信号ＰＡＳＺが非活性化されているときに、データ入出力回路１８Ａに正常動作と異なる異常動作を実行させ、テストモード中またはパス信号ＰＡＳＺが活性化されているときに、データ入出力回路１８Ａの異常動作を禁止し、正常動作を実行させる。
【００６２】
データ入出力回路１８Ａは、データバスＤＢからの読み出しデータをデータ端子ＤＱに出力するデータ出力回路ＤＯＵＴと、データ端子ＤＱで受ける書き込みデータをデータバスＤＢに出力するデータ入力回路ＤＩＮとを有している。図では、１ビットのデータ端子ＤＱに対応するデータ入出力回路１８Ａを示している。
【００６３】
データ出力回路ＤＯＵＴは、出力バッファＢＵＦおよび出力バッファＢＵＦの動作を制御するインバータ、ＮＡＮＤゲート、ＮＯＲゲートを有している。出力バッファＢＵＦは、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの接続ノードは、データ端子ＤＱに接続されている。出力バッファＢＵＦは、正常信号ＮＲＭＺが高論理レベルに活性化されているときに、データ端子ＤＱをデータバスＤＢの論理レベルに応じて、高論理レベル（ＶＤＤ）または低論理レベル（ＶＳＳ）に設定する。一方、出力バッファＢＵＦは、正常信号ＮＲＭＺが低論理レベルに非活性化されているときに、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタをオフする。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのオフにより、データ端子ＤＱは、データバスＤＢの値にかかわりなくフローティング状態に設定される。すなわち、データ出力回路ＤＯＵＴは、正常信号ＮＲＭＺが活性化されているときに、データを正常に出力し、正常信号ＮＲＭＺが非活性化されているときに、データの出力を禁止し、データ端子ＤＱをフローティング状態に設定することで異常動作を実行する。この異常動作は、ＬＳＩテスタ等により、データ端子ＤＱの信号値をモニタすることにより、ＦＣＲＡＭの外部から認識可能である。
【００６４】
以上、第５の実施形態においても、上述した第１および第２実施形態と同様の効果を得ることができる。さらに、この実施形態では、テストモード信号ＴＥＳＺおよびパス信号ＰＡＳＺに応じて、データ出力回路ＤＯＵＴに異常動作を実行させることにより、ＦＣＲＡＭが不良であることを容易に認識できる。データ信号は、正常信号ＮＲＭＺが非活性化されているときに全く出力されない。このため、簡易なテスト装置を用いてＦＣＲＡＭに書き込み動作および読み出し動作を実行することにより、ＦＣＲＡＭが不良であることを認識できる。
【００６５】
なお、上述した第２−第５実施形態では、本発明をＦＣＲＡＭ等の半導体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、マイクロコンピュータ等のロジックＬＳＩに適用してもよい。また、第５の実施形態に、第２の実施形態の冗長ヒューズ回路２４、アドレス比較回路２６、冗長制御回路ＲＣＮＴ、冗長メモリセルＭＣ、冗長ワード線ＲＷＬ等を形成してもよい。さらに、本発明を適用するＦＣＲＡＭは、ＳＲＡＭタイプでなく、クロック同期式のＳＤＲＡＭタイプでもよい。
【００６６】
上述した第５の実施形態では、正常信号ＮＲＭＺが非活性化されているときに、データの出力を禁止する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、正常信号ＮＲＭＺが非活性化されているときに、高論理レベルに固定されたデータを出力してもよく、低論理レベルに固定されたデータを出力してもよい。
【００６７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
内部回路のテストがパスしたときにプログラムされる第１プログラム部を有し、前記第１プログラム部のプログラムによりパス信号を活性化するプログラム回路と、
外部制御により動作モードを通常動作モードとテストモードとに切り替え可能なモード設定回路と、
前記通常動作モード中に前記パス信号が非活性化されているときに、前記内部回路のうち一部の回路に正常動作と異なる異常動作を実行させ、前記テストモード中または前記パス信号が活性化されているときに、前記一部の回路の前記異常動作を禁止し、前記正常動作を実行させる状態制御回路とを備え、
前記異常動作は、半導体集積回路の外部から認識可能な動作であることを特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
前記異常動作は、前記正常動作時の電源電流よりも多い電源電流を消費する動作であることを特徴とする半導体集積回路。
（付記３）
付記２記載の半導体集積回路において、
前記通常動作モード中および前記テストモード中に移行可能であり、前記内部回路中の制御回路の動作を停止するローパワーモードを備え、
前記異常動作は、前記通常動作モード中に前記パス信号が非活性化されているときで、前記ローパワーモード中のみ実行されることを特徴とする半導体集積回路。
（付記４）
付記１記載の半導体集積回路において、
前記内部回路からのデータを出力するデータ出力回路を前記一部の回路として備え、
前記データ出力回路は、前記通常動作モード中に前記パス信号が非活性化されているときに、データの出力を禁止することで前記異常動作を実行し、前記テストモード中または前記パス信号が活性化されているときにデータを出力することを特徴とする半導体集積回路。
（付記５）
付記１記載の半導体集積回路において、
前記第１プログラム部は、レーザ光の照射によりプログラムされるヒューズを備えていることを特徴とする半導体集積回路。
（付記６）
付記１記載の半導体集積回路において、
前記第１プログラム部は、過電圧または過電流によりプログラムされるヒューズを備えていることを特徴とする半導体集積回路。
（付記７）
付記１記載の半導体集積回路において、
前記第１プログラム部は、電気的にプログラム可能な不揮発性のメモリセルを備えていることを特徴とする半導体集積回路。
（付記８）
付記１記載の半導体集積回路において、
リアルメモリセルおよび冗長メモリセルと、
不良のリアルメモリセルを示す不良アドレスを記憶する第２プログラム部と、
前記リアルメモリセルをアクセスするために供給されるアドレスが、前記第２プログラム部に記憶された不良アドレスのときに、前記リアルメモリセルのアクセスを禁止し、代わりに前記冗長メモリセルのアクセスを許可する冗長制御回路とを備え、
前記第１および第２プログラム部は、同じ材質のヒューズを備えていることを特徴とする半導体集積回路。
（付記９）
外部制御により動作モードを通常動作モードとテストモードとに切り替え可能なモード設定回路と、内蔵する第１プログラム部がプログラムされているときにパス信号を活性化するプログラム回路と、前記通常動作モード中に前記パス信号が非活性化されているときに正常動作と異なる異常動作を実行する内部回路とを備えた半導体装置のテスト方法であって、
前記モード設定回路の設定により前記通常動作モードから前記テストモードに切り替え、前記内部回路をテストするテスト工程と、
テストをパスした半導体集積回路のみ前記第１プログラム部をプログラムするプログラム工程を備えていることを特徴とする半導体集積回路のテスト方法。
（付記１０）
付記９記載の半導体集積回路のテスト方法において、
前記テスト工程は、複数のサブテスト工程を備え、
前記プログラム工程は、最後のサブテスト工程の後に実施されることを特徴とする半導体集積回路のテスト方法。
（付記１１）
付記９記載の半導体集積回路のテスト方法において、
前記テスト工程は、
冗長回路により不良の救済が可能か否かを判定する第１テスト工程と、
不良の救済が可能と判定された半導体集積回路の救済を実施する救済工程と、
不良が救済されたことを確認する第２テスト工程とを備え、
前記プログラム工程は、前記救済工程とともに前記第２テスト工程の前に実施されることを特徴とする半導体集積回路のテスト方法。
（付記１２）
付記９記載の半導体集積回路のテスト方法において、
前記テスト工程および前記プログラム工程は、ウエハ状態の半導体集積回路に対して実施されることを特徴とする半導体集積回路のテスト方法。
（付記１３）
付記９記載の半導体集積回路のテスト方法において、
前記テスト工程は、
冗長回路により不良の救済が可能か否かを判定する第１テスト工程と、
不良の救済が可能と判定された半導体集積回路の救済を実施する救済工程と、
不良が救済されたことを確認する第２テスト工程と、
第２テスト工程をパスした半導体集積回路をパッケージングするパッケージング工程と、
パッケージされた半導体集積回路の動作を確認する第３テスト工程とを備え、
前記プログラム工程は、前記第３テスト工程の後に実施されることを特徴とする半導体集積回路のテスト方法。
（付記１４）
付記１３記載の半導体集積回路のテスト方法において、
前記プログラム工程は、過電圧または過電流によりプログラムされるヒューズを有する前記第１プログラム部をプログラムすることにより実施されることを特徴とする半導体集積回路のテスト方法。
【００６８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明
の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００６９】
本発明は、ヒューズ等のプログラム回路を有する半導体集積回路に適用可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した状態制御回路の動作を示す説明図である。
【図３】第１の実施形態の半導体集積回路のテスト方法を示すフロー図である。
【図４】半導体集積回路を購入したユーザの受け入れ検査を示すフロー図である。
【図５】本発明の第２の実施形態を示すブロック図である。
【図６】図５に示した状態制御回路の詳細を示す回路図である。
【図７】図５に示した状態制御回路の詳細を示す説明図である。
【図８】第２の実施形態の半導体集積回路のテスト方法を示すフロー図である。
【図９】第３の実施形態の半導体集積回路のテスト方法を示すフロー図である。
【図１０】第４の実施形態の半導体集積回路のテスト方法を示すフロー図である。
【図１１】第４の実施形態の半導体集積回路のテスト方法を示すフロー図である。
【図１２】本発明の第５の実施形態を示すブロック図である。
【図１３】図１２に示した状態制御回路およびデータ入出力回路の詳細を示す回路図である。
【符号の説明】
【００７１】
１‥プログラム回路；２‥モード設定回路；３‥状態制御回路；４‥内部回路；１０‥コマンドデコーダ；１２‥モードレジスタ；１４‥プログラム回路；１６‥アドレス入力回路；１８‥データ入出力回路；２０‥状態制御回路；２２‥コア制御回路；２４‥冗長ヒューズ回路；２６‥アドレス比較回路；２８‥メモリコア；ＤＯＵＴ‥データ出力回路；ＭＣ‥メモリセル；ＰＡＳＺ‥パス信号；ＲＣＮＴ‥冗長制御信号；ＲＭＣ‥冗長メモリセル
【図１】
2008051710.tif 000003
【図２】
2008051710.tif 000004
【図３】
2008051710.tif 000005
【図４】
2008051710.tif 000006
【図５】
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【図６】
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【図７】
2008051710.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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