(57)【要約】      （修正有）【課題】静電放電のＥＳＤサージによる破壊を防止することができる高耐圧な静電保護素子及びこの静電保護素子を備えた半導体装置の提供。【解決手段】静電保護素子１は、半導体基体１０に形成された第１導電型の第１領域１２と、この第１領域１２に所定の間隔をもって形成された第１導電型の第１ウェル領域１３及び第２導電型の第２ウェル領域１４と、前記第１ウェル領域１３に形成され、この第１ウェル領域１３よりも濃度が高い第１導電型の第２領域１９ａ、１９ｂと、前記第２ウェル領域１４に形成された第１導電型の第３領域１８と、前記第２ウェル領域１４上に絶縁膜１５ｂを介して配置された第１電極６ｂとを備えた静電保護素子であって、前記第２領域１９ａ、１９ｂを除く前記第１ウェル領域１３上に絶縁膜１５ａを介して配置された第２電極６ａを設け、前記第１電極６ｂと前記第２電極６ａとを接続したことを特徴とする。【選択図】図１
2008181945.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体に形成された第１導電型の第１領域と、この第１領域に所定の間隔をもって形成された第１導電型の第１ウェル領域及び第２導電型の第２ウェル領域と、前記第１ウェル領域に形成され、この第１ウェル領域よりも濃度が高い第１導電型の第２領域と、前記第２ウェル領域に形成された第１導電型の第３領域と、前記第１ウェル領域と前記第３領域との間の前記第２ウェル領域上に絶縁膜を介して配置された第１電極とを備えた静電保護素子であって、
前記第２領域を除く前記第１ウェル領域上に絶縁膜を介して配置された第２電極を設け、
前記第１電極と前記第２電極とを接続した
ことを特徴とする静電保護素子。
【請求項２】
前記第１電極の面積を、前記第２電極の面積より大きくした
ことを特徴とする請求項１に記載の静電保護素子。
【請求項３】
前記第１電極下の絶縁膜の膜厚を、前記第２電極下の絶縁膜の膜厚より薄くした
ことを特徴とする請求項１に記載の静電保護素子。
【請求項４】
静電保護素子と、この静電保護素子で保護される被保護回路を備える半導体装置において、
前記静電保護素子は、半導体基体に形成された第１導電型の第１領域と、この第１領域に所定の間隔をもって形成された第１導電型の第１ウェル領域及び第２導電型の第２ウェル領域と、前記第１ウェル領域に形成され、この第１ウェル領域よりも濃度が高い第１導電型の第２領域と、前記第２ウェル領域に形成された第１導電型の第３領域と、前記第１ウェル領域と前記第３領域との間の前記第２ウェル領域上に絶縁膜を介して配置された第１電極と、前記第２領域を除く前記第１ウェル領域上に絶縁膜を介して配置された第２電極を備え、前記第１電極と前記第２電極とを接続した
ことを特徴とする半導体装置。
【請求項５】
前記被保護回路の動作時に前記第１電極と前記第２電極を接地電位にするコトロール回路を備えた
ことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電保護素子及び静電保護素子を備える半導体装置に関する。
【背景技術】
【０００２】
一般に半導体集積回路（ＩＣ）は、静電放電（ＥＳＤ）に弱いため容易に破壊される問題がある。静電放電であるＥＳＤサージの最も一般的な発生源の一つは、２０００Ｖの静電気を蓄積する人間の体であってユーザが静電対策を行わずに半導体集積回路を収めているＩＣパッケージを取扱うことによって、急激なＥＳＤサージの印加が生じ、半導体集積回路を構成する各回路や各素子の物理的な破壊を発生させることとなっていた。静電放電により誘起されたＥＳＤサージは、半導体集積回路の電界効果トランジスタ（ＦＥＴ）のゲート酸化膜を破壊することが多く、特にゲート酸化膜は、絶縁強度が１０Ｅ７Ｖ／ｃｍよりも大きい場合に破壊されることとなっていた。また、ＥＳＤサージは、ＰＮ接合を劣化させて半導体集積回路を破壊する場合もあった。
【０００３】
このような静電放電から半導体集積回路を保護する一般的な方法は、ＥＳＤサージを被保護回路からそらせる目的で、半導体集積回路と電極パッドの経路間をシャントして抵抗性経路となるダイオードである静電保護素子を挿入することである。
【０００４】
または、電極パッドと半導体集積回路間の所望のラインに対して電界効果トランジスタである静電保護素子を接続して、ゲート制御型ドレインアバランシェブレークダウンモードで制御することでＥＳＤサージを逃がす方法がある。
【０００５】
あるいは、半導体集積回路にＥＳＤ保護回路を備える手法がとられている。図６に示すようにＥＳＤ保護回路１３０では、ＯＦＦ状態にしたＭＯＳトランジスタを入出力信号線１３３に接続している。このＥＳＤ保護回路１３０は、ゲート、ソースおよびｐウェル基板をそれぞれグランドに接地したｎ型ＭＯＳトランジスタ１３２のドレインを入出力信号線１３３に接続し、ゲート、ソースおよびｎウェル基板をそれぞれ外部供給電源（ＶＤＤ）に接続したｐ型ＭＯＳトランジスタ１３１のドレインを同じく入出力信号線１３３に接続した回路構成としている。接続された静電保護素子の２つのＭＯＳトランジスタ１３１，１３２はともにＯＦＦ状態にあるため、通常動作時には何ら電流を流さず、一方、ＥＳＤによるサージ電流が流入した場合はＭＯＳトランジスタが高サージ電流を流すことにより半導体集積回路を保護することとなっている(例えば、特許文献１参照)。
【特許文献１】特開２００３−１３３４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年家庭用テレビジョン受像機の大型化に伴い、半導体分野においても高耐圧駆動用ＩＣ、例えば高耐圧ディスプレイドライバ用ＩＣを形成できる高耐圧プロセスが開発されており、このような高耐圧プロセスで形成された駆動用ＩＣは、高耐圧ＭＯＳトランジスタを備えており、この高耐圧ＭＯＳトランジスタを静電保護素子として使用した場合では、図６に示す電流−電圧特性から、高耐圧に耐えうるようにブレークダウン電圧（図７  領域ｂ参照）が高く設定されることとなっていた。したがって、ＥＳＤサージが印加されると高耐圧化した静電保護素子は、電流−電圧特性において、スナップバックした瞬間（図７  領域ａ参照）、少ない電流でもブレークダウン電圧（図７  領域ｂ参照）に到達してしまい、ＭＯＳトランジスタ自体が破壊されてしまうという問題を有していた。
【０００７】
本発明は、上述の点に鑑み、静電放電のＥＳＤサージによる破壊を防止することができる高耐圧な静電保護素子及びこの静電保護素子を備えた半導体装置を提供するものである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に記載の発明は、静電保護素子は、半導体基体に形成された第１導電型の第１領域と、この第１領域に所定の間隔をもって形成された第１導電型の第１ウェル領域及び第２導電型の第２ウェル領域と、前記第１ウェル領域上に形成され、この第１ウェル領域よりも濃度が高い第１導電型の第２領域と、前記第２ウェル領域上に形成された第１導電型の第３領域と、前記第１ウェル領域と前記第３領域との間の前記第２ウェル領域上に絶縁膜を介して配置された第１電極とを備えた静電保護素子であって、前記第２領域を除く前記第１ウェル領域上に絶縁膜を介して配置された第２電極を設け、前記第１電極と前記第２電極とを接続したことを特徴とする。
【０００９】
請求項２に記載の発明は、請求項１に記載の発明において、前記第１電極の面積を、前記第２電極の面積より大きくしたことを特徴とする。
【００１０】
請求項３に記載の発明は、請求項１に記載の発明において、前記第１電極下の絶縁膜の膜厚を、前記第２電極下の絶縁膜の膜厚より薄くしたことを特徴とする。
【００１１】
請求項４に記載の発明は、静電保護素子と、この静電保護素子で保護される被保護回路を備える半導体装置において、前記静電保護素子は、半導体基体に形成された第１導電型の第１領域と、この第１領域に所定の間隔をもって形成された第１導電型の第１ウェル領域及び第２導電型の第２ウェル領域と、前記第１ウェル領域上に形成され、この第１ウェル領域よりも濃度が高い第１導電型の第２領域と、前記第２ウェル領域上に形成された第１導電型の第３領域と、前記第１ウェル領域と前記第３領域との間の前記第２ウェル領域上に絶縁膜を介して配置された第１電極と、前記第２領域を除く前記第１ウェル領域上に絶縁膜を介して配置された第２電極を備え、前記第１電極と前記第２電極とを接続したことを特徴とする。
【００１２】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記被保護回路の動作時に前記第１電極と前記第２電極を接地電位にするコトロール回路を備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、半導体基体に形成された第１導電型の第１領域と、この第１領域に所定の間隔をもって形成された第１導電型の第１ウェル領域及び第２導電型の第２ウェル領域と、前記第１ウェル領域上に形成され、この第１ウェル領域よりも濃度が高い第１導電型の第２領域と、前記第２ウェル領域上に形成された第１導電型の第３領域と、前記第１ウェル領域と前記第３領域との間の前記第２ウェル領域上に絶縁膜を介して配置された第１電極とを備えた静電保護素子であって、前記第２領域を除く前記第１ウェル領域上に絶縁膜を介して配置された第２電極を設け、前記第１電極と前記第２電極とを接続することで、ＥＳＤサージが印加された場合、第２電極に印加される電圧よりも小さい電圧を第１電極に印加して静電保護素子を動作するので、ＥＳＤサージに強い静電保護素子を得ることができる。
【発明を実施するための最良の形態】
【００１４】
本実施の形態に係る静電保護素子は、半導体基体に形成された第１導電型の第１領域と、この第１領域に所定の間隔をもって形成された第１導電型の第１ウェル領域及び第２導電型の第２ウェル領域と、第１ウェル領域に形成され、この第１ウェル領域よりも濃度が高い第１導電型の第２領域と、第２ウェル領域上に形成された第１導電型の第３領域と、第１ウェル領域と第３領域との間の第２ウェル領域に絶縁膜を介して配置された第１電極とを備えた静電保護素子であって、第２領域を除く第１ウェル領域上に絶縁膜を介して配置された第２電極を設け、第１電極と第２電極とを接続している。
【００１５】
したがって、ＥＳＤサージが印加された場合、第２電極の電位に印加される電位よりも小さい電位を第１電極に印加して静電保護素子を動作するので、ＥＳＤサージを逃がすことができ、ＥＳＤサージに強い静電保護素子を得ることができる。また、第２領域の印加電圧時に発生する空乏層が第１ウェル領域と第１領域（いわゆるオフセット領域）に広がることで、電界を緩和して高耐圧化を図ることができる。
【００１６】
ここで、第１電極に印加される電位は、第２電極に印加される電圧によって決まる。すなわち、第１電極と第１電極下の第２ウェル領域（第２ウェル領域上と第１領域上とに跨って第１電極が形成される場合には、第１電極と第１電極下の第２ウェル領域及び第１領域）により構成される容量（以下、第１電極の容量値」とする。）と第２電極と第１ウェル領域とにより構成される容量（以下、「第２電極の容量値」とする。）との比（以下、単に「容量比」と呼ぶことがある。）によって決まることになる。
【００１７】
この容量比は、例えば、第１電極の面積と第２電極の面積との面積比を変更することによって変えることができる。従って、第１電極の面積を第２電極の面積より大きくすることによって、第１電極に印加される電位を第２電極に印加される電圧に比べて低くすることができ、この低い電位により静電保護素子が動作されて、第３領域、第２ウェル領域、第１領域、第１ウェル領域、第２領域との間に電流が流れることにより静電破壊を防ぐことができる。
【００１８】
また、容量比の変更は、第１電極の面積と第２電極の面積との比を変更するのではなく、第１電極下の絶縁膜の膜厚と第２電極下の絶縁膜の膜厚の比を変更することによっても行うことができる。
【００１９】
したがって、第１電極下の絶縁膜の膜厚を第２電極下の絶縁膜の膜厚より薄くすることによって、第１電極に印加される電位を第２電極に印加される電圧に比べて低くすることができ、この低い電位により静電保護素子が動作されて、第３領域、第２ウェル領域、第１領域、第１ウェル領域、第２領域との間に電流が流れることにより静電破壊を防ぐことができる。
【００２０】
本実施の形態に係る半導体装置は、上記静電保護素子と、この静電保護素子で保護される被保護回路を備える半導体装置において、静電保護素子は、半導体基体に形成された第１導電型の第１領域と、この第１領域に所定の間隔をもって形成された第１導電型の第１ウェル領域及び第２導電型の第２ウェル領域と、第１ウェル領域に形成され、この第１ウェル領域よりも濃度が高い第１導電型の第２領域と、第２ウェル領域に形成された第１導電型の第３領域と、第１ウェル領域と前記第３領域との間の第２ウェル領域上に絶縁膜を介して配置された第１電極と、第２領域を除く第１ウェル領域上に絶縁膜を介して配置された第２電極を備え、第１電極と第２電極とを接続している。
【００２１】
したがって、ＥＳＤサージが印加された場合、第２電極に印加される電圧よりも小さい電圧を第１電極に印加して静電保護素子を動作するため、ＥＳＤサージから半導体装置の破壊を防ぐことができる。
【００２２】
また、被保護回路の動作時に第２電極と第１電極を接地部に接続して接地電位にし、被保護回路の非動作時には第２電極と第１電極を接地部から切り離すコントロール回路を備えている。
【００２３】
したがって、被保護回路の動作時においても静電保護を行うことができ、常に半導体装置の破壊を防ぐことができる。ＥＳＤ耐性に強い半導体装置を得ることができる。
【００２４】
以下、図面を参照して本発明の一実施例を説明する。本実施の形態に係る静電保護素子の一例として、ＭＯＳトランジスタ構造を用いて説明する。図１は、本実施の形態に係る静電保護素子を示す構成図である。図２は、本実施の形態に係る静電保護素子を示す回路図である。
【００２５】
本実施の形態に係る静電保護素子１は、図１に示すように、低濃度ｎ−の第２ウェル領域（第１導電型の第１ウェル領域の一例に相当）１３内に高濃度ｎ＋の２つのドレイン領域（第１導電型の第２領域の一例に相当）１９ａ、１９ｂを作りこみ、第２ウェル領域１３の表面に電位取出し絶縁膜１５ａ（第２電極下の絶縁膜の一例に相当）を介して電位取出し電極６ａ（第２電極の一例に相当）を備える。さらにｐ型の第３ウェル領域１４（第２導電型の第２ウェル領域の一例に相当）内にｐ型バックゲート領域１７及びｎ型ソース領域１８（第１導電型の第３領域の一例に相当）を作り込み、第１ウェル領域１２の表面と第３ウェル領域１４の表面とフィールド絶縁層１１の表面にあたる部分にゲート絶縁膜１５ｂ（第１電極下の絶縁膜の一例に相当）を介してゲート電極膜１６ｂからなるゲート電極６ｂ（第１電極の一例に相当）を備える構造である。第１ウェル領域１２に所定の間隔をもって第２ウェル領域１３と第３ウェル領域１４が形成される。例えばｐ型のシリコン半導体基板１０（半導体基体の一例に相当）である上の、ｎ型の第１ウェル領域１２（第１導電型の第１領域の一例に相当）表面には、素子分離領域１１、例えば選択酸化（いわゆるＬＯＣＯＳ）によるフィールド絶縁層１１で分離した素子形成領域が形成される。
【００２６】
さらに、本実施の形態に係る静電保護素子１は、図２に示すように、第１ドレイン領域１９ａ上のドレイン電極２２ａと第２ドレイン領域１９ｂ上のドレイン電極２２ｂとを電気的に共通に接続し、一方のドレイン電極２２ａに電極パッド９を電気的に接続する。次にコントロール回路８に電位取出し電極６ａとゲート電極６ｂが電気的に共通に接続される。ｐ型ウェル領域１４に形成されるｎ型ソース領域１８のソース電極２１及びｐ型バックゲート領域１７のバックゲート電極２０は接地部７に接続されることで得られる。
【００２７】
容量比は、電位取出し電極６ａの容量値Ｃ１とゲート電極６ｂの容量値Ｃ２からなっており、すなわち、電位取出し電極６ａの面積Ｓ１、ゲート電極６ｂの面積Ｓ２、電位取出し絶縁膜１５ａの膜厚ｄ１、ゲート絶縁膜１５ｂの膜厚ｄ２により、適宜決定される。
【００２８】
ここで、電位取出し電極６ａの容量をＣ１、ゲート電極６ｂの容量をＣ２、電極パッド９に印加する電圧をＶ１、ゲート絶縁膜破壊電界をＥｇ、電位取出し絶縁膜１５ａ及びゲート絶縁膜１５ｂの膜厚ｄが共通とすると、容量比の関係は、以下の式で表される。
容量比＝Ｃ２／Ｃ１＝Ｖ１／（Ｅｇ×ｄ）・・・・（１）
【００２９】
先の式（１）から導出される容量比と電極パッド９に印加する電圧Ｖ１を用いることで、ゲート電極の電圧Ｖ２は、以下の式で求められる。なお、ゲート電極の電圧Ｖ２とは、接地電位に対するゲート電極６ｂの電位である。
Ｖ２＝Ｖ１／容量比・・・・（２）
したがって、電極パッド９に高電圧のＥＳＤサージの電圧Ｖ１が印加されても、電位取出し電極６ａの容量値Ｃ１とゲート電極６ｂの容量値Ｃ２を調整することで、電極パッド９に印加される電圧Ｖ１よりも小さい電圧Ｖ２をゲート電極６ｂに印加して静電保護素子１を動作するので、素子破壊をおこすことなく、ＥＳＤ電圧を逃がすことができる。例えば、電位取出し電極６ａの容量値Ｃ１＝７．５とゲート電極６ｂの容量値Ｃ２＝２００として、Ｖ１＝２００Ｖが印加される場合、Ｖ２＝７．５Ｖとなり、ゲート電圧は絶対最大定格に収めることできる。また、電位取出し電極６ａの容量値Ｃ１＝０．６とゲート電極６ｂの容量値Ｃ２＝１６として、Ｖ１＝１６Ｖが印加される場合、Ｖ２＝０．６Ｖとなり静電保護素子１が動作してＥＳＤから保護することができる。
【００３０】
図３は、本実施の形態に係る静電保護素子１と被保護素子４２を備えた半導体装置４１を示す構成図である。本実施の形態に係る半導体装置４１は、静電保護素子１と静電保護素子１で保護される被保護回路４２で構成されている。この静電保護素子１は、電極パッド９と被保護回路４２間をシャントするように接続されている。さらに、静電保護素子１には、コントロール回路８（図１参照）が接続されている。
【００３１】
コントロール回路８は、非保護回路４２の動作・非動作状態に応じて、静電保護素子１を制御する。
【００３２】
本実施の形態に係る半導体装置４１の動作を具体的に説明する。特にＥＳＤサージが電極パッド９から印加された場合を説明する。
【００３３】
被保護回路４２は非動作状態であり、ＥＳＤサージの電圧Ｖ１が印加される場合を説明する。コントロール回路８は、非動作状態である。容量比は、電位取出し電極６ａの容量値Ｃ１の方がゲート電極６ｂの容量値Ｃ２より小さく設定する。電極パッド９より印加したＥＳＤサージの電圧Ｖ１は、電位取出し電極６ａの面積Ｓ１とゲート電極６ｂの面積Ｓ２からなる容量比によって決められることにより、この電位取出し電極６ａに印加されるＥＳＤサージの電圧Ｖ１はゲート電極６ｂにより小さい電圧Ｖ２として印加する。すなわち変換された低い電圧Ｖ２は、静電保護素子１のゲート電極６ｂをオンし、ゲート電極６ｂ直下のｐ型第３ウェル領域１４のチャネルが開いて、ｎ型ソース領域１８からゲート電極６ｂ直下チャネルからｎ型第１ウェル領域１２の表面部分を経て、第２ウェル領域１３を経て、ソース・ドレイン間に電流が流れる。または電位取出し絶縁膜１５ａの膜厚ｄ１とゲート絶縁膜１５ｂの膜厚ｄ２からなる容量比を変えることで同様の効果を得ることができる。
【００３４】
被保護回路４２は動作状態であり、ＥＳＤサージの電圧Ｖ１が印加される場合を説明する。コントロール回路８は、電位取出し電極６ａとゲート電極６ｂを共通に接地電位にするように接地部７に接続する。電極パッド９より印加したＥＳＤサージの電圧Ｖ１は、電位取出し電極６ａとゲート電極６ｂを電気的に接続して接地部７に印加する。被保護回路４２が動作状態のときは、ゲート電極６ｂと電位取出し電極６ａからなる容量比に依存することなく、接地電位となる。このようにゲート電極６ｂとソース電極２１を共通に接地部７に接続する構造をＧＧＭＯＳ（Gate Granded MOS）という。
【００３５】
本実施の形態に係る静電保護素子１によれば、電位取出し電極６ａの面積Ｓ１をゲート電極６ｂの面積Ｓ２よりも小さくし、電極パッド９から入ったＥＳＤサージの電圧Ｖ１を容量比に違いによって、電位取出し電極６ａに印加される電圧よりも小さい電圧Ｖ２とすることでゲート電極６ｂに印加して静電保護素子１を動作させる。電流−電圧特性において、高いブレークダウン電圧でスナップバックする前（接合耐圧より低いところ）にＥＳＤ電流を逃がすことができるため静電保護素子１の破壊を防ぐことが可能になる。
【００３６】
または、上述したように容量値は、電位取出し電極６ａ及びゲート電極６ｂの面積を変えることで得ることができたが、代わりに２つの電位取出し絶縁膜１５ａの厚さとゲート絶縁膜１５ｂの厚さを変えることにより得ることができる。電極パッド９から入ったＥＳＤサージは、２つの容量値の容量比よって、電位取出し電極６ａに印加される電圧よりも小さい電圧をゲート電極６ｂに印加して、静電保護素子１を動作することにより、素子破壊をおこすことなくＥＳＤ電流を逃がすことができる。
【００３７】
本実施の形態に係る半導体装置４１によれば、従来の高耐圧ＭＯＳトランジスタ構造の静電保護素子は、電流−電圧特性スナップバックするまでの電圧が高く設定されＥＳＤ耐性が弱かったが、本半導体装置４１であれば、被保護回路４２の非動作時、電流−電圧特性において電極パッド９から入ったＥＳＤサージがより高い電圧になる前に容量比の違いによって十分低い電圧に変換した後、静電保護素子１のＶｔｈをオンさせることで、高いブレークダウン電圧でスナップバックする前にＥＳＤサージを逃がしてしまい、静電保護素子１の破壊を防ぐことができる。ＥＳＤに対して耐性向上効果が得られる。また、被保護回路４２の動作時は、コントロール回路８よって電位取出し電極６ａとゲート電極６ｂが接地部７に接続されてＧＧＭＯＳ（Gate Granded MOS）として動作することより電極パッド９からの印加電圧を安定的に接地部７に逃がすことができる。
【００３８】
本実施の形態に係る半導体装置４１は、電極パッド９と被保護回路４２間をシャントするように静電保護素子１を接続したが、半導体装置４１内の内部回路の配線レイアウトによって、静電保護素子１の接続位置を適宜決めることができる。本半導体装置は、半導体集積回路を含むものである。
【００３９】
次にＭＯＳトランジスタ構造を用いた静電保護素子の製造方法について説明する。
図４は、本実施の形態に係る静電保護素子１の製造方法を示す工程図である。
先ず、図４（Ａ）に示すように、第２導電型、例えばｐ型シリコン半導体基体１０を用意し、フォトリソグラフィ技術及びイオンインプラテーション技術を用いて、このｐ型シリコン半導体基体１０の一主面に熱酸化による選択酸化（ＬＯＣＯＳ）処理してフィールド絶縁層１１を形成する。例えば、フィールド絶縁層１１は酸化膜厚が２６０ｎｍ程度の酸化シリコン層を成膜し、フォトリソグラフィ技術により所要の形状を形成する。
【００４０】
次に、図４（Ｂ）に示すように、熱酸化により所要の厚さの絶縁膜３１を形成する。例えば、絶縁膜３１は膜厚３０ｎｍ程度の酸化シリコン膜を成膜して形成する。
【００４１】
次に、図４（Ｃ）に示すように、フォトリソグラフィ技術及びイオンインプラテーション技術を用いて、高耐圧なＭＯＳトランジスタを形成すべき素子形成領域に対応する領域上にフォトレジストマスク（図示せず）を形成し、フォトレジストマスクを介して、第１導電型の第１ウェル領域１２を形成する領域にイオン注入する。例えば、第１ウェル領域１２にはレジストマスクを介してリン(Ｐ)イオンを４×１０１２ｃｍ−２程度のドーズ量でイオンを注入する。さらに、フォトレジストマスクを除去した後、ｎ型第１ウェル領域１２は、１２００℃程度の熱処理を長時間行い形成する。
【００４２】
次に、図４（Ｄ）に示すように、フォトリソグラフィ技術及びイオンプラテーション技術を用いて、第１導電型の第２ウェル領域１３、第２導電型の第３ウェル領域１４を形成する。例えば、ｐ型第３ウェル領域１４は、レジストマスクを介してボロン（Ｂ）イオンを３×１０１２ｃｍ−２程度のドーズ量でイオン注入する。また、ｎ型第２ウェル領域１３は、レジストマスクを介してリン(Ｐ)イオンを４×１０１２ｃｍ−２程度のドーズ量でイオンを注入する。ｐ型第３ウェル領域１４の拡散領域の範囲は、一端をバックゲート領域１７側の素子分離領域１１直下まで拡散され、他端をドレイン領域１９ｂ側の素子分離領域１１から所要の間隔を隔てたゲート絶縁膜１５ｂ直下の領域に拡散される。この所要の間隔は狭くなるほど抵抗値が高くなるため、必要な特性によって適宜設計条件を決定する。
【００４３】
次に、図４（Ｅ）に示すように、熱酸化により形成したｐ型シリコン半導体基体１０の表面の絶縁膜３１である酸化シリコン膜を除去し、熱酸化により電位取出し絶縁膜１５ａ及びゲート絶縁膜１５ｂとなる絶縁膜３２を形成する。さらに、電位取出し電極膜１６ａ、ゲート電極膜１６ｂとなる電極膜３３を形成する。例えば、絶縁膜３２は１５ｎｍ程度のＳｉＯ２膜で形成する。続いてＣＶＤ（化学気相成長）法により電位取出し電極膜１６ａ及びゲート電極膜１６ｂとなる膜厚１００ｎｍ程度の多結晶シリコン膜を形成する。特に、フィールド絶縁層１１上に形成される電位取出し絶縁膜１５ａとゲート絶縁膜１５ｂとなる絶縁膜３２及び電位取出し電極膜１６ａとゲート電極膜１６ｂとなる多結晶シリコン膜３３は、一部テーパー状に形成される。
【００４４】
次に、図５（Ｆ）に示すように、フォトリソグラフィ技術及びＲＩＥ（反応性イオンエッチング）等の異方性エッチング技術を用いて、例えば、絶縁膜３２及び多結晶シリコン膜３３を選択除去し、電位取出し電極膜１６ａと電位取出し絶縁膜１５ａ及びゲート電極膜１６ｂとゲート絶縁膜１５ｂを形成する。このとき電位取出し電極６ａは、電位取出し絶縁膜１５ａを介し電位取出し電極膜１６ａからなり、ゲート電極６ｂはゲート絶縁膜１５ｂを介しゲート電極膜１６ｂからなる。容量比は、電位取出し電極６ａの容量値Ｃ１とゲート電極６ｂの容量値Ｃ２から得られる。この電位取出し電極６ａ及びゲート電極６ｂの容量値Ｃ１、Ｃ２は、電位取出し電極６ａの面積Ｓ１、ゲート電極６ｂの面積Ｓ２、もしくは電位取出し絶縁膜１５ａの膜厚ｄ１、ゲート絶縁膜１５ｂの膜厚ｄ２により、適宜決定される。例えば、ＥＳＤサージを変換する目的のため、電位取出し電極６ａの容量値Ｃ１は、ゲート電極６ｂの容量値Ｃ２より小さくなる容量比である。すなわち、図２に示すように、電位取出し電極６ａの面積Ｓ１は、ゲート電極６ｂの面積Ｓ２より小さくなる。
【００４５】
次に、図５（Ｇ）に示すように、フォトリソグラフィ技術及びイオンインプラ技術を用いて、例えば、ｐ型ウェル領域１４の電位取出し領域、いわゆるバックゲート領域１７に高濃度ｐ+の不純物イオンを注入する。例えば、ｐ型不純物はドーズ量１×１０１５ｃｍ−２程度のボロン（Ｂ）をイオン注入し、ｐ型バックゲート領域１７を形成する。
【００４６】
次に、図５（Ｈ）に示すように、フォトレジストマスクを除去した後、同様にフォトリソグラフィ技術及びイオンインプラ技術を用いて、ｎ型ウェル領域１３のドレイン領域１９ａ、１９ｂに高濃度ｎ+のｎ型不純物イオンを注入する。ｐ型ウェル領域１４のソース領域に高濃度ｎ+のｎ型不純物イオンを注入する。例えば、ドーズ量が５×１０１５ｃｍ−２程度の砒素（Ａｓ）をイオン注入し、ソース領域１８、ドレイン領域１９ａ、１９ｂを形成する。
【００４７】
次に、図５（Ｉ）に示すように、フォトリソグラフィ技術及びＲＩＥ技術を用いて、バックゲート領域１７、ソース領域１８に接続するバックゲート電極２０、ソース電極２１、ドレイン領域１９ａ、１９ｂに接続するドレイン電極２２ａ、２２ｂ、２つのフローティングゲートとなる電位取出し電極６ａ及びゲート電極６ｂの電極を形成する。バックゲート電極２０、ソース電極２１、ドレイン電極２２ａ、２２ｂ、電位取出し電極６ａ及びゲート電極６ｂの取り出し電極（図示せず）は、例えば、ＡｌＣｕなどを含み金属膜、等を蒸着し、フォトリソグラフィ技術及びＲＩＥ技術によってパターニングして形成することができる。その際、ソース電極２１とバックゲート電極２０を電気的に共通にして接地部（ＧＮＤ）７に接地し、２つのフローティングゲートとなる電位取出し電極６ａ及びゲート電極６ｂは、共通に電気的に接続させ、ドレイン電極２２ａに電極パッド９を電気的に接続するようにパターニング形成することができる。
【００４８】
このようにして目的の高耐圧な静電保護素子１を得ることができる。本静電保護素子１を用いる半導体装置４１では、ＥＳＤに強く破壊を防ぐことができる。
【００４９】
このように、高耐圧な静電保護素子１は、ドレイン領域１９ａ、１９ｂの印加電圧時に発生する空乏層が低濃度のｐウェル領域１４の右端から右側のｎウェル領域１２とｎウェル領域１３に（いわゆるオフセット領域）に広がることで、電界を緩和して高耐圧化を図ることができる。
【００５０】
なお、上述した静電保護素子１は、さらにバックゲート領域１７を設けて、バックゲート電極２０から接地部７に接続したが、バックゲート領域を設けずソース領域１８のみを設けた構造として、ソース電極２１を接地部７に接続した構造としてもよい。バックゲート領域１７を設けた構造とした場合は、電位取出し電極６ａに印加されるＥＳＤサージの電圧よりも小さい電圧をゲート電極６ｂに印加して、静電保護素子１のゲートをオンして動作させることにより素子破壊をおこすことなく、さらに安定的にＥＳＤサージを逃すことができる。
【００５１】
なお、上述においては、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。本実施の形態に係る静電保護素子としては、ＭＯＳトランジスタ構造を用いたものに限定されるものでない。
【００５２】
本実施の形態に係る静電保護素子１としては、ＬＣＤ駆動用ＩＣ、ＰＤＰ駆動用ＩＣ、パワーＩＣ、パワーマネジメントＩＣ等の半導体装置４１に用いることができる。例えばパワーマネジメントＩＣは、電圧、駆動電流も高いため内蔵されている出力トランジスタも大きいため、従来の静電保護素子（例えばダイオード）よりも出力トランジスタが大きな耐量を備えており、出力トランジスタ自身でＥＳＤ保護をしていたが、本静電保護素子を備えることで出力トランジスタの大きさに関係なくＥＳＤサージを電位取出し電極に印加される電圧よりも小さい電圧をゲート電極に印加して、静電保護素子を動作することにより、素子破壊をおこすことなくＥＳＤサージを逃がすことから有効にＥＳＤ保護動作を行うことができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態における静電保護素子の基本的な構成回路を示す図である。
【図２】本発明の実施の形態における静電保護素子の回路接続を示す図である。
【図３】本発明の実施の形態における半導体装置の基本的な構成を示す図である。
【図４】図１に示す半導体装置の製造工程を示す図（その１）である。
【図５】図１に示す半導体装置の製造工程を示す図（その２）である。
【図６】従来の静電保護回路の回路構成を示す図である。
【図７】従来の高耐圧なＭＯＳトランジスタの電流−電圧特性を示す図である。
【符号の説明】
【００５４】
１  静電保護素子
６ａ  電位取出し電極
６ｂ  ゲート電極
７  接地部
８  コントロール回路
９  電極パッド
１０  半導体基体
１１  フィールド絶縁膜
１２  ｎ型第１ウェル領域
１３  ｎ型第２ウェル領域
１４  ｐ型第３ウェル領域
１５ａ  電位取出し絶縁膜
１５ｂ  ゲート絶縁膜
１６ａ  電位取出し電極膜
１６ｂ  ゲート電極膜
１７  バックゲート領域
１８  ソース領域
１９ａ  第１ドレイン領域
１９ｂ  第２ドレイン領域
２０  バックゲート電極
２１  ソース電極
２２ａ、２２ｂ  ドレイン電極
３１  絶縁膜
３２  絶縁膜
３３  電極膜
【図１】
2008181945.tif 000003
【図２】
2008181945.tif 000004
【図３】
2008181945.tif 000005
【図４】
2008181945.tif 000006
【図５】
2008181945.tif 000007
【図６】
2008181945.tif 000008
【図７】
2008181945.tif 000009