(57)【要約】【課題】本発明はインターポーザを介して半導体チッブを実装基板に電気的に接続する構成とされた積層型パッケージ及びその製造方法に関し、容易かつ確実に狭ピッチ化に対応すると共に製造コストの低減を図ることを課題とする。【解決手段】基板１４Ａ，１５Ａに半導体素子２０，４０，４１が搭載された複数のパッケージ１１Ａ，１２Ａを接続部を用いて電気的に接続しつつ積層してなる積層型パッケージにおいて、前記接続部を柱状部材１３Ａとはんだ接合部２７，４７とにより構成し、柱状部材１３Ａにより下層パッケージ１１Ａに対して上層パッケージ１２Ａを支持する構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板に電子素子が搭載された複数のパッケージを、接続部を用いて電気的に接続しつつ積層してなる積層型パッケージにおいて、
前記接続部は、上層となる前記基板を下層となる前記基板上に支持する柱状部材を具備することを特徴とする積層型パッケージ。
【請求項２】
前記柱状部材は、はんだを用いて前記基板に接合されていることを特徴とする請求項１記載の積層型パッケージ。
【請求項３】
前記柱状部材は、銅製のピンであることを特徴とする請求項１又は２記載の積層型パッケージ。
【請求項４】
前記柱状部材は、弾性変形可能な材料よりなることを特徴とする請求項１又は２記載の積層型パッケージ。
【請求項５】
前記柱状部材は、少なくとも上層または下層のいずれか一方の前記基板に挿入されてなることを特徴とする請求項１乃至４のいずれか１項に記載の積層型パッケージ。
【請求項６】
基板に電子素子が搭載された複数のパッケージを、接続部を用いて電気的に接続しつつ積層する積層型パッケージの製造方法であって、
下層または上層となる前記基板の少なくとも一方に柱状部材を配設する配設工程と、
前記柱状部材により下層となる前記基板上に上層となる前記基板が支持されるよう積層し、該柱状部材と前記基板とを接合する接合工程と
を有することを特徴とする積層型パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型パッケージ及びその製造方法に係り、特に複数のパッケージを、接続部を用いて電気的に接続しつつ積層した積層型パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
近年、例えば特許文献１に開示されるような、複数の半導体素子や受動部品を一つのパッケージ内に纏めたシステムインパッケージと呼ばれるモジュール製品が商品化されるようになってきている。図７は、従来の一例であるシステムインパッケージ１００を示している。
【０００３】
同図に示すシステムインパッケージ１００は、下層パッケージ１１１の上部に上層パッケージ１１２を積層した構造を有している。下層基板１１４は、下層基板１１４の上面に半導体素子１２０がフリップチップ接続により搭載されており、また下面にははんだボール１１６が設けられている。更に、下層基板１１４の上面には、上部電極１１８が形成されている。
【０００４】
また、上層パッケージ１１２は、上層基板１１５上に半導体素子１４０，１４１が積層して搭載されており、各半導体素子１４０，１４１と上層基板１１５はワイヤ接続されている。また、各半導体素子１４０，１４１は樹脂封止された構成とされている。更に、上層基板１１５の下面には、下部電極１３８が形成されている。
【０００５】
そして、下層パッケージ１１１の上部に上層パッケージ１１２を搭載するには、上部電極１１８と下部電極１３８との間に積層用はんだボール１１３を設け、これにより下層パッケージ１１１と上層パッケージ１１２とを電気的に接続すると共に、下層パッケージ１１１上に上層パッケージ１１２を支持する構成としていた。
【特許文献１】特開平１１−００８４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した下層パッケージ１１１と上層パッケージ１１２との電気接続手段、及び下層パッケージ１１１上に上層パッケージ１１２を支持する手段として積層用はんだボール１１３を用いる構造では、下層パッケージ１１１と上層パッケージ１１２の離間距離は積層用はんだボール１１３の大きさ（直径）により決まることとなる。
【０００７】
このため、例えば下層パッケージ１１１において下層基板１１４上に複数の半導体素子を積層し、下層パッケージ１１１の高さが高くなった場合、これに伴って積層用はんだボール１１３の直径も大きくする必要がある。積層用はんだボール１１３は球形状であるため、積層用はんだボール１１３の直径を各パッケージ１１１，１１２の離間距離に対応させて大きくした場合、当然に各基板１１４，１１５の面方向（水平方向）に対しても積層用はんだボール１１３は大きくなる。
【０００８】
従って、下層基板１１４の上面に形成される上部電極１１８、及び上層基板１１５の下面に形成される下部電極１３８の面積も積層用はんだボール１１３の大きさに対応して広くする必要が生じる。このため、下層基板１１４の上面及び上層基板１１５の下面における配線ルールが積層用はんだボール１１３により大きく規制されてしまい、高密度化及びシステムインパッケージ１００の小型化を阻害する要因となってしまうという問題点があった。
【０００９】
また、積層用はんだボール１１３を用いて下層パッケージ１１１と上層パッケージ１１２の電気的及び機械的接続を行う方法では、信頼性を高めるために下層パッケージ１１１と上層パッケージ１１２との間にアンダーフィルレジンを挿入する必要がある。しかしながら、このアンダーフィルレジンの挿入処理は面倒で、またシステムインパッケージ１００のコストアップの原因となるという問題点もあった。
【００１０】
本発明は上記の点に鑑みてなされたものであり、上層となる基板と下層となる基板との離間距離に拘わらず配線の高密度化及び製品コストの低減を図りうる積層型パッケージ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１２】
請求項１記載の発明では、
基板に電子素子が搭載された複数のパッケージを、接続部を用いて電気的に接続しつつ積層してなる積層型パッケージにおいて、
前記接続部は、上層となる前記基板を下層となる前記基板上に支持する柱状部材を具備することを特徴とするものである。
【００１３】
また、請求項２記載の発明では、
請求項１記載の積層型パッケージにおいて、
前記柱状部材は、はんだを用いて前記基板に接合されていることを特徴とするものである。
【００１４】
また、請求項３記載の発明では、
請求項１又は２記載の積層型パッケージにおいて、
前記柱状部材は、銅製のピンであることを特徴とするものである。
【００１５】
また、請求項４記載の発明では、
請求項１又は２記載の積層型パッケージにおいて、
前記柱状部材は、弾性変形可能な材料よりなることを特徴とするものである。
【００１６】
また、請求項５記載の発明では、
請求項１乃至４のいずれか１項に記載の積層型パッケージにおいて、
前記柱状部材は、少なくとも上層または下層のいずれか一方の前記基板に挿入されてなることを特徴とするものである。
【００１７】
また、請求項６記載の発明では、
基板に電子素子が搭載された複数のパッケージを、接続部を用いて電気的に接続しつつ積層する積層型パッケージの製造方法であって、
下層または上層となる前記基板の少なくとも一方に柱状部材を立設する立設工程と、
前記柱状部材により下層となる前記基板上に上層となる前記基板が支持されるよう積層する積層工程と、
該柱状部材と前記基板とを接合する接合工程とを有することを特徴とするものである。
【発明の効果】
【００１８】
本発明によれば、複数のパッケージを電気的に接続しつつ積層する接続部が、上層となる基板を下層となる基板上に支持する柱状部材を具備する構成としたことにより、隣接する接続部間のピッチを狭ピッチ化することが可能となり、よって配線の高密度化、配線ルールの自由度の向上、及び積層型パッケージの小型化を図ることができる。また、基板間にアンダーフィル樹脂を設ける必要が無くなり、部品点数の削減及び低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００２０】
図１は、本発明の第１実施例である積層型パッケージ１０Ａを示している。同図に示す積層型パッケージ１０Ａは、大略すると下層パッケージ１１Ａ、上層パッケージ１２Ａ、及び接続部とにより構成されている。
【００２１】
下層パッケージ１１Ａは、下層基板１４Ａ、はんだボール１６、下部電極１７、上部電極１８、及び半導体素子２０等により構成されている。下層基板１４Ａは樹脂基板であり、絶縁性樹脂よりなる基板本体の上下面にめっき法等を用いて導体膜（例えばＣｕ膜）を形成した構成とされている。
【００２２】
この導体膜はエッチング等により所定の形状にパターニングされ、基板本体の上下面には配線が形成される。基板本体の下面に形成された下部配線（図に現れず）の一部は下部電極１７を構成し、また基板本体の上面に形成された上部配線１９の一部は上部電極１８を構成する。また、下部配線と上部配線１９は、基板本体を上下に貫通するよう形成されたビア（図示せず）により電気的に接続された構成とされている。
【００２３】
更に、下層基板１４Ａの下面には下部ソルダーレジスト３０が形成されると共に、上面には上部ソルダーレジスト２４が形成されている。上部ソルダーレジスト２４は上部電極１８と対向する位置に開口部が形成されており、下部ソルダーレジスト３０は下部電極１７の形成位置に開口部が形成されている。よって、各電極１７，１８は、この開口部を介して各ソルダーレジスト２４，３０から露出した構成となっている。
【００２４】
更に、下層基板１４Ａの下面には、積層型パッケージ１０Ａの外部接続端子として機能するはんだボール１６が形成されている。このはんだボール１６は、下部ソルダーレジスト３０に形成された開口部から露出した下部電極１７に設けられている。
【００２５】
半導体素子２０は例えばロジックＩＣであり、本実施例では下層基板１４Ａにフリップチップ接合により実装している。具体的には、半導体素子２０にはバンプ２２が設けられており、このバンプ２２を下層基板１４Ａの上面に形成された上部配線１９にフリップチップ接合することにより、半導体素子２０は下層基板１４Ａに実装される。また、半導体素子２０と下層基板１４Ａとの間には、接合信頼性を高めるためにアンダーフィル樹脂２３が配設されている。
【００２６】
一方、上層パッケージ１２Ａは、上層基板１５Ａ、半導体素子４０，４１、下部電極３７、上部電極３８、及び封止樹脂４９等により構成されている。上層基板１５Ａは樹脂基板であり、絶縁性樹脂よりなる基板本体の上下面にめっき法等を用いて導体膜（例えばＣｕ膜）を形成した構成とされている。
【００２７】
この導体膜はエッチング等により所定の形状にパターニングされ、基板本体の上下面には配線が形成される。基板本体の下面に形成された下部配線（図に現れず）の一部は下部電極３７を構成し、また基板本体の上面に形成された上部配線（図に現れず）の一部は上部電極３８を構成する。また、下部配線と上部配線は、基板本体を上下に貫通するよう形成されたビア（図示せず）により電気的に接続された構成とされている。
【００２８】
更に、上層基板１５Ａの下面には下部ソルダーレジスト６０が形成されると共に、上面には上部ソルダーレジスト４４が形成されている。上部ソルダーレジスト４４は上部電極３８と対向する位置に開口部が形成されており、下部ソルダーレジスト６０は下部電極３７の形成位置に開口部が形成されている。よって、各電極３７，３８は、この開口部を介して各ソルダーレジスト４４，６０から露出した構成となっている。
【００２９】
半導体素子４０，４１は例えばメモリＩＣであり、上層基板１５Ａ上にスペーサ４８を介して積層されて実装されている。また、各半導体素子４０，４１と上層基板１５Ａに形成された上部電極３８は、ワイヤ４５，４６により電気的に接続された構成とされている。
【００３０】
封止樹脂４９は、例えばエポキシ等の絶縁性樹脂であり、各半導体素子４０，４１及びワイヤ４５，４６を封止するよう形成されている。この封止樹脂４９は、例えばトランスファーモールド法を用いて形成することができる。
【００３１】
本実施例に係る積層型パッケージ１０Ａは、上記構成とされた上層パッケージ１２Ａを下層パッケージ１１Ａの上部に積層することにより、高密度化及び実装面積の小面積化を図った構成とされている。具体的には、上層パッケージ１２Ａは、接続部を用いて下層パッケージ１１Ａの上部に積層された構成とされている。
【００３２】
接続部は、下層パッケージ１１Ａ上に上層パッケージ１２Ａを支持すると共に、各パッケージ１１Ａ，１２Ａの電気的接続を行う機能を奏するものである。本実施例に係る積層型パッケージ１０Ａでは、この接続部を柱状部材１３Ａとはんだ接合部２７,４７とにより構成したことを特徴とするものである。以下、この柱状部材１３Ａとはんだ接合部２７,４７とにより構成される接続部について説明する。
【００３３】
本実施例に用いている半導体素子２０は、作動時に高温を発生するものである。このため、本実施例に係る積層型パッケージ１０Ａは、半導体素子２０の放熱性を高めるために下層パッケージ１１Ａに対して上層パッケージ１２Ａを離間させて配設することが望まれるものである。しかしながら、図７を用いて説明した従来システムインパッケージ１００の構成を適用した場合には、積層用はんだボール１１３が大型化してしまい高密度化及び小型化に反する等の問題点が生じることは前述した通りである。
【００３４】
しかしながら、本実施例では接続部を柱状部材１３Ａとはんだ接合部２７,４７とにより構成している。この柱状部材１３Ａは銅製の円柱形状を有したピンであり、その表面に金メッキ等の表面膜２８が施された構成とされている。この柱状部材１３Ａは、接合部として従来用いられていた「はんだ」に比べ硬く剛性の高い材質である。よって、小径であっても従来の積層用はんだボール１１３と同等の支持機能（下層パッケージ１１Ａ上に上層パッケージ１２Ａを支持する機能）を奏することができる。また、電気的特性においても、銅ははんだに比べて導電性が良好であるため、積層用はんだボール１１３に代えて柱状部材１３Ａを用いることにより、下層パッケージ１１Ａと上層パッケージ１２Ａとの間における電気的特性の向上を図ることができる。
【００３５】
柱状部材１３Ａの下端部は、下層パッケージ１１Ａに形成された上部電極１８にはんだを用いて接合される（この接合部分をはんだ接合部２７という）。また、柱状部材１３Ａの上端部は、上層パッケージ１２Ａに形成された下部電極３７にはんだを用いて接合される（この接合部分をはんだ接合部４７という）。これにより、柱状部材１３Ａ及びはんだ接合部２７，４７よりなる接続部により、上層パッケージ１２Ａは下層パッケージ１１Ａの上部に積層された構成となる。
【００３６】
上記のように本実施例に係る積層型パッケージ１０Ａは、柱状部材１３Ａを用いて下層パッケージ１１Ａ上に上層パッケージ１２Ａを積層する構成としている。この柱状部材１３Ａの直径（断面における直径）は、下層パッケージ１１Ａと上層パッケージ１２Ａとの離間距離に影響を受けることはなく、上層パッケージ１２Ａを支持しうる機械的強度からのみ決定することができる。
【００３７】
よって、下層パッケージ１１Ａと上層パッケージ１２Ａとの離間距離を大きくしても、従来において接続部として用いられていた積層用はんだボール１１３に比べ、本実施例で用いている柱状部材１３Ａはその直径を小さくすることができる。これにより、隣接する柱状部材１３Ａ間のピッチを狭ピッチ化することが可能となり、また上部電極１８及び下部電極３７の小面積化を図ることができるため、配線の高密度化、配線ルールの自由度の向上、及び積層型パッケージ１０Ａの小型化を図ることができる。また、下層パッケージ１１Ａと上層パッケージ１２Ａとの間にアンダーフィル樹脂を設ける必要が無くなり、部品点数の削減及び低コスト化を図ることも可能となる。
【００３８】
また、柱状部材１３Ａを弾性変形可能な構成或いは材料より形成することとしてもよい。この構成した場合には、下層パッケージ１１Ａ或いは上層パッケージ１２Ａの何れか一方に外力印加或いは応力発生が生じた場合、この外力や応力は柱状部材１３Ａが弾性変形することにより吸収され、他方のパッケージに伝達することを防止できる。よって、この構成とすることにより、外力及び応力に強い信頼性の高い積層型パッケージを実現することができる。
【００３９】
尚、上記した実施例では、柱状部材１３Ａを断面円形の円柱形状のものを用いた例を示したが、柱状部材１３Ａはこれに限定されるものではなく、断面矩形状、三角形状等の他の形状することも可能である。また、柱状部材１３Ａの断面積や長さを調整することにより、強度や弾性の度合いを変更することとしてもよい。更に、柱状部材１３Ａは必ずしも直線形状である必要はなく、例えば上記した弾性変形可能な構成とするために柱状部材１３Ａに湾曲部分を形成する等の構成としてもよい。
【００４０】
また、本実施例においてもはんだ接合部２７，４７として「はんだ」を用いているが、このはんだ接合部２７，４７は柱状部材１３Ａを各電極１８，３７に固定できる量であれば足る。よって、柱状部材１３Ａの各電極１８，３７への接合に「はんだ」を用いても、これによって従来のように高密度化や大型化が生じるものではない。
【００４１】
続いて、上記構成とされた積層型パッケージ１０Ａの製造方法について説明する。図２は、積層型パッケージ１０Ａの製造方法を製造手順に沿って示す図である。尚、図２において、図１に示した構成と同一構成については同一符号を付してその説明を省略する。
【００４２】
積層型パッケージ１０Ａを製造するには、先ず図２（Ａ）に示すように、別工程で製造された下層パッケージ１１Ａと上層パッケージ１２Ａを用意する。
【００４３】
続いて、図２（Ｂ）に示すように、下層基板１４Ａの上部電極１８にはんだ接合部２７となるはんだクリーム２７ａを配設すると共に、上層基板１５Ａの下部電極３７にもはんだ接合部４７となるはんだクリーム４７ａを配設する。そして、このはんだクリーム２７ａ，４７ａのいずれか一方に柱状部材１３Ａを配設する（配設工程）。図２（Ｂ）に示す例では、上層基板１５Ａに設けられたはんだクリーム４７ａに柱状部材１３Ａを装着している。
【００４４】
上記の配設工程が終了すると、続いて下層パッケージ１１Ａ上に上層パッケージ１２Ａを搭載する。この際、上記のようにして上層基板１５Ａに配設された柱状部材１３Ａが、下層基板１４Ａに配設されているはんだクリーム２７ａ内に挿入されるよう装着する。これにより、上層パッケージ１２Ａは下層パッケージ１１Ａ上に、柱状部材１３Ａ及びはんだクリーム２７ａ，４７ａを介して仮装着された状態となる。
【００４５】
尚、はんだクリーム２７ａ，４７ａはペースト状であり、軟性を有している。よって、上層パッケージ１２Ａが重い場合には、下層パッケージ１１Ａ上において上層パッケージ１２Ａが不安定となるおそれがある。この場合には、後述するリフロー処理後まで治具を用いて下層パッケージ１１Ａ上に上層パッケージ１２Ａを支持する構成としてもよい。
【００４６】
上記のように下層パッケージ１１Ａ上に上層パッケージ１２Ａが仮装着されると、この状態で下層パッケージ１１Ａ及び上層パッケージ１２Ａをリフロー炉に入れリフロー処理が行われる。これにより、クリーム２７ａ，４７ａに含有されている「はんだ」が溶融すると共に揮発成分が除去され、柱状部材１３Ａははんだ接合部２７により上部電極１８に接合されると共にはんだ接合部４７により下部電極３７に接合される（接合工程）。
【００４７】
上記のように、本実施例による製造方法によれば、効率よく簡単に積層型パッケージ１０Ａを製造することが可能となる。尚、接合工程が終了した後、下部電極１７に対してはんだボール１６の形成工程が実施されるが、これは周知の方法を用いて行われるため、その説明は省略する。
【００４８】
続いて、本発明の他の実施例について説明する。図３及び図４は第２実施例である積層型パッケージ１０Ｂ及びその製造方法を説明するための図であり、図５及び図６は第３実施例である積層型パッケージ１０Ｃ及びその製造方法を説明するための図である。尚、図３乃至図６において、図１及び図２に示した構成と対応する構成については同一符号を付し、その説明を省略するものとする。
【００４９】
図３に示す第２実施例に係る積層型パッケージ１０Ｂは、下層パッケージ１１Ｂに複数（本実施例では２個）の半導体素子２０，２１を積層した構成としたことを特徴とするものである。
【００５０】
この下層パッケージ１１Ｂは、下層基板１４Ｂの上面に半導体素子２０と半導体素子２１をスペーサ３１を介して積層した構成とされている。また、各半導体素子２０，２１と下層基板１４Ｂは、ワイヤ２５，２６により電気的に接続された構成とされている。
【００５１】
また、封止樹脂５０は各半導体素子２０，２１及びワイヤ２５，２６を封止するよう形成されている。この封止樹脂５０の形成範囲は、各半導体素子２０，２１及びワイヤ２５，２６の形成領域に限定されており、柱状部材１３Ｂが配設される上部電極１８は外部に露出するよう構成されている。
【００５２】
一方、上層基板１５Ｂには、本実施例では１個の半導体素子４０のみが配設された構成とされている。この半導体素子４０は、バンプ４２を用いて上部電極３８にフリップチップ接合されている。
【００５３】
ところで、本実施例のように、積層型パッケージ１０Ｂとして、下層となる下層パッケージ１１Ｂに複数の半導体素子２０，２１を積層する必要が生じることがある。この構成では、下層となる下層基板１４Ｂに複数の半導体素子２０，２１が積層されるため、下層パッケージ１１Ｂ全体としての高さが高くなってしまう。特に、本実施例のように半導体素子２０，２１と下層基板１４Ｂをワイヤ２５，２６により接続する構成では、このワイヤ２５，２６を封止するように封止樹脂５０が形成されるため、更に下層パッケージ１１Ｂの高さが高くなってしまう（以下、この現象を高背化という）。
【００５４】
従って、下層パッケージ１１Ｂがこのように高背化した構成では、これに上層パッケージ１２Ｂを積層した場合、必然的に下層基板１４Ｂと上層基板１５Ｂとの離間距離が大きくなってしまう。よって、従来では高背化するパッケージを上層パッケージとし、低いパッケージを下層パッケージとすることが行われていた。
【００５５】
しかし、このように限定されると、積層型パッケージ（システムインパッケージ）の回路構成の自由度が阻害され、所望の電気的特性を得ることができない等の問題が生じる。また、所望の電気的特性を得るために高背化したパッケージを下層パッケージとした場合には、積層型パッケージが大型化してしまう。
【００５６】
これに対し、本実施例では、接続部として柱状部材１３Ｂとはんだ接合部２７，４７を用いている。このため、高背化したパッケージを下層パッケージ１１Ｂとすることができ、所望の電気的特性を得つつ、積層型パッケージ１０Ｂの小型化を図ることができる。
【００５７】
図４は、上記した積層型パッケージ１０Ｂの製造方法を示している。同図に示すように、本実施例に係る積層型パッケージ１０Ｂは、図２を用いて説明した積層型パッケージ１０Ａの製造方法と、略同一の工程を実施することにより製造することができる。よって、下層パッケージ１１Ｂを高背化しても、効率よく簡単に積層型パッケージ１０Ｂを製造することができる。
【００５８】
図５は、第３実施例に係る積層型パッケージ１０Ｃを示している。この積層型パッケージ１０Ｃは、接続部を構成する柱状部材１３Ｃの上端部或いは下端部の少なくとも一方を上層又は下層基板に形成された挿通孔に挿入した構成としたことを特徴とするものである。
【００５９】
本実施例では、柱状部材１３Ｃの上端部をはんだ接合部４７を用いて上層パッケージ１２Ｃ（上層基板１５Ｃ）の下部電極３７に接合すると共に、１３Ｃの下端部を下層パッケージ１１Ｃ（下層基板１４Ｃ）に形成された挿通孔２９に挿入した構成としたことを特徴としている。
【００６０】
また、下層基板１４Ｃの挿通孔２９には電極５５が形成されており、柱状部材１３Ｃは挿通孔２９に挿入されることにより、この電極５５と電気的に接続する構成とされている。この電極５５は、スルーホールやビアにより形成しても、また別個にコンタクト部品を配設する構成としてもよい。
【００６１】
本実施例の構成とすることにより、柱状部材１３Ｃはその一部を下層基板１４Ｃに形成された挿通孔２９に挿入した状態で保持されるため、柱状部材１３Ｃを下層パッケージ１１Ｃに強固に固定することができる。よって、柱状部材１３Ｃによる下層パッケージ１１Ｃに対する上層パッケージ１２Ｃの支持を確実に行うことができ、積層型パッケージ１０Ｃの信頼性をより高めることができる。
【００６２】
尚、上記した実施例では下層パッケージ１１Ｃにのみ柱状部材１３Ｃを挿入する挿通孔２９を形成する構成を示したが，上層パッケージ１２Ｃに柱状部材１３Ｃを挿入する挿通孔を形成しても、また各パッケージ１１Ｃ，１２Ｃの双方に挿通孔を形成する構成としもよい。また、柱状部材１３Ｃと電極５５との電気的及び機械的接合を確実にするために、柱状部材１３Ｃと電極５５とを基板表面においてはんだ付けする構成としてもよい。
【００６３】
続いて、上記構成とされた積層型パッケージ１０Ｃの製造方法について説明する。
【００６４】
積層型パッケージ１０Ｃを製造するには、先ず図６（Ａ）に示すように、別工程で製造された下層パッケージ１１Ｃと上層パッケージ１２Ｃを用意する。この際、下層パッケージ１１Ｃの柱状部材１３Ｃが配設される位置には、予め電極５５を有した挿通孔２９が形成されている。
【００６５】
続いて、上層基板１５Ｃの下部電極３７にはんだ接合部４７となるはんだクリーム４７ａを配設し、このはんだクリーム４７ａに柱状部材１３Ｃを配設（仮止め）する。本実施例では、このようにはんだクリーム４７ａに柱状部材１３Ｃが仮止めされ後、上層パッケージ１２Ｃをリフロー炉に装着してリフロー処理を実施する。これにより、クリーム４７ａに含有されている「はんだ」が溶融すると共に揮発成分が除去され、柱状部材１３Ｃははんだ接合部４７により下部電極３７に接合される。
【００６６】
上記のように柱状部材１３Ｃが上層基板１５Ｃ（下部電極３７）に接合されると、図６（Ｂ）に示すように、上層パッケージ１２Ｃは柱状部材１３Ｃが挿通孔２９と対向するよう下層パッケージ１１Ｃの上部に位置決めされる。
【００６７】
続いて、図６（Ｃ）に示すように、上層パッケージ１２Ｃが下層パッケージ１１Ｃ上に搭載される。この際、上層基板１５Ｃに配設された柱状部材１３Ｃが、下層基板１４Ｃに形成されている挿通孔２９内に挿入されるよう装着する。これにより、上層パッケージ１２Ｃは下層パッケージ１１Ｃ上に積層された状態となる。尚、この積層処理が終了した後、下部電極１７に対してはんだボール１６の形成工程が実施される。
【００６８】
上記のように、本実施例の製造方法によれば、柱状部材１３Ｃを挿通孔２９に挿入することにより、より信頼性の向上を図ることができる積層型パッケージ１０Ｃを効率よく簡単に製造することができる。
【００６９】
尚、上記した実施例では接続部として柱状部材１３Ａ〜１３Ｃを用いた例を示したが、接続部材は必ずしも柱状部材を用いる必要はなく、例えばワイヤーボンディング装置により下部電極にボンディングワイヤを接合し、これよりワイヤを上方に繰り出した後に切断することにより、ワイヤにより接続部材を構成することとしてもよい。
【図面の簡単な説明】
【００７０】
【図１】図１は、本発明の第１実施例である半導体装置を示す断面図である。
【図２】図２は、第１実施例である半導体装置の製造方法を説明するための図である。
【図３】図３は、本発明の第２実施例である半導体装置を示す断面図である。
【図４】図４は、第２実施例である半導体装置の製造方法を説明するための図である。
【図５】図５は、本発明の第３実施例である半導体装置を示す断面図である。
【図６】図６は、第３実施例である半導体装置の製造方法を説明するための図である。
【図７】従来の一例であるシステムインパッケージの断面図である。
【符号の説明】
【００７１】
１０Ａ〜１０Ｃ  積層型パッケージ
１１Ａ〜１１Ｃ  下層パッケージ
１２Ａ〜１２Ｃ  上層パッケージ
１３Ａ〜１３Ｃ  柱状部材
１４Ａ〜１４Ｃ  下層基板
１５Ａ〜１５Ｃ  上層基板
１６  はんだボール
１７，３７  下部電極
１８，３８  上部電極
２０，２１，４０，４１  半導体素子
２５，２６，４５，４６  ワイヤ
２７，４７  はんだ接合部
２８  表面膜
２９  挿通孔
【図１】
2008147598.tif 000003
【図２】
2008147598.tif 000004
【図３】
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【図４】
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【図５】
2008147598.tif 000007
【図６】
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【図７】
2008147598.tif 000009