(57)【要約】【課題】ベリファイ動作が不要で、回路構成、書き込みシーケンスが単純にでき、さらに、従来の１ビットのメモリセル領域に２ビットの書き込みを行うことができる、相変化メモリ装置を提供する。【解決手段】相変化膜１０と上部電極７ａ（上部ヒータ９ａ）との接触部分、および相変化膜１０と下部電極７ｂ（下部ヒータ９ｂ）との接触部分にそれぞれ相変化領域を設ける。そして、下部電極７ｂと相変化膜１０の接触部分の面積を、上部電極７ａと相変化膜１０との接触部分の面積よりも大きくする。例えば、１．５倍の面積とする。また、上部電極７ａおよび下部電極７ｂをプラグ状のもので形成し、上部電極７ａをビット線（ＢＬ）のメタル配線１１に接続し、下部電極７ｂを、コンタクト５、６を介して、シリコン基板１に形成されたトランジスタに接続する。【選択図】図１
2008218492.tif 000002
【特許請求の範囲】
【請求項１】
相変化膜を記憶素子として使用したメモリセルを有する相変化メモリ装置であって、
前記相変化膜の一方の面側に第１の相変化領域を形成し、他方の面側の前記第１の相変化領域と対応する位置に第２の相変化領域を形成し、
前記第１の相変化領域および前記第２の相変化領域における、非結晶化による高抵抗状態と結晶化による低抵抗状態との組み合わせにより２ビットのデータを記憶すること
を特徴とする相変化メモリ装置。
【請求項２】
前記第１の相変化領域は、前記相変化膜の面上または該面上の凹部に接触するように配置される第１の電極と前記相変化膜との接触面の近傍に形成され、
前記第２の相変化領域は、前記相変化膜の面上または該面上の凹部に接触するように配置される第２の電極と前記相変化膜との接触面の近傍に形成され、
前記第１の電極と前記相変化膜との接触面積と、前記第２の電極と前記相変化膜との接触面積とが異なるように形成され、
さらに、前記第１の電極および前記第２の電極には、前記メモリセルを構成するトタンジスタを通して共通の電流が流れるように構成されること
を特徴とする請求項１に記載の相変化メモリ装置。
【請求項３】
前記第１の電極の前記相変化膜と接触する部分に第１のヒータが形成され、
前記第２の電極の前記相変化膜と接触する部分に第２のヒータが形成されること
を特徴とする請求項２に記載の相変化メモリ装置。
【請求項４】
前記第１の電極は前記メモリセルのビット線を形成するメタル配線側に接続されるとともに、
前記第２の電極は前記メモリセルのトランジスタ側に接続されて構成されること
を特徴とする請求項２または請求項３に記載の相変化メモリ装置。
【請求項５】
前記第１の相変化領域は、前記第１の電極を通して流れる電流により、相変化領域を高抵抗状態から低抵抗状態に遷移させる第１の電流レベルＩｒｅｓｅｔ１と、低抵抗状態から高抵抗状態に遷移させる第３の電流レベルＩｒｅｓｅｔ３（Ｉｒｅｓｅｔ１＜Ｉｒｅｓｅｔ３）とを持つように形成され、
前記第２の相変化領域は、前記第２の電極を通して流れる電流により、相変化領域を高抵抗状態から低抵抗状態に遷移させる第２の電流レベルＩｒｅｓｅｔ２と、低抵抗状態から高抵抗状態に遷移させる第４の電流レベルＩｒｅｓｅｔ４（Ｉｒｅｓｅｔ１＜Ｉｒｅｓｅｔ２＜Ｉｒｅｓｅｔ３＜Ｉｒｅｓｅｔ４）とを持つように形成されること
を特徴とする請求項２から４のいずれかに記載の相変化メモリ装置。
【請求項６】
前記第１の相変化領域を高抵抗状態、第２の相変化領域を高抵抗状態に設定するために、前記第１の電極および第２の電極に前記Ｉｒｅｓｅｔ４のレベルの電流を流す第１の抵抗値書込手段と、
前記第１の相変化領域を低抵抗状態、第２の相変化領域を高抵抗状態に設定するために、前記第１の電極および第２の電極に前記Ｉｒｅｓｅｔ４のレベルの電流を流した後に、前記Ｉｒｅｓｅｔ１のレベルの電流を流す第２の抵抗値書込手段と、
前記第１の相変化領域を低抵抗状態、第２の相変化領域を低抵抗状態に設定するために、前記第１の電極および第２の電極に前記Ｉｒｅｓｅｔ４のレベルの電流を流した後に、前記Ｉｒｅｓｅｔ２のレベルの電流を流す第３の抵抗値書込手段と、
前記第１の相変化領域を高抵抗状態、第２の相変化領域を低抵抗状態に設定するために、前記第１の電極および第２の電極に前記Ｉｒｅｓｅｔ４のレベルの電流を流した後に、前記Ｉｒｅｓｅｔ３のレベルの電流を流す第４の抵抗値書込手段と、
を備えることを特徴とする請求項５に記載の相変化メモリ装置。
【請求項７】
前記第１の相変化領域および前記第２の相変化領域の全体の抵抗値が、所定の抵抗値よりも高い高抵抗状態か、または所定の抵抗値よりも低い低抵抗状態かを、前記第１の相変化領および第２の相変化領域の結晶の状態に変化を与えない範囲の電圧を印加して読み取る第１の抵抗値読取手段と、
前記第１の抵抗値読取手段により高抵抗状態と判定された場合に、前記第１の電極と前記第２の電極に印加される電圧が前記各相変化領域の閾値電圧の２倍の電圧を超えないように制限して、前記第１の相変化領域および前記第２の相変化領域に前記Ｉｒｅｓｅｔ１の電流を流す第２の抵抗値読取手段と、
前記第２の抵抗値読取手段により電流を流した後に、全体の抵抗値が高抵抗状態か低抵抗状態を読み取る第３の抵抗値読取手段と、
前記第３の抵抗値読取手段により高抵抗状態と判定された場合に、前記第１の電極と前記第２の電極に印加される電圧が前記各相変化領域の閾値電圧の２倍の電圧を超えないように制限して、前記第１の相変化領域および前記第２の相変化領域に前記Ｉｒｅｓｅｔ２の電流を流す第４の抵抗値読取手段と、
前記第４の抵抗値読取手段により電流を流した後に、全体の抵抗値が高抵抗状態か低抵抗状態を読み取る第５の抵抗値読取手段と、
を備えることを特徴とする請求項６に記載の相変化メモリ装置。
【請求項８】
前記第２の抵抗値読取手段または前記第４の抵抗値読取手段を実行した場合に、
前記第１の相変化領域および第２の相変化領域を元の状態に遷移させるために再書込みを行う手段を
備えることを特徴とする請求項７に記載の相変化メモリ装置。
【請求項９】
前記第１の電極と前記相変化膜との接触面積が、前記第２の電極と前記相変化膜との接触面積の略２／３倍になるように形成され、
前記電流が概略、
Ｉｒｅｓｅｔ１＝（１／３）×Ｉｒｅｓｅｔ４、
Ｉｒｅｓｅｔ２＝（１／２）×Ｉｒｅｓｅｔ４、
Ｉｒｅｓｅｔ３＝（２／３）×Ｉｒｅｓｅｔ４、
であるように形成されること
を特徴とする請求項５から８のいずれかに記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１メモリセルで２ビット保持することができる、相変化メモリ装置に関する。
【背景技術】
【０００２】
相変化膜を記憶素子として使用するメモリセル（相変化メモリセル）の多値化（例えば、２ビット／１メモリセル）の方法としてはメモリセルの抵抗値を４段階に制御して記憶する方式等が提案されている。この場合、中間レベルの抵抗を書き込むためには、書き込み時の素子に流す電流量を制御することによって抵抗値を制御して、中間状態の抵抗値を作る。読み出す場合には、これらの抵抗値を３種類の参照電位（もしくは電流）と比較することによってデータの読み出しを行う。このような方式によって多値のデータを記憶する方法が提案されている。
【０００３】
図８（ａ）は、抵抗変化型の多値メモリセルの抵抗分布を示したものである。２ビット１メモリセルなので、４つの値の抵抗値分布になるように制御して書き込みを行う。図８（ｂ）は相変化メモリの書き込み電流と抵抗値の関係を表したものである。横軸の電流値に従って、書き込み後の抵抗値が変化している、電流が５００μＡ程度付近から抵抗値が上昇し、書き込み後に相変化メモリのアモルファス化が始まっている。
【０００４】
抵抗値を制御するためには、書き込みの電流を制御して、抵抗値の値を変化させる。この例の場合には（１）〜（４）の電流を印加することにより、図８（ａ） に表したような抵抗分布を作ることが出来る。
【０００５】
この多値化書き込みの方法として、書き込み時の電圧や電流を制御する方法と、書き込みパルスの印加回数を変えて抵抗値を制御する方式などが提案されている。どちらの書き込みの方式にしても、１箇所の相変化領域の抵抗値を変化させることによってデータを記憶する方式であることに変わりはない。
【０００６】
また、図９は、従来型の１ビット／メモリセルの断面構造図と回路模式図を示している。図９（ａ）は相変化形メモリセルの構造の一例である。
図９（ａ）において、シリコン（Ｓｉ）基板１上にゲート電極２を配置し、メモリセルトランジスタを形成され、メモリセルトランジスタにはＶＳＳコンタクト３、およびＤコンタクト５が接続されている。ＶＳＳコンタクト３はグランド（Ｇｒｏｕｎｄ）線４に接続されている。また、Ｄコンタクト５上にＭｉｄコンタクト６が形成され、Ｍｉｄコンタクト６の上部に下部電極７ｂが配置され、下部電極７ｂには相変化を起こすためのヒータ９が形成されている。ヒータ９は書き込みの電流を削減するために、開口後絶縁膜（サイドウォール）８をつけてヒータ９のサイズを開口後よりも小さくする。そのヒータ９上に相変化膜（ＧＳＴ）１０を形成し、その上に上部電極（ビット線）１１を形成する。
【０００７】
図９（ｂ）に従来型のメモリセルの等価回路を示す。構成は１個のトランジ スタ （ＭＯＳ）に１個の抵抗素子（相変化素子）Ｒを接続した構成になっている。相変化領域は下部電極７ｂと相変化膜１０の接触部分に出来る。それはこの回路に電流が印加された場合、この部分の電流密度が最も高くなり、発熱により最も高温になり易いためである。先に説明したように、従来型の多値メモリセルではこの１箇所の相変化領域の結晶化の程度を制御して、抵抗値をアナログ的に変化させ、４値あるいは８値のデータを記憶する方式として提案されている（図８を参照）。
【０００８】
上述した従来方式のメリットは読み出しが非破壊であること、抵抗値を正確に制御できれば２値、４値というように記憶するビット数を増加させることができる点にある。一方、この方式のデメリットは抵抗値の幅が狭くなるため、書き込み後の抵抗値の精度をよくする必要がある。そのために、ベリファイ（Ｖｅｒｉｆｙ）動作をしながら抵抗を精度良く制御する方式が提案されている（特許文献１を参照）。
【０００９】
しかしながら、この方式の場合は、ベリファイ動作を必要とするため、書き込み時に時間がかかること、抵抗が温度特性をもつために、抵抗の精度や読み出し時に使用する参照電位（参照電流）の値を精度良く制御する必要がある。
【００１０】
また、非特許文献１には相変化オボニックメモリーの１６レベル多値記録結果が記載されており、書き込みの電流を制御することによって、５ＫΩ〜５００ＫΩの間を１６レベルに書き込んだ結果が記載されている。
【００１１】
さらにまた、従来技術の相変化メモリ装置がある（例えば、特許文献２を参照）。この従来技術の相変化メモリ装置では、例えば、４個の相変化層からなる可変抵抗素子を選択トランジスタを介して共通にワード線ＷＬに接続すると共に、各抵抗素子にビット線ＢＬを接続し、各ビット線に流れる電流を基にして、１６値を表現している。
しかしながら、この従来技術の相変化メモリ装置では、書き込み後の電流検出の精度をよくする必要があり、また、回路構成、および書き込みシーケンスが複雑になるという問題がある。
【００１２】
また、従来技術の半導体装置がある（例えば、特許文献３を参照）。しかしながら、この従来技術の半導体装置では、回路形成後に、加熱により相変化膜の結晶状態を変化させて、相変化膜に接続された回路の接続状態を変更することを目的としており、本発明とは目的と構成が異なるものである。
【特許文献１】特開２００６−１５５７００号公報
【特許文献２】特表２００５−５２２０４５号公報
【特許文献３】特開２００５−３１７７１３号公報
【非特許文献１】奥田昌宏監修「次世代記録技術と材料」シーエムシー出版、２００４年１月３１日、ｐｐ．８９−９０
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、従来の方式においては、抵抗値の幅が狭くなるため、書き込み後の抵抗値の精度をよくする必要があり、そのために、ベリファイ（Ｖｅｒｉｆｙ）動作をしながら抵抗を精度良く制御する方式が提案されている。
【００１４】
しかしながら、ベリファイ動作を必要とするため、書き込み時に時間がかかること、抵抗が温度特性をもつために、抵抗の精度や読み出し時に使用する参照電位（参照電流）の値を精度良く制御する必要があるなどの問題があった。
【００１５】
本発明はこのような問題を解決するためになされたものであり、本発明の目的は、読み出しの参照電位が１種類でよく、また、ベリファイ動作が不要で、回路構成、書き込みシーケンスが単純にでき、さらに、従来の１ビットのメモリセル領域に２ビットの書き込みを行うことができる、相変化メモリ装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は上記課題を解決するためになされたものであり、本発明の相変化メモリ装置は、相変化膜を記憶素子として使用したメモリセルを有する相変化メモリ装置であって、前記相変化膜の一方の面側に第１の相変化領域を形成し、他方の面側の前記第１の相変化領域と対応する位置に第２の相変化領域を形成し、前記第１の相変化領域および前記第２の相変化領域における、非結晶化による高抵抗状態と結晶化による低抵抗状態との組み合わせにより２ビットのデータを記憶することを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、２つの相変化領域により形成される相変化素子（抵抗素子）を直列に２個接続し、それら２個の相変化素子にそれぞれ高抵抗、低抵抗状態の２状態を持たせ、その組み合わせによって２ビット（４値）のデータを記録する。
これにより、２つの相変化素子（抵抗素子）の組み合わせにより２ビットのデータを記録することができる。また、データの読み取り際には、直列に接続された相変化素子（抵抗素子）の全体の抵抗値について高抵抗か低抵抗かを判定しながら読み取るため、読み出しの参照電位が１種類でよく、また、ベリファイ動作が不要であり、回路構成、書き込みシーケンスが単純にできる。さらに、従来の１ビットのメモリセル領域に２ビットの書き込みを行うことができる。
【００１７】
また、本発明の相変化メモリ装置は、前記第１の相変化領域は、前記相変化膜の面上または該面上の凹部に接触するように配置される第１の電極と前記相変化膜との接触面の近傍に形成され、前記第２の相変化領域は、前記相変化膜の面上または該面上の凹部に接触するように配置される第２の電極と前記相変化膜との接触面の近傍に形成され、前記第１の電極と前記相変化膜との接触面積と、前記第２の電極と前記相変化膜との接触面積とが異なるように形成され、さらに、前記第１の電極および前記第２の電極には、前記メモリセルを構成するトタンジスタを通して共通の電流が流れるように構成されることを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、第１の電極を通して第１の相変化領域に電流を流すようにし、第２の電極を通して第２の相変化領域の電流を流すようにする。この場合に、第１の電極と第１の相変化領域の接触面積と、第２の電極と第２の相変化領域の接触面積とが異なるようにする。なお、第１の電極および第２の電極に流れる電流は同じ電流である。相変化膜をアモルファス化（高抵抗化）したり、結晶化（低抵抗化）したりする時に必要とされる電流は接触面積に比例する特性を示すことはよく知られており、この特性を利用して、第１の相変化領域と第２の相変化領域の特性に差異を持たせるようにする。
これにより、第１の相変化領域と第２の相変化領域の特性の差異（流れる電流による特性の差異）を利用して、その組み合わせによって２ビット（４値）のデータを記録することができる。
【００１８】
また、本発明の相変化メモリ装置は、前記第１の電極の前記相変化膜と接触する部分に第１のヒータが形成され、前記第２の電極の前記相変化膜と接触する部分に第２のヒータが形成されることを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、第１の電極と相変化膜とが接触する部分に第１のヒータを形成し、第２の電極と相変化膜とが接触する部分に第２のヒータを形成する。
これにより、相変化膜における結晶化状態、非結晶化状態への遷移を効率的に行うことができる。
【００１９】
また、本発明の相変化メモリ装置は、前記第１の電極は前記メモリセルのビット線を形成するメタル配線側に接続されるとともに、前記第２の電極は前記メモリセルのトランジスタ側に接続されて構成されることを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、ビット線を形成するメタル配線側に第１の電極を設け、第２の電極をトランジスタ側に設ける。
したがって、シリコン基板上に形成されたランジスタに接続される第２の電極と、ビット線を形成するメタル配線に接続される第１の電極との間に、第１の相変化領域と第２の相変化領域を有する相変化膜を配置することができる。これにより、従来の１ビットのメモリセル領域に２ビットの書き込みを行うことができると共に、１ビット記憶するために必要なメモリセル領域を小さくできる。
【００２０】
また、本発明の相変化メモリ装置は、前記第１の相変化領域は、前記第１の電極を通して流れる電流により、相変化領域を高抵抗状態から低抵抗状態に遷移させる第１の電流レベルＩｒｅｓｅｔ１と、低抵抗状態から高抵抗状態に遷移させる第３の電流レベルＩｒｅｓｅｔ３（Ｉｒｅｓｅｔ１＜Ｉｒｅｓｅｔ３）とを持つように形成され、前記第２の相変化領域は、前記第２の電極を通して流れる電流により、相変化領域を高抵抗状態から低抵抗状態に遷移させる第２の電流レベルＩｒｅｓｅｔ２と、低抵抗状態から高抵抗状態に遷移させる第４の電流レベルＩｒｅｓｅｔ４（Ｉｒｅｓｅｔ１＜Ｉｒｅｓｅｔ２＜Ｉｒｅｓｅｔ３＜Ｉｒｅｓｅｔ４）とを持つように形成されることを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、第１の相変化領域を低抵抗状態に遷移させる電流の範囲（Ｉｒｅｓｅｔ１〜Ｉｒｅｓｅｔ３）と、第２の相変化領域を低抵抗状態に遷移させる電流の範囲（Ｉｒｅｓｅｔ２〜Ｉｒｅｓｅｔ４）とを異なる範囲になるようにし、一部の範囲だけで重なるようにする。
これにより、第１の相変化領域及び第２の相変化領域に流す電流を制御して、第１の相変化領域及び第２の相変化領域のそれぞれを、高抵抗状態にするか、または低抵抗状態にするかの設定（データの書き込み）が行える。
【００２１】
また、本発明の相変化メモリ装置は、前記第１の相変化領域を高抵抗状態、第２の相変化領域を高抵抗状態に設定するために、前記第１の電極および第２の電極に前記Ｉｒｅｓｅｔ４のレベルの電流を流す第１の抵抗値書込手段と、前記第１の相変化領域を低抵抗状態、第２の相変化領域を高抵抗状態に設定するために、前記第１の電極および第２の電極に前記Ｉｒｅｓｅｔ４のレベルの電流を流した後に、前記Ｉｒｅｓｅｔ１のレベルの電流を流す第２の抵抗値書込手段と、前記第１の相変化領域を低抵抗状態、第２の相変化領域を低抵抗状態に設定するために、前記第１の電極および第２の電極に前記Ｉｒｅｓｅｔ４のレベルの電流を流した後に、前記Ｉｒｅｓｅｔ２のレベルの電流を流す第３の抵抗値書込手段と、前記第１の相変化領域を高抵抗状態、第２の相変化領域を低抵抗状態に設定するために、前記第１の電極および第２の電極に前記Ｉｒｅｓｅｔ４のレベルの電流を流した後に、前記Ｉｒｅｓｅｔ３のレベルの電流を流す第４の抵抗値書込手段と、を備えることを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、第１の相変化領域及び第２の相変化領域のそれぞれを、高抵抗状態にするか、または低抵抗状態にするかの設定（データの書き込み）を行う場合に、１回または２回の電流を流す（例えば、パルス電圧を印加する）。
第１の相変化領域および第２の相変化領域を高抵抗状態に設定する場合は、Ｉｒｅｓｅｔ４のレベルの電流を１回だけ流す。
第１の相変化領域を低抵抗状態、第２の相変化領域を高抵抗状態に設定する場合は、Ｉｒｅｓｅｔ４のレベルの電流を流した後に、Ｉｒｅｓｅｔ１のレベルの電流を流す。
第１の相変化領域を低抵抗状態、第２の相変化領域を低抵抗状態に設定する場合は、Ｉｒｅｓｅｔ４のレベルの電流を流した後に、Ｉｒｅｓｅｔ２のレベルの電流を流す。
第１の相変化領域を高抵抗状態、第２の相変化領域を低抵抗状態に設定する場合は、第Ｉｒｅｓｅｔ４のレベルの電流を流した後に、記Ｉｒｅｓｅｔ３のレベルの電流を流す。
これにより、１回または２回の書込みで、従来の１ビットのメモリセル領域に２ビットの書き込みを行うことができる。
【００２２】
また、本発明の相変化メモリ装置は、前記第１の相変化領域および前記第２の相変化領域の全体の抵抗値が、所定の抵抗値よりも高い高抵抗状態か、または所定の抵抗値よりも低い低抵抗状態かを、前記第１の相変化領および第２の相変化領域の結晶の状態に変化を与えない範囲の電圧を印加して読み取る第１の抵抗値読取手段と、前記第１の抵抗値読取手段により高抵抗状態と判定された場合に、前記第１の電極と前記第２の電極に印加される電圧が前記各相変化領域の閾値電圧の２倍の電圧を超えないように制限して、前記第１の相変化領域および前記第２の相変化領域に前記Ｉｒｅｓｅｔ１の電流を流す第２の抵抗値読取手段と、前記第２の抵抗値読取手段により電流を流した後に、全体の抵抗値が高抵抗状態か低抵抗状態を読み取る第３の抵抗値読取手段と、前記第３の抵抗値読取手段により高抵抗状態と判定された場合に、前記第１の電極と前記第２の電極に印加される電圧が前記各相変化領域の閾値電圧の２倍の電圧を超えないように制限して、前記第１の相変化領域および前記第２の相変化領域に前記Ｉｒｅｓｅｔ２の電流を流す第４の抵抗値読取手段と、前記第４の抵抗値読取手段により電流を流した後に、全体の抵抗値が高抵抗状態か低抵抗状態を読み取る第５の抵抗値読取手段と、を備えることを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、第１の相変化領域及び第２の相変化領域のそれぞれについて、高抵抗状態か、または低抵抗状態であるかを読み取る際に、以下の手順により行う。
最初に、第１の抵抗値読取手段により、第１の相変化領域および前記第２の相変化領域の全体の抵抗値を読み取る。この際に、全体の抵抗値が低抵抗の場合は、第１の相変化領域が低抵抗状態、第２の相変化領域が低抵抗状態と判定される。
前記第１の抵抗値読取手段により高抵抗と判定された場合は、第２の抵抗値読取手段により、第１の相変化領域および第２の相変化領域に前記Ｉｒｅｓｅｔ１の電流を流した後に、第３の抵抗値読取手段により、全体の抵抗値を読み取る。この際に、全体の抵抗値が低抵抗の場合は、第１の相変化領域が高抵抗状態、第２の相変化領域が低抵抗状態であったと判定される。なお、Ｉｒｅｓｅｔ１の電流を流す際には、第１の電極と第２の電極間に印加される電圧を各相変化領域の閾値（電流が流れ始める電圧）の２倍を超えないように制限し、第１および第２の相変化領域が高抵抗状態である場合には、これをそのまま維持する。
前記第３の抵抗値読取手段により高抵抗と判定された場合は、第４の抵抗値読取手段により、前記Ｉｒｅｓｅｔ２の電流を流した後に、第５の抵抗値読取手段により、全体の抵抗値を読み取る。この際に、全体の抵抗値が低抵抗の場合は、第１の相変化領域が低抵抗状態、第２の相変化領域が高抵抗状態であったと判定される。なお、Ｉｒｅｓｅｔ２の電流を流す際には、第１の電極と第２の電極間に印加される電圧を各相変化領域の閾値（電流が流れ始める電圧）の２倍を超えないように制限し、第１および第２の相変化領域が高抵抗状態である場合には、これをそのまま維持する。
前記第５の抵抗値読取手段により抵抗値読取手段により高抵抗と判定された場合は、第１の相変化領域が高抵抗状態、第２の相変化領域が高抵抗状態であったと判定される。
これにより、第１の相変化領域および第２の相変化領域のそれぞれについて、高抵抗状態であるか低抵抗状態であるかを読み取ることができる。
【００２３】
また、本発明の相変化メモリ装置は、前記第２の抵抗値読取手段または前記第４の抵抗値読取手段を実行した場合に、前記第１の相変化領域および第２の相変化領域を元の状態に遷移させるために再書込みを行う手段を備えることを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、第１の相変化領域および第２の相変化領域のそれぞれが高抵抗状態であるか低抵抗状態あるかの読み出しは破壊読出しであるので、読み取られたデータ（高抵抗状態または低抵抗状態）に応じて、第１の相変化領域および第２の相変化領域を元の状態に遷移させるための再書込みを行う。
これにより、第１の相変化領域および第２の相変化領域のそれぞれについて、高抵抗状態であるか低抵抗状態であるかを読み取った後に、第１の相変化領域および第２の相変化領域のそれぞれを元の状態（高抵抗状態または低抵抗状態）に復旧することができる。
【００２４】
また、本発明の相変化メモリ装置は、前記第１の電極と前記相変化膜との接触面積が、前記第２の電極と前記相変化膜との接触面積の略２／３倍になるように形成され、前記電流が概略、Ｉｒｅｓｅｔ１＝（１／３）×Ｉｒｅｓｅｔ４、Ｉｒｅｓｅｔ２＝（１／２）×Ｉｒｅｓｅｔ４、Ｉｒｅｓｅｔ３＝（２／３）×Ｉｒｅｓｅｔ４、であるように形成されることを特徴とする。
これにより、第１の相変化領域および第２の相変化領域に流す電流を、バランスよく設定することができる。
【発明の効果】
【００２５】
本発明の相変化メモリ装置における第１の効果は、相変化メモリセルにおいて、上部電極と下部電極の近傍の相変化膜（ＧＳＴ）の状態をセット／リセット（ＳＥＴ／ＲＥＳＥＴ）の４種類の組み合わせによって多値化するために、読み出しの参照電位は１種類でよく、高抵抗と低抵抗の時の抵抗差も大きく取れるので、通常の１ビット／メモリセルの時と同様の参照電位でよい点にある。
【００２６】
第２の効果は、メモリセルの抵抗は「リセット状態の高抵抗」と「セット状態の低抵抗」の２種類の状態しか存在しないので、書き込み時の抵抗値の制御も精度が低くてよいため、従来のようなベリファイ動作が不要で、回路構成、書き込みシーケンスが単純にできる点にある。
【００２７】
また、本発明の第３の効果は、上部電極と下部電極の２箇所に相変化領域を形成することにより多値化できるため、従来の１ビットのメモリセル領域に２ビットの書き込みを行うことができ、１ビット記憶するために必要なメモリセル領域を小さくできる点にある。
【発明を実施するための最良の形態】
【００２８】
［概要］
相変化メモリセルの１メモリセルに２ビットのデータを記憶する多値化の方法、相変化メモリセルの多値化（２ビット１メモリセル）の方法としてはメモリセルの抵抗値を４段階に制御して記憶する方式等が提案されている。また、この多値化書き込みの方法として、先に説明したような書き込み時の電圧や電流を制御する方法と、書き込みパルスの印加回数を変えて抵抗値を制御する方式などが提案されている。しかしながら、どちらの書き込みの方式にしても、１箇所の相変化領域の抵抗値を変化させることによってデータを記憶する方式であることに変わりはない。
【００２９】
この方式のメリットは読み出しが非破壊であること、抵抗値を正確に制御できれば２値、４値というように記憶するビット数を増加させることができる点にある。一方、この方式のデメリットは抵抗値の許容範囲幅が狭くなるため、書き込み後の抵抗値の精度をよくする必要があること、及び抵抗値が温度特性をもつため、参照電位（電流）に高い精度が要求される点にある。
【００３０】
本発明は、このデメリットを回避するために、２つの相変化領域により形成される相変化素子（抵抗素子）を直列に２個接続し、それら２個の相変化素子にそれぞれ高抵抗、低抵抗の２状態を持たせ、その組み合わせによって２値のデータを記録し、メモリセルとしての集積度を向上させることを特徴としている。
【００３１】
［本発明による相変化メモリ装置の構成の説明］
次に、本発明の実施の形態に係る相変化メモリ装置について図面を参照して詳細に説明する。
【００３２】
図１に、本発明による相変化メモリ装置内の相変化メモリセルの断面構造図と回路模式図を示す。図１（ａ）は相変化メモリセルの断面構造図、図１（ｂ）は、回路模式図として、従来型の回路図と本発明の２ビット／メモリセルの回路図を示している。なお、図９に示す従来の相変化メモリセルと同一の要素には同一の符号を付している。
【００３３】
図１に示す本発明による相変化メモリセルが、図９に示す従来の相変化メモリセルと構成上、異なるのは、図１（ｂ）に示すように、本発明による２ビット／メモリセルでは、従来例の抵抗素子Ｒに加えて、その抵抗素子Ｒに直列にもう一つ抵抗素子Ｒを接続した形となっている点である。
【００３４】
図１（ａ）に示す断面構造で見ると、上部電極７ａ上に配置された上部ヒータ９ａと相変化膜１０との接触部分、および下部電極７ｂ上に配置された下部ヒータ９ｂと相変化膜１０との接触部分に、それぞれ相変化する領域ができる構造となっている。
【００３５】
また、上部電極７ａは、図９に示した従来のようなメタル配線１１ではなく、下部ヒータ９ｂと同様のプラグ状のもので形成し、その上部にビット線（ＢＬ）のメタル配線１１を接続する。さらに、このメモリセルを作成（設計）する際、下部電極７ｂと相変化膜１０の相変化領域との接触部分（下部電極７ｂの下部ヒータ９ｂと相変化膜１０との接触部分）の面積を、上部電極７ａと相変化膜１０との接触部分（上部電極７ａの上部ヒータ９ａと相変化膜１０との接触部分）の面積より大きくする。これから説明する例では、ほぼ１．５倍の面積を有する構成とする（勿論、１．５倍に限定されるものではない）。
【００３６】
上記構成により、上部電極７ａと相変化膜１０の接触面積は、下部電極７ｂの２／３となる。相変化膜１０をアモルファス化したり、結晶化したりする時に必要とされる電流は接触面積に比例する特性を示すことはよく知られている。
【００３７】
下部電極７ｂ側直上のメモリセルをアモルファス化（高抵抗化）する電流（ＲＥＳＥＴ電流）をＩｒｅｓｅｔで表すと、上部電極７ａ側のＲＥＳＥＴ電流は、「（２／３）×Ｉｒｅｓｅｔ」になる。一方下部電極７ｂ側の相変化部を結晶化（低抵抗化）するときに必要な電流を「（１／２）×Ｉｒｅｓｅｔ」に調整したとすると、上部電極７ａ側は「（１／３）Ｉｒｅｓｅｔ」程度になる。
【００３８】
このような２つの特性を持つような素子が形成されるようにメモリセルと相変化膜（相変化材料）の接触面積を制御する。この２つの素子のＩ−Ｒ(電流−抵抗)特性を図２に示す。
【００３９】
図２に示すＩ−Ｒ特性は、素子にある電流を流した後、低電圧（相変化が起こらないような低い電圧）を印加して素子の抵抗値を測定し、書き込み時に素子に印加した電流と書き込み後の抵抗値の関係を示したグラフである。図２（ａ）は、上部電極７ａの直下の相変化膜１０の相変化素子特性を示し、図２（ｂ）は、下部電極７ｂの直下の相変化膜１０の相変化素子特性を示している。
【００４０】
図３は、図２（ａ）及び図２（ｂ）に示す、２つの素子のＩ−Ｒ(電流−抵抗)特性のグラフを重ねて示したものである。このグラフを見ると横軸の印加電流に対して、２つの素子の抵抗値の組み合わせとして４つの状態が存在することがわかる。本発明の多値メモリセルはこのような２つの素子の抵抗値の組み合わせによって２ビットのデータを記憶することを特徴としている。
【００４１】
なお、前述した本発明の第１の電極は上部電極７ａに、第１のヒータは上部ヒータ９ａに、第２の電極は下部電極７ｂに、第２のヒータは下部ヒータ９ｂに、それぞれ相当する。また、前述した本発明の「Ｉｒｅｓｅｔ１」は「（１／３）×Ｉｒｅｓｅｔ」に、「Ｉｒｅｓｅｔ２」は「（１／２）×Ｉｒｅｓｅｔ」に、「Ｉｒｅｓｅｔ３」は「（２／３）×Ｉｒｅｓｅｔ」に、「Ｉｒｅｓｅｔ４」は「Ｉｒｅｓｅｔ」に、それぞれ相当する。
【００４２】
［相変化メモリセルへの書き込み方法の説明］
まずこれら４つの抵抗値の組み合わせを作る書き込み方法の一例について説明する。
以後抵抗値の組み合わせは、「上部電極７ａの相状態」／「下部電極７ｂの相状態」という順序で記載する。
【００４３】
一例として上部電極７ａ部分の相変化膜１０（相変化領域）が「ＳＥＴ状態（抵抗値が低い状態）」であり、下部電極７ｂ部分の相変化膜１０（相変化領域）が「ＲＥＳＥＴ状態（抵抗値が高い状態）」である場合は、「ＳＥＴ／ＲＥＳＥＴ」と記載する。
【００４４】
４つの抵抗値の組み合わせのうち、図３に示す（Ｓ２）〜（Ｓ４）までの３つの状態を実現するための書き込みは１回の書き込みで可能である。これらは図３（ａ）に示すそれぞれの領域の電流を素子に流すことによって、その状態を作ることが可能である。
【００４５】
一方、（Ｓ１）の「ＲＥＳＥＴ／ＳＥＴ」の状態は１回の書き込みで作ることは出来ない。そのため、図３（ｂ）に示すように、一度、（Ｓ４）の状態の「ＲＥＳＥＴ／ＲＥＳＥＴ」の状態になるような電流を素子に印加する。その後、（Ｓ１）に示す領域の電流を流すと上部電極７ａ側のみＳＥＴ状態となるが、下部電極７ｂ側はＳＥＴ（結晶化）に必要な電流より少ない電流しか流れないためＲＥＳＥＴ状態が保持される。この書き込み方式により「ＲＥＳＥＴ／ＳＥＴ」の状態を作ることが出来る。すなわち、（Ｓ１）の状態をつくるためには２回の書き込み動作を必要とする。
【００４６】
［相変化メモリセルの読み出し方法の説明］
次に読み出しの方式について説明する。相変化膜における４つの状態を区別して読み出すために、次のような読み出しを実行する。
【００４７】
図４は、４つの状態を区別して読み出す際の読み出し電圧と電流の設定の例を示す図である。読み出し時には、４つの状態を区別するために３回の読み出しが必要である。メモリセルの抵抗を読み出す時には、常に、図４（ａ）に示す、Ｖ１（相変化が起こらないような低い電圧）の電圧をかけて実行する。
【００４８】
１回目の読み出しの時に、低抵抗状態として読み出されるのは4つの状態の中で「ＳＥＴ／ＳＥＴ」のものみである。それ以外の場合は上部電極７ａ側または下部電極７ｂ側の内のいずれかの相変化膜１０がＲＥＳＥＴ状態（高抵抗状態）にあるので、抵抗値は高抵抗と認識される。しかし、この１回目の読み出しでは、上部電極側／下部電極側のどちらかが高抵抗なのか、またはその両方が高抵抗なのかを区別することが出来ない。
【００４９】
そこで、図４（ｂ）に示すように、次のシーケンスとして上部電極７ａ側のみＳＥＴ書き込みできる条件のパルス（電圧Ｖ２のパルス）を素子に印加する。このときＳＥＴ状態に遷移させるために、このパルスはＶｔｈ（各相変化領域に電流が流れ始める閾値の電圧）以上の電圧が印加されるが、電流は「（１／２）×Ｉｒｅｓｅｔ」以下の電流以上流れ無いように書込（Ｗｒｉｔｅ）ドライバー等でリミットをかける。
【００５０】
このパルス印加後は上部電極７ａ側がＲＥＳＥＴ状態であった場合、これがＳＥＴ状態に書き換わる。その後再度リード（Ｒｅａｄ）動作を行い、素子が高抵抗か低抵抗かを判定する。この読み出し時に低抵抗（ＳＥＴ／ＳＥＴ）になっていれば、２つの素子の状態は「ＲＥＳＥＴ／ＳＥＴ」であったと判定できる。
【００５１】
その後、低抵抗（ＳＥＴ／ＳＥＴ）になっていなければ（高抵抗状態であれば）、図４（ｃ）に示すように、今度は下部電極７ｂ側がＳＥＴできる条件のパルス（電圧Ｖ３のパルス）を印加する。その後再度リード（Ｒｅａｄ）動作を行い、素子が高抵抗か低抵抗かを判定する。この読み出し時に低抵抗（ＳＥＴ／ＳＥＴ）になっていれば、２つの素子の状態は「ＳＥＴ／ＲＥＳＥＴ」であったと判定できる。
【００５２】
もし、図４（ｄ）に示すように、２素子共にＲＥＳＥＴ状態にある場合は、それぞれの素子がＶｔｈのスレッショルド電圧を持つので、素子には２×Ｖｔｈの電圧以上をかけなければＳＥＴできるような電流が流れることは無い。そのため２回のＳＥＴ書き込み動作時に印加される電圧(Ｖｔｈ)では電流が流れず、状態は保持される。２回目の書き込み後でも高抵抗のままであれば２つの素子は「ＲＥＳＥＴ／ＲＥＳＥＴ」の状態にあったと判定される。
【００５３】
このような読み出しシーケンスを取ることによって、４つの状態を区別することが出来、４値のデータを保持し、読み出しすることが可能となる。
【００５４】
なお、この読み出しが完了したあとは、素子の状態は「ＳＥＴ／ＳＥＴ」または「ＲＥＳＥＴ／ＲＥＳＥＴ」のいずれかの状態になる。この読み出しは破壊読出しであるので、読み出されたデータを元にリライトを行う必要がある。この書き込みは先に示した４値の書き込み方式を実行しリライトを行い、一連の読み出し動作が完了する。
【００５５】
［相変化メモリセルへの書き込みパルスの発生方法の説明］
前述した相変化膜に対する読み出し、および書き込みを実現する書き込みパルスの発生方法の例を図５に示す。
【００５６】
先に説明したように上部電極７ａ側の相変化膜１０をＳＥＴ、下部電極７ｂ側の相変化膜１０をＲＥＳＥＴにするためには２回の書き込みパルスを必要とし、それ以外は１回の書き込みパルスの印加で書き込みが可能である。
【００５７】
ここでは書き込みシーケンスの単純化のために、２回の書き込みパルスの組み合わせで書き込みを行う方式について、図５を参照して説明する。
【００５８】
書き込みのパルスは２回発生する。１回目のパルスは両方の電極７ａ、７ｂのそれぞれの側の相変化膜１０がＲＥＳＥＴ状態になるような高電流を印加する。これで電極近傍の相変化膜１０は「ＲＥＳＥＴ／ＲＥＳＥＴ」状態となる。
【００５９】
これに対して最終的に「ＲＥＳＥＴ／ＲＥＳＥＴ」以外の組み合わせを作る場合には２回目のパルスを印加してそれぞれの状態を作る。
【００６０】
例えば、状態（Ｓ１）の「ＳＥＴ／ＲＥＳＥＴ」の状態を作るためには、１回目のパルスで「ＩＲｅｓｅｔ」の電流を印加し、２回目のパルスで「（１／３）×Ｉｒｅｓｅｔ」の電流を流して上部電極７ａ側の相変化膜１０のみをＳＥＴ状態とする。
【００６１】
状態（Ｓ２）の「ＳＥＴ／ＳＥＴ」の状態を作るためには１回目のパルスで「ＩＲｅｓｅｔ」の電流を印加し、２回目のパルスで「（１／２）×Ｉｒｅｓｅｔ」の電流を流して上部電極７ａ、下部電極７ｂ側の両方の相変化膜１０をＳＥＴ状態とする。
【００６２】
状態（Ｓ３）の「ＲＥＳＥＴ／ＳＥＴ」の状態を作るためには１回目のパルスで「ＩＲｅｓｅｔ」の電流を印加し、２回目のパルスで「（２／３）×Ｉｒｅｓｅｔ」の電流を流して上部電極７ａ側の相変化膜１０をＲＥＳＥＴ状態に、下部電極７ｂ側の相変化膜をＳＥＴ状態とする。
【００６３】
状態（Ｓ４）の「ＲＥＳＥＴ／ＲＥＳＥＴ」の状態を作るためには、すなわち、両方の電極７ａ、７ｂ側のそれぞれの相変化膜１０をＲＥＳＥＴ状態にするためには２回目のパルス印加を行わない。
【００６４】
［本発明による相変化メモリを使用した回路構成例の説明］
図６は、本発明の方式による多値化を実現するための回路構成例を示している。
リード（Ｒｅａｄ）アンプ２１はビット線ＧＢＬをバイアス電圧（Ｖｂｉａｓ）にクランプする回路２２と、相変化膜（抵抗）に流れる電流を電圧に変換するＰＭＯＳのダイオード接続素子２３と、読み出しの参照電位（Ｖｒｅｆ）と読み出しデータを比較する差動アンプ２４とからなる。
【００６５】
ライト（Ｗｒｉｔｅ）アンプ３１は、相変化膜の４つの状態を実現するために電流を制御できる構成をもった４つのライトバッファ（Ｗｒｉｔｅ Ｂｕｆｆｅｒ、電流源）３２〜３５と、それぞれに直列に接続されたＰＭＯＳ４１〜４４と、ビット線電圧を「２×Ｖｔｈ」以上に上げないようにするためのクランプ回路４５とからなる。
【００６６】
なお、便宜上メモリセル部の相変化膜（ＧＳＴ）は１個の抵抗で表記しているが、実際は２個の抵抗を直列に繋げたものである。
【００６７】
また、ここでは２本のビット線を１組のリード／ライト（Ｒｅａｄ／Ｗｒｉｔｅ）アンプ２１、３１に接続する階層化ビット線構成をとっている。ワード線はＭＷＬ線とＦＸ線の組み合わせで選択される階層化ワード線方式となっている。なお、この１組のリード／ライト（Ｒｅａｄ／Ｗｒｉｔｅ）アンプ２１、３１に接続するビット線の本数は２本に限定されるわけではなく、４本、８本またそれ以上の本数でもかまわない。
【００６８】
ライト（Ｗｒｉｔｅ）アンプ３１は、書き込みデータに応じて駆動するＰＭＯＳ４１〜４４を選択し、選択したＰＭＯＳ４１〜４４のゲートをパルス信号で駆動し、メモリセルの相変化膜（ＧＳＴ）に印加する電流を制御する。
【００６９】
読み出しを行う時は、リード（Ｒｅａｄ）アンプ２１を使用してデータを読み出す。バイアス電圧（Ｖｂａｉａｓ）はビット線ＧＢＬを一定電圧に固定するための制限電位である。VＲＥＦはデータを読み出す際の基準となる電圧（参照電位）であり、この電圧とメモリセルに流れる電流を電圧に変換して比較を行い、メモリセルの抵抗が「ＳＥＴ状態（低抵抗状態）」か「ＲＥＳＥＴ状態（高抵抗状態）」であるかを判定する。
【００７０】
４状態（４値のデータ）の読み出し方法は、図７に示すようなシーケンスで行う。
まず、第１の手順（Ｓ１）として、読み出し電圧（Ｖ１）を印加してこの直列に接続された相変化膜（ＧＳＴ）全体の抵抗が低抵抗か高抵抗であるかを判定する（図（ａ）参照）。低抵抗と判定されるのは２つの電極部分の相変化膜が「ＳＥＴ／ＳＥＴ」状態のときだけである。それ以外の時は、メモリセルの抵抗は高抵抗であると認識される。
【００７１】
次に、第２の手順（Ｓ２）として、メモリセルに電圧（Ｖ２）の条件となる電流「（１／３）×Ｉｒｅｓｅｔ」を印加して上部電極７ａ側のみをＳＥＴ状態にする（図（ｂ）参照）。
手順（Ｓ３）として、手順（Ｓ２）による書き込み後に、相変化膜（ＧＳＴ）全体の抵抗が低抵抗か高抵抗であるかを判定する。もしこの書き込み後に低抵抗になっていれば、メモリセルは「ＲＥＳＥＴ／ＳＥＴ」の状態であったと判定される。
【００７２】
この書き込み後も高抵抗になっていれば、メモリセルは「ＳＥＴ／ＲＥＳＥＴ」もしくは「ＲＥＳＥＴ／ＲＥＳＥＴ」の状態のどちらかということになる。この電圧（Ｖ２）の書き込みを行う際は、図６に示すライトアンプ３１中のクランプ電圧（Ｖｃｌｐ）のレベルを「２×Ｖｔｈ（閾値）」より少し高いレベルにして、ビット線の電圧が「２×Ｖｔｈ」以上にあがらないようにして書き込みを実行する。こうすることによって、もし、メモリセルの初期状態が「ＲＥＳＥＴ／ＲＥＳＥＴ」であった場合にも、電圧（Ｖ２）の書き込みによって上部電極７ａ側の相変化膜がＳＥＴ状態になるのを防止する。両方の電極がＲＥＳＥＴ状態になっていれば上部と下部の電極間に「２×Ｖｔｈ」以上の電圧が印加されないと、メモリセルはスイッチングしないため、電流は流れず、上部電極７ａ側がＳＥＴ状態になることはない。
【００７３】
このあとさらに、手順（Ｓ４）として、電圧（Ｖ３）の条件となる電流「（１／２）×Ｉｒｅｓｅｔ」を印加して下部電極７ｂ側をＳＥＴ状態にする（図（ｃ）参照）。この時も電圧Ｖｃｌｐのレベルを「２×Ｖｔｈ」より少し高いレベルにして、ビット線の電圧が「２×Ｖｔｈ」以上にあがらないようにして書き込みを実行する。こうすることによって、「ＳＥＴ／ＲＥＳＥＴ」状態のメモリセルのみ下部電極７ｂ側の相変化膜がＳＥＴ状態に遷移する。「ＲＥＳＥＴ／ＲＥＳＥＴ」状態のメモリセルは先にも説明したが「２×Ｖｔｈ」を超える電圧が印加されないと電流はほとんど流れないため、下部電極７ｂ側はＳＥＴ状態にならない。
【００７４】
この書き込みパルスの後、手順（Ｓ５）として、リード（Ｒｅａｄ）を行いメモリセルが低抵抗か高抵抗かどうかを判定する。低抵抗の場合はメモリセルは「ＳＥＴ／ＲＥＳＥＴ」であったことになり、この書き込み後も高抵抗の場合は「ＲＥＳＥＴ／ＲＥＳＥＴ」の状態であったことになる。以上のようなシーケンスにて読み出しを実行し２ビット（４値）のデータを読み出す。
【００７５】
この読み出しを実行した後は、メモリセルの状態は「ＳＥＴ／ＳＥＴ」若しくは「ＲＥＳＥＴ／ＲＥＳＥＴ」の２状態のどちらかとなっているため、再書き込みが必要である。書き込みは読み出したデータを元に、図５に示す、それぞれのパルスを印加して書き込みを実行する。但し、この書き込みの際はビット線を「２×Ｖｔｈ」以下に固定する必要がないため、クランプ電圧（Ｖｃｌｐ）は「２×Ｖｔｈ」以上の電圧を与えて書き込みを実行する（図（ｄ）参照）。
【００７６】
［他の実施の形態］
上部電極７ａ側の相変化膜と下部電極７ｂ側の相変化膜の書き込みの電流値を変える方法として、接触面積を変えるのではなく、異なる比抵抗の電極材料を使用して電流値を変えることができる。一般的に高抵抗の電極材料を使用すると書き込みの電流が低下することが知られており、上部電極７ａに高抵抗の材料、下部電極７ｂに低抵抗の材料を使用してそれぞれの電極側のデバイス特性を制御する。
【００７７】
以上説明したように、本発明の相変化メモリ装置においては、第１の効果として、相変化多値メモリセルにおいて、上部電極７ａと下部電極７ｂ近傍の相変化膜（ＧＳＴ）１０の状態をセット／リセット（ＳＥＴ／ＲＥＳＥＴ）の４種類の組み合わせによって多値化するために、読み出しの参照電位は１種類でよく（高抵抗か低抵抗かを判定するだけのため）、高抵抗と低抵抗の時の抵抗差も大きく取れるので、通常の１ビット／メモリセルの時と同様の参照電位でよい。
【００７８】
第２の効果として、メモリセルの抵抗は「リセット状態の高抵抗」と「セット状態の低抵抗」の２種類の状態しか存在しないので、書き込み時の抵抗値の制御も精度が低くてよいため、ベリファイ動作が不要で、回路構成、書き込みシーケンスが単純にできる。
【００７９】
また、本発明の第３の効果として、上部電極７ａと下部電極７ｂの２箇所に相変化領域を形成することにより多値化できるため、従来の１ビットのメモリセル領域に２ビットの書き込みを行うことができる。このため、１ビット記憶するために必要なメモリセル領域を小さくできる。
【００８０】
なお、上述した実施の形態では、上部電極７ａと相変化膜１０との接触面積が、下部電極７ｂと相変化膜１０との接触面積よりも小さい場合の例について説明したが、これが逆であっても構わない。この場合には、上述した動作において、上部電極７ａと下部電極７ｂとが入れ替わることになる。
【００８１】
以上、本発明の実施の形態について説明したが、本発明の相変化メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【００８２】
本発明の利用分野としては、相変化メモリ（ＰＲＡＭ）や抵抗値を制御することによって抵抗を変化させることの出来るＭＡＲＡＭやＲＲＡＭにも適用可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の相変化メモリ装置における相変化メモリセル（２ビット／セル）の断面構造と回路模式図である。
【図２】接触面積の違いによるＩ−Ｒ特性の差異を示す図である。
【図３】２ビット／セルのライト（Write）方法を説明するための図である。
【図４】２ビット／セルの４つの状態のＩ−Ｖ特性とリード（Read）方法を説明するための図である。
【図５】４状態を作るための書き込みパルスの印加方法を示す図である。
【図６】本発明による相変化メモリ装置の回路構成例を示す図である。
【図７】４状態の読み出し方法を示す図である。
【図８】従来型の多値セルの抵抗分布と参照電位を示す図である。
【図９】従来型の１ビット／セルの断面構造と回路模式図である。
【符号の説明】
【００８４】
１・・・シリコン基板、２・・・ゲート電極、３・・・ＶＳＳコンタクト、４・・・グランド線、５・・・Ｄコンタクト、６・・・Ｍｉｄコンタクト、７ａ・・・上部電極、７ｂ・・・下部電極、８・・・サイドウォール、９・・・ヒータ、９ａ・・・上部ヒータ、９ｂ・・・下部ヒータ、１０・・・相変化膜、１１・・・メタル配線、２１・・・リードアンプ、３１・・・ライトアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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