(57)【要約】【課題】  トランジスタを駆動する回路において、トランジスタがターンオフする過渡期間に存在するサージ電圧とターンオフ損失の間のトレードオフ関係を打破すること。【解決手段】  駆動回路１０は、トランジスタ２０のゲート電極Ｇに電気的に接続している可変抵抗体Ｒ１２を備えている。その可変抵抗体Ｒ１２の電流経路の幅が、トランジスタ２０のドレイン・ソース間電圧Vdsに応じて伸縮する空乏層によって調整されることを特徴としている。【選択図】  図１
2008054280.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを駆動する回路であり、
そのトランジスタのゲート電極に電気的に接続している可変抵抗体を備え、
その可変抵抗体の電流経路の幅が、トランジスタの主電極間電圧に応じて伸縮する空乏層によって調整されることを特徴とする駆動回路。
【請求項２】
可変抵抗体の抵抗値は、トランジスタの主電極間電圧が小さいときに小さく調整され、主電極間電圧が大きいときに大きく調整されることを特徴とする請求項１の駆動回路。
【請求項３】
可変抵抗体は、ｐ型の半導体領域と、そのｐ型半導体領域に接するｎ型の半導体領域を有しており、
ｐ型半導体領域が、トランジスタのゲート電極に電気的に接続しており、
ｎ型半導体領域が、トランジスタの出力電極に電気的に接続していることを特徴とする請求項２の駆動回路。
【請求項４】
ｎ型半導体領域とトランジスタの出力電極の間に、ツェナーダイオードが設けられていることを特徴とする請求項３の駆動回路。
【請求項５】
可変抵抗体は、ｐ型の半導体領域と、そのｐ型半導体領域に接する絶縁体領域と、その絶縁体領域を介してｐ型半導体領域に対向する導電体領域を有しており、
ｐ型半導体領域が、トランジスタのゲート電極に電気的に接続しており、
導電体領域が、トランジスタの出力電極に電気的に接続していることを特徴とする請求項２の駆動回路。
【請求項６】
導電体領域とトランジスタの出力電極の間に、ツェナーダイオードが設けられていることを特徴とする請求項５の駆動回路。
【請求項７】
駆動回路であって、
トランジスタと、
そのトランジスタのゲート電極に電気的に接続している可変抵抗体を備え、
その可変抵抗体の電流経路の幅が、トランジスタの主電極間電圧に応じて伸縮する空乏層によって調整され、
トランジスタと可変抵抗体は、同一の半導体基板に設けられていることを特徴とする駆動回路。
【請求項８】
可変抵抗体は、ｐ型の半導体領域と、そのｐ型半導体領域に接するｎ型の半導体領域を有しており、
ｐ型半導体領域が、半導体基板上に絶縁膜を介して設けられているとともに、トランジスタのゲート電極に電気的に接続しており、
ｎ型半導体領域が、半導体基板上に絶縁膜を介して設けられているとともに、トランジスタの出力電極に電気的に接続していることを特徴とする請求項７の駆動回路。
【請求項９】
ｐ型半導体領域とｎ型半導体領域の材料は、多結晶シリコンであることを特徴とする請求項８の半導体装置。
【請求項１０】
ｎ型半導体領域とトランジスタの出力電極の間に、ツェナーダイオードが設けられていることを特徴とする請求項８又は９の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを駆動する回路に関する。
【背景技術】
【０００２】
負荷に接続されたトランジスタのオン・オフを切替えることによって、負荷に電力を供給する状態と電力を供給しない状態を切替える回路が知られている。例えば、インバータ回路は、トランジスタのオン・オフを切替えることによって直流電力を交流電力に変換し、その交流電力をモータに供給する。この種の回路のトランジスタのオン・オフは、そのトランジスタのゲート電極（又はベース電極）に接続している駆動回路で制御される。
【０００３】
図２０に、この種のトランジスタに電界効果型のトランジスタが用いられた場合の動作波形図を示す。駆動回路は、駆動電圧Vinをトランジスタのゲート電極に供給することによって、トランジスタのオン・オフを切替える。
まず、トランジスタがターンオンする過渡期間に関して説明する。駆動電圧Vinがローからハイになると、トランジスタのゲート電極に向けて正のゲート電流Igが流れ、ゲート電極に電荷が蓄積される。ゲート電極に電荷が蓄積されると、トランジスタのゲート・ソース間電圧Vgsが上昇する。ゲート・ソース間電圧Vgsが上昇すると、トランジスタのドレインからソースに向けてドレイン電流Idが流れ始め、ドレイン・ソース間電圧Vdsが減少する。これらの過程を経て、トランジスタはオフからオンに移行する。
次に、トランジスタがターンオフする過渡期間Ｔ１００に関して説明する。駆動電圧Vinがハイからローになると、ゲート電極に蓄積していた電荷が放電し、ゲート電極から駆動回路に向けて負のゲート電流Igが流れ、ゲート・ソース間電圧Vgsが減少する。ゲート・ソース間電圧Vgsが減少すると、ドレイン電流Idも減少し、ドレイン・ソース間電圧Vdsが上昇する。これらの過程を経て、トランジスタはオンからオフに移行する。
【０００４】
図２０に示すように、トランジスタがターンオフする過渡期間Ｔ１００の終盤では、ドレイン・ソース間電圧Vdsにサージ電圧が発生している。このサージ電圧は、急峻に変動するドレイン電流Idと回路中のドレイン電極側の配線などに寄生しているインダクタンスによって引き起こされる。
このサージ電圧の増大を抑えるためには、ドレイン電流Idを緩やかに変動させれば良い。例えば、トランジスタのゲート抵抗を大きくすれば、ゲート電極に蓄積していた電荷の放電する速度が減少し、負のゲート電流Igが緩やかに流れる。この結果、ドレイン電流Idも緩やかに減少し、サージ電圧の増大を抑えることができる。しかし、トランジスタのドレイン電流Idが緩やかに減少すると、トランジスタがターンオフするまでに要する時間が増大し、ターンオフ損失が増大してしまう。即ち、この種のトランジスタには、ターンオフの過渡期間Ｔ１００において、サージ電圧とターンオフ損失の間にトレードオフ関係が存在する。
【０００５】
このトレードオフ関係を打破するためには、ターンオフの過渡期間Ｔ１００の序盤でドレイン電流Idを急峻に変動させ、過渡期間Ｔ１００の終盤でドレイン電流Idを緩慢に変動させるのが望ましい。過渡期間Ｔ１００の序盤でドレイン電流Idを急峻に変動させれば、ターンオフに要する時間を短縮することができる。この結果、ターンオフ損失を低く抑えることができる。また、過渡期間Ｔ１００の終盤でドレイン電流Idを緩慢に変動させれば、サージ電圧の増大を抑えることができる。
【０００６】
特許文献１には、トランジスタの主電極間電圧（ドレイン電極とソース電極間電圧、コレクタ電極とエミッタ電極間電圧など）に基づいてトランジスタのゲート抵抗の抵抗値を調整する技術が開示されている。特許文献１の技術では、トランジスタの主電極間電圧が大きいときにゲート抵抗の抵抗値を大きくし、主電極間電圧が小さいときにゲート抵抗の抵抗値を小さく調整する。具体的には、特許文献１の駆動回路は、トランジスタのゲート電極に接続している抵抗可変手段を備えている。抵抗可変手段は、半導体スイッチング素子とそれに並列に接続している固定抵抗体で構成されている。半導体スイッチング素子は、トランジスタの主電極間電圧が所定値よりも大きいときにオフし、所定値よりも小さいときにオンする。即ち、トランジスタの主電極間電圧が大きいときは、半導体スイッチング素子がオフすることによって、固定抵抗体の抵抗値に応じてゲート抵抗が大きく調整される。トランジスタの主電極間電圧が小さいときは、半導体スイッチング素子がオンすることによって、半導体スイッチング素子の内部抵抗に応じてゲート抵抗が小さく調整される。
【０００７】
特許文献１の駆動回路を利用すれば、ターンオフの過渡期間の序盤（主電極間電圧が小さいとき）では半導体スイッチング素子がオンすることによって、ゲート抵抗の抵抗値が小さく調整され、ゲート電流が急峻に変動する。これにより、トランジスタのドレイン電流を急峻に変動させ、ターンオフに要する時間を短縮することができる。さらに、ターンオフの過渡期間の終盤（主電極間電圧が大きいとき）では半導体スイッチング素子がオフすることによって、ゲート抵抗の抵抗値が大きく調整され、ゲート電流が緩慢に変動する。これにより、トランジスタのドレイン電流を緩慢に変動させ、サージ電圧の増大を抑えることができる。
【０００８】
【特許文献１】特開平６−２９１６３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１の駆動回路では、高抵抗な固定抵抗体を利用してゲート抵抗の高抵抗な状態を実現している。サージ電圧の増大を抑えるためには、固定抵抗体の抵抗値を大きく設定するのが望ましい。しかし、高抵抗な固定抵抗体は、ターンオフ損失を増大させる。したがって、ターンオフ損失の増大を抑えるためには、半導体スイッチング素子のオン・オフ動作によって高抵抗な固定抵抗体に切換わるタイミングを、ターンオフする過渡期間の終盤に正確に設定しなければならない。ターンオフする過渡期間の終盤では、トランジスタの主電極間電圧が高い状態にまで到達している。特許文献１の駆動回路では、このトランジスタの主電極間電圧を半導体スイッチング素子のオン・オフ動作の閾値にまで正確に変圧することによって、半導体スイッチング素子のオン・オフ動作を制御しなければならない。したがって、このような回路を実現するためには、必要な部品点数が多くなってしまい、コスト増が避けられない。
本発明は、特許文献１とは異なる手法によって、トランジスタの主電極間電圧に基づいてトランジスタのゲート抵抗の抵抗値を調整する技術を提供する。なお、上記では、ターンオフする過渡期間を中心に本発明の課題を説明してきたが、ターンオンする過渡期間においても、トランジスタの主電極間電圧に基づいてトランジスタのゲート抵抗の抵抗値を調整したい局面が多く存在する。本発明は、ターンオフとターンオンのいずれの過渡期間においても有用な結果が得られる技術を提供する。
【課題を解決するための手段】
【００１０】
本明細書で開示される技術は、トランジスタを駆動する回路に具現化することができる。本明細書で開示される駆動回路は、トランジスタのゲート電極に電気的に接続している可変抵抗体を備えている。その可変抵抗体の電流経路の幅は、トランジスタの主電極間電圧に応じて伸縮する空乏層によって調整される。
本明細書で開示される駆動回路は、半導体スイッチング素子のオン・オフ動作を利用しない。駆動回路は、トランジスタの主電極間電圧に応じて伸縮する空乏層を利用して、可変抵抗体の電流経路の幅を調整する。空乏層が伸展して可変抵抗体の電流経路の幅が狭くなると、可変抵抗体の抵抗値は大きく調整される。空乏層が収縮して可変抵抗体の電流経路の幅が広くなると、可変抵抗体の抵抗値は小さく調整される。空乏層はトランジスタの主電極間電圧に応じて伸縮し、その事象はトランジスタの主電極間電圧の増減に対して連続的である。半導体スイッチング素子のオン・オフ動作のように、閾値を正確に設定するための回路を必要としない。本明細書で開示される駆動回路の構成は簡単化されている。
【００１１】
本明細書で開示される駆動回路では、可変抵抗体の抵抗値が、トランジスタの主電極間電圧が小さいときに小さく調整され、主電極間電圧が大きいときに大きく調整されることが好ましい。
この態様によると、トランジスタがターンオフする過渡期間の序盤でゲート抵抗の抵抗値が小さく調整され、過渡期間の終盤でゲート抵抗の抵抗値が大きく調整される。したがって、本発明の駆動回路では、ターンオフの過渡期間の序盤でゲート抵抗の抵抗値を小さく調整することができ、ゲート電流を急峻に変動させることができる。これにより、トランジスタのドレイン電流を急峻に変動させ、ターンオフに要する時間を短縮することができる。さらに、本発明の駆動回路では、ターンオフの過渡期間の終盤でゲート抵抗の抵抗値を大きく調整することができ、ゲート電流を緩慢に変動させることができる。これにより、トランジスタのドレイン電流を緩慢に変動させ、サージ電圧の増大を抑えることができる。この態様の駆動回路は、トランジスタがターンオフする過渡期間の特性を改善することができる。
【００１２】
本明細書で開示される可変抵抗体は、ｐ型の半導体領域と、そのｐ型半導体領域に接するｎ型の半導体領域を有していてもよい。この場合、ｐ型半導体領域が、トランジスタのゲート電極に電気的に接続している。ｎ型半導体領域が、トランジスタの出力電極に電気的に接続している。ここで、トランジスタの出力電極には、例えばドレイン電極、コレクタ電極等が挙げられる。
この可変抵抗体では、ｐ型半導体領域が電流経路である。トランジスタの主電極間電圧が大きくなると、ｐ型半導体領域とｎ型半導体領域のｐｎ接合が逆バイアスされ、ｐ型半導体領域に空乏層が伸展する。このため、トランジスタの主電極間電圧が大きくなると、電流経路の幅が狭く調整される。一方、トランジスタの主電極間電圧が小さくなると、ｐ型半導体領域に伸びている空乏層が収縮する。このため、トランジスタの主電極間電圧が小さくなると、電流経路の幅が広く調整される。
この可変抵抗体を有する駆動回路は、トランジスタがターンオフする過渡期間の特性を改善することができる。
【００１３】
本明細書で開示される駆動回路では、ｎ型半導体領域とトランジスタの出力電極の間に、ツェナーダイオードが設けられていることが好ましい。
ツェナーダイオードが設けられていると、ツェナーダイオードが降伏するまでは、トランジスタの主電極間電圧が可変抵抗体のｎ型半導体領域に印加されない。したがって、ツェナーダイオードが降伏するまでは、可変抵抗体の電流経路の幅が広く維持される。この結果、トランジスタがターンオフする過渡期間の序盤において、可変抵抗体の抵抗値を小さく維持し、ゲート電流を急峻に変動させることができる。これにより、トランジスタのドレイン電流を急峻に変動させ、ターンオフに要する時間をさらに短縮することができる。なお、ツェナーダイオードは、複数個が直列に接続されていてもよい。複数個のツェナーダイオードによってｎ型半導体領域に印加される電圧を調整することができる。
【００１４】
本明細書で開示される可変抵抗体は、ｐ型の半導体領域と、そのｐ型半導体領域に接する絶縁体領域と、その絶縁体領域を介してｐ型半導体領域に対向している導電体領域を有していてもよい。この場合、ｐ型半導体領域が、トランジスタのゲート電極に電気的に接続している。導電体領域が、トランジスタの出力電極に電気的に接続している。ｐ型半導体領域と絶縁体領域と導電体領域は、ＭＩＳ構造（Metal Insulator Semiconductor）を構成している。
この可変抵抗体では、ｐ型半導体領域が電流経路である。トランジスタの主電極間電圧が大きくなると、ＭＩＳ構造の電界効果によって、ｐ型半導体領域に空乏層が伸展する。このため、トランジスタの主電極間電圧が大きくなると、電流経路の幅が狭く調整される。一方、トランジスタの主電極間電圧が小さくなると、ｐ型半導体領域に伸びている空乏層が収縮する。このため、トランジスタの主電極間電圧が小さくなると、電流経路の幅が広く調整される。
この可変抵抗体を有する駆動回路は、トランジスタがターンオフする過渡期間の特性を改善することができる
【００１５】
本明細書で開示される駆動回路では、導電体領域とトランジスタの出力電極の間に、ツェナーダイオードが設けられていることが好ましい。
ツェナーダイオードが設けられていると、ツェナーダイオードが降伏するまでは、トランジスタの主電極間電圧が可変抵抗体の導電体領域に印加されない。したがって、ツェナーダイオードが降伏するまでは、可変抵抗体の電流経路の幅が広く維持される。この結果、トランジスタがターンオフする過渡期間の序盤において、可変抵抗体の抵抗値を小さく維持し、ゲート電流を急峻に変動させることができる。これにより、トランジスタのドレイン電流を急峻に変動させ、ターンオフに要する時間をさらに短縮することができる。なお、ツェナーダイオードは、複数個が直列に接続されていてもよい。複数個のツェナーダイオードによってｎ型半導体領域に印加される電圧を調整することができる。
【００１６】
本明細書で開示される技術は、トランジスタと可変抵抗体が一体で構成された駆動回路を提供することができる。この駆動回路は、トランジスタと、そのトランジスタのゲート電極に電気的に接続している可変抵抗体を備えている。可変抵抗体の電流経路の幅は、トランジスタの主電極間電圧に応じて伸縮する空乏層によって調整される。トランジスタと可変抵抗体は、同一の半導体基板に設けられていることを特徴としている。
トランジスタと可変抵抗体が同一の半導体基板に設けられていると、トランジスタと可変抵抗体をそれぞれ別個の部品として用意する必要がない。トランジスタと可変抵抗体が同一の半導体基板に設けられていると、駆動回路を少ない部品点数で構成することができ、さらに駆動回路が小型化され、実用性に優れたものとすることができる。
【００１７】
トランジスタと可変抵抗体を同一の半導体基板に設けるためには、例えば、可変抵抗体が、ｐ型の半導体領域と、そのｐ型半導体領域に接するｎ型の半導体領域を有しているのが好ましい。この場合、ｐ型半導体領域は、半導体基板上に絶縁膜を介して設けられているとともに、トランジスタのゲート電極に電気的に接続している。ｎ型半導体領域は、半導体基板上に絶縁膜を介して設けられているとともに、トランジスタの出力電極に電気的に接続している。
上記形態によると、半導体基板上には、ｐ型半導体領域とｎ型半導体領域で構成された可変抵抗体が設けられている。トランジスタと可変抵抗体が、同一の半導体基板を利用して一体で構築されている。
【００１８】
ｐ型半導体領域とｎ型半導体領域の材料は、多結晶シリコンであることが好ましい。
多結晶シリコンを採用すると、半導体装置の製造プロセスを利用して、半導体基板上にｐ型半導体領域とｎ型半導体領域を容易に形成することができる。
【発明の効果】
【００１９】
本発明の駆動回路は、トランジスタの主電極間電圧に応じて伸縮する空乏層を利用して、可変抵抗体の電流経路の幅を調整する。本発明の駆動回路は、その構成が簡単化され、製造コストを低く抑えることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の好ましい特徴を列記する。
（第１特徴）  本発明の駆動回路は、電界効果型のトランジスタを駆動する。
（第２特徴）  可変抵抗体は、トランジスタと同一の半導体基板に設けられている。
（第３特徴）  可変抵抗体は、ピンチ抵抗体である。ピンチ抵抗体は、ｐ型半導体領域がｎ型半導体領域によって挟まれた構造を有する。ｐ型半導体領域は、トランジスタに供給される直流電圧がｎ型半導体領域に印加されると、実質的に完全空乏化する。
（第４特徴）  可変抵抗体は、ＭＯＳ型抵抗体（Metal Oxide Semiconductor）である。ＭＯＳ型抵抗体は、導電体領域と絶縁体領域とｐ型半導体領域の積層構造を有する。ｐ型半導体領域は、トランジスタに供給される直流電圧がｎ型半導体領域に印加されると、実質的に完全空乏化する。
【実施例】
【００２１】
（第１実施例）
図１に、電界効果型のトランジスタ２０（n型MOSFET）を駆動するための駆動回路１０の回路図を示す。トランジスタ２０は、負荷３０とグランドの間に接続されている。トランジスタ２０と負荷３０の間には、配線の寄生インダクタンスが接続されている。駆動回路１０は、矩形波の駆動電圧Vinをトランジスタ２０のゲート電極Ｇに供給し、その駆動電圧Vinに基づいてトランジスタ２０のオン・オフを切替える。駆動回路１０は、トランジスタ２０のオン・オフを切替えることによって、電圧供給源４０の直流電圧Vddを負荷３０に供給する状態と供給しない状態を切替える。トランジスタ２０のソース電極Ｓとゲート電極Ｇの間には、保護用ツェナーダイオード２２が接続されており、ゲート電極Ｇに一定以上の電圧が印加されるのを回避する。
【００２２】
駆動回路１０は、駆動電圧生成回路１１と、固定抵抗体Ｒ１０と、第１ダイオードＤ１０と、第２ダイオードＤ１２と、可変抵抗体Ｒ１２を備えている。第２ダイオードＤ１２は、必要に応じて削除してもよい。固定抵抗体Ｒ１０、第１ダイオードＤ１０、可変抵抗体Ｒ１２及び保護用ツェナーダイオード２２は、トランジスタ２０と同一の半導体基板に設けられている。具体的な形態は、後述の実施例で説明する。
固定抵抗体Ｒ１０と第１ダイオードＤ１０の直列回路は、ゲート電極Ｇとゲート端子Ｇ１０の間に接続されている。可変抵抗体Ｒ１２と第２ダイオードＤ１２の直列回路は、ゲート電極Ｇとゲート端子Ｇ１０の間に接続されている。駆動電圧生成回路１１は、ゲート端子Ｇ１０に電気的に接続されている。即ち、固定抵抗体Ｒ１０と第１ダイオードＤ１０の直列回路と可変抵抗体Ｒ１２と第２ダイオードＤ１２の直列回路は、駆動電圧生成回路１１とトランジスタ２０の間で並列回路を構成している。第１ダイオードＤ１０のアノードは固定抵抗体Ｒ１０を介してゲート端子Ｇ１０に接続しており、第１ダイオードＤ１０のカソードはトランジスタ２０のゲート電極Ｇに接続している。第２ダイオードＤ１２のアノードは可変抵抗体Ｒ１２を介してトランジスタ２０のゲート電極Ｇに接続しており、第２ダイオードＤ１２のカソードはゲート端子Ｇ１０に接続している。
【００２３】
可変抵抗体Ｒ１２の抵抗値は、ドレイン電圧検出手段５０で測定されたトランジスタ２０のドレイン・ソース間電圧Vdsに基づいて調整される。可変抵抗体Ｒ１２の抵抗値は、トランジスタ２０のドレイン・ソース間電圧Vdsが小さいときに小さく調整され、ドレイン・ソース間電圧Vdsが大きいときに大きく調整される。
【００２４】
図２に、トランジスタ２０の動作波形図を示す。
まず、トランジスタ２０がターンオンする過渡期間に関して説明する。駆動電圧Vinは、第２ダイオードＤ１２が逆方向に設けられているので、固定抵抗体Ｒ１０側の配線に供給される。駆動電圧Vinがローからハイになると、駆動電圧Vinは、固定抵抗体Ｒ１０で正のゲート電流Ig(+)に変換され、トランジスタ２０のゲート電極Ｇに供給される。トランジスタ２０のゲート電極Ｇに正のゲート電流Ig(+)が供給されると、ゲート電極Ｇに電荷が蓄積される。ゲート電極Ｇに電荷が蓄積されると、トランジスタ２０のゲート・ソース間電圧Vgsが上昇する。ゲート・ソース間電圧Vgsが上昇すると、トランジスタ２０のドレイン電極Ｄからソース電極Ｓに向けてドレイン電流Idが流れ始め、ドレイン・ソース間電圧Vdsが減少する。これらの過程を経て、トランジスタ２０はオフからオンに移行する。
【００２５】
次に、トランジスタ２０がターンオフする過渡期間Ｔ１０に関して説明する。駆動電圧Vinがハイからローになると、ゲート電極Ｇに蓄積していた電荷が放電する。電荷の放電に伴う負のゲート電流Ig(-)は、第１ダイオードＤ１０が逆方向に設けられているので、可変抵抗体Ｒ１２側の配線に向けて流れる。トランジスタ２０がターンオフした序盤では、ドレイン・ソース間電圧Vdsが小さいので、可変抵抗体Ｒ１２の抵抗値が小さい値に調整されている。このため、負のゲート電流Ig(-)は、ターンオフした過渡期間Ｔ１０の序盤において急峻に変動することができる。このため、トランジスタ２０のゲート電極Ｇに蓄積していた電荷は、ターンオフの過渡期間Ｔ１０の序盤で素早く放電することができる。この結果、ターンオフの過渡期間Ｔ１０の序盤でターンオフに要する時間を短縮することができる。場合によっては、図２に示すように、従来の駆動回路の過渡期間Ｔ１００に比して、トランジスタ２０がターンオフに要する過渡期Ｔ１０の時間が短縮され得る。
【００２６】
ターンオフの過渡期間Ｔ１０の終盤になると、ドレイン・ソース間電圧Vdsが上昇してくる。可変抵抗体Ｒ１２の抵抗値は、ドレイン・ソース間電圧Vdsの上昇に伴って大きく調整される。このため、負のゲート電流Ig(-)は、ターンオフした過渡期間Ｔ１０の終盤において緩慢に変動することができる。このため、トランジスタ２０のゲート電極Ｇに蓄積していた電荷は、ターンオフの過渡期間Ｔ１０の終盤でゆっくりと放電することができる。この結果、トランジスタ３０のドレイン電流Idが緩慢に流れ、サージ電圧の増大を抑えることができる。
駆動回路１０によると、トランジスタ３０がターンオフする過渡期間Ｔ１０において、サージ電圧とターンオフ損失の間に存在するトレードオフ関係を打破することができる。
【００２７】
以下、具体的な回路の構成を示す。なお、同一の構成要素に関しては同一符号を付し、その説明を省略する。
図３に、図１の可変抵抗体Ｒ１２とドレイン電圧検出手段５０が、ピンチ抵抗体６０で実現されている例を示す。ピンチ抵抗体６０は、ｎ型の不純物を含む多結晶シリコンのｎ型第１半導体領域６２と、ｐ型の不純物を含む多結晶シリコンのｐ型半導体領域６４と、ｎ型の不純物を含む多結晶シリコンのｎ型第２半導体領域６５を備えている。ｎ型第１半導体領域６２とｎ型第２半導体領域６５は、ｐ型半導体領域６４によって隔てられている。ｎ型第１半導体領域６２は、第１電極６１を介してトランジスタ２０のドレイン電極Ｄに電気的に接続している。ｎ型第２半導体領域６５は、第２電極６６を介してトランジスタ２０のドレイン電極Ｄに電気的に接続している。ｐ型半導体領域６４の一端は、第３電極６７を介してトランジスタのゲート電極Ｇに電気的に接続している。ｐ型半導体領域６４の他端は、第４電極６３を介してゲート端子Ｇ１０に電気的に接続している。
【００２８】
図４を参照して、ピンチ抵抗体６０に形成される空乏層の伸縮に関して説明する。なお、ピンチ抵抗体６０を構成する各半導体領域の不純物濃度及び幅等は、第１電極６１及び第２電極６６に電圧供給源４０の直流電圧Vddに相当する電圧が加わったときに、実質的に完全空乏化するように形成されている。あるいは、後述するように、ピンチ抵抗体６０とトランジスタ２０のドレイン電極Ｄの間にツェナーダイオードＤｚが設けられているときは、ピンチ抵抗体６０を構成する各半導体領域の不純物濃度及び幅等は、第１電極６１及び第２電極６６に直流電圧VddからツェナーダイオードＤｚの降伏電圧を引いた電圧が加わったときに空乏化し、所望の抵抗値が得られるように形成されている。
ドレイン・ソース間電圧Vdsが０Ｖの場合、ｐ型半導体領域６４とｎ型半導体領域６２、６６の間の拡散電位差に基づく空乏層が形成されている。この空乏層の幅は小さく、ｐ型半導体領域６４の電流経路の幅が広く確保されている。
ドレイン・ソース間電圧Vdsが２０Ｖの場合、ｐ型半導体領域６４とｎ型半導体領域６２、６６の間のｐｎ接合が逆バイアスされて、ｐ型半導体領域６４に空乏層が伸展する。このため、ｐ型半導体領域６４の電流経路の幅が狭くなる。
ドレイン・ソース間電圧Vdsが７５Ｖの場合、ｐ型半導体領域６４とｎ型半導体領域６２、６６の間のｐｎ接合がさらに逆バイアスされて、ｐ型半導体領域６４に空乏層がさらに伸展する。このため、ｐ型半導体領域６４の電流経路の幅は極めて狭くなり、高抵抗になる。
【００２９】
図５に、ピンチ抵抗体６０の第１電極６１及び第２電極６６に印加される電圧Ｖとピンチ抵抗体６０の抵抗値Ｒの関係を示す。図５に示すように、ピンチ抵抗体６０の抵抗値Ｒは、印加される電圧Ｖに応じて連続的に増大する。
この結果から、ピンチ抵抗体６０の抵抗値Ｒは、ドレイン・ソース間電圧Vdsが小さいときに小さく調整され、ドレイン・ソース間電圧Vdsが大きいときに大きく調整される。
【００３０】
図６に、上記特性を有するピンチ抵抗体６０を用いた駆動回路１０のシミュレーション結果を示す。なお、固定抵抗体Ｒ１０は、抵抗値を３Ωに設定した。また、図７に、ピンチ抵抗体６０が設けられていない場合のシミュレーション結果を比較例として示す。
図６に示すように、ピンチ抵抗体６０を用いた駆動回路１０では、サージ電圧が顕著に抑制されていることが確認された。
【００３１】
図８に、サージ電圧とターンオフ損失の間に存在するトレードオフ曲線を示す。
「対策なし」は、ピンチ抵抗体６０が設けられていない駆動回路の結果である。「対策あり」は、ピンチ抵抗体６０が設けられている駆動回路１０の結果である。
「対策あり」の場合は、「対策なし」の場合に比してターンオフ損失をほとんど増大させることなく、サージ電圧を顕著に低減している。「対策あり」の結果は、トレードオフ曲線から大きく改善されていると評価できる。
【００３２】
図９に、駆動回路１０の変形例の一例を示す。この駆動回路１０は、ピンチ抵抗体６０の電極６１、６６とトランジスタ２０のドレイン電極Ｄの間に、ツェナーダイオードＤｚが設けられていることを特徴としている。ツェナーダイオードＤｚのアノードはピンチ抵抗体６０の電極６１、６６側に接続しており、カソードはトランジスタ２０のドレイン電極Ｄ側に接続している。
ツェナーダイオードＤｚが設けられていると、ツェナーダイオードＤｚが降伏するまでは、トランジスタ２０のドレイン・ソース間電圧Vdsがピンチ抵抗体６０のｎ型半導体領域６２、６５に印加されない。したがって、ツェナーダイオードＤｚが降伏するまでは、ピンチ抵抗体６０の電流経路が広く維持される。この結果、トランジスタ２０がターンオフする過渡期間の序盤において、ピンチ抵抗体６０の抵抗値を小さく維持し、負のゲート電流Ig(-)を急峻に変動させることができる。これにより、トランジスタ２０のドレイン電流Idを急峻に変動させ、ターンオフに要する時間をさらに短縮することができる。
また、ツェナーダイオードＤｚは、複数個が直列に設けられていてもよい。複数個のツェナーダイオードＤｚによってｎ型半導体領域６２、６５に印加される電圧を小さい値に調整することができる。ｎ型半導体領域６２、６５に印加される電圧が小さい値に調整されると、ｐ型半導体領域６４の不純物濃度を薄くする、及び／又はｎ型半導体領域６２、６５の間に介在するｐ型半導体領域６４の幅を小さくすることができる。したがって、ｎ型半導体領域６２、６５に電圧が印加されたときの空乏層幅の変動が大きくなり、ｐ型半導体領域６４の抵抗変化が大きくなる。この結果、トランジスタ２０がターンオフする過渡期の序盤においてピンチ抵抗体６０の抵抗値を小さく維持し、トランジスタ２０がターンオフする過渡期の終盤においてピンチ抵抗体６０の抵抗値を大きくするという作用を良好に得ることができる。
【００３３】
（第２実施例）
図１０に、第２実施例の駆動回路１０を示す。この駆動回路１０は、ＭＯＳ構造を有するＭＯＳ型抵抗体１６０を備えていることを特徴としている。
ＭＯＳ型抵抗体１６０は、酸化シリコンの第１絶縁体領域１６２と、ｐ型の不純物を含む単結晶シリコンのｐ型半導体領域１６４と、酸化シリコンの第２絶縁体領域１６５を備えている。第１絶縁体領域１６２と第２絶縁体領域１６５は、ｐ型半導体領域１６４によって隔てられている。第１電極１６１は、第１絶縁体領域１６２を介してｐ型半導体領域１６４に対向している。第２電極１６６は、第２絶縁体領域１６５を介してｐ型半導体領域１６４に対向している。第１電極１６１と第２電極１６６は、トランジスタ２０のドレイン電極Ｄに電気的に接続している。ｐ型半導体領域１６４の一端は、第３電極１６７を介してトランジスタのゲート電極Ｇに電気的に接続している。ｐ型半導体領域１６４の他端は、第４電極１６３を介してゲート端子Ｇ１０に電気的に接続している。
【００３４】
ＭＯＳ型抵抗体１６０は、電界効果によってｐ型半導体領域６４内に伸縮する空乏層の幅を調整することができる。
図１１に、ＭＯＳ型抵抗体１６０の第１電極１６１及び第２電極１６６に印加される電圧ＶとＭＯＳ型抵抗体１６０の抵抗値Ｒの関係を示す。図１１に示すように、ＭＯＳ型抵抗体１６０の抵抗値Ｒは、印加される電圧Ｖに応じてほぼ連続的に増加する。
この結果から、ＭＯＳ型抵抗体１６０の抵抗値Ｒは、ドレイン・ソース間電圧Vdsが小さいときに小さく調整され、ドレイン・ソース間電圧Vdsが大きいときに大きく調整される。
【００３５】
図１２に、上記特性を有するＭＯＳ型抵抗体１６０を用いた駆動回路１０のシミュレーション結果を示す。なお、固定抵抗体Ｒ１０は、抵抗値を３Ωに設定した。また、図７に、ＭＯＳ型抵抗体１６０が設けられていない場合のシミュレーション結果を比較例として示す。
図１２に示すように、ＭＯＳ型抵抗体１６０を用いた駆動回路１０では、サージ電圧が顕著に抑制されていることが確認された。
【００３６】
図１３に、サージ電圧とターンオフ損失の間に存在するトレードオフ曲線を示す。
「対策なし」は、ＭＯＳ型抵抗体１６０が設けられていない駆動回路の結果である。「対策あり」は、ＭＯＳ型抵抗体１６０が設けられている駆動回路１０の結果である。
「対策あり」の場合は、「対策なし」の場合に比してターンオフ損失をほとんど増大させることなく、サージ電圧を顕著に低減している。「対策あり」の結果は、トレードオフ曲線から大きく改善されていると評価できる。
【００３７】
（第３実施例）
図１４〜図１７に、図９に示す駆動回路１０のうちのピンチ抵抗体６０、ツェナーダイオードＤｚ、ダイオードＤ１０、固定抵抗体Ｒ１０及び保護用ツェナーダイオード２２の回路素子が、トランジスタ２０と同一の半導体基板に設けられている例を示す。これらの回路素子はいずれも、半導体基板上に設けられている。トランジスタ２０とこれらの回路素子は、半導体基板を利用して一体化されており、１つのチップで構成されている。
なお、本実施例では、図９に示す駆動回路１０のうちの第２ダイオードＤ１２は、削除されている。第２ダイオードＤ１２が削除されていると、ターンオンの序盤で正のゲート電流Ig(+)を緩慢に変動させ、ターンオンの終盤でゲート電流Ig(+)を急峻に変動させるという効果を得ることができる。
【００３８】
図１４に、半導体基板上に設けられているピンチ抵抗体６０の要部斜視図を模式的に示す。なお、図１４に付されている各符号は、図９のピンチ抵抗体６０の各構成要素の符号に対応している。ピンチ抵抗体６０は、後述するように、半導体基板上に酸化膜を介して設けられている。ピンチ抵抗体６０の材料には、多結晶シリコンが用いられている。ｎ型第１半導体領域６２とｎ型第２半導体領域６５にはリンが導入されており、ｐ型半導体領域６４にはボロンが導入されている。
【００３９】
図１５に、トランジスタ２０とピンチ抵抗体６０等の回路素子が一体で設けられている半導体基板の表面レイアウトを示す。破線で表示されている部分は、アルミ配線が形成されている部分である。以下、図９に示す回路を参照にしながら、図１５の表面レイアウトを説明する。
半導体基板の表面の大部分には、トランジスタ２０のソース電極Ｓが配置されている。ソース電極Ｓの下方の半導体基板内には、トランジスタ２０に必要とされている半導体領域が作り込まれている。ソース電極Ｓの周縁から内側に向けて、ソース電極Ｓから電気的に絶縁された状態でゲート電極Ｇが伸びている。トランジスタ２０のソース電極Ｓとゲート電極Ｇは、左上隅部において保護用ツェナーダイオード２２を介して接続されている。保護用ツェナーダイオード２２の材料には、多結晶シリコンが用いられている。保護用ツェナーダイオード２２は、半導体基板上に酸化膜を介して設けられている。
【００４０】
表面レイアウトの右上隅部には、ツェナーダイオードＤｚと、ピンチ抵抗体６０と、ダイオードＤ１０と、固定抵抗体Ｒ１０が配置されている。図１６に、図１５のXVI−XVI線に対応する縦断面図を示す。図１７に、図１５のXVII−XVII線に対応する縦断面図を示す。
【００４１】
図１６に示すように、ピンチオフ抵抗体６０は、半導体基板に酸化膜７２を介して設けられている。ピンチオフ抵抗体６０の上方にはアルミ配線が伸びており、そのアルミ配線は、ピンチオフ抵抗体６０のｎ型第１半導体領域６２とｎ型第２半導体領域６５の双方に電気的に接続している。このアルミ配線は、ピンチオフ抵抗体６０のｐ型半導体領域６４から電気的に絶縁されている。アルミ配線とｎ型第１半導体領域６２が接続する部分を第１電極６１といい、図９の第１電極６１に対応している。アルミ配線とｎ型第２半導体領域６５が接続する部分を第２電極６６といい、図９の第２電極６６に対応している。アルミ配線の一端は、図１５に示すように、ツェナーダイオードＤｚのカソードに電気的に接続している。ツェナーダイオードＤｚのアノードは、半導体基板の周囲を一巡している等電位リング電極（ＥＱＲ）に接続している。等電位リング電極（ＥＱＲ）は、トランジスタ２０のドレイン電極Ｄに電気的に接続している。したがって、ツェナーダイオードＤｚのアノードは、等電位リング電極（ＥＱＲ）を介してトランジスタ２０のドレイン電極Ｄに電気的に接続している。
【００４２】
図１７に示すように、ピンチオフ抵抗体６０のｐ型半導体領域６４は、その両端で２つのアルミ配線に電気的に接続されている。一方のアルミ配線は、図１５に示すように、ゲート端子Ｇ１０から伸びている。その一方のアルミ配線は、第３電極６３を介してｐ型半導体領域６４の一端に電気的に接続されている。他方のアルミ配線は、図１５に示すように、ゲート電極Ｇから伸びている。その他方のアルミ配線は、第４電極６７を介してｐ型半導体領域６４の他端に電気的に接続されている。第３電極６３と第４電極６７は、図９の第３電極６３と第４電極６７に対応している。
【００４３】
図１５に示すように、ゲート電極Ｇとゲート端子Ｇ１０の間には、ダイオードＤ１０と固定抵抗Ｒ１０の直列回路が接続されている。ダイオードＤ１０と固定抵抗Ｒ１０の材料には、多結晶シリコンが用いられている。固定抵抗Ｒ１０の抵抗値は、導入される不純物の濃度によって調整される。
【００４４】
このような構成を採用することで、ピンチ抵抗体６０、ツェナーダイオードＤｚ、ダイオードＤ１０、固定抵抗体Ｒ１０及び保護用ツェナーダイオード２２の回路素子を、トランジスタ２０と同一の半導体基板に一体で構築することができる。このような構成を採用することで、上記の各回路素子を別個に用意する必要がない。このため、部品点数を増加させることなく、本明細書で開示される駆動回路用のチップを構築することができる。トランジスタと上記回路素子が同一の半導体基板に設けられていると、駆動回路を少ない部品点数で構成することができ、さらに駆動回路が小型化され、実用性に優れたものとすることができる。
【００４５】
（第４実施例）
図１８及び図１９に、トランジスタ２０のドレインＤとピンチ抵抗体６０の間に接続されているツェナーダイオードＤｚの一例を示す。
図１８に示す例では、ピンチ抵抗体６０のｎ型第１半導体領域６２とトランジスタ２０のドレインＤの間に複数個のツェナーダイオードＤｚが接続されている。さらに、ピンチ抵抗体６０のｎ型第２半導体領域６５とトランジスタ２０のドレインＤの間にも複数個のツェナーダイオードＤｚが接続されている。即ち、トランジスタ２０のドレインＤとピンチ抵抗体６０の間に、複数個のツェナーダイオードＤｚと複数個のツェナーダイオードＤｚの並列回路が接続している。この例では、ｎ型第１半導体領域６２とドレインＤの間のツェナーダイオードＤｚの数と、ｎ型第２半導体領域６５とドレインＤの間のツェナーダイオードＤｚの数が等しい。また、図１９に示すように、ｎ型第１半導体領域６２とｎ型第２半導体領域６５を短絡させ、ｎ型第１半導体領域６２とドレインＤの間に複数個のツェナーダイオードＤｚで構成される直列回路を接続してもよい。この例に代えて、ｎ型第２半導体領域６５とドレインＤの間に複数個のツェナーダイオードＤｚで構成される直列回路を接続してもよい。また、ｎ型第１半導体領域６２とｎ型第２半導体領域６５は、金属配線等で短絡させてもよい。
【００４６】
複数個のツェナーダイオードＤｚが設けられていると、ｎ型半導体領域６２、６５に印加される電圧を小さい値に調整することができる。即ち、ｎ型半導体領域６２、６５に印加される電圧は、トランジスタ２０のドレイン・ソース間電圧Vdsから複数個のツェナーダイオードＤｚの合計の降伏電圧を引いた値に調整される。したがって、ｎ型半導体領域６２、６５に印加される電圧は、ツェナーダイオードＤｚの数に応じて調整することができる。ｎ型半導体領域６２、６５に印加される電圧が小さい値に調整されると、ｐ型半導体領域６４の不純物濃度を薄くする、及び／又はｎ型半導体領域６２、６５の間に介在するｐ型半導体領域６４の幅を小さくすることができる。したがって、ｎ型半導体領域６２、６５に電圧が印加されたときの空乏層幅の変動が大きくなり、ｐ型半導体領域６４の抵抗変化が大きくなる。この結果、トランジスタ２０がターンオフする過渡期の序盤においてピンチ抵抗体６０の抵抗値を小さく維持し、トランジスタ２０がターンオフする過渡期の終盤においてピンチ抵抗体６０の抵抗値を大きくするという作用を良好に得ることができる。
【００４７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４８】
【図１】実施例の駆動回路の基本的な構成を示す。
【図２】実施例の駆動回路の動作波形図を示す。
【図３】実施例の駆動回路の具体的な構成を示す。
【図４】実施例のピンチ抵抗体に伸縮する空乏層の様子を示す。
【図５】実施例のピンチ抵抗体に印加される電圧とピンチ抵抗体の抵抗値の関係を示す。
【図６】実施例の駆動回路のシミュレーション結果を示す。
【図７】比較例の駆動回路のシミュレーション結果を示す。
【図８】実施例の駆動回路のサージ電圧とターンオフ損失の関係を示す。
【図９】実施例の駆動回路の一つの変形例の具体的な構成を示す。
【図１０】実施例の駆動回路の他の一つの変形例の具体的な構成を示す。
【図１１】変形例のピンチ抵抗体に印加される電圧とピンチ抵抗体の抵抗値の関係を示す。
【図１２】変形例の駆動回路のシミュレーション結果を示す。
【図１３】変形例の駆動回路のサージ電圧とターンオフ損失の関係を示す。
【図１４】ピンチ抵抗体の斜視図を示す。
【図１５】半導体基板の表面レイアウトを示す。
【図１６】図１５のXVI−XVI線に対応する縦断面図を示す。
【図１７】図１５のXVII−XVII線に対応する縦断面図を示す。
【図１８】ツェナーダイオードの一例を示す。
【図１９】ツェナーダイオードの他の一例を示す。
【図２０】従来例の駆動回路の動作波形図を示す。
【符号の説明】
【００４９】
１０：駆動回路
１１：駆動電圧生成回路
２０：トランジスタ
３０：負荷
４０：電圧供給源４０
５０：ドレイン電圧検出手段
６０、：ピンチ抵抗体
６１、６２、１６１、１６２：電極
６２、６５：ｎ型半導体領域
６４、１６４：ｐ型半導体領域
１６０：ＭＯＳ型抵抗体
１６２、１６５：絶縁体領域
Ｒ１０：固定抵抗体
Ｒ１２：可変抵抗体
【図１】
2008054280.tif 000003
【図２】
2008054280.tif 000004
【図３】
2008054280.tif 000005
【図４】
2008054280.tif 000006
【図５】
2008054280.tif 000007
【図６】
2008054280.tif 000008
【図７】
2008054280.tif 000009
【図８】
2008054280.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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