(57)【要約】【課題】シングルスロープ型のアナログデジタル変換器は、フラッシュ型より回路面積は小さくできるが、変換速度が遅くなりがちである。【解決手段】参照信号生成回路は、入力電圧範囲を分割した第１分解能より粗い第２分解能に対応したステップで、信号レベルが順次変化していく参照信号を生成する。比較回路ＣＰは、アナログ信号と参照信号生成回路により生成された参照信号とを比較する。デジタル信号生成回路は、比較回路による比較結果が変化するまでの時間に応じて、デジタル信号を生成する。参照信号生成回路は、比較回路の比較結果が変化すると、デジタル信号生成回路に保持されているデジタル信号の分解能を第１分解能にするため、または第１分解能に近づけるため、別の参照信号を比較回路に供給する。【選択図】図１
2008054256.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号に変換すべきアナログ信号の入力電圧範囲を分割した第１分解能より粗い第２分解能に対応したステップで、信号レベルが順次変化していく参照信号を生成する参照信号生成回路と、
前記アナログ信号と前記参照信号生成回路により生成された参照信号とを比較する比較回路と、
前記比較回路による比較結果が変化するまでの時間に応じて、前記第２分解能を持つデジタル信号を生成するデジタル信号生成回路と、を備え、
前記参照信号生成回路は、前記比較回路の比較結果が変化すると、前記デジタル信号生成回路に保持されているデジタル信号の分解能を前記第１分解能に近づけるよう、別の参照信号を前記比較回路に供給し、
前記デジタル信号生成回路は、前記比較回路による前記別の参照信号との比較結果に応じて、前記第２分解能を持つデジタル信号を前記第１分解能を持つデジタル信号に補正することを特徴とするアナログデジタル変換器。
【請求項２】
前記参照信号生成回路は、
カウントアップまたはカウントダウンされていくカウント値を受けて、前記第２分解能に対応したステップで信号レベルが順次変化していく参照信号を生成する第１デジタルアナログ変換回路と、
カウントアップまたはカウントダウンされていくカウント値を受けて、前記参照信号に対して、前記第１分解能の量子化幅に相当する電圧分ずれた信号を前記別の参照信号として生成する第２デジタルアナログ変換回路と、
を含むことを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記参照信号生成回路は、
カウントアップまたはカウントダウンされていくカウント値を受けて、前記第２分解能に対応したステップで信号レベルが順次変化していく参照信号を生成する第１デジタルアナログ変換回路と、
前記第１デジタルアナログ変換回路の出力信号を、前記第１分解能の量子化幅に相当する電圧分レベルシフトさせて、前記別の参照信号を生成するレベルシフタと、
を含むことを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項４】
前記比較回路は、複数設けられ、複数系統で入力されるアナログ信号を並列に比較し、
前記参照信号生成回路は、複数設けられた前記比較回路で共有化されることを特徴とする請求項１から３のいずれかに記載のアナログデジタル変換回路。
【請求項５】
デジタル信号に変換すべきアナログ信号の入力電圧範囲を分割した第１分解能より粗い第２分解能に対応するステップで信号レベルが順次変化していく第１参照信号と、前記第２分解能で変換されたデジタル信号の分解能を前記第１分解能にするための第２参照信号を生成する参照信号生成回路と、
前記アナログ信号と前記参照信号生成回路により生成された第１参照信号とを比較する第１比較回路と、
前記アナログ信号と前記参照信号生成回路により生成された第２参照信号とを比較する第２比較回路と、
前記第１比較回路による比較結果が変化するまでの時間に応じて、前記第２分解能を持つデジタル信号を生成し、前記第２比較回路による比較結果に応じて、前記第１分解能を持つデジタル信号に補正するデジタル信号生成回路と、を備え、
ことを特徴とするアナログデジタル変換器。
【請求項６】
被写体からの光を電気信号に変換するイメージセンサと、
前記イメージセンサの出力するアナログ信号をデジタル信号に変換する請求項１から５のいずれかに記載のアナログデジタル変換器と、
を備えることを特徴とする撮像回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積分型のアナログデジタル変換器およびそれを用いた撮像回路に関する。
【背景技術】
【０００２】
デジタルスチルカメラやデジタルムービーカメラが広く普及してきている。それらの画素数は年々増加し、高精細な画像を手軽に撮像できるようになってきている。このようなデジタルカメラでは、光電変換して得られたアナログ信号をデジタル信号に変換する必要がある。
【０００３】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどで撮像されたアナログ信号をデジタル信号に変換する手法として、シングルスロープ型のアナログデジタル変換器アレイを用いて、列単位で並列にデジタル信号に変換する手法が提案されている。この手法は、列ごとに配置された複数のアナログデジタル変換器に同じ参照信号を供給すればよいことから、参照信号を生成する回路を共有化することができ、回路面積を小さくすることができる。
【０００４】
シングルスロープ型のアナログデジタル変換器は、フラッシュ型などと比較し、小面積化が容易である点以外にも、高精度、低消費電力といった長所がある。特許文献１は、シングルスロープ型のアナログデジタル変換器の構成を開示する。
【特許文献１】特開平７−８６９３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、シングルスロープ型のアナログデジタル変換器は、フラッシュ型と異なり、分解能が増加するにつれ変換速度が遅くなってしまう。近年、様々な分野で高分解能化が要求されており、一方、高速変換への要求も益々強くなってきている。上述したデジタルカメラの分野では、高分解能化に加え、画素数が増加する傾向にあり、変換速度のさらなる向上が要求されている。
【０００６】
本発明はこうした状況に鑑みなされたものであり、回路面積の増大を抑制しつつ、変換速度を向上させることができるアナログデジタル変換器およびそれを用いた撮像回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、デジタル信号に変換すべきアナログ信号の入力電圧範囲を分割した第１分解能より粗い第２分解能に対応したステップで、信号レベルが順次変化していく参照信号を生成する参照信号生成回路と、アナログ信号と参照信号生成回路により生成された参照信号とを比較する比較回路と、比較回路による比較結果が変化するまでの時間に応じて、第２分解能を持つデジタル信号を生成するデジタル信号生成回路と、を備える。参照信号生成回路は、比較回路の比較結果が変化すると、デジタル信号生成回路に保持されているデジタル信号の分解能を第１分解能に近づけるため、別の参照信号を比較回路に供給し、デジタル信号生成回路は、比較回路による別の参照信号との比較結果に応じて、第２分解能を持つデジタル信号を第１分解能を持つデジタル信号に補正する。
【０００８】
「参照信号生成回路」は、第１分解能で量子化するための別の参照信号を生成してもよい。「参照信号生成回路」は、量子化幅を第１分解能まで段階的に狭めていくための別の参照信号を順次生成し、比較回路に順次供給してもよい。例えば、第２分解能より細かく第１分解能より粗い分解能で量子化するための別の参照信号を生成して比較回路に供給し、次に第１分解能で量子化するための別の参照信号を生成して比較回路に供給してもよい。「デジタル信号生成回路」は、比較回路による、第１分解能で量子化するための別の参照信号との比較結果に応じて、最下位ビットの値を決定してもよい。
【０００９】
この態様によると、第１分解能に対応するステップで信号レベルが順次変化していく参照信号を用いた場合と比較し、変換速度を向上させることができる。また、比較回路を増やす必要がないため、回路面積の増大も限定的である。
【００１０】
参照信号生成回路は、カウントアップまたはカウントダウンされていくカウント値を受けて、第２分解能に対応したステップで信号レベルが順次変化していく参照信号を生成する第１デジタルアナログ変換回路と、カウントアップまたはカウントダウンされていくカウント値を受けて、参照信号に対して、第１分解能の量子化幅に相当する電圧分ずれた信号を別の参照信号として生成する第２デジタルアナログ変換回路と、を含んでもよい。これによると、複数種類の参照信号を容易に生成することができる。
【００１１】
参照信号生成回路は、カウントアップまたはカウントダウンされていくカウント値を受けて、第２分解能に対応したステップで信号レベルが順次変化していく参照信号を生成する第１デジタルアナログ変換回路と、第１デジタルアナログ変換回路の出力信号を、第１分解能の量子化幅に相当する電圧分レベルシフトさせて、別の参照信号を生成するレベルシフタと、を含んでもよい。これによると、デジタルアナログ変換回路を複数使用することによる特性のバラツキの影響を低減することができる。
【００１２】
比較回路は、複数設けられ、複数系統で入力されるアナログ信号を並列に比較し、参照信号生成回路は、複数設けられた比較回路で共有化されてもよい。これによると、参照信号生成回路を共用化することにより、回路面積の増大を抑制することができる。
【００１３】
本発明の別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、デジタル信号に変換すべきアナログ信号の入力電圧範囲を分割した第１分解能より粗い第２分解能に対応するステップで信号レベルが順次変化していく第１参照信号と、第２分解能で変換されたデジタル信号の分解能を第１分解能にするための第２参照信号を生成する参照信号生成回路と、アナログ信号と参照信号生成回路により生成された第１参照信号とを比較する第１比較回路と、アナログ信号と参照信号生成回路により生成された第２参照信号とを比較する第２比較回路と、第１比較回路による比較結果が変化するまでの時間に応じて、第２分解能を持つデジタル信号を生成し、第２比較回路による比較結果に応じて、第１分解能を持つデジタル信号に補正するデジタル信号生成回路と、を備える。
【００１４】
この態様によると、第２比較回路が、変換すべきアナログ信号と第２参照信号とを比較している間、第１比較回路は次の変換動作を行うことができるため、変換速度をさらに向上させることができる。
【００１５】
本発明のさらに別の態様は、撮像回路である。この撮像回路は、被写体からの光を電気信号に変換するイメージセンサと、イメージセンサの出力するアナログ信号をデジタル信号に変換する上述した態様のアナログデジタル変換器と、を備える。
【００１６】
この態様によると、高速変換が可能でありながら、回路面積が抑制された撮像回路を実現することができる。
【００１７】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明によれば、回路面積の増大を抑制しつつ、変換速度を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
（実施形態１）
図１は、本発明の実施形態１におけるアナログデジタル変換器（以下、ＡＤ変換器と表記する。）１００の構成を示す。ＡＤ変換器１００は、比較回路ＣＰ、第１デジタルアナログ変換回路１１（図中、ＤＡＣ１と表記する。）、第２デジタルアナログ変換回路１２（図中、ＤＡＣ２と表記する。）、第１スイッチＳＷ１、第２スイッチＳＷ２、第１カウンタ２０、第２カウンタ３０およびクロック生成部４０を備える。第１デジタルアナログ変換回路（以下、ＤＡ変換回路と表記する。）１１、第２ＤＡ変換回路１２、第１スイッチＳＷ１、第２スイッチＳＷ２および第１カウンタ２０は、比較回路ＣＰに供給する参照信号を生成する参照信号生成回路として機能する。
【００２０】
比較回路ＣＰは、デジタル信号に変換すべき対象の入力アナログ信号Ｖｉｎの電圧レベルと、第１ＤＡ変換回路１１または第２ＤＡ変換回路１２から供給される参照信号の電圧レベルとを比較する。その比較結果を制御信号として第２カウンタ３０に出力する。当該制御信号は２値信号で与えられる。例えば、比較回路ＣＰは、入力アナログ信号Ｖｉｎが上記参照信号未満の場合、ローレベル信号を出力し、上記参照信号以上の場合、ハイレベル信号を出力する。
【００２１】
クロック生成部４０は、所定の速度のクロック信号を生成し、第１カウンタ２０および第２カウンタ３０に供給する。第１カウンタ２０は、クロック生成部４０から供給されるクロック信号に同期して、零からカウントアップしていく。第１カウンタ２０は、カウント値をデジタル信号で第１ＤＡ変換回路１１および第２ＤＡ変換回路１２に供給する。
【００２２】
第１ＤＡ変換回路１１は、第１カウンタ２０から供給されるカウント値をアナログ信号に変換し、第１参照信号として第１スイッチＳＷ１を介して比較回路ＣＰに供給する。第２ＤＡ変換回路１２は、第１カウンタ２０から供給されるカウント値をアナログ信号に変換し、第２参照信号として第２スイッチＳＷ２を介して比較回路ＣＰに供給する。第１スイッチＳＷ１および第２スイッチＳＷ２は、選択的にオンオフされる。
【００２３】
第２カウンタ３０は、クロック生成部４０から供給されるクロック信号に同期して、零からカウントアップしていく。第２カウンタ３０は、比較回路ＣＰからの制御信号により制御され、当該制御信号により指示された時点のカウント値または調整されたカウント値を、本ＡＤ変換器１００の出力デジタル信号Ｖｏｕｔとする。よって、第２カウンタ３０は、変換デジタル値を生成するデジタル信号生成回路として機能する。
【００２４】
次に、実施形態１におけるＡＤ変換器１００の動作について説明する。以下、入力アナログ信号Ｖｉｎを４ビットのデジタル信号に変換する例で説明する。４ビットのデジタル信号に変換する場合、入力アナログ信号Ｖｉｎのフルスケールレンジすなわち全入力電圧範囲を２＾４＝１６分割する必要がある。よって、４ビットのデジタル信号に変換するために、本ＡＤ変換器１００が１６の分解能を持つことになる。分解能は、量子数や１ＬＳＢ（Least Significant Bit）とも表される。１ＬＳＢ電圧とは、設定された分解能で区別可能な最小アナログ電圧、すなわち量子化幅に相当する電圧を指す。
【００２５】
図２（ａ）−（ｂ）は、実施形態１における第１参照信号および第２参照信号を示す図である。図２（ａ）は、第１ＤＡ変換回路１１の出力電圧を示し、図２（ｂ）は、第２ＤＡ変換回路１２の出力電圧を示す。まず、ＡＤ変換器１００によるＡＤ変換動作は、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフの状態から始まる。第１ＤＡ変換回路１１は、１クロックＣＬＫごとに２ＬＳＢ分の電圧が上昇する信号を第１参照信号として、比較回路ＣＰに供給する。当該第１参照信号は、ランプ波状の信号でもよいし、線形の信号でもよい。クロックＣＬＫに同期して参照電圧レベルが２ＬＳＢ分上昇しくものであれば、どのような波形でもよい。
【００２６】
１クロックごとに２ＬＳＢ、変化する信号を生成するためには、クロック生成部４０からクロックＣＬＫを供給されるたびに第１カウンタ２０が２ずつカウントアップするように設計すればよい。また、クロック生成部４０からクロックＣＬＫを供給されるたびに第１カウンタ２０が１ずつカウントアップする構成の場合、第１ＤＡ変換回路１１は、第１カウンタ２０からの入力を２倍にして出力すればよい。
【００２７】
比較回路ＣＰは、第１ＤＡ変換回路１１から供給される第１参照信号と、入力アナログ信号Ｖｉｎとを比較する。入力アナログ信号Ｖｉｎの電圧レベルが第１参照信号の電圧レベルより高い間は、ローレベルの信号を出力する。第１参照信号の電圧レベルが入力アナログ信号Ｖｉｎの電圧レベルと実質的に等しい、または超えた時点で出力信号を反転させて、ローレベルの信号を出力する。この時点では、所望の分解能に対して半分の分解能で入力アナログ信号Ｖｉｎがデジタル信号に変換されたことになる。
【００２８】
比較回路ＣＰの出力の反転に同期して、第１スイッチＳＷ１がオフに第２スイッチＳＷ２がオンに切り替えられる。第２ＤＡ変換回路１２も、１クロックＣＬＫごとに２ＬＳＢ分の電圧が上昇する信号、すなわち第１参照信号と同様の波形を持つ信号を第２参照信号として、比較回路ＣＰに供給する。
【００２９】
第２参照信号は、第１参照信号と比較し、１ＬＳＢ分電圧レベルが低く、１クロック遅延した波形を描く。第２参照信号を生成するために、第１カウンタ２０は、２ずつカウントアップしていくカウント値から１、減算した値を、第１ＤＡ変換回路１１より１クロック遅延させたタイミングで第２ＤＡ変換回路１２に供給する。第２ＤＡ変換回路１２は、第１ＤＡ変換回路１１より１ＬＳＢ分低い電圧レベルの信号を生成することができる。また、後述するように第１ＤＡ変換回路１１の出力信号を１ＬＳＢ分、レベルシフトさせて生成してもよい。
【００３０】
比較回路ＣＰは、出力が反転した次のクロックタイミングで入力アナログ信号Ｖｉｎと第２ＤＡ変換回路１２から供給される第２参照信号とを比較する。入力アナログ信号Ｖｉｎの電圧レベルが第２参照信号の電圧レベルより高いか、実質的に等しい場合、ハイレベルの信号を出力する。第２参照信号の電圧レベルより低い場合、ローレベルの信号を出力する。
【００３１】
第２カウンタ３０は、比較回路ＣＰからの制御信号がローレベルの間は、第１カウンタ２０と同期して２ずつカウントアップし、当該制御信号がハイレベルに変化した時点でカウントアップを停止する。次のクロックで入力される制御信号がハイレベルの場合、そのまま保持しているカウント値を本ＡＤ変換器１００の出力デジタル信号Ｖｏｕｔとして出力する。次のクロックで入力される制御信号がローレベルの場合、保持しているカウント値を１、減算した値を出力デジタル信号Ｖｏｕｔとして出力する。この時点で、所望の分解能で入力アナログ信号Ｖｉｎがデジタル信号に変換されたことになる。
【００３２】
実施形態１におけるＡＤ変換器１００の変換時間は、下記式１で表される。
変換時間＝Ｔ×ステップ数（２ｎ−１＋１）  ・・・（式１）
Ｔは、２ビットの変換に対応する単位ステップの変換に要する時間を示し、一般的に比較回路ＣＰの速度に依存する。なお、最後の変換ステップは、１ビットの変換に対応する。２ｎは分解能を示す。２ｎ−１は所望の分解能に対して半分の分解能を示す。
【００３３】
（比較例）
図３は、比較例におけるＡＤ変換器２００の構成を示す。比較例におけるＡＤ変換器２００は、一般にシングルスコープ型と称される。比較例におけるＡＤ変換器２００の構成は、実施形態１におけるＡＤ変換器１００の構成と同じ部分があり、同じ部分の構成要素には、図１と同一符号を付している。以下、実施形態１におけるＡＤ変換器１００との相違点について説明する。
【００３４】
比較例におけるＡＤ変換器２００は、参照信号生成回路に含まれるＤＡ変換回路１０が一つであり、比較回路ＣＰに供給される参照信号が１種類しか生成されない。よって、複数の参照信号を切り替えるための第１スイッチＳＷ１および第２スイッチＳＷ２は設けられない。
【００３５】
次に、比較例におけるＡＤ変換器２００の動作について説明する。
図４は、比較例における参照信号を示す図である。ＤＡ変換回路１０は、１クロックＣＬＫごとに１ＬＳＢ分の電圧が上昇する信号を参照信号として、比較回路ＣＰに供給する。１クロックごとに１ＬＳＢ、変化する信号を生成するためには、クロック生成部４０からクロックＣＬＫを供給されるたびに第１カウンタ２０が１ずつカウントアップするように設計すればよい。
【００３６】
比較回路ＣＰは、ＤＡ変換回路１０から供給される参照信号と、入力アナログ信号Ｖｉｎとを比較する。入力アナログ信号Ｖｉｎの電圧レベルが参照信号の電圧レベルより高い間は、ローレベルの信号を出力する。参照信号の電圧レベルが入力アナログ信号Ｖｉｎの電圧レベルと実質的に等しい、または超えた時点で出力信号を反転させて、ローレベルの信号を出力する。
【００３７】
第２カウンタ３０は、比較回路ＣＰからの制御信号がローレベルの間は、第１カウンタ２０と同期して１ずつカウントアップし、当該制御信号がハイレベルに変化した時点でカウントアップを停止する。その時点で保持しているカウント値を本ＡＤ変換器２００の出力デジタル信号Ｖｏｕｔとして出力する。この時点で、所望の分解能で入力アナログ信号Ｖｉｎがデジタル信号に変換されたことになる。
【００３８】
比較例におけるＡＤ変換器２００の変換時間は、下記式２で表される。
変換時間＝Ｔ×ステップ数（２ｎ）  ・・・（式２）
Ｔは１ビットの変換に対応する単位ステップの変換に要する時間を示し、一般的に比較回路ＣＰの速度に依存する。２ｎは分解能を示す。
【００３９】
以上説明したように実施形態１によれば、回路面積の増大を抑制しつつ、変換速度を向上させることができる。上記式２から分かるように、シングルスロープ型のＡＤ変換器は、分解能が大きくなるにつれ変換速度が遅くなり、変換時間が長くなってしまう。これに対し、実施形態１におけるＡＤ変換器１００は、比較例におけるＡＤ変換器２００と比較して、変換時間を約半減することができる。しかも、フラッシュ型のように多数の比較回路を設ける必要もなく、比較例におけるＡＤ変換器２００と比較しても、回路面積の増大は限定的なものである。また、多数の比較回路を使用すると、比較回路間の特性のバラツキにより変換精度が低下する場合がある。この点、実施形態１におけるＡＤ変換器１００は、単一の比較回路を使用して変換しているため、そのような特性のバラツキの影響を受けることがなく変換精度が高い。
【００４０】
（実施形態２）
図５は、本発明の実施形態２におけるＡＤ変換器３００の構成を示す。実施形態２におけるＡＤ変換器３００の構成は、実施形態１におけるＡＤ変換器１００の構成と同じ部分があり、同じ部分の構成要素には、図１と同一符号を付している。以下、実施形態１におけるＡＤ変換器１００との相違点について説明する。
【００４１】
実施形態２におけるＡＤ変換器２００の参照信号生成回路は、第１ＤＡ変換回路１１、第２ＤＡ変換回路１２、第３ＤＡ変換回路１３および第４ＤＡ変換回路１４の４つのＤＡ変換回路を含む。よって、比較回路ＣＰに供給される参照信号が４種類生成される。それに対応して、４種類の参照信号からいずれか一つを選択して比較回路ＣＰに供給するためのスイッチも、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、第４スイッチＳＷ４と４つ設けられる。
【００４２】
次に、実施形態２におけるＡＤ変換器３００の動作について説明する。
図６（ａ）−（ｂ）は、実施形態２における第１参照信号および第２参照信号を示す図である。図６（ａ）は、第１ＤＡ変換回路１１の出力電圧を示し、図６（ｂ）は、第２ＤＡ変換回路１２の出力電圧を示す。まず、ＡＤ変換器１００によるＡＤ変換動作は、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフ、第３スイッチＳＷ３がオフ、第４スイッチＳＷ４がオフの状態から始まる。第１ＤＡ変換回路１１は、１クロックＣＬＫごとに３ＬＳＢ分の電圧が上昇する信号を第１参照信号として、比較回路ＣＰに供給する。
【００４３】
比較回路ＣＰは、第１ＤＡ変換回路１１から供給される第１参照信号の電圧レベルと、入力アナログ信号Ｖｉｎの電圧レベルとを比較する。入力アナログ信号Ｖｉｎの電圧レベルが第１参照信号の電圧レベルより高い間は、ローレベルの信号を出力する。第１参照信号の電圧レベルが入力アナログ信号Ｖｉｎの電圧レベルと実質的に等しい、または超えた時点で出力信号を反転させて、ローレベルの信号を出力する。この時点では、所望の分解能に対して１／４の分解能で入力アナログ信号Ｖｉｎがデジタル信号に変換されたことになる。
【００４４】
比較回路ＣＰの出力の反転に同期して、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオン、第３スイッチＳＷ３がオフ、第４スイッチＳＷ４がオフの状態に遷移する。第２ＤＡ変換回路１２も、１クロックＣＬＫごとに３ＬＳＢ分の電圧が上昇する信号を第２参照信号として、比較回路ＣＰに供給する。
【００４５】
第２参照信号は、第１参照信号と比較し、２ＬＳＢ分電圧レベルが低く、１クロック遅延した波形を描く。第２参照信号を生成するために、第１カウンタ２０は、４ずつカウントアップしていくカウント値から２、減算した値を、第１ＤＡ変換回路１１より１クロック遅延させたタイミングで第２ＤＡ変換回路１２に供給する。第２ＤＡ変換回路１２は、第１ＤＡ変換回路１１より２ＬＳＢ分低い電圧レベルの信号を生成することができる。また、後述するように第１ＤＡ変換回路１１の出力信号を２ＬＳＢ分、レベルシフトさせて生成してもよい。
【００４６】
比較回路ＣＰは、出力が反転した次のクロックタイミングで入力アナログ信号Ｖｉｎと第２ＤＡ変換回路１２から供給される第２参照信号とを比較する。入力アナログ信号Ｖｉｎの電圧レベルが第２参照信号の電圧レベルより高いか、実質的に等しい場合、ハイレベルの信号を出力する。第２参照信号の電圧レベルより低い場合、ローレベルの信号を出力する。
【００４７】
第２カウンタ３０は、比較回路ＣＰからの制御信号がローレベルの間は、第１カウンタ２０と同期して４づつカウントアップし、当該制御信号がハイレベルに変化した時点でカウントアップを停止する。次のクロックで入力される制御信号がハイレベルの場合、そのままカウント値を保持し、ローレベルの場合、保持しているカウント値から２、減算する。この時点で、所望の分解能に対して半分の分解能で入力アナログ信号Ｖｉｎがデジタル信号に変換されたことになる。
【００４８】
上述したように、比較回路ＣＰによる入力アナログ信号Ｖｉｎと第２ＤＡ変換回路１２から供給される第２参照信号との比較の結果、入力アナログ信号Ｖｉｎの電圧レベルが第２参照信号の電圧レベルより高いか、実質的に等しい場合、ハイレベルの信号を出力する。この場合、その出力に対応して、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオフ、第３スイッチＳＷ３がオン、第４スイッチＳＷ４がオフの状態に遷移する。一方、上記比較の結果、入力アナログ信号Ｖｉｎの電圧レベルが第２参照信号の電圧レベルより低い場合、ローレベルの信号を出力する。この場合、その出力に対応して、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオフ、第３スイッチＳＷ３がオフ、第４スイッチＳＷ４がオンの状態に遷移する。
【００４９】
図７（ａ）−（ｂ）は、実施形態２における第３参照信号および第４参照信号を示す図である。図７（ａ）は、第３ＤＡ変換回路１３の出力電圧を示し、図７（ｂ）は、第４ＤＡ変換回路１４の出力電圧を示す。比較回路ＣＰは、上記比較の結果、入力アナログ信号Ｖｉｎの電圧レベルが第２参照信号の電圧レベルより高いか、実質的に等しい場合、次のクロックタイミングで第３ＤＡ変換回路１３から供給される第３参照信号の電圧レベルと、入力アナログ信号Ｖｉｎの電圧レベルとを比較する。入力アナログ信号Ｖｉｎの電圧レベルが第３参照信号の電圧レベルより高いか、実質的に等しい場合、ハイレベルの信号を出力する。入力アナログ信号Ｖｉｎの電圧レベルが第３参照信号の電圧レベルより低い場合、ローレベルの信号を出力する。
【００５０】
第３参照信号は、第１参照信号と比較し、１ＬＳＢ分電圧レベルが低く、２クロック遅延した波形を描く。第２参照信号と比較すると、１ＬＳＢ分電圧レベルが高く、１クロック遅延した波形を描く。
【００５１】
比較回路ＣＰは、入力アナログ信号Ｖｉｎの電圧レベルと第２参照信号の電圧レベルとの比較の結果、入力アナログ信号Ｖｉｎの電圧レベルが第２参照信号の電圧レベルより低い場合、次のクロックタイミングで第４ＤＡ変換回路１４から供給される第４参照信号と、入力アナログ信号Ｖｉｎとを比較する。入力アナログ信号Ｖｉｎの電圧レベルが第４参照信号の電圧レベルより高いか、実質的に等しい場合、ハイレベルの信号を出力する。入力アナログ信号Ｖｉｎの電圧レベルが第４参照信号の電圧レベルより低い場合、ローレベルの信号を出力する。
【００５２】
第４参照信号は、第１参照信号と比較し、３ＬＳＢ分電圧レベルが低く、２クロック遅延した波形を描く。第２参照信号と比較すると、１ＬＳＢ分電圧レベルが低く、１クロック遅延した波形を描く。
【００５３】
第２カウンタ３０は、カウントアップを停止してから２クロック経過した時点で、比較回路ＣＰからの制御信号がハイレベル信号の場合、保持しているカウント値を本ＡＤ変換器３００の出力デジタル信号Ｖｏｕｔとして出力する。比較回路ＣＰからの制御信号がローレベル信号の場合、保持しているカウント値から１、減算して、本ＡＤ変換器３００の出力デジタル信号Ｖｏｕｔとして出力する。この時点で、所望の分解能で入力アナログ信号Ｖｉｎがデジタル信号に変換されたことになる。
【００５４】
実施形態２におけるＡＤ変換器３００の変換時間は、下記式３で表される。
変換時間＝Ｔ×ステップ数（２ｎ−２＋２）  ・・・（式３）
Ｔは、３ビットの変換に対応する単位ステップの変換に要する時間を示し、一般的に比較回路ＣＰの速度に依存する。なお、最後から１回前の変換ステップは、２ビットの変換に対応し、最後の変換ステップは１ビットの変換に対応する。２ｎは分解能を示す。２ｎ−２は所望の分解能に対して１／４の分解能を示す。
【００５５】
以上説明したように実施形態２によれば、実施形態１におけるＡＤ変換器１００より変換速度をさらに向上させることができる。実施形態２におけるＡＤ変換器３００は、比較例におけるＡＤ変換器２００と比較して、変換時間を約１／４にすることができる。ただ、参照信号生成回路の面積を実施形態１における構成より大きくする必要がある。このように、変換速度と回路面積はトレードオフの関係にあり、適用するアプリケーションなどに応じて、設計者が選択することができる。変換時間を約１／８などにさらに短縮する構成も可能であり、その場合、参照信号生成回路の面積が増大することになる。
【００５６】
（実施形態３）
図８は、本発明の実施形態３におけるＡＤ変換器４００の構成を示す。実施形態３におけるＡＤ変換器４００の構成は、複数の入力アナログ信号をデジタル信号に並列に変換する例である。基本的に、実施形態１におけるＡＤ変換器１００をアレイ状に複数設け、参照信号生成回路を共用化した構成である。
【００５７】
ＡＤ変換器４００にはｎ系統のアナログ信号が入力される。すなわち、入力アナログ信号Ｖｉｎ［０］、・・・、入力アナログ信号Ｖｉｎ［ｎ−１］および入力アナログ信号Ｖｉｎ［ｎ］が並列に入力される。系統ごとに比較回路およびデジタル信号生成回路が設けられる。第１比較回路ＣＰ１の一方の入力端子には、入力アナログ信号Ｖｉｎ［０］が入力され、他方の入力端子には、第５スイッチＳＷ１１を介して第１ＤＡ変換回路１１の出力信号または第６スイッチＳＷ１２を介して第２ＤＡ変換回路１２の出力信号が選択的に入力される。第１比較回路ＣＰ１の出力信号は、第３カウンタ３１を制御する。これらの構成部分は、実施形態１におけるＡＤ変換器１００の構成と同様に動作するため、説明を省略する。
【００５８】
第２比較回路ＣＰ２、第７スイッチＳＷ２１、第１ＤＡ変換回路１１、第８スイッチＳＷ２２、第２ＤＡ変換回路１２および第４カウンタ３２を含む構成部分、ならびに第３比較回路ＣＰ３、第９スイッチＳＷ３１、第１ＤＡ変換回路１１、第１０スイッチＳＷ３２、第２ＤＡ変換回路１２および第５カウンタ３３を含む構成部分も、実施形態１におけるＡＤ変換器１００の構成と同様に動作するため、説明を省略する。
【００５９】
以上説明したように実施形態３によれば、複数のアナログ信号を並列にデジタル信号に変換する場合、実施形態１にて説明したＡＤ変換器１００を複数配置した場合と比較して、ＤＡ変換回路などで構成される参照信号生成回路を共有化できるため、回路面積を小さくすることができる。上述したように、変換速度と回路面積はトレードオフの関係にあるが、参照信号生成回路を共有化することにより、その回路面積増大の度合いを緩和することができる。また、複数のＤＡ変換回路における特性のバラツキが変換精度に影響を与えるが、共有化することでその影響を低減することができ、変換精度を高めることができる。
【００６０】
（実施形態４）
図９は、本発明の実施形態４におけるＡＤ変換器５００の構成を示す。実施形態４におけるＡＤ変換器５００の構成は、実施形態１におけるＡＤ変換器１００の構成と同じ部分があり、同じ部分の構成要素には、図１と同一符号を付している。以下、実施形態１におけるＡＤ変換器１００との相違点について説明する。
【００６１】
実施形態４におけるＡＤ変換器４００の参照信号生成回路は、複数のＤＡ変換回路を設けるのではなく、一つのＤＡ変換回路とレベルシフタを設ける。図９では、第２ＤＡ変換回路１２の代わりにレベルシフタ１５を設けている。上述したように、参照信号生成回路は、第１参照信号と、この第１参照信号より１ＬＳＢ分電圧レベルが低く、１クロック遅延した第２参照信号を生成すればよい。第１ＤＡ変換回路１１は第１参照信号を生成し、レベルシフタ１５は、第１ＤＡ変換回路１１から第１参照信号の供給を受け、１クロック後に１ＬＳＢ分電圧レベルを低方向にシフトさせた信号を第２参照信号として生成する。なお、第１カウンタ２０は、レベルシフタ１５にカウント値を供給する必要はない。
【００６２】
図１０は、実施形態４におけるＡＤ変換器４００におけるレベルシフタ１５の構成例を示す。当該構成例は、レベルシフタ１５をスイッチトキャパシタ型の減算増幅回路で構成した例である。レベルシフタ１５は、オペアンプＯＰ、１ＬＳＢ電圧生成部１６、入力用容量Ｃ１、帰還用容量Ｃ２、第１１スイッチＳＷ４１、第１２スイッチＳＷ４２およびオートゼロ用スイッチＳＷ４３を備える。
【００６３】
オペアンプＯＰの反転入力端子には、入力用容量Ｃ１が接続されており、第１１スイッチＳＷ４１を介して第１ＤＡ変換回路１１の出力信号が入力され、第１２スイッチＳＷ４２を介して１ＬＳＢ電圧生成部１６の出力信号が入力される。オペアンプＯＰの非反転入力端子は、オートゼロ電位に接続されている。オペアンプＯＰの出力端子と反転入力端子とは、帰還用容量Ｃ２を介して接続されている。また、その外側にオートゼロ用スイッチＳＷ４３が接続され、オペアンプＯＰの出力端子と反転入力端子とが短絡可能な構成となっている。１ＬＳＢ電圧生成部１６は、１ＬＳＢに相当するアナログ電圧を生成する。
【００６４】
図１１は、レベルシフタ１５の動作を説明するためのタイミングチャートである。まず、オートゼロ電位Ｖａｇにするため、オートゼロ用スイッチＳＷ４３をオンにする。この状態において、入力側ノードＮ１および出力側ノードＮ２は、共にオートゼロ電位Ｖａｇである。第１ＤＡ変換回路１１の出力信号ＶＤＡＣ１をサンプルするため、第１１スイッチＳＷ４１をオンにし、第１２スイッチＳＷ４２をオフする。このとき、入力側ノードＮ１の電荷ＱＡは下記式４のようになる。
ＱＡ＝Ｃ１（ＶＤＡＣ１−Ｖａｇ）  ・・・（式４）
【００６５】
次に、仮想接地して増幅するために、オートゼロ用スイッチＳＷ４３をオフにする。その後、１ＬＳＢ電圧生成部１６の出力信号ＶＬＳＢを減算するために、第１１スイッチＳＷ４１をオフにし、第１２スイッチＳＷ４２をオンにする。このとき、入力側ノードＮ１の電荷ＱＢは下記式５のようになる。
ＱＢ＝Ｃ１（ＶＬＳＢ−Ｖａｇ）＋Ｃ２（Ｖｏｕｔ−Ｖａｇ）  ・・・（式５）
【００６６】
入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡ＝ＱＢとなり、下記式６が成立する。
Ｖｏｕｔ＝Ｃ１／Ｃ２（ＶＤＡＣ１−ＶＬＳＢ）＋Ｖａｇ  ・・・（式６）
【００６７】
したがって、当該スイッチトキャパシタ型の減算増幅回路は、オートゼロ電位Ｖａｇが理想的に接地電位であれば、第１ＤＡ変換回路１１の出力信号ＶＤＡＣ１と、１ＬＳＢ電圧生成部１６の出力信号ＶＬＳＢとの差分を、入力用容量Ｃ１と帰還用容量Ｃ２との容量比によって、増幅することができる。容量比を同じにすれば、第１ＤＡ変換回路１１の出力信号ＶＤＡＣ１から、１ＬＳＢ電圧生成部１６の出力信号ＶＬＳＢを減算した信号を生成することができる。
【００６８】
以上説明したように実施形態４によれば、複数のＤＡ変換回路を使用することによる特性バラツキに起因する変換精度の低下を抑制することができる。すなわち、仮にＤＡ変換回路の特性が低下して、第１参照信号にずれが発生しても、第２参照信号も同様にずれるため、第１参照信号と第２参照信号との相対的な関係では特性が低下しない。また、ＤＡ変換回路にカウント値を供給するカウンタの制御も簡素化することができる。
【００６９】
（実施形態５）
図１２は、本発明の実施形態５におけるＡＤ変換器６００の構成を示す。実施形態５におけるＡＤ変換器６００の構成は、実施形態１におけるＡＤ変換器１００の構成と同じ部分があり、同じ部分の構成要素には、図１と同一符号を付している。以下、実施形態１におけるＡＤ変換器１００との相違点について説明する。
【００７０】
実施形態５におけるＡＤ変換器６００は、複数の比較回路を備える。図１２では、２つの比較回路、すなわち第４比較回路ＣＰ４１および第５比較回路ＣＰ４２を備える。第４比較回路ＣＰ４１は、デジタル信号に変換すべき対象の入力アナログ信号Ｖｉｎの電圧レベルと、第１ＤＡ変換回路１１から供給される第１参照信号の電圧レベルとを比較する。その比較結果を制御信号として制御信号生成部３５に出力する。当該制御信号は２値信号で与えられる。例えば、第４比較回路ＣＰ４１は、入力アナログ信号Ｖｉｎの電圧レベルが第１参照信号の電圧レベル未満の場合、ローレベルの信号を出力し、第１参照信号の電圧レベル以上の場合、ハイレベルの信号を出力する。
【００７１】
第５比較回路ＣＰ４２は、デジタル信号に変換すべき対象の入力アナログ信号Ｖｉｎの電圧レベルと、第２ＤＡ変換回路１２から供給される第２参照信号の電圧レベルとを比較する。その比較結果を制御信号として制御信号生成部３５に出力する。当該制御信号は２値信号で与えられる。例えば、第５比較回路ＣＰ４２は、入力アナログ信号Ｖｉｎの電圧レベルが第２参照信号未満の場合、ローレベルの信号を出力し、第２参照信号以上の場合、ハイレベルの信号を出力する。
【００７２】
制御信号生成部３５は、第４比較回路ＣＰ４１からの制御信号がローレベルの間は、第１カウンタ２０と同期して２ずつカウントアップするよう指示する制御信号を生成し、第２カウンタ３０に供給する。第４比較回路ＣＰ４１からの制御信号がハイレベルに変化すると、カウントアップを停止するよう第２カウンタ３０に指示する。
【００７３】
次のクロックで第５比較回路ＣＰ４２から入力される制御信号がハイレベルの場合、保持しているカウント値を本ＡＤ変換器６００の出力デジタル信号Ｖｏｕｔとして出力するよう第２カウンタ３０に指示する。第５比較回路ＣＰ４２から入力される制御信号がローレベルの場合、保持しているカウント値から１、減算した値を出力デジタル信号Ｖｏｕｔとして出力するよう第２カウンタ３０に指示する。この時点で、所望の分解能で入力アナログ信号Ｖｉｎがデジタル信号に変換されたことになる。
【００７４】
実施形態５におけるＡＤ変換器６００の変換時間は、下記式７で表される。
変換時間＝Ｔ×ステップ数（２ｎ−１＋１）  ・・・（式７）
Ｔは、２ビットの変換に対応する単位ステップの変換に要する時間を示し、一般的に第４比較回路ＣＰ４１、第５比較回路ＣＰ４２の速度に依存する。なお、最後の変換ステップは、１ビットの変換に対応する。２ｎは分解能を示す。２ｎ−１は所望の分解能に対して半分の分解能を示す。
【００７５】
以上説明したように実施形態５によれば、実施形態１におけるＡＤ変換器１００より、変換時間をさらに短縮することができる。すなわち、第４比較回路ＣＰ４１は、自己の出力信号を反転させた後、すぐに次の入力アナログ信号Ｖｉｎの変換を開始することができる。第４比較回路ＣＰ４１の出力信号が反転した後、最小分解能まで変換する動作は、第５比較回路ＣＰ４２で行うためである。なお、回路面積の増大が許されれば、比較回路をさらに増やして、変換速度をさらに向上させることも可能である。実施形態４で説明したような参照信号生成回路を設ければよい。
【００７６】
（第６実施形態）
図１３は、本発明の実施形態６における撮像回路７００の構成を示す。撮像回路７００は、イメージセンサ７１０、ＣＤＳ７２０、可変増幅器７３０およびＡＤ変換器４００を含み、ひとつの半導体基板上に一体集積化されて構成されてもよい。イメージセンサ７１０は、ＣＣＤ（Charge Coupled Devices）イメージセンサやＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサなどの撮像素子で構成され、被写体からの光を取り込んで電気信号に変換する。
【００７７】
ＣＤＳ（Correlated Double Sampling）７２０は、イメージセンサ７１０からの各画素信号のうち、画像信号期間をサンプリングしたものと、基準期間をサンプリングしたものとを引き算することによりノイズを除去する。可変増幅器７３０は、設定される利得にしたがい、ＣＤＳ７２０の出力信号を増幅する。ＡＤ変換器４００は、上述した実施形態３における構成を備え、可変増幅器７３０の出力アナログ信号をデジタル信号に変換する。当該デジタル信号を図示しない後段のＤＳＰ（Digital Signal Processor）などに出力する。
【００７８】
ＣＤＳ７２０および可変増幅器７３０は、２次元配置されたＣＭＯＳイメージセンサの列ごとに設けられ、列ごとに画素情報が並列に入力される。アレイ状のＡＤ変換器４００は、列ごとに入力される、アナログ信号で伝達される画素情報をデジタル信号に並列に変換する。もちろん、ＣＤＳ７２０、可変増幅器７３０およびＡＤ変換器１００は、一系統の構成でもよい。
【００７９】
以上説明したように実施形態５によれば、撮像回路７００に実施形態３におけるＡＤ変換器４００を搭載したことにより、ＣＭＯＳイメージセンサやＣＣＤセンサから出力される画素情報を高速に高精度でＡＤ変換することができる。また、参照信号生成回路を複数の系統で共有化することができるため、回路面積の肥大化を抑制することもできる。
【００８０】
以上、本発明を実施形態をもとに説明した。この実施形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００８１】
上述した実施形態では、デジタル信号生成回路として、第２カウンタ３０を設ける例を説明した。この点、第１ＤＡ変換回路１１または第２ＤＡ変換回路１２に供給される第１カウンタ２０のカウント値を保持することが可能なバッファレジスタで構成されてもよい。
【００８２】
上述した実施形態では、第１ＤＡ変換回路１１および第２ＤＡ変換回路１２は、第１カウンタ２０からカウントアップされていくカウント値を受けて、参照信号を生成した。比較回路ＣＰは、当該参照信号を受けて、入力電圧範囲の下限から入力アナログ信号Ｖｉｎを比較していった。この点、第１ＤＡ変換回路１１および第２ＤＡ変換回路１２は、第１カウンタ２０からカウントダウンされていくカウント値を受けて、参照信号を生成してもよい。比較回路ＣＰは、当該参照信号を受けて、入力電圧範囲の上限から入力アナログ信号Ｖｉｎを比較していく。
【００８３】
また、実施形態４におけるレベルシフタ１５の構成として、シングルエンドのスイッチトキャパシタ型減算増幅回路で構成する例を説明した。この点、完全差動方式のスイッチトキャパシタ型減算増幅回路で構成してもよい。また、チョッパコンパレータなどの電圧比較器を用いてもよい。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施形態１におけるアナログデジタル変換器の構成を示す図である。
【図２】図２（ａ）−（ｂ）は、実施形態１における第１参照信号および第２参照信号を示す図である。
【図３】比較例におけるＡＤ変換器の構成を示す図である。
【図４】比較例における参照信号を示す図である。
【図５】本発明の実施形態２におけるＡＤ変換器の構成を示す図である。
【図６】図６（ａ）−（ｂ）は、実施形態２における第１参照信号および第２参照信号を示す図である。
【図７】図７（ａ）−（ｂ）は、実施形態２における第３参照信号および第４参照信号を示す図である。
【図８】本発明の実施形態３におけるＡＤ変換器の構成を示す図である。
【図９】本発明の実施形態４におけるＡＤ変換器の構成を示す図である。
【図１０】実施形態４におけるＡＤ変換器におけるレベルシフタの構成例を示す図である。
【図１１】レベルシフタの動作を説明するためのタイミングチャートである。
【図１２】本発明の実施形態５におけるＡＤ変換器の構成を示す図である。
【図１３】本発明の実施形態６における撮像回路の構成を示す図である。
【符号の説明】
【００８５】
ＳＷ１  第１スイッチ、  ＳＷ２  第２スイッチ、  １１  第１ＤＡ変換回路、  １２  第２ＤＡ変換回路、  ＣＰ  比較回路、  ２０  第１カウンタ、  第２カウンタ、  ４０  クロック生成部、  １００  ＡＤ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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