(57)【要約】【課題】配線にかかわる物理量の製造ばらつきを高精度に決定すること。【解決手段】半導体装置中の配線構造の設計値からの製造ばらつきを評価するための方法が提供される。その評価方法は、（ａ）配線構造に関する配線抵抗・容量を、製造ばらつきを示すパラメータσの関数として表す近似式を作成するステップと、（ｂ）当該配線構造に関する配線抵抗・容量の分布を実測するステップと、（ｃ）上記近似式で上記分布が所定の確率で再現されるように上記パラメータσを決定するステップと、を有する。【選択図】図２
2008218666.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置中の配線構造の設計値からの製造ばらつきを評価するための、半導体装置の評価方法であって、
（ａ）前記配線構造に関する配線抵抗及び配線容量を、前記製造ばらつきを示すパラメータの関数として表す近似式を作成するステップと、
（ｂ）前記配線構造に関する前記配線抵抗及び前記配線容量の分布を実測するステップと、
（ｃ）前記近似式で前記分布が所定の確率で再現されるように前記パラメータを決定するステップと
を有する
半導体装置の評価方法。
【請求項２】
請求項１に記載の半導体装置の評価方法であって、
前記配線構造は、配線膜厚Ｔ、配線幅Ｗ、及び層間膜厚Ｈを含み、
前記配線膜厚Ｔの設計値Ｔ０からの変動量ΔＴは、前記所定の確率で−σＴ〜＋σＴの範囲に存在し、
前記配線幅Ｗの設計値Ｗ０からの変動量ΔＷは、前記所定の確率で−σＷ〜＋σＷの範囲に存在し、
前記層間膜厚Ｈの設計値Ｈ０からの変動量ΔＨは、前記所定の確率で−σＨ〜＋σＨの範囲に存在し、
前記配線抵抗及び前記配線容量は、前記変動量ΔＴ，ΔＷ，ΔＨに応じて変動し、
前記製造ばらつきを示す前記パラメータは、前記σＴ，σＷ，σＨである
半導体装置の評価方法。
【請求項３】
請求項２に記載の半導体装置の評価方法であって、
前記変動量ΔＴ，ΔＷ，ΔＨは、同時確率密度関数（ＪＰＤＦ： Joint Probability Density Function）の等確率曲面上の点で表されるという関係を満たし、
前記（ａ）ステップにおいて、前記近似式は前記パラメータσＴ，σＷ，σＨの関数として作成される
半導体装置の評価方法。
【請求項４】
請求項２に記載の半導体装置の評価方法であって、
原点が前記設計値Ｔ０，Ｗ０，Ｈ０であり、３軸が前記配線膜厚Ｔ，前記配線幅Ｗ、及び前記層間膜厚Ｈを表す空間を考えたとき、
前記変動量ΔＴ，ΔＷ，ΔＨは、極座標表示で、
ΔＴ＝σＴ×ｃｏｓφ×ｃｏｓθ
ΔＷ＝σＷ×ｃｏｓφ×ｓｉｎθ
ΔＨ＝σＨ×ｓｉｎφ
の関係を満たし、
前記（ａ）ステップにおいて、前記近似式は前記パラメータσＴ，σＷ，σＨの関数として作成される
半導体装置の評価方法。
【請求項５】
請求項３又は４に記載の半導体装置の評価方法であって、
前記（ａ）ステップは、
（ａ１）前記配線抵抗及び前記配線容量を、前記変動量ΔＴ，ΔＷ，ΔＨの関数として表す２次以上の多項式を作成するステップと、
（ａ２）前記２次以上の多項式を、近似計算により１次の多項式に変換するステップと、
（ａ３）前記１次の多項式と前記変動量ΔＴ，ΔＷ，ΔＨが満たす前記関係とに基づいて、前記近似式を作成するステップと
を含む
半導体装置の評価方法。
【請求項６】
請求項５に記載の半導体装置の評価方法であって、
前記（ｃ）ステップは、
（ｃ１）前記分布から２つの前記配線抵抗及び前記配線容量の組を抽出するステップと、
（ｃ２）前記２つの組が再現されるように、前記近似式中の前記パラメータを決定するステップと
を含む
半導体装置の評価方法。
【請求項７】
請求項６に記載の半導体装置の評価方法であって、
前記２つの組のうち一方は、前記配線抵抗が最大となる場合の前記配線抵抗と前記配線容量の組であり、
前記２つの組のうち他方は、前記配線抵抗が設計値であり且つ前記配線容量が最大となる場合の、前記配線抵抗と前記配線容量の組である
半導体装置の評価方法。
【請求項８】
請求項６又は７に記載の半導体装置の評価方法であって、
前記（ｃ）ステップは更に、（ｃ３）前記近似式と前記（ｃ２）ステップで決定された前記パラメータとを用いて、前記配線構造に関する前記配線抵抗及び前記配線容量の近似的な分布を求めるステップを含む
半導体装置の評価方法。
【請求項９】
請求項８に記載の半導体装置の評価方法であって、
前記（ｃ）ステップは更に、（ｃ４）前記（ｂ）ステップで得られた前記分布と、前記（ｃ３）ステップで得られた分布とを重ねてディスプレイに表示するステップを含む
半導体装置の評価方法。
【請求項１０】
請求項８又は９に記載の半導体装置の評価方法であって、
前記（ｃ）ステップは更に、（ｃ５）前記近似的な分布に含まれる前記分布の確率が前記所定の確率より小さい場合、前記（ｃ２）ステップで決定された前記パラメータを調整するステップを含む
半導体装置の評価方法。
【請求項１１】
請求項１乃至１０のいずれかに記載の半導体装置の評価方法であって、
（ｄ）前記（ｃ）ステップで決定された前記製造ばらつきを示す前記パラメータを用いて、統計的スタティックタイミング解析（ＳＳＴＡ：Statistical Static Timing Analysis）を行うステップ
を更に有する
半導体装置の評価方法。
【請求項１２】
請求項１乃至１０のいずれかに記載の半導体装置の評価方法であって、
（ｅ）前記（ｃ）ステップで決定された前記製造ばらつきを示す前記パラメータを用いて、前記配線構造に関する前記配線抵抗及び前記配線容量を示す式を作成するステップ
を更に有する
半導体装置の評価方法。
【請求項１３】
請求項１２に記載の半導体装置の評価方法であって、
（ｆ）前記（ｅ）ステップにおいて作成された前記式を用いた回路シミュレーションにより、前記配線構造に含まれる配線での遅延を解析するステップと、
（ｇ）前記遅延解析の結果に基づいて、前記遅延の変動幅を示す遅延変動パラメータを算出するステップと
を更に有する
半導体装置の評価方法。
【請求項１４】
請求項１３に記載の半導体装置の評価方法であって、
（Ａ）設計回路のネットリストに基づいて、前記設計回路のレイアウトを決定するステップと、
（Ｂ）前記レイアウトに基づいてＬＰＥ（Layout Parameter Extraction）処理を行ない、前記レイアウト中の配線に関する配線抵抗及び配線容量を抽出するステップと、
（Ｃ）前記ネットリスト及び前記抽出された配線抵抗と配線容量を用いて、前記設計回路の遅延検証を行うステップと
を更に有し、
前記（Ｃ）ステップにおいて、前記遅延変動パラメータを参照することにより前記遅延検証が行われる
半導体装置の評価方法。
【請求項１５】
請求項１２に記載の半導体装置の評価方法であって、
（ｆ）前記（ｅ）ステップにおいて作成された前記式を用いた回路シミュレーションにより、前記配線構造に含まれる配線での遅延を解析するステップと、
（ｈ）前記遅延が最大及び最小となる場合の前記配線抵抗及び前記配線容量であるコーナーＲＣを算出するステップと
を更に有する
半導体装置の評価方法。
【請求項１６】
請求項１５に記載の半導体装置の評価方法であって、
（Ａ）設計回路のネットリストに基づいて、前記設計回路のレイアウトを決定するステップと、
（Ｂ）前記レイアウトに基づいてＬＰＥ（Layout Parameter Extraction）処理を行ない、前記レイアウト中の配線に関する配線抵抗及び配線容量を抽出するステップと、
（Ｃ）前記ネットリスト及び前記抽出された配線抵抗と配線容量を用いて、前記設計回路の遅延検証を行うステップと
を更に有し、
前記（Ｂ）ステップにおいて、前記コーナーＲＣを参照することにより前記ＬＰＥ処理が行われる
半導体装置の評価方法。
【請求項１７】
半導体装置中の配線構造の設計値からの製造ばらつきを評価するための、半導体装置の評価システムであって、
プロセッサと、
前記配線構造に関する配線抵抗及び配線容量の実測値の分布を示す実測ＲＣデータが格納される記憶装置と
を具備し、
前記プロセッサは、前記配線構造に関する前記配線抵抗及び前記配線容量を、前記製造ばらつきを示すパラメータの関数として表す近似式を作成し、また、前記近似式で前記実測ＲＣデータが示す前記分布が所定の確率で再現されるように前記パラメータを決定する
半導体装置の評価システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の評価及び設計に関する。特に、本発明は、製造ばらつきを考慮した半導体装置の評価及び設計に関する。
【背景技術】
【０００２】
半導体装置の設計において、論理設計が行われた後、ネットリストに基づいてレイアウト設計が行われる。レイアウトが決定されると、そのレイアウトが設計基準（Design Rule）を満たしているか、また、そのレイアウトを有する設計回路が正常に動作するか等について、様々な検証が行われる。その検証工程において行われる処理の１つとして、ＬＰＥ（Layout Parameter Extraction）が知られている。
【０００３】
ＬＰＥ処理においては、得られたレイアウト中の配線にかかわる配線抵抗・配線容量（以下、「寄生ＲＣ」と参照される場合がある）の抽出が行われる。そのような寄生ＲＣは、レイアウトが得られて初めて決定され得るパラメータであり、上述のネットリストには含まれていない。よって、抽出された寄生ＲＣがネットリストに付加され、その結果、寄生ＲＣが付加されたネットリスト（以下、「寄生ＲＣ付ネットリスト」と参照される）が作成される。
【０００４】
その後、得られた寄生ＲＣ付ネットリストを用いることによって、設計回路の動作検証が行われる。動作検証としては、遅延検証やタイミング検証が挙げられる。その動作検証の結果が“フェイル”であった場合、レイアウト工程が再度実行される。そして、ＬＰＥ処理が再度実行され、また、動作検証が再度実行される。レイアウトが動作検証に“パス”するまで、上記作業が繰り返される。動作検証の結果が“パス”になると、最終的なレイアウトデータが確定する。
【０００５】
半導体装置の実際の製造プロセスにおいては、配線構造は狙いどおりに製造されない場合がある。つまり、配線幅や配線層の厚さ、層間絶縁膜の厚さ等は、所望の値からばらつく可能性がある。このようなばらつきは、以下、「製造ばらつき（manufacturing variability）」と参照される。製造ばらつきは、回路内の遅延に影響を与える。つまり、製造ばらつきが起こり得るため、設計されたレイアウトがたとえコンピュータ上での動作検証をパスしたとしても、実際の製品が正常に動作しないことも起こり得る。
【０００６】
従って、動作検証は、製造ばらつきを考慮して行われることが望ましい。しかしながら、製造ばらつきを考慮するということは、動作検証においてクリアされるべき条件が厳しくなることを意味する。条件が厳しくなるほど、動作検証の結果がフェイルになりやすく、レイアウトの修正回数が増大する。このことは、回路設計に要する時間の増大を招く。
【０００７】
特許文献１には、製造ばらつきを考慮しつつ、回路設計に要する時間の増大を抑制することができる技術が記載されている。その従来技術によれば、現実的に有り得ない製造ばらつきのパターンが、考慮から除外される。例えば、配線の幅と厚さがそれぞれ設計値から±３σ（σ：標準偏差）の範囲で変動し得る場合、それら幅と厚さが“同時に”最大限ばらつく確率は極めて小さい。そのような極端な状況まで考慮に入れると、その極端な状況をもサポートする必要があり、レイアウト及び検証のやり直し回数が増加する。従って、特許文献１に記載の技術によれば、そのような極端な状況が考慮から除外される。このような工夫は、以下「統計的緩和」と呼ばれる。
【０００８】
より詳細には、様々な配線構造パターン（断面構造）の各々に対して、コーナー条件での寄生ＲＣが算出される。ここで、コーナー条件とは、遅延時間が最大、最小となる条件を意味する。このコーナー条件での寄生ＲＣを求める際に、上述の「統計的緩和」が考慮されている。各配線構造パターンに対して算出されたコーナー条件での寄生ＲＣは、ライブラリとして提供される。そのライブラリは、ＬＰＥ処理の最中に参照される。具体的には、処理対象の配線がどの配線構造パターンに適合するかの判定が行われ、適合パターンに対応付けられている寄生ＲＣがライブラリから読み出される。
【０００９】
【特許文献１】特開２００６−２０９７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述の従来技術では、配線幅や配線膜厚のばらつきの範囲±３σは、既知のパラメータとして扱われていた。つまり、配線にかかわる物理量の分布の標準偏差σは、既知のパラメータであった。その標準偏差σの算出方法については記載されていない。一般的に、配線の物理構造を直接観測するためには、走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）が用いられる。製造された多数の半導体チップ中の同じ配線構造をＳＥＭで観測することにより、配線幅や配線膜厚の分布の標準偏差σを得ることができる。
【００１１】
しかしながら、ＳＥＭを用いた物理量の観測は時間がかかる。統計的に意味のある程度まで観測データを収集するためには、膨大な時間がかかり、コストが増大する。一方、観測データの数が少ないと、標準偏差σの精度が悪くなる。標準偏差σの精度自体が悪いと、上述の製造ばらつきを考慮したＬＰＥ処理や動作検証の信頼度も低下する。結果として、製造される半導体チップの歩留まりも低下することになる。
【課題を解決するための手段】
【００１２】
本発明によれば、配線にかかわる物理量の代わりに、その配線にかかわる電気量（寄生ＲＣ）が実際に測定される。そして測定された電気量の分布から、配線にかかわる物理量の製造ばらつきが推測される。
【００１３】
本発明の１つの観点において、半導体装置中の配線構造の設計値からの製造ばらつきを評価するための方法が提供される。その評価方法は、（ａ）配線構造に関する配線抵抗及び配線容量（寄生ＲＣ）を、その配線構造の製造ばらつきを示すパラメータの関数として表す近似式を作成するステップと、（ｂ）当該配線構造に関する寄生ＲＣの分布を実測するステップと、（ｃ）上記近似式で上記実分布が所定の確率で再現されるように上記パラメータを決定するステップと、を有する。
【００１４】
例えば、上記配線構造は、配線膜厚Ｔ、配線幅Ｗ、及び層間膜厚Ｈを含む。配線膜厚Ｔの設計値Ｔ０からの変動量ΔＴは、上記所定の確率で−σＴ〜＋σＴの範囲に存在する。配線幅Ｗの設計値Ｗ０からの変動量ΔＷは、上記所定の確率で−σＷ〜＋σＷの範囲に存在する。層間膜厚Ｈの設計値Ｈ０からの変動量ΔＨは、上記所定の確率で−σＨ〜＋σＨの範囲に存在する。配線抵抗や配線容量は、変動量ΔＴ，ΔＷ，ΔＨに依存する。このとき、配線構造の製造ばらつきを示すパラメータは、σＴ，σＷ，σＨである。
【００１５】
このように、本発明によれば、配線にかかわる物理量（Ｔ，Ｗ，Ｈ）の代わりに、配線にかかわる電気量（Ｒ，Ｃ）が実際に測定される。ＳＥＭを用いる物理量の測定とは異なり、プローブ等を用いる電気量の測定に関して言えば、多数の観測データを容易に収集することが可能である。そして、測定された電気量の分布が再現されるように、製造ばらつきを示すパラメータσＴ，σＷ，σＨが決定される。すなわち、配線にかかわる物理量（Ｔ，Ｗ，Ｈ）の製造ばらつきを、間接的に高精度に決定することが可能である。更に、ＳＥＭによる観測を行う必要がないので、処理時間が低減され、処理コストが削減される。
【００１６】
上述の方法により得られた、製造ばらつきを示すパラメータσＴ，σＷ，σＨは、半導体装置の評価や設計で利用される。例えば、設計フローのあるタイミングにおいて、上記パラメータσＴ，σＷ，σＨを用いて、設計回路の統計的スタティックタイミング解析（ＳＳＴＡ：Statistical Static Timing Analysis）が実行される。パラメータσＴ，σＷ，σＨが高精度であるため、そのＳＳＴＡの精度及び信頼度も向上する。
【００１７】
また、上記パラメータσＴ，σＷ，σＨを用いることにより、製造ばらつきを考慮したＬＰＥ処理及び動作検証が行われてもよい。例えば、上記パラメータσＴ，σＷ，σＨに基づいて、配線構造での遅延の変動幅を示す遅延変動パラメータが算出される。その遅延変動パラメータを参照することにより、ＬＰＥ処理後の遅延検証が行われる。パラメータσＴ，σＷ，σＨが高精度であるため、遅延変動パラメータの精度及び信頼度は向上し、引いては、ＬＰＥ処理後遅延検証の精度及び信頼度も向上する。結果として、製造される半導体チップの歩留まりも向上することになる。
【発明の効果】
【００１８】
本発明によれば、配線にかかわる物理量の製造ばらつきを、ＳＥＭを用いることなく、高精度に決定することが可能である。ＳＥＭによる観測を行う必要がないので、処理時間が低減され、処理コストが削減される。
【発明を実施するための最良の形態】
【００１９】
添付図面を参照して、本発明に係る半導体装置の評価・設計方法を説明する。本発明においては、半導体装置の製造ばらつきの評価方法、及び、その製造ばらつきを考慮した設計方法が提供される。
【００２０】
１．物理構造の製造ばらつき
まず、本発明で扱われる「製造ばらつき」について詳しく説明する。半導体装置の実際の製造プロセスにおいては、配線構造は狙いどおりに製造されない場合がある。つまり、配線幅、配線膜厚、層間絶縁膜の厚さ等は、所望の設計値からばらつく可能性がある。
【００２１】
図１Ａは、ある配線構造パターン（断面構造）を示しており、設計上の所望のパターンを示している。その配線構造パターンは、ターゲット配線１０を含んでいる。ターゲット配線１０は、配線層Ｍ１に形成されており、その周囲には絶縁膜を介して配線１１ａ〜１１ｃが形成されている。配線層Ｍ１と配線層Ｍ２の間には層間絶縁膜１２が形成されている。図１Ａに示されるように、ターゲット配線１０の設計膜厚、設計幅、及び層間絶縁膜１２の設計膜厚は、それぞれＴ０、Ｗ０、及びＨ０で表される。これら設計値は、以下「センター条件」と参照される。
【００２２】
実際に製造される配線構造は、センター条件からずれるのが普通である。図１Ｂは、実際に製造される配線構造パターンの一例を示しており、図中の点線はセンター条件を表している。図１Ｂに示されるように、ターゲット配線１０の製造膜厚、製造幅、及び層間絶縁膜１２の製造膜厚は、上記設計値（Ｔ０、Ｗ０、Ｈ０）とは異なるＴ、Ｗ、Ｈとなる。それら配線膜厚Ｔ、配線幅Ｗ、及び層間膜厚Ｈは、次の式で表される。
【００２３】
Ｔ＝Ｔ０＋ΔＴ
Ｗ＝Ｗ０＋ΔＷ
Ｈ＝Ｈ０＋ΔＨ
【００２４】
上記関係式において、ΔＴ、ΔＷ、ΔＨのそれぞれは、配線膜厚Ｔ、配線幅Ｗ、及び層間膜厚Ｈの設計値Ｔ０、Ｗ０、Ｈ０からの変動量（製造ばらつき）である。それら変動量ΔＴ、ΔＷ、ΔＨに関して、次の点に留意されるべきである。
【００２５】
まず、変動量ΔＴと変動量ΔＷとの間に相関はない。つまり、“配線膜厚Ｔのばらつき”という事象と、“配線幅Ｗのばらつき”という事象とは、互いに独立である。これは、半導体装置の一般的な製造プロセスにおいて、配線膜厚Ｔが決定される工程と配線幅Ｗが決定される工程が別であることから明らかである。配線膜厚Ｔは、膜堆積工程とＣＭＰ（Chemical Mechanical Polishing）工程によって決定される。一方、配線幅Ｗは、リソグラフィ工程によって決定される。
【００２６】
更に、変動量ΔＨと他の変動量ΔＴ、ΔＷとの間に相関はない。つまり、“層間膜厚Ｈのばらつき”という事象と、“配線膜厚Ｔ及び配線幅Ｗのばらつき”という事象とは、互いに独立である。これは、半導体装置の一般的な製造プロセスにおいて、層間絶縁膜が形成される工程と配線が形成される工程が別であることから明らかである。
【００２７】
このように、配線膜厚Ｔ、配線幅Ｗ、及び層間膜厚Ｈは、互いに独立して変動する。すなわち、変動量ΔＴ、ΔＷ、ΔＨは、互いに独立した変数である。それら変動量ΔＴ、ΔＷ、ΔＨは、所定の確率で次の範囲で表されるとする。
【００２８】
−σＴ  ≦  ΔＴ  ≦  ＋σＴ
−σＷ  ≦  ΔＷ  ≦  ＋σＷ
−σＨ  ≦  ΔＨ  ≦  ＋σＨ
【００２９】
上記関係式において、パラメータσＴ、σＷ、σＨは、変動量ΔＴ、ΔＷ、ΔＨの統計的分布を規定するパラメータであり、配線膜厚Ｔ、配線幅Ｗ、及び層間膜厚Ｈの製造ばらつきの程度を示すパラメータである。パラメータσＴ、σＷ、σＨは、例えば、標準偏差、標準偏差の３倍、あるいは、（最大値−最小値）／２等であり得る。変動量ΔＴは、所定の確率で−σＴ〜＋σＴの範囲に存在すると言える。また、変動量ΔＷは、所定の確率で−σＷ〜＋σＷの範囲に存在すると言える。また、変動量ΔＨは、所定の確率で−σＨ〜＋σＨの範囲に存在すると言える。また、パラメータσＴ、σＷ、σＨは、互いに異なる値であり得る。以下、これらパラメータσＴ、σＷ、σＨは、まとめて「ばらつきパラメータσ」と参照される場合がある。そのばらつきパラメータσを、ＳＥＭを用いることなく精度良く決定することが、本発明の目的の１つである。
【００３０】
２．ばらつきパラメータσの決定方法
図２は、ばらつきパラメータσの決定方法を示すフローチャートである。図２に示されるフローは、各配線構造パターン毎に実行される。例として、図１Ａ及び図１Ｂで示された配線構造パターンに対するばらつきパラメータσの決定処理を説明する。
【００３１】
ステップＳ１：ＲＣの近似式
ステップＳ１において、配線構造パターンに関する配線抵抗Ｒ及び配線容量Ｃを一般的に表す式が与えられる。まず、ターゲット配線１０の単位長さあたりの配線抵抗Ｒは、次の式で与えられる。
【００３２】
【数１】
2008218666.tif 000003
【００３３】
ここで、パラメータρは、電気抵抗率（単位：Ωｍ）であり、配線材料、温度、不純物の量などに依存する。ここでは、配線材料としてアルミニウムが用いられ、温度は２５℃であるとする。数式（１）で示されるように、配線抵抗Ｒは、電気抵抗率ρを配線断面積（Ｔ×Ｗ）で割ることによって得られ、変動量ΔＴ、ΔＷの関数ｆ（ΔＴ，ΔＷ）で与えられる。
【００３４】
また、ターゲット配線１０の配線容量（寄生容量）Ｃを表す式は、次のようにして求められる。まず、変動量ΔＴ、ΔＷ、ΔＨの様々な組み合わせが考えられる。変動量ΔＴ、ΔＷ、ΔＨは、例えばプロセス製造管理幅を基準として選択される。そして、その様々な組み合わせの場合の配線容量Ｃが、容量シミュレーションにより算出される。容量シミュレーションにおいては、所定の容量シミュレータが、与えられた配線構造パターンの電磁界解析を行い、ターゲット配線１０に関する配線容量Ｃを算出する。その後、２次以上の多項式を用いることにより、算出された様々な配線容量Ｃのフィッティング処理が行われる。その多項式としては、例えば次の式が用いられる。
【００３５】
【数２】
2008218666.tif 000004
【００３６】
上記数式（２）において、パラメータｃ１〜ｃ３は、０以上の整数であり、適宜決定される。また、βｃ１ｃ２ｃ３は、パラメータｃ１〜ｃ３に対応した係数である。例えば、ＲＳＭ（Response Surface Methodology）に基づいて、応答曲面関数（変数＝ΔＴ、ΔＷ、ΔＨ；応答＝Ｃ）が求められる。このようなフィッティング処理により、様々な配線容量Ｃが上記多項式で近似されるように係数βｃ１ｃ２ｃ３が決定される。配線容量Ｃは、変動量ΔＴ、ΔＷ、ΔＨに依存しており、関数ｇ（ΔＴ，ΔＷ，ΔＨ）で与えられる。
【００３７】
このようにして、配線抵抗Ｒ及び配線容量Ｃを変動量ΔＴ、ΔＷ、ΔＨの関数として表す多項式（１）、（２）が得られる。それら多項式（１）、（２）は、２次以上の多項式である。尚、以下の説明において、ターゲット配線１０の配線抵抗Ｒ及び配線容量Ｃが、まとめて「寄生ＲＣ」と参照される場合がある。
【００３８】
ステップＳ２：１次近似式の生成
次に、２次以上の多項式（１）、（２）が、近似計算により、１次近似式に変換される。結果として、配線構造パターンに関する寄生ＲＣは、次の１次近似式（ｆ１（ΔＴ，ΔＷ），ｇ１（ΔＴ，ΔＷ，ΔＨ））で与えられる。下記数式（３）において、α、β、γ、δ、εは係数である。また、Ｒ０及びＣ０は、それぞれセンター条件（Ｔ０、Ｗ０、Ｈ０）の場合の配線抵抗Ｒ及び配線容量Ｃである。
【００３９】
【数３】
2008218666.tif 000005
【００４０】
ステップＳ３：統計的緩和
上述の通り、変動量ΔＴ、ΔＷ、ΔＨは、互いに独立した変数である。これは、変動量ΔＴ、ΔＷ、ΔＨが同時に最大となる確率（ΔＴ＝±σＴ、ΔＷ＝±σＷ、ΔＨ＝±σＨ）は極めて小さいことを意味する。例えば、ΔＴ＝＋σＴ、ΔＷ＝＋σＷ、ΔＨ＝−σＨとなるような製造ばらつきは、実質的にはあり得ないと考えられる。そのような極端な場合は考慮の対象から除外してよく、所定の確率以上で発生する事象のみを考慮すればよい。すなわち、本発明においても「統計的緩和」が実施される。
【００４１】
図３は、統計的緩和を説明するための図である。図３において、互いに直交する３軸のそれぞれは、配線幅Ｗ、配線膜厚Ｔ、及び層間膜厚Ｈを示している。また、原点Ｏは、センター条件（Ｗ０，Ｔ０，Ｈ０）を示している。原点Ｏからの距離は、変動量ΔＷ（＝−σＷ〜＋σＷ）、ΔＴ（＝−σＴ〜＋σＴ）、ΔＨ（＝−σＨ〜＋σＨ）を意味する。変動量ΔＷ、ΔＴ、ΔＨの各々の分布は、正規分布であるとする。このような空間において、変動量ΔＷ、ΔＴ、ΔＨの「同時確率密度関数（ＪＰＤＦ：Joint Probability Density Function）」を定義することができる。ＪＰＤＦは、「同時分布関数（ＪＤＦ：Joint Distribution Function）」と呼ばれる場合もある。
【００４２】
ＪＰＤＦにより、図３に示される空間中の各点（ΔＷ、ΔＴ、ΔＨ）において確率が定義される。ここで、変動量ΔＷ、ΔＴ、ΔＨは互いに独立した変数であるため、確率ｐ１（ΔＷ＝±σＷ、ΔＴ＝０、ΔＨ＝０）、確率ｐ２（ΔＷ＝０、ΔＴ＝±σＴ、ΔＨ＝０）、及び確率ｐ３（ΔＷ＝０、ΔＴ＝０、ΔＨ＝±σＨ）は、等しくなる。確率ｐ１〜ｐ３と等しい確率で発生する点は、他にも多数存在する。それら等確率で発生する点の集合が、図３中に示された曲面であり、以下「ＪＰＤＦの等確率曲面」と参照される。等確率曲面上の点Ｐ（ΔＷ、ΔＴ、ΔＨ）に相当する製造ばらつきが発生する確率は、全て等しい。尚、等確率曲面は、ばらつきを正規分布と仮定し、且つ、ばらつきパラメータσＷ、σＴ、σＨの絶対値が全て等しい場合に“球面”になるが、それ以外の場合は“楕円体面”となる。
【００４３】
本発明によれば、等確率曲面内の点のみが考慮される。すなわち、上記確率ｐ１〜ｐ３と等しい確率以上で発生する事象のみが考慮される。例えば、図３中の点Ｑ（ΔＷ＝＋σＷ、ΔＴ＝＋σＴ、ΔＨ＝−σＨ）のような極端な場合は、考慮の対象から除外される。すなわち、「統計的緩和」が実施される。等確率曲面上の点Ｐ（ΔＷ、ΔＴ、ΔＨ）は、極座標表示で、次の式により与えられる。
【００４４】
【数４】
2008218666.tif 000006
【００４５】
尚、変動量ΔＷ、ΔＴ、ΔＨの各々の分布は正規分布であるとする。上記数式（４）で与えられる関係式は、統計的緩和により変動量ΔＴ、ΔＨ、ΔＷ間に与えられる“制約”を表していると言える。この数式（４）を既出の一次近似式（３）に代入することによって、寄生ＲＣに関して、次に示される近似式（ｆ２（σＴ，σＷ，θ，φ），ｇ２（σＴ，σＷ，σＨ，θ，φ））が得られる。
【００４６】
【数５】
2008218666.tif 000007
【００４７】
上記数式（５）で与えられる近似式は、ばらつきパラメータσ（未知数）及び角度θ，φの関数である。この近似式は、「統計的緩和」が考慮された寄生ＲＣの近似式であると言える。
【００４８】
ステップＳ４：ＲＣの実測
ステップＳ４において、処理中の配線構造パターンに関する配線抵抗Ｒと配線容量Ｃの“実測”が行われる。図４は、ウエハの平面図である。ウエハには、複数の半導体チップ２０が形成されている。半導体チップ２０は、特性評価用のＴＥＧ（Test Element Group）であってもよい。各々の半導体チップ２０は様々な配線構造パターンを有している。例えば、図４において、丸印は第１配線構造パターン２１を示しており、十字印は第２配線構造パターン２２を示している。
【００４９】
このうち、第１配線構造パターン２１が、図１Ａ及び図１Ｂで示された配線構造パターンであるとする。従って、複数の半導体チップ２０のそれぞれに含まれる第１配線構造パターン２１が観測対象となる。それぞれの第１配線構造パターン２１に関する寄生ＲＣが、プローブによって実際に測定される。その結果、実際の寄生ＲＣの分布（以下、「ＲＣ分布」と参照される）が得られる。
【００５０】
また、１つの半導体チップ２０が、異なる複数の位置に同じ配線構造パターンを有している場合もある。従って、１つの半導体チップ２０に含まれる複数の第１配線構造パターン２１が観測対象となってもよい。その場合でも、それぞれの第１配線構造パターン２１に関する寄生ＲＣが、プローブによって実際に測定され、あるＲＣ分布が得られる。いずれのＲＣ分布を採用するかは、後に算出されるばらつきパラメータσの活用方法に応じて適宜決定されればよい。
【００５１】
図５は、測定されたＲＣ分布の一例を示している。縦軸及び横軸のそれぞれは、測定された配線抵抗Ｒ及び配線容量Ｃを表している。図中の各点は、配線抵抗Ｒと配線容量Ｃの組を表している。図中の点Ｐｃ（Ｃ０、Ｒ０）は、センター条件に相当している。このようなＲＣ分布を示すＲＣ分布データＯＢＳは、所定の記憶装置に格納される。尚、ステップＳ４は、ステップＳ１〜Ｓ３より前に行なわれてもよい。
【００５２】
ステップＳ５：σの算出
次に、上述の近似式（５）で上述のＲＣ分布が所定の確率で再現されるように、ばらつきパラメータσが決定される。
【００５３】
まず、ＲＣ分布から任意の２点が少なくとも抽出される。第１の点は、例えば、配線抵抗Ｒが最大値Ｒｍとなる点である。その場合の配線容量Ｃは、Ｃｍであるとする。つまり、図５中の点Ｐａ（Ｃｍ，Ｒｍ）が、第１の点である。第２の点は、例えば、配線抵抗Ｒがセンター値（設計値）Ｒ０であり、且つ、配線容量Ｃが最大値Ｃｋとなる点である。つまり、図５中の点Ｐｂ（Ｃｋ，Ｒ０）が、第２の点である。これら２つの点Ｐａ，Ｐｂが少なくとも近似式（５）で再現されるように、ばらつきパラメータσが決定される。
【００５４】
第１の点Ｐａ（Ｃｍ，Ｒｍ）に関しては、次の式が得られる。配線抵抗Ｒは、配線幅Ｗと配線膜厚Ｔだけに依存する。従って、図３で示された等確率曲面上で配線抵抗Ｒが最大値Ｒｍとなる点は、φ＝０の場合の円周上に存在する。また、配線抵抗Ｒが最大値Ｒｍとなる場合の角度θは、θｍであるとする。これら角度（φ＝０、θ＝θｍ）及び実測抵抗値Ｒｍを、近似式（５）に代入することによって、次の式（６）が得られる。
【００５５】
【数６】
2008218666.tif 000008
【００５６】
更に、抵抗値Ｒｍは最大であるため、次の式（７）、（８）が得られる。
【００５７】
【数７】
2008218666.tif 000009
【数８】
2008218666.tif 000010
【００５８】
一方、角度（φ＝０、θ＝θｍ）及び実測容量値Ｃｍを、近似式（５）に代入することによって、次の式（９）が得られる。
【００５９】
【数９】
2008218666.tif 000011
【００６０】
第２の点Ｐｂ（Ｃｋ，Ｒ０）に関しては、次の式が得られる。配線抵抗Ｒがセンター値Ｒ０であり、且つ、配線容量Ｃが最大値Ｃｋとなる場合の角度θ及びφは、それぞれθｋ及びφｋであるとする。これら角度（θ＝θｋ，φ＝φｋ）及びセンター値Ｒ０を、近似式（５）に代入することによって、次の式（１０）、（１１）が得られる。
【００６１】
【数１０】
2008218666.tif 000012
【数１１】
2008218666.tif 000013
【００６２】
一方、角度（θ＝θｋ，φ＝φｋ）及び実測容量値Ｃｋを、近似式（５）に代入することによって、次の式（１２）が得られる。
【００６３】
【数１２】
2008218666.tif 000014
【００６４】
更に、容量値Ｃｋは最大であるため、次の式（１３）、（１４）が得られる。
【００６５】
【数１３】
2008218666.tif 000015
【数１４】
2008218666.tif 000016
【００６６】
このようして得られた式のうち、６つの式（６）、（８）、（９）、（１１）、（１２）、及び（１４）を考える。これら６つの式に現れる未知数は、σＴ、σＷ、σＨ、θｍ、θｋ、及びφｋの６個である。従って、６つの式からなる連立方程式を解くことによって、６個の未知数を求めることができる。すなわち、２つの点Ｐａ，Ｐｂが示す実測ＲＣが近似式（５）で再現されるように、ばらつきパラメータσ（σＴ、σＷ、σＨ）を近似的に求めることができる。尚、連立方程式は、例えばＮｅｗｔｏｎ法を用いて解くことができる。
【００６７】
求められた近似的なばらつきパラメータσを近似式（５）に代入することにより、上記等確率曲面に対応する寄生ＲＣを算出することができる。角度θ、φを様々に変更することにより、寄生ＲＣの複数の組が算出される。図６は、算出された複数の組がＲＣ分布上に重ねてプロットされた図である。図６中、点線ＡＲＣが、算出された複数の組を表しており、等確率曲面に対応する寄生ＲＣを表している。点線ＡＲＣで囲まれた領域（ＲＣ領域）が、近似式（５）で再現され得る寄生ＲＣ（近似的な分布）を表している。尚、近似解を用いずに直接プロットを作成することは困難である。
【００６８】
点線ＡＲＣで囲まれたＲＣ領域が、実測のＲＣ分布を十分に再現できている場合、現時点のばらつきパラメータσが、最終的なばらつきパラメータσとして決定される。図６に示された例の場合、ＲＣ領域はＲＣ分布の大部分を再現できているが、ＲＣ分布の一部分を再現できていない。そのような場合、近似的なばらつきパラメータσの微調整が行われてもよい。ばらつきパラメータσを微調整するたびに、点線ＡＲＣは少しずつシフトする。
【００６９】
例えば、ばらつきパラメータσとして標準偏差の３倍が要求される場合、点線ＡＲＣで囲まれるＲＣ領域（近似的な分布）にＲＣ分布の９９．７％が含まれるように微調整が行われる。あるいは、ばらつきパラメータσとして（最大値−最小値）／２が要求される場合、点線ＡＲＣで囲まれるＲＣ領域（近似的な分布）にＲＣ分布の全てが含まれるように微調整が行われる。このように、近似的な分布に含まれるＲＣ分布の確率が所定の確率より小さかった場合に、微調整が行われる。
【００７０】
図７は、微調整後のプロットを示している。図７において、点線ＡＲＣは点線ＡＲＣ’に変化しており、その点線ＡＲＣ’が等確率曲面に対応する寄生ＲＣを表している。図７に示されるように、点線ＡＲＣ’で囲まれたＲＣ領域は、所定の確率で実測のＲＣ分布を十分に再現できている。従って、微調整後のばらつきパラメータσが、最終的なばらつきパラメータσとして決定される。
【００７１】
尚、図６で示されたプロットや図７で示されたプロットは、例えば、ディスプレイに表示される。設計者は、ディスプレイに表示されたプロットを参照しながら、微調整を行うことができる。また、微調整は、ＥＤＡによって自動的に行われてもよい。
【００７２】
ステップＳ６：σの決定
このようにして、近似式（５）がＲＣ分布を所定の確率で再現できるように、ばらつきパラメータσ（σＴ、σＷ、σＨ）が決定される。本発明によれば、ＳＥＭを用いて物理構造を実測する必要がない。本発明において実測されるのは、配線にかかわる物理量（Ｔ，Ｗ，Ｈ）ではなく、配線にかかわる電気量（Ｒ，Ｃ）である。ＳＥＭによる物理量の測定とは異なり、電気量の測定に関して言えば、多数の観測データを容易に収集することが可能である。従って、ばらつきパラメータσを、すなわち、配線にかかわる物理量の製造ばらつきを、間接的に高精度に決定することが可能となる。また、ＳＥＭによる観測を行う必要がないので、処理時間が低減され、処理コストが削減される。
【００７３】
ステップＳ７：高精度ＲＣ式
決定されたばらつきパラメータσを既出の式（４）に代入することによって、変動量ΔＴ、ΔＷ、ΔＨの関係式を得ることができる。それら関係式を更に、一次近似前のＲＣ近似式（１）、（２）に代入することによって、寄生ＲＣを高精度に表す式を得ることができる。その高精度ＲＣ式は、角度θ、φの関数である。
【００７４】
【数１５】
2008218666.tif 000017
【００７５】
本発明で算出されるばらつきパラメータσは高精度であるため、上記式（１５）で与えられる寄生ＲＣも高精度である。図２で示されたフローは、各配線構造パターン毎に実行され、各配線構造パターン毎にばらつきパラメータσ及び高精度ＲＣ式（１５）が得られる。例えば、既出の図４で示された半導体チップ２０は配線構造パターン２１、２２を含んでおり、それら配線構造パターン２１、２２のそれぞれに関してばらつきパラメータσが算出される。そのばらつきパラメータσは、複数の半導体チップ２０間の製造ばらつきを示していてもよいし、１つの半導体チップ２０内の製造ばらつきを示していてもよい。
【００７６】
３．遅延解析
図８は、算出されたばらつきパラメータσを利用した遅延解析を示すフローチャートである。上述の通り、算出されたばらつきパラメータσを用いて高精度ＲＣ式（１５）が得られる（ステップＳ７）。そして、その高精度ＲＣ式（１５）を用いることによって、配線構造パターン中のターゲット配線１０での遅延をシミュレートすることができる（ステップＳ８）。
【００７７】
図９は、回路シミュレーションで用いられる回路モデル３０を模式的に示している。この回路モデル３０は、ドライバ３１がターゲット配線１０を通して負荷セル３２を駆動する回路から構成されている。パラメータＲｄｒｖは、ドライバ３１の出力抵抗（インピーダンス）である。パラメータＣｉｎは、負荷セル３２のゲート入力容量（負荷容量）である。パラメータＲｗｉｒｅ及びＣｗｉｒｅは、高精度ＲＣ式（１５）で与えられる配線抵抗Ｒ及び配線容量Ｃである。この回路モデル３０とＳＰＩＣＥ等の回路シミュレータを用いることによって、ターゲット配線１０に関する遅延解析を行うことができる。
【００７８】
あるいは、回路シミュレーションの代わりに、所定の遅延近似式を参照することによって遅延を推測することもできる。その遅延近似式として例えば、周知の「Ｅｌｍｏｒｅの遅延近似式」が用いられる。その場合、ターゲット配線１０での遅延値Ｔｐｄは次の式で表される。パラメータＬは、ターゲット配線１０の配線長であり、例えば単位長さに設定される。
【００７９】
【数１６】
2008218666.tif 000018
【００８０】
回路シミュレーションあるいは遅延近似式により、ターゲット配線１０での遅延値Ｔｐｄが算出される。図１０は、遅延値Ｔｐｄの算出結果の一例を示している。遅延値Ｔｐｄは角度θ、φに応じて変動するが、図１０では簡単のため、遅延値Ｔｐｄの角度θに対する依存性だけが示されている。縦軸は算出された遅延値Ｔｐｄを示し、横軸は角度θを示している。また、遅延値Ｔｐｄ０は、センター条件（Ｒｗｉｒｅ＝Ｒ０、Ｃｗｉｒｅ＝Ｃ０）の場合の遅延値（設計値）を意味する。
【００８１】
図１０に示されるように、物理構造の製造ばらつきに応じて、遅延値Ｔｐｄは設計値Ｔｐｄ０からばらつく。つまり、遅延値Ｔｐｄは、設計値Ｔｐｄ０を含むある範囲で変動する。従って、遅延値Ｔｐｄの変動幅ΔＴｐｄを定義することができる。言い換えれば、ターゲット配線１０での遅延値Ｔｐｄのばらつき幅を“推定”することができる。遅延値Ｔｐｄの変動幅ΔＴｐｄは、ばらつきパラメータσの大きさに依存し、ばらつきパラメータσが大きくなるにつれて変動幅ΔＴｐｄも大きくなる。
【００８２】
物理構造のばらつきパラメータσに対して、この変動幅ΔＴｐｄは、以下「遅延変動パラメータ」と参照される。特に、ばらつきパラメータσが１つの半導体チップ２０内の製造ばらつきを表す場合、遅延変動パラメータΔＴｐｄは、「ＯＣＶ（On-Chip Variation）係数」と呼ばれる。ＯＣＶ係数は、１チップ内に含まれる複数の同じ配線構造パターン間での遅延変動幅ΔＴｐｄを示す。一方、ばらつきパラメータσが複数の半導体チップ２０間の製造ばらつきを表す場合、遅延変動パラメータΔＴｐｄはＯＣＶ係数よりも大きくなる。
【００８３】
また、遅延値Ｔｐｄは、ある角度θ、φの場合に最大あるいは最小となる。図１０で示された例では、角度θ１の場合に遅延値Ｔｐｄが最大となり、角度θ２の場合に遅延値Ｔｐｄが最小となる。それら角度θ、φを上述の高精度ＲＣ式（１５）に代入することによって、遅延値Ｔｐｄが最大・最小となる場合の寄生ＲＣを算出（推定）することが可能である。
【００８４】
遅延値Ｔｐｄが最大・最小となる場合の寄生ＲＣは、以下「コーナーＲＣ」と参照される。コーナーＲＣは、配線構造パターン毎に算出される。つまり、特許文献１に開示された従来技術と同様に、配線構造パターン毎にコーナーＲＣを示す「ＲＣライブラリ」を作成することができる。本発明では、ばらつきパラメータσの精度が従来技術よりも高いため、ＲＣライブラリの精度や信頼度も従来技術より高くなる。
【００８５】
以上に説明されたように、ばらつきパラメータσや高精度ＲＣ式（１５）を用いることによって、遅延変動パラメータ（ＯＣＶ係数）ΔＴｐｄや、コーナーＲＣが算出される（ステップＳ９）。これら遅延変動パラメータΔＴｐｄやコーナーＲＣは、配線構造パターン毎に算出される。ばらつきパラメータσと同様に、これら遅延変動パラメータΔＴｐｄやコーナーＲＣも、設計回路の製造ばらつきに関連するパラメータであると言える。これらばらつきパラメータσ、遅延変動パラメータΔＴｐｄ、及びコーナーＲＣは、次に示されるように半導体装置の評価や設計に利用することが可能である。
【００８６】
４．半導体装置の設計・製造方法
図１１は、本発明に係る半導体装置の設計・製造方法を示すフローチャートである。まず、図１１を参照し、半導体装置の設計・製造フローを俯瞰する。
【００８７】
ステップＳ１０：
まず、半導体装置の論理設計が行われた後、論理合成が行われる。その結果、設計回路のネットリストＮＥＴが作成される。ネットリストＮＥＴは、設計回路中の論理素子間の接続関係を示すデータである。図１２は、ネットリストＮＥＴが示す接続関係の一例を概念的に示している。
【００８８】
ステップＳ２０：
更に、ネットリストＮＥＴと所定の回路シミュレータを用いることにより、設計回路のタイミング解析が行われる。例えば、静的タイミング解析（ＳＴＡ：Static Timing Analysis）が行われる。所定の遅延制約が満たされれば、処理は次のステップに進む。
【００８９】
ステップＳ３０：
次に、ネットリストＮＥＴに基づいて設計回路のレイアウトが決定され、そのレイアウトを示すレイアウトデータＬＡＹが作成される。図１３は、図１２で示された素子間の配線のレイアウト例を示している。配線は、配線層Ｍ１及びＭ２にわたって形成されている。
【００９０】
ステップＳ４０：
レイアウトが決定されると、そのレイアウトが設計基準（Design Rule）を満たしているか、また、そのレイアウトを持つ設計回路が正常に動作するか等について、様々な検証が行われる。そのため、レイアウトデータＬＡＹ及びネットリストＮＥＴが読み出される。
【００９１】
ステップＳ５０：
レイアウトを考慮して遅延検証や動作検証を行うためには、そのレイアウト中の配線の寄生ＲＣを知る必要がある。そのため、レイアウトデータＬＡＹを参照することによって、ＬＰＥ処理が行われる。ＬＰＥ処理により、レイアウトに含まれる全ての配線について、寄生ＲＣが抽出される。
【００９２】
ステップＳ６０：
抽出された寄生ＲＣがネットリストＮＥＴに付加される。その結果、設計回路に関する「寄生ＲＣ付ネットリストＮＥＴ−ＲＣ」が作成される。図１４は、図１２で示されたネットリストＮＥＴに対応する寄生ＲＣ付ネットリストＮＥＴ−ＲＣを概念的に示している。
【００９３】
ステップＳ７０：
寄生ＲＣ付ネットリストＮＥＴ−ＲＣを用いることによって、設計回路の遅延計算や、遅延・タイミング検証が行われる。遅延・タイミング検証では、回路シミュレーションやＳＴＡなどが行われる。
【００９４】
ステップＳ８０、Ｓ９０：
遅延検証の結果が“フェイル”の場合（ステップＳ８０；Ｎｏ）、ステップＳ３０〜Ｓ７０が再度実行される。つまり、検証結果に基づいてレイアウトの修正が行われる。遅延検証の結果が“パス”の場合（ステップＳ８０；Ｙｅｓ）、ステップＳ３０で作成されたレイアウトデータＬＡＹが最終的なレイアウトデータとして確定する（ステップＳ９０）。
【００９５】
ステップＳ１００：
レイアウトデータＬＡＹに基づいて、設計された半導体装置の製造が行われる。具体的には、レイアウトデータＬＡＹをデータ処理することによってマスクデータが作成される。次に、作成されたマスクデータに基づいて、レチクル（マスク）が作成される。そのレチクルを用いたフォトリソグラフィ技術により、所望の半導体装置が製造される。
【００９６】
４−１．遅延変動パラメータの適用
例えば、上述の遅延変動パラメータΔＴｐｄを、遅延検証（ステップＳ７０）に適用することができる。寄生ＲＣ付ネットリストＮＥＴ−ＲＣから算出された遅延値は、図１０で示された設計値Ｔｐｄ０に相当する。上述の通り、製造ばらつきの結果、遅延値Ｔｐｄは、設計値Ｔｐｄ０を含むある範囲ΔＴｐｄで変動し得る。その範囲ΔＴｐｄを示す遅延変動パラメータΔＴｐｄを遅延検証で参照することにより、その遅延検証はより精密となる。言い換えれば、設計回路の製造ばらつきを考慮した、高精度な遅延検証を実現することが可能となる。
【００９７】
比較として、ステップＳ７０において製造ばらつきが考慮されない場合を考える。その場合、設計されたレイアウトがたとえコンピュータ上での遅延検証をパスしたとしても、実際の製品が正常に動作しないことも起こり得る。これは、歩留まりの低下を意味する。一方、本発明のように製造ばらつきを考慮した遅延検証を行うことにより、製造される半導体チップの歩留まり及び信頼度が向上することになる。
【００９８】
更に本発明では、ばらつきパラメータσの決定時に「統計的緩和」が実施されており、実質的にはあり得ない製造ばらつきは考慮から除外されている。従って、遅延検証の結果がいたずらに“フェイル”となることが防止される。実質的にあり得ないケースをもサポートするようにレイアウトを修正する必要がないため、設計時間の増大が抑制される。
【００９９】
４−２．コーナーＲＣの適用
あるいは、上述のコーナーＲＣを、ＬＰＥ処理（ステップＳ５０）に適用することもできる。すなわち、特許文献１に開示された従来技術と同様に、製造ばらつきを考慮したＬＰＥ処理を行うことも可能である。具体的には、配線構造パターン毎にコーナーＲＣを示すＲＣライブラリが、ＬＰＥ処理の最中に参照される。処理対象の配線がどの配線構造パターンに適合するかの判定が行われ、適合パターンに対応付けられているコーナーＲＣがＲＣライブラリから読み出される。そして、読み出されたコーナーＲＣがネットリストＮＥＴに付加され、寄生ＲＣ付ネットリストＮＥＴ−ＲＣが作成される。
【０１００】
この例の場合は、ＬＰＥ処理の時点で製造ばらつきが考慮されることになる。結果として作成される寄生ＲＣ付ネットリストＮＥＴ−ＲＣに関しても、製造ばらつきが考慮されている。従って、その寄生ＲＣ付ネットリストＮＥＴ−ＲＣを用いた遅延検証（ステップＳ７０）も、製造ばらつきを考慮した遅延検証となる。すなわち、高精度な遅延検証を実現することが可能となる。その結果、製造される半導体チップの歩留まり及び信頼度が向上する。更に、半導体装置の設計時間の増大が抑制される。
【０１０１】
４−３．その他の適用
図１１で示された設計フローのあるタイミングにおいて、統計的スタティックタイミング解析（ＳＳＴＡ：Statistical Static Timing Analysis）が実行される場合がある。ＳＳＴＡとは、製造ばらつきを考慮したＳＴＡである。例えば、図１１で示された設計フロー中のステップＳ２０において、ＳＳＴＡが実行される。従って、本発明に係る方法で算出されたばらつきパラメータσを、そのＳＳＴＡに適用することが可能である。ばらつきパラメータσが高精度であるため、ＳＳＴＡの精度及び信頼度も向上する。その他、ばらつきパラメータσは、製造ラインでのばらつき管理に利用することも可能である。
【０１０２】
５．システム構成
以上に説明された、ばらつきパラメータσの算出、遅延解析、及び半導体装置の評価・設計は、コンピュータシステム（CAD; Computer Aided Design）により実現される。図１５は、回路設計・評価システム１００の一例を示すブロック図である。回路設計・評価システム１００は、記憶装置１１０、プロセッサ（ＭＰＵ）１２０、入力装置１３０、及び出力装置１４０を備えている。記憶装置１１０としては、ハードディスクドライブやＲＡＭが例示される。入力装置１３０としては、キーボードやマウスが例示される。出力装置１４０としては、ディスプレイが例示される。
【０１０３】
記憶装置１１０には、各種データが格納される。具体的には、記憶装置１１０には、配線構造ファイルＳＴＲ、ＲＣ近似式ファイルＥＱＵ、ＲＣ分布データＯＢＳ、ばらつきデータ４０、遅延変動パラメータ５０、ＲＣライブラリ６０、ネットリストＮＥＴ、レイアウトデータＬＡＹ、寄生ＲＣ付ネットリストＮＥＴ−ＲＣ等が格納される。
【０１０４】
配線構造ファイルＳＴＲは、様々な配線構造パターン（図１Ａ、図１Ｂ参照）を示すファイルである。ＲＣ近似式ファイルＥＱＵは、寄生ＲＣの近似式（既出の数式参照）を示すファイルである。ＲＣ分布データＯＢＳは、ステップＳ４で得られるＲＣ分布を示すデータである（図５参照）。ばらつきデータ４０は、本発明の手法により算出されるばらつきパラメータσを示すデータである。遅延変動パラメータ５０は、上述の遅延変動パラメータΔＴｐｄに相当する。ＲＣライブラリ６０は、様々な配線構造パターンに対するコーナーＲＣを示すライブラリである。
【０１０５】
更に、記憶装置１１０には、設計プログラム群７０が格納される。設計プログラム群７０は、プロセッサ１２０によって実行されるソフトウェアである。設計プログラム群７０は、コンピュータ読み取り可能な記録媒体に格納されていてもよい。設計プログラム群７０は、容量シミュレータ７１、ばらつき決定ツール７２、回路シミュレータ７３、レイアウトツール７４、ＬＰＥツール７５、検証ツール７６等を含んでいる。
【０１０６】
容量シミュレータ７１は、ステップＳ１において容量シミュレーションを実行するツールである。具体的には、容量シミュレータ７１は、配線構造ファイルＳＴＲで与えられる配線構造パターンの電磁界解析を行い、ターゲット配線１０の配線容量Ｃを算出する。ばらつき決定ツール７２は、図２で示された処理を実行するツールである。すなわち、ばらつき決定ツール７２は、ＲＣ近似式ファイルＥＱＵやＲＣ分布データＯＢＳに基づいて、ばらつきデータ４０を作成する。回路シミュレータ７３は、図７で示された処理を実行するツールである。すなわち、回路シミュレータ７３は、ＲＣ近似式ファイルＥＱＵやばらつきデータ４０に基づいて、遅延変動パラメータ５０やＲＣライブラリ６０を作成する。レイアウトツール７４は、ＬＰＥツール７５、及び検証ツール７６は、図１１で示されたステップＳ３０、Ｓ５０、及びＳ７０をそれぞれ実行する。
【０１０７】
プロセッサ１２０は、設計プログラム群７０を実行することによって、本発明に係る処理を実現する。すなわち、プロセッサ１２０は、設計プログラム群７０を実行し、記憶装置１１０から必要なデータを読み出し、また、作成されたデータを記憶装置１１０に書き込む。これにより、本発明に係るばらつきパラメータσの算出、遅延解析、及び半導体装置の評価・設計が実現される。
【図面の簡単な説明】
【０１０８】
【図１Ａ】図１Ａは、ある配線構造の設計パターンを示す断面図である。
【図１Ｂ】図１Ｂは、当該配線構造の製造パターンを示す断面図である。
【図２】図２は、本発明に係るばらつきパラメータσの決定方法を示すフローチャートである。
【図３】図３は、同時確率密度関数（ＪＰＤＦ）の等確率曲面を示す概念図である。
【図４】図４は、ウエハの一例を示す上面図である。
【図５】図５は、実際に測定されたＲＣ分布を示すグラフである。
【図６】図６は、実際に測定されたＲＣ分布と、近似式で再現されるＲＣ領域とを示すグラフである。
【図７】図７は、実際に測定されたＲＣ分布と、微調整後の近似式で再現されるＲＣ領域とを示すグラフである。
【図８】図８は、本発明に係る遅延解析を示すフローチャートである。
【図９】図９は、図８で示されたフロー中の回路シミュレーションで用いられる回路モデルを示す概略図である。
【図１０】図１０は、回路シミュレーションの結果の一例を示すグラフである。
【図１１】図１１は、半導体装置の設計・製造方法を示すフローチャートである。
【図１２】図１２は、ネットリストを説明するための概念図である。
【図１３】図１３は、レイアウトデータを説明するための概念図である。
【図１４】図１４は、寄生ＲＣ付ネットリストを説明するための概念図である。
【図１５】図１５は、本発明に係る回路設計・評価システムの構成例を示すブロック図である。
【符号の説明】
【０１０９】
１０    ターゲット配線
１１    配線
１２    層間絶縁膜
２０    半導体チップ
２１    第１配線構造パターン
２２    第２配線構造パターン
３０    シミュレーション回路モデル
３１    ドライバ
３２    負荷セル
４０    ばらつきデータ
５０    遅延変動パラメータ
６０    ＲＣライブラリ
７０    設計プログラム群
７１    容量シミュレータ
７２    ばらつき決定ツール
７３    回路シミュレータ
７４    レイアウトツール
７５    ＬＰＥツール
７６    検証ツール
１００    回路設計・評価システム
１１０    記憶装置
１２０    プロセッサ
１３０    入力装置
１４０    出力装置
ＳＴＲ    配線構造ファイル
ＥＱＵ    ＲＣ近似式ファイル
ＯＢＳ    ＲＣ分布データ
ＮＥＴ    ネットリスト
ＬＡＹ    レイアウトデータ
ＮＥＴ−ＲＣ  寄生ＲＣ付ネットリスト
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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