(57)【要約】【課題】ＣＵＢ構造を有するＤＲＡＭにおいて、製造工程数の増加を抑えつつ、高アスペクト比のビット線コンタクトを実現した半導体記憶装置およびその製造方法を提供する。【解決手段】第２層間絶縁膜１９にキャパシタ形成領域を開口する工程においてビット線コンタクトホールも開口し、その後のストレージノード電極およびプレート電極形成時に先のコンタクトホール内に埋め込まれた導体をコンタクトプラグとして用いる。これにより、工程数の増加を抑えつつ高アスペクト比のビット線コンタクトを実現できる。【選択図】図１
2008147484.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の活性領域内に互いに間隔を開けて形成されたＭＩＳトランジスタのソース領域およびドレイン領域と、
前記半導体基板の上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜の膜厚方向に貫通し、前記ソース領域および前記ドレイン領域にそれぞれ達する第１導体プラグと、
前記第１層間絶縁膜の上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜の膜厚方向に貫通する有底筒状であるとともに筒の底が前記第１導体プラグのうち前記ソース領域および前記ドレイン領域のどちらか一方の領域に達する前記第１導体プラグの上面に接するストレージノード電極と、前記ストレージノード電極の内面に沿う有底筒状のプレート電極と、前記ストレージノード電極と前記プレート電極との間に介在する容量絶縁膜とを有する有底筒状のキャパシタと、
前記第１導体プラグのうち前記ソース領域および前記ドレイン領域の他方の領域に達する前記第１導体プラグの上面から、前記第２層間絶縁膜の膜厚方向に貫通して前記第２層間絶縁膜の上面よりも上に延びる導体部と、
前記キャパシタの筒内部を充填するとともに前記第２層間絶縁膜の上に前記導体部の上面と面一となるように設けられた第３層間絶縁膜と、
前記第３層間絶縁膜の上に設けられた配線とを備え、
前記導体部は、前記第１導体プラグに接続された第２導体プラグと、前記第２導体プラグと前記配線とを接続する第３導体プラグとを有している、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第２導体プラグは、有底筒状であり底が前記第１導体プラグの上面に接する第１導体と、前記第１導体の筒内部を充填する第２導体と、前記第１導体と前記第２導体との間に設けられた絶縁膜とを有し、
前記第１導体は、前記ストレージノード電極と同一の材質からなり、
前記第２導体は、前記プレート電極と同一の材質からなる、半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記第１導体の上部は、前記第２導体の上面よりも上に突出しており、
前記第３導体プラグは、前記第１導体の側面のうち前記第２導体の上面よりも上に存している部分と前記第１導体の上面とに接している、半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記第２導体プラグは、有底筒状であり底が前記第１導体プラグの上面に接する第３導体と、前記第３導体の筒内部を充填する第４導体とを有し、
前記第３導体は、前記ストレージノード電極と同一の材質からなり、
前記第４導体は、前記プレート電極と同一の材質からなり、
前記第４導体の上面は、前記第３導体の上面と面一であり、
前記第３導体プラグは、前記第３導体の前記上面および前記第４導体の前記上面に接している、半導体記憶装置。
【請求項５】
半導体基板の活性領域内に互いに間隔を開けてＭＩＳトランジスタのソース領域およびドレイン領域をそれぞれ形成する工程と、
前記半導体基板の上に第１層間絶縁膜を設ける工程と、
前記第１層間絶縁膜の膜厚方向に貫通し前記ソース領域および前記ドレイン領域にそれぞれ達する第１導体プラグを形成する工程と、
前記第１層間絶縁膜の上に第２層間絶縁膜を設ける工程と、
前記第２層間絶縁膜の膜厚方向に貫通し前記第１導体プラグのうち前記ソース領域および前記ドレイン領域のどちらか一方の領域に接続された前記第１導体プラグに達するキャパシタ用穴と、前記第２層間絶縁膜の膜厚方向に貫通し前記第１導体プラグのうち前記ソース領域および前記ドレイン領域の他方の領域に接続された前記第１導体プラグに達するコンタクトホールとを形成する工程と、
前記コンタクトホールの内面のうち下方に存する部分と前記キャパシタ用穴の内面とに沿うように、第１電極材料をそれぞれ設ける工程と、
前記キャパシタ用穴内には、前記第１電極材料に沿うように容量絶縁膜および第２電極材料を順に設けることにより有底筒状のキャパシタを形成するとともに、前記コンタクトホール内には、前記第１電極材料に沿うように前記容量絶縁膜を設け前記容量絶縁膜よりも前記コンタクトホール内側に前記第２電極材料を充填させることにより第２導体プラグを形成する工程と、
前記キャパシタの筒内部および前記第２層間絶縁膜の上に、第３層間絶縁膜を設ける工程と、
前記第３層間絶縁膜の膜厚方向に貫通し前記コンタクトホールに連通する第２のコンタクトホールを形成する工程と、
前記コンタクトホール内のうち前記第２導体プラグが設けられていない部分と前記第２のコンタクトホール内とに第３電極材料を充填させて第３導体プラグを形成する工程と、
前記第３層間絶縁膜の上に前記第３導体プラグに接する配線を設ける工程と
を備えている、半導体記憶装置の製造方法。
【請求項６】
半導体基板の活性領域内に互いに間隔を開けてＭＩＳトランジスタのソース領域およびドレイン領域をそれぞれ形成する工程と、
前記半導体基板の上に第１層間絶縁膜を設ける工程と、
前記第１層間絶縁膜の膜厚方向に貫通し前記ソース領域および前記ドレイン領域にそれぞれ達する第１導体プラグを形成する工程と、
前記第１層間絶縁膜の上に第２層間絶縁膜を設ける工程と、
前記第２層間絶縁膜の膜厚方向に貫通し前記第１導体プラグのうち前記ソース領域および前記ドレイン領域のどちらか一方の領域に接続された前記第１導体プラグに達するキャパシタ用穴と、前記第２層間絶縁膜の膜厚方向に貫通し前記第１導体プラグのうち前記ソース領域および前記ドレイン領域の他方の領域に接続された前記第１導体プラグに達するコンタクトホールとを形成する工程と、
前記コンタクトホールの内面のうち下方に存する部分と前記キャパシタ用穴の内面とに沿うように、第１電極材料をそれぞれ設ける工程と、
前記キャパシタ用穴内に、第１電極材料を覆うように容量絶縁膜を設ける工程と、
前記キャパシタ用穴内には、前記容量絶縁膜に沿って第２電極材料を設けることにより有底筒状のキャパシタを形成するとともに、前記コンタクトホール内には、前記第１電極材料よりも前記コンタクトホール内側に前記第２電極材料を充填させることにより第２導体プラグを形成する工程と、
前記キャパシタの筒内部および前記第２層間絶縁膜の上に、第３層間絶縁膜を設ける工程と、
前記第３層間絶縁膜の膜厚方向に貫通し前記コンタクトホールに連通する第２のコンタクトホールを形成する工程と、
前記コンタクトホール内のうち前記第２導体プラグが設けられていない部分と前記第２のコンタクトホール内とに第３電極材料を充填させて第３導体プラグを形成する工程と、
前記第３絶縁膜の上に前記第３導体プラグに接する配線を設ける工程と
を備えている、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置（例えばＤＲＡＭ（dynamic random-access memory））およびその製造方法に関する。
【背景技術】
【０００２】
ビット線よりもキャパシタを先に形成するビット線後作り構造（ＣＵＢ構造）のＤＲＡＭセルは、図１８に示すように、シリコン基板１１上の素子分離用絶縁膜１２によって囲まれたメモリセル領域内に、それぞれ、ゲート電極１４とソース領域１５およびドレイン領域１５とを有する複数のＭＩＳトランジスタが形成されてなるメモリセル部において、各ＭＩＳトランジスタのソース領域１５およびドレイン領域１５の一方の領域に、円筒形のストレージノード電極２０、容量絶縁膜およびプレート電極２２からなるスタックトキャパシタが形成されている。
【０００３】
また、ソース領域およびドレイン領域１５の他方の領域に対しては、第３層間絶縁膜２５上に設けられたビット線２７に接続される，第１導体プラグ１７および第２導体プラグ６８がスタック状に形成されている。
【特許文献１】特開２００１−２７４３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図１８に示すＤＲＡＭセル構造において、第２導体プラグ６８の高さはスタックトキャパシタの高さと第３層間絶縁膜の膜厚との和と等しく、スタックトキャパシタ容量値を大きくするためには、第２導体プラグ６８を高くする必要がある。また、高集積化のためには、第２導体プラグ６８の径を小さくする必要がある。よって、第２導体プラグ６８は高アスペクト比となるので、エッチングにより第２導体プラグ６８を形成することが難しくなっている。
【課題を解決するための手段】
【０００５】
本発明の半導体記憶装置は、半導体基板の活性領域内に互いに間隔を開けて形成されたＭＩＳトランジスタのソース領域およびドレイン領域と、半導体基板の上に設けられた第１層間絶縁膜と、第１層間絶縁膜の膜厚方向に貫通し、ソース領域およびドレイン領域にそれぞれ達する第１導体プラグと、第１層間絶縁膜の上に設けられた第２層間絶縁膜と、第２層間絶縁膜の膜厚方向に貫通する有底筒状であり、筒の底が第１導体プラグのうちソース領域およびドレイン領域のどちらか一方の領域に達する第１導体プラグの上面に接するストレージノード電極と、ストレージノード電極の内面に沿う有底筒状のプレート電極と、ストレージノード電極とプレート電極との間に介在する容量絶縁膜とを有する有底筒状のキャパシタと、第１導体プラグのうちソース領域およびドレイン領域の他方の領域に達する第１導体プラグの上面から、第２層間絶縁膜の膜厚方向に貫通して第２層間絶縁膜の上面よりも上に延びる導体部と、キャパシタの筒内部を充填するとともに第２層間絶縁膜の上に導体部の上面と面一となるように設けられた第３層間絶縁膜と、第３層間絶縁膜の上に設けられた配線とを備えている。導体部は、第１導体プラグに接続された第２導体プラグと、第２導体プラグと配線とを接続する第３導体プラグとを有している。
【０００６】
このように導体部が第２導体プラグと第３導体プラグとで構成されているので、従来の半導体記憶装置のように高アスペクト比のコンタクトホールに導体プラグを埋め込まなくてもよい。
【０００７】
後述の好ましい実施形態では、第２導体プラグは、有底筒状であり底が第１導体プラグの上面に接する第１導体と、第１導体の筒内部を充填する第２導体と、第１導体と第２導体との間に設けられた絶縁膜とを有している。第１導体は、ストレージノード電極と同一の材質からなり、第２導体は、プレート電極と同一の材質からなる。さらに、第１導体の上部は、第２導体の上面よりも上に突出しており、第３導体プラグは、第１導体の側面のうち第２導体の上面よりも上に存している部分と第１導体の上面とに接している。
【０００８】
後述の別の好ましい実施形態では、第２導体プラグは、有底筒状であり底が第１導体プラグの上面に接する第３導体と、第３導体の筒内部を充填する第４導体とを有している。第３導体は、ストレージノード電極と同一の材質からなり、第４導体は、プレート電極と同一の材質からなる。第４導体の上面は、第３導体の上面と面一であり、第３導体プラグは、第３導体の上面および第４導体の上面に接している。
【０００９】
本発明の第１の半導体記憶装置の製造方法は、半導体基板の活性領域内に互いに間隔を開けてＭＩＳトランジスタのソース領域およびドレイン領域をそれぞれ形成する工程と、半導体基板の上に第１層間絶縁膜を設ける工程と、第１層間絶縁膜の膜厚方向に貫通しソース領域およびドレイン領域にそれぞれ達する第１導体プラグを形成する工程と、第１層間絶縁膜の上に第２層間絶縁膜を設ける工程と、第２層間絶縁膜の膜厚方向に貫通し第１導体プラグのうちソース領域およびドレイン領域のどちらか一方の領域に接続された第１導体プラグに達するキャパシタ用穴と、第２層間絶縁膜の膜厚方向に貫通し第１導体プラグのうちソース領域およびドレイン領域の他方の領域に接続された第１導体プラグに達するコンタクトホールとを形成する工程と、コンタクトホールの内面のうち下方に存する部分とキャパシタ用穴の内面とに沿うように、第１電極材料をそれぞれ設ける工程と、キャパシタ用穴内には、第１電極材料に沿うように容量絶縁膜および第２電極材料を順に設けることにより有底筒状のキャパシタを形成するとともに、コンタクトホール内には、第１電極材料に沿うように容量絶縁膜を設け容量絶縁膜よりもコンタクトホール内側に第２電極材料を充填させることにより第２導体プラグを形成する工程と、キャパシタの筒内部および第２層間絶縁膜の上に、第３層間絶縁膜を設ける工程と、第３層間絶縁膜の膜厚方向に貫通しコンタクトホールに連通する第２のコンタクトホールを形成する工程と、コンタクトホール内のうち第２導体プラグが設けられていない部分と第２のコンタクトホール内とに第３電極材料を充填させて第３導体プラグを形成する工程と、第３絶縁膜の上に第３導体プラグに接する配線を設ける工程とを備えている。
【００１０】
本発明の第２の半導体記憶装置の製造方法は、半導体基板の活性領域内に互いに間隔を開けてＭＩＳトランジスタのソース領域およびドレイン領域をそれぞれ形成する工程と、半導体基板の上に第１層間絶縁膜を設ける工程と、第１層間絶縁膜の膜厚方向に貫通しソース領域およびドレイン領域にそれぞれ達する第１導体プラグを形成する工程と、第１層間絶縁膜の上に第２層間絶縁膜を設ける工程と、第２層間絶縁膜の膜厚方向に貫通し第１導体プラグのうちソース領域およびドレイン領域のどちらか一方の領域に接続された第１導体プラグに達するキャパシタ用穴と、第２層間絶縁膜の膜厚方向に貫通し第１導体プラグのうちソース領域およびドレイン領域の他方の領域に接続された第１導体プラグに達するコンタクトホールとを形成する工程と、コンタクトホールの内面のうち下方に存する部分とキャパシタ用穴の内面とに沿うように、第１電極材料をそれぞれ設ける工程と、キャパシタ用穴内に設けられた第１電極材料を覆うように、容量絶縁膜を設ける工程と、キャパシタ用穴内には、容量絶縁膜に沿って第２電極材料を設けることにより有底筒状のキャパシタを形成するとともに、コンタクトホール内には、第１電極材料よりもコンタクトホール内側に第２電極材料を充填させることにより第２導体プラグを形成する工程と、キャパシタの筒内部および第２層間絶縁膜の上に、第３層間絶縁膜を設ける工程と、第３層間絶縁膜の膜厚方向に貫通しコンタクトホールに連通する第２のコンタクトホールを形成する工程と、コンタクトホール内のうち第２導体プラグが設けられていない部分と第２のコンタクトホール内とに第３電極材料を充填させて第３導体プラグを形成する工程と、第３絶縁膜の上に第３導体プラグに接する配線を設ける工程とを備えている。
【００１１】
このようにキャパシタ用穴とコンタクトホールとを同時に形成し、また、キャパシタのストレージノード電極を形成すると同時にコンタクトホール内に第２導体プラグを形成することができる。よって、従来の半導体記憶装置を製造する場合と同じ工程数で本発明の半導体記憶装置を製造することができる。
【発明の効果】
【００１２】
本発明の半導体記憶装置およびその製造方法によれば、ＣＵＢ構造のＤＲＡＭにおいて、工程数の増加を抑えながらビット線コンタクトプラグの径を小さく形成し、メモリセルの高集積化を図ることが可能である。もしくは、高アスペクト比のビット線コンタクトを形成することが可能であるので、スタックトキャパシタを高く形成することができ、メモリとして動作するのに充分な容量を得ることが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されない。以下の実施形態では半導体記憶装置としてＤＲＡＭを一例として記載しているが、本発明はＤＲＡＭに限定されない。
【００１４】
《発明の実施形態１》
本発明の実施形態１について、図面を参照しながら説明する。最初に、本実施形態にかかるＤＲＡＭの半導体記憶装置の構成について述べる。図１は、本実施形態に係る半導体記憶装置の構成を示す断面図である。
【００１５】
図１に示すように、本実施形態に係る半導体記憶装置は、例えばシリコンからなる基板１１内に形成されたＭＯＳ（metal-oxide semiconductor）（ＭＩＳ；metal-insulator semiconductor）トランジスタのソース領域１５およびドレイン領域１５と、基板１１の上面のうち隣り合うソース領域１５とドレイン領域１５との間に設けられたゲート絶縁膜１３と、ゲート絶縁膜１３の上に設けられたゲート電極１４と、ゲート電極１４の上に設けられた第１層間絶縁膜１６と、第１層間絶縁膜１６の膜厚方向に貫通しソース領域１５およびドレイン領域１５にそれぞれ達する第１導体プラグ１７，１７，…と、第１層間絶縁膜１６の上面の一部分に設けられたライナー層膜１８とを備えている。
【００１６】
また、本実施形態に係る半導体記憶装置は、ライナー層膜１８の上に設けられた第２層間絶縁膜１９を備えている。第２層間絶縁膜１９には、キャパシタ用穴１９ａおよびコンタクトホール１９ｂが設けられており、キャパシタ用穴１９ａはソース領域１５およびドレイン領域１５のどちらか一方の領域にまで達しており、コンタクトホール１９ｂはソース領域１５およびドレイン領域１５のうち他方の領域にまで達している。キャパシタ用穴１９ａには、その内壁に沿って順に形成されたストレージノード電極２０と容量絶縁膜２１とプレート電極２２とから構成された筒状のキャパシタ３１が設けられており、コンタクトホール１９ｂには、導体部３２が設けられている。
【００１７】
導体部３２は、第１導体プラグ１７の上面に接続された第２導体プラグ２９と、第２導体プラグ２９とビット線２７（後述）とを接続する第３導体プラグ２６とで構成されている。第２導体プラグ２９は、コンタクトホール１９ｂの内面に沿って設けられた第１導体２３と、コンタクトホール１９ｂを充填する第２導体２４と、第１導体２３と第２導体２４との間に介在された容量絶縁膜２１とを有している。第１導体２３は第２導体２４よりも低く形成されており、第３導体プラグ２６は第１導体２３の上面、第１導体２３の側面の一部および第２導体２４の上面に接している。第１導体２３はストレージノード電極２０と同一の材質からなることが好ましく、第２導体２４はプレート電極２２と同一の材質からなることが好ましい。
【００１８】
また、本実施形態に係る半導体記憶装置は、キャパシタ３１の筒内部および第２層間絶縁膜１９の上に設けられた第３層間絶縁膜２５と、第３層間絶縁膜２５の上に設けられＭＯＳ（ＭＩＳ）トランジスタのゲート長方向に延びるビット線２７とを備えている。
【００１９】
なお、第１層間絶縁膜１６、第２層間絶縁膜１９および第３層間絶縁膜２５としては、例えばシリコン酸化膜を用いることが好ましい。また、ライナー層膜１８としては、例えばシリコン窒化膜を用いることが好ましい。
【００２０】
また、本実施形態に係る半導体記憶装置では、ＭＯＳ（ＭＩＳ）トランジスタが複数個設けられており、基板１１内に形成された素子分離用絶縁膜１２により複数のＭＯＳ（ＭＩＳ）トランジスタの各々が分離されている。各ＭＯＳ（ＭＩＳ）トランジスタとこのトランジスタに接続される１つのキャパシタとがメモリセルを構成する。
【００２１】
次に、本実施形態に係る半導体記憶装置の製造方法について、図２〜図９を用いて説明する。図２〜図９は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【００２２】
最初に、図２に示すように、基板１１内にＭＯＳ（ＭＩＳ）トランジスタの活性領域をメモリセル毎に分離するための素子分離用絶縁膜１２を形成する。そして、基板１１の上に、厚みが例えば数ｎｍであるシリコン酸化膜と厚みが約１００ｎｍであるポリシリコン膜とを順に堆積する。そして、堆積したこれらの膜をパターニングすることにより、シリコン酸化膜からなるＭＯＳ（ＭＩＳ）トランジスタのゲート絶縁膜１３とポリシリコン膜からなるＭＯＳ（ＭＩＳ）トランジスタのゲート電極１４とをそれぞれ形成する。その後、基板１１内に形成された活性領域に砒素イオンもしくはリンイオンを注入し、ＭＯＳ（ＭＩＳ）トランジスタのソース領域１５およびドレイン領域１５をそれぞれ形成する。続いて、ゲート電極１４の上にシリコン酸化膜などからなる第１層間絶縁膜１６を堆積し、ＣＭＰ（chemical mechanical polishing）により第１層間絶縁膜１６の上面を平坦化する。その後、第１層間絶縁膜１６を貫通してソース領域１５およびドレイン領域１５にそれぞれ達するコンタクトホール（不図示）を形成したのち、このコンタクトホールに導電体を埋め込んで第１導体プラグ１７を形成する。
【００２３】
次に、第１層間絶縁膜１６および第１導体プラグ１７の上に、シリコン窒化膜などからなるライナー層膜１８を形成する。そして、ライナー層膜１８の上に、シリコン酸化膜などからなる第２層間絶縁膜１９を１μｍ程度堆積し、ＣＭＰにより第２層間絶縁膜１９の上面を平坦化する。これにより、図２に示す構造体を形成することができる。
【００２４】
次に、第２層間絶縁膜１９の上にパターニングされたマスク（不図示）を設け、そのマスクを用いてライナー層膜１８および第２層間絶縁膜１９をエッチングする。これにより、図３に示すように、第２層間絶縁膜１９の膜厚方向に貫通しソース領域１５およびドレイン領域１５のどちらか一方の領域に達するキャパシタ用穴１９ａと、第２層間絶縁膜１９の膜厚方向に貫通しソース領域１５およびドレイン領域１５の他方の領域に達するコンタクトホール１９ｂとを同時に形成する。
【００２５】
次に、図４に示すように、キャパシタ用穴１９ａおよびコンタクトホール１９ｂの内面に沿って、例えばＴｉＮなどからなる金属膜（第１電極材料）をそれぞれ堆積し、エッチバックする。これにより、キャパシタ用穴１９ａの内面にはストレージノード電極２０が形成され、コンタクトホール１９ｂの内面には第２導体プラグ２９の第１導体２３となる部分１２３が形成される。
【００２６】
次に、図５に示すように、ストレージノード電極２０と第１導体２３となる部分１２３とを覆うように、容量絶縁膜（図５には不図示）および電極材料（第２電極材料）１２２をそれぞれ順次形成する。ここで、電極材料１２２は、プレート電極２２および第２導体プラグ２９の第２導体２４となり、一体形成されることが好ましい。
【００２７】
次に、図６に示すように、電極材料１２２のうちコンタクトホール１９ｂの開口を塞ぐように設けられた部分を露出するように、電極材料１２２の上にレジスト膜２８を設け、レジスト膜２８をマスクとしてエッチングを行う。このとき、導電体１２２のうち上記部分が除去されて第２層間絶縁膜１９の一部分が露出した後もエッチングを行う。これにより、容量絶縁膜２１のうちレジスト膜２８が設けられていない部分が除去され、その結果、第１導体２３となる部分１２３の上部および側面の一部分が露出する。例えば電極材料１２２としてＴｉＮを用い容量絶縁膜２１としてＨｆＯｘを用い塩素系のガスにてドライエッチングを行うと、ＴｉＮのエッチングレートの方がＨｆＯｘのエッチングレートよりも１０倍程度速いため、コンタクトホール１９ｂ内では、電極材料１２２が深くまでエッチングされる（電極材料１２２の上面がコンタクトホール１９ｂ内に存在するまでエッチングされる）一方、第１導体２３となる部分１２３は容量絶縁膜２１により被覆されているので第１導体２３となる部分１２３はエッチングされない。そして、第１導体２３となる部分１２３が露出したところでエッチングを終えると、図５に示す形状が得られる。このエッチングにより、キャパシタ用穴１９ａには有底筒状のキャパシタ３１が形成され、コンタクトホール１９ｂには第２導体プラグ２９が形成される。
【００２８】
次に、第３層間絶縁膜２５を、有底筒状のキャパシタ３１の筒内部３１ａに充填するとともに第２層間絶縁膜１９の上に設ける。その後、ＣＭＰにより第３層間絶縁膜２５の上面を平坦にする。続いて、図８に示すように、第２導体プラグ２９の上面が露出するまで第３層間絶縁膜２５をエッチングして、コンタクトホール１９ｂに連通するコンタクトホール（第２のコンタクトホール）２５ａを形成する。
【００２９】
次に、図９に示すように、コンタクトホール２５ａとコンタクトホール１９ｂ内のうち第２導体プラグ２９が設けられていない部分とに導電体（第３電極材料）を埋め込んで、第３導体プラグ２６を形成する。
【００３０】
最後に、第３層間絶縁膜２５および第３導体プラグ２６の上に、ビット線２７を形成する。これにより、ビット線２７は、第１導体プラグ１７、第２導体プラグ２９および第３導体プラグ２６を介してＭＯＳ（ＭＩＳ）トランジスタのソース領域１５およびドレイン領域１５のどちらか一方の領域に接続される。これにより、本実施形態に係る半導体記憶装置を製造することができる。
【００３１】
本実施形態に係る半導体記憶装置の製造方法の特徴は、図３に示す工程において第２層間絶縁膜１９にキャパシタ用穴１９ａとコンタクトホール１９ｂとを同時に形成し、図４〜図６に示す工程においてキャパシタ用穴３１ａ内にストレージノード電極２０、容量絶縁膜２１およびプレート電極２２を作成すると同時にコンタクトホール１９ｂ内に第２導体プラグ２９を作成する。これにより、従来の製法に比べて工程数を増加させることなく、高アスペクト比のビット線コンタクトを形成することが可能となる。
【００３２】
また、図６に示す電極材料１２２をオーバーエッチングすることによりコンタクトホール１９ｂ内の第２導体プラグ２９の第１導体２３の側面の一部分および上部を露出する工程において、電極材料１２２のエッチングレートが容量絶縁膜２１のエッチングレートよりも速いエッチング条件でエッチングを行うことにより、図６に示すようなコンタクトホール１９ａ内の第２導体プラグ２９の第１導体２３の側面の一部分および上部が露出した形状を形成することができる。
【００３３】
《発明の実施形態２》
本発明の実施形態２について、図面を参照しながら説明する。最初に、本実施形態にかかるＤＲＡＭの半導体記憶装置の構成について述べる。図１０は、本実施形態に係る半導体記憶装置の構成を示す断面図である。本実施形態では、上記実施形態１とは異なり、第２導体プラグ３９には層間絶縁膜が設けられていない。
【００３４】
図１０に示すように、本実施形態に係る半導体記憶装置は、例えばシリコンからなる基板１１内に形成されたＭＯＳ（ＭＩＳ）トランジスタのソース領域１５およびドレイン領域１５と、基板１１の上面のうち隣り合うソース領域１５とドレイン領域１５との間に設けられたゲート絶縁膜１３と、ゲート絶縁膜１３の上に設けられたゲート電極１４と、ゲート電極１４の上に設けられた第１層間絶縁膜１６と、第１層間絶縁膜１６の膜厚方向に貫通しソース領域１５およびドレイン領域１５にそれぞれ達する第１導体プラグ１７，１７，…と、第１層間絶縁膜１６の上面の一部分に設けられたライナー層膜１８とを備えている。
【００３５】
また、本実施形態に係る半導体記憶装置は、ライナー層膜１８の上に設けられた第２層間絶縁膜１９を備えている。第２層間絶縁膜１９には、キャパシタ用穴１９ａおよびコンタクトホール１９ｂが設けられており、キャパシタ用穴１９ａはソース領域１５およびドレイン領域１５のどちらか一方の領域にまで達しており、コンタクトホール１９ｂはソース領域１５およびドレイン領域１５のうち他方の領域にまで達している。キャパシタ用穴１９ａには、その内壁に沿って順に形成されたストレージノード電極２０と容量絶縁膜２１とプレート電極２２とから構成された筒状のキャパシタ３１が設けられており、コンタクトホール１９ｂには、導体部４２が設けられている。
【００３６】
導体部４２は、第１導体プラグ１７の上面に接続された第２導体プラグ３９と、第２導体プラグ３９とビット線２７（後述）とを接続する第３導体プラグ２６とで構成されている。第２導体プラグ３９は、コンタクトホール１９ｂの内面に沿って設けられた第３導体３３と、コンタクトホール１９ｂを充填する第４導体３４とを有している。第３導体３３は第４導体３４と同一の高さに形成されており、第３導体プラグ２６は第３導体３３の上面および第４導体３４の上面に接している。第３導体３３はストレージノード電極２０と同一の材質からなることが好ましく、第４導体３４はプレート電極２２と同一の材質からなることが好ましい。
【００３７】
また、本実施形態に係る半導体記憶装置は、キャパシタ３１の筒内部および第２層間絶縁膜１９の上に設けられた第３層間絶縁膜２５と、第３層間絶縁膜２５の上に設けられＭＯＳ（ＭＩＳ）トランジスタのゲート長方向に延びるビット線２７とを備えている。
【００３８】
なお、第１層間絶縁膜１６、第２層間絶縁膜１９および第３層間絶縁膜２５としては、例えばシリコン酸化膜を用いることが好ましい。また、ライナー層膜１８としては、例えばシリコン窒化膜を用いることが好ましい。
【００３９】
また、本実施形態に係る半導体記憶装置では、ＭＯＳ（ＭＩＳ）トランジスタが複数個設けられており、基板１１内に形成された素子分離用絶縁膜１２により複数のＭＯＳ（ＭＩＳ）トランジスタの各々が分離されている。各ＭＯＳ（ＭＩＳ）トランジスタとこのトランジスタに接続される１つのキャパシタとがメモリセルを構成する。
【００４０】
次に、本実施形態に係る半導体記憶装置の製造方法について、図１１〜図１７を用いて説明する。図１１〜図１７は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【００４１】
最初に、上記実施形態１と同じように、基板１１内にＭＯＳ（ＭＩＳ）トランジスタの活性領域をメモリセル毎に分離するための素子分離用絶縁膜１２を形成する。そして、基板１１の上に、厚みが例えば数ｎｍであるシリコン酸化膜と厚みが約１００ｎｍであるポリシリコン膜とを順に堆積する。そして、堆積したこれらの膜をパターニングすることにより、シリコン酸化膜からなるＭＯＳ（ＭＩＳ）トランジスタのゲート絶縁膜１３とポリシリコン膜からなるＭＯＳ（ＭＩＳ）トランジスタのゲート電極１４とをそれぞれ形成する。その後、基板１１内に形成された活性領域に砒素イオンもしくはリンイオンを注入し、ＭＯＳ（ＭＩＳ）トランジスタのソース領域１５およびドレイン領域１５をそれぞれ形成する。続いて、ゲート電極１４の上にシリコン酸化膜などからなる第１層間絶縁膜１６を堆積し、ＣＭＰにより第１層間絶縁膜１６の上面を平坦化する。その後、第１層間絶縁膜１６を貫通してソース領域１５およびドレイン領域１５にそれぞれ達するコンタクトホール（不図示）を形成したのち、このコンタクトホールに導電体を埋め込んで第１導体プラグ１７を形成する。
【００４２】
次に、上記実施形態１と同じように、第１層間絶縁膜１６および第１導体プラグ１７の上に、シリコン窒化膜などからなるライナー層膜１８を形成する。そして、ライナー層膜１８の上に、シリコン酸化膜などからなる第２層間絶縁膜１９を１μｍ程度堆積し、ＣＭＰにより第２層間絶縁膜１９の上面を平坦化する。これにより、上記実施形態１における図２に示す構造体を形成することができる。
【００４３】
次に、上記実施形態１と同じように、第２層間絶縁膜１９の上にパターニングされたマスク（不図示）を設け、そのマスクを用いてライナー層膜１８および第２層間絶縁膜１９をエッチングする。これにより、上記実施形態１における図３に示すように、第２層間絶縁膜１９の膜厚方向に貫通しソース領域１５およびドレイン領域１５のどちらか一方の領域に達するキャパシタ用穴１９ａと、第２層間絶縁膜１９の膜厚方向に貫通しソース領域１５およびドレイン領域１５の他方の領域に達するコンタクトホール１９ｂとを同時に形成する。
【００４４】
次に、上記実施形態１における図４に示すように、キャパシタ用穴１９ａおよびコンタクトホール１９ｂの内面に沿って、例えばＴｉＮなどからなる金属膜（第１電極材料）をそれぞれ堆積し、エッチバックする。これにより、キャパシタ用穴１９ａの内面にはストレージノード電極２０が形成され、コンタクトホール１９ｂの内面には第２導体プラグ３９の第３導体３３が形成される。
【００４５】
次に、図１１に示すように、ストレージノード電極２０と第３導体３３とを覆うように、容量絶縁膜２１を形成する。
【００４６】
次に、図１２に示すように、コンタクトホール１９ｂの開口を塞がないようにレジスト膜２８を第２層間絶縁膜１９の上に設け、レジスト膜２８をマスクとしてエッチングを行う。これにより、図１３に示すように、容量絶縁膜のうちコンタクトホール１９ｂ内に設けられた部分が除去される一方、キャパシタ用穴１９ａ内に設けられた部分は除去されず残存する。
【００４７】
次に、図１４に示すように、キャパシタ用穴１９ａ内に設けられた容量絶縁膜２１を覆うように、また、コンタクトホール１９ｂ内に充填されるように、電極材料１２２を設ける。ここで、電極材料１２２を一体形成することが好ましい。
【００４８】
次に、コンタクトホール１９ｂの開口を塞がないようにレジスト膜（不図示）を設け、レジスト膜をマスクとしてエッチングを行う。これにより、第３導体３３の上部とコンタクトホール１９ｂ内に設けられた電極材料１２２の上部とが除去され、図１５に示すように第２導体プラグ３９が形成される。
【００４９】
次に、第３層間絶縁膜２５を、有底筒状のキャパシタ３１の筒内部３１ａに充填するとともに第２層間絶縁膜１９の上に設ける。その後、ＣＭＰにより第３層間絶縁膜２５の上面を平坦にする。続いて、第３層間絶縁膜２５をエッチングして、図１６に示すように、コンタクトホール１９ｂに連通するコンタクトホール２５ａを形成する。そして、コンタクトホール２５ａに導電体を埋め込んで、第３導体プラグ２６を形成する。最後に、第３層間絶縁膜２５および第３導体プラグ２６の上に、ビット線２７を形成する。これにより、ビット線２７は、第１導体プラグ１７、第２導体プラグ３９および第３導体プラグ２６を介してＭＯＳ（ＭＩＳ）トランジスタのソース領域１５およびドレイン領域１５のどちらか一方の領域に接続される。これにより、図１７に示す半導体記憶装置を製造することができる。
【００５０】
本実施形態に係る半導体記憶装置の製造方法の特徴は、上記実施形態１と同じく第２層間絶縁膜１９にキャパシタ用穴１９ａおよびコンタクトホール１９ｂを同時に形成し、図１１〜図１７に示す工程においてストレージノード電極２０および第２導体プラグ３９の第３導体３３と容量絶縁膜２１とを形成し、ビット線コンタクト部分の容量絶縁膜を除去した後にビット線コンタクト部分の容量絶縁膜を除去した後に、プレート電極２２および第２導体プラグ３９の第３導体３４を作成する。よって、コンタクトプラグの抵抗値を確保しながら高アスペクト比のビット線コンタクトを形成することができる。
【産業上の利用可能性】
【００５１】
以上説明したように、本発明は、ＤＲＡＭなどに有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置を製造する際の１つの工程を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置を製造する際の別の１つの工程を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置を製造する際のまた別の１つの工程を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図８】本発明の第１の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図９】本発明の第１の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体記憶装置の構成を示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体記憶装置を製造する際の１つの工程を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体記憶装置を製造する際の別の１つの工程を示す断面図である。
【図１３】本発明の第２の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図１４】本発明の第２の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図１５】本発明の第２の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図１６】本発明の第２の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図１７】本発明の第２の実施形態に係る半導体記憶装置を製造する際のさらに別の１つの工程を示す断面図である。
【図１８】従来例に係る半導体記憶装置の構成を示す断面図である。
【符号の説明】
【００５３】
１１    半導体基板
１５    ソース領域またはドレイン領域
１６    第１層間絶縁膜
１７    第１導体プラグ
１９    第２層間絶縁膜
１９ａ    キャパシタ用穴
１９ｂ    コンタクトホール
２０    ストレージノード電極
２１    容量絶縁膜
２２    プレート電極
２３    第１導体
２４    第２導体
２５    第３層間絶縁膜
２５ａ    コンタクトホール（第２のコンタクトホール）
２６    第３導体プラグ
２７    ビット線（配線）
２９，３９    第２導体プラグ
３１    キャパシタ
３２，４２    導体部
３３    第３導体
３４    第４導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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