(57)【要約】【課題】ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、機能素子へのアウトガスの影響を抑制して小型化を実現できる半導体装置とその製造方法を提供する。【解決手段】一主面に可動部または振動子を有する機能素子１２が形成された第１半導体チップ１０が、第１半導体チップ１０よりも大きいサイズを有する第２半導体チップ２０上にマウントされ、凹部３８が形成された実装基板３０に、凹部３８に第１半導体チップ１０が挿入し、第２半導体チップ２０が凹部３８を塞ぐようにして、第２半導体チップ２０が実装基板３０にマウントされ、第２半導体チップ２０と実装基板３０の間隙に封止樹脂層４０が形成され、凹部の内壁面、第２半導体チップの端子形成面及び封止樹脂層から構成される中空部分に第１半導体チップが気密封止された状態で収容された構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
一主面に可動部または振動子を有する機能素子が形成された第１半導体チップと、
前記第１半導体チップよりも大きいサイズを有し、一主面が端子形成面であり、前記端子形成面上に、前記第１半導体チップが前記機能素子の形成面側から所定の間隔をもってマウントされた第２半導体チップと、
前記第１半導体チップ用の凹部が形成され、前記凹部に前記第１半導体チップが挿入し、前記第２半導体チップが前記凹部を塞ぐようにして、前記第２半導体チップが前記端子形成面側から前記凹部の縁部上にマウントされた実装基板と、
前記凹部の縁部において前記第２半導体チップと前記実装基板の間隙を気密封止するように形成された封止樹脂層と
を有し、
前記凹部の内壁面、前記第２半導体チップの前記端子形成面及び前記封止樹脂層から構成される中空部分に前記第１半導体チップが気密封止された状態で収容されている
半導体装置。
【請求項２】
前記第１半導体チップには前記機能面において前記機能素子の外周に第１端子が形成されており、
前記第２半導体チップには前記端子形成面に第２内周端子及び第２外周端子が形成されており、
前記実装基板には前記凹部の縁部に実装基板端子が形成されており、
前記第１端子と前記第２内周端子がバンプで接続され、
前記第２内周端子と前記実装基板端子がバンプで接続されている
請求項１に記載の半導体装置。
【請求項３】
前記第２半導体チップは、チップ本体と、前記チップ本体の活性面上に形成された絶縁層と、前記チップ本体に接続し、前記絶縁層に埋め込まれて、一部が前記端子形成面で端子となる再配線層とを有する
請求項１に記載の半導体装置。
【請求項４】
前記実装基板が、他の実装基板に実装するためのバンプが形成されたモジュール基板である
請求項１に記載の半導体装置。
【請求項５】
前記実装基板に他の電子部品が実装されている
請求項１に記載の半導体装置。
【請求項６】
前記機能素子がＭＥＭＳ素子、ＳＡＷ素子、またはＦ−ＢＡＲ素子である
請求項１に記載の半導体装置。
【請求項７】
前記中空部分が、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子、あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つ機能素子を有する半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話やパーソナルコンピュータに代表されるモバイル機器においては、小型軽量化や多機能および高機能化が進んでおり、これらの機器を構成する部品や基板も同様に小型、薄型、軽量化や高密度実装化が進んでいる。また、半導体等のデバイスの実装に関しても、実装面積の小型化や伝達信号の高速化に伴い、モールドやセラミックパッケージによる実装から、いわゆるフリップチップ実装技術によりデバイスのベアチップを直接基板に実装し、封止する試みがとられている。
【０００３】
ところが、このフリップチップによるデバイスのダイレクト実装方法は、たとえば、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つマイクロデバイスの場合、機能面を封止材等で覆うことができないため、セラミックや金属、あるいはガラスなどの基板を用いて気密封止するパッケージ構造がとられ、パッケージ化されたマイクロデバイスが実装基板に実装される構成となっていた。
【０００４】
例えば、凹部が設けられたセラミックなどの中空基板に、ＭＥＭＳなどのマイクロデバイスが設けられた半導体チップが収容され、中空基板に設けられた電極とワイヤボンディングなどで接続され、金属などからなるリッド蓋がされて樹脂封止されて、パッケージ化される。
【０００５】
上記のパッケージ構造の場合、中空基板の凹部にマイクロデバイスを実装し、封止した構造であるので、実装基板に実装するための面積は本来のマイクロデバイスの大きさよりかなり大きな面積が必要であった。
【０００６】
特許文献１には、マイクロデバイスと他のデバイスをスタック構造で一緒にパッケージ化して小型化した構造が開示されている。
特許文献１のパッケージ構造では、ＭＥＭＳ素子が形成されている面を上にしてＭＥＭＳデバイスが実装され、その上面に他のデバイスの裏面が向き合うように実装されている。このとき、ＭＥＭＳ素子部分が中空となるように実装される必要がある。さらに、ＭＥＭＳデバイスと他のデバイスの間および各デバイスと中空基板間などがワイヤーボンドで接続され、キャップで封止されて中空構造を有するモジュール化されたパッケージが構成されている。
【特許文献１】特開２００５−１６９５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に記載のパッケージ構造では、ＭＥＭＳ素子の形成領域を中空にするために、ＭＥＭＳデバイス上に、封止樹脂などで他のデバイスが張り合わされているが、封止樹脂の硬化時や硬化後の加熱によって封止樹脂からのアウトガス成分の影響で、ＭＥＭＳデバイスの特性がシフトするなどの不具合が発生することがある。
【０００８】
さらに、装置の大きさの面では、マイクロデバイスや他のデバイスがフェイスアップで中空基板に実装されているため、デバイスと基板の電気的な接続はワイヤーボンドで行われており、実装面積や高さの面で小型化の弊害となっている。
【０００９】
また、中空基板にダイボンドされたＭＥＭＳデバイスのＭＥＭＳ素子形成面上に他のデバイスがダイボンドされているので、ダイボンド時に非常にセンシティブなＭＥＭＳデバイスの可動部分にダメージを与えてデバイスを破壊してしまう可能性があり、取り扱いに起因する工程不良が発生する恐れがある。
【００１０】
本発明の目的は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、機能素子へのアウトガスの影響を抑制して、小型化を実現できる半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の半導体装置は、一主面に可動部または振動子を有する機能素子が形成された第１半導体チップと、前記第１半導体チップよりも大きいサイズを有し、一主面が端子形成面であり、前記端子形成面上に、前記第１半導体チップが前記機能素子の形成面側から所定の間隔をもってマウントされた第２半導体チップと、前記第１半導体チップ用の凹部が形成され、前記凹部に前記第１半導体チップが挿入し、前記第２半導体チップが前記凹部を塞ぐようにして、前記第２半導体チップが前記端子形成面側から前記凹部の縁部上にマウントされた実装基板と、前記凹部の縁部において前記第２半導体チップと前記実装基板の間隙を気密封止するように形成された封止樹脂層とを有し、前記凹部の内壁面、前記第２半導体チップの前記端子形成面及び前記封止樹脂層から構成される中空部分に前記第１半導体チップが気密封止された状態で収容されている。
【００１２】
上記の本発明の半導体装置は、一主面に可動部または振動子を有する機能素子が形成された第１半導体チップが、第１半導体チップよりも大きいサイズを有し、一主面が端子形成面であり、端子形成面上に機能素子の形成面側から所定の間隔をもって第２半導体チップ上にマウントされており、さらに第１半導体チップ用の凹部が形成された実装基板に、凹部に第１半導体チップが挿入し、第２半導体チップが凹部を塞ぐようにして、第２半導体チップが端子形成面側から凹部の縁部上にマウントされている。さらに、凹部の縁部において第２半導体チップと実装基板の間隙を気密封止するように封止樹脂層が形成されており、凹部の内壁面、第２半導体チップの端子形成面及び封止樹脂層から構成される中空部分に第１半導体チップが気密封止された状態で収容された構成となっている。
【発明の効果】
【００１３】
本発明の半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスが気密封止して組み込まれてなり、機能素子が形成された第１半導体チップには封止樹脂層が接していないので、機能素子へのアウトガスの影響を抑制して、また、第２半導体チップ自体を中空部分の蓋として用いることができるので半導体装置の小型化を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。
【００１５】
第１実施形態
図１は本実施形態に係る半導体装置の模式断面図である。本実施形態に係る半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能素子を有する第１半導体チップと他の第２半導体チップをパッケージ化してモジュールとしたものである。
【００１６】
例えば、一主面に可動部または振動子を有する機能素子が形成された第１半導体チップ１０が、第２半導体チップ２０上にマウントされている。
【００１７】
例えば、第１半導体チップ１０は、チップ本体１１の一主面に可動部または振動子を有する機能素子１２が形成されており、機能素子１２あるいはチップ本体１１に形成された他の電子素子などに接続して第１端子１３が形成されており、第１端子１３に接続してハンダなどからなるバンプ１４が形成されている。
【００１８】
また、例えば、第２半導体チップ２０は、第１半導体チップ１０よりも大きいサイズを有し、チップ本体２１の活性面に電子素子が形成されており、活性面上に絶縁層２２と絶縁層２２内に埋め込まれた再配線層２３が形成され、絶縁層２２の表面が端子形成面となって、絶縁層２２の表面に露出するように、第１半導体チップに接続するための第２内周端子２４と実装基板に実装するための第２外周端子２５が再配線層２３に接続して形成されており、第２外周端子２５に接続してハンダなどからなるバンプ２６が形成されている。
【００１９】
ここで、バンプ１４を介して第１端子１３と第２内周端子２４が接続され、バンプ１４の高さに相当する所定の間隔をもって、第１半導体チップ１０が機能素子１２の形成面側から第２半導体チップ２０の端子形成面上にマウントされている。ここで、第１端子１３と第２内周端子２４を接続するバンプ１４は、第１半導体チップ１０の第１端子１３に形成されていたものとして説明しているが、第２半導体チップ２０の第２内周端子２４に形成されていたものであってもよい。
【００２０】
また、例えば、上記のように第１半導体チップ１０がマウントされた第２半導体チップ２０が、モジュール基板である実装基板３０に実装されている。
【００２１】
例えば、実装基板３０は積層樹脂基板であり、第１樹脂基板３１と第２樹脂基板３２が積層しており、第１樹脂基板３１の表面、第１樹脂基板３１と第２樹脂基板３２の界面、第２樹脂基板３２の表面に、それぞれ配線層（３３，３４，３５）が形成され、また、第１樹脂基板３１と第２樹脂基板３２をそれぞれ貫通する貫通配線（３６，３７）が形成されて、構成されている。
また、例えば、実装基板３０には、第１半導体チップ用の凹部３８が形成されている。
【００２２】
例えば、凹部３８に第１半導体チップ１０が挿入し、第２半導体チップ２０が凹部３８を塞ぐようにして、実装基板３０の一主面に形成された配線層３３の一部などからなる実装基板端子と第２外周端子２５とがバンプ２６を介して接続されて、第１半導体チップ１０がマウントされた第２半導体チップ２０が端子形成面側から実装基板３０の凹部３８の縁部上にマウントされている。ここで、第２外周端子２５と実装基板端子（配線層３３の一部）を接続するバンプ２６は、第２半導体チップ２０の第２外周端子２５に形成されていたものとして説明しているが、実装基板３０の実装基板端子（配線層３３の一部）に形成されていたものであってもよい。
【００２３】
また、例えば、実装基板３０の凹部３８の縁部において、第２半導体チップ２０と実装基板３０の間隙を気密封止するように、封止樹脂層４０が形成されている。
上記によって、凹部３８の内壁面、第２半導体チップ２０の端子形成面及び封止樹脂層４０から構成される中空部分Ｓに、第１半導体チップ１０が気密封止された状態で収容された構成となっている。中空部分Ｓは、例えば、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている。
【００２４】
さらに、例えば、本実施形態においては実装基板３０がモジュール基板であって、実装基板３０の一主面に形成された配線層３５の一部などからなる実装基板端子に、他の実装基板に実装するためのバンプ５０が形成されている。
【００２５】
以上のようにして、本実施形態に係る第１半導体チップと他の第２半導体チップをパッケージ化してモジュールとした半導体装置が構成されている。
例えば、バンプ５０を介して他の実装基板などにマウントされて用いることができる。
【００２６】
上記の第１半導体チップ１０に形成されている機能素子１２は、例えば、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどであり、図面上は特にＭＥＭＳを示している。
本実施形態の半導体装置において、第１半導体チップ１０の機能素子１２は中空部分Ｓにおいて気密封止された構成となっており、従来技術のような中空部分Ｓを構成するための中空基板は不要であり、第１半導体チップとスタックさせる第２半導体チップを中空部分Ｓを構成する蓋として利用することにより、半導体装置として小型化や薄型化が可能である。
【００２７】
また、機能素子を有する半導体チップ（第１半導体チップ１０）に封止樹脂が接していると、封止樹脂から放出されるアウトガスに起因して機能素子に不具合が発生しやすい不利益があるが、本実施形態においては、機能素子１２が形成された第１半導体チップ１０には封止樹脂層４０が接していないので、封止樹脂層４０から放出されるアウトガスの機能素子１２への影響を抑制することができる。
【００２８】
上記のように第１半導体チップを収容する中空部分の蓋として第２半導体チップを利用することから、第２半導体チップは第１半導体チップよりも大きなサイズであることが必要である。
【００２９】
次に、上記の本実施形態の半導体装置の製造方法について、図２〜６を参照して説明する。
まず、本実施形態に係る第１半導体チップ１０及び第２半導体チップ２０をそれぞれの工程で形成する。
【００３０】
図２（ａ）は本実施形態に係る第１半導体チップの機能素子の形成面における平面図であり、図２（ｂ）は断面図である。
例えば、第１半導体チップ１０を構成するチップ本体１１の一主面に可動部または振動子を有する機能素子１２及び必要に応じてその他の電子素子を形成し、これらに接続して第１端子１３を形成し、さらに第１端子１３に接続してハンダなどからなるバンプ１４を形成する。以上のようにして、第１半導体チップ１０を形成する。
【００３１】
図３（ａ）は本実施形態に係る第２半導体チップの端子形成面側における平面図であり、図３（ｂ）は断面図である。
例えば、第１半導体チップ１０よりも大きいサイズを有するチップ本体２１の活性面に電子素子を形成し、活性面上に絶縁層２２と絶縁層２２内に埋め込まれた再配線層２３を形成する。このとき、再配線層に接続して、絶縁層２２の表面に露出するように、第２内周端子２４と第２外周端子２５を形成して、絶縁層２２の表面を端子形成面とする。次に、第２外周端子２５に接続してハンダなどからなるバンプ２６を形成する。以上のようにして、第２半導体チップ２０を形成する。
上記の絶縁層２２は、例えばポリイミドやＰＢＯ（ポリベンゾオキサゾール）などから構成されるが、上記のように中空部分Ｓの壁面となる部材であるので、熱硬化型樹脂などの放出するアウトガスが少ない種類を用いることが好ましい。
【００３２】
図４〜６は本実施形態の半導体装置の製造方法の製造工程の断面図である。
上記のようにして第１半導体チップ１０及び第２半導体チップ２０を形成した後、図４（ａ）に示すように、例えば、バンプ１４及び第１端子１３と第２内周端子２４を位置合わせして第２半導体チップ２０上に第１半導体チップ１０を戴置し、リフロー処理などを行って、バンプ１４を介して第１端子１３と第２内周端子２４を接続することにより、図４（ｂ）に示すように、第１半導体チップ１０を機能素子１２の形成面側から第２半導体チップ２０の端子形成面上にマウントする。
上記のマウントにおいては、バンプ１４を介して行うことで、第１半導体チップ１０の機能素子１２形成面と第２半導体チップ２０の端子形成面の間にバンプ１４の高さに相当する所定の間隔を確保することができる。
ここで、上記のバンプ１４は予め第２半導体チップ２０の第２内周端子２４側に形成されていたものであってもよい。
【００３３】
上記の第１半導体チップ１０の第２半導体チップ２０へのマウント工程は、第２半導体チップ２０についてウェハレベルのままで行い、第１半導体チップ１０のマウント終了後に、第２半導体チップのダイシング加工を行うようにすると取り扱いが容易となって好ましい。
【００３４】
次に、図５（ａ）に示すように、例えば、上記のように第１半導体チップ１０がマウントされた第２半導体チップ２０を、モジュール基板である実装基板３０に実装する。
【００３５】
上記の実装基板３０は積層樹脂基板であり、以下のようにして予め形成しておく。
まず、例えば、両面に銅箔などが貼り合わされた第１樹脂基板３１に凹部３８となるうちぬき穴を加工し、銅箔のパターン加工による配線層（３３，３４）の形成及び貫通配線３６の形成などを行う。さらに、配線層３４を介して、一方の面に銅箔などが貼り合わされた第２樹脂基板３２を第１樹脂基板３１に積層し、銅箔のパターン加工による配線層３５の形成及び貫通配線３７の形成などを行う。以上のようにして、実装基板３０を形成する。
【００３６】
上記のようにして実装基板３０を形成した後、例えば、凹部３８に第１半導体チップ１０を挿入させ、第２半導体チップ２０が凹部３８を塞ぐようにして、実装基板３０の一主面に形成された配線層３３の一部などからなる実装基板端子バンプ２６及び第２外周端子２５を位置合わせして実装基板３０上に第２半導体チップ２０を戴置し、リフロー処理などを行って、バンプ２６を介して実装基板３０の一主面に形成された配線層３３の一部などからなる実装基板端子と第２外周端子２５とを接続することにより、図５（ｂ）に示すように、第１半導体チップ１０がマウントされた第２半導体チップ２０を端子形成面側から実装基板３０の凹部３８の縁部上にマウントする。
ここで、上記のバンプ２６は予め実装基板３０の実装基板端子側に形成されていたものであってもよい。
【００３７】
次に、図６（ａ）に示すように、例えば、実装基板３０の凹部３８の縁部において、第２半導体チップ２０と実装基板３０の間隙を気密封止するように、封止樹脂層４０を形成する。
封止樹脂層４０の形成は、例えば液体状の樹脂を第２半導体チップ２０と実装基板３０の間隙に供給し、固化処理などを施して形成する。
液体状の樹脂は、例えば粘度を１０〜２０Ｐａ・Ｓ程度に調整することなどにより、液体状の樹脂が第２半導体チップ２０と実装基板３０の幅の狭い間隙に毛細管現象で隅までいきわたるが、凹部３８の縁までいきわたると凹部３８の存在により急激に空間が広がるので、それ以上の進入を起こさないように形成することができる。
上記によって、凹部３８の内壁面、第２半導体チップ２０の端子形成面及び封止樹脂層４０から構成される中空部分Ｓに、第１半導体チップ１０が気密封止された状態で収容された構成となっている。
【００３８】
上記の封止樹脂層の形成工程は、例えば、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気下で行い、これにより中空部分Ｓを真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持することができる。
【００３９】
次に、図６（ｂ）に示すように、例えば、実装基板３０の一主面に形成された配線層３５の一部などからなる実装基板端子に、他の実装基板に実装するためのバンプ５０を形成する。
【００４０】
以上のようにして、本実施形態に係る第１半導体チップと他の第２半導体チップをパッケージ化してモジュールとした半導体装置を製造することができる。
【００４１】
本実施形態の半導体装置の製造方法において、機能素子１２を保持するための中空部分Ｓの蓋として第２半導体チップ２０を利用することにより、小型化や薄型化を実現した半導体装置を製造できる。
【００４２】
また、機能素子を有する半導体チップに封止樹脂が接していると、封止樹脂から放出されるアウトガスに起因して機能素子に不具合が発生しやすい不利益があるが、本実施形態においては、機能素子１２が形成された第１半導体チップ１０に封止樹脂層４０が接しないように形成できるので、封止樹脂層４０から放出されるアウトガスの機能素子１２への影響を抑制することができる。
【００４３】
第２実施形態
図７は第２実施形態に係る半導体装置の模式断面図である。
実質的に第１実施形態と同様の構成であるが、半導体装置を構成する実装基板３０ａがモジュールを構成するための基板ではなく、他の電子部品を実装できる通常の実装基板であることが異なる。
実装基板３０ａは、第１樹脂基板３１ａと第２樹脂基板３２ａを積層して、表面や界面などに配線層（３３，３４，３５）がパターン形成され、さらに貫通配線（３６，３７）などが形成されている。
実装基板３０ａは、第１半導体チップ１０及び第２半導体チップ２０を実装した領域のほかに十分広い実装領域を有しており、ここに他の半導体チップや電子部品などを実装することができる。
【００４４】
本実施形態の半導体装置においても、中空部分Ｓを構成する蓋として第２半導体チップを利用することにより、半導体装置として小型化や薄型化が可能であり、また、機能素子が形成された第１半導体チップには封止樹脂層が接していないので、封止樹脂層から放出されるアウトガスの機能素子１２への影響を抑制することができる。
【００４５】
第３実施形態
図８は第３実施形態に係る半導体装置の模式断面図である。
実質的に第１実施形態と同様の構成であるが、第２半導体チップ２０に複数個（図面上２個）の第１半導体チップ（１０ａ，１０ｂ）がマウントされ、実装基板３０の凹部３８内に挿入された状態で第２半導体チップ２０が実装基板３０にマウントされ、封止樹脂で気密封止されて、形成される中空部分Ｓに第１半導体チップ（１０ａ，１０ｂ）が保持されている構成である。
【００４６】
複数個の第１半導体チップ（１０ａ，１０ｂ）はいずれも機能素子を有しており、たとえば両者がともにＭＥＭＳ素子などの同じ種類の機能素子を有する場合、あるいは一方がＭＥＭＳ素子を有し、他方がＳＡＷ素子を有するなど、異なる種類の機能素子を有する場合など、種々の組み合わせが可能である。
また、機能素子を有さない半導体チップを第２半導体チップ２０上にマウントしてもよい。
【００４７】
本実施形態の半導体装置においても、中空部分Ｓを構成する蓋として第２半導体チップを利用することにより、半導体装置として小型化や薄型化が可能であり、また、機能素子が形成された第１半導体チップには封止樹脂層が接していないので、封止樹脂層から放出されるアウトガスの機能素子１２への影響を抑制することができる。
【００４８】
第４実施形態
上記の実施形態では、図面上、機能面に振動子または可動部を持つ機能素子を有するマイクロデバイスとしてＭＥＭＳについて示しているが、これに限らず、例えば図８に示す構造のＦ−ＢＡＲや、ＳＡＷ素子などを備えたマイクロデバイスを内蔵するようにしてもよい。
図９は、Ｆ−ＢＡＲの一例の構成を示す模式断面図である。
例えば、デバイス基板６０に、所定の共振領域を構成する空隙６１を介して、下部電極６２、圧電膜６３および上部電極６４の積層体からなる弾性共振膜が形成されている。
下部電極６２および上部電極６４は、例えばＡｌ、Ｐｔ、Ａｕ、Ｃｕ、Ｗ、Ｍｏ、Ｔｉなどの導電性材料からなり、例えば０．１〜０．５μｍの膜厚で形成されている。
また、圧電膜６３は窒化アルミニウムや酸化亜鉛などの圧電材料からなり、ｃ軸に高配向した緻密な膜となっており、優れた圧電特性と弾性特性を備えた圧電膜であり、例えば１．５μｍ以下の膜厚で形成されている。
空隙６１は、下部電極６２の端部に屈曲して形成された足部により支えられており、空隙６１の高さは例えば数μｍ程度である。
下部電極６２、上部電極６４および圧電膜６３の膜厚や空隙６１の高さなどは、共振周波数に合わせて適宜調整することができる。
【００４９】
上記の本発明の各実施形態に係る半導体装置によれば、以下の効果を享受できる。
（１）中空構造を要求されるような部品を含む、マルチチップパッケージが可能になる。
（２）樹脂で充填することなく、チップを積層した構造を得ることができる。
（３）上記の結果、より高密度の実装が可能となり、製品の小型化が実現する。
（４）機能素子と封止樹脂の距離を取ることができ、アウトガス成分の影響を受けないパッケージが可能となる。
（５）ＭＥＭＳデバイス等の、ハンドリングによる工程不良を低減できる。
（６）総じて、コストダウンが実現する。
【００５０】
本発明は上記の説明に限定されない。
例えば、ＭＥＭＳの他、ＳＡＷ素子やＦ−ＢＡＲなどの機能素子を有する半導体チップを組み込んだ半導体装置とすることも可能である。
第２半導体チップの再配線層を埋め込んでいる樹脂層中には、静電容量素子やインダクタンス、電気抵抗素子などの受動素子やトランジスタなどの能動素子が形成された半導体チップを適宜組み込むことが可能である。
また、第２半導体チップは能動素子を有するチップに限らず、ＩＰＤ（Integrated Passive Device）などの受動素子チップなどでもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５１】
本発明の半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子を持つ機能素子を有する半導体チップを組み込んだ半導体装置に適用できる。
本発明の半導体装置の製造方法は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子を持つ機能素子を有する半導体チップを組み込んだ半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００５２】
【図１】図１は本発明の第１実施形態に係る半導体装置の模式断面図である。
【図２】図２（ａ）は本発明の第１実施形態に係る第１半導体チップの機能素子の形成面における平面図であり、図２（ｂ）は断面図である。
【図３】図３（ａ）は本発明の第１実施形態に係る第２半導体チップの端子形成面における平面図であり、図３（ｂ）は断面図である。
【図４】図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図５】図５（ａ）及び図５（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図６】図６（ａ）及び図６（ｂ）は本発明の第１実施形態に係る半導体装置の製造工程を示す模式断面図である。
【図７】図７は本発明の第２実施形態に係る半導体装置の模式断面図である。
【図８】図８は本発明の第３実施形態に係る半導体装置の模式断面図である。
【図９】図９は本発明の第４実施形態に係る半導体装置の第１半導体チップが有するＦ−ＢＡＲの模式断面図である。
【符号の説明】
【００５３】
１０，１０ａ，１０ｂ…第１半導体チップ、１１…チップ本体、１２…機能素子、１３…第１端子、１４…バンプ、２０…第２半導体チップ、２１…チップ本体、２２…絶縁層、２３…再配線層、２４…第２内周端子、２５…第２外周端子、２６…バンプ、３０，３０ａ…実装基板、３１，３１ａ…第１樹脂基板、３２，３２ａ…第２樹脂基板、３３，３４，３５…配線層、３６，３７…貫通配線、３８…凹部、４０…封止樹脂層、５０…バンプ、Ｓ…中空部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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