(57)【要約】【課題】各バンク制御部毎コマンド信号の生成時期が等しいマルチポートメモリ装置を提供する。【解決手段】複数のポート、複数のバンク、複数のバンク制御部を備え、全てのバンク制御部が全てのポートを共有するマルチポートメモリ装置において、クロック信号を生成するＰＬＬ部と、前記それぞれのバンク制御部に備えられ、前記クロック信号を遅延させて第１遅延クロック信号及び第２遅延クロック信号を生成する遅延部と、前記それぞれのバンク制御部に備えられ、前記第１遅延クロック信号に同期されて前記複数のポートから印加される並列化データが印加され、データフレームに合うように出力する直列化部と、前記それぞれのバンク制御部に備えられ、前記第２遅延クロック信号に同期され、前記直列化部の出力信号をデコードしてコマンド信号を生成するコマンドデコーダとを備える。【選択図】図４
2008077813.tif 000002
【特許請求の範囲】
【請求項１】
複数のポート、複数のバンク、複数のバンク制御部を備え、全てのバンク制御部が全てのポートを共有するマルチポートメモリ装置において、
クロック信号を生成するＰＬＬ部と、
前記それぞれのバンク制御部に備えられ、前記クロック信号を遅延させて第１遅延クロック信号及び第２遅延クロック信号を生成する遅延部と、
前記それぞれのバンク制御部に備えられ、前記第１遅延クロック信号に同期されて前記複数のポートから印加される並列化データが印加され、データフレームに合うように出力する直列化部と、
前記それぞれのバンク制御部に備えられ、前記第２遅延クロック信号に同期され、前記直列化部の出力信号をデコードしてコマンド信号を生成するコマンドデコーダと
を備えることを特徴とするマルチポートメモリ装置。
【請求項２】
前記第１遅延クロック信号及び第２遅延クロック信号が、
前記複数のポートから前記並列データが全て印加される分の遅延時間情報を有することを特徴とする請求項１に記載のマルチポートメモリ装置。
【請求項３】
前記ＰＬＬ部が、
前記クロック信号を前記複数のバンク制御部に同じ時間帯に伝達するリピータを備えることを特徴とする請求項１に記載のマルチポートメモリ装置。
【請求項４】
前記遅延部が、
前記クロック信号を所定時間遅延させて、第１遅延クロック信号を生成する第１遅延部と、
該第１遅延クロックを所定時間遅延させて、第２遅延クロック信号を生成する第２遅延部と
を備えることを特徴とする請求項１に記載のマルチポートメモリ装置。
【請求項５】
前記第１遅延部及び第２遅延部が、インバータ型遅延回路であることを特徴とする請求項４に記載のマルチポートメモリ装置。
【請求項６】
前記直列化部が、フリップフロップを備えることを特徴とする請求項１に記載のマルチポートメモリ装置。
【請求項７】
前記直列化部が、
前記並列化データのうち、バンク選択信号に応答して、選択されたバンクに合う前記並列化データのみを選択してフレーム化するマルチプレクサ部と、
前記第１遅延クロック信号を反転させる第８インバータと、
該第８インバータの出力信号に応答して、前記マルチプレクサ部の出力信号であるデータフレームを伝達するトランスミッションゲートと、
該トランスミッションゲートの出力信号をラッチするラッチ回路と
を備えることを特徴とする請求項１に記載のマルチポートメモリ装置。
【請求項８】
前記コマンドデコーダが、
前記第２遅延クロック信号に応答して、前記並列化データのうち、コマンドＣＭＤビット及びアクティブコマンドＡＣＴビットを受信して、アクティブコマンド信号を生成するアクティブコマンド信号生成部と、
前記第２遅延クロック信号に応答して、前記コマンドＣＭＤビット、前記アクティブコマンドＡＣＴビット、及び書き込みコマンドＷＴビットを受信して、書き込みコマンド信号を生成する書き込みコマンド信号生成部と、
前記第２遅延クロック信号に応答して、前記コマンドＣＭＤビット、前記アクティブコマンドＡＣＴビット、前記書き込みコマンドＷＴビット、コマンド拡張ＥＳＣビット、及び読み出しコマンドＲＤビットを受信して、読み出しコマンド信号を生成する読み出しコマンド信号生成部と
を備えることを特徴とする請求項１から７のいずれか一に記載のマルチポートメモリ装置。
【請求項９】
前記アクティブコマンド信号生成部が、
前記並列化データのうち、コマンドＣＭＤビット及びアクティブコマンドＡＣＴビットを入力とする第１ＡＮＤゲートと、
該第１ＡＮＤゲートの出力信号を反転させる第１インバータと、
該第１インバータの出力信号及び前記第２遅延クロック信号を入力とする第２ＡＮＤゲートと、
該第２ＡＮＤゲートの出力信号を反転させて、アクティブコマンド信号を生成する第２インバータと
を備えることを特徴とする請求項８に記載のマルチポートメモリ装置。
【請求項１０】
前記書き込みコマンド信号生成部が、
前記並列データのうち、アクティブコマンドＡＣＴビットを反転させる第３インバータと、
前記コマンドＣＭＤビット及び第３インバータの出力信号を入力とする第３ＡＮＤゲートと、
前記並列データのうち、書き込みコマンドＷＴビットを反転させる第４インバータと、
該第４インバータの出力信号及び第３ＡＮＤゲートの出力信号を入力とする第１ＮＯＲゲートと、
該第１ＮＯＲゲートの出力信号及び前記第２遅延クロック信号を入力とする第４ＡＮＤゲートと、
該第４ＡＮＤゲートの出力信号を反転させて、書き込みコマンド信号を生成する第５インバータと
を備えることを特徴とする請求項８又は９に記載のマルチポートメモリ装置。
【請求項１１】
前記読み出しコマンド信号生成部が、
前記並列データのうち、コマンド拡張ＥＳＣビットを反転させる第６インバータと、
該第６インバータの出力信号、前記第４インバータの出力信号、及び読み出しコマンドＲＤビットを入力とする第５ＡＮＤゲートと、
該第５ＡＮＤゲートの出力信号及び前記第３ＡＮＤゲートの出力信号を入力とする第２ＮＯＲゲートと、
該第２ＮＯＲゲートの出力信号及び前記第２遅延クロック信号を入力とする第６ＡＮＤゲートと、
該第６ＡＮＤゲートの出力信号を反転させて、読み出しコマンド信号を生成する第７インバータと
を備えることを特徴とする請求項８から１０のいずれか一に記載のマルチポートメモリ装置。
【請求項１２】
外部装置と直列入／出力インターフェースを支援する複数のポートと、
複数のグローバル入／出力ラインを介して、前記ポートと並列に並列データを送／受信する複数のバンクと、
前記複数のグローバル入／出力ラインを共有して、前記バンクと前記ポートとの間の並列データの送受信を制御し、前記複数のバンクにそれぞれ対応する複数のバンク制御部と、
該複数のバンク制御部に並列データを同じ時間帯に伝達するクロック信号を生成するＰＬＬ部と
を備えるマルチポートメモリ装置において、
前記それぞれのバンク制御部が、
前記クロック信号に応答して、内部命令信号を同時に生成する命令信号生成部を備えることを特徴とするマルチポートメモリ装置。
【請求項１３】
前記ＰＬＬ部が、
前記クロック信号をリピートして、それぞれのバンク制御部に並列データを同じ時間帯に伝達するリピータを備えることを特徴とする請求項１２に記載のマルチポートメモリ装置。
【請求項１４】
前記命令信号生成部が、
前記クロック信号を遅延させて、第１遅延クロック信号及び第２遅延クロック信号を生成する遅延部と、
前記第１クロック遅延信号に応答して、前記複数のポートから印加される並列データが印加される直列化部と、
前記第２遅延クロック信号に応答して、前記直列化部の出力信号をデコードしてコマンド信号を生成するコマンドデコーダと
を備えることを特徴とする請求項１２又は１３に記載のマルチポートメモリ装置。
【請求項１５】
前記第１遅延クロック信号及び第２遅延クロック信号が、
前記複数のポートから前記並列データが全て印加される分の遅延時間情報を有することを特徴とする請求項１４に記載のマルチポートメモリ装置。
【請求項１６】
前記遅延部が、
前記クロック信号を所定時間遅延させて、第１遅延クロック信号を生成する第１遅延部と、
前記第１遅延クロックを所定時間遅延させて、第２遅延クロック信号を生成する第２遅延部と
を備えることを特徴とする請求項１４又は１５に記載のマルチポートメモリ装置。
【請求項１７】
前記第１遅延部及び第２遅延部が、インバータ型遅延回路であることを特徴とする請求項１６に記載のマルチポートメモリ装置。
【請求項１８】
前記直列化部が、フリップフロップを備えることを特徴とする請求項１４から１７のいずれか一に記載のマルチポートメモリ装置。
【請求項１９】
前記直列化部が、
前記並列データのうち、バンク選択信号に応答して、選択されたバンクに合う前記並列データのみを選択してフレーム化するマルチプレクサ部と、
前記第１遅延クロック信号を反転させる第８インバータと、
該第８インバータの出力信号に応答して、前記マルチプレクサ部の出力信号であるデータフレームを伝達するトランスミッションゲートと、
該トランスミッションゲートの出力信号をラッチするラッチ回路と
を備えることを特徴とする請求項１４から１８のいずれか一に記載のマルチポートメモリ装置。
【請求項２０】
前記コマンドデコーダが、
前記第２遅延クロック信号に応答して、前記並列データのうち、コマンドＣＭＤビット及びアクティブコマンドＡＣＴビットを受信して、アクティブコマンド信号を生成するアクティブコマンド信号生成部と、
前記第２遅延クロック信号に応答して、前記コマンドＣＭＤビット、前記アクティブコマンドＡＣＴビット、及び書き込みコマンドＷＴビットを受信して、書き込みコマンド信号を生成する書き込みコマンド信号生成部と、
前記第２遅延クロック信号に応答して、前記コマンドＣＭＤビット、前記アクティブコマンドＡＣＴビット、前記書き込みコマンドＷＴビット、コマンド拡張ＥＳＣビット、及び読み出しコマンドＲＤビットを受信して、読み出しコマンド信号を生成する読み出しコマンド信号生成部と
を備えることを特徴とする請求項１４から１９のいずれか一に記載のマルチポートメモリ装置。
【請求項２１】
前記アクティブコマンド信号生成部が、
前記並列データのうち、コマンドＣＭＤビット及びアクティブコマンドＡＣＴビットを入力とする第１ＡＮＤゲートと、
該第１ＡＮＤゲートの出力信号を反転させる第１インバータと、
該第１インバータの出力信号及び前記第２遅延クロック信号を入力とする第２ＡＮＤゲートと、
該第２ＡＮＤゲートの出力信号を反転させて、アクティブコマンド信号を生成する第２インバータと
を備えることを特徴とする請求項２０に記載のマルチポートメモリ装置。
【請求項２２】
前記書き込みコマンド信号生成部が、
前記並列データのうち、アクティブコマンドＡＣＴビットを反転させる第３インバータと、
前記コマンドＣＭＤビット及び第３インバータの出力信号を入力とする第３ＡＮＤゲートと、
前記並列データのうち、書き込みコマンドＷＴビットを反転させる第４インバータと、
該第４インバータの出力信号及び第３ＡＮＤゲートの出力信号を入力とする第１ＮＯＲゲートと、
該第１ＮＯＲゲートの出力信号及び前記第２遅延クロック信号を入力とする第４ＡＮＤゲートと、
該第４ＡＮＤゲートの出力信号を反転させて、書き込みコマンド信号を生成する第５インバータと
を備えることを特徴とする請求項２０又は２１に記載のマルチポートメモリ装置。
【請求項２３】
前記読み出しコマンド信号生成部が、
前記並列データのうち、コマンド拡張ＥＳＣビットを反転させる第６インバータと、
該第６インバータの出力信号、前記第４インバータの出力信号、及び読み出しコマンドＲＤビットを入力とする第５ＡＮＤゲートと、
該第５ＡＮＤゲートの出力信号及び前記第３ＡＮＤゲートの出力信号を入力とする第２ＮＯＲゲートと、
該第２ＮＯＲゲートの出力信号及び前記第２遅延クロック信号を入力とする第６ＡＮＤゲートと、
該第６ＡＮＤゲートの出力信号を反転させて、読み出しコマンド信号を生成する第７インバータと
を備えることを特徴とする請求項２０から２２のいずれか一に記載のマルチポートメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に半導体メモリ装置のマルチポートメモリ装置のコマンド信号生成回路に関する。
【背景技術】
【０００２】
現在、ＤＲＡＭは、既存のデスクトップコンピュータ、ノート型パソコンやサーバのような伝統的な使用領域だけでなく、ＨＤＴＶのような映像／音響機器にも応用され、その使用範囲が拡大し続けている。そのため、既存のメモリ装置の入／出力方式（単一ポートに複数の入／出力ピンを有するデータ交換方式、すなわち、並列入／出力インターフェース方式）とは違った入／出力方式が適用されることが求められてきている。
【０００３】
ここで、図１を参照して、単一ポートメモリ装置について説明する。
【０００４】
同図は、一般の単一ポートメモリ装置を示すブロック図である。ここでは、説明の便宜上、一般の８バンク構造を有するｘ１６、５１２Ｍ  ＤＲＡＭを一例として示している。
同図に示すように、一般のｘ１６、５１２Ｍ  ＤＲＡＭの単一ポートメモリ装置は、ｎ×ｍ個のメモリセルがマトリクス状に配置された第１バンク〜第８バンクＢＡＮＫ０〜ＢＡＮＫ７、第１バンク〜第８バンクＢＡＮＫ０〜ＢＡＮＫ７との単一通信を行うポートＰＯＲＴ、ポートＰＯＲＴとピン、そしてポートＰＯＲＴと第１バンク〜第８バンクＢＡＮＫ０〜ＢＡＮＫ７との間の信号伝達のための複数の通信ラインＧＩＯを備える。ここで、通信ラインＧＩＯとは、通常、ＤＲＡＭにおけるグローバル入／出力ライン（ｇｌｏｂａｌ  Ｉ／Ｏ  ｌｉｎｅ）を意味し、制御バス、１５ラインのアドレスバス及び１６ラインのマルチポートバスからなる。
【０００５】
このような単一ポートメモリ装置における最大の問題は、単一ポートを用いるため、多様なマルチメディア機能を実現できないということである。単一ポートメモリ装置でマルチメディア機能を実現するためには、複数のメモリ装置、例えば、ＤＲＡＭ装置を独立して構成し、それぞれのＤＲＡＭ装置が互いに異なる機能を果たすように提供しなければならない。
【０００６】
しかしながら、ＤＲＡＭ装置を独立して構成する場合、メモリアクセス量の多い装置と少ない装置との間の適切なメモリの割り当てが難しく、全メモリ装置の密度に対する利用効率が低下するという問題がある。
【０００７】
そこで、本発明の出願人は、２００５年９月２９日付けで特許出願された特願第２００５−９０９３６号を先願とし、２００６年４月１１日付けで優先権主張出願された特願第２００６−００３２９４８号（以下、特許文献１と記す）に開示されているように、直列入／出力インターフェースを有するマルチポートメモリ素子の構造を提案した。
【０００８】
図２は、特許文献１に係るマルチポートメモリ素子の構造を説明するために示す概念図である。
【０００９】
ここで、マルチポートメモリ装置は、説明の便宜上、４つのポートＰＯＲＴ０〜ＰＯＲＴ３と８つのバンクＢＡＮＫ０〜ＢＡＮＫ７とを備え、１６ビットのデータフレームを有し、６４ビットのプリフェッチ動作を行うものと仮定する。
【００１０】
同図に示すように、マルチポートメモリ装置は、それぞれ異なる外部装置とは独立して直列マルチポート通信を行う第１ポート〜第４ポートＰＯＲＴ０〜ＰＯＲＴ３、第１ポート〜第４ポートＰＯＲＴ０〜ＰＯＲＴ３を境に上部と下部とに行方向に配置された第１バンク〜第８バンク（上部：ＢＡＮＫ０〜ＢＡＮＫ３、下部：ＢＡＮＫ４〜ＢＡＮＫ７）、第１ポート〜第４ポートＰＯＲＴ０〜ＰＯＲＴ３と第１バンク〜第４バンクＢＡＮＫ０〜ＢＡＮＫ３との間に行方向に位置し、並列マルチポートの伝送を行う第１グローバル入／出力ラインＧＩＯ＿ＯＵＴ、第１ポート〜第４ポートＰＯＲＴ０〜ＰＯＲＴ３と第５バンク〜第８バンクＢＡＮＫ４〜ＢＡＮＫ７との間に行方向に位置し、並列情報の伝送を行う第２グローバル入／出力ラインＧＩＯ＿ＩＮ、第１グローバル入／出力ライン及び第２グローバル入／出力ラインＧＩＯ＿ＯＵＴ、ＧＩＯ＿ＩＮと第１バンク制御部〜第８バンクＢＡＮＫ０〜ＢＡＮＫ７との間における信号伝送を制御する第１バンク〜第８バンク制御部ＢＣＬ０〜ＢＣＬ７、第２ポートＰＯＲＴ１と第３ポートＰＯＲＴ２との間に位置し、第１ポート〜第４ポートＰＯＲＴ０〜ＰＯＲＴ３に印加される内部コマンド及びデータの入／出力をクロックするＰＬＬ部１０１を備える。
【００１１】
マルチポートメモリ装置は、複数のポートＰＯＲＴ０〜ＰＯＲＴ３を有する装置であって、それぞれのポートＰＯＲＴ０〜ＰＯＲＴ３で独立して動作を行うことができるため、大容量のデータが高速で処理されなければならないデジタル機器のメモリとして使用できる。
【００１２】
そして、ポートＰＯＲＴ０〜ＰＯＲＴ３から印加される並列化データによって、アドレス及び内部コマンドを生成する。そして、アドレス／内部コマンドとデータを区分しなければならないが、これは、通常、予め約束されたプロトコル（データフレーム）により行う。
【００１３】
図３Ａ〜図３Ｆは、マルチポートメモリ装置のデータフレームを示す図である。
【００１４】
図３Ａは基本フレームであり、図３Ｂは書き込みコマンドフレームであり、図３Ｃは書き込みデータフレームであり、図３Ｄは読み出しコマンドフレームであり、図３Ｅは読み出しデータフレームであり、図３Ｆはコマンドフレームである。
【００１５】
まず、図３Ｂに示すように、２０ビット単位で入力される書き込みコマンドのうち、１９番目と１８番目のビットは実質的に使用しない物理的リンクコードＰＨＹ（ｐｈｙｓｉｃａｌ  ｌｉｎｋ  ｃｏｄｉｎｇ）ビットであり、１７番目のビットはコマンドＣＭＤビットであり、１６〜１４番目のビットはそれぞれアクティブコマンドＡＣＴ、書き込みコマンドＷＴ及びプリチャージコマンドＰＣＧである。ここで、正常な書き込みコマンドの印加のためには、書き込みコマンドフレームは１７番目のビットが「１」、１６番目のビットが「０」、１５番目のビットが「１」、１４番目のビットが「０」にならなければならず、プリチャージコマンド及び書き込みコマンドを印加するためには、１７番目のビットが「１」、１６番目のビットが「０」、１５番目のビットが「１」、１４番目のビットが「１」にならなければならない。次に、１３〜１０番目のビットは書き込みデータフレームの上位バイトＵＰＰＥＲ  ＢＹＴＥの伝達を制御する上位バイトマスクＵＤＭ（ｕｐｐｅｒ  ｂｙｔｅ  ｗｒｉｔｅ  ｄａｔａ  ｍａｓｋ）であり、９〜６番目のビットは書き込まれるバンク情報ＢＡＮＫであり、５〜０番目のビットはカラムアドレスＣＯＬＵＭＮ  ＡＤＤＲＥＳＳを示す。
【００１６】
次に、図３Ｃに示すように、２０ビット単位で入力される書き込みデータのうち、１９番目と１８番目のビットは実質的に使用しない物理的リンクコードＰＨＹビットであり、１７番目のビットはコマンドＣＭＤビットであり、１６番目のビットは書き込みデータの下位バイトＬＯＷＥＲ  ＢＹＴＥの伝達を制御する下位バイトマスク信号ＬＤＭ（ｌｏｗｅｒ  ｂｙｔｅ  ｗｒｉｔｅ  ｄａｔａ  ｍａｓｋ）であり、１５〜８番目のビットは書き込みデータの上位バイトＵＰＰＥＲ  ＢＹＴＥであり、７〜０番目のビットは書き込みデータの下位バイトＬＯＷＥＲ  ＢＹＴＥを示す。ここで、正常な書き込みデータの印加は、１７番目のビットであるコマンドＣＭＤビットが「０」にならなければならない。
【００１７】
次に、図３Ｄに示すように、２０ビット単位で入力される読み出しコマンドのうち、１９番目と１８番目のビットは実質的に使用しない物理的リンクコードＰＨＹビットであり、１７番目のビットはコマンドＣＭＤビットであり、１６〜１３番目のビットはアクティブコマンドＡＣＴ、書き込みコマンドＷＴ、プリチャージコマンドＰＣＧ及び読み出しコマンドＲＤビットである。
【００１８】
ここで、正常な読み出しコマンドの印加のためには、読み出しコマンドフレームは１７番目のビットが「１」、１６番目のビットが「０」、１５番目のビットが「０」、１４番目のビットが「０」、１３番目のビットが「１」にならなければならず、プリチャージ動作を行う読み出し動作は、１７番目のビットが「１」、１６番目のビットが「０」、１５番目のビットが「０」、１４番目のビットが「１」、１３番目のビットが「１」にならなければならない。
【００１９】
次に、１２番目のビットは、コマンド拡張ＥＳＣビットである。例えば、コマンドＣＭＤビットが「１」、プリチャージコマンドＰＣＧビットが「１」、読み出しコマンドＲＤビットが「１」であり、全バンクプリチャージ動作であれば、全バンクプリチャージ動作（ＰＲＥＣＨＡＲＧＥ  ＡＬＬ）の命令が入るように機能する。すなわち、命令を表すビットのうち、全バンクプリチャージ動作を表すビットがないため、コマンド拡張ＥＳＣビット及び既存コマンドビットを利用して、全バンクプリチャージ動作とオートリフレッシュ（ＡＵＴＯ  ＲＥＦＲＥＳＨ）などの動作を行うようにする。
【００２０】
１１番目のビットは、バンク活性化ＡＢＮＫ（ａｃｔｉｖａｔｅ  ｂａｎｋ）ビットであって、読み出しコマンドＲＤビットのセット期間の間にセットされるビットであり、１０番目のビットはＲＦＵビットであって、「０」又はメモリで無視されるときセットされるビットであり、９〜６番目のビットは読み出されるバンク情報ＢＡＮＫであり、５〜０番目のビットはカラムアドレスＣＯＬＵＭＮ  ＡＤＤＲＥＳＳを示す。
【００２１】
次に、図３Ｅに示すように、２０ビット単位で入力される読み出しデータのうち、１９番目及び１８番目のビットは実質的に使用しない物理的リンクコードＰＨＹビットであり、１７番目のビットはコマンドＣＭＤビットであり、１６番目のビットはＲＦＵビットであり、１５〜８番目のビットは読み出しデータの上位バイトＵＰＰＥＲ  ＢＹＴＥであり、７〜０番目のビットは読み出しデータの下位バイトＬＯＷＥＲ  ＢＹＴＥを示す。ここで、正常な読み出しデータの印加は、１７番目のビットであるコマンドＣＭＤビットが「０」にならなければならない。
【００２２】
このようなプロトコル（データフレーム）を利用するマルチポートメモリ装置は、メモリーセルにおいて並列にデータが入／出力されるため、特定数のデータ伝送ラインＧＩＯ＿ＯＵＴ、ＧＩＯ＿ＩＮがなければならない。そして、このデータ伝送ラインＧＩＯ＿ＯＵＴ、ＧＩＯ＿ＩＮはライン数が多いため、バンク毎にそれぞれのデータ伝送ラインＧＩＯ＿ＯＵＴ、ＧＩＯ＿ＩＮがあるのではなく、前記データ伝送ラインＧＩＯ＿ＯＵＴ、ＧＩＯ＿ＩＮを全てのバンク制御部ＢＣＬ０〜ＢＣＬ７が共有する形態を有する。
【００２３】
そして、このように伝送される並列化データを介して、マルチポートメモリ装置は、コマンド信号及びアドレス信号を生成する。
【００２４】
一般的なＤＲＡＭは、コマンド入力ピンを介してコマンド信号をデコードし、このようにデコードされたコマンド信号をバンクに伝送する方式を使用している。しかしながら、マルチポートメモリ装置は、上述のように、同時に複数の動作を行うことから、一般的なＤＲＡＭとは異なるコマンド信号及びアドレス信号の生成方式が求められている。
【特許文献１】韓国特許出願第２００６−００３２９４８号
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明は、上述の問題を解決するためになされたものであって、その目的は、各バンク制御部毎コマンド信号の生成時期が等しいマルチポートメモリ装置を提供することにある。
【００２６】
また、本発明の他の目的は、各バンク制御部毎並列化データの印加時期が等しいマルチポートメモリ装置を提供することにある。
【課題を解決するための手段】
【００２７】
上記の目的を達成すべく、本発明に係るマルチポートメモリ装置は、複数のポート、複数のバンク、複数のバンク制御部を備え、全てのバンク制御部が全てのポートを共有するマルチポートメモリ装置において、クロック信号を生成するＰＬＬ部と、前記それぞれのバンク制御部に備えられ、前記クロック信号を遅延させて第１遅延クロック信号及び第２遅延クロック信号を生成する遅延部と、前記それぞれのバンク制御部に備えられ、前記第１遅延クロック信号に同期されて前記複数のポートから印加される並列化データが印加され、データフレームに合うように出力する直列化部と、前記それぞれのバンク制御部に備えられ、前記第２遅延クロック信号に同期され、前記直列化部の出力信号をデコードしてコマンド信号を生成するコマンドデコーダとを備える。
【００２８】
また、上記の目的を達成すべく、本発明に係るマルチポートメモリ装置は、外部装置と直列入／出力インターフェースを支援する複数のポートと、複数のグローバル入／出力ラインを介して、前記ポートと並列に並列データを送／受信する複数のバンクと、前記複数のグローバル入／出力ラインを共有して、前記バンクと前記ポートとの間の並列データの送受信を制御し、前記複数のバンクにそれぞれ対応する複数のバンク制御部と、該複数のバンク制御部に並列データを同じ時間帯に伝達するクロック信号を生成するＰＬＬ部とを備えるマルチポートメモリ装置において、前記それぞれのバンク制御部が、前記クロック信号に応答して、内部命令信号を同時に生成する命令信号生成部を備えることを特徴とする。
【００２９】
すなわち第一の発明としては、複数のポート、複数のバンク、複数のバンク制御部を備え、全てのバンク制御部が全てのポートを共有するマルチポートメモリ装置において、クロック信号を生成するＰＬＬ部と、前記それぞれのバンク制御部に備えられ、前記クロック信号を遅延させて第１遅延クロック信号及び第２遅延クロック信号を生成する遅延部と、前記それぞれのバンク制御部に備えられ、前記第１遅延クロック信号に同期されて前記複数のポートから印加される並列化データが印加され、データフレームに合うように出力する直列化部と、前記それぞれのバンク制御部に備えられ、前記第２遅延クロック信号に同期され、前記直列化部の出力信号をデコードしてコマンド信号を生成するコマンドデコーダとを備えることを特徴とするマルチポートメモリ装置を提供する。
【００３０】
第二の発明としては、前記第１遅延クロック信号及び第２遅延クロック信号が、前記複数のポートから前記並列データが全て印加される分の遅延時間情報を有することを特徴とするマルチポートメモリ装置を提供する。
【００３１】
第三の発明としては、前記ＰＬＬ部が、前記クロック信号を前記複数のバンク制御部に同じ時間帯に伝達するリピータを備えることを特徴とするマルチポートメモリ装置を提供する。
【００３２】
第四の発明としては、前記遅延部が、前記クロック信号を所定時間遅延させて、第１遅延クロック信号を生成する第１遅延部と、該第１遅延クロックを所定時間遅延させて、第２遅延クロック信号を生成する第２遅延部とを備えることを特徴とするマルチポートメモリ装置を提供する。
【００３３】
第五の発明としては、第前記第１遅延部及び第２遅延部が、インバータ型遅延回路であることを特徴とするマルチポートメモリ装置を提供する。
【００３４】
第六の発明としては、前記直列化部が、フリップフロップを備えることを特徴とするマルチポートメモリ装置を提供する。
【００３５】
第七の発明としては、前記直列化部が、前記並列化データのうち、バンク選択信号に応答して、選択されたバンクに合う前記並列化データのみを選択してフレーム化するマルチプレクサ部と、前記第１遅延クロック信号を反転させるインバータと、該第１インバータの出力信号に応答して、前記マルチプレクサ部の出力信号であるデータフレームを伝達するトランスミッションゲートと、該トランスミッションゲートの出力信号をラッチするラッチ回路とを備えることを特徴とするマルチポートメモリ装置を提供する。
【００３６】
第八の発明としては、前記コマンドデコーダが、前記第２遅延クロック信号に応答して、前記並列化データのうち、コマンドＣＭＤビット及びアクティブコマンドＡＣＴビットを受信して、アクティブコマンド信号を生成するアクティブコマンド信号生成部と、前記第２遅延クロック信号に応答して、前記コマンドＣＭＤビット、前記アクティブコマンドＡＣＴビット、及び書き込みコマンドＷＴビットを受信して、書き込みコマンド信号を生成する書き込みコマンド信号生成部と、前記第２遅延クロック信号に応答して、前記コマンドＣＭＤビット、前記アクティブコマンドＡＣＴビット、前記書き込みコマンドＷＴビット、コマンド拡張ＥＳＣビット、及び読み出しコマンドＲＤビットを受信して、読み出しコマンド信号を生成する読み出しコマンド信号生成部とを備えることを特徴とするマルチポートメモリ装置を提供する。
【００３７】
第九の発明としては、前記アクティブコマンド信号生成部が、前記並列化データのうち、コマンドＣＭＤビット及びアクティブコマンドＡＣＴビットを入力とする第１ＡＮＤゲートと、該第１ＡＮＤゲートの出力信号を反転させる第１インバータと、該第１インバータの出力信号及び前記第２遅延クロック信号を入力とする第２ＡＮＤゲートと、該第２ＡＮＤゲートの出力信号を反転させて、アクティブコマンド信号を生成する第２インバータとを備えることを特徴とするマルチポートメモリ装置を提供する。
【００３８】
第十の発明としては、前記書き込みコマンド信号生成部が、前記並列データのうち、アクティブコマンドＡＣＴビットを反転させる第３インバータと、前記コマンドＣＭＤビット及び第３インバータの出力信号を入力とする第３ＡＮＤゲートと、前記並列データのうち、書き込みコマンドＷＴビットを反転させる第４インバータと、該第４インバータの出力信号及び第３ＡＮＤゲートの出力信号を入力とする第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力信号及び前記第２遅延クロック信号を入力とする第４ＡＮＤゲートと、該第４ＡＮＤゲートの出力信号を反転させて、書き込みコマンド信号を生成する第５インバータとを備えることを特徴とするマルチポートメモリ装置を提供する。
【００３９】
第十一の発明としては、前記読み出しコマンド信号生成部が、前記並列データのうち、コマンド拡張ＥＳＣビットを反転させる第６インバータと、該第６インバータの出力信号、前記第４インバータの出力信号、及び読み出しコマンドＲＤビットを入力とする第５ＡＮＤゲートと、該第５ＡＮＤゲートの出力信号及び前記第３ＡＮＤゲートの出力信号を入力とする第２ＮＯＲゲートと、該第２ＮＯＲゲートの出力信号及び前記第２遅延クロック信号を入力とする第６ＡＮＤゲートと、該第６ＡＮＤゲートの出力信号を反転させて、読み出しコマンド信号を生成する第７インバータとを備えることを特徴とするマルチポートメモリ装置を提供する。
【００４０】
第十二の発明としては、外部装置と直列入／出力インターフェースを支援する複数のポートと、複数のグローバル入／出力ラインを介して、前記ポートと並列に並列データを送／受信する複数のバンクと、前記複数のグローバル入／出力ラインを共有して、前記バンクと前記ポートとの間の並列データの送受信を制御し、前記複数のバンクにそれぞれ対応する複数のバンク制御部と、該複数のバンク制御部に並列データを同じ時間帯に伝達するクロック信号を生成するＰＬＬ部とを備えるマルチポートメモリ装置において、前記それぞれのバンク制御部が、前記クロック信号に応答して、内部命令信号を同時に生成する命令信号生成部を備えることを特徴とするマルチポートメモリ装置を提供する。
【００４１】
第十三の発明としては、前記ＰＬＬ部が、前記クロック信号をリピートして、それぞれのバンク制御部に並列データを同じ時間帯に伝達するリピータを備えることを特徴とするマルチポートメモリ装置を提供する。
【００４２】
第十四の発明としては、前記命令信号生成部が、前記クロック信号を遅延させて、第１遅延クロック信号及び第２遅延クロック信号を生成する遅延部と、前記第１クロック遅延信号に応答して、前記複数のポートから印加される並列データが印加される直列化部と、前記第２遅延クロック信号に応答して、前記直列化部の出力信号をデコードしてコマンド信号を生成するコマンドデコーダとを備えることを特徴とするマルチポートメモリ装置を提供する。
【００４３】
第十五の発明としては、前記第１遅延クロック信号及び第２遅延クロック信号が、前記複数のポートから前記並列データが全て印加される分の遅延時間情報を有することを特徴とするマルチポートメモリ装置を提供する。
【００４４】
第十六の発明としては、前記遅延部が、前記クロック信号を所定時間遅延させて、第１遅延クロック信号を生成する第１遅延部と、前記第１遅延クロックを所定時間遅延させて、第２遅延クロック信号を生成する第２遅延部とを備えることを特徴とするマルチポートメモリ装置を提供する。
【００４５】
第十七の発明としては、前記第１遅延部及び第２遅延部が、インバータ型遅延回路であることを特徴とするマルチポートメモリ装置を提供する。
【００４６】
第十八の発明としては、前記直列化部が、フリップフロップを備えることを特徴とするマルチポートメモリ装置を提供する。
【００４７】
第十九の発明としては、前記直列化部が、前記並列データのうち、バンク選択信号に応答して、選択されたバンクに合う前記並列データのみを選択してフレーム化するマルチプレクサ部と、前記第１遅延クロック信号を反転させる第８インバータと、該第８インバータの出力信号に応答して、前記マルチプレクサ部の出力信号であるデータフレームを伝達するトランスミッションゲートと、該トランスミッションゲートの出力信号をラッチするラッチ回路とを備えることを特徴とするマルチポートメモリ装置を提供する。
【００４８】
第二十の発明としては、前記コマンドデコーダが、前記第２遅延クロック信号に応答して、前記並列データのうち、コマンドＣＭＤビット及びアクティブコマンドＡＣＴビットを受信して、アクティブコマンド信号を生成するアクティブコマンド信号生成部と、前記第２遅延クロック信号に応答して、前記コマンドＣＭＤビット、前記アクティブコマンドＡＣＴビット、及び書き込みコマンドＷＴビットを受信して、書き込みコマンド信号を生成する書き込みコマンド信号生成部と、前記第２遅延クロック信号に応答して、前記コマンドＣＭＤビット、前記アクティブコマンドＡＣＴビット、前記書き込みコマンドＷＴビット、コマンド拡張ＥＳＣビット、及び読み出しコマンドＲＤビットを受信して、読み出しコマンド信号を生成する読み出しコマンド信号生成部とを備えることを特徴とするマルチポートメモリ装置を提供する。
【００４９】
第二十一の発明としては、前記アクティブコマンド信号生成部が、前記並列データのうち、コマンドＣＭＤビット及びアクティブコマンドＡＣＴビットを入力とする第１ＡＮＤゲートと、該第１ＡＮＤゲートの出力信号を反転させる第１インバータと、該第１インバータの出力信号及び前記第２遅延クロック信号を入力とする第２ＡＮＤゲートと、該第２ＡＮＤゲートの出力信号を反転させて、アクティブコマンド信号を生成する第２インバータとを備えることを特徴とするマルチポートメモリ装置を提供する。
【００５０】
第二十二の発明としては、前記書き込みコマンド信号生成部が、前記並列データのうち、アクティブコマンドＡＣＴビットを反転させる第３インバータと、前記コマンドＣＭＤビット及び第３インバータの出力信号を入力とする第３ＡＮＤゲートと、前記並列データのうち、書き込みコマンドＷＴビットを反転させる第４インバータと、該第４インバータの出力信号及び第３ＡＮＤゲートの出力信号を入力とする第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力信号及び前記第２遅延クロック信号を入力とする第４ＡＮＤゲートと、該第４ＡＮＤゲートの出力信号を反転させて、書き込みコマンド信号を生成する第５インバータとを備えることを特徴とするマルチポートメモリ装置を提供する。
【００５１】
第二十三の発明としては、前記読み出しコマンド信号生成部が、前記並列データのうち、コマンド拡張ＥＳＣビットを反転させる第６インバータと、該第６インバータの出力信号、前記第４インバータの出力信号、及び読み出しコマンドＲＤビットを入力とする第５ＡＮＤゲートと、該第５ＡＮＤゲートの出力信号及び前記第３ＡＮＤゲートの出力信号を入力とする第２ＮＯＲゲートと、該第２ＮＯＲゲートの出力信号及び前記第２遅延クロック信号を入力とする第６ＡＮＤゲートと、該第６ＡＮＤゲートの出力信号を反転させて、読み出しコマンド信号を生成する第７インバータとを備えることを特徴とするマルチポートメモリ装置を提供する。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００５３】
図４は、本発明の一実施の形態に係るマルチポートメモリ装置を示すブロック図である。
【００５４】
本発明は、ＰＬＬ部で生成され、各ポートＰＯＲＴ０〜ＰＯＲＴ３から伝達される並列化データの入出力をクロックするクロック信号を一定時間遅延させて、ロード差による時間差をもって印加される並列化データが全て印加された後、コマンド信号を生成する。
【００５５】
ＰＬＬ部１０１は、自体の出力信号であるＧＣＬＫＢ信号を全てのマルチポートメモリ装置に伝達しなければならないため、ロード（ｌｏａｄｉｎｇ）が大きく、それにより、バンク毎スキューが存在するようになる。このスキューを最小化するために、第１ポートＰＯＲＴ０と第２ポートＰＯＲＴ１との間、第３ポートＰＯＲＴ２と第４ポートＰＯＲＴ３との間にそれぞれＧＣＬＫＢ信号をリピートする第１及び第２リピータ３０１、３０３を備える。
【００５６】
第１リピータ３０１は、ＰＬＬ部の出力信号であるＧＣＬＫＢ信号をリピートして、ＧＣＬＫ＿０１信号及びＧＣＬＫ＿２３を生成するが、ＧＣＬＫ＿０１信号は、第１及び第２バンク制御部ＢＣＬ０、ＢＣＬ１に、ＧＣＬＫ＿２３信号は、第５及び第６バンク制御部ＢＣＬ４、ＢＣＬ５の内部クロックとしてそれぞれ用いられる。
【００５７】
第２リピータ３０３は、ＧＣＬＫＢ信号をリピートして、ＧＣＬＫ＿４５信号及びＧＣＬＫ＿６７信号を生成し、ＧＣＬＫ＿４５信号は、第３及び第４バンク制御部ＢＣＬ２、ＢＣＬ３に、ＧＣＬＫ＿６７信号は、第７及び第８バンク制御部ＢＣＬ６、ＢＣＬ７の内部クロックとしてそれぞれ用いられる。
【００５８】
このように第１及び第２リピータ３０１、３０３により、ＰＬＬ部１０１の出力信号であるＧＣＬＫＢ信号が第１〜第８バンク制御部ＢＣＬ０〜ＢＣＬ７に同じ時間に入力されて、上述のスキューに対する問題を解決する。そして、各バンク制御部ＢＣＬ０〜ＢＣＬ７に同じ時間にコマンド信号を生成するクロック信号を伝達することができる。
【００５９】
図５は、図４のマルチポートメモリ装置のバンク制御部ＢＣＬ０に備えられたコマンド信号生成回路（ＩＧ０）を示した回路図である。
【００６０】
コマンド信号生成回路（ＩＧ０）は、ＧＣＬＫ＿０１信号を一定時間遅延させて第１遅延信号ＢＣＬＫを生成する第１遅延回路６０１、前記第１遅延信号ＢＣＬＫを一定時間遅延させて第２遅延信号ＣＣＬＫを生成する第２遅延回路６０３、前記第１遅延信号ＢＣＬＫに応答して、各ポートＰＯＲＴ０〜ＰＯＲＴ３から印加される並列化データＰＯＲＴｉ＿ＲＸ<０：１７>（ｉは、ポート数に対応する自然数）を受け取って、データフレームに合うように出力する直列化部６０５、及び前記第２遅延信号ＣＣＬＫに応答して、前記出力データＢ＿ＲＸＴ<０：１７>をデコードして、コマンド信号ＡＣＴＰ、ＣＡＳＰＲＤ、ＥＣＡＳＰＷＴを生成するコマンドデコーダ６０７を備える。前記直列化部６０５は、フリップフロップからなることができる。
【００６１】
ここで、本発明の重要な点は、全てのバンク制御部ＢＣＬ０〜ＢＣＬ７において同じ時間にコマンド信号を生成することにあり、時間差（並列化データＰＯＲＴｉ＿ＲＸ<０：１７>が時間差をもって印加されることは、データ伝送ラインＧＩＯ＿ＯＵＴ、ＧＩＯ＿ＩＮを全てのバンク制御部ＢＣＬ０〜ＢＣＬ７が共有する形態を有するため、バンク制御部ＢＣＬ０〜ＢＣＬ７同士のロード差により並列化データＰＯＲＴｉ＿ＲＸ<０：１７>が到達する時間に差が生じる）をもって印加される並列化データＰＯＲＴｉ＿ＲＸ<０：１７>が全て印加されるまで待った後、コマンド信号が生成されるようにすることである。
【００６２】
このために、コマンド信号生成回路は、第１遅延信号ＢＣＬＫ及び第２遅延信号ＣＣＬＫを利用する。これは、並列化データＰＯＲＴｉ＿ＲＸ<０：１７>がＧＣＬＫ信号の活性化に応答して時間差をもって印加されると、ＣＣＬＫ信号に応答してコマンド信号を生成することを意味する。すなわち、第１遅延回路６０１及び第２遅延回路６０３は、並列化データＰＯＲＴｉ＿ＲＸ<０：１７>が全て印加されるまでＧＣＬＫ信号を遅延させ、これをコマンドデコーダ６０７に入力させてコマンド信号ＡＣＴＰ、ＣＡＳＰＲＤ、ＥＣＡＳＰＷＴを生成させるのである。
【００６３】
次に、以下では、直列化部６０５及びコマンドデコーダ６０７の内部構造を説明する。
【００６４】
図６は、図５の直列化部６０５を示す回路図である。
【００６５】
直列化部６０５は、各ポートＰＯＲＴ０〜ＰＯＲＴ３から印加される並列化データＰＯＲＴｉ＿ＲＸ<０：１７>のうち、バンク選択信号に応答して、選択されたバンクに合う並列化データＰＯＲＴ＿ＲＸ<０：１７>のみを選択してフレーム化するマルチプレクサ部７０５、ＢＣＬＫ信号を反転させる第１インバータＩＮＶ８、第１インバータＩＮＶ８の出力信号に応答してマルチプレクサ部７０５の出力信号を伝達するトランスミッションゲート７０１、該トランスミッションゲート７０１の出力信号をラッチするラッチ回路７０３、及び該ラッチ回路７０３の出力を反転させて出力データＢ＿ＲＸＴ<０：１７>として出力する第２インバータＩＮＶ９で実現できる。
【００６６】
図７は、図５のコマンドデコーダ６０７を示した回路図である。
【００６７】
コマンドデコーダ６０７は、図３Ｂで説明した書き込みコマンドフレームのうち、コマンドＣＭＤビットＢ＿ＲＸＴ<１７>及びアクティブコマンドＡＣＴビットＢ＿ＲＸＴ<１６>を入力とする第１ＡＮＤゲートＡＮＤ１、第１ＡＮＤゲートＡＮＤ１の出力信号を反転させて第１信号ＰＡＣＴとして出力する第１インバータＩＮＶ１、前記第１信号ＰＡＣＴ及び第２遅延信号ＣＣＬＫを入力とする第２ＡＮＤゲートＡＮＤ２と、第２ＡＮＤゲートＡＮＤ２の出力信号を反転させてアクティブコマンド信号ＡＣＴＰを生成する第２インバータＩＮＶ２、アクティブコマンドＡＣＴビットＢ＿ＲＸＴ<１６>を反転させる第３インバータＩＮＶ３、コマンドＣＭＤビットＢ＿ＲＸＴ<１７>及び第３インバータＩＮＶ３の出力信号を入力として第２信号ＣＡＳを出力する第３ＡＮＤゲートＡＮＤ３、図３Ｄで説明した読み出しコマンドフレームのうち、書き込みコマンドＷＴビットＢ＿ＲＸＴ<１５>を反転させる第４インバータＩＮＶ４、第４インバータＩＮＶ４の出力信号及び第２信号ＣＡＳを入力とする第１ＮＯＲゲートＮＯＲ１、第１ＮＯＲゲートＮＯＲ１の出力信号及び第２遅延信号ＣＣＬＫを入力とする第４ＡＮＤゲートＡＮＤ４、第４ＡＮＤゲートＡＮＤ４の出力信号を反転させて書き込みコマンド信号ＥＣＡＳＰＷＴを生成する第５インバータＩＮＶ５、コマンド拡張ＥＳＣビットＢ＿ＲＸＴ<１２>を反転させる第６インバータＩＮＶ６、第６インバータＩＮＶ６の出力信号、第４インバータＩＮＶ４の出力信号、及び読み出しコマンドＲＤビットＢ＿ＲＸＴ<１３>を入力とする第５ＡＮＤゲートＡＮＤ５、第５ＡＮＤゲートＡＮＤ５の出力信号及び第３ＡＮＤゲートＡＮＤ３の出力信号を入力とする第２ＮＯＲゲートＮＯＲ２、第２ＮＯＲゲートＮＯＲ２の出力信号及び第２遅延信号ＣＣＬＫを入力とする第６ＡＮＤゲートＡＮＤ６、第６ＡＮＤゲートＡＮＤ６の出力信号を反転させて読み出しコマンド信号ＣＡＳＰＲＤを生成する第７インバータＩＮＶ７で実現できる。
【００６８】
図８は、図５のコマンド信号生成回路のタイミング図である。
【００６９】
各ポートＰＯＲＴ０〜ＰＯＲＴ３は、第２グローバル入／出力ラインＧＩＯ＿ＩＮを介して各バンク制御部ＢＣＬ０〜ＢＣＬ７に並列化データを伝達（１）する。しかしながら、第２グローバル入／出力ラインＧＩＯ＿ＩＮのロード差により、各バンク制御部ＢＣＬ０〜ＢＣＬ７に並列化データが時間差をもって伝達される。これは、（２）時点と（３）時点を見れば分かる。したがって、本発明では、ＧＣＬＫＢ信号をリピートして、各バンク制御部ＢＣＬ０〜ＢＣＬ７に該当するＧＣＬＫ＿０１、ＧＣＬＫ＿２３、ＧＣＬＫ＿４５、ＧＣＬＫ＿６７を生成して、各バンク制御部ＢＣＬ０〜ＢＣＬ７が該当するＧＣＬＫ信号により並列化データを受信することによって、第２グローバル入／出力ラインＧＩＯ＿ＩＮのロード差による各バンク制御部ＢＣＬ０〜ＢＣＬ７に伝達される並列化データの時間差を減らすことができるように構成した。
【００７０】
また、各バンク制御部ＢＣＬ０〜ＢＣＬ７のコマンド信号生成回路では、並列化データが全て伝達された後にコマンド信号を生成するために、ＧＣＬＫ信号を一定時間遅延させたＣＣＬＫ信号に同期させてコマンド信号を生成する。したがって、全てのバンク制御部ＢＣＬ０〜ＢＣＬ７が同じ時間にコマンド信号を生成（４）できるようにする。
【００７１】
上述したように、図２のように構成されたマルチポートメモリ装置におけるバンクＢＡＮＫ０〜ＢＡＮＫ７の動作を定義するコマンド信号の生成において、ＰＬＬ部の出力クロック信号を各バンク制御部ＢＣＬ０〜ＢＣＬ７に同じ時間帯に入力させる。そして、このクロック信号を一定時間遅延させて、並列化データが全て印加された後にコマンド信号が生成されるようにする。
【００７２】
したがって、全てのバンク制御部ＢＣＬ０〜ＢＣＬ７が同じ時間帯にコマンド信号を生成するようになる。
【００７３】
上述のように、本発明によれば、直列入／出力方式のマルチポートメモリ装置において、内部コマンドの生成時に、全てのバンクの内部コマンド生成時点を等しくし、内部バンク命令生成時点のチューニング（ｔｕｎｉｎｇ）が要求される場合に容易にチューニングし、各バンクのコマンド信号生成時点のバリエーションが小さいため、ＤＲＡＭコアのｔＣＫ（ｃｌｏｃｋ  ｔｉｍｅ）の性能を向上させることができる。
【００７４】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００７５】
例えば、上述の実施の形態で用いられたロジックの種類及び配置は、入力信号及び出力信号がいずれもハイアクティブ信号である場合を一例として実現したものであるので、信号のアクティブ極性が変われば、ロジックの実現例も同じく変化するほかなく、このような実現例は、その数があまりにも膨大であり、またその実現例の変化が本発明の属する技術分野における通常の知識を有する者にとって技術的に容易に推測できる事項であるため、それぞれの場合については言及しないものとする。
【００７６】
また、上述の実施の形態におけるコマンドデコーダ及び遅延回路は、その他の実現例によって実現できることは自明である。
【図面の簡単な説明】
【００７７】
【図１】一般的な単一ポートメモリ装置を示すブロック図
【図２】特許文献１に係るマルチポートメモリ素子の構造を説明するために示す概念図
【図３】マルチポートメモリ装置のデータフレームを示す図
【図４】本発明の一実施の形態に係るマルチポートメモリ装置を示したブロック図
【図５】図４のマルチポートメモリ装置のバンク制御部に備えられたコマンド信号生成回路を示した回路図
【図６】図５の直列化部を示した回路図
【図７】図５のコマンドデコーダを示した回路図
【図８】図５のコマンド信号生成回路のタイミング図
【符号の説明】
【００７８】
６０１      第１遅延回路
６０３      第２遅延回路
６０５      直列化部
６０７      コマンドデコーダ
【図１】
2008077813.tif 000003
【図２】
2008077813.tif 000004
【図３】
2008077813.tif 000005
【図４】
2008077813.tif 000006
【図５】
2008077813.tif 000007
【図６】
2008077813.tif 000008
【図７】
2008077813.tif 000009
【図８】
2008077813.tif 000010