(57)【要約】【課題】機能ブロックにおける端子に配線を接続する際、電源・アナログ配線等の配線を行う場合には、基準幅超の接続幅を持たせた配線を行う必要があり、この配線に対しての検証方法が目視で行うチェックでしかないため、検証漏れを起こす可能性がある。【解決手段】機能ブロックのレイアウトライブラリに端子付加情報I0として配線幅情報、配線間隔情報、Via数情報、入出力情報、抵抗値情報を記述した情報を付加し、情報を付加した機能ブロックのレイアウトライブラリL2を自動配置配線レイアウトツール10上で使用して配置配線を行い、自動配置配線レイアウトツール10上で機能ブロックの端子に対する配線の実配線幅、実配線間隔、実Via数、入出力、実抵抗値を機能ブロックのレイアウトライブラリL2に付加した所定の情報と比較し、実情報が所定の情報を満たせているか否かを判定する。この方法により、目視チェックによる見落とし確認ミス等を防止すると同時に工数を削減できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
端子付加情報を付加した機能ブロックのレイアウトライブラリを自動配置配線レイアウトツール上で使用して半導体集積回路の配線をレイアウト設計する際、前記機能ブロックのレイアウトライブラリに前記端子付加情報として基準配線幅を規定した配線幅の情報を付加するステップと、前記自動配置配線レイアウトツール上で配線された実配線の情報と前記機能ブロックのレイアウトライブラリに付加した配線幅の情報とを比較し、前記実配線の配線幅が前記基準配線幅以上か否かを判定し、前記基準配線幅に満たないときはエラー出力するステップとを含む半導体設計における配線検証方法。
【請求項２】
前記自動配置配線レイアウトツールに用いる機能ブロックのレイアウトライブラリに端子付加情報として基準配線間隔を規定した配線間隔の情報を付加し、前記自動配置配線レイアウトツール上で配線された実配線の隣り合う配線間隔が前記基準配線間隔以上か否かを判定し、前記基準配線間隔に満たないときはエラー出力する請求項１記載の半導体設計における配線検証方法。
【請求項３】
前記自動配置配線レイアウトツールに用いる機能ブロックのレイアウトライブラリに端子付加情報として基準Ｖｉａ数を規定した配線のＶｉａ数の情報を付加し、前記自動配置配線レイアウトツール上で配線された実配線上のＶｉａ数が前記基準Ｖｉａ数以上か否かを判定し、前記基準Ｖｉａ数に満たないときはエラー出力する請求項１または２記載の半導体設計における配線検証方法。
【請求項４】
前記機能ブロックのレイアウトライブラリに端子付加情報として入出力を規定した配線の入出力情報を付加し、自動配置配線レイアウトツール上で配線された実配線を前記配線の入出力情報に基づいて信号の入力側から出力側に向かって配線経路を探索することで、抽出された配線経路上のすべての配線パターンにおいて、前記実配線の情報が前記端子付加情報を満たすか否かを判定する請求項１，２または３記載の半導体設計における配線検証方法。
【請求項５】
前記自動配置配線レイアウトツール上で配線された実配線を信号の入力側から出力側に向かって配線経路を探索し、出力側への経路が発見できない場合は入力浮き配線としてエラー出力を行う請求項４記載の半導体設計における配線検証方法。
【請求項６】
端子付加情報を付加した機能ブロックのレイアウトライブラリを自動配置配線レイアウトツール上で使用して半導体集積回路の配線をレイアウト設計する際、前記機能ブロックのレイアウトライブラリに端子付加情報として基準抵抗値を規定した抵抗値の情報を付加するステップと、前記自動配置配線レイアウトツール上で配線された実配線の情報と前記機能ブロックのレイアウトライブラリに付加した抵抗値の情報とを比較し、前記実配線の始点である入力から終点である出力までの抵抗値が前記基準抵抗値以下か否かを判定し、前記基準抵抗値以上であればエラー出力するステップとを含む半導体設計における配線検証方法。
【請求項７】
端子付加情報を付加した機能ブロックのレイアウトライブラリを自動配置配線レイアウトツール上で使用して半導体集積回路の配線をレイアウト設計する際、前記機能ブロックのレイアウトライブラリに前記端子付加情報として基準配線幅を規定した配線幅の情報を付加するステップと、前記自動配置配線レイアウトツール上で配線された実配線の情報と前記機能ブロックのレイアウトライブラリに付加した配線幅の情報とを比較し、前記自動配置配線レイアウトツール上で配線された実配線で、同一信号で並列に配線された実配線が存在する場合、並列に走る各配線の幅の合計が前記基準配線幅以上か否かを判定し、前記基準配線幅に満たないときはエラー出力するステップとを含む半導体設計における配線検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動配置配線レイアウトツールを用いる半導体設計において、自動配置配線レイアウトツール上で規定された特定配線の特殊ルールの検証を自動配置配線ツール上で自動的に行う配線検証方法に関する。
【背景技術】
【０００２】
半導体集積回路において、複数の機能を１つの集積回路で実現するＳｏＣ（System On Chip）の技術革新により、多くの機能をもつ半導体集積回路が設計されるようになってきている。例えば、Ａ／Ｄ変換器、ＵＳＢインターフェース、無線モジュール、自励発振器などを１つの集積回路上に実現している。
【０００３】
通常の半導体設計において複数の機能を搭載する場合、機能毎に下位階層のブロックとして設計し、上位階層で下位階層のブロック間を接続する。ブロック間の接続では、電源線・デジタル信号線・アナログ信号線・クロック信号線や電流が多く流れる配線・クロストークノイズの影響を考慮する配線など様々な種類があり、それぞれの特性に応じた配線接続を行う必要がある。
【０００４】
従来の自動配置配線レイアウトツールでは、設計ルール上の最小配線幅を基準幅として配線接続を行う。基準幅超の配線幅で配線接続を行う場合は、設計者が個別に配線幅の設定を行うか、手動で配線を行う必要がある。この場合、接続した配線に問題がないかの確認は、目視で行う。また、電圧降下検証や電流密度検証といった手法も用いられる。これらは、集積回路の実動作をシミュレーションし、算出された信号配線に流れる電流値から信号配線幅に問題がないかを検証するものである（例えば、特許文献１参照）。
【特許文献１】特開２００４−６２３４０号公報（第４−７頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値で接続する配線を自動配置配線レイアウトツール上で取り扱う場合は、設計者の認識にない信号線、設定漏れの信号線、手動配線を行うのを忘れた信号線は、基準の配線幅、配線間隔、Ｖｉａ数、抵抗値で自動配線処理されてしまう。このため、基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値の配線はすべて設計者が個別に対応しなくてはならない。また、下位階層設計者と上位階層設計者が同一人物とは限らず、下位階層設計者の意図をくみ取れずに、設計を間違ってしまうことも考えられる。下位階層のブロックが増え、基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値で接続する必要がある信号線が増えてきた昨今、基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値が必要な信号線に対して基準で接続してしまうリスクは大きくなってきている。
【０００６】
電圧降下検証や電流密度検証は、集積回路の実動作をシミュレーションする必要があるため、別途、シミュレーションを行う環境を構築しなければならない。そのため、実動作と同じプログラムを用意する必要があるなど、準備に多くの工数を費やすことになる。また、配線の寄生容量等を考慮する必要もあるため、設計の終盤でないと検証が行えず、後戻りの工数も多くなってしまう。
【０００７】
電圧降下検証や電流密度検証は、信号配線に流れる電流から求める最低限の基準配線幅を満たしているかの検証である。アナログ回路では、基準以上の幅広の配線を必要とする場合もあり、この場合は、必要な配線幅、配線間隔、Ｖｉａ数、抵抗値を満たしているか検証する手段がない。
【０００８】
したがって、本発明の目的は、このような事情に鑑みて創作したものであり、機能ブロックにおける端子に配線を接続する際、電源・アナログ配線等の基準配線情報を満たした配線を行うために、基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値で接続する配線を自動配置配線レイアウトツール上で取り扱う場合に、配線幅、配線間隔、Ｖｉａ数、抵抗値を容易に検証できる半導体設計における配線検証方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、第１の発明の半導体設計における配線検証方法は、端子付加情報を付加した機能ブロックのレイアウトライブラリを自動配置配線レイアウトツール上で使用して半導体集積回路の配線をレイアウト設計する際、機能ブロックのレイアウトライブラリに端子付加情報として基準配線幅を規定した配線幅の情報を付加するステップと、自動配置配線レイアウトツール上で配線された実配線の情報と機能ブロックのレイアウトライブラリに付加した配線幅の情報とを比較し、実配線の配線幅が基準配線幅以上か否かを判定し、基準配線幅に満たないときはエラー出力するステップとを含む。
【００１０】
この構成によれば、自動配置配線レイアウトツールを用いて下位階層で機能ブロックの配置を行い、上位階層で配線を行うに際して、基準超の配線幅の配線を行う場合に、その配線幅を基準配線幅として規定した配線幅の情報を付加することができる。このため、機能ブロックの端子に対する配線の実配線幅を、機能ブロックのレイアウトライブラリに端子付加情報として付加した配線情報における基準超の配線幅と比較することができるので、配線幅の良否を容易に検証することが可能となる。
【００１１】
第２の発明の半導体設計における配線検証方法は、第１の発明において、前記自動配置配線レイアウトツールに用いる機能ブロックのレイアウトライブラリに端子付加情報として基準配線間隔を規定した配線間隔の情報を付加し、前記自動配置配線レイアウトツール上で配線された実配線の隣り合う配線間隔が前記基準配線間隔以上か否かを判定し、前記基準配線間隔に満たないときはエラー出力する。
【００１２】
この構成によれば、基準超の配線間隔の配線を行う場合に、その配線間隔を基準配線間隔として規定した配線間隔の情報を付加することができる。このため、機能ブロックの端子に対する配線の実配線間隔を配線情報における基準超の配線間隔と比較することができるので、配線間隔の良否を容易に検証することが可能となる。
【００１３】
第３の発明の半導体設計における配線検証方法は、第１または２の発明において、前記自動配置配線レイアウトツールに用いる機能ブロックのレイアウトライブラリに端子付加情報として基準Ｖｉａ数を規定した配線のＶｉａ数の情報を付加し、前記自動配置配線レイアウトツール上で配線された実配線上のＶｉａ数が前記基準Ｖｉａ数以上か否かを判定し、前記基準Ｖｉａ数に満たないときはエラー出力する。
【００１４】
この構成によれば、基準超のＶｉａ数の配線を行う場合に、そのＶｉａ数を基準Ｖｉａ数として規定した配線のＶｉａ数の情報を付加することができる。このため、機能ブロックの端子に対する配線の実Ｖｉａ数を配線情報における基準超のＶｉａ数と比較することができるので、Ｖｉａ数の良否を容易に検証することが可能となる。
【００１５】
第４の発明の半導体設計における配線検証方法は、第１，２または３の発明において、前記機能ブロックのレイアウトライブラリに端子付加情報として入出力を規定した配線の入出力情報を付加し、自動配置配線レイアウトツール上で配線された実配線を前記配線の入出力情報に基づいて信号の入力側から出力側に向かって配線経路を探索することで、抽出された配線経路上のすべての配線パターンにおいて、前記実配線の情報が前記端子付加情報を満たすか否かを判定する。
【００１６】
この構成によれば、信号の入力側から出力側へ向かって配線経路を探索し、抽出された配線経路上のすべての配線パターンにおいて配線幅、配線間隔、Ｖｉａ数の良否を容易に検証することが可能となる。
【００１７】
第５の発明の半導体設計における配線検証方法は、第２の発明において、自動配置配線レイアウトツール上で配線された実配線を信号の入力側から出力側に向かって配線経路を探索し、出力側への経路が発見できない場合は入力浮き配線としてエラー出力を行う。
【００１８】
この構成によれば、入力浮き配線の報告があったときは、配線接続修正を行なった上で再配線を行えばよい。
【００１９】
第６の発明の半導体設計における配線検証方法は、端子付加情報を付加した機能ブロックのレイアウトライブラリを自動配置配線レイアウトツール上で使用して半導体集積回路の配線をレイアウト設計する際、前記機能ブロックのレイアウトライブラリに端子付加情報として基準抵抗値を規定した抵抗値の情報を付加するステップと、前記自動配置配線レイアウトツール上で配線された実配線の情報と前記機能ブロックのレイアウトライブラリに付加した抵抗値の情報とを比較し、前記実配線の始点である入力から終点である出力までの抵抗値が前記基準抵抗値以下か否かを判定し、前記基準抵抗値以上であればエラー出力するステップとを含む。
【００２０】
この構成によれば、自動配置配線レイアウトツールを用いて下位階層で機能ブロックの配置を行い、上位階層で配線を行うに際して、基準超の抵抗値の配線を行う場合に、その抵抗値を基準抵抗値として規定した抵抗値の情報を付加することができる。このため、機能ブロックの端子に対する配線の実抵抗値を配線情報における基準超の抵抗値と比較することができるので、抵抗値の良否を容易に検証することが可能となる。
【００２１】
第７の発明の半導体設計における配線検証方法は、端子付加情報を付加した機能ブロックのレイアウトライブラリを自動配置配線レイアウトツール上で使用して半導体集積回路の配線をレイアウト設計する際、機能ブロックのレイアウトライブラリに端子付加情報として基準配線幅を規定した配線幅の情報を付加するステップと、自動配置配線レイアウトツール上で配線された実配線の情報と機能ブロックのレイアウトライブラリに付加した配線幅の情報とを比較し、自動配置配線レイアウトツール上で配線された実配線で、同一信号で並列に配線された実配線が存在する場合、並列に走る各配線の幅の合計が基準配線幅以上か否かを判定し、基準配線幅に満たないときはエラー出力するステップとを含む。
【００２２】
この構成によれば、第１の発明と同様の効果が得られるとともに、配線の経路途中に分岐がある場合にも、配線幅の良否を容易に検証することが可能となる。
【発明の効果】
【００２３】
本発明によれば、基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値を記述した配線情報を機能ブロックのレイアウトライブラリに付加し、そのレイアウトライブラリを自動配置配線レイアウトツール上で使用して機能ブロックを配置し、機能ブロックの端子に対する配線の実配線幅、実配線間隔、実Ｖｉａ数、実抵抗値を配線情報における基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値と比較することができるので、配線に問題がないかを容易に検証することができる。
【００２４】
なお、下位階層の設計者が下位階層ブロックの端子付加情報を上位階層の設計者へ提供すれば、設計者間の意思疎通が確実になる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明にかかわる半導体設計における配線検証方法の実施の形態について図面に基づいて詳細に説明する。なお、発明は以下の実施例に限定されるものではない。
【００２６】
本実施の形態の半導体設計における配線検証方法は、機能ブロックのレイアウトライブラリに端子付加情報として基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値を記述した配線情報を付加し、前記配線情報を付加した前記機能ブロックの前記レイアウトライブラリを自動配置配線レイアウトツール上で使用して配置配線を行い、前記自動配置配線レイアウトツール上で、前記機能ブロックの端子に対する実配線幅、実配線間隔、実Ｖｉａ数、実抵抗値を前記配線情報における前記基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値と比較し、前記実配線幅、実配線間隔、実Ｖｉａ数、実抵抗値が前記基準超の配線幅、配線間隔、Ｖｉａ数、抵抗値以上か否かを判定するものである。
【００２７】
図１は、本発明の実施の形態における端子付加情報付ライブラリについて説明した図である。自動配置配線レイアウトツールで使用されるレイアウトライブラリＬ１における機能ブロックの端子に対して、端子名、配線幅の順に記述した配線幅情報Ｉ１を付加する。また、レイアウトライブラリＬ１における機能ブロックの端子に対して、端子名、配線間隔の順に記述した配線間隔情報Ｉ２を付加する。また、レイアウトライブラリＬ１における機能ブロックの端子に対して、端子名、Ｖｉａ数の順に記述したＶｉａ数情報Ｉ３を付加する。また、レイアウトライブラリＬ１における機能ブロックの端子に対して、端子名、入出力の順に記述した入出力情報Ｉ４を付加する。また、レイアウトライブラリＬ１における機能ブロックの端子に対して、端子名、抵抗値の順に記述した抵抗値情報Ｉ５を付加する。
【００２８】
レイアウトライブラリＬ１に対して配線幅情報Ｉ１、配線間隔情報Ｉ２、Ｖｉａ数情報Ｉ３、入出力情報Ｉ４、抵抗値情報Ｉ５を端子付加情報Ｉ０として付加した結果が端子付加情報付きのレイアウトライブラリＬ２である。端子Ａ〜Ｆは、端子付加情報Ｉ０として、配線幅情報Ｉ１、配線間隔情報Ｉ２、Ｖｉａ数情報Ｉ３、入出力情報Ｉ４、および抵抗値情報Ｉ５をもっている。そして、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。
【００２９】
図２は、本発明の実施の形態における半導体設計における配線検証方法の処理手順を示すフローチャートである。
【００３０】
この半導体設計における配線検証方法では、初めに、基準端子情報を記述した端子付加情報Ｉ０をレイアウトライブラリに読み込ませて、端子付加情報付きのレイアウトライブラリＬ２を用意する。
【００３１】
次に、自動配置配線レイアウトツール１０が動作し、配置のステップＳＴ１において、端子付加情報付きのレイアウトライブラリＬ２を手動配置し、スタンダードセルを自動配置する。
【００３２】
次いで、手動配線のステップＳＴ２において、電源、アナログ配線等、最小の基準配線幅ではない配線について基準配線幅で手動配線を行う。
【００３３】
次いで、自動配線のステップＳＴ３において、その他の信号の自動配線を行う。
【００３４】
上記の配線処理の終了後、ステップＳＴ４において、レイアウトライブラリＬ２の機能ブロックの入力端子を抽出する。
【００３５】
次いでステップＳＴ５において、レイアウトライブラリＬ２の機能ブロックの入力端子に接続されている全端子を抽出する。
【００３６】
次いでステップＳＴ６において、レイアウトライブラリＬ２の機能ブロックの入力端子に接続されている全端子の未調査配線を1端子抽出する。
【００３７】
比較のステップＳＴ７において、選択された未調査配線が出力端子であるかを調査する。出力端子で無い場合には、ステップＳＴ６に戻る。
【００３８】
次いでステップＳＴ８において、入力端子から出力端子に接続される配線を抽出する。
【００３９】
比較のステップＳＴ９において、レイアウトライブラリＬ２の機能ブロックの端子に対する実配線の情報を端子付加情報Ｉ０で与えた基準端子情報と比較する。ここで、実配線の情報が基準端子情報を満たさなかった場合には、エラー情報を出力し、再度、手動配線のステップＳＴ２に戻って実配線幅の修正を行う。この処理をエラーがなくなるまで繰り返し、次工程へ進む。
【００４０】
図３は、本発明の実施の形態の適用例１を示す機能ブロックＩＰ１１、ＩＰ１２のレイアウト図である。
【００４１】
機能ブロックＩＰ１１における端子Ａ１は、端子付加情報Ｉ０として、基準配線幅ＷＡを規定した配線幅情報Ｉ１をもつ。端子Ａ１は入力端子となっており、入力端子Ａ１から機能ブロックＩＰ１２の出力端子Ｙ１に対して配線Ｎ１１、Ｎ１２、Ｎ１３の接続を行う。機能ブロックＩＰ１１、ＩＰ１２は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。端子Ａ１の幅ＷＰは、ＷＰ≧ＷＡとなっている。配線Ｎ１１は、端子Ａ１に対して実配線幅Ｗ１１で接続されている。また、配線Ｎ１２は、実配線幅Ｗ１２で接続されている。また、配線Ｎ１３は実配線幅Ｗ１３で接続されている。
【００４２】
図４は、図３のレイアウト配線に対する半導体設計における配線幅検証方法の処理の手順を示すフローチャートである。
【００４３】
まずステップＳＴ１１において、入力端子Ａ１の配線幅情報Ｉ１の基準配線幅ＷＡを抽出する。
【００４４】
次いでステップＳＴ１２において、入力端子から出力端子へ接続される配線を抽出する。
【００４５】
次いでステップＳＴ１３において、配線Ｎ１１の実配線幅を抽出する。
【００４６】
次いで比較のステップＳＴ１４において、実配線幅Ｗ１１が基準配線幅ＷＡ以上か否か（Ｗ１１≧ＷＡ）を判定する。
【００４７】
次いでステップＳＴ１５において、配線Ｎ１２の実配線幅を抽出する。
【００４８】
次いで比較のステップＳＴ１６において、実配線幅Ｗ１２が基準配線幅ＷＡ以上か否か（Ｗ１２≧ＷＡ）を判定する。
【００４９】
次いでステップＳＴ１７において、配線Ｎ１３の実配線幅を抽出する。
【００５０】
次いで比較のステップＳＴ１８において、実配線幅Ｗ１３が基準配線幅ＷＡ以上か否か（Ｗ１３≧ＷＡ）を判定する。そして、図示のとおり、実配線幅Ｗ１１、Ｗ１２、Ｗ１３が基準配線幅ＷＡ未満の場合は、ステップＳＴ１９において、エラーを出力する。一方、実配線幅Ｗ１１、Ｗ１２、Ｗ１３が基準配線幅ＷＡ以上の場合は、次の工程に続く。
【００５１】
図５は、本発明の実施の形態の適用例２を示す機能ブロックＩＰ２１、ＩＰ２２のレイアウト図である。
【００５２】
機能ブロックＩＰ２１における端子Ａ２は、端子付加情報Ｉ０として、基準配線間隔ＳＡを規定した配線間隔情報Ｉ２をもつ。端子Ａ２は入力端子となっており、入力端子Ａ２から機能ブロックＩＰ２２の出力端子Ｙ２に対して配線Ｎ２１の接続を行う。機能ブロックＩＰ２１、ＩＰ２２は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。配線Ｎ２１は、端子Ａ２に対して接続されている。Ｎ２１と隣り合う配線はＮ２２、Ｎ２３であり、配線Ｎ２１との実配線間隔はＳ２１、Ｓ２２である。
【００５３】
図６は、図５のレイアウト配線に対する半導体設計における配線間隔検証方法の処理の手順を示すフローチャートである。
【００５４】
まずステップＳＴ２１において、入力端子Ａ２の配線間隔情報Ｉ２の基準配線間隔ＳＡを抽出する。
【００５５】
次いでステップＳＴ２２において、入力端子から出力端子へ接続される配線を抽出する。
【００５６】
次いでステップＳＴ２３において、配線Ｎ２１の実配線間隔Ｓ２１を抽出する。
【００５７】
次いで比較のステップＳＴ２４において、実配線間隔Ｓ２１が基準配線間隔ＳＡ以上か否か（Ｓ２１≧ＳＡ）を判定する。
【００５８】
次いで比較のステップＳＴ２５において、実配線間隔Ｓ２２が基準配線間隔ＳＡ以上か否か（Ｓ２２≧ＳＡ）を判定する。そして、図示のとおり、実配線間隔Ｓ２１、Ｓ２２が基準配線間隔ＳＡ未満の場合は、ステップＳＴ２７において、エラーを出力する。一方、実間隔Ｓ２１、Ｓ２２が基準配線間隔ＳＡ以上の場合は、次の工程に続く。
【００５９】
図７は、本発明の実施の形態の適用例３を示す機能ブロックＩＰ３１、ＩＰ３２のレイアウト図である。
【００６０】
機能ブロックＩＰ３１における端子Ａ３は、端子付加情報Ｉ０として、基準Ｖｉａ数ＶＡを規定したＶｉａ数情報Ｉ３をもつ。端子Ａ３は入力端子となっており、入力端子Ａ３から機能ブロックＩＰ３２の出力端子Ｙ３に対して配線Ｎ３１、Ｎ３２、Ｎ３３の接続を行う。機能ブロックＩＰ３１、ＩＰ３２は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。配線Ｎ３１−Ｎ３２間、Ｎ３２−Ｎ３３間は、端子Ａ３に対して実Ｖｉａ数Ｖ３１、Ｖ３２で接続されている。
【００６１】
図８は、図７のレイアウト配線に対する半導体設計におけるＶｉａ数検証方法の処理の手順を示すフローチャートである。
【００６２】
まずステップＳＴ３１において、基準Ｖｉａ数ＶＡを抽出する。
【００６３】
次いでステップＳＴ３２において、入力端子から出力端子へ接続される配線を抽出する。
【００６４】
次いでステップＳＴ３３において、端子間の配線に接している実Ｖｉａ数Ｖ３１を抽出する。
【００６５】
次いで比較のステップＳＴ３４において、実Ｖｉａ数Ｖ３１が基準Ｖｉａ数ＶＡ以上か否か（Ｖ３１≧ＶＡ）を判定する。
【００６６】
次いでステップＳＴ３５において、端子間の配線に接している実Ｖｉａ数Ｖ３２を抽出する。
【００６７】
次いで比較のステップＳＴ３６において、実Ｖｉａ数Ｖ３２が基準Ｖｉａ数ＶＡ以上か否か（Ｖ３２≧ＶＡ）を判定する。そして、図示のとおり、実Ｖｉａ数Ｖ３１、Ｖ３２が基準Ｖｉａ数ＶＡ未満の場合は、ステップＳＴ３７において、エラーを出力する。一方、実Ｖｉａ数Ｖ３１、Ｖ３２が基準Ｖｉａ数ＶＡ以上の場合は、次の工程に続く。
【００６８】
図９は、本発明の実施の形態の適用例４を示す機能ブロックＩＰ４１、ＩＰ４２、ＩＰ４３のレイアウト図である。
【００６９】
機能ブロックＩＰ４１、ＩＰ４２、ＩＰ４３における端子Ａ４、Ｂ４、Ｃ４は端子付加情報Ｉ０として、入出力ＩＯＡ、ＩＯＢ、ＩＯＣを規定した入出力情報Ｉ４をもつ。機能ブロックＩＰ４１、ＩＰ４２、ＩＰ４３は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。端子Ａ４は入力端子となっている。入力側から配線経路を探索し、出力側への経路が発見できない場合は入力浮き配線としてエラー出力を行う。
【００７０】
図１０は、図９のレイアウト配線に対する半導体設計における配線検証方法の処理の手順を示すフローチャートである。
【００７１】
まずステップＳＴ４１において、入力端子Ａ４を抽出する。
【００７２】
次いでステップＳＴ４２において、入力端子Ａ４に接続されている全端子を抽出する。
【００７３】
次いで比較のステップＳＴ４３において、未調査の端子があるか否かを判定し、未調査の端子が無い場合は、ステップＳＴ４６で入力浮きエラーを出力する。
【００７４】
次いでステップＳＴ４４において、未調査の端子を１端子選択する。
【００７５】
次いで比較のステップＳＴ４５において、抽出端子が出力端子であるか否かを判定し、出力端子で無い場合はステップＳＴ４３に戻る。一方、抽出端子が出力端子の場合は、次の工程に続く。
【００７６】
図１１は、本発明の実施の形態の適用例５を示す機能ブロックＩＰ５１、ＩＰ５２のレイアウト図である。
【００７７】
機能ブロックＩＰ５１における端子Ａ５は端子付加情報Ｉ０として、抵抗値ＲＡを規定した抵抗値情報Ｉ５を持つ。機能ブロックＩＰ５１は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。端子Ａ５は入力端子となっており、入力端子Ａ５から機能ブロックＩＰ５２の出力端子Ｙ５に対して配線Ｎ５の接続を行う。配線Ｎ５は図示のとおり入力端子Ａ５と出力端子Ｙ５の途中の経路で複数の経路に分岐しており、各経路における配線は抵抗値Ｒ５１〜Ｒ５５を持つ配線であり、配線Ｎ５の総抵抗をＲ５とする。
【００７８】
図１２は図１１のレイアウト配線に対する半導体設計における配線抵抗値検証方法の処理の手順を示すフローチャートである。
【００７９】
まずステップＳＴ５１において、機能ブロックＩＰ５１に付加されている抵抗値情報Ｉ５の基準抵抗値ＲＡを抽出する。
【００８０】
次いでステップＳＴ５２において、機能ブロックＩＰ５１の入力端子Ａ５から機能ブロックＩＰ５２の出力端子Ｙ５までの配線Ｎ５の各経路の抵抗値Ｒ５１〜Ｒ５５を抽出する。
次いでステップＳＴ５３において、ステップＳＴ５２で抽出した各経路の配線抵抗の総抵抗値Ｒ５を求める。
【００８１】
次いで比較のステップＳＴ５４において、実配線Ｎ５の総抵抗値Ｒ５が基準抵抗値ＲＡ以上か否かを判定する。実配線Ｎ５の抵抗値Ｒ５が基準抵抗値ＲＡ以上ならば、ステップＳＴ５５においてエラーを出力し、実配線Ｎ５の総抵抗値Ｒ５が基準抵抗値ＲＡ未満ならば次工程に進む。
【００８２】
図１３は、本発明の実施の形態の適用例６を示す機能ブロックＩＰ６１、ＩＰ６２のレイアウト図である。
【００８３】
機能ブロックＩＰ６１における端子Ａ６は端子付加情報Ｉ０として、配線幅ＷＡを規定した配線幅情報Ｉ１を持つ。機能ブロックＩＰ６１は、端子付加情報Ｉ０を与えるレイアウトライブラリを使用している。端子Ａ６は入力端子となっており、入力端子Ａ６から機能ブロックＩＰ６２の出力端子Ｙ６に対して配線Ｎ６の接続を行う。配線Ｎ６は図示の通り入力端子Ａ６と出力端子Ｙ６の途中の経路で複数の経路に分岐しており、各経路の各Ｖｉａ間に配線幅Ｗ６１〜Ｗ６９を持つ配線で構成されている。
【００８４】
図１４は図１３のレイアウト配線に対する半導体設計における配線幅検証方法の処理の手順を示すフローチャートである。
【００８５】
まずステップＳＴ６１において、機能ブロックＩＰ６１に付加されている配線幅情報Ｉ１の基準配線幅ＷＡを抽出する。
【００８６】
次いで比較のステップＳＴ６２において、配線Ｎ６の経路途中に分岐があるか否かを判定する。ここで示す分岐とは、図１３に示すとおり出力端子Ｙ６に到達する経路が複数存在するような場合のことである。分岐がある場合はステップＳＴ６３の処理を実行し、分岐が無い場合は図４で示した配線幅検証を実行する。ステップＳＴ６２において分岐がある場合、ステップＳＴ６３において、配線Ｎ６の各経路の配線幅Ｗ６１〜Ｗ６９を抽出する。
【００８７】
次いでステップＳＴ６４において、ステップＳＴ６３で抽出した各経路の配線幅Ｗ６１〜Ｗ６９の中で、Ｗ６２−Ｗ６３−Ｗ６４のように同一経路上に存在する配線の幅の最小値を求める。Ｗ６５のように同一経路上に配線幅が一様の場合は、Ｗ６５を最小幅として抽出する。ステップＳＴ６５において、ステップＳＴ６４で求めた各経路の配線幅の最小値の合計Ｗ６を算出する。
【００８８】
次いで比較のステップＳＴ６６において、実配線Ｎ６の各経路の最小配線幅合計Ｗ６が基準配線幅ＷＡ以上か否かを判定する。実配線Ｎ６の最小配線幅合計Ｗ６が基準配線幅ＷＡ未満ならば、ステップＳＴ６７においてエラーを出力し、実配線Ｎ６の最小配線幅合計Ｗ６が基準配線幅ＷＡ以上ならば、次工程に進む。
【００８９】
なお、上記実施の形態の適用例１〜６は全てまたは選択して実施することができる。
【産業上の利用可能性】
【００９０】
本発明の半導体設計における配線検証方法は、基準配線幅、基準配線間隔、基準Ｖｉａ数、基準抵抗値をもつ配線を検証する上で有用である。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態における半導体設計における配線検証方法で機能ブロックのレイアウトライブラリへの端子付加情報を表す図である。
【図２】本発明の実施の形態における半導体設計における配線検証方法の処理の手順を示すフローチャートである。
【図３】本発明の実施の形態における半導体設計における配線幅検証方法の適用例１を示す機能ブロックのレイアウト図である。
【図４】同適用例１の場合の半導体設計における配線幅検証方法の処理の手順を示すフローチャートである。
【図５】本発明の実施の形態における半導体設計における配線間隔検証方法の適用例２を示す機能ブロックのレイアウト図である。
【図６】同適用例２の場合の半導体設計における配線間隔検証方法の処理の手順を示すフローチャートである。
【図７】本発明の実施の形態における半導体設計におけるＶｉａ数検証方法の適用例３を示す機能ブロックのレイアウト図である。
【図８】同適用例３の場合の半導体設計におけるＶｉａ数検証方法の処理の手順を示すフローチャートである。
【図９】本発明の実施の形態における半導体設計における配線検証方法の適用例４を示す機能ブロックのレイアウト図である。
【図１０】同適用例４の場合の半導体設計における配線検証方法の処理の手順を示すフローチャートである。
【図１１】本発明の実施の形態における半導体設計における配線検証方法の適用例５を示す機能ブロックのレイアウト図である。
【図１２】同適用例５の場合の半導体設計における配線検証方法の処理の手順を示すフローチャートである。
【図１３】本発明の実施の形態における半導体設計における配線検証方法の適用例６を示す機能ブロックのレイアウト図である。
【図１４】同適用例６の場合の半導体設計における配線検証方法の処理の手順を示すフローチャートである。
【符号の説明】
【００９２】
１０  自動配置配線レイアウトツール
Ａ１〜Ａ６，Ｂ４，Ｃ４  入力端子
Ｙ１〜Ｙ５  出力端子
Ｉ０  端子付加情報
Ｉ１  配線幅情報
Ｉ２  配線間隔情報
Ｉ３  Ｖｉａ数情報
Ｉ４  入出力情報
Ｉ５  抵抗値情報
ＩＰ１１〜ＩＰ１２，ＩＰ２１〜２２，ＩＰ３１〜３２，ＩＰ４１〜４３，ＩＰ５１〜５２，ＩＰ６１〜ＩＰ６２  機能ブロック
Ｌ１  機能ブロックのレイアウトライブラリ
Ｌ２  端子付加情報付機能ブロックのレイアウトライブラリ
Ｎ１１〜Ｎ１３，Ｎ２１〜Ｎ２３，Ｎ３１〜Ｎ３３，Ｎ５，Ｎ６  配線
ＷＰ  端子の幅
ＷＡ  基準配線幅
Ｗ１１〜Ｗ１３，Ｗ６１〜Ｗ６９  実配線幅
ＳＡ  基準配線間隔
Ｓ２１〜Ｓ２３  実配線間隔
ＶＡ  基準Ｖｉａ数
Ｖ３１〜Ｖ３２  実Ｖｉａ数
ＩＯＡ，ＩＯＢ，ＩＯＣ  入出力
ＲＡ  基準抵抗値
Ｒ５１〜５５  実抵抗値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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