(57)【要約】【課題】チャネル領域に効率的に応力を加え、電荷移動度をより向上させることができる応力膜を用いた半導体装置を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、素子分離領域によって分離されたトランジスタと、前記半導体基板上に形成され、前記トランジスタのチャネル領域に応力を加えて前記チャネル領域における電荷移動度を向上させる応力膜と、前記応力膜のチャネル方向に垂直な方向に前記チャネル領域を挟むように形成され、前記応力のうち、前記チャネル領域に作用する度合いの小さい応力の方向を制御して前記チャネル領域に作用する度合いを大きくする応力方向制御構造と、を具備する。【選択図】図１
2008218574.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、素子分離領域によって分離されたトランジスタと、
前記半導体基板上に形成され、前記トランジスタのチャネル領域に応力を加えて前記チャネル領域における電荷移動度を向上させる応力膜と、
前記応力膜のチャネル方向に垂直な方向に前記チャネル領域を挟むように形成され、前記応力のうち、前記チャネル領域に作用する度合いの小さい応力の方向を制御して前記チャネル領域に作用する度合いを大きくする応力方向制御構造と、
を具備することを特徴とする半導体装置。
【請求項２】
前記応力方向制御構造は、開孔部または薄膜部であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開孔部または薄膜部は、円形状を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記応力膜は、前記チャネル領域に圧縮応力を加える圧縮応力膜、または前記チャネル領域に引張応力を加える引張応力膜であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記応力方向制御構造は、隣接した複数のトランジスタの複数のチャネル領域をチャネル方向に垂直な方向に挟むように形成されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、応力膜を用いたひずみシリコン技術を適用した半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）のソース・ドレイン領域上に応力膜を形成し、チャネル領域に歪みを与えて電荷移動度を向上させた半導体装置がある（例えば、特許文献１参照）。
【０００３】
特許文献１に記載の半導体装置は、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上にシリコン窒化膜からなる第１種内部応力膜を備え、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域上に形成されたＴＥＯＳ（Tetraethoxysilane）膜からなる第２種内部応力膜とを備える。
【０００４】
この半導体装置によれば、第１種内部応力膜により、ｎチャネル型ＭＩＳＦＥＴのチャネル領域において電子の移動方向に引張応力が生じて電子の移動度が高められ、また、第２種内部応力膜により、ｐチャネル型ＭＩＳＦＥＴのチャネル領域において正孔の移動方向に圧縮応力が生じて正孔の移動度が高められる。
【０００５】
しかし、この半導体装置によれば、応力膜により発生する応力の全てが効果的にチャネル領域に作用するわけではなく、チャネル領域に作用する度合いの小さい応力が存在するため、応力膜により発生する応力を効率的に利用していなかった。そのため、チャネル領域における電荷移動度の向上に限界が生じていた。
【特許文献１】特開２００５−５６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、チャネル領域に効率的に応力を加え、電荷移動度をより向上させることができる応力膜を用いた半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板と、前記半導体基板上に形成され、素子分離領域によって分離されたトランジスタと、前記半導体基板上に形成され、前記トランジスタのチャネル領域に応力を加えて前記チャネル領域における電荷移動度を向上させる応力膜と、前記応力膜のチャネル方向に垂直な方向に前記チャネル領域を挟むように形成され、前記応力のうち、前記チャネル領域に作用する度合いの小さい応力の方向を制御して前記チャネル領域に作用する度合いを大きくする応力方向制御構造と、を具備することを特徴とする半導体装置を提供する。
【発明の効果】
【０００８】
本発明によれば、チャネル領域に効率的に応力を加え、電荷移動度をより向上させることができる応力膜を用いた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係る半導体装置の上面図である。また、図２は、本発明の第１の実施の形態に係る半導体装置の応力膜の図示を省略した上面図である。また、図３は、図１の鎖線III−IIIにおける切断面を図中の矢印の方向に見た断面図である。
【００１０】
この半導体装置１は、素子分離領域４により電気的に分離された第１のＭＩＳＦＥＴ領域２および第２のＭＩＳＦＥＴ領域３、第１のＭＩＳＦＥＴ領域２および第２のＭＩＳＦＥＴ領域３上に形成された応力膜５を有する。
【００１１】
第１のＭＩＳＦＥＴ領域２は、半導体基板６上に形成されたゲート構造２１、半導体基板６内に形成されたウェル２０、ウェル２０内に形成されたソース領域２２ａおよびドレイン領域２２ｂ、半導体基板６内のソース領域２２ａおよびドレイン領域２２ｂに挟まれた領域に形成されたチャネル領域２３、ソース領域２２ａおよびドレイン領域２２ｂを上層の配線（図示しない）に接続するコンタクト２４を有する。
【００１２】
第２のＭＩＳＦＥＴ領域３は、半導体基板６上に形成されたゲート構造３１、半導体基板６内に形成されたウェル３０、ウェル３０内に形成されたソース領域３２ａおよびドレイン領域３２ｂ、半導体基板６内のソース領域３２ａおよびドレイン領域３２ｂに挟まれた領域に形成されたチャネル領域３３、ソース領域３２ａおよびドレイン領域３２ｂを上層の配線（図示しない）に接続するコンタクト３４を有する。
【００１３】
なお、実際には、応力膜５の上に層間絶縁膜が形成されるが、図示を省略する。コンタクト２４、３４は、この層間絶縁膜内を通って上層の配線（図示しない）に接続される。
【００１４】
半導体基板６は、｛１００｝面を主面とするシリコン基板等を用いることができる。なお、｛１００｝面は、（１００）面、および（１００）面と等価な面を表す。
【００１５】
ゲート構造２１、３１は、図示を省略するが、ゲート電極、ゲート絶縁膜、ゲート側壁等から構成される。
【００１６】
ウェル２０、３０は、例えば半導体基板６の表面に不純物イオンをイオン注入することにより形成される。不純物イオンは、第１および第２のＭＩＳＦＥＴ領域２、３がｐ型である場合は、Ａｓ、Ｐ等のｎ型不純物イオンを用い、ｎ型である場合は、Ｂ、ＢＦ２等のｐ型不純物イオンを用いる。
【００１７】
ソース領域２２ａ、３２ａ、およびドレイン領域２２ｂ、３２ｂは、例えばウェル２０、３０内に不純物イオンをイオン注入することにより形成される。不純物イオンは、第１および第２のＭＩＳＦＥＴ領域２、３がｐ型である場合は、Ｂ、ＢＦ２等のｐ型不純物イオンを用い、ｎ型である場合は、Ａｓ、Ｐ等のｎ型不純物イオンを用いる。
【００１８】
チャネル領域２３、３３は、例えば、チャネル方向が半導体基板６の＜１１０＞または＜１００＞軸方向に平行になるように形成される。なお、＜１１０＞軸方向は、［１１０］軸方向、および［１１０］軸方向と等価な軸方向を表し、＜１００＞軸方向は、［１００］軸方向、および［１００］軸方向と等価な軸方向を表す。
【００１９】
素子分離領域４は、絶縁性を有し、例えばＳＴＩ（Shallow Trench Isolation）構造を有する。
【００２０】
コンタクト２４、３４は、例えば、Ｗ等の金属からなる。
【００２１】
応力膜５は、例えば、プラズマＣＶＤ装置を用いて形成した窒化シリコン膜からなる。プラズマＣＶＤ装置の運転条件を制御することにより、チャネル領域２３、３３に半導体基板６に平行な方向の圧縮応力または引張応力を与えるような膜質を有するように窒化シリコン膜を形成することができる。例えば、プラズマＣＶＤ装置のＲＦ（Radio Frequency）電力等を適宜設定することで、窒化シリコン膜中の水素濃度を制御し、チャネル領域２３、３３に圧縮応力を与える圧縮応力膜（高水素濃度）と、引張応力を与える引張応力膜（低水素濃度）を作り分けることができる。
【００２２】
応力膜５により、チャネル領域２３、３３にチャネル方向に平行な方向の応力を印加することにより、電荷（第１および第２のＭＩＳＦＥＴ領域２、３がｎ型である場合は電子、ｐ型である場合は正孔）の移動度を向上させることができる。
【００２３】
具体的には、例えば、半導体基板６の主面が｛１００｝面であり、第１および第２のＭＩＳＦＥＴ領域２、３のチャネル方向が半導体基板６の＜１１０＞または＜１００＞軸方向に平行である場合、チャネル領域２３、３３にチャネル方向に平行な方向の圧縮応力を印加することにより、正孔の移動度を向上させることができる。このため、第１および第２のＭＩＳＦＥＴ領域２、３がｐ型である場合に、動作速度を向上させることができる。一方、チャネル領域２３、３３にチャネル方向に平行な方向の引張応力を印加することにより、電子の移動度を向上させることができる。このため、第１および第２のＭＩＳＦＥＴ領域２、３がｎ型である場合に、動作速度を向上させることができる。
【００２４】
また、応力膜５は、第１および第２のＭＩＳＦＥＴ領域２、３のチャネル領域２３、３３をチャネル方向に垂直な方向に挟む位置に形成された円形の開孔部５０を有する。なお、開孔部５０のレイアウトは図１、図３において示したものに限られない。例えば、図１、図３においては、第１および第２のＭＩＳＦＥＴ領域２、３がチャネル幅方向に隣接して形成されているため、第１および第２のＭＩＳＦＥＴ領域２、３の間に形成された１つの開孔部５０を第１および第２のＭＩＳＦＥＴ領域２、３において共用しているが、個別に設けてもよい。
【００２５】
図４は、応力膜が圧縮応力膜である場合に生じる応力を模式的に示した上面図である。図４は、第１および第２のＭＩＳＦＥＴ領域２、３がｐ型であり、応力膜として圧縮応力膜５ａを用いた場合の半導体装置１を示す。なお、図４においては第１のＭＩＳＦＥＴ領域２を図示するが、第２のＭＩＳＦＥＴ領域３についても同様である。
【００２６】
本実施の形態においては、図４に示すように、圧縮応力膜５ａに開孔部５０が形成されているため、開孔部５０周辺に発生する圧縮応力３０ａが開孔部５０を迂回するように方向を変え、チャネル領域２３、３３に集中する。このため、開孔部５０が形成されない場合と比較して、チャネル領域２３、３３に印加される圧縮応力の総量を増加させることができ、電荷（正孔）の移動度をより向上させて、ｐ型の第１および第２のＭＩＳＦＥＴ領域２、３の動作速度を向上させることができる。
【００２７】
図５は、応力膜が引張応力膜である場合に生じる応力を模式的に示した上面図である。図５は、第１および第２のＭＩＳＦＥＴ領域２、３がｎ型であり、応力膜として引張応力膜５ｂを用いた場合の半導体装置１を示す。なお、図５においては第１のＭＩＳＦＥＴ領域２を図示するが、第２のＭＩＳＦＥＴ領域３についても同様である。
【００２８】
本実施の形態においては、図５に示すように、引張応力膜５ｂに開孔部５０が形成されているため、開孔部５０周辺に発生する引張応力３０ｂが開孔部５０を迂回するように方向を変え、チャネル領域２３、３３に集中する。このため、開孔部５０が形成されない場合と比較して、チャネル領域２３、３３に印加される引張応力の総量を増加させることができ、電荷（電子）の移動度をより向上させて、ｎ型の第１および第２のＭＩＳＦＥＴ領域２、３の動作速度を向上させることができる。
【００２９】
（第１の実施の形態の効果）
この第１の実施の形態によれば、応力膜５に開孔部５０を形成することにより、応力の働く方向をチャネル領域２３、３３に集中するように制御することができる。これにより、半導体装置１の動作速度を向上させることができる。
【００３０】
〔第２の実施の形態〕
本発明の第２の実施の形態は、開孔部５０の形状および配置において第１の実施の形態と異なる。なお、他の部分の構成や各部の材料等、第１の実施の形態と同様の点については、説明を省略する。
【００３１】
図６は、本発明の第２の実施の形態に係る半導体装置の上面図である。また、図７は、本発明の第２の実施の形態に係る半導体装置の応力膜の図示を省略した上面図である。
【００３２】
この半導体装置１は、素子分離領域４により電気的に分離された第１のＭＩＳＦＥＴ領域２および第２のＭＩＳＦＥＴ領域３、第１のＭＩＳＦＥＴ領域２および第２のＭＩＳＦＥＴ領域３上に形成された応力膜５を有する。
【００３３】
第１のＭＩＳＦＥＴ領域２には、２つのＭＩＳＦＥＴが含まれる。これらの２つのＭＩＳＦＥＴは、半導体基板６上に形成されたゲート構造２１、半導体基板６内に形成されたウェル２０、ウェル２０内に形成されたソース領域２２ａおよびドレイン領域２２ｂ、半導体基板６内のソース領域２２ａおよびドレイン領域２２ｂに挟まれた領域に形成されたチャネル領域２３、ソース領域２２ａおよびドレイン領域２２ｂを上層の配線（図示しない）に接続するコンタクト２４をそれぞれ有するが、ドレイン領域２２ｂおよびドレイン領域２２ｂ上に形成されたコンタクト２４を共用している。
【００３４】
第１のＭＩＳＦＥＴ領域３には、２つのＭＩＳＦＥＴが含まれる。これらの２つのＭＩＳＦＥＴは、半導体基板６上に形成されたゲート構造３１、半導体基板６内に形成されたウェル３０、ウェル３０内に形成されたソース領域３２ａおよびドレイン領域３２ｂ、半導体基板６内のソース領域３２ａおよびドレイン領域３２ｂに挟まれた領域に形成されたチャネル領域３３、ソース領域３２ａおよびドレイン領域３２ｂを上層の配線（図示しない）に接続するコンタクト３４をそれぞれ有するが、ドレイン領域３２ｂおよびドレイン領域３２ｂ上に形成されたコンタクト３４を共用している。
【００３５】
応力膜５は、第１および第２のＭＩＳＦＥＴ領域２、３のそれぞれ２つのチャネル領域２３、３３をチャネル方向に垂直な方向に挟む位置に形成された開孔部５０を有する。なお、開孔部５０のレイアウトは図６において示したものに限られない。例えば、図６においては、第１および第２のＭＩＳＦＥＴ領域２、３のそれぞれ２つのチャネル領域２３、３３が１組の開孔部５０を共用しているが、それぞれ２つのチャネル領域２３、３３に個別に設けてもよい。また、２つのＭＩＳＦＥＴがドレイン領域２２ｂ、３２ｂを共用せずに独立に形成され、チャネル方向に隣接している場合であっても、１組の開孔部５０を共用することができる。
【００３６】
（第２の実施の形態の効果）
この第２の実施の形態によれば、１組の開孔部５０を複数のＭＯＳＦＥＴで共用することができる。
【００３７】
〔第３の実施の形態〕
本発明の第３の実施の形態は、応力膜５に開孔部５０の代わりに薄膜部５１が形成されている点において第１の実施の形態と異なる。なお、他の部分の構成や各部の材料等、第１の実施の形態と同様の点については、説明を省略する。
【００３８】
図８は、本発明の第３の実施の形態に係る半導体装置の断面図である。図８に示される断面は、図３の断面に対応している。
【００３９】
第１の実施の形態に係る半導体装置１の応力膜５に形成された開孔部５０は、応力膜５の所定の領域を応力膜５下の素子分離領域４等が露出するまで除去することにより形成される。一方、薄膜部５１は、応力膜５の所定の領域のエッチングを応力膜５下の素子分離領域４等が露出しない程度にとどめ、膜厚の薄い領域を形成することにより形成される。
【００４０】
（第３の実施の形態の効果）
この第３の実施の形態によれば、開孔部５０の代わりに薄膜部５１を形成した場合においても、第１の実施の形態と同様の効果が得られる。
【００４１】
〔他の実施の形態〕
なお、本発明は、上記各実施の形態に限定されず、発明の趣旨を逸脱しない範囲内において種々変形実施が可能である。例えば、開孔部５０および薄膜部５１の形状は上記各実施の形態において示したものに限られず、図８および図９に示したような多角形状であってもよい。
【００４２】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態に係る半導体装置の上面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の応力膜の図示を省略した上面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の図１の鎖線III−IIIにおける切断面を図中の矢印の方向に見た断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の応力膜が圧縮応力膜である場合に生じる応力を模式的に示した上面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の応力膜が引張応力膜である場合に生じる応力を模式的に示した上面図である。
【図６】本発明の第２の実施の形態に係る半導体装置の上面図である。
【図７】本発明の第２の実施の形態に係る半導体装置の応力膜の図示を省略した上面図である。
【図８】本発明の第３の実施の形態に係る半導体装置の断面図である。
【図９】本発明の他の実施の形態に係る半導体装置の上面図である。
【図１０】本発明の他の実施の形態に係る半導体装置の上面図である。
【符号の説明】
【００４４】
１    半導体装置
２    第１のＭＩＳＦＥＴ領域
３    第２のＭＩＳＦＥＴ領域
４    素子分離領域
５    応力膜
５ａ    圧縮応力膜
５ｂ    引張応力膜
６    半導体基板
２３、３３    チャネル領域
５０    開孔部
５１    薄膜部
【図１】
2008218574.tif 000003
【図２】
2008218574.tif 000004
【図３】
2008218574.tif 000005
【図４】
2008218574.tif 000006
【図５】
2008218574.tif 000007
【図６】
2008218574.tif 000008
【図７】
2008218574.tif 000009
【図８】
2008218574.tif 000010
【図９】
2008218574.tif 000011
【図１０】
2008218574.tif 000012