(57)【要約】      （修正有）【課題】ビアを用いた多層配線相互間の接続において、電流容量が十分に確保でき、多層配線相互間の信号遅延を防ぐことができ、かつ加工も容易なビアを形成する半導体集積回路装置を提供する。【解決手段】第１の配線１１、及び第１の配線１１とは異なる層に形成された第２の配線１２、を相互に接続するビア１３を具備し、このビアの平面形状は、円形と方形とを組み合わせた長円パターンとする。これにより大きな接続面積が得られ電流容量が十分に確保できるとともに、フォーカスマージンと加工マージンが上がり形成が容易となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の配線及び第１の配線とは異なる層に形成された第２の配線相互を接続するビアを具備し、前記ビアは、円形と方形とを組み合わせた平面パターンを有することを特徴とする半導体集積回路装置。
【請求項２】
前記ビアは、円形のパターンを水平方向に移動させたときの軌跡となる平面パターンを有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１、第２の配線のいずれか一方は、半導体チップの辺に対して平行する方向に延長されている配線であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記第１、第２の配線のいずれか一方は、半導体チップの辺に対して斜め方向に延長されている配線であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記第１、第２の配線及びビアは、半導体チップ上においてある動作速度以上で動作することが要求される回路が形成されているエリアに配置されていることを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体集積回路装置に係り、特に多層配線相互を接続するビア（Via）の平面パターンの形状の改良に関する。
【背景技術】
【０００２】
半導体集積回路装置における多層配線相互の接続は、通常、ビアを用いて行われている。最近のデザインルールの縮小化に伴い、ビアの大きさも配線間の距離の２乗に比例して小さくなることから、電流の供給が困難な箇所では、ビアが２個並設された２重ビア構造のものを設計ルールとして用いている。さらに微細化が進むにつれて、ビアの形状が微細化し、さらには３重、４重ビア構造として形成していく可能性がある。しかし、ビアの形状の微細化に伴い、製造上、例えば配線パターンの形成、加工上、ビアホール（Via hole）の形成が困難になるという問題が発生する。さらに、複数のビアにより２つの配線相互で電源供給を行う場合には、配線における電源供給方法を複雑化させ、配線における遅延を発生させる可能性がある。
【０００３】
なお、特許文献１には、半導体集積回路装置上の素子間に配線を行う際、各素子の配置位置に基づいて各素子間に信号を配線して配線経路を決定し、配線経路上の信号の伝播遅延が所定の範囲を満たしているかを判断し、所定の範囲を満たしていない場合には、配線経路上のビアのスルーホールの個数、面積またはその両方を、伝播遅延が所定の範囲を満たすように変更する配線方法が開示されている。
【特許文献１】特許第３３５２８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記のような事情を考慮してなされたものであり、その目的は、多層配線相互間の電流容量が十分に確保でき、かつ多層配線相互間の信号遅延を防ぐことができ、容易に加工も可能な半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の半導体集積回路装置は、第１の配線及び第１の配線とは異なる層に形成された第２の配線相互を接続するビアを具備し、前記ビアは、円形と方形とを組み合わせた平面パターンを有することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、多層配線相互間の電流容量が十分に確保でき、かつ多層配線相互間の信号遅延を防ぐことができ、容易に加工も可能な半導体集積回路装置が提供できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明を実施の形態により説明する。
【０００８】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路装置における多層配線構造の一部の構成を示しており、図１（ａ）は断面図、図１（ｂ）はパターン平面図である。第１の配線１１の上部には、第１の配線１１とは異なる層の第２の配線１２が形成されている。なお、本例では、第１の配線１１は図中の左右方向に延長され、第２の配線１２は第１の配線１１と直交する方向に延長されているが、これに限定されるものではない。第１、第２の配線１１、１２はビア１３を介して相互に接続されている。ビア１３は、図１（ｂ）に示すように、円形と方形とを組み合わせた平面パターン、具体的には、図２に示すように、円形のパターンを水平方向に移動させたときの軌跡となるような平面パターン（以下、長円パターンと称する）を有する。
【０００９】
図１に示すような多層配線構造を有する半導体集積回路装置では、第１、第２の配線１１、１２が、円形と方形とを組み合わせた長円パターンを有するビア１３を介して相互に接続されているので、通常の円形のビアを用いて接続する場合に比べて大きな接続面積を確保することができる。この結果、配線相互間の電流容量を十分に確保でき、配線相互間の信号遅延を防ぐことができる。
【００１０】
さらに、製造時、ビア１３を形成する際、ビア１３は元々、円形のパターンが水平方向にずれた平面パターンを有しているので、円形のパターンを有する通常のビアを形成する場合と比べて、フォーカスマージンが上がり、加工マージンも上がって、容易に加工が可能である。
【００１１】
図３（ａ）〜（ｃ）は、本実施形態に係る半導体集積回路装置におけるビア１３の種々の平面パターンを、ほぼ同等の電流容量を持つ従来構造のビアと共に示すパターン平面図である。図３（ａ）は円形の平面パターンを有する通常のビアが２個並設された２重ビア構造とほぼ同等の電流容量を持つビア１３であり、図３（ｂ）は円形の平面パターンを有する通常のビアが３個並設された３重ビア構造とほぼ同等の電流容量を持つビア１３であり、図３（ｃ）は円形の平面パターンを有する通常のビアが４個並設された４重ビア構造とほぼ同等の電流容量を持つビア１３である。
【００１２】
図３に示すように、本実施形態では、円形のパターンを水平方向に移動させる距離を異ならせることにより、ビアの必要とする電流容量を確保することができる。従って、ビアの平面パターンはこの限りではない。
【００１３】
また、上記のように円形と方形とを組み合わせた長円パターンを有するビアが形成される第１、第２の配線は、図４のパターン平面図に示すように、半導体チップの辺（図示せず）に対して平行する方向に延長されている配線であってもよい。すなわち、第１、第２の配線のいずれか一方は、半導体チップの辺に対して平行する方向に延長されている配線である。また、図５のパターン平面図に示すように、半導体チップの辺（図示せず）に対して平行する方向に延長されている配線に対して、本実施形態のような円形と方形とを組み合わせた長円パターンを有するビア１３と、円形のパターンを有する通常のビア１４とを混在して形成してもよい。
【００１４】
図４及び図５に示すように、円形と方形とを組み合わせた長円パターンを有するビア及び配線は、半導体チップ上においてある動作速度以上で動作することが要求される回路、例えば１２．５ＭＨｚ以上の動作が要求される回路が形成されているエリア、例えばプロセッシングユニットが形成されているエリアに配置すれば、信頼性上の観点から好適である。
【００１５】
さらに、上記のように円形と方形とを組み合わせた長円パターンを有するビアが形成される第１、第２の配線は、図６のパターン平面図に示すように、半導体チップの辺（図示せず）に対して斜め方向に延長されている配線であってもよい。すなわち、第１、第２の配線のいずれか一方は、半導体チップの辺に対して斜め方向に延長されている配線である。この場合にも、図７に示すように、半導体チップの辺に対して斜め方向に延長されている配線に対して、本実施形態のような円形と方形とを組み合わせた長円パターンを有するビア１３と、円形のパターンを有する通常のビア１４とを混在して形成してもよい。
【００１６】
またさらに、上記のように円形と方形とを組み合わせた長円パターンを有するビアが形成される第１、第２の配線は、図８のパターン平面図に示すように、半導体チップの辺（図示せず）に対して平行する方向に延長されている配線及び半導体チップの辺に対して斜め方向に延長されている配線の両方であってもよい。すなわち、第１、第２の配線は、半導体チップの辺に対して平行する方向に延長されている配線及び半導体チップの辺に対して斜め方向に延長されている配線である。この場合にも、図９に示すように、半導体チップの辺に対して平行する方向に延長されている配線及び半導体チップの辺に対して斜め方向に延長されている配線に対して、本実施形態のような円形と方形とを組み合わせた長円パターンを有するビア１３と、円形のパターンを有する通常のビア１４とを混在して形成してもよい。
【００１７】
図１０は、ビアを用いて２つの配線間を接続する際のビアホール径（HOLE径）（μｍ）と歩留まり（％）との関係を、従来の円形のビア（One Hole）及び２重ビア（Two Hole）を用いた場合と、本実施形態のような円形と方形とを組み合わせた長円パターンを有するビア（Long Hole）を用いた場合とで、実際に測定した結果をまとめて示したものであり、図１１はこの結果を特性曲線として示したものである。なお、本実施形態の長円パターンの水平方向の寸法は、図１１中に示すようにホール径（元の円形のビアの直径）の例えば１．５倍にされている。
【００１８】
図１０及び図１１から明らかなように、本実施形態の長円パターンを有するビアを用いた場合には、ホール径が０．２〜０．０６μｍの全ての範囲に渡って９６（％）以上の歩留まりが得られている。これに対して、従来の２重ビア（Two Hole）の場合には、ホール径が０．１μｍよりも小さくなると、歩留まりが極端に低下している。さらに、従来の円形のビア（One Hole）の場合には、ホール径が０．１３μｍよりも小さくなると、歩留まりが極端に低下している。
【００１９】
すなわち、本実施形態の長円パターンの水平方向の寸法をホール径（元の円形のビアの直径）の１．５倍以上とすれば、十分な効果、つまり配線相互間の電流容量を十分に確保でき、配線相互間の信号遅延を防ぐことができる。なお、従来の円形のビア（One Hole）を形成する際に、焦点のズレなどの影響により、実際に形成されるビアは円形とはならずに歪んだ形状となる場合があるが、少なくとも元の円形のビアの直径の１．５倍以上はずれることはない。
【００２０】
（第２の実施形態）
図１２は、本発明の第２の実施形態に係る半導体集積回路装置の半導体チップの平面図である。本実施形態では、半導体チップ２０上の１箇所のエリア２１内にのみ、図４乃至図９のいずれかに示すような長円パターンを有するビアを配置形成するようにしたものである。
【００２１】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係る半導体集積回路装置の半導体チップの平面図である。本実施形態では、半導体チップ２０上の２箇所のエリア２１内にのみ、図４乃至図９のいずれかに示すような長円パターンを有するビアを配置形成するようにしたものである。
【００２２】
（第４の実施形態）
図１４は、本発明の第４の実施形態に係る半導体集積回路装置の半導体チップの平面図である。本実施形態では、半導体チップ２０上の３箇所以上（本例では４箇所）のエリア２１内にのみ、図４乃至図９のいずれかに示すような長円パターンを有するビアを配置形成するようにしたものである。
【００２３】
（第５の実施形態）
図１５は、本発明の第５の実施形態に係る半導体集積回路装置の半導体チップの平面図である。本実施形態では、半導体チップ２０上の全エリア２２内に、図４乃至図９のいずれかに示すような長円パターンを有するビアを配置形成するようにしたものである。
【００２４】
（第６の実施形態）
図１６は、本発明の第６の実施形態に係る半導体集積回路装置の多層配線構造を概略的に示す斜視図である。本実施形態では、多層の配線層（本例では６層）のうち、基板表面側の下位層の２層の配線層３０に形成されている配線相互を接続するビアとして、第２乃至第５の各実施形態のいずれか１つの構造を有するビアを配置形成するようにしたものである。
【００２５】
（第７の実施形態）
図１７は、本発明の第７の実施形態に係る半導体集積回路装置の多層配線構造を概略的に示す斜視図である。本実施形態では、多層の配線層（本例では６層）のうち、基板表面側の下位層の２層の配線層３０、及びその上層である中間層２層の配線層３１を含むこれら複数層（４層）の配線層に形成されている配線相互を接続するビアとして、第２乃至第５の各実施形態のいずれか１つの構造を有するビアを配置形成するようにしたものである。なお、この場合にも、配線層相互間のビアは図示を省略している。
【００２６】
（第８の実施形態）
図１８は、本発明の第８の実施形態に係る半導体集積回路装置の多層配線構造を概略的に示す斜視図である。本実施形態では、多層の配線層（本例では６層）のうち、基板表面側の下位層の２層の配線層３０、その上層である中間層２層の配線層３１、および上位層２層の配線層３２を含む全ての層（６層）の配線層に形成されている配線相互を接続するビアとして、第２乃至第５の各実施形態のいずれか１つの構造を有するビアを配置形成するようにしたものである。なお、この場合にも、配線層相互間のビアは図示を省略している。
【００２７】
なお、上記第６乃至第８の各実施形態では、６層の多層配線構造を有する半導体集積回路装置にこの発明を実施する場合について説明した。しかし、配線層の数は６層に限定されるものではなく、それ以上の配線層を有する多層配線構造の半導体集積回路装置に実施できることはもちろんである。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る半導体集積回路装置における多層配線構造の一部の構成を示す断面図及びパターン平面図。
【図２】図１中のビアの平面パターン形状を説明するためのパターン平面図。
【図３】図１中のビアの種々の平面パターンを示すパターン平面図。
【図４】図１中のビアが形成される配線の一例を示すパターン平面図。
【図５】図１中のビアが形成される配線の一例を示すパターン平面図。
【図６】図１中のビアが形成される配線の一例を示すパターン平面図。
【図７】図１中のビアが形成される配線の一例を示すパターン平面図。
【図８】図１中のビアが形成される配線の一例を示すパターン平面図。
【図９】図１中のビアが形成される配線の一例を示すパターン平面図。
【図１０】ビアを用いて２つの配線間を接続する際のビアホール径と歩留まりとの関係を、従来のビアを用いた場合と本実施形態のビアを用いた場合とで実際に測定した結果をまとめて示す図。
【図１１】図１０の測定結果を示す特性図。
【図１２】本発明の第２の実施形態に係る半導体集積回路装置の半導体チップの平面図。
【図１３】本発明の第３の実施形態に係る半導体集積回路装置の半導体チップの平面図。
【図１４】本発明の第４の実施形態に係る半導体集積回路装置の半導体チップの平面図。
【図１５】本発明の第５の実施形態に係る半導体集積回路装置の半導体チップの平面図。
【図１６】本発明の第６の実施形態に係る半導体集積回路装置の多層配線構造を概略的に示す斜視図。
【図１７】本発明の第７の実施形態に係る半導体集積回路装置の多層配線構造を概略的に示す斜視図。
【図１８】本発明の第８の実施形態に係る半導体集積回路装置の多層配線構造を概略的に示す斜視図。
【符号の説明】
【００２９】
１１…第１の配線、１２…第２の配線、１３…ビア、２０…半導体チップ、２１…半導体チップ上のエリア、２２…半導体チップ上の全エリア、３０…下位層の配線層、３１…中間層の配線層、３２…上位層の配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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