(57)【要約】【課題】シリコン基板よりバンドギャップが大きい基板に、動作電圧が互いに大きく異なる２種類のトランジスタを混載することができる半導体装置を提供する。【解決手段】本発明に係る半導体装置は、ＳｉＣ基板１に形成された第１のトランジスタと、第１のトランジスタ及びＳｉＣ基板１の上方に形成された第１の層間絶縁膜１１と、第１の層間絶縁膜１１上に形成された結晶化シリコン膜２０と、結晶化シリコン膜２０に形成された第２のトランジスタとを具備する。第１のトランジスタの動作電圧は、例えば１００Ｖ〜１０００Ｖであり、第２のトランジスタの動作電圧は、例えば３Ｖ〜５Ｖである。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第１のトランジスタと、
前記第１のトランジスタ及び前記半導体基板の上又は上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記半導体基板とは異なる材料により形成された半導体膜と、
前記半導体膜に形成された第２のトランジスタと、
を具備する半導体装置。
【請求項２】
前記半導体膜は、前記半導体基板よりバンドギャップが小さい半導体から形成されている請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、シリコンよりバンドギャップが大きい半導体から形成されており、
前記半導体膜はシリコン膜である請求項２に記載の半導体装置。
【請求項４】
前記半導体膜及び前記第２のトランジスタ上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された配線と、
を具備し、
前記第１のトランジスタと前記第２のトランジスタは、少なくとも、前記配線、前記第２の層間絶縁膜に埋め込まれた導電プラグ、及び前記第１の層間絶縁膜に埋め込まれた導電プラグを介して互いに電気的に接続している請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の層間絶縁膜の上面に形成された凹部を具備し、
前記半導体膜は、一部が前記凹部に埋め込まれている請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１のトランジスタはパワー回路の一部であり、
前記第２のトランジスタは前記パワー回路を制御する制御回路の一部である請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板に第１のトランジスタを形成する工程と、
前記第１のトランジスタ及び前記半導体基板の上又は上方に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、前記半導体基板とは異なる材料により構成される半導体膜を形成する工程と、
前記半導体膜に第２のトランジスタを形成する工程と、
を具備する半導体装置の製造方法。
【請求項８】
前記半導体膜を形成する工程は、
前記第１の絶縁膜の上面に凹部を形成する工程と、
前記第１の層間絶縁膜上及び前記凹部内に多結晶状態の半導体膜を形成する工程と、
前記多結晶状態の半導体膜をアニールすることにより、前記凹部内に位置する前記半導体膜を起点として前記第１の層間絶縁膜上に位置する前記半導体膜を結晶化させる工程と、
を具備する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記層間絶縁膜を形成する工程と、前記半導体膜を形成する工程の間に、前記層間絶縁膜を平坦化する工程を具備する請求項７又は８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作電圧が互いに異なる２種類のトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高効率なパワー回路用トランジスタを作製するためには、シリコン基板では限界が見えてきており、このため、ＳｉＣ基板やＧａＮ基板など、シリコンよりバンドギャップが大きい半導体を用いた基板を使用したパワー回路用トランジスタの開発が進められている（特許文献１参照）。
【０００３】
シリコンよりバンドギャップが大きい半導体を基板として用いた場合、基板の特性が従来のシリコン基板と異なる。例えば不純物の拡散係数が格段に小さい。このため、トランジスタの形成工程がシリコン基板にトランジスタを形成する工程と異なる。例えば、不純物導入後の活性化処理及び不純物導入時に生じた基板表面の欠陥回復のための熱処理が高温になる。また、パワー回路用トランジスタを作製するためには高耐圧な素子分離を行う必要があり、素子分離構造が大きくなる。
【０００４】
また、シリコンよりバンドギャップが大きい半導体を基板に形成したトランジスタは、低電圧で動作させることは困難である。このため、制御回路用トランジスタをパワー回路用トランジスタ用の基板に形成することは難しく、制御回路はパワー回路用トランジスタと別の基板に形成されていた。
【０００５】
【特許文献１】特開２００４−３２７７８２号公報（第６０段落、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、シリコンよりバンドギャップが大きい半導体を基板として用いた場合、低電圧で動作するトランジスタを基板に形成することは難しかった。このため、制御回路はパワー回路用トランジスタと別の基板に形成されており、その結果、半導体装置が大型化していた。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、例えばシリコン基板よりバンドギャップが大きい基板に、動作電圧が互いに異なる２種類のトランジスタを混載することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板に形成された第１のトランジスタと、
前記第１のトランジスタ及び前記半導体基板の上又は上方に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記半導体基板とは異なる材料により形成された半導体膜と、
前記半導体膜に形成された第２のトランジスタとを具備する。
【０００９】
この半導体装置において、前記第１のトランジスタは前記半導体基板に形成されており、前記第２のトランジスタは、前記第１の層間膜上に位置する前記半導体膜に形成されている。前記半導体膜は、前記半導体基板とは異なる材料により形成されている。このため、前記半導体基板（例えばシリコン基板よりバンドギャップが大きい基板）に、動作電圧が互いに異なる（例えば１００Ｖ〜１０００Ｖと３〜５Ｖ）前記第１及び第２のトランジスタを混載することができる。
【００１０】
前記半導体膜は、例えば前記半導体基板よりバンドギャップが小さい半導体から形成されている。具体的には、前記半導体基板は、例えばシリコンよりバンドギャップが大きい半導体から形成されており、前記半導体膜は、例えばシリコン膜である。
【００１１】
前記半導体膜及び前記第２のトランジスタ上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された配線とを具備してもよい。この場合、前記第１のトランジスタと前記第２のトランジスタは、少なくとも、前記配線、前記第２の層間絶縁膜に埋め込まれた導電プラグ、及び前記第１の層間絶縁膜に埋め込まれた導電プラグを介して互いに電気的に接続している。
【００１２】
前記第１の層間絶縁膜の上面に形成された凹部を具備し、前記半導体膜は、一部が前記凹部に埋め込まれていてもよい。前記第１のトランジスタは、例えばパワー回路の一部であり、前記第２のトランジスタは、例えば前記パワー回路を制御する制御回路の一部である。
【００１３】
本発明に係る半導体装置は、半導体基板に第１のトランジスタを形成する工程と、
前記第１のトランジスタ及び前記半導体基板の上又は上方に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、前記半導体基板とは異なる材料により構成される半導体膜を形成する工程と、
前記半導体膜に第２のトランジスタを形成する工程とを具備する。
【００１４】
前記半導体膜を形成する工程は、例えば、前記第１の絶縁膜の上面に凹部を形成する工程と、前記第１の層間絶縁膜上及び前記凹部内に多結晶状態の半導体膜を形成する工程と、前記多結晶状態の半導体膜をレーザーアニールすることにより、前記凹部内に位置する前記半導体膜を起点として前記第１の層間絶縁膜上に位置する前記半導体膜を結晶化させる工程とを具備する。前記層間絶縁膜を形成する工程と、前記半導体膜を形成する工程の間に、前記層間絶縁膜を平坦化する工程を具備してもよい。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本方法によって製造される半導体装置は、例えば電源モジュールやモータードライバーであり、ＳｉＣ基板１にパワー回路の一部であるパワー用トランジスタを有しており、かつＳｉＣ基板１の上方に形成されたシリコン層に制御回路の一部となる制御用トランジスタを有している。パワー用トランジスタと制御用トランジスタは、互いに動作電圧が異なる。
【００１６】
まず図１（Ａ）に示すように、ＳｉＣ基板１に溝を形成し、この溝に素子分離膜２（例えばプラズマ酸化膜）を埋め込む。次いでＳｉＣ基板１を熱酸化する。これによりＳｉＣ基板１にはゲート絶縁膜３が形成される。ゲート絶縁膜３の厚さは、後述するゲート絶縁膜２３より厚く、例えば２００ｎｍ〜４００ｎｍである。次いで、ゲート絶縁膜２３上及び素子分離膜２にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、高温（例えば５００℃）下でＳｉＣ基板１に不純物を導入し、その後、不純物を活性化するための熱処理（例えば１７００℃）を行う。これによりＳｉＣ基板１には、ソース及びドレインとなる不純物領域７が形成される。その後、レジストパターンを除去する。次いで、ゲート絶縁膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これによりゲート絶縁膜３上には、ゲート電極４が形成される。
このようにしてＳｉＣ基板１には、パワー回路用トランジスタが形成される。パワー回路用トランジスタの耐圧は、例えば１００Ｖ以上１０００Ｖ以下である。
【００１７】
次いで、パワー回路用トランジスタ上及び素子分離膜２上に、層間絶縁膜８を形成し、層間絶縁膜８の表面をＣＭＰ法により平坦化する。次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８には、不純物領域７上に位置する接続孔及びゲート電極４上に位置する接続孔が形成される。その後、レジストパターンを除去する。
【００１８】
次いで、これら接続孔内及び層間絶縁膜８上にタングステン膜をＣＶＤ法により形成し、層間絶縁膜８上に位置するタングステン膜をＣＭＰ法により除去する。これにより層間絶縁膜８には、ゲート電極４上に位置するタングステンプラグ９ａ、及び不純物領域７上に位置するタングステンプラグ９ｂ，９ｃが形成される。
【００１９】
次いで、タングステンプラグ９ａ，９ｂ，９ｃ上及び層間絶縁膜８上にＡｌ合金膜を形成する。次いでＡｌ合金膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これによりＡｌ合金膜は選択的に除去され、タングステンプラグ９ａに接続するＡｌ合金配線１０ａ、タングステンプラグ９ｂに接続するＡｌ合金配線１０ｂ、及びタングステンプラグ９ｃ上に位置するＡｌ合金パターン１０ｃが、層間絶縁膜８上に形成される。その後、レジストパターンを除去する。
【００２０】
次いで、Ａｌ合金配線１０ａ，１０ｂ上及び層間絶縁膜８上に、層間絶縁膜１１を形成し、層間絶縁膜１１の表面をＣＭＰ法により平坦化する。次いで、層間絶縁膜１１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜１１をドライエッチングする。これにより層間絶縁膜１１には、タングステンプラグ９ｃ上に位置する接続孔が形成される。次いで、接続孔内及び層間絶縁膜１１上にタングステン膜をＣＶＤ法により形成し、層間絶縁膜１１上に位置するタングステン膜をＣＭＰ法により除去する。これにより層間絶縁膜１１には、Ａｌ合金パターン１０ｃ上に位置するタングステンプラグ１５ａが形成される。タングステンプラグ１５ａは、タングステンプラグ９ｃの上方以外の部分に形成されても良い。その後、レジストパターンを除去する。
【００２１】
次いで、タングステンプラグ１５ａ上及び層間絶縁膜１１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてマスクとして層間絶縁膜１１をドライエッチングする。これにより層間絶縁膜１１には、孔状の凹部１１ａが複数形成される。その後、レジストパターンを除去する。凹部１１ａの直径は、例えば１００ｎｍである。なお、複数の凹部１１ａを形成した後、多結晶シリコン膜を形成する前に、凹部１１ａ内に窒化シリコン膜を形成して凹部１１ａの直径を小さくしても良い。
【００２２】
次いで図１（Ｂ）に示すように、タングステンプラグ１５ａ上、層間絶縁膜１１上及び複数の凹部１１ａ内に、多結晶シリコン膜をＣＶＤ法により形成する。多結晶シリコン膜の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。次いで、多結晶シリコン膜にレーザ（例えば波長３０８ｎｍのＸｅＣｌパルスレーザーなどのエキシマレーザで、パルス幅３０ナノ秒、エネルギー密度０．４〜１．５Ｊ／ｃｍ２）を照射することにより多結晶シリコン膜のうち層間絶縁膜１１上及び凹部１１ａの上部に位置する部分を溶融し、かつハロゲンランプでアニールして徐々に凝固させる。
【００２３】
この凝固過程は、複数の凹部１１ａの底部内に位置する部分それぞれを起点として始まる。凝固過程の初期段階では、凹部１１ａの底部においていくつかの結晶粒が発生しえるが、凹部１１ａの直径をこれら結晶粒の直径と略同じか少し小さい程度にしておくことにより、凹部１１ａの上面では、一個の結晶粒が露出するようになる。そして、ハロゲンランプでのアニール条件を適宜調節する。これにより層間絶縁膜１１上に位置している部分において、シリコンの凝固は、複数の凹部１１ａそれぞれの上面に露出している結晶粒それぞれを種結晶とした単結晶成長となる。これにより層間絶縁膜１１上で溶融したシリコンは、複数の凹部１１ａ内に位置する部分を起点として略単結晶化し、複数の略単結晶の集合体である結晶化シリコン膜２０になる。
【００２４】
なお、多結晶シリコン膜を溶融する工程において、凹部１１ａ内に位置する部分も完全に溶融する場合もありえるが、この場合においても凹部１１ａ内に位置する部分が先に冷却される為、シリコンの凝固は凹部１１ａの底部で先に始まり、その結果、結晶化シリコン膜２０を得ることができる。
その後、結晶化シリコン膜２０の表面をＣＭＰ法により平坦化する。
【００２５】
次いで図１（Ｃ）に示すように、結晶化シリコン膜２０上にパッド酸化膜（図示せず）及び窒化シリコン膜（図示せず）を形成し、窒化シリコン膜及びパッド酸化膜に開口パターンを形成する。次いで、窒化シリコン膜をマスクとして結晶化シリコン膜２０をエッチングする。これにより結晶化シリコン膜２０には溝が形成される。次いで、この溝内及び窒化シリコン膜上に酸化シリコン膜を形成する。次いで、窒化シリコン膜をストッパーとしたＣＭＰ研磨を行うことにより、窒化シリコン膜上に位置する酸化シリコン膜を除去する。これにより、結晶化シリコン膜２０には素子分離膜２２が埋め込まれる。素子分離膜２２は、制御回路用トランジスタが形成される素子領域を他の領域から分離している。なお素子領域は、中心部が凹部１１ａの上方に位置させ、一つの略単結晶内に位置させるのが好ましい。その後、窒化シリコン膜及びパッド酸化膜を除去する。
【００２６】
次いで図２（Ａ）に示すように、結晶化シリコン膜２０の表面を熱酸化する。これにより素子領域に位置する結晶化シリコン膜２０には、ゲート絶縁膜２３が形成される。ゲート絶縁膜２３の厚さは、例えば２５ｎｍである。次いで、ゲート絶縁膜２３上及び素子分離膜２２上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これによりゲート絶縁膜２３上には、ゲート電極２４が形成される。
【００２７】
次いで、ゲート電極２４及び素子分離膜２２をマスクとして、結晶化シリコン膜２０に不純物を導入する。これにより結晶化シリコン膜２０には、低濃度不純物領域２６が形成される。次いで、ゲート電極２４上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これによりゲート電極２４の側壁には、サイドウォール２５が形成される。次いでサイドウォール２５、ゲート電極２４、及び素子分離膜２２をマスクとして結晶化シリコン膜２０に不純物を導入する。その後、不純物を活性化するための熱処理を行う。これにより素子領域に位置する結晶化シリコン膜２０には、ソース及びドレインとなる不純物領域２７が形成される。
このようにして結晶化シリコン膜２０の素子領域には、制御回路用トランジスタが形成される。制御回路用トランジスタの動作電圧は、例えば３Ｖ以上５Ｖ以下である。
【００２８】
次いで図２（Ｂ）に示すように、制御回路用トランジスタ上及び素子分離膜２２上に、層間絶縁膜１２を形成する。次いで、層間絶縁膜１２上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜１２及び素子分離膜２２をエッチングする。これにより層間絶縁膜１２には、ゲート電極２４上に位置する接続孔１２ａ、及び不純物領域２７上に位置する接続孔１２ｂが形成され、層間絶縁膜１２及び素子分離膜２２には、タングステンプラグ１５ａの上方に位置する接続孔１２ｃが形成される。その後、レジストパターンを除去する。次いで、層間絶縁膜上に、接続孔１２ｃ上に位置する開口部を有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして結晶化シリコン膜２０をエッチングする。これにより接続孔１２ｃは深くなり、結晶化シリコン膜２０を貫通してタングステンプラグ１５ａに繋がる。
【００２９】
次いで、各接続孔内及び層間絶縁膜１２上にタングステン膜を形成し、層間絶縁膜１２上に位置するタングステン膜をＣＭＰ法により除去する。これにより接続孔１２ａ，１２ｂ，１２ｃ内には、それぞれタングステンプラグ１３ａ，１３ｂ，１３ｃが埋め込まれる。タングステンプラグ１３ａはゲート電極２４に接続し、タングステンプラグ１３ｂは不純物領域２７に接続し、タングステンプラグ１３ｃはタングステンプラグ１５ａに接続する。
【００３０】
次いで、タングステンプラグ１３ａ〜１３ｃそれぞれ上及び層間絶縁膜１２上に、Ａｌ合金膜を形成する。次いでＡｌ合金膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これによりＡｌ合金膜は選択的に除去され、タングステンプラグ１３ａに接続するＡｌ合金配線１４ａ、及びタングステンプラグ１３ｂ，１３ｃを相互に接続するＡｌ合金配線１４ｂが層間絶縁膜１２上に形成される。その後、レジストパターンを除去する。
【００３１】
以上、本発明の第１の実施形態によれば、ＳｉＣ基板１にパワー回路用トランジスタを形成し、その後、層間絶縁膜１１上に結晶化シリコン膜２０を形成している。そして結晶化シリコン膜２０に、制御回路用トランジスタを形成している。このため、ＳｉＣ基板１に、動作電圧が大きく異なるパワー回路用トランジスタ及び制御回路用トランジスタを混載することができる。従って、半導体装置（例えば電源モジュールやモータードライバー）の電力変換効率が高くなり、かつ半導体装置を小型化することができる。
【００３２】
図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、結晶化シリコン膜２０が層間絶縁膜８上に形成されている。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００３３】
まず図３（Ａ）に示すように、ＳｉＣ基板１に素子分離膜２、並びにパワー回路用トランジスタのゲート絶縁膜３、ゲート電極４、及び不純物領域７を形成する。これらの形成方法は第１の実施形態と同様である。次いでパワー回路用トランジスタ上及び素子分離膜２上に層間絶縁膜８を形成し、層間絶縁膜８にタングステンプラグ９ａ，９ｃを埋め込む。これらの形成方法及び埋込方法は、第１の実施形態と同様である。
【００３４】
次いで、層間絶縁膜８に凹部８ａを形成し、さらに、タングステンプラグ９ａ，９ｃ上、凹部８ａ内、及び層間絶縁膜８上に、結晶化シリコン膜２０を形成する。凹部８ａの形成方法は、第１の実施形態において層間絶縁膜１１に凹部１１ａを形成する方法と同様である。結晶化シリコン膜２０の形成方法は第１の実施形態と同様である。
【００３５】
次いで図３（Ｂ）に示すように、結晶化シリコン膜２０に、素子分離膜２２、並びに制御回路用トランジスタのゲート絶縁膜２３、ゲート電極２４、サイドウォール２５、低濃度不純物領域２６、及び不純物領域２７を形成する。これらの形成方法は、第１の実施形態と同様である。
【００３６】
次いで図３（Ｃ）に示すように、層間絶縁膜１２、接続孔１２ａ，１２ｂ，１２ｃ，１２ｄ、タングステンプラグ１３ａ，１３ｂ，１３ｃ，１３ｄ、及びＡｌ合金配線１４ａ，１４ｂ，１４ｃを形成する。これらの形成方法は、第１の実施形態において層間絶縁膜１２、接続孔１２ａ〜１２ｃ、タングステンプラグ１３ａ〜１３ｃ、及びＡｌ合金配線１４ａ，１４ｂを形成する方法と同様である。なお、接続孔１２ｄは接続孔１２ｃと同様の方法により形成される。本実施形態においてタングステンプラグ１３ｃはタングステンプラグ９ｃに接続し、タングステンプラグ１３ｄはタングステンプラグ９ａに接続する。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１の実施形態において、凹部１１ａを形成する前に、タングステンプラグ１５ａを埋め込む接続孔及びタングステンプラグ１５ａを形成しなくても良い。この場合、結晶化シリコン膜２０をエッチングして接続孔１２ｃを深くする工程において、結晶化シリコン膜２０をエッチングした後、引き続いて層間絶縁膜１１をエッチングすることにより、接続孔１２ｃをＡｌ合金パターン１０ｃに達するまで深くする。そして、タングステンプラグ１３ｃを埋め込む工程において、タングステンプラグ１３ｃがＡｌ合金パターン１０ｃ上まで到達し、Ａｌ合金パターン１０ｃに接続する。
【００３８】
また第２の実施形態において、凹部１１ａを形成する前に、タングステンプラグ９ａ，９ｃが埋め込まれる接続孔及びタングステンプラグ９ａ，９ｃを形成しなくても良い。この場合、結晶化シリコン膜２０をエッチングして接続孔１２ｃ，１２ｄを深くする工程において、結晶化シリコン膜２０をエッチングした後、引き続いて層間絶縁膜８及びゲート絶縁膜３をエッチングすることにより、接続孔１２ｃを不純物領域７に達するまで深くし、かつ接続孔１２ｄをゲート電極４に達するまで深くする。そして、タングステンプラグ１３ｃ，１３ｄを埋め込む工程において、タングステンプラグ１３ｃ，１３ｄがそれぞれ不純物領域７，ゲート電極４上まで到達し、不純物領域７，ゲート電極４に接続する。
【００３９】
また、上記した各Ａｌ合金配線の代わりに、Ｃｕ配線を層間絶縁膜に埋め込んでも良い。また、ゲート電極２４及び不純物領域２７の表面にサリサイドを形成しても良い。同様に、ゲート電極４及び不純物領域７の表面にサリサイドを形成してもよい。
【００４０】
またＳｉＣ基板１の代わりにシリコンよりバンドギャップが大きい半導体により形成された基板を用いてもよい。例えば、ＳＯＩ基板上に形成されたＳｉ基板をＳｉＣ化した基板、サファイア基板上に形成されたダイヤモンド基板、又はサファイア基板又はシリコン基板上に形成されたＧａＮ基板を用いてもよい。
【００４１】
また、結晶化シリコン膜２０を形成した後、素子分離膜２２を形成する工程の前に、結晶化シリコン膜２０のうち不用部分を除去しても良い。また、第１及び第２の実施形態において、凹部１１ａ，８ａの代わりに多結晶シリコン膜の結晶化の起点となる部分を設けても良い。
【図面の簡単な説明】
【００４２】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図は図１の次の工程を説明するための断面図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【符号の説明】
【００４３】
１…ＳｉＣ基板、２，２２…素子分離膜、３，２３…ゲート絶縁膜、４，２４…ゲート電極、７，２７…不純物領域、８，１１，１２…層間絶縁膜、８ａ，１１ａ…凹部、９ａ〜９ｃ、１３ａ〜１３ｄ，１５ａ…タングステンプラグ、１０ａ，１０ｂ，１４ａ〜１４ｃ…Ａｌ合金配線、１０ｃ…Ａｌ合金パターン、１２ａ〜１２ｄ…接続孔、２０…結晶化シリコン膜、２５…サイドウォール、２６…低濃度不純物領域
【図１】
2008218786.tif 000003
【図２】
2008218786.tif 000004
【図３】
2008218786.tif 000005