(57)【要約】【課題】対向するゲート電極パターンの間隙をリソグラフィーの限界を超えて狭く形成した上で、両ゲート電極の全体をシリサイド化して閾値を調整可能とする。【解決手段】分離形成すべきゲート電極を連結した一体のパターンとして形成し、ゲート電極を被覆する第１絶縁膜を形成後、第１絶縁膜を平坦化しながら膜厚を減じてゲート電極表面を露出させる。その後、ゲート電極パターンの分離すべき箇所をエッチングにより除去してゲート電極パターンを２つの部分２０，２１に分断する。その上で、開口部全体を第２絶縁膜２２で埋め、両ゲート電極２０，２１及び第２絶縁膜２２上に金属膜２３を形成する。その後、熱処理によって、金属膜２３とシリコンとを反応させて両ゲート電極２０，２１を金属シリサイド化する。その後、７層〜９層のＣｕ配線を両トランジスタ上方に形成する。【選択図】図１５
2008218805.tif 000002
【特許請求の範囲】
【請求項１】
相隣り合う第１及び第２トランジスタとなる領域を画定する素子分離絶縁膜を形成する工程と、
前記第１及び第２トランジスタの領域に一体のパターンとして繋がるゲート電極を、シリコンを主成分とする材料により形成する工程と、
前記ゲート電極を被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜を平坦化し且つその膜厚を減じて、前記ゲート電極の表面を露出させる工程と、
前記ゲート電極の内で両トランジスタ間に位置する一部分を除去して、開口部を設け、以って前記ゲート電極を断線させる工程と、
少なくとも前記開口部を完全に埋め込む第２絶縁膜を形成し、その後に、前記第２絶縁膜の内で前記開口部を充填する部分以外の部分を完全に除去する工程と、
前記ゲート電極断線工程によって形成された第１トランジスタ用ゲート電極及び第２トランジスタ用ゲート電極の各表面上、並びに前記開口部のみを充填する第２絶縁膜の残部の表面上に、全面的に金属膜又は合金膜の何れか一方を形成する工程と、
熱処理を施して、前記金属膜又は前記合金膜と前記第１トランジスタ用ゲート電極及び前記第２トランジスタ用ゲート電極内の各シリコンとを反応させて前記第１トランジスタ用ゲート電極及び前記第２トランジスタ用ゲート電極を共に全体的にシリサイド化する工程と、
を備えることを特徴とする、
半導体装置の製造方法。
【請求項２】
相隣り合う第１及び第２トランジスタとなる領域を画定する素子分離絶縁膜を形成する工程と、
前記第１及び第２トランジスタの領域に一体のパターンとして繋がるゲート電極を、シリコンを主成分とする材料により形成する工程と、
前記ゲート電極を被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜を平坦化し且つその膜厚を減じて、前記ゲート電極の表面を露出させる工程と、
前記ゲート電極の内で両トランジスタ間に位置する一部分を除去して、開口部を設け、以って前記ゲート電極を断線させる工程と、
少なくとも前記開口部を完全に埋め込む第２絶縁膜を形成し、その後に、前記第２絶縁膜の内で前記開口部を充填する部分以外の部分を完全に除去する工程と、
前記ゲート電極断線工程によって形成された第１トランジスタ用ゲート電極の表面上に、全面的に第１金属膜又は第１合金膜の何れか一方を形成する工程と、
第１熱処理を施して、前記第１金属膜又は前記第１合金膜と前記第１トランジスタ用ゲート電極内のシリコンとを反応させて前記第１トランジスタ用ゲート電極を全体的にシリサイド化する工程と、
前記第１熱処理後に、シリサイド化された第１トランジスタ用ゲート電極の表面全体をシリサイド反応防止膜で被覆した上で、前記第２トランジスタ用ゲート電極の表面上に、全面的に第２金属膜又は第２合金膜の何れか一方を形成する工程と、
第２熱処理を施して、前記第２金属膜又は前記第２合金膜と前記第２トランジスタ用ゲート電極内のシリコンとを反応させて前記第２トランジスタ用ゲート電極を全体的にシリサイド化し、その後に前記シリサイド反応防止膜を除去する工程と、
を備えることを特徴とする、
半導体装置の製造方法。
【請求項３】
相隣り合う第１及び第２トランジスタとなる領域を画定する素子分離絶縁膜を形成する工程と、
前記第１及び第２トランジスタの領域に一体のパターンとして繋がるゲート電極を、シリコンを主成分とする材料により形成する工程と、
前記ゲート電極を被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜を平坦化し且つその膜厚を減じて、前記ゲート電極の表面を露出させる工程と、
前記ゲート電極の内で両トランジスタ間に位置する一部分を除去して、開口部を設け、以って前記ゲート電極を断線させる工程と、
少なくとも前記開口部を完全に埋め込む第２絶縁膜を形成し、その後に、前記第２絶縁膜の内で前記開口部を充填する部分以外の部分を完全に除去する工程と、
前記ゲート電極断線工程によって形成された第１トランジスタ用ゲート電極全体の膜厚を、前記ゲート電極断線工程によって形成された第２トランジスタ用ゲート電極全体の膜厚よりも薄くさせる工程と、
膜厚が薄く成った前記第１トランジスタ用ゲート電極の表面上、前記第２トランジスタ用ゲート電極の表面上、及び前記開口部のみを充填する前記第２絶縁膜の残部の表面上に、全面的に、その表面が平坦な金属膜を形成する工程と、
熱処理を施して、前記金属膜と前記第１トランジスタ用ゲート電極及び前記第２トランジスタ用ゲート電極内の各シリコンとを反応させて前記第１トランジスタ用ゲート電極及び前記第２トランジスタ用ゲート電極を共に全体的にシリサイド化する工程と、
を備えることを特徴とする、
半導体装置の製造方法。
【請求項４】
請求項１乃至３の何れか１項に記載の半導体装置の製造方法であって、
前記ゲート電極形成工程は、
凹凸を有する前記ゲート電極の表面を平坦化する工程を更に備えることを特徴とする、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、対向する両ＭＩＳトランジスタの各ゲート電極全体をシリサイド化する（フルシリサイド化：ＦＵＳＩ）ための半導体装置の製造方法に関する。
【背景技術】
【０００２】
デバイスの高集積化に伴い、トランジスタのゲート電極配線のディメンションが益々縮小される。それに伴い、リソグラフィーに対する要求も厳しくなって来ている。トランジスタの微細化は、ゲート長及びゲート幅の縮小だけを意味するものでは無い。互いの独立したトランジスタの間隔も縮小されなければならない。特に、異なる導電型のトランジスタのゲート電極の端部が対向する場合には、リソグラフィーの有限の解像度のため、その間隙の最小値を如何に縮小できるかが、高集積化の大きな課題の１つである。以下、従来のトランジスタの製造工程を記載する。
【０００３】
図２７は、従来のMISFETのゲート加工の工程を示す縦断面図である。半導体基板１中に、シャロートレンチアイソレーション法により、素子分離絶縁膜２を形成する。その後、ゲート絶縁膜３及びポリシリコン膜４を順次に形成し、エッチングマスクとしてリソグラフィー法によりフォトレジスト５を形成する。
【０００４】
次に、ドライエッチング法により、ポリシリコン膜４をパターニングし、個々のトランジスタを構成するゲート電極を形成する。図２８は、２つの独立したトランジスタを形成する場合を示しており、第１ゲート絶縁膜６、第１ゲート電極８、第２ゲート絶縁膜７及び第２ゲート電極９を形成する。図２９は、この工程での平面図であり、図２８は、図２９中のＡ１−Ａ２線に沿った縦断面図に相当する。図２９に於いて、第１及び第２ソースドレイン領域１０、１１は、後の工程において、イオン注入及び活性化アニール処理により形成される。
【０００５】
以降、既知の工程を経て、トランジスタを完成させる。
【０００６】
【特許文献１】特開２００２−３０５２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図３０は、従来のプロセスの課題を示す平面図である。第1ゲート電極と第２ゲート電極とが対向し、しかも、各ゲート電極の端部は対応するソースドレイン領域よりもゲート幅方向に突出して形成される。このため、両ゲート電極の間隔が狭くなるに従い、リソグラフィー解像度の限界により（光の干渉等によりフォトレジストの間隙がくっついてしまい）、両ゲート電極パターンの分離が困難になり、図３０に示す通り、両ゲート電極の短絡不良が発生する。
【０００８】
そのため、短絡不良が発生しない程の、十分なゲート電極間隔を確保する必要があり、デバイスの高集積化の妨げとなる。
【０００９】
更に、リソグラフィー解像度の限界を超えて狭い間隔で対向し合う両ゲート電極パターンが形成出来たとしても、次に、各ゲート電極の全体を良質な金属シリサイドで以って形成すること（ＦＵＳＩの実現化）が問題となる。
【００１０】
この発明は上記の問題状況に鑑みて成されたものであり、リソグラフィー解像度の限界を超えて狭い間隔で対向し合う両ゲート電極パターンの全体をシリサイド化して、対向するトランジスタの閾値電圧を調整可能とする半導体装置の製造方法を提供することを、その目的とする。
【課題を解決するための手段】
【００１１】
この発明の主題に係る半導体装置の製造方法では、先ず、相隣り合う第１及び第２トランジスタとなる領域を画定する素子分離絶縁膜を形成する。次に、第１及び第２トランジスタの領域に一体のパターンとして繋がるゲート絶縁膜を形成し、当該ゲート絶縁膜上に全体的に、第１及び第２トランジスタの領域に渡って一体のパターンとして繋がるゲート電極を、ポリシリコンにより形成する。その上で、第１及び第２トランジスタの各々のソースドレイン領域を形成する。次に、ゲート電極のパターンの側面全体にサイドウォールスペーサーを形成した上で、ゲート電極のパターン及びサイドウォールスペーサーを被覆する第１絶縁膜を形成する。そして、第１絶縁膜を平坦化し且つその膜厚を減じて、ゲート電極の表面を露出させる。次に、エッチングマスクを設けて、ゲート電極の内で両トランジスタ間に位置する一部分を除去して、開口部を形成し、以ってゲート電極を２つの部分に分断する。更に、上記開口部を完全に埋め込む第２絶縁膜を両ゲート電極表面上に形成し、その後に、第２絶縁膜の内で開口部を充填する部分以外の部分を完全に除去する。次に、上記ゲート電極断線工程によって形成された第１トランジスタ用ゲート電極及び第２トランジスタ用ゲート電極の各表面上、並びに上記開口部のみを充填する第２絶縁膜の残部の表面上に、全面的に金属膜又は合金膜の何れか一方を形成する。そして、ＲＴＡ等により熱処理を施して、金属膜又は合金膜と第１トランジスタ用ゲート電極及び第２トランジスタ用ゲート電極内の各シリコンとを反応させて、第１トランジスタ用ゲート電極及び第２トランジスタ用ゲート電極を共に全体的にシリサイド化する。以降の後工程では、シリサイド反応後の第１及び第２トランジスタの上方に、熱処理を通じて７層〜９層より成るＣｕ配線層を形成する。
【００１２】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【００１３】
本発明の主題によれば、金属又は合金とポリシコンゲート電極内のシリコンとの反応を、ゲート電極上部表面と金属膜又は合金膜との反応のみに制限することが出来、その結果、金属シリサイドの組成制御（従って、閾値電圧の調整）が可能となる。更に、本主題によれば、金属シリサイドを形成する場合、熱処理により金属膜をシリコンへ拡散させシリサイド化するが、その際に金属シリサイド化された両トランジスタのゲート電極間に於ける成分の相互拡散を、ゲート電極間に存在する第２絶縁膜によって確実に防止することが出来る。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
図１は、例えば膜厚１００nmのポリシリコンから成るゲート電極１２をパターニングした直後の半導体装置の構成を示す平面図である。又、図２は、図１の断線Ａ１−Ａ２に関する本半導体装置の縦断面図に相当する。両図１、２の装置に於いては、第１トランジスタ（例えばＰ型ＭＯＳＦＥＴ）のソースドレイン領域１０及び第２トランジスタ（例えばＮ型ＭＯＳＦＥＴ）のソースドレイン領域１１が、既に形成されている。従来のプロセスとの相違点は、次の点にある。即ち、本来回路上独立した２つの第１及び第２トランジスタが素子分離絶縁膜２を介して対向形成されており、従って、第１及び第２トランジスタ用の各ゲート電極を分離して形成すべき筈である。しかしながら、本実施の形態の半導体装置に於いては、分離形成すべきポリシリコンのゲート電極を一体の連続したパターン１２（以下、ゲート電極１２と称す）として形成している。従って、この工程段階では、ゲート電極１２は、第１及び第２トランジスタに共通の１つのゲートを成している。尚、後述する通り、ゲート電極１２は、ポリシリコンから成る場合に限らず、要は、シリコンを主成分とする材料により形成されていれば良い。
【００１５】
次に、絶縁膜（例えばシリコン酸化膜やシリコン窒化膜）から成るサイドウォールスペーサー１５を、周知の方法により、ゲート電極１２の側面上に、全体に渡って形成する。図３は本工程直後の半導体装置を示す平面図であり、図４は図３の断線Ａ１−Ａ２に関する本半導体装置の縦断面図に相当する。
【００１６】
次に、例えばシリコン酸化膜より成る絶縁膜を、CVD法により、ゲート電極１２の膜厚よりも厚く形成して、ゲート電極１２の全体及びその周辺の素子分離絶縁膜２の表面を被覆する。その後、化学機械研磨法（CMP）等により上記絶縁膜を平坦化しながら上記絶縁膜の膜厚を減じて、ゲート電極１２の表面を露出させる。この工程により、サイドウォールスペーサー１５全体を被覆する層間絶縁膜ないしは第１絶縁膜１６が形成される。図５は、本工程後の本半導体装置を示す平面図である。又、図６は、本工程後の本半導体装置を示す縦断面図であり、図５中の断線Ａ１−Ａ２に関する縦断面図である。
【００１７】
次に、リソグラフィー法により、ゲート電極１２の表面及びその周辺の第１絶縁膜１６の表面上に、全面的に、エッチングマスク１７を形成する。ここで、エッチングマスク１７は、隣り合う第１及び第２トランジスタ間の素子分離絶縁膜２の上方に位置するゲート電極１２の分離すべき箇所１２Ａを露出する開口パターンないしは開口部１８を有する。図７は、本工程後の本半導体装置の構成を示す平面図である。図７において、ゲート電極１２は、そのゲート幅方向（図面の水平方向）に延在している。開口部１８の縦方向は、ゲート電極１２のゲート長よりも長く、そのために、第１絶縁膜１６の一部が露出している。この点は、リソグラフィーの位置合わせ精度を考慮して、開口部１８の寸法を大きく設定しているためである。図８は、本工程後の本半導体装置の縦断面図であり、図７の断線Ａ１−Ａ２に関する縦断面図に相当する。
【００１８】
次に、ドライエッチング法により、エッチングマスク１７の開口部１８直下のゲート電極１２の露出部分１２Ａを除去する。その際、開口部１８より露出している第１絶縁膜１６の一部は、シリコン酸化膜で形成されているので、ドライエッチングにより除去されることはない。ここで、図９は、本工程後の本半導体装置の平面図であり、図１０は、本工程後の縦断面図であって、図９の断線Ａ１−Ａ２に関する縦断面図に相当する。本工程により、ゲート電極１２を２つの部分に分離する、ゲート絶縁膜３を底面とする開口部１９が形成される。即ち、開口部１９は、両トランジスタに繋がっていたゲート電極１２を、第１トランジスタ用ゲート電極２０と第２トランジスタ用ゲート電極２１とに分離する、ないしは断線させる。尚、開口部１８直下のゲート電極１２の部分１２Ａをエッチングする場合、ドライエッチの異方性エッチング性のため、開口部１９の底部に沿って、ゲート電極１２Ａの残部が発生する場合がある。この場合には、ドライエッチングの最後のステップで、等方性のドライエッチング条件を挿入するか、あるいは、ウェット除去を、即ち、ゲート電極材料はシリコンを主成分とするので、アンモニア水溶液によるエッチングを挿入すれば良い。
【００１９】
次に、アッシング法等により、エッチングマスク１７を除去する。この工程後に於いては、対向する第1及び第２トランジスタの各ゲート電極２０、２１は、空隙１９の存在により、完全に分離されている。本工程後の本半導体装置の平面図を図１１に示す。
【００２０】
尚、ゲート電極については、ポリシリコンの他に、シリコンゲルマであっても良い。
【００２１】
以上の工程により、対向する２つのトランジスタのゲート電極２０、２１の分離幅を狭く設定することが可能になり、デバイスの高集積化、高収率化が可能となる。
【００２２】
次に、図１１の工程の後、例えばシリコン酸化膜、シリコン窒化膜から成る埋め込み絶縁膜（第２絶縁膜とも言う。）２２を、CVD法等により、少なくとも開口部１９を完全に埋め込むまで形成する。例えば、開口部１９の短辺の半分以上の膜厚を有する埋め込み絶縁膜２２で以って開口部１９の埋め込みが可能であり、典型的膜厚として２０ｎｍ〜４０ｎｍの埋め込み絶縁膜２２を形成する（図１２を参照）。
【００２３】
次に、ドライエッチングのエッチバック法又はCMP法により、埋め込み絶縁膜２２の膜厚を減じ、各トランジスタのゲート電極２０、２１の表面を露出させる。この結果、開口部１９のみに、埋め込み絶縁膜２２を残置させることが出来る。ここで、図１３は、本工程後の本半導体装置の平面図であり、図１４は、図１３中の断線Ａ１−Ａ２に関する縦断面図である。両図１３、１４に例示する通り、両ゲート電極２０、２１は、開口部１９内部を完全に埋める第２絶縁膜２２によって、完全に分離・絶縁されている。
【００２４】
次に、例えば、Ni、Co、Ti、Pt、Pd、V、Hf、Ta、W、Er、Ir、Y、Ybの何れかから成る金属膜２３を、あるいは、これらの金属の内の２つ以上の金属より成る合金膜２３を、厚み１０nm〜５０nmで以って、スパッタ法等により、両ゲート電極２０、２１、第２絶縁膜２２及び第１絶縁膜１６の表面上に全面的に形成する。更に、大気に晒された場合の酸化防止のために、TiN膜（図示せず）を厚み１０ｎｍ分だけ積層形成する。ここで、図１５は、本工程後の本半導体装置の縦断面図である。
【００２５】
その後、RTA等により熱処理を、例えば、窒素雰囲気下において温度２５０℃〜５００℃、時間１０秒間〜６０秒間の熱処理を施す。これにより、金属膜ないしは合金膜２３とゲート電極２０、２１内のシリコンとを反応させ、ゲート電極２０、２１全体に渡って、例えばニッケルシリサイド等の金属シリサイド２４、２５を形成する。その後、硫酸と過酸化水素水の混合酸薬液により、未反応の金属膜あるいは合金膜や、酸化防止膜のTiN膜（図示せず）を選択的に除去し、自己整合的に金属シリサイド２４、２５を形成する。ここで、図１６は、本工程後の本半導体装置の構成を示す縦断面図である。
【００２６】
又、ゲート電極として、シリコンのみならず、シリコンとゲルマニウムとの混合物であっても良く、後者の場合、金属シリサイドの代わりに、金属ジャーマノシリサイドを形成することとなる。
【００２７】
対向するゲート電極間に空隙が存在したままの状態で金属膜を形成して金属シリサイドを形成する場合には、ゲート電極の側壁からの金属シリサイド反応が生じ、ゲート電極の上面と側面とから金属膜が供給される箇所においては、金属の組成が多い金属シリサイドが形成されることとなり、ゲート電極での、均一な金属シリサイドの組成の制御が、原理的に困難となる。特に本実施の形態の様に、ゲート電極の全てをシリサイド化する所謂FUSIの場合であって、金属シリサイドの組成により、閾値電圧を調整する場合には、表面のみからシリサイド反応させることにより、金属シリサイドの組成を制御する必要がある。
【００２８】
本実施の形態では、既述の通り、金属膜ないしは合金膜２３を形成する前に、対向するゲート電極２０、２１の空隙１９を第２絶縁膜２２で完全に埋め込むこととしている。この構造の採用により、金属とゲート電極との反応を、ゲート電極上部表面と金属膜との反応に制限することが出来、以って、金属シリサイドの組成制御が可能となる。
【００２９】
（実施の形態２）
本実施の形態は、実施の形態１で既述した図１〜図１４に示す各工程を援用する。
【００３０】
そこで、図１３及び図１４の工程後に、図１７の縦断面図に示す様に、第１トランジスタ用ゲート電極２０、第１絶縁膜１６及び第２絶縁膜２２の一部の各表面全体に渡って、第１合金膜２６を、スパッタ法等によって形成する。ここでは、一例として、第１トランジスタはＰ型ＭＯＳＦＥＴであり、第２トランジスタはＮ型ＭＯＳＦＥＴであるものとする。この場合、第１合金膜２６としては、Ｐｔ、Ｖ、Ｐｄの何れかの金属とＮｉとの合金膜から成るものとする。即ち、一方でＮｉを含ませることによってシリサイド化されたゲート電極の抵抗値をより低く設定し、他方でＰｔ、Ｖ、Ｐｄの何れかの金属とシリコンとの反応によってシリサイドの組成を制御して閾値電圧の調整を行なうことを意図している。あるいは、Ｎｉを含ませないで、第１合金膜２６の代わりに、Ｐｔ、Ｖ、Ｐｄの何れかの金属から成る第１金属膜２６を形成しても良い。尚、第２トランジスタ用ゲート電極２１の表面上に反応防止膜として機能するＴｉＮ膜を形成した上で、全面的に第１合金膜又は第１金属膜２６を形成することとしても良い。又、大気に晒された場合の酸化防止のために、第１合金膜又は第１金属膜２６上にＴｉＮ膜を形成しても良い。
【００３１】
次に、図１８の工程図に示す様に、ＲＴＡ等により第１熱処理を施して、第１合金膜又は第１金属膜２６と第１トランジスタ用ゲート電極２０内のシリコンとを反応させて、例えばＮｉＰｔＳｉの様な第１金属シリサイド層を形成する。その後、未反応のＮｉ合金膜あるいは金属膜２６（及び酸化防止膜のＴｉＮ膜）を選択的に除去して、自己整合的に第１金属シリサイド層２７を形成する。
【００３２】
次に、図１９の工程図に示す様に、シリサイド反応防止膜としてのＴｉＮ膜２８を、第１金属シリサイド層２７、第１絶縁膜１６及び第２絶縁膜２２の一部の表面全体上に渡って形成する。更に、ＴｉＮ膜２８、第２絶縁膜２２の他部、第２トランジスタ用ゲート電極２１及び第１絶縁膜１６の各表面上に、全体的に、第２合金膜２９を、スパッタ法等によって形成する。ここでは、第２トランジスタはＮ型ＭＯＳＦＥＴであるので、第２合金膜２９は、その一例として、Ｅｒ、Ｙｂ、Ｈｆの何れかの金属とＮｉとの合金膜から成るものとする。即ち、一方でＮｉを含ませることによってシリサイド化されたゲート電極の抵抗値をより低く設定し、他方でＥｒ、Ｙｂ、Ｈｆの何れかの金属とシリコンとの反応によってＰＭＯＳ側とは異なるシリサイドの組成を制御してＰＭＯＳ側とは異なる閾値電圧の調整を可能とすることを意図している。あるいは、Ｎｉを含ませないで、第２合金膜２９の代わりに、Ｅｒ、Ｙｂ、Ｈｆの何れかの金属から成る第２金属膜２９をスパッタ法等によって形成しても良い。勿論、酸化防止のために、第２合金膜又は第２金属膜２９上にＴｉＮ膜（図示せず）を形成しても良い。
【００３３】
次に、図２０の工程図に示す様に、ＲＴＡ等により第２熱処理を施して、第２合金膜又は第２金属膜２９と第２トランジスタ用ゲート電極２１内のシリコンとを反応させて、例えばＮｉＥｒＳｉの様な第２金属シリサイド層を形成する。その後、未反応のＮｉ合金膜あるいは金属膜２６（及び酸化防止膜のＴｉＮ膜）を選択的に除去して、自己整合的に第２金属シリサイド層３０を形成する。
【００３４】
その後、シリサイド化されたゲート電極を有する第１及び第２トランジスタの上方に、複数層のＣｕ配線層及び複数層の層間絶縁膜を形成する。Ｃｕ配線層の形成に際しては、３５０℃〜４００℃の第３熱処理が本半導体装置に印加されて、７層〜９層のＣｕ配線層が形成される点は、実施の形態１で既述した点と同様である。
【００３５】
本実施の形態によれば、実施の形態１で記載した効果・利点に加えて、次の作用効果も得られる。即ち、第１及び第２トランジスタに関して、異種の金属シリサイド層２７、３０を形成することが出来るので、それぞれ別個に独立してトランジスタの閾値を制御することが出来る。加えて、空隙１９を完全に埋め込む第２絶縁膜２２の存在は、金属シリサイド形成の熱処理によって対向するゲート電極２０、２１間の電極成分の相互拡散が発生するのを防止出来ると言う効果をも奏する。
【００３６】
（実施の形態３）
本実施の形態は、実施の形態１で既述した図１〜図１４に示す各工程を援用する。しかも、ここでは、第１トランジスタはＰ型ＭＯＳＦＥＴであり、第２トランジスタはＮ型ＭＯＳＦＥＴであるものとする。
【００３７】
先ず、図２１に示す様に、第２トランジスタ用ゲート電極２１、当該ゲート電極２１周辺の第１絶縁膜１６及び第２絶縁膜２２の一部の各表面上に、全面的にフォトレジスト３１を形成する。
【００３８】
次に、図２２に示す様に、フォトレジスト３１をマスクとして異方エッチング等により、第１トランジスタ用ゲート電極２０を、その膜厚が約１／３となるまでエッチングする。これにより、第１トランジスタ用ゲート電極２０全体の膜厚は、第２トランジスタ用ゲート電極２１全体の膜厚よりも薄くなる。その後、フォトレジスト３１を除去する。
【００３９】
次に、図２３に示す様に、膜厚が薄く成った第１トランジスタ用ゲート電極２０の表面上、第２トランジスタ用ゲート電極２１の表面上、開口部１９のみを充填する第２絶縁膜の残部２２の表面上に、全面的に、その表面が平坦な金属膜を、ここではＮｉ膜３２を形成する。上記の通り、第１トランジスタ用ゲート電極２０の表面上には溝部が生じており、この溝部全体がＮｉ膜３２で充填されるため、Ｎｉ膜３２の膜厚に関して、Ｔ１＞Ｔ２の関係が生じる。換言すれば、第１トランジスタ用ゲート電極２０の表面直上には、第２トランジスタ用ゲート電極２１の表面直上よりも豊富な量のＮｉ原子が存在している。
【００４０】
そのため、次に、図２４に示す様に、ＲＴＡ等により熱処理を施して、Ｎｉ膜３２と両ゲート電極２０、２１内の各シリコンとを反応させて両ゲート電極２０、２１を共に全体的にシリサイド化すると、ＰＭＯＳ側ではＮｉ３Ｓｉ膜３３が、ＮＭＯＳ側ではＮｉＳｉ膜３４が各々形成される。従って、ＰＭＯＳ側とＮＭＯＳ側とでは異種の金属シリサイド層が形成され、特にＰＭＯＳ側の閾値の調整を上記溝部の深さに応じて制御することが出来る。
【００４１】
以降の後工程では、実施の形態１、２と同様に、第１及び第２トランジスタの上方に、複数層のＣｕ配線層及び複数層の層間絶縁膜を形成する。
【００４２】
（実施の形態４）
実施の形態１に於いては、図８に示す様に、一体のゲート電極１２を対向し合う２つのゲート電極に分離する箇所を決定するエッチングマスク１７を形成する場合、平坦化された表面上にリソグラフィーによりエッチングマスクパターンを形成するため、パターンの位置及び開口形状の寸法制度が向上する。
【００４３】
しかし、互いに異なる電圧で動作する複数のトランジスタが必要な場合には、場所毎で異なる厚みを有するゲート絶縁膜を形成する必要性がある場合が生じる。例えば、１チップ上にＳＲＡＭとその周辺回路が形成される場合を考えると、ＳＲＡＭ側のＭＯＳトランジスタのゲート絶縁膜の厚みは、上記周辺回路を構成するＭＯＳトランジスタのゲート絶縁膜の厚みよりも薄く設定される。
【００４４】
薄いゲート酸化膜を形成する場合には、１回の熱酸化により薄いゲート酸化膜を形成するが、厚いゲート酸化膜を形成する場合には、複数回の熱酸化を施して厚いゲート酸化膜を形成する。例えば、厚いゲート酸化膜を２回の熱酸化により形成するとする。この場合、薄いゲート酸化膜を形成するためには、一回目の熱酸化膜を形成後、薄いゲート酸化膜を形成する領域のゲート酸化膜のみを一旦除去し、その後、２回目の熱酸化を施す。これにより、薄いゲート酸化膜を形成する領域には、２回目の熱酸化により形成された熱酸化膜のみが残置する。この時、通常、フッ酸の水溶液により１回目のゲート酸化膜を除去するため、１回目のゲート酸化膜直下に位置する素子分離絶縁膜２の部分の膜厚も減少する。従って、薄いゲート酸化膜を形成する領域と厚いゲート酸化膜を形成する領域とでは、素子分離絶縁膜２の厚みが異なる。
【００４５】
上記例が最も典型的な例であるが、半導体装置の各領域において、薬品の洗浄回数の違いにより、素子分離絶縁膜２の厚みが変化し、両トランジスタ領域を一体のパターンで繋げるゲート電極１２の表面にも、素子分離絶縁膜２の厚みの変化を反映した段差（凹凸）が形成されることがある（図２５参照）。
【００４６】
この様な場合、段差上での図７及び図８のエッチングマスク１７の寸法精度が劣化する懸念がある。本実施の形態では、この段差を解消し、寸法精度を向上させることを主眼とするものである。
【００４７】
そこで、図２５に示すゲート電極１２Ｐの形成工程後に、CMP法により、凹凸を有するゲート電極１２Ｐを研磨して、その表面が平坦なゲート電極１２Ｆを形成する（図２６参照）。
【００４８】
以降の工程は、図１及び図２の工程へと続き、実施の形態１〜３の各々で記載した工程と同様である。
【００４９】
実施の形態１〜３の場合と比較して、ゲート電極の下地に段差がある場合に於いても、エッチングマスクの寸法精度が劣化することなく、更なる高集積化が可能となる。
【００５０】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【００５１】
本発明は、例えばロジックデバイスやＳＲＡＭ等の製造方法に適用して好適である。
【図面の簡単な説明】
【００５２】
【図１】実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を示す平面図である。
【図１４】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法を示す縦断面図である。
【図１７】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図１８】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図１９】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２０】実施の形態２に係る半導体装置の製造方法を示す縦断面図である。
【図２１】実施の形態３に係る半導体装置の製造方法を示す縦断面図である。
【図２２】実施の形態３に係る半導体装置の製造方法を示す縦断面図である。
【図２３】実施の形態３に係る半導体装置の製造方法を示す縦断面図である。
【図２４】実施の形態３に係る半導体装置の製造方法を示す縦断面図である。
【図２５】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図２６】実施の形態４に係る半導体装置の製造方法を示す縦断面図である。
【図２７】従来技術に係る半導体装置の製造方法を示す縦断面図である。
【図２８】従来技術に係る半導体装置の製造方法を示す縦断面図である。
【図２９】従来技術に係る半導体装置の製造方法を示す平面図である。
【図３０】従来技術に係る半導体装置の製造方法に於ける問題点を示す平面図である。
【符号の説明】
【００５３】
１  半導体基板、２  素子分離絶縁膜、３  ゲート絶縁膜、１２  ゲート電極、１３  第１トランジスタのチャネル領域、１４  第２トランジスタのチャネル領域、１５  サイドウォールスペーサー、１６  第１絶縁膜、１７  エッチングマスク、１８，１９  開口部、２０  第１トランジスタ用ゲート電極、２１  第２トランジスタ用ゲート電極、２２  第２絶縁膜、２３  金属膜又は合金膜、２４，２５  金属シリサイド層。
【図１】
2008218805.tif 000003
【図２】
2008218805.tif 000004
【図３】
2008218805.tif 000005
【図４】
2008218805.tif 000006
【図５】
2008218805.tif 000007
【図６】
2008218805.tif 000008
【図７】
2008218805.tif 000009
【図８】
2008218805.tif 000010
【図９】
2008218805.tif 000011
【図１０】
2008218805.tif 000012
【図１１】
2008218805.tif 000013
【図１２】
2008218805.tif 000014
【図１３】
2008218805.tif 000015
【図１４】
2008218805.tif 000016
【図１５】
2008218805.tif 000017
【図１６】
2008218805.tif 000018
【図１７】
2008218805.tif 000019
【図１８】
2008218805.tif 000020
【図１９】
2008218805.tif 000021
【図２０】
2008218805.tif 000022
【図２１】
2008218805.tif 000023
【図２２】
2008218805.tif 000024
【図２３】
2008218805.tif 000025
【図２４】
2008218805.tif 000026
【図２５】
2008218805.tif 000027
【図２６】
2008218805.tif 000028
【図２７】
2008218805.tif 000029
【図２８】
2008218805.tif 000030
【図２９】
2008218805.tif 000031
【図３０】
2008218805.tif 000032