(57)【要約】【課題】十分な変換効率を有するＤＣ―ＤＣコンバータを提供する。【解決手段】高電位電源側に接続されたハイサイド側の第１トランジスタＭ１と、低電位電源側に接続されたローサイド側の第２トランジスタＭ２と、第１トランジスタＭ１に流れる第１電流Ｉ１をモニターし、第１電流Ｉ１が第１基準値Ｉｒｅｆ１より小さくなると、第２トランジスタＭ２をオンさせるための第１制御信号を出力する第１電流検出部１２と、第２トランジスタＭ２に流れる第２電流Ｉ２をモニターし、第２電流Ｉ２が第２基準値Ｉｒｅｆ２より小さくなると、第１トランジスタ１をオンさせるための第２制御信号を出力する第２電流検出部１３と、第１トランジスタＭ１をオフするとともに第１制御信号に基づいて第２トランジスタＭ２をオンし、第２トランジスタＭ２をオフするとともに第２制御信号に基づいて第１トランジスタＭ１をオンする駆動部１４と、を具備する。【選択図】図１
2008099385.tif 000002
【特許請求の範囲】
【請求項１】
高電位電源側に接続された第１トランジスタと、
低電位電源側に接続された第２トランジスタと、
前記第１トランジスタに流れる第１電流をモニターし、前記第１電流が０より大きい第１基準値より小さくなると、前記第２トランジスタをオンさせるための第１制御信号を出力する第１電流検出部と、
前記第２トランジスタに流れる第２電流をモニターし、前記第２電流が０より大きい第２基準値より小さくなると、前記第１トランジスタをオンさせるための第２制御信号を出力する第２電流検出部と、
前記第１トランジスタをオフするとともに前記第１制御信号に基づいて前記第２トランジスタをオンし、前記第２トランジスタをオフするとともに前記第２制御信号に基づいて前記第１トランジスタをオンする駆動部と、
を具備することを特徴とするＤＣ―ＤＣコンバータ。
【請求項２】
インダクタを介して高電位電源側と出力端との間に接続された第１トランジスタと、
前記インダクタを介して前記高電位電源側と低電位電源側との間に接続された第２トランジスタと、
前記第１トランジスタに流れる電流をモニターし、前記第１トランジスタに流れる電流が０より大きい第１基準値より小さくなると、前記第２トランジスタをオンさせるための第１制御信号を出力する第１電流検出部と、
前記第２トランジスタに流れる電流をモニターし、前記第２トランジスタに流れる電流が０より大きい第２基準値より小さくなると、前記第１トランジスタをオンさせるための第２制御信号を出力する第２電流検出部と、
前記第１トランジスタをオフするとともに前記第１制御信号に基づいて前記第２トランジスタをオンし、前記第２トランジスタをオフするとともに前記第２制御信号に基づいて前記第１トランジスタをオンする駆動部と、
を具備することを特徴とするＤＣ―ＤＣコンバータ。
【請求項３】
前記第１基準値は０より大きく、前記第１トランジスタがオンからオフになるときの前記第１電流の１／１００以下であり、前記第２基準値は０より大きく、前記第２トランジスタがオフからオンになったときの前記第２電流の１／１００以下であることを特徴とする請求項１または請求項２に記載のＤＣ―ＤＣコンバータ。
【請求項４】
前記第１電流検出部は、
制御電極と第１電極が前記第１トランジスタの制御電極と第１電極に並列接続され、第２電極が第１抵抗を介して前記第１トランジスタの第２電極に接続された第３トランジスタと、
第１電極が第１定電流源を介して前記低電位電源側に接続され、第２電極が第２抵抗を介して前記第３トランジスタの第２電極に接続された第４トランジスタと、
第１電極が第２定電流源を介して前記低電位電源側に接続され、第２電極が第３抵抗を介して前記第１トランジスタの第２電極に接続され、制御電極が前記第２電極および前記第４トランジスタの制御電極に接続された第５トランジスタと、
を具備し、
前記第２電流検出部は、
制御電極と第１電極が前記第２トランジスタの制御電極と第１電極に並列接続され、第２電極が第４抵抗を介して前記第２トランジスタの第２電極に接続された第６トランジスタと、
第１電極が第３定電流源を介して前記高電位電源側に接続され、第２電極が第５抵抗を介して前記第６トランジスタの第２電極に接続された第７トランジスタと、
第１電極が第４定電流源を介して前記高電位電源側に接続され、第２電極が第６抵抗を介して前記第２トランジスタの第２電極に接続され、制御電極が前記第１電極および前記第７トランジスタの制御電極に接続された第８トランジスタと、
を具備することを特徴とする請求項１または請求項２に記載のＤＣ―ＤＣコンバータ。
【請求項５】
前記第１電流検出部は、
前記第１トランジスタに流れる前期第１電流を検出する第１電流検出素子と、
前記第１基準値を出力する第１基準値発生回路と、
前記第１電流と前記第１基準値とを比較する第１コンパレータと、
を具備し、
前記第２電流検出部は、
前記第２トランジスタに流れる前期第２電流を検出する第２電流検出素子と、
前記第２基準値を出力する第２基準値発生回路と、
前記第２電流と前記第２基準値とを比較する第２コンパレータと、
を具備することを特徴とする請求項１または請求項２に記載のＤＣ―ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
電源回路として、電源電圧と基準電位間に直列に接続されたハイサイド側のトランジスタとローサイド側のトランジスタを交互にオン・オフし、負荷および入力電圧の変動に合わせてトランジスタのオン期間を変化させることによりＰＷＭ（Pulse Width Modulation）制御された直流電圧を出力する同期整流型のＤＣ−ＤＣコンバータがある。
【０００３】
このオン・オフの切り替えタイミングにおいて、ハイサイド側のトランジスタとローサイド側のトランジスタが同時にオンする期間があると貫通電流が流れて変換効率が低下するので、ハイサイド側のトランジスタとローサイド側のトランジスタの切り替えタイミングを遅延させて、同時にオフする期間（デッドタイム）が設けられている。
【０００４】
コンデンサＣと抵抗ＲのＣＲ時定数を利用し遅延回路により、ハイサイド側のトランジスタとローサイド側のトランジスタの切替えタイミングを遅延させる従来の方法では、コンデンサＣの充放電時間に時間を要するため、高速なスイッチングが困難になる。  
また、遅延回路に用いるインバータやバッファの閾値のばらつきにより、デッドタイムがばらつくという問題がある。
【０００５】
これに対して、素子の特性や種類に依ることなく、確実にハイサイド側のトランジスタとローサイド側のトランジスタが同時にオンされるのを防止する方法が知られている（例えば、特許文献１参照）。
【０００６】
特許文献１に開示されたＤＣ−ＤＣコンバータは、ハイサイド側の電界効果トランジスタとローサイド側の電界効果トランジスタに付随するボディダイオードのオン／オフ状態を検知する検知部を各々有し、該ボディダイオードのいずれかがオン状態となったことを検知してから入力信号に対応した出力となるようにハイサイド側の電界効果トランジスタとローサイド側の電界効果トランジスタのオン状態を制御している。
【０００７】
然しながら、特許文献１に開示されたＤＣ−ＤＣコンバータは、電界効果トランジスタがオン状態からオフ状態に変わっていく過程で、電界効果トランジスタのインピーダンスが十分に大きくなり、付随するボディダイオードが十分にオン状態にならないと電界効果トランジスタのオフ状態を検知することが難しいという問題がある。そのため、特に高周波でスイッチングする場合に、変換効率が低下するという問題が有る。
【特許文献１】特開２００４−２３８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、十分な変換効率を有するＤＣ―ＤＣコンバータを提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様のＤＣ―ＤＣコンバータは、高電位電源側に接続された第１トランジスタと、低電位電源側に接続された第２トランジスタと、前記第１トランジスタに流れる第１電流をモニターし、前記第１電流が０より大きい第１基準値より小さくなると、前記第２トランジスタをオンさせるための第１制御信号を出力する第１電流検出部と、前記第２トランジスタに流れる第２電流をモニターし、前記第２電流が０より大きい第２基準値より小さくなると、前記第１トランジスタをオンさせるための第２制御信号を出力する第２電流検出部と、前記第１トランジスタをオフするとともに前記第１制御信号に基づいて前記第２トランジスタをオンし、前記第２トランジスタをオフするとともに前記第２制御信号に基づいて前記第１トランジスタをオンする駆動部と、を具備することを特徴としている。
【００１０】
本発明の別態様のＤＣ―ＤＣコンバータは、インダクタを介して高電位電源側と出力端との間に接続された第１トランジスタと、前記インダクタを介して前記高電位電源側と低電位電源側との間に接続された第２トランジスタと、前記第１トランジスタに流れる電流をモニターし、前記第１トランジスタに流れる電流が０より大きい第１基準値より小さくなると、前記第２トランジスタをオンさせるための第１制御信号を出力する第１電流検出部と、前記第２トランジスタに流れる電流をモニターし、前記第２トランジスタに流れる電流が０より大きい第２基準値より小さくなると、前記第１トランジスタをオンさせるための第２制御信号を出力する第２電流検出部と、前記第１トランジスタをオフするとともに前記第１制御信号に基づいて前記第２トランジスタをオンし、前記第２トランジスタをオフするとともに前記第２制御信号に基づいて前記第１トランジスタをオンする駆動部と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、十分な変換効率を有するＤＣ―ＤＣコンバータが得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係るＤＣ―ＤＣコンバータについて、図１乃至図４を用いて説明する。図１は本実施例に係るＤＣ―ＤＣコンバータを示す回路図、図２はＤＣ―ＤＣコンバータのトランジスタの遅延特性を示す図、図３はＤＣ―ＤＣコンバータの動作を示すタイミングチャート、図４はＤＣ―ＤＣコンバータのデッドタイムを比較例と対比して示す図である。
【００１４】
図１に示すように、本実施例のＤＣ―ＤＣコンバータ１０は、入力電源Ｅ１と基準電位ＧＮＤとの間に直列接続されたハイサイド側の第１トランジスタＭ１とローサイド側の第２トランジスタＭ２とを有する出力部１１と、第１トランジスタＭ１に流れる第１電流Ｉ１をモニターし、第１電流Ｉ１が第１基準値より小さくなると、第２トランジスタＭ２をオンさせるための第１制御信号を出力する第１電流検出部１２と、第２トランジスタＭ２に流れる第２電流Ｉ２をモニターし、第２電流Ｉ２が第２基準値より小さくなると、第１トランジスタＭ１をオンさせるための第２制御信号を出力する第２電流検出部１３と、第１トランジスタＭ１をオフするとともに第１制御信号に基づいて第２トランジスタＭ２をオンし、第２トランジスタＭ２をオフするとともに第２制御信号に基づいて第１トランジスタＭ１をオンする駆動部１４と、を具備している。
【００１５】
出力部１１の第１トランジスタＭ１は、例えばｐ型絶縁ゲート電界効果トランジスタ（以下、ｐ−ＭＯＳトランジスタと言う）である。第２トランジスタＭ２は、例えばｎ型絶縁ゲート電界効果トランジスタ（以下、ｎ−ＭＯＳトランジスタと言う）である。第１トランジスタＭ１と第２トランジスタＭ２は、所謂トーテンポール型に接続されている。
【００１６】
即ち、第１トランジスタＭ１のソースＳ１が入力電源端子ＶＩＮに接続され、第１トランジスタＭ１のドレインＤ１が第２トランジスタＭ２のドレインＤ２に接続され、第１トランジスタＭ１のドレインＤ１と第２トランジスタＭ２のドレインＤ２の接続ノードａが出力端子ＬＸに接続され、第２トランジスタＭ２のソースＳ２が基準電位ＧＮＤに接続されている。
【００１７】
第１トランジスタＭ１のゲートＧ１は、駆動部１４の出力端１４ａに接続されている。第２トランジスタＭ２のゲートＧ２は駆動部１４の出力端１４ｂに接続されている。
【００１８】
第１電流検出部１２は、ゲートＧ３（制御電極）とドレインＤ３（第１電極）が第１トランジスタＭ１のゲートＧ１とドレインＤ１に並列接続され、ソースＳ３（第２電極）が第１抵抗Ｒ１を介して第１トランジスタＭ１のソースＳ１に接続されたｐ−ＭＯＳトランジスタの第３トランジスタＭ３と、ドレインＤ１が第１定電流源１５を介して基準電位ＧＮＤに接続され、ソースＳ４が第２抵抗Ｒ２を介して第３トランジスタＭ３のソースＳ３に接続されたｐ−ＭＯＳトランジスタの第４トランジスタＭ４と、ドレインＤ５が第２定電流源１６を介して基準電位ＧＮＤに接続され、ソースＳ５が第３抵抗Ｒ３を介して第１トランジスタＭ１のソースＳ１に接続され、ゲートＧ５がドレインＤ５および第４トランジスタＭ４のゲートＧ４に接続されたｐ−ＭＯＳトランジスタの第５トランジスタＭ５と、を具備している。
【００１９】
第２電流検出部１３は、ゲートＧ６とドレインＤ６が第２トランジスタＭ２のゲートＧ２とドレインＤ２に並列接続され、ソースＳ６が第４抵抗Ｒ４を介して第２トランジスタＭ２のソースＳ２に接続されたｎ−ＭＯＳトランジスタの第６トランジスタＭ６と、ドレインＤ６が第３定電流源１７を介して電源Ｅ２に接続され、ソースＳ７が第５抵抗Ｒ５を介して第６トランジスタＭ６のソースＳ６に接続されたｎ−ＭＯＳトランジスタの第７トランジスタＭ７と、ドレインＤ８が第４定電流源１８を介して電源Ｅ２に接続され、ソースＳ８が第６抵抗Ｒ６を介して第２トランジスタＭ２のソースＳ２に接続され、ゲートＧ８がドレインＤ８および第７トランジスタＭ７のゲートＧ７に接続されたｎ−ＭＯＳトランジスタの第８トランジスタＭ８と、を具備している。
【００２０】
駆動部１４は、駆動信号入力端子１９から入力されるＰＷＭ信号２０およびインバータ２１を介して第１電流検出部１２からの第１制御信号が入力されるＮＯＲ回路２２と、ＰＷＭ信号２０およびインバータ２３、２４を介して第２電流検出部１３からの第２制御信号が入力されるＮＡＮＤ回路２５とを具備している。
【００２１】
出力端子ＬＸには、出力部１１のＰＷＭ制御された直流電圧を平滑化するインダクタＬとコンデンサＣとの平滑回路が接続され、例えば入力電源Ｅ１の電圧Ｖｉｎが３〜５Ｖに対して１．２〜３．３Ｖ程度の平滑化された出力電圧Ｖｏｕｔが負荷２６に供給される。
【００２２】
出力部１１の第１トランジスタＭ１および第１電流検出部１２の第３トランジスタＭ３は、例えば共通のゲートＧ１、Ｇ３および共通のドレインＤ１、Ｄ３と、面積が異なるソースＳ１、Ｓ３を有し、同一チップ内に同一プロセスで製造されたペアトランジスタである。  
共通のゲートＧ１、Ｇ３に電圧を印加すると、第１トランジスタＭ１および第３トランジスタＭ３には、ソースＳ１、Ｓ３の面積比に応じた電流が流れる。例えば、ソースＳ１、Ｓ３の面積比が１０００：１の場合に、第１トランジスタＭ１に１Ａの電流が流れると、第３トランジスタＭ３には１ｍＡの電流が流れる。  
出力部１１の第２トランジスタＭ２および第２電流検出部１３の第６トランジスタＭ６についても、同様である。
【００２３】
次に、ＤＣ―ＤＣコンバータ１０の動作について説明する。  
始めに、ＰＷＭ信号２０が“Ｌ”から“Ｈ”に切り換わると、ローサイド側の第２トランジスタＭ２がオンからオフになり、ハイサイド側の第１トランジスタＭ１がオフからオンになる場合について説明する。
【００２４】
第７トランジスタＭ７と第８トランジスタＭ８がカレントミラー接続されているので、第３定電流源１７と第４定電流源１８にはともに等しい電流Ｉｃ３が流れている。
【００２５】
ＰＷＭ信号２０が“Ｌ”から“Ｈ”に切り換わると、ＮＯＲ回路２２の出力が“Ｌ”に固定されるので、ローサイド側の第２トランジスタＭ２と第２電流検出部１３の第６トランジスタＭ６がともにオンからオフになる。
【００２６】
すると、第４抵抗Ｒ４の電圧降下が小さくなり、第７トランジスタＭ７のゲートＧ７とソースＳ７間の電位差が大きくなるので、第７トランジスタＭ７のドレイン電流が大きくなる。
【００２７】
第３定電流源１７の電流Ｉｃ３とほぼ同じ値で流れることにより、所望のタイミングで、第７トランジスタＭ７のドレイン電圧が高くなり、第２制御信号Ｓ２として“Ｈ”が駆動部１４に出力される。  
第２制御信号が“Ｌ”から“Ｈ”になると、バッファ用のインバータ２３の出力が“Ｈ”から“Ｌ”になり、信号調整用のインバータ２４の出力が“Ｌ”から“Ｈ”になる。
【００２８】
ＮＡＮＤ回路２５の一方の入力は“Ｈ”になっているので、ＮＡＮＤ回路２５の両方の入力が“Ｈ”となり、ＮＡＮＤ回路２５の出力が“Ｈ”から“Ｌ”になり、ハイサイド側の第１トランジスタＭ１と第１電流検出回路１２の第３トランジスタＭ３がともにオフからオンになる。
【００２９】
次に、ＰＷＭ信号２０が“Ｈ”から“Ｌ”に切り換わると、ローサイド側の第２トランジスタＭ２がオフからオンになり、ハイサイド側の第１トランジスタＭ１がオンからオフになる場合について説明する。
【００３０】
第４トランジスタＭ４と第５トランジスタＭ５がカレントミラー接続されているので、第１定電流源１５と第２定電流源１６にはともに等しい電流Ｉｃ１が流れている。
【００３１】
ＰＷＭ信号２０が“Ｈ”から“Ｌ”に切り換わると、ＮＡＮＤ回路２５の出力が“Ｈ”に固定されるので、ハイサイド側の第１トランジスタＭ１と第１電流検出部１２の第３トランジスタＭ３がオンからオフになる。
【００３２】
すると、第１抵抗Ｒ１の電圧降下が小さくなり、第４トランジスタＭ４のゲートＧ４とソースＳ４間の電位差が大きくなるので、第４トランジスタＭ４のドレイン電流が大きくなる。
【００３３】
このとき、第１定電流源１５の電流Ｉｃ１とほぼ同じ値で流れることにより、所望のタイミングで、第４トランジスタＭ４のドレイン電圧が高くなり、第１制御信号Ｓ１として“Ｈ”が駆動部１４に出力される。  
第１制御信号Ｓ１が“Ｌ”から“Ｈ”になると、バッファおよび信号調整用のインバータ２１の出力が“Ｈ”から“Ｌ”になる。
【００３４】
ＮＯＲ回路２２の一方の入力は“Ｌ”になっているので、ＮＯＲ回路２２の両方の入力が“Ｌ”となり、ＮＯＲ回路２２の出力が“Ｌ”から“Ｈ”になり、ローサイド側の第２トランジスタＭ２と第２電流検出回路１３の第６トランジスタＭ６がともにオフからオンになる。
【００３５】
出力信号ＶＬＸは、第１トランジスタＭ１がオンされ、第２トランジスタＭ２がオフされている期間は、入力電源Ｅ１の電圧Ｖｉｎから第１トランジスタＭ１のオン電圧を引いた電圧（Ｖｉｎ−Ｖｄｓ１）を示し、第１トランジスタＭ１がオフされ、第２トランジスタＭ２がオフされている期間は第２トランジスタＭ２のオン電圧（Ｖｄｓ２）を示す。
【００３６】
第１および第２トランジスタＭ１、Ｍ２が共にオフされているデッドタイムでは、インダクタＬに蓄えられたエネルギーが第２トランジスタＭ２のボディダイオードを介して回生電流として流れるため、ボディダイオードの順方向電圧（−Ｖｆ）を示す。
【００３７】
図２に示すように、第１トランジスタＭ１において、時刻ｔ０で第１トランジスタＭ１をオフする制御信号が印加されても、第１トランジスタＭ１のゲート電圧Ｖｇｓ１は急には変化せず、ゲート容量などによる時定数に依存して増加する。  
時刻ｔ１でゲート電圧Ｖｇｓ１がトランジスタの閾値電圧Ｖｔｈ１近くになると、第１トランジスタＭ１の電流が減少しはじめ、時刻ｔ２でゲート電圧Ｖｇｓ１が閾値電圧Ｖｔｈ１になると電流は急激に減少する。
【００３８】
その結果、第１トランジスタＭ１のインピーダンスは、時刻ｔ０からｔ１の間では１〜１００ｍΩの低い状態が維持され、時刻ｔ１を過ぎると数ＭΩと急激に高くなるので、制御信号が印加されて第１トランジスタＭ１がオンからオフになるまでに、δ＝ｔ２−ｔ０のオフ遅延特性が生じる。
【００３９】
次に、タイミングチャートを用いてＤＣ―ＤＣコンバータ１０の動作について詳しく説明する。  
図３に示すように、時刻ｔ０でＰＷＭ信号２０が“Ｌ”から“Ｈ”に切り換わると、ローサイド側の第２トランジスタＭ２がオンからオフになるので、第２電流Ｉ２は第２トランジスタＭ２のオフ遅延特性に従って減少する。
【００４０】
次に、時刻ｔ１で第２電流Ｉ２が第２基準値Ｉｒｅｆ２、例えば第２トランジスタＭ２がオンからオフになったときの第２電流Ｉ２ｐの１／１００以下になると、第２制御信号Ｓ２が“Ｈ”から“Ｌ”になる。
【００４１】
次に、時刻ｔ２で第２トランジスタＭ２の第２電流Ｉ２がゼロとなる。  
この間、第２制御信号が“Ｈ”から“Ｌ”になると、ハイサイド側の第１トランジスタＭ１の第１ゲート電圧Ｖｇｓ１が電源電圧Ｖｉｎから低下し始め、第１トランジスタＭ１の閾値電圧Ｖｔｈ１だけ低下した時刻ｔ３で、第１トランジスタＭ１がオンになり、第１トランジスタＭ１に第１電流Ｉ１が流れはじめる。
【００４２】
時刻ｔ２と時刻ｔ３の間は、第１トランジスタＭ１の第１電流Ｉ１および第２トランジスタＭ２の第２電流Ｉ２がともにゼロであり、デッドタイムｔｄ１＝ｔ３−ｔ２が生じるので、第１および第２トランジスタＭ１、Ｍ２に貫通電流は流れない。
【００４３】
次に、時刻ｔ４でＰＷＭ信号２０が“Ｈ”から“Ｌ”に切り換わると、ハイサイド側の第１トランジスタＭ１がオンからオフになるので、第１電流Ｉ１が第１トランジスタＭ１のオフ遅延特性に従って減少する。
【００４４】
次に、時刻ｔ５で第１電流Ｉ１が第１基準値Ｉｒｅｆ１、例えば第１トランジスタＭ１がオンからオフになるときの第１電流Ｉ１ｐの１／１００以下になると、第１制御信号Ｓ１が“Ｌ”から“Ｈ”になる。
【００４５】
このトリガ信号でローサイド側の第２トランジスタＭ２の第２ゲート電圧Ｖｇｓ２が基準電位ＧＮＤから上昇し始め、第２トランジスタＭ２の閾値電圧Ｖｔｈ２だけ上昇した時刻ｔ７で、第２トランジスタＭ２がオンになり、第２トランジスタＭ２に第２電流Ｉ２が流れはじめる。
【００４６】
次に、時刻ｔ６で第１トランジスタＭ１の第１電流Ｉ１がゼロとなる。  
時刻ｔ５と時刻ｔ６の間は、第２トランジスタＭ２の第２電流Ｉ２および第１トランジスタＭ１の第１電流Ｉ１がともにゼロであり、デッドタイムｔｄ２＝ｔ７−ｔ６が生じるので、第１および第２トランジスタＭ１、Ｍ２に貫通電流は流れない。
【００４７】
図４はデッドタイムとＤＣ−ＤＣコンバータの変換効率との関係を示す図で、図中のａは本実施例のデッドタイムの範囲を示し、図中のｂはＣＲ時定数を利用した遅延回路によりデッドタイムを生成させる比較例のデッドタイムの範囲を示している。
【００４８】
図４に示すように、デッドタイムが正の場合に、第１および第２トランジスタＭ１、Ｍ２のボディダイオードがそれぞれオフ期間に導通して損失が発生するので、デッドタイムが長くなるとＤＣ−ＤＣ変換効率は緩やかに低下する。  
一方、デッドタイムが負の場合は、第１および第２トランジスタＭ１、Ｍ２に貫通電流が流れるので、ＤＣ−ＤＣ変換効率は急激に低下する。
【００４９】
まず、比較例のデッドタイムの範囲ｂは、ハイサイド側およびローサイド側のトランジスタのオン・オフ遅延特性のばらつきなどに起因してｔｄ＞０の広い範囲にわたっている。一方、本実施例のデッドタイムの範囲ａは、ｔｄ＝０の近傍の狭い範囲に収まっている。
【００５０】
即ち、デッドタイムｔｄ１は、第１トランジスタＭ１のオン遅延特性、第２電流検出部１３の遅延特性および駆動部１４のゲート遅延特性と、第２基準値Ｉｒｅｆ２による進相効果とに依存している。
【００５１】
同様に、デッドタイムｔｄ２は、第２トランジスタＭ２のオン遅延特性、第１電流検出部１２の遅延特性および駆動部１４のゲート遅延特性と、第１基準値Ｉｒｅｆ１による進相効果とに依存している。
【００５２】
その結果、第１基準値Ｉｒｅｆ１を大きくすると、デッドタイムｔｄ２を小さくすることができる。一方、第１基準値Ｉｒｅｆ１を小さくすると、デッドタイムｔｄ２が大きくなる。
【００５３】
第１基準値Ｉｒｅｆ１を０にすると、第１基準値Ｉｒｅｆ１による進相効果がなくなるので、第２トランジスタＭ２のオン遅延特性、第１電流検出部１２の遅延特性および駆動部１４のゲート遅延特性によるデッドタイムを生じる。
【００５４】
第１基準値Ｉｒｅｆ１を大きくし過ぎると、第１基準値Ｉｒｅｆ１による進相効果が、第２トランジスタＭ２のオン遅延特性、第１電流検出部１２の遅延特性および駆動部１４のゲート遅延特性より大きくなり、デッドタイムｔｄ２が負になるので、貫通電流が流れ始める。
【００５５】
従って、第１基準値Ｉｒｅｆ１は、第１トランジスタＭ１がオンからオフになるときの第１電流Ｉｐ１に対して、１／１００以下とすることが適当であり、より好ましくは１／５００乃至１／１０００とすることが適当である。
【００５６】
同様に、第２基準値Ｉｒｅｆ２を大きくすると、デッドタイムｔｄ１を小さくすることができる。一方、第２基準値Ｉｒｅｆ２を小さくすると、デッドタイムｔｄ１は大きくなる。
【００５７】
第２基準値Ｉｒｅｆ２を０にすると、第２基準値Ｉｒｅｆ２による進相効果がなくなるので、第１トランジスタＭ１のオン遅延特性、第２電流検出部１３の遅延特性および駆動部１４のゲート遅延特性によるデッドタイムを生じる。
【００５８】
第２基準値Ｉｒｅｆ２を大きくし過ぎると、第２基準値Ｉｒｅｆ２による進相効果が、第１トランジスタＭ１のオン遅延特性、第２電流検出部１３の遅延特性および駆動部１４のゲート遅延特性より大きくなり、デッドタイムｔｄ１が負になるので、貫通電流が流れ始める。
【００５９】
従って、第２基準値Ｉｒｅｆ２は、第２トランジスタＭ２がオンからオフになったときの第２電流Ｉｐ２に対して、１／１００以下とすることが適当であり、より好ましくは１／５００乃至１／１０００とすることが適当である。
【００６０】
更に、第２トランジスタＭ２のオン遅延特性、第１電流検出部１２の遅延特性および駆動部１４のゲート遅延特性と、第１基準値Ｉｒｅｆ１による進相効果とをバランスさせることにより、デッドタイムｔｄ２＝０とすることも可能である。  
同様に、第１トランジスタＭ１のオン遅延特性、第２電流検出部１３の遅延特性および駆動部１４のゲート遅延特性と、第２基準値Ｉｒｅｆ２による進相効果とをバランスさせることにより、デッドタイムｔｄ１＝０とすることも可能である。
【００６１】
次に、ＤＣ−ＤＣコンバータ１０を集積化した半導体集積装置について説明する。  
図５に示すように、ＤＣ−ＤＣコンバータ１０を集積化した半導体集積装置４０は、第１トランジスタＭ１と第２トランジスタＭ２が直列接続された出力部１１と、第１トランジスタＭ１に流れる第１電流Ｉ１をモニターし、第１電流Ｉ１が第１基準値Ｉｒｅｆ１より小さくなると、第２トランジスタＭ２をオンさせるための第１制御信号を出力する第１電流検出部１２と、第２トランジスタＭ２に流れる第２電流Ｉ２をモニターし、第２電流Ｉ２が第２基準値Ｉｒｅｆ２より小さくなると、第１トランジスタＭ１をオンさせるための第２制御信号を出力する第２電流検出部１３と、第１トランジスタＭ１をオフするとともに第１制御信号に基づいて第２トランジスタをＭ２オンし、第２トランジスタＭ２をオフするとともに第２制御信号に基づいて第１トランジスタＭ１をオンする駆動部１４と、が同一チップ４１上にモノリシックに集積して形成されている。
【００６２】
出力部１１の第１トランジスタＭ１と第２トランジスタＭ２は、例えばｐ―ＭＯＳトランジスタとｎ−ＭＯＳトランジスタのＣＭＯＳ回路で構成され、スイッチングノイズが周辺回路に影響を及ぼさないように、ガードリングでシールドされた領域に形成するのが好ましい。
【００６３】
また、外部からＰＷＭ信号２０を入力し、出力部１１からＰＷＭ制御された出力電圧を外部に出力するために必要なボンディングパッド４２ａ〜４２ｄが半導体チップ４１上に形成されている。
【００６４】
以上説明したように、本実施例のＤＣ―ＤＣコンバータ１０は、第１および第２トランジスタＭ１、Ｍ２に流れる第１および第２電流Ｉ１、Ｉ２をモニターし、ハイサイド側の第１トランジスタＭ１の第１電流Ｉ１が０になる直前に、第２トランジスタＭ２をオンにする動作を開始し、ローサイド側の第２トランジスタＭ２の第２電流Ｉ２が０になる直前に、第１トランジスタＭ１をオンにする動作を開始する。
【００６５】
その結果、第１および第２トランジスタＭ１、Ｍ２のオン・オフ遅延特性がばらついても、確実にデッドタイムｔｄ１、ｔｄ２をｔｄ＝０の近傍の狭い範囲に収めることができる。  
これにより、ＰＷＭ信号２０を高周波化しても、ノイズが少なく、且つＤＣ―ＤＣ変換効率を維持することができる。従って、十分な変換効率を有するＤＣ―ＤＣコンバータ１０が得られる。
【００６６】
ここでは、第１および第２基準値Ｉｒｅｆ１、Ｉｒｅｆ２が等しい場合について説明したが、異なっていても構わない。  
これによれば、第１トランジスタＭ１と第２トランジスタＭ２のオフ遅延特性が異なる場合に、第１および第２基準値Ｉｒｅｆ１、Ｉｒｅｆ２を調整して、デッドタイムｔｄ１、ｔｄ２を等しくすることができる利点がある。
【００６７】
出力部１１の第１および第２トランジスタＭ１、Ｍ２がＭＯＳトランジスタの場合について説明したが、バイポーラトランジスタや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）で構成することもできる。  
バイポーラトランジスタやＩＧＢＴを用いる場合には、ＭＯＳトランジスタと異なりボディダイオードを有していないので、回生電流を逃がすためのダイオードを外付けする必要がある。
【００６８】
また、第１および第２電流検出部１２、１３の第３乃至第８トランジスタがＭＯＳトランジスタである場合について説明したが、バイポーラトランジスタで構成することもできる。
【００６９】
半導体集積装置４０においては、出力部１１の第１、第２トランジスタＭ１、Ｍ２が同一チップ４１上にモノリシックに集積して形成されている場合について説明したが、出力部１１を外付けの個別ＭＯＳトランジスタとしても良い。  
個別ＭＯＳトランジスタでは、集積化されたＭＯＳトランジスタに比べてオン・オフ遅延特性のバラツキが大きくなるが、本実施例ではその影響を受けない利点がある。
【実施例２】
【００７０】
図６は本発明の実施例２に係るＤＣ―ＤＣコンバータの構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、抵抗により第１および第２トランジスタの第１および第２電流を検出するようにしたことにある。
【００７１】
即ち、図６に示すように、本実施例のＤＣ―ＤＣコンバータ５０は、第１電流検出部５２として、第１トランジスタＭ１を流れる第１電流Ｉ１を検出する抵抗Ｒ７（第１電流検出素子）の両端に正、負入力端がそれぞれ接続された差動増幅器５４と、第１基準値に応じた第１基準電圧Ｖｒｅｆ１を出力する第１基準値発生回路５５と、差動増幅器５４の出力と第１基準電圧Ｖｒｅｆ１とを比較し、比較結果を駆動部１４のインバータ２１に出力するコンパレータ５６とを具備している。電流検出用の抵抗Ｒ７は、高電位電源側と第１トランジスタＭ１との間に接続されている。
【００７２】
同様に、第２電流検出部５３として、第２トランジスタＭ２を流れる第２電流Ｉ２を検出する抵抗Ｒ８（第２電流検出素子）の両端に正、負入力端がそれぞれ接続された差動増幅器５７と、第２基準値に応じた第２基準電圧Ｖｒｅｆ２を出力する第２基準値発生回路５８と、差動増幅器５７の出力と第２基準電圧Ｖｒｅｆ２とを比較し、比較結果を駆動部１４のインバータ２３に出力するコンパレータ５９とを具備している。電流検出用の抵抗Ｒ８は、低電位電源側と第２トランジスタＭ２との間に接続されている。
【００７３】
差動増幅器５４の利得をＧａ１とすると、差動増幅器５４の出力電圧はＩ１×Ｒ７×Ｇａ１になるので、第１基準電圧Ｖｒｅｆ１＝０．０１×Ｉｐ１×Ｒ７×Ｇａ１とすることにより、第１トランジスタＭ１に流れる第１電流Ｉ１が第１基準値Ｉｒｅｆ１より小さくなるときをコンパレータ５６により検出することが可能である。
【００７４】
同様に、差動増幅器５７の利得をＧａ２とすると、差動増幅器５７の出力電圧はＩ２×Ｒ８×Ｇａ２になるので、第２基準電圧Ｖｒｅｆ２＝０．０１×Ｉｐ２×Ｒ８×Ｇａ２とすることにより、第２トランジスタＭ２に流れる第２電流Ｉ２が第２基準値Ｉｒｅｆ２より小さくなるときをコンパレータ５９により検出することが可能である。
【００７５】
以上説明したように、本実施例のＤＣ―ＤＣコンバータ５０は、第１および第２電流を抵抗Ｒ７、Ｒ８で電圧に変換し、第１および第２基準値に応じた第１および第２基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２と比較しているので、第１および第２電流検出部５２、５３の回路が簡略化される利点がある。  
但し、検出される電流値が抵抗Ｒ７、Ｒ８による寄生インダクタンスの影響を受け易いので、比較的スイッチング周波数の低いＤＣ−ＤＣコンバータに適している。
【００７６】
ここでは、第１および第２電流検出素子が抵抗である場合について説明したが、目的の電流が検出できるものであれば特に限定されない。
【実施例３】
【００７７】
図７は本発明の実施例３に係るＤＣ―ＤＣコンバータの構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、ＤＣ−ＤＣコンバータを降圧型から昇圧型としたことにある。
【００７８】
即ち、図７に示すように、本実施例のＤＣ―ＤＣコンバータ６０では、第１トランジスタＭ１はインダクタＬを介して高電位電源側と出力端ＬＸとの間に接続され、第２トランジスタＭ２はインダクタＬを介して高電位電源側と基準電位ＧＮＤとの間に接続されている。
【００７９】
以上説明したように、本実施例では、第１および第２電流検出部１２、１３を用いた昇圧型のＤＣ−ＤＣコンバータ６０を構成したので、デッドタイムのバラツキが少なく、安定して入力電圧より高い出力電圧が得られる利点がある。
【００８０】
ここでは、ＤＣ−ＤＣコンバータを降圧型から昇圧型とした場合について説明したが、図８（ａ）に示すような反転式ＤＣ―ＤＣコンバータとしても良く、また図８（ｄ）に示すような昇降圧ＤＣ―ＤＣコンバータとしても構わない。  
昇降圧ＤＣ―ＤＣコンバータでは、第１電流検出部１２、第２電流検出部１３および駆動部１４をそれぞれ昇圧部および降圧部に接続する。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施例１に係るＤＣ―ＤＣコンバータの構成を示す回路図。
【図２】本発明の実施例１に係るＤＣ―ＤＣコンバータのトランジスタの遅延特性を示す図。
【図３】本発明の実施例１に係るＤＣ―ＤＣコンバータの動作を示すタイミングチャート。
【図４】本発明の実施例１に係るＤＣ―ＤＣコンバータのデッドタイムを比較例と対比して示す図。
【図５】発明の実施例１に係るＤＣ―ＤＣコンバータが集積して形成された半導体集積装置を示す図。
【図６】本発明の実施例２に係るＤＣ―ＤＣコンバータの構成を示す回路図。
【図７】本発明の実施例３に係るＤＣ―ＤＣコンバータの構成を示す回路図。
【図８】本発明の他のＤＣ―ＤＣコンバータの構成を示すブロック図。
【符号の説明】
【００８２】
１０、５０  ＤＣ―ＤＣコンバータ
１１  出力部
１２、５２  第１電流検出部
１３、５３  第２電流検出部
１４  駆動部
１５  第１定電流源
１６  第２定電流源
１７  第３定電流源
１８  第４定電流源
１９  信号入力端子
２０  ＰＷＭ信号
２１、２３、２４  インバータ
２２  ＮＯＲ回路
２５  ＮＡＮＤ回路
２６  負荷
４０  半導体集積装置
４１  半導体チップ
４２ａ〜４２ｄ  ボンディングパッド
５４、５７  差動増幅器
５５  第１基準値発生回路
５６、５９  コンパレータ
５８  第２基準値発生回路
６０  昇圧ＤＣ―ＤＣコンバータ
７０  反転式ＤＣ―ＤＣコンバータ
８０  昇降圧ＤＣ―ＤＣコンバータ
Ｍ１  ｐ型第１トランジスタ
Ｍ２  ｎ型第２トランジスタ
Ｍ３  ｐ型第３トランジスタ
Ｍ４  ｐ型第４トランジスタ
Ｍ５  ｐ型第５トランジスタ
Ｍ６  ｎ型第６トランジスタ
Ｍ７  ｎ型第７トランジスタ
Ｍ８  ｎ型第８トランジスタ
Ｒ１〜Ｒ６  第１〜第６抵抗
Ｒ７、Ｒ８  抵抗
Ｉｒｅｆ１  第１基準値
Ｉｒｅｆ２  第２基準値
Ｖｒｅｆ１  第１基準電圧
Ｖｒｅｆ２  第２基準電圧
ｔｄ１、ｔｄ２  デッドタイム
Ｅ１、Ｅ２  電源
Ｃ  キャパシタ
Ｌ  インダクタ
【図１】
2008099385.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008099385.tif 000008
【図７】
2008099385.tif 000009
【図８】
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