(57)【要約】【課題】  小チップ化においても内部に形成する素子数を増すことに有利があり、機能素子としての性能を良好に得ることができる積層チップ部品を提供すること【解決手段】  セラミック材料の絶縁膜ａと導体パターンｂを適宜な順に積層してチップ体１を形成する。絶縁膜ａはａ１からａ９までの９層とし、上下の最外層ａ１，ａ９には導体パターンを形成しないが、内側の絶縁膜層ａ２から絶縁膜層ａ８にはそれぞれ導体パターンｂを形成し、それらは容量素子および誘導素子とし、相互の接続によりローパスフィルタの構成にする。絶縁膜層ａ３上では、容量素子の電極となる導体パターンｂ３１の周囲に、導体パターンｂ３２を引き回す形態に形成し、当該引き回し導体パターンｂ３２が誘導素子となる。誘導素子を容量素子の電極と同一平面に追加させて形成でき、これは減衰特性における共振点調整用の誘導素子となり、減衰特性の調整が容易に行える。【選択図】        図３
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【特許請求の範囲】
【請求項１】
セラミック材料の絶縁膜と導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体について少なくとも容量素子をなす膜層および誘導素子をなす膜層を有する積層チップ部品であって、
前記容量素子の電極となる前記導体パターンの周囲に、導体パターンを引き回す形態に形成し、当該引き回し導体パターンが前記誘導素子の１つとなることを特徴とする積層チップ部品。
【請求項２】
前記引き回し導体パターンは、前記容量素子の電極となる２つの膜層それぞれに設け、積層方向について重畳させる設定とすることを特徴とする請求項１に記載の積層チップ部品。
【請求項３】
前記引き回し導体パターンは、前記容量素子の電極となる２つの膜層それぞれに設け、積層方向について高周波的に螺旋状に連なる設定とすることを特徴とする請求項１あるいは２の何れかに記載の積層チップ部品。
【請求項４】
前記容量素子の電極となる前記導体パターンは、長手方向について階段状に幅が狭くなる凸形状に形成し、対向する互いを逆向きに重畳させる設定とすることを特徴とする請求項１から３の何れかに記載の積層チップ部品。
【請求項５】
前記チップ体の内部にある前記容量素子および前記誘導素子は、互いの接続をローパスフィルタとなる接続にすることを特徴とする請求項１から４の何れかに記載の積層チップ部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層チップ部品に関するもので、より具体的には、セラミック材料の絶縁膜と導体パターンを適宜な順に積層してなるチップ体について、容量素子および誘導素子をなす導体パターンの配置構成の改良に関する。
【背景技術】
【０００２】
周知のように、チップ部品と呼ばれる電子部品は、表面実装に使用するためリード端子を配置して小片形状に小型化しており、チップ体の表面に形成した電極を、基板表面へ接触させて直接にはんだ付けすることになる。チップ部品としては、セラミック材料の絶縁膜と導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体の内部に導体パターンによる電極体を内蔵し、これはコンデンサ（容量素子）やインダクタ（誘導素子）など、単体の機能素子として構成することもあるが、例えば特許文献１，２などに見られるように、チップ体には容量素子および誘導素子を適宜に内蔵させてローパスフィルタ等に構成することが行われている。
【０００３】
図１は積層チップ部品の従来の一例であり、各層を分離して示す斜視図である。そして、図２は図１に示す積層チップ部品の電気的な構成を説明する等価回路図である。
【０００４】
この積層チップ部品は、チップ体１の内部に容量素子および誘導素子を内蔵し、それら相互の接続によりローパスフィルタとして動作する構成になっている。チップ体１は、絶縁膜ａをａ１からａ８までの８層とし、上下の最外層ａ１，ａ８には導体パターンを形成しないが、第２の絶縁膜層ａ２から第７の絶縁膜層ａ７についてそれぞれ導体パターンｂを形成している。
【０００５】
絶縁膜層ａ２上には、容量素子Ｃ２の電極となる導体パターンｂ２１を長方形状に形成し、導体パターンｂ２１は一方端の出力電極側の縁部に達している。絶縁膜層ａ３上には、容量素子Ｃ１，Ｃ２の電極となる導体パターンｂ３１を中央部に長方形状に形成し、導体パターンｂ３１は側方の接地電極側の縁部に達している。絶縁膜層ａ４上には、容量素子Ｃ０，Ｃ１の電極となる導体パターンｂ４１を長方形状に形成し、導体パターンｂ４１は他方端の入力電極側の縁部に達している。絶縁膜層ａ５上には、容量素子Ｃ０の電極となる導体パターンｂ５１を長方形状に形成し、導体パターンｂ５１は一方端の出力電極側の縁部に達している。絶縁膜層ａ６上には、誘導素子Ｌ０のコイル部となる導体パターンｂ６１を形成し、導体パターンｂ６１は他方端の入力電極側の縁部から略Ｊ字状に引き回して先端が導体により上層ａ７の導体パターンｂ７１と接続させている。つまり、絶縁膜層ａ７上には、誘導素子Ｌ０のコイル部となる導体パターンｂ７１を形成し、導体パターンｂ７１は一方端の出力電極側の縁部から略Ｌ字状に引き回して先端が導体により下層ａ６の導体パターンｂ６１と接続させている。
【０００６】
チップ体１の内部のローパスフィルタは、図２に示すようにπ型の構成であり、入出力間に容量素子Ｃ０と誘導素子Ｌ０を並列に接続するとともに、入力側および出力側それぞれに容量素子Ｃ１，Ｃ２を接続し、これら容量素子Ｃ１，Ｃ２の他端は接地電極へ引き出して接地する構成になっている。
【特許文献１】特開平７−３３６１７６号公報
【特許文献２】特開平１１−１０３２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年は、携帯電話機などの電子機器の薄型，軽量，高機能化により、これを構成する電子部品について小型化，高性能化，高周波化の要求が高いレベルで求められている。すなわち、積層チップ部品について小チップ化を進めたいが、その場合でも機能素子としての性能が低下したのでは回路素子には使用できないという問題となり、積層チップ部品は小型であることと、機能素子として高性能であることが強く求められる。
【０００８】
上記した図１，２のローパスフィルタの例で言うと、絶縁膜層が８層の構成において減衰が１５ｄＢ程度であり、これは２０ｄＢ程度は減衰を得たい。そこで減衰を大きく得るには、フィルタ回路を多段の構成にする必要があるが、多段の回路にすることは内部に形成する素子の数が増えるので、必然的にチップサイズが大きくなってしまい、相反する問題になっている。
【０００９】
この発明は上記した課題を解決するもので、その目的は、小チップ化においても内部に形成する素子数を増すとともに、機能素子としての性能を良好に得ることができる積層チップ部品を提供することにある。
【課題を解決するための手段】
【００１０】
上述した目的を達成するために、本発明に係る積層チップ部品は、セラミック材料の絶縁膜と導体パターンを適宜な順に積層することによりチップ体を形成し、当該チップ体について少なくとも容量素子をなす膜層および誘導素子をなす膜層を有するものであって、容量素子の電極となる導体パターンの周囲に、導体パターンを引き回す形態に形成し、当該引き回し導体パターンが誘導素子の１つとなる構成にした。
【００１１】
また、引き回し導体パターンは、容量素子の電極となる２つの膜層それぞれに設け、積層方向について重畳させる設定としたり、積層方向について高周波的に螺旋状に連なる設定とするとよい。また、容量素子の電極となる導体パターンは、長手方向について階段状に幅が狭くなる凸形状に形成し、対向する互いを逆向きに重畳させる設定とすることもできる。また、チップ体の内部にある容量素子および誘導素子は、互いの接続をローパスフィルタとなる接続にすることができる。
【００１２】
したがって本発明では、容量素子の電極となる導体パターンの周囲に、導体パターンを引き回す形態に形成し、当該引き回し導体パターンが誘導素子の１つとなる。これは例えばローパスフィルタの構成とするものでは、減衰特性における共振点調整用の誘導素子にすることができ、このため、減衰特性の調整が容易に行える。
【００１３】
この場合、容量素子の電極と同一平面に誘導素子を形成することから、チップ体について積層数を増すことなく内部に形成する素子数を増すことができる。
【発明の効果】
【００１４】
本発明に係る積層チップ部品では、容量素子の電極と同一平面に誘導素子を形成することから、チップ体について積層数を増すことなく内部に形成する素子数を増すことができる。これは例えばローパスフィルタの構成とするものでは、減衰特性における共振点調整用の誘導素子にすることができ、このため、減衰特性の調整が容易に行える。
【００１５】
したがって、小チップ化においても内部に形成する素子数を増すことに有利があり、追加形成した素子は特性改善のための調整用とすることができる。その結果、機能素子としての性能を良好に得ることができる。
【発明を実施するための最良の形態】
【００１６】
図３は本発明の好適な一実施の形態を示している。本形態において積層チップ部品は、セラミック材料の絶縁膜ａと導体パターンｂを適宜な順に積層することによりチップ体１を形成し、当該チップ体１について少なくとも容量素子をなす膜層および誘導素子をなす膜層を有し、それら素子の相互の接続によりローパスフィルタの構成にしている。
【００１７】
チップ体１は図４に示すように、略矩形状の小片に形成するが、そのチップ体１の対向２面に、入力電極２および出力電極３をそれぞれ設けるとともに、側面には接地電極４，５を設ける構成を採る。チップ体１の内部のローパスフィルタは、図５に示すように、基本的にはπ型の構成であり、入出力間に容量素子Ｃ０と誘導素子Ｌ０を並列に接続するとともに、入力側および出力側それぞれに容量素子Ｃ１，Ｃ２を接続し、これら容量素子Ｃ１，Ｃ２の他端は直接に接地電極４，５へ引き出すのではなく、共振点調整用の誘導素子Ｌ１へ接続させ、これを介して接地する構成になっている。
【００１８】
チップ体１の形成は印刷積層法では、セラミック材料からなる絶縁ペーストと、導体材料からなる導体ペーストとを交互にスクリーン印刷していくもので、それらペーストは１回刷り出す（塗る）と厚みが例えば３〜５μｍになり、これを塗っては乾燥させて積み重ねていく。チップ部品の製造では、ワークとしては生産性の面から複数個分の大きさのワーク積層体を製作し、そのワーク積層体を十分に乾燥させた後に各単体に切断して焼成する。
【００１９】
セラミック材料には、例えばガラスを添加して低温焼結化した誘電体セラミックスを使用する。例えば、ホウケイ酸ガラスをアルミナに体積で７０：３０の比率に混合した誘電体材料を使用し、これにビヒクルとしてエチルセルロースとテレピネールと分散剤，可塑剤を混合したものを配合して混練し、印刷用の絶縁ぺーストとすることができる。セラミック材料としては、他にも例えばフェライト等の磁性セラミックスを使用してもよい。
【００２０】
導体ペーストには銀ペーストを使用し、上記したビヒクルに混合する。また、導体ペーストは銀パラジウムでもよい。
【００２１】
具体的には、絶縁膜ａは図３に示すａ１からａ９までの９層とし、上下の最外層ａ１，ａ９には導体パターンを形成しないが、第２の絶縁膜層ａ２から第８の絶縁膜層ａ８についてそれぞれ導体パターンｂを形成している。
【００２２】
絶縁膜層ａ２上には、容量素子Ｃ１の電極となる導体パターンｂ２１を中央部に長方形状に形成するとともに、引き回し導体パターンｂ２２を形成し、引き回し導体パターンｂ２２は入力電極２側の縁部に達していて導体パターンｂ２１の近接側の角部へ引き回して接続させている。
【００２３】
絶縁膜層ａ３上には、容量素子Ｃ１，Ｃ２の電極となる導体パターンｂ３１を中央部に長方形状に形成するとともに、引き回し導体パターンｂ３２を形成し、引き回し導体パターンｂ３２は接地電極５側の縁部に達していて導体パターンｂ３１の周囲を略一周して接続させている。
【００２４】
絶縁膜層ａ４上には、容量素子Ｃ２の電極となる導体パターンｂ４１を中央部に長方形状に形成するとともに、引き回し導体パターンｂ４２を形成し、これらは絶縁膜層ａ２上の導体パターンｂ２１，引き回し導体パターンｂ２２を逆向きにした形態になっている。つまり、引き回し導体パターンｂ４２は出力電極３側の縁部に達していて導体パターンｂ４１の近接側の角部へ引き回して接続させている。
【００２５】
絶縁膜層ａ５上には、誘導素子Ｌ０のコイル部となる導体パターンｂ５１を形成し、導体パターンｂ５１は入力電極２側の縁部から略Ｊ字状に引き回して先端が導体により上層ａ６の導体パターンｂ６１と接続させている。つまり、絶縁膜層ａ６上には、誘導素子Ｌ０のコイル部となる導体パターンｂ６１を形成し、導体パターンｂ６１は出力電極３側の縁部から略Ｌ字状に引き回して先端が導体により下層ａ５の導体パターンｂ５１と接続させている。
【００２６】
絶縁膜層ａ７上には、容量素子Ｃ０の電極となる導体パターンｂ７１を中央部に形成している。この導体パターンｂ７１は長手方向について階段状に幅が狭くなる凸形状に形成し、細幅の頂部が出力電極３側の縁部に達している。
【００２７】
絶縁膜層ａ８上には、容量素子Ｃ０の電極となる導体パターンｂ８１を中央部に形成し、これは下層ａ７の導体パターンｂ７１とは逆向きに重畳させる設定になっている。つまり導体パターンｂ８１は、長手方向について階段状に幅が狭くなる凸形状に形成するが、細幅の頂部が入力電極２側の縁部に達している。
【００２８】
絶縁膜層ａ２上の引き回し導体パターンｂ２２および絶縁膜層ａ４上の引き回し導体パターンｂ４２は、図６（ａ），（ｃ）に示すように、長手方向に短く引き回して形成しており、当該引き回し部位は絶縁膜層ａ３上の引き回し導体パターンｂ３２の該当部位と重畳させる設定になっている。このため、上下の導体パターン間では重畳している部位が誘導性の結合を生じ、インダクタンスを増大させて得ることができ、引き回し導体パターンｂ２２，ｂ４２のようにたとえ長さが短くても重畳部位は誘導素子として機能させることができる。
【００２９】
絶縁膜層ａ３上の引き回し導体パターンｂ３２は、容量素子Ｃ１，Ｃ２の共通の電極となる導体パターンｂ３１の周囲に引き回す形態に形成するので、これはもちろん誘導素子の１つとなる。そして、絶縁膜層ａ３上の引き回し導体パターンｂ３２は、積層方向について見ると、図７に示すように、高周波的には引き回し導体パターンｂ２２，ｂ４２と螺旋状に連なる設定となっており、このため、インダクタンスを増大させて得ることができる。したがって、引き回し導体パターンｂ２２，ｂ３２，ｂ４２は、図５に示す誘導素子Ｌ１として機能する。
【００３０】
また、これら引き回し導体パターンｂ２２，ｂ３２，ｂ４２は、長さを適宜に変更でき、任意に形成が行える。したがって、誘導素子Ｌ１のインダクタンス値を適宜に設定でき、減衰特性における共振点を容易に調整することができる。
【００３１】
容量素子Ｃ０の電極は、長手方向について階段状に幅が狭くなる凸形状に形成し、これら導体パターンｂ７１(図８（ａ））および導体パターンｂ８１(図８（ｂ））とは、対向する互いを逆向きに重畳させる設定になっているので(図８（ｃ））、重なり面積を見ると、両者に位置ズレがあったとしてもその影響が現れにくい相互関係になる。つまり、導体パターンｂ７１と導体パターンｂ８１とは、対向して重なり合う中央部位が電極として有効な領域となり、この有効領域の両側にある階段部位がズレ量に対するマージンとなるため、対向する位置関係にズレがあっても、ズレ量が階段部位の幅までは中央の有効領域分の面積が保たれる。したがって、導体パターンの形成や積層において位置ズレがあっても容量素子Ｃ０の電極の相互間には影響が少なくなり、容量値を適正に確保することができる。その結果、減衰特性について共振点のばらつきを防ぐことができ、周波数特性を安定に得ることができる。
【００３２】
ところで、本発明に係る積層チップ部品にあっては、チップ体１における各部について上記した構成に限定されるものではなく、適宜に変更することができる。図９は、本発明に係る積層チップ部品について導体パターンの一部を変更した他例であり、各層を分離して示す斜視図である。
【００３３】
図９に示す積層チップ部品では、絶縁膜ａを８層とし、膜層はａ１，ａ２，ａ３，ａ４，ａ２，ａ５，ａ６，ａ９という順に積層して、図５に示す等価回路となるローパスフィルタを構成している。つまりこの場合、絶縁膜層ａ４の上側に絶縁膜層ａ２を設け、これら両者によって容量素子Ｃ０を構成している。他の各部は上記した図３に示す例と同一になっており、同一の符号を付して説明は省略する。
【００３４】
本発明に係るローパスフィルタの構成、つまり図５に示す等価回路について数値解析を行ったところ、図１０に示すような減衰特性を得た。図１０には、図２に示した従来例の等価回路における減衰特性も併せてプロットしてある。同図から明らかなように、従来例のローパスフィルタの構成では減衰を１５ｄＢ程度しか得られなかったが、本発明に係るローパスフィルタの構成では２０ｄＢ程度を得ることができ、周波数特性を良好に得られることを確認した。
【００３５】
このように、本発明に係る積層チップ部品では、容量素子Ｃ１，Ｃ２の電極となる導体パターンｂ３１の周囲に、導体パターンｂ３２を引き回す形態に形成し、当該引き回し導体パターンｂ３２が誘導素子Ｌ１となる。これはローパスフィルタの構成において、減衰特性における共振点調整用の誘導素子Ｌ１となるため、減衰特性の調整が容易に行える。
【００３６】
この場合、容量素子の電極と同一平面に誘導素子を形成することから、チップ体１について積層数を増すことなく内部に形成する素子数を増すことができる。したがって、小チップ化においても内部に形成する素子数を増すことに有利があり、追加形成した素子は特性改善のための調整用とすることができ、その結果、機能素子としての性能を良好に得ることができる。
【図面の簡単な説明】
【００３７】
【図１】積層チップ部品の従来の一例であり、各層を分離して示す斜視図である。
【図２】図１に示す積層チップ部品の電気的な構成を説明する等価回路図である。
【図３】本発明に係る積層チップ部品の一実施の形態であり、各層を分離して示す斜視図である。
【図４】図３に示す積層チップ部品の外観を説明する斜視図である。
【図５】図３に示す積層チップ部品の電気的な構成を説明する等価回路図である。
【図６】導体パターンを説明する平面図であり、（ａ）は第２層、（ｂ）は第３層、（ｃ）は第４層をそれぞれ示している。
【図７】第２層上へ第３層を積層した状態を示し、当該積層部位における誘導素子を説明している。
【図８】導体パターンを説明する平面図であり、（ａ）は第７層、（ｂ）は第８層をそれぞれ示し、（ｃ）は第７層上へ第８層を積層した状態を示している。
【図９】本発明に係る積層チップ部品について導体パターンの一部を変更した他例であり、各層を分離して示す斜視図である。
【図１０】ローパスフィルタをなす積層チップ部品の減衰特性を示すグラフ図である。
【符号の説明】
【００３８】
１  チップ体
２  入力電極
３  出力電極
４，５  接地電極
ａ  絶縁膜
ａ１  第１の絶縁膜層
ａ２  第２の絶縁膜層
ａ３  第３の絶縁膜層
ａ４  第４の絶縁膜層
ａ５  第５の絶縁膜層
ａ６  第６の絶縁膜層
ａ７  第７の絶縁膜層
ａ８  第８の絶縁膜層
ａ９  第９の絶縁膜層
ｂ  導体パターン
ｂ２１，ｂ２２，ｂ３１，ｂ３２，ｂ４１，ｂ４２，ｂ５１，ｂ６１，ｂ７１，ｂ８１    導体パターン
Ｃ０，Ｃ１，Ｃ２  容量素子
Ｌ０，Ｌ１  誘導素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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