(57)【要約】【課題】横型ＩＧＢＴのオン電圧を上昇させずに、安全動作領域（ＳＯＡ）およびＥＳＤなどの破壊耐量を向上できるデバイス構造を提供する。【解決手段】支持基板１の一方の主面の上方に埋め込み絶縁膜２を介して形成されている半導体層３と、第１のベース領域１６と、第２のベース領域１５と、バッファー領域８と、エミッタ領域５と、コレクタ領域９と、ベース・コンタクト拡散領域１０と、ゲート絶縁膜６と、ゲート電極７と、エミッタ電極１２と、コレクタ電極１３とを備え、第１のベース領域１６は、半導体層３表面から増加してエミッタ領域５下方において最大になる不純物の縦方向濃度分布を有しながらゲート電極７下方の一部まで延在されて、ゲート電極７の端部の下方に位置する不純物濃度の最大点からの横方向の長さは、前記最大点からの縦方向の長さと比較して同等以上であることを特徴とする。【選択図】図１
2008147415.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板の一方の主面の上方に埋め込み絶縁膜を介して形成されている第１導電型の半導体層と、
前記半導体層表面から形成されている第２導電型の第１のベース領域と、
前記第１のベース領域の表面濃度よりも低濃度で拡散深さが大きく前記第１のベース領域の少なくとも一部を包含する第２導電型の第２のベース領域と、
前記第２のベース領域と横方向に離間して前記半導体層の表面から形成されている第１導電型のバッファー領域と、
前記第１のベース領域の表面から形成されている第１導電型のエミッタ領域と、
前記バッファー領域の表面から形成されている第２導電型のコレクタ領域と、
前記第１のベース領域または前記第２のベース領域の表面から形成されている第２導電型のベース・コンタクト拡散領域と、
前記第２のベース領域の上に前記エミッタ領域端から前記第２のベース領域端を超えて形成されているゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されているゲート電極と、
前記エミッタ領域および前記ベース・コンタクト拡散領域上に接続されているエミッタ電極と、
前記コレクタ領域上に接続されているコレクタ電極と
を備え、前記第１のベース領域は、
前記半導体層の表面から増加して前記エミッタ領域下方において最大になる第２導電型不純物の縦方向濃度分布を有しながら前記ゲート電極下方の一部まで延在されて、前記ゲート電極の端部の下方に位置する不純物濃度の最大点からの横方向の長さは、前記最大点からの縦方向の長さと比較して同等以上であることを特徴とする
半導体装置。
【請求項２】
支持基板と、
前記支持基板の一方の主面の上方に埋め込み絶縁膜を介して形成されている第２導電型の半導体層からなる第２のベース領域と、
前記第２のベース領域の表面から形成されている第２導電型の第１のベース領域と、
前記第１のベース領域と横方向に離間して前記半導体層内に形成されている第１導電型のウェル領域と、
前記ウェルに隣接する第１導電型のバッファー領域と、
前記第１のベース領域の表面から形成されている第１導電型のエミッタ領域と、
前記バッファー領域の表面から形成されている第２導電型のコレクタ領域と、
前記第１のベース領域に形成されている第２導電型のベース・コンタクト拡散領域と、
前記第２のベース領域上において、前記エミッタ領域端から前記第２のベース領域端を超えて形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されているゲート電極と、
前記エミッタ領域および前記ベース・コンタクト拡散領域上に接続されているエミッタ電極と、
前記コレクタ領域上に接続されているコレクタ電極と
を備え、前記第１のベース領域は、
前記第２のベース領域の表面から増加して前記エミッタ領域の下方において最大になる第２導電型不純物の縦方向濃度分布を有しながら前記ゲート電極下方の一部まで延在されて、前記ゲート電極の端部の下方に位置する不純物濃度の最大点からの横方向の長さは、前記最大点からの縦方向の長さと比較して同等以上であり、前記第１のベース領域直下から前記埋め込み絶縁膜の間の前記第２のベース領域は前記第１のベース領域の表面濃度よりも低いことを特徴とする
半導体装置。
【請求項３】
２つの主面を有する半導体基板と、
前記半導体基板内に、一方の主面と隣接する第１導電型の半導体層と、
前記半導体層の表面から形成されている第２導電型の第１のベース領域と、
前記第１のベース領域の表面濃度よりも低濃度で拡散深さが大きくかつ前記第１のベース領域を内在する第２導電型の第２のベース領域と、
前記第１のベース領域または前記第２のベース領域の表面から形成されている第２導電型のベース・コンタクト拡散領域と、
前記第１のベース領域の表面から形成されている第１導電型のエミッタ領域と、
前記半導体基板のもう一方の主面に隣接する第２導電型のコレクタ領域と、
前記コレクタ領域と前記半導体層間に挿入されている第１導電型バッファー層と、
前記エミッタ領域端から前記第２のベース領域端を超えて形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されているゲート電極と、
前記エミッタ領域および前記ベース・コンタクト拡散領域上に接続されているエミッタ電極と、
前記コレクタ領域に接続されているコレクタ電極と
を備え、前記第１のベース領域は、
前記半導体層の表面から増加して前記エミッタ領域下方において最大になる第２導電型不純物の縦方向濃度分布を有しながら前記ゲート電極下方の一部まで延在されて、前記ゲート電極の端部の下方に位置する不純物濃度の最大点からの横方向の長さは、前記最大点からの縦方向の長さと比較して同等以上であることを特徴とする
半導体装置。
【請求項４】
前記第２導電型のベース・コンタクト拡散領域が前記エミッタ領域の下方まで拡がっていることを特徴とする
請求項１から請求項３の何れか記載の半導体装置。
【請求項５】
半導体層の表面に第２導電型の第１のベース領域を形成する工程と、
前記第１のベース領域よりも低濃度で拡散深さの大きい第２のベース領域を前記第１のベース領域の一部を包含するように形成する工程と、
第２導電型のバッファー領域を前記第２のベース領域から離間して前記半導体層に形成する工程と
を備え、
更に、第１のベース領域と第２のベース領域上にゲート絶縁膜およびゲート電極を順次形成する工程と、
前記第１のベース領域の表面に第１導電型のエミッタ領域を形成する工程と、
前記バッファー層の表面に第１導電型のコレクタ領域を形成する工程と
を備え、前記第１のベース領域は、
前記ゲート絶縁膜の形成工程前に、加速エネルギーが１５０ＫｅＶから２００ＫｅＶまでの範囲で、ドーズ量が３×１０１３から１×１０１４［ｉｏｎｓ／ｃｍ２］までの範囲である硼素イオン注入を用いて形成されることを特徴とする
半導体装置の製造方法。
【請求項６】
前記第１のベース領域と前記ゲート電極は上方から見て端部が重なり合うよう配置されることを特徴とする
請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に絶縁ゲート・バイポーラトランジスタ（ＩＧＢＴ）に関する。
【背景技術】
【０００２】
近年、カラープラズマディスプレイパネル（以下、ＰＤＰと称す）の著しい価格下落にともない、内蔵されている半導体製品のコストダウンの要望も大きい。カラーＰＤＰのスキャン・ドライバＩＣは、ＳＯＩ（Silicon on Insulator）基板上に出力駆動デバイスとして横型ＩＧＢＴと低耐圧の制御回路を１チップにしたシリコン集積回路が採用されている場合が多い。
【０００３】
上記ＩＣのコストダウンを図るためには、チップ内に占める面積が大きい横型ＩＧＢＴを縮小することが効果的である。そのためには、横型ＩＧＢＴの電流能力を向上する必要がある。横型ＩＧＢＴの電流能力は、主に２つの観点、すなわち、オン電圧とＳＯＡ（Safe Operating Area）やＥＳＤ（electrostatic discharge）など破壊耐量面から検討する必要がある。ここで、ＳＯＡはデバイスがオン状態の時に破壊に至る降伏電圧および電流の許容範囲としている。
【０００４】
図９は、一般的な横型ＩＧＢＴを示している。
支持基板１の上に埋め込み絶縁膜２を介してＮ型半導体層３が張り合わせされている。Ｎ型半導体層３の表面には、Ｐ型ベース領域４、Ｎ型バッファー領域８が形成される。Ｐ型ベース領域４の表面には、Ｎ＋型エミッタ領域５とＰ＋型ベース・コンタクト拡散領域１０が拡散されている。Ｎ型バッファー領域８の表面には、Ｐ＋型コレクタ領域９が拡散されている。また、Ｐ型ベース領域４の上には、ゲート絶縁膜６を介してゲート電極７がフィールド酸化膜１１の上方まで延びている。Ｎ＋エミッタ領域５とＰ＋ベース・コンタクト拡散領域１０の上には、エミッタ電極１２が形成され、Ｐ＋型コレクタ領域９の上にはコレクタ電極１３が形成されている。
【０００５】
オン電圧、およびＳＯＡを決める要因について説明する。
オン電圧は、デバイスがオン状態のときの抵抗成分に主に依存する。ゲート絶縁膜６の下方に形成されるチャネル抵抗は、主抵抗成分の１つであり低減が重要である。また、ＳＯＡについては、ラッチアップの抑制が重要である。
【０００６】
図１０に示すように、Ｎ＋型エミッタ領域５、Ｐ型ベース領域４、Ｎ型半導体層３から構成される寄生ＮＰＮトランジスタが存在するため、横型ＩＧＢＴの等価回路は、図１１のようなサイリスタ構造になる。このサイリスタが動作して一旦ラッチアップが起きると、ゲート電圧で制御できず低インピーダンス状態となり発熱による破壊に至る。ラッチアップが発生する条件は、寄生ＮＰＮトランジスタとＰＮＰトランジスタのベース接地電流利得をそれぞれα(NPN)、α(PNP)とすると
α(NPN)  ＋  α(PNP)  ≧  １
である。従って、ラッチアップの抑制には両バイポーラトランジスタの電流利得αを下げることも重要である。
【０００７】
ＰＮＰトランジスタの方はオン電圧と関係するため、電流利得αを下げ過ぎるとＭＯＳトランジスタに対する優位性が少なくなる。このため、ラッチアップを防止するためには、寄生ＮＰＮトランジスタ動作（ターン・オン）を抑制することに力点がおかれる。寄生ＮＰＮバイポーラトランジスタのベース接地電流利得αは以下の式で与えられる。
【０００８】
α ＝［１−（ＤＥ／Ｄｐ）（ＮＢ／ＮＥ）（Ｗ／ＬＥ）］・［１−Ｗ２／２ＬＢ２］
ここで、ＤＥ：エミッタ領域内の少数キャリアの拡散係数、ＤＰ：ベース領域内の少数キャリアの拡散係数、ＮＢ：ベース領域の不純物濃度、ＮＥ：エミッタ領域の不純物濃度、Ｗ：ベース領域の幅、ＬＥ：エミッタ領域の少数キャリアの拡散長である。αを低下するには、ＮＢ増加、ＮＥ減少、Ｗ増加が効果あることは明らかである。
【０００９】
また、寄生ＮＰＮトランジスタのターン・オンの抑制には、エミッタ領域の下方のベース抵抗Ｒｂを低減することが効果ある。横型ＩＧＢＴがオン状態で、コレクタ電流が大きくなると、Ｎ＋エミッタ領域５の下方のＰ型ベース領域４の寄生抵抗Ｒｂでの電圧降下が大きくなる。その電圧降下がビルトイン・ポテンシャルＶｂｉ以上になるとターン・オンが始まる。このため、寄生抵抗Ｒｂの低減は特に重要である。
【００１０】
通常、横型ＩＧＢＴのデバイス構造では、図９に示すようにＮ＋型エミッタ領域５の下方に高濃度のＰ＋型ベース・コンタクト拡散領域１０を挿入する。Ｐ＋型ベース・コンタクト拡散領域１０でなく、もっと拡散深さの大きい専用の高濃度層を表面から拡散する場合もある。Ｐ＋型ベース・コンタクト拡散領域１０あるいは専用の高濃度拡散層、いずれにせよ、ゲート電極７の下方まで拡散が到達するとチャネル抵抗が増加するので、図１０に示すゲート電極７との間隔Ｌ１に十分なマージンが必要となる。寄生抵抗は、低濃度の間隔Ｌ１と高濃度の間隔Ｌ２の直列抵抗になる。
【００１１】
従って、寄生ＮＰＮトランジスタのターン・オンは、より抵抗が高い間隔Ｌ１での電圧降下に依存するようになる。間隔Ｌ１は、ゲート電極７とＰ＋型ベース・コンタクト拡散領域１０の寸法バラツキや合わせズレなどで変動しやすい。また、拡散深さが大きい場合、拡散横拡がりの影響を受け易くなるので熱処理（ドライブイン温度・時間）のバラツキなどでも変動しやすく、ＳＯＡの変動につながり易い欠点を有する。
【００１２】
このような変動要因を低減するために、エミッタ領域の下方の全てに高濃度領域を形成する特許文献１，２のようなデバイス構造が提案されている。
特許文献１は図１２に示すように、Ｐ型ベース領域４の下方に高濃度Ｐ型領域１４を連続して追加している。特許文献２は図１３に示すように、エミッタ領域５の下方に高濃度Ｐ型領域１４が形成されている。チャネル部分に影響を与えないように、高濃度Ｐ型領域１４はゲート電極７に対してセルフアラインで形成されている。
【００１３】
特許文献１および特許文献２共に、オン電圧はＰ型ベース領域４に依存、ラッチアップは高濃度Ｐ型領域１４に依存するため、それぞれ独立して制御できる点では、イオン注入条件など設定が容易になる。更に、高濃度Ｐ型領域１４がチャネル領域まで到達しないため、チャネル抵抗のばらつきが少なくなる長所を有する。
【特許文献１】特開平１０−２４２４５６号公報
【特許文献２】特開２００２−２７０８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来技術である特許文献１および特許文献２のデバイス構造の課題について、以下、説明していく。
前述した通り、ラッチアップ防止については、寄生ＮＰＮトランジスタの電流利得αを低減することが望ましい。寄生ＮＰＮトランジスタのターン・オン時は、エミッタ領域端が最もベース電位が上昇してキャリアの発生箇所になるため、エミッタ領域端からＰ型ベース領域に向かって少数キャリア（電子）は拡散していく。エミッタ領域下方には高濃度Ｐ型領域が存在するため電流利得は低下する。一方、ゲート電極下方には低濃度のＰ型ベース領域が存在しているため、エミッタ領域から横方向への電流利得は、縦方向に比べて大きくなる。キャリアは主に横方向の低濃度領域を拡散してＮ型半導体層に到達すると考えられる。
【００１５】
このため電流利得を抑制するためには、キャリアの通過するエミッタ端近傍から横方向に位置するゲート電極下方のＰ型ベース領域についてＰ型不純物濃度を高くする、もしくは、Ｐ型ベース領域の幅を横方向に拡げることになる。
【００１６】
しかし、横方向に幅を拡げることは素子サイズ縮小のため極力避けることが望ましく、むしろ、ゲート電極下方のＰ型ベース領域の幅は出来る限り縮小しておきたい。Ｐ型ベース領域については、特許文献１および特許文献２とも通常の拡散プロファイルである、すなわち、表面濃度が最も高くなるガウス分布である。このため、全体の不純物濃度を高くすると表面濃度も高くなる。表面濃度の増加は、チャネル抵抗増加につながるだけでなく、エミッタ領域がＬＤＤ（Light doped drain）を採用している場合は、ポリシリコン・ゲート電極側面のサイドウォール下方の低濃度Ｎ型不純物濃度にも影響を与えてしまい、エミッタ抵抗増加を招く可能性がある。従って、Ｐ型ベース領域の不純物濃度はあまり高く設定できず、ゲート電極下方でのＰ型ベース領域幅を確保する必要が生じて縮小が難しい課題を有する。
【００１７】
以上のことは、特に、ＰＤＰスキャン・ドライバＩＣに用いられるような２００Ｖ程度の耐圧を有する高耐圧素子ではより重要になる。エミッターコレクタ間に高電圧を印加すると、Ｐ型ベース領域側への空乏領域の拡がりが生じ、実質的にベース幅が狭くなるからである。
【００１８】
特許文献２では、図１３に示すようにエミッタ領域５の下方しか高濃度Ｐ型領域１４はなく、ゲート電極７の下方に低濃度Ｐ型領域が存在する。
また、特許文献１では、図１２に示すように高濃度Ｐ型領域１４がゲート電極７の下方まで延びているが表面までは到達しておらず、エミッタ領域５の側面から横方向は低濃度Ｐ型ベース領域が存在しており十分とは言えない。
【００１９】
更に、特許文献１および特許文献２の別の課題について説明する。
特許文献１では、Ｐ型ベース領域４の下方に高濃度Ｐ型領域１４があるため、Ｎ型半導体層３との間のＰＮ接合の曲率は大きくなり電界集中しやすい。このため、１００Ｖ以上の高耐圧デバイスとしてはあまり好ましくない。
【００２０】
特許文献２では、高濃度Ｐ型領域４をゲート電極７とセルフアラインで形成するため、Ｐ型不純物（硼素）の加速エネルギーやドーズ量を高くするとゲート電極７の下方に突き抜けてしまい、チャネルに影響を与える。このため、ポリシリコン・ゲート電極厚の薄膜化は難しい。現在、微細なプロセス・ルールになるにともない、段差緩和のためポリシリコン膜厚を薄膜化する傾向があり、既存プロセスをそのまま使用できないため、プロセス変更が必要になり開発効率が悪くなる欠点を有する。
【課題を解決するための手段】
【００２１】
本発明の請求項１記載の半導体装置は、横型半導体装置であって、支持基板と、前記支持基板の一方の主面の上方に埋め込み絶縁膜を介して形成されている第１導電型の半導体層と、前記半導体層表面から形成されている第２導電型の第１のベース領域と、前記第１のベース領域の表面濃度よりも低濃度で拡散深さが大きく前記第１のベース領域の少なくとも一部を包含する第２導電型の第２のベース領域と、前記第２のベース領域と横方向に離間して前記半導体層の表面から形成されている第１導電型のバッファー領域と、前記第１のベース領域の表面から形成されている第１導電型のエミッタ領域と、前記バッファー領域の表面から形成されている第２導電型のコレクタ領域と、前記第１のベース領域または前記第２のベース領域の表面から形成されている第２導電型のベース・コンタクト拡散領域と、前記第２のベース領域の上に前記エミッタ領域端から前記第２のベース領域端を超えて形成されているゲート絶縁膜と、前記ゲート絶縁膜の上に形成されているゲート電極と、前記エミッタ領域および前記ベース・コンタクト拡散領域上に接続されているエミッタ電極と、前記コレクタ領域上に接続されているコレクタ電極とを備え、前記第１のベース領域は、前記半導体層の表面から増加して前記エミッタ領域下方において最大になる第２導電型不純物の縦方向濃度分布を有しながら前記ゲート電極下方の一部まで延在されて、前記ゲート電極の端部の下方に位置する不純物濃度の最大点からの横方向の長さは、前記最大点からの縦方向の長さと比較して同等以上であることを特徴とする。
【００２２】
本発明の請求項２記載の半導体装置は、別の横型半導体装置であって、支持基板と、前記支持基板の一方の主面の上方に埋め込み絶縁膜を介して形成されている第２導電型の半導体層からなる第２のベース領域と、前記第２のベース領域の表面から形成されている第２導電型の第１のベース領域と、前記第１のベース領域と横方向に離間して前記半導体層内に形成されている第１導電型のウェル領域と、前記ウェルに隣接する第１導電型のバッファー領域と、前記第１のベース領域の表面から形成されている第１導電型のエミッタ領域と、前記バッファー領域の表面から形成されている第２導電型のコレクタ領域と、前記第１のベース領域に形成されている第２導電型のベース・コンタクト拡散領域と、前記第２のベース領域上において、前記エミッタ領域端から前記第２のベース領域端を超えて形成されているゲート絶縁膜と、前記ゲート絶縁膜上に形成されているゲート電極と、前記エミッタ領域および前記ベース・コンタクト拡散領域上に接続されているエミッタ電極と、前記コレクタ領域上に接続されているコレクタ電極とを備え、前記第１のベース領域は、前記第２のベース領域の表面から増加して前記エミッタ領域の下方において最大になる第２導電型不純物の縦方向濃度分布を有しながら前記ゲート電極下方の一部まで延在されて、前記ゲート電極の端部の下方に位置する不純物濃度の最大点からの横方向の長さは、前記最大点からの縦方向の長さと比較して同等以上であり、前記第１のベース領域直下から前記埋め込み絶縁膜の間の前記第２のベース領域は前記第１のベース領域の表面濃度よりも低いことを特徴とする。
【００２３】
本発明の請求項３記載の半導体装置は、縦型半導体装置であって、２つの主面を有する半導体基板と、前記半導体基板内に、一方の主面と隣接する第１導電型の半導体層と、前記半導体層の表面から形成されている第２導電型の第１のベース領域と、前記第１のベース領域の表面濃度よりも低濃度で拡散深さが大きくかつ前記第１のベース領域を内在する第２導電型の第２のベース領域と、前記第１のベース領域または前記第２のベース領域の表面から形成されている第２導電型のベース・コンタクト拡散領域と、前記第１のベース領域の表面から形成されている第１導電型のエミッタ領域と、前記半導体基板のもう一方の主面に隣接する第２導電型のコレクタ領域と、前記コレクタ領域と前記半導体層間に挿入されている第１導電型バッファー層と、前記エミッタ領域端から前記第２のベース領域端を超えて形成されているゲート絶縁膜と、前記ゲート絶縁膜上に形成されているゲート電極と、前記エミッタ領域および前記ベース・コンタクト拡散領域上に接続されているエミッタ電極と、前記コレクタ領域に接続されているコレクタ電極とを備え、前記第１のベース領域は、前記半導体層の表面から増加して前記エミッタ領域下方において最大になる第２導電型不純物の縦方向濃度分布を有しながら前記ゲート電極下方の一部まで延在されて、前記ゲート電極の端部の下方に位置する不純物濃度の最大点からの横方向の長さは、前記最大点からの縦方向の長さと比較して同等以上であることを特徴とする。
【００２４】
本発明の請求項４記載の半導体装置は、請求項１から請求項３の何れかにおいて、前記第２導電型のベース・コンタクト拡散領域が前記エミッタ領域の下方まで拡がっていることで、よりＳＯＡを向上できる。
【００２５】
本発明の請求項５記載の半導体装置の製造方法は、半導体層の表面に第２導電型の第１のベース領域を形成する工程と、前記第１のベース領域よりも低濃度で拡散深さの大きい第２のベース領域を前記第１のベース領域の一部を包含するように形成する工程と、第２導電型のバッファー領域を前記第２のベース領域から離間して前記半導体層に形成する工程とを備え、更に、第１のベース領域と第２のベース領域上にゲート絶縁膜およびゲート電極を順次形成する工程と、前記第１のベース領域の表面に第１導電型のエミッタ領域を形成する工程と、前記バッファー層の表面に第１導電型のコレクタ領域を形成する工程とを備え、前記第１のベース領域は、前記ゲート絶縁膜の形成工程前に、加速エネルギーが１５０ＫｅＶから２００ＫｅＶまでの範囲で、ドーズ量が３×１０１３から１×１０１４［ｉｏｎｓ／ｃｍ２］までの範囲である硼素イオン注入を用いて形成されることを特徴とする。
【００２６】
本発明の請求項６記載の半導体装置の製造方法は、請求項５において、前記第１のベース領域と前記ゲート電極は上方から見て端部が重なり合うよう配置されることを特徴とする。
【発明の効果】
【００２７】
本発明の絶縁ゲート・バイポーラトランジスタＩＧＢＴの第１のベース領域は、以下の３つの特徴を有する。
１番目は、第１導電型エミッタ領域下方に第２導電型不純物濃度の最大（頂上）を有するレトログレード・プロファイルであり、表面から頂上へ緩やかに濃度が増加する。
【００２８】
これによって、第１導電型エミッタ領域下方の第２導電型ベース領域の寄生抵抗を低下できるため、寄生ＮＰＮ−Ｔｒのターン・オンの抑制に効果を有する。
２番目は、ゲート電極端下方から第２導電型コレクタ領域側へ僅かに延びる。ゲート電極端下方の不純物濃度最大点からの横方向の長さは、最大点からの縦方向の長さと同等以上ある。これによって、ゲート電極下方の第２導電型ベース領域の不純物量を、第１導電型エミッタ領域下方の不純物量と同等以上にすることができて、寄生バイポーラＴｒの電流利得を低減できる。ターン・オンしてもラッチアップ抑制に効果を有する。
【００２９】
３番目は、第１のベース領域は低濃度の第２導電型領域に隣接もしくは包含されている。この低濃度Ｐ型領域は第２のベース領域もしくは半導体層に相当している。
これにより、オフ時の耐圧アップを可能にする。第１のベース領域は表面近傍に形成されて拡散深さはそれ程大きくない。このため、第１導電型半導体層と隣接すると曲率が大きくなり電界集中してオフ耐圧を低下する恐れがある。本発明では、第１のベース領域を比較的拡散深さの大きい低濃度第２導電型領域で包含することで、電界集中を緩和する効果を有しオフ耐圧を向上できる。
【００３０】
以上により、本発明は、特に高耐圧の横型ＩＧＢＴに有効で、オン電圧低下とＳＯＡ向上を同時に行うことができ、電流能力をアップできる優れたデバイス構造である。
また、本発明は、縦型のＩＧＢＴに適用しても効果を有する。縦型素子の場合は、コレクタ領域、バッファー領域が基板裏面側に形成されるが、ベース領域の形成方法は、上記横型素子で説明したものと同様の構造を有する。
【００３１】
また、製造方法の特徴としては、レトログレード・プロファイルを有する第１のベース領域および第２のベース領域をポリシリコン・ゲート形成前に形成する必要がある。これにより、ゲート電極下方に第１のベース領域および第２のベース領域を形成することが可能になる。第１のベース領域は、比較的高い加速エネルギー１５０〜２００ＫｅＶの範囲で硼素イオンを注入する。この後、ドライブインを行い、表面から深さ０．５μｍ程度に頂上を持つレトログレード・プロファイルを形成できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を各実施形態に基づいて説明する。
（第１の実施形態）
図１に、本発明の第１の実施形態の横型ＩＧＢＴの断面図を示す。図７に平面図を示す。
【００３３】
図１において、支持基板１の上に埋め込み絶縁膜２を介して形成される低濃度Ｎ型半導体層３の表面には、第２のベース領域としての第２のＰ−型ベース領域１５とＮ型バッファー領域８が間隔をおいて拡散されている。第２のＰ−型ベース領域１５は、同じチップに集積化される低耐圧ＮＭＯＳトランジスタのＰ型ウェル領域または高耐圧ＰＭＯＳトランジスタのＰ型オフセット領域と共用されることが多く、表面濃度は１×１０１６［ｃｍ−２］前後であり比較的濃度は薄い。
【００３４】
第２のＰ−型ベース領域１５内には、第１のベース領域としての第１のＰ型ベース領域１６が形成されて、更に、第１のＰ型ベース領域１６に、Ｎ＋型エミッタ領域５、Ｐ＋型ベース・コンタクト拡散領域１０が拡散されている。
【００３５】
ゲート電極７は、第１のＰ型ベース領域１６および第２のＰ−型ベース領域１５の上方に、ゲート絶縁膜６を介して形成されてフィールド酸化膜１１の上方まで延びている。Ｎ＋型エミッタ領域５、Ｐ＋型ベース・コンタクト拡散領域１０の上には、エミッタ電極１２が形成される。Ｎ型バッファー領域８の上には、Ｐ＋型コレクタ領域９が形成され、更にＰ＋型コレクタ領域９の上には、コレクタ電極１３が形成されている。第１のＰ型ベース領域１６が、Ｎ＋型エミッタ領域５の下方に形成されている。
【００３６】
図７の平面図から、Ｐ＋型コレクタ領域９の周辺を、Ｎ型バッファー層８、Ｎ型半導体層３で包囲している。Ｎ＋型エミッタ領域５は直線部のみでコーナ部には形成しない。これによりコーナ部での電流集中を抑制する。
【００３７】
図２は補足断面図、図３は図２のＡ−ＡＡ断面の縦方向不純物濃度分布を示す。図３で、不純物濃度の最大点から第２ベース領域１５との境界点までの距離をｄとする。図４は図２のＢ−ＢＢ断面で横方向不純物濃度分布を示す。Ｂ−ＢＢ断面は、丁度、Ａ−ＡＡ断面の最高点において、ゲート電極７の下方からコレクタ領域９側に向かったプロファイルである。第１のＰ型ベース領域１６と第２のＰ−型ベース領域１５と境界は、濃度勾配が急変する箇所で、ゲート電極７の端の下方からの距離をｗとする。
【００３８】
Ｎ＋型エミッタ領域５と第１のＰ型ベース領域１６のＰＮ接合深さは、０．１μｍ程度である。Ｐ型不純物濃度の頂上は、約１×１０１８［ｃｍ−３］で、表面から深さ０．５μｍに位置してＮ＋型エミッタ領域５の下方に位置する。第１のＰ型ベース領域１６と第２のＰ−型ベース領域１５との境は濃度勾配が急変する表面から約１．４μｍのところである。Ｐ型不純物濃度は比較的緩やかに低下して表面濃度は約２×１０１７［ｃｍ−３］となる。このようなレトログレード・プロファイルは、硼素ドーズ量６．５×１０１３［ｉｏｎｓ／ｃｍ２］、加速エネルギーは１８０［ＫｅＶ］程度のイオン注入と適切なドライブインで容易に形成できる。第２のＰ−型ベース領域１５の表面濃度１×１０１６［ｃｍ−３］である。
【００３９】
エミッタ領域５端から横方向に位置するゲート電極７の下方の第２のＰ−型ベース領域１５のＰ型不純物量を向上するため第１のＰ型ベース領域１６を延在する。
これは、エミッタ領域５の端の横方向にもエミッタ領域５の下方と同程度の不純物量を形成すれば、横方向で電流利得が低下して、寄生ＮＰＮトランジスタ全体の電流利得の増加を抑えるためである。
【００４０】
図１４にオン耐圧、オン電圧と“ｗ／ｄ”の関係を示す。縦軸のオン耐圧は、オン状態での耐圧である。ＳＯＡを考える上で、電流よりも耐圧を確保することがまず必要であるから設定した。一方、横軸“ｗ／ｄ”は、横方向と縦方向の不純物量の比を間接的に示すことができるため設定した。
【００４１】
“ｗ／ｄ”が１より小さくなるとオン状態での耐圧が急低下している。距離に対して耐圧が敏感に変動しており耐圧の変動が懸念される。特に、オン耐圧を２００Ｖ以上の十分なマージンをもって確保するには、“ｗ／ｄ≧１”が必要である。
【００４２】
従来技術のように、ポリシリコン・ゲート電極に対してセルフアラインで高濃度Ｐ型領域を形成した場合、Ｐ型拡散領域は、ゲート電極下方に横拡がりするが、通常、拡散の横拡がりは拡散深さよりも短くなるので“ｗ／ｄ”は１より確実に小さくなる。オン電圧の方は、“ｗ／ｄ”が小さい方が低下するが“ｗ／ｄ＜１”で飽和傾向を示している。デバイス全体の寄生抵抗の中でチャネル抵抗がなくなってもドリフト領域の抵抗成分が残ったり、ビルトイン・ポテンシャル分もあるためと考える。
【００４３】
したがって、“ｗ／ｄ”を１以下にしてもオン耐圧が急激に低下するためた耐圧の不安定さの増大を招くだけメリットは少ない。また、“ｗ／ｄ”が大き過ぎるとオン電圧も増加するため、“１≦ｗ／ｄ≦２”の範囲で設定することが好ましい。
【００４４】
本発明では、ポリシリコン・ゲート電極前にＰ型拡散領域を形成するので、ゲート電極下方に最適な寸法で延在することが可能であり“１≦ｗ／ｄ≦２”を容易に実現できる。オン電圧とＳＯＡを考慮して、本発明では、ｄとｗ値は、ほぼ０．９μｍで等しく“ｄ／ｗ＝１”に設定している。
【００４５】
上記の実施形態では、ベース・コンタクト拡散領域１０の下に第１のベース領域としての第１のＰ型ベース領域１６が形成されており、第１のＰ型ベース領域１６の下には第２のベース領域としての第２のＰ−型ベース領域１５が形成されていたが、ベース・コンタクト拡散領域１０の下に第１のベース領域としての第１のＰ型ベース領域１６が形成されていない場合も構成することができ、この場合のベース・コンタクト拡散領域１０は第２のベース領域としての第２のＰ−型ベース領域１５の表面から形成することになる。
【００４６】
（第２の実施形態）
図５に、本発明の第２の実施形態の横型ＩＧＢＴを示し、次の点だけが第１の実施形態と相違している。
【００４７】
図５に示す横型ＩＧＢＴは、第２のベース領域としてのＰ型半導体層１７が形成されたＳＯＩ基板を用いる場合のデバイス構造であり、Ｎ型ウェル領域１８が埋め込み絶縁膜２まで到達している。第１のベース領域としての第１のＰ型ベース領域１６にＮ＋型エミッタ領域５、Ｐ＋型ベース・コンタクト拡散領域１０が拡散されている。
【００４８】
第１のＰ型ベース領域１６は第１の実施形態と同じように、Ｐ型半導体層１７の表面から増加してＮ＋型エミッタ領域５の下方において最大になるＰ型不純物の縦方向濃度分布を有しながらゲート電極７の下方の一部まで延在されて、ゲート電極７の端部の下方に位置する不純物濃度の最大点からの横方向の長さｗは、前記最大点からの縦方向の長さｄと比較して同等以上であり、第１のＰ型ベース領域１６の直下から埋め込み絶縁膜２の間のＰ型半導体層１７は第１のＰ型ベース領域４の表面濃度よりも１桁以上低い。
【００４９】
Ｐ型半導体層１７の不純物濃度は、３×１０＋１５［ｃｍ−３］で、第１のＰ型ベース領域１６の表面濃度２×１０＋１７［ｃｍ−３］よりも１桁以下に抑制されている。これによって、Ｎ型ウェル領域１８とＰ型半導体層１７に逆バイアスが印加されたとき、空乏領域をＰ型半導体層１７に延ばすことができ、第１のＰ型ベース領域１６の端での電界を緩和できる。
【００５０】
（第３の実施形態）
図６に、本発明の第３の実施形態の縦型ＩＧＢＴの断面図を示す。
縦型素子なのでＰ型コレクタ領域９は基板２０の裏面に形成されて、Ｎ型バッファー領域８はＰ型コレクタ領域９の上に形成される。その上にＮ型半導体層３が形成される。表面近傍に第２のＰ−型ベース領域１５が互いに間隔をおいて配置されて、第２のＰ−型ベース領域１５の表面には、第１のＰ型ベース領域１６が形成される。
【００５１】
更に、Ｎ＋型エミッタ領域５とＰ＋型ベース・コンタクト拡散領域１０が第１のＰ型ベース領域１６の表面に形成され、その上にエミッタ電極１２が形成されている。Ｎ＋型エミッタ領域５の端からゲート絶縁膜６を介してゲート電極７が形成されている。第１のＰ型ベース領域１６は、Ｎ＋型エミッタ領域５の下方に頂上をもつレトログレード・プロファイルであり、ゲート電極下方に延在している。
【００５２】
第１のＰ型ベース領域１６は第１の実施形態と同じように、Ｎ型半導体層３の表面から増加してエミッタ領域５の下方において最大になるＰ型不純物の縦方向濃度分布を有しながらゲート電極７の下方の一部まで延在されて、ゲート電極７の端部の下方に位置する不純物濃度の最大点からの横方向の長さｗは、前記最大点からの縦方向の長さｄと比較して同等以上である。
【００５３】
上記の実施形態では、ベース・コンタクト拡散領域１０の下に第１のベース領域としての第１のＰ型ベース領域１６が形成されており、第１のＰ型ベース領域１６の下には第２のベース領域としての第２のＰ−型ベース領域１５が形成されていたが、ベース・コンタクト拡散領域１０の下に第１のベース領域としての第１のＰ型ベース領域１６が形成されていない場合も構成することができ、この場合のベース・コンタクト拡散領域１０は第２のベース領域としての第２のＰ−型ベース領域１５の表面から形成することになる。
【００５４】
（第４の実施形態）
図８は、本発明の第１の実施形態のＩＧＢＴの製造方法を示している。
図８（ａ）に示すように、Ｎ型半導体層３の表面に、第２のＰ−型ベース領域１５とＮ型バッファー領域８を注入とドライブインを用いて形成する。その後、図８（ｂ）に示すように、ＬＯＣＯＳ酸化膜１１を形成、更に、第２のＰ−型ベース領域１１５の表面に硼素イオン注入を用いて第１のＰ型ベース領域１６を形成する。その加速エネルギーは例えば１８０ＫｅＶで、ドーズ量は６.５×１０１３［ｉｏｎｓ／ｃｍ２］である。図８（ｃ）に示すように、ゲート絶縁膜６を形成した後、第１のＰ型ベース領域１６と端部が重なるようにポリシリコンのゲート電極７を形成する。
【００５５】
図８（ｄ）に示すように、Ｎ＋型エミッタ領域５、Ｐ＋型コレクタ領域９およびＰ＋型ベース・コンタクト拡散領域１０をそれぞれイオン注入で形成する。更に、エミッタ電極１２、コレクタ電極１３を形成する。
【００５６】
上記の実施形態において、Ｐ＋型ベース・コンタクト拡散領域１０を、エミッタ領域５の下方まで拡げて、よりベース領域の寄生抵抗を下げても良い。これにより更に寄生ＮＰＮトランジスタのターン・オンを抑制できる。
【００５７】
なお、第１のＰ型ベース領域１６は、ゲート絶縁膜６の形成工程前に、加速エネルギーが１５０ＫｅＶから２００ＫｅＶまでの範囲で、ドーズ量が３×１０１３から１×１０１４［ｉｏｎｓ／ｃｍ２］までの範囲で硼素イオンを注入して形成できる。
【００５８】
上記の各実施形態では、第１導電型としてＮ型、第２導電型としてＰ型の場合を例に挙げて説明したが、第１導電型をＰ型、第２導電型をＮ型として構成することもできる。
【産業上の利用可能性】
【００５９】
本発明はＩＧＢＴのオン電圧を上昇させずに、ＳＯＡおよびＥＳＤなどの破壊耐量を向上できるため、高耐圧デバイスとして有用であり、特にＰＤＰスキャン・ドライバＩＣ等の用途に応用できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態である横型ＩＧＢＴの断面図
【図２】本発明の第１の実施形態である横型ＩＧＢＴの補足断面図
【図３】図２の横型ＩＧＢＴのＡ−ＡＡ断面の不純物分布
【図４】図２の横型ＩＧＢＴのＢ−ＢＢ断面の不純物分布
【図５】本発明の第２の実施形態である横型ＩＧＢＴの断面図
【図６】本発明の第３の実施形態である縦型ＩＧＢＴの断面図
【図７】本発明の第１の実施形態である横型ＩＧＢＴの平面図
【図８】本発明の第１の実施形態である横型ＩＧＢＴの製造方法の断面図
【図９】横型ＩＧＢＴの断面図
【図１０】横型ＩＧＢＴの補足断面図
【図１１】横型ＩＧＢＴの等価回路
【図１２】第１従来例の横型ＩＧＢＴの断面図
【図１３】第２従来例の横型ＩＧＢＴの断面図
【図１４】本発明の横型ＩＧＢＴのオン時の耐圧と、寸法比（ｗ／ｄ）の関係
【符号の説明】
【００６１】
１    支持基板
２    埋め込み絶縁層
３    Ｎ型半導体層
４    Ｐ型ベース領域
５    Ｎ＋型エミッタ領域
６    ゲート絶縁膜
７    ゲート電極
８    Ｎ型バッファー領域
９    Ｐ＋型コレクタ領域
１０    Ｐ＋型ベース・コンタクト拡散領域
１１    ＬＯＣＯＳ酸化膜
１２    エミッタ電極
１３    コレクタ電極
１４    高濃度Ｐ型領域
１５    第２のＰ−型ベース領域
１６    第１のＰ型ベース領域
１７    Ｐ型半導体層（第２のベース領域）
１８    Ｎ型ウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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