(57)【要約】【課題】回路内のＦＡＮ  ＯＵＴ数を低減させることのできる並列化ルックアップテーブル方式を得る。【解決手段】ｎ個のパラレル入力信号をそれぞれ遅延するｎ個の遅延器１ｂと、ｎ個のパラレル入力信号およびｎ個の遅延器１ｂの出力信号による２ｎ個の信号の一部をアドレス信号として、アドレス信号の設定に応じて、あらかじめ格納された演算結果を出力する複数のメモリ１ａと、アドレス信号の設定に応じた複数のメモリ１ａからの出力に基づく演算処理によりｎ個のパラレル出力信号をそれぞれ生成するｎ個の演算部１ｃとを備える並列化ルックアップテーブル方式において、複数のメモリ１ａは、２ｎ個の信号をｕ組に分割した信号のいずれかの組をアドレス信号として、アドレス信号の設定に応じて、あらかじめ格納された２以上の演算結果を、それぞれ対応する演算部１ｃに出力する。【選択図】図１
2008054175.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ｎは、２以上の整数）のパラレル入力信号をそれぞれ遅延するｎ個の遅延器と、
ｎ個の前記パラレル入力信号およびｎ個の前記遅延器の出力信号による２ｎ個の信号の一部をアドレス信号として、前記アドレス信号の設定に応じて、あらかじめ格納された演算結果を出力する複数のメモリと、
アドレス信号の設定に応じた前記複数のメモリからの出力に基づく演算処理によりｎ個のパラレル出力信号をそれぞれ生成するｎ個の演算部と
を備える並列化ルックアップテーブル方式において、
前記複数のメモリは、前記２ｎ個の信号をｕ組（ｕは、２以上ｎ未満の整数）に分割した信号のいずれかの組をアドレス信号として、前記アドレス信号の設定に応じて、あらかじめ格納された２以上の演算結果を、それぞれ対応する演算部に出力する
ことを特徴とする並列化ルックアップテーブル方式。
【請求項２】
請求項１に記載の並列化ルックアップテーブル方式において、
前記演算部は、加算器であり、ＦＩＲフィルタを構成することを特徴とする並列化ルックアップテーブル方式。
【請求項３】
請求項１または２に記載の並列化ルックアップテーブル方式において、
前記複数のメモリの一部のメモリのアドレス信号入力を遅延させるアドレス信号遅延器と、
前記アドレス信号遅延器を挿入しないメモリの出力、あるいは当該メモリに接続される演算部の出力を遅延させるパラレル出力遅延器と
をさらに備えたことを特徴とする並列化ルックアップテーブル方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレル入力からパラレル出力を得るためのディジタルフィルタ信号処理に用いられる並列化ルックアップテーブル方式に関する。
【背景技術】
【０００２】
分散補償技術は、光通信システムにおける伝送速度向上および伝送距離拡大に、大きな役割を果たしている。さらに、現在、光変調方式へのディジタル信号技術の適用の研究が盛んであり、ディジタルフィルタを使用するプリコーディング、または、プリコンペンセーションと呼ばれる前置分散補償技術が注目されている。
【０００３】
プリコーディングは、送信側において、伝送路における分散による信号歪を打ち消すように、あらかじめ変調をかけておく方式であり、受信側における信号処理による分散補償技術と比較して、補償できる分散量が大きいという特徴がある。
【０００４】
図６は、プリコーディングに使用する従来のディジタルフィルタの構成図である。この図６に示すようなディジタルフィルタの一例としては、ＦＩＲフィルタ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ  Ｆｉｌｔｅｒ）またはトランスバーサルフィルタ等と呼ばれるものがある。シリアル入力信号Ｉにｎ段（ｎは、２以上の自然数）の遅延を加えることにより、ｎ個の入力信号系列Ｉ１〜Ｉｎが生成される。
【０００５】
図６においては、ｎ＝８の場合を示しており、シリアル入力信号Ｉに８段の遅延器６ａ−１〜６ａ−８が加えられ、入力信号系列Ｉ１〜Ｉ８が生成される。生成された入力信号系列Ｉ１〜Ｉ８は、それぞれ係数ｃ１〜ｃ８により積算器を用いて積算され、それぞれの積算結果を加算器６ｂで加算することにより、出力Ｏを得る。
【０００６】
図６において、遅延器６ａ−２〜６ａ−８の出力である入力信号系列Ｉ２〜Ｉ８を分岐している部分として黒丸「・」で示されている部分は、「ＦＡＮ  ＯＵＴ」に相当する。その他の図においても、このように黒丸で表記された部分は、「ＦＡＮ  ＯＵＴ」として、信号を複製し、分岐していることを示している。
【０００７】
図６に示すようなｎ段遅延が、ＦＩＲフィルタのタップ数ｎに相当する。光通信では、２０Ｇシンボル／秒を越える高速シンボルレートを扱うため、通常、数百ビットの並列展開を行い、回路の処理速度を落として通信処理を行っている。積算器は、回路規模が大きいため、単純に並列化を行うと全体では莫大なゲート回路が必要になる。
【０００８】
また、図７は、プリコーディングに使用する従来のディジタルフィルタの別の構成図である。先の図６における加算器６ｂの替わりに、図７に示すように、入力信号系列Ｉ１〜Ｉ８をメモリアドレスとして、あらかじめ入力信号と係数を積算した結果を格納したメモリ７ｂを用意し、メモリアクセスにより積算結果を出力するルックアップテーブル方式を使用することで、積算器を使用せずにＦＩＲフィルタを実現することも可能である。
【０００９】
ただし、ルックアップテーブル方式では、ｎ段タップの全ての入力信号系列をアドレスにすると、アドレス領域がｎ乗に比例して必要となり、メモリサイズが増大する。この問題を解決するために、従来のルックアップテーブル方式では、タップをいくつかのグループに分割し、グループ毎にメモリを用意することでメモリの全体量を減らしていた。
【００１０】
図８は、従来のルックアップテーブル分割方式ＦＩＲフィルタの構成図の一例である（例えば、特許文献１参照）。ｎ個あるタップを８個ずつ組０から組ｍ（ｍは、１以上の整数）までｍ＋１組に分割する。この場合、メモリ個数自体は、１個からｍ＋１個に増えるが、個々のメモリサイズは２＾８のアドレス領域になり、メモリの全体量としては、１つのルックアップテーブルで構成した場合と比較して、（ｍ＋１）／（２＾（ｎ−７））に低減される。ここで、演算子「＾」は、べき乗を表すものとする。
【００１１】
【特許文献１】特開２００５−１９８２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来技術には次のような課題がある。
図９は、並列展開数ｐ＝８ビット、タップ数ｑ＝４ビットとした場合の並列化ＦＩＲフィルタの構成図である。この並列化ＦＩＲフィルタは、８段の遅延器６ａ−１〜６ａ−８、８段の４ビットＦＩＲフィルタ９ｂ−１〜９ｂ−８、シリアル入力Ｉをパラレル入力Ｉ１〜Ｉ８に時分割分離する時分割分離回路９ｃ、およびパラレル出力Ｏ１〜Ｏ８をシリアル出力Ｏに時分割多重する時分割多重回路９ｄで構成される。
【００１３】
シリアル入力データを並列展開数ｐビットで時分割分離して処理すると、パラレル出力Ｏ１〜Ｏｐ個々に１ビットずつずれたＦＩＲ演算結果が必要になるため、ＦＩＲフィルタは、ｐ個必要になる。ルックアップテーブル分割方式では、メモリサイズが低減される替りに、メモリ個数が増加する。例えば、高速なスループットが必要な光通信用ディジタル回路として５１２ビット並列展開し、タップｑ個毎にメモリ分割すると、必要となるメモリ数は５１２×（ｐ／ｑ）個になり、メモリ個数が大幅に増えるという問題点があった。
【００１４】
並列展開したＦＩＲフィルタは、１クロックずつずれたシリアル入力データ系列を同時に処理する。ここで、ｐ個のルックアップテーブル方式ＦＩＲフィルタには、並列展開した入力データを１ビットずつずらした信号がアドレスとして使用される。従来例のルックアップテーブルメモリサイズ低減法では、入力データからのＦＡＮ  ＯＵＴ数が増大するという問題点もある。ＡＳＩＣなどのＬＳＩ設計においては、ＦＡＮ  ＯＵＴ数が増加すると遅延が増加するため、回路の実現可能な最大スループット、すなわち、通信のシンボルレートが制限される。
【００１５】
本発明は上記のような問題点を解決するためになされたもので、回路内のＦＡＮ  ＯＵＴ数を低減させることのできる並列化ルックアップテーブル方式を得ることを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る並列化ルックアップテーブル方式は、ｎ個（ｎは、２以上の整数）のパラレル入力信号をそれぞれ遅延するｎ個の遅延器と、ｎ個のパラレル入力信号およびｎ個の遅延器の出力信号による２ｎ個の信号の一部をアドレス信号として、アドレス信号の設定に応じて、あらかじめ格納された演算結果を出力する複数のメモリと、アドレス信号の設定に応じた複数のメモリからの出力に基づく演算処理によりｎ個のパラレル出力信号をそれぞれ生成するｎ個の演算部とを備える並列化ルックアップテーブル方式において、複数のメモリは、２ｎ個の信号をｕ組（ｕは、２以上ｎ未満の整数）に分割した信号のいずれかの組をアドレス信号として、アドレス信号の設定に応じて、あらかじめ格納された２以上の演算結果を、それぞれ対応する演算部に出力するものである。
【発明の効果】
【００１７】
本発明によれば、並列展開した入力信号間で、同じアドレス信号に対応する複数の演算結果を、１つのメモリ内のルックアップテーブルに統合することにより、回路内のＦＡＮ  ＯＵＴ数を低減させることのできる並列化ルックアップテーブル方式を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の並列化ルックアップテーブル方式の好適な実施の形態につき図面を用いて説明する。
【００１９】
実施の形態１．
図１は、本発明の実施の形態１における並列化ルックアップテーブル方式の構成図である。図１の並列化ルックアップテーブル方式は、並列展開数ｐ＝８の場合を示しており、６個のメモリ１ａ−（１、１）〜１ａ−（２、３）、８個の遅延器１ｂ−１〜１ｂ−８、演算部に相当する８個の加算器１ｃ−１〜１ｃ−８で構成され、パラレル入力Ｉ１〜Ｉ８からパラレル出力Ｏ１〜Ｏ８を得ている。
【００２０】
ここで、それぞれのメモリは、並列展開数をｐと表した場合、パラレル入力Ｉ１〜Ｉｐに応じて、１ａ−（ｈ、ｋ）のアドレスを構成する。ただし、ｈ、ｋは、メモリ分割方法により決まる自然数である。また、遅延器および加算器は、並列展開数をｐと表した場合、それぞれｐ個で構成される。
【００２１】
ｐ個の遅延器１ｂ−１〜１ｂ−ｐは、フリップフロップなど、単位時間を与える遅延回路であり、パラレル入力Ｉ１〜Ｉｐがそれぞれ代入される。ここで、単位時間とは、並列化ルックアップテーブル回路の動作速度の逆数で、並列化前のシリアルデータ速度をＦ［Ｈｚ］とすると、ｐ／Ｆ［秒］で表される。
【００２２】
ｐ個の加算器１ｃ−１〜１ｃ−ｐは、メモリ１ａ−（ｈ、ｋ）からの所定の出力を加算する加算回路である。これらの加算器のパラレル出力Ｏ１〜Ｏｐが並列化されたＦＩＲフィルタの演算結果になる。図１においては、ＦＩＲフィルタのタップ数ｎ＝８、ルックアップテーブルのアドレスとしてまとめるタップ数ｑ＝４としている。
【００２３】
また、ＦＩＲフィルタに対するｒ＝４個の積算結果（すなわち、２以上の演算結果に相当）のルックアップテーブルをまとめている（詳細は、図４を用いて後述する）。ルックアップテーブルに格納する積算結果のビット幅をｓとすると、メモリの１ワードのサイズは、ｓ×ｒとなる。個々のメモリ１ａ−（ｈ、ｋ）は、アドレス長ｑビットであり、メモリ全体のサイズは、ｓ×ｒ×（２＾ｑ）となる。
【００２４】
次に、メモリ１ａ−（ｈ、ｋ）、遅延器１ｂ−１〜１ｂ−ｐおよび加算器１ｃ−１〜１ｃ−ｐ間の信号接続について説明する。メモリ１ａ−（１、１）は、遅延器１ｂ−１〜１ｂ−４の４つの出力をアドレスとして、積算結果を１ｄ−（１、１）、１ｄ−（２、１）、１ｄ−（３、１）、１ｄ−（４、１）として出力する。各積算結果は、順に加算器１ｃ−１、１ｃ−２、１ｃ−３、１ｃ−４の入力の１つに代入される。
【００２５】
メモリ１ａ−（１、２）は、遅延器１ｂ−５〜１ｂ−８の４つの出力をアドレスとして、積算結果を１ｄ−（１、２）、１ｄ−（２、２）、１ｄ−（３、２）、１ｄ−（４、２）として出力する。各積算結果は、順に加算器１ｃ−１、１ｃ−２、１ｃ−３、１ｃ−４の入力の１つに代入される。
【００２６】
メモリ１ａ−（１、３）は、パラレル入力Ｉ１〜Ｉ４をアドレスとして、積算結果を１ｄ−（２、３）、１ｄ−（３、３）、１ｄ−（４、３）として出力する。各積算結果は、順に加算器１ｃ−２、１ｃ−３、１ｃ−４の入力の１つに代入される。
【００２７】
メモリ１ａ−（２、１）は、遅延器１ｂ−５〜１ｂ−８の４つの出力をアドレスとして、積算結果を１ｄ−（５、１）、１ｄ−（６、１）、１ｄ−（７、１）、１ｄ−（８、１）として出力する。各積算結果は、順に加算器１ｃ−５、１ｃ−６、１ｃ−７、１ｃ−８の入力の１つに代入される。
【００２８】
メモリ１ａ−（２、２）は、パラレル入力Ｉ１〜Ｉ４をアドレスとして、積算結果を１ｄ−（５、２）、１ｄ−（６、２）、１ｄ−（７、２）、１ｄ−（８、２）として出力する。各積算結果は、順に加算器１ｃ−５、１ｃ−６、１ｃ−７、１ｃ−８の入力の１つに代入される。
【００２９】
メモリ１ａ−（２、３）は、パラレル入力Ｉ５〜Ｉ７をアドレスとして、積算結果を１ｄ−（６、３）、１ｄ−（７、３）、１ｄ−（８、３）として出力する。各積算結果は、順に加算器１ｃ−６、１ｃ−７、１ｃ−８の入力の１つに代入される。
【００３０】
このように、図１の構成における６つのメモリ１ａ−（１、１）〜１ａ−（２、３）は、パラレル入力信号Ｉ１〜Ｉ８および遅延器１ｂ−１〜１ｂ−８の出力信号を４つの組（遅延器１ｂ−１〜１ｂ−４の出力信号の組、遅延器１ｂ−５〜１ｂ−８の出力信号の組、パラレル入力Ｉ１〜Ｉ４の組、そしてパラレル入力Ｉ５〜Ｉ８の組の４つの組）に分割したいずれかの組をアドレス信号として用いている。
【００３１】
さらに、それぞれのメモリは、同一のアドレス信号に応じて２以上の演算結果をあらかじめ格納しており、２以上の加算器に対して個別の演算結果を出力していることとなる。
【００３２】
次に、本発明の実施の形態１に示す並列化ルックアップテーブル方式が、従来のルックアップテーブル分割方式と等価であることを示す。
【００３３】
図２は、並列展開した従来のルックアップテーブル分割方式のＦＩＲフィルタの構成図である。先の図１と同様に、並列展開数ｐ＝８の場合を示しており、１６個のメモリ２ａ−（１、１）〜２ａ−（８、２）、８個の遅延器２ｂ−１〜２ｂ−８、演算部に相当する８個の加算器２ｃ−１〜２ｃ−８で構成され、パラレル入力Ｉ１〜Ｉ８からパラレル出力Ｏ１〜Ｏ８を得ている。
【００３４】
メモリは、一般的には、２ａ−（ｈ、ｋ）と表すことができ、図２の構成においては、ｈ＝１〜８、ｋ＝１、２の場合を示している。また、図３は、図２におけるメモリの一部のデータ構成を具体的に示した図である。
【００３５】
図２において、１つのルックアップテーブル方式ＦＩＲフィルタは、メモリ２ａ−（ｉ、２）、２ａ−（ｉ、１）および加算器２ｃ−ｉから構成され、先に示した図６のＦＩＲフィルタと等価な動作を行う。図６において、ＦＩＲフィルタ出力は、下式（１）で表される。
【００３６】
【数１】
2008054175.tif 000003
【００３７】
また、例えば、図２において、メモリ２ａ−（１、２）、２ａ−（１、１）および加算器２ｃ−１から構成されるＦＩＲフィルタ出力Ｏ１およびメモリ２ａ−（２、２）、２ａ−（２、１）および加算器２ｃ−２から構成されるＦＩＲフィルタ出力Ｏ２は、それぞれ下式（２）（３）で表される。なお、数式中で、（２ｂ−ｊ）と記載された部分は、ｊ番目の遅延器の出力信号を意味している。
【００３８】
【数２】
2008054175.tif 000004
【００３９】
タップ係数ｃは、固定値であり、各ＦＩＲフィルタ出力Ｏｉは、パラレル入力および遅延器出力の関数となる。ルックアップテーブル方式では、これを利用し、パラレル入力および遅延器出力をアドレスとして、あらかじめ計算したフィルタ出力演算結果をメモリ内に格納して出力する。
【００４０】
図２では、タップを４個毎にまとめている。この場合、それぞれのメモリに対応して、
メモリ２ａ−（１、１）に、式（２）の右辺１項目の演算結果２ｄ−（１、１）、
メモリ２ａ−（１、２）に、式（２）の右辺２項目の演算結果２ｄ−（１、２）、
メモリ２ａ−（２、１）に、式（３）の右辺１項目の演算結果２ｄ−（２、１）、
メモリ２ａ−（２、２）に、式（３）の右辺２項目の演算結果２ｄ−（２、２）
を格納する。
【００４１】
図３は、本発明の実施の形態１における各メモリに格納されるメモリ値を示した図である。このように、メモリ２ａ−（１、１）、２ａ−（１、２）、２ａ−（２、１）、２ａ−（２、２）には、それぞれ４個のアドレスにより定まる、１６通りの異なるアドレス信号に応じた１種類の演算結果が、メモリ値としてあらかじめ格納されている。
【００４２】
そして、図３に示したようにメモリを構成し、加算器２ｃ−１および加算器２ｃ−２でそれぞれメモリに格納された演算結果２ｄ−（１、１）と２ｄ−（１、２）、２ｄ−（２、１）と２ｄ−（２、２）を加算することにより、式（２）、式（３）の演算を行ったことになり、各々ＦＩＲフィルタと等価な出力が得られる。また、他の出力Ｏｉについても、同様のメモリ構成で、アドレス信号に応じたメモリ値をあらかじめ格納しておくことにより、ＦＩＲフィルタの並列化処理が可能になる。
【００４３】
次に、本発明の実施の形態１に示す並列化ルックアップテーブル方式の動作について説明する。図４は、図１における並列化ルックアップテーブル方式のルックアップテーブルメモリの一部のデータ構成を具体的に示した図である。
【００４４】
図２におけるＦＩＲフィルタ出力Ｏ２は、上述の式（３）に基づいて、以下のように変形できる。
【００４５】
【数３】
2008054175.tif 000005
【００４６】
ここで、式（４）の右辺１項目は、遅延器２ｂ−２、２ｂ−３、２ｂ−４の出力（すなわち、ｊ＝２〜４）の関数となる。また、右辺２項目は、遅延器２ｂ−５、２ｂ−６、２ｂ−７、２ｂ−８の出力（すなわち、ｊ＝５〜８）の関数となる。さらに、右辺３項目は、パラレル入力Ｉ１の関数となる。
【００４７】
式（４）のようにＦＩＲフィルタ出力Ｏ２を表すことにより、右辺１項目、２項目は、式（２）に示されるパラレル出力Ｏ１の右辺１項目、２項目と同じ引数を持つ関数となる。このことを利用して別々のパラレル出力Ｏｉの演算結果を同じメモリ内にまとめることができる。
【００４８】
例えば、図１では、パラレル出力Ｏ１〜Ｏ４およびＯ５〜Ｏ８までのルックアップテーブルメモリをまとめている。図４は、図１におけるメモリの一部のデータ構成を具体的に示した図である。数（２）で示されるＯ１と、数（４）で示されるＯ２は、図４に示すデータ構成として、具体的に以下のように格納される。
【００４９】
まず、式（２）の右辺１項目は、遅延器２ｂ−１〜２ｂ−４の出力をアドレス信号に含む関数であり、この演算結果を１ｄ−（１、１）として、メモリ１ａ−（１、１）に格納する。さらに、式（２）の右辺２項目は、遅延器２ｂ−５〜２ｂ−８の出力をアドレス信号に含む関数であり、この演算結果を２ｄ−（１、２）として、メモリ１ａ−（１、２）に格納する。
【００５０】
また、式（４）の右辺１項目は、遅延器２ｂ−２〜２ｂ−４の出力をアドレス信号に含む関数であり、この演算結果を１ｄ−（２、１）として、メモリ１ａ−（１、１）に格納する。また、式（４）の右辺２項目は、遅延器２ｂ−５〜２ｂ−８の出力をアドレス信号に含む関数であり、この演算結果を１ｄ−（２、２）として、メモリ１ａ−（１、２）に格納する。さらに、式（４）の右辺３項目は、パラレル入力信号Ｉ１をアドレスに含む関数であり、この演算結果を１ｄ−（２、３）としてメモリ１ａ−（１、３）に格納する。
【００５１】
そして、３つのメモリ１ａ−（１、１）、１ａ−（１、２）、１ａ−（１、３）に格納されたそれぞれの値を、加算器１ｃ−１および１ｃ−２で加算すれば、式（２）および式（４）の結果であるＯ１、Ｏ２が得られる。
【００５２】
このように、メモリの構成を図２の構成から図１の構成に変更しても、従来のルックアップテーブル分割方式を並列化したものと等価な動作が得られ、ＦＩＲフィルタの並列化処理が可能になる。
【００５３】
すなわち、従来の図２の構成においては、パラレル入力信号および遅延器の出力信号を１ビットずつずらした信号をそれぞれのメモリのアドレスとして使用している。これに対して、本発明による図１の構成においては、パラレル入力信号および遅延器の出力信号を４つの組（遅延器１ｂ−１〜１ｂ−４の出力の組、遅延器１ｂ−５〜１ｂ−８の出力の組、パラレル入力Ｉ１〜Ｉ４の組、そしてパラレル入力Ｉ５〜Ｉ８の組の４つの組）に分割し、同じアドレス信号に対応する演算結果を１つのメモリ内のルックアップテーブルに統合して、図２の構成と同様の結果を得ている。
【００５４】
この結果、本発明による図１の構成においては、アドレス信号線をまとめることにより、ディジタル回路内のＦＡＮ  ＯＵＴ数を低減することが可能となる。より具体的には、図１に示した本実施の形態１における並列化ルックアップテーブル方式は、アドレス信号線を上述の４つの組ごとにまとめ、係数ｃ１〜ｃ４およびｃ５〜ｃ８に対応した演算結果を、合計６個のメモリ１ａ−（１、１）〜１ａ−（２、３）内のルックアップテーブルに集約することにより、ディジタル回路内のＦＡＮ  ＯＵＴ数を低減している。
【００５５】
以上のように、実施の形態１によれば、並列展開した入力信号間で同じ信号をアドレスとするルックアップテーブルを統合することにより、回路内のＦＡＮ  ＯＵＴ数を低減させた並列化ルックアップテーブル方式を得ることができる。ＦＡＮ  ＯＵＴ数が多いと回路の動作速度が低下するため、ＦＡＮ  ＯＵＴ数の低減に伴って、回路動作速度を上昇させることが可能となる。
【００５６】
さらに、複数あるメモリを統合するため、メモリ量を増やさずにメモリ個数を減らすことが可能である。デバイスによっては、使用可能なメモリ数に制限があるため、本方式によりメモリ数の制約を緩めることが可能となり、より大きなディジタルフィルタが構成可能になる。
【００５７】
実施の形態２．
本実施の形態２では、メモリアドレス、メモリ出力および演算部出力に遅延器を挟むパイプライン構成を有する並列化ルックアップテーブルについて説明する。
【００５８】
図５は、本発明の実施の形態２における並列化ルックアップテーブル方式の構成図である。先の実施の形態１における図１の構成と比較すると、本実施の形態２における図５の構成は、４つの加算器５ｃ−１〜５ｃ−４の出力をそれぞれ遅延させる遅延器５ｅ−１〜５ｅ−４と、２つのメモリ５ａ−（１、２）、５ａ−（１、３）の出力をそれぞれ遅延させる遅延器５ｅ−５〜５ｅ−６と、メモリアドレスＩ５〜Ｉ７を遅延させる遅延器５ｅ−７とをさらに備えている点が異なり、他の構成は同一である。
【００５９】
図５においては、遅延器５ｅ−１〜５ｅ−４の出力が、パラレルＦＩＲフィルタ出力Ｏ１〜Ｏ４になる。また、遅延器５ｅ−５〜５ｅ−７の出力が、メモリ５ａ−（２、１）〜５ａ−（２、３）のアドレス信号の入力になる。
【００６０】
ここで、パラレル出力Ｏ１〜Ｏ４の前段に挿入されている遅延器５ｅ−１〜５ｅ−４は、パラレル出力遅延器に相当する。また、パラレル出力遅延器が挿入されていないパラレル出力Ｏ５〜Ｏ８の演算経路に挿入されている遅延器５ｅ−５〜５ｅ−７は、アドレス信号遅延器に相当する。
【００６１】
このような図５の構成においては、フィードバックパスを含んでおらず、全ての信号経路に遅延器を入れるようにすれば、信号処理の位相がずれることはない。
【００６２】
以上のように、実施の形態２によれば、先の実施の形態１の効果に加え、パラレル出力遅延器およびアドレス信号遅延器を挟むことでパイプライン構成にしたことにより、１クロック動作する必要のあるパスが短縮され、回路の動作速度を上昇させることができる。このため、対応可能なシンボルレートも上昇可能となる。
【００６３】
なお、図５においては、８ビットのパラレル出力信号Ｏ１〜Ｏ８を得るためのそれぞれの演算経路に対して、１段の遅延器（パラレル出力遅延器およびアドレス信号遅延器）を挿入するパイプライン構成を説明したが、本発明は、これに限定されるものではない。パラレル入力のビット数に応じて、多段の遅延器（パラレル出力遅延器およびアドレス信号遅延器）を挿入するパイプライン構成とすることも可能である。
【００６４】
また、上述の実施の形態１、２に示した並列化ルックアップテーブル方式は、演算部として加算器を用いたＦＩＲフィルタについて説明したが、本発明は、これに限定されるものではない。例えば、ＩＩＲフィルタなど、ルックアップテーブル方式が用いられるディジタル信号処理技術に広く適用可能であり、演算部として加算器以外を適用することも可能である。
【００６５】
さらに、上述の実施の形態１、２に示した並列化ルックアップテーブル方式は、シリアル入力において１値の入力系列に限定されるものではなく、多値の入力系列に対しても広く適用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１における並列化ルックアップテーブル方式の構成図である。
【図２】並列展開した従来のルックアップテーブル分割方式のＦＩＲフィルタの構成図である。
【図３】図２におけるメモリの一部のデータ構成を具体的に示した図である。
【図４】図１における並列化ルックアップテーブル方式のルックアップテーブルメモリの一部のデータ構成を具体的に示した図である。
【図５】本発明の実施の形態２における並列化ルックアップテーブル方式の構成図である。
【図６】プリコーディングに使用する従来のディジタルフィルタの構成図である。
【図７】プリコーディングに使用する従来のディジタルフィルタの別の構成図である。
【図８】従来のルックアップテーブル分割方式ＦＩＲフィルタの構成図の一例である。
【図９】並列展開数ｐ＝８ビット、タップ数ｑ＝４ビットとした場合の並列化ＦＩＲフィルタの構成図である。
【符号の説明】
【００６７】
１ａ  メモリ、１ｂ  遅延器、１ｃ  加算器（演算部）、５ａ  メモリ、５ｂ  遅延器、５ｃ  加算器（演算部）、５ｅ  遅延器（パラレル出力遅延器あるいはアドレス信号遅延器）。
【図１】
2008054175.tif 000006
【図２】
2008054175.tif 000007
【図３】
2008054175.tif 000008
【図４】
2008054175.tif 000009
【図５】
2008054175.tif 000010
【図６】
2008054175.tif 000011
【図７】
2008054175.tif 000012
【図８】
2008054175.tif 000013
【図９】
2008054175.tif 000014