(57)【要約】      （修正有）【課題】消費電力の抑制及び発熱の抑制等を図りつつ画質の劣化を生じない高精細化に適した表示パネルの駆動装置を提供する。【解決手段】複数のドライバモジュールを含むアドレスドライバ６と、上記複数のドライバモジュールの各々の予測消費電力及びアドレスドライバ予測合計消費電力を算出する電力予測部５と、上記複数のドライバモジュールの各々の予測温度を算出する温度予測部１６と、アドレスドライバ６の予測合計消費電力が合計閾電力を超える場合に、上記複数のドライバモジュールの各々の予測消費電力が閾電力を超えると判別されたドライバモジュール及び上記予測温度が閾温度を超えると判別されたドライバモジュールのいずれかについて、当該ドライバモジュールの電力消費量を低減させる駆動制御手段２０と、を有する。【選択図】図１
2008250161.tif 000002
【特許請求の範囲】
【請求項１】
表示ラインを担う複数の行電極と前記行電極各々に交叉して配列された複数の列電極との各交差部に画素を担う容量性の発光セルが形成されている表示パネルを映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動装置であって、
前記画素データに応じて画素データパルスを発生して前記列電極に印加する複数のドライバモジュールを含むアドレスドライバと、
前記映像信号における１フィールド分の前記画素データに基づいて、前記複数のドライバモジュールの各々の予測消費電力及び前記アドレスドライバの予測合計消費電力を算出する電力予測部と、
前記映像信号における複数フィールド分の前記画素データに基づいて前記複数のドライバモジュールの各々の予測温度を算出する温度予測部と、
前記アドレスドライバの予測合計消費電力が合計閾電力を超える場合に、前記複数のドライバモジュールの各々の予測消費電力が閾電力を超えるか否かを判別する消費電力判別部と、
前記複数のドライバモジュールの各々の予測温度が閾温度を超えるか否かを判別する温度判別部と、
前記予測消費電力が閾電力を超えると判別されたドライバモジュール及び前記予測温度が閾温度を超えると判別されたドライバモジュールのいずれかについて当該ドライバモジュールの電力消費量を低減させる電力制御手段と、を備えたことを特徴とする表示パネルの駆動装置。
【請求項２】
前記電力予測部は、前記複数のドライバモジュールの各々の予測消費電力が前記ドライバモジュールごとの個別閾電力を超えるか否かを判別し、前記温度判別部は、前記複数のドライバモジュールの各々の予測温度が前記ドライバモジュールごとの個別閾温度を超えるか否かを判別することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記個別閾電力及び前記個別閾温度は、前記ドライバモジュールが接続された列電極数に応じて定められていることを特徴とする請求項２記載の表示パネルの駆動装置。
【請求項４】
前記複数フィールドは、間欠的に選択された不連続な複数のフィールドであることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項５】
前記複数フィールドは、前記ドライバモジュールの温度時定数に応じて選択されることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項６】
前記ドライバモジュールはテープキャリアパッケージ（ＴＣＰ）として実装されていることを特徴とする請求項１記載の表示パネルの駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルの駆動装置、特に、プラズマディスプレイの駆動装置に関する。
【背景技術】
【０００２】
近年、表示装置の大画面化にともなって薄型のものが要求され、各種の薄型表示デバイスが実用化されている。プラズマディスプレイパネル(以下、ＰＤＰと称する)は、画素を担う複数の放電セルをマトリクス状に配列して為る薄型の表示パネルの１つとして着目されている。この際、各放電セルは、放電によって発光するものである為、所定の輝度で発光する"点灯状態"と、"消灯状態"の２状態、つまり、２階調分の輝度しか表現出来ない。そこで、このような放電セルからなるＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。
【０００３】
サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールドに、放電セルを連続して放電せしめるべき回数を予め割り付けておく。各サブフィールド内では、入力映像信号に応じて放電セル各々を選択的に放電せしめて点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、点灯セル状態にある放電セルのみを上述した如く割り当てられている回数だけ繰り返し放電発光させる発光維持行程と、を実行する。かかる駆動によれば、１フィールド表示期間内において各発光維持行程で実施された放電発光の総数に応じた中間輝度が表現されるのである。
【０００４】
ここで、プラズマディスプレイ装置では、実際の画像表示を担う発光維持行程での放電の他に上記アドレス行程時においても放電が生起され、この放電に伴って流れる電流に応じた電力が消費される。この際、かかるアドレス行程において各放電セルが放電するか否かは入力映像信号に依存している。よって、表示すべき画像を指定する入力映像信号によっては、アドレス行程で消費される電力が増大する等の問題が生じていた（例えば、特許文献１）。
【０００５】
さらに、高密度実装化や低コスト化のために、フィルム基板上にドライバＩＣモジュール、あるいは電源ラインや伝送ライン等を実装した、いわゆるテープキャリアパッケージ（ＴＣＰ：Tape Carrier Package）技術が用いられるようになってきている（例えば、特許文献２）。このような実装技術においては、ドライバＩＣモジュールの発熱を抑制しつつ動作を行うことが動作の安定化、高画質化にとって重要である。
【０００６】
しかしながら、これまで、消費電力及び発熱の抑制と高画質化とを両立させることは困難であった。
【特許文献１】特開２００４−２９５５３号公報（第９頁、図１）
【特許文献２】特開２００４−２７１６１１号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題等を解決するためになされたものであり、消費電力の抑制及び発熱の抑制等を図りつつ画質の劣化を生じない、高精細化に適した高画質が得られる表示パネルの駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明による表示パネルの駆動装置は、表示ラインを担う複数の行電極と行電極各々に交叉して配列された複数の列電極との各交差部に画素を担う容量性の発光セルが形成されている表示パネルを映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動装置であって、画素データに応じて画素データパルスを発生して列電極に印加する複数のドライバモジュールを含むアドレスドライバと、映像信号における１フィールド分の画素データに基づいて、上記複数のドライバモジュールの各々の予測消費電力及びアドレスドライバの予測合計消費電力を算出する電力予測部と、映像信号における複数フィールド分の画素データに基づいて上記複数のドライバモジュールの各々の予測温度を算出する温度予測部と、アドレスドライバの予測合計消費電力が合計閾電力を超える場合に、上記複数のドライバモジュールの各々の予測消費電力が閾電力を超えるか否かを判別する消費電力判別部と、上記複数のドライバモジュールの各々の予測温度が閾温度を超えるか否かを判別する温度判別部と、上記予測消費電力が閾電力を超えると判別されたドライバモジュール及び上記予測温度が閾温度を超えると判別されたドライバモジュールのいずれかについて当該ドライバモジュールの電力消費量を低減させる電力制御手段と、を備えている。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例を図面を参照しつつ説明する。
【００１０】
図１は、本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の概略構成を示す図である。
【００１１】
このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ／Ｄ変換器１、駆動制御回路２０、同期検出回路３、メモリ４、アドレスドライバ電力予測回路５、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８からなる駆動部と、から構成されている。
【００１２】
ＰＤＰ１０は、表示画面を担う透明の前面基板上において互いに交互に、かつ平行に配置されている帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙと、放熱板が固着されている背面基板上において上記行電極各々に交叉して配置されている帯状の列電極Ｄ1〜Ｄmとを備えている。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交差部に画素を担う放電セルが形成される構造となっている。尚、行電極Ｘ及び行電極Ｙの一対にて１表示ライン分の表示を担う。
【００１３】
Ａ／Ｄ変換器１は、駆動制御回路２０から供給されるクロック信号に応じて、入力されたアナログの入力映像信号をサンプリングしてこれを各画素に対応した例えば８ビットの画素データＰＤに変換する。データ変換回路３０は、かかる８ビットの画素データＰＤを１４ビットの画素駆動データＧＤに変換する。
【００１４】
図２は、かかるデータ変換回路３０の内部構成を示す図である。
【００１５】
図２において、第１データ変換回路３２は、Ａ／Ｄ変換器１から順次供給されてくる８ビットの画素データＰＤを、図３に示されるが如き変換特性に基づいて(１４×１６)／２５５、つまり２２４／２５５にした８ビット（０〜２２４）の変換画素データＰＤHに変換し、これを多階調化処理回路３３に供給する。この変換特性は、画素データＰＤのビット数 、及び多階調化処理回路３３の多階調化処理による圧縮ビット数、並びに表示階調数に応じて設定される。かかる第１データ変換回路３２によるデータ変換により、以下に説明する多階調化処理回路３３での輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
【００１６】
多階調化処理回路３３は、上記第１データ変換回路３２から供給された変換画素データＰＤHに対して誤差拡散処理及びディザ処理等の多階調化処理を施す。これにより、多階調化処理回路３３は、視覚上における輝度の階調表現数を略２５６階調に維持しつつもそのビット数を４ビットに圧縮した多階調化画素データＰＤSを得る。例えば、上記誤差拡散処理では、上記変換画素データＰＤHの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして夫々分離する。そして、周辺画素各々に対応した上記変換画素データＰＤHから求められた誤差データを夫々重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。次に、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データにディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、多階調化処理回路３３は、上記ディザ加算画素データからその上位４ビット分を抽出したものを多階調化画素データＰＤSとして、これを第２データ変換回路（１）３４及び第２データ変換回路（２）３５の各々に供給する。
【００１７】
第２データ変換回路（１）３４は、４ビットの上記多階調化画素データＰＤSを図４に示されるが如き変換テーブルに従って１４ビットの画素駆動データＧＤaに変換し、これをセレクタ３６に供給する。第２データ変換回路（２）３５は、４ビットの上記多階調化画素データＰＤSを図５に示されるが如き変換テーブルに従って１４ビットの画素駆動データＧＤbに変換し、これをセレクタ３６に供給する。
【００１８】
セレクタ３６は、駆動制御回路２０から論理レベル「０」のアドレス電力抑制信号ＡＰＣが供給された場合には上記画素駆動データＧＤa及びＧＤbの内からＧＤaを選択しこれを画素駆動データＧＤとしてメモリ４に供給する。一方、論理レベル"１"のアドレス電力抑制信号ＡＰＣが供給された場合には、セレクタ３６は、上記画素駆動データＧＤbを選択しこれを画素駆動データＧＤとしてメモリ４に供給する。
【００１９】
メモリ４は、１４ビットの上記画素駆動データＧＤを、駆動制御回路２０から供給された書込信号に従って順次書き込む。そして、１画面(ｎ行、ｍ列)分の画素駆動データＧＤ1、1〜ＧＤn、mの書き込みが終了すると、メモリ４は、駆動制御回路２０から供給された読出信号に従ってその書き込まれたデータを以下の如く読み出す。すなわち、メモリ４は、画素駆動データＧＤ1、1〜ＧＤn、m各々を各ビット桁(第１〜第１４ビット)毎に１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給する。つまり、メモリ４は、後述するサブフィールドＳＦ１では画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビットのみを１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給する。又、サブフィールドＳＦ２では、メモリ４は、画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビットのみを１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給する。又、サブフィールドＳＦ３では、メモリ４は、画素駆動データＧＤ1、1〜ＧＤn、m各々の第３ビットのみを１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給する。そして、サブフィールドＳＦ４以降のサブフィールドにおいても同様に、メモリ４は、画素駆動データＧＤ1、1〜ＧＤn、m各々における各サブフィールドに対応したビットのみを１表示ライン分ずつ読み出し、これを画素駆動データビットＤＢ１〜ＤＢ(ｍ)としてアドレスドライバ６に供給するのである。
【００２０】
アドレスドライバ６は、メモリ４から供給された画素駆動データビットＤＢ１〜ＤＢ(ｍ)に応じて１表示ライン分のｍ個の画素データパルスを発生し、夫々、列電極Ｄ1〜Ｄmの各々に印加する。
【００２１】
図６は、かかるアドレスドライバ６の内部構成を示す図である。
【００２２】
図６に示す如く、アドレスドライバ６は、少なくとも１つ（ｐ個）の共振パルス電源回路２１(１)，２１(２)，．．．，２１(ｊ)，．．．，２１(ｐ)と、それぞれが当該共振パルス電源回路に対応する少なくとも１つ（ｐ個）の画素データパルス発生回路２２(１)，２２(２)，．．．，２２(ｊ)，．．．，２２(ｐ)から構成されている。
【００２３】
図８は、共振パルス電源回路２１(ｊ)及び画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）の実装形態を模式的に示す図である。
【００２４】
なお、以下においては、複数の共振パルス電源回路２１(ｊ)及びこれらに対応する複数の画素データパルス発生回路２２(ｊ)が設けられている場合について説明するが、各々１つである場合にも適用が可能である。また、共振パルス電源回路、画素データパルス発生回路等について、共振パルス電源回路２１(ｊ)、画素データパルス発生回路２２(ｊ) （ここで、ｊ＝1, 2, ... , p）として一般的に説明する。
【００２５】
共振パルス電源回路２１(ｊ)は、回路基板（図示しない）上に実装され、それぞれが放熱板１０１の一方の面に固着されている。また、放熱板１０１の他方の面には、列電極Ｄ1〜Ｄmが配列されている背面基板１００が固着されている。
【００２６】
共振パルス電源回路２１(ｊ)が実装された回路基板と背面基板１００とはフレキシブルケーブルＦＬ（ｊ）にて接続されている。画素データパルス発生回路２２(ｊ)はＩＣチップ化され、ドライバＩＣモジュールＤＭ（以下、単に、ドライバモジュールともいう。）２２(ｊ)としてフレキシブルケーブルＦＬｊ上に設けられている。すなわち、ドライバモジュール（ＤＭ）２２(ｊ)の各々はフィルム基板上に実装された、テープキャリアパッケージ（ＴＣＰ：Tape Carrier Package）技術を用いて実装されている。そして、１の共振パルス電源回路２１(ｊ)及び１の画素データパルス発生回路（ドライバモジュール）２２(ｊ)の対によって１のアドレスドライバ要素６(ｊ)が構成され、アドレスドライバ要素６(１)，アドレスドライバ要素６(２)，．．．，アドレスドライバ要素６(ｐ)によってアドレスドライバ６が構成されている。なお、以下の説明においては、アドレスドライバ要素６(ｊ)についても、単に、アドレスドライバ６(ｊ)と略記し、当該アドレスドライバ要素６(ｊ)（ｊ＝１〜ｐ）の全体についてはアドレスドライバ６と表記する。
【００２７】
なお、フレキシブルケーブルＦＬ(ｊ)内には図６に示す電源ライン２(ｊ)に相当する電源ライン、並びに、画素データパルス発生回路２２(ｊ)が発生した画素データパルスを列電極Ｄj1〜Ｄj2の各々に伝送するための（j2−j1＋１）個の伝送ラインが設けられている。
【００２８】
なお、アドレスドライバ６(ｊ)として、ＰＤＰ１０の列電極Ｄj1〜Ｄj2へ画素データパルスを供給するとして説明した。しかしながら、アドレスドライバ６(ｊ)（ｊ＝1, 2, ... , p）の各々が担う列電極は同数である必要はない。すなわち、アドレスドライバ６(ｊ)の各々が画素データパルスを供給する列電極の数（j2−j1＋１）は、同数であってもよく、あるいはアドレスドライバ６(ｊ)ごとに互いに異なっていても良い。
【００２９】
共振パルス電源回路２１(ｊ)（ｊ＝1, 2, ... , p）の各々は、直流電源Ｂ１、コンデンサＣ１、スイッチング素子ＳＷ１〜ＳＷ３、コイルＬ１及びＬ２、ダイオードＤＤ１及びＤＤ２からなり、互いに同一の回路構成を有する。コンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖｓに接地されている。
【００３０】
スイッチング素子Ｓ１は、上記駆動制御回路２０から論理レベル「０」のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１の論理レベルが「１」である場合には、スイッチング素子Ｓ１はオン状態となり、上記コンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤＤ１を介して電源ライン２(ｊ)上に印加する。スイッチング素子Ｓ２は、駆動制御回路２０から論理レベル「０」のスイッチング信号ＳＷ２が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ２が論理レベル「１」である場合には、スイッチング素子Ｓ２はオン状態となり、電源ライン２上の電位をコイルＬ２及びダイオードＤＤ２を介してコンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、電源ライン２(ｊ)上の電位によって充電される。スイッチング素子Ｓ３は、駆動制御回路２０から論理レベル「０」のスイッチング信号ＳＷ３が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ３が論理レベル「１」である場合には、スイッチング素子Ｓ３はオン状態となり、直流電源Ｂ１が発生した直流の電源電位Ｖaを電源ライン２上に印加する。
【００３１】
共振パルス電源回路２１(ｊ)（ｊ＝1, 2, ... , p）の各々は、図７の駆動行程Ｇ１〜Ｇ３にて示されるシーケンスにてスイッチング素子Ｓ１〜Ｓ３を駆動すべく駆動制御回路２０から供給されたスイッチング信号ＳＷ１〜ＳＷ３に応じて、所定振幅を有する共振パルス電源電位を発生し、これを電源ライン２ (ｊ)（ｊ＝1, 2, ... , p）の各々に印加する。
【００３２】
先ず、図７に示す駆動行程Ｇ１では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電する。この際、画素データパルス発生回路２２(ｊ)のスイッチング素子ＳＺ１がオン状態にあると、上記放電に伴う放電電流は図６に示す如きスイッチング素子Ｓ１、コイルＬ１、及びダイオードＤＤ１からなる放電電流路、電源ライン２、及びスイッチング素子ＳＺ１を介してＰＤＰ１０の列電極Ｄに流れ込む。かかる放電電流により、列電極Ｄに寄生する負荷容量Ｃ0が充電され、この負荷容量Ｃ0内に電荷の蓄積が為される。そして、コイルＬ１及び負荷容量Ｃ0による共振作用により、電源ライン２(ｊ)上の電位が徐々に上昇し、コンデンサＣ１の一端の電位Ｖcの２倍の電位を有する電位Ｖaに到達する。この際、電源ライン２(ｊ)上での緩やかな電位上昇部分が、上記共振パルス電源電位のフロントエッジ部となる。
【００３３】
次に、駆動行程Ｇ２では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１による直流の電位Ｖaがスイッチング素子Ｓ３を介して電源ライン２上に印加される。この際、画素データパルス発生回路２２(ｊ)のスイッチング素子ＳＺ１がオン状態にあると、直流の電位Ｖaに基づく電流がスイッチング素子ＳＺ１を介してＰＤＰ１０の列電極Ｄに流れ、この列電極Ｄに寄生する負荷容量Ｃ0が充電される。かかる充電により、負荷容量Ｃ0には電荷の蓄積が為される。
【００３４】
そして、駆動行程Ｇ３では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ２のみがオン状態となり、列電極Ｄに寄生する負荷容量Ｃ0が放電を開始する。かかる放電により、列電極Ｄ、スイッチング素子ＳＺ１、電源ライン２、更に、コイルＬ２、ダイオードＤＤ２及びスイッチング素子Ｓ２からなる充電電流路を介してコンデンサＣ１に電流が流れ込む。すなわち、ＰＤＰ１０の負荷容量Ｃ0に蓄積されていた電荷が共振パルス電源回路２１(ｊ)のコンデンサＣ１に回収されるのである。このとき、コイルＬ２及び負荷容量Ｃ0で決まる時定数により、電源ライン２(ｊ)上の電位は徐々に低下する。この際、電源ライン２上での緩やかな電位下降部分が、上記共振パルス電源電位のリアエッジ部となる。
【００３５】
共振パルス電源回路２１(ｊ)（ｊ＝1, 2, ... , p）の各々は、上述した如き駆動シーケンス(Ｇ１〜Ｇ３)の実行によって生成された共振パルス電源電位を電源ライン２(ｊ)（ｊ＝1, 2, ... , p）を介して画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）の各々に供給する。
【００３６】
画素データパルス発生回路２２の動作について以下に説明する。なお、上記したように、第ｊ画素データパルス発生回路（ドライバＩＣモジュール）２２(ｊ)の動作として一般的に説明する。すなわち、ここで、ｊは１，２，・・・，ｐの何れかであり、第ｊ画素データパルス発生回路２２(ｊ)に接続された列電極（第ｊ１列電極〜第ｊ２列電極）は適宜定めることができる。
【００３７】
画素データパルス発生回路２２(ｊ)は、メモリ４から供給された画素駆動データビットＤＢ(j1)〜ＤＢ(j2)に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＺ１j1〜ＳＺ１j2及びＳＺ０j1〜ＳＺ０j2からなる。スイッチング素子ＳＺj1〜ＳＺ１j2の各々は、夫々に供給された画素駆動データビットＤＢ(j1)〜ＤＢ(j2)が論理レベル「１」である場合にオン状態となり、電源ライン２(ｊ)を介して共振パルス電源回路２１(ｊ)から供給された上記共振パルス電源電位をＰＤＰ１０の列電極Ｄj1〜Ｄj2に印加する。スイッチング素子ＳＺ０j1〜ＳＺ０j2の各々は、画素駆動データビットＤＢ(j1)〜ＤＢ(j2)が論理レベル「０」である場合にオン状態となり、列電極Ｄj1〜Ｄj2上の電位を強制的にＰＤＰ接地電位Ｖｓにする。かかる動作により、画素データパルス発生回路２２(ｊ)は、画素駆動データビットＤＢ(j1)〜ＤＢ(j2)が論理レベル「１」である場合に限り高電圧の画素データパルスを発生して列電極Ｄj1〜Ｄj2に夫々印加する。尚、画素駆動データビットＤＢ(j1)〜ＤＢ(j2)が論理レベル「０」である場合には画素データパルス発生回路２２(ｊ)は、低電位(０ボルト)を夫々列電極Ｄj1〜Ｄj2に印加する。
【００３８】
アドレスドライバ電力予測回路５は、上記画素駆動データビットＤＢに基づいてアドレスドライバ６の画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）の各々において消費されるであろう予測消費電力を測定し、この予測消費電力を表す予測アドレス電力値ＷＰ(ｊ)を駆動制御回路２０に供給する。すなわち、アドレスドライバ６(ｊ)の画素データパルス発生回路（ドライバモジュール）２２(ｊ)において消費されるであろう予測消費電力を測定し、これらの予測消費電力を表す予測アドレス電力値ＷＰ(ｊ)の各々を駆動制御回路２０に供給する。
【００３９】
例えば、アドレスドライバ電力予測回路５は、先ず、１画面分(ｎ行、ｍ列)、すなわち１フィールド分の画素駆動データビットＤＢ1、1〜ＤＢn、mに基づいて、第ｊ画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）が担う画素駆動データビットＤＢ1、j1〜ＤＢn、j2の各々を図９に示す如きｎ行、（j2−j1＋１）列のデータビット行列ＤＢ(n、j)と捉える（すなわち、ｊ＝j1〜j2）。そして、アドレスドライバ電力予測回路５は、データビット行列ＤＢ(n、j)における各行毎に、論理レベル１となるデータビットＤＢの総数を以下の如く求めて、当該パルス数合計ＰN(ｊ)を得る。
【００４０】
【数１】
2008250161.tif 000003
【００４１】
また、アドレスドライバ電力予測回路５は、上記データビット行列ＤＢ(n、j)における各行毎に、互いに横方向に隣接する２つのデータビットＤＢ同士が互いに異なる論理レベルとなる総数を以下の如く求めて横変化合計ＱN(ｊ)を得る。
【００４２】
【数２】
2008250161.tif 000004
【００４３】
ここで、 Ｎ＝１，２，．．．，ｎである。
【００４４】
又、アドレスドライバ電力予測回路５は、データビット行列ＤＢ(n、j)において、互いに縦方向に隣接する２つのデータビットＤＢ同士が互いに異なる論理レベルとなる総数を以下の如く各行毎に求めて縦変化合計ＲN(ｊ)を得る。
【００４５】
【数３】
2008250161.tif 000005
【００４６】
ここで、 Ｎ＝１，２，．．．，ｎ−１である。
【００４７】
又、アドレスドライバ電力予測回路５は、データビット行列ＤＢ(n、j)において、互いに隣接する縦方向及び横方向の双方においてデータビットＤＢ同士が互いに異なる論理レベルとなる総数を以下の如く各行毎に求めて縦横変化合計ＳN(ｊ)を得る。
【００４８】
【数４】
2008250161.tif 000006
【００４９】
ここで、 Ｎ＝１，２，．．．，ｎ−１である。
【００５０】
次に、アドレスドライバ電力予測回路５は、第ｊ画素データパルス発生回路（ドライバモジュール）２２(ｊ)についての上記パルス数合計ＰN(ｊ)、横変化合計ＱN(ｊ)、縦変化合計ＲN(ｊ)、及び縦横変化合計ＳN(ｊ)を用いた下記演算により、直流駆動電力パラメータＡN(ｊ)、及び共振駆動電力パラメータＢN(ｊ)を夫々求める。
【００５１】
ＡN(Ｊ)＝(ＣAS・ＲN(ｊ)＋ＣAA・ＳN(ｊ))／２
ＢN(Ｊ)＝ＣK＋［ＣAS(ＰN(ｊ)＋ＰN+1(ｊ))＋ＣAA(ＱN(ｊ)＋ＱN+1(ｊ))]／２
ＣAS：列電極及び行電極間容量
ＣAA：列電極間容量
ＣK：アドレスドライバ６の電源及びＧＮＤ間容量
尚、共振駆動電力パラメータＢN(ｊ)は、図６に示す如きアドレスドライバ６内の電源ライン２(ｊ)に共振パルス電源電位が印加されている時に画素データパルス発生回路２２(ｊ)において消費される消費電力を表すものである。一方、直流駆動電力パラメータＡN(ｊ)は、上記共振パルス電源電位が直流化した際に画素データパルス発生回路２２(ｊ)において消費される消費電力を表すものである。
【００５２】
アドレスドライバ電力予測回路５は、上記直流駆動電力パラメータＡN(ｊ)及び共振駆動電力パラメータＢN(ｊ)の二乗平均に基づく下記演算により１フィールド(ＳＦ１〜ＳＦ１４)あたりの予測アドレス電力値ＷＰ(ｊ)を求める。
【００５３】
【数５】
2008250161.tif 000007
【００５４】
ここで、             Ｂ：共振係数
Ｖ：画素データパルスＤＰの電圧
Ｆ：フィールド周波数
SF：サブフィールド
駆動制御回路２０は、上記予測アドレス電力値ＷＰ(ｊ)（ここで、ｊ＝1, 2, ... , p）にて示される画素データパルス発生回路（ドライバモジュール）２２(ｊ)の各々の予測消費電力が画素データパルス発生回路２２(ｊ)の各々についての所定電力ＷTH(ｊ)以下である場合には論理レベル「０」、大なる場合には論理レベル「１」のアドレス電力抑制信号ＡＰＣ(ｊ)（ｊ＝1, 2, ... , p）を上記データ変換回路３０のセレクタ３６に供給する。
【００５５】
すなわち、駆動制御回路２０は、ＴＣＰ実装されたドライバモジュールである画素データパルス発生回路２２(ｊ)の各々について定められた閾電力ＷTH(ｊ)と、画素データパルス発生回路２２(ｊ)の各々の予測消費電力ＷＰ(ｊ)とを比較する。そして、当該比較結果に応じて、画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）の各々についてのアドレス電力抑制信号ＡＰＣ(ｊ)（「０」又は「１」）をデータ変換回路３０のセレクタ３６に供給する。
【００５６】
なお、画素データパルス発生回路２２(ｊ)の各々の閾電力ＷTH(ｊ)は、画素データパルス発生回路２２(ｊ)の担う（接続された）列電極数（j2−j1＋１）等に応じて適宜定めるようにすることができる。
【００５７】
また、画素データパルス発生回路２２(ｊ)全体の予測消費電力ＷＰ(Total)、すなわち、画素データパルス発生回路２２(１)，２２(２)，．．．，２２(ｐ)の予測消費電力の和ＷＰ(Total)（及び平均値ＷＰ(Av)）も算出される。
【００５８】
また、当該合計予測消費電力ＷＰ(Total)が合計閾電力ＷTH(Total)以下である場合には論理レベル「０」、ＷTH(Total)を超える場合には論理レベル「１」の合計電力抑制信号ＡＰＣ(Total)をデータ変換回路３０のセレクタ３６に供給する。
【００５９】
さらに、本実施例においては、予測部１５には、アドレスドライバ温度予測回路１６が設けられている。アドレスドライバ温度予測回路１６は、上記画素駆動データビットＤＢに基づいて画素データパルス発生回路２２(ｊ)のＴＣＰ（Tape Carrier Package）予測温度値（温度負荷値）を算出する。すなわち、ＴＣＰ実装されているドライバモジュール（画素データパルス発生回路）２２(ｊ)の各々の予測温度値ＴＰ(ｊ)（ｊ＝1, 2, ... , p）を算出し、これらの予測温度値ＴＰ(ｊ)の各々を駆動制御回路２０に供給する。
【００６０】
かかる予測温度値ＴＰ(ｊ)は、アドレスドライバ電力予測回路５による上記した予測アドレス電力値ＷＰ(ｊ)の算出方法と同様に、画素駆動データビットＤＢ1、1〜ＤＢn、mに基づいて行うことができる。ただし、アドレスドライバ電力予測回路５は、１フィールド（１フレーム）分の画素駆動データビットＤＢ1、1〜ＤＢn、mに基づいて予測電力値ＷＰ(ｊ)を算出するが、アドレスドライバ温度予測回路１６は、複数フィールド分の画素駆動データビットＤＢ1、1〜ＤＢn、mに基づいて、画素データパルス発生回路２２(ｊ)の各々について予測温度値ＴＰ(ｊ)を算出する。すなわち、当該複数フィールド分の消費電力の合計又は平均値を求めて、消費電力の平滑化を行い、温度値ＴＰ(ｊ)の予測（推定）を行う。
【００６１】
つまり、ＴＣＰの温度変化は映像信号のフィールド（フレーム）の切り替えに比べて遅いので、複数フィールドについて消費電力値を予測することで実際の温度変化により近い予測温度値（温度負荷値）を算出することができる。
【００６２】
予測温度値ＴＰ(ｊ)は、連続するｎフィールド、例えば、連続する４フィールド（第(k-3)，第(k-2)，第(k-1)，第ｋフィールド）について算出される。この場合、当該ｎフィールド（ｎ＝４）についての消費電力値ＷＰ(ｊ)の平均値を予測温度値ＴＰ(ｊ)とすることができる。あるいは、当該ｎフィールドについての予測電力値ＷＰ(ｊ)の和を予測温度値ＴＰ(ｊ)とすることができる。
【００６３】
また、当該温度変化の速度に応じてフィールドを選択することで、精度を上げることができる。例えば、間欠的にフィールドを選択し、予測温度値ＴＰ(ｊ)を算出することができる。例えば、ｎフィールド（ｎ＝４）を選択（サンプリング）する場合、第(k-m*3)，第(k-m*2)，第(k-m*1)，第ｋフィールドを選ぶことによって飛び飛びのフィールドの予測電力値ＷＰ(ｊ)の平均値（又は和）を予測温度値ＴＰ(ｊ)とすることができる（なお、ここで、ｍは自然数、＊は乗算を表す。）。すなわち、ｍをサンプリング間隔を表すパラメータとして設定することで、温度変化予測の精度を上げることができる。すなわち、
画素データパルス発生回路２２(ｊ)のＴＣＰ温度（画素データパルス発生回路２２(ｊ)の温度）変化の時定数（温度時定数）に応じて当該複数のフィールドを選択することで、精度を上げることができる。
【００６４】
なお、サンプリングの数（上記の例ではｎ＝４）は単なる例示にすぎない。適宜、サンプリングフィールド数を設定することができる。
【００６５】
算出された予測温度値ＴＰ(ｊ)の各々は、駆動制御回路２０に供給される。駆動制御回路２０は、当該予測温度値ＴＰ(ｊ)の各々について、対応するドライバモジュール（画素データパルス発生回路）２２(ｊ)の各々の閾温度値ＴTH(ｊ)と比較し、当該閾温度値ＴTH(ｊ)以下である場合には論理レベル「０」、当該閾温度値ＴTH(ｊ)を超える場合には論理レベル「１」の温度抑制信号ＴＰＣ(ｊ)（ｊ＝1, 2, ... , p）をデータ変換回路３０のセレクタ３６に供給する。
【００６６】
更に、駆動制御回路２０は、図１０に示される発光駆動フォーマットに従ってＰＤＰ１０を駆動制御すべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８の各々に供給する。
【００６７】
図１０に示す発光駆動フォーマットでは、１フィールドの表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割してＰＤＰ１０を駆動する。この際、各サブフィールド内ではアドレス行程Ｗc及び発光維持行程Ｉcを実施し、先頭のサブフィールドＳＦ１においてのみで一斉リセット行程Ｒcを実行し、最後尾のサブフィールドＳＦ１４においてのみで消去行程Ｅを実施する。
【００６８】
図１１は、上記一斉リセット行程Ｒc、アドレス行程Ｗc、発光維持行程Ｉc及び消去行程Ｅなる各行程において、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０に印加する各種駆動パルスと、その印加タイミングを示す図である。
【００６９】
先ず、サブフィールドＳＦ１のみで実施される一斉リセット行程Ｒcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図１０に示す如き波形を有するリセットパルスＲＰx及びＲＰYをＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに一斉に印加する。これらリセットパルスＲＰx及びＲＰYの一斉印加により、ＰＤＰ１０中の全ての放電セルがリセット放電する。そして、かかるリセット放電の直後、各放電セル内には一様に所定量の壁電荷が形成され、全ての放電セルが点灯セル状態に初期化される。
【００７０】
次に、各サブフィールド内のアドレス行程Ｗcでは、アドレスドライバ６が、メモリ４から供給された画素駆動データビットＤＢ１〜ＤＢ(ｍ)に応じて１表示ライン分の画素データパルスＤＰを発生し、列電極Ｄ1〜Ｄmの各々に印加する。例えば、サブフィールドＳＦ１のアドレス行程Ｗcでは、画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビットのみが１表示ライン分ずつ、画素駆動データビットＤＢ１〜ＤＢ(ｍ)として供給される。よって、アドレスドライバ６は、画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビットからなる画素駆動データビットＤＢを１表示ライン分ずつ、そのデータビットの論理レベルに対応した電圧を有する画素データパルスＤＰに変換して列電極Ｄ1〜Ｄmの各々に印加する。すなわち、サブフィールドＳＦ１のアドレス行程Ｗcでは、アドレスドライバ６は、画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビットに基づく、第１表示ライン〜第ｎ表示ライン各々に対応した画素データパルス群ＤＰ１、ＤＰ２、ＤＰ３、・・・・、ＤＰ(ｎ)を図１１に示す如く順次、列電極Ｄ1〜Ｄmに印加して行く。又、サブフィールドＳＦ２のアドレス行程Ｗcでは、アドレスドライバ６は、画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビットに基づく、第１表示ライン〜第ｎ表示ライン各々に対応した画素データパルス群ＤＰ１、ＤＰ２、ＤＰ３、・・・・、ＤＰ(ｎ)を図１１に示す如く順次、列電極Ｄ1〜Ｄmに印加して行くのである。
【００７１】
更に、各アドレス行程Ｗcでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰ１〜ＤＰ(ｎ)各々の印加タイミングと同一タイミングにて、図１１に示す如き走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された行電極と、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ選択的に放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が消去される。ここで、上記選択消去放電が生起されて壁電荷を失った放電セルは消灯セル状態に設定される。一方、上記選択消去放電の生起されなかった放電セル内には、上記一斉リセット行程Ｒcにおいて生成された壁電荷が残留したままとなるので、この放電セルは点灯セル状態に設定されることになる。
【００７２】
すなわち、アドレス行程Ｗｃの実行により、各放電セルは、後述する発光維持行程Ｉcにおいて放電(維持放電)することが可能な点灯セル状態、及びこの発光維持行程Ｉcにおいて放電しない消灯セル状態のいずれか一方に設定されるのである。
【００７３】
次に、各サブフィールド内において実施される発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８が行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図１１に示されるように交互に維持パルスＩＰX及びＩＰYを繰り返し印加する。尚、かかる発光維持行程Ｉcにおいて印加する維持パルスＩＰの回数は、図１０に示す如くサブフィールド毎に異なる。
【００７４】
すなわち、サブフィールドＳＦ１での発光維持行程Ｉcにおける印加回数を「１」とした場合、
ＳＦ１：４
ＳＦ２：１２
ＳＦ３：２０
ＳＦ４：３２
ＳＦ５：４０
ＳＦ６：５２
ＳＦ７：６４
ＳＦ８：７６
ＳＦ９：８８
ＳＦ10：１００
ＳＦ11：１１２
ＳＦ12：１２８
ＳＦ13：１４０
ＳＦ14：１５６
である。
【００７５】
そして、壁電荷が残留したままとなっている放電セル、すなわち上記アドレス行程Ｗcにおいて点灯セル状態に設定された放電セルのみが、上記維持パルスＩＰX及びＩＰYが印加される度に維持放電し、各サブフィールド毎に割り当てられた放電回数分だけ、その維持放電に伴う発光状態を維持する。ここで、各放電セルがアドレス行程Ｗcにおいて点灯セル状態に設定されるか否かは、入力映像信号に基づいて生成された上記画素駆動データＧＤによって決まる。ここで、１４ビットの画素駆動データＧＤとして取り得るパターンは、図４又は図５に示されるが如き１５パターンである。
【００７６】
図４及び図５に示す画素駆動データＧＤは、最低輝度を表す"００００"の多階調化画素データＰＤSに対応したものを除き、その第１ビットが論理レベル「０」である。そして、第２ビット以降のビットが、表現すべき輝度レベルに応じた分だけ連続して論理レベル「０」となる。この際、図５に示す画素駆動データＧＤでは、最大輝度を表す"１１１０"の多階調化画素データＰＤSに対応したものを除き、上記論理レベル「０」の連続後、次のビット桁のみが論理レベル「１」となり、それ以降のビット各々が再び連続して論理レベル「０」となる。一方、図４に示す画素駆動データＧＤでは、上記論理レベル「０」の連続後、次のビット桁以降のビット各々が連続して論理レベル「１」となる。
【００７７】
図４及び図５に示す画素駆動データＧＤを用いた駆動によれば、図４及び図５中の黒丸印が付されているサブフィールドのアドレス行程Ｗcのみで選択消去放電が生起される。つまり、一斉リセット行程Ｒcにて全放電セル内に形成された壁電荷が上記選択消去放電の生起されるまで残留し、その間に存在するサブフィールド各々の発光維持行程Ｉcにおいて連続して維持放電が生起されるのである。そして、図４及び図５中の黒丸印が付されているサブフィールドにおいて選択消去放電が生起されると、放電セル内に残留していた壁電荷が消滅してこの放電セルは消灯セル状態に推移し、この状態を最後尾のサブフィールドＳＦ１４まで維持する。よって、各放電セルは１フィールド期間内において最初に選択消去放電が生起されるアドレス行程Ｗc(黒丸印にて示す)までの間、点灯セル状態に保持され、その間に存在する各サブフィールドの発光維持行程Ｉc(白丸印にて示す)で連続して発光する。
【００７８】
従って、図４又は図５に示されるが如き１５パターン分の画素駆動データＧＤによれば、視覚的な発光輝度比が夫々、
｛0、4、16、36、68、108、160、224、300、388、488、600、728、868、1024｝
となる１５段階分の中間輝度表示が為されるのである。
【００７９】
ここで、図５に示す画素駆動データＧＤbを用いた駆動によれば、１フィールド期間内において生起される選択消去放電の回数は、多くても１回である。これは、１フィールド期間内において壁電荷を形成させることができるのはサブフィールドＳＦ１の一斉リセット行程Ｒcだけなので、選択消去放電を１回だけ生起させておけば、それ以降、放電セルを消灯セル状態に保持させておくことが可能となるからである。ところが、選択消去放電が正しく生起されなかった場合には、放電セル内に壁電荷が残留してしまうので、それ以降の発光維持行程Ｉcにおいて不正な維持放電が生起されてしまう。そこで、図４に示す画素駆動データＧＤaを用いた駆動では、図４中の白丸印に示されるが如き連続発光の後のサブフィールド各々のアドレス行程Ｗcにおいて、黒丸印に示されるように連続して選択消去放電を生起させるようにしたのである。かかる駆動によれば、たとえ１回目の選択消去放電が誤放電となって放電セル内の壁電荷を全て消滅させることが出来なくとも、２回目以降の選択消去放電により壁電荷を消滅させることが可能となるので、誤放電による表示劣化を抑制できる。
【００８０】
更に、駆動制御回路２０は、上記アドレスドライバ電力予測回路５及びアドレスドライバ温度予測回路１６にて算出された画素データパルス発生回路（すなわち、ＴＣＰ実装ドライバモジュール）２２(ｊ)の消費電力を表す予測アドレス電力値ＷＰ(ｊ)及び予測温度値ＴＰ(ｊ)に基づいて、図４に示す駆動及び図５に示す駆動の内いずれかを選択し、当該選択された駆動を実行するようにしている。
［電力負荷抑制モード及び温度負荷抑制モード］
まず、駆動制御回路２０は、画素データパルス発生回路２２(ｊ)（ｊ＝１〜ｐ）の合計予測消費電力ＷＰ(Total)が合計閾電力ＷTH(Total)以下である場合には、論理レベル「０」、合計閾電力ＷTH(Total)を超える場合には論理レベル「１」の合計電力抑制信号ＡＰＣ(Total)をデータ変換回路３０のセレクタ３６に供給する。ここで、論理レベル「１」は消費電力抑制を行うことを表し、論理レベル「０」は消費電力抑制を行わないことを表す。
【００８１】
すなわち、消費電力抑制は、合計予測消費電力ＷＰ(Total)に基づいて行われる。具体的には、合計予測消費電力ＷＰ(Total)が合計閾電力ＷTH(Total)以下である場合には消費電力抑制は行われない（合計電力抑制信号ＡＰＣ(Total)＝「０」）。また、合計予測消費電力ＷＰ(Total)が合計閾電力ＷTH(Total)を超える場合（合計電力抑制信号ＡＰＣ(Total)＝「１」）には消費電力抑制が行われる（電力負荷抑制モード）。
【００８２】
そして、当該電力負荷抑制モードにおいては、画素データパルス発生回路（すなわち、ＴＣＰ実装ドライバモジュール）２２(ｊ)の各々について、個別に消費電力抑制が行われる。
【００８３】
より詳細には、画素データパルス発生回路２２(ｊ)のうち、予測消費電力ＷＰ(ｊ)がそれぞれの閾電力ＷTH(ｊ)を超える画素データパルス発生回路２２(ｊ)について消費電力抑制が行われる。換言すれば、画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）の各々についてのアドレス電力抑制信号ＡＰＣ(ｊ)（「０」又は「１」）に基づいて消費電力抑制が行われる。つまり、アドレス電力抑制信号ＡＰＣ(ｊ)が「１」である画素データパルス発生回路２２(ｊ)について消費電力抑制が行われる。なお、上記したように消費電力抑制を行わない（合計電力抑制信号ＡＰＣ(Total)＝「０」）場合には、ＡＰＣ(ｊ)（ｊ＝1, 2, ... , p）は全て「０」とされる。
【００８４】
なお、合計予測消費電力ＷＰ(Total)が合計閾電力ＷTH(Total)を超える場合に消費電力抑制を行う場合を例に説明したが、これに限らない。例えば、画素データパルス発生回路２２(１)，２２(２)，．．．，２２(ｐ)の予測消費電力の平均値ＷＰ(Av)が平均閾電力ＷTH(Av)を超える場合に消費電力抑制を行うように（ＡＰＣ(Av)＝「１」として）電力負荷抑制モードに移行）することができる。なお、この場合であっても、予測消費電力ＷＰ(ｊ)がそれぞれの閾電力ＷTH(ｊ)を超える画素データパルス発生回路２２(ｊ)について、画素データパルス発生回路２２(ｊ)ごとに個別に消費電力抑制が行われる点は同様である。なお、消費電力抑制動作の詳細については後述する。
【００８５】
また、駆動制御回路２０は、画素データパルス発生回路（ＴＣＰ実装ドライバモジュール）２２(ｊ)の各々の予測温度値ＴＰ(ｊ)を対応する閾温度値ＴTH(ｊ)と比較し、当該閾温度値ＴTH(ｊ)を超える画素データパルス発生回路２２(ｊ)について、個別に消費電力抑制が行われる（温度負荷抑制モード）。
【００８６】
換言すれば、画素データパルス発生回路２２(ｊ)（ｊ＝1, 2, ... , p）の各々についての温度抑制信号ＴＰＣ(ｊ)（「０」又は「１」）に基づいて消費電力抑制が行われる。つまり、温度抑制信号ＴＰＣ(ｊ)が「１」である画素データパルス発生回路２２(ｊ)について消費電力抑制が行われ、当該画素データパルス発生回路（ＴＣＰ実装ドライバモジュール）の温度が上昇することを抑制する。
【００８７】
以上、説明したように、(Ａ)合計予測消費電力ＷＰ(Total)が合計閾電力ＷTH(Total)を超える場合（電力負荷抑制モード）において、予測消費電力ＷＰ(ｉ)が閾電力ＷTH(ｉ)を超える画素データパルス発生回路２２(ｉ)と、(Ｂ)予測温度値ＴＰ(ｋ)が閾温度値ＴTH(ｋ)を超える画素データパルス発生回路２２(ｋ)と（温度負荷抑制モード）、について消費電力抑制が行われる（ｉ，ｋ＝１〜ｐ）。
【００８８】
なお、前述のように、上記(Ａ)において、予測消費電力の平均値ＷＰ(Av)が平均閾電力ＷTH(Av)を超える場合であって（ＡＰＣ(Av)＝「１」として）、予測消費電力ＷＰ(ｉ)が閾電力ＷTH(ｉ)を超える画素データパルス発生回路２２(ｉ)について消費電力抑制が行われるようにすることができる。
【００８９】
すなわち、データ変換回路３０のセレクタ３６は、電力抑制信号ＡＰＣ(ｊ)が「１」であるか（上記(Ａ)）又は温度抑制信号ＴＰＣ(ｊ)が「１」である（上記(Ｂ)）場合に、その画素データパルス発生回路２２(ｊ)の消費電力抑制が行われる。例えば、セレクタ３６は、第ｊ画素データパルス発生回路２２(ｊ)についての電力抑制信号ＡＰＣ(ｊ)と当該第ｊ画素データパルス発生回路２２(ｊ)についての温度抑制信号ＴＰＣ(ｊ)とのＯＲ演算（論理和演算）を行い（ｊ＝1, 2, ... , p）、その結果が「１」である場合に、その画素データパルス発生回路２２(ｊ)について消費電力抑制を行うように動作するよう構成することができる。
［電力抑制動作］
以下に、消費電力抑制動作の詳細について説明する。
【００９０】
まず、電力抑制動作モード（ＥＭＧモード、後述する）に基づく動作について説明する前に電力抑制を行わない通常モード（ノーマルモード）について説明する。
【００９１】
上記した(Ａ)電力負荷抑制及び(Ｂ)温度負荷抑制が行われない画素データパルス発生回路（ＴＣＰ実装ドライバモジュール）についてノーマルモードによる駆動制御が実行される。
【００９２】
より具体的には、当該ノーマルモードによる駆動制御がなされる画素データパルス発生回路を画素データパルス発生回路２２（ｑ）とし（ｑは１〜ｐのいずれか）、画素データパルス発生回路２２（ｑ）はＰＤＰ１０の列電極Ｄq1〜Ｄq2へ画素データパルスを供給するとして説明する。つまり、画素データパルス発生回路２２（ｑ）は（q2−q1＋１）本の列電極に接続されている。また、消費電力抑制信号ＡＰＣ(ｑ)＝「０」かつ温度抑制信号ＴＰＣ(ｑ)＝「０」である。
【００９３】
この場合、画素データパルス発生回路２２（ｑ）が接続された列電極（Ｄq1〜Ｄq2）に対応する画素駆動データＧＤa（図４）がメモリ４に供給され、この画素駆動データＧＤaに基づいて図１０及び図１１に従った駆動が実施される。かかる駆動によれば、図４の黒丸印に示す如く、１フィールド表示期間内において各放電セルに対して選択消去放電が繰り返し生起されるので、放電セル内の壁電荷を確実に消滅させることが可能となり、当該画素データパルス発生回路２２（ｑ）により駆動されるパネル部分（第１行〜第ｎ行、第q1列〜第q2列）において、誤放電による表示劣化が抑制される。
【００９４】
一方、(Ａ)電力負荷抑制及び(Ｂ)温度負荷抑制の何れかによる電力抑制が行われる画素データパルス発生回路（ＴＣＰ実装ドライバモジュール）について、ＥＭＧモード（エマージェンシ・モード）による駆動制御が実行される。
【００９５】
より具体的には、当該ＥＭＧモードによる駆動制御がなされる画素データパルス発生回路を画素データパルス発生回路２２（ｒ）とし（ｒは１〜ｐのいずれか）、画素データパルス発生回路２２（ｒ）はＰＤＰ１０の列電極Ｄr1〜Ｄr2へ画素データパルスを供給するとして説明する。つまり、画素データパルス発生回路２２（ｒ）は（r2−r1＋１）本の列電極に接続されている。また、消費電力抑制信号ＡＰＣ(ｒ)＝「１」又は温度抑制信号ＴＰＣ(ｒ)＝「１」である。
【００９６】
この場合、画素データパルス発生回路２２(ｒ)が接続された列電極Ｄr1〜Ｄr2に対応する画素駆動データＧＤa（図４）がメモリ４に供給され、この画素駆動データＧＤbに基づいて図１０及び図１１に従った駆動が実施される。かかる駆動によれば、図５の黒丸印に示す如く、１フィールド表示期間内において各放電セルに対して生起させるべき選択消去放電の回数が１回以下に制限されるので、この選択消去放電に伴う電力消費が抑制される。つまり、画素データパルス発生回路２２（ｊ）（ｊ＝1, 2, ... , p）の内、電力損失が大となるか、又はモジュール温度が上昇する画素データパルス発生回路２２(ｒ)のみがＥＭＧモードにおいて動作するように構成されている。すなわち、当該画素データパルス発生回路２２(ｒ)の列電極Ｄに対して１フィールド期間内に印加すべき高電圧の画素データパルスの回数が減る。従って、高電圧の画素データパルスの印加に応じて生起される選択消去放電の回数が減少し、その発熱が大幅に抑制される。
【００９７】
すなわち、複数フィールドに渡る画素駆動データＧＤに基づいて温度負荷値を平滑化し、当該平滑化負荷値である予測温度値ＴＰ(ｊ)を閾温度値ＴTH(ｊ)と比較して、上記したノーマルモード（（図４）による動作）及びＥＭＧモード（図５による動作）の何れかが選択される。
【００９８】
図１３は、１フィールドについての消費電力を予測温度値（温度負荷値）として用いた場合の当該予測温度の推移を模式的に示している。この場合では、予測温度が閾温度値（Ｔ’TH）を超えるフィールド（第Ｆ１，第Ｆ２−Ｆ３フィールド）においてＥＭＧモードによる動作が行われることになる。
【００９９】
一方、図１４に示すように、本実施例により、平滑化された消費電力を予測温度値ＴＰとして用いた場合では、電力消費（負荷値）の変動が急峻な場合（第Ｆ１フィールド）ではＥＭＧモードへの移行は行われない。なお、図１３及び図１４は、１フィールドについての予測温度及び平滑化された予測温度値による場合の違いを端的に示すように図示されているに過ぎない。上記したように、平滑化対象のフィールドの選択、閾温度値ＴTHの選択により最適な動作条件を設定することができる。
【０１００】
つまり、１フィールドについての予測消費電力ＷＰに基づく温度負荷値を用いる場合、モジュール温度（ＴＣＰ温度）に余裕がある場合であってもＥＭＧモードによる動作が行われ、画質劣化を招くことがあった。しかしながら、本実施例によれば、実際のＴＣＰ温度により近い平滑化された予測温度値を用いているので、不要なＥＭＧモード動作への移行を回避し、ＥＭＧモード動作の頻度を減少させることができる。従って、画質劣化等の不都合を生じることがない。
【０１０１】
また、これにより、図８に示す如く、画素データパルス発生回路２２を分割してＩＣチップ化したドライバモジュールＤＭ（画素データパルス発生回路２２（ｊ））の各々をフレキシブルケーブルＦＬ上に実装することが可能となり、高密度実装及び大幅なコストダウンを図ることができる。
【０１０２】
以上の如く、図１に示すプラズマディスプレイ装置においては、入力映像信号に対応した１フィールド分の画素データ毎に、その画素データに基づき画素データパルス発生回路２２（ｊ）において消費されるであろう予測消費電力を求めるとともに、複数フィールド分の画素データに基づいて画素データパルス発生回路２２（ｊ）の予測温度を求める。そして、かかる予測消費電力及び予測温度に基づき、１フィールド表示期間内において印加すべき高電圧の画素データパルスの印加回数を放電セル毎に変更するようにしている。この際、予測消費電力及び予測温度のいずれかがそれぞれの閾値よりを超える場合には、１フィールド表示期間内において印加すべき高電圧の画素データパルスの印加回数を各放電セル毎に減らすことにより選択消去放電の回数を減らして、アドレスドライバ６の電力消費及び温度上昇を抑えることができる。
【０１０３】
尚、上記実施例においては、アドレス行程Ｗcでの各放電セルの設定方法として、予め全放電セル内に壁電荷を形成させておき、画素データに応じて選択的にその壁電荷を消去する、いわゆる選択消去アドレス法を採用した場合について述べた。
【０１０４】
しかしながら、本発明は、画素データに応じて各放電セル内に選択的に壁電荷を形成させるようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
【０１０５】
又、上記実施例においては、アドレスドライバ６の予測消費電力及び予測温度のいずれかがそれぞれの閾値よりを超える場合には、そのドライバモジュール（画素データパルス発生回路２２（ｊ））について１フィールド期間内で生起させる選択消去(又は書込)放電の回数を１回以下にしているが、これに限定されるものではない。要するに、アドレスドライバ６の予測消費電力及び予測温度のいずれかがが大なる場合には、そのドライバモジュールについて１フィールド期間内で生起させる選択消去(又は書込)放電の回数を減らせば良いのである。
【０１０６】
又、このように、１フィールド期間内で生起させる選択消去(又は書込)放電の回数を減らす代わりに、サブフィールドの数を減らすようにしても良い。
【０１０７】
図１５は、かかる点に鑑みて為された発光駆動フォーマットの一例を示す図である。
【０１０８】
すなわち、駆動制御回路２０は、アドレスドライバ６の予測消費電力及び予測温度が所定閾値以下である場合（ノーマルモード）には、図１５(ａ)に示す如き１４個のサブフィールドＳＦ１〜ＳＦ１４によって階調駆動を実施する。一方、アドレスドライバ６の予測消費電力及び予測温度のいずれかが所定閾値を超える場合（ＥＭＧモード）には、駆動制御回路２０は、図１５(ｂ)に示す４個のサブフィールドＳＦ１〜ＳＦ４によって階調駆動を実施する。よって、ＥＭＧモードにおいては、サブフィールドの数が１４から４に減るので、その分だけアドレス行程Ｗc内で生起される選択放電の数も減少する。従って、１フィールド期間内で生起される選択放電の数が減るので、この選択放電に伴うアドレスドライバ６での電力消費又は温度上昇が小さくなる。なお、サブフィールドの数を１４から４に減らした場合を説明したが、例示に過ぎない。つまり、サブフィールドの数を減らすことによって電力消費、温度上昇を低減するように構成することができる。
【０１０９】
又、図６に示す共振パルス電源回路２１では、スイッチング素子Ｓ１、コイルＬ１及びダイオードＤＤ１からなる放電電流路と、コイルＬ２、ダイオードＤＤ２及びスイッチング素子Ｓ２からなる充電電流路との各々にコイルを設けたが、図１６に示す如く、放電電流路及び充電電流路各々で１つのコイル(ＬＬ)を共有しても良い。
【０１１０】
又、上記実施例においては、フレキシブルケーブルＦＬ上に画素データパルス発生回路２２をＩＣチップ化したドライバモジュールＤＭを実装したが、このドライバモジュールＤＭを背面基板１００の周辺部に直接実装して列電極引き出し線及び電源ラインに夫々接続するように構成しても良い。
【図面の簡単な説明】
【０１１１】
【図１】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示すプラズマディスプレイ装置におけるデータ変換回路の内部構成の一例を示す図である。
【図３】図２に示される第１データ変換回路におけるデータ変換特性を示す図である。
【図４】第２データ変換回路（１）における変換テーブルと、その変換テーブルによって変換された画素駆動データＧＤaに基づいて実施される駆動パターンの一例を示す図である。
【図５】第２データ変換回路（２）における変換テーブルと、その変換テーブルによって変換された画素駆動データＧＤbに基づいて実施される駆動パターンの一例を示す図である。
【図６】図１に示されるアドレスドライバの内部構成を示す図である。
【図７】アドレスドライバの内部動作を説明する為の図である。
【図８】複数の共振パルス電源回路及び対応する画素データパルス発生回路の実装形態を模式的に示す図である。
【０１１２】
アドレスドライバの実装形態を示す図である。
【図９】ｎ行、ｍ列のデータビット行列ＤＢ(n、m)を表す図である。
【図１０】選択消去アドレス法を採用してＰＤＰを駆動する際に用いられる発光駆動フォーマットの一例を示す図である。
【図１１】図１０に示される発光駆動フォーマットに従ってＰＤＰに印加する各種駆動パルスとその印加タイミングを示す図である。
【図１２】選択書込アドレス法を採用してＰＤＰを駆動する際に用いられる発光駆動フォーマットの一例を示す図である。
【図１３】１フィールドについての消費電力を予測温度値として用いた場合の予測温度の推移及びＥＭＧモード動作との関係を模式的に示す図である。
【図１４】本実施例により、平滑化された消費電力を予測温度値として用いた場合の予測温度の推移及びＥＭＧモード動作との関係を模式的に示す図である。
【図１５】本発明の他の実施例による発光駆動フォーマットを示す図である。
【図１６】共振パルス電源回路の他の構成を示す図である。
【符号の説明】
【０１１３】
５    アドレスドライバ電力予測回路
６    アドレスドライバ
１０  ＰＤＰ
１６  アドレスドライバ温度予測回路
２０  駆動制御回路
２１  電源回路
２２  画素データパルス発生回路
34,35 第２データ変換回路(1) ，(2)
３６  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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