(57)【要約】【課題】有限ゲインが２より小さいアナログ増幅回路を用い、回路のばらつきの影響をうけにくく、ミッシングコードの影響も少ないパイプラインＡＤＣを提供する。【解決手段】自己補正型ＡＤＣ200Bは、ＡＤ変換ユニットの縦列接続61を含み、各ユニットの、直前のユニットに起因するエラーを再帰的に補正する再帰的補正部を持つ。再帰的補正部は、直前のユニットからのアナログ信号Ｖinを受ける回路と、直前のユニットが入力アナログ信号Ｖinと入力デジタル信号とに応じて生成する、第１〜第３の値をとるデジタル信号を受ける回路と、直前のユニットからのアナログ信号を量子化したデジタル値を生成する回路と、第１〜第３の補正値を記憶する記憶装置142と、直前のユニットで生成されるデジタル信号が第１〜第３の値のときに、それぞれ、デジタル値43と、第１、第２又は第３の補正値との和を補正後デジタル変換値D0，D1として出力する回路240Cとを含む。【選択図】        図２２
2008147843.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログデジタル変換ユニットの縦列接続から構成されるパイプライン型アナログデジタル変換器において、
前記アナログデジタル変換器は、前記複数のアナログデジタル変換ユニットの直前のユニットに起因するエラーを再帰的に補正する再帰的補正部を持ち、
前記再帰的補正部は、
前記直前のユニットが、前記直前のユニットに入力されるアナログ信号とデジタル信号とに応じて生成するアナログ出力信号を受ける第１の回路と、
前記直前のユニットが、前記直前のユニットに入力されるアナログ信号とデジタル信号とに応じて生成する、第１、第２、及び第３の値のいずれかをとるデジタル出力信号を受ける第２の回路と、
前記直前のユニットにおいて生成されるアナログ出力信号を量子化した値に対応するデジタル変換値を生成する第３の回路と、
第１の補正値、第２の補正値、及び第３の補正値を記憶するための記憶装置と、
前記直前のユニットにおいて生成されるデジタル出力信号が前記第１、第２、及び第３の値であることに応答して、それぞれ、前記デジタル変換値と前記第１の補正値との和、前記デジタル変換値と前記第２の補正値との和、及び前記デジタル変換値と前記第３の補正値の和を算出し、補正後デジタル変換値として出力する第４の回路とを含む、自己補正型アナログデジタル変換器。
【請求項２】
前記第１、第２、及び第３の補正値を、前記直前のユニットの動作特性から得られる第１、第２、第３、及び第４の補正定数の加減算より生成するための回路をさらに含む、請求項１に記載のアナログデジタル変換器。
【請求項３】
前記複数のアナログデジタル変換ユニットの各々は、
１入力１出力のアナログ増幅回路と、
直前のユニットから与えられる２ビットのデジタル出力を受け、当該デジタル出力により制御されて、第１、第２、及び第３の参照電圧から１つを選択して出力する切替回路と、
前記アナログ増幅回路の出力に接続された第１の入力と、前記切替回路の出力に接続された第２の入力とを有する２入力１出力のアナログ加算回路と、
前記アナログ加算回路の出力に接続された第１の入力と、第４の参照電圧に接続された第２の入力とを有する、第１の２入力１出力のアナログ比較回路と、
前記アナログ加算回路の出力に接続された第１の入力と、第５の参照電圧に接続された第２の入力とを有する、第２の２入力１出力のアナログ比較回路とを含む、請求項２に記載のアナログデジタル変換器。
【請求項４】
前記第１の参照電圧は負の参照電圧であり、前記第２の参照電圧は基準電位の参照電圧であり、前記第３の参照電圧は正の参照電圧である、請求項３に記載のアナログデジタル変換器。
【請求項５】
前記第４の参照電圧は前記第１の参照電圧と前記基準電位の参照電圧との間にあり、前記第５の参照電圧は前記基準電位の参照電圧と前記第３の参照電圧の間にある、請求項４に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はアナログデジタル変換器に関し、特に、複数のアナログデジタル変換ユニット（以下「ステージ」と呼ぶ。）の縦列接続を持つパイプライン型アナログデジタル変換器に関する。
【背景技術】
【０００２】
複数のステージから構成されるパイプライン型のアナログデジタル変換器（以下「ＡＤＣ」と呼ぶ。）は、構成を小さくすることができ、消費電力も小さくて済む高速のデータ変換器である。パイプライン型ＡＤＣが使用される技術的分野は広く、例えば無線通信、デジタル加入者線（ＤＳＬ）のアナログフロントエンド、ＣＣＤ（電荷結合デバイス）イメージセンサ、カメラ、超音波モニタ等、高速が要求される多様な用途に使用される。
【０００３】
こうしたパイプライン型ＡＤＣを実装するための技術に、ＣＭＯＳ（complementary  metal-oxide  semiconductor）又はＢｉＣＭＯＳ（Bipolar CMOS）によるスイッチドキャパシタ回路を用いるものがある。スイッチドキャパシタ回路は、サンプリングと電荷の転送とが正確であることから、よく使用されている。また、種々のスイッチドキャパシタ回路に関しては研究も進んでおり、そうした研究結果が利用可能なこともスイッチドキャパシタ回路が好んで使用される一助となっている。
【０００４】
図１を用いて、スイッチドキャパシタ回路の動作原理について説明する。スイッチドキャパシタ回路は、ＡＤＣ内では、利得が２の増幅器、基準ＤＡＣ（デジタルアナログ変換器）、及びアナログ累算器として用いられている。実際のところ、利得が２の増幅演算と、アナログ累算演算とは、以下に説明するように、ステージ間に挿入される１つのスイッチドキャパシタ回路によって組み合わされている。
【０００５】
図１に示すのは、シングルエンドのステージ間スイッチドキャパシタ回路を簡略化した図である。実際のスイッチドキャパシタ回路は差動式であり、より複雑な構成を有している。またこの図は、後述するように基数２の、１ステージあたり１．５ビットパイプラインで使用されるスイッチドキャパシタを示している。１ステージあたり１．５ビットとは、１つのステージで３つの状態を判別できること、すなわち１ステージの出力が１．５ビットに相当することを示す。本願発明は、１ステージあたり１．５ビットのパイプラインに関するものである。
【０００６】
図１（Ａ）を参照して、このスイッチドキャパシタ回路は、２つのキャパシタＣ１及びＣ２と、利得Ａのオペアンプ（以下「アンプＡ」と呼ぶ。）とを含む。このスイッチドキャパシタ回路を動作させるために、二相の互いに相補的なクロック信号φ１及びφ２が用いられる。クロック信号φ１がハイレベルとなっている間には、図１（Ａ）に示すようにアンプＡはリセットされ、キャパシタＣ１及びＣ２は、アンプＡの２つの入力とサンプリングすべき入力電圧Ｖｉｎとの間に、互いに並列に接続されている。クロック信号φ２がハイレベルとなると、図１（Ｂ）に示されるように、キャパシタＣ１の端子のうち、入力電圧Ｖｉｎを受けるように接続されていた方の端子がアンプＡの出力Ｖｏｕｔ側に接続され、アンプＡのマイナス入力がキャパシタＣ１及びＣ２と分離される。キャパシタＣ２の、図１（Ａ）において入力電圧Ｖｉｎを受けるように接続されていた端子には、パイプライン中の前ステージに含まれる比較器の出力に応じ、＋Ｖｒｅｆ、０、−Ｖｒｅｆのいずれかが印加される。
【０００７】
アンプＡの有限利得を前述のとおりＡとすると、ステージ間の伝達関数は次のようになる。
【０００８】
【数１】
2008147843.tif 000003
ここで、Ａ→∞、Ｃ１＝Ｃ２とすると、式（１）〜（３）はそれぞれ次のように書ける。
【０００９】
Ｖｏｕｔ＝２Ｖｉｎ−Ｖｒｅｆ
Ｖｏｕｔ＝２Ｖｉｎ
Ｖｏｕｔ＝２Ｖｉｎ＋Ｖｒｅｆ    （４）
この式（４）が、理想状態での１ステージあたり１．５ビットのパイプラインにおけるスイッチドキャパシタ回路の伝達関数である。
【００１０】
ところで、スイッチドキャパシタ回路によるパイプライン型ＡＤＣの性能は、（１）キャパシタの容量の比の誤差、（２）アナログ増幅回路の有限利得のばらつき、（３）各ステージにおける参照電圧の正確さ、及び（４）スイッチのチャージインジェクション、という４つの要因に大きく影響される。これらの影響は、理想的な技術を用いてスイッチドキャパシタ回路を正確に作成できれば除去できるものであるが、そのように正確に回路を作成することは実際上不可能である。したがって、回路はある程度の精度で作成し、その後に各回路の実際の特性に応じて自己補正を行なうことが試みられてきた。
【００１１】
図２に、特許文献１に記載された、基数２の、１ステージあたり１ビットの自己補正型パイプラインＡＤＣの基本構成を示す。ただし、図２には、デジタル自己補正回路については示していない。図２を参照して、このパイプラインＡＤＣ１０は、サンプルホールドステージ１２と、サンプルホールドステージ１２の出力を受けるＮ個の２倍ステージ１４−１、１４−２等（ステージ１４−３以降は図示せず。）とを含む。
【００１２】
サンプルホールドステージ１２は、アナログの入力電圧Ｖｉｎを受けるように接続される、利得が１のサンプルホールドアンプ１６と、サンプルホールドアンプ１６のアナログ出力Ｖｏｕｔを＋入力に、接地電位を−入力に、それぞれ受けるように接続された比較器１７とを含む。比較器１７の出力がデジタルデータのＭＳＢとなる。以下、データの第ｎビットをＤ（ｎ）と表す。すなわち、比較器１７の出力はサンプルホールドステージ１２のデジタル出力であって、Ｄ（０）となる。
【００１３】
各２倍ステージは、アナログ入力と、１ビットデジタル入力とを受け、１つのアナログ出力と、１ビットデジタル出力とを生成し、後段に出力する。例えば、第１の２倍ステージ１４−１は、サンプルホールドステージ１２からのアナログ入力２０（Ｖｏｕｔ）及びデジタル入力２２（Ｄ（０））を受け、アナログ信号２４とデジタル信号２６（Ｄ（１））とを生成する。第２の２倍ステージ１４−２は、アナログ信号２４とデジタル信号２６（Ｄ（１））とを受け、アナログ信号２４−２とデジタル信号２６−２（Ｄ（２））とを出力する。以下同様である。
【００１４】
図２に示すサンプルホールドステージ１２及びＮ個の２倍ステージはいずれも１つの比較器を用いて１ビットのデジタル信号を生成する。そのために各２倍ステージは以下の構成を有する。２倍ステージはいずれも同じ構成を有するため、ここでは第１の２倍ステージ１４−１について説明する。
【００１５】
第１の２倍ステージ１４−１は、サンプルホールドアンプ１６の出力電圧Ｖｏｕｔであるアナログ入力２０を受ける、利得が２のオペアンプ１８−１と、一方が参照電圧−Ｖｒｅｆに、他方が参照電圧＋Ｖｒｅｆに、それぞれ接続され、デジタル入力２２の値が１のときには参照電圧−Ｖｒｅｆを、０のときには参照電圧＋Ｖｒｅｆを、それぞれ選択して出力するスイッチ２３−１と、オペアンプ１８−１の出力とスイッチ２３−１の出力とを加算する加算回路１５−１と、加算回路１５−１の出力を受けるように接続された＋端子と、接地電位に接続された−端子とを有する比較器１９−１とを含む。比較器１９−１の出力が第１の２倍ステージ１４−１のデジタル出力（Ｄ（１））となり、かつ第２の２倍ステージ１４−２へのデジタル入力となる。加算回路１５−１の出力するアナログ信号２４は第２の２倍ステージ１４−２へのアナログ入力となる。
【００１６】
第２の２倍ステージ１４−２も同様に、オペアンプ１８−２、スイッチ２３−２、加算回路１５−２、及び比較器１９−２を含む。加算回路１５−２の出力するアナログ信号２４−２が次ステージへのアナログ入力となり、比較器１９−２の出力するデジタル信号２６−２がこのステージのデジタル出力Ｄ（２）となるとともに、次ステージへのデジタル入力となる。
【００１７】
この構成では、比較器１７はサンプルホールドアンプ１６の出力Ｖｏｕｔを監視し、それが正であればＤ（０）＝１を、負であればＤ（０）＝０を、それぞれ出力する。第１の２倍ステージ１４−１においては、スイッチ２３−１がＤ（０）の値に依存して上記したように切り替わる。したがって、アナログ入力２０の電圧をＶ（１）と書くと、加算回路１５−１の出力電圧は、Ｄ（０）＝１であれば２Ｖ（１）−Ｖｒｅｆとなり、Ｄ（０）＝０であれば２Ｖ（１）＋Ｖｒｅｆとなる。比較器１９−１は加算回路１５−１の出力する電圧を接地電位と比較し、正であればＤ（１）＝１を、負であればＤ（１）＝０を、それぞれ出力する。このデジタル出力は、加算回路１５−１の出力するアナログ信号２４とともに第２の２倍ステージ１４−２に与えられる。第２の２倍ステージ１４−２以下も同様に動作する。
【００１８】
この例では、２倍ステージが１７個あるものとし、その結果、入力電圧Ｖｉｎに対してＤ（０）〜Ｄ（１７）までの１８ビットがデジタル信号として得られる。Ｋ番目のビットＤ（Ｋ）からＮ番目のビットＤ（Ｎ）までを直列に並べたデータを、以後Ｄ（Ｋ）Ｄ（Ｋ＋１）…Ｄ（Ｎ）と書く。
【００１９】
後述するように、この構成では、各ステージを構成する素子の特性、動作時の電圧オフセット等により、得られるデジタル信号に符号化できない部分が生ずることが分かっている。そのため、特許文献１では、各ステージの出力を補正する補正回路を提案している。
【００２０】
図３に、特許文献１が提案するパイプラインＡＤＣ１０のうち、第１１の２倍ステージ３０と、第１２〜第１７のステージ３２と、第１１の２倍ステージ３０のデジタル出力Ｄｏｕｔを補正するためのデジタル補正論理４０と、デジタル補正論理４０による補正に用いられる補正定数Ｓ１及びＳ２を記憶するメモリ４２とを示す。なお、この図では、図を簡略にするために、Ｖｉｎ、Ｄｉｎ、Ｖｏｕｔ及びＤｏｕｔに対するステージ数の付加はしていない。図３に示すＤは第１０の２倍ステージのデジタル出力であり、Ｘは第１１〜第１７の２倍ステージのデジタル出力Ｄ（１１）Ｄ（１２）…Ｄ（１７）である。
【００２１】
この例における各２倍ステージは、それより後のステージの出力を用いて補正されるものとする。最後部のステージから始めて再帰的に直前のステージを補正していくことにより、全ステージの出力を補正する。すなわち、図３において第１２〜第１７のステージ３２は補正が終了した理想的な特性を示す回路であるものとする。なお、補正定数Ｓ１及びＳ２はステージごとに異なる。そのため、第１１ステージの補正定数をＳ１（１１）及びＳ２（１１）のように表す。
【００２２】
図４には、パイプラインＡＤＣ１０のうち、第１０の２倍ステージ５２を第１１〜第１７の２倍ステージ５０の出力を用いて補正する構成を示す。図４を参照して、この回路は、第１０の２倍ステージ５２の出力Ｄ（１０）を、第１１〜第１７の２倍ステージ５０の出力する８ビットデジタルデータを用いて補正するためのデジタル補正論理５４と、デジタル補正論理５４が補正時に使用する補正定数Ｓ１（１０）及びＳ２（１０）を記憶するメモリ（図示せず）とを含む。第１１〜第１７の２倍ステージ５０は、図３に示したものと同一の構成である。
【００２３】
図３と図４とを比較すると、両者が全く同じ構成であることが分かる。すなわち、図３の第１２〜第１７のステージ３２が図４の第１１〜第１７の２倍ステージ５０に相当し、図３の第１１の２倍ステージ３０が図４の第１０の２倍ステージ５２に相当し、図３のデジタル補正論理４０が図４のデジタル補正論理５４に相当している。図３に示す構成によって第１１の２倍ステージ３０の出力の補正が完了したとすれば、図４に示す第１１〜第１７の２倍ステージ５０の特性も理想的なものになっていると見なすことができる。
【００２４】
図５及び図６を参照して、図３及び図４に示すパイプラインＡＤＣ１０のあるステージの出力アナログ信号の電圧値と、前のステージからのデジタル出力Ｄの値との間の理想的な関係を示す。参照電圧−Ｖｒｅｆ及び＋Ｖｒｅｆが正確に生成され、各ステージのオペアンプの利得が正確に２であり、ステージ内で使用されているスイッチドキャパシタのキャパシタ間の容量が正確に一致しており、電荷注入オフセットがなければ、伝達関数として図５のようなものが得られ、その結果、図６に示すように、入力電圧Ｖｉｎに対して直線的に変化するデジタルデータが得られる。なお、ここでは、第１０の２倍ステージのデジタル出力と、それ以後のステージとのデータからなるデジタルデータＤ（１０）Ｄ（１１）…Ｄ（１７）について示しており、これは第１０の２倍ステージへの入力電圧Ｖｉｎをデジタル化したものである。また、第１１の２倍ステージ以後のデジタルデータＤ（１１）Ｄ（１２）…Ｄ（１７）をデジタルワードＸと書くことにする。
【００２５】
図６に示すように、この場合は両者は完全な比例関係となり、理想的な符号化が行なえる。ただし、図６においては、デジタル値の変化に伴うグラフの段差は図示していない。
【００２６】
しかし、既に述べたように、様々な原因により、２倍ステージのアナログ出力電圧が図５に示すような変化を見せることはない。例えば、電荷注入にオフセットがあると、グラフは図７に示すように上下方向に変化する。図７に示すような場合、グラフのピークが参照電圧＋Ｖｒｅｆを超えてしまう。その結果、このステージ以後のステージでは、入力電圧が想定範囲を超えることになるため、この部分でデジタル出力が変化しないことになる。このエラーをミッシングデシジョンレベルと呼ぶ。
【００２７】
同様に、Ｄ＝０からＤ＝１に変化した部分で、グラフが参照電圧−Ｖｒｅｆよりある距離を隔てた位置までしか下がらない。このため、この場合には後続のステージにおいて、入力電圧のレンジが制限されてしまい、ミッシングコードと呼ばれるエラーが発生する。
【００２８】
前段の比較器にオフセットがあると、２倍ステージのアナログ出力は図８に示す様になる。図８に示す場合、前のステージの出力が０から１に変化するタイミングが遅くなるため、入力電圧Ｖｉｎの変化に対してＶｏｕｔの変化時点が遅れてしまう。遅れた部分でＶｏｕｔが参照電圧＋Ｖｒｅｆを上回ってしまうし、Ｖｏｕｔの変化後も参照電圧−Ｖｒｅｆより上の位置までしかＶｏｕｔは下がらない。したがってこの場合にもそれぞれミッシングデシジョンレベル及びミッシングコードのエラーが生じる。
【００２９】
オペアンプを構成するキャパシタの容量比にオフセットがあり、利得が２より大きくなる場合には、入力電圧Ｖｉｎに対するＶｏｕｔの変化は図９に示すようになる。この場合には、オペアンプの利得はグラフの傾きとなるので、グラフの傾きが急となる。その結果、Ｄ＝０から１への変化時に、上部では参照電圧＋Ｖｒｅｆを超え、下部では参照電圧−Ｖｒｅｆを下回る。その結果、これら領域でミッシングデシジョンレベルエラーが生じる。
【００３０】
逆に利得が２より小さくなると、入力電圧Ｖｉｎに対するＶｏｕｔの変化は図１０に示すようになる。この場合には、グラフのピークの絶対値がいずれも参照電圧の絶対値よりも小さいので、ミッシングコードエラーが生じる。
【００３１】
図７から図１０に示すグラフにより示されるエラーのうち、ミッシングデシジョンレベルエラーは、デジタル補正のみでは補正できない。
【００３２】
そこで、特許文献１では、こうした問題を解消するために、上記した構成のパイプラインＡＤＣ１０において、各ステージにおいて、Ｖｏｕｔが入力電圧Ｖｉｎに対し図１０に示すようなグラフを描いて変化するように、オペアンプの利得を２より小さくした上で、その結果生じるミッシングコードエラーを補正することを提案している。すなわち、ピークの絶対値が参照電圧の絶対値と等しくなるような設計の場合、グラフが何らかの原因で上下にシフトすると、グラフのピークが参照電圧により定められる領域をすぐに超えてしまう。そこで、図１０に示すように、オペアンプの利得を２より小さくし、グラフが参照電圧で定まる矩形領域内に必ず収まるようにすれば、上記したような問題は生じない。
【００３３】
しかし、前述したように、この場合にはミッシングコードが生じる。それを解決するための工夫が、前述の補正定数Ｓ１及びＳ２である。特許文献１では、補正定数Ｓ１及びＳ２として、図１０に示されるように入力電圧Ｖｉｎ＝０のときのＶｏｕｔのピークのデジタル値Ｓ１及びＳ２を用いる。そして、次の式により、あるステージでのデジタル出力を補正する。
【００３４】
Ｄ＝０ならＹ＝Ｘ，
Ｄ＝１ならＹ＝Ｘ＋Ｓ１−Ｓ２
ただし、Ｄは１つ前のステージからのデジタル入力、Ｘは問題となるステージでアナログ信号を量子化した補正前のデジタル信号と、それ以後のステージの補正後のデジタル出力とからなるデジタル値であり、Ｙは補正後のデジタル値である。
【００３５】
補正定数Ｓ１とＳ２とは、各ステージが個別に持つ値である。
【００３６】
補正定数Ｓ１とＳ２とを求める手順は以下の通りである。第１１番目及び第１０番目のステージを例に説明する。図３を参照して、まず最初に第１１のステージ３０の補正定数Ｓ１を求めるため、第１１のステージ３０の入力電圧Ｖｉｎが０とされ、デジタル入力Ｄｉｎが０とされる。この状態におけるＸの値が第１１のステージ３０の補正係数Ｓ１としてメモリ４２に格納される。次に第１１のステージ３０の補正定数Ｓ２を求めるため、第１１のステージ３０の入力電圧Ｖｉｎが０とされ、デジタル入力Ｄｉｎが１とされる。この状態におけるＸの値が第１１のステージの補正定数Ｓ２としてメモリ４２に格納される。
【００３７】
第１１のステージの補正定数が求められた後、図４に示すように、次のＭＳＢ側の第１０のステージ５２の補正定数を求める操作が行なわれる。第１０の２倍ステージ５２の補正定数が求まった後、次のＭＳＢ側のステージの補正定数を求める操作が行なわれ、以下同様に第１のステージまで再帰的にこの処理が繰返される。
【００３８】
これらの補正定数を求める操作は通常のアナログデジタル変換操作と同じ条件において行なわれるため、このデジタル補正法は、キャパシタ容量比誤差、比較回路オフセット、チャージインジェクション及び増幅回路の有限利得の各要因により引き起こされるすべての誤差を補正することができる。
【００３９】
このように補正することにより、ミッシングコードエラーは補正され、入力電圧Ｖｉｎに対するデジタル表示は図１１に示すように直線となる。
【００４０】
以上が特許文献１により提案された手法である。
【特許文献１】米国特許第５，４９９，０２７号明細書
【特許文献２】米国特許第６，３６９，７４４号明細書
【非特許文献１】Shang-Yuan  Chuang  et.  al.,  “A  Digitally  Self-Calibrating  14-bit  10MHs  CMOS  Pipelined  A/D  Converter”,  IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS,  VOL.  37,  NO.  6,  JUNE  2002
【発明の開示】
【発明が解決しようとする課題】
【００４１】
しかし、特許文献１に記載の技術では、オペアンプの利得を２より十分小さく抑える必要がある。そのため、図１１に示すように伝達関数は直線となるものの、その傾きが小さくなり、補正後のデジタル出力のコードのフルスケールの上限部付近と下限部付近とに、出力されないコード範囲が発生するという問題点がある。特許文献２は、この問題点を解決するために、基数が２の、ステージあたり１．５ビットのパイプラインＡＤＣを提案している。
【００４２】
特許文献２に記載の手法は、後述するように、参照電圧として−Ｖｒｅｆ／４と＋Ｖｒｅｆ／４とを用いることで、利得が２以上であっても入力電圧Ｖｉｎに対するＶｏｕｔのデジタル表示の変化曲線の変化点が参照電圧−Ｖｒｅｆと参照電圧＋Ｖｒｅｆとで規定される正方形の中央部分に出現するようにし、それによって、前述したミッシングデシジョンレベルエラーの発生を防止し、さらに、コードのフルスケールの上限部付近と下限部付近とに出力されないコード範囲が発生するという問題をできるだけ小さくしようとするものである。そしてそのために、特許文献２に記載の技術では、特許文献１で使用した２つの補正定数ではなく、後述するように、４つの補正定数を使用する。
【００４３】
しかし、本発明の発明者は、特許文献２に記載の技術にも、依然として改良すべき問題があることに気づいた。すなわち、特許文献２に記載の技術では、利得を２以上とした場合にフルスケールでコードを発生することができるが、利得が２より小さい場合には、依然としてフルスケールの上限部付近と下限部付近とに出力されないコード範囲が生ずるという問題がある。
【００４４】
一般に、各ステージでの利得を２以上に維持できるよう保証するためには、アナログ回路であるオペアンプの有限利得が近似的に無限大とみなせるほど、十分な大きさにする必要がある。これは、各ステージのオペアンプの利得の設計値を無限大に近いとみなせるほど十分大きく設定すれば可能となるが、それによって各回路の消費電力が増大するという結果を招く。アプリケーションによってはそのような設計方針を採用することは困難である。
【００４５】
一方、低消費電力化等の要求から、各ステージのアナログ増幅回路の利得が２より小さい場合を許容する設計を行なう場合でも、特許文献２に記載の技術を採用することによって、特許文献１に記載の技術と比して次のような優位点がある。すなわち、（１）キャパシタの容量比の誤差の影響を受けにくいこと、（２）アナログ増幅回路の有限利得のばらつきの影響を受けにくいこと、（３）各ステージにおける参照電圧の正確さの影響を受けにくいこと、及び（４）スイッチのチャージインジェクションの影響を受けにくいこと、という優位点がある。
【００４６】
したがって、特許文献２に記載の技術を各アナログ増幅回路の利得が２より小さい場合にも適用可能とし、かつコードが発生されない範囲をより小さくできるようにすれば、様々なアプリケーションにおいて特許文献２に記載の技術の優位性を実現でき、好ましい。
【００４７】
それゆえに本発明の目的は、有限利得が２より小さいアナログ増幅回路を用いる場合であっても、上記した影響を受けにくく、かつミッシングコードの影響も少ないパイプラインＡＤＣを提供することである。
【課題を解決するための手段】
【００４８】
本発明に係る自己補正型アナログデジタル変換器は、複数のアナログデジタル変換ユニットの縦列接続から構成されるパイプライン型アナログデジタル変換器であって、複数のアナログデジタル変換ユニットの直前のユニットに起因するエラーを再帰的に補正する再帰的補正部を持ち、再帰的補正部は、直前のユニットが、直前のユニットに入力されるアナログ信号とデジタル信号とに応じて生成するアナログ出力信号を受ける第１の回路と、直前のユニットが、直前のユニットに入力されるアナログ信号とデジタル信号とに応じて生成する、第１、第２、及び第３の値のいずれかをとるデジタル出力信号を受ける第２の回路と、直前のユニットにおいて生成されるアナログ出力信号を量子化した値に対応するデジタル変換値を生成する第３の回路と、第１の補正値、第２の補正値、及び第３の補正値を記憶するための記憶装置と、直前のユニットにおいて生成されるデジタル出力信号が第１、第２、及び第３の値であることに応答して、それぞれ、デジタル変換値と第１の補正値との和、デジタル変換値と第２の補正値との和、及びデジタル変換値と第３の補正値の和を算出し、補正後デジタル変換値として出力する第４の回路とを含む。
【００４９】
好ましくは、第１、第２、及び第３の補正値を、直前のユニットの動作特性から得られる第１、第２、第３、及び第４の補正定数の加減算より生成するための回路をさらに含む。
【００５０】
より好ましくは、複数のアナログデジタル変換ユニットの各々は、１入力１出力のアナログ増幅回路と、直前のユニットから与えられる２ビットのデジタル出力を受け、当該デジタル出力により制御されて、第１、第２、及び第３の参照電圧から１つを選択して出力する切替回路と、アナログ増幅回路の出力に接続された第１の入力と、切替回路の出力に接続された第２の入力とを有する２入力１出力のアナログ加算回路と、アナログ加算回路の出力に接続された第１の入力と、第４の参照電圧に接続された第２の入力とを有する、第１の２入力１出力のアナログ比較回路と、アナログ加算回路の出力に接続された第１の入力と、第５の参照電圧に接続された第２の入力とを有する、第２の２入力１出力のアナログ比較回路とを含む。
【００５１】
さらに好ましくは、第１の参照電圧は負の参照電圧であり、第２の参照電圧は基準電位の参照電圧であり、第３の参照電圧は正の参照電圧である。
【００５２】
第４の参照電圧は第１の参照電圧と基準電位の参照電圧との間にあり、第５の参照電圧は基準電位の参照電圧と第３の参照電圧の間にあってもよい。
【発明の効果】
【００５３】
本発明に係るアナログデジタル変換器は、直前のユニットに起因するエラーを補正するにあたり、直前のユニットから出力されるデジタル出力信号が第１の値の場合にはデジタル変換値と第１の補正値との和を、第２の値の場合にはデジタル変換値と第２の補正値との和を、第３の値の場合にはデジタル変換値と第３の補正値との和を、それぞれ補正後デジタル変換値として出力する。このような補正を行なうことにより、アナログデジタル変換ユニット内のアナログ増幅回路の有限利得が２より小さい場合であっても、デジタル変換値に直流偏差が生じることを防止できる。有限利得が２より小さいので、アナログ入力電圧とアナログ出力電圧との伝達関数に多少変動があっても不都合が生じることが少ない。その結果、キャパシタの容量比の誤差の影響、アナログ増幅回路の有限利得のばらつきの影響、各ステージにおける参照電圧の正確さの影響、及びスイッチのチャージインジェクションの影響を受けにくく、かつミッシングコードの影響も少ないパイプラインＡＤＣを提供することができる。
【発明を実施するための最良の形態】
【００５４】
本発明の実施の形態について説明する前に、特許文献２に開示された、基数が２の、ステージあたり１．５ビットのパイプラインＡＤＣの動作原理について説明する。本発明を実施するための回路構成は特許文献２に記載されたものとほぼ同様となるので、特許文献２に記載のパイプラインＡＤＣの構成についても説明する。
【００５５】
特許文献２に開示のパイプラインＡＤＣの各ステージにおける、入力電圧Ｖｉｎとそれに対する出力電圧Ｖｏｕｔとの間の理想的な伝達関数のグラフを図１２に示す。この伝達関数は、利得＝２とすると、式（４）と同じものである。
【００５６】
図１２を参照して、この伝達関数は、Ｖｉｎ＝−ＶｒｅｆからＶｉｎ＝−Ｖｒｅｆ／４までは、傾き２で右上がりの曲線を描き、Ｖｉｎ＝−Ｖｒｅｆ／４で一旦Ｖｏｕｔ＝＋Ｖｒｅｆ／２から−Ｖｒｅｆ／２まで不連続的に下がる。Ｖｉｎ＝Ｖｒｅｆ／４で再度Ｖｏｕｔ＝＋Ｖｒｅｆ／２から−Ｖｒｅｆ／２まで不連続的に下がり、その後は傾き２で右上がりに直線を描く。
【００５７】
利得を２より大きくしたときの伝達関数のグラフを図１３に示す。図１３を参照して、このグラフでは、概略の形は図１２に示すものと同様であるが、傾きが各部で大きくなり、その結果ピーク時のＶｏｕｔの絶対値も大きくなる。しかし、グラフの不連続が入力電圧Ｖｉｎ＝±Ｖｒｅｆ／４で生じているため、ピークの値は±Ｖｒｅｆ／２より大きくなったとしても絶対値がＶｒｅｆを超えることはない。したがって、ミッシングデシジョンレベルエラーが生じる恐れはない。この場合には、入力電圧Ｖｉｎと出力デジタル値との関係は図１４の実際の曲線として示したものとなる。図１３の２つの段差に応じ、入力電圧Ｖｉｎ＝−Ｖｒｅｆ／４の部分で第１のエラーが生じ、入力電圧Ｖｉｎ＝＋Ｖｒｅｆ／４の部分で第２のエラーが生じる。
【００５８】
特許文献２に記載の技術では、この段差部分を境に、入力電圧Ｖｉｎ＝−Ｖｒｅｆ／４より左側では矢印９０により示す第１のエラーに相当する分だけ、グラフを下に移動させ、入力電圧Ｖｉｎ＝Ｖｒｅｆ／４より右側では矢印９２により示す第２のエラーに相当する分だけ、グラフを上に移動させる。その結果、校正後の直線が得られる。これが入力電圧Ｖｉｎと校正後のデジタル値との関係を表す変換曲線である。
【００５９】
利得が２より小さい場合の伝達関数のグラフを図１５に示す。図１５を参照して、このグラフでも、概略の形は図１２に示すものと同様であるが、傾きが各部で小さくなり、その結果ピーク時のＶｏｕｔの絶対値も小さくなる。しかし、グラフの不連続が入力電圧Ｖｉｎ＝±Ｖｒｅｆ／４で生じているため、ピークの値は±Ｖｒｅｆ／２より小さくなったとしても絶対値がＶｒｅｆを超えることはない。したがって、この場合にもミッシングデシジョンレベルエラーが生じる恐れはない。この場合には、入力電圧Ｖｉｎとデジタル出力Ｄｏｕｔとの関係は図１６に実際の曲線として示したものとなる。図１５の２つの段差に応じ、入力電圧Ｖｉｎ＝−Ｖｒｅｆ／４の部分で第１のエラーが生じ、入力電圧Ｖｉｎ＝＋Ｖｒｅｆ／４の部分で第２のエラーが生じる。これらエラーは、図１４に示したものと逆方向の大きさになる。
【００６０】
特許文献２に記載の技術では、この段差部分を境に、入力電圧Ｖｉｎ＝−Ｖｒｅｆ／４より左側では矢印８０により示す第１のエラーに相当する分だけ、グラフを上に移動させ、入力電圧Ｖｉｎ＝Ｖｒｅｆ／４より右側では矢印８２により示す第２のエラーに相当する分だけ、グラフを下に移動させる。その結果、校正後の直線が得られる。これが入力電圧Ｖｉｎと校正後のデジタル値との関係を表す変換曲線である。
【００６１】
図１６と図１４との双方において、校正後の直線は理想的なケースと比較して傾きが異なる。そのため、図１４に示す例では入力信号の上限及び下限付近の符号を表すことはできないが、中間ではミッシングコードは生じない。図１６に示す例では、フルレンジの上限部及び下限部付近でコード化できない部分が生じるが、その中間ではミッシングコードは生じない。
【００６２】
このように、傾きが理想的な直線と異なるだけであれば、後処理でデジタル値をさらに補正することは比較的容易であって、ミッシングコードが生じないという優位性が非常に大きな意味を持つ。
【００６３】
図１７に、特許文献２に開示された、基数が２の、ステージ当たり１．５ビットのパイプラインＡＤＣ１００のブロック図を示す。図１７に示した部分は、特許文献１に開示された装置の、図２に示した部分に対応するものである。
【００６４】
図１７を参照して、パイプラインＡＤＣ１００は、サンプルホールドステージ１１２と、第１の２倍ステージ１１４−１と、第２の２倍ステージ１１４−２と、以後の図示しない複数の２倍ステージと、図示しないデジタル補正論理とを含む。
【００６５】
サンプルホールドステージ１１２は１つのアナログ入力と、１つのアナログ出力と、２つのデジタル出力とを持つ。各２倍ステージは、１つのアナログ入力と、２つのデジタル入力と、１つのアナログ出力と、２つのデジタル出力とを持つ。前のステージのアナログ出力が次のステージへのアナログ入力となり、前のステージの２つのデジタル出力が次のステージのデジタル入力となる。
【００６６】
サンプルホールドステージ１１２は、入力電圧Ｖｉｎを受ける利得が１のサンプルホールドアンプ１６と、サンプルホールドアンプ１６の出力に接続された＋端子と参照電圧−Ｖｒｅｆに接続された−端子とを持つ比較器１７Ａと、サンプルホールドアンプ１６の出力に接続された＋端子と参照電圧＋Ｖｒｅｆに接続された−端子とを持つ比較器１７Ｂと、比較器１７Ａの出力２２Ａ及び比較器１７Ｂの出力２２Ｂと、次の２倍ステージから与えられる補正入力４３とを受けるように接続され、これらを加算してデジタル出力Ｄ０及びＤ１を出力する全加算器４０Ａと、比較器１７Ａの出力に一端が接続されたスイッチ２５Ａと、比較器１７Ｂの出力に一端が接続されたスイッチ２５Ｂとを含む。第１の２倍ステージ１１４−１からの補正入力４３は全加算器４０Ａのキャリー入力Ｃ１に入力され、全加算器４０Ａの出力がデジタル出力Ｄ１、全加算器４０Ａのキャリー出力Ｃ０がデジタル出力Ｄ０となる。
【００６７】
スイッチ２５Ａ及びスイッチ２５Ｂは、それぞれ、比較器１７Ａ及び比較器１７Ｂの出力を第１の２倍ステージ１１４−１に与えるか否かを制御するためのものである。
【００６８】
第１の２倍ステージ１１４−１以後の各２倍ステージはいずれも同じ構成を有する。例えば第１の２倍ステージ１１４−１は、サンプルホールドアンプ１６の出力２０をアナログ入力２０として受ける、利得が２より小さなオペアンプ１８−１と、一方の入力がオペアンプ１８−１の出力に接続された加算回路１５−１と、参照電圧−Ｖｒｅｆ、接地電位、及び参照電圧＋Ｖｒｅｆを受けるように接続された３つの入力端子を有し、スイッチ２５Ａが接続されたノード２２Ｃ及びスイッチ２５Ｂが接続されたノード２２Ｄ上の信号の値に依存して、これら３つの端子のいずれか１つを加算回路１５−１のもう１つの入力端子に入力２９−１として与えるためのスイッチ２８−１とを含む。スイッチ２８−１の接続先については、図１７の右下に比較器１７Ａの出力２２Ａ及び比較器１７Ｂの出力２２Ｂの値との関係で表形式で示してある。またこの表中には、加算回路１５−１の出力２４−１の電圧Ｖ２４−１の値も示してある。
【００６９】
加算回路１５−１の出力は、直後のステージにアナログ信号２４−１として与えられる。
【００７０】
第１の２倍ステージ１１４−１はさらに、加算回路１５−１の出力２４−１に接続された＋端子と、参照電圧−Ｖｒｅｆを受けるように接続された−端子とを有する比較器１９−１Ａと、加算回路１５−１の出力２４−１に接続された−端子と、参照電圧＋Ｖｒｅｆを受けるように接続された＋端子とを有する比較器１９−１Ｂと、比較器１９−１Ａの出力２６−１Ａ、比較器１９−１Ｂの出力２６−１Ｂ、及び次の第２の２倍ステージ１１４−２からの補正入力４３−１を受けるように接続され、加算結果及び加算結果のキャリーをそれぞれこのステージのデジタル出力Ｄ２及びサンプルホールドステージ１１２への補正入力４３として出力するための全加算器４６−１と、比較器１９−１Ａの出力２６−１Ａに接続された一方端子を有するスイッチ２５−１Ａと、比較器１９−１Ｂの出力２６−１Ｂに接続された一方端子を有するスイッチ２５−１Ｂとを含む。第２の２倍ステージ１１４−２からの補正入力４３−１は全加算器４６−１のキャリー入力Ｃ１に入力され、全加算器４６−１のキャリー出力Ｃ０からは全加算器４０Ａへの補正入力４３が出力される。
【００７１】
第２の２倍ステージ１１４−２も同様の構成を有しており、オペアンプ１８−２と、加算回路１５−２と、スイッチ２８−２と、比較器１９−２Ａ及び１９−２Ｂと、全加算器４６−２とを含む。これらの間の接続関係は、第１の２倍ステージ１１４−１において対応する部品の間の接続関係と同じである。また第２の２倍ステージ１１４−２の図において、第１の２倍ステージ１１４−１の各部品、信号等に対応するものには同じ参照符号を付し、「−」の後の番号を「１」から「２」に変えて示してある。したがって、ここではそれらについての詳細は繰返さない。
【００７２】
図１７に示すサンプルホールドステージ１１２及び２倍ステージ１１４−１と、それ以後の２倍ステージ、並びにサンプルホールドステージ１１２と第１の２倍ステージ１１４−１とのデジタル出力を補正する補正回路を含めた図を図１８に示す。図１８の右下には、特許文献２において採用された、パイプラインＡＤＣ１００の第１の２倍ステージ１４−１の補正定数Ｓ１、Ｓ２、Ｓ３及びＳ４を求める状態を示す真理値表を示す。
【００７３】
図１８に示す回路は、補正定数を求めるための要素を含んでいる。具体的には、サンプルホールドアンプ１６と第１の２倍ステージ１１４−１及び比較回路１１７（図１７の比較器１７Ａ及び比較器１７Ｂからなる。）との間にはスイッチ１８が挿入されている。スイッチ１８、第１の２倍ステージ１１４−１及び比較回路１１７が接続されているノード２３と参照電圧＋Ｖｒｅｆ及び参照電圧−Ｖｒｅｆの間には、それぞれスイッチ２１Ａ及び２１Ｂが挿入されている。なお、比較回路１１７の出力Ａ１１及びＡ１４は、補正係数時の出力であって、図１７に示すデジタル入力２２及び２２Ｂの値にしたがい、図１９に示す真理値表（後述）によってその値が定められる。
【００７４】
図１８において、第２の２倍ステージ１１４−２以降のパイプラインは補正済みのものとし、理想的な１３ステージまでのＡＤＣ６１として示してある。理想的なＡＤＣ６１中に含まれる、デジタル補正論理としての全加算器の集合は全加算器４０Ｂとして示す。全加算器４０Ｂの出力がデジタル値Ｄ（２）Ｄ（３）…Ｄ（１３）を表し、全加算器４０Ｂから出力されるキャリー４３が全加算器４０Ａへのキャリー入力となる。
【００７５】
図１８に示す回路はさらに、補正定数算出時に図１８の右下の真理値に示す信号Ｊ２及びＪ４を生成してノード２２Ｃ及び２２Ｄを介して第１の２倍ステージ１１４−１に与えるための校正論理３４を含む。なお、後述するようにこのときにはスイッチ２５Ａ及び２５Ｂはオープンとされる。
【００７６】
図１８に示す回路では、補正定数Ｓ１、Ｓ２、Ｓ３及びＳ４は以下のようにして求められる。まずスイッチ１８を開くことによりサンプルホールドアンプ１６の出力はノード２３から切り離される。この状態で、スイッチ２１Ａ及び２１Ｂのいずれかを閉じることにより、ノード２３の電圧Ｖ２３は＋Ｖｒｅｆ／４と−Ｖｒｅｆ／４とにそれぞれ切替えられる。スイッチ２５Ａとスイッチ２５Ｂとは開かれている。図１７に示すスイッチ２８−１はノード２２Ｃ及び２２Ｄ上の信号により制御される。この状態で校正論理３４からの出力値Ｊ２とＪ４とを図１８の真理値表にしたがって制御する。この結果、第１の２倍ステージ１１４−１は加算回路１５−１の出力２４−１として電圧Ｖ２４−１を出力する。
【００７７】
図１９に、図１８の回路を、補正のための加算器／減算器４０Ｃまで含めた形でさらに概括的に示す。図１９を参照して、電圧Ｖ２４−１に対するビットＤ（０）Ｄ（１）…Ｄ（１３）が図１８に示す全加算器４０Ａ及び全加算器４０Ｂの出力として得られる。これらにより、補正用のデジタルワードＸが得られる。
【００７８】
特許文献２に記載の技術では、各ステージの補正定数Ｓ１、Ｓ２、Ｓ３及びＳ４の値を得るために、図１８の真理値表の各電圧Ｖ２４−１に対応するデジタルワードＸを得る操作を繰返し行ない、その平均をとってそれぞれ補正定数Ｓ１、Ｓ２、Ｓ３及びＳ４の値を算出する。多数回の測定結果の平均を取る操作により、ノイズ等のランダム要因の影響を緩和できる効果がある。算出された値は図１９に示す加算器／減算器４０Ｃ内に設けられたメモリ４２に記憶される。なお、上記した４つの補正定数Ｓ１、Ｓ２、Ｓ３及びＳ４から、Ｓ１−Ｓ２とＳ３−Ｓ４とを用いて補正が行なわれる。したがって、メモリ４２には、この２つの値Ｓ１−Ｓ２及びＳ３−Ｓ４を記憶しておけばよい。
【００７９】
補正定数を求める操作は各ステージごとに行なう。より具体的には、デジタル補正が行なわれるＬＳＢ側のステージからこの補正操作を始め、ＭＳＢ側の方向に移動していき、図１７に示す第１の２倍ステージ１１４−１まで行なわれる。特許文献２において、第１の２倍ステージ１１４−１のための補正演算のアルゴリズムとして示されたものを図１９の真理値表に示す。他のステージにおける補正演算のアルゴリズムも同様である。
【００８０】
全てのステージにおいて補正値を算出してメモリ４２に記憶することにより、校正処理が完了する。なお、この校正処理は、典型的にはパワーオンリセット時に行なわれる。
【００８１】
図１９は、図１８の回路１００Ａと、補正のための加算器／減算器４０Ｃとを含む、補正時の構成を示す回路１００Ｂの回路図である。図１９を参照して、第１の２倍ステージ１１４−１の出力の補正は以下のように行なわれる。これに先立って、メモリ４２中には補正定数Ｓ１−Ｓ２、Ｓ３−Ｓ４が記憶されている。第２の２倍ステージ１１４−２以降のＬＳＢ側のステージでは既に補正が行なわれたものとし、これらを理想的なＡＤＣ６１と考える。理想的なＡＤＣ６１の出力する補正前のデジタルワードＸ’は、全加算器４０Ｂで２進化及び補正され、Ｄ（２）Ｄ（３）〜Ｄ（１３）として加算器／減算器４０Ｃに与えられる。全加算器４０Ｂにおける加算の結果生じたキャリーは補正入力４３として全加算器４０Ａに与えられる。また、第１の２倍ステージ１１４−１の１．５ビットのアナログ比較回路１１７の２つの出力Ａ１１及びＡ１４も全加算器４０Ａに与えられる。
【００８２】
全加算器４０Ａは、１．５ビットのアナログ比較回路１１７の出力を２進化するために、これら入力を加算し、第１の２倍ステージ１１４−１のデジタル値Ｄ（１）として出力する。また、このときのキャリーがデジタル値Ｄ（０）として出力される。つまり、全加算器４０Ａは、１．５ビットのアナログ比較回路１１７の出力と補正入力４３とから、２ビットＤ（０）Ｄ（１）を出力する。これら２ビットＤ（０）Ｄ（１）と、全加算器４０Ｂからの出力Ｄ（２）Ｄ（３）…Ｄ（１３）とからなるデジタルワードＤ（０）Ｄ（１）…Ｄ（１３）は、第１の２倍ステージ１１４−１における補正前の中間出力ワードＸを構成し、加算器／減算器４０Ｃに与えられる。加算器／減算器４０Ｃにはまた、比較回路１１７の２つの出力Ａ１１及びＡ１４も与えられる。
【００８３】
加算器／減算器４０Ｃは、図１９の右下に示す真理値表にしたがって、補正値Ｓ１−Ｓ２又はＳ３−Ｓ４をデジタルワードＸに加算し、補正後のデジタル出力Ｄｏｕｔ＝Ｄ（０）Ｄ（１）…Ｄ（１３）を出力する。なおこの真理値表において、Ａ１１及びＡ１４は、いずれも比較回路１１７からの出力２２Ａ（Ｊ２）及び２２Ｂ（Ｊ４）の値にしたがい、図１９右下の真理値表にしたがって定められる。
【００８４】
この特許文献２に記載の技術では、アナログ増幅回路の利得を２より低く抑える必要はなく、全てのステージのアナログ増幅回路の利得が２より高い場合、補正後のデジタル出力のコードのフルスケールの上限部付近とフルスケールの下限付近とに出力されないコード範囲が発生することを防ぐことができる。その理由は図１４を参照して説明した通りである。
【００８５】
しかし、特許文献２に記載の方法でも、各ステージのアナログ増幅回路の利得が２より小さい場合には、補正後のデジタル出力のコードのフルスケールの上限部付近とフルスケールの下限部付近とに、出力されないコード範囲が発生する。その理由は、図１６を参照して説明したとおりである。
【００８６】
既に図１及び図２を参照して説明した回路において、（Ａ）サンプリングフェーズにおいて入力に入力電圧Ｖｉｎを印加し、（Ｂ）チャージトランスファフェーズにおいて
Ｖｉｎ＞＋１／４ＶｒｅｆのときにはＶｒｅｆｍ
−１／４Ｖｒｅｆ＜Ｖｉｎ＜＋１／４ＶｒｅｆのときにはＶｒｅｆｇ
Ｖｉｎ＜−１／４ＶｒｅｆのときにはＶｒｅｆｐ
の参照電圧（Ｖｒｅｆｍ、Ｖｒｅｆｇ、Ｖｒｅｆｐはそれぞれ負、基準電位、及び正の参照電圧）を印加することにより、前述の式（１）〜（３）の関係すなわち、各ステージの伝達関数が得られる。Ａ→∞でＣ１＝Ｃ２のとき、この伝達関数は次のようになる。
【００８７】
Ｖｉｎ＞＋１／４ＶｒｅｆのときにはＶｏｕｔ＝２Ｖｉｎ＋Ｖｒｅｆｍ
−１／４Ｖｒｅｆ＜Ｖｉｎ＜＋１／４ＶｒｅｆのときにはＶｏｕｔ＝２Ｖｉｎ
Ｖｉｎ＜−１／４ＶｒｅｆのときにはＶｏｕｔ＝２Ｖｉｎ＋Ｖｒｅｆｐ
これにより、図１７に示される回路の真理値表におけるＶ２４−１と入力電圧Ｖｉｎとの関係が実現できることが分かる。
【００８８】
しかし、実際には、負、基準電位、及び正の参照電圧Ｖｒｅｆｍ，Ｖｒｅｆｇ，Ｖｒｅｆｐには、直流偏差のばらつきがあり、参照電圧ＶｒｅｆｐとＶｒｅｆｇとの間の電位差とＶｒｅｆｇとＶｒｅｆｍとの間の電位差は等しくならない。ここで、
Ｖｏｆｆ＝Ｖｒｅｆｇ−（Ｖｒｅｆｐ＋Ｖｒｅｆｍ）／２
とすると、式（１）〜（３）の伝達関数は、次の式（５）〜（７）の伝達関数となると考えられる。
【００８９】
【数２】
2008147843.tif 000004
式（５）及び式（７）はそれぞれ式（１）及び式（３）と同一である。式（６）は、式（２）にＶｏｆｆが加えられた点で異なっている。
【００９０】
ここで、例えば１４ビット精度のパイプラインＡＤＣにおいて、パラメータの値を以下のようにして１０回のシミュレーションを行なった場合の、補正前と特許文献２による補正後の結果を、それぞれテーブル１とテーブル２とに示す。
条件：
各ステージのＣ１の値を１とし、
Ｃ２は中心値０．９９で標準偏差０．００２５の各ステージごとに異なる値をとり、
Ａは中心値１８００（６５．１ｄＢ）で標準偏差４０の各ステージごとに異なる値をとり、
Ｖｏｆｆは中心値０．０で標準偏差０．００３３の各ステージごとに異なる値をとり、
Ｖｒｅｆｐは中心値１．０で標準偏差０．００３３の各パイプラインごとに異なるが１つのパイプライン内の各ステージでは同じ値をとり、
Ｖｒｅｆｍは中心値−１．０で標準偏差０．００３３の各パイプラインごとに異なるが１つのパイプライン内の各ステージでは同じ値をとり、
±１／４Ｖｒｅｆは中心値±０．２５．標準偏差０．０１の各パイプラインごとに異なるが１つのパイプラインの各ステージでは同じ値をとる。
【００９１】
【表１】
2008147843.tif 000005
【００９２】
【表２】
2008147843.tif 000006
テーブル２に示されるように、特許文献２に係る補正法を用いると、ＳＮ（信号対ノイズ比）、ＩＮＬ（積分直線性誤差）は大幅に改善される（１４ｂｉｔの理想的ＡＤＣのＳＮ比は１４×６．０２＋１．７６＝８６．０４ｄＢ，ＩＮＬは０である。）。また補正後のデジタル出力のコードのフルスケールの下限部付近（０からａまで）とフルスケールの上限部付近（ｂから２１４−１＝１６３８３）とに、出力されないコード範囲が発生することも分かる。
【００９３】
テーブル２のａ−ｃの値は、各個体ごとに大きくばらついている。これは、フルスケールの下限部付近に発生する出力されないコード範囲の幅と、フルスケールの上限部付近に発生する出力されないコード範囲の幅の比が各個体ごとに大きく異なり、出力コードの範囲がフルスケールのコード範囲の中で直流偏差を持っていることを意味する。
【００９４】
この原因は、式（６）に示された「Ｖｏｆｆ」を無視し、各ステージの伝達関数を式（１）〜式（３）に示されたものと考えて、図１９の真理値表により示される補正操作を行なっているためである。すなわち、特許文献１では、−１／４Ｖｒｅｆ＜Ｖｉｎ＜＋１／４Ｖｒｅｆの範囲では、単にデジタル出力Ｄｏｕｔ＝Ｘ（補正前のデジタルワード）とするのみで、補正のための演算を行なっていない。この状態を図２０に示す。これが直流偏差の生ずる原因である。
【００９５】
図２０を参照して、実際には入力電圧が−１／４Ｖｒｅｆ＜Ｖｉｎ＜＋１／４Ｖｒｅｆの範囲では、Ｖｏｕｔの出力は、式（６）に示されたようにＶｏｆｆを含むため、線分１３０により示されるように、式（２）による線分１３２からずれる。特許文献２では、このずれを無視しているために前述した直流偏差が生じている。
【００９６】
この直流偏差の発生はアナログデジタル変換器の出力コード範囲の中心と、フルスケールのコード範囲の中心とが一致しなくなることを意味する。補正前の表１の出力にはこのような直流偏差は見られず、表２の出力にこうした直流偏差が見られることから、特許文献２に開示の方法による補正を行なった結果この直流偏差が生じることが分かる。
【００９７】
本実施の形態では、こうした問題を解決するために、先に説明したＶｏｆｆによる影響を補正するために、図１８に示した、特許文献２でも用いられている４つの補正定数Ｓ１，Ｓ２，Ｓ３及びＳ４から、以下の３つの補正定数を求め、図２１に示すような補正演算を行なう。Ｓ１、Ｓ２、Ｓ３及びＳ４は図２１に示すようにとる。
【００９８】
（Ｓ１−Ｓ２＋Ｓ３−Ｓ４）／２
（Ｓ１−Ｓ２＋Ｓ４−Ｓ３）／２
（Ｓ２−Ｓ１＋Ｓ４−Ｓ３）／２
図２１を参照して、Ｖｉｎ＜−１／４Ｖｒｅｆの範囲では、
Ｄｏｕｔ＝Ｘ＋（Ｓ１−Ｓ２＋Ｓ３−Ｓ４）／２
−１／４Ｖｒｅｆ＜Ｖｉｎ＜＋１／４Ｖｒｅｆの範囲では、
Ｄｏｕｔ＝Ｘ＋（Ｓ１−Ｓ２＋Ｓ４−Ｓ３）／２
＋１／４Ｖｒｅｆ＜Ｖｉｎの範囲では
Ｄｏｕｔ＝Ｘ＋（Ｓ２−Ｓ１＋Ｓ４−Ｓ３）／２
として補正を行なう。この補正により、−１／４Ｖｒｅｆ＜Ｖｉｎ＜＋１／４Ｖｒｅｆの範囲でＶｏｆｆを考慮に入れた補正が行なわれ、以下に述べるように補正後の出力から直流偏差を消去することができる。
【００９９】
図２１において、補正後の入力電圧Ｖｉｎとデジタル出力Ｄｏｕｔとの関係を示す曲線１５０は、補正前の曲線１４２，１４４，１４６に対し以下のような補正を行なったものとなる。補正後の曲線１５０を、段差の部分で３つの曲線１５２、１５４、及び１５６に分割して考える。特許文献２では、中央の曲線１４４について何ら補正をせず、補正前の曲線１４２及び１４６については図１４及び図１６に示すように補正して、中央の曲線とともに直線を構成するようにしていた。それに対して本実施の形態では、補正後の曲線１５０が、補正前の曲線１４２と１４６との間の丁度中央に位置するように補正を行なう。そのため、中央の曲線１４４についても、補正が必要となる。その補正量は、前述したとおり、（Ｓ１−Ｓ２＋Ｓ４−Ｓ３）／２である。ただし、補正は上向きに移動させる場合を正として、曲線１４４に加算する。図２１に示される例では（Ｓ１−Ｓ２＋Ｓ４−Ｓ３）／２＜０となり、曲線１４４はやや下側に移動している。
【０１００】
曲線１４２及び１４６についても同様である。それぞれ（Ｓ１−Ｓ２＋Ｓ３−Ｓ４）／２、及び（Ｓ２−Ｓ１＋Ｓ４−Ｓ３）／２を加算することで、図２１に示すような段差のない曲線１５０を得ることができる。
【０１０１】
図２２は、本実施の形態に係る自己補正パイプラインアナログデジタル変換回路ＡＤＣのブロック図であり、図１８に示す真理値表の補正定数Ｓ１、Ｓ２、Ｓ３及びＳ４の値を求めた後の、補正演算操作のための基本的な回路２００Ｂの構成を示す。図２２を参照して、回路２００Ｂが図１９に示す回路１００Ｂと異なるのは、回路１００Ｂの加算器／減算器４０Ｃに代えて、上記した３つの定数を記憶するためのメモリ１４２を含む加算器／減算器２４０Ｃを含む点である。加算器／減算器２４０Ｃはまた、図１９と同様にして算出されたＳ１、Ｓ２、Ｓ３及びＳ４から、上記した３つの定数を算出するための図示しない回路も備えている。
【０１０２】
全加算器４０Ａは、比較回路１１７内部の比較器の出力として得られる２ビットの出力を、２進数に変換するためのものである。比較回路１１７は１．５ビット比較器であって、その内部の２つの比較器の出力は２ビットであるが、一種のサーモメータコードであって、２進数ではない。本実施の形態では、比較回路１１７の内部でこの比較器の出力Ｊ２，Ｊ４の値に対応して、図２２の右下に示す真理値表にしたがって生成した２ビットＡ１４及びＡ１１と、全加算器４０Ｂからの補正入力４３とを加算することにより、２進数Ｄ０及びＤ１に変換している。
【０１０３】
理解を容易にするために、理想的なＡＤＣ６１が１ビットＡＤＣである場合について、全加算器４０Ａでの処理を説明する。補正入力４３の値をＡ０とすると、あるステージの入力電圧Ｖｉｎを−１から１まで変化させた場合のＪ４，Ｊ２及びＡ０の値は以下のように変化する。
【０１０４】
【表３】
2008147843.tif 000007
ここで、（Ｊ４，Ｊ２）は、その値が（０，０）→（０，１）→（１，１）と変化するものであり、通常の２進数ではない。Ｊ４及びＪ２の値は、入力電圧Ｖｉｎとそれぞれの比較器のしきい値とによって決まり、上記した三種類の値は、入力電圧Ｖｉｎとそれらのしきい値との関係を示す。入力電圧Ｖｉｎが大きくなると、上記した３つの値が左から右に順に変化し、それによって入力電圧Ｖｉｎの値がしきい値との関係でどの範囲にあるかを知ることができる。このような形式で符号化された符号をサーモメーターコードと呼ぶ。
【０１０５】
図２２の右下に示される真理値表により、Ｊ４及びＪ２からＡ１４及びＡ１１の値を決め、これらとＡ０とを全加算器４０Ａで加算したときの全加算器４０Ａの出力を符号付２進数としてみると、次の表のようになる。
【０１０６】
【表４】
2008147843.tif 000008
なお、上の加算は、（Ａ１４，Ａ１１）を２ビットの値、Ａ０を１ビットの値として加算している。この２進表現により、図２２のＤ０及びＤ１が決まる。
【０１０７】
同様にして、理想的なＡＤＣ６１が２ビットのＡＤＣである場合にもＤ０及びＤ１を決めることができる。その場合の、テーブル３に相当するものを次のテーブル５に、テーブル４に相当するものをテーブル６に、それぞれ示す。
【０１０８】
【表５】
2008147843.tif 000009
【０１０９】
【表６】
2008147843.tif 000010
図２２を参照して、よりＬＳＢ側の理想的なＡＤＣ６１に含まれる各ステージは、各ステージの補正値（Ｓ１−Ｓ２＋Ｓ３−Ｓ４）／２、（Ｓ１−Ｓ２＋Ｓ４−Ｓ３）／２、及び（Ｓ２−Ｓ１＋Ｓ４−Ｓ３）／２により既に補正されている。
【０１１０】
比較回路１１７からの出力Ａ１４及びＡ１１と、ＬＳＢ側の全加算器４０Ｂからの補正入力４３を入力とする全加算器４０Ａにより、デジタル出力Ｄ０とＤ１とが生成される。ＬＳＢ側の理想的なＡＤＣ６１は、アナログ信号Ｖ２４−１を入力として、補正前の中間ワードＸ’を出力する。全加算器４０Ｂと全加算器４０ＡはこのデジタルワードＸ’に２進化とＬＳＢ側の各ステージにおける補正とを行ない、Ｄ（０）Ｄ（１）…Ｄ（１３）のビットよりなる補正前のデジタルワードＸを生成する。加算器／減算器４０Ｃは図２２右下の真理値表にしたがって補正値（Ｓ１−Ｓ２＋Ｓ３−Ｓ４）／２、（Ｓ１−Ｓ２＋Ｓ４−Ｓ３）／２、又は（Ｓ２−Ｓ１＋Ｓ４−Ｓ３）／２をデジタルワードＸに加算して、自己補正したデジタル出力Ｄｏｕｔ（Ｄ（０）Ｄ（１）…Ｄ（１３））を出力する。
【０１１１】
１４ビット精度のパイプラインＡＤＣにおいて、以下の条件で１０回のシミュレーションを行なった場合の、本実施の形態による補正後の結果をテーブル７に示す。
条件：
各ステージのＣ１の値を全て１とし、
Ｃ２は中心値０．９９で標準偏差０．００２５の各ステージごとに異なる値をとり、
Ａは中心値１８００（６５．１ｄＢ）で標準偏差４０の各ステージごとに異なる値をとり、
Ｖｏｆｆは中心値０．０で標準偏差０．００３３の各ステージごとに異なる値をとり、
Ｖｒｅｆｐは中心値１．０で標準偏差０．００３３の各パイプラインごとに異なるが１つのパイプライン内の各ステージでは同じ値をとり、
Ｖｒｅｆｍは中心値−１．０で標準偏差０．００３３の各パイプラインごとに異なるが１つのパイプライン内の各ステージでは同じ値をとり、
±１／４Ｖｒｅｆは中心値±０．２５．標準偏差０．０１の各パイプラインごとに異なるが１つのパイプラインの各ステージでは同じ値をとる。
【０１１２】
【表７】
2008147843.tif 000011
テーブル７から、本実施の形態に係る方法では、ＳＮ比、ＩＮＬは特許文献２の補正方法と同等の改善を示すことが分かる。補正後のデジタル出力のコードのフルスケールの上限部付近とフルスケールの下限部付近とに出力されないコード範囲が発生するが、フルスケールの下限部付近に発生する出力されないコード範囲の幅と、フルスケールの上限部付近に発生する出力されないコード範囲の幅の差（ａ−ｃ）は小さく、かつ個体を問わず互いにほぼ等しくなり、アナログデジタル変換器の出力コード範囲の中心と、フルスケールのコード範囲の中心とが一致していることが分かる。このようにアナログデジタル変換器の出力コード範囲の中心と、フルスケールのコード範囲の中心とが一致していると、後処理でデジタル値を補正することは容易に行なえる。これに対し特許文献２に記載の方法のように、アナログデジタル変換器の出力コード範囲の中心と、フルスケールのコード範囲の中心との間の直流偏差があり、その値に個体差があると、アナログデジタル変換器の出力に対してその後で補正を行なうための演算量が大きい。
【０１１３】
したがって、従来技術におけるコードが発生されない範囲により生成される、アナログデジタル変換器の出力コード範囲の中心と、フルスケールのコード範囲の中心との間の直流偏差をほぼ０にすることが可能となり、しかも（１）キャパシタの容量比の誤差の影響を受けにくく、（２）アナログ増幅回路の有限利得のばらつきの影響を受けにくく、（３）各ステージにおける参照電圧の正確さの影響を受けにくく、（４）スイッチのチャージインジェクションの影響を受けにくい、という利点を享受することができる。
【０１１４】
以上のように本実施の形態によれば、有限利得が２より小さいアナログ増幅回路を用いる場合であっても、アナログデジタル変換器の出力コード範囲の中心と、フルスケールのコード範囲の中心との間の直流偏差がほぼ０であり、キャパシタの容量比の誤差の影響を受けにくく、アナログ増幅回路の有限利得のばらつきの影響を受けにくく、各ステージにおける参照電圧の正確さの影響を受けにくく、スイッチのチャージインジェクションの影響を受けにくく、かつミッシングコードの影響も少ないパイプラインＡＤＣを提供することができる。
【０１１５】
今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内でのすべての変更を含む。
【図面の簡単な説明】
【０１１６】
【図１】スイッチドキャパシタ回路の動作原理を示す図である。
【図２】特許文献１に記載された、基数２の、１ステージあたり１ビットの自己補正型パイプラインＡＤＣの基本構成を示す回路図である。
【図３】特許文献１が提案するパイプラインＡＤＣ１０の一部のブロック図である。
【図４】パイプラインＡＤＣ１０のうち、第１０の２倍ステージ５２を補正する構成を示すブロック図である。
【図５】パイプラインＡＤＣ１０のあるステージの入力アナログ信号の電圧値と、出力アナログ信号の電圧値との間の理想的な関係に対応する伝達関数のグラフである。
【図６】パイプラインＡＤＣ１０のあるステージの出力アナログ信号の電圧値と、前のステージからのデジタル出力Ｄの値との間の理想的な関係を示す図である。
【図７】あるステージにおいて、入力アナログ信号に電荷注入オフセットがある場合の伝達関数のグラフである。
【図８】あるステージにおいて比較器にオフセットがある場合の伝達関数のグラフである。
【図９】あるステージにおいて、キャパシタに不整合がある場合の伝達関数のグラフである。
【図１０】あるステージの増幅器の利得が２より小さいときの、入力電圧Ｖｉｎに対するＶｏｕｔの関係を示す図である。
【図１１】特許文献１に記載の補正を行なった後の、理想的な条件での入力電圧Ｖｉｎに対するデジタル表示の関係を示すグラフである。
【図１２】特許文献２に開示のパイプラインＡＤＣの各ステージにおける、入力電圧Ｖｉｎとそれに対する出力電圧Ｖｏｕｔとの間の理想的な伝達関数のグラフである。
【図１３】特許文献２に開示のパイプラインＡＤＣの各ステージにおける利得を２より大きくしたときの伝達関数のグラフである。
【図１４】特許文献２に開示のパイプラインＡＤＣの各ステージにおける利得を２より大きくしたときの、あるステージの入力電圧Ｖｉｎと出力デジタル値との関係を示すグラフである。
【図１５】特許文献２に開示のパイプラインＡＤＣの各ステージにおける利得を２より小さくした場合の伝達関数のグラフである。
【図１６】特許文献２に開示のパイプラインＡＤＣの各ステージにおける利得を２より小さくした場合の、あるステージにおける入力電圧Ｖｉｎとデジタル出力Ｄｏｕｔとの関係を示すグラフである。
【図１７】第２の特許文献に開示された、基数が２の、ステージ当たり１．５ビットのパイプラインＡＤＣ１００のブロック図である。
【図１８】パイプラインＡＤＣ１００の一部のブロック図である。
【図１９】図１８に記載のパイプラインＡＤＣ１００の一部に、補正のための加算器／減算器４０Ｃまで含めた回路のブロック図である。
【図２０】特許文献２に開示の回路において、出力デジタル値に直流偏差が生じる原因を説明するための、各ステージにおける伝達関数のグラフである。
【図２１】本発明の一実施の形態において行なわれる補正の原理を説明するための、出力デジタル値とアナログ入力電圧との関係を示す模式図である。
【図２２】本発明の一実施の形態に係るパイプラインＡＤＣの、補正演算操作のための基本的な回路２００Ｂの構成を示すブロック図である。
【符号の説明】
【０１１７】
１０，１００  パイプラインＡＤＣ、１２，１１２  サンプルホールドステージ、１４−１，１１４−１  第１の２倍ステージ、１４−２，１１４−２  第２の２倍ステージ、１５−１，１５−２  加算回路、１６  サンプルホールドアンプ、１７，１９−１，１９−２  比較器、１７Ａ，１７Ｂ，１９−１Ａ，１９−１Ｂ，１９−２Ａ，１９−２Ｂ  比較器、１８−１，１８−２  オペアンプ、３０  第１１の２倍ステージ、３２  第１２〜第１７のステージ、３４  校正論理、４０，５４  デジタル補正論理、４０Ａ，４６−１，４６−２  全加算器、４２，１４２  メモリ、５０  第１１〜第１７のステージ、５２  第１０の２倍ステージ、６１  理想的なＡＤＣ、１１７  比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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