(57)【要約】【課題】  高速通信を構成するインタフェース回路において、半導体集積回路の耐電圧の低下と、安全性を確保しつつ静電気対策を施すこと。【解決手段】  ユニバーサルシリアルバスにおいて、VBUS端子と半導体集積回路のVBUS入力端子間に第１と第２の抵抗を接続したノードとGND間にセラミックコンデンサを配置し、同ノードとDP,DM端子間にDP,DM端子をアノード側にダイオードを配置し、DP,DM端子とGND間にGNDをアノード側にダイオードを配置し、VBUS入力端子とGND間に第３の抵抗を配置し、第１、第２、第３の抵抗値を夫々R1、R2、R3とし、ダイオードの順方向電圧降下をVf、VBUS電圧をV1、VBUS入力端子の耐圧をV2、VBUS入力端子のHighレベル最低電圧をV3とすると、下記式が成り立つ。  V1*R3/(R1+R2+R3) > V3  (V1-Vf)*R3/(R2+R3) < V2【選択図】  図１
2008147766.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも３つの接点を備えた外部機器と接続可能な接続部と、
上記接点に接続される外部機器は上記接点に対し少なくとも１つの電源供給可能な接続をそなえ、
上記接点に接続される外部機器は上記接点に対し少なくとも１つの接地電位である接続をそなえ、
上記接点に接続される外部機器は上記接点に対し少なくとも１つの信号である接続をそなえ、
信号である上記接点は直接、あるいは抵抗、インダクタンスを介して半導体集積回路の第１の端子に接続され、
上記半導体集積回路の入力耐電圧は上記第１の端子を除いては上記外部機器の電源供給可能な接続部の電圧より低いインタフェース回路において、
上記接続部の外部機器が電源供給可能な接点は第１および第２の抵抗を介して半導体集積回路の第２の端子に接続され、
第２の抵抗と半導体集積回路の第２の端子間のノードと接地電位を接続する第３の抵抗があり、
第１の抵抗と第２の抵抗が接続されたノードと接地電位間にコンデンサが存在し、
第１の抵抗と第２の抵抗が接続されたノードと接続部の信号である接点のノードの間に、接続部の信号である接点のノード側をアノードとしたダイオードが存在し、
接続部の信号である接点のノードと接地電位の間に接地電位をアノードとしたダイオードが存在し、
第１の抵抗、第２の抵抗、第３の抵抗値をそれぞれR1、R2、R3とし、ダイオードの順方向電圧降下をVf、上記外部機器の電源供給可能な接続部の電圧をV1、第２の端子の耐圧をV2、第２の端子のHighレベル最低電圧をV3とすると、下記式が成り立つことを特徴とするインタフェース回路。
V1*R3/(R1+R2+R3) > V3
(V1-Vf)*R3/(R2+R3) < V2
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はユニバーサルシリアルバスに代表される高速通信の外部機器接続用のインタフェース回路に関するものである。
【背景技術】
【０００２】
外部機器接続用のインタフェース部には静電気対策を施してあるものが多い。これは帯電したユーザがインタフェース部に触れた場合に、静電気によりインタフェース部に接続された半導体集積回路が破壊されるのを防ぐためである。
【０００３】
静電気対策にはさまざまな部品が用いられる。例えばバリスタ、ツェナダイオードは単一部品で静電気対策を行うことが出来る。
【０００４】
複数の部品を用いた対策方法としては非特許文献１のようなダイオードとコンデンサを用いた回路がある。非特許文献１のFigure14に示された回路が一般的なものである。
【０００５】
普通、バリスタやツェナダイオードを用いた回路に比べて非特許文献１に示された回路のほうが静電気対策の効果が高い。バリスタやツェナダイオードの場合、印加される静電気が引き起こす電流により、クランプできる電圧が変動し、電流が大きい場合クランプ電圧が大きくなり充分な対策効果が得られない場合がある。非特許文献１のようなダイオードとコンデンサを用いた回路の場合は、ダイオードの順方向降下電圧にそれほど電流量の依存性がないため、コンデンサの容量を充分大きくしておけば静電気量が大きい場合でも対策効果が発揮できる。
【０００６】
図４はダイオードとコンデンサを用いた従来の静電気対策を施したユニバーサルシリアルバスのインタフェース回路を示している。
【０００７】
図４において、VBUS,DM,DP,GNDはユニバーサルシリアルバスのアップストリーム側インタフェース端子である。IC2はユニバーサルシリアルバスの物理層を構成した半導体集積回路であり、端子VBUSP,DMP,DPPはそれぞれVBUS,DM,DPに接続されるIC2の端子である。D1,D2,D3,D4はダイオードである。C1はセラミックコンデンサであり、通常0.1uF〜数uFが取り付けられる。ユニバーサルシリアルバスにおいて、VBUSは5Vであり、DM,DPにはフルスピードの場合0〜3.3Vの電圧が印加される。ユニバーサルシリアルバスの場合、インタフェース部の各端子間の短絡に耐えうることが要求されているため、端子VBUSP,DMP,DPPの耐電圧はVBUSの電圧5Vに耐えうる必要がある。
【０００８】
しかしながら、近年の半導体プロセスの微細化により端子の耐圧は低下傾向にある。図５の回路を採用することにより、VBUSP端子の耐圧を下げることが可能である。
【０００９】
図５において、IC3はユニバーサルシリアルバスの物理層を構成した半導体集積回路であり、端子VBUSP,DMP,DPPはそれぞれVBUS,DM,DPに接続されるIC3の端子である。VBUSPの耐圧は3.6Vであり、DMP,DPPは５Vに耐えうる。D1,D2,D3,D4とC1は図４と同じ素子である。R4,R5は抵抗であり、VBUSに印加された5VをIC3のVBUSPが耐えうる3.6V以下、かつVBUSPがHighレベルを認識するスライスレベル以上の電圧となるよう設定される。
【非特許文献１】「STMicroelectronics USBLC6-2 Datasheet Ver.1」STMicroelectronics 2005年3月14日
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来例では、VBUS端子に直接コンデンサC1が接続されている。
【００１１】
近年の回路の高密度化に伴い、コンデンサC1には面実装型の多層セラミックコンデンサが採用されることが多い。
【００１２】
面実装型の多層セラミックコンデンサは物理的な応力に弱く、万が一物理的破壊により層間短絡を引き起こした場合、VBUS電流のリークにより面実装型の多層セラミックコンデンサが発熱する恐れがある。
【００１３】
本出願に係る発明の目的は、たとえセラミックコンデンサが層間短絡を引き起こしたとしても、セラミックコンデンサが発熱することのない、安全なインタフェース回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本出願に係る発明は少なくとも３つの接点を備えた外部機器と接続可能な接続部と、
上記接点に接続される外部機器は上記接点に対し少なくとも１つの電源供給可能な接続をそなえ、
上記接点に接続される外部機器は上記接点に対し少なくとも１つの接地電位である接続をそなえ、
上記接点に接続される外部機器は上記接点に対し少なくとも１つの信号である接続をそなえ、
信号である上記接点は直接、あるいは抵抗、インダクタンスを介して半導体集積回路の第１の端子に接続され、
上記半導体集積回路の入力耐電圧は上記第１の端子を除いては上記外部機器の電源供給可能な接続部の電圧より低いインタフェース回路において、
上記接続部の外部機器が電源供給可能な接点から半導体集積回路の第２の端子まで第１および第２の抵抗が接続され、
第２の抵抗と半導体集積回路の第２の端子間のノードと接地電位を接続する第３の抵抗があり、
第１の抵抗と第２の抵抗が接続されたノードと接地電位間にコンデンサが存在し、
第１の抵抗と第２の抵抗が接続されたノードと接続部の信号である接点のノードの間に、接続部の信号である接点のノード側をアノードとしたダイオードが存在し、
接続部の信号である接点のノードと接地電位の間に接地電位をアノードとしたダイオードが存在し、
第１の抵抗、第２の抵抗、第３の抵抗値をそれぞれR1、R2、R3とし、ダイオードの順方向電圧降下をVf、上記外部機器の電源供給可能な接続部の電圧をV1、第２の端子の耐圧をV2、第２の端子のHighレベル最低電圧をV3とすると、下記式が成り立つことを特徴とするインタフェース回路。
【００１５】
V1*R3/(R1+R2+R3) > V3
(V1-Vf)*R3/(R2+R3) < V2
【発明の効果】
【００１６】
以上説明したように、本発明によれば、簡単な構成で、物理層を構成する半導体集積回路の静電気対策を施すことが出来、かつその半導体集積回路の耐電圧の低下を実現し、静電気対策回路を構成するコンデンサの安全性を向上を実現できる。
【発明を実施するための最良の形態】
【００１７】
（実施例１）
図１に本発明の第１の実施例を示す。
【００１８】
図１においてVBUS,DM,DP,GNDはユニバーサルシリアルバスのアップストリーム側インタフェース端子である。IC1はユニバーサルシリアルバスの物理層を構成した半導体集積回路であり、端子VBUSP,DMP,DPPはそれぞれVBUS,DM,DPに接続されるIC1の端子である。D1,D2,D3,D4はダイオードである。C1はセラミックコンデンサであり、通常0.1uF〜数uFが取り付けられる。R1,R2,R3は抵抗であり、D1およびD3のダイオードの順方向電圧降下をVf、外部機器から供給されるVBUSの電圧をV1、VBUSPの耐圧をV2、VBUSPのHighレベル最低電圧をV3とすると、下記式が成り立つように設定される。
【００１９】
V1*R3/(R1+R2+R3) > V3
(V1-Vf)*R3/(R2+R3) < V2
なお、抵抗R1は数kΩに設定される。
【００２０】
具体的には、R1を3.48kΩ±1%、R2を6.49kΩ±1%、R3を18kΩ±1%とし、ユニバーサルシリアルバスのVBUSの規格電圧4.4V〜5.25V、Vfを0.6V〜0.8Vとすると、V2は3.44V以上、V3は2.81V以下となる。
【００２１】
IC1の電源電圧が3.3Vの場合、V2は3.3V+0.3V、V3は3.3Vの70%である2.31V程度とすると、上記抵抗値の設定は上記式を充分満足できるものとなる。
【００２２】
この抵抗値の設定の場合、もしセラミックコンデンサC1がレアショートを起こしたとしても、セラミックコンデンサC1の損失は大きくとも1.8mWにしかならないため、発熱に至ることはない。
【００２３】
（実施例２）
図２に本発明の第２の実施例を示す。
【００２４】
図２は図１の回路のVBUSとGND間にツェナダイオードZD1を追加したものである。ツェナ電圧は6V程度である。
【００２５】
VBUSに静電気が印加されたとき、図１の回路では抵抗R1とコンデンサC1のフィルタで静電気を吸収しIC1の半導体集積回路をほごすることが出来る。しかしながら静電気が印加された瞬間は抵抗R1に静電気電圧がすべて印加されるため、静電気の電圧が抵抗R1の耐量を超えると抵抗R1が破壊する可能性がある。本実施例においてはこのツェナダイオードZD1を追加することにより、VBUSに印加された静電気電圧をクランプし、VBUSの静電気耐量が向上する。
【００２６】
また、ツェナダイオードZD1のかわりにバリスタを使用しても良い。
【００２７】
（実施例３）
図３に本発明の第３の実施例を示す。
【００２８】
図３は図１の抵抗R1と並列にVBUS側をカソードとしてツェナダイオードZD2を追加したものである。ツェナ電圧は3V程度でよい。
【００２９】
VBUSに静電気が印加されたとき、図１の回路では抵抗R1とコンデンサC1のフィルタで静電気を吸収しIC1の半導体集積回路をほごすることが出来る。しかしながら静電気が印加された瞬間は抵抗R1に静電気電圧がすべて印加されるため、静電気の電圧が抵抗R1の耐量を超えると抵抗R1が破壊する可能性がある。本実施例においてはこのツェナダイオードZD2を追加することにより、抵抗R1両端に印加される電圧をクランプし、VBUSの静電気耐量が向上する。
【００３０】
また、ツェナダイオードZD2のかわりにバリスタを使用しても良い。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施例を施したインタフェース回路である。
【図２】本発明の第２の実施例を施したインタフェース回路である。
【図３】本発明の第３の実施例を施したインタフェース回路である。
【図４】従来例を説明する図である。
【図５】従来例を説明する図である。
【符号の説明】
【００３２】
IC1,IC2,IC3  ユニバーサルシリアルバスの物理層を構成する半導体集積回路
【図１】
2008147766.tif 000003
【図２】
2008147766.tif 000004
【図３】
2008147766.tif 000005
【図４】
2008147766.tif 000006
【図５】
2008147766.tif 000007