(57)【要約】【課題】均一なシリサイド層を有し、低抵抗化されたゲート電極を備えた半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板１０１内に形成された低濃度ソース・ドレイン領域１０６および高濃度ソース・ドレイン領域１０８と、半導体基板１０１のうち平面的に見て低濃度ソース・ドレイン領域１０６の間に位置する領域の上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成され、金属シリサイドからなるゲート電極１０３とを備えている。ゲート電極１０３の上部におけるゲート長は、ゲート電極の他の部分におけるゲート長よりも大きくなっている。【選択図】図１
2008147355.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、  
前記半導体基板内に形成されたソース領域およびドレイン領域と、
前記半導体基板のうち平面的に見て前記ソース領域と前記ドレイン領域の間に位置する領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、金属シリサイドからなるゲート電極とを備えており、
前記ゲート電極の上部におけるゲート長が前記ゲート電極の他の部分におけるゲート長よりも大きい半導体装置。
【請求項２】
前記ゲート電極は、上部が逆テーパー形状である請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上で且つ前記ゲート電極の側方に形成された層間絶縁膜と、
前記ゲート電極の側面と前記層間絶縁膜との間に形成された第１のサイドウォール膜とをさらに備えている請求項１または２に記載の半導体装置。
【請求項４】
前記第１のサイドウォール膜と前記ゲート電極の下部の側面との間から前記半導体基板と前記第１のサイドウォール膜との間にわたって形成された第２のサイドウォール膜をさらに備えている請求項３に記載の半導体装置。
【請求項５】
前記金属シリサイドは、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、タンタルシリサイド、ハフニウムシリサイド、ジルコニウムシリサイド、モリブデンシリサイド、および白金シリサイドのうちいずれか１つを少なくとも含んでいる請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
半導体基板上のゲート電極形成領域に、下から順に積層されたゲート絶縁膜、ゲート電極形成膜、および第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜をマスクとして前記半導体基板内にイオン注入することにより、ソース領域およびドレイン領域を形成する工程（ｂ）と、
前記半導体基板の全面に第２の絶縁膜を堆積させた後、前記第１の絶縁膜の上面が露出するまで前記第２の絶縁膜を除去する工程（ｃ）と、
前記第１の絶縁膜を除去して、前記ゲート電極形成膜に達する開口部を形成する工程（ｄ）と、
前記第２の絶縁膜のうち前記開口部に面する部分の上部を除去することにより、上面のゲート長方向の幅が他の部分のゲート長方向の幅よりも大きい逆テーパー形状に前記開口部を加工する工程（ｅ）と、
前記半導体基板の全面に金属膜を堆積させ、前記開口部に前記金属膜を埋め込む工程（ｆ）と、
前記半導体基板を加熱して前記金属膜と前記ゲート電極形成膜を反応させることにより、前記ゲート絶縁膜上に金属シリサイドからなるゲート電極を形成する工程（ｇ）とを備えている半導体装置の製造方法。
【請求項７】
前記工程（ｅ）では、スパッタ法により前記開口部を逆テーパー形状に加工する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｅ）では、酸素ガスを用いた反応性イオンエッチング法により、前記開口部を逆テーパー形状に加工する請求項６に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｅ）は、前記開口部を逆テーパー形状に加工した後、前記ゲート電極形成膜上に形成された不純物を除去する工程を含んでいる請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ）の後に、前記ゲート電極形成膜および前記第１の絶縁膜の側面にサイドウォール膜を形成する工程（ｈ）をさらに備えており、
前記工程（ｂ）では、前記サイドウォール膜および前記第１の絶縁膜をマスクとして、前記ソース領域および前記ドレイン領域を形成し、
前記工程（ｅ）では、前記第２の絶縁膜および前記サイドウォール膜のうち前記開口部に面する部分の上部をそれぞれ除去する請求項６〜９のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）で形成される前記第１の絶縁膜の膜厚は、前記ゲート絶縁膜、前記ゲート電極形成膜、および前記第１の絶縁膜の膜厚の和の１／３以上１／２以下である請求項６〜１０のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記金属膜は、チタン、コバルト、ニッケル、タングステン、タンタル、ハフニウム、ジルコニウム、モリブデン、および白金のうちいずれか１つを少なくとも含んでいる請求項６〜１１のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
半導体基板上のゲート電極形成領域に、下から順に積層されたゲート絶縁膜、ゲート電極形成膜、および第１の絶縁膜を形成する工程（ａ）と、
前記半導体基板上且つ前記ゲート電極形成膜および前記第１の絶縁膜の側方に設けられた第１のサイドウォール膜と、前記第１のサイドウォール膜と前記ゲート電極形成膜および前記第１の絶縁膜の側面との間に設けられ、第１のサイドウォール膜と膜質が異なる第２のサイドウォール膜とを形成する工程（ｂ）と、
前記第１の絶縁膜、前記第１のサイドウォール膜、および前記第２のサイドウォール膜をマスクとして前記半導体基板内にイオン注入することにより、ソース領域およびドレイン領域を形成する工程（ｃ）と、
前記半導体基板の全面に第２の絶縁膜を堆積させた後、前記第１の絶縁膜の上面が露出するまで前記第２の絶縁膜を除去する工程（ｄ）と、
前記第１の絶縁膜を除去し、且つ、前記第２のサイドウォール膜の一部を除去することで、前記ゲート電極形成膜に達する開口部を形成する工程（ｅ）と、
前記半導体基板の全面に金属膜を堆積させ、前記開口部に前記金属膜を埋め込む工程（ｆ）と、
前記半導体基板を加熱して前記金属膜と前記ゲート電極形成膜を反応させることにより、前記ゲート絶縁膜上に金属シリサイドからなるゲート電極を形成する工程（ｇ）とを備えている半導体装置の製造方法。
【請求項１４】
前記工程（ｅ）の後、且つ、前記工程（ｆ）の前に、前記第２の絶縁膜および前記第１のサイドウォール膜のうち前記開口部が形成された部分の上部をそれぞれ除去することにより、上面のゲート長方向の幅が他の部分のゲート長方向の幅よりも大きい逆テーパー形状に前記開口部を加工する工程をさらに備えている請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｅ）では、前記第１の絶縁膜と前記第２のサイドウォール膜の一部とを、同時に除去する請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１の絶縁膜と前記第２のサイドウォール膜とは、互いに同じ材料から構成されている請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｂ）では、前記第１のサイドウォール膜は前記第２のサイドウォール膜よりも高温で形成される請求項１３または１４に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｅ）では、前記第１の絶縁膜を除去した後、前記第２のサイドウォール膜の一部を除去する請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｅ）では、フッ酸を用いたエッチングにより前記第２のサイドウォール膜の一部を除去し、
前記第２のサイドウォール膜の選択比は、前記第１のサイドウォール膜に対して２以上である請求項１７または１８に記載の半導体装置の製造方法。
【請求項２０】
前記第２のサイドウォール膜はＮＳＧ膜からなる請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ａ）で形成される前記第１の絶縁膜の膜厚は、前記ゲート絶縁膜、前記ゲート電極形成膜、および前記第１の絶縁膜の膜厚の和の１／３以上１／２以下である請求項１３〜２０のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２２】
前記金属膜は、チタン、コバルト、ニッケル、タングステン、タンタル、ハフニウム、ジルコニウム、モリブデン、および白金のうちいずれか１つを少なくとも含んでいる請求項１３〜２１のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド層を有するゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高速化を実現する有効な手段として、ゲート電極上に高融点金属シリサイドを形成することで、ゲート電極および拡散層の低抵抗化を図る方法が用いられている。以下、図５を参照しながら従来のゲート電極上にシリサイド層を形成する方法について説明する。図５は、従来のシリサイド層の形成方法を示す断面図である。
【０００３】
まず、図５（ａ）に示すように、シリコン基板１の不活性領域にフィールド酸化膜２を、シリコン基板１の活性領域に膜厚が５〜１０ｎｍのゲート酸化膜３をそれぞれ公知の技術を用いて形成する。次に、ゲート酸化膜３上に例えば多結晶シリコンからなるゲート電極４を１５０〜２００ｎｍ程度の膜厚で形成した後、シリコン窒化膜５を５０ｎｍ程度の膜厚で形成する。
【０００４】
次に、図５（ｂ）に示すように、フォトリソグラフィー工程と異方性エッチングとによりパターニングすることで、シリコン基板１上の所定の領域に、下から順に積層されたゲート酸化膜３、ゲート電極４、およびシリコン窒化膜５を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン基板１の全面に酸化膜（図示せず）を１００ｎｍ程度の膜厚で形成した後、異方性エッチングにより酸化膜を除去することで、ゲート酸化膜３、ゲート電極４、およびシリコン窒化膜５の側面上に酸化膜からなる側壁６を形成する。次いで、シリコン窒化膜５および側壁６をマスクにしてイオン注入を行い、その後、熱処理することで、拡散層７を形成する。
【０００５】
次に、図５（ｃ）に示すように、バッファードフッ酸により拡散層７上に形成された自然酸化膜（図示せず）を除去した後、スパッタ法によりチタン層８を３０ｎｍ程度の膜厚で形成する。
【０００６】
続いて、図５（ｄ）に示すように、窒素雰囲気中で６５０〜７００℃で短時間の熱処理（ＲＴＡ）を行うことによりチタン層８と拡散層７を反応させ、拡散層７上に厚さが約５０ｎｍのチタンシリサイド層９を形成する。次に、残存した未反応のチタン層８をアンモニア水と過酸化水素水の混合液を用いて除去する。
【０００７】
次に、図５（ｅ）に示すように、シリコン基板１の全面に層間絶縁膜１０を５００ｎｍ程度の膜厚で形成する。その後、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）により、シリコン窒化膜５の表面が露出するまで層間絶縁膜１０を平坦化する。この時、ゲート電極４上に形成されたシリコン窒化膜５がＣＭＰストッパーになる。
【０００８】
次に、図５（ｆ）に示すように、シリコン窒化膜５を熱リン酸により除去する。続いて、バッファードフッ酸によりゲート電極４上に形成された自然酸化膜（図示せず）を除去した後、スパッタ法によりシリコン基板１の全面にチタン層１１を５０ｎｍ程度の膜厚で形成する。
【０００９】
次いで、図５（ｇ）に示すように、窒素雰囲気中で６５０〜７００℃で短時間の熱処理（ＲＴＡ）を行うことで、チタン層１１と多結晶シリコン（ゲート電極４）とを反応させ、ゲート電極上に厚さが約８０ｎｍのチタンシリサイド層１２を形成する。次に、残存した未反応のチタン層１１をアンモニア水と過酸化水素水の混合液により除去する。その後、窒素雰囲気中で８００〜８５０℃で短時間の熱処理（ＲＴＡ）を行い、チタンシリサイド層９、１２を低抵抗化する。
【００１０】
以後、層間絶縁膜をシリコン基板１の全面に堆積して、コンタクト開口部を設けた後、アルミ電極を形成することで、ＭＯＳ型トランジスタを作製することができる。
【００１１】
以上のような工程を繰り返し行うことにより、ゲート電極の表面上に形成されたシリサイド層の膜厚を厚くすることができ、ゲート電極をさらに低抵抗化することができる（特許文献１参照）。
【特許文献１】特開平１１−１２１７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ゲート電極４に達する開口部に金属膜を堆積する工程（図５（ｆ））では、半導体装置の微細化に伴って開口部のアスペクト比が大きくなると、開口部に堆積させる金属膜のカバレッジ不良が発生しやすくなり、ゲート電極４上に均一なシリサイド層を形成することが難しくなる。その結果、トランジスタの特性不良の増加や品質のばらつきの増大などが生じるおそれがある。
【００１３】
上記の不具合に鑑み、本発明は、均一なシリサイド層を有し、低抵抗化されたゲート電極を備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成されたソース領域およびドレイン領域と、前記半導体基板のうち平面的に見て前記ソース領域と前記ドレイン領域の間に位置する領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、金属シリサイドからなるゲート電極とを備えており、前記ゲート電極の上部におけるゲート長が前記ゲート電極の他の部分におけるゲート長よりも大きくなっている。
【００１５】
この構成によれば、ゲート電極の上部のゲート長が他の部分のゲート長よりも大きくなっているため、金属シリサイドからなるゲート電極を形成する際には、シリサイド化させる層に金属膜を比較的容易に堆積させることができる。これにより、本発明の半導体装置では、均一な金属シリサイドから構成され、低抵抗化されたゲート電極を備えることができる。その結果、トランジスタの特性不良や品質のばらつきが抑制された半導体装置を実現することができる。
【００１６】
また、上記の構成においては、ゲート電極全体が金属シリサイドから構成されたメタルゲート電極が備えられているため、ゲート電極の上面上にシリサイド層が設けられた従来の半導体装置と比較して、電流駆動力の低下を抑制することができ、信頼性の高い半導体装置を実現することができる。
【００１７】
また、前記半導体基板上で且つ前記ゲート電極の側方に形成された層間絶縁膜と、前記ゲート電極の側面と前記層間絶縁膜との間に形成された第１のサイドウォール膜とをさらに備えていてもよい。なお、この場合、前記第１のサイドウォール膜と前記ゲート電極の下部の側面との間に形成された第２のサイドウォール膜をさらに備えていてもよい。
【００１８】
上記の構成では、ゲート電極の側方に第１のサイドウォール膜および第２のサイドウォール膜が備えられているため、ゲート電極は、上部のゲート長が下部のゲート長よりも大きい逆向きの凸形状となっている。この構成によれば、ゲート電極を形成する際には、第２のサイドウォール膜がゲート電極の上部の側面上には形成されていないため、シリサイド化させる層により均一に金属膜を形成しやすくなり、均一な金属シリサイドからなるゲート電極が得られる。その結果、十分に低抵抗化されたゲート電極を備え、トランジスタの特性不良が抑制された半導体装置を実現することができる。
【００１９】
また、前記金属シリサイドは、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、タンタルシリサイド、ハフニウムシリサイド、ジルコニウムシリサイド、モリブデンシリサイド、および白金シリサイドのうちいずれか１つを少なくとも含んでいることが好ましい。
【００２０】
本発明の半導体装置の第１の製造方法は、半導体基板上のゲート電極形成領域に、下から順に積層されたゲート絶縁膜、ゲート電極形成膜、および第１の絶縁膜を形成する工程（ａ）と、前記第１の絶縁膜をマスクとして前記半導体基板内にイオン注入することにより、ソース領域およびドレイン領域を形成する工程（ｂ）と、前記半導体基板の全面に第２の絶縁膜を堆積させた後、前記第１の絶縁膜の上面が露出するまで前記第２の絶縁膜を除去する工程（ｃ）と、前記第１の絶縁膜を除去して、前記ゲート電極形成膜に達する開口部を形成する工程（ｄ）と、前記第２の絶縁膜のうち前記開口部に面する部分の上部を除去することにより、上面のゲート長方向の幅が他の部分のゲート長方向の幅よりも大きい逆テーパー形状に前記開口部を加工する工程（ｅ）と、前記半導体基板の全面に金属膜を堆積させ、前記開口部に前記金属膜を埋め込む工程（ｆ）と、前記半導体基板を加熱して前記金属膜と前記ゲート電極形成膜を反応させることにより、前記ゲート絶縁膜上に金属シリサイドからなるゲート電極を形成する工程（ｇ）とを備えている。
【００２１】
この方法によれば、工程（ｅ）において、開口部を逆テーパー形状に加工することにより、金属膜のカバレッジを向上させることができるため、その後の工程で開口部に比較的均一に金属膜を堆積させることができる。これにより、工程（ｇ）における熱処理時に金属膜とゲート電極形成膜とを効率良く且つムラなく反応させることができるため、均一な金属シリサイドからなるゲート電極を形成することができる。その結果、本発明の半導体装置の製造方法を用いると、低抵抗化されたゲート電極を備え、トランジスタの特性不良や品質のばらつきが抑制された半導体装置を作製することが可能となる。
【００２２】
また、本発明の半導体装置の第１の製造方法を用いると、工程（ｄ）で形成される開口部のアスペクト比が大きくなっても、工程（ｅ）で逆テーパー形状に加工することにより、均一な金属シリサイド層を形成することが可能である。このため、トランジスタの縮小化によりゲート長が微細化されても、十分な膜厚を有するシリサイド層を形成することができ、低抵抗化されたゲート電極を備え、高速動作が可能な半導体装置を作製することができる。
【００２３】
さらに、上記の方法で形成されたゲート電極は、上部のゲート長が下部のゲート長よりも大きい逆テーパー形状となっているため、例えばゲート電極上にコンタクトを形成する場合は、一定のゲート長を有するゲート電極を備えた従来の半導体装置に比べてコンタクトを形成可能な領域がより大きくなる。これにより、半導体装置が微細化されても、コンタクトを形成する際に用いるマスクの位置合わせがしやすく、比較的容易にゲート電極上にコンタクトを形成することができる。
【００２４】
なお、前記工程（ａ）で形成される前記第１の絶縁膜の膜厚は、前記ゲート絶縁膜、前記ゲート電極形成膜、および前記第１の絶縁膜の膜厚の和の１／３以上１／２以下であると好ましい。この場合、後の工程で第１の絶縁膜が除去された領域に、ゲート電極形成膜全体を十分にシリサイド化させるために必要な金属膜を堆積させることができ、全体が均一な金属シリサイドから構成されたゲート電極を得ることができる。
【００２５】
また、前記金属膜は、チタン、コバルト、ニッケル、タングステン、タンタル、ハフニウム、ジルコニウム、モリブデン、および白金のうちいずれか１つを少なくとも含んでいることが好ましい。
【００２６】
また、本発明の半導体装置の第２の製造方法では、半導体基板上のゲート電極形成領域に、下から順に積層されたゲート絶縁膜、ゲート電極形成膜、および第１の絶縁膜を形成する工程（ａ）と、前記半導体基板上且つ前記ゲート電極形成膜および前記第１の絶縁膜の側方に設けられた第１のサイドウォール膜と、前記第１のサイドウォール膜と前記ゲート電極形成膜および前記第１の絶縁膜の側面との間に設けられ、第１のサイドウォール膜と膜質が異なる第２のサイドウォール膜とを形成する工程（ｂ）と、前記第１の絶縁膜、前記第１のサイドウォール膜、および前記第２のサイドウォール膜をマスクとして前記半導体基板内にイオン注入することにより、ソース領域およびドレイン領域を形成する工程（ｃ）と、前記半導体基板の全面に第２の絶縁膜を堆積させた後、前記第１の絶縁膜の上面が露出するまで前記第２の絶縁膜を除去する工程（ｄ）と、前記第１の絶縁膜を除去し、且つ、前記第２のサイドウォール膜の一部を除去することで、前記ゲート電極形成膜に達する開口部を形成する工程（ｅ）と、前記半導体基板の全面に金属膜を堆積させ、前記開口部に前記金属膜を埋め込む工程（ｆ）と、前記半導体基板を加熱して前記金属膜と前記ゲート電極形成膜を反応させることにより、前記ゲート絶縁膜上に金属シリサイドからなるゲート電極を形成する工程（ｇ）とを備えている。
【００２７】
この方法によれば、工程（ｅ）において第１の絶縁膜と共に前記第２のサイドウォール膜の一部とを除去することで、第２のサイドウォール膜の幅の分だけ開口部のゲート長方向における幅を広げることができる。これにより、本発明の半導体装置の第１の製造方法と比較して、より均一に金属膜を堆積させることが可能となるため、均一な金属シリサイドからなり、低抵抗化されたゲート電極を形成することができる。
【発明の効果】
【００２８】
本発明の半導体装置によれば、金属シリサイドからなる低抵抗化されたゲート電極を備えているため、トランジスタの特性不良や品質のばらつきが抑制された半導体装置を実現することができる。
【００２９】
また、本発明の半導体装置の製造方法によれば、金属膜のカバレッジを向上させ、均一な金属シリサイドからなるゲート電極を形成することができるため、低抵抗なゲート電極を備え、トランジスタの品質などのばらつきが抑制された半導体装置を作製することができる。さらに、トランジスタの縮小化によりゲート長が微細化されても、均一な金属シリサイドからなり、十分な膜厚を有するゲート電極が得られるため、高速動作が可能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｉ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。最初に、図１（ｉ）を用いて本実施形態の半導体装置の構成を簡単に説明する。
【００３１】
図１（ｉ）に示すように、本実施形態の半導体装置は、シリコンなどからなる半導体基板１０１と、半導体基板１０１内にそれぞれ形成された低濃度ソース・ドレイン領域１０６および高濃度ソース・ドレイン領域１０８と、半導体基板１０１のうち平面的に見て低濃度ソース・ドレイン領域１０６の間に位置する領域の上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成され、金属シリサイドからなるゲート電極１０３と、半導体基板１０１上で且つゲート電極１０３の側方に形成された層間絶縁膜１０９と、層間絶縁膜１０９とゲート電極１０３との間に設けられたサイドウォール膜１０７とを備えている。
【００３２】
なお、ゲート絶縁膜１０２、層間絶縁膜１０９、およびサイドウォール膜１０７の材料としては、それぞれ例えばシリコン酸化膜が用いられる。
【００３３】
ここで、本実施形態の半導体装置では、ゲート電極１０３は例えばニッケルシリサイドなどの金属シリサイドから構成されている。さらに、ゲート電極１０３の上部は、その上面のゲート長方向の幅が他の部分のゲート長方向の幅よりも広い逆テーパー形状となっている。
【００３４】
なお、本実施形態の半導体装置では、ゲート電極１０３全体が金属シリサイドから構成されたメタルゲート電極が備えられているため、ゲート電極の上面上にシリサイド層が設けられた従来の半導体装置に比べ、電流駆動力の低下を抑制することができ、信頼性の高い半導体装置を実現することができる。
【００３５】
次に、本実施形態の半導体装置の製造方法について図１（ａ）〜（ｉ）を用いて説明する。
【００３６】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、厚さが３ｎｍのシリコン酸化膜などからなるゲート絶縁膜１０２を形成する。その後、半導体基板１０１の温度を例えば６１０℃として、ゲート絶縁膜１０２上に厚さが８０ｎｍの例えば多結晶シリコンからなるゲート電極形成膜１０３ａを堆積する。次いで、ゲート電極形成膜１０３ａ上に、厚さが５０ｎｍの例えばシリコン窒化膜からなる第１の絶縁膜１０４を堆積する。ここで、第１の絶縁膜１０４の厚みは、ゲート絶縁膜１０２、ゲート電極形成膜１０３ａ、および第１の絶縁膜１０４の厚みの和の１／３以上１／２以下であることが望ましい。
【００３７】
次に、図１（ｂ）に示すように、リソグラフィー工程とドライエッチング工程により、半導体基板１０１上のゲート電極形成領域に第１の絶縁膜１０４、ゲート電極形成膜１０３ａ、およびゲート絶縁膜１０２を残すようにパターニングする。
【００３８】
次に、図１（ｃ）に示すように、第１の絶縁膜１０４をマスクにして、半導体基板１０１内にｎ型不純物であるヒ素をドーズ量３×１０１４ｉｏｎｓ／ｃｍ２、注入エネルギー２０ｋｅＶの注入条件でイオン注入することにより、低濃度ソース・ドレイン領域１０６を形成する。
【００３９】
続いて、図１（ｄ）に示すように、半導体基板１０１上の全面にＣＶＤ法により厚さが１４０ｎｍの例えばシリコン酸化膜を堆積させた後、異方性エッチングによりシリコン酸化膜をエッチバックすることで、ゲート絶縁膜１０２、ゲート電極形成膜１０３ａ、および第１の絶縁膜１０４の側面上にシリコン酸化膜からなるサイドウォール膜１０７を形成する。その後、第１の絶縁膜１０４およびサイドウォール膜１０７をマスクにして、ｎ型不純物であるヒ素をドーズ量４×１０１５ｉｏｎｓ／ｃｍ２、注入エネルギー５０ｋｅＶの注入条件でイオン注入することにより、高濃度ソース・ドレイン領域１０８を形成する。
【００４０】
次に、図１（ｅ）に示すように、半導体基板１０１の全面にＣＶＤ法により厚さ７００ｎｍのシリコン酸化膜などからなる層間絶縁膜１０９を堆積した後、化学的機械的研磨（ＣＭＰ）にて第１の絶縁膜１０４が露出するまで研磨を行う。この時、例えばプラテン回転数が１００ｒｐｍで、圧力が４．０ｐｓｉ（２７．６ｋＰａ）となる条件を用いる。
【００４１】
次に、図１（ｆ）に示すように、第１の絶縁膜１０４をウェットエッチングにて除去して、ゲート電極形成膜１０３ａに達する開口部１１０を形成する。この時、ウェットエッチングの溶液としてリン酸を用いて、例えば１５０℃で処理を行う。これにより、第１の絶縁膜１０４の選択比をゲート電極形成膜１０３ａに対して１００以上にすることができるため、選択的に第１の絶縁膜１０４を除去することができる。
【００４２】
次に、図１（ｇ）に示すように、サイドウォール膜１０７および層間絶縁膜１０９のうち開口部１１０に面する部分の上部をスパッタ法にて除去し、開口部１１０を逆テーパー形状１１１に加工する。スパッタ法の条件としては、誘導結合式のドライエッチング装置を用いて、流量を１０ｓｃｃｍ（１．６７×１０−７ｍ３／ｓ）、圧力を０．２ｍＴｏｒｒ（２６．７ｍＰａ）としてアルゴンガスを供給し、上部電極のＲＦパワーを３００Ｗ、下部電極のＲＦパワーを３５０Ｗとして４０秒間処理を行う。なお、この条件で処理を行うと、開口部１１０のゲート長方向における幅の増加量（ｔ１）は例えば片側２０ｎｍずつとなり、肩落ち量（ｔ２）は例えば３０ｎｍとなる。また、この時、開口部１１０における一方の上端から他方の上端までの距離をｘ、ゲート電極形成膜１０３ａの両側方にそれぞれ設けられたサイドウォール膜１０７の下面の幅の和をｙ、ゲート電極形成膜１０３ａのゲート長方向の幅をｚとすると、（１／８ｙ＋ｚ）＜ｘ＜（ｙ＋ｚ）であることが望ましい。この場合、十分な開口幅を確保することで、開口部１１０の埋め込み性能を向上させることができ、且つ、後の工程で形成されるソース・ドレイン領域上のコンタクトホールとゲート電極１０３との接触を防ぐことができる。
【００４３】
次に、図１（ｈ）に示すように、半導体基板１０１の全面にスパッタ法により厚さが３０ｎｍの例えばニッケルからなる金属膜１１２を堆積する。
【００４４】
続いて、図１（ｉ）に示すように、５５０℃〜６００℃の温度範囲で、短時間の熱処理（ＲＴＡ）を行うことにより、ゲート電極形成膜１０３ａとニッケル（金属膜１１２）を反応させる。これにより、ゲート絶縁膜１０２上に、厚さが例えば１３０ｎｍのニッケルシリサイドからなるゲート電極１０３を形成することができる。その後、未反応で残存しているニッケルを塩酸または硫酸に過酸化水素を添加した液体を用いて、ウェットエッチングにより選択的に除去する。次いで、７５０℃〜８００℃の温度範囲で、さらに短時間の熱処理（ＲＴＡ）を行うことにより、ニッケルシリサイドからなるゲート電極１０３を低抵抗化する。以後、所定の方法により、本実施形態の金属シリサイドからなるゲート電極を備えた半導体装置を製造することができる。
【００４５】
なお、上述の半導体装置の製造方法で挙げたプロセス条件は一例であり、これに限定されるものではない。
【００４６】
本実施形態の半導体装置の製造方法では、図１（ｇ）に示す工程において、開口部１１０を逆テーパー形状１１１に加工することにより、金属膜１１２のカバレッジを向上させることができるため、その後の工程で開口部１１０に金属膜１１２を比較的均一に堆積させることができる。これにより、熱処理時に金属膜１１２と多結晶シリコン（ゲート電極形成膜１０３ａ）を効率的に且つムラなく反応させることができるため、均一な金属シリサイドからなるゲート電極１０３を形成することができる。その結果、本実施形態の半導体装置の製造方法では、低抵抗化されたゲート電極を備え、トランジスタの特性不良や品質のばらつきが抑制された半導体装置を作製することが可能となる。
【００４７】
また、本実施形態の半導体装置の製造方法によれば、図１（ｆ）で形成される開口部のアスペクト比が大きくなっても、逆テーパー形状に加工することにより、均一な金属シリサイド層を形成することが可能である。このため、トランジスタの縮小化により実効的なゲート長が微細化されても、十分な膜厚を有するシリサイド層を形成することができ、低抵抗化されたゲート電極を備え、高速動作が可能な半導体装置を作製することができる。ここで、「実効的なゲート長」とは、チャネル長に影響を及ぼすゲート電極１０３下部のゲート長を意味するものとする。
【００４８】
また、本実施形態の製造方法により形成されたゲート電極１０３は、上部のゲート長が下部のゲート長よりも大きい逆テーパー形状となっているため、例えばゲート電極上にコンタクトを形成する場合、一定のゲート長を有するゲート電極を備えた従来の半導体装置に比べてコンタクトを形成することができる領域がより大きくなっている。これにより、半導体装置が微細化されても、コンタクトを形成する際に用いるマスクの位置合わせがしやすく、比較的容易にゲート電極上にコンタクトを形成することができる。
【００４９】
なお、本実施形態の製造方法では、金属膜が、チタン、コバルト、ニッケル、タングステン、タンタル、ハフニウム、ジルコニウム、モリブデン、および白金のうち少なくとも１つを含んでいることが好ましい。
【００５０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。ここで、本実施形態の半導体装置は、上述の第１の実施形態の半導体装置と同様な構成を有しているが、その製造方法の一部が異なっている。従って、本実施形態では、半導体装置の構成についての説明は省略する。図２（ａ）〜（ｉ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。なお、図２（ｇ）に示す工程以外はそれぞれ第１の実施形態の製造方法と同様であるため、ここでは簡単に説明する。
【００５１】
最初に、図２（ａ）、（ｂ）に示すように、半導体基板１０１上に、ゲート絶縁膜１０２、ゲート電極形成膜１０３ａ、および第１の絶縁膜１０４を順次形成した後、ゲート絶縁膜１０２、ゲート電極形成膜１０３ａ、および第１の絶縁膜１０４を半導体基板１０１上のゲート電極形成領域に残すようにパターニングする。
【００５２】
続いて、図２（ｃ）、（ｄ）に示すように、第１の絶縁膜１０４をマスクにして、半導体基板１０１内に低濃度ソース・ドレイン領域１０６を形成した後、ゲート絶縁膜１０２、ゲート電極形成膜１０３ａ、および第１の絶縁膜１０４の側面にサイドウォール膜１０７を形成する。
【００５３】
次に、図２（ｅ）、（ｆ）に示すように、第１の絶縁膜１０４およびサイドウォール膜１０７をマスクにして所定の条件でイオン注入することにより、高濃度ソース・ドレイン領域１０８を形成する。続いて、半導体基板１０１の全面に層間絶縁膜１０９を堆積した後、第１の絶縁膜１０４が露出するまでＣＭＰにて研磨する。その後、第１の絶縁膜１０４を除去し、開口部１１０を形成する。
【００５４】
続いて、図２（ｇ）に示すように、サイドウォール膜１０７および層間絶縁膜１０９のうち開口部１１０に面する部分の上部を反応性イオンエッチング法にて除去し、開口部１１０を逆テーパー形状２１１に加工する。この時の反応性イオンエッチング法の条件は、２周波反応性イオンエッチング式のドライエッチング装置を用いて、流量を４００ｓｃｃｍ（６．６８×１０−６ｍ３／ｓ）、圧力を３Ｐａとして酸素ガスを供給し、ソース電極のパワーを９００Ｗ、バイアス電極のパワーを６００Ｗとして、６０秒間処理を行うことにより、開口部１１０を逆テーパー形状２１１に加工することができる。なお、この条件で処理を行うと、開口部１１０のゲート長方向における幅の増加量（ｔ１）が例えば片側２０ｎｍずつ広がり、肩落ち量（ｔ２）は例えば２０ｎｍとなる。また、この時、開口部１１０における一方の上端から他方の上端までの距離をｘ、ゲート電極形成膜１０３ａの両側方にそれぞれ設けられたサイドウォール膜１０７の下面の幅の和をｙ、ゲート電極形成膜１０３ａのゲート長方向の幅をｚとすると、（１／８ｙ＋ｚ）＜ｘ＜（ｙ＋ｚ）であることが望ましい。
【００５５】
ここで、上述の酸素を用いた反応性イオンエッチングを行うと、多結晶シリコン（ゲート電極形成膜１０３ａ）の表面が酸化され、例えば酸化シリコンからなる生成物２１２が形成される。従って、本工程では、反応性イオンエッチングを行った後に、フッ酸洗浄を行うことで、酸化シリコンからなる生成物２１２を除去する。なお、この時、生成物２１２と併せて、ゲート電極形成膜１０３ａ上に残存する窒素などの不純物も同時に除去される。
【００５６】
次いで、図２（ｈ）、（ｉ）に示すように、半導体基板１０１の全面に例えばニッケルからなる金属膜１１２を堆積させる。続いて、短時間の熱処理により、ゲート電極形成膜１０３ａとニッケル（金属膜１１２）とを反応させることで、ゲート絶縁膜１０２上にニッケルシリサイドからなるゲート電極１０３を形成する。その後、未反応で残存しているニッケルをウェットエッチングにより選択的に除去する。次いで、短時間の熱処理を行うことにより、ニッケルシリサイドからなるゲート電極１０３を低抵抗化する。以後、所定の方法により、本実施形態の金属シリサイド層からなるゲート電極１０３を備えた半導体装置を製造することができる。
【００５７】
なお、上述の半導体装置の製造方法で挙げたプロセス条件は一例であり、これに限定されるものではない。
【００５８】
本実施形態の半導体装置の製造方法では、第１の実施形態と同様に、図２（ｇ）に示す工程において、開口部１１０を逆テーパー形状２１１に加工することにより、金属膜１１２のカバレッジを向上させることができるため、開口部１１０に金属膜１１２を比較的均一に堆積させることができる。これにより、熱処理時に金属膜１１２と多結晶シリコン（ゲート電極形成膜１０３ａ）を効率的に且つムラなく反応させることができるため、実効的なゲート長が短くなった場合でも、均一な金属シリサイドからなるゲート電極１０３を形成することができる。その結果、本実施形態の半導体装置の製造方法では、低抵抗化されたゲート電極を備え、トランジスタの特性不良や品質のばらつきが抑制された半導体装置を作製することが可能となる。
【００５９】
また、本実施形態の半導体装置の製造方法では、図２（ｇ）に示す工程は、開口部２１０を逆テーパー形状２１１に加工した後に、反応性イオンエッチングにより形成された生成物２１２を除去する工程を有している。この生成物２１２を除去する工程を有していることで、ゲート電極形成膜１０３ａの表面に残留する窒素などの不純物も併せて取り除くことができるため、該不純物が金属膜と多結晶シリコンとの反応を阻害するのを抑制することができ、より均一な金属シリサイドからなるゲート電極を形成することが可能となる。
【００６０】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｉ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。最初に、図３（ｉ）を用いて本実施形態の半導体装置の構成を簡単に説明する。
【００６１】
図３（ｉ）に示すように、本実施形態の半導体装置は、シリコンなどからなる半導体基板１０１と、半導体基板１０１内にそれぞれ形成された低濃度ソース・ドレイン領域１０６および高濃度ソース・ドレイン領域１０８と、半導体基板１０１のうち平面的に見て低濃度ソース・ドレイン領域１０６の間に位置する領域の上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成され、金属シリサイドからなるゲート電極３０３と、半導体基板１０１上で且つゲート電極３０３の側方に設けられた第１のサイドウォール膜３０８と、第１のサイドウォール膜３０８とゲート電極３０３の下部の側面との間に形成された第２のサイドウォール膜３０７と、半導体基板１０１上で且つ第１のサイドウォール膜３０８の側方に形成された層間絶縁膜１０９とを備えている。
【００６２】
なお、第１のサイドウォール膜３０８および第２のサイドウォール膜３０７の材料としては、それぞれシリコン酸化膜およびシリコン窒化膜が用いられる。また、ゲート絶縁膜１０２および層間絶縁膜１０９の材料としては、それぞれ例えばシリコン酸化膜が用いられる。
【００６３】
本実施形態の半導体装置では、ゲート電極３０３は例えばニッケルシリサイドなどの金属シリサイドから構成されている。さらに、ゲート電極３０３は、上部の幅が下部の幅よりも広い逆向きの凸形状となっている。
【００６４】
次に、図３（ａ）〜（ｉ）を用いて本実施形態の半導体装置の製造方法について説明する。なお、図３（ａ）〜（ｃ）に示す工程は上述の第１の実施形態と同様であるため、ここでは簡単に述べる。
【００６５】
最初に、図３（ａ）〜（ｃ）に示すように、半導体基板１０１上に、ゲート絶縁膜１０２、ゲート電極形成膜１０３ａ、および第１の絶縁膜１０４を順次形成した後、ゲート絶縁膜１０２、ゲート電極形成膜１０３ａ、および第１の絶縁膜１０４を半導体基板１０１上のゲート電極形成領域に残すようにパターニングする。続いて、第１の絶縁膜１０４をマスクにして、半導体基板１０１内に低濃度ソース・ドレイン領域１０６を形成する。
【００６６】
次に、図３（ｄ）に示すように、半導体基板１０１の全面にＣＶＤ法により例えばシリコン酸化膜、シリコン窒化膜を順次堆積させる。その後、異方性エッチングによりシリコン窒化膜およびシリコン酸化膜をエッチバックすることにより、半導体基板１０１上且つゲート電極形成膜１０３ａおよび第１の絶縁膜１０４の側方に設けられた第１のサイドウォール膜３０８と、第１のサイドウォール膜３０８とゲート電極形成膜１０３ａおよび第１の絶縁膜１０４の側面との間に設けられた第２のサイドウォール膜３０７とをそれぞれ形成する。
【００６７】
次いで、図３（ｅ）、（ｆ）に示すように、第１の絶縁膜１０４、第１のサイドウォール膜３０８、および第２のサイドウォール膜３０７をマスクにして所定の条件でイオン注入することにより、高濃度ソース・ドレイン領域１０８を形成する。その後、半導体基板１０１の全面に層間絶縁膜１０９を堆積した後、第１の絶縁膜１０４が露出するまでＣＭＰにて研磨する。
【００６８】
次に、図３（ｇ）に示すように、第１の絶縁膜１０４と第２のサイドウォール膜３０７の上部とをウェットエッチングにより同時に除去し、ゲート電極形成膜１０３ａに達する開口部３１１を形成する。この時、ウェットエッチングの溶液としてリン酸を用い、例えば１５０℃で処理を行う。これにより、窒化シリコン膜からなる第１の絶縁膜１０４および第２のサイドウォール膜３０７の選択比をゲート電極形成膜１０３ａに対して１００以上にすることができるため、選択的に第１の絶縁膜１０４および第２のサイドウォール膜３０７の一部をそれぞれ除去することができる。
【００６９】
次いで、図３（ｈ）、（ｉ）に示すように、半導体基板１０１の全面に例えばニッケルからなる金属膜１１２を堆積させる。続いて、短時間の熱処理により、ゲート電極形成膜１０３ａとニッケル（金属膜１１２）とを反応させることで、ゲート絶縁膜１０２上にニッケルシリサイドからなるゲート電極３０３を形成する。その後、未反応で残存しているニッケルをウェットエッチングにより選択的に除去する。次いで、短時間の熱処理を行うことにより、ニッケルシリサイドからなるゲート電極３０３を低抵抗化する。以後、所定の方法により、本実施形態の金属シリサイド層からなるゲート電極３０３を備えた半導体装置を製造することができる。
【００７０】
なお、上述の半導体装置の製造方法で挙げたプロセス条件は一例であり、これに限定されるものではない。
【００７１】
本実施形態の半導体装置の製造方法では、図３（ｇ）に示す工程において、第１の絶縁膜１０４と共に第２のサイドウォール膜３０７の一部を除去することで、第２のサイドウォール膜３０７の幅の分だけ開口部３１１の幅を広げることができる。これにより、第１の絶縁膜１０４のみを除去して開口部を形成する場合に比べて、開口部３１１により均一に金属膜１１２を堆積させることができる。そのため、熱処理時に金属膜１１２と多結晶シリコン（ゲート電極形成膜１０３ａ）を効率的に且つムラなく反応させることができ、実効的なゲート長が短くなった場合でも、均一な金属シリサイドからなるゲート電極３０３を形成することができる。その結果、本実施形態の半導体装置の製造方法では、低抵抗化されたゲート電極を備え、トランジスタの特性不良や品質のばらつきが抑制された半導体装置を作製することが可能となる。
【００７２】
また、本実施形態の製造方法により形成されたゲート電極３０３における上面のゲート長は、第１の実施形態に挙げたゲート電極１０３に比べて小さくなっている。このため、例えば高濃度ソース・ドレイン領域１０８上にコンタクトを形成する場合には、第１の実施形態の半導体装置と比較してコンタクトを形成可能な領域がより大きくなる。その結果、半導体装置が微細化されても、コンタクトを形成する際に用いるマスクの位置合わせがしやすく、比較的容易にソース・ドレイン領域上にコンタクトを形成することができる。
【００７３】
なお、本実施形態の半導体装置の製造方法では、図３（ｇ）に示す工程の後、且つ、図３（ｈ）示す工程の前に、層間絶縁膜１０９および第１のサイドウォール膜３０８のうち開口部３１１に面する部分の上部をそれぞれ除去する工程をさらに備えていてもよい。この場合、開口部３１１を上面のゲート長方向の幅が他の部分のゲート長方向の幅よりも大きい逆テーパー形状に加工することができるため、後の工程で金属膜１１２のカバレッジをさらに向上させることができ、より均一な金属シリサイドからなるゲート電極３０３を作製することが可能となる。
【００７４】
また、本実施形態の製造方法では、第１の絶縁膜１０４と第２のサイドウォール膜３０７とが互いに同じ材料から構成されていることが好ましい。これにより、図３（ｇ）に示す工程において、比較的容易に第１の絶縁膜１０４と第２のサイドウォール膜３０７とをエッチング除去することができる。
【００７５】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。ここで、本実施形態の半導体装置は、第１のサイドウォール膜と同じ材料からなる第２のサイドウォール膜を備えており、これ以外の部分は上述の第３の実施形態の半導体装置と同様な構成を有している。従って、半導体装置の構成についての説明は省略する。また、本実施形態の半導体装置の製造方法においては、上述の第３の実施形態の半導体装置の製造方法と一部の工程が異なっている。図４（ａ）〜（ｊ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。なお、図４（ａ）〜（ｃ）に示す工程はそれぞれ第１の実施形態の製造方法と同様であるため、ここでは簡単に説明する。
【００７６】
最初に、図４（ａ）〜（ｃ）に示すように、半導体基板１０１上に、ゲート絶縁膜１０２、ゲート電極形成膜１０３ａ、および第１の絶縁膜１０４を順次形成した後、ゲート絶縁膜１０２、ゲート電極形成膜１０３ａ、および第１の絶縁膜１０４を半導体基板１０１上のゲート電極形成領域に残すようにパターニングする。続いて、第１の絶縁膜１０４をマスクにして、半導体基板１０１内に低濃度ソース・ドレイン領域１０６を形成する。
【００７７】
次に、図４（ｄ）に示すように、半導体基板１０１の全面にＣＶＤ法により例えばシリコン酸化膜（第１のシリコン酸化膜）を、オゾンガスとＴＥＯＳ（テトラエトキシシラン）ガスを用いて、３００℃〜４００℃の範囲の温度で成膜する。その後、第１のシリコン酸化膜上に、第２のシリコン酸化膜をオゾンガスとＴＥＯＳ（テトラエトキシシラン）ガスを用いて、７００℃〜９００℃の範囲の温度で成膜する。続いて、異方性エッチングにより第１のシリコン酸化膜および第２のシリコン酸化膜をエッチバックすることにより、半導体基板１０１上且つゲート電極形成膜１０３ａおよび第１の絶縁膜１０４の側方に設けられた第１のサイドウォール膜４０８と、第１のサイドウォール膜４０８とゲート電極形成膜１０３ａおよび第１の絶縁膜１０４の側面との間に設けられた第２のサイドウォール膜４０７とをそれぞれ形成する。
【００７８】
次いで、図４（ｅ）、（ｆ）に示すように、第１の絶縁膜１０４、第１のサイドウォール膜４０８、および第２のサイドウォール膜４０７をマスクにして所定の条件でイオン注入することにより、高濃度ソース・ドレイン領域１０８を形成する。その後、半導体基板１０１の全面に層間絶縁膜１０９を堆積した後、第１の絶縁膜１０４が露出するまでＣＭＰにて研磨する。
【００７９】
次に、図４（ｇ）に示すように、第１の絶縁膜１０４をウェットエッチングにより除去する。この時、ウェットエッチングの溶液としてリン酸を用い、例えば１５０℃で処理を行う。これにより、窒化シリコン膜からなる第１の絶縁膜１０４の選択比をゲート電極形成膜１０３ａに対して１００以上にすることができるため、選択的に第１の絶縁膜１０４を除去することができる。
【００８０】
続いて、図４（ｈ）に示すように、第２のサイドウォール膜４０７の上部をウェットエッチングにより、例えばゲート電極形成膜１０３ａの上面と同じ高さになるまで除去する。この時、ウェットエッチングの溶液として、例えばフッ酸（１００％）を純水で５００倍希釈した溶液を用いる。これにより、第２のサイドウォール膜３０７の選択比を第１のサイドウォール膜３０８に対して、３以上にすることができるため、選択的に第２のサイドウォール膜３０７のみを除去することができる。なお、ここでは、ゲート電極形成膜１０３ａの上面と同じ高さになるように第２のサイドウォール膜４０７をエッチングしたが、これに限定されるものではなく、第２のサイドウォール膜４０７の上面がゲート電極形成膜１０３ａの上面よりも高くなっても低くなってもよい。
【００８１】
次いで、図４（ｉ）、（ｊ）に示すように、半導体基板１０１の全面に例えばニッケルからなる金属膜１１２を堆積させる。続いて、短時間の熱処理により、ゲート電極形成膜１０３ａとニッケル（金属膜１１２）とを反応させることで、ゲート絶縁膜１０２上にニッケルシリサイドからなるゲート電極３０３を形成する。その後、未反応で残存しているニッケルをウェットエッチングにより選択的に除去する。次いで、短時間の熱処理を行うことにより、ニッケルシリサイドからなるゲート電極３０３を低抵抗化する。以後、所定の方法により、本実施形態の金属シリサイド層からなるゲート電極３０３を備えた半導体装置を製造することができる。
【００８２】
なお、上述の半導体装置の製造方法で挙げたプロセス条件は一例であり、これに限定されるものではない。
【００８３】
本実施形態の半導体装置の製造方法では、図４（ｇ）に示す工程で第１の絶縁膜１０４を除去した後、図４（ｈ）に示す工程で第２のサイドウォール膜４０７の上部も除去することができ、上部の幅が下部の幅よりも広い逆凸形状の開口部４１１を形成することができる。これにより、開口部４１１により均一に金属膜１１２を堆積させることができるため、実効的なゲート長が短くなった場合でも、熱処理時に金属膜１１２と多結晶シリコン（ゲート電極形成膜１０３ａ）とを効率的に且つムラなく反応させて均一な金属シリサイドからなるゲート電極３０３を形成することができる。その結果、本実施形態の半導体装置の製造方法では、低抵抗化されたゲート電極を備え、トランジスタの特性不良や品質のばらつきが抑制された半導体装置を作製することが可能となる。
【００８４】
なお、本実施形態の半導体装置の製造方法では、図４（ｄ）に示す工程において、第１のサイドウォール膜４０８は第２のサイドウォール膜４０７よりも高温で形成されることが好ましい。この場合、第１のサイドウォール膜４０８と第２のサイドウォール膜４０７とが互いに異なる膜質で形成されるため、図４（ｈ）に示す工程において所定のエッチング条件に設定することで、第２のサイドウォール膜４０７のみを選択的にエッチングすることが可能となる。
【産業上の利用可能性】
【００８５】
本発明の半導体装置およびその製造方法は、シリサイド層を有するゲート電極を備えた半導体装置の微細化に有用である。
【図面の簡単な説明】
【００８６】
【図１】（ａ）〜（ｉ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｉ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｉ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｊ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】従来の半導体装置におけるシリサイド層の形成方法を示す断面図である。
【符号の説明】
【００８７】
１      シリコン基板 
２      フィールド酸化膜 
３      ゲート酸化膜 
４      ゲート電極 
５      シリコン窒化膜 
６      側壁 
７      拡散層 
８      チタン層 
９、１２      チタンシリサイド層 
１０      層間絶縁膜 
１１      チタン層 
１２      チタンシリサイド層   
１０１      半導体基板 
１０２      ゲート絶縁膜 
１０３      ゲート電極 
１０３ａ    ゲート電極形成膜 
１０４      第１の絶縁膜 
１０６      低濃度ソース・ドレイン領域 
１０７      サイドウォール膜 
１０８      高濃度ソース・ドレイン領域 
１０９      層間絶縁膜 
１１０      開口部 
１１１      逆テーパー形状 
１１２      金属膜 
２１０      開口部 
２１１      逆テーパー形状 
２１２      生成物 
３０７      第２のサイドウォール膜 
３０８      第１のサイドウォール膜 
３１１      開口部 
４０７      第２のサイドウォール膜 
４０８      第１のサイドウォール膜 
４１１      開口部 
【図１】
2008147355.tif 000003
【図２】
2008147355.tif 000004
【図３】
2008147355.tif 000005
【図４】
2008147355.tif 000006
【図５】
2008147355.tif 000007