(57)【要約】【課題】半導体装置に含まれるＥＳＤ保護トランジスタのＥＳＤ耐性を向上できるようにする。【解決手段】半導体装置は、ウェル領域１０１の上に形成されたゲート電極１０３と、ウェル領域１０１におけるゲート電極１０３のゲート長方向側にそれぞれ形成されたドレイン領域１０４及びソース領域１０５と、ドレイン領域１０４の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のドレインコンタクト１０６Ａ〜１０６Ｃと、ソース領域１０５の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のソースコンタクト１０７Ａ〜１０７Ｅとを有している。隣り合うドレインコンタクト同士の間隔は、隣り合うソースコンタクト同士の間隔よりも大きい。【選択図】図１
2008218564.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の上に形成されたゲート電極と、
前記半導体領域における前記ゲート電極のゲート長方向側にそれぞれ形成されたドレイン領域及びソース領域と、
前記ドレイン領域の上で且つ前記ゲート電極のゲート幅方向に互いに間隔をおいて形成された複数のドレインコンタクトと、
前記ソース領域の上で且つ前記ゲート電極のゲート幅方向に互いに間隔をおいて形成された複数のソースコンタクトとを備え、
前記ドレインコンタクト同士の間隔は、前記ソースコンタクト同士の間隔よりも大きいことを特徴とする半導体装置。
【請求項２】
前記ソースコンタクト同士の間隔は、設計ルールの最小間隔よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
静電放電保護用の第１のトランジスタと、論理回路を構成する第２のトランジスタとを備え、
前記第１のトランジスタは、
第１の半導体領域の上に形成されたゲート電極と、
前記第１の半導体領域における前記ゲート電極のゲート長方向側にそれぞれ形成されたドレイン領域及びソース領域と、
前記ドレイン領域の上で且つ前記ゲート電極のゲート幅方向に互いに間隔をおいて形成された複数のドレインコンタクトと、
前記ソース領域の上に形成されたソースコンタクトとを有し、
前記第２のトランジスタは、
第２の半導体領域に形成された第１の拡散領域及び第２の拡散領域と、
前記第１の拡散領域の上に互いに間隔をおいて形成された複数の第１のコンタクトと、
前記第２の拡散領域の上に互いに間隔をおいて形成された複数の第２のコンタクトとを有し、
前記ドレインコンタクト同士の間隔は、前記第１のコンタクト同士及び前記第２のコンタクト同士の間隔よりも大きいことを特徴とする半導体装置。
【請求項４】
前記ソースコンタクトは、前記ゲート電極のゲート幅方向に互いに間隔をおいて複数形成されており、
前記ソースコンタクト同士の間隔は、前記第１のコンタクト同士及び前記第２のコンタクト同士の間隔よりも大きいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のドレインコンタクトは、前記ゲート幅方向に平行に複数列にわたって形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数のソースコンタクトは、前記ゲート幅方向に平行に複数列にわたって形成されていることを特徴とする請求項１、２及び４のいずれか１項に記載の半導体装置。
【請求項７】
前記各ドレインコンタクトと前記各ソースコンタクトとは、前記ゲート電極を挟んで互いに対向しない位置に形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート電極は、前記ドレイン領域と前記ソース領域との間に複数形成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
半導体領域に形成された第１導電型のウェル領域と、
前記ウェル領域に形成された第２導電型のコレクタ領域及び第２導電型のエミッタ領域と、
前記コレクタ領域の上で且つトランジスタの幅方向に互いに間隔をおいて形成された複数のコレクタコンタクトと、
前記エミッタ領域の上で且つトランジスタの幅方向に互いに間隔をおいて形成された複数のエミッタコンタクトとを備え、
前記コレクタコンタクト同士の間隔は、前記エミッタコンタクト同士の間隔よりも大きいことを特徴とする半導体装置。
【請求項１０】
前記エミッタコンタクト同士の間隔は、設計ルールの最小間隔よりも大きいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
静電放電保護用の第１のトランジスタと、論理回路を構成する第２のトランジスタとを備え、
前記第１のトランジスタは、
第１の半導体領域に形成された第１導電型のウェル領域と、
前記ウェル領域に形成された第２導電型のコレクタ領域及び第２導電型のエミッタ領域と、
前記コレクタ領域の上で且つトランジスタの幅方向に互いに間隔をおいて形成された複数のコレクタコンタクトと、
前記エミッタ領域の上に形成されたエミッタコンタクトとを有し、
前記第２のトランジスタは、
第２の半導体領域に形成された第１の拡散領域及び第２の拡散領域と、
前記第１の拡散領域の上に互いに間隔をおいて形成された複数の第１のコンタクトと、
前記第２の拡散領域の上に互いに間隔をおいて形成された複数の第２のコンタクトとを有し、
前記コレクタコンタクト同士の間隔は、前記第１のコンタクト同士及び前記第２のコンタクト同士の間隔よりも大きいことを特徴とする半導体装置。
【請求項１２】
前記エミッタコンタクトは、トランジスタの幅方向に互いに間隔をおいて複数形成されており、
前記エミッタコンタクト同士の間隔は、前記第１のコンタクト同士及び前記第２のコンタクト同士の間隔よりも大きいことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記複数のコレクタコンタクトは、トランジスタの幅方向に平行に複数列にわたって形成されていることを特徴とする請求項９〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記複数のエミッタコンタクトは、トランジスタに幅方向に平行に複数列にわたって形成されていることを特徴とする請求項９、１０及び１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に静電放電（Electro-static Discharge：ＥＳＤ）保護用のトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置において、素子の微細化及び高密度化に応じて高集積化が進み、それに伴い、静電放電（以下、サージという。）によってもたらされるダメージに弱くなっている。例えば、外部接続用パッドから侵入するサージによって入力回路、出力回路及び入出力回路、さらには内部回路等に含まれる素子が破壊され、素子の性能が低下するおそれが大きくなっている。このため、半導体集積回路装置には、外部接続用のパッドと、入力回路、出力回路、入出力回路又は内部回路との間に、例えば特許文献１に示されるような、サージから保護するための静電放電（ＥＳＤ）保護トランジスタが設けられている。
【０００３】
図１７（ａ）及び図１７（ｂ）は従来のＥＳＤ保護トランジスタであって、（ａ）は平面構成を示し、（ｂ）は（ａ）のXVIIｂ−XVIIｂ線における断面構成を示している。
【０００４】
図１７（ａ）及び図１７（ｂ）に示すように、ＥＳＤ保護トランジスタ５０は、半導体基板（図示せず）の上部に形成されたウェル領域１と、該ウェル領域１の上にゲート酸化膜２を介在させて形成されたゲート電極３と、ウェル領域１におけるゲート電極３の一の側方に形成された高濃度不純物拡散層であるドレイン領域４と、ゲート電極３の他の側方に形成された高濃度不純物拡散層であるソース領域５とを有している。
【０００５】
ドレイン領域４は、層間絶縁膜１０に形成された複数のドレインコンタクト６Ａ〜６Ｅを介して、例えば入出力端子（外部接続用パッド）１１につながる金属配線８と接続されている。ソース領域５は、層間絶縁膜１０に形成された複数のソースコンタクト７Ａ〜７Ｅを介して、基準電圧端子（例えば、接地端子又は電源端子）１２につながる金属配線９と接続されている。
【０００６】
複数のドレインコンタクト６Ａ〜６Ｅ及びソースコンタクト７Ａ〜７Ｅは、それぞれゲート幅方向に互いに間隔をおいて形成されている。また、ドレインコンタクト６Ａ〜６Ｅの間隔とソースコンタクト７Ａ〜７Ｅの間隔とは同一で且つゲート電極３を挟んで互いに対向して形成されているため、図１７（ｂ）に示すように、ゲート電極３のゲート長方向の断面にはドレインコンタクト６Ｃとソースコンタクト７Ｃとが共に含まれる。
【０００７】
ＥＳＤ保護トランジスタ５０は、ドレイン領域４に接続された入出力端子１１からサージが侵入すると、ＥＳＤ保護トランジスタ５０が動作し、外部から侵入したサージは、ソース領域５に接続された基準電圧端子１２に逃がされるため、内部回路を保護することができる。
【特許文献１】特開平２−２７１６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＥＳＤ保護トランジスタ５０において、高いＥＳＤ耐量を確保しようとすると、例えば、印加時間が１００ｎｓ以下のサージに対して、アンペアオーダーの電流能力（電流処理能力）が必要となる。
【０００９】
アンペアオーダーの電流を流すには、コンタクトのエレクトロマイグレーション及びストレスマイグレーションによる断線を防止するため、ＥＳＤ保護トランジスタのドレインコンタクト及びソースコンタクトをトランジスタ幅（ゲート幅）方向に複数個配置する必要がある。
【００１０】
そこで、ＥＳＤ保護トランジスタのドレイン領域及びソース領域に、複数のコンタクトを配置する従来の方法として、コンタクトにおける設計ルールの最小値（design rule minimum：Ｄ．Ｒ．Ｍ．）となるように配置する方法がある。
【００１１】
しかしながら、コンタクト同士の間隔を小さくすると、トランジスタ幅（ゲート幅）方向に隣り合うドレインコンタクト同士の間の寄生抵抗が低下する。このため、例えば、ドレインコンタクト６Ｃとソースコンタクト７Ｃとの間に流れる電流に、ドレインコンタクト６Ｂ及びドレインコンタクト６Ｄからの電流が流れ込みやすくなる。このように、サージ電流がソースコンタクト７Ｃに局所的に集中すると、トランジスタの熱破壊が引き起こされ、その結果、ＥＳＤ耐性を低下させるという問題がある。
【００１２】
前記従来の問題に鑑み、本発明は、半導体装置に含まれるＥＳＤ保護トランジスタにおけるＥＳＤ耐性を向上できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置を、静電放電（ＥＳＤ）保護トランジスタにおけるコンタクト同士の間隔を設計ルールの最小値よりも大きい値に設定する構成とする。
【００１４】
具体的に、本発明に係る第１の半導体装置は、半導体領域の上に形成されたゲート電極と、半導体領域におけるゲート電極のゲート長方向側にそれぞれ形成されたドレイン領域及びソース領域と、ドレイン領域の上で且つゲート電極のゲート幅方向に互いに間隔をおいて形成された複数のドレインコンタクトと、ソース領域の上で且つゲート電極のゲート幅方向に互いに間隔をおいて形成された複数のソースコンタクトとを備え、ドレインコンタクト同士の間隔は、ソースコンタクト同士の間隔よりも大きいことを特徴とする。
【００１５】
第１の半導体装置によると、ドレインコンタクト同士の間隔は、ソースコンタクト同士の間隔よりも大きいため、互いに隣接するドレインコンタクト同士の間の抵抗が高くなる。このため、対向するドレインコンタクトとソースコンタクトとの間に流れる電流に、他のドレインコンタクトからの電流が流れ込むという現象が抑制される。その結果、１組みのドレインコンタクトとソースコンタクトとに電流が局所的に集中することを防止できるので、静電放電保護用のトランジスタのＥＳＤ耐性を向上することができる。
【００１６】
第１の半導体装置において、ソースコンタクト同士の間隔は、設計ルールの最小間隔よりも大きいことが好ましい。
【００１７】
本発明に係る第２の半導体装置は、静電放電保護用の第１のトランジスタと、論理回路を構成する第２のトランジスタとを備え、第１のトランジスタは、第１の半導体領域の上に形成されたゲート電極と、第１の半導体領域におけるゲート電極のゲート長方向側にそれぞれ形成されたドレイン領域及びソース領域と、ドレイン領域の上で且つゲート電極のゲート幅方向に互いに間隔をおいて形成された複数のドレインコンタクトと、ソース領域の上に形成されたソースコンタクトとを有し、第２のトランジスタは、第２の半導体領域に形成された第１の拡散領域及び第２の拡散領域と、第１の拡散領域の上に互いに間隔をおいて形成された複数の第１のコンタクトと、第２の拡散領域の上に互いに間隔をおいて形成された複数の第２のコンタクトとを有し、ドレインコンタクト同士の間隔は、第１のコンタクト同士及び第２のコンタクト同士の間隔よりも大きいことを特徴とする。
【００１８】
第２の半導体装置によると、静電放電保護用の第１のトランジスタにおけるドレインコンタクト同士の間隔は、論理回路を構成する第２のトランジスタの第１のコンタクト同士及び第２のコンタクト同士の間隔よりも大きいため、互いに隣接するドレインコンタクト同士の間の抵抗が高くなる。このため、対向するドレインコンタクトとソースコンタクトとの間に流れる電流に、他のドレインコンタクトからの電流が流れ込むという現象が抑制される。その結果、１組みのドレインコンタクトとソースコンタクトとに電流が局所的に集中することを防止できるので、静電放電保護用の第１のトランジスタのＥＳＤ耐性を向上することができる。
【００１９】
第２の半導体装置において、ソースコンタクトは、ゲート電極のゲート幅方向に互いに間隔をおいて複数形成されており、ソースコンタクト同士の間隔は、第１のコンタクト同士及び第２のコンタクト同士の間隔よりも大きいことが好ましい。
【００２０】
第１又は第２の半導体装置において、複数のドレインコンタクトは、ゲート幅方向に平行に複数列にわたって形成されていることが好ましい。
【００２１】
第１又は第２の半導体装置において、複数のソースコンタクトは、ゲート幅方向に平行に複数列にわたって形成されていることが好ましい。
【００２２】
第１又は第２の半導体装置において、各ドレインコンタクトと各ソースコンタクトとは、ゲート電極を挟んで互いに対向しない位置に形成されていることが好ましい。
【００２３】
第１又は第２の半導体装置において、ゲート電極は、ドレイン領域とソース領域との間に複数形成されていることが好ましい。
【００２４】
本発明に係る第３の半導体装置は、半導体領域に形成された第１導電型のウェル領域と、ウェル領域に形成された第２導電型のコレクタ領域及び第２導電型のエミッタ領域と、コレクタ領域の上で且つトランジスタの幅方向に互いに間隔をおいて形成された複数のコレクタコンタクトと、エミッタ領域の上で且つトランジスタの幅方向に互いに間隔をおいて形成された複数のエミッタコンタクトとを備え、コレクタコンタクト同士の間隔は、エミッタコンタクト同士の間隔よりも大きいことを特徴とする。
【００２５】
第３の半導体装置によると、コレクタコンタクト同士の間隔は、エミッタコンタクト同士の間隔よりも大きいため、互いに隣接するコレクタコンタクト同士の間の抵抗が高くなる。このため、対向するドレインコンタクトとソースコンタクトとの間に流れる電流に、他のコレクタコンタクトからの電流が流れ込むという現象が抑制される。その結果、１組みのコレクタコンタクトとエミッタコンタクトとに電流が局所的に集中することを防止できるので、静電放電保護用のトランジスタのＥＳＤ耐性を向上することができる。
【００２６】
第３の半導体装置において、エミッタコンタクト同士の間隔は、設計ルールの最小間隔よりも大きいことが好ましい。
【００２７】
本発明に係る第４の半導体装置は、静電放電保護用の第１のトランジスタと、論理回路を構成する第２のトランジスタとを備え、第１のトランジスタは、第１の半導体領域に形成された第１導電型のウェル領域と、ウェル領域に形成された第２導電型のコレクタ領域及び第２導電型のエミッタ領域と、コレクタ領域の上で且つトランジスタの幅方向に互いに間隔をおいて形成された複数のコレクタコンタクトと、エミッタ領域の上に形成されたエミッタコンタクトとを有し、第２のトランジスタは、第２の半導体領域に形成された第１の拡散領域及び第２の拡散領域と、第１の拡散領域の上に互いに間隔をおいて形成された複数の第１のコンタクトと、第２の拡散領域の上に互いに間隔をおいて形成された複数の第２のコンタクトとを有し、コレクタコンタクト同士の間隔は、第１のコンタクト同士及び第２のコンタクト同士の間隔よりも大きいことを特徴とする。
【００２８】
第４の半導体装置によると、静電放電保護用の第１のトランジスタにおけるコレクタコンタクト同士の間隔は、論理回路を構成する第２のトランジスタの第１のコンタクト同士及び第２のコンタクト同士の間隔よりも大きいため、互いに隣接するコレクタコンタクト同士の間の抵抗が高くなる。このため、対向するコレクタコンタクトとエミッタコンタクトとの間に流れる電流に、他のコレクタコンタクトからの電流が流れ込むという現象が抑制される。その結果、１組みのコレクタコンタクトとエミッタコンタクトとに電流が局所的に集中することを防止できるので、静電放電保護用の第１のトランジスタのＥＳＤ耐性を向上することができる。
【００２９】
第４の半導体装置において、エミッタコンタクトは、トランジスタの幅方向に互いに間隔をおいて複数形成されており、エミッタコンタクト同士の間隔は、第１のコンタクト同士及び第２のコンタクト同士の間隔よりも大きいことが好ましい。
【００３０】
第３又は第４の半導体装置において、複数のコレクタコンタクトは、トランジスタの幅方向に平行に複数列にわたって形成されていることが好ましい。
【００３１】
第３又は第４の半導体装置において、複数のエミッタコンタクトは、トランジスタに幅方向に平行に複数列にわたって形成されていることが好ましい。
【発明の効果】
【００３２】
本発明に係る半導体装置によると、複数のコンタクトのうちの１つに局所的な電流の集中を防止することができるため、静電放電保護用のトランジスタにおけるＥＳＤ耐性を向上することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３４】
図１（ａ）〜図１（ｃ）は本発明の第１の実施形態に係る静電放電（ＥＳＤ）保護トランジスタであって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示し、（ｃ）は（ａ）のＩｃ−Ｉｃ線における断面構成を示している。
【００３５】
図１（ａ）〜図１（ｃ）に示すように、第１の実施形態に係るＥＳＤ保護トランジスタ１００は、ｎ型ＭＩＳ（metal insulator semiconductor）トランジスタからなり、例えばシリコンからなる半導体基板（図示せず）の上部に形成されたｐ型のウェル領域１０１と、該ウェル領域１０１の上に酸化シリコン又は酸窒化シリコンからなるゲート絶縁膜１０２を介在させて形成されたポリシリコンからなるゲート電極１０３と、ウェル領域１０１におけるゲート電極１０３のゲート長方向側の一の側方に形成されたｎ型のドレイン領域１０４と、ゲート電極１０３の他の側方に形成されたｎ型のソース領域１０５とを有している。ここで、説明を簡略化するために、ｎ型のエクステンション領域やゲート電極の側面上のサイドウォール、並びにゲート電極上及びソース領域上及びドレイン領域上のシリサイド層等の図示及び説明は省略してある。
【００３６】
ウェル領域１０１は、ｐ型不純物イオンのイオン注入により形成され、１×１０１７ｃｍ−３〜７×１０１７ｃｍ−３の不純物濃度を有している。また、ドレイン領域１０４及びソース領域１０５は、例えば、設計ルールが６５ｎｍの世代では、ｎ型不純物イオンのイオン注入により形成され、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３の不純物濃度を有している。
【００３７】
ドレイン領域１０４は、層間絶縁膜１１０に形成された複数のドレインコンタクト１０６Ａ〜１０６Ｃを介して、例えば入出力端子（外部接続用パッド）１１１につながる第１の金属配線１０８と接続されている。
【００３８】
ソース領域１０５は、層間絶縁膜１１０に形成された複数のソースコンタクト１０７Ａ〜１０７Ｅを介して、基準電圧端子（例えば、接地端子又は電源端子）１１２につながる第２の金属配線１０９と接続されている。
【００３９】
複数のドレインコンタクト１０６Ａ〜１０６Ｃ及びソースコンタクト１０７Ａ〜１０７Ｅは、ゲート電極１０３のゲート幅方向に互いに間隔をおいて形成されている。ここで、ドレインコンタクト１０６Ａ〜１０６Ｃのそれぞれの間隔は、コンタクトにおける設計ルールの最小値（Ｄ．Ｒ．Ｍ．）である例えば０．０９μｍよりも大きく、最小値の５倍である０．４５μｍ以下に設定されている。これに対し、ソースコンタクト１０７Ａ〜１０７Ｅのそれぞれの間隔は、コンタクトの間隔の最小値である０．０９μｍに設定されている。なお、ドレインコンタクト１０６Ａ〜１０６Ｃの隣接間の間隔は、設計ルールの最小値の１．１倍以上且つ５倍以下が好ましい。
【００４０】
例えば、ドレインコンタクト１０６Ａ〜１０６Ｃ及びソースコンタクト１０７Ａ〜１０７Ｅは、各コンタクトホール内にチタン（Ｔｉ）／窒化チタン（ＴｉＮ）からなるバリア膜を介してタングステン（Ｗ）が埋め込まれたタングステンプラグ構造を有している。また、第１の金属配線１０８及び第２の金属配線１０９は、層間絶縁膜１１０に設けられた配線溝内に窒化タンタル（ＴａＮ）からなるバリア膜を介して銅が埋め込まれたダマシン構造を有している。
【００４１】
第１の実施形態においては、ドレインコンタクト１０６Ａ〜１０６Ｃとソースコンタクト１０７Ａ〜１０７Ｅのそれぞれの間隔が異なるため、図１（ｂ）に示すソースコンタクト１０７Ｃのゲート長方向の断面にはドレインコンタクト１０６Ｂが含まれる。また、図１（ｃ）に示すソースコンタクト１０７Ｄのゲート長方向の断面にはドレインコンタクトは含まれない。
【００４２】
第１の実施形態によると、ゲート幅方向に形成された複数のドレインコンタクト１０６Ａ〜１０６Ｃの隣接間の間隔をコンタクトの設計上の最小値よりも大きく、例えば１．１倍以上且つ５倍以下とすることにより、ドレインコンタクト１０６Ａ〜１０６Ｃの隣接間における抵抗値が増大する。その結果、例えば、ドレインコンタクト１０６Ｂとソースコンタクト１０７Ｃとの間に流れる電流に、ドレインコンタクト１０６Ａ又はドレインコンタクト１０６Ｃからの電流が流れ込むことを抑制できるので、１つのソースコンタクトに電流が局所的に集中することを防止できる。
【００４３】
その上、第１の実施形態においては、コンタクト同士の間隔を変更するだけで、ＥＳＤ保護トランジスタ１００のＥＳＤ耐性を向上させることができるため、従来例のように、ＥＳＤ耐性を向上させるための新たな領域を設ける必要はなく、また、新たな領域を形成するためのマスクを用意する必要がなくなるため、省面積且つ低コストでＥＳＤ保護トランジスタ１００を得ることができる。
【００４４】
なお、第１の実施形態においては、図２（ａ）に示す内部回路１２０をサージから保護するｎ型ＭＩＳトランジスタからなるＥＳＤ保護トランジスタ１００は、ｎ型のドレイン領域１０４を入出力端子１１１と接続し、ｎ型のソース領域１０５を基準電圧端子１１２と接続する場合について説明した。この場合に限られず、ｐ型ＭＩＳトランジスタからなるＥＳＤ保護トランジスタにおいても同様な構成としてもよい。この場合、図１（ａ）に示す構成において、ウェル領域１０１、ドレイン領域１０４及びソース領域１０５の導電型をそれぞれｎ型、ｐ型及びｐ型とすればよい。例えば、図２（ａ）に示すように、ＥＳＤ保護トランジスタ１００Ａとして、ｐ型ＭＩＳトランジスタを用いてｐ型のソース領域１０５を高電圧端子１１３と接続し、ｐ型のドレイン領域１０４を入出力端子１１１と接続してもよく、また、ＥＳＤ保護トランジスタ１００Ｂとして、ｎ型ＭＩＳトランジスタを用いてｎ型のドレイン領域１０４を高電圧端子１１３と接続し、ｎ型のソース領域１０５を基準電圧端子１１２と接続してもよい。
【００４５】
図２（ｂ）に内部回路１２０に組み込まれる、例えば論理回路用のロジックトランジスタ１５０の平面構成を示す。図２（ｂ）に示すように、ロジックトランジスタ１５０は、ｎ型ＭＩＳトランジスタからなり、半導体基板（図示せず）の上部に形成されたｐ型のウェル領域１５１と、該ウェル領域１５１の上にゲート絶縁膜を介在させて形成されたゲート電極１５３と、ウェル領域１５１におけるゲート電極１５３の一の側方に形成されたｎ型のドレイン領域１５４と、ゲート電極１５３の他の側方に形成されたｎ型のソース領域１５５とを有している。
【００４６】
ドレイン領域１５４には、ゲート幅方向に複数のドレインコンタクト１５６Ａ〜１５６Ｅが形成され、ソース領域１５５には、ゲート幅方向に複数のソースコンタクト１５７Ａ〜１５７Ｅが形成されている。各ドレインコンタクト１５６Ａ〜１５６Ｅの上端部は第１の金属配線１５８と接続され、各ソースコンタクト１５７Ａ〜１５７Ｅの上端部は第２の金属配線１５９と接続されている。
【００４７】
ここでは、ドレインコンタクト１５６Ａ〜１５６Ｅ及びソースコンタクト１５７Ａ〜１５７Ｅの各隣接間の間隔は、いずれもコンタクトにおける設計ルールの最小値である、例えば０．０９μｍに設定されている。
【００４８】
図３は第１の実施形態に係るＥＳＤ保護トランジスタのドレインコンタクトの間隔とＥＳＤ耐性との関係を表わすグラフである。横軸はドレインコンタクトの間隔を表わし、縦軸はＥＳＤ保護トランジスタのＥＳＤ耐性を表わしている。ここで、ＥＳＤ耐性の単位は電圧又は電流である。図３からは、ドレインコンタクトの間隔を大きくした場合は、コンタクトの設計上の最小間隔（Ｄ．Ｒ．Ｍ．）よりも大きく、その５倍の大きさの範囲までは、最小間隔におけるＥＳＤ耐性よりも高いＥＳＤ耐性を示すことが分かる。従って、ドレインコンタクトの間隔をコンタクトの設計上の最小値の１．１倍以上且つ５倍以下の範囲に設定することにより、高ＥＳＤ耐性を持つＥＳＤ保護トランジスタ１００を実現することができる。
【００４９】
（第１の実施形態の第１変形例）
図４は本発明の第１の実施形態の第１変形例に係るＥＳＤ保護トランジスタの平面構成を示している。ここで、図４において、図１に示す構成部材と同一の構成部材には同一の符号を付している。以下の各変形例においても同様とする。
【００５０】
図４に示すように、第１変形例に係るＥＳＤ保護トランジスタ１００は、ドレインコンタクト１０６Ａ〜１０６Ｃの隣接間の間隔を設計ルールにおける最小値の１．１倍以上且つ５倍以下とし、ソースコンタクト１０７をゲート幅方向に延びる平面長方形状の１つのコンタクトとして形成している。ここで、ソースコンタクト１０７のゲート幅方向の長さは、ドレイン領域１０４上におけるゲート幅方向の両端に設けられたドレインコンタクト１０６Ａとドレインコンタクト１０６Ｃを含む長さにすることが望ましい。なお、第１変形例は、図１に示す第１の実施形態におけるソースコンタクト１０７Ａ〜１０７Ｅの代わりにソースコンタクト１０７を設けている以外は、第１の実施形態と同じ構成を有している。
【００５１】
このようにドレインコンタクト１０６Ａ〜１０６Ｃに対向する領域に１つの平面長方形状を有する大面積のソースコンタクト１０７を設けても、サージ電流の局所的な集中を抑制することができるため、ＥＳＤ保護トランジスタ１００のＥＳＤ耐量を向上することができる。
【００５２】
（第１の実施形態の第２変形例）
図５は本発明の第１の実施形態の第２変形例に係るＥＳＤ保護トランジスタの平面構成を示している。
【００５３】
図５に示すように、第２変形例に係るＥＳＤ保護トランジスタ１００は、ソースコンタクト１０７Ａ〜１０７Ｃの隣接間の間隔をドレインコンタクト１０６Ａ〜１０６Ｃの隣接間の間隔と同様に、設計ルールの最小値の１．１倍以上且つ５倍以下とし、且つ、同一の間隔に設定している。言い換えれば、ソースコンタクト１０７Ａ〜１０７Ｃ及びドレインコンタクト１０６Ａ〜１０６Ｃは、図２（ｂ）に示すロジックトランジスタ１５０におけるソースコンタクト１５７Ａ〜１５７Ｅ及びドレインコンタクト１５６Ａ〜１５６Ｅと比べて各コンタクトの隣接間の間隔が広くなるように配置されている。
【００５４】
通常、ドレイン領域１０４の電界と比べてソース領域１０５の電界は低いため、ドレイン領域１０４と比べればソース領域１０５における電流集中は生じにくい。しかしながら、電流集中はソース領域１０５においても発生し得るため、ドレインコンタクト１０６Ａ〜１０６Ｃの間隔だけでなく、ソースコンタクト１０７Ａ〜１０７Ｃの隣接間の間隔を設計上の最小値の１．１倍以上且つ５倍以下に設定している。
【００５５】
これにより、互いに隣接するソースコンタクト１０７Ａ〜１０７Ｃの間の抵抗が増大するため、例えば、ドレインコンタクト１０６Ｂとソースコンタクト１０７Ｂとの間に流れる電流に、ドレインコンタクト１０６Ａ又はドレインコンタクト１０６Ｃからの電流が流れ込むことを抑制することができる。その結果、ソースコンタクト１０７Ａ〜１０７Ｃへの電流集中をより確実に防止することができるので、高ＥＳＤ耐性を持つＥＳＤ保護トランジスタ１００を実現することができる。
【００５６】
なお、ドレインコンタクト１０６Ａ〜１０６Ｃの隣接間の間隔とソースコンタクト１０７Ａ〜１０７Ｃの隣接間の間隔とは、必ずしも同一に設定する必要はない。
【００５７】
（第１の実施形態の第３変形例）
図６は本発明の第１の実施形態の第３変形例に係るＥＳＤ保護トランジスタの平面構成を示している。
【００５８】
図６に示すように、第３変形例に係るＥＳＤ保護トランジスタ１００は、複数のドレインコンタクト１０６Ａ〜１０６Ｃ及び複数のソースコンタクト１０７Ａ〜１０７Ｅをそれぞれゲート幅方向に平行に２列に形成している。言い換えれば、図１に示す第１の実施形態の構成に対して、ドレインコンタクト１０６Ａ〜１０６Ｃ及びソースコンタクト１０７Ａ〜１０７Ｅをそれぞれゲート長方向に２個ずつ配置された構成を有している。
【００５９】
ここでは、ドレインコンタクト１０６Ａ〜１０６Ｃにおけるゲート幅方向の隣接間の間隔は設計ルールの最小値の１．１倍以上且つ５倍以下とし、ソースコンタクト１０７Ａ〜１０７Ｅにおけるゲート幅方向の隣接間の間隔は設計ルールの最小値としている。
【００６０】
このようにすると、ドレインコンタクト１０６Ａ〜１０６Ｃ及びソースコンタクト１０７Ａ〜１０７Ｅのそれぞれ１個当たりに流れる電流が分散されるため、大電流を流すことによるドレインコンタクト１０６Ａ〜１０６Ｃ及びソースコンタクト１０７Ａ〜１０７Ｅの破壊、例えばエレクトロマイグレーション又はストレスマイグレーションによる断線を防止することができる。このため、高ＥＳＤ耐性を持つＥＳＤ保護トランジスタ１００を実現することができる。
【００６１】
なお、ドレインコンタクト１０６Ａ〜１０６Ｃ及びソースコンタクト１０７Ａ〜１０７Ｃは、ゲート幅方向に平行に３列以上形成してもよい。
【００６２】
また、ソースコンタクト１０７Ａ〜１０７Ｅは必ずしも複数列として形成する必要はなく、図１のように１列のみ形成してもよい。
【００６３】
（第１の実施形態の第４変形例）
図７は本発明の第１の実施形態の第４変形例に係るＥＳＤ保護トランジスタの平面構成を示している。
【００６４】
図７に示すように、第４変形例に係るＥＳＤ保護トランジスタ１００は、複数のドレインコンタクト１０６Ａ〜１０６Ｃ及び複数のソースコンタクト１０７Ａ〜１０７Ｃをそれぞれゲート幅方向に平行に２列に形成している。さらに、ドレインコンタクト１０６Ａ〜１０６Ｃとソースコンタクト１０７Ａ〜１０７Ｃとにおけるゲート幅方向の隣接間の間隔は、いずれも設計ルールの最小値の１．１倍以上且つ５倍以下としている。言い換えれば、図５に示す第１の実施形態の第２変形例の構成に対して、ドレインコンタクト１０６Ａ〜１０６Ｃ及びソースコンタクト１０７Ａ〜１０７Ｃをそれぞれゲート長方向に２個ずつ配置された構成を有している。
【００６５】
これにより、大電流を流すことによるドレインコンタクト１０６Ａ〜１０６Ｃ及びソースコンタクト１０７Ａ〜１０７Ｃの破壊を防止することができると共に、ソースコンタクト１０７Ａ〜１０７Ｃへの電流集中をより確実に防止することができるので、高ＥＳＤ耐性を持つＥＳＤ保護トランジスタ１００を実現することができる。
【００６６】
（第１の実施形態の第５変形例）
図８は本発明の第１の実施形態の第５変形例に係るＥＳＤ保護トランジスタの平面構成を示している。
【００６７】
図８に示すように、第５変形例に係るＥＳＤ保護トランジスタ１００は、各ドレインコンタクト１０６Ａ〜１０６Ｃと各ソースコンタクト１０７Ａ〜１０７Ｆとがゲート電極１０３を挟んでいずれの側面も対向しないように配置されている。言い換えれば、図１（ａ）に示す第１の実施形態においては、ドレインコンタクト１０６Ａ、１０６Ｂ及び１０６Ｃとソースコンタクト１０７Ａ、１０７Ｃ及び１０７Ｅのそれぞれの側面が対向するように配置されている。これに対して、本変形例においては、ドレインコンタクト１０６Ａはゲート電極１０３を挟んでソースコンタクト１０７Ａとソースコンタクト１０７Ｂとの間に位置するように配置され、ドレインコンタクト１０６Ｂはゲート電極１０３を挟んでソースコンタクト１０７Ｃとソースコンタクト１０７Ｄとの間に位置するように配置され、ドレインコンタクト１０６Ｃはゲート電極１０３を挟んでソースコンタクト１０７Ｅとソースコンタクト１０７Ｆとの間に位置するように配置されている。
【００６８】
ここで、ドレインコンタクト１０６Ａ〜１０６Ｃにおけるゲート幅方向の隣接間の間隔は設計ルールの最小値の１．１倍以上且つ５倍以下とし、ソースコンタクト１０７Ａ〜１０７Ｆにおけるゲート幅方向の隣接間の間隔は設計ルールの最小値としている。
【００６９】
なお、ソースコンタクト１０７Ａ〜１０７Ｆにおけるゲート幅方向の隣接間の間隔は設計ルールにおける最小値の１．１倍以上且つ５倍以下としてもよい。さらには、ドレインコンタクト１０６Ａ〜１０６Ｃ及びソースコンタクト１０７Ａ〜１０７Ｆのうち、少なくともドレインコンタクト１０６Ａ〜１０６Ｃを、図６のようにゲート幅方向に平行に複数列形成してもよい。
【００７０】
これにより、例えば、ドレインコンタクト１０６Ｂとソースコンタクト１０７Ｃ又はソースコンタクト１０７Ｄとの間に流れる電流に、ドレインコンタクト１０６Ａとソースコンタクト１０７Ａ又はソースコンタクト１０７Ｂとの電流が流れ込むことを防止することができる。従って、高ＥＳＤ耐性を持つＥＳＤ保護トランジスタ１００を実現することができる。
【００７１】
（第１の実施形態の第６変形例）
図９は本発明の第１の実施形態の第６変形例に係るＥＳＤ保護トランジスタの平面構成を示している。
【００７２】
図９に示すように、第６変形例に係るＥＳＤ保護トランジスタ１００は、２本のゲート電極１０３Ａ、１０３Ｂがドレイン領域１０４とソース領域１０５との間に平行に形成され、トランジスタが直列に２段接続された、いわゆるカスケードトランジスタである。
【００７３】
ここでは、ドレインコンタクト１０６Ａ〜１０６Ｃにおけるゲート幅方向の隣接間の間隔は設計ルールの最小値の１．１倍以上且つ５倍以下とし、ソースコンタクト１０７Ａ〜１０７Ｅにおけるゲート幅方向の隣接間の間隔は設計ルールの最小値としている。
【００７４】
これにより、互いに隣接するドレインコンタクト１０６Ａ〜１０６Ｃの間の抵抗が増大するため、例えば、ドレインコンタクト１０６Ｂとソースコンタクト１０７Ｃとの間に流れる電流に、ドレインコンタクト１０６Ａ又はドレインコンタクト１０６Ｃからの電流が流れ込むことを抑制できるので、ソースコンタクト１０７Ｃに電流が局所的に集中することを防止できる。このため、高ＥＳＤ耐性を持つカスケード型のＥＳＤ保護トランジスタ１００を実現することができる。
【００７５】
なお、第６変形例においては、トランジスタが２段のカスケードトランジスタに限られず、３段又は４段のカスケード構造等の多段のカスケードトランジスタにおいても局所的に電流が集中するのを防止するために有用である。
【００７６】
また、第２〜第５の各変形例に係るＥＳＤ保護トランジスタ１００においても、第６変形例のようにカスケード構造を採ることができる。
【００７７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００７８】
図１０（ａ）〜図１０（ｃ）は本発明の第２の実施形態に係るＥＳＤ保護トランジスタであって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面構成を示し、（ｃ）は（ａ）のＸｃ−Ｘｃ線における断面構成を示している。
【００７９】
図１０（ａ）〜図１０（ｃ）に示すように、第２の実施形態に係るＥＳＤ保護トランジスタ２００は、ｎｐｎ型バイポーラトランジスタからなり、例えばシリコンからなる半導体基板（図示せず）の上部に形成されたｐ型のウェル領域２０１と、該ウェル領域２０１の上部に、酸化シリコン等からなる絶縁分離領域２０３により区画されてなるｎ型のコレクタ領域２０４及びｎ型のエミッタ領域２０５とを有している。
【００８０】
ウェル領域２０１は、例えば、設計ルールが６５ｎｍの世代では、ｐ型不純物イオンのイオン注入により形成され、１×１０１７ｃｍ−３〜７×１０１７ｃｍ−３の不純物濃度を有しており、ベース領域として作用する。また、コレクタ領域２０４及びエミッタ領域２０５は、ｎ型不純物イオンのイオン注入により形成され、１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３の不純物濃度を有している。
【００８１】
コレクタ領域２０４は、層間絶縁膜２１０に形成された複数のコレクタコンタクト２０６Ａ〜２０６Ｃを介して、例えば入出力端子（外部接続用パッド）２１１につながる第１の金属配線２０８と接続されている。
【００８２】
エミッタ領域２０５は、層間絶縁膜２１０に形成された複数のエミッタコンタクト２０７Ａ〜２０７Ｅを介して、基準電圧端子（例えば、接地端子又は電源端子）２１２につながる第２の金属配線２０９と接続されている。
【００８３】
なお、ベース領域のコンタクト形成領域は図示していないが、コレクタ領域２０４及びエミッタ領域２０５の周囲に形成される。
【００８４】
複数のコレクタコンタクト２０６Ａ〜２０６Ｃ及びエミッタコンタクト２０７Ａ〜２０７Ｅは、トランジスタの幅方向（コレクタ領域２０４及びエミッタ領域２０５の対向面に平行な方向）に互いに間隔をおいて形成されている。ここで、コレクタコンタクト２０６Ａ〜２０６Ｃのそれぞれの間隔は、コンタクトにおける設計ルールの最小値（Ｄ．Ｒ．Ｍ．）である例えば０．０９μｍよりも大きく、最小値の５倍である０．４５μｍ以下に設定されている。これに対し、エミッタコンタクト２０７Ａ〜２０７Ｅのそれぞれの間隔は、コンタクトの間隔の最小値である０．０９μｍに設定されている。なお、コレクタコンタクト２０６Ａ〜２０６Ｃの隣接間の間隔は、設計ルールの最小値の１．１倍以上且つ５倍以下が好ましい。
【００８５】
例えば、コレクタコンタクト２０６Ａ〜２０６Ｃ及びエミッタコンタクト２０７Ａ〜２０７Ｅは、各コンタクトホール内にＴｉ／ＴｉＮからなるバリア膜を介してタングステンが埋め込まれたタングステンプラグ構造を有している。また、第１の金属配線２０８及び第２の金属配線２０９は、層間絶縁膜２１０に設けられた配線溝内にＴａＮからなるバリア膜を介して銅が埋め込まれたダマシン構造を有している。
【００８６】
第２の実施形態においては、コレクタコンタクト２０６Ａ〜２０６Ｃとエミッタコンタクト２０７Ａ〜２０７Ｅのそれぞれの間隔が異なるため、図１０（ｂ）に示すエミッタコンタクト２０７Ｃのベース幅方向（コレクタ領域２０４及びエミッタ領域２０５の対向面に垂直な方向）の断面にはコレクタコンタクト２０６Ｂが含まれる。また、図１０（ｃ）に示すエミッタコンタクト２０７Ｄのベース幅方向の断面にはコレクタコンタクトは含まれない。
【００８７】
第２の実施形態によると、トランジスタの幅方向に形成された複数のコレクタコンタクト２０６Ａ〜２０６Ｃの隣接間の間隔をコンタクトの設計上の最小値よりも大きく、例えば１．１倍以上且つ５倍以下とすることにより、コレクタコンタクト２０６Ａ〜２０６Ｃの隣接間における抵抗値が増大する。その結果、例えば、コレクタコンタクト２０６Ｂとエミッタコンタクト２０７Ｃとの間に流れる電流に、コレクタコンタクト２０６Ａ又はコレクタコンタクト２０６Ｃからの電流が流れ込むことを抑制できるので、１つのエミッタコンタクトに電流が局所的に集中することを防止できる。これにより、高ＥＳＤ耐性を持つバイポーラ型ＥＳＤ保護トランジスタ２００を実現することができる。
【００８８】
なお、第２の実施形態においては、図１１（ａ）に示す内部回路１２０をサージから保護するｎｐｎ型バイポーラトランジスタからなるＥＳＤ保護トランジスタ２００は、ｎ型のコレクタ領域２０４を入出力端子２１１と接続し、ｎ型のエミッタ領域２０５を基準電圧端子２１２と接続する場合について説明した。この場合に限られず、ｐｎｐ型バイポーラトランジスタからなるＥＳＤ保護トランジスタにおいても同様な構成としてもよい。この場合、図１０（ａ）に示す構成において、ウェル領域２０１、コレクタ領域２０４及びエミッタ領域２０５の導電型をそれぞれｎ型、ｐ型及びｐ型とすればよい。例えば、図１１（ａ）に示すように、ＥＳＤ保護トランジスタ２００Ａとして、ｐｎｐ型バイポーラトランジスタを用いてｐ型のコレクタ領域２０４を入出力端子２１１と接続し、ｐ型のエミッタ領域２０５を高電圧端子２１３と接続してもよく、また、ＥＳＤ保護トランジスタ２００Ｂとして、ｎｐｎ型バイポーラトランジスタを用いてｎ型のコレクタ領域２０４を高電圧端子２１３と接続し、ｎ型のエミッタ領域２０５を基準電圧端子２１２と接続してもよい。
【００８９】
図１１（ｂ）に内部回路１２０に組み込まれる、例えば論理回路用のロジックトランジスタ２５０の平面構成を示す。図１１（ｂ）に示すように、ロジックトランジスタ２５０は、半導体基板（図示せず）の上部に形成されたｐ型のウェル領域２５１と、該ウェル領域２５１の上部に、絶縁分離領域２５３により区画されてなるｎ型のコレクタ領域２５４及びｎ型のエミッタ領域２５５とを有している。
【００９０】
コレクタ領域２５４には、トランジスタの幅方向に複数のコレクタコンタクト２５６Ａ〜２５６Ｅが形成され、エミッタ領域２５５には、トランジスタの幅方向に複数のエミッタコンタクト２５７Ａ〜２５７Ｅが形成されている。各コレクタコンタクト２５６Ａ〜２５６Ｅの上端部は第１の金属配線２５８と接続され、各エミッタコンタクト２５７Ａ〜２５７Ｅの上端部は第２の金属配線２５９と接続されている。
【００９１】
ここでは、コレクタコンタクト２５６Ａ〜２５６Ｅ及びエミッタコンタクト２５７Ａ〜２５７Ｅの各隣接間の間隔は、コンタクトにおける設計ルールの最小値である、例えば０．０９μｍに設定されている。
【００９２】
なお、論理回路用のトランジスタは図１１（ｂ）に示したバイポーラトランジスタに限られず、図２（ｂ）に示したような電界効果型トランジスタを用いてもよい。
【００９３】
（第２の実施形態の第１変形例）
図１２は本発明の第２の実施形態の第１変形例に係るＥＳＤ保護トランジスタの平面構成を示している。ここで、図１２において、図１０に示す構成部材と同一の構成部材には同一の符号を付している。以下の各変形例においても同様とする。
【００９４】
図１２に示すように、第２変形例に係るＥＳＤ保護トランジスタ２００は、ｎｐｎ型バイポーラトランジスタであり、エミッタコンタクト２０７Ａ〜２０７Ｃの隣接間の間隔をコレクタコンタクト２０６Ａ〜２０６Ｃの隣接間の間隔と同様に、設計ルールの最小値の１．１倍以上且つ５倍以下としている。言い換えれば、エミッタコンタクト２０７Ａ〜２０７Ｃ及びコレクタコンタクト２０６Ａ〜２０６Ｃは、図１１（ｂ）に示すロジックトランジスタ２５０にけるエミッタコンタクト２５７Ａ〜２５７Ｅ及びコレクタコンタクト２５６Ａ〜２５６Ｅと比べて各コンタクトの隣接間の間隔が広くなるように配置されている。
【００９５】
通常、コレクタ領域２０４の電界と比べてエミッタ領域２０５の電界は低いため、コレクタ領域２０４と比べればエミッタ領域２０５における電流集中は生じにくい。しかしながら、電流集中はエミッタ領域２０５においても発生し得るため、コレクタコンタクト２０６Ａ〜２０６Ｃの間隔だけでなく、エミッタコンタクト２０７Ａ〜２０７Ｃの隣接間の間隔を設計上の最小値の１．１倍以上且つ５倍以下に設定している。
【００９６】
これにより、互いに隣接するエミッタコンタクト２０７Ａ〜２０７Ｃの間の抵抗が増大するため、例えば、コレクタコンタクト２０６Ｂとエミッタコンタクト２０７Ｂとの間に流れる電流に、コレクタコンタクト２０６Ａ又はコレクタコンタクト２０６Ｃからの電流が流れ込むことを抑制することができる。その結果、エミッタコンタクト２０７Ａ〜２０７Ｃへの電流集中をより確実に防止することができるので、高ＥＳＤ耐性を持つバイポーラ型のＥＳＤ保護トランジスタ２００を実現することができる。
【００９７】
（第２の実施形態の第２変形例）
図１３は本発明の第２の実施形態の第２変形例に係るＥＳＤ保護トランジスタの平面構成を示している。
【００９８】
図１３に示すように、第３変形例に係るＥＳＤ保護トランジスタ２００は、複数のコレクタコンタクト２０６Ａ〜２０６Ｃ及び複数のエミッタコンタクト２０７Ａ〜２０７Ｅをそれぞれトランジスタの幅方向に平行に２列に形成している。言い換えれば、図１０に示す第２の実施形態の構成に対して、コレクタコンタクト２０６Ａ〜２０６Ｃ及びエミッタコンタクト２０７Ａ〜２０７Ｅをそれぞれベース幅方向（コレクタ領域２０４及びエミッタ領域２０５の対向面に垂直な方向）に２個ずつ配置された構成を有している。
【００９９】
ここでは、コレクタコンタクト２０６Ａ〜２０６Ｃにおけるトランジスタの幅方向の隣接間の間隔は設計ルールの最小値の１．１倍以上且つ５倍以下とし、エミッタコンタクト２０７Ａ〜２０７Ｅにおけるトランジスタの幅方向の隣接間の間隔は設計ルールの最小値としている。
【０１００】
このようにすると、コレクタコンタクト２０６Ａ〜２０６Ｃ及びエミッタコンタクト２０７Ａ〜２０７Ｅのそれぞれ１個当たりに流れる電流が分散されるため、大電流を流すことによるコレクタコンタクト２０６Ａ〜２０６Ｃ及びエミッタコンタクト２０７Ａ〜２０７Ｅの破壊、例えばエレクトロマイグレーション又はストレスマイグレーションによる断線を防止することができる。このため、高ＥＳＤ耐性を持つバイポーラ型のＥＳＤ保護トランジスタ２００を実現することができる。
【０１０１】
なお、エミッタコンタクト２０７Ａ〜２０７Ｅは必ずしも２列に形成する必要はなく、図１０のように１列のみ形成してもよい。
【０１０２】
（第２の実施形態の第３変形例）
図１４は本発明の第２の実施形態の第３変形例に係るＥＳＤ保護トランジスタの平面構成を示している。
【０１０３】
図１４に示すように、第３変形例に係るＥＳＤ保護トランジスタ２００は、複数のコレクタコンタクト２０６Ａ〜２０６Ｃ及び複数のエミッタコンタクト２０７Ａ〜２０７Ｃをそれぞれゲート幅方向に平行に２列に形成している。さらに、コレクタコンタクト２０６Ａ〜２０６Ｃとエミッタコンタクト２０７Ａ〜２０７Ｃとにおけるトランジスタの幅方向の隣接間の間隔は、いずれも設計ルールの最小値の１．１倍以上且つ５倍以下としている。言い換えれば、図１２に示す第２の実施形態の第１変形例の構成に対して、コレクタコンタクト２０６Ａ〜２０６Ｃ及びエミッタコンタクト２０７Ａ〜２０７Ｃをそれぞれベース幅方向（コレクタ領域２０４及びエミッタ領域２０５の対向面に垂直な方向）に２個ずつ配置された構成を有している。
【０１０４】
これにより、大電流を流すことによるコレクタコンタクト２０６Ａ〜２０６Ｃ及びソースコンタクト２０７Ａ〜２０７Ｃの破壊を防止することができると共に、エミッタコンタクト２０７Ａ〜２０７Ｃへの電流集中をより確実に防止することができるので、高ＥＳＤ耐性を持つバイポーラ型のＥＳＤ保護トランジスタ２００を実現することができる。
【０１０５】
以上、本発明を、第１の実施形態及び第２の実施形態並びに各実施形態の変形例として説明したが、本発明は第１の実施形態及び第２の実施形態並びに各変形例に限定されない。例えば、第１の実施形態及びその第１〜第６変形例においては、ウェル領域１０１、ドレイン領域１０４及びソース領域１０５の導電型をそれぞれｐ型、ｎ型及びｎ型としたが、その反対にｎ型、ｐ型及びｐ型としてもよい。
【０１０６】
同様に、第２の実施形態及びその第１〜第３変形例においては、ウェル領域２０１、コレクタ領域２０４及びエミッタ領域２０５の導電型をそれぞれｐ型、ｎ型及びｎ型としたが、その反対にｎ型、ｐ型及びｐ型としてもよい。
【０１０７】
また、第１の実施形態及びその各変形例において、ＥＳＤ保護トランジスタ１００は、ドレイン領域１０４を共有した２つのトランジスタでもよく、さらには、図１５に示すように、ドレイン領域１０４とソース領域１０５とを交互に配置してなる２つ以上のトランジスタとしてもよい。
【０１０８】
同様に、第２の実施形態及びその各変形例において、ＥＳＤ保護トランジスタ２００は、コレクタ領域２０４を共有した２つのバイポーラトランジスタでもよく、さらには、図１６に示すように、コレクタ領域２０４とエミッタ領域２０５とを交互に配置してなる２つ以上のバイポーラトランジスタとしてもよい。
【産業上の利用可能性】
【０１０９】
本発明に係る半導体装置は、ＥＳＤ保護トランジスタにおけるＥＳＤ耐性を向上することができ、ＥＳＤ保護トランジスタを有する半導体装置等に有用である。
【図面の簡単な説明】
【０１１０】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る静電放電（ＥＳＤ）保護トランジスタを示し、（ａ）は模式的な平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図であり、（ｃ）は（ａ）のＩｃ−Ｉｃ線における断面図である。
【図２】（ａ）は本発明の第１の実施形態に係るＥＳＤ保護トランジスタを含む半導体装置の要部を示す回路図である。（ｂ）は内部回路を構成する論理回路用のトランジスタを示す平面図である。
【図３】本発明の第１の実施形態に係るＥＳＤ保護トランジスタのＥＳＤ耐量とドレインコンタクトの間隔との関係を示すグラフである。
【図４】本発明の第１の実施形態の第１変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図５】本発明の第１の実施形態の第２変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図６】本発明の第１の実施形態の第３変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図７】本発明の第１の実施形態の第４変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図８】本発明の第１の実施形態の第５変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図９】本発明の第１の実施形態の第６変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係るＥＳＤ保護トランジスタを示し、（ａ）は模式的な平面図であり、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面図であり、（ｃ）は（ａ）のＸｃ−Ｘｃ線における断面図である。
【図１１】（ａ）は本発明の第２の実施形態に係るＥＳＤ保護トランジスタを含む半導体装置の要部を示す回路図である。（ｂ）は内部回路を構成する論理回路用のトランジスタを示す平面図である。
【図１２】本発明の第２の実施形態の第１変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図１３】本発明の第２の実施形態の第２変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図１４】本発明の第２の実施形態の第３変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図１５】本発明の第１の実施形態の他の変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図１６】本発明の第２の実施形態の他の変形例に係るＥＳＤ保護トランジスタを示す模式的な平面図である。
【図１７】（ａ）及び（ｂ）は従来のＥＳＤ保護トランジスタを示し、（ａ）は模式的な平面図であり、（ｂ）は（ａ）のXVIIｂ−XVIIｂ線における断面図である。
【符号の説明】
【０１１１】
１００    静電放電（ＥＳＤ）保護トランジスタ
１００Ａ  静電放電（ＥＳＤ）保護トランジスタ
１００Ｂ  静電放電（ＥＳＤ）保護トランジスタ
１０１    ウェル領域（半導体領域）
１０２    ゲート絶縁膜
１０３    ゲート電極
１０３Ａ  ゲート電極
１０３Ｂ  ゲート電極
１０４    ドレイン領域
１０５    ソース領域
１０６Ａ  ドレインコンタクト
１０６Ｂ  ドレインコンタクト
１０６Ｃ  ドレインコンタクト
１０７Ａ  ソースコンタクト
１０７Ｂ  ソースコンタクト
１０７Ｃ  ソースコンタクト
１０７Ｄ  ソースコンタクト
１０７Ｅ  ソースコンタクト
１０７Ｆ  ソースコンタクト
１０８    第１の金属配線
１０９    第２の金属配線
１１０    層間絶縁膜
１１１    入出力端子
１１２    基準電圧端子
１１３    高電圧端子
１２０    内部回路
１５０    ロジックトランジスタ
１５１    ウェル領域（半導体領域）
１５３    ゲート電極
１５４    ドレイン領域
１５５    ソース領域
１５６Ａ  ドレインコンタクト
１５６Ｂ  ドレインコンタクト
１５６Ｃ  ドレインコンタクト
１５６Ｄ  ドレインコンタクト
１５６Ｅ  ドレインコンタクト
１５７Ａ  ソースコンタクト
１５７Ｂ  ソースコンタクト
１５７Ｃ  ソースコンタクト
１５７Ｄ  ソースコンタクト
１５７Ｅ  ソースコンタクト
１５８    第１の金属配線
１５９    第２の金属配線
２００    静電放電（ＥＳＤ）保護トランジスタ
２００Ａ  静電放電（ＥＳＤ）保護トランジスタ
２００Ｂ  静電放電（ＥＳＤ）保護トランジスタ
２０１    ウェル領域（半導体領域）
２０３    絶縁分離領域
２０４    コレクタ領域
２０５    エミッタ領域
２０６Ａ  コレクタコンタクト
２０６Ｂ  コレクタコンタクト
２０６Ｃ  コレクタコンタクト
２０７Ａ  エミッタコンタクト
２０７Ｂ  エミッタコンタクト
２０７Ｃ  エミッタコンタクト
２０７Ｄ  エミッタコンタクト
２０７Ｅ  エミッタコンタクト
２０８    第１の金属配線
２０９    第２の金属配線
２１０    層間絶縁膜
２１１    入出力端子
２１２    基準電圧端子
２１３    高電圧端子
２５０    ロジックトランジスタ
２５１    ウェル領域（半導体領域）
２５３    絶縁分離領域
２５４    コレクタ領域
２５５    エミッタ領域
２５６Ａ  コレクタコンタクト
２５６Ｂ  コレクタコンタクト
２５６Ｃ  コレクタコンタクト
２５７Ａ  エミッタコンタクト
２５７Ｂ  エミッタコンタクト
２５７Ｃ  エミッタコンタクト
２５７Ｄ  エミッタコンタクト
２５７Ｅ  エミッタコンタクト
２５８    第１の金属配線
２５９    第２の金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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