(57)【要約】【課題】  ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴで素子方向を傾けることなく、各素子の移動度向上をはかる。【解決手段】  絶縁体上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、ｎチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸引っ張り歪みを有するＳｉ層１０で形成され、ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有するＳｉＧｅ２０又はＧｅ層で形成され、各トランジスタの電流方向が共に＜１１０＞方向である。【選択図】      図１
2008147366.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記ｎチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸引っ張り歪みを有するＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有するＳｉＧｅ又はＧｅ層で形成され、前記各トランジスタの電流方向が共に＜１１０＞方向であることを特徴とする半導体装置。
【請求項２】
絶縁体と、
前記絶縁体上に一方向に沿って形成され、長手方向が＜１１０＞方向であり、＜１１０＞方向に１軸引っ張り歪みを有するＳｉからなる第１の半導体領域と、この第１の半導体領域の少なくとも両側面に第１のゲート絶縁膜を介して形成され、且つ＜１１０＞方向をチャネル長方向とするように形成された第１のゲート電極と、前記第１の半導体領域に形成された第１のソース／ドレイン領域と、を含んで形成されたｎチャネルＭＩＳトランジスタと、
前記絶縁体上に前記第１の半導体領域と平行に形成され、長手方向が＜１１０＞方向であり、＜１１０＞方向に１軸圧縮歪みを有するＳｉＧｅ又はＧｅからなる第２の半導体領域と、この第２の半導体領域の少なくとも両側面に第２のゲート絶縁膜を介して形成され、且つ＜１１０＞方向をチャネル長方向とするように形成された第２のゲート電極と、前記第２の半導体領域に形成された第２のソース／ドレイン領域と、を含んで形成されたｐチャネルＭＩＳトランジスタと、
を具備したことを特徴とする半導体装置。
【請求項３】
前記第１及び第２の半導体領域の上面は、それぞれ（１００）面であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１及び第２の半導体領域の上面は、それぞれ（１１０）面であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１及び第２の半導体領域の長手方向と直交する方向の幅は、それぞれ５〜５００ｎｍであることを特徴とする請求項２〜４の何れかに記載の半導体装置。
【請求項６】
前記第１及び第２のゲート電極は、前記第１及び第２の半導体領域の両側面に加え上面にも形成されたトライゲート構造であることを特徴とする請求項２〜5の何れかに記載の半導体装置。
【請求項７】
前記第１及び第２のゲート電極は、前記第１及び第２の半導体領域の両側面に加え上面及び下面にも形成されたゲートオールアラウンド構造であることを特徴とする請求項２〜５の何れかに記載の半導体装置。
【請求項８】
絶縁体と、
前記絶縁体上に一方向に沿って形成され、長手方向が＜１１０＞方向であり、＜１１０＞方向に１軸引っ張り歪みを有するＳｉからなる第１の半導体領域と、この第１の半導体領域の両側面を埋め込むように形成された第１の素子分離絶縁膜と、前記第１の半導体領域の上面に第１のゲート絶縁膜を介して形成され、且つ＜１１０＞方向をチャネル長方向とするように形成された第１のゲート電極と、前記第１の半導体領域に形成された第１のソース／ドレイン領域と、を含んで形成されたｎチャネルＭＩＳトランジスタと、
前記絶縁体上に前記第１の半導体領域と平行に形成され、長手方向が＜１１０＞方向であり、＜１１０＞方向に１軸圧縮歪みを有するＳｉＧｅ又はＧｅからなる第２の半導体領域と、この第２の半導体領域の両側部を埋め込むように形成された第２の素子分離絶縁膜と、前記第２の半導体領域の上面に第２のゲート絶縁膜を介して形成され、且つ＜１１０＞方向をチャネル長方向とするように形成された第２のゲート電極と、前記第２の半導体領域に形成された第２のソース／ドレイン領域と、を含んで形成されたｐチャネルＭＩＳトランジスタと、
を具備したことを特徴とする半導体装置。
【請求項９】
絶縁体上に２軸引っ張り歪みを有するＳｉ層を形成する工程と、
前記Ｓｉ層上の一部にＳｉＧｅ層をエピタキシャル成長する工程と、
前記ＳｉＧｅ層に酸化処理を施すことにより、前記絶縁体上に圧縮歪みを有するＳｉＧｅ又はＧｅ層を形成する工程と、
前記各層をエッチングにより＜１１０＞方向と平行なストライプ状に残すことにより、＜１１０＞方向に１軸引っ張り歪みを有するＳｉ層からなる第１の半導体領域と、＜１１０＞方向に１軸圧縮歪みを有するＳｉＧｅ又はＧｅ層からなる第２の半導体領域を形成する工程と、
前記第１の半導体領域にチャネル長方向に１軸引っ張り歪みを有するｎチャネルＭＩＳトランジスタを形成し、前記第２の半導体領域にチャネル長方向に１軸圧縮歪みを有するｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記絶縁体上に形成する前記Ｓｉ層は、表面が（００１）面を有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記Ｓｉ層上の一部に前記ＳｉＧｅ層をエピタキシャル成長するに際し、前記Ｓｉ層のｎチャネルＭＩＳトランジスタ形成領域上にマスク材を形成したのち、該マスク材で覆われていないｐチャネルＭＩＳトランジスタ形成領域に前記ＳｉＧｅ層をエピタキシャル成長することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記ｎチャネルＭＩＳトランジスタを形成するに際し、前記第１の半導体領域を＜１１０＞方向と直交する方向に横断する第１のゲート電極を形成した後、前記第１のゲート電極をマスクに前記第１の半導体領域に第１のソース／ドレイン領域を形成し、
前記ｐチャネルＭＩＳトランジスタを形成するに際し、前記第２の半導体領域を＜１１０＞方向と直交する方向に横断する第２のゲート電極を形成した後、前記第２のゲート電極をマスクに前記第２の半導体領域に第２のソース／ドレイン領域を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路の性能向上は、スケーリング則に基づくＭＩＳＦＥＴの微細化により達成されてきたが、ゲート長が５０ｎｍ以下となった現在、微細化による様々な問題が顕在化してきている。そのため、更なるＣＭＯＳ回路の性能向上には、微細化のみならず、チャネルの移動度を増大させる技術が必須となった。移動度を増大させる手段としては、チャネルに歪みを印加する方法、通常の（１００）面とは異なった面方位を用いる方法、高移動度材料であるＳｉＧｅ又はＧｅをチャネルに用いる方法が提案されている。
【０００３】
一方、短チャネル効果の抑制は極微細ＭＩＳＦＥＴにおける最重要課題であり、近年、短チャネル効果耐性に優れたマルチゲートＭＩＳＦＥＴが注目されている。マルチゲートＭＩＳＦＥＴでは、従来の平面型ＭＩＳＦＥＴに比べてゲートの支配力が増大するため、短チャネル効果が抑制される。従って、移動度増大技術とこれらマルチゲートＭＩＳＦＥＴの適切な融合が今後の更なる低消費電力・高性能素子を実現する上で重要であると考えられる。
【０００４】
しかしながら、マルチゲートＭＩＳＦＥＴを用いたＣＭＯＳ構造においてｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴ共に高い移動度を得るには、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴで電流方向を変える必要があると従来は考えられていた（例えば、特許文献１参照）。即ち、通常の（００１）基板を用いる場合、電流方向が＜１００＞方向の場合はＦｉｎ側面が（１００）面、＜１１０＞方向の場合はＦｉｎ側面が（１１０）面となる。一方、電子及び正孔の移動度はそれぞれの面上で異なり、電子の移動度は（１００）＞（１１０）、正孔の移動度は（１００）＜（１１０）である。このため、ｎＭＩＳＦＥＴは電流方向を＜１００＞方向、ｐＭＩＳＦＥＴは電流方向を＜１１０＞方向に取る必要がある。このような電流方向を取るには、素子方向をｎＭＩＳＦＥＴとｐＭＩＳＦＥＴで４５°傾ける必要があり、エリアペナルティや回路設計上の複雑化を招くという問題点があった。
【０００５】
また、マルチゲートＭＩＳＦＥＴの作製には、Ｆｉｎのスケーラビリティから材料的に単層の半導体層を用いることが望ましいが、単層の半導体層を用いて、ｎＭＩＳＦＥＴに電流方向に引っ張り歪み、ｐＭＩＳＦＥＴに電流方向に圧縮歪みを均一に印加する方法は未だ実現されていない。
【特許文献１】特開２００１−１６０５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来、マルチゲートＣＭＯＳ構造においてｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方で面方位と歪みを最適化するには、素子方向を４５°傾け、ｎＭＩＦＥＴＳではＦｉｎ側面を（１００）面、ｐＭＩＳＦＥＴでは（１１０）面にする必要があると考えられていた。しかし、この構造では、エリアペナルティや回路設計上の複雑化を招くという問題点があった。また、単層の半導体層を用いてｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴのそれぞれに最適な歪みを均一に印加することは困難であった。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴで素子方向を傾けることなく、各素子の移動度向上をはかり得るマルチゲートＣＭＯＳ構造の半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち、本発明の一態様は、絶縁体上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、前記ｎチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸引っ張り歪みを有するＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有するＳｉＧｅ又はＧｅ層で形成され、前記各トランジスタの電流方向が共に＜１１０＞方向であることを特徴とする。
【００１０】
また、本発明の別の一態様に係わる半導体装置は、絶縁体と、前記絶縁体上に一方向に沿って形成され、長手方向が＜１１０＞方向であり、＜１１０＞方向に１軸引っ張り歪みを有するＳｉからなる第１の半導体領域と、この第１の半導体領域の少なくとも両側面に第１のゲート絶縁膜を介して形成され、且つ＜１１０＞方向をチャネル長方向とするように形成された第１のゲート電極と、前記第１の半導体領域に形成された第１のソース／ドレイン領域と、を含んで形成されたｎチャネルＭＩＳトランジスタと、前記絶縁体上に前記第１の半導体領域と平行に形成され、長手方向が＜１１０＞方向であり、＜１１０＞方向に１軸圧縮歪みを有するＳｉＧｅ又はＧｅからなる第２の半導体領域と、この第２の半導体領域の少なくとも両側面に第２のゲート絶縁膜を介して形成され、且つ＜１１０＞方向をチャネル長方向とするように形成された第２のゲート電極と、前記第２の半導体領域に形成された第２のソース／ドレイン領域と、を含んで形成されたｐチャネルＭＩＳトランジスタと、を具備したことを特徴とする。
【００１１】
また、本発明の別の一態様に係わる半導体装置は、絶縁体と、前記絶縁体上に一方向に沿って形成され、長手方向が＜１１０＞方向であり、＜１１０＞方向に１軸引っ張り歪みを有するＳｉからなる第１の半導体領域と、この第１の半導体領域の両側面を埋め込むように形成された第１の素子分離絶縁膜と、前記第１の半導体領域の上面に第１のゲート絶縁膜を介して形成され、且つ＜１１０＞方向をチャネル長方向とするように形成された第１のゲート電極と、前記第１の半導体領域に形成された第１のソース／ドレイン領域と、を含んで形成されたｎチャネルＭＩＳトランジスタと、前記絶縁体上に前記第１の半導体領域と平行に形成され、長手方向が＜１１０＞方向であり、＜１１０＞方向に１軸圧縮歪みを有するＳｉＧｅ又はＧｅからなる第２の半導体領域と、この第２の半導体領域の両側部を埋め込むように形成された第２の素子分離絶縁膜と、前記第２の半導体領域の上面に第２のゲート絶縁膜を介して形成され、且つ＜１１０＞方向をチャネル長方向とするように形成された第２のゲート電極と、前記第２の半導体領域に形成された第２のソース／ドレイン領域と、を含んで形成されたｐチャネルＭＩＳトランジスタと、を具備したことを特徴とする。
【００１２】
また、本発明の別の一態様に係わる半導体装置の製造方法は、絶縁体上に２軸引っ張り歪みを有するＳｉ層を形成する工程と、前記Ｓｉ層上の一部にＳｉＧｅ層をエピタキシャル成長する工程と、前記ＳｉＧｅ層に酸化処理を施すことにより、前記絶縁体上に圧縮歪みを有するＳｉＧｅ又はＧｅ層を形成する工程と、前記各層をエッチングにより＜１１０＞方向と平行なストライプ状に残すことにより、＜１１０＞方向に１軸引っ張り歪みを有するＳｉ層からなる第１の半導体領域と、＜１１０＞方向に１軸圧縮歪みを有するＳｉＧｅ又はＧｅ層からなる第２の半導体領域を形成する工程と、前記第１の半導体領域にチャネル長方向に１軸引っ張り歪みを有するｎチャネルＭＩＳトランジスタを形成し、前記第２の半導体領域にチャネル長方向に１軸圧縮歪みを有するｐチャネルＭＩＳトランジスタを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、チャネル長方向に１軸引っ張り歪みを有するＳｉを用いてｎＭＩＳＦＥＴを形成し、チャネル方向に１軸圧縮歪みを有するＳｉＧｅ又はＧｅを用いてｐＭＩＳＦＥＴを形成することにより、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴの両方で移動度の向上をはかることができる。しかも、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの電流方向が同一となるため、エリアペナルティや回路設計上の複雑化を招くこともない。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１５】
図１〜図３（ａ）（ｂ）は、本発明の第１の実施形態に係わるマルチゲートＣＭＯＳ構造の半導体装置の素子構造を説明するためのもので、図１は鳥瞰図、図２（ａ）は図１の矢視Ａ１−Ａ１’断面図、図２（ｂ）は図１の矢視Ａ２−Ａ２’断面図、図３（ａ）は図１の矢視Ｂ１−Ｂ１’断面図、図３（ｂ）は図１の矢視Ｂ２−Ｂ２’断面図である。
【００１６】
単結晶Ｓｉ基板１上に形成された埋め込み絶縁膜２上の一部に、１軸引っ張り歪みを有するｐ型Ｓｉ層（第１の半導体領域）１０がＦｉｎ状に形成されている。このＳｉ層１０は、＜１１０＞方向に延在して形成され、歪みの方向は＜１１０＞方向となっている。また、絶縁膜２上の一部に、Ｓｉ層１０と平行な関係で、１軸圧縮歪みを有するｎ型ＳｉＧｅ層（第２の半導体領域）２０がＦｉｎ状に形成されている。このＳｉＧｅ層２０もＳｉ層１０と同様に、＜１１０＞方向に延在して形成され、歪みの方向は＜１１０＞方向となっている。
【００１７】
Ｓｉ層１０の中央部の上面及び両側面を覆うように第１のゲート絶縁膜１１が形成され、このゲート絶縁膜１１を覆うように第１のゲート電極１２が形成されている。ゲート電極１２は、ゲート絶縁膜１１上のみならず絶縁膜２上に、＜１１０＞方向と直交する方向に延在して形成されている。ゲート電極１２の側面には、ゲート側壁絶縁膜１３が形成されている。Ｓｉ層１０の表面部には、第１のソース・ドレイン領域１４が形成されている。これにより、Ｆｉｎ構造のｎＭＩＳＦＥＴが構成されている。
【００１８】
ＳｉＧｅ層２０の中央部の上面及び両側面を覆うように第２のゲート絶縁膜２１が形成され、このゲート絶縁膜２１を覆うように第２のゲート電極２２が形成されている。ゲート電極２２は、ゲート絶縁膜２１上のみならず絶縁膜２上に、＜１１０＞方向と直交する方向に延在して形成されている。ゲート電極２２の側面にはゲート側壁絶縁膜２３が形成されている。ＳｉＧｅ層２０の表面部には、第２のソース・ドレイン領域２４が形成されている。これにより、Ｆｉｎ構造のｐＭＩＳＦＥＴが構成されている。
【００１９】
このような構成であれば、ｎＭＩＳＦＥＴのチャネルは１軸性引っ張り歪みを有するＳｉ、ｐＭＩＳＦＥＴのチャネルは１軸性圧縮歪みを有するＳｉＧｅとなる。また、基板面方位は（００１）で、電流方向はｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴ共に＜１１０＞方向である。従って、チャネル側面の面方位は（１１０）面である。
【００２０】
ゲート絶縁膜１１，２１はＳｉＯ2 でも、ＳｉＯ2 よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、ＳｉＯＮ，Ｓｉ3 Ｎ4 ，Ａｌ2 Ｏ3 ，Ｔａ2Ｏ5 ，ＴｉＯ2 ，Ｌａ2 Ｏ5 ，ＣｅＯ2 ，ＺｒＯ2 ，ＨｆＯ2 ，ＳｒＴｉＯ3 ，Ｐｒ2 Ｏ3 等を用いることができる。さらに、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたのもでもよい。
【００２１】
また、ゲート電極１２，２２も多結晶Ｓｉ，ＳｉＧｅ，Ｇｅ，シリサイド，ジャーマノシリサイド，各種金属等、各世代のトランジスタで必要な材料を適宜選択して用いればよい。ソース／ドレイン領域１４，２４には、シリサイド、ジャーマノシリサイド，若しくはジャーマナイドを用いることができる。ゲート側壁絶縁膜１３，２３は、Ｓｉ酸化膜，Ｓｉ窒化膜又はそれらの積層膜が望ましい。
【００２２】
なお、図では、ソース／ドレイン領域１４，２４にも半導体層が残存しているが、ソース／ドレイン領域１４，２４の全てを金属としても構わない。また、ソース／ドレイン領域１４，２４とチャネルの間に不純物ドーピングを施した半導体層を設けない、いわゆるメタルソース／ドレイン構造としても構わない。
【００２３】
次に、本実施形態に係わる半導体装置の製造方法について、図４及び図５を参照して説明する。
【００２４】
元基板には、図４（ａ）に示すように、面内２軸性引っ張り歪みを有する単層歪みＳＯＩ（ＳＳＯＩ）基板）を用いる（K. Rim et al., "Fabrication and mobility characteristics of ultra-thin strained Si directly on insulator (SSDOI) MOSFETs," Technical Digest of International Electron Devices Meeting, p47-52, 2003）。即ち、単結晶シリコン基板１上にＳｉＯ2 等の埋め込み絶縁膜２が形成され、その上に２軸性引っ張り歪みを有する単結晶ｐ型Ｓｉ層３が形成されたものを用いる。基板面方位は、ここでは（００１）面を仮定する。ＳＳＯＩ基板の作製方法は任意であるが、歪み量は０．４％以上であることが望ましい。また、Ｓｉ層３の膜厚は典型的には１０ｎｍ以上である。無論、初期ＳＳＯＩ基板にＳｉのエピタキシャル成長を行い、Ｓｉ層３の膜厚を増加させても良い。
【００２５】
上記のＳＳＯＩ基板を用い、まず図４（ｂ）に示すように、Ｓｉ層３上に選択エピタキシャル成長のためのマスク材４を堆積し、フォトリソグラフィーとエッチングを行って、ｐＭＩＳＦＥＴ領域上のマスク材４を除去する。マスク材４は、Ｓｉ酸化膜かＳｉ窒化膜が望ましい。
【００２６】
次いで、図４（ｃ）に示すように、ｎ型ＳｉＧｅ層５の選択成長を行う。ＳｉＧｅ層５の膜厚及びＧｅ組成は任意であるが、Ｆｉｎの高さがｎＭＩＳＦＥＴとｐＭＯＳＦＥＴで揃うように適宜調整することが望ましい。例えば、Ｓｉ層３の膜厚が５０ｎｍ、ｐＭＩＳＦＥＴ領域のＧｅ濃度が５０％の場合、選択成長するＳｉＧｅ層５のＧｅ濃度を２０％とするとその膜厚は１２５ｎｍとなる。なお、ＳｉＧｅ層５の成長後に１ｎｍ以上のＳｉ層６を続けて成長させることが望ましい。これは、次工程で酸化処理を行うが、ＳｉＧｅ層５を直接酸化すると表面荒れが生じる懸念があるためである。
【００２７】
次いで、図４（ｄ）に示すように、ｎＭＩＳＦＥＴ領域のマスク材４を残したまま酸化処理を施す。酸化雰囲気は酸素１００％である必要は無いが、乾燥雰囲気とする。また、酸化温度はＦｉｎ中ＳｉＧｅの融点を極えない温度とする。無論、酸化温度、酸化ガス分圧は酸化中一定である必要は無く、適宜調整して良い。
【００２８】
ＳｉＧｅ層５を乾燥雰囲気下で酸化すると、Ｓｉが選択的に酸化されて酸化膜７が形成されると共に、Ｇｅは母体半導体中に吐き出される（T. Tezuka et al.,“A novel fabrication technique of ultrathin and relaxed SiGe buffer layers with high Ge fraction for Sub-100 nm strained silicon-on-insulator MOSFETs,”Japanese Journal of Applied Physics, vol40, p2866-2874, 2001.）。つまり、ｐＭＩＳＦＥＴ領域のＧｅ組成が酸化の進行と共に増大する。また、酸化中にＧｅ原子は半導体層中を拡散するため、Ｇｅ組成を厚さ方向に均一にすることができる。
【００２９】
即ち、ｎＭＩＳＦＥＴ領域をＳＳＯＩとしたまま、ｐＭＩＳＦＥＴ領域をＧｅ濃度の高いＳｉＧｅ層８（SiGe on Insurator：ＳＧＯＩ）層に置換することができる。さらに、最終のＧｅ組成を以下の条件を満たすように設定することで、ＳＧＯＩ層に圧縮歪みを印加することが可能である。その条件とは、ＳＧＯＩ層のそのＧｅ組成における無歪みの場合の面内格子定数が元ＳＳＯＩ基板の面内格子定数よりも大きいことである。
【００３０】
次いで、図４（ｅ）に示すように、ＳＧＯＩ層の形成後にｎＭＩＳＦＥＴ領域のマスク材４及びｐＭＩＳＦＥＴ領域の酸化膜７を剥離する。これにより、絶縁膜２上に２軸引っ張り歪みを有するｐ型Ｓｉ層３と２軸圧縮歪みを有するｎ型ＳｉＧｅ層８を形成することができる。
【００３１】
このように作製した基板において、図５の鳥瞰図に示すように、マルチゲートＭＩＳＦＥＴの活性領域となるＦｉｎを形成する。即ち、ｎＭＩＳＦＥＴ形成領域に＜１１０＞方向に１軸引っ張り歪みを有するストライプ状のｐ型Ｓｉ層１０を形成し、ｐＭＩＳＦＥＴ形成領域に＜１１０＞方向に１軸圧縮歪みを有するストライプ状のｎ型ＳｉＧｅ層２０を形成する。
【００３２】
Ｆｉｎは通常のフォトリソグラフィー、若しくは電子線リソグラフィ−でマスク材を加工した後、異方性エッチングを行うことで作製しても良い。また、基板上のダミー部材に側壁を形成し、その側壁をＦｉｎ形成のマスクとして利用する、いわゆる側壁転写（Sidewall Transfer：ＳＷＴ）プロセス（Y.-K Choi et al., “Sub-20nm CMOS FinFET technologies,” Technical Digest of International Electron Devices Meeting, p421-424, 2001.）を採用しても良く、その形成方法に制限は無い。
【００３３】
Ｆｉｎの幅は、５ｎｍ以上５００ｎｍ以下が望ましい。これは、Ｆｉｎの幅が５ｎｍよりも短いと、Ｆｉｎが倒れやすくなると共に、その後の素子形成が難しくなり、Ｆｉｎの幅が５００ｎｍを超えると、１軸方向の歪みを持たせることができなくなるためである。
【００３４】
Ｆｉｎの方向は電流方向が＜１１０＞方向となるように長手方向を＜１１０＞方向とする。このように細いメサ構造を形成すると、短辺方向の歪みが開放されることが分かっている（T. Irisawa et al., “High current drive uniaxially-strained SGOI pMOSFETs fabricated by lateral strain relaxation technique,”VLSI Technology 2005, Digest of Technical Papers, p178-179, 2003.及び T. Lei et al.,“Strain relaxation in patterned strained silicon directly on insulator structures,”Applied Physics Letters, vol87, p2338-2340, 2006.）。その結果、図５に示すように、ｎＭＩＳＦＥＴのチャネルには電流方向１軸引っ張り歪み、ｐＭＩＳＦＥＴのチャネルには電流方向１軸圧縮歪みが印加されることになる。
【００３５】
ｐＭＩＳＦＥＴでは、電流方向１軸圧縮歪みは、Ｆｉｎ上面の（００１）面／＜１１０＞方向、及び側面の（１１０）面／＜１１０＞方向で共に最適な歪み方向となる（H. Irie et al.,“In-plane mobility anisotripy and universality under uni-axial straines in n- and p-MOS inversion layers on (100), (110), and (111) Si,” Technical Digest of International Electron Devices Meeting, p225-228, 2004.）。さらに、（１１０）面／＜１１０＞方向の正孔移動度は（１００）面の正孔移動度より大きいため、この方法で作製するマルチゲートＳＧＯＩ−ｐＭＩＳＦＥＴでは非常に高い移動度が実現される（T. Irisawa et al., “High performance multi-gate pMOSFETs using uniaxially-strained SGOI channels,” Technical Digest of International Electron Devices Meeting, p727-730, 2005.）。
【００３６】
一方、電流方向１軸引っ張り歪みｎＭＩＳＦＥＴでも、以下の理由により高い移動度が期待できる。まず、上面（００１）面／＜１１０＞方向では、歪みの小さい場合は２軸引っ張り歪みより効果は小さいが移動度の増大があり、歪みが大きい場合（０．８％以上）は２軸引っ張り歪みよりも大きな移動度の増大が期待できる（K. Uchida et al., “Physical mechanisms of electron mobility enhancement in uniaxial stressed MOSFETs and impact of uniaxial stress engineering in ballistic regime,” Technical Digest of International Electron Devices Meeting, p135-138, 2005.）。これは、＜１１０＞方向１軸歪みが印加された場合、６重に縮退していた伝導帯谷の縮退が解けることによるフォノン散乱の抑制効果に加え、電子が多く占有する２重縮退伝導帯谷の電子の＜１１０＞方向有効質量が減少するためである。
【００３７】
また、側面の（１１０）面／＜１１０＞方向では、無歪みの場合は、電子は＜１１０＞方向に重い有効質量を持つ４重縮退伝導帯谷をより多く占有するため、（００１）面に比べて移動度が小さくなる。しかし、＜１１０＞方向に１軸引っ張り歪みが印加されると、＜１１０＞方向に軽い有効質量を持つ２重縮退伝導帯谷がエネルギー的に低くなり、電子は優先的に２重縮退伝導帯谷を占有するようになるため、移動度は大幅に増大する。この場合も２重縮退伝導帯谷の＜１１０＞方向有効質量は減少するので、（００１）面と同様に、（１１０）面においても歪みの大きな場合には＜１１０＞方向１軸引っ張り歪みが最適な歪み方向になると考えられる。
【００３８】
以上のように、本実施形態の構造はｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴの両方で面方位及び歪み方向が最適化され、且つ電流方向が同一となる。これにより、移動度向上を享受しつつ、エリアペナルティや回路設計上の複雑化を招かないマルチゲートＣＭＯＳ構造を実現することができる。
【００３９】
これ以降は、ゲート絶縁膜１１，２１の形成、ゲート電極１２，２２の形成、エクステンションドーピング層の形成、ゲート側壁絶縁膜１３，２３の形成、更にはソース／ドレイン領域１４，２４の形成といった通常の微細ＭＩＳＦＥＴ作製プロセスを経ることで、前記図１に示すような構造のマルチゲートＣＭＯＳ構造の半導体装置を作製することができる。
【００４０】
このように本実施形態によれば、１軸引っ張り歪みＳｉ−ｎＭＩＳＦＥＴ、１軸圧縮歪みＳＧＯＩ（ＧＯＩ）−ｐＭＩＳＦＥＴからなるマルチゲートＣＭＯＳを実現することができる。そしてこの場合、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴ両方で面方位及び歪み方向が最適化され、且つ電流方向が同一となる。これにより、エリアペナルティや回路設計上の複雑化を招くことなく、駆動力向上をはかることができる。
【００４１】
なお、本実施形態では元基板の面方位を（００１）としたが、元基板の面方位が（１１０）面の場合も有効である。この場合、図６に示すように、Ｆｉｎ上面は（１１０）面、Ｆｉｎ側面は（００１）面となる。この場合も（００１）基板を用いた場合と同様の理由により、マルチゲートＭＩＳＦＥＴ、及び平面型ＭＩＳＦＥＴ両方で歪みによる移動度の増大がｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴの双方で得られる。
【００４２】
（第２の実施形態）
図７（ａ）（ｂ）は、本発明の第２の実施形態に係わるマルチゲートＣＭＯＳ構造の半導体装置の素子構造を示す断面図である。なお、図７（ａ）は図３（ａ）と同様に、図１のＢ１−Ｂ１’断面に相当し、図７（ｂ）は図３（ｂ）と同様に、図１のＢ２−Ｂ２’断面に相当している。また、図３（ａ）（ｂ）と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４３】
第１の実施形態ではＦｉｎ上面と側面をチャネルとして用いるトライゲートＭＩＳＦＥＴの例を説明した、本実施形態はＦｉｎ全体をゲートで覆い包むゲートオールアラウンドＭＩＳＦＥＴを作製する場合の例である。
【００４４】
本実施形態では、前記図５に示すようにｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥＴ形成領域の各々にＦｉｎを形成した後に、各々のＦｉｎのチャネル下の埋め込み酸化膜２をウェットエッチングで除去する。その後、ｎＭＩＳＦＥＴ形成領域ではチャネル全体を囲むように、第１のゲート絶縁膜１１及び第１のゲート電極１２を形成し、ｐＭＩＳＦＥＴ形成領域ではチャネル全体を囲むように、第２のゲート絶縁膜２１及び第２のゲート電極２２を形成する。
【００４５】
このような構成であっても、先の第１の実施形態と同様の効果が得られる。さらに、ゲートオールアラウンド構造であることから、ゲート電極によるチャネルの支配力を更に増大させることができる。
【００４６】
（第３の実施形態）
図８（ａ）（ｂ）は、本発明の第２の実施形態に係わるマルチゲートＣＭＯＳ構造の半導体装置の素子構造を示す断面図である。なお、なお、図８（ａ）は図３（ａ）と同様に、図１のＢ１−Ｂ１’断面に相当し、図８（ｂ）は図３（ｂ）と同様に、図１のＢ２−Ｂ２’断面に相当している。図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４７】
本実施形態は、Ｆｉｎの両側面のみをチャネルとして用いるダブルゲートＭＩＳＦＥＴを作製する場合の例である。
【００４８】
本実施形態では、Ｆｉｎ形成時に用いたマスク材１６，２６（例えばＳｉ窒化膜）をＦｉｎ上面に残した状態でゲート絶縁膜１１，２１及びゲート電極１２，２２の形成を行う。これにより、Ｆｉｎの上面はゲート電極１２，２２で制御されることが無くなり、ダブルゲートＭＩＳＦＥＴを作製することができる。
【００４９】
このような構成であっても、先の第１の実施形態と同様の効果が得られる。さらに、本実施形態の場合、正孔移動度は（１１０）＞（１００）であるため、ｐＭＩＳＦＥＴではトライゲート構造に比べ移動度が増大する効果も得られる。
【００５０】
また、本実施形態では、マスク材１６，２６を厚く形成しておくことにより、Ｆｉｎの両側のゲート電極１２，２２を電気的に分離することもでき、ダブルゲートにより左右のチャネルを独立に制御することも可能である。
【００５１】
（第４の実施形態）
図９（ａ）（ｂ）は、本発明の第４の実施形態に係わるマルチゲートＣＭＯＳ構造の半導体装置の素子構造を示す断面図である。なお、図９（ａ）は図３（ａ）と同様に、図１のＢ１−Ｂ１’断面に相当し、図９（ｂ）は図３（ｂ）と同様に、図１のＢ２−Ｂ２’断面に相当している。図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５２】
本実施形態は、Ｆｉｎ上面のみをチャネルとして用いる通常の平面型ＭＩＳＦＥＴに対して適用した例である。
【００５３】
本実施形態においては、前記図５に示すようにｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥＴ形成領域の各々にＦｉｎを形成した後に、通常のＳＴＩ（Shallow Trench Isolation）等の素子分離プロセスを行って、各々のＦｉｎの両側面に素子分離用絶縁膜１８，２８を埋め込み平坦化すると共に、Ｆｉｎ上面だけを露出させる。続いて、ｎＭＩＳＦＥＴ形成領域ではＳｉ層１０の上面に第１のゲート絶縁膜１１を形成し、第１のゲート絶縁膜１１及び埋め込み絶縁膜１８上に第２のゲート電極１２を形成する。さらに、ｐＭＩＳＦＥＴ形成領域ではＳｉＧｅ層２０の上面に第１のゲート絶縁膜２１を形成し、第１のゲート絶縁膜２１及び埋め込み絶縁膜２８上に第２のゲート電極２２を形成する。
【００５４】
このような構成であれば、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴ両方で面方位及び歪み方向が最適化され、且つ電流方向が同一となる平面型ＣＭＯＳ構造を実現することができる。
【００５５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態ではｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴ共に１本のＦｉｎで構成される例について説明したが、それぞれが複数本のＦｉｎで構成されるＭＩＳＦＥＴに対しても本発明は有効である。また、第２の半導体領域はＳｉＧｅに限るものではなくＧｅであっても良い。さらに、埋め込み絶縁膜の下地となる基板は必ずしも単結晶Ｓｉ基板に限るものではなく、各種の半導体基板を用いることが可能である。
【００５６】
また、実施形態では、Ｓｉをｐ型、ＳｉＧｅ又はＧｅをｎ型にしたが、必ずしも第１及び第２の半導体領域の導電型は限定されるものではなく、不純物をドーピングしない真性半導体であっても良い。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す鳥瞰図。
【図２】第１の実施形態に係わる半導体装置の概略構成を示す断面図。
【図３】第１の実施形態に係わる半導体装置の概略構成を示す断面図。
【図４】第１の実施形態の半導体装置の製造工程を示す断面図。
【図５】第１の実施形態の半導体装置の製造工程を示す鳥瞰図。
【図６】第１の実施形態の変形例を示す鳥瞰図。
【図７】第２の実施形態に係わる半導体装置の概略構成を示す断面図。
【図８】第３の実施形態に係わる半導体装置の概略構成を示す断面図。
【図９】第４の実施形態に係わる半導体装置の概略構成を示す断面図。
【符号の説明】
【００５８】
１…Ｓｉ基板
２…埋め込み絶縁膜
３…２軸引っ張り歪みＳｉ層
４…選択成長用マスク材
５…ＳｉＧｅ層
６…Ｓｉ層
７…酸化膜
８…２軸圧縮歪みＳｉＧｅ層
１０…１軸引っ張り歪みＳｉ層（第１の半導体領域）
１１…第１のゲート絶縁膜
１２…第２のゲート絶縁膜
１３，２３…ゲート側壁絶縁膜
１４…第１のソース／ドレイン領域
１６，２６…Ｆｉｎ形成用マスク材
１８，２８…素子分離用酸化膜
２０…１軸圧縮歪みＳｉＧｅ層（第２の半導体層）
２１…第１のゲート絶縁膜
２２…第２のゲート絶縁膜
２４…第２のソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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