(57)【要約】【課題】本発明は、半導体装置の検査において、半導体検査装置内部に新たなメモリを設けることなく、検査時間を大幅に短縮できる。【解決手段】本発明の一実施形態によって、テスト制御部２０と、テストエリア生成部３０と、を有する半導体検査装置１であって、前記テスト制御部２０は、記憶されたテストプログラムと前記テストエリア生成部３０から伝達されるテスト対象とするメモリセルブロックの情報に基づいて次のテスト指令を生成して被検査半導体装置１に伝達し、前記テストエリア生成部３０は、被検査半導体装置１から伝達されるテスト結果を受けて第２のテスト結果を生成し、前記第２のテスト結果と記憶された前回テスト時の第２のテスト結果との差分情報を生成し、且つ、第２のテスト結果を上書き保存し、前記差分情報に基づいて以後のテスト対象から除外するメモリセルブロックの情報を生成することを特徴とする半導体検査装置１が提供される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力されたテストプログラムを記憶し、非検査半導体装置に対するテスト指令を生成するテスト制御部と、
前記非検査半導体装置から伝達される第１のテスト結果を受けて第２のテスト結果を生成して記憶し、且つ、次のテスト指令を生成するテストエリア生成部と、を有する半導体検査装置であって、
前記テスト制御部は、データ記憶部と主制御部とから構成され、
前記主制御部は、前記データ記憶部に記憶されたテストプログラムと前記テストエリア生成部から伝達されるテスト対象とするメモリセルブロックの情報に基づいて次のテスト指令を生成して非検査半導体装置に伝達し、
前記テストエリア生成部は、概略フェイルエリア情報生成部と、フェイルエリア情報記憶消去制御部と、フェイルメモリと、エリア生成部とから構成され、
前記フェイルエリア情報生成部は、非検査半導体装置から伝達される前記第１のテスト結果を受けて前記第２のテスト結果を生成して前記フェイルエリア情報記憶消去制御部に伝達し、
前記フェイルエリア情報記憶消去制御部は、前記第２のテスト結果と前記フェイルメモリの空きエリアに記憶させた前回テスト時の第２のテスト結果との差分情報を生成して前記第２のテスト結果と共に前記エリア生成部に伝達し、且つ、前記フェイルメモリの空きエリアに前記第２のテスト結果を上書き保存する指令を生成して伝達し、
前記フェイルメモリは、前記指令に基づいて前記第２のテスト結果を上書き保存し、
前記エリア生成部は、前記差分情報に基づいて以後のテスト対象から除外するメモリセルブロックの情報を生成して前記第２のテスト結果と共に前記主制御部に伝達することを特徴とする半導体検査装置。
【請求項２】
前記第１のテスト結果は、メモリセル単位のテスト結果であり、
前記第２のテスト結果は、テストに失敗したメモリセルブロック単位でのテスト結果であることを特徴とする請求項１記載の半導体検査装置。
【請求項３】
前記第２のテスト結果は、メモリセルブロックに含まれる複数のメモリセルの少なくとも一つがテストに失敗した場合には、該メモリセルブロックがテストに失敗したメモリセルブロックとして取り扱われることを特徴とする請求項１記載の半導体検査装置。
【請求項４】
前記フェイルエリア情報記憶消去制御部は、前記エリア生成部の機能を有して、
前記第２のテスト結果と前記フェイルメモリの空きエリアに記憶させた前回テスト時の第２のテスト結果との差分情報を生成して前記第２のテスト結果と共に前記主制御部に伝達し、且つ、前記フェイルメモリの空きエリアに前記第２のテスト結果を上書き保存する指令を生成して伝達することを特徴とする請求項１記載の半導体検査装置。
【請求項５】
前記フェイルメモリに記憶される第２のテスト結果はテストパラメータごとのテスト結果が上書き保存され、フェイルメモリに記憶されている第２のテスト結果は常に一つのテストパラメータによるテスト結果であることを特徴とする請求項１記載の半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査試験に使用する半導体検査装置に関し、特にフェイルメモリを有する半導体検査装置に関する。
【背景技術】
【０００２】
半導体装置の出荷段階で行われる特性評価検査においては、半導体検査装置にセットされた被検査半導体メモリ（以下、ＭＵＴと記す。）に対して、前記半導体検査装置からテストプログラムを変えながらＭＵＴの同じエリアに対して何度も同じ動作を行う手法が採られてきた。例えば、読み出し電圧を全てのエリアに対して印加し、前記印加する電圧を小刻みにステップアップさせながら同じテストを繰返し行いメモリセルの特性を検査する等である。
【０００３】
しかし、半導体装置の大容量化に伴い、全検査に占める特性評価検査の割合が増加し、条件を変えながら同じ動作を行う回数自体も飛躍的に増加しておりテスト検査の所要時間の増大を招いている。そこで特許文献１に示されるように、半導体検査装置内にＭＵＴがもつメモリセルブロック数に対応する記憶容量を持つ新たなメモリを設ける試みがなされている。しかし、かかる方法によっては、ＭＵＴ毎にメモリセルブロック数が異なりその都度対応するメモリを設置する必要があり、効率的ではない。
【０００４】
【特許文献１】特開2000-100196号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体装置の検査において、半導体検査装置内部に新たなメモリを設けることなく、検査時間を大幅に短縮できる半導体検査装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態においては、入力されたテストプログラムを記憶し、非検査半導体装置に対するテスト指令を生成するテスト制御部と、前記非検査半導体装置から伝達される第１のテスト結果を受けて第２のテスト結果を生成して記憶し、且つ、次のテスト指令を生成するテストエリア生成部と、を有する半導体検査装置であって、前記テスト制御部は、データ記憶部と主制御部とから構成され、前記主制御部は、前記データ記憶部に記憶されたテストプログラムと前記テストエリア生成部から伝達されるテスト対象とするメモリセルブロックの情報に基づいて次のテスト指令を生成して非検査半導体装置に伝達し、前記テストエリア生成部は、概略フェイルエリア情報生成部と、フェイルエリア情報記憶消去制御部と、フェイルメモリと、エリア生成部とから構成され、前記フェイルエリア情報生成部は、非検査半導体装置から伝達される前記第１のテスト結果を受けて前記第２のテスト結果を生成して前記フェイルエリア情報記憶消去制御部に伝達し、前記フェイルエリア情報記憶消去制御部は、前記第２のテスト結果と前記フェイルメモリの空きエリアに記憶させた前回テスト時の第２のテスト結果との差分情報を生成して前記第２のテスト結果と共に前記エリア生成部に伝達し、且つ、前記フェイルメモリの空きエリアに前記第２のテスト結果を上書き保存する指令を生成して伝達し、前記フェイルメモリは、前記指令に基づいて前記第２のテスト結果を上書き保存し、前記エリア生成部は、前記差分情報に基づいて以後のテスト対象から除外するメモリセルブロックの情報を生成して前記第２のテスト結果と共に前記主制御部に伝達することを特徴とする半導体検査装置が提供される。
【発明の効果】
【０００７】
本発明の一実施形態によって、半導体装置の検査において、半導体検査装置内部に新たなメモリを設けることなく、検査時間を大幅に短縮できる半導体検査装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の一実施形態に係る半導体検査装置について、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の半導体検査装置の例を示しており、本発明の半導体検査装置は、それら実施例に限定されるわけではない。
【０００９】
半導体装置の出荷段階では、当該半導体装置が設計仕様に適合しているか様々な観点からテストが行われたうえで、前記テストに合格した製品のみが出荷される。従って、前記テストは様々な観点から行われるが、その大半を特性評価と呼ばれる検査が占める。
【００１０】
半導体装置は、複雑で精密な製造プロセスを経て生産されるため、製造プロセスにおいてバラツキ等が発生し、完成製品について全てが同一の特性を示す製品とすることは困難である。従って、例えばメモリセルの特性を例に取れば、半導体装置全体として所定の範囲内の特性を示せば合格品とされる。
【００１１】
前記特性検査はＭＵＴについてメモリセル毎に検査して、前記ＭＵＴが前記所定の範囲内の特性を有するか否かをＭＵＴ全体として判定する検査である。従って、上述したメモリセルの特性を検査するためには、メモリセルブロック毎に、全てのメモリセルに対して所定の条件を負荷してテストを行い、前記条件を小刻みに変えながら同一のテストを繰返し行って、そのテスト結果の分布から所定の範囲内にテスト結果の分布が収まっているか等を判断することになる。
【００１２】
かかる特性検査は、半導体装置の大容量化と微細化に伴って検査項目が飛躍的に増大しており、製品検査には膨大な時間と労力が必要とされ、半導体記憶装置製造上、コスト削減の障害となっている。
【００１３】
従って、かかる特性検査を効率よく実施し、テスト時間を削減できればコスト削減を図ることができる。本発明に係る半導体検査装置は、かかるテスト時間の削減を目的としている。テスト項目が増えれば増えるほど、また半導体装置の容量が増えれば増えるほど、言い換えればメモリセルの個数が増えれば増えるほど、本発明の効果は顕著になる。
【００１４】
ここで、半導体検査装置によるテストの一例として、メモリセルの特性検査の一つであるメモリセルごとのフローティングゲートの電子量を測定するテストについて、図を基に説明する。図５は、半導体検査装置による電子量測定テストの模式図である。テスト方法をわかり易く説明するために、図５においては、ＭＵＴ１００のメモリセルをブロック単位で模式的に縦４個×横４個の配列のアドレス空間として示している。又、説明上メモリセルブロックを便宜的にＷ０Ｂ０からＷ３Ｂ３と表示している。実際には、メモリセルブロックは複数のメモリセルから構成されるため、一つのメモリセルブロックは、例えばワード線０からｍ且つビット線０からｎで指定されるメモリセルで構成される。
【００１５】
図５におけるメモリセル特性検査テストの概要を説明する。該テストにおいては、ＭＵＴのメモリセルのフローティングゲートの電子量を測定して、一定割合以上のメモリセルが所定の範囲内の電子量を有するか否かを判定し合格か否かを決定する。具体的には、所定の電圧をフローティングゲートに印加し、メモリセルブロック毎に全てのメモリセルにデータを書き込み、その上で読み出すテストを繰り返す。前記テストはメモリセルブロックＷ０Ｂ０、Ｗ０Ｂ１の順に行われ、Ｗ０Ｂ３が終わった場合、Ｗ方向を変化させてＷ１の列についてＢ方向に０から３まで（即ち、Ｗ１Ｂ０からＷ１Ｂ３まで。）行う。この動作を繰り返し最終メモリセルブロックＷ３Ｂ３まで行う。一つのテストパラメータについて、メモリセルブロックＷ０Ｂ０からＷ３Ｂ３まで一連のテストである。読み出しできたメモリセルは「読み出し成功」、読み出しできなかったメモリセルは「読み出し失敗」として記憶する。
【００１６】
前記記憶は、上述したようにメモリセルブロック単位で保持し、当該メモリセルブロックのアドレスを書き込みすることで記憶する。図５において、黒色で表示されているメモリセルブロックが「読み出し成功」のメモリセルブロックであり、濃い灰色で表示されているメモリセルブロックが「読み出し失敗」のメモリセルブロックである。図５においては模式的に図形で表示しているが、実際には情報として記憶しているものであり、概念を説明するために図で表示している。
【００１７】
また、テストパラメータごとのテスト結果は、最終的に図６に示されるような分布図を表示するデータとして半導体検査装置内部に記憶される。図６は、図５におけるフローティングゲートの電子量測定結果の分布図である。図６において横軸の単位は、フローティングゲートに印加される電圧（Ｖ）であり、縦軸は、１６個のメモリセルブロックのうち「読み出し成功」したメモリセルブロックの個数である。但し前記個数は、前回の電圧印加時に「読み出し成功」したメモリセルブロックの個数と、今回の電圧印加時に「読み出し成功」したメモリセルブロックの個数の差分を表示している。即ち、前回の電圧印加時に「読み出し失敗」であったメモリセルブロックのうち今回「読み出し成功」となったメモリセルブロックの個数を表現している。
【００１８】
テストは、全てのメモリセルに対して、予め定められた電圧を印加して書き込みを行い、続いて前記全てのメモリセルに対して読み出し電圧を印加して読み出しできるか否かを検査する。テストにおいては、テスト目的に合わせたテストパラメータが決められるが、図５に示すテストにおいては、読み出し電圧をテストパラメータとし、１Ｖから６Ｖの間で１Ｖ刻みに設定されたテストパラメータを使用して、繰返しテストを行うように設定されている例を示している。実際のテストにおいては、例えば０Ｖから１０Ｖまで０．１Ｖ刻みでテストパラメータを設定して、順次前記テストパラメータを変えながら繰返しテストが行われる。なお、テストパラメータの刻みを前記０．１Ｖ単位としたのは、事前に測定してある測定誤差０．０２Ｖから、測定誤差を許容できる範囲を計算して決定されたものである。
【００１９】
まずＭＵＴを半導体検査装置にセットして、全てのメモリセルブロック内のメモリセルのゲートに、第１テストパラメータである１Ｖの閾値で書き込みを行い、その後１Ｖの読み出し電圧を印加して読み出しを行う。テストパラメータ１Ｖの読み出し電位（Ｖｒｅａｄ）でブロック内の全てのメモリセルが読み出しできたメモリセルブロックを「読み出し成功」として記憶する。ブロック内のメモリセルの少なくとも一つが読み出しできなかったメモリセルブロックは、「読み出し失敗」として記憶する。図５においては、全てのメモリセルブロックについて読み出しができなかったため、全メモリセルブロックが「読み出し失敗」として濃い灰色で表示されている。従って、最終的に図６のように表示される分布図データにおいては、第１テストパラメータであるゲート電圧１Ｖの座標においては、「読み出し成功」メモリセルブロックの個数は０として記憶される。
【００２０】
前記書き込み読み出しに要するテスト時間（以下、Ｒｅａｄ  Ｔｉｍｅという。）は、一つのメモリセルブロックに対して書き込み読み出しする時間をＡ秒（ｓｅｃ）と表した場合、１６のメモリセルブロックに対して同じ動作を繰り返し行うため、Ａ×１６秒（ｓｅｃ）掛かる。
【００２１】
続いて、第２テストパラメータ２Ｖの閾値電圧で書き込みを行い、その後２Ｖの読み出し電圧を印加して読み出しを行う。２Ｖの読み出し電位でブロック内の全てのメモリセルが読み出しできたメモリセルブロックを「読み出し成功」として記憶する。ブロック内のメモリセルの少なくとも一つが読み出しできなかったメモリセルブロックは「読み出し失敗」として記憶する。図５における表示においては、２Ｖで読み出しできたメモリセルブロックが３個であるため、３個のメモリセルブロックが「読み出し成功」の黒色で表示される。一方、図６の分布図データとしては、第２テストパラメータであるゲート電圧２Ｖの座標においては、「読み出し成功」メモリセルブロックの個数は３と記憶される。
【００２２】
前記書き込み読み出しに要するＲｅａｄ  Ｔｉｍｅは、１６のメモリセルブロックに対して同じ動作を繰り返し行うため、Ａ×１６秒（ｓｅｃ）掛かる。
【００２３】
以下同じ様に、第３テストパラメータである３Ｖで書き込み読み出しを行い、続いてテストパラメータを４Ｖ、５Ｖ及び６Ｖと変えながら、同様の処理を行う。図５においては、３Ｖでは５個のメモリセルブロックが「読み出し成功」となり、４Ｖでは６個のメモリセルブロックが成功し、５Ｖで２個のメモリセルブロックが成功している。
【００２４】
一般的なテストにおいては、テストパラメータごとのテストデータを記憶し、各テストパラメータでテスト成功したメモリセルブロックを累積して把握する。従って、図５において、テストパラメータ３Ｖにおいては、累積した８個のメモリセルブロックが「読み出し成功」として黒色で表示される。同様にテストパラメータ４Ｖにおいては１４個のメモリセルブロックが、テストパラメータ５Ｖにおいては１６個全てのメモリセルブロックが黒色で表示される。
【００２５】
また、一般的なテストにおいては、全てのメモリセルブロックがテスト成功した場合であっても、予め定められた全てのテストパラメータについてテストが行われる。従って、テストパラメータ５Ｖで全てのメモリセルブロックが「読み出し成功」となっている場合であっても、最終テストパラメータ６Ｖによるテストが行われる。上述したように、テスト成功したメモリセルブロックが累積して記憶されているため、図５において５Ｖで全てのメモリセルブロックが「読み出し成功」として黒色で表示されていても、最終テストパラメータ６Ｖによってテストが行われ、既に全てのメモリセルブロックが「読み出し成功」となっているため、６Ｖにおいても同様に全てのメモリセルブロックが「読み出し成功」の黒色で表示されることになる。
【００２６】
一方、図６においては、テストパラメータ毎のテスト成功メモリセルブロックの数を記憶するため、テストパラメータ３Ｖで「読み出し成功」となったメモリセルブロックは８個あるが、２Ｖにおいて「読み出し成功」となったメモリセルブロックが３個あるため、３Ｖの座標には８個−３個＝５個が記憶されることになる。同様にして、４Ｖにおいては６個、５Ｖにおいては２個、６Ｖにおいては０個が記憶され、最終的に全ての座標を結ぶ折れ線グラフが、図６のように表示されるデータとして出力される。
【００２７】
テスト全体の所要時間は、一つのメモリセルブロックに対して書き込み読み出しする時間をＡ秒（ｓｅｃ）と表した場合、一つのパラメータについて１６メモリセルブロック全部に対して同じ処理を繰り返しており、６つのパラメータについてこれを繰り返すため、所要時間はＡ×１６×６＝９６Ａ秒（ｓｅｃ）掛かる。
【００２８】
図５においては、説明上メモリセルブロックが１６個として説明しているが、実際の半導体装置においては、例えば１２８ＭＢの半導体装置で２０４８個のメモリセルブロックを有するものもある。又、図５においては、テストパラメータが１Ｖ〜６Ｖの６個の場合について説明しているが、テスト項目によってはパラメータの数が数百に及ぶものもあり、同一の処理を数百回繰り返すことになる。上述したメモリセルブロックの個数分だけ前記処理を繰り返すことになるため、前記１２８ＭＢのＭＵＴでテストパラメータが６個の場合、所要時間はＡ×２０４８×６＝１２２８８Ａ秒（ｓｅｃ）掛かり、テスト時間が膨大なものになる。
【００２９】
特性検査における検査項目は多岐に渡り、メモリセルのフローティングゲートの電子量に止まらず、メモリセルのアクセス時間、消去時間や書き込み時間のコマンドタイミング等それぞれ時間が掛かる検査が必要である。これらの検査は、テストパラメータを細分化し、一つ一つのパラメータについて全てのメモリセルについて同一の処理を繰り返し行うことが必要であり、従って、この繰り返し全メモリセルに行う処理を短縮し、一部省略できれば、大幅な検査時間の短縮を図ることができるのである。
【００３０】
本発明の一実施形態に係る半導体検査装置について、図を基に説明する。図１は、本発明の一実施形態に係る半導体検査装置の概略構成図である。本発明の一実施形態に係る半導体検査装置は、概略検査装置本体１と、テストプログラムを入力する入力部１０と、ＭＵＴ１００を装着するテストヘッド５０から構成される。
【００３１】
検査装置本体１は、概略テスト全体を制御するテスト制御部２０と、繰り返し処理を行う際にテストすべきＭＵＴ１００のエリア情報を生成するテストエリア生成部３０及び出力部４０から構成される。なお、出力部４０の他にテスト結果を表示する表示部を有していてもよい。
【００３２】
前記テスト制御部２０は、その内部に主制御部２１とデータ記憶部２２を有し、ＭＵＴ１００のテスト全般を制御する。即ち、該テスト制御部２０によって検査項目及び検査対象メモリセルがメモリセルブロック単位で決定されてＭＵＴ１００に指示される。
【００３３】
更に、前記テスト制御部２０は、繰返し行われるテストの結果を記録しているが、最終的にこの記録に基づいてＭＵＴ１００が不良か否かの判定を行い、検査結果を出力部４０を通じて出力する。また、表示部がある場合には、前記検査結果を表示部に表示する。
【００３４】
上述したテスト制御部２０の動作の中心をなすのが主制御部２１である。該主制御部２１は、入力部１０を通じてデータ記憶部２２内の検査データ記憶部２３に記憶されたテストプログラムに基づいてテストパラメータを選択し、且つ、テスト対象のメモリセルブロックを特定し、一つのテストパラメータによるテスト手順を生成して、テスト指令としてＭＵＴ１００に伝達する。
【００３５】
前記テスト指令は、従来においては同一の処理を全てのメモリセルブロックに対して実施するため、第１のテストパラメータによる処理が終了した後、第２のテストパラメータを選択して同じ手順で処理するテスト指令を生成するのもであった。しかし、本発明の一実施形態に係る半導体検査装置においては、テスト時間を短縮するために、例えば、第１のテストパラメータによるテストに成功したメモリセルブロックに対しては、次の第２のテストパラメータによるテスト対象から除外する指令を生成する。即ち、第２のテストパラメータによるテスト対象から第１のテストパラメータによるテストに成功したメモリセルブロックを除外して、第１のテストパラメータによるテストに失敗であったメモリセルブロックのみをテスト対象としたテスト指令を生成することを特徴とする。
【００３６】
かかるテスト指令を生成するために、主制御部２１には、テストエリア生成部３０のエリア生成部３４から、次のテストを実施すべきメモリセルブロックのアドレス情報及び次のテストパラメータによるテストから除外すべきメモリセルブロックのアドレス情報（以下、二つのアドレス情報をあわせてテストエリア情報という。）が伝達される。前記主制御部２１は、前記テストエリア情報と、入力されたテストプログラムに基づいて選択された次のテストパラメータとを基に、次のテスト対象メモリセルブロックを特定した次のテストパラメータによるテスト指令を生成し、ＭＵＴ１００に伝達する。前記伝達を受けたＭＵＴ１００は次のテストを実行する。この動作を最終テストパラメータまで繰り返し実施する。
【００３７】
前記テスト対象メモリセルブロックを特定するためには、ＭＵＴ１００のメモリセル及びメモリセルブロックのアドレス情報が必要であるが、該アドレス情報は、テストプログラムとともに入力され、データ記憶部２２に記憶される。従って、データ記憶部２２は、内部に前記アドレス情報を記憶するＭＵＴアドレスデータ記憶部２５を有する。
【００３８】
また、テストパラメータ毎のテスト結果は、ＭＵＴアドレスデータ記憶部２５に記憶されたＭＵＴ１００のアドレス情報とあわせて、ＭＵＴ１００のメモリセルブロック毎のテスト結果として主制御部２１に記憶される。エリア生成部３４から提供され、テストエリア情報に含まれる、次のテストパラメータによるテストから除外すべきメモリセルブロックのアドレス情報は、前回のテストパラメータによるテストにパスしたメモリセルブロックの情報である。従って、主制御部２１は、テストプログラムによって事前に提供されＭＵＴアドレスデータ記憶部２５に記憶されたＭＵＴ１００のアドレス情報を参照し、テストパラメータ毎に、テストにパスしたメモリセルブロックと失敗したメモリセルブロックのアドレスを記憶する。    
【００３９】
データ記憶部２２は、テストに使用する各種のデータを記憶する。データ記憶部２２は、入力部１０を通じて入力されたテストプログラムを記憶する検査データ記憶部２３と、製造に際して定められた正常範囲データを記憶する正常範囲データ記憶部２４及びＭＵＴのアドレス情報を記憶するＭＵＴアドレスデータ記憶部２５から構成される。
【００４０】
検査データ記憶部２３は、入力部１０を通じて入力された予め定められたテストプログラムデータを記憶する。前記テストプログラムデータは、内容的にはテストの際のテストパラメータとテスト手順に関するものである。
【００４１】
正常範囲データ記憶部２４は、製造工程において生じる不良を排除するために予め定められた所定範囲を示すデータ（以下、正常範囲データという。）を記憶する記憶部である。テストにおいては、ＭＵＴ１００の特性等が、結果として前記正常範囲データの範囲内に入れば該ＭＵＴ１００は良品と判断され、一方この範囲に入らなければ不良品とされる。前記正常範囲データは、テストプログラムに含まれて入力部１０を介して入力され、前記正常範囲データ記憶部２４に記憶される。
【００４２】
上述のとおり主制御部２１は、テストプログラムとテストエリア情報に基づいて、次のテストパラメータと対象メモリセルブロックのアドレス情報から成るテスト指令を生成する。テストが進行して事前に設定されたテストパラメータの全てについてテストが終了した場合、即ち、検査データ記憶部２３にテストすべき次のテストパラメータがない場合には、前記主制御部２１は、前記正常範囲データ記録部２４に記憶された正常範囲データと、該主制御部２１内部に記憶されたそれまでのテスト結果を比較する。前記テスト結果が所定の正常範囲内に入っていれば当該ＭＵＴ１００を良品と判断し、正常範囲内に収まらない場合は不良品と判断し、前記判断結果を出力部４０から出力する。また、表示部がある場合には、表示部に前記判定結果を表示する。
【００４３】
ＭＵＴ１００のアドレス情報は、テストにおいてパスしたメモリセルブロック（以下、パスメモリセルブロックという。）を特定し、パスメモリセルブロックデータとして記憶するために必要となる。データ記憶部２２のＭＵＴアドレスデータ記憶部２５は、テストプログラムとともに入力部１０から入力される前記アドレス情報を記憶する。
【００４４】
なお、図１においては、検査データ記憶部２３と正常範囲データ記憶部２４及びＭＵＴアドレスデータ記憶部２５を別個に設けているが、いずれもデータを記憶する役割を果たすものであり、一つの構成であってもよい。
【００４５】
テストエリア生成部３０は、ＭＵＴ１００からのテスト結果の伝達を受けて、テストに失敗したメモリセルの情報を記憶し、次のテストパラメータでテストすべきメモリセルを特定する情報を生成して、主制御部２１に伝達する役割を果たす。前記テストエリア生成部３０は、フェイルエリア情報生成部３１、フェイルエリア情報記憶消去制御部３２、フェイルメモリ３３及びエリア生成部３４から構成される。
【００４６】
フェイルエリア情報生成部３１は、ＭＵＴ１００から伝達されたテスト結果データを受けて、テストに失敗したメモリセルを含むメモリセルブロックの情報（以下、フェイルエリア情報という。）を生成してフェイルエリア情報記憶消去制御部３２に転送する。ＭＵＴ１００から伝達されるテスト結果は、テストが終了したメモリセルのアドレスデータとして伝達される。即ち、例えば特性検査において所定の電圧で読み出しを行った場合、読み出しできたメモリセルについては該メモリセルのアドレスデータが読み出しデータとともに出力される。従って、読み出しデータが伝達されないメモリセルについては、該メモリセルのアドレスデータも伝達されないことになる。その結果、アドレスデータが伝達されないメモリセルについては、テストが失敗したと判断される。本発明の一実施例においては、テストに失敗した前記メモリセルの情報を基に、前記フェイルエリア情報を生成することを特徴とする。
【００４７】
上述したようにテスト結果をメモリセルのアドレスデータで記憶するため、本発明の一実施形態においては、テストプログラムと供に入力されたＭＵＴ１００のアドレス情報（メモリセルブロックの情報を含む。）は、主制御部２１を介してフェイルエリア情報生成部３１に記憶される。このため、フェイルエリア情報生成部３１は、ＭＵＴ１００から伝達されたテスト結果を受け、内部に記憶しているＭＵＴ１００のアドレス情報を基にフェイルエリア情報を生成することが可能となる。フェイルエリア情報生成部３１は、生成した前記フェイルエリア情報をフェイルエリア情報記憶消去制御部３２に伝達する。
【００４８】
フェイルエリア情報記憶消去制御部３２は、フェイルエリア情報生成部３１で生成されたフェイルエリア情報を受け、該フェイルエリア情報をフェイルメモリ３３に記憶させる制御を行う。即ち、フェイルエリア生成部３１からのフェイルエリア情報を受け取ったフェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３に記憶された前回のテストパラメータによるテスト結果を参照し、今回のテストパラメータによるフェイルエリア情報との差分を抽出して差分データを生成する。フェイルメモリ情報記憶消去制御部３２は、前記差分データをフェイルエリア情報とともにエリア生成部３４に伝達する。
【００４９】
ここで、差分データは、前回テストに失敗したメモリセルブロックと今回テストに失敗したメモリセルブロックの差であるから、即ち今回のテストパラメータによるテストで初めてテスト成功となったメモリセルブロックのアドレス情報である。
【００５０】
差分データの抽出終了後、フェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３に対して前回のテストパラメータによるフェイルエリア情報を消去し、今回のテストパラメータによるフェイルエリア情報を記憶するよう指令する。即ち、上書処理を指令する。前記指令を受けたフェイルメモリ３３は、該フェイルメモリ３３内のフェイルアドレスメモリ空間（以下、ＦＡＭ空間という。）内に記憶された前回のテストパラメータによるフェイルエリア情報を消去し、今回のテストパラメータによるフェイルエリア情報を記憶する。従って、フェイルメモリ３３は、常にある一つのテストパラメータによるテストについてのフェイルエリア情報のみを記憶することになる。
【００５１】
フェイルメモリ３３は、テストにおける様々な情報を記憶するメモリであり、フェイルエリア情報記憶消去制御部３２の制御によって、上述したように、フェイルエリア情報を内部のＦＡＭ空間に記憶する。
【００５２】
エリア生成部３４は、上述したフェイルエリア情報記憶消去制御部３２から伝達される差分データを基に、次のテストパラメータによるテストから除外すべきメモリセルブロックの情報を生成する。前記エリア生成部３４には、テストプログラムとともに入力されたＭＵＴのアドレス情報が記憶されているため、前記差分データをテスト除外エリア情報として生成する。その上で、フェイルエリア情報記憶消去制御部３２から伝達されたフェイルエリア情報と前記テスト除外エリア情報とをあわせて、テストエリア情報を生成して主制御部２１に伝達する。
【００５３】
なお、図１においては、フェイルエリア情報記憶消去制御部３２とエリア生成部３４を別個に設けているが、統合して一つの構成としても良い。即ち、両者は、入力部１０からテストプログラムとともに入力されたメモリセルブロックのアドレス情報に基づいてデータを生成する点で同じ様な処理を行うため、一つにすることも可能である。
【００５４】
出力部４０は、テスト制御部２０内の主制御部２１から伝達されたテスト結果を、外部に出力する。主制御部２１は上述したように全てのテストパラメータによるテスト結果の集計と前記正常範囲データを比較して、所定の正常範囲内に入っているか否かを判定する。そして前記判定結果は、前記出力部４０を通して出力され、最終的な出荷の判定に供されることになる。
【００５５】
入力部１０は、例えばワークステーション程度の規模を具備したコンピュータシステムによって構築され、テストプログラムに示されたテスト条件を検査装置本体１のテスト制御部２０に伝達して初期設定を施す。テスト制御部２０は、この初期設定されたテストプログラムに従ってＭＵＴ１００をテストし、テスト結果を出力部４０から出力する。テストプログラムは、テスト目的によって異なるが、例えば、特性検査でメモリセルの電子量を測定する場合は、テスト読み出し電圧の範囲と初期値からのステップアップの幅等が設定される。また、テストプログラムとともに、良品、不良品を判定するための正常範囲データも同時に入力され、前記正常範囲データは、テスト制御部２０内の正常範囲データ記憶部２４に記憶される。テスト終了時に、主制御部２１は、前記正常範囲データ記憶部２４に記憶された正常範囲データと主制御部２１内に記憶された一連のテスト結果を照合し、ＭＵＴ１００が正常範囲内の特性を示すか否かを判定して良品、不良品の判定を下す。
【００５６】
また、前記テストプログラムと共に、ＭＵＴのアドレスデータも入力される。前記アドレスデータは、入力部１０を介して、フェイルエリア情報生成部３１、フェイルエリア情報記憶消去制御部３２、エリア生成部３４に記憶され、前記各部がフェイルエリア情報、差分データ、テストエリア情報を生成する場合に使用される。
【００５７】
上述したように入力部１０は、ワークステーション等のコンピュータシステムで構築され、図１においては操作性等を考慮して試験装置本体１と独立して設けられているが、これに限られるわけではなく、試験装置本体１内部に設置されてもよい。
【００５８】
テストヘッド５０は、試験時において、ＭＵＴ１００を検査装置本体１に電気的に接続し、検査装置本体1からのテスト指令をＭＵＴ１００に伝達する。
【００５９】
なお、本発明の一実施形態に係る半導体検査装置は、テストに失敗したＭＵＴのメモリセルのアドレスデータを基に上述したフェイルエリア情報を生成するが、全てのメモリセルのテスト結果をそのまま記憶する場合、テストパラメータが多岐にわたれば膨大な量になる。そこで、本発明の一実施形態に係る半導体検査装置の変形実施例として、前記テスト結果をメモリセルブロック単位で記憶することも可能である。
【００６０】
即ち、ＭＵＴ１００のメモリセルのアドレスは、ＭＵＴ１００のワード線とビット線により特定され、また、メモリセルブロックは例えばワード線０〜ｍ及びビット線０〜ｎがメモリセルブロック１のように決定されているため、メモリセルのアドレスによって、該メモリセルが含まれるメモリセルブロックは容易に特定される。従って、全てのメモリセルについてテスト結果を記憶するのではなく、フェイルエリア情報生成部３１において、テストに失敗したメモリセル（即ち、アドレスデータが伝達されないメモリセル）が属するメモリセルブロックについてフェイルエリアとしてテスト結果をメモリセルブロック単位で記憶するのである。かかる処理は、当該メモリセルブロックに含まれるメモリセルが一つでもテストに失敗した場合に実行される。従って、該メモリセルブロック内に含まれるメモリセルのすべてがテストに成功したメモリセルブロックについては、パスメモリセルブロック（以下、パスエリアという。）として処理される。記憶されるデータは膨大なため、かかるメモリセルブロック単位にデータを圧縮すれば、全てのメモリセルのアドレスデータ及び該メモリセルのテスト結果の合計に比して情報量として極めて少なくすることができる。そして、前記データは、上述したようにテストパラメータごとに書き換えられるため、記憶されるデータ量は極めて少なくて済む。
【００６１】
以上のような構成からなる本発明の一実施形態に係る半導体検査装置は、テスト結果の記憶に際して、連続するテストにおいて前回のテストパラメータによるテスト結果を消去して今回のテストパラメータによるテスト結果を記憶する（即ち、上書して記憶する。）ため、常に一つのテストパラメータによるテスト結果であって、テストに失敗したメモリセルを含むメモリセルブロック単位のアドレス情報を記憶することを特徴とする。更に、テストパラメータを変えながら連続して同一のテスト処理を行う場合に、記憶した前回のテスト結果を基に、新たに今回のテストパラメータによるテストに成功したメモリセルブロックを、以後のテスト対象から除外処理して、テスト時間を短縮できることを特徴とする。以下、前記除外処理について図を用いながら説明する。
【００６２】
図２は、本発明の一実施形態に係る半導体検査装置におけるメモリセルブロックの除外処理を示す模式図である。説明をわかり易くするため、ＭＵＴ１００のブロック構成及び半導体検査装置のＦＡＭ空間のアドレスをそれぞれ縦４列横４列の構成として例示している。説明をわかりやすくするために、ＭＵＴ１００のアドレスをＷ０Ｂ０乃至Ｗ３Ｂ３とし、ＦＡＭ空間のアドレスをＸ０Ｙ０乃至Ｘ３Ｙ３と表示している。本発明ではＦＡＭ空間の空きエリアを使用しているため、ＦＡＭ空間はＭＵＴ１００と同数のアドレス空間を有する必要はなく、従って実際には、左右のエリア数は異なる場合がある。図２において、図２に向かって左側がＭＵＴ１００のメモリセルブロックのエリア構成を示し、右側が半導体検査装置１のフェイルメモリ３３のＦＡＭ空間をＸＹアドレス空間として示した図である。
【００６３】
図１の入力部１０を介してテスト制御部２０内に設けられたデータ記憶部２２内の検査データ記憶部２３に記憶されたテストプログラムは、主制御部２１によってパラメータごとのテスト手順を示すテスト指令として生成され、ＭＵＴ１００に伝達される。図２において、図２に向かって左上のブロックエリアの図は、前記テスト指令の内容を示すもので、テスト開始直後の第１パラメータによるテスト手順を示している。
【００６４】
このテスト指令によれば、テストは最上段の列の左側のメモリセルブロックＷ０Ｂ０から始められ、順次Ｗ０Ｂ１、Ｗ０Ｂ２、Ｗ０Ｂ３がテストされる。前記最上段の列の最終メモリセルブロックＷ０Ｂ３がテスト終了した場合、第２段の列の左側のメモリセルブロックＷ１Ｂ０に移行し、該列の最終メモリセルブロックＷ１Ｂ３まで終了した場合、第３段の列の左側のメモリセルブロックＷ２Ｂ０に移行し、以下同じ手順で最終メモリセルブロックＷ３Ｂ３までテストする。図２において、矢印で現されているのがテスト手順に該当する。
【００６５】
前記テスト指令によってＭＵＴ１００内のテストが行われ、テスト結果が上述したようにテストエリア生成部３０のフェイルエリア情報生成部３１に伝達される。テスト結果は、フェイルエリア情報生成部３１でフェイルエリア情報として生成されてフェイルエリア情報記憶消去制御部３２に転送される。フェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３に記憶された前回のテストパラメータによるテスト結果を参照し、今回のテストパラメータによるフェイルエリア情報との差分を抽出して差分データを生成する。前記差分データは、フェイルエリア情報記憶消去制御部３２から、エリア生成部３４に伝達される。一方、フェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３に対して前回のテストパラメータによるフェイルエリア情報を消去し、今回のテストパラメータによるフェイルエリア情報を、空き空間に記憶するように指令する。図２においては、フェイルメモリ３３のアドレスＸ１Ｙ２に記憶するように指令する例を示している。フェイルメモリ３３は、前回のテストの置けるフェイルエリア情報があれば、該フェイルエリア情報を消去し、今回のフェイルエリア情報をアドレスＸ１Ｙ２に記憶する。即ち、上書き処理する。また、前回のテストにおけるフェイルエリア情報がなければ（即ち、最初のテストの場合。）、フェイルエリア情報をそのまま記憶する。エリア生成部３４は、フェイルエリア情報記憶消去制御部３２から伝達された差分データを、テスト除外エリア情報として生成する。前記データに表されるメモリセルブロックは、直前のテストでパスしたメモリセルブロックであり、次のパラメータによるテストを行わなくてもその特性が把握されたメモリセルである。図２右上の半導体検査装置のフェイルメモリのエリアの図は、フェイルエリア情報を記憶した状況を示す図である。
【００６６】
図２左上のブロックエリア図において、メモリセルブロックＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２は、第１テストパラメータによるテストにパスしている。従って、図２右上の半導体検査装置の指令されたＦＡＭ空間の空き空間の一つであるＸ１Ｙ２に、今回のテストパラメータによるフェイルエリア情報が記憶される。ＦＡＭ空間の黒く塗りつぶされている空間は、他の情報が記憶されている空間である。本発明においては、フェイルメモリのＦＡＭ空間の空きエリアを利用して記憶する。
【００６７】
エリア生成部３４は、フェイルエリア情報記憶消去制御部３２から伝達された差分データを基に、次のテストパラメータによるテストから除外するメモリセルブロックをテスト除外エリア情報として生成し、フェイルエリア情報記憶消去制御部３２から伝達されたフェイルエリア情報とあわせて、テストエリア情報として主制御部２１に伝達する。
【００６８】
前記テストエリア情報を受けた主制御部２１は、次のテストを行う第２テストパラメータを選択し、前記テストエリア情報に基づいて第２テストパラメータによるテスト手順をテスト指令として生成し、ＭＵＴ１００に伝達する。図２左下のブロックエリア図は、前記テスト指令の内容を示すものである。前記テスト指令によれば、前回の第１テストパラメータによるテストにパスしたメモリセルブロックＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２は、テストを除外するように設定されている。即ちテスト指令において、メモリセルブロックＷ１Ｂ１に続いて、メモリセルブロックＷ１Ｂ２を除外してメモリセルブロックＷ１Ｂ３をテストするように設定され、メモリセルブロックＷ２Ｂ１、Ｗ３Ｂ２についても同様に除外するように設定されている。従って、このテスト指令を受けたＭＵＴ１００においては、前記メモリセルブロックＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２はテストされず、第２テストパラメータによるテストは、３つのメモリセルブロックが除外されるため、１３のメモリセルブロックについてテストされることになる。
【００６９】
上述した手順で第３テストパラメータによるテスト、第４テストパラメータによるテストという順にテストされ、最終テストパラメータに至るまで上述した手順が繰り返される。最終テストパラメータによるテストが行われると、主制御部２１に記憶された一連のテストデータと、データ記憶部２２内の正常範囲データ記憶部２４に記憶された正常範囲データとの照合が行われ、ＭＵＴ１００が良品であるか不良品であるかが判定される。
【００７０】
以上の動作によってＭＵＴ１００のテスト時間を短縮することができるが、本発明の一実施例に係る半導体検査装置１によるテスト時間削減効果について図を基に説明する。図３は、本発明の一実施形態に係る半導体検査装置１による電子量測定テストの模式図である。テスト方法をわかり易く説明するために、図３においては、ＭＵＴ１００のメモリセルをブロック単位で模式的に縦４個×横４個の配列のアドレス空間として示している。又、説明上メモリセルブロックを便宜的にＷ０Ｂ０からＷ３Ｂ３と表示している。また、図４は、図３におけるフローティングゲートの電子量測定結果の分布図である。図４において横軸の単位は、フローティングゲートに印加される電圧（Ｖ）であり、縦軸は、１６個のメモリセルブロックのうち「読み出し成功」したメモリセルブロックの個数である。
【００７１】
図３における本発明の一実施形態に係る半導体検査装置１によるメモリセル特性検査テストの概要を説明する。該テストの実施方法は、上述した半導体検査装置によるＭＵＴ１００のメモリセルのフローティングゲートの電子量測定と同様である。所定の電圧をフローティングゲートに印加し、メモリセルブロック毎に全てのメモリセルにデータを書き込み、その上で読み出すテストを繰り返す。一つのテストパラメータによって、メモリセルブロックＷ０Ｂ０からＷ３Ｂ３までテストする。読み出しできたメモリセルは、「読み出し成功」、読み出しできなかったメモリセルは、「読み出し失敗」とされる。
【００７２】
ここでテスト結果は、図１のＭＵＴ１００からテストエリア生成部３０内のフェイルエリア情報生成部３１に伝達される。前記テスト結果は、ＭＵＴ１００のアドレス情報に基づくメモリセルごとのデータであり、「読み出し成功」したＭＵＴ１００のメモリセルのアドレス情報及び「読み出し失敗」したＭＵＴ１００のメモリセルのアドレス情報がもたらされる。テストに失敗したメモリセルのアドレス情報を受け取ったフェイルエリア情報生成部３１は、該メモリセルが属するメモリセルブロックについて、テスト失敗メモリセルブロック（以下、フェイルエリアという。）として処理する。かかる処理は、当該メモリセルブロックに属するメモリセルが一つでもテストに失敗した場合に実行される。フェイルエリア情報生成部３１は、全てのメモリセルのテスト結果に基づいて前記処理を行い、テストに失敗したメモリセルブロックの情報であるフェイルエリア情報を生成してフェイルメモリ３３に伝達する。
【００７３】
この流れを図３及び図４において説明する。図３においては、テストに成功したメモリセルブロック（「読み出し成功」）が黒色で表示され、失敗したメモリセルブロック（「読み出し失敗」）が濃い灰色で表示され、テストを除外されたメモリセルブロック（「読み出し除外」）が白抜きで表示される。また、図４において座標軸における黒丸は、各読み出し電圧においてテストにパスしたメモリセルブロック数である。
【００７４】
図３において、図１の主制御部２１は、検査データ記憶部２３に記憶されたテストプログラムに従って、まず第１のテストパラメータである１Ｖの読み出し電圧の印加とテストすべきメモリセルブロックを選択してテスト指令を生成し、ＭＵＴ１００に伝達する。この場合、テストすべきメモリセルブロックの選択については、スタート段階であるためエリア生成部３４が生成するテストエリア情報が存在しないため、全てのメモリセルブロックがテスト対象として選択される。
【００７５】
図１のＭＵＴ１００は、主制御部２１からの前記テスト指令に基づいてテストされて、テスト結果をフェイルエリア情報生成部３１に伝達する。テストパラメータ１Ｖの場合（図３上段左の図）、ＭＵＴ１００の全てのメモリセルブロックが「読み出し失敗」であったことを示している。
【００７６】
テスト結果を受けたフェイルエリア情報生成部３１は、テストプログラムと共に入力されたＭＵＴ１００のアドレス情報に基づき、上述したフェイルエリア情報を生成してフェイルエリア情報記憶消去制御部３２に伝達する。テストパラメータ１Ｖの場合（図３上段左の図）、ＭＵＴ１００のメモリセルブロックＷ０Ｂ０乃至Ｗ３Ｂ３は全て「読み出し失敗」であったため、フェイルエリア情報生成部３１は、エリアの全てが「読み出し失敗」であった旨のフェイルエリア情報を生成する。
【００７７】
フェイルエリア情報記憶消去制御部３２は、前記フェイルエリア情報と、フェイルメモリ３３に記憶された前回テストパラメータによるフェイルエリア情報とを照合して、差分データを生成してエリア生成部３４に伝達する。テストパラメータ１Ｖの場合（図３上段左の図）、全てのエリアが１Ｖで「読み出し失敗」であった旨が記憶される。また、直前の記憶ヒストリーがないため、差分データは全てのエリアの情報となる。
【００７８】
エリア生成部３４は、前記差分データを基に次にテストを行うべきテストエリア情報を生成して主制御部２１に伝達する。テストパラメータ１Ｖの場合（図３上段左の図）、ＭＵＴ１００のメモリセルブロックＷ０Ｂ０乃至Ｗ３Ｂ３全てが包含されるテストエリア情報となる。
【００７９】
前記テストエリア情報を受け取った主制御部２１は、テストパラメータ１Ｖにおいて全てのメモリセルブロックＷ０Ｂ０乃至Ｗ３Ｂ３が「読み出し失敗」であった旨を内部に記憶する。前記記憶状態は、図４において読み出し電圧１Ｖで「読み出し成功」メモリセルが０個として表示される。主制御部２１は、検査データ記憶部２３を参照し、前記テストエリア情報を基に、次のテストパラメータである２Ｖの読み出し電圧と、テストすべきメモリセルブロック情報からなるテスト指令を生成して、ＭＵＴ１００に伝達する。テストパラメータ１Ｖにおいては、全てのメモリセルブロックが失敗しているため、テスト除外するメモリセルブロックは０個である。従って、テストパラメータ２Ｖによるテストにおいては、全てのメモリセルブロックがテスト指令に含まれる。
【００８０】
前記テスト指令を受けたＭＵＴ１００は、テスト結果をフェイルエリア情報生成部３１に伝達する。図３においては、テストパラメータ２ＶによるテストにおいてＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２の３個のメモリセルブロックがテストに成功している（図３上段中央の図）。従って、フェイルエリア情報生成部３１は、当該メモリセルブロックを除くメモリセルブロックについてのフェイルエリア情報を生成してフェイルエリア情報記憶消去制御部３２に伝達する。
【００８１】
フェイルエリア情報記憶消去制御部３２は、前記フェイルエリア情報をフェイルメモリ３３の空きエリアに記憶させる制御を行う。この際、前回のテストパラメータによるフェイルエリア情報を上書して記憶するように制御する。また、記憶した前回のフェイルエリア情報を参照して差分データを生成し、エリア生成部３４に伝達する。テストパラメータ２Ｖの場合（図３上段中央の図）、ＭＵＴ１００のアドレスＷ１Ｂ２とＷ２Ｂ１及びＷ３Ｂ２が、２Ｖで「読み出し成功」であった旨が記憶される。また、直前のフェイルエリア情報を参照して差分データを生成するが、該差分データはＭＵＴ１００のアドレスＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２以外の１３メモリセルブロックに対応するエリア情報となる。
【００８２】
エリア生成部３４は、前記差分データを基に次にテストを行うべきテストエリア情報を生成して主制御部２１に伝達する。テストパラメータ２Ｖの場合（図３上段中央の図）、ＭＵＴ１００のアドレスＷ１Ｂ２とＷ２Ｂ１及びＷ３Ｂ２を除いた１３個のメモリセルブロックのフェイルエリア情報とアドレスＷ１Ｂ２とＷ２Ｂ１及びＷ３Ｂ２のテスト除外エリア情報とから成るテストエリア情報となる。
【００８３】
前記テストエリア情報を受けた主制御部２１は、テストパラメータ２Ｖにおいて、ＭＵＴ１００のアドレスＷ１Ｂ２とＷ２Ｂ１及びＷ３Ｂ２を除いた１３個のメモリセルブロックが「読み出し失敗」であった旨を内部に記憶する。この記憶状態は、図４において、読み出し電位２Ｖにおいて「読み出し成功」のメモリセルが３個として表示される。また、主制御部２１は、テストエリア情報のテスト除外エリア情報を基に、次のテストパラメータである３Ｖの読み出し電圧と、テストすべきメモリセルブロック情報からなるテスト指令を生成して、ＭＵＴ１００に伝達する。テストパラメータ２Ｖにおいては、１３個のメモリセルブロックが失敗しているため、テスト除外するメモリセルブロックは３個である。従って、テスト指令において、テストパラメータ３Ｖでテストすべき１３個のメモリセルブロックが指定される。
【００８４】
更にテストパラメータを順次変えながら、同様の手順でテストが続けられるが、テストパラメータ３Ｖにおいては、テストの結果新たにＭＵＴ１００のアドレスＷ０Ｂ０、Ｗ０Ｂ２、Ｗ１Ｂ０、Ｗ２Ｂ２、Ｗ３Ｂ３の５個のメモリセルブロックが「読み出し成功」し、事前にＷ１Ｂ２、Ｗ２Ｂ１、Ｗ３Ｂ２の３個のメモリセルブロックがテストを除外されているため、「読み出し成功」の５個のメモリセルブロックが黒色で表示され、テストを除外する３個のメモリセルブロックが白抜きで表示される（図３上段右の図）。
【００８５】
テストパラメータ３Ｖに続いて、テストパラメータ４Ｖで同様にテストが行われるが、このテストにおいては、既にテストに成功しているメモリセルブロックに対しては、テストを除外するテスト指令が出される。具体的には、Ｗ０Ｂ０、Ｗ０Ｂ２、Ｗ１Ｂ０、Ｗ１Ｂ２、Ｗ２Ｂ１、Ｗ２Ｂ２、Ｗ３Ｂ２、Ｗ３Ｂ３の８個のメモリセルブロックがテストを除外するように指令される。従って、残りの８個のメモリセルブロックについてテスト指令が出され、テストの結果新たに６個のメモリセルブロックがテストに成功している。具体的にはテストパラメータ４Ｖにおいては、テストの結果新たにＭＵＴ１００のアドレスＷ０Ｂ３、Ｗ１Ｂ１、Ｗ２Ｂ０、Ｗ２Ｂ３、Ｗ３Ｂ０、Ｗ３Ｂ１がテストに成功している。この結果ＭＵＴのアドレスＷ０Ｂ１とＷ１Ｂ３のメモリセルブロックがテストに失敗している。図３においては、新たにテストに成功した６個のメモリセルブロックが黒色で、失敗した２個のメモリセルブロックが濃い灰色で表示され、事前に除外するように設定された残りの８個のメモリセルブロックは白抜きで表示されている（図３下段左の図）。
【００８６】
テストパラメータ４Ｖに続いて、テストパラメータ５Ｖでテストが行われる。この場合、テストパラメータ４Ｖにおいてテストを除外するように設定された８個のメモリセルブロックに加えて、テストパラメータ４Ｖで新たにパスしたメモリセルブロック６個がテストを除外するように設定されるため、テストを除外するメモリセルブロックは１４個となり、テストが行われるのは、Ｗ０Ｂ１、Ｗ１Ｂ３の２個のメモリセルブロックとなる。テストパラメータ５Ｖによるテストの結果、前記の２個のメモリセルブロックが新たにテスト成功したため、「読み出し成功」メモリセルブロックとして黒色で表示されている（図３下段中央の図）。
【００８７】
続いて入力されたテストプログラムによれば、テストパラメータ６Ｖでテストが行われることとなるが、テストパラメータ５Ｖまでの一連のテストによって、既に全てのメモリセルブロックがテストにパスしているため、全てのメモリセルブロックに対してテストを除外する指示が出され、テストが行われない結果となる（図３下段右の図）。
【００８８】
上述したテストパラメータ３Ｖ乃至６Ｖのテスト結果は、図４においては、３Ｖで「読み出し成功」メモリセルブロックが５個、４Ｖで６個、５Ｖで２個、６Ｖで０個として表示される。
【００８９】
以上のテスト処理に係る時間について、図３を基に説明する。テスト開始段階であるテストパラメータ１Ｖにおいては、テストを除外されるメモリセルブロックが存在しないため、全てのメモリセルブロックについてテストを行うことになる。一つのメモリセルブロックに対して書き込み読み出しする時間をＡ秒(ｓｅｃ)と表した場合、Ｒｅａｄ  Ｔｉｍｅは、１６のメモリセルブロックに対して同じ動作を繰り返し行うため、Ａ×１６(ｓｅｃ)掛かる（図３上段左の図）。
【００９０】
続いてテストパラメータ２Ｖによるテストにおいては、テストパラメータ１Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが０個であるため、テストを除外されるメモリセルブロックはない。従って、全てのメモリセルブロックに対してテストが行われるため、Ｒｅａｄ  Ｔｉｍｅは、Ａ×１６(ｓｅｃ)掛かる（図３上段中央の図）。
【００９１】
テストパラメータ３Ｖによるテストにおいては、テストパラメータ２Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが３個であるため、テストを除外されるメモリセルブロックが３個あるため、１６−３＝１３個のメモリセルブロックに対してテストが行われる。従って、Ｒｅａｄ  Ｔｉｍｅは、Ａ×１３(ｓｅｃ)掛かる（図３上段右の図）。
【００９２】
テストパラメータ４Ｖによるテストにおいては、テストパラメータ３Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが５個であるため、テストを除外されるメモリセルブロックが３＋５＝８個あり、１６−８＝８個のメモリセルブロックに対してテストが行われる。従って、Ｒｅａｄ  Ｔｉｍｅは、Ａ×８(ｓｅｃ)掛かる（図３下段左の図）。
【００９３】
テストパラメータ５Ｖによるテストにおいては、テストパラメータ４Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが６個であるため、テストを除外されるメモリセルブロックが３＋５＋６＝１４個あり、１６−１４＝２個のメモリセルブロックに対してテストが行われる。従って、Ｒｅａｄ  Ｔｉｍｅは、Ａ×２(ｓｅｃ)掛かる（図３下段中央の図）。
【００９４】
テストパラメータ６Ｖによるテストにおいては、テストパラメータ５Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが２個であるため、テストを除外されるメモリセルブロックが３＋５＋６＋２＝１６個となり、全てのメモリセルブロックがテストを除外されることになり、テストは行われない。従って、Ｒｅａｄ  Ｔｉｍｅは、Ａ×０(ｓｅｃ)掛かる（図３下段右の図）。
【００９５】
以上の結果、本発明の一実施形態に係る半導体検査装置においては、一連のテストに掛かる時間は、Ｒｅａｄ  Ｔｉｍｅ＝（Ａ×１６＋Ａ×１６＋Ａ×１３＋Ａ×８＋Ａ×２＋Ａ×０）ｓｅｃ＝Ａ×５５(ｓｅｃ)掛かることになる。図５で示した半導体検査装置による同一のテストが、Ｒｅａｄ  Ｔｉｍｅ＝Ａ×９６(ｓｅｃ)掛かることと比較して、飛躍的に短縮できる。
【００９６】
実際のテストにおいては、上述したように０Ｖから１０Ｖまで０．１Ｖ刻みでテストパラメータが設定されるため、本発明の一実施形態による効果は非常に大きなものがあり、テスト時間の短縮に貢献できる。
【００９７】
本発明の一実施形態に係る半導体検査装置１の効果は、テストパラメータを変えながら同じ動作を繰り返すテストにおいて、テスト途中のある時点でテストに成功したメモリセルブロックについては、以後のテスト対象から除外するため、テストパラメータが増加すればするほど、顕著になる。また、テスト対象となるメモリセルが増えれば増えるほど、繰返し行う動作が増加することから、本発明の一実施形態に係る半導体検査装置１の優位性が際立つ。
【００９８】
上述のように、本発明の一実施形態に係る半導体検査装置１においては、半導体検査装置１内のフェイルメモリ３３のＦＡＭ空間の空きエリアを利用して、各メモリセルが所定のテストパラメータによるテストに成功したか失敗したかを記憶する。この際、前記記憶するデータはテストに失敗したメモリセルブロックのアドレス情報だけである。また、前記記憶したデータは、テストパラメータごとに書き換えて記憶されるため、記憶するデータ量は非常に少なくて済む。更に、あるテストパラメータによるテストに成功したメモリセルブロックについては、一連のテストにおいて以降のテストパラメータによるテストから除外するため、テスト時間の短縮が可能になる。本発明の一実施形態に係る半導体検査装置においては、検査装置内部にテスト結果を記憶するための新たなメモリを設ける必要がなく、従って、テスト対象となるＭＵＴ１００が変わる都度、検査装置内部に設けた前記メモリを変更することなく効率的にテストが行え、且つテスト時間の短縮が可能になる。
【実施例１】
【００９９】
本発明の一実施形態に係る半導体検査装置は、入力するテストプログラムを変更することで、各種のテストに対応することができる。本発明の第2の実施形態に係る半導体検査装置１は、メモリセルのアクセス時間検査のテスト時間を短縮する例である。
【０１００】
アクセス時間検査とは、所定の閾値電位で、「０」又は「１」データをメモリセルに対して印加し、メモリセルのアクセス時間を測定して、ＭＵＴ１００全体で所定の範囲内の分布を示すか否かにより、製品として出荷できるか否かを検査するものである。
【０１０１】
本発明の第２の実施形態に係る半導体検査装置１の構成は、一実施形態における半導体検査装置１の構成と同様であるので、説明は省略する。本実施形態においても、ＭＵＴ１００に与えるテストパラメータを変化させながら所定の処理を繰り返すテストにおいて、あるテストパラメータによるテストに成功したメモリセルブロックについては、以後のテストパラメータによるテストから除外して、テスト時間を短縮することを特徴とする。前記除外は、テストパラメータによるテストに失敗したメモリセルを含むメモリセルブロックをフェイルエリア情報としてフェイルメモリのＦＡＭ空間の空きエリアを利用して記憶し、記憶した前回のテストパラメータにおけるフェイルエリア情報と、今回のテストパラメータにおけるフェイルエリア情報との差分データに基づいて、次のテストパラメータによるテストにおいてテスト対象から除外する制御を行う。この制御は本発明の一実施形態における制御と同様である。
【０１０２】
アクセステストは、ＭＵＴ１００の全てのメモリセルに対して、所定の閾値電圧で書込みを行い、所定の読み出し電圧を持って所定時間内に読み出しできるか否かで行われる。具体的には、所定の閾値電圧で書き込んだ後、読み出し所要時間をテストパラメータとし、例えば１０ｎｓから１０ｎｓまで１０ｎｓ刻みで設定して読み出しを行う。一般的に全てのメモリセルが２０ｎｓから８０ｎｓの範囲でアクセスできればテスト合格とされ、一部のメモリセルが１００ｎｓ以内で読み出しできない場合、失敗とされる。
【０１０３】
まず、所定の閾値電圧でＭＵＴ１００の全てのメモリセルに対して書込みが行われる。テストは、図１の主制御部２１において、テスト指令が生成されてＭＵＴ１００に伝達されることで開始される。検査データ記憶部２３に記憶されたテストプログラムとエリア生成部３４からのテストエリア情報及びＭＵＴアドレスデータ記憶部２５のアドレス情報に基づき、主制御部２１において、第１テストパラメータが１０ｎｓであり、テスト対象メモリセルブロックが全てのメモリセルブロックというテスト指令が生成され、ＭＵＴ１００に伝達される。
【０１０４】
ＭＵＴ１００において、全てのメモリセルに対して所定の読み出し電圧が１０ｎｓ間印加され、読み出しできるかテストが行われる。テスト結果はテストエリア生成部３０のフェイルエリア情報生成部３１に伝達される。
【０１０５】
フェイルエリア情報生成部３１は、前記テスト結果を受けて、第１テストパラメータ１０ｎｓでテストに失敗したメモリセルのアドレス情報と、ＭＵＴのアドレス情報を基に、前記テストに失敗したメモリセルが含まれるメモリセルブロックのアドレス情報を、フェイルエリア情報として生成してフェイルエリア情報記憶消去制御部３２に伝達する。
【０１０６】
フェイルエリア情報を受けたフェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３のＦＡＭ空間に記憶された前回のテストパラメータにおけるフェイルエリア情報を参照して今回のテスト結果によるフェイルエリア情報と照合し、差分データを生成する。前記差分データは、今回のテストパラメータにおいて初めてテストに成功したメモリセルブロックのデータである。第１テストパラメータ１０ｎｓによるテストにおいては前記ＦＡＭ空間に記憶された前回のテストパラメータによるフェイルエリア情報はないため、そのまま差分データとして生成されることになる。生成された前記差分データは、フェイルエリア情報記憶消去制御部３２からエリア生成部３４に伝達される。
【０１０７】
エリア生成部３４は、前記差分データを基に次にテストを行うべきテストエリア情報を生成して主制御部２１に伝達する。
【０１０８】
主制御部２１は、エリア生成部３４から伝達された前記テストエリア情報と、データ記憶部２２の検査データ記憶部２３に記憶されたテストプログラムを基に、第２テストパラメータ２０ｎｓと、テスト対象とするメモリセルブロックのアドレス情報からなるテスト指令を生成して、ＭＵＴ１００に伝達する。
【０１０９】
ＭＵＴ１００において、全てのメモリセルに対して所定の読み出し電圧が２０ｎｓ間印加され、読み出しできるかテストが行われる。テスト結果はテストエリア生成部３０のフェイルエリア情報生成部３１に伝達される。
【０１１０】
フェイルエリア情報生成部３１は、前記テスト結果を受けて、第２テストパラメータ２０ｎｓでテストに失敗したメモリセルのアドレス情報と、ＭＵＴのアドレス情報を基に、前記テストに失敗したメモリセルが含まれるメモリセルブロックのアドレス情報を、フェイルエリア情報として生成してフェイルエリア情報記憶消去制御部３２に伝達する。
【０１１１】
フェイルエリア情報を受けたフェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３のＦＡＭ空間に記憶された第１テストパラメータ１０ｎｓにおけるフェイルエリア情報を参照して今回のテスト結果によるフェイルエリア情報と照合し、差分データを生成する。前記差分データは、今回のテストパラメータ２０ｎｓにおいて初めてテストに成功したメモリセルブロックのデータである。生成された前記差分データは、フェイルエリア情報記憶消去制御部３２からエリア生成部３４に伝達される。
【０１１２】
エリア生成部３４は、前記差分データを基に次にテストを行うべきテストエリア情報を生成して主制御部２１に伝達する。
【０１１３】
以後上記の流れを検査データ記憶部２３に記憶されたテストプログラムの最後のテストパラメータ１００ｎｓによるテストまで繰り返す。最後のテストパラメータ１００ｎｓによるテストが終了した場合、即ち、検査データ記憶部２３に記憶されたテストプログラムを参照して次のテストパラメータがない場合、主制御部２１は、正常範囲データ記録部２４に記憶された正常範囲データと、該主制御部２１内部に記憶されたそれまでのテスト結果を比較する。前記テスト結果が所定の正常範囲内に入っていれば当該ＭＵＴ１００を良品と判断し、正常範囲内に収まらない場合は不良品と判断し、前記判断結果を出力部４０から出力する。また、表示部がある場合には、表示部に前記判定結果を表示する。
【０１１４】
上述したアクセステストにおいても、本発明の一実施形態に係る半導体検査装置によってテスト時間の短縮を図ることができる。本発明の一実施形態に係る半導体検査装置においては、更に消去時間及び書込み時間のコマンドタイミングをテストパラメータとしてテストする場合においても、同様の効果を得ることができる。
【０１１５】
かかる効果は、本発明の一実施形態における半導体検査装置が、一連の連続するテストにおいて、あるテストパラメータによるテストにパスしたメモリセルブロックを、次のテストパラメータによるテストから除外する手段を有することによる。従って、一連の連続するテストにおいて、テストパラメータが増えれば増えるほど、その効果は顕著となる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の一実施形態に係る半導体検査装置の概略構成図である。
【図２】本発明の一実施形態に係る半導体検査装置におけるメモリセルブロックのスキップを示す模式図である。
【図３】本発明の一実施形態に係る半導体検査装置による電子量測定テストの模式図である。
【図４】図３に示す本発明の一実施形態に係る半導体検査装置によるフローティングゲートの電子量測定結果の分布図である。
【図５】半導体検査装置による電子量測定テストの模式図である。
【図６】図５に示す半導体検査装置によるフローティングゲートの電子量測定結果の分布図である。
【符号の説明】
【０１１７】
１：検査装置本体
１０：入力部
２０：テスト制御部
２１：主制御部
２２：データ記憶部
２３：検査データ記憶部
２４：正常範囲データ記憶部
２５：ＭＵＴアドレスデータ記憶部
３０：テストエリア生成部
３１：フェイルエリア情報生成部
３２：フェイルエリア情報記憶消去制御部
３３：フェイルメモリ
３４：エリア生成部
４０：出力部
５０：テストヘッド
１００：被検査半導体メモリＭＵＴ
【図１】
2008077737.tif 000003
【図４】
2008077737.tif 000004
【図６】
2008077737.tif 000005
【図２】
2008077737.tif 000006
【図３】
2008077737.tif 000007
【図５】
2008077737.tif 000008
【手続補正書】
【提出日】平成19年12月6日(2007.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力されたテストプログラムを記憶し、被検査半導体装置に対するテスト指令を生成するテスト制御部と、
前記被検査半導体装置から伝達される第１のテスト結果に基づいて第２のテスト結果を生成して記憶し、且つ、次回のテスト指令を生成するための情報を生成するテストエリア生成部と、を有する半導体検査装置であって、
前記テスト制御部は、データ記憶部と主制御部とから構成され、
前記主制御部は、前記データ記憶部に記憶されたテストプログラムと前記テストエリア生成部から伝達されるテスト対象とするメモリセルブロックの情報に基づいて次のテスト指令を生成して前記被検査半導体装置に伝達し、
前記テストエリア生成部は、フェイルエリア情報生成部と、フェイルエリア情報記憶消去制御部と、フェイルメモリと、エリア生成部とから構成され、
前記フェイルエリア情報生成部は、被検査半導体装置から伝達される前記第１のテスト結果に基づいて前記第２のテスト結果を生成して前記フェイルエリア情報記憶消去制御部に伝達し、
前記フェイルエリア情報記憶消去制御部は、前記第２のテスト結果と前記フェイルメモリに記憶させた前回テスト時の第２のテスト結果との差分情報を生成して前記第２のテスト結果と共に前記エリア生成部に伝達し、且つ、前記フェイルメモリの空きエリアに前記第２のテスト結果を保存する指令を生成して伝達し、
前記フェイルメモリは、前記指令に基づいて前記第２のテスト結果を保存し、
前記エリア生成部は、前記差分情報に基づいて以後のテスト対象から除外するメモリセルブロックの情報を生成して前記第２のテスト結果と共に前記主制御部に伝達することを特徴とする半導体検査装置。
【請求項２】
前記第１のテスト結果は、メモリセル単位のテスト結果であり、
前記第２のテスト結果は、メモリセルブロック単位でのテスト結果であることを特徴とする請求項１記載の半導体検査装置。
【請求項３】
前記第２のテスト結果においては、メモリセルブロックに含まれる複数のメモリセルの少なくとも一つがテストに失敗した場合には、該メモリセルブロックがテストに失敗したメモリセルブロックとして取り扱われることを特徴とする請求項１記載の半導体検査装置。
【請求項４】
前記フェイルエリア情報記憶消去制御部は、前記エリア生成部と統合されて一つの構成となっており、
前記第２のテスト結果と前記フェイルメモリの空きエリアに記憶させた前回テスト時の第２のテスト結果との差分情報を生成して前記第２のテスト結果と共に前記主制御部に伝達し、且つ、前記フェイルメモリの空きエリアに前記第２のテスト結果を上書き保存する指令を生成して伝達することを特徴とする請求項１記載の半導体検査装置。
【請求項５】
前記フェイルメモリに記憶される第２のテスト結果はテストパラメータの一の値でのテスト実行ごとに上書き保存されることを特徴とする請求項１記載の半導体検査装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査試験に使用する半導体検査装置に関し、特にフェイルメモリを有する半導体検査装置に関する。
【背景技術】
【０００２】
半導体装置の出荷段階で行われる特性評価検査においては、半導体検査装置にセットされた被検査半導体メモリ（以下、ＭＵＴと記す。）に対して、前記半導体検査装置からテストプログラムを変えながらＭＵＴの同じエリアに対して何度も同じ動作を行う手法が採られてきた。例えば、読み出し電圧を全てのエリアに対して印加し、前記印加する電圧を小刻みにステップアップさせながら同じテストを繰返し行いメモリセルの特性を検査する等である。
【０００３】
しかし、半導体装置の大容量化に伴い、全検査に占める特性評価検査の割合が増加し、条件を変えながら同じ動作を行う回数自体も飛躍的に増加しておりテスト検査の所要時間の増大を招いている。そこで特許文献１に示されるように、半導体検査装置内にＭＵＴがもつメモリセルブロック数に対応する記憶容量を持つ新たなメモリを設ける試みがなされている。しかし、かかる方法によっては、ＭＵＴ毎にメモリセルブロック数が異なりその都度対応するメモリを設置する必要があり、効率的ではない。
【０００４】
【特許文献１】特開2000-100196号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体装置の検査において、半導体検査装置内部に新たなメモリを設けることなく、検査時間を大幅に短縮できる半導体検査装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態においては、入力されたテストプログラムを記憶し、被検査半導体装置に対するテスト指令を生成するテスト制御部と、前記被検査半導体装置から伝達される第１のテスト結果に基づいて第２のテスト結果を生成して記憶し、且つ、次回のテスト指令を生成するためのテストエリア生成部と、を有する半導体検査装置であって、前記テスト制御部は、データ記憶部と主制御部とから構成され、前記主制御部は、前記データ記憶部に記憶されたテストプログラムと前記テストエリア生成部から伝達されるテスト対象とするメモリセルブロックの情報に基づいて次のテスト指令を生成して被検査半導体装置に伝達し、前記テストエリア生成部は、フェイルエリア情報生成部と、フェイルエリア情報記憶消去制御部と、フェイルメモリと、エリア生成部とから構成され、前記フェイルエリア情報生成部は、被検査半導体装置から伝達される前記第１のテスト結果に基づいて前記第２のテスト結果を生成して前記フェイルエリア情報記憶消去制御部に伝達し、前記フェイルエリア情報記憶消去制御部は、前記第２のテスト結果と前記フェイルメモリに記憶させた前回テスト時の第２のテスト結果との差分情報を生成して前記第２のテスト結果と共に前記エリア生成部に伝達し、且つ、前記フェイルメモリの空きエリアに前記第２のテスト結果を保存する指令を生成して伝達し、前記フェイルメモリは、前記指令に基づいて前記第２のテスト結果を保存し、前記エリア生成部は、前記差分情報に基づいて以後のテスト対象から除外するメモリセルブロックの情報を生成して前記第２のテスト結果と共に前記主制御部に伝達することを特徴とする半導体検査装置が提供される。
【発明の効果】
【０００７】
本発明の一実施形態によって、半導体装置の検査において、半導体検査装置内部に新たなメモリを設けることなく、検査時間を大幅に短縮できる半導体検査装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の一実施形態に係る半導体検査装置について、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の半導体検査装置の例を示しており、本発明の半導体検査装置は、それら実施例に限定されるわけではない。
【０００９】
半導体装置の出荷段階では、当該半導体装置が設計仕様に適合しているか様々な観点からテストが行われたうえで、前記テストに合格した製品のみが出荷される。従って、前記テストは様々な観点から行われるが、その大半を特性評価と呼ばれる検査が占める。
【００１０】
半導体装置は、複雑で精密な製造プロセスを経て生産されるため、製造プロセスにおいてバラツキ等が発生し、完成製品について全てが同一の特性を示す製品とすることは困難である。従って、例えばメモリセルの特性を例に取れば、半導体装置全体として所定の範囲内の特性を示せば合格品とされる。
【００１１】
前記特性検査はＭＵＴについてメモリセル毎に検査して、前記ＭＵＴが前記所定の範囲内の特性を有するか否かをＭＵＴ全体として判定する検査である。従って、上述したメモリセルの特性を検査するためには、メモリセルブロック毎に、全てのメモリセルに対して所定の条件を負荷してテストを行い、前記条件を小刻みに変えながら同一のテストを繰返し行って、そのテスト結果の分布から所定の範囲内にテスト結果の分布が収まっているか等を判断することになる。
【００１２】
かかる特性検査は、半導体装置の大容量化と微細化に伴って検査項目が飛躍的に増大しており、製品検査には膨大な時間と労力が必要とされ、半導体記憶装置製造上、コスト削減の障害となっている。
【００１３】
従って、かかる特性検査を効率よく実施し、テスト時間を削減できればコスト削減を図ることができる。本発明に係る半導体検査装置は、かかるテスト時間の削減を目的としている。テスト項目が増えれば増えるほど、また半導体装置の容量が増えれば増えるほど、言い換えればメモリセルの個数が増えれば増えるほど、本発明の効果は顕著になる。
【００１４】
ここで、半導体検査装置によるテストの一例として、メモリセルの特性検査の一つであるメモリセルごとのフローティングゲートの電子量を測定するテストについて、図を基に説明する。図５は、半導体検査装置による電子量測定テストの模式図である。テスト方法をわかり易く説明するために、図５においては、ＭＵＴ１００のメモリセルをブロック単位で模式的に縦４個×横４個の配列のアドレス空間として示している。又、説明上メモリセルブロックを便宜的にＷ０Ｂ０からＷ３Ｂ３と表示している。実際には、メモリセルブロックは複数のメモリセルから構成されるため、一つのメモリセルブロックは、例えばワード線０からｍ且つビット線０からｎで指定されるメモリセルで構成される。
【００１５】
図５におけるメモリセル特性検査テストの概要を説明する。該テストにおいては、ＭＵＴのメモリセルのフローティングゲートの電子量を測定して、一定割合以上のメモリセルが所定の範囲内の電子量を有するか否かを判定し合格か否かを決定する。具体的には、所定の電圧をフローティングゲートに印加し、メモリセルブロック毎に全てのメモリセルにデータを書き込み、その上で読み出すテストを繰り返す。前記テストはメモリセルブロックＷ０Ｂ０、Ｗ０Ｂ１の順に行われ、Ｗ０Ｂ３が終わった場合、Ｗ方向を変化させてＷ１の列についてＢ方向に０から３まで（即ち、Ｗ１Ｂ０からＷ１Ｂ３まで。）行う。この動作を繰り返し最終メモリセルブロックＷ３Ｂ３まで行う。一つのテストパラメータについて、メモリセルブロックＷ０Ｂ０からＷ３Ｂ３まで一連のテストである。読み出しできたメモリセルは「読み出し成功」、読み出しできなかったメモリセルは「読み出し失敗」として記憶する。
【００１６】
前記記憶は、上述したようにメモリセルブロック単位で保持し、当該メモリセルブロックのアドレスを書き込みすることで記憶する。図５において、黒色で表示されているメモリセルブロックが「読み出し成功」のメモリセルブロックであり、濃い灰色で表示されているメモリセルブロックが「読み出し失敗」のメモリセルブロックである。図５においては模式的に図形で表示しているが、実際には情報として記憶しているものであり、概念を説明するために図で表示している。
【００１７】
また、テストパラメータごとのテスト結果は、最終的に図６に示されるような分布図を表示するデータとして半導体検査装置内部に記憶される。図６は、図５におけるフローティングゲートの電子量測定結果の分布図である。図６において横軸の単位は、フローティングゲートに印加される電圧（Ｖ）であり、縦軸は、１６個のメモリセルブロックのうち「読み出し成功」したメモリセルブロックの個数である。但し前記個数は、前回の電圧印加時に「読み出し成功」したメモリセルブロックの個数と、今回の電圧印加時に「読み出し成功」したメモリセルブロックの個数の差分を表示している。即ち、前回の電圧印加時に「読み出し失敗」であったメモリセルブロックのうち今回「読み出し成功」となったメモリセルブロックの個数を表現している。
【００１８】
テストは、全てのメモリセルに対して、予め定められた電圧を印加して書き込みを行い、続いて前記全てのメモリセルに対して読み出し電圧を印加して読み出しできるか否かを検査する。テストにおいては、テスト目的に合わせたテストパラメータが決められるが、図５に示すテストにおいては、読み出し電圧をテストパラメータとし、１Ｖから６Ｖの間で１Ｖ刻みに設定されたテストパラメータを使用して、繰返しテストを行うように設定されている例を示している。実際のテストにおいては、例えば０Ｖから１０Ｖまで０．１Ｖ刻みでテストパラメータを設定して、順次前記テストパラメータを変えながら繰返しテストが行われる。なお、テストパラメータの刻みを前記０．１Ｖ単位としたのは、事前に測定してある測定誤差０．０２Ｖから、測定誤差を許容できる範囲を計算して決定されたものである。
【００１９】
まずＭＵＴを半導体検査装置にセットして、全てのメモリセルブロック内のメモリセルのゲートに、第１テストパラメータである１Ｖの閾値で書き込みを行い、その後１Ｖの読み出し電圧を印加して読み出しを行う。テストパラメータ１Ｖの読み出し電位（Ｖｒｅａｄ）でブロック内の全てのメモリセルが読み出しできたメモリセルブロックを「読み出し成功」として記憶する。ブロック内のメモリセルの少なくとも一つが読み出しできなかったメモリセルブロックは、「読み出し失敗」として記憶する。図５においては、全てのメモリセルブロックについて読み出しができなかったため、全メモリセルブロックが「読み出し失敗」として濃い灰色で表示されている。従って、最終的に図６のように表示される分布図データにおいては、第１テストパラメータであるゲート電圧１Ｖの座標においては、「読み出し成功」メモリセルブロックの個数は０として記憶される。
【００２０】
前記書き込み読み出しに要するテスト時間（以下、Ｒｅａｄ  Ｔｉｍｅという。）は、一つのメモリセルブロックに対して書き込み読み出しする時間をＡ秒（ｓｅｃ）と表した場合、１６のメモリセルブロックに対して同じ動作を繰り返し行うため、Ａ×１６秒（ｓｅｃ）掛かる。
【００２１】
続いて、第２テストパラメータ２Ｖの閾値電圧で書き込みを行い、その後２Ｖの読み出し電圧を印加して読み出しを行う。２Ｖの読み出し電位でブロック内の全てのメモリセルが読み出しできたメモリセルブロックを「読み出し成功」として記憶する。ブロック内のメモリセルの少なくとも一つが読み出しできなかったメモリセルブロックは「読み出し失敗」として記憶する。図５における表示においては、２Ｖで読み出しできたメモリセルブロックが３個であるため、３個のメモリセルブロックが「読み出し成功」の黒色で表示される。一方、図６の分布図データとしては、第２テストパラメータであるゲート電圧２Ｖの座標においては、「読み出し成功」メモリセルブロックの個数は３と記憶される。
【００２２】
前記書き込み読み出しに要するＲｅａｄ  Ｔｉｍｅは、１６のメモリセルブロックに対して同じ動作を繰り返し行うため、Ａ×１６秒（ｓｅｃ）掛かる。
【００２３】
以下同じ様に、第３テストパラメータである３Ｖで書き込み読み出しを行い、続いてテストパラメータを４Ｖ、５Ｖ及び６Ｖと変えながら、同様の処理を行う。図５においては、３Ｖでは５個のメモリセルブロックが「読み出し成功」となり、４Ｖでは６個のメモリセルブロックが成功し、５Ｖで２個のメモリセルブロックが成功している。
【００２４】
一般的なテストにおいては、テストパラメータごとのテストデータを記憶し、各テストパラメータでテスト成功したメモリセルブロックを累積して把握する。従って、図５において、テストパラメータ３Ｖにおいては、累積した８個のメモリセルブロックが「読み出し成功」として黒色で表示される。同様にテストパラメータ４Ｖにおいては１４個のメモリセルブロックが、テストパラメータ５Ｖにおいては１６個全てのメモリセルブロックが黒色で表示される。
【００２５】
また、一般的なテストにおいては、全てのメモリセルブロックがテスト成功した場合であっても、予め定められた全てのテストパラメータについてテストが行われる。従って、テストパラメータ５Ｖで全てのメモリセルブロックが「読み出し成功」となっている場合であっても、最終テストパラメータ６Ｖによるテストが行われる。上述したように、テスト成功したメモリセルブロックが累積して記憶されているため、図５において５Ｖで全てのメモリセルブロックが「読み出し成功」として黒色で表示されていても、最終テストパラメータ６Ｖによってテストが行われ、既に全てのメモリセルブロックが「読み出し成功」となっているため、６Ｖにおいても同様に全てのメモリセルブロックが「読み出し成功」の黒色で表示されることになる。
【００２６】
一方、図６においては、テストパラメータ毎のテスト成功メモリセルブロックの数を記憶するため、テストパラメータ３Ｖで「読み出し成功」となったメモリセルブロックは８個あるが、２Ｖにおいて「読み出し成功」となったメモリセルブロックが３個あるため、３Ｖの座標には８個−３個＝５個が記憶されることになる。同様にして、４Ｖにおいては６個、５Ｖにおいては２個、６Ｖにおいては０個が記憶され、最終的に全ての座標を結ぶ折れ線グラフが、図６のように表示されるデータとして出力される。
【００２７】
テスト全体の所要時間は、一つのメモリセルブロックに対して書き込み読み出しする時間をＡ秒（ｓｅｃ）と表した場合、一つのパラメータについて１６メモリセルブロック全部に対して同じ処理を繰り返しており、６つのパラメータについてこれを繰り返すため、所要時間はＡ×１６×６＝９６Ａ秒（ｓｅｃ）掛かる。
【００２８】
図５においては、説明上メモリセルブロックが１６個として説明しているが、実際の半導体装置においては、例えば１２８ＭＢの半導体装置で２０４８個のメモリセルブロックを有するものもある。又、図５においては、テストパラメータが１Ｖ〜６Ｖの６個の場合について説明しているが、テスト項目によってはパラメータの数が数百に及ぶものもあり、同一の処理を数百回繰り返すことになる。上述したメモリセルブロックの個数分だけ前記処理を繰り返すことになるため、前記１２８ＭＢのＭＵＴでテストパラメータが６個の場合、所要時間はＡ×２０４８×６＝１２２８８Ａ秒（ｓｅｃ）掛かり、テスト時間が膨大なものになる。
【００２９】
特性検査における検査項目は多岐に渡り、メモリセルのフローティングゲートの電子量に止まらず、メモリセルのアクセス時間、消去時間や書き込み時間のコマンドタイミング等それぞれ時間が掛かる検査が必要である。これらの検査は、テストパラメータを細分化し、一つ一つのパラメータについて全てのメモリセルについて同一の処理を繰り返し行うことが必要であり、従って、この繰り返し全メモリセルに行う処理を短縮し、一部省略できれば、大幅な検査時間の短縮を図ることができるのである。
【００３０】
本発明の一実施形態に係る半導体検査装置について、図を基に説明する。図１は、本発明の一実施形態に係る半導体検査装置の概略構成図である。本発明の一実施形態に係る半導体検査装置は、検査装置本体１と、テストプログラムを入力する入力部１０と、ＭＵＴ１００を装着するテストヘッド５０から構成される。
【００３１】
検査装置本体１は、テスト全体を制御するテスト制御部２０と、繰り返し処理を行う際にテストすべきＭＵＴ１００のエリア情報を生成するテストエリア生成部３０及び出力部４０から構成される。なお、出力部４０の他にテスト結果を表示する表示部を有していてもよい。
【００３２】
前記テスト制御部２０は、その内部に主制御部２１とデータ記憶部２２を有し、ＭＵＴ１００のテスト全般を制御する。即ち、該テスト制御部２０によって検査項目及び検査対象メモリセルがメモリセルブロック単位で決定されてＭＵＴ１００に指示される。
【００３３】
更に、前記テスト制御部２０は、繰返し行われるテストの結果を記録しているが、最終的にこの記録に基づいてＭＵＴ１００が不良か否かの判定を行い、検査結果を、出力部４０を通じて出力する。また、表示部がある場合には、前記検査結果を表示部に表示する。
【００３４】
上述したテスト制御部２０の動作の中心をなすのが主制御部２１である。該主制御部２１は、入力部１０を通じてデータ記憶部２２内の検査データ記憶部２３に記憶されたテストプログラムに基づいてテストパラメータを選択し、且つ、テスト対象のメモリセルブロックを特定し、一つのテストパラメータによるテスト手順を生成して、テスト指令としてＭＵＴ１００に伝達する。
【００３５】
前記テスト指令は、従来においては同一の処理を全てのメモリセルブロックに対して実施するため、第１のテストパラメータによる処理が終了した後、第２のテストパラメータを選択して同じ手順で処理するテスト指令を生成するのもであった。しかし、本発明の一実施形態に係る半導体検査装置においては、テスト時間を短縮するために、例えば、第１のテストパラメータによるテストに成功したメモリセルブロックに対しては、次の第２のテストパラメータによるテスト対象から除外した指令を生成する。即ち、第２のテストパラメータによるテスト対象から第１のテストパラメータによるテストに成功したメモリセルブロックを除外して、第１のテストパラメータによるテストに失敗であったメモリセルブロックのみをテスト対象としたテスト指令を生成することを特徴とする。
【００３６】
かかるテスト指令を生成するために、主制御部２１には、テストエリア生成部３０のエリア生成部３４から、次のテストを実施すべきメモリセルブロックのアドレス情報及び次のテストパラメータによるテストから除外すべきメモリセルブロックのアドレス情報（以下、二つのアドレス情報をあわせてテストエリア情報という。）が伝達される。前記主制御部２１は、前記テストエリア情報と、入力されたテストプログラムに基づいて選択された次のテストパラメータとを基に、次のテスト対象メモリセルブロックを特定した次のテストパラメータによるテスト指令を生成し、ＭＵＴ１００に伝達する。前記伝達を受けたＭＵＴ１００は次のテストを実行する。この動作を最終テストパラメータまで繰り返し実施する。
【００３７】
前記テスト対象メモリセルブロックを特定するためには、ＭＵＴ１００のメモリセル及びメモリセルブロックのアドレス情報が必要であるが、該アドレス情報は、テストプログラムとともに入力され、データ記憶部２２に記憶される。従って、データ記憶部２２は、内部に前記アドレス情報を記憶するＭＵＴアドレスデータ記憶部２５を有する。
【００３８】
また、テストパラメータ毎のテスト結果は、ＭＵＴアドレスデータ記憶部２５に記憶されたＭＵＴ１００のアドレス情報とあわせて、ＭＵＴ１００のメモリセルブロック毎のテスト結果として主制御部２１に記憶される。エリア生成部３４から提供され、テストエリア情報に含まれる、次のテストパラメータによるテストから除外すべきメモリセルブロックのアドレス情報は、前回のテストパラメータによるテストにパスしたメモリセルブロックの情報である。従って、主制御部２１は、テストプログラムによって事前に提供されＭＵＴアドレスデータ記憶部２５に記憶されたＭＵＴ１００のアドレス情報を参照し、テストパラメータ毎に、テストにパスしたメモリセルブロックと失敗したメモリセルブロックのアドレスを記憶する。
【００３９】
データ記憶部２２は、テストに使用する各種のデータを記憶する。データ記憶部２２は、入力部１０を通じて入力されたテストプログラムを記憶する検査データ記憶部２３と、製造に際して定められた正常範囲データを記憶する正常範囲データ記憶部２４及びＭＵＴのアドレス情報を記憶するＭＵＴアドレスデータ記憶部２５から構成される。
【００４０】
検査データ記憶部２３は、入力部１０を通じて入力された予め定められたテストプログラムデータを記憶する。前記テストプログラムデータは、内容的にはテストの際のテストパラメータとテスト手順に関するものである。
【００４１】
正常範囲データ記憶部２４は、製造工程において生じる不良を排除するために予め定められた所定範囲を示すデータ（以下、正常範囲データという。）を記憶する記憶部である。テストにおいては、ＭＵＴ１００の特性等が、結果として前記正常範囲データの範囲内に入れば該ＭＵＴ１００は良品と判断され、一方この範囲に入らなければ不良品とされる。前記正常範囲データは、テストプログラムに含まれて入力部１０を介して入力され、前記正常範囲データ記憶部２４に記憶される。
【００４２】
上述のとおり主制御部２１は、テストプログラムとテストエリア情報に基づいて、次のテストパラメータと対象メモリセルブロックのアドレス情報から成るテスト指令を生成する。テストが進行して事前に設定されたテストパラメータの全てについてテストが終了した場合、即ち、検査データ記憶部２３にテストすべき次のテストパラメータがない場合には、前記主制御部２１は、前記正常範囲データ記録部２４に記憶された正常範囲データと、該主制御部２１内部に記憶されたそれまでのテスト結果を比較する。前記テスト結果が所定の正常範囲内に入っていれば当該ＭＵＴ１００を良品と判断し、正常範囲内に収まらない場合は不良品と判断し、前記判断結果を出力部４０から出力する。また、表示部がある場合には、表示部に前記判定結果を表示する。
【００４３】
ＭＵＴ１００のアドレス情報は、テストにおいてパスしたメモリセルブロック（以下、パスメモリセルブロックという。）を特定し、パスメモリセルブロックデータとして記憶するために必要となる。データ記憶部２２のＭＵＴアドレスデータ記憶部２５は、テストプログラムとともに入力部１０から入力される前記アドレス情報を記憶する。
【００４４】
なお、図１においては、検査データ記憶部２３と正常範囲データ記憶部２４及びＭＵＴアドレスデータ記憶部２５を別個に設けているが、いずれもデータを記憶する役割を果たすものであり、一つの構成であってもよい。
【００４５】
テストエリア生成部３０は、ＭＵＴ１００からのテスト結果の伝達を受けて、テストに失敗したメモリセルの情報を記憶し、次のテストパラメータでテストすべきメモリセルを特定する情報を生成して、主制御部２１に伝達する役割を果たす。前記テストエリア生成部３０は、フェイルエリア情報生成部３１、フェイルエリア情報記憶消去制御部３２、フェイルメモリ３３及びエリア生成部３４から構成される。
【００４６】
フェイルエリア情報生成部３１は、ＭＵＴ１００から伝達されたテスト結果データを受けて、テストに失敗したメモリセルを含むメモリセルブロックの情報（以下、フェイルエリア情報という。）を生成してフェイルエリア情報記憶消去制御部３２に転送する。ＭＵＴ１００から伝達されるテスト結果は、テストが終了したメモリセルのアドレスデータとして伝達される。即ち、例えば特性検査において所定の電圧で読み出しを行った場合、読み出しできたメモリセルについては該メモリセルのアドレスデータが読み出しデータとともに出力される。従って、読み出しデータが伝達されないメモリセルについては、該メモリセルのアドレスデータも伝達されないことになる。その結果、アドレスデータが伝達されないメモリセルについては、テストが失敗したと判断される。本発明の一実施例においては、テストに失敗した前記メモリセルの情報を基に、前記フェイルエリア情報を生成することを特徴とする。
【００４７】
上述したようにテスト結果をメモリセルのアドレスデータで記憶するため、本発明の一実施形態においては、テストプログラムと供に入力されたＭＵＴ１００のアドレス情報（メモリセルブロックの情報を含む。）は、主制御部２１を介してフェイルエリア情報生成部３１に記憶される。このため、フェイルエリア情報生成部３１は、ＭＵＴ１００から伝達されたテスト結果を受け、内部に記憶しているＭＵＴ１００のアドレス情報を基にフェイルエリア情報を生成することが可能となる。フェイルエリア情報生成部３１は、生成した前記フェイルエリア情報をフェイルエリア情報記憶消去制御部３２に伝達する。
【００４８】
フェイルエリア情報記憶消去制御部３２は、フェイルエリア情報生成部３１で生成されたフェイルエリア情報を受け、該フェイルエリア情報をフェイルメモリ３３に記憶させる制御を行う。即ち、フェイルエリア生成部３１からのフェイルエリア情報を受け取ったフェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３に記憶された前回のテストパラメータによるテスト結果を参照し、今回のテストパラメータによるフェイルエリア情報との差分を抽出して差分データを生成する。フェイルメモリ情報記憶消去制御部３２は、前記差分データをフェイルエリア情報とともにエリア生成部３４に伝達する。
【００４９】
ここで、差分データは、前回テストに失敗したメモリセルブロックと今回テストに失敗したメモリセルブロックの差であるから、即ち今回のテストパラメータによるテストで初めてテスト成功となったメモリセルブロックのアドレス情報である。
【００５０】
差分データの抽出終了後、フェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３に対して前回のテストパラメータによるフェイルエリア情報を消去し、今回のテストパラメータによるフェイルエリア情報を記憶するよう指令する。即ち、上書処理を指令する。前記指令を受けたフェイルメモリ３３は、該フェイルメモリ３３内のフェイルアドレスメモリ空間（以下、ＦＡＭ空間という。）内に記憶された前回のテストパラメータによるフェイルエリア情報を消去し、今回のテストパラメータによるフェイルエリア情報を記憶する。従って、フェイルメモリ３３は、常にある一つのテストパラメータによるテストについてのフェイルエリア情報のみを記憶することになる。
【００５１】
フェイルメモリ３３は、テストにおける様々な情報を記憶するメモリであり、フェイルエリア情報記憶消去制御部３２の制御によって、上述したように、フェイルエリア情報を内部のＦＡＭ空間に記憶する。
【００５２】
エリア生成部３４は、上述したフェイルエリア情報記憶消去制御部３２から伝達される差分データを基に、次のテストパラメータによるテストから除外すべきメモリセルブロックの情報を生成する。前記エリア生成部３４には、テストプログラムとともに入力されたＭＵＴのアドレス情報が記憶されているため、前記差分データをテスト除外エリア情報として生成する。その上で、フェイルエリア情報記憶消去制御部３２から伝達されたフェイルエリア情報と前記テスト除外エリア情報とをあわせて、テストエリア情報を生成して主制御部２１に伝達する。
【００５３】
なお、図１においては、フェイルエリア情報記憶消去制御部３２とエリア生成部３４を別個に設けているが、統合して一つの構成としても良い。即ち、両者は、入力部１０からテストプログラムとともに入力されたメモリセルブロックのアドレス情報に基づいてデータを生成する点で同じ様な処理を行うため、一つにすることも可能である。
【００５４】
出力部４０は、テスト制御部２０内の主制御部２１から伝達されたテスト結果を、外部に出力する。主制御部２１は上述したように全てのテストパラメータによるテスト結果の集計と前記正常範囲データを比較して、所定の正常範囲内に入っているか否かを判定する。そして前記判定結果は、前記出力部４０を通して出力され、最終的な出荷の判定に供されることになる。
【００５５】
入力部１０は、例えばワークステーション程度の規模を具備したコンピュータシステムによって構築され、テストプログラムに示されたテスト条件を検査装置本体１のテスト制御部２０に伝達して初期設定を施す。テスト制御部２０は、この初期設定されたテストプログラムに従ってＭＵＴ１００をテストし、テスト結果を出力部４０から出力する。テストプログラムは、テスト目的によって異なるが、例えば、特性検査でメモリセルの電子量を測定する場合は、テスト読み出し電圧の範囲と初期値からのステップアップの幅等が設定される。また、テストプログラムとともに、良品、不良品を判定するための正常範囲データも同時に入力され、前記正常範囲データは、テスト制御部２０内の正常範囲データ記憶部２４に記憶される。テスト終了時に、主制御部２１は、前記正常範囲データ記憶部２４に記憶された正常範囲データと主制御部２１内に記憶された一連のテスト結果を照合し、ＭＵＴ１００が正常範囲内の特性を示すか否かを判定して良品、不良品の判定を下す。
【００５６】
また、前記テストプログラムと共に、ＭＵＴのアドレスデータも入力される。前記アドレスデータは、入力部１０を介して、フェイルエリア情報生成部３１、フェイルエリア情報記憶消去制御部３２、エリア生成部３４に記憶され、前記各部がフェイルエリア情報、差分データ、テストエリア情報を生成する場合に使用される。
【００５７】
上述したように入力部１０は、ワークステーション等のコンピュータシステムで構築され、図１においては操作性等を考慮して試験装置本体１と独立して設けられているが、これに限られるわけではなく、試験装置本体１内部に設置されてもよい。
【００５８】
テストヘッド５０は、試験時において、ＭＵＴ１００を検査装置本体１に電気的に接続し、検査装置本体1からのテスト指令をＭＵＴ１００に伝達する。
【００５９】
なお、本発明の一実施形態に係る半導体検査装置は、テストに失敗したＭＵＴのメモリセルのアドレスデータを基に上述したフェイルエリア情報を生成するが、全てのメモリセルのテスト結果をそのまま記憶する場合、テストパラメータが多岐にわたれば膨大な量になる。そこで、本発明の一実施形態に係る半導体検査装置の変形実施例として、前記テスト結果をメモリセルブロック単位で記憶することも可能である。
【００６０】
即ち、ＭＵＴ１００のメモリセルのアドレスは、ＭＵＴ１００のワード線とビット線により特定され、また、メモリセルブロックは例えばワード線０〜ｍ及びビット線０〜ｎがメモリセルブロック１のように決定されているため、メモリセルのアドレスによって、該メモリセルが含まれるメモリセルブロックは容易に特定される。従って、全てのメモリセルについてテスト結果を記憶するのではなく、フェイルエリア情報生成部３１において、テストに失敗したメモリセル（即ち、アドレスデータが伝達されないメモリセル）が属するメモリセルブロックについてフェイルエリアとしてテスト結果をメモリセルブロック単位で記憶するのである。かかる処理は、当該メモリセルブロックに含まれるメモリセルが一つでもテストに失敗した場合に実行される。従って、該メモリセルブロック内に含まれるメモリセルのすべてがテストに成功したメモリセルブロックについては、パスメモリセルブロック（以下、パスエリアという。）として処理される。記憶されるデータは膨大なため、かかるメモリセルブロック単位にデータを圧縮すれば、全てのメモリセルのアドレスデータ及び該メモリセルのテスト結果の合計に比して情報量として極めて少なくすることができる。そして、前記データは、上述したようにテストパラメータごとに書き換えられるため、記憶されるデータ量は極めて少なくて済む。
【００６１】
以上のような構成からなる本発明の一実施形態に係る半導体検査装置は、テスト結果の記憶に際して、連続するテストにおいて前回のテストパラメータによるテスト結果を消去して今回のテストパラメータによるテスト結果を記憶する（即ち、上書して記憶する。）ため、常に一つのテストパラメータによるテスト結果であって、テストに失敗したメモリセルを含むメモリセルブロック単位のアドレス情報を記憶することを特徴とする。更に、テストパラメータを変えながら連続して同一のテスト処理を行う場合に、記憶した前回のテスト結果を基に、新たに今回のテストパラメータによるテストに成功したメモリセルブロックを、以後のテスト対象から除外処理して、テスト時間を短縮できることを特徴とする。以下、前記除外処理について図を用いながら説明する。
【００６２】
図２は、本発明の一実施形態に係る半導体検査装置におけるメモリセルブロックの除外処理を示す模式図である。説明をわかり易くするため、ＭＵＴ１００のブロック構成及び半導体検査装置のＦＡＭ空間のアドレスをそれぞれ縦４列横４列の構成として例示している。説明をわかりやすくするために、ＭＵＴ１００のアドレスをＷ０Ｂ０乃至Ｗ３Ｂ３とし、ＦＡＭ空間のアドレスをＸ０Ｙ０乃至Ｘ３Ｙ３と表示している。本発明ではＦＡＭ空間の空きエリアを使用しているため、ＦＡＭ空間はＭＵＴ１００と同数のアドレス空間を有する必要はなく、従って実際には、左右のエリア数は異なる場合がある。図２において、図２に向かって左側がＭＵＴ１００のメモリセルブロックのエリア構成を示し、右側が半導体検査装置１のフェイルメモリ３３のＦＡＭ空間をＸＹアドレス空間として示した図である。
【００６３】
図１の入力部１０を介してテスト制御部２０内に設けられたデータ記憶部２２内の検査データ記憶部２３に記憶されたテストプログラムは、主制御部２１によってパラメータごとのテスト手順を示すテスト指令として生成され、ＭＵＴ１００に伝達される。図２において、図２に向かって左上のブロックエリアの図は、前記テスト指令の内容を示すもので、テスト開始直後の第１パラメータによるテスト手順を示している。
【００６４】
このテスト指令によれば、テストは最上段の列の左側のメモリセルブロックＷ０Ｂ０から始められ、順次Ｗ０Ｂ１、Ｗ０Ｂ２、Ｗ０Ｂ３がテストされる。前記最上段の列の最終メモリセルブロックＷ０Ｂ３がテスト終了した場合、第２段の列の左側のメモリセルブロックＷ１Ｂ０に移行し、該列の最終メモリセルブロックＷ１Ｂ３まで終了した場合、第３段の列の左側のメモリセルブロックＷ２Ｂ０に移行し、以下同じ手順で最終メモリセルブロックＷ３Ｂ３までテストする。図２において、矢印で現されているのがテスト手順に該当する。
【００６５】
前記テスト指令によってＭＵＴ１００内のテストが行われ、テスト結果が上述したようにテストエリア生成部３０のフェイルエリア情報生成部３１に伝達される。テスト結果は、フェイルエリア情報生成部３１でフェイルエリア情報として生成されてフェイルエリア情報記憶消去制御部３２に転送される。フェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３に記憶された前回のテストパラメータによるテスト結果を参照し、今回のテストパラメータによるフェイルエリア情報との差分を抽出して差分データを生成する。前記差分データは、フェイルエリア情報記憶消去制御部３２から、エリア生成部３４に伝達される。一方、フェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３に対して前回のテストパラメータによるフェイルエリア情報を消去し、今回のテストパラメータによるフェイルエリア情報を、空き空間に記憶するように指令する。図２においては、フェイルメモリ３３のアドレスＸ１Ｙ２に記憶するように指令する例を示している。フェイルメモリ３３は、前回のテストにおけるフェイルエリア情報があれば、該フェイルエリア情報を消去し、今回のフェイルエリア情報をアドレスＸ１Ｙ２に記憶する。即ち、上書き処理する。また、前回のテストにおけるフェイルエリア情報がなければ（即ち、最初のテストの場合。）、フェイルエリア情報をそのまま記憶する。エリア生成部３４は、フェイルエリア情報記憶消去制御部３２から伝達された差分データを、テスト除外エリア情報として生成する。前記データに表されるメモリセルブロックは、直前のテストでパスしたメモリセルブロックであり、次のパラメータによるテストを行わなくてもその特性が把握されたメモリセルである。図２右上の半導体検査装置のフェイルメモリのエリアの図は、フェイルエリア情報を記憶した状況を示す図である。
【００６６】
図２左上のブロックエリア図において、メモリセルブロックＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２は、第１テストパラメータによるテストにパスしている。従って、図２右上の半導体検査装置の指令されたＦＡＭ空間の空き空間の一つであるＸ１Ｙ２に、今回のテストパラメータによるフェイルエリア情報が記憶される。ＦＡＭ空間の黒く塗りつぶされている空間は、他の情報が記憶されている空間である。本発明においては、フェイルメモリのＦＡＭ空間の空きエリアを利用して記憶する。
【００６７】
エリア生成部３４は、フェイルエリア情報記憶消去制御部３２から伝達された差分データを基に、次のテストパラメータによるテストから除外するメモリセルブロックをテスト除外エリア情報として生成し、フェイルエリア情報記憶消去制御部３２から伝達されたフェイルエリア情報とあわせて、テストエリア情報として主制御部２１に伝達する。
【００６８】
前記テストエリア情報を受けた主制御部２１は、次のテストを行う第２テストパラメータを選択し、前記テストエリア情報に基づいて第２テストパラメータによるテスト手順をテスト指令として生成し、ＭＵＴ１００に伝達する。図２左下のブロックエリア図は、前記テスト指令の内容を示すものである。前記テスト指令によれば、前回の第１テストパラメータによるテストにパスしたメモリセルブロックＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２は、テストを除外するように設定されている。即ちテスト指令において、メモリセルブロックＷ１Ｂ１に続いて、メモリセルブロックＷ１Ｂ２を除外してメモリセルブロックＷ１Ｂ３をテストするように設定され、メモリセルブロックＷ２Ｂ１、Ｗ３Ｂ２についても同様に除外するように設定されている。従って、このテスト指令を受けたＭＵＴ１００においては、前記メモリセルブロックＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２はテストされず、第２テストパラメータによるテストは、３つのメモリセルブロックが除外されるため、１３のメモリセルブロックについてテストされることになる。
【００６９】
上述した手順で第３テストパラメータによるテスト、第４テストパラメータによるテストという順にテストされ、最終テストパラメータに至るまで上述した手順が繰り返される。最終テストパラメータによるテストが行われると、主制御部２１に記憶された一連のテストデータと、データ記憶部２２内の正常範囲データ記憶部２４に記憶された正常範囲データとの照合が行われ、ＭＵＴ１００が良品であるか不良品であるかが判定される。
【００７０】
以上の動作によってＭＵＴ１００のテスト時間を短縮することができるが、本発明の一実施例に係る半導体検査装置１によるテスト時間削減効果について図を基に説明する。図３は、本発明の一実施形態に係る半導体検査装置１による電子量測定テストの模式図である。テスト方法をわかり易く説明するために、図３においては、ＭＵＴ１００のメモリセルをブロック単位で模式的に縦４個×横４個の配列のアドレス空間として示している。又、説明上メモリセルブロックを便宜的にＷ０Ｂ０からＷ３Ｂ３と表示している。また、図４は、図３におけるフローティングゲートの電子量測定結果の分布図である。図４において横軸の単位は、フローティングゲートに印加される電圧（Ｖ）であり、縦軸は、１６個のメモリセルブロックのうち「読み出し成功」したメモリセルブロックの個数である。
【００７１】
図３における本発明の一実施形態に係る半導体検査装置１によるメモリセル特性検査テストの概要を説明する。該テストの実施方法は、上述した半導体検査装置によるＭＵＴ１００のメモリセルのフローティングゲートの電子量測定と同様である。所定の電圧をフローティングゲートに印加し、メモリセルブロック毎に全てのメモリセルにデータを書き込み、その上で読み出すテストを繰り返す。一つのテストパラメータによって、メモリセルブロックＷ０Ｂ０からＷ３Ｂ３までテストする。読み出しできたメモリセルは、「読み出し成功」、読み出しできなかったメモリセルは、「読み出し失敗」とされる。
【００７２】
ここでテスト結果は、図１のＭＵＴ１００からテストエリア生成部３０内のフェイルエリア情報生成部３１に伝達される。前記テスト結果は、ＭＵＴ１００のアドレス情報に基づくメモリセルごとのデータであり、「読み出し成功」したＭＵＴ１００のメモリセルのアドレス情報及び「読み出し失敗」したＭＵＴ１００のメモリセルのアドレス情報がもたらされる。テストに失敗したメモリセルのアドレス情報を受け取ったフェイルエリア情報生成部３１は、該メモリセルが属するメモリセルブロックについて、テスト失敗メモリセルブロック（以下、フェイルエリアという。）として処理する。かかる処理は、当該メモリセルブロックに属するメモリセルが一つでもテストに失敗した場合に実行される。フェイルエリア情報生成部３１は、全てのメモリセルのテスト結果に基づいて前記処理を行い、テストに失敗したメモリセルブロックの情報であるフェイルエリア情報を生成してフェイルメモリ３３に伝達する。
【００７３】
この流れを図３及び図４において説明する。図３においては、テストに成功したメモリセルブロック（「読み出し成功」）が黒色で表示され、失敗したメモリセルブロック（「読み出し失敗」）が濃い灰色で表示され、テストを除外されたメモリセルブロック（「読み出し除外」）が白抜きで表示される。また、図４において座標軸における黒丸は、各読み出し電圧においてテストにパスしたメモリセルブロック数である。
【００７４】
図３において、図１の主制御部２１は、検査データ記憶部２３に記憶されたテストプログラムに従って、まず第１のテストパラメータである１Ｖの読み出し電圧の印加とテストすべきメモリセルブロックを選択してテスト指令を生成し、ＭＵＴ１００に伝達する。この場合、テストすべきメモリセルブロックの選択については、スタート段階であるためエリア生成部３４が生成するテストエリア情報が存在しないため、全てのメモリセルブロックがテスト対象として選択される。
【００７５】
図１のＭＵＴ１００は、主制御部２１からの前記テスト指令に基づいてテストされて、テスト結果をフェイルエリア情報生成部３１に伝達する。テストパラメータ１Ｖの場合（図３上段左の図）、ＭＵＴ１００の全てのメモリセルブロックが「読み出し失敗」であったことを示している。
【００７６】
テスト結果を受けたフェイルエリア情報生成部３１は、テストプログラムと共に入力されたＭＵＴ１００のアドレス情報に基づき、上述したフェイルエリア情報を生成してフェイルエリア情報記憶消去制御部３２に伝達する。テストパラメータ１Ｖの場合（図３上段左の図）、ＭＵＴ１００のメモリセルブロックＷ０Ｂ０乃至Ｗ３Ｂ３は全て「読み出し失敗」であったため、フェイルエリア情報生成部３１は、エリアの全てが「読み出し失敗」であった旨のフェイルエリア情報を生成する。
【００７７】
フェイルエリア情報記憶消去制御部３２は、前記フェイルエリア情報と、フェイルメモリ３３に記憶された前回テストパラメータによるフェイルエリア情報とを照合して、差分データを生成してエリア生成部３４に伝達する。テストパラメータ１Ｖの場合（図３上段左の図）、全てのエリアが１Ｖで「読み出し失敗」であった旨が記憶される。また、直前の記憶ヒストリーがないため、差分データは全てのエリアの情報となる。
【００７８】
エリア生成部３４は、前記差分データを基に次にテストを行うべきテストエリア情報を生成して主制御部２１に伝達する。テストパラメータ１Ｖの場合（図３上段左の図）、ＭＵＴ１００のメモリセルブロックＷ０Ｂ０乃至Ｗ３Ｂ３全てが包含されるテストエリア情報となる。
【００７９】
前記テストエリア情報を受け取った主制御部２１は、テストパラメータ１Ｖにおいて全てのメモリセルブロックＷ０Ｂ０乃至Ｗ３Ｂ３が「読み出し失敗」であった旨を内部に記憶する。前記記憶状態は、図４において読み出し電圧１Ｖで「読み出し成功」メモリセルが０個として表示される。主制御部２１は、検査データ記憶部２３を参照し、前記テストエリア情報を基に、次のテストパラメータである２Ｖの読み出し電圧と、テストすべきメモリセルブロック情報からなるテスト指令を生成して、ＭＵＴ１００に伝達する。テストパラメータ１Ｖにおいては、全てのメモリセルブロックが失敗しているため、テスト除外するメモリセルブロックは０個である。従って、テストパラメータ２Ｖによるテストにおいては、全てのメモリセルブロックがテスト指令に含まれる。
【００８０】
前記テスト指令を受けたＭＵＴ１００は、テスト結果をフェイルエリア情報生成部３１に伝達する。図３においては、テストパラメータ２ＶによるテストにおいてＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２の３個のメモリセルブロックがテストに成功している（図３上段中央の図）。従って、フェイルエリア情報生成部３１は、当該メモリセルブロックを除くメモリセルブロックについてのフェイルエリア情報を生成してフェイルエリア情報記憶消去制御部３２に伝達する。
【００８１】
フェイルエリア情報記憶消去制御部３２は、前記フェイルエリア情報をフェイルメモリ３３の空きエリアに記憶させる制御を行う。この際、前回のテストパラメータによるフェイルエリア情報を上書して記憶するように制御する。また、記憶した前回のフェイルエリア情報を参照して差分データを生成し、エリア生成部３４に伝達する。テストパラメータ２Ｖの場合（図３上段中央の図）、ＭＵＴ１００のアドレスＷ１Ｂ２とＷ２Ｂ１及びＷ３Ｂ２が、２Ｖで「読み出し成功」であった旨が記憶される。また、直前のフェイルエリア情報を参照して差分データを生成するが、該差分データはＭＵＴ１００のアドレスＷ１Ｂ２、Ｗ２Ｂ１及びＷ３Ｂ２以外の１３メモリセルブロックに対応するエリア情報となる。
【００８２】
エリア生成部３４は、前記差分データを基に次にテストを行うべきテストエリア情報を生成して主制御部２１に伝達する。テストパラメータ２Ｖの場合（図３上段中央の図）、ＭＵＴ１００のアドレスＷ１Ｂ２とＷ２Ｂ１及びＷ３Ｂ２を除いた１３個のメモリセルブロックのフェイルエリア情報とアドレスＷ１Ｂ２とＷ２Ｂ１及びＷ３Ｂ２のテスト除外エリア情報とから成るテストエリア情報となる。
【００８３】
前記テストエリア情報を受けた主制御部２１は、テストパラメータ２Ｖにおいて、ＭＵＴ１００のアドレスＷ１Ｂ２とＷ２Ｂ１及びＷ３Ｂ２を除いた１３個のメモリセルブロックが「読み出し失敗」であった旨を内部に記憶する。この記憶状態は、図４において、読み出し電位２Ｖにおいて「読み出し成功」のメモリセルが３個として表示される。また、主制御部２１は、テストエリア情報のテスト除外エリア情報を基に、次のテストパラメータである３Ｖの読み出し電圧と、テストすべきメモリセルブロック情報からなるテスト指令を生成して、ＭＵＴ１００に伝達する。テストパラメータ２Ｖにおいては、１３個のメモリセルブロックが失敗しているため、テスト除外するメモリセルブロックは３個である。従って、テスト指令において、テストパラメータ３Ｖでテストすべき１３個のメモリセルブロックが指定される。
【００８４】
更にテストパラメータを順次変えながら、同様の手順でテストが続けられるが、テストパラメータ３Ｖにおいては、テストの結果新たにＭＵＴ１００のアドレスＷ０Ｂ０、Ｗ０Ｂ２、Ｗ１Ｂ０、Ｗ２Ｂ２、Ｗ３Ｂ３の５個のメモリセルブロックが「読み出し成功」し、事前にＷ１Ｂ２、Ｗ２Ｂ１、Ｗ３Ｂ２の３個のメモリセルブロックがテストを除外されているため、「読み出し成功」の５個のメモリセルブロックが黒色で表示され、テストを除外する３個のメモリセルブロックが白抜きで表示される（図３上段右の図）。
【００８５】
テストパラメータ３Ｖに続いて、テストパラメータ４Ｖで同様にテストが行われるが、このテストにおいては、既にテストに成功しているメモリセルブロックに対しては、テストを除外するテスト指令が出される。具体的には、Ｗ０Ｂ０、Ｗ０Ｂ２、Ｗ１Ｂ０、Ｗ１Ｂ２、Ｗ２Ｂ１、Ｗ２Ｂ２、Ｗ３Ｂ２、Ｗ３Ｂ３の８個のメモリセルブロックがテストを除外するように指令される。従って、残りの８個のメモリセルブロックについてテスト指令が出され、テストの結果新たに６個のメモリセルブロックがテストに成功している。具体的にはテストパラメータ４Ｖにおいては、テストの結果新たにＭＵＴ１００のアドレスＷ０Ｂ３、Ｗ１Ｂ１、Ｗ２Ｂ０、Ｗ２Ｂ３、Ｗ３Ｂ０、Ｗ３Ｂ１がテストに成功している。この結果ＭＵＴのアドレスＷ０Ｂ１とＷ１Ｂ３のメモリセルブロックがテストに失敗している。図３においては、新たにテストに成功した６個のメモリセルブロックが黒色で、失敗した２個のメモリセルブロックが濃い灰色で表示され、事前に除外するように設定された残りの８個のメモリセルブロックは白抜きで表示されている（図３下段左の図）。
【００８６】
テストパラメータ４Ｖに続いて、テストパラメータ５Ｖでテストが行われる。この場合、テストパラメータ４Ｖにおいてテストを除外するように設定された８個のメモリセルブロックに加えて、テストパラメータ４Ｖで新たにパスしたメモリセルブロック６個がテストを除外するように設定されるため、テストを除外するメモリセルブロックは１４個となり、テストが行われるのは、Ｗ０Ｂ１、Ｗ１Ｂ３の２個のメモリセルブロックとなる。テストパラメータ５Ｖによるテストの結果、前記の２個のメモリセルブロックが新たにテスト成功したため、「読み出し成功」メモリセルブロックとして黒色で表示されている（図３下段中央の図）。
【００８７】
続いて入力されたテストプログラムによれば、テストパラメータ６Ｖでテストが行われることとなるが、テストパラメータ５Ｖまでの一連のテストによって、既に全てのメモリセルブロックがテストにパスしているため、全てのメモリセルブロックに対してテストを除外する指示が出され、テストが行われない結果となる（図３下段右の図）。
【００８８】
上述したテストパラメータ３Ｖ乃至６Ｖのテスト結果は、図４においては、３Ｖで「読み出し成功」メモリセルブロックが５個、４Ｖで６個、５Ｖで２個、６Ｖで０個として表示される。
【００８９】
以上のテスト処理に係る時間について、図３を基に説明する。テスト開始段階であるテストパラメータ１Ｖにおいては、テストを除外されるメモリセルブロックが存在しないため、全てのメモリセルブロックについてテストを行うことになる。一つのメモリセルブロックに対して書き込み読み出しする時間をＡ秒(ｓｅｃ)と表した場合、Ｒｅａｄ  Ｔｉｍｅは、１６のメモリセルブロックに対して同じ動作を繰り返し行うため、Ａ×１６(ｓｅｃ)掛かる（図３上段左の図）。
【００９０】
続いてテストパラメータ２Ｖによるテストにおいては、テストパラメータ１Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが０個であるため、テストを除外されるメモリセルブロックはない。従って、全てのメモリセルブロックに対してテストが行われるため、Ｒｅａｄ  Ｔｉｍｅは、Ａ×１６(ｓｅｃ)掛かる（図３上段中央の図）。
【００９１】
テストパラメータ３Ｖによるテストにおいては、テストパラメータ２Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが３個であるため、テストを除外されるメモリセルブロックが３個あるため、１６−３＝１３個のメモリセルブロックに対してテストが行われる。従って、Ｒｅａｄ  Ｔｉｍｅは、Ａ×１３(ｓｅｃ)掛かる（図３上段右の図）。
【００９２】
テストパラメータ４Ｖによるテストにおいては、テストパラメータ３Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが５個であるため、テストを除外されるメモリセルブロックが３＋５＝８個あり、１６−８＝８個のメモリセルブロックに対してテストが行われる。従って、Ｒｅａｄ  Ｔｉｍｅは、Ａ×８(ｓｅｃ)掛かる（図３下段左の図）。
【００９３】
テストパラメータ５Ｖによるテストにおいては、テストパラメータ４Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが６個であるため、テストを除外されるメモリセルブロックが３＋５＋６＝１４個あり、１６−１４＝２個のメモリセルブロックに対してテストが行われる。従って、Ｒｅａｄ  Ｔｉｍｅは、Ａ×２(ｓｅｃ)掛かる（図３下段中央の図）。
【００９４】
テストパラメータ６Ｖによるテストにおいては、テストパラメータ５Ｖによるテストにおいて「読み出し成功」したメモリセルブロックが２個であるため、テストを除外されるメモリセルブロックが３＋５＋６＋２＝１６個となり、全てのメモリセルブロックがテストを除外されることになり、テストは行われない。従って、Ｒｅａｄ  Ｔｉｍｅは、Ａ×０(ｓｅｃ)掛かる（図３下段右の図）。
【００９５】
以上の結果、本発明の一実施形態に係る半導体検査装置においては、一連のテストに掛かる時間は、Ｒｅａｄ  Ｔｉｍｅ＝（Ａ×１６＋Ａ×１６＋Ａ×１３＋Ａ×８＋Ａ×２＋Ａ×０）ｓｅｃ＝Ａ×５５(ｓｅｃ)掛かることになる。図５で示した半導体検査装置による同一のテストが、Ｒｅａｄ  Ｔｉｍｅ＝Ａ×９６(ｓｅｃ)掛かることと比較して、飛躍的に短縮できる。
【００９６】
実際のテストにおいては、上述したように０Ｖから１０Ｖまで０．１Ｖ刻みでテストパラメータが設定されるため、本発明の一実施形態による効果は非常に大きなものがあり、テスト時間の短縮に貢献できる。
【００９７】
本発明の一実施形態に係る半導体検査装置１の効果は、テストパラメータを変えながら同じ動作を繰り返すテストにおいて、テスト途中のある時点でテストに成功したメモリセルブロックについては、以後のテスト対象から除外するため、テストパラメータが増加すればするほど、顕著になる。また、テスト対象となるメモリセルが増えれば増えるほど、繰返し行う動作が増加することから、本発明の一実施形態に係る半導体検査装置１の優位性が際立つ。
【００９８】
上述のように、本発明の一実施形態に係る半導体検査装置１においては、半導体検査装置１内のフェイルメモリ３３のＦＡＭ空間の空きエリアを利用して、各メモリセルが所定のテストパラメータによるテストに成功したか失敗したかを記憶する。この際、前記記憶するデータはテストに失敗したメモリセルブロックのアドレス情報だけである。また、前記記憶したデータは、テストパラメータごとに書き換えて記憶されるため、記憶するデータ量は非常に少なくて済む。更に、あるテストパラメータによるテストに成功したメモリセルブロックについては、一連のテストにおいて以降のテストパラメータによるテストから除外するため、テスト時間の短縮が可能になる。本発明の一実施形態に係る半導体検査装置においては、検査装置内部にテスト結果を記憶するための新たなメモリを設ける必要がなく、従って、テスト対象となるＭＵＴ１００が変わる都度、検査装置内部に設けた前記メモリを変更することなく効率的にテストが行え、且つテスト時間の短縮が可能になる。
【実施例１】
【００９９】
本発明の一実施形態に係る半導体検査装置は、入力するテストプログラムを変更することで、各種のテストに対応することができる。本発明の第2の実施形態に係る半導体検査装置１は、メモリセルのアクセス時間検査のテスト時間を短縮する例である。
【０１００】
アクセス時間検査とは、所定の閾値電位で、「０」又は「１」データをメモリセルに対して印加し、メモリセルのアクセス時間を測定して、ＭＵＴ１００全体で所定の範囲内の分布を示すか否かにより、製品として出荷できるか否かを検査するものである。
【０１０１】
本発明の第２の実施形態に係る半導体検査装置１の構成は、一実施形態における半導体検査装置１の構成と同様であるので、説明は省略する。本実施形態においても、ＭＵＴ１００に与えるテストパラメータを変化させながら所定の処理を繰り返すテストにおいて、あるテストパラメータによるテストに成功したメモリセルブロックについては、以後のテストパラメータによるテストから除外して、テスト時間を短縮することを特徴とする。前記除外は、テストパラメータによるテストに失敗したメモリセルを含むメモリセルブロックをフェイルエリア情報としてフェイルメモリのＦＡＭ空間の空きエリアを利用して記憶し、記憶した前回のテストパラメータにおけるフェイルエリア情報と、今回のテストパラメータにおけるフェイルエリア情報との差分データに基づいて、次のテストパラメータによるテストにおいてテスト対象から除外する制御を行う。この制御は本発明の一実施形態における制御と同様である。
【０１０２】
アクセステストは、ＭＵＴ１００の全てのメモリセルに対して、所定の閾値電圧で書込みを行い、所定の読み出し電圧を以て所定時間内に読み出しできるか否かで行われる。具体的には、所定の閾値電圧で書き込んだ後、読み出し所要時間をテストパラメータとし、例えば１０ｎｓから１００ｎｓまで１０ｎｓ刻みで設定して読み出しを行う。一般的に全てのメモリセルが２０ｎｓから８０ｎｓの範囲でアクセスできればテスト合格とされ、一部のメモリセルが１００ｎｓ以内で読み出しできない場合、失敗とされる。
【０１０３】
まず、所定の閾値電圧でＭＵＴ１００の全てのメモリセルに対して書込みが行われる。テストは、図１の主制御部２１において、テスト指令が生成されてＭＵＴ１００に伝達されることで開始される。検査データ記憶部２３に記憶されたテストプログラムとエリア生成部３４からのテストエリア情報及びＭＵＴアドレスデータ記憶部２５のアドレス情報に基づき、主制御部２１において、第１テストパラメータが１０ｎｓであり、テスト対象メモリセルブロックが全てのメモリセルブロックというテスト指令が生成され、ＭＵＴ１００に伝達される。
【０１０４】
ＭＵＴ１００において、全てのメモリセルに対して所定の読み出し電圧が１０ｎｓ間印加され、読み出しできるかテストが行われる。テスト結果はテストエリア生成部３０のフェイルエリア情報生成部３１に伝達される。
【０１０５】
フェイルエリア情報生成部３１は、前記テスト結果を受けて、第１テストパラメータ１０ｎｓでテストに失敗したメモリセルのアドレス情報と、ＭＵＴのアドレス情報を基に、前記テストに失敗したメモリセルが含まれるメモリセルブロックのアドレス情報を、フェイルエリア情報として生成してフェイルエリア情報記憶消去制御部３２に伝達する。
【０１０６】
フェイルエリア情報を受けたフェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３のＦＡＭ空間に記憶された前回のテストパラメータにおけるフェイルエリア情報を参照して今回のテスト結果によるフェイルエリア情報と照合し、差分データを生成する。前記差分データは、今回のテストパラメータにおいて初めてテストに成功したメモリセルブロックのデータである。第１テストパラメータ１０ｎｓによるテストにおいては前記ＦＡＭ空間に記憶された前回のテストパラメータによるフェイルエリア情報はないため、そのまま差分データとして生成されることになる。生成された前記差分データは、フェイルエリア情報記憶消去制御部３２からエリア生成部３４に伝達される。
【０１０７】
エリア生成部３４は、前記差分データを基に次にテストを行うべきテストエリア情報を生成して主制御部２１に伝達する。
【０１０８】
主制御部２１は、エリア生成部３４から伝達された前記テストエリア情報と、データ記憶部２２の検査データ記憶部２３に記憶されたテストプログラムを基に、第２テストパラメータ２０ｎｓと、テスト対象とするメモリセルブロックのアドレス情報からなるテスト指令を生成して、ＭＵＴ１００に伝達する。
【０１０９】
ＭＵＴ１００において、全てのメモリセルに対して所定の読み出し電圧が２０ｎｓ間印加され、読み出しできるかテストが行われる。テスト結果はテストエリア生成部３０のフェイルエリア情報生成部３１に伝達される。
【０１１０】
フェイルエリア情報生成部３１は、前記テスト結果を受けて、第２テストパラメータ２０ｎｓでテストに失敗したメモリセルのアドレス情報と、ＭＵＴのアドレス情報を基に、前記テストに失敗したメモリセルが含まれるメモリセルブロックのアドレス情報を、フェイルエリア情報として生成してフェイルエリア情報記憶消去制御部３２に伝達する。
【０１１１】
フェイルエリア情報を受けたフェイルエリア情報記憶消去制御部３２は、フェイルメモリ３３のＦＡＭ空間に記憶された第１テストパラメータ１０ｎｓにおけるフェイルエリア情報を参照して今回のテスト結果によるフェイルエリア情報と照合し、差分データを生成する。前記差分データは、今回のテストパラメータ２０ｎｓにおいて初めてテストに成功したメモリセルブロックのデータである。生成された前記差分データは、フェイルエリア情報記憶消去制御部３２からエリア生成部３４に伝達される。
【０１１２】
エリア生成部３４は、前記差分データを基に次にテストを行うべきテストエリア情報を生成して主制御部２１に伝達する。
【０１１３】
以後上記の流れを検査データ記憶部２３に記憶されたテストプログラムの最後のテストパラメータ１００ｎｓによるテストまで繰り返す。最後のテストパラメータ１００ｎｓによるテストが終了した場合、即ち、検査データ記憶部２３に記憶されたテストプログラムを参照して次のテストパラメータがない場合、主制御部２１は、正常範囲データ記録部２４に記憶された正常範囲データと、該主制御部２１内部に記憶されたそれまでのテスト結果を比較する。前記テスト結果が所定の正常範囲内に入っていれば当該ＭＵＴ１００を良品と判断し、正常範囲内に収まらない場合は不良品と判断し、前記判断結果を出力部４０から出力する。また、表示部がある場合には、表示部に前記判定結果を表示する。
【０１１４】
上述したアクセステストにおいても、本発明の一実施形態に係る半導体検査装置によってテスト時間の短縮を図ることができる。本発明の一実施形態に係る半導体検査装置においては、更に消去時間及び書込み時間のコマンドタイミングをテストパラメータとしてテストする場合においても、同様の効果を得ることができる。
【０１１５】
かかる効果は、本発明の一実施形態における半導体検査装置が、一連の連続するテストにおいて、あるテストパラメータによるテストにパスしたメモリセルブロックを、次のテストパラメータによるテストから除外する手段を有することによる。従って、一連の連続するテストにおいて、テストパラメータが増えれば増えるほど、その効果は顕著となる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の一実施形態に係る半導体検査装置の概略構成図である。
【図２】本発明の一実施形態に係る半導体検査装置におけるメモリセルブロックのスキップを示す模式図である。
【図３】本発明の一実施形態に係る半導体検査装置による電子量測定テストの模式図である。
【図４】図３に示す本発明の一実施形態に係る半導体検査装置によるフローティングゲートの電子量測定結果の分布図である。
【図５】半導体検査装置による電子量測定テストの模式図である。
【図６】図５に示す半導体検査装置によるフローティングゲートの電子量測定結果の分布図である。
【符号の説明】
【０１１７】
１：検査装置本体
１０：入力部
２０：テスト制御部
２１：主制御部
２２：データ記憶部
２３：検査データ記憶部
２４：正常範囲データ記憶部
２５：ＭＵＴアドレスデータ記憶部
３０：テストエリア生成部
３１：フェイルエリア情報生成部
３２：フェイルエリア情報記憶消去制御部
３３：フェイルメモリ
３４：エリア生成部
４０：出力部
５０：テストヘッド
１００：被検査半導体メモリＭＵＴ