(57)【要約】【課題】直流成分を高い直流電圧利得にて直流増幅することなく交流差動入力電圧信号を所定の交流電圧増幅利得で増幅するための半導体集積回路の内蔵コンデンサのチップ占有面積を低減すること。【解決手段】２つのメインアンプＭａｉｎ＿Ａｍｐ１、２の非反転入力端子（＋）に直流に重畳した交流差動入力電圧信号を供給して、反転入力端子（−）にコンデンサＣ１の両端とループアンプＬｏｏｐ＿Ａｍｐ１、２の出力を接続する。Ｌｏｏｐ＿Ａｍｐ１、２の出力インピーダンスＺｏｕｔ１、２を高く設定する。負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１、２のＺｏｕｔ１、２で決定される第１カットオフ周波数ｆｃ１と伝達信号ＬＰＦ１、２のＭａｉｎ＿Ａｍｐ１、２の入力インピーダンスＺｉｎ１、２で決定される第２カットオフ周波数ｆｃ２とのいずれか高い方の周波数（ｆｃ２）で低域カットオフ周波数ｆｃ３を決定する。【選択図】図１
2008054075.tif 000002
【特許請求の範囲】
【請求項１】
第１差動増幅器と、第２差動増幅器と、前記第１差動増幅器の反転入力端子と前記第２差動増幅器の反転入力端子との間に接続されたコンデンサと、前記第１差動増幅器の出力と前記第１差動増幅器の前記反転入力端子との間に接続されることにより前記第１差動増幅器の前記出力から前記第１差動増幅器の前記反転入力端子へ第１負帰還信号を伝達する第１負帰還回路と、前記第２差動増幅器の出力と前記第２差動増幅器の前記反転入力端子との間に接続されることにより前記第２差動増幅器の前記出力から前記第２差動増幅器の前記反転入力端子へ第２負帰還信号を伝達する第２負帰還回路とを半導体チップ上に具備して、
前記第１差動増幅器は差動的に接続された第１増幅素子と第２増幅素子を含み、前記第２差動増幅器は差動的に接続された第３増幅素子と第４増幅素子を含むものであり、
前記第１差動増幅器の非反転入力端子と前記第２差動増幅器の非反転入力端子とに直流成分に重畳した交流差動入力信号の非反転入力信号と反転入力信号とがそれぞれ供給され、
前記第１差動増幅器の前記反転入力端子への前記第１負帰還信号の伝達量と前記第２差動増幅器の前記反転入力端子への前記第２負帰還信号の伝達量とが第１カットオフ周波数よりも高い周波数で減衰するように前記第１負帰還回路と前記第２負帰還回路とは前記第１差動増幅器および第２差動増幅器の前記第１増幅素子と前記第２増幅素子および前記第３増幅素子と前記第４増幅素子の内部抵抗よりも高い抵抗を持つ所定の抵抗値の第１出力インピーダンスと第２出力インピーダンスとをそれぞれ持ち、
前記第１差動増幅器の前記非反転入力端子と前記反転入力端子との間の第１入力インピーダンスおよび前記第２差動増幅器の前記非反転入力端子と前記反転入力端子との間の第２入力インピーダンスの入力抵抗と前記第１負帰還回路の前記第１出力インピーダンスおよび前記第２負帰還回路の前記第２出力インピーダンスの出力抵抗との少なくともいずれか一方の抵抗値と前記コンデンサの容量値との積によって前記第１差動増幅器および前記第２差動増幅器の前記交流差動入力信号の増幅の際の低域カットオフ周波数が設定される半導体集積回路。
【請求項２】
第１差動増幅器と、第２差動増幅器と、前記第１差動増幅器の非反転入力端子と反転入力端子とに非反転入力端子と反転入力端子とがそれぞれ接続された第１負帰還回路と、前記第２差動増幅器の非反転入力端子と反転入力端子とに非反転入力端子と反転入力端子とがそれぞれ接続された第２負帰還回路と、前記第１差動増幅器の前記反転入力端子と前記第２差動増幅器の前記反転入力端子との間に接続されたコンデンサとを半導体チップ上に具備して、
前記第１負帰還回路の出力は前記第１差動増幅器の前記反転入力端子と前記コンデンサの一端と接続され、前記第２負帰還回路の出力は前記第２差動増幅器の前記反転入力端子と前記コンデンサの他端と接続され、
前記第１差動増幅器は差動的に接続された第１増幅素子と第２増幅素子を含み、前記第２差動増幅器は差動的に接続された第３増幅素子と第４増幅素子を含むものであり、
前記第１差動増幅器の前記非反転入力端子と前記第２差動増幅器の前記非反転入力端子とに直流成分に重畳した交流差動入力信号の非反転入力信号と反転入力信号とがそれぞれ供給され、
前記第１差動増幅器の前記反転入力端子への前記第１負帰還信号の伝達量と前記第２差動増幅器の前記反転入力端子への前記第２負帰還信号の伝達量とが第１カットオフ周波数よりも高い周波数で減衰するように前記第１負帰還回路と前記第２負帰還回路とは前記第１差動増幅器および第２差動増幅器の前記第１増幅素子と前記第２増幅素子および前記第３増幅素子と前記第４増幅素子の内部抵抗よりも高い抵抗を持つ所定の抵抗値の第１出力インピーダンスと第２出力インピーダンスとをそれぞれ持ち、
前記第１差動増幅器の前記非反転入力端子と前記反転入力端子との間の第１入力インピーダンスおよび前記第２差動増幅器の前記非反転入力端子と前記反転入力端子との間の第２入力インピーダンスの入力抵抗と前記第１負帰還回路の前記第１出力インピーダンスおよび前記第２負帰還回路の前記第２出力インピーダンスの出力抵抗との少なくともいずれか一方の抵抗値と前記コンデンサの容量値との積によって前記第１差動増幅器および前記第２差動増幅器の前記交流差動入力信号の増幅の際の低域カットオフ周波数が設定される半導体集積回路。
【請求項３】
前記第１入力インピーダンスおよび前記第２入力インピーダンスの前記入力抵抗と前記第１出力インピーダンスおよび前記第２出力インピーダンスの前記出力抵抗の一方の抵抗値は前記第１入力インピーダンスおよび前記第２入力インピーダンスの前記入力抵抗と前記第１出力インピーダンスおよび前記第２出力インピーダンスの前記出力抵抗の他方の抵抗値よりも低いかもしくは実質的に等しいものであり、前記低い抵抗の抵抗値かもしくは前記実質的に等しい抵抗の抵抗値と前記コンデンサの前記容量値との積によって前記低域カットオフ周波数が設定される請求項１と請求項２のいずれかに記載の半導体集積回路。
【請求項４】
前記第１差動増幅器の前記非反転入力端子と前記反転入力端子との間の前記第１入力インピーダンスの前記入力抵抗が前記第１増幅素子および前記第２増幅素子の前記内部抵抗と電流増幅率との積に比例するものであり、前記第２差動増幅器の前記非反転入力端子と前記反転入力端子との間の前記第２入力インピーダンスの前記入力抵抗が前記第３増幅素子および前記第４増幅素子の前記内部抵抗と電流増幅率との積に比例するものであり、
前記内部抵抗と前記電流増幅率との積に比例する前記第１差動増幅器および第２差動増幅器の前記第１入力インピーダンスおよび前記第２入力インピーダンスの前記入力抵抗は前記第１負帰還回路および前記第２負帰還回路の前記第１出力インピーダンスおよび前記第２出力インピーダンスの前記出力抵抗よりも低い抵抗値であり、前記第１差動増幅器の前記第１入力インピーダンスを介して前記第１差動増幅器の前記非反転入力端子から前記反転入力端子への伝達量と前記第２差動増幅器の前記第２入力インピーダンスを介して前記第２差動増幅器の前記非反転入力端子から前記反転入力端子への伝達量とが前記第１カットオフ周波数よりも高い周波数に設定された第２カットオフ周波数よりも高い周波数で減衰して、前記第２カットオフ周波数により前記低域カットオフ周波数が設定される請求項３に記載の半導体集積回路。
【請求項５】
前記第１差動増幅器の前記第１増幅素子と前記第２増幅素子および前記第２差動増幅器の前記第３増幅素子と前記第４増幅素子は、バイポーラトランジスタであり、
前記第１増幅素子と前記第２増幅素子と前記第３増幅素子と前記第４増幅素子の前記内部抵抗はエミッタ非線形抵抗であり、前記第１増幅素子と前記第２増幅素子と前記第３増幅素子と前記第４増幅素子の前記電流増幅率はエミッタ接地電流増幅率であり、
前記バイポーラトランジスタのベース電流を補償するベース電流補償回路が前記第１差動増幅器の前記非反転入力端子および前記反転入力端子と前記第２差動増幅器の前記非反転入力端子および前記反転入力端子とに接続された請求項４に記載の半導体集積回路。
【請求項６】
前記第１差動増幅器および前記第２差動増幅器の前記第１増幅素子と前記第２増幅素子と前記第３増幅素子と前記第４増幅素子は、それぞれＭＯＳカレントミラーで構成され、
前記第１増幅素子と前記第２増幅素子と前記第３増幅素子と前記第４増幅素子の前記内部抵抗はゲート・ソース間非線形抵抗であり、前記第１増幅素子と前記第２増幅素子と前記第３増幅素子と前記第４増幅素子の前記電流増幅率は前記ＭＯＳカレントミラーのミラー比であり、
前記ＭＯＳカレントミラーの入力電流を補償するカレントミラー入力電流補償回路が前記第１差動増幅器の前記非反転入力端子および前記反転入力端子と前記第２差動増幅器の前記非反転入力端子および前記反転入力端子とに接続された請求項４に記載の半導体集積回路。
【請求項７】
前記第１差動増幅器の前記非反転入力端子と前記反転入力端子との間の前記第１入力インピーダンスおよび前記第２差動増幅器の前記非反転入力端子と前記反転入力端子との間の前記第２入力インピーダンスの前記入力抵抗よりも前記第１負帰還回路および前記第２負帰還回路の前記第１出力インピーダンスおよび前記第２出力インピーダンスの前記出力抵抗は低い抵抗値であり、前記第１カットオフ周波数により前記低域カットオフ周波数が設定される請求項３に記載の半導体集積回路。
【請求項８】
前記第１差動増幅器および前記第２差動増幅器の前記第１増幅素子と前記第２増幅素子と前記第３増幅素子と前記第４増幅素子は、それぞれＭＯＳトランジスタであり、
前記第１負帰還回路および前記第２負帰還回路の前記第１出力インピーダンスおよび前記第２出力インピーダンスの前記出力抵抗よりも高抵抗の前記第１差動増幅器の前記非反転入力端子と前記反転入力端子との間の前記第１入力インピーダンスおよび前記第２差動増幅器の前記非反転入力端子と前記反転入力端子との間の前記第２入力インピーダンスの前記入力抵抗は、前記ＭＯＳトランジスタの絶縁ゲートにより実現されている請求項７に記載の半導体集積回路。
【請求項９】
前記第１差動増幅器に第１定電流源が接続され、前記第２差動増幅器に第２定電流源が接続され、前記第１負帰還回路に第３定電流源が接続され、前記第２負帰還回路に第４定電流源が接続され、
前記第１差動増幅器と前記第２差動増幅器とが増幅動作を行う読み出しモードでは、前記第１定電流源と前記第２定電流源と前記第３定電流源と前記第４定電流源とにそれぞれ流れる定電流が前記第１差動増幅器と前記第２差動増幅器と前記第１負帰還回路と前記第２負帰還回路とにそれぞれ流されて、
前記第１差動増幅器と前記第２差動増幅器とが前記増幅動作を中止するアイドルモードでは、前記第１差動増幅器と前記第２差動増幅器と前記第１負帰還回路と前記第２負帰還回路とにそれぞれ流される前記定電流が遮断される請求項１から請求項８のいずれかに記載の半導体集積回路。
【請求項１０】
前記第１差動増幅器と前記第２差動増幅器とが前記アイドルモードから前記読み出しモードに遷移する際に、前記第３定電流源と前記第４定電流源とにそれぞれ流れる定電流が一時的に増加される請求項９に記載の半導体集積回路。
【請求項１１】
前記アイドルモードから前記読み出しモードへの遷移もしくは前記読み出しモードから前記アイドルモードへの遷移に応答して前記第１定電流源と前記第２定電流源と前記第３定電流源と前記第４定電流源とにそれぞれ流れる電流の電流値を制御するコントローラを含む請求項９と請求項１０のいずれかに記載の半導体集積回路。
【請求項１２】
前記第１差動増幅器の前記非反転入力端子と前記反転入力端子との間に第１スイッチが接続され、前記第２差動増幅器の前記非反転入力端子と前記反転入力端子との間に第２スイッチが接続され、前記第１差動増幅器と前記第２差動増幅器とが前記アイドルモードから前記読み出しモードに遷移する際に、前記第１スイッチと前記第２スイッチとが一時的にオンに制御された後にオフ状態に制御される請求項９から請求項１１までのいずれかに記載の半導体集積回路。
【請求項１３】
前記第１差動増幅器と前記第２差動増幅器とが前記アイドルモードから前記読み出しモードに遷移する際に、前記アイドルモードから前記読み出しモードへの前記遷移に応答して前記コントローラが前記第１スイッチと前記第２スイッチとを一時的にオンに制御した後にオフ状態に制御する請求項１２に記載の半導体集積回路。
【請求項１４】
前記第１負帰還回路および前記第２負帰還回路は前記第１出力インピーダンスおよび前記第２出力インピーダンスを生成する増幅器を含む請求項１から請求項１３までのいずれかに記載の半導体集積回路。
【請求項１５】
請求項１から請求項１４までのいずれかに記載の半導体集積回路を含み、磁気記録媒体を駆動してヘッドの記録ヘッドにより前記磁気記録媒体に垂直磁気記録を行い前記ヘッドの再生ヘッドからの前記磁気記録媒体の読み出し信号を前記半導体集積回路を用いることによって処理するものであって、
前記再生ヘッドの両端を前記半導体集積回路の前記第１差動増幅器の前記非反転入力端子と前記第２差動増幅器の前記非反転入力端子とに結合コンデンサを介すことなく接続してなる磁気記録装置。
【請求項１６】
前記再生ヘッドは磁気抵抗ヘッドである請求項１５記載の磁気記録装置。
【請求項１７】
前記ヘッド内部で前記記録ヘッドと前記磁気抵抗ヘッドとの間にシールドが形成されている請求項１６に記載の磁気記録装置。
【請求項１８】
前記ヘッドが実装されたアームに前記半導体集積回路を実装した請求項１５から請求項１７のいずれかに記載の磁気記録装置。
【請求項１９】
前記磁気記録媒体は磁気ディスクである請求項１５から請求項１８のいずれかに記載の磁気記録装置。
【請求項２０】
前記磁気記録媒体は磁気テープである請求項１５から請求項１７のいずれかに記載の磁気記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動増幅器を備えた半導体集積回路及びそれを用いた磁気記憶装置に関わり、特に、差動増幅器により直流成分を高い直流電圧利得にて直流増幅することなく直流成分に重畳した交流差動入力電圧信号を所定の交流電圧増幅利得で増幅するための半導体集積回路の内蔵コンデンサのチップ占有面積を低減するのに有効な技術に関する。
【背景技術】
【０００２】
下記非特許文献１には、ハードディスクドライブ（ＨＤＤ）の磁気抵抗（ＭＲ）ヘッドもしくはジャイアント磁気抵抗（ＧＭＲ）ヘッドの両端の差動入力信号を２個の結合容量を介して完全差動ＣＭＯＳプリアンプに供給することが記載されている。
【０００３】
また、下記特許文献１には、磁気抵抗（ＭＲ）ヘッドの両端の差動入力信号を２個の結合容量を介して差動対トランジスタのベースに供給する第１の方式と、１つの集積化エミッタ結合容量によりエミッタが接続された１対のトランジスタのベースに磁気抵抗（ＭＲ）ヘッドの両端の差動入力信号を直接供給する第２の方式とが記載されている。前記第１の方式では、差動対トランジスタのエミッタ抵抗と差動対トランジスタの電流増幅率と結合容量との積により時定数が得られる。従って、エミッタ抵抗を５Ω、電流利得を１００とし、カットオフ周波数ｆｃを３．２ＭＨｚとするには、２個の結合容量はそれぞれ１００ｐＦ必要で、少し大きいがＩＣチップ上に集積化できると記載している。また、前記第２の方式では、トランジスタの電流増幅率は無関係となり、１対のトランジスタのエミッタ抵抗と１つの集積化エミッタ結合容量との積のみにより時定数が得られる。従って、エミッタ抵抗を５Ω、集積化エミッタ結合容量を５００ｐＦとすると、カットオフ周波数ｆｃは３２ＭＨｚとなり、前記第１の方式のカットオフ周波数ｆｃ（３．２ＭＨｚ）の１０倍となることが記載されている。
【０００４】
更に、下記非特許文献２には、ハードディスクドライブ（ＨＤＤ）で一般的な面内記録よりも高い記録密度を可能とする垂直磁気記録方式が記載されている。
【０００５】
【非特許文献１】Ｚｈｉｌｉａｎｇ  Ｚｈｅｎｇ  ｅｔ  ａｌ，“Ａ  ０．５５ｎＶ／√Ｈｚ  Ｇｉｇａｂｉｔ  Ｆｕｌｌｙ−Ｄｉｆｆｅｒｅｎｔｉａｌ  ＣＭＯＳ  Ｐｒｅａｍｐｌｉｆｉｅｒ  ｆｏｒ  ＭＲ／ＧＭＲ  Ｒｅａｄ  Ａｐｐｌｉｃａｔｉｏｎ”，  ＩＳＳＣＣ  ２００２／ＳＥＳＳＩＯＮ３／ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＯＲＳ  ＡＮＤ  ＣＩＲＣＵＩＴＳ／３．７  ２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ．
【非特許文献２】Ｚ．Ｊ．Ｌｉｕ  ｅｔ  ａｌ，“Ｄｙｎａｍｉｃ  Ｓｉｍｕｌａｔｉｏｎ  ｏｆ  Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  Ｒｅｃｏｒｄｉｎｇ  Ｈｅａｄ  ａｎｄ  Ｍｅｄｉａ  Ｃｏｍｂｉｎａｔｉｏｎ”，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＭＡＧＮＥＴＩＣＳ，  ＶＯＬ．４２，  ＮＯ．４  ＡＰＲＩＬ  ２００６，  ＰＰ．９４３−９４６．
【特許文献１】米国特許  第６、０８４、４６９号  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、本発明に先立って高記録密度を可能とする垂直磁気記録方式のハードディスクドライブ（ＨＤＤ）のＭＲヘッドの微弱信号を増幅するためのプリアンプの開発に従事した。
【０００７】
ストレージ用テープドライブ、ハードディスクドライブ等の磁気記録装置内では、ヘッドからの微弱な電気信号を適当な振幅に増幅するためにプリアンプが必要とされる。現在、磁気信号を電気信号に変換するためのヘッドには、磁気抵抗素子ヘッド（ＭＲヘッド）が多く使用されている。
【０００８】
ＭＲヘッドは直流電流または電圧のバイアスを必要とするため、ＭＲヘッドから得られる電気信号は直流電圧に重畳した交流差動電圧信号になる。この直流電圧は数十ｍＶ〜数百ｍＶになるのに対して交流差動電圧信号はピークツーピークで数ｍＶ以下になるため、プリアンプ内部では直流成分を遮断し交流電圧信号だけを増幅する必要がある。
【０００９】
近年、ハードディスクドライブを代表とする磁気ディスク装置の分野では、従来の長手磁気記録（面内磁気記録）方式での記録密度の限界を超えるための技術として、上記の垂直磁気記録方式が注目されている。しかしこの垂直磁気記録方式で要求されるカットオフ周波数は約１００ＫＨｚと、従来の面内記録の長手磁気記録方式でのカットオフ周波数約６００ＫＨｚよりもずっと低くなる。
【００１０】
下記非特許文献１の記載からのアナロジーに基づき、本発明者は本発明に先立ってＭＲヘッドの両端の差動入力信号を２個の結合容量を介して差動バイポーラトランジスタの両ベースに供給することを検討した。差動バイポーラトランジスタの両エミッタには定電流源が接続され、差動バイポーラトランジスタの両ベースに２個の結合容量が接続されるとともに２個のバイアス抵抗を介して等しいバイアス電圧が供給される。
【００１１】
定電流源の電流を５ｍＡに設定すると、従来の長手磁気記録方式による磁気記録において必要な低域カットオフ周波数を６００ＫＨｚとし、差動バイポーラトランジスタの電流増幅率を１００とすると、２個の結合容量の値はそれぞれ約２６０ｐＦが必要となる。これは例えば厚さ１２ｎｍのシリコン酸化膜を使用した２個の結合容量の合計で、０．４２ｍｍ×０．４２ｍｍ角の正方形のチップ占有面積と計算された。一方、垂直磁気記録方式における前記低域カットオフ周波数を１００ＫＨｚとし、定電流源の電流を５ｍＡとすると、２個の結合容量の値はそれぞれ１５００ｐＦが必要となる。これは１ｍｍ×１ｍｍ角の正方形のチップ占有面積に相当する。
【００１２】
近年、半導体集積回路の製造原価低減に対する要求が非常に高まっており、半導体集積回路の内蔵コンデンサを小さなチップ占有面積として、半導体集積回路のトータルのチップ面積を低減して製造原価を低減することが強く求められている。
【００１３】
本発明は上記の如き本発明に先立った本発明者等の検討により明らかとなった事項を基にしてなされたものであり、本発明の目的とするところは半導体集積回路の差動増幅器により直流成分に重畳した交流差動入力電圧信号を増幅するに際して、直流成分を高い直流電圧利得にて直流増幅することなく交流差動入力電圧信号を所定の交流電圧増幅利得で増幅するための半導体集積回路の内蔵コンデンサのチップ占有面積を低減することにある。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１６】
本発明の１つの形態による半導体集積回路は、第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）と、第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）と、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の反転入力端子（−）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の反転入力端子（−）との間に接続されたコンデンサ（Ｃ１）と、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の出力と前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）との間に接続されることにより前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記出力から前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）へ第１負帰還信号（ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１）を伝達する第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）と、前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の出力と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）との間に接続されることにより前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記出力から前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）へ第２負帰還信号（ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２）を伝達する第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）とを半導体チップ上に具備する。
【００１７】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）は差動的に接続された第１増幅素子（Ｑ１）と第２増幅素子（Ｑ２）を含み、前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）は差動的に接続された第３増幅素子（Ｑ３）と第４増幅素子（Ｑ４）を含むものである。
【００１８】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の非反転入力端子（＋）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の非反転入力端子（＋）とに直流成分に重畳した交流差動入力信号の非反転入力信号（＋Ｖｉｎ）と反転入力信号（−Ｖｉｎ）とがそれぞれ供給される。
【００１９】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）への前記第１負帰還信号（ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１）の伝達量と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）への前記第２負帰還信号（ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２）の伝達量とが第１カットオフ周波数（ｆｃ１）よりも高い周波数で減衰するように前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）と前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）とは前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）および第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第１増幅素子（Ｑ１）と前記第２増幅素子（Ｑ２）および前記第３増幅素子（Ｑ３）と前記第４増幅素子（Ｑ４）の内部抵抗（Ｒｅ）よりも高い抵抗を持つ所定の抵抗値の第１出力インピーダンス（Ｚｏｕｔ１）と第２出力インピーダンス（Ｚｏｕｔ２）とをそれぞれ持つ。
【００２０】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の第１入力インピーダンス（Ｚｉｎ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の第２入力インピーダンス（Ｚｉｎ２）の入力抵抗と前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）の出力抵抗との少なくともいずれか一方の抵抗値と前記コンデンサ（Ｃ１）の容量値との積によって前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記交流差動入力信号（＋Ｖｉｎ、−Ｖｉｎ）の増幅の際の低域カットオフ周波数（ｆｃ３）が設定される（図１、図２参照）。
【００２１】
一方、前記特許文献１に記載された前記第２の方式では、１つの集積化エミッタ結合容量によりエミッタが接続された１対のトランジスタのベースに磁気抵抗（ＭＲ）ヘッドの両端の差動入力信号が直接供給されていた。従って、１つの集積化エミッタ結合容量は１対のトランジスタによりエミッタフォロワの形態で駆動されている。このエミッタフォロワ駆動での出力インピーダンスは、１対のトランジスタの非線形エミッタ抵抗Ｒｅで決定される極めて低い抵抗となる。従って、カットオフ周波数を決定する時定数は集積化エミッタ結合容量の容量値と非線形エミッタ抵抗Ｒｅの低い抵抗値との積で決定されるので、カットオフ周波数を低い周波数とするためには集積化エミッタ結合容量の容量値を大きくする必要があった。
【００２２】
本発明の前記１つの形態による手段は、前記特許文献１に記載された前記第２の方式と類似して、１個のコンデンサ（Ｃ１）の両端を１対の差動増幅器（Ｍａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２）が駆動する。しかし、１対の差動増幅器（Ｍａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２）の１対の出力から１個のコンデンサ（Ｃ１）の両端および１対の差動増幅器（Ｍａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２）の反転入力端子（−）への負帰還信号の伝達は、増幅素子（Ｑ１、Ｑ２、Ｑ３、Ｑ４）の内部抵抗（Ｒｅ）よりも高い抵抗を持つ所定の抵抗値の出力インピーダンス（Ｚｏｕｔ１、Ｚｏｕｔ２）を持つ負帰還回路（Ｌｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２）により行われる。
【００２３】
その結果、本発明の前記１つの形態による手段によれば、カットオフ周波数を決定する時定数は、前記特許文献１に記載された前記第２の方式のように前記コンデンサ（Ｃ１）の容量値と前記増幅素子（Ｑ１、Ｑ２、Ｑ３、Ｑ４）の内部抵抗（Ｒｅ）の低い抵抗値との積のみで決定されるのではなく、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記第１入力インピーダンス（Ｚｉｎ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第２入力インピーダンス（Ｚｉｎ２）の入力抵抗と前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）の出力抵抗との少なくともいずれか一方の抵抗値と前記コンデンサ（Ｃ１）の容量値との積によって前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記交流差動入力信号の増幅の際の低域カットオフ周波数（ｆｃ３）が設定されるようになった。このようにして、前記コンデンサ（Ｃ１）の容量値を小さくすることが可能となる（図１、図２参照）。
【００２４】
本発明の他の１つの形態による半導体集積回路は、第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）と、第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）と、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の非反転入力端子（＋）と反転入力端子（−）とに非反転入力端子（＋）と反転入力端子（−）とがそれぞれ接続された第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）と、前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の非反転入力端子（＋）と反転入力端子（−）とに非反転入力端子（＋）と反転入力端子（−）とがそれぞれ接続された第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）と、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）との間に接続されたコンデンサ（Ｃ１）とを半導体チップ上に具備する。
【００２５】
前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）の出力は前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）と前記コンデンサ（Ｃ１）の一端と接続され、前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の出力は前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）と前記コンデンサ（Ｃ１）の他端と接続されている。
【００２６】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）は差動的に接続された第１増幅素子（Ｑ１）と第２増幅素子（Ｑ２）を含み、前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）は差動的に接続された第３増幅素子（Ｑ３）と第４増幅素子（Ｑ４）を含むものである。
【００２７】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）とに直流成分に重畳した交流差動入力信号の非反転入力信号（＋Ｖｉｎ）と反転入力信号（−Ｖｉｎ）とがそれぞれ供給される。
【００２８】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）への前記第１負帰還信号（ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１）の伝達量と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）への前記第２負帰還信号の伝達量とが第１カットオフ周波数（ｆｃ１）よりも高い周波数で減衰するように前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）と前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）とは前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）および第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第１増幅素子（Ｑ１）と前記第２増幅素子（Ｑ２）および前記第３増幅素子（Ｑ３）と前記第４増幅素子（Ｑ４）の内部抵抗（Ｒｅ）よりも高い抵抗を持つ所定の抵抗値の第１出力インピーダンス（Ｚｏｕｔ１）と第２出力インピーダンス（Ｚｏｕｔ２）とをそれぞれ持つ。
【００２９】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の第１入力インピーダンス（Ｚｉｎ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の第２入力インピーダンス（Ｚｉｎ２）の入力抵抗と前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）の出力抵抗との少なくともいずれか一方の抵抗値と前記コンデンサ（Ｃ１）の容量値との積によって前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記交流差動入力信号（＋Ｖｉｎ、−Ｖｉｎ）の増幅の際の低域カットオフ周波数（ｆｃ３）が設定される（図５、図６、図７参照）。
【００３０】
その結果、本発明の前記他の１つの形態による手段によれば、カットオフ周波数を決定する時定数は、前記特許文献１に記載された前記第２の方式のように前記コンデンサ（Ｃ１）の容量値と前記増幅素子（Ｑ１、Ｑ２、Ｑ３、Ｑ４）の内部抵抗（Ｒｅ）の抵抗値との積のみで決定されるのではなく、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記第１入力インピーダンス（Ｚｉｎ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第２入力インピーダンス（Ｚｉｎ２）の入力抵抗と前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）の出力抵抗との少なくともいずれか一方の抵抗値と前記コンデンサ（Ｃ１）の容量値との積によって前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記交流差動入力信号の増幅の際の低域カットオフ周波数（ｆｃ３）が設定されるようになった。このようにして、前記コンデンサ（Ｃ１）の容量値を小さくすることが可能となる（図５、図６、図７参照）。
【００３１】
本発明の１つの好適な形態による半導体集積回路では、本発明の前記１つの形態もしくは前記他の１つの形態において、前記第１入力インピーダンス（Ｚｉｎ１）および前記第２入力インピーダンス（Ｚｉｎ２）の前記入力抵抗と前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）の前記出力抵抗の一方の抵抗値は前記第１入力インピーダンス（Ｚｉｎ１）および前記第２入力インピーダンス（Ｚｉｎ２）の前記入力抵抗と前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）の前記出力抵抗の他方の抵抗値よりも低いかもしくは実質的に等しいものであり、前記低い抵抗の抵抗値かもしくは前記実質的に等しい抵抗の抵抗値と前記コンデンサ（Ｃ１）の前記容量値との積によって前記低域カットオフ周波数（ｆｃ３）が設定される（図１、図２、図５、図６、図７参照）。
【００３２】
本発明の１つの具体的な形態による半導体集積回路では、本発明の前記１つの好適な形態において、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の前記第１入力インピーダンス（Ｚｉｎ１）が前記第１増幅素子（Ｑ１）および前記第２増幅素子（Ｑ２）の前記内部抵抗（Ｒｅ）と電流増幅率（ｈｆｅ）との積に比例するものであり、前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の前記第２入力インピーダンス（Ｚｉｎ２）が前記第３増幅素子（Ｑ３）および前記第４増幅素子（Ｑ４）の前記内部抵抗（Ｒｅ）と電流増幅率（ｈｆｅ）との積に比例するものである。
【００３３】
前記内部抵抗（Ｒｅ）と前記電流増幅率（ｈｆｅ）との積に比例する前記第１入力インピーダンス（Ｚｉｎ１）および前記第２入力インピーダンス（Ｚｉｎ２）の前記入力抵抗は前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）の前記出力抵抗よりも低い抵抗値であり、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記第１入力インピーダンス（Ｚｉｎ１）を介して前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）から前記反転入力端子（−）への伝達量と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第２入力インピーダンス（Ｚｉｎ２）を介して前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）から前記反転入力端子（−）への伝達量とが前記第１カットオフ周波数（ｆｃ１）よりも高い周波数に設定された第２カットオフ周波数（ｆｃ２）よりも高い周波数で減衰して、前記第２カットオフ周波数（ｆｃ２）により前記低域カットオフ周波数（ｆｃ３）が設定される（図１、図２、図８、図９参照）。
【００３４】
本発明の前記１つの具体的な形態による手段によれば、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）への前記第１負帰還信号（ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１）の伝達量と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）への前記第２負帰還信号（ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２）の伝達量とは、前記第１カットオフ周波数（ｆｃ１）よりも低い周波数である直流信号および超低周波信号において略１００％負帰還となる。更に、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記第１入力インピーダンス（Ｚｉｎ１）を介して前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）から前記反転入力端子（−）への伝達量と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第２入力インピーダンス（Ｚｉｎ２）を介して前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）から前記反転入力端子（−）への伝達量とは、前記第２カットオフ周波数（ｆｃ２）よりも低い周波数である直流信号および低周波信号において略１００％の伝達量となる。
【００３５】
その結果、前記コンデンサ（Ｃ１）の両端すなわち前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）とには前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）とにそれぞれ供給された前記非反転入力信号（＋Ｖｉｎ）と前記反転入力信号（−Ｖｉｎ）の直流信号、超低周波信号および低周波信号が略１００％で伝達される。従って、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記反転入力端子（−）とは前記非反転入力信号（＋Ｖｉｎ）の直流信号、超低周波信号および低周波信号により同相・同振幅で駆動され、前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）と前記反転入力端子（−）とは前記反転入力信号（−Ｖｉｎ）の直流信号、超低周波信号および低周波信号により同相・同振幅で駆動される。その結果、前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）の出力および前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）の直流信号、超低周波信号および低周波信号の電圧は前記非反転入力信号（＋Ｖｉｎ）の直流信号、超低周波信号および低周波信号のレベルと略同一に維持され、前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の出力および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）の直流信号、超低周波信号および低周波信号の電圧は前記反転入力信号（−Ｖｉｎ）の直流信号、超低周波信号および低周波信号のレベルと略同一に維持される。
【００３６】
この直流信号、超低周波信号および低周波信号の状態では、略１００％の負帰還と略１００％の伝達とにより前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の電圧利得は略１（０ｄＢ）となり、高い電圧利得での直流信号の直流増幅も超低周波信号および低周波信号の低周波増幅も行われることはない。
【００３７】
また、本発明の前記１つの具体的な形態による手段によれば、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）への前記第１負帰還信号（ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１）の伝達量と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）への前記第２負帰還信号（ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２）の伝達量とは、前記第１カットオフ周波数（ｆｃ１）よりも遥かに高い周波数（ｆｃ２´）において略０％の負帰還となる。さらに、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記第１入力インピーダンス（Ｚｉｎ１）を介して前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）から前記反転入力端子（−）への伝達量と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第２入力インピーダンス（Ｚｉｎ２）を介して前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）から前記反転入力端子（−）への伝達量とは、前記第２カットオフ周波数（ｆｃ２）よりも高い周波数（ｆｃ２´）において略０％の伝達量となる。
【００３８】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）は前記非反転入力信号（＋Ｖｉｎ）および前記反転入力信号（−Ｖｉｎ）の直流信号、超低周波信号および低周波信号のレベルに維持されているのに対して、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）は前記非反転入力信号（＋Ｖｉｎ）および前記反転入力信号（−Ｖｉｎ）の前記第２カットオフ周波数（ｆｃ２）よりも高い周波数（ｆｃ２´）およびそれ以上の周波数の信号により駆動されている。
【００３９】
この周波数（ｆｃ２´）の信号およびそれ以上の周波数の信号による駆動の状態では、略０％の負帰還と略０％の伝達とにより前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の電圧利得は例えば約４７ｄＢの高電圧利得となり、高い電圧利得での中間周波信号および高周波信号の増幅を行うことが可能となる。
【００４０】
本発明の１つのより具体的な形態による半導体集積回路では、本発明の前記１つの具体的な形態において、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記第１増幅素子（Ｑ１）と前記第２増幅素子（Ｑ２）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第３増幅素子（Ｑ３）と前記第４増幅素子（Ｑ４）は、バイポーラトランジスタであり、前記第１増幅素子（Ｑ１）と前記第２増幅素子（Ｑ２）と前記第３増幅素子（Ｑ３）と前記第４増幅素子（Ｑ４）の前記内部抵抗はエミッタ非線形抵抗（Ｒｅ）であり、前記第１増幅素子（Ｑ１）と前記第２増幅素子（Ｑ２）と前記第３増幅素子（Ｑ３）と前記第４増幅素子（Ｑ４）の前記電流増幅率はエミッタ接地電流増幅率（ｈｆｅ）であり、前記バイポーラトランジスタのベース電流を補償するベース電流補償回路（ＢＣ＿ＣＣ）が前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）および前記反転入力端子（−）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）および前記反転入力端子（−）とに接続されている（図３参照）。
【００４１】
本発明の他の１つのより具体的な形態による半導体集積回路では、本発明の前記１つの具体的な形態において、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記第１増幅素子（Ｑ１、Ｑ０１）と前記第２増幅素子（Ｑ２、Ｑ０２）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第３増幅素子（Ｑ３、、Ｑ０３）と前記第４増幅素子（Ｑ４、Ｑ０４）は、それぞれＭＯＳカレントミラーで構成され、前記第１増幅素子（Ｑ１、Ｑ０１）と前記第２増幅素子（Ｑ２、Ｑ０２）と前記第３増幅素子（Ｑ３、、Ｑ０３）と前記第４増幅素子（Ｑ４、Ｑ０４）の前記内部抵抗はゲート・ソース間非線形抵抗（Ｒｇｓ）であり、前記第１増幅素子（Ｑ１、Ｑ０１）と前記第２増幅素子（Ｑ２、Ｑ０２）と前記第３増幅素子（Ｑ３、、Ｑ０３）と前記第４増幅素子（Ｑ４、Ｑ０４）の前記電流増幅率は前記ＭＯＳカレントミラーのミラー比（Ｒｍ）であり、前記ＭＯＳカレントミラーの入力電流を補償するカレントミラー入力電流補償回路（ＣＭＣ＿ＣＣ）が前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）および前記反転入力端子（−）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）および前記反転入力端子（−）とに接続されている（図１７参照）。
【００４２】
本発明の他の１つの好適な形態による半導体集積回路では、本発明の前記１つの形態もしくは前記他の１つの形態において、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の第１入力インピーダンス（Ｚｉｎ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の第２入力インピーダンス（Ｚｉｎ２）の前記入力抵抗よりも前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）の前記出力抵抗は低い抵抗値であり、前記第１カットオフ周波数（ｆｃ１）により前記低域カットオフ周波数（ｆｃ３）が設定される（図５、図６、図７参照）。
【００４３】
本発明の他の１つのより具体的な形態による半導体集積回路では、本発明の前記他の１つの具体的な形態において、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記第１増幅素子（Ｑ１）と前記第２増幅素子（Ｑ２）と前記第３増幅素子（Ｑ３）と前記第４増幅素子（Ｑ４）は、それぞれＭＯＳトランジスタであり、前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）の前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）の前記出力抵抗よりも高抵抗の前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の前記第１入力インピーダンス（Ｚｉｎ１）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）と前記反転入力端子（−）との間の前記第２入力インピーダンス（Ｚｉｎ２）の前記入力抵抗は、前記ＭＯＳトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４）の絶縁ゲートにより実現されている（図５、図６、図７参照）。
【００４４】
本発明の１つのより具体的な形態による半導体集積回路では、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）に第１定電流源（Ｉ１）が接続され、前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）に第２定電流源（Ｉ２）が接続され、前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）に第３定電流源（Ｉ３、Ｉ５）が接続され、前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）に第４定電流源（Ｉ４、Ｉ６）が接続されている。
【００４５】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）とが増幅動作を行う読み出しモード（ＲＥＡＤ  ＭＯＤＥ）では、前記第１定電流源（Ｉ１）と前記第２定電流源（Ｉ２）と前記第３定電流源（Ｉ３、Ｉ５）と前記第４定電流源（Ｉ４、Ｉ６）とにそれぞれ流れる定電流が前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）と前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）と前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）とにそれぞれ流される（図１５参照）。
【００４６】
前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）とが前記増幅動作を中止するアイドルモード（ＩＤＬＥ  ＭＯＤＥ）では、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）と前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）と前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）とにそれぞれ流される前記定電流が遮断される（図１５参照）。
【００４７】
本発明の前記１つの好適な形態による手段によれば、アイドルモード（ＩＤＬＥ  ＭＯＤＥ）での半導体集積回路の消費電力を削減することができる。
【００４８】
本発明の１つのより好適な形態による半導体集積回路では、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）とが前記アイドルモード（ＩＤＬＥ  ＭＯＤＥ）から前記読み出しモード（ＲＥＡＤ  ＭＯＤＥ）に遷移する際に、前記第３定電流源（Ｉ３、Ｉ５）と前記第４定電流源（Ｉ４、Ｉ６）とにそれぞれ流れる定電流が一時的に増加される（図１５のＳＷ３、ＳＷ４参照）。
【００４９】
本発明の前記１つのより好適な形態による手段によれば、前記アイドルモード（ＩＤＬＥ  ＭＯＤＥ）から前記読み出しモード（ＲＥＡＤ  ＭＯＤＥ）に遷移する際に、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記反転入力端子（−）および前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記反転入力端子（−）の電圧レベルを高速復帰させることができる。
【００５０】
本発明の１つのより好適な形態による半導体集積回路は、前記アイドルモード（ＩＤＬＥ  ＭＯＤＥ）から前記読み出しモード（ＲＥＡＤ  ＭＯＤＥ）への遷移もしくは前記読み出しモード（ＲＥＡＤ  ＭＯＤＥ）から前記アイドルモード（ＩＤＬＥ  ＭＯＤＥ）への遷移に応答して前記第１定電流源（Ｉ１）と前記第２定電流源（Ｉ２）と前記第３定電流源（Ｉ３、Ｉ５）と前記第４定電流源（Ｉ４、Ｉ６）とにそれぞれ流れる電流の電流値を制御するコントローラ（ＳＷ＿ＣＮＴ）を含む（図３、図４、図７、図１０、図１７参照）。
【００５１】
本発明の１つのより好適な形態による半導体集積回路では、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記反転入力端子（−）との間に第１スイッチ（ＳＷ５）が接続され、前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）と前記反転入力端子（−）との間に第２スイッチ（ＳＷ６）が接続され、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）とが前記アイドルモード（ＩＤＬＥ  ＭＯＤＥ）から前記読み出しモード（ＲＥＡＤ  ＭＯＤＥ）に遷移する際に、前記第１スイッチ（ＳＷ５）と前記第２スイッチ（ＳＷ６）とが一時的にオンに制御された後にオフ状態に制御される（図１５参照）。
【００５２】
本発明の１つのより好適な形態による半導体集積回路では、前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）とが前記アイドルモード（ＩＤＬＥ  ＭＯＤＥ）から前記読み出しモード（ＲＥＡＤ  ＭＯＤＥ）に遷移する際に、前記アイドルモード（ＩＤＬＥ  ＭＯＤＥ）から前記読み出しモード（ＲＥＡＤ  ＭＯＤＥ）への前記遷移に応答して前記コントローラ（ＳＷ＿ＣＮＴ）が前記第１スイッチ（ＳＷ５）と前記第２スイッチ（ＳＷ６）とを一時的にオンに制御した後にオフ状態に制御する（図３、図１５参照）。
【００５３】
本発明の１つのより好適な形態による半導体集積回路では、前記第１負帰還回路（Ｌｏｏｐ＿Ａｍｐ１）および前記第２負帰還回路（Ｌｏｏｐ＿Ａｍｐ２）は前記第１出力インピーダンス（Ｚｏｕｔ１）および前記第２出力インピーダンス（Ｚｏｕｔ２）を生成する増幅器（Ｑ３９、Ｑ４０、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６）を含む（図１１、図１２参照）。
【００５４】
本発明の１つの形態による磁気記録装置は、上記いずれかの形態の半導体集積回路（Ｐｒｅａｍｐ  ＩＣ）を含み（図１８参照）、磁気記録媒体（２０）を駆動してヘッド（２１Ｃ）の記録ヘッド（ＲＰ、ＲＣ、ＲＹ）により前記磁気記録媒体（２０）に垂直磁気記録を行い、前記ヘッド（２１Ｃ）の再生ヘッド（ＧＭＲ）からの前記磁気記録媒体（２０）の読み出し信号を前記半導体集積回路（Ｐｒｅａｍｐ  ＩＣ）を用いることによって処理する。前記再生ヘッド（ＧＭＲ）の両端は、前記半導体集積回路（Ｐｒｅａｍｐ  ＩＣ）の前記第１差動増幅器（Ｍａｉｎ＿Ａｍｐ１）の前記非反転入力端子（＋）と前記第２差動増幅器（Ｍａｉｎ＿Ａｍｐ２）の前記非反転入力端子（＋）とに結合コンデンサを介すことなく接続されている（図１８、図１９、図２０参照）。
【００５５】
本発明の１つの好適な形態による磁気記録装置では、前記再生ヘッド（ＧＭＲ）は磁気抵抗ヘッドである。
【００５６】
本発明の１つのより好適な形態による磁気記録装置では、前記ヘッド（２１Ｃ）内部で前記記録ヘッド（ＲＰ、ＲＣ、ＲＹ）と前記磁気抵抗ヘッド（ＧＭＲ）との間にシールド（ＲＳＬ２）が形成されている（図１９参照）。
【００５７】
本発明の１つの具体的な形態による磁気記録装置では、前記ヘッド（２１Ｃ）が実装されたアーム（２１Ａ）に上記いずれかの形態の半導体集積回路（Ｐｒｅａｍｐ  ＩＣ）が実装されている（図１８参照）。
【００５８】
本発明の１つのより具体的な形態による磁気記録装置では、前記磁気記録媒体（２０）は磁気ディスク又は磁気テープである（図２０参照）。
【発明の効果】
【００５９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６０】
すなわち、本発明によれば、半導体集積回路の差動増幅器により直流成分に重畳した交流差動入力電圧信号を増幅するに際して、直流成分を高い直流電圧利得にて直流増幅することなく交流差動入力電圧信号を所定の交流電圧増幅利得で増幅するための半導体集積回路の内蔵コンデンサのチップ占有面積を低減することが可能になる。
【発明を実施するための最良の形態】
【００６１】
≪プリアンプの基本構成≫
（本発明の第１の実施形態）
図１は垂直磁気記録方式のハードディスクドライブ（ＨＤＤ）の磁気抵抗ヘッドＲＭＲの微弱信号を増幅するための基本構成によるプリアンプを含む本発明の第１の実施形態による半導体集積回路を示すブロック図である。
【００６２】
同図に示すように、磁気抵抗ヘッドＲＭＲの一端はバイアス回路５の定電流源５＿１の一端１に接続され、磁気抵抗ヘッドＲＭＲの他端はバイアス回路５の定電流源５＿２の一端２に接続されている。バイアス回路５では定電流源５＿１の他端には電源電圧Ｖｃｃが供給され、定電流源５＿２の他端には接地電圧ＧＮＤが供給されている。定電流源５＿１と定電流源５＿２の電流は４〜１０ｍＡの範囲の互いに等しいセンス電流値に設定されている。磁気抵抗ヘッドＲＭＲの特性にも依存するが、磁気抵抗ヘッドＲＭＲの両端の間の直流電圧は数十ｍＶ〜数百ｍＶになり磁束変化による磁気抵抗ヘッドＲＭＲの抵抗変化による交流差動電圧信号はピークツーピークで数ｍＶ以下となっている。
【００６３】
同図で、破線の内部は半導体集積回路の半導体チップに形成された回路を示している。磁気抵抗ヘッドＲＭＲの微弱信号を増幅するためのプリアンプは、第１差動増幅器としてのメインアンプＭａｉｎ＿Ａｍｐ１と、第２差動増幅器としてのメインアンプＭａｉｎ＿Ａｍｐ２と、メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）との間に接続されたコンデンサＣ１と、メインアンプＭａｉｎ＿Ａｍｐ１の出力とメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）との間に接続されることによりメインアンプＭａｉｎ＿Ａｍｐ１の出力からメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）へ第１負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１を伝達する第１負帰還回路としてのループアンプＬｏｏｐ＿Ａｍｐ１と、メインアンプＭａｉｎ＿Ａｍｐ２の出力とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）との間に接続されることによりメインアンプＭａｉｎ＿Ａｍｐ２の出力からメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）へ第２負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２を伝達する第２負帰還回路としてのループアンプＬｏｏｐ＿Ａｍｐ２とを含んでいる。
【００６４】
磁気抵抗ヘッドＲＭＲの両端からメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）とメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）とに直流成分に重畳した交流差動入力信号の非反転入力信号＋Ｖｉｎと反転入力信号−Ｖｉｎとがそれぞれ供給される。
【００６５】
メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）への第１負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１の伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）への第２負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量とが第１カットオフ周波数ｆｃ１よりも高い周波数で減衰するようにループアンプＬｏｏｐ＿Ａｍｐ１とループアンプＬｏｏｐ＿Ａｍｐ２とはそれぞれ所定の抵抗値の出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２を持っている。
【００６６】
図２は、図１に示したプリアンプ内部の各回路の伝達量の周波数依存特性を示す図である。
【００６７】
図２の１番目は、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の自体の周波数特性を示しており、直流成分および超低周波の領域から高周波の領域まで高い電圧利得を有している。
【００６８】
図２の２番目は、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２とコンデンサＣ１とによる負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１、ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量の周波数特性を示しており、第１カットオフ周波数ｆｃ１までの直流成分および超低周波の領域では高い伝達量を有しているが、第１カットオフ周波数ｆｃ１よりも高い周波数では１（０ｄＢ）に減少している。この第１カットオフ周波数ｆｃ１は、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２の極めて高い抵抗値とコンデンサＣ１の容量値との積で決定される。
【００６９】
図３に示すように、メインアンプＭａｉｎ＿Ａｍｐ１は差動的に接続された第１バイポーラトランジスタＱ１と第２バイポーラトランジスタＱ２を含むことにより、メインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）と反転入力端子（−）との間の第１入力インピーダンスＺｉｎ１が第１バイポーラトランジスタＱ１および第２バイポーラトランジスタＱ２の内部抵抗であるエミッタ抵抗Ｒｅとエミッタ接地電流増幅率ｈｆｅとの積に比例するものである。同様にメインアンプＭａｉｎ＿Ａｍｐ２は差動的に接続された第３バイポーラトランジスタＱ３と第４バイポーラトランジスタＱ４を含むことにより、メインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）との間の第２入力インピーダンスＺｉｎ２が第３バイポーラトランジスタＱ３および第４バイポーラトランジスタＱ４の内部抵抗であるエミッタ抵抗Ｒｅとエミッタ接地電流増幅率ｈｆｅとの積に比例するものである。尚、バイポーラトランジスタの内部抵抗であるエミッタ非線型抵抗Ｒｅは、良く知られているように、ボルツマン定数Ｋ、絶対温度Ｔ、電子電荷ｑ、エミッタ電流Ｉｅとから、次の関係で与えられる。
【００７０】
Ｒｅ＝ＫＴ／ｑＩｅ＝２６ｍＶ／Ｉｅ  …（１式）
すなわち、エミッタ非線型抵抗Ｒｅは、エミッタ電流Ｉｅの増加に逆比例して減少する。
【００７１】
従って、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２とは、バイポーラトランジスタの電流増幅率をｈｆｅとすると、次式で与えられる。
【００７２】
Ｚｉｎ１＝Ｚｉｎ２＝ｈｆｅ・Ｒｅ＝ｈｆｅ・ＫＴ／ｑＩｅ  …（２式）
その結果、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ１とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ２とが第２カットオフ周波数ｆｃ２よりも高い周波数で減衰するように第１入力インピーダンスＺｉｎ１と第２入力インピーダンスＺｉｎ２とが所定のインピーダンスを持っている。尚、第２カットオフ周波数ｆｃ２は、第１カットオフ周波数ｆｃ１と略等しいかまたは第１カットオフ周波数ｆｃ１よりも高く設定される。
【００７３】
図２の３番目は、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量の周波数特性を示している。これらの伝達量は第２カットオフ周波数ｆｃ２までは大きな値であるが、第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´では急激に減衰する。尚、第２カットオフ周波数ｆｃ２は、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１およびメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２の比較的高い抵抗値とコンデンサＣ１の容量値との積で決定される。
【００７４】
従って、メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）への第１負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１の伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）への第２負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量とは、第１カットオフ周波数ｆｃ１よりも低い周波数である直流信号および超低周波信号において略１００％負帰還となる。さらに、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ１とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ２とは、第２カットオフ周波数ｆｃ２よりも低い周波数である直流信号および低周波信号において略１００％の伝達量となる。
【００７５】
その結果、コンデンサＣ１の両端すなわちメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）とにはメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）とメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）とにそれぞれ供給された非反転入力信号＋Ｖｉｎと反転入力信号−Ｖｉｎの直流信号、超低周波信号および低周波信号が略１００％で伝達される。従って、メインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）と反転入力端子（−）とは非反転入力信号＋Ｖｉｎの直流信号、超低周波信号および低周波信号により略同相・同振幅で駆動され、メインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）とは反転入力信号−Ｖｉｎの直流信号、超低周波信号および低周波信号により略同相・同振幅で駆動される。その結果、ループアンプＬｏｏｐ＿Ａｍｐ１の出力およびメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）の直流信号、超低周波信号および低周波信号の電圧は非反転入力信号＋Ｖｉｎの直流信号、超低周波信号および低周波信号のレベルと略同一に維持され、ループアンプＬｏｏｐ＿Ａｍｐ２の出力およびメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）の直流信号、超低周波信号および低周波信号の電圧は前記反転入力信号（−Ｖｉｎ）の直流信号、超低周波信号および低周波信号の電圧は反転入力信号−Ｖｉｎの直流信号、超低周波信号および低周波信号のレベルと略同一に維持される。
【００７６】
この直流信号、超低周波信号および低周波信号の状態では、略１００％の負帰還と略１００％の伝達とにより、図２の４番目に示すようにメインアンプＭａｉｎ＿Ａｍｐ１とループアンプＬｏｏｐ＿Ａｍｐ１とからなる第１アンプＡＭＰ１およびメインアンプＭａｉｎ＿Ａｍｐ２とループアンプＬｏｏｐ＿Ａｍｐ２とからなる第２アンプＡＭＰ２の電圧利得は略１（０ｄＢ）となり、高い電圧利得での直流信号の直流増幅も超低周波信号および低周波信号の低周波増幅もアンプＡＭＰ１、ＡＭＰ２により行われることはない。バイアス回路５の定電流源５＿１から磁気抵抗ヘッドＲＭＲに４〜１０ｍＡに設定されたセンス電流ＲＭＲ  Ｉｓｅｎｓｅが流れ、磁気抵抗ヘッドＲＭＲからバイアス回路５の定電流源５＿２に４〜１０ｍＡに設定されたセンス電流ＲＭＲ  Ｉｓｅｎｓｅが流れる。バイアス回路５の定電流源５＿１の電流とバイアス回路５の定電流源５＿２の電流とが互いに等しいので、磁気抵抗ヘッドＲＭＲの中間点の電圧は電源電圧Ｖｃｃの半分のＶｃｃ／２となる。磁気抵抗ヘッドＲＭＲの両端の間の数十ｍＶ〜数百ｍＶの直流電圧をΔＶとすると、磁気抵抗ヘッドＲＭＲの端子１の電圧はＶｃｃ／２＋ΔＶ／２となり、磁気抵抗ヘッドＲＭＲの端子２の電圧はＶｃｃ／２−ΔＶ／２となる。直流信号、超低周波信号および低周波信号では第１アンプＡＭＰ１と第２アンプＡＭＰ２の電圧利得は略１（０ｄＢ）であるので、メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）とコンデンサＣ１の一端との電圧はＶｃｃ／２＋ΔＶ／２となり、メインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）とコンデンサＣ１の他端との電圧はＶｃｃ／２−ΔＶ／２となる。
【００７７】
このように、磁気抵抗ヘッドＲＭＲの両端の間の数十ｍＶ〜数百ｍＶの直流電圧は、そのままコンデンサＣ１の両端間に印加されることになる。尚、バイアス回路５の定電流源５−２の他端や図３の接地端子には接地電圧ＧＮＤの代わりに負電圧電源、例えば−Ｖｃｃが供給される場合もあり、この場合は磁気抵抗ヘッドＲＭＲの中間点の電圧は接地電圧ＧＮＤと同じ０Ｖなり、磁気抵抗ヘッドＲＭＲの端子１の電圧は＋ΔＶ／２となり、磁気抵抗ヘッドＲＭＲの端子２の電圧は−ΔＶ／２となる。また、メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）への第１負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１の伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）への第２負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量とは、第１カットオフ周波数ｆｃ１よりも遥かに高い周波数において略０％の負帰還となる。さらに、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ１とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ２とは、第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´において略０％の伝達量となる。
【００７８】
メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）およびメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの直流信号、超低周波信号および低周波信号のレベルに維持されているのに対して、メインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）およびメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´以上の信号により駆動されている。
【００７９】
第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´以上の信号の状態では、略０％の負帰還と略０％の伝達とにより、図２の４番目に示すようにメインアンプＭａｉｎ＿Ａｍｐ１とループアンプＬｏｏｐ＿Ａｍｐ１とからなる第１アンプＡＭＰ１およびメインアンプＭａｉｎ＿Ａｍｐ２とループアンプＬｏｏｐ＿Ａｍｐ２とからなる第２アンプＡＭＰ２の電圧利得は例えば約４７ｄＢの高電圧利得となり、高い電圧利得での中間周波信号および高周波信号の増幅をアンプＡＭＰ１、ＡＭＰ２により行うことが可能となる。
【００８０】
その結果、アンプＡＭＰ１、ＡＭＰ２により構成された図１に示したプリアンプはＨＤＤの磁気抵抗ヘッドＲＭＲの微弱信号を−３ｄＢダウンの略１００ＫＨｚ（ｆｃ３）の中間周波数から８４５ＭＨｚ（ｆｃ４）の高周波まで約４４ｄＢから約４７ｄＢの高電圧利得で増幅するに際して、１０００ｐＦより小さな容量値のコンデンサＣ１を１個半導体集積回路の半導体チップに内蔵するだけで良くなったものである。尚、電圧利得が−３ｄＢダウンする略１００ＫＨｚの中間周波数ｆｃ３が第１アンプＡＭＰ１および第２アンプＡＭＰ２による交流差動入力信号＋Ｖｉｎ、−Ｖｉｎの増幅の際の低域カットオフ周波数ｆｃ３となっている。
【００８１】
図１では、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力インピーダンスＺｏｕｔとメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の入力インピーダンスＺｉｎとの間にＺｏｕｔ≧Ｚｉｎの関係が設定されていたので、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力インピーダンスＺｏｕｔに依存する第１カットオフ周波数ｆｃ１とメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の入力インピーダンスＺｉｎに依存する第２カットオフ周波数ｆｃ２との間にｆｃ１≦ｆｃ２の関係が成立した。その結果、低域カットオフ周波数ｆｃ３は、高い方の第２カットオフ周波数ｆｃ２と周波数ｆｃ２´とで決定されている。逆に、Ｚｏｕｔ＜Ｚｉｎの関係を設定すれば、ｆｃ１＞ｆｃ２の関係が成立して、高い方の第１カットオフ周波数ｆｃ１で決定されるものとなる。
【００８２】
≪プリアンプの具体的構成≫
（本発明の第２の実施形態）
図３は垂直磁気記録方式のハードディスクドライブ（ＨＤＤ）の磁気抵抗ヘッドＲＭＲの微弱信号を増幅するための具体的構成によるプリアンプを含む本発明の好適な第２の実施形態による半導体集積回路を示す回路図である。
【００８３】
図３に示した具体的構成によるプリアンプの構成と動作とは、図１に示した基本構成のプリアンプの基本構成と図２に示した基本動作と基本的に同一である。図３では、図１に示したメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２とループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２とが半導体増幅素子と半導体受動素子で具体的に構成されているとともに、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２からの出力信号を増幅する出力差動アンプ６と、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２を構成する半導体増幅素子としてのＮＰＮ型のバイポーラトランジスタのベース電流を補償するベース電流補償回路ＢＣ＿ＣＣと、ハードディスクドライブ（ＨＤＤ）の動作モード信号ＭＯＤＥに応答して複数のスイッチＳＷ１…ＳＷ９のオン・オフを制御するスイッチコントローラＳＷ＿ＣＮＴとが追加されている。
【００８４】
メインアンプＭａｉｎ＿Ａｍｐ１は、信号増幅用の差動対トランジスタＱ１、Ｑ２と、ループアンプ駆動用の差動対トランジスタＱ５、Ｑ６と、高周波特性改善用のベース接地トランジスタＱ９、Ｑ１０、Ｑ１１、Ｑ１２と、負荷抵抗Ｒ１、Ｒ３、Ｒ４と、定電流源Ｉ１と、スイッチＳＷ５、ＳＷ７と、抵抗Ｒ７、Ｒ９とで構成されている。トランジスタＱ１、Ｑ５のベースはメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）として機能する一方、トランジスタＱ２、Ｑ６のベースはメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）として機能する。磁気抵抗ヘッドＲＭＲの両端の微弱信号は信号増幅用の差動対トランジスタＱ１、Ｑ２で電流増幅され、高周波特性改善用のベース接地トランジスタＱ９、Ｑ１２を介して負荷抵抗Ｒ１とメインアンプＭａｉｎ＿Ａｍｐ２の負荷抵抗Ｒ２とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号は出力差動アンプ６の差動入力に供給される。磁気抵抗ヘッドＲＭＲの両端の微弱信号はループアンプ駆動用の差動対トランジスタＱ５、Ｑ６で電流増幅され、高周波特性改善用のベース接地トランジスタＱ１０、Ｑ１１を介して負荷抵抗Ｒ３、Ｒ４とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号はループアンプＬｏｏｐ＿Ａｍｐ１の反転入力端子８（−）と非反転入力端子７（＋）とに供給され、ループアンプＬｏｏｐ＿Ａｍｐ１の出力９はメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）としてのトランジスタＱ２、Ｑ６のベースとコンデンサＣ１の一端とに接続されている。
【００８５】
図１１は、図３に示した具体的構成によるプリアンプのループアンプＬｏｏｐ＿Ａｍｐ１の構成を示す回路図である。
【００８６】
同図に示すように、ループアンプＬｏｏｐ＿Ａｍｐ１は、反転入力端子８（−）の反転入力信号と非反転入力端子７（＋）の非反転入力信号とにより駆動される差動対トランジスタＱ３９、Ｑ４０と、ＰチャンネルＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４で構成された２個のＰ−ＭＯＳカレントミラーとＮチャンネルＭＯＳトランジスタＭ１５、Ｍ１６で構成された１つのＮ−ＭＯＳカレントミラーと、２個の定電流源Ｉ１、Ｉ５と、２個のスイッチＳＷ１、ＳＷ３とで構成されている。２個のＰ−ＭＯＳカレントミラーと１つのＮ−ＭＯＳカレントミラーとを構成する６個のＭＯＳトランジスタＭ１１〜Ｍ１６のチャネル長を大きくまたこれらに流れる電流を小さく設定することにより、ループアンプＬｏｏｐ＿Ａｍｐ１の出力インピーダンスＺｏｕｔの出力抵抗を非常に高く設定することができる。上述のように、ループアンプＬｏｏｐ＿Ａｍｐ１の出力インピーダンスＺｏｕｔ１の高抵抗とコンデンサＣ１の容量との積により、第１カットオフ周波数ｆ１が設定される。この第１カットオフ周波数ｆ１を更に低下させるために、同図に示すように２個のＰ−ＭＯＳカレントミラーと１つのＮ−ＭＯＳカレントミラーとに３つのコンデンサを接続することが推奨される。尚、第１負帰還回路および第２負帰還回路としては、図１１に示したループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の回路構成に限定されるものではない。第１負帰還回路および第２負帰還回路として、図３のメインアンプＭａｉｎ＿Ａｍｐ１のトランジスタＱ１１のコレクタとメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）として機能するトランジスタＱ２、Ｑ６のベースとの間に接続された高抵抗の負帰還抵抗およびメインアンプＭａｉｎ＿Ａｍｐ２のトランジスタＱ１４のコレクタとメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）として機能するトランジスタＱ３、Ｑ７のベースとの間に接続された高抵抗の負帰還抵抗とすることも可能である。これらの負帰還抵抗の高抵抗とコンデンサＣ１の容量との積により、第１カットオフ周波数ｆ１が設定される。
【００８７】
図３では、磁気抵抗ヘッドＲＭＲの両端の微弱信号は、メインアンプＭａｉｎ＿Ａｍｐ１の信号増幅用の差動対トランジスタＱ１、Ｑ２で電流増幅される。この時に、差動対トランジスタＱ１、Ｑ２の内部抵抗のエミッタ非線形抵抗Ｒｅは上記（１式）で与えられ、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１はバイポーラトランジスタの電流増幅率ｈｆｅが関係する上記（２式）で与えられる。
【００８８】
上述のように第２カットオフ周波数ｆ２は、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１の入力抵抗の抵抗値とコンデンサＣ１の容量値との積で決定される。比較的低い第２カットオフ周波数ｆ２を小さな容量値のコンデンサＣ１で実現するには、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１の高い入力抵抗が必要である。通常、バイポーラトランジスタの電流増幅率ｈｆｅは１００程度の高い値であるので、差動対バイポーラトランジスタＱ１、Ｑ２の高い電流増幅率ｈｆｅは上記（２式）で与えられるメインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１の抵抗値の向上に顕著に寄与する。
【００８９】
メインアンプＭａｉｎ＿Ａｍｐ１と同様にメインアンプＭａｉｎ＿Ａｍｐ２は、信号増幅用の差動対トランジスタＱ３、Ｑ４と、ループアンプ駆動用の差動対トランジスタＱ７、Ｑ８と、高周波特性改善用のベース接地トランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ１６と、負荷抵抗Ｒ２、Ｒ５、Ｒ６と、定電流源Ｉ２と、スイッチＳＷ６、ＳＷ８、抵抗Ｒ８、Ｒ１０とで構成されている。トランジスタＱ４、Ｑ８のベースはメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）として機能する一方、トランジスタＱ３、Ｑ７のベースはメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）として機能する。磁気抵抗ヘッドＲＭＲの両端の微弱信号は信号増幅用の差動対トランジスタＱ３、Ｑ４で電流増幅され、高周波特性改善用のベース接地トランジスタＱ１３、Ｑ１６を介して負荷抵抗Ｒ２とメインアンプＭａｉｎ＿Ａｍｐ１の負荷抵抗Ｒ１とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号は出力差動アンプ６の差動入力に供給される。磁気抵抗ヘッドＲＭＲの両端の微弱信号はループアンプ駆動用の差動対トランジスタＱ７、Ｑ８で電流増幅され、高周波特性改善用のベース接地トランジスタＱ１４、Ｑ１５を介して負荷抵抗Ｒ５、Ｒ６とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号はループアンプＬｏｏｐ＿Ａｍｐ２の反転入力端子１１（−）と非反転入力端子１０（＋）とに供給され、ループアンプＬｏｏｐ＿Ａｍｐ２の出力１２はメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）としてのトランジスタＱ３、Ｑ７のベースとコンデンサＣ１の他端とに接続されている。ループアンプＬｏｏｐ＿Ａｍｐ１と同様に、ループアンプＬｏｏｐ＿Ａｍｐ２は図１１に示す回路で構成されている。
【００９０】
メインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量の第２カットオフ周波数ｆ２は、メインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２の入力抵抗の抵抗値とコンデンサＣ１の容量値との積で決定される。メインアンプＭａｉｎ＿Ａｍｐ１と同様に、メインアンプＭａｉｎ＿Ａｍｐ２の差動対バイポーラトランジスタＱ３、Ｑ４の高い電流増幅率ｈｆｅは上記（２式）で与えられるメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２の抵抗値の向上に顕著に寄与する。
【００９１】
メインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）への第２負帰還信号の伝達量の第１カットオフ周波数ｆｃ１は、ループアンプＬｏｏｐ＿Ａｍｐ２の出力インピーダンスＺｏｕｔ２の高抵抗の抵抗値とコンデンサＣ１の容量値との積により設定される。この第１カットオフ周波数ｆ１を更に低下させるために、ループアンプＬｏｏｐ＿Ａｍｐ２のＰ−ＭＯＳカレントミラーと１つのＮ−ＭＯＳカレントミラーとに３つのコンデンサを接続することが推奨される。
【００９２】
メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の定電流源Ｉ１、Ｉ２の定電流量を４Ｉ０として、差動対トランジスタＱ１、Ｑ２と差動対トランジスタＱ５、Ｑ６と差動対トランジスタＱ３、Ｑ４と差動対トランジスタＱ７、Ｑ８とがバランスしていると、これらのトランジスタＱ１〜Ｑ８のベースにはＩ０／ｈｆｅのベース電流ＩＢが流れる。トランジスタＱ１〜Ｑ８のベース電流ＩＢが磁気抵抗ヘッドＲＭＲの４〜１０ｍＡのセンス電流に影響しないように、プリアンプのメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２にはベース電流補償回路ＢＣ＿ＣＣが接続されている。
【００９３】
ベース電流補償回路ＢＣ＿ＣＣは、差動対トランジスタＱ１、Ｑ２…Ｑ７、Ｑ８のレプリカトランジスタＱ１７と、ベース接地トランジスタＱ９…Ｑ１２のレプリカトランジスタＱ１８と、ベース電流供給トランジスタＱ１９と、ＮチャンネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５で構成されたカレントミラーと、定電流源Ｉ７と、スイッチＳＷ９とを含んでいる。
【００９４】
ベース電流補償回路ＢＣ＿ＣＣの定電流源Ｉ７の定電流量は、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の定電流源Ｉ１、Ｉ２の定電流量４Ｉ０の半分の２Ｉ０に設定されている。すると、レプリカトランジスタＱ１７のベースには２Ｉ０／ｈｆｅのベース電流が流れる。カレントミラーのＮチャンネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５のデバイスサイズを互いに等しく設定すると、ベース電流供給トランジスタＱ１９を介してレプリカトランジスタＱ１７の２Ｉ０／ｈｆｅのベース電流は入力ＮチャンネルＭＯＳトランジスタＭ５の入力電流となり、入力電流に等しい出力電流２Ｉ０／ｈｆｅが出力ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のそれぞれに流れる。出力ＭＯＳトランジスタＭ１の出力電流２Ｉ０／ｈｆｅはメインアンプＭａｉｎ＿Ａｍｐ１の差動トランジスタＱ１のベース電流ＩＢ（Ｉ０／ｈｆｅ）と差動トランジスタＱ５のベース電流ＩＢ（Ｉ０／ｈｆｅ）とを補償して、出力ＭＯＳトランジスタＭ２の出力電流２Ｉ０／ｈｆｅはメインアンプＭａｉｎ＿Ａｍｐ１の差動トランジスタＱ２のベース電流ＩＢ（Ｉ０／ｈｆｅ）と差動トランジスタＱ６のベース電流ＩＢ（Ｉ０／ｈｆｅ）とを補償して、出力ＭＯＳトランジスタＭ３の出力電流２Ｉ０／ｈｆｅはメインアンプＭａｉｎ＿Ａｍｐ２の差動トランジスタＱ３のベース電流ＩＢ（Ｉ０／ｈｆｅ）と差動トランジスタＱ７のベース電流ＩＢ（Ｉ０／ｈｆｅ）とを補償して、出力ＭＯＳトランジスタＭ４の出力電流２Ｉ０／ｈｆｅはメインアンプＭａｉｎ＿Ａｍｐ２の差動トランジスタＱ４のベース電流ＩＢ（Ｉ０／ｈｆｅ）と差動トランジスタＱ８のベース電流ＩＢ（Ｉ０／ｈｆｅ）とを補償する。
【００９５】
図１５は、図３に示したプリアンプの複数のスイッチＳＷ１…ＳＷ９のスイッチコントローラＳＷ＿ＣＮＴによるオン・オフ制御動作を説明する図である。
【００９６】
ホスト機器からスリープコマンドに応答してハードディスクドライブ（ＨＤＤ）は、消費電力最小のスリープモードＳｌｅｅｐ  Ｍｏｄｅとなる。スリープモードＳｌｅｅｐ  Ｍｏｄｅでは、ホスト機器からのリセット割り込みコマンドを受け付けるホストインターフェース以外のＨＤＤの殆んどの回路への電源が遮断される。ホスト機器からスタンバイコマンドに応答してＨＤＤは、超低消費電力のスタンバイモードＳｔａｎｄｂｙ  Ｍｏｄｅとなる。スタンバイモードＳｔａｎｄｂｙ  Ｍｏｄｅでは、ＨＤＤの磁気ディスクを回転するスピンドルモータへの電源とスピンドルモータ制御回路への電源が遮断され、スピンドルモータ制御回路を制御するＣＰＵは電源供給中のスリープ状態となる。ホスト機器からアイドルコマンドに応答してＨＤＤは、低消費電力のアイドルモードＩＤＬＥ  ＭＯＤＥとなる。アイドルモードＩＤＬＥ  ＭＯＤＥでは、ＨＤＤの磁気ディスクを回転するスピンドルモータへの電源とスピンドルモータ制御回路への電源が供給されてスピンドルモータの回転は停止しないが、記録ヘッドや再生ヘッドを実装したアームを駆動するボイスコイルモータ（ＶＣＭ）制御回路（アクチュエータ）への電源は遮断される。ホスト機器からの読み出しコマンドまたは書き込みコマンドに応答してＨＤＤは、消費電力の大きな読み出しモードＲＥＡＤ  ＭＯＤＥまたは書き込みモードＷＲＩＴＥ  ＭＯＤＥとなり、ＨＤＤの殆んどの回路への電源が供給され、スピンドルモータは回転して、アームも駆動される。
【００９７】
図３に示したスイッチコントローラＳＷ＿ＣＮＴは、前記の複数の動作モードの間の状態遷移をＨＤＤの前記の複数の動作モードを指示する動作モード信号ＭＯＤＥの変化から認識する。
【００９８】
連続の読み出しモードＲＥＡＤ  ＭＯＤＥでは、スイッチコントローラＳＷ＿ＣＮＴがメインアンプＭａｉｎ＿Ａｍｐ１、２に接続されたスイッチＳＷ７、ＳＷ８とベース電流補償回路ＢＣ＿ＣＣのスイッチＳＷ９とをオン状態に制御することにより、メインアンプＭａｉｎ＿Ａｍｐ１の差動対トランジスタＱ１、Ｑ２、Ｑ５、Ｑ６が動作して、メインアンプＭａｉｎ＿Ａｍｐ２の差動対トランジスタＱ３、Ｑ４、Ｑ７、Ｑ８が動作する。この時に、スイッチコントローラＳＷ＿ＣＮＴはループアンプＬｏｏｐ＿Ａｍｐ１、２に接続されたスイッチＳＷ１、ＳＷ２をオン状態に制御する一方、ループアンプＬｏｏｐ＿Ａｍｐ１、２に接続された他のスイッチＳＷ３、ＳＷ４をオフ状態に制御する。従って、ループアンプＬｏｏｐ＿Ａｍｐ１、２は、定電流源Ｉ３、Ｉ４の比較的小さな定電流により比較的高い抵抗の出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２を持っている。この時に、スイッチコントローラＳＷ＿ＣＮＴは、メインアンプＭａｉｎ＿Ａｍｐ１の差動対トランジスタＱ１、Ｑ５のベース入力電圧と差動対トランジスタＱ２、Ｑ６のベース入力電圧とを等しくするイコライズスイッチＳＷ５とメインアンプＭａｉｎ＿Ａｍｐ２の差動対トランジスタＱ３、Ｑ７のベース入力電圧と差動対トランジスタＱ４、Ｑ８のベース入力電圧とを等しくするイコライズスイッチＳＷ６とをオフ状態に制御している。更に、この時には４〜１０ｍＡに設定されたセンス電流ＲＭＲ  Ｉｓｅｎｓｅが磁気抵抗ヘッドＲＭＲに供給されている。
【００９９】
ＨＤＤの動作モードが読み出しモードＲＥＡＤ  ＭＯＤＥから書き込みモードＷＲＩＴＥ  ＭＯＤＥに状態が遷移すると、スイッチコントローラＳＷ＿ＣＮＴは、全てのスイッチＳＷ１…ＳＷ９をオフ状態に制御する。
【０１００】
ＨＤＤの動作モードが書き込みモードＷＲＩＴＥ  ＭＯＤＥから読み出しモードＲＥＡＤ  ＭＯＤＥに状態が遷移すると、スイッチコントローラＳＷ＿ＣＮＴは、メインアンプＭａｉｎ＿Ａｍｐ１、２に接続されたスイッチＳＷ７、ＳＷ８とベース電流補償回路ＢＣ＿ＣＣのスイッチＳＷ９とをオン状態に制御することにより、メインアンプＭａｉｎ＿Ａｍｐ１の差動対トランジスタＱ１、Ｑ２、Ｑ５、Ｑ６が動作して、メインアンプＭａｉｎ＿Ａｍｐ２の差動対トランジスタＱ３、Ｑ４、Ｑ７、Ｑ８が動作する。この時に、スイッチコントローラＳＷ＿ＣＮＴはループアンプＬｏｏｐ＿Ａｍｐ１、２に接続されたスイッチＳＷ１、ＳＷ２をオン状態に制御する一方、ループアンプＬｏｏｐ＿Ａｍｐ１、２に接続された他のスイッチＳＷ３、ＳＷ４をオフ状態に制御する。従って、ループアンプＬｏｏｐ＿Ａｍｐ１、２は、定電流源Ｉ３、Ｉ４の電流により比較的高い抵抗の出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２を持っている。この時に、スイッチコントローラＳＷ＿ＣＮＴは、メインアンプＭａｉｎ＿Ａｍｐ１の差動対トランジスタＱ１、Ｑ５のベース入力電圧と差動対トランジスタＱ２、Ｑ６のベース入力電圧とを等しくするイコライズスイッチＳＷ５とメインアンプＭａｉｎ＿Ａｍｐ２の差動対トランジスタＱ３、Ｑ７のベース入力電圧と差動対トランジスタＱ４、Ｑ８のベース入力電圧とを等しくするイコライズスイッチＳＷ６とを一時的にオン状態に制御して、その後オフ状態に制御している。
【０１０１】
次に、ＨＤＤの動作モードが、書き込みモードＷＲＩＴＥ  ＭＯＤＥからアイドルモードＩＤＬＥ  ＭＯＤＥに状態が遷移する。アイドルモードＩＤＬＥ  ＭＯＤＥでは、ＨＤＤの磁気ディスクを回転するスピンドルモータの回転は停止されないが、磁気抵抗ヘッドＲＭＲを搭載したアーム（サスペンション）を駆動するボイスコイルモータ（ＶＣＭ）の駆動は停止され、更に磁気抵抗ヘッドＲＭＲに供給されるセンス電流ＲＭＲ  Ｉｓｅｎｓｅもゼロアンペアとされる。書き込みモードＷＲＩＴＥ  ＭＯＤＥからアイドルモードＩＤＬＥ  ＭＯＤＥに状態が遷移すると、スイッチコントローラＳＷ＿ＣＮＴは、全てのスイッチＳＷ１…ＳＷ９をオフ状態に制御する。
【０１０２】
ＨＤＤの動作モードがアイドルモードＩＤＬＥ  ＭＯＤＥから読み出しモードＲＥＡＤ  ＭＯＤＥに状態が遷移すると、磁気抵抗ヘッドＲＭＲに供給されるセンス電流ＲＭＲ  Ｉｓｅｎｓｅも再び４〜１０ｍＡに設定される。スイッチコントローラＳＷ＿ＣＮＴは、メインアンプＭａｉｎ＿Ａｍｐ１、２に接続されたスイッチＳＷ７、ＳＷ８とベース電流補償回路ＢＣ＿ＣＣのスイッチＳＷ９とをオン状態に制御することにより、メインアンプＭａｉｎ＿Ａｍｐ１の差動対トランジスタＱ１、Ｑ２、Ｑ５、Ｑ６が動作して、メインアンプＭａｉｎ＿Ａｍｐ２の差動対トランジスタＱ３、Ｑ４、Ｑ７、Ｑ８が動作する。この時に、スイッチコントローラＳＷ＿ＣＮＴはループアンプＬｏｏｐ＿Ａｍｐ１、２に接続されたスイッチＳＷ１、ＳＷ２をオン状態に制御する一方、ループアンプＬｏｏｐ＿Ａｍｐ１、２に接続された他のスイッチＳＷ３、ＳＷ４を一時的にオン状態に制御する。従って、ループアンプＬｏｏｐ＿Ａｍｐ１、２は、定電流源Ｉ３、Ｉ４、Ｉ５、Ｉ６の大きな定電流により比較的低い抵抗の出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２となる。従って、ループアンプＬｏｏｐ＿Ａｍｐ１、２の低出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２によって、アイドルモードＩＤＬＥ  ＭＯＤＥから読み出しモードＲＥＡＤ  ＭＯＤＥに状態が遷移した際のコンデンサＣ１の両端の電圧は放電状態から磁気抵抗ヘッドＲＭＲの両端の間の数十ｍＶ〜数百ｍＶの直流電圧に向かって高速追従されることができる。その後、ループアンプＬｏｏｐ＿Ａｍｐ１、２に接続された他のスイッチＳＷ３、ＳＷ４はオフ状態に制御され、ループアンプＬｏｏｐ＿Ａｍｐ１、２は高出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２の状態に復帰する。また、スイッチコントローラＳＷ＿ＣＮＴは、メインアンプＭａｉｎ＿Ａｍｐ１の差動対トランジスタＱ１、Ｑ５のベース入力電圧と差動対トランジスタＱ２、Ｑ６のベース入力電圧とを等しくするイコライズスイッチＳＷ５とメインアンプＭａｉｎ＿Ａｍｐ２の差動対トランジスタＱ３、Ｑ７のベース入力電圧と差動対トランジスタＱ４、Ｑ８のベース入力電圧とを等しくするイコライズスイッチＳＷ６とを一時的にオン状態に制御して、その後オフ状態に制御している。
【０１０３】
≪具体的構成のプリアンプの電気的特性≫
図１３は、図３に示したプリアンプの電圧利得Ｇｖの周波数特性を示す図である。
【０１０４】
図３のプリアンプでコンデンサＣ１の容量値を５６６ｐＦとした場合のプリアンプの電圧利得Ｇｖの周波数特性が、図１３の特性Ｌ１である。電圧利得Ｇｖの最大値は約４７ｄＢであり、−３ｄＢの周波数帯域は１００ＫＨｚから８４５ＭＨｚとなっている。図１３の特性Ｌ２は、磁気抵抗ヘッドの両端の信号を２個の結合容量を介して差動トランジスタのベースに印加して、２個の結合容量の容量値をそれぞれ２８３ｐＦとし、２個の結合容量の総容量値を５６６ｐＦとした場合のプリアンプの電圧利得Ｇｖの周波数特性である。電圧利得Ｇｖの最大値は約４７ｄＢであり、−３ｄＢの周波数帯域は５５０ＫＨｚから７４５ＭＨｚと特性Ｌ１よりも狭い周波数帯域なっている。
【０１０５】
図１４は、図３に示したプリアンプの入力換算雑音の周波数特性を示す図である。入力換算雑音は、出力雑音を電圧利得Ｇｖで割り算した値である。
【０１０６】
図３のプリアンプでコンデンサＣ１の容量値を５６６ｐＦとした場合のプリアンプの入力換算雑音の周波数特性が、図１４の特性Ｌ１である。図１４の特性Ｌ２は、磁気抵抗ヘッドの両端の信号を２個の結合容量を介して差動トランジスタのベースに印加して、２個の結合容量の容量値をそれぞれ２８３ｐＦとし、２個の結合容量の総容量値を５６６ｐＦとした場合のプリアンプの入力換算雑音の周波数特性である。
【０１０７】
図１３の特性Ｌ１に示すように図３に示したプリアンプの電圧利得Ｇｖが図１３の特性Ｌ２よりも低周波帯域で改善されているので、図１４の特性Ｌ１に示すように図３に示したプリアンプの入力換算雑音の周波数特性が図１４の特性Ｌ２よりも低周波帯域で改善されて、図１４の特性Ｌ１は低レベルの入力換算雑音となっている。
【０１０８】
≪複数のヘッドの信号を増幅する複数のプリアンプ≫
（本発明の第３の実施形態）
図４は垂直磁気記録方式のハードディスクドライブ（ＨＤＤ）の２個の磁気抵抗ヘッドＲＭＲ１、ＲＭＲ２の微弱信号を増幅するための２個のプリアンプを含む本発明の好適な第３の実施形態による半導体集積回路を示す回路図である。
【０１０９】
図４に示したプリアンプは図３に示したプリアンプを２個有しているが、２個のプリアンプはループアンプＬｏｏｐ＿Ａｍｐ１、２を共有している。更に、プリアンプが２個となったことにより、２個のベース電流補償回路ＢＣ＿ＣＣ１、ＢＣ＿ＣＣ２が２個のプリアンプに接続されている。
【０１１０】
図４の磁気抵抗ヘッドＲＭＲ１の信号を増幅するプリアンプのメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２は、図３に示したプリアンプのメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２と全く同様に構成されている。尚、メインアンプＭａｉｎ＿Ａｍｐ１とメインアンプＭａｉｎ＿Ａｍｐ３とは負荷抵抗Ｒ１、Ｒ３、Ｒ４を共有しており、メインアンプＭａｉｎ＿Ａｍｐ２とメインアンプＭａｉｎ＿Ａｍｐ４とは負荷抵抗Ｒ２、Ｒ５、Ｒ６を共有している。
【０１１１】
図４の磁気抵抗ヘッドＲＭＲ２の非反転信号を増幅するメインアンプＭａｉｎ＿Ａｍｐ３は、信号増幅用の差動対トランジスタＱ２０、Ｑ２１と、ループアンプ駆動用の差動対トランジスタＱ２４、Ｑ２５と、高周波特性改善用のベース接地トランジスタＱ２８、Ｑ２９、Ｑ３０、Ｑ３１と、負荷抵抗Ｒ１、Ｒ３、Ｒ４と、定電流源Ｉ８と、スイッチＳＷ１０、ＳＷ１２と、抵抗Ｒ１１、Ｒ１３とで構成されている。トランジスタＱ２０、Ｑ２４のベースはメインアンプＭａｉｎ＿Ａｍｐ３の非反転入力端子（＋）として機能する一方、トランジスタＱ２１、Ｑ２５のベースはメインアンプＭａｉｎ＿Ａｍｐ３の反転入力端子（−）として機能する。磁気抵抗ヘッドＲＭＲ２の両端の微弱信号は信号増幅用の差動対トランジスタＱ２０、Ｑ２１で電流増幅され、高周波特性改善用のベース接地トランジスタＱ２８、Ｑ３１を介して負荷抵抗Ｒ１とメインアンプＭａｉｎ＿Ａｍｐ２の負荷抵抗Ｒ２とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号は出力差動アンプ６の差動入力に供給される。磁気抵抗ヘッドＲＭＲ２の両端の微弱信号はループアンプ駆動用の差動対トランジスタＱ２４、Ｑ２５で電流増幅され、高周波特性改善用のベース接地トランジスタＱ２９、Ｑ３０を介して負荷抵抗Ｒ３、Ｒ４とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号はループアンプＬｏｏｐ＿Ａｍｐ１の反転入力端子８（−）と非反転入力端子７（＋）とに供給され、ループアンプＬｏｏｐ＿Ａｍｐ１の出力９はスイッチＳＷ２１を介してメインアンプＭａｉｎ＿Ａｍｐ３の反転入力端子（−）としてのトランジスタＱ２１、Ｑ２５のベースとコンデンサＣ２の一端とに接続されている。
【０１１２】
メインアンプＭａｉｎ＿Ａｍｐ３と同様にメインアンプＭａｉｎ＿Ａｍｐ４は、信号増幅用の差動対トランジスタＱ２２、Ｑ２３と、ループアンプ駆動用の差動対トランジスタＱ２６、Ｑ２７と、高周波特性改善用のベース接地トランジスタＱ３２、Ｑ３３、Ｑ３４、Ｑ３５と、負荷抵抗Ｒ２、Ｒ５、Ｒ６と、定電流源Ｉ９と、スイッチＳＷ１１、ＳＷ１３、抵抗Ｒ１２、Ｒ１４とで構成されている。トランジスタＱ２３、Ｑ２７のベースはメインアンプＭａｉｎ＿Ａｍｐ４の非反転入力端子（＋）として機能する一方、トランジスタＱ２２、Ｑ２６のベースはメインアンプＭａｉｎ＿Ａｍｐ４の反転入力端子（−）として機能する。磁気抵抗ヘッドＲＭＲ２の両端の微弱信号は信号増幅用の差動対トランジスタＱ２２、Ｑ２３で電流増幅され、高周波特性改善用のベース接地トランジスタＱ３２、Ｑ３５を介して負荷抵抗Ｒ２とメインアンプＭａｉｎ＿Ａｍｐ１の負荷抵抗Ｒ１とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号は出力差動アンプ６の差動入力に供給される。磁気抵抗ヘッドＲＭＲ２の両端の微弱信号はループアンプ駆動用の差動対トランジスタＱ２６、Ｑ２７で電流増幅され、高周波特性改善用のベース接地トランジスタＱ３３、Ｑ３４を介して負荷抵抗Ｒ５、Ｒ６とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号はループアンプＬｏｏｐ＿Ａｍｐ２の反転入力端子１１（−）と非反転入力端子１０（＋）とに供給され、ループアンプＬｏｏｐ＿Ａｍｐ２の出力１２はスイッチＳＷ２２を介してメインアンプＭａｉｎ＿Ａｍｐ４の反転入力端子（−）としてのトランジスタＱ２２、Ｑ２６のベースとコンデンサＣ２の他端とに接続されている。ループアンプＬｏｏｐ＿Ａｍｐ１と同様に、ループアンプＬｏｏｐ＿Ａｍｐ２は図１１に示す回路又は図１２に示す回路で構成されている。
【０１１３】
図１２は、図４に示した具体的構成によるプリアンプのループアンプＬｏｏｐ＿Ａｍｐ１の構成を示す回路図である。
【０１１４】
同図に示すように、ループアンプＬｏｏｐ＿Ａｍｐ１は、反転入力端子８（−）の反転入力信号と非反転入力端子７（＋）の非反転入力信号とにより駆動される差動対トランジスタＱ３９、Ｑ４０と、ＰチャンネルＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４で構成された２個のＰ−ＭＯＳカレントミラーとＮチャンネルＭＯＳトランジスタＭ１５、Ｍ１６で構成された１つのＮ−ＭＯＳカレントミラーと、反転入力端子８（−）の反転入力信号と非反転入力端子７（＋）の非反転入力信号とにより駆動される差動対トランジスタＱ４１、Ｑ４２と、ＰチャンネルＭＯＳトランジスタＭ１７、Ｍ１８、Ｍ１９、Ｍ２０で構成された２個のＰ−ＭＯＳカレントミラーとＮチャンネルＭＯＳトランジスタＭ２１、Ｍ２２で構成された１つのＮ−ＭＯＳカレントミラーと、２個の定電流源Ｉ１、Ｉ５と、２個のスイッチＳＷ１、ＳＷ３とで構成されている。４個のＰ−ＭＯＳカレントミラーと２個のＮ−ＭＯＳカレントミラーとを構成する１２個のＭＯＳトランジスタＭ１１〜Ｍ１６、Ｍ１７〜Ｍ２２のチャネル長を大きくまたこれらに流れる電流を小さく設定することにより、ループアンプＬｏｏｐ＿Ａｍｐ１の出力インピーダンスＺｏｕｔを非常に高く設定することができる。上述のように、ループアンプＬｏｏｐ＿Ａｍｐ１の出力インピーダンスＺｏｕｔ１の高抵抗とコンデンサＣ１の容量との積により、第１カットオフ周波数ｆ１が設定される。この第１カットオフ周波数ｆ１を更に低下させるために、同図に示すように４個のＰ−ＭＯＳカレントミラーと２個のＮ−ＭＯＳカレントミラーとに６個のコンデンサを接続することが推奨される。
【０１１５】
図１６は、図４に示した２個の磁気抵抗ヘッドＲＭＲ１、ＲＭＲ２の選択動作に対応するプリアンプの複数のスイッチＳＷ１…ＳＷ２２のスイッチコントローラＳＷ＿ＣＮＴによるオン・オフ制御動作を説明する図である。
【０１１６】
磁気抵抗ヘッドＲＭＲ１が選択され、磁気抵抗ヘッドＲＭＲ２が非選択の場合は、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２のスイッチＳＷ３、ＳＷ４はオフ状態に制御され、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２のイコライズスイッチＳＷ５、ＳＷ６もオフ状態に制御される。一方、磁気抵抗ヘッドＲＭＲ１からの微弱信号を増幅するメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２のスイッチＳＷ７、ＳＷ８とベース電流補償回路ＢＣ＿ＣＣ１のスイッチＳＷ９とはオン状態に制御され、磁気抵抗ヘッドＲＭＲ１に接続されたスイッチＳＷ１５、ＳＷ１６はオン状態に制御され、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力とメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の反転入力端子（−）との間に接続されたスイッチＳＷ１９、ＳＷ２０もオン状態に制御される。
【０１１７】
磁気抵抗ヘッドＲＭＲ２からの微弱信号を増幅するメインアンプＭａｉｎ＿Ａｍｐ３、Ｍａｉｎ＿Ａｍｐ４のイコライズスイッチＳＷ１０、ＳＷ１１もオフ状態に制御される。一方、メインアンプＭａｉｎ＿Ａｍｐ３、Ｍａｉｎ＿Ａｍｐ４のスイッチＳＷ１２、ＳＷ１３とベース電流補償回路ＢＣ＿ＣＣ２のスイッチＳＷ１４とはオフ状態に制御され、磁気抵抗ヘッドＲＭＲ２に接続されたスイッチＳＷ１７、ＳＷ１８はオフ状態に制御され、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力とメインアンプＭａｉｎ＿Ａｍｐ３、Ｍａｉｎ＿Ａｍｐ４の反転入力端子（−）との間に接続されたスイッチＳＷ２１、ＳＷ２２もオフ状態に制御される。
【０１１８】
磁気抵抗ヘッドＲＭＲ１が非選択とされ、磁気抵抗ヘッドＲＭＲ２が選択される場合は、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２のスイッチＳＷ３、ＳＷ４は一時的にオン状態とされた後にオフ状態に制御され、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２のイコライズスイッチＳＷ５、ＳＷ６もオフ状態に制御される。一方、磁気抵抗ヘッドＲＭＲ１からの微弱信号を増幅するメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２のスイッチＳＷ７、ＳＷ８とベース電流補償回路ＢＣ＿ＣＣ１のスイッチＳＷ９とはオフ状態に制御され、磁気抵抗ヘッドＲＭＲ１に接続されたスイッチＳＷ１５、ＳＷ１６はオフ状態に制御され、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力とメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の反転入力端子（−）との間に接続されたスイッチＳＷ１９、ＳＷ２０もオフ状態に制御される。
【０１１９】
磁気抵抗ヘッドＲＭＲ２からの微弱信号を増幅するメインアンプＭａｉｎ＿Ａｍｐ３、Ｍａｉｎ＿Ａｍｐ４のイコライズスイッチＳＷ１０、ＳＷ１１は、一時的にオン状態とされた後にオフ状態に制御される。一方、メインアンプＭａｉｎ＿Ａｍｐ３、Ｍａｉｎ＿Ａｍｐ４のスイッチＳＷ１２、ＳＷ１３とベース電流補償回路ＢＣ＿ＣＣ２のスイッチＳＷ１４とはオン状態に制御され、磁気抵抗ヘッドＲＭＲ２に接続されたスイッチＳＷ１７、ＳＷ１８はオン状態に制御され、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力とメインアンプＭａｉｎ＿Ａｍｐ３、Ｍａｉｎ＿Ａｍｐ４の反転入力端子（−）との間に接続されたスイッチＳＷ２１、ＳＷ２２もオン状態に制御される。
【０１２０】
再び磁気抵抗ヘッドＲＭＲ１が選択され、磁気抵抗ヘッドＲＭＲ２が非選択となると、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２のスイッチＳＷ３、ＳＷ４は一時的にオン状態とされた後にオフ状態に制御され、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２のイコライズスイッチＳＷ５、ＳＷ６も一時的にオン状態とされた後にオフ状態に制御される。
【０１２１】
≪プリアンプのその他の構成≫
（本発明の第４の実施形態）
図５は垂直磁気記録方式のハードディスクドライブ（ＨＤＤ）の磁気抵抗ヘッドＲＭＲの微弱信号を増幅するための他の基本構成によるプリアンプを含む本発明の第４の実施形態による半導体集積回路を示すブロック図である。
【０１２２】
図５に示したプリアンプの構成が図１に示したプリアンプの構成と相違するのは、図１ではループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）とがメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転出力端子（＋）と反転出力端子（−）に接続されていたのに対して、図５ではループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）とがメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）と並列に接続されていることである。更に、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の差動トランジスタが図７に示すように絶縁ゲートを持つＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４により構成されているので、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）との間の入力インピーダンスＺｉｎ１、Ｚｉｎ２が極めて高い抵抗値に設定されている。逆に、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力インピーダンスは、比較的低い抵抗値に設定されている。
【０１２３】
図６は、図５に示したプリアンプ内部の各回路の伝達量の周波数依存特性を示す図である。
【０１２４】
図６の１番目は、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の自体の周波数特性を示しており、直流成分および超低周波の領域から高周波の領域まで高い電圧利得を有している。
【０１２５】
図６の２番目は、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の比較的低い出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２とコンデンサＣ１とによる負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１、ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量の周波数特性を示しており、比較的高い第１カットオフ周波数ｆｃ１までの直流成分および超低周波の領域では高い伝達量を有しているが、第１カットオフ周波数ｆｃ１よりも高い周波数ｆｃ１´では１（０ｄＢ）に減少している。この第１カットオフ周波数ｆｃ１は、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２の比較的低い抵抗値とコンデンサＣ１の容量値との積で決定される。
【０１２６】
図６の３番目は、メインアンプＭａｉｎ＿Ａｍｐ１の極めて高い第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の極めて高い第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量と周波数特性を示している。これらの伝達量は極めて低い第２カットオフ周波数ｆｃ２までは大きな値であるが、第２カットオフ周波数ｆｃ２よりも高い周波数では急激に減衰する。尚、第２カットオフ周波数ｆｃ２は、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１およびメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２の極めて抵抗値とコンデンサＣ１の容量値との積で決定される。
【０１２７】
また、メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）への第１負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１の伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）への第２負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量とは、比較的高い第１カットオフ周波数ｆｃ１よりも遥かに高い周波数において略０％の負帰還となる。さらに、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ１とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ２とは、比較的低い第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´において略０％の伝達量となる。
【０１２８】
メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）およびメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの直流信号、超低周波信号および低周波信号のレベルに維持されているのに対して、メインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）およびメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの第１カットオフ周波数ｆｃ１よりも高い周波数ｆｃ１´の信号により駆動されている。
【０１２９】
この直流信号、超低周波信号および低周波信号の状態では、略１００％の負帰還と略１００％の伝達とにより、図６の４番目に示すようにメインアンプＭａｉｎ＿Ａｍｐ１とループアンプＬｏｏｐ＿Ａｍｐ１とからなる第１アンプＡＭＰ１およびメインアンプＭａｉｎ＿Ａｍｐ２とループアンプＬｏｏｐ＿Ａｍｐ２とからなる第２アンプＡＭＰ２の電圧利得は略１（０ｄＢ）となり、高い電圧利得での直流信号の直流増幅も超低周波信号および低周波信号の低周波増幅もアンプＡＭＰ１、ＡＭＰ２により行われることはない。
【０１３０】
また、メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）への第１負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１の伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）への第２負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量とは、第１カットオフ周波数ｆｃ１よりも高い周波数ｆｃ１´において略０％の負帰還となる。さらに、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ１とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ２とは、比較的低い第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´において略０％の伝達量となる。
【０１３１】
メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）およびメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの直流信号、超低周波信号および低周波信号のレベルに維持されているのに対して、メインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）およびメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの第１カットオフ周波数ｆｃ１よりも高い周波数ｆｃ１´の信号により駆動されている。
【０１３２】
この中間周波信号（１００ＫＨｚ）および高周波信号の状態では、略０％の負帰還と略０％の伝達とにより、図６の４番目に示すようにメインアンプＭａｉｎ＿Ａｍｐ１とループアンプＬｏｏｐ＿Ａｍｐ１とからなる第１アンプＡＭＰ１およびメインアンプＭａｉｎ＿Ａｍｐ２とループアンプＬｏｏｐ＿Ａｍｐ２とからなる第２アンプＡＭＰ２の電圧利得は例えば約４７ｄＢの高電圧利得となり、高い電圧利得での中間周波信号および高周波信号の増幅をアンプＡＭＰ１、ＡＭＰ２により行うことが可能となる。
【０１３３】
図７は垂直磁気記録方式のハードディスクドライブ（ＨＤＤ）の磁気抵抗ヘッドＲＭＲの微弱信号を増幅するための具体的構成によるプリアンプを含む本発明の好適な実施形態による半導体集積回路を示す回路図である。
【０１３４】
図７に示した具体的構成によるプリアンプの構成と動作とは、図５に示した基本構成のプリアンプの基本構成と図６に示した基本動作と基本的に同一であるが、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）との間の入力インピーダンスＺｉｎ１、Ｚｉｎ２が極めて高い抵抗値に設定するために差動対トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に絶縁ゲートを有するＭＯＳトランジスタを使用している。図１０では、図５に示したメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２とループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２とがＭＯＳ半導体増幅素子と半導体受動素子で具体的に構成されているとともに、メインアンプＭａｉｎ＿Ａｍｐ２、Ｍａｉｎ＿Ａｍｐ２からの出力信号を増幅する出力差動アンプ６と、ハードディスクドライブ（ＨＤＤ）の動作モード信号ＭＯＤＥに応答して複数のスイッチＳＷ１…ＳＷ９のオン・オフを制御するスイッチコントローラＳＷ＿ＣＮＴとが追加されている。
【０１３５】
メインアンプＭａｉｎ＿Ａｍｐ１は、信号増幅用の差動対ＭＯＳトランジスタＱ１、Ｑ２と、高周波特性改善用のゲート接地ＭＯＳトランジスタＱ９、Ｑ１２と、負荷抵抗Ｒ１と、定電流源Ｉ１と、スイッチＳＷ５、ＳＷ７と、抵抗Ｒ７とで構成されている。ＭＯＳトランジスタＱ１のゲートはメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）として機能する一方、ＭＯＳトランジスタＱ２のゲートはメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）として機能する。磁気抵抗ヘッドＲＭＲの両端の微弱信号は信号増幅用の差動対ＭＯＳトランジスタＱ１、Ｑ２で電流増幅され、高周波特性改善用のゲート接地ＭＯＳトランジスタＱ９、Ｑ１２を介して負荷抵抗Ｒ１とメインアンプＭａｉｎ＿Ａｍｐ２の負荷抵抗Ｒ２とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号は出力差動アンプ６の差動入力に供給される。磁気抵抗ヘッドＲＭＲの両端の微弱信号はループアンプＬｏｏｐ＿Ａｍｐ１の非反転入力端子７（＋）と反転入力端子８（−）とに供給され、ループアンプＬｏｏｐ＿Ａｍｐ１の出力９はメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）としてのＭＯＳトランジスタＱ２のゲートとコンデンサＣ１の一端とに接続されている。
【０１３６】
メインアンプＭａｉｎ＿Ａｍｐ１と同様にメインアンプＭａｉｎ＿Ａｍｐ２は、信号増幅用の差動対ＭＯＳトランジスタＱ３、Ｑ４と、高周波特性改善用のゲート接地ＭＯＳトランジスタＱ１３、Ｑ１６と、負荷抵抗Ｒ２、定電流源Ｉ２と、スイッチＳＷ６、ＳＷ８、抵抗Ｒ８とで構成されている。ＭＯＳトランジスタＱ４のゲートはメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）として機能する一方、ＭＯＳトランジスタＱ３のゲートはメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）として機能する。磁気抵抗ヘッドＲＭＲの両端の微弱信号は信号増幅用の差動対ＭＯＳトランジスタＱ３、Ｑ４で電流増幅され、高周波特性改善用のゲート接地ＭＯＳトランジスタＱ１３、Ｑ１６を介して負荷抵抗Ｒ２とメインアンプＭａｉｎ＿Ａｍｐ１の負荷抵抗Ｒ１とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号は出力差動アンプ６の差動入力に供給される。磁気抵抗ヘッドＲＭＲの両端の微弱信号はループアンプＬｏｏｐ＿Ａｍｐ２の非反転入力端子１０（＋）と反転入力端子１１（−）とに供給され、ループアンプＬｏｏｐ＿Ａｍｐ２の出力１２はメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）としてのトランジスタＱ３のゲートとコンデンサＣ１の他端とに接続されている。ループアンプＬｏｏｐ＿Ａｍｐ１と同様に、ループアンプＬｏｏｐ＿Ａｍｐ２は例えば図１１に示す回路で構成されている。
【０１３７】
（本発明の第５の実施形態）
図８は垂直磁気記録方式のハードディスクドライブ（ＨＤＤ）の磁気抵抗ヘッドＲＭＲの微弱信号を増幅するための他の基本構成によるプリアンプを含む本発明の第５の実施形態による半導体集積回路を示すブロック図である。
【０１３８】
図８に示したプリアンプの構成が図１に示したプリアンプの構成と相違するのは、図１ではループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）とがメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転出力端子と反転出力端子に接続されていたのに対して、図８ではループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）とがメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）と並列に接続されていることであり、その他は図１と同一である。また、図５ではメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）との間の入力インピーダンスＺｉｎ１、Ｚｉｎ２が極めて高い抵抗値に設定されていたのに対して、図８ではメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）との間の入力インピーダンスＺｉｎ１、Ｚｉｎ２が比較的低い抵抗値に設定されてる。
【０１３９】
図９は、図８に示したプリアンプ内部の各回路の伝達量の周波数依存特性を示す図である。
【０１４０】
図９の１番目は、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の自体の周波数特性を示しており、直流成分および超低周波の領域から高周波の領域まで高い電圧利得を有している。
【０１４１】
図９の２番目は、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２とコンデンサＣ１とによる負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１、ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量の周波数特性を示しており、比較的低い第１カットオフ周波数ｆｃ１までの直流成分および超低周波の領域では高い伝達量を有しているが、第１カットオフ周波数ｆｃ１よりも高い周波数では１（０ｄＢ）に減少している。この第１カットオフ周波数ｆｃ１は、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力インピーダンスＺｏｕｔ１、Ｚｏｕｔ２の極めて高い抵抗値とコンデンサＣ１の容量値との積で決定される。
【０１４２】
図９の３番目は、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量と周波数特性を示している。これらの伝達量は比較的高い第２カットオフ周波数ｆｃ２までは大きな値であるが、第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´では急激に減衰する。尚、第２カットオフ周波数ｆｃ２は、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１およびメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２の比較的低い抵抗値とコンデンサＣ１の容量値との積で決定される。
【０１４３】
また、メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）への第１負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１の伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）への第２負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量とは、比較的低い第１カットオフ周波数ｆｃ１よりも高い周波数ｆｃ１´において略０％の負帰還となる。さらに、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ１とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ２とは、比較的高い第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´において略０％の伝達量となる。
【０１４４】
メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）およびメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの直流信号、超低周波信号および低周波信号のレベルに維持されているのに対して、メインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）およびメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの比較的高い第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´の信号により駆動されている。
【０１４５】
この直流信号、超低周波信号および低周波信号の状態では、略１００％の負帰還と略１００％の伝達とにより、図９の４番目に示すようにメインアンプＭａｉｎ＿Ａｍｐ１とループアンプＬｏｏｐ＿Ａｍｐ１とからなる第１アンプＡＭＰ１およびメインアンプＭａｉｎ＿Ａｍｐ２とループアンプＬｏｏｐ＿Ａｍｐ２とからなる第２アンプＡＭＰ２の電圧利得は略１（０ｄＢ）となり、高い電圧利得での直流信号の直流増幅も超低周波信号および低周波信号の低周波増幅もアンプＡＭＰ１、ＡＭＰ２により行われることはない。
【０１４６】
また、メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）への第１負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１の伝達量とメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）への第２負帰還信号ＤＣ  ＆  ＳＬｆ＿ＮＦＢ２の伝達量とは、第１カットオフ周波数ｆｃ１よりも高い周波数である中間周波信号および高周波信号において略０％の負帰還となる。さらに、メインアンプＭａｉｎ＿Ａｍｐ１の第１入力インピーダンスＺｉｎ１を介してメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ１とメインアンプＭａｉｎ＿Ａｍｐ２の第２入力インピーダンスＺｉｎ２を介してメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）から反転入力端子（−）への伝達量ＬＰＦ２とは、第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´において略０％の伝達量となる。
【０１４７】
メインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）およびメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの直流信号、超低周波信号および低周波信号のレベルに維持されているのに対して、メインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）およびメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）は非反転入力信号＋Ｖｉｎおよび反転入力信号−Ｖｉｎの比較的高い第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´の信号により駆動されている。
【０１４８】
この比較的高い第２カットオフ周波数ｆｃ２よりも高い周波数ｆｃ２´の信号による駆動の状態では、略０％の負帰還と略０％の伝達とにより、図９の４番目に示すようにメインアンプＭａｉｎ＿Ａｍｐ１とループアンプＬｏｏｐ＿Ａｍｐ１とからなる第１アンプＡＭＰ１およびメインアンプＭａｉｎ＿Ａｍｐ２とループアンプＬｏｏｐ＿Ａｍｐ２とからなる第２アンプＡＭＰ２の電圧利得は例えば約４７ｄＢの高電圧利得となり、高い電圧利得での中間周波信号および高周波信号の増幅をアンプＡＭＰ１、ＡＭＰ２により行うことが可能となる。
【０１４９】
≪その他のプリアンプの具体的構成≫
図１０は垂直磁気記録方式のハードディスクドライブ（ＨＤＤ）の磁気抵抗ヘッドＲＭＲの微弱信号を増幅するための具体的構成によるプリアンプを含む本発明の好適な実施形態による半導体集積回路を示す回路図である。
【０１５０】
図１０に示した具体的構成によるプリアンプの構成と動作とは、図８に示した基本構成のプリアンプの基本構成と図９に示した基本動作と基本的に同一である。図１０では、図８に示したメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２とループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２とが半導体増幅素子と半導体受動素子で具体的に構成されているとともに、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２からの出力信号を増幅する出力差動アンプ６と、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２を構成する半導体増幅素子としてのＮＰＮ型のバイポーラトランジスタのベース電流を補償するベース電流補償回路ＢＣ＿ＣＣと、ハードディスクドライブ（ＨＤＤ）の動作モード信号ＭＯＤＥに応答して複数のスイッチＳＷ１…ＳＷ９のオン・オフを制御するスイッチコントローラＳＷ＿ＣＮＴとが追加されている。
【０１５１】
メインアンプＭａｉｎ＿Ａｍｐ１は、信号増幅用の差動対トランジスタＱ１、Ｑ２と、高周波特性改善用のベース接地トランジスタＱ９、Ｑ１２と、負荷抵抗Ｒ１と、定電流源Ｉ１と、スイッチＳＷ５、ＳＷ７と、抵抗Ｒ７、Ｒ９とで構成されている。トランジスタＱ１のベースはメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）として機能する一方、トランジスタＱ２のベースはメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）として機能する。磁気抵抗ヘッドＲＭＲの両端の微弱信号は信号増幅用の差動対トランジスタＱ１、Ｑ２で電流増幅され、高周波特性改善用のベース接地トランジスタＱ９、Ｑ１２を介して負荷抵抗Ｒ１とメインアンプＭａｉｎ＿Ａｍｐ２の負荷抵抗Ｒ２とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号は出力差動アンプ６の差動入力に供給される。磁気抵抗ヘッドＲＭＲの両端の微弱信号はループアンプＬｏｏｐ＿Ａｍｐ１の非反転入力端子７（＋）と反転入力端子８（−）とに供給され、ループアンプＬｏｏｐ＿Ａｍｐ１の出力９はメインアンプＭａｉｎ＿Ａｍｐ１の反転入力端子（−）としてのトランジスタＱ２のベースとコンデンサＣ１の一端とに接続されている。
【０１５２】
メインアンプＭａｉｎ＿Ａｍｐ１と同様にメインアンプＭａｉｎ＿Ａｍｐ２は、信号増幅用の差動対トランジスタＱ３、Ｑ４と、高周波特性改善用のベース接地トランジスタＱ１３、Ｑ１６と、負荷抵抗Ｒ２、定電流源Ｉ２と、スイッチＳＷ６、ＳＷ８、抵抗Ｒ８、Ｒ１０とで構成されている。トランジスタＱ４のベースはメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）として機能する一方、トランジスタＱ３のベースはメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）として機能する。磁気抵抗ヘッドＲＭＲの両端の微弱信号は信号増幅用の差動対トランジスタＱ３、Ｑ４で電流増幅され、高周波特性改善用のベース接地トランジスタＱ１３、Ｑ１６を介して負荷抵抗Ｒ２とメインアンプＭａｉｎ＿Ａｍｐ１の負荷抵抗Ｒ１とで電圧に変換されることにより電圧増幅が行われ、増幅電圧信号は出力差動アンプ６の差動入力に供給される。磁気抵抗ヘッドＲＭＲの両端の微弱信号はループアンプＬｏｏｐ＿Ａｍｐ２の非反転入力端子１０（＋）と反転入力端子１１（−）とに供給され、ループアンプＬｏｏｐ＿Ａｍｐ２の出力１２はメインアンプＭａｉｎ＿Ａｍｐ２の反転入力端子（−）としてのトランジスタＱ３のベースとコンデンサＣ１の他端とに接続されている。ループアンプＬｏｏｐ＿Ａｍｐ１と同様に、ループアンプＬｏｏｐ＿Ａｍｐ２は例えば図１１に示す回路で構成されている。
【０１５３】
図１０のベース電流補償回路ＢＣ＿ＣＣのスイッチコントローラＳＷ＿ＣＮＴとは、図１のベース電流補償回路ＢＣ＿ＣＣのスイッチコントローラＳＷ＿ＣＮＴと全く同一となっている。
【０１５４】
図１７は垂直磁気記録方式のハードディスクドライブ（ＨＤＤ）の磁気抵抗ヘッドＲＭＲの微弱信号を増幅するための具体的構成によるプリアンプを含む本発明の他の好適な実施形態による半導体集積回路を示す回路図である。図７に示したメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の差動トランジスタが絶縁ゲートを持つＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４により構成されることによりメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）との間の入力インピーダンスＺｉｎ１、Ｚｉｎ２が極めて高い抵抗値に設定されたのに対して、図１７に示したメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の差動トランジスタが絶縁ゲートを持つＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４により構成されていながらメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）との間の入力インピーダンスＺｉｎ１、Ｚｉｎ２が比較的低い抵抗値に設定される。また、ループアンプＬｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２の出力インピーダンスは、比較的高い抵抗値に設定されている。
【０１５５】
図１７に示した具体的構成によるプリアンプでは、図１０に示したプリアンプのメインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の差動対バイポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４はＮチャンネルＭＯＳトランジスタＱ１、Ｑ０１、Ｑ２、Ｑ０２、Ｑ３、Ｑ０３、Ｑ４、Ｑ０４により構成されたカレントミラーに置換されている。バイポーラトランジスタはベース電流を電流増幅する電流増幅機能を持っているが、ＭＯＳトランジスタのゲートの直流インピーダンスは極めて高く電流増幅機能を持っていない。ＭＯＳトランジスタに電流増幅を行わせるために、ＭＯＳトランジスタにより構成されたカレントミラーが使用される。例えば、カレントミラーの入力トランジスタであるダイオード接続のＮチャンネルＭＯＳトランジスタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４の素子サイズ（チャンネル幅Ｗ／チャンネル長Ｌ）を、カレントミラーの出力トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の素子サイズ（チャンネル幅Ｗ／チャンネル長Ｌ）の１００分の１に設定する。すると、カレントミラーの入力トランジスタのＮチャンネルＭＯＳトランジスタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４に流れる入力電流の１００倍の出力電流が、カレントミラーの出力トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４に流れることになる。このカレントミラーのミラー比Ｒｍであるカレントミラーの出力トランジスタの素子サイズをカレントミラーの入力トランジスタの素子サイズで割算した素子サイズ比により、バイポーラトランジスタのエミッタ接地電流増幅率ｈｆｅと同等の機能を実現することができる。
【０１５６】
良く知られているように飽和領域で動作するＭＯＳトランジスタのドレイン・ソース経路の電流ＩＤＳは、チャンネル幅をＷ、チャンネル長をＬ、コンダクタンスをβ０、ゲート・ソース間電圧Ｖｇｓ、スレシュホールド電圧をＶｔｈとすると、次式で与えられる。
【０１５７】
ＩＤＳ＝（Ｗ／Ｌ）・（β０／２）・（Ｖｇｓ−Ｖｔｈ）２    …（３式）
この式から、更に次式のようにＭＯＳトランジスタのゲート・ソース間非線形抵抗Ｒｇｓが得られる。
【０１５８】
∂ＩＤＳ／∂Ｖｇｓ＝（Ｗ／Ｌ）・β０・（Ｖｇｓ−Ｖｔｈ）
Ｒｇｓ＝∂Ｖｇｓ／∂ＩＤＳ＝１／（（Ｗ／Ｌ）・β０・（Ｖｇｓ−Ｖｔｈ））…（４式）
従って、（４式）で与えられる差動対ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のゲート・ソース間非線形抵抗Ｒｇｓとカレントミラーのミラー比Ｒｍとを乗算した値の高い入力インピーダンスＺｉｎ１、Ｚｉｎ２が、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の非反転入力端子（＋）と反転入力端子（−）との間に得られるものとなる。
【０１５９】
また、カレントミラーの入力トランジスタのＮチャンネルＭＯＳトランジスタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４にながれるカレントミラー入力電流を補償するカレントミラー電流補償回路ＣＭＣ＿ＣＣが、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２に接続されている。
【０１６０】
カレントミラー電流補償回路ＣＭＣ＿ＣＣは、差動対ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のレプリカＭＯＳトランジスタＱ１７と、カレントミラーの入力トランジスタのＮチャンネルＭＯＳトランジスタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４のレプリカ入力ＭＯＳトランジスタＱ０１７と、ゲート接地ＭＯＳトランジスタＱ９、Ｑ１２、Ｑ１３、Ｑ１６のレプリカＭＯＳトランジスタＱ１８と、カレントミラー入力電流供給ＭＯＳトランジスタＱ１９と、ＮチャンネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５で構成されたカレントミラーと、定電流源Ｉ７と、スイッチＳＷ９とを含んでいる。
【０１６１】
カレントミラー電流補償回路ＣＭＣ＿ＣＣの定電流源Ｉ７の定電流量は、メインアンプＭａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２の定電流源Ｉ１、Ｉ２の定電流量を２Ｉ０の半分のＩ０に設定されている。すると、レプリカ入力ＭＯＳトランジスタＱ０１７にはＩ０／Ｒｍの電流が流れる。カレントミラーのＮチャンネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５のデバイスサイズを互いに等しく設定すると、カレントミラー入力電流供給ＭＯＳトランジスタＱ１９を介してレプリカ入力ＭＯＳトランジスタＱ０１７のＩ０／Ｒｍの電流は入力ＮチャンネルＭＯＳトランジスタＭ５の入力電流となり、入力電流に等しい出力電流Ｉ０／ｈｆｅが出力ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のそれぞれに流れる。出力ＭＯＳトランジスタＭ１の出力電流Ｉ０／ＲｍはメインアンプＭａｉｎ＿Ａｍｐ１の入力ＭＯＳＭＯＳトランジスタＱ０１の電流Ｉ０／Ｒｍを補償して、出力ＭＯＳトランジスタＭ２の出力電流Ｉ０／ＲｍはメインアンプＭａｉｎ＿Ａｍｐ１の入力ＭＯＳトランジスタＱ０２の電流Ｉ０／Ｒｍを補償して、出力ＭＯＳトランジスタＭ３の出力電流Ｉ０／ＲｍはメインアンプＭａｉｎ＿Ａｍｐ２の入力ＭＯＳトランジスタＱ０３の電流Ｉ０／Ｒｍを補償して、出力ＭＯＳトランジスタＭ４の出力電流Ｉ０／ＲｍはメインアンプＭａｉｎ＿Ａｍｐ２の入力ＭＯＳトランジスタＱ０４の電流Ｉ０／Ｒｍを補償する。
【０１６２】
≪磁気記憶装置≫
（本発明の第６の実施形態）
図１８は本発明の上記した全ての実施形態のいずれの１つの実施形態のプリアンプ、例えば図４のプリアンプをハードディスクドライブ（ＨＤＤ）のアーム（サスペンション）に実装したチップ・オン・サスペンションを示す図である。
【０１６３】
同図に示すように、４枚のアーム２１＿Ａには高い記録密度を可能とする垂直磁気記録方式で記録を行う記録ヘッドと垂直磁気記録方式で記録された記録ヘッドからの磁束の変化を検出する再生ヘッドとしての磁気抵抗ヘッドとからなる４個のヘッドＨｅａｄ１…Ｈｅａｄ４が実装されるとともに、本発明の上記実施形態、例えば図４のプリアンプのチップＰｒｅａｍｐ  ＩＣ（２１＿Ｂ）も実装されている。図１８に示したチップ・オン・サスペンションにより、４個のヘッドＨｅａｄ１…Ｈｅａｄ４の再生ヘッドとしての磁気抵抗ヘッドとプリアンプのチップＰｒｅａｍｐ  ＩＣ（２１＿Ｂ）との間の配線のインダクタンスが小さくなり、垂直磁気記録方式による高記録密度の高周波信号の感度を向上することが可能となる。
【０１６４】
図１９は、図１８に示したアーム２１＿Ａに実装された記録ヘッドと再生ヘッドとを含むヘッド２１Ｃ（Ｈｅａｄ１…Ｈｅａｄ４）の構成を示す図である。
【０１６５】
同図に示すように、記録ディスクの軟磁性層２０の表面には、垂直記録層２０Ａが形成されている。
【０１６６】
ヘッド２１Ｃの左側には、記録コイルＲＣと、記録磁極ＲＰと、リターン磁極ＲＹとで構成された垂直磁気記録方式で記録を行う記録ヘッドが形成されている。その結果、４つの磁束Ｆ１、Ｆ２、Ｆ３、Ｆ４がループ状に形成されて、右側の拡大図に示すようにＳ極からＮ極への信号磁化の方向が記録層２０Ａと垂直になるような垂直磁気記録方式による記録が行なわれる。
【０１６７】
ヘッド２１Ｃの右側には、２つの再生シールドＲＳＬ１、ＲＳＬ２によって挟まれたジャイアント磁気抵抗ヘッドＧＭＲによる再生ヘッドが形成されている。尚、記録ディスクの垂直記録層２０Ａの上面とヘッド２１Ｃの下面との間のエアーギャップＡＧは、十数ｎｍ、例えば１５ｎｍに設定されている。また、ジャイアント磁気抵抗ヘッドＧＭＲの両端は、上記した全ての実施形態のいずれの１つの実施形態のプリアンプのチップＰｒｅａｍｐ  ＩＣのメインアンプＭａｉｎ＿Ａｍｐ１の非反転入力端子（＋）とメインアンプＭａｉｎ＿Ａｍｐ２の非反転入力端子（＋）とに結合コンデンサを介すことなく接続されている。
【０１６８】
図２０は、図１８と図１９に示したジャイアント磁気抵抗ヘッドＧＭＲで検出された垂直磁気記録方式による高記録密度の微弱信号を増幅するプリアンプの出力信号を処理するＰＲＭＬ（Partial Response Maximum Likelihood、部分応答最尤度）検出を利用したハードディスクドライブ（ＨＤＤ）のリードチャンネルを示す図である。
【０１６９】
同図に示すように、プリアンプのチップＰｒｅａｍｐ  ＩＣ（２１＿Ｂ）の出力信号は可変利得増幅器２２、ローパスフィルタ、波形等化器２４、Ａ／Ｄ変換器２５を経由してディジタル信号に変換された後、ビダビ復号器２８に供給されてビダビ復号器２８からエラーの少ない読み出し信号を得ることができる。一方、Ａ／Ｄ変換器２５の出力はゲイン・タイミング回路２６にも供給される。ゲイン・タイミング回路２６からのゲイン制御信号は可変利得増幅器２２に供給され、ゲイン・タイミング回路２６からのタイミング信号からクロック再生が行われる。電圧制御発振器２７からの再生クロック信号ＣＬＫは、波形等化器２４とＡ／Ｄ変換器２５とに供給される。尚、ＨＤＤのリードチャンネルを構成する可変利得増幅器２２、ローパスフィルタ、波形等化器２４、Ａ／Ｄ変換器２５、ゲイン・タイミング回路２６、電圧制御発振器２７、ビダビ復号器２８は、ＨＤＤのプリント配線回路基板ＨＤＤ  ＰＣＢの上に形成されている。
【０１７０】
図１８、図１９、図２０に示したＨＤＤに本発明の上記実施形態、例えば図４の小さなチップ面積のプリアンプを採用することにより、ＨＤＤ装置の一層の小型化と軽量化とが可能となる。また、結合コンデンサとして外部部品によるコンデンサを使用しないので、ハンダ接続数の低減も可能となり、再生ヘッドの振動等によるハンダ断線の確率の低減も可能となる。
【０１７１】
以上の説明では主として本発明者によってなされた発明をその背景となったハードディスクドライブ（ＨＤＤ）について説明したが、それに限定されるものではなく、メインフレームコンピュータやサーバー等に使用される垂直磁気記録方式によるストレージ用テープドライブにも適用可能である。また、オーディオ信号、ビデオ信号等のアナログ信号増幅用プリアンプにも適用可能である。
【０１７２】
また、図１８から図２０までに示したＨＤＤに使用するプリアンプとしては、図４のプリアンプの他に図３、図７、図１０、図１７のプリアンプも使用することができる。
【図面の簡単な説明】
【０１７３】
【図１】図１は垂直磁気記録方式のハードディスクドライブの磁気抵抗ヘッドの微弱信号を増幅するための基本構成によるプリアンプを含む本発明の第１の実施形態による半導体集積回路を示すブロック図である。
【図２】図２は、図１に示したプリアンプ内部の各回路の伝達量の周波数依存特性を示す図である。
【図３】図３は垂直磁気記録方式のハードディスクドライブの磁気抵抗ヘッドの微弱信号を増幅するための具体的構成によるプリアンプを含む本発明の好適な第２の実施形態による半導体集積回路を示す回路図である。
【図４】図４は垂直磁気記録方式のハードディスクドライブの２個の磁気抵抗ヘッドの微弱信号を増幅するための２個のプリアンプを含む本発明の好適な第３の実施形態による半導体集積回路を示す回路図である。
【図５】図５は垂直磁気記録方式のハードディスクドライブの磁気抵抗ヘッドの微弱信号を増幅するための他の基本構成によるプリアンプを含む本発明の第４の実施形態による半導体集積回路を示すブロック図である。
【図６】図６は、図５に示したプリアンプ内部の各回路の伝達量の周波数依存特性を示す図である。
【図７】図７は垂直磁気記録方式のハードディスクドライブの磁気抵抗ヘッドの微弱信号を増幅するための具体的構成によるプリアンプを含む本発明の好適な実施形態による半導体集積回路を示す回路図である。
【図８】図８は垂直磁気記録方式のハードディスクドライブの磁気抵抗ヘッドの微弱信号を増幅するための他の基本構成によるプリアンプを含む本発明の第４の実施形態による半導体集積回路を示すブロック図である。
【図９】図９は、図８に示したプリアンプ内部の各回路の伝達量の周波数依存特性を示す図である。
【図１０】図１０は垂直磁気記録方式のハードディスクドライブの磁気抵抗ヘッドの微弱信号を増幅するための具体的構成によるプリアンプを含む本発明の好適な実施形態による半導体集積回路を示す回路図である。
【図１１】図１１は、図３に示した具体的構成によるプリアンプのループアンプの構成を示す回路図である。
【図１２】図１２は、図４に示した具体的構成によるプリアンプのループアンプの構成を示す回路図である。
【図１３】図１３は、図３に示したプリアンプの電圧利得の周波数特性を示す図である。
【図１４】図１４は、図３に示したプリアンプの入力換算雑音の周波数特性を示す図である。
【図１５】図１５は、図３に示したプリアンプの複数のスイッチＳのスイッチコントローラによるオン・オフ制御動作を説明する図である。
【図１６】図１６は、図４に示した２個の磁気抵抗ヘッドの選択動作に対応するプリアンプの複数のスイッチのスイッチコントローラによるオン・オフ制御動作を説明する図である。
【図１７】図１７は、垂直磁気記録方式のハードディスクドライブの磁気抵抗ヘッドの微弱信号を増幅するための具体的構成によるプリアンプを含む本発明の他の好適な実施形態による半導体集積回路を示す回路図である。
【図１８】図１８は、本発明の実施形態のプリアンプをハードディスクドライブのアーム（サスペンション）に実装したチップ・オン・サスペンションを示す図である。
【図１９】図１９は、図１８に示したアームに実装された記録ヘッドと再生ヘッドとを含むヘッドの構成を示す図である。
【図２０】図２０は、図１８と図１９に示したジャイアント磁気抵抗ヘッドで検出された垂直磁気記録方式による高記録密度の微弱信号を増幅するプリアンプの出力信号を処理するＰＲＭＬ検出を利用したハードディスクドライブのリードチャンネルを示す図である。
【符号の説明】
【０１７４】
ＲＭＲ  磁気抵抗ヘッド
５  バイアス回路
５＿１、５＿２  定電流源
Ｍａｉｎ＿Ａｍｐ１、Ｍａｉｎ＿Ａｍｐ２  メインアンプ
Ｌｏｏｐ＿Ａｍｐ１、Ｌｏｏｐ＿Ａｍｐ２  ループアンプ
Ｚｉｎ１、Ｚｉｎ２  入力インピーダンス
Ｚｏｕｔ１、Ｚｏｕｔ２  出力インピーダンス
Ｃ１  コンデンサ
ＤＣ  ＆  ＳＬｆ＿ＮＦＢ１、２  負帰還信号
ＬＰＦ１、２  伝達信号
ｆｃ１  第１カットオフ周波数
ｆｃ２  第２カットオフ周波数
ｆｃ３  低域カットオフ周波数
【図１】
2008054075.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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