(57)【要約】【課題】改善されたリセスチャンネルトランジスタを備えた半導体素子及びその製造方法に関するものである。【解決手段】本発明は、半導体素子及びその製造方法に関し、特に３次元リセスチャンネル構造を埋め込む下部ゲート電極を第１下部ゲート導電層、リセスチャンネル構造の埋込み時に発生するシームとその移動を防止する支持層及び第２下部ゲート導電層の積層構造で形成するように半導体素子を設計することで、３次元リセスチャンネル構造のトポロジー特性により、リセスチャンネル構造内に生成するシームと後続する熱処理工程によるシームの移動現象を最小化し、素子の動作特性を向上させることのできる技術である。【選択図】図２
2008034793.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を画成する素子分離構造が備えられた半導体基板にリセスチャンネル構造を形成する段階と、
前記半導体基板と前記素子分離構造の上部に、前記リセスチャンネル構造内に生成するシーム（Ｓｅａｍ）とその移動を防止するために備えられた支持層を含むゲート導電層を形成し、前記リセスチャンネル構造を埋め込む段階と、
前記ゲート導電層をパターニングし、ゲート構造物を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記リセスチャンネル構造は、上部リセスチャンネル構造と下部リセスチャンネル構造を含み、前記下部リセスチャンネル構造の水平幅が前記上部リセスチャンネル構造より大きいことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記リセスチャンネル構造を形成する段階は、
前記活性領域の所定部分を食刻し、第１リセスを形成する段階と、
前記第１リセスの側壁に側壁スペーサを形成する段階と、
前記側壁スペーサを食刻マスクに前記第１リセスの下部に露出した前記半導体基板を食刻し、第２リセスを形成する段階と、
前記側壁スペーサを除去する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第２リセスの形成のための前記半導体基板に対する食刻工程は、等方性食刻方法で行われることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記ゲート導電層を形成する段階は、
前記半導体基板の上部に前記支持層を含む下部ゲート導電層を形成し、前記リセスチャンネル構造を埋め込む段階と、
前記下部ゲート導電層の上部に上部ゲート導電層を形成する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記下部ゲート導電層を形成する段階は、
前記リセスチャンネル構造を含む前記半導体基板の上部に第１下部ゲート導電層を形成する段階と、
前記第１下部ゲート導電層の上部に前記支持層を形成し、前記リセスチャンネル構造を埋め込む段階と、
前記第１下部ゲート導電層を露出するまで、前記支持層を平坦化食刻する段階と、
前記第１下部ゲート導電層と前記支持層の上部に第２下部ゲート導電層を形成する段階と、
を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１下部ゲート導電層は不純物がドーピングされたポリシリコン層を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記ドーピングされた不純物はリン（Ｐ）であり、その濃度は１．０Ｅ２０ｉｏｎｓ／ｃｍ３〜４．０Ｅ２０ｉｏｎｓ／ｃｍ３であることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記第２下部ゲート導電層は、不純物がドーピングされたポリシリコン層で形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１０】
前記ドーピングされた不純物は、ボロン（Ｂ）またはリン（Ｐ）であり、その濃度はそれぞれ１．０Ｅ１５ｉｏｎｓ／ｃｍ３〜７．０Ｅ１５ｉｏｎｓ／ｃｍ３であることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
ＰＭＯＳ領域の前記第２下部ゲート導電層はボロン（Ｂ）でドーピングされたポリシリコン層で形成され、ＮＭＯＳ領域の前記第２下部ゲート導電層はリン（Ｐ）でドーピングされたポリシリコン層で形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記支持層は絶縁膜、金属膜、導電層及びこれらの組合せでなる群から選ばれたいずれか一つで形成されることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１３】
前記支持層は酸化膜であることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記下部ゲート導電層の形成段階は、
前記リセスチャンネル構造を含む前記半導体基板の上部に第１下部ゲート導電層を形成する段階と、
前記第１下部ゲート導電層の表面に熱処理工程を行い、前記第１下部ゲート導電層の上部に前記支持層を形成する段階と、
前記支持層上部に第２下部ゲート導電層を形成し、前記リセスチャンネル構造を埋め込む段階と、
を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項１５】
前記支持層は結晶化されたポリシリコン層で形成されることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記第１下部ゲート導電層に対する熱処理工程は、５００℃〜１，０００℃の温度下で５〜２００秒間行われることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１７】
前記熱処理工程は窒素（Ｎ）、リン（Ｐ）、不活性気体及びこれらの組合せでなる群から選ばれたいずれか一つのガス雰囲気で行われることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１８】
半導体基板内に形成され、活性領域を画成する素子分離構造と、
前記活性領域の前記半導体基板内に位置するリセスチャンネル構造と、
ゲート領域上に位置して前記リセスチャンネル構造とを埋め込み、前記リセスチャンネル構造内に生成したシームとその移動を防止する支持層を含むゲート電極を含むことを特徴とする半導体素子。
【請求項１９】
前記ゲート電極は、前記支持層を含む下部ゲート電極と上部ゲート電極の積層構造を含むことを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
前記下部ゲート電極は、第１下部ゲート導電層と第２下部ゲート導電層の積層構造を含み、前記支持層は前記第１下部ゲート導電層と前記第２下部ゲート導電層との間に位置することを特徴とする請求項１９に記載の半導体素子。
【請求項２１】
前記支持層は、酸化膜または結晶化されたポリシリコン層であることを特徴とする請求項１８に記載の半導体素子。
【請求項２２】
ＮＭＯＳ領域とＰＭＯＳ領域を含む半導体基板内に形成され、活性領域を画成する素子分離構造と、
前記活性領域の前記半導体基板内に位置したバルブ型リセスチャンネル構造と、
ゲート領域の前記活性領域の上部に位置したゲート絶縁膜と、
前記ゲート絶縁膜の上部に位置し、前記バルブ型リセスチャンネル構造を埋め込み、不純物がドーピングされたポリシリコン層を含む第１下部ゲート導電層と、前記第１下部ゲート導電層に発生したシームとその移動を抑制する支持層と、前記ＰＭＯＳ領域と前記ＮＭＯＳ領域にそれぞれ異なる不純物がドーピングされたポリシリコン層を含む第２下部ゲート導電層の積層構造を含む下部ゲート電極とを含むことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ素子に関するもので、特に改善されたリセスチャンネルトランジスタを備えた半導体素子とその製造方法に関するものである。
【背景技術】
【０００２】
一般に、デザインルールの減少による短チャンネル効果（Short channel effect）に関する問題は次第に克服し難くなってきた。従って、セルトランジスタのチャンネル長を伸ばすため、ピン型トランジスタと３次元リセストランジスタのような多重チャンネルフィールド効果トランジスタ(Multi-channel Field Effect Transistor：以下、「ＭｃＦＥＴ」と記す)が提案されている。
図１は、３次元リセスチャンネル構造を有する半導体素子の断面写真を示している。ここで、３次元リセスチャンネル構造内に発生したシーム（Ｓｅａｍ）を確認することができる。すなわち、３次元リセスチャンネル構造をゲート導電層で埋め込むとき、３次元リセスチャンネル構造の高い縦横比（Aspect ratio）のようなトポロジー特性（Topological characteristic）により、リセスチャンネル構造の下部にシームが発生する。
【０００３】
しかし、このようなシームは後続する熱処理工程のとき、形状が変換し、ゲート絶縁膜または近くに移動してゲート絶縁膜を厚くする効果を奏することができる。さらに、シームの端部に尖った結晶境界（Grain boundary）によりストレス誘導漏れ電流（Stress induced leakage current）と電場集中（Electric field crowding）のような望まない効果を発生させる。結局、３次元リセスチャンネル構造では素子のチャンネル機能が失われるか、しきい値電圧が変わってしまうという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、改善されたリセスチャンネルトランジスタを備えた半導体素子及びその製造方法に関するものである。改善したリセスチャンネルトランジスタはチャンネル長が延長されたリセスチャンネル構造と、リセスチャンネル構造内に生成するシームと、その移動を防止する支持層を含むゲート電極を備える。従って、３次元リセスチャンネル構造のトポロジー特性によりリセスチャンネル構造内に生成するシームとその移動現象を最小化して、向上した素子の動作特性を提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る半導体素子の製造方法は、
活性領域を画成する素子分離構造が備えられた半導体基板にリセスチャンネル構造を形成する段階と、半導体基板と素子分離構造の上部に、リセスチャンネル構造内に生成するシームとその移動を防止するため備えられた支持層を含むゲート導電層を形成し、リセスチャンネル構造を埋め込む段階と、ゲート導電層をパターニングしてゲート構造物を形成する段階とを含むことを特徴とする。
【０００６】
さらに、本発明の他の実施形態に係る半導体素子は、
半導体基板内に形成され、活性領域を画成する素子分離構造と、活性領域の半導体基板内に位置したリセスチャンネル構造と、ゲート領域上に位置してリセスチャンネル構造とを埋め込み、リセスチャンネル構造内に生成したシームとその移動を防止する支持層を含むゲート電極を含むことを特徴とする。
【０００７】
そして、 本発明の他の実施形態に係る半導体素子は、
ＮＭＯＳ領域とＰＭＯＳ領域を含む半導体基板内に形成され、活性領域を画成する素子分離構造と、活性領域の半導体基板内に位置するバルブ型（Bulb type）リセスチャンネル構造と、ゲート領域の活性領域の上部に位置するゲート絶縁膜と、ゲート絶縁膜の上部に位置してバルブ型リセスチャンネル構造とを埋め込み、不純物がドーピングされたポリシリコン層を含む第１下部ゲート導電層と、第１下部ゲート導電層に発生したシームとその移動を抑制する支持層と、ＰＭＯＳ領域とＮＭＯＳ領域にそれぞれ異なる不純物がドーピングされたポリシリコン層を含む第２下部ゲート導電層の積層構造を含む下部ゲート電極を含むことを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体素子及びその製造方法は、３次元リセスチャンネル構造のトポロジー特性により、ゲート導電層の形成時に発生したシームとその移動現象を抑制し、トランジスタの動作特性を向上させることができるというメリットがある。
【発明を実施するための最良の形態】
【０００９】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図２は、本発明の一実施形態に係る半導体素子を示した断面図である。半導体素子は、素子分離構造２２０、３次元リセスチャンネル構造２４０、ゲート絶縁膜２６０及び下部ゲート電極２７５を含む。素子分離構造２２０は、半導体基板２１０内に形成され、活性領域を画成する。３次元リセスチャンネル構造２４０は活性領域の半導体基板２１０内に位置し、ゲート絶縁膜２６０はゲート領域で３次元リセスチャンネル構造２４０を含む活性領域の上部に位置し、下部ゲート電極２７５はゲート絶縁膜２６０の上部に位置し、３次元リセスチャンネル構造２４０を埋め込む。
【００１０】
本発明の一実施形態によれば、下部ゲート電極２７５は第１下部ゲート導電層２６３、リセスチャンネル構造２４０の埋込み時に発生するシームとその移動を防止する支持層２５０及び第２下部ゲート導電層２６７の積層構造からなる。さらに、第１下部ゲート導電層２６３は、リセスチャンネル構造２４０にコンフォーマル（Conformal）に形成され、リセスチャンネル構造２４０内にリセス２４０’を画成する。支持層２５０は、リセスチャンネル構造２４０の埋め込み時に、リセス２４０’内に発生するシームとその移動を防止するよう、第１下部ゲート導電層２６３と第２下部ゲート導電層２６７との間に位置する。さらに、支持層２５０は第１下部ゲート導電層２６３により画成されるリセス２４０’を埋め込む。
【００１１】
本発明の一実施形態によれば、第１下部ゲート導電層２６３は不純物がドーピングされたポリシリコン層で形成し、ドーピングされた不純物はリン（Ｐ）であり、その濃度は１．０Ｅ２０ｉｏｎｓ／ｃｍ３〜４．０Ｅ２０ｉｏｎｓ／ｃｍ３であるのが好ましい。さらに、支持層２５０は絶縁膜、金属膜、導電層及びこれらの組合せでなる群から選ばれたいずれか一つで形成し、ＳＯＧ(Spin-On-Glass)酸化膜や結晶化されたポリシリコン層で形成するのが好ましい。本発明の他の実施形態によれば、第２下部ゲート導電層２６７は、不純物がドーピングされたポリシリコン層で形成し、第２下部ゲート導電層２６７にドーピングされた不純物はボロン（Ｂ）またはリン（Ｐ）である。Ｐ型(P-type)領域でリン（Ｐ）の濃度は各５．０Ｅ１５ｉｏｎｓ／ｃｍ３〜５．０Ｅ１６ｉｏｎｓ／ｃｍ３であり、Ｎ型(N-type)領域でボロン（Ｂ）の濃度は１．０Ｅ１５ｉｏｎｓ／ｃｍ３〜７．０Ｅ１５ｉｏｎｓ／ｃｍ３であるのが好ましい。
【００１２】
本発明の一実施形態によれば、半導体素子は３次元リセスチャンネル構造２４０の上部に位置したゲート構造物２９７をさらに含む。さらに、ゲート構造物２９７はゲートハードマスク層パターン２９５とゲート電極２９３の積層構造で、ゲート領域の３次元リセスチャンネル構造２４０の上部に位置する。ここで、ゲート電極２９３は下部ゲート電極２７５と上部ゲート電極２８５の積層構造であるのが好ましい。
【００１３】
図３は、本発明の他の実施形態に係る半導体素子を示した断面図である。ここで、図３（ｉ）はＮＭＯＳ領域の半導体素子を示した断面図であり、図３(ii)はＰＭＯＳ領域の半導体素子を示した断面図である。半導体素子は素子分離構造３２０、バルブ型リセスチャンネル構造３４０、ゲート絶縁膜３６０及び下部ゲート電極３７５を含む。素子分離構造３２０は、ＮＭＯＳ領域とＰＭＯＳ領域を含む半導体基板３１０内に形成され、活性領域を画成する。バルブ型リセスチャンネル構造３４０は活性領域の半導体基板３１０ 内に位置し、ゲート絶縁膜３６０はゲート領域のバルブ型リセスチャンネル構造３４０を含む活性領域の上部に位置し、下部ゲート電極３７５はゲート絶縁膜３６０の上部に位置してバルブ型リセスチャンネル構造３４０を埋め込む。
【００１４】
本発明の一実施形態によれば、下部ゲート電極３７５は不純物がドーピングされたポリシリコン層で形成された第１下部ゲート導電層３６３と、リセスチャンネル構造３４０の埋込み時に発生するシームとその移動を防止する支持層３５０と、ＮＭＯＳ領域とＰＭＯＳ領域にそれぞれ異なる不純物がドーピングされたポリシリコン層で形成された第２下部ゲート導電層３６７の積層構造からなる。さらに、第１下部ゲート導電層３６３はリセスチャンネル構造３４０にコンフォーマルに形成され、リセスチャンネル構造３４０内にリセス３４０’を画成する。支持層３５０は、リセスチャンネル構造３４０の埋込み時に発生するシームとその移動を防止するよう、第１下部ゲート導電層３６３と第２ 下部ゲート導電層３６７との間に位置する。さらに、支持層３５０は第１下部ゲート導電層３６３により画成されるリセス３４０’を埋め込む。
【００１５】
本発明の一実施形態によれば、第１下部ゲート導電層３６３にドーピングされた不純物はリン（Ｐ）であり、その濃度は１．０Ｅ２０ｉｏｎｓ／ｃｍ３〜４．０Ｅ２０ｉｏｎｓ／ｃｍ３であるのが好ましい。さらに、支持層３５０は絶縁膜、金属膜、導電層及びこれらの組合せでなる群から選ばれたいずれか一つで形成し、ＳＯＧ酸化膜または結晶化されたポリシリコン層で形成するのが好ましい。本発明の他の実施形態によれば、ＰＭＯＳ領域の第２下部ゲート導電層３６７にドーピングされた不純物はボロン（Ｂ）であり、その濃度はそれぞれ５．０Ｅ１５ｉｏｎｓ／ｃｍ３〜５．０Ｅ１６ｉｏｎｓ／ｃｍ３であるのが好ましい。さらに、ＮＭＯＳ領域の第２下部ゲート導電層３６７にドーピングされた不純物はリン（Ｐ）であり、その濃度は１．０Ｅ１５ｉｏｎｓ／ｃｍ３〜７．０Ｅ１５ｉｏｎｓ／ｃｍ３であるのが好ましい。
【００１６】
本発明の一実施形態によれば、半導体素子はバルブ型リセスチャンネル構造３４０の上部に位置したゲート構造３９７をさらに含む。ゲート構造物３９７は、ゲートハードマスク層パターン３９５とゲート電極３９３の積層構造でゲート領域のバルブ型リセスチャンネル構造３４０の上部に位置する。ここで、ゲート電極３９３は、下部ゲート電極３７５と上部ゲート電極３８５の積層構造であるのが好ましい。
【００１７】
図４ａ〜図４ｇは、本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。ここで、図４ａ(ｉ)〜図４ｇ(ｉ)はＮＭＯＳ領域で半導体素子の製造方法を示した断面図であり、図４ａ(ii)〜図４ｇ(ii)はＰＭＯＳ領域で半導体素子の製造方法を示した断面図である。活性領域を画成する素子分離構造４２０が備えられた半導体基板４１０の上部にハードマスク層４２１を形成した後、ハードマスク層４２１の上部に感光膜(図示省略)を形成する。次に、リセスゲートマスク(図示省略)で感光膜を露光及び現像してリセス領域を画成する感光膜パターン(図示省略)を形成した後、感光膜パターンを食刻マスクにハードマスク層４２１を食刻し、リセス領域の下部の半導体基板４１０を露出するリセス領域(図示省略)を形成する。その後、感光膜パターンを除去した後、リセス領域の下部に露出した半導体基板４１０を所定厚さ食刻して第１リセス(または上部リセス)４２４を形成する。
【００１８】
図４ｂに示されているように、第１リセス４２４の側壁に側壁スペーサ４２２を形成した後、側壁スペーサ４２２とハードマスク層４２１を食刻マスクに第１リセス４２４の下部に露出した半導体基板４１０を所定厚さ食刻して第２リセス(または下部リセス)４２５を形成する。この時、第１リセス４２４と第２リセス４２５内にリセスチャンネル構造４４０が形成され、リセスチャンネル構造４４０は下部リセスチャンネル構造の水平幅が上部リセスチャンネル構造より同じか大きいのが好ましい。その後、側壁スペーサ４２２とハードマスク層４２１を除去して半導体基板４１０を露出した後、露出した半導体基板４１０の上部にゲート絶縁膜４６０を形成する。本発明の一実施形態によれば、第２リセス４２５の形成のための、第１リセス４２４の下部に露出した半導体基板４１０に対する食刻工程は、等方性（isotropic）食刻工程で行われるのが好ましい。
【００１９】
図４ｃ及び図４ｄに示されているように、リセスゲート構造４４０を含む半導体基板４１０と素子分離構造４２０の上部に第１下部ゲート導電層４６３を形成する。第１下部ゲート導電層４６３はリセスチャンネル構造４４０にコンフォーマルに形成され、リセス４４０’を画成する。その後、第1下部ゲート導電層４６３の上部にリセスチャンネル構造４４０(またはリセス４４０’)を埋め込む支持層４５０を形成する。
【００２０】
本発明の一実施形態によれば、第１下部ゲート導電層４６３の垂直厚さは上部リセスチャンネル構造の水平幅Ｄ／２より小さいのが好ましい。さらに、第１下部ゲート導電層４６３は不純物がドーピングされたポリシリコン層で形成する。このとき、第１下部ゲート導電層４６３はポリシリコン層を形成し、ポリシリコン層に不純物イオンを注入して第１下部ゲート導電層４６３に対するドーピングされたポリシリコン層を形成することができる。さらに、Ｓｉソースガスと不純物ソースガスを用いて積層するときドーピングされたポリシリコン層を形成することができる。ドーピングされた不純物はリン（Ｐ）であり、その濃度は１．０Ｅ２０ｉｏｎｓ／ｃｍ３〜４．０Ｅ２０ｉｏｎｓ／ｃｍ３であるのが好ましい。
【００２１】
本発明の他の実施形態によれば、支持層４５０は絶縁膜、金属膜、導電層及びこれらの組合せでなる群から選ばれたいずれか一つで形成し、ＳＯＧ酸化膜で形成するのが好ましい。一方、支持層４５０は後続するリセスチャンネル構造４４０の埋込み時に第２リセス４２５内に発生するシームと、後続する熱処理工程時に発生するシームの移動を防止する支持層に用いる。
【００２２】
図４ｅ〜図４ｇに示されているように、第１下部ゲート導電層４６３を露出するまで支持層４５０を平坦化食刻した後、第１下部ゲート導電層４６３と支持層４５０の上部に第２下部ゲート導電層４６７を形成し、下部ゲート導電層４７０を形成する。 本発明の一実施形態によれば、支持層４５０に対する平坦化食刻工程はＣＭＰ方法またはエッチバック（Etch-back）方法で行われる。さらに、第２下部ゲート導電層４６７は不純物がドーピングされたポリシリコン層で形成するのが好ましい。即ち、第２下部ゲート導電層４６７はポリシリコン層を形成し、ポリシリコン層に不純物イオンを注入して第２下部ゲート導電層４６７に対するドーピングされたポリシリコン層を形成することができる。さらに、ドーピングされたポリシリコン層は積層段階でＳｉソースガスと不純物ソースガスを利用して形成することができる。この時、ドーピングされた不純物はボロン（Ｂ）またはリン（Ｐ）である。一方、ＰＭＯＳ領域ではボロン（Ｂ）をドーピングし、ドーピングされた不純物の濃度は５．０Ｅ１５ｉｏｎｓ／ｃｍ３〜５．０Ｅ１６ｉｏｎｓ／ｃｍ３である。ＮＭＯＳ領域ではリン（Ｐ）をドーピングし、ドーピングされた不純物の濃度は１．０Ｅ１５ｉｏｎｓ／ｃｍ３〜７．０Ｅ１５ｉｏｎｓ／ｃｍ３である。
【００２３】
次に、ドーピングされた不純物をポリシリコン層に拡散させるための急速熱処理工程(ＲＴＡ：Rapid Thermal Annealing)を行った後、下部ゲート導電層４７０の上部に上部ゲート導電層４８０とゲートハードマスク層４９０を形成する。その後、ゲートマスク(図示省略)を食刻マスクにゲートハードマスク層４９０、上部ゲート導電層４８０及び下部ゲート導電層４７０をパターニングし、ゲートハードマスク層パターン４９５とゲート電極４９３の積層構造からなるゲート構造物４９７を形成する。本発明の一実施形態によれば、ゲート電極４９３は上部ゲート電極４８５と下部ゲート電極４７５の積層構造からなる。このとき、上部ゲート導電層４８０は、チタン窒化膜、タングステン窒化膜、タングステンポリサイド層、チタンポリサイド層、チタン層、タングステン層及びこれらの組合せでなる群から選ばれたいずれか一つで形成するのが好ましい。
【００２４】
図５ａ〜図５ｆは、本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。ここで、図５ａ(ｉ)〜図５ｆ(ｉ)はＮＭＯＳ領域で半導体素子の製造方法を示した断面図であり、図５ａ(ii)〜図５ｆ(ii)はＰＭＯＳ領域で半導体素子の製造方法を示した断面図である。活性領域を画成する素子分離構造５２０が備えられた半導体基板５１０の上部にハードマスク層５２１を形成した後、ハードマスク層５２１の上部に感光膜(図示省略)を形成する。次に、リセスゲートマスク(図示省略)で感光膜を露光及び現像し、リセス領域を画成する感光膜パターン(図示省略)を形成した後、感光膜パターンを食刻マスクにハードマスク層５２１を食刻し、リセス領域の下部の半導体基板５１０を露出するリセス領域(図示省略)を形成する。その後、感光膜パターンを除去した後、リセス領域の下部に露出した半導体基板５１０を所定厚さ食刻して第１リセス(または上部リセス)５２４を形成する。
【００２５】
図５ｂに示されているように、第１リセス５２４の側壁に側壁スペーサ５２２を形成した後、側壁スペーサ５２２とハードマスク層５２１を食刻マスクに第１リセス５２４の下部に露出した半導体基板５１０を所定厚さ食刻し、第２リセス(または下部リセス)５２５を形成する。このとき、第１リセス５２４と第２リセス５２５内にリセスチャンネル構造５４０が画成され、リセスチャンネル構造５４０は下部リセスチャンネル構造の水平幅が上部リセスチャンネル構造より同じか大きいのが好ましい。その後、側壁スペーサ５２２とハードマスク層５２１を除去して半導体基板５１０を露出した後、 露出した半導体基板５１０の上部にゲート絶縁膜５６０を形成する。本発明の一実施形態によれば、第２リセス５２５の形成のための第１リセス５２４の下部に露出した半導体基板５１０に対する食刻工程は等方性食刻工程で行われるのが好ましい。
【００２６】
図５ｃ及び図５ｄに示されているように、リセスゲート構造５４０を含む半導体基板５１０と素子分離構造５２０の上部に第１下部ゲート導電層５６３を形成する。第１下部ゲート導電層５６３は、リセスチャンネル構造５４０にコンフォーマルに形成されリセス５４０’を画成する。その後、第１下部ゲート導電層５６３の表面に熱処理工程を行い、第１下部ゲート導電層５６３の上部に支持層５５０を形成する。
【００２７】
本発明の一実施形態によれば、支持層５５０の形成のための熱処理工程は窒素（Ｎ）、リン（Ｐ）、不活性気体及びこれらの組合せの中から選ばれた不純物の雰囲気で行われるのが好ましい。そして、熱処理工程は５００〜１０００℃の温度下で５〜２００秒間行うのが好ましく、特に５５０〜７５０℃の温度下で１０〜３０秒間行うのが好ましい。さらに、第１下部ゲート導電層５６３は不純物がドーピングされた非晶質ポリシリコン層で形成するのが好ましい。このとき、第１下部ゲート導電層５６３は非晶質ポリシリコン層を形成し、非晶質ポリシリコン層に不純物イオンを注入して第１下部ゲート導電層５６３に対するドーピングされた非晶質ポリシリコン層を形成することができる。さらに、Ｓｉソースガスと不純物ソースガスを利用して積層するときドーピングされた非晶質ポリシリコン層を形成することができる。ドーピングされた不純物はリン（Ｐ)であり、その濃度は１．０Ｅ２０ｉｏｎｓ／ｃｍ３〜４．０Ｅ２０ｉｏｎｓ／ｃｍ３であるのが好ましい。本発明の他の実施形態によれば、支持層５５０は絶縁膜、金属膜、導電層及びこれらの組合せの中で選ばれたいずれか一つで形成される。一方、支持層５５０は後続するリセスチャンネル構造５４０の埋込み時に第２リセス５２５内に発生するシームの移動を防止する境界に用いられ、結晶化されたポリシリコン層で形成されるのが好ましい。
【００２８】
図５ｅ及び図５ｆに示されているように、支持層５５０の上部に第２下部ゲート導電層５６７を形成し、リセスチャンネル構造５４０(またはリセス５４０’)を埋め込む下部ゲート導電層５７０を形成した後、ドーピングされた不純物をポリシリコン層に拡散させるための急速熱処理工程（ＲＴＡ)を行う。次に、下部ゲート導電層５７０の上部に上部ゲート導電層５８０とゲートハードマスク層５９０を形成した後、ゲートマスク(図示省略)を食刻マスクにゲートハードマスク層５９０、上部ゲート導電層５８０及び下部ゲート導電層５７０をパターニングしてゲートハードマスク層パターン５９５とゲート電極５９３の積層構造からなるゲート構造物５９７を形成する。本発明の一実施形態によれば、第２下部ゲート導電層５６７は不純物がドーピングされたポリシリコン層で形成するのが好ましい。すなわち、第2下部ゲート導電層567はポリシリコン層を形成し、ポリシリコン層に不純物イオンを注入して第２下部ゲート導電層５６７に対するドーピングされたポリシリコン層を形成することができる。さらに、ドーピングされたポリシリコン層は積層段階でＳｉソースガスと不純物ソースガスを用いて形成することができる。このとき、ドーピングされた不純物はボロン（Ｂ）またはリン（Ｐ）である。一方、ＰＭＯＳ領域ではボロン（Ｂ）をドーピングし、ドーピングされた不純物の濃度は５．０Ｅ１５ｉｏｎｓ／ｃｍ３〜５．０Ｅ１６ｉｏｎｓ／ｃｍ３である。ＮＭＯＳ領域では、リン（Ｐ）をドーピングし、ドーピングされた不純物の濃度は１．０Ｅ１５ｉｏｎｓ／ｃｍ３〜７．０Ｅ１５ｉｏｎｓ／ｃｍ３である。本発明の他の実施形態によれば、ゲート電極５９３は上部ゲート電極５８５と下部ゲート電極５７５の積層構造からなる。このとき、上部ゲート導電層５８０はチタン窒化膜、タングステン窒化膜、タングステンポリシリサイド層、チタンポリサイド層、チタン層、タングステン層及びこれらの組合せの中から選ばれたいずれか一つで形成するのが好ましい。
【００２９】
図６は、本発明の他の実施形態に係る半導体素子を示している。バルク半導体基板６１０と上部半導体基板(図示省略)との間にシリコンゲルマニウム層６１２を形成し、後続する３次元リセスゲート構造６４０の下部を容易に形成する。特に、３次元リセスゲート構造６４０の下部形成時に半導体基板とシリコンゲルマニウム層の食刻選択比を利用した湿式食刻方法や洗浄方法を用いることができる。
【００３０】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００３１】
【図１】半導体素子の断面写真である。
【図２】本発明の一実施形態に係る半導体素子の断面図である。
【図３】本発明の他の実施形態に係る半導体素子の断面図である。
【図４ａ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｂ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｃ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｄ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｅ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｆ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｇ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図５ａ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【図５ｂ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【図５ｃ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【図５ｄ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【図５ｅ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【図５ｆ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図６】本発明の他の実施形態に係る半導体素子の断面図である。
【符号の説明】
【００３２】
２１０、３１０、４１０、５１０、６１０  半導体基板
６１２  シリコンゲルマニウム層
２２０、３２０、４２０、５２０  素子分離構造
４２１、５２１  ハードマスク層
４２２、５２２  側壁スペーサ
４２４、５２４  第１リセス
４２５、５２５  第２リセス
２４０、３４０、４４０、５４０、６４０  リセスチャンネル構造
２４０’、３４０’、４４０’、５４０’  リセス
２６０、３６０、４６０、５６０  ゲート絶縁膜
２６３、３６３、４６３、５６３  第１下部ゲート導電層
２５０、３５０、４５０、５５０  支持層
２６７、３６７、４６７、５６７  第２下部ゲート導電層
４７０、５７０  下部ゲート導電層
２７５、３７５、４７５、５７５  下部ゲート電極
４８０、５８０  上部ゲート導電層
２８５、３８５、４８５、５８５  上部ゲート電極
２９３、３９３、４９３、５９３  ゲート電極
４９０、５９０  ゲートハードマスク層
２９５、３９５、４９５、５９５  ゲートハードマスク層パターン
２９７、３９７、４９７、５９７  ゲート構造物
【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【図４ｆ】
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【図４ｇ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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【図６】
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【図１】
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