(57)【要約】【課題】  開口部ＴＨの形成時におけるサイドウォールの膜減りにより、共通コンタクトの形成部分で配線層から半導体基板のウェル領域に電流漏れが生じるおそれがある。【解決手段】  第１トランジスタのゲート電極と第２トランジスタの拡散領域とを第１開口部内で接続する第１配線層を備えるＳＲＡＭセルであって、第１配線層は、第１開口部内において、第１トランジスタ及び第２トランジスタが形成される半導体基板の主面と離間して形成される。【選択図】  図３
2008147340.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタのゲート電極と第２トランジスタの拡散領域とを第１開口部内で接続する第１配線層、を備えるＳＲＡＭセルであって、
前記第１配線層は、前記第１開口部内において、前記第１トランジスタ及び前記第２トランジスタが形成される半導体基板の主面と離間して形成される、ＳＲＡＭセル。
【請求項２】
前記第１開口部内において、前記第１トランジスタのゲート構造、前記ゲート構造の前記拡散領域側の第１側面上に形成されたサイドウォール層、前記第２トランジスタの拡散領域上に形成されたスペーサ層、が、前記半導体基板の主面上に隙間無く形成されることを特徴とする請求項１記載のＳＲＡＭセル。
【請求項３】
前記第１開口部内において、前記第１トランジスタのゲート構造、前記ゲート構造の前記拡散領域側の第１側面上に形成されたサイドウォール層、前記第２トランジスタの拡散領域上に形成されたスペーサ層、前記スペーサ層上に形成されるコンタクト層、が、前記半導体基板の主面上に隙間無く形成されることを特徴とする請求項１記載のＳＲＡＭセル。
【請求項４】
前記第１配線層は、
前記半導体基板の主面上に形成された層間絶縁層が部分的に除去されて形成された前記第１開口部に導電性材料が埋められて形成されることを特徴とする請求項１記載のＳＲＡＭセル。
【請求項５】
前記第１配線層は、前記スペーサ層と前記ゲート構造の前記第１側面上の前記サイドウォール層との間にも設けられることを特徴とする請求項２又は請求項３記載のＳＲＡＭセル。
【請求項６】
前記サイドウォール層は、少なくとも２以上の層が前記第１側面上に積層されて構成されることを特徴とする請求項５記載のＳＲＡＭセル。
【請求項７】
前記ゲート構造の前記第１側面に対向する第２側面上にもサイドウォール層が形成されることを特徴とする請求項１記載のＳＲＡＭセル。
【請求項８】
前記第２側面上の前記サイドウォール層は、前記半導体基板の主面上に形成された層間絶縁層により覆われることを特徴とする請求項７記載のＳＲＡＭセル。
【請求項９】
前記第１側面上の前記サイドウォール層は、前記第２側面上の前記サイドウォール層よりも、前記半導体基板の主面に沿う方向の厚みが薄いことを特徴とする請求項７記載のＳＲＡＭセル。
【請求項１０】
前記第２トランジスタのゲート電極と前記第１トランジスタの拡散領域とを第２開口部内で接続する第２配線層をさらに備え、
前記第２配線層は、前記第２開口部内において、前記第１トランジスタ及び前記第２トランジスタが形成される前記半導体基板の主面と離間して形成されることを特徴とする請求項１記載のＳＲＡＭセル。
【請求項１１】
拡散領域が形成された主面を有する半導体基板と、
前記拡散領域側の第１側面及び前記第１側面に対向する第２側面を有し、前記半導体基板の主面上に形成されたゲート構造と、
前記ゲート構造の前記第１側面及び前記第２側面上に形成されたサイドウォール層と、
前記半導体基板の主面の前記拡散領域上に形成され、前記ゲート構造の前記第１側面に臨む斜面を有するスペーサ層と、
前記半導体基板の主面上に形成された層間絶縁層と、
前記層間絶縁層に形成された開口部内に前記半導体基板の主面と離間して形成され、かつ前記スペーサ層の斜面と前記前記サイドウォールとで規定される凹部内に形成された配線層と、
を備える半導体装置。
【請求項１２】
前記第１側面及び前記第２側面上に形成された前記サイドウォール層は、少なくとも２以上の層が積層されて構成されるとともに、
前記第１側面上の前記サイドウォール層は、前記第２側面上の前記サイドウォール層よりも、前記半導体基板の主面方向の厚みが薄いことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記スペーサ層の上層に形成されたコンタクト層、をさらに備え、
前記配線層は、前記スペーサ層の斜面上の前記コンタクト層と前記第２サイドウォールとで規定される凹部内に形成されることを特徴とする請求項１１記載の半導体装置。
【請求項１４】
半導体基板の主面に拡散領域を形成し、
前記半導体基板の主面上にゲート構造を形成し、
前記ゲート構造の前記拡散領域側の第１側面上及び前記第１側面に対向する第２側面上に第１サイドウォール層を形成し、
前記拡散領域上にスペーサ層を形成し、
前記第１サイドウォール層上に第２サイドウォール層を形成し、
前記半導体基板の主面上に層間絶縁層を形成し、
前記半導体基板の主面において、前記ゲート構造、前記第１サイドウォール層、前記第２サイドウォール層、前記スペーサ層、が隙間無く形成された領域上に形成された前記層間絶縁層を部分的に除去し、
前記層間絶縁層が除去されて形成された開口部に前記ゲート構造のゲート電極と前記半導体基板の前記拡散領域とを接続する配線層を形成する、
半導体装置の製造方法。
【請求項１５】
半導体基板の主面に拡散領域を形成し、
前記半導体基板の主面上にゲート構造を形成し、
前記ゲート構造の前記拡散領域側の第１側面及び前記第１側面に対向する第２側面上に第１サイドウォール層を形成し、
前記拡散領域上にスペーサ層を形成し、
前記スペーサ層上にコンタクト層を形成し、
前記第１サイドウォール層上に第２サイドウォール層を形成し、
前記半導体基板の主面上に層間絶縁層を形成し、
前記半導体基板の主面において、前記ゲート構造、前記第１サイドウォール層、前記第２サイドウォール層、前記コンタクト層、前記スペーサ層、が隙間無く形成された領域上に形成された前記層間絶縁層を部分的に除去し、
前記層間絶縁層が除去されて形成された開口部に前記ゲート構造のゲート電極と前記半導体基板の前記拡散領域とを接続する配線層を形成する、
半導体装置の製造方法。
【請求項１６】
半導体基板に形成された第１トランジスタのゲート電極と、
前記半導体基板の主面に形成された第２トランジスタの拡散領域と、
前記拡散領域上に形成されたスペーサ層と、
前記ゲート電極の側面に形成された第１サイドウォール層と、
前記第１サイドウォール層と前記スペーサ層との間に形成された第２サイドウォール層と、
前記スペーサ層及び前記ゲート電極の上に設けられた共通の開口部に前記第２サイドウォール層によって前記半導体基板と接することなく埋められたプラグと、を備える半導体装置。
【請求項１７】
前記第１トランジスタ及び前記第２トランジスタは、フリップフロップ回路を構成するトランジスタであることを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記フリップフロップ回路は、ＳＲＡＭセルを構成するフリップフロップ回路であることを特徴とする請求項１７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、及びＳＲＡＭセルに関する。
【背景技術】
【０００２】
近年、半導体装置の小型化の進展が著しい。例えば、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）に内蔵されるキャッシュメモリにおいては、高密度に半導体記憶領域（ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セル）を配置する技術が求められている。  
【０００３】
なお、ＳＲＡＭセルの構造に関しては、従来から様々な観点から改良が行われている（特許文献１乃至４参照）。
【特許文献１】特開２００２−１９８５２３号公報
【特許文献２】特開平１０−２１４９６７号公報
【特許文献３】特開２０００−２２３７１３号公報
【特許文献４】特開２００５−７２５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＲＡＭセルに代表されるような機能素子の小型化を図るためには、トランジスタを高密度に配置することが要不可欠である。トランジスタを高密度に配置する技術としては、第１トランジスタのゲートと第２トランジスタの拡散領域とを共通コンタクトで接続させる技術がある。尚、ここでいう、共通コンタクトとは、第１トランジスタのゲートと第２トランジスタの拡散領域とが含まれる領域上の絶縁層に共通の開口部を設け、この開口部に導電性物質を充填することにより、第１トランジスタのゲートと第２トランジスタの拡散領域とを共通の開口部内の導電性物質で接続させることを意味する。
【０００５】
しかしながら、共通コンタクトを設けると、いわゆるコンタクトリークが生じる場合がある。以下、この点について、図７を用いて説明する。
【０００６】
図７に、第１トランジスタと第２トランジスタとに共通コンタクトを設ける部分の断面図を示す。
【０００７】
図７に示すように、半導体装置５００は、半導体基板５０１上に、ゲート酸化膜５０１、ゲート電極５０２、サイドウォール層５０４ａ、５０４ｂ、シリサイド層５０５、開口部ＴＨ内に設けられた配線層５０６を有する。半導体基板５０１の主面には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域５０７、拡散領域５０８、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域５０９が形成される。ゲート構造５０３は、ゲート酸化膜５０１及びゲート電極５０２により構成される。
【０００８】
図７に模式的に示すように、絶縁層５１０に開口部ＴＨを設けるときに、サイドウォール層５０４ａは点線から実線まで膜減りが生じる。このとき、サイドウォール層５０４ａの膜減りが所定値以上であると、半導体基板５０１の主面が露出し、半導体基板５０１の主面に凹部５１１が生じてしまう。このような場合、配線層５０６は、凹部５１１を介して、半導体基板５０１のウェル領域に接続されてしまう。そして、配線層５０６から半導体基板５０１のウェル領域に電流が漏れてしまう。
【０００９】
すなわち、開口部ＴＨの形成時におけるサイドウォールの膜減りにより、共通コンタクトの形成部分で配線層から半導体基板のウェル領域に電流漏れが生じるおそれがある。
【課題を解決するための手段】
【００１０】
本発明にかかるＳＲＡＭセルは、第１トランジスタのゲート電極と第２トランジスタの拡散領域とを第１開口部内で接続する第１配線層、を備えるＳＲＡＭセルであって、
前記第１配線層は、前記第１開口部内において、前記第１トランジスタ及び前記第２トランジスタが形成される半導体基板の主面と離間して形成される。
【００１１】
本発明にかかる半導体装置は、拡散領域が形成された主面を有する半導体基板と、前記拡散領域側の第１側面及び前記第１側面に対向する第２側面を有し、前記半導体基板の主面上に形成されたゲート構造と、前記ゲート構造の前記第１側面及び前記第２側面上に形成されたサイドウォール層と、前記半導体基板の主面の前記拡散領域上に形成され、前記ゲート構造の前記第１側面に臨む斜面を有するスペーサ層と、前記半導体基板の主面上に形成された層間絶縁層と、前記層間絶縁層に形成された開口部内に前記半導体基板の主面と離間して形成され、かつ前記スペーサ層の斜面と前記前記サイドウォールとで規定される凹部内に形成された配線層と、を備える。
【００１２】
本発明にかかる半導体装置の製造方法は、半導体基板の主面に拡散領域を形成し、前記半導体基板の主面上にゲート構造を形成し、前記ゲート構造の前記拡散領域側の第１側面上及び前記第１側面に対向する第２側面上に第１サイドウォール層を形成し、前記拡散領域上にスペーサ層を形成し、前記第１サイドウォール層上に第２サイドウォール層を形成し、前記半導体基板の主面上に層間絶縁層を形成し、前記半導体基板の主面において、前記ゲート構造、前記第１サイドウォール層、前記第２サイドウォール層、前記スペーサ層、が隙間無く形成された領域上に形成された前記層間絶縁層を部分的に除去し、前記層間絶縁層が除去されて形成された開口部に前記ゲート構造のゲート電極と前記半導体基板の前記拡散領域とを接続する配線層を形成する。
【００１３】
本発明にかかる半導体装置の製造方法は、半導体基板の主面に拡散領域を形成し、前記半導体基板の主面上にゲート構造を形成し、前記ゲート構造の前記拡散領域側の第１側面及び前記第１側面に対向する第２側面上に第１サイドウォール層を形成し、前記拡散領域上にスペーサ層を形成し、前記スペーサ層上にコンタクト層を形成し、前記第１サイドウォール層上に第２サイドウォール層を形成し、前記半導体基板の主面上に層間絶縁層を形成し、前記半導体基板の主面において、前記ゲート構造、前記第１サイドウォール層、前記第２サイドウォール層、前記コンタクト層、前記スペーサ層、が隙間無く形成された領域上に形成された前記層間絶縁層を部分的に除去し、前記層間絶縁層が除去されて形成された開口部に前記ゲート構造のゲート電極と前記半導体基板の前記拡散領域とを接続する配線層を形成する。
【００１４】
本発明にかかる半導体装置は、半導体基板に形成された第１トランジスタのゲート電極と、前記半導体基板の主面に形成された第２トランジスタの拡散領域と、前記拡散領域上に形成されたスペーサ層と、前記ゲート電極の側面に形成された第１サイドウォール層と、前記第１サイドウォール層と前記スペーサ層との間に形成された第２サイドウォール層と、前記スペーサ層及び前記ゲート電極の上に設けられた共通の開口部に前記第２サイドウォール層によって前記半導体基板と接することなく埋められたプラグと、を備える。
【発明の効果】
【００１５】
共通コンタクトの形成部分で、配線層から半導体基板のウェル領域に電流漏れが生じることを抑制できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、各実施の形態は、説明の便宜上、簡略化されている。図面は簡略的なものであるから、図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。図面は、もっぱら技術的事項の説明のためのものであり、図面に示された要素の正確な大きさ等は反映していない。同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００１７】
〔第１の実施の形態〕
はじめにメモリセル（ＳＲＡＭセル）１０の回路構成について説明する。図１に、ＳＲＡＭセル１０の回路図を示す。
【００１８】
図１に示すように、負荷トランジスタＴｒ１と駆動トランジスタＴｒ３は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。また、負荷トランジスタＴｒ１と駆動トランジスタＴｒ３のゲートは、負荷トランジスタＴｒ２と駆動トランジスタＴｒ４との間の節点及び転送トランジスタＴｒ６に接続されている。転送トランジスタＴｒ６は、負荷トランジスタＴｒ２と駆動トランジスタＴｒ４との間の節点とビット線ＢＬとの間にある。転送トランジスタＴｒ６のゲートは、ワード線ＷＬに接続されている。上述した構成と対をなして、負荷トランジスタＴｒ２と駆動トランジスタＴｒ４は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。また、負荷トランジスタＴｒ２と駆動トランジスタＴｒ４のゲートは、負荷トランジスタＴｒ１と駆動トランジスタＴｒ３との間の節点及び転送トランジスタＴｒ５に接続されている。転送トランジスタＴｒ５は、負荷トランジスタＴｒ１と駆動トランジスタＴｒ３との間の節点とビット線ＢＬとの間にある。転送トランジスタＴｒ５のゲートは、ワード線ＷＬに接続されている。
【００１９】
図１に示すように、第１記憶ノード（クロスノードカップル）１１は、トランジスタＴｒ１、Ｔｒ３のゲートからトランジスタＴｒ２、４のドレイン、Ｔｒ６のソースに至る配線領域を含む。他方、クロスノードカップル１１と対をなす第２記憶ノード（クロスノードカップル）１２は、トランジスタＴｒ２、Ｔｒ４のゲートからトランジスタＴｒ１，３のドレイン、Ｔｒ５のソースに至る配線領域を含む。尚、これらのクロスノードカップル１１、１２は、電源電位ＶＤＤ又は接地電位ＶＳＳの電位を有し、記憶される情報に応じて電位が変動する。
【００２０】
なお、ＳＲＡＭセル１０には、トランジスタＴｒ１、Ｔｒ３、Ｔｒ２、Ｔｒ４から構成されるフリップフロップ回路が含まれる。ＳＲＡＭセル１０は、このフリップフロップ回路に、トランジスタＴｒ５、Ｔｒ６が付加されることで構成される。
【００２１】
図２に、ＳＲＡＭセル１０の本実施の形態に係るレイアウトを示す。図２に示すように、ＳＲＡＭセル１０は、トランジスタＴｒ１、Ｔｒ３それぞれのゲート電極として、共通のゲート電極Ｇ１を用いる。また、トランジスタＴｒ２、Ｔｒ４それぞれのゲート電極として、共通のゲート電極Ｇ２を用いる。ゲート電極Ｇ１は、トランジスタＴｒ２のドレイン領域上にまで延在する。同様に、ゲート電極Ｇ２は、トランジスタＴｒ１のドレイン領域上にまで延在する。
【００２２】
本実施形態では、ＳＲＡＭセル１０には、２つの共通コンタクトが設けられている。共通コンタクトＣＣ１は、トランジスタＴｒ１（トランジスタＴｒ３）のゲート電極とトランジスタＴｒ２のドレイン領域（拡散領域）とを接続する。共通コンタクトＣＣ２は、トランジスタＴｒ２（トランジスタＴｒ４）のゲート電極とトランジスタＴｒ１のドレイン領域（拡散領域）とを接続する。
【００２３】
尚、トランジスタＴｒ１のソース領域は、コンタクトＣ１により電源電位ＶＤＤに接続される。トランジスタＴｒ２のソース領域は、コンタクトＣ２により電源電位ＶＤＤに接続される。トランジスタＴｒ３のソース領域は、コンタクトＣ３により接地電位ＶＳＳに接続される。トランジスタＴｒ４のソース領域は、コンタクトＣ４により接地電位ＶＳＳに接続される。
【００２４】
また、トランジスタＴｒ５のゲート電極Ｇ３は、コンタクトＣ５によりワード線ＷＬに接続される。トランジスタＴｒ５のドレイン領域は、コンタクトＣ６によりビット線ＢＬに接続される。トランジスタＴｒ５のソース領域は、コンタクトＣ７を介して、上述の共通コンタクトＣＣ２に接続される。なお、トランジスタＴｒ３のドレイン領域とトランジスタＴｒ５のソース領域とは、共通の拡散領域に形成される。よって、トランジスタＴｒ３のドレイン領域も、コンタクトＣ７を介して、上述の共通コンタクトＣＣ２に接続される。なお、コンタクトＣ７と共通コンタクトＣＣ２は、上層の配線層（不図示）により接続される。
【００２５】
トランジスタＴｒ６のゲート電極Ｇ４は、コンタクトＣ８によりワード線ＷＬに接続される。トランジスタＴｒ６のドレイン領域は、コンタクトＣ９によりビット線ＢＬに接続される。トランジスタＴｒ６のソース領域は、コンタクトＣ１０を介して、上述の共通コンタクトＣＣ１に接続される。なお、トランジスタＴｒ６のソース領域とトランジスタＴｒ４のドレイン領域は、共通の拡散領域に形成される。よって、トランジスタＴｒ４のドレイン領域も、コンタクトＣ１０を介して、上述の共通コンタクトＣＣ１に接続される。なお、コンタクトＣ１０と共通コンタクトＣＣ１は、上層の配線層（不図示）により接続される。
【００２６】
図１のクロスノードカップル１１は、図２のゲート電極Ｇ１、共通コンタクトＣＣ１、コンタクトＣ１０を含んで構成される。図１のクロスノードカップル１２は、図２のゲート電極Ｇ２、共通コンタクトＣＣ２、コンタクトＣ７を含んで構成される。
【００２７】
次に、図１のａ１−ｂ１に沿うＳＲＡＭセル１０の部分断面図を図３に示す。なお、図１のａ２−ｂ２に沿うＳＲＡＭセル１０の部分断面図は、図３と等しい。よって、説明は省略する。
【００２８】
図３に示すように、半導体装置２０（ＳＲＡＭセル１０）は、半導体基板２１、ゲート酸化膜２２、ゲート電極２３、サイドウォール層（第１サイドウォール層）２５ａ、２５ｂ、サイドウォール層（第２サイドウォール層）２６ａ、２６ｂ、シリサイド層２７ａ、２７ｂ、開口部ＴＨ内の配線層（プラグ）２８、スペーサ層２９、絶縁層（層間絶縁層）３３、を有する。半導体基板２１には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域３０、拡散領域３１、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域３２が形成されている。
【００２９】
ゲート酸化膜２２とゲート電極２３とから構成されるゲート構造２４は、半導体基板２１の主面２１ａ上に形成される。ゲート構造２４は、半導体基板２１の主面２１ａに形成されたＬＤＤ領域３０とＳＴＩ領域３２とを跨いで形成される。ゲート酸化膜２２は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ２）等で構成される。また、ゲート電極２３は、多結晶シリコン（ポリシリコン）で構成される。
【００３０】
サイドウォール層２５ａは、ゲート構造２４のＬＤＤ領域３０側の側面（第１側面）上に形成される。サイドウォール層２６ａも、同様に、ゲート構造２４のＬＤＤ領域３０側の側面上に形成される。サイドウォール２６ａは、サイドウォール層２５ａの上層に形成される。換言すると、ゲート構造２４の第１側面上には、２層構造（多層構造）のサイドウォール層が形成される。なお、サイドウォール層２６ａは、後述のように、スペーサ層２９の形成後に、サイドウォール層２５ａ上に形成される。
【００３１】
サイドウォール層２５ｂは、ゲート構造２４のＳＴＩ領域３２側の側面（第２側面）上に形成される。サイドウォール層２６ｂも、同様に、ゲート構造２４のＳＴＩ領域３２側の側面上に形成される。サイドウォール層２６ｂは、サイドウォール層２５ｂの上層に形成される。換言すると、ゲート構造２４の第２側面上には、２層構造（多層構造）のサイドウォール層が形成される。
【００３２】
なお、サイドウォール層２５ａ、２５ｂは、ゲート電極２３を構造的に安定させるために形成される。サイドウォール層２６ａ、２６ｂも、ゲート電極２３を構造的に安定させるために形成される。尚、サイドウォール層２５ａ、２５ｂ、２６ａ、２６ｂは、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ２）により構成できる。
【００３３】
サイドウォール層２６ａの膜厚（半導体基板２１の主面２１ａに沿う方向の厚み）は、サイドウォール層２６ｂの膜厚よりも薄い。これは、絶縁層３３に開口部ＴＨを化学又は物理エッチングにより形成するときに、サイドウォール層２６ａも同時にエッチングされるからである。
【００３４】
スペーサ層２９は、半導体基板２１の主面２１ａ上に形成される。また、スペーサ層２９は、半導体基板２１の主面２１ａに形成されたＬＤＤ領域３０（拡散領域３１）上に形成される。
【００３５】
スペーサ層２９は、シリコン（Ｓｉ）が気相又は液相により、半導体基板２１の主面２１ａ上にエピタキシャル成長されることにより形成される。このとき、スペーサ層２９は、ゲート構造２４に臨む斜面部分２９ａを有するように形成される。換言すると、スペーサ層２９は、ゲート構造２４に対向する傾斜部分２９ａを有する。なお、スペーサ層２９には、後述するように、不純物（ホウ素（Ｂ）等）が導入される。
【００３６】
シリサイド層２７ａは、いわゆるサリサイド工程により、ゲート電極２３上に形成される。同様に、シリサイド層２７ｂも、サリサイド工程により、スペーサ層２９上に形成される。なお、サリサイド工程では、金属とシリコンとを反応させてシリサイドを形成する。シリサイド層を形成することにより、シリサイド層の上下間で良好な電気的接触確保することができる。シリサイド層２７ａは、配線層２８とゲート電極２３との間の良好な電気的接続を確保する。シリサイド層２７ｂは、配線層２８とスペーサ層２９との間の良好な電気的接続を確保する。
【００３７】
絶縁層３３は、いわゆる層間絶縁層であって、半導体基板２１の主面２１ａ上に形成される。絶縁層３３は、ゲート構造２４、サイドウォール層２５ｂ、２６ｂ、スペーサ層２９上に形成される。また、シリサイド層２７ａ、２７ｂ上に形成される。ゲート構造２４、サイドウォール層２５ａ、２６ａ、スペーサ層２９、シリサイド層２７ａ、２７ｂ上の絶縁層（不図示）は、通常のエッチング技術（ウェットエッチング、ドライエッチング等）により除去され、開口部ＴＨが形成される。絶縁層３３は、例えば、酸化シリコン（ＳｉＯ２）により構成できる。
【００３８】
配線層２８は、開口部ＴＨに導電性材料（好適には、金属（アルミニウム（Ａｌ）や多結晶シリコン（ポリシリコン）等））が埋設されることにより形成される。配線層２８は、ゲート構造２４、サイドウォール層２５ａ、２６ａ、スペーサ層２９上に形成される。また、シリサイド層２７ａ、２７ｂ上に形成される。配線層２８は、通常の半導体プロセス技術（スパッタリング等）により、開口部ＴＨ内に導電性材料が堆積されることにより形成される。本実施形態では、配線層２８は、スペーサ層２９とサイドウォール層２６ａとの間に設けられる。
【００３９】
本実施形態では、開口部ＴＨが形成された領域で、半導体基板２１の主面２１ａ上に、ゲート酸化膜２２（ゲート構造２４）、サイドウォール層２５ａ、サイドウォール層２６ａ、スペーサ層２９が、隙間無く形成されている。従って、配線層２８が、半導体基板２１と直接接触することはない。換言すると、配線層２８は、半導体基板２１の主面２１ａと離間して配置される。これは、半導体基板２１の主面２１ａ上の絶縁層３３に開口部ＴＨが形成されるとき、図３に模式的に示すように、サイドウォール層２６ａが破線から実線まで膜減りしたとしても、スペーサ層２９の傾斜部分２９ａが露出するに留まり、半導体基板２１の主面２１ａは露出しないからである。よって、半導体基板２１の主面２１ａが露出され、凹部が形成されることは抑制され、結果として、配線層２８から半導体基板２１のウェル領域に電流漏れが生じることは抑制される。
【００４０】
なお、本実施形態では、配線層２８は、開口部ＴＨ内で、絶縁層３３、シリサイド層２７ａ、２７ｂ、スペーサ層２９、サイドウォール層２６ａに接触している。サイドウォール層２６ａの膜減りの程度により、サイドウォール層２５ａと接触することもありうる。
【００４１】
また、配線層２８は、スペーサ層２９の斜面部分２９ａと第２サイドウォール２６ａとから規定される凹部内にも形成されている。スペーサ層２９の斜面部分２９ａと第２サイドウォール２６ａとから規定される凹部は、半導体基板２１の主面２１ａから離間している。
【００４２】
また、サイドウォール層２５ａの上層のサイドウォール層２６ａは、半導体基板２１の主面２１ａとスペーサ層２９に接触している。
【００４３】
次に、図４を用いて、半導体装置２０の製造工程について説明する。
【００４４】
図４（ａ）に示すように、半導体基板２１の主面２１ａに、通常の半導体プロセス技術により、ＬＤＤ領域３０、ＳＴＩ領域３２をそれぞれ形成する。そして、同様に、半導体基板２１の主面２１ａ上にゲート酸化膜２２を形成し、ゲート酸化膜２２上にゲート電極２３を形成する。最後に、ゲート電極２３上に、レジスト層４０を形成する。ゲート構造２４は、半導体基板２１の主面２１ａに形成されたＬＤＤ領域３０とＳＴＩ領域３２とを跨ぐように形成される。
【００４５】
次に、図４（ｂ）に示すように、ゲート構造２４のＬＤＤ領域３０側の側面にサイドウォール層２５ａを形成し、ゲート構造２４のＳＴＩ領域３２側の側面にサイドウォール層２５ｂを形成する。
【００４６】
次に、図４（ｃ）に示すように、シリコンをエピタキシャル成長させ、半導体基板２１の主面２１ａ上にスペーサ層２９を形成する。
【００４７】
次に、図４（ｄ）に示すように、ゲート構造２４のＬＤＤ領域３０側の側面にサイドウォール層２６ａを形成し、ゲート構造２４のＳＴＩ領域３２側の側面にサイドウォール層２６ｂを形成する。サイドウォール層２６ａは、サイドウォール層２５ａの上層に形成され、サイドウォール層２６ｂは、サイドウォール層２５ｂの上層に形成される。サイドウォール層２６ａ、２６ｂを形成した後、レジスト層４０を除去する。
【００４８】
次に、図４（ｅ）に示すように、選択的に不純物（ドーパント）を熱拡散させることにより、拡散領域３１を形成する。その後、サリサイド工程を実行する。すなわち、ゲート電極２３の上面上にシリサイド層２７ａを形成し、スペーサ層２９上にシリサイド層２７ｂを形成する。なお、不純物の熱拡散により、スペーサ層２９にも不純物が導入される。
【００４９】
次に、図４（ｆ）に示すように、半導体基板２１の主面２１ａ上に絶縁層３３を形成する。そして、絶縁層３３を部分的に除去して開口部ＴＨを形成し、開口部ＴＨ内に配線層２８を形成する。
【００５０】
本実施形態では、半導体基板２１の主面２１ａ上において、ゲート酸化膜２２（ゲート構造２４）、サイドウォール層２５ａ、サイドウォール層２６ａ、スペーサ層２９が、隙間無く形成された領域に開口部ＴＨが形成される。そして、開口部ＴＨに導電性材料が堆積されることで、開口部ＴＨに配線層２８が形成される。従って、配線層２８が、半導体基板２１と直接接触することはない。換言すると、配線層２８は、半導体基板２１の主面２１ａと離間して配置される。これは、半導体基板２１の主面２１ａ上の絶縁層３３に開口部ＴＨが形成されるとき、図３に模式的に示すように、サイドウォール層２６ａが破線から実線まで膜減りしたとしても、スペーサ層２９の傾斜部分２９ａが露出するに留まり、半導体基板２１の主面２１ａは露出しないからである。よって、半導体基板２１の主面２１ａが露出され、凹部が形成されることは抑制され、結果として、配線層２８から半導体基板２１のウェル領域に電流漏れが生じることは抑制される。
【００５１】
〔第２の実施の形態〕
次に、図５、図６を用いて、第２の実施の形態について説明する。図５に、第２の実施の形態に係る半導体装置５０の断面図を示す。なお、半導体装置５０は、第１の実施の形態に係る半導体装置２０に対応する。
【００５２】
図５に示すように、第１の実施の形態とは異なり、サイドウォール層２６ａは、スペーサ層２９の上層に形成されたシリサイド層２７ｂの上層に形成される。第２の実施の形態に係る半導体装置５０は、第１の実施の形態に係る半導体装置２０とは異なり、シリサイド層２７ｂの形成後に、サイドウォール層２６ａ、２６ｂを形成しているからである。
【００５３】
なお、半導体装置５０の構成を採用した場合であっても、半導体装置２０の構成と同様の効果を得ることができる。
【００５４】
本実施の形態の場合、開口部ＴＨが形成された領域で、半導体基板２１の主面２１ａ上に、ゲート酸化膜２２（ゲート構造２４）、サイドウォール層２５ａ、サイドウォール２６ａ、シリサイド層２７ｂ、スペーサ層２９が、隙間なく形成される。従って、配線層２８が、半導体基板２１と直接接触することはない。換言すると、配線層２８は、半導体基板２１の主面２１ａと離間して配置される。これは、半導体基板２１の主面２１ａ上の絶縁層３３に開口部ＴＨが形成されるとき、図３に模式的に示すように、サイドウォール層２６ａが破線から実線まで膜減りしたとしても、スペーサ層２９の上層のシリサイド層２７ｂが露出するに留まり、半導体基板２１の主面２１ａが直接露出しないからである。よって、半導体基板２１の主面２１ａが露出され、凹部が形成されることは抑制され、結果として、配線層２８から半導体基板２１のウェル領域に電流漏れが生じることは抑制される。また、第１の実施の形態と比較して、サイドウォール層２６ａは、シリサイド層２７ｂの厚み分だけ、半導体基板２１の主面２１ａと離間する。よって、本実施形態に係る半導体装置５０によれば、配線層２８から半導体基板２１のウェル領域に電流漏れが生じることがさらに抑制される。
【００５５】
なお、本実施形態では、配線層２８は、開口部ＴＨ内で、絶縁層３３、シリサイド層２７ａ、２７ｂ、サイドウォール層２６ａに接触している。サイドウォール層２６ａの膜減りの程度により、配線層２８がサイドウォール層２５ａと接触することもありうる。但し、スペーサ層２９とサイドウォール層２５ａとの間にあるサイドウォール層２６ａにより、配線層２８がＬＤＤ領域３０に接触することは抑制されている。
【００５６】
また、配線層２８は、スペーサ層２９の斜面部分２９ａと第２サイドウォール２６ａとから規定される凹部内にも形成されている。スペーサ層２９の斜面部分２９ａと第２サイドウォール２６ａとから規定される凹部は、半導体基板２１の主面２１ａから離間している。なお、本実施形態では、配線層２８は、スペーサ層２９の斜面部分２９ａ上に形成されたシリサイド層２９ａと第２サイドウォール２６ａとから規定される凹部内に形成されている。
【００５７】
また、サイドウォール層２５ａの上層のサイドウォール層２６ａは、半導体基板２１の主面２１ａとシリサイド層２７ｂに接触している。
【００５８】
次に、図６を用いて、半導体装置５０の製造工程について説明する。上述のように、本実施形では、シリサイド層２７ｂの形成後に、サイドウォール層２６ａ、２６ｂする。
【００５９】
図６（ａ）に示すように、半導体基板２１の主面２１ａに、通常の半導体プロセス技術により、半導体基板２１の主面２１ａに、ＬＤＤ領域３０とＳＴＩ領域３２とをそれぞれ形成する。そして、同様に、半導体基板２１の主面２１ａ上にゲート酸化膜２２を形成し、ゲート酸化膜２２上にゲート電極２３を形成する。最後に、ゲート電極２３上に、レジスト層４０を形成する。ゲート構造２４は、半導体基板２１の主面２１ａに形成されたＬＤＤ領域３０とＳＴＩ領域３２とを跨ぐように形成される。
【００６０】
次に、図６（ｂ）に示すように、ゲート構造２４のＬＤＤ領域３０側の側面にサイドウォール層２５ａを形成し、ゲート構造２４のＳＴＩ領域３２側の側面にサイドウォール層２５ｂを形成する。
【００６１】
次に、図６（ｃ）に示すように、シリコン（Ｓｉ）を液相又は気相によりエピタキシャル成長させて、半導体基板２１の主面２１ａ上にスペーサ層２９を形成する。
【００６２】
次に、図６（ｄ）に示すように、選択的に不純物（ドーパント）を熱拡散させ、拡散領域３１を形成する。そして、レジスト層４０を除去した後、サリサイド工程を行う。つまり、ゲート電極２３の上面上にシリサイド層２７ａを形成し、スペーサ層２９上にシリサイド層２７ｂを形成する。
【００６３】
次に、図６（ｅ）に示すように、ゲート構造２４のＬＤＤ領域３０側の側面にサイドウォール層２６ａを形成し、ゲート構造２４のＳＴＩ領域３２側の側面にサイドウォール層２６ｂを形成する。サイドウォール層２６ａは、サイドウォール層２５ａの上層に形成され、サイドウォール層２６ｂは、サイドウォール層２５ｂの上層に形成される。
【００６４】
次に、図４（ｆ）に示すように、半導体基板２１の主面２１ａ上に絶縁層３３を形成する。そして、絶縁層３３を部分的に除去して開口部ＴＨを形成し、開口部ＴＨ内に配線層２８を形成する。
【００６５】
本実施の形態では、半導体基板２１の主面２１ａ上において、ゲート酸化膜２２（ゲート構造２４）、サイドウォール層２５ａ、サイドウォール２６ａ、シリサイド層２７ｂ、スペーサ層２９が、隙間なく形成された領域に、開口部ＴＨが形成される。そして、開口部ＴＨに導電性材料が堆積されることで、開口部ＴＨに配線層２８が形成される。従って、配線層２８が、半導体基板２１と直接接触することはない。換言すると、配線層２８は、半導体基板２１の主面２１ａと離間して配置される。これは、半導体基板２１の主面２１ａ上の絶縁層３３に開口部ＴＨが形成されるとき、図３に模式的に示すように、サイドウォール層２６ａが破線から実線まで膜減りしたとしても、スペーサ層２９の上層のシリサイド層２７ｂが露出するに留まり、半導体基板２１の主面２１ａが直接露出しないからである。よって、半導体基板２１の主面２１ａが露出され、凹部が形成されることは抑制され、結果として、配線層２８から半導体基板２１のウェル領域に電流漏れが生じることは抑制される。
【００６６】
また、第１の実施の形態と比べ、サイドウォール層２６ａは、シリサイド層２７ｂの厚み分だけ、半導体基板２１の主面２１ａと離間する。よって、本実施形態に係る半導体装置５０によれば、配線層２８から半導体基板２１のウェル領域に電流漏れが生じることがさらに抑制される。
【００６７】
本発明の技術的範囲は、上記した実施の形態に限定されることはない。本発明は、ＳＲＡＭセルに限定されることはなく、フリップフロップ回路等における共通コンタクトの構造として幅広く適用することができる。また、ＳＲＡＭセルに関しても、６個のトランジスタから構成されるＳＲＡＭについて説明したが、４個のトランジスタから構成されるＳＲＡＭであっても構わない。また、必ずしも、上述の製造手順に従う必要はない。サイドウォール層は、２層以上で構成しても良い。
【図面の簡単な説明】
【００６８】
【図１】ＳＲＡＭセル１０の概略的な回路図である。
【図２】ＳＲＡＭセル１０の概略的なレイアウト図である。
【図３】半導体装置２０（ＳＲＡＭセル１０）の概略的な断面図である。
【図４】半導体装置２０の製造工程を説明するための概略的な説明図である。
【図５】半導体装置５０の概略的な断面図である。
【図６】半導体装置５０の製造工程を説明するための概略的な説明図である。
【図７】共通コンタクトの形成部分で半導体基板のウェル領域に電流漏れが生じるという課題を説明するための概略的な断面図である。
【符号の説明】
【００６９】
２０    半導体装置
２１    半導体基板
２１ａ  主面
２２    ゲート酸化膜
２３    ゲート電極
２４    ゲート構造
２５ａ、２５ｂ、２６ａ、２６ｂ    サイドウォール層
２８    配線層
２９    スペーサ層
２９ａ    斜面部分
３１    拡散領域
３３    絶縁層
ＣＣ１、ＣＣ２  共通コンタクト
【図１】
2008147340.tif 000003
【図２】
2008147340.tif 000004
【図３】
2008147340.tif 000005
【図４】
2008147340.tif 000006
【図５】
2008147340.tif 000007
【図６】
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【図７】
2008147340.tif 000009