(57)【要約】【課題】ＭＯＳトランジスタのチャネル領域に高ストレス窒化膜を用いた場合に比してさらに大きな歪を与えることができる半導体装置を得ること。【解決手段】シリコン基板１０上の所定の位置に形成されるゲート絶縁膜１２、ゲート電極１３、ゲート絶縁膜１２とゲート電極１３の積層体の線幅方向両側側面に形成されるオフセットスペーサ膜１５、およびオフセットスペーサ膜１５の外側に形成されるサイドウォール膜１６を有するゲート構造１１と、ゲート構造１１の線幅方向両側のシリコン基板１０表面付近に形成される拡散層１７と、を有する電界効果型トランジスタと、サイドウォール膜１６と拡散層１７上に形成される金属からなるバリア層２０と、バリア層２０上に形成される金属からなる応力印加層２１と、を備え、バリア層２０と応力印加層２１は、オフセットスペーサ膜１５とサイドウォール膜１６によってゲート電極１３と絶縁されている。【選択図】        図１
2008218727.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の所定の位置に形成されるゲート絶縁膜、前記ゲート絶縁膜上に所定の形状にパターニングされたゲート電極、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側側面に形成されるオフセットスペーサ膜、および前記オフセットスペーサ膜の外側に形成されるサイドウォール膜を有するゲート構造と、前記ゲート構造の線幅方向両側の前記半導体基板表面付近に形成される拡散層と、を有する電界効果型トランジスタと、
前記サイドウォール膜と前記拡散層上に形成される金属膜と、
を備え、
前記金属膜は、前記サイドウォール膜と前記オフセットスペーサ膜によって前記ゲート電極と絶縁されていることを特徴とする半導体装置。
【請求項２】
半導体基板上の所定の位置に形成されるゲート絶縁膜、前記ゲート絶縁膜上に所定の形状にパターニングされたゲート電極、および前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側側面とその両側の前記半導体基板の表面の一部に所定の厚さで形成されるオフセットスペーサ膜を有するゲート構造と、前記ゲート構造の線幅方向両側の前記半導体基板表面付近に形成される拡散層と、を有する電界効果型トランジスタと、
前記オフセットスペーサ膜の側面および上面と、前記拡散層の上面に形成される金属膜と、
を備え、
前記金属膜は、前記オフセットスペーサ膜によって前記ゲート電極と絶縁されていることを特徴とする半導体装置。
【請求項３】
前記ゲート電極は、前記金属膜によって構成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記拡散層上の前記金属膜の上面は、前記ゲート電極の上面と同じ高さであることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
異なる導電型の電界効果型トランジスタが同一の半導体基板上に形成され、
第１の導電型の電界効果型トランジスタの金属膜は、前記ゲート構造下部のチャネル領域に圧縮応力を印加し、第２の導電型の電界効果型トランジスタの金属膜は、前記ゲート構造下部のチャネル領域に引張り応力を印加するように、前記第１と第２の導電型の電界効果型トランジスタの金属膜はそれぞれ異なる条件で作製されることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記金属膜は、
前記サイドウォール膜と前記拡散層上に形成される金属からなるバリア層と、
前記バリア層上に形成される金属からなる応力印加層と、
からなることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記バリア層は、Ｔｉ膜、ＴｉＮ膜またはＴｉＮとＴｉの積層膜のいずれかから構成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記応力印加層は、Ｗ膜から構成されることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
半導体基板上の所定の位置に形成されるゲート絶縁膜、前記ゲート絶縁膜上に所定の形状にパターニングされたゲート電極、前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側側面に形成されるオフセットスペーサ膜、および前記オフセットスペーサ膜の外側に形成されるサイドウォール膜を有するゲート構造と、前記ゲート構造の線幅方向両側の前記半導体基板表面付近に形成される拡散層と、を有する電界効果型トランジスタを形成する電界効果型トランジスタ形成工程と、
前記電界効果型トランジスタを形成した前記半導体基板上の全面に、前記ゲート構造下のチャネル領域に応力を印加する第１の金属膜を所定の厚さだけ形成する第１の金属膜形成工程と、
前記第１の金属膜上に、前記ゲート構造下のチャネル領域に応力を印加する第２の金属膜を、その上面が前記ゲート構造の高さよりも高くなるように形成する第２の金属膜形成工程と、
前記第２の金属膜と前記第１の金属膜とを、前記ゲート電極の表面が露出するまで除去する金属膜除去工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記電界効果型トランジスタ形成工程の後、前記第１の金属膜形成工程の前に、前記サイドウォール膜を除去するサイドウォール膜除去工程をさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記サイドウォール膜除去工程の後、前記第１の金属膜形成工程の前に、前記ゲート電極を除去するゲート電極除去工程をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板上に異なる導電型の電界効果型トランジスタが形成される際に、異なる導電型の電界効果型トランジスタごとに前記第１と第２の金属膜形成工程を実行することを特徴とする請求項９〜１１のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、チャネル領域に歪を与える構造を有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
チャネル長の縮小化とゲート酸化膜の薄膜化による電界効果型トランジスタ（以下、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタという）の電流駆動力向上は、微細化により困難となってきている。近年これらの技術に代わるＭＯＳトランジスタの性能向上の技術として、ＭＯＳトランジスタのチャネル領域に歪みを与える技術が提案されている。これは、ＭＯＳトランジスタのチャネル領域に機械的な歪を与えることによって、キャリアの移動度を向上させ、ＭＯＳトランジスタの電流駆動能力を高めるというものである。
【０００３】
図７は、歪構造を有する半導体装置の断面構造の従来例を示す図である。この図に示されるように半導体装置は、シリコン基板１０１上の所定の位置に形成されたゲート構造１１１と、ゲート構造１１１の線幅方向両側のシリコン基板１０１の表面付近に形成されたソース／ドレイン領域となる拡散層１１７と、を有するＭＯＳトランジスタによって構成される。ゲート構造１１１は、シリコン基板１０１上の所定の位置に形成されたゲート絶縁膜１１２とゲート電極１１３の積層体と、この積層体の線幅方向両側の側面に形成されるオフセットスペーサ膜１１５と、このオフセットスペーサ膜１１５のさらに外側に形成されるサイドウォール膜１１６と、からなる。拡散層１１７のチャネル領域側の浅い領域にはエクステンション部１１８が形成されている。また、ゲート電極１１３の上部と拡散層１１７の上部には、シリサイド膜１１４，１１９が形成されている。そして、このゲート構造１１１上と拡散層１１７上に高ストレスのＳｉＮ膜１３０が形成されている。
【０００４】
ここで、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）の場合には、高ストレスのＳｉＮ膜１３０がチャネル領域に引張り（Tensile）ストレスを与え、ＭＯＳトランジスタがＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）の場合には、高ストレスのＳｉＮ膜１３０がチャネル領域に圧縮（Compressive）ストレスを与えて、それぞれの電流駆動能力を高めている（たとえば、非特許文献１，２参照）。なお、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで同じＳｉＮ膜１３０でもチャネル領域に与えるストレスが異なるのは、それぞれのトランジスタ形成領域で形成するＳｉＮ膜１３０の成膜条件を異ならせているからである。
【０００５】
【非特許文献１】S. Pidin, et al., "A Novel Strain Enhanced CMOS Architecture Using Selectively Deposited High Tensile And High Compressive Silicon Nitride Films", 2004, IEDM
【非特許文献２】H. S. Yang, et al., "Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing", 2004, IEDM
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、現在開発中の半導体装置では、主に歪みＳｉ技術として高ストレス窒化膜（ＳｉＮ膜）が用いられている。この窒化膜は、プラズマＣＶＤ法によって形成されるものであり、成膜条件、成膜方法の最適化や紫外光によるキュア技術によりストレスの向上がなされている。この技術によって、現在では約２ＧＰａに近い圧縮ストレスを印加できるようになってきている。しかし、今後開発される半導体装置に対しては、さらに高いストレスを薄膜で印加する技術が必要である。そのため、たとえば高ストレス窒化膜の膜厚をさらに大きくしなければならないなどの問題点があった。しかし、高ストレス窒化膜を厚くすると、図７の領域Ｒに示されるように、ゲート構造１１間の拡散層１１７上での高ストレス窒化膜（ＳｉＮ膜１３０）の膜厚が厚くなってしまい、この領域Ｒに上層の配線と接続するためのコンタクトホールを形成することが困難になってしまう。
【０００７】
この発明は、上記に鑑みてなされたもので、ＭＯＳトランジスタのチャネル領域に高ストレス窒化膜を用いた場合に比してさらに大きな歪、具体的にはＮＭＯＳトランジスタのチャネル領域には引張りストレスを、ＰＭＯＳトランジスタには圧縮ストレスを与えることができる半導体装置とその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、この発明の一実施の形態にかかる半導体装置は、サイドウォール層を有するゲート構造からなる電界効果型トランジスタにおいて、隣接するゲート構造間の拡散層上の空間に金属膜からなるバリア膜と、金属膜からなる応力印加層を形成したことを特徴とする。そして、バリア層と応力印加層は、ゲート構造中のサイドウォール膜やオフセットスペーサ膜によってゲート電極と電気的に絶縁されている。
【発明の効果】
【０００９】
この発明の一実施の形態によれば、従来の高ストレス窒化膜を用いた場合に比べ、ＮＭＯＳトランジスタのチャネル領域には高い引張りストレスを与え、ＰＭＯＳトランジスタのチャネル領域には高い圧縮ストレスを与えることができるという効果を有する。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１１】
実施の形態１．
図１は、この発明にかかる半導体装置の実施の形態１の断面構造を模式的に示す図である。この半導体装置は、シリコン基板１０上の所定の位置に電界効果型トランジスタ（以下、ＭＯＳトランジスタという）が形成される構造を有する。このＭＯＳトランジスタは、シリコン基板１０上の所定の位置に形成されるゲート構造１１と、ゲート構造１１の下部のチャネル領域を挟んだシリコン基板１０表面に形成された、所定の導電型の不純物原子が拡散されたソース／ドレイン領域となる拡散層１７と、を有する。
【００１２】
ゲート構造１１は、シリコン基板１０上にシリコン酸化膜などからなるゲート絶縁膜１２とポリシリコン膜からなるゲート電極１３とからなる所定の形状の積層体と、この積層体の線幅方向両側側面に形成されるシリコン窒化膜などからなるオフセットスペーサ膜１５と、このオフセットスペーサ膜１５のさらに外側に形成されるシリコン酸化膜などからなるサイドウォール膜１６と、で構成される。ゲート電極１３の上部と拡散層１７の上部には、所定の厚さのニッケルシリサイドなどからなるシリサイド膜１４，１９が形成される。また、拡散層１７のチャネル領域側の端部の浅い領域には、拡散層１７と同じ導電型の不純物が拡散されたエクステンション部１８が形成されている。
【００１３】
サイドウォール膜１６上と、拡散層１７上のシリサイド膜１９上とには、ＴｉＮ（窒化チタン）／Ｔｉ（チタン）の積層膜からなるバリア層２０が形成される。そして、隣接するゲート構造１１の間の空間は、Ｗ（タングステン）で埋め込まれた応力印加層２１が形成されている。なお、隣接するゲート電極１３上のシリサイド膜１４間がバリア層２０と応力印加層２１によって短絡しないように、シリサイド膜１４は、絶縁膜で構成されるオフセットスペーサ膜１５とサイドウォール膜１６によって、ゲート構造１１間に埋め込まれた金属からなるバリア層２０や応力印加層２１と絶縁されている。
【００１４】
この様に、ゲート構造１１間の拡散層１７上にＴｉやＴｉＮ、Ｗなどの金属膜を形成することで、ゲート構造１１の下部のチャネル領域に圧縮応力や引張り応力を印加することができる。圧縮応力を印加するか、引張り応力を印加するかは、金属膜の作製条件（基板温度や圧力、製膜パワーなど）によって任意に変えることができる。たとえば、ＴｉＮ膜の場合には、高温で作製したものは引張り応力をチャネル領域に印加することができ、低温で作製したものは圧縮応力をチャネル領域に印加することができる。また、Ｗ膜の場合には、低温で作製したものは引張り応力をチャネル領域に印加することができ、高温で作製したものは圧縮応力をチャネル領域に印加することができる。
【００１５】
スパッタ法またはＣＶＤ法で形成するＴｉＮ，ＴｉおよびＷの膜ストレスは、成膜時の基板温度や圧力、成膜パワーを変化させることにより、凡そ以下に示す応力を印加することが可能である。スパッタ法によって形成されたＴｉＮに関しては１００Ｍｐａ（引張り）〜５０Ｇｐａ（圧縮）、ＣＶＤ法によって形成されたＴｉＮに関しては１〜２．５ＧＰａ（引張り）程度の応力を有する膜を得ることができる。また、スパッタ法によって形成されたＴｉに関しては１００Ｍｐａ（引張り）〜５０Ｇｐａ（圧縮）、ＣＶＤ法によって形成されたＴｉに関しては１００Ｍｐａ（引張り）〜３ＧＰａ（引張り）程度の応力を有する膜を得ることができる。さらに、スパッタ法によって形成されたＷに関しては５００Ｍｐａ（引張り）〜５Ｇｐａ（圧縮）、ＣＶＤ法によって形成されたＷに関しては１００Ｍｐａ（引張り）〜２．５ＧＰａ（引張り）程度の応力を有する膜を得ることができる。そして、膜の種類（成膜条件）の組み合わせによって、応力の値を引張り応力から圧縮応力まで変化させることが可能である。
【００１６】
また、図１に示されるように、バリア層２０や応力印加層２１は金属膜によって構成されるので、ソース／ドレイン領域となる拡散層１７上のシリサイド膜１９を上部の配線層と接続する場合には、そのコンタクトとなる位置は応力印加層２１の上面とすることができる。つまり、図１に示される構造であれば、シリサイド膜１９の形成位置までコンタクトホールを形成する必要がない。
【００１７】
その結果、バリア層２０や応力印加層２１として窒化膜などの絶縁膜を用いる場合にはコンタクトホールの加工し易さなどの条件によって薄膜化が要求されるが、この実施の形態１のように金属膜を用いる場合には、バリア層２０や応力印加層２１がコンタクトの役割をも兼ねるので、窒化膜よりも厚膜を用いることが可能となる。そして、全体として、高ストレスをチャネル領域に印加することが可能となる。
【００１８】
つぎに、この様な構造を有する半導体装置の製造方法について説明する。図２−１〜図２−３は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、シリコン基板１０上に公知のサリサイドプロセスによって、ＭＯＳトランジスタを形成する（図２−１）。つまり、シリコン基板１０上に、所定の形状のゲート絶縁膜１２とゲート電極１３の積層体を形成し、この積層体の線幅方向両側側面にシリコン窒化膜などからなるオフセットスペーサ膜１５を形成する。このオフセットスペーサ膜１５は、ゲート絶縁膜１２とゲート電極１３の積層体の側面に板状に接し、その下部ではシリコン基板１０表面に板状に接するＬ字型の断面構造を有する。ついで、積層体とオフセットスペーサ膜１５とをマスクとして、シリコン基板１０表面の浅い領域に所定の導電型のエクステンション部１８を形成した後、オフセットスペーサ膜１５の外側にシリコン酸化膜などからなるサイドウォール膜１６を形成する。これによって、ゲート構造１１が形成される。その後、シリコン基板１０と反応してシリサイドを形成するＮｉ（ニッケル）などの金属膜をシリコン基板１０上に形成し、熱処理することで、ゲート電極１３の上面と拡散層１７の上面にシリサイド膜１４，１９を形成する。
【００１９】
ついで、ＭＯＳトランジスタが形成されたシリコン基板１０上の全面にＴｉＮ／Ｔｉ膜からなるバリア層２０をスパッタ法またはＣＶＤ法によって形成し、その後、必要に応じてＮ2またはＮＨ3雰囲気中で３００℃以上６００℃以下の温度で熱処理を施す（図２−２）。
【００２０】
ついで、スパッタ法もしくはＣＶＤ法またはそれらの組み合わせによってＷ膜からなる応力印加層２１を形成する（図２−３）。その後、ゲート電極１３上のシリサイド膜１４をストッパとしたＣＭＰ（Chemical Mechanical Polishing）法による研磨またはドライエッチングによるエッチバックによって、余剰な応力印加層２１（Ｗ膜）およびバリア層２０（ＴｉＮ／Ｔｉ膜）を除去する。これによって、図１に示される構造が得られる。
【００２１】
なお、ここでは、バリア層２０と応力印加層２１としてＴｉ，ＴｉＮ，Ｗを成膜する条件を適切に選択することによって、たとえばＮＭＯＳトランジスタの場合には、そのチャネル領域に引張り歪を、必要な応力で印加することが可能となる。同様に、ＰＭＯＳトランジスタの場合には、そのチャネル領域に圧縮歪を必要な応力で印加することが可能となる。
【００２２】
この実施の形態１によれば、ゲート構造間に金属膜を所定の条件で成膜することによって、ゲート構造１１下のチャネル領域に、従来の絶縁膜などを用いた場合に比して大きな値の引張りまたは圧縮の応力（歪）を与えることができるという効果を有する。
【００２３】
また、従来から用いられているＳｉＮ膜１３０などの絶縁膜をストレス印加膜として用いた場合には、図７に示されるとおり、チャネル領域に大きなストレス（歪み）を印加しようとすると、ストレス印加膜の膜厚を厚くする必要がある。そして、膜厚を厚くすると、微細なデバイスでは、たとえば隣接するゲート構造１１１間のシリサイド膜１１９上で窒化膜（ＳｉＮ膜１３０）が閉塞する形となり、図７の領域Ｒで示される部分に上層配線とのコンタクトホールを設ける際に、そのコンタクトホールの開口不良の原因となる。しかし、本実施の形態１の構造を用いれば、十分な大きさのストレス（歪み）をチャネル領域に印加できるだけでなく、隣接するゲート構造１１間のコンタクトホールの開口不良について考慮する必要がない。
【００２４】
実施の形態２．
図３は、この発明にかかる半導体装置の実施の形態２の断面構造を模式的に示す図である。この半導体装置は、実施の形態１の図１において、ゲート構造１１のサイドウォール膜１６を除去し、この除去した部分にもＴｉＮ／Ｔｉ膜からなるバリア層２０とＷ膜からなる応力印加層２１を形成したことを特徴とする。なお、図１と同一の構成要素には同一の符号を付してその説明を省略している。
【００２５】
この実施の形態２でも、実施の形態１と同様に、隣接するゲート構造１１間のシリコン基板１０（シリサイド膜１９）上のバリア層２０と応力印加層２１とを構成する金属膜の成膜条件を適切に選択することで、ゲート構造１１下のチャネル領域に引張りまたは圧縮の応力（歪）を印加することが可能となる。
【００２６】
つぎに、このような構造を有する半導体装置の製造方法について説明する。図４−１〜図４−４は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、シリコン基板１０上に公知のサリサイドプロセスによって、ＭＯＳトランジスタを形成する（図４−１）。つまり、シリコン基板１０上に、所定の形状のゲート絶縁膜１２とゲート電極１３の積層体を形成し、この積層体の線幅方向両側側面にシリコン窒化膜などからなるオフセットスペーサ膜１５を形成する。このオフセットスペーサ膜１５は、ゲート絶縁膜１２とゲート電極１３の積層体の側面に板状に接し、その下部ではシリコン基板１０表面に板状に接するＬ字型の断面構造を有する。ついで、積層体とオフセットスペーサ膜１５とをマスクとして、シリコン基板１０表面の浅い領域に所定の導電型のエクステンション部１８を形成した後、オフセットスペーサ膜１５の外側にシリコン酸化膜などからなるサイドウォール膜１６を形成する。これによって、ゲート構造１１が形成される。その後、シリコン基板１０と反応してシリサイドを形成するＮｉ（ニッケル）などの金属膜をシリコン基板１０上に形成し、熱処理することで、ゲート電極１３の上面と拡散層１７の上面にシリサイド膜１４，１９を形成する。
【００２７】
ついで、サイドウォール膜１６をドライエッチングなどにより選択的に除去する（図４−２）。その後、バリア層２０としてＴｉＮ／Ｔｉ膜をスパッタ法またはＣＶＤ法により形成し（図４−３）、必要に応じて３００℃以上６００以下の温度で、Ｎ2またはＮＨ3雰囲気中で熱処理を施す。ついで、スパッタ法もしくはＣＶＤ法またはそれらの組み合わせによって、応力印加層２１としてＷ膜を形成する（図４−４）。そして、ゲート電極１３上のシリサイド膜１４をストッパ膜としてＣＭＰ法による研磨またはドライエッチングによるエッチバックによって、余剰な応力印加層２１とバリア層２０とを除去する。以上によって、図３に示される半導体装置の構造を得ることができる。
【００２８】
この実施の形態２によれば、ゲート構造におけるサイドウォール膜を除去したので、隣接するゲート電極１３間の空間に、実施の形態１の場合に比して体積の大きな金属膜を配置することが可能となり、さらに大きな応力をチャネル領域に印加することができるという効果を有する。
【００２９】
実施の形態３．
実施の形態１，２では、ゲート電極に関しては特に言及していないが、この実施の形態３では、ゲート電極としてＷ／ＴｉＮ／Ｔｉ構造のメタルゲートを用いる場合を例に挙げて説明する。
【００３０】
図５は、この発明にかかる半導体装置の実施の形態２の断面構造を模式的に示す図である。この半導体装置は、実施の形態２の図３において、ゲート構造１１のポリシリコン膜からなるゲート電極１３とシリサイド膜１４とを除去し、そこにＷ／ＴｉＮ／Ｔｉ膜からなるゲート電極１３Ａを埋め込んだことを特徴とする。より具体的には、ゲート電極は、オフセットスペーサ膜１５とゲート絶縁膜１２に接するように形成されたＴｉ／ＴｉＮ膜からなるバリア層２０と、この内部の空間にＷ膜を埋め込んだ応力印加層２１と、から構成される。また、この実施の形態３では、拡散層１７の上面とゲート電極１３の上面にはシリサイド膜１４，１９が形成されていないことを特徴とする。なお、図１と図３と同一の構成要素には同一の符号を付してその説明を省略している。
【００３１】
この実施の形態３でも、実施の形態１，２と同様に、隣接するゲート電極間のシリコン基板１０上のバリア層２０と応力印加層２１とを構成する金属膜の成膜条件を適切に選択することで、ゲート電極１３下のチャネル領域に引張りまたは圧縮の応力（歪）を印加することが可能となる。
【００３２】
つぎに、このような構造を有する半導体装置の製造方法について説明する。図６−１〜図６−４は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、シリコン基板１０上に公知のプロセスによって、ＭＯＳトランジスタを形成する（図６−１）。つまり、シリコン基板１０上に、所定の形状のゲート絶縁膜１２とゲート電極１３の積層体を形成し、この積層体の線幅方向両側側面にシリコン窒化膜などからなるオフセットスペーサ膜１５を形成する。このオフセットスペーサ膜１５は、ゲート絶縁膜１２とゲート電極１３の積層体の側面に板状に接し、その下部ではシリコン基板１０表面に板状に接するＬ字型の断面構造を有する。ついで、積層体とオフセットスペーサ膜１５とをマスクとして、シリコン基板１０表面の浅い領域に所定の導電型のエクステンション部１８を形成した後、オフセットスペーサ膜１５の外側にシリコン酸化膜などからなるサイドウォール膜１６を形成する。これによって、ゲート構造１１が形成される。
【００３３】
ついで、選択的エッチング技術によって、ゲート構造１１のサイドウォール膜１６を除去する（図６−２）。ここでは、オフセットスペーサ膜１５をシリコン窒化膜で形成し、サイドウォール膜１６をシリコン酸化膜で形成しているので、シリコン酸化膜のみをエッチングする条件でエッチングすることにより、サイドウォール膜１６を除去することが可能である。
【００３４】
続けて、選択的エッチング技術によって、ゲート構造のゲート電極１３を除去する（図６−３）。ここでは、ゲート電極１３をポリシリコン膜で形成し、オフセットスペーサ膜１５をシリコン窒化膜で形成しているので、ポリシリコン膜のみをエッチングする条件でエッチングすることにより、ゲート電極１３を除去することが可能である。これによって、図６−３に示されるように、シリコン基板１０上にオフセットスペーサ膜１５が直立した形状となる。
【００３５】
ついで、スパッタ法やＣＶＤ法などによって、シリコン基板１０上にＴｉＮ／Ｔｉ膜からなるバリア層２０を形成する。このとき、ＴｉＮ／Ｔｉ膜は、シリコン基板１０上に直立したオフセットスペーサ膜１５の側面とゲート絶縁膜１２上と拡散層１７上に形成される。続けて、スパッタ法もしくはＣＶＤ法またはこれらの組み合わせによって、ＴｉＮ／Ｔｉ膜上にＷ膜からなる応力印加層２１を形成する。このとき、応力印加層２１は、その上面がオフセットスペーサ膜１５の高さよりも高くなるように形成される（図６−４）。
【００３６】
その後、ＣＭＰ技術を用いて、オフセットスペーサ膜１５の上面が露出するまで、応力印加層２１とバリア層２０の研磨を行うことによって、図５に示される構造の半導体装置が得られる。
【００３７】
この実施の形態３によれば、ゲート構造間にＷ／ＴｉＮ／Ｔｉ構造を埋め込み、さらにゲート電極にＷ／ＴｉＮ／Ｔｉ構造のメタルゲートを用いて、高ストレス金属膜とメタルゲートとを同時に形成するようにした。これによって、半導体装置の製造工程の簡略化を図るとともに、シリコン基板１０のチャネル領域部分に印加する応力をさらに高めることができるという効果を有する。
【００３８】
なお、上述した実施の形態１〜３では、同じ導電型のＭＯＳトランジスタの製造方法を例に挙げて説明したが、同一のシリコン基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有する場合には、ＰＭＯＳトランジスタ形成領域のバリア膜と応力印加層の形成と、ＮＭＯＳトランジスタ形成領域のバリア膜と応力印加層の形成と、を分けて行えばよい。つまり、ＰＭＯＳトランジスタ形成領域にバリア膜と応力印加層を形成する場合には、ＮＭＯＳトランジスタ形成領域にマスクをし、ＰＭＯＳトランジスタ形成領域のチャネル領域に圧縮応力が印加されるように、バリア膜と応力印加層の成膜条件を調節すればよい。また、ＮＭＯＳトランジスタ形成領域にバリア膜と応力印加層を形成する場合には、ＰＭＯＳトランジスタ形成領域にマスクをし、ＮＭＯＳトランジスタ形成領域のチャネル領域に引張り応力が印加されるように、バリア膜と応力印加層の成膜条件を調節すればよい。
【００３９】
また、上述した実施の形態１〜３では、ゲート構造間に埋め込む金属膜をＷ／ＴｉＮ／Ｔｉ構造としたが、これは一例であり、任意の金属膜を使用することができる。たとえばＷ膜がないＴｉＮ／Ｔｉ構造であってもよい。
【産業上の利用可能性】
【００４０】
以上のように、この発明にかかる半導体装置は、先端ＳｏＣ（System on a Chip）や不揮発性メモリなどの高性能のＭＯＳトランジスタを必要とする半導体装置に有用である。
【図面の簡単な説明】
【００４１】
【図１】この発明による半導体装置の実施の形態１の断面構造を模式的に示す図である。
【図２−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図２−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図２−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図３】この発明による半導体装置の実施の形態２の断面構造を模式的に示す図である。
【図４−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図４−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図４−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図４−４】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図５】この発明による半導体装置の実施の形態２の断面構造を模式的に示す図である。
【図６−１】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図６−２】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図６−３】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図６−４】この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図７】歪構造を有する半導体装置の断面構造の従来例を示す図である。
【符号の説明】
【００４２】
１  シリコン基板
１１  ゲート構造
１２  ゲート絶縁膜
１３  ゲート電極
１４，１７  シリサイド膜
１５  サイドウォール
１６  拡散層
２１  エッチングストッパ膜
２２，２２Ａ〜２２Ｅ  硬化処理後の層間絶縁膜
２３，２３Ａ，２３Ｅ  硬化処理前の層間絶縁膜
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図７】
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