(57)【要約】【課題】高融点金属を用いた凹型の電極における膜の厚減少を抑制する。【解決手段】半導体装置は、半導体基板１００と、半導体基板１００上に形成された第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１に形成され、半導体基板１００に達するプラグ１０２と、プラグ１０２上に形成された酸素バリア膜１０３と、第１の層間絶縁膜１０１上に形成された第２の層間絶縁膜１０５と、第２の層間絶縁膜１０５に形成され、酸素バリア膜１０３に達する開口部１０４と、少なくとも開口部１０４の側壁を覆う下部電極１０６と、強誘電体又は高誘電体からなり、開口部１０４内に形成された容量絶縁膜１０７と、容量絶縁膜１０７上に形成された上部電極１０８とを備える。開口部１０４内に、第２の層間絶縁膜１０５の一部が残された凸部１０５ａを少なくとも１つ更に備え、下部電極１０６は、凸部１０５ａの側面も覆っている。【選択図】図１
2008147585.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成され、前記半導体基板に達するプラグと、
前記プラグ上に形成された酸素バリア膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記酸素バリア膜に達する開口部と、
少なくとも前記開口部の側壁を覆うように形成された下部電極と、
強誘電体又は高誘電体からなり、前記開口部の内部を覆うように形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記開口部内に設けられ、前記第２の層間絶縁膜からなる凸部とを備え、
前記下部電極は、前記凸部の側面を覆うように形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記凸部は、前記開口部を複数の部分開口部に分割しており、
前記複数の部分開口部は、前記酸素バリア膜に到達していることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記複数の部分開口部は、列状又は行列状に配置されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記凸部は、前記開口部内に島状に配置されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記凸部は、十字形状を有していることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つに記載の半導体装置において、
前記下部電極は、白金族金属又は白金族金属酸化物により形成されていることを特徴とする半導体装置。
【請求項７】
半導体基板上に、第１の層間絶縁膜を形成する工程（ａ）と、
前記第１の層間絶縁膜に、前記半導体基板に達するプラグを形成する工程（ｂ）と、
前記プラグの上に酸素バリア膜を形成する工程（ｃ）と、
前記酸素バリア膜を覆うように、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程（ｄ）と、
前記第２の層間絶縁膜に、前記酸素バリア膜に達する開口部を形成する工程（ｅ）と、
少なくとも前記開口部内の側壁を覆うように、下部電極を形成する工程（ｆ）と、
前記下部電極上に、強誘電体又は高誘電体からなる容量絶縁膜を形成する工程（ｇ）と、
前記容量絶縁膜上に上部電極を形成する工程（ｈ）とを備え、
前記工程（ｅ）において、前記開口部内に、前記第２の層間絶縁膜の少なくとも一部からなる凸部を形成し、
前記工程（ｆ）において、前記凸部の側面を覆うように前記下部電極を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｆ）は、
前記開口部内及び前記第２の層間絶縁膜上に電極膜を形成する工程と、
前記電極膜上にレジスト膜を形成する工程と、
前記第２の層間絶縁膜上の前記レジスト膜及び前記電極膜をエッチングにより除去する工程と、
前記開口部内の前記レジスト膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｆ）は、
前記開口部内及び前記第２の層間絶縁膜上に電極膜を形成する工程と、
前記第２の層間絶縁膜上の前記電極膜をＣＭＰ法又はエッチング法により除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか一つに記載の半導体装置の製造方法において、
前記下部電極は、白金族金属又は白金族金属酸化物により形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子、特に強誘電体又は高誘電体を容量絶縁膜として用いた容量素子を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
容量素子の容量絶縁膜として、ヒステリシス特性による残留分極を有する強誘電体及び高い比誘電率を有する高誘電体が、それぞれ、不揮発性メモリ装置（ＦｅＲＡＭ）及びＤＲＡＭ装置の分野において利用されている。これらの装置において、メモリセルの微細化を目的として、キャパシタを立体化する方法が種々に検討されている。その中の一つの方法として、絶縁膜に開口部を形成し、その内側に凹型の電極を形成する技術がある。このようにすると、半導体装置に対して容量素子が占める面積を増大させることなくキャパシタ容量を確保することができる（例えば、特許文献１を参照）。
【特許文献１】特開２００１−２４４４３４号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
以上に説明したような、開口部内に電極を形成する技術を用いる場合、強誘電体又は高誘電体を結晶化するための処理温度（６５０〜８００℃程度）において酸化されることのない材料である高融点金属により電極を形成する。
【０００４】
しかし、このような電極材料は、エッチング生成物の揮発性が低いため、レジスト及び下地膜とのエッチング選択比を確保しにくい。また、ＣＭＰ（Chemical Mechanical Polishing ）法により電極を形成する場合にも、これらの材料は薬液との反応性が低いため、やはり下地膜との選択比を確保するのが難しい。更に、エロージョンが発生することがある。
【０００５】
これらの結果、電極の膜厚及び高さについて変動が生じ、容量素子の容量にバラツキが発生するという問題があった。例えば、エッチング法を用いる場合、開口部上部の電極膜が薄くなって無くなることにより電極としての高さが低くなり、容量にバラツキが生じていた。また、ＣＭＰ法を用いる場合、選択比が確保されていないため、開口部が設けられている絶縁膜上の電極膜を除去する際に同時絶縁膜が削れ、開口部が浅くなり、容量が減少していた。更には、エッチング等により下部電極が消失するという問題もあった。
【０００６】
これらの問題に対し、特許文献１には、開口内のみに電極膜を選択成長させる方法が示されている。しかし、ＣＶＤ（Chemical Vapor Deposition ）法によって電極を形成するためには、単に開口部内におけるカバレッジを確保するためだけでも多くの条件の制御が必要であり、選択成長を制御するのは非常に困難であった。そのため、選択比の確保及びエロージョンの防止は依然として課題となっていた。
【０００７】
以上に鑑みて、本発明の目的は、容量素子を構成する凹型の電極を高融点金属により形成する際に、電極の膜厚及び高さの低減を抑制し、目的とする容量を確保することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明にかかる第１の半導体装置は、半導体基板と、半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜に形成され、半導体基板に達するプラグと、プラグ上に形成された酸素バリア膜と、第１の層間絶縁膜上に形成された第２の層間絶縁膜と、第２の層間絶縁膜に形成され、酸素バリア膜に達する開口部と、少なくとも開口部の側壁を覆うように形成された下部電極と、強誘電体又は高誘電体からなり、開口部の内部を覆うように形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極と、開口部内に設けられ、第２の層間絶縁膜からなる凸部とを備え、下部電極は、凸部の側面を覆うように形成されている。
【０００９】
ここで、下部電極、容量絶縁膜及び上部電極により、容量素子が構成される。
【００１０】
本発明の半導体装置によると、開口部内に凸部が存在し、下部電極は、開口部の側壁に加えて該凸部の側面を覆っている。このため、凸部が存在しない場合に比べて下部電極は小さく密なパターンの構造を有するようになっている。
【００１１】
パターンが小さい部分では、エッチングレートが低下するローディング効果が発生する。そのため、下部電極をエッチングにより形成する際に、開口部内において下部電極を形成するための電極膜がエッチングされるレートを低減し、電極膜の膜厚が低下するのを抑制することができる。
【００１２】
また、パターンが小さいことにより、ＣＭＰ法を用いる際のエロージョンの発生が抑制される。このため、下部電極をＣＭＰ法により形成する場合にも、下部電極を構成する電極膜の膜厚低下を抑制することができる。
【００１３】
尚、凸部は、開口部を複数の部分開口部に分割しており、複数の部分開口部は、酸素バリア膜に到達していることが好ましい。
【００１４】
このようにすると、一つの酸素バリア膜上に配置された複数の小さな部分開口部に対して下部電極、容量絶縁膜及び上部電極が形成され、一つの容量素子に必要な容量を得る構成となる。これにより、それぞれの部分開口部は、必要な容量を得るために一つの開口部が形成されている場合に比べて小さく密なパターンとなり、下部電極の膜厚低下は確実に抑制される。ここで、複数の凸部により、一つの開口部が３つ以上の部分開口部に分割されていても良い。
【００１５】
また、複数の部分開口部は、列状又は行列状に配置されていることが好ましい。このように、一つの酸素バリア膜上に形成される部分開口部の配置については、要求される膜厚低下抑制の効果、容量等に合わせて設定すればよい。
【００１６】
また、本発明の半導体装置において、凸部は、開口部内に島状に配置されていることも好ましい。つまり、凸部が開口部の外周とは繋がっていない形状を有していることが好ましい。
【００１７】
このようにすると、一つの開口部を複数の部分開口部に分割すること無しに開口部のパターンを小さくすることができる。この場合にも、エッチング又はＣＭＰ法により下部電極を構成する電極膜の膜厚が低下するのを抑制することができる。
【００１８】
これに加えて、開口部が分割されている場合に比べ、開口部内に残されている凸部の面積が小さくなる。このことから、開口部の開口面積が同じであれば容量素子の容量はより大きくなる。逆に、同じ容量を、より小さな開口面積の開口部を用いて得ることができる。
【００１９】
また、凸部は、十字形状を有していることも好ましい。その他、凸部の平面形状について、特に限定されることはない。
【００２０】
尚、下部電極は、白金族金属又は白金族金属酸化物により形成されていることが好ましい。このような材料を用いる場合、エッチング又はＣＭＰ法による加工の際に、下部電極を形成するための電極膜と下地材との選択比が得にくい。そのため、パターンを小さくすることにより下部電極の膜厚低下を抑制する効果が顕著に発揮される。
【００２１】
次に、前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上に、第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜に、半導体基板に達するプラグを形成する工程（ｂ）と、プラグの上に酸素バリア膜を形成する工程（ｃ）と、酸素バリア膜を覆うように、第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程（ｄ）と、第２の層間絶縁膜に、酸素バリア膜に達する開口部を形成する工程（ｅ）と、
少なくとも開口部内の側壁を覆うように、下部電極を形成する工程（ｆ）と、下部電極上に、強誘電体又は高誘電体からなる容量絶縁膜を形成する工程（ｇ）と、容量絶縁膜上に上部電極を形成する工程（ｈ）とを備え、工程（ｅ）において、開口部内に、第２の層間絶縁膜の少なくとも一部からなる凸部を形成し、工程（ｆ）において、凸部の側面を覆うように下部電極を形成する。
【００２２】
本発明の半導体装置の製造方法によると、第２の層間絶縁膜に開口部を形成する際、該開口部の中に第２の層間絶縁膜の一部を残して凸部とする。このため、開口部内に下部電極は凸部の側面にも形成されることになり、下部電極のパターンを小さくすることができる。
【００２３】
この結果、エッチングにより下部電極を形成する場合にローディング効果により下部電極の膜厚低下を抑制することができる。これと共に、ＣＭＰ法により下部電極を形成する場合にエロージョンの発生を抑え、やはり下部電極の膜厚低下を抑制することができる。
【００２４】
尚、工程（ｅ）において、開口部を複数の部分開口部に分割するように凸部を形成することが好ましい。
【００２５】
これにより、一つの酸素バリア膜上に複数の部分開口部が配置された構造が形成される。これにより、下部電極のパターンを小さくすることにより下部電極の膜厚低下を抑制する効果が確実に得られる。
【００２６】
また、工程（ｆ）は、開口部内及び第２の層間絶縁膜上に電極膜を形成する工程と、電極膜上にレジスト膜を形成する工程と、第２の層間絶縁膜上のレジスト膜及び電極膜をエッチングにより除去する工程と、開口部内の前記レジスト膜を除去する工程とを含むことが好ましい。
【００２７】
このようにすると、電極膜のうちの第２の層間絶縁膜上の部分をエッチングにより除去し、開口部の側壁、凸部の側面及び開口部の底の部分の酸素バリア膜を覆う下部電極を形成することが確実にできる。この際、ローディング効果により開口部内においてレジストに対するエッチングレートが低下するため、開口部内におけるレジストはエッチングされにくくなり、結果として電極膜（下部電極）がエッチングされて膜厚低下するのを抑制することができる。
【００２８】
また、開口部内及び第２の層間絶縁膜上に電極膜を形成する工程と、第２の層間絶縁膜上の部分の電極膜をＣＭＰ法又はエッチング法により除去する工程とを含むことが好ましい。
【００２９】
このようにすると、電極膜のうちの第２の層間絶縁膜上の部分をＣＭＰ法により除去し、開口部の側壁、凸部の側面及び開口部の底の部分の酸素バリア膜を覆う下部電極を形成することが確実にできる。この際、開口部内においてエロージョンを減少させることにより、下部電極の膜厚低下を抑制することができる。
【００３０】
また、エッチング法により第２の層間絶縁膜上の電極膜を除去する場合、開口部の側壁及び凸部の側面に下部電極を形成することができる。この場合、開口部の底部に位置する酸素バリア膜上の部分の電極膜についてもエッチングにより除去されるが、酸素バリア膜を下部電極の底部として機能させることができる。この際、ローディング効果により開口部内においてはレジストに対するエッチングレートが低下するため、下部電極の膜厚低下を抑制することができる。
【００３１】
また、下部電極は、白金族金属又は白金族金属酸化物により形成することが好ましい。このような材料を用いる場合、エッチング又はＣＭＰ法の選択比が得にくい。そのため、パターンを小さくすることにより下部電極の膜厚低下を抑制する効果が顕著に発揮される。
【発明の効果】
【００３２】
本発明の半導体装置及びその製造方法によると、容量素子を形成するための開口部内に凸部を設けることにより、開口部の開口をより小さくすることができる。これにより、エッチング法又はＣＭＰ法による選択比を向上させることができるため、電極の膜厚低下を抑制して所望の容量を効率良く確保することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について説明する。図１（ａ）及び（ｂ）は、本実施形態の半導体装置の要部断面を示す図である。縦断面である図１（ａ）におけるIb-Ib'線における横断面が図１（ｂ）に示され、図１（ｂ）におけるIa-Ia'線による断面が図１（ａ）に示されている。
【００３４】
図１（ａ）に示すように、本実施形態の半導体装置は、ＭＯＳトランジスタ等（図示せず）を形成した半導体基板１００を用いて形成されている。半導体基板１００上には、膜厚５００ｎｍのシリコン酸化膜からなる第１の層間絶縁膜１０１が形成されている。第１の層間絶縁膜１０１には半導体基板１００に達する貫通孔が設けられ、該貫通孔を充填するように、タングステンプラグ１０２が形成されている。ここで、タングステンプラグ１０２は半導体基板１００に設けられたＭＯＳトランジスタの拡散層に接続するように形成されており、また、貫通孔の内側には、膜厚１０ｎｍのチタン膜及びその上に積層された膜厚２０ｎｍの窒化チタン膜が拡散層とのバリア膜（図示省略）として形成されている。尚、タングステンプラグに代えて、ポリシリコンからなるプラグを用いても良い。
【００３５】
タングステンプラグ１０２の上面を覆うように、第１の層間絶縁膜１０１上には、酸素バリア膜１０３が形成されている。酸素バリア膜１０３は、窒化チタンアルミニウム膜（膜厚５０ｎｍ）、イリジウム膜（膜厚５０ｎｍ）及び酸化イリジウム膜（膜厚５０ｎｍ）が下からこの順に積層された構造を有する。
【００３６】
また、第１の層間絶縁膜１０１上に、膜厚５００ｎｍのシリコン酸化膜からなる第２の層間絶縁膜１０５が形成され、第２の層間絶縁膜１０５には酸素バリア膜１０３に達する開口部１０４が設けられている。ここで、開口部１０４の内側に第２の層間絶縁膜１０５の一部が凸部１０５ａとして残され、開口部１０４は二つの部分開口部１０４ａに分割されている。
【００３７】
ここで、先述の通り、図１（ｂ）は図１（ａ）のIb-Ib'線における断面図である。但し、図１（ｂ）には、酸素バリア膜１０３の形状が合わせて破線で示されている。これにより、二つの部分開口部１０４ａは、酸素バリア膜１０３の形状の内側に形成されていることが示されている。また、凸部１０５ａが二つの部分開口部１０４ａの間を区切るように設けられていることについても示されている。
【００３８】
開口部１０４内には、膜厚５０ｎｍの白金からなる凹型の下部電極１０６が形成されている。下部電極１０６は、開口部１０４外周の側壁と、凸部１０５ａの側面と、開口部１０４の底部である酸素バリア膜１０３の上面とをいずれも覆っている。つまり、それぞれの部分開口部１０４ａの内側を覆っていることになる。
【００３９】
下部電極１０６を覆うように、ストロンチウム、ビスマス、タンタル及びニオブを成分とするビスマス層状プロベスカイト型酸化物からなる膜厚５０ｎｍの強誘電体膜である容量絶縁膜１０７が形成されている。容量絶縁膜１０７上には、膜厚５０ｎｍの白金からなる上部電極１０８が形成されている。
【００４０】
下部電極１０６、容量絶縁膜１０７及び上部電極１０８により、容量素子が構成されている。ここで、下部電極１０６は、二つの部分開口部１０４ａに対してそれぞれ形成され、二つ合わせて容量素子の下部電極として機能している。
【００４１】
以上に説明したように、本実施形態の半導体装置において、一つの酸素バリア膜１０３上には部分開口部１０４ａが複数（ここでは二つ）形成されている。これにより、必要な容量を有する容量素子が、複数の部分開口部１０４ａを用いて形成されている。このため、個々の部分開口部１０４ａの大きさは、単一の開口部により必要な容量を有する容量素子を構成する場合の開口部大きさに比べ、小さくすることができる。
【００４２】
後に詳しく説明するが、下部電極１０６は、部分開口部１０４ａの内側及び第２の層間絶縁膜１０５上に電極膜を形成した後、第２の層間絶縁膜１０５上の部分の電極膜を除去することにより形成する。この際、部分開口部１０４ａのパターンを小さくしていることにより、開口部１０４内において電極膜（下部電極１０６）の膜厚が低下するのを抑制することができる。
【００４３】
具体的には、第２の層間絶縁膜１０５上の電極膜を除去するためにエッチングを利用する場合、狭い場所においてはエッチングレートが低下するというローディング効果によって部分開口部１０４ａ内におけるエッチングレートが低下する。このため、下部電極１０６の膜厚低下を抑制しながら第２の層間絶縁膜１０５上の電極膜を除去することができる。また、電極膜の加工にＣＭＰ法を用いる場合、小さなパターンとなっている部分開口部１０４ａ内において、エロージョンを抑制することにより下部電極１０６の膜厚低下を抑制することができる。
【００４４】
このように、本実施形態の半導体装置において、開口部１０４内に残された凸部１０５ａにより開口部１０４が複数の部分開口部１０４ａに分割されていることにより、エッチング法又はＣＭＰ法による選択比を向上させることができるため、開口部１０４内に形成される下部電極１０６の膜厚低下が抑制されている。この結果として、所望の容量を有する容量素子を確保することができる。更に、製造歩留りが向上するため、低コスト化が可能となる。
【００４５】
尚、以上では、開口部１０４が二つの部分開口部１０４ａに分割されている場合を説明したが、これには限らない。例えば図２（ａ）のように、凸部１０５ａが二つ設けられ、一列に並んだ３つの部分開口部１０４ａによって開口部１０４が構成されていても良い。また、図２（ｂ）に示すように、部分開口部１０４ａが縦横に行列状に並んだ構造であっても良い。その他、一つの酸素バリア膜１０３上に複数の部分開口部１０４ａからなる開口部１０４が形成されている構造であれば、部分開口部１０４ａの配置については特に限定されない。
【００４６】
また、本実施形態において説明した材料及び構成について、いずれも例を示すものであり、本発明の技術的範囲内であれば、これらに限定はされない。
【００４７】
具体的には、第１の層間絶縁膜１０１及び第２の層間絶縁膜１０５の材料として、シリコン酸化膜の他に、例えばＢＰＳＧ膜、ＦＳＧ膜等の材料を用いることも可能であり、絶縁性を確保できる材料であればよい。
【００４８】
また、タングステンプラグ１０２に代えて、タングステン以外の材料を用いるプラグとすることも可能である。例えば多結晶シリコンを用いることができる。
【００４９】
また、酸素バリア膜１０３について、本実施形態では多層膜を用いているが、酸素バリア性が得られるのであれば、単層の膜であっても良い。
【００５０】
また、下部電極１０６としては、白金のほかに、イリジウム、酸化イリジウムなど、酸化物として導電性を有しており、更なる酸化を受けにくい材料であればよい。
【００５１】
また、上部電極１０８について、白金の他にも、高温酸素雰囲気下でも導電性を維持できる材料であれば使用可能である。
【００５２】
また、容量絶縁膜１０７について、本実施形態において使用したビスマス層状プロベスカイト型酸化物以外の材料を用いても良い。ここでは、強誘電体であるか、又は強誘電性を有する酸化物であれば、材料として利用できる。
【００５３】
また、複数の部分開口部１０４ａの大きさは、全て等しい方が本発明の効果をより効果的に得られるが、完全に等しい大きさである必要はない。
【００５４】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について説明する。図３（ａ）及び（ｂ）は、本実施形態の半導体装置の要部断面を示す図である。縦断面である図３（ａ）におけるIIIb-IIIb'線における横断面が図３（ｂ）に示され、図３（ｂ）におけるIIIa-IIIa'線による断面が図３（ａ）に示されている。
【００５５】
ここで、本実施形態の半導体装置は、第１の実施形態の半導体装置と比較すると、凸部１０５ａの形状を除いて同様である。そのように同様である点については、図３（ａ）及び（ｂ）において図１（ａ）及び（ｂ）と同じ符号を用いることにより詳しい説明を省略する。以下には、相違点である凸部１０５ａの形状について詳しく説明する。
【００５６】
図１（ｂ）に示すように、第１の実施形態において、凸部１０５ａは開口部１０４を複数の部分開口部１０４ａに分割するように形成されていた。これに対し、本実施形態の場合、図３（ｂ）に示すように、凸部１０５ａは開口部１０４内に開口部１０４の側壁に接することなく独立して配置されている。このため、本実施形態では、開口部１０４は分割されていない。
【００５７】
本実施形態においても、凸部１０５ａの側面には下部電極１０６が形成されており、結果として凸部１０５ａの周囲は下部電極１０６によって囲われている。また、容量絶縁膜１０７は、凸部１０５ａを囲う部分の下部電極１０６についても覆っており、容量絶縁膜１０７上には上部電極１０８が形成されている。
【００５８】
このような構成によっても、凸部１０５ａが配置されていない構造を用いる場合に比べて下部電極１０６のパターンは小さくなっている。よって、第１の実施形態の場合と同様、下部電極１０６を形成する際、エッチング法の場合のローディング効果又はＣＭＰ法の場合のエロージョン抑制により下部電極１０６の膜厚低下の抑制が実現する。
【００５９】
更に、本実施形態における凸部１０５ａの面積は、第１の実施形態の場合に比べて小さくすることができる。このため、半導体装置に対して容量素子が占める面積が同じであれば容量素子の容量が大きくなる。逆に、同じ容量を有する容量素子を、より小さな面積を占める容量素子によって実現できる。
【００６０】
尚、図３（ｂ）には、凸部１０５ａが長方形の平面形状を有している場合を示している。しかし、その他の平面形状、例えば、図４に示すような十字型の平面形状としても良い。また、一つの開口部１０４に対して複数の凸部１０５ａを設けることも可能である。何らのかの形状の凸部１０５ａが設けられていれば良いのであり、特に限定はされない。
【００６１】
凸部１０５ａの平面形状により、下部電極１０６のパターンの大きさ及び凸部１０５ａの側面に形成される部分の下部電極１０６の面積を設定することができる。これにより、下部電極１０６の膜厚低下抑制及び容量素子の容量の調整が可能である。
【００６２】
また、第１の層間絶縁膜１０１、第２の層間絶縁膜１０５、タングステンプラグ１０２、酸素バリア膜１０３、下部電極１０６、容量絶縁膜１０７及び上部電極１０８について、第１の実施形態の場合と同様に、様々な材料を用いて形成することができる。
【００６３】
（第３の実施形態）
次に、第３の実施形態として、第１の実施形態及び第２の実施形態に説明した半導体装置の第１の製造方法を説明する。図５（ａ）〜（ｃ）及び図６（ａ）〜（ｄ）は、該製造方法の各工程を示す断面図である。尚、第１及び第２の実施形態の半導体装置について、違いは凸部１０５ａの形状であるから、凸部１０５ａを残して開口部１０４を形成する際のパターンの違いの他は同様に製造することができる。以下に順に説明する。
【００６４】
半導体装置は、図５（ａ）に示すように、ＭＯＳトランジスタ等の素子（図示せず）を形成した半導体基板１００を用いて形成する。半導体基板１００上に、ＣＶＤ法により膜厚１０００ｎｍのシリコン酸化膜を形成し、該シリコン酸化膜をＣＭＰ法により平坦化して膜厚５００ｎｍの第１の層間絶縁膜１０１とする。
【００６５】
次に、第１の層間絶縁膜１０１に対してドライエッチングを行ない、半導体基板１００に形成されたＭＯＳトランジスタの拡散層に到達するコンタクトホールを形成する。該コンタクトホール内及び第１の層間絶縁膜１０１上に、膜厚１０ｎｍのチタン膜及び膜厚２０ｎｍの窒化チタン膜を下からこの順にスパッタ法又はＣＶＤ法により成膜し、続いてタングスタンをＣＶＤ法により膜厚５００ｎｍに成膜する。次に、ＣＭＰ法により、これらのメタル膜（チタン膜、窒化チタン膜及びタングステン膜）をコンタクトホール内のみに残留させてタングステンプラグ１０２を形成する。
【００６６】
次に、図５（ｂ）に示すように、タングステンプラグ１０２の上面を覆う酸素バリア膜１０３を第１の層間絶縁膜１０１上に形成する。このためには、第１の層間絶縁膜１０１上に、膜厚５０ｎｍの窒化チタンアルミニウム膜、膜厚５０ｎｍのイリジウム膜及び膜厚５０ｎｍの酸化イリジウム膜を下からこの順にスパッタ法によって積層して形成する。次に、該積層膜に対してドライエッチングを行ない、タングステンプラグ１０２の上面を覆うようにパターン化する。
【００６７】
次に、酸素バリア膜１０３を覆うように、第１の層間絶縁膜１０１上に膜厚１０００ｎｍのシリコン酸化膜を成膜する。続いて、該シリコン酸化膜をＣＭＰ法により研磨し、酸素バリア膜１０３上において５００ｎｍの膜厚に残して第２の層間絶縁膜１０５とする。
【００６８】
次に、図５（ｃ）に示すように、第２の層間絶縁膜１０５に対し、酸素バリア膜１０３に達する開口部１０４を形成する。この際、第２の層間絶縁膜１０５の一部を酸素バリア膜１０３上に残すことにより、凸部１０５ａとする。
【００６９】
ここで、凸部１０５ａは、図１（ｂ）に示すように、開口部１０４を複数の部分開口部１０４ａ（図５（ｃ）において個別の符号は示していない）に分割するように開口部１０４を横切って残しても良い。このようにすると、第１の実施形態の半導体装置を製造する工程となる。また、図３（ｂ）に示したように、開口部１０４の内側に独立して残すようにしても良い。このようにすると、第２の実施形態の半導体装置を製造する工程となる。
【００７０】
このように、凸部１０５ａを残留させるパターンを設定することにより、第１の実施形態及び第２の実施形態のいずれの半導体装置を製造することもできる。
【００７１】
続いて、図６（ａ）に示すように、白金膜１０６ａをスパッタ法又はＣＶＤ法により膜厚５０ｎｍに成膜する。これにより、第２の層間絶縁膜１０５上面と、開口部１０４の外周の側壁、凸部１０５ａの側面及び酸素バリア膜１０３上面を含む開口部１０４内とが白金膜１０６ａにより覆われる。更に、白金膜１０６ａ上に、レジスト１０９を膜厚１０００ｎｍに形成する。
【００７２】
続いて、図６（ｂ）に示すように、ドライエッチングにより第２の層間絶縁膜１０５上の部分のレジスト１０９及び白金膜１０６ａを除去することにより、開口部１０４内に白金膜１０６ａを残して凹型の下部電極１０６を形成する。この際、開口部１０４内の部分のレジスト１０９についても、上部が多少除かれる。
【００７３】
続いて、図６（ｃ）に示すように、開口部１０４内に残った部分のレジスト１０９をアッシングにより除去する。
【００７４】
続いて、図６（ｄ）に示すように、容量絶縁膜１０７及び上部電極１０８を形成する。このためには、まず、下部電極１０６を覆うようにＣＶＤ法によってストロンチウム、ビスマス、タンタル及びニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体膜を形成する。次に、該強誘電体膜を覆うように、スパッタ法又はＣＶＤ法により膜厚５０ｎｍの白金膜を成膜する。この後、強誘電体膜及び白金膜をパターニングすることにより、それぞれ、容量絶縁膜１０７及び上部電極１０８とする。
【００７５】
この後、図示は省略するが、水素バリア膜の形成、配線の形成及び保護膜の形成等を行なう。
【００７６】
以上のような方法により、第１の実施形態及び第２の実施形態の半導体装置が製造される。この方法によると、エッチングによって下部電極１０６をパターニングする図６（ｂ）の工程において、ローディング効果が生じて開口部１０４内におけるレジスト１０９についてのエッチングレートが低下する。これは、凸部１０５ａの存在により開口部１０４内におけるパターンが小さくなっているためである。この結果として、開口部１０４内において白金膜１０６ａがエッチングされて薄膜化することが抑制され、下部電極１０６は、膜厚が低下することなく形成される。このため、容量素子は目的の容量を有する。更に、製造歩留りが向上し、結果として半導体装置の低コスト化が実現する。
【００７７】
尚、各構成要素の材料及び寸法等について、いずれも例示であり、記載内容には限定されない。
【００７８】
（第４の実施形態）
次に、第４の実施形態として、第１の実施形態及び第２の実施形態に説明した半導体装置の第２の製造方法を説明する。図７（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を説明するための図である。
【００７９】
初めに、第３の実施形態における図５（ａ）〜（ｃ）の工程を行ない、図５（ｃ）の構造を得る。ここで、凸部１０５ａの平面形状を設定することにより、第１の実施形態及び第２の実施形態のいずれの半導体装置を作ることも可能である点について、第３の実施形態と同様である。
【００８０】
続いて、図７（ａ）に示すように、白金膜１０６ａをスパッタ法又はＣＶＤ法により膜厚５０ｎｍに成膜する。これにより、開口部１０４の内側及び第２の層間絶縁膜１０５の上面が白金膜１０６ａによって覆われる。
【００８１】
次に、図７（ｂ）に示すように、ＣＭＰ法によって第２の層間絶縁膜１０５上の部分の白金膜１０６ａを除去し、開口部１０４内に白金膜を残して下部電極１０６を形成する。
【００８２】
次に、図７（ｃ）に示すように、容量絶縁膜１０７及び上部電極１０８を形成する。このためには、まず、下部電極１０６を覆うようにＣＶＤ法によってストロンチウム、ビスマス、タンタル及びニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体膜を形成する。次に、該強誘電体膜を覆うように、スパッタ法又はＣＶＤ法により膜厚５０ｎｍの白金膜を成膜する。この後、強誘電体膜及び白金膜をパターニングすることにより、それぞれ、容量絶縁膜１０７及び上部電極１０８とする。
【００８３】
この後、図示は省略するが、水素バリア膜の形成、配線の形成及び保護膜の形成等を行なう。
【００８４】
以上のような方法により、第１の実施形態及び第２の実施形態の半導体装置が製造される。この方法によると、ＣＭＰ法によって下部電極１０６をパターニングする図７（ｂ）の工程において、開口部１０４内の部分の白金膜１０６ａに対するエロージョンは抑制され、白金膜１０６ａの膜厚低下が抑制される。これは、凸部１０５ａの存在により開口部１０４内におけるパターンが小さくなっているためである。この結果として、下部電極１０６は、膜厚が低下することなく形成される。このため、容量素子は目的の容量を有する。更に、製造歩留りが向上し、結果として半導体装置の低コスト化が実現する。
【００８５】
尚、各構成要素の材料及び寸法等について、いずれも例示であり、記載内容には限定されない。
【００８６】
（第５の実施形態）
次に、第５の実施形態として、第１の実施形態及び第２の実施形態に説明した半導体装置の第３の製造方法を説明する。図８（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を説明するための図である。
【００８７】
初めに、一つの相違点を除いて第３の実施形態における図５（ａ）〜（ｃ）の工程と同様の工程を行なう。前記の相違点とは、酸素バリア膜１０３の構造である。
【００８８】
第３の実施形態の図５（ｂ）において、酸素バリア膜１０３は、窒化チタンアルミニウム膜、イリジウム膜及び酸化イリジウム膜の３層からなる積層膜として形成されている。これに対し、本実施形態の場合、膜厚５０ｎｍの窒化チタンアルミニウム膜、膜厚５０ｎｍのイリジウム膜、膜厚５０ｎｍの酸化イリジウム膜及び膜厚５０ｎｍの白金膜の４層の積層膜として形成する。つまり、第３の実施形態における酸素バリア膜１０３に対し、更に白金膜を積層した構造である。積層される各層は、いずれもスパッタ法により形成すればよい。
【００８９】
４層の積層膜である酸素バリア膜１０３を有する図５（ｃ）の構造を得た後、図８に示すように、白金膜１０６ａをスパッタ法又はＣＶＤ法により膜厚５０ｎｍに成膜する。これにより、開口部１０４の内側及び第２の層間絶縁膜１０５の上面が白金膜１０６ａによって覆われる。
【００９０】
次に、図８（ｂ）に示すように、エッチングより第２の層間絶縁膜１０５上の部分の白金膜１０６ａを除去し、下部電極１０６を形成する。この際、開口部１０４内の底に位置する部分の白金膜１０６ａについても除去される。しかし、本実施形態において、酸素バリア膜１０３の最も上の層は膜厚５０ｎｍの白金膜であるから、開口部１０４の底の部分にも白金膜が残されている。
【００９１】
次に、図８（ｃ）に示すように、容量絶縁膜１０７及び上部電極１０８を形成する。このためには、まず、下部電極１０６を覆うようにＣＶＤ法によってストロンチウム、ビスマス、タンタル及びニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体膜を形成する。次に、該強誘電体膜を覆うように、スパッタ法又はＣＶＤ法により膜厚５０ｎｍの白金膜を成膜する。この後、強誘電体膜及び白金膜をパターニングすることにより、それぞれ、容量絶縁膜１０７及び上部電極１０８とする。
【００９２】
この後、図示は省略するが、水素バリア膜の形成、配線の形成及び保護膜の形成等を行なう。
【００９３】
以上のような方法により、第１の実施形態及び第２の実施形態の半導体装置が製造される。この方法によると、エッチングによって下部電極１０６をパターニングする図８（ｂ）の工程において、ローディング効果が生じて開口部１０４内における白金膜１０６ａの膜厚の低下が抑制される。これは、凸部１０５ａの存在により開口部１０４内におけるパターンが小さくなっているためである。この結果として、下部電極１０６は、膜厚が低下することなく形成される。尚、第３の実施形態の場合にはレジスト１０９についてローディング効果によるエッチングレート低下を考えているのに対し、本実施形態の場合には白金膜１０６ａ自体についてローディング効果によるエッチングレート低下が発生している。
【００９４】
尚、各構成要素の材料及び寸法等について、いずれも例示であり、記載内容には限定されない。
【産業上の利用可能性】
【００９５】
本発明に係る半導体装置及びその製造方法は、電極の安定した形成を可能とすることにより、信頼性が高く且つ低コストのメモリ装置として有用である。
【図面の簡単な説明】
【００９６】
【図１】図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の要部について、縦断面及び横断面を模式的に示す図である。
【図２】図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の要部横断面について、別の他の構成の例を示す図である。
【図３】図３（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の要部について、縦断面及び横断面を模式的に示す図である。
【図４】図４は、本発明の第２の実施形態に係る半導体装置の要部横断面について、別の他の構成の例を示す図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第３〜第５の実施形態に係る半導体装置の製造方法の各工程を説明する図である。
【図６】図６（ａ）〜（ｄ）は、図５（ｃ）に続いて、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を説明する図である。
【図７】図７（ａ）〜（ｃ）は、図５（ｃ）に続いて、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を説明する図である。
【図８】図８（ａ）〜（ｃ）は、図５（ｃ）に続いて、本発明の第５の実施形態に係る半導体装置の製造方法の各工程を説明する図である。
【符号の説明】
【００９７】
１００      半導体基板
１０１      第１の層間絶縁膜
１０２      タングステンプラグ
１０３      酸素バリア膜
１０４      開口部
１０４ａ    部分開口部
１０５      第２の層間絶縁膜
１０５ａ    凸部
１０６      下部電極
１０６ａ    白金膜
１０７      容量絶縁膜
１０８      上部電極
１０９      レジスト
【図１】
2008147585.tif 000003
【図２】
2008147585.tif 000004
【図３】
2008147585.tif 000005
【図４】
2008147585.tif 000006
【図５】
2008147585.tif 000007
【図６】
2008147585.tif 000008
【図７】
2008147585.tif 000009
【図８】
2008147585.tif 000010