(57)【要約】【課題】ローカルソース線を自己整合的に形成する。【解決手段】ＮＯＲ型フラッシュメモリ装置において、メモリセルのゲート電極ＭＧは、シリコン基板１上にシリコン酸化膜４、多結晶シリコン膜５、ＯＮＯ膜６、多結晶シリコン膜７、タングステンシリサイド膜８およびシリコン酸化膜９を積層形成したものである。この上にシリコン酸化膜１０、シリコン窒化膜１１が積層形成され、ゲート電極ＭＧ間を埋めるようにＢＰＳＧ膜１２が形成される。ローカルソース線ＬＳは、ゲート電極ＭＧ間のＢＰＳＧ膜１２をウェットエッチングで除去され、さらにＲＩＥでシリコン酸化膜１０、シリコン窒化膜１１がエッチングされて不純物拡散領域１ｂが露出した溝内に埋め込み形成され、上部はゲート電極ＭＧの上面の一部を覆うように形成される。別のフォトリソグラフィ処理でドレインコンタクトＤＣとヴィアプラグＶＰを形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の表面にゲート絶縁膜を介して形成され上面部に第１の絶縁膜を備えたゲート電極およびそのゲート電極の両側の前記半導体基板の表層部に形成されたソース領域およびドレイン領域を備えた複数のトランジスタと、
前記複数のトランジスタを所定個数列状に並べたセルアレイ間を絶縁分離する素子分離領域と、
前記ゲート電極の上面部および側壁部を覆うように形成された第２の絶縁膜と、
前記ソース領域に電気的に接触すると共に当該ソース領域に面した二つの前記トランジスタのゲート電極の側壁部に前記第２の絶縁膜を介して接する下部と、二つの前記ゲート電極の上面の一部をそれぞれ覆う上部とを有し、前記素子分離領域を介して隣接する位置に形成された前記トランジスタのソース領域間を電気的に共通に接続する共通ソース線と、
前記共通ソース線に電気的に接続するよう前記共通ソース線の上部上に形成されたプラグとを具備したことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の絶縁膜は、前記ゲート電極を覆うように形成された酸化膜および前記酸化膜を覆うように形成された窒化膜の積層膜であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記プラグの幅寸法は前記共通ソース線の前記上部の幅寸法より小さいことを特徴とする半導体装置。
【請求項４】
半導体基板に素子分離領域で帯状に区画した複数の活性領域を形成し、各活性領域にゲート絶縁膜を形成すると共に第１の絶縁膜を上面に備えたゲート電極を形成する工程と、
前記半導体基板の表層であって前記ゲート電極で挟まれた領域に不純物を導入してソース領域およびドレイン領域を形成する工程と、
前記ゲート電極の側壁および上面と前記ソース領域およびドレイン領域の表面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜が形成された前記ゲート電極間を埋め込むように前記半導体基板上に埋め込み用絶縁膜を形成する工程と、
前記ソース領域に対応する部分の両側に位置する前記ゲート電極の幅寸法よりも大きな幅寸法を有する帯状の開口パターンが前記ソース領域に対応する部分を露出するよう、前記ゲート電極および前記埋め込み用絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとしてウェットエッチングにより前記ソース領域に対応する部分に形成された前記埋め込み用絶縁膜を除去する工程と、
前記レジストパターンをマスクとして異方性ドライエッチングにより、前記埋め込み用絶縁膜の除去により露出した前記半導体基板上および前記ゲート電極上の前記第２の絶縁膜を除去する工程と、
前記第２の絶縁膜を除去した部分に導体を埋め込んで共通ソース線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程では、前記ゲート電極を覆うように酸化膜および窒化膜の積層膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタのソース間を共通ソース線で電気的に接続する構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、例えば特許文献１に示すようなフラッシュメモリ装置のひとつであるＮＯＲ型フラッシュメモリ装置では、多数のメモリセルトランジスタがマトリクス状に配置され、一方向に並んで配置形成される素子分離領域により列状に並ぶメモリセルトランジスタが区分されている。素子分離領域を挟んで隣接する各メモリセルトランジスタのソース領域間が電気的に接続されるように共通ソース線が形成されている。各メモリセルトランジスタのドレイン領域は、個別に形成されるドレインコンタクトにより電気的に接続されている。
【０００３】
共通ソース線およびドレインコンタクトは、隣接するメモリセルトランジスタのゲート電極間の半導体基板の表層に共通に形成されているソース領域およびドレイン領域に形成される。この場合、共通ソース線およびドレインコンタクトを形成する際には、ゲート電極とのショート発生を防止する必要があるので、リソグラフィ処理工程における合わせずれを考慮してパターンを形成する必要がある。このため、ゲート電極間の幅寸法は、ゲート電極の幅寸法、共通ソース線あるいはドレインコンタクトの幅寸法から、一定の合わせずれを含めて設定しておくことが条件となる。したがって、このことは、パターン設計において微細化に制限を与えることとなっていた。
【特許文献１】特開２００４−１５２８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、複数のトランジスタのソース領域を共通に接続する共通ソース線を設けるためのコンタクトの形成に際して、リソグラフィ工程での合わせずれによる不具合に対応すべく、共通ソース線の形成を自己整合的に形成することができるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様における半導体装置は、半導体基板の表面にゲート絶縁膜を介して形成され上面部に第１の絶縁膜を備えたゲート電極およびそのゲート電極の両側の前記半導体基板の表層部に形成されたソース領域およびドレイン領域を備えた複数のトランジスタと、前記複数のトランジスタを所定個数列状に並べたセルアレイ間を絶縁分離する素子分離領域と、前記ゲート電極の上面部および側壁部を覆うように形成された第２の絶縁膜と、前記ソース領域に電気的に接触すると共に当該ソース領域に面した二つの前記トランジスタのゲート電極の側壁部に前記第２の絶縁膜を介して接する下部と、二つの前記ゲート電極の上面の一部をそれぞれ覆う上部とを有し、前記素子分離領域を介して隣接する位置に形成された前記トランジスタのソース領域間を電気的に共通に接続する共通ソース線と、前記共通ソース線に電気的に接続するよう前記共通ソース線の上部上に形成されたプラグとを具備したところに特徴を有する。
【０００６】
また、本発明の一態様における半導体装置の製造方法は、半導体基板に素子分離領域で帯状に区画した複数の活性領域を形成し、各活性領域にゲート絶縁膜を形成すると共に第１の絶縁膜を上面に備えたゲート電極を形成する工程と、前記半導体基板の表層であって前記ゲート電極で挟まれた領域に不純物を導入してソース領域およびドレイン領域を形成する工程と、前記ゲート電極の側壁および上面と前記ソース領域およびドレイン領域の表面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜が形成された前記ゲート電極間を埋め込むように前記半導体基板上に埋め込み用絶縁膜を形成する工程と、前記ソース領域に対応する部分の両側に位置する前記ゲート電極の幅寸法よりも大きな幅寸法を有する帯状の開口パターンが前記ソース領域に対応する部分を露出するよう、前記ゲート電極および前記埋め込み用絶縁膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクとしてウェットエッチングにより前記ソース領域に対応する部分に形成された前記埋め込み用絶縁膜を除去する工程と、前記レジストパターンをマスクとして異方性ドライエッチングにより、前記埋め込み用絶縁膜の除去により露出した前記半導体基板上および前記ゲート電極上の前記第２の絶縁膜を除去する工程と、前記第２の絶縁膜を除去した部分に導体を埋め込んで共通ソース線を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００７】
本発明によれば、共通ソース線の合わせずれによる不具合を低減してセルサイズの縮小化を図ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明をＮＯＲ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１１を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。ただし図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
先ず、本実施形態のＮＯＲ型フラッシュメモリ装置の構成を説明する。
図１は、フローティングゲート型のＮＯＲ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。図２は、図１のＮＯＲ型フラッシュメモリ装置のセルアレイの一部を取り出してレイアウトの一例を示している。
【００１０】
図１および図２に示すＮＯＲ型フラッシュメモリ装置のセルアレイは、半導体基板としてのシリコン基板１の表層部に形成されたウェル領域上にメモリセルトランジスタＴｒｍが行列状（行方向：Ｘ方向、列方向：Ｙ方向）に配列されて構成されている。各メモリセルトランジスタＴｒｍは、ウェル領域に形成された活性領域（ソース・ドレイン用の拡散層およびチャネル領域）２を有し、ウェル領域上にゲート絶縁膜を介して二層ゲート構造（フローティングゲートの上にゲート間絶縁膜を介してコントロールゲートが形成された構造）を有するゲート電極ＭＧを備えている。
【００１１】
上記ＮＯＲ型のセルアレイでは、隣り合う２個で１組をなすメモリセルトランジスタＴｒｍがそれぞれのドレイン領域を共有し、隣り合う２組のメモリセルトランジスタＴｒｍがそれぞれのソース領域を共有し、メモリセルトランジスタＴｒｍのＹ方向に並んだ各列の間がトレンチ型の素子分離領域であるＳＴＩ（shallow trench isolation）領域３で分離されている。
【００１２】
そして、セルアレイ上で同一行のメモリセルトランジスタＴｒｍのコントロール電極に共通に連なるように複数のワード線ＷＬがＸ方向（行方向）に配設され、同一行のメモリセルの各ソース領域Ｓに共通に接続された金属配線からなる共通ソース線としての複数のローカルソース線ＬＳがＸ方向（行方向）に配設されている。このローカルソース線ＬＳは、図２にも示しているように、上端部が幅広に形成されており、隣接するゲート電極ＭＧの上面の一部を覆うように形成されている。
【００１３】
また、セルアレイ上で同一列のメモリセルトランジスタＴｒｍのドレイン領域に共通にコンタクトするように金属配線からなる複数のビット線ＢＬがＹ方向（列方向）に配設され、複数のローカルソース線ＬＳに共通にコンタクトする金属配線からなる複数のソース線（メインソース線）ＭＳがビット線ＢＬ配列内で間欠的にＹ方向（列方向）に配設されている。
【００１４】
上記したように隣り合う２個のメモリセルトランジスタＴｒｍで共有するドレインは、ドレインコンタクトＤＣを介して低抵抗のビット線ＢＬに繋がっている。また、隣り合う２個のメモリセルトランジスタＴｒｍで共有するソースは、ワード線ＷＬ間でワード線ＷＬと平行して存在するローカルソース線ＬＳに繋がっており、このローカルソース線ＬＳはソース線コンタクトを介して低抵抗のメインソース線ＭＳに繋がり、セルアレイ外部から電位が与えられる。
【００１５】
上記構成のＮＯＲ型フラッシュメモリは、メモリセルトランジスタにデータを書き込むためにチャネルホットエレクトロン注入を用いて浮遊ゲート電極へ電子注入を行う時、メモリセルトランジスタＴｒｍのソースとウェル領域には接地電位を与える。そして、制御ゲートとドレインに対してはホットエレクトロンの発生効率が最大となるような所望の電位を、それぞれ対応してワード線ＷＬとビット線ＢＬを介して外部回路から与える。
【００１６】
図３は図２中Ａ−Ａ線で示す部分の縦断面を示すもので、活性領域２の長手方向に沿った部分のゲート電極ＭＧ、ドレインコンタクトＤＣおよびローカルソース線ＬＳの断面を示している。シリコン基板１の表面にはゲート絶縁膜としてのシリコン酸化膜４を介してゲート電極ＭＧが所定間隔で形成されている。ゲート電極ＭＧは、下層から浮遊ゲート電極用の多結晶シリコン膜５、ゲート間絶縁膜としてのＯＮＯ（Oxide-Nitride-Oxide）膜６、制御ゲート電極用の多結晶シリコン膜７、ＷＳｉ（タングステンシリサイド）膜８、第１の絶縁膜としてのシリコン酸化膜９が順次積層された構成である。
【００１７】
ゲート電極ＭＧ脇のシリコン基板１の表層には、ドレイン領域に対応して不純物拡散領域１ａが形成され、ソース領域に対応して不純物拡散領域１ｂが形成されている。ゲート電極ＭＧの上面、側面およびゲート電極ＭＧ間のシリコン基板１の表面を覆うようにＴＥＯＳ酸化膜などからなるシリコン酸化膜１０および第２の絶縁膜としてのシリコン窒化膜１１が積層形成されている。ゲート電極ＭＧ間の不純物拡散領域１ａ（ドレイン領域）に対応する部分には、底部からゲート電極ＭＧの上面部までシリコン酸化膜としてＢＰＳＧ膜１２が埋め込み形成されている。
【００１８】
ＢＰＳＧ膜１２は、ＣＭＰ（chemical mechanical polishing）法によりゲート電極ＭＧの上面を覆うシリコン窒化膜１１の上面高さに一致するように平坦化されている。ゲート電極ＭＧの上面およびＢＰＳＧ膜１２の上部に層間絶縁膜としてのシリコン酸化膜１３が積層形成されている。
【００１９】
この不純物拡散領域１ａに対応する部分に、シリコン酸化膜１３、ＢＰＳＧ膜１２、シリコン窒化膜１１、シリコン酸化膜１０を貫通して不純物拡散領域１ａに接触するように上方からドレインコンタクトＤＣが埋め込み形成されている。ドレインコンタクトＤＣは、バリアメタルとしてのチタン（Ｔｉ）膜１４およびコンタクトプラグとしてのタングステン（Ｗ）膜１５から構成されている。
【００２０】
ゲート電極ＭＧ間の不純物拡散領域１ｂに対応する部分に、ローカルソース線ＬＳが埋め込み形成されている。ローカルソース線ＬＳの下部は、ゲート電極ＭＧ間のＢＰＳＧ膜１２が除去されると共に、ソース領域である不純物拡散領域１ｂの表面が露出するようにシリコン窒化膜１１、シリコン酸化膜１０が除去された溝内に形成されている。ローカルソース線ＬＳの上部は、両側に位置するゲート電極ＭＧの上面のシリコン酸化膜１０およびシリコン窒化膜１１を一部除去した部分にひさし状に突出してその部分に埋め込まれるように形成されている。すなわち、ローカルソース線ＬＳの上部は、その幅寸法が両側に位置するゲート電極間の幅寸法より大きくなるよう形成されている。ローカルソース線ＬＳの上部は、その上面がシリコン窒化膜１１の上面と一致するように前述したＣＭＰ法による処理で埋め込み形成されている。ローカルソース線ＬＳは上部および下部の形状により、全体としての断面形状が略Ｔ字形状となっている。また、ローカルソース線ＬＳは、バリアメタルとしてのチタン（Ｔｉ）膜１４およびコンタクトプラグとしてのタングステン（Ｗ）膜１５から構成されている。
【００２１】
ローカルソース線ＬＳのメインソース線ＭＳＬと接続する部分に、図３に示しているように、シリコン酸化膜１３を貫通して形成されたヴィアプラグＶＰが形成され、ヴィアプラグＶＰを介してローカルソース線ＬＳとメインソース線ＭＳＬが電気的に接続されている。このヴィアプラグＶＰは、その幅寸法がローカルソース線ＬＳの上部の幅寸法より小さく形成されている。なお、ヴィアプラグＶＰも、バリアメタルとしてのチタン（Ｔｉ）膜１４およびコンタクトプラグとしてのタングステン（Ｗ）膜１５から構成されている。
【００２２】
次に、上記構成の製造工程について説明する。図４ないし図１１は、ＮＯＲ型フラッシュメモリ装置の製造工程を概略的に示すもので、図２中、活性領域２の方向（Ｙ方向）に沿った断面を示している。また、以下の説明においては、ローカルソース線ＬＳおよびドレインコンタクトＤＣの形成工程を中心として説明し、その他の工程については簡単に説明する。
【００２３】
まず、図４において、シリコン基板１に、必要なウェルを形成した後、ゲート絶縁膜であるシリコン酸化膜４を形成し、その上に浮遊ゲート電極用の多結晶シリコン膜５およびハードマスクなどを形成した状態で、トレンチを形成し、そのトレンチ内に絶縁膜を埋め込んで素子分離領域であるＳＴＩ領域３を形成する。続いて、ゲート電極ＭＧの残りの層構造として、ゲート間絶縁膜としてのＯＮＯ膜６、制御ゲート電極としての多結晶シリコン膜７、タングステンシリサイド（ＷＳｉ）膜８およびシリコン酸化膜９を形成する。
【００２４】
次に、図５に示すように、フォトリソグラフィ処理でレジストをパターンニングしてこれをマスクとし、ＲＩＥ（reactive ion etching）処理により、シリコン酸化膜９、タングステンシリサイド膜８、多結晶シリコン膜７、ＯＮＯ膜６、多結晶シリコン膜５およびシリコン酸化膜４を除去してゲート電極ＭＧを分離形成する。この状態で、ゲート電極ＭＧ間のソース領域およびドレイン領域に対応する部分にイオン注入により不純物を導入して不純物拡散領域１ａ、１ｂを形成する。なお、シリコン酸化膜４は、除去しないままとすることもできる。
【００２５】
次に、図６に示すように、分離形成されたゲート電極ＭＧの上面、側面およびシリコン基板１の不純物拡散領域１ａ、１ｂのそれぞれを覆うように全面にシリコン酸化膜１０およびシリコン窒化膜１１を形成する。シリコン窒化膜１１は、エッチングストッパとして機能する他、ＣＭＰのストッパとしても機能する。
【００２６】
次に、図７に示すように、ゲート電極ＭＧ間に埋め込みよう絶縁膜としてのＢＰＳＧ膜１２を埋め込む。まず、上記構成の上面にＢＰＳＧ膜１２を全面に形成する。ＢＰＳＧ膜１２の膜厚は、ゲート電極ＭＧ間を埋め込むことができる程度以上である。この後、ＣＭＰ法によりゲート電極ＭＧ上に残っているＢＰＳＧ膜１２を研磨し、シリコン窒化膜１２をストッパとして平坦化する。これにより、図７に示しているように、ゲート電極ＭＧ間がＢＰＳＧ膜１２で充填された状態となる。
【００２７】
次に、図８に示すように、フォトリソグラフィ技術によりローカルソース線ＬＳの溝形成のためのエッチングを行う。まず、レジスト１６をパターンニングして、ローカルソース線ＬＳの形成領域に帯状の開口部１６ａを形成する。この開口部１６ａは、不純物拡散領域１ｂ上に埋め込まれたＢＰＳＧ膜１２の上面と、その両側に位置するゲート電極ＭＧ上のシリコン窒化膜１１のうち不純物拡散領域１ｂ側の端部からゲート電極ＭＧの上面中央部に対応する部分までを露出するよう形成される。すなわち、開口部１６ａは、その幅寸法が不純物拡散領域１ｂに隣接するゲート電極ＭＧ間の幅寸法より大きくなるよう形成される。また、開口部１６ａは図２で示したＸ方向に帯状に形成されている。
【００２８】
続いて、フッ酸（ＨＦ）などのエッチング液でウェットエッチング処理を行うことにより、シリコン窒化膜１２をエッチングストッパとして、開口部１６ａに露出しているゲート電極ＭＧ間に充填されているＢＰＳＧ膜１２を選択的に除去する。
【００２９】
次に、図９に示すように、上記したレジスト１６が残った状態で、ＲＩＥ法によりエッチングを行い、露出しているシリコン窒化膜１１およびシリコン酸化膜１０を除去し、不純物拡散領域１ｂの表面を露出させる。このとき、ゲート電極ＭＧの上面のシリコン窒化膜１１およびシリコン酸化膜１０も除去され、ゲート電極ＭＧの上部に形成しているシリコン酸化膜９が露出した状態となる。
【００３０】
これにより、ローカルソース線ＬＳ形成のための溝として、ゲート電極ＭＧ間のシリコン窒化膜１１が対向する部分の下部溝１７ａと、ゲート電極ＭＧの上面部でシリコン酸化膜１０およびシリコン窒化膜１１が部分的に除去された上部溝１７ｂとが形成される。
【００３１】
次に、レジスト１６をアッシング処理により除去し、図１０に示すように、ローカルソース線ＬＳを形成する。ローカルソース線ＬＳの形成では、まず、バリアメタル層としてチタン膜１４を成膜し、この後、下部溝１７ａを埋め込むようにタングステン膜１５を成膜する。不純物拡散領域１ｂはローカルソース線ＬＳのタングステン膜１５によりオーミックコンタクトが形成される。この後、ＣＭＰ処理により、シリコン窒化膜１１をストッパとしてチタン膜１４およびタングステン膜１５を除去して平坦化する。これにより、図示のように断面がＴ字型のローカルソース線ＬＳが形成される。
【００３２】
次に、図１１に示すように、上記構成の上面部にシリコン酸化膜１３を形成し、フォトリソグラフィ処理によりレジスト１８をパターンニングして開口部１８ａ、１８ｂを形成し、その後コンタクトホール１９を形成する。層間絶縁膜としてのシリコン酸化膜１３は、ＣＶＤ法により形成する。レジスト１８のパターンニングでは、ドレインコンタクトＤＣのためのコンタクトホール１９形成用の開口部１８ａと、ローカルソース線ＬＳへの導通を図るためのヴィアプラグＶＰ用の開口部１８ｂを形成する。
【００３３】
ＲＩＥ法により、レジスト１８をマスクとしてエッチングを行い、コンタクトホール１９およびヴィアホール２０を同時に形成する。コンタクトホール１９は、シリコン酸化膜１３、ＢＰＳＧ膜１２、シリコン窒化膜１１、シリコン酸化膜１０を貫通して不純物拡散領域１ａの表面に達するように形成され、ヴィアホール２０はシリコン酸化膜１３を貫通してローカルソース線ＬＳの上面に達するように形成される。この場合、コンタクトホール１９を形成するためのエッチングの条件では、ローカルソース線ＬＳを構成しているタングステンシリサイドがエッチングストッパとなり、これにより、同時に形成することができる。
【００３４】
この後、レジスト１８をアッシング処理などで除去し、続いて図３に示すようにコンタクトホール１９内およびヴィアホール２０内にドレインコンタクトＤＣおよびヴィアプラグＶＰを形成する。ローカルソース線ＬＳの形成と同様に、コンタクトホール１０内およびヴィアホール２０内に、バリアメタルとしてのチタン（Ｔｉ）膜１４を形成した後に、タングステン膜１５を埋め込むように形成する。この後、シリコン酸化膜１３上に残ったチタン膜１４およびタングステン膜１５をＣＭＰ法により研磨して除去し、全体を平坦化する。これにより、図３に示した構成を得る。
【００３５】
なお、実際の半導体装置は、この後種々の周知な製造工程を経てＮＯＲ型フラッシュメモリ装置のチップとして形成されるものである。
このような本実施形態によれば、ローカルソース線ＬＳのパターンニングに際して、ゲート電極ＭＧの上部が部分的に露出するように、レジスト１６に幅寸法がゲート電極ＭＧ間の幅寸法より大きな開口部１６ａを形成し、ウェットエッチングによりＢＰＳＧ膜１２を除去し、この後ドライエッチング処理で下部溝１７ａおよび上部溝１７ｂを形成するので、フォトリソグラフィ処理での合わせずれが生じたとしてもゲート電極ＭＧとの間でのショートを発生させることなくローカルソース線ＬＳを形成することができる。
【００３６】
また、このとき形成するローカルソース線ＬＳの上部を幅の広い形状とすることで、この上部に形成するヴィアプラグＶＰの合わせずれに対しても余裕を持たせることができるようになり、工程能力の向上を図ることができる。
【００３７】
また、ローカルソース線ＬＳと別途にフォトリソグラフィ処理を行うことでドレインコンタクトＤＣを形成するので、ドレインコンタクトＤＣのコンタクトホール１９の形成に際しても、ヴィアホール２０の位置ずれに余裕を持たせることができることから、合わせずれに対する工程能力をドレインコンタクトＤＣのみの工程を考慮することで良く、これによって全体として工程能力を高めることができ、ゲート電極ＭＧとの間のショート発生も抑制することができる。換言すれば、パターン設計における微細化の制限を少なくすることができるようになる。
【００３８】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００３９】
ローカルソース線ＬＳの上部の幅寸法は、工程能力とゲート電極ＭＧの幅寸法や、ゲート電極ＭＧ間の間隔寸法などのパターン幅に応じて適宜の幅に設定することができる。
ローカルソース線ＬＳ、ドレインコンタクトＤＣおよびヴィアプラグＶＰを構成しているバリアメタルとしてのチタン膜１４は、窒化チタン（ＴｉＮ）膜など他のバリアメタルを用いることができる。タングステン膜１５についても、銅やアルミニウムなど他の導体膜を用いることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態を示すＮＯＲ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面図
【図４】製造工程の一段階における模式的な断面図（その１）
【図５】製造工程の一段階における模式的な断面図（その２）
【図６】製造工程の一段階における模式的な断面図（その３）
【図７】製造工程の一段階における模式的な断面図（その４）
【図８】製造工程の一段階における模式的な断面図（その５）
【図９】製造工程の一段階における模式的な断面図（その６）
【図１０】製造工程の一段階における模式的な断面図（その７）
【図１１】製造工程の一段階における模式的な断面図（その８）
【符号の説明】
【００４１】
図面中、１はシリコン基板（半導体基板）、３はＳＴＩ領域（素子分離領域）、４はシリコン酸化膜（ゲート絶縁膜）、９はシリコン酸化膜、１０はシリコン酸化膜、１１はシリコン窒化膜、１２はＢＰＳＧ膜、１３はシリコン酸化膜、１４はチタン膜、１５はタングステンシリサイド膜、１７ａは下部溝、１７ｂは上部溝、１９はコンタクトホール、２０はヴィアホール、ＭＧはゲート電極、ＬＳはローカルソース線（共通ソース線）、ＤＣはドレインコンタクトである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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