(57)【要約】【課題】半導体装置の小型化を実現する。【解決手段】本発明のＭＯＳトランジスタ１において、半導体層１９には、トレンチ１０が形成されている。トレンチ１０の内壁面はゲート絶縁層１１によって被覆され、トレンチ１０の内部にはゲート層１２が埋め込まれている。さらにトレンチ１０上にはシリコン酸化膜層１３が形成されている。トレンチ１０の両側には、ソース拡散層１５ａおよびウェルコンタクト層がトレンチ１０の長手方向（Ｘ方向）に沿って形成されている。ソース拡散層１５ａおよびウェルコンタクト層は、上記長手方向に沿って隣接しているため、これらに接するソースコンタクト層１４ａ、１４ｂの形成領域を上記長手方向に確保することができる。これにより、ソースコンタクト層１４ａ、１４ｂの形成領域に制限されることなく、Ｙ方向におけるセルピッチを縮小することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体層に形成された溝と、
前記溝の内壁面を被覆するゲート絶縁層と、
前記溝に埋め込まれ、ゲート電極に接続されるゲート層と、
前記溝の開口部を被覆するように形成された第１の絶縁層と、
前記溝の両側に、前記溝に接するように形成された第１の導電型の第１の導電層と、
前記溝の両側に、前記溝に接するように形成された第２の導電型の第２の導電層と、
前記溝、前記第１の導電層および前記第２の導電層上を被覆するように形成され、ソース電極に接続されるソースコンタクト層とを備え、
前記第１の導電層と第２の導電層とは、前記溝の長手方向に隣接していることを特徴とする半導体装置。
【請求項２】
前記ゲート層に接し、かつ前記半導体層上に素子分離層を介して形成されたゲートコンタクト層をさらに備え、前記ゲート層は、ゲートコンタクト層を介して前記ゲート電極に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝の側壁の少なくとも一部は前記素子分離層に接していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板は、Ｎ型またはＰ型の不純物を含んだ単結晶シリコンで形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記半導体層は、前記半導体基板上にエピタキシャル層を有しており、当該エピタキシャル層の導電型は、Ｎ型またはＰ型であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の導電層は、第１の導電型としてＮ型またはＰ型の不純物を含んでいることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
前記第２の導電層は、第１の導電型とは異なるＮ型またはＰ型の不純物を含んでいることを特徴とする請求項１または２に記載の半導体装置。
【請求項８】
前記ゲート層は、Ｎ型またはＰ型の不純物を含んだ多結晶シリコンで形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項９】
前記ゲートコンタクト層は、前記ゲート層と同型の不純物を含んだ多結晶シリコンで形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ソースコンタクト層および前記ゲートコンタクト層上に形成された第２の絶縁層と、
前記第２の絶縁層に形成された第１のコンタクト領域においてソースコンタクト層と接続する第１の金属層と、
前記第２の絶縁層に形成された第２のコンタクト領域においてゲートコンタクト層と接続する第２の金属層とをさらに備えていることを特徴とする請求項１または２に記載の半導体装置。
【請求項１１】
半導体基板上に形成された半導体層に溝を形成する工程と、
前記溝の内壁面をゲート絶縁層で被覆する工程と、
前記溝にゲート電極に接続されるゲート層を埋め込む工程と、
前記溝の開口部を被覆するように第１の絶縁層を形成する工程と、
半導体層上に、前記溝を覆うようにソースコンタクト層を形成する工程と、
前記ソースコンタクト層に覆われた半導体層に、前記溝の両側に接するように第１の導電型の第１の導電層および第２の導電型の第２の導電層を形成する工程とを有し、
前記第１の導電層および前記第２の導電層を形成する工程では、前記第１の導電層と前記第２の導電層とを、前記溝の長手方向に隣接するように形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記溝の開口部に形成された第１の絶縁層をエッチングし、前記ゲート層の一部を露出させる工程と、
前記露出したゲート層上および前記半導体層上に形成された素子分離層上にゲートコンタクト層を形成する工程とをさらに有することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ソースコンタクト層および前記ゲートコンタクト層を形成する工程は、
半導体層上に多結晶シリコン層を形成し、当該多結晶シリコン層を選択的にエッチングすることによって前記ソースコンタクト層および前記ゲートコンタクト層を同時に形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型半導体素子を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
絶縁ゲート型ＦＥＴとして、例えば、シリコン酸化膜を絶縁膜として用いたＭＯＳ電界効果型トランジスタ（Metal Oxide Semiconductor Field Effect Transistor、以下ＭＯＳトランジスタ）が知られている。ＭＯＳトランジスタを半導体基板上に形成する際の構造を、縦型と横型との２種類に大きく分けることができる。また、縦型構造を、さらにプレーナ構造とトレンチ構造とに分けることができる。中でも、縦型のトレンチ構造を有するＭＯＳトランジスタは、高耐圧、大電流、低ＯＮ抵抗という特徴を有している。したがって、トレンチ構造を有するＭＯＳトランジスタは、大電流を流すことができる電源装置への応用に有用である。
【０００３】
（第１の従来例）
図２３（ａ）〜（ｈ）は、特許文献１に記載された第１の従来例であるＭＯＳトランジスタ２０の断面構造を示す断面図である。
【０００４】
図２３（ａ）に示すように、ＭＯＳトランジスタ２０は、単結晶シリコン基板（Ｎ＋型）２１を備え、単結晶シリコン基板（Ｎ＋型）２１上に、エピタキシャル層（Ｎ−型）２２を設けている。エピタキシャル層（Ｎ−型）２２中にトレンチ２８が形成され、その内壁面を、ゲート絶縁膜層２９が被覆している。トレンチ２８内に、Ｎ型不純物を含んだ多結晶シリコンを埋め込み、ゲート層３０を形成している。エピタキシャル層（Ｎ−型）２２上であって、トレンチ２８の両側に、ウェル拡散層（Ｐ−型）２３が設けられている。
【０００５】
図２３（ａ）〜（ｈ）において、「Ｎ＋」を表示した層は、Ｎ型の不純物濃度が高い層であり、「Ｎ−」を表示した層は、Ｎ型の不純物濃度が低い層を示す。同様に、「Ｐ＋」を表示した層は、Ｐ型の不純物濃度が高い層であり、「Ｐ−」を表示した層は、Ｐ型不純物濃度が低い層を示す。
【０００６】
ウェル拡散層（Ｐ−型）２３内におけるトレンチ２８の上部両側には、ソース拡散層（Ｎ＋型）２４が設けられている。ゲート層３０の上面をシリコン酸化膜２５（絶縁膜）が被覆している。ソース拡散層（Ｎ＋型）２４にはソース電極２６が接続されている。また、単結晶シリコン基板（Ｎ＋型）２１の裏面には、ドレイン電極２７が接続されている。
【０００７】
このＭＯＳトランジスタ２０によれば、多結晶シリコンであるゲート層３０に正電位を印加することによって、トレンチ２８の側面にチャネルが形成される。この結果、図２３（ａ）に矢印で示すように、ソース電極２６からドレイン電極２７に向かう経路で電子が移動し、ソース電極２６とドレイン電極２７との間に電流が流れる。
【０００８】
次に、図２３（ａ）に示すＭＯＳトランジスタ２０の製造方法について、図２３（ｂ）〜（ｈ）を参照して説明する。
【０００９】
図２３（ｂ）に示すように、単結晶シリコン基板（Ｎ＋型）２１上全面に、エピタキシャル成長法により、単結晶シリコンのエピタキシャル層（Ｎ−型）２２を形成し、続いて、写真製版技術、不純物イオン注入技術、不純物拡散技術等の公知の技術を用いて、ウェル拡散層（Ｐ−型）２３、ソース拡散層（Ｎ＋型）２４を形成する。以下、これらを半導体層３４と称する。この半導体層３４の表面にシリコン酸化膜３３を形成する。
【００１０】
次に、図２３（ｃ）に示すように、トレンチ２８の形成のためのマスクになるように、シリコン酸化膜３３を所定の形状に加工する。続いて、シリコン酸化膜３３をマスクとして、シリコンエッチング技術を用いて、半導体層３４中に、ソース拡散層（Ｎ＋型）２４とウェル拡散層（Ｐ−型）２３とを貫通し、単結晶シリコンのエピタキシャル層（Ｎ−型）２２中にまで至るトレンチ２８を形成する。
【００１１】
次に、図２３（ｄ）に示すように、トレンチ２８の内壁面にゲート絶縁膜層２９を形成する。そして、図２３（ｅ）に示すように、多結晶シリコン膜（Ｎ型）３０’を、ＣＶＤ技術を用いて、トレンチ２８内に埋め込まれるように堆積する。
【００１２】
次に、図２３（ｆ）に示すように、多結晶シリコン膜（Ｎ型）３０’を、その上面が半導体層３４の上面（すなわち、シリコン酸化膜３３の下面）とソース拡散層（Ｎ＋型）２４の下面との間に位置するまでエッチバックを行う。多結晶シリコン膜（Ｎ型）３０’の上面は、半導体層３４上面から０．２５〜０．５μｍ下に位置する。このようにして、多結晶シリコン膜（Ｎ型）３０’がゲート層３０に加工される。
【００１３】
次に、図２３（ｇ）に示すように、ゲート層３０の表面を酸化し、ゲート層３０上にシリコン酸化膜２５を形成する。シリコン酸化膜２５は半導体層３４の表面に設けられたシリコン酸化膜３３よりも厚く形成され、シリコン酸化膜２５の上面とシリコン酸化膜３３の上面とは、ほぼフラットになっている。このとき、ゲート層３０の上面は、半導体層３４の表面よりも下で、かつ、ソース拡散層（Ｎ＋型）２４の下面より上に位置させる必要がある。
【００１４】
次に、図２３（ｈ）に示すように、半導体層３４上に形成されたシリコン酸化膜３３を除去し、ウェル拡散層（Ｐ−型）２３、およびソース拡散層（Ｎ＋型）２４に接触するように、半導体層３４上に、ソース電極２６を形成する。一方、単結晶シリコン基板（Ｎ＋型）２１の裏面に、ドレイン電極２７を形成する。
【００１５】
このように、第１の従来例であるＭＯＳトランジスタ２０を製造する。
【００１６】
（第２の従来例）
図２４（ａ）〜（ｅ）は、特許文献１に記載された第２の従来例であるＭＯＳトランジスタ３５の断面構造を示す断面図である。
【００１７】
図２４（ａ）に示すＭＯＳトランジスタ３５は、多結晶シリコン（Ｎ型）からなるゲート層３０が半導体層３４の表面よりも上方に突出し、さらに、トレンチ２８の開口部よりも外側の横方向（トレンチ２８の幅方向）に張り出している点において、図２３（ａ）に示すＭＯＳトランジスタ２０と異なる。また、図２４（ａ）に示すＭＯＳトランジスタ３５は、隣り合うトレンチ２８の間においてソース電極２６に接続されるように形成されている。
【００１８】
図２４（ａ）に示すＭＯＳトランジスタ３５の製造方法について、図２４（ｂ）〜（ｅ）を参照して説明する。
【００１９】
図２４（ｂ）に示すように、ＭＯＳトランジスタ３５には、第１の従来例の図２３（ｂ）〜（ｅ）と同様の工程において、トレンチ２８、ゲート絶縁膜層２９、ゲート層３０が形成されている。また、図２４（ａ）〜（ｅ）において、「Ｎ＋」を表示した層は、Ｎ型の不純物濃度が高い層であり、「Ｎ−」を表示した層は、Ｎ型の不純物濃度が低い層を示す。さらに、「Ｐ−」を表示した層は、Ｐ型不純物濃度が低い層を示す。以下、図２３（ａ）〜（ｈ）に示す第１の従来例と異なる部分について説明する。
【００２０】
まず、図２４（ｂ）に示すように、写真製版技術等の公知の技術を用いて、多結晶シリコン膜（Ｎ型）をパターニングし、トレンチ２８の開口部よりも外側の横方向に張り出した断面Ｕ字型あるいは断面Ｔ字型のゲート層３０を形成する。
【００２１】
次に、図２４（ｃ）に示すように、層間絶縁膜層４１を形成する。そして、図２４（ｄ）に示すように、写真製版技術等の公知の技術を用いて、層間絶縁膜層４１をパターニングし、コンタクトパターンを形成する。
【００２２】
最後に、図２４（ｅ）に示すように、隣り合うトレンチ２８の間において、ウェル拡散層（Ｐ−型）２３、およびソース拡散層（Ｎ＋型）２４に接するように、半導体層３４上にソース電極２６を形成する。一方、半導体層３４の裏面にドレイン電極２７を形成する。
【００２３】
このように、第２の従来例であるＭＯＳトランジスタ３５を製造する。
【００２４】
（第３の従来例）
図２５は、特許文献３に記載された第３の従来例であるＭＯＳトランジスタ３７の断面構造を示す断面図である。
【００２５】
図２５に示すように、絶縁ゲート型半導体装置３６は、電力用絶縁型半導体素子として、ＭＯＳトランジスタ３７を備えているとともに、ＭＯＳトランジスタ３７を保護するための横型絶縁ゲート型半導体素子として、横型ＭＯＳＦＥＴ３８を備え、さらに、ＭＯＳトランジスタ３７を保護するための回路素子として、多結晶シリコンダイオード３９を備えており、これらの素子が、同一チップ上に形成されている。
【００２６】
絶縁ゲート型半導体装置３６のＭＯＳトランジスタ３７は、シリコン基板（Ｎ型）２１を備えている。シリコン基板（Ｎ型）２１上には、半導体層３４としてｎ型エピタキシャル層２２、ｐ型ウエル拡散層４０が形成されている。そしてこれら半導体層３４には、格子形状の溝としてのトレンチ２８が形成されている。
【００２７】
トレンチ２８内には、ゲート絶縁膜層２９を介して多結晶シリコン（Ｎ型）が埋め込まれ、ＭＯＳトランジスタ３７の第１の電極となるゲート層３０ａ、３０ｂを構成している。なお、ゲート層３０ａ、３０ｂは分離して描かれているが、トレンチ２８が格子形状なので、互いに接続されている。
【００２８】
ゲート層３０ａ上には、酸化膜２５を介して、ゲート電極３２が形成されている。ゲート電極３２は、酸化膜２５に形成されたコンタクト領域を通して、ゲート層３０ａに接続されている。また、ゲート層３０ｂ上には、酸化膜２５を介して、ＭＯＳトランジスタ３７の第３の電極となるソース電極２６が形成されている。そして、隣り合うトレンチ２８の間には、ｐ型ウェル拡散層４０、高濃度ウェル拡散層（Ｐ型）２３、ソース拡散層（Ｎ型）２４が形成され、ソース電極２６は、高濃度ウェル拡散層（Ｐ型）２３およびソース拡散層（Ｎ型）２４に接続されている。なお、ＭＯＳトランジスタ３７の第２の電極であるドレイン電極（図示せず）は、シリコン基板（Ｎ型）２１の裏面に形成されている。
【００２９】
図２５に示す絶縁ゲート型半導体装置３６の備えるＭＯＳトランジスタ３７の製造方法について以下に説明する。ＭＯＳトランジスタ３７には、第１の従来例の図２３（ａ）〜（ｈ）と同様に、トレンチ２８、ゲート絶縁膜層２９が形成されている。
【００３０】
ここで、トレンチ２８内に多結晶シリコン（Ｎ型）が埋め込まれ、かつ、半導体層３４面がほぼ平坦となるように、多結晶シリコン膜（Ｎ型）を堆積する。次に、多結晶シリコン膜（Ｎ型）のエッチングする領域を、フォトレジストを用いてパターンニングする。
【００３１】
そして、パターニングしたフォトレジストをマスクにして、エッチバックを行うことによって、ゲート電極３２のコンタクト領域として使用する多結晶シリコン膜（Ｎ型）をパターニングする。このゲート電極３２に接続されたゲート層３０ａは、ゲート層３０ｂと異なり、トレンチ２８の開口部より外側の半導体層３４表面に沿って横方向（横型ＭＯＳＦＥＴ３８側）に突出している。
【００３２】
次に、写真製版技術、不純物イオン注入技術、不純物拡散技術等の公知の技術を用いて、ウェル拡散層（Ｐ型）２３、ソース拡散層（Ｎ型）２４を形成する。次に、半導体層３４上に酸化膜２５を堆積する。そして堆積した酸化膜２５を選択的にエッチングし、ゲート電極３２およびソース電極２６のコンタクト領域の形成を行うとともに、形成したそれぞれのコンタクト領域にゲート電極３２およびソース電極２６を形成する。
【００３３】
このように、第３の従来例であるトレンチ型ＭＯＳＦＥＴを製造する。
【特許文献１】特開平０８−２３０９２（１９９６年１月２３日公開）
【特許文献２】特開２００３−３２４１９７（２００３年１１月１４日公開）
【特許文献３】特開２０００−９１３４４（２０００年３月３１日公開）
【発明の開示】
【発明が解決しようとする課題】
【００３４】
トレンチ構造を有するＭＯＳトランジスタのサイズは、単位素子サイズ（セルピッチ）によって決定する。このため、ＭＯＳトランジスタを小型化するためには、セルピッチを縮小する必要がある。一方で、セルピッチは、トレンチの大きさ（特に幅）とコンタクト領域の大きさ（例えば隣り合うトレンチ間の間隔）によって制限される。
【００３５】
上述した従来例のＭＯＳトランジスタは、その小型化を図る場合に、以下の問題点を有している。
【００３６】
図２３（ａ）に示す第１の従来例のＭＯＳトランジスタにおいては、トレンチ２８のサイズを縮小したとき、ゲート電極のコンタクト径（線幅）が小さくなる。このため、ゲート電極のコンタクト部形成時には、精密な位置あわせ精度が要求されることになる。したがって、そのような位置あわせ精度を考慮しなければならないので、それによってトレンチ２８の微細化に限界が生じる。その結果、トレンチ２８の大きさを縮小することができず、セルピッチ、さらにＭＯＳトランジスタの小型化を実現することができない。
【００３７】
また、図２４（ａ）に示す第２の従来例のＭＯＳトランジスタにおいては、ゲート層３０がトレンチ２８の開口部よりも外側に突出して、横方向に張り出している。このため、セルピッチが拡大し、ＭＯＳトランジスタの小型化の妨げとなる。また、図２４（ａ）に示す第２の従来例のＭＯＳトランジスタにおいては、隣り合う２つのトレンチ２８の間において、半導体層３４はソース電極２６に接続されるため、隣り合うトレンチ間の間隔を縮小するときに、ソース電極２６のコンタクト部の大きさを考慮する必要がある。したがって、隣り合うトレンチ２８間の間隔を十分に縮小し得ず、ＭＯＳトランジスタの小型化の妨げとなる。
【００３８】
さらに、図２５に示す第３の従来例のＭＯＳトランジスタにおいては、ゲート層３０ａを、トレンチ２８の開口部より外側の半導体層３４表面に沿って横方向に突出させることによって、ゲート電極３２と接続されるゲートコンタクト部を形成している。また、酸化膜２５を選択的にエッチングし、ソースコンタクト部を形成している。このため、それぞれのコンタクト部を形成するために、精密な位置あわせ精度が要求される。また、隣り合うトレンチ２８同士の間に、ソースコンタクト部を形成するための設計マージンを確保する必要があり、セルピッチの縮小の妨げとなる。
【００３９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、セルピッチを縮小することにより、より小型な半導体装置を提供することである。さらに、精密な位置あわせ精度が不要な半導体装置の製造方法を提供することである。より具体的には、従来の加工装置や加工技術を用いて、容易にセルピッチを縮小し、チップ面積の縮小または高集積化を可能とする半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００４０】
本発明に係る半導体装置は、上記課題を解決するために、
半導体基板上に形成された半導体層に形成された溝と、
前記溝の内壁面を被覆するゲート絶縁層と、
前記溝に埋め込まれ、ゲート電極に接続されるゲート層と、
前記溝の開口部を被覆するように形成された第１の絶縁層と、
前記溝の両側に、前記溝に接するように形成された第１の導電型の第１の導電層と、
前記溝の両側に、前記溝に接するように形成された第２の導電型の第２の導電層と、
前記溝、前記第１の導電層および前記第２の導電層上を被覆するように形成され、ソース電極に接続されるソースコンタクト層とを備え、
前記第１の導電層と第２の導電層とは、前記溝の長手方向に隣接していることを特徴としている。
【００４１】
前記の構成によれば、半導体基板上に形成された半導体層には溝が形成されている。この溝の内壁面は、ゲート絶縁層によって被覆されている。また、溝の内部には、ゲート絶縁層を介してゲート層が埋め込まれている。さらに、溝の開口部には第１の絶縁層が形成されている。
【００４２】
溝の両側には、溝に接するように第１の導電型の第１の導電層および第２の導電型の第２の導電層が形成されている。このとき、第１の導電層と第２の導電層とは、溝の長手方向に沿って隣接している。
【００４３】
溝およびその両側に形成された第１の導電層ならびに第２の導電層上には、ソースコンタクト層が形成されている。ソースコンタクト層は、溝、第１の導電層および第２の導電層上を被覆するように形成されている。このとき、溝とソースコンタクト層との間は、第１の絶縁膜で絶縁されている。
【００４４】
このように、第１の導電層と第２の導電層とを、溝の長手方向に沿って隣接するように形成し、溝に埋め込まれたゲート層との絶縁を確保した状態で、第１の導電層および第２の導電層上を被覆するようにソースコンタクト層を形成しているため、ソースコンタクト層の形成領域を溝の長手方向に沿って確保することができる。すなわち、ソースコンタクト層の形成領域は、溝の幅方向のサイズによって制約を受けることがない。
【００４５】
したがって、溝の幅方向にセルピッチを縮小したときでも、ソースコンタクト層の形成領域を十分に確保することができる。この結果、セルピッチを縮小した、小型な半導体装置を提供することができるという効果を奏する。
【００４６】
また、第１の導電層および第２の導電層上を被覆するようにソースコンタクト層を形成するだけで、ソースコンタクト部を形成することができるので、ソースコンタクト部を形成するための精密な位置あわせ精度が要求されないという効果を併せて奏する。
【００４７】
また、本発明に係る半導体装置は、さらに
前記ゲート層に接し、かつ前記半導体層上に素子分離層を介して形成されたゲートコンタクト層をさらに備え、前記ゲート層は、ゲートコンタクト層を介して前記ゲート電極に接続されていることが好ましい。
【００４８】
前記の構成によれば、ゲート層上にゲートコンタクト層が形成されている。また、半導体層上にもゲートコンタクト層が形成されている。このとき、ゲート層上のゲートコンタクト層と半導体層上のゲートコンタクト層は連続した１つの層で形成されている。そして、半導体層とゲートコンタクト層との間には、素子分離層が形成されているため、半導体層とゲートコンタクト層とは電気的に絶縁されている。
【００４９】
このように、ゲート層上および半導体層上を覆うようにゲートコンタクト層を形成するため、ゲート層の大きさによってゲートコンタクト層の大きさは制限されない。すなわち、ゲートコンタクト層の形成領域が、ゲート層上から素子分離層上に伸長されていることによって、ゲート層の大きさが縮小しても、ゲートコンタクト層の形成領域を確保することができる。このため、ゲートコンタクト層の形成領域を考慮することなく、ゲート層の大きさを縮小することが可能となり、セルピッチを縮小することができるという効果を奏する。
【００５０】
また、前記溝の側壁の少なくとも一部は前記素子分離層に接していることが好ましい。
【００５１】
前記の構成によれば、溝の側壁の一部が素子分離層に接していることによって、溝に埋め込まれたゲート層と、半導体層に形成された他の層とを十分に絶縁することができる。これにより、半導体装置の性能を向上させることができる。
【００５２】
また、前記半導体基板は、Ｎ型またはＰ型の不純物を含んだ単結晶シリコンで形成されていることが好ましい。
【００５３】
また、前記半導体層は、前記半導体基板上にエピタキシャル層を有しており、当該エピタキシャル層の導電型は、Ｎ型またはＰ型であることが好ましい。
【００５４】
また、前記第１の導電層は、第１の導電型としてＮ型またはＰ型の不純物を含んでいることが好ましい。
【００５５】
また、前記第２の導電層は、第１の導電型とは異なるＮ型またはＰ型の不純物を含んでいることが好ましい。
【００５６】
また、前記ゲート層は、Ｎ型またはＰ型の不純物を含んだ多結晶シリコンで形成されていることが好ましい。
【００５７】
また、前記ゲートコンタクト層は、前記ゲート層と同型の不純物を含んだ多結晶シリコンで形成されていることが好ましい。
【００５８】
また、本発明に係る半導体装置は、さらに
前記ソースコンタクト層および前記ゲートコンタクト層上に形成された第２の絶縁層と、
前記第２の絶縁層に形成された第１のコンタクト領域においてソースコンタクト層と接続する第１の金属層と、
前記第２の絶縁層に形成された第２のコンタクト領域においてゲートコンタクト層と接続する第２の金属層とを備えていることが好ましい。
【００５９】
前記の構成によれば、Ｎ型の不純物を含む第１の導電層とＰ型の不純物を含む第２の導電層とを溝の長手方向に沿って隣接するように形成することによって、ソースコンタクト層の形成領域を確保しているため、より小型のＮチャネル型ＭＯＳＦＥＴを提供することができる。また、Ｐ型の不純物を含む第１の導電層とＮ型の不純物を含む第２の導電層とを備えたＰチャネル型ＭＯＳＦＥＴにおいても、上記Ｎチャネル型ＭＯＳＦＥＴと同様の効果を奏する。
【００６０】
本発明に係る半導体装置の製造方法は、上記課題を解決するために、
半導体基板上に形成された半導体層に溝を形成する工程と、
前記溝の内壁面をゲート絶縁層で被覆する工程と、
前記溝にゲート電極に接続されるゲート層を埋め込む工程と、
前記溝の開口部を被覆するように第１の絶縁層を形成する工程と、
半導体層上に、前記溝を被覆するようにソースコンタクト層を形成する工程と、
前記ソースコンタクト層に覆われた半導体層に、前記溝の両側に接するように第１の導電型の第１の導電層および第２の導電型の第２の導電層を形成する工程とを有し、
前記第１の導電層および前記第２の導電層を形成する工程では、前記第１の導電層と前記第２の導電層とを、前記溝の長手方向に隣接するように形成することを特徴としている。
【００６１】
前記の構成によれば、溝が形成された半導体層を被覆するようにソースコンタクト層を形成する。そして、ソースコンタクト層に覆われた半導体層に、例えばイオン注入法などにより、第１の導電層および第２の導電層を形成する。このとき、第１の導電層と第２の導電層とを、溝の両側に接するように、かつ溝の長手方向に隣接するように形成する。
【００６２】
このため、セルピッチを縮小したときでも、ソースコンタクト層を形成するための設計マージンが不要である。その結果、容易にソースコンタクト領域を形成することができるとともに、セルピッチを縮小することができるので、小型な半導体装置を容易に製造することができるという効果を奏する。
【００６３】
また、本発明に係る半導体装置の製造方法は、さらに
前記溝の開口部に形成された第１の絶縁層をエッチングし、前記ゲート層の一部を露出させる工程と、
前記露出したゲート層上および前記半導体層上に形成された素子分離層上にゲートコンタクト層を形成する工程とを有することが好ましい。
【００６４】
前記の構成によれば、第１の絶縁層をエッチングすることによって、一部露出したゲート層上にゲートコンタクト層を形成する。また、ゲートコンタクト層を、半導体層上にも形成する。このとき、ゲート層上のゲートコンタクト層と半導体層上のゲートコンタクト層は連続した１つの層で形成する。そして、半導体層とゲートコンタクト層との間に、素子分離層を形成することによって、この２つの層の間を電気的に分離する。
【００６５】
このように、ゲートコンタクト層を形成するため、ゲート層の大きさによってゲートコンタクト層の大きさは制限されない。このため、ゲートコンタクト層の形成領域を考慮することなく、ゲート層の大きさを縮小することが可能となり、セルピッチを縮小することができるという効果を奏する。また、ゲートコンタクト層を形成するために、精密な位置あわせ精度の必要がないという効果を奏する。
【００６６】
また、前記ソースコンタクト層および前記ゲートコンタクト層を形成する工程は、
半導体層上に多結晶シリコン層を形成し、当該多結晶シリコン層を選択的にエッチングすることによって前記ソースコンタクト層および前記ゲートコンタクト層を同時に形成することが好ましい。
【００６７】
前記の構成によれば、溝が形成された半導体層全体を覆うように多結晶シリコン層を形成する。この多結晶シリコン層をエッチングすることによって、溝の開口部に形成された第１の絶縁層および半導体層上を覆い、これらの層に接するソースコンタクト層を形成する。同様に、多結晶シリコン層をエッチングすることによって、ゲート層および素子分離層上を覆い、これらの層に接するゲートコンタクト層を形成する。
【００６８】
このように、一つの多結晶シリコン層をエッチングすることによって、ソースコンタクト層およびゲートコンタクト層を同時に形成するため、半導体装置の製造工程を減らすことができるという効果を奏する。
【発明の効果】
【００６９】
本発明に係る半導体装置は、以上のように、半導体層に形成した溝の長手方向に沿って隣接するように形成された第１の導電層および第２の導電層を備え、さらに、溝、第１の導電層および第２の導電層上を被覆するように形成されたソースコンタクト層を備えていることを特徴としている。
【００７０】
これにより、溝の幅方向にセルピッチを縮小したときでも、ソースコンタクト層の形成領域を十分に確保することができるため、半導体装置を小型化することが可能となる。
【発明を実施するための最良の形態】
【００７１】
本発明の実施の一形態について、図１ないし図１９に基づいて説明すれば以下の通りである。
【００７２】
（ＭＯＳトランジスタ１の構成）
以下に、本発明に係るＭＯＳトランジスタ（半導体装置）１の構成について図１に基づいて説明する。図１は、本実施形態のＭＯＳトランジスタ１の概略斜視図である。
【００７３】
図１に示すように、ＭＯＳトランジスタ１は、単結晶シリコン基板（半導体基板）２、エピタキシャル層３、素子分離層６、ウェル拡散層７、トレンチ（溝）１０、ゲート絶縁層１１、ゲート層１２、シリコン酸化膜層（第１の絶縁層）１３、ソースコンタクト層１４ａ、１４ｂ、ゲートコンタクト層１４ｃ、ソース拡散層１５ａ（第１の導電層）を備えている。また、ＭＯＳトランジスタ１は、ソース拡散層１５ａに隣接するウェルコンタクト層１５ｂ（第２の導電層）（図７（ａ）参照）を備え、ソース拡散層１５ａとウェルコンタクト層１５ｂとは、トレンチ１０の長手方向、換言すればゲート層１２の長手方向に沿って隣接して形成されている。
【００７４】
上記単結晶シリコン基板２、エピタキシャル層３およびウェル拡散層７は、半導体層１９を構成している。
【００７５】
なお、図１ないし図１９（ａ）〜（ｆ）において、Ｐ型不純物を含む層には「Ｐ」を、Ｎ型不純物を含む層には「Ｎ」を表示している。また、「Ｐ」を表示した層よりも高濃度のＰ型不純物を含む層には「Ｐ＋」を表示している。
【００７６】
また、図１に示すように、トレンチ１０の長手方向をＸ方向とし、Ｘ方向に垂直かつトレンチ１０の幅方向をＹ方向とし、Ｘ方向およびＹ方向に垂直な方向、すなわちトレンチ１０の深さ方向をＺ方向とする。
【００７７】
本実施形態にかかるＭＯＳトランジスタ１の構成について、より具体的に説明すれば、以下のとおりである。
【００７８】
図１に示すように、単結晶シリコン基板２上には、エピタキシャル層３が形成されている。単結晶シリコン基板２は、Ｐ型不純物を含み、その導電型がＰ型である。エピタキシャル層３は、Ｐ型の不純物を含み、その導電型はＰ型であるが、Ｐ型不純物の含有濃度は単結晶シリコン基板２よりも低い。エピタキシャル層３中には、ウェル拡散層７が形成されている。ウェル拡散層７は、Ｎ型の不純物を含み、その導電型はＮ型である。
【００７９】
さらに、ウェル拡散層７中には、ソース拡散層１５ａおよびウェルコンタクト層１５ｂ（図７（ａ））が形成されている。ソース拡散層１５ａは、Ｐ型の不純物を含み、その導電型はＰ型である。また、ウェルコンタクト層１５ｂは、ウェル拡散層７と同じ導電型で構成されている。本実施形態においてウェルコンタクト層１５ｂは、ウェル拡散層７とおなじＮ型の不純物を含み、その導電型はＮ型である。エピタキシャル層３のトレンチ１０、ウェル拡散層７、ソース拡散層１５ａおよびウェルコンタクト層１５ｂが形成されていない領域上には、素子分離層６が形成されている。
【００８０】
また、ＭＯＳトランジスタ１は、ソース拡散層１５ａおよびウェルコンタクト層１５ｂを貫通し、エピタキシャル層３に達する深さで形成されたトレンチ１０を備えている。トレンチ１０は、図１に示す矢印Ｘ方向に伸長する長辺を有する溝形状に形成されている。また、トレンチ１０の内壁面は、ゲート絶縁層１１で被覆されている。さらにトレンチ１０の内部は、Ｎ型の不純物を含む多結晶シリコンで形成されるゲート層１２が埋め込まれている。トレンチ１０の矢印Ｘ方向の側壁の一つが、素子分離層６に達するように形成され、かつトレンチ１０の内壁面は、ゲート絶縁層１１で覆われているので、トレンチ１０の内部に埋め込まれたゲート層１２と、エピタキシャル層３、ウェル拡散層７、ソース拡散層１５ａおよびウェルコンタクト層１５ｂとは、電気的に絶縁されている。
【００８１】
トレンチ１０の内部に埋め込まれたゲート層１２の上面は、ウェル拡散層７の上面よりも高く、かつソース拡散層１５ａの上面よりも低く形成されている。トレンチ１０の開口部には、シリコン酸化膜層１３が形成されている。このシリコン酸化膜層１３は、トレンチ１０の開口部を塞ぐように、ゲート絶縁層１１およびゲート層１２上に形成されている。
【００８２】
さらに、ＭＯＳトランジスタ１は、ソースコンタクト部を形成するソースコンタクト層１４ａ、１４ｂ、およびゲートコンタクト部を形成するゲートコンタクト層１４ｃを備えている。ソースコンタクト層１４ａ、１４ｂは、図７（ａ）にも示すように、シリコン酸化膜層１３で覆われたトレンチ１０、ソース拡散層１５ａおよびウェルコンタクト層１５ｂ上を覆うように形成されている。また、ゲートコンタクト層１４ｃは、トレンチ１０に埋め込まれたゲート層１２の一部に接し、かつエピタキシャル層３上に形成された素子分離層６上を覆うように形成されている。
【００８３】
後で詳述するように、ゲート層１２上に、ゲート層１２と電気的に接続されたゲートコンタクト層１４ｃが形成され、半導体層１９上にもゲートコンタクト層１４ｃが形成されている。このとき、ゲート層１２上のゲートコンタクト層１４ｃと半導体層１９上のゲートコンタクト層１４ｃは、連続した１つの層で形成されている。そして、半導体層１９とゲートコンタクト層１４ｃとの間には、素子分離層６が形成されているため、半導体層１９とゲートコンタクト層１４ｃとは電気的に絶縁されている。
【００８４】
このように、ゲート層１２上および半導体層１９上を覆うようにゲートコンタクト層１４ｃを形成するため、ゲート層１２の大きさによってゲートコンタクト層１４ｃの大きさは制限されない。すなわち、ゲートコンタクト部をソースコンタクト部から離間させるとともに、ゲートコンタクト層１４ｃの形成領域が、ゲート層１２上から素子分離層６上に伸長されていることによって、ゲート層１２の大きさが縮小しても、ゲートコンタクト層１４ｃの形成領域を確保することができる。このため、ゲートコンタクト層１４ｃの形成領域を考慮することなく、ゲート層１２の大きさを縮小することが可能となり、セルピッチを縮小することができるという効果を奏する。
【００８５】
また、ゲート層１２は、後述するように、エッチバックによってトレンチ１０内に埋め込まれているので、図２４・２５に示す従来例のように、トレンチの開口部から外にゲート層が張り出していない。この点も、トレンチ１０の幅方向（Ｙ方向）にセルピッチを縮小することに寄与している。また、図２５示す従来例においては、トレンチ２８内にゲート層３０ａを形成する場合に、レジストマスクを用いてゲート層３０ａの形成領域をパターン化し、さらにエッチングを行っている。このため高い加工精度が要求される上に、設計マージンを確保する必要があり、セルピッチの縮小の妨げとなっていた。一方で、本実施形態においては、エッチバックによってトレンチ１０内にゲート層１２を埋め込むため、高い加工精度は要求されない。その結果、設計マージンを確保する必要がなく、セルピッチの縮小、すなわちＭＯＳトランジスタ１のサイズを縮小することができるという効果を奏する。
【００８６】
（ソースコンタクト層１４ａ、１４ｂおよびゲートコンタクト層１４ｃの構成）
本実施形態のＭＯＳトランジスタ１が備えるソースコンタクト層１４ａ、１４ｂおよびゲートコンタクト層１４ｃの構成について、図２〜８に基づいてさらに詳述する。図２は、図１の矢印Ｚ方向（上面）からみたＭＯＳトランジスタ１の外略平面図であり、図３〜８は、ＭＯＳトランジスタ１の断面図である。
【００８７】
図２に示すように、ソースコンタクト層１４ａとソースコンタクト層１４ｂとは、トレンチ１０の長手方向に隣接して形成されている。また、ソースコンタクト層１４ａ、１４ｂとゲートコンタクト層１４ｃとは、トレンチ１０の長手方向に隣り合うように形成されているが、ソースコンタクト層１４ａ、１４ｂとゲートコンタクト層１４ｃとは、いずれの領域においても接しておらず、電気的にも接続されていない。
【００８８】
図３は、図２のＡ−Ａ’における矢視断面図である。図３に示すように、ソースコンタクト層１４ａは、ソース拡散層１５ａおよびトレンチ１０上のシリコン酸化膜層１３を覆うように形成されている。このように、ソースコンタクト層１４ａは、ソース拡散層１５ａと接している一方、トレンチ１０の内部に埋め込まれたゲート層１２とは、シリコン酸化膜層１３を介することによって、電気的に絶縁されている。
【００８９】
図４は、図２のＢ−Ｂ’における矢視断面図である。図４に示すように、ソースコンタクト層１４ｂは、ウェルコンタクト層１５ｂおよびトレンチ１０上のシリコン酸化膜層１３を覆うように形成されている。このように、ソースコンタクト層１４ｂは、ウェルコンタクト層１５ｂと接している一方、トレンチ１０の内部に埋め込まれたゲート層１２とは、シリコン酸化膜層１３を介することによって、電気的に絶縁されている。
【００９０】
図５は、図２のＣ−Ｃ’における矢視断面図であり、図６は、図２のＤ−Ｄ’における矢視断面図である。図５に示すように、ゲートコンタクト層１４ｃは、素子分離層６およびトレンチ１０を覆うように形成されている。当該断面において、ゲートコンタクト層１４ｃは、トレンチ１０の内部に埋め込まれたゲート層１２と接している。また図５および図６に示すように、ゲートコンタクト層１４ｃとエピタキシャル層３との間には素子分離層６が形成されているため、ゲートコンタクト層１４ｃとエピタキシャル層３とはいずれの断面においても電気的に絶縁されている。
【００９１】
図７（ａ）は、図２のＥ−Ｅ’における矢視断面図、図７（ｂ）は、図７（ａ）に示す領域Ａの拡大図である。図７（ａ）に示すように、ウェル拡散層７中に形成されたソース拡散層１５ａとウェルコンタクト層１５ｂとは、ウェル拡散層７の長手方向（トレンチ１０の長手方向）に沿って隣接している。そして、既に説明したとおり、ソース拡散層１５ａ上にはソースコンタクト層１４ａが形成され、ウェルコンタクト層１５ｂ上にはソースコンタクト層１４ｂが形成されている。
【００９２】
このようにソース拡散層１５ａおよびウェルコンタクト層１５ｂが形成されていることによって、ソースコンタクト層１４ａ、１４ｂの形成領域をウェル拡散層７の長手方向（トレンチ１０の長手方向）に確保することができる。したがって、ソースコンタクト層１４ａ、１４ｂの形成領域に制限されることなく、トレンチ１０の幅方向（図１の矢印Ｙ方向）のセルピッチを縮小することが可能であり、ＭＯＳトランジスタ１の小型化を実現し得る。
【００９３】
なお図７（ｂ）は、図７（ａ）に示す素子分離層６のウェル拡散層７側のエッジ形状を示す拡大図である。図７（ｂ）に示すように、素子分離層６のウェル拡散層７側のエッジ形状は、いわゆるバーズビーク形状となる。このような素子分離層６のエッジ形状については、本発明のＭＯＳトランジスタ１の製造方法の説明において後述する。
【００９４】
図８は、図２のＦ−Ｆ’における矢視断面図である。図８に示すように、トレンチ１０上に形成されたシリコン酸化膜層１３のうち、ソースコンタクト層１４ａ、１４ｂと接していない領域の一部は切り欠かれている。このシリコン酸化膜層１３が切り欠かれた領域において、ゲートコンタクト層１４ｃはゲート層１２に接し、かつ素子分離層６を覆うように形成されている。ここで、トレンチ１０は、図７（ａ）（ｂ）に示す素子分離層６の形成領域に入りこむように、すなわち、素子分離層６のバーズビーク形状のエッジ部分よりも、さらに素子分離層６側に位置するように形成されている。このゲートコンタクト層１４ｃは、ゲート層１２と同様に、Ｎ型の不純物を含む多結晶シリコンで形成されている。また、ゲートコンタクト層１４ｃとエピタキシャル層３との間は素子分離層６により分離されているため、ゲートコンタクト層１４ｃとエピタキシャル層３とは、電気的に絶縁されている。
【００９５】
このように、ゲートコンタクト層１４ｃの形成領域が、ゲート層１２上から素子分離層６まで伸長されていることによって、ゲート層１２が埋め込まれたトレンチ１０の大きさ（特に幅）を適宜変更しても、ゲートコンタクト層１４ｃの形成領域を十分に確保することができる。したがって、ゲートコンタクト層１４ｃの形成領域に制限されることなく、トレンチ１０を縮小することが可能であり、ＭＯＳトランジスタ１の小型化を実現し得る。
【００９６】
（ＭＯＳトランジスタ１の製造方法）
本発明にかかるＭＯＳトランジスタ１の製造方法について、図９（ａ）（ｂ）ないし図１９（ａ）〜（ｆ）に基づいて説明する。図９（ａ）は、図１の矢印Ｘ方向からみたＭＯＳトランジスタ１をＹ−Ｚ切断面によって示す断面図、図９（ｂ）は、図１の矢印Ｙ方向からみたＭＯＳトランジスタ１をＸ−Ｚ切断面によって示す断面図である。
【００９７】
図９（ａ）（ｂ）に示すように、ＭＯＳトランジスタ１は、単結晶シリコン基板２、エピタキシャル層３、素子分離層６、ウェル拡散層７、トレンチ１０、ゲート絶縁層１１、ゲート層１２、シリコン酸化膜層１３、ソースコンタクト層１４ａ、１４ｂ、ゲートコンタクト層１４ｃ、ソース拡散層１５ａ、ウェルコンタクト層１５ｂ（図７（ａ））を備えており、さらに層間絶縁層（第２の絶縁層）１６、ソース電極（第１の金属層）１７ａ、ゲート電極（第２の金属層）１７ｂ、およびドレイン電極１８を備えている。
【００９８】
図９（ａ）に示すように、ソース電極１７ａはソースコンタクト層１４ａに接続されている。また、ソースコンタクト層１４ａおよびソースコンタクト層１４ｂは、図７（ａ）および図８に示す通り、一連のパターン化された多結晶シリコン膜に、Ｐ型不純物とＮ型不純物を打ち分けることにより形成される。このため、ソース電極１７ａは、ソースコンタクト層１４ｂにも接続されている。ソースコンタクト層１４ａ、１４ｂとソース電極１７ａとの間には、層間絶縁層１６が形成されており、ソースコンタクト層１４ａ、１４ｂとソース電極１７ａとの接点以外は、この層間絶縁層１６によって分離、絶縁されている。
【００９９】
図９（ｂ）に示すように、ゲート電極１７ｂはゲートコンタクト層１４ｃに接続されている。ここで、ソースコンタクト層１４ａ、１４ｂに接続されるソース電極１７ａと、ゲートコンタクト層１４ｃに接続されるゲート電極１７ｂとは分離しており、いずれの断面においても接していない。このゲートコンタクト層１４ｃに接続されるゲート電極１７ｂを介して、ゲート層１２に負電位を印加することにより、図９（ａ）に示すトレンチ１０の側面にチャネルが形成される。このチャネルを、矢印方向に沿ってキャリアが移動することによって、ソース電極１７ａとドレイン電極１８との間に電流が流れる。
【０１００】
以下に、図９（ａ）（ｂ）に示すＭＯＳトランジスタ１の製造工程について、図１０（ａ）〜（ｄ）ないし図１９（ａ）〜（ｆ）に基づいて説明する。なお、本実施形態のＭＯＳトランジスタ１の製造工程において、形成する種々の膜および層は、化学気相成長法（ＣＶＤ法）、熱酸化法等の従来の成膜技術を用いて形成する。また、これらの膜および層のエッチングには、ドライエッチング、ウェットエッチング、フォトエッチング等の従来のエッチング技術を用いる。
【０１０１】
（第１の製造工程）
図１０（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第１の製造工程を示す図である。図１０（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１０（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１０（ｃ）は、図１０（ａ）を上面からみた部分平面図であり、図１０（ｄ）は、図１０（ｂ）を上面からみた平面図である。
【０１０２】
なお、図１０（ａ）（ｃ）は、ソースコンタクト部付近を示し、図１０（ｂ）（ｄ）は、ゲートコンタクト部付近を示している。
【０１０３】
第１の製造工程において、まず、図１０（ａ）〜（ｄ）に示すように、単結晶シリコン基板２上にエピタキシャル層３を形成する。ここで、単結晶シリコン基板２は、Ｐ型の不純物を含み、かつその抵抗率（比抵抗）が例えば０．００５〜０．０１Ω・ｃｍであり、エピタキシャル層３は、単結晶シリコン基板２よりもＰ型不純物の含有濃度が低い。
【０１０４】
次に、エピタキシャル層３上に第１のシリコン酸化膜４を、例えば膜厚が１０ｎｍ〜５０ｎｍになるように堆積する。この第１のシリコン酸化膜４は、後述する第６の製造工程においてシリコン酸化膜層１３を形成するときのマスクとして使用する。さらに、第１のシリコン酸化膜４上に、第１のシリコン窒化膜５を、例えば膜厚が１００ｎｍ〜３００ｎｍになるように堆積する（図１０（ａ）（ｃ））。さらに、第１のシリコン窒化膜５を選択的にエッチングすることによって、続く第２の製造工程において素子分離層６を形成する領域をパターン化する（図１０（ｂ）（ｄ））。このように第１のシリコン窒化膜５をエッチングすることによって、第１のシリコン酸化膜４の一部を露出させる。
【０１０５】
（第２の製造工程）
図１１（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第２の製造工程を示す図である。図１１（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１１（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１１（ｃ）は、図１１（ａ）を上面からみた部分平面図であり、図１１（ｄ）は、図１１（ｂ）を上面からみた平面図である。
【０１０６】
なお、図１１（ａ）（ｃ）は、ソースコンタクト部付近を示し、図１１（ｂ）（ｄ）は、ゲートコンタクト部付近を示している。
【０１０７】
第２の製造工程において、まず、図１１（ａ）〜（ｄ）に示すように、第１の製造工程においてパターン化した領域（図１１（ａ）（ｃ））に、素子分離層６を例えば層厚が２００ｎｍ〜１１００ｎｍになるように堆積する。素子分離層６を形成した後、第1のシリコン窒化膜５をウェットエッチングにより除去する（図１１（ｂ）（ｄ））。ここで、素子分離層６を形成するとき、図１０（ｂ）に示す第１のシリコン窒化膜５の下側に存在するシリコン基板（図１０（ｂ）においては第１のシリコン酸化膜４およびエピタキシャル層３）の一部も酸化される。これにより、素子分離膜６は、第１のシリコン酸化膜４に入り込むように形成され、この酸化膜に入り込んだ領域は、いわゆるバーズビーク形状を有する。なお図７（ａ）および図１１（ｂ）においては、当該エッジ部のバーズビークの形状を簡略化して示している。
【０１０８】
次に、エピタキシャル層３に、Ｎ型不純物をイオン注入することによってウェル拡散層７を形成する（図１１（ａ）（ｂ））。このとき、イオン注入には、例えばリン（３１Ｐ＋）を用いて、イオンエネルギー８０ｋｅＶ〜３６０ｋｅＶで１．０Ｅ＋１２〜１．０Ｅ＋１４／ｃｍ２程度注入する。このようにイオン注入を行うことによって、ウェル拡散層７を、例えば表面不純物濃度が５×１０１６〜７×１０１７（ａｔｏｍｓ／ｃｍ３）、深さが１〜５μｍになるように形成する。本製造工程において形成した単結晶シリコン基板２、エピタキシャル層３およびウェル拡散層７から、半導体層１９は構成される。
【０１０９】
（第３の製造工程）
図１２（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第３の製造工程を示す図である。図１２（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１２（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１２（ｃ）は、図１２（ａ）を上面からみた部分平面図であり、図１２（ｄ）は、図１２（ｂ）を上面からみた平面図である。
【０１１０】
なお、図１２（ａ）（ｃ）は、ソースコンタクト部付近を示し、図１２（ｂ）（ｄ）は、ゲートコンタクト部付近を示している。
【０１１１】
第３の製造工程において、まず、図１２（ａ）〜（ｄ）に示すように、第１のシリコン酸化膜４および素子分離層６上に、第２のシリコン窒化膜８を、例えば膜厚が１００ｎｍ〜３００ｎｍになるように堆積する。この第２のシリコン窒化膜８は、後述する第６の製造工程においてシリコン酸化膜層１３を形成するときのマスクとして使用する。さらに、第２のシリコン窒化膜８上に、ＣＶＤ酸化膜９を、例えば膜厚が１００ｎｍ〜４００ｎｍになるように堆積する。このＣＶＤ酸化膜９は、続く第４の製造工程においてトレンチ１０を形成するときのマスクとして使用するため、トレンチ１０の形成に適した膜厚になるように堆積すればよい。次に、第１のシリコン酸化膜４、素子分離層６、第２のシリコン窒化膜８およびＣＶＤ酸化膜９をエッチングすることによって、続く第４の製造工程においてトレンチ１０を形成する領域をパターン化する。
【０１１２】
（第４の製造工程）
図１３（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第４の製造工程を示す図である。図１３（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１３（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１３（ｃ）は、図１３（ａ）を上面からみた部分平面図であり、図１３（ｄ）は、図１３（ｂ）を上面からみた平面図である。
【０１１３】
なお、図１３（ａ）（ｃ）は、ソースコンタクト部付近を示し、図１３（ｂ）（ｄ）は、ゲートコンタクト部付近を示している。
【０１１４】
第４の製造工程において、まず、図１３（ａ）〜（ｄ）に示すように、前記第３の製造工程においてパターン化した第１のシリコン酸化膜４、素子分離層６、第２のシリコン窒化膜８およびＣＶＤ酸化膜９をマスクとして、半導体層１９をエッチングすることによって、トレンチ１０を形成する。このとき、トレンチ１０は、ウェル拡散層７を貫通し、エピタキシャル層３に達する深さであり、例えば深さが半導体層１９の上面から１．２μｍ〜１０．０μｍになるように形成する。トレンチ１０の深さは、所望する電気特性に応じて適宜変更可能である。
【０１１５】
また、トレンチ１０を、矢印Ｘ方向に伸長する長辺を有する溝形状に形成する。このとき、トレンチ１０の側壁の一部が、図１１（ｄ）に示す第１のシリコン酸化膜４と素子分離層６との境界線よりも素子分離層６側に位置するように、トレンチ１０を形成する（図１３（ｄ））。このようにトレンチ１０を形成することによって、後述する第５の製造工程において形成するゲート層１２と、半導体層１９を構成する各層とを電気的に絶縁することができる。さらに、後述する第９の製造工程において、ゲートコンタクト層１４ｃを、ゲート層１２に接し、かつ素子分離層６を覆うように形成することができるため、ゲートコンタクト層１４ｃと、半導体層１９を構成する各層とを電気的に絶縁することができる。
【０１１６】
（第５の製造工程）
図１４（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第５の製造工程を示す図である。図１４（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１４（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１４（ｃ）は、図１４（ａ）を上面からみた平面図であり、図１４（ｄ）は、図１４（ｂ）を上面からみた平面図である。
【０１１７】
なお、図１４（ａ）（ｃ）は、ソースコンタクト部付近を示し、図１４（ｂ）（ｄ）は、ゲートコンタクト部付近を示している。
【０１１８】
第５の製造工程において、まず、図１４（ａ）〜（ｄ）に示すように、前記第４の製造工程において形成したトレンチ１０の内壁面をシリコン酸化膜で被覆することによって、ゲート絶縁層１１を形成する。このとき内壁面を被覆するシリコン酸化膜の膜厚が、例えば５０ｎｍ〜１００ｎｍになるように形成する。このとき、ゲート絶縁層１１は、半導体層（図１４（ｂ）においてはエピタキシャル層３）の一部を酸化し、半導体層１９側に侵食するように形成される。このため、図１４（ｂ）に示すように、ゲート絶縁層１１の上面が素子分離層６の下面に接するように、すなわち、ゲート絶縁層１１が素子分離層６の下側に形成される。さらに、Ｎ型不純物を含んだ多結晶シリコンを、トレンチ１０内に埋め込むように堆積する。このとき、多結晶シリコンの層厚が、例えば１００ｎｍ〜１０００ｎｍになるように堆積する。堆積する多結晶シリコンの層厚は、トレンチ１０の大きさ（特に幅）に応じて、適宜変更する。
【０１１９】
次に、多結晶シリコン層をエッチバックして、ゲート層１２を形成する。エッチバック量は、堆積する多結晶シリコン層の層厚により異なる。ただし、後述する第６の製造工程において形成するシリコン酸化膜層１３と、第９の製造工程において形成するソースコンタクト層１４ａ及び１４ｂとの絶縁を適切に行うために、トレンチ１０内に堆積させる多結晶シリコンの上面は、ウェル拡散層７の上面から、第２のシリコン窒化膜８の下面までの範囲に位置するように制御する必要がある。また多結晶シリコンの上面、すなわちゲート層１２の上面を、上述した位置になるようにエッチバックした結果、ゲートコンタクト部付近では、ゲート層１２の上面が素子分離層６の下面から上面の範囲に位置することになる（図１４（ｂ））。
【０１２０】
このとき、例えばトレンチ１０内に堆積させる多結晶シリコンの上面が上述した範囲よりも高い場合、すなわちゲート層１２の上面が第２のシリコン窒化膜８の下面よりも上に位置する場合、後述する第６の製造工程において形成されるシリコン酸化膜層１３は縦（深さ）方向にのみ成長することになる。これは、ゲート層１２の側壁部分が第２のシリコン窒化膜８に覆われていることにより、ゲート層１２の幅方向（横方向）に成長させることができないからである。
【０１２１】
したがって、第２のシリコン窒化膜８の上面付近にゲート層１２の上面が位置するとき、後述する第９の製造工程において形成されるソースコンタクト層１４ａ、１４ｂと、ゲート層１２との間を十分に絶縁するために、シリコン酸化膜層１３の層厚をさらに厚くする必要がある。なぜならば、シリコン酸化膜層１３の層厚が薄いと、後述する第７の製造工程において第２のシリコン窒化膜８をエッチングするときに、ゲート層１２の側面を露出させてしまう恐れがあり、これによりソースコンタクト層１４ａ、１４ｂとゲート層１２との間を十分に絶縁することが困難になるからである。
【０１２２】
しかしながら、シリコン酸化膜層１３の層厚を厚くすると、後述する第８の製造工程においてシリコン酸化膜層１３と併せて、素子分離膜６の一部をエッチングすることによって、ゲートコンタクト層１４ｃの形成領域をパターン化するときに、エッチング加工が困難となる。すなわち、シリコン酸化膜層１３が横方向へ成長していないにも関わらず、シリコン酸化膜の膜厚にエッチングマージンを加味した量のエッチング量が必要となる。これによりトレンチ１０の側壁に形成されたゲート絶縁層１１、および素子分離膜６を過剰なエッチングにより除去してしまうという問題が生じる。
【０１２３】
このため、ゲート層１２の上面が、第２のシリコン窒化膜８の下面よりも下側に位置するようにエッチバックする必要がある。
【０１２４】
一方で、トレンチ１０内に堆積させる多結晶シリコンの上面が上述した範囲よりも低いとき、すなわちゲート層１２の上面がウェル拡散層７の上面よりも下に位置するとき、後述する第６の製造工程において形成されるシリコン酸化膜層１３は、縦（深さ）方向のみではなく、横方向（トレンチ１０から外側）にも成長する。
【０１２５】
したがって、シリコン酸化膜層１３を形成するとき、隣り合うトレンチ１０間に存在する半導体層１９のうち、トレンチ１０により近いところに形成されるシリコン酸化膜層１３の層厚が厚くなる一方で、トレンチ１０からより離れたところに形成されるシリコン酸化膜層１３の層厚は薄くなる。このため、後述する第７の製造工程において正確にエッチングすることが困難になる。
【０１２６】
そして、半導体層１９上に成長したシリコン酸化膜層１３を除去するとき、エッチング量が多くなると、第９の製造工程において形成されるソースコンタクト層１４ａ、１４ｂが、直接ゲート層１２に接し、十分に絶縁できなくなる恐れがある。また、エッチング量が少なくなると、ソースコンタクト層１４ａ、１４ｂと半導体層１９とが接する領域が、トレンチ１０から離れることによって、抵抗成分が大きくなり、製造されるＭＯＳトランジスタ１の特性に影響を与えることになる。さらに、シリコン酸化膜層１３の層厚を薄くしたとき、後述する第９の製造工程において形成されるソースコンタクト層１４ａ、１４ｂと、ゲート層１２とを十分に絶縁することができないという問題が生じる。
【０１２７】
このため、ゲート層１２の上面が、ウェル拡散層７の上面よりも上側に位置するようにエッチバックする必要がある。
（第６の製造工程）
図１５（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第６の製造工程を示す図である。図１５（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１５（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１５（ｃ）は、図１５（ａ）を上面からみた部分平面図であり、図１５（ｄ）は、図１５（ｂ）を上面からみた平面図である。
【０１２８】
なお、図１５（ａ）（ｃ）は、ソースコンタクト部付近を示し、図１５（ｂ）（ｄ）は、ゲートコンタクト部付近を示している。
【０１２９】
第６の製造工程において、まず、図１５（ａ）〜（ｄ）に示すように、第２のシリコン窒化膜８上のＣＶＤ酸化膜９をエッチバックした後、トレンチ１０内に形成したゲート層１２上に、熱酸化法を用いて選択的にシリコン酸化膜を堆積することによって、シリコン酸化膜層１３を形成する。シリコン酸化膜層１３は、ゲート層１２と、後述する第９の製造工程において形成するソースコンタクト層１４ａ、１４ｂとを絶縁するのに十分な層厚になるように形成する必要がある。このため、シリコン酸化膜層１３の層厚が例えば２００ｎｍ〜１０００ｎｍになるように形成する。
【０１３０】
（第７の製造工程）
図１６（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第７の製造工程を示す図である。図１６（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１６（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１６（ｃ）は、図１６（ａ）を上面からみた部分平面図であり、図１６（ｄ）は、図１６（ｂ）を上面からみた平面図である。
【０１３１】
なお、図１６（ａ）（ｃ）は、ソースコンタクト部付近を示し、図１６（ｂ）（ｄ）は、ゲートコンタクト部付近を示している。
【０１３２】
第７の製造工程において、まず、図１６（ａ）〜（ｄ）に示すように、第２のシリコン窒化膜８をウェットエッチングにより除去する。さらに、ウェル拡散層７上の第１のシリコン酸化膜４をエッチングする。このとき、例えば第１のシリコン酸化膜４上にフォトレジストパターンを形成し、このフォトレジストパターンをエッチングマスクとして用いて、種々のエッチング技術（ドライエッチングまたはウェットエッチング、あるいはドライエッチングおよびウェットエッチングの併用）により、第１のシリコン酸化膜４を選択的に除去する。
【０１３３】
（第８の製造工程）
図１７（ａ）〜（ｅ）は、ＭＯＳトランジスタ１の第８の製造工程を示す図である。図１７（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１７（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１７（ｃ）は、図１７（ａ）を上面からみた部分平面図であり、図１７（ｄ）は、図１７（ｂ）を上面からみた平面図である。さらに、図１７（ｅ）は、図１７（ｄ）のＧ−Ｇ’における矢視断面図である。
【０１３４】
なお、図１７（ａ）（ｃ）は、ソースコンタクト部付近を示し、図１７（ｂ）（ｄ）（ｅ）は、ゲートコンタクト部付近を示している。
【０１３５】
第８の製造工程において、まず、図１７（ｂ）（ｄ）に示すように、ゲート層１２上のシリコン酸化膜層１３をエッチングする。このシリコン酸化膜層１３を選択的に除去した領域において、トレンチ１０内部のゲート層１２が一部露出した状態になる。図１７（ａ）〜（ｅ）に示すように、シリコン酸化膜層１３をエッチングするときに、シリコン酸化膜層１３のみを選択的に除去するには、高度な加工精度が要求されるため、エピタキシャル層３上に形成された素子分離層６の一部も含めてエッチングを行い、ゲート層１２の一部を露出させる。
【０１３６】
次に、図２０（ａ）〜（ｄ）に基づいて第８の製造工程をさらに詳細に説明する。図２０（ａ）〜（ｃ）は、第８の製造工程において図１７（ｅ）に示す断面図の構成に至る過程を示し、図２０（ｄ）は、続く第９の製造工程において図１８（ｈ）に示す断面図のように、ゲートコンタクト層１４ｃが形成された状態を示している。
【０１３７】
図２０（ａ）に示すように、第７の製造工程の終了時に、エピタキシャル層３およびゲート絶縁層１１上には素子分離層６が形成されており、ゲート層１２上にはシリコン酸化膜層１３が形成されている。次に、図２０（ｂ）に示すように、素子分離層６上にフォトレジストパターン４２を形成する。このフォトレジストパターン４２をエッチングマスクとして用いてエッチングすることによって、ゲートコンタクト層１４ｃの形成領域をパターン化する。
【０１３８】
これにより、図２０（ｃ）に示すように、シリコン酸化膜層１３と共に、素子分離層６の一部も合わせて除去する。このように、シリコン酸化膜層１３を除去し、ゲート層１２を露出させるときに、シリコン酸化膜層１３と素子分離層６の一部とを併せてエッチングするため、加工が容易となる。そして、後述する第９の製造工程において、図２０（ｄ）に示すように、エッチングにより形成したパターン上にゲートコンタクト層１４ｃを形成する。その後、フォトレジストパターン４２を剥離し、ゲートコンタクト層１４ｃのパターンニングが完了する。
【０１３９】
ここで、上述した図２０（ｃ）において、シリコン酸化膜層１３および素子分離層６の一部を除去するときに、エッチングが正常に行われないと、製造されるＭＯＳトランジスタ１が正常に作動しない可能性がある。
【０１４０】
例えば図２１（ａ）に示すように、エッチングが過剰に行われたとき、隣り合うゲート層１２同士の間の素子分離層６、およびゲート絶縁層１１の一部が取り除かれ、ゲート層１２の側面の一部が露出する。そして、この過剰なエッチングによりパターン化された領域に、図２１（ｂ）に示すようにゲートコンタクト層１４ｃを形成すると、ゲートコンタクト層１４ｃは直接エピタキシャル層３に接することになり、両素子間を絶縁することができず、導通してしまう。
【０１４１】
一方で、図２２（ａ）に示すように、エッチングが不足したとき、ゲート層１２上にシリコン酸化膜層１３が残存する。そして、このエッチングによりパターン化された領域に、図２２（ｂ）に示すようにゲートコンタクト層１４ｃを形成すると、ゲートコンタクト層１４ｃとゲート層１２との間は、残存するシリコン酸化膜層１３により絶縁され、導通しない。
【０１４２】
このため、エッチング量を適切に設計する必要がある。そして、エッチング不良による不具合を防ぐために、第２の製造工程において形成する素子分離層６の層厚は、第６の製造工程において形成するシリコン酸化膜層１３の層厚よりも厚いことが好ましい。
【０１４３】
（第９の製造工程）
図１８（ａ）〜（ｆ）は、ＭＯＳトランジスタ１の第９の製造工程を示す図である。図１８（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１８（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１８（ｃ）は、図１８（ａ）を上面からみた部分平面図であり、図１８（ｄ）は、図１８（ｂ）を上面からみた平面図である。さらに、図１８（ｅ）は、図１における矢印Ｘ方向に垂直な他のＹ−Ｚ切断面の断面図であり、図１８（ｆ）は、図１８（ｄ）のＨ−Ｈ’における矢視断面図である。
【０１４４】
第９の製造工程において、まず、ソースコンタクト部およびゲートコンタクト部の区別をすることなく、ウェル拡散層７、シリコン酸化膜層１３および素子分離層６上に多結晶シリコン膜を一括して堆積する。このとき、前記第８の製造工程において、シリコン酸化膜層１３の一部を除去し、ゲート層１２が露出した領域上にも、多結晶シリコン膜を堆積する。次に、図１８（ａ）〜（ｆ）に示すように、堆積した多結晶シリコン膜をエッチングすることによって、ソースコンタクト層１４ａ、１４ｂ（図１・７参照）およびゲートコンタクト層１４ｃを形成するためのパターン化を同時に行う。
【０１４５】
そして、このパターン化された多結晶シリコン膜のうち、ウェル拡散層７に接する領域の一部にＰ型不純物をイオン注入することによってソースコンタクト層１４ａを形成し、多結晶シリコン膜のウェル拡散層７に接する他の領域にＮ型不純物をイオン注入することによって、ソースコンタクト層１４ｂ（図１８（ｅ））を形成する。トレンチ１０上を覆うようにソースコンタクト層１４ａ、１４ｂは形成されるが、ソースコンタクト層１４ａ、１４ｂとゲート層１２とは、シリコン酸化膜層１３によって電気的に絶縁されている。また、多結晶シリコン膜のうち、ゲート層１２に接し、かつ素子分離層６に接する領域にＮ型不純物をイオン注入することによって、導電型がＮ型のゲートコンタクト層１４ｃ（図１８（ｂ）（ｄ）（ｆ））を形成する。
【０１４６】
このとき、ソースコンタクト層１４ａには、Ｐ型不純物として、例えばフッ化硼素（ＢＦ２）を、イオンエネルギー３０ｋｅＶ〜８０ｋｅＶで１．０Ｅ＋１３〜１．０Ｅ＋１６／ｃｍ２程度注入する。また、ソースコンタクト層１４ｂおよびゲートコンタクト層１４ｃには、Ｎ型不純物として、例えばヒ素（Ａｓ）を、イオンエネルギー３０ｋｅＶ〜８０ｋｅＶで１．０Ｅ＋１３〜１．０Ｅ＋１６／ｃｍ２程度注入する。
【０１４７】
イオン注入後に、これらの層を熱処理（８５０℃〜９５０℃）し、ソースコンタクト層１４ａ中に注入したＢＦ２をウェル拡散層７に拡散させることによって、ソース拡散層１５ａを形成する（図１８（ａ））。これと同時に、ソースコンタクト層１４ｂ中に注入したＡｓはウェル拡散層７に拡散され、ウェルコンタクト層１５ｂが形成される（図１８（ｅ））。このとき、ソース拡散層１５ａおよびウェルコンタクト層１５ｂの深さが、例えば０．２μｍ〜０．５μｍになるように形成する。
【０１４８】
このように、ソース拡散層１５ａとウェルコンタクト層１５ｂとを、トレンチ１０の幅方向ではなく、トレンチ１０の長手方向に隣接して形成しているので、ソースコンタクト層１４ａ、１４ｂの形成領域をトレンチ１０の長手方向に確保することができる。これにより、トレンチ１０の幅方向（図１の矢印Ｙ方向）のセルピッチを縮小したときでも、ソースコンタクト層１４ａ、１４ｂの形成領域を十分に確保できる。この結果、ソースコンタクト層１４ａ、１４ｂの形成領域に制限されることなく、トレンチ１０の幅方向のセルピッチを縮小することが可能であり、ＭＯＳトランジスタ１の小型化を実現し得る。
【０１４９】
また、多結晶シリコン膜で形成したゲートコンタクト層１４ｃは、Ａｓの注入により、その導電型がＮ型となり、ゲート層１２の導電型と同型となる。ゲートコンタクト層１４ｃを、上述した第８の製造工程において露出させたゲート層１２に接し、かつ素子分離層６上を覆うように形成しているため、ゲートコンタクト層１４ｃの形成領域をトレンチ１０上から素子分離層６上まで伸長させることができる。このため、ゲート層１２が埋め込まれたトレンチ１０の大きさ（特に幅）を適宜変更しても、ゲートコンタクト層１４ｃの形成領域を十分に確保することができる。したがって、ゲートコンタクト層１４ｃの形成領域に制限されることなく、トレンチ１０を縮小することが可能であり、ＭＯＳトランジスタ１の小型化を実現し得る。
【０１５０】
（第１０の製造工程）
図１９（ａ）〜（ｆ）は、ＭＯＳトランジスタ１の第１０の製造工程を示す図である。図１９（ａ）は、図１における矢印Ｘ方向に垂直なＹ−Ｚ切断面の断面図であり、図１９（ｂ）は、図１における矢印Ｙ方向に垂直なＸ−Ｚ切断面の断面図である。また、図１９（ｃ）は、図１９（ａ）を上面からみた部分平面図であり、図１９（ｄ）は、図１９（ｂ）を上面からみた平面図である。さらに、図１９（ｅ）は、図１９（ｄ）のＩ−Ｉ’における矢視断面図であり、図１９（ｆ）は、図１９（ｄ）のＪ−Ｊ’における矢視断面図である。
【０１５１】
なお、図１９（ａ）（ｃ）は、ソースコンタクト部付近を示し、図１９（ｂ）（ｄ）は、ゲートコンタクト部付近を示している。
【０１５２】
第１０の製造工程において、まず、図１９（ａ）〜（ｆ）に示すように、素子分離層６、シリコン酸化膜層１３、ソースコンタクト層１４ａ、１４ｂ、ゲートコンタクト層１４ｃ上に、層間絶縁層１６を、例えばその層厚が３００ｎｍ〜１０００ｎｍになるように形成する。その後、図１９（ｃ）〜（ｆ）に示すように、ソース電極１７ａのコンタクト領域１７ａ１およびゲート電極１７ｂのコンタクト領域１７ｂ１を、層間絶縁層１６上にパターン化する。パターン化した層間絶縁層１６上に、金属薄膜として例えばＡｌ−Ｓｉ膜を、スパッタリング法を用いて堆積する。堆積した金属薄膜を、エッチングすることによってソース電極１７ａおよびゲート電極１７ｂを形成する。
【０１５３】
この結果、図１９（ａ）に示すように、ソース電極１７ａとソースコンタクト層１４ａとは接点１７ａ’において接している。また、ソース電極１７ａとソースコンタクト層１４ｂとは別の断面（図示せず）において接している。さらに、図１９（ｂ）に示すように、ゲート電極１７ｂとゲートコンタクト層１４ｃとは接点１７ｂ’において接している。なお、図１９（ｃ）（ｄ）に示す接点１７ａ’、１７ｂ’は、説明の便宜上破線で示したに過ぎず、本実施形態において、ＭＯＳトランジスタ１の上面からこれらの接点１７ａ’、１７ｂ’をみることはできない。
【０１５４】
最後に、単結晶シリコン基板２の裏面（エピタキシャル層３が形成されていない面）にドレイン電極１８を形成する。
【０１５５】
以上のように、本発明に係るＭＯＳトランジスタ１を製造する。上述した本発明のＭＯＳトランジスタ１は、従来の加工装置および加工技術を用いて製造しても、そのセルピッチを、例えば従来の５０％程度にまで縮小することが可能である。その理由を以下に示す。
【０１５６】
デザインルール０．５μｍの世代において、トレンチ構造を有するＭＯＳトランジスタのセルピッチは約３μｍであることが一般的である。このとき、トレンチの幅は約０．８μｍ〜１μｍ、隣り合うトレンチ同士の間隔は約２μｍである。
【０１５７】
一方で本発明に係るＭＯＳトランジスタ１は、ゲートコンタクト層１４ｃの形成領域による制限されることがないため、トレンチ１０の幅をデザインルールの最小値まで縮小することが可能である。このため、ＭＯＳトランジスタ１の製造後に、シリコン酸化によってトレンチ１０の幅が拡がることを考慮しても、トレンチ１０の幅を約０．７μｍに縮小することができる。
【０１５８】
また、本発明のＭＯＳトランジスタ１においては、ソースコンタクト層１４ａ、１４ｂの形成領域をトレンチ１０の長手方向に確保している。このため、ソースコンタクト層１４ａ、１４ｂの形成領域による制限されることなく、隣り合うトレンチ１０同士の間隔を縮小することができる。
【０１５９】
さらに、一つの多結晶シリコン膜をエッチングすることによって、ソースコンタクト層１４ａ、１４ｂおよびゲートコンタクト層１４ｃを同時に形成している。これにより、ソースコンタクト部およびゲートコンタクト部を容易に形成することができる。
【０１６０】
なお、例えば図３に示すように、本発明に係るＭＯＳトランジスタ１において、トレンチ１０上に形成したシリコン酸化膜層１３は、その両端がトレンチ１０から約０．２μｍ外側に突き出している。さらに、ソース拡散領域に直接ソース電極をコンタクトさせる従来のＭＯＳトランジスタと同等の電流値となるように本発明に係るＭＯＳトランジスタ１を構成した場合、隣り合うトレンチ１０同士の間において、ソースコンタクト層１４ａとソース拡散層１５ａとが接する領域の幅（図１の矢印Ｙ方向の長さ）は約０．５μｍである。このように、隣り合うトレンチ同士の間隔は約０．９μｍである。ＭＯＳトランジスタ１のセルピッチは、トレンチ１０の幅および隣り合うトレンチ同士の間隔の和により表され、本発明に係るＭＯＳトランジスタ１のセルピッチは、約１．６μｍである。
【０１６１】
このように、本発明に係るＭＯＳトランジスタ１およびその製造方法によれば、従来のＭＯＳトランジスタ（セルピッチ約３μｍ）に比して、そのセルピッチを約５０％縮小することが可能である。
【０１６２】
なお、本実施形態において、ＭＯＳトランジスタ１はＰチャネル型であるが、Ｎチャネル型の構成であっても同様の効果を奏する。
【０１６３】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１６４】
（他の構成）
なお本発明を、以下のように表現することも可能である。
【０１６５】
（第１の構成）
単結晶シリコン基板上にエピタキシャル層を形成する工程と、
第１のシリコン酸化膜と第１のシリコン窒化膜を形成して、公知のフォトエッチング技術を用いて、第１のシリコン窒化膜をエッチングして、素子分離領域を形成する工程と
エピタキシャル層の表面に不純物イオン注入、拡散を行い、ウェル拡散層を形成する工程と、
第２のシリコン窒化膜、ＣＶＤ酸化膜をマスクにしてトレンチを形成する工程と、
トレンチの内壁面にゲート酸化膜を形成する工程と、
トレンチの内部を多結晶シリコン膜で埋め込む工程と、シリコン酸化膜で前記多結晶シリコン膜の表面を覆う工程と、
第２の多結晶シリコン膜を形成して、高濃度の不純物イオン注入、拡散を行う工程と、
層間絶縁膜及びメタル配線を形成する工程を含む半導体装置の製造方法。
【０１６６】
（第２の構成）
前記単結晶シリコン基板に含まれる不純物は、Ｎ型またはＰ型である第１の構成に記載の半導体装置の製造方法。
【０１６７】
（第３の構成）
前記エピタキシャル層はＮ型またはＰ型である第１の構成に記載の半導体装置の製造方法。
【０１６８】
（第４の構成）
前記ウェル拡散層はＮ型またはＰ型である第１の構成に記載の半導体装置の製造方法。
【０１６９】
（第５の構成）
前記トレンチの内部に埋め込む多結晶シリコン膜は、Ｎ型またはＰ型である第１の構成に記載の半導体装置の製造方法。
【０１７０】
（第６の構成）
前記トレンチ部の両端あるいは片端等、その一部は、前記の第２のシリコン酸化膜領域にかかる第１の構成に記載の半導体装置の製造方法。
【０１７１】
（第７の構成）
トレンチ内壁面の上部のゲート酸化膜に接する高濃度の不純物層は、トランジスタのソース領域及び、ウェル拡散層の電位を制御する拡散領域として機能する第１の構成に記載の半導体装置の製造方法。
【０１７２】
（第８の構成）
シリコン基板上の第１のシリコン酸化膜と、トレンチ上の絶縁膜（第４のシリコン酸化膜）を選択的にエッチングした後、第２の多結晶シリコン膜が形成され、ソース部とゲート電極の引き出しが同時になされる第１の構成に記載の半導体装置の製造方法。
【０１７３】
（第９の構成）
第２の多結晶シリコン膜が選択的にエッチングされ、ゲート電極に接触する第２の多結晶シリコンの一部がフィールド酸化膜上に形成され、ゲートコンタクト領域をなす第１の構成に記載の半導体装置の製造方法。
【産業上の利用可能性】
【０１７４】
本発明は、半導体装置の及びその製造方法に関し、特に大電流を流す事ができる電源装置への応用に適したトレンチ構造を有するＭＯＳトランジスタ及びその製造方法に関するものである。
【図面の簡単な説明】
【０１７５】
【図１】本発明に係るＭＯＳトランジスタ１を示す概略斜視図である。
【図２】図１の矢印Ｚ方向からみたＭＯＳトランジスタ１の概略平面図である。
【図３】図２のＡ−Ａ’における矢視断面図である。
【図４】図２のＢ−Ｂ’における矢視断面図である。
【図５】図２のＣ−Ｃ’における矢視断面図である。
【図６】図２のＤ−Ｄ’における矢視断面図である。
【図７】（ａ）は、図２のＥ−Ｅ’における矢視断面図であり、（ｂ）は、図７（ａ）に示す領域Ａの拡大図である。
【図８】図２のＦ−Ｆ’における矢視断面図である。
【図９】（ａ）は、図１の矢印Ｘ方向からみたＭＯＳトランジスタ１を示す断面図、（ｂ）は、図１の矢印Ｙ方向からみたＭＯＳトランジスタ１を示す断面図である。
【図１０】（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第１の製造工程を示す図である。
【図１１】（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第２の製造工程を示す図である。
【図１２】（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第３の製造工程を示す図である。
【図１３】（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第４の製造工程を示す図である。
【図１４】（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第５の製造工程を示す図である。
【図１５】（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第６の製造工程を示す図である。
【図１６】（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第７の製造工程を示す図である。
【図１７】（ａ）〜（ｅ）は、ＭＯＳトランジスタ１の第８の製造工程を示す図である。
【図１８】（ａ）〜（ｆ）は、ＭＯＳトランジスタ１の第９の製造工程を示す図である。
【図１９】（ａ）〜（ｆ）は、ＭＯＳトランジスタ１の第１０の製造工程を示す図である。
【図２０】（ａ）〜（ｄ）は、ＭＯＳトランジスタ１の第８の製造工程をさらに詳細に説明する図である。
【図２１】（ａ）（ｂ）は、ＭＯＳトランジスタ１の第８の製造工程において過剰エッチングした場合を説明する図である。
【図２２】（ａ）（ｂ）は、ＭＯＳトランジスタ１の第８の製造工程においてエッチングが不足した場合を説明する図である。
【図２３】（ａ）〜（ｈ）は、第１の従来例であるトレンチ型ＭＯＳＦＥＴの断面構造を示す断面図である。
【図２４】（ａ）〜（ｅ）は第２の従来例であるトレンチ型ＭＯＳＦＥＴの断面構造を示す断面図である。
【図２５】第３の従来例であるトレンチ型ＭＯＳＦＥＴの断面構造を示す断面図である。
【符号の説明】
【０１７６】
１            ＭＯＳトランジスタ（半導体装置）
２            単結晶シリコン基板（半導体基板）
３            エピタキシャル層
６            素子分離層
７            ウェル拡散層
１０            トレンチ（溝）
１１            ゲート絶縁層
１２            ゲート層
１３            シリコン酸化膜層（第１の絶縁層）
１４ａ、１４ｂ  ソースコンタクト層
１４ｃ          ゲートコンタクト層
１５ａ          ソース拡散層（第１の導電層）
１５ｂ          ウェルコンタクト層（第２の導電層）
１６            層間絶縁層（第２の絶縁層）
１７ａ          ソース電極（第１の金属層）
１７ｂ          ゲート電極（第２の金属層）
１９            半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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