(57)【要約】【課題】  帰還抵抗を用いない新規の増幅回路を備えた検出装置、ジャイロセンサ及び電子機器を提供すること。【解決手段】  振動子１０からの正相及び逆相の出力信号が入力される第１，第２の電荷−電圧変換回路１００Ａ，１００Ｂの各々は、演算増幅器ＯＰＡ、第１，第２のアナログスイッチ１１０，１２０、演算増幅器ＯＰＡの帰還経路に設けられた第１のキャパシタＣ１と、第１，第２のアナログスイッチを制御するスイッチ制御回路１６０を有する。スイッチ制御回路１６０は、第１，第２の電荷−電圧変換回路の各々を、サンプリングモード、ホールドモード、キャリブレーションモードに順次切り換える。【選択図】      図６
2008122122.tif 000002
【特許請求の範囲】
【請求項１】
駆動振動モードの固有共振周波数にて振動子の駆動素子を励振させる駆動回路と、
前記振動子の検出素子からの出力信号を受け、所望信号を検出する検出回路と、
を有する検出装置において、
前記検出回路は前記検出素子からの出力信号を増幅する増幅回路を含み、
前記増幅回路は、
前記振動子からの正相の前記出力信号が入力される第１の電荷−電圧変換回路と、
前記振動子からの逆相の前記出力信号が入力される第２の電荷−電圧変換回路と、
を含み、
前記第１，第２の電荷−電圧変換回路の各々は、
反転入力端子、非反転入力端子及び出力端子を備え、前記非反転端子が基準電圧ノードに接続された演算増幅器と、
前記出力信号が入力される入力ノードと前記反転入力端子との間に設けられた第１のアナログスイッチと、
前記出力端子と前記反転入力端子との間の第１の帰還経路途中に設けられた第１のキャパシタと、
前記第１の帰還経路に並列な第２の帰還経路途中に設けられた第２のアナログスイッチと、
前記第１，第２のアナログスイッチを制御するスイッチ制御回路と、
を有し、
前記スイッチ制御回路は、前記第１，第２の電荷−電圧変換回路の各々を、前記第１のアナログスイッチにより前記入力ノードと前記反転入力端子とをショートさせ、かつ、前記第２のアナログスイッチにより前記第２の帰還経路をオープンとする第１のモードと、前記第１のアナログスイッチにより前記入力ノードと前記反転入力端子との間をオープンとし、かつ、前記第２のアナログスイッチにより前記第２の帰還経路をオープンとする第２のモードと、前記第１のアナログスイッチにより前記反転入力端子を前記基準電圧ノードに接続し、かつ、前記第２のアナログスイッチにより第２の帰還経路をショートさせる第３のモードとに、順番に設定することを特徴とする検出装置。
【請求項２】
請求項１において、
前記スイッチ制御回路は、前記第２のモード時に、前記第１のアナログスイッチにより前記反転入力端子を前記基準電圧ノードに接続することを特徴とする検出装置。
【請求項３】
請求項１または２において、
前記スイッチ制御回路は、前記駆動振動モードの固有共振周波数の一周期に相当する期間内に、前記第１〜第３のモードを設定することを特徴とする検出装置。
【請求項４】
請求項３において、
前記スイッチ制御回路は、前記駆動振動モードの固有共振周波数の半周期に相当する期間にて前記第１のモードに設定し、前記半周期に続く（１／４）周期に相当する期間にて前記第２のモードに設定し、残りの（１／４）周期に相当する期間にて前記第３のモードを設定することを特徴とする検出装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記振動子からの前記出力信号には、前記駆動振動モードの固有共振周波数の不要信号が含まれ、
前記第１のモードから前記第２のモードへの切換え時期は、前記第１のモード時に前記第１のキャパシタに蓄積されてサンプリングされる前記不要信号の電圧レベルが最小となり、かつ、前記所望信号の電圧レベルが最大となる時期に設定されていることを特徴とする検出装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１のアナログスイッチと前記反転入力端子とを結ぶ入力線に前記第１のキャパシタの一端が接続される第１接続ノードが、前記第２のアナログスイッチが前記入力線に接続される第２接続ノードよりも、前記第１のアナログスイッチ側に位置しており、
前記第１，第２接続ノード間に第２のキャパシタが接続されていることを特徴とする検出装置。
【請求項７】
請求項１乃至６のいずれにおいて、
前記駆動回路は、
前記振動子の前記駆動素子からの信号である電流を電圧に変換する電流−電圧変換回路と、
前記電流−電圧変換回路からの信号を２値化する第１の２値化回路と、
前記振動子の前記駆動素子からの信号である電荷を電圧に変換する電荷−電圧変換回路と、
前記電荷−電圧変換回路からの信号を２値化する第２の２値化回路と、
を含み、
前記電流−電圧変換回路及び前記電荷−電圧変換回路は、互いに異なるカットオフ周波数を有するローパスフィルタの周波数特性を有し、前記電流−電圧変換回路では前記カットオフ周波数が前記駆動振動モードでの固有共振周波数よりも大きく設定され、前記電荷−電圧変換回路では前記カットオフ周波数が前記駆動振動モードでの固有共振周波数よりも小さく設定されて、前記電流−電圧変換回路及び前記電荷−電圧変換回路からの各出力信号間に実質的にπ／２の位相差が形成され、
前記スイッチ制御回路は、前記第１，第２の２値化回路からの出力に基づいて前記第１，第２のアナログスイッチを制御するクロック信号を生成するクロック生成回路であることを特徴とする検出装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記検出回路には、前記第１，第２の電荷−電圧変換回路からの出力信号が入力されるアナログ−デジタル変換回路が設けられ、前記アナログデジタル変換回路は、前記第１，第２の電荷−電圧変換回路からの各出力信号のうち、前記第２のモードでの電圧をサンプリングしてデジタル信号に変換することを特徴とする検出装置。
【請求項９】
請求項１乃至８のいずれかに記載の検出装置と、
前記振動子と、
を含むことを特徴とするジャイロセンサ。
【請求項１０】
請求項９に記載のジャイロセンサと、
前記ジャイロセンサにより検出された角速度情報に基づいて処理を行う処理部と、
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出装置、ジャイロセンサ及び電子機器に関する。
【背景技術】
【０００２】
デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム等の電子機器には、外的な要因で変化する物理量を検出するためのジャイロセンサ（物理量トランスデューサ）が組み込まれている。このようなジャイロセンサは、角速度等の物理量を検出し、いわゆる手振れ補正、姿勢制御、ＧＰＳ自律航法などに用いられる。
【０００３】
近年、ジャイロセンサの軽量小型化と共に高い検出精度も要求され、ジャイロセンサの１つとして圧電型の振動ジャイロセンサが注目されている。そのなかでも、圧電材料として水晶が用いられる水晶圧電振動ジャイロセンサは、多くの装置への組み込み向けに最適なセンサとして期待が寄せられている。この振動ジャイロセンサでは、回転によって発生するコリオリ力に対応した物理量を検出している（特許文献１）。
【０００４】
このような振動ジャイロセンサでは、振動子の軽量小型化に伴い、振動子からの出力信号（出力電流）は非常に微弱な信号になっている。従って、このような微弱な出力信号に基づき所望信号（コリオリ力等の物理量に応じた信号）を検出する検出装置には、無歪み・低ノイズで、且つできるだけ大きなゲインで所望信号を検出できる性能が要求される。
【０００５】
ここで、振動子からの微弱な出力信号を増幅するために、演算増幅器と、前記演算増幅器の帰還経路に並列接続された帰還キャパシタ及び帰還抵抗器とを含み、ローパスフィルタの周波数特性を有する電荷−電圧変換回路（Ｑ／Ｖ変換回路またはチャージアンプともいう）が用いられる。
【０００６】
電荷−電圧変換回路のカットオフ周波数ｆｃ＝１／２πＣＲが振動子からの出力信号の周波数ｆｄよりも十分に小さくなるように、帰還キャパシタの容量値Ｃ、帰還抵抗器の抵抗値Ｒを設定する。これにより位相が−９０度だけ変化し、かつ反転されるようになる。このため、帰還抵抗器の抵抗値Ｒは十分に大きく設定され、従来、単位面積当たりの抵抗値が１００Ω−１ＫΩ程度のポリシリコンで形成される帰還抵抗器のサイズを、幅１μｍで長さを１０−１０００ｍｍに設定していた。
【特許文献１】特開平３−２２６６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような帰還抵抗器の抵抗値を例えば数十ＭΩ確保するとなると、面積が大きくなる。抵抗器の面積が大きくなると浮遊容量の値も大きくなるばかりか、固体ばらつきが±４０％にもなり、増幅率が変動してしまう。また、帰還抵抗器で発生する熱雑音は、その熱雑音の電圧等価値Ｖｎの二乗が、ある周波数帯域では、４ｋＴＲ（ｋ：ボルツマン係数、Ｔ：絶対温度、Ｒ：帰還抵抗値）と比例関係となる。よって、帰還抵抗値の存在によって熱雑音が発生し、Ｓ／Ｎ精度に制約を受ける弊害があった。さらには、電荷−電圧変換回路は、位相を９０度だけずらすことが検出原理上は理想であるが、ＲＣで設定される時定数によって正確に９０度だけ位相をずらすことは困難であり、実際には数度の誤差が発生する。なお、増幅率の変動を低減し、位相精度を高めることは、補正回路によって実現できるが、その補正回路の存在によって回路規模が大型化してしまう。
【０００８】
なお、特許文献１にはオペアンプの帰還抵抗が示されていないが、オペアンプの帰還キャパシタのみでは直流電位が定まらないため、実際の回路では帰還抵抗が必ず挿入されている。
【０００９】
そこで、本発明の目的は、帰還抵抗を用いない新規の増幅回路を備えた検出装置、ジャイロセンサ及び電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様は、駆動振動モードの固有共振周波数にて振動子の駆動素子を励振させる駆動回路と、前記振動子の検出素子からの出力信号を受け、所望信号を検出する検出回路とを有する検出装置において、前記検出回路は前記検出素子からの出力信号を増幅する増幅回路を含み、前記増幅回路は、前記振動子からの正相の前記出力信号が入力される第１の電荷−電圧変換回路と、前記振動子からの逆相の前記出力信号が入力される第２の電荷−電圧変換回路とを含み、前記第１，第２の電荷−電圧変換回路の各々は、反転入力端子、非反転入力端子及び出力端子を備え、前記非反転端子が基準電圧ノードに接続された演算増幅器と、前記出力信号が入力される入力ノードと前記反転入力端子との間に設けられた第１のアナログスイッチと、前記出力端子と前記反転入力端子との間の第１の帰還経路途中に設けられた第１のキャパシタと、前記第１の帰還経路に並列な第２の帰還経路途中に設けられた第２のアナログスイッチと、前記第１，第２のアナログスイッチを制御するスイッチ制御回路とを有する。そして、前記スイッチ制御回路は、前記第１，第２の電荷−電圧変換回路の各々を、前記第１のアナログスイッチにより前記入力ノードと前記反転入力端子とをショートさせ、かつ、前記第２のアナログスイッチにより前記第２の帰還経路をオープンとする第１のモードと、前記第１のアナログスイッチにより前記入力ノードと前記反転入力端子との間をオープンとし、かつ、前記第２のアナログスイッチにより前記第２の帰還経路をオープンとする第２のモードと、前記第１のアナログスイッチにより前記反転入力端子を前記基準電圧ノードに接続し、かつ、前記第２のアナログスイッチにより第２の帰還経路をショートさせる第３のモードとに、順番に設定する。
【００１１】
本発明の一態様によれば、第１のモード（サンプリングモード）では、第１のキャパシタの容量値Ｃ１、振動子の検出素子からの出力信号の電流値Ｉｉｎとすると、演算増幅器の出力電圧Ｖｏｕｔ（Ａ）は、Ｖｏｕｔ（Ａ）＝（１／Ｃ１）×∫（Ｉｉｎ×ｄｔ）となり、入力電流Ｉｉｎが積分されて電圧変換される。これにより、出力信号の電流値Ｉｉｎが電圧値としてサンプリングされる。第２のモード（ホールドモード）では、第１のモードから第２のモードに切り替わる直前での電圧値Ｖｏｕｔ（Ａ）を保持するモードである。第２のモードでの出力電圧Ｖｏｕｔ（Ｂ）は、Ｖｏｕｔ（Ｂ）＝Ｃ１×Ｖｏｕｔ（Ａ）となる。第３のモード（キャリブレーションモード）では、第２のモードで保持されていた第１のキャパシタの電荷をゼロにリセットするモードである。第２のモードでのサンプルホールド結果である出力電圧Ｖｏｕｔ（Ｂ）は、従来技術である帰還抵抗付の増幅器で増幅され、同期検波回路及びフィルタ部を経由した後の不要信号及び所望信号のＤＣレベルと同じ結果を得ることができる。
【００１２】
よって、本発明の一態様では、帰還抵抗の存在に起因した増幅率の変動やＳ／Ｎ精度の低下を伴わずに、しかも同期検波回路及びフィルタ部を要せずに、所望信号を検出することができる。
【００１３】
本発明の一態様では、前記スイッチ制御回路は、前記第２のモード時に、前記第１のアナログスイッチにより前記反転入力端子を前記基準電圧ノードに接続することができる。これにより、反転入力端子をフローティングとせずに第２のモードを実施できる。
【００１４】
本発明の一態様では、前記スイッチ制御回路は、前記駆動振動モードの固有共振周波数の一周期に相当する期間内に、前記第１〜第３のモードを設定することができる。これにより、スイッチ制御回路から供給される第１，第２のアナログスイッチへの制御信号を、駆動振動モードの固有共振周波数の周期に同期させることができる。
【００１５】
この場合、前記スイッチ制御回路は、前記駆動振動モードの固有共振周波数の半周期に相当する期間にて前記第１のモードに設定し、前記半周期に続く（１／４）周期に相当する期間にて前記第２のモードに設定し、残りの（１／４）周期に相当する期間にて前記第３のモードを設定することができる。こうすると、スイッチ制御回路から供給される第１，第２のアナログスイッチへの制御信号を、駆動振動モードの固有共振周波数に基づいて生成することができる。
【００１６】
本発明の一態様では、前記振動子からの前記出力信号には、前記駆動振動モードの固有共振周波数の不要信号が含まれ、前記第１のモードから前記第２のモードへの切換え時期を、前記第１のモード時に前記第１のキャパシタに蓄積されてサンプリングされる前記不要信号の電圧レベルが最小となり、かつ、前記所望信号の電圧レベルが最大となる時期に設定することができる。
【００１７】
本発明の一態様では、前記第１のアナログスイッチと前記反転入力端子とを結ぶ入力線に前記第１のキャパシタの一端が接続される第１接続ノードが、前記第２のアナログスイッチが前記入力線に接続される第２接続ノードよりも、前記第１のアナログスイッチ側に位置しており、前記第１，第２接続ノード間に第２のキャパシタを接続することができる。演算増幅器で発生するＤＣオフセットや１／ｆノイズの不要信号は、第３のモード時の第２のキャパシタに保持され、第１及び第２のモードでは出力電圧に不要波が反映することをキャンセルすることができる。
【００１８】
本発明の一態様では、前記駆動回路は、前記振動子の前記駆動素子からの信号である電流を電圧に変換する電流−電圧変換回路と、前記電流−電圧変換回路からの信号を２値化する第１の２値化回路と、前記振動子の前記駆動素子からの信号である電荷を電圧に変換する電荷−電圧変換回路と、前記電荷−電圧変換回路からの信号を２値化する第２の２値化回路とを含み、前記電流−電圧変換回路及び前記電荷−電圧変換回路は、互いに異なるカットオフ周波数を有するローパスフィルタの周波数特性を有し、前記電流−電圧変換回路では前記カットオフ周波数が前記駆動振動モードでの固有共振周波数よりも大きく設定され、前記電荷−電圧変換回路では前記カットオフ周波数が前記駆動振動モードでの固有共振周波数よりも小さく設定されて、前記電流−電圧変換回路及び前記電荷−電圧変換回路からの各出力信号間に実質的にπ／２の位相差が形成され、前記スイッチ制御回路を、前記第１，第２の２値化回路からの出力に基づいて前記第１，第２のアナログスイッチを制御するクロック信号を生成するクロック生成回路とすることができる。
【００１９】
これにより、動子の前記駆動素子からの信号に基づいて、第１，第２のアナログスイッチを制御するクロック信号を容易に生成することができる。
【００２０】
本発明の一態様では、前記検出回路には、前記第１，第２の電荷−電圧変換回路からの出力信号が入力されるアナログ−デジタル変換回路が設けられ、前記アナログデジタル変換回路は、前記第１，第２の電荷−電圧変換回路からの各出力信号のうち、前記第２のモードでの電圧をサンプリングしてデジタル信号に変換することができる。これにより、検出装置の出力をデジタル出力とすることができ、以降の信号処理が容易となる。
【００２１】
本発明の他の態様は、上述した検出装置と前記振動子とを含むジャイロセンサを定義している。このように、本発明はジャイロセンサなどの微小信号の検出に最適である。
【００２２】
本発明のさらに他の態様は、上述のジャイロセンサと、前記ジャイロセンサにより検出された角速度情報に基づいて処理を行う処理部とを含む電子機器を定義している。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２４】
１．電子機器、ジャイロセンサ
図１に本実施形態の検出装置３０を含むジャイロセンサ５１０と、ジャイロセンサ５１０を含む電子機器５００の構成例を示す。なお電子機器５００、ジャイロセンサ５１０は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、携帯型情報端末等の種々のものが考えられる。
【００２５】
電子機器５００はジャイロセンサ５１０と処理部５２０を含む。またメモリ５３０、操作部５４０、表示部５５０を含むことができる。処理部（ＣＰＵ、ＭＰＵ等）５２０はジャイロセンサ５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサ（物理量トランスデューサ）５１０により検出された角速度情報（物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリ（ＲＯＭ、ＲＡＭ等）５３０は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザに表示する。
【００２６】
ジャイロセンサ５１０は振動子１０、検出装置３０を含む。図１の振動子１０は、水晶などの圧電材料の薄板から形成される音叉型の圧電振動子であり、駆動用振動子１１、１２と、検出用振動子１６、１７を含む。駆動用振動子１１、１２には駆動端子２、４が設けられ、検出用振動子１６、１７には検出端子６、８が設けられている。
【００２７】
検出装置３０が含む駆動回路４０は、駆動信号（駆動電圧）を出力して振動子１０（広義には物理量トランスデューサ）を駆動し、振動子１０からフィードバック信号を受ける。これにより振動子１０を励振させる。検出回路６０は、駆動信号により駆動される振動子１０から検出信号（検出電流、電荷）を受け、検出信号から所望信号（コリオリ力信号）を検出（抽出）する。
【００２８】
具体的には、駆動回路４０からの交流の駆動信号（駆動電圧）が駆動用振動子１１の駆動端子２に印加される。すると逆電圧効果によって駆動用振動子１１が振動を開始し、音叉振動により駆動用振動子１２も振動を開始する。この時、駆動用振動子１２の圧電効果によって発生する電流（電荷）が、駆動端子４からフィードバック信号として駆動回路４０にフィードバックされる。これにより振動子１０を含む発振ループが形成される。
【００２９】
駆動用振動子１１、１２が振動すると、検出用振動子１６、１７が図１に示す方向で振動速度ｖで振動する。すると、検出用振動子１６、１７の圧電効果によって発生する電流（電荷）が、検出信号として検出端子６、８から出力される。すると、検出回路６０は、この振動子１０からの検出信号を受け、コリオリ力に応じた信号である所望信号（所望波）を検出する。即ち、検出軸１９を中心に振動子１０（ジャイロセンサ）が回転すると、振動速度ｖの振動方向と直交する方向にコリオリ力Ｆｃが発生する。例えば検出軸１９を中心に回転したときの角速度をωとし、振動子の質量をｍとし、振動子の振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号（センサ信号）を検出（抽出）することで、ジャイロセンサ（振動子）の回転角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部５２０は、手振れ補正、姿勢制御、或いはＧＰＳ自律航法等のための種々の処理を行うことができる。
【００３０】
なお振動子１０には、駆動側共振周波数ｆｄと検出側共振周波数ｆｓがある。具体的には、駆動用振動子１１、１２の固有共振周波数（駆動振動モードの固有共振周波数）がｆｄであり、検出用振動子１６、１７の固有共振周波数（検出振動モードの固有共振周波数）がｆｓである。この場合に、駆動用振動子１１、１２と検出用振動子１６、１７とが不要な共振結合を起こさないように、ｆｄとｆｓの間に一定の周波数差を持たせている。この周波数差である離調周波数Δｆ＝｜ｆｄ−ｆｓ｜は、ｆｄ、ｆｓに比べて十分に小さな周波数に設定されている。
【００３１】
なお図１では、振動子１０が音叉型である場合の例を示しているが、本実施形態の振動子１０はこのような構造に限定されない。例えばＴ字型やダブルＴ字型等であってもよい。また振動子１０の圧電材料は水晶以外であってもよい。
【００３２】
２．比較例の検出装置
２．１．比較例の検出装置の構成
本発明に係る検出装置を説明する前に、本発明の理解をより明確にするために、比較例の検出装置について図２〜図６を参照して説明する。
【００３３】
比較例の検出装置３０Ａは、図２に示すように、振動子１０を駆動して振動子を励振させる駆動回路４０Ａと、振動子１０からの出力信号（電荷、電流）を受け、所望信号（所望波）を検出する検出回路６０Ａを含む。
【００３４】
駆動回路（発振回路）４０Ａは、振動子１０の駆動用振動子（駆動素子）１１、１２からの信号ＩＤ（図３参照）である電流を電圧に変換するＩ／Ｖ変換回路４２と、自動ゲイン制御を行うＡＧＣ（Automatic Gain Control）回路４４と、２値化回路（コンパレータ）４６を含む。駆動回路４０Ａでは、ジャイロセンサの感度を一定に保つために、振動子１０（駆動用振動子）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのＡＧＣ回路４４が設けられる。具体的にはＡＧＣ回路４４は、入力信号ＩＤの振幅（振動子の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。なお、発振ループでの位相シフトが０度になるように位相が調整される。また発振起動時には、高速な発振起動を可能にするために、発振ループのゲインは１よりも大きなゲインに設定される。
【００３５】
Ｉ／Ｖ変換回路４２は、振動子１０からの信号ＩＤである電流を電圧に変換して、駆動信号ＶＤ１（図３参照）として出力する。このＩ／Ｖ変換回路４２は、キャパシタ、抵抗、オペアンプにより実現できる。
【００３６】
ＡＧＣ回路４４は、駆動信号ＶＤ１を監視して、発振ループのゲインを制御する。このＡＧＣ回路４４は、発振ループ内の発振振幅を制御するためのゲインコントロールアンプ（ＧＣＡ）や、発振振幅に応じてゲインコントロールアンプのゲインを調整するための制御電圧を出力するゲイン制御回路を含むことができる。また、このゲイン制御回路は、Ｉ／Ｖ変換回路４２からの交流の駆動信号ＶＤ１を直流信号に変換する整流回路（全波整流回路）や、整流回路からの直流信号の電圧と基準電圧との差分に応じた制御電圧を出力する回路などを含むことができる。
【００３７】
２値化回路４６は、正弦波である駆動信号ＶＤ１の２値化処理を行い、２値化処理により得られた参照信号（同期信号）ＲＳ（図３参照）を、検出回路５０Ａの同期検波回路８０に出力する。この２値化回路４６は、Ｉ／Ｖ変換回路４２からの正弦波（交流）の信号ＶＤ１が入力されて、矩形波の参照信号ＲＳを出力するコンパレータにより実現できる。なおＩ／Ｖ変換回路４２と２値化回路４６の間や２値化回路４６と同期検波回路８０の間に他の回路を設けてもよい。例えばハイパスフィルタや移相回路（位相シフタ）などを設けてもよい。
【００３８】
検出回路６０Ａは、増幅回路７０、同期検波回路８０及びローパスフィルタ（ＬＰＦ）９０を含む。
【００３９】
増幅回路７０は、振動子１０からの正相及び逆相の各出力信号ＩＳＰ、ＩＳＭ（図３参照）を増幅する。この増幅回路７０は、第１，第２のＱ／Ｖ（電荷−電圧）変換回路７２、７４、差動増幅回路７６を含む。第１，第２のＱ／Ｖ変換回路７２、７４は、振動子１０からの信号ＩＳＰ、ＩＳＭを受け、振動子１０で発生した電荷（電流）を電圧信号ＶＳ１Ｐ、ＶＳ１Ｍ（図３参照）に変換する。差動増幅回路７６は、Ｑ／Ｖ変換回路７２、７４からの信号ＶＳ１Ｐ、ＶＳ１Ｍの差動増幅を行う。これにより、センサ信号（所望信号）と同相の不要信号（妨害信号）である静電結合漏れ信号を除去できる。
【００４０】
図２に示すＩ／Ｖ変換回路４２及び第１，第２のＱ／Ｖ変換回路７２、７４は、オペアンプ（演算増幅器）ＯＰＡと、オペアンプＯＰＡの出力端子と反転入力端子（−）との間に設けられる帰還キャパシタＣ及び帰還抵抗器Ｒとを含んで構成される。オペアンプＯＰＡの非反転入力端子（＋）には、基準電源電圧ＡＧＮＤ（アナロググランド）のノード７８が接続される。
【００４１】
オペアンプＯＰＡをＱ／Ｖ変換回路７２，７４として機能させる場合には、カットオフ周波数ｆｃ＝１／２πＣＲが共振周波数ｆｄよりも十分に小さくなるように、帰還キャパシＣの容量値と帰還抵抗器Ｒの抵抗値を設定する。これにより位相がほぼ−９０度だけ変化するようになる。
【００４２】
一方、オペアンプＯＰＡを、図２のＩ／Ｖ変換回路４２として機能させる場合には、カットオフ周波数ｆｃ＝１／２πＣＲが共振周波数ｆｄよりも十分に大きくなるように、帰還キャパシタＣの容量値と帰還抵抗器Ｒの抵抗値を設定する。この場合には位相がほとんど変化しないため、図２の参照信号ＲＳの位相を＋９０度又は−９０度だけ変化させるための移相回路が必要になる。
を除去できる。
【００４３】
同期検波回路（検波回路、検波器）８０は、差動増幅後の信号が入力される正転回路８２及び反転回路８４を有する。正転回路８２の出力信号ＶＳ１は信号ＶＩＳＭと相似し、反転回路８４の出力信号ＶＳ２は信号ＶＩＳＰと相似する。同期検波回路８０ではさらに、信号ＶＳ１，ＶＳ２に対して、参照信号（参照クロック）ＲＳに基づいて同期検波を行う。このために、２つのアナログスイッチ８６，８８が設けられている。正転回路８６に接続されたアナログスイッチ８６は参照信号ＲＳに基づいてスイッチングされ、反転回路８４に接続されたアナログスイッチ８８は、参照信号ＲＳをインバータＩＮにて反転された信号に基づいてスイッチングされる。この同期検波により、センサ信号に対して９０度の位相差がある不要信号である機械振動漏れ信号を除去できる。同期検波後の信号を、図３に信号ＶＳ３として示す。
【００４４】
フィルタ部１１０は、同期検波後の信号ＶＳ３のフィルタ処理を行う。具体的には、高周波成分を除去するローパスフィルタ処理を行うことで、信号ＶＳ３から高周波信号が除去された出力信号Ｖｏｕｔを得ることができる。
【００４５】
図４に検出装置３０の動作概略を説明するための信号波形例を示す。駆動信号ＶＤ１は、その周波数が駆動側固有周波数ｆｄとなる正弦波である。この駆動信号ＶＤ１を２値化回路４６により２値化することで、矩形波の参照信号ＲＳが得られる。同期検波回路８０に入力される信号は、コリオリ力の大きさ（角速度）に応じて振幅変調（ＡＭ変調）されている。この信号を、参照信号ＲＳにより同期検波し、得られた信号ＶＳ３をローパスフィルタ９０により平滑化することで、所望信号のＤＣ成分が出力信号として得られる。即ち出力信号の電圧レベルが、コリオリ力の大きさに応じた電圧レベルになり、この電圧レベルを求めることでジャイロセンサの回転角速度を得ることができる。
【００４６】
２．２．比較例の検出装置での不要信号
センサ信号には、所望信号（所望波）と不要信号（不要波）が混在している。また不要信号の振幅は一般的に所望信号の振幅の１００〜５００倍程度となるため、検出装置３０Ａに対する要求性能は高くなる。この不要信号には、機械振動漏れや、静電結合漏れや、離調周波数Δｆや、２ｆｄ（２ωｄ）や、ＤＣオフセットなどに起因するものがある。
【００４７】
機械振動漏れの不要信号は、駆動用振動子１１、１２の振動成分が、基部１５を介して検出用振動子１６、１７に機械的に漏れることで生じる。信号ＩＳＰに重畳される機械振動漏れの不要信号と信号ＩＳＭに重畳される機械振動漏れの不要信号は互いに逆相になるため、差動増幅回路７６によっては除去できない。しかしながら、同期検波回路８０に入力される信号に重畳される機械振動漏れの不要信号は、所望信号と９０度の位相差を持つため、同期検波回路８０により除去できる。一方、静電結合漏れの不要信号は、駆動用振動子１１、１２の振動成分が、振動子１０と検出装置３０ＡのＩＣとの間の寄生容量を介した容量結合により漏れることで生じる。信号ＩＳＰに重畳される静電結合漏れの不要信号と信号ＩＳＭに重畳される静電結合漏れの不要信号は互いに同相になるため、差動増幅回路７６により除去できる。２ｆｄの不要信号は、何らかの原因で振動子が、２ｆｄの高調波の周波数で振動することにより発生する。ＤＣオフセットの不要信号は、入力リーク、静電結合漏れのアンバランス、センサ信号と参照信号との間に存在する位相ずれ、参照信号のデューティのずれ、回路ブロックが有するＤＣオフセットなどに起因して発生する。
【００４８】
次に、図５（Ａ）〜図５（Ｃ）の周波数スペクトラムを用いて不要信号の除去について詳細に説明する。図５（Ａ）は同期検波前の周波数スペクトラムである。図５（Ａ）に示すように、同期検波前のセンサ信号では、ＤＣの周波数帯域にはＤＣオフセットの不要信号が存在する。またｆｄの周波数帯域には、機械振動漏れの不要信号と所望信号が存在する。
【００４９】
図５（Ｂ）は同期検波後の周波数スペクトラムである。図５（Ａ）のｆｄの周波数帯域の所望信号は、図５（Ｂ）に示すように同期検波後はＤＣの周波数帯域に現れる。また図５（Ａ）のＤＣの周波数帯域の不要信号（ＤＣオフセット）は、図５（Ｂ）に示すように同期検波後はｆｄの周波数帯域に現れる。また図５（Ａ）のｆｄの周波数帯域の不要信号（機械振動漏れ）は、図５（Ｂ）に示すように同期検波後は２ｆｄの周波数帯域に現れる。なお図５（Ａ）において２ｆｄの周波数帯域に不要信号が存在した場合には、同期検波後は３ｆｄ及びｆｄの周波数帯域に現れるようになる。また検波後の混入ノイズは、同期検波回路８０の後段の回路が発生するノイズなどである。
【００５０】
図５（Ｃ）はフィルタ処理後の周波数スペクトラムである。同期検波後の信号をフィルタ部９０で平滑化（ＬＰＦ）することで、ｆｄ、２ｆｄ等の周波数帯域の不要信号の周波数成分が除去されている。
【００５１】
所望信号は、図４で説明したように振幅変調されているため、Ａ（ｔ）ｓｉｎ（ωｄ×ｔ）と表すことができる。また機械漏れ振動の不要信号（妨害波）は、所望信号と位相が９０度ずれているため、Ｂｓｉｎ（ωｄ×ｔ＋π／２）と表すことができる。また、センサ信号は所望信号と不要信号の和であるため、Ａ（ｔ）ｓｉｎ（ωｄ×ｔ）＋Ｂｓｉｎ（ωｄ×ｔ＋π／２）と表すことができる。また駆動信号は、Ｃｓｉｎ（ωｄ×ｔ）と表すことができる。なおＡ（ｔ）、Ｂ、Ｃは振幅であり、ωｄ＝２πｆｄである。
【００５２】
同期検波は、センサ信号と駆動信号（参照信号）の乗算とみなすことができる。従って、センサ信号のうち所望信号については、
Ａ（ｔ）ｓｉｎ（ωｄ×ｔ）×Ｃｓｉｎ（ωｄ×ｔ）
＝｛（Ａ（ｔ）×Ｃ）／２｝×｛１−ｃｏｓ（２ωｄ×ｔ）｝
となる。従って図５（Ｂ）に示すように、同期検波後に所望信号はＤＣ並びに２ｆｄの周波数帯域に現れるようになる。
【００５３】
一方、センサ信号のうち機械振動漏れの不要信号については、
Ｂｓｉｎ（ωｄ×ｔ＋π／２）×Ｃｓｉｎ（ωｄ×ｔ）
＝｛−（Ｂ×Ｃ）／２｝×ｃｏｓ（２ωｄ×ｔ＋π／２）
となる。従って図５（Ｂ）に示すように、同期検波後に機械振動漏れの不要信号は２ｆｄ（２ωｄ）の周波数帯域に現れ、ＤＣには現れない。
【００５４】
２．３．比較例の検出装置の課題
図１の振動子を用いた物理量測定装置で用いられている第１，第２のＱ／Ｖ変換回路７２，７４では、電流−電圧変換式は、妨害及び検出信号の周波数をｆ、Ｑ／Ｖ変換回路の帰還抵抗をＲ、帰還容量をＣ、オペアンプのゲインを無限大とすると、Ｖｏｕｔ／Ｉｉｎ＝−Ｒ／（１＋２πｊ×ｆ×Ｒ×Ｃ）で表すことができるので、ＲとＣの絶対値に特性が依存する。
【００５５】
Ｑ／Ｖ変換回路７２，７４の特性上、ＲＣで構成されるＬＰＦのカットオフ周波数ｆｃは、ｆｃ＝１／（２πＲＣ）で表される。カットオフ周波数ｆｃは、不要信号及び検出信号の周波数ｆｄにたいして充分低い周波数に設定する必要があるため、帰還抵抗Ｒは可能な限り高い値で設計され、通常数十ＭΩと非常に高い値になる。
【００５６】
半導体で高抵抗を省スペースで実現するために、通常の１００Ω〜１ｋΩ／□の単位抵抗ではなく、単位抵抗の高い１０ｋΩ〜１ＭΩ／□のものを使う。
【００５７】
しかし、単位抵抗の高い抵抗は絶対値変動も大きくなる傾向(±４０％程度)があり、上記の電流−電圧特性が大きく変動する。これが第1の課題点である。
【００５８】
また、通常半導体で単位抵抗の高い抵抗を製造すると、抵抗値の温度変化量も極端に大きくなる(−１０％／℃程度)ため、特性の温度依存も大きくなってしまう。これが第２の課題点である。
【００５９】
抵抗値を大きくすると、抵抗値自体の熱雑音は、その熱雑音の電圧等価値Ｖｎの二乗が、ある周波数帯域では、４ｋＴＲ（ｋ：ボルツマン係数、Ｔ：絶対温度、Ｒ：帰還抵抗値）と比例関係となる。よって、帰還抵抗値の存在によって熱雑音が発生し、Ｓ／Ｎ精度に制約を受ける弊害があった。これが第３の課題点である。
【００６０】
ＲＣで構成されるＱ／Ｖ変換回路７２，７４ではπ／２位相をずらした出力となることが理想であるが、実際には数度の誤差が発生する。これが第４の課題点である。
【００６１】
第１、第２、第４の課題点を回避するために、補正回路が別途必要になり回路規模が大型化してしまう。これが第５の課題点である。
【００６２】
３．本実施形態の検出装置
３．１．Ｑ／Ｖ変換回路
本実施形態の検出回路６０では、図２のＱ／Ｖ変換回路７２，７４として、図６（Ａ）に示すＱ／Ｖ変換回路１００を用いる。図６において、Ｑ／Ｖ変換回路１００は、反転入力端子（−）、非反転入力端子（＋）及び出力端子を備えたオペアンプ（演算増幅器）ＯＰＡを有する。Ｑ／Ｖ変換回路１００の入力ノードＮｉｎと反転入力端子（−）との間には第１のアナログスイッチ１１０が設けられる。この第１のアナログスイッチ１１０は、第１クロック信号φ１がアクティブ（例えばＨＩＧＨ）のときに入力ノードＮｉｎと反転入力端子（−）とをショートさせ、第２クロック信号φ２がアクティブ（例えばＨＩＧＨ）のときに、反転入力端子（−）を基準電源電圧ＡＧＮＤのノード７８に接続する。オペアンプＯＰＡの出力端子と反転入力端子（−）との間の第１の帰還経路１２２Ａには帰還キャパシタ（第１のキャパシタ）Ｃ１が接続され、第１の帰還経路１２２Ａと並列な第２の帰還経路１２２Ｂには第２のアナログスイッチ１２０が接続される。第２のアナログスイッチ１２０は、第３クロック信号φ３がアクティブ（例えばＨＩＧＨ）のときに並列帰還経路をショートさせ、第３クロック信号φ３がノンアクティブ（例えばＬＯＷ）のときに並列帰還経路をオープンさせる。
【００６３】
なお、図６（Ｂ）に示すＱ／Ｖ変換回路１０２では、さらにキャパシタ（第２のキャパシタ）Ｃ２が追加されている。図６（Ｂ）では、帰還キャパシタＣ１の一端がオペアンプＯＰＡの入力線に接続される第１接続ノードＮ１を、第２のアナログスイッチ１２０がオペアンプＯＰＡの入力線１２４接続される第２接続ノードＮ２よりも第１のアナログスイッチ１１０の出力端側に接続し、第１，第２接続ノードＮ１，Ｎ２間にキャパシタＣ２を設けることもできる。なお、このキャパシタＣ２はオフセットキャンセル用であるので、後述の通り必須の構成ではない。
【００６４】
３．２．Ｑ／Ｖ変換回路の動作
図７は、図６に示すＱ／Ｖ変換回路１００の動作タイミングチャートである。このＱ／Ｖ変換回路１００の一サイクルの動作には、振動子１０からの信号ＩＳＰ、ＩＳＭの一周期中に、サンプリング状態Ａ（第１のモード）、ホールド状態Ｂ（第２のモード）及びキャリブレーション状態Ｃ（第３のモード）の３つの状態Ａ−Ｃが設けられる。本実施形態では、駆動振動モードの固有共振周波数ｆｄの半周期に相当する期間をサンプリング状態Ａ、その半周期に続く（１／４）周期に相当する期間をホールド状態Ｂ、残りの（１／４）周期に相当する期間をキャリブレーション状態Ｃに設定している。
【００６５】
図７に示すように、サンプリング状態Ａでは、第１クロック信号φ１はＨＩＧＨ、第２クロック信号φ２はＬＯＷ、第３クロック信号φ３はＬＯＷとなる。このサンプリング状態Ａでは、入力ノードＮｉｎへの入力電流Ｉｉｎに対する出力電圧Ｖｏｕｔ（Ａ）は、Ｖｏｕｔ（Ａ）＝（１／Ｃ１）×∫（Ｉｉｎ×ｄｔ）となり、入力電流Ｉｉｎが積分されて電圧変換される。また、上記の式から、出力電圧Ｖｏｕｔ（Ａ）は、帰還キャパシタＣ１の値によって自由に制御できることが分かる。
【００６６】
図７に示すように、実線で示された不要信号は、入力電流Ｉｉｎがコサインカーブであると、出力電圧Ｖｏｕｔ（Ａ）はサインカーブとなる。つまり、Ｖｏｕｔ（不要信号）＝（１／Ｃ１）×∫（Ｉｉｎ×ｄｔ）＝（１／Ｃ１）×∫（Ｃｏｓωｔ×ｄｔ）＝（１／Ｃ１）×Ｓｉｎωｔとなる。一方、破線で示された所望信号は、入力信号Ｉｉｎが−サインカーブであると、出力電圧Ｖｏｕｔ（Ａ）は＋コサインカーブとなる。つまり、Ｖｏｕｔ（所望信号）＝（１／Ｃ１）×∫（Ｉｉｎ×ｄｔ）＝（１／Ｃ１）×∫（−Ｓｉｎωｔ×ｄｔ）＝（１／Ｃ１）×Ｃｏｓωｔとなる。
【００６７】
次に、ホールド状態Ｂでは、第１クロック信号φ１はＬＯＷ、第２クロック信号φ２はＨＩＧＨ、第３クロック信号φ３はＬＯＷとなる。このホールド状態Ｂは、状態Ａから状態Ｂに切り替わる直前でのＱ／Ｖ変換値を保持するモードである。出力状態Ｂでの出力電圧Ｖｏｕｔ（Ｂ）を、出力状態Ａの最終出力電圧Ｖｏｕｔ（Ａ）で表わすと、Ｖｏｕｔ（Ｂ）＝Ｃ１×Ｖｏｕｔ（Ａ）となる。
【００６８】
ここで、ホールド状態Ｂに移行するホールドタイミングは、サンプリング期間の出力電圧Ｖｏｕｔに示すように、不要信号（実線）の電圧レベルが最小となり、かつ、所望信号（破線）の電圧レベルが最大となるタイミングに設定することが好ましい。
【００６９】
なお、図７では、ホールド状態Ｂのときに第２クロック信号φ２をＨＩＧＨとして、第１アナログスイッチ１１０の入力端をアナロググランドに接続しているが、第１，第２クロック信号φ２を共にＬＯＷとして、第１アナログスイッチ１１０の入力端をフローティング状態としても良い。
【００７０】
一サイクルの最後のキャリブレーション状態Ｃでは、第１クロック信号φ１はＬＯＷ、第２クロック信号φ２はＨＩＧＨ、第３クロック信号φ３もＨＩＧＨとなる。このキャリブレーション状態Ｃとは、状態Ｂで保持されていた帰還キャパシタＣ１の電荷をゼロにリセットするモードである。
【００７１】
結局、図７のホールド状態Ｂでのサンプルホールド結果である出力電圧Ｖｏｕｔ（Ｂ）は、比較例である図３の最終出力（図２のＬＰＦ９０の出力）と同じＤＣレベルとなる。よって、本実施形態によれば、図２の同期検波回路８０及びＬＰＦ９０を要せずに、不要信号及び所望信号をＤＣレベルで出力することができることが分かる。
【００７２】
しかも、図６（Ａ）のＱ／Ｖ変換回路１００には帰還抵抗Ｒが用いられていない。従って、比較例の検出装置の課題の欄にて説明したような、高抵抗を確保するための面積の増大、帰還抵抗値の存在によって発生する熱雑音とそれに伴うＳ／Ｎ精度の低下、ＲＣによって設定される時定数に起因した位相ずれ等の問題を解消できる。
【００７３】
３．３．ＤＣオフセット及び１／ｆノイズの除去
図６（Ｂ）に示すＱ／Ｖ変換回路１０２を用いると、キャパシタＣ２の作用により、ＤＣオフセット及び１／ｆノイズをさらに除去することができる。
【００７４】
帰還キャパシタＣ１の電荷はキャリブへレーション状態Ｃにてゼロにリセットされるのに対して、キャパシタＣ２は、キャリブレーション状態Ｃにて、オペアンプＯＰＡにて発生するＤＣオフセットや１／ｆノイズを保持することができる。そして、キャパシタＣ２は、サンプリング状態Ａ及びホールド状態Ｂにあっては、保持されたＤＣオフセット及び１／ｆノイズが出力電圧Ｖｏｕｔに反映されることをキャンセルすることができる。
【００７５】
こうして、同期検波回路８０及びＬＰＦ９０を用いずに、出力電圧ＶｏｕｔからＤＣオフセット及び１／ｆノイズを除去することが可能となる。
【００７６】
なお、オペアンプＯＰＡのＤＣオフセットや１／ｆノイズが、目的仕様に対して十分に小さい場合には、キャパシタＣ２は不要であり、図６（Ａ）の構成とすることができる。
【００７７】
３．４．実施形態の検出装置
図８は、図６（Ｂ）に示すＱ／Ｖ変換回路１００を用いた検出装置３０の全体構成を示している。なお、図８において、図２と同一機能を有する部材については、図２と同一符号を用いて詳細な説明は省略する。また、図９及び図１０は、図８に示す駆動回路４０の動作タイミングチャートである。
【００７８】
図８において、検出回路６０は、振動子１０からの正相及び逆相の各出力信号ＩＳＰ、ＩＳＭ（図３参照）を増幅してＱ／Ｖ変換する第１，第２のＱ／Ｖ変換回路１００Ａ，１００Ｂを有する。各Ｑ／Ｖ変換回路１００Ａ，１００Ｂは、図２に示すＱ／Ｖ変換回路７２，７４とは異なり、図６（Ｂ）に示すＱ／Ｖ変換回路１０２と同一構成を有する。
【００７９】
２つのＱ／Ｖ変換回路１００Ａ，１００Ｂの後段には、ＡＤＣ（Analog-Digital-Converter）１３０が設けられている。上述した通り、図６（Ｂ）に示すＱ／Ｖ変換回路１００にて構成されたＱ／Ｖ変換回路１００Ａ，１００Ｂは、一サイクル中の状態Ｂでは図７に示すようにＤＣ電圧を出力する。従って、ＡＤＣ１３０は、ホールド状態Ｂに同期させたサンプリングタイミングで、Ｖｏｕｔ（Ｂ）中の所望信号をアナログ−デジタル変換することで、コリオリ力を検出できる。
【００８０】
一方、図８に示す駆動回路４０が、駆動用振動子（駆動素子）１１、１２からの信号ＩＤ（図３参照）である電流を電圧に変換するＩ／Ｖ変換回路４２と、自動ゲイン制御を行うＡＧＣ回路４４と、第１の２値化回路（コンパレータ）４６を含む点は、図２に示す比較例と同じである。
【００８１】
図８に示す駆動回路４０では、さらに、Ｑ／Ｖ変換回路１４０、第２の２値化回路１５０、第１のクロック発生回路１６０及び第２の発生回路１７０を設けている。図８に示すＱ／Ｖ変換回路１４０は、図２に示すＱ／Ｖ変換回路７２，７４と同じであり、上述の通り、Ｉ／Ｖ変換回路４２とはＲＣの積が異なる。従って、Ｉ／Ｖ変換回路４２の出力信号ＶＤ１と、Ｑ／Ｖ変換回路１４０の出力ＶＤ２とは、図９に示すように位相が９０度（π／２）だけずれている。
【００８２】
このため、Ｉ／Ｖ変換回路４２の出力電圧ＶＤ１を２値化する第１の２値化回路４６の出力信号Ｓ１と、Ｑ／Ｖ変換回路１４０の出力電圧ＶＤ２を２値化する第２の２値化回路１５０の出力信号Ｓ２とは、図９に示すように位相が９０度（π／２）だけずれている。なお、駆動回路４０に設けたＱ／Ｖ変換回路１４０は、検出回路６０に設けたＱ／Ｖ変換回路１００Ａ，１００Ｂとは異なり、帰還抵抗Ｒを有する。ただし、駆動回路４０に設けたＱ／Ｖ変換回路１４０の出力電圧ＶＤ２は、第２の２値化回路１５０により２値化されるので、帰還抵抗Ｒに起因した増幅率の変化や位相ずれの問題は深刻ではない。
【００８３】
第２のクロック発生回路１７０は、図８に示す２つのＱ／Ｖ変換回路１００Ａ，１００Ｂでの図７に示すホールド状態Ｂのタイミングに同期させて、各Ｑ／Ｖ回路１００Ａ，１００Ｂの出力信号をサンプリングするクロックを生成するものであり、その詳細な説明については省略する。
【００８４】
第１のクロック発生回路１６０は、第１，第２の２値化回路４６，１５０の出力信号Ｓ１，Ｓ２に基づいて、図７に示す信号φ１，φ２，φ３を生成するものである。第２のクロック発生回路１７０は、第１，第２の２値化回路４６，１５０の出力信号Ｓ１，Ｓ２に基づいて、ＡＤＣ１３０にて上述したタイミンクでサンプリングしてＤ／Ａ変換するためのクロックφ４〜φｎを生成するものである。以下、Ｑ／Ｖ変換のためのクロックφ１−φ３を生成する第１のクロック発生回路１６０について説明する。
【００８５】
第１のクロック発生回路１６０の一例を図１１（Ａ）に示し、図１１（Ａ）中の２つ第１，第２のロジック回路２００Ａ，２００Ｂに共用される構成の一例を図１１（Ｂ）に示す。第１のロジック回路２００Ａには第２の２値化回路１５０の出力信号Ｓ２が入力される。第２のロジック回路２００Ｂには、第１，第２の２値化回路４６，１５０から信号Ｓ１，Ｓ２が第１のノア回路２１０を介して入力される。
【００８６】
ここで、信号φ１，φ２の生成について説明する。第２の２値化回路１５０の出力信号Ｓ２がＨＩＧＨに立ち上がって、図１１（Ｂ）に示す第１のロジック回路２００Ｂの入力端に供給されると、第２のノア回路２２０の出力がＬＯＷとなり、インバータＩＮ１を介して出力される信号φ１はＨＩＧＨとなる。一方、第３のノア回路２３０の一方の入力端には、第２のノア回路２１０の出力ＬＯＷが、インバータＩＮ３，ＩＮ４で２度反転されてＬＯＷが入力され、他方の入力端にも信号Ｓ２がインバータＩＮ２で反転されてＬＯＷが入力されるので、第３のノア回路２３０の出力はＨＩＧＨとなる。よって、この第３のノア回路２３０の出力がインバータＩＮ７で反転されて、信号φ２はＬＯＷとなる。よって、第１のロジック回路の端子Ｈからの信号φ１は出力信号Ｓ２と同期した正相信号となり、端子Ｓからの信号φ２は出力信号Ｓ２と同期した逆相信号となる。
【００８７】
一方、図１１（Ａ）の第１のノア回路２００は、信号Ｓ１，Ｓ２が共にＬＯＷのときにだけＨＩＧＨとなり、それ以外の組み合わせではＬＯＷとなる。図１１（Ａ）の第１のノア回路２１０への２つの入力が共にＬＯＷとなると、第１のノア回路２１０の出力はＨＩＧＨとなる。従って、この場合にのみ、図１１（Ａ）の第２のロジック回路２００Ｂは、信号Ｓ２がＨＩＧＨとして入力される第１のロジック回路２００Ａと同じ論理状態となり、端子／Ｓからは信号φ３としてＨＩＧＨが出力され、それ以外の時には信号φ３はＬＯＷを維持する。こうして、図１０に示すように信号Ｓ１，Ｓ２からクロック信号φ１−φ３を生成することができる。
【００８８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また振動子の構造、検出装置やジャイロセンサや電子機器の構成も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【００８９】
本実施形態にて説明したＱ／Ｖ変換回路は、必ずしも本実施形態のジャイロセンサに用いられるものに限らず、他の用途に用いても良いことは言うまでもない。
【図面の簡単な説明】
【００９０】
【図１】電子機器、ジャイロセンサの構成例を示す図である。
【図２】比較例の検出装置の構成例を示す図である。
【図３】図２に示す各ノードの信号波形を示す図である。
【図４】検出装置の動作を説明するための信号波形例を示す図である。
【図５】図５（Ａ）〜図５（Ｃ）は周波数スペクトラムの例を示す図である。
【図６】図６（Ａ）及び図６（Ｂ）は、本実施形態のＱ／Ｖ変換回路の構成を示す図である。
【図７】本実施形態のＱ／Ｖ変換回路の動作タイミングチャートである。
【図８】本実施形態のＱ／Ｖ変換回路を含む検出装置全体の回路図である。
【図９】図９（Ａ）及び図９（Ｂ）は、図８に示す装置での２値化信号の生成を示す図である。
【図１０】図９に示す２値化信号からクロック信号を生成する動作を示すタイミングチャートである。
【図１１】図１１（Ａ）は、図８に示す第１のクロック発生回路の回路図であり、図１１（Ｂ）は図１１（Ａ）の２つのロジック回路に共用される回路を示す図である。
【符号の説明】
【００９１】
１０  振動子、１１，１２  駆動用振動子（駆動素子）、
１６，１７  検出用振動子（検出素子）３０，３０Ａ  検出装置、
４０，４０Ａ  駆動回路、４２  Ｉ／Ｖ変換回路、４４  ＡＧＣ回路、
４６  ２値化回路（第１の２値化回路）、６０，６０Ａ  検出回路、７０  増幅回路、
７２、７４  Ｑ／Ｖ変換回路、７６  差動増幅回路、７８  基準電源電圧ノード、
８０  同期検波回路、９０  ローパスフィルタ、１００，１０２  Ｑ／Ｖ変換回路、
１１０  第１のアナログスイッチ、１２０  第２のアナログスイッチ、
１２２Ａ  第１の帰還経路、１２２Ｂ  第２の帰還経路、１２４  入力線、
１３０  ディジタル−アナログ変換回路（ＡＤＣ）、１４０  Ｑ／Ｖ変換回路、
１５０  第２の２値化回路、１６０  第１のクロック発生回路、
１７０  第２のクロック発生回路、２００Ａ，２００Ｂ  第１，第２のロジック回路、
５００  電子機器、５１０  ジャイロセンサ、５２０  処理部、５３０  メモリ、
５４０  操作部、５５０  表示部、Ｃ１  第１のキャパシタ、Ｃ２  第２のキャパシタ、
Ｎ１  第１接続ノード、Ｎ２  第２接続ノード、Ｎｉｎ  入力ノード、
ＯＰＡ  オペアンプ
【図１】
2008122122.tif 000003
【図２】
2008122122.tif 000004
【図３】
2008122122.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008122122.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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