(57)【要約】【課題】ＰＬＬ（Phase Locked Loop）回路を搭載した半導体集積回路において、当該ＰＬＬ回路の発振安定待ちの時間を有効利用する。【解決手段】実動作準備期間中に、ＰＬＬ回路５０の帰還ループを遮断した状態で位相比較器５１の参照クロック入力部Ｆｐと帰還クロック入力部Ｆｒとの双方に基準クロック１００を供給して、位相比較器５１における位相差の検出不感帯が小さくなるように当該位相比較器５１内のリセット信号の遅延を調整する。【選択図】図１
2008054323.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号からシステムクロック信号を生成するクロック生成回路を備えた半導体集積回路であって、
前記クロック生成回路は、
前記基準クロック信号が入力される第１の入力部と、第２の入力部とを有する位相比較器と、
前記位相比較器を介して出力されたフィードバック信号と、前記基準クロック信号及び制御信号が入力されるスイッチ回路とを備え、
前記スイッチ回路は前記制御信号による制御に応じて、前記フィードバック信号及び前記基準クロック信号のいずれかを前記位相比較器に出力し、前記位相比較器の前記第２の入力部には前記位相比較器から出力された前記フィードバック信号及び前記基準クロック信号のいずれかが入力され、前記第１の入力部及び前記第２の入力部から入力された信号に基づいて出力信号を生成することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記クロック生成回路は、
前記位相比較器を介して出力される信号が入力されるループフィルタと、
前記ループフィルタを介して出力される信号が入力される電圧制御発振器とを更に備え、
前記フォードバック信号は前記電圧制御発振器を介して出力される信号であることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記スイッチ回路は、前記システムクロック信号が安定発振されるまで、前記基準クロック信号を前記位相比較器に出力することを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記スイッチ回路が前記フィードバック信号を前記位相比較器に出力している間に、特定の回路部分を調整することを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路において、
前記特定の回路部分は前記位相比較器であり、
前記位相比較器における位相差の検出不感帯が小さくなるように前記位相比較器内のリセット信号の遅延を調整する機能を有することを特徴とする半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路において、
前記位相比較器は前記リセット信号を伝達するためのトランスファゲートを備え、前記トランスファゲートのゲート電圧がリセット制御電圧に応じて調整されることを特徴とする半導体集積回路。
【請求項７】
請求項４記載の半導体集積回路において、
前記クロック生成回路は、前記位相比較器から出力される信号が入力される電流型チャージポンプ回路を備え、
前記特定回路部分は、前記電流型チャージポンプ回路に基準電圧を供給するためのバンドギャップリファレンス回路であり、
前記バンドギャップリファレンス回路が発振を起こさないように当該バンドギャップリファレンス回路の位相補償量を調整する機能を有することを特徴とする半導体集積回路。
【請求項８】
請求項４記載の半導体集積回路において、
前記クロック生成回路は、前記位相比較器から出力される信号が入力される電流型チャージポンプ回路を備え、
前記特定回路部分は前記電流型チャージポンプ回路であり、
前記電流型チャージポンプ回路の電流駆動能力を調整する機能を有することを特徴とする半導体集積回路。
【請求項９】
請求項４記載の半導体集積回路において、
前記特定回路部分は、前記システムクロック信号を複数の機能ブロックへ分配するためのクロック分配回路であり、
前記クロック分配回路の出力クロックスキューを削減するように当該クロック分配回路内の複数のクロックドライバ間のスキューを調整する機能を有することを特徴とする半導体集積回路。
【請求項１０】
請求項４記載の半導体集積回路において、
前記特定回路部分は、前記システムクロック信号に同期して動作するデータ保持回路であり、
前記データ保持回路の内部動作におけるレーシング調整を行う機能を有することを特徴とする半導体集積回路。
【請求項１１】
請求項１０記載の半導体集積回路において、
前記データ保持回路は、ワード線とセンスアンプとを有するメモリ回路であって、前記メモリ回路で読み出しエラーが生じないように前記ワード線の活性化に対する前記センスアンプの活性化タイミングを調整する機能を有することを特徴とする半導体集積回路。
【請求項１２】
請求項１０記載の半導体集積回路において、
前記データ保持回路は、互いにシリアルに接続された第１及び第２のダイナミック回路と、前記第１のダイナミック回路の入力クロック信号を遅延させて前記第２のダイナミック回路へ供給するための遅延回路とを有し、
前記基準クロック信号を前記第１のダイナミック回路及び前記遅延回路へバイパスして、前記第１のダイナミック回路の出力変化に対する前記第２のダイナミック回路の活性化タイミングを最適化するように前記遅延回路の遅延量を調整する機能を有することを特徴とする半導体集積回路。
【請求項１３】
請求項４記載の半導体集積回路において、
前記特定回路部分は、発振クロック信号に同期して動作する機能回路であり、
前記機能回路の消費電力を低減するために、前記ＰＬＬ回路の発振クロック信号の周波数に応じて、前記機能回路内のいずれの部分の動作を停止させるかを調整する機能を有することを特徴とする半導体集積回路。
【請求項１４】
請求項１３記載の半導体集積回路において、
前記機能回路は、タグ部とデータ部とを有するキャッシュ回路であり、
前記タグ部がキャッシュミスを示すときに前記データ部内のセンスアンプ又は出力回路のいずれの動作を停止させるかを調整する機能を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路を備えた半導体集積回路に関し、特にＰＬＬ（Phase Locked Loop）回路を搭載した半導体集積回路に関するものである。
【背景技術】
【０００２】
マイクロプロセッサやマイクロコントローラなどの計算機システムには、高速動作を行うために中央処理装置の一部に外部周波数の逓倍機能を実現するため、逓倍クロック生成回路として機能するＰＬＬ回路が設けられている。また、最近のマイクロプロセッサでは、外部バスと半導体集積回路内とのクロックの位相を高精度に保つことが求められる。
【０００３】
従来、電源投入後にＰＬＬ回路が安定するまでの時間をタイマによって計数し、ある時間までＰＬＬ回路から中央処理装置へのクロック供給を停止しておき、タイマがオーバーフローしたら逓倍クロック供給を開始する方法がある。
【０００４】
さて、ＰＬＬ回路中の位相比較器では、入力される２つの信号の位相差と出力される電圧との関係には線形性があることが望ましい。ところが実際には、微小な位相差を検出することができず位相差の不感帯が存在したり、感度が高すぎるために不連続点が存在する場合がある。
【０００５】
位相比較器の入出力特性には、リセット回路における遅延時間の長さが大きな影響を及ぼすことが既に判っている。言い換えると、位相比較器の入出力特性を改善するためには、リセット回路における遅延時間の適正化が必要となる。ところが、第１の従来技術に係る位相比較器では、リセット回路が１つの４入力ＮＡＮＤ回路により構成されているため遅延時間が適正値よりも短くなり、不感帯を持つ入出力特性を示してしまう（特許文献１参照）。
【０００６】
リセット回路の遅延時間を適正化するために既に様々な改良がなされている。第２の従来技術によると、４入力ＮＡＮＤ回路を構成するトランジスタのチャネル幅を狭くすることによりリセット信号の出力を遅延させている（特許文献２参照）。また、第３の従来技術によると、リセット信号の出力を遅延させる手段としてコンデンサを複数個使用している（特許文献３参照）。
【特許文献１】米国特許第３，６１０，９５４号明細書
【特許文献２】特開昭６３−１１９３１８号公報
【特許文献３】米国特許第４，３７８，５０９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のとおり、第１の従来技術に係る位相比較器では、リセット回路が１つの４入力ＮＡＮＤ回路により構成されているため遅延時間が適正値よりも短くなり、不感帯を持つ入出力特性を示してしまう。第２の従来技術の場合、トランジスタのゲート幅がμｍ以下になった昨今では、チャネル幅のばらつき等による歩留まりの悪化は必至である。また、第３の従来技術の場合、コンデンサがチップ面積を大きくしてしまう。
【０００８】
また、チャージポンプ回路にも入出力特性を悪化させる要因がある。電流型チャージポンプ回路を用いた場合、２つの信号に位相差がないにもかかわらず位相比較器の出力電圧が変化してしまうことがある。これは、すなわち、同相のクロックを入力しているにもかかわらず、位相差を誤検出してしまい、高精度なＰＬＬ回路が実現できないことになる。
【０００９】
また、クロックドライバは、各機能ブロックへゼロスキューの同期したクロックを供給できるように設計されているが、温度依存や、プロセスばらつきなどにより、各チップによっては、スキューばらつきが生じる。
【００１０】
また、各機能ブロック内では、ダイナミック回路や、メモリなど、クロック同期で２相のクロックを使用する回路では、レーシングが生じないように事前に遅延をつけ安定動作できるように設計されているが、プロセスばらつきなどにより２相クロックのマージンが削減され、誤動作が起こる。
【００１１】
また、低消費電力化のために一連の動作の途中で処理が不必要になったとき、それ以後の動作を止める機能を持つ機能ブロックがあるが、動作周波数、プロセスばらつきによって、動作が完全に止まらず、誤動作を生じる。
【００１２】
しかも、これらの課題を解決するための調整回路を設けるにしても、ＰＬＬ回路が安定するまで待って調整回路の動作を開始していたのでは、時間の無駄である。
【００１３】
本発明の目的は、クロック生成回路がシステムクロック信号を供給する前の時間、特にＰＬＬ回路の発振安定待ちの時間を有効利用できるようにすることにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は、基準クロック信号からシステムクロック信号を生成するクロック生成回路を備えた半導体集積回路において、クロック生成回路がシステムクロック信号を供給する前に、基準クロック信号を用いて当該半導体集積回路内の特定回路部分を調整することとしたものである。特にＰＬＬ回路を備えた半導体集積回路では、当該ＰＬＬ回路が安定発振をする前に、基準クロック信号を用いて特定回路部分が調整される。
【００１５】
具体的には、ＰＬＬ回路の帰還ループを遮断した状態で位相比較器の参照クロック入力部と帰還クロック入力部との双方に基準クロック信号を供給して、位相比較器における位相差の検出不感帯が小さくなるように当該位相比較器内のリセット信号の遅延を調整する。
【００１６】
ＰＬＬ回路内の電流型チャージポンプ回路に基準電圧を供給するためのバンドギャップリファレンス回路の場合には、ＰＬＬ回路の帰還ループを遮断した状態で当該ＰＬＬ回路内の位相比較器の参照クロック入力部と帰還クロック入力部とのいずれか一方に基準クロック信号を供給して、バンドギャップリファレンス回路が発振を起こさないように当該バンドギャップリファレンス回路の位相補償量を調整する。
【００１７】
ＰＬＬ回路内の電流型チャージポンプ回路の場合には、ＰＬＬ回路の帰還ループを遮断した状態で当該ＰＬＬ回路内の位相比較器の参照クロック入力部と帰還クロック入力部とのいずれか一方に基準クロック信号を供給して、電流型チャージポンプ回路の電流駆動能力を調整する。
【００１８】
システムクロック信号を複数の機能ブロックへ分配するためのクロック分配回路の場合には、当該クロック分配回路の出力クロックスキューを削減するように当該クロック分配回路内の複数のクロックドライバ間のスキューを調整する。
【００１９】
ワード線とセンスアンプとを有するメモリ回路や、互いにシリアルに接続された２段以上のダイナミック回路のような、システムクロック信号に同期して動作するデータ保持回路の場合には、当該データ保持回路の内部動作におけるレーシング調整を行う。
【００２０】
キャッシュ回路のような消費電力低減機能を有する機能回路の場合には、基準クロック信号とＰＬＬ回路の帰還クロック信号とに基づいて当該ＰＬＬ回路の周波数引き込み完了後の位相微調整期間に入ったことを検出したとき、当該ＰＬＬ回路の発振クロック信号の周波数に応じて機能回路内のいずれの部分の動作を停止させるかを調整する。
【発明の効果】
【００２１】
本発明によれば、基準クロック信号からシステムクロック信号を生成するクロック生成回路を備えた半導体集積回路において、クロック生成回路がシステムクロック信号を供給する前に、基準クロック信号を用いて当該半導体集積回路内の特定回路部分を調整することとしたので、当該クロック生成回路の準備期間を有効利用しつつ半導体集積回路の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る半導体集積回路の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２３】
〈実施の形態１〉
図１は本発明に係る半導体集積回路の一例であり、ＰＬＬ回路内蔵の半導体集積回路の構成例を示すブロック図である。図１において、５０はＰＬＬ回路であり、位相比較器５１、ループフィルタ５２、電圧制御発振器５３、及びプログラマブル分周器５４により構成されている。位相比較器５１は、ＦｐとＦｒの入力ポートを持っており、２つのポートに入力される信号の位相を比較する回路であり、基準クロック１００がＦｐに入力されている。位相比較器５１の出力５１ａはループフィルタ５２に接続されており、ループフィルタ５２の出力５２ａは電圧制御発振器５３に接続され、電圧制御発振器５３がその入力電圧を周波数に変換する。電圧制御発振器５３から出力されるクロック信号はプログラマブル分周器５４に接続される。スイッチ回路５５は、帰還制御信号３で制御され、帰還制御信号３が“Ｈ”のとき、位相比較器５１のＦｒは、プログラマブル分周器５４に接続され、帰還制御信号３が“Ｌ”のとき、位相比較器５１のＦｒは、基準クロック信号Ｆｐに接続される。このスイッチ回路５５の例では、６、７はＮ型ＭＯＳ（Metal Oxide Silicon）トランジスタであり、５、８はＰ型ＭＯＳトランジスタであり、５と６、また７と８でトランスファゲートを構成している。４は、インバータである。また、ループフィルタ５２の出力５２ａは、リセット制御電圧発生回路１に入力され、リセット制御電圧発生回路１は、ＰＬＬ回路５０の動作を可能にするＰＬＬオン（ＯＮ）信号５６をリセット信号にし、基準クロック１００を使用して同期動作し、ループフィルタ出力５２ａのリップルを検知し、リップルが生じた場合、初期の電圧よりも低い電圧を発生し、これをリセット制御電圧２として出力し、位相比較器５１に入力される。また、リップルが検知されない場合、リセット制御電圧２は、初期の電圧よりも高い電圧を発生する。
【００２４】
図２は、ＰＬＬ回路５０の位相比較器５１の一例であり、３０はデジタル位相比較器、４０はチャージポンプ回路である。デジタル位相比較器３０は、リセット回路３１、第１のフリップフロップ３２、第２のフリップフロップ３３、第１の３入力ＮＡＮＤ回路３４、第２の３入力ＮＡＮＤ回路３５、第１のインバータ３６、第１の２入力ＮＡＮＤ回路３７、第２のインバータ３８、及び第２の２入力ＮＡＮＤ回路３９により構成される。基準クロック信号Ｆｐは第１のインバータ３６を介して第１のＮＡＮＤ回路３７に入力される一方、参照クロック信号Ｆｒは第２のインバータ３８を介して第２のＮＡＮＤ回路３９に入力される。第１のＮＡＮＤ回路３７の出力信号は第１のフリップフロップ３２及び第１の３入力ＮＡＮＤ回路３４に入力され、第２のＮＡＮＤ回路３９の出力信号は第２のフリップフロップ３３及び第２の３入力ＮＡＮＤ回路３５に入力される。第１のフリップフロップ３２の出力信号は第１の３入力ＮＡＮＤ回路３４に入力され、第２のフリップフロップ３３の出力信号は第２の３入力ＮＡＮＤ回路３５に入力される。リセット回路３１は、第１のフリップフロップ３２及び第２のフリップフロップ３３の出力信号と第１のＮＡＮＤ回路３７及び第２のＮＡＮＤ回路３９の出力信号とを入力とする４入力ＮＡＮＤ回路３１ａからなり、その出力信号は、トランスファゲート３１ｂのソースに接続され、ドレインが第１のフリップフロップ３２及び第２のフリップフロップ３３にリセット信号として入力されるとともに第１の３入力ＮＡＮＤ回路３４及び第２の３入力ＮＡＮＤ回路３５に入力される。トランスファゲート３１ｂのＮ型ＭＯＳトランジスタのゲートは、図１のリセット制御電圧２に接続されている。トランスファゲート３１ｂのＰ型ＭＯＳトランジスタのゲートは接地されている。リセット制御電圧２の電位が高くなればトランスファゲート３１ｂの出力はより早く変化し、リセット制御電圧２の電位が低くなればトランスファゲート３１ｂの出力はより遅く変化する。
【００２５】
第１の３入力ＮＡＮＤ回路３４からは、通常は“Ｈ”であり、基準クロック信号Ｆｐの位相が参照クロック信号Ｆｒより進んでいる間“Ｌ”となる第１の位相差検出信号Ｐｕが出力される。第２の３入力ＮＡＮＤ回路３５からは、通常は“Ｈ”であり、基準クロック信号Ｆｐの位相が参照クロック信号Ｆｒより遅れている間“Ｌ”となる第２の位相差検出信号Ｐｄが出力される。チャージポンプ回路４０は、Ｐ型ＭＯＳトランジスタ４１、Ｎ型ＭＯＳトランジスタ４２及びインバータ４３により構成される。Ｐ型ＭＯＳトランジスタ４１のソースは電源に接続されており、ドレインはＮ型ＭＯＳトランジスタ４２のドレインと接続されている。また、Ｎ型ＭＯＳトランジスタ４２のソースは接地されている。Ｐ型ＭＯＳトランジスタ４１のゲートには第１の３入力ＮＡＮＤ回路３４から出力される第１の位相差検出信号Ｐｕが入力される一方、Ｎ型ＭＯＳトランジスタ４２のゲートには第２の３入力ＮＡＮＤ回路３５から出力される第２の位相差検出信号Ｐｄがインバータ４３により反転されて入力される。Ｐ型ＭＯＳトランジスタ４１のドレイン（Ｎ型ＭＯＳトランジスタ４２のドレイン）が、出力端子５１ａに接続されている。
【００２６】
第１の位相差検出信号Ｐｕが“Ｌ”のとき、Ｐ型ＭＯＳトランジスタ４１が導通状態となるのでＰ型ＭＯＳトランジスタ４１のドレインの電位（出力５１ａの電位）は上昇する。また、第２の位相差検出信号Ｐｄが“Ｌ”のとき、インバータ４３の出力信号が“Ｈ”となりＮ型ＭＯＳトランジスタ４２が導通状態となるのでＮ型ＭＯＳトランジスタ４２のドレインの電位（出力５１ａの電位）は低下する。すなわち、出力５１ａの電位は、基準クロック信号Ｆｐの位相が参照クロック信号Ｆｒよりも進んでいるときは上昇し、遅れているときは低下することになる。
【００２７】
リセット制御電圧発生回路１の一例を図３に示す。リセット制御電圧発生回路１は、ループフィルタ出力５２ａのリップルを検出するリップル検知回路２１０と、リップル検知回路２１０でリップルが検出されたときに、加算される加算（incremental）カウンタ２３０と、リップル検知回路２１０でリップルが検出されないときに、加算される加算カウンタ２４０と、基準クロック１００のクロック３周期内にリップルが検出されない状態が、最初と３番目にあり、２番目のみリップルが検出された状態になったとき、帰還制御信号３を“Ｈ”にし、かつ、リップル検知回路２１０、加算カウンタ２３０，２４０のクロックをオフするリップル除去完了回路２２０と、加算カウンタ２３０が加算されれば、リセット制御電圧２を下げ、加算カウンタ２４０が加算されれば、リセット制御電圧２を上げるリセット制御電圧出力回路２５０とからなる。
【００２８】
リップル検知回路２１０は、Ｐ型ＭＯＳトランジスタ２１１，２１２，２１３と、Ｎ型ＭＯＳトランジスタ２１４と、クロック２１８が“Ｌ”の期間中にデータを保持するラッチ回路２１９とからなり、リップル除去完了回路２２０により生成されたクロック２２９でダイナミック回路として動作する。電圧２１６の電位は、所望の電圧値にＰ型ＭＯＳトランジスタ２１１，２１２で生成されている。電圧２１６の電位よりもＮ型ＭＯＳトランジスタ２１４のしきい値だけ高い電圧がループフィルタ５２から生成されると、リップル検知回路２１０の出力信号２１５は、“Ｈ”から“Ｌ”に変化する。リップルが検出されないときは、出力信号２１５は“Ｈ”のままである。
【００２９】
加算カウンタ２３０，２４０は、ＥＸＯＲ回路（イクスクルーシブオア回路：入力が不一致のときに出力が“Ｈ”となる回路）２３２，２３６，２４２，２４５と、ＡＮＤ回路２３３，２３７，２４１，２４４とからなる半加算器（ＨＡ）と、リセット付きフリップフロップ２３４，２３５，２４３，２４６とで構成されている。図３中の２５９は、下位ＨＡ２３２，２３３とリセット付きフリップフロップ２３４とで構成された１ビット加算レジスタを表しており、インバータ２３１を介してリップル検知回路２１０の出力２１５を受け取る。フリップフロップ２３４，２３５，２４３，２４６のクロックは、リップル除去完了回路２２０から生成されたクロック２１８が入力され、リセットは、ＰＬＬＯＮ信号５６が入力される。
【００３０】
リップル除去完了回路２２０は、リセット付きフリップフロップ２２１，２２２と、ＥＸＯＲ回路２２３，２２７と、３入力ＡＮＤ回路２２４と、インバータ２２６と、ＡＮＤ回路２２５と、バッファ２２８とからなり、フリップフロップ２２１のデータ入力は、リップル検知回路２１０の出力信号２１５であり、フリップフロップ２２２のデータ入力は、２２１のＱ出力である。フリップフロップ２２１，２２２の出力はＥＸＯＲ回路２２３に入力され、フリップフロップ２２１の出力とリップル検知回路２１０の出力信号２１５は、ＥＸＯＲ回路２２７に入力される。ＥＸＯＲ回路２２３，２２７の出力とリップル検知回路２１０の出力信号２１５とは３入力ＡＮＤ回路２２４に入力され、３入力ＡＮＤ回路２２４の出力は、インバータ２２６に入力され、かつ帰還制御信号３に接続される。インバータ２２６の出力と基準クロック１００は、ＡＮＤ回路２２５に入力され、ＡＮＤ回路２２５の出力は、クロック２２９に使用され、かつバッファ２２８に接続される。バッファ２２８の出力は、クロック２１８に使用される。フリップフロップ２２１，２２２のクロックはクロック２１８を使用し、リセットはＰＬＬＯＮ信号５６を使用する。
【００３１】
リセット制御電圧出力回路２５０は、Ｐ型ＭＯＳトランジスタ２５６，２５５，２５４の並列接続と、Ｎ型ＭＯＳトランジスタ２５１，２５２，２５３の並列接続とで構成されている。Ｐ型ＭＯＳトランジスタ２５６，２５５，２５４及び、Ｎ型ＭＯＳトランジスタ２５１，２５２，２５３のゲート長は、４倍、２倍、１倍の構成をとり、２５６のゲートはフリップフロップ２３４の出力２３８に接続され、２５５のゲートはフリップフロップ２３５の出力２３９に接続されており、２５１のゲートは、フリップフロップ２４３の出力をインバータ２４７で反転させた出力信号２４９に接続され、２５２のゲートは、フリップフロップ２４６の出力をインバータ２４８で反転させた出力信号２５７に接続されている。
【００３２】
図４は、図１、図２及び図３の各信号のタイミングチャートである。図４は、横軸が時間であり、縦軸は帰還制御信号３、位相比較器５１の２つの入力ポートＦｐ，Ｆｒ、ループフィルタ５２の出力５２ａ、リップル検知回路出力２１５、クロック（ｃｌｏｃｋｂ）２１８、２ビットのレジスタ内状態２２１，２２２、加算カウンタ２３０を構成するフリップフロップ２３４，２３５の内部状態、加算カウンタ２４０を構成するフリップフロップ２４３，２４６の内部状態を２進法で表現したもの、リセット制御電圧２である。
【００３３】
図４を用いて本実施の形態１を構成する図１、図２及び図３の動作の説明を行う。ＰＬＬ回路５０は、電源投入前、ＰＬＬＯＮ信号５６が“Ｌ”であり、リセット制御電圧発生回路１内のフリップフロップ２２１，２２２，２３４，２３５，２４３，２４６内の値は“Ｌ”である。電源投入後、ＰＬＬＯＮ信号５６が“Ｈ”となり、最初、帰還制御信号３が“Ｌ”のとき、帰還ループは切られており、位相比較器５１のＦｒには、Ｆｐと同相で同周期の基準クロック１００が入力される。本来、同相のクロックが位相比較器５１に入力された場合、ループフィルタ出力５２ａには、リップルが生じないのが理想である。しかし、この例の場合、位相比較器５１のリセット遅延時間が、プロセスばらつきなどで、所望の時間より早かった場合を考える。基準クロック１００の第１周期目、ループフィルタ出力５２ａにリップルが生じる。すると、リップル検知回路２１０の出力信号２１５は、“Ｌ”となり、加算カウンタ２３０の下位ＨＡに“Ｈ”が入力され、フリップフロップ２３４，２３５の内部状態は、０１となる。これにより、リセット制御電圧出力回路２５０のＰ型ＭＯＳトランジスタ２５６のゲートは、“Ｈ”となり、Ｐ型ＭＯＳトランジスタ２５６は、カットオフされる。Ｐ型ＭＯＳトランジスタ２５６，２５５、２５４は並列に接続されているので、オン抵抗は高くなり、リセット制御電圧２の電位を下げる。これが図２のトランスファゲート３１ｂのゲート電極に伝達され、その遅延が増える。その結果、基準クロック１００の第２周期目、デジタル位相比較器３０のリセット出力は遅延が大きくなる。第２周期目では、まだ、ループフィルタ５２の出力にリップルが生じており、リセット制御電圧出力回路２５０は、リセット制御電圧２の電位を更に下げる。更に、デジタル位相比較器３０のリセット出力は遅延が大きくなり、第３周期目では、ループフィルタ５２の出力にリップルがなくなっている。リップルがなくなった時点でリセット制御電圧発生回路１の加算レジスタ２４０に“Ｈ”が入力される。そして、リセット制御電圧発生回路１は、リセット制御電圧２の電位を上げる。第４周期目では、デジタル位相比較器３０のリセット出力は、遅延が第３周期目より小さくなり、再びリップルが生じる。デジタル位相比較器３０のリセット出力は遅延が大きくなり、第５周期目では、ループフィルタ５２の出力にリップルがなくなっている。リップルがなくなった時点でリセット制御電圧発生回路１のリップル除去完了回路２２０のＡＮＤ回路２２４の出力、すなわち帰還制御信号３は“Ｈ”となる。内部クロック２２９は停止し、リセット制御電圧２の電位を保持する。そして、第６周期目では、ＰＬＬ回路５０は、スイッチ回路５５によって帰還ループを接続し、通常のＰＬＬ発振安定状態まで動作させる。これによって、デジタル位相比較器３０のデバイスの初期ばらつき、温度変動に対して、高精度な位相比較が実現可能となる。
【００３４】
なお、図２において、３入力ＮＡＮＤ回路３４，３５のスイッチング電圧のばらつきによりＰｕ，Ｐｄが同時に出力される可能性があるが、トランスファゲート３１ｂと３入力ＮＡＮＤ回路３４，３５との間にバッファを入れて出力波形を急峻にすることで緩和することも可能である。また、望ましくは３入力ＮＡＮＤ回路３４とＰ型ＭＯＳトランジスタ４１との間の遅延時間と、３入力ＮＡＮＤ回路３５とＮ型ＭＯＳトランジスタ４２との間の遅延時間はトランジスタサイズの調整やバッファの追加により均一となるよう構成した方がよい。図２中のトランスファゲート３１ｂにおいて、Ｎ型ＭＯＳトランジスタのゲート電圧だけでなく、Ｐ型ＭＯＳトランジスタのゲート電圧をも制御することとしてもよい。
【００３５】
図２に示したデジタル位相比較器３０は一例であり、リセット機能を持つシーケンシャルロジックで構成される位相比較器であれば、どのようなタイプでも、同様の手法でリセット遅延を可変にできる。
【００３６】
〈実施の形態２〉
図５は本発明に係る半導体集積回路の一例である。図５の半導体集積回路は、ＰＬＬ回路５００、基準電圧回路６００に更に、ＰＬＬ回路５００のチャージポンプ回路の出力をリップル検知回路９００に接続し、リップル検知回路９００の出力は、リップルが検知されると加算される２ビットの加算カウンタ９１０に接続され、この加算カウンタ９１０の出力バスは、制御入力ｅが“Ｈ”のとき、Ｅｎ６２６にそれぞれ容量９２０，９２１が接続され、“Ｌ”のとき、遮断されるスイッチ回路９３０の制御信号に接続されている。これら容量９２０と９２１は、基準電圧回路６００内の容量６３０の値Ｃの１／４，１／２に設定されている。リップル検知回路９００は、実施の形態１で説明した回路２１０であり、加算カウンタ９１０も同様である。
【００３７】
図６は、本発明に係るＰＬＬ回路５００の一例である。図６において、５００はＰＬＬ回路であり、位相比較器５１、ループフィルタ５２、電圧制御発振器５３、及びプログラマブル分周器５４により構成されている。位相比較器５１の出力はループフィルタ５２に接続されており、ループフィルタ５２の出力５２ａは電圧制御発振器５３に接続され、電圧制御発振器５３はその入力電圧を周波数に変換する。電圧制御発振器５３から出力されるクロック信号はプログラマブル分周器５４に接続される。スイッチ回路５５は、帰還制御信号３で制御され、帰還制御信号３が“Ｈ”のとき、位相比較器５１のＦｒはプログラマブル分周器５４に接続され、帰還制御信号３が“Ｌ”のとき、位相比較器５１のＦｒは切り替え回路５１０に接続される。切り替え回路５１０は、入力切換制御信号５４０によって、入力切換制御信号５４０が“Ｈ”のときのみに基準クロック１００を位相比較器５１のＦｒに入力し、“Ｌ”のとき、位相比較器５１のＦｒを接地に固定する。この切り替え回路５１０の例では、５１５、５１８はＮ型ＭＯＳトランジスタであり、５１６、５１７はＰ型ＭＯＳトランジスタであり、５１５と５１６、また５１７と５１８でトランスファゲートを構成している。５１４は、インバータである。一方、位相比較器５１の基準クロックＦｐは、切り替え回路５０１に接続されている。切り替え回路５０１は、入力切換制御信号５４０によって、入力切換制御信号５４０が“Ｌ”のときのみに基準クロック１００を位相比較器５１のＦｐに入力し、“Ｈ”のとき、位相比較器５１のＦｐを接地に固定する。この切り替え回路５０１の例では、５０５、５０８はＮ型ＭＯＳトランジスタであり、５０６、５０７はＰ型ＭＯＳトランジスタであり、５０５と５０６、また５０７と５０８でトランスファゲートを構成している。５０４は、インバータである。また、図６では、位相比較器５１をデジタル位相比較器３０と電流型チャージポンプ回路５２０とに分離している。電流型チャージポンプ回路５２０は、Ｐ型ＭＯＳトランジスタ５２１，５２３、Ｎ型ＭＯＳトランジスタ５２４，５２２、インバータ５２５によって構成され、Ｐ型ＭＯＳトランジスタ５２１は、ソースが電源に接続され、ゲートが基準電圧回路６００の出力端子Ｅｐ６５１に接続され、ドレインは、Ｐ型ＭＯＳトランジスタ５２３のソースに接続されている。また、Ｐ型ＭＯＳトランジスタ５２３のゲートは、デジタル位相比較器３０のＰｕに接続されている。Ｎ型ＭＯＳトランジスタ５２２は、ソースが接地に接続され、ゲートが基準電圧回路６００の出力端子Ｅｎ６２６に接続され、ドレインは、Ｎ型ＭＯＳトランジスタ５２４のソースに接続されている。また、Ｎ型ＭＯＳトランジスタ５２４のゲートは、デジタル位相比較器３０のＰｄにインバータ５２５を介して接続されている。Ｐ型ＭＯＳトランジスタ５２３とＮ型ＭＯＳトランジスタ５２４のドレイン同士が接続され、チャージポンプ出力（電流モニタ）５２６、ループフィルタ５２に接続されている。電流型チャージポンプ回路５２０は、Ｅｎ６２６、Ｅｐ６５１に所望の電圧を基準電圧回路６００から得ることにより、ループフィルタ５２に、Ｐｕが“Ｌ”のとき、電流をチャージし、Ｐｄが“Ｌ”のとき、電流をディスチャージする機能を持つ。
【００３８】
図７に、図５で使用されている基準電圧回路６００を示す。基準電圧回路６００は、バンドギャップ生成回路６１０と、オペアンプ６２０と、Ｐ型ＭＯＳトランジスタ６５０と、Ｎ型ＭＯＳトランジスタ６４０と、容量６３０とからなる。バンドギャップ生成回路６１０は、Ｐ型ＭＯＳトランジスタ６１９、抵抗素子６１２，６１３，６１４、ダイオード６１５，６１６からなり、抵抗素子６１２，６１３は同じ値の抵抗であり、ここではＲオームの値を持つ。また、抵抗素子６１４は、ｒオームの値を持つ。ダイオード６１６は、ｎ個のダイオードの並列接続からなり、各ダイオードはダイオード６１５と同等である。
【００３９】
オペアンプ６２０は、Ｐ型ＭＯＳトランジスタ６２５，６２４，６２３と、Ｎ型ＭＯＳトランジスタ６２１，６２２からなる。基準電圧回路６００は、負帰還回路であり、オペアンプ６２０で、ノード６１７と６１８の電圧を比較し、同電位になるように、Ｐ型ＭＯＳトランジスタ６１９に流れる電流を調整する。つまり、６１７の電圧をＶ２、６１３の電流をＩ２、６１８の電圧をＶ１、６１２の電流をＩ１とすると、
Ｖ１＝Ｖ２              …（１）
Ｉ１・Ｒ＝Ｉ２・Ｒ      …（２）
Ｉ１＝Ｉ２              …（３）
Ｉ１＝Ｉｓ・（ｅｘｐ（Ｖ１／（ｎ・Ｖｔ））−１）        …（４）
が成り立つ。ここで、
Ｖｔ＝ｋＴ／ｑ          …（５）
Ｉ２＝１２・Ｉｓ・（ｅｘｐ（Ｖｄ／（ｎ・Ｖｔ））−１）  …（６）
であり、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対温度である。抵抗６１４とダイオード６１６との接点の電圧をＶｄとすると、
Ｖ１＝ｒ・Ｉ２＋Ｖｄ    …（７）
ｎ・Ｖｔ・ｌｏｇ（Ｉ１／Ｉｓ＋１）＝Ｒ・Ｉ１＋ｎ・Ｖｔ・ｌｏｇ（Ｉ１／（１２・Ｉｓ）＋１）      …（８）
である。したがって、
Ｉ１／Ｉｓ＞＞１より
ｎ・Ｖｔ・（ｌｏｇ（Ｉ１／Ｉｓ）−ｌｏｇ（Ｉ１／（１２・Ｉｓ）））＝Ｒ・Ｉ１      …（９）
（ｎ・Ｖｔ・ｌｏｇ１２）／Ｒ＝Ｉ１  …（１０）
が成り立つ。つまり、Ｉ１は、ｋＴ／ｑに比例し、Ｒの温度特性に反比例する。容量６３０は、基準電圧回路６００の負帰還の位相補償をするためにある。
【００４０】
図８は、図５中のスイッチ回路９３０の構成例を示している。
【００４１】
図９は、図６、図７の動作を説明するタイミングチャートであり、横軸は、時間であり、縦軸は、帰還制御信号３、入力切換信号５４０、デジタル位相比較器３０のＦｐとＦｒ、チャージポンプ出力５２６それぞれの電圧値と、チャージポンプ出力５２６の電流値である。ＰＬＬ回路５００が動作する前に帰還制御信号３は、“Ｌ”にし、帰還ループを遮断する。そして、入力切換制御信号５４０を“Ｌ”にすることにより、デジタル位相比較器３０のＦｐは基準クロック１００が入力され、Ｆｒは“Ｌ”に固定される。クロック３周期までは、電流型チャージポンプ回路５２０の出力電圧が上昇し、常に電流を供給する。この電流又は電圧をモニタすることにより、位相比較器５１及び基準電圧回路６００が正常に動作しているかを検出することができる。
【００４２】
具体的には、基準電圧回路６００の容量６３０が適正な容量でなく小さく製造され、この基準電圧回路６００の帰還系のループに位相余裕度がなく、この基準電圧回路６００が発振している場合、Ｅｎ６２６、Ｅｐ６５１の電圧は常に振幅している。このとき、電流型チャージポンプ回路５２０は、電圧振幅に応じた電流を供給する。この場合、チャージポンプ出力５２６の電圧をモニタすると、リップルが発生している。このリップルをリップル検知回路９００で検知し、加算カウンタ９１０でカウントし、リップルが発生しないように容量を増やすことにより、基準電圧回路６００は、安定動作する。上記の例では、容量６３０が適正な値でないと仮定したが、基準電圧回路６００が発振している場合、いずれも上記構成の回路で、発振から安定動作へ実現可能である。
【００４３】
〈実施の形態３〉
図１０は本発明に係る半導体集積回路の一例である。図１０のＰＬＬ回路８００は、図６とほぼ同じであるが、電流型チャージポンプ回路８０１の部分のみが異なる。図１０の電流型チャージポンプ回路８０１は、図６の電流型チャージポンプ回路５２０とほぼ同じであるが、Ｐ型ＭＯＳトランジスタ８０７，８０２の接続点８０４にＰ型ＭＯＳトランジスタ８０６，８０５のドレインが接続されている。Ｐ型ＭＯＳトランジスタ８０６，８０５は、それぞれゲート長がＰ型ＭＯＳトランジスタ８０７の２倍、４倍のサイズであり、各々のゲートは、２ビットのレジスタ回路出力バス８４０の各々のビット信号８０８，８０９で制御され、“Ｈ”のときＥｐ６５１に接続、“Ｌ”のとき、電源に接続されるスイッチ回路８２０に接続されている。また、Ｎ型ＭＯＳトランジスタ８０３，８１２の接続点８１０にＮ型ＭＯＳトランジスタ８１３，８１４のドレインが接続されている。Ｎ型ＭＯＳトランジスタ８１３，８１４は、それぞれゲート長がＮ型ＭＯＳトランジスタ８１２の２倍、４倍のサイズであり、各々のゲートは、２ビットのレジスタ回路出力バス８５０の各々のビット信号８１５，８１６で制御され、“Ｈ”のときＥｎ６２６に接続され、“Ｌ”のとき、接地に接続されるスイッチ回路８３０に接続されている。レジスタ回路出力バス８４０，８５０の各々のビットは、チャージポンプ出力８１１から、電圧微分回路８６０、オペアンプ８６１，８６３及び加算カウンタ８６２，８６４により生成される。Ｖｒｅｆ１は上限電圧、Ｖｒｅｆ２は下限電圧である。ただし、チャージポンプ出力８１１からレジスタ回路出力バス８４０，８５０の各々のビットの生成を、当該半導体集積回路の外部に設けたテスタで行うこととしてもよい。
【００４４】
図１１は図１０中のスイッチ回路８２０の構成例を、図１２は図１０中のスイッチ回路８３０の構成例をそれぞれ示している。
【００４５】
図１３は、図１０の動作を説明するタイミングチャートである。横軸は、時間であり、縦軸は、帰還制御信号３、入力切換信号５４０、デジタル位相比較器３０のＦｐとＦｒ、チャージポンプ出力８１１それぞれの電圧値と、チャージポンプ出力８１１の電流値である。図１３では、電流型チャージポンプ回路の電流源である、Ｐ型ＭＯＳトランジスタ８０７の特性が劣化した場合を考える。ＰＬＬ回路が動作する前に帰還制御信号３を“Ｌ”にし、帰還ループを遮断する。そして、入力切換制御信号５４０を“Ｌ”にすることにより、デジタル位相比較器３０のＦｐは、基準クロック１００が入力され、Ｆｒは“Ｌ”に固定される。クロック３周期までは、電流型チャージポンプ回路８０１の電圧８１１は上昇し、常に電流を供給する。ただし、１周期目では電流型チャージポンプ回路８０１の電流値が適正な電流値より少ない。そこで、レジスタ出力８４０をシフトさせ、００を０１にすることにより、第２周期目では、この電流型チャージポンプ回路８０１の電流値が適正な値となる。また、第４周期目では、入力切換制御信号５４０を“Ｈ”にすることにより、デジタル位相比較器３０のＦｒは、基準クロック１００が入力され、Ｆｐは“Ｌ”に固定される。電流型チャージポンプ回路８０１の電圧８１１は減少し、常に電流をディスチャージする。第４周期目で既に適正な電流値となっているため、レジスタ出力８５０は、そのまま００を維持している。このように、このチャージポンプ電流をモニタし、加算カウンタ８６２，８６４によりチャージポンプ回路の電流源を調節することによって適正な電流値を得ることができ、プロセスばらつきなどの微妙な電流ばらつきを削減することが可能である。なお、本例は、Ｐ型ＭＯＳトランジスタのみ説明したが、Ｎ型ＭＯＳトランジスタの劣化、すなわちディスチャージにおいても同様な手法でよい。
【００４６】
〈実施の形態４〉
図１４は本発明に係る半導体集積回路の一例を示す。４００は、本発明に係る半導体集積回路である。４８０は、クロック分配回路であり、バイパス制御信号４７３でＰＬＬ回路５０へ入力される基準クロック１００と、ＰＬＬ回路５０から逓倍されたクロックとを切り替えるスイッチ回路４２０に接続されている。クロック分配回路４８０は、機能ブロックＡ、Ｂ及びＣへクロック線４３０，４３１，４３２でクロックを分配する。各クロック線４３１，４３２のドライバ４８５ａ，４８５ｂは、各々制御レジスタ回路４９０の出力バス４４１，４４２，４４３，４４４でドライバの強度を増減する機能を持っており、各々のクロック線４３０，４３１，４３２は、立ち上がりエッジを検出する位相比較器４１０に接続されており、一方の位相比較器４６０は、クロック線４３０，４３１の位相差を検出して、一方の制御レジスタ回路４４０へアップ信号４６１及びダウン信号４６２を供給する。他方の位相比較器４７０は、クロック線４３１，４３２の位相差を検出して、他方の制御レジスタ回路４５０へアップ信号４７１及びダウン信号４７２を供給する。４６３は、一方の制御レジスタ回路４４０から他方の制御レジスタ回路４５０に与えられる比較完了信号である。
【００４７】
図１５は、位相比較器４１０の一例であり、入力ポートＦｐ，Ｆｒ、インバータ４１１，４１２、２入力ＮＡＮＤ回路４１３，４１４，４１５，４１６、出力ポートＵｐ，Ｄｎで構成されている。Ｆｐから基準クロックが入力され、インバータ４１１とＮＡＮＤ回路４１３に入力される。また、ＮＡＮＤ回路４１３は、インバータ４１１の出力も入力される。Ｆｒから比較対象クロックが入力され、インバータ４１２とＮＡＮＤ回路４１４に入力される。また、ＮＡＮＤ回路４１４は、インバータ４１２の出力も入力される。２入力ＮＡＮＤ回路４１５，４１６はＲ−Ｓラッチ回路になっており、各ＮＡＮＤ回路４１３，４１４の出力の立ち下がりエッジを検出し、Ｆｐの立ち上がりエッジより、Ｆｒの立ち上がりエッジが遅れている場合、Ｕｐ出力がその位相差遅延分、“Ｈ”になる。また、Ｆｐの立ち上がりエッジより、Ｆｒの立ち上がりエッジが進んでいる場合、Ｄｎ出力がその位相差遅延分、“Ｌ”になる。
【００４８】
図１６は、スイッチ回路４２０の一例であり、制御信号ポートｅと、２入力ポートｉ１，ｉ２と、出力ポートｏと、インバータ４２４と、Ｐ型ＭＯＳトランジスタ４２５，４２８と、Ｎ型ＭＯＳトランジスタ４２６，４２７とからなり、ｅ入力ポートが“Ｈ”のとき、ｉ２がｏに出力され、“Ｌ”のとき、ｉ１がｏに出力される。
【００４９】
図１７は、制御レジスタ回路４９０の一例である。制御レジスタ回路４９０は、比較完了検出回路３００と、加算レジスタ４９３，４９４と、入力ポートＲ，ＣＫ，Ｕｐ，Ｄｎと、出力ポートＥｏ，Ｕｏ，Ｄｏとからなる。入力ポートＲのリセット信号４９２は、比較完了検出回路３００と加算レジスタ４９３，４９４の入力ポートＲとに接続され、入力ポートＣＫは、比較完了検出回路３００に入力され、入力ポートＵｐは、ダイナミック回路４９９を介し、加算レジスタ４９３のｉｎと、比較完了検出回路３００の入力ポートＤｉｎに入力される。入力ポートＤｎは、インバータ４８７とダイナミック回路４８８を介し、加算レジスタ４９４のｉｎと比較完了検出回路３００の入力ポートＤｉｎ２とに接続される。ダイナミック回路４８８において、４８５はＮ型ＭＯＳトランジスタ、４８６はＰ型ＭＯＳトランジスタである。出力ポートＥｏは、比較完了検出回路３００のｏｕｔ１に接続され、出力ポートＵｏは、加算レジスタ４９３の出力ポートＯ１，Ｏ２に接続され、出力ポートＤｏは、加算レジスタ４９４の出力ポートＯ１，Ｏ２に接続されている。加算レジスタ４９３，４９４は、ＨＡとリセット付きフリップフロップとからなる１ビットの加算レジスタ４９６をシリアルに接続された構成となっており、１ビットの加算レジスタ４９６は、入力ポートｉｎ，ＣＫ，Ｒと、出力ポートＯ２，Ｏ１とを持つ。ＣＫにはクロック４９１が入力され、Ｒにはリセット信号４９２が入力される。出力ポートＯ１は、フリップフロップの出力であり、Ｏ２は、キャリー信号である。
【００５０】
比較完了検出回路３００は、実施の形態１で示したリップル除去完了回路２２０とよく似た回路であり、図１８に一例を示す。図１８の比較完了検出回路３００は、リセット付きフリップフロップ３０３，３０４，３０５，３０６、ＥＸＯＲ回路３１２，３１３、４入力ＡＮＤ回路３１１、ＡＮＤ回路３１４，３１８、ＯＲ回路３１５、インバータ３１７等からなる。制御レジスタ回路４９０の入力信号である、Ｕｐ信号とＤｎ信号が基準クロックの２周期以内で状態が変化しないか、又は３周期以内にＵｐ信号とＤｎ信号が互い違いに変化したとき、比較完了信号（Ｅｏ）をｏｕｔ１から出力し、制御レジスタ回路４９０の内部で使用されるクロック（ｃｌｏｃｋａ，ｃｌｏｃｋｂ）４８９，４９１を停止させ、それぞれの加算レジスタ４９３，４９４の内容を保持する。
【００５１】
図１９は、図１４、図１５、図１７を説明するタイミングチャートであり、横軸は、時間であり、縦軸は各々の信号の電圧値であり、バイパス制御信号４７３、基準クロック１００、機能ブロックＡへの供給クロック信号線４３０、機能ブロックＢへの供給クロック信号線４３１、機能ブロックＣへの供給クロック信号線４３２、位相比較器４６０の出力ポートＵｐ，Ｄｎ、位相比較器４７０の出力ポートＵｐ，Ｄｎ、制御レジスタ回路４４０の出力バス、制御レジスタ回路４５０の出力バスの信号線である。この例では、機能ブロックＢへの供給クロック信号線４３１の立ち上がりエッジが、機能ブロックＡの供給クロック信号線４３０の立ち上がりエッジより遅く、更に、機能ブロックＣへの供給クロック信号線４３２の立ち上がりエッジが、機能ブロックＢの供給クロック信号線４３１の立ち上がりエッジより遅い例を示している。最初、ＰＬＬ回路が安定動作を始めるとき、ＰＬＬＯＮ信号５６が“Ｌ”から“Ｈ”になり、各制御レジスタ回路４４０，４５０のリセット信号は解除される。バイパス制御信号４７３は“Ｌ”であり、ＰＬＬ回路５０は内部で帰還ループ制御を行い安定動作の準備を始めている。
【００５２】
基準クロック１００は、クロック分配回路４８０に供給され、クロック信号線４３０，４３１のクロックの位相差を位相比較器４６０が検出する。第１周期目では、４３０より４３１のクロックの立ち上がりエッジが遅いので、位相比較器４６０のＵｐ出力が“Ｈ”となる。これにより、制御レジスタ回路４４０の加算レジスタ４９３の１ビット目Ｕｏ［０］が“Ｈ”となり、クロック線４３１のドライバ４８５ａを強化する。第２周期目では、クロック線４３０，４３１の位相差がなくなり、位相比較器４６０のＵｐ出力は“Ｌ”のままとなり、Ｄｎ出力は“Ｈ”のままとなり、第３周期でも、同様にクロック線４３０，４３１の位相差がなく、位相差のなくなったクロック分配が可能となる。そして、制御レジスタ回路４４０は比較完了信号４６３を出力し、制御レジスタ回路４５０のリセットが解除される。次に、位相比較器４７０で、クロック線４３２，４３１の位相差を比較し始める。第４周期目では、位相比較器４７０のＵｐ出力が“Ｈ”となる。これにより、制御レジスタ回路４５０の加算レジスタ４９３の１ビット目Ｕｏ［０］が“Ｈ”となり、クロック線４３２のドライバ４８５ｂを強化する。第５周期目では、位相比較器４７０のＤｎ出力が“Ｌ”となり、制御レジスタ回路４５０の加算レジスタ４９４の１ビット目Ｄｏ［０］が“Ｈ”となり（不図示）、クロック線４３２のドライバ４８５ｂの能力を減少させる。第６周期目では、位相比較器４７０のＵｐ出力が再び“Ｈ”となる。クロック線４３２，４３１の位相差はこれ以上縮められないため、制御レジスタ回路４５０は比較完了信号４６３を出力し、第７周期目にバイパス制御信号４７３が“Ｈ”となり、ＰＬＬ回路５０の出力信号がクロック分配回路４８０から各機能ブロックへ供給される。
【００５３】
このように、ＰＬＬ回路５０が安定動作をする前に事前に、クロック分配回路４８０のクロックドライバ４８５ａ，４８５ｂの強度を調整することにより、各機能ブロックへのクロックスキューが削減可能になり、半導体集積回路４００のクロック位相を高精度に調整することが可能となる。
【００５４】
〈実施の形態５〉
図２０は本発明に係る半導体集積回路の一例である。基準クロック１００で動作するＰＬＬ回路５０と、ＰＬＬ回路５０の出力に接続されたクロック供給回路６０と、バイパス制御信号７０３で基準クロック１００とクロック供給回路６０の出力とを切り替えるスイッチ回路４２０と、スイッチ回路４２０の出力で同期するＳＲＡＭ（Static Random Access Memory）回路７００を備えている。ＳＲＡＭ回路７００は、入力ポートにアドレス７４１、出力ポートにＳＲＡＭデータ出力７６３とバイパス制御信号７０３とを持つ。また、ＳＲＡＭ回路７００は、アドレス７４１に応じてアドレス信号線７４２を駆動するアドレス駆動回路７４０、メモリセルアレイ７３０とロウデコーダアレイ７２０からなるメモリアクセス回路７１０、メモリセルアレイ７３０のそれぞれのビット線対７１１をプリチャージするプリチャージアレイ、ビット線対７１１の電圧を増幅するセンスアンプアレイ７６０、センスアンプアレイ７６０の出力７６１と基準電圧とを比較する比較器７７０、比較器７７０の出力７７１の状態を基準クロック１００で同期して格納する加減算（incremental/decremental）レジスタ７５０、加減算レジスタ７５０の出力状態で、センスアンプアレイ７６０の活性化信号７８１の遅延時間を制御するセンスアンプ活性化信号生成回路７８０からなっている。スイッチ回路４２０の出力は、バッファ７０１及びバッファ出力信号線７０２を介してメモリアクセス回路７１０に与えられるとともに、センスアンプ活性化信号生成回路７８０を介してセンスアンプアレイ７６０に与えられる。７８２、７８３、７８４、７８５は各々センスアンプ活性化信号生成回路７８０における遅延回路（インバータ）である。センスアンプアレイ７６０の出力７６２は、出力回路アレイを介してＳＲＡＭデータ出力７６３となる。
【００５５】
図２１は、メモリアクセス回路７１０の一例である。メモリアクセス回路７１０は、ダミーメモリセル７３１をＮ列持つダミーメモリセルアレイと、バイパス制御信号７０３が不活性化されているときは、クロックに同期して、ダミーワード線７２３を常時活性化するロウデコーダ７２１（図２２）と、Ｎ列Ｍ行のメモリセル７３２からなるメモリセルアレイ７３０と、バイパス制御信号７０３が活性化されているときは、クロックに同期して、アドレス７４１の状態でそれぞれのワード線７２４を活性化するロウデコーダ７２２（図２３）をＭ個持っている。図２２及び図２３において、７２５はＡＮＤ回路、７２６はデコード回路、７２７はインバータである。
【００５６】
ダミーメモリセル７３１は、図２４に示したような回路であり、ワード線（ＷＤ）７２３が活性化するとビット線対（ＢＬ，ＢＬＢ）７１２にメモリセル内のビット情報“０”を伝達する機能を持っている。
【００５７】
通常のメモリセル７３２は、図２５に示したような回路であり、ワード線（ＷＤ）７２４が活性化するとビット線対（ＢＬ，ＢＬＢ）７１２にメモリセル内のビット情報を伝達する機能を持っている。
【００５８】
図２６は、センスアンプアレイ７６０の１ビット分を構成するセンスアンプ回路７６４である。図２６のセンスアンプ回路７６４は、Ｎ型ＭＯＳトランジスタ７４６，７４７，７７９と、Ｐ型ＭＯＳトランジスタ７６５，７６６，７７７，７７８と、センスアンプ出力線７４９とを有している。
【００５９】
図２７は、比較器７７０の一例であり、センスアンプアレイ７６０から、ダミーメモリセルアレイの１列目、Ｎ／２列目、Ｎ列目に接続されたセンスアンプ回路７６４の出力ｏと接地信号（期待値）とをＥＸＯＲ回路７７２，７７３，７７４で比較し、３入力ＡＮＤ回路７７５にＥＸＯＲ回路７７２，７７３，７７４の出力を入力し、クロック７５８に同期動作するラッチ２１９から比較器出力信号７７１を得る。
【００６０】
図２８は、加減算レジスタ７５０の一例である。加減算レジスタ７５０は、インバータ７４１と、位相比較完了回路２００と、２ビット構成の加減算レジスタ回路７４３と、入力ポートＲ，ＣＫ，Ｕｐと、出力ポートＥｏ，Ｕｏとからなる。入力ポートＲのリセット信号７５９は、位相比較完了回路２００と加減算レジスタ回路７４３の入力ポートＲとに接続され、入力ポートＣＫは、位相比較完了回路２００に入力され、比較器出力信号７７１を受け取る入力ポートＵｐは、加減算レジスタ回路７４３のｉｎと、位相比較完了回路２００のＤｉｎとに入力される。位相比較完了回路２００の出力クロック（ｃｌｏｃｋｂ）７５８は、加減算レジスタ回路７４３のクロック入力ポートに接続される。１ビット論理回路７５３は、ＡＮＤ回路７５６，７５４と、インバータ７４２とから構成される。７５２は、１ビット構成の加減算レジスタ回路であり、１ビット論理回路７５３と、リセット付きフリップフロップ７５７とから構成される。７４３は２ビット構成の加減算レジスタ回路であり、７５２がシリアルに接続されており、出力バスＵｏ７５１は、ここでは、下位ビットを反転したものと、上位ビットとで構成されている。
【００６１】
図２９は図２０を説明するタイミングチャートである。横軸は、時間であり、縦軸は、それぞれの信号の電圧値であり、それぞれの信号は、バイパス制御信号７０３、基準クロック１００、ダミーワード線７２３、ビット線対７１１、比較器出力７７１、センスアンプ活性化信号７８１、加減算レジスタ７５０の出力バス７５１である。ＰＬＬ回路５０が動作を始める信号、つまりＰＬＬＯＮ信号５６が“Ｈ”になると、加減算レジスタ７５０内のフリップフロップ７５７のリセットは解除される。最初、バイパス制御信号７０３は“Ｌ”であるので、基準クロック１００がＳＲＡＭ回路７００に直接接続される。そして、ダミーワード線７２３が立ち上がり、ダミーメモリセル７３１のビット線対７１２にダミーメモリセル７３１の内部ビット情報“０”が伝達され、ビット線対７１１の電圧に差が生じる、また、センスアンプ活性化信号７８１が活性化される。比較器７７０でその比較を行い、この例では、第１周期目で比較結果が異なるため、加算され、加減算レジスタ７５０の出力バス７５１は、０１を出力する。これにより、センスアンプ活性化信号７８１のドライバの遅延が加算され、第２周期目で正常動作が可能となる。
【００６２】
第３周期目でも正常動作が行われ、位相比較完了回路２００から、バイパス制御信号７０３が“Ｈ”になり、加減算レジスタ７５０の内部内容は保持され、クロック供給回路６０からのクロックがＳＲＡＭ回路７００に供給される。
【００６３】
上記のように、センスアンプ活性化信号７８１とワード線とのレーシングエラーをＰＬＬ回路５０が安定動作する前に除去することができ、高精度なＳＲＡＭ回路７００及び半導体集積回路が可能となる。
【００６４】
〈実施の形態６〉
図３０は、本発明に係る半導体集積回路の一例である。図３０のデータ保持回路７０は、２段のダイナミック回路９２，９３がシリアルに接続されてなる回路８１と、バイパス制御信号９０で基準クロック１００とクロック供給回路６０の出力とを切り替えるスイッチ回路４２０とを備えている。１段目のダイナミック回路９２は、Ｎ型ＭＯＳトランジスタ７１，７２，７３，７４と、Ｐ型ＭＯＳトランジスタ７５とからなり、スイッチ回路４２０からクロック８５を与えられる。バイパス制御信号９０が不活性化されているときは、１段目のダイナミック回路９２において、クロック８５に同期してＮ型ＭＯＳトランジスタ７４がオン・オフし、Ｎ型ＭＯＳトランジスタ７１，７２，７３が常時オフしている。バイパス制御信号９０が活性化されているときは、それぞれ、Ｎ型ＭＯＳトランジスタ７１，７２，７３のゲートは通常のデータ線８７，８８，８９に接続される。１段目のダイナミック回路９２の出力ノード９４に接続された２段目のダイナミック回路９３は、Ｎ型ＭＯＳトランジスタ７７，７８と、Ｐ型ＭＯＳトランジスタ７６と、インバータ７９とからなり、遅延調整回路８４からクロック９１を与えられる。２段目のダイナミック回路９３の出力８２は比較器８０にて期待値と比較され、クロック７５８に同期して動作するラッチ２１９に保持された比較器出力８３が制御レジスタ（加減算レジスタ）７５０へ供給される。そして、この制御レジスタ７５０の出力バス８６により、２段目のダイナミック回路９３に与えられるクロック９１については、遅延調整回路８４中のドライバの強度を増大できるようになっている。
【００６５】
図３１は、図３０を説明するタイミングチャートである。横軸は時間、縦軸は各々の信号の電圧値であり、バイパス制御信号９０、基準クロック１００、初段のダイナミック回路のクロック信号８５、２段目のダイナミック回路のクロック信号９１、ダイナミック回路出力信号８２、比較器の出力信号８３、加減算レジスタ７５０の出力８６である。ＰＬＬＯＮ信号５６が“Ｈ”になると、加減算レジスタ７５０は、リセットが解除される。そして、バイパス制御信号９０が“Ｌ”であるので、１段目のダイナミック回路のクロック８５は、直接基準クロック１００に接続されている。また、バイパス制御信号９０が“Ｌ”であるので、Ｎ型ＭＯＳトランジスタ７４はオン・オフし、Ｎ型ＭＯＳトランジスタ７１，７２，７３はオフする。第１周期目のクロックでは、ダイナミック回路出力８２は、“Ｈ”を出力している。本来ならば、“Ｌ”であるべきである。比較回路８０は“Ｈ”を出力し、レジスタ出力８６は、０１から１０に変化する。これにより、第２のダイナミック回路のクロック９１の遅延が増大する。第２周期では、ダイナミック回路出力８２が“Ｌ”になり、通常の動作が可能となる。そして、第３周期目では、またミスをし、第４周期目でヒットする。そして、加減算レジスタ７５０は、バイパス制御信号９０を“Ｈ”にし、レジスタ内部情報を保持し、ダイナミック回路８１は、クロック供給回路６０の出力に直接接続される。
【００６６】
以上のようにして、１段目のダイナミック回路９２の出力ノード９４の電位が確定した後に２段目のダイナミック回路９３が活性化されるように、クロック９１の遅延を調整するのである。これにより、シリアル接続されたダイナミック回路８１の２相クロックのレーシングエラーが、ＰＬＬ回路が安定するまでに除去でき、高精度な半導体集積回路が実現可能となる。
【００６７】
なお、上記実施の形態４〜６において、ＰＬＬ回路５０に代えて他の種類のクロック生成回路を採用する場合には、当該クロック生成回路がシステムクロック信号を供給する前に、基準クロック１００を用いて各実施形態中の対応部分の調整が実行される。
【００６８】
〈実施の形態７〉
図３２は、本発明に係る半導体集積回路の一例である。１０００は半導体集積回路である。１０１０は、ブロックリセット信号が解除されると、クロックで同期するキャッシュ回路であり、タグ部１０２０とデータ部１０４０からなる。タグ部１０２０は、ＳＲＡＭ回路１０２５と比較回路１０３０からなり、下位アドレスで、タグ内の上位アドレスを格納しているＳＲＡＭ回路１０２５から上位アドレスを読み出し、外部ブロックからきた上位アドレスとを比較回路１０３０で比較する。データ部１０４０は、下位アドレスで内部メモリ内をアクセスし、タグ部１０２０のヒット信号１０３１を受け、ヒット信号１０３１がヒットを示すときに、データを出力したり、書き込む機能を持っている。また、データ部１０４０は、センスアンプ、出力回路を備えており、センスアンプの活性化信号１０４３と出力活性化信号１０４４にヒット信号１０３１を受けて動作するか、常時クロックに同期して動作するかをレジスタ信号１０５２によって制御する回路１０４１を持っている。また、半導体集積回路１０００は、ブロックリセット信号が解除されると、クロック６１で同期する機能ブロックＣを備えており、内部のキャッシュのデータ部１０４０からの出力データをクロック６１で取り込み、期待値と比較する比較回路１０６０を備えている。比較回路１０６０は、クロック１周期の内部内容を保持する機能も持っている。制御レジスタ１０５０は、クロック６２で同期し、位相微調整期間伝達信号１０７１で内部レジスタのリセットを解除し、内部レジスタは、インクリメンタルカウンタになっており、比較回路１０６０の出力信号１０６１が“Ｌ”のとき、クロックに同期して動作し、“Ｈ”になると停止する。そして、停止信号（Ｅｏ）１０５１を出力する。
【００６９】
また半導体集積回路１０００は、ＰＬＬ回路５０が引き込み期間から、位相微調整期間になった時点で、位相微調整期間になった状態を伝達する機能を持つ位相微調整期間伝達回路１０７０を持っている。図３３は位相微調整期間伝達回路１０７０の一例であり、基準クロックで同期する４分周器１０７２と、４ビットの加算レジスタ及びＯＲ回路１０７３と、フリップフロップ１０７４とからなり、加算レジスタ回路１０７３の上位２ビットのどちらかが“Ｈ”のとき、１０７１に“Ｈ”を出力することによって、位相微調整期間になったことを伝達する回路である。なお、加算レジスタ回路１０７３を構成する各ビットの加算レジスタ２５９は、各々図３中に示した内部構成を持つ。
【００７０】
位相微調整期間伝達信号１０７１は、データ部１０４０内の制御レジスタ１０５０のリセットを解除する。また、キャッシュ回路１０１０は、ブロックリセット信号が“Ｌ”で、位相微調整期間伝達信号１０７１が“Ｈ”のときのみ、ダミーのメモリセルをアクセスし、比較回路１０３０は、毎サイクルごとにヒットし、データ部１０４０では、ダミーメモリセルのアクセスと読み出しが、毎サイクル行われる。ダミーメモリセルについては、前述した図２４のような機能をもった回路である。
【００７１】
図３４は、図３２中のスイッチ回路１０４２の構成例を示している。
【００７２】
図３５は、図３２を説明するタイミングチャートである。横軸は、時間であり、縦軸は、各々の信号線の電圧である。各々の信号線は、ブロックリセット信号、位相微調整期間伝達信号１０７１、ＰＬＬ帰還信号Ｆｒ、タグヒット信号１０３１、キャッシュデータ部ダミーワード線７２３、センスアンプ活性化信号１０４３、出力活性化信号１０４４、比較回路出力信号１０６１である。ＰＬＬ回路５０が立ち上がり、発振安定するまでは、ブロックリセット信号は“Ｌ”であり、各機能ブロックのデータアクセスは行われても、無効である。ＰＬＬ回路５０が位相微調整期間になると位相微調整期間伝達信号１０７１が“Ｈ”になり、キャッシュ回路１０１０に供給される。
【００７３】
比較回路１０６０は、常時、クロック６１に同期し、タグ部１０２０のメモリアクセス分遅延したクロックを出力する。
【００７４】
データ部１０４０のダミーワード線７２３は、位相微調整期間のみ常時動作する。第１周期目のレジスタ出力１０５２は、センスアンプ活性化信号１０４３がタグヒット信号１０３１によって動作し、出力活性化信号１０４４は、クロック６２のみが同期して動作する。この例では、比較回路１０６０はミスし、タグヒット信号１０３１によって生成されるセンスアンプ活性化信号１０４３では、正常なデータを出力することが不可能であることを検知する。そして第２周期では、制御レジスタ１０５０の出力を０１から１０に変化させる。
【００７５】
センスアンプ活性化信号１０４３はクロック６１に同期し、出力活性化信号１０４４がタグヒット信号１０３１を受けて動作する。しかし、第３周期目で比較回路１０６０がヒットし、今度は、タグヒット信号１０３１によって生成される出力活性化信号１０４４で正常なデータを出力することが可能であることを検知する。そして、制御レジスタ１０５０はその内容を保持する。
【００７６】
以上のようにして、通常動作時にタグ部１０２０がキャッシュミスを示すときにデータ部１０４０内のセンスアンプ又は出力回路のいずれの動作を停止させるかを、ＰＬＬ回路５０の発振クロック周波数が確定した時点で当該周波数に応じて決定するのである。具体的には、クロック周波数が低い場合にはセンスアンプの動作を止めることとし、高い場合にはセンスアンプの動作を許して出力回路の動作を止めることとする。これにより、クロックの周波数、デバイス条件、温度依存に応じて、低消費電力化のため、無効なデータをクロックの１サイクルの途中で停止させる際、最適な論理部で停止することができる。すなわち、効率的に低消費電力化できる半導体集積回路を実現できる。
【００７７】
なお、上記各実施形態において、基準クロック１００は、当該半導体集積回路の内部発振回路から供給されてもよいし、当該半導体集積回路の外部から供給されてもよい。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態に係る半導体集積回路のブロック図である。
【図２】図１中の位相比較器の構成を示す回路図である。
【図３】図１中のリセット制御電圧回路の構成を示す回路図である。
【図４】図１の半導体集積回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第２の実施形態に係る半導体集積回路のブロック図である。
【図６】図５中のＰＬＬ回路の構成を示す回路図である。
【図７】図５中の基準電圧回路の構成を示す回路図である。
【図８】図５中のスイッチ回路の構成を示す回路図である。
【図９】図５の半導体集積回路の動作を説明するためのタイミングチャートである。
【図１０】本発明の第３の実施形態に係る半導体集積回路のブロック図である。
【図１１】図１０中のスイッチ回路の構成を示す回路図である。
【図１２】図１０中の他のスイッチ回路の構成を示す回路図である。
【図１３】図１０の半導体集積回路の動作を説明するためのタイミングチャートである。
【図１４】本発明の第４の実施形態に係る半導体集積回路のブロック図である。
【図１５】図１４中の位相比較器の構成を示す回路図である。
【図１６】図１４中のスイッチ回路の構成を示す回路図である。
【図１７】図１４中のレジスタ制御回路の構成を示すブロック図である。
【図１８】図１７中のリップル検知完了回路の構成を示す回路図である。
【図１９】図１４の半導体集積回路の動作を説明するためのタイミングチャートである。
【図２０】本発明の第５の実施形態に係る半導体集積回路のブロック図である。
【図２１】図２０中のメモリアクセス回路の構成を示すブロック図である。
【図２２】図２１中のダミーロウデコーダの構成を示す回路図である。
【図２３】図２１中のノーマルロウデコーダの構成を示す回路図である。
【図２４】図２１中のダミーメモリセルの構成を示す回路図である。
【図２５】図２１中のノーマルメモリセルの構成を示す回路図である。
【図２６】図２０中のセンスアンプアレイの単位構成を示す回路図である。
【図２７】図２０中の比較器の構成を示す回路図である。
【図２８】図２０中の加減算レジスタの構成を示すブロック図である。
【図２９】図２０の半導体集積回路の動作を説明するためのタイミングチャートである。
【図３０】本発明の第６の実施形態に係る半導体集積回路のブロック図である。
【図３１】図３０の半導体集積回路の動作を説明するためのタイミングチャートである。
【図３２】本発明の第７の実施形態に係る半導体集積回路のブロック図である。
【図３３】図３２中の位相微調整期間検出回路の構成を示す回路図である。
【図３４】図３２中のスイッチ回路の構成を示す回路図である。
【図３５】図３２の半導体集積回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００７９】
１  リセット制御電圧発生回路
３０  デジタル位相比較器
３１  リセット回路
３１ａ  ４入力ＮＡＮＤ回路
３１ｂ  トランスファゲート
４０，５２０，８０１  チャージポンプ回路
５０，５００，８００  ＰＬＬ回路
５１  位相比較器
５５，５０１，５１０  スイッチ回路
７０  データ保持回路
８１  ダイナミック回路
４８０  クロック分配回路
６００  基準電圧回路（バンドギャップリファレンス回路）
７００  ＳＲＡＭ回路（メモリ回路）
７６０  センスアンプアレイ
１０１０  キャッシュ回路（機能回路）
１０２０  タグ部
１０４０  データ部
１０７０  位相微調整期間検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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