(57)【要約】【課題】設計期間の短縮を実現可能な半導体装置の設計システムを提供する。【解決手段】トランジスタを含むアナログ回路の電気的特性を算出する回路シミュレータ部ＳＩＭと、トランジスタの回路定数を変更しながらＳＩＭを動作させ、予め定めた設計仕様ＳＰＥＣを満足する回路定数を自動探索する最適化制御部ＯＰＴを設ける。ＯＰＴでは、予め定めた複数のパラメータからなる制約式に基づいて、各パラメータの値を逐次変更しながら各トランジスタの回路定数を算出し、それをＳＩＭに反映させる。複数のパラメータ中の一つは、ある基準トランジスタに流れる電流との比を表し、このパラメータは、基準トランジスタとの間の回路トポロジーに基づいてキルヒホッフの電流則を反映したものとなっている。このように基準トランジスタと関連付けた制約式によって他のトランジスタの回路定数を算出することで探索範囲を狭めることが可能となる。【選択図】図１
2008181377.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータシステムを用いた半導体装置の設計システムであって、
前記コンピュータシステムは、
回路図内に含まれる複数のトランジスタのそれぞれの回路定数を、複数のパラメータを含んだ制約式に基づいて算出する第１機能と、
前記第１機能で算出された回路定数が反映された状態の前記回路図に対して電気的特性の算出を行う第２機能と、
前記第２機能での電気的特性の算出結果が予め定められた設計仕様を満たすようになるまで、前記複数のパラメータへの代入値を変更しながら前記第１機能と前記第２機能での処理をループさせる第３機能とを備え、
前記複数のパラメータには、前記複数のトランジスタの一つとなる基準トランジスタを比較対象とした電流比を表す第１パラメータが含まれ、
前記第１パラメータには、前記複数のトランジスタ間の接続関係に基づくキルヒホッフの電流則が反映されていることを特徴とする半導体装置の設計システム。
【請求項２】
請求項１記載の半導体装置の設計システムにおいて、
前記複数のトランジスタは、ＭＯＳトランジスタであり、
ｉ番目のＭＯＳトランジスタ（Ｍｉ）の回路定数となるゲート幅Ｗｉ／ゲート長Ｌｉを算出する前記制約式は、
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）
であり、
ｋｒ’は、前記基準トランジスタとなるＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でＰ型又はＮ型からなる導電型の違いを表すパラメータであり、
ｋｂｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でゲートバイアス電圧の比を表すパラメータであり、
ｋｃｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でソース−ドレイン間電流の比を表す前記第１パラメータであり、
Ｗ１／Ｌ１は、前記ＭＯＳトランジスタ（Ｍ１）の回路定数となるゲート幅／ゲート長を表すパラメータであることを特徴とする半導体装置の設計システム。
【請求項３】
請求項２記載の半導体装置の設計システムにおいて、
ｊ番目のＭＯＳトランジスタ（Ｍｊ）に対して前記第１パラメータとなるｋｃｊが設定され、ｋ番目のＭＯＳトランジスタ（Ｍｋ）に対して前記第１パラメータとなるｋｃｋが設定された場合、
前記ＭＯＳトランジスタ（Ｍｉ）が前記ＭＯＳトランジスタ（Ｍｊ）と直列接続されている時にはｋｃｉ＝ｋｃｊとし、
前記ＭＯＳトランジスタ（Ｍｉ）から分岐して前記ＭＯＳトランジスタ（Ｍｊ）と前記ＭＯＳトランジスタ（Ｍｋ）が接続されている時にはｋｃｉ＝ｋｃｊ＋ｋｃｋとすることを特徴とする半導体装置の設計システム。
【請求項４】
請求項２記載の半導体装置の設計システムにおいて、
前記第３機能での設計仕様には、前記複数のトランジスタとなるＭＯＳトランジスタが全て飽和領域で動作していることを確認する項目が含まれていることを特徴とする半導体装置の設計システム。
【請求項５】
請求項１記載の半導体装置の設計システムにおいて、
前記回路図は、ＣＭＯＳオペアンプ回路含むことを特徴とする半導体装置の設計システム。
【請求項６】
請求項１記載の半導体装置の設計システムにおいて、
前記回路図は、増幅回路および前記増幅回路のバイアスを設定する電流源または電圧源を含み、
前記第１機能は、前記回路定数の算出に加えて、前記電流源または前記電圧源の値を選択し、
前記第２機能は、前記第１機能での前記回路定数および前記電流源または前記電圧源の値が反映された状態の前記回路図に対して電気的特性の算出を行い、
前記第３機能は、前記第２機能での電気的特性の算出結果が前記設計仕様を満たさない場合に、前記電流源または前記電圧源の値を変更しながら前記第１機能と前記第２機能での処理をループさせることを特徴とする半導体装置の設計システム。
【請求項７】
請求項１記載の半導体装置の設計システムにおいて、
さらに、前記回路図に対して電源電圧条件や温度条件を含んだ各種条件の組合せとなるコーナー条件を設定し、このコーナー条件が設定された回路図を対象に前記第２機能で電気的特性の算出を行わせる第４機能を備えることを特徴とする半導体装置の設計システム。
【請求項８】
請求項７記載の半導体装置の設計システムにおいて、
前記第２機能は、ＳＰＩＣＥ系の回路シミュレータで実現されることを特徴とする半導体装置の設計システム。
【請求項９】
複数のトランジスタを含む回路図と、前記複数のトランジスタ毎の回路定数を複数のパラメータの関数で表現した制約式と、前記複数のパラメータの可変範囲と、前記回路図が満たすべき電気的特性の値を含んだ設計仕様とに基づいて、
コンピュータシステムが、
前記複数のパラメータの可変範囲の中からいずれかの値を選択し、この選択した値を前記制約式に代入することで前記複数のトランジスタ毎の回路定数を算出する第１処理と、
前記第１処理で算出された回路定数が反映された状態の前記回路図に対して電気的特性の算出を行う第２処理と、
前記第２処理での電気的特性の算出結果が前記設計仕様を満たすようになるまで、前記複数のパラメータの値を再選択しながら前記第１処理と前記第２処理をループさせる第３処理とを実行し、
前記複数のパラメータには、前記複数のトランジスタの一つとなる基準トランジスタを比較対象とした電流比を表す第１パラメータが含まれ、
前記第１パラメータには、前記複数のトランジスタ間の接続関係に基づくキルヒホッフの電流則が反映されていることを特徴とする半導体装置の設計方法。
【請求項１０】
請求項９記載の半導体装置の設計方法において、
前記複数のトランジスタは、ＭＯＳトランジスタであり、
ｉ番目のＭＯＳトランジスタ（Ｍｉ）の回路定数となるゲート幅Ｗｉ／ゲート長Ｌｉを算出する前記制約式は、
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）
であり、
ｋｒ’は、前記基準トランジスタとなるＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でＰ型又はＮ型からなる導電型の違いを表すパラメータであり、
ｋｂｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でゲートバイアス電圧の比を表すパラメータであり、
ｋｃｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でソース−ドレイン間電流の比を表す前記第１パラメータであり、
Ｗ１／Ｌ１は、前記ＭＯＳトランジスタ（Ｍ１）の回路定数となるゲート幅／ゲート長を表すパラメータであることを特徴とする半導体装置の設計方法。
【請求項１１】
請求項１０記載の半導体装置の設計方法において、
ｊ番目のＭＯＳトランジスタ（Ｍｊ）に対して前記第１パラメータとなるｋｃｊが設定され、ｋ番目のＭＯＳトランジスタ（Ｍｋ）に対して前記第１パラメータとなるｋｃｋが設定された場合、
前記ＭＯＳトランジスタ（Ｍｉ）が前記ＭＯＳトランジスタ（Ｍｊ）と直列接続されている時にはｋｃｉ＝ｋｃｊとし、
前記ＭＯＳトランジスタ（Ｍｉ）から分岐して前記ＭＯＳトランジスタ（Ｍｊ）と前記ＭＯＳトランジスタ（Ｍｋ）が接続されている時にはｋｃｉ＝ｋｃｊ＋ｋｃｋとすることを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の設計システムおよび設計方法に関し、特にアナログ回路を含む半導体装置の回路定数設計システムおよび設計方法に適用して有益な技術に関するものである。
【背景技術】
【０００２】
例えば、非特許文献１および非特許文献２には、幾何学的最適化プログラミング（ＧＰ：Geometric Programming）を用いたオペアンプ回路の設計手法が示されている。ＧＰでは、対象とする回路の特性をposynominal関数やmonominal関数からなる複数の不等式で記載し、コンピュータによってその最適解を求めることで回路定数等を決定する。このＧＰ設計手法を用いると、グローバルな最適解を得ることが可能となる。
【非特許文献１】P.Mandal, V.Visvanathan、“CMOS Op-Amp Sizing Using a Geometric Programming Formulation”、IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS、２００１年１月、VOL.20、NO.1、p.22-38
【非特許文献２】Maria del Mar Hershenson, Stephen P. Boyd, Thomas H. Lee、“Optimal Design of a CMOS Op-Amp via Geometric Programming”、IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS、２００１年１月、VOL.20、NO.1、p.1-21
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、ＳＯＣ（System On Chip）、ＡＳＩＣ（Application Specific Integrated Circuit）、マイクロコンピュータなどを代表に、アナログ回路とディジタル回路が混在した半導体装置が広く使われている。このような半導体装置を開発する際には、その性能は勿論のこと、いかに短期間で開発できるかが重要となる。ディジタル回路に関しては、機能設計からレイアウト設計に至るまでの自動化が進んでおり、短期間で設計を完了することが可能になってきている。一方、アナログ回路に関しては、ディジタル回路に比べて、設計の自由度が格段に大きいことや、製造プロセス変動等に対するマージンを含めて満たすべき要求仕様が複雑に入り組んでいることなどから自動化がさほど進んではいない。したがって、このような半導体装置では、アナログ回路の設計が製品開発期間に大きな影響を与えている。
【０００４】
図１２は、本発明の前提として検討したアナログ回路の設計手順の一例を示すフロー図である。この設計フローは、主に人手に基づいて回路定数を決定する際の一般的なフローである。例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）オペアンプ回路の設計を例とすると、まず、設計者が、予め作成してあるＣＭＯＳオペアンプ回路に対して、規定の設計仕様を満たせるような回路定数（ゲート長Ｌおよびゲート幅Ｗ）を設定する（Ｓ１２１）。設計仕様の項目としては、例えば、利得、ユニティゲイン周波数、位相余裕、およびスルーレートなどを代表に様々のものが挙げられる。
【０００５】
次いで、この回路定数を設定したＣＭＯＳオペアンプ回路に対してコンピュータを用いた回路シミュレーションを実行する（Ｓ１２２）。その後、設計者又は回路シミュレータがシミュレーション結果から利得、ユニティゲイン周波数等といった回路特性の数値を算出し（Ｓ１２３）、それが規定の設計仕様を満たしているか判定を行う（Ｓ１２４）。設計仕様を満たしている場合には回路定数が確定するが（Ｓ１２５）、そうでない場合にはＳ１２１に移行し、設計者が回路定数を再設定後、再び回路シミュレーションを用いた確認を行う。以降、このような作業が、設計仕様を満たせるようになるまで何度も繰り返される。通常、プロセス変動や温度変動等を加味すると回路定数は容易に確定できるようなものではなく、このような作業を短期間で完了するためには、設計者が、初期段階で如何に妥当な回路定数を設定できるか、または設計仕様を満たさない場合にどのように対処すべきかといった高度な設計ノウハウや豊富な経験が必要とされる。
【０００６】
そこで、例えば、コンピュータの処理能力を活用することで、図１２のループ処理を試行錯誤で自動的に行わせることも可能である。すなわち、回路定数（Ｌ，Ｗ）を変数とし、設計者がその初期値やその可変範囲および刻み幅などを設定することで自動的に図１２のループ処理が行われるような機能をコンピュータ上に実装すればよい。しかしながら、ＣＭＯＳオペアンプ回路内には通常多くのＭＯＳトランジスタが含まれている。そうすると、各ＭＯＳトランジスタの回路定数（Ｌ，Ｗ）をそれぞれ独立変数として変動させた場合、変数の個数の多さからループ処理による演算回数が膨大となり、現実的には解を得られないような事態も起こり得る。したがって、この場合も設計者のスキルに依存し、如何に妥当な初期値および可変範囲を設定できるかが重要となる。
【０００７】
一方、このような回路シミュレーションを活用した設計手法と異なるものとして、非特許文献１，２に示されるような設計手法がある。この設計手法は、概念的には、対象とするＣＭＯＳオペアンプ回路を小信号等価回路で表現し、前述した設計仕様の各項目に対して等価回路から得られる評価式（不等式）を作成し、その評価式をコンピュータによって解析しながら面積等を加味して回路定数を決定していくような手法である。この際に、解が収束するためには評価式がposynominal関数やmonominal関数でなければならない。解が得られた際には、その解を反映したＣＭＯＳオペアンプ回路に対して回路シミュレーションが行われる。この場合、回路シミュレーションは、作成した評価式の妥当性を評価するために用いられる。
【０００８】
しかしながら、この場合、評価対象となる回路毎に等価回路や評価式を作成する必要があるため、設計者の高度な専門知識が必要とされる。特に、評価式においては、設計者が、評価式をposynominal関数やmonominal関数にしなければならないことに加えて、プロセス、電源電圧、温度依存性のマージンを確保する為の所謂コーナー条件毎に評価式の係数を調整する必要もある。したがって、妥当な評価式を作成するのに手間を要し、また、高度な専門知識が必要とされることから容易な設計手法とは言い難い。
【０００９】
そこで、本発明の目的は、設計期間の短縮を実現可能な半導体装置の設計システムおよび設計方法を提供することにある。また、本発明の他の目的は、設計の容易化を実現可能な半導体装置の設計システムおよび設計方法を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態による半導体装置の設計システムは、予め定められた制約式に基づいて回路図内の複数のトランジスタの回路定数を算出する処理と、この回路定数を用いて回路シミュレーションを実行するという処理を自動的に繰り返すことで、予め定められた電気的特性等の設計仕様を満たせる回路定数を自動的に探索するものである。この際に、制約式には変数または定数となるパラメータが複数含まれ、その内の１つは、複数のトランジスタの一つとなる基準トランジスタを比較対象に、これとの電流比をキルヒホッフの電流則を反映させながら表した第１パラメータとなっていることが特徴となっている。このように基準トランジスタと関連付けた制約式によって他のトランジスタの回路定数を算出できるようにすることで、回路定数の探索範囲を狭めることが可能となり、設計期間の短縮が実現可能となる。
【００１１】
なお、具体例として、例えばＭＯＳトランジスタ（Ｍｉ）の回路定数となるゲート幅Ｗｉおよびゲート長Ｌｉを定める制約式は、
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）
となる。ｋｒ’は、基準ＭＯＳトランジスタ（Ｍ１）とＭＯＳトランジスタ（Ｍｉ）の間でＰ型又はＮ型からなる導電型の違いを表すパラメータであり、ｋｂｉは、Ｍ１とＭｉの間でゲートバイアス電圧の比を表すパラメータであり、ｋｃｉは、Ｍ１とＭｉの間でソース−ドレイン間電流の比を表す前述した第１パラメータである。また、Ｗ１／Ｌ１は、Ｍ１の回路定数となるゲート幅／ゲート長を表すパラメータである。このように、簡潔な制約式で回路定数を規定することで設計の容易化が図れる。なお、回路定数を厳密な式で表現すると、電源電圧や温度等の依存性を反映した項が必要となるが、本実施の形態の設計システムでは、制約式は探索範囲を狭める役目を担い、電源電圧や温度等の依存性は、回路シミュレーションによって担保する。
【発明の効果】
【００１２】
本発明の一実施の形態による半導体装置の設計システムを用いることで、回路定数の自動探索範囲をある程度狭めることが可能となり、設計期間の短縮または設計の容易化が実現可能となる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の設計システムにおいて、その構成の一例を示す概略図である。図１の設計システムＳＹＳは、ＣＰＵやＲＡＭ等を含んだコンピュータシステムによるプログラム処理によって実現され、例えば、回路シミュレータ部ＳＩＭと、最適化制御部（オプティマイザ）ＯＰＴなどによって構成される。回路シミュレータ部ＳＩＭは、与えられた各種条件の下で回路図（ネットリスト）ＣＩＴに記載されている回路の電気的特性を算出する機能を備え、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）系と呼ばれるものなどが広く知られている。最適化制御部ＯＰＴは、その機能概要として、ＳＩＭよるシミュレーション結果が予め定めた仕様を満足するまで、回路図ＣＩＴ内の各素子の回路定数（ＭＯＳトランジスタの場合はゲート長Ｌやゲート幅Ｗ）を自動的に変更し、これによって回路定数の自動設計を行うものである。
【００１７】
最適化制御部ＯＰＴは、入力制御部ＩＣＴＬと、出力制御部ＯＣＴＬと、シミュレータ制御部ＳＣＴＬを含んでいる。入力制御部ＩＣＴＬは、設計者によって予め定められた各種制約条件ＣＳＴや回路図ＣＩＴに与える入力信号などをシミュレータ制御部ＳＣＴＬからの制御に基づいて決定し、これらの情報を回路シミュレータ部ＳＩＭに設定する。出力制御部ＯＣＴＬは、判定処理部ＪＧＥを含み、ＳＩＭでのシミュレーション結果が予め設計者によって定められた設計仕様ＳＰＥＣを満たしているかを判定する。
【００１８】
シミュレータ制御部ＳＣＴＬは、ループ制御部ＬＰ等を含み、出力制御部ＯＣＴＬからの判定結果に基づいて、新たなシミュレーション条件や回路定数の条件を策定し、これらの条件がＳＩＭに設定されるように入力制御部ＩＣＴＬを制御する。すなわち、所定のシミュレーション条件でのシミュレーション結果が設計仕様ＳＰＥＣを満足するまで回路定数の条件変更を繰り返すループ処理を行う。なお、シミュレーション条件の中には、コーナー条件ＣＮＤと呼ばれるプロセス条件（Ｐ）／電圧条件（Ｖ）／温度条件（Ｔ）／トランジスタの詳細モデル（Ｍｏｄｅｌ）の組合せや、前述した回路図ＣＩＴに与える入力信号の条件などが含まれる。
【００１９】
このような構成において、図１の設計システムの主要な特徴は、回路図ＣＩＴ内に含まれる各回路素子の回路定数に対し、その定数設定範囲に制約を加えるための制約条件ＣＳＴにある。ＣＳＴには、トランジスタ（ＴＲ）やコンデンサ（容量）（Ｃ）や抵抗（Ｒ）といった回路素子に対応する制約式が含まれるが、その中でも、特にＴＲの制約式に特徴がある。すなわち、詳細は後述するが、このＴＲの制約式を利用してＴＲの回路定数（例えばＭＯＳトランジスタの場合のＬ，Ｗ）の設定範囲を適切化することで、例えば、最適化制御部ＯＰＴによる回路定数の自動設計が短期間で行えるようにする。
【００２０】
次に、トランジスタＴＲの制約式についてその原理の説明を行う。本実施の形態１ではトランジスタＴＲとしてＭＯＳトランジスタを例とする。例えば、オペアンプ回路などのアナログ回路では、ＭＯＳトランジスタを飽和領域で動作させる。ＭＯＳトランジスタの飽和領域では、式（１）および式（２）の関係が成り立つ。
【００２１】
ＶＤＳ＞ＶＧＳ−ＶＴ      （１）
ＩＤ＝ｋ’・（Ｗ／Ｌ）・（ＶＧＳ−ＶＴ）２      （２）
ここで、ＶＤＳはソース−ドレイン間電圧、ＶＧＳはソース−ゲート間電圧、ＶＴはしきい値電圧、ＩＤはソース−ドレイン間電流、Ｗはゲート幅、Ｌはゲート長である。また、ｋ’は電子又はホールの移動度μとゲート酸化膜の単位面積当たりの容量ＣＯを用いて式（３）で与えられる。
【００２２】
ｋ’＝（１／２）・μ・ＣＯ      （３）
なお、式（２）は、厳密にはチャネル長変調効果や基板バイアス効果などの項が加わることになるが、本実施の形態１の設計システムでは、特に厳密な数式を用いる必要性はなく、数式が単純である方が望ましいため、これらの項を省略している。ここで、ある基準となるＭＯＳトランジスタＭ１におけるソース−ドレイン間電流ＩＤ１と、着目するＭＯＳトランジスタＭｉにおけるＩＤｉとの電流比をｋｃｉ（＝ＩＤｉ／ＩＤ１）とおき、式（２）を用いて変形すると、Ｍｉの回路定数（ゲート幅Ｗｉ／ゲート長Ｌｉ）は式（４）となる。
【００２３】
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）      （４）
式（４）において、ｋｒ’はＭｉとＭ１の間のｋ’の比、ｋｂｉはＭｉとＭ１の間のゲートバイアス電圧の比をそれぞれ意味するものであり、式（４）は、正確には式（５）で記述される。尚、式（２）の２乗特性（非線形性）や省略された基板バイアス効果などの項は、単純化された線形式に基づく判定結果に対応する係数の微調整の繰り返し（ループ処理）により実効的に表現され状態で設計される。同様の例としてニュートン法と呼ばれる数値計算手法がある。
【００２４】
【数１】
2008181377.tif 000003
【００２５】
本実施の形態１の設計システムでは、この式（４）をＭＯＳトランジスタの制約式とすることで、回路図ＣＩＴ内に含まれる各ＭＯＳトランジスタＭｉの回路定数（Ｗｉ／Ｌｉ）を、基準のＭＯＳトランジスタＭ１の回路定数（Ｗ１／Ｌ１）と３種類のパラメータ（ｋｒ’，ｋｃｉ，ｋｂｉ）によって表現することが特徴となっている。言い換えれば、Ｍ１とＭｉの回路定数をそれぞれ独立変数として扱うのではなく、Ｍｉの回路定数を、Ｍ１の回路定数に対して、ｋ’の比（ｋｒ’）と電流比（ｋｃｉ）とバイアス比（ｋｂｉ）で関連付けて取り扱う。そして、この関連付けに際しては、以下に説明するようにキルヒホッフの法則を利用する。
【００２６】
図２は、図１の設計システムを用いて自動設計を行う回路例として、フォールデッドカスコード型ＣＭＯＳオペアンプ回路の一例を示す回路図である。図３は、図２と異なる回路例として、基本的なＣＭＯＳオペアンプ回路の一例を示す回路図である。図２の回路は、ＰＭＯＳトランジスタＭ１，Ｍ１＿２，Ｍ２（＿１，２），Ｍ５（＿１，２），Ｍ６（＿１〜３），Ｍ８（＿１〜３）と、ＮＭＯＳトランジスタＭ３（＿１，２），Ｍ４（＿１，２），Ｍ７（＿１，２）と、位相補償容量Ｃｃとバイアス電流源（バイアス電流）Ｉｂ１，Ｉｂ６，Ｉｂ８とコモンモードフィードバック回路ＣＭＦＢで構成される。
【００２７】
Ｍ２＿１とＭ２＿２は、ゲートに入力信号Ｖｉｎが印加される差動入力段を構成し、そのソースに対してＭ１から共通にバイアス電流（テール電流）が供給される。Ｍ１のゲートは、Ｍ１＿２とカレントミラーを構成することでバイアス電圧Ｖｂ１が印加され、このＭ１＿２にＩｂ１が接続される。Ｍ２＿１とＭ２＿２のドレイン出力は、電源電圧ＶＤＤから接地電圧ＧＮＤに向けて順に直列接続されたＭ６（＿１，２），Ｍ５（＿１，２），Ｍ４（＿１，２），Ｍ３（＿１，２）からなるフォールデッドカスコード段によって差動増幅される。Ｍ６（＿１，２）の共通ゲートは、Ｍ６＿３とカレントミラーを構成することでバイアス電圧Ｖｂ６が印加され、このＭ６＿３にＩｂ６が接続される。Ｍ５（＿１，２）の共通ゲートとＭ４（＿１，２）の共通ゲートは、図示しない回路によってそれぞれバイアス電圧Ｖｂ５とＶｂ４が印加される。
【００２８】
フォールデッドカスコード段によって差動増幅された信号は、Ｍ７＿１及びそのバイアス電流（負荷電流）を供給するＭ８＿１と、Ｍ７＿２及びその負荷電流を供給するＭ８＿２とからなる出力段によって更に増幅され、その結果が出力信号Ｖｏｕｔとなる。Ｍ８（＿１，２）の共通ゲートは、Ｍ８＿３とカレントミラーを構成することでバイアス電圧Ｖｂ８が印加され、このＭ８＿３にＩｂ８が接続される。またＣＭＦＢは、出力信号ＶｏｕｔをモニタしながらＭ３（＿１，２）の共通ゲートへのバイアス電圧Ｖｂ３を制御する。
【００２９】
一方、図３の回路は、ＰＭＯＳトランジスタＭ１，Ｍ１＿２，Ｍ２（＿１，２），Ｍ８（＿１〜３）と、ＮＭＯＳトランジスタＭ３（＿１，２），Ｍ７（＿１，２）と、位相補償容量Ｃｃとバイアス電流源Ｉｂ１，Ｉｂ８とコモンモードフィードバック回路ＣＭＦＢで構成される。この回路は、図２の回路からフォールデッドカスコード段を省略した構成となっている。すなわち、ゲートに入力信号Ｖｉｎを受けたＭ２＿１とＭ２＿２のドレイン出力が、Ｍ３（＿１，２）のバイアス電流（負荷電流）によって差動増幅され、この差動増幅された信号が前述した出力段で更に増幅されることで出力信号Ｖｏｕｔが得られる。
【００３０】
このような２つの回路を例として、それぞれの回路における回路定数を図１の設計システムで自動設計する場合、まず、設計者が、回路図内の各回路素子に対し、次のようにして式（４）に示した制約式を作成する。図２の回路では、差動入力段と、フォールデッドカスコード段と、出力段における各ＭＯＳトランジスタのソース−ドレイン間電流Ｉは、それぞれキルヒホッフの電流則に従い式（６）、式（７）、式（８）の関係が成り立つ。
【００３１】
差動入力段：
Ｉ１＝Ｉ２＿１＋Ｉ２＿２，
Ｉ２＿２＝Ｉ２＿１      （６）
フォールデッドカスコード段：
Ｉ６＿２＝Ｉ６＿１＝Ｉ５＿２＝Ｉ５＿１＝Ｉ４＿２＝Ｉ４＿１，
Ｉ３＿２＝Ｉ３＿１＝Ｉ２＿１＋Ｉ４＿１      （７）
出力段：
Ｉ８＿２＝Ｉ８＿１＝Ｉ７＿２＝Ｉ７＿１      （８）
式（６）〜式（８）において、電流Ｉの添字はＭＯＳトランジスタの添字に対応し、例えば電流Ｉ２＿１はＭＯＳトランジスタＭ２＿１に対応する。また、図２において、ＭＯＳトランジスタＭｉ＿ｊの添字ｉの値が等しいものは回路構成の面から同一の回路定数を使用し、例えばＭ２＿１とＭ２＿２の回路定数は等しくなる。ここで、式（６）〜式（８）の関係に基づき、Ｉ１を基準にＩ６の電流比（Ｉ６／Ｉ１）をｋｃ６、Ｉ８の電流比（Ｉ８／Ｉ１）をｋｃ８とおくと、各ＭＯＳトランジスタの制約式は、式（９）〜式（１１）のように定められる。
【００３２】
差動入力段：
Ｗ２＿２／Ｌ２＿２＝Ｗ２＿１／Ｌ２＿１＝（１／２）・ｋｂ２・（Ｗ１／Ｌ１）      （９）
フォールデッドカスコード段：
Ｗ６＿２／Ｌ６＿２＝Ｗ６＿１／Ｌ６＿１＝ｋｃ６・ｋｂ６・（Ｗ１／Ｌ１），
Ｗ５＿２／Ｌ５＿２＝Ｗ５＿１／Ｌ５＿１＝ｋｃ６・ｋｂ５・（Ｗ１／Ｌ１），
Ｗ４＿２／Ｌ４＿２＝Ｗ４＿１／Ｌ４＿１＝ｋｒ’・ｋｃ６・ｋｂ４・（Ｗ１／Ｌ１），
Ｗ３＿２／Ｌ３＿２＝Ｗ３＿１／Ｌ３＿１＝ｋｒ’・（１／２＋ｋｃ６）・ｋｂ３・（Ｗ１／Ｌ１）      （１０）
出力段：
Ｗ８＿２／Ｌ８＿２＝Ｗ８＿１／Ｌ８＿１＝ｋｃ８・ｋｂ８・（Ｗ１／Ｌ１），
Ｗ７＿２／Ｌ７＿２＝Ｗ７＿１／Ｌ７＿１＝ｋｒ’・ｋｃ８・ｋｂ７・（Ｗ１／Ｌ１）      （１１）
式（９）〜式（１１）において、ｋｂは、Ｍ１のゲートバイアス電圧Ｖｂ１との間のバイアス電圧比であり、例えばｋｂ６は、Ｖｂ１／Ｖｂ６となる。また、ｋｒ’は、ＰＭＯＳトランジスタＭ１との間のｋ’（式（３））の比率であるが、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの容量ＣＯは等しく設計されるため、着目トランジスタがＰＭＯＳトランジスタの場合はｋｒ’が‘１’となり、ＮＭＯＳトランジスタの場合はｋｒ’がμＰ／μＮとなる。
【００３３】
一方、図３の回路でも、図２の回路と同様にして、差動入力段と、出力段における各ＭＯＳトランジスタのソース−ドレイン間電流Ｉは、それぞれキルヒホッフの電流則に従い式（１２）、式（１３）の関係となる。
【００３４】
差動入力段：
Ｉ１＝Ｉ２＿１＋Ｉ２＿２，
Ｉ３＿２＝Ｉ３＿１＝Ｉ２＿２＝Ｉ２＿１      （１２）
出力段：
Ｉ８＿２＝Ｉ８＿１＝Ｉ７＿２＝Ｉ７＿１      （１３）
したがって、式（１２）、式（１３）の関係に基づき、各ＭＯＳトランジスタの制約式は、式（１４）、式（１５）のように定められる。
【００３５】
差動入力段：
Ｗ２＿２／Ｌ２＿２＝Ｗ２＿１／Ｌ２＿１＝（１／２）・ｋｂ２・（Ｗ１／Ｌ１），
Ｗ３＿２／Ｌ３＿２＝Ｗ３＿１／Ｌ３＿１＝ｋｒ’・（１／２）・ｋｂ３・（Ｗ１／Ｌ１）      （１４）
出力段：
Ｗ８＿２／Ｌ８＿２＝Ｗ８＿１／Ｌ８＿１＝ｋｃ８・ｋｂ８・（Ｗ１／Ｌ１），
Ｗ７＿２／Ｌ７＿２＝Ｗ７＿１／Ｌ７＿１＝ｋｒ’・ｋｃ８・ｋｂ７・（Ｗ１／Ｌ１）      （１５）
また、式（９）〜式（１１）において、例えば、Ｗ２＝Ｗ２＿２＝Ｗ２＿１，Ｌ２＝Ｌ２＿２＝Ｌ２＿１といったように、ＭＯＳトランジスタＭｉ＿ｊのゲート幅をＷｉ、ゲート長をＬｉとおくと、式（９）〜式（１１）は式（１６）となる。
Ｗ２＝（１／２）・ｋｂ２・（Ｌ２／Ｌ１）・Ｗ１，
Ｗ３＝ｋｒ’・（１／２＋ｋｃ６）・ｋｂ３・（Ｌ３／Ｌ１）・Ｗ１，
Ｗ４＝ｋｒ’・ｋｃ６・ｋｂ４・（Ｌ４／Ｌ１）・Ｗ１，
Ｗ５＝ｋｃ６・ｋｂ５・（Ｌ５／Ｌ１）・Ｗ１，
Ｗ６＝ｋｃ６・ｋｂ６・（Ｌ６／Ｌ１）・Ｗ１，
Ｗ７＝ｋｒ’・ｋｃ８・ｋｂ７・（Ｌ７／Ｌ１）・Ｗ１，
Ｗ８＝ｋｃ８・ｋｂ８・（Ｌ８／Ｌ１）・Ｗ１      （１６）
一方、これと同様にして、式（１４），式（１５）は式（１７）となる。
Ｗ２＝（１／２）・ｋｂ２・（Ｌ２／Ｌ１）・Ｗ１，
Ｗ３＝ｋｒ’・（１／２）・ｋｂ３・（Ｌ３／Ｌ１）・Ｗ１，
Ｗ７＝ｋｒ’・ｋｃ８・ｋｂ７・（Ｌ７／Ｌ１）・Ｗ１，
Ｗ８＝ｋｃ８・ｋｂ８・（Ｌ８／Ｌ１）・Ｗ１      （１７）
以上の制約式から判るように、各ＭＯＳトランジスタＭｉの回路定数（Ｌｉ，Ｗｉ）は、基準のＭＯＳトランジスタＭ１の回路定数（Ｌ１，Ｗ１）と、Ｍ１のトランジスタ極性（Ｐ型又はＮ型）、ソース−ドレイン間電流、バイアス電圧を基準としてそれぞれＭｉの比率を表した各パラメータｋｒ’，ｋｃｉ，ｋｂｉとによって表現される。この際に、並列接続や直列接続といった回路トポロジーに基づいてキルヒホッフの電流則を適用することで、独立変数となるｋｃの数を削減している。
【００３６】
具体的には、例えば、差動入力段Ｍ２＿１，Ｍ２＿２では、それぞれＭ１の電流の１／２倍が流れるものとし、Ｍ４＿１〜Ｍ６＿１のような直列接続の場合は、それぞれＭ１の電流のｋｃ６倍が等しく流れるものとする。更に、分岐点がある並列接続の場合は、Ｍ３＿１のように、Ｍ２＿１に流れる電流（１／２に対応）とＭ５＿１に流れる電流（ｋｃ６に対応）の合算電流（１／２＋ｋｃ６）が流れるものとする。
【００３７】
このようにキルヒホッフの電流則を適用することで、例えば図２において、Ｍ１を基準にＭ２〜Ｍ８の電流比を表現した場合に通常であればｋｃ２〜ｋｃ８の７個の独立変数が必要となるが、それをｋｃ６とｋｃ８の２個の独立変数に削減可能となる。また、バイアス電圧比に関しても、例えばＭ３＿１，Ｍ３＿２のように、ゲートが共通接続されるトランジスタに対して共通のバイアス電圧比を割り当てることで、独立変数の数を減らしている。図１に示した設計システムでは、このような独立変数を逐次変更しながら、例えば図４に示すような手順で回路定数の自動設計を行う。
【００３８】
図４は、図１の設計システムを用いた自動設計の処理内容の一例を示すフロー図である。まず、Ｓ４０１において、設計者が、図２や図３で述べたような回路図およびその回路図に含まれる各ＭＯＳトランジスタ等の制約式を作成し、更に、この制約式および回路図内含まれる各独立変数の可変範囲を設定する。ここで、制約式の中には、図１の制約条件ＣＳＴに示すように、ＴＲ（ＭＯＳトランジスタ）の制約式に加えて、コンデンサＣや抵抗Ｒの制約式が含まれていてもよい。例えば、ＭＯＳトランジスタを用いてコンデンサＣを形成する場合や、拡散層などによって抵抗Ｒを形成する場合には、そのサイズ（回路定数）を独立変数として容量値や抵抗値を制約式として組み込むことが可能である。
【００３９】
各独立変数の可変範囲としては、図２や図３の回路を例として、例えば次のような範囲に設定する。
（１）ゲート長：Ｌｍｉｎ≦Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８≦Ｌｍａｘ
（２）ゲート幅：Ｗｍｉｎ≦Ｗ１≦Ｗｍａｘ
（３）電流比：０．１≦ｋｃ６≦５、１≦ｋｃ８≦１０
（４）バイアス電圧比：０．１≦ｋｂ２，ｋｂ３，ｋｂ４，ｋｂ５，ｋｂ６，ｋｂ７，ｋｂ８≦５〜１０
（５）ｋ’比：１／６≦ｋｒ’≦１／２
（６）バイアス電流：Ｉｍｉｎ≦Ｉｂ１，Ｉｂ６，Ｉｂ８≦Ｉｍａｘ
（７）位相補償容量：ＣＬｍｉｎ≦Ｃｃ≦ＣＬｍａｘ
Ｌｍｉｎ，ＬｍａｘやＷｍｉｎ，Ｗｍａｘは、製造プロセスのリソグラフィ制限やレイアウトルールおよび回路面積の制限などによって定められる。電流比やバイアス電圧比は、経験的な要素や、試行錯誤によって定められる。Ｉｍｉｎ，Ｉｍａｘは、消費電力の仕様などに基づいて定められる。ＣＬｍｉｎは、回路面積の制限やＭＯＳトランジスタ（Ｍ７やＭ８）のドレイン容量などを考慮して定められる。ＣＬｍａｘは、負荷容量ＣＬやＣＬｍｉｎの容量値などを考慮して定められる。
【００４０】
次いで、Ｓ４０２において、図１の最適化制御部ＯＰＴが、Ｓ４０１で定めた制約式や各独立変数の可変範囲に基づいて、図２や図３に含まれる各回路素子に対して初期の回路定数を設定する。この際に、各ＭＯＳトランジスタに対しては、制約式内の各独立変数（ｋｒ’，ｋｃ，ｋｂ，Ｗ１，Ｌ１〜Ｌ８）に前述した可変範囲内の初期値が代入され、これによって各ＭＯＳトランジスタ毎のＬやＷが算出される。
【００４１】
続いて、Ｓ４０３において、最適化制御部ＯＰＴが、シミュレーション条件を設定する。シミュレーション条件の中には、入力信号条件や、プロセス条件（Ｐ）／電圧条件（Ｖ）／温度条件（Ｔ）／トランジスタの詳細モデル（Ｍｏｄｅｌ）の組合せからなるコーナー条件ＣＮＤ等が含まれる。その後、ＯＰＴは、回路シミュレータＳＩＭに対し、Ｓ４０２で回路定数が定められた回路図ＣＩＴと、Ｓ４０３で定めたシミュレーション条件とを設定し、ＳＩＭを動作させる（Ｓ４０４）。
【００４２】
ＳＩＭによるシミュレーション結果が得られると、ＯＰＴは、予め設計者によって設定されている評価項目に基づいて回路特性の算出を行う（Ｓ４０５）。評価項目の中には、例えばゲインやユニティゲイン周波数（ＵＧＦ）や位相余裕などを代表に様々な項目が含まれる。例えば、ゲインは、ＳＩＭがＳＰＩＣＥ系のものである場合、ＳＩＭの機能によって回路図ＣＩＴの出力信号（図２，図３でのＶｏｕｔ）を観測し、それと入力信号（図２，図３でのＶｉｎ）との比を算出することで得られる。
【００４３】
更に、評価項目の中には、各ＭＯＳトランジスタが飽和領域で動作していることを確認する項目が含まれる。図２および図３に示したような回路は、各ＭＯＳトランジスタが飽和領域で動作することを前提としており、前述した各ＭＯＳトランジスタに対する制約式も飽和領域で動作することを前提に定めているため、回路シミュレーション結果の妥当性を確認するためには、この飽和条件の評価項目が必要となる。そこで、例えば、図１の設計仕様ＳＰＥＣ内で予め動作電源電圧等に対するドレイン−ソース間電圧マージンΔＶＤＳやゲート−ソース間電圧マージンΔＶＧＳを定める。そして、ＳＩＭの機能によって、各ＭＯＳトランジスタのゲート、ドレインおよびソース電圧を観測し、各ＭＯＳトランジスタが式（１８）の条件を満たすか否かを確認する。なお、式（１８）において、ＶＤＳＡＴは、飽和ドレイン電圧（＝｜ＶＧＳ−ＶＴ｜）である。
｜ＶＤＳ−ＶＤＳＡＴ｜≧ΔＶＤＳ，
｜ＶＧＳ−ＶＴ｜≧ΔＶＧＳ      （１８）
最適化制御部ＯＰＴは、このようなＳ４０３〜Ｓ４０５の処理を、シミュレーション条件（コーナー条件）を逐次変更しながら行う。所定のシミュレーション条件での評価が終了すると、Ｓ４０６おいて、ＯＰＴは、Ｓ４０５での算出した回路特性の判定を行う。すなわち、当該回路に各コーナー条件を適用した場合において、前述したゲイン等の評価項目が予め定めたＳＰＥＣ値を満足するか、および各ＭＯＳトランジスタが式（１８）の飽和条件を満足するかが判定される。
【００４４】
ここで、Ｓ４０６での判定結果が全て満足していた場合は、Ｓ４０７において、Ｓ４０２で定めた各回路素子の回路定数が最終解として決定され、自動設計が完了する。一方、判定結果に不満足な評価項目が有った場合は、Ｓ４０２へ移行し、回路定数を変更した上で再びＳ４０３〜Ｓ４０５の処理が行われる。すなわち、予め定めた設計仕様ＳＰＥＣを満足する回路定数を見つけ出すまでＳ４０２〜Ｓ４０６のループ処理が行われる。このループ処理においては、例えば、公知の遺伝子アルゴリズムなどを用いて回路定数の変更を行うと、より短期間で解を見つけ出すことが可能となる。
【００４５】
以上、前述したような制約式を用いて図４に示すような処理フローを実行することで例えば次のような効果を得ることが可能となる。
【００４６】
第１に、短期間で回路定数の自動設計を行うことが可能となる。これは、前述したように制約式に対してキルヒホッフの法則を適用することで、図４のループ処理における回路定数の可変範囲を適正化できるためである。これを図５を用いて説明する。図５は、図１の設計システムにおいて、その効果の一例を概念的に示すための説明図である。まず、比較例１として前述したような制約式を用いない場合の回路定数の可変範囲は、図２の回路を例とすると、次のようになる。
（１）ゲート長：Ｌｍｉｎ≦Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８≦Ｌｍａｘ
（２）ゲート幅：Ｗｍｉｎ≦Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７，Ｗ８≦Ｗｍａｘ
（３）バイアス電流：Ｉｍｉｎ≦Ｉｂ１，Ｉｂ６，Ｉｂ８≦Ｉｍａｘ
（４）位相補償容量：ＣＬｍｉｎ≦Ｃｃ≦ＣＬｍａｘ
ここで、一例として、Ｗ１とＷ２の関係に着目すると、比較例１では、図５のＷｍｉｎ〜ＷｍａｘからなるＷ１に対して、Ｗ２もＷｍｉｎ〜Ｗｍａｘの可変範囲で探索することになる。したがって、ループ処理による探索範囲は、図５のエリアＷ２＿ＳＡｃに示すように正方形の全エリアとなる。また、図示はしないが、他のゲート幅Ｗｉ（ｉ＝３〜８）においても同様に、Ｗｍｉｎ〜ＷｍａｘからなるＷ１に対して、ＷｉもＷｍｉｎ〜Ｗｍａｘの可変範囲で探索することになる。
【００４７】
一方、図１の設計システムでは、制約式によって、図５のＷｍｉｎ〜ＷｍａｘからなるＷ１に対し、Ｗ２は、式（１６）から判るように、電流比を反映したＷ１／２を目安に可変範囲が設定される。したがって、ループ処理による探索範囲は、図５に示すように、Ｗ１／２を基準にその前後でｋｂ２等による可変範囲を反映させたエリアＷ２＿ＳＡとなる。また、図示はしないが、他のゲート幅Ｗｉ（ｉ＝３〜８）においても同様に、Ｗ１に対して制約式に基づく特定の探索範囲が定められる。したがって、比較例１に比べて格段に探索範囲が狭まるため、短期間で回路定数の自動設計を行うことが可能となる。
【００４８】
第２に、容易に回路定数の自動設計を行うことが可能となる。これは、制約式を可能な限り単純化し、この制約式で保証されない事項を回路シミュレータによって保証しているためである。すなわち、比較例２として前述したような幾何学的最適化プログラミング（ＧＰ）手法では、言うなれば制約式のみで回路定数を決定しているため、制約式自体が、例えばプロセス（Ｐ）／電源電圧（Ｖ）／温度（Ｔ）依存やチャネル長変調効果や基板バイアス効果等を盛り込んだ厳密なものでなければならない。
【００４９】
一方、図１の設計システムでは、制約式は回路定数の探索範囲を狭める役目を担い、その範囲内で、回路シミュレータが、Ｐ／Ｖ／Ｔ依存やチャネル長変調効果や基板バイアス効果等を盛り込んで厳密な最適解を算出することになる。したがって、制約式は、厳密なものである必要はなく、妥当な探索範囲を設定できるものであればよい。この意味で、チャネル長変調効果や基板バイアス効果等の影響は小さいと考えられ、これらの項を省略しても妥当な探索範囲を設定可能である。これによって、制約式が簡略化され、設計の容易性などが向上する。また、制約式がＰ／Ｖ／Ｔ依存によって変化するものであったならば、コーナー条件毎に制約式を変えなければならず、容易な設計が行えなくなる。この意味で、式（４）の制約式は、キルヒホッフの法則がＰ／Ｖ／Ｔ依存性を持たない不変的ものであるため、各種条件に依らず共通に適用可能である。
【００５０】
第３に、バイアス電流Ｉｂを独立変数としてループ処理を行うことで、より設計の効率化が図れることが挙げられる。すなわち、回路シミュレーションに基づく一般的な設計手法では、まず、バイアス電流を設定して、そのバイアス電流において設計仕様を満たす回路定数を見つけ出すという手順が採られる。これは、バイアス電流を固定することである基準を設けないことには回路定数の設計が行い難いという人為的な都合によるところが大きい。しかしながら、この手法では、あるバイアス電流で回路定数を見出せない場合に、バイアス電流を変えた後で再度始めから全ての回路定数の探索をやり直すことになる。
【００５１】
そこで、図４の処理フローでは、バイアス電流Ｉｂと回路定数をそれぞれ独立変数として、前述した手順（時系列的概念）に捕らわれずに変動させている。つまり、例えば、回路定数を見出せなかった場合に、その回路定数を固定した状態で設計仕様を満たすバイアス電流を探索していく処理や、遺伝子アルゴリズムを用いてバイアス電流と回路定数を同時に探索する処理などを行う。これによって、より効率的な設計を行うことができ、短期間で最適解を見つけ出せる可能性も高くなる。なお、バイアス電流を独立変数としてループ処理を行うと、その分を探索範囲が広くなるが、これは、図５で述べたように、制約式によって抜本的に探索範囲を小さくすることで現実的な実現性が確保される。
【００５２】
次に、図１の設計システムおよび図４の処理フローを用いて実際に回路定数の設計を行った実施例について説明する。ここでは、図２および図３の各回路に対し、０．１５μｍのＣＭＯＳプロセスを用いることを想定し、電源電圧ＶＤＤの仕様が１．５Ｖの場合の回路定数と３．３Ｖの場合の回路定数を設計した。
【００５３】
図６は、図１の設計システムで用いた設計仕様の一例を示す説明図である。図６に示すように、本実施例では、設計仕様ＳＰＥＣとして、ゲイン（Ａ０）、ユニティゲイン周波数（ｆｔ）、位相余裕（ＰＭ）、電源電流、飽和条件（式（１８）参照）、および負荷容量ＣＬといった回路特性評価項目を設定した。ここで、飽和条件は、各電源電圧仕様（１．５Ｖ，３．３Ｖ）で個別に設定し、それ以外の評価項目は、各電源電圧仕様で共通に設定している。
【００５４】
そして、図１の設計システムと図４の処理フローを用いて、このような設計仕様ＳＰＥＣを満たす回路定数を探索した。この際に、ＭＯＳトランジスタの制約式や回路素子における各独立変数の可変範囲は、図４の説明で一例として挙げた範囲を設定している。なお、ＭＯＳトランジスタの制約式は、前述したようにＰ／Ｖ／Ｔ条件に依存しないため、１．５Ｖ仕様および３．３Ｖ仕様で共通に使用可能である。
【００５５】
また、図１のコーナー条件ＣＮＤは、ＭＯＳトランジスタのモデル条件の５種類、容量および抵抗からなるＣＲ遅延条件の２種類（遅延大，遅延小）、温度条件の２種類（高温，低温）、電源電圧条件の２種類（高電圧，低電圧）からなる組合せ条件に、全て条件がティピカルな場合を加えて計４１種類を設定した。ＭＯＳトランジスタのモデルの５種類は、「ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ」がプロセスばらつきに応じてそれぞれスロー（Ｓ）又はファースト（Ｆ）になることを示す、「ＳＳ」条件、「ＳＦ」条件、「ＦＳ」条件、「ＦＦ」条件と、両方がティピカルになることを示す、「Ｔｙｐ」条件である。
【００５６】
このようなコーナー条件ＣＮＤ全てにおいて、前述した設計仕様ＳＰＥＣを満たす解を図１の設計システムで探索したところ、図７〜図１０に示すような結果が得られた。図７は、図２および図３の回路における３．３Ｖ仕様での回路特性評価結果を示すものであり、図８は、同様に１．５Ｖ仕様での回路特性評価結果を示すものである。図９は、図７に対応した各回路素子の回路定数探索結果を示すものであり、図１０は、図８に対応した各回路素子の回路定数探索結果を示すものである。
【００５７】
図７および図８に示すように、図２のフォールデッドカスコード型ＣＭＯＳオペアンプ回路（Ｃａｓｃｏｄｅ）および図３の基本的なＣＭＯＳオペアンプ回路（Ｂａｓｉｃ）の３．３Ｖ仕様と１．５Ｖ仕様において、それぞれ図６の設計仕様ＳＰＥＣを満足する最適解が得られた。そして、この最適解は、図１の設計システムによる演算処理によって１日を要することがなく得ることができた。一方、図４および図５で説明した比較例１として、ＭＯＳトランジスタの制約式を用いずに各ＭＯＳトランジスタのゲート長Ｌやゲート幅Ｗをそれぞれ独立変数として探索する手法では、１０日かかっても最適解が得られないという結果となった。
【００５８】
また、図９および図１０に示すように、図２の回路と図３の回路の回路定数をそれぞれ観察すると妥当な結果が得られていることが判る。例えば、熟練した設計者は、高いゲインを得るために差動入力段のＭＯＳトランジスタＭ２，Ｍ３のゲート長Ｌ２，Ｌ３をさほど小さく設計しない場合が多い。その逆に、高いスルーレートを得るために、出力段のＭＯＳトランジスタＭ７，Ｍ８のゲート長Ｌ７，Ｌ８を小さく設計し、ゲート幅Ｗ７，Ｗ８を大きく設計する場合が多い。図９および図１０に示した結果には、このような傾向が見られる。
【００５９】
以上、本実施の形態１の設計システムおよび設計方法を用いることで、アナログ回路を含んだ半導体装置の回路定数設計を短期間で実現可能となる。また、アナログ回路を含んだ半導体装置の回路定数設計を容易に実現可能となる。
【００６０】
なお、ここでは、図１の回路シミュレータ部ＳＩＭとして広く知られているＳＰＩＣＥ系のシミュレータを用いる場合を例としたが、このようなシミュレータに限定されるものではない。例えば、小信号等価回路に基づいて回路特性および回路定数を探索するようなシミュレータでは、小信号等価回路内の各ＭＯＳトランジスタの相互コンダクタンスｇｍをそれぞれ独立変数として扱い、最適解を探索するような処理が行われる。そこで、ゲート長Ｌやゲート幅Ｗの関数であるｇｍに対して前述したような制約式を反映させると、それぞれ無関係な独立変数であったｇｍにキルヒホッフの法則に基づく関連性を持たせることができるため、探索範囲を低減可能となる。
【００６１】
（実施の形態２）
前述した実施の形態１では、ＭＯＳトランジスタからなる回路に対して制約式を用いる例を説明したが、前述したキルヒホッフの法則に基づく制約式の基本概念は、ＭＯＳトランジスタに限らずバイポーラトランジスタ等にも適用可能である。そこで、本実施の形態２では、バイポーラトランジスタの制約式を作成する場合の概要について説明する。
【００６２】
図１１は、本発明の実施の形態２による半導体装置の設計システムにおいて、バイポーラトランジスタの制約式について説明するための回路図である。図１１では、増幅回路などの一部として、差動入力段となるバイポーラトランジスタＱ２＿１，Ｑ２＿２と、そのテール電流を供給するバイポーラトランジスタＱ１と、Ｑ１のバイアス電流を設定するバイポーラトランジスタＱ１＿２およびバイアス電流源Ｉｂとが示されている。
【００６３】
制約式を作成する上で、実施の形態１に示したＭＯＳトランジスタからなる回路と異なるのは、ＭＯＳトランジスタのゲートには電流が流れないと仮定できるのに対して、バイポーラトランジスタのベースには若干電流が流れることである。したがって、キルヒホッフの法則に基づく電流比の関係に注意が必要となる。そこで、バイポーラランジスタでは、制約式内の独立変数として例えば直流電流増幅率ｈＦＥなどを取り入れるとよい。そうすると、バイポーラトランジスタのベース電流ＩＢに対して、エミッタ電流ＩＥおよびコレクタ電流ＩＣは、式（１８）で与えられる。
ＩＣ＝ｈＦＥ・ＩＢ，
ＩＥ＝（ｈＦＥ＋１）・ＩＢ      （１８）
ここで、図１１において、Ｑ２＿１，Ｑ２＿２のエミッタ電流をそれぞれＩＥ２１，ＩＥ２２とし、Ｑ１のコレクタ電流をＩＣ１とおくと式（１９）の関係が成り立つ。
ＩＣ１＝ＩＥ２１＋ＩＥ２２，
ＩＥ２１＝ＩＥ２２      （１９）
また、Ｑ２＿１，Ｑ２＿２のエミッタ電流ＩＥ２１，ＩＥ２２を、式（１８）よりＩＢ２１，ＩＢ２２を用いて式（２０）で表せる。
ＩＥ２１＝（ｈＦＥ２＋１）・ＩＢ２１，
ＩＥ２２＝（ｈＦＥ２＋１）・ＩＢ２２      （２０）
ここで、Ｑ２＿１，Ｑ２＿２のＩＢ２１，ＩＢ２２とＩＢ１との電流比をそれぞれｋｃ２１（＝ＩＢ２１／ＩＢ１），ｋｃ２２（＝ＩＢ２２／ＩＢ１）と定義すると、式（２０）は式（２１）となる。
ＩＥ２１＝（ｈＦＥ２＋１）・ｋｃ２１・ＩＢ１，
ＩＥ２２＝（ｈＦＥ２＋１）・ｋｃ２２・ＩＢ１      （２１）
したがって、図１の設計システムは、ＩＢ１に対して、独立変数となるｈＦＥ２やｋｃ２１，ｋｃ２２の可変範囲に応じてＩＢ２１，ＩＢ２２を定め、これに伴いＱ１やＱ２＿１，Ｑ２＿２の各回路定数を設定する処理を行う。そして、この回路定数を設定した回路に対して回路シミュレーションを実行し、その結果が設計仕様を満たさない場合には独立変数を変えながら再度回路シミュレーションを実行するというループ処理を繰り返すことで最終的な回路定数を探索する。
【００６４】
なお、ｋｃ２１，ｋｃ２２は、式（１９）よりそれぞれ１／２となるため、Ｑ２＿１，Ｑ２＿２のＩＥ２１，ＩＥ２２に対するＩＥ１を基準とした制約式は式（２２）となる。したがって、Ｑ２＿１，Ｑ２＿２においては、ＩＢ１を基準としてｈＦＥ１，ｈＦＥ２を変動させることで、回路定数が設定されることになる。
ＩＥ２１＝ＩＥ２２＝（１／２）・（ｈＦＥ２＋１）・ＩＢ２１      （２２）
ＩＢ２１／ＩＢ１＝ｋｃ２１を式（２２）に代入し、式（２３）を得る。
ＩＥ２１＝ＩＥ２２＝（１／２）・（ｈＦＥ２＋１）・ｋｃ２１・ＩＢ１      （２３）
以上、本実施の形態２の設計システムを用いることで、実施の形態１と同様に、アナログ回路を含んだ半導体装置の回路定数設計を短期間で実現可能となる。また、アナログ回路を含んだ半導体装置の回路定数設計を容易に実現可能となる。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、実施の形態１ではＭＯＳトランジスタに対する具体的な制約式を示したが、勿論、ＭＯＳトランジスタに限らずＭＩＳ（Metal Insulator Semiconductor）型のトランジスタであれば同様な制約式を適用可能である。また、設計対象となる回路も、勿論オペアンプ回路に限らず、例えば電源系の回路や、ＡＤＣ（Analog Digital Converter）回路といった様々なアナログ回路であってよい。
【産業上の利用可能性】
【００６６】
本発明による半導体装置の設計システムは、特に、ＭＯＳトランジスタからなるアナログ回路を含んだ半導体装置に対して、回路シミュレーションを利用して回路定数の設計を行う設計システムおよび設計方法に適用して有益な技術であり、これに限らず、半導体装置の設計システム全般に対して広く適用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１による半導体装置の設計システムにおいて、その構成の一例を示す概略図である。
【図２】図１の設計システムを用いて自動設計を行う回路例として、フォールデッドカスコード型ＣＭＯＳオペアンプ回路の一例を示す回路図である。
【図３】図２と異なる回路例として、基本的なＣＭＯＳオペアンプ回路の一例を示す回路図である。
【図４】図１の設計システムを用いた自動設計の処理内容の一例を示すフロー図である。
【図５】図１の設計システムにおいて、その効果の一例を概念的に示すための説明図である。
【図６】図１の設計システムで用いた設計仕様の一例を示す説明図である。
【図７】図１の設計システムで自動設計を行った結果の一例を示すものであり、図２および図３の回路における３．３Ｖ仕様での回路特性評価結果を示す説明図である。
【図８】図１の設計システムで自動設計を行った結果の一例を示すものであり、図２および図３の回路における１．５Ｖ仕様での回路特性評価結果を示す説明図である。
【図９】図７に対応した各回路素子の回路定数探索結果を示す説明図である。
【図１０】図８に対応した各回路素子の回路定数探索結果を示す説明図である。
【図１１】本発明の実施の形態２による半導体装置の設計システムにおいて、バイポーラトランジスタの制約式について説明するための回路図である。
【図１２】本発明の前提として検討したアナログ回路の設計手順の一例を示すフロー図である。
【符号の説明】
【００６８】
ＣＮＤ  コーナー条件
ＳＹＳ  設計システム
ＳＣＴＬ  シミュレータ制御部
ＯＰＴ  最適化制御部
ＳＰＥＣ  設計仕様
ＬＰ  ループ制御部
ＣＳＴ  制約条件
ＩＣＴＬ  入力制御部
ＳＩＭ  回路シミュレータ部
ＣＩＴ  回路図
ＯＣＴＬ  出力制御部
ＪＧＥ  判定処理部
Ｍ  ＭＯＳトランジスタ
Ｉｂ  バイアス電流源
ＣＬ  負荷容量
Ｃｃ  位相補償容量
ＣＭＦＢ  コモンモードフィードバック回路
Ｑ  バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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