(57)【要約】 【課題】ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制する効果を発揮させた半導体装置およびその製造方法を提供することを目的とする。【解決手段】トレンチゲート型のＭＯＳトランジスタＴｒ１、Ｔｒ２を備えた半導体装置の製造方法であって、半導体基板１の表面にトレンチ１２、１３を形成してからゲート絶縁膜２０を形成する工程と、前記半導体基板１上にゲート電極８用のポリシリコン層を形成する工程と、前記トレンチ１２、１３上に位置する前記ポリシリコン層の上面に生じた凹部を除くための水素雰囲気中アニールを行なう工程と、前記ポリシリコン層を選択的に除去することによりトレンチ１２、１３上のポリシリコン層を残してこれをゲート電極８とする工程とを具備してなることを特徴とする半導体装置の製造方法を用いることにより、上記課題を解決できる。【選択図】図１
2008218808.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート型のＭＯＳトランジスタを備えた半導体装置の製造方法であって、
半導体基板の表面にトレンチを形成してから前記トレンチの内面にゲート絶縁膜を形成する工程と、
前記トレンチを含む前記半導体基板上にゲート電極用のポリシリコン層を形成する工程と、
前記ポリシリコン層の形成に伴って前記トレンチ上に位置する前記ポリシリコン層の上面に生じた凹部を除くための水素雰囲気中アニールを行なう工程と、
前記半導体基板の表面上のポリシリコン層を選択的に除去することによりトレンチ上のポリシリコン層を残してこれをゲート電極とする工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項２】
前記水素雰囲気中アニールは、前記ポリシリコン層に生じた前記凹部及びその周辺部を構成するシリコン原子の再配列を促すものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記水素雰囲気中アニールのアニール温度が８００℃〜９００℃の範囲であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板と、前記半導体基板の表面に設けられたトレンチと、前記トレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに一部が充填されたポリシリコン層からなるゲート電極と、前記トレンチの幅方向両側の半導体基板に形成されたソースドレイン領域と、から構成されるトレンチゲート型のＭＯＳトランジスタを備えた半導体装置において、
前記ゲート電極の上面に、水素雰囲気中アニールによる平坦化処理が施されていることを特徴とする半導体装置。
【請求項５】
半導体基板と、前記半導体基板の表面に設けられたトレンチと、前記トレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに一部が充填されたポリシリコン層からなるゲート電極と、前記トレンチの幅方向両側の半導体基板に形成されたソースドレイン領域と、から構成されるトレンチゲート型のＭＯＳトランジスタを備えた半導体装置において、
前記ゲート電極の上面に、水素雰囲気中アニールによるシリコン原子の再配列部が形成されてなることを特徴とする半導体装置。
【請求項６】
前記再配列部が、前記トレンチに対するポリシリコン層の形成に伴って前記ポリシリコン層上面に生じた凹部の前記水素雰囲気中アニールによる痕跡部であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体装置が、ダイナミックランダムアクセスメモリであることを特徴とする請求項４乃至請求項６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型構造を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭの微細化が進むにつれ、プレナー型トランジスタのメモリセルでは短チャネル効果や局所的な電界集中による電荷保持時間の悪化により、製品に必要なスペックを満たすのが困難になってきている。これらの特性を改善するために、溝（以下、トレンチ）型構造のチャネル領域を有するトランジスタ（以下、トレンチゲートトランジスタ）が実用化されている。
【０００３】
図５は、従来のトレンチゲートトランジスタを備えた半導体装置の一例を示す断面模式図である。図５に示す半導体装置１０１によれば、トレンチ１０５にゲート電極１０７が埋め込まれた構造とすることで、実効的なチャネル長をトレンチの深さによって制御することが可能になり、従来のプレナー型の半導体装置と比べて、より高い閾値電圧Ｖｔｈを得ることが可能になっている。
【０００４】
さらに、特許文献１には、前記トレンチゲートトランジスタを備えた半導体装置の別の一例が開示されている。具体的には、トレンチに隣接するその半導体基板内にそのトレンチよりも深く設けられた逆導電型の低濃度拡散層と、そのゲート電極に隣接するその低濃度拡散層内に設けられた、そのトレンチよりも浅い逆導電型の高濃度拡散層とを有する絶縁ゲート型半導体装置が開示されている。
【０００５】
また、図６は、非特許文献１に開示された、前記トレンチゲートトランジスタを備えた半導体装置のさらに別の一例である。トレンチ２０５の形状として、上部２０５ａの断面が矩形であり、下部２０５ｂの断面が略円形である半導体装置２０１（以下、丸底型）が提案されている。尚、図６に示す構成要素のうち、図５に示す構成要素と同一の構成要素には、図５と同一の符号を付してその説明を省略する。
【０００６】
さらにまた、非特許文献２には、ゲートポリシリコンの上にＷＳｉを堆積したポリサイドゲートを有する半導体装置が開示されている。前記トレンチゲートトランジスタにおいては、トレンチにポリシリコンを堆積し、そのポリシリコンの上に、ＷＳｉ等からなるバリアメタル層およびメタル層をこの順序で堆積し、ゲート電極につなげる構成をとる。
前記トレンチにポリシリコンを堆積した場合には、前記トレンチの形状に合わせて、ポリシリコン表面に凹部が形成されるが、前記凹部にはバリアメタル層が成膜されにくいため、上層であるメタル層がバリアメタル層を突き抜け、メタル層の金属がポリシリコンと反応することにより異常成長し、膜剥がれを引き起こす場合があった。
【０００７】
図７は、従来のトレンチゲートトランジスタを備えた半導体装置の製造工程における、別の一例を示す断面模式図である。
半導体基板１上に、トレンチ分離絶縁膜２が充填されたトレンチ１４によって区画された活性領域Ｋが設けられており、活性領域Ｋ内にトレンチ２０が設けられてある。トレンチ２０の内壁面から半導体基板１表面には、ゲート絶縁膜２０が形成されてある。前記ゲート絶縁膜２０およびトレンチ分離絶縁膜２上には、ポリシリコン層５０が形成され、その層の上に、ポリサイド層１６、バリアメタル層１７、メタル層１８、絶縁膜ハードマスク１９が順次積層されてある。
トレンチ２０およびトレンチ分離絶縁膜２の上において、ポリシリコン層５０がトレンチ形状に沿って、表面に凹部を形成し、さらにその上層である、ポリサイド層１６、バリアメタル層１７、メタル層１８、絶縁膜ハードマスク１９にも凹部が形成されている。ポリサイド層１６、バリアメタル層１７、メタル層１８は、他の層に比較して膜厚が薄いので、前記凹部には十分成膜されにくくなる。そのため上層であるメタル層１８がバリアメタル層１７およびポリサイド層１６を突き抜け、メタル層１８の金属がポリシリコン層５０と反応することにより異常成長し、結果として膜剥がれを引き起こす場合があった。
【０００８】
また、特許文献２では、選択的にトレンチ内に多結晶シリコンを埋め込み、埋め込まれた多結晶シリコンの凹部を平坦化する工程を水素雰囲気中アニール工程により行う手段が開示されている。しかしながら、トレンチ部分に選択的に多結晶シリコンを埋め込んだ後、その埋め込まれた多結晶シリコンの表面を水素雰囲気中アニールで平坦化する工程を取るため、平坦化工程の制御が難しいという問題があった。
【特許文献１】特開平４−３０６８８１号公報
【特許文献２】特開平１０−２８４５８８号公報
【非特許文献１】ジェイ．ワイ．キム  その他（Ｊ．Ｙ．Ｋｉｍ  ｅｔ．ａｌ．），エス−アールシーエイティ  テクノロジー  フォー  ７０ナノメートル  ディーラム  フューチャー  サイズ  アンド  ビョンド（（Ｓ−ＲＣＡＴ（Ｓｐｈｅｒｅ−ｓｈａｐｅｄ−Ｒｅｃｅｓｓ−Ｃｈａｎｎｅ１−Ａｒｒａｙ−Ｔｒａｎｓｉｓｉｔｏｒ）Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ７０ｎｍ  ＤＲＡＭ  ｆｅａｔｕｒｅ  ｓｉｚｅ  ａｎｄ  ｂｅｙｏｎｄ），２００５  シンポジウム  オン  ブイエルエスアイ  テクノロジー  ダイジェスト  オブ  テクニカル  ペーパース（２００５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ），ｐ．３４−ｐ．３５
【非特許文献２】ジェイ．ワイ．キム  その他（Ｊ．Ｙ．Ｋｉｍ  ｅｔ．ａｌ．），  ザ  ブレイクスルー  イン  データ  リテンション  タイム  オブ  ディーラム  ユージング  リセス−チャネル−アレイ−トランジスタ  （アールシーエイティ）フォー  ８８ナノメートル  フューチャー  サイズ  アンド  ビョンド（Ｔｈｅ  Ｂｒｅａｋｔｈｒｏｕｇｈ  ｉｎ  ｄａｔａ  ｒｅｔｅｎｔｉｏｎ  ｔｉｍｅ  ｏｆ  ＤＲＡＭ  ｕｓｉｎｇ  Ｒｅｃｅｓｓ−Ｃｈａｎｎｅｌ−Ａｒｒａｙ−Ｔｒａｎｓｉｓｔｏｒ（ＲＣＡＴ）  ｆｏｒ  ８８ｎｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ  ａｎｄ  ｂｅｙｏｎｄ），２００３  シンポジウム  オン  ブイエルエスアイ  テクノロジー  ダイジェスト  オブ  テクニカル  ペーパース（２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ），ｐ．１１−ｐ．１２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、以上のような事情を鑑みてなされたもので、ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、トレンチゲート型のＭＯＳトランジスタを備えた半導体装置の製造方法であって、半導体基板の表面にトレンチを形成してから前記トレンチの内面にゲート絶縁膜を形成する工程と、前記トレンチを含む前記半導体基板上にゲート電極用のポリシリコン層を形成する工程と、前記ポリシリコン層の形成に伴って前記トレンチ上に位置する前記ポリシリコン層の上面に生じた凹部を除くための水素雰囲気中アニールを行なう工程と、前記半導体基板の表面上のポリシリコン層を選択的に除去することによりトレンチ上のポリシリコン層を残してこれをゲート電極とする工程と、を具備してなることを特徴とする。
本発明の半導体装置の製造方法は、前記水素雰囲気中アニールは、前記ポリシリコン層に生じた前記凹部及びその周辺部を構成するシリコン原子の再配列を促すものであることを特徴とする。
本発明の半導体装置の製造方法は、前記水素雰囲気中アニールのアニール温度が８００℃〜９００℃の範囲であることを特徴とする。
本発明の半導体装置は、半導体基板と、前記半導体基板の表面に設けられたトレンチと、前記トレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに一部が充填されたポリシリコン層からなるゲート電極と、前記トレンチの幅方向両側の半導体基板に形成されたソースドレイン領域と、から構成されるトレンチゲート型のＭＯＳトランジスタを備えた半導体装置において、前記ゲート電極の上面に、水素雰囲気中アニールによる平坦化処理が施されていることを特徴とする。
本発明の半導体装置は、半導体基板と、前記半導体基板の表面に設けられたトレンチと、前記トレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに一部が充填されたポリシリコン層からなるゲート電極と、前記トレンチの幅方向両側の半導体基板に形成されたソースドレイン領域と、から構成されるトレンチゲート型のＭＯＳトランジスタを備えた半導体装置において、前記ゲート電極の上面に、水素雰囲気中アニールによるシリコン原子の再配列部が形成されてなることを特徴とする。
本発明の半導体装置は、前記再配列部が、前記トレンチに対するポリシリコン層の形成に伴って前記ポリシリコン層上面に生じた凹部の前記水素雰囲気中アニールによる痕跡部であることを特徴とする。
本発明の半導体装置は、前記半導体装置が、ダイナミックランダムアクセスメモリであることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための形態について説明する。
図１は、本発明の実施形態であるトレンチゲートトランジスタを具備してなる半導体装置Ｈの一例を示す図であって、図１（ａ）は平面模式図であり、図１（ｂ）は、図１（ａ）のＢ−Ｂ’線における断面模式図である。
【００１３】
図１（ａ）に示すように、本発明の実施形態であるトレンチゲートトランジスタを具備してなる半導体装置Ｈは、細長い短冊状の活性領域Ｋ、折れ線状のビット配線６、直線状のワード配線７より概略構成されている。
前記活性領域Ｋは、所定間隔をあけて整列形成されている。前記活性領域Ｋの中央部にはドレイン３、その両端部側にはソース４ａ、４ｂが形成されている。また、それらの真上に半導体基板コンタクト部５ｃ、５ａ、５ｂがそれぞれ配置されている。
なお、前記平面形状の活性領域Ｋの形状や方向および深さは特に規定されるべきものではなく、一般的なトレンチゲートトランジスタに適用される活性領域の形状や方向を用いてもかまわない。
前記折れ線状のビット配線６は、Ｘ方向に延設されるとともに、Ｙ方向に所定の間隔で複数配置されている。
また、前記ワード配線７は、Ｙ方向に延出配線され、Ｘ方向に所定の間隔で複数配置されており、その側面側には、ＬＤＤサイドウォール９が形成されている。
【００１４】
図１（ｂ）に示すように、半導体基板１には、４つのトレンチが形成されている。両端のトレンチ１１、１４は、トレンチ分離絶縁膜２が充填されている。活性領域Ｋは、このトレンチ分離絶縁膜２に挟まれた領域であり、２つのトレンチ１２、１３により拡散層Ｄが３つの領域に分離され、それぞれソース４ａ、ドレイン３、ソース４ｂとされている。
前記トレンチ１２、１３の内壁面と周縁部には、ゲート絶縁膜２０が形成されている。さらに、各ゲート絶縁膜２０の内側には、ゲート電極８が各トレンチ１２、１３から若干上方に突出して形成されている。
前記ゲート電極８上には、ポリサイド層１６、バリアメタル層１７、メタル層１８、絶縁膜ハードマスク１９が順次積層され、さらに上方に突出して形成されている。メタル層１８は、図１（ａ）におけるワード配線７として用いられる。
前記トレンチ１１、１４の周縁部にも、ゲート絶縁膜２０がトレンチ分離絶縁膜２とつながって形成されている。さらに、前記トレンチ分離絶縁膜２の上に、ゲート電極８が形成され、その上に、ポリサイド層１６、バリアメタル層１７、メタル層１８、絶縁膜ハードマスク１９が順次積層され、上方に突出して形成されている。
前記各ゲート電極８の上部側面側、ポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク１９の各側面側には、ＬＤＤサイドウォール９が形成され、前記各ゲート電極８の下部側面側にはシリコン酸化膜１５が形成されている。
さらに、前記ドレイン３、ソース４ａおよび４ｂの各々の上方側には半導体基板コンタクト用の導体部１０ａ、１０ｂ、１０ｃが積層形成され、これらの導体部により図１（ａ）に示す半導体基板コンタクト５ａ、５ｂ、５ｃが構成されている。
【００１５】
本発明の実施形態の構造においては、前記トレンチ１２に形成されたゲート絶縁膜２０とゲート電極８とその両側に配置されているソース４ａ、ドレイン３により１つのトレンチゲートトランジスタＴｒ１が構成され、前記トレンチ１３に形成されたゲート絶縁膜２０とゲート電極８とその両側に配置されているドレイン３、ソース４ｂにより他の１つのトレンチゲートトランジスタＴｒ２が構成されている。そしてそれらのトレンチゲートトランジスタＴｒ１、Ｔｒ２が、図１のＸ方向とＹ方向に複数整列形成されることにより、ＤＲＡＭメモリセル用の選択トランジスタ部が構成されている。
【００１６】
前記半導体基板１は、所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
前記トレンチ分離絶縁膜２は、シリコン酸化膜等の絶縁膜を用いて、絶縁材料前記半導体基板１の表面にＳｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ（以下、ＳＴＩ）法により形成される領域であり、隣接する活性領域Ｋを相互に絶縁分離する。
前記ゲート絶縁膜２０は、ドライ酸素雰囲気中で熱酸化を行うことにより形成される。前記熱酸化の温度は、１０００℃程度が好ましい。トレンチの底部側に空間が形成される場合もあるが、かまわない。
前記ＬＬＤサイドウォール９は、窒化シリコンなどの絶縁膜から形成され、Ｗ等の金属材料の保護膜としての効果を有する。
前記トレンチ１２、１３は、半導体基板１の表面側から、ソース４ａ、ドレイン３、ソース４ｂからなる活性領域Ｋを貫通して形成されている。
前記トレンチ１２、１３の形状は、断面輪郭線が略Ｕ字状であるとともに、トレンチ１２、１３の開口部側の幅がトレンチ２の底部側の幅に対して幅広とされている。なお、前記形状は、この形状でなければならないというわけではない。前記形状は、トレンチゲートトランジスタにおいて必要とする特性に基づき、ドレイン３、ソース４ａおよび４ｂとの対比位置、大きさあるいはチャネル形状等を考慮して規定される。
ゲート電極８の上面には、平坦化のための水素アニール処理が施されている。また、前記ゲート電極８の上面には、痕跡部５５、５６が形成されている。この痕跡部５５、５６は、後述するように、ゲート電極を形成する際のポリシリコン層の水素アニール処理によって形成されるものである。この痕跡層５５、５６は、水素アニール処理によって、ポリシリコン層を構成するシリコン原子の再配列がなされることにより形成されたものである。
【００１７】
前記ポリサイド層１６、バリアメタル層１７、メタル層１８の材料としては、それぞれＷおよびその化合物を用いる。たとえば、ポリサイド層１６としてＷＳｉ、バリアメタル層１７としてＷＮ、メタル層１８としてＷを例示できる。しかし、前記Ｗの代わりに、Ｃｏ、Ｔａ、Ｔｉ、Ｎｉ等の金属を用いることもできる。たとえば、ポリサイド層１６としてＴａＳｉ、バリアメタル層１７としてＴａＮ、およびメタル層１８としてＴａを用いることができる。なお、メタル層１７は、ワード配線７として用いる。そのため、導電性の良い金属を用いるのが好ましい。
前記ゲート絶縁膜２０は、無機酸化物より構成される。たとえばシリコン酸化膜を用いることができ、熱酸化法等により形成される。膜厚は、形成するトランジスタの大きさによって規定されるが、一般的な半導体装置においては、１０ｎｍ程度とするのが好ましい。
【００１８】
次に、本発明の実施形態であるトレンチゲートトランジスタを具備してなる半導体装置Ｈの製造方法の一例について説明する。
半導体装置の製造方法は、一般に、トレンチ形成工程、ゲート電極形成工程、拡散層形成工程とからなる。以下、各工程を具体的に説明する。
図２は、本発明の実施形態である半導体装置Ｈの製造工程の一例を説明する図であって、図１（ｂ）の要部における拡大図である。
【００１９】
［トレンチ形成工程］  
まず、ＳＴＩ法により半導体基板１上に形成したトレンチ１４にトレンチ分離絶縁膜２を充填することにより、絶縁分離した活性領域Ｋを形成する。次に、前記半導体基板１を、７００〜１１００℃の温度で熱酸化処理することにより（熱酸化法）、前記シリコン半導体基板１全面に酸化シリコン（以下、ＳｉＯ２）絶縁膜よりなる熱酸化膜６０を形成する。さらにその上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜６１を積層する。図２（ａ）は、シリコン窒化膜６１を積層した要部における拡大断面図である。
次に、図２（ｂ）に示すように、トレンチを形成する領域の熱酸化膜６０とシリコン窒化膜６１を除去するパターニング処理を行った。
【００２０】
次に、図２（ｃ）に示すように、熱酸化膜６０とシリコン窒化膜６１により覆われていない部分の半導体基板１を異方性ドライエッチングすることで、トレンチゲートトランジスタのチャネル領域となるトレンチ１３を形成する。このとき、トレンチ分離絶縁膜２の上にもトレンチが形成される。
なお、前記トレンチ１３，１４形成後に、水素雰囲気において高温ベークを行うのが好ましい。
【００２１】
［ゲート電極形成工程］  
次に、図２（ｄ）に示すように、前記処理を終えた半導体基板１を酸及びフッ酸溶液で洗浄することにより、熱酸化膜６０とシリコン窒化膜６１を除去する。
さらに、前記半導体基板を、７００〜１１００℃の温度で熱酸化処理することにより（熱酸化法）、トレンチ１３の内壁および半導体基板１の表面にＳｉＯ２絶縁膜からなるゲート絶縁膜２０を形成する。
【００２２】
さらに、チャンバー内に前記半導体基板１を導入し、図３（ａ）に示すように、ＣＶＤ法を用いて、不純物をドーピングしたシリコン膜からなるポリシリコン層５０を基板全面に堆積する。基板温度は、５００℃〜６００℃とする。ＣＶＤ法により堆積されるポリシリコン層５０は、堆積する壁面に等方的に形成されるので、トレンチ１３、１４の凹部形状に従い、ポリシリコン層５０はトレンチ１３、１４上で凹部５１、５２が形成されてしまう。
【００２３】
＜水素雰囲気中アニール処理＞  
次に、前記工程を終了した半導体基板１を導入したチャンバー内に、水素ガスを充填し、温度８００〜９００℃、圧力１５〜５０Ｔｏｒｒの条件下で、数分間保持し、水素雰囲気中アニール処理を行う。この水素雰囲気中アニール処理により、図３（ａ）で示された凹部５１、５２およびその周辺部５１ａ、５２ａのシリコン原子の再配列が促され、平坦化処理がなされる。その結果、図３（ｂ）に示すように、前記凹部５１、５２が除去され、再配列部５３、５４を形成する。前記再配列部５３、５４は、水素雰囲気中アニール処理による平坦化処理がなされているが、わずかに前記凹部５１、５２の痕跡が残る痕跡部５５、５６となっている。
次に、ＷＳｉからなるポリサイド層１６、ＷＮからなるバリアメタル層１７、およびＷからなるメタル層１８、ＳｉＮからなる絶縁膜ハードマスク層１９を順次堆積する。図３（ｃ）に示すように、平坦化されたポリシリコン層５０表面に沿って、各層とも平坦化され形成されている。
【００２４】
その後、その上にレジストを塗布し、露光処理を行うことにより、レジストパターンを形成する。そのレジストパターンをマスクとしてＳｉＮからなる絶縁膜ハードマスク層１９、メタル層１８、バリアメタル層１７、ポリサイド層１６及びポリシリコン層５０の上部側面部を順次、異方性ドライエッチングする。ポリシリコン層５０の異方性ドライエッチング処理工程において、途中で一旦エッチング処理を止める。
続いて、メタル層１８等の金属の飛散抑制のために、ＳｉＮ膜からなるＬＤＤサイドウォール９を前記異方性ドライエッチングにより形成したゲート電極８の側面部分に形成する。
その後、再びポリシリコン層５０を異方性ドライエッチング処理して、活性領域Ｋの表面部分を露出させる。
最後に、前記異方性ドライエッチングによるゲート絶縁膜２０の損傷回復のため、再び熱酸化処理を行い、ポリシリコン層５０の下部側面部にＳｉＯ２絶縁膜からなるシリコン酸化膜１５を形成する。ポリシリコン層５０は、分離形成されることによりゲート電極８となり、ゲート電極形成工程が完了となる。
図３（ｄ）は、このゲート電極形成工程を終了した時点の要部における拡大断面図である。
【００２５】
＜拡散層形成工程＞  
次に、トレンチ１３に隣接する活性領域Ｋの表面領域に、１×１０１２〜５×１０１４ｃｍ−２程度のＰまたはＡｓ等の不純物をイオン注入する。Ｐの注入条件として、５０ｋｅＶの加速電圧、注入イオン濃度１×１０１４ｃｍ−２を例示でき、Ａｓの注入条件として、２０ｋｅＶの加速電圧、注入イオン濃度１×１０１５ｃｍ−２を例示できる。
この後、９００〜１１００℃の温度でアニール処理を行うことにより、拡散層Ｄを形成する。それぞれ、ドレイン３およびソース４ｂとなる。
さらに、前記拡散層Ｄを形成した表面領域のゲート絶縁膜２０の一部を除去して半導体基板１の表面を露出させる。
最後に、前記ドレイン３およびソース４ｂに接続するようにコンタクト用の導体部１０ｂおよび１０ｃを形成することにより図１（ｂ）に示す半導体装置Ｈの要部を形成する。
【００２６】
なお、本発明の実施形態においては、拡散層形成工程を、ゲート電極形成工程終了後において行ったが、半導体基板１にＳＴＩ法によりトレンチ分離絶縁膜２を形成した後、必要な領域にソース、ドレインとなる低濃度不純物を拡散させた拡散層Ｄを形成しても良い。
あるいは、トレンチ１２、１３を形成した直後に、必要な領域にソース、ドレインとなる低濃度不純物を拡散させた拡散層Ｄを形成しても良い。
【００２７】
［ＤＲＡＭ］  
図４は、本発明の実施形態であるトレンチゲートトランジスタＴｒを備えた半導体装置Ｈを用いたダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）の一例を示す断面概略図である。
ゲート電極８は、下部がトレンチ１２，１３に埋め込まれるように形成されている。トレンチ１２，１３に埋め込まれた部分では、ゲート絶縁膜２０を介して、ゲート電極８が形成され、その上にＷＳｉからなるポリサイド層１６、ＷＮからなるバリアメタル層１７、Ｗからなるメタル層１８およびＳｉＮからなる絶縁膜ハードマスク層１９がこの順序で積層されている。
前記ゲート電極８を中心として、トレンチゲートトランジスタＴｒ１、Ｔｒ２が形成され、その上に複数の層間絶縁膜３１が形成されている。各層間絶縁膜３１を貫通するコンタクトプラグ３２、ビット線３３、セルキャパシタ３４、配線３５等を形成することにより、トレンチゲート型の非対称セルトランジスタをメモリセルのトランスファゲートトランジスタとして使用したＤＲＡＭが完成する。
【００２８】
本発明の実施形態である半導体装置Ｈの製造方法は、ポリシリコン層５０の形成後、水素雰囲気中アニールを行う工程を具備することを特徴とするので、前記水素雰囲気中アニール処理によって、ポリシリコン層５０の形成に伴ってトレンチ１３、１４上に形成された凹部５１、５２およびその周辺部５１ａ、５２ａを構成するシリコン原子の再配列を促し、前記凹部５１、５２の痕跡を残す痕跡部５５、５６を形成することにより、ポリシリコン層５０の平坦化処理を行うことができる。
さらに、本発明の実施形態である半導体装置Ｈの製造方法は、前記ポリシリコン層５０が平坦化処理されてなることを特徴とするので、その上層として積層するポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク層１９の各層を均一にかつ平坦化させて堆積することができ、前記ポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク層１９の各層の膜剥がれを抑制することができる。
本発明の実施形態である半導体装置Ｈは、水素雰囲気中アニール処理工程により、ゲート電極８の凹部５０が平坦化処理されてなるＤＲＡＭであることを特徴とするので、その上層として積層するポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク層１９の各層を均一に堆積することができ、前記ポリサイド層１６、バリアメタル層１７、メタル層１８、および絶縁膜ハードマスク層１９の各層の膜剥がれを抑制することができる。
【産業上の利用可能性】
【００２９】
本発明は、ＤＲＡＭメモリセルもしくはパワーＭＯＳ等に用いる半導体装置産業および前記半導体装置を用いる電子情報産業等において産業上の利用可能性がある。
【図面の簡単な説明】
【００３０】
【図１】（ａ）本発明の実施形態に係る半導体装置の概念図の一例であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＢ−Ｂ’線における拡大断面図である。
【図２】本発明の実施形態に係る半導体装置の製造工程の一例を、図１（ｂ）の要部における拡大断面図を用いて説明する図であって、（ａ）は熱酸化膜とシリコン窒化膜を積層した要部の拡大断面図、（ｂ）は熱酸化膜６０とシリコン窒化膜６１のパターニング処理を行った要部の拡大断面図、（ｃ）はトレンチを形成した要部の拡大断面図、（ｄ）は熱酸化膜とシリコン窒化膜を除去した要部の拡大断面図、（ｅ）はゲート絶縁膜を形成した要部の拡大断面図である。
【図３】（ａ）はポリシリコンを堆積させた要部の拡大断面図、（ｂ）は水素雰囲気中アニール処理を行った要部の拡大断面図、（ｃ）はポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスク層を積層させた要部の拡大断面図、（ｄ）はゲート電極形成工程を終了した要部の拡大断面図である。
【図４】本発明の実施形態である半導体装置を用いて製造したＤＲＡＭの一例を示す断面拡大図である。
【図５】従来例の半導体装置の一例を示す拡大断面図である。
【図６】従来例の半導体装置の別の一例を示す拡大断面図である。
【図７】図１（ｂ）の要部における拡大断面図を用いて、半導体装置の製造工程の一例を説明する図であって、水素雰囲気中アニール処理を行わずに、ポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスク層を積層させた要部の拡大断面図である。
【符号の説明】
【００３１】
１…半導体基板、１ａ…基板表面、２…トレンチ分離絶縁膜、３…ドレイン、４ａ、４ｂ…ソース、５ａ、５ｂ、５ｃ…導体部、６…ビット配線、７…ワード配線、８…ゲート電極、９…ＬＤＤサイドウォール、１０ａ、１０ｂ、１０ｃ…導体部、１１、１２、１３、１４…トレンチ、１５…シリコン酸化膜、１６…ポリサイド層、１７…バリアメタル層、１８…メタル層、１９…絶縁膜ハードマスク層、２０…ゲート絶縁膜、３１…層間絶縁膜、３２…コンタクトプラグ、３３…ビット線、３４…セルキャパシタ、３５…配線、４５…ｐ型ウェル層、４６…チャネルドープ層、５０…ポリシリコン層、５１、５２…凹部、５１ａ、５２ａ…周辺部、５３、５４…再配列部、５５、５６…痕跡部、６０…熱酸化膜、６１…シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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