(57)【要約】【課題】インバータ回路のデューティサイクル歪みを改善する。【解決手段】多段インバータ１００回路は、少なくとも第１、第２、第３ステージ１１０、１２０、１３０を含む。インバータ１００回路の段数をＬ、最後の段と第１ステージのサイズ比をＮとするとき、第ｍステージのサイズと、ｍ段目の一つ前段の第ｍ−１ステージのサイズの比Ｒｍ，ｍ−１を、Ｎ（１／（Ｌ−１））より小さくする。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも第１、第２、第３ステージを含む多段インバータ回路を備え、
前記インバータ回路の段数をＬ、最後のステージと第１ステージのサイズ比をＮとするとき、第ｍステージのサイズと、前記第ｍステージの一つ前段の第ｍ−１ステージのサイズの比Ｒｍ，ｍ−１が、Ｎ（１／（Ｌ−１））より小さいことを特徴とする装置。
【請求項２】
Ｒｍ，ｍ−１は、Ｎ（１／（Ｌ−１））よりも少なくとも５％小さいことを特徴とする請求項１に記載の装置。
【請求項３】
Ｒｍ，ｍ−１は、Ｎ（１／（Ｌ−１））よりも少なくとも１０％小さいことを特徴とする請求項１に記載の装置。
【請求項４】
Ｒｍ，ｍ−１は、Ｎ（１／（Ｌ−１））よりも少なくとも２０％小さいことを特徴とする請求項１に記載の装置。
【請求項５】
Ｒｍ，ｍ−１は、Ｎ（１／（Ｌ−１））よりも少なくとも２５％小さいことを特徴とする請求項１に記載の装置。
【請求項６】
Ｒｍ，ｍ−１は、Ｎ（１／（Ｌ−１））よりも２５％から３５％小さいことを特徴とする請求項１に記載の装置。
【請求項７】
前記ステージは、ＦＥＴ（電界効果トランジスタ）であることを特徴とする請求項１から６のいずれかに記載の装置。
【請求項８】
前記多段インバータ回路は、３段のインバータ回路であって、Ｎは略８であり、第２ステージのサイズと第１ステージのサイズの比Ｒ２，１は略２であることを特徴とする請求項１に記載の装置。
【請求項９】
３段のＦＥＴのインバータ回路であって、３段がそれぞれのサイズを有するインバータ回路を備え、
第３ステージと第１ステージのサイズ比をＮとするとき、第２ステージのサイズと第１ステージのサイズの比Ｒ２，１が、Ｎ１／２より小さいことを特徴とする装置。
【請求項１０】
Ｎは略８であり、Ｒ２，１は略２であることを特徴とする請求項９に記載の装置。
【請求項１１】
Ｎは略８であり、Ｒ２，１は２の±１０％の範囲内であることを特徴とする請求項９に記載の装置。
【請求項１２】
Ｎは略１６であり、Ｒ２，１は略３であることを特徴とする請求項９に記載の装置。
【請求項１３】
Ｎは略１６であり、Ｒ２，１は３の±１０％の範囲内であることを特徴とする請求項９に記載の装置。
【請求項１４】
Ｒ２，１はＮの０．１乗から０．４５乗であることを特徴とする請求項９に記載の装置。
【請求項１５】
Ｒ２，１はＮの０．２乗から０．４乗であることを特徴とする請求項９に記載の装置。
【請求項１６】
Ｒ２，１はＮの０．２５乗から０．３５乗であることを特徴とする請求項９に記載の装置。
【請求項１７】
Ｒ２，１はＮの０．３乗から０．４乗であることを特徴とする請求項９に記載の装置。
【請求項１８】
少なくとも第１、第２、第３ステージを含む多段インバータ回路を設けるステップと、
前記インバータ回路の段数をＬ、最後のステージと第１ステージのサイズ比をＮとするとき、第ｍステージのサイズと、前記第ｍステージの一つ前段の第ｍ−１ステージのサイズの比Ｒｍ，ｍ−１を、Ｎ（１／（Ｌ−１））より小さく設定するステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路のデューティサイクルの歪みの低減に関する。
【背景技術】
【０００２】
ＬＳＩ(Large Scale Integration)集積回路において一般に、クロック信号は、少なくとも一つのクロック信号源からチップ全体に伝搬される。このような伝搬に使用される分配ネットワークは、一般に３段インバータを含む。３段インバータは、１段のインバータに比べて入力容量が小さく、また大きなファンアウトを有しているため利用される。
【０００３】
従来の３段インバータは、ひとつのインバータ回路内にサイズの異なるＦＥＴ（Field Effect Transistor）を内蔵しており、このインバータ回路内において、連続するＦＥＴのサイズ比は一定となっている。たとえばこの方法において、第１ステージにサイズ「１」のＦＥＴを用い、第３ステージにサイズ「Ｎ」のＦＥＴを用いるとする。具体的な長さの寸法については、説明の簡略化のため省略する。従来の方法によれば、この例示したインバータ回路において第２ステージのＦＥＴは、ｓｑｒｔ（Ｎ）（Ｎの平方根）のサイズを有することになる。この配置は、３段インバータの第２ステージと第３ステージの入力における電圧波形を、同じスルーレートにできるため好都合である。しかしながら、このＦＥＴサイズの相対的な比率は、すべてのインバータ回路の特性について最適化されているわけではない。特に、ＦＥＴのサイズを「一定比」とする方法を用いた場合、デューティサイクルの歪みに関しては最適とならない。
【０００４】
さらに、ＰＥＦＥ（Positive Channel Field Effect Transistor）およびＮＦＥＴ（Negative Channel Field Effect Transistor）の能力の欠陥は、理想的なＮＦＥＴおよびＰＥＦＥＴの能力を用いた場合に予期されるデューティサイクルから逸脱するという、現実的なデューティサイクル歪みを引き起こす。ここで「能力」とは、ＦＥＴがオン状態において駆動される電流量をいう。
【０００５】
本発明は、かかる課題に鑑みてなされたものであり、その目的のひとつは、インバータ回路におけるデューティサイクル歪みの改善にある。
【発明の開示】
【課題を解決するための手段】
【０００６】
本発明のある態様では、インバータ回路におけるデューティサイクル歪みを改善し、ＦＥＴ能力の変動に対するデューティサイクル歪みの感度を抑制するために、ＦＥＴのサイズの選択する技術が提供される。
本発明のある態様の装置は、少なくとも第１、第２、第３ステージを含む多段インバータ回路を備える。この装置において、インバータ回路の段数をＬ、最後のステージと第１ステージのサイズ比をＮとするとき、第ｍステージのサイズと、第ｍステージの一つ前段の第ｍ−１ステージのサイズの比Ｒｍ，ｍ−１は、Ｎ（１／（Ｌ−１））より小さく設定される。
【０００７】
本発明の別の態様の装置は、３段のＦＥＴのインバータ回路であって、３段がそれぞれのサイズを有するインバータ回路を備える。この装置において、第３ステージと第１ステージのサイズ比をＮとするとき、第２ステージのサイズと第１ステージのサイズの比Ｒ２，１は、Ｎ１／２より小さく設定される。
【０００８】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、デューティサイクル歪みを改善できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。実施の形態は、発明を限定するものではなく例示である。
まず、本発明の実施の形態についての説明に役立つように、適切な概念の包括的な説明をする。Ｌ段のステージを有し、最終ステージと第１ステージのトランジスタのサイズ比がＮであるインバータにおいて、従来のシステムでは一般的に、連続するステージのサイズ比が以下の式を満している。
Ｒｍ，ｍ−１＝Ｎ（１／（Ｌ−１））
【００１１】
ここで、ｍは、インバータ内のあるステージの番号であり、ｍ−１は、そのステージのすぐ前のステージの番号を示す。
【００１２】
実施の形態は、２つの隣接するインバータのステージの間のサイズ比のうち、少なくともひとつを、従来決められたサイズ比とは異なった値に設定することを提案する。具体的には、実施の形態で提案される第ｍステージと第ｍ−１ステージのサイズ比は、以下の関係で表現される。
Ｒｍ，ｍ−１＜Ｎ（１／（Ｌ−１））
【００１３】
シミュレーション結果は、関係式を上記のように修正することにより、クロック信号がインバータ回路を伝搬する際のデューティサイクル歪みを有益に低減できることを示しており、新たな関係式は、このシミュレーション結果から導かれたものである。
【００１４】
スルーレートおよび遅延時間は、デューティサイクル歪みのパラメータを最適化する際に留意すべきパラメータである。その結果、好ましくは、デューティサイクル歪みを最小とするインバータのステージのサイズ比の最適化は、スルーレートおよび遅延時間のパラメータが適度な範囲に収まるという制約条件のもとで実行される。
【００１５】
１．  ３段インバータについて
以下、一般的な説明から、具体的な３段インバータに関する説明に移る。上述の公式を簡略化すれば、３段インバータにおいては、第２ステージと第１ステージの従来におけるサイズ比、および第３ステージと第２ステージの従来におけるサイズ比は、Ｒ２，１＝Ｒ３，２＝Ｎ１／２で与えられる。ここでＲ２，１は、第２ステージと第１ステージのサイズ比であり、Ｒ３，２は、第３ステージと第２ステージのサイズ比である。
【００１６】
上述したシミュレーション結果によれば、３段インバータ（以下、単にインバータともいう）におけるデューティサイクル歪みは、Ｒ２，１がＮ１／２より小さいときに改善されることが示された。次に図１を参照して、具体的なインバータ１００について説明する。
【００１７】
図１は、実施の形態に係る３段インバータ回路の構成を示す回路図である。インバータ１００は、入力１０２、第１ステージ１１０、第２ステージ１２０、第３ステージ１３０、出力１５０を備える。
【００１８】
実施の形態において、第１ステージ１１０のＦＥＴサイズに対する第３ステージ１３０のＦＥＴサイズの比は、Ｎである。実施の形態はＦＥＴを用いて示しているが、本発明はこのタイプのトランジスタに限定されるものではない。ある場合において、「サイズ比」は、インバータ１００の異なるステージのＦＥＴのサイズの比をいう。しかしながら、本発明はＦＥＴを用いた場合に限定されるものではないため、「サイズ比」は、より一般的に、インバータ回路における連続するステージのサイズ比としても用いるものとする。
【００１９】
望ましいサイズ比Ｒ２，１の値を決定することを目的として、以下では、連続するステージのＦＥＴのサイズ比の範囲と、能力基準の異なるＦＥＴを用いたシミュレーション結果について説明する。以下のシミュレーション結果は、ＦＥＴを用いたインバータに関するが、本発明はＦＥＴを用いた場合に限定されない。
【００２０】
図２から図５、図６から図９は、それぞれＮ＝８、Ｎ＝１６の３段インバータのシミュレーションに関する。以下の説明では、インバータの特性を示す、異なる２つのＮの値についての同様の図について説明する。
【００２１】
図２は、実施の形態に係るＮ＝８（Ｎは第３ステージと第１ステージのサイズ比である）のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、デューティサイクル歪みの関係を、ＰＦＥＴの能力のいくつかの値について示す図である。図６は、図２と同様のプロットであり、Ｎ＝１６のインバータ回路の場合を示す。以下で説明するコンセプトは、Ｎ＝８、１６以外にもあてはまる。
【００２２】
図２および図６（および別の関連する図）において、正の値のデューティサイクル歪みは、クロック信号のパルス幅が広がることを意味する。逆に、負の値のデューティサイクル歪みは、クロック信号のパルス幅が狭くなることを意味する。
【００２３】
図２は、以下で説明する３つのプロット線と、破線の縦線を含む。最上段のプロットは、四角形でハイライトされたデータ点を有し、ＰＦＥＴの能力が定格値よりも２１％低い場合のデューティサイクル歪みをＲ２，１の関数として示す。中央のプロットは三角形でハイライトされたデータ点を有し、ＰＦＥＴの能力が定格値あるいは理想値の場合のデューティサイクル歪みをＲ２，１の関数として示す。最下段のプロットは、ダイアモンド型でハイライトされたデータ点を有し、ＰＦＥＴの能力が定格値よりも３２％高い場合のデューティサイクル歪みをＲ２，１の関数として示す。３つのすべてのプロットにおいて、ＮＦＥＴは定格の能力レベルを有している。この説明は、図６にも当てはまる。
【００２４】
縦の破線は、従来のインバータ回路において一般に使用されるサイズ比Ｒ２，１の値を示す。図２のプロットにおいて、この縦線は以下の値に位置する。
【００２５】
Ｒ２，１＝Ｓｑｒｔ（８）≒２．８２８
図６において、この縦線は、Ｒ２，１＝Ｓｑｒｔ（１６）＝４に位置する。
長さの単位として、実施の形態における以下の説明では、ゲート幅を用いるものとする。ゲート幅は、９０ｎｍ、６５ｍｎ、４５ｎｍのように、使用されるＬＳＩプロセス技術の世代の関数であるが、本発明はこれらに限定されるものではない。つまり、本発明は、以下に示される具体的なゲート幅に限定されるものではない。マイクルメートル（μｍ）を示すｕｍは、省略している。
【００２６】
【表１】
2008054282.tif 000003
【００２７】
【表２】
2008054282.tif 000004
【００２８】
図２および図６において、理想的なＰＦＥＴの能力を示す中央のプロットは、きわめて小さなデューティサイクル歪みを示す。しかしながら、上述したように、理想的なＰＦＥＴの能力は、現実のインバータ回路における代表とはならないかもしれない。
【００２９】
図２、図６の最上段、最下段のプロットは、Ｒ２，１（図の横軸で示される）が縦の破線で示されるＳｑｒｔ（Ｎ）の一般的な値よりも低下するほど、デューティサイクル歪みが改善される（下降する）傾向にあることを示す。
【００３０】
次の、Ｎが８および１６の場合のシミュレーションデータを示す図３、図７においても、各プロットは上述したものと同様であるが、異なるプロット線を区別する要素としてＮＦＥＴの能力が用いられている。
【００３１】
図３は、実施の形態に係るＮ＝８のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、デューティサイクル歪みの関係を、ＮＦＥＴの能力のいくつかの値について示す図である。図７は、図３と同様の値に関するプロットを含むが、Ｎ＝１６のインバータの場合を示す。
【００３２】
図３には以下で説明する３つのプロットが示される。最下段のプロットは、四角形でハイライトされたデータ点を有し、ＮＦＥＴの能力が定格値よりも２１％低い場合のデューティサイクル歪みをＲ２，１の関数として示す。中央のプロットは三角形でハイライトされたデータ点を有し、ＮＦＥＴの能力が定格値あるいは理想値の場合のデューティサイクル歪みをＲ２，１の関数として示す。最上段のプロットは、ダイアモンド型でハイライトされたデータ点を有し、ＮＦＥＴの能力が定格値よりも２９％高い場合のデューティサイクル歪みをＲ２，１の関数として示す。３つのすべてのプロットにおいて、ＰＦＥＴは定格の能力レベルを有している。この説明は、図３と同様に図７にも当てはまる。図２および図６と同様に、図３および図７はＳｑｒｔ（Ｎ）に対応するＲ２，１の値に、縦の破線が示される。
【００３３】
図３および図７において、理想的なＮＦＥＴの能力を示す中央のプロットは、きわめて小さなデューティサイクル歪みを示す。しかしながら、上述したように、理想的なＮＦＥＴの能力は、現実のインバータ回路における代表とはならないかもしれない。
【００３４】
図３、図７の最上段、最下段のプロットは、Ｒ２，１（図の横軸で示される）が縦の破線で示されるＳｑｒｔ（Ｎ）の一般的な値よりも低下するほど、デューティサイクル歪みが改善される（下降する）傾向にあることを示す。Ｓｑｒｔ（Ｎ）の値は、図３においてＳｑｒｔ（８）であり、図７においてＳｑｒｔ（１６）＝４である。
【００３５】
図２、３および図６、７により示されるデューティサイクル歪みの観点から望ましいとされるＲ２，１の値が、遅延時間およびスルーレートにどのように影響を及ぼすかについて判断の余地がある。
【００３６】
図４は、実施の形態に係るＮ＝８のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、遅延時間の関係を示す図である。図５は、実施の形態に係るＮ＝８のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、スルーレートの関係を示す図である。図８および図９は、それぞれ図４、図５と類似するプロットを示しており、Ｎ＝１６である点が異なっている。
【００３７】
図４、図５は、それぞれインバータ１００の遅延時間およびスルーレートを示しており、Ｒ２，１が減少するほど、遅延時間およびスルーレートは悪化する。しかしながら、遅延時間およびスルーレートは、Ｒ２，１が２から４の間において、きわめて狭い範囲にとどまっている。
【００３８】
Ｎ＝１６の場合における遅延時間およびスルーレートはそれぞれ図８および図９に示されるが、この場合においても、遅延時間およびスルーレートはＲ２，１が低下するにしたがって悪化する。しかしながら、遅延時間およびスルーレートは、Ｒ２，１が３から５の間において、きわめて狭い範囲にとどまっている。
【００３９】
上述のＮ＝８の場合のシミュレーション結果から、Ｒ２，１として２程度の値を選択すれば、Ｓｑｒｔ（８）の値よりも、良好な（小さな）デューティサイクル歪みが得られることが明らかとなる。さらに、Ｒ２，１の値をさらに小さくすることによって遅延時間およびスルーレートが顕著に悪化（増加）するが、Ｒ２，１の値を２程度とすればこの悪化を回避できる。
【００４０】
Ｎ＝１６の場合の結果について、同時に考察する。Ｎ＝１６の場合のシミュレーション結果から、Ｒ２，１として３程度の値を選択すれば、Ｓｑｒｔ（１６）の値よりも、良好な（小さな）デューティサイクル歪みが得られることが明らかとなる。さらに、Ｒ２，１の値を３よりも著しく小さくすることによって遅延時間およびスルーレートが顕著に悪化（増加）するが、Ｒ２，１の値を３程度とすればこの悪化を回避できる。
【００４１】
２．さまざまな実施の形態におけるサイズ比の値の範囲について
上述したシミュレーション結果は、一般的なＬ段のインバータについて、Ｒ２，１の値として、Ｎ１／（Ｌ−１）よりも小さな値の方がインバータ回路として好ましい能力特性を与えることを示している。具体的には、３段のインバータでは、Ｓｑｒｔ（Ｌ）＝Ｌ１／２よりも小さな値である。この結果は、Ｎ＝８およびＮ＝１６の３段インバータについて、Ｒ２，１の値はそれぞれ、２および３が有益であることを示す。しかしながら、Ｒ２，１の値の範囲について、さまざまな実施の形態について検討する余地がある。
【００４２】
さまざまな実施の形態において予期されるＲ２，１の値の範囲は、乗算関数的、指数関数的のいずれか、または両方によって表現できる。たとえば、Ｎ＝８の場合において、好ましいＲ２，１の値は、２であり、従来のＳｑｒｔ（８）＝２．８２８よりも３０％低い値となっている。Ｎ＝１６の場合、好ましいＲ２，１の値は、３であり、従来の値Ｓｑｒｔ（１６）＝４よりも２５％低い値となっている。したがって、Ｒ２，１の好ましい値の範囲は、乗算的に表現することができる。言い換えれば、上述した従来の公式から導かれる値の割合で表現することができる。
【００４３】
以下の好ましい範囲の検討に際し、インバータ内の連続するステージのサイズ比の「従来の値」は、Ｎ１／（Ｌ−１）であると考える。
【００４４】
したがって、ある実施の形態において、Ｒｍ，ｍ−１（インバータ回路の連続する２つのステージのサイズ比）は、従来の値より５％以上小さな値となる。別の実施の形態において、Ｒｍ，ｍ−１は、従来の値より１０％以上小さな値となる。さらに別の実施の形態において、Ｒｍ，ｍ−１は、従来の値より２０％以上小さな値となる。さらに別の実施の形態において、Ｒｍ，ｍ−１は、従来の値より２５％以上小さな値となる。さらに別の実施の形態では、Ｒｍ，ｍ−１は、従来の値より２０％から３５％小さな値となる。
【００４５】
次に、３段インバータについて、Ｒ２，１の好ましい範囲を、Ｎの指数の値で表現する。３段インバータにおいて、従来のＲ２，１の値はＮ１／２であるから、指数部の従来の値は０．５である。また、Ｎ＝８の場合、好ましいＲ２，１の値は２であり、対応する指数部の値は０．３３３である。Ｎ＝１６の場合、好ましいＲ２，１の値は３であり、指数部の値は０．３９となる。
【００４６】
したがって、ある実施の形態において、Ｎを基数としたときの指数部の値は、０．５より小さくなる。ある実施の形態において、指数部の値は０．１から０．４５の間となる。さらに別の実施の形態では、指数部の値は０．２から０．４の間となる。さらに別の実施の形態では、指数部の値は０．２５から０．３５の間となる。さらに別の実施の形態では、指数部の値は０．３から０．４の間となる。
【００４７】
上述した原理は、Ｎ＝８、１６のインバータ回路に限定されず、許容される任意のサイズ比Ｎのインバータ回路に適用できる。Ｎは、正の実数であればよい。
【００４８】
実施の形態では、３段のインバータ回路について説明したが、本発明はこれに限定されない。一般化すると、Ｌ段の多段インバータ回路において、最後のステージと第１ステージのサイズ比をＮとするとき、第ｍステージのサイズと、第ｍステージの一つ前段の第ｍ−１ステージのサイズの比Ｒｍ，ｍ−１が、Ｎ（１／（Ｌ−１））より小さければよい。さらに、ｍ＝Ｌ−１であることが好ましい。
【００４９】
上述のシステムおよび方法によって達成される低デューティサイクル歪みは、クロック信号の質を改善する。クロック信号の質の改善は、あるクロック周波数に必要とされる電源電圧の低下や、これにともなう消費電力の低減という効果をもたらす。逆にいえば、ある消費電力レベルを保ちつつ、より高いクロック周波数が利用できる。
【００５０】
本明細書において、上述し、あるいは後述する方法または装置は、標準的なデジタル回路、アナログ回路、マイクロプロセッサ、デジタル信号処理回路、ソフトウェアやファームウェアを実行可能なプロセッサ、プログラム可能なデジタル機器やシステム、プログラム可能なアレイ論理デバイス、あるいはこれらの組み合わせなどの公知の技術を利用することにより実現される。本発明のある実施の形態は、適切な記憶媒体に記録され、演算処理手段によって実行されるソフトウェアプログラムとして具現化されてもよい。
【００５１】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００５２】
【図１】実施の形態に係る３段インバータ回路の構成を示す回路図である。
【図２】実施の形態に係るＮ＝８のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、デューティサイクル歪みの関係を、ＰＦＥＴの能力のいくつかの値について示す図である。
【図３】実施の形態に係るＮ＝８のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、デューティサイクル歪みの関係を、ＮＦＥＴの能力のいくつかの値について示す図である。
【図４】実施の形態に係るＮ＝８のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、遅延時間の関係を示す図である。
【図５】実施の形態に係るＮ＝８のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、スルーレートの関係を示す図である。
【図６】実施の形態に係るＮ＝１６のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、デューティサイクル歪みの関係を、ＰＦＥＴの能力のいくつかの値について示す図である。
【図７】実施の形態に係るＮ＝１６のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、デューティサイクル歪みの関係を、ＮＦＥＴの能力のいくつかの値について示す図である。
【図８】実施の形態に係るＮ＝１６のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、遅延時間の関係を示す図である。
【図９】実施の形態に係るＮ＝１６のインバータ回路について、第２ステージと第１ステージのＦＥＴサイズの比と、スルーレートの関係を示す図である。
【符号の説明】
【００５３】
１００  インバータ、  １０２  入力、  １１０  第１ステージ、  １２０  第２ステージ、  １３０  第３ステージ、  １５０  出力。
【図１】
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【図２】
2008054282.tif 000006
【図３】
2008054282.tif 000007
【図４】
2008054282.tif 000008
【図５】
2008054282.tif 000009
【図６】
2008054282.tif 000010
【図７】
2008054282.tif 000011
【図８】
2008054282.tif 000012
【図９】
2008054282.tif 000013