(57)【要約】【課題】  低電圧動作時にＰＳＲＲの維持及び回路面積の増大防止と温度補償を同時に実現可能な基準電圧発生回路を提供する。【解決手段】  差動増幅回路１０１、電流源Ｉｓ１〜Ｉｓ４、ＰＮ接合Ｄ１〜Ｄ３、抵抗Ｒ２〜Ｒ４を備え、差動増幅回路１０１は、反転入力端子が電流源Ｉｓ１の＋端子に、非反転入力端子が電流源Ｉｓ２の＋端子に、出力端子が電流源Ｉｓ１〜Ｉｓ４夫々の制御端子に、電流源Ｉｓ１〜Ｉｓ４夫々の−端子が電源電圧に、電流源Ｉｓ１の＋端子がＰＮ接合Ｄ１のＰ型領域に、電流源Ｉｓ２の＋端子が抵抗Ｒ２の一端に、電流源Ｉｓ３の＋端子が抵抗Ｒ３の一端に、電流源Ｉｓ４の＋端子が抵抗Ｒ３の他端に、抵抗Ｒ２の他端がＰＮ接合Ｄ２のＰ型領域に、抵抗Ｒ３の他端がＰＮ接合Ｄ３のＰ型領域に、抵抗Ｒ４の一端が電流源Ｉｓ３の＋端子に、他端が接地電圧に、ＰＮ接合Ｄ１〜Ｄ３夫々のＮ型領域が接地電圧に接続されている。【選択図】        図１
2008176617.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧差に応じた制御電圧を出力する差動増幅回路と、
前記差動増幅回路の前記入力電圧差の増加に応じて電流が減少する第１電流源、第２電流源、第３電流源及び第４電流源と、
第１ＰＮ接合、第２ＰＮ接合及び第３ＰＮ接合と、
第１抵抗、第２抵抗及び第３抵抗と、を備え、
前記差動増幅回路は、反転入力端子が前記第１電流源のプラス端子に、非反転入力端子が前記第２電流源のプラス端子に、出力端子が前記第１電流源、前記第２電流源、前記第３電流源及び前記第４電流源夫々の制御端子に接続され、
前記第１電流源、前記第２電流源、前記第３電流源及び前記第４電流源夫々のマイナス端子が第１電源電圧に接続され、
前記第１電流源のプラス端子が前記第１ＰＮ接合のＰ型領域に接続され、
前記第２電流源のプラス端子が前記第１抵抗の一端に接続され、
前記第３電流源のプラス端子が前記第２抵抗の一端に接続され、
前記第４電流源のプラス端子が前記第２抵抗の他端に接続され、
前記第１抵抗の他端が前記第２ＰＮ接合のＰ型領域に接続され、
前記第２抵抗の他端が前記第３ＰＮ接合のＰ型領域に接続され、
前記第３抵抗の一端が前記第３電流源のプラス端子に、他端が前記第１電源電圧より低電圧の第２電源電圧に接続され、
前記第１ＰＮ接合、前記第２ＰＮ接合及び前記第３ＰＮ接合夫々のＮ型領域が前記第２電源電圧に接続されてなることを特徴とする基準電圧発生回路。
【請求項２】
前記第１電源電圧は、所定の正電圧であり、前記第２電源電圧は、接地電圧であることを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
前記第１電流源、前記第２電流源、前記第３電流源及び前記第４電流源は、夫々、ＰＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタの各ソース端子が対応する前記各電流源のマイナス端子を、各ドレイン端子が対応する前記各電流源のプラス端子を、各ゲート端子が対応する前記各電流源の制御端子を夫々構成してなることを特徴とする請求項１または２に記載の基準電圧発生回路。
【請求項４】
前記第１ＰＮ接合、前記第２ＰＮ接合及び前記第３ＰＮ接合は、夫々、ベース端子及びコレクタ端子が相互に接続されたＰＮＰトランジスタを用いて構成され、前記ＰＮＰトランジスタの各エミッタ端子が対応する前記各ＰＮ接合のＰ型領域を、各ベース端子が対応する前記各ＰＮ接合のＮ型領域を夫々構成してなることを特徴とする請求項１〜３の何れか１項に記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路、特に、低電圧動作する基準電圧発生回路に関する。
【背景技術】
【０００２】
従来のアナログ回路では、温度依存性及び電源電圧依存性の低いバイアス回路を実現するために、基準電圧発生回路として知られているバンドギャップリファレンス回路がよく使われている。
【０００３】
ここで、図３は、従来の一般的なバンドギャップリファレンス回路を示している。このバンドキャップリファレンス回路２は、図３に示すように、入力電圧差（電圧Ｖｂ−電圧Ｖａ）に応じた制御電圧Ｖｃｔｒｌを出力する差動増幅回路２０１、差動増幅回路２０１の入力電圧差の増加に応じて電流が減少する電流源として機能するＰＭＯＳトランジスタＭ１〜Ｍ３、ダイオードとして機能するベース端子及びコレクタ端子が相互に接続されたＰＮＰバイポーラトランジスタＱ１〜Ｑ３、及び、抵抗Ｒ２、Ｒ３を備えている。差動増幅回路２０１は、反転入力端子がＰＭＯＳトランジスタＭ１のドレイン端子に、非反転入力端子がＰＭＯＳトランジスタＭ２のドレイン端子に接続され、出力端子がＰＭＯＳトランジスタＭ１〜Ｍ３のゲート端子に接続されている。更に、ＰＭＯＳトランジスタＭ１〜Ｍ３夫々のソース端子が電源電圧に、ＰＭＯＳトランジスタＭ１のドレイン端子がバイポーラトランジスタＱ１のエミッタ端子に、ＰＭＯＳトランジスタＭ２のドレイン端子が抵抗Ｒ２の一端に、ＰＭＯＳトランジスタＭ３のドレイン端子が抵抗Ｒ３の一端に、抵抗Ｒ２の他端がバイポーラトランジスタＱ２のエミッタ端子に、抵抗Ｒ３の他端がバイポーラトランジスタＱ３のエミッタ端子に、バイポーラトランジスタＱ１〜Ｑ３夫々のベース端子が接地電圧に接続されている。
【０００４】
尚、ＰＭＯＳトランジスタＭ１〜Ｍ３のトランジスタサイズは全て同じであり、バイポーラトランジスタＱ２におけるＰＮ接合の接合面積は、バイポーラトランジスタＱ１におけるＰＮ接合の接合面積のＮ倍であり、バイポーラトランジスタＱ３におけるＰＮ接合の接合面積は、バイポーラトランジスタＱ１におけるＰＮ接合の接合面積と同じである。
【０００５】
図３に示すバンドキャップリファレンス回路２は、負の温度係数を有するバイポーラトランジスタＱ３の順方向電圧の値に、バイポーラトランジスタＱ１及びバイポーラトランジスタＱ２の順方向電圧差（正の温度係数を有する）を所定数倍した値を加算するように構成されており、このような構成をとることによって、温度依存性の無い基準電圧（参照電圧）を発生する。尚、このバンドギャップリファレンス回路２では、ダイオードとして、バイポーラトランジスタが利用される。但し、上記バンドギャップリファレンス回路２は、各ダイオードの順方向電圧を加算する構成であるため、出力可能な基準電圧の最低値が約１．２５Ｖとなる。
【０００６】
近年、プロセスの微細化が進んでおり、これに伴って、アナログ回路の電源電圧が小さくなり、１．２Ｖ以下の電源電圧が利用されるようになってきている。図３に示す従来のバンドギャップリファレンス回路２では、特に、電源電圧が１．２Ｖ以下の低電圧になると、通常動作をしなくなって温度補償ができなくなる可能性がある。このため、低電圧の電源電圧を用いるアナログ回路においても、温度補償を可能にする様々なバンドギャップリファレンス回路が提案されている（例えば、特許文献１、特許文献２、非特許文献１参照）。
【０００７】
ここで、図４は、低電圧の電源電圧で動作可能な従来のバンドギャップリファレンス回路の一例を示しており、図３に示すバンドギャップリファレンス回路２の出力電圧を、出力電流を分配して低電圧の基準電圧を生成するように構成されている。より具体的には、バンドギャップリファレンス回路３は、図４に示すように、図３に示すバンドギャップリファレンス回路２の各構成に加え、一端がＰＭＯＳトランジスタＭ３のドレイン端子（出力ノード）に、他端が接地電圧に接続された抵抗Ｒ４を備えて構成されている。
【０００８】
次に、図４に示すバンドギャップリファレンス回路３の動作原理について説明する。
【０００９】
図４において、バイポーラトランジスタＱ１の順方向電圧をＶｆ１、熱電圧をＶＴ、ＰＭＯＳトランジスタＭ１に流れる電流の値をＩ１、トランジスタＭ１のトランスポート飽和電流をＩｓとすると、差動増幅回路２０１の反転入力端子の入力電圧Ｖａは、以下の数１で求められる。
【００１０】
［数１］
Ｖａ＝Ｖｆ１＝ＶＴ×｛ｌｎ（Ｉ１／Ｉｓ）｝
【００１１】
一方、抵抗Ｒ２の抵抗値をｒ２、ＰＭＯＳトランジスタＭ２に流れる電流をＩ２とすると、差動増幅回路２０１の非反転入力端子の入力電圧Ｖｂは、以下の数２で求められる。
【００１２】
［数２］
Ｖｂ＝Ｖｆ２＋ｒ２×Ｉ２＝ＶＴ×｛ｌｎ（Ｉ２／（Ｎ×Ｉｓ））｝＋ｒ２×Ｉ２
【００１３】
尚、上述したように、バイポーラトランジスタＱ１とバイポーラトランジスタＱ２のＰＮ接合の接合面積は異なるが、バイポーラトランジスタＱ１とバイポーラトランジスタＱ２は同じ構造であるため、バイポーラトランジスタＱ１とバイポーラトランジスタＱ２を流れるトランスポート飽和電流Ｉｓは同じとなる。また、通常動作時、差動増幅回路２０１の非反転入力端子と反転入力端子は仮想短絡して夫々の入力電圧は同じになるため、通常動作時には数３の関係が得られる。
【００１４】
［数３］
Ｖａ＝Ｖｂ
【００１５】
また、上述したように、ＰＭＯＳトランジスタＭ１〜Ｍ３のトランジスタサイズは全て同じであることから、通常動作時は、ＰＭＯＳトランジスタＭ１〜Ｍ３夫々のゲート・ソース電圧が同じになり、ＰＭＯＳトランジスタＭ１〜Ｍ３に流れる電流Ｉ１〜Ｉ３は同じになる。
【００１６】
［数４］
Ｉ１＝Ｉ２＝Ｉ３＝Ｉ
【００１７】
従って、数１〜数４から、バイポーラトランジスタＱ１の順方向電圧Ｖｆ１は以下の数５で求められる。
【００１８】
［数５］
Ｖｆ１
＝Ｖｆ２＋ｒ２×Ｉ
＝ＶＴ×｛ｌｎ（Ｉ１／Ｉｓ）｝
＝ＶＴ×｛ｌｎ（Ｉ１／（Ｎ×Ｉｓ））｝＋ｒ２×Ｉ
【００１９】
数５より、電流Ｉは以下の数６で求められる。
【００２０】
［数６］
Ｉ＝（Ｖｆ１−Ｖｆ２）／ｒ２＝ＶＴ×（ｌｎＮ）×１／ｒ２
【００２１】
更に、抵抗Ｒ３の抵抗値をｒ３、抵抗Ｒ４の抵抗値をｒ４、バイポーラトランジスタＱ３及び抵抗Ｒ３に流れる電流をＩ３ａ、抵抗Ｒ４に流れる電流をＩ３ｂとすると、バンドギャップリファレンス回路３の出力電圧である基準電圧Ｖｒｅｆは以下の数７で表される。
【００２２】
［数７］
Ｖｒｅｆ＝ｒ３×Ｉ３ａ＋Ｖｆ３＝ｒ４×Ｉ３ｂ
【００２３】
また、ＰＭＯＳトランジスタＭ３に流れる電流Ｉ３＝Ｉ３ａ＋Ｉ３ｂから、以下の数８の関係が得られる。
【００２４】
［数８］
ＶＴ×（ｌｎＮ）×１／ｒ２＝（Ｖｒｅｆ−Ｖｆ３）／ｒ３＋Ｖｒｅｆ／ｒ４
【００２５】
従って、バンドギャップリファレンス回路３の基準電圧Ｖｒｅｆは以下の数９で求められる。
【００２６】
［数９］
Ｖｒｅｆ
＝｛ｒ４／（ｒ３＋ｒ４）｝×｛Ｖｆ３＋（ｒ３／ｒ２）×ＶＴ×ｌｎＮ｝
【００２７】
ここで、Ｖｆ３はダイオード（バイポーラトランジスタＱ３）の順方向電圧であることから負の温度係数を持ち、熱電圧Ｖｔは正の温度係数を持つため、数９より、Ｎ、ｒ３及びｒ２を適当な値に設定することで、基準電圧Ｖｒｅｆの温度係数を０にすることが可能である。また、数９より、ｒ３の値に応じてｒ４の値を適切に設定することによってＶｒｅｆの値を設定できる。
【００２８】
ここで、｛Ｖｆ３＋（ｒ３／ｒ２）×ＶＴ×ｌｎＮ｝をＶｒｅｆ０と規定すると、以下の数１０が得られる。尚、Ｖｒｅｆ０は、抵抗Ｒ４が無い場合（図３の構成、ｒ４＝∞）の基準電圧に等しい。
【００２９】
［数１０］
Ｖｒｅｆ＝｛ｒ４／（ｒ３＋ｒ４）｝×Ｖｒｅｆ０
【００３０】
詳細には、一般的に、ダイオードの順方向電圧の温度係数は−１．６ｍＶ／℃であり、熱電圧Ｖｔの温度係数は＋０．０８７ｍＶ／℃であることから、数９において、Ｎ＝８の場合、ｒ３／ｒ２を８．８に設定すれば、基準電圧Ｖｒｅｆの温度係数が０．０ｍＶ／℃になる。また、一般的に、ダイオードの順方向電圧は＋０．７Ｖであり、熱電圧Ｖｔは＋０．０２５Ｖであることから、基準電圧Ｖｒｅｆの温度係数が０．０ｍＶ／℃の場合の電圧Ｖｒｅｆ０は１．１５Ｖとなる。従って、ｒ４の値を調整することによって、基準電圧Ｖｒｅｆを電圧Ｖｒｅｆ０（図３に示す基準電圧発生回路の基準電圧に相当）より小さく設定することができる。
【００３１】
【特許文献１】特開２０００−１７４６００号公報
【特許文献２】米国特許第６，６４２，７７８号明細書
【非特許文献１】“Ａ−Ｄコンバータ用フローティング参照電圧生成回路”、小川徹他、電子情報通信学会論文誌、Ｖｏｌ．Ｊ８５−Ｃ、Ｎｏ．１１、ｐｐ．１０００−１００３、２００２年１１月
【発明の開示】
【発明が解決しようとする課題】
【００３２】
ところで、図４に示すバンドギャップリファレンス回路３では、低電圧動作時、例えば、電源電圧を１．２Ｖに、基準電圧Ｖｒｅｆを１．０Ｖに設定した場合、ＰＭＯＳトランジスタＭ３のソース・ドレイン間電圧が０．２Ｖとなり、電圧マージンが小さくなる。電圧マージンが小さくなるほど、電源電圧のノイズが基準電圧に及ぼす影響が大きくなり、ＰＳＲＲが劣化するため、基準電圧Ｖｒｅｆの値を小さくすることが望ましい。また、基準電圧Ｖｒｅｆを高く設定するためには、抵抗Ｒ４の抵抗値ｒ４を大きく設定する必要があり、抵抗値が大きい抵抗ほど大きい回路面積が必要となる。従って、ＰＳＲＲ（Ｐｏｗｅｒ  Ｓｉｇｎａｌ  Ｒｅｊｅｃｔｉｏｎ  Ｒａｔｉｏ、電源電圧除去比）の維持及び回路面積の観点からは基準電圧Ｖｒｅｆの値を小さくすることが望ましい。
【００３３】
しかしながら、図４に示すバンドギャップリファレンス回路３では、基準電圧Ｖｒｅｆを小さく設定する場合、抵抗Ｒ４の抵抗値ｒ４を小さく設定する必要がある。この場合には、抵抗Ｒ４を流れる電流Ｉ３ｂの値が大きくなる。電流源であるＰＭＯＳトランジスタＭ３から供給される電流Ｉ３の値は一定であるため、Ｉ３＝Ｉ３ａ＋Ｉ３ｂの関係より、電流Ｉ３ｂの値が大きくなると、バイポーラトランジスタＱ３を流れる電流Ｉ３ａの値が小さくなる。特に、低電圧動作時は電流Ｉ３の値が小さいため、電流Ｉ３ｂの値が大きくなると、電流Ｉ３ａの値が相当小さくなり、バイポーラトランジスタＱ３の電流密度が変化する可能性がある。この場合には、バイポーラトランジスタＱ３の温度係数が変化する場合がある。バイポーラトランジスタＱ３の温度係数が変化すると、温度補償は非常に困難になる。
【００３４】
即ち、従来の基準電圧発生回路では、低電圧動作時、ＰＳＲＲの維持及び回路面積の増大防止のためには基準電圧Ｖｒｅｆの値を小さくする必要があり、温度補償のためには基準電圧Ｖｒｅｆの値を大きく設定する必要があるため、ＰＳＲＲの維持及び回路面積の増大防止と、温度補償を同時に実現することが困難であった。このため、低電圧動作するアナログ回路において、低電圧動作、特に、１．２５Ｖ以下の基準電圧Ｖｒｅｆを生成する場合に、ＰＳＲＲの維持及び回路面積の増大防止と、温度補償を同時に実現可能な基準電圧発生回路が望まれている。
【００３５】
本発明は上記の問題に鑑みてなされたものであり、その目的は、低電圧動作時に、ＰＳＲＲの維持及び回路面積の増大防止と、温度補償を同時に実現可能な基準電圧発生回路を提供する点にある。
【課題を解決するための手段】
【００３６】
上記目的を達成するための本発明に係る基準電圧発生回路は、入力電圧差に応じた制御電圧を出力する差動増幅回路と、前記差動増幅回路の前記入力電圧差の増加に応じて電流が減少する第１電流源、第２電流源、第３電流源及び第４電流源と、第１ＰＮ接合、第２ＰＮ接合及び第３ＰＮ接合と、第１抵抗、第２抵抗及び第３抵抗と、を備え、前記差動増幅回路は、反転入力端子が前記第１電流源のプラス端子に、非反転入力端子が前記第２電流源のプラス端子に、出力端子が前記第１電流源、前記第２電流源、前記第３電流源及び前記第４電流源夫々の制御端子に接続され、前記第１電流源、前記第２電流源、前記第３電流源及び前記第４電流源夫々のマイナス端子が第１電源電圧に接続され、前記第１電流源のプラス端子が前記第１ＰＮ接合のＰ型領域に接続され、前記第２電流源のプラス端子が前記第１抵抗の一端に接続され、前記第３電流源のプラス端子が前記第２抵抗の一端に接続され、前記第４電流源のプラス端子が前記第２抵抗の他端に接続され、前記第１抵抗の他端が前記第２ＰＮ接合のＰ型領域に接続され、前記第２抵抗の他端が前記第３ＰＮ接合のＰ型領域に接続され、前記第３抵抗の一端が前記第３電流源のプラス端子に、他端が前記第１電源電圧より低電圧の第２電源電圧に接続され、前記第１ＰＮ接合、前記第２ＰＮ接合及び前記第３ＰＮ接合夫々のＮ型領域が前記第２電源電圧に接続されてなることを第１の特徴とする。
【００３７】
上記特徴の本発明に係る基準電圧発生回路は、前記第１電源電圧は、所定の正電圧であり、前記第２電源電圧は、接地電圧であることを第２の特徴とする。
【００３８】
上記特徴の本発明に係る基準電圧発生回路は、前記第１電流源、前記第２電流源、前記第３電流源及び前記第４電流源は、夫々、ＰＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタの各ソース端子が対応する前記各電流源のマイナス端子を、各ドレイン端子が対応する前記各電流源のプラス端子を、各ゲート端子が対応する前記各電流源の制御端子を夫々構成してなることを第３の特徴とする。
【００３９】
上記特徴の本発明に係る基準電圧発生回路は、前記第１ＰＮ接合、前記第２ＰＮ接合及び前記第３ＰＮ接合は、夫々、ベース端子及びコレクタ端子が相互に接続されたＰＮＰトランジスタを用いて構成され、前記ＰＮＰトランジスタの各エミッタ端子が対応する前記各ＰＮ接合のＰ型領域を、各ベース端子が対応する前記各ＰＮ接合のＮ型領域を夫々構成してなることを第４の特徴とする。
【発明の効果】
【００４０】
上記特徴の本発明によれば、基準電圧発生回路を、基準電圧Ｖｒｅｆの値を小さく設定するための第３抵抗と、第３ＰＮ接合に流れる電流量を補償する第４電流源を備えて構成したので、低電圧動作時、基準電圧Ｖｒｅｆの値を小さく設定した場合に、第３ＰＮ接合の電流量の低下による電流密度の変化を防止することが可能になる。これによって、特に、低電圧動作時に、第３ＰＮ接合の温度係数の変化を防止でき、温度補償が可能になる。尚、低電圧動作時、基準電圧Ｖｒｅｆの値を小さく設定した場合には、電源電圧と基準電圧Ｖｒｅｆの間の電圧マージンが確保できるのでＰＳＲＲの劣化を防止でき、第３抵抗の抵抗値を小さくできるので回路面積の増大を防止できる。従って、上記特徴の本発明によれば、比較的簡単な回路構成で、特に、低電圧動作時に、ＰＳＲＲの維持及び回路面積の増大防止と、温度補償を同時に実現可能な基準電圧発生回路を実現することができる。
【００４１】
更に、上記特徴の本発明において、各電流源をＰＭＯＳトランジスタで構成し、各ＰＮ接合をＰＮＰトランジスタで構成すれば、通常のＣＭＯＳプロセスで本発明に係る基準電圧発生回路を作成することが可能になる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明に係る基準電圧発生回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００４３】
〈第１実施形態〉
本発明回路の第１実施形態について、図１を基に説明する。
【００４４】
先ず、本発明回路の構成について、図１を基に説明する。ここで、図１は、本発明回路の基本構成例を示す概略回路図である。図１に示すように、本発明回路１は、入力電圧差に応じた制御電圧Ｖｃｔｒｌを出力する差動増幅回路１０１、差動増幅回路１０１の入力電圧差の増加に応じて電流が減少する電流源Ｉｓ１（第１電流源）、電流源Ｉｓ２（第２電流源）、電流源Ｉｓ３（第３電流源）及び電流源Ｉｓ４（第４電流源）、ＰＮ接合Ｄ１（第１ＰＮ接合）、ＰＮ接合Ｄ２（第２ＰＮ接合）及びＰＮ接合Ｄ３（第３ＰＮ接合）、抵抗Ｒ２（第１抵抗）、抵抗Ｒ３（第２抵抗）及び抵抗Ｒ４（第３抵抗）を備えている。更に、差動増幅回路１０１は、反転入力端子が電流源Ｉｓ１のプラス端子に、非反転入力端子が電流源Ｉｓ２のプラス端子に、出力端子が電流源Ｉｓ１、電流源Ｉｓ２、電流源Ｉｓ３及び電流源Ｉｓ４夫々の制御端子に接続され、電流源Ｉｓ１、電流源Ｉｓ２、電流源Ｉｓ３及び電流源Ｉｓ４夫々のマイナス端子が第１電源電圧に接続され、電流源Ｉｓ１のプラス端子がＰＮ接合Ｄ１のＰ型領域に接続され、電流源Ｉｓ２のプラス端子が抵抗Ｒ２の一端に接続され、電流源Ｉｓ３のプラス端子が抵抗Ｒ３の一端に接続され、電流源Ｉｓ４のプラス端子が抵抗Ｒ３の他端に接続され、抵抗Ｒ２の他端がＰＮ接合Ｄ２のＰ型領域に接続され、抵抗Ｒ３の他端がＰＮ接合Ｄ３のＰ型領域に接続され、抵抗Ｒ４の一端が電流源Ｉｓ３のプラス端子に、他端が第１電源電圧より低電圧の第２電源電圧に接続され、ＰＮ接合Ｄ１、ＰＮ接合Ｄ２及びＰＮ接合Ｄ３夫々のＮ型領域が第２電源電圧に接続されている。
【００４５】
より詳しくは、本実施形態の本発明回路１は、各電流源Ｉｓ１〜Ｉｓ３の構成が同じであり、各電流源Ｉｓ１〜Ｉｓ３の制御端子に同じ制御電圧Ｖｃｔｒｌが供給されるように構成されているため、電流源Ｉｓ１〜Ｉｓ３は同じ大きさの電流を回路に供給する。また、ＰＮ接合Ｄ１とＰＮ接合Ｄ３の接合面積は同じであり、ＰＮ接合Ｄ２の接合面積はＰＮ接合Ｄ１の接合面積のＮ倍に設定されている。また、本実施形態では、第１電源電圧としてアナログ回路の電源電圧を、第２電源電圧として接地電圧を想定しているが、これに限るものではない。
【００４６】
次に、本発明回路１の動作原理につて図１を基に説明する。
【００４７】
図１において、ＰＮ接合Ｄ１の順方向電圧をＶｆ１、熱電圧をＶＴ、電流源Ｉｓ１によって供給される電流をＩ１、各電流源のトランスポート飽和電流をＩｓとすると、差動増幅回路１０１の反転入力端子の入力電圧Ｖａは以下の数１１で求められる。
【００４８】
［数１１］
Ｖａ＝Ｖｆ１＝ＶＴ×｛ｌｎ（Ｉ１／Ｉｓ）｝
【００４９】
一方、抵抗Ｒ２の抵抗値をｒ２、電流源Ｉｓ２に流れる電流をＩ２とすると、差動増幅回路１０１の非反転入力端子の入力電圧Ｖｂは、以下の数１２で求められる。
【００５０】
［数１２］
Ｖｂ＝Ｖｆ２＋ｒ２×Ｉ２＝ＶＴ×｛ｌｎ（Ｉ２／（Ｎ×Ｉｓ））｝＋ｒ２×Ｉ２
【００５１】
また、通常動作時、差動増幅回路１０１の反転入力端子と非反転入力端子は仮想短絡して夫々の入力電圧は同じになるため、数１３の関係が得られる。
【００５２】
［数１３］
Ｖａ＝Ｖｂ
【００５３】
尚、上述したように、各電流源Ｉｓ１〜Ｉｓ３は同じ構成であり、同じ制御電圧Ｖｃｔｒｌが供給されているため、各電流源Ｉｓ１〜Ｉｓ３によって供給される電流Ｉ１〜Ｉ３の大きさは同じになる。
【００５４】
［数１４］
Ｉ１＝Ｉ２＝Ｉ３＝Ｉ
【００５５】
従って、数１１〜数１４から、ＰＮ接合Ｄ１の順方向電圧Ｖｆ１は以下の数１５で求められる。
【００５６】
［数１５］
Ｖｆ１
＝Ｖｆ２＋ｒ２×Ｉ
＝ＶＴ×｛ｌｎ（Ｉ１／Ｉｓ）｝
＝ＶＴ×｛ｌｎ（Ｉ１／（Ｎ×Ｉｓ））｝＋ｒ２×Ｉ
【００５７】
数１５より、電流Ｉは以下の数１６で求められる。
【００５８】
［数１６］
Ｉ＝（Ｖｆ１−Ｖｆ２）／ｒ２＝ＶＴ×（ｌｎＮ）×１／ｒ２
【００５９】
更に、抵抗Ｒ３の抵抗値をｒ３、抵抗Ｒ４の抵抗値をｒ４、ＰＮ接合Ｄ３及び抵抗Ｒ３に流れる電流をＩ３ａ、抵抗Ｒ４に流れる電流をＩ３ｂとすると、本発明回路１の出力電圧である基準電圧Ｖｒｅｆは以下の数１７で表される。
【００６０】
［数１７］
Ｖｒｅｆ＝ｒ３×Ｉ３ａ＋Ｖｆ３＝ｒ４×Ｉ３ｂ
【００６１】
また、電流源Ｉｓ３に流れる電流Ｉ３＝Ｉ３ａ＋Ｉ３ｂから、以下の数１８の関係が得られる。
【００６２】
［数１８］
ＶＴ×（ｌｎＮ）×１／ｒ２＝（Ｖｒｅｆ−Ｖｆ３）／ｒ３＋Ｖｒｅｆ／ｒ４
【００６３】
従って、本発明回路１の基準電圧Ｖｒｅｆは以下の数１９で求められる。
【００６４】
［数１９］
Ｖｒｅｆ
＝｛ｒ４／（ｒ３＋ｒ４）｝×｛Ｖｆ３＋（ｒ３／ｒ２）×ＶＴ×ｌｎＮ｝
＝｛ｒ４／（ｒ３＋ｒ４）｝×Ｖｒｅｆ０
【００６５】
ここで、Ｖｒｅｆ０＝｛Ｖｆ３＋（ｒ３／ｒ２）×ＶＴ×ｌｎＮ｝であり、Ｖｒｅｆ０は図３に示す基準電圧発生回路の基準電圧に相当する。尚、数１９において、Ｖｆ３はＰＮ接合Ｄ３の順方向電圧であることから負の温度係数を持ち、熱電圧Ｖｔは正の温度係数を持つため、Ｎ、ｒ３及びｒ２を適当な値に設定することで、基準電圧Ｖｒｅｆの温度係数を０にすることができる。また、数１９より、ｒ３の値に応じてｒ４の値を適切に設定することによってＶｒｅｆの値を設定できる。
【００６６】
本発明回路１では、電流源Ｉｓ３から供給される電流Ｉ３の一部が抵抗Ｒ４に流れる。ここで、電流源Ｉｓ４の構成を調整し、電流源Ｉｓ４からＰＮ接合Ｄ３に供給される電流Ｉ４を抵抗Ｒ４に流れる電流Ｉ３ｂと同じ大きさに設定すれば、ＰＮ接合Ｄ３を流れる電流Ｉ３ｄを、他のＰＮ接合Ｄ１に流れる電流Ｉ１（＝Ｉ）及びＰＮ接合Ｄ２に流れる電流Ｉ２（＝Ｉ）と等しくすることが可能になる。この場合のＰＮ接合Ｄ３に流れる電流Ｉ３ｄは以下の数２０で求められる。
【００６７】
［数２０］
Ｉ３ｄ＝Ｉ３ａ＋Ｉ４＝（Ｉ３−Ｉ３ｂ）＋Ｉ４＝Ｉ
【００６８】
〈第２実施形態〉
本発明回路の第２実施形態について、図２を基に説明する。本実施形態では、上記第１実施形態において、各電流源Ｉｓ１〜Ｉｓ４としてＰＭＯＳトランジスタＭ１〜Ｍ４を、各ＰＮ接合Ｄ１〜Ｄ３としてＰＮＰトランジスタ（バイポーラトランジスタ）Ｑ１〜Ｑ３を用いた場合について説明する。
【００６９】
図２は、本実施形態の本発明回路１の構成を示す概略回路図である。本実施形態の本発明回路１において、電流源Ｉｓ１は、ＰＭＯＳトランジスタＭ１を備え、ＰＭＯＳトランジスタＭ１のソース端子が電流源Ｉｓ１のマイナス端子を、ドレイン端子が電流源Ｉｓ１のプラス端子を、ゲート端子が電流源Ｉｓ１の制御端子を夫々構成している。同様に、電流源Ｉｓ２は、ＰＭＯＳトランジスタＭ２を備え、ＰＭＯＳトランジスタＭ２のソース端子が電流源Ｉｓ２のマイナス端子を、ドレイン端子が電流源Ｉｓ２のプラス端子を、ゲート端子が電流源Ｉｓ２の制御端子を夫々構成している。電流源Ｉｓ３は、ＰＭＯＳトランジスタＭ３を備え、ＰＭＯＳトランジスタＭ３のソース端子が電流源Ｉｓ３のマイナス端子を、ドレイン端子が電流源Ｉｓ３のプラス端子を、ゲート端子が電流源Ｉｓ３の制御端子を夫々構成している。電流源Ｉｓ４は、ＰＭＯＳトランジスタＭ４を備え、ＰＭＯＳトランジスタＭ４のソース端子が電流源Ｉｓ４のマイナス端子を、ドレイン端子が電流源Ｉｓ４のプラス端子を、ゲート端子が電流源Ｉｓ４の制御端子を夫々構成している。
【００７０】
尚、本実施形態において、ＰＭＯＳトランジスタＭ１〜Ｍ３は、同じ制御電圧Ｖｃｔｒｌによって同じ大きさの電流を回路に供給するように構成するため、トランジスタサイズが同じに設定されている。また、ＰＭＯＳトランジスタＭ４は、抵抗Ｒ４を流れる電流Ｉ３ｂと同じ大きさの電流を回路に供給するように、トランジスタサイズを設定する。
【００７１】
更に、本実施形態の本発明回路１において、ＰＮ接合Ｄ１は、ベース端子及びコレクタ端子が相互に接続されたＰＮＰトランジスタＱ１を用いて構成され、ＰＮＰトランジスタＱ１のエミッタ端子がＰＮ接合Ｄ１のＰ型領域を、ベース端子がＰＮ接合Ｄ１のＮ型領域を夫々構成している。同様に、ＰＮ接合Ｄ２は、ベース端子及びコレクタ端子が相互に接続されたＰＮＰトランジスタＱ２を用いて構成され、ＰＮＰトランジスタＱ２のエミッタ端子がＰＮ接合Ｄ２のＰ型領域を、ベース端子がＰＮ接合Ｄ２のＮ型領域を夫々構成している。ＰＮ接合Ｄ３は、ベース端子及びコレクタ端子が相互に接続されたＰＮＰトランジスタＱ３を用いて構成され、ＰＮＰトランジスタＱ３のエミッタ端子がＰＮ接合Ｄ３のＰ型領域を、ベース端子がＰＮ接合Ｄ３のＮ型領域を夫々構成している。
【００７２】
表１は、図４に示す従来の基準電圧発生回路３及び本発明回路１において、ＰＳＲＲの値及び温度補償の有無についての比較結果の一例を示している。尚、比較にあたって、従来の基準電圧発生回路３と本発明回路１の各パラメータについて、ＰＭＯＳトランジスタＭ１〜Ｍ４のＷを５μｍ、Ｌを１μｍ、抵抗Ｒ２の抵抗値ｒ２を７．９ｋΩ、抵抗Ｒ３の抵抗値ｒ３を４７ｋΩ、抵抗Ｒ４抵抗値ｒ４を７０ｋΩ、ＰＮＰトランジスタＱ１、Ｑ３のＷを１０μｍ、Ｌを１０μｍ（面積＝１０−１０ｍ２）、Ｎを２４（ＰＮＰトランジスタＱ２は、Ｗ＝１０μｍ、Ｌ＝１０μｍのＰＮＰトランジスタ２４個を並列に接続して構成している）、電流Ｉ（＝I１＝Ｉ２＝Ｉ３＝Ｉ４）を１０μＡに設定した。
【００７３】
【表１】
2008176617.tif 000003
【００７４】
表１の結果より、本発明回路１は、図４に示す従来の基準電圧発生回路３と比較して、低電圧動作時に、温度補償可能であり、且つ、ＰＳＲＲの値が良好に維持されている。
【図面の簡単な説明】
【００７５】
【図１】本発明に係る基準電圧発生回路の基本構成例を示す概略回路図
【図２】本発明に係る基準電圧発生回路の一構成例を示す概略回路図
【図３】従来技術に係る基準電圧発生回路の一構成例を示す概略回路図
【図４】従来技術に係る基準電圧発生回路の一構成例を示す概略回路図
【符号の説明】
【００７６】
１      本発明に係る基準電圧発生回路
２      従来技術に係る基準電圧発生回路
３      従来技術に係る基準電圧発生回路
１０１  差動増幅回路
２０１  差動増幅回路
Ｉｓ１  電流源
Ｉｓ２  電流源
Ｉｓ３  電流源
Ｉｓ４  電流源
Ｍ１    ＰＭＯＳトランジスタ
Ｍ２    ＰＭＯＳトランジスタ
Ｍ３    ＰＭＯＳトランジスタ
Ｍ４    ＰＭＯＳトランジスタ
Ｒ２    抵抗
Ｒ３    抵抗
Ｒ４    抵抗
Ｄ１    ＰＮ接合
Ｄ２    ＰＮ接合
Ｄ３    ＰＮ接合
Ｑ１    バイポーラトランジスタ
Ｑ２    バイポーラトランジスタ
Ｑ３    バイポーラトランジスタ
【図１】
2008176617.tif 000004
【図２】
2008176617.tif 000005
【図３】
2008176617.tif 000006
【図４】
2008176617.tif 000007