(57)【要約】【課題】消費電流が少なく、かつレイアウト面積が小さな半導体装置を提供する。【解決手段】この半導体集積回路装置は、ＳＯＩ基板上に形成されており、各々がローカル電源配線ＬＬ３１，ＬＬ３２間に直列接続されたｐチャネルＭＯＳトランジスタ３４およびｎチャネルＭＯＳトランジスタ３５を含み、直列接続された複数のインバータ３１〜３３と、スタンバイモード期間は予め定める周期でパルス的に導通しアクティブモード期間は常に導通してローカル電源配線ＬＬ３１，ＬＬ３２にそれぞれ電源電位Ｖｃｃおよび接地電位Ｖｓｓを与えるトランジスタ３６，３７とを備える。したがって、トランジスタ３４，３５のボディの蓄積電荷を排出してサブスレショールドリーク電流を低減できる。【選択図】図６
2008034863.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置であって、
外部から第１の電源電位が与えられる第１の主電源ライン、
前記第１の主電源ラインに対応して設けられた第１の副電源ライン、
外部から第２の電源電位が与えられる第２の主電源ライン、
前記第２の主電源ラインに対応して設けられた第２の副電源ライン、
それぞれが、前記第１および第２の副電源ラインの間に直列接続されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを含み、直列接続された複数の反転回路、
前記第１の主電源ラインと前記第１の副電源ラインとの間に接続され、前記スタンバイモード期間は予め定める周期でパルス的に導通し前記アクティブモード期間は常に導通して前記第１の副電源ラインに前記第１の電源電位を与える第１の接続手段、および
前記第２の主電源ラインと前記第２の副電源ラインとの間に接続され、前記スタンバイモード期間は予め定める周期でパルス的に導通し、前記アクティブモード期間は常に導通して前記第２の副電源ラインに前記第２の電源電位を与える第２の接続手段を備える、半導体装置。
【請求項２】
ＳＯＩ基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置であって、
それぞれが、ドレイン同士が接続されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを含み、直列接続された複数の反転回路、
外部から第１の電源電位が与えられ、前記複数の反転回路のうちの前記スタンバイモード期間に導通するｐチャネルＭＯＳトランジスタのソースに接続される第１の主電源ライン、
外部から第２の電源電位が与えられ、前記複数の反転回路のうちの前記スタンバイモード期間に導通するｎチャネルＭＯＳトランジスタのソースに接続される第２の主電源ライン、
前記複数の反転回路のうちの前記スタンバイモード期間に非導通になるｐチャネルＭＯＳトランジスタのソースに接続される第１の副電源ライン、
前記複数の反転回路のうちの前記スタンバイモード期間に非導通になるｎチャネルＭＯＳトランジスタのソースに接続される第２の副電源ライン、
前記スタンバイモード期間のうちの予め定める期間は前記ｐチャネルＭＯＳトランジスタのソース領域とドレイン領域の間にあるボディ領域の蓄積電荷を排出するための前記第１の電源電位よりも高い昇圧電位を前記第１の副電源ラインに与え、それ以外の期間は前記第１の主電源ラインと前記第１の副電源ラインを接続する第１のソース電位切換手段、および
前記スタンバイモード期間のうちの予め定める期間はｎチャネルＭＯＳトランジスタのソース領域とドレイン領域の間にあるボディ領域の蓄積電荷を排出するための前記第２の電源電位よりも低い降圧電位を前記第２の副電源ラインに与え、それ以外の期間は前記第１の主電源ラインと前記第２の副電源ラインを接続する第２のソース電位切換手段を備える、半導体装置。
【請求項３】
前記第１のソース電位切換手段は、前記スタンバイモード期間において予め定める周期で前記第１の副電源ラインに前記昇圧電位をパルス的に与え、
前記第２のソース電位切換手段は、前記スタンバイモード期間において予め定める周期で前記第２の副電源ラインに前記降圧電位をパルス的に与える、請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、ＳＯＩ（Silicon On Insulator）基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置に関する。
【背景技術】
【０００２】
図１３はＳＯＩ基板上に形成された従来の半導体集積回路装置（ＤＲＡＭ、ＳＲＡＭなど）のＣＭＯＳインバータ７０の構成を示す回路図である。図１３を参照して、このＣＭＯＳインバータ７０は、入力ノードＮ７１、出力ノードＮ７２、ｐチャネルＭＯＳトランジスタ７１およびｎチャネルＭＯＳトランジスタ７２を含む。入力ノードＮ７１には入力信号Ｖｉｎが入力され、出力ノードＮ７２から出力信号Ｖｏｕｔが出力される。ｐチャネルＭＯＳトランジスタ７１のゲートは入力ノードＮ７１に接続され、そのソースは電源電位Ｖｃｃを受け、そのドレインは出力ノードＮ７２に接続される。ｎチャネルＭＯＳトランジスタ７２のゲートは入力ノードＮ７１に接続され、そのドレインは出力ノードＮ７２に接続され、そのソースは接地される。ＭＯＳトランジスタ７１，７２のボディはともにフローティングされている。
【０００３】
図１４（ａ）は図１３で示したｎチャネルＭＯＳトランジスタ７２のデバイス構造を示す一部破断した平面図、図１４（ｂ）は図１４（ａ）のＸ−Ｘ′線断面図である。図１４（ａ）（ｂ）において、このｎチャネルＭＯＳトランジスタ７２はＳＯＩ基板７３上に形成される。ＳＯＩ基板７３は、シリコン基板７４と、その表面に積層されたＳｉＯ埋込酸化層７５およびｐ- 型シリコン層７６を含む。ｎチャネルＭＯＳトランジスタ７２の素子領域は、ｐ- 型シリコン層７６が酸化されたＳｉＯ絶縁層７７によって他の素子領域と分離される。
【０００４】
素子領域中央部の上方にゲート酸化膜（図示せず）を介してゲート電極８１が形成される。ｐ- 型シリコン層７６のうちのゲート電極８１で覆われた部分がボディ領域８２となる。また、ゲート電極８１の一方側にｎ+ 型ドレイン領域８３が形成され、ゲート電極８１の他方側にｎ+ 型ソース領域８４が形成される。ゲート電極８１は入力ノードＮ７１に接続され、ｎ+ 型ドレイン領域８３はコンタクトホールＣＨを介して出力ノードＮ７２に接続され、ｎ+ 型ソース領域８４はコンタクトホールＣＨを介して接地される。ｐチャネルＭＯＳトランジスタ７１のデバイス構造はｐ型とｎ型が逆になるだけでｎチャネルＭＯＳトランジスタ７２と同様である。
【０００５】
次に、図１３および図１４（ａ）（ｂ）で示したＣＭＯＳインバータ７０の動作について説明する。入力信号Ｖｉｎが「Ｌ」レベル（接地レベルＶｓｓ）であるスタンバイモード期間では、ｐチャネルＭＯＳトランジスタ７１が導通状態となり、ｎチャネルＭＯＳトランジスタ７２が非導通状態となって出力信号Ｖｏｕｔは「Ｈ」レベル（電源レベルＶｃｃ）となる。アクティブモード期間になって入力信号Ｖｉｎが「Ｈ」レベルに立上がると、ｐチャネルＭＯＳトランジスタ７１が非導通状態となりｎチャネルＭＯＳトランジスタ７２が導通状態となって出力信号Ｖｏｕｔは「Ｌ」レベルとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、このような半導体集積回路装置では、近年、高集積化とともに低電源電圧化が進められている。したがって、半導体集積回路装置は低電源電圧下でも高速動作できるように、半導体集積回路装置を構成するＭＯＳトランジスタのしきい値電圧を下げ駆動力を上げる必要がある。
【０００７】
しかし、ＭＯＳトランジスタのしきい値電圧を電源電圧と同様に低減化すると、ＭＯＳトランジスタのサブスレショールドリーク電流ＩL が増大してしまう。したがって、ＭＯＳトランジスタのしきい値電圧を電源電圧と同様に低減化することはできず、半導体集積回路装置の性能向上、特にその高速化の実現が困難になることが予想される。このような問題点は、たとえば 1993 Symposium on VLSI Circuit Dig. of Tech Papers pp.47-48およびpp.83-84で指摘されている。
【０００８】
たとえば図１３および図１４（ａ）（ｂ）で示したＣＭＯＳインバータ７０のｎチャネルＭＯＳトランジスタ７２では、図１５に示すように、しきい値電圧を低減化するとスタンバイモード期間においてｎ+ 型ドレイン領域８３からｐ- 型ボディ領域８２に流入する接合リーク電流が増大する。これにより、ｐ- 型ボディ領域８２の電位が上昇し、ｎチャネルＭＯＳトランジスタ７２のサブスレショールドリーク電流ＩL が増大してしまう。このような現象は、たとえば 1995 Symposium on VLSI Technology Dig. of Tech Papers 12-3 で指摘されている。
【０００９】
サブスレショールドリーク電流ＩL を低減化する方法としては、ｎチャネルＭＯＳトランジスタ７２のｐ- 型ボディ領域８２の電位を固定する方法がある。この方法では、図１６に示すように、Ｔ字形のゲート電極８１′が設けられ、このゲート電極８１で覆われたｐ- 型ボディ領域８２′と接触するようにしてｐ+ 型コンタクト領域８５が新たに設けられる。コンタクトホールＣＨを介してｐ+ 型コンタクト領域８５に一定の基板電位を与えることにより、ｐ- 型ボディ領域８２′の電位上昇を防止することができ、サブスレショールドリーク電流ＩL の低減化を図ることができる。
【００１０】
しかし、この方法では、ｐ+ 型コンタクト領域８５を設ける必要があるのでレイアウト面積が増大するという問題があった。また、ｐ- 型ボディ領域８２とｎ+ 型ドレイン領域８３およびｎ+ 型ソース領域８４との間の容量値が増大し、動作速度が遅延するという問題があった。
【００１１】
それゆえに、この発明の主たる目的は、消費電流が少なく、かつレイアウト面積が小さな半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体装置は、ＳＯＩ基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置であって、外部から第１の電源電位が与えられる第１の主電源ライン、第１の主電源ラインに対応して設けられた第１の副電源ライン、外部から第２の電源電位が与えられる第２の主電源ライン、第２の主電源ラインに対応して設けられた第２の副電源ライン、それぞれが、第１および第２の副電源ラインの間に直列接続されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを含み、直列接続された複数の反転回路、第１の主電源ラインと第１の副電源ラインとの間に接続され、スタンバイモード期間は予め定める周期でパルス的に導通しアクティブモード期間は常に導通して第１の副電源ラインに第１の電源電位を与える第１の接続手段、および第２の主電源ラインと第２の副電源ラインとの間に接続され、スタンバイモード期間は予め定める周期でパルス的に導通し、アクティブモード期間は常に導通して第２の副電源ラインに第２の電源電位を与える第２の接続手段を備えたものである。
【００１３】
この発明に係る他の半導体装置は、ＳＯＩ基板上に形成され、スタンバイモードとアクティブモードを有する半導体装置であって、それぞれが、ドレイン同士が接続されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを含み、直列接続された複数の反転回路、外部から第１の電源電位が与えられ、複数の反転回路のうちのスタンバイモード期間に導通するｐチャネルＭＯＳトランジスタのソースに接続される第１の主電源ライン、外部から第２の電源電位が与えられ、複数の反転回路のうちのスタンバイモード期間に導通するｎチャネルＭＯＳトランジスタのソースに接続される第２の主電源ライン、複数の反転回路のうちのスタンバイモード期間に非導通になるｐチャネルＭＯＳトランジスタのソースに接続される第１の副電源ライン、複数の反転回路のうちのスタンバイモード期間に非導通になるｎチャネルＭＯＳトランジスタのソースに接続される第２の副電源ライン、スタンバイモード期間のうちの予め定める期間はｐチャネルＭＯＳトランジスタのソース領域とドレイン領域の間にあるボディ領域の蓄積電荷を排出するための第１の電源電位よりも高い昇圧電位を第１の副電源ラインに与え、それ以外の期間は第１の主電源ラインと第１の副電源ラインを接続する第１のソース電位切換手段、およびスタンバイモード期間のうちの予め定める期間はｎチャネルＭＯＳトランジスタのソース領域とドレイン領域の間にあるボディ領域の蓄積電荷を排出するための第２の電源電位よりも低い降圧電位を副電源ラインに与え、それ以外の期間は第１の主電源ラインと第２の副電源ラインを接続する第２のソース電位切換手段を備えたものである。
【００１４】
好ましくは、第１のソース電位切換手段は、スタンバイモード期間において予め定める周期で第１の副電源ラインに昇圧電位をパルス的に与え、第２のソース電位切換手段は、スタンバイモード期間において予め定める周期で第２の副電源ラインに降圧電位をパルス的に与える。
【発明の効果】
【００１５】
この発明に係る半導体装置では、第１および第２の副電源ラインの間に直列接続されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを含む反転回路が設けられ、スタンバイモード期間において、第１の副電源ラインに第１の電源電位が予め定める周期でパルス的に与えられ、第２の副電源ラインに第２の電源電位が予め定める周期でパルス的に与えられる。したがって、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのボディの蓄積電荷が排出されてサブスレショールドリーク電流が低減化される。よって、コンタクト領域によってボディ電位を固定することによりサブスレショールドリーク電流の低減化を図っていた従来に比べ、コンタクト領域の分だけレイアウト面積の縮小化を図ることができる。また、第１および第２の副電源ラインをそれぞれ第１および第２の電源電位に保持できるので、スタンバイモードからアクティブモードに速やかに移行できる。
【００１６】
この発明に係る他の半導体装置では、複数の反転回路のうちのスタンバイモード期間に非導通になるｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのソースがそれぞれ第１および第２の副電源ラインに接続される。スタンバイモード期間のうちの予め定める期間に、第１および第２の副電源ラインにそれぞれ昇圧電位および降圧電位が与えられ、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのボディの蓄積電荷が各々のソースを介して排出されサブスレショールドリーク電流が低減化される。したがって、コンタクト領域によってボディ電位を固定することによりサブスレショールドリーク電流の低減化を図っていた従来に比べ、コンタクト領域の分だけレイアウト面積の縮小化を図ることができる。
【００１７】
好ましくは、スタンバイモード期間において、第１の副電源ラインに昇圧電位が予め定める周期でパルス的に与えられ、第２の副電源ラインに降圧電位が予め定める周期でパルス的に与えられる。この場合は、昇圧電位および降圧電位を与えることにより生じる消費電流が最小限に抑えられる。
【発明を実施するための最良の形態】
【００１８】
［実施の形態１］
図１は、この発明の実施の形態１の原理を説明するための図であって、特に、図１（ａ）は図１５と対比される図、図１（ｂ）は図１（ａ）に示したｎチャネルＭＯＳトランジスタ７２のｐ- 型ボディ領域８２およびｎ+ 型ソース領域８４の電位を示す図である。
【００１９】
図１５では、ｎチャネルＭＯＳトランジスタ７２のしきい値電圧を下げるとスタンバイモード期間において非導通状態にあるｎチャネルＭＯＳトランジスタ７２のドレイン領域８３からボディ領域８２へ流れる接合リーク電流が増大し、これによってボディ領域８２の電位が上昇し、サブスレショールドリーク電流ＩL が増大することを説明した。
【００２０】
そこで、この実施の形態では、図１に示すように、切換スイッチ７を設け、スタンバイモード期間はｎチャネルＭＯＳトランジスタ７２のｎ+ 型ソース領域８４に負電位Ｖｂｂ（Ｖｂｂ＜Ｖｓｓ）を与え、アクティブモード期間は従来どおり接地電位Ｖｓｓを与える。スタンバイモード期間においてｎチャネルＭＯＳトランジスタ７２のｎ+ 型ソース領域８４に負電位Ｖｂｂを与えると、ｐ- 型ボディ領域８２とｎ+ 型ソース領域８４の間は順バイアスとなる。このため、ｐ- 型ボディ領域８２に蓄積された正電荷がｎ+ 型ソース領域８４に流出し、ｐ- 型ボディ領域８２の電位が相対的に低下してサブスレショールドリーク電流ＩL が減少する。スタンバイモード期間において非導通状態にあるｐチャネルＭＯＳトランジスタでは、そのソース領域に昇圧電位Ｖｐｐ（Ｖｐｐ＞Ｖｃｃ）を与えることにより、同様の効果が得られる。
【００２１】
図２は、図１で説明した原理が適用された半導体集積回路装置の要部を示す回路図である。
【００２２】
図２を参照して、この半導体集積回路装置は、ＳＯＩ基板上に形成されていて、直列接続された複数（図では３つ）のＣＭＯＳインバータ１〜３と、２つの切換スイッチ６，７とを備える。インバータ１〜３の各々は、ノードＮ１とＮ２の間に直列接続されたｐチャネルＭＯＳトランジスタ４およびｎチャネルＭＯＳトランジスタ５を含む。初段のインバータ１に入力信号Ｖｉｎが入力され、最終段のインバータ３から出力信号Ｖｏｕｔが出力される。
【００２３】
切換スイッチ６の共通端子６ｃはノードＮ１に接続され、その一方切換端子６ａは電源電位Ｖｃｃを受け、その他方切換端子６ｂは昇圧電位Ｖｐｐを受ける。切換スイッチ７の共通端子７ｃはノードＮ２に接続され、その一方切換端子７ａは接地電位Ｖｓｓを受け、その他方切換端子７ｂは負電位Ｖｂｂを受ける。
【００２４】
図３および図４は、図２で示した回路の動作を説明するためのタイムチャートである。スタンバイモード期間では、基本的には切換スイッチ６の端子６ａ，６ｃ間が導通し、切換スイッチ７の端子７ａ，７ｃ間が導通し、ノードＮ１，Ｎ２にはそれぞれ電源電位Ｖｃｃおよび接地電位Ｖｓｓが与えられる。また、入力信号Ｖｉｎは「Ｌ」レベル（接地電位Ｖｓｓ）に固定される。
【００２５】
したがって、インバータ１，３のｐチャネルＭＯＳトランジスタ４およびインバータ２のｎチャネルＭＯＳトランジスタ５が導通状態となり、インバータ１，３のｎチャネルＭＯＳトランジスタ５およびインバータ２のｐチャネルＭＯＳトランジスタ４が非導通状態となる。
【００２６】
このとき、図３に示すように、インバータ１，３のｎチャネルＭＯＳトランジスタ５のボディ電位が徐々に上昇しサブスレショールドリーク電流ＩL が増大する。そこで、切換スイッチ７を予め定める周期で予め定める期間だけ切換えてノードＮ２すなわちｎチャネルＭＯＳトランジスタ５のソースに負電位Ｖｂｂをパルス的に与える。これにより、ｎチャネルＭＯＳトランジスタ５のボディ領域に蓄積された正電荷がソースを介して引抜かれ、ｎチャネルＭＯＳトランジスタ５のボディ電位が低下しサブスレショールドリーク電流ＩL が減少する。
【００２７】
同様に、インバータ２のｐチャネルＭＯＳトランジスタ４のボディ電位が徐々に下降しサブスレショールドリーク電流ＩL が増大する。そこで、切換スイッチ６を切換スイッチ７と同様に切換えてノードＮ１すなわちｐチャネルＭＯＳトランジスタ４のソースに昇圧電位Ｖｐｐをパルス的に与える。これにより、ｐチャネルＭＯＳトランジスタ４のボディ領域に蓄積された負電荷がそのソースを介して引抜かれ、ｐチャネルＭＯＳトランジスタ４のボディ電位が上昇しサブスレショールドリーク電流ＩL が減少する。
【００２８】
アクティブ期間では、切換スイッチ６の端子６ａ，６ｃが導通し切換スイッチ７の端子７ａ，７ｃが常に導通し、ノードＮ１，Ｎ２はそれぞれ電源電位Ｖｃｃおよび接地電位Ｖｓｓに固定される。
【００２９】
アクティブ期間になると、図４に示すように、入力信号Ｖｉｎすなわちインバータ１のＭＯＳトランジスタ４，５のゲート電位が「Ｌ」レベルから「Ｈ」レベルに立上がる。このとき、ＭＯＳトランジスタ４，５のボディ電位はゲートとのカップリングにより「Ｈ」レベルに高速に立上がり、ｐチャネルＭＯＳトランジスタ４が非導通状態になりｎチャネルＭＯＳトランジスタ５が導通状態となってインバータ１は「Ｌ」レベルを出力する。応じてインバータ２は「Ｈ」レベルを出力しインバータ３は「Ｌ」レベルを出力し、出力信号Ｖｏｕｔは「Ｌ」レベルとなる。
【００３０】
この実施の形態では、スタンバイモード期間においてＭＯＳトランジスタ４，５のボディ領域に蓄積された電荷をそのソースを介して引抜いてサブスレショールドリーク電流ＩL を減少させる。したがって、サブスレショールドリーク電流ＩL を減少させるためコンタクト領域８５を設けてボディ電位を固定していた従来に比べ、レイアウト面積の縮小化を図ることができる。
【００３１】
なお、この実施の形態では、スタンバイモード期間において切換スイッチ６，７を予め定める周期でパルス的に切換えたが、これに限るものではなく、スタンバイモード期間において切換スイッチ６の端子６ｂ，６ｃ間および切換スイッチ７の端子７ｂ，７ｃ間を常時導通させてもよい。ただし、この場合は、スタンバイモード期間からアクティブモード期間に移行するとき、ノードＮ１が昇圧電位Ｖｐｐから電源電位ＶｃｃにノードＮ２が負電位Ｖｂｂから接地電位Ｖｓｓに切換わる時間だけ動作時間が遅延する。また、スタンバイモード期間の消費電流が増大する。
【００３２】
また、この実施の形態では、スタンバイモードにおいてＭＯＳトランジスタ４，５のソース電位を切換えたが、パワーダウンモード、バッテリバックアップモード、スリープモードで切換えても同じ効果が得られる。
【００３３】
［実施の形態２］
図５は、この発明の実施の形態２による半導体集積回路装置の要部の構成を示す回路図である。
【００３４】
図５を参照して、この半導体集積回路装置は、ＳＯＩ基板上に形成されていて、直列接続された複数（図では３つ）のＣＭＯＳインバータ１１〜１３およびスイッチ２１〜２６を備える。インバータ１１〜１３の各々は、ノードＮ１１とＮ１２の間に直列接続されたｐチャネルＭＯＳトランジスタ１４およびｎチャネルＭＯＳトランジスタ１５を含む。初段のインバータ１１に入力信号Ｖｉｎが入力され、最終段のインバータ１３から出力信号Ｖｏｕｔが出力される。
【００３５】
スイッチ２１〜２３の各々の一方端子がそれぞれインバータ１１〜１３のｐチャネルＭＯＳトランジスタ１４のボディに接続され、各々の他方端子はともに昇圧電位Ｖｐｐを受ける。スイッチ２４〜２６の各々の一方端子はそれぞれインバータ１１〜１３のｎチャネルＭＯＳトランジスタ１５のボディに接続され、各々の他方端子はともに負電位Ｖｂｂを受ける。
【００３６】
次に、図５に示した回路の動作について説明する。スタンバイモード期間では、すべてのスイッチ２１〜２６は導通状態となり、インバータ１１〜１３のｐチャネルＭＯＳトランジスタ１４のボディが昇圧電位Ｖｐｐに固定され、ｎチャネルＭＯＳトランジスタ１５のボディが負電位Ｖｂｂに固定される。アクティブモード期間では、すべてのスイッチ２１〜２６が非導通状態となりインバータ１１〜１３のＭＯＳトランジスタ１４，１５のボディはフローティング状態となる。インバータ列１１〜１３の動作は、図２で示したインバータ列１〜３と同じであるので説明は省略する。
【００３７】
この実施の形態では、スタンバイモード期間ではＭＯＳトランジスタ１４，１５のボディ電位が固定されてサブスレショールドリーク電流ＩL が低減化され、アクティブモード期間ではＭＯＳトランジスタ１４，１５のボディがフローティングされてボディとソース／ドレイン間の容量値が低減化されスイッチング速度の高速化が図られる。したがって、消費電流の低減化と動作速度の高速化の両方が実現される。
【００３８】
なお、この実施の形態では、スタンバイモード期間においてｐチャネルＭＯＳトランジスタ１４のボディに昇圧電位Ｖｐｐを与えｎチャネルＭＯＳトランジスタ１５のボディに負電位Ｖｂｂを与えたが、ｐチャネルＭＯＳトランジスタ１４のボディに電源電位Ｖｃｃを与えｎチャネルＭＯＳトランジスタ１５のボディに接地電位Ｖｓｓを与えても差し支えない。
【００３９】
また、この実施の形態では、スタンバイモード期間の全期間においてスイッチ２１〜２６を導通状態にしたが、実施の形態１と同様、スイッチ２１〜２６を予め定める周期でパルス的に導通させてもよい。
【００４０】
［実施の形態３］
図６は、この発明の実施の形態３による半導体集積回路装置の要部の構成を示す回路図である。
【００４１】
図６を参照して、この半導体集積回路装置は、ＳＯＩ基板上に形成されていて、直列接続された複数（図では３つ）のＣＭＯＳインバータ３１〜３３と、ｐチャネルＭＯＳトランジスタ３６と、ｎチャネルＭＯＳトランジスタ３７とを含む。インバータ３１〜３３の各々は、ローカル電源配線ＬＬ３１とＬＬ３２の間に直列接続されたｐチャネルＭＯＳトランジスタ３４およびｎチャネルＭＯＳトランジスタ３５を含む。初段のインバータ３１に入力信号Ｖｉｎが入力され、最終段のインバータ３３から出力信号Ｖｏｕｔが出力される。
【００４２】
ｐチャネルＭＯＳトランジスタ３６は、メイン電源配線ＭＬ３１とローカル電源配線ＬＬ３１の間に接続され、そのゲートは活性化信号／φａを受ける。ｎチャネルＭＯＳトランジスタ３７は、メイン電源配線ＭＬ３２とローカル電源配線ＬＬ３２の間に接続され、そのゲートは活性化信号φａを受ける。メイン電源配線ＭＬ３１，ＭＬ３２には、それぞれ電源電位Ｖｃｃおよび接地電位Ｖｓｓが与えられる。
【００４３】
アクティブ期間になって、活性化信号／φａ，φａがそれぞれ活性化レベルの「Ｌ」レベルおよび「Ｈ」レベルになると、ＭＯＳトランジスタ３６，３７が導通してインバータ３１〜３３が活性化される。
【００４４】
この回路では、スタンバイモード期間はインバータ３１〜３３が電源電位Ｖｃｃおよび接地電位Ｖｓｓから切り離される。したがって、インバータ３１〜３３を構成するＭＯＳトランジスタ３４，３５にサブスレショールドリーク電流ＩL が流れても、ＭＯＳトランジスタ３６，３７のしきい値電圧を高く設定しておく限り、電源に電流が流れることはない。よって、スタンバイモード期間の消費電流を低減化することができる。
【００４５】
この回路自体（ＳＯＩ基板上に形成されている点を除く）は“1V High-Speed Digital Circuit Technology with 0.5 μm Multi-Theshold CMOS,”Proc. IEEE
ASIC Conf., 1993, pp186-189に記載されたものであるが、この回路に本発明を適用すれば、さらに高性能化することが可能となる。
【００４６】
すなわち、上記文献に記載されているように、単純にスタンバイ期間を活性化信号／φａ，φａを非活性化レベルにし、アクティブモード期間は活性化信号／φａ，φａを活性化レベルにするだけでは、図８に示すように、サブスレショールドリーク電流ＩL によってスタンバイモード期間においてローカル電源配線ＬＬ３１の電位Ｖｃｃ′が徐々に低下しローカル電源配線ＬＬ３２の電位Ｖｓｓ′が徐々に上昇する。このため、次にアクティブモードに入ったときローカル電源配線ＬＬ３１，ＬＬ３２の電位をそれぞれ電源電位Ｖｃｃ，接地電位Ｖｓｓに復帰させるための時間が必要となる。
【００４７】
そこで、この実施の形態では、図７に示すように、スタンバイモード期間においても活性化信号／φａ，φａを予め定める周期でパルス的に活性化レベルにし、ＭＯＳトランジスタ３６，３７をパルス的に導通させてローカル電源配線ＬＬ３１，ＬＬ３２の電位をそれぞれ電源電位Ｖｃｃ，接地電位Ｖｓｓに一定に保つ。
【００４８】
これにより、ｐチャネルＭＯＳトランジスタ３４のボディ電位を上昇させｎチャネルＭＯＳトランジスタ３５のボディ電位を低下させてＭＯＳトランジスタ３４，３５のサブスレショールドリーク電流ＩL の低減化を図ることができ、かつスタンバイモードからアクティブモードに速やかに移行できる。
【００４９】
［実施の形態４］
図９は、この発明の実施の形態４による半導体集積回路装置の要部の構成を示す回路図である。
【００５０】
図９を参照して、この半導体集積回路装置が図６に示した半導体集積回路装置と異なる点は、スタンバイモード期間に非導通状態となるインバータ３１，３３のｎチャネルＭＯＳトランジスタ３５およびインバータ３２のｐチャネルＭＯＳトランジスタ３４に対応して、それぞれスイッチ３８〜４０が新たに設けられている点である。スイッチ３８の一方端子はインバータ３１のｎチャネルＭＯＳトランジスタ３５のボディに接続され、その他方端子は負電位Ｖｂｂを受ける。スイッチ３９の一方端子はインバータ３２のｐチャネルＭＯＳトランジスタ３４のボディに接続され、その他方端子は昇圧電位Ｖｐｐを受ける。スイッチ４０の一方端子はインバータ３３のｎチャネルＭＯＳトランジスタ３５のボディに接続され、その他方端子は負電位Ｖｂｂを受ける。
【００５１】
次に、図９で示した回路の動作について説明する。スタンバイモード期間ではスイッチ３８〜４０が導通状態になり、インバータ３１，３３のｎチャネルＭＯＳトランジスタ３５のボディ電位が負電位Ｖｂｂに固定されインバータ３２のｐチャネルＭＯＳトランジスタ３４のボディ電位が昇圧電位Ｖｐｐに固定される。アクティブモード期間ではスイッチ３８〜４０が非導通状態となり、インバータ３１〜３３のＭＯＳトランジスタ３４，３５のボディがフローティング状態となる。他の動作は図６〜図８で示した回路と同じであるので説明は省略する。
【００５２】
この実施の形態でも、実施の形態２と同様の効果が得られる。
［実施の形態５］
図１０は、この発明の実施の形態５による半導体集積回路装置の要部の構成を示す回路図である。
【００５３】
図１０を参照して、この半導体集積回路装置は、ＳＯＩ基板上に形成されていて、直列接続された複数（図では４つ）のＣＭＯＳインバータ４１〜４４を備える。インバータ４１，４３の各々はメイン電源配線ＭＬ４１とローカル電源配線ＬＬ４１の間に直列接続されたｐチャネルＭＯＳトランジスタ４５およびｎチャネルＭＯＳトランジスタ４６を含む。インバータ４２，４４の各々はローカル電源配線ＬＬ４１とメイン電源配線ＭＬ４２の間に直列接続されたｐチャネルＭＯＳトランジスタ４５およびｎチャネルＭＯＳトランジスタ４６を含む。ローカル電源配線ＬＬ４１には、メイン電源配線ＭＬ４１を介して電源電位Ｖｃｃが与えられる。ローカル電源配線ＬＬ４２には、メイン電源配線ＭＬ４２を介して接地電位Ｖｓｓが与えられる。
【００５４】
入力信号Ｖｉｎは初段のインバータ４１に入力され、出力信号Ｖｏｕｔは最終段のインバータ４４から出力される。入力信号Ｖｉｎはスタンバイモード期間は「Ｌ」レベルに固定され、アクティブモード期間は「Ｈ」レベルとなる。
【００５５】
この回路では、スタンバイモード期間においてたとえばインバータ４３のｎチャネルＭＯＳトランジスタ４６のゲートはメイン電源配線ＭＬ４２から接地電位Ｖｓｓを受け、そのソースはローカル電源配線ＬＬ４２から接地電位Ｖｓｓを受ける。ｎチャネルＭＯＳトランジスタ４６のサブスレショールドリーク電流ＩL によってローカル電源配線ＬＬ４２の電位Ｖｓｓ′が上昇すると、ｎチャネルＭＯＳトランジスタ４６のゲート電位がそのソース電位よりも低くなり、サブスレショールドリーク電流ＩL が低減化される。ｐチャネルＭＯＳトランジスタ４５でも同様の理由でサブスレショールドリーク電流ＩL が低減化される。
【００５６】
この回路自体（ＳＯＩ基板上に形成されている点を除く）は 1993 Symposium on VLSI Circuit Dig. of Tech Papers pp.47-48に記載されたものであるが、この回路に本発明を適用すれば、さらにサブスレショールドリーク電流ＩL の低減化が可能となる。
【００５７】
すなわち、この半導体集積回路装置では、さらに切換スイッチ４７，４８が設けられる。切換スイッチ４７の共通端子４７ｃがローカル電源配線ＬＬ４１に接続され、その一方切換端子４７ａはメイン電源配線ＭＬ４１に接続され、その他方切換端子４７ｂは昇圧電位Ｖｐｐを受ける。切換スイッチ４８の共通端子４８ｃはローカル電源配線ＬＬ４２に接続され、その一方切換端子４８ａはメイン電源配線ＭＬ４２に接続され、その他方切換端子４８ｂは負電位Ｖｂｂを受ける。
【００５８】
図１１に示すように、スタンバイモード期間においてサブスレショールドリーク電流ＩL によってローカル電源配線ＬＬ４２の電位Ｖｓｓ′が上昇し、インバータ４１，４３のｎチャネルＭＯＳトランジスタ４６のボディ電位が上昇してサブスレショールドリーク電流ＩL が増大してきたときに、予め定める時間だけスイッチ４８を切換えてローカル電源配線ＬＬ４２に負電位Ｖｂｂをパルス的に与える。これにより、インバータ４１，４３のｐチャネルＭＯＳトランジスタ４６のボディ電位を低下させてサブスレショールドリーク電流ＩL を低減化させることができる。
【００５９】
同様に、スタンバイモード期間においてサブスレショールドリーク電流ＩL によってローカル電源配線ＬＬ４１の電位Ｖｃｃ′が低下し、インバータ４２，４４のｐチャネルＭＯＳトランジスタ４５のボディ電位が低下してサブスレショールドリーク電流が増大してきたときに、予め定める時間だけスイッチ４７を切換えてローカル電源配線ＬＬ４１に昇圧電位Ｖｐｐをパルス的に与える。これにより、インバータ４２，４４のｐチャネルＭＯＳトランジスタ４５のボディ電位を低下させてサブスレショールドリーク電流ＩL を低減化させることができる。
【００６０】
この実施の形態でも、実施の形態１と同じ効果が得られる。
なお、ローカル電源配線ＬＬ４２の電位Ｖｓｓ′が接地電位Ｖｓｓよりも低くなり過ぎると非導通状態にあるべきｎチャネルＭＯＳトランジスタ４６が導通し、ローカル電源配線ＬＬ４１の電位Ｖｃｃ′が電源電位Ｖｃｃよりも高くなり過ぎると非導通状態にあるべきｐチャネルＭＯＳトランジスタ４５が導通してしまうので、非導通状態にあるべきＭＯＳトランジスタ４５，４６を導通させないように負電位Ｖｂｂおよび昇圧電位Ｖｐｐを適値に設定する必要がある。
【００６１】
［実施の形態６］
図１２は、この発明の実施の形態６による半導体集積回路装置の要部の構成を示す回路図である。
【００６２】
図１２を参照して、この半導体集積回路装置が図１０の半導体集積回路装置と異なる点は、スイッチ４７，４８が除去されてローカル電源配線ＬＬ４１，ＬＬ４２がそれぞれメイン電源配線ＭＬ４１，ＭＬ４２に直接接続されている点と、スイッチ５１〜５４が新たに設けられている点である。スイッチ５１，５３の各々の一方端子はそれぞれインバータ４１，４３のｎチャネルＭＯＳトランジスタ４６のボディに接続され、各々の他方端子はともに負電位Ｖｂｂを受ける。スイッチ５２，５４の各々の一方端子はそれぞれインバータ４２，４４のｐチャネルＭＯＳトランジスタ４５のボディに接続され、各々の他方端子はともに昇圧電位Ｖｐｐを受ける。
【００６３】
次に、図１２で示した回路の動作について説明する。スタンバイモード期間ではスイッチ５１〜５４は導通状態になり、インバータ４１，４３のｎチャネルＭＯＳトランジスタ４６のボディが負電位Ｖｂｂに固定され、インバータ４２，４４のｐチャネルＭＯＳトランジスタ４５のボディが昇圧電位Ｖｐｐに固定される。アクティブモード期間ではスイッチ５１〜５４は非導通状態になり、インバータ４１〜４３のＭＯＳトランジスタ４５，４６のボディがフローティング状態となる。
【００６４】
この実施の形態でも、実施の形態２と同様の効果が得られる。
【図面の簡単な説明】
【００６５】
【図１】この発明の実施の形態１の原理を説明するための図である。
【図２】図１で示した原理が適用された半導体集積回路装置の要部の構成を示す回路図である。
【図３】図２で示した回路の動作を説明するためのタイムチャートである。
【図４】図２で示した回路の動作を説明するための他のタイムチャートである。
【図５】この発明の実施の形態２による半導体集積回路装置の要部の構成を示す回路図である。
【図６】この発明の実施の形態３による半導体集積回路装置の要部の構成を示す回路図である。
【図７】図６で示した回路の動作を説明するためのタイムチャートである。
【図８】図６で示した回路の効果を説明するための図である。
【図９】この発明の実施の形態４による半導体集積回路装置の要部の構成を示す回路図である。
【図１０】この発明の実施の形態５による半導体集積回路装置の要部の構成を示す回路図である。
【図１１】図１０に示した回路の動作を説明するためのタイムチャートである。
【図１２】この発明の実施の形態６による半導体集積回路装置の要部の構成を示す回路図である。
【図１３】従来の半導体集積回路装置のＣＭＯＳインバータの構成を示す回路図である。
【図１４】図１３に示したｎチャネルＭＯＳトランジスタのデバイス構造を示す図である。
【図１５】図１３に示した回路の問題点を説明するための図である。
【図１６】図１３に示したｎチャネルＭＯＳトランジスタの他のデバイス構造を示す図である。
【符号の説明】
【００６６】
１〜３，１１〜１３，３１〜３３，４１〜４４，７０  ＣＭＯＳインバータ、４，１４，３４，３６，４５，７１  ｐチャネルＭＯＳトランジスタ、５，１５，３５，３７，４６，７２  ｎチャネルＭＯＳトランジスタ、６，７，２１〜２６，３８〜４０，４７，４８，５１〜５４  スイッチ、７３  ＳＯＩ基板、７４  シリコン基板、７５  ＳｉＯ埋込酸化層、７６  ｐ- 型シリコン層、７７  ＳｉＯ絶縁層、８１  ゲート電極、８２  ｐ- 型ボディ領域、８３  ｎ+ 型ドレイン領域、８４  ｎ+ 型ソース領域、８５  ｐ+ 型コンタクト領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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