(57)【要約】【課題】高耐圧トランジスタにおける膜厚のばらつき等によるしきい値Vthのずれを、ゲート絶縁膜を形成した後に、イオン注入等半導体装置にダメージを与える方法を取ること無く、補正できる製造方法を提供する。【解決手段】多層配線構造を有する半導体装置の製造方法であって、トランジスタのゲート絶縁膜の膜厚とその目標値との差に基づいて、層間絶縁膜を形成した後に水素アニールを行う層間絶縁膜形成工程を決定し、前記決定した層間絶縁膜形成工程で水素アニール処理を実施し、前記トランジスタのしきい値調整を行う。【選択図】図１
2008034493.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体装置の製造方法であって、
トランジスタのゲート絶縁膜の膜厚とその目標値との差に基づいて、層間絶縁膜を形成した後に水素アニールを行う層間絶縁膜形成工程を決定し、
前記決定した層間絶縁膜形成工程で水素アニール処理を実施し、前記トランジスタのしきい値調整を行うことを特徴とする半導体装置の製造方法。
【請求項２】
多層配線構造を有する半導体装置の製造方法であって、
トランジスタのしきい値と水素アニールを実施する層間絶縁膜形成工程の組合せとの関係、及び、前記トランジスタのゲート絶縁膜の膜厚と前記しきい値との関係を、製造前に調査し、
トランジスタのゲート絶縁膜の膜厚の目標値と前記製造前に調査した関係とに基づいて、水素アニールを実施する層間絶縁膜形成工程の組合せを決定し、
前記決定した組合せの層間絶縁膜形成工程の各々において、層間絶縁膜を形成後に水素アニールを実施し、前記トランジスタのしきい値調整を行うことを特徴とする半導体装置の製造方法。
【請求項３】
前記トランジスタは、ゲート絶縁膜の厚みが相対的に薄い低電圧トランジスタと、ゲート絶縁膜の厚みが相対的に厚い高耐圧トランジスタとを有し、
水素アニールを行う層間絶縁膜形成工程を決定するのに用いるトランジスタは、前記高耐圧トランジスタであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置の製造方法に関し、特に、駆動電圧がLogic系で通常使用されるものよりも高い高耐圧トランジスタと、駆動電圧がLogic系で通常使用される低電圧トランジスタとが混在している半導体装置の製造方法に関するものである。なお、本出願においては、薄いゲート絶縁膜を有し、Logic系で通常使用されるトランジスタを低電圧トランジスタ、厚いゲート絶縁膜を有し、低電圧トランジスタよりも耐圧性の高いトランジスタを高耐圧トランジスタと定義する。
【背景技術】
【０００２】
近年、半導体装置の小型集積化に伴い、論理素子に加えて駆動回路をも同一基板上に形成することが要求されている。その為、動作電圧が異なるトランジスタを複数種類、基板上に混載する技術が必須となる。トランジスタの動作電圧が異なる場合、耐圧の問題からゲート絶縁膜厚を変更するのが一般的な手法である。
【０００３】
例えば、特許文献１には、液晶表示装置等の駆動のために、薄いゲート絶縁膜を有し低い電源電圧で動作する低電圧トランジスタと、厚いゲート絶縁膜を有し高い電源電圧で動作する高耐圧トランジスタとを、同一の半導体基板上に形成した半導体集積回路の技術が開示されている。
【特許文献１】特開２００６−１４０３１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１等の技術において、高耐圧トランジスタと低電圧トランジスタが混在した半導体装置を量産した場合、一般的には、高耐圧トランジスタのゲート絶縁膜の膜厚（材質がSi酸化膜系で動作電圧20Vの場合は、53nm程度）は、低電圧トランジスタのゲート絶縁膜の膜厚（材質がSi酸化膜系で動作電圧3.3Vの場合は、7nm程度）に比べて、量産時のばらつきが大きくなる傾向にある。この為、高耐圧トランジスタのしきい値電圧Vthも、設計値からずれて製造される傾向にあり、結果として、アナログ不良等による低歩留りが起こりやすい。しかしながら、特許文献１には、ゲート絶縁膜１０３の膜厚のばらつきを防止する技術は開示されていない。
【０００５】
一方、製造工程におけるダメージ等に起因するしきい値Vthを安定化させる技術として、従来より水素アニール処理が行われている。同処理のタイミングは、パッド用開口部を形成する為に最終保護膜をエッチングした後に行うのが、一般的である。これはパッド用開口部のエッチングの際に発生するプラズマダメージを緩和するために行われ、ゲート絶縁膜のしきい値をシフトさせて設計値に近づける効果も有る。しかしながら、一定のタイミングで水素アニールを行っても、ゲート絶縁膜の膜厚ばらつきによるしきい値電圧ばらつきを補正することはできない。
【０００６】
本発明の目的は、上記問題を解決し、高耐圧トランジスタにおける膜厚のばらつきによるしきい値Vthのずれを補正することができる製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明者は、水素アニール処理を行うタイミングを調整することによって、しきい値電圧が変化することに注目し、ゲート絶縁膜厚の目標値からのずれによって発生するしきい値電圧の目標値からのずれを、水素アニール処理を行うタイミングを調整することによって補正することが可能であることを見いだした。
（１）本発明は、多層配線構造を有する半導体装置の製造方法であって、トランジスタのゲート絶縁膜の膜厚とその目標値との差に基づいて、層間絶縁膜を形成した後に水素アニールを行う層間絶縁膜形成工程を決定し、前記決定した層間絶縁膜形成工程で水素アニール処理を実施し、前記トランジスタのしきい値調整を行うことを特徴とする。
（２）また、本発明は、多層配線構造を有する半導体装置の製造方法であって、トランジスタのしきい値と水素アニールを実施する層間絶縁膜形成工程の組合せとの関係、及び、前記トランジスタのゲート絶縁膜の膜厚と前記しきい値との関係を、製造前に調査し、トランジスタのゲート絶縁膜の膜厚の目標値と前記製造前に調査した関係とに基づいて、水素アニールを実施する層間絶縁膜形成工程の組合せを決定し、前記決定した組合せの層間絶縁膜形成工程の各々において、層間絶縁膜を形成後に水素アニールを実施し、前記トランジスタのしきい値調整を行うことを特徴とする。
（３）さらに、上記（１）または（２）において、前記トランジスタは、ゲート絶縁膜の厚みが相対的に薄い低電圧トランジスタと、ゲート絶縁膜の厚みが相対的に厚い高耐圧トランジスタとを有し、水素アニールを行う層間絶縁膜形成工程を決定するのに用いるトランジスタは、前記高耐圧トランジスタであることを特徴とする。
【発明の効果】
【０００８】
本発明では、ゲート絶縁膜厚が目標値からずれた場合にも、その膜厚によるしきい値電圧の目標値からのずれを補正するように、水素アニール処理のタイミングを設定することにより、しきい値電圧をほぼ目標値に揃えることができる。この結果、高い歩留りを得ることができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態について、図面を参照しつつ詳細に説明する。図１は、本実施の形態により製造される半導体装置の、高耐圧トランジスタを示す断面図である。
【００１０】
この高耐圧トランジスタ５は、Si基板４上に形成されたチャネル領域５２、チャネル領域上にゲート絶縁膜１０を介して形成されたゲート電極５３、チャネル領域の両側に形成されたソース、ドレイン領域５１（一方のみを図示する。）から構成されている。図示された高耐圧トランジスタでは、チャネル領域５２とソース、ドレイン領域５１とはＬＯＣＯＳ分離膜下に形成されたＬＤＤ領域によって隔てられている。
【００１１】
ソース、ドレイン電極５１は、コンタクト２０および第1ビア２１、第2ビア２２を介して、3層の金属配線３１、３２、３３へ接続されている。
【００１２】
金属配線としては最上層となる第３金属配線３３の上には、第１最終保護膜１４、さらにその上層に第２最終保護膜１５が形成されている。
【００１３】
図示はしないが、パッドは、第３金属配線３３と同一層に形成されており、第１最終保護膜１４と第２最終保護膜１５とをエッチングすることで、パッド用の開口部を設けることができる。
【００１４】
さらに、図示はしないが、この高耐圧トランジスタ５とは異なる箇所には、高耐圧トランジスタ５のゲート絶縁膜１０よりも膜厚が薄いゲート絶縁膜を有した低電圧トランジスタも形成されている。
【００１５】
以上において説明した、高耐圧トランジスタ５と低電圧トランジスタとが混在している半導体装置について、高耐圧トランジスタ５の膜厚のばらつき等に起因するしきい値Vthのずれを調整して製造するため、以下の（１）から（１２）の項目により、工程を進める。
（１）量産前における調査を、本項目に沿って行う。先ず、トランジスタのしきい値と水素アニールを実施する層間絶縁膜形成工程の組合せとの関係、及び、前記トランジスタのゲート絶縁膜の膜厚としきい値Vthとの関係を調査する。本実施の形態では、高耐圧トランジスタ５と低電圧トランジスタとが混在している。このため、水素アニールを行う層間絶縁膜形成工程を決定する際に、その判断の基準に用いるトランジスタは、高耐圧トランジスタ５とする。
【００１６】
また、高耐圧トランジスタのしきい値Vthを調整する水素アニール処理は、第２層間絶縁膜１２の形成後、又は、第３層間絶縁膜１３の形成後のうち、少なくとも1回行う。即ち、第２層間絶縁膜形成工程後に水素アニール処理を行う場合、第３絶縁膜形成工程後に水素アニール処理を行う場合、及び、第２層間絶縁膜形成工程後と第３絶縁膜形成工程後の両方に水素アニール処理を行う場合がある。いずれにおいても、パッド開口後の水素アニール処理を組み合わせて行う。
【００１７】
次に、高耐圧トランジスタ５のゲート絶縁膜の膜厚（標準的な厚みのもの、標準より厚めに形成されたもの、及び、標準より薄めに形成されたもの）と、それらの膜厚におけるしきい値Vthとの関係を調査する。
【００１８】
図２に、量産予定の高耐圧トランジスタ（N型）について、水素アニールを実施する層間絶縁膜形成工程の組合せと、そのしきい値Vthとの関係の例を示す。一方、高耐圧トランジスタ５のゲート酸化膜厚としきい値Vthとの関係の例として、以下の（ａ）から（ｃ）までが得られたと仮定する。
【００１９】
（ａ）高耐圧トランジスタ５のゲート酸化膜厚が標準的（例えば、約53nm）に形成され、そのしきい値Vthが約1.06Vであった。
【００２０】
（ｂ）高耐圧トランジスタ５のゲート酸化膜厚が厚め（例えば、約55nm）に形成され、そのしきい値Vthが約1.1Vであった。
【００２１】
（ｃ）逆に、高耐圧トランジスタ５のゲート酸化膜厚が薄め（例えば、約51nm）に形成され、そのしきい値Vthが約1.02Vであった。
（２）次に、上記の調査結果に基づいて、標準的な製造工程により、Si基板４の上に高耐圧トランジスタ５と低電圧トランジスタが形成された半導体集積回路の量産を行う。特に、この時、形成された高耐圧トランジスタ５のゲート絶縁膜形成工程において、モニターウエハのゲート酸化膜厚をエリプソメータ等で測定し、これにより量産時における高耐圧トランジスタ５の膜厚を把握する。
【００２２】
さらに、この量産時の高耐圧トランジスタ５のゲート絶縁膜厚と、（１）において行った量産前の調査結果とから、高耐圧トランジスタ５のしきい値Vthの調整を含む工程である、層間絶縁膜形成工程の組み合わせを選択する。即ち、以下の（２ａ）、（２ｂ）、（２ｃ）のうちの、何れかの工程を選択する。
（２ａ）高耐圧トランジスタ５のゲート酸化膜厚が標準的に形成されている場合（例えば、約53nmとする）は、そのしきい値Vthを保持する為に、第２層間絶縁膜形成工程時とパッド開口後において、アニール処理を行う。
（２ｂ）一方、当該ゲート酸化膜厚が厚めに形成されている場合（例えば、約55nmとする。）は、その高いしきい値Vthを下げる為に、第２層間絶縁膜形成工程時、第３層間絶縁膜形成工程時及びパッド開口後において、アニール処理を行う。
（２ｃ）逆に、当該ゲート酸化膜厚が薄めに形成されている（例えば、約51nm）は、その低いしきい値Vthを上げる為に、第３層間絶縁膜形成工程時とパッド開口後において、アニール処理を行う。
（３）さらに、トランジスタの形成後に、CVD法により第１層間絶縁膜１１を形成する。第１層間絶縁膜１１は、下層BPSG膜、上層NSGからなり、合計約1700nmの厚みとする。その後、CMP処理により、第１層間絶縁膜１１の表面を平坦化する。
（４）第１層間絶縁膜１１を平坦化した後、ソース電極５１と第１金属配線３１とを接続するのに適切な箇所へ、コンタクト２０を形成する。
（５）コンタクト２０の形成後に、第１金属配線３１を形成する。
（６）第１金属配線３１の形成後に、第２層間絶縁膜１２としてプラズマCVD法により、TEOS膜を約1600nmの厚みで成膜する。その後、上記（２）において選択した工程（２ａ）、（２ｂ）、（２ｃ）に従って、必要ならば、しきい値Vth補正の為の水素アニール処理を、雰囲気温度が400度、水素濃度が4%の条件で、30分間行う。水素アニール処理後、第２層間絶縁膜１２の表面をCMP処理で平坦化し、さらに、CMP処理による第２層間絶縁膜１２の膜厚減少分を補う為に、CVDにより、最終仕上りが第１金属配線３１の表面から700nmの追加となるように、TEOS膜を成膜する。
（７）第２層間絶縁膜１２の形成後に、第１金属配線３１と第２金属配線３２とを接続するため、適切な箇所へ第１ビア２１を形成する。
（８）第１ビア２１の形成後に、第２金属配線３２を形成する。
（９）第２金属配線３２の形成後に、第３層間絶縁膜１３としてプラズマCVD法により、TEOS膜を約1600nmの厚みで成膜する。その後、上記（２）において選択した工程（２ａ）、（２ｂ）、（２ｃ）に従って、必要ならば、しきい値Vth補正の為の水素アニール処理を、雰囲気温度が400度、水素濃度が4%の条件で、30分間行う。水素アニール処理後、第３層間絶縁膜１３の表面をCMP処理で平坦化し、さらに、CMP処理による第３層間絶縁膜１３の膜厚減少分を補う為に、CVDで最終仕上りが第２金属配線表面から700nm追加となるように、TEOS膜を成膜する。
（１０）第３層間絶縁膜１３の形成後に、第２金属配線３２と第３金属配線３３とを接続するのに適切な箇所へ、第２ビア２２を形成する。
（１１）第２ビア２２の形成後に、第３金属配線３３を形成する。
（１２）本実施の形態では、第３金属配線３３が金属配線では最上層となるため、第３金属配線３３を形成した後に、最終保護膜を形成する。下層の第１最終保護膜１４としてTEOSを100nmの厚みで、上層の第２最終保護膜としてP-SiN膜を500nmの厚みで、それぞれプラズマCVD法により形成する。成膜後、最終保護膜１４、１５をエッチングして、パッド用の開口部を設ける。その後、雰囲気温度が400度、水素濃度が4%、処理時間が30分間の水素アニール処理を行い、ウェハプロセスを終了する。
【００２３】
本実施の形態に用いた高耐圧トランジスタの場合、水素アニール処理のタイミングを一定とした場合には、量産時の膜厚管理内（53nm±2nm）で、高耐圧トランジスタ５のしきい値Vthは±40mVのばらつきがあり、この上下変動によってアナログ系の低歩留りが発生することになる。これに対して、本実施の形態に記載されたしきい値Vth補正の為の水素アニール処理を実施することにより、これらアナログ系の低歩留りを抑制することができ、大幅な歩留り改善が期待できることになる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態により製造される半導体装置の高耐圧トランジスタのゲート部分を示す断面図である。
【図２】量産予定の高耐圧トランジスタ（N型）のしきい値Vthと、水素アニールを実施する層間絶縁膜形成工程の組合せとの関係の例を示した図である。
【符号の説明】
【００２５】
１０  ゲート絶縁膜
１１  第１層間絶縁膜
１２  第２層間絶縁膜
１３  第３層間絶縁膜
１４  第１最終保護膜
１５  第２最終保護膜
２０  コンタクト
２１  第１ビア
２２  第２ビア
３１  第１金属配線
３２  第２金属配線
３３  第３金属配線
４    Si基板
５    高耐圧トランジスタ
５１  ソース電極
５２  チャネル領域
５３  ゲート電極
５４  ＬＯＣＯＳ分離膜
５５  ＬＤＤ領域
【図１】
2008034493.tif 000003
【図２】
2008034493.tif 000004