(57)【要約】【課題】スタンドバイ消費電力を低減した記憶装置及びその動作方法を提供する。【解決手段】スタンドバイ消費電力を低減した記憶装置及びその動作方法。スタンドバイモードの間のデータの損失を回避するためにスタンドバイ電圧が供給されるべき複数のメモリセルを備えた記憶装置（２００）を動作させるための方法は、ａ）メモリセルのビットインテグリティパラメータの実際の値を決定するステップと、ｂ）実際の値を、セル特性の可能な変動をプロセスの変動の結果として考慮したビットインテグリティパラメータの所定の最小値と比較するステップと、ｃ）スタンドバイ電圧のより最適な値に関して決定されるビットインテグリティパラメータが所定の最小値に近付くように、比較結果に基づいて、スタンドバイ電圧をより最適な値に向けて調整するステップとを含む。上記ビットインテグリティパラメータを測定するための回路は、好ましくは、上記メモリマトリクス（２０１）に追加される複数のレプリカ試験セル（２０２）を備える。【選択図】図６
2008181648.tif 000002
【特許請求の範囲】
【請求項１】
データの損失を回避するように、スタンドバイモードの間にスタンドバイ電圧が供給されるべき複数のメモリセルを備えた記憶装置（２００）を動作させるための方法であって、
ａ）上記メモリセルのビットインテグリティパラメータの実際の値を決定するステップを含み、上記実際の値は、上記メモリセルに実際に供給されるスタンドバイ電圧と、上記記憶装置が使用中に経験する環境の変化とを考慮するものであり、上記方法は、
ｂ）上記実際の値を上記ビットインテグリティパラメータの所定の最小値と比較するステップを含み、上記所定の最小値は、セル特性の可能な変動をプロセスの変動の結果として考慮するものであり、上記比較は比較結果をもたらし、上記方法は、
ｃ）上記スタンドバイ電圧のより最適な値に関して決定される上記ビットインテグリティパラメータが上記所定の最小値に近付くように、上記比較結果に基づいて、上記スタンドバイ電圧を上記より最適な値に向けて調整するステップを含む方法。
【請求項２】
上記ビットインテグリティパラメータは、保持状態下の静的雑音余裕であることを特徴とする請求項１記載の方法。
【請求項３】
上記保持状態下の静的雑音余裕の実際の値は、上記記憶装置（２００）の統計学的に適切な数のレプリカ試験セルに対するランタイム測定によって決定され、上記試験セルは上記メモリセルの代表物を形成することを特徴とする請求項２記載の方法。
【請求項４】
上記保持状態下の静的雑音余裕の実際の値は、上記複数のレプリカ試験セル（２０２）のＤＣ−ＤＣ伝達曲線上のマイナス１の複数の利得点を取得することによって近似的に決定されることを特徴とする請求項３記載の方法。
【請求項５】
上記保持状態下の静的雑音余裕の実際の値は、上記複数のレプリカ試験セル（２０２）のＮ曲線の交点を取得することによって近似的に決定されることを特徴とする請求項３記載の方法。
【請求項６】
上記保持状態下の静的雑音余裕の実際の値は、バタフライ曲線を構築することによって近似的に決定されることを特徴とする請求項３記載の方法。
【請求項７】
上記保持状態下の静的雑音余裕の上記所定の最小値は、製造直後に上記装置（２００）に対して実行される測定及び／又はプロセスデータ及び／又は実際の経験に基づいて決定され、上記記憶装置において上記保持状態下の静的雑音余裕の広がりを考慮する補正余裕を含むことを特徴とする請求項２乃至６のうちのいずれか１つの請求項記載の方法。
【請求項８】
データの損失を回避するように、スタンドバイモードの間にスタンドバイ電圧が供給されるべき複数のメモリセルを備えた記憶装置（２００）であって、
−上記セルにスタンドバイ電圧を供給するための導電ライン（２０５）と、
−上記メモリセルのビットインテグリティパラメータの実際の値を決定するための第１の回路（２０２，２０３）とを備え、上記実際の値は、上記スタンドバイ電圧と、上記記憶装置が使用中に経験する環境の変化とを考慮するものであり、上記記憶装置は、
−上記実際の値を上記ビットインテグリティパラメータの所定の最小値と比較して比較結果をもたらすための第２の回路（２０３）を備え、上記所定の最小値は、セル特性の可能な変動をプロセスの変動の結果として考慮するものであり、上記記憶装置は、
−より最適な値に関して決定される上記ビットインテグリティパラメータが上記所定の最小値に近付くように、上記比較結果に基づいて、上記スタンドバイ電圧を上記より最適な値に向けて調整するための電圧調整器（２０４）を備えた記憶装置。
【請求項９】
上記実際の値を決定するための回路は、上記メモリセルの代表物を形成する、統計学的に適切な数のレプリカ試験セル（２０２）を備えたことを特徴とする請求項８記載の記憶装置。
【請求項１０】
上記メモリセルはメモリマトリクス（２０１）の行及び列に配列され、
上記複数のレプリカ試験セル（２０２）は上記メモリマトリクスの追加の行及び／又は列として追加されることを特徴とする請求項９記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの損失を回避するように、スタンドバイモードの間にスタンドバイ電圧が供給されるべき複数のメモリセルを備えた記憶装置に関し、特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）に関する。本発明はさらに、このような記憶装置を動作させるための方法に関する。
【背景技術】
【０００２】
今日の集積回路において、最も重要なものは消費電力である。消費電力に寄与する最たる因子は、ディープサブミクロンデバイスにおける漏れ電流の増加に起因するスタンドバイ電力である。この漏れ及び当該漏れに対応する消費電力を低減させる１つの方法は、集積回路のアイドル部分への供給電圧を最低電圧レベルまで下げるというものである。以後ＳＲＡＭというスタティックランダムアクセスメモリでは、トランジスタが高密度であることと、平均的にはそれらトランジスタの低動作性に起因して、スタンドバイ消費電力は動作消費電力よりも重要になる。このような技術をＳＲＡＭに適用する場合の主たる問題点は、メモリに格納されるデータを保持することにある。供給電圧Ｖｄｄを最低電圧レベルより下げることは、セルの雑音余裕（ノイズマージン（noise margin））を低減させかつそのセル自体に格納されているデータを損失させることになる場合もあり、これによりメモリのデータ保存（retention）に悪影響を与えるので不可能である。
【０００３】
スタンドバイ電力を最大限に低減するためには、この最低電圧を探し出すことが極めて重要である。最低電圧レベルを決定するためのデザインタイムアプローチとランタイムアプローチの２つの技術が知られている。
【０００４】
デザインタイムアプローチ．
集積回路を設計するときに、最低電圧レベルを設定することができる。この開ループのアプローチでは、はじめに、所定の設計に関して理論的な最低電圧レベルが決定される。次に、この理論的な最低レベルに電圧余裕を加えることにより、固定された最低電圧が計算される。この最低電圧レベルは所定の設計に関して固定されるので、この電圧余裕は、経時的かつ工場毎の技術の変化、供給電圧及び動作温度の変動及びチップのエリア及び寿命における任意のパラメータの変動を考慮するように、十分に大きく選択されなければならない。このアプローチには、電圧余裕がかなり控えめに選択され、達成できるスタンドバイ消費電力の低減はさほど最適なものではないという欠点がある。
【０００５】
ランタイムアプローチ．
この異なる手法は、製造後に最低電圧レベルをチップ上で直接的に決定することより成る。カルホウン（Ｃａｌｈｏｕｎ）他は、非特許文献１において、追加のフリップフロップを用いてＶｄｄに対するデータ保存の感度をモニタすることを開示している。これらのいわゆるカナリー（canary）フリップフロップは、実際のフリップフロップと同じプロセス及び環境変化を受けやすい。カナリーフリップフロップは、チップの製造中に発生する可能性があるチップエリア上におけるプロセス、温度等の変動を見込んでチップ上に配置されることが可能である。このカナリーフリップフロップのＶｄｄは、それが機能しなくなるまで漸次低減され、Ｖｄｄのこの最小値は、メモリセル内の実際のフリップフロップに許容される最低電圧レベルを示すために用いられる。
【０００６】
カナリーフリップフロップ上のＶｄｄを段階的に低減する代替方法は、各々が段階的に低いＶｄｄで機能しなくなるように設計された、異なるフリップフロップのアレイを設計するというものである。機能していないフリップフロップと動作しているフリップフロップとの境界を測定によって位置決めすることは、臨界的なＶｄｄレベルの決定を可能にする。
【０００７】
一見して動的であるものの、これらの手法もやはり、チップが製造されかつ検査される時点で一度だけ決定されるＶｄｄを用いる。さらに、この手法は機能不全の発生の有無を表示するだけであって、機能不全の原因に関しても、達成可能な雑音余裕に関しても何ら表示しない。
【０００８】
Ｖｄｄを低減させるランタイムアプローチとしては、他に、メモリ回路の接地電圧又は基板バイアスを上げること等が存在する。基板バイアスが変わると、しきい値電圧に影響が出る。特許文献１は、例えばＳＲＡＭと接地供給電圧との間にダイオードを追加してトランジスタの接地電圧Ｖｓｓを大きくすることにより、スタンドバイ電力を小さくする方法を開示している。特許文献２は、スタンドバイモードの間に低減された高供給電圧Ｖｄｄ及び大きくされた低供給電圧Ｖｓｓを供給するスリープモードコントローラを開示している。これらのアプリケーションはどれも、低減された供給電圧の最適値を決定する、又はモニタする基準を開示していない。
【０００９】
【特許文献１】米国特許出願公開第２００４／００９０８２０号明細書。
【特許文献２】米国特許出願公開第２００５／０１２８７８９号明細書。
【非特許文献１】Calhoun et al., “Standby power reduction using dynamic voltage scaling and canary flip-flop structures”, IEEE Journal of Solid State Circuits, vol. 39, no. 9, pp. 1504-1511, September 2004.
【非特許文献２】Seevinck et al., “Static-noise margin analysis of MOS SRAM cells”, IEEE Journal of Solid State Circuits,vol. 22, no. 5, pp. 748-754, October 1987.
【非特許文献３】Wann, “SRAM cell design for stability methodology”, Proceedings of VLSI-TSA Symposium, 2005.
【非特許文献４】Pelgrom et al., “Matching properties of MOS transistors”, IEEE Journal of Solid State Circuits, vol. 24, no. 5, pp. 1433-1439, October 1989.
【非特許文献５】Lohstroh et al., “Worst-case static noise margin criteria for logic circuits and their mathematical equivalence”, IEEE Journal of Solid State Circuits, vol. 18, no. 6, pp. 803-807, December 1983.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、スタンドバイモードの間にＳＲＡＭの電源電圧の低減を最大化する解決方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的は、本発明に従って、独立請求項に記載されている方法及び記憶装置により達成される。
【００１２】
本発明に係る方法は、
ａ）上記メモリセルのビットインテグリティパラメータの実際の値を決定するステップを含み、上記実際の値は、上記メモリセルに実際に供給されるスタンドバイ電圧と、上記記憶装置が使用中に経験する環境の変化とを考慮するものであり、上記方法は、
ｂ）上記実際の値を上記ビットインテグリティパラメータの所定の最小値と比較するステップを含み、上記所定の最小値は、セル特性の可能な変動をプロセスの変動の結果として考慮するものであり、上記比較は比較結果をもたらし、上記方法は、
ｃ）上記スタンドバイ電圧のより最適な値に関して決定される上記ビットインテグリティパラメータが上記所定の最小値に近付くように、上記比較結果に基づいて、上記スタンドバイ電圧を上記より最適な値に向けて調整するステップを含む。
【００１３】
本発明に係る記憶装置は、下記の構成要素、即ち、
−上記セルにスタンドバイ電圧を供給するための導電ラインと、
−上記メモリセルのビットインテグリティパラメータの実際の値を決定するための第１の回路とを備え、上記実際の値は、上記スタンドバイ電圧と、上記記憶装置が使用中に経験する環境の変化とを考慮するものであり、上記記憶装置は、
−上記実際の値を上記ビットインテグリティパラメータの所定の最小値と比較して比較結果をもたらすための第２の回路を備え、上記所定の最小値は、セル特性の可能な変動をプロセスの変動の結果として考慮するものであり、上記記憶装置は、
−より最適な値に関して決定される上記ビットインテグリティパラメータが上記所定の最小値に近付くように、上記比較結果に基づいて、上記スタンドバイ電圧を上記より最適な値に向けて調整するための電圧調整器を備える。
【００１４】
本発明によれば、ビットインテグリティパラメータが利用される。ビットインテグリティパラメータに関する所定の最小値は、プロセスデータに基づいて、セル特性の全ての可能な変動を製造プロセス中の変動の結果として考慮して、記憶装置の製造後に決定される。これらの変動は、記憶装置の静的な変動又は時間独立の（time-independent）変動と呼ばれ、例えば、プロセスの変動、ドーパントのランダムな揺らぎ又はその他を構成する可能性がある。スタンドバイ電圧を制御するときのビットインテグリティパラメータの実際の値をモニタすることにより、さらに、例えば温度、装置の劣化、電源の変化又はその他等の全ての可能な動的な又は時間依存の変動を考慮することができる。その結果、スタンドバイ電圧の制御は、スタンドバイ電圧のより最適な値、即ちそのビットインテグリティパラメータが所定の最小値に近似する値を選択するときに、静的のみならず動的変動を考慮する。このようにして、スタンドバイ電圧を、データの損失のリスクを最小限に保ちながら、可能な限り効率的に低減することができる。
【００１５】
ビットインテグリティパラメータの実際の値は、好ましくは、記憶装置の統計学的に適切な数のレプリカ試験セルに対するランタイム測定によって決定される。上記試験セルは、装置の全メモリセルの代表物である。これらのレプリカ試験セルは、実際には、メモリセルのマトリクスに追加され、製造中に同じプロセス状態を経験し、試験セル間の変動がメモリセル間の変動を表すように装置全体に散在するメモリセルであり。試験セルを、例えば、メモリマトリクス内の規則的なスペースに余分な行及び／又は列として追加することができる。
【００１６】
ビットインテグリティパラメータは、好ましくは、保持状態下の静的雑音余裕（ＳＮＭｈ（Static Noise Margin under Hold conditions））又はマイナス１の利得点（minus one gain point）等の静的雑音余裕の近似値であるが、当業者に周知であるメモリセルの他の任意のビットインテグリティパラメータである場合もある。
【００１７】
静的雑音余裕は、本参照によりその全体が開示に含まれる非特許文献２に開示されているような読取り状態で通常は測定される技術上周知のビットインテグリティパラメータである。ここでは、この既知のパラメータは保持状態下で、即ちスタンドバイモードで測定される。この既知のパラメータは、従来のＳＮＭと同じ測定設備で測定することができるが、唯一、パストランジスタのオフ状態であることが異なる。従って、本明細書で用いられているように、保持状態の静的雑音余裕は、アクセストランジスタがオフ状態にあるようにバイアスされるときの、ＳＲＡＭセルのバタフライ図に適合する（嵌め込む）ことができる複数の最大の正方形のうちで最も小さいものの対角を測定することによって取得される電圧値であると定義される。
【００１８】
ＳＮＭｈがビットインテグリティパラメータとして用いられる場合、ＳＮＭｈを測定値から直接的に抽出することが困難であるので、ＳＮＭｈの実際の値は、好ましくは間接的に決定される。良い近似値を、例えば、レプリカ試験セルのＤＣ−ＤＣ伝達曲線上のマイナス１の利得点を取得することによって求めることができる。あるいは、ワン（Ｗａｎｎ）によって非特許文献３において開示されているようなレプリカ試験セルのＩ−Ｖ曲線の交点間の電圧差（Ｖｃｒｉｔ）、又は上記Ｉ−Ｖ曲線の最大電流（Ｉｃｒｉｔ）、又はこのような曲線から取得されるＩｃｒｉｔ値及びＶｃｒｉｔ値の両方の組み合わせを、ビットインテグリティパラメータとして用いることもできる。但し、ＳＮＭの場合のように、ワンはＩｃｒｉｔ及びＶｃｒｉｔを読取り状態下で用いるのに対して、本発明では保持状態下で用いる点は留意されるべきである。
【００１９】
ＳＮＭｈの所定の最小値は、好ましくは、装置の製造後にプロセスデータ、測定値及び／又は実際の経験に基づいて決定される第１の部分と、メモリマトリクス全体におけるＳＮＭｈの広がりを考慮する補正余裕である第２の部分とを含む。経験則として、この補正余裕は、例えば９０ｎｍ技術で１００ｍＶであることが可能であり、この補正余裕は、読取り状態下のＳＮＭに用いられる余裕でもある。しかしながら、補正余裕は、スケーリングの視点からすると、例えばより小さい値である他の値を有してもよい。
【発明を実施するための最良の形態】
【００２０】
本発明は、明細書本文及び添付の図面によってさらに解明されるであろう。
【００２１】
以下、本発明を特定の実施形態に関して、特定の図面を参照して説明するが、本発明はこれらに限定されるものではなく、添付のクレームによってのみ限定される。説明する図面は単なる略示であり、非限定的である。図面において、幾つかの構成要素のサイズは、例示を目的として誇張され、縮尺通りに描かれていない場合がある。寸法及び相対的な寸法は、必ずしも本発明の実施を実際に縮小したものに対応しない。
【００２２】
さらに、明細書本文及びクレームにおける第１の、第２の、第３のという用語及びこれらと同様の用語は、複数の同様の構成要素を区別するために用いられるものであり、必ずしも連続する順序又は時間順を記すためのものではない。これらの用語は、適切な状況の下では互換的なものであり、本発明の実施形態は、本明細書が記述する又は示すもの以外の他の順序で動作することができる。
【００２３】
さらに、明細書本文及びクレームにおける最上部、最下部、上側（over）、下側（under）及びこれらと同様の用語も説明を目的として用いられるものであり、必ずしも相対的な位置を説明するためのものではない。このようにして用いられる用語は適切な状況の下では互換的なものであり、本明細書に記述している本発明の実施形態は、本明細書が記述する又は示すもの以外の他の順序で動作することができる。
【００２４】
クレームに用いている「を備えた（comprising）」という用語は、その後に列挙される手段を限定するものとして解釈されるべきではなく、これは、他の構成要素又はステップを排除するものではない。この用語は、記述された特徴、整数、ステップ又は構成要素の存在を特定するものとして文字通りに解釈されなければならないが、１つ又は複数の他の特徴、整数、ステップ又は構成要素もしくはこれらのグループの存在又は追加を除外するものではない。従って、「手段Ａ及びＢを備えた装置」という表現が含む範囲は、構成要素Ａ及びＢでのみ構成される装置に限定されるべきではない。これは、本発明に関しては、単に上記装置に関連する構成要素がＡ及びＢであることを意味する。
【００２５】
便宜上、本発明に関する以後の説明はＳＲＡＭ装置に基づいて行なう。しかしながら本発明は、データの損失を回避するためにスタンドバイモードにおいてスタンドバイ電圧が供給されるべき任意の記憶装置に適用可能である。
【００２６】
図６は、本発明に係るＳＲＡＭ装置２００の好ましい一実施形態を示す。ＳＲＡＭセルマトリクス２０１の適切な部分が複製されることにより、マトリクス２０１内のセルと実質的に同一である複数のレプリカ試験セル２０２の組を形成する。上記組内の試験セル２０２の数は、チップ２００の製造中に発生した全ての変動に関して統計学的に適切である（可能な全ＳＮＭｈ曲線をスクリーニングする）ように選ばれる。試験セル２０２の共通ノード２０６は、選ばれたビットインテグリティパラメータ（例えば、ＳＮＭｈ、マイナス１の利得、Ｉｃｒｉｔ／Ｖｃｒｉｔ，…）を測定して所定の基準値と比較するための回路２０３に接続される。回路２０３の出力信号は、複数の供給ライン２０５の電圧を制御する供給調整器２０４に供給される。
【００２７】
図６に示すように、最も効果的な実装は、別個の行及び／又は列を試験セル２０２に追加することである。第１の優位点は、マトリクスに単一の試験セルが挿入される場合のようには、セルマトリクス２０１の規則性が変化しないことにある。第２の優位点は、試験セルへの電気的なアクセスのために、別のビットライン及びワードライン以外の余分な配線を必要としないことにある。マトリクスに単一の試験セルが挿入される場合は、アレイ内に別個の金属ラインをルーティングすることにより、当該試験セルを、選ばれたビットインテグリティパラメータの値を決定するための回路に接続しなければならなかった。マトリクスにおける大きい配線密度及びセル密度並びにこれらの余分な配線に隣接する、又は上記配線が交差するマトリクスセル内に危険な雑音レベルが誘起される危険性を考慮すれば、これは達成が困難であろうと思われる。第３の優位点は、複数の試験セルを並行して有することにより、公称値に近いビットインテグリティパラメータの平均値を決定できることにある。非特許文献４によれば、装置パラメータの分散は装置の面積に反比例する。従って、少なくとも同じ行／列内の全ての試験セル２０２を合成することにより、ビットインテグリティパラメータの分散を実質的に減らすことができる。実際に、ある行又は列内の全てのセルの装置の寸法／パラメータ（ガウス分布であれば）に関する偏差は、互いに相殺されることになる。得られるビットインテグリティパラメータの平均推定量には、メモリマトリクスにおけるパラメータ値の広がりを考慮して、小さい補正余裕を追加するだけでよい。公称値付近のビットインテグリティパラメータ値の分布の広がりは、例えば設計時のモンテカルロシミュレーションによって決定することもできる。しかしながら、この広がりは回路及び技術に依存する。結果的に、上記広がり及び、ひいてはビットインテグリティパラメータの基準値に追加されるべき余裕の決定は、新しいＳＲＡＭの設計毎に実行されなければならない。
【００２８】
図１は、本発明に係るアルゴリズムの好ましい実施形態を示す。ＳＮＭｈがビットインテグリティパラメータとして用いられる。ＳＮＭｈは測定が困難であるので、好ましくは、近似を用いることにより間接的に決定される。非特許文献５：−１ｄＢ、最大正方形等を参照されたい。本アルゴリズムの第１のステップ１０１において、複数のレプリカ試験セルにおいて、ＳＮＭｈの実際の値又は選択されたＳＮＭｈの近似値が測定される。取得された値は、次に、ステップ１０２において、ＳＮＭｈに関する所定の最小値又は「基準値」と比較される。この最小値は、メモリセルの特性の全ての静的な変動を考慮して選ばれる。比較結果は、ＳＮＭｈが所定の最小値に近づくようにスタンドバイ電圧をより最適な値に向けて調整するフィードバックとして用いられる。図１に示す実施形態では、これは連続するプロセスであるが、必須ではなく、プロセスは中断されてもよくかつ消費電力をさらに減らすべく所定のタイミングでのみ実行されてもよい。
【００２９】
図２は、ＳＮＭｈの近似値であるビットインテグリティパラメータに基づいてスタンドバイ電圧を制御する第１の解決方法を示し、特に、レプリカ試験セル２０２上で、ＳＲＡＭセルを構成するインバータのＤＣ−ＤＣ伝達曲線（DC-DC transfer curve）上のマイナス１の利得点を、ＳＮＭｈの近似値として取得することによって、スタンドバイ電圧を制御する第１の解決方法を示す。そして、取得されたマイナス１の利得点はアナログ又はデジタル回路を介して処理されることにより、基準値と比較される。次に、ビットインテグリティパラメータの取得された値と基準値との誤差又は差分はバイアス回路にフィードバックされる。バイアス回路は、レプリカ及びメインのマトリクス両方の供給電圧を変化することによりＳＮＭｈ誤差を最小にする。このようにして、本システムは、所定のＳＮＭｈ基準値に従ってデータの保持を保証する最小の供給電圧に収束する。
【００３０】
図２に示す実施形態において、マイナス１の利得点は次のように求められる。２つの同一のセルインバータ２１０、２１１は、入力電圧の差を小さくするように、電流源２１２及び抵抗分割器２１３を用いてバイアスされる。マイナス１の利得点は、インバータ２１０、２１１の入力電圧の差が出力電圧の差に等しい点であるとみなされる。この比較のための機能は、差動−差動増幅器（difference-difference amplifier）２１４によって提供される。マイナス１の利得点はセル内のＳＮＭｈに関する良い近似であるので、この値は比較器２１６によって、所望されるＳＮＭｈに対応する、外部から印加される基準電圧２１５と比較される。この外部電圧は、制御システムに関する設定ポイントを提供する。次に、ＳＮＭｈの差分又は誤差は供給電圧調整回路２０４にフィードバックされ、これにより、最小の供給電圧及び必然的にシステム全体の最小の漏れ電力が提供される。
【００３１】
図３は、本発明に係る方法の他の実施形態に用いられる例示的な回路を示す。ここでは、本参照によりその全体が開示に含まれる非特許文献３から知られるいわゆる「Ｎ」曲線（N-curves）から採用される、但しここでは読取り状態ではなく保持状態下で印加されるＩｃｒｉｔ及び／又はＶｃｒｉｔがビットインテグリティパラメータとして利用される。ＳＲＡＭメモリセルに注入される電流は、ビットライン２２０における電圧を変えることによってモニタされる。Ｎ曲線における交点、即ちＩ〜０である点は、バタフライ曲線（butterfly curve）の交点、即ち両方のＳ曲線が交差する点に対応する。これらの点では、セル内でスイッチングが発生しないので、電流は注入されない。Ｉｃｒｉｔ及び／又はＶｃｒｉｔが大きいほど、回路のビットインテグリティは向上する。
【００３２】
ビットライン２２０で注入される電流は、スイッチングの間に伝達される電荷の量を示す。セル面積は容量性負荷を決定するので、この電荷の量はメモリセル２００の寸法にも依存する。従って、これらのビットインテグリティパラメータを用いることには、セル面積が考慮されるという優位点がある。
【００３３】
Ｎ曲線における交点は、次のように決定される。セルのスイッチングの間に注入される電流の振る舞いは、ノード２２１上に接続された電流ミラー２２２を介して複製される。ミラー電流Ｉ’ｃｒｉｔは抵抗Ｒの両端の電圧を発生し、当該電圧は、増幅器２２３によって測定され、バッファされる。従って、バッファされた電圧Ｖはスイッチング電流に比例し、比較器２２４によってＳＮＭｈの電圧基準値と比較することができる。出力部２２５において取得される結果は、供給電圧Ｖｄｄを調整するために用いられる。
【００３４】
図４は、ノード２２１がデジタル回路によって、即ちＡ／Ｄ変換回路とＤ／Ａ変換回路との間に接続されるマイクロプロセッサμＰを用いてモニタされる代替回路を示す。マイクロプロセッサはＮ曲線を構築し、Ｎ曲線からパラメータＩｃｒｉｔ及び／又はＶｃｒｉｔを決定し、パラメータＩｃｒｉｔ及び／又はＶｃｒｉｔを、関連するメモリに格納されている所定の基準値と比較する。
【００３５】
図３及び図４の両方において、フィードバックループは、Ｉｃｒｉｔが基準値に合うまでＶｄｄを低減又は増加させる。そして、Ｖｄｄが最小値に達する。
【００３６】
図５は、マイクロプロセッサを用いてバタフライ曲線を測定し解釈することによってＳＮＭｈ値が決定される他の代替回路を示す。プロセッサは、このタスク専用のプロセッサ又はアイドル時間が効果的に用いられるチップ上の別のプロセッサであることが可能である。ＳＮＭｈ値を、例えば、図７に示すアルゴリズムを用いて決定することができる。要約すれば、このアルゴリズムは下記のステップを含む。２２０にＶｉｎが印加され、２２１上でＶｏｕｔ（ｘ，ｙ）が測定される。次に、同じ条件が逆に印加され、即ち、２２１にＶｏｕｔが印加され、２２０上でＶｉｎ（ｘ’，ｙ’）が測定される。これらの測定によって、図８に示すバタフライ曲線がもたらされる。ＳＮＭｈ値は、この取得されたバタフライ曲線から、次のようにして決定される。
【００３７】
ＳＮＭｈは、実際には、図８に描かれているようなバタフライ曲線のアイ開口（eye-opening）の最小−最大基準（ミニマックス基準（mini-max criteria））である。ｆ及びｇを、セルインバータのＤＣ伝達曲線を記述する関数であるとする。図９を参照されたい。この場合、ｆ４５及びｇ４５は、４５度だけ回転された座標軸上で回転されたｆ及びｇである。このとき、アイ開口の関数ｈは式（１）に等しくなる。
【００３８】
ｈ＝ｆ４５−ｇ４５              （１）
【００３９】
ＳＮＭｈはこの関数の極値であり、関数ｈをｘに対して導くことよって求めることができる。これにより、ＳＮＭｈをｆ４５の導関数とｇ４５の導関数が等しい点において発見できるという結論に至る。
【００４０】
【数１】
2008181648.tif 000003
【００４１】
この必要条件は回転の下では不変である。従って、ＳＮＭｈを、バタフライ曲線上の両曲線の導関数が等しい点、即ち図９の点ｘ１及び点ｘ２において測定することができる。
【００４２】
図７のフロー図に示すような実際の実施されるアルゴリズムは、２つの主要な段階を含む。第１の段階は、４５度だけ移動した第２の曲線上の、電流測定点に対応する点を探索する。第２の段階は、二分探索アルゴリズムを実施することにより、実際の最大の差分を求める。この差はＳＮＭｈ値であり、所定の基準値と比較され、当該当該結果を用いてＶｄｄが調整される。本アルゴリズムは別の最適化ステップを含み、測定された値がシステムに供給される基準値より大きい値を戻すときは、実際のＳＮＭｈがまだ決定されていない場合でも、セルの電圧を降下できることは明らかである。
【００４３】
より詳細には、図７に示すアルゴリズムは下記のステップを含む。
【００４４】
１．必要な全ての変数を正しい開始値に初期化する。
２．ポインタを３で割った剰余を供給レジスタに設定する。
３．ｘをｉｎｃだけ増加させる。
４．モニタにｘを印加しながらｙを測定する（ｙ：＝ｉｎｖ（ｘ））。
５．モニタにｙを印加しながらｘ’を測定する。
６．ｘ及びｙを各々ｘ”及びｙ”として格納する。
７．減分だけｘ”及びｙ”を減少させる。
８．モニタにｙ”を印加しながらｘｔｍｐを測定する。
９．ｘｔｍｐ＜ｘ”であれば７に進み、そうでなければ１０に進む。
１０．ｓｎｍｔｍｐをｘとｘ”との差分として格納する。
１１．（ｓｎｍｔｍｐ−ｓｎｍｔｍｐｍａｘ）から符号を計算し、ｎｅｗｓｉｇｎとして格納する。
１２．ｎｅｗｓｉｇｎがマイナスであれば１４に進み、そうでなければ１３に進む。
１３．ｉｎｃを半分にして符号を変え、格納されている値ｘｍａｘでｘを定義し直す。
１４．ｉｎｃの絶対値が最小の増分より小さければ１５に進み、そうでなければ１６に進む。
１５．ｉｎｃを、最小の増分にｉｎｃの符号を乗じたものとして定義し直す。
１６．ＳＮＭｉｎｔを（ｘ−ｘｔｍｐ）として定義する。
１７．ＳＮＭｉｎｔ＞ＳＮＭｅｘｔであれば１８に進み、そうでなければ１９に進む。
１８．供給値を減らし、新しい値を格納する。
１９．ＳＮＭｉｎｔ＜ＳＮＭｅｘｔであれば２０に進み、そうでなければ２１に進む。
２０．供給値を増加し、新しい値を格納する。
２１．内部ループの複数の変数をリセットする。
２２．ＳＮＭｉｎｔがＳＮＭｅｘｔに等しくなく、ｘが供給値の半分より小さく、かつポインタ１に格納された供給電圧がポインタ３におけるものに等しくなければ２４に進み、そうでなければ２３に進む。
２３．ＳＮＭに達し、必要な供給値を戻す。
２４．ｓｎｍｔｍｐ＞ｓｎｍｔｍｐｍａｘであれば２５に進み、そうでなければ２に進む。
２５．ｓｎｍｔｍｐｍａｘをｓｎｍｔｍｐに、ｘｍａｘをｘに設定する。
【図面の簡単な説明】
【００４５】
【図１】本発明の方法の好ましい一実施形態を示すブロック図である。
【図２】ビットインテグリティパラメータとしてのマイナス１の利得点に基づいて供給電圧を制御するための本発明に係る回路の一例を示す。
【図３】ビットインテグリティパラメータとしてのＩｃｒｉｔ又はＶｃｒｉｔに基づいて供給電圧を制御するための本発明に係る回路の一例を示す。
【図４】ビットインテグリティパラメータとしてのＩｃｒｉｔ又はＶｃｒｉｔに基づいて供給電圧を制御するための本発明に係る回路の他の例を示す。
【図５】バタフライ曲線から決定される、ビットインテグリティパラメータとしてのＳＮＭｈに基づいて供給電圧を制御するための本発明に係る回路の一例を示す。
【図６】本発明に係るＳＲＡＭ装置の好ましい一実施形態を示す。
【図７】本発明の方法の好ましい一実施形態の詳細なフローチャートを示す。
【図８】図５に示す回路を用いて測定されるバタフライ曲線を示す。
【図９】ＳＮＭｈを決定するためにバタフライ曲線が図７の方法を用いてどのように解釈されるかを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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