(57)【要約】【課題】メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供する。【解決手段】ワード線方向に互いに隣接する第１メモリセルＭＣｍｎ−１と第２メモリセルＭＣｍｎとで１ビットの情報を記憶する。読み出しおいて、情報を読み出されない第１メモリセルＭＣｍｎ−１と第２メモリセルＭＣｍｎのうちの一方を、情報が読み出される他方の書き込み時のベリファイセルとして用いる。【選択図】図１
2008077727.tif 000002
【特許請求の範囲】
【請求項１】
情報を記憶できる記憶領域、第１入出力端子および第２入出力端子を有する第１メモリセルと、
情報を記憶できる記憶領域と、上記第１メモリセルの上記第２入出力端子に接続された第１入出力端子と、第２入出力端子とを有する第２メモリセルと、
上記第１メモリセルの上記第１入出力端子に接続された第１ローカルビット線と、
上記第２メモリセルの上記第２入出力端子に接続された第２ローカルビット線と、
上記第１メモリセルの上記第２入出力端子と、上記第２メモリセルの上記第１入出力端子とに接続された第３ローカルビット線と、
上記第１ローカルビット線が接続された第１端子を有する第１スイッチング素子と、
上記第２ローカルビット線が接続された第１端子を有する第２スイッチング素子と、
上記第３ローカルビット線が接続された第１端子を有する第３スイッチング素子と、
上記第１ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第４スイッチング素子と、
上記第２ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第５スイッチング素子と、
上記第３ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第６スイッチング素子と、
上記第１ローカルビット線と上記第３ローカルビット線とを接離する第７スイッチング素子と、
上記第２ローカルビット線と上記第３ローカルビット線とを接離する第８スイッチング素子と、
上記第１スイッチング素子、上記第２スイッチング素子および上記第３スイッチング素子のオンまたはオフを制御する第１セレクタ回路と、
上記第４スイッチング素子、上記第５スイッチング素子および上記第６スイッチング素子のオンまたはオフを制御する第２セレクタ回路と、
上記第７スイッチング素子および上記第８スイッチング素子のオンまたはオフを制御するイコライザと、
上記第１スイッチング素子の第２端子が接続されると共に、上記第２スイッチング素子の第２端子が接続された第１グローバルビット線と、
上記第３スイッチング素子の第２端子が接続された第２グローバルビット線と、
上記第１グローバルビット線に接続された出力端子を有する第１ビット線ドライバと、
上記第２ブローバルビット線に接続された出力端子を有する第２ビット線ドライバと、
上記第１グローバルビット線に接続された第１入力端子と、上記第２グローバルビット線に接続された第２入力端子とを有するセンスアンプと
を備え、
上記第１メモリセルと上記第２メモリセルとで１ビットの情報を記憶することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記第１スイッチング素子は、第１Ｎチャネルトランジスタと、この第１Ｎトランジスタの第１端子に接続された第１端子および上記第１Ｎトランジスタの第２端子に接続された第２端子を有する第１Ｐトランジスタとからなり、
上記第２スイッチング素子は、第２Ｎチャネルトランジスタと、この第２Ｎトランジスタの第１端子に接続された第１端子および上記第２Ｎトランジスタの第２端子に接続された第２端子を有する第２Ｐトランジスタとからなり、
上記第３スイッチング素子は、第３Ｎチャネルトランジスタと、この第３Ｎトランジスタの第１端子に接続された第１端子および上記第３Ｎトランジスタの第２端子に接続された第２端子を有する第３Ｐトランジスタとからなり、
上記第１スイッチング素子の上記第１端子は、上記第１Ｎトランジスタの上記第１端子と、上記第１Ｐトランジスタの上記第１端子とを電気接続している部分に形成されたノードであり、
上記第２スイッチング素子の上記第１端子は、上記第２Ｎトランジスタの上記第１端子と、上記第２Ｐトランジスタの上記第１端子とを電気接続している部分に形成されたノードであり、
上記第３スイッチング素子の上記第１端子は、上記第３Ｎトランジスタの上記第１端子と、上記第３Ｐトランジスタの上記第１端子とを電気接続している部分に形成されたノードであり、
上記第４スイッチング素子は、上記第１ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第４Ｎトランジスタであり、
上記第５スイッチング素子は、上記第２ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第５Ｎトランジスタであり、
上記第６スイッチング素子は、上記第３ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第６Ｎトランジスタであり、
上記第７スイッチング素子は、第７Ｎトランジスタであると共に、上記第８スイッチング素子は、第８Ｎトランジスタであることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
情報を記憶できる記憶領域、上記第２メモリセルの上記第２入出力端子に接続された第１入出力端子および第２入出力端子を有する第３メモリセルと、
情報を記憶できる記憶領域、上記第３メモリセルの上記第２入出力端子に接続された第１入出力端子を有する第４メモリセルと、
上記第３メモリセルの第２入出力端子に接続されると共に、上記第４メモリセルの第１入出力端子に接続された第４ローカルビット線と、
上記第４メモリセルの第２入出力端子に接続された第５ローカルビット線と、
上記第４ローカルビット線と、上記第２グローバルビット線とを接離する第１スイッチング装置と、
上記第５ローカルビット線と、上記第１グローバルビット線とを接離する第２スイッング装置と
を備え、
上記第３メモリセルと上記第４メモリセルとで１ビットの情報を記憶することを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記第１メモリセルの蓄積ノードを消去状態すると共に、第２メモリセルの蓄積ノードを書き込み状態として、データ０あるいはデータ１を記憶し、
上記第１メモリセルの蓄積ノードを書き込み状態とすると共に、第２メモリセルの蓄積ノードを消去状態として、データ１あるいはデータ０を記憶することを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
上記第１メモリセルの上記記憶領域は、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなり、上記第２メモリセルの上記記憶領域は、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなることを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
上記第１メモリセルの上記第１蓄積ノードおよび上記第２蓄積ノードのうちの一方または両方を消去状態にすると共に、上記第２メモリセルの上記第１蓄積ノードおよび上記第２蓄積ノードの一方または両方を書き込み状態として、データ０あるいはデータ１を記憶し、
上記第１メモリセルの上記第１蓄積ノードおよび上記第２蓄積ノードのうちの一方または両方を書き込み状態にすると共に、上記第２メモリセルの上記第１蓄積ノードおよび上記第２蓄積ノードの一方または両方を消去状態として、データ１あるいはデータ０を記憶することを特徴とする半導体記憶装置。
【請求項７】
請求項１つに記載の半導体記憶装置において、
上記メモリセルは、サイドウォールメモリであることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは、１つのチャネル領域の両端近傍に独立して記憶できる機能を備えたフラッシュメモリセルやマスクＲＯＭ（リード・オンリー・メモリ）セル等の不揮発性メモリセルを備えた半導体記憶装置に関する。また、本発明は、半導体記憶装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード（プログラム）記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリあるいはマスクＲＯＭ等のような不揮発性の半導体記憶装置が多く利用されている。
【０００３】
このような不揮発性メモリセルは、記憶状態に応じたセル電流（メモリセルに流れる電流）の変化を利用して情報を判定するものであるが、構造上、同じ情報を記憶した複数のメモリセルの間でセル電流を完全に一致させることが難しい。したがって、複数のメモリセルについて、同じ情報を記憶しても、セル電流の値がある程度の幅で分布するのが普通である。しかしながら、異なる情報を記憶したメモリセルの間でセル電流の値の分布が重なると、正しい情報の判定が困難になる。したがって、異なる情報を記憶したメモリセルの間では、互いのセル電流の分布が重ならないように、つまり、互いの分布の間に隙間が生じるように、プログラムベリファイ動作で調整している。しかしながら、最近、微細化、低電圧化等が進むに伴って、互いのセル電流の分布を隔てる隙間が狭くなりつつあるという問題がある。さらに、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）や、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響が、複数のメモリセルに互いに異なる度合いで及ぶ。以上のことから、個々のメモリセルのセル電流値の分布の広がりが大きくなり、データ０とデータ１のセル電流値の分布を隔てる隙間が極端に狭くなったり、あるいは、互いに重なってしまい、データ０とデータ１を区別できなくなるという問題が生じる。
【０００４】
従来の読み出し動作における代表的な手法としては、リファレンスセルを設け、その電流値又は平均電流値をリファレンス電流値として、読み出したいメモリセルのセル電流値と比較して情報を判定する半導体記憶装置がある（特許文献１：特開２００４−２７３０９３号公報参照）。具体的には、２つのリファレンスセルにデータ０とデータ１とを記憶させておき、それらの平均電流値をリファレンス電流値として用いる半導体記憶装置がある。
【０００５】
しかしながら、上記従来の半導体記憶装置は、データ０とデータ１の分布の隙間が極端に狭かったり、さらには重なってしまう（隙間がなくなる）ような場合には、メモリセルの情報を正しく読み取ることができないという問題がある。
【特許文献１】特開２００４−２７３０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の課題は、メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明の半導体記憶装置は、
情報を記憶できる記憶領域、第１入出力端子および第２入出力端子を有する第１メモリセルと、
情報を記憶できる記憶領域と、上記第１メモリセルの上記第２入出力端子に接続された第１入出力端子と、第２入出力端子とを有する第２メモリセルと、
上記第１メモリセルの上記第１入出力端子に接続された第１ローカルビット線と、
上記第２メモリセルの上記第２入出力端子に接続された第２ローカルビット線と、
上記第１メモリセルの上記第２入出力端子と、上記第２メモリセルの上記第１入出力端子とに接続された第３ローカルビット線と、
上記第１ローカルビット線が接続された第１端子を有する第１スイッチング素子と、
上記第２ローカルビット線が接続された第１端子を有する第２スイッチング素子と、
上記第３ローカルビット線が接続された第１端子を有する第３スイッチング素子と、
上記第１ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第４スイッチング素子と、
上記第２ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第５スイッチング素子と、
上記第３ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第６スイッチング素子と、
上記第１ローカルビット線と上記第３ローカルビット線とを接離する第７スイッチング素子と、
上記第２ローカルビット線と上記第３ローカルビット線とを接離する第８スイッチング素子と、
上記第１スイッチング素子、上記第２スイッチング素子および上記第３スイッチング素子のオンまたはオフを制御する第１セレクタ回路と、
上記第４スイッチング素子、上記第５スイッチング素子および上記第６スイッチング素子のオンまたはオフを制御する第２セレクタ回路と、
上記第７スイッチング素子および上記第８スイッチング素子のオンまたはオフを制御するイコライザと、
上記第１スイッチング素子の第２端子が接続されると共に、上記第２スイッチング素子の第２端子が接続された第１グローバルビット線と、
上記第３スイッチング素子の第２端子が接続された第２グローバルビット線と、
上記第１グローバルビット線に接続された出力端子を有する第１ビット線ドライバと、
上記第２ブローバルビット線に接続された出力端子を有する第２ビット線ドライバと、
上記第１グローバルビット線に接続された第１入力端子と、上記第２グローバルビット線に接続された第２入力端子とを有するセンスアンプと
を備え、
上記第１メモリセルと上記第２メモリセルとで１ビットの情報を記憶することを特徴としている。
【０００８】
本発明によれば、上記２個のメモリセル（第１メモリセルおよび第２メモリセル）の状態の差を利用することで、読み出し動作を行うため、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。また、メモリアレイをブロック分割して、各ブロックを選択するための回路を備えているので、１個のセンスアンプで読み出すことのできるメモリセルの個数を、仕様によって適切な数に調整することができる。
【０００９】
また、一実施形態の半導体記憶装置は、
上記第１スイッチング素子は、第１Ｎチャネルトランジスタと、この第１Ｎトランジスタの第１端子に接続された第１端子および上記第１Ｎトランジスタの第２端子に接続された第２端子を有する第１Ｐトランジスタとからなり、
上記第２スイッチング素子は、第２Ｎチャネルトランジスタと、この第２Ｎトランジスタの第１端子に接続された第１端子および上記第２Ｎトランジスタの第２端子に接続された第２端子を有する第２Ｐトランジスタとからなり、
上記第３スイッチング素子は、第３Ｎチャネルトランジスタと、この第３Ｎトランジスタの第１端子に接続された第１端子および上記第３Ｎトランジスタの第２端子に接続された第２端子を有する第３Ｐトランジスタとからなり、
上記第１スイッチング素子の上記第１端子は、上記第１Ｎトランジスタの上記第１端子と、上記第１Ｐトランジスタの上記第１端子とを電気接続している部分に形成されたノードであり、
上記第２スイッチング素子の上記第１端子は、上記第２Ｎトランジスタの上記第１端子と、上記第２Ｐトランジスタの上記第１端子とを電気接続している部分に形成されたノードであり、
上記第３スイッチング素子の上記第１端子は、上記第３Ｎトランジスタの上記第１端子と、上記第３Ｐトランジスタの上記第１端子とを電気接続している部分に形成されたノードであり、
上記第４スイッチング素子は、上記第１ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第４Ｎトランジスタであり、
上記第５スイッチング素子は、上記第２ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第５Ｎトランジスタであり、
上記第６スイッチング素子は、上記第３ローカルビット線が接続された第１端子と、電圧源に接続された第２端子とを有する第６Ｎトランジスタであり、
上記第７スイッチング素子は、第７Ｎトランジスタであると共に、上記第８スイッチング素子は、第８Ｎトランジスタである。
【００１０】
上記実施形態によれば、高電圧が印加されるスイッチング部分に、ＰチャネルトランジスタとＮチャネルトランジスタとからなるスイッチング素子を用いているので、ゲートに印加する電圧を低く抑えつつ、プロセスを微細化することができる。
【００１１】
また、上記実施形態によれば、各トランジスタを制御することで、書き込み時、書き込みを行うメモリセルのドレイン側（高電圧側）のローカルビット線に電圧（例えば５Ｖ）を、グローバルビット線から印加することができ、書き込み電流によって、ローカルビット線の電位が低下することを抑制できる。また、ローカルビット線に電圧を、イコライザでオンするトランジスタを介して印加しないようにすることができる。
【００１２】
また、上記実施形態によれば、書き込み時において、書き込み電流による電位上昇がメモリセルごとにばらつかないように、書き込みを行うメモリセルのソース側（低電圧側）のローカルビット線に、電圧（例えば０Ｖ）を、第４乃至第６Ｎトランジスタを介して印加することができる。
【００１３】
また、上記実施形態によれば、書き込み時に、書き込みを行わないメモリセルの両側のローカルビット線間が等電位となって電流が流れないように、両側のローカルビット線を接続するトランジスタをイコライザでオンすることができる。
【００１４】
また、上記実施形態によれば、ＶＴモード時に、測定電流による電位上昇がメモリセルごとにばらつかないように、セル電流の測定を行うメモリセルのソース側（低電圧側）のローカルビット線に、電圧（例えば０Ｖ）を、第４乃至第６Ｎトランジスタを介して印加することができる。また、このことを、必要最小限の数のトランジスタで実現することができる。
【００１５】
また、一実施形態の半導体記憶装置は、
情報を記憶できる記憶領域、上記第２メモリセルの上記第２入出力端子に接続された第１入出力端子および第２入出力端子を有する第３メモリセルと、
情報を記憶できる記憶領域、上記第３メモリセルの上記第２入出力端子に接続された第１入出力端子を有する第４メモリセルと、
上記第３メモリセルの第２入出力端子に接続されると共に、上記第４メモリセルの第１入出力端子に接続された第４ローカルビット線と、
上記第４メモリセルの第２入出力端子に接続された第５ローカルビット線と、
上記第４ローカルビット線と、上記第２グローバルビット線とを接離する第１スイッチング装置と、
上記第５ローカルビット線と、上記第１グローバルビット線とを接離する第２スイッング装置と
を備え、
上記第３メモリセルと上記第４メモリセルとで１ビットの情報を記憶する。
【００１６】
上記実施形態によれば、例えば、ビット線選択回路によって、組みをなすメモリセルの複数の並びを選択することによって、情報を読み出す精度を損なうことなく、少ない個数のセンスアンプで多くのメモリセルを読み出すことができる。
【００１７】
また、一実施形態の半導体記憶装置は、
上記第１メモリセルの蓄積ノードを消去状態すると共に、第２メモリセルの蓄積ノードを書き込み状態として、データ０あるいはデータ１を記憶し、
上記第１メモリセルの蓄積ノードを書き込み状態とすると共に、第２メモリセルの蓄積ノードを消去状態として、データ１あるいはデータ０を記憶する。
【００１８】
上記実施形態によれば、上記２個のメモリセルの状態の差に基づいて、読み出し動作を行うことができて、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。
【００１９】
また、一実施形態の半導体記憶装置は、上記第１メモリセルの上記記憶領域が、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなり、上記第２メモリセルの上記記憶領域が、互いに独立に情報を記憶できる第１記憶領域および第２記憶領域からなる。
【００２０】
上記実施形態によれば、上記２個のメモリセルの状態の差に基づいて、読み出し動作を行うことができて、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。また、メモリアレイをブロック分割して、それを選択するための回路を備えているので、１個のセンスアンプで読み出すことのできるメモリセルの個数を、その精度を損なうことなく、増加させることができる。さらに、実際に使用する記憶領域を、第１記憶領域と第２記憶領域のうちの一方に限ることによって、記憶領域を、メモリセルの狭い範囲に限定することができる。したがって、データの読み出しに必要な電荷量を、少なくでき、書き込み、消去時の消費電力を低減することができる。
【００２１】
また、一実施形態の半導体記憶装置は、
上記第１メモリセルの上記第１蓄積ノードおよび上記第２蓄積ノードのうちの一方または両方を消去状態にすると共に、上記第２メモリセルの上記第１蓄積ノードおよび上記第２蓄積ノードの一方または両方を書き込み状態として、データ０あるいはデータ１を記憶し、
上記第１メモリセルの上記第１蓄積ノードおよび上記第２蓄積ノードのうちの一方または両方を書き込み状態にすると共に、上記第２メモリセルの上記第１蓄積ノードおよび上記第２蓄積ノードの一方または両方を消去状態として、データ１あるいはデータ０を記憶する。
【００２２】
上記実施形態によれば、上記２個のメモリセルの状態の差に基づいて、読み出し動作を行うことができて、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。また、蓄積ノードの一方のみを用いれば、エンデュランス特性を改善することができる。
【００２３】
また、一実施形態の半導体記憶装置は、上記メモリセルは、サイドウォールメモリであることを特徴としている。
【００２４】
上記サイドウォールメモリでは、上記ソース領域とドレイン領域とゲートとの電位を制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して、夫々に情報が記憶される。
【００２５】
上記サイドウォールメモリを含むメモリセルは、１つのメモリセルに２つの電荷保持領域、つまり、２つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。２つの記憶部を有するサイドウォールメモリでは、一方の記憶部の情報を読み出す際の電流が、他方の記憶部の電荷保持状態の影響を受ける。したがって、１つの記憶部を有するメモリセルと比較してセル電流の値のバラツキが大きいという特性を有する。しかしながら、この半導体記憶装置は、第１メモリセルと、第２メモリセルの状態を比較するようになっているので、１本のワード線で選択される複数のメモリセルにおける第１入出力端子から第２入出力端子に電流を流したときの電流分布および１本のワード線で選択される複数のメモリセルにおける第２入出力端子から第１入出力端子に電流を流したときの電流分布がばらついたり、時間の経過と共にずれが生じたり、あるいは、上記二つの電流分布が重なってしまうようなことがあっても、メモリセルの情報を正確に判別することができる。
【００２６】
また、本発明の電子機器は、本発明の半導体記憶装置を備える。
【００２７】
ここで、電子機器とは、携帯電話等の携帯情報端末、液晶表示装置、ＤＶＤ装置、映像機器、オーディオ機器、複写装置等をいう。
【００２８】
本発明によれば、比較的簡単な構成によって高精度に情報の判定を行うことができる本発明の半導体記憶装置を備えるので、電子機器の信頼性を向上させることができる。
【発明の効果】
【００２９】
本発明の半導体記憶装置によれば、第１メモリセルと第２メモリセルの状態の差に基づいて読み出し動作を行うことができて、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を図示の形態により詳細に説明する。
【００３１】
（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置を示す図である。
【００３２】
この半導体記憶装置は、ｋ個のブロックに分かれ、各ブロックの共通配線として、グローバルビット線ＧＢＬ１〜ＧＢＬ２ｎ（ここで、ｎは、自然数）を備える。ブロックに分けるのは、読み出し等の速度向上のため、グローバルビット線に１度に繋がるメモリセルの個数を制限し、負荷を軽くするためである。これらのグローバルビット線ＧＢＬ１〜ＧＢＬ２ｎは、２本ずつが対となって、センスアンプＳＡ１〜ＳＡｎに入力される。各ブロックは、不揮発性のメモリセルＭＣ１１〜ＭＣｍ ２ｎをマトリクス状に配置してなるメモリセルアレイ１００を備える。メモリセルＭＣ１１〜ＭＣｍ ２ｎは、後述するサイドウォールメモリからなっている。
【００３３】
このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ１〜ＷＬｍが延在している。
【００３４】
さらに、上記メモリセルアレイ１００の列方向には、同一行に並ぶ２個ずつのメモリセルの入出力端子と互いに接続される複数のローカルビット線ＬＢＬ１〜ＬＢＬ２ｎ、および、ＬＢＣ１〜ＬＢＣｎが延在している。上記ワード線ＷＬ１〜ＷＬｍは、任意のワード線を選択する行デコーダ１０２に接続されている。
【００３５】
上記ローカルビット線ＬＢＬ１〜ＬＢＬ２ｎ、および、ＬＢＣ１〜ＬＢＣｎは、ＬＢＬセレクタ１０５から出力される信号ＬＳ１〜ＬＳ３が、ゲート端子に入力されるＮチャネルトランジスタを介して、また、ＬＢＬセレクタ１０５から出力される信号ＬＳ１Ｂ〜ＬＳ３Ｂが、ゲートに入力されるＰチャネルトランジスタを介して、グローバルビット線ＧＢＬ０〜ＧＢＬｎに接続される。ここで、Ｐチャネルトランジスタの第１端子は、Ｎチャネルトタンジスタの第１端子に接続され、Ｐチャネルトランジスタの第２端子は、Ｎチャネルトタンジスタの他方の第２端子に接続されている。第１端子同士が接続されると共に、第２端子同士が接続されたＮチャネルトランジスタ１とＰチャネルトランジスタ２は、第１スイッチング素子を構成し、第１端子同士が接続されると共に、第２端子同士が接続されたＮチャネルトランジスタ３とＰチャネルトランジスタ４は、第２スイッチング素子を構成し、第１端子同士が接続されると共に、第２端子同士が接続されたＮチャネルトランジスタ５とＰチャネルトランジスタ６は、第３スイッチング素子を構成している。
【００３６】
また、上記ローカルビット線ＬＢＬ１〜ＬＢＬ２ｎ、および、ＬＢＣ１〜ＬＢＣｎは、Ｖｄセレクタ１０４から出力される信号ＤＳ１〜ＤＳ３がゲートに入力されるＮチャネルトランジスタ７,８,９を介して、電源線Ｖｄに接続される。さらに、３本ずつで組を為すローカルビット線ＬＢＬ１とＬＢＣ１とＬＢＬ２、・・・、ＬＢＬ２ｎ−１とＬＢＣｎとＬＢＬ２ｎは、イコライザ１０３から出力される信号ＥＱ１、ＥＱ２がゲートに入力されるＮチャネルトランジスタ１０,１１によって、互いに接続される。各グローバルビット線ＧＢＬ１〜ＧＢＬｎは、ビット線ドライバ１０１に接続されている。
【００３７】
Ｎチャネルトランジスタ７は、第４スイッチング素子を構成し、Ｎチャネルトランジスタ８は、第５スイッチング素子を構成し、Ｎチャネルトランジスタ９は、第６スイッチング素子を構成している。また、Ｎチャネルトランジスタ１０は、第７スイッチング素子を構成し、Ｎチャネルトランジスタ７は、第８スイッチング素子を構成している。また、ｎの夫々の値において、ローカルビット線ＬＢＬ２ｎ−１は、第１ローカルビット線を構成し、ＬＢＬ２ｎは、第２ローカルビット線を構成し、ＬＢＣｎは、第３ローカルビット線を構成している。また、図１において、ｎおよびｍの夫々の値において、ＭＣｍ ２ｎ−１は、第メモリセルを構成し、ＭＣｍ ２ｎは、第２メモリセルを構成している。
【００３８】
図２は、ビット線ドライバ１０１の回路構成の一例を示す。この回路では、デコード信号ＤＥＣ０〜ＤＥＣｐ、および、各々の反転信号ＤＥＣ０＃〜ＤＥＣｐ＃によって選択されるようになっており、ＮＡＮＤゲートの出力がＬｏｗになったビット線ドライバ１０１だけ、電圧ＶＰＰ（例えば５Ｖ）がＧＢＬｉ（ｉ＝１〜２ｎ）に出力され、それ以外のビット線ドライバ１０１の出力ＧＢＬｊ（ｊ≠ｉ）は、０Ｖになる。但し、読み出し動作時に、グローバルビット線を、ハイインピーダンス（ＨｉＺ）状態にする必要がある。これは、ＮＡＮＤゲートの出力と、入力信号ＨＩＺとを、共にＨｉｇｈとすることによって実現される。
【００３９】
図３は、センスアンプＳＡｎの回路構成の一例を示す。図３において、Ｐ０〜Ｐ３は、Ｐ型トランジスタを示し、Ｎ０〜Ｎ３は、Ｎ型トランジスタを示す。この回路では、読み出し時に、グローバルビット線ＧＢＬ２ｎ−１、ＧＢＬ２ｎの電圧を入力電圧として取り込み、信号ＣＵＴ０、ＣＵＴ１をＬｏｗにして、電圧を入力端子ＳＡＬ、ＳＡＲに閉じ込め、その後に、信号ＳＡＰをＨｉｇｈからＬｏｗに立ち下げ、さらに、信号ＳＡＮをＬｏｗからＨｉｇｈに立ち上げて増幅動作を行う。動作は、従来のＤＲＡＭのセンスアンプに準じる。
【００４０】
図４は、第１実施形態でメモリセルＭＣ１１、ＭＣ１２…として使用されているサイドウォールメモリ２０００の断面図である。
【００４１】
このサイドウォールメモリ２０００は、電荷保持領域として働く第１記憶領域としての第１シリコン窒化膜２００３および第２記憶領域としての第２シリコン窒化膜２００４を備えている。このサイドウォールメモリ２０００は、第１シリコン窒化膜２００３と第２シリコン窒化膜２００４のいずれか一方に情報を書き込むことで、データ０とデータ１の１ビットの情報を記憶するようになっている。基板２００１上に、ゲート電極として機能するワード線２００５がゲート絶縁膜２００２を介して形成されており、このワード線２００５の両側に、シリコン酸化膜２００６を介して、第１及び第２シリコン窒化膜２００３,２００４が形成されている。この第１及び第２シリコン窒化膜２００３,２００４は、ワード線２００５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板２００１表面と略平行かつワード線２００５から遠ざかる側に延びる横部とを有し、概略Ｌ字状の断面形状を有している。上記第１及び第２シリコン窒化膜２００３，２００４のワード線２００５から遠い側には、シリコン酸化膜２００７，２００７が設けられている。このように、第１及び第２シリコン窒化膜２００３，２００４を、シリコン酸化膜２００６とシリコン酸化膜２００７で挟むことにより、書き換え動作時の電荷注入効率を高くして、高速な動作を実現している。上記第１及び第２シリコン窒化膜２００３,２００４に近接する基板２００１上には、２つの拡散領域が形成されている。詳しくは、第１シリコン窒化膜２００３の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２００９が形成されている。さらに、第２シリコン窒化膜２００４の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２０１０が形成されている。この拡散層２０１０は、第２ローカルビット線２０１２として機能している。上記拡散層２００９及び第２ローカルビット線２０１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層２００９と第２ローカルビット線２０１２との間に、チャネル領域が定められる。上記第２ローカルビット線２０１２は、メモリセルの上部に形成された図示しない配線層に接続され、拡散層２００９は、メモリセル２０００の上部に形成された第１ローカルビット線２０１１に接続されている。尚、サイドウォールメモリにおいては、記憶領域がチャネル領域の一端の近傍の狭い範囲に限られるため、データの読み出しに必要な電荷量を少なくできて、書き込み、消去時の消費電力を低減することができる。
【００４２】
次に、第１実施形態におけるメモリセルへの書き込み、消去、読み出し、およびＶＴモードの各動作について説明する。
【００４３】
本発明では、図５に示すメモリセル２個（ＭＣｍ ２ｎ−１,ＭＣｍ ２ｎ）を１組として、１ビットの情報を記憶する。その際、例えば、データ０は左側のメモリセルＭＣｍ ２ｎ−１の蓄積ノード１を消去状態（消去状態を、蓄積ノードがイレース状態である状態、すなわち、蓄積ノードから電子が引き抜かれた状態として定義する）、右側のメモリセルＭＣｍ ２ｎの蓄積ノード４を書き込み状態（書き込み状態を、蓄積ノードがプログラム状態である状態、すなわち、蓄積ノードに電子が注入されている状態として定義する）とし、蓄積ノード２、３は消去状態（または、製造直後のバージン状態）のままとする。また、例えばデータ１は左側のメモリセルＭＣｍ ２ｎ−１の蓄積ノード１を書き込み状態、右側のメモリセルＭＣｍ ２ｎの蓄積ノード４を消去状態とし、蓄積ノード２、３は消去状態（または、製造直後のバージン状態）のままとする。
【００４４】
尚、データ０とデータ１の定義は、上記定義と逆にしても構わない。また、蓄積ノード１と２、あるいは、蓄積ノード３と４を一緒に書き込む方式でも構わないが、蓄積ノードの一方（上の例では、蓄積ノード１と４）のみに書き込む方がエンデュランス特性の点では優れている。
【００４５】
図６は、このような書き込み動作を行うことが可能である、ワード線ＷＬｊ、グローバルビット線ＧＢＬｉ、ＧＢＬｉ＋１、ローカルビット線ＬＢＬｉ、ＬＢＣｉ、ＬＢＬｉ＋１に印加された電圧の一例を示す図である。図６において、ｊは、上記ｍと、ｊ＝ｍの関係があり、ｊは、上記ｎと、ｊ＝２ｎ−１の関係がある。
【００４６】
メモリセルにデータ１を記憶する場合、各信号線に、図６の第１段目のような電圧を加えて、蓄積ノード１へ書き込みを行う。例えば、ＭＣ１１の蓄積ノード１に書き込みを行う場合には、ＷＬ１に５Ｖ、ＧＢＬ１に５Ｖ、Ｖｄに０Ｖ、ＬＢＬ１に５Ｖを印加し、かつ、第１乃至第３スイッチング素子をオンにする。このようにして、メモリセルＭＣ１１の入力端子１が入力端子２に対して高電位になるように、かつ、メモリセルＭＣ１１の制御端子が高電位になるように、電圧を印加して、電子を、メモリセルＭＣ１１の蓄積ノード１に引き込むようにする。一方、データ０とするためには、蓄積ノード４へ書き込みを行うため、各信号線に、図６の第２段目のような電圧を加える。
【００４７】
尚、図６においては、各々のトランジスタのゲートに入力すべき信号ＬＳ１〜ＬＳ３、ＤＳ１〜ＤＳ３、ＥＱ１、ＥＱ２は、Ｈｉｇｈレベルを１、Ｌｏｗレベルを０で示した。ここで、信号ＬＳ１Ｂ〜ＬＳ３Ｂには、常に、信号ＬＳ１〜ＬＳ３と逆のレベルを入力する。このことから、信号ＬＳ１Ｂ〜ＬＳ３Ｂのレベルは、信号ＬＳ１〜ＬＳ３のレベルを参照すれば理解されるので、図６への信号ＬＳ１Ｂ〜ＬＳ３Ｂのレベルの記載を省略した。
【００４８】
また、通常の消去（蓄積ノード１、４の消去）を実行するには、図６の第６段目のような電圧を加えれば良い。例えば、ＭＣ１１の蓄積ノード１に書き込まれた情報を消去するには、図６の第６段目のような電圧を加えることにより、メモリセルＭＣ１１の入力端子１が入力端子２に対して高電位になるように、かつ、メモリセルＭＣ１１の制御端子が低電位になるように、電圧を印加して、電子を、メモリセルＭＣ１１の蓄積ノード１から引き抜くようにする。また、製造直後の初期消去で、蓄積ノードすべてを消去するには、図６の第５段目のような電圧を加えるようにする。
【００４９】
さらに、充電読み出し動作においては、図６の第８段目に示したように、まず、ローカルビット線ＬＢＬｉ、ＬＢＣｉ、ＢＬｉ＋１のすべてを０Ｖに放電した後で、第９段目に示したように、ローカルビット線ＬＢＬｉ、ＬＢＬｉ＋１をハイ・インピーダンス（ＨｉＺ）状態とし、ローカルビット線ＬＢＣｉに、例えばＶｄ＝１．２Ｖを印加して、ローカルビット線ＬＢＬｉ、ＬＢＬｉ＋１を充電する。適当なタイミングで、ビット線の電圧をセンスアンプＳＡｎに取り込み、増幅動作を行う。これは、図３の説明で述べた通りである。
【００５０】
なお、上では、ローカルビット線ＬＢＬｉ、ＬＢＬｉ＋１を充電する方式について述べたが、逆に、例えば、１．２Ｖから放電する方式でも構わない。但し、その場合は、サイドウォールメモリにおいては、蓄積ノード１、４でなく、蓄積ノード２、３を用いた方が読み出し特性が良いため、印加する電圧は図６の第１０段目、第１１段目のように変更すべきである。
【００５１】
次に、外部からチップのパッドを介して直接、セル電流を測定するＶＴモードにおいては、図６の第１２段目〜第１５段目に示したように、測定したい蓄積ノード側のローカルビット線を０Ｖにし、隣接するローカルビット線は、グローバルビット線からチップのパッドを介して外部に接続する。外部から１．２Ｖを与えつつ、流れる電流を測定する。これは、製造、開発工程におけるテスト時に、重要となるモードである。
【００５２】
尚、上記第１実施形態の半導体記憶装置では、図４に断面構造を示すサイドウォールメモリを使用したが、この発明の半導体記憶装置は、チャネル領域の両端に２つの蓄積ノード（蓄積層や蓄積部）を持つメモリセルであれば、如何なる構造のメモリセルでも使用することができる。図７〜図１２は、本発明で使用できるメモリの構造を示す断面図である。以下に、図７〜図１２を用いて本発明の半導体記憶装置で使用できるメモリの数例を説明することにする。
【００５３】
この発明が有するメモリは、図７に示すように、基板１４０６上に、酸化膜１４０５、ゲート１４００を順次積層し、酸化膜１４０５上かつゲート１４００の両側に略左右対称に第１記憶領域である第１の蓄積層１４０１および第２記憶領域である第２の蓄積層１４０２を積層し、更に、基板１４０６と酸化膜１４０５との間に、積層方向に第１の蓄積層１４０１と重なるように第１拡散層１４０３を形成すると共に、積層方向に第２の蓄積層１４０２と重なるように、かつ、第１拡散層１４０３と交わらないように、第２拡散層１４０４が形成されている構造であっても良い。
【００５４】
また、この発明が有するメモリは、図８示すように、基板１５０６上に、酸化膜１５０５、ゲート１５００を順次積層し、ゲート１５００の酸化膜１５０５側の二つのすみに左右対称に断面４分円形状の第１記憶領域としての第１の蓄積層１５０１および断面４分円形状の第２記憶領域としての第２の蓄積層１５０２を形成し、更に、基板１５０６と酸化膜１５０５との間に、積層方向に第１の蓄積層１５０１と重なるように第１拡散層１５０３を形成すると共に、積層方向に第２の蓄積層１５０２と重なるように、かつ、第１拡散層１５０３と交わらないように、第２拡散層１５０４が形成されている構造であっても良い。
【００５５】
また、この発明が有するメモリは、図９に示すように、基板１６０６上に、断面略凹字状の酸化膜１６０５を形成すると共に、酸化膜１６０５の凹部にゲート１６００を形成し、かつ、基板１６０６上かつ酸化膜１６０５の一方の側に酸化膜１６０７、第１記憶領域である第１の蓄積層１６０８、酸化膜１６０９、ゲート１６１０を積層すると共に、基板１６０６上かつ酸化膜１６０５の他方の側に酸化膜１６１１、第２記憶領域である第２の蓄積層１６１２、酸化膜１６１３、ゲート１６１４を積層し、更に、基板１６０６と酸化膜１６０７との間に、積層方向に第１の蓄積層１６０８と重なるように第１拡散層１６１７を形成すると共に、基板１６０６と酸化膜１６１１との間に、積層方向に第２の蓄積層１６１２と重なるように、かつ、第１拡散層１６１７と交わらないように、第２拡散層１６１８が形成されている構造であっても良い。
【００５６】
また、この発明が有するメモリは、図１０に示すように、基板１７０６上に酸化膜１７０５を形成すると共に、断面凸形状の凸側が酸化膜１７０５の上面全面に接触するように、酸化膜１７０５上にゲート１７００を形成し、かつ、酸化膜１７０５の一方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７０８、第１記憶領域である第１の蓄積層１７０９、酸化膜１７１０を順次形成すると共に、酸化膜１７０５の他方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７１１、第２記憶領域である第２の蓄積層１７１２、酸化膜１７１３を順次形成し、更に、基板１７０６と酸化膜１７０８との間に、積層方向に第１の蓄積層１７０９と重なるように第１拡散層１７１５を形成すると共に、基板１７０６と酸化膜１７１１との間に、積層方向に第２の蓄積層１７１２と重なるように、かつ、第１拡散層１７１５と交わらないように、第２拡散層１７１６が形成されている構造であっても良い。
【００５７】
また、この発明が有するメモリは、図１１に示すように、基板１８０５上に、酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８、ゲート１８００を順次形成し、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なるように、第１拡散層１８０３が形成されると共に、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なり、かつ、第１拡散層１８０３と交わらないように第２拡散層１８０４が形成されている構造であっても良い。尚、図１１に示す構造では、断面における酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８からなるサンドイッチ構造の一方の側を、第１記憶領域としての第１の蓄積部１８０１として使用し、断面における上記サンドイッチ構造の他方の側を、第２記憶領域としての第２の蓄積部１８０２として使用するようになっている。
【００５８】
また、この発明が有するメモリは、図１２に示すように、図４の構成に加えて、二つの拡散層２００９,２０１０のうちの一方の拡散層２００９の両側に、その一方の拡散層２００９の導電型と同じ導電型の第２拡散層２０１３を形成した構成であっても良い。すなわち、サイドウォールメモリの一方のチャネル端に第２拡散層２０１３を注入し（一般にＬＤＤ構造と呼ばれる）、第２のシリコン窒化膜２００４のみを電荷の蓄積ノードとして用いても良い。この場合は、第２拡散層２０１３があるため、チャネルを流れる電流量は、第１のシリコン窒化膜２００３の状態には依存しない。
【００５９】
また、この発明が有するメモリセルは、蓄積ノードがポリシリコンを代表とする材質からなるフローティングゲートで形成され、蓄積ノードが一つしかない構成であっても良い。
【００６０】
例えば、図１３に示すように、メモリセル２２００は、基板２２０１に垂直な方向の断面図において、基板２００１に埋め込み形成されると共に、間隔をおいて配置された拡散層２２０９および拡散層２２１０と、基板２２０１の一部上、拡散層２２０９の一部上および拡散層２２１０の一部上に形成されたゲート絶縁膜２２０２と、ゲート絶縁膜２２０２上に形成されると共に、ポリシリコンを代表とする材質からなるフローティングゲート２２０８と、フローティングゲート２２０８上に形成されたシリコン酸化膜２２０６と、シリコン酸化膜２２０６上に形成されたワード線２２０５とを備える構成であっても良い。
【００６１】
また、例えば、図１４に示すように、メモリセル２３００は、基板２３０１に垂直な方向の断面図において、基板２３０１に埋め込み形成されると共に、間隔をおいて配置された拡散層２３０９および拡散層２３１０と、基板２３０１の一部上、拡散層２２０９の一部上に形成されたゲート絶縁膜２３０２と、ゲート絶縁膜上に形成されると共に、ポリシリコンを代表とする材質からなるフローティングゲート２３０８と、フローティングゲート２３０８上、基板２３０１の一部上、および、拡散層２３１０の一部上に形成されたシリコン酸化膜２３０６と、シリコン酸化膜２３０６上に形成されたワード線２３０５とを備える構成であっても良い。尚、図１３や図１４で示したような、蓄積ノードが１個しかないメモリセルの場合は、例えばデータ０は、左側のメモリセルＭＣｍｎ−１（ｍは、自然数、ｎは、２以上の整数）の蓄積ノードを消去状態、右側のメモリセルＭＣｍｎ（ｍは、自然数、ｎは、２以上の整数）の蓄積ノードを書き込み状態とし、データ１の場合は、その逆とすれば良いことは勿論である。
【００６２】
図１５は、図１６に示す半導体記憶装置の各種配線、各種スイッチング素子に印加する電圧の一例を示す図である。ここで、図１６に示す半導体記憶装置は、メモリセルとして、図２に示すサイドウォールメモリを使用するのではなくて、図１３に示す、蓄積ノードが一つのメモリセルを使用する点が、第１実施形態の半導体記憶素子と異なる。
【００６３】
図１７は、読み出しが充電方式の場合において、図１８に示す半導体記憶装置の各種配線、各種スイッチング素子に印加する電圧の一例を示す図である。ここで、図１８に示す半導体記憶装置は、メモリセルとして、図２に示すサイドウォールメモリを使用するのではなくて、図１４に示す、蓄積ノードが一つのメモリセルを使用する点が、第１実施形態の半導体記憶素子と異なる。
【００６４】
図１９は、読み出し方式が放電方式の場合において、図１８に示す半導体記憶装置において、メモリセルの向きを全て左右反転させた半導体記憶装置における各種配線、および、各種スイッチング素子に印加する電圧の一例を示す図である。
【００６５】
（第２実施形態）
図２０は、本発明の第２実施形態の半導体記憶装置を示す図である。
【００６６】
第２実施形態の半導体記憶装置では、第１実施形態の半導体記憶装置の構成部と同一構成部には同一参照番号を付して説明を省略することにする。また、第２実施形態の半導体記憶装置では、第１実施形態の半導体記憶装置と共通の作用効果および変形例については説明を省略することにし、第１実施形態の半導体記憶装置と異なる構成、作用効果についてのみ説明を行うことにする。
【００６７】
第２実施形態の半導体記憶装置は、次のメモリセル対、すなわち、ＭＣ１１とＭＣ１２、ＭＣ１３とＭＣ１４、・・・、ＭＣｍ１とＭＣｍ２、ＭＣｍ３とＭＣｍ４で、ビット線ドライバ１０１やセンスアンプＳＡ１、・・・を共用している点が、メモリセル対、すなわち、ＭＣ１１とＭＣ１２、・・・、ＭＣｍ１とＭＣｍ２で、ビット線ドライバ１０１やセンスアンプＳＡ１、・・・を共有している第１実施形態の半導体記憶装置と異なる。すなわち、第２実施形態は、ビット線ドライバ１０１やセンスアンプＳＡ１を共有しているメモリセル対の数が第１実施形態と比較して２倍になっている点が、第１実施形態と異なる。
【００６８】
このことから、第２実施形態では、メモリセルの選択のための、ＬＢＬセレクタ１０５、Ｖｄセレクタ１０４、および、イコライザ１０３の信号数が増えている。具体的には、第２実施形態では、メモリセルＭＣ１１〜ＭＣｍ２を選択する場合は、信号ＬＳ１〜ＬＳ３、ＬＳ１Ｂ〜ＬＳ３Ｂ、ＤＳ１〜ＤＳ３、ＥＱ１、ＥＱ２を用いる一方、メモリセルＭＣ１３〜ＭＣｍ４を選択する場合は、信号ＬＳ３〜ＬＳ５、ＬＳ３Ｂ〜ＬＳ５Ｂ、ＤＳ３〜ＤＳ５、ＥＱ３、ＥＱ４を用いるようになっている。尚、図２０において、ｍの夫々の値において、ＭＣｍ１は、第１メモリセルを示し、ＭＣｍ２は、第２メモリセルを示し、ＭＣｍ３は、第３メモリセルを示し、ＭＣｍ４は、第４メモリセルを示している。また、ＬＢＬ１は、第１ローカルビット線を示し、ＬＢＬ２は、第２ローカルビット線を示し、ＬＢＣ１は、第３ローカルビット線を示し、ＬＢＣ２は、第４ローカルビット線を示し、ＬＢＬ３は、第５ローカルビット線を示している。
【００６９】
図２１および図２２は、メモリセルＭＣ１１〜ＭＣｍ２を選択する場合についての信号を示す図である。
【００７０】
上記第１乃至第２実施形態の半導体記憶装置によれば、ＬＢＬセレクタ１０８、Ｖｄセレクタで選択されるトランジスタ群として、ＰチャネルトランジスタとＮチャネルトランジスタを対にしたものを用いているから、ゲートに印加する電圧を、大きく低減することができる。
【００７１】
但し、メモリセルとして、サイドウォールメモリを用いている上記第１および第２実施形態の場合、図６、および、図２１、図２２に示すように、Ｖｄセレクタにおいては、Ｖｄに、０Ｖか１．２Ｖの電圧しか印加されないという特徴がある。したがって、電源電圧がＶｄ＋Ｖｔｈ（Ｎチャネルトランジスタの閾値）以上（例えば１．８Ｖ以上）であれば、Ｐチャネルトランジスタを省略して、Ｎチャネルトランジスタのみにすることができ、回路のトランジスタ数を減らして、面積を小さく抑えることができる。また、イコライザ１０３で選択されるトランジスタ群も同様であり、電源電圧がイコライズすべき電圧＋Ｖｔｈ以上であれば、Ｐチャネルトランジスタを省略して、Ｎチャネルトランジスタのみにすることができる。
【００７２】
上記第１および第２実施形態は、以下のＡ乃至Ｄの条件を満たすように、各種トランジスタのオン・オフ制御が行われている。
【００７３】
Ａ．書き込み時、書き込みを行うメモリセルのドレイン側（高電圧側）のローカルビット線電圧（例えば５Ｖ）は、書き込み電流によって電位が低下しないよう、グローバルビット線から直接印加し、イコライザでオンするトランジスタを介して印加しない。
【００７４】
Ｂ．書き込み時、書き込みを行うメモリセルのソース側（低電圧側）のローカルビット線電圧（例えば０Ｖ）は、書き込み電流による電位上昇がメモリセルごとにばらつかないよう、同じ系統のトランジスタ（例えば、同じ系統の信号ＤＳ１〜ＤＳ３がゲートに入力されるトランジスタ）を介して印加する。
【００７５】
Ｃ．書き込み時、書き込みを行わないメモリセルの両側のローカルビット線間が等電位となって電流が流れないよう、両側のローカルビット線を接続するトランジスタをイコライザでオンする。
【００７６】
Ｄ．ＶＴモード時、セル電流の測定を行うメモリセルのソース側（低電圧側）のローカルビット線電圧（例えば０Ｖ）は、測定電流による電位上昇がメモリセルごとにばらつかないよう、同じ系統のトランジスタ（例えば、同じ系統の信号ＤＳ１〜ＤＳ３がゲートに入力されるトランジスタ）を介して印加する。
【００７７】
上記第１および第２実施形態は、上記Ａ乃至Ｄの条件を満たしているから、トランジスタ数を削減することができ、かつ、各動作の電気的特性を良くすることができる。
【００７８】
図２３は、本発明の電子機器の一実施形態であるデジタルカメラ３００を示すブロック図である。
【００７９】
このデジタルカメラ３００は、本発明の半導体記憶装置からなる不揮発性メモリ３０８および不揮発性メモリ３１９を備えている。このデジタルカメラ３００では、上記不揮発性メモリ３０８は、撮影画像の記憶に用いられている一方、不揮発性メモリ３１９は、液晶パネル３２２のばらつき補正値の記憶に用いられている。
【００８０】
このデジタルカメラ３００は、操作者によりパワースイッチ３０１がオンされると、電池３０２から供給される電力がＤＣ／ＤＣコンバータ３０３で所定電圧に変圧されて、各部品に供給される。レンズ３１６から入った光は、ＣＣＤ３１８で電流に変換され、Ａ／Ｄコンバータ３２０でデジタル信号となり、映像処理部３１０のデータバッファ３１１に入力される。尚、図２３において、３１７は、光学系駆動部を示している。データバッファ３１１に入力された信号は、ＭＰＥＧ処理部３１３で動画処理され、ビデオエンコーダ３１４を経てビデオ信号となり、液晶ドライバ３２１を経て、液晶パネル３２２に表示される。このとき、液晶ドライバ３２１は、内蔵の不揮発性メモリ３１９のデータを用いて、液晶パネル３２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつきなど）を補正している。操作者によりシャッター３０４が押下されると、データバッファ３１１の情報が、ＪＰＥＧ処理部３１２を経て静止画として処理され、不揮発性メモリであるフラッシュメモリ３０８に記録される。このフラッシュメモリ３０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ３０７は、ＣＰＵ３０６や映像処理部３１０の様々な処理過程で発生するデータの一時記憶用に利用される。
【００８１】
上記デジタルカメラ３００の不揮発性メモリ３０８、３１９は、長期の保存に亘るデータの信頼性を高くする必要がある。ここで、上記不揮発性メモリ３０８、３１９は、左右２方向の電流値を比較する形式であるから、データ０とデータ１のセル電流値の分布の隙間が極端に狭くなったり、あるいは、重なってしまうようなことがあっても、正確にメモリセルの情報を読み出すことができる。したがって、上記不揮発性メモリ３０８、３１９を備えるデジタルカメラ３００は、コストダウン、小型化及び高信頼性を達成することができる。
【００８２】
尚、上記実施形態では、本発明の半導体記憶装置をデジタルカメラ３００に搭載したが、本発明の半導体記憶装置を、携帯電話に搭載すると好ましい。携帯電話で用いられるフラッシュメモリは、画像データの他、通信プロトコルも記録するので、高度の信頼性が必要となる。したがって、本発明の半導体記憶装置を、携帯電話に搭載すると、携帯電話の品質を格段に向上させることができる。尚、本発明の半導体記憶装置を、デジタル音声レコーダ、ＤＶＤ装置、液晶表示装置の色調調整回路、音楽録音再生機器、映像装置、オーディオ機器、複写装置等、デジタルカメラおよび携帯電話以外の電子機器に搭載しても良いことは、言うまでもない。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１実施形態の半導体記憶装置を示す図である。
【図２】第１実施形態の半導体記憶装置が有するビット線ドライバの回路構成の一例を示す図である。
【図３】第１実施形態の半導体記憶装置が有するセンスアンプの回路構成の一例を示す図である。
【図４】第１実施形態でメモリセルとして使用されているサイドウォールメモリの断面図である。
【図５】第１実施形態において、１ビットの情報を記憶する部分である２つのメモリセルを示す図である。
【図６】第１実施形態の半導体記憶装置に書き込み動作を行うときに使用できる、ワード線ＷＬｊ、グローバルビット線ＧＢＬｉ、ＧＢＬｉ＋１、ローカルビット線ＬＢＬｉ、ＬＢＣｉ、ＬＢＬｉ＋１に印加する電圧の一例を示す図である。
【図７】本発明の半導体記憶装置で使用できるメモリの構成を示す図である。
【図８】本発明の半導体記憶装置で使用できるメモリの構成を示す図である。
【図９】本発明の半導体記憶装置で使用できるメモリの構成を示す図である。
【図１０】本発明の半導体記憶装置で使用できるメモリの構成を示す図である。
【図１１】本発明の半導体記憶装置で使用できるメモリの構成を示す図である。
【図１２】本発明の半導体記憶装置で使用できるメモリの構成を示す図である。
【図１３】本発明の半導体記憶装置で使用できるメモリの構成を示す図である。
【図１４】本発明の半導体記憶装置で使用できるメモリの構成を示す図である。
【図１５】図１６に示す半導体記憶装置の各種配線、各種スイッチング素子に印加する電圧の一例を示す図である。
【図１６】本発明の一実施形態の半導体記憶装置を示す図である。
【図１７】読み出しが充電方式の場合において、図１８に示す半導体記憶装置の各種配線、各種スイッチング素子に印加する電圧の一例を示す図である。
【図１８】本発明の一実施形態の半導体記憶装置を示す図である。
【図１９】読み出し方式が放電方式の場合において、図１８に示す半導体記憶装置において、メモリセルの向きを全て左右反転させた半導体記憶装置における各種配線、および、各種スイッチング素子に印加する電圧の一例を示す図である。
【図２０】本発明の第２実施形態の半導体記憶装置を示す図である。
【図２１】第２実施形態において、メモリセルＭＣ１１〜ＭＣｍ２を選択する場合についての信号を示す図である。
【図２２】第２実施形態において、メモリセルＭＣ１１〜ＭＣｍ２を選択する場合についての信号を示す図である。
【図２３】本発明の電子機器の一実施形態であるデジタルカメラを示すブロック図である。
【符号の説明】
【００８４】
１００,２００,３００  メモリセルアレイ
１０１  ビット線ドライバ
１０２  行デコーダ
１０３  イコライザ
１０４  Ｖｄセレクタ
１０５  ＬＢＬセレクタ
３００  デジタルカメラ
３０１  パワースイッチ
３０２  電池
３０３  ＤＣ／ＤＣコンバータ
３０４  シャッター
３０６  ＣＰＵ
３０７  ＤＲＡＭ
３０８  フラッシュメモリ
３１０  映像処理部
３１１  データバッファ
３１２  ＪＰＥＧ処理部
３１３  ＭＰＥＧ処理部
３１４  ビデオエンコーダ
３１６  レンズ
３１７  光学系駆動部
３１８  ＣＣＤ
３１９  不揮発性メモリ
３２０  Ａ／Ｄコンバータ
３２１  液晶ドライバ
３２２  液晶パネル
２０００  サイドウォールメモリ
２００１  基板
２００２  ゲート絶縁膜
２００３  第１シリコン窒化膜
２００４  第２シリコン窒化膜
２００５  ワード線
２００６,２００７  シリコン酸化膜
２００９,２０１０  拡散層
２０１１  第１ビット線
２０１２  第２ビット線
２０１３  第２拡散層
【図１】
2008077727.tif 000003
【図２】
2008077727.tif 000004
【図３】
2008077727.tif 000005
【図４】
2008077727.tif 000006
【図５】
2008077727.tif 000007
【図６】
2008077727.tif 000008
【図７】
2008077727.tif 000009
【図８】
2008077727.tif 000010
【図９】
2008077727.tif 000011
【図１０】
2008077727.tif 000012
【図１１】
2008077727.tif 000013
【図１２】
2008077727.tif 000014
【図１３】
2008077727.tif 000015
【図１４】
2008077727.tif 000016
【図１５】
2008077727.tif 000017
【図１６】
2008077727.tif 000018
【図１７】
2008077727.tif 000019
【図１８】
2008077727.tif 000020
【図１９】
2008077727.tif 000021
【図２０】
2008077727.tif 000022
【図２１】
2008077727.tif 000023
【図２２】
2008077727.tif 000024
【図２３】
2008077727.tif 000025