(57)【要約】【課題】本発明はＩＣ、回路モジュール間の配線をより容易に検査できる電子回路の検査法と検査容易化回路を提供することを目的とする。【解決手段】本発明での検査容易化回路はＩＣ、回路ブロックを組み合わせて作製する電子回路でＩＣ間、回路ブロック間の配線の検査を容易とするものである。その検査容易化回路は検査時にその配線に静的電流を流すことができるようにするもので、その配線に流した電流に現れる異常で配線を検査しようとするものである。その検査容易化回路を回路に組み込むことで、従来では発見が困難な配線故障の発見が確実に行えるようになるし、故障発生箇所の特定も行えるという特長を持っている。【選択図】図４
2008122338.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣを組み合わせて作製する電子回路に発生する配線故障の存在の発見、故障発生箇所の特定、発生故障の種類の特定をする検査法とその検査を容易とする検査容易化回路。
【請求項２】
回路ブロックを組み合わせてＩＣ内に作製する電子回路に発生する配線故障の存在の発見、故障発生箇所の特定、発生故障の種類の特定をする検査法とその検査を容易とする検査容易化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣや回路ブロック間の配線に発生する故障の存在の発見ならびに故障箇所の特定を行う検査法と、その検査を容易とする回路方式に関するものである。
【背景技術】
【０００２】
電子回路はプリント配線板にＩＣを半田付けして作られる。半導体製造技術の進歩により、そのＩＣ内には高機能で大規模な回路が実現できるようになっている。また、ＩＣのピン数が増加しピン間隔も狭くなり、プリント配線板との接続に故障が発生した場合、それを発見することが非常に困難となってきた。そのため、ＩＣにバウンダリスキャン回路が組み込まれることが多くなってきた。
【０００３】
また電子回路はＳｏＣ（System on Chip）、ＳｉＰ（System in Package）にみられるように機能回路ブロックをＩＣ内で配線し、１個のＩＣとして作られるようになり、回路ブロック間の配線の検査が重要となってきた。その配線の検査を容易とするためにバウンダリスキャン回路が組み込まれる場合も増えてきた。
【０００４】
回路ブロックとＩＣは機能的には同じもので、回路ブロックをＩＣと、回路ブロックの入出力端子をＩＣの入出力ピンと置き換えても同様なことが成り立つので、以下ではＩＣ間の配線の検査を中心に述べるが、ＩＣを回路ブロックと置き換えた場合も本発明に含まれる。
【０００５】
図１はバウンダリスキャン回路を組み込んだＩＣを用いて作製する回路の一部である。ＩＣの入出力ピンには静電気放電（ＥＳＤ、Electrio-Static  Discharge）でＩＣ内の回路が壊れないように入力保護回路、出力保護回路が組み込まれている。図１にはそれらの保護回路も記載している。一般にその保護回路にはドライバ回路も内蔵されている。
【０００６】
バウンダリスキャン回路はバウンダリスキャンフリップフロップとそれを制御するコントローラから構成されている。バウンダリスキャンフリップフロップはＩＣのピン毎に設けられ、隣り合うもの同士が数珠状に接続され、コントローラからの信号によって一方向にデータをシフトすることができる。ＩＣ外部からバウンダリスキャンフリップフロップへ検査データを供給するためのＴＤＩ（Test  Data  Input）ピンと、バウンダリスキャンフリップフロップの記憶値を読み出すためのＴＤＯ（Test  Data  Output）ピンがバウンダリスキャン回路を組み込んだＩＣには余分に設けられている。その上にコントローラ用のＴＭＳ（Test  Mode  Select）信号、ＴＲＳＴ（Test  Reset）信号、ＴＣＫ（Test  Clock）信号の各信号のピンも設けられている。
【０００７】
バウンダリスキャン回路を内蔵したＩＣで作られた回路では、通常動作時には、コア回路の出力につながるバウンダリスキャンフリップフロップがコア回路からの出力をそのままＩＣの出力ピンに流し、またコア回路の入力につながるバウンダリスキャンフリップフロップは入力ピンからの論理値をそのままコア回路に伝達する。検査時にはＩＣの出力ピンからの論理値が正しく入力されるか調べるために、コア回路からの出力をバウンダリスキャンフリップフロップに転送せず、ＴＤＩピンから検査用論理値を入力し数珠状につないだバウンダリスキャンフリップフロップに順に転送し記憶させ、その論理値を出力ピンから出力させる。そしてそのピンに出力した論理値をその出力先となる入力ピンにつながるバウンダリスキャンフリップフロップに読み込ませる。読み込んだ入力論理値は隣のバウンダリスキャンフリップフロップにシフト転送し、ＴＤＯピンから読み出し、前段のＩＣから出力された論理値がバウンダリスキャンフリップフロップに正しく読み込まれたか調査し、正しく読み込まれなければ故障と判定する。それら一連の動作の制御はコントローラで行っている。バウンダリスキャン回路を内蔵したＩＣで作られる回路のその検査法は非特許文献１に詳細に述べられている。
【０００８】
ＩＣ内にバウンダリスキャン回路を組み込んだ場合、ピン間短絡のような短絡故障は確実に検出できる。それに対し、ピン浮きのような断線故障が発生した場合、故障箇所から入力される論理値がさまざまな要因で変化するため、必ずしも論理値異常が観測されず、その断線故障が見逃される可能性がある。幸いにも、市場への出荷前にはＩＣの機能検査が一般に行われ、その際に何度もＩＣ間の配線に信号が出力され、その入力値が何度も調べられるので、その断線故障が見逃される可能性は低い。しかし、その故障発生箇所を特定する場合にはその信号線から入力される多くの論理値を詳細に調べなくてはならず、多大な解析時間が必要となったり、場合によっては特定が行えない場合がある。回路製造時に故障の発生しやすい箇所は一般に限られるので、故障を含まない製造技術を確立するためにはその故障発生箇所の特定が不可欠であるものの、それは従来手法では困難もしくは不可能であり、大きな問題となっている。
【０００９】
その故障を容易に検出するためにＩＣもしくはＩＣを用いて作られた回路の電源電流を測定し、検査する方法が特許文献１で提案されている。しかしこの方法では微弱な電源電流変化を検出する必要があり、この方法を用いたとしても故障の発見を見逃す可能性が高いし、故障発生箇所の特定が困難である。
【特許文献１】特開平１１−８３９５２号公報  電子回路の試験方法及び試験装置
【非特許文献１】坂巻佳壽美著、ＪＴＡＧテストの基礎と応用、ＣＱ出版社
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明はＩＣ、回路ブロックを組み合わせて作られる電子回路において、ＩＣ間、回路ブロック間の配線に発生した故障の存在を発見する、もしくは故障の発生箇所を特定する検査法とその検査容易化設計法の開発を目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明による検査法では検査時にＩＣ間、回路ブロック間の配線にＩＣを壊さない程度の大きさの規定量の電流を流し検査する。一般の回路ではその配線に静的電流を流す構造になっていないので、本発明ではその配線に電流を流し配線に発生する故障を検査できるような検査容易化回路を提案する。
【発明の効果】
【００１２】
ＩＣや回路ブロックを組み合わせて作られる回路のＩＣ間、回路ブロック間に発生する断線故障、短絡故障の存在、故障発生箇所の特定が短時間に行え、故障を含まない回路の製造技術の開発ならびに故障を含まない回路の市場への出荷が安価でかつ短時間で行えるという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
ＩＣ間、回路ブロック間の配線に発生する故障を検査容易とするために、スキャン回路がＩＣ内、回路ブロック内に設けられている。本発明ではそのスキャン回路を流用し配線故障の検査容易化を行おうとするものである。
【００１４】
ＩＣを用いて作製する回路ではＩＣ間の配線を検査容易となるようにＩＣ内にはスキャン回路の一つであるバウンダリスキャン回路が組み込まれている。またＩＣの入出力ピンには静電気放電による破壊を防止するためのＥＳＤ保護回路も挿入される。複数個のＩＣを接続し一つのＩＣとするＳｉＰのような、ＩＣ内に回路を実現する場合、その構成要素となるＩＣの入出力部にも同様にＥＳＤ保護回路が挿入されることが多い。そのＥＳＤ保護回路では一般にＩＣ間の配線に静的電流が流れないように作られている。本発明では回路の構成要素であるＩＣを検査時にのみそれらの間の配線に静的電流を流せるような構造にし、検査時にその配線に電流を流し故障が発生していないか判定する。
【００１５】
ＳｏＣのような回路モジュールを接続し一つのＩＣとして回路を作製する場合においても各モジュール間の配線、ならびに各モジュールの機能を検査するためにスキャン回路が設けられる。その場合、ＩＣを組み合わせて作製する回路の場合と異なり、回路モジュールにＥＳＤ保護回路が設けられていない場合がある。その場合は回路モジュール間の配線に検査時にのみ静的電流が流せるような回路構造に変更し、ＩＣを組み合わせて作製する回路の検査と同様に検査する。
【００１６】
ＩＣ内、回路ブロック内にスキャン回路、ＥＳＤ保護回路が設けられていない場合も存在する。その場合は設けられている場合と同じ原理で検査できるような回路として作製し検査する。
【００１７】
ＩＣと回路ブロックは機能的には同じものであり、ＩＣを回路ブロックに置き換えても同様な議論が成り立つので、以下でもＩＣを組み合わせて作製する回路に対する検査容易化設計と検査法を中心に述べる。
【００１８】
ＩＣ内に内蔵されるＥＳＤ入力保護回路にはさまざまなものが提案されているが、以下では一般的な３種類のＥＳＤ保護回路に対する実施例を述べる。また本発明による検査法では必ずしも出力保護回路がなくても検査可能となるが、以下の実施例では出力保護回路を内蔵するＩＣを例として取り上げ本発明の実施例を述べる。
【００１９】
また対象故障は回路の微細化に伴い発生しやすくなっている断線故障と短絡故障を例として述べるが、対象故障はこれらの故障に限らず、その配線に流す電流に異常が現れる欠陥も本発明の対象故障に含まれる。
【００２０】
（実施例１）
図２は入力保護回路と出力保護回路が組み込まれたバウンダリスキャンフリップフロップを内蔵するＩＣ間を接続する場合である。一般にそれらの保護回路とＩＣ内のコア部との間にバウンダリスキャンフリップフロップとドライバ回路が挿入されている。図２ではドライバ回路としてバッファゲートを使った例を示している。
【００２１】
図３は図２のＩＣ♯ｉ＋１を本発明での検査法での検査を容易化した回路である。図３は図２のＩＣ♯ｉ＋１の入力保護回路でＶＤＤ側につながるダイオードのカソードにＩＣ外部から信号を印加できるように検査用ピン１６を設け、図２の入力保護回路を図３の検査容易化ＥＳＤ入力保護回路１７に変更し、各ピンの検査容易化ＥＳＤ入力保護回路を検査用ピン１６に接続したものである。通常動作時には、図３の検査容易化ＥＳＤ入力保護回路に図２のＥＳＤ入力保護回路のＥＳＤ保護と同じ働きをさせるために、図３のように検査用ピン１６に電源電圧ＶＤＤを印加する。
【００２２】
検査時には検査対象ＩＣの検査用ピンを抵抗Ｒｍを介してＧＮＤに接続し、出力ピンにバッファゲートを介してつながるバウンダリスキャンフリップフロップ（以後、「出力バウンダリスキャンフリップフロップ」と呼ぶ）の１個に故障の症状を発生させる入力（以後、「故障励起入力」と呼ぶ）を出力させ、それ以外の出力バウンダリスキャンフリップフロップすべてに故障が発生していても故障の症状を発生させない入力（以後、「故障非励起入力」と呼ぶ）を出力させる。その抵抗Ｒｍは必ずしも抵抗素子でなくてもよく、抵抗素子として振る舞うものであればよい。またＲｍによりＩＣの内部回路を壊さないように過大な電流が流れるのを防止できる。検査時にその電流でＩＣの内部回路が壊れないならＲｍを接続せず短絡させ、つまりＲｍ＝０Ωとしてもよいが、以下ではＲｍを接続する場合について述べる。
【００２３】
図４は図３の検査容易化したＩＣ♯ｉ＋１のピンｅとＩＣ♯ｉのピンｄの間の配線を検査する場合である。ピンｄにバッファゲートを介してつながる出力バウンダリスキャンフリップフロップからこの場合の故障励起入力であるＨレベルを出力させ、故障非励起入力であるＬレベルをそれ以外のフリップフロップから出力させると検査対象配線にＩＣ♯ｉの電源電圧供給ピンからＲｍに向かって検査用ピンへの電流経路１８に沿って電流が流れる。もしピンｄとｅ間に断線故障が発生するとその電流が流れないという異常が発生する。本発明での検査法では検査用ピンに流れる電流を測定し、その電流に異常があれば故障回路と判定する。
【００２４】
図５は図４のＩＣ♯ｉのピンｄとＩＣ♯ｉ＋１のピンｅ間の配線に断線故障が発生した時のＲｍを流れる電流Ｉｍの波形例である。図５では時刻ｔ２とｔ３の間、ピンｄにつながる出力バウンダリスキャンフリップフロップからのみＨレベルが出力され、正常回路では図４の検査用ピンへの電流経路１８に沿って電流Ｉｍｎが流れるようになっている。しかしこの断線故障が発生すると図５のようにその電流が流れないという異常が発生することから、この回路に故障が発生していると判定する。また異常が発生するのが時刻ｔ２とｔ３の間で、その時間帯ではＩＣ♯ｉのピンｄにのみＨレベルが出力されることから、そのピンにつながる配線に断線故障が発生していると、故障の発生箇所も特定する。
【００２５】
図５ではＲｍに流れる電流の異常はあるしきい値Ｉｔｈより電流が小さくなるかどうかで判定している。本発明における検査法で、異常と判定するしきい値Ｉｔｈは完全断線故障の検査をする場合は０Ａに近い値に設定すればよい。抵抗付き断線故障まで検査対象に含める場合は、正常回路においてＲｍに流れる電流Ｉｍｎより少し小さい値に設定し検査すればよい。
【００２６】
断線故障が発生しＲｍに流れる電流に異常が発生する場合、その電流はＨレベルを出力する出力バウンダリスキャンフリップフロップをもつＩＣの電源電圧供給ピンから供給されるので、そのＩＣの電源電流にも異常が現れる。たとえば図４でピンｄとｅの間の配線に断線故障が発生しＲｍに流れる電流に異常が現れると、その電流はＩＣ♯ｉの電源電圧供給ピンから供給されるので、ＩＣ♯ｉの電源電流にも異常が現れる。それにより回路全体の電源電流、回路の一部である回路ブロックの電源電流にも異常が現れる場合もある。そのためＩＣ♯ｉの電源電流異常、回路ブロックの電源電流異常、回路全体の電源電流異常により回路を検査してもよい。
【００２７】
図４でＲｍに電流が流れる際に出力バウンダリスキャンフリップフロップにつながるバッファゲートの入力がＨレベルとＬレベルの中間の値をとるようにＲｍを調節することで、ＩＣ♯ｉ＋１に図４のＩＣの電源電流経路１９に沿って電源電流が流れる。この電源電流の異常により検査してもよい。ＩＣ♯ｉ＋１の電源電流を測定しなくてもその電流はそのＩＣを使って作られた回路の電源電圧供給ピンから供給されるので、回路全体の電源電流や回路の一部分である回路ブロックの電源電流の異常で検査してもよい。
【００２８】
Ｒｍに電流が流れると同時にＲｍの両端の電圧も変化するため、Ｒｍに流れる電流を測定する代わりにＲｍの両端の電圧を測定し、その電圧異常で検査してもよい。図５にはＲｍに流れる電流Ｉｍの波形だけでなく、Ｒｍの両端の電圧Ｖｍの波形も示している。図５のようにＩｍと同様にＶｍにも同様な異常が現れるので、Ｖｍで検査してもよい。
【００２９】
Ｒｍに流れる電流、Ｒｍの両端の電圧、ＩＣの電源電流、回路ブロックの電源電流、回路全体の電源電流の異常としてはその値だけでなく、その波形の異常、その波形に対して信号処理を施し得られる特徴量の異常による検査も本発明に含まれる。以下では説明を簡単にするためにＲｍに流れる電流の異常で検査する場合は、電流値の異常により検査する場合、つまりあるしきい値との比較で異常を検出する場合についてのみ記述する。
【００３０】
故障箇所の特定を目的とせず、単に故障の発見のみを目的とする場合は、出力バウンダリスキャンフリップフロップの１個のみに故障励起入力（図４の場合はＨレベル）を出力させるのでなく、複数個のフリップフロップに出力させてもよい。それによりその故障励起入力を出力する出力ピンにつながる配線もこの検査法で同時に検査することができる。この場合、Ｒｍに流れる電流に異常が現れるような抵抗値のＲｍを使用すればよい。複数個の配線を同時に検査することで短い検査時間で故障の存在の発見が可能となるため、複数個の出力用バウンダリスキャンフリップフロップに故障励起入力を出力させ検査する場合も本発明に含まれる。
【００３１】
本発明の検査法では配線の断線故障だけでなく別の配線との間に短絡故障が発生した場合も同様に故障の存在の発見と故障箇所の特定も行えるので、短絡故障の検査も本発明に含まれる。図６はピンｄとｅの間の配線と、隣接するピンｆとｇ間の配線との間に短絡故障が発生した場合である。この場合、ＩＣ♯ｉから流れ出た電流が短絡した配線を経由してＩＣ♯ｉのＧＮＤ端子に向かって流れ、Ｒｍには電流が流れない、もしくは、正常時に比べ少ない電流が流れる。本発明での検査法ではＲｍに現れるこの異常により故障が発生していると判定する。短絡故障が発生するとＲｍに流れる電流以外に断線故障の場合と同様に正常時と異なる経路で電源電流が流れ、ＩＣの電源電流、回路ブロックの電源電流、回路全体の電源電流にも異常が現れる。そのためそれらの電源電流の異常により故障の存在を発見してもよい。
【００３２】
図７は図６の短絡故障が発生した場合に現れる波形例である。図７では時刻ｔ２からｔ４の間、出力ピンｄ、ｆにつながる出力バウンダリスキャンフリップフロップからＨレベルが出力され、Ｒｍに流れる電流が正常時に比べ小さくなる。この異常により故障回路と本検査法では判定する。また明らかに図５の断線故障の場合に比べ短絡故障発生時には電流異常が現れる時間が長くなる。それは断線故障の場合と異なり、短絡故障が発生した信号線に相異なる論理値が出力されている間、Ｒｍに流れる電流に異常が現れ続けるためである。異常が現れるこの時間の違いから発生している故障は短絡故障であると判定でき、さらにその時間内にどの出力バウンダリスキャンフリップフロップから故障励起入力が出力されるかを調べることで短絡故障発生箇所も特定できる。そのため本発明ではそうして短絡故障の存在の発見と短絡故障発生箇所の特定を行ってもよい。図７にはＲｍの両端の電圧Ｖｍの波形例も示している。そのＶｍの異常により同様なことが行えるので、Ｖｍで検査してもよい。さらに各ＩＣ、回路ブロック、回路全体の電源電流に対しても同様に異常が発生するのでそれらの電源電流で故障の存在の発見と故障発生箇所の特定を行ってもよい。
【００３３】
このように本発明では、Ｒｍに流れる電流、Ｒｍの両端の電圧、ＩＣの電源電流、回路フロックの電源電流、回路全体の電源電流のどれか、もしくはそれらの組み合わせたものに異常が現れれば故障回路と判定する。また本発明では異常が発生する時刻から、どの配線に故障が発生しているか特定する。さらに異常が現れる時間から発生している故障が断線故障か短絡故障か特定する。
【００３４】
（実施例２）
一般にＩＣや回路モジュールを接続して作られる回路では、図３のようにＩＣや回路モジュール間の配線は必ず１対１で接続されるわけでなく、図１のように１本の出力線は複数個の入力線とつながっている。図８はその場合の一例である。このような場合は、図８のようにその配線の出力先のすべてのＩＣの検査用ピンにＲｍを検査時に接続してもよい。それにより図８の検査用ピンへの電流経路１８で各Ｒｍに電流が流れる。各Ｒｍに流れるその電流を測定し、どれかのＲｍに流れる電流に異常が現れれば故障回路と判定する。また異常がどの時刻で現れたかで、故障発生箇所を特定する。Ｒｍに流れる電流以外にＲｍの両端の電圧、ＩＣの電源電流、回路ブロックの電源電流、回路全体の電源電流にも異常が故障によって発生するので、それらでＲｍに流れる電流による検査と同様なことを行ってもよい。
【００３５】
図８ではＩＣ♯ｉ＋１、ＩＣ♯ｉ＋２の検査用ピンにＲｍを接続しているが、ＩＣ♯ｉ＋１のみまたはＩＣ♯ｉ＋２のみに接続し、それ以外の検査用ピンには図３のように電源電圧ＶＤＤを供給してもよいし、未接続としてもよい。その場合はＩＣ♯ｉと検査用ピンにＲｍを接続したＩＣとの間の配線しか検査できないが、そうしてもよい。
【００３６】
ＩＣの検査用ピンに検査時に接続するＲｍはすべてのＩＣに対して同じ値の抵抗値をもつ抵抗でもよいし、各ＩＣ毎に異ならせてもよい。またＲｍは抵抗素子でなくても抵抗素子として振る舞うものであればよく、たとえばトランジスタを抵抗素子として動作させてＲｍとして使用してもよい。
【００３７】
図９は図８のＩＣ♯ｉのピンａに断線故障２４が発生した場合である。この場合、ピンａにつながる出力バウンダリスキャンフリップフロップからＨレベルが出力されたとしても、ＩＣ♯ｉ＋１とＩＣ♯ｉ＋２の両方のＲｍに電流が流れないという異常が発生する。その異常で故障回路と判定する。この場合、両方のＩＣのＲｍに電流が流れないので、ピンａにつながる配線でピンｂ、ｃへの分岐点までの配線に断線故障が発生していると判定する。またこの時にＩＣ♯ｉの電源電流が流れないし、ＩＣ♯ｉ＋１、ＩＣ♯ｉ＋２の電源電流にも異常が現れる可能性がある。それらの異常により故障と判定してもよい。また回路ブロック、回路全体の電源電流の異常によって故障と判定してもよい。
【００３８】
図１０はＩＣ♯ｉ＋２のピンｃに断線故障２４が発生し、ＩＣ♯ｉのピンａにのみＨレベルを出力した場合に流れる電流の電流経路である。この場合、ＩＣ♯ｉ＋２の検査用ピン１６につながるＲｍにのみ電流が流れないという異常が発生するので、故障回路と判定し、さらにＩＣ♯ｉ＋２のピンｃに断線故障が発生していると判定する。
【００３９】
短絡故障の場合も断線故障の場合と同様に故障の存在の発見と故障箇所の特定を行う。図１１はＩＣ♯ｉのピンａとピンｃ間に短絡故障２３が発生した場合の検査例である。図１１ではＩＣ♯ｉのＨレベルを出力するピンからＬレベルを出力するピンに向かって電流が流れ、ＩＣ♯ｉ＋１、ＩＣ♯ｉ＋２の両方のＲｍに電流が流れない、もしくは正常時に比べ少なくなるため、故障回路と判定する。図６の場合と同様に、異常が現れる時刻とその時間を調べることで、故障発生箇所とその故障の種類が特定できるので、それらを特定してもよい。また図１１のＩＣの電源電流経路は図８のものとは異なり、ＩＣの電源電流、回路ブロックの電源電流、回路全体の電源電流にも異常が現れる。その異常で故障存在の発見、故障箇所の特定、発生故障の種類の特定を行ってもよい。
【００４０】
（実施例３）
図１２は各ＩＣの検査用ピンに接続したＲｍの両端の電圧の異常を検出し検査するための検査回路の一構成例である。図１２では各ＩＣにＲｍを接続した検査用ピンの電圧をマルチプレクサを介して比較器に入力し、その比較器でしきい値Ｖｒｅｆと比較し故障回路か正常回路かを判定している。図１２のようにマルチプレクサを用いてもよいが、各ＩＣの検査用ピンにつなぐＲｍに流れる電流がしきい値Ｉｔｈより小さいかどうか判定する回路を各ＩＣに接続し検査してもよい。また、図１２ではＲｍに流れる電流でなく、その電流が流れることで生じる各検査用ピンの電圧を測定して検査しているが、各Ｒｍに流れる電流をマルチプレクサと比較器を用いて比較し検査してもよい。
【００４１】
（実施例４）
図１３は図３の検査容易化ＥＳＤ入力保護回路１７を内蔵するＩＣを用いて作られた回路の一部である。Ｒｍは図８のように各ＩＣの検査用ピンに接続してもよいが、図１３のように複数個のＩＣの検査用ピンを接続し、それにＲｍを接続してもよい。この場合もＲｍの両端の電圧、ＩＣの電源電流、回路ブロックの電源電流、回路全体の電源電流によって検査してもよい。ここでは一例としてＲｍに流れる電流による検査を述べる。
【００４２】
図１４は図１３の回路でＩＣ♯ｉのピンａに断線故障２４が発生した場合である。この場合、ピンａにつながる出力バウンダリスキャンフリップフロップからのみＨレベルを出力しても図１４に示すようにＲｍには電流が流れない。この異常を利用し、故障回路と判定する。
【００４３】
図１５は図１３の回路のＩＣ♯ｉ＋１のピンｂに断線故障２４が発生した場合である。この場合、図１５に示すようにＲｍに電流は流れる。しかし図１３とは電流経路が異なりＲｍに流れる電流に異常が現れる。この異常を利用し、故障回路と判定する。図１６はこの場合に現れる電流Ｉｍの波形例とＲｍの両端の電圧Ｖｍの波形例である。図１６の場合はＩＣ♯ｉ＋１の検査用ピンには電流が流れないため、正常時に比べＲｍに流れる電流はＩｍｂと少なくなる。Ｒｍの両端の電圧Ｖｍにも同様にＶｍｂと異常が現れる。それら異常によりその断線故障の存在を発見する。
【００４４】
図１７は図１３の回路のＩＣ♯ｉ＋２の入力ピンｃに断線故障２４が発生した場合である。この場合も図１５の場合と同様に、図１３と異なる電流経路で電流が流れ、またＲｍに流れる電流にも異常が現れ、この異常によりこの故障を検出する。ただＩＣ♯ｉ＋１のピンｂに断線故障が発生した図１５の場合も図１７の場合とほぼ同じ電流がＲｍに流れるため、故障箇所の特定は行えない可能性がある。故障箇所の特定を確実に行うために各ＩＣにＲｍを接続しそれに流れる電流を測定し検査してもよい。
【００４５】
図１８は図１３の回路で短絡故障２３が発生した場合である。この場合、ＩＣ♯ｉのＧＮＤピンに向かって電流が流れ、Ｒｍには電流が流れない、もしくは正常時に比べ小さな電流しか流れない。それらの異常を利用し短絡故障の存在の発見、故障発生箇所の特定を行う。この場合、図６と同様にＩＣ♯ｉの電源電圧供給ピンに電流が流れ、Ｒｍに流れる電流に異常が現れ、その異常とその異常が現れる時間から、発生している故障が断線故障か短絡故障か特定できるので、そうしてもよい。
【００４６】
（実施例５）
図１９は図２のドライバ付きＥＳＤ入力保護回路１４をもつＩＣに対する、図３とは異なる検査容易化ＥＳＤ入力保護回路１７を内蔵させたＩＣで作った回路の検査時の回路である。図１９では検査用ピン１６にＲｍを介して検査用電圧Ｖｍを印加している。ＶｍはＶＤＤと同じ電圧でもよいし異ならせてもよいし、Ｒｍの抵抗値は０Ωとしてもよい。検査時には図４の場合と異なり、回路内の１個もしくは複数個の出力バウンダリスキャンフリップフロップから故障励起入力のＬレベル、それ以外のフリップフロップからは故障非励起入力のＨレベルを出力する。それによりＬレベルを出力するフリップフロップがつながる出力ピンにＶｍから検査用ピンへの電流経路１８に沿って電流が流れる。Ｌレベルを出力する出力ピンにつながる配線に断線故障、短絡故障が発生するとその電流が流れないか、正常時に比べ小さい電流が流れる。その異常により故障の存在を発見する。また故障発生箇所の特定も、発生した故障の種類の特定も、図４の検査容易化回路と同様な方法で行う。
【００４７】
図２０は図１９の検査容易化ＥＳＤ入力保護回路１７を内蔵したＩＣで作られた回路を通常動作させるときの回路図である。通常動作させる場合はその検査用ピン１６をＧＮＤに接続する。
【００４８】
（実施例６）
入力保護回路には図２のドライバ付きＥＳＤ入力保護回路１４以外にさまざまなものがある。図２１のドライバ付きＥＳＤ入力保護回路は図２のものと異なる回路である。
【００４９】
図２２、図２３は図２１のドライバ付きＥＳＤ入力保護回路１４をもつＩＣを検査容易化にし、そのＩＣを用いて作った回路の検査時の回路である。図２２は検査用ピン１６にＲｍを介してGND電位を印加するもの、図２３はＲｍを介して電圧Ｖｍを印加するものである。図２２、図２３には正常時の検査用ピンへの電流経路１８、ＩＣの電源電流経路１９を示している。これらの回路に対しても図３の検査容易化ＥＳＤ入力保護回路を内蔵するＩＣを用いて作られた回路と同様にして検査用ピンに流れる電流、ＩＣの電源電流、回路フロックの電源電流、回路全体の電源電流の異常により検査する。
【００５０】
（実施例７）
図２４は図２、図２１とは異なる入力保護回路をもつＩＣを用いて作られた回路である。図２５は図２４の入力保護回路を検査容易化とした検査容易化ＥＳＤ入力保護回路１７とそのＩＣを用いて作られた回路の検査時の回路である。図２４の入力保護回路ではＶＤＤ側に接続されるダイオードが存在しない。この場合の検査容易化回路は図２５のように検査用ピン１６にＲｍを介して電圧Ｖｍを印加し、図１９と同様な方法で検査する。
【００５１】
（実施例８）
実施例１〜７ではＩＣの入力ピンにつながるＥＳＤ入力保護回路に対して本発明の検査容易化設計を施した例を示しているが、ＩＣ内に回路ブロックを接続して回路を作製する場合、そのＥＳＤ入力保護回路が回路ブロックの入力部に組み込まれていない場合がある。その場合はダイオードを回路ブロックの入力端子に追加し、実施例１〜７と同様な検査法で検査する。
【００５２】
図２６はＩＣ内に回路ブロックを接続して作られる回路の検査時の例である。この場合も回路ブロック毎に検査用ピンを設けてもよい。図２６は検査用ピンを１本ですませる場合の例である。
【００５３】
一般にＩＣの外部入力ピンにはＥＳＤ入力保護回路が設けられている。そのため図２６ではその保護回路を図３のように検査容易化した検査容易化ＥＳＤ入力保護回路１７も、入力保護回路が設けられていない回路ブロックを検査容易化した検査容易化入力回路２６と共に同一の検査用ピン１６に接続している。図２６と異なり、検査容易化ＥＳＤ入力保護回路１７と、回路ブロックの入力端子に追加した検査容易化入力回路２６と別々に検査用ピンを設けてもよいし、回路ブロック毎に、またいくつかの回路ブロック毎に、検査用ピンを設けてもよい。図２６の検査容易化ＥＳＤ入力保護回路１７は図３の検査容易化ＥＳＤ入力保護回路を使用しているが、図１９のものを使用してもよいし、その保護回路は全ての回路ブロックに対し同一のものとしてもよいし、異ならせてもよい。
【００５４】
図２６の検査容易化入力回路２６はダイオードのカソード側を検査用ピンに接続する図３の検査容易化ＥＳＤ入力保護回路１７に対応するものである。図１９の検査容易化ＥＳＤ入力保護回路１７のようにダイオードのアノード側を検査用ピンに接続する検査容易化入力回路としてもよい。また検査容易化入力回路２６のダイオードは電流異常を生じさせるものであればよい。たとえば検査容易化入力回路２６でダイオードのかわりに高抵抗素子を使ってもよい。
【００５５】
（実施例９）
上記の実施例１〜８ではＲｍにＧＮＤ、Ｖｍの時不変信号である直流電圧を印加しているが、正弦波、矩形波形の交流信号のような時変信号を加えてもまったく同様に検査できる。そのためＲｍに時変信号を印加し検査する場合も本発明に含まれる。
【００５６】
上記の実施例での検査容易化ＩＣのＥＳＤ対策をさらに強化する場合は検査容易化ＥＳＤ入力保護回路を検査用ピンに設ければよい。図２７は図４の検査用ピン７に図３の検査容易化ＥＳＤ入力保護回路を使ってＥＳＤ対策を施した例である。図２７では検査用ピンのＥＳＤ入力保護回路Ａ２８と検査用ピンのＥＳＤ入力保護回路Ｂ２８を図４に追加したものである。図２７では検査用ピンのＥＳＤ入力保護回路Ｂはダイオードを使用しているが、それを抵抗に置き換えても同様に検査できるので、そうしてもよい。図２８は図１９の検査容易化ＥＳＤ保護回路を内蔵するＩＣのＥＳＤ対策を強化する場合の例である。この場合も同様に検査用ピンのＥＳＤ入力保護回路Ａ２７と検査用ピンのＥＳＤ入力保護回路Ｂ２８を図２８のように接続すればよい。それにより検査時には図１９と同じ原理で検査できるので、そのようにしてもよい。
【００５７】
図４、図６、図８〜１５、図１７、図１８、図２２、図２６、図２７ではＲｍにＧＮＤ電位を印加している。そこでのＲｍは検査時に検査用ピンに流れる電流を制限しＩＣを壊さないようにする役目もしている。ＲｍにＧＮＤ電位を印加せずにある直流電位を印加して検査時に検査用ピンに流れる電流を制限してもよい。その場合にはＲｍは０Ωとしてもよい。
【００５８】
なお本発明の実施の形態を実施例１から実施例９で個別に説明しているが、個々の組み合わせた検査容易化回路も本発明に含まれる。またここでは検査対象回路として論理回路を例として説明しているが、アナログ／ディジタル混在回路の論理回路部の検査容易化回路も本発明に含まれる。
【産業上の利用可能性】
【００５９】
本発明は回路の検査装置の開発につながるもので、産業への利用が大いに期待できる。
【図面の簡単な説明】
【００６０】
【図１】バウンダリスキャン回路を内蔵したＩＣを用いて作られる一般的な回路である。
【図２】一般的なＥＳＤ入出力保護回路例である。
【図３】図２のＥＳＤ入力保護回路を検査容易化設計したＩＣに対し、本発明の第１の形態で検査容易化設計したＩＣの通常動作させる場合の回路である。
【図４】図３の検査容易化設計ＩＣを用いて作られた正常回路の検査時に流れる電流経路である。
【図５】図４の回路でピンｄとｅの間の配線に断線故障が発生した場合のＲｍに流れる電流ＩｍとＲｍの両端の電圧Ｖｍの波形例である。
【図６】図３の回路で短絡故障発生時に流れる電流経路である。
【図７】図６の回路でＲｍに流れる電流ＩｍとＲｍの両端の電圧Ｖｍの波形例である。
【図８】ＩＣ♯ｉの出力ピンａが複数個のＩＣにつながる回路の正常回路の検査時に流れるＲｍに流れる電流の電流経路と電源電流経路である。
【図９】図８の回路でＩＣ♯ｉのピンａに断線故障が発生した回路の検査時のＲｍに流れる電流の電流経路と電源電流経路である。
【図１０】図８の回路でＩＣ♯ｉ＋２のピンｃに断線故障が発生した回路の検査時のＲｍに流れる電流の電流経路と電源電流経路である。
【図１１】図８の回路でＩＣ♯ｉのピンａとピンｃに短絡故障が発生した回路の検査時のＲｍに流れる電流の電流経路と電源電流経路である。
【図１２】図８の回路に対し本発明の検査法で検査するための検査回路の構成例である。
【図１３】複数個のＩＣの検査用ピンにＲｍを接続し正常回路を検査する場合にＲｍに流れる電流の電流経路である。
【図１４】図１３の回路でＩＣ♯ｉのピンａに断線故障が発生している回路に対し本発明の検査法で検査する場合にＲｍには電流が流れないことを示す図である。
【図１５】図１３の回路でＩＣ♯ｉ＋１のピンｂに断線故障が発生している回路に対し本発明の検査法で検査する場合にＲｍに流れる電流の電流経路である。
【図１６】図１５の検査時に現れるＲｍに流れる電流Ｉｍとその両端の電圧Ｖｍの波形例である。
【図１７】図１３の回路でＩＣ♯ｉ＋２のピンｃに断線故障が発生している回路の本発明の検査法で検査する場合にＲｍに流れる電流の電流経路である。
【図１８】図１３の回路でＩＣ♯ｉのピンａとｃに短絡故障が発生している回路に対し、本発明の検査法で検査する場合の電流経路である。
【図１９】図３と異なる、図２の入力保護回路に対する検査容易化設計例と、その正常回路の検査時にＲｍに流れる電流経路と電源電流経路である。
【図２０】図１９の検査容易化設計済み回路を通常動作させる時には検査用ピンをＧＮＤに接続することを示す図である。
【図２１】図２とは異なる入力保護回路の一例である。
【図２２】図２１の入力保護回路に対する検査容易化設計と、それを施したＩＣを用いて作った回路の正常回路の検査時の電流経路である。
【図２３】図２２とは異なる図２１の入力保護回路を持つＩＣの検査容易化設計と、それを施したＩＣを用いて作った回路の正常回路の検査時の電流経路である。
【図２４】図２、図２１とは異なる入力保護回路の一例である。
【図２５】図２４の入力保護回路をもつＩＣの検査容易化設計と、それを施したＩＣを用いて作った回路の正常回路の検査時の電流経路である。
【図２６】回路ブロック間を接続し回路をＩＣ内に作った回路での検査容易化設計例と、その正常回路において検査時に流れる電流経路である。
【図２７】図３の検査容易化ＥＳＤ入力保護回路を設けたＩＣのＥＳＤ対策を強化したＩＣを用いて作製した回路の検査時の回路と、その正常回路において検査時に流れる電流経路である。
【図２８】図１９の検査容易化ＥＳＤ入力保護回路を設けたＩＣのＥＳＤ対策を強化したＩＣを用いて作製した回路と、その正常回路において検査時に流れる電流経路である。
【符号の説明】
【００６１】
１０  バウンダリスキャンフリップフロップ、
１１  入力保護回路、
１２  出力保護回路、
１３  ＩＣのピン、
１４  ドライバ付きＥＳＤ入力保護回路、
１５  ドライバ付きＥＳＤ出力保護回路
１６  検査用ピン、
１７  検査容易化ＥＳＤ入力保護回路、
１８  検査用ピンへの電流経路、
１９  ＩＣの電源電流経路、
２０  電圧Ｖｘ、
２１  電圧Ｖｙ、
２２  電圧Ｖｚ、
２３  短絡故障、
２４  断線故障、
２５  検査結果、
２６  検査容易化入力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【手続補正書】
【提出日】平成19年11月14日(2007.11.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＩＣを組み合わせて作製する電子回路に発生するＩＣ間の配線故障の存在の発見、故障発生箇所の特定、発生故障の種類の特定をする検査方法において、検査時に検査対象配線にICの電源端子から検査用の電流を流し検査することを特徴とする検査方法。
【請求項２】
請求項１の検査方法での検査を可能にする検査容易化回路において、ダイオードのカソードにＩＣ外部から信号を印加するための検査用ピンを設け入力保護回路を検査容易化ＥＳＤ入力保護回路に変更し、各ピンの検査容易化ＥＳＤ入力保護回路を検査用ピンに接続することを特徴とするバウンダリスキャンテストを容易とする検査容易化回路。
【請求項３】
回路ブロックを組み合わせてＩＣ内に作製する電子回路に発生する回路ブロック間の配線故障の存在の発見、故障発生箇所の特定、発生故障の種類の特定をする検査方法において、検査時に検査対象配線にICの電源端子から検査用の電流を流し検査することを特徴とする検査方法。
【請求項４】
請求項３の検査方法での検査を可能にする検査容易化回路において、回路ブロックの入力段に設けたダイオードにＩＣ外部から信号を印加するための検査用ピンを設け回路ブロック間の配線に検査用の電流を流し検査できるようにすることを特徴とする検査容易化回路
【手続補正書】
【提出日】平成19年11月15日(2007.11.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＩＣを組み合わせて作製する電子回路に発生するＩＣ間の配線故障の存在の発見、故障発生箇所の特定、発生故障の種類の特定をする検査方法において、検査時に検査対象配線にＩＣの電源端子から検査用の電流を流し検査することを特徴とする検査方法。
【請求項２】
請求項１の検査方法での検査を可能にする検査容易化回路において、ダイオードのカソードにＩＣ外部から信号を印加するための検査用ピンを設け、ＥＳＤ入力保護回路を検査容易化ＥＳＤ入力保護回路に変更し、各ピンの検査容易化ＥＳＤ入力保護回路を検査用ピンに接続することを特徴とするバウンダリスキャンテストを容易とする検査容易化回路。
【請求項３】
回路ブロックを組み合わせてＩＣ内に作製する電子回路に発生する回路ブロック間の配線故障の存在の発見、故障発生箇所の特定、発生故障の種類の特定をする検査方法において、検査時に検査対象配線にＩＣの電源端子から検査用の電流を流し検査することを特徴とする検査方法。
【請求項４】
請求項３の検査方法での検査を可能にする検査容易化回路において、回路ブロックの入力段に設けたダイオードにＩＣ外部から信号を印加するための検査用ピンを設け、回路ブロック間の配線に検査用の電流を流し検査できるようにすることを特徴とする検査容易化回路。