(57)【要約】【課題】静電気保護素子は個々の信号線パッドや電源パッドにも組み込む必要がある。そのため、多数の信号線を持つ、総パッド数の多いＣＭＯＳ集積回路を搭載したコア半導体チップでは、静電気保護素子が１０％程度の面積を占有する場合があり、チップの有効面積を圧迫するという課題がある。【解決手段】静電気保護チップを用いることで静電気耐性が低いコア半導体チップの面積を増加させることなく、コア半導体チップを静電気から保護することが可能となる。またスタック構造を用いることで、コア半導体チップの脇に静電気保護チップを設ける場合と比べ、静電気保護チップの長さと幅の比を小さくすることができ、静電気保護チップのダイシング加工に伴う無効領域を低減することが可能となる。【選択図】図１
2008218954.tif 000002
【特許請求の範囲】
【請求項１】
２段以上に半導体チップを重ねてなるスタック構造を有する半導体装置と、
スタック構造を有する前記半導体装置の１段以上を用いる、静電気保護回路を含む静電気保護チップと、
スタック構造を有する前記半導体装置の１段以上を用いる、前記静電気保護チップに比べ静電気耐性が低いコア半導体チップと、
前記半導体装置に入力される電気信号又は電力を、前記静電気保護チップを介して前記コア半導体チップに伝達する導電機構と、
前記コア半導体チップから出力される電気信号又は電力を、前記静電気保護チップを介して出力する導電機構と、
を含むことを特徴とする半導体装置の静電気保護装置。
【請求項２】
前記静電気保護チップを製造するプロセスルールは、前記コア半導体チップを製造するプロセスルールと比べ大きいプロセスルールを有することを特徴とする請求項１に記載の半導体装置の静電気保護装置。
【請求項３】
前記コア半導体チップはサリサイド構造を含み、かつ前記静電気保護チップはサリサイド構造を含まないことを特徴とする請求項１又は２に記載の半導体装置の静電気保護装置。
【請求項４】
前記静電気保護チップは、前記コア半導体チップと比べより高い動作電圧で駆動される半導体素子をさらに含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の静電気保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の静電気保護装置に関する。
【背景技術】
【０００２】
半導体装置の静電気保護装置は、例えばＣＭＯＳ集積回路に含まれるゲート絶縁層の静電気破壊を防止するために設けられている。静電気保護装置に用いられる静電気保護素子は、個々の信号線パッドに配置されている。静電気保護素子はまた、ＣＭＯＳ集積回路の電源パッドにも配置される。
【０００３】
静電気保護素子は個々の信号線パッドや電源パッドにも組み込む必要がある。そのため、多数の信号線を持つ、総パッド数の多いＣＭＯＳ集積回路を搭載したコア半導体チップでは、静電気保護素子が１０％程度の面積を占有する場合がある。そこで、特許文献１に示されるように、静電気保護素子を備えた長方形の静電気保護チップを、コア半導体チップの四方に配置し、静電気保護チップとしてコア半導体チップと分離させて配置する静電気保護装置が提案されている。
【０００４】
【特許文献１】特開平１０−４１４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１には、７頁目に記載されているように、長さと幅の比が最低８であることが望ましいという記述がある。この比を有する静電気保護素子を備えたウェハをチップ状（特許文献１内ではサポート・チップと呼称）にダイシング加工する場合、その切り代分ウェハの利用面積が減るため、静電気保護チップの収量が低下する。具体的には、長さと幅の比を８とした場合、正方形のチップに加工する場合と比べ、切り代により失われる面積は３倍以上増加する。
【０００６】
また、コア半導体チップの四方に静電気保護チップを配置するため、パッケージへの実装を行う場合に、コア半導体チップの面積に加え、静電気保護チップを配置するための面積が別に必要となる。そのため実装密度が低下し、携帯機器への応用が制限されるという課題がある。加えて、前述した静電気保護チップの収量の低下や実装密度の低下は、製造コストを押し上げる要因となり、同時に、歩留まりや信頼性の低下を招くという課題がある。
【０００７】
そこで、本発明は従来のこのような問題点を解決し、ダイシング加工での切り代を低減し、かつ実装面積の増加を防止し得る半導体装置の静電気保護装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本明細書中では、「上」とは基板の第１面を介して、当該基板を構成する物体から離れて行く方向と定義する。
【０００９】
上記課題を解決するために、本発明に係る半導体装置の静電気保護装置は、２段以上に半導体チップを重ねてなるスタック構造を有する半導体装置と、スタック構造を有する前記半導体装置の１段以上を用いる、静電気保護回路を含む静電気保護チップと、スタック構造を有する前記半導体装置の１段以上を用いる、前記静電気保護チップに比べ静電気耐性が低いコア半導体チップと、前記半導体装置に入力される電気信号又は電力を、前記静電気保護チップを介して前記コア半導体チップに伝達する導電機構と、前記コア半導体チップから出力される電気信号又は電力を、前記静電気保護チップを介して出力する導電機構と、を含むことを特徴とする。
【００１０】
この構成によれば、静電気保護チップを用いることで静電気耐性が低いコア半導体チップの面積を増加させることなく、コア半導体チップを静電気から保護することが可能となる。またスタック構造を用いることで、コア半導体チップの脇に静電気保護チップを設ける場合と比べ、静電気保護チップの長さと幅の比を小さくすることができ、静電気保護チップのダイシング加工に伴う無効領域を低減することが可能となる。そのため、高い面積効率を有する静電気保護チップを用いて、かつパッケージへの実装を高い密度で行いうる構造を有する半導体装置の静電気保護装置を提供することができる。
【００１１】
また、上記課題を解決するために、本発明に係る半導体装置の静電気保護装置は、前記静電気保護チップを製造するプロセスルールは、前記コア半導体チップを製造するプロセスルールと比べ大きいプロセスルールを有することを特徴とする。
【００１２】
静電気保護チップが含む素子の大きさは、より高い静電気耐性が得られるよう、コア半導体チップと比べて大きなプロセスルールが用いられており、静電気保護チップの最小パターン寸法はコア半導体チップと比べ大きい。そのため、コア半導体チップを加工する場合と比べ、より大きい加工マージンを有する状態でフォトリソグラフィ工程を行うことができる。大きい加工マージンを有しているので、不良の発生を抑え、高い歩留まりで静電気保護チップを製造することができる。また、最小パターン寸法の大きい、より古い世代の露光装置を用いることができるため、設備投資の抑制を可能とする旧型の製造設備を用いて半導体装置の静電気保護装置を提供することができる。
【００１３】
また、上記課題を解決するために、本発明に係る半導体装置の静電気保護装置は、前記コア半導体チップはサリサイド構造を含み、かつ前記静電気保護チップはサリサイド構造を含まないことを特徴とする。
【００１４】
静電気保護素子にサリサイド構造が用いられると、その静電気耐性は大幅に減少する。コア半導体チップと静電気保護チップとは共に独立の構造を有することが可能である。そのため、高速動作を行うコア半導体チップは配線抵抗を低減可能なサリサイド構造を含み、静電気保護チップには静電気耐性を保つようサリサイド構造を含まない構成とすることで高速かつ静電気耐性の強い半導体装置の静電気保護装置を提供することができる。また、コア半導体チップに静電気保護素子を搭載する場合には、静電気保護素子へのサリサイド構造の配置を防ぐための工程が必要となるが、本構成ではこのような工程が不要となるため、工程の短縮が可能となる。
【００１５】
また、上記課題を解決するために、本発明に係る半導体装置の静電気保護装置として、前記静電気保護チップは、前記コア半導体チップと比べより高い動作電圧で駆動される半導体素子をさらに含むことを特徴とする。
【００１６】
コア半導体チップと比べ高い動作電圧で駆動される半導体素子は、静電気保護素子と同様に最小パターン寸法の大きい構造を含んでいる。また、高い動作電圧に加え、コア半導体チップの半導体素子と比べ、より高い負荷駆動能力が必要とされるため、大きな半導体素子面積が必要となる。静電気保護チップを加工コストが低いより古い世代の露光装置を用いて形成する場合、同時に高い動作電圧で駆動される半導体素子を形成することで、コア半導体チップ内に形成される半導体素子と比べより大きな占有面積を有する半導体素子を静電気保護チップ内に形成することが可能となる。そのため、加工コストが高い新しい世代の露光装置を用いて加工するコア半導体チップの面積を削減することが可能となり、低コストで半導体装置の静電気保護装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
以下、第１の実施形態について図面を用いて説明する。
図１（ａ）は、３段スタック構成を用いた、半導体装置の静電気保護装置の平面図、図１（ｂ）は図１（ａ）で示される静電気保護素子の拡大図である。以下、図１（ａ）、（ｂ）を用いて説明を行う。パッケージ１の内部にはピン２が配置されている。パッケージ１の外部からの電気信号はピン２を介してパッケージ１の内部と電気的に接続される。ピン２の一部には、接地電位が与えられている（ピン２Ｇ）。３段スタック構成のうち１段目と２段目とは、微細なデザインルールが用いられたチップ（コア半導体チップ）が用いられる。コア半導体チップとして１段目に用いられている半導体チップ３と、同様にコア半導体チップとして２段目に用いられている半導体チップ４には、それぞれ０．１８μｍルールが適用されている。そして、このルールを用いた半導体チップ３には半導体素子３ａが、半導体チップ４には半導体素子４ａが、それぞれ配置されている（図１（ａ）では点線で囲う形式で記載している）。
【００１８】
そして、３段目には静電気保護チップ５が配置されており、例えば０．６μｍルールが適用されている。このルールを用いたＭＯＳトランジスタ構造を有する静電気保護素子５ａを介して、ピン２に加えられた電気信号は半導体チップ３又は、半導体チップ４へ伝達される。また、同様に半導体チップ３、半導体チップ４からの出力信号も静電気保護素子５ａを介してピン２を介してパッケージ１の外部に電気信号を伝達している。半導体チップ３は、例えば１辺が１ｃｍ程度の長さを有し、半導体チップ４は半導体チップ３のパッド３ｂがワイアボンド可能なように配置される。そのため半導体チップ４は、半導体チップ３と比べ、パッド３ｂの寸法分１辺の長さが小さいチップサイズを有している。典型的なパッド３ｂの寸法は１辺が１００μｍ程度であり、半導体チップ３の両側にパッド３ｂを露出させるように配置するためには、半導体チップ４の１辺の長さは１ｃｍ−２００μｍ＝９．８ｍｍ程度の寸法を用いることができる。同様にして、半導体チップ４のパッド４ｂを露出するには静電気保護チップ５の１辺の長さとして９．８ｍｍ−２００μｍ＝９．６ｍｍ程度の寸法を用いることができる。ここで、静電気保護チップ５にも同様にパッド５ｂが配置されている。
【００１９】
半導体チップ３に配置された半導体素子３ａと、半導体チップ４に配置された半導体素子４ａの寸法は例えば２μｍ×８μｍ程度である。一方静電気保護チップ５に配置された静電気保護素子５ａの寸法は５０μｍ×２５０μｍ程度である。静電気保護素子５ａの一つを半導体チップ３から分離することで、半導体素子４ａを７００個以上半導体チップ３に含ませることができ、高集積化が可能となる。
【００２０】
なお、本実施形態では、静電気保護チップ５に搭載される静電気保護素子５ａを半導体チップ３の半導体素子３ａ、半導体チップ４の半導体素子４ａに比べ大きなルールを用いた例について説明したが、これは必須な条件ではなく、同じルールを用いても良い。又は、より微細なルールを用いることも可能である。また、コア半導体チップは２段に限定されることなく、１段あるいはさらに多段に配置しても良い。
【００２１】
また、コア半導体チップの各層毎に異なるルールを適用した半導体素子を用いても良い。また、静電気保護チップ５を複数枚用いたスタック構造を用いても良い。また、半導体チップ３と半導体チップ４にのみサリサイド構造を含み、静電気保護チップ５にはサリサイド構造を含まない構成を用いても良い。この場合、静電気保護チップ５の静電気耐性を保ち、かつ半導体チップ３と半導体チップ４の高速性を保つ半導体装置の静電気保護装置を提供することができる。
【００２２】
（第２の実施形態）
以下、第２の実施形態について図面を用いて説明する。
図２（ａ）は静電気保護チップ５に液晶駆動用のトランジスタを配置した模式平面図である。液晶駆動用のトランジスタとしては、例えば３０Ｖ程度の電圧に耐え得る高耐圧のＬＯＣＯＳオフセット型トランジスタ９０を用いることができる。図２（ｂ）は図２（ａ）で示される位置に配置される、典型的な高耐圧トランジスタの一例として液晶駆動用のＬＯＣＯＳオフセット型トランジスタ９０の断面図を示している。ＬＯＣＯＳオフセット型トランジスタ９０は、ゲート絶縁膜４０、ゲート電極５０を有しており、ゲート絶縁膜４０のソース／ドレイン６０側には、ゲート電界緩和のためのＬＯＣＯＳ領域３４が配置されている。そして、ＬＯＣＯＳ領域３４の静電気保護チップ５側には、ドレイン電界を緩和するためのＬＤＤ領域３０が配置されている。そして、ゲート電極５０の横には、ＬＯＣＯＳオフセット型トランジスタ９０とは異なるトランジスタを構成するために用いられるサイドウォール６２が残存している。ＬＯＣＯＳオフセット型トランジスタ９０の寸法としては、例えば３０Ｖの耐圧を与え、液晶（図示せず）を駆動させる場合には、例えば全長が５０μｍ程度、全幅が８００μｍ程度必要となる。ＬＯＣＯＳオフセット型トランジスタ９０を半導体チップ３に配置した場合、その面積の１／３程度がＬＯＣＯＳオフセット型トランジスタ９０により占められる。このＬＯＣＯＳオフセット型トランジスタ９０を静電気保護チップ５に搭載することで、加工コストが高い新しい世代の露光装置を用いて加工するコア半導体チップの面積を削減（本実施形態では２／３に縮小）することが可能となり、低コストで半導体装置の静電気保護装置を提供することができる。
【００２３】
また、高い電圧で駆動されるＬＯＣＯＳオフセット型トランジスタ９０などを静電気保護チップ５に搭載することで、半導体チップ３を例えば２．５Ｖ程度の低電圧で動作する素子を選択的に集積することが可能となり、スイッチングなどに伴う高電圧のスパイクノイズの発生を抑えることができる。そのため、当該スパイクノイズに起因する低電圧で動作する素子の不良発生を抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】（ａ）は、３段スタック構成を用いた、半導体装置の静電気保護装置の平面図、（ｂ）は（ａ）で示される静電気保護素子の拡大図。
【図２】（ａ）は、静電気保護チップに液晶駆動用のトランジスタを配置した模式平面図、（ｂ）は液晶駆動用のトランジスタの断面図。
【符号の説明】
【００２５】
１…パッケージ、２…ピン、２Ｇ…ピン、３…半導体チップ、３ａ…半導体素子、３ｂ…パッド、４…半導体チップ、４ａ…半導体素子、４ｂ…パッド、５…静電気保護チップ、５ａ…静電気保護素子、５ｂ…パッド、３０…ＬＤＤ領域、３４…ＬＯＣＯＳ領域、４０…ゲート絶縁膜、５０…ゲート電極、６０…ソース／ドレイン、６２…サイドウォール、９０…ＬＯＣＯＳオフセット型トランジスタ。
【図１】
2008218954.tif 000003
【図２】
2008218954.tif 000004