(57)【要約】【課題】低Ｖｔトランジスタを用いた回路において、プロセスばらつきや温度変動に起因する遅延時間のばらつきを低減可能な基準電圧発生回路等を提供する。【解決手段】本発明の基準電圧発生回路は、低ＶｔＰＭＯＳトランジスタＬＰと低ＶｔＮＭＯＳトランジスタＬＮと所定の抵抗値を有する抵抗Ｒとを直列接続して構成され、一端に基準電圧ＶＣＬＲを発生するモニタ回路２０を備えている。モニタ回路２０にはモニタ電流ＩＲが供給され、その他端（ノードＮＤ５）が定電圧ＶＦＱに制御される。プロセスばらつきに応じて変化するモニタ電流ＩＲに基づき、基準電圧ＶＣＬＲの電圧値が所定の中心電圧値からプロセスばらつきに応じた範囲内で補正される。これにより、基準電圧ＶＣＬＲに基づく電源電圧を供給される低Ｖｔトランジスタを含む回路の遅延時間のばらつきを小さくすることができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
低しきい値ＰＭＯＳトランジスタと低しきい値ＮＭＯＳトランジスタと所定の抵抗値を有する抵抗とを直列接続して構成され、一端に基準電圧を発生するモニタ回路と、
前記モニタ回路にモニタ電流を供給するとともに、前記モニタ回路の他端を定電圧に制御する付加回路と、
を備え、プロセスばらつきに応じて変化する前記モニタ電流に基づき、前記基準電圧の電圧値が所定の中心電圧値から前記プロセスばらつきに応じた範囲内で補正されることを特徴とする基準電圧発生回路。
【請求項２】
前記低しきい値ＰＭＯＳトランジスタ及び前記低しきい値ＮＭＯＳトランジスタは、前記プロセスばらつきにより動作遅延が大きくなる場合は前記基準電圧が所定量だけ増加し、前記プロセスばらつきにより動作遅延が小さくなる場合は前記基準電圧が所定量だけ減少するようにそれぞれのサイズが予め調整されていることを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
前記低しきい値ＰＭＯＳトランジスタ及び前記低しきい値ＮＭＯＳトランジスタは、互いのゲート及びドレインが共通接続されることを特徴とする請求項２に記載の基準電圧発生回路。
【請求項４】
低しきい値ＭＯＳトランジスタを含んで構成され、内部電源電圧が供給される内部回路と、
所定の温度範囲内で温度を検知する温度センサ回路と、
前記内部電源電圧の基準となる基準電圧を発生し、前記温度センサ回路により検知される温度に対応してそれぞれ調整された複数の基準電圧発生回路と、
を備え、
前記複数の基準電圧発生回路の各々は、
低しきい値ＰＭＯＳトランジスタと低しきい値ＮＭＯＳトランジスタと所定の抵抗値を有する抵抗とを直列接続して構成され、一端に前記基準電圧を発生するモニタ回路と、
前記モニタ回路にモニタ電流を供給するとともに、前記モニタ回路の他端を定電圧に制御する付加回路と、
を含み、前記基準電圧発生回路は、プロセスばらつきに応じて変化する前記モニタ電流に基づき、前記基準電圧の電圧値が所定の中心電圧値から前記プロセスばらつきに応じた範囲内で補正されることを特徴とする半導体集積回路装置。
【請求項５】
前記温度センサ回路は、所定の温度を境界に２値で温度を検知し、
低温側の温度に対応して調整された第１の前記基準電圧発生回路と、高温側の温度に対応して調整された第２の前記基準電圧発生回路と、が設けられ、
前記温度センサ回路により低温側の温度が検知されたときは前記第１の基準電圧発生回路を動作させ、前記温度センサ回路により高温側の温度が検知されたときは前記第２の基準電圧発生回路を動作させることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記第１の基準電圧発生回路及び前記第２の基準電圧発生回路は、前記低しきい値ＰＭＯＳトランジスタ及び前記低しきい値ＮＭＯＳトランジスタのそれぞれのサイズと、前記抵抗の抵抗値に基づいて予め調整されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記低しきい値ＰＭＯＳトランジスタ及び前記低しきい値ＮＭＯＳトランジスタは、前記プロセスばらつきにより動作遅延が大きくなる場合は前記基準電圧が所定量だけ増加し、前記プロセスばらつきにより動作遅延が小さくなる場合は前記基準電圧が所定量だけ減少するようにそれぞれのサイズが予め調整されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記内部回路は、前記低しきい値ＭＯＳトランジスタを含んで構成され前記内部電源電圧を供給されるディレイ回路を含むことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項９】
データを記憶するメモリ回路を更に備え、前記内部回路は、前記メモリ回路へのアクセスパスを構成する回路であることを特徴とする請求項５に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数のＭＯＳトランジスタを用いて構成された半導体集積回路装置の技術分野に関し、特に、多数のＭＯＳトランジスタを用いた信号経路を介してアクセスされるＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置の技術分野に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の性能向上に伴い、高速動作と低電圧動作が要求されている。特に、ＤＲＡＭ等の半導体メモリでは、製造プロセスの微細化により高周波動作と高速アクセス及び低電圧動作を実現し、こうした高性能化への要求は一層強くなっている（例えば、特許文献１参照）。一般に、半導体メモリへのアクセス時には複雑な動作が必要であり、そのための遅延時間が想定される。この場合、製造された多数の半導体メモリ同士で遅延時間が一定であれば問題はないが、実際にはプロセスばらつきにより各々の半導体メモリにおける遅延時間にばらつきが生じる。このような遅延時間のばらつきは、プロセスばらつきに加えて温度変動によってさらに大きくなる。そして、遅延時間が最大となる条件と最小となる条件を対比したときの遅延差が増大し、これにより半導体メモリに対するアクセス時間の誤差が増大することが問題となる。
【０００３】
一方、動作遅延そのものに対する対策として、アクセス時間に寄与する回路において、ＭＯＳトランジスタのしきい値電圧(Ｖｔ)が標準よりも低く設定された低しきい値トランジスタ（低Ｖｔトランジスタ）を用いる方法が知られている。このような低Ｖｔトランジスタを用いることにより、一般的なトランジスタに比べてアクセス時間に関わる遅延時間を１０％程度改善することができ、遅延時間のばらつきも若干小さくすることができる。
【特許文献１】特開２０００−１１６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の方法においては、プロセスばらつきによる低Ｖｔトランジスタの特性のばらつきに起因して種々の問題が生じる。低Ｖｔトランジスタのしきい値電圧が低下する方向にばらつく場合は、動作遅延が減少するが、動作電流及びリーク電流がともに増大して消費電流が大きくなる。一方、低Ｖｔトランジスタのしきい値電圧が上昇する方向にばらつく場合は、消費電流が小さくなるが、動作遅延が大きくなる。この場合、消費電流の低減を目的として低Ｖｔトランジスタの動作電源電圧を降圧すると、上記のしきい値電圧のばらつきの影響が相対的に大きくなるので、回路の遅延時間のばらつきが一層増大する。また、比較的広い温度範囲で回路を動作させる場合は、プロセスばらつきと温度変動の両方に起因して、低Ｖｔトランジスタの特性のばらつきの影響が顕著になる。このように、従来の半導体集積回路装置では、消費電流を抑えつつ、プロセスばらつきや温度変動に起因する回路の遅延時間のばらつきを小さくすることが困難であり、アクセス時間の誤差等の不具合を招くことが問題であった。
【０００５】
そこで、本発明はこれらの問題を解決するためになされたものであり、低Ｖｔトランジスタを用いた回路において、プロセスばらつきや温度変動に起因する特性のばらつきの影響を軽減するように補正された基準電圧を発生し、これにより消費電流を抑えつつ遅延時間のばらつきを低減可能な基準電圧発生回路及び半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の基準電圧発生回路は、低しきい値ＰＭＯＳトランジスタと低しきい値ＮＭＯＳトランジスタと所定の抵抗値を有する抵抗とを直列接続して構成され、一端に基準電圧を発生するモニタ回路と、前記モニタ回路にモニタ電流を供給するとともに、前記モニタ回路の他端を定電圧に制御する付加回路と、を備え、プロセスばらつきに応じて変化する前記モニタ電流に基づき、前記基準電圧の電圧値が所定の中心電圧値から前記プロセスばらつきに応じた範囲内で補正されることを特徴とする。
【０００７】
このような構成を備えた基準電圧発生回路によれば、モニタ回路に含まれる１対の低しきい値ＭＯＳトランジスタは、プロセスばらつきによりしきい値電圧及び電流の特性が異なるので、その特性に応じてモニタ電流及びモニタ回路の電圧降下が変化する。そして、モニタ電流の一端に発生する基準電圧は、モニタ回路の他端の定電圧を基準に電圧降下分の変化に応じ、所定の中心電圧から所定の範囲内で補正される。このとき、１対の低しきい値ＭＯＳトランジスタ及び抵抗の設計条件を適切に調整すれば、基準電圧の補正によって低しきい値ＭＯＳトランジスタの消費電流と遅延特性を適切に制御できる。そして、基準電圧を用いて低しきい値ＭＯＳトランジスタを含む回路を動作させれば、消費電流を抑えつつプロセスばらつきによる遅延時間のばらつきを縮小することができる。
【０００８】
本発明の基準電圧発生回路において、前記低しきい値ＰＭＯＳトランジスタ及び前記低しきい値ＮＭＯＳトランジスタは、前記プロセスばらつきにより動作遅延が大きくなる場合は前記基準電圧が所定量だけ増加し、前記プロセスばらつきにより動作遅延が小さくなる場合は前記基準電圧が所定量だけ減少するようにそれぞれのサイズを予め調整してもよい。
【０００９】
本発明の基準電圧発生回路において、前記低しきい値ＰＭＯＳトランジスタ及び前記低しきい値ＮＭＯＳトランジスタは、互いのゲート及びドレインを共通接続して構成してもよい。
【００１０】
上記の課題を解決するために、本発明の半導体集積回路装置は、低しきい値ＭＯＳトランジスタを含んで構成され、内部電源電圧が供給される内部回路と、所定の温度範囲内で温度を検知する温度センサ回路と、前記内部電源電圧の基準となる基準電圧を発生し、前記温度センサ回路により検知される温度に対応してそれぞれ調整された複数の基準電圧発生回路とを備え、前記複数の基準電圧発生回路の各々は、低しきい値ＰＭＯＳトランジスタと低しきい値ＮＭＯＳトランジスタと所定の抵抗値を有する抵抗とを直列接続して構成され、一端に前記基準電圧を発生するモニタ回路と、前記モニタ回路にモニタ電流を供給するとともに、前記モニタ回路の他端を定電圧に制御する付加回路とを含み、前記基準電圧発生回路は、プロセスばらつきに応じて変化する前記モニタ電流に基づき、前記基準電圧の電圧値が所定の中心電圧値から前記プロセスばらつきに応じた範囲内で補正されることを特徴とする。
【００１１】
このような構成を備えた半導体集積回路装置によれば、温度センサ回路と複数の基準電圧発生回路を設け、温度センサ回路により検知される温度に対応して、それぞれの基準電圧発生回路を調整し、実際の検知結果に応じて選択的に基準電圧発生回路を動作させる。よって、半導体集積回路装置では、プロセスばらつきの影響に加えて、温度変動の影響による消費電流の増加や遅延時間のばらつきを抑えることができる。
【００１２】
本発明の半導体集積回路装置において、前記温度センサ回路は、所定の温度を境界に２値で温度を検知し、低温側の温度に対応して調整された第１の前記基準電圧発生回路と、高温側の温度に対応して調整された第２の前記基準電圧発生回路とが設けられ、前記温度センサ回路により低温側の温度が検知されたときは前記第１の基準電圧発生回路を動作させ、前記温度センサ回路により高温側の温度が検知されたときは前記第２の基準電圧発生回路を動作させるように構成してもよい。
【００１３】
本発明の半導体集積回路装置において、前記第１の基準電圧発生回路及び前記第２の基準電圧発生回路は、前記低しきい値ＰＭＯＳトランジスタ及び前記低しきい値ＮＭＯＳトランジスタのそれぞれのサイズと、前記抵抗の抵抗値に基づいて予め調整してもよい。
【００１４】
本発明の半導体集積回路装置において、前記低しきい値ＰＭＯＳトランジスタ及び前記低しきい値ＮＭＯＳトランジスタは、前記プロセスばらつきにより動作遅延が大きくなる場合は前記基準電圧が所定量だけ増加し、前記プロセスばらつきにより動作遅延が小さくなる場合は前記基準電圧が所定量だけ減少するようにそれぞれのサイズを予め調整してもよい。
【００１５】
本発明の半導体集積回路装置において、前記内部回路は、前記低しきい値ＭＯＳトランジスタを含んで構成され前記内部電源電圧を供給されるディレイ回路を含むように構成してもよい。
【００１６】
本発明の半導体集積回路装置において、データを記憶するメモリ回路を更に備え、前記内部回路は、前記メモリ回路へのアクセスパスを構成する回路としてもよい。
【発明の効果】
【００１７】
本発明の基準電圧発生回路によれば、１対の低しきい値ＭＯＳトランジスタと抵抗からなるモニタ回路を適切に調整し、モニタ電流の変化に応じて一端に発生する基準電圧の電圧値を自動補正し、プロセスばらつきに起因する遅延時間のばらつきや消費電流の増加を抑えることができる。また、本発明の半導体集積回路装置によれば、上述の基準電圧発生回路を温度に対応して複数設け、温度センサ回路の検知結果に応じて選択的に動作させるようにしたので、基準電圧に基づく内部電源電圧を供給された回路においては、プロセスばらつきに加えて温度変動に起因する消費電流の増加や遅延時間のばらつきを抑えることができる。特に、メモリ回路を含む半導体集積回路装置において、アクセスパスに対して本発明を適用すれば、遅延時間のばらつきを縮小してアクセス時間の誤差に起因する不具合を防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態においては、半導体集積回路装置としてのＤＲＡＭに対して本発明を適用する場合を説明する。
【００１９】
図１は、本実施形態のＤＲＡＭにおいて、基準電圧ＶＣＬＲを補正するために主要部の構成を示すブロック図である。基準電圧ＶＣＬＲは、本実施形態のＤＲＡＭの主要な回路に供給される内部電源電圧ＶＣＬの基準として用いられる。図１に示す主要部は、温度センサ回路１１と、２つの基準電圧発生回路１２、１３と、ＶＬＮＧ／ＶＢＤＲ発生回路１４と、ＶＦ発生回路１５と、ＶＣＬ発生回路１６と、２つのスイッチトランジスタＳＴ１、ＳＴ２と、３つの抵抗Ｒ１、Ｒ２、Ｒ３を含んで構成される。
【００２０】
以上の構成において温度センサ回路１１は、ＤＲＡＭの仕様に基づく所定の温度範囲内で高温側又は低温側の２値で温度を検知し、低温側の検知信号Ｄ１又は高温側の検知信号Ｄ２を選択的に活性化して出力する。ＤＲＡＭの仕様としては、例えば−５〜１１０℃の温度範囲が定められ、概ね６０℃付近を境界にして温度センサ回路１１により２値の温度検知がなされる。低温側の検知信号Ｄ１はスイッチトランジスタＳＴ１のゲートに入力され、高温側の検知信号Ｄ２はスイッチトランジスタＳＴ２のゲートに入力され、２つのスイッチトランジスタＳＴ１、ＳＴ２の一方のみがオンとなる。
【００２１】
基準電圧発生回路１２は、低Ｖｔトランジスタのプロセスばらつきに応じて電圧値が補正された基準電圧ＶＣＬＲを発生する回路である。また、低Ｖｔトランジスタの温度変動の影響を補正するため、低温側（例えば、−５〜６０℃）の基準電圧発生回路１２と高温側（例えば、６０〜１１０℃）の基準電圧発生回路１３が並列に配置されている。そして、低温側の基準電圧発生回路１２が一方のスイッチトランジスタＳＴ１に接続され、高温側の基準電圧発生回路１３が他方のスイッチトランジスタＳＴ２に接続され、２つのスイッチトランジスタＳＴ１、ＳＴ２の中間ノードから基準電圧ＶＣＬＲが出力される。
【００２２】
温度センサ回路１１により低温側の温度が検知された場合は、低温側の基準電圧発生回路１２からスイッチトランジスタＳＴ１を経由して基準電圧ＶＣＬＲが出力され、温度センサ回路１１により高温側の温度が検知された場合は、高温側の基準電圧発生回路１３からスイッチトランジスタＳＴ２を経由して基準電圧ＶＣＬＲが出力される。一方、ＶＣＬ発生回路１６は、入力された基準電圧ＶＣＬＲに基づき、基準電圧ＶＣＬＲと電圧値が等しい内部電源電圧ＶＣＬを発生し、ＤＲＡＭ各部の内部回路に供給する。なお、温度センサ回路１１及び基準電圧発生回路１２、１３の詳細な構成及び動作については後述する。
【００２３】
ＶＬＮＧ／ＶＢＤＲ発生回路１４は、温度変動やプロセスばらつきに影響されない高精度のバンドギャップ基準電圧としての定電圧ＶＬＮＧ、ＶＢＤＲを発生する回路である。ＶＬＮＧ／ＶＢＤＲ発生回路１４からは、定電圧ＶＬＮＧが２つの基準電圧発生回路１２、１３に供給され、定電圧ＶＢＤＲが温度センサ回路１１及びＶＦ発生回路１５に供給される。ＶＦ発生回路１５は、定電圧ＶＢＤＲに基づき定電圧ＶＦを発生し、出力側と接地電位ＶＳＳＲの間の抵抗Ｒ１、Ｒ１、Ｒ３の各ノードから定電圧ＶＦ１、ＶＦ２を発生する。定電圧ＶＦ１はＶＦ発生回路１５の入力側にフィードバックされ、定電圧ＶＦ２は２つの基準電圧発生回路１２、１３に供給される。例えば、ＶＢＤＲ＝１．２Ｖ、ＶＬＮＧ＝０．６６Ｖ、ＶＦ＝１．４Ｖ、ＶＦ１＝１．２Ｖ、ＶＦ２＝０．７Ｖに設定される。
【００２４】
次に図１の温度センサ回路１１の回路構成について、図２を用いて説明する。図２に示す温度センサ回路１１は、定電圧発生部２１と、温度依存バイアス部２２と、定電流源ＩＳと、６つのＰＭＯＳトランジスタＰ１０〜Ｐ１５と、６つのＮＭＯＳトランジスタＮ１０〜Ｎ１５と、２つのレベル変換回路２３ａ、２３ｂを含んでいる。このうち、定電圧発生部２１は、ＶＬＮＧ／ＶＢＤＲ発生回路１４から供給される定電圧ＢＶＤＲと接地電位ＶＳＳＲの間に直列接続された抵抗群からなる。また、温度依存バイアス部２２は、ＮＭＯＳトランジスタＮ１０のゲートと接地電位ＶＳＳＲの間に接続されたＮＭＯＳトランジスタからなる。
【００２５】
定電圧発生部２１は、定電圧ＶＢＤＲを抵抗分割し、ＮＭＯＳトランジスタＮ１１のゲートに基準電圧ＶＲＥＦ１を供給し、温度依存バイアス部２２のＮＭＯＳトランジスタのゲートに基準電圧ＶＥＲＦ２を供給する。例えば、ＶＢＤＲ＝１．２Ｖに対し、ＶＲＥＦ１＝０．５Ｖ、ＶＲＥＦ２＝０．７Ｖに設定される。温度依存バイアス部２２は、ＮＭＯＳトランジスタの特性の温度依存性を利用して、ＮＭＯＳトランジスタＮ１０のゲートのバイアスを温度に依存して変化させる。例えば、−５〜１１０℃の温度範囲内で、６０℃を境界に、低温側では０．５Ｖ以下、高温側では０．５Ｖ以上で変化するように設定すればよい。このように定電圧発生部２１と温度依存性バイアス部２２の調整により、温度センサ回路１１に対し所望の切り替え温度ポイントを設定することができる。
【００２６】
ＰＭＯＳトランジスタＰ１０、Ｐ１１及びＮＭＯＳトランジスタＮ１０、Ｎ１１は、差動回路を構成し、定電流源ＩＳにより電源電圧ＶＤＤＲから接地電位ＶＳＳＲに所定の電流が流れる。このような構成により、定電圧発生部２１が出力する基準電圧ＶＲＥＦ１と、温度依存バイアス部２２が出力するバイアス電位の大小関係に応じて２つのノードＮＤ１０、ＮＤ１１の電位が変化する。一方のノードＮＤ１０は、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２の各ゲートに接続され、他方のノードＮＤ１１は、ＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１３の各ゲートに接続されている。ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２からなる直列回路と、ＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１３からなる直列回路は、ともに電源電圧ＶＤＤＲと接地電位ＶＳＳＲの間に接続されている。例えば、切り替え温度が６０℃である場合、低温側の温度に対しては、ノードＮＤ１０がハイレベルかつノードＮＤ１１がローレベルになり、高温側の温度に対しては、ノードＮＤ１０がローレベルかつノードＮＤ１１がハイレベルになる。
【００２７】
ノードＮＤ１０の信号は、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２により反転され、レベル変換回路２３ａにより電源電圧ＶＤＤＲの振幅が電源電圧ＶＰＰの振幅に変換される。レベル変換回路２３ａでは、例えば、ＶＤＤＲ＝１．８Ｖの振幅から、ＶＰＰ＝３．２Ｖの振幅に変換され、これによりスイッチトランジスタＳＴ１を確実にオンするために十分大きな信号レベルが得られる。レベル変換回路２３ａによるレベル変換後の信号は、電源電圧ＶＤＤＲと接地電位ＶＳＳＲの間に直列に接続されたＰＭＯＳトランジスタＰ１４及びＮＭＯＳトランジスタＮ１４により反転され、その中間ノードから上述の検知信号Ｄ１が出力される。なお、高温側のＰＭＯＳトランジスタＰ１３、Ｐ１５、ＮＭＯＳトランジスタＮ１３、Ｎ１５、レベル変換回路２３ｂを含む回路部分についても同様の構成及び動作となる。
【００２８】
次に図１の基準電圧発生回路１２、１３の回路構成について、図３を用いて説明する。以下では、低温側の基準電圧発生回路１２を例にとって説明するが、高温側の基準電圧発生回路１３についても構成及び動作は同様である。図３に示す基準電圧発生回路１２は、６つのＰＭＯＳトランジスタＰ２０〜Ｐ２５と、６つのＮＭＯＳトランジスタＮ２０〜Ｎ２５と、モニタ回路２０から構成され、モニタ回路２０は低ＶｔＰＭＯＳトランジスタＬＰと、低ＶｔＮＭＯＳトランジスタＬＮと、抵抗Ｒが直列接続されて構成されている。なお、ＰＭＯＳトランジスタＰ２０〜Ｐ２５とＮＭＯＳトランジスタＮ２０〜Ｎ２５については、標準的なしきい値電圧を有する標準Ｖｔトランジスタを用いる。
【００２９】
図３において、ＶＬＮＧ／ＶＢＤＲ発生回路１４からの定電圧ＶＬＮＧは、ＰＭＯＳトランジスタＰ２４のゲートに印加されている。また、ＶＦ発生回路１５からの定電圧ＶＦ２はＰＭＯＳトランジスタＰ２２のゲートに印加されている。ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２からなる第１の直列回路と、ＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ２３からなる第２の直列回路は、ＰＭＯＳトランジスタＰ２４の一端と接地電位ＶＳＳＲの間に並列に配置されている。そして、電源電圧ＶＤＤＲからＰＭＯＳトランジスタＰ２４を介して、電流Ｉ１が第１の直列回路に流れ、電流Ｉ２が第２の直列回路に流れる。
【００３０】
一方、ＮＭＯＳトランジスタＮ２２はＮＭＯＳトランジスタＮ２０とカレントミラーを構成し、ＮＭＯＳトランジスタＮ２３はＮＭＯＳトランジスタＮ２１とカレントミラーを構成している。ＰＭＯＳトランジスタＰ２０とＮＭＯＳトランジスタＮ２０からなる第３の直列回路と、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１からなる第４の直列回路は、電源電圧ＶＤＤＲと接地電位ＶＳＳＲの間に並列に配置されている。よって、第３の直列回路を流れる電流Ｉ３は電流Ｉ１に一致し、第４の直列回路を流れる電流Ｉ４は電流Ｉ２に一致する。また、ＰＭＯＳトランジスタＰ２０はＰＭＯＳトランジスタＰ２１とカレントミラーを構成しているので、電流Ｉ３と電流Ｉ４が一致する。その結果、第１〜第４の直列回路を流れる電流Ｉ１、Ｉ２、Ｉ３、Ｉ４がいずれも等しくなる。
【００３１】
ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１の間のノードＮＤ４は、ＰＭＯＳトランジスタＰ２５のゲートに接続される。ＰＭＯＳトランジスタＰ２５は、モニタ回路２０の低ＶｔＰＭＯＳトランジスタＬＰ、低ＶｔＮＭＯＳトランジスタＬＮ、抵抗Ｒ、及びＮＭＯＳトランジスタＮ２４、Ｎ２５と直列に接続されている。この直列回路は、電源電圧ＶＤＤＲと接地電位ＶＳＳＲの間に配置され、モニタ電流ＩＲが流れるものとする。ここで、低ＶｔＰＭＯＳトランジスタＬＰ、低ＶｔＮＭＯＳトランジスタＬＮ、抵抗Ｒからなるモニタ回路２０は、モニタ電流ＩＲに基づき一端に発生する基準電圧ＶＣＬＲの電圧値を補正する役割がある。
【００３２】
抵抗ＲとＮＭＯＳトランジスタＮ２４の間のノードＮＤ５は、ＰＭＯＳトランジスタＰ２３のゲートに接続されている。上述したような回路構成の対称性から、ノードＮＤ５の電圧ＶＦＱは定電圧ＶＦ２と等しくなり、ＶＦ２＝０．７ＶのときはＶＦＱ＝０．７Ｖに保たれる。２つのＮＭＯＳトランジスタＮ２４、Ｎ２５は、互いのゲート及びドレインがノードＮＤ５に共通接続され、接地電位ＶＳＳＲでバックバイアスされている。これらのＮＭＯＳトランジスタＮ２４、Ｎ２５は、定電圧ＶＦＱを保持しつつモニタ電流ＩＲを引き抜くように動作する。
【００３３】
ＰＭＯＳトランジスタＰ２５とモニタ回路２０の間のノードＮＤ６からは、補正された基準電圧ＶＣＬＲが出力される。低ＶｔＰＭＯＳトランジスタＬＰと低ＶｔＮＭＯＳトランジスタＬＮは、互いのゲート及びドレインが共通接続され、各々のソース電位でバックバイアスされている。モニタ回路２０の両端の電圧は、低ＶｔＰＭＯＳトランジスタＬＰ及び低ＶｔＮＭＯＳトランジスタＬＮのＶｔ特性と抵抗Ｒの抵抗値に依存して定まり、それにより基準電圧ＶＣＬＲの電圧値が変化する。本実施形態では、基準電圧ＶＣＬＲの電圧値として、低Ｖｔトランジスタのプロセスばらつきに応じて、１．４Ｖセンターで±０．１Ｖ（１．３〜１．５Ｖ）の範囲で変化させる場合を想定する。そのための設計条件については後述する。
【００３４】
なお、図３の構成の各部において、基準電圧ＶＣＬＲ１．４Ｖセンターに対応する電圧条件の一例は次の通りである。すなわち、ＶＦ２＝０．７Ｖ、ＶＬＮＧ＝０．６６Ｖ、ＶＤＤＲ＝１．７〜１．９Ｖ（１．８Ｖセンター）、ＶＳＳＲ＝０Ｖを外部から供給したとき、ノードＮＤ１の電圧が０．８３Ｖ、ノードＮＤ２、ＮＤ３の電圧が０．９３Ｖ、ノードＮＤ４の電圧が１．１Ｖ、ノードＮＤ５の電圧（ＶＦＱ）が０．７Ｖとなり、ノードＮＤ６には、上述したように１．３Ｖ〜１．５Ｖの範囲内で変化する基準電圧ＶＣＬＲが発生する。
【００３５】
次に、基準電圧発生回路１２、１３の設計条件について、図４を用いて説明する。図４(ａ)は、図３のモニタ回路２０を含む直列回路をモデル化して示した図である。ここで、直列回路にモニタ電流ＩＲが流れると、抵抗値ＲＰの低ＶｔＰＭＯＳトランジスタＬＰの両端には電圧ΔＶＰ（ＲＰ・ＩＲ）が生じ、抵抗値ＲＮの低ＶｔＮＭＯＳトランジスタＬＮの両端には電圧ΔＶＮ（ＲＮ・ＩＲ）が生じる。一方、所定の抵抗値（Ｒと表す）に設計された抵抗Ｒの両端には電圧ΔＶＲ（Ｒ・ＩＲ）が生じる。従って、ノードＮＤ６の基準電圧ＶＣＬＲの電圧値は、定電圧ＶＦＱにΔＶＰ、ΔＶＮ、ΔＶＲを加えたものなる。なお、低ＶｔＰＭＯＳトランジスタＬＰと低ＶｔＮＭＯＳトランジスタＬＮのプロセスばらつきに応じて各々の抵抗値ＲＰ、ＲＮが変化する。
【００３６】
図４（ｂ）は、想定される温度範囲が−５℃〜１１０℃のとき、下限温度の−５℃で一方の基準電圧発生回路１２を調整するとともに、上限温度の１１０℃で他方の基準電圧発生回路１３を調整する場合において、低ＶｔＰＭＯＳトランジスタＬＰ、低ＶｔＮＭＯＳトランジスタＬＮ、抵抗Ｒに対する設計条件をそれぞれ示している。図４（ｂ）の設計条件としては、低ＶｔＰＭＯＳトランジスタＬＰ及び低ＶｔＮＭＯＳトランジスタＬＮのサイズ（ゲート幅Ｗ／ゲート長Ｌ）と抵抗Ｒの抵抗値が示される。これらの設計条件は、それぞれの温度において、想定されるＤＲＡＭのプロセスばらつきに対して基準電圧ＶＣＬＲを１．３〜１．５Ｖの範囲で変化させるための条件の一例である。
【００３７】
次に図５において、モニタ回路２０の動作条件を、プロセスばらつきに応じてモデル化して示している。なお、温度条件は図４（ｂ）の−５℃と１１０℃の両方を考慮する必要があるが、ここでは簡単のため、−５℃の場合について説明する。図５では、低Ｖｔトランジスタの特性のばらつきの範囲内で、標準的な特性を典型モデルとし、典型モデルに比べＶｔが高く動作遅延が大きい特性をスローモデルとし、典型モデルに比べＶｔが低く動作遅延が小さい特性をファストモデルとして表している。これら３つのモデルについて、低Ｖｔトランジスタのサイズと特性の分布を考慮して求めた動作条件を示している。定電圧ＶＦＱ(０．７Ｖ)と抵抗Ｒの抵抗値（１００ｋΩ）については、３つのモデルで同様の値となるが、低Ｖｔトランジスタの抵抗値ＲＰ、ＲＮがモデルごとに異なるので（それぞれカッコ内にslow、typ、fastと表記して区別される）、モニタ回路２０全体の直列抵抗に変化が生じてモニタ電流ＩＲも変化する。
【００３８】
図６は、図５のうち低ＶｔＮＭＯＳトランジスタＬＮの電圧ΔＶＮに着目し、スローモデルとファストモデルの違いを比較した図である。典型モデルに比べると、低ＶｔＮＭＯＳトランジスタの抵抗値ＲＮは、スローモデルでは増加し、ファストモデルでは減少する。従って、スローモデルの電圧値ΔＶＮがファストモデルよりも増加し、図６の電圧電流直線が横軸の増加方向にシフトしている。このとき、図５のモニタ電流ＩＲの条件を当てはめると、スローモデルの場合が０．４２μＡ、ファストモデルの場合が０．７５μＡであり、それぞれが動作点Ｐ１、Ｐ２となる。
【００３９】
図６において動作点Ｐ１、Ｐ２の電圧値ΔＶＰの比較から、スローモデルとファストモデルの間には、電圧差Ｖｄが生じ、これが基準電圧ＶＣＬＲの電圧値の差に寄与する。図６では低ＶｔＮＭＯＳトランジスタＬＮの抵抗値ＲＮの場合を示しているが、低ＶｔＰＭＯＳトランジスタＬＰの抵抗値ＲＰについても同様の傾向がある。この場合、基準電圧値のセンター値（１．４Ｖ）については抵抗Ｒの抵抗値により調整した上で、基準電圧ＶＣＬＲの所望の電圧値の差（０．２Ｖ）については、低Ｖｔトランジスタのサイズにより調整する必要がある。
【００４０】
上述したような設計条件に従ってモニタ回路２０を構成することにより、典型モデルでは１．４Ｖの電圧値となる基準電圧ＶＣＬＲを、スローモデルでは１．５Ｖに増加させ、ファストモデルでは１．３Ｖに減少させることができる。これにより、低Ｖｔトランジスタの特性のばらつきが緩和され、基準電圧ＶＣＬＲと同様に変化する内部電源電圧ＶＣＬが供給される回路の遅延時間等の特性のばらつきも縮小する。すなわち、低Ｖｔトランジスタの動作遅延が大きくなる方向にばらついたときは、電圧値が０．１Ｖ高くなる分だけモニタ電流ＩＲの低減をある程度抑え、遅延時間の増加を緩和することができる。逆に、低Ｖｔトランジスタの動作遅延が小さくなる方向にばらついたときは、電圧値が０．１Ｖ低くなる分だけモニタ電流ＩＲの増加をある程度抑え、遅延時間の減少を緩和することができる。従って、低Ｖｔトランジスタのプロセスばらつきに対し、遅延時間のばらつきが全体的に小さくなるような補正が可能となる。
【００４１】
次に、基準電圧発生回路１２、１３における基準電圧ＶＣＬＲの電源変動の影響について図７及び図８を用いて説明する。図３の回路構成では、基準電圧発生回路１２の各部に電源電圧ＶＤＤＲが供給されているが、この電源電圧ＶＤＤＲについても電圧値の変動を考慮する必要がある。例えば、電源電圧ＶＤＤＲとして、１．８Ｖセンターで±０．１Ｖ（１．７〜１．９Ｖ）の範囲の変動が想定される。図７及び図８は、上述の設計条件に従ってモニタ回路２０を構成した場合において、電源電圧ＶＤＤＲの変動に対する基準電圧ＶＣＬＲの特性を上述の３つのモデルについて示している。それぞれ、図７が−５℃の場合の特性であり、図８が１１０℃の場合の特性である。
【００４２】
図７及び図８において、電源電圧ＶＤＤＲが十分に低い範囲を除き、基準電圧ＶＣＬＲは電源電圧ＶＤＤＲの変動によらず安定している。電源電圧ＶＤＤＲが１．５Ｖ以上の範囲において基準電圧ＶＣＬＲは、スローモデルでは１．５Ｖ、典型モデルでは１．４Ｖ、ファストモデルでは１．３Ｖをほぼ保持することがわかる。従って、電源電圧ＶＤＤＲが１．７〜１．９Ｖの範囲内の変動は、基準電圧ＶＣＬＲに影響を与えないことがわかる。
【００４３】
次に、低Ｖｔトランジスタを含む内部回路としてのディレイ回路に対し、本実施形態の構成を適用する場合の効果について図９〜図１１を用いて説明する。例えば、遅延時間への要求が厳しいＤＲＡＭのワード線選択のための構成に含まれるディレイ回路が想定される。図９は、ＤＲＡＭのディレイ回路の一構成例を示している。図９に示すディレイ回路は、０．２ｎｓ、０．８ｎｓ、１．６ｎｓ等の遅延時間を有する複数の遅延素子を多段に接続し、さらにＡＮＤ回路やバッファを含んで構成される。ディレイ回路において、入力（ＩＮ）から出力（ＯＵＴ）に至るトータルの遅延時間は、複数の遅延素子とその他の回路要素の各遅延時間が累積されたものになる。
【００４４】
図９の複数の遅延素子の各々は、図３のモニタ回路２０と同様、直列接続された１対の低Ｖｔトランジスタ（ＰＭＯＳ及びＮＭＯＳ）を含み（不図示）、それぞれに内部電源電圧ＶＣＬが供給される。このディレイ回路はモニタ回路２０と同一チップ内に構成されるので、同一構造の低Ｖｔトランジスタのプロセスばらつきが一致する。また、内部電源電圧ＶＣＬは、図３の基準電圧ＶＣＬＲに基づき生成されるので、同様の電圧値を有する。従って、−５〜１１０℃の温度範囲内で、ディレイ回路の各遅延素子の遅延時間は、モニタ回路２０の低Ｖｔトランジスタの動作条件を反映して変化する。その結果、ワード線選択動作の際、ディレイ回路による遅延時間のばらつきを十分に抑えることができる。
【００４５】
図９に示すディレイ回路の遅延時間のシミュレーション結果について、図１０及び図１１を用いて説明する。図１０では、温度条件が−５℃及び１１０℃の２通りについて、図５に示される３つのモデルのそれぞれに対し、図９のディレイ回路の内部電源電圧ＶＣＬと遅延時間の関係をグラフで表示している。また、図１１は、図１０との比較のため、従来のように標準Ｖｔトランジスタにより図９のディレイ回路を構成した場合の遅延時間の変化を示している。
【００４６】
図１０においては、温度条件と３つのモデルの組合せにより、曲線（ａ）〜（ｆ）で表される６通りのシミュレーション結果を比較している。ここで、ファストモデル、典型モデル、スローモデルについて、図５で示した基準電圧ＶＣＬＲの各電圧値１．３Ｖ、１．４Ｖ、１．５Ｖに対し、さらに設計時の保証電圧範囲として−０．１Ｖ／＋０．０５Ｖを設定する必要がある。そのため、ファストモデルでは１．２〜１．３５Ｖ、典型モデルでは１．３〜１．４５Ｖ、スローモデルでは１．４〜１．５５Ｖの保証電圧範囲をそれぞれ設定する。従って、図１０のシミュレーション結果のうち、それぞれのモデルの保証電圧範囲で遅延時間の上限と下限を比較すればよい。
【００４７】
その結果、遅延時間が最大となる条件(最遅条件)は、スローモデルの温度１１０℃に相当する曲線（ａ）のＶＣＲ＝１．４Ｖの交点に合致する。また、遅延時間が最小となる条件(最速条件)は、ファストモデルの温度−５℃に相当する曲線（ｆ）のＶＣＲ＝１．３５Ｖの交点に合致する。遅延時間は、最遅条件で８．０ｎｓ、最速条件で６．５ｎｓであるから、両者の差は１．５ｎｓとなる。
【００４８】
一方、図１１においては、標準Ｖｔトランジスタを用いた従来のディレイ回路に対し、外部電源電圧ＶＤＤが供給されるものとし、その設計時の保証電圧範囲としては、１．８Ｖセンターで１．７〜１．９Ｖの範囲を想定する。また、温度条件が−５℃及び１１０℃の２通り、及び標準Ｖｔトランジスタの遅延時間に関する特性のばらつきを３通り（スロー、典型、ファスト）に対し、それぞれ外部電源電圧ＶＤＤと遅延時間の関係をグラフで表示し、曲線（ａ）〜（ｆ）で表される６通りのシミュレーション結果を比較している。この場合、図１１のシミュレーション結果のうち、外部電源電圧ＶＤＤが１．７Ｖ〜１．９Ｖの保証電圧範囲で遅延時間の上限と下限を比較すればよい。
【００４９】
その結果、遅延時間が最大となる条件(最遅条件)は、特性がスローの１１０℃に相当する曲線（ａ）のＶＤＤ＝１．７Ｖの交点に合致する。また、遅延時間が最小となる条件(最速条件)は、特性がファストで温度が−５℃に相当する曲線（ｆ）のＶＤＤ＝１．９Ｖの交点に合致する。遅延時間は、最遅条件で７．９ｎｓ、最速条件で５．２ｎｓであるから、両者の差は２．７ｎｓとなる。このように、本実施形態の構成を採用することにより、ディレイ回路における遅延時間の差（ばらつき）は、図１１の２．７ｎｓから図１０の１．５ｎｓと大幅に減少する。
【００５０】
次に、本実施形態を適用したＤＲＡＭの通常動作において、図１に示す低Ｖｔトランジスタに対応した主要部の回路構成に基づく効果に関し、図１２及び図１３を用いて説明する。遅延時間が問題となるＤＲＡＭの通常動作として、ビット線選択動作（図１２）とビット線プリチャージ動作（図１３）に関し、それぞれの遅延特性について説明する。なお、図１２及び図１３において、標準Ｖｔトランジスタを用いた従来の構成の遅延特性を、本実施形態との比較のために示している。
【００５１】
図１２（ａ）は、ビット線選択動作時のアクセスパスに本実施形態の構成を採用した場合の遅延特性について、遅延要素ごとの遅延時間を比較して示している。本実施形態の場合はモデルと温度条件に応じた４つの条件（スローモデル／−５℃、スローモデル／１１０℃、ファストモデル／−５℃、ファストモデル／１１０℃）についての遅延特性を示すとともに、従来の構成の場合は標準Ｖｔトランジスタの特性のばらつきと温度条件に応じて２つの条件（スロー／１１０℃、ファスト／−５℃）についての遅延特性を示している。この場合、従来の構成の２つの条件は、図１１の結果（最遅条件／最速条件）に対応させたものである。電圧条件についても図１１の結果に基づき、スローではＶＤＤ＝１．７Ｖ、ファストではＶＤＤ＝１．９Ｖとする。なお、本実施形態の外部電源電圧ＶＤＤについては、従来の構成と適合させるため、スローモデルでＶＤＤ＝１．７Ｖ、ファストモデルでＶＤＤ＝１．９Ｖとする。
【００５２】
ビット線選択動作は、バンク選択、Ｘデコーダ入力、ワード線選択、センスアンプ起動、ビット線選択の各要素に分けられ、それぞれの遅延時間（Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５）が６条件に対して示される。遅延時間の合計Ｔａ１は、Ｔａ１＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４＋Ｔ５で求められ、ビット線選択動作の完了時点から時間Ｔ６だけ先行してリードタイミングが規定されるので、ｔＲＣＤ（アクティブトゥリード）は、ｔＲＣＤ＝Ｔａ１−Ｔ６と算出することができる。
【００５３】
図１２（ｂ）は、図１２（ａ）の結果のうち、遅延時間の合計Ｔａ１をグラフに表して比較した図である。図１２（ｂ）に示すように、本実施形態の場合の遅延時間の差Ｄ１＝４．０ｎｓと、従来の構成の場合の遅延時間の差Ｄ２＝７．３ｎｓが得られた。このように、本実施形態を適用したＤＲＡＭではビット線選択動作の際、プロセスばらつきや温度変動に伴う遅延時間の差を小さくすることができ、ＤＲＡＭのアクセス時間の誤差を低減可能となる。
【００５４】
次に図１３（ａ）は、ビット線プリチャージ時のアクセスパスに本実施形態の構成を採用した場合の遅延特性について、遅延要素ごとの遅延時間を比較して示している。ここでは、図１２（ａ）と同様の条件により、本実施形態の４条件及び従来の構成の２条件について遅延特性を示している。ビット線プリチャージ動作は、バンク選択、Ｘデコーダ制御、プリチャージ制御、ビット線プリチャージの各要素に分け、それぞれの遅延時間（Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４）が示されるとともに、遅延時間の合計Ｔａ２＝Ｔ１１＋Ｔ１２＋Ｔ１３＋Ｔ１４と、プリチャージ制御オフのタイミングを規定する時間Ｔ１５と、これらにより算出されるｔＲＰ（プリチャージトゥリード）＝Ｔａ２−Ｔ１５が示されている。
【００５５】
図１３（ｂ）は、図１３（ａ）の結果のうち、遅延時間の合計Ｔａ２をグラフに表して比較した図である。図１３（ｂ）に示すように、本実施形態の場合の遅延時間の差Ｄ１１＝４．４ｎｓと、従来の構成の場合の遅延時間の差Ｄ１２＝６．６ｎｓが得られた。このように、本実施形態を適用したＤＲＡＭでは、上述のビット線選択動作の加えて、ビット線プリチャージ動作の際のプロセスばらつきや温度変動に伴う遅延時間の差を小さくすることができる。
【００５６】
以上説明したように、本発明の構成を採用したＤＲＡＭ等の半導体集積回路装置は、プロセスばらつきがある場合であっても、モニタ回路２０の動作により基準電圧ＶＣＬＲが適切に自動補正される。これにより、低Ｖｔトランジスタを含み内部電源電圧ＶＣＬが供給される内部回路の遅延時間のばらつきを縮小することができるとともに、温度変動や電源変動に起因する遅延時間のばらつきも縮小できる。特に、ＤＲＡＭ等の半導体メモリにおいて、アクセスパスを構成する内部回路に対して適用すれば、遅延時間のばらつきを抑えてアクセス時間の誤差を低減することができるので有用性が高い。
【００５７】
なお、本実施形態では、温度センサ回路１１により２値で温度を検知し、高温側と低温側にそれぞれ対応してそれぞれ調整された２つの基準電圧発生回路１２、１３を設ける構成を説明したが、かかる構成に限られることなく、より多段階で温度検知を行うように構成してもよい。この場合は、温度検知の段階ごとに調整された複数の基準電圧発生回路を設け、選択的に動作させればよい。また、本実施形態の構成に限られることなく、温度変動の影響が問題にならない場合は温度センサ回路１１を設けずに、プロセスばらつきに応じて調整された１つの基準電圧発生回路を設ける構成としてもよい。
【図面の簡単な説明】
【００５８】
【図１】本実施形態のＤＲＡＭにおける主要部の構成を示すブロック図である。
【図２】図１の温度センサ回路の回路構成を示す図である。
【図３】図１の基準電圧発生回路の回路構成を示す図である。
【図４】基準電圧発生回路の設計条件について説明する図である。
【図５】モニタ回路の動作条件をプロセスばらつきに応じてモデル化して示す図である。
【図６】図５のうち低ＶｔＮＭＯＳトランジスタＬＮの電圧ΔＶＮに着目し、スローモデルとファストモデルの違いを比較した図である。
【図７】基準電圧発生回路において、−５℃の場合の基準電圧ＶＣＬＲの電源変動の影響について説明する図である。
【図８】基準電圧発生回路において、１１０℃の場合の基準電圧ＶＣＬＲの電源変動の影響について説明する図である。
【図９】ＤＲＡＭのワード線選択動作に用いるディレイ回路の一構成例を示す図である。
【図１０】図９のディレイ回路の遅延時間のシミュレーション結果について説明する図である。
【図１１】図１０との比較のため、従来の標準Ｖｔトランジスタにより図９のディレイ回路を構成した場合の遅延時間の変化を示す図である。
【図１２】ＤＲＡＭのビット線選択動作に関する遅延時間について説明する図である。
【図１３】ＤＲＡＭのビット線プリチャージ動作に関する遅延時間について説明する図である。
【符号の説明】
【００５９】
１１…温度センサ回路
１２、１３…基準電圧発生回路
１４…ＶＬＮＧ／ＶＢＤＲ発生回路
１５…ＶＦ発生回路
１６…ＶＣＬ発生回路
２１…定電圧発生部
２２…温度依存バイアス部
２３ａ、２３ｂ…レベル変換回路
Ｐ１０〜Ｐ１５、Ｐ２０〜Ｐ２５…ＰＭＯＳトランジスタ
Ｎ１０〜Ｎ１５、Ｎ２０〜Ｎ２５…ＮＭＯＳトランジスタ
ＳＴ１、ＳＴ２…スイッチトランジスタ
Ｒ、Ｒ１、Ｒ２、Ｒ３…抵抗
ＩＳ…定電流源
ＶＣＬＲ…基準電圧
ＶＣＬ…内部電源電圧
ＶＤＤＲ…電源電圧
ＶＤＤ…外部電源電圧
ＶＬＮＧ、ＶＢＤＲ、ＶＦ、ＶＦ１、ＶＦ２…定電圧
ＩＲ…モニタ電流
ＮＤ１〜ＮＤ６、ＮＤ１１、ＮＤ１２…ノード
【図１】
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【図２】
2008181585.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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