(57)【要約】【課題】モニタしようとする内部信号を高精度で検証することができ、内部信号のモニタ時、従来よりも容易かつ迅速に検証することのできる半導体メモリ装置の内部信号モニタ装置及びモニタ方法を提供すること。【解決手段】テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備える半導体メモリ装置の内部信号モニタ装置を提供し、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする１つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含む半導体メモリ装置の内部信号モニタ方法を提供する。【選択図】図２Ａ
2008077816.tif 000002
【特許請求の範囲】
【請求項１】
テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、
前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段と
を備えることを特徴とする半導体メモリ装置の内部信号モニタ装置。
【請求項２】
前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを受信するために複数備えられ、前記内部信号出力手段が、前記内部信号入力手段の数に対応する個数で備えられることを特徴とする請求項１に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項３】
前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする請求項１に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項４】
前記内部信号入力手段が、
複数の内部信号と複数のテストモード信号とを個別的に受信して複数の入力信号を出力する複数の入力部と、
該複数の入力部の出力信号を結合する結合部と
を備えることを特徴とする請求項２に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項５】
前記入力部のそれぞれが、
該当の内部信号と該当のテストモード信号とを入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号をバッファリングして、該当の入力信号として出力するバッファ部と
を備えることを特徴とする請求項４に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項６】
前記バッファ部が、
複数のインバータを備えることを特徴とする請求項５に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項７】
前記結合部が、
前記複数の入力信号を入力とするＮＯＲゲートと、
該ＮＯＲゲートの出力信号を反転させてモニタソース信号として出力するインバータと
を備えることを特徴とする請求項４に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項８】
前記結合部が、
該当のテストモード信号に応答して、該当の入力信号を伝達する複数のトランスミッションゲートと、
該複数のトランスミッションゲートの出力信号をラッチするラッチ回路と、
該ラッチ回路の出力信号を反転させてモニタソース信号として出力するインバータと
を備えることを特徴とする請求項４に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項９】
前記内部信号出力手段が、
前記モニタソース信号をバッファリングして、予定された任意のパッドに送信するバッファを備えることを特徴とする請求項３に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１０】
前記バッファが、
複数のインバータを備えることを特徴とする請求項９に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１１】
前記内部信号出力手段が、
前記テストモード信号を反転させるインバータと、
該インバータの出力信号をゲート入力とする第１のＰＭＯＳトランジスタと、
前記テストモード信号をゲート入力とする第１のＮＭＯＳトランジスタと、
前記モニタソース信号をゲート入力とし、共通ノードが予定された任意のパッドに接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１２】
前記内部信号出力手段が、
前記テストモード信号と前記モニタソース信号とを入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号をバッファリングする第１のバッファ部と、
第１のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたＰＭＯＳトランジスタと、
前記テストモード信号を反転させるインバータと、
該インバータの出力信号と前記モニタソース信号とを入力とするＮＯＲゲートと、
該ＮＯＲゲートの出力信号をバッファリングする第２のバッファ部と、
該第２のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたＮＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１３】
前記第１のバッファ部及び第２のバッファ部が、
複数のインバータを備えることを特徴とする請求項１２に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１４】
前記内部信号出力手段が、
データと、前記モニタソース信号の第１の論理レベルとを伝達する第１の伝達部と、
データと、前記モニタソース信号の前記第１の論理レベル以外の第２の論理レベルとを伝達する第２の伝達部と、
第１の制御信号及び第２の制御信号に応答して、前記第１の伝達部及び前記第２の伝達部の出力信号をデータパッドに伝達する出力部と、
前記第１の制御信号及び第２の制御信号を生成して前記出力部を制御する制御部と
を備えることを特徴とする請求項３に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１５】
前記第１の伝達部及び第２の伝達部のそれぞれが、
前記テストモード信号を反転させるインバータと、
データ伝達用のクロック信号とインバータの出力信号とを入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号に応答して、データを伝達する第１のトランスミッションゲートと、
前記テストモード信号に応答して、前記モニタソース信号を伝達する第２のトランスミッションゲートと
を備えることを特徴とする請求項１４に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１６】
前記出力部が、
前記第１の制御信号をゲート入力として第１のラインをリセットさせる第１のＰＭＯＳトランジスタと、
前記第１のラインに伝達される第１の伝達部の出力信号をラッチする第１のラッチ回路と、
該第１のラッチ回路の出力信号をバッファリングする第１のバッファ部と、
該第１のバッファ部の出力信号をゲート入力とする第２のＰＭＯＳトランジスタと、
前記第２の制御信号をゲート入力として第２のラインをリセットさせる第１のＮＭＯＳトランジスタと、
前記第２のラインに伝達される第２の伝達部の出力信号をラッチする第２のラッチ回路と、
該第２のラッチ回路の出力信号をバッファリングする第２のバッファ部と、
該第２のバッファ部の出力信号をゲート入力とする第２のＮＭＯＳトランジスタとを備えており、
前記第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタの共通ノードがパッドに接続されていることを特徴とする請求項１４に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１７】
前記第１のバッファ部及び第２のバッファ部が、
複数のインバータを備えることを特徴とする請求項１６に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１８】
前記制御部が、
前記テストモード信号とデータの出力を制御するデータ出力信号とを入力とし、第２の制御信号として出力するＮＯＲゲートと、
該ＮＯＲゲートの出力信号を反転させて第１の制御信号として出力するインバータと
を備えることを特徴とする請求項１４に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項１９】
半導体メモリ装置の内部信号モニタ方法において、
テストモード信号に応答して、モニタしようとする１つ又は複数の内部信号を受信するステップと、
前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップと
を含むことを特徴とする半導体メモリ装置の内部信号モニタ方法。
【請求項２０】
前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする請求項１９に記載の半導体メモリ装置の内部信号モニタ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体メモリ装置の内部信号モニタ装置及びモニタ方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、メモリセルから読み出したデータを、複数の内部信号に応じて、入出力パッド（ＤＱ  ｐａｄ）を介して外部に伝達する。このとき、様々な要因から、所望のデータが歪んで伝達されたり、又は伝達されないといった問題が発生し得る。その原因のひとつは、内部信号の歪みである。このため、所望のデータが実際に入出力パッドに出力されるか否かによって内部信号の動作状況を把握しなければならない。ここで、所望のデータが出力されなければ、様々な形のテストを行い、所望するデータと、実際に出力されるデータとの差を比較しながら、内部の疑わしい回路を探し出し、信号の異常の有無を調べる。このためには、ピコプローブなどのような装置に接続させたオシロスコープによって内部信号を読み出したり、高価な内部信号プローブ装置を用いて内部信号を把握する。
【０００３】
しかしながら、ピコプローブに接続させたオシロスコープによって内部信号を読み出したり、内部信号プローブ装置を用いて内部信号を把握することは、データ出力のパス／フェイル（ｐａｓｓ／ｆａｉｌ）を判断する単純な作業に比べ、より高度な技術が要求される。しかも、実際に内部で用いられている信号は、チップの内部に設けられた小さなドライバ段の出力信号であるため、それを測定するには、ピコプローブのような外部装置を、測定しようとするノードに直接接触させなければならない。この場合、その測定信号が歪んでしまい、信号及び動作の把握が不可能になる可能性がある。そればかりか、実際に配線したものの場合、保護膜に囲まれているため、それを除去するための先行作業が必要となる。図１は、このような内容を裏付けるため、従来技術に係る半導体メモリ装置の内部信号モニタ装置を示したものである。
【０００４】
更に、半導体チップは、通常、パッケージ状態になっているが、ピコプローブや内部信号プローブ装置を用いるには、パッケージ化したチップを解体して測定しなければならないため、測定信号の把握が非常に困難となる。
【特許文献１】特開２００４−２８１０４４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、モニタしようとする内部信号を高精度で検証することのできる半導体メモリ装置の内部信号モニタ装置及びモニタ方法を提供することにある。
【０００６】
また、本発明の他の目的は、内部信号のモニタ時、従来よりも容易かつ迅速に検証することのできる半導体メモリ装置の内部信号モニタ装置及びモニタ方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を達成するための本発明の実施形態によると、テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備える半導体メモリ装置の内部信号モニタ装置を提供する。
【０００８】
また、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする１つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含む半導体メモリ装置の内部信号モニタ方法を提供する。
【０００９】
すなわち、第一の発明としては、テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備えることを特徴とする半導体メモリ装置の内部信号モニタ装置を提供する。
【００１０】
第二の発明としては、前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを受信するために複数備えられ、前記内部信号出力手段が、前記内部信号入力手段の数に対応する個数で備えられることを特徴とする第一の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００１１】
第三の発明としては、前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする第一の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００１２】
第四の発明としては、前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを個別的に受信して複数の入力信号を出力する複数の入力部と、該複数の入力部の出力信号を結合する結合部とを備えることを特徴とする第二の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００１３】
第五の発明としては、前記入力部のそれぞれが、該当の内部信号と該当のテストモード信号とを入力とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号をバッファリングして、該当の入力信号として出力するバッファ部とを備えることを特徴とする第四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００１４】
第六の発明としては、前記バッファ部が、複数のインバータを備えることを特徴とする第五の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００１５】
第七の発明としては、前記結合部が、前記複数の入力信号を入力とするＮＯＲゲートと、該ＮＯＲゲートの出力信号を反転させてモニタソース信号として出力するインバータとを備えることを特徴とする第四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００１６】
第八の発明としては、前記結合部が、該当のテストモード信号に応答して、該当の入力信号を伝達する複数のトランスミッションゲートと、該複数のトランスミッションゲートの出力信号をラッチするラッチ回路と、該ラッチ回路の出力信号を反転させてモニタソース信号として出力するインバータとを備えることを特徴とする第四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００１７】
第九の発明としては、前記内部信号出力手段が、前記モニタソース信号をバッファリングして、予定された任意のパッドに送信するバッファを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００１８】
第十の発明としては、前記バッファが、複数のインバータを備えることを特徴とする第九の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００１９】
第十一の発明としては、前記内部信号出力手段が、前記テストモード信号を反転させるインバータと、該インバータの出力信号をゲート入力とする第１のＰＭＯＳトランジスタと、前記テストモード信号をゲート入力とする第１のＮＭＯＳトランジスタと、前記モニタソース信号をゲート入力とし、共通ノードが予定された任意のパッドに接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタとを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００２０】
第十二の発明としては、前記内部信号出力手段が、前記テストモード信号と前記モニタソース信号とを入力とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号をバッファリングする第１のバッファ部と、第１のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたＰＭＯＳトランジスタと、前記テストモード信号を反転させるインバータと、該インバータの出力信号と前記モニタソース信号とを入力とするＮＯＲゲートと、該ＮＯＲゲートの出力信号をバッファリングする第２のバッファ部と、該第２のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたＮＭＯＳトランジスタとを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００２１】
第十三の発明としては、前記第１のバッファ部及び第２のバッファ部が、複数のインバータを備えることを特徴とする第十二の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００２２】
第十四の発明としては、前記内部信号出力手段が、データと、前記モニタソース信号の第１の論理レベルとを伝達する第１の伝達部と、データと、前記モニタソース信号の前記第１の論理レベル以外の第２の論理レベルとを伝達する第２の伝達部と、第１の制御信号及び第２の制御信号に応答して、前記第１の伝達部及び前記第２の伝達部の出力信号をデータパッドに伝達する出力部と、前記第１の制御信号及び第２の制御信号を生成して前記出力部を制御する制御部とを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００２３】
第十五の発明としては、前記第１の伝達部及び第２の伝達部のそれぞれが、前記テストモード信号を反転させるインバータと、データ伝達用のクロック信号とインバータの出力信号とを入力とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号に応答して、データを伝達する第１のトランスミッションゲートと、前記テストモード信号に応答して、前記モニタソース信号を伝達する第２のトランスミッションゲートとを備えることを特徴とする第十四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００２４】
第十六の発明としては、前記出力部が、前記第１の制御信号をゲート入力として第１のラインをリセットさせる第１のＰＭＯＳトランジスタと、前記第１のラインに伝達される第１の伝達部の出力信号をラッチする第１のラッチ回路と、該第１のラッチ回路の出力信号をバッファリングする第１のバッファ部と、該第１のバッファ部の出力信号をゲート入力とする第２のＰＭＯＳトランジスタと、前記第２の制御信号をゲート入力として第２のラインをリセットさせる第１のＮＭＯＳトランジスタと、前記第２のラインに伝達される第２の伝達部の出力信号をラッチする第２のラッチ回路と、該第２のラッチ回路の出力信号をバッファリングする第２のバッファ部と、該第２のバッファ部の出力信号をゲート入力とする第２のＮＭＯＳトランジスタとを備えており、前記第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタの共通ノードがパッドに接続されていることを特徴とする第十四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００２５】
第十七の発明としては、前記第１のバッファ部及び第２のバッファ部が、複数のインバータを備えることを特徴とする第十六の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００２６】
第十八の発明としては、前記制御部が、前記テストモード信号とデータの出力を制御するデータ出力信号とを入力とし、第２の制御信号として出力するＮＯＲゲートと、該ＮＯＲゲートの出力信号を反転させて第１の制御信号として出力するインバータとを備えることを特徴とする第十四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【００２７】
第十九の発明としては、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする１つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含むことを特徴とする半導体メモリ装置の内部信号モニタ方法を提供する。
【００２８】
第二十の発明としては、前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする第十九の発明に記載の半導体メモリ装置の内部信号モニタ方法を提供する。
【発明を実施するための最良の形態】
【００２９】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００３０】
図２Ａ及び図２Ｂは、本発明の実施形態に係る半導体メモリ装置の内部信号モニタ装置を示す構成図である。
【００３１】
まず、図２Ａを参照すると、半導体メモリ装置の内部信号モニタ装置は、テストモード決定部２０５の出力信号であるテストモード信号ＴＭに応答して、モニタしようとする内部信号を受信する内部信号入力部２０１と、テストモード信号ＴＭに応答して、内部信号入力部２０１から出力されるモニタソース信号ＳＯＵＲＣＥＳＩＧを受信し、予定された任意のパッド２０７にモニタ信号ＯＵＴＳＩＧを送信する内部信号出力部２０３とを備える。
【００３２】
ここで、任意のパッド２０７は、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及びモニタ専用パッド（ここで、モニタ専用パッドとは、半導体メモリ装置内の未使用パッドを活用してモニタ専用パッドとして用いることを意味する。以下、モニタ専用パッドは、前記の内容と同様である。）であり得る。
【００３３】
また、図２Ｂを参照すると、半導体メモリ装置の内部信号モニタ装置は、第１の内部信号〜第４の内部信号が入力される内部信号入力部２５１と、内部信号出力部２５３と、テストモード決定部２５５と、任意のパッド２５７とを備える。
【００３４】
ここで、詳細事項は、図２Ａと同様であるが、内部信号入力部２５１に入力される内部信号が４つであることに違いがある。
【００３５】
続いて、内部信号入力部２５１について説明する。図３は、図２Ｂの内部信号入力部２５１を示す回路図である。同図を参照すると、内部信号入力部２５１は、第１の入力部３０１と、第２の入力部３０２と、第３の入力部３０３と、第４の入力部３０４と、結合部３０５とを備える。
【００３６】
更に、図２Ａの内部信号入力部２０１は、図２Ｂの内部信号入力部２５１における第１の入力部３０１のみとなり得る。
【００３７】
ここで、第１の入力部３０１は、第１の内部信号と第１の個別テストモード信号ＴＭ１とを入力とする第１のＮＡＮＤゲートＮＡＮＤ１と、第１のＮＡＮＤゲートＮＡＮＤ１の出力信号をバッファリングする第１のインバータＩＮＶ１と、第２のインバータＩＮＶ２と、第３のインバータＩＮＶ３とで実現することができる。
【００３８】
また、第２の入力部３０２、第３の入力部３０３、及び第４の入力部３０４も、第２の内部信号、第３の内部信号、及び第４の内部信号と、個別テストモード信号ＴＭ２、ＴＭ３、ＴＭ４で実現することに違いがあるだけで、第１の入力部３０１と同様の回路を用いる。
【００３９】
更に、結合部３０５は、第１の入力部〜第４の入力部３０１〜３０４の出力信号である第１の個別モニタソース信号〜第４の個別モニタソース信号Ｍ１〜Ｍ４を入力とする第１のＮＯＲゲートＮＯＲ１と、第１のＮＯＲゲートＮＯＲ１の出力信号を反転させてモニタソース信号ＳＯＵＲＣＥＳＩＧとして出力する第４のインバータＩＮＶ１３とで実現することができる。
【００４０】
ここで、結合部３０５は、図４と同様の回路として実現することもでき、以下では、これについて説明する。
【００４１】
図４は、図３の結合部３０５を示す回路図である。同図を参照すると、結合部３０５は、第１の個別テストモード信号ＴＭ１に応答して、第１の個別モニタソース信号Ｍ１を伝達する第１のトランスミッションゲートＴＧ１と、第２の個別テストモード信号ＴＭ２に応答して、第２の個別モニタソース信号Ｍ２を伝達する第２のトランスミッションゲートＴＧ２と、第３の個別テストモード信号ＴＭ３に応答して、第３の個別モニタソース信号Ｍ３を伝達する第３のトランスミッションゲートＴＧ３と、第４の個別テストモード信号ＴＭ４に応答して、第４の個別モニタソース信号Ｍ４を伝達する第４のトランスミッションゲートＴＧ４と、第１のトランスミッションゲート〜第４のトランスミッションゲートＴＧ１〜ＴＧ４の出力信号をラッチするラッチ回路４０１と、ラッチ回路４０１の出力信号を反転させてモニタソース信号ＳＯＵＲＣＥＳＩＧとして出力するインバータＩＮＶ１４とで実現することができる。ここで、ラッチ回路４０１は、インバータ型ラッチ回路である。
【００４２】
続いて、図２Ａの内部信号出力部２０３及び図２Ｂの内部信号出力部２５３を説明する。ここで、図２Ａの内部信号出力部２０３及び図２Ｂの内部信号出力部２０３及び２５３は、同じ回路であるため、図２Ｂの内部信号出力部２５３についてのみ説明する。
【００４３】
図５Ａないし図５Ｄは、図２Ｂの内部信号出力部２５３を示す回路図である。
まず、図５Ａを参照すると、内部信号出力部２５３は、直列接続された２つのバッファＩＮＶ１５、ＩＮＶ１６で実現することができる。バッファＩＮＶ１５、ＩＮＶ１６は、内部信号入力部の出力信号であるモニタソース信号ＳＯＵＲＣＥＳＩＧをバッファリングして、アドレスパッド、データパッド、コマンドパッド、モニタ専用パッドのような任意のパッド（図示せず）に送信する。
【００４４】
また、図５Ｂを参照すると、内部信号出力部２５３は、テストモード信号ＴＭ＿ＥＮを反転させるインバータＩＮＶ４と、インバータＩＮＶ４の出力信号をゲート入力とする第１のＰＭＯＳトランジスタＰ１と、テストモード信号ＴＭ＿ＥＮをゲート入力とする第１のＮＭＯＳトランジスタＮ１と、モニタソース信号ＳＯＵＲＣＥＳＩＧをゲート入力とする第２のＰＭＯＳトランジスタＰ２及び第２のＮＭＯＳトランジスタＮ２と、任意のパッド（図示せず）に接続された第２のＰＭＯＳトランジスタＰ２及び第２のＮＭＯＳトランジスタＮ２の共通出力ノードとで実現することができる。
【００４５】
次に、図５Ｃを参照すると、内部信号出力部２５３は、テストモード信号ＴＭ＿ＥＮを反転させる第１のインバータＩＮＶ１７と、第１のインバータＩＮＶ１７の出力信号とモニタソース信号ＳＯＵＲＣＥＳＩＧとを入力とするＮＯＲゲートＮＯＲ２と、ＮＯＲゲートＮＯＲ２の出力信号をバッファリングする第４のインバータＩＮＶ２０及び第５のインバータＩＮＶ２１と、第５のインバータＩＮＶ２１の出力信号をゲート入力とするＮＭＯＳトランジスタＮ３と、テストモード信号ＴＭ＿ＥＮとモニタソース信号ＳＯＵＲＣＥＳＩＧとを入力とするＮＡＮＤゲートＮＡＮＤ５と、ＮＡＮＤゲートＮＡＮＤ５の出力信号をバッファリングする第２のインバータＩＮＶ１８及び第３のインバータＩＮＶ１９と、第３のインバータＩＮＶ１９の出力信号をゲート入力とするＰＭＯＳトランジスタＰ３と、任意のパッド（図示せず）に接続されたＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３の共通出力ノードとで実現することができる。
【００４６】
更に、図５Ｄは、データパッドのような任意のパッド（図示せず）にモニタ信号ＯＵＴＳＩＧを伝達する内部信号出力部２５３を示すものである。同図を参照すると、内部信号出力部２５３は、第１の伝達部５０１と、第２の伝達部５０７と、制御部５０９と、出力部５１１とを備える。
【００４７】
ここで、重要なのは、モニタ信号ＯＵＴＳＩＧは、データとモニタソース信号ＳＯＵＲＣＥＳＩＧとの衝突なく、データパッドに出力されなければならないということである。
【００４８】
このような衝突を防止するための内部信号出力部２５３を、より詳細に説明すると、第１の伝達部５０１は、テストモード信号ＴＭ＿ＥＮを反転させる第１のインバータＩＮＶ２２と、第１のインバータＩＮＶ２２の出力信号と出力クロック信号ＣＬＫ＿ＤＯとを入力とする第１のＮＡＮＤゲートＮＡＮＤ６と、第１のＮＡＮＤゲートＮＡＮＤ６の出力信号に応答して、データ信号ＤＡＴＡを伝達する第１のトランスミッションゲートＴＧ５と、テストモード信号ＴＭ＿ＥＮに応答して、モニタソース信号ＳＯＵＲＣＥＳＩＧを伝達する第２のトランスミッションゲートＴＧ６とで実現することができる。ここで、第１のトランスミッションゲートＴＧ５及び第２のトランスミッションゲートＴＧ６の伝達信号は、出力部５１１のアップラインＵＰ＿ＬＩＮＥに伝達される。
【００４９】
次に、第２の伝達部５０７は、テストモード信号ＴＭ＿ＥＮを反転させる第２のインバータＩＮＶ２４と、第２のインバータＩＮＶ２４の出力信号と出力クロック信号ＣＬＫ＿ＤＯとを入力とする第２のＮＡＮＤゲートＮＡＮＤ７と、第２のＮＡＮＤゲートＮＡＮＤ７の出力信号に応答して、データ信号ＤＡＴＡを伝達する第３のトランスミッションゲートＴＧ７と、テストモード信号ＴＭ＿ＥＮに応答して、モニタソース信号ＳＯＵＲＣＥＳＩＧを伝達する第４のトランスミッションゲートＴＧ８とで実現することができる。ここで、第３のトランスミッションゲートＴＧ７及び第４のトランスミッションゲートＴＧ８の伝達信号は、出力部５１１のダウンラインＤＯＷＮ＿ＬＩＮＥに伝達される。
【００５０】
また、制御部５０９は、テストモード信号ＴＭ＿ＥＮとデータ信号ＤＡＴＡの出力を制御するデータ出力信号ＤＯＵＴ＿ＥＮとを入力とし、出力部５１１のダウンラインＤＯＷＮ＿ＬＩＮＥをリセットさせる第１のリセット信号ＥＮＢを出力する第１のＮＯＲゲートＮＯＲ３と、第１のＮＯＲゲートＮＯＲ３の出力信号を反転させて出力部５１１のアップラインＵＰ＿ＬＩＮＥをリセットさせる第２のリセット信号ＥＮを出力する第３のインバータＩＮＶ２３とで実現することができる。
【００５１】
次に、出力部５１１は、第２のリセット信号ＥＮを入力としてアップラインＵＰ＿ＬＩＮＥをリセットさせる第１のＰＭＯＳトランジスタＰ４と、第１の伝達部５０１の出力信号をラッチする第１のラッチ回路５１５と、第１のラッチ回路５１５の出力信号をバッファリングする第４のインバータＩＮＶ２５及び第５のインバータＩＮＶ２６と、第５のインバータＩＮＶ２６の出力信号をゲート入力とする第２のＰＭＯＳトランジスタＰ５と、第１のリセット信号ＥＮＢを入力としてダウンラインＤＯＷＮ＿ＬＩＮＥをリセットさせる第１のＮＭＯＳトランジスタＮ４と、第２の伝達部５０７の出力信号をラッチする第２のラッチ回路５１７と、第２のラッチ回路５１７の出力信号をバッファリングする第６のインバータＩＮＶ２７及び第７のインバータＩＮＶ２８と、第７のインバータＩＮＶ２８の出力信号をゲート入力とする第２のＮＭＯＳトランジスタＮ５とで実現することができる。
【００５２】
このような内部信号出力部２５３の動作を簡略に説明すると、制御部５０９において、データ出力信号ＤＯＵＴ＿ＥＮとテストモード信号ＴＭ＿ＥＮとが論理レベル「ロー」状態になると、出力部５１１は動作せず、テストモードになって、テストモード信号ＴＭ＿ＥＮが論理レベル「ハイ」状態になると、出力部５１１は動作する。
【００５３】
同時に、テストモード信号ＴＭ＿ＥＮに応答して、第１の伝達部５０１の第１のトランスミッションゲートＴＧ５及び第２の伝達部５０７の第３のトランスミッションゲートＴＧ７は動作せず、第２のトランスミッションゲートＴＧ６及び第４のトランスミッションゲートＴＧ８は動作する。すなわち、データ信号ＤＡＴＡが、出力部５１１に伝達されず、モニタソース信号ＳＯＵＲＣＥＳＩＧは、出力部５１１に伝達されるのである。
【００５４】
その後、出力部５１１は、モニタソース信号ＳＯＵＲＣＥＳＩＧを受信してモニタ信号ＯＵＴＳＩＧを生成し、データパッドに伝達する。
【００５５】
一方、データパッドをモニタ信号ＯＵＴＳＩＧの出力パッドとして用いる内部信号モニタ装置は、複数であり得る。
【００５６】
図６は、データパッドをモニタ信号ＯＵＴＳＩＧの出力パッドとして用いる複数の内部信号モニタ装置を示すブロック図である。
同図を参照すると、半導体メモリ装置は、第１のモニタ装置７０１と、第２のモニタ装置７０３と、第ｎのモニタ装置７０５と、これらを制御するテストモード決定部７０７とを備える。
【００５７】
ここで、データパッドの場合、データの入出力に用いられるため、内部信号をモニタする場合は、ノーマル動作時に出力されるべきメモリセルのデータを読み出す動作に制限があり得る。しかし、代表的な半導体メモリ装置のＤＲＡＭは、×４動作モード、×８動作モード、×１６動作モードといったように、様々なビット構成を有する製品を同時に１つのチップで実現して使用する。このため、実際、×４動作モード及び×８動作モードの場合、８個又は１２個のデータパッドは用いられていないことから、その未使用パッドを使用すれば、追加パッドの負担を軽減することができる。また、テストモード時に実際のデータがデータパッドに出力されなくても、この内部信号の出力によってチップの状態を把握することに無理はなかろう。
【００５８】
更に、データパッドをモニタ信号ＯＵＴＳＩＧの出力パッドとして用いる複数の内部信号モニタ装置の動作は、上述した内部信号入力部及び図５Ｄの内容を把握すれば分かるため、これについての説明は省略する。
【００５９】
図７は、図６のテストモード決定部７０７を示す回路図である。同図を参照すると、テストモード決定部７０７は、個別テストモード信号ＴＭ<０：ｎ>を生成する個別テストモード信号生成部６０１と、個別テストモード信号ＴＭ<０：ｎ>を結合してテストモード信号ＴＭ＿ＥＮとして出力する結合回路６０３とを備える。
【００６０】
ここで、結合回路６０３は、個別テストモード信号ＴＭ<０：ｎ>を入力とするＮＯＲゲートと、ＮＯＲゲートの出力信号を反転させてテストモード信号ＴＭ＿ＥＮとして出力するインバータとで実現することができる。
【００６１】
以下では、このように設計された内部信号モニタ装置を半導体メモリ装置に採用する場合について説明する。
【００６２】
図８Ａ及び図８Ｂは、内部信号モニタ装置を採用した半導体メモリ装置を示す図である。
【００６３】
まず、図８Ａを参照すると、プローブ装置を用いて、任意のパッドに送信された内部信号をモニタする場合を示すものであって、この方法により、従来の内部信号の歪みの問題を解決することができる。
【００６４】
また、図８Ｂを参照すると、プローブカードを用いて、任意のパッドに送信された内部信号をモニタする場合を示すものであって、同様に、従来の内部信号の歪みの問題を解決することができる。
【００６５】
上述したように、従来では、半導体メモリ装置の内部信号のモニタ時、モニタしようとするノードにプローブを直接接続させてモニタするため、ノイズによって内部信号の歪みの問題が発生していたが、本発明によると、テストモード信号で制御するとともに、モニタ信号の内部信号を任意のパッドに送信させることにより、上記の問題を解決することができる。
【００６６】
また、従来では、パッケージ化した半導体メモリ装置の内部信号のモニタ時には、パッケージング物質を除去して（測定しようとする内部信号が伝達される物理的ノードを露出させて）モニタしていたが、本発明によると、任意のパッドに内部信号を送信させて外部ピンを介してモニタするため、パッケージング物質を除去する必要はない。
【００６７】
本発明は、内部信号が送信された任意のパッドを介して容易にモニタすることができ、従来のような内部信号の歪みによる動作上のエラーを防止することができる。
【００６８】
また、パッケージ状態の半導体メモリ装置の内部信号も、任意のパッドに結合した外部ピンを介してモニタすることができ、検証が容易で、かつ製品の開発時間を短縮することができる。
【００６９】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００７０】
例えば、上述した実施形態において用いられた論理の種類及び配置は、入力信号及び出力信号がいずれもハイレベルのアクティブ信号である場合を一例として実現したものであり、アクティブ信号の極性が変われば、論理の実現例も変化する。このような実現例は数多く、本発明の属する技術分野における通常の知識を有する者にとって技術的に容易に想到できる事項であるため、それに関する言及は省略する。
【００７１】
なお、上述の実施形態において、内部信号入力部及び内部信号出力部は、複数の論理回路で実現する場合を一例として説明しているが、これもまた、１つの実現例に過ぎない。
【図面の簡単な説明】
【００７２】
【図１】従来技術に係る半導体メモリ装置の内部信号モニタ装置を示すブロック図である。
【図２Ａ】本発明の実施形態に係る半導体メモリ装置の内部信号モニタ装置を示す構成図である。
【図２Ｂ】本発明の実施形態に係る半導体メモリ装置の内部信号モニタ装置を示す構成図である。
【図３】図２Ｂの内部信号入力部２５１を示す回路図である。
【図４】図３の結合部３０５を示す回路図である。
【図５Ａ】図２Ｂの内部信号出力部２５３を示す回路図である。
【図５Ｂ】図２Ｂの内部信号出力部２５３を示す回路図である。
【図５Ｃ】図２Ｂの内部信号出力部２５３を示す回路図である。
【図５Ｄ】図２Ｂの内部信号出力部２５３を示す回路図である。
【図６】データパッドをモニタ信号ＯＵＴＳＩＧの出力パッドとして用いる複数の内部信号モニタ装置を示すブロック図である。
【図７】図６のテストモード決定部７０７を示す回路図である。
【図８Ａ】本発明に係る内部信号モニタ装置を採用した半導体メモリ装置を示す図である。
【図８Ｂ】本発明に係る内部信号モニタ装置を採用した半導体メモリ装置を示す図である。
【符号の説明】
【００７３】
２０１      内部信号入力部
２０３      内部信号出力部
２０５      テストモード決定部
２０７      任意のパッド
【図１】
2008077816.tif 000003
【図２Ａ】
2008077816.tif 000004
【図２Ｂ】
2008077816.tif 000005
【図３】
2008077816.tif 000006
【図４】
2008077816.tif 000007
【図５Ａ】
2008077816.tif 000008
【図５Ｂ】
2008077816.tif 000009
【図５Ｃ】
2008077816.tif 000010
【図５Ｄ】
2008077816.tif 000011
【図６】
2008077816.tif 000012
【図７】
2008077816.tif 000013
【図８Ａ】
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【図８Ｂ】
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