(57)【要約】【課題】チップ面積を小さくする。【解決手段】集積回路は複数の出力端子と、制御電極と異なる２つの電極のうち一方の電極が、複数の出力端子の夫々と接続される複数のトランジスタと、一方の極性の電極が複数の出力端子の夫々と接続される複数の第１ダイオードと、複数の第１ダイオードよりも少ない１以上の第２ダイオードとを備え、複数の第１ダイオードの他方の極性の電極夫々が、第２ダイオードのいずれかの、複数の第１ダイオードの他方の極性の電極と同一極性の電極と接続されてなる。【選択図】図１
2008218825.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力端子と、
制御電極と異なる２つの電極のうち一方の電極が、前記複数の出力端子の夫々と接続される複数のトランジスタと、
一方の極性の電極が前記複数の出力端子の夫々と接続される複数の第１ダイオードと、
前記複数の第１ダイオードよりも少ない、１以上の第２ダイオードと、
を備え、
前記複数の第１ダイオードの他方の極性の電極の夫々が、前記第２ダイオードのいずれかの、前記複数の第１ダイオードの他方の極性の電極と同一極性の電極と接続されてなること、
を特徴とする集積回路。
【請求項２】
前記第２ダイオードの、前記第１ダイオードの前記一方の極性の電極と同一極性の電極が、電源と接続される電極であること、
を特徴とする集積回路。
【請求項３】
請求項１または請求項２に記載の集積回路であって、
前記第２ダイオードの数が１つであることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関する。
【背景技術】
【０００２】
集積回路の故障原因の一つとして静電気破壊がある。静電気破壊は、高電位を有する外部の物体、例えば人や、チップの組み立てラインにおける装置がチップの入出力端子に接触、または接近し、チップの端子の電位が大きく変化する事により起こる。この静電気破壊を防止する目的で、集積回路にはＥＳＤ（Electro Static Discharge）保護回路が設けられている（例えば特許文献１及び２）。
【０００３】
集積回路において、信号のレベルシフトやＬＥＤ（Light Emitting Diode）の駆動に用いられるオープンドレイン出力のＭＯＳ（Metal Oxide Semiconductor）トランジスタを保護する為には、一般的に図３の様なＥＳＤ保護回路が用いられている。図３におけるＥＳＤ保護回路は、出力端子と電源Ｖｄｄとの間に同じ極性同士を接続したダイオード２１２，２１３と、出力端子とグランドＧＮＤとの間に接続したダイオード２１４から構成される。
【０００４】
なお、出力端子と電源Ｖｄｄとの間に接続された、同じ極性同士を接続したダイオード（例えば特許文献３参照）は、ＥＳＤにより出力端子が電源Ｖｄｄより大きく上昇し過ぎない様にする為のものである。また、出力端子とグランドＧＮＤとの間に接続されたダイオードは、ＥＳＤにより出力端子がグランドＧＮＤより大きく低下するのを防ぐ為のものである。
【特許文献１】特開平８−２７５３７５号公報
【特許文献２】特開平８−２９３５８３号公報
【特許文献３】特開２００７−２８７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年の電子機器において、例えば携帯電話や車載用のディスプレイでは、ＬＥＤを複数用いる傾向がある。その結果、複数のＬＥＤを駆動できる、複数のオープンドレイン出力を有する集積回路が求められている。
【０００６】
しかしながら、例えば図３に示したＥＳＤ保護回路を適用し、複数のオープンドレイン出力を有する集積回路を実現すると、夫々の出力端子に一組のダイオード（ダイオード２１２〜２１４）が必要でありチップ面積が増加する。更に車載用等、より高い耐圧が求められる集積回路に関しては、保護回路を構成するダイオード自身のレイアウト面積を大きくする必要がある為、チップ面積が大きくなるという問題点があった。
【０００７】
本発明は上記課題を鑑みてなされたものであり、集積回路においてチップ面積を小さくする事を目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の集積回路は、複数の出力端子と、制御電極と異なる２つの電極のうち一方の電極が、前記複数の出力端子の夫々と接続される複数のトランジスタと、一方の極性の電極が前記複数の出力端子の夫々と接続される複数の第１ダイオードと、前記複数の第１ダイオードよりも少ない、１以上の第２ダイオードとを備え、前記複数の第１ダイオードの他方の極性の電極の夫々が、前記第２ダイオードのいずれかの、前記複数の第１ダイオードの他方の極性の電極と同一極性の電極と接続されてなることとする。
【発明の効果】
【０００９】
本発明によれば、集積回路のチップ面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１０】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。  
図１は、本発明の実施形態である集積回路の構成を示す図である。集積回路は、ＮＭＯＳ１１〜１５、ダイオード２１〜２５，３１〜３５，４０、出力端子ＯＵＴ１〜ＯＵＴ５、電源Ｖｄｄ、及びグランドＧＮＤを含んで構成される。
【００１１】
ＮＭＯＳ１１〜１５は、ソース電極がＧＮＤに、ドレイン電極が出力端子ＯＵＴ１〜ＯＵＴ５に夫々接続される。ＮＭＯＳ１１〜１５のゲート電極には、出力端子ＯＵＴ１〜ＯＵＴ５に接続される外部負荷を駆動できる様な制御電圧が印加される。
【００１２】
ダイオード２１〜２５は、夫々のアノードがＧＮＤに、カソードが出力端子ＯＵＴ１〜ＯＵＴ５に接続さている。  
ダイオード３１〜３５は、夫々のアノードが出力端子ＯＵＴ１〜ＯＵＴ５に、カソードがダイオード４０のカソードに接続されている。  
ダイオード４０は、アノードが電源Ｖｄｄに、カソードがダイオード３１〜３５のカソードに接続されている。
【００１３】
出力端子ＯＵＴ１〜ＯＵＴ５はＮＭＯＳ１１〜１５のドレイン電極、ダイオード２１〜２５のカソード、ダイオード３１〜３５のアノードと接続されている。さらにこの複数の出力端子には、例えばＬＥＤや抵抗等の外部負荷が接続される。
【００１４】
電源Ｖｄｄはダイオード４０のアノードと接続され、集積回路内の正の電源に対応する。  
グランドＧＮＤはＮＭＯＳ１１〜１５のソース電極、ダイオード２１〜２５のアノードと接続され、集積回路内の基準電位である０Ｖ（ゼロボルト）を保つ。
【００１５】
なお、ダイオード３１〜３５が本発明の第１ダイオードに相当し、ダイオード４０が本発明の第２ダイオードに相当する。
【００１６】
次に、図１に示した集積回路の実施形態の動作を述べる。出力端子ＯＵＴ１〜ＯＵＴ５の電位が低下する様なＥＳＤが発生すると、ダイオード２１〜２５は、出力端子ＯＵＴ１〜ＯＵＴ５の電位をグランドＧＮＤからダイオード２１〜２５の順方向電圧だけ低い電位でクランプし、出力端子ＯＵＴ１〜ＯＵＴ５の電位がグランドＧＮＤより大きく低下する事を防ぐ。一方、出力端子ＯＵＴ１〜ＯＵＴ５の電位が上昇する様にＥＳＤが発生すると、ダイオード３１〜３５，４０は出力端子ＯＵＴ１〜ＯＵＴ５の電位を、電源Ｖｄｄからダイオード３１〜３５の順方向電圧とダイオード４０の逆方向電圧との和だけ高い電位でクランプし、出力端子ＯＵＴ１〜ＯＵＴ５が電源Ｖｄｄより大きく上昇する事を防ぐ。従って、出力端子ＯＵＴ１〜ＯＵＴ５は電源ＶｄｄとグランドＧＮＤの電位から大きくずれる事はなく、出力端子ＯＵＴ１〜ＯＵＴ５に接続されたＮＭＯＳ１１〜１５がＥＳＤより保護される。なお、ダイオード３１〜３５が直接電源Ｖｄｄに接続された場合も、出力端子が電源Ｖｄｄより大きく上昇する事を防ぐ効果を得られる。しかしながら、ダイオード４０がある事により、例えば、電源Ｖｄｄが立ち上がる前に出力端子ＯＵＴ１〜ＯＵＴ５に外部より電圧が印加される場合においても、出力端子ＯＵＴ１〜ＯＵＴ５から集積回路内へ電流が流れ込む事を防ぐ事ができる。
【００１７】
図１に示した様に、出力端子ＯＵＴ１〜ＯＵＴ５にアノードを接続した５つのダイオード３１〜３５対して、電源Ｖｄｄにアノードを接続したダイオードはダイオード４０のみの１つであり、出力端子の夫々と電源との間に一対のダイオード（図３におけるダイオード２１２，２１３）を接続する場合と比較すると、ダイオードの数を４つ減らす事ができる。これによりチップ面積を小さくする事が可能となる。特に高いＥＳＤ耐圧を求められる車載用の集積回路においては、一般的に１つのダイオードのレイアウト面積が１つの端子パッドと同じ程度になる為、ダイオードの数を減らす事がチップ面積削減に大きく寄与する。
【００１８】
なお、図１においては電源Ｖｄｄに接続するダイオードを、ダイオード４０の１つだけ用いた例を示したが、例えば、ダイオード４０の代わりに２つのダイオードを用いて、そのうちの１つのダイオードのカソードをダイオード３１〜３３のカソードと、他方のダイオードのカソードをダイオード３４，３５のカソードと接続しても、出力端子の夫々と電源との間に一対のダイオード（図３におけるダイオード２１２，２１３）を接続する場合より、チップ面積は小さくなる。
【００１９】
但し、電源Ｖｄｄに接続するダイオードを複数用いた場合と１つのダイオードを用いた場合では、ダイオードの面積が同じであれば、１つの場合の方がよりチップ面積を小さくできる。
【００２０】
なお、図１では電源Ｖｄｄにダイオード４０のアノードを、出力端子ＯＵＴ１〜ＯＵＴ５にダイオード３１〜３５のアノードを接続しているが、電源Ｖｄｄにダイオード４０のカソード、出力端子ＯＵＴ１〜ＯＵＴ５にダイオード３１〜３５のカソードを夫々接続し、ダイオード４０とダイオード３１〜３５までのアノード同士を接続しても同様の効果が得られる。
【００２１】
図２は、本発明を適用した、ＬＥＤを駆動する集積回路の実施形態を示す図である。集積回路は、ＮＭＯＳ５１〜５３、ダイオード６１〜６３，７１〜７３，８０、オペアンプ９１〜９３、抵抗Ｒ１〜Ｒ６、バイアス電流源Ｉｂ１〜Ｉｂ３、出力端子ＯＵＴ１１〜ＯＵＴ１３、電源Ｖｄｄ１及び、グランドＧＮＤを含んで構成される。なお、抵抗Ｒ１〜Ｒ６の抵抗値は夫々Ｒ１〜Ｒ６、バイアス電流源Ｉｂ１〜Ｉｂ３の電流値は夫々Ｉｂ１〜Ｉｂ３とする。
【００２２】
ＮＭＯＳ５１〜５３のドレイン電極は出力端子ＯＵＴ１１〜ＯＵＴ１３に、ゲート電極はオペアンプ９１〜９３の出力に、ソース電極は抵抗Ｒ２，Ｒ４，Ｒ６の夫々の一端とオペアンプ９１〜９３の反転入力に夫々接続されている。ここでＮＭＯＳ５１〜５３のバルク電極はＮＭＯＳ５１〜５３のソース電極と夫々接続されているが、チップの製造プロセスによってはグランドＧＮＤに接続される事もある。
【００２３】
ダイオード６１〜６３は、カソードが夫々出力端子ＯＵＴ１１〜ＯＵＴ１３に、アノードがグランドＧＮＤに接続されている。  
ダイオード７１〜７３は、アノードが夫々出力端子ＯＵＴ１１〜ＯＵＴ１３に、カソードがダイオード８０のカソードに接続されている。  
ダイオード８０は、アノードが電源Ｖｄｄ１に、カソードがダイオード７１〜７３の夫々のカソードと接続されている。
【００２４】
オペアンプ９１〜９３は、出力がＮＭＯＳ５１〜５３のゲート電極に、反転入力は抵抗Ｒ２，Ｒ４，Ｒ６の一端とＮＭＯＳ５１〜５３のソース電極に、非反転入力はバイアス電流源Ｉｂ１〜Ｉｂ３の一端と抵抗Ｒ１，Ｒ３，Ｒ５の一端に夫々接続されている。
【００２５】
抵抗Ｒ１，Ｒ３，Ｒ５の一端はバイアス電流源Ｉｂ１〜Ｉｂ３の一端と、オペアンプ９１〜９３の非反転入力に、他端はグランドＧＮＤに夫々接続されている。  
抵抗Ｒ２，Ｒ４，Ｒ６の一端はＮＭＯＳ５１〜５３のソース電極と、オペアンプ９１〜９３の反転入力に、他端はグランドＧＮＤに夫々接続されている。  
バイアス電流源Ｉｂ１〜Ｉｂ３の一端は電源Ｖｄｄ１に、他端はオペアンプ９１〜９３の非反転入力と、抵抗Ｒ１，Ｒ３，Ｒ５の一端に夫々接続される。
【００２６】
出力端子ＯＵＴ１１〜ＯＵＴ１３はＮＭＯＳ５１〜５３のドレイン電極、ダイオード６１〜６３のカソード、ダイオード７１〜７３のアノードと夫々接続されている。また、出力端子ＯＵＴ１１〜ＯＵＴ１３はチップ外部において、外部の電源Ｖｄｄ２から電源を供給される外部負荷である、ＬＥＤ９７〜９９に夫々接続されている。
【００２７】
電源Ｖｄｄ１はダイオード８０のアノードと、バイアス電流源Ｉｂ１〜Ｉｂ３の一端に接続され、集積回路内の正の電源に対応する。  
グランドＧＮＤは抵抗Ｒ１〜Ｒ６の一端と、ダイオード６１〜６３のアノードと接続され、集積回路内の基準電位である０Ｖ（ゼロボルト）を保つ。
【００２８】
なお、ダイオード７１〜７３が本発明の第１ダイオードに相当し、ダイオード８０が本発明の第２ダイオードに相当する。
【００２９】
次に図２に示すＬＥＤを駆動する回路の動作を説明する。図２においては、３つのＬＥＤ９７〜９９を駆動する構成となっており、夫々のＬＥＤを駆動する回路の動作は同じである為、ＬＥＤ９７を駆動する回路の動作のみを説明する。なお、ＬＥＤ９７を駆動する回路は、ＮＭＯＳ５１、ダイオード６１，７１，８０、オペアンプ９１、抵抗Ｒ１，Ｒ２、バイアス電流源Ｉｂ１、出力端子ＯＵＴ１１、電源Ｖｄｄ１、グランドＧＮＤを含んで構成され、夫々の接続は既に述べた。
【００３０】
バイアス電流源Ｉｂ１からの電流が抵抗Ｒ１に流れる事により、Ｉｂ１×Ｒ１の電圧がオペアンプ９１の非反転入力に印加される。オペアンプ９１は負帰還がかけられている為、反転入力の電位がＩｂ１×Ｒ１に一致するよう、オペアンプ９１はＮＭＯＳ５１のゲート電極にかかる電圧を制御し、抵抗Ｒ２に流れる電流を決定する。従って、抵抗Ｒ２に流れる電流は（Ｉｂ１×Ｒ１）／Ｒ２となり、この抵抗Ｒ２に流れる電流にてＬＥＤ１が駆動される。なお、バイアス電流源の電流値を変化させる事により、ＬＥＤ９７を駆動する電流値が変わり、ＬＥＤ９７の輝度を調節する事ができる。
【００３１】
また、ダイオード６１〜６３の役割は、図１におけるダイオード２１〜２５に、ダイオード７１〜７３の役割は図１におけるダイオード３１〜３５に、ダイオード８０の役割は図１におけるダイオード４０に夫々相当する。
【００３２】
ここで回路構成について整理すると、ＬＥＤ９７を駆動する回路は、ＬＥＤ９７の電流を調節するＮＭＯＳ５１、ＮＭＯＳ５１を駆動する回路１０１（駆動回路１０１はオペアンプ９１、抵抗Ｒ１，Ｒ２、バイアス電流源Ｉｂ１からなる）、ＮＭＯＳ５１を保護するダイオード６１，７１，８０からなる。また、ＬＥＤ９７を駆動する回路と、ＬＥＤ９８，９９を夫々駆動する回路を比較すると、ＮＭＯＳ５１にはＮＭＯＳ５２，５３が、駆動回路１０１には駆動回路１０２、１０３が、ダイオード６１にはダイオード６２，６３が、ダイオード７１にはダイオード７２，７３が夫々相当する。そして、ＬＥＤ９８，９９についても、ＬＥＤ９７と同様に駆動される。
【００３３】
図２に示す実施形態の構成及び動作について説明したが、図２に示す様に、電源Ｖｄｄ１と３つの出力端子ＯＵＴ１１〜ＯＵＴ１３との間に接続されるダイオードは夫々、ＯＵＴ１１において、ダイオード８０とダイオード７１、ＯＵＴ１２において、ダイオード８０とダイオード７２、ＯＵＴ１３においてダイオード８０とダイオード７３となる。これは、電源Ｖｄｄ１と３つの出力端子ＯＵＴ１１〜ＯＵＴ１３との間に、それぞれ一対のダイオード（図３におけるダイオード２１２，２１３に相当）を接続する場合と比較すると、ダイオードの数を減らす事ができる為、チップ面積を小さくできる。
【００３４】
図２では３つのＬＥＤを駆動する実施形態を示したが、例えば近年の携帯電話においては、ディスプレイやキーボードのバックライトには夫々白色ＬＥＤが、カメラのフラッシュにはＲＧＢ出力のＬＥＤが用いられ、より多くのＬＥＤを駆動する場合がある。上記の様に多くのＬＥＤを駆動する場合においても、本実施形態を適応する事により、ＬＥＤが接続される夫々の出力端子と集積回路の電源に接続される向かい合うダイオードうち、電源に接続されたダイオードの数を減らす事ができるため、チップ面積を小さくする事が可能である。
【００３５】
以上、本発明の実施形態について説明した。前述した様に、図１においては電源Ｖｄｄに接続するダイオードを、ダイオード４０の１つだけ用いた例を示したが、例えば、ダイオード４０の代わりに２つのダイオードを用いて、そのうちの１つのダイオードのカソードをダイオード３１〜３３のカソードと、他方のダイオードのカソードをダイオード３４，３５のカソードと接続しても、出力端子の夫々と電源との間に一対のダイオード（図３におけるダイオード２１２，２１３に相当）を接続する場合より、チップ面積は小さくなる。
【００３６】
また、図１において、ダイオード４０のアノードを電源Ｖｄｄに接続することにより、出力端子ＯＵＴ１〜ＯＵＴ５の電位が上昇する様にＥＳＤが発生した場合でも、出力端子ＯＵＴ１〜ＯＵＴ５の電位は、電源Ｖｄｄからダイオード３１〜３５の順方向電圧とダイオード４０の逆方向電圧との和だけ高い電位でクランプされ、出力端子ＯＵＴ１〜ＯＵＴ５が電源Ｖｄｄより大きく上昇する事を防ぐ。
【００３７】
さらに、図１に示した様に、出力端子ＯＵＴ１〜ＯＵＴ５にアノードを接続したダイオード３１〜３５夫々のカソードに対して、カソードを接続した１つのダイオード４０を用いる場合は、出力端子の夫々と電源との間に一対のダイオード（図３におけるダイオード２１２，２１３に相当）を接続する場合と比較すると、ダイオードの数を４つ減らす事ができ、チップ面積を小さくする事が可能となる。
【００３８】
なお、前述した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【００３９】
例えば、図１におけるダイオード２１〜２５，３１〜３５，４０に流れる電流を制限する為に、出力端子ＯＵＴ１〜ＯＵＴ５の夫々とダイオード２１〜２５のカソード電極、ダイオード３１〜３５のアノード電極、ＮＭＯＳ１１〜１５のドレイン電極とが接続されているノードとの間に抵抗を挿入した回路においても、同様の効果が得られる。また、ＮＭＯＳの代わりにＰＭＯＳ、またはバイポーラトランジスタを用いる事や、ＭＯＳトランジスタのドレイン電極の代わりに、ソース電極を出力端子に接続した回路に適応する事も可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態である集積回路の構成を示す図である。
【図２】本発明を適用した、ＬＥＤを駆動する集積回路の実施形態を示す図である。
【図３】ＥＳＤ保護回路の構成例を示す図である。
【符号の説明】
【００４１】
１１〜１５，５１〜５３，２１１  ＮＭＯＳトランジスタ
２１〜２５，３１〜３５  ダイオード
４０，６１〜６３，７１〜７３，８０  ダイオード
２１２〜２１４  ダイオード
ＯＵＴ１〜ＯＵＴ５  出力端子
ＯＵＴ１１〜ＯＵＴ１３  出力端子
９１〜９３  オペアンプ
９７〜９９  ＬＥＤ
Ｒ１〜Ｒ６  抵抗
Ｉｂ１〜Ｉｂ３  バイアス電流
Ｖｄｄ，Ｖｄｄ１，Ｖｄｄ２  電源
ＧＮＤ  グランド
【図１】
2008218825.tif 000003
【図２】
2008218825.tif 000004
【図３】
2008218825.tif 000005