(57)【要約】【課題】セル面積を縮小する。【解決手段】磁気ランダムアクセスメモリは、側面と上面とを有する段差部が形成された半導体基板１１と、段差部の側面上にゲート絶縁膜２０を介して形成されたゲート電極Ｇと、段差部の上面内に形成されたドレイン拡散層２４と、ドレイン拡散層より下方の半導体基板内にドレイン拡散層と離間して形成されたソース拡散層１８と、ドレイン拡散層に接続され、磁化方向が固定された固定層３１と磁化方向が反転可能な記録層３３と固定層及び記録層の間に設けられた非磁性層３２とを有し、固定層及び記録層の間に流す電流の向きに応じて固定層及び記録層の磁化方向が平行状態又は反平行状態となる磁気抵抗効果素子ＭＴＪと、磁気抵抗効果素子に接続されたビット線ＢＬを具備する。【選択図】      図１
2008218514.tif 000002
【特許請求の範囲】
【請求項１】
側面と上面とを有する段差部が形成された半導体基板と、
前記段差部の前記側面上にゲート絶縁膜を介して形成されたゲート電極と、
前記段差部の前記上面内に形成されたドレイン拡散層と、
前記ドレイン拡散層より下方の前記半導体基板内に前記ドレイン拡散層と離間して形成されたソース拡散層と、
前記ドレイン拡散層に接続され、磁化方向が固定された固定層と磁化方向が反転可能な記録層と前記固定層及び前記記録層の間に設けられた非磁性層とを有し、前記固定層及び前記記録層の間に流す電流の向きに応じて前記固定層及び前記記録層の前記磁化方向が平行状態又は反平行状態となる磁気抵抗効果素子と、
前記磁気抵抗効果素子に接続されたビット線と
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記段差部は、基板面から突出する凸部であり、
前記ソース拡散層は、前記凸部の根元の前記半導体基板内に形成されていることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記段差部は、基板面に対して窪む凹部であり、
前記凹部の底に形成され、前記ソース拡散層に接続されたソース線をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜をマスクとして前記半導体基板の一部を除去し、凸部を形成する工程と、
前記凸部の根元の前記半導体基板内にソース拡散層を形成する工程と、
前記凸部の側面上にゲート絶縁膜を形成する工程と、
前記凸部の前記側面上に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記絶縁膜を除去し、前記凸部の上面を露出する工程と、
前記凸部の前記上面内にドレイン拡散層を形成する工程と、
前記ドレイン拡散層に接続し、磁化方向が固定された固定層と磁化方向が反転可能な記録層と前記固定層及び前記記録層の間に設けられた非磁性層とを有し、前記固定層及び前記記録層の間に流す電流の向きに応じて前記固定層及び前記記録層の前記磁化方向が平行状態又は反平行状態となる磁気抵抗効果素子を形成する工程と、
前記磁気抵抗効果素子に接続するビット線を形成する工程と
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項５】
半導体基板内にトレンチを形成する工程と、
前記トレンチ内の下部にソース線を形成する工程と、
前記トレンチの側面に前記ソース線に接続するソース拡散層を形成し、前記半導体基板の表面にドレイン拡散層を形成する工程と、
前記トレンチの上部の側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ドレイン拡散層に接続し、磁化方向が固定された固定層と磁化方向が反転可能な記録層と前記固定層及び前記記録層の間に設けられた非磁性層とを有し、前記固定層及び前記記録層の間に流す電流の向きに応じて前記固定層及び前記記録層の前記磁化方向が平行状態又は反平行状態となる磁気抵抗効果素子を形成する工程と、
前記磁気抵抗効果素子に接続するビット線を形成する工程と
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン注入磁化反転型の磁気ランダムアクセスメモリ及びその製造方法に関する。
【背景技術】
【０００２】
スピン注入磁化反転型の磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、低電流書き込み可能なメモリとして注目され、高速反転可能な高速ＲＡＭとしてのアプリケーションが期待されている。
【０００３】
高速動作を行うにあたり、読み書き時の充放電時間のロスを抑制するためには、電圧を印加するセルを最小ビット数とする必要がある。そこで、書き込み電流を流すための配線としてソース線とビット線を設け、これらを同方向に配置する。これにより、電圧が印加されるセルが最小となり、高速動作が可能となる。
【０００４】
また、電圧が印加されるセルが増加すると、リーク電流も増大し、読み出し信号比が減少する問題がある。そこで、ソース線とビット線との間に１ＭＴＪ＋１Ｔｒを配置する必要がある。
【０００５】
しかしながら、平面型トランジスタを使用する場合、ソース拡散層及びソース線をつなぐコンタクトとドレイン拡散層及びビット線をつなぐコンタクトとは、同方向に延在するソース線とビット線がショートしないようにずらして配置する必要がある。このため、セル面積が増大してしまうという問題があった。
【０００６】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開２００４−１７９４８９号公報
【特許文献２】特開２００２−２０８６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、セル面積を縮小することが可能な磁気ランダムアクセスメモリ及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の視点による磁気ランダムアクセスメモリは、側面と上面とを有する段差部が形成された半導体基板と、前記段差部の前記側面上にゲート絶縁膜を介して形成されたゲート電極と、前記段差部の前記上面内に形成されたドレイン拡散層と、前記ドレイン拡散層より下方の前記半導体基板内に前記ドレイン拡散層と離間して形成されたソース拡散層と、前記ドレイン拡散層に接続され、磁化方向が固定された固定層と磁化方向が反転可能な記録層と前記固定層及び前記記録層の間に設けられた非磁性層とを有し、前記固定層及び前記記録層の間に流す電流の向きに応じて前記固定層及び前記記録層の前記磁化方向が平行状態又は反平行状態となる磁気抵抗効果素子と、前記磁気抵抗効果素子に接続されたビット線を具備する。
【０００９】
本発明の第２の視点による磁気ランダムアクセスメモリの製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜をマスクとして前記半導体基板の一部を除去し、凸部を形成する工程と、前記凸部の根元の前記半導体基板内にソース拡散層を形成する工程と、前記凸部の側面上にゲート絶縁膜を形成する工程と、前記凸部の前記側面上に前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記絶縁膜を除去し、前記凸部の上面を露出する工程と、前記凸部の前記上面内にドレイン拡散層を形成する工程と、前記ドレイン拡散層に接続し、磁化方向が固定された固定層と磁化方向が反転可能な記録層と前記固定層及び前記記録層の間に設けられた非磁性層とを有し、前記固定層及び前記記録層の間に流す電流の向きに応じて前記固定層及び前記記録層の前記磁化方向が平行状態又は反平行状態となる磁気抵抗効果素子を形成する工程と、前記磁気抵抗効果素子に接続するビット線を形成する工程とを具備する。
【００１０】
本発明の第３の視点による磁気ランダムアクセスメモリの製造方法は、導体基板内にトレンチを形成する工程と、前記トレンチ内の下部にソース線を形成する工程と、前記トレンチの側面に前記ソース線に接続するソース拡散層を形成し、前記半導体基板の表面にドレイン拡散層を形成する工程と、前記トレンチの上部の側面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ドレイン拡散層に接続し、磁化方向が固定された固定層と磁化方向が反転可能な記録層と前記固定層及び前記記録層の間に設けられた非磁性層とを有し、前記固定層及び前記記録層の間に流す電流の向きに応じて前記固定層及び前記記録層の前記磁化方向が平行状態又は反平行状態となる磁気抵抗効果素子を形成する工程と、前記磁気抵抗効果素子に接続するビット線を形成する工程とを具備する。
【発明の効果】
【００１１】
本発明によれば、セル面積を縮小することが可能な磁気ランダムアクセスメモリ及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
以下に説明する第１乃至第５の実施形態では、１Ｔｒ＋１ＭＴＪセルにおいて、基板の段差部に縦型トランジスタが形成された磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）について説明する。ここで、第１乃至第４の実施形態では凸型の段差部に縦型トランジスタを形成した例を示し、第５の実施形態では凹型の段差部に縦型トランジスタを形成した例を示す。
【００１４】
以下に説明する第６の実施形態では、各実施形態の磁気ランダムアクセスメモリに用いられる磁気抵抗効果素子であるＭＴＪ素子（Magnetic Tunnel Junction）について説明する。
【００１５】
［１］第１の実施形態
［１−１］構造
第１の実施形態は、縦型トランジスタの上下に配置されたビット線とソース線（ソース拡散層）とが同一方向に延在する例である。
【００１６】
図１（ａ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの平面図を示す。図１（ｂ）は、図１（ａ）のＩＢ−ＩＢ線に沿った断面図を示す。図２（ａ）乃至（ｃ）は、図１（ａ）のソース線、ビット線、ワード線の延在方向を斜線で示した平面図である。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００１７】
図１（ａ）及び（ｂ）に示すように、半導体基板（シリコン基板）１１には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜１６が形成されている。この素子分離絶縁膜１６は、例えばＹ方向にライン状に延在している。半導体基板１１の素子領域には、基板面から突出する凸部（シリコン柱）１３が形成されている。この凸部１３は、例えば円柱形状となっている。凸部１３は、側面と、基板面よりも上方に位置する上面とを有している。この凸部１３は、縦型トランジスタ（例えばＭＯＳＦＥＴ）Ｔｒのチャネル領域となる。凸部１３の上面は、素子分離絶縁膜１６の上面より上方に位置している。
【００１８】
凸部１３の側面及び半導体基板１１上には、ゲート絶縁膜２０が連続して形成されている。凸部１３の側面には、ゲート絶縁膜２０を介して、ゲート電極Ｇが形成されている。このゲート電極Ｇの平面形状は、凸部１３の側面を囲むリング状となっている。ゲート電極Ｇの上面は、凸部１３の上面より低いことが望ましい。ゲート電極Ｇを低抵抗化して高速動作を実現するために、ゲート電極Ｇはメタル材で形成するか、ゲート電極Ｇ上にシリサイド層２２を形成することが望ましい。
【００１９】
凸部１３の上面内には、ドレイン拡散層（Ｄ）２４が形成されている。凸部１３の根元の半導体基板１１内には、ソース拡散層（Ｓ）１８が形成されている。このソース拡散層１８はドレイン拡散層２４の下方の領域では分離され、スペースＳＰが形成されている。これは、チャネル領域がフローティング状態となるとホール等がたまり、トランジスタ特性に影響してしまうので、回路を安定化させるためにトランジスタＴｒにバックゲート電圧を印加できるようにするためである。ソース拡散層１８を低抵抗化して高速動作を実現するために、ソース拡散層１８上にシリサイド層１９を形成することが望ましい。
【００２０】
半導体基板１１上には、Ｘ方向に延在するワード線ＷＬが形成されている。このワード線ＷＬにより、Ｘ方向に隣接するゲート電極Ｇが電気的に接続されている。ワード線ＷＬの上面は、凸部１３の上面より低くなっている。
【００２１】
ドレイン拡散層２４上には、コンタクト２５が形成されている。このコンタクト２５の側面にはゲート絶縁膜２０が存在しても存在しなくてもよく、コンタクト２５がゲート電極Ｇ及びワード線ＷＬとショートしなければよい。コンタクト２５の平面形状は、例えば、凸部１３の上面の平面形状と同じである。
【００２２】
コンタクト２５上には、ＭＴＪ（Magnetic Tunnel Junction）素子ＭＴＪ１が配置されている。従って、ＭＴＪ素子は、凸部１３の直上に配置されている。ＭＴＪ素子ＭＴＪは、固定層（ピン層）３１と非磁性層３２と記録層（フリー層）３３が順に積層された積層構造となっている。尚、固定層３１と記録層３３を入れ替え、記録層３３をコンタクト２５側に配置することも可能である。
【００２３】
ＭＴＪ素子ＭＴＪの上面にはコンタクト３４が接続されている。このコンタクト３４の平面形状は、例えば、ＭＴＪ素子ＭＴＪの平面形状と同じである。コンタクト３４上には、Ｙ方向に延在するビット線ＢＬが接続されている。
【００２４】
このような構造では、図２（ａ）乃至（ｃ）に示すように、ソース線ＳＬ（ソース拡散層１８）はＹ方向に延在し、ビット線ＢＬはＹ方向に延在し、ワード線ＷＬはＸ方向に延在している。従って、ビット線ＢＬとソース線ＳＬとは同じ方向に延在し、ビット線ＢＬとワード線ＷＬとは異なる方向（例えば交差する方向）に延在している。
【００２５】
ここで、ソース線ＳＬは、Ｙ方向に隣接するセルで共有され、メモリセルアレイの端部まで延在し、この端部においてソースコンタクト（図示せず）が接続されている。ビット線ＢＬは、Ｙ方向に隣接するセルで共有され、メモリセルアレイの端部まで延在し、この端部においてビット線コンタクト（図示せず）が接続されている。ビット線ＢＬの両端には、電流が両方向に流れるように電源端子及び接地端子がそれぞれ接続されている。ワード線ＷＬは、Ｘ方向に隣接するセルで共有され、メモリセルアレイの端部まで延在し、この端部においてゲートコンタクト（図示せず）が接続されている。
【００２６】
［１−２］書き込み動作
本発明の一実施形態に係る磁気ランダムアクセスメモリでは、スピン注入磁化反転を用いたデータ書き込みを行う。
【００２７】
本実施形態では、選択セルの縦型トランジスタＴｒをオン状態にし、ビット線ＢＬとソース拡散層１８との間に電流Ｉを流す。これにより、ＭＴＪ素子ＭＴＪは、固定層３１及び記録層３３の間に流す電流Ｉの向きに応じて、固定層３１及び記録層３３の磁化方向が平行状態又は反平行状態となる。具体的には、以下のようになる。
【００２８】
“１”データを書き込む場合、ＭＴＪ素子ＭＴＪの固定層３１から記録層３３の方向に電流Ｉを流す。すなわち、電子ｅを記録層３３側から固定層３１側へ注入する。これにより、固定層３１及び記録層３３の磁化は、逆方向に向き、反平行状態となる。この高抵抗状態Ｒａｐを“１”データと規定する。
【００２９】
一方、“０”データを書き込む場合、ＭＴＪ素子ＭＴＪの記録層３３から固定層３１の方向に電流Ｉを流す。すなわち、電子ｅを固定層３１側から記録層３３側へ注入する。これにより、固定層３１及び記録層３３の磁化は、同じ方向に向き、平行状態となる。この低抵抗状態Ｒｐを“０”データと規定する。
【００３０】
［１−３］読み出し動作
第１の実施形態の読み出し動作では、磁気抵抗（Magneto Resistive）効果を利用する。
【００３１】
選択セルのＭＴＪ素子ＭＴＪにつながるトランジスタＴｒをオン状態とし、読み出し電流を例えばビット線ＢＬからＭＴＪ素子ＭＴＪを通ってトランジスタＴｒの方向へ流す。そして、この読み出し電流に基づいて読み出されたＭＴＪ素子ＭＴＪの抵抗値により、“１”、“０”データの判別が行われる。
【００３２】
尚、読み出し動作時は、定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。
【００３３】
［１−４］効果
上記第１の実施形態によれば、半導体基板１１に凸部１３を形成し、凸部１３の上面にドレイン拡散層２４を形成し、凸部１３の根元にソース拡散層１８を形成する。これにより、凸部１３をチャネル領域とする縦型トランジスタＴｒが形成されている。ここで、本実施形態では、従来のようなソースメタル配線は形成せずに、半導体基板１１内にソース拡散層１８を形成している。そして、このソース拡散層１８の上方にビット線ＢＬを形成し、このビット線ＢＬをソース拡散層１８と同方向に延在させている。従って、ビット線ＢＬとソース線ＳＬ（ソース拡散層１８）を平行に重ねて形成することができる。このため、従来のように、ビット線、ソース線、これらにつながるコンタクトをずらして配置する必要がなくなり、セル面積の縮小が可能となり、４Ｆ２（Ｆ：最小加工寸法）＋αのセル面積を実現できる。
【００３４】
［２］第２の実施形態
第２の実施形態は、第１の実施形態におけるビット線ＢＬの延在方向とワード線ＷＬの延在方向とを反対にした例である。尚、第２の実施形態では、第１の実施形態と同様の点については説明を省略する。
【００３５】
［２−１］構造
図３（ａ）は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの平面図を示す。図３（ｂ）は、図３（ａ）のＩＩＩＢ−ＩＩＩＢ線に沿った断面図を示す。図４（ａ）乃至（ｃ）は、図３（ａ）のソース線、ビット線、ワード線の延在方向を斜線で示した平面図である。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００３６】
図３（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、ソース拡散層１８の延在方向がビット線ＢＬの延在方向と異なる点である。従って、第２の実施形態では、図４（ａ）乃至（ｃ）に示すように、ソース線ＳＬ（ソース拡散層１８）はＹ方向に延在し、ビット線ＢＬはＸ方向に延在し、ワード線ＷＬはＹ方向に延在している。このため、ソース線ＳＬとビット線ＢＬとは異なる方向に延在し、ソース線ＳＬとワード線ＷＬとは同じ方向に延在している。ここで、ソース線ＳＬはＹ方向に隣接するセルで共有され、ビット線ＢＬはＸ方向に隣接するセルで共有され、ワード線ＷＬはＹ方向に隣接するセルで共有される。
【００３７】
［２−２］効果
上記第２の実施形態によれば、第１の実施形態と同様、縦型トランジスタＴｒが形成されている。ここで、本実施形態では、ワード線ＷＬとソース線ＳＬ（ソース拡散層１８）を平行に重ねて形成することができる。このため、ソース拡散層及びドレイン拡散層に接続するコンタクト２個分とゲート配線を平面に並べる必要が無いため、従来の平面型トランジスタと比べてセル面積を縮小することができる。
【００３８】
尚、高速動作の要求、電圧印加セル数の増大の抑制、リーク電流の増大の抑制を行うためには、上記第１の実施形態のようにビット線ＢＬとソース線ＳＬを平行に配置する構造が望ましいが、第２の実施形態では、ワード線ＷＬの延在方向のアレイ端部において回路を配置できる自由度が増大する利点がある。
【００３９】
［３］第３の実施形態
第３の実施形態は、第１の実施形態のゲート電極及びワード線の変形例である。尚、第３の実施形態では、第１の実施形態と同様の点については説明を省略する。
【００４０】
［３−１］構造
図５（ａ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの平面図を示す。図５（ｂ）は、図５（ａ）のＶＢ−ＶＢ線に沿った断面図を示す。以下に、第５の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００４１】
図５（ａ）及び（ｂ）に示すように、第３の実施形態において、第１の実施形態と異なる点は、ゲート電極Ｇと別個にワード線ＷＬを形成せずに、ゲート電極Ｇがワード線ＷＬとして機能している点である。つまり、Ｘ方向に隣接するゲート電極Ｇを接触させ、ゲート電極ＧがＸ方向に延在している。そして、ゲート電極Ｇ上にはシリサイド層２２が形成され、このシリサイド層２２もＸ方向に延在している。
【００４２】
［３−２］製造方法
図６（ａ）及び（ｂ）から図２５は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの製造工程図を示す。尚、図６（ａ）及び（ｂ）から図２０（ａ）及び（ｂ）では、各図（ａ）は平面図を示し、各図（ｂ）は断面図を示す。図２１から図２５は断面図のみを示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【００４３】
まず、図６（ａ）及び（ｂ）に示すように、半導体基板（シリコン基板）１１上にシリコン窒化膜１２が堆積され、このシリコン窒化膜１２がパターニングされる。次に、シリコン窒化膜１２をマスクとして半導体基板１１がＲＩＥ（Reactive Ion Etching）でエッチングされ、チャネル領域となる凸部（シリコン柱）１３が形成される。
【００４４】
次に、図７（ａ）及び（ｂ）に示すように、凸部１３の周囲及びシリコン窒化膜１２上に例えばシリコン酸化膜等からなる絶縁膜１４が堆積され、この絶縁膜１４がＣＭＰ（Chemical Mechanical Polish）で平坦化される。これにより、シリコン窒化膜１２が露出される。
【００４５】
次に、図８（ａ）及び（ｂ）に示すように、リソグラフィ及びＲＩＥを用いて絶縁膜１４がパターニングされ、半導体基板１１の一部が露出される。これにより、凸部１３の周囲にライン状の絶縁膜１４が形成される。
【００４６】
次に、図９（ａ）及び（ｂ）に示すように、絶縁膜１４で覆われていない領域の半導体基板１１がＲＩＥでエッチングされる。これにより、ライン状の素子分離溝１５が形成される。
【００４７】
次に、図１０（ａ）及び（ｂ）に示すように、素子分離溝１５が例えばシリコン酸化膜等の酸化系の素子分離絶縁膜１６で埋め込まれる。ここで、素子分離絶縁膜１６は、後述する図１１のエッチング工程を容易とするために、絶縁膜１４と同じ材料が望ましい。
【００４８】
次に、図１１（ａ）及び（ｂ）に示すように、等方性エッチングにより絶縁膜１４及び素子分離絶縁膜１６が除去され、素子分離溝１５内にのみ素子分離絶縁膜１６を残す。これにより、ライン状のＳＴＩ構造の素子分離領域が形成される。
【００４９】
次に、図１２（ａ）及び（ｂ）に示すように、酸化により、凸部１３の側面及び根元等の半導体基板１１の露出面に犠牲酸化膜１７が形成される。
【００５０】
次に、図１３（ａ）及び（ｂ）に示すように、イオン注入及び熱処理により、凸部１３の根元の半導体基板１１内に高濃度のソース拡散層１８が形成される。
【００５１】
次に、図１４（ａ）及び（ｂ）に示すように、ＲＩＥによりソース拡散層１８上の犠牲酸化膜１７が除去される。この際、凸部１３の側面の犠牲酸化膜１７は残す。
【００５２】
次に、図１５（ａ）及び（ｂ）に示すように、半導体基板１１上に高融点金属が堆積され、この高融点金属とシリコンとを反応させる。その後、未反応の高融点金属が除去される。これにより、ソース拡散層１８上にシリサイド層１９が形成される。シリサイド層１９としては、例えば、タングステンシリサイド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、タンタルシリサイド（ＴａＳｉ）、チタンシリサイド（ＴｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）等があげられる。
【００５３】
次に、図１６（ａ）及び（ｂ）に示すように、凸部１３の側面の犠牲酸化膜１７が剥離される。
【００５４】
次に、図１７（ａ）及び（ｂ）に示すように、半導体基板１１、素子分離絶縁膜２０及びシリコン窒化膜１２上にゲート絶縁膜２０が堆積される。
【００５５】
次に、図１８（ａ）及び（ｂ）に示すように、例えばポリシリコンからなる導電材２１が堆積される。凸部１３の上部の導電材２１が除去される。この際、Ｘ方向に隣接する凸部１３間に隙間ができないように、導電材２１が残される。これにより、Ｘ方向に延在するワード線ＷＬが形成される。このワード線ＷＬはゲート電極Ｇとして機能する。
【００５６】
次に、図１９（ａ）及び（ｂ）に示すように、ワード線ＷＬ上にシリサイド層２２が形成される。このシリサイド層２２の材料としては、上述するシリサイド層１９の例としてあげた材料が用いられる。
【００５７】
次に、図２０（ａ）及び（ｂ）に示すように、シリサイド層２２及びゲート絶縁膜１２上に層間絶縁膜２３が堆積される。そして、シリコン窒化膜１２が露出するまで、層間絶縁膜２３及びゲート絶縁膜１２がＣＭＰで除去される。
【００５８】
次に、図２１に示すように、シリコン窒化膜１２が除去される。これにより、凸部１３の上面が露出される。
【００５９】
次に、図２２に示すように、イオン注入及び熱処理により、凸部１３内にドレイン拡散層２４が形成される。
【００６０】
次に、図２３に示すように、ドレイン拡散層２４及び層間絶縁膜２３上に導電材が堆積され、層間絶縁膜２３が露出するまで導電材が平坦化される。これにより、ドレイン拡散層２４上にコンタクト２５が形成される。
【００６１】
次に、図２４に示すように、固定層３１、非磁性層３２、記録層３３、コンタクト３４が順に堆積される。その後、コンタクト３４が所定形状に加工され、このコンタクト３４を用いて固定層３１、非磁性層３２、記録層３３がパターニングされる。これにより、ＭＴＪ素子ＭＴＪが形成される。
【００６２】
次に、図２５に示すように、層間絶縁膜２３及びコンタクト３４上に層間絶縁膜３５が堆積され、層間絶縁膜３５がＣＭＰで平坦化される。これにより、コンタクト３４が露出される。
【００６３】
次に、図５（ａ）及び（ｂ）に示すように、コンタクト３４及び層間絶縁膜３５上にビット線ＢＬが堆積されて加工される。これにより、Ｙ方向に延在するビット線ＢＬが形成される。
【００６４】
［３−３］効果
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、Ｘ方向の隣接セルのゲート電極Ｇを接触させ、Ｘ方向に延在するワード線ＷＬとして機能している。このため、ゲート電極Ｇとワード線ＷＬを別個に形成するよりも、プロセスが容易となり、さらに、Ｘ方向のセル面積をさらに縮小することができる。
【００６５】
［４］第４の実施形態
第４の実施形態は、第１の実施形態のＭＴＪ素子上のコンタクトを小さくした例である。本実施形態は、第２及び第３の実施形態のＭＴＪ素子上のコンタクトを小さくすることも勿論可能である。尚、第４の実施形態では、第１の実施形態と同様の点については説明を省略する。
【００６６】
［４−１］構造
図２６は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００６７】
図２６に示すように、第４の実施形態において、第１の実施形態と異なる点は、ＭＴＪ素子ＭＴＪ上のコンタクト３４を細く形成し、コンタクト３４とＭＴＪ素子ＭＴＪとの間にキャップ層４０を設けている点である。このため、コンタクト３４がキャップ層４０を介して記録層３３と接触する部分の面積は、記録層３３の面積よりも小さくなっている。尚、コンタクト３４は、ＭＴＪ素子ＭＴＪ（記録層３３）の中央に位置してもよいし、中央からずらして配置してもよい。
【００６８】
キャップ層４０の抵抗値は、記録層３３の抵抗値より例えば一桁程度高いことが望ましい。このキャップ層４０の材料としては、例えば、非磁性層３２の材料、シート抵抗の大きいバリアメタル材料等が挙げられる。ここで、非磁性層３２の材料としては、後述する［５−２］欄を参照されたい。バリアメタル材料としては、例えば、次の（ａ）〜（ｋ）の材料が挙げられる。
【００６９】
（ａ）Ｔｉ
（ｂ）Ｔａ
（ｃ）Ｔｉを含む化合物（例えば、ＴｉＮ、ＴｉＷ、ＴｉＳｉＮ、ＴｉＳｉｘ、ＴｉＢ２、ＴｉＢ、ＴｉＣ）
（ｄ）Ｔａを含む化合物（例えば、ＴａＢ２、ＴａＢ、ＴａＣ、ＴａＮ、Ｔａ４Ｎ５、Ｔａ５Ｎ６、Ｔａ２Ｎ）
（ｅ）Ｚｒを含む化合物（例えば、ＺｒＢ２、ＺｒＢ、ＺｒＣ、ＺｒＮ）
（ｆ）Ｈｆを含む化合物（例えば、ＨｆＢ、ＨｆＣ、ＨｆＮ）
（ｇ）Ｖを含む化合物（例えば、ＶＢ２、ＶＢ、ＶＣ、ＶＮ）
（ｈ）Ｎｂを含む化合物（例えば、ＮｂＢ２、ＮｂＢ、ＮｂＣ、ＮｂＮ）
（ｉ）Ｃｒを含む化合物（例えば、ＣｒＢ２、ＣｒＢ、Ｃｒ２Ｂ、Ｃｒ３Ｃ２、Ｃｒ２Ｎ、ＣｒＮ）
（ｊ）Ｍｏを含む化合物（例えば、Ｍｏ２Ｂ３、ＭｏＢ２、ＭｏＢ、Ｍｏ２Ｂ、ＭｏｘＣｙ、Ｍｏ２Ｃ、ＭｏＮ）
（ｋ）Ｗを含む化合物（例えば、ＷｘＢｙ、Ｗ２Ｂ５、ＷｘＣｙ、ＷＣ、Ｗ２Ｃ、ＷｘＮｙ、ＷＮ）
キャップ層４０は、プロセスの容易性からＭＴＪ素子ＭＴＪと同一の平面形状が望ましいが、異なる平面形状でもよい。キャップ層４０の上面（コンタクト３４側の面）の面積は、コンタクト３４の底面（キャップ層４０側の面）の面積よりも大きいことが望ましい。
【００７０】
［４−２］効果
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態では、ＭＴＪ素子ＭＴＪ上のコンタクト３４を細くすることで、このコンタクト３４の記録層３３に接触する面積を記録層３３の面積よりも小さくしている。このため、書き込み動作時に、コンタクト３４とＭＴＪ素子ＭＴＪとの局所的な接触部分から磁化反転が生じ、磁壁移動効果により磁化反転が伝播することで、素子全体の磁化が反転する。このため、書き込み動作時、小コンタクトの効果により、書き込み電流を低減することができる。さらに、記録層３３よりも高抵抗のキャップ層４０を設けることで、電流拡散による効果の減少を防ぐことができる。
【００７１】
［５］第５の実施形態
［５−１］構造
第５の実施形態は、凹部の側面を利用して縦型トランジスタを形成する例である。
【００７２】
図２７は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第５の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【００７３】
図２７に示すように、半導体基板（シリコン基板）５１には、ＳＴＩ構造の素子分離絶縁膜６５が形成されている。半導体基板５１の素子領域には、基板面に対して窪んだトレンチ（凹部）５４、５６が形成されている。ここで、トレンチの上方部分を上部トレンチ５４と称し、トレンチの下方部分を下部トレンチ５６と称す。上部トレンチ５４の側面には、ゲート酸化膜６２を介してゲート電極Ｇが形成されている。下部トレンチ５６の開口幅は上部トレンチ５４の開口幅よりも広がっており、隣り合うセルの下部トレンチ５６同士がつながっている。このつながった下部トレンチ５６内には、酸化膜５７を介してソース線ＳＬが形成されている。このソース線ＳＬとゲート電極Ｇとは、酸化膜５９によって電気的に絶縁されている。
【００７４】
ゲート電極Ｇ上には、ポリシリコン膜６６、タングステンシリサイド膜６７、シリコン窒化膜６８が順に積層されている。この積層構造の側面にはシリコン窒化膜６９が形成され、積層構造及びシリコン窒化膜６９を覆うようにシリコン窒化膜７０がさらに形成されている。
【００７５】
半導体基板５１の表面には、ドレイン拡散層（Ｄ）６１が形成されている。このドレイン拡散層６１より下方において、上部トレンチ５４の側面の半導体基板５１内にソース拡散層（Ｓ）６０が形成されている。ソース拡散層６０は、ソース線ＳＬと接続されている。ソース拡散層６０とドレイン拡散層６１とは離間しており、ソース拡散層６０及びドレイン拡散層６１間が縦型トランジスタ（例えばＭＯＳＦＥＴ）Ｔｒのチャネル領域となる。ドレイン拡散層６１が形成された半導体基板５１の上面は、素子分離絶縁膜１６の上面より下方に位置している。
【００７６】
ドレイン拡散層６１上にはコンタクト７２が配置され、このコンタクト７２上にはＭＴＪ素子ＭＴＪが配置されている。ＭＴＪ素子ＭＴＪは、固定層３１と非磁性層３２と記録層３３が順に積層された積層構造となっている。尚、固定層３１と記録層３３を入れ替え、記録層３３をコンタクト７２側に配置することも可能である。ＭＴＪ素子ＭＴＪ上にはコンタクト３４が配置されている。このコンタクト３４の平面形状は、例えば、ＭＴＪ素子ＭＴＪの平面形状と同じである。コンタクト３４はビット線ＢＬに接続されている。
【００７７】
［５−２］製造方法
図２８（ａ）及び（ｂ）から図４９（ａ）及び（ｂ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの製造工程図を示す。尚、各図（ａ）は平面図を示し、各図（ｂ）は断面図を示す。以下に、第５の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【００７８】
まず、図２８（ａ）及び（ｂ）に示すように、半導体基板（シリコン基板）５１上にシリコン窒化膜５２が堆積され、このシリコン窒化膜５２上にシリコン酸化膜５３が堆積される。次に、シリコン窒化膜５２及びシリコン酸化膜５３が所望形状にパターニングされる。このパターニングされたシリコン窒化膜５２及びシリコン酸化膜５３をマスクとして半導体基板５１が例えばＲＩＥでエッチングされる。これにより、トレンチ５４が形成される。
【００７９】
次に、図２９（ａ）及び（ｂ）に示すように、トレンチ５４の底面及び側面、シリコン酸化膜５３上に、例えばＴＥＯＳからなるカラー酸化膜５５が形成される。
【００８０】
次に、図３０（ａ）及び（ｂ）に示すように、シリコン酸化膜５３上及びトレンチ５４の底面上のカラー酸化膜５５がＲＩＥのような異方性エッチングで除去される。これにより、カラー酸化膜５５がシリコン窒化膜５２、シリコン酸化膜５３及びトレンチ５４の側面のみに残される。
【００８１】
次に、図３１（ａ）及び（ｂ）に示すように、露出されたトレンチ５４の底面から等方性エッチングにより半導体基板１１が除去される。これにより、隣接セルのトレンチ（図示せず）と連結するトレンチ５６が形成される。
【００８２】
次に、図３２（ａ）及び（ｂ）に示すように、カラー酸化膜５５及びシリコン酸化膜５３が除去される。
【００８３】
次に、図３３（ａ）及び（ｂ）に示すように、トレンチ５４、５６の側面及び底面、シリコン窒化膜５２上に、例えばＴＥＯＳ等からなる酸化膜５７が形成される。
【００８４】
次に、図３４（ａ）及び（ｂ）に示すように、トレンチ５４、５６内にレジスト８０が埋め込まれる。そして、レジスト８０が露光され、レジスト８０の上面が半導体基板５１の上面より下方に下げられる。次に、フッ酸等を用いたウェットエッチングにより、レジスト８０から露出する酸化膜５７が除去される。これにより、酸化膜５７が下部トレンチ５６の側面及び底部にのみ残される。その後、レジスト８０が除去される。
【００８５】
次に、図３５（ａ）及び（ｂ）に示すように、トレンチ５４、５６内にＡｓがドープされたポリシリコン膜５８が堆積される。
【００８６】
次に、図３６（ａ）及び（ｂ）に示すように、ポリシリコン膜５８がリセス処理される。これにより、下部トレンチ５６内にソース線ＳＬが形成される。ここで、導通領域を確保するために、ソース線ＳＬの上部が半導体基板５１に直接接するようにポリシリコン膜５８を除去する。
【００８７】
次に、図３７（ａ）及び（ｂ）に示すように、例えばバイアスＣＶＤ法により、例えばＴＥＯＳ等からなる酸化膜５９がソース線ＳＬ及びシリコン窒化膜５２上に堆積される。次に、酸化膜５９がエッチングされ、ソース線ＳＬ上のみに残される。
【００８８】
次に、図３８（ａ）及び（ｂ）に示すように、シリコン窒化膜５２が除去され、半導体基板５１が露出される。次に、熱処理により、Ａｓがドープされたポリシリコン膜５８からＡｓを拡散させ、半導体基板１１内にソース拡散層６０が形成される。
【００８９】
次に、図３９（ａ）及び（ｂ）に示すように、イオン注入及び熱処理が行われ、半導体基板５１の表面にドレイン拡散層６１が形成される。次に、半導体基板５１及びトレンチ５４の側面上にゲート酸化膜６２が形成される。
【００９０】
次に、図４０（ａ）及び（ｂ）に示すように、ゲート酸化膜６２及び酸化膜５９上にゲート材料となるポリシリコン膜６３が堆積され、このポリシリコン膜６３上にシリコン窒化膜６４が堆積される。
【００９１】
次に、図４１（ａ）及び（ｂ）に示すように、半導体基板５１内に素子分離溝が形成され、この素子分離溝内に素子分離絶縁膜６５が埋め込まれる。この際、トレンチ５４の半分程度のポリシリコン膜６３が残るようにする。
【００９２】
次に、図４２（ａ）及び（ｂ）に示すように、シリコン窒化膜６４及び素子分離絶縁膜６５の一部が除去される。これにより、ポリシリコン膜６３が露出される。
【００９３】
次に、図４３（ａ）及び（ｂ）に示すように、ポリシリコン膜６３、素子分離絶縁膜６５上に、ポリシリコン膜６６、タングステンシリサイド膜６７、シリコン窒化膜６８が順に堆積される。
【００９４】
次に、図４４（ａ）及び（ｂ）に示すように、ポリシリコン膜６３、６６、タングステンシリサイド膜６７、シリコン窒化膜６８が加工される。これにより、トレンチ５６の側面にゲート電極Ｇが形成された縦型トランジスタＴｒが形成される。
【００９５】
次に、図４５（ａ）及び（ｂ）に示すように、ゲートの積層構造の側面にシリコン窒化膜６９が堆積される。
【００９６】
次に、図４６（ａ）及び（ｂ）に示すように、半導体基板５１の全面にシリコン窒化膜７０が堆積される。
【００９７】
次に、図４７（ａ）及び（ｂ）に示すように、シリコン窒化膜７０上にシリコン酸化膜からなる層間絶縁膜７１が堆積される。そして、層間絶縁膜７１内にタングステンからなるコンタクト７２が形成され、このコンタクト７２がドレイン拡散層６１に接続される。
【００９８】
次に、図４８（ａ）及び（ｂ）に示すように、コンタクト７２上にＭＴＪ素子ＭＴＪが形成され、ＭＴＪ素子ＭＴＪ上にコンタクト３４が形成される。
【００９９】
次に、図４９（ａ）及び（ｂ）に示すように、コンタクト３４及び層間絶縁膜７１上にシリコン酸化膜からなる層間絶縁膜７４が堆積され、コンタクト３４が露出するまで平坦化される。次に、コンタクト３４に接続するビット線ＢＬが形成される。
【０１００】
［５−３］効果
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第５の実施形態では、トレンチ５４の側面を利用して縦型トランジスタＴｒを形成し、トレンチ５６内にソース線ＳＬを形成している。このため、凸部を利用して縦型トランジスタを形成した場合と比べて、溝内以外の段差上のリソグラフィー、加工もしくは、その段差の高さが低減でき、加工が容易になる。
【０１０１】
［６］第６の実施形態
第６の実施形態では、各実施形態で用いられるＭＴＪ素子について説明する。
【０１０２】
［６−１］磁化配置
ＭＴＪ素子ＭＴＪの固定層３１及び記録層３３の磁化方向は、膜面に対して垂直方向を向いていてもよいし（垂直磁化型）、膜面に対して平行方向に向いていてもよい（平行磁化型）。
【０１０３】
尚、垂直磁化型のＭＴＪ素子ＭＴＪであれば、従来のように素子形状の長手方向で磁化方向が決定されることがなくなるという利点がある。
【０１０４】
［６−２］材料
ＭＴＪ素子ＭＴＪは、例えば以下のような材料からなる。
【０１０５】
固定層３１及び記録層３３の材料には、例えば、Ｆｅ、Ｃｏ、Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２、ＲＸＭｎＯ３ーｙ（Ｒ；希土類、Ｘ；Ｃａ、Ｂａ、Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素が多少含まれていてもよい。
【０１０６】
非磁性層３２の材料には、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＡｌＮ、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ２、ＳｒＴｉＯ２、ＡｌＬａＯ３などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【０１０７】
固定層３１の非磁性層３２と反対側の面には、固定層３１の磁化方向を固着させるための反強磁性層を設けてもよい。この反強磁性層の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３などを用いることが好ましい。
【０１０８】
尚、垂直磁化型のＭＴＪ素子ＭＴＪを実現するための垂直磁気材料の例としては、例えば次のようなものがある。
【０１０９】
まず、固定層３１及び記録層３３の垂直磁気材料に使用されるような高い保磁力を持つ磁性材料は、１×１０６ｅｒｇ／ｃｃ以上の高い磁気異方性エネルギー密度を持つ材料により構成される。以下、その材料例について説明する。
【０１１０】
（例１)
「Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）のうちの少なくとも１つと、Ｃｒ（クロム）、Ｐｔ（白金）、Ｐｄ（パラジウム）のうちの少なくとも１つとを含む合金からなるもの」
例えば、規則合金としては、Ｆｅ（５０）Ｐｔ（５０）、Ｆｅ（５０）Ｐｄ（５０）、Ｃｏ（５０）Ｐｔ（５０）などがある。例えば、不規則合金としては、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、ＣｏＣｒＮｂ合金などがある。
【０１１１】
（例２)
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造を持つもの」
例えば、Ｃｏ／Ｐｔ人工格子、Ｃｏ／Ｐｄ人工格子、ＣｏＣｒ／Ｐｔ人工格子などがある。Ｃｏ／Ｐｔ人工格子を使用した場合及びＣｏ／Ｐｄ人工格子を使用した場合においては、抵抗変化率（ＭＲ比）は、約４０％、という大きな値を実現できる。
【０１１２】
（例３)
「希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、又は、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金」
例えば、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏなどがある。
【０１１３】
次に、記録層３３は、上述のような高い保磁力を持つ磁性材料から構成することもできるし、組成比の調整、不純物の添加、厚さの調整などを行って、上述のような高い保磁力を持つ磁性材料よりも磁気異方性エネルギー密度が小さい磁性材料から構成してもよい。以下、その材料例について説明する。
【０１１４】
（例１）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つと、Ｃｒ、Ｐｔ、Ｐｄのうちの少なくとも１つとを含む合金に、不純物を添加したもの」
例えば、規則合金としては、Ｆｅ（５０）Ｐｔ（５０）、Ｆｅ（５０）Ｐｄ（５０）、又は、Ｃｏ（５０）Ｐｔ（５０）に、Ｃｕ、Ｃｒ、Ａｇなどの不純物を加えて磁気異方性エネルギー密度を低下させたものなどがある。例えば、不規則合金としては、ＣｏＣｒ合金、ＣｏＰｔ合金、ＣｏＣｒＰｔ合金、ＣｏＣｒＰｔＴａ合金、又は、ＣｏＣｒＮｂ合金について、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させたものなどがある。
【０１１５】
（例２）
「Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造を持つものであって、前者の元素若しくは合金からなる層の厚さ、又は、後者の元素若しくは合金からなる層の厚さを調整したもの」
Ｆｅ、Ｃｏ、Ｎｉのうちの少なくとも１つ又はこれらのうちの１つを含む合金についての厚さの最適値と、Ｐｄ、Ｐｔのうちの１つ又はこれらのうちの１つを含む合金についての厚さの最適値とが存在し、厚さがこれら最適値から離れるに従い、磁気異方性エネルギー密度は、次第に低下する。
【０１１６】
（例３）
「希土類金属のうちの少なくとも１つ、例えば、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、又は、Ｇｄ（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金の組成比を調整したもの」
例えば、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＤｙＴｂＦｅＣｏ、ＧｄＴｂＣｏなどのアモルファス合金の組成比を調整し、磁気異方性エネルギー密度を小さくしたものがある。
【０１１７】
［６−３］平面形状
上記各実施形態では、ＭＴＪ素子ＭＴＪの平面形状を円にしていたが、これに限定されない。ＭＴＪ素子ＭＴＪの平面形状は、例えば、長方形、正方形、楕円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等、種々に変更することが可能である。
【０１１８】
平行磁化型のＭＴＪ素子ＭＴＪの場合、形状磁気異方性を利用するときは、例えば、ＭＴＪ素子ＭＴＪの短辺方向（磁化困難軸方向）をＦ（最小加工寸法）とすると、長手方向（磁化容易軸方向）は２Ｆ程度にした形状が望ましい。
【０１１９】
垂直磁化型のＭＴＪ素子ＭＴＪの場合、磁化方向は形状に依存しないため、上述するいずれの形状を用いてもよい。
【０１２０】
［６−４］トンネル接合構造
ＭＴＪ素子ＭＴＪは、１重トンネル接合（シングルジャンクション）構造でもよいし、２重トンネル接合（ダブルジャンクション）構造でもよい。
【０１２１】
１重トンネル接合構造のＭＴＪ素子ＭＴＪは、図１などに示すように、固定層３１と、記録層３３と、固定層３１及び記録層３３間に設けられた非磁性層３２とを有する。つまり、ＭＴＪ素子ＭＴＪが非磁性層を１層有する。
【０１２２】
２重トンネル接合構造のＭＴＪ素子ＭＴＪは、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記録層と、第１の固定層及び記録層間に設けられた第１の非磁性層と、第２の固定層及び記録層間に設けられた第２の非磁性層とを有する。つまり、ＭＴＪ素子ＭＴＪが非磁性層を２層有する。
【０１２３】
２重トンネル接合構造の場合、１重トンネル接合構造の場合よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。
【０１２４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２５】
【図１】図１（ａ）は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの平面図、図１（ｂ）は、図１（ａ）のＩＢ−ＩＢ線に沿った断面図。
【図２】図２（ａ）乃至（ｃ）は、図１（ａ）のソース線、ビット線、ワード線の延在方向を斜線で示した平面図。
【図３】図３（ａ）は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの平面図、図３（ｂ）は、図３（ａ）のＩＩＩＢ−ＩＩＩＢ線に沿った断面図。
【図４】図４（ａ）乃至（ｃ）は、図３（ａ）のソース線、ビット線、ワード線の延在方向を斜線で示した平面図。
【図５】図５（ａ）は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの平面図、図５（ｂ）は、図５（ａ）のＶＢ−ＶＢ線に沿った断面図。
【図６】図６（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図６（ｂ）は、図６（ａ）のＶＩＢ−ＶＩＢ線に沿った断面図。
【図７】図６（ａ）及び（ｂ）に続く、図７（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図７（ｂ）は、図７（ａ）のＶＩＩＢ−ＶＩＩＢ線に沿った断面図。
【図８】図７（ａ）及び（ｂ）に続く、図８（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図８（ｂ）は、図８（ａ）のＶＩＩＩＢ−ＶＩＩＩＢ線に沿った断面図。
【図９】図８（ａ）及び（ｂ）に続く、図９（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図９（ｂ）は、図９（ａ）のＩＸＢ−ＩＸ線に沿った断面図。
【図１０】図９（ａ）及び（ｂ）に続く、図１０（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１０（ｂ）は、図１０（ａ）のＸ−Ｘ線に沿った断面図。
【図１１】図１０（ａ）及び（ｂ）に続く、図１１（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１１（ｂ）は、図１１（ａ）のＸＩＢ−ＸＩＢ線に沿った断面図。
【図１２】図１１（ａ）及び（ｂ）に続く、図１２（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１２（ｂ）は、図１２（ａ）のＸＩＩＢ−ＸＩＩＢ線に沿った断面図。
【図１３】図１２（ａ）及び（ｂ）に続く、図１３（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１３（ｂ）は、図１３（ａ）のＸＩＩＩＢ−ＸＩＩＩＢ線に沿った断面図。
【図１４】図１３（ａ）及び（ｂ）に続く、図１４（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１４（ｂ）は、図１４（ａ）のＸＩＶＢ−ＸＩＶＢ線に沿った断面図。
【図１５】図１４（ａ）及び（ｂ）に続く、図１５（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１５（ｂ）は、図１５（ａ）のＸＶＢ−ＸＶＢ線に沿った断面図。
【図１６】図１５（ａ）及び（ｂ）に続く、図１６（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１６（ｂ）は、図１６（ａ）のＸＶＩＢ−ＸＶＩＢ線に沿った断面図。
【図１７】図１６（ａ）及び（ｂ）に続く、図１７（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１７（ｂ）は、図１７（ａ）のＸＶＩＩＢ−ＸＶＩＩＢ線に沿った断面図。
【図１８】図１７（ａ）及び（ｂ）に続く、図１８（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１８（ｂ）は、図１８（ａ）のＸＶＩＩＩＢ−ＸＶＩＩＩＢ線に沿った断面図。
【図１９】図１８（ａ）及び（ｂ）に続く、図１９（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図１９（ｂ）は、図１９（ａ）のＸＩＸＢ−ＸＩＸＢ線に沿った断面図。
【図２０】図１９（ａ）及び（ｂ）に続く、図２０（ａ）は、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す平面図、図２０（ｂ）は、図２０（ａ）のＸＸＢ−ＸＸＢ線に沿った断面図。
【図２１】図２０（ｂ）に続く、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２２】図２１に続く、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２３】図２２に続く、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２４】図２３に続く、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２５】図２４に続く、本発明の第３の実施形態に係わる磁気ランダムアクセスメモリの製造工程を示す断面図。
【図２６】本発明の第４の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図２７】本発明の第５の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図２８】図２８（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図２８（ｂ）は、図２８（ａ）のＸＸＶＩＩＩＢ−ＸＸＶＩＩＩＢ線に沿った断面図。
【図２９】図２８（ａ）及び（ｂ）に続く、図２９（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図２９（ｂ）は、図２９（ａ）のＸＸＩＸＢ−ＸＸＩＸＢ線に沿った断面図。
【図３０】図２９（ａ）及び（ｂ）に続く、図３０（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３０（ｂ）は、図３０（ａ）のＸＸＸＢ−ＸＸＸＢ線に沿った断面図。
【図３１】図３０（ａ）及び（ｂ）に続く、図３１（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３１（ｂ）は、図３１（ａ）のＸＸＸＩＢ−ＸＸＸＩＢ線に沿った断面図。
【図３２】図３１（ａ）及び（ｂ）に続く、図３２（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３２（ｂ）は、図３２（ａ）のＸＸＸＩＩＢ−ＸＸＸＩＩＢ線に沿った断面図。
【図３３】図３２（ａ）及び（ｂ）に続く、図３３（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３３（ｂ）は、図３３（ａ）のＸＸＸＩＩＩＢ−ＸＸＸＩＩＩＢ線に沿った断面図。
【図３４】図３３（ａ）及び（ｂ）に続く、図３４（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３４（ｂ）は、図３４（ａ）のＸＸＸＩＶＢ−ＸＸＸＩＶＢ線に沿った断面図。
【図３５】図３４（ａ）及び（ｂ）に続く、図３５（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３５（ｂ）は、図３５（ａ）のＸＸＸＶＢ−ＸＸＸＶＢ線に沿った断面図。
【図３６】図３５（ａ）及び（ｂ）に続く、図３６（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３６（ｂ）は、図３６（ａ）のＸＸＸＶＩＢ−ＸＸＸＶＩＢ線に沿った断面図。
【図３７】図３６（ａ）及び（ｂ）に続く、図３７（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３７（ｂ）は、図３７（ａ）のＸＸＸＶＩＩＢ−ＸＸＸＶＩＩＢ線に沿った断面図。
【図３８】図３７（ａ）及び（ｂ）に続く、図３８（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３８（ｂ）は、図３８（ａ）のＸＸＸＶＩＩＩＢ−ＸＸＸＶＩＩＩＢ線に沿った断面図。
【図３９】図３８（ａ）及び（ｂ）に続く、図３９（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図３９（ｂ）は、図３９（ａ）のＸＸＸＩＸＢ−ＸＸＸＩＸＢ線に沿った断面図。
【図４０】図３９（ａ）及び（ｂ）に続く、図４０（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４０（ｂ）は、図４０（ａ）のＸＬＢ−ＸＬＢ線に沿った断面図。
【図４１】図４０（ａ）及び（ｂ）に続く、図４１（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４１（ｂ）は、図４１（ａ）のＸＬＩＢ−ＸＬＩＢ線に沿った断面図。
【図４２】図４１（ａ）及び（ｂ）に続く、図４２（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４２（ｂ）は、図４２（ａ）のＸＬＩＩＢ−ＸＬＩＩＢ線に沿った断面図。
【図４３】図４２（ａ）及び（ｂ）に続く、図４３（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４３（ｂ）は、図４３（ａ）のＸＬＩＩＩＢ−ＸＬＩＩＩＢ線に沿った断面図。
【図４４】図４３（ａ）及び（ｂ）に続く、図４４（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４４（ｂ）は、図４４（ａ）のＸＬＩＶＢ−ＸＬＩＶＢ線に沿った断面図。
【図４５】図４４（ａ）及び（ｂ）に続く、図４５（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４５（ｂ）は、図４５（ａ）のＸＬＶＢ−ＸＬＶＢ線に沿った断面図。
【図４６】図４５（ａ）及び（ｂ）に続く、図４６（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４６（ｂ）は、図４６（ａ）のＸＬＶＩＢ−ＸＬＶＩＢ線に沿った断面図。
【図４７】図４６（ａ）及び（ｂ）に続く、図４７（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４７（ｂ）は、図４７（ａ）のＸＬＶＩＩＢ−ＸＬＶＩＩＢ線に沿った断面図。
【図４８】図４７（ａ）及び（ｂ）に続く、図４８（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４８（ｂ）は、図４８（ａ）のＸＬＶＩＩＩＢ−ＸＬＶＩＩＩＢ線に沿った断面図。
【図４９】図４８（ａ）及び（ｂ）に続く、図４９（ａ）は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの平面図、図４９（ｂ）は、図４９（ａ）のＸＬＩＸＢ−ＸＬＩＸＢ線に沿った断面図。
【符号の説明】
【０１２６】
１１…半導体基板、１２…シリコン窒化膜、１３…凸部、１４…絶縁膜、１５…素子分離溝、１６…素子分離絶縁膜、１７…犠牲酸化膜、１８…ソース拡散層、１９、２２…シリサイド層、２０…ゲート絶縁膜、２１…導電材、２３、３５…層間絶縁膜、２４…ドレイン拡散層、２４、３４…コンタクト、３１…固定層、３２…非磁性層、３３…記録層、４０…キャップ層、Ｇ…ゲート電極、ＭＴＪ…ＭＴＪ素子、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、Ｔｒ…トランジスタ、ＳＰ…スペース。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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