(57)【要約】【課題】プログラム電圧を下げることを可能にするとともにストレス誘起リーク電流を低減することを可能にする。【解決手段】半導体基板１と、半導体基板に離間して形成されたソース領域８ａおよびドレイン領域８ｂと、ソース領域とドレイン領域との間の半導体基板上に形成され、電子の捕獲サイトを有する第１の絶縁層３ｂ１、捕獲サイトを有しない第２の絶縁層３ａ、および捕獲サイトを有する第３の絶縁層３ｂ２の積層構造を備え、電子の捕獲サイトは、第１乃至第３の絶縁層の伝導帯準位エネルギーよりも低く、かつシリコンの伝導帯エネルギーよりも高い位置にある第１の絶縁膜３と、第１の絶縁膜上に形成された浮遊ゲート電極４と、浮遊ゲート電極上に形成された第２の絶縁膜５と、第２の絶縁膜上に形成された制御ゲート電極６と、を有するメモリ素子を備えている。【選択図】図２
2008147390.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、電子の捕獲サイトを有する第１の絶縁層、前記捕獲サイトを有しない第２の絶縁層、および前記捕獲サイトを有する第３の絶縁層の積層構造を備え、前記電子の捕獲サイトは、前記第１乃至第３の絶縁層の伝導帯準位エネルギーよりも低く、かつ前記半導体基板を構成する材料の伝導帯エネルギーよりも高い位置にある第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記浮遊ゲート電極上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極と、  
を有するメモリ素子を備えたことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記電荷蓄積膜は、浮遊ゲート電極であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記電荷蓄積膜は絶縁膜であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記第１の絶縁膜は、膜厚方向に対して均一の電子のエネルギー障壁を有することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１および第３の絶縁層は同じ層厚ｔinjectorを有し、前記層厚ｔinjectorと、第１の絶縁膜の膜厚ｔtunnelとの比ｔinjector／ｔtunnelの値をＹ軸にとり、前記捕獲サイトの、前記第１および第３の絶縁層の伝導帯準位からのエネルギー深さφtと、前記第１の絶縁膜のエネルギー障壁φbとの比φt／φbの値をＸ軸にとる座標系において、次の４つの不等式、Ｘ≧０．２２、Ｘ≦０．８１、Ｙ＞０．３３−０．３７Ｘ、およびＹ＜０．５６−０．４８Ｘを満たす領域内に、前記比ｔinjector／ｔtunnelと前記比φt／φbとが位置していることを特徴とする請求項４記載の不揮発性半導体メモリ装置。
【請求項６】
前記比ｔinjector／ｔtunnelと、前記比φt／φbとは、次の４つの不等式、Ｘ≧０．３２、Ｘ≦０．８１、Ｙ≧０．３６−０．３７Ｘ、およびＹ≦０．５６−０．５７Ｘを満たす領域内に位置していることを特徴とする請求項５記載の不揮発性半導体メモリ装置。
【請求項７】
シリコン半導体基板と、
前記シリコン半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記シリコン半導体基板上に形成され、第１の絶縁層、第２の絶縁層、および第３の絶縁層の積層構造を備え、前記第１乃至第３の絶縁層は、シリコンと酸素、あるいはシリコンと酸素と窒素から形成され、前記第１および第３の絶縁層は、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの元素を含む第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記浮遊ゲート電極上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極と、  
を有するメモリ素子を備えたことを特徴とする不揮発性半導体メモリ装置。
【請求項８】
前記電荷蓄積膜は、浮遊ゲート電極であることを特徴とする請求項７記載の半導体メモリ装置。
【請求項９】
前記電荷蓄積膜は絶縁膜であることを特徴とする請求項７記載の半導体メモリ装置。
【請求項１０】
前記選択された元素は、シリコンの置換位置もしくは格子間に存在することを特徴とする請求項７乃至９のいずれかに記載の不揮発性半導体メモリ装置。
【請求項１１】
半導体基板上に、電子の捕獲サイトを有する第１の絶縁層を形成する工程と、
前記第１の絶縁層層上に前記電子の捕獲サイトを含まない第２の絶縁層を形成する工程と、
前記第２の絶縁層上に前記電子の捕獲サイトを有する第３の絶縁層を形成する工程と、を備えたことを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１２】
シリコン半導体基板上に、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの添加元素を含有する第１のシリコン膜を堆積する工程と、
前記第１のシリコン膜を酸化、窒化もしくは酸窒化することにより第１の絶縁層を形成する工程と、
前記第１の絶縁層層上に第２のシリコン膜を堆積し、この第２のシリコン膜を酸化、窒化もしくは酸窒化することにより第２の絶縁層を形成する工程と、
前記第２の絶縁層上に、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの添加元素を含有する第３のシリコン膜を堆積する工程と、
前記第３のシリコン膜を酸化、窒化もしくは酸窒化することにより第３の絶縁層を形成する工程と、
を備えたことを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１３】
前記第１のシリコン膜を堆積する工程と、前記第１のシリコン膜を酸化、窒化もしくは酸窒化する工程とを１サイクルとして、少なくとも１サイクル以上繰り返すことを特徴とする請求項１２記載の不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電気的な書き込み及び消去が可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)）に代表される不揮発性半導体メモリ装置において、素子の微細化が急速に進められている。例えば、ＥＥＰＲＯＭの場合、制御ゲート電極に高い電圧を印加して、電極間絶縁膜（インターポリ絶縁膜ともいう）を介して下に位置する浮遊ゲート電極中に基板側からシリコンを含むトンネル絶縁膜を通過させて電子を注入する(書き込み)もしくは浮遊ゲート電極中の電子を抜く(消去)という方法が取られている（例えば、特許文献１参照）。
【０００３】
この場合、浮遊ゲート電極への電子の出し入れには高電圧を要し、トンネル絶縁膜に大きなストレスが印加される。これにより、トンネル絶縁膜中にトラップと呼ばれる欠陥が生成され、リーク電流（ストレス誘起リーク電流）が増加し、データ保持等に支障をきたす。
【０００４】
このリーク電流発生の原因となるトンネル絶縁膜中の欠陥は、電圧の印加によりシリコン原子中の電子がトンネル絶縁膜の伝導帯へトンネルし、カソード側へ抜ける際に大きなエネルギーを有することが原因となっている。すなわち、印加される電圧に依存したエネルギーを有するトンネル電子がカソード側へ抜ける際に、カソード側でインパクトイオン化を起こし、それによって高エネルギーを有する正孔が生成されるあるいはシリコン界面に存在する水素結合が切断され、これらがトンネル絶縁膜中で欠陥を生成し、これがリーク電流や絶縁破壊の原因となる。
【０００５】
このようなトンネル絶縁膜中の欠陥の生成を抑制するためには、印加する電圧、すなわち書込電圧または消去電圧を低電圧化し、注入される電子のエネルギーを低下させることが必要である。この方法として、トンネル絶縁膜の薄膜化が有効である。電子がＦＮ(Fowler-Nordheim)トンネル電流としてトンネル絶縁膜を通過する場合、電子注入量Ｊは一般的に、
Ｊ＝Ａ×ＥＯＸ２×ｅｘｐ（−Ｂ／ＥＯＸ）
と表される。ここでＡ，Ｂは絶縁膜中の電子の有効質量やエネルギー障壁で決まる定数、ＥＯＸはトンネル絶縁膜に印加される電界（＝ＶＯＸ／ｔＯＸで）である。したがって例えば、８ｎｍの膜厚ｔＯＸからなるトンネル絶縁膜を７ｎｍに薄膜化した場合を考えると、浮遊ゲート電極への電子の出し入れに要する電圧は約１２．５％の低減が期待される。このことからも、トンネル絶縁膜の薄膜化は書込／消去電圧（プログラム電圧）の低減に有効である。
【０００６】
また、ＮＡＮＤ型フラッシュメモリのように、制御ゲート電極に高電界をかけて、浮遊ゲート電極と基板との間に電子のやり取りをさせる場合、これらの電極間に位置する電極間絶縁膜には、高い電界が印加される。このため、素子の微細化が進んだときに、プログラム電圧を下げることができないと、電極間絶縁膜への電界が増加し、信頼性上深刻な問題を生じる。このためにも、プログラム電圧を下げる必要がある。
【０００７】
しかし一方で、薄膜化に伴って、先述のストレス誘起リーク電流は逆に増大することが知られている。これは、薄膜化により書込み、消去時の電圧は下げられるが、トンネル絶縁膜中に生成されるトラップを介した電子のトンネル確率が薄膜化により増大するため、欠陥量は減少してもリーク電流は増加する。このように、薄膜化と信頼性はトレードオフの関係があり、これがトンネル酸化膜の薄膜化にも阻害している大きな要因となっている。
【特許文献１】特開８−１２５０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように従来、ＥＥＰＲＯＭなどの不揮発性半導体メモリ装置のトンネル絶縁膜に対しては、プログラム電圧を下げるために薄膜化が有効だが、書き込み／消去時の高電圧の印加時にトラップが形成され、それによるリーク電流が増加してしまうというトレードオフの課題がある。今後、ストレス誘起リーク電流を抑制し、かつプログラム電圧も下げられるような、トンネル絶縁膜が要求される。しかし、このような要求を満たすことは従来技術では極めて困難であった。
【０００９】
本発明は、上記事情を考慮してなされたもので、プログラム電圧を下げることができるとともにストレス誘起リーク電流を低減することのできる不揮発性半導体メモリ装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様による不揮発性半導体メモリ装置は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、電子の捕獲サイトを有する第１の絶縁層、前記捕獲サイトを有しない第２の絶縁層、および前記捕獲サイトを有する第３の絶縁層の積層構造を備え、前記電子の捕獲サイトは、前記第１乃至第３の絶縁層の伝導帯準位エネルギーよりも低く、かつ前記半導体基板を構成する材料の伝導帯エネルギーよりも高い位置にある第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、を有するメモリ素子を備えたことを特徴とする。
【００１１】
また、本発明の第２の態様による不揮発性半導体メモリ装置は、シリコン半導体基板と、前記シリコン半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記シリコン半導体基板上に形成され、第１の絶縁層、第２の絶縁層、および第３の絶縁層の積層構造を備え、前記第１乃至第３の絶縁層は、シリコンと酸素、あるいはシリコンと酸素と窒素から形成され、前記第１および第３の絶縁層は、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの元素を含む第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記浮遊ゲート電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、を有するメモリ素子を備えたことを特徴とする。
【００１２】
また、本発明の第３の態様による不揮発性半導体メモリ装置の製造方法は、シリコン半導体基板上に、電子の捕獲サイトを有する第１の絶縁層を形成する工程と、前記第１の絶縁層層上に前記電子の捕獲サイトを含まない第２の絶縁層を形成する工程と、前記第２の絶縁層上に前記電子の捕獲サイトを有する第３の絶縁層を形成する工程と、を備えたことを特徴とする。
【００１３】
また、本発明の第４の態様による不揮発性半導体メモリ装置の製造方法は、シリコン半導体基板上に、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの添加元素を含有する第１のシリコン膜を堆積する工程と、前記第１のシリコン膜を酸化、窒化もしくは酸窒化することにより第１の絶縁層を形成する工程と、前記第１の絶縁層層上に第２のシリコン膜を堆積し、この第２のシリコン膜を酸化、窒化もしくは酸窒化することにより第２の絶縁層を形成する工程と、前記第２の絶縁層上に、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの添加元素を含有する第３のシリコン膜を堆積する工程と、前記第３のシリコン膜を酸化、窒化もしくは酸窒化することにより第３の絶縁層を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、プログラム電圧（書き込み／消去電圧）を下げることができるとともにストレス誘起リーク電流を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下に図面を参照して本発明の実施形態を詳細に説明する。
【００１６】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体メモリ装置は、例えばＮＡＮＤ接続された複数のメモリ素子を備えている。このメモリ素子は、図１に示すように、ｐ型のシリコン基板１にｎ型不純物（例えばリン）を含むｎ型ソース領域８ａおよびドレイン領域８ｂが離間して形成されている。ソース領域８ａとドレイン領域８ｂとの間のシリコン基板１上にトンネル絶縁膜３が形成され、このトンネル絶縁膜３上に浮遊ゲート電極４が形成され、この浮遊ゲート電極４上に電極間絶縁膜５が形成され、この電極間絶縁膜５上に制御ゲート電極６が形成された構成となっている。トンネル絶縁膜３、浮遊ゲート電極４、電極間絶縁膜５、および制御ゲート電極６は積層構造のゲートを構成し、このゲートの上面および側面に、シリコン酸化膜７が形成されている。
【００１７】
トンネル絶縁膜３は図２に示すように、電子捕獲サイト（注入アシストサイト）を有しないシリコン酸化層３ａと、このシリコン酸化層３ａを挟むように形成され注入アシスト準位を有するシリコン酸化層３ｂ１、３ｂ２との積層構造となっている。すなわち、シリコン酸化層３ｂ１、３ｂ２は注入アシスト層となっている。また、浮遊ゲート電極４および制御ゲート電極６は多結晶シリコンからなっており、電極間絶縁膜５は、シリコン酸化層と、シリコン窒化層と、シリコン酸化層との積層構造を有する厚さ７ｎｍのＯＮＯ(Oxide-Nitride-Oxide)膜５となっている。なお、浮遊ゲート電極４には電荷が蓄積される電荷蓄積膜となっている。
【００１８】
比較例１として、トンネル絶縁膜に電子捕獲サイトが形成されていない以外は本実施形態と同じ構成の不揮発性半導体メモリ装置を考える。この比較例１において、図３（ａ）、３（ｂ）に示すように、トンネル絶縁膜を介して電子１００を通過させようとした場合には、高い電圧をトンネル絶縁膜に印加して電子を一旦トンネル絶縁膜の伝導帯にトンネルさせること（ＦＮトンネル電流を発生させること）が必要である。このとき、注入される電子１００は印加する電圧の大きさに応じて、カソード側で大きなエネルギーを有することになる。このような電子１００がトンネル絶縁膜中を伝導する際、トンネル絶縁膜中で散乱を受けてトンネル絶縁膜の構造を破壊し、あるいは高いエネルギーを持ったままカソード側のシリコンに抜けたときに、インパクトイオン化を起こし、これによって生成される高いエネルギーを有する正孔１１０がトンネル絶縁膜中へ拡散し、絶縁膜の構造を破壊し、ストレス誘起リーク電流の原因となる欠陥を生成してしまう。
【００１９】
これに対して本実施形態においては、トンネル絶縁膜３中に電子捕獲サイトが形成されている。このため、図４（ａ）、４（ｂ）に示すように、トンネル絶縁膜が同じ物理膜厚であっても比較例１の場合より低い印加電圧で、トンネル絶縁膜中の電子捕獲サイト１０を介して電子１００がトンネルし始める。さらに、電荷保持（データ保持）時には、電子捕獲サイト１５は、シリコンの伝導帯よりも高い位置に存在するため（図４（ａ）参照）、これを介して流れるトンネル電子１００は抑制され、比較例１の場合と同程度の電荷保持（データ保持）特性を実現できる。
【００２０】
以上のことから、本実施形態および比較例１におけるトンネル電流量とトンネル絶縁膜への印加電圧との関係、すなわち電流−電圧特性は図５に示すようになる。図５からわかるように、低電界（低印加電圧）ではリーク電流が比較例１の場合と同程度で、高電界（高印加電圧）ではより低い電界（印加電圧）で同じ電流を流すことができる。
【００２１】
本実施形態では、電子捕獲サイトの位置がトンネル絶縁膜３の伝導帯とシリコンの伝導帯の間に設けている。しかし、本実施形態と異なり、シリコンの伝導帯よりも低い位置に電子捕獲サイトを形成すると、電荷保持（データ保持）時の自己電界で容易にトラップアシストトンネルにより電子が流れてしまう。従って、電子捕獲サイトの位置は本実施形態のようにトンネル絶縁膜の伝導帯とシリコンの伝導帯の間に設けることが必要である。
【００２２】
また、トンネル絶縁膜が、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層構造、あるいはシリコン酸化膜（もしくはシリコン窒化膜）／高誘電体膜／シリコン酸化膜（もしくはシリコン窒化膜）からなる積層構造を有している場合も、本実施形態と同様に、書込み／消去時の電圧の低減化が可能である。しかしこの場合、シリコン酸化膜、シリコン窒化膜、高誘電体膜のシリコンに対するそれぞれのバリアハイトが異なっている。つまり、トンネル絶縁膜全体の伝導帯レベルが一定ではない。このため、安定した素子特性を得ることができない。
【００２３】
これに対し、本実施形態においては、トンネル絶縁膜３の伝導帯のレベルは、膜厚方向に均一である。これにより、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層構造のトンネル絶縁膜の場合に比べて、それぞれの積層膜の界面近傍にトラップされる電荷が存在せず、安定した素子特性を得ることができる。
【００２４】
また、本実施形態においては、書込み／消去時の電圧（電界）を低減できるので、トンネル絶縁膜を通過する電子のエネルギーも低下し、トンネル電子によるトンネル絶縁膜中の欠陥生成も抑制することができ、これによりストレス誘起リーク電流を低減することができる。
【００２５】
本実施形態においてトンネル絶縁膜３のシリコン酸化層３ａの膜厚を６ｎｍ、シリコン酸化層３ｂ１、３ｂ２の層厚をそれぞれ１ｎｍ、シリコン酸化膜３ｂ１、３ｂ２の電子捕獲サイトの深さφｔ（すなわち、トンネル絶縁膜３の伝導帯準位からのエネルギー深さ）を２．０ｅＶとしたときのトンネル電流のトンネル絶縁膜３の電界に対する依存性を図６に示す。また、比較例１においてシリコン酸化膜からなるトンネル絶縁膜の膜厚を８ｎｍ（本実施形態と同じ物理膜厚）としたときのトンネル電流のトンネル絶縁膜の電界に対する依存性も図６に示す。この図６からわかるように、本実施形態は、比較例１に比べて、同じ膜厚で書込み／消去に対応する高電界時での電流量が増大し、結果として書込み／消去電界が低減させることが可能となる。さらに、データ保持（電荷保持）時の特性として、４ＭＶ／ｃｍの電界におけるリーク電流は、比較例１の場合と、ほぼ同程度を実現できている。
【００２６】
第１実施形態においては、トンネル絶縁膜３の上層および下層に電子捕獲サイト、すなわち注入アシスト準位が形成されていたが、トンネル絶縁膜中に均一に注入アシスト準位が形成されている場合を比較例２として説明する。
【００２７】
この比較例２による不揮発性半導体メモリ装置は、トンネル絶縁膜３中に均一に注入アシスト準位が形成されている以外は第１実施形態と同じ構成となっている。この比較例２による不揮発性半導体メモリ装置の書込み／消去特性を図７、図８に示す。図７のエネルギーバンド図は、ＳｉＯ２からなるトンネル絶縁膜の膜厚を７．６８ｎｍ、トンネル絶縁膜のエネルギー障壁φｂを３．１ｅＶ、電子捕獲サイトの深さφｔを０．７ｅＶ、ＳｉＯ２の誘電率εを３．９として求めたものである。図７に示すように、注入側のシリコンの伝導帯エネルギーレベルが、注入アシスト準位（電子捕獲サイトの位置）と一致すると、そのトラップを介した電流（トラップアシストトンネル電流）が流れ始める。比較例２のように、注入アシスト準位が均一にトンネル絶縁膜中に存在すると、図８に示すように、一様に電流値が増加する。不揮発性メモリを考えた場合、書込電圧の低減は可能であるが、それと同時にデータ保持（電荷保持）の電界、例えば４ＭＶ／ｃｍでの電界での電流値も増加し、データ保持特性が劣化してしまう。
【００２８】
一方、本実施形態のように、トンネル絶縁膜３として、トンネル絶縁膜の両界面側、すなわち下層と上層にのみ注入アシスト層３ｂ１、３ｂ２が形成され、中央部の層３ａには電子捕獲サイトが無い構造の場合は、アノード側に位置する注入アシスト準位が、注入側のシリコンの伝導帯レベルと一致すると、トラップアシストトンネル電流が流れ始める（図９（ａ）参照）。さらに電界を印加すると、図９（ｂ）に示すように、トラップ準位（注入アシスト準位）がシリコン伝導帯レベルより下がることで、機能しなくなり、通常のＦＮトンネル電流が流れる。図９（ｃ）に示すように、さらに電界を強くすると、カソード側の注入アシスト準位が機能し、再びトラップアシストトンネル電流が流れ始める。これをグラフに示すと、図１０に示すトンネル絶縁膜のトンネル電流（ＪＧ）−電界（ＥＯＸ）特性となる。図１０において、本実施形態の特性グラフの（ａ）、（ｂ）、（ｃ）の部分はそれぞれ、図９（ａ）、９（ｂ）、９（ｃ）に対応している。また、細い破線のグラフは比較例２の電流−電界特性である。
【００２９】
また、図１０に示すように、低電界側ではアノード側の注入アシスト層３ｂ２の注入アシスト準位による電流増加が見られる。しかし、本実施形態においては、注入アシスト準位のトラップ深さφｔ、およびそれを含む両界面の注入アシスト層３ｂ１、３ｂ２の層厚を最適化（例えば、図６に示すように）することで、データ保持時の電界では、電流増加を抑制できる。また、ここでは、アノード側およびカソード側の注入アシスト層３ｂ１、３ｂ２の注入アシスト準位のトラップ深さφｔと層厚を同じにしているが、それぞれ異なる層厚とトラップ深さφｔに設定することも可能である。しかし、書込みおよび消去の特性を同一にするためには、両界面の注入アシスト層３ｂ１、３ｂ２は、注入アシスト準位のトラップ深さφｔと層厚を同じにしたほうがよい。
【００３０】
なお、本実施形態ではトンネル絶縁膜３の材料としてシリコン酸化膜を例にとって説明した。トンネル絶縁膜の材料としてはこれに限定されるものではなく、窒素を含むシリコン酸窒化膜、酸素を含むシリコン窒化膜、シリコン窒化膜、ハフニア、ハフニウムシリケート、アルミナ、ハフニウムアルミネート、ランタン酸化膜、ランタンアルミネートなどの、高誘電体（ｈｉｇｈ−ｋ）膜でも同様の効果が得られる。
【００３１】
また、本実施形態のトンネル絶縁膜３の伝導帯レベルは深さ方向で均一であることが望ましい。これは、例えば、トンネル絶縁膜３の中央の層３ａのバリアハイト（障壁の高さ）が両界面の注入アシスト層３ｂ１、３ｂ２のバリアハイトより低いと、図１０に示すデータ保持特性と書込／消去電界の低減の両方を満たすことができず、つまり特には低電界から中電界の電流量が増大することで電荷保持特性が劣化してしまうこと、また両界面の注入アシスト層３ｂ１、３ｂ２のバリア（障壁）により中央の層３ａに電荷が蓄積してしまうことにより所望の特性が得られなくなるためである。
【００３２】
次に、注入アシスト層３ｂ１、３ｂ２の層厚が厚い場合と薄い場合のＳｉＯ２からなるトンネル絶縁膜３の電流−電界特性を図１１、１２にそれぞれ示す。どちらの場合も、トンネル絶縁膜３の全体の膜厚を８ｎｍと設定している。層厚が厚い場合（図１１の場合）は、注入アシスト層３ｂ１、３ｂ２の層厚ｔinjectorを３ｎｍ、注入アシスト準位のトラップ深さφｔを１．２ｅＶ、中央の層３ａの層厚を２ｎｍとし、層厚が薄い場合（図１２の場合）は、注入アシスト層３ｂ１、３ｂ２の層厚ｔinjectorを２ｎｍ、注入アシスト準位のトラップ深さφｔを２．０ｅＶ、中央の層３ａの層厚を４ｎｍとしている。
【００３３】
図１１に示すように、注入アシスト層３ｂ１、３ｂ２の層厚が厚い場合は、高電界側での電子の注入効率が向上しているので書き込み／消去電圧の低減が可能となるが、低電界側の電流量も増加しており、データ保持（電荷保持）特性が劣化している。また、図１２に示すように、トンネル絶縁膜３の両界面に位置する注入アシスト層３ｂ１、３ｂ２の層厚が薄い場合も、高電界側での電子の注入効率が向上しているので書き込み／消去電圧の低減は可能だが、低電界側でのリーク電流も増加しデータ保持（電荷保持）特性は悪化してしまう。なお、図１２において、本実施形態と表示したグラフは、図６に示す電流−電界グラフと同一であって、注入アシスト層３ｂ１、３ｂ２の層厚ｔinjectorを１ｎｍ、注入アシスト準位のトラップ深さφｔを２．０ｅＶ、中央の層３ａの層厚を６ｎｍとしている。また、比較例１は、注入アシスト層がない場合の電流−電界特性を示すグラフである。
【００３４】
したがって、図６で説明したように、注入アシスト層３ｂ１、３ｂ２の注入アシスト準位のトラップ深さφｔが２ｅＶで、層厚が１ｎｍの場合（本実施形態の場合）には、低電界リーク電流を抑制し、高電界側の注入効率を向上するという両立が可能となる。
【００３５】
以上のように、電子の注入効率を上げて書き込み／消去電界を低減し、かつデータ保持（電荷保持）時の低電界下ではリーク電流を従来のトンネル絶縁膜以下とするためには、トンネル絶縁膜の両界面に位置する注入アシスト層３ｂ１、３ｂ２の注入アシスト準位の深さφｔとその層厚ｔinjectorが重要なパラメータとなる。
【００３６】
そこで、本実施形態において、高電界側での電子の注入効率が向上しかつデータ保持特性を維持できる注入アシスト層３ｂ１、３ｂ２の注入アシスト準位の深さφｔとその層厚ｔinjectorの好適な範囲を調べた。その結果を図１３および図１４を参照して説明する。まず、図１３に示すように、トンネル絶縁膜３の膜厚をｔtunnel、注入アシスト層３ｂ１、３ｂ２の層厚をｔinjector、注入アシスト層３ｂ１、３ｂ２の注入アシスト準位の深さをφｔ、シリコンとトンネル絶縁膜３のエネルギー障壁をφｂとする。すると、注入アシスト準位の深さφｔとその層厚ｔinjectorの好適な範囲は図１４に示すようになる。図１４は、横軸（Ｘ軸）にトンネル絶縁膜３の膜厚に対する注入アシスト層の層厚の比(tinjector/ttunnel)をとり、縦軸（Ｙ軸）にトンネル絶縁膜３のエネルギー障壁に対する注入アシスト層の準位深さの比(φｔ/φｂ)をとっている。図１４において、高電界側において電子の注入効率を向上させることができる効果（書き込み／消去電圧の低減の効果）および低電界側でのデータ保持特性の維持できる効果（リーク電流の低減のできる効果）の両方の効果を得ることのできる場合を黒い四角形で表示し、少なくとも一方の効果しか得られない場合を黒丸で表示している。図１４からわかるように、Ｘ≧０．２２、Ｘ≦０．８１、Ｙ＞０．３３−０．３７Ｘ、およびＹ＜０．５６−０．４８Ｘの４つの不等式を満たす領域２００内に、比ｔinjector／ｔtunnelと、比φt／φbが位置していれば、電子の注入効率の向上（書き込み／消去電圧の低減）と、低電界でのリーク電流の低減（データ保持特性（電荷保持特性）の向上）との両方の効果を実現できる。なお、上記４つの不等式は、トンネル絶縁膜の電界ＥＯＸが４ＭＶ／ｃｍの時のリーク電流が１×１０−１６Ａ／ｃｍ２以下で、かつ書込時、たとえばＪｇ＝０．１Ａ／ｃｍ２の電流密度を実現する電界が、注入アシスト層のないＳｉＯ２からなるトンネル絶縁膜を有する場合（比較例１）に比べて、少しでも低いことを満たす条件から選択した。
【００３７】
次に、書き込み電圧の低減率を、図１５を参照して説明する。図１５は、図６に示す本実施形態と、比較例１（ＦＮトンネル電流のみがトンネル絶縁膜を流れる場合）の電流−電界特性を示す図である。トンネル電流ＪＧが０．１Ａ／ｃｍ２（書き込み電流）流れるときの、比較例１のトンネル絶縁膜の電界ＥＳｉＯ２と、本実施形態のトンネル絶縁膜の電界Ｅwith injectorとの差を、比較例１のトンネル絶縁膜の電界ＥＳｉＯ２で割った値に１００を掛けた値が本実施形態の比較例１に対する書き込み電圧の低減率である。
【００３８】
図１４で説明した条件に加えて、比較例１（注入アシスト層を有しないＳｉＯ２からなるトンネル絶縁膜の場合）に対して、書き込み時には書き込み電圧の低減率が１０％以上を達成するためには、図１６に示すように、Ｘ≧０．３２、Ｘ≦０．８１、Ｙ≧０．３６−０．３７Ｘ、およびＹ≦０．５６−０．５７Ｘの４つの不等式を満たす領域２１０内に比ｔinjector／ｔtunnelと、比φt／φbが位置していればよい。望ましくはこの領域２１０内にトンネル絶縁膜中の注入アシスト準位が存在するように設計すると良い。
【００３９】
本実施形態において、トンネル絶縁膜３の下層及び上層のシリコン酸化層３ｂ１、３ｂ２に注入アシスト準位を形成するために添加物が添加される。ＳｉＯ２(α-quarts)へゲルマニウムを添加した場合に、シリコン酸化膜のバンドギャップ中に形成される準位を計算した結果を図１７に示す。計算には、スピン分極ＧＧＡ−ＤＦＴ法を用いて、シリコン酸化膜(α-quarts、2x2x2 Cell)に添加物としてゲルマニウムを加えたときの、電子の状態密度とエネルギーを計算している。
【００４０】
ここでは、ＳｉＯ２構造のＳｉの置換位置にゲルマニウム原子を導入した場合を例として説明する。これによるとシリコン酸化膜の伝導帯レベルから約０．７ｅＶの深さφＴに、電子の非占有準位が形成されていることがわかる。非占有準位とは、定常状態で電子が詰まっていないエネルギーレベルのことを意味している。つまり、電圧（電界）の印加によりシリコンの伝導帯から入ってくる電子は、この空いているエネルギー準位を介して伝導しうるということを示している。さらに、ゲルマニウムをＳｉＯ２構造の格子間位置に導入した場合にも、図１８に示すように、同様にしてシリコン酸化膜のバンドギャップ内に上記のような電子の非占有準位が形成され、電子の注入をアシストできることが示された。さらに、格子間位置とＳｉの置換位置では、バンドギャップ中に形成されるエネルギー準位の位置が異なるため、これらを使い分けることで、図１６に示した最適範囲の構成を実現することが可能となる。また、ゲルマニウム以外でも、例えばヒ素やリンも同様の効果が得られる。図１８にはヒ素（Ａｓ）がＳｉＯ２構造の格子間位置に導入された場合も示しているが、この場合も、ＳｉＯ２膜の伝導体下端から１．５ｅＶ〜２．５ｅＶの位置に非占有準位が形成され、注入アシスト準位として機能することがわかる。また、リン（Ｐ）の場合も同様に、図１９に示すように、ＳｉＯ２膜の伝導体下端から約１．５ｅＶの位置に非占有準位が形成され、注入アシスト準位として機能する。
【００４１】
一方、例えばヒ素の場合、ゲルマニウムのようにＳｉＯ２膜中のシリコンの置換位置に導入した場合は、図２０に示すように、ＳｉＯ２膜のバンドギャップ中に非占有準位を形成するが、その位置がＳｉＯ２膜の伝導帯下端から深い位置に形成されるため、注入アシスト準位としては機能しないことがわかる。
【００４２】
以上のことから、ゲルマニウムの場合は、ＳｉＯ２構造のＳｉの置換位置もしくは格子間位置に、ヒ素やリンの場合は格子間位置に導入することがもっとも望ましいことがわかる。
【００４３】
このようなゲルマニウムをシリコン酸化膜に導入しようとした場合、図２１（ａ）に示すように、シリコン基板１上にシリコンとゲルマニウムからなる混合層２０を約２ｎｍ形成し、この混合層２０を例えば７５０℃で水素と酸素を用いた燃焼酸化で表面を酸化し、所望の膜厚まで酸化し、シリコン酸化層３ｂ１を形成すればよい（図２１（ｂ））。この場合、表面にあったゲルマニウムがシリコン酸化層３ｂ１中に取り込まれることで、シリコン酸化層３ｂ１中に注入アシスト準位が形成される。
【００４４】
その後、図２１（ｃ）に示すようにシリコン層を所望の膜厚成膜し、それを酸化することで注入アシスト準位を有しないシリコン酸化層３ａが形成される。続いて、図２１（ｄ）に示すように、シリコン酸化層３ａ上に再度シリコンとゲルマニウムからなる混合層２２を約２ｎｍ形成し、この混合層２２を例えば７５０℃で水素と酸素を用いた燃焼酸化で表面を酸化し、注入アシスト準位を有するＳｉＯ２層３ｂ２を形成する（図２１（ｅ））。
【００４５】
以上により、ゲルマニウムの注入アシスト準位を有する層３ｂ１、３ｂ２が下層と上層に位置するトンネル絶縁膜３を形成することができる。
【００４６】
上述のトンネル絶縁膜の製造には、酸素と水素の燃焼酸化を例にとって説明したが、これに限定されるものではなく、ラジカル酸化、プラズマ酸化、ＥＣＲプラズマ酸化等でも同様の効果が得られる。
【００４７】
また、ここではシリコンとゲルマニウムからなる混合層の酸化やシリコン層の酸化をそれぞれ１回のプロセスで形成しているが、これに限定されるものではなく、それぞれ複数回繰り返しても良い。例えば、ＡＬＤ(Atomic Layer Deposition)法で原子層単位で形成する場合は、両界面層３ｂ１、３ｂ２および中間層３ａの形成はシリコンとゲルマニウムの混合層の成膜と酸化、あるいはシリコン層と酸化を複数回繰り返すことによって所望の膜厚に制御性よく形成する。また、例えばトンネル絶縁膜に窒化膜を用いる場合には、ＣＶＤ法を用いて１回でそれぞれの層３ｂ１、３ｂ２、３ａを成膜する工程以外に、シリコンとゲルマニウムの混合層、あるいはシリコン層を成膜後プラズマ窒化や熱窒化でシリコン窒化膜を形成する工程を複数回繰り返して所望の膜厚を得ることができる。
【００４８】
ゲルマニウム以外にも、ハフニウムやアルミニウム、ジルコニウムなどの元素も注入アシスト準位を形成することができる。また、これらの注入アシスト準位を形成する元素は、母材となるトンネル絶縁膜のバンドギャップが変化しない程度の濃度で導入すれば良く、望ましくは１０％以下の導入量で効果を得ることができる。
【００４９】
以上説明したように、本実施形態によれば、プログラム電圧（書き込み／消去電圧）を下げることができるとともにストレス誘起リーク電流を低減することができる。
【００５０】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体メモリ装置の製造方法を図２２（ａ）乃至図２３（ｄ）を参照して説明する。  
まず、図２２（ａ）に示すように、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型シリコン基板１を用意し、このｐ型シリコン基板１の表面に、例えばゲルマニウムを含むシリコン酸化層３ｂ１を形成する。続いて図２２（ｂ）に示すように、ゲルマニウムを含まないシリコン酸化層３ａを形成する。続いて、図２２（ｃ）に示すように、再びゲルマニウムを含むシリコン酸化層３ｂ２を積層することで、図２２（ｄ）に示すように、ゲルマニウムによる注入アシスト準位を有する層を両界面に持つトンネル絶縁膜３が形成される。なお、本実施形態ではトンネル絶縁膜３はシリコン酸化層からなっていたが、シリコン酸化層の代わりに、シリコン窒化層またはシリコンオキシナイトライド層を用いてもよい。続いて、図２２（ｅ）に示すように、トンネル絶縁膜３上に浮遊ゲート電極となる厚さ２００ｎｍのリンが添加されたｎ型多結晶シリコン膜４を堆積する。
【００５１】
次に、図２３（ａ）に示すように、多結晶シリコン膜４上に例えば厚さ７ｎｍのシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の積層からなるＯＮＯ膜５を形成する。続いて、図２３（ｂ）に示すように、ＯＮＯ膜５上に制御ゲート電極膜となる厚さ２００ｎｍのリンが添加されたｎ型多結晶シリコン膜６を堆積する。
【００５２】
次に、多結晶シリコン膜６上にフォトレジストを塗布し、このフォトレジストを露光・現像することによりレジストマスク１１を形成する（図２３（ｃ））。続いて図２３（ｃ）に示すように、レジストマスク１１を用いて多結晶シリコン膜６、ＯＮＯ膜５、多結晶シリコン膜４、およびトンネル絶縁膜３を反応性イオンエッチングによりパターニングし、ゲートを形成する。
【００５３】
次に、レジストマスク１１を除去した後に加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約３ｎｍの後酸化膜７を形成する。続いて、例えばリンを全面に３×１０１５ｃｍ−２イオン注入し、その後、例えば、１０００℃、２０秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層８ａ、８ｂを形成し、図２３（ｄ）に示す構造を得る。
【００５４】
この後は、特に図示しないが、例えば、層間絶縁膜として全面に厚さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積し、ついで、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形成した後、これをパターニングして電極を形成する。この後、４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処理した。
【００５５】
以上述べた製造方法によれば、ゲルマニウムがシリコンの格子間に導入され、注入アシスト準位を形成した絶縁膜層３ｂ１、３ｂ２を両界面に有するトンネル絶縁膜３を有するメモリ素子が得ることができ、これにより書き込み電界が低減し、素子特性の向上のみならず、信頼性向上も実現することが可能となる。
【００５６】
ここでは、注入アシスト準位を形成する元素として、ゲルマニウムを用いて説明したが、これに限定されるものではなく、ほかにリン、ヒ素、ハフニウム、またはジルコニウムなどでも実現可能となる。また、ここでは電極間絶縁膜、すなわち制御ゲート電極と浮遊ゲート電極の間に位置する絶縁膜５として、ＯＮＯ膜を例にとって説明をしたが、これに限定されるものではなく、高誘電率絶縁膜層を用いる、あるいはシリコン酸化膜やシリコン窒化膜などの絶縁膜と積層するなどしたものを用いても同様の効果が得られる。また、このような高誘電率絶縁膜を電極間絶縁膜として用いた場合は、電極間絶縁膜の電気膜厚が減少し（すなわち容量が増大し）、トンネル絶縁膜とのカップリング比が向上することで、書き込み／消去電圧を低減させることが可能となる。
【００５７】
本実施形態において、注入アシスト準位を備えた絶縁層を両界面位置に有するトンネル絶縁膜は、シリコン基板表面に、例えばＣＶＤ法を用いて、例えば、ＳｉＨ４ガスとＧｅＨ４ガスの混合ガスを用いてシリコンゲルマニウム層を例えば１ｎｍ堆積し、これを酸化しゲルマニウム添加シリコン酸化膜を形成する。その後、例えばＡＬＤ法を用いてシリコン酸化膜を約５ｎｍ堆積する。続いて、再びＣＶＤ法を用いて、例えば、ＳｉＨ４ガスとＧｅＨ４ガスの混合ガスを用いてシリコンゲルマニウム層を、例えば１ｎｍ堆積し、これを酸化しゲルマニウム添加シリコン酸化膜を形成する。このようにして、シリコン酸化膜の両界面にゲルマニウムによる注入アシスト準位を有する層を形成している。
【００５８】
図２４は、本実施形態の製造方法によって製造されたＭＯＳキャパシタの電流−電圧特性を示す。これによると、本実施形態の製造方法によって製造されたＭＯＳキャパシタは、注入電流を例えば０．１Ａ／ｃｍ２と仮定した場合に、注入アシスト準位のないシリコン酸化膜を有するＭＯＳキャパシタに対して約３ＭＶ／ｃｍの電圧低減が可能となっている。それと同時に、実測では１×１０−９Ａ／ｃｍ２が測定装置のノイズレベルであり、これ以下の電流値を確認できないが、シミュレーションによる実験値のフィッティング結果（同図中の破線がシミュレーション結果）では、低電界領域でのリーク電流抑制が実現されることが確認された。
【００５９】
ここでは、ゲルマニウムを注入アシスト準位形成用元素としてトンネル絶縁膜の作り方として、ＣＶＤ法を用いてＳｉＨ４ガスとＧｅＨ４ガスの混合ガスを用いてシリコンゲルマニウム層を堆積し、これを酸化しゲルマニウム添加シリコン酸化膜を形成しているが、これに限定されるものではなく、例えば先のＡＬＤ法を用いて、シリコンを含有する有機系ソースガスとゲルマニウムを含む有機系ソースガスと酸化性ガスにより、直接ゲルマニウムを含有する絶縁膜層を形成しても同様の効果が得られる。また、ＣＡＴ−ＣＶＤ法を用いて、堆積しても良い。
【００６０】
また、図２１（ａ）乃至図２１（ｅ）に示すトンネル絶縁膜の製造方法では、シリコンゲルマニウム層を酸化することでゲルマニウムを含有するシリコン酸化層を形成しているが、この酸化に用いる酸化性ガスは、例えば、ラジカル酸化、オゾン酸化、Ｈ２Ｏ酸化など、比較的低温でＯ２によるドライ酸化よりも低温で酸化できる手法を用いることが望ましい。これは、低温で酸化が進行することで、ゲルマニウムの拡散を抑制することができるので、高効率にゲルマニウムを注入アシスト準位として含有させることができる。一方で、ドライ酸化を用いて高温で酸化をしても良いが、この場合はゲルマニウムが拡散し、シリコン酸化膜中に取り込まれにくくなってしまうので、所望の特性を有するトンネル絶縁膜を形成することが困難となる。
【００６１】
（第３実施形態）
本発明の第３実施形態によるＭＯＮＯＳ型またはＳＯＮＯＳ型の不揮発性半導体メモリ装置の製造方法を、図２５（ａ）乃至図２６（ｂ）を参照して説明する。
【００６２】
まず、ゲルマニウムによる注入アシスト準位を有する層を両界面に持つトンネル絶縁膜３を形成する工程までは、第２実施形態と同様に行う。続いて、図２５（ａ）に示すように、トンネル絶縁膜３上に電荷蓄積層として、ＮＨ３ガスとＳｉＨ２Ｃｌ２もしくはＳｉ２Ｃｌ６ガスの混合ガスを用いて厚さ１０ｎｍのシリコン窒化膜９を堆積する。
【００６３】
次に図２５（ｂ）に示すように、シリコン窒化膜９上に例えば厚さ１５ｎｍのブロック絶縁膜層１０を形成する。このブロック絶縁膜層１０はシリコン酸化膜を例えばＣＶＤ法で堆積するなどして形成する。
【００６４】
次に、図２５（ｃ）に示すように、上記ブロック絶縁膜層１０に制御ゲート電極として厚さ２００ｎｍのリンを添加されたｎ型多結晶シリコン膜もしくはニッケルシリサイドや金属層などの導電体層６を制御ゲートとして堆積する。
【００６５】
次に、導電体層６上にフォトレジストを塗布し、露光・現像することによりレジストマスク２４を形成する（図２６（ａ））。図２６（ａ）に示すように、レジストマスク１１を用いて、導電体層６、ブロック絶縁膜１０、シリコン窒化層９、トンネル絶縁膜３を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。
【００６６】
次に、レジストマスク２４を除去した後に、ゲート部の保護膜として、例えばシリコン窒化膜７ｂを約５ｎｍ形成する（図２６（ｂ））。続いて、例えばリンを全面に３×１０１５ｃｍ−２イオン注入し、その後、例えば、１０００℃、２０秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層８ａ、８ｂを形成し、図２６（ｂ）に示す構造を得る。
【００６７】
この後は特に図示しないが、例えば、層間絶縁膜として全面に厚さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積し、ついで、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形成した後、これをパターニングして電極を形成する。この後、４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処理した。
【００６８】
これによれば、ゲルマニウムを注入アシスト準位として含有するトンネル絶縁膜を有するＭＯＮＯＳ型またはＳＯＮＯＳ型の不揮発性メモリを形成することが可能となる。この場合、通常のシリコン酸化膜やシリコンオキシナイトライド膜をトンネル絶縁膜としている場合より、高電界下での書き込み電圧を低減し、かつデータ保持特性（電荷保持特性）を決定する低電界でのリーク電流を低減することが可能となるばかりではなく、書き込み電界が低減されることで電源電圧が下がり、トンネル絶縁膜やブロック絶縁膜層に印加される電圧が低減し、高信頼な不揮発性メモリの形成が可能となる。
【００６９】
また、ＳＯＮＯＳ型不揮発性メモリは、消去時に電子を電荷蓄積層から抜くことが難しく、長い消去時間を有することが課題として知られているが、これに対しては、例えば、図１８に示すゲルマニウムの電子状態密度においてバンドギャップの下端側（すなわち価電子帯上端から約２ｅＶ〜３ｅＶ近傍）に電子の詰まった状態が形成されており、これは正孔の注入アシスト準位になりうるので、これを利用することで、消去時にホールが基板側からトンネル絶縁膜を通過して電荷蓄積層に注入されることで、低い電界で、かつ高速に消去が可能となる。
【００７０】
本実施形態中のブロック絶縁膜層は、シリコン酸化膜を例にとり説明したが、これに限定されるものではなく、例えばハフニウム、ジルコニウム、アルミニウム、ランタンなどの元素のうち少なくとも一つ以上含む酸化物あるいは酸窒化物が誘電率やリーク電流特性の観点から望ましい。
【００７１】
また、電荷蓄積層としてシリコン窒化膜を例にとって説明しているが、より電荷蓄積量を増加させる目的で、シリコン組成が化学量論比組成より多い、いわゆるシリコンリッチ窒化膜を用いても、さらなる特性向上が得られる。
【００７２】
以上説明したように、本発明の各実施形態によれば、不揮発性半導体メモリ装置などに用いられている、トンネル絶縁膜に注入アシスト準位を形成することで、低電界での（電荷保持電界）でのリーク電流、すなわち電荷漏れによる電荷保持特性の劣化を抑制しつつ、書き込み電圧の低減を実現することが可能となる。これにより素子の電源電圧（プログラム電圧）の低減化、素子の微細化の実現と同時に素子特性の信頼性を改善することができる。
【００７３】
なお、第１乃至第３実施形態においては、基板はシリコン半導体基板であったが、Ｇｅ基板、ＳｉＧｅ基板、ＩＩＩ−Ｖ族半導体基板であってもよい。Ｇｅ基板またはＳｉＧｅ基板を用いた場合、トンネル絶縁膜がＳｉＯ２、またはＳｉＮ系のときは、注入アシストサイトを形成するための添加元素は、Ａｓ、またはＰであり、トンネル絶縁膜がｈｉｇｈ−ｋ膜、例えばＨｆＯ２膜のときは、上記添加元素はＡｌ、Ｓｉ、またはＰである。また、ＩＩＩ−Ｖ族半導体基板を用いた場合は、トンネル絶縁膜がＳｉＯ２、またはＳｉＮ系のときは、注入アシストサイトを形成するための添加元素は、Ｇｅ、Ａｓ、またはＰであり、トンネル絶縁膜がｈｉｇｈ−ｋ膜、例えばＨｆＯ２膜のときは、上記添加元素はＡｌ、Ｓｉ、またはＰである。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態による不揮発性半導体メモリ装置のメモリ素子を示す断面図。
【図２】第１実施形態に係るトンネル絶縁膜の断面図。
【図３】比較例１のトンネル電流を説明する図。
【図４】第１実施形態による注入アシスト準位の効果を説明する図。
【図５】第１実施形態の電流−電圧特性を示す図。
【図６】本実施形態に係るトンネル絶縁膜のトンネル電流−電界特性を示す図。
【図７】注入アシスト準位が膜厚方向に均一に存在するトンネル絶縁膜のエネルギーバンド図。
【図８】注入アシスト準位が膜厚方向に均一に存在するトンネル絶縁膜のトンネル電流−電界特性を示す図。
【図９】注入アシスト準位がトンネル絶縁膜の両界面側に位置する場合における電界の増加に応じたエネルギーバンドの変化を説明する図。
【図１０】注入アシスト準位がトンネル絶縁膜の両界面側に位置する場合における電流−電界特性を示す図。
【図１１】注入アシスト層がトンネル絶縁膜の両界面側に位置しかつ注入アシスト層の層厚が厚い場合の電流−電界特性を示す図。
【図１２】注入アシスト層がトンネル絶縁膜の両界面側に位置しかつ注入アシスト層の層厚が薄い場合の電流−電界特性を示す図。
【図１３】注入アシスト層の層厚と、注入アシスト準位のトンネル絶縁膜の伝導帯に対する深さとの好適な関係を説明するために用いられるトンネル絶縁膜の模式図。
【図１４】注入アシスト層の層厚と、注入アシスト準位のトンネル絶縁膜の伝導帯に対する深さとの好適な関係を示す特性図。
【図１５】書き込み電界低減率を説明するための図。
【図１６】書き込み電界低減率が１０以上となる場合の、注入アシスト層の層厚と、注入アシスト準位のトンネル絶縁膜の伝導帯に対する深さとの関係を示す特性図。
【図１７】ゲルマニウムがＳｉＯ２中のＳｉの置換位置にある場合の電子エネルギーと電子の状態密度との関係を示す図。
【図１８】ゲルマニウムまたはヒ素がＳｉＯ２中の格子間位置にある場合の電子エネルギーと電子の状態密度との関係を示す図。
【図１９】リンがＳｉＯ２中の格子間位置にある場合の電子エネルギーと電子の状態密度との関係を示す図。
【図２０】リンやヒ素がＳｉＯ２中のＳｉの置換位置にある場合の電子エネルギーと電子の状態密度との関係を示す図。
【図２１】第１実施形態に係るトンネル絶縁膜の形成方法を説明する断面図。
【図２２】本発明の第２実施形態による不揮発性半導体メモリ装置の製造方法を説明する断面図。
【図２３】第２実施形態による不揮発性半導体メモリ装置の製造方法を説明する断面図。
【図２４】第２実施形態の製造方法を用いて製造されたＭＯＳキャパシタの電流−電界特性を示す図。
【図２５】本発明の第３実施形態による不揮発性半導体メモリ装置の製造方法を説明する断面図。
【図２６】第３実施形態による不揮発性半導体メモリ装置の製造方法を説明する断面図。
【符号の説明】
【００７５】
１  ｐ型シリコン基板  
３  注入アシスト準位を有するトンネル絶縁膜
３ａ  注入アシスト準位を有しないシリコン酸化層
３ｂ１、３ｂ２  注入アシスト準位を有するシリコン酸化層（注入アシスト層）
４  浮遊ゲート電極
５  電極間絶縁膜
６  制御ゲート電極
７  シリコン酸化膜
７ｂ  シリコン窒化膜
８ａ  ソース領域
８ｂ  ドレイン領域
９  電荷蓄積層
１０  ブロック絶縁膜層
１５  電子捕獲サイト（注入アシストサイト）
【図１】
2008147390.tif 000003
【図２】
2008147390.tif 000004
【図３】
2008147390.tif 000005
【図４】
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【図５】
2008147390.tif 000007
【図６】
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【図７】
2008147390.tif 000009
【図８】
2008147390.tif 000010
【図９】
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【図１０】
2008147390.tif 000012
【図１１】
2008147390.tif 000013
【図１２】
2008147390.tif 000014
【図１３】
2008147390.tif 000015
【図１４】
2008147390.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
2008147390.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
2008147390.tif 000025
【図２４】
2008147390.tif 000026
【図２５】
2008147390.tif 000027
【図２６】
2008147390.tif 000028
【手続補正書】
【提出日】平成19年10月2日(2007.10.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、電子の捕獲サイトを有する第１の絶縁層、前記捕獲サイトを有しない第２の絶縁層、および前記捕獲サイトを有する第３の絶縁層の積層構造を備え、前記電子の捕獲サイトは、前記第１乃至第３の絶縁層の伝導帯準位エネルギーよりも低く、かつ前記半導体基板を構成する材料の伝導帯エネルギーよりも高い位置にある第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極と、  
を有するメモリ素子を備えたことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記電荷蓄積膜は、浮遊ゲート電極であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記電荷蓄積膜は絶縁膜であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記第１の絶縁膜は、膜厚方向に対して均一の電子のエネルギー障壁を有することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１および第３の絶縁層は同じ層厚ｔinjectorを有し、前記層厚ｔinjectorと、第１の絶縁膜の膜厚ｔtunnelとの比ｔinjector／ｔtunnelの値をＹ軸にとり、前記捕獲サイトの、前記第１および第３の絶縁層の伝導帯準位からのエネルギー深さφtと、前記第１の絶縁膜のエネルギー障壁φbとの比φt／φbの値をＸ軸にとる座標系において、次の４つの不等式、Ｘ≧０．２２、Ｘ≦０．８１、Ｙ＞０．３３−０．３７Ｘ、およびＹ＜０．５６−０．４８Ｘを満たす領域内に、前記比ｔinjector／ｔtunnelと前記比φt／φbとが位置していることを特徴とする請求項４記載の不揮発性半導体メモリ装置。
【請求項６】
前記比ｔinjector／ｔtunnelと、前記比φt／φbとは、次の４つの不等式、Ｘ≧０．３２、Ｘ≦０．８１、Ｙ≧０．３６−０．３７Ｘ、およびＹ≦０．５６−０．５７Ｘを満たす領域内に位置していることを特徴とする請求項５記載の不揮発性半導体メモリ装置。
【請求項７】
シリコン半導体基板と、
前記シリコン半導体基板に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記シリコン半導体基板上に形成され、第１の絶縁層、第２の絶縁層、および第３の絶縁層の積層構造を備え、前記第１乃至第３の絶縁層は、シリコンと酸素、あるいはシリコンと酸素と窒素から形成され、前記第１および第３の絶縁層は、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの元素を含む第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極と、  
を有するメモリ素子を備えたことを特徴とする不揮発性半導体メモリ装置。
【請求項８】
前記電荷蓄積膜は、浮遊ゲート電極であることを特徴とする請求項７記載の半導体メモリ装置。
【請求項９】
前記電荷蓄積膜は絶縁膜であることを特徴とする請求項７記載の半導体メモリ装置。
【請求項１０】
前記選択された元素は、シリコンの置換位置もしくは格子間に存在することを特徴とする請求項７乃至９のいずれかに記載の不揮発性半導体メモリ装置。
【請求項１１】
半導体基板上に、電子の捕獲サイトを有する第１の絶縁層を形成する工程と、
前記第１の絶縁層層上に前記電子の捕獲サイトを含まない第２の絶縁層を形成する工程と、
前記第２の絶縁層上に前記電子の捕獲サイトを有する第３の絶縁層を形成する工程と、を備えたことを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１２】
シリコン半導体基板上に、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの添加元素を含有する第１のシリコン膜を堆積する工程と、
前記第１のシリコン膜を酸化、窒化もしくは酸窒化することにより第１の絶縁層を形成する工程と、
前記第１の絶縁層層上に第２のシリコン膜を堆積し、この第２のシリコン膜を酸化、窒化もしくは酸窒化することにより第２の絶縁層を形成する工程と、
前記第２の絶縁層上に、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの添加元素を含有する第３のシリコン膜を堆積する工程と、
前記第３のシリコン膜を酸化、窒化もしくは酸窒化することにより第３の絶縁層を形成する工程と、
を備えたことを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１３】
前記第１のシリコン膜を堆積する工程と、前記第１のシリコン膜を酸化、窒化もしくは酸窒化する工程とを１サイクルとして、少なくとも１サイクル以上繰り返すことを特徴とする請求項１２記載の不揮発性半導体メモリ装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また、本発明の第２の態様による不揮発性半導体メモリ装置は、シリコン半導体基板と、前記シリコン半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記シリコン半導体基板上に形成され、第１の絶縁層、第２の絶縁層、および第３の絶縁層の積層構造を備え、前記第１乃至第３の絶縁層は、シリコンと酸素、あるいはシリコンと酸素と窒素から形成され、前記第１および第３の絶縁層は、ゲルマニウム、ヒ素、およびリンの群から選択された少なくとも一つの元素を含む第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、を有するメモリ素子を備えたことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
そこで、本実施形態において、高電界側での電子の注入効率が向上しかつデータ保持特性を維持できる注入アシスト層３ｂ１、３ｂ２の注入アシスト準位の深さφｔとその層厚ｔinjectorの好適な範囲を調べた。その結果を図１３および図１４を参照して説明する。
まず、図１３に示すように、トンネル絶縁膜３の膜厚をｔtunnel、注入アシスト層３ｂ１、３ｂ２の層厚をｔinjector、注入アシスト層３ｂ１、３ｂ２の注入アシスト準位の深さをφｔ、シリコンとトンネル絶縁膜３のエネルギー障壁をφｂとする。すると、注入アシスト準位の深さφｔとその層厚ｔinjectorの好適な範囲は図１４に示すようになる。図１４は、縦軸（Ｙ軸）にトンネル絶縁膜３の膜厚に対する注入アシスト層の層厚の比(tinjector/ttunnel)をとり、横軸（Ｘ軸）にトンネル絶縁膜３のエネルギー障壁に対する注入アシスト層の準位深さの比(φｔ/φｂ)をとっている。図１４において、高電界側において電子の注入効率を向上させることができる効果（書き込み／消去電圧の低減の効果）および低電界側でのデータ保持特性の維持できる効果（リーク電流の低減のできる効果）の両方の効果を得ることのできる場合を黒い四角形で表示し、少なくとも一方の効果しか得られない場合を黒丸で表示している。図１４からわかるように、Ｘ≧０．２２、Ｘ≦０．８１、Ｙ＞０．３３−０．３７Ｘ、およびＹ＜０．５６−０．４８Ｘの４つの不等式を満たす領域２００内に、比ｔinjector／ｔtunnelと、比φt／φbが位置していれば、電子の注入効率の向上（書き込み／消去電圧の低減）と、低電界でのリーク電流の低減（データ保持特性（電荷保持特性）の向上）との両方の効果を実現できる。なお、上記４つの不等式は、トンネル絶縁膜の電界ＥＯＸが４ＭＶ／ｃｍの時のリーク電流が１×１０−１６Ａ／ｃｍ２以下で、かつ書込時、たとえばＪｇ＝０．１Ａ／ｃｍ２の電流密度を実現する電界が、注入アシスト層のないＳｉＯ２からなるトンネル絶縁膜を有する場合（比較例１）に比べて、少しでも低いことを満たす条件から選択した。