(57)【要約】      （修正有）【課題】ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）から受ける応力歪みによって変動するトランジスタの特性を考慮したレイアウト構造に適用して有効な、ＭＯＳトランジスタを有する半導体集積回路を提供する。【解決手段】アレイ最外周の単位ブロック１０の所定のトランジスタそれぞれが、ＳＴＩの応力に応じたトランジスタサイズを有することを特徴とする。【選択図】図１
2008218881.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのトランジスタを含む単位セルと、
前記単位セルを複数含むアレイと、
前記アレイを囲う素子分離とを備える半導体集積回路において、
前記素子分離近傍の単位セルの所定のトランジスタは前記素子分離から離れて配置されたトランジスタに比べて形状は異なるが実質的に同じ電気的特性を有することを特徴とする半導体集積回路。
【請求項２】
前記形状はトランジスタのゲート幅あるいはゲート長であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記単位セルはフリップフロップ回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記単位セルはＳＲＡＭセルであることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記アレイの全ての単位セルを使用することを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記所定のトランジスタはＮ型ＭＯＳトランジスタであって、前記素子分離近傍の単位セル以外の単位セルの同じ機能のＮ型ＭＯＳトランジスタよりもそのチャネル幅が長いことを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記所定のトランジスタはＮ型ＭＯＳトランジスタであって、前記素子分離近傍の単位セル以外の単位セルの同じ機能のＮ型ＭＯＳトランジスタよりもそのチャネル長が短いことを特徴とする請求項１記載の半導体集積回路。
【請求項８】
前記所定のトランジスタはＰ型ＭＯＳトランジスタであって、前記素子分離近傍の単位セル以外の単位セルの同じ機能のＰ型ＭＯＳトランジスタよりもそのチャネル幅が短いことを特徴とする請求項１記載の半導体集積回路。
【請求項９】
前記所定のトランジスタはＰ型ＭＯＳトランジスタであって、前記素子分離近傍の単位セル以外の単位セルの同じ機能のＰ型ＭＯＳトランジスタよりもそのチャネル長が長いことを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
前記所定のトランジスタのうちコーナーのＮ型ＭＯＳトランジスタは他の所定のトランジスタよりも更にそのチャネル幅が大きいことを特徴とする請求項６記載の半導体集積回路。
【請求項１１】
前記所定のトランジスタのうちコーナー部のＮ型ＭＯＳトランジスタは他の所定のトランジスタよりも更にそのチャネル長が短いことを特徴とする請求項７記載の半導体集積回路。
【請求項１２】
前記所定トランジスタのうちコーナー部のＰ型ＭＯＳトランジスタは更にそのチャネル幅が短いことを特徴とする請求項８記載の半導体集積回路。
【請求項１３】
前記所定のトランジスタのうちコーナー部のＰ型ＭＯＳトランジスタは他の所定のトランジスタよりも更にそのチャネル長が長いことを特徴とする請求項９記載の半導体集積回路。
【請求項１４】
Ｐ型またはＮ型のＭＯＳトランジスタと前記トランジスタに隣接するＳＴＩとからなる単位セルと、
前記単位セルを複数含むアレイと、
前記アレイを囲うＳＴＩからなる辺縁部とを備える半導体集積回路において、
前記辺縁部近傍の単位セルの所定のトランジスタは前記辺縁部からの応力に応じて前記辺縁部近傍の単位セル以外の単位セルの前記所定のトランジスタと同機能のトランジスタと同等の特性を持つように前記所定のトランジスタのサイズが設定されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを有する半導体集積回路に関し、特にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）から受ける応力歪みによって変動するトランジスタの特性を考慮したレイアウト構造に適用して有効な技術に関する。
【背景技術】
【０００２】
近年トランシスタの微細化が進み、ＭＯＳトランジスタどうしの素子分離技術として、ＳＴＩ構造が広く採用されている。微細化されたプロセスで製造されたＣＭＯＳデバイスにおいて、ＳＴＩから受ける応力によって、ＭＯＳトランジスタが、閾値電圧や電流駆動能力等にばらつきを生じる現象が確認されている。特に所定の領域に複数のトランジスタを備え、その領域をＳＴＩで囲っている場合、その領域内の位置によって、前述のトランジスタがＳＴＩから受ける応力に差異が生じてしまう。より具体的には、前述の領域の端部では、拡散領域やゲートなどのパターンが不連続となるため、中央部に比べて、トランジスタが顕著にＳＴＩからの応力の影響を受けてしまう。高集積度化、微細化が進み、そのばらつきをより少なく抑えることが要求されている。
【０００３】
ＳＴＩ構造とトランジスタ特性との関連性については、例えば以下の特許公報に記載されている。
【０００４】
まず、特許文献１では、ＳＴＩ構造において発生する応力（＝ストレス）がＰｃｈ，Ｎｃｈトランジスタそれぞれに与える影響の差異に関して記載されている。素子活性領域がＳＴＩから受ける応力は圧縮方向であり、電子移動度は減少し、正孔移動度は増加するというものである。そして、Ｎｃｈトランジスタにおいては、そのゲート長方向における素子分離領域からチャネル領域の距離を大きくする。そうすることで、１００％のトランジスタ能力（Ｉｄｓ特性）が得られるということが開示されている。
【０００５】
また、特許文献２では、メモリセルアレイの外周部に、それ以外のセルとの加工寸法の変動（＝ばらつき）を吸収する目的で、余剰なダミーセル領域を設けた半導体装置が開示されている。
【０００６】
さらに、特許文献３では、不揮発性メモリにおいて、メモリセルアレイ端部とメモリセルアレイ内部との境界部のみ素子分離領域幅、および浮遊ゲート間隔寸法を広げ、そして、アレイ端部のみ素子領域幅までも広げることで、メモリセルアレイの寸法ばらつきを低減する技術が開示されている。
【０００７】
以上をまとめると、上記特許文献１及び３では、図８に示すように、アレイ３のうち、内周セル１に対して、最外周セル２の領域が、矢印の方向で示したように大きくなってしまう。また、特許文献２では、図９に示すように、無効な領域２ｄが必要であった。言い換えれば、前述の特許文献１から３では、共通して最外周セル２または２ｄの面積を犠牲にして、アレイ全体のトランジスタ特性のばらつきを低減していた。ここで、単位セルとは、１つのセルトランジスタ、または繰り返される最小単位の回路の領域とする。たとえば、ＳＲＡＭメモリでは、６つのトランジスタを１つのセルとする。そしてそのセルを構成するトランジスタ及び、隣接セルとのマージンを含めて、単位セルとして、模式的に１つの四角形で表現した。そして、前述の単位セルを複数の行列状に配置したものをアレイとする。
【０００８】
【特許文献１】特開２００６−１９０７２７号公報
【特許文献２】特開２００５−１０１４５３号公報
【特許文献３】特開２００２−７６１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１，３ではアレイ端部の素子領域が大きくなり、その分チップサイズが大きくなってしまう。また、特許文献２でも同様に、アレイ端部にダミー領域が必要であるために、チップサイズの縮小化が実現できなかった。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路は、トランジスタと素子分離とで構成される単位セルを複数個並べたアレイと、そのアレイを囲む素子分離を有し、その素子分離に近接する単位セルのうち、所定のトランジスタの形状を、素子分離（ＳＴＩ）から受ける応力に応じて調整して、アレイ全体のトランジスタ能力のバラツキを低減することを特徴とする。
【００１１】
より好ましくは、Ｐｃｈトランジスタの能力を下げ、Ｎｃｈトランジスタの能力を上げる方向に、それら所定のトランジスタのチャネル長あるいはチャネル幅を調整する。
【００１２】
さらに、アレイのコーナー部のトランジスタに関しては、その調整する量を他の最外周のトランジスタよりも多くする。
【００１３】
このように、ＳＴＩ応力が、単位セル個々のトランジスタ単体の特性をばらつかせても、それぞれのトランジスタにおいて、ＳＴＩから受ける応力に応じてそのトランジスタの形状を最適化しているので、アレイ全体としてトランジスタの電気的特性がばらつくことはない。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、アレイ化された、同様なレイアウトパターンを有する単位ブロック間において、トランジスタのばらつきを抑制することができる。
くわえて、ＳＴＩから活性領域までの距離を多くしたり、ダミー領域を設ける必要がなく、チップ面積を縮小できる。
【発明を実施するための最良の形態】
【００１５】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。
【００１６】
図1乃至図５は、本発明の第１の実施の形態の半導体記憶装置を示す図面である。
図１は、本実施の形態におけるＸ方向５単位セル×Ｙ方向６単位セルの合計３０セルの全体のアレイ構成を示している。本実施例では６つのトランジスタで単位セルが構成される例を示す。
【００１７】
より詳細を説明するために、コーナーの単位セルを含む、２×３の集合セル(ユニットセルと呼ぶ)１０を拡大したものが図２となる。本図の一点鎖線を境に、それぞれＰ拡散領域６を有するＰＭＯＳ領域、Ｎ拡散領域５を有するＮＭＯＳ領域が形成され、それらの間には、ＳＴＩ（＝素子分離領域）４が形成されている。前述の両拡散領域に垂直方向に交差する７が、それぞれのゲートとなる。ここで、最外周の単位セルのうち、コーナーの単位セルを２０、そのセル２０から垂直上方に並ぶセルをそれぞれ、２０Ｖ１、２０Ｖ２とし、セル２０から水平横方向に並ぶセルを２０Ｈ１と定義する。ここでは、セル２０を図に示した辺Ｖ１で右に線対象すると２０Ｈ１となり、辺Ｈ１で上方に線対称とすると、２０Ｖ１となり、更に２０Ｖ１を辺Ｈ２で上方に線対称とすると２０Ｖ２となる場合を示したが、これに限られた訳ではなく、単位セルは様々な態様、例えば点対称などで繰り返される場合がある。
【００１８】
この図２から分かるように、本実施例では、ＳＴＩからの応力の影響を強く受ける最外周セルの所定のトランジスタのチャネル幅を、図中の対の矢印で示す方向に、Ｎｃｈトランジスタであれば延長し、Ｐｃｈトランジスタであれば縮小している。また、最もＳＴＩ応力の影響を受けるであろうコーナーのＮｃｈトランジスタのチャネル幅は、その横のセル２０Ｈ１や、その上のセル２０Ｖ１のそれぞれの左下コーナーのＮｃｈトランジスタのチャネル幅よりも、さらに大きく延長されている。
【００１９】
本実施例をより具体的に説明するために、図３を用いて、単位セル２０、すなわち６つのトランジスタからなるＳＲＡＭセルの構成を説明する。図３において二点鎖線で囲んだ、２１（ＴＮ１）から２４（ＴＮ４）のＮｃｈトランジスタ４つと、２５（ＴＰ１）と２６（ＴＰ２）のＰｃｈトランジスタ２つの計６つのトランジスタで単位セル２０を構成する。最外周トランジスタのＴＮ３とＴＮ４とが、通常のＮｃｈのチャネル幅（＝図中ＮＷ）よりも、それぞれ２×ＮＷＶ、２×ＮＷＨずつ拡大されている。そして、この図３は、コーナー部の単位セルであるので、コーナーのＴＮ１は、ＴＮ３，４よりも更に大きい２×ＮＷＣ分のチャネル幅を拡大されている。また、ＰＭＯＳトランジスタのＴＰ１に関しては、逆に、通常のＰｃｈのチャネル幅（＝図中ＰＷ）よりも２×ＰＷＨ分を縮小されている。
【００２０】
本実施例ではＴＮ２、ＴＰ２のチャネル幅は変更していないが、もちろんＳＴＩの応力に応じて、変更しなくてはならない場合もあり得る。また、ＴＮ１とＴＮ３，４とのサイズ変更に関しては前述のとおりであるが、ＴＮ３とＴＮ４との関係に関しても、ＴＮ３は、図の左側からゲート幅方向に、ＳＴＩの応力を受けるが、ＴＮ４は図下側から、ゲート長方向にＳＴＩの応力を受ける。この受ける応力の方向性の差異に応じて、ＴＮ４とＴＮ４とのサイズ変更も十分に考えられる。
【００２１】
ここで簡単に、図４，５を用いて、本実施例の単位セルの最終形態を補足説明しておく。図３で示した、単位セルの下層レイヤ（ＳＴＩ，Ｐ，Ｎ拡散領域、ゲート）のレイアウトの上層レイヤを示すのが図４である。まず、駆動トランジスタと呼ばれるＴＮ１から接続関係を述べる。そのソースには、第１配線層のＧＮＤ配線２０５から、その下層の第２配線層の中間配線３０２を介してＧＮＤ電位が供給され、ゲートはＴＰ１と共有し、そのゲートの入力は、ＴＰ２とＴＮ２の出力ラインである第３配線層のクロスノード配線５０２が入力され、ドレインは、ＴＮ３とＮ拡散領域で結合し、さらにＴＰ２、ＴＮ２の共有するゲートに、第３層配線の５０１を介して結合する。次に、ＴＮ３は、前述のＴＮ１と拡散領域で結合し、ゲートを挟んで逆の拡散領域は、ビット線２０４（ＢＬ）に結合する。これが転送トランジスタと呼ばれる。そして、負荷トランジスタと呼ばれるＴＰ１を説明する。そのソースには第１配線層の２０３を介して電源電圧ＶＤＤが供給され、そのゲートは前述のＴＮ１と共有し、そのドレインもＴＮ１のドレインと結合するため、その行き先も同様である。そして、以上のＴＮ１，ＴＮ３，ＴＰ１と対称的にＴＮ２、ＴＮ４、ＴＰ２が形成され、最終的に図５の回路図に示される、６つのトランジスタからなるＳＲＡＭセルが完成する。
【００２２】
図６乃至図７は、本発明の第２の実施の形態の半導体記憶装置を示す図面である。
図６は、第１実施例の図２同様に、コーナーの単位セルを含む、２×３の集合セル(ユニットセル)１０を示す。第１の実施例では、ＳＴＩ応力に応じて、最外周の単位セルの所定のトランジスタのチャネル幅を変更したのに対して、本実施では、そのチャネル長を変更している。
【００２３】
より具体的に、図６のコーナーセルを拡大した図７を用いて説明する。本図も第１実施例の図３と同等の構成のため、重複する部分の説明は割愛するが、
最外周トランジスタのＴＮ３とＴＮ４とが、通常のＮｃｈのチャネル長（＝図中ＮＬ）よりも、それぞれ２×ＮＬＶ、２×ＮＬＨずつ縮小されている。そして、コーナーのＴＮ１は、ＴＮ３，４よりも更に小さく、２×ＮＬＣ分のチャネル長が縮小されている。また、ＰＭＯＳトランジスタのＴＰ１に関しては、逆に、通常のＰｃｈのチャネル長（＝図中ＰＬ）よりも２×ＰＷＨ分を拡大されている。
【００２４】
この第２実施例も第１の実施例同様、ＴＮ２、ＴＰ２のチャネル長は変更していないが、もちろんＳＴＩの応力に応じて、変更しなくてはならない場合もあり得る。また、ＴＮ１とＴＮ３，４とのサイズ変更に関しては前述のとおりであるが、ＴＮ３とＴＮ４との関係に関しても、受ける応力の方向性の差異に応じて、ＴＮ４とＴＮ４とのサイズ変更も十分に考えられる。
【００２５】
また、本発明は前述の実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。たとえば、第１の実施形態と第２の実施形態を組み合わせることも可能である。すなわちＳＴＩの応力に応じて、Ｎｃｈトランジスタはチャネル長を変更し、Ｐｃｈトランジスタはチャネル幅を変更することも可能である。
【００２６】
また本実施例では、単位セルの中身として、ＳＲＡＭセルを例に説明したが、これに限られた訳ではなく、ＤＲＡＭセルや不揮発性メモリセルであっても良く、さらに、繰り返し配置されるインバータなどの論理回路素子や、トランジスタ単体であっても良い。つまり、同形状・機能の素子（群）が複数アレイ化される場合に適用でき得る。
【００２７】
したがって、最もＳＴＩからの影響を受けるコーナー部の素子に関しても、本実施例では、Ｎｃｈトランジスタであるが、これに限られたわけではなく、Ｐｃｈトランジスタの場合もあり得ることは言うまでもない。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施の形態のメモリアレイを示す図面である。
【図２】本発明の第１の実施の形態のメモリアレイの詳細を示す図面である。
【図３】本発明の第１の実施の形態の単位セルの下層レイヤを示す図面である。
【図４】本発明の第１の実施の形態の単位セルの上層レイヤを示す図面である。
【図５】本発明の第１の実施の形態の単位セルの回路図面である。
【図６】本発明の第２の実施の形態のメモリアレイを示す図面である。
【図７】本発明を第２の実施の形態の単位セルの下層レイヤ図面である。
【図８】第１の従来例のメモリアレイを示す図面である。
【図９】第２の従来例のメモリアレイを示す図面である。
【符号の説明】
【００２９】
１  内周単位セル
２、２ｄ  最外周単位セル
３  セルアレイ
４  ＳＴＩ
５  Ｎｃｈ拡散領域
６  Ｐｃｈ拡散領域
７  ゲート
１０  ユニットセル
２０  単位セル
２０Ｖ１，２０Ｖ２  垂直方向単位セル
２０Ｃ１  水平方向単位セル
２１、２２，２３，２４  Ｎｃｈトランジスタ
２５，２６  Ｐｃｈトランジスタ
２０１、２０５  ＧＮＤ（第１配線層）
２０２、２０４  ＢＬ、／ＢＬ（第１配線層）
２０３  ＶＤＤ（第１配線層）
３０１  ワード線（第２配線層）
３０２  中間配線（第２配線層）
５０１，５０２  クロスノード配線（第３配線層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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