(57)【要約】【課題】不揮発性メモリを含む記憶装置の信頼性を向上させる。【解決手段】例えば、正規のメモリ領域ＮＭＬ＿ＡＲとチェック用のメモリ領域ＣＨＫ＿ＡＲを設け、ＣＨＫ＿ＡＲに対してＮＭＬ＿ＡＲの書き込み電圧Ｖ０よりも低い書き込み電圧Ｖ１〜Ｖｎで書き込みを行わせる。これにより、ＣＨＫ＿ＡＲのメモリセルのデータ保持時間がＮＭＬ＿ＡＲのメモリセルに比べて短くなるため、ＣＨＫ＿ＡＲの記憶データの反転有無を判定回路ＪＧＥにより判定することで、ＮＭＬ＿ＡＲの記憶データが反転してエラーとなる前にそのエラー対策を行うことが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の第１不揮発性メモリセルと、
第１論理レベルを記憶する第２不揮発性メモリセルと、
第１電圧を用いて前記第１不揮発性メモリセルに前記第１論理レベルの書き込みを行い、前記第１電圧よりも低い第２電圧を用いて前記第２不揮発性メモリセルに前記第１論理レベルの書き込みを行う書き込み回路と、
前記第２不揮発性メモリセルのデータを読み出し、この読み出したデータが前記第１論理レベルであるかを判定する判定回路とを有することを特徴とする記憶装置。
【請求項２】
請求項１記載の記憶装置において、
前記第１不揮発性メモリセルおよび前記第２不揮発性メモリセルは、ＥＥＰＲＯＭまたはＦＬＡＳＨメモリであることを特徴とする記憶装置。
【請求項３】
請求項１記載の記憶装置において、
さらに、前記第１論理レベルを記憶する第３不揮発性メモリセルを備え、
前記書き込み回路は、さらに、前記第２電圧よりも低い第３電圧を用いて前記第３不揮発性メモリセルに前記第１論理レベルの書き込みを行い、
前記判定回路は、さらに、前記第３不揮発性メモリセルのデータを読み出し、この読み出したデータが前記第１論理レベルであるかを判定することを特徴とする記憶装置。
【請求項４】
請求項３記載の記憶装置において、
前記判定回路は、前記第２不揮発性メモリセルの読み出しデータまたは前記第３不揮発性メモリセルの読み出しデータが前記第１論理レベルでない場合にアラーム信号を出力することを特徴とする記憶装置。
【請求項５】
請求項１記載の記憶装置において、
さらに、発光素子を含み、
前記判定回路は、前記第２不揮発性メモリセルの読み出しデータが前記第１論理レベルでない場合に前記発光素子を点灯させることを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置に関し、特に、不揮発性メモリを含む記憶装置に適用して有益な技術に関するものである。
【背景技術】
【０００２】
例えば、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）やＦＬＡＳＨメモリといった不揮発性メモリが広く知られている。このような不揮発性メモリでは、一般的に、書き換え回数が多いことや、データ保持時間が長いことが要求される。高い信頼性が求められるシステムでは、データ保持特性が低下して記憶データが反転するような事態に備えて、記憶データに例えばパリティビットやＥＣＣ（Error Correcting Code）などを加えて記憶させることもある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、不揮発性メモリは、各種家電製品、モバイル機器、メモリカードおよびＩＣタグなど様々な環境で用いられている。そうすると、例えば、動作保証温度を超えた環境で不揮発性メモリが使用されることも十分に想定でき、このような場合に、データ保持特性が低下し、データ反転（エラー）が生じることが懸念される。図５は、不揮発性メモリセルのデータ保持時間とエラー率の関係の一例を示す概念図である。
【０００４】
図５に示すように、不揮発性メモリセルは、保持時間が長くなるほどエラー率が上昇するという特性ＮＶを持つ。システムがＥＣＣ等のエラー訂正機能を備えていない場合は、保持時間がポイントＮＰ１よりも長くなると、記憶データの反転に伴いシステムとしてのエラーが生じることになる。一方、システムがエラー訂正機能を備えている場合は、保持時間がエラー訂正可能個数の限界点となるポイントＮＰ２までの間は、システムとしてのエラーを回避でき、ＮＰ２を超えた段階で回避できなくなる。なお、高い環境温度でデータ保持を行った場合には、このような特性ＮＶの傾きを更に大きくしたような特性となり、その分、データ保持特性が低下する。
【０００５】
このように、エラー訂正機能を備えることで見かけ上のデータ保持特性を向上させることが可能になる。しかしながら、このエラー訂正機能は、エラーが発生した後でないとその機能を発揮することができず、エラーの予防という面で機能を発揮できるものではない。例えば、特性ＮＶのメモリセルをシステム側から見た場合、ポイントＮＰ２まではエラー訂正機能が自動的に働くため不揮発性メモリが異常と認識されず、その後にＮＰ２を超えた段階で突然システムエラーが発生することになる。システムエラーが発生した段階は既に対処が困難になった段階であるため、本来、そうなる前に予防策を採っておくことが望ましい。
【０００６】
そこで、例えば、エラー訂正機能がエラー訂正を行った頻度を検出して、これによって不揮発性メモリのデータ保持特性の低下度合いを認識する方法などが考えられる。しかしながら、例えば前述したような動作保証温度を超えた環境等に起因するエラーでは、全体的に多ビットのエラーが、突然、同時多発的に生じることが考えられる。すなわち、各メモリセルの保持電荷量が‘０’／‘１’の論理判定しきい値を割り込まない間は、仮にデータ保持特性の低下がかなり深刻だったとしても結果的に正常な出力が得られるため、エラー訂正機能も働かず、その深刻度を判別することはできない。その後、不揮発性メモリにおける各メモリセルのデータ保持特性がほぼ均一だった場合、ほぼ同時に論理判定しきい値を割り込む瞬間が生じ、急激にエラー訂正可能個数を超えてしまうことも有り得る。
【０００７】
さらに、記憶データに対してＥＣＣ等のようなエラー訂正用の符号を加えた場合、この符号を格納するためのメモリ容量を確保する必要があり、その分だけ記憶データに割り当てるメモリ容量が減ってしまうことも懸念される。
【０００８】
そこで、本発明の目的は、このようなことを鑑み、不揮発性メモリを含む記憶装置の信頼性を向上させることにある。また、本発明の他の目的は、不揮発性メモリを含む記憶装置の信頼性を容易に又は小面積で向上させることにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明の記憶装置は、正規の第１不揮発性メモリセルと、チェック用の第２不揮発性メモリセルを含み、第２不揮発性メモリセルに対して第１不揮発性メモリセルよりも低い書き込み電圧で書き込みを行い、この記憶データを監視するものとなっている。これによって、第１不揮発性メモリセルの記憶データが反転してエラーとなる前に、その前兆を検知することができ、信頼性の向上が実現可能となる。また、多ビットの第１不揮発性メモリセルに対して極少数のビット（最低１ビット）の第２不揮発性メモリセルを確保すればよく、例えばＥＣＣ等のような複雑な符号演算も不必要なため、容易に又は小面積で信頼性の向上が実現可能となる。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、不揮発性メモリを含む記憶装置の信頼性を向上させることが可能となる。また、この信頼性の向上を容易に又は小面積で実現可能となる。
【発明を実施するための最良の形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１による記憶装置において、その構成の一例を示すブロック図である。図１の記憶装置は、例えばＥＥＰＲＯＭやＦＬＡＳＨメモリといった不揮発性メモリセルを複数含むメモリアレイＡＲＹと、ＡＲＹ内のメモリセルにデータ書き込みを行うライト系回路ＷＴと、ＡＲＹ内のメモリセルからデータ読み出しを行うリード系回路ＲＤなどを備えている。ライト系回路ＷＴは、複数の書き込み電圧Ｖ０，Ｖ１，…，Ｖｎ（ｎ≧１）を備え、そのいずれかを用いて書き込みを行うことが可能となっている。なお、書き込み電圧Ｖ０〜Ｖｎの大きさは、Ｖ０≧Ｖ１≧…≧Ｖｎである。
【００１６】
メモリアレイＡＲＹは、正規のメモリ領域ＮＭＬ＿ＡＲと、チェック用のメモリ領域ＣＨＫ＿ＡＲを備えている。ＮＭＬ＿ＡＲは、ＷＴより書き込み電圧Ｖ０を用いて書き込みが行われ、ＣＨＫ＿ＡＲは、ＷＴより書き込み電圧Ｖ１〜Ｖｎを用いて書き込みが行われる。なお、ＣＨＫ＿ＡＲは、Ｖ１〜Ｖｎに加えてＶ０を用いて書き込みが行われてもよい。リード系回路ＲＤは、判定回路ＪＧＥを含み、ＪＧＥは、ＣＨＫ＿ＡＲからの読み出しデータを判定し、その判定結果に基づいて例えばアラーム信号などを出力する。
【００１７】
図２は、図１の記憶装置の基本概念を示す説明図である。図２では、図５と同様に、不揮発性メモリセルのデータ保持時間とエラー率の関係が示されており、Ｖ０で書き込みが行われた場合のメモリセルの特性ＮＶと、Ｖｎで書き込みが行われた場合のメモリセルの特性ＬＶが示されている。このように、低い書き込み電圧Ｖｎで書き込みが行われたメモリセル（特性ＬＶ）は、高い書き込み電圧Ｖ０で書き込みが行われたメモリセル（特性ＮＶ）に比べてフローティングゲートに蓄えられる電荷量が少ないため、全体的にデータ保持時間が短くなる。
【００１８】
本実施の形態ではこのような特性を利用し、特性ＬＶのメモリセルをチェックすることで、特性ＮＶのメモリセルにおけるデータ保持特性の低下を当該メモリセルのエラー発生前に検知することが特徴となっている。すなわち、特性ＬＶのメモリセルは、特性ＮＶのメモリセルでエラーが発生する時点（ポイントＮＰ１）よりも必ず早い時点（ポイントＬＰ１）でエラーが発生することになる。したがって、例えばポイントＬＰ１で、特性ＬＶのメモリセルがデータ反転していることを検知した場合、そこからＮＰ１までの時間ＤＦＰ１の間に、例えば、特性ＮＶのメモリセルデータのバックアップや再書き込みなどでエラー対策を行うことが可能となる。
【００１９】
このような基本概念を利用して、図１では、ＣＨＫ＿ＡＲ内のメモリセルにＶ０よりも電圧が低いＶ１〜Ｖｎを用いて書き込み行い、そのメモリセルのデータ反転有無をＪＧＥで判定する。ここで、データ反転が生じていた場合は、アラーム信号などを出力する。これによって、Ｖ０で書き込みが行われるＮＭＬ＿ＡＲでのデータ保持マージンを予測でき、ＮＭＬ＿ＡＲでのエラー発生以前にアラーム信号を受けて対策を行うことができるため、記憶装置の信頼性を向上させることが可能となる。なお、ここでは、Ｖ１〜Ｖｎの複数の書き込み電圧を用いることで、ＮＭＬ＿ＡＲでのデータ保持マージンを段階的に予測可能なように構成しているが、勿論Ｖ１だけで構成することも可能である。
【００２０】
図３は、図１の記憶装置における一部の詳細な構成例を示す図である。図３において、正規のメモリ領域ＮＭＬ＿ＡＲは、アレイ状に配置された複数のメモリセルＳＥＬによって構成される。チェック用のメモリ領域ＣＨＫ＿ＡＲは、特に限定はされないが、ここでは３個の領域ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲ２を備え、各領域内に最低１個のメモリセルＳＥＬを備える。ＮＭＬ＿ＡＲ内のＳＥＬは、必要に応じて‘Ｌ’レベルや‘Ｈ’レベルが書き込まれる。‘Ｌ’レベルのＳＥＬは、例えば、消去後のそのままの状態であり、‘Ｈ’レベルのＳＥＬは、書き込み電圧Ｖ０によって電荷が蓄えられた状態である。
【００２１】
一方、ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲ２内の各ＳＥＬは、それぞれＶ０〜Ｖ２を用いて‘Ｈ’レベルが書き込まれる。ＮＭＬ＿ＡＲに対する‘Ｈ’レベルの書き込みとＣＨＫ＿ＡＲに対する‘Ｈ’レベルの書き込みとをほぼ同じような時点で行うと、図２に示した特性に基づき、ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲ２内の各ＳＥＬによってＮＭＬ＿ＡＲ内のＳＥＬのデータ保持マージンが予測できる。
【００２２】
判定回路ＪＧＥ１は、例えばＡＮＤ論理やＯＲ論理によって構成される。ここでは、ＣＨＫ＿ＡＲ１かＣＨＫ＿ＡＲ２のいずれか一方が‘Ｌ’レベルに反転した場合はＯＲ（ＮＯＲ）論理によってアラーム信号Ｊ３が出力され、両方が‘Ｌ’レベルに反転した場合はＡＮＤ（ＮＡＮＤ）論理によってアラーム信号Ｊ２が出力される。また、ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲ２の全てが‘Ｌ’レベルに反転した場合はＡＮＤ（ＮＡＮＤ）論理によってアラーム信号Ｊ１が出力される。したがって、例えば、システム側にＪ２やＪ３を検出した際に自動的にバックアップや再書き込み等を行わせるような機能を持たせれば、エラー対策が可能となる。なお、Ｊ１を検出した際には、ＮＭＬ＿ＡＲの記憶データが信頼できない状態と言えるため、バックアップを行ったり、場合によっては不揮発性メモリ自体を取り替える等の対策を行えばよい。
【００２３】
このような構成を用いると、小面積で信頼性を向上させることが可能となる。例えば、前述したＥＣＣ等のエラー訂正機能を適用する場合は、ＮＭＬ＿ＡＲ内のビット数に応じてその数分の１程度の符号格納用メモリ領域を最低でも確保する必要があるが、本実施の形態の方式では、ＣＨＫ＿ＡＲ１内の１ビットのＳＥＬを最低確保すればよい。また、エラー訂正に伴う複雑な符号演算を行う必要もなく、容易に信頼性を向上させることが可能となる。さらに、複数の書き込み電圧Ｖ０〜Ｖ２を用いることで、ＮＭＬ＿ＡＲ内のデータ保持マージンを段階的に識別可能となり、この不揮発性メモリを用いるシステム側から見て、データ保持マージンの時系列的な低下度合いを詳細に予測することができる。
【００２４】
なお、図３において、ＣＨＫ＿ＡＲは、ＮＭＬ＿ＡＲと別途独立に配置してもよいが、例えば、ＮＭＬ＿ＡＲのアレイ構成内に通常含まれる複数のワード線や複数のデータ線の内のいずれか１本に接続されたメモリセルをＣＨＫ＿ＡＲ用として割り当ててもよい。また、各ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲｎ内には、それぞれ最低１個のメモリセルＳＥＬを設ければよいが、１個ではなく複数のＳＥＬを設けてもよい。この場合、例えば、それぞれをＡＮＤ判定、ＯＲ判定又は多数決判定することなどで、その結果を各ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲｎ毎のデータとすればよい。さらに、ＮＭＬ＿ＡＲがそれぞれ分割配置された複数のメモリブロックからなり、各メモリブロック毎に例えば書き込み電圧値の特性がばらつくような場合には、その各メモリブロック毎にＣＨＫ＿ＡＲを配置すると有益である。
【００２５】
以上、本実施の形態１の記憶装置を用いることで、不揮発性メモリを含む記憶装置の信頼性を向上させることができる。また、この信頼性の向上を、容易な構成で、又は小面積な構成で実現できる。
【００２６】
（実施の形態２）
本実施の形態２では、前述した図１の記憶装置の図３とは異なる構成例を示す。図４は、本発明の実施の形態２による記憶装置において、図１の記憶装置における一部の詳細な構成例を示す図である。図４に示す記憶装置は、図３と同様に書き込み電圧Ｖ０で書き込みが行われる正規のメモリ領域ＮＭＬ＿ＡＲに加えて、（ｎ＋１）個のチェック用のメモリ領域ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲｎ（ｎ≧１）と、その読み出しデータを判定する判定回路ＪＧＥ２を備えている。
【００２７】
ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲｎは、それぞれ１個以上のメモリセルＳＥＬを含み、それぞれＶ０〜Ｖｎで書き込みが行われる。判定回路ＪＧＥ２は、各ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲｎにそれぞれ対応した発光素子ＬＥＤ０〜ＬＥＤｎを含んでいる。ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲｎ内のＳＥＬには、ＮＭＬ＿ＡＲに‘Ｈ’レベルの書き込みを行う時点とほぼ同時期に‘Ｈ’レベルが書き込まれる。そして、ＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲｎに書き込まれた‘Ｈ’レベルがデータ保持特性の低下によって‘Ｌ’レベルに反転すると、対応するＬＥＤ０〜ＬＥＤｎが点灯する。
【００２８】
このような構成は、例えば、メモリカードやＵＳＢメモリなどといった外部から目視によって確認可能な製品に適用するとよい。すなわち、例えばメモリカードやＵＳＢメモリなどをＰＣ（Personal Computer）等にセットした際に、図４の記憶装置が自動的にＣＨＫ＿ＡＲ０〜ＣＨＫ＿ＡＲｎのＳＥＬを読み出し、データ反転が生じていた場合は対応するＬＥＤ０〜ＬＥＤｎを点灯させる。ユーザは、このＬＥＤ０〜ＬＥＤｎを目視で確認し、点灯が有った場合は、ＮＭＬ＿ＡＲの記憶データにデータ保持マージンが無い又は少ないことを認識し、データのバックアップ等の対策を行うことができる。
【００２９】
以上、本実施の形態２の記憶装置を用いることで、実施の形態１と同様に、不揮発性メモリを含む記憶装置の信頼性を向上させることができる。また、この信頼性の向上を、容易な構成で、又は小面積な構成で実現できる。
【００３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００３１】
例えば、ここでは、不揮発性メモリとしてＥＥＰＲＯＭやＦＬＡＳＨメモリを例としたが、このような電気的な記憶方式ではなく磁気的な記憶方式などを用いた不揮発性メモリに対しても同様に適用可能である。
【産業上の利用可能性】
【００３２】
本発明の記憶装置は、特にＥＥＰＲＯＭやＦＬＡＳＨメモリといった不揮発性メモリを含む記憶装置に適用して有益な技術であり、これに限らず、不揮発性メモリを含む各種記憶装置およぶ記憶システム全般に対して広く適用可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１による記憶装置において、その構成の一例を示すブロック図である。
【図２】図１の記憶装置の基本概念を示す説明図である。
【図３】図１の記憶装置における一部の詳細な構成例を示す図である。
【図４】本発明の実施の形態２による記憶装置において、図１の記憶装置における一部の詳細な構成例を示す図である。
【図５】不揮発性メモリセルのデータ保持時間とエラー率の関係の一例を示す概念図である。
【符号の説明】
【００３４】
ＡＲＹ  メモリアレイ
ＷＴ  ライト系回路
ＲＤ  リード系回路
ＮＭＬ＿ＡＲ，ＣＨＫ＿ＡＲ  メモリ領域
ＪＧＥ  判定回路
Ｖ０〜Ｖｎ  書き込み電圧
ＳＥＬ  メモリセル
Ｊ１〜Ｊ３  アラーム信号
ＬＥＤ  発光素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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