(57)【要約】【課題】非同期型のＣＰＵに対する割込み制御が可能であり、高速化及び低消費電力化を実現することが可能な割込み制御回路を提供する。【解決手段】１つ若しくは複数の外部回路からの割込み要因信号に応じて、割込み処理を要求するための割込み信号と、割込み要因信号に対応する割込み処理プログラムの格納先を示す割込みベクトル信号とを割込み処理実行回路に出力する割込み制御回路であって、前記割込み処理実行回路から入力される、割込み処理の受付可能状態を示す割込み受付信号に同期して前記割込み信号を出力する。【選択図】図１
2008181496.tif 000002
【特許請求の範囲】
【請求項１】
複数の割込み要因の発生に応じて割込み要求をするための割り込み信号と、
前記複数の割込み要因のいずれかに対応する割込み処理プログラムの格納先を示す割込みベクトル信号と、
を生成し、
前記割込み信号及び前記割込みベクトル信号を割込み処理実行回路に出力すると共に、
前記割込み処理実行回路から入力される、割込み処理の受付け可能状態を示す割込み受付信号に同期して前記割込み信号及び前記割込みベクトルの出力値の制御が行われることを特徴とする割込み制御回路。
【請求項２】
割込み信号発生回路と、割込みベクトル発生回路と、を有し
前記割込み信号発生回路は、前記割込み受付け信号の変化が割込み処理の受付けのセットを示した場合に前記割込み信号をリセットし、前記割込み受付け信号の変化が割込み処理の受付けのリセットを示した場合に前記割込み信号の更新動作を行い、
前記割込みベクトル発生回路は、割込みベクトル発生条件を入力とし、前記割込み受付け信号の変化が割込み処理の受付けのリセットを示した場合に前記割込みベクトル発生条件に応じて前記割込みベクトル信号の更新動作を行う、
ことを特徴とする請求項１に記載の割込み制御回路。
【請求項３】
リセット信号発生回路と、
前記複数の割込み要因の状態を記憶する割込み要因記憶回路と、
を有し、
前記リセット信号発生回路は、前記割込み受付け信号の変化が割込み処理の受付けのセットを示した場合に、前記割込みベクトル信号が示す前記複数の割込み要因のいずれかをリセットするリセット信号を生成し、
前記割込み要因記憶回路は、前記記憶の状態により前記割込みベクトル発生条件を生成するとともに前記複数の割込み要因のいずれかの発生を認識した場合には前記割込み信号発生回路に割込み信号のセットを指示し、
前記記憶の状態は、前記複数の割込み要因のいずれかの発生及び前記リセット信号による前記割込みベクトル信号が示す前記複数の割込み要因のいずれかのリセットにより更新されること、を特徴とする請求項２記載の割込み制御回路。
【請求項４】
前記割込みベクトル発生回路は、前記割込みベクトル発生条件により、優先順位の高い割込み要因に対応する割込みベクトル信号を出力することを特徴とする請求項２または３に記載の割込み制御回路。
【請求項５】
前記複数の割込み要因の数に対応して設けられ、前記複数の割込み要因のいずれかの状態の変化に同期してパルス信号を発生する第１のパルス発生回路と、
前記割込み受付信号の変化が割込み処理の受付けのリセットを示した場合に、前記割込み受付け信号の変化に同期してパルス信号を出力する第２のパルス発生回路と、
前記第１のパルス発生回路から出力されるパルス信号と、前記第２のパルス発生回路から出力されるパルス信号と論理和信号を出力する第１の論理和回路と、
前記複数の割込み要因の各々の状態を示す信号の論理和信号を出力する第２の論理和回路と、
前記割込み受付信号の変化が割込み処理の受付けのセットを示した場合に、前記割込み受付け信号の変化に同期してパルス信号を出力する第３のパルス発生回路と、
を備え、
前記割込み信号発生回路は、前記第１の論理和回路の出力信号に同期して前記第２の論理和回路の出力信号の状態を割込み信号として保持する一方、前記第３のパルス発生回路から出力されるパルス信号に同期して前記割込み信号をリセットし、
前記リセット信号発生回路は、前記第３のパルス発生回路から出力されるパルス信号に同期して前記リセット信号を出力することを特徴とする請求項３又は４に記載の割込み制御回路。
【請求項６】
前記リセット信号発生回路は、
前記割込みベクトル信号をどの割込み要因信号に対応して出力されたかを判定し、当該判定結果を示す判定信号を出力する判定回路と、
前記複数の割込み要因の各々に対応して設けられ、前記判定信号及び前記第３のパルス発生回路が出力するパルス信号を入力とする論理積回路と、
を含み、
前記論理積回路から出力されるパルス信号が前記リセット信号であることを特徴とする請求項５に記載の割込み制御回路。
【請求項７】
前記第１のパルス発生回路は、
前記複数の割込み要因の各々の状態を示す信号を所定時間だけ遅延させる複数の第１の遅延回路と、
前記複数の第１の遅延回路の各々から出力される遅延信号の論理反転信号を出力する複数の第１の論理反転回路と、
前記論理反転信号と前記論理反転信号の元となる前記複数の割込み要因のいずれかの状態を示す信号との論理積信号をパルス信号として出力する複数の第１の論理積回路とから構成されていることを特徴とする請求項５または６に記載の割込み制御回路。
【請求項８】
前記第２のパルス発生回路は、
前記割込み受付信号を所定時間だけ遅延させる第２の遅延回路と、
前記割込み受付信号の論理反転信号を出力する第２の論理反転回路と、
前記第２の遅延回路によって遅延させた割込み受付信号と前記第２の論理反転回路から出力される論理反転信号との論理積信号をパルス信号として出力する第２の論理積回路とから構成されていることを特徴とする請求項５〜７のいずれか一項に記載の割込み制御回路。
【請求項９】
前記第３のパルス発生回路は、
前記割込み受付信号を所定時間だけ遅延させる第３の遅延回路と、
前記第３の遅延回路によって遅延させた割込み受付信号の論理反転信号を出力する第３の論理反転回路と、
前記第３の論理反転回路から出力される論理反転信号と前記割込み受付信号との論理積信号をパルス信号として出力する第３の論理積回路とから構成されていることを特徴とする請求項５〜８のいずれか一項に記載の割込み制御回路。
【請求項１０】
前記第１の論理和回路と前記割込み信号発生回路との間に、前記第１の論理和回路から出力される前記第１の論理和信号を所定時間だけ遅延させて前記割込み信号発生回路に出
力する第４の遅延回路を備えることを特徴とする請求項５〜９のいずれか一項に記載の
割込み制御回路。
【請求項１１】
請求項１〜１０のいずれか一項に記載の割込み制御回路を備えることを特徴とする回路
基板。
【請求項１２】
請求項１１に記載の回路基板を備えることを特徴とする電気光学装置。
【請求項１３】
請求項１２に記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、割込み制御回路、回路基板、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
例えば、下記非特許文献１には、ＣＰＵ(Central Processing Unit)に対して割込み制御を行う割込み制御回路の一例が開示されている。この割込み制御回路は、外部から入力される複数の割込み要因信号の論理和信号である割込み信号をＣＰＵに出力するＯＲ回路と、上記の割込み要因信号に応じた割込みベクトル信号をＣＰＵに出力する割込みベクトル発生回路とから構成されている。例えばＣＰＵがパソコンに設けられている場合、マウスやキーボードなどから割込み要因信号が出力される。また、割込みベクトル信号とは、割込み要因信号に応じてＣＰＵが実行すべき割込み処理プログラムが格納されているメモリ上のアドレスを示す信号である。
【０００３】
ＯＲ回路は、複数の割込み要因信号の内、少なくとも１つがハイレベルに制御されると、ハイレベルの割込み信号をＣＰＵに出力する。割込みベクトル発生回路は、ハイレベルに制御された割込み要因信号に応じた割込みベクトル信号をＣＰＵに出力する。ここで、割込みベクトル発生回路は、２つ以上の割込み要因信号がハイレベルに制御された場合、予め定められた優先順位に従い、優先順位の高い割込み要因信号に応じた割込みベクトル信号をＣＰＵに出力する。ＣＰＵは、ハイレベルの割込み信号が入力されると、つまり割込み要求が発生したことを認識すると、割込みベクトル信号が示すメモリ上のアドレスに格納されている割込み処理プログラムを実行し、割込み処理を行う。
【０００４】
これら割込み制御回路及びＣＰＵは、共通のクロック信号によって動作する同期型回路であり、割込み制御回路はクロック信号に同期して割込み信号を出力し、また、ＣＰＵは割込み制御回路から入力される割込み信号の状態をクロック信号で規定される所定のタイミングで監視し、そのタイミングで割込み信号の状態がハイレベルと認識した場合に割込み処理を行う。
【非特許文献１】図解Ｚ８０  マイコン応用システム入門  ハード編  第２版  p186
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、従来の同期型回路の場合、割込み信号の監視処理が必要となるため、ＣＰＵの消費電力が大きくなり、また、全ての動作タイミングがクロック信号で規定されるため、動作速度が遅かった。一方、近年、電子回路の高速化及び低消費電力化を実現するために、共通のクロック信号を必要としない非同期回路が注目されている。しかしながら、上述したように、従来の割込み制御回路はＣＰＵと共通のクロック信号が必要であるため、非同期型のＣＰＵに対して割込み制御を行うことが困難であった。従って、非同期型のＣＰＵを使用することができず、高速化及び低消費電力化を実現することが困難であった。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、非同期型のＣＰＵに対する割込み制御が可能であり、高速化及び低消費電力化を実現することが可能な割込み制御回路を提供することを目的とする。また、このような割込み制御回路を備えることにより、非同期型のＣＰＵに対する割込み制御が可能であり、高速化及び低消費電力化を実現することが可能な回路基板、電気光学装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る割込み制御回路は、１つ若しくは複数の外部回路からの割込み要因信号に応じて、割込み処理を要求するための割込み信号と、割込み要因信号に対応する割込み処理プログラムの格納先を示す割込みベクトル信号とを割込み処理実行回路に出力する割込み制御回路であって、前記割込み処理実行回路から入力される、割込み処理の受付可能状態を示す割込み受付信号に同期して前記割込み信号を出力することを特徴とする。
このような特徴を有する割込み制御回路によると、ＣＰＵ等の割込み処理実行回路から入力される、割込み処理の受付可能状態を示す割込み受付信号に同期して前記割込み信号を出力するので、従来のような共通のクロック信号を必要とせず、非同期型のＣＰＵに対応することができ、高速化及び低消費電力化を実現することが可能である。
【０００８】
また、本発明に係る割込み制御回路において、前記割込み受付信号のセットに同期して前記割込み信号をリセットする一方、前記割込み受付信号のリセットに同期して前記割込み信号をセットする割込み信号発生回路と、前記割込み信号のセットに同期して、前記割込みベクトル信号を出力する割込みベクトル発生回路とを備えることが好ましい。
非同期回路同士の通信プロトコルでは、ＣＰＵ等の割込み処理実行回路からセット状態の割込み受付信号が出力されている期間において、割込み制御回路から割込み信号を割込み処理実行回路に出力することは禁止されている。
従って、このように、割込み受付信号のセットに同期して割込み信号をリセットする一方、割込み受付信号のリセットに同期して割込み信号をセットし、この割込み信号のセットに同期して割込みベクトル信号を出力することにより、非同期回路同士の通信プロトコルに準拠した信号のやりとりを行うことができる。
【０００９】
また、本発明に係る割込み制御回路において、前記割込み要因信号の数に対応して設けられ、前記割込み要因信号の状態を記憶し、当該状態を示す割込み要因状態信号を出力する一方、リセット信号の入力に同期して、記憶している前記割込み要因信号の状態をリセットする割込み要因記憶回路と、前記割込みベクトル信号がどの割込み要因信号に対応して出力されたかを判定し、前記割込み受付信号のセットに同期して、判定された割込み要因信号に対応する割込み要因記憶回路に前記リセット信号を出力するリセット信号発生回路とを備え、前記割込み信号発生回路は、少なくとも１つの割込み要因状態信号がセット状態であった場合に前記割込み信号をセットし、前記割込みベクトル発生回路は、セット状態の割込み要因状態信号に対応する割込みベクトル信号を出力することが好ましい。
これにより、複数の割込み要因信号が同時にセットされた場合であっても、どの割込み要因信号がセットされたかを記憶することができ、１つの割込み要因信号に対応する割込み処理が終了した後、次の割込み要因信号に対応する割込み処理を連続的に行うことができる。また、割込み受付信号のセットに同期して、終了した割込み処理に対応する割込み要因信号の状態をリセットすることにより、次に行う割込み処理と終了した割込み処理とが重複することを防止することができる。
さらに、従来の割込み制御回路には、割込み要因信号の状態を記憶または初期化する機能がなかったため、そのような機能を外部回路側に設ける必要があり、設計作業効率が低下し、設計期間の長期化を招いていた。これに対し、本発明に係る割込み制御回路は、割込み要因信号の状態を記憶または初期化する機能、つまり割込み要因記憶回路と、当該割込み要因記憶回路にリセット信号を出力するリセット信号発生回路とを備えるので、設計作業効率の向上及び設計期間の短縮を実現することができる。
【００１０】
また、本発明に係る割込み制御回路において、前記外部回路側に、前記割込み要因信号の状態を記憶し、当該状態を示す割込み要因状態信号を出力する一方、リセット信号の入力に同期して、記憶している前記割込み要因信号の状態をリセットする割込み要因記憶回路が設けられている場合、前記割込みベクトル信号がどの割込み要因信号に対応して出力されたかを判定し、前記割込み受付信号のセットに同期して、判定された割込み要因信号に対応する割込み要因記憶回路に前記リセット信号を出力するリセット信号発生回路を備え、前記割込み信号発生回路は、少なくとも１つの割込み要因状態信号がセット状態であった場合に前記割込み信号をセットし、前記割込みベクトル発生回路は、セット状態の割込み要因状態信号に対応する割込みベクトル信号を出力することが好ましい。
このように、従来のように、外部回路側に割込み要因信号の状態を記憶または初期化する機能である割込み要因記憶回路が設けられている場合であっても、外部回路側に割込み要因信号の状態をリセットするためのリセット信号を出力することで対応することができる。
【００１１】
また、本発明に係る割込み制御回路において、前記割込みベクトル発生回路は、セット状態の割込み要因状態信号が複数存在する場合、優先順位の高い割込み要因状態信号に対応する割込みベクトル信号を出力することが好ましい。
【００１２】
また、本発明に係る割込み制御回路において、前記割込み要因状態信号の数に対応して設けられ、前記割込み要因状態信号のセットに同期してパルス信号を出力する第１のパルス発生回路と、割込み受付信号のリセットに同期してパルス信号を出力する第２のパルス発生回路と、前記第１のパルス発生回路から出力されるパルス信号と、前記第２のパルス発生回路から出力されるパルス信号との第１の論理和信号を出力する第１の論理和回路と、前記割込み要因状態信号の第２の論理和信号を出力する第２の論理和回路と、前記割込み受付信号のセットに同期してパルス信号を出力する第３のパルス発生回路とを備え、前記割込み信号発生回路は、前記第１の論理和信号に同期して前記第２の論理和信号の状態を割込み信号として出力する一方、前記第３のパルス発生回路から出力されるパルス信号に同期して前記割込み信号をリセットし、前記リセット信号発生回路は、前記第３のパルス発生回路から出力されるパルス信号に同期して前記リセット信号を出力することが好ましい。
本発明に係る割込み制御回路は、非同期回路であるため共通のクロック信号がない。よって、上記のようにパルス信号を発生することで、各回路の動作タイミングを規定する擬似クロック信号として利用することができる。
【００１３】
また、本発明に係る割込み制御回路において、前記リセット信号発生回路は、前記割込みベクトル信号をどの割込み要因信号に対応して出力されたかを判定し、当該判定結果を示す判定信号を出力する判定回路と、前記割込み要因記憶回路に対応して設けられ、前記判定信号及び前記第３のパルス発生回路が出力するパルス信号を入力とする論理積回路とから構成され、前記判定回路は、判定された割込み要因信号の状態を記憶する割込み要因記憶回路に対応する論理積回路へ出力する判定信号をセットに制御し、前記論理積回路は、前記判定信号と前記第３のパルス発生回路が出力するパルス信号との論理積信号を前記リセット信号として出力することが好ましい。
このような構成を採用することで、簡易的にリセット信号発生回路を設計することができ、設計作業効率の向上に寄与することができる。
【００１４】
また、本発明に係る割込み制御回路において、前記第１のパルス発生回路は、前記割込み要因状態信号を所定時間だけ遅延させる第１の遅延回路と、前記第１の遅延回路によって遅延された割込み要因状態信号の論理反転信号を出力する第１の論理反転回路と、前記第１の論理反転回路から出力される論理反転信号と前記割込み要因状態信号との論理積信号をパルス信号として出力する第１の論理積回路とから構成されていることが好ましい。
このような構成を採用することで、簡易的に第１のパルス信号発生回路を設計することができ、設計作業効率の向上に寄与することができる。
【００１５】
また、本発明に係る割込み制御回路において、前記第２のパルス発生回路は、前記割込み受付信号を所定時間だけ遅延させる第２の遅延回路と、前記割込み受付信号の論理反転信号を出力する第２の論理反転回路と、前記第２の遅延回路によって遅延させた割込み受付信号と前記第２の論理反転回路から出力される論理反転信号との論理積信号をパルス信号として出力する第２の論理積回路とから構成されていることが好ましい。
このような構成を採用することで、簡易的に第２のパルス信号発生回路を設計することができ、設計作業効率の向上に寄与することができる。
【００１６】
また、本発明に係る割込み制御回路において、前記第３のパルス発生回路は、前記割込み受付信号を所定時間だけ遅延させる第３の遅延回路と、前記第３の遅延回路によって遅延させた割込み受付信号の論理反転信号を出力する第３の論理反転回路と、前記第３の論理反転回路から出力される論理反転信号と前記割込み受付信号との論理積信号をパルス信号として出力する第３の論理積回路とから構成されていることが好ましい。
このような構成を採用することで、簡易的に第３のパルス信号発生回路を設計することができ、設計作業効率の向上に寄与することができる。
【００１７】
また、本発明に係る割込み制御回路において、前記第１の論理和回路と前記割込み信号発生回路との間に、前記第１の論理和回路から出力される前記第１の論理和信号を所定時間だけ遅延させて前記割込み信号発生回路に出力する第４の遅延回路を備えることが好ましい。
割込み信号発生回路は、第１の論理和信号に同期して第２の論理和信号の状態を割込み信号として出力するため、第１の論理和信号は第２の論理和信号よりも遅れて出力されなければならない。そこで、上記のように第４の遅延回路を第１の論理和回路と前記割込み信号発生回路との間に設けることにより、上述の条件を満たすことができる。
【００１８】
一方、本発明に係る回路基板は、上述した割込み制御回路を備えることを特徴とする。
これにより、非同期型のＣＰＵに対する割込み制御が可能であり、高速化及び低消費電力化を実現することが可能な回路基板を得ることができる。
【００１９】
また、本発明に係る電気光学装置は、上述した回路基板を備えることを特徴とする。これにより、非同期型のＣＰＵに対する割込み制御が可能であり、高速化及び低消費電力化を実現することが可能な電気光学装置を得ることができる。
【００２０】
さらに、本発明に係る電子機器は、上述した電気光学装置を備えることを特徴とする。
これにより、非同期型のＣＰＵに対する割込み制御が可能であり、高速化及び低消費電力化を実現することが可能な電子機器を得ることができる。
【００２１】
また、上記の本発明に関わる割り込み制御装置のひとつの形態は、複数の割込み要因の発生に応じて割込み要求をするための割り込み信号と、前記複数の割込み要因のいずれかに対応する割込み処理プログラムの格納先を示す割込みベクトル信号と、を生成し、前記割込み信号及び前記割込みベクトル信号を割込み処理実行回路に出力すると共に、前記割込み処理実行回路から入力される、割込み処理の受付け可能状態を示す割込み受付信号に同期して前記割込み信号及び前記割込みベクトルの出力値の制御が行われることを特徴とする。
上記ひとつの形態において、割込み信号発生回路と、割込みベクトル発生回路と、を有し前記割込み信号発生回路は、前記割込み受付け信号の変化が割込み処理の受付けのセットを示した場合に前記割込み信号をリセットし、前記割込み受付け信号の変化が割込み処理の受付けのリセットを示した場合に前記割込み信号の更新動作を行い、前記割込みベクトル発生回路は、割込みベクトル発生条件を入力とし、前記割込み受付け信号の変化が割込み処理の受付けのリセットを示した場合に前記割込みベクトル発生条件に応じて前記割込みベクトル信号の更新動作を行う、ことが好ましい。
また、上記ひとつの形態において、リセット信号発生回路と、前記複数の割込み要因の状態を記憶する割込み要因記憶回路と、を有し、前記リセット信号発生回路は、前記割込み受付け信号の変化が割込み処理の受付けのセットを示した場合に、前記割込みベクトル信号が示す前記複数の割込み要因のいずれかをリセットするリセット信号を生成し、前記割込み要因記憶回路は、前記記憶の状態により前記割込みベクトル発生条件を生成するとともに前記複数の割込み要因のいずれかの発生を認識した場合には前記割込み信号発生回路に割込み信号のセットを指示し、前記記憶の状態は、前記複数の割込み要因のいずれかの発生及び前記リセット信号による前記割込みベクトル信号が示す前記複数の割込み要因のいずれかのリセットにより更新されること、が好ましい。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る割込み制御回路、回路基板、電気光学装置及び電子機器の一実施形態について図面を参照しながら説明する。
〔割込み制御回路〕
（第１実施形態）
まず、本発明に係る割込み制御回路の第１実施形態について説明する。図１は、第１実施形態における割込み制御回路Ｃ１の構成を示すブロック図である。この図１に示すように、第１実施形態における割込み制御回路Ｃ１は、フリップフロップ回路１、遅延回路２、インバータ回路３、ＡＮＤ回路４、フリップフロップ回路５、遅延回路６、インバータ回路７、ＡＮＤ回路８、フリップフロップ回路９、遅延回路１０、インバータ回路１１、ＡＮＤ回路１２、遅延回路１３、インバータ回路１４、ＡＮＤ回路１５、遅延回路１６、インバータ回路１７、ＡＮＤ回路１８、ＯＲ回路１９、遅延回路２０、ＯＲ回路２１、フリップフロップ回路２２、割込みベクトル発生回路２３、デコーダ回路２４、ＡＮＤ回路２５、ＡＮＤ回路２６及びＡＮＤ回路２７から構成されている。
【００２３】
フリップフロップ回路１、５及び９は、本発明における割込み要因記憶回路に相当する構成要素である。遅延回路２、インバータ回路３及びＡＮＤ回路４は、本発明における第１のパルス発生回路を構成する第１の遅延回路、第１の論理反転回路及び第１の論理積回路に相当する構成要素である。遅延回路６、インバータ回路７及びＡＮＤ回路８も、本発明における第１のパルス発生回路を構成する第１の遅延回路、第１の論理反転回路及び第１の論理積回路に相当する構成要素である。遅延回路１０、インバータ回路１１及びＡＮＤ回路１２も、本発明における第１のパルス発生回路を構成する第１の遅延回路、第１の論理反転回路及び第１の論理積回路に相当する構成要素である。遅延回路１３、インバータ回路１４及びＡＮＤ回路１５は、本発明における第３のパルス発生回路を構成する第３の遅延回路、第３の論理反転回路及び第３の論理積回路に相当する構成要素である。遅延回路１６、インバータ回路１７及びＡＮＤ回路１８は、本発明における第２のパルス発生回路を構成する第２の遅延回路、第２の論理反転回路及び第２の論理積回路に相当する構成要素である。ＯＲ回路１９は本発明における第１の論理和回路に相当し、遅延回路２０は本発明における第４の遅延回路に相当し、ＯＲ回路２１は本発明における第２の論理和回路に相当し、フリップフロップ回路２２は本発明における割込み信号発生回路に相当し、割込みベクトル発生回路２３は本発明における割込みベクトル発生回路に相当する構成要素である。デコーダ回路２４、ＡＮＤ回路２５、ＡＮＤ回路２６及びＡＮＤ回路２７は、本発明におけるリセット信号発生回路を構成する判定回路及び論理積回路に相当する構成要素である。
【００２４】
本第１実施形態における割込み制御回路Ｃ１は、外部回路（図示せず）から出力される割込み要因信号ＳＡ、ＳＢ及びＳＣと、図示しないＣＰＵ（割込み処理実行回路）から出力される割込み受付信号Ｓ７とを入力とし、これら各信号に応じて割込み信号Ｓ１２及び割込みベクトル信号Ｓ１３をＣＰＵに出力するものである。割込み要因信号ＳＡは、フリップフロップ回路１に入力され、割込み要因信号ＳＢは、フリップフロップ回路５に入力され、割込み要因信号ＳＣは、フリップフロップ回路９に入力される。また、割込み受付信号Ｓ７は、遅延回路１３、ＡＮＤ回路１５、遅延回路１６及びインバータ回路１７に入力される。なお、本実施形態の割込み制御回路Ｃ１は正論理回路であり、ローレベルからハイレベルに信号の状態が遷移することをセット、ハイレベルからローレベルに遷移することをリセットと記載する。
【００２５】
フリップフロップ回路１は、割込み要因信号ＳＡの状態を記憶するレジスタとして機能するセットリセット付きフロップフロップ回路であり、割込み要因信号ＳＡのセットに同期して、ハイレベルの割込み要因状態信号Ｓ１を遅延回路２、ＡＮＤ回路４、ＯＲ回路２１及び割込みベクトル発生回路２３に出力する。また、このフリップフロップ回路１は、ＡＮＤ回路２５から入力されるリセット信号Ｓ１４のセットに同期して、上記の割込み要因状態信号Ｓ１をローレベルに制御する（リセットする）。
【００２６】
遅延回路２は、割込み要因状態信号Ｓ１を所定時間だけ遅延させてインバータ回路３に出力する。インバータ回路３は、上記の遅延回路２によって遅延された割込み要因状態信号Ｓ１の論理反転信号をＡＮＤ回路４に出力する。ＡＮＤ回路４は、フリップフロップ回路１から入力される割込み要因状態信号Ｓ１と、インバータ回路３から入力される割込み要因状態信号Ｓ１の論理反転信号との論理積信号であるパルス信号Ｓ２をＯＲ回路１９に出力する。
【００２７】
フリップフロップ回路５は、割込み要因信号ＳＢの状態を記憶するレジスタとして機能するセットリセット付きフロップフロップ回路であり、割込み要因信号ＳＢのセットに同期して、ハイレベルの割込み要因状態信号Ｓ３を遅延回路６、ＡＮＤ回路８、ＯＲ回路２１及び割込みベクトル発生回路２３に出力する。また、このフリップフロップ回路５は、ＡＮＤ回路２６から入力されるリセット信号Ｓ１５のセットに同期して、上記の割込み要因状態信号Ｓ３をローレベルに制御する（リセットする）。
【００２８】
遅延回路６は、割込み要因状態信号Ｓ３を所定時間だけ遅延させてインバータ回路７に出力する。インバータ回路７は、上記の遅延回路６によって遅延された割込み要因状態信号Ｓ３の論理反転信号をＡＮＤ回路８に出力する。ＡＮＤ回路８は、フリップフロップ回路５から入力される割込み要因状態信号Ｓ３と、インバータ回路７から入力される割込み要因状態信号Ｓ３の論理反転信号との論理積信号であるパルス信号Ｓ４をＯＲ回路１９に出力する。
【００２９】
フリップフロップ回路９は、割込み要因信号ＳＣの状態を記憶するレジスタとして機能するセットリセット付きフロップフロップ回路であり、割込み要因信号ＳＣのセットに同期して、ハイレベルの割込み要因状態信号Ｓ５を遅延回路１０、ＡＮＤ回路１２、ＯＲ回路２１及び割込みベクトル発生回路２３に出力する。また、このフリップフロップ回路９は、ＡＮＤ回路２７から入力されるリセット信号Ｓ１６のセットに同期して、上記割込み要因状態信号Ｓ５をローレベルに制御する（リセットする）。
【００３０】
遅延回路１０は、割込み要因状態信号Ｓ５を所定時間だけ遅延させてインバータ回路１１に出力する。インバータ回路１１は、遅延回路１０によって遅延された割込み要因状態信号Ｓ５の論理反転信号をＡＮＤ回路１２に出力する。ＡＮＤ回路１２は、フリップフロップ回路９から入力される割込み要因状態信号Ｓ５と、インバータ回路１１から入力される割込み要因状態信号Ｓ５の論理反転信号との論理積信号であるパルス信号Ｓ６をＯＲ回路１９に出力する。
【００３１】
遅延回路１３は、割込み受付信号Ｓ７を所定時間だけ遅延させてインバータ回路１４に出力する。インバータ回路１４は、上記の遅延回路１３によって遅延された割込み受付信号Ｓ７の論理反転信号をＡＮＤ回路１５に出力する。ＡＮＤ回路１５は、割込み受付信号Ｓ７と、インバータ回路１４から入力される割込み受付信号Ｓ７の論理反転信号との論理積信号であるパルス信号Ｓ８を、フリップフロップ回路２２、ＡＮＤ回路２５、ＡＮＤ回路２６及びＡＮＤ回路２７に出力する。
【００３２】
遅延回路１６は、割込み受付信号Ｓ７を所定時間だけ遅延させてＡＮＤ回路１８に出力する。インバータ回路１７は、割込み受付信号Ｓ７の論理反転信号をＡＮＤ回路１８に出力する。ＡＮＤ回路１８は、遅延回路１６によって遅延された割込み受付信号Ｓ７と、インバータ回路１７から出力される割込み受付信号Ｓ７の論理反転信号との論理積信号であるパルス信号Ｓ９をＯＲ回路１９に出力する。
【００３３】
ＯＲ回路１９は、パルス信号Ｓ２、Ｓ４、Ｓ６及びＳ９の論理和信号を遅延回路２０に出力する。遅延回路２０は、ＯＲ回路１９から入力される論理和信号を所定時間だけ遅延させた同期信号Ｓ１０をフリップフロップ回路２２に出力する。ＯＲ回路２１は、割込み要因状態信号Ｓ１、Ｓ３及びＳ５の論理和信号Ｓ１１をフリップフロップ回路２２に出力する。フリップフロップ回路２２は、リセット付きフリップフロップ回路であり、同期信号Ｓ１０のセットに同期して、論理和信号Ｓ１１の状態を割込み信号Ｓ１２としてＣＰＵ及び割込みベクトル発生回路２３に出力する。また、このフリップフロップ回路２２は、ＡＮＤ回路１５から入力されるパルス信号Ｓ８のセットに同期して、上記の割込み信号Ｓ１２をローレベルに制御する（リセットする）。
【００３４】
割込みベクトル発生回路２３は、割込み信号Ｓ１２のセットに同期して、割込み要因状態信号Ｓ１、Ｓ３、Ｓ５に応じた割込みベクトル信号Ｓ１３をＣＰＵ及びデコーダ回路２４に出力する。この割込みベクトル信号Ｓ１３は、ハイレベルの割込み要因状態信号に対応する割込み要因信号に応じてＣＰＵが実行すべき割込み処理プログラムが格納されているメモリ上のアドレスを示す信号である。つまり、割込みベクトル発生回路２３は、例えば割込み要因状態信号Ｓ１の状態がハイレベルの場合、割込み要因信号ＳＡに応じてＣＰＵが実行すべき割込み処理プログラムが格納されているメモリ上のアドレスを示す割込みベクトル信号Ｓ１３を出力する。なお、複数の割込み要因状態信号の状態がハイレベルの場合、割込みベクトル発生回路２３は、予め定められた優先順位に従い、優先順位の高い割込み要因状態信号（割込み要因信号）に応じた割込みベクトル信号Ｓ１３を出力する。本実施形態では、割込み要因信号ＳＡが最も優先順位が高く、割込み要因信号ＳＣが最も優先順位が低く設定されているものとする。
【００３５】
デコーダ回路２４は、割込みベクトル信号Ｓ１３をデコードして、割込みベクトル信号Ｓ１３がどの割込み要因信号に対応して出力されたものかを判定し、当該判定した割込み要因信号の状態を記憶するフリップフロップ回路（１、５、９）に対応して設けられたＡＮＤ回路（２５、２６、２７）にハイレベルの判定信号を出力する。具体的には、デコーダ回路２４は、割込みベクトル信号Ｓ１３が割込み要因信号ＳＡに対応して出力されたものと判定した場合、ＡＮＤ回路２５にハイレベルの判定信号を出力し、割込みベクトル信号Ｓ１３が割込み要因信号ＳＢに対応して出力されたものと判定した場合、ＡＮＤ回路２６にハイレベルの判定信号を出力し、また、割込みベクトル信号Ｓ１３が割込み要因信号ＳＣに対応して出力されたものと判定した場合、ＡＮＤ回路２７にハイレベルの判定信号を出力する。
【００３６】
ＡＮＤ回路２５は、ＡＮＤ回路１５から入力されるパルス信号Ｓ８と、デコーダ回路２４から入力される判定信号との論理積信号であるリセット信号Ｓ１４をフリップフロップ回路１に出力する。ＡＮＤ回路２６は、ＡＮＤ回路１５から入力されるパルス信号Ｓ８と、デコーダ回路２４から入力される判定信号との論理積信号であるリセット信号Ｓ１５をフリップフロップ回路５に出力する。ＡＮＤ回路２７は、ＡＮＤ回路１５から入力されるパルス信号Ｓ８と、デコーダ回路２４から入力される判定信号との論理積信号であるリセット信号Ｓ１６をフリップフロップ回路９に出力する。
【００３７】
以上のように、図１は割込み要因信号が３つの場合の構成を例示したものであるが、割込み要因信号の本数に応じて、割込み要因信号の状態を記憶するためのセットリセット付きフリップフロップ回路、リセット信号を出力するためのＡＮＤ回路、パルス発生回路を構成する遅延回路、インバータ回路及びＡＮＤ回路を適宜追加・削除しても良い。また、本実施形態では、正論理回路からなる割込み制御回路を例示したが、これに限らず、ローレベルからハイレベルに信号の状態が遷移することをリセット、ハイレベルからローレベルに遷移することをセットとする負論理回路から構成しても良い。
【００３８】
次に、上記のように構成された第１実施形態における割込み制御回路Ｃ１の動作について、図２のタイミングチャートを用いて説明する。
まず、時刻Ｔ１において、割込み要因信号ＳＡがハイレベルに制御される（セットされる）と、フリップフロップ回路１は、割込み要因信号ＳＡのセットに同期して、ハイレベルの割込み要因状態信号Ｓ１を遅延回路２、ＡＮＤ回路４、ＯＲ回路２１及び割込みベクトル発生回路２３に出力する。
【００３９】
時刻Ｔ１において、ＯＲ回路２１は、ハイレベルの割込み要因状態信号Ｓ１が入力されたので、ハイレベルの論理和信号Ｓ１１をフリップフロップ回路２２に出力する。また、時刻Ｔ１において、遅延回路２、インバータ回路３及びＡＮＤ回路４から構成されるパルス発生回路によって、割込み要因状態信号Ｓ１のセットに同期してパルス信号Ｓ２がＯＲ回路１９に出力される。ＯＲ回路１９は、時刻Ｔ１においてハイレベルのパルス信号Ｓ２が入力されたので、同様なパルス状の論理和信号を遅延回路２０に出力する。遅延回路２０は、ＯＲ回路１９から入力されるパルス状の論理和信号を所定時間だけ遅延させ、時刻Ｔ２にパルス状の同期信号Ｓ１０をフリップフロップ回路２２に出力する。
【００４０】
時刻Ｔ２において、フリップフロップ回路２２は、同期信号Ｓ１０のセットに同期して、論理和信号Ｓ１１の状態（ここではハイレベル）を割込み信号Ｓ１２としてＣＰＵ及び割込みベクトル発生回路２３に出力する。また、時刻Ｔ２において、割込みベクトル発生回路２３は、割込み信号Ｓ１２のセットに同期して、割込み要因状態信号Ｓ１に応じた割込みベクトル信号Ｓ１３をＣＰＵ及びデコーダ回路２４に出力する。つまり、割込みベクトル発生回路２３は、割込み要因状態信号Ｓ１の状態がハイレベルなので割込み要因信号ＳＡに応じてＣＰＵが実行すべき割込み処理プログラムが格納されているメモリ上のアドレスを示す割込みベクトル信号Ｓ１３を出力する。また、デコーダ回路２４は、割込みベクトル信号Ｓ１３が割込み要因信号ＳＡに対応して出力されたものと判定し、ＡＮＤ回路２５にハイレベルの判定信号を出力する。
【００４１】
一方、ＣＰＵは、時刻Ｔ２においてハイレベルの割込み信号Ｓ１２が入力されると、つまり割込み要求が発生したことを認識すると、割込みベクトル信号Ｓ１３が示すメモリ上のアドレスに格納されている割込み処理プログラムを実行し、割込み要因信号ＳＡに応じた割込み処理を行う。
【００４２】
続いて、時刻Ｔ３において、割込み要因信号ＳＢがハイレベルに制御される（セットされる）と、フリップフロップ回路５は、割込み要因信号ＳＢのセットに同期して、ハイレベルの割込み要因状態信号Ｓ３を遅延回路６、ＡＮＤ回路８、ＯＲ回路２１及び割込みベクトル発生回路２３に出力する。時刻Ｔ３において、ＯＲ回路２１は、割込み要因状態信号Ｓ１及びＳ３がハイレベルなので、ハイレベルの論理和信号Ｓ１１をフリップフロップ回路２２に出力し続ける。
【００４３】
また、時刻Ｔ３において、遅延回路６、インバータ回路７及びＡＮＤ回路８から構成されるパルス発生回路によって、割込み要因状態信号Ｓ３のセットに同期してパルス信号Ｓ４がＯＲ回路１９に出力される。ＯＲ回路１９は、時刻Ｔ３においてハイレベルのパルス信号Ｓ４が入力されたので、同様なパルス状の論理和信号を遅延回路２０に出力する。遅延回路２０は、ＯＲ回路１９から入力されるパルス状の論理和信号を所定時間だけ遅延させ、時刻Ｔ４にパルス状の同期信号Ｓ１０をフリップフロップ回路２２に出力する。
【００４４】
上記のように時刻Ｔ４において、フリップフロップ回路２２にパルス状の同期信号Ｓ１０が入力されるが、この時点でフリップフロップ回路２２のリセットを規定するパルス信号Ｓ８が入力されていないので、フリップフロップ回路２２は、同期信号Ｓ１０の入力に関わらずハイレベルの割込み信号Ｓ１２を出力し続ける。また、割込みベクトル発生回路２３は、割込み信号Ｓ１２がハイレベルに維持されているため、割込み要因信号ＳＡに応じた割込みベクトル信号Ｓ１３を出力し続ける。つまり、デコーダ回路２４は、ＡＮＤ回路２５にハイレベルの判定信号を出力し続ける。
【００４５】
そして、ＣＰＵが割込み要因信号ＳＡに応じた割込み処理を完了し、時刻Ｔ５において、次の割込み処理の受付可能状態に遷移したことを示す割込み受付信号Ｓ７をハイレベルに制御した（セットした）と想定する。
【００４６】
この時刻Ｔ５において、遅延回路１３、インバータ回路１４及びＡＮＤ回路１５から構成されるパルス発生回路は、割込み受付信号Ｓ７のセットに同期して、パルス信号Ｓ８を、フリップフロップ回路２２、ＡＮＤ回路２５、ＡＮＤ回路２６及びＡＮＤ回路２７に出力する。フリップフロップ回路２２は、時刻Ｔ５においてパルス信号Ｓ８の立ち上がりに同期して割込み信号Ｓ１２をローレベルに制御する（リセットする）。一方、ＡＮＤ回路２５は、時刻Ｔ５においてハイレベルの判定信号と、ハイレベルのパルス信号Ｓ８とが入力されるので、パルス状のリセット信号Ｓ１４をフリップフロップ回路１に出力する。よって、フリップフロップ回路１は、時刻Ｔ５においてリセット信号Ｓ１４のセットに同期して、割込み要因状態信号Ｓ１をローレベルに制御する（リセットする）。なお、この時点で割込み要因状態信号Ｓ３はハイレベルなので、ＯＲ回路２１はハイレベルの論理和信号Ｓ１１を出力し続ける。
【００４７】
そして、時刻Ｔ６において割込み受付信号Ｓ７がローレベルに制御された（リセットされた）とすると、遅延回路１６、インバータ回路１７及びＡＮＤ回路１８で構成されるパルス発生回路は、割込み受付信号Ｓ７のリセットに同期してハイレベルのパルス信号Ｓ９をＯＲ回路１９に出力する。ＯＲ回路１９は、時刻Ｔ６においてハイレベルのパルス信号Ｓ９が入力されたので、同様なパルス状の論理和信号を遅延回路２０に出力する。遅延回路２０は、ＯＲ回路１９から入力されるパルス状の論理和信号を所定時間だけ遅延させ、時刻Ｔ７にパルス状の同期信号Ｓ１０をフリップフロップ回路２２に出力する。
【００４８】
時刻Ｔ７において、フリップフロップ回路２２は、同期信号Ｓ１０のセットに同期して、論理和信号Ｓ１１の状態（ここではハイレベル）を割込み信号Ｓ１２としてＣＰＵ及び割込みベクトル発生回路２３に出力する。また、時刻Ｔ７において、割込みベクトル発生回路２３は、割込み信号Ｓ１２のセットに同期して、割込み要因状態信号Ｓ３に応じた割込みベクトル信号Ｓ１３をＣＰＵ及びデコーダ回路２４に出力する。つまり、割込みベクトル発生回路２３は、割込み要因状態信号Ｓ３の状態がハイレベルなので割込み要因信号ＳＢに応じてＣＰＵが実行すべき割込み処理プログラムが格納されているメモリ上のアドレスを示す割込みベクトル信号Ｓ１３を出力する。また、デコーダ回路２４は、割込みベクトル信号Ｓ１３が割込み要因信号ＳＢに対応して出力されたものと判定し、ＡＮＤ回路２６にハイレベルの判定信号を出力する。
【００４９】
一方、ＣＰＵは、時刻Ｔ７においてハイレベルの割込み信号Ｓ１２が入力されると、つまり次の割込み要求が発生したことを認識すると、割込みベクトル信号Ｓ１３が示すメモリ上のアドレスに格納されている割込み処理プログラムを実行し、割込み要因信号ＳＢに応じた割込み処理を行う。そして、ＣＰＵが割込み要因信号ＳＢに応じた割込み処理を完了し、時刻Ｔ８において、次の割込み処理の受付可能状態に遷移したことを示す割込み受付信号Ｓ７をハイレベルに制御した（セットした）と想定する。
【００５０】
この時刻Ｔ８において、遅延回路１３、インバータ回路１４及びＡＮＤ回路１５から構成されるパルス発生回路は、割込み受付信号Ｓ７のセットに同期して、パルス信号Ｓ８をフリップフロップ回路２２、ＡＮＤ回路２５、ＡＮＤ回路２６及びＡＮＤ回路２７に出力する。フリップフロップ回路２２は、時刻Ｔ８においてパルス信号Ｓ８のセットに同期して割込み信号Ｓ１２をローレベルに制御する（リセットする）。一方、ＡＮＤ回路２６は、時刻Ｔ８においてハイレベルの判定信号と、ハイレベルのパルス信号Ｓ８とが入力されるので、パルス状のリセット信号Ｓ１５をフリップフロップ回路５に出力する。よって、フリップフロップ回路５は、時刻Ｔ８においてリセット信号Ｓ１５のセットに同期して、割込み要因状態信号Ｓ３をローレベルに制御する（リセットする）。なお、この時点で全ての割込み要因状態信号はローレベルになるので、ＯＲ回路２１はローレベルの論理和信号Ｓ１１を出力する。
以降、同様に、割込み要因信号ＳＡ、割込み要因信号ＳＢ、割込み要因信号ＳＣ、割込み受付信号Ｓ７の状態に応じて、割込み信号Ｓ１２及び割込みベクトル信号Ｓ１３が出力される。
【００５１】
以上のように、本第１実施形態の割込み制御回路Ｃ１によれば、ＣＰＵ等の割込み処理実行回路から入力される、割込み受付信号Ｓ７に同期して割込み信号Ｓ１２を出力するので、従来のような共通のクロック信号を必要とせず、非同期型のＣＰＵに対応することができ、高速化及び低消費電力化を実現することが可能である。また、従来の割込み制御回路には、割込み要因信号の状態を記憶または初期化する機能がなかったため、そのような機能を外部回路側に設ける必要があり、設計作業効率が低下し、設計期間の長期化を招いていた。これに対し、本割込み制御回路Ｃ１は、割込み要因信号の状態を記憶または初期化する機能、つまり割込み要因記憶回路（フリップフロップ１、５、９）と、当該割込み要因記憶回路にリセット信号を出力するリセット信号発生回路（デコーダ回路２４、ＡＮＤ回路２５、２６、２７）とを備えるので、設計作業効率の向上及び設計期間の短縮を実現することができる。
【００５２】
（第２実施形態）
次に、本発明に係る割込み制御回路の第２実施形態について説明する。図３は、第２実施形態における割込み制御回路Ｃ２の構成を示すブロック図である。なお、図３において、図１と同様な構成要素には同一符号を付して説明を省略し、以下では図１と異なる点について説明する。
【００５３】
本第２実施形態は、各外部回路が割込み要因信号の状態を記憶及び初期化する機能を備える場合における割込み制御回路Ｃ２の構成を示すものである。つまり、割込み制御回路Ｃ２には、フリップフロップ回路１、５及び９が設けられておらず、外部回路３０がフリップフロップ回路１を備え、外部回路４０がフリップフロップ回路５を備え、外部回路５０がフリップフロップ回路９を備えている。
【００５４】
本割込み制御回路Ｃ２は、外部回路３０のフリップフロップ回路１から出力される割込み要因状態信号Ｓ１、外部回路４０のフリップフロップ回路５から出力される割込み要因状態信号Ｓ３、外部回路５０のフリップフロップ回路９から出力される割込み要因状態信号Ｓ５を入力とする。割込み要因状態信号Ｓ１は遅延回路２、ＡＮＤ回路４、ＯＲ回路２１及び割込みベクトル発生回路２３に入力され、割込み要因状態信号Ｓ３は遅延回路６、ＡＮＤ回路８、ＯＲ回路２１及び割込みベクトル発生回路２３に入力され、割込み要因状態信号Ｓ５は遅延回路１０、ＡＮＤ回路１２、ＯＲ回路２１及び割込みベクトル発生回路２３に入力される。
【００５５】
また、ＡＮＤ回路２５は、リセット信号Ｓ１４を外部回路３０のフリップフロップ回路１に出力する。ＡＮＤ回路２６は、リセット信号Ｓ１５を外部回路４０のフリップフロップ回路５に出力する。ＡＮＤ回路２７は、リセット信号Ｓ１６を外部回路５０のフリップフロップ回路９に出力する。
なお、上記のように構成された第２実施形態における割込み制御回路Ｃ２の動作を示すタイミングチャートは、第１実施形態（図２）と同様なので説明を省略する。
【００５６】
このように、各外部回路が割込み要因信号の状態を記憶及び初期化する機能を備える場合でも、本割込み制御回路Ｃ２を用いることにより、非同期型のＣＰＵに対応することができ、高速化及び低消費電力化を実現することが可能である。
【００５７】
〔回路基板〕
次に、上述した割込み制御回路Ｃ１またはＣ２を備える回路基板について説明する。
図４は、本発明の割込み制御回路Ｃ１またはＣ２を備えた回路基板６０の一実施例を示した概略平面図である。図４に示すように、本回路基板６０は、フレキシブル基板６１の上に、アクティブ素子として有機ＴＦＴ（図示せず）を備えてなる表示領域６２が形成されており、表示領域６２の周辺部には、有機ＴＦＴを駆動するための第１の駆動回路６３及び第２の駆動回路６４と、これら第１の駆動回路６３及び第２の駆動回路６４にバス配線６５を介して接続されたＣＰＵ６６、ＲＡＭ６７、アンテナパターン６８、アナログＲＦ回路６９及び太陽電池７０が配置されている。
【００５８】
フレキシブル基板６１は、透明性、非透過性に限定することなく、各種材料によって構成されるものである。本実施形態では、特に可撓性に優れたものとして、プラスチック基板を採用している。具体的には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリカーボネート（ＰＣ）、芳香族ポリエステル（液晶ポリマー）、ポリイミド（ＰＩ）等で構成されるプラスチック基板（樹脂基板）を例示することができる。また、この他にも可撓性のあるものであれば、ガラス基板、シリコン基板、金属基板、ガリウム砒素基板等を採用してもよい。  
【００５９】
第１の駆動回路６３及び第２の駆動回路６４は、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）を含む半導体チップであり、フレキシブル基板６１の互いに隣り合う２辺の周縁部に集合して、図中のＸ方向およびＹ方向に沿って列（素子チップ列）をなして配置されている。第１の駆動回路６３及び第２の駆動回路６４は、接着剤によってフレキシブル基板６１上に固定されている。第１の駆動回路６３及び第２の駆動回路６４の具体的構成は特に限定されるものではないが、ＬＴＰＳ−ＴＦＴを用いたものであれば高い電界効果速度が得られ、高速駆動が可能であるとともにフレキシブル基板６１上での占有面積が小さくて済むので好適である。
【００６０】
データ線６３ａは、表示領域６２中で図４中のＹ方向に延在する配線であり、表示領域６２内で有機ＴＦＴのソース電極に接続されるとともに、表示領域６２から＋Ｙ方向に延出された位置で第１の駆動回路６３と電気的に接続されている。走査線６４aは、表示領域６２中でＸ方向に延在する配線であり、表示領域６２内の有機ＴＦＴのゲート電極と電気的に接続されるとともに、表示領域６２から−Ｘ方向に延出された位置で第２の駆動回路６４と電気的に接続されている。第１の駆動回路６３は、有機ＴＦＴのデータ線６３aに電力を供給し、第２の駆動回路６４は走査線６４aに駆動信号を供給することによって、有機ＴＦＴをアクティブ駆動するようになっている。
【００６１】
次に、図５を参照して有機ＴＦＴ６２aについて説明する。図５は、図４のＡ−Ａ’線に沿う位置における要部断面図である。有機ＴＦＴ６２ａは、フレキシブル基板６１側からソース電極及びドレイン電極８０、有機半導体層８１、絶縁層８２、ゲート電極８３とが積層形成された、いわゆるトップゲート構造のトランジスタである。また、有機ＴＦＴ６２ａに対応して図示略の画素電極が設けられており、画素電極はコンタクトホールを介してドレイン電極８０と電気的に接続されている。なお、本実施形態では、トップゲート構造について説明するが、当該構造を限定するものではなく、ボトムゲート構造であってもよい。
【００６２】
有機ＴＦＴ６２ａのゲート電極８３は、直接又は他の配線を介してフレキシブル基板６１のＹ方向に延びる走査線６４aと電気的に接続されており、フレキシブル基板６１の周縁部に形成された接続部８４を介して第２の駆動回路６４の端子部８５と電気的に接続されている。有機ＴＦＴ６２ａは、図５に示すように、その外周部において絶縁層８２が段差部８２ａをなしているので、絶縁層８２上に形成された走査線６４aは、この段差部８２ａに沿うように絶縁層８２の表面を覆って接続部８４に達するように形成されている。接続部８４はフレキシブル基板６１上に形成された金属パッド等であって、各配線上に設けられており、第２の駆動回路６４は、接着剤８６によってフレキシブル基板６１に固定されている。また第２の駆動回路６４のフレキシブル基板６１と対向する側の面に形成された端子部８５が、フレキシブル基板６１上の接続部８４と当接して電気的に接続されている。
【００６３】
図５では図示を省略しているが、有機ＴＦＴ６２ａのソース電極８０は、フレキシブル基板６１のＹ方向に沿って延びるデータ線６３aと直接又は他の配線を介して接続されており、データ線６３aの端部は第１の駆動回路６３に設けられた端子部に接続されている。
ここで、ソース電極８０及びデータ線６３ａは絶縁層８２の下層に形成されているので、第１の駆動回路６３側の絶縁層８２の端部において、データ線６３ａはフレキシブル基板６１と絶縁層８２との間から図４の−Ｘ方向に延出され、当該延出部が第１の駆動回路６３との接続端子となる。
【００６４】
図４に戻って説明する。ＣＰＵ６６は、アンテナパターン６８及びアナログＲＦ回路６９を介して取得したベースバンド信号に基づいて、本回路基板６０の全体動作を統括的に制御する半導体チップである。ＲＡＭ６７は、ＣＰＵ６６による制御動作に使用されるワーキングメモリである。アンテナパターン６８は、外部から送信されるＲＦ信号を受信してアナログＲＦ回路６９に出力する。アナログＲＦ回路６９は、上記アンテナパターン６８を介して受信したＲＦ信号に増幅、周波数変換、復調などの信号処理を行い、ベースバンド信号に変換してＣＰＵ６６に出力する。太陽電池７０は、上記の第１の駆動回路６３、第２の駆動回路６４、ＣＰＵ６６、ＲＡＭ６７、アナログＲＦ回路６９に電源電圧を供給する。なお、これらＣＰＵ６６、ＲＡＭ６７、アンテナパターン６８、アナログＲＦ回路６９及び太陽電池７０も接着剤などによってフレキシブル基板６１上に固定されている。
【００６５】
本発明の割込み制御回路Ｃ１及びＣ２は、上記ＣＰＵ６６に対する割込み制御回路として採用でき、ＣＰＵ６６やアナログＲＦ回路６９の内部に設けられている。よって、ＣＰＵ６６として非同期回路対応のＣＰＵを使用することができ、高速化及び低消費電力化を実現することが可能な回路基板を得ることができる。
【００６６】
〔電気光学装置〕
次に、上述した回路基板６０を備えた電気光学装置について説明する。なお、本実施形態では、電気光学装置として、上述した回路基板６０を用いて構成した電気泳動表示装置について説明する。図６は、本電気泳動表示装置１００の概略構成を示す断面図である。この図６に示すように、電気泳動表示装置１００は、回路基板６０をＴＦＴ基板として用い、これに対向するように対向基板９０を配置し、これら両基板６０、９０の間に電気泳動層（電気光学層）９１を配置することによって構成される。
【００６７】
ここで、電気泳動層９１は、マイクロカプセル９１ａを複数備えた構成となっている。
このマイクロカプセル９１ａは樹脂皮膜によって形成され、大きさは１画素の大きさと同程度とされ、表示領域全域を覆うように複数配置されている。また、マイクロカプセル９１ａは、実際には隣接するマイクロカプセル９１ａ同士が密着するため、表示領域６２はマイクロカプセル９１ａによって隙間なく覆われている。マイクロカプセル９１ａには、分散媒９２、電気泳動粒子９３等を有する電気泳動分散液９４が封入されている。
【００６８】
次に、分散媒９２、電気泳動粒子９３を有する電気泳動分散液９４について説明する。
電気泳動分散液９４は、染料によって染色された分散媒９２中に電気泳動粒子９３を分散させた構成となっている。電気泳動粒子９３は、無機酸化物又は無機水酸化物からなる直径０．０１μｍ〜１０μｍ程度の略球状の微粒子であり、上記分散媒９２と異なる色相（白色及び黒色を含む）を有している。このように酸化物又は水酸化物からなる電気泳動粒子９３には固有の表面等電点が存在し、分散媒９２の水素イオン指数ｐＨによってその表面電荷密度（帯電量）が変化する。
【００６９】
ここで、表面等電点とは、水溶液中における両性電解質の電荷の代数和がゼロとなる状態を水素イオン指数ｐＨによって示したものである。例えば、分散媒９２のｐＨが電気泳動粒子９３の表面等電点に等しい場合には、粒子の実効電荷はゼロとなり、粒子は外部電界に対して無反応な状態となる。また、分散媒９２のｐＨが粒子の表面等電点よりも低い場合には、粒子の表面は下式（１）によりプラスの電荷を帯びる。逆に、分散媒９２のｐＨが粒子の表面等電点よりも高い場合には、粒子の表面は下式（２）によりマイナスの電荷を帯びる。
ｐＨ低：Ｍ−ＯＨ＋Ｈ＋（過剰）＋ＯＨ−→Ｍ−ＯＨ２＋＋ＯＨ− ・・・（１）
ｐＨ高：Ｍ−ＯＨ＋Ｈ＋＋ＯＨ−（過剰）→Ｍ−ＯＨ―＋Ｈ＋     ・・・（２）
【００７０】
なお、分散媒９２のｐＨと粒子の表面等電点との差を大きくしていった場合、反応式（１）又は（２）に従って粒子の帯電量は増加していくが、この差が所定値以上となると略飽和し、ｐＨをそれ以上変化させても帯電量は変化しない。この差の値は、粒子の種類、大きさ、形状等によって異なるものの、概ね１以上であればどのような粒子においても帯電量は略飽和すると考えられる。
【００７１】
上述の電気泳動粒子９３としては、例えば、二酸化チタン、酸化亜鉛、酸化マグネシウム、ベンガラ、酸化アルミニウム、黒色低次酸化チタン、酸化クロム、ベーマイト、ＦｅＯＯＨ、二酸化珪素、水酸化マグネシウム、水酸化ニッケル、酸化ジルコニウム、酸化銅等が用いられている。
【００７２】
また、このような電気泳動粒子９３は、単独の微粒子としてだけでなく、各種表面改質を施した状態でも用いることが可能である。このような表面改質の方法としては、例えば、粒子表面をアクリル樹脂、エポキシ樹脂、ポリエステル樹脂、ポリウレタン樹脂等のポリマーでコーティング処理する方法や、シラン系、チタネート系、アルミニウム系、弗素系等のカップリング剤でカップリング処理する方法や、アクリル系モノマー、スチレンモノマー、エポキシ系モノマー、イソシアネート系モノマー等とグラフト重合処理する方法等があり、これらの処理を単独又は二種類以上組み合わせて行うことができる。
分散媒９２には、炭化水素、ハロゲン化炭化水素、エーテル等の非水系有機溶媒が用いられており、スピリトブラック、オイルイエロー、オイルブルー、オイルグリーン、バリファーストブルー、マクロレックスブルー、オイルブラウン、スーダンブラック、ファーストオレンジ等の染料によって染色されて、電気泳動粒子９３と異なる色相を呈している。
【００７３】
このように構成された電気泳動表示装置１００においては、上述した回路基板６０を備えた構成となっているので、高速化及び低消費電力化が可能であり、また、フレキシブルな表示装置となる。なお、本発明の回路基板６０を利用した電気光学装置は、本実施形態に限定されるものではなく、液晶ディスプレイや有機ＥＬディスプレイ等にも好適に用いることができるのは勿論である。
【００７４】
〔電子機器〕
上述した電気泳動表示装置１００は、表示部を備えた様々な電子機器に適用される。以下、上述の電気泳動表示装置１００を備えた電子機器の例について説明する。
まず、電気泳動表示装置１００をフレキシブルな電子ペーパに適用した例について説明する。図７はこの電子ペーパの構成を示す斜視図であり、電子ペーパ２００は、本発明の電気泳動表示装置１００を表示部として備える。電子ペーパ２００は、従来の紙と同様の質感及び柔軟性を有するシートからなる本体２０１を備えて構成されている。
【００７５】
また、図８は、電子ノートの構成を示す斜視図であり、電子ノート３００は、図７で示した電子ペーパ２００が複数枚束ねられ、カバー３０１に挟まれているものである。カバー３０１は、例えば外部の装置から送られる表示データを入力する不図示の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパ２００が束ねられた状態のまま、表示内容を変更したり更新したりできる。
【００７６】
また、上述した例に加えて、他の例として、液晶テレビ、ビューファインダ型やモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等が挙げられる。本発明に係る電気光学装置は、こうした電子機器の表示部としても適用することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１実施形態における割込み制御回路の構成を示すブロック図である。
【図２】本発明の第１実施形態における割込み制御回路の動作を示すタイミングチャートである。
【図３】本発明の第２実施形態における割込み制御回路の構成を示すブロック図である。
【図４】本発明の割込み制御回路を備えた回路基板の一実施例を示す平面図である。
【図５】本発明の割込み制御回路を備えた回路基板の一実施例を示す断面図である。
【図６】本発明の回路基板を備えた電気光学装置の一実施例を示す断面図である。
【図７】本発明の電気光学装置を備えた電子機器の第１実施例である。
【図８】本発明の電気光学装置を備えた電子機器の第２実施例である。
【符号の説明】
【００７８】
Ｃ１、Ｃ２…割込み制御回路、１、５、９、２２…フリップフロップ回路、２、６、１０、１３、１６、２０…遅延回路、３、７、１１、１４、１７…インバータ回路、４、８、１２、１５、１８、２４、２５、２６…ＡＮＤ回路、１９、２１…ＯＲ回路、２３…割込みベクトル発生回路、２４…デコーダ回路、６０…回路基板、１００…電気光学装置(電気泳動表示装置)、２００…電子ペーパ(電子機器)、３００…電子ノート(電子機器)
【図１】
2008181496.tif 000003
【図２】
2008181496.tif 000004
【図３】
2008181496.tif 000005
【図４】
2008181496.tif 000006
【図５】
2008181496.tif 000007
【図６】
2008181496.tif 000008
【図７】
2008181496.tif 000009
【図８】
2008181496.tif 000010