(57)【要約】【課題】トレンチマスク形成のための露光工程時に金属コンタクトによる乱反射を有効に防止できる半導体メモリ素子の金属配線形成方法を提供する。【解決手段】半導体基板１００上に層間絶縁膜１０１、エッチング防止膜１０２、トレンチ酸化膜１０３、ハードマスク膜１０４およびフォトレジスト膜１０５を順次積層して形成する。露光工程を実施して形成されるフォトレジストパターンを用いたエッチング工程によって前記ハードマスク膜を部分エッチングし、ハードマスク膜１０４をエッチングマスクとして用いたエッチング工程を進行して、トレンチ酸化膜１０３、エッチング防止膜１０２および間絶縁膜１０１を順次部分エッチングしてダマシントレンチを形成する。金属物質を形成後にエッチング防止膜１０２が露出されるように化学的機械的研磨工程を進行して金属配線を形成する。エッチング防止膜１０２は露光工程時に用いられる露光エネルギーの乱反射を防止できるARC性物質で形成する。【選択図】    図８
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【特許請求の範囲】
【請求項１】
コンタクトが形成された半導体基板上に層間絶縁膜、エッチング防止膜、トレンチ酸化膜、ハードマスク膜およびフォトレジスト膜を順次積層して形成する工程と、
露光工程を実施して形成されるフォトレジストパターンを用いたエッチング工程によって前記ハードマスク膜を部分エッチングする工程と、
前記ハードマスク膜をエッチングマスクとして用いたエッチング工程を進行し、前記トレンチ酸化膜、前記エッチング防止膜および前記間絶縁膜を順次部分エッチングしてダマシントレンチを形成する工程と、
前記トレンチを含む全体構造上に金属物質を形成した後、前記エッチング防止膜が露出されるように化学的機械的研磨工程を進行して金属配線を形成する工程と、
を含み、
前記エッチング防止膜は前記露光工程時に用いられる露光エネルギーの乱反射を防止することができるARC性物質で形成することを特徴とする半導体メモリ素子の金属配線形成方法。
【請求項２】
前記エッチング防止膜は、SiONで形成することを特徴とする請求項１に記載の半導体メモリ素子の金属配線形成方法。
【請求項３】
前記ハードマスクは窒化膜で形成することを特徴とする請求項１に記載の半導体メモリ素子の金属配線形成方法。
【請求項４】
前記トレンチの底面は、前記コンタクトの上部が露出されるようにして前記金属配線と前記コンタクトが電気的に接続されることを特徴とする請求項１に記載の半導体メモリ素子の金属配線形成方法。
【請求項５】
前記トレンチの形成後さらに、前記金属物質の形成前に前記トレンチを含む全体構造上にバリア膜を形成する工程を含むことを特徴とする請求項１に記載の半導体メモリ素子の金属配線形成方法。
【請求項６】
前記バリア膜はTiまたはTiNで形成することを特徴とする請求項５に記載の半導体メモリ素子の金属配線形成方法。
【請求項７】
前記エッチング防止膜は400Å〜600Åの厚さで形成することを特徴とする請求項１に記載の半導体メモリ素子の金属配線形成方法。
【請求項８】
前記エッチング防止膜は、ARC性物質を用いて形成することを特徴とする請求項１に記載の半導体メモリ素子の金属配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に露光工程時の乱反射防止に係る半導体メモリ素子の金属配線形成方法に関するものである。
【背景技術】
【０００２】
0.12μm級以下の半導体メモリ素子のビット線のように、密集した金属配線を形成するときはダマシン（damascene）方式が多用される。図１は、半導体メモリ素子の金属配線形成方法の従来例を示す。この場合、半導体基板(10)上に、トンネル酸化膜と、フローティングゲートと、誘電体膜と、コントロールゲートと、金属電極層と、そしてハードマスクを順次積層して多数のゲート(11)を形成する。ゲート形成後、イオン注入工程を実施してソースとドレイン領域(12)を形成し、層間絶縁膜の形成時にエッチング防止膜として用いられる窒化膜(13)を形成する。続いて、全体構造上に第１の層間絶縁膜(14)を形成し、コンタクトホールエッチング工程とコンタクト形成工程を進行させ、ソースとドレイン領域(12)に連結されるコンタクト(15)を形成する。以後、第２の層間絶縁膜(16)を形成し、ダマシン工程時にエッチング防止膜として用いられる窒化膜(17)を形成する。それから金属配線を形成するためのトレンチ酸化膜(18)を蒸着し、その上にトレンチマスクとして用いられるフォトレジスト(19)を蒸着する。
【０００３】
一般には、素子のデザインルールが減少するに伴う抵抗問題のために、不純物が含まれたポリシリコンの代わりに、コンタクト(15)をタングステンのように乱反射の酷い金属物質で形成している。これにより、後続のダマシン工程のためのトレンチマスク形成工程時に用いられる露光エネルギーがコンタクトによって乱反射を引き起こし、フォトレジストパターンの変形を誘発することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、トレンチマスク形成のための露光工程時に金属コンタクトによる乱反射を有効に防止できる半導体メモリ素子の金属配線形成方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明に係る代表的な半導体メモリ素子の金属配線形成方法は、コンタクトが形成された半導体基板上に層間絶縁膜、エッチング防止膜、トレンチ酸化膜、ハードマスク膜およびフォトレジスト膜を順次積層して形成する工程と、露光工程を実施して形成されるフォトレジストパターンを用いたエッチング工程によって前記ハードマスク膜を部分エッチングする工程と、前記ハードマスク膜をエッチングマスクとして用いたエッチング工程を進行し、前記トレンチ酸化膜、前記エッチング防止膜および前記間絶縁膜を順次部分エッチングしてダマシントレンチを形成する工程と、前記トレンチを含む全体構造上に金属物質を形成した後、前記エッチング防止膜が露出されるように化学的機械的研磨工程を進行して金属配線を形成する工程と、を含み、前記エッチング防止膜は前記露光工程時に用いられる露光エネルギーの乱反射を防止することができるARC性物質で形成することを特徴とする。
【発明の効果】
【０００６】
本発明の半導体メモリ素子の金属配線形成方法によれば、層間絶縁膜を形成後に金属配線を形成するためのダマシン工程時にエッチング停止膜として用いられる膜を反射防止用として形成する。そうした反射防止用膜によって、トレンチマスク形成のための露光工程時に金属コンタクトによる乱反射を防止でき、トレンチマスクのプロセスマージンを向上させることができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明に係る半導体メモリ素子の金属配線形成方法の好適な実施形態について図を参照して詳細に説明する。
【０００８】
図２〜図８は、本実施形態の半導体メモリ素子の金属配線形成方法における工程を順に示す素子の断面図である。
【０００９】
まず、図２に示す工程において、下部工程つまり多数のゲートパターン、ソースおよびドレイン領域に連結されるコンタクトが半導体基板(100)上に形成され、層間絶縁膜(101)を形成する。その後、ダマシン工程時にエッチング防止膜として用いられるSiON膜(102)を形成する。このとき、SiON膜(102)はエッチング防止膜だけでなく、トレンチマスクの露光工程時に反射防止膜としても用いられる。この後、SiON膜(102)を含む全体構造上にトレンチ酸化膜(103)、ハードマスク膜(104)およびフォトレジストを順次蒸着して形成する。以後、露光工程を進行してフォトレジストパターン(105)を形成する。
【００１０】
上記ハードマスク膜(104)は窒化膜で形成されるのが望ましい。また、SiON膜(102)の代わりにARC(ant-reflective coating)性物質を用いて形成することができる。エッチング防止膜を反射防止効果があるSiON膜で形成すれば、フォトレジストパターン(105)を形成するための露光工程時に用いられる露光エネルギー、すなわちKrF(248nm)またはArF(193nm)の乱反射を防止し、パターンの変形を防止して所望の形状のフォトレジストパターン(105)を形成することができる。SiON膜(102)は400Å〜600Åの厚さで形成することが望ましい。
【００１１】
つぎに、図３に示す工程において、フォトレジストパターンをエッチングマスクとして用いるエッチング工程を進行し、ハードマスク膜(104)を部分エッチングして一定パターンを形成する。その後、ストリップ工程を進行してフォトレジストパターンを除去する。
【００１２】
つぎに、図４と図５に示す工程において、ハードマスク膜(104)をエッチングマスクとして用いるエッチング工程を進行させて、トレンチ酸化膜(103)とSiON膜(102)を順次エッチングする。
【００１３】
つぎに、図６に示す工程において、ハードマスク膜(104)、トレンチ酸化膜(103)およびSiON膜(102)をエッチングマスクとして用いるエッチング工程を進行し、層間絶縁膜(101)をエッチングしてトレンチを形成する。図面で示されていないが、トレンチの底面は半導体基板(100)上に形成されたソースまたはドレインのコンタクト上部が露出されるように形成する。
【００１４】
つぎに、図７に示す工程において、トレンチを含む全体構造上にバリア層(106)を形成する。バリア層(106)はTiまたはTiNで形成することが望ましい。その後、トレンチが完全に埋め込められるように金属物質(107)を形成する。金属物質(107)はタングステンを用いることが望ましい。
【００１５】
そして、図８に示す工程では、SiON膜(102)が露出されるまでCMP工程を進行して金属配線(109)を形成する。
【００１６】
ここで、図９は、エッチング防止膜としてSiNまたはSiONを用いた場合、半導体基板に対する反射度を測定したグラフである。一般に、エッチング防止膜として用いられる窒化膜(SiN)の代わりに反射防止効果があるSiONをエッチング防止膜として用いた場合、反射度の側面で約200％の改善効果がある。即ち、65nmの厚さにおいてSiNの場合、反射度が0.03％であり、SiONの場合、0.015％まで反射度を下げることができる。
【００１７】
以上、本発明に係る半導体メモリ素子の金属配線形成方法について、その好適な実施形態について説明したが、そうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
【図面の簡単な説明】
【００１８】
【図１】半導体メモリ素子の金属配線形成方法について従来を示す素子の断面図。
【図２】本発明に係る半導体メモリ素子の金属配線形成方法の実施形態においてその工程を示す素子の断面図。
【図３】同実施形態における次工程を示す断面図。
【図４】同実施形態における次工程を示す断面図。
【図５】同実施形態における次工程を示す断面図。
【図６】同実施形態における次工程を示す断面図。
【図７】同実施形態における次工程を示す断面図。
【図８】同実施形態における次工程を示す断面図。
【図９】エッチング防止膜としてSiNまたはSiONを用いた場合に半導体基板に対する反射度を測定したグラフ。
【符号の説明】
【００１９】
100   半導体基板  
101   層間絶縁膜
102   エッチング防止膜  
103   トレンチ酸化膜
104   ハードマスク膜  
105   フォトレジスト膜
106   バリア膜  
109   金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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