(57)【要約】【課題】動作開始時の立上げ動作を安定させることが可能な電子回路の初期化方式を提供する。【解決手段】回路動作を設定するための動作設定用レジスタ部５と、前記動作設定用レジスタ部５の初期値を設定するための初期値設定用レジスタ部４と、ＣＰＵ１からのソフトリセットコマンドに応じて、ソフトリセット信号を生成するレジスタ・リセット信号生成部３１とを備え、初期値設定用レジスタ部４は、外部からのハードリセット信号でのみ初期化され、動作設定用レジスタ部５は、前記ソフトリセット信号及び前記ハードリセット信号によって、初期値設定用レジスタ部４に設定された値に応じた初期値に初期化される。ＣＰＵ１は、初期値設定用レジスタ部４に希望の初期値を設定した後、前記ソフトリセットコマンドによってソフトリセット信号を生成させて、動作設定用レジスタ部５の初期化を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路動作を設定するための動作設定用レジスタと、
前記動作設定用レジスタの初期値を設定するための初期値設定用レジスタと、
外部からのソフトリセットコマンドに応じて、ソフトリセット信号を生成するソフトリセット信号生成部と
を備え、
前記初期値設定用レジスタは、外部からのハードリセット信号でのみ初期化され、かつ、記憶する値を外部から設定可能であり、
前記動作設定用レジスタは、前記ソフトリセット信号及び前記ハードリセット信号によって、前記初期値設定用レジスタに設定された値に応じた初期値に初期化される、電子回路。
【請求項２】
前記初期値設定用レジスタのビット数と前記動作設定用レジスタのビット数とが等しく、各ビットが１対１に対応する、請求項１に記載の電子回路。
【請求項３】
前記初期値設定用レジスタのビット数が前記動作設定用レジスタのビット数より少なく、前記初期値設定用レジスタの各ビットは、前記動作設定用レジスタの一部のビットと１対１に対応する、請求項１に記載の電子回路。
【請求項４】
前記初期値設定用レジスタは、外部から入力される初期値選択信号に応じた初期値に初期化される、請求項１〜３のいずれか一項に記載の電子回路。
【請求項５】
前記初期値選択信号のビット数と前記初期値設定用レジスタのビット数とが等しく、各ビットが１対１に対応する、請求項４に記載の電子回路。
【請求項６】
前記初期値選択信号のビット数が前記初期値設定用レジスタのビット数より少なく、前記初期値選択信号の各ビットは、前記初期値設定用レジスタの一部のビットと１対１に対応する、請求項４に記載の電子回路。
【請求項７】
予め定められた初期値に初期化される動作設定用レジスタ及び外部から入力される初期値選択用信号に応じた初期値に初期化される動作設定用レジスタの少なくとも一方を更に備えた、請求項１〜６のいずれか一項に記載の電子回路。
【請求項８】
ＡＳＩＣとして実装される、請求項１〜７のいずれか一項に記載の電子回路。
【請求項９】
請求項１〜８のいずれか一項に記載の電子回路の初期化方法であって、
前記初期値設定用レジスタに前記動作設定用レジスタの初期値を設定するための値を設定し、
前記ソフトリセットコマンドによって、前記ソフトリセット信号生成部に前記ソフトリセット信号を生成させて、前記動作設定用レジスタの初期化を行う、初期化方法。
【請求項１０】
前記初期値設定用レジスタに前記動作設定用レジスタの初期値を設定するための値を設定する前に、前記ハードリセット信号によって、前記初期値設定用レジスタ及び前記動作設定用レジスタの初期化を行う、請求項９に記載の初期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル複写機、ファクシミリ、スキャナ等において利用される電子回路に関し、特に、電子回路の動作を設定する動作設定用レジスタの初期化に関する。
【背景技術】
【０００２】
ＣＰＵ周辺で利用されるＡＳＩＣ（特定用途向け集積回路）においては、一般に、ＣＰＵがＡＳＩＣ内部の動作設定用のレジスタに所定の値を設定することにより、当該レジスタの設定値に応じた動作を行わせるようにしている。
【０００３】
このＡＳＩＣ内部のレジスタは、一般に、電源投入時に、ＡＳＩＣが備えるリセット端子にパワーオンリセット信号を与えることで、回路によって予め定めされている初期値に初期化される。なお、レジスタの初期値選択用に専用の入力端子を備え、当該端子への入力信号に応じて選択される初期値に初期化されるものもある。
【０００４】
一方、リセットの種類としては、リセット端子を介して外部から与えられるリセット信号によるリセット（以下、ハードリセットという）の他に、ＣＰＵからのコマンド設定に応じてＡＳＩＣ内部で生成されるリセット信号によるリセット（以下、ソフトリセットという）がある。
【０００５】
このようないずれかのリセットにより、ＡＳＩＣ内部のレジスタは所定の初期値に初期化されるが、全てのレジスタ初期値が希望するレジスタ値になることは稀であり、一般には、レジスタ初期値は、希望するレジスタ値と異なることとなる。そのため、通常は、ＣＰＵが多数のレジスタに対して順次、希望するレジスタ値を設定した上でＡＳＩＣの使用を開始している。
【０００６】
しかしながら、従来のこのようなレジスタ設定処理においては、ＣＰＵが多数のレジスタに対して順次設定を行う際に、マルチタスク処理により各レジスタが設定されるまでの時間的なバラツキや、レジスタが希望の値に設定されるまでの間、本来希望するレジスタ設定とは異なる初期設定値で動作が行なわれていた影響により、レジスタ設定後の動作に予期せぬバラツキが生じることがあった。
【０００７】
なお、特開２０００−４２７０号公報には、内部のコントロールレジスタを設定することにより、その動作周波数を設定することが可能なＤＳＰが記載されている。
【特許文献１】特開２０００−４２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、動作開始時の立上げ動作を安定させることが可能な電子回路の初期化方式を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る電子回路は、回路動作を設定するための動作設定用レジスタと、前記動作設定用レジスタの初期値を設定するための初期値設定用レジスタと、外部からのソフトリセットコマンドに応じて、ソフトリセット信号を生成するソフトリセット信号生成部とを備え、前記初期値設定用レジスタは、外部からのハードリセット信号でのみ初期化され、かつ、記憶する値を外部から設定可能であり、前記動作設定用レジスタは、前記ソフトリセット信号及び前記ハードリセット信号によって、前記初期値設定用レジスタに設定された値に応じた初期値に初期化される。
【００１０】
この場合において、前記初期値設定用レジスタのビット数と前記動作設定用レジスタのビット数とが等しく、各ビットが１対１に対応しているようにしてもよい。または、前記初期値設定用レジスタのビット数が前記動作設定用レジスタのビット数より少なく、前記初期値設定用レジスタの各ビットは、前記動作設定用レジスタの一部のビットと１対１に対応しているようにしてもよい。
【００１１】
更に、前記初期値設定用レジスタは、外部から入力される初期値選択信号に応じた初期値に初期化されるようにしてもよい。この場合において、前記初期値選択信号のビット数と前記初期値設定用レジスタのビット数とが等しく、各ビットが１対１に対応しているようにしてもよい。または、前記初期値選択信号のビット数が前記初期値設定用レジスタのビット数より少なく、前記初期値選択信号の各ビットは、前記初期値設定用レジスタの一部のビットと１対１に対応しているようにしてもよい。
【００１２】
以上の場合において、予め定められた初期値に初期化される動作設定用レジスタ及び外部から入力される初期値選択用信号に応じた初期値に初期化される動作設定用レジスタの少なくとも一方を更に備えるにしてもよい。更に、ＡＳＩＣとして実装するようにしてもよい。
【００１３】
本発明に係る電子回路の初期化方法は、前述した電子回路の初期化方法であって、前記初期値設定用レジスタに前記動作設定用レジスタの初期値を設定するための値を設定し、前記ソフトリセットコマンドによって、前記ソフトリセット信号生成部に前記ソフトリセット信号を生成させて、前記動作設定用レジスタの初期化を行う。
【００１４】
この場合において、前記初期値設定用レジスタに前記動作設定用レジスタの初期値を設定するための値を設定する前に、前記ハードリセット信号によって、前記初期値設定用レジスタ及び前記動作設定用レジスタの初期化を行うようにしてもよい。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照しつつ説明する。
【００１６】
図１は、本発明による電子回路としてのＡＳＩＣの構成を示す図である。同図に示すように、本発明によるＡＳＩＣ２は、適当なインターフェース（例えば、ＣＰＵバス接続やシリアルインターフェース）を介して、当該ＡＳＩＣ２の設定等を行うＣＰＵ１と接続されている。
【００１７】
また、ＡＳＩＣ２は、インターフェース（Ｉ／Ｆ）部３と、初期値設定用レジスタ部４と、動作設定用レジスタ部５とを備える。
【００１８】
Ｉ／Ｆ部３は、ＣＰＵ１とＡＳＩＣ２内部の各種レジスタとの間でのデータのやり取りを制御するものであり、ＣＰＵ１からのコマンド（アクセス）に応じてＡＳＩＣ２内部のレジスタ（初期値設定用レジスタ部４や動作設定用レジスタ部５等）に対しリード／ライトを行う。また、Ｉ／Ｆ部３は、初期値設定用レジスタ部４及び動作設定用レジスタ部５のリセット（初期化）を行うリセット信号を生成するレジスタ・リセット信号生成部３１を備える。
【００１９】
初期値設定用レジスタ部４は、動作設定用レジスタ５の初期値を設定するための値（例えば、初期値そのもの）を記憶するものである。すなわち、当該初期値設定用レジスタ部４に記憶された値に応じて、動作設定用レジスタ５が初期化される。従って、ＣＰＵ１は、当該初期値設定用レジスタ部４に設定する値を制御することで、リセット時に、動作設定用レジスタ部５に設定される初期値を制御することが可能となる。
【００２０】
動作設定用レジスタ部５は、ＡＳＩＣ２の各種動作（動作モード等）を設定するための値を記憶するものである。ＡＳＩＣ２は、当該動作設定用レジスタ部５に設定された値に応じた動作を行う。
【００２１】
図２は、Ｉ／Ｆ部３が備えるレジスタ・リセット信号生成部３１の構成を示す図である。なお、同図においては、各信号はロー（Ｌｏｗ）アクティブな信号とする。
【００２２】
同図に示すように、レジスタ・リセット信号生成部３１は、ソフトリセット信号生成部３２と、負論理オア（ＯＲ）回路３３とを備える。
【００２３】
負論理オア回路３３の一方の入力端子には、ソフトリセット信号生成部３２の出力が入力され、負論理オア回路３３の他方の入力端子には、外部からリセット端子を介して供給されるリセット信号（ハードリセット信号）が入力される。
【００２４】
ソフトリセット信号生成部３２は、ＣＰＵ１からのソフトリセットを指示するコマンド（ソフトリセット・コマンド）に応じて、ソフトリセット信号を生成するものである。ソフトリセット信号生成部３２は、ＣＰＵ１からのソフトリセットコマンドを検出すると、ソフトリセット信号をアサートし、所定時間アサート状態を維持した後、ネゲートする。
【００２５】
また、負論理オア回路３３は、外部からリセット端子を介して供給されるハードリセット信号と、ソフトリセット信号生成部３２によって生成されるソフトリセット信号との論理和（ＯＲ）をとって、その結果を出力するものである。
【００２６】
同図に示すように、レジスタ・リセット信号生成部３１は、ハードリセット信号をそのまま、初期値設定用レジスタ部４のリセット信号（初期値設定用レジスタ・リセット信号）として出力する。すなわち、初期値設定用レジスタ部４は、ハードリセット信号でのみ初期化されることになる。
【００２７】
また、レジスタ・リセット信号生成部３１は、ハードリセット信号と、ソフトリセット信号生成部３２によって内部的に生成されるソフトリセット信号との論理和をとった信号を、動作設定用レジスタ部５のリセット信号（動作設定用レジスタ・リセット信号）として出力する。すなわち、動作設定用レジスタ部５は、ハードリセット信号及びソフトリセット信号のいずれによっても初期化される。
【００２８】
図３は、初期値設定用レジスタ部４の構成を示す図である。なお、ここでは、簡単のため、初期値設定用レジスタ部４のビット数が１ビットの場合について説明する。
【００２９】
同図に示すように、初期値設定用レジスタ部４は、フリップフロップ回路（以下、Ｆ／Ｆとして参照する。）４１と、２つの負論理アンド回路４２，４３と、インバータ４４とを備える。
【００３０】
Ｆ／Ｆ４１のデータ（Ｄ）端子には、レジスタライトデータが入力され、Ｆ／Ｆ４１のクロック（ＣＫ）端子には、ライト信号が入力される。また、負論理アンド回路４２及び４３の一方の入力端子には、レジスタ・リセット信号生成部３１から出力される初期値設定用レジスタ・リセット信号が入力される。負論理アンド回路４２の他方の入力端子には、インバータ４４の出力端子が接続され、負論理アンド回路４３の他方の入力端子には、外部初期値選択信号が入力される。外部初期値選択信号は、ＡＳＩＣ２が備える所定の入力端子を介して外部から供給される信号であり、Ｆ／Ｆ４１の初期値を選択するための信号である。外部初期値選択信号は、インバータ４４の入力端子にも入力される。また、負論理アンド回路４２の出力端子は、Ｆ／Ｆ４１のプリセット（ＰＲ）端子に接続され、負論理アンド回路４３の出力端子は、Ｆ／Ｆ４１のクリア（ＣＬＲ）端子に接続される。
【００３１】
Ｆ／Ｆ４１は、ＣＰＵ１によって初期値設定用レジスタ部４に対して書き込まれる、動作設定用レジスタ５の初期値を設定するための値を記憶するものである。すなわち、Ｆ／Ｆ４１が初期値設定用レジスタそのものを構成する。一方、負論理アンド回路４２，４３とインバータ４４とは、Ｆ／Ｆ４１のリセット時の初期値を制御するリセット制御回路を構成する。
【００３２】
初期値設定用レジスタ部４は、以上のような構成を有しているので、リセット時に、外部初期値選択信号に応じた初期値に初期化される。すなわち、外部初期値選択信号がハイ（Ｈｉｇｈ）の場合は、初期値設定用レジスタ・リセット信号（＝ハードリセット信号）がアサートされると、Ｆ／Ｆ４１のプリセット（ＰＲ）端子に入力される信号がローにアサートされて、Ｆ／Ｆ４１の出力（Ｑ）がハイに設定（プリセット）される。一方、外部初期値選択信号がロー（Ｌｏｗ）の場合は、初期値設定用レジスタ・リセット信号（＝ハードリセット信号）がアサートされると、Ｆ／Ｆ４１のクリア（ＣＬＲ）端子に入力される信号がローにアサートされ、Ｆ／Ｆ４１の出力（Ｑ）がローに設定（クリア）される。
【００３３】
Ｆ／Ｆ４１の出力は、動作設定用レジスタ部５の初期値選択信号（以下、内部初期値選択信号として参照する。）として、動作設定用レジスタ部５に供給される。
【００３４】
図４は、動作設定用レジスタ部５の構成を示す図である。なお、ここでは、簡単のため、動作設定用レジスタ部５のビット数が１ビットの場合について説明する。
【００３５】
同図に示すように、動作設定用レジスタ部５は、フリップフロップ回路（Ｆ／Ｆ）５１と、２つの負論理アンド回路５２，５３と、インバータ５４とを備える。
【００３６】
Ｆ／Ｆ５１のデータ（Ｄ）端子には、レジスタライトデータが入力され、Ｆ／Ｆ５１のクロック（ＣＫ）端子には、ライト信号が入力される。また、負論理アンド回路５２及び５３の一方の入力端子には、レジスタ・リセット信号生成部３１から出力される動作設定用レジスタ・リセット信号が入力される。負論理アンド回路５２の他方の入力端子には、インバータ５４の出力端子が接続され、負論理アンド回路５３の他方の入力端子には、初期値設定用レジスタ部４から出力される内部初期値選択信号が入力される。内部初期値選択信号は、インバータ５４の入力端子にも入力される。また、負論理アンド回路５２の出力端子は、Ｆ／Ｆ５１のプリセット（ＰＲ）端子に接続され、負論理アンド回路５３の出力端子は、Ｆ／Ｆ５１のクリア（ＣＬＲ）端子に接続される。
【００３７】
Ｆ／Ｆ５１は、ＣＰＵ１によって動作設定用レジスタ部５に対して書き込まれる動作設定用の値を記憶するものである。すなわち、Ｆ／Ｆ５１が動作設定用レジスタそのものを構成する。一方、負論理アンド回路５２，５３とインバータ５４とは、Ｆ／Ｆ５１のリセット時の初期値を制御するリセット制御回路を構成する。
【００３８】
動作設定用レジスタ部５は、以上のような構成を有しているので、リセット時に、内部初期値選択信号に応じた初期値に初期化される。すなわち、内部初期値選択信号がハイの場合は、動作設定用レジスタ・リセット信号（例えば、ソフトリセット信号）がアサートされると、Ｆ／Ｆ５１のプリセット（ＰＲ）端子に入力される信号がローにアサートされて、Ｆ／Ｆ５１の出力（Ｑ）がハイに設定（プリセット）される。一方、内部初期値選択信号がローの場合は、動作設定用レジスタ・リセット信号（例えば、ソフトリセット信号）がアサートされると、Ｆ／Ｆ５１のクリア（ＣＬＲ）端子に入力される信号がローにアサートされ、Ｆ／Ｆ５１の出力（Ｑ）がハイに設定（クリア）される。
【００３９】
ＡＳＩＣ２は、上述したような構成を有しているので、所定の入力端子を介して外部から入力される外部初期値選択信号により、初期値設定用レジスタ部４の初期値を選択し、初期値設定用レジスタ部４から出力される内部初期値選択信号によって、動作設定用レジスタ部５の初期値を選択できるようになっている。従って、外部初期値選択信号によって、ハードリセット時の動作設定用レジスタ５の初期値を選択することができ、ハードリセット時の動作を選択することが可能となっている。
【００４０】
次に、上述したような構成を有するＡＳＩＣ２の初期化方法について説明する。
【００４１】
図５は、ＡＳＩＣ２における初期化処理の流れを示すフローチャートである。
【００４２】
同図に示すように、まず、ハードリセットにより初期値設定用レジスタ部４及び動作設定用レジスタ部５を所定の初期値に初期化する（Ｓ１）。すなわち、初期値設定用レジスタ部４が所定の初期値に初期化されるように、ＡＳＩＣ２の所定の入力端子に所定の外部初期値選択信号を入力した状態で、ＡＳＩＣ２のリセット端子にパワーオンリセット信号を入力する。そうすると、レジスタ・リセット信号生成部３１によって初期値設定用レジスタ・リセット信号がアサートされ、初期値設定用レジスタ部４が、所定の初期値に初期化される。また、この時、レジスタ・リセット信号生成部３１によって動作設定用レジスタ・リセット信号もアサートされ、動作設定用レジスタ部５が、初期値設定用レジスタ部４から出力される内部初期値選択信号に応じた所定の初期値に初期化される。
【００４３】
このようにして、初期値設定用レジスタ部４及び動作設定用レジスタ部５が所定の初期値に初期化されると、次に、ＣＰＵ１が、初期値設定用レジスタ部４に対して、動作設定用レジスタ部５の初期値を設定するための値を設定する（Ｓ２）。その結果、初期値設定用レジスタ部４から、動作設定用レジスタ部５に対して、動作設定用レジスタ部５の希望の初期値を選択するための所定の内部初期値選択信号が出力される。
【００４４】
次に、ソフトリセットにより、動作設定用レジスタ部５を希望の初期値に初期化する（Ｓ３）。すなわち、ＣＰＵ１が、ＡＳＩＣ２に対してソフトリセットコマンドを発行して、ソフトリセットを指示する。そうすると、当該ソフトリセットコマンドに応じて、ソフトリセット信号生成部３２によってソフトリセット信号が生成され、レジスタ・リセット信号生成部３１によって動作設定用レジスタ・リセット信号がアサートされて、動作設定用レジスタ部５が、初期値設定用レジスタ部４から出力される内部初期値選択信号に応じた初期値、すなわち、希望の初期値に初期化される。
【００４５】
以上のような初期化を行うことにより、ＡＳＩＣ２の動作設定用レジスタ部５が希望の初期値に初期化された状態で、動作を開始することが可能となり、動作開始時の立上げ動作を安定化させることが可能となる。
【００４６】
なお、前述した実施形態においては、簡単のため、初期値設定用レジスタ部４及び動作設定用レジスタ部５のビット数をそれぞれ１ビットとしていたが、勿論、それぞれを複数ビットとすることもできる。このとき、前述した１ビットの場合と同様に、初期値設定用レジスタ部４のビット数と動作設定用レジスタ部５のビット数とを等しくし、それぞれのビットを１対１に対応させるようにして、動作設定用レジスタ部５のすべてのビットの初期値を、初期値設定用レジスタ部４で設定できるようにしてもよいし、初期値設定用レジスタ部４のビット数（Ｍ）を、動作設定用レジスタ部５のビット数（Ｎ）より少なくし（Ｍ＜Ｎ）、初期値設定用レジスタ部４の各ビット（Ｍ個）を、動作設定用レジスタ部５の一部（例えば、代表的なＭ個）のビットに１対１に対応させるようにして、代表的なビットについてのみ設定できるようにしてもよい。後者の場合、初期値設定用レジスタ部４に必要なハードウェア量を減らしてコストを削減しつつ、必要な動作設定用レジスタ部５の初期値設定を可能とすることができる。
【００４７】
また、前述した実施形態においては、初期値設定用レジスタ部４のビット数を１ビットとしていたことに対応して、外部初期値選択信号も１ビット信号としていたが、勿論、初期値設定用レジスタ部４のビット数を複数にするのに対応して、外部初期値選択信号を複数ビットの信号とし、入力用の端子の数を複数にしてもよい。このとき、前述した１ビットの場合と同様に、外部初期値選択信号のビット数（入力端子の数）を、初期値設定用レジスタ部４のビット数と等しくし、両者を１対１に対応させるようにして、初期値設定用レジスタ部４のすべてのビットについて初期値を選択できるようにしてもよいし、外部初期値選択信号のビット数（Ｌ）を、初期値設定用レジスタ部４のビット数（Ｍ）より少なくし（Ｌ＜Ｍ）、外部初期値選択信号の各ビット（各入力端子）（Ｌ個）を、初期値設定用レジスタ部４の一部（例えば、代表的なＬ個）のビットに１対１に対応させるようにして、代表的なビットについてのみ初期値を選択できるようにしてもよい。後者の場合、初期値設定用レジスタ部４の初期値設定のための端子数を減らしてコストを削減しつつ、必要な初期値設定用レジスタ部４の初期値設定を可能とすることができる。
【００４８】
また、ＡＳＩＣ２が備える複数の動作設定用レジスタをすべて、上述した動作設定用レジスタ部５と同様に構成するようにしてもよいし、その一部についてのみ上述した動作設定用レジスタ部５と同様に構成し、他の動作設定用レジスタについては、従来のものと同様に、リセット時の初期値が予め定められていたり、所定の入力端子から入力される初期値選択用信号によってリセット時の初期値が選択されたりするように構成してもよい。
【００４９】
これまで本発明を図面に示した実施形態をもって説明してきたが、本発明は図面に示した実施の形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
【図面の簡単な説明】
【００５０】
【図１】本発明による電子回路である、ＡＳＩＣの構成の実施形態を示す図。
【図２】レジスタ・リセット信号生成部の構成の実施形態を示す図。
【図３】初期値設定用レジスタ部の実施形態を示す図。
【図４】動作設定用レジスタ部の実施形態を示す図。
【図５】本発明の初期化処理の実施形態を示すフローチャート。
【符号の説明】
【００５１】
１…ＣＰＵ、２…ＡＳＩＣ、３…インターフェース部、４…初期値設定用レジスタ部、５…動作設定用レジスタ部、３１…レジスタ・リセット信号生成部、３２…ソフトリセット信号生成部、３３…負論理オア回路、４１…フリップフロップ回路、４２…負論理アンド回路、４３…負論理アンド回路、４４…インバータ、５１…フリップフロップ回路、５２…負論理アンド回路、５３…負論理アンド回路、５４…インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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