(57)【要約】【課題】従来の半導体装置では、ＩＳＯを構成するＰ型の埋込層の横方向拡散幅が広がる等により、ＩＳＯの形成領域が狭め難いという問題があった。【解決手段】本発明の半導体装置では、Ｐ型の基板６上に２層のＥＰＩ７、８が形成される。基板６及びＥＰＩ７、８には、ＩＳＯ１、２、３が形成され、複数のアイランドに区分される。ＩＳＯ１は、Ｌ−ＩＳＯ９、Ｍ−ＩＳＯ１０及びＵ−ＩＳＯ１１が連結し、形成される。そして、Ｌ−ＩＳＯ９とＵ−ＩＳＯ１１との間にＭ−ＩＳＯ１０が配置され、Ｌ−ＩＳＯ９の横方向拡散幅Ｗ１が狭められる。この構造により、ＩＳＯ１の形成領域が狭められる。【選択図】図１
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【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板上に形成された逆導電型の第１のエピタキシャル層と、
前記第１のエピタキシャル層上に形成された逆導電型の第２のエピタキシャル層と、
前記第１及び第２のエピタキシャル層を複数のアイランドに区分する一導電型の分離領域とを有し、
前記分離領域は、前記半導体基板、前記第１のエピタキシャル層及び第２のエピタキシャル層とに渡り形成された一導電型の第１の埋込拡散層と、前記第２のエピタキシャル層に形成された一導電型の第２の埋込拡散層と、前記第２のエピタキシャル層に形成された一導電型の第１の拡散層とが連結して形成されることを特徴とする半導体装置。
【請求項２】
前記アイランドの１つ領域にはバイポーラトランジスタが形成され、
前記バイポーラトランジスタのベース領域として用いられる一導電型の第２の拡散層と前記分離領域との間には、前記第１及び第２のエピタキシャル層に渡り形成された逆導電型の埋込拡散層と前記第２のエピタキシャル層に形成された逆導電型の拡散層とが連結して形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記逆導電型の埋込拡散層及び前記逆導電型の拡散層は、前記一導電型の第２の拡散層を囲むように配置され、前記バイポーラトランジスタのコレクタ電極は前記逆導電型の拡散層と接続することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記一導電型の第１の埋込拡散層と前記一導電型の第１の拡散層とは、前記第２のエピタキシャル層にてその一部領域が重畳し、
前記一導電型の第１の埋込拡散層の不純物濃度のピークは、前記第１及び第２のエピタキシャル層の総膜厚の中央よりも前記基板側に位置し、且つ、前記一導電型の第２の埋込拡散層の不純物濃度のピーク及び前記一導電型の第１の拡散層の不純物濃度のピークは、前記中央よりも前記第２のエピタキシャル層の表面側に位置することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記一導電型の第２の埋込拡散層は、前記重畳領域よりも前記第２のエピタキシャル層の表面側に不純物濃度のピークを有し、且つ、前記一導電型の第２の埋込拡散層は、前記重畳領域を含むように前記一導電型の第１の埋込拡散層及び前記一導電型の第１の拡散層と重畳するように形成されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記アイランドの１つの領域にはバイポーラトランジスタが形成され、前記バイポーラトランジスタのベース領域としての一導電型の第２の拡散層と前記分離領域との間には逆導電型の拡散層が形成され、
前記一導電型の第２の埋込拡散層は、前記逆導電型の拡散層と接合領域を形成することを特徴とする請求項４または請求項５に記載の半導体装置。
【請求項７】
前記逆導電型の拡散層は、前記一導電型の第２の拡散層を囲むように配置され、前記接合領域は、前記逆導電型の拡散層の形成領域に渡り形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
一導電型の半導体基板と、
前記半導体基板上に形成された逆導電型の第１のエピタキシャル層と、
前記第１のエピタキシャル層上に形成された逆導電型の第２のエピタキシャル層と、
前記第１及び第２のエピタキシャル層を複数のアイランドに区分する一導電型の分離領域とを有し、
前記分離領域は、前記半導体基板、前記第１のエピタキシャル層及び第２のエピタキシャル層とに渡り形成された一導電型の第１の埋込拡散層と、前記第２のエピタキシャル層に形成された一導電型の第２の埋込拡散層と、前記第２のエピタキシャル層に形成された一導電型の第１の拡散層とが連結して形成され、
前記アイランドの１つの領域にバイポーラトランジスタが形成され、前記バイポーラトランジスタのベース領域として用いられる一導電型の第２の拡散層と前記分離領域との間には逆導電型の拡散層が形成されることを特徴とする半導体装置。
【請求項９】
前記逆導電型の拡散層は、前記一導電型の第２の拡散層を囲むように配置され、前記バイポーラトランジスタのコレクタ電極は前記逆導電型の拡散層と接続することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
一導電型の半導体基板を準備し、前記半導体基板上に逆導電型の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層に一導電型の第１の埋込拡散層を形成する不純物をイオン注入した後、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成する工程と、
前記第２のエピタキシャル層の表面から一導電型の第２の埋込拡散層を形成する不純物を注入した後、連続して一導電型の拡散層を形成する不純物を注入し、熱拡散することで前記一導電型の第１の埋込拡散層、前記一導電型の第２の埋込拡散層及び前記一導電型の拡散層を連結させ分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
同一のレジストマスクを用いて前記一導電型の第２の埋込拡散層及び前記一導電型の拡散層を形成する不純物をイオン注入することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２のエピタキシャル層にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ酸化膜上から前記一導電型の第２の埋込拡散層及び前記一導電型の拡散層を形成する不純物をイオン注入することを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記一導電型の第２の埋込拡散層及び前記一導電型の拡散層を形成する不純物をイオン注入する工程では、前記一導電型の第２の埋込拡散層及び前記一導電型の拡散層の不純物濃度のピークが前記第１及び第２のエピタキシャル層の総膜厚の中央よりも前記第２のエピタキシャル層の表面側に位置するように、前記不純物をイオン注入することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
同一のレジストマスクを用いて前記一導電型の第２の埋込拡散層及び前記一導電型の拡散層を形成する不純物をイオン注入することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
半導体層と、前記半導体層を複数のアイランドに区分する一導電型の分離領域と、前記アイランドの一領域における前記分離領域の内周に位置し、前記半導体層に形成された逆導電型の拡散層とを有し、
前記分離領域は、前記逆導電型の拡散層と接合領域を形成し、前記接合領域を形成する領域の前記分離領域の拡散幅は、前記接合領域よりも前記半導体層の深部に位置する前記分離領域の拡散幅よりも狭くなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一実施例として、下記のＮＰＮトランジスタ２８１の構造が知られている。図２５に示す如く、Ｐ型の半導体基板２８２上には、Ｎ型のエピタキシャル層（以下、ＥＰＩと呼ぶ。）２８３が形成される。ＥＰＩ２８３には、基板２８２表面から上下方向に拡散するＰ型の埋込拡散層（以下、埋込層と呼ぶ。）２８４、２８５とＥＰＩ２８３表面から拡散するＰ型の拡散層２８６、２８７とが形成される。そして、ＥＰＩ２８３は、埋込層２８４、２８５と拡散層２８６、２８７とが連結してなる分離領域（以下、ＩＳＯと呼ぶ。）２８８、２８９により、複数の島領域（以下、アイランドと呼ぶ。）に区分される。アイランドの１つには、例えば、ＮＰＮトランジスタ２８１が形成される。ＮＰＮトランジスタ２８１は、主に、コレクタ領域としてのＮ型の埋込層２９０、ベース領域としてのＰ型の拡散層２９１及びエミッタ領域としてのＮ型の拡散層２９２から形成される。また、埋込層２８４、２８５は、専用の熱処理を行うことで、拡散される。一方、拡散層２８６、２８７も、専用の熱処理を行うことで、拡散される。この熱拡散工程により、埋込層２８４、２８５と拡散層２８６、２８７とは連結し、ＩＳＯ２８８、２８９が形成される（例えば、特許文献１参照。）。
【特許文献１】特開平９−２８３６４６号公報（第３−４、６頁、第１、５−７図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置では、ＥＰＩ２８３の膜厚は、ＮＰＮトランジスタ２８１の耐圧が考慮され決められる。例えば、パワー用の半導体素子と制御用の半導体素子とが、同一の基板２８２に形成される場合には、パワー用半導体素子の耐圧特性に応じて、ＥＰＩ２８３の膜厚が決められる。そして、埋込層２８４、２８５は、基板２８２表面からＥＰＩ２８３へと這い上がる。一方、Ｐ型の拡散層２８６、２８７は、ＥＰＩ２８３表面から這い下がる。この構造により、埋込層２８４、２８５は、その這い上がり量に応じて、その横方向拡散幅Ｗ２３、Ｗ２４も広がってしまう。その結果、ＩＳＯ２８８、２８９の形成領域が縮小され難いという問題がある。
【０００４】
また、従来の半導体装置では、基板２８２上にＥＰＩ２８３が形成される。ＩＳＯ２８８、２８９により区画されたＥＰＩ２８３にはＮＰＮトランジスタ２８１が形成される。そして、ＥＰＩ２８３はＮ型の低不純物濃度領域である。位置合わせ精度により、埋込層２８４や拡散層２９１の形成領域がずれ、両拡散層２８４、２９１間の離間距離Ｌ９が短くなり、空乏層が広がる領域が狭くなる。そして、ＮＰＮトランジスタ２８１では、ベース領域−ＩＳＯ間がショートし易くなり、所望の耐圧特性が得難いという問題がある。また、離間距離Ｌ９のばらつきにより、ＮＰＮトランジスタ２８１の耐圧特性が安定しない。
【０００５】
また、従来の半導体装置では、ＮＰＮトランジスタ２８１の所望の耐圧を実現するためには、拡散層２９１と埋込層２８４との離間距離Ｌ９を一定の距離で確保する必要がある。同様に、拡散層２９１と拡散層２８６との離間距離Ｌ１０も一定の距離で確保する必要がある。しかしながら、埋込層２８４及び拡散層２８６の横方向拡散幅Ｗ２３、Ｗ２５の広がりにより、ＮＰＮトランジスタ２８１のデバイスサイズを縮小し難いという問題がある。
【０００６】
また、従来の半導体装置の製造方法では、埋込層２８４、２８５と拡散層２８６、２８７とを連結させるために、上述した２回の熱拡散工程を行っている。この製造方法により、埋込層２８４、２８５は、その這い上がり量に応じて、その横方向拡散幅Ｗ２３、Ｗ２４も広がってしまう。また、当該熱拡散工程により、Ｎ型の埋込層２９０もＥＰＩ２８３表面側へと這い上がる。その結果、ＩＳＯ２８８、２８９の形成領域及びＮＰＮトランジスタ２８１のデバイスサイズを縮小し難いという問題がある。
【０００７】
更に、図２６に示すように、ＮＰＮトランジスタ３０１、３０２が、ＩＳＯ３０３を介して隣り合う構造について説明する。ＮＰＮトランジスタ３０１のコレクタ領域にグランド電圧（ＧＮＤ）が印加され、ＮＰＮトランジスタ３０２のコレクタ領域に電源電圧（Ｖｃｃ）が印加される。この場合、ＮＰＮトランジスタ３０２では、Ｐ型のＩＳＯ３０３及びＰ型の半導体基板３０４とＮ型のＥＰＩ３０５及びＮ型の埋込層３０６とのＰＮ接合領域には逆バイアスが印加される。そして、空乏層が、ＰＮ接合領域からＰ型のＩＳＯ３０３及びＰ型の基板３０４側へと広がる。
【０００８】
このとき、ＩＳＯ３０３では、Ｐ型の埋込層３０７とＰ型の拡散層３０８との重畳領域の不純物濃度が低濃度となると、点線で示すように、空乏層がＮＰＮトランジスタ３０１側へと広がってしまう。そして、空乏層がＮ型の埋込層３０９まで広がると、ＮＰＮトランジスタ３０１、３０２間のコレクタ領域がショートし、リーク電流が発生する問題がある。一方、このリーク電流を防止するためには、埋込層３０７及び拡散層３０８をより広く拡散させ、重畳領域の不純物濃度を高める必要がある。この場合には、埋込層３０７の拡散幅Ｗ２６及び拡散層３０８の拡散幅Ｗ２７が広くなり、ＮＰＮトランジスタ３０１、３０２のデバイスサイズを縮小し難いという問題がある。
【課題を解決するための手段】
【０００９】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、一導電型の半導体基板と、前記半導体基板上に形成された逆導電型の第１のエピタキシャル層と、前記第１のエピタキシャル層上に形成された逆導電型の第２のエピタキシャル層と、前記第１及び第２のエピタキシャル層を複数のアイランドに区分する一導電型の分離領域とを有し、前記分離領域は、前記半導体基板、前記第１のエピタキシャル層及び第２のエピタキシャル層とに渡り形成された一導電型の第１の埋込拡散層と、前記第２のエピタキシャル層に形成された一導電型の第２の埋込拡散層と、前記第２のエピタキシャル層に形成された一導電型の第１の拡散層とが連結して形成されることを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法では、一導電型の半導体基板を準備し、前記半導体基板上に逆導電型の第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層に一導電型の第１の埋込拡散層を形成する不純物をイオン注入した後、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成する工程と、前記第２のエピタキシャル層の表面から一導電型の第２の埋込拡散層を形成する不純物を注入した後、連続して一導電型の拡散層を形成する不純物を注入し、熱拡散することで前記一導電型の第１の埋込拡散層、前記一導電型の第２の埋込拡散層及び前記一導電型の拡散層を連結させ分離領域を形成する工程とを有することを特徴とする。
【発明の効果】
【００１１】
本発明では、分離領域（以下、ＩＳＯと呼ぶ。）を構成する拡散層が深さ方向に複数形成され、個々の拡散層の這い上がり量または這い下がり量が低減される。この構造により、ＩＳＯの形成領域が狭められる。
【００１２】
また、本発明では、基板上に２層のエピタキシャル層（以下、ＥＰＩと呼ぶ。）が形成される。この構造により、１層目のＥＰＩに形成されるＩＳＯの拡散幅が狭められ、ＩＳＯの形成領域が狭められる。
【００１３】
また、本発明では、ＮＰＮトランジスタのベース領域とＩＳＯとの間に、Ｎ型の埋込拡散層（以下、埋込層と呼ぶ。）とＮ型の拡散層とが連結して配置される。この構造により、ベース領域−ＩＳＯ間がショートし難い構造となり、ＮＰＮトランジスタの耐圧特性が向上される。
【００１４】
また、本発明では、ＮＰＮトランジスタのベース領域とＩＳＯとの間にＮ型の拡散層が形成される。この構造により、ベース領域−ＩＳＯ間がショートし難い構造となり、ＮＰＮトランジスタの耐圧特性が向上される。
【００１５】
また、本発明では、ＮＰＮトランジスタのベース領域とＩＳＯとの間に配置されたＮ型の拡散層が、三重拡散構造である。この構造により、ベース領域−ＩＳＯ間がよりショートし難い構造となる。
【００１６】
また、本発明では、２層目のＥＰＩ表面からＩＳＯを構成する埋込層及び拡散層のイオン注入工程を連続して行う。この製造方法により、当該埋込層を拡散させる専用の熱拡散工程を削減でき、ＩＳＯの形成領域の広がりを防止できる。
【００１７】
また、本発明では、２層目のＥＰＩ表面からＩＳＯを構成する埋込層及び拡散層のイオン注入工程を連続して行う。この製造方法により、マスク枚数が削減でき、製造コストを低減できる。
【００１８】
また、本発明では、ＬＯＣＯＳ酸化膜を形成した後、ＩＳＯを構成する拡散層を形成する。この製造方法により、上記拡散層の形成領域表面及びその近傍領域に発生する結晶欠陥を低減できる。
【００１９】
また、本発明では、ＩＳＯを構成する拡散層とＭＯＳトランジスタのバックゲート領域を構成する拡散層とを共用工程で形成する。この製造方法により、熱拡散工程が低減され、ＩＳＯの形成領域の広がりを抑制できる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の第１の実施の形態である半導体装置について、図１を参照して説明する。
【００２１】
図１に示す如く、分離領域（以下、ＩＳＯと呼ぶ。）１〜３は、ＩＣ全体に格子状に形成され、このＩＳＯで囲まれた島領域（以下、アイランドと呼ぶ。）には、多種多様の半導体素子が形成される。図示の如く、一方のアイランドにはＮＰＮトランジスタ４が形成され、他方のアイランドにはＮチャネル型ＭＯＳトランジスタ５が形成される。
【００２２】
先ず、図示したように、ＩＳＯ１〜３は、Ｐ型の単結晶シリコン基板６上の１層目及び２層目のＮ型のエピタキシャル層（以下、ＥＰＩと呼ぶ。）７、８を貫通し、複数のアイランドに区分する。ＩＳＯ１〜３は、雪だるまのように３つの拡散層から構成される。例えば、ＩＳＯ１〜３は、それぞれ、下からＰ型の埋込拡散層（以下、埋込層と呼ぶ。）９、１０、１２、１３、１５、１６及びＰ型の拡散層１１、１４、１７から構成される。尚、図１に示す断面では、ＩＳＯ１〜３は個別に図示されるが、アイランドを囲むように一体に形成される。
【００２３】
１層目のＥＰＩ７は、基板６上に形成される。２層目のＥＰＩ８が、ＥＰＩ７上に形成される。
【００２４】
Ｐ型の埋込層９、１２、１５（以下、Ｌ−ＩＳＯ９、１２、１５と呼ぶ。）は、基板６、１層目及び２層目のＥＰＩ７、８とに渡り形成される。このＬ−ＩＳＯは、１層目のＥＰＩ７表面からイオン注入される。
【００２５】
Ｐ型の埋込層１０、１３、１６（以下、Ｍ−ＩＳＯ１０、１３、１６と呼ぶ。）は、２層目のＥＰＩ８に形成される。Ｍ−ＩＳＯ１０、１３、１６は、Ｌ−ＩＳＯ９、１２、１５と連結する。このＭ−ＩＳＯは、２層目のＥＰＩ８表面からイオン注入される。
【００２６】
Ｐ型の拡散層１１、１４、１７（以下、Ｕ−ＩＳＯ１１、１４、１７と呼ぶ。）は、２層目のＥＰＩ８に形成される。Ｕ−ＩＳＯ１１、１４、１７は、Ｍ−ＩＳＯ１０、１３、１６と連結する。このＵ−ＩＳＯは、２層目のＥＰＩ８表面からイオン注入される。
【００２７】
図示したように、ＩＳＯ１では、Ｌ−ＩＳＯ９とＵ−ＩＳＯ１１との間にはＭ−ＩＳＯ１０が配置される。そして、Ｍ−ＩＳＯ１０は、１層目のＥＰＩ７から這い上がるＬ−ＩＳＯ９と２層目のＥＰＩ８表面から這い下がるＵ−ＩＳＯ１１とを連結する。この構造により、Ｌ−ＩＳＯ９の這い上がり量が低減され、Ｌ−ＩＳＯ９の横方向への拡散幅Ｗ１も大幅に低減される。つまり、ＩＳＯ１の形成領域はＬ−ＩＳＯ９の横方向への拡散幅Ｗ１により決まるため、ＩＳＯ１の形成領域が大幅に低減される。
【００２８】
同様に、ＩＳＯ２、３においても、Ｌ−ＩＳＯ１２、１５の拡散幅Ｗ２、Ｗ３が大幅に狭くなり、ＩＳＯ２、３の形成領域も大幅に低減される。また、ＩＳＯ１〜３では、Ｍ−ＩＳＯ１０、１３、１６が形成されることで、Ｕ−ＩＳＯ１１、１４、１７の這い下がり量が低減され、このＵ−ＩＳＯの横方向への拡散幅Ｗ４〜Ｗ６が低減される。
【００２９】
更に、基板６上には２層のＥＰＩ７、８が堆積される。１層目のＥＰＩ７の膜厚は、例えば、０．６μｍであり、２層目のＥＰＩ８の膜厚は、例えば、１．０μｍである。この構造により、１層目のＥＰＩ７の膜厚が薄くなる。そして、Ｌ−ＩＳＯ９、１２、１５の這い上がり量が低減され、その横方向への拡散幅Ｗ１〜Ｗ３も大幅に低減される。そして、ＩＳＯ１〜３の形成領域が大幅に低減される。
【００３０】
次に、ＮＰＮトランジスタ４は、主に、基板６と、１層目及び２層目のＥＰＩ７、８と、コレクタ領域としてのＮ型の埋込層１８と、ベース領域としてのＰ型の拡散層１９と、エミッタ領域としてのＮ型の拡散層２０と、Ｎ型の埋込層２１、２２と、Ｎ型の拡散層２３、２４とから構成される。
【００３１】
Ｎ型の埋込層２１、２２は、１層目及び２層目のＥＰＩ７、８に渡り形成される。このＮ型の埋込層は、Ｐ型の拡散層１９とＩＳＯ１、２との間に配置される。
【００３２】
Ｎ型の拡散層２３、２４は、２層目のＥＰＩ８に形成される。Ｎ型の拡散層２３はＮ型の埋込層２１と連結し、Ｎ型の拡散層２４はＮ型の埋込層２２と連結する。そして、このＮ型の拡散層は、Ｐ型の拡散層１９とＩＳＯ１、２との間に配置される。図示していないが、例えば、このＮ型の拡散層は、Ｐ型の拡散層１９の周囲を囲むように一環状に配置される。
【００３３】
ＬＯＣＯＳ酸化膜（以下、ＬＯＣＯＳと呼ぶ。）２５〜２７が、ＥＰＩ８に形成される。ＬＯＣＯＳ２５〜２７の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。ＬＯＣＯＳ２５、２７の下方には、ＩＳＯ１、２が形成される。
【００３４】
絶縁層２８が、ＥＰＩ８上面に形成される。絶縁層２８は、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜及びＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等により、形成される。そして、ドライエッチングにより、絶縁層２８にコンタクトホール２９〜３１が形成される。
【００３５】
コンタクトホール２９〜３１には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、エミッタ電極３２、ベース電極３３及びコレクタ電極３４が形成される。このとき、コレクタ電極３４は、コンタクトホール３１を介してＮ型の拡散層２４と接続する。そして、Ｎ型の拡散層２４とＮ型の埋込層２２とを利用することで、コレクタ領域でのシート抵抗値が低減される。尚、前記エミッタ電極３２、ベース電極３３及びコレクタ電極３４は、前記コンタクトホール２９〜３１内にタングステン（Ｗ）等の金属プラグを埋め込み、その上にアルミ合金膜を形成してもよい。
【００３６】
次に、Ｎチャネル型ＭＯＳトランジスタ５は、主に、基板６と、１層目及び２層目のＥＰＩ７、８と、Ｎ型の埋込層３５と、バックゲート領域としてのＰ型の拡散層３６、３７と、ソース領域としてのＮ型の拡散層３８、４０と、ドレイン領域としてのＮ型の拡散層３９、４１と、ゲート電極４２とから構成される。
【００３７】
Ｎ型の埋込層３５は、基板６と１層目のＥＰＩ７とに渡り形成される。
【００３８】
Ｐ型の拡散層３６は、１層目及び２層目のＥＰＩ７、８に形成され、バックゲート領域として用いられる。Ｐ型の拡散層３７が、Ｐ型の拡散層３６と重畳して形成され、バックゲート引き出し領域として用いられる。
【００３９】
Ｎ型の拡散層３８、３９が、Ｐ型の拡散層３６に形成される。Ｎ型の拡散層３８は、ソース領域として用いられる。Ｎ型の拡散層３９は、ドレイン領域として用いられる。Ｎ型の拡散層３８にはＮ型の拡散層４０が形成され、Ｎ型の拡散層３９にはＮ型の拡散層４１が形成される。この構造により、ドレイン領域はＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造となる。そして、Ｎ型の拡散層３８、３９間に位置するＰ型の拡散層３６は、チャネル領域として用いられる。チャネル領域として用いられるＥＰＩ８上面にはゲート酸化膜４３が形成される。
【００４０】
ゲート電極４２は、ゲート酸化膜４３上面に形成される。ゲート電極４２は、例えば、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成される。図示していないが、タングステンシリサイド膜の上面にシリコン酸化膜が形成される。
【００４１】
ＬＯＣＯＳ２７、４４、４５が、ＥＰＩ８に形成される。
【００４２】
絶縁層２８が、ＥＰＩ８上面に形成される。そして、ドライエッチングにより、絶縁層２８にコンタクトホール４６〜４８が形成される。
【００４３】
コンタクトホール４６〜４８には、上記同様にアルミ合金膜が選択的に形成され、ソース電極４９、ドレイン電極５０及びバックゲート電極５１が形成される。尚、前記ソース電極４９、ドレイン電極５０及びバックゲート電極５１は、前記コンタクトホール４６〜４８内にタングステン（Ｗ）等の金属プラグを埋め込み、その上にアルミ合金膜を形成してもよい。
【００４４】
詳細は半導体装置の製造方法において後述するが、Ｌ−ＩＳＯ９、１２、１５、Ｍ−ＩＳＯ１０、１３、１６及びＵ−ＩＳＯ１１、１４、１７のそれぞれを拡散するための専用の熱拡散工程を削減している。特に、Ｌ−ＩＳＯ９、１２、１５を拡散するための専用の熱拡散工程を省略することで、Ｎ型の埋込層１８、３５の這い上がり量が低減され、ＥＰＩ７、８の膜厚を薄くすることができる。
【００４５】
従来の構造では、ＥＰＩ２８３（図２５参照）の膜厚が、例えば、２．１μｍであったが、本実施の形態では、１層目及び２層目のＥＰＩ７、８の合わせた膜厚が、例えば、１．６μｍとなる。特に、１層目のＥＰＩ７の膜厚を薄くし、更に、Ｌ−ＩＳＯ９の横方向の拡散幅Ｗ１を狭めることで、Ｐ型の拡散層１９とＬ−ＩＳＯ９との離間距離Ｌ１を狭めることができる。また、上述したように、Ｕ−ＩＳＯ１１の横方向の拡散幅Ｗ４を狭めることで、Ｐ型の拡散層１９とＵ−ＩＳＯ１１との離間距離Ｌ２を狭めることができる。従来の構造では、Ｐ型の拡散層２９１（図２５参照）とＰ型の埋込層２８４（図２５参照）との離間距離Ｌ９（図２５参照）は、例えば、１．７μｍであり、Ｐ型の拡散層２９１とＰ型の拡散層２８６（図２５参照）との離間距離Ｌ１０（図２５参照）は、例えば、２．０μｍであった。しかしながら、本実施の形態では、離間距離Ｌ１は、例えば、１．３２μｍとなり、離間距離Ｌ２は、例えば、１．５８μｍとなる。その結果、ＮＰＮトランジスタ４の耐圧特性を維持しつつ、ベース領域−ＩＳＯ間が狭められ、ＮＰＮトランジスタ４のデバイスサイズが縮小される。
【００４６】
更に、上述したように、Ｐ型の拡散層１９とＰ型のＩＳＯ１、２との間には、連結したＮ型の埋込層２１とＮ型の拡散層２３及び連結したＮ型の埋込層２２とＮ型の拡散層２４が配置される。上記連結したＮ型の埋込層２１、２３及び上記連結したＮ型の埋込層２２、２４が配置されることで、Ｐ型の拡散層１９とＰ型のＩＳＯ１、２との間のＥＰＩ７、８の不純物濃度が高くなる。この構造により、Ｐ型の拡散層１９とＮ型のＥＰＩ８とのＰＮ接合領域から広がる空乏層に関し、Ｎ型のＥＰＩ８側に広がる空乏層が、広がり難くなる。同様に、Ｐ型のＩＳＯ１、２とＮ型のＥＰＩ７、８とのＰＮ接合領域から広がる空乏層に関しても、Ｎ型のＥＰＩ７、８側に広がる空乏層が、広がり難くなる。そのことで、上記空乏層の広がりが、上記連結したＮ型の埋込層２１、２３及び上記連結したＮ型の埋込層２２、２４により調整されることで、ベース領域−ＩＳＯ間がショートし難くなり、ＮＰＮトランジスタ４の耐圧特性が向上される。
【００４７】
尚、本実施の形態では、ＩＳＯ１〜３において、Ｌ−ＩＳＯ９、１２、１５とＵ−ＩＳＯ１１、１４、１７との間にＭ−ＩＳＯ１０、１３、１６のみが配置される場合について説明したが、この場合に限定するものではない。例えば、このＬ−ＩＳＯとこのＵ−ＩＳＯとの間に複数段のＰ型の埋込層が配置される場合でもよい。
【００４８】
また、本実施の形態では、上記連結したＮ型の埋込層２１、２３及び上記連結したＮ型の埋込層２２、２４の配置領域は、ＮＰＮトランジスタ４の耐圧特性に応じて種々の設計変更が可能である。例えば、Ｐ型の拡散層１９とＰ型のＩＳＯ１、２との離間距離により、所望の耐圧特性が確保される領域には、上記連結したＮ型の埋込層２１、２３及び上記連結したＮ型の埋込層２２、２４が必ずしも配置される必要はない。つまり、Ｐ型の拡散層１９とＰ型のＩＳＯ１、２との離間距離が短い領域には、少なくとも上記連結したＮ型の埋込層２１、２３及び上記連結したＮ型の埋込層２２、２４が配置されればよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４９】
本発明の第２の実施の形態である半導体装置について、図２を参照して説明する。
【００５０】
図２に示す如く、ＩＳＯ６１〜６３で区画された１つのアイランドにはＮＰＮトランジスタ６４が形成され、別のアイランドにはＮチャネル型ＭＯＳトランジスタ６５が形成される。尚、図示していないが、その他のアイランドにはＰチャネル型ＭＯＳトランジスタ、ＰＮＰトランジスタ等が形成される。
【００５１】
先ず、第１の実施例と同様に、図示したように、ＩＳＯ６１〜６３は、Ｐ型の単結晶シリコン基板６６上の１層目及び２層目のＮ型のＥＰＩ６７、６８を貫通し、複数のアイランドに区分する。ＩＳＯ６１は、Ｐ型の埋込層６９（以下、Ｌ−ＩＳＯ６９と呼ぶ。）、Ｐ型の埋込層７０（以下、Ｍ−ＩＳＯ７０と呼ぶ。）及びＰ型の拡散層７１（以下、Ｕ−ＩＳＯ７１と呼ぶ。）から構成される。同様に、ＩＳＯ６２は、Ｐ型の埋込層７２、７３（以下、Ｌ−ＩＳＯ７２、Ｍ−ＩＳＯ７３と呼ぶ。）及びＰ型の拡散層７４（以下、Ｕ−ＩＳＯ７４と呼ぶ。）から構成され、ＩＳＯ６３は、Ｐ型の埋込層７５、７６（以下、Ｌ−ＩＳＯ７５、Ｍ−ＩＳＯ７６と呼ぶ。）及びＰ型の拡散層７７（以下、Ｕ−ＩＳＯ７７と呼ぶ。）から構成される。
【００５２】
１層目のＥＰＩ６７が、基板６６上に形成される。２層目のＥＰＩ６８が、１層目のＥＰＩ６７上に形成される。
【００５３】
Ｌ−ＩＳＯ６９、７２、７５は、基板６６、１層目及び２層目のＥＰＩ６７、６８とに渡り形成される。
【００５４】
Ｍ−ＩＳＯ７０、７３、７６は、２層目のＥＰＩ６８に形成される。Ｍ−ＩＳＯ７０、７３、７６は、Ｌ−ＩＳＯ６９、７２、７５と連結する。
【００５５】
Ｕ−ＩＳＯ７１、７４、７７は、２層目のＥＰＩ６８に形成される。Ｕ−ＩＳＯ７１、７４、７７は、Ｍ−ＩＳＯ７０、７３、７６と連結する。
【００５６】
図示したように、ＩＳＯ６１では、Ｌ−ＩＳＯ６９とＵ−ＩＳＯ７１との間にはＭ−ＩＳＯ７０が配置される。そして、Ｍ−ＩＳＯ７０は、ＥＰＩ６７から這い上がるＬ−ＩＳＯ６９とＥＰＩ６８表面から這い下がるＵ−ＩＳＯ７１とを連結する。
【００５７】
この構造により、Ｌ−ＩＳＯ６９の這い上がり量が低減され、Ｌ−ＩＳＯの横方向への拡散幅Ｗ７も大幅に低減される。つまり、ＩＳＯ６１の形成領域はＬ−ＩＳＯ６９の横方向への拡散幅Ｗ７により決まるため、ＩＳＯ６１の形成領域が大幅に低減される。尚、同様に、ＩＳＯ６２、６３においても、Ｌ−ＩＳＯ７２、７５の拡散幅Ｗ８、Ｗ９が大幅に狭くなり、ＩＳＯ６２、６３の形成領域も大幅に低減される。また、Ｕ−ＩＳＯ７１、７４、７７の横方向への拡散幅Ｗ１０〜Ｗ１２も低減される。
【００５８】
更に、基板６６上には２層のＥＰＩ６７、６８が堆積される。１層目のＥＰＩ６７の膜厚は、例えば、０．６μｍであり、２層目のＥＰＩ６８の膜厚は、例えば、１．０μｍである。この構造により、１層目のＥＰＩ６７の膜厚が薄くなる。そして、Ｌ−ＩＳＯ６９、７２、７５の這い上がり量が低減され、その横方向への拡散幅Ｗ７〜Ｗ９も大幅に低減される。そして、ＩＳＯ６１〜６３の形成領域が大幅に低減される。
【００５９】
次に、ＮＰＮトランジスタ６４は、主に、基板６６と、ＥＰＩ６７、６８と、コレクタ領域としてのＮ型の埋込層７８と、ベース領域としてのＰ型の拡散層７９と、エミッタ領域としてのＮ型の拡散層８０と、Ｎ型の拡散層８１〜８６とから構成される。
【００６０】
Ｎ型の拡散層８１〜８６は、２層目のＥＰＩ６８に形成される。Ｎ型の拡散層８１、８３、８５はそれぞれ重畳して形成され、Ｎ型の拡散層８２、８４、８６はそれぞれ重畳して形成される。そして、Ｎ型の拡散層８１〜８６は、Ｐ型の拡散層７９とＩＳＯ６１、６２との間に配置される。図示していないが、例えば、Ｎ型の拡散層８１とＮ型の拡散層８２とは、Ｐ型の拡散層７９の周囲を囲むように一環状に配置される。尚、Ｎ型の拡散層８３とＮ型の拡散層８４及びＮ型の拡散層８５とＮ型の拡散層８６も同様にＰ型の拡散層７９の周囲を囲むように一環状に配置される。
【００６１】
ＬＯＣＯＳ８７〜８９が、ＥＰＩ６８に形成される。ＬＯＣＯＳ８７、８９の下方には、Ｐ型のＩＳＯ６１、６２が形成される。
【００６２】
絶縁層９０が、ＥＰＩ６８上面に形成される。絶縁層９０は、ＮＳＧ膜及びＢＰＳＧ膜等により、形成される。そして、ドライエッチングにより、絶縁層９０にコンタクトホール９１〜９３が形成される。
【００６３】
コンタクトホール９１〜９３には、第１の実施例と同様に、アルミ合金膜が選択的に形成され、エミッタ電極９４、ベース電極９５及びコレクタ電極９６が形成される。このとき、コレクタ電極９６は、コンタクトホール９３を介してＮ型の拡散層８６と接続する。そして、Ｎ型の拡散層８２、８４、８６を利用することで、コレクタ領域でのシート抵抗値が低減される。
【００６４】
次に、Ｎチャネル型ＭＯＳトランジスタ６５は、主に、基板６６と、ＥＰＩ６７、６８と、Ｎ型の埋込層９７と、バックゲート領域としてのＰ型の拡散層９８、９９と、ソース領域としてのＮ型の拡散層１００、１０２と、ドレイン領域としてのＮ型の拡散層１０１、１０３と、ゲート電極１０４とから構成される。
【００６５】
Ｎ型の埋込層９７は、基板６６とＥＰＩ６７とに渡り形成される。
【００６６】
Ｐ型の拡散層９８は、ＥＰＩ６７、６８に形成され、バックゲート領域として用いられる。Ｐ型の拡散層９９が、Ｐ型の拡散層９８と重畳して形成され、バックゲート引き出し領域として用いられる。
【００６７】
Ｎ型の拡散層１００、１０１が、Ｐ型の拡散層９８に形成される。Ｎ型の拡散層１００は、ソース領域として用いられる。Ｎ型の拡散層１０１は、ドレイン領域として用いられる。Ｎ型の拡散層１００にはＮ型の拡散層１０２が形成され、Ｎ型の拡散層１０１にはＮ型の拡散層１０３が形成される。この構造により、ドレイン領域はＤＤＤ構造となる。そして、Ｎ型の拡散層１００、１０１間に位置するＰ型の拡散層９８は、チャネル領域として用いられる。チャネル領域として用いられるＥＰＩ６８上面にはゲート酸化膜１０５が形成される。
【００６８】
ゲート電極１０４は、ゲート酸化膜１０５上面に形成される。ゲート電極１０４は、例えば、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成される。図示していないが、タングステンシリサイド膜の上面にシリコン酸化膜が形成される。
【００６９】
ＬＯＣＯＳ８９、１０６、１０７が、ＥＰＩ６８に形成される。
【００７０】
絶縁層９０が、ＥＰＩ６８上面に形成される。そして、ドライエッチングにより、絶縁層９０にコンタクトホール１０８〜１１０が形成される。
【００７１】
コンタクトホール１０８〜１１０には、アルミ合金膜が選択的に形成され、ソース電極１１１、ドレイン電極１１２及びバックゲート電極１１３が形成される。
【００７２】
詳細は半導体装置の製造方法において後述するが、Ｌ−ＩＳＯ６９、７２、７５、Ｍ−ＩＳＯ７０、７３、７６及びＵ−ＩＳＯ７１、７４、７７のそれぞれを拡散するための専用の熱拡散工程を削減している。特に、Ｌ−ＩＳＯ６９、７２、７５を拡散するための専用の熱拡散工程を省略することで、Ｎ型の埋込層７８、９７の這い上がり量が低減され、ＥＰＩ６７、６８の膜厚を薄くすることができる。
【００７３】
従来の構造では、ＥＰＩ２８３（図２５参照）の膜厚が、例えば、２．１μｍであったが、本実施の形態では、ＥＰＩ６７、６８の合わせた膜厚が、例えば、１．６μｍとなる。特に、１層目のＥＰＩ６７の膜厚を薄くし、更に、Ｌ−ＩＳＯ６９の横方向の拡散幅Ｗ７を狭めることで、Ｐ型の拡散層７９とＬ−ＩＳＯ６９との離間距離Ｌ３を狭めることができる。また、上述したように、Ｕ−ＩＳＯ７１の横方向の拡散幅Ｗ１０を狭めることで、Ｐ型の拡散層７９とＵ−ＩＳＯ７１との離間距離Ｌ４を狭めることができる。
【００７４】
従来の構造では、Ｐ型の拡散層２９１（図２５参照）とＰ型の埋込層２８４（図２５参照）との離間距離Ｌ９（図２５参照）は、例えば、１．７μｍであり、Ｐ型の拡散層２９１とＰ型の拡散層２８６（図２５参照）との離間距離Ｌ１０（図２５参照）は、例えば、２．０μｍであった。しかしながら、本実施の形態では、離間距離Ｌ３は、例えば、１．２３μｍとなり、離間距離Ｌ４は、例えば、１．５５μｍとなる。その結果、ＮＰＮトランジスタ６４の耐圧特性を維持しつつ、ベース領域−ＩＳＯ間が狭められ、ＮＰＮトランジスタ６４のデバイスサイズが縮小される。
【００７５】
更に、上述したように、Ｐ型の拡散層７９とＰ型のＩＳＯ６１、６２との間には、Ｎ型の拡散層８１〜８６が配置される。Ｎ型の拡散層８１〜８６が配置されることで、Ｐ型の拡散層７９とＰ型のＩＳＯ６１、６２との間のＥＰＩ６７、６８の不純物濃度が高くなる。この構造により、Ｐ型の拡散層７９とＮ型のＥＰＩ６８とのＰＮ接合領域から広がる空乏層に関し、Ｎ型のＥＰＩ６８側に広がる空乏層が、広がり難くなる。同様に、Ｐ型のＩＳＯ６１、６２とＮ型のＥＰＩ６７、６８とのＰＮ接合領域から広がる空乏層に関しても、Ｎ型のＥＰＩ６７、６８側に広がる空乏層が、広がり難くなる。そのことで、上記空乏層の広がりが、Ｎ型の拡散層８１〜８６により調整されることで、ベース領域−ＩＳＯ間がショートし難くなり、ＮＰＮトランジスタ６４の耐圧特性が向上される。
【００７６】
尚、本実施の形態では、ＩＳＯ６１〜６３において、Ｌ−ＩＳＯ６９、７２、７５とＵ−ＩＳＯ７１、７４、７７との間にＭ−ＩＳＯ７０、７３、７６のみが配置される場合について説明したが、この場合に限定するものではない。例えば、このＬ−ＩＳＯとこのＵ−ＩＳＯとの間に複数段のＰ型の埋込層が配置される場合でもよい。
【００７７】
また、本実施の形態では、Ｎ型の拡散層８１〜８６の配置領域は、ＮＰＮトランジスタ６４の耐圧特性に応じて種々の設計変更が可能である。例えば、Ｐ型の拡散層７９とＰ型のＩＳＯ６１、６２との離間距離により、所望の耐圧特性が確保される領域には、Ｎ型の拡散層８１〜８６は必ずしも配置される必要はない。つまり、Ｐ型の拡散層７９とＰ型のＩＳＯ６１、６２との離間距離が短い領域には、少なくともＮ型の拡散層８１〜８６が配置されればよい。
【００７８】
また、本実施の形態では、Ｎ型の拡散層８１、８３、８５及びＮ型の拡散層８２、８４、８６のそれぞれが重畳して形成される場合について説明したが、この場合に限定するものではない。例えば、Ｎ型の拡散層８１、８２のみの場合でもよい。また、Ｎ型の拡散層８１、８３及びＮ型の拡散層８２、８４のそれぞれが重畳する二重拡散構造の場合でもよい。また、それぞれ四重拡散構造等の更なる多重拡散構造の場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７９】
次に、本発明の第３の実施の形態である半導体装置の製造方法について、図３〜図９を参照して説明する。尚、図３〜図９に示す半導体装置の製造方法は、図１に示す半導体装置の製造方法であるため、同一の構成要素には同一の符番を用いる。
【００８０】
先ず、図３に示す如く、Ｐ型の単結晶シリコン基板６を準備する。基板６上にシリコン酸化膜１２１を形成し、Ｎ型の埋込層１２２、１２３の形成領域上に開口部が形成されるように、シリコン酸化膜１２１を選択的に除去する。そして、シリコン酸化膜１２１をマスクとして用い、基板６の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース１２４を塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込層１２２、１２３を形成した後、シリコン酸化膜１２１及び液体ソース１２４を除去する。
【００８１】
次に、図４に示す如く、基板６上に１層目のＮ型のＥＰＩ７を形成する。このとき、膜厚が０．５〜０．７μｍ程度となるように、ＥＰＩ７を形成する。このＥＰＩ７の形成工程における熱処理により、前記Ｎ型の埋込層１２２、１２３（図３参照）が熱拡散され、Ｎ型の埋込層１８、３５が形成される。
【００８２】
次に、ＥＰＩ７上にシリコン酸化膜１２５を形成し、イオン注入技術を用い、Ｎ型の拡散層１２６、１２７を形成する。その後、シリコン酸化膜１２５上にフォトレジスト１２８を形成し、Ｐ型の埋込層１２９〜１３１が形成される領域上のフォトレジスト１２８に開口部を形成する。その後、ＥＰＩ７の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）をイオン注入する。そして、フォトレジスト１２８及びシリコン酸化膜１２５を除去する。
【００８３】
次に、図５に示す如く、ＥＰＩ７上に２層目のＮ型のＥＰＩ８を形成する。このとき、膜厚が０．９〜１．１μｍ程度となるように、ＥＰＩ８を形成する。このＥＰＩ８の形成工程における熱処理により、前記Ｎ型の埋込層１２６、１２７（図４参照）及び前記Ｐ型の埋込層１２９、１３０、１３１（図４参照）が熱拡散され、Ｎ型の埋込層２１、２２及びＬ−ＩＳＯ９、１２、１５が形成される。
【００８４】
その後、ＥＰＩ８上にシリコン酸化膜１３２を形成し、シリコン酸化膜１３２上にフォトレジスト１３３を形成する。そして、Ｎ型の拡散層１３４、１３５が形成される領域上のフォトレジスト１３３に開口部を形成する。ＥＰＩ８の表面から、Ｎ型不純物、例えば、リン（Ｐ＋）をイオン注入する。
【００８５】
次に、図６に示す如く、フォトレジスト１３３（図５参照）を除去し、熱拡散し、Ｎ型の拡散層２３、２４を形成した後、シリコン酸化膜１３２（図５参照）を除去する。そして、ＥＰＩ８の所望の領域にＬＯＣＯＳ２５〜２７、４４、４５を形成する。ＥＰＩ８上面にシリコン酸化膜１３６を形成し、シリコン酸化膜１３６上にフォトレジスト１３７を形成する。そして、Ｐ型の埋込層１３８〜１４１が形成される領域上のフォトレジスト１３７に開口部を形成する。その後、ＥＰＩ８の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋＋）をイオン注入する。
【００８６】
次に、Ｐ型の埋込層１３８〜１４１が熱拡散されることなく、同一のフォトレジスト１３７を用い２回目のイオン注入を行う。フォトレジスト１３７上から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）をイオン注入する。この２回目のイオン注入工程により、Ｐ型の拡散層１４２〜１４５が形成される。つまり、本実施の形態では、Ｐ型の埋込層１３８〜１４１及びＰ型の拡散層１４２〜１４５をそれぞれ熱拡散するための専用の熱拡散工程が削減されている。
【００８７】
ここで、ＬＯＣＯＳ２５、２７、４４、４５を形成した後に、ＬＯＣＯＳ２５、２７、４４、４５上からホウ素（Ｂ＋＋、Ｂ＋）をイオン注入する。この製造方法により、比較的に分子レベルの大きいホウ素（Ｂ＋＋、Ｂ＋）をイオン注入することでダメージを受けたＥＰＩ８表面から、ＬＯＣＯＳ２５、２７、４４、４５形成時の熱により結晶欠陥が発生することを防ぐことができる。つまり、ＬＯＣＯＳ形成後にホウ素をイオン注入することで、上記ダメージ領域にＬＯＣＯＳ形成時の熱が加わることを防止できる。
【００８８】
次に、図７に示す如く、フォトレジスト１３７（図６参照）を除去し、熱拡散し、Ｍ−ＩＳＯ１０、１３、１６、Ｕ−ＩＳＯ１１、１４、１７及びＰ型の拡散層３６を形成した後、シリコン酸化膜１３６（図６参照）を除去する。以下の説明では、Ｐ型の埋込層１４０（図６参照）とＰ型の拡散層１４４（図６参照）とは熱拡散により連結し、Ｐ型の拡散層３６となる。
【００８９】
上述したように、１回目のイオン注入工程の後に、熱拡散工程を行うことなく、連続して２回目のイオン注入工程を行った後、熱拡散工程を行う。この製造方法により、Ｍ−ＩＳＯ１０、１３、１６、Ｕ−ＩＳＯ１１、１４、１７及びＰ型の拡散層３６は１回の熱拡散工程により形成される。つまり、１回目及び２回目のイオン注入後の専用の熱拡散工程を省略することで、Ｌ−ＩＳＯ９、１２、１５の横方向拡散幅Ｗ１、Ｗ２、Ｗ３（図１参照）を抑制し、ＩＳＯ１、２、３（図１参照）の形成領域も狭めることができる。
【００９０】
更に、１回目のイオン注入工程では、２回目のイオン注入工程よりも高加速電圧によりイオン注入を行う。そして、Ｍ−ＩＳＯ１０、１３、１６は、Ｌ−ＩＳＯ９、１２、１５の近傍に形成される。この製造方法より、Ｌ−ＩＳＯ９、１２、１５の這い上がり量を低減させつつ、Ｍ−ＩＳＯ１０、１３、１６とＬ−ＩＳＯ９、１２、１５とは確実に連結させることができる。
【００９１】
更に、Ｌ−ＩＳＯ９、１２、１５の不純物濃度を低濃度とすることで、Ｌ−ＩＳＯ９、１２、１５の横方向拡散幅Ｗ１〜Ｗ３を抑制し、ＩＳＯ１〜３の形成領域も狭めることができる。同様に、Ｕ−ＩＳＯ１１、１４、１７の這い下がり量を低減することで、Ｕ−ＩＳＯ１１、１４、１７の横方向拡散幅Ｗ４〜Ｗ６（図１参照）を抑制することができる。
【００９２】
その後、ＥＰＩ８上にゲート酸化膜４３を形成する。そして、ゲート酸化膜４３上に、例えば、ポリシリコン膜、タングステンシリサイド膜から成るゲート電極４２を形成する。その後、ゲート酸化膜４３として用いるシリコン酸化膜上にフォトレジスト１４６を形成する。そして、Ｎ型の拡散層１４７、１４８が形成される領域上のフォトレジスト１４６に開口部を形成する。そして、ＥＰＩ８表面から、Ｎ型不純物、例えば、リン（Ｐ＋）をイオン注入する。このとき、ＬＯＣＯＳ２７、４４及びゲート電極４２をマスクとして利用することで、位置精度良くＮ型の拡散層１４７、１４８を形成することができる。その後、フォトレジスト１４６を除去し、熱拡散する。尚、当該熱拡散工程により、Ｎ型の拡散層１４７、１４８が熱拡散され、Ｎ型の拡散層３８、３９（図８参照）が形成される。
【００９３】
次に、図８に示す如く、ゲート酸化膜４３上にフォトレジスト１４９を形成する。そして、Ｐ型の拡散層１５０が形成される領域上のフォトレジスト１４９に開口部を形成する。ＥＰＩ８表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入する。その後、フォトレジスト１４９を除去し、熱拡散する。尚、当該熱拡散工程により、Ｐ型の拡散層１５０が熱拡散され、Ｐ型の拡散層１９（図９参照）が形成される。
【００９４】
最後に、図９に示す如く、Ｎ型の拡散層２０、４０、４１を形成した後、Ｐ型の拡散層３７を形成する。その後、ＥＰＩ８上に絶縁層２８として、例えば、ＮＳＧ膜及びＢＰＳＧ膜等を堆積する。そして、ドライエッチングで、絶縁層２８にコンタクトホール２９〜３１、４６〜４８を形成する。コンタクトホール２９〜３１、４６〜４８には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、エミッタ電極３２、ベース電極３３、コレクタ電極３４、ソース電極４９、ドレイン電極５０及びバックゲート電極５１を形成する。
【００９５】
尚、本実施の形態では、ＩＳＯを構成する拡散層を形成する際に、ＬＯＣＯＳ２５〜２７、４４、４５上から同一レジストマスクを用いて、連続して２回のイオン注入工程を行う場合について説明したが、この場合に限定するものではない。例えば、ＬＯＣＯＳ２５〜２７、４４、４５上から同一レジストマスクを用いて、連続して３回以上のイオン注入工程を行い、Ｌ−ＩＳＯ９、１２、１５とＵ−ＩＳＯ１１、１４、１７との間に複数段のＰ型の埋込層を形成する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００９６】
次に、本発明の第４の実施の形態である半導体装置の製造方法について、図１０〜図１７を参照して説明する。尚、図１０〜図１７に示す半導体装置の製造方法は、図２に示す半導体装置の製造方法であるため、同一の構成要素には同一の符番を用いる。
【００９７】
先ず、図１０に示す如く、Ｐ型の単結晶シリコン基板６６を準備する。基板６６上にシリコン酸化膜１６１を形成し、Ｎ型の埋込層１６２、１６３の形成領域上に開口部が形成されるように、シリコン酸化膜１６１を選択的に除去する。そして、シリコン酸化膜１６１をマスクとして用い、基板６６の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース１６４を塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込層１６２、１６３を形成した後、シリコン酸化膜１６１及び液体ソース１６４を除去する。
【００９８】
次に、図１１に示す如く、基板６６上に１層目のＮ型のＥＰＩ６７を形成する。このとき、膜厚が０．５〜０．７μｍ程度となるように、ＥＰＩ６７を形成する。このＥＰＩ６７の形成工程における熱処理により、前記Ｎ型の埋込層１６２、１６３（図１０参照）が熱拡散され、Ｎ型の埋込層７８、９７が形成される。
【００９９】
次に、ＥＰＩ６７上にシリコン酸化膜１６５を形成し、シリコン酸化膜１６５上にフォトレジスト１６６を形成する。そして、Ｐ型の埋込層１６７〜１６９が形成される領域上のフォトレジスト１６６に開口部を形成する。その後、ＥＰＩ６７の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋＋）をイオン注入する。そして、フォトレジスト１６６及びシリコン酸化膜１６５を除去する。
【０１００】
次に、図１２に示す如く、ＥＰＩ６７上に２層目のＮ型のＥＰＩ６８を形成する。このとき、膜厚が０．９〜１．１μｍ程度となるように、ＥＰＩ６８を形成する。このＥＰＩ６８の形成工程における熱処理により、前記Ｐ型の埋込層１６７〜１６９（図１１参照）が熱拡散され、Ｌ−ＩＳＯ６９、７２、７５が形成される。
【０１０１】
その後、ＥＰＩ６８上にシリコン酸化膜１７０を形成した後、シリコン酸化膜１７０上にフォトレジスト１７１を形成する。Ｎ型の拡散層１７２〜１７５が形成される領域上のフォトレジスト１７１に開口部を形成する。先ず、Ｎ型の拡散層１７２、１７３を形成するために、ＥＰＩ６８の表面から、例えば、Ｎ型不純物のリン（Ｐ＋）をイオン注入する。次に、Ｎ型の拡散層１７４、１７５を形成するために、ＥＰＩ６８の表面から、例えば、Ｎ型不純物のリン（Ｐ＋）を連続してイオン注入する。その後、フォトレジスト１７１を除去し、熱拡散した後シリコン酸化膜１７０を除去する。尚、当該熱拡散工程により、Ｎ型の拡散層１７２〜１７５が熱拡散され、Ｎ型の拡散層８１〜８４（図１３参照）が形成される。
【０１０２】
次に、図１３に示す如く、ＥＰＩ６８の所望の領域にＬＯＣＯＳ８７〜８９、１０６、１０７を形成する。ＥＰＩ６８上面にシリコン酸化膜１７６を形成し、シリコン酸化膜１７６上にフォトレジスト１７７を形成する。そして、Ｐ型の埋込層１７８〜１８０、１８１が形成される領域上のフォトレジスト１７７に開口部を形成する。その後、ＥＰＩ６８の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋＋）をイオン注入する。
【０１０３】
次に、Ｐ型の埋込層１７８〜１８１が熱拡散されることなく、同一のフォトレジスト１７７を用い２回目のイオン注入を行う。フォトレジスト１７７上から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）をイオン注入する。この２回目のイオン注入工程により、Ｐ型の拡散層１８２〜１８５が形成される。その後、フォトレジスト１７７を除去する。つまり、本実施の形態では、Ｐ型の埋込層１７８〜１８１及びＰ型の拡散層１８２〜１８５を熱拡散するための専用の熱拡散工程が削減されている。
【０１０４】
ここで、ＬＯＣＯＳ８７、８９、１０６、１０７を形成した後に、ＬＯＣＯＳ８７、８９、１０６、１０７上からホウ素（Ｂ＋＋、Ｂ＋）をイオン注入する。この製造方法により、比較的に分子レベルの大きいホウ素（Ｂ＋＋、Ｂ＋）をイオン注入することでダメージを受けたＥＰＩ６８表面から、ＬＯＣＯＳ８７、８９、１０６、１０７形成時の熱により結晶欠陥が発生することを防ぐことができる。つまり、ＬＯＣＯＳ形成後にホウ素をイオン注入することで、上記ダメージ領域にＬＯＣＯＳ形成時の熱が加わることを防止できる。
【０１０５】
次に、図１４に示す如く、シリコン酸化膜１７６上にフォトレジスト１８６を形成する。Ｎ型の拡散層１８７、１８８が形成される領域上のフォトレジスト１８６に開口部を形成する。そして、ＥＰＩ６８の表面から、Ｎ型不純物、例えば、リン（Ｐ＋）をイオン注入する。その後、フォトレジスト１８６を除去し、熱拡散した後、シリコン酸化膜１７６を除去する。
【０１０６】
尚、当該熱拡散工程により、Ｐ型の埋込層１７８〜１８１、Ｐ型の拡散層１８２〜１８５及びＮ型の拡散層１８７、１８８が熱拡散され、Ｍ−ＩＳＯ７０、７３、７６（図１５参照）、Ｕ−ＩＳＯ７１、７４、７７及びＰ型の拡散層９８（図１５参照）及びＮ型の拡散層８５、８６（図１５参照）が形成される。以下の説明では、Ｐ型の埋込層１８０とＰ型の拡散層１８４とは熱拡散により連結し、Ｐ型の拡散層９８（図１５参照）となる。更に、図示していないが、Ｎ型の拡散層８５、８６は、Ｐチャネル型ＭＯＳトランジスタのバックゲート領域を構成するＮ型の拡散層と同一工程で形成される。しかしながら、Ｎ型の拡散層８５、８６は、形成される場合でも、形成されない場合でもよい。
【０１０７】
図１３及び図１４を用いて上述したように、１回目のイオン注入工程の後に、熱拡散工程を行うことなく、連続して２回目のイオン注入工程を行う。更に、熱拡散工程を行うことなく、Ｎ型の拡散層８５、８６を形成するイオン注入工程を行い、その後、熱拡散工程を行う。この製造方法により、Ｍ−ＩＳＯ７０、７３、７６、Ｕ−ＩＳＯ７１、７４、７７、Ｐ型の拡散層９８及びＮ型の拡散層８５、８６は１回の熱拡散工程により形成される。つまり、１回目及び２回目のイオン注入後の２回の熱拡散工程を省略することで、Ｌ−ＩＳＯ６９、７２、７５の横方向拡散幅Ｗ７〜Ｗ９（図２参照）を抑制し、ＩＳＯ６１、６２、６３（図２参照）の形成領域も狭めることができる。
【０１０８】
更に、１回目のイオン注入工程では、２回目のイオン注入工程よりも高加速電圧によりイオン注入を行う。そして、Ｍ−ＩＳＯ７０、７３、７６は、Ｌ−ＩＳＯ６９、７２、７５の近傍に形成される。この製造方法より、Ｌ−ＩＳＯ６９、７２、７５の這い上がり量が低減されるが、Ｍ−ＩＳＯ７０、７３、７６とＬ−ＩＳＯ６９、７２、７５とは確実に連結させることができる。
【０１０９】
更に、Ｌ−ＩＳＯ６９、７２、７５の不純物濃度を低濃度とすることで、Ｌ−ＩＳＯ６９、７２、７５の横方向拡散幅Ｗ７〜Ｗ９を抑制し、ＩＳＯ６１〜６３の形成領域も狭めることができる。同様に、Ｕ−ＩＳＯ７１、７４、７７の這い下がり量を低減することで、Ｕ−ＩＳＯ７１、７４、７７の横方向拡散幅Ｗ１０〜Ｗ１２（図２参照）を抑制することができる。
【０１１０】
次に、図１５に示す如く、ＥＰＩ６８上にゲート酸化膜１０５を形成する。そして、ゲート酸化膜１０５上に、例えば、ポリシリコン膜、タングステンシリサイド膜が積層されたゲート電極１０４を形成する。その後、ゲート酸化膜１０５上にフォトレジスト１８９を形成する。そして、Ｎ型の拡散層１９０、１９１が形成される領域上のフォトレジスト１８９に開口部を形成する。ＥＰＩ６８表面から、Ｎ型不純物、例えば、リン（Ｐ＋）をイオン注入する。このとき、ＬＯＣＯＳ８９、１０６及びゲート電極１０４をマスクとして利用することで、位置精度良くＮ型の拡散層１９０、１９１を形成することができる。その後、フォトレジスト１８９を除去し、熱拡散する。尚、当該熱拡散工程により、Ｎ型の拡散層１９０、１９１が熱拡散され、Ｎ型の拡散層１００、１０１（図１６参照）が形成される。
【０１１１】
次に、図１６に示す如く、ゲート酸化膜１０５上にフォトレジスト１９２を形成する。そして、Ｐ型の拡散層１９３が形成される領域上のフォトレジスト１９２に開口部を形成する。ＥＰＩ６８表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入する。その後、フォトレジスト１９２を除去し、熱拡散する。尚、当該熱拡散工程により、Ｐ型の拡散層１９３が熱拡散され、Ｐ型の拡散層７９（図１７参照）が形成される。
【０１１２】
最後に、図１７に示す如く、Ｎ型の拡散層８０、１０２、１０３を形成した後、Ｐ型の拡散層９９を形成する。その後、ＥＰＩ６８上に絶縁層９０として、例えば、ＮＳＧ膜及びＢＰＳＧ膜等を堆積する。そして、ドライエッチングで、絶縁層９０にコンタクトホール９１〜９３、１０８〜１１０を形成する。コンタクトホール９１〜９３、１０８〜１１０には、上記アルミ合金膜を選択的に形成し、エミッタ電極９４、ベース電極９５、コレクタ電極９６、ソース電極１１１、ドレイン電極１１２及びバックゲート電極１１３を形成する。
【０１１３】
尚、本実施の形態では、ＩＳＯを構成する拡散層を形成する際に、ＬＯＣＯＳ８７〜８９、１０６、１０７上から同一レジストマスクを用いて、連続して２回のイオン注入工程を行う場合について説明したが、この場合に限定するものではない。例えば、ＬＯＣＯＳ８７〜８９、１０６、１０７上から同一レジストマスクを用いて、連続して３回以上のイオン注入工程を行い、Ｌ−ＩＳＯ６９、７２、７５とＵ−ＩＳＯ７１、７４、７７との間に複数段のＰ型の埋込層を形成する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１１４】
次に、本発明の第５の実施の形態である半導体装置について、図１８〜図１９を参照して説明する。図１８（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図１８（Ｂ）は、図１８（Ａ）に示すＮＰＮトランジスタを説明するための平面図である。図１９（Ａ）は、本実施の形態のＩＳＯを構成する拡散層の不純物濃度と拡散深さとを説明するための図である。図１９（Ｂ）は、本実施の形態のＩＳＯを説明するための断面図である。
【０１１５】
尚、本実施の形態では、主に、ＩＳＯ２０１〜２０３の形状が、図１に示すＩＳＯ１〜３の形状と異なる。そして、ＩＳＯ２０１〜２０３により区画されるアイランドに形成されるＮＰＮトランジスタ２０４及びＮチャネル型ＭＯＳトランジスタ２０５の形状は、図１に示すＮＰＮトランジスタ４及びＮチャネル型ＭＯＳトランジスタ５の形状と、実質、同一である。そのため、上述した図１の説明を、適宜、参照し、同一の構成要素には同じ符番を付す。
【０１１６】
図１８（Ａ）に示す如く、Ｐ型の基板６上には１層目のＮ型のＥＰＩ７が形成される。ＥＰＩ７上には２層目のＥＰＩ８が形成される。ＥＰＩ７、８は、ＩＳＯ２０１、２０２、２０３により複数のアイランドに区分される。そして、アイランドの一領域にはＮＰＮトランジスタ２０４が形成され、他の領域にはＮチャネル型ＭＯＳトランジスタ２０５が形成される。
【０１１７】
ＩＳＯ２０１は、Ｐ型の埋込層２０６（以下、Ｌ−ＩＳＯ２０６と呼ぶ。）、Ｐ型の埋込層２０７（以下、Ｍ−ＩＳＯ２０７と呼ぶ。）及びＰ型の拡散層２０８（以下、Ｕ−ＩＳＯ２０８と呼ぶ。）から構成される。丸印２０９で示すように、Ｌ−ＩＳＯ２０６とＵ−ＩＳＯ２０８とはその一部領域が重畳する。Ｍ−ＩＳＯ２０７は、丸印２０９で示す上記重畳領域と、更に、重畳する。そして、Ｍ−ＩＳＯ２０７を含むＩＳＯ２０１は、Ｎ型の拡散層２３とＰＮ接合領域を形成する。尚、上述したＩＳＯ２０１と同様に、ＩＳＯ２０２、２０３は、Ｐ型の埋込層２１０、２１３（以下、Ｌ−ＩＳＯ２１０、２１３と呼ぶ。）、Ｐ型の埋込層２１１、２１４（以下、Ｍ−ＩＳＯ２１１、２１４と呼ぶ。）及びＰ型の拡散層２１２、２１５（以下、Ｕ−ＩＳＯ２１２、２１５と呼ぶ。）により構成される。
【０１１８】
図１８（Ｂ）に示す如く、実線２１６〜２２０に囲まれる領域は、上記Ｕ−ＩＳＯ２０８、２１２に対応し、点線２２１、２２２に囲まれる領域は、Ｎ型の拡散層２３、２４に対応し、一点鎖線２２３に囲まれる領域は、Ｐ型の拡散層１９に対応し、実線２２４に囲まれる領域は、Ｎ型の拡散層２０に対応する。図示したように、Ｎ型の拡散層２３、２４は、ＩＳＯ２０１、２０２の内側に一環状に配置され、Ｍ−ＩＳＯ２０７、２１１を含むＩＳＯ２０１、２０２とＰＮ接合領域を形成する。
【０１１９】
尚、図１８（Ａ）の断面では、Ｕ−ＩＳＯ２０８、２１２は別々の拡散層として図示されているが、実際には一環状の一つの拡散層として形成される。また、Ｍ−ＩＳＯ２０７、２１１、Ｌ−ＩＳＯ２０６、２１０、Ｎ型の埋込層２１、２２及びＮ型の拡散層２３、２４も同様である。
【０１２０】
図１９（Ａ）では、縦軸はＬ−ＩＳＯ２０６、Ｍ−ＩＳＯ２０７及びＵ−ＩＳＯ２０８の不純物濃度を示し、横軸はそれらの拡散深さを示す。そして、実線はＩＳＯ２０１全体を示し、点線はＵ−ＩＳＯ２０８を示し、一点鎖線はＭ−ＩＳＯ２０７を示し、二点鎖線はＬ−ＩＳＯ２０６を示す。
【０１２１】
点線が示すように、ＥＰＩ８表面から０．３μｍ程度の領域に不純物濃度のピークが位置するように、Ｕ−ＩＳＯ２０８が形成される。また、一点鎖線が示すように、ＥＰＩ８表面から０．５μｍ程度の領域に不純物濃度のピークが位置するように、Ｍ−ＩＳＯ２０７が形成される。また、二点鎖線が示すように、ＥＰＩ８表面から１．７５μｍ程度の領域に不純物濃度のピークが位置するように、Ｌ−ＩＳＯ２０６が形成される。また、実線が示すように、ＩＳＯ２０１は、Ｍ−ＩＳＯ２０７とＵ−ＩＳＯ２０８が重畳することで、ＥＰＩ８表面から０．３〜０．５μｍの範囲に高濃度に推移する領域を有する。そして、Ｕ−ＩＳＯ２０８とＬ−ＩＳＯ２０６とは、ＥＰＩ８表面から１．０μｍ程度の領域で重畳するが、この重畳領域においても１．０×１０１７／ｃｍ２以上の不純物濃度を維持する。
【０１２２】
この構造により、Ｐ型のＩＳＯ２０１及びＰ型の基板６とＮ型のＥＰＩ７、８及びＮ型の埋込層１８とのＰＮ接合領域から広がる空乏層が、ＩＳＯ２０１を横断して、隣接する他のアイランドまで広がることを防止できる。そして、隣接する素子間でのリーク電流が防止される。
【０１２３】
図１９（Ｂ）では、ｄ１はＵ−ＩＳＯ２０８の不純物濃度のピーク位置の深さを示し、ｄ２はＭ−ＩＳＯ２０７の不純物濃度のピーク位置の深さを示し、ｄ３はＥＰＩ７、８の総膜厚の中央領域までの深さを示し、ｄ４はＵ−ＩＳＯ２０８とＬ−ＩＳＯ２０６との重畳領域までの深さを示し、ｄ５はＬ−ＩＳＯ２０６の不純物濃度のピーク位置の深さを示す。尚、図１９（Ａ）を用いて上述したように、それぞれ、ｄ１＝０．３μｍ程度、ｄ２＝０．５μｍ程度、ｄ３＝０．８μｍ程度、ｄ４＝１．０μｍ程度、ｄ５＝１．７５μｍ程度である。
【０１２４】
図示したように、Ｕ−ＩＳＯ２０８及びＭ−ＩＳＯ２０７の不純物濃度のピークは、ＥＰＩ７、８の中央領域ｄ３よりもＥＰＩ８表面側に位置する。その結果、ＩＳＯ２０１では、Ｍ−ＩＳＯ２０７及びＵ−ＩＳＯ２０８の領域が、Ｌ−ＩＳＯ２０６の領域よりも高不純物濃度となり、横方向拡散も広がり易くなる。そして、ＥＰＩ８の不純物濃度はＬ−ＩＳＯ２０６の不純物濃度よりも低いため、ＩＳＯ２０１の形状は、Ｌ−ＩＳＯ２０６上に、横方向に扁平したＭ−ＩＳＯ２０７及びＵ−ＩＳＯ２０８が配置された形状となる。そして、Ｕ−ＩＳＯ２０８とＭ−ＩＳＯ２０７とが重畳し、ＥＰＩ８表面から０．３〜０．５μｍ程度の領域では、ＩＳＯ２０１とＮ型の拡散層２３とがＰＮ接合領域を形成する。このＰ型不純物が高濃度となる領域では、横方向拡散も広がり易いが、Ｎ型の拡散層２３により、Ｍ−ＩＳＯ２０７の拡散幅Ｗ１３の広がりが抑えられる。そして、ＩＳＯ２０１の横方向拡散幅を抑えることで、ＮＰＮトランジスタ２０４のデバイスサイズが縮小される。尚、図１８（Ａ）、（Ｂ）に示すように、Ｎ型の拡散層２１〜２４は、ＩＳＯ２０１、２０２の内側に一環状に配置されることで、ＩＳＯ２０１、２０２の拡散広がりも全周において抑えられる。
【０１２５】
更に、Ｍ−ＩＳＯ２０７が、丸印２０９が示す重畳領域と、更に、重畳する。この構造により、３つの拡散層２０６〜２０８により、丸印２０９で示す重畳領域の不純物濃度が、所望の濃度以上になるように設計される。そのため、Ｌ−ＩＳＯ２０６の這い上がり量及びＵ−ＩＳＯ２０８の這い下がり量を狭めることができる。そして、Ｍ−ＩＳＯ２０７の拡散幅Ｗ１３及びＬ−ＩＳＯ２０６の拡散幅Ｗ１４を狭め、ＩＳＯ２０１の横方向拡散を抑えることで、ＮＰＮトランジスタ２０４のデバイスサイズが縮小される。
【０１２６】
尚、本実施の形態においても、図１８（Ａ）に示すＰ型の拡散層１９とＭ−ＩＳＯ２０７との離間距離Ｌ５及びＰ型の拡散層１９とＬ−ＩＳＯ２０６との離間距離Ｌ６を狭めることができる。この構造により、図１を用いて説明した実施の形態と同様に、ＮＰＮトランジスタ２０４の耐圧特性が維持され、ＮＰＮトランジスタ２０４のデバイスサイズが縮小される。
【０１２７】
また、基板６上に２層のＥＰＩ７、８が積層され、ＥＰＩ７、８にＩＳＯ２０１〜２０３が形成される構造について説明したが、この場合に限定されるものではない。例えば、基板上に３層以上のＥＰＩが積層され、その複数層のＥＰＩに上記構造のＩＳＯが形成される場合でも良い。この場合においても、ＩＳＯの横方向拡散を抑えながら、その不純物濃度を調整することが可能となる。
【０１２８】
また、１層目のＥＰＩ７の膜厚が、２層目のＥＰＩ８の膜厚よりも薄くなる構造について説明したが、この場合に限定するものではない。例えば、１層目及び２層目のＥＰＩ７、８の膜厚が等しい構造、また、１層目のＥＰＩ７の膜厚が、２層目のＥＰＩ８の膜厚よりも厚い構造の場合でも良い。つまり、基板上に積層されるＥＰＩの総膜厚に対して上記構造のＩＳＯが形成されることで、同様な効果を得ることができる。このとき、Ｕ−ＩＳＯ２０８とＬ−ＩＳＯ２０６との重畳領域（丸印２０９で囲まれる領域）が、１層目のＥＰＩ７に形成される場合でもよい。
【０１２９】
また、ＮＰＮトランジスタ２０４のコレクタ領域としてのＮ型の埋込層２１、２２及びＮ型の拡散層２３、２４がＰ型の拡散層１９の周囲に配置される構造について説明したが、この場合に限定するものではない。例えば、アイランド領域にダイオードが配置される構造では、例えば、カソード領域としてのＮ型の拡散層（Ｎ型の埋込層が形成される構造ではＮ型の埋込層を含む。）が、アノード領域としてのＰ型の拡散層の周囲に配置される構造においても、上記の同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１３０】
次に、本発明の第６の実施の形態である半導体装置の製造方法について、図２０〜図２２を参照して説明する。そして、上述したように、ＮＰＮトランジスタ２０４及びＮチャネル型ＭＯＳトランジスタ２０５の形状は、図１に示すＮＰＮトランジスタ４及びＮチャネル型ＭＯＳトランジスタ５の形状と、実質、同一である。そのため、上述した図３及び図５〜図９の説明を、適宜、参照し、同一の構成要素には同じ符番を付す。
【０１３１】
先ず、図３に示す如く、Ｐ型の基板６を準備し、基板６にＮ型の埋込層１２２、１２３を形成する。尚、詳細の製造方法は、図３の説明を参照する。
【０１３２】
次に、図２０に示す如く、基板６上に１層目のＮ型のＥＰＩ７を形成する。このとき、ＥＰＩ７の形成工程における熱処理により、前記Ｎ型の埋込層１２２、１２３（図３参照）が熱拡散され、Ｎ型の埋込層１８、３５が形成される。
【０１３３】
次に、ＥＰＩ７上にシリコン酸化膜２３１を形成し、Ｎ型の拡散層２３２、２３３を形成する。その後、シリコン酸化膜２３１上にフォトレジスト２３４を形成し、Ｐ型の埋込層２３５〜２３７が形成される領域上のフォトレジスト２３４に開口部を形成する。その後、ＥＰＩ７の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）を加速電圧８０ｋｅＶ、導入量３．０×１０１３／ｃｍ２でイオン注入する。そして、フォトレジスト２３４及びシリコン酸化膜２３１を除去する。
【０１３４】
このとき、フォトレジスト２３４の厚みｔ１は、例えば、１．８μｍであり、Ｐ型の埋込層２３５〜２３７の形成領域上の線幅Ｗ１５〜Ｗ１７は、例えば、１．２μｍである。これは、フォトレジストの膜厚を厚くし、イオン注入用の開口部を形成する場合、以下の問題が起こるからである。フォトレジストを開口する際、フォトレジストの膜厚が厚い場合にはエッチング時間も長くなり、開口部のフォトレジスト側面がだれ易くなる。つまり、フォトレジストは上端部に近い程エッチング時間が長くなり、開口部の上端部に近づく程、その開口面積が大きくなる。その結果、フォトレジストのだれた領域の膜厚は、その他の領域の膜厚よりも薄くなる。フォトレジストの厚い部分に合わせた加速電圧により不純物をイオン注入すると、フォトレジストのだれた領域では不純物がフォトレジストを通過してしまう。そして、設計した線幅よりも広い領域に不純物が注入され、熱拡散されることで、微細加工が難しくなる。
【０１３５】
そこで、上述したように、フォトレジスト２３４の膜厚ｔ１を薄くすることで、フォトレジスト２３４のエッチング時間が短くなり、開口部のだれが防止される。そして、フォトレジスト２３４の配線幅Ｗ１５〜Ｗ１７の微細加工が可能となる。更に、フォトレジスト２３４の膜厚ｔ１を薄くすることに対応し、イオン注入時の加速電圧を低くする。その結果、Ｐ型の埋込層２３５〜２３７の不純物濃度のピークがＥＰＩ７表面側に近くなり、Ｐ型の埋込層２３５〜２３７はＥＰＩ８へと這い上がり易くなる。そして、Ｐ型の埋込層２３５〜２３７を拡散させる熱処理時間を短くできることで、Ｐ型の埋込層２３５〜２３７の横方向拡散幅も狭めることができる。
【０１３６】
次に、図５〜図６に示す如く、ＥＰＩ７上に２層目のＮ型のＥＰＩ８を形成する。ＥＰＩ８にＮ型の拡散層２３、２４を形成した後、ＬＯＣＯＳ２５〜２７、４４、４５を形成する。そして、本実施の形態においても、Ｐ型の埋込層２３５〜２３７（図２０参照）を熱拡散するための専用の熱拡散工程を行っていない。このとき、ＥＰＩ８の形成工程における熱処理により、前記Ｎ型の埋込層２３２、２３３（図２０参照）が熱拡散され、Ｎ型の埋込層２１、２２が形成される。同様に、前記Ｐ型の埋込層２３５〜２３７が熱拡散され、Ｌ−ＩＳＯ２０６、２１０、２１３（図２１参照）が形成される。尚、詳細の製造方法は、図５〜図６の説明を参照する。
【０１３７】
次に、図２１に示す如く、ＥＰＩ８上面にシリコン酸化膜２３８を形成し、シリコン酸化膜２３８上にフォトレジスト２３９を形成する。そして、Ｐ型の埋込層２４０〜２４３が形成される領域上のフォトレジスト２３９に開口部を形成する。その後、ＥＰＩ８の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋＋）を加速電圧３００ｋｅＶ、導入量２．５×１０１３／ｃｍ２でイオン注入する。
【０１３８】
このとき、フォトレジスト２３９の厚みｔ２は、例えば、１．８μｍであり、Ｐ型の埋込層２４０〜２４３の形成領域上の線幅Ｗ１８〜Ｗ２０は、例えば、１．２μｍである。上述したように、フォトレジスト２３９の厚みｔ２を薄くすることで、線幅Ｗ１８〜Ｗ２０の微細加工が可能となる。そして、不純物をイオン注入する際の加速電圧を低くすることで、Ｐ型の埋込層２４０、２４１、２４３の不純物濃度のピークがＥＰＩ８表面側に近くなる。
【０１３９】
次に、Ｐ型の埋込層２４０〜２４３が熱拡散されることなく、同一のフォトレジスト２３９を用い２回目のイオン注入を行う。フォトレジスト２３９上から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）を加速電圧１９０ｋｅＶ、導入量８．０×１０１２／ｃｍ２でイオン注入する。この２回目のイオン注入工程により、Ｐ型の拡散層２４４〜２４７が形成される。その後、フォトレジスト２３９を除去し、熱拡散し、Ｍ−ＩＳＯ２０７、２１１、２１４（図２２参照）、Ｐ型の拡散層３６及びＵ−ＩＳＯ２０８、２１２、２１５（図２２参照）を形成した後、シリコン酸化膜２３８を除去する。
【０１４０】
つまり、１回目のイオン注入工程の後に、熱拡散工程を行うことなく、連続して２回目のイオン注入工程を行った後、熱拡散工程を行う。この製造方法により、Ｍ−ＩＳＯ２０７、２１１、２１４、Ｐ型の拡散層３６及びＵ−ＩＳＯ２０８、２１２、２１５は１回の熱拡散工程により形成される。
【０１４１】
そして、フォトレジスト２３９の厚みｔ２に対応し、不純物をイオン注入する際の加速電圧を低くすることで、Ｕ−ＩＳＯ２０８、２１２、２１５の不純物濃度のピークがＥＰＩ８表面側に近くなる。この製造方法により、比較的に分子レベルの大きいホウ素（Ｂ＋＋、Ｂ＋）をイオン注入するが、ホウ素によりＥＰＩ８がダメージを受ける領域が低減される。尚、全てのイオン注入工程が終わった後に、上記ダメージを回復するため、窒素雰囲気中でアニーリングが行われる。
【０１４２】
次に、図７〜図９に示す如く、ＥＰＩ８上にゲート酸化膜４３、ゲート電極４２を形成する。その後、Ｎ型の拡散層３８〜４１及びＰ型の拡散層１９、３７を形成する。尚、詳細の製造方法は、図７〜図９の説明を参照する。
【０１４３】
最後に、図２２に示す如く、ＥＰＩ８上に絶縁層２８として、例えば、ＮＳＧ膜及びＢＰＳＧ膜等を堆積する。そして、ドライエッチングで、絶縁層２８にコンタクトホール２９〜３１、４６〜４８を形成する。コンタクトホール２９〜３１、４６〜４８には、第１の実施例と同様に、アルミ合金膜を選択的に形成し、エミッタ電極３２、ベース電極３３、コレクタ電極３４、ソース電極４９、ドレイン電極５０及びバックゲート電極５１を形成する。
【０１４４】
尚、本実施の形態では、ＩＳＯを形成する際に、ＥＰＩ８表面からＭ−ＩＳＯ２０７、２１１、２１４及びＵ−ＩＳＯ２０８、２１２、２１５を形成する場合について説明したが、この場合に限定するものではない。更に、フォトレジスト２３９を同一マスクとして用い、例えば、ホウ素（Ｂ＋）を加速電圧４０ｋｅＶ、導入量４．０×１０１２／ｃｍ２でイオン注入する場合でもよい。この場合には、Ｕ−ＩＳＯ２０８、２１２、２１５の形成領域における不純物濃度が、更に、高濃度となる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１４５】
次に、本発明の第７の実施の形態である半導体装置について、図２３〜図２４を参照して説明する。図２３（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図２３（Ｂ）は、図２３（Ａ）に示すＮＰＮトランジスタを説明するための平面図である。図２４（Ａ）は、本実施の形態のＩＳＯを説明するための断面図である。図２４（Ｂ）は、濃度分布により示されるＩＳＯを説明するための図である。
【０１４６】
尚、本実施の形態では、主に、ＩＳＯ２５１〜２５３の形状が、図２に示すＩＳＯ６１〜６３の形状と異なる。そして、このＩＳＯにより区画されるアイランドに形成されるＮＰＮトランジスタ２５４及びＮチャネル型ＭＯＳトランジスタ２５５の形状は、図２に示すＮＰＮトランジスタ６４及びＮチャネル型ＭＯＳトランジスタ６５の形状と、実質、同一である。そのため、上述した図２の説明を、適宜、参照し、同一の構成要素には同じ符番を付す。
【０１４７】
図２３（Ａ）に示す如く、基板６６上には１層目のＥＰＩ６７が形成される。ＥＰＩ６７上には２層目のＥＰＩ６８が形成される。ＥＰＩ６７、６８は、ＩＳＯ２５１〜２５３により複数のアイランドに区分される。そして、アイランドの一領域にはＮＰＮトランジスタ２５４が形成され、他の領域にはＮチャネル型ＭＯＳトランジスタ２５５が形成される。
【０１４８】
ＩＳＯ２５１は、Ｐ型の埋込層２５６（以下、Ｌ−ＩＳＯ２５６と呼ぶ。）、Ｐ型の埋込層２５７（以下、Ｍ−ＩＳＯ２５７と呼ぶ。）及びＰ型の拡散層２５８（以下、Ｕ−ＩＳＯ２５８と呼ぶ。）から構成される。丸印２５９で示すように、Ｌ−ＩＳＯ２５６とＵ−ＩＳＯ２５８とはその一部領域が重畳する。Ｍ−ＩＳＯ２５７は、丸印２５９で示す上記重畳領域と、更に、重畳する。そして、Ｍ−ＩＳＯ２５７を含むＩＳＯ２５１は、Ｎ型の拡散層８１、８３とＰＮ接合領域を形成する。尚、上述したＩＳＯ２５１と同様に、ＩＳＯ２５２、２５３は、Ｐ型の埋込層２６０、２６３（以下、Ｌ−ＩＳＯ２６０、２６３と呼ぶ。）、Ｐ型の埋込層２６１、２６４（以下、Ｍ−ＩＳＯ２６１、２６４と呼ぶ。）及びＰ型の拡散層２６２、２６５（以下、Ｕ−ＩＳＯ２６２、２６５と呼ぶ。）により構成される。
【０１４９】
図２３（Ｂ）に示す如く、実線２６６〜２７０に囲まれる領域は、Ｕ−ＩＳＯ２５８、２６２に対応し、点線２７１、２７２に囲まれる領域は、Ｎ型の拡散層８１〜８６に対応し、一点鎖線２７３に囲まれる領域は、Ｐ型の拡散層７９に対応し、実線２７４に囲まれる領域は、Ｎ型の拡散層８０に対応する。図示したように、Ｎ型の拡散層８１〜８６は、ＩＳＯ２５１、２５２の内側に一環状に配置され、Ｍ−ＩＳＯ２５７、２６１を含むＩＳＯ２５１、２５２とＰＮ接合領域を形成する。
【０１５０】
図２４（Ａ）では、ｄ６はＵ−ＩＳＯ２５８の不純物濃度のピーク位置の深さを示し、ｄ７はＭ−ＩＳＯ２５７の不純物濃度のピーク位置の深さを示し、ｄ８はＥＰＩ６７、６８の総膜厚の中央領域までの深さを示し、ｄ９はＵ−ＩＳＯ２５８とＬ−ＩＳＯ２５６との重畳領域までの深さを示し、ｄ１０はＬ−ＩＳＯ２５６の不純物濃度のピーク位置の深さを示す。尚、ｄ６＝０．３μｍ程度、ｄ７＝０．５μｍ程度、ｄ８＝０．８μｍ程度、ｄ９＝１．０μｍ程度、ｄ１０＝１．７５μｍ程度である。
【０１５１】
図示したように、ＩＳＯ２５１の形状は、図１９（Ｂ）に示すＩＳＯ２０１の形状と、実質、同一である。そのため、ＩＳＯ２５１の不純物濃度とその拡散深さは、図１９（Ａ）に示す通りであり、図１９（Ａ）、（Ｂ）の説明を、適宜、参照する。
【０１５２】
そして、Ｕ−ＩＳＯ２５８及びＭ−ＩＳＯ２５７の不純物濃度のピークは、ＥＰＩ６７、６８の中央領域ｄ８よりもＥＰＩ６８表面側に位置する。Ｕ−ＩＳＯ２５８とＭ−ＩＳＯ２５７とが重畳し、ＥＰＩ６８表面から０．３〜０．５μｍ程度の領域では、ＩＳＯ２５１とＮ型の拡散層８１、８３とがＰＮ接合領域を形成する。このＰ型不純物が高濃度となる領域では、横方向拡散も広がり易いが、Ｎ型の拡散層８１、８３により、Ｍ−ＩＳＯ２５７の拡散幅Ｗ２１の広がりが抑えられる。そして、ＩＳＯ２５１の横方向拡散幅を抑えることで、ＮＰＮトランジスタ２５４のデバイスサイズが縮小される。尚、図２３（Ａ）、（Ｂ）に示すように、Ｎ型の拡散層８１〜８６は、ＩＳＯ２５１、２５２の内側に一環状に配置されることで、ＩＳＯ２５１、２５２の拡散幅の広がりも全周において抑えられる。
【０１５３】
更に、Ｍ−ＩＳＯ２５７が、丸印２５９が示す重畳領域と、更に、重畳する。この構造により、３つの拡散層２５６〜２５８により、丸印２５９で示す重畳領域の不純物濃度が、所望の濃度以上になるように設計される。そのため、Ｌ−ＩＳＯ２５６の這い上がり量及びＵ−ＩＳＯ２５８の這い下がり量を狭めることができる。そして、Ｍ−ＩＳＯ２５７の拡散幅Ｗ２１及びＬ−ＩＳＯ２５６の拡散幅Ｗ２２を狭め、ＩＳＯ２５１の横方向拡散を抑えることで、ＮＰＮトランジスタ２５４のデバイスサイズが縮小される。
【０１５４】
図２４（Ｂ）に示す如く、太線２７５が、ＩＳＯ２５１の外形形状を示す。そして、色が濃く表示される領域程、高濃度領域となる。尚、図示していないが、図１９（Ｂ）に示すＩＳＯ２０１も同様な外形形状となる。
【０１５５】
ＩＳＯ２５１がＮ型の拡散層８１、８３とＰＮ接合領域を形成する側（紙面右側）について説明する。深さｄ７から深さｄ９の領域では、３つの拡散層２５６〜２５８が重畳し、その横方向拡散の広がり易い。しかしながら、Ｎ型の拡散層８１、８３により、その重畳領域での横方向拡散の広がりが抑えられている。一方、深さｄ９より深い領域では、Ｌ−ＩＳＯ２５６の不純物濃度に従い、緩やか曲面で変化し、上記ＰＮ接合領域を形成する領域よりも拡散幅が広くなる。上述したように、Ｌ−ＩＳＯ２５６の横方向拡散の広がりは、熱処理時間を短くすることで抑えられる。
【０１５６】
尚、本実施の形態においても、図２３（Ａ）に示すＰ型の拡散層７９とＭ−ＩＳＯ２５７との離間距離Ｌ７及びＰ型の拡散層７９とＬ−ＩＳＯ２５６との離間距離Ｌ８を狭めることができる。この構造により、図２を用いて説明した実施の形態と同様に、ＮＰＮトランジスタ２５４の耐圧特性が維持され、ＮＰＮトランジスタ２５４のデバイスサイズが縮小される。
【０１５７】
また、基板６６上に２層のＥＰＩ６７、６８が積層され、ＥＰＩ６７、６８にＩＳＯ２５１〜２５３が形成される構造について説明したが、この場合に限定されるものではない。例えば、基板上に３層以上のＥＰＩが積層され、その複数層のＥＰＩに上記構造のＩＳＯが形成される場合でも良い。この場合においても、ＩＳＯの横方向拡散を抑えながら、その不純物濃度を調整することが可能となる。
【０１５８】
また、１層目のＥＰＩ６７の膜厚が、２層目のＥＰＩ６８の膜厚よりも薄くなる構造について説明したが、この場合に限定するものではない。例えば、１層目及び２層目のＥＰＩ６７、６８の膜厚が等しい構造、また、１層目のＥＰＩ６７の膜厚が、２層目のＥＰＩ６８の膜厚よりも厚い構造の場合でも良い。つまり、基板上に積層されるＥＰＩの総膜厚に対して上記構造のＩＳＯが形成されることで、同様な効果を得ることができる。このとき、Ｕ−ＩＳＯ２５８とＬ−ＩＳＯ２５６との重畳領域（丸印２５９で囲まれる領域）が、１層目のＥＰＩ６７に形成される場合でもよい。
【０１５９】
また、ＮＰＮトランジスタ２５４のコレクタ領域としてのＮ型の拡散層８１〜８６がＰ型の拡散層７９の周囲に配置される構造について説明したが、この場合に限定するものではない。例えば、アイランド領域にダイオードが配置される構造では、例えば、カソード領域としてのＮ型の拡散層が、アノード領域としてのＰ型の拡散層の周囲に配置される構造においても、上記の同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１６０】
最後に、図２３（Ａ）に示す半導体装置の製造方法の説明は、上述した図３〜図１７及び図２０〜図２２を参照し、ここではその説明を割愛する。上述したように、ＩＳＯ２５１〜２５３の形状は、図１８（Ａ）に示すＩＳＯ２０１〜２０３の形状と、実質、同一であり、その製造方法も同様である。また、ＮＰＮトランジスタ２５４及びＮチャネル型ＭＯＳトランジスタ２５５の形状は、図２に示すＮＰＮトランジスタ６４及びＮチャネル型ＭＯＳトランジスタ６５の形状と、実質、同一であり、その製造方法も同様である。
【図面の簡単な説明】
【０１６１】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】本発明の実施の形態における半導体装置を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１８】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【図１９】本発明の実施の形態における（Ａ）分離領域の不純物濃度と拡散深さとを説明するための図、（Ｂ）分離領域を説明する断面図である。
【図２０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２３】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【図２４】本発明の実施の形態における（Ａ）分離領域を説明する断面図、（Ｂ）濃度分布により示される分離領域を説明する図である。
【図２５】従来の実施の形態における半導体装置を説明する断面図である。
【図２６】従来の実施の形態における半導体装置を説明する断面図である。
【符号の説明】
【０１６２】
１  分離領域
２  分離領域
３  分離領域
４  ＮＰＮトランジスタ
５  Ｎチャネル型ＭＯＳトランジスタ
６  Ｐ型の単結晶シリコン基板
７  Ｎ型のエピタキシャル層
８  Ｎ型のエピタキシャル層
９  Ｐ型の埋込拡散層
１０  Ｐ型の埋込拡散層
１１  Ｐ型の拡散層
２１  Ｎ型の拡散層
２３  Ｎ型の拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２５】
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【図２６】
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【図２４】
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