(57)【要約】      （修正有）【課題】素子が微細化されたＭＯＳ型半導体記憶装置の電荷保持特性の向上と、しきい値電圧の変動の抑制とを両立させ、製造ばらつきの影響を受けにくい技術を提供する。【解決手段】チャネル領域１３上にメモリ絶縁膜４と、ゲート絶縁膜３とが隙間なく区分けして設け、かつソース領域７とドレイン領域８とが直行する方向と対向する方向に設けている。ＭＯＮＯＳ型のメモリ絶縁膜４および第２の電流経路２を有することにより、この部分は、電気的に書き換えが可能なＭＯＳ型半導体記憶素子として機能し、ゲート絶縁膜３および電流経路１を有することにより、この部分は、通常のＭＯＳ型半導体素子として機能する。したがって、書き込み後のしきい値電圧は、ゲート絶縁膜３側が支配的となり、書き込み後のしきい値変動や電荷保持特性を考慮する必要がない。【選択図】図１
2008218603.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にソース領域とドレイン領域とを設け、これらの間にチャネル領域を設け、該チャネル領域の上部に絶縁膜とゲート電極とを順に設けてなるＭＯＳ型半導体記憶装置であって、
前記絶縁膜は、情報を記憶するために用いるメモリ絶縁膜と、情報を記憶するためには用いないゲート絶縁膜とからなり、
前記メモリ絶縁膜は、前記チャネル領域の上部で前記ソース領域と前記ドレイン領域とが対向する方向と直交する方向に配置されているとともに、前記ゲート絶縁膜と接して形成しており、
前記ゲート電極は、前記ゲート絶縁膜と前記メモリ絶縁膜とに同一のゲート電圧を印加するため、双方の絶縁膜を覆うように設け、
前記ゲート電圧によって前記チャネル領域に生じる前記ソース領域と前記ドレイン領域との間の電流経路は、前記ゲート絶縁膜の下部に生じる第１の電流経路と前記メモリ絶縁膜の下部に生じる第２の電流経路とであることを特徴とするＭＯＳ型半導体記憶装置。
【請求項２】
前記メモリ絶縁膜は、異なる複数の膜を重ねる多層膜構造を有するとともに、情報を記憶するために電荷を蓄積する電荷蓄積膜を絶縁性の膜で挟持する構造であることを特徴とする請求項１に記載のＭＯＳ型半導体記憶装置。
【請求項３】
前記メモリ絶縁膜が前記多層膜構造を有するとき、前記ゲート絶縁膜は、前記メモリ絶縁膜の最上層の絶縁性の膜と同一の膜厚または同一の膜で構成していることを特徴とする請求項２に記載のＭＯＳ型半導体記憶装置。
【請求項４】
前記メモリ絶縁膜が前記多層膜構造を有するとき、前記ゲート絶縁膜の膜厚は、前記メモリ絶縁膜の膜厚と同一であることを特徴とする請求項２に記載のＭＯＳ型半導体記憶装置。
【請求項５】
前記チャネル領域と前記ソース領域または前記ドレイン領域との間に電界緩和領域を設け、
前記電界緩和領域は、前記ソース領域または前記ドレイン領域と同一導電型であるとともに、その不純物濃度が前記ソース領域または前記ドレイン領域より低いことを特徴とする請求項１から４のいずれか１つに記載のＭＯＳ型半導体記憶装置。
【請求項６】
半導体基板上にソース領域とドレイン領域とを形成し、該ソース領域と該ドレイン領域との間にチャネル領域を形成するＭＯＳ型半導体記憶装置の製造方法であって、
前記チャネル領域上の前記ソース領域と前記ドレイン領域とが対向する方向と直交する方向にメモリ絶縁膜を形成する工程と、
前記メモリ絶縁膜と接するようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜と前記メモリ絶縁膜とを覆うようにゲート電極を形成する工程とを有することを特徴とするＭＯＳ型半導体記憶装置の製造方法。
【請求項７】
前記メモリ絶縁膜を形成する工程は、複数の絶縁膜を形成する工程を含むことを特徴とする請求項６に記載のＭＯＳ型半導体記憶装置の製造方法。
【請求項８】
前記ゲート絶縁膜を形成する工程は、前記メモリ絶縁膜を形成する工程のうち最上層の絶縁膜を形成する工程と同一の工程であることを特徴とする請求項７に記載のＭＯＳ型半導体記憶装置の製造方法。
【請求項９】
前記チャネル領域と前記ソース領域または前記ドレイン領域との間に、前記ソース領域
または前記ドレイン領域と同一導電型であり、その不純物濃度が前記ソース領域または前記ドレイン領域より低い電界緩和領域を形成する工程を有することを特徴とする請求項６から８のいずれか１つに記載のＭＯＳ型半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳ型半導体記憶装置とその製造方法に関し、特に電気的に書き換え可能な半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置は、動作機能の異なる素子を同一半導体基板に混載することにより、複雑な動作が可能となり、高い付加価値を有する。例えば、半導体記憶素子とこの半導体記憶素子の動作を制御する回路素子とを同一半導体素子領域中に作り込むものである。
【０００３】
電気的に書き換え可能な半導体記憶素子の特性において、情報を記憶する能力、すなわち蓄積された電荷を様々な環境下で長時間保持する特性（以下、電荷保持特性という）は極めて重要となる。なぜならば、電荷保持特性が悪化し、例えば熱ストレス等により電荷が消滅した場合には、電荷の保持により構成されているデータが消滅することとなり、このデータを読み出すことが不可能となるからである。
半導体記憶素子を搭載した半導体記憶装置は、スクリーニング試験と呼ばれる様々な試験を行い、電荷保持特性を評価する。そして、この試験に合格した製品のみが市場に流通されている。
【０００４】
電荷保持特性の悪化を防ぐ方法として、半導体記憶素子と半導体基板との間で電荷の授受を担うトンネル絶縁膜を厚膜化し、さらに電荷を蓄積するためにメモリ素子に印加される電界（いわゆる書き込み電圧）を増加させる技術が知られており、多くの提案を見るものである。しかしながら、これらの技術は近年の微細化された半導体装置にとって必ずしも適した技術であるとはいえない。
【０００５】
近年の半導体装置は、回路規模を増大するために、搭載する半導体素子のゲート電極の幅方向の寸法であるゲート寸法を微細化する傾向にある。ゲート寸法の微細化は、しきい値電圧の変動を発生させる。このような現象をショートチャネル効果という。
このショートチャネル効果の発生を防ぐために、ゲート絶縁膜の薄膜化が必須となるが、ゲート絶縁膜の薄膜化はゲート絶縁膜に印加される電界が増大することとなり、この増大した電界によってゲート絶縁膜の絶縁破壊などの故障が発生する。つまり、ショートチャネル効果を防ごうとすると、ゲート絶縁膜の信頼性が低下するとともに、半導体装置の信頼性まで低下してしまうのである。
【０００６】
ショートチャネル効果は、半導体記憶素子にも同様に適用される。半導体記憶素子のしきい値は、半導体記憶素子のメモリ絶縁膜に保持される電荷の種類で書き込み状態、あるいは消去状態に大別される。
Ｎチャネル型の半導体記憶素子にあっては、蓄積される電荷の種類が電子であり、しきい値が正方向の場合を書き込みしきい値（以下Ｖｔｗ）、蓄積される電荷が正孔であり、しきい値が負方向の場合を消去しきい値（以下Ｖｔｅ）とする。さらに、半導体記憶素子のしきい値が、熱ストレス等によりそのしきい値が収束する値を収束値（以下Ｖｔａ）、書き込み状態と消去状態とが入れ替わるしきい値をセンスレベル（以下Ｖｔｓ）とする。
【０００７】
半導体記憶装置のしきい値の収束値は、書き込み状態あるいは消去状態の電荷保持特性を考慮しなくてもよい値に設定される。収束値が消去状態である場合には次に示す式１に表すことができる。
【０００８】
Ｖｔｅ≦Ｖｔａ＜Ｖｔｓ≦Ｖｔｗ    ：式１
【０００９】
式１において最も重要な関係は、Ｖｔａ＜Ｖｔｓとなることである。如何なる条件においても、この関係を維持できるのであれば、半導体記憶装置は優れた電荷保持特性を有することとなる。
【００１０】
優れた電荷保持特性を有するＭＯＳ型半導体記憶装置の技術は多くの提案を見るものである（例えば、特許文献１参照。）。
特許文献１に示した従来技術は、電荷保持特性を改善するための構造を提案するものである。
【００１１】
図を用いて説明する。図１１は、特許文献１に示した従来技術をその主旨を逸脱しないように配慮しつつ説明しやすいように書き直した図である。
図１１において、６０は電極間絶縁膜、６１は半導体基板、６２は薄いトンネル絶縁膜、６３は厚いトンネル絶縁膜、６４はフローティングゲート電極、６５はコントロールゲート電極、６７はソース領域、６８はドレイン領域、６６は電界緩和領域、６９はゲート絶縁膜、７０はサイドウォールである。
【００１２】
特許文献１に示した従来技術は、ＭＯＳ型半導体記憶装置を示したものである。半導体基板６１の表面上に設けた薄いトンネル絶縁膜６２とその上部に設けた厚いトンネル絶縁膜６３とを併せてゲート絶縁膜６９としている。そのゲート絶縁膜６９の上部にフローティングゲート電極６４，電極間絶縁膜６０，コントロールゲート電極６５を順に設け、電極間絶縁膜６０を挟むようにフローティングゲート電極６４とコントロールゲート電極６５とを設けている。これらゲート電極の側面にはサイドウォール７０を設けている。さらに、半導体基板６１には、ソース領域６７とドレイン領域６８とを設け、これらと接するように半導体基板６１とは逆導電型の電界緩和領域６６を設けた構造となっている。
【００１３】
電荷保持特性は、フローティングゲート電極６４に蓄積された電荷が、薄いトンネル絶縁膜６２と厚いトンネル絶縁膜６３とを介して半導体基板６１に放出されるかにより決定する。
厚いトンネル絶縁膜６３は電荷を放出する確率は小さいから、薄いトンネル絶縁膜６２を介して放出される電荷が少ないほど電荷保持特性が向上する。
【００１４】
一方、電荷の蓄積は、半導体基板６１から電荷をフローティングゲート電極６４に引き抜けばよい。よって、薄いトンネル絶縁膜６２により電荷の蓄積の効率が上がり、さらには電荷を蓄積するための電界を小さくすることができる。
【００１５】
つまり、特許文献１に示した構成では、電荷保持特性は厚いトンネル絶縁膜６３が担っており、効率のよい書き込みは薄いトンネル絶縁膜６２が担っている。
【００１６】
【特許文献１】特開２００２−１９８４４６号公報（第４項、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
特許文献１に示した従来技術は、従来知られているＭＯＳ型半導体記憶装置のトンネル絶縁膜を薄いトンネル絶縁膜６２と厚いトンネル絶縁膜６３とを設けることにより、電荷保持特性の向上と高効率の書き込み特性とを両立するものであるが、発明者が検討したところによると、薄いトンネル絶縁膜６２と厚いトンネル絶縁膜６３とを精度よく設けることが困難であることがわかった。
【００１８】
半導体装置の製造では、製造装置や環境の影響、または構成する半導体素子の形状など
に起因する個別の影響などから、半導体素子を構成する膜や領域の配置や形状の寸法がばらついてしまうのである。
【００１９】
そのような製造ばらつきは半導体記憶装置の製造時にも同様である。そのような影響を防ぐために、例えば、薄いトンネル絶縁膜６２の領域を増加させることが考えられるが、その場合には、電荷保持特性が悪化してしまう。逆に厚いトンネル絶縁膜６３の領域を増加させた場合には、電荷保持特性は悪化しないが、チャネル部分の上部が厚いトンネル絶縁膜６３で覆われることとなり、低い電界による電気的な書き込みができなくなる。換言すると、書き込み電圧を上げざるを得なくなるのである。
【００２０】
さらに、厚いトンネル絶縁膜６３の領域の膜厚を増加させた場合には、ゲート絶縁膜６９の全膜厚が厚くなってしまうとともに、半導体素子のスケーリング則にしたがって、半導体基板６１のチャネル部分の不純物濃度を上げるなどを行わなければならず、このため、ショートチャネル効果によるしきい値の変動が顕著に現れてしまうのである。
しきい値の変動が発生すると、Ｖｔａ＜Ｖｔｓの関係が成立しないため、電荷保持特性が悪化し、蓄積された情報が消滅することとなる。
【００２１】
すなわち、半導体装置の製造ばらつきへの対策は、ある部分を対策しても、上述のように、電荷保持特性の悪化やしきい値の変動など、他の新たな問題も起してしまうことが多いのである。特に、特許文献１に示した従来技術は、薄いトンネル絶縁膜６２の上部の一部に厚いトンネル絶縁膜６３の領域を設けるなど、極小領域での形状加工精度の要求も高く、製造ばらつきの影響を受けやすいのである。
したがって、特許文献１に示した従来技術は、実際に半導体記憶装置を製造しようとするとき、所定の効果を得るためにはゲート絶縁膜６９を構成する要素の寸法精度の制御が難しく、特許文献１に示した従来技術を用いた半導体記憶装置を実施することは、困難であった。
【００２２】
本発明は、このような問題を解決するためになされたものであって、ＭＯＳ型半導体記憶装置の電荷保持特性の向上と、しきい値電圧の変動の抑制とを両立させ、製造ばらつきの影響を受けにくい技術を提供するものである。
【課題を解決するための手段】
【００２３】
上記した目的を達成するため、本発明のＭＯＳ型半導体記憶装置は、以下に記した構成を採用するものである。
【００２４】
半導体基板上にソース領域とドレイン領域とを設け、これらの間にチャネル領域を設け、チャネル領域の上部に絶縁膜とゲート電極とを順に設けてなるＭＯＳ型半導体記憶装置であって、
絶縁膜は、情報を記憶するために用いるメモリ絶縁膜と、情報を記憶するためには用いないゲート絶縁膜とからなり、メモリ絶縁膜は、チャネル領域の上部でソース領域とドレイン領域とが対向する方向と直交する方向に配置されているとともに、ゲート絶縁膜と接して形成しており、ゲート電極は、ゲート絶縁膜とメモリ絶縁膜とに同一のゲート電圧を印加するため、双方の絶縁膜を覆うように設け、ゲート電圧によってチャネル領域に生じるソース領域とドレイン領域との間の電流経路は、ゲート絶縁膜の下部に生じる第１の電流経路とメモリ絶縁膜の下部に生じる第２の電流経路とであることを特徴とする。
【００２５】
メモリ絶縁膜は、異なる複数の膜を重ねる多層膜構造を有するとともに、情報を記憶するために電荷を蓄積する電荷蓄積膜を絶縁性の膜で挟持する構造であることを特徴とする。
【００２６】
メモリ絶縁膜が多層膜構造を有するとき、ゲート絶縁膜は、メモリ絶縁膜の最上層の絶縁性の膜と同一の膜厚または同一の膜で構成していることを特徴とする。
【００２７】
メモリ絶縁膜が多層膜構造を有するとき、ゲート絶縁膜の膜厚は、メモリ絶縁膜の膜厚と同一であることを特徴とする。
【００２８】
チャネル領域とソース領域またはドレイン領域との間に電界緩和領域を設け、  電界緩和領域は、ソース領域またはドレイン領域と同一導電型であるとともに、その不純物濃度がソース領域またはドレイン領域より低いことを特徴とする。
【００２９】
上記した目的を達成するため、本発明のＭＯＳ型半導体記憶装置は、以下に記した製造方法を採用するものである。
【００３０】
半導体基板上にソース領域とドレイン領域とを形成し、ソース領域とドレイン領域との間にチャネル領域を形成するＭＯＳ型半導体記憶装置の製造方法であって、
チャネル領域上のソース領域とドレイン領域とが対向する方向と直交する方向にメモリ絶縁膜を形成する工程と、メモリ絶縁膜と接するようにゲート絶縁膜を形成する工程と、ゲート絶縁膜とメモリ絶縁膜とを覆うようにゲート電極を形成する工程とを有することを特徴とする。
【００３１】
メモリ絶縁膜を形成する工程は、複数の絶縁膜を形成する工程を含むことを特徴とする。
【００３２】
ゲート絶縁膜を形成する工程は、メモリ絶縁膜を形成する工程のうち最上層の絶縁膜を形成する工程と同一の工程であることを特徴とする。
【００３３】
チャネル領域とソース領域またはドレイン領域との間に、ソース領域またはドレイン領域と同一導電型であり、その不純物濃度がソース領域またはドレイン領域より低い電界緩和領域を形成する工程を有することを特徴とする。
【発明の効果】
【００３４】
本発明のＭＯＳ型半導体記憶装置のチャネル領域の上部に設ける絶縁膜は、情報を記憶するため、すなわち電荷を蓄積するために用いるメモリ絶縁膜と情報を記憶するためには用いないゲート絶縁膜とからなっている。
さらにこのメモリ絶縁膜は、ソース領域とドレイン領域とが対向する方向と直交するする方向にゲート絶縁膜と接して設けており、ゲート電極は、ゲート絶縁膜とメモリ絶縁膜とに同一のゲート電圧を印加するため、双方の絶縁膜を覆うように設けている。このゲート電極からの電界によって、ＭＯＳ型半導体記憶素子の電流経路を構成している。
このような構成にすることにより、記憶素子として機能する特性と機能しない特性とを同時に設けることができ、優れた電荷保持特性としきい値電圧の変動抑制とを両立することができる。
【００３５】
また、メモリ絶縁膜とゲート絶縁膜とは、チャネル領域に並べて設ける構造であるから、半導体装置の製造ばらつきの影響を受けにくく、本発明のＭＯＳ型半導体記憶装置は、精度よく製造することができる。
【発明を実施するための最良の形態】
【００３６】
以下図面を用いて、本発明のＭＯＳ型半導体記憶装置およびその製造方法を説明する。
【００３７】
［第１の実施形態の説明：図１、図２］
以下図面を用いて本発明のＭＯＳ型半導体記憶装置の第１の実施形態について説明する。図１（ａ）は本発明のＭＯＳ型半導体記憶装置の形状を模式的に示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ´断面を模式的に示す端面図である。なお、図においては、説明に不要な構成、例えば、金属配線やその接続構成などは省略してある。
【００３８】
図１において、１は第１の電流経路、２は第２の電流経路、３はゲート絶縁膜、４はメモリ絶縁膜、５はゲート電極、７はソース領域、８はドレイン領域、１０は半導体基板、１１は素子分離膜、１２はゲート絶縁膜とメモリ絶縁膜との境界である。１３は第１の電流経路１と第２の電流経路２とにより構成するチャネル領域である。
【００３９】
メモリ絶縁膜４は、ソース領域７とドレイン領域８とが対向する方向と直交する方向にゲート絶縁膜３と接して設けている。メモリ絶縁膜４とゲート絶縁膜３とは、チャネル領域１３の上部に隙間なく区分けして設けられ、この双方の絶縁膜が接する境界が境界１２となっている。
このソース領域７とドレイン領域８とが対向する方向とは、本発明のＭＯＳ型半導体記憶装置のソース領域７とドレイン領域８との間に電流が流れる方向である。
【００４０】
第１の電流経路１の上部にはゲート絶縁膜３を設け、第２の電流経路２の上部にはメモリ絶縁膜４を設けている。ゲート電極５はゲート絶縁膜３とメモリ絶縁膜４との両方の上部を覆うように設けており、もちろん、境界１２も覆われている。
【００４１】
メモリ絶縁膜４および第２の電流経路２を有することにより、この部分は、電気的に書き換えが可能なＭＯＳ型半導体記憶素子として機能し、ゲート絶縁膜３および電流経路１を有することにより、この部分は、通常のＭＯＳ型半導体素子として機能することになる。
このような互いに異なる半導体素子を１つの構成とすることは、本発明の特徴的な部分である。
【００４２】
図２は本発明のＭＯＳ型半導体記憶装置のＶｇ−Ｉｄ特性を模式的に示す特性図である。Ｖｇ−Ｉｄ特性とは、ゲート電極に印加する電圧に対するチャネル領域に流れる電流を示す特性であって、詳しくは、ゲート電圧に応じて流れるドレイン電流を示すものである。
図２において、横軸はゲート電圧Ｖｇ、縦軸はドレイン電流Ｉｄである。それぞれ単に記号Ｖｇ，Ｉｄで示している。
第１の電流経路１，ゲート絶縁膜３，ゲート電極５，ソース領域７，ドレイン領域８で構成するＭＯＳ型半導体素子の領域をトランジスタ領域と呼ぶことにする。さらに、第２の電流経路２，メモリ絶縁膜４，ゲート電極５，ソース領域７，ドレイン領域８で構成するＭＯＳ型半導体記憶素子の領域をメモリ領域と呼ぶことにする。
また、図２では、図１（ｂ）に示す端面図において、半導体基板がＰ型であり、ソース領域７およびドレイン領域８はＮ型、ゲート電極５もＮ型の半導体（多結晶シリコン）を用いて半導体素子を構成する例を用いて説明する。
【００４３】
メモリ領域において、メモリ絶縁膜４に蓄積される電荷の種類が電子であり、しきい値が正方向の書き込みの場合のドレイン電流を５３とし、そのしきい値をＶｔｗ、蓄積される電荷の種類が正孔であり、しきい値が負方向の消去のドレイン電流を５１とし、そのしきい値をＶｔｅとする。さらに電荷の蓄積がない場合のドレイン電流を５４とし、そのしきい値をＶｔａとし、書き込み状態と消去状態とが入れ替わるドレイン電流を５２とし、そのしきい値をＶｔｓとする。
メモリ領域とトランジスタ領域とは、同一のチャネル領域１３の上に形成されているため、トランジスタ領域のしきい値をＶｔｍとすると、ＶｔｗはＶｔｍよりも正方向の値に
なることはない。このため、ＶｔｗとＶｔｍとは、同じ値になる。なお、図２においては、Ｖｔｍは省略している。
【００４４】
本発明のＭＯＳ型半導体記憶装置は、メモリ絶縁膜４を有し、これに接するようにソース領域７とドレイン領域８とが対向する方向と直交する方向にゲート絶縁膜３を設けているため、式２に示す関係が成立する場合に最良の実施形態となる。
【００４５】
Ｖｔｅ＜Ｖｔｓ＜Ｖｔｗ＝Ｖｔｍ＜Ｖｔａ    ：式２
【００４６】
式２を詳しく説明する。Ｖｔｓは書き込み状態と消去状態とが入れ替わる値であるから、ＶｔｅはＶｔｓより小さく、かつＶｔｗは、Ｖｔｓより大きい必要がある。
ＶｔｗとＶｔｍとが同一となるのは、ゲート電極５がメモリ領域とトランジスタ領域とで共通のため、トランジスタ領域にもメモリ領域と同一の電圧が印加され、トランジスタ領域の第１の電流経路１によりソース−ドレイン間に電流が流れるからである。
さらに、ＶｔａがＶｔｍより大きい、すなわちＶｔａが最大値となるのは、温度などのストレスにより変化するメモリ領域のしきい値を確実にＶｔｍに収束させるためである。ただし、Ｖｔａは仮想的なしきい値のため、本発明のＭＯＳ型半導体記憶装置の構成から直接的に知ることは不可能である。
【００４７】
以上のような構成にすれば、ＭＯＳ型半導体記憶装置のしきい値は、Ｖｔｍに収束することになる。したがって、ショートチャネル効果に代表されるようなＶｔｗの変動を考慮しないＭＯＳ型半導体記憶装置を提供することが可能となる。
よって、ＭＯＳ型半導体記憶装置は、消去側のみの電荷保持特性を考慮すればよく、ＶｔｗはＶｔｓよりも負方向にならいため、製品の信頼性が向上することとなる。
【００４８】
［本発明の製造方法の説明１：図１、図３から図７］
次に、本発明のＭＯＳ型半導体記憶装置の第１の実施形態について、その製造方法を図１および図３から図７の端面図を用いて説明する。なお、本発明のＭＯＳ型半導体記憶装置は、半導体基板１にＰ型シリコン半導体、ゲート電極５に多結晶シリコンの使用を例にして説明する。
【００４９】
図１に示すメモリ絶縁膜４は、例えば、トンネル絶縁膜とメモリ窒化膜とトップ絶縁膜とを順次積層してなる多層構造により構成することができる。トンネル絶縁膜とトップ絶縁膜とをシリコン酸化膜とすると、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造となる。
【００５０】
まず、素子分離工程を説明する。図３に示すように、半導体基板１０に周知の選択酸化法により、素子分離膜１１を形成する。素子分離膜１１により絶縁分離された領域が、ＭＯＳ型半導体記憶装置の素子領域９となる。
【００５１】
選択酸化法とは、素子領域９に酸化されにくいシリコン窒化膜を選択的に形成し、その後、例えば、１０００℃の水蒸気雰囲気中で酸化することにより厚い素子分離膜１１を素子領域９を除く部分に形成する方法である。いわゆるフィールド絶縁膜の形成方法として知られている。
【００５２】
次に、しきい値電圧調整用のイオン注入工程を図４を用いて説明する。第１の電流経路１と第２の電流経路２とは、第２の電流経路２の方が、電流を流し難いように形成する。このためにイオン注入を行う条件を第１の電流経路１と第２の電流経路２とで変えるのである。
図４に示すように、第１の電流経路１を図示しないレジストパターンで覆う。その後、
素子領域９にボロン（Ｂ）をイオン注入エネルギー２５ＫｅＶ、ドーズ量５×１０12ａｔｏｍｓ／ｃｍ2の条件でイオン注入を行い、第２の電流経路２を形成する。
引き続き、第１の電流経路１を覆っている図示しないレジストパターンをアッシングにより除去するとともに、新たに第２の電流経路２を図示しないレジストパターンで覆う。その後、リン（Ｐ）をイオン注入エネルギー２５ＫｅＶ、ドーズ量５×１０12ａｔｏｍｓ／ｃｍ2の条件でイオン注入を行い、第１の電流経路１を形成する。
【００５３】
次に、図５を用いてメモリ絶縁膜形成工程を説明する。この工程は、メモリ絶縁膜４として、酸化膜であるトンネル絶縁膜と窒化膜であるメモリ窒化膜と酸化膜であるトップ絶縁膜とを形成する工程である。
順次説明する。温度が約９００℃の酸素（Ｏ2）と窒素（Ｎ2）との分圧雰囲気において、膜厚が約２ｎｍの酸化膜を半導体基板１０全面に形成する。これがトンネル絶縁膜になる。続いて温度が約７００℃の反応ガスにジクロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）とを用いた減圧ＣＶＤ法により、膜厚が約１２ｎｍのシリコン窒化膜を形成する。これがメモリ窒化膜となる。引き続き、温度が約９５０℃の水蒸気雰囲気において、膜厚が約４ｎｍの酸化膜を形成する。これがトップ絶縁膜となる。
【００５４】
トンネル絶縁膜は半導体基板１０の電荷をトンネリングさせ、メモリ窒化膜に電荷を注入する機能を有し、メモリ窒化膜はトンネリングした電荷をトラップする機能を有する。トップ絶縁膜は、ゲート電極５からの電荷の注入を防ぐ機能を有する。
【００５５】
次に、メモリ絶縁膜４を素子領域９に所定の形状を有して形成するような図示しないレジストパターンを形成する。その後、このレジストパターンを用いてエッチングを行う。エッチングガスに主として四フッ化炭素（ＣＦ4）を用いたドライエッチング法により、レジストパターンの下部のみにメモリ絶縁膜４を残す。その後、アッシングによりレジストパターンを除去する。
【００５６】
次に、ゲート絶縁膜形成工程を図６を用いて説明する。図６に示すように、塩酸（ＨＣＬ）と過酸化水素（Ｈ2Ｏ2）と純水（Ｈ2Ｏ）との混合液により表面を洗浄した後、温度が約９００℃のＯ2とＮ2との分圧雰囲気で酸化を行い、膜厚が約１０ｎｍのゲート絶縁膜３を全面に形成する。これにより、ゲート絶縁膜３はメモリ絶縁膜４に接するように設けることができる。そしてこれらの境界は、境界１２となるのである。
もちろん、このゲート絶縁膜３の膜厚は、本発明のＭＯＳ型半導体記憶装置の電気特性に応じて自由に選択することができる。例えば、その膜厚を約１８ｎｍとすれば、メモリ絶縁膜４を構成する約２ｎｍの膜厚のトンネル絶縁膜，約１２ｎｍの膜厚のメモリ窒化膜，約４ｎｍの膜厚のトップ絶縁膜の膜厚の合計と同じになり、境界１２で段差を生じなくなる。
【００５７】
メモリ絶縁膜４は、その内部に窒化膜を有しており、この窒化膜が酸化防止膜として機能するため、メモリ絶縁膜４の膜厚増加はほとんど発生しない。
また、本発明の実施形態では、半導体基板１０をＰ型シリコン半導体としているため、素子分離膜１１もシリコン酸化膜となっている。ゲート絶縁膜３の形成に伴って、素子分離膜１１の上部も酸化され、その膜厚も増えるが図示は省略する。
【００５８】
ゲート電極形成工程，ソース領域およびドレイン領域の形成工程を図７を用いて説明する。図７に示すように反応ガスにモノシラン（ＳｉＨ4）を用いた温度が約６５０℃の減圧ＣＶＤ法により、ゲート電極５の構成材料である多結晶シリコンを３５０ｎｍの膜厚で堆積する。次に、ゲート電極５を所定の形状を有するように図示しないレジストパターンを形成する。
さらに、エッチングガスに主として塩素（Ｃｌ2）を用いたドライエッチングによりゲ
ート電極５を形成し、アッシングによりレジストパターンを除去する。
【００５９】
引き続き、砒素（Ａｓ）をイオン注入エネルギー７０ＫｅＶ、ドーズ量３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入を行い、Ｎ型のソース領域７とドレイン領域８とを形成する。その後、温度が約９００℃のＮ2雰囲気でアニールし、ソース領域７とドレイン領域８とを活性化することによりＭＯＳ型半導体記憶装置が完成する。
【００６０】
本発明のＭＯＳ型半導体記憶装置は、第１の電流経路１の上部にはゲート絶縁膜３を設け、第２の電流経路２の上部にはメモリ絶縁膜４を設けている。ゲート電極５はゲート絶縁膜３とメモリ絶縁膜４との両方の上部を覆うように設けている。このような構成により、１つのＭＯＳ型半導体記憶装置でありながら、メモリ絶縁膜４および第２の電流経路２を有することにより、この部分は、電気的に書き換えが可能なＭＯＳ型半導体記憶素子として機能し、ゲート絶縁膜３および電流経路１を有することにより、この部分は、通常のＭＯＳ型半導体素子として機能することになる。
【００６１】
以上のような構成にすれば、ＭＯＳ型半導体記憶装置のしきい値はＶｔｍに収束することになる。したがって、ショートチャネル効果に代表されるようなＶｔｗの変動を考慮しないＭＯＳ型半導体記憶装置を提供することが可能となる。
よって、ＭＯＳ型半導体記憶装置は、消去側のみの電荷保持を考慮すればよく、ＶｔｗはＶｔｓよりも負方向にならいため、製品の信頼性が向上することとなる。
【００６２】
さらに、スクリーニング試験に代表されるような製品の信頼性試験は、消去側のみを行えばよいため、試験時間を短縮でき、試験コストが削減できるため、製品コストも削減できるのである。
【００６３】
以上説明した構成では、メモリ絶縁膜４の上部のトップ絶縁膜とゲート絶縁膜３とは、異なる工程で形成する例を説明した。もちろん、ゲート絶縁膜３もメモリ絶縁膜４もその膜厚を自由に選択することができる。さらには、ゲート絶縁膜３は、メモリ絶縁膜４を構成する約４ｎｍの膜厚のトップ絶縁膜の膜厚と同一にすることもできる。このような構成であれば、ゲート絶縁膜３とトップ絶縁膜とを同一の工程で形成することもできる。
【００６４】
［第２の実施形態の説明：図８］
以上説明した構成では、ソース領域７とドレイン領域８とが対向する領域には、特に別途不純物領域を設けてはいない。このような構成は、いわゆるシングルドレイン構造である。もちろん、本発明のＭＯＳ型半導体記憶装置はそれに限定されない。本発明のＭＯＳ型半導体記憶装置の第２の実施形態として、ソース領域７とドレイン領域８とが対向する領域に、これらに接するようにソース領域７やドレイン領域８と同一導電型であるとともに、不純物濃度が異なる電界緩和領域を設けてもよい。
【００６５】
以下図面を用いて本発明のＭＯＳ型半導体記憶装置の第２の実施形態について説明する。図８はその形状を模式的に示す平面図である。
図８において、７８はソース領域７に設ける電界緩和領域、８８はドレイン領域に設ける電界緩和領域である。すでに説明した同一の構成には同一の番号を付与し、その説明は省略する。なお、切断線Ｂ−Ｂ´については後述する。
電界緩和領域７８，８８は、ソース領域７とドレイン領域８とが対向する領域、つまり、チャネル領域に向かって、ソース領域７とドレイン領域８とに接するように設けている。
そして、電界緩和領域７８，８８は、ソース領域７やドレイン領域８と同一導電型であるとともに、その不純物濃度はソース領域７やドレイン領域８に比べて低くなっている。
【００６６】
このような構成とすることで、ソース領域７とドレイン領域８とは、より高い電界に耐えることができ、ＭＯＳ型半導体記憶装置としてその信頼性を向上することができる。
この電界緩和領域７８，８８は、周知のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造とすることもできる。
【００６７】
［本発明の製造方法の説明２：図９から図１０］
次に、本発明のＭＯＳ型半導体記憶装置の第２の実施形態について、その製造方法を図９，図１０の端面図を用いて説明する。図９，１０の端面図は、図８のＢ−Ｂ´断面を模式的に示す端面図である。なお、すでに説明した本発明のＭＯＳ型半導体記憶装置の第１の実施形態の製造方法と重複する部分についてはその説明を省略する。
【００６８】
ゲート電極５を形成した後から説明する。電界緩和領域７８，８８の形成工程は、図９に示すように、リン（Ｐ）をイオン注入エネルギー３０ＫｅＶ、ドーズ量２×１０13ａｔｏｍｓ／ｃｍ2の条件でイオン注入を行い、Ｎ型の電界緩和領域７８、８８を形成する。
【００６９】
次にサイドウォール絶縁膜，ソース領域およびドレイン領域の形成工程を説明する。図１０に示すように、反応ガスにＳｉＨ4とホスフィン（ＰＨ3）を用いた温度が約４３０℃の常圧ＣＶＤ法により、サイドウォール絶縁膜１４となる絶縁膜を５５０ｎｍの膜厚で堆積する。次に、エッチングガスに主としてＣＦ4を用いたドライエッチング法により、全面をエッチバックすることにより、ゲート電極５の両側にのみサイドウォール絶縁膜１４を残存させる。
【００７０】
次に、砒素（Ａｓ）をイオン注入エネルギー７０ＫｅＶ、ドーズ量３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入を行い、Ｎ型のソース領域７とドレイン領域８とを形成する。その後、温度が約９００℃のＮ2雰囲気でアニールし、ソース領域７とドレイン領域８とを活性化することによりＭＯＳ型半導体記憶装置が完成する。
【００７１】
以上の説明によって、電界緩和領域７８，８８を形成することができる。その後の製造方法は、すでに説明してある製造方法と同一であるため、省略する。
【００７２】
また、以上説明した本発明のＭＯＳ型半導体記憶装置の第１の実施形態、第２の実施形態での製造方法は一例であって、主旨を逸脱しない範囲において変更が可能である。
【産業上の利用可能性】
【００７３】
本発明のＭＯＳ型半導体記憶装置は、しきい値変動に左右されることなく電荷保持特性を向上できる。特に微細化された半導体装置の電荷保持特性は悪化し易いため、小型携帯用電子機器やストレージ用機器に搭載する微細化を要求されるＭＯＳ型半導体記憶装置に好適である。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態のＭＯＳ型半導体記憶装置の構造を説明する平面図および端面図である。
【図２】本発明の第１の実施形態のＭＯＳ型半導体記憶装置の動作を説明するための特性図である。
【図３】本発明の第１の実施形態のＭＯＳ型半導体記憶装置の製造方法を説明するための端面図であって、素子領域を形成する工程を説明する端面図である。
【図４】本発明の第１の実施形態のＭＯＳ型半導体記憶装置の製造方法を説明するための端面図であって、第１の電流経路と第２の電流経路とを形成する工程を説明する端面図である。
【図５】本発明の第１の実施形態のＭＯＳ型半導体記憶装置の製造方法を説明するための端面図であって、メモリ絶縁膜を形成する工程を説明する端面図である。
【図６】本発明の第１の実施形態のＭＯＳ型半導体記憶装置の製造方法を説明するための端面図であって、ゲート絶縁膜を形成する工程を説明する端面図である。
【図７】本発明の第１の実施形態のＭＯＳ型半導体記憶装置の製造方法を説明するための端面図であって、ゲート電極を形成する工程を説明する端面図である。
【図８】本発明の第２の実施形態のＭＯＳ型半導体記憶装置の構造を説明する平面図である。
【図９】本発明の第２の実施形態のＭＯＳ型半導体記憶装置の製造方法を説明するための端面図であって、電界緩和領域を形成する工程を説明する端面図である。
【図１０】本発明の第２の実施形態のＭＯＳ型半導体記憶装置の製造方法を説明するための端面図であって、サイドウォール絶縁膜，ソース領域およびドレイン領域を形成する工程を説明する端面図である。
【図１１】特許文献１に示した従来技術を説明するための図である。
【符号の説明】
【００７５】
１  第１の電流経路
２  第２の電流経路
３  ゲート絶縁膜
４  メモリ絶縁膜
５  ゲート電極
７  ソース領域
８  ドレイン領域
９  素子領域
１０  半導体基板
１１  素子分離膜
１２  ゲート絶縁膜とメモリ絶縁膜との境界
１３  チャネル領域
１４  サイドウォール絶縁膜
７８，８８  電界緩和領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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