(57)【要約】【課題】安価なバルク半導体基板を用いながらも、特別なプロセスを要さずにサイリスタを用いたメモリセルを得ることが可能な半導体装置を提供する。【解決手段】ｐ型の半導体基板１００の表面側に設けられたｎ型カソードｎ（Ｋ）と、ｎ型カソードｎ（Ｋ）の表面層部分に設けられたｐ型ベースｐ（Ｂ）と、この上部に順次設けられたｎ型ベースｎ（Ｂ）およびｐアノードｐ（Ａ）と、ｐ型ベースｐ（Ｂ）上に設けられたゲート電極Ｇとからなるサイリスタ構成のＤＲＡＭセルを備えた半導体装置１ａである。【選択図】図１
2008034576.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型領域、第２導電型のベース領域、第１導電型のベース領域、および第２導電型領域がこの順に接して設けられた半導体領域と、
前記第２導電型のベース領域に設けたゲート電極とを備えた半導体装置において、
前記第２導電型のベース領域は、前記第１導電型領域の表面層部分に設けられた拡散層からなるものであり、
前記第１導電型のベース領域および前記第２導電型領域は、前記第２導電型のベース領域の表面側に設けられたものであり、
前記ゲート電極は、前記第２導電型のベース領域の上部に設けられたものである
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１導電型領域と前記第２導電型のベース領域とは、半導体基板の表面層に設けられている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２導電型のベース領域は、前記第１導電型領域および素子分離によって、島状に分離された状態となっている
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１導電型のベース領域は、前記第２導電型のベース領域上に選択的にエピタキシャル成長させた層からなり、
前記端部に配置された第２導電型領域は、前記第１導電型のベース領域上に選択的にエピタキシャル成長させた層からなる
ことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１導電型のベース領域は、前記第２導電型のベース領域の表面層部分に設けられた拡散層からなり、
前記第２導電型領域は、前記第１導電型のベース領域上に選択的にエピタキシャル成長させた層からなる
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１導電型のベース領域は、前記第２導電型のベース領域の表面層部分に設けられた拡散層からなり、
前記第２導電型領域は、前記第１導電型のベース領域の表面層部分に設けられた拡散層からなる
ことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記ゲート電極は、前記第２導電型のベース領域上に絶縁膜を介して設けられている
ことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１導電型領域と同電位のドレイン領域を備えたアクセス用のトランジスタが設けられている
ことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１導電型領域と前記ドレイン領域とが、同一領域を共有している
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタを用いてメモリセルが構成された半導体装置に関する。
【背景技術】
【０００２】
近年、サイリスタを用いた構成のＤＲＡＭやＳＲＡＭなどのメモリセルが提案されている。これらのメモリセルは、サイリスタのオフ状態を”０“、オン状態を”１“としてメモリー動作させるものである。
【０００３】
このうち、ＤＲＡＭについては、微細サイリスタ１つで１つのメモリセルが構成される。図1３（１）にはサイリスタを用いたＤＲＡＭセルの断面図を示し、図１３（２）にはこのＤＲＡＭセルを用いた半導体装置の等価回路を示す。このＤＲＡＭセルは、ＳＯＩ基板を用いて構成され、絶縁性基板６０１上の半導体薄膜６０２に形成したＰＮＰＮ接合によって実現されている。また、ゲート電極Ｇは。サイリスタのＰ型ベースｐ（Ｂ）上に絶縁膜６０３を介して配置されたＭＯＳ構造となっている。このゲート電極Ｇの側壁には、各層を分離形成するためのサイドウォール６０４およびマスクパターン６０５が設けられている。以上の構成において、Ｎ型カソードｎ（Ｋ）は第１のワード線ＷＬ１に、ｐ型アノードｐ（Ａ）はビット線ＢＬに、ゲート電極Ｇは第２のワード線（write enable line）ＷＬ２に、接続されている。
【０００４】
図１４（１）は、上記構成のＤＲＡＭセルにおいて、データ保持時およびデータ読み出し時の特性を示したものである。ビット線ＢＬをワード線ＷＬ１に対して高電位(Vdd)とし、サイリスタの高抵抗状態をメモリの”0”として、そのときの電流値IoffまたはIread(D0)で、データ”0”の保持または読み出しを行う。また低抵抗状態をメモリの”1”として、そのときの電流値IonまたはIread(D1)でデータ”1”の保持または読み出しを行う。
【０００５】
図１４（２）は、データ”1”書き込み時の特性を示したものである。ワード線ＷＬ２に書き込み電圧を印加し、ワード線ＷＬ１に対して、ビット線ＢＬの電位を高電位(Vdd)とし、サイリスタを低抵抗状態にして、データ”1”を書き込む。また図１４（３）は、データ”0”書き込み時の特性を示したものである。ワード線ＷＬ２に書き込み電圧を印加し、ワード線ＷＬ１に対して、ビット線ＢＬの電位を低電位とし、サイリスタを低抵抗状態にし、データ”0”を書き込む。（以上、下記非特許文献１参照）。
【０００６】
またＳＲＡＭは、微細サイリスタ１つとアクセストランジスタ１つで１つのメモリセルが構成される。そのため１つのトランジスタと１つのコンデンサとで構成されたＤＲＡＭや、６個のトランジスタで構成されるＳＲＡＭと比較して、メモリセルが小さくなる。
【０００７】
図１５（１）には、サイリスタを用いたＳＲＡＭセルの断面構造を示す。このＳＲＡＭセルは、バルク半導体基板７０１の表面側に形成されたものである。特にサイリスタ７０２は、半導体基板７０１の表面層を凸状に加工した部分に高さ方向にＰＮＰＮ接合を順次配置した構成となっている。そしてゲート電極Ｇは、サイリスタ７０２のＰ型ベースｐ（Ｂ）を囲むように、半導体基板を加工した凸状の側壁に対向させて配置される。またサイリスタ７０２のＮ型カソードｎ（Ｋ）は、アクセストランジスタ(ｎチャンネルのＭＯＳトランジスタ)Ｔｒのソースｎ（ｓ）／ドレインｎ（ｄ）の一方と接続される。
【０００８】
図１５（２）には、上記ＳＲＡＭセルを用いた半導体装置の等価回路を示す。アクセストランジスタＴｒのゲート電極Ｇｔは、第１のワード線ＷＬ１に接続され、サイリスタ７０２のゲート電極Ｇは第２のワード線ＷＬ２に接続されている。アクセストランジスタＴｒの一方のＮ型拡散層(例えばソースｎ（ｓ））は、ビット線ＢＬに接続され、もう一方のＮ型拡散層（例えばドレインｎ（ｄ））は、サイリスタ７０２のＮ型カソードｎ（Ｋ）に接続されている。サイリスタ７０２のＰ型アノードｐ（Ａ）層は、基準電位（ＶREF）に接続されている。
【０００９】
図１６（１）は、上記構成のＤＲＡＭセルにおいての、データ保持時の特性を示したものである。ビット線ＢＬを基準電位（ＶREF）に対して低電位とし、サイリスタの高抵抗特性とアクセストランジスタ特性との交点をメモリの”0”とし、サイリスタの低抵抗特性とアクセストランジスタ特性との交点をメモリの”1”として、データを保持する。
【００１０】
図１６（２）は、データ読み出し時の特性を示したものである。ワード線ＷＬ１に読み出し電圧を印加し、アクセストランジスタを低抵抗状態にする。基準電位（ＶREF）に対して、ビット線ＢＬを低電位に印加し、サイリスタの高抵抗特性とアクセストランジスタ特性の交点での電流をデータ”0”の読み出し電流、サイリスタの低抵抗特性とアクセストランジスタ特性の交点での電流をデータ”1”の読み出し電流として、データを読み出す。
【００１１】
図１７（１）は、上記構成のＤＲＡＭセルにおいて、データ”1”書き込み時の特性を示したものである。ワード線ＷＬ１，ＷＬ２に書き込み電圧を印加し、基準電位（ＶREF）に対して、ビット線ＢＬの電位を低電位とし、サイリスタを低抵抗状態にして、データ”1”を書き込む。
【００１２】
図１７（２）は、データ”0”書き込み時の特性を示したものである。ワード線ＷＬ１，ＷＬ２に書き込み電圧を印加し、基準電位（ＶREF）に対して、ビット線ＢＬの電位を高電位とし、サイリスタを低抵抗状態にし、データ”0”を書き込む（以上、下記非特許文献２参照）。
【００１３】
またこの他のＳＲＡＭとして、図１８に示すようなＳＯＩ基板を用いた構成も提案されている。この場合、図１３に示したＤＲＡＭセルと同様の構成で絶縁性基板６０１上の半導体薄膜６０２に形成されたサイリスタ６００と共に、半導体薄膜６０２を用いて形成されたアクセストランジスタＴｒとによって、ＳＲＡＭセルが構成せれる。そして、サイリスタ６００のＮ型カソードｎ（Ｋ）と、アクセストランジスタ(ｎチャンネルのＭＯＳトランジスタ)Ｔｒのソースｎ（ｓ）／ドレインｎ（ｄ）の一方とで、同一領域を共有させる（下記非特許文献３参照）。
【００１４】
【非特許文献１】「Technical Digest IEDM 2005」,（米国），２００５年，p.３２１−３２４
【非特許文献２】「Technical Digest IEDM 1999」,（米国），１９９９年，p.２８３−２８６
【非特許文献３】「Technical Digest IEDM 2004」,（米国），２００４年，p.２７３−２７６
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、以上に示した構成のサイリスタを用いたメモリセル構成には、次のような課題があった。すなわち、図１３または図１８に示したようなＳＯＩ基板を用いた構成においては、ＳＯＩ基板が高価であること、また広く一般に用いられているバルク半導体基板には、混載メモリとして使えないという問題がある。
【００１６】
一方、図１５に示したようなバルク半導体基板を用いた構成においては、サイリスタのｐ型ベースを囲むゲート電極の形成において、通常の半導体プロセスとは異なる特別なプロセスが必要になるという問題がある。
【００１７】
そこで本発明は、安価なバルク半導体基板を用いながらも、特別なプロセスを要さずにサイリスタを用いたメモリセルを得ることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
このような目的を達成するための本発明の半導体装置は、第１導電型領域、第２導電型のベース領域、第１導電型のベース領域、および第２導電型領域がこの順に接して設けられた半導体領域を備えている。また、第２導電型のベース領域に設けたゲート電極を備えている。このような構成において、特に、第２導電型のベース領域は、第１導電型領域の表面層部分に設けられた拡散層からなるものとする。そして、第１導電型のベース領域および第２導電型領域は、第２導電型のベース領域の表面側に設けられたものとする。さらに、ゲート電極は、第２導電型のベース領域の上部に設けられたものとする。
【００１９】
このような構成の半導体装置においては、第１導電型領域の表面層部分に拡散層からなる第２導電型のベース領域を設け、当該第２導電型のベース領域の表面上にゲート電極を設けた構成である。このため、ゲート電極を、第２導電型のベース領域の上方において加工形成されたものとすることができる。またこれと共に、第１導電型領域の表面層部分に第２導電型のベース領域を設け、さらに表面側に他の領域を順次設けて電気的に分離した縦型構成であるため、バルク半導体基板の表面側に形成することができる。
【発明の効果】
【００２０】
以上説明したように本発明の半導体装置によれば、安価なバルク半導体基板を用い、かつ特別なプロセスを要することなく、第１導電型領域、第２導電型のベース領域、第１導電型のベース領域、第２導電型領域を順次接合させてなるサイリスタを用いた構成の半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の半導体装置の実施の形態を図面に基づいて詳細に説明する。尚、以下の各実施形態においては、第１導電型をｐ型、第２導電型をｎ型として説明を行うが、逆であっても良く、この場合には以下の説明におけるｐ型とｎ型とを入れ換えれば良い。
【００２２】
≪第１実施形態≫
＜半導体装置の構成＞
図１は、第１実施形態の半導体装置の概略を示す構成図である。この図に示す半導体装置１ａは、ｐ型の半導体基板１００の表面側にサイリスタ構成のＤＲＡＭセルが設けられたものである。
【００２３】
半導体基板１００は、所定深さにｎ型ウェル層１０１が設けられ、ｎ型ウェル層１０１で分離された表面層にｐウェル層１０２が設けられ、このｐウェル層１０２の表面側がＳＴＩ（shallow trench isolation）からなる素子分離１０３によって各素子領域に分離されている。
【００２４】
素子分離１０３で分離された表面層の領域には、分離された領域の全面にわたってｎ型のカソード領域（以下、ｎ型カソードと記す）ｎ（Ｋ）が設けられている。ｎ型カソードｎ（Ｋ）の表面層部分には、ｐ型のベース領域（以下、ｐ型ベースと記す）ｐ（Ｂ）が設けられている。このｐ型ベースｐ（Ｂ）は、拡散層からなり、ｎ型カソードｎ（Ｋ）と素子分離１０３とで囲まれて島状に分離され、他の半導体基板１００分部に対して電気的に浮遊した状態となっている。
【００２５】
また、ｐ型ベースｐ（Ｂ）上には、ｎ型のベース領域（以下、ｎ型ベースと記す）ｎ（Ｂ）が設けられている。このｎ型ベースｎ（Ｂ）は、ｐ型ベースｐ（Ｂ）の一部分上に、選択的にエピタキシャル成長させてなり、ｎ型カソードｎ（Ｋ）とは電気的に分離された状態となっている。さらに、ｎ型ベースｎ（Ｂ）上には、ｐ型のアノード領域（以下、ｐ型アノード）ｐ（Ａ）が設けられている。このｐ型アノードｐ（Ａ）は、ｎ型ベースｎ（Ｂ）上に選択的にエピタキシャル成長させてなり、ｐ型ベースｐ（Ｂ）およびｎ型カソードｎ（Ｋ）とは電気的に分離されている。
【００２６】
以上により、ｎ型カソードｎ（Ｋ）、ｐ型ベースｐ（Ｂ）、ｎ型ベースｎ（Ｂ）、およびｐ型アノードｐ（Ａ）が、この順に接して設けられ、サイリスタを構成した状態となっている。
【００２７】
そして、ｐ型ベースｐ（Ｂ）上には、ＭＯＳ構造のゲート電極Ｇが配線され、その側壁には絶縁性のサイドウォール１０７が設けられている。このサイドウォール１０７によって、ゲート電極Ｇ−ｎ型カソードｎ（Ｋ）間が離間して電気的に絶縁されると共に、ゲート電極Ｇ−ｎ型ベースｎ（Ｂ）およびｐ型アノードｐ（Ａ）間が離間して電気的に絶縁された状態となっている。尚、ここではゲート電極ＧがＭＯＳ構造である場合を例示したが、ゲート電極Ｇは半導体基板１００に対する金属材料の拡散接合によって構成されていても良い。
【００２８】
また、ｎ型カソードｎ（Ｋ）およびｐ型アノードｐ（Ａ）には、それぞれ電極が接続された状態となっている。
【００２９】
尚、この半導体装置１ａは従来技術で説明したＤＲＡＭセルと同様にメモリー動作させる。
【００３０】
＜半導体装置の製造方法＞
第１実施形態の半導体装置１ａの製造方法を、図２および図３の製造工程図に基づいて説明する。
【００３１】
先ず、図２（１）に示すように、ｐ型シリコンからなる半導体基板１００を用意し、イオン注入法を適用して半導体基板１００の所定深さにｎウェル層１０１を形成する。次に、必要に応じてイオン注入法によってｎウェル層１０１の上部にｐウェル層１０２を形成する。
【００３２】
次いで、半導体基板１００の表面側に、ＳＴＩからなる素子分離１０３を形成し、各素子領域を分離する。また、半導体基板１００の表面を保護用の絶縁膜１０４で覆う。
【００３３】
次に、図２（２）に示すように、例えばイオン注入法を適用した不純物導入により、ｎウェル層１０１よりも浅いｐウェル層１０２内の位置で、素子分離１０３によって分離される深さに、ｎ型カソードｎ（Ｋ）を形成する。
【００３４】
次に、図２（３）に示すように、例えばイオン注入法を適用した不純物導入により、半導体基板１００の表面からｎ型カソードｎ（Ｋ）と接合される深さ位置にまで達するｐ型ベースｐ（Ｂ）を形成する。
【００３５】
次に、図２（４）に示すように、ｐ型ベースｐ（Ｂ）の中央部上方を横切るように、ゲート絶縁膜１０５を介してポリシリコン電極膜１０６を成膜し、これらをパターニングしてＭＯＳ構造のゲート電極Ｇを形成する。その後、これらの側壁に絶縁性のサイドウォール１０７を形成する。尚、ゲート絶縁膜１０５は、保護用の絶縁膜１０４を除去した後に形成したものとする。
【００３６】
次に、図３（１）に示すように、ゲート電極Ｇの一方側に露出しているｐ型ベースｐ（Ｂ）を覆う形状のマスクパターン２０１を形成する。次に、このマスクパターン２０１、ゲート電極Ｇ、およびサイドウォール１０７上からのイオン注入により、半導体基板１００の表面から、ｎ型カソードｎ（Ｋ）にまで達するｎ型層を形成し、このｎ型層部分をｎ型カソードｎ（Ｋ）の取り出し部分とする。尚、このイオン注入の後には、マスクパターン２０１を除去する。
【００３７】
次に、図３（２）に示すように、ｎ型カソードｎ（Ｋ）の露出面およびゲート電極Ｇを覆い、かつｐ型ベースｐ（Ｂ）を露出させる形状の保護膜２０２を形成する。この保護膜２０２は、次の工程で行うエピタキシャル成長の際のマスクとなるものであり、酸化シリコン（ＳｉＯ2）または窒化シリコン（ＳｉＮ）からなることとする。
【００３８】
次に、図３（３）に示すように、半導体基板１００の露出面上、すなわちｐ型ベースｐ（Ｂ）上に、選択エピタキシャル成長法によってｎ型シリコン層を成長させ、この成長層をｎ型ベースｎ（Ｂ）とする。
【００３９】
続いて図３（４）に示すように、ｎ型ベースｎ（Ｂ）上に、選択エピタキシャル成長法によってｐ型シリコン層を成長させ、この成長層をｐ型アノードｐ（Ａ）とする。
【００４０】
以上の後には、選択エピタキシャル成長の際のマスクとして用いた保護膜２０２を除去し、さらにここでの図示を省略した層間絶縁膜で半導体基板１００の上方を覆う。そして、ｎ型カソードｎ（Ｋ）、ゲート電極Ｇ、およびｐ型アノードｐ（Ａ）に達する接続孔を層間絶縁膜に形成し、これら接続孔を介してｎ型カソードｎ（Ｋ）、ゲート電極Ｇ、およびｐ型アノードｐ（Ａ）に接続された配線を形成して、図１に示した半導体装置１ａを完成させる。
【００４１】
以上のようにして得られた図１の半導体装置１ａでは、ｎ型カソードｎ（Ｋ）の表面層部分に拡散層からなるｐ型ベースｐ（Ｂ）を設け、かつこの上部にゲート電極Ｇを設けた構成である。このため、ゲート電極Ｇは、ｐ型ベースｐ（Ｂ）上方において加工形成されたものとすることができる。また、ｎ型カソードｎ（Ｋ）の表面層部分にｐ型ベースｐ（Ｂ）を設け、さらにこの上部にｎ型ベースｎ（Ｂ）、ｐ型アノードｐ（Ａ）を順次設けた縦型構成であるため、バルク状の半導体基板１００の表面側に各層を電気的に分離した状態で形成することができる。
【００４２】
以上のことから、サイリスタを用いた半導体装置（ＤＲＡＭセル）１ａは、安価なバルク半導体基板１００を用い、かつ特別なプロセスを要することなく得ることが可能である。
【００４３】
また、特に本第１実施形態の構成では、ｐ型ベースｐ（Ｂ）およびｐ型アノードｐ（Ａ）を、選択エピ成長技術により半導体基板１００の上方に形成している。このため、バルク半導体基板１００を用いた縦型でありながらも、イオン注入のような不純物導入による拡散層がｎ型カソードｎ（Ｋ）とｐ型ベースｐ（Ｂ）との２層のみである。したがって、４層とも隣接する領域内に形成した拡散層とした場合と比較して、プロセスマージンが拡大するため作製が容易になる。
【００４４】
さらに、深い位置に形成したｎウェル層１０１は、ｐウェル層１０２によってサイリスタ構造のＤＲＡＭ部分と分離された構成となっているため、サイリスタのターンオン状態で、ｎウェル層１０１に電流が流れることを防止できる。
【００４５】
≪第２実施形態≫
＜半導体装置の構成＞
図４には、第２実施形態の半導体装置１ｂの概略を示す構成図である。この図に示す半導体装置１ｂが、図１に示した第１実施形態の半導体装置１ａと異なるところは、ｎ型ベースｎ（Ｂ）が、拡散層で構成されているところにあり、他の構成は第１実施形態と同様であることとする。
【００４６】
すなわち、ｎ型ベースｎ（Ｂ）は、ｐ型ベースｐ（Ｂ）の表面層部分に拡散層として設けられ、ｎ型カソードｎ（Ｋ）およびゲート電極Ｇとは電気的に分離した状態で配置されている。尚、ｐ型アノードｐ（Ａ）は、ｎ型ベースｎ（Ｂ）の露出面上に、選択的にエピタキシャル成長させた層として設けられていることは、第１実施形態と同様である。
【００４７】
また、この半導体装置１ｂも、従来技術で説明したＤＲＡＭセルと同様にメモリー動作させる。
【００４８】
＜半導体装置の製造方法＞
第２実施形態の半導体装置１ｂの製造方法は、第１実施形態の製造方法において、図３（３）を用いて説明した工程で、エピタキシャル成長によるｎ型ベースｎ（Ｂ）の形成に換えて、ｐ型ベースｐ（Ｂ）の表面層へのｐ型不純物の導入によるｎ型ベースｎ（Ｂ）の形成を行えば良い。
【００４９】
この際、ｎ型ベースｎ（Ｂ）が、ｐ型ベースｐ（Ｂ）よりも浅くなるように不純物導入を行うことが重要である。
【００５０】
以上のようにして得られた第２実施形態の半導体装置１ｂであっても、ｎ型カソードｎ（Ｋ）の表面層部分に拡散層からなるｐ型ベースｐ（Ｂ）を設け、かつこの上部にゲート電極Ｇを設けた構成である。このため、第１実施形態と同様に、サイリスタを用いた半導体装置（ＤＲＡＭセル）１ｂは、安価なバルク半導体基板１００を用い、かつ特別なプロセスを要することなく得ることが可能である。
【００５１】
また、特に本第２実施形態の構成では、ｐ型アノードｐ（Ａ）を、選択エピ成長技術により半導体基板１００の上方に形成している。このため、バルク半導体基板１００を用いた縦型でありながらも、イオン注入のような不純物導入による拡散層がｎ型カソードｎ（Ｋ）とｐ型ベースｐ（Ｂ）とｎ型ベースｎ（Ｂ）との３層のみである。したがって、４層とも隣接する領域内に形成した拡散層とした場合と比較して、プロセスマージンが拡大するため作製が容易である。
【００５２】
さらに、深い位置に形成したｎウェル層１０１は、ｐウェル層１０２によってサイリスタ構造のＤＲＡＭ部分と分離された構成となっているため、サイリスタのターンオン状態で、ｎウェル層１０１に電流が流れることを防止できる。
【００５３】
≪第３実施形態≫
＜半導体装置の構成＞
図５には、第３実施形態の半導体装置１ｃの概略を示す構成図である。この図に示す半導体装置１ｃが、図４に示した第２実施形態の半導体装置１ｂと異なるところは、ｎ型ベースｎ（Ｂ）と共に、ｐ型アノード（Ａ）も拡散層で構成されているところにあり、他の構成は第２実施形態と同様であることとする。
【００５４】
すなわち、ｎ型ベースｎ（Ｂ）は、ｐ型ベースｐ（Ｂ）の表面層部分に拡散層として設けられ、ｎ型カソードｎ（Ｋ）およびゲート電極Ｇに対して電気的に分離した状態で設けられている。さらに、ｐ型アノードｐ（Ａ）は、ｎ型ベースｎ（Ｂ）の表面層部分に拡散層として設けられ、ｐ型ベースｐ（Ｂ）およびゲート電極Ｇに対して電気的に分離した状態で設けられている。
【００５５】
また、この半導体装置１ｃも、従来技術で説明したＤＲＡＭセルと同様にメモリー動作させる。
【００５６】
＜半導体装置の製造方法＞
第３実施形態の半導体装置１ｃの製造方法は、第１実施形態の製造方法において、図３（３）を用いて説明した工程で、エピタキシャル成長によるｎ型ベースｎ（Ｂ）の形成に換えて、ｐ型ベースｐ（Ｂ）の表面層へのｐ型不純物の導入によるｎ型ベースｎ（Ｂ）の形成を行う。
【００５７】
その後、ｎ型ベースｎ（Ｂ）の一部のみを開口するマスク１０９を形成し、このマスク１０９上からのｐ型不純物の導入によるｐ型アノードｐ（Ａ）の形成を行う。
【００５８】
この際、ｎ型ベースｎ（Ｂ）がｐ型ベースｐ（Ｂ）よりも浅くなるように、またｐ型アノードｐ（Ａ）がｎ型ベースｎ（Ｂ）よりも浅くなるように不純物導入を行うことが重要である。
【００５９】
このような第３実施形態の半導体装置１ｃであっても、ｎ型カソードｎ（Ｋ）の表面層部分に拡散層からなるｐ型ベースｐ（Ｂ）を設け、かつこの上部にゲート電極Ｇを設けた構成である。このため、第１実施形態と同様に、サイリスタを用いた半導体装置（ＤＲＡＭセル）１ｃは、安価なバルク半導体基板１００を用い、かつ特別なプロセスを要することなく得ることが可能である。
【００６０】
さらに、深い位置に形成したｎウェル層１０１は、ｐウェル層１０２によってサイリスタ構造のＤＲＡＭ部分と分離された構成となっているため、サイリスタのターンオン状態で、ｎウェル層１０１に電流が流れることを防止できる。
【００６１】
≪第４実施形態≫
＜半導体装置の構成＞
本第４実施形態においては、上述したサイリスタ構成の半導体装置を用いたＳＲＡＭセルを有する半導体装置を説明する。
【００６２】
図６は、第４実施形態の半導体装置の概略構成を示す断面構成図であり、ＳＲＡＭセル２つ分を示している。この図に示す半導体装置２ａは、ｐ型の半導体基板１００の表面側に、図１に示した構成の半導体装置（１ａ）すなわちサイリスタ１ａと共に、ＭＯＳトランジスタＴｒとで構成されたＳＲＡＭセル２０１を備えている。
【００６３】
半導体基板１００は、所定深さにｎ型ウェル層１０１が設けられ、ｎ型ウェル層１０１で分離された表面層にｐウェル層１０２が設けられ、このｐウェル層１０２の表面側がＳＴＩからなる素子分離１０３によって各素子領域に分離されている。
【００６４】
各ＳＲＡＭセル２０１のサイリスタ１ａ部分は、第１実施形態と同様に構成されている。すなわち、ｎ型カソード（Ｋ）の表面層部分にｐ型ベースｐ（Ｂ）が設けられている。このｐ型ベースｐ（Ｂ）は、ｎ型カソード（Ｋ）と素子分離１０３とで囲まれて島状に分離され、他の半導体基板１００分部に対して電気的に浮遊した状態となっている。そして、ｐ型ベースｐ（Ｂ）上には、ｎ型ベースｎ（Ｂ）およびｐ型アノードｐ（Ａ）がこの順に積層された構成となっている。また、ｐ型ベースｐ（Ｂ）上には、ＭＯＳ構造のゲート電極Ｇが設けられた状態となっている。
【００６５】
一方、ＭＯＳトランジスタＴｒは、２つのｎ型領域、すなわちソースｎ（ｓ），ドレインｎ（ｄ）間に、チャネル部を構成するｐ型領域を狭持してなる。尚、ここでは、ソースｎ（ｓ）−ドレインｎ（ｄ）間のｐ型領域がｐウェル層１０２である構成を図示したが、ＭＯＳトランジスタＴｒのしきい値電圧を制御するために、ｐ型不純物の濃度が調整されたチャネル領域を特別に設けた構成であっても良い。
【００６６】
また特に、ＭＯＳトランジスタＴｒのドレインｎ（ｄ）が、サイリスタ１ａのｎ型カソードｎ（Ｋ）をそのまま共有した構成となっている。
【００６７】
さらに図６においては、２つのＳＲＡＭセル２０１が図示されているが、これらのＳＲＡＭセル２０１，３０１は、ＭＯＳトランジスタＴｒのソースｎ（ｓ）を共有した構成となっている。
【００６８】
尚、この半導体装置２ａは、従来技術で説明したＳＲＡＭセルと同様にメモリー動作させる。
【００６９】
＜半導体装置の製造方法＞
第４実施形態の半導体装置２ａの製造方法を、図７〜図９の製造工程図に基づいて説明する。
【００７０】
先ず、図７（１）に示すように、ｐ型シリコンからなる半導体基板１００を用意し、イオン注入法を適用して半導体基板１００の所定深さにｎウェル層１０１を形成する。次に、必要に応じてイオン注入法によってｎウェル層１０１の上部にｐウェル層１０２を形成する。
【００７１】
次いで、半導体基板１００の表面側に、ＳＴＩを素子分離１０３として形成し、各素子領域を分離する。また、半導体基板１００の表面を保護用の絶縁膜１０４で覆う。
【００７２】
次に、図７（２）に示すように、２つのＭＯＳトランジスタのソースおよびゲート電極を形成する領域をマスクパターン２０２で覆う。そして、例えばイオン注入法を適用した不純物導入により、ｎウェル層１０１よりも浅いｐウェル層１０２内の位置で、素子分離１０３によって分離される深さに、ｎ型カソードｎ（Ｋ）を形成する。イオン注入後にはマスクパターン２０２を除去する。
【００７３】
次に、図７（３）に示すように、２つのＭＯＳトランジスタを形成する領域をマスクパターン２０３で覆い、例えばイオン注入法を適用した不純物導入により、半導体基板１００の表面からｎ型カソードｎ（Ｋ）と接合される深さ位置にまで達するｐ型ベースｐ（Ｂ）を形成する。イオン注入後にはマスクパターン２０３を除去する。
【００７４】
次に、図７（４）に示すように、半導体基板１００上に、ゲート絶縁膜１０５を介してポリシリコン電極膜１０６を成膜し、これをパターンニングしてゲート電極Ｇ，Ｇｔを並列に形成する。この際、２つのゲート電極Ｇは、各ｐ型ベースｐ（Ｂ）上の端部を横切るように設けられる。一方、２つのゲート電極Ｇｔは、ｐウェル層の上部を横切るように設けられる。尚、ゲート絶縁膜１０５は、保護用の絶縁膜１０４を除去した後に形成したものとする。
【００７５】
次に、図８（１）に示すように、ゲート電極Ｇの一方側に露出しているｐ型ベースｐ（Ｂ）を覆う形状のマスクパターン２０４を形成する。そして、このマスクパターン２０４、ゲート電極Ｇ，Ｇｔ上からの不純物導入（例えばイオン注入）により、ゲート電極Ｇｔの両脇に浅いｎ型のＬＤＤ領域２０５を形成する。イオン注入の終了後には、マスクパターン２０４を除去する。
【００７６】
その後、図８（２）に示すように、ゲート電極Ｇ，Ｇｔの両脇に絶縁性のサイドウォール１０７を形成する。
【００７７】
次に、図８（３）に示すように、ゲート電極Ｇの一方側に露出しているｐ型ベースｐ（Ｂ）を覆う形状のマスクパターン２０６を形成する。そして、このマスクパターン２０６、ゲート電極Ｇ，Ｇｔ、およびサイドウォール１０７上からの不純物導入（例えばイオン注入）により、半導体基板１００の表面から、ｎ型カソードｎ（Ｋ）にまで達するｎ型層を形成し、このｎ型層部分をｎ型カソードｎ（Ｋ）の取り出し部分およびＭＯＳ型トランジスタのドレインｎ（ｄ）とする。また、ゲート電極Ｇｔ−Ｇｔ間には、ＬＤＤ領域２０５よりも深いｎ型層からなるソースｎ（ｓ）を形成する。尚、このイオン注入の後には、マスクパターン２０６を除去する。
【００７８】
次いで、図９（１）に示すように、ｎ型カソードｎ（Ｋ）、ドレインｎ（ｄ）、ソースｎ（ｓ）、およびゲート電極Ｇ，Ｇｔを覆い、かつｐ型ベースｐ（Ｂ）の表面を露出させる形状の保護膜２０７を形成する。この保護膜２０７は、次の工程で行うエピタキシャル成長の際のマスクとなるものであり、酸化シリコン（ＳｉＯ2）または窒化シリコン（ＳｉＮ）からなることとする。
【００７９】
次に、図９（２）に示すように、半導体基板１００の露出面上、すなわちｐ型ベースｐ（Ｂ）上に、選択エピタキシャル成長法によってｎ型シリコン層を成長させ、この成長層をｎ型ベースｎ（Ｂ）とする。
【００８０】
続いて図９（３）に示すように、ｎ型ベースｎ（Ｂ）上に、選択エピタキシャル成長法によってｐ型シリコン層を成長させ、この成長層をｐ型アノードｐ（Ａ）とする。
【００８１】
以上の後には、選択エピタキシャル成長の際のマスクとして用いた保護膜２０７を必要に応じて除去し、さらにここでの図示を省略した層間絶縁膜で半導体基板１００の上方を覆う。そして、ゲート電極Ｇ，Ｇｔ、ｐ型アノードｐ（Ａ），およびソースｎ（ｓ）に達する接続孔を層間絶縁膜に形成し、これら接続孔を介してゲート電極Ｇ，Ｇｔ、ｐ型アノードｐ（Ａ），およびソースｎ（ｓ）に接続された配線を形成して、図６に示した半導体装置２ａを完成させる。
【００８２】
以上のようにして得られた図６の半導体装置２ａでは、ＳＲＡＭセル２０１が、第１実施形態と同様の構成のサイリスタ１ａを用いて構成されている。つまり、サイリスタ１ａは、ｎ型カソードｎ（Ｋ）の表面層部分に拡散層からなるｐ型ベースｐ（Ｂ）を設け、かつこの上部にゲート電極Ｇを設けた構成である。このため、サイリスタ１ａおよびアクセス用のＭＯＳトランジスタＴｒからなるＳＲＡＭセル２０１は、安価なバルク半導体基板１００を用い、かつ特別なプロセスを要することなく得ることが可能である。
【００８３】
また、特に本第４実施形態の構成でも、ｎ型ベースｎ（Ｂ）およびｐ型アノードｐ（Ａ）を、選択エピ成長技術により半導体基板１００の上方に形成している。このため、４層とも隣接する領域内に形成した拡散層とした場合と比較して、プロセスマージンが拡大するため作製が容易であることは、第１実施形態と同様である。
【００８４】
さらに、サイリスタ１ａにおいては、ｎ型カソードｎ（Ｋ）によってｐ型ベースｐ（Ｂ）とｐウェル層１０２とを分離している。したがって、サイリスタ２０１のｐ型ベースｐ（Ｂ）と、ＭＯＳトランジスタＴｒにおいてソースｎ（ｓ）−ドレインｎ（ｄ）間のチャネル部を構成するｐウェル層１０２とを分離するための素子分離を設ける必要がない。また素子分離を設ける必要がないことにより、ＭＯＳトランジスタＴｒのドレインｎ（ｄ）とサイリスタ２０１のｎ型カソードｎ（Ｋ）とを共通領域とすることが可能である。これにより、セルサイズの微細化を図ることが可能である。
【００８５】
また、ｎ型カソードｎ（Ｋ）によってｐ型ベースｐ（Ｂ）とｐウェル層１０２とを分離していることにより、ｐウェル層１０２は、全てのＳＲＡＭセル２０１で共通電位とすることも可能である。したがって、ｐウェル層１０２をグランド電位などに固定する場合、各ＭＯＳトランジスタ個別にｐウェル層１０２のコンタクトを形成する必要がなく、まとまった数のＭＯＳトランジスタに対して一つのウェルコンタクトを形成すればよいのでセルサイズを微細化できる。ただし、ｐウェルの表面部分を分離するための素子分離１０３は必要である。
【００８６】
さらに、深い位置に形成したｎウェル層１０１は、ｐウェル層１０２によってサイリスタ１ａ部分と分離された構成となっているため、サイリスタ１ａのターンオン状態で、ｎウェル層１０１に電流が流れることを防止できる。
【００８７】
≪第５実施形態≫
＜半導体装置の構成＞
図１０には、第５実施形態の半導体装置２ｂの概略を示す構成図である。この図に示す半導体装置２ｂが、第４実施形態の半導体装置２ａと異なるところは、サイリスタ１ａにおけるｎ型ベースｎ（Ｂ）が、拡散層で構成されているところにあり、他の構成は第４実施形態と同様であることとする。
【００８８】
すなわち、ｎ型ベースｎ（Ｂ）は、ｐ型ベースｐ（Ｂ）の表面層部分に拡散層として設けられ、ｎ型カソードｎ（Ｋ）およびゲート電極Ｇとは電気的に分離した状態で配置されている。尚、ｐ型アノードｐ（Ａ）は、ｎ型ベースｎ（Ｂ）の露出面上に、選択的にエピタキシャル成長させた層として設けられていることは、第１実施形態と同様である。
【００８９】
尚、この半導体装置２ｂも、従来技術で説明したＳＲＡＭセルと同様にメモリー動作させる。
【００９０】
＜半導体装置の製造方法＞
第５実施形態の半導体装置２ｂの製造方法は、第４実施形態の製造方法において、図９（２）を用いて説明した工程で、エピタキシャル成長によるｎ型ベースｎ（Ｂ）の形成に換えて、ｐ型ベースｐ（Ｂ）の表面層へのｐ型不純物の導入によるｎ型ベースｎ（Ｂ）の形成を行えば良い。
【００９１】
この際、ｎ型ベースｎ（Ｂ）が、ｐ型ベースｐ（Ｂ）よりも浅くなるように不純物導入を行うことが重要である。
【００９２】
以上のようにして得られた第５実施形態の半導体装置２ｂであっても、ＳＲＡＭセル２０１が、第２実施形態と同様の構成のサイリスタ１ｂを用いて構成されている。つまり、サイリスタ１ｂは、ｎ型カソードｎ（Ｋ）の表面層部分に拡散層からなるｐ型ベースｐ（Ｂ）を設け、かつこの上部にゲート電極Ｇを設けた構成である。このため、サイリスタ１ｂおよびアクセス用のＭＯＳトランジスタＴｒからなるＳＲＡＭセル２０１は、安価なバルク半導体基板１００を用い、かつ特別なプロセスを要することなく得ることが可能である。
【００９３】
また、特に本第５実施形態の構成でも、ｐ型アノードｐ（Ａ）を、選択エピ成長技術により半導体基板１００の上方に形成している。このため、４層とも隣接する領域内に形成した拡散層とした場合と比較して、プロセスマージンが拡大するため作製が容易であることは、第２実施形態と同様である。
【００９４】
さらに、サイリスタ１ｂにおいても、ｎ型カソードｎ（Ｋ）によってｐ型ベースｐ（Ｂ）とｐウェル層１０２とを分離している。したがって、第４実施形態と同様に、セルサイズの微細化を図ることが可能である。また、深い位置に形成したｎウェル層１０１は、ｐウェル層１０２によってサイリスタ１ｂ部分と分離された構成となっているため、サイリスタ１ｂのターンオン状態で、ｎウェル層１０１に電流が流れることを防止できる。
【００９５】
≪第６実施形態≫
＜半導体装置の構成＞
図１１には、第６実施形態の半導体装置２ｃの概略を示す構成図である。この図に示す半導体装置２ｃが、第５実施形態の半導体装置２ｂと異なるところは、ｎ型ベースｎ（Ｂ）と共に、ｐ型アノード（Ａ）も拡散層で構成されているところにあり、他の構成は第５実施形態と同様であることとする。
【００９６】
すなわち、ｎ型ベースｎ（Ｂ）は、ｐ型ベースｐ（Ｂ）の表面層部分に拡散層として設けられ、ｎ型カソードｎ（Ｋ）およびゲート電極Ｇとは電気的に分離した状態で設けられている。さらに、ｐ型アノードｐ（Ａ）は、ｎ型ベースｎ（Ｂ）の表面層部分に拡散層として設けられ、ｐ型ベースｐ（Ｂ）およびゲート電極Ｇとは電気的に分離した状態で設けられている。
【００９７】
尚、この半導体装置２ｃも、従来技術で説明したＳＲＡＭセルと同様にメモリー動作させる。
【００９８】
＜半導体装置の製造方法＞
第６実施形態の半導体装置２ｃの製造方法は、第４実施形態の製造方法において、図９（２）を用いて説明した工程で、エピタキシャル成長によるｎ型ベースｎ（Ｂ）の形成に換えて、ｐ型ベースｐ（Ｂ）の表面層へのｐ型不純物の導入によるｎ型ベースｎ（Ｂ）の形成を行う。
【００９９】
その後、ｎ型ベースｎ（Ｂ）の一部のみを開口するマスク２０９を形成し、このマスク２０９上からのｐ型不純物の導入によるｐ型アノードｐ（Ａ）の形成を行う。
【０１００】
この際、ｎ型ベースｎ（Ｂ）がｐ型ベースｐ（Ｂ）よりも浅くなるように、またｐ型アノードｐ（Ａ）がｎ型ベースｎ（Ｂ）よりも浅くなるように不純物導入を行うことが重要である。
【０１０１】
以上のようにして得られた第６実施形態の半導体装置２ｃであっても、ＳＲＡＭセル２０１が、第３実施形態と同様の構成のサイリスタ１ｃを用いて構成されている。つまり、サイリスタ１ｃは、ｎ型カソードｎ（Ｋ）の表面層部分に拡散層からなるｐ型ベースｐ（Ｂ）を設け、かつこの上部にゲート電極Ｇを設けた構成である。このため、サイリスタ１ｃおよびアクセス用のＭＯＳトランジスタＴｒからなるＳＲＡＭセル２０１は、安価なバルク半導体基板１００を用い、かつ特別なプロセスを要することなく得ることが可能である。
【０１０２】
さらに、サイリスタ１ｃにおいても、ｎ型カソードｎ（Ｋ）によってｐ型ベースｐ（Ｂ）をｐウェル層１０２とを分離している。したがって、第４実施形態と同様に、セルサイズの微細化を図ることが可能である。また、深い位置に形成したｎウェル層１０１は、ｐウェル層１０２によってサイリスタ１ｃ部分と分離された構成となっているため、サイリスタ１ｃのターンオン状態で、ｎウェル層１０１に電流が流れることを防止できる。
【０１０３】
≪第７実施形態≫
＜半導体装置の構成＞
図１２には、第７実施形態の半導体装置３ａの概略を示す構成図である。この図に示す半導体装置３ａは、図１に示した第１実施形態の半導体装置（１ａ）すなわちサイリスタ１ａと共に、ＭＯＳトランジスタＴｒとで構成されたＳＲＡＭセルを備えている。そして、この半導体装置３ａが、図６を用いて説明した半導体装置（２ａ）と異なるところは、サイリスタ１ａとＭＯＳトランジスタＴｒとが、素子分離１０３で分離された領域に設けられているところにあり、他の構成は第４実施形態と同様であることとする。
【０１０４】
尚、この半導体装置３ａも、従来技術で説明したＳＲＡＭセルと同様にメモリー動作させる。
【０１０５】
このような構成の半導体装置３ａであっても、サイリスタ１ａは、ｎ型カソードｎ（Ｋ）の表面層部分に拡散層からなるｐ型ベースｐ（Ｂ）を設け、かつこの上部にゲート電極Ｇを設けた構成である。このため、サイリスタ１ａおよびアクセス用のＭＯＳトランジスタＴｒからなるＳＲＡＭセル２０１は、安価なバルク半導体基板１００を用い、かつ特別なプロセスを要することなく得ることが可能である。
【０１０６】
さらに、サイリスタ１ａにおいても、深い位置に形成したｎウェル層１０１は、ｐウェル層１０２によってサイリスタ１ａ部分と分離された構成となっているため、サイリスタ１ａのターンオン状態で、ｎウェル層１０１に電流が流れることを防止できる。
【０１０７】
尚、第７実施形態においては、サイリスタ１ａとして、第１実施形態で説明した構成の半導体装置(サイリスタ）を用いた場合を例示したが、第２実施形態および第３実施形態の半導体装置（サイリスタ）を用いた構成でも同様に適用することができる。
【０１０８】
また、以上説明した第１実施形態〜第７実施形態においては、素子をｐ型の半導体基板１００から分離し、ｐ型の半導体基板１００から入るノイズを低減するために深いｎウェル層１０１を設けた構成を説明した。しかしながら、ノイズの低減や動作マージンは低下を考慮する必要がない場合には、ｎウェル層１０１を設ける必要はなく、各実施形態ともにｎウェル層１０１を設けない構成であっても良い。
【図面の簡単な説明】
【０１０９】
【図１】第１実施形態の半導体装置の構成を示す断面構成図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図３】第１実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図４】第２実施形態の半導体装置の構成を示す断面構成図である。
【図５】第３実施形態の半導体装置の構成を示す断面構成図である。
【図６】第４実施形態の半導体装置の構成を示す断面構成図である。
【図７】第４実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図８】第４実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図９】第４実施形態の半導体装置の製造方法を示す断面工程図（その３）である。
【図１０】第５実施形態の半導体装置の構成を示す断面構成図である。
【図１１】第６実施形態の半導体装置の構成を示す断面構成図である。
【図１２】第７実施形態の半導体装置の構成を示す断面構成図である。
【図１３】従来技術の非特許文献１に記載されたＤＲＡＭセルの構成を説明する図である。
【図１４】従来技術のＤＲＡＭセルの動作を説明する電流−電圧図である。
【図１５】従来技術の非特許文献２に記載されたＳＲＡＭセルの構成を説明する図である。
【図１６】従来技術のＳＲＡＭセルの動作を説明する電流−電圧図（その１）である。
【図１７】従来技術のＳＲＡＭセルの動作を説明する電流−電圧図である。
【図１８】従来技術の非特許文献３に記載されたＳＲＡＭセルの構成を説明する図である。
【符号の説明】
【０１１０】
１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ，３ａ…半導体装置、１００…半導体基板（半導体層）、１０３…素子分離、Ｇ…ゲート電極、ｎ（Ｋ）…ｎ型カソード（第１導電型領域）、ｐ（Ｂ）…ｐ型ベース（第２導電型のベース領域）、ｎ（Ｂ）…ｎ型ベース（第１導電型のベース領域）、ｐ（Ａ）…ｐ型アノード（第２導電型領域）、ｎ（ｄ）…ドレイン領域、Ｔｒ…トランジスタ（アクセス用）
【図１】
2008034576.tif 000003
【図２】
2008034576.tif 000004
【図３】
2008034576.tif 000005
【図４】
2008034576.tif 000006
【図５】
2008034576.tif 000007
【図６】
2008034576.tif 000008
【図７】
2008034576.tif 000009
【図８】
2008034576.tif 000010
【図９】
2008034576.tif 000011
【図１０】
2008034576.tif 000012
【図１１】
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【図１２】
2008034576.tif 000014
【図１３】
2008034576.tif 000015
【図１４】
2008034576.tif 000016
【図１５】
2008034576.tif 000017
【図１６】
2008034576.tif 000018
【図１７】
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【図１８】
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