(57)【要約】【課題】パストランジスタを有する不揮発性メモリ素子を提供する。【解決手段】一つのストリングに交差連結された第１及び第２ビットラインを備える不揮発性メモリ素子である。第１及び第２メモリトランジスタは、第１及び第２ビットラインの間のストリング部分に含まれ、制御ゲート及びストレージノードをそれぞれ備える。第１パストランジスタは、第１ビットライン及び第１メモリトランジスタの間のストリング部分に含まれ、第１パスゲートを備える。第２パストランジスタは、第２メモリトランジスタ及び第２ビットラインの間のストリング部分に含まれ、第２パスゲートを備える。第３パストランジスタは、第１及び第２メモリトランジスタの間のストリング部分に含まれ、第３パスゲートを備える。第３ビットラインは、第３パストランジスタのチャンネルに連結される。そして、ワードラインは、第１及び第２メモリトランジスタの制御ゲートに共通に連結される。【選択図】図１
2008034086.tif 000002
【特許請求の範囲】
【請求項１】
一つのストリングに交差連結された第１及び第２ビットラインと、
前記第１及び第２ビットラインの間の前記ストリング部分に含まれ、制御ゲート及びストレージノードをそれぞれ備える第１及び第２メモリトランジスタと、
前記第１ビットラインと前記第１メモリトランジスタとの間の前記ストリング部分に含まれ、第１パスゲートを備える第１パストランジスタと、
前記第２メモリトランジスタと前記第２ビットラインとの間の前記ストリング部分に含まれ、第２パスゲートを備える第２パストランジスタと、
前記第１及び第２メモリトランジスタの間の前記ストリング部分に含まれ、第３パスゲートを備える第３パストランジスタと、
前記第３パストランジスタのチャンネルに連結された第３ビットラインと、
前記第１及び第２メモリトランジスタの制御ゲートに共通に連結されたワードラインと、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記ワードラインは、前記第１、第２及び第３ビットラインを横切って伸張することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１、第２及び第３パスゲートは、前記ワードラインを横切って伸張することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１及び第２メモリトランジスタは、フラッシュメモリ素子の構造を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記第１及び第２メモリトランジスタのストレージノードは、フローティングゲートノードまたは電荷トラップノードとして動作することを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
請求項１に記載の不揮発性メモリ素子を単位セルとして、前記ストリングに直列に配列された複数の前記単位セルを含み、
前記複数の単位セルでワードラインは共有されたことを特徴とする不揮発性メモリ素子。
【請求項７】
前記複数の単位セルのうち、隣接した二単位セルの第１または第２ビットラインが互いに共有されることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
請求項１に記載の不揮発性メモリ素子を単位セルとして、複数の行に配列された複数の前記単位セルを含み、
前記複数の行に配列された単位セルの前記第１パスゲートを共通に連結する第１パスラインと、
前記複数の行に配列された単位セルの前記第２パスゲートを共通に連結する第２パスラインと、
前記複数の行に配列された単位セルの前記第３パスゲートを共通に連結する第３パスラインとをさらに備え、
前記複数の行に配列された単位セルで、前記第１、第２及び第３ビットラインは、互いに共有されたことを特徴とする不揮発性メモリ素子。
【請求項９】
請求項１に記載の不揮発性メモリ素子を動作するためのものであって、
前記第１及び第２メモリトランジスタのうち少なくとも一つを選択し、該選択されたメモリトランジスタに電荷のトンネリング方法を利用してデータをプログラミングする段階と、
前記第１及び第２メモリトランジスタのうち少なくとも一つを選択し、該選択されたメモリトランジスタのデータを読み取る段階と、
前記第１及び第２メモリトランジスタのデータを一時に除去する段階と、を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項１０】
前記プログラミング段階は、
前記ワードラインにプログラム電圧を印加し、前記第１及び第２ビットラインにプログラム防止電圧を印加し、前記第３パスゲートにターンオフ電圧を印加し、前記第１及び第２パスゲートのうちから選択された一つにターンオフ電圧を印加し、他の一つにターンオン電圧を印加して行うことを特徴とする請求項９に記載の不揮発性メモリ素子の動作方法。
【請求項１１】
前記プログラミング段階は、
前記ワードラインにプログラム電圧を印加し、前記第１及び第２ビットラインに接地電圧を印加し、前記第３パスゲートにターンオフ電圧を印加し、前記第１及び第２パスゲートのうちから選択された一つにターンオン電圧を印加し、他の一つにターンオフ電圧を印加して行うことを特徴とする請求項９に記載の不揮発性メモリ素子の動作方法。
【請求項１２】
前記読み取り段階は、
前記ワードラインに第１読み取り電圧を印加し、前記第１及び第２ビットラインのうち少なくとも一つに第２読み取り電圧を印加し、前記第３ビットラインに接地電圧を印加して行うことを特徴とする請求項９に記載の不揮発性メモリ素子の動作方法。
【請求項１３】
前記除去段階は、
前記ワードラインに接地電圧を印加し、前記第１及び第２メモリトランジスタのボディーに除去電圧を印加して行うことを特徴とする請求項９に記載の不揮発性メモリ素子の動作方法。
【請求項１４】
第１及び第２ビットライン領域が定義された半導体基板と、
前記第１及び第２ビットライン領域の間の前記半導体基板上にそれぞれ形成された第１及び第２ストレージノード層と、
前記第１ビットライン領域と前記第１ストレージノード層との間の前記半導体基板上に形成された第１パスゲート電極と、
前記第２ビットライン領域と前記第２ストレージノード層との間の前記半導体基板上に形成された第２パスゲート電極と、
前記第１及び第２ストレージノード層の間の前記半導体基板上に形成された第３パスゲート電極と、
前記第３パスゲート電極下の前記半導体基板部分に形成された第３ビットライン領域と、
前記第１及び第２ストレージノード層上を横切って伸張する制御ゲート電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１５】
前記第１及び第２ビットライン領域は、前記半導体基板に不純物をドーピングして形成されたことを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１６】
前記第３ビットライン領域は、前記第３パスゲート電極によるチャンネル領域を含むことを特徴とする請求項１５に記載の不揮発性メモリ素子。
【請求項１７】
前記第１、第２及び第３パスゲート電極は、前記半導体基板内部にリセスされて形成されたことを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１８】
前記第１及び第２ストレージノード層は、ポリシリコン層、シリコン窒化層、シリコンまたは金属のドット、及びシリコンまたは金属のナノクリスタルの群から選択された少なくとも一つの層を含むことを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１９】
前記制御ゲート電極は、ワードラインとして用いられることを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項２０】
請求項１４に記載のメモリ素子を単位セルとして、複数の単位セルが直列に配列され、
前記複数の単位セルで前記制御ゲート電極は、共有されたことを特徴とする不揮発性メモリ素子。
【請求項２１】
前記複数の単位セルのうち、隣接した二単位セルの前記第１または第２ビットライン領域は、共有されたことを特徴とする請求項２０に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、不揮発性メモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
一般的な不揮発性メモリ素子、例えばフラッシュメモリ素子は、ＮＡＮＤ型及びＮＯＲ型を有する。ＮＡＮＤ型及びＮＯＲ型のフラッシュメモリ素子は、共通にブロック消去特性を利用した速い除去特性を有する。しかし、ＮＡＮＤ型及びＮＯＲ型のフラッシュメモリ素子は、プログラム及び読み取り方式、及び集積度面で異なる特性を有するため、それぞれ限定された用途に優先的に使われている。
【０００３】
ＮＡＮＤ型のフラッシュメモリ素子は、Ｆ−Ｎ(Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ)トンネリング方式を利用するため、プログラム速度が速く、プログラム効率が高く、ビット当たり占めるセル面積が狭くて集積度が高いという長所を有する。一方、ＮＡＮＤ型のフラッシュメモリ素子は、ランダムアクセスが難しくて読み取り速度が遅く、選択的なプログラムが困難であるという短所を有する。
【０００４】
ＮＯＲ型のフラッシュメモリ素子は、ランダムアクセスが容易であるため、読み取り速度が速く、選択的なプログラムが容易であるという長所を有する。一方、ＮＯＲ型のフラッシュメモリ素子は、チャンネル熱電子注入(Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ：ＣＨＥＩ)方式を利用するため、プログラム速度が低く、プログラム効率が低く、ビット当たり占めるセル面積が広くて集積度が低いという短所を有する。
【０００５】
したがって、ＮＡＮＤ型のフラッシュメモリ素子とＮＯＲ型のフラッシュメモリ素子との長所を全て含む新たな形態の不揮発性メモリ素子が要求されつつある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、ＮＡＮＤ型のフラッシュメモリ素子及びＮＯＲ型のフラッシュメモリ素子の短所を同時に克服できる不揮発性メモリ素子を提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の信頼性のある動作方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の一形態による不揮発性メモリ素子は、一つのストリングに交差連結された第１及び第２ビットラインを備える。第１及び第２メモリトランジスタは、前記第１及び第２ビットラインの間の前記ストリング部分に含まれ、制御ゲート及びストレージノードをそれぞれ備える。第１パストランジスタは、前記第１ビットラインと前記第１メモリトランジスタとの間の前記ストリング部分に含まれ、第１パスゲートを備える。第２パストランジスタは、前記第２メモリトランジスタと前記第２ビットラインとの間の前記ストリング部分に含まれ、第２パスゲートを備える。第３パストランジスタは、前記第１及び第２メモリトランジスタの間の前記ストリング部分に含まれ、第３パスゲートを備える。第３ビットラインは、前記第３パストランジスタのチャンネルに連結される。そして、ワードラインは、前記第１及び第２メモリトランジスタの制御ゲートに共通に連結される。
【０００９】
前記技術的課題を達成するための他の形態による不揮発性メモリ素子は、前記一形態による不揮発性メモリ素子を単位セルとして利用する。複数の単位セルは、前記ストリングに直列に配列され、前記複数の単位セルでワードラインは共有される。
【００１０】
前記複数の単位セルのうち、隣接した二単位セルの第１または第２ビットラインが互いに共有されうる。
【００１１】
前記技術的課題を達成するためのさらに他の形態による不揮発性メモリ素子は、前記一形態による不揮発性メモリ素子を単位セルとして利用する。複数の前記単位セルは、複数の行に配列される。第１パスラインは、前記複数の行に配列された単位セルの前記第１パスゲートを共通に連結する。第２パスラインは、前記複数の行に配列された単位セルの前記第２パスゲートを共通に連結する。第３パスラインは、前記複数の行に配列された単位セルの前記第３パスゲートを共通に連結する。そして、前記複数の行に配列された単位セルで、前記第１、第２及び第３ビットラインは互いに共有される。
【００１２】
前記技術的課題を達成するためのさらに他の形態による不揮発性メモリ素子は、第１及び第２ビットライン領域が定義された半導体基板を備える。第１及び第２ストレージノード層は、前記第１及び第２ビットライン領域の間の前記半導体基板上にそれぞれ形成される。第１パスゲート電極は、前記第１ビットライン領域と前記第１ストレージノード層との間の前記半導体基板上に形成される。第２パスゲート電極は、前記第２ビットライン領域と前記第２ストレージノード層との間の前記半導体基板上に形成される。第３パスゲート電極は、前記第１及び第２ストレージノード層の間の前記半導体基板上に形成される。第３ビットライン領域は、前記第３パスゲート電極下の前記半導体基板部分に形成される。そして、制御ゲート電極は、前記第１及び第２ストレージノード層上を横切って伸張する。
【００１３】
前記他の技術的課題を達成するための本発明の一形態による不揮発性メモリ素子の動作方法は、前記不揮発性メモリ素子を動作するために提供される。前記第１及び第２メモリトランジスタのうち少なくとも一つを選択し、該選択されたメモリトランジスタに電荷のトンネリング方法を利用してデータをプログラムする。前記第１及び第２メモリトランジスタのうち少なくとも一つを選択し、該選択されたメモリトランジスタのデータを読み取る。そして、前記第１及び第２メモリトランジスタのデータを一度に除去する。
【発明の効果】
【００１４】
本発明による不揮発性メモリ素子は、一般的なＮＡＮＤ型とＮＯＲ型との長所を全て有する。
【００１５】
例えば、本発明による不揮発性メモリ素子のプログラム方法は、従来のＮＯＲ型及びＮＡＮＤ型の長所を採用する。すなわち、ＮＯＲ型のように、Ｆ−Ｎトンネリングを利用することによって、プログラム効率が高く、プログラム速度も速く、かつランダムアクセスが可能であるので、パストランジスタによるプログラム干渉も避けることができる。また、複数のメモリトランジスタに同時にデータをプログラムできるので、ページプログラムが可能である。また、本発明による不揮発性メモリ素子の読み取り方法は、ＮＯＲ型の長所を採用することで、ランダムアクセスが可能であり、読み取り速度が速いという長所を有する。
【００１６】
本発明による不揮発性メモリ素子によれば、ストレージノード層とパスゲート電極との間に別途の不純物領域が省略できる。したがって、不揮発性メモリ素子の集積度が大きく向上する。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して本発明による望ましい実施の形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態に具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜上、そのサイズが誇張されている。
【００１８】
本発明の実施形態による不揮発性メモリ素子は、例えば、ＥＥＰＲＯＭ素子及びフラッシュメモリ素子を含みうるが、本発明の範囲は、このような例に制限されない。
【００１９】
図１は、本発明の一実施形態による不揮発性メモリ素子を示す回路図である。
【００２０】
図１を参照すれば、一対の単位セルＣが直列に連結された不揮発性メモリ素子が例示的に提供される。単位セルＣの数は、例示的なものであり、本発明の範囲を制限しない。したがって、この実施形態による不揮発性メモリ素子は、一つの単位セルＣのみを備えてもよく、または三つ以上の単位セルＣを備えてもよい。以下では、まず、一つの単位セルＣの配置について説明する。
【００２１】
一つの単位セルＣは、一つのストリングＳに連結された第１及び第２メモリトランジスタＴｍ１、Ｔｍ２と第１、第２及び第３パストランジスタＴｐ１、Ｔｐ２、Ｔｐ３とを備える。第１及び第２ビットラインＢＬ１、ＢＬ２は、単位セルＣをなすストリングＳの端部に連結され、ワードラインＷＬは、第１及び第２メモリトランジスタＴｍ１、Ｔｍ２を共通で制御する。
【００２２】
さらに具体的に、第１及び第２ビットラインＢＬ１、ＢＬ２は、一つのストリングＳに交差するように連結される。すなわち、第１及び第２ビットラインＢＬ１、ＢＬ２の伸張方向とストリングＳの伸張方向とは、一致しないこともある。第１及び第２メモリトランジスタＴｍ１、Ｔｍ２は、第１及び第２ビットラインＢＬ１、ＢＬ２の間のストリングＳ部分に含まれる。
【００２３】
第１メモリトランジスタＴｍ１は、第１制御ゲートＣＧ１及び第１ストレージノードＳＮ１を備える、第２メモリトランジスタＴｍ２は、第２制御ゲートＣＧ２及び第２ストレージノードＳＮ２を備える。例えば、メモリトランジスタＴｍ１、Ｔｍ２は、フラッシュメモリ素子の構造を有しうる。ここで、フラッシュメモリ素子は、ＳＯＮＯＳメモリ素子を含みうる。この場合、ストレージノードＳＮ１、ＳＮ２は、フローティングゲートノードまたは電荷トラップノードとして動作できる。制御ゲートＣＧ１、ＣＧ２は、メモリトランジスタＴｍ１、Ｔｍ２の動作を制御するために使われうる。
【００２４】
第１、第２及び第３パストランジスタＴｐ１、Ｔｐ２、Ｔｐ３は、第１ビットラインＢＬ１と第１メモリトランジスタＴｍ１との間、第２ビットラインＢＬ２と第２メモリトランジスタＴｍ２との間、及び第１及び第２メモリトランジスタＴｍ１、Ｔｍ２の間のストリングＳ部分にそれぞれ含まれる。したがって、第１パストランジスタＴｐ１は、第１ビットラインＢＬ１のパワーが第１メモリトランジスタＴｍ１に印加されることを制御でき、第２パストランジスタＴｐ２は、第２ビットラインＢＬ２のパワーが第２メモリトランジスタＴｍ２に印加されることを制御できる。第３パストランジスタＴｐ３は、第１及び第２メモリトランジスタＴｍ１、Ｔｍ２の電気的連結を制御できる。
【００２５】
第１、第２及び第３パストランジスタＴｐ１、Ｔｐ２、Ｔｐ３は、第１、第２及び第３パスゲートＰＧ１、ＰＧ２、ＰＧ３をそれぞれ備える。例えば、第１、第２及び第３パストランジスタＴｐ１、Ｔｐ２、Ｔｐ３は、一般的なＭＯＳ電界効果トランジスタの構造を有してもよく、第１、第２及び第３パスゲートＰＧ１、ＰＧ２、ＰＧ３は、それらそれぞれのターンオン及びターンオフを制御するために使われうる。
【００２６】
選択的に、第１パスゲートＰＧ１、第２パスゲートＰＧ２、及び第３パスゲートＰＧ３にそれぞれ連結された第１パスラインＰＬ１、第２パスラインＰＬ２及び第３パスラインＰＬ３が備えられてもよい。第１、第２及び第３パスラインＰＬ１、ＰＬ２、ＰＬ３は、ストリングＳを横切るように配列されてもよい。この実施形態の変形例において、第１、第２及び第３パスラインＰＬ１、ＰＬ２、ＰＬ３は省略され、第１、第２及び第３パスゲートＰＧ１、ＰＧ２、ＰＧ３に直接にパワーが印加されてもよい。
【００２７】
第３ビットラインＢＬ３は、第３パストランジスタＴｐ３のチャンネルに連結される。したがって、第３ビットラインＢＬ３は、第３パストランジスタＴｐ３をターンオンさせた状態で駆動できる。ワードラインＷＬは、第１及び第２メモリトランジスタＴｍ１、Ｔｍ２の制御ゲートＣＧ１、ＣＧ２に共通に連結されてもよい。ワードラインＷＬは、ビットラインＢＬ１、ＢＬ２、ＢＬ３、パスゲートＰＧ１、ＰＧ２、ＰＧ３、及びパスラインＰＬ１、ＰＬ２、ＰＬ３を横切って伸張するように配列されてもよい。
【００２８】
ストリングＳに配列された単位セルＣは、対称的な構造を有しうる。但し、ワードラインＷＬは、ストリングＳの単位セルＣで共有されうる。さらに、ストリングＳに直列に連結された隣接した二単位セルＣで、第１ビットラインＢＬ１または第２ビットラインＢＬ２は、共有されうる。図１では、二単位セルＣで第２ビットラインＢＬ２が共有されるように例示的に図示された。
【００２９】
この実施形態による不揮発性メモリ素子は、直列に連結されたメモリトランジスタＴｍ１、Ｔｍ２の制御ゲートＣＧ１、ＣＧ２が、一本のワードラインＷＬに連結されているという点で、一般的なＮＡＮＤ型と異なり、一本のワードラインＷＬに連結されたメモリトランジスタＴｍ１、Ｔｍ２が、直列に連結されているという点で、一般的なＮＯＲ型と異なる。一方、この実施形態による不揮発性メモリ素子は、メモリトランジスタＴｍ１、Ｔｍ２が直列に連結されて駆動するという点で、一般的なＮＡＮＤ型と類似した特徴を有し、メモリトランジスタＴｍ１、Ｔｍ２が、ビットラインＢＬ１、ＢＬ２、ＢＬ３を介して個別的に接近可能であるという点でＮＯＲ型と類似した特徴を有する。したがって、この実施形態の不揮発性メモリ素子は、一般的なＮＡＮＤ型とＮＯＲ型とが結合された形態を有すると言える。
【００３０】
図２は、本発明の他の実施形態による不揮発性メモリ素子を示す回路図である。例えば、図２の不揮発性メモリ素子は、図１の不揮発性メモリ素子が行に配列されたアレイ構造でありうる。したがって、両実施形態において重複された説明は省略し、同じ参照符号は同じ構成を示す。
【００３１】
図２を参照すれば、ワードラインＷＬ１、ＷＬ２、ＷＬ３は、図１のワードラインＷＬを参照し、ストリングＳ１、Ｓ２、Ｓ３は、図１のストリングＳを参照しうる。ストリングＳ１、Ｓ２、Ｓ３は、複数の行に配列され、これにより、ワードラインＷＬ１、ＷＬ２、ＷＬ３も複数の行に配列される。
【００３２】
単位セルＣは、アレイ形態に配列されうる。同じ行に配列された単位セルＣのメモリトランジスタＴｍ１、Ｔｍ２は、図１で説明したように直列に連結される。一方、他の行に配列された単位セルＣのメモリトランジスタＴｍ１、Ｔｍ２は、直接連結されないこともある。但し、ビットラインＢＬ１、ＢＬ２、ＢＬ３、及びパスラインＰＬ１、ＰＬ２、ＰＬ３は、ストリングＳ１、Ｓ２、Ｓ３でそれぞれ共有され、これにより、互いに異なる行に配列された単位セルＣでそれぞれ共有される。
【００３３】
以下では、図３ないし図６を参照して、本発明の実施形態による不揮発性メモリ素子の動作方法を説明する。図３ないし図６は、図２の不揮発性メモリ素子を利用した動作方法を例示的に説明する。しかし、図２の不揮発性メモリ素子の動作方法は、図１の不揮発性メモリ素子にも容易に適用できるということは明らかである。
【００３４】
図３は、本発明の一実施形態による不揮発性メモリ素子のプログラム動作方法を示す回路図である。
【００３５】
図３を参照すれば、点線で表示された第１メモリトランジスタＴｍ１を選択して、データをプログラムする方法が説明される。プログラムは、Ｆ−Ｎトンネリング方法を利用する。さらに具体的には、第２ストリングＳ２を選択するために、第２ワードラインＷＬ２にプログラム電圧Ｖｐを印加する。第３ビットラインＢＬ３をフローティングさせた状態で(“ＦＴ”で表示)、第３パスラインＰＬ３には、ターンオフ電圧ＶＯＦＦを印加して、第１及び第２メモリトランジスタＴｍ１、Ｔｍ２は、互いに電気的に分離される。メモリトランジスタＴｍ１、Ｔｍ２のボディーには、接地電圧０Ｖが印加されうる。
【００３６】
第１及び第２ビットラインＢＬ１、ＢＬ２には、プログラム防止電圧ＶＩを印加し、第１パスラインＰＬ１には、ターンオフ電圧ＶＯＦＦを印加し、第２パスラインＰＬ２には、ターンオン電圧ＶＯＮを印加する。これにより、第１パストランジスタＴｐ１はターンオンされ、第２パストランジスタＴｐ２はターンオフされる。その結果、プログラム防止電圧ＶＩは、第２メモリトランジスタＴｍ２のチャンネルに選択的に印加される。したがって、第１メモリトランジスタＴｍ１のチャンネルで第１ストレージノードＳＮ１にトンネリング方法により電荷が注入されるが、第２メモリトランジスタＴｍ２では、電荷のトンネリングが抑制される。
【００３７】
図３では、第１メモリトランジスタＴｍ１にデータをプログラムする方法について説明したが、第２メモリトランジスタＴｍ２にデータをプログラムする方法も前述の説明を参照して容易に実施できる。例えば、前述したプログラム方法で、第１パスラインＰＬ１にターンオン電圧ＶＯＮを印加し、第２パスラインＰＬ２にターンオフ電圧ＶＯＦＦを印加することによって、第２メモリトランジスタＴｍ２にデータを選択的にプログラムできる。他の例として、第１及び第２パスラインＰＬ１、ＰＬ２の両方にいずれもターンオフ電圧ＶＯＦＦを印加することによって、第１及び第２メモリトランジスタＴｍ１、Ｔｍ２にデータを同時にプログラムすることも可能である。
【００３８】
このようなプログラム方法は、他の単位セルＣにも同様に適用でき、したがって、互いに異なる単位セルＣのメモリトランジスタＴｍ１、Ｔｍ２を同時にプログラムすることも可能である。また、プログラム電圧Ｖｐを他のワードラインＷＬ１、ＷＬ３に印加することによって、他の行の単位セルＣを選択できるということは明らかである。
【００３９】
図４は、本発明の他の実施形態による不揮発性メモリ素子のプログラム動作を示す回路図である。
【００４０】
図４を参照すれば、点線で表示された第１メモリトランジスタＴｍ１を選択してデータをプログラムする方法が説明される。プログラムは、図３と同様にＦ−Ｎトンネリング方法を利用するが、メモリトランジスタＴｍ１、Ｔｍ２の選択は、ＬＳＢ(ｌｏｃａｌｉｚｅｄ  ｓｅｌｆ−ｂｏｏｓｔｉｎｇ)法を利用する。これによれば、パルス型プログラム電圧が印加された場合、短時間に電荷が供給できるようにチャンネルまたはボディーの広い部分で選択的に電荷のトンネリングが発生する。
【００４１】
さらに具体的には、第２ストリングＳ２を選択するために、第２ワードラインＷＬ２にパルス型プログラム電圧Ｖｐを印加する。第３ビットラインＢＬ３はフローティングさせた状態で(“ＦＴ”で表示)、第３パスラインＰＬ３にはターンオフ電圧ＶＯＦＦを印加して、第１及び第２メモリトランジスタＴｍ１、Ｔｍ２を互いに電気的に分離する。
【００４２】
第１及び第２ビットラインＢＬ１、ＢＬ２には接地電圧０Ｖを印加し、第１パスラインＰＬ１にはターンオン電圧ＶＯＮを印加し、第２パスラインＰＬ２にはターンオフ電圧ＶＯＦＦを印加する。この場合、第１メモリトランジスタＴｍ１のチャンネルは、第１パストランジスタＴｐ１のチャンネルから電荷を供給されうるが、第２メモリトランジスタＴｍ２のチャンネルは、第２パストランジスタＴｐ２のチャンネルと断絶される。したがって、第１メモリトランジスタＴｍ１でのみ選択的にデータプログラムが可能である。
【００４３】
前述の図３及び図４のプログラム方法は、従来ＮＯＲ型及びＮＡＮＤ型の長所を採用する。すなわち、Ｆ−Ｎトンネリングを利用することにより、プログラム効率が高く、プログラム速度も速く、ランダムアクセスが可能なので、パストランジスタＴｐ１、Ｔｐ２によるプログラム干渉も避けることができる。また、複数のメモリトランジスタＴｍ１、Ｔｍ２に同時にデータをプログラムできるので、ページプログラムが可能である。
【００４４】
図５は、本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す回路図である。
【００４５】
図５を参照すれば、点線で表示した第１メモリトランジスタＴｍ１のデータを読み取る方法が説明される。第２ワードラインＷＬ２に第１読み取り電圧ＶＲ１を印加して、第２行を選択する。第３ビットラインＢＬ３に接地電圧０Ｖを印加し、第３パスラインＰＬ３にターンオン電圧ＶＯＮを印加する。第１ビットラインＢＬ１に第２読み取り電圧ＶＲ２を印加し、第１パスラインＰＬ１にターンオン電圧ＶＯＮを印加する。これにより、第１ビットラインＢＬ１から第３ビットラインＢＬ３に電流の流れが誘導され、これによって第１メモリトランジスタＴｍ１のデータを読み出すことができる。
【００４６】
第２メモリトランジスタＴｍ２のデータを読み取る方法は、前述した図５の説明から容易に実施できる。例えば、第１ビットラインＢＬ１の代りに第２ビットラインＢＬ２に第２読み取り電圧ＶＲ２を印加し、第１パスラインＰＬ１の代りに第２パスラインＰＬ２にターンオン電圧ＶＯＮを印加する。これにより、第２ビットラインＢＬ２から第３ビットラインＢＬ３に電流の流れを誘導できる。また、第２ワードラインＷＬ２の代りに他のワードラインＷＬ１、ＷＬ３に第１読み取り電圧ＶＲ１を印加することによって、他の行の単位セルＣのデータを読み出すことができることは明らかである。
【００４７】
前述したこの実施形態の読み取り方法は、ＮＯＲ型の長所を採用する。したがって、この実施形態の読み取り方法は、ランダムアクセスが可能であり、読み取り速度が速いという長所を有する。
【００４８】
図６は、本発明の一実施形態による不揮発性メモリ素子の除去動作を示す回路図である。
【００４９】
図６を参照すれば、所定の単位セルＣのデータを一時に除去するブロック消去方法が説明される。ワードラインＷＬ１、ＷＬ２、ＷＬ３には、いずれも接地電圧０Ｖを印加し、メモリトランジスタＴｍ１、Ｔｍ２のボディーには、除去電圧ＶＥを印加する。ビットラインＢＬ１、ＢＬ２、ＢＬ３及びパスラインＰＬ１、ＰＬ２、ＰＬ３は、すべてフローティングさせることができる(“ＦＴ”で表示)。これにより、ストレージノードＳＮ１、ＳＮ２にプログラムされたデータが一時に消去されうる。
【００５０】
図７は、本発明の一実施形態による不揮発性メモリ素子を示す断面図である。図７の構造は、図１の回路と互いに対応し、重複説明は省略される。
【００５１】
図７を参照すれば、半導体基板１０５には、第１及び第２ビットライン領域１１２、１１４が定義される。例えば、ビットライン領域１１２、１１４は、半導体基板１０５に不純物がドーピングされて形成されうる。半導体基板１０５とビットライン領域１１２、１１４とは、互いに反対導電型の不純物を有しうる。ビットライン領域１１２、１１４は、図１のビットラインＢＬ１、ＢＬ２にそれぞれ対応しうる。
【００５２】
第１及び第２ストレージノード層１３３、１３６は、第１及び第２ビットライン領域１１２、１１４の間の半導体基板１０５上にそれぞれ形成される。例えば、ストレージノード層１３３、１３６は、ポリシリコン層、シリコン窒化層、シリコンまたは金属のドット、及びシリコンまたは金属のナノクリスタルの群から選択された少なくとも一つの層を含みうる。ストレージノード層１３３、１３６と半導体基板１０５との間には、ゲート絶縁膜１２０が介在されうる。ストレージノード層１３３、１３６は、図１のストレージノードＳＮ１、ＳＮ２にそれぞれ対応し、したがって、図１のメモリトランジスタＴｍ１、Ｔｍ２をそれぞれ構成できる。
【００５３】
第１、第２及び第３パスゲート電極１２２、１２４、１２６は、第１ビットライン領域１１２と第１ストレージノード層１３３との間、第２ビットライン領域１１４と第２ストレージノード層１３６との間、及び第１及び第２ストレージノード層１３３、１３６の間の半導体基板１０５上にそれぞれ形成される。パスゲート電極１２２、１２４、１２６と半導体基板１０５との間には、ゲート絶縁膜１２０が介在されうる。パスゲート電極１２２、１２４、１２６は、図１のパスゲートＰＧ１、ＰＧ２、ＰＧ３に対応し、したがって、図１のパストランジスタＴｐ１、Ｔｐ２、Ｔｐ３をそれぞれ構成できる。
【００５４】
例えば、パスゲート電極１２２、１２４、１２６は、半導体基板１０５の内部にリセスされて形成されうる。この場合、ストレージノード層１３３、１３６下のチャンネル領域とパスゲート電極１２２、１２４、１２６下のチャンネル領域とは、別途の不純物領域(例えば、ソース領域またはドレイン領域)なしにチャンネルによってのみ連結されうる。したがって、不揮発性メモリ素子の集積度が非常に高くなる。
【００５５】
しかし、図７にもかかわらず、パスゲート電極１２２、１２４、１２６は、平面形に形成されてもよい。この場合、パスゲート電極１２２、１２４、１２６とストレージノード１３３、１３６との間に不純物領域が所定サイズで形成されうる。
【００５６】
第３ビットライン領域１１６は、第３パスゲート電極１２６下の半導体基板１０５部分に形成される。例えば、第３ビットライン領域１１６は、第３パスゲート電極１２６のチャンネル領域を含みうる。第３ビットライン領域１１６は、図１の第３ビットラインＢＬ３に対応しうる。制御ゲート電極１５０は、ストレージノード層１３３、１３６上を横切って伸張するように配置される。制御ゲート電極１５０は、ワードライン(図１のＷＬ)として利用され、同時に制御ゲート(図１のＣＧ１、ＣＧ２)として利用されうる。制御ゲート電極１５０とストレージノード層１３３、１３６との間には、ブロッキング絶縁膜１４０が介在されうる。制御ゲート電極１５０と半導体基板１０５との間には、層間絶縁膜１４５が介在されうる。
【００５７】
図７の不揮発性メモリ素子は、図１で説明したように、二つの単位セルＣに分離されうる。この場合、両単位セルＣで制御ゲート電極１５０が共有されうる。さらに、両単位セルＣの間の第２ビットライン領域１１４は、両単位セルＣで共有されうる。また、図７の不揮発性メモリ素子は、図２のアレイ配置構造に拡張されうるということは明らかである。
【００５８】
この実施形態の不揮発性メモリ素子の動作特性は、図３ないし図６の説明を参照できる。
【００５９】
発明の特定の実施形態に関する以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組合わせて実施するなど様々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６０】
本発明は、半導体素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す回路図である。
【図２】本発明の他の実施形態による不揮発性メモリ素子を示す回路図である。
【図３】本発明の一実施形態による不揮発性メモリ素子のプログラム動作方法を示す回路図である。
【図４】本発明の他の実施形態による不揮発性メモリ素子のプログラム動作を示す回路図である。
【図５】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す回路図である。
【図６】本発明の一実施形態による不揮発性メモリ素子の除去動作を示す回路図である。
【図７】本発明の一実施形態による不揮発性メモリ素子を示す断面図である。
【符号の説明】
【００６２】
ＢＬ１、ＢＬ２、ＢＬ３  第１、第２及び第３  ビットライン
Ｃ  単位セル
ＣＧ１、ＣＧ２  第１及び第２ゲート
ＰＧ１、ＰＧ２、ＰＧ３  第１、第２及び第３パスゲート
ＰＬ１、ＰＬ２、ＰＬ３  第１、第２及び第３パスライン
Ｓ  ストリング
ＳＮ１、ＳＮ２  第１及び第２ストレージノード
Ｔｐ１、Ｔｐ２、Ｔｐ３  第１、第２及び第３パストランジスタ
Ｔｍ１、Ｔｍ２  第１及び第２メモリトランジスタ
ＷＬ  ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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