(57)【要約】      （修正有）【課題】同期信号のタイミング検出精度を高めるとともに、検出結果に基づいて変調のタイミングを調整することを可能にする。【解決手段】基準クロックＶＣＬＫのｋ倍（ｋは２以上の整数）の周波数を持ち、かつ、それぞれ異なる位相を有するｎ相（ｎは２以上の整数）の多相クロックφｉ，φｉ’の中から、同期信号の有効エッジに最も近接したクロックエッジを有するクロックを検出し、第１の検出信号を生成する第１のタイミング検出回路３０と、前記同期信号の有効エッジが、前記多相クロックφｉ，φｉ’から選ばれた代表クロックの連続するｋ周期のいずれの周期内に位置するかを検出し、第２の検出信号を生成する第２のタイミング検出回路４０と、前記第１の検出信号および第２の検出信号を受け取り、前記検出したクロックを示す第１の出力信号ＯＵＴ＿Ａおよび前記検出した周期を示す第２の出力信号ＯＵＴ＿Ｂを出力する出力回路５０とを有する。【選択図】図１
2008055750.tif 000002
【特許請求の範囲】
【請求項１】
同期信号を受信し、基準クロックに対する前記同期信号の有効エッジのタイミングを検出するタイミング検出回路において、
前記基準クロックのｋ倍（ｋは２以上の整数）の周波数を持ち、かつ、それぞれ異なる位相を有するｎ相（ｎは２以上の整数）の多相クロックの中から、前記同期信号の有効エッジに最も近接したクロックエッジを有するクロックを検出し、該検出したクロックを示す第１の検出信号を生成する第１のタイミング検出回路と、
前記同期信号の有効エッジが、前記多相クロックから選ばれた代表クロックの連続するｋ周期のいずれの周期内に位置するかを検出し、該検出した周期を示す第２の検出信号を生成する第２のタイミング検出回路と、
前記第１の検出信号および第２の検出信号を受け取り、前記検出したクロックを示す第１の出力信号および前記検出した周期を示す第２の出力信号を出力する出力回路とを有することを特徴とするタイミング検出回路。
【請求項２】
前記第１のタイミング検出回路は、前記ｎ相の多相クロックのそれぞれが供給されるｎ個の単位検出回路を備え、該ｎ個の単位検出回路のそれぞれが対応するクロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該ｎ個の単位検出回路の内の、最も早いタイミングで前記有効エッジを検出した単位検出回路に供給されたクロックを、前記最も近接したクロックエッジを有するクロックとして検出することを特徴とする請求項１に記載のタイミング検出回路。
【請求項３】
前記ｎが偶数であり、前記第１のタイミング検出回路が、それぞれが前記ｎ個の単位検出回路の内の２個の単位検出回路を含むｎ／２個の比較回路を含み、
前記単位検出回路のそれぞれがラッチを備え、前記比較回路のそれぞれの２個の単位検出回路の内、先に前記有効エッジを検出した方が前記同期信号の有効エッジ後のレベルを前記ラッチに保持するとともに、他方の単位検出回路の前記ラッチを初期化し、
前記第１のタイミング検出回路が、さらに、前記ｎ／２個の比較回路のそれぞれから、該それぞれの比較回路に含まれる２個の単位検出回路のラッチのいずれが前記有効エッジ後のレベルを保持したかを示す比較信号の供給を受け、前記ｎ個の単位検出回路のいずれが最も早いタイミングで前記有効エッジを検出したかを判定するデコーダを備えることを特徴とする請求項２に記載のタイミング検出回路。
【請求項４】
前記第１のタイミング検出回路のｎ個の単位検出回路のそれぞれが、対応するクロックのクロックエッジで前記同期信号をサンプリングする第１段のフリップフロップを備えるとともに、同一のクロックの次のクロックエッジで前記第１段のフリップフロップがサンプリングした前記同期信号のレベルを保持する第２のフリップフロップを、前記ラッチとして備えることを特徴とする請求項３に記載のタイミング検出回路。
【請求項５】
前記第２のタイミング検出回路が、前記代表クロックをカウントしてカウント値を生成するカウンタを備えるとともに、前記代表クロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該有効エッジを検出した前記代表クロックのクロックエッジに対して一定のタイミング関係を有する第１の期間における前記カウンタのカウント値を、前記第２の検出信号として選択する選択回路とを備えることを特徴とする請求項１ないし４のいずれかに記載のタイミング検出回路。
【請求項６】
前記出力回路が、前記第１の検出信号と第２の検出信号とを、前記第２のタイミング検出回路のカウンタが特定のカウント値を出力する第２の期間に取り込む第１および第２の取り込み回路と、該第１および第２の取り込み回路が取り込んだ第１および第２の検出信号を、前記基準クロックに同期させ、前記第１の出力信号および第２の出力信号として出力する第１および第２の基準クロック同期化回路とを備えることを特徴とする請求項５に記載のタイミング検出回路。
【請求項７】
前記出力回路が、さらに、前記同期信号の有効エッジを検出して第３の検出信号を生成する第２のエッジ検出回路と、該第３の検出信号を前記第２の期間に取り込む第３の取り込み回路と、該第３の取り込み回路が取り込んだ第３の検出信号を、前記基準クロックに同期させ、フラグ信号として出力する第３の基準クロック同期化回路とを備えることを特徴とする請求項６に記載のタイミング検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、レーザプリンタ、デジタル複写機、ファクシミリ等における同期化処理に使用される、同期信号のタイミングを検出する、タイミング検出回路に関する。
【背景技術】
【０００２】
例えば、レーザプリンタ、デジタル複写機、ファクシミリ等では、画像データに応じて変調された光ビームを感光体上に走査することによって、画像の形成が行われる。この時、光ビームの走査方向の画像の位置を制御するため、定められた位置に設けた光センサで光ビームを検出して同期信号を生成し、この同期信号を利用して光ビームの変調のタイミングを設定する。
【０００３】
従って、上記の画像形成の用途においては、同期信号のタイミングを検出し、光ビームの変調のタイミングを同期信号のタイミングに同期化させる同期化回路が設けられることが一般的である。同期信号のタイミング検出においては、基本的には、光ビーム変調の基準とするビデオクロックと同期信号とを比較して、ビデオクロックに対する同期信号のタイミングが検出される。そして、タイミング検出結果に基づいて、以下のいずれかの処理（同期化処理）が行われる。
ａ．タイミング検出結果に基づいてタイミングを調整したビデオクロックを生成（もしくは、複数のビデオクロックを生成し、この中から適切なタイミングを有するものを選択）し、この調整（選択）したビデオクロックを基準として光ビームの変調を行う。
ｂ．タイミング検出結果によらず同一のビデオクロックを利用するが、タイミング検出結果に基づいて、ビデオクロックに対する光ビーム変調のタイミングを調整する。
【０００４】
しかし、ビデオクロックと同期信号とをそのまま比較するだけでは、ビデオクロックの周期の精度でしか同期信号のタイミングを検出することができない。そこで、例えば、特許文献１に記載されたように、画像品質の向上のために、同期信号のタイミング検出の精度を高めることを目指した次のような改善技術が提案されている。
１．ビデオクロックのｎ倍（ｎは２以上の整数）の高周波クロックを生成し、この高周波クロックと同期信号とを比較する。
２．ビデオクロックと同じ周波数で、位相が互いに異なるｍ相（ｍは２以上の整数）の多相クロックを生成し、この多相クロック信号のそれぞれと同期信号とを比較する。
【０００５】
また、これらの２つの技術を組み合わせて行うことも提案されている。例えば、特許文献２には、まず、高周波クロックと同期信号とを比較し、その比較結果に基づいて第１段階のタイミング調整を行ったビデオクロックを生成し、さらに、タイミングを調整したビデオクロックと、同期信号、および、同期信号を一定時間ずつ遅延させた複数の遅延同期信号とを比較して、第２段階のタイミング検出を行い、その結果に基づいて、さらに、クロック信号のタイミング調整（複数のビデオクロックを生成し、適切なタイミングのものを選択）を行うことが記載されている。ここで、第２段階のタイミング検出では、上記の第２の技術が変形された形態で実施されていると考えることができる。
【特許文献１】特開平０４−２４９９７１号公報
【特許文献２】特開平１１−２４５４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記第１の技術では高周波クロックの周波数をビデオクロックの周波数のｎ倍にすることにより、同期信号のタイミング検出の精度をｎ倍にすることができる。しかし、高周波クロックの周波数を高くすることは、同期回路を構成する半導体集積回路の消費電力増大、動作不安定化を招く。従って、この技術による精度向上には限界がある。
【０００７】
上記第２の技術では、多相クロック間の位相の差を小さくし、より多くの相のクロック信号を生成して同期信号と比較することによって、同期信号のタイミング検出の精度を高くすることができる。しかし、これらの多相クロックのそれぞれと同期信号との比較を行う必要があるため、回路規模が増大する。回路規模の増大は、やはり、消費電力の増大を招く。
【０００８】
上記特許文献２のように、第１，第２の技術を組み合わせることにより、クロックの過剰な高周波数化や、回路規模の増大を招くことなく、同期信号のタイミング検出精度を高めることができる可能性がある。しかし、第１，第２の技術による検出結果をどのように統合して、同期化処理を行うかに困難性がある。
【０００９】
上記の特許文献２においては、まず、第１の技術によってタイミング検出を行った結果に基づいてタイミング調整を行ったビデオクロックを生成し、その、タイミング調整を行ったビデオクロックに対して、第２の技術を適用している。すなわち、上記ａの、タイミング検出結果に基づいてタイミング調整したビデオクロックを得ている。しかし、上記ｂの、タイミング検出結果に基づいてビデオクロックに対する変調のタイミングを調整することを可能にする技術は開示されていない。
【００１０】
本発明は、上記第１および第２の技術を組み合わせて同期信号のタイミング検出精度を高めるとともに、上記ｂの、その検出結果に基づいて、変調のタイミングを高い精度で調整することが可能な技術を提供することを目的にする。より具体的には、第１および第２の技術による同期信号のタイミング検出を行い、その検出結果のそれぞれを、出力信号として出力することにより、検出結果に基づいて変調のタイミングを調整することを可能にする、タイミング検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の実施形態のタイミング検出回路は、同期信号を受信し、基準クロックに対する前記同期信号の有効エッジのタイミングを検出するものであって、前記基準クロックのｋ倍（ｋは２以上の整数）の周波数を持ち、かつ、それぞれ異なる位相を有するｎ相（ｎは２以上の整数）の多相クロックの中から、前記同期信号の有効エッジに最も近接したクロックエッジを有するクロックを検出し、該検出したクロックを示す第１の検出信号を生成する第１のタイミング検出回路と、前記同期信号の有効エッジが、前記多相クロックから選ばれた代表クロックの連続するｋ周期のいずれの周期内に位置するかを検出し、該検出した周期を示す第２の検出信号を生成する第２のタイミング検出回路と、前記第１の検出信号および第２の検出信号を受け取り、前記検出したクロックを示す第１の出力信号および前記検出した周期を示す第２の出力信号を出力する出力回路とを有することを特徴とする。
【００１２】
ここで、前記第１のタイミング検出回路は、前記ｎ相の多相クロックのそれぞれが供給されるｎ個の単位検出回路を備え、該ｎ個の単位検出回路のそれぞれが対応するクロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該ｎ個の単位検出回路の内の、最も早いタイミングで前記有効エッジを検出した単位検出回路に供給されたクロックを、前記最も近接したクロックエッジを有するクロックとして検出するものであることが好ましい。
【００１３】
また、前記ｎが偶数であり、前記第１のタイミング検出回路が、それぞれが前記ｎ個の単位検出回路の内の２個の単位検出回路を含むｎ／２個の比較回路を含み、前記単位検出回路のそれぞれがラッチを備え、前記比較回路のそれぞれの２個の単位検出回路の内、先に前記有効エッジを検出した方が前記同期信号の有効エッジ後のレベルを前記ラッチに保持するとともに、他方の単位検出回路の前記ラッチを初期化し、前記第１のタイミング検出回路が、さらに、前記ｎ／２個の比較回路のそれぞれから、該それぞれの比較回路に含まれる２個の単位検出回路のラッチのいずれが前記有効エッジ後のレベルを保持したかを示す比較信号の供給を受け、前記ｎ個の単位検出回路のいずれが最も早いタイミングで前記有効エッジを検出したかを判定するデコーダを備えることが好ましい。
【００１４】
さらに、前記第１のタイミング検出回路のｎ個の単位検出回路のそれぞれが、対応するクロックのクロックエッジで前記同期信号をサンプリングする第１段のフリップフロップを備えるとともに、同一のクロックの次のクロックエッジで前記第１段のフリップフロップがサンプリングした前記同期信号のレベルを保持する第２のフリップフロップを、前記ラッチとして備えることが好ましい。
【００１５】
また、前記第２のタイミング検出回路が、前記代表クロックをカウントしてカウント値を生成するカウンタを備えるとともに、前記代表クロックのクロックエッジで前記同期信号をサンプリングして前記有効エッジを検出し、該有効エッジを検出した前記代表クロックのクロックエッジに対して一定のタイミング関係を有する第１の期間における前記カウンタのカウント値を、前記第２の検出信号として選択する選択回路とを備えることが好ましい。
【００１６】
一方、前記出力回路が、前記第１の検出信号と第２の検出信号とを、前記第２のタイミング検出回路のカウンタが特定のカウント値を出力する第２の期間に取り込む第１および第２の取り込み回路と、該第１および第２の取り込み回路が取り込んだ第１および第２の検出信号を、前記基準クロックに同期させ、前記第１の出力信号および第２の出力信号として出力する第１および第２の基準クロック同期化回路とを備えることが好ましい。
【００１７】
さらに、前記出力回路が、前記同期信号の有効エッジを検出して第３の検出信号を生成する第２のエッジ検出回路と、該第３の検出信号を前記第２の期間に取り込む第３の取り込み回路と、該第３の取り込み回路が取り込んだ第３の検出信号を、前記基準クロックに同期させ、フラグ信号として出力する第３の基準クロック同期化回路とを備えることが好ましい。
【発明の効果】
【００１８】
本発明のタイミング検出回路では、第１および第２の技術を組み合わせて高精度に同期信号のタイミング検出を行い、その検出結果のそれぞれを、出力信号として出力することができる。従って、出力された検出結果に基づいて変調のタイミングを高精度に調整することが可能になる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明のタイミング検出回路の一実施形態１０の概要を示す構成図である。
【００２０】
図１に示す実施形態のタイミング検出回路１０は、多相クロック生成回路２０と、第１のタイミング検出回路３０と、第２のタイミング検出回路４０と、出力回路５０とからなる。
【００２１】
多相クロック生成回路２０は、基準クロックであるビデオクロックＶＣＬＫのｋ倍（ｋは２以上の整数、例えば４倍）の周波数を有する、ｎ相（ｎは２以上の整数、例えば８）の多相クロックを生成する。多相クロック生成回路２０は、好ましくは、φｉ（ｉ＝０〜（ｎ−２）／２））と、φｉと逆相の（位相がπだけ異なる）φｉ’とを組とした、ｎ／２組みの多相クロックを生成する。より具体的には図１に示された多相クロック生成回路２０は、φ０，φ０’,φ１，φ１’，φ２，φ２’，φ３，φ３’の、４組８相のクロックを生成する。
【００２２】
第１のタイミング検出回路３０には、同期信号ＢＤおよび上記ｎ相の多相クロックが供給される。そして、これらの多相クロックの中から、同期信号ＢＤの有効エッジと最も近接したエッジ（クロックエッジ）を有するクロックを検出し、第１の検出信号ＤＥＴ＿Ａを生成する。具体的には、例えば、同期信号ＢＤの有効エッジの後の最も速いタイミングにクロックエッジを持つクロックを検出する。
【００２３】
第１のタイミング検出回路３０は、例えば、ｎ／２個の比較回路（図１の例では４個の比較回路３２＿０，３２＿１，３２＿２，３２＿３）と、デコーダ３４とで構成することができる。それぞれの比較回路には、ｎ相の多相クロックの内、互いに反転した関係にある１組のクロックφｉとφｉ’とが供給される。そして、この１組のクロックφｉとφｉ’のいずれが、同期信号の有効エッジ（例えば、立ち下がりエッジ）の後に先にクロックエッジ（例えば、立ち上がりエッジ）を持つかを検出する。デコーダ３４は、それぞれの比較回路の比較結果に基づいて、ｎ相の多相クロックの内のいずれが、同期信号ＢＤの有効エッジの後の最も速いタイミングにクロックエッジを持つかを検出し、第１の検出信号ＤＥＴ＿Ａとして出力する。
【００２４】
しかし、第１のタイミング検出回路３０のみで、同期信号ＢＤのタイミングを判定することはできない。多相クロックは、ビデオクロックＶＣＬＫのｋ倍の周波数を持っているため、ｎ相のクロックのそれぞれが、ビデオクロックＶＣＬＫの１周期の間にｋ個のクロックエッジを持つ。第１のタイミング検出回路３０は、ｎ相のクロックの内のいずれが同期信号ＢＤの有効エッジの後の最も速いタイミングにクロックエッジを持つかを検出するが、そのクロックエッジが、ｋ個のクロックエッジのいずれであるかを判定することはできない。
【００２５】
そこで、図１のタイミング検出回路１０は、第１のタイミング検出回路３０に加えて、第２のタイミング検出回路４０を備えている。第２のタイミング検出回路４０には、同期信号ＢＤが供給されるとともに、上記多相クロックのいずれかが代表クロックとして供給される。そして、同期信号ＢＤの有効エッジが、代表クロックの連続するｋ周期のいずれの周期内に位置するかを検出し、第２の検出信号ＤＥＴ＿Ｂを生成する。
【００２６】
第２のタイミング検出回路４０は、具体的には、例えば、代表クロックをカウントしてカウント値を生成するカウンタ４２と、同期信号ＢＤの有効エッジのタイミングに応じて、カウンタ４２が生成するカウント値のいずれかを選択して出力する選択回路４４とによって構成することができる。
【００２７】
より具体的には、図１に示された例では、多相クロックφ０，φ０’，．．．，φ３’の内のφ０が、代表クロックとして供給される。そして、カウンタ４２がφ０をカウントし、φ０の１周期ごとに０，１，２，３，０，．．．と変化するカウント値を生成する。一方、選択回路には、同期信号ＢＤと代表クロックφ０とが供給される。そして、同期信号ＢＤの有効エッジに対して所定のタイミング関係を有する期間におけるカウント値を選択し、第２の検出信号ＤＥＴ＿Ｂとして出力する。
【００２８】
上記の第１の検出結果ＤＥＴ＿Ａと第２の検出結果ＤＥＴ＿Ｂとを総合することにより、同期信号ＢＤの有効エッジのタイミングを、基準クロックＶＣＬＫの周期の１／（ｋ×ｎ）の精度で特定することができる。しかし、第１の検出信号ＤＥＴ＿Ａが生成されるタイミングと、第２の検出信号ＤＥＴ＿Ｂが生成されるタイミングとは、必ずしも一致しない。このため、これらの検出結果を、他の回路、例えば変調回路に直接出力しても、利用が困難な場合がある。そこで、図１に示したタイミング検出回路１０は、さらに、これらの検出信号ＤＥＴ＿Ａ，ＤＥＴ＿Ｂのそれぞれを取り込み、タイミングをそろえて出力信号ＯＵＴ＿Ａ，ＯＵＴ＿Ｂとして出力する出力回路５０を有する。
【００２９】
さらに、図１に示した出力回路５０は、第１の出力信号ＯＵＴ＿Ａと第２の出力信号ＯＵＴ＿Ｂに加えて、フラグ信号ＦＬＧを出力する。フラグ信号ＦＬＧは、第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂが有効となるタイミングを示す信号である。出力回路５０がフラグ信号ＦＬＧを出力することは、本実施形態のタイミング検出回路１０にとって必須のものではない。しかし、フラグ信号ＦＬＧを出力することによって、他の回路が第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂを受け取って利用する処理が容易になる。
【００３０】
以上説明したように、本実施形態のタイミング検出回路１０は、ｎ相の多相クロックの中から、同期信号ＢＤの有効エッジに最も近接したクロックエッジを有するクロックを検出し、第１の検出信号ＤＥＴ＿Ａを生成する第１のタイミング検出回路と、同期信号ＢＤの有効エッジが代表クロックの連続するｋ周期のいずれの周期内に位置するかを検出し、第２の検出信号ＤＥＴ＿Ｂを生成する第２のタイミングを検出回路とを有するとともに、第１の検出信号および第２の検出信号を受け取り、第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂとして出力する出力回路を有する。従って、他の回路が第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂを受け取り、変調のタイミングを高精度に調整することができる。
【００３１】
続いて、各部の詳細についてさらに説明する。
【００３２】
図２は、多相クロック生成回路２０の一例を示す構成図である。
【００３３】
多相クロック生成回路２０は、例えば、入力された基準クロックＶＣＬＫをｋ倍（図２の例では４倍）の周波数に逓倍した高周波クロックを生成する逓倍回路２２と、ｎ／２−１個（図２の例では３個）の遅延回路Ｄと、ｎ／２個のインバータとからなる。
【００３４】
逓倍回路２２は、例えばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を利用して構成することができる。遅延素子Ｄは、例えば、高周波クロックの周期の１／ｋ倍（図２の例では１／８）に対応する遅延時間を有する。現実には、遅延素子Ｄの遅延時間の精度には限界があるが、高いタイミング検出精度を得るためには、１／ｋ倍に概略一致させることが好ましい。ｎ／２−１個の遅延素子Ｄは、直列に接続され、それぞれから、２π／ｎの接続段数倍だけ位相が遅れた高周波クロックを出力する。そして、逓倍回路２２の出力およびそれぞれの遅延素子Ｄの出力を、直接、もしくは、インバータを通過させてから出力することにより、ｎ／２組みの多相クロック（図２の場合は４組の多相クロックφ０，φ０’,φ１，φ１’，φ２，φ２’，φ３，φ３’）を生成する。
【００３５】
図３は、第１のタイミング検出回路の一例を示す回路図である。図３に示すのは、立ち下がりエッジを有効エッジとする同期信号ＢＤのタイミングを、立ち上がりエッジをクロックエッジとする多相クロックを利用して検出する回路である。
【００３６】
図３の第１のタイミング検出回路３０は、ｎ／２個（具体的には４個）の比較回路３２＿０〜３２＿３を有する。これらの比較回路は、いずれも同一の構成を有する。図３では、第１の比較回路３２＿０についてのみ詳細を記す。
【００３７】
図３に示されたように、比較回路３２＿０〜３２＿３のそれぞれには、同期信号ＢＤが供給されるとともに、互いに反転した関係を有する１組のクロックφｉとφｉ’（ｉ＝０〜ｎ／２−１、具体的には０〜３）が供給される。比較回路は、直列に接続された２個のフリップフロップ３２２と３２４からなる第１の単位検出回路３２０と、同じく直列に接続された２個のフリップフロップ３２２’と３２４’からなる第２の単位検出回路３２０’とを有する。
【００３８】
なお、図３では、１段目のフリップフロップについてのみ、Ｄ入力端子を示す“Ｄ”およびＱ出力端子を示す“Ｑ”の表示を行い、２段目のフリップフロップについては表示を省略する。以下に示す図４，５においても、同様に、一部のフリップフロップについてのみ端子の表示を行う。表示が省略されたフリップフロップにおいては、いずれも、“＞”で示されたクロック端子と同じ側がＤ入力端子、反対側がＱ出力端子である。
【００３９】
より具体的には、第１の単位検出回路３２０の１段目のフリップフロップ３２２のＤ入力端子には同期信号ＢＤが供給され、クロック端子にはφｉが供給される。同じく第１の単位検出回路３２０の２段目のフリップフロップ３２４のＤ入力端子には、１段目のフリップフロップ３２２のＱ出力が供給され、クロック端子にはφｉが供給される。一方、第２の単位検出回路３２０’の１段目のフリップフロップ３２２’のＤ入力端子には同期信号ＢＤが供給され、クロック端子にはφｉ’が供給される。同じく第２の単位検出回路３２０’の２段目のフリップフロップ３２４’のＤ入力端子には、１段目のフリップフロップ３２２’のＱ出力が供給され、クロック端子にはφｉ’が供給される。そして、第１の単位検出回路３２０および第２の単位検出回路３２０’の２段目のフリップフロップ３２４および３２４’のＱ出力は、それぞれデコーダ３４に供給されるとともに、互いに他方のフリップフロップ３２４’および３２４のセット端子（負論理）に供給されている。
【００４０】
図３に示す比較回路の第１の単位検出回路３２０および第２の単位検出回路３２０’では、第１段のフリップフロップ３２２および３２２’が、それぞれに供給されるクロックのクロックエッジで同期信号ＢＤをサンプリングする。このとき、直前のクロックエッジと今回のクロックエッジとの間に同期信号ＢＤの有効エッジが存在した場合、サンプリングした同期信号ＢＤのレベルが変化（立ち下がりエッジが有効エッジである場合、“Ｈ”レベルから“Ｌ”レベルに変化）する。これによって、同期信号ＢＤの有効エッジを検出することができる。
【００４１】
一方、２段目のフリップフロップ３２４および３２４’は、１段目のフリップフロップ３２２および３２２’がサンプリングした同期信号のレベルを、同一のクロックの次のクロックエッジにおいて保持する。すなわち、２段目のフリップフロップ３２４および３２４’はラッチとして機能する。そして、図３に示したそれぞれの比較回路において、２段目のフリップフロップ３２４（または３２４’）のＱ出力は、他方の単位検出回路の２段目のフリップフロップ３２４’（または３２４）のセット端子（負論理）に供給されている。
【００４２】
ここで、例えば、比較回路を構成する２つの単位検出回路３２０，３２０’の内の、φｉが供給された第１の単位検出回路３２０が先に、同期信号ＢＤの有効エッジを検出できた（すなわち、同期信号ＢＤの有効エッジの後に、φｉの方がφｉ’より先にクロックエッジを有する）とする。この場合、第１の単位検出回路３２０の２段目のフリップフロップ３２４が、有効エッジの後の同期信号ＢＤのレベルを保持し、Ｑ出力が“Ｌ”レベルになる。そして、このＱ出力が他方の単位検出回路３２０’の２段目のフリップフロップ３２４’のセット端子（負論理）に供給される。このため、第２の単位検出回路３２０’の２段目のフリップフロップ３２４’のＱ出力は“Ｈ”レベルにセットされる。この状態は、セット端子のレベルが変化するまで維持される。
【００４３】
なお、それぞれの単位検出回路３２０，３２０’を２個のフリップフロップ３２２と３２４（もしくは３２２’と３２４’）とで構成することは必須ではない。例えば、１個のフリップフロップで単位検出回路を構成することも可能である。すなわち、同期信号ＢＤのサンプリングを行う１段目のフリップフロップに、サンプリングした同期信号ＢＤのレベルを保持するラッチの役割を兼ねさせることも可能である。
【００４４】
このようにして、比較回路の２段目のフリップフロップ３２４および３２４’のＱ出力は、互いに反転した関係にある１組のクロックφｉとφｉ’との内のいずれが、同期信号ＢＤの有効エッジの後に先にクロックエッジを有するかに応じて、いずれかが“Ｈ”レベルに、他方が“Ｌ”レベルになる。そして、これらのフリップフロップ３２４および３２４’のＱ出力が、比較回路３２＿０〜３２＿３それぞれの比較結果Ｃｉ，Ｃｉ’としてデコーダ３４に供給される。
【００４５】
デコーダ３４は、ｎ／２個の比較回路の比較結果Ｃｉ，Ｃｉ’を受け取り、その結果に基づいて、ｎ個の単位比較回路の内のいずれが、最も速いタイミングで同期信号ＢＤの有効エッジを検出したか、（すなわち、ｎ相のクロックのうちのいずれが、同期信号ＢＤの有効エッジの後に最初にクロックエッジを有するか）を判定する。
【００４６】
表１には、ｎ＝８の場合の、デコーダ３４の判断論理の一例を示す。表１において、左から２列目から９列目に示された０または１の数字は、比較結果Ｃｉ，Ｃｉ’（ｉ＝０，１，２，３）の論理値を表す。左端の列には、Ｃｉ，Ｃｉ’がそれぞれの組み合わせであった場合の、多相クロックのいずれが同期信号ＢＤのエッジの後に最初に有効エッジを有するかの判定結果を表す。そして、デコーダ３４は、判定結果を２進数で表す３ビットの信号を第１の検出信号ＤＥＴ＿Ａとして生成する。
【００４７】
【表１】
2008055750.tif 000003
【００４８】
一方、Ｃｉ，Ｃｉ’の組み合わせが表１に示されたもの以外である場合は、無効であり、デコーダ３４は第１の検出信号ＤＥＴ＿Ａを生成しない。前述のように、同期信号ＢＤの有効エッジの検出後に、それぞれの比較回路３２＿０〜３２＿３は互いに逆レベルの検出結果Ｃｉ，Ｃｉ’を生成する。従って、ＣｉとＣｉ’の一方のみを利用して第１の検出信号を生成することも可能である。しかし、全ての比較回路３２＿０〜３２＿３のＣｉとＣｉ’とのレベルが確定するより前の期間に、誤った検出信号を生成することを防止するためには、ＣｉとＣｉ’との両方を利用することが好ましい。
【００４９】
従って、デコーダ３４は、リセットされた時点では、無効であることを示す信号を出力する。そして、最初に、ＣｉとＣｉ’との組み合わせが表１に示されたもののいずれかになった時点で第１の検出信号ＤＥＴ＿Ａを生成する。しかし、その後、同期信号ＢＤのレベルが“Ｈ”に戻り、ＣｉとＣｉ’との組み合わせが表１に示されたもの以外に変化した時には、再び無効であることを示す信号を出力する必要は無い。例えば、次の同期信号ＢＤが入力され、ＣｉとＣｉ’との組み合わせが表１に示されたものの中の異なるものに変化するまでは、それ以前に生成されていた第１の検出信号ＤＥＴ＿Ａを維持することも可能である。これによって、同期信号ＢＤの幅（有効エッジから逆エッジまでの時間）の最小値に対する要求を緩和できる。
【００５０】
このように、本実施形態の第１のタイミング検出回路３０は、ｎ相の多相クロックのそれぞれが供給されるｎ個の単位検出回路を備え、ｎ個の単位検出回路のそれぞれが対応するクロックのクロックエッジで同期信号ＢＤをサンプリングして有効エッジを検出し、ｎ個の単位検出回路の内の、最も早いタイミングで有効エッジを検出した単位検出回路に供給されたクロックを、同期信号ＢＤの有効エッジに最も近接したクロックエッジを有するクロックとして検出する。従って、簡単な構成で、同期信号の有効エッジにもっとも近接したクロックエッジを有するクロックを検出することができる。
【００５１】
本実施形態の第１のタイミング検出回路３０は、また、それぞれが２個の単位検出回路を含むｎ／２個の比較回路を含み、単位検出回路のそれぞれがラッチを備え、比較回路のそれぞれの２個の単位検出回路の内、先に同期信号ＢＤの有効エッジを検出した方が同期信号の有効エッジ後のレベルをラッチに保持するとともに、他方の単位検出回路の前記ラッチを初期化する。このため、比較回路のそれぞれから、２個の単位検出回路のラッチのいずれが有効エッジ後のレベルを保持したかを示す比較信号の供給を受けることにより、単純な論理を有するデコーダを用いて、ｎ個の単位検出回路のいずれが最も早いタイミングで有効エッジを検出したかを判定することができる。
【００５２】
図４は、第２のタイミング検出回路４０の一例を示す回路図である。
【００５３】
図４に示す第２のタイミング検出回路４０において、カウンタ４２には、多相クロックの内の１つ（例えばφ０）が代表クロックとして供給されるとともに、基準クロックＶＣＬＫが供給される。そして、基準クロックＶＣＬＫをリセット信号として代表クロックφ０をカウントする。具体的には例えば、基準クロックＶＣＬＫの立ち上がりエッジでリセットされ、代表クロックφ０の立ち上がりエッジに同期してカウントアップする。すなわち、基準クロックＶＣＬＫの立ち上がりエッジで０となり、その後、代表クロックφ０の立ち上がりエッジに同期して１，２，３と変化し、再び０にリセットされるカウント値ＣＮＴ（２ビットの信号）を生成する。
【００５４】
カウンタ４２は、また、カウント値ＣＮＴが特定の値である期間、具体的には例えば、３である期間に“Ｈ”レベル（有効）となるタイミング信号ＴＭを生成する。タイミング信号ＴＭは出力回路５０に供給される。
【００５５】
選択回路４４は、Ｄ入力端子に同期信号ＢＤが供給され、クロック端子に代表クロックφ０が供給される第１のフリップフロップ４４２を含む。フリップフロップ４４２は、代表クロックφ０のクロックエッジ（立ち上がりエッジ）で同期信号ＢＤをサンプリングして有効エッジ（立ち下がりエッジ）を検出する、エッジ検出回路として機能する。
【００５６】
ここで、図３に示した第１のタイミング検出回路３０において、第１の比較回路の１段目のフリップフロップ３２２には、Ｄ入力端子に同期信号ＢＤが供給され、クロック端子に代表クロックφ0が供給されている。従って、第１のタイミング検出回路３０に含まれるフリップフロップ３２２を、第２のタイミング検出回路４０の選択回路の第１のフリップフロップとして共用することも可能である。この場合には、図３に示されたように、それぞれの単位検出回路３２０，３２０’を２個のフリップフロップ３２２と３２４（もしくは３２２’と３２４’）とで構成する必要がある。１個のフリップフロップで単位検出回路を構成すると、代表クロックφ０が供給された単位検出回路のフリップフロップが同期信号の有効エッジを検出する前に初期化された場合には、有効エッジの検出が行えないからである。
【００５７】
選択回路４４は、また、第２のフリップフロップ４４４Ａと、ＡＮＤゲート４４４Ｂと、第３のフリップフロップ４４４Ｃとからなる、選択信号生成回路４４４を備える。これらの第２，第３のフリップフロップ４４４Ａ，４４４Ｃと、ＡＮＤゲート４４４Ｂとは、第１のフリップフロップ４４２が同期信号ＢＤの有効エッジを検出した代表クロックφ０のクロックエッジに対して、一定のタイミング関係を有する期間に“Ｈ”レベル（有効）となる、選択信号ＳＥＬを生成する。
【００５８】
具体的には、第２のフリップフロップ４４４ＡのＤ入力端子には有効エッジ検出回路（第１のフリップフロップ）４４２のＱ出力が供給され、クロック端子には代表クロックφ０が供給される。ＡＮＤゲート４４４Ｂは正論理入力端子と負論理入力端子とを有し、正論理入力端子には第２のフリップフロップ４４４ＡのＱ出力が供給され、負論理入力端子には第１のフリップフロップ４４２のＱ出力が供給される。第３のフリップフロップ４４４ＣのＤ入力端子には、ＡＮＤゲート４４４Ｂの出力が供給され、クロック端子には代表クロックφ０が供給される。そして、第３のフリップフロップ４４４ＣのＱ出力端子から、選択信号ＳＥＬが出力される。
【００５９】
図４に示した例では、選択信号生成回路４４４は、第１のフリップフロップ４４２が同期信号ＢＤの有効エッジを検出し、そのＱ出力が“Ｌ”レベルに変化した後の、次の、代表クロックφ０の立ち上がりエッジにおいて“Ｈ”レベル（有効）となり、その後、代表クロックのφ０の１周期の期間だけ“Ｈ”レベルを保つ選択信号ＳＥＬを発生する。
【００６０】
選択回路４４はさらに、セレクタ４４６と第４のフリップフロップ４４８を備える。セレクタ４４６の２つの入力端子には、それぞれ、カウンタ４２から出力されたカウント信号ＣＮＴと、第４のフリップフロップ４４８のＱ出力とが供給される。セレクタ４４６にはまた、選択信号生成回路４４４が生成した選択信号ＳＥＬが供給される。第４のフリップフロップ４４８のＤ入力端子にはセレクタ４４６の出力が供給され、クロック端子には代表クロックφ０が供給される。従って、選択信号ＳＥＬが有効である期間のカウント値ＣＮＴが、セレクタ４４６によって選択され、代表クロックφ０の次のクロックエッジにおいて第４のフリップフロップ４４８に保持される。そして、第４のフリップフロップのＱ出力端子から、第２の検出信号ＤＥＴ＿Ｂとして出力される。この検出信号は、その後、次の選択信号ＳＥＬが供給されるまで維持される。
【００６１】
このように、本実施形態の第２のタイミング検出回路４０は、代表クロックをカウントしてカウント値を生成するカウンタを備えるとともに、代表クロックのクロックエッジで同期信号ＢＤをサンプリングして有効エッジを検出し、該有効エッジを検出した代表クロックのクロックエッジに対して一定のタイミング関係を有する期間（第１の期間）におけるカウンタのカウント値を、第２の検出信号ＤＥＴ＿Ｂとして選択する選択回路とを備える。従って、単純な構成で第２の検出信号を生成することができる。
【００６２】
なお、図４に例示した第２のタイミング検出回路４０は、代表クロックφ０の連続するｋ周期の中の、同期信号ＢＤの有効エッジが位置する周期におけるカウント値を選択して、第２の検出信号ＤＥＴ＿Ｂとして出力するのではない。同期信号検出回路４４２および選択信号生成回路４４４での遅れ時間だけ、同期信号ＢＤの有効エッジが位置する周期よりも後の周期でのカウント値を選択し、出力する。しかし、同期信号ＢＤの有効エッジが位置する周期と選択されるカウント値が選択される周期との関係は一定である。このため、第２の検出信号ＤＥＴ＿Ｂを用いて、代表クロックφ０の連続するｋ周期のいずれの周期に同期信号ＢＤの有効エッジが位置するかを知ることが可能である。すなわち、第２の検出信号ＤＥＴ＿Ｂを、代表クロックφ０の連続するｋ周期のいずれの周期に同期信号ＢＤの有効エッジが位置するかを示す信号として利用することができる。
【００６３】
また、本実施形態のタイミング検出回路１０においては、第１のタイミング検出回路３０のｎ個の単位検出回路のそれぞれが、対応するクロックのクロックエッジで同期信号ＢＤをサンプリングする第１段のフリップフロップを備えるとともに、同一のクロックの次のクロックエッジで第１段のフリップフロップがサンプリングした同期信号のレベルを保持する第２のフリップフロップを、ラッチとして備える。これにより、第１のタイミング検出回路２０の第１段のフリップフロップを、第２のタイミング検出回路３０において同期信号ＢＤをサンプリングするためのフリップフロップとして共用することができる。これにより、回路規模を削減できる。
【００６４】
図５は、出力回路５０の一例を示す回路図である。
【００６５】
図５に示す出力回路５０は、第１の検出信号ＤＥＴ＿Ａを受け取り、出力するための第１の出力回路５２Ａと、第２の検出信号ＤＥＴ＿Ｂを受け取り、出力するための第２の出力回路５２Ｂとを含む。第１の出力回路５２Ａと第２の出力回路５２Ｂとは、実質的に同一の構成を有する。すなわち、セレクタ５２１Ａ（５２１Ｂ）と第１のフリップフリップ５２２Ａ（５２２Ｂ）とからなる取り込み回路５２０Ａ（５２０Ｂ）と、第２のフリップフロップ５２５Ａ（５２５Ｂ）と第３のフリップフロップ５２６Ａ（５２６Ｂ）とからなる基準クロック同期化回路５２４Ａ（５２４Ｂ）とからなる。
【００６６】
取り込み回路は、タイミング信号ＴＭによって指定されるタイミングで検出信号ＤＥＴ＿Ａ（もしくはＤＥＴ＿Ｂ）を取り込む。図５に示した例では、セレクタ５２１Ａ（５２１Ｂ）の第１の入力端子に検出信号ＤＥＴ＿Ａ（ＤＥＴ＿Ｂ）が供給され、第２の入力端子に第１のフリップフロップ５２２Ａ（５２２Ｂ）のＱ出力が供給され、選択信号としてタイミング信号ＴＭが供給される。第１のフリップフロップ５２２ＡのＤ入力にはセレクタ５２１Ａ（５２１Ｂ）の出力が供給され、クロック端子には代表クロックφ０が供給される。
【００６７】
タイミング信号ＴＭとしては、例えば、第２のタイミング検出回路４０のカウンタ４２から、カウント値が特定の値となる期間、例えば、最大となる期間（図４の例では３になる期間）に“Ｈ”（有効）レベルとなる信号を供給する。これにより、タイミング信号ＴＭが有効である期間の検出信号ＤＥＴ＿Ａ（ＤＥＴ＿Ｂ）が、代表クロックφ０の次のクロックエッジ（立ち上がりエッジ）で第１のフリップフロップ５２２Ａ（５２２Ｂ）に保持される。
【００６８】
基準クロック同期化回路は、タイミング検出結果を受け取る回路が利用しやすいように、検出信号ＤＥＴ＿ＡおよびＤＥＴ＿Ｂから、基準クロックＶＣＬＫに同期した出力信号を生成し、出力する。図５に示した例では、取り込み回路の出力である第１のフリップフロップ５２２Ａ（５２２Ｂ）のＱ出力が第２のフリップフロップ５２５Ａ（５２５Ｂ）のＤ入力端子に供給され、第３のフリップフロップ５２６Ａ（５２６Ｂ）のＤ入力端子には第２のフリップフロップ５２５Ａ（５２５Ｂ）のＱ出力が供給される。そして、第２のフリップフロップ５２５Ａ（５２５Ｂ）および第３のフリップフロップ５２６Ａ（５２６Ｂ）のクロック端子には基準クロックＶＣＬＫが供給される。ただし、第２のフリップフロップ５２５Ａ（５２５Ｂ）のクロック端子は負論理、第３のフリップフロップ５２６Ａ（５２６Ｂ）のクロック端子は正論理である。
【００６９】
これにより、検出信号取り込み回路により取り込んだ第１の検出信号ＤＥＴ＿Ａおよび第２の検出信号ＤＥＴ＿Ｂを、第３のフリップフロップ５２６Ａおよび５２６ＢのＱ出力端子から、基準クロックＶＣＬＫのクロックエッジ（立ち上がりエッジ）に同期した、第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂとして出力する。
【００７０】
図５に示した出力回路５０は、さらに、フラグ信号生成回路５４を含む。
【００７１】
フラグ信号生成回路５４は、エッジ検出回路（第２のエッジ検出回路）５４０と、選択回路（第２の選択回路）５５０と、取り込み回路（第３の取り込み回路）５６０と、基準クロック同期化回路（第３の同期化回路）５７０とからなる。エッジ検出回路５４０は同期信号ＢＤのレベルをサンプリングし、同期信号ＢＤのエッジを検出する。選択回路５５０は、所定の期間におけるエッジ検出回路５４０の出力を選択して検出信号（第３の検出信号）を生成する。取り込み回路５６０は、検出信号を所定のタイミングで取り込む。基準クロック同期化回路５７０は、取り込み回路５４０が取り込んだ検出信号を、基準クロックに同期化したフラグ信号ＦＬＧとして出力する。
【００７２】
エッジ検出回路５４０は、２個のフリップフロップ５４４，５４６が直列に接続され、代表クロックφ０で同期信号ＢＤをサンプリングする第１の単位検出回路５４２と、２個のフリップフロップ５４４’，５４６’が直列に接続され、代表クロックφ０を反転したクロックφ０’で同期信号ＢＤをサンプリングする第２の単位検出回路５４２’とを含む。第１および第２の単位検出回路の出力は、初期状態（同期信号ＢＤを検出する以前）においては“Ｈ”レベルである。そして、いずれかの単位検出回路が同期信号ＢＤの有効エッジ（立ち下がりエッジ）を検出し、その検出結果を２段目のフリップフロップが保持した時点で、有効エッジを検出した方の単位検出回路の出力が“Ｌ”レベルに変化する。
【００７３】
エッジ検出回路５４０は、さらに、第１および第２の検出回路の出力（２段目のフリップフロップ５４６，５４６’のＱ出力）が入力端子（負論理）に供給された、ＮＯＲゲート５４８を有する。ＮＯＲゲート５４８の出力は、第１の単位検出回路もしくは第２の単位検出回路のいずれかの出力が“Ｌ”レベルに変化した時点で、 “Ｈ”レベルから“Ｌ”レベルに変化する。
【００７４】
ここで、エッジ検出回路５４０の第１の単位検出回路５４２および第２の単位検出回路５４２’の構成は、図３に示した第１のタイミング検出回路の、第１の比較回路３２＿０の第１の単位検出回路３２０および第２の単位検出回路３２０’の構成と同一である。従って、比較回路３２＿０を構成するフリップフロップ３２２，３２４，３２２’，３２４’を、有効エッジ検出回路５４０を構成するフリップフロップとして共用することも可能である。
【００７５】
選択回路５５０のセレクタ５５２には、ＮＯＲゲート５４８の出力が供給されるとともに、第２の選択信号ＳＥＬ２が供給される。一方、フリップフロップ５５４のＤ入力端子にはセレクタ５５２の出力が供給され、クロック端子には代表クロックφ０が供給される。これにより、第２の選択信号ＳＥＬ２が有効（“Ｈ”レベル）である期間のＮＯＲゲート５４８の出力が選択され、代表クロックφ０の次のクロックエッジ（立ち上がりエッジ）でフリップフロップ５５４に保持される。
【００７６】
第２の選択信号ＳＥＬ２は、エッジ検出回路５４０が同期信号BDの有効エッジを検出し、ＮＯＲゲート５４８の出力がが“Ｌ”レベルになった後の、第１の所定期間（選択期間）に“Ｈ”レベル（有効）になる。これによって、エッジ検出回路５４０が同期信号ＢＤの有効エッジを検出した後に“Ｌ”レベルとなる、検出信号（第３の検出信号）を、フリップフロップ５５４のＱ出力端子から得ることができる。
【００７７】
具体的には、例えば、図４の選択回路４４が生成する選択信号ＳＥＬが“Ｈ”レベル（有効）になる期間と同じ期間を、第２の選択信号ＳＥＬ２の選択期間とすることができる。すなわち、図４に示された選択回路４４と同様の構成の回路で、選択期間に有効になる信号を生成することができる。
【００７８】
取り込み回路５６０のセレクタ５６２には、選択回路５５０のフリップフロップ５５４のＱ出力が供給されるとともに、図４に示すカウンタ４２が生成するタイミング信号ＴＭが供給される。一方、フリップフロップ５６４のＤ入力端子にはセレクタ５６２の出力が供給され、クロック端子には代表クロックφ０が供給される。これにより、タイミング信号ＴＭが“Ｈ”レベル（有効）である期間の検出信号（フリップフロップ５５４のＱ出力）が取り込まれ、代表クロックφ０の次のクロックエッジで、フリップフロップ５６４に保持される。
【００７９】
基準クロック同期化回路の第１のフリップフロップ５７２のＤ入力端子には、取り込み回路５６０のフリップフロップ５６４のＱ出力が供給され、クロック端子（負論理）には基準クロックＶＣＬＫが供給される。第２のフリップフロップ５７４のＤ入力端子には第１のフリップフロップ５７２のＱ出力が供給され、クロック端子には基準クロックＶＣＬＫが供給される。ＡＮＤゲート５７６は正論理入力端子と負論理入力端子とを有し、正論理入力端子には第２のフリップフロップ５７４のＱ出力が供給され、負論理入力端子には第１のフリップフロップ５７２のＱ出力が供給される。第３のフリップフロップ５７８のＤ入力端子には、ＡＮＤゲート５７６の出力が供給され、クロック端子には基準クロックＶＣＬＫが供給される。
【００８０】
従って、取り込み回路５６０のフリップフロップ５６４のＱ出力が“Ｈ”レベルから“Ｌ”レベルに変化すると、基準クロックＶＣＬＫの次の逆エッジ（立ち下がりエッジ）で、第１のフリップフロップ５７２のＱ出力が“Ｈ”レベルから“Ｌ”レベルに変化する。そして、第３のフリップフロップ５７８のＱ出力からは、基準クロックＶＣＬＫの次のクロックエッジで “Ｈ”レベル（有効）となり、基準クロックＶＣＬＫの１周期の期間だけ“Ｈ”レベルを保つフラグ信号ＦＬＧが出力される。この、フラグ信号ＦＬＧを、他の回路において、第１の出力信号ＯＵＴ＿ＡおよびＯＵＴ＿Ｂを取り込んで利用するタイミングを設定するために利用することができる。
【００８１】
なお、第２の選択信号ＳＥＬ２は、選択期間に加えて、同期信号ＢＤの逆エッジ（立ち上がりエッジ）を有効エッジ検出回路５４０が検出し、ＮＯＲゲート５４８の出力が“Ｈ”レベルに戻った後の、第２の所定期間（リセット期間）にも“Ｈ”レベル（有効）になる。これによって、選択回路５５０のフリップフロップ５５４のＱ出力（第３の選択信号）のレベルが“Ｌ”から“Ｈ”に戻る。そして、その後さらに、取り込み回路５６０のセレクタ５６２にタイミング信号ＴＭが供給されて、フリップフロップ５６４に“Ｈ”レベルが保持され、基準クロック同期化回路５７０の各フリップフロップに基準クロックＶＣＬＫが供給されることにより、各フリップフロップは初期状態に戻る。これにより、次に同期信号ＢＤの有効エッジを検出したときに、再び、フラグ信号ＦＬＧを生成することが可能になる。
【００８２】
リセット期間に“Ｈ”レベルとなる信号は、例えば、選択回路４４のＡＮＤ回路４４４Ｂの正論理入力端子と負論理入力端子とを入れ替えた回路によって生成することができる。
【００８３】
図６〜図８は、図１のタイミング検出回路１０の各部の信号を示すタイミングチャートである。
【００８４】
これらのタイミングチャートには、基準クロックＶＣＬＫ、多相クロックφ０，φ０’,φ１，φ１’，φ２，φ２’，φ３，φ３’、同期信号ＢＤ，選択信号ＳＥＬ、タイミング信号ＴＭ、フラグ信号ＦＬＧの波形が示されている。第２の選択信号ＳＥＬ２については、図示は省略するが、選択信号ＳＥＬが“Ｈ”になる期間と同一の期間（選択期間）に“Ｈ”レベルになり、さらに、それから、同期信号ＢＤの幅だけ遅れた期間（リセット期間）に再び“Ｈ”レベルになる。
【００８５】
第１検出信号ＤＥＴ＿Ａ，第２の検出信号ＤＥＴ＿Ｂ，第１の出力信号ＯＵＴ＿Ａ，および、第２の出力信号ＯＵＴ＿Ｂについては、有効になるタイミングが示されている。すなわち、図中に“Valid”と表示された時点以降において、それぞれの検出信号もしくは出力信号は有効になる。具体的には、“Valid”と表示された時点以降において、第１の検出信号ＤＥＴ＿Ａおよび第１の出力信号ＯＵＴ＿Ａは、多相クロックのいずれが同期信号の有効エッジに最も近接したクロックエッジを有するかを示す、所定ビット数（本実施形態においては３ビット）の有効な信号になる。第２の検出信号ＤＥＴ＿Ｂおよび第２の出力信号ＯＵＴ＿Ｂについては、同期信号の有効エッジが代表クロックの連続するｋ周期のいずれの周期内に位置するかを示す、所定ビット数（本実施形態においては２ビット）の有効な信号になる。
【００８６】
なお、第１および第２の検出信号ＤＥＴ＿Ａ，ＤＥＴ＿Ｂと、第１および第２の出力信号ＯＵＴ＿Ａ，ＯＵＴ＿Ｂは、これらのタイミングチャートに示された時点で有効になった後、そのまま保持される。そして、次に同期信号ＢＤが入力され、新たな検出信号もしくは出力信号が生成された時点で、新たな信号に置き換わる。
【００８７】
図６は、同期信号ＢＤの有効エッジ（立ち下がりエッジ）が、基準クロックＶＣＬＫの立ち上がりエッジと同期したφ０のクロックエッジ（立ち上がりエッジ）と、その次のφ１のクロックエッジとの間に位置する場合のタイミングチャートである。図７は、同期信号ＢＤの有効エッジが、基準クロックＶＣＬＫの立ち下がりエッジと同期したφ０のクロックエッジと、その次のφ１のクロックエッジとの間に位置する場合のタイミングチャートである。図８は、同期信号ＢＤの有効エッジが、基準クロックＶＣＬＫの立ち上がりエッジと同期したφ０のクロックエッジと、その前のφ３’のクロックエッジとの間に位置する場合のタイミングチャートである。
【００８８】
すなわち、図６に示したのは、同期信号ＢＤの有効エッジが、基準クロックＶＣＬＫの１周期内の最も速い位置にある場合、図８に示したのは、最も遅い位置にある場合である。そして、図７に示したのは、両者の中間の場合である。
【００８９】
なお、図６〜図８のいずれにおいても、同期信号ＢＤが基準クロックＶＣＬＫの１周期分の幅（立ち下がりエッジから立ち上がりエッジまでの期間）を有する。本実施形態のタイミング検出回路１０は、同期信号ＢＤが基準クロックＶＣＬＫの１周期以上の幅を有する場合には、同期信号ＢＤの有効エッジがどのようなタイミングに位置する場合であっても、そのタイミングを検出することが可能である。
【００９０】
図６の場合、図３に示す第１のタイミング検出回路３０に含まれる８個の単位検出回路の中で、クロックφ１が供給されたものが最初に同期信号ＢＤの有効エッジを検出する。その後、φ２，φ３，φ０’が供給された単位検出回路が順に同期信号ＢＤの有効エッジを検出する。そして、φ０’の次のクロックエッジ（立ち上がりエッジ）において、第１のタイミング検出回路の４個の比較回路３２＿０〜３２＿３の比較結果Ｃｉ，Ｃｉ’が確定し、デコーダ３４が第１の検出信号ＤＥＴ＿Ａを出力する。すなわち、φ０’の左から２番目の立ち上がりエッジのタイミングで、第１の検出信号ＤＥＴ＿Ａが有効になる。
【００９１】
この第１の検出信号ＤＥＴ＿Ａは、有効になった後に最初に、タイミング信号ＴＭが“Ｈ”レベル（有効）となる期間に（より厳密には、タイミング信号ＴＭが有効である期間の最後の、代表クロックφ０の立ち上がりエッジのタイミングで）、図５に示す第１の出力回路５２Ａの取り込み回路により取り込まれる。そして、その後、基準クロックＶＣＬＫの次の立ち上がりエッジに同期して、第１の出力信号ＯＵＴ＿Ａとして出力される。すなわち、基準クロックＶＣＬＫの左から３番目の立ち上がりエッジのタイミングで、第１の出力信号ＯＵＴ＿Ａが有効になる。
【００９２】
一方、図４に示す第２のタイミング検出回路４０の選択回路４４は、代表クロックφ０の左から２番目の立ち上がりエッジで同期信号ＢＤの有効エッジを検出する。そして、代表クロックφ０の次の立ち上がりエッジから１クック周期間“Ｈ”レベル（有効）となる選択信号ＳＥＬを生成する。この、選択信号ＳＥＬが有効となる期間におけるカウンタ４２のカウント値ＣＮＴが選択されて、次の代表クロックφ０のクロックエッジで、第２の検出信号ＤＥＴ＿Ｂが生成される。すなわち、代表クロックφ０の左から４番目の立ち上がりエッジのタイミングで、第２の検出信号ＤＥＴ＿Ｂが有効になる。
【００９３】
この第２の検出信号ＤＥＴ＿Ｂは、有効になった後に最初に、タイミング信号ＴＭが有効となる期間に（厳密には、タイミング信号ＴＭが有効である期間の最後の、代表クロックφ０の立ち上がりエッジのタイミングで）、図５に示す第２の出力回路５２Ｂの取り込み回路により取り込まれる。そして、基準クロック信号ＶＣＬＫの次の立ち上がりエッジに同期して、第２の出力信号ＯＵＴ＿Ｂとして出力される。すなわち、基準クロックＶＣＬＫの左から３番目の立ち上がりエッジのタイミングで、第２の出力信号ＯＵＴ＿Ｂが有効になる。
【００９４】
同様に、図５に示すフラグ信号生成回路５４は、代表クロックφ０の逆相クロックφ０’の最初の立ち上がりエッジで、同期信号ＢＤの有効エッジを検出する。この検出結果が、φ０’の次の立ち上がりエッジで、２段目のフリップフロップ５４６’に保持され、ＮＯＲゲート５４８の出力が“Ｌ”レベルに変化する。そして、選択信号ＳＥＬが“Ｈ”レベルである期間に、第２の選択信号ＳＥＬ２も“Ｈ”レベル（有効に）になり、ＮＯＲゲート５４８の出力が選択され、第３の検出信号（図示しない）が生成される。第３の検出信号は、タイミング信号ＴＭが“Ｈ”レベルである期間（第２の期間）に取り込まれ、第２の出力信号ＯＵＴ＿Ｂが有効になるのと同じタイミングから、基準クロックＶＣＬＫの１周期の期間だけ“Ｈ”レベル（有効）となるフラグ信号ＦＬＧが出力される。
【００９５】
このように、第１の検出信号ＤＥＴ＿Ａと第２の検出信号ＤＥＴ＿Ｂとは、互いに異なるタイミングにおいて有効になる。しかも、それぞれが有効になるタイミングは、基準クロックＶＣＬＫのエッジとは一致しない。しかし、本実施形態の出力回路５０は、第１の検出信号ＤＥＴ＿Ａと第２の検出信号ＤＥＴ＿Ｂとを、第２のタイミング検出回路４０のカウンタが特定のカウント値を出力する期間（第２の期間）に取り込む第１および第２の取り込み回路と、第１および第２の取り込み回路が取り込んだ第１および第２の検出信号を、基準クロックＶＣＬＫに同期させ、第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂとして出力する第１および第２の基準クロック同期化回路とを備える。このため、第１および第２の検出信号が有効になるタイミングにかかわらず、第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂを基準クロックＶＣＬＫに同期して出力することができる。従って、他の回路による第１および第２の出力信号の利用が容易に行える。
【００９６】
また、本実施形態の出力回路５０は、さらに、同期信号ＢＤの有効エッジを検出して第３の検出信号を生成する有効エッジ検出回路と、第３の検出信号を第２の期間に取り込む第３の取り込み回路と、第３の取り込み回路が取り込んだ第３の検出信号を、基準クロックに同期させ、フラグ信号ＦＬＧとして出力する第３の基準クロック同期化回路とを備える。このため、第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂに加えて、フラグ信号ＦＬＧも、基準クロック信号にＶＣＬＫ同期して出力することができる。このフラグ信号ＦＬＧを利用することにより、他の回路による第１および第２の出力信号の利用がさらに容易になる。
【００９７】
なお、図６に示した例では、第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂが、基準クロックＶＣＬＫの同一のクロックエッジ（立ち上がりエッジ）のタイミングで有効になっている。しかも、フラグ信号ＦＬＧは、第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂが有効になると同時に“Ｈ”レベル（有効）になる。
【００９８】
図７および図８についての詳細な説明は省略するが、基本的には図６の場合と同様である。すなわち、第１の検出信号ＤＥＴ＿Ａと第２の検出信号ＤＥＴ＿Ｂとは、互いに異なるタイミングにおいて有効になり、また、それぞれが有効になるタイミングは、基準クロックＶＣＬＫのエッジとは一致しない。しかし、第１の出力信号ＯＵＴ＿Ａと第２の出力信号ＯＵＴ＿Ｂとは、いずれも、基準クロックＶＣＬＫに同期して出力される。さらに、フラグ信号ＦＬＧも、基準クロックＶＣＬＫに同期して有効になる。
【００９９】
図６と図７，図８とを比較することにより、同期信号ＢＤの有効エッジのタイミングの変化に伴って、第１の検出信号ＤＥＴ＿Ａおよび第２の検出信号ＤＥＴ＿Ｂが有効になるタイミングが変化していることがわかる。しかし、検出信号が有効になるタイミングの変化にかかわらず、第１の出力信号ＯＵＴ＿Ａおよび第２の出力信号ＯＵＴ＿Ｂは、基準クロックＶＣＬＫに同期して有効になる。また、フラグ信号ＦＬＧも、基準ロックＶＣＬＫに同期して有効になる。
【０１００】
ただし、同期信号ＢＤの有効エッジのタイミングの変化に伴って、出力信号ＯＵＴ＿Ａ，ＯＵＴ＿Ｂやフラグ信号ＦＬＧが有効になるタイミングは変化する。すなわち、基準クロックＶＣＬＫの１周期の単位で移動する。具体的には、図７の場合には、第１の出力信号ＯＵＴ＿Ａが有効になるタイミングは図６の場合と同一である。一方、第２の出力信号ＯＵＴ＿Ｂが有効になるタイミング、および、フラグ信号ＦＬＧが有効になるタイミングは、図６の場合に比較して、基準クロックＶＣＬＫの１周期分だけ遅くなる。図８の場合には、さらに、第１の出力信号ＯＵＴ＿Ａが有効になるタイミングも、図６の場合に比較して基準クロックＶＣＬＫの１周期分だけ遅くなる。
【０１０１】
ここで、図７の場合には、第１の出力信号ＯＵＴ＿Ａが有効になるタイミングと第２の出力信号ＯＵＴ＿Ｂが有効になるタイミングとが異なる。しかし、これは許容できる。
【０１０２】
本実施形態のタイミング検出回路１０の出力回路５０は、第１の出力信号ＯＵＴ＿Ａもしくは第２の出力信号ＯＵＴ＿Ｂは、有効になった後、次に同期信号ＢＤが入力されて新たな第１もしくは第２の出力信号が生成されるまで、そのまま保持される。従って、第１の出力信号ＯＵＴ＿Ａが有効になるタイミングと第２の出力信号ＯＵＴ＿Ｂが有効になるタイミングとが異なっていたとしても、両者が有効になるのを待ってから、これらの出力信号を取り込み、利用すればよい。
【０１０３】
図６〜図８のいずれにおいても、また、図示は省略するが、図６の場合と図８の場合との間のいずれのタイミングに同期信号ＢＤの有効エッジが位置する場合においても、第１の出力信号ＯＵＴ＿Ａが有効になるタイミングと第２の出力信号ＯＵＴ＿Ｂが有効になるタイミングとの差は、最大でも基準クロックＶＣＬＫの１周期の期間である。しかも、両者のタイミングが異なる場合には、必ず、第２の出力信号ＯＵＴ＿Ｂが有効になるタイミングの方が遅れる。従って、第２の出力信号ＯＵＴ＿Ｂが有効になるまで待てば、第１の出力信号ＯＵＴ＿Ａと第２の出力信号ＯＵＴ＿Ｂの両方を利用できる。
【０１０４】
さらに、図６〜図８のいずれにおいても、また、図６の場合と図８の場合との間のいずれのタイミングに同期信号ＢＤの有効エッジが位置する場合においても、フラグ信号ＦＬＧは、第２の出力信号ＯＵＴ＿Ｂが有効になると同時に有効になっている。すなわち、フラグ信号ＦＬＧが有効（“Ｈ”レベル）である期間には、必ず、第１の出力信号ＯＵＴ＿Ａと第２の出力信号ＯＵＴ＿Ｂの両方が有効である。従って、同期信号ＢＤの有効エッジのタイミングにかかわらず、フラグ信号ＦＬＧを、第１の出力信号ＯＵＴ＿Ａと第２の出力信号ＯＵＴ＿Ｂの両方が有効であり、利用可能であるタイミングを示す信号として利用することができる。
【０１０５】
なお、フラグ信号ＦＬＧが有効になるタイミングが、第２の出力信号ＯＵＴ＿Ｂが有効になる、もしくは、第１および第２の出力信号の両方が有効になるタイミングと一致することは、必須ではない。フラグ信号ＦＬＧが有効になるタイミングと、第１の出力信号ＯＵＴ＿Ａと第２の出力信号ＯＵＴ＿Ｂとの両方が有効になり、利用できる状態になるタイミングとの関係が一定であれば、他の機器において第１および第２の出力信号を取り込むタイミングを制御するための信号として利用することができる。
【０１０６】
以上、本発明の実施形態について詳細に説明した。しかし、本発明が上記の具体例には限定されず、さまざまな変形、改良が可能であることは言うまでもない。
【０１０７】
例えば、図３に示した第１のタイミング検出回路では、それぞれの比較回路３２＿０〜３２＿３を構成する２つの単位比較回路に、互いに反転した関係を有するクロックの組φｉ，φｉ’を供給した。これにより、比較回路に供給される２つのクロックの間のタイミング差を大きくし、安定な動作を容易にすることができる。しかし、本発明の第１のタイミング検出回路は、これに限定されるものではなく、任意の二つのクロックを組にしてそれぞれの比較回路に供給することが可能である。
【０１０８】
図５に示したフラグ信号ＦＬＧ生成回路５４においては、エッジ検出回路５４０での同期信号ＢＤのサンプリングに、代表クロックφ０とその反転クロックφ０’とを利用した。しかしこれは必須ではなく、他のクロックを利用することも可能である。他のクロックを利用する場合であっても、必要に応じて、第２の選択信号ＳＥＬ２が有効になる選択期間のタイミングを調整し、エッジ検出回路５４０が同期信号BDの有効エッジを検出し、ＮＯＲゲート５４８の出力が“Ｌ”レベルになった後に、その出力レベルが選択されるようにすればよい。
【０１０９】
また、図５に示したフラグ信号ＦＬＧ生成回路５４は、基準クロックＶＣＬＫの１周期の期間だけ“Ｈ”レベルになって、有効になるフラグ信号ＦＬＧを生成する。しかし、フラグ信号ＦＬＧが有効になる期間は、基準クロックのＶＣＬＫに同期していれば、１周期ではなく複数周期でもよい。また、“Ｌ”レベルで有効になるフラグ信号ＦＬＧを生成することも可能である。
【図面の簡単な説明】
【０１１０】
【図１】本発明のタイミング検出回路の一実施形態の概要を示す構成図である。
【図２】多相クロック生成回路の一例を示す構成図である。
【図３】第１のタイミング検出回路の一例を示す回路図である。
【図４】第２のタイミング検出回路の一例を示す回路図である。
【図５】出力回路の一例を示す回路図である。
【図６】図１のタイミング検出回路の各部の信号を示す第１のタイミングチャートである。
【図７】図１のタイミング検出回路の各部の信号を示す第２のタイミングチャートである。
【図８】図１のタイミング検出回路の各部の信号を示す第３のタイミングチャートである。
【符号の説明】
【０１１１】
１０  タイミング検出回路
２０  多相クロック生成回路
３０  第１のタイミング検出回路
３２＿０〜３２＿３  比較回路
３２０，３２０’  単位検出回路
３４  デコーダ
４０  第２のタイミング検出回路
４２  カウンタ
４４  選択回路
５０  出力回路
５２Ａ  第１の出力回路
５２Ｂ  第２の出力回路
５２０Ａ，５２０Ｂ，５６０  取り込み回路
５２４Ａ，５２４Ｂ，５７０  基準クロック同期化回路
５４  フラグ信号生成回路
５４０  エッジ検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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