(57)【要約】【課題】不揮発性メモリ素子の性能を最大化し、短チャネル効果又はトラップによる漏れ電流を克服する。【解決手段】本発明の不揮発性メモリは、直列に連結された複数個のメモリトランジスタと、前記直列に連結された複数個のメモリトランジスタの両端にある二つの選択トランジスタを含み、前記メモリトランジスタの間のソース／ドレイン及びチャネル領域は第１型であり、前記二つの選択トランジスタのチャネル領域は第１型である。前記第１型はｎ−型又はｐ−型である。前記不揮発性メモリは、直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタの間にある第１ダミー選択トランジスタと、直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタの間にある第２ダミー選択トランジスタをさらに含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列に連結された複数個のメモリトランジスタと、
前記直列に連結された複数個のメモリトランジスタの両端にある選択トランジスタとを含み、
前記メモリトランジスタの間のソース／ドレイン及びチャネル領域は第１型であり、前記選択トランジスタのチャネル領域は前記第１型である不揮発性メモリ。
【請求項２】
直列に連結された前記複数個のメモリトランジスタの末端のトランジスタと前記選択トランジスタとの間のソース／ドレイン領域は、前記第１型であることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
直列に連結された前記複数個のメモリトランジスタの間の前記ソース／ドレイン領域のドーピング濃度は、前記複数個のメモリトランジスタのチャネル領域のドーピング濃度より低いことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項４】
直列に連結された前記複数個のメモリトランジスタの間のチャネル領域及びソース／ドレイン領域のドーピング濃度は、前記選択トランジスタのチャネル領域のドーピング濃度より低いことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項５】
前記一端にある選択トランジスタは、ストリング選択トランジスタであり、他端にある選択トランジスタは、接地選択トランジスタであることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項６】
前記複数個のメモリトランジスタのしきい値電圧の絶対値は、前記選択トランジスタのしきい値電圧の絶対値より低いことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項７】
前記第１型は、ｐ−型であることを特徴とする請求項２に記載の不揮発性メモリ。
【請求項８】
直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタとの間にある第１ダミー選択トランジスタと、
直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタとの間にある第２ダミー選択トランジスタをさらに含むことを特徴とする請求項７に記載の不揮発性メモリ。
【請求項９】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域は、ｐ−型であることを特徴とする請求項８に記載の不揮発性メモリ。
【請求項１０】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域は、ｎ−型であることを特徴とする請求項８に記載の不揮発性メモリ。
【請求項１１】
直列に連結された前記複数個のメモリトランジスタの末端のトランジスタと前記各々の選択トランジスタとの間のソース／ドレイン領域は、第２型であることを特徴とする請求項１に記載の不揮発性メモリ。
【請求項１２】
前記第１型はｐ−型であり、前記第２型はｎ−型であることを特徴とする請求項１１に記載の不揮発性メモリ。
【請求項１３】
直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタとの間にある第１ダミー選択トランジスタと、
直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタとの間にある第２ダミー選択トランジスタをさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ。
【請求項１４】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｐ−型であることを特徴とする請求項１３に記載の不揮発性メモリ。
【請求項１５】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｎ−型であることを特徴とする請求項１３に記載の不揮発性メモリ。
【請求項１６】
垂直に積層された複数個の請求項１のメモリと、
前記垂直に積層された複数個のメモリの間に各々絶縁体を含む不揮発性メモリ構造物。
【請求項１７】
システムのためにデータが入力され、前記システムの外にデータを伝送するインターフェースと、
使用者から入力データが入力され、前記データで出力データを出力するＩ／Ｏ素子と、
前記システムの動作をコントロールするためのコントローラと、
前記コントローラによって実行される命令を記憶する請求項１の不揮発性メモリと、
前記インターフェースと、前記Ｉ／Ｏ素子と、前記コントローラ及び前記不揮発性メモリの間にデータを伝送するバスとを含むことを特徴とするシステム。
【請求項１８】
直列に連結された複数個のメモリトランジスタと、
前記直列に連結された複数個のメモリトランジスタの両端にある選択トランジスタとを含み、
前記メモリトランジスタの間のソース／ドレイン及びチャネル領域はｎ−型であり、前記選択トランジスタのチャネル領域はｐ−型であることを特徴とする不揮発性メモリ。
【請求項１９】
直列に連結された前記複数個のメモリトランジスタの末端のトランジスタと前記一つの選択トランジスタとの間のソース／ドレイン領域はｎ−型であることを特徴とする請求項１８に記載の不揮発性メモリ。
【請求項２０】
直列に連結された前記複数個のメモリトランジスタの間の前記ソース／ドレイン領域のドーピング濃度は前記複数個のメモリトランジスタのチャネル領域のドーピング濃度より低いことを特徴とする請求項１８に記載の不揮発性メモリ。
【請求項２１】
直列に連結された前記複数個のメモリトランジスタの間の前記チャネル領域及び前記ソース／ドレイン領域のドーピング濃度は前記選択トランジスタのチャネル領域のドーピング濃度より低いことを特徴とする請求項１８に記載の不揮発性メモリ。
【請求項２２】
前記一つの選択トランジスタは、ストリング選択トランジスタであり、他の選択トランジスタは、接地選択トランジスタであることを特徴とする請求項１８に記載の不揮発性メモリ。
【請求項２３】
前記複数個のメモリトランジスタのしきい値電圧の絶対値は、前記選択トランジスタのしきい値電圧の絶対値より低いことを特徴とする請求項１８に記載の不揮発性メモリ。
【請求項２４】
直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタとの間にある第１ダミー選択トランジスタと、
直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタとの間にある第２ダミー選択トランジスタをさらに含むことを特徴とする請求項２３に記載の不揮発性メモリ。
【請求項２５】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｐ−型であることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項２６】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｎ−型であることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項２７】
垂直に積層された複数個の請求項１８のメモリと、前記垂直に積層された複数個のメモリの間に絶縁体を含む不揮発性メモリ構造物。
【請求項２８】
システムのためにデータが入力され、前記システムの外にデータを伝送するインターフェースと、
使用者から入力データが入力され、前記データで出力データを出力するＩ／Ｏ素子と、
前記システムの動作をコントロールするためのコントローラと、
前記コントローラによって実行される命令を記憶する請求項１８の不揮発性メモリと、
前記インターフェースと、前記Ｉ／Ｏ素子と、前記コントローラ及び前記不揮発性メモリの間にデータを伝送するバスを含むことを特徴とするシステム。
【請求項２９】
直列に連結された複数個のメモリトランジスタの第１型を有するソース／ドレイン及びチャネル領域を形成する段階と、
直列に連結された前記複数個のメモリトランジスタの両端に選択トランジスタの前記第１型を有するチャネル領域を形成する段階を含むことを特徴とする不揮発性メモリの製造方法。
【請求項３０】
前記選択トランジスタと直列に連結された前記複数個のメモリトランジスタの中で両端のトランジスタとの間に各々前記第１型のソース／ドレイン領域を形成する段階をさらに含むことを特徴とする請求項２９に記載の不揮発性メモリの製造方法。
【請求項３１】
前記第１型はｐ−型であることを特徴とする請求項３０に記載の不揮発性メモリの製造方法。
【請求項３２】
直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタとの間にある第１ダミー選択トランジスタを形成する段階と、
直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタとの間にある第２ダミー選択トランジスタを形成する段階をさらに含むことを特徴とする請求項３１に記載の不揮発性メモリの製造方法。
【請求項３３】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域はｐ−型であることを特徴とする請求項３２に記載の不揮発性メモリの製造方法。
【請求項３４】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域はｎ−型であることを特徴とする請求項３２に記載の不揮発性メモリの製造方法。
【請求項３５】
直列に連結された前記複数個のメモリトランジスタの末端のトランジスタと前記選択トランジスタとの間の前記ソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域は、第２型であることを特徴とする請求項２９に記載の不揮発性メモリの製造方法。
【請求項３６】
前記第１型はｐ−型であり、前記第２型はｎ−型であることを特徴とする請求項３５に記載の不揮発性メモリの製造方法。
【請求項３７】
直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタとの間にある第１ダミー選択トランジスタを形成する段階と、
直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタとの間にある第２ダミー選択トランジスタを形成する段階をさらに含むことを特徴とする請求項３６に記載の不揮発性メモリの製造方法。
【請求項３８】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域はｐ−型であることを特徴とする請求項３７に記載の不揮発性メモリの製造方法。
【請求項３９】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域はｎ−型であることを特徴とする請求項３７に記載の不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶素子、例えば不揮発性の半導体メモリ素子、フラッシュメモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリは電源が切れてもメモリセルに記憶された情報を保存する。例えば不揮発性メモリはマスクＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭを含む。
【０００３】
不揮発性メモリはＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、携帯電話、デジタルカメラ、デジタルビデオカメラ、ビデオゲーム機、メモリカード、他の電子装置の様な多様な種類の電子製品に幅広く使用されている。
【０００４】
メモリカードはマルチメディアカード（ＭＭＣ）、ＳＤメモリカード、ＣＦカード、メモリスティック（ｍｅｍｏｒｙ  ｓｔｉｃｋｓ）、スマートメディアカード、ｘＤピクチャカードを含む。
【０００５】
不揮発性メモリ素子の中で、フラッシュメモリは幅広く使用されている。フラッシュメモリはセル及びビットラインの連結構造によってＮＯＲ型とＮＡＮＤ型に分けられる。ＮＯＲ型のフラッシュメモリは読み出し速度が速く、書き込み動作が遅いのでコードメモリとして使用できる。又、ＮＡＮＤ型のフラッシュメモリは書き込み速度が速く、単位面積当たり価格が安いので大容量の記憶装置に使用できる。
【０００６】
ＮＯＲ型のフラッシュメモリはＰＣ、ルータ（ｒｏｕｔｅｒ）、ハブ（ｈｕｂ）からＢＩＯＳ／ネットワーキングに使用でき、又は、遠隔通信スイッチャ（ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ  ｓｗｉｔｃｈｅｒ）に使用できる。ＮＯＲ型のフラッシュメモリは携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＰＯＳ、ＰＣＡ用データ又はコードを記憶する。
【０００７】
ＮＡＮＤ型のフラッシュメモリはモバイルコンピュータ（ｍｏｂｉｌｅ  ｃｏｍｐｕｔｅｒ）、スチル及びムービデジタルカメラ、ＣＤ並みの音質を有するボイス及びオーディオ録音装置、例えばＳＳＤ（ｓｏｌｉｄ−ｓｔａｔｅ  ｄｉｓｋ）の様な信頼性がある記憶装置用のメモリカードに使用できる。
【０００８】
ＮＯＲ型のフラッシュメモリのプログラム方法はホットキャリア注入（ｈｏｔ  ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ）であり、ＮＡＮＤ型のフラッシュメモリのプログラム方法はファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ＦＮ）トンネリングである。
【０００９】
電子製品の発展は高密度のメモリ素子に対する要求に繋がる。この要求を満たす素子を製造するための努力には、ゲートの構造物のサイズを減らすこと及び隣り合うゲートの構造物の間の間隔を最小化、又は減少させることが含まれる。
【００１０】
トランジスタのチャネルの長さが減少することによって、電場に対するソース及びドレインの影響又はチャネル領域のポテンシャルの影響は増加する。これは短チャネル効果と呼ばれる。
【００１１】
前記短チャネル効果はトランジスタのゲートの長さが数十ナノメートル以下になると、特に深刻になり、スレッショルド電圧が変化する。
【００１２】
前記短チャネル効果を克服するために、ハロージャンクション（ｈａｌｏ  ｊｕｎｃｔｉｏｎ）構造物が提案されている。しかし、これは動作電流（ｏｎ−ｃｕｒｒｅｎｔ）を減少させたり漏れ電流を増加させる。
【００１３】
従って、前記ハロージャンクション構造はサブ−ナノスケール（ｓｕｂ−ｎａｎｏ  ｓｃａｌｅｄ）のＮＡＮＤフラッシュメモリ素子に於ける、短チャネル効果の調節には好ましくない。
【００１４】
先に説明した様に、他の関連した問題は漏れ電流、例えば、トラップによる漏れ電流である。図４１を参照すれば、基板１２、トンネル絶縁パターン１４、電荷保存パターン１６、ブロッキング絶縁パターン１８、及び導電パターン２０を含む一般的な電荷トラップメモリ素子１０に於いて、例えば、前記ブロッキング絶縁層の一つ又はその以上の欠陥Ｄによって、電子ｅ−はブロッキング絶縁パターン１８を通じて前記電荷保存パターン１６から前記導電パターン２０に放出される。
【００１５】
一般的な公開技術によって、重畳しないＭＯＳＦＥＴの特性、例えば１０ｎｍ以下の重畳しない短距離によって性能劣化が抑制されることが示されている。この結果は重畳しない構造が実質的に適用できることを意味する。
【００１６】
特許文献１に開示されている素子は本発明と関連がある。図４２に示す様に、メモリは基板１０、チャネル領域４０ｃＣ、フリンジフィールド（ｆｒｉｎｇｉｎｇ  ｆｉｅｌｄ）９０、反転層４１０及びソース／ドレイン領域の反転層４３０を含む。図示された様に、５Ｖのパス電圧がメモリトランジスタＭＴｎ−１及びＭＴｎ＋１に供給され、選択電圧ＶｓｅｌがメモリトランジスタＭＴｎに供給される。セルゲートポテンシャルのため、前記フリンジフィールド９０は、チャネル領域が電荷を移動させることができるソース／ドレインの反転を起こす可能性がある。
【特許文献１】米国特許出願第１１／６４３０２２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は不揮発性メモリ素子の性能を最大化することを目的とする。また、本発明の不揮発性メモリ素子に於いて、短チャネル効果及び／又はトラップによる漏れ電流を克服することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の実施形態は直列に連結された複数個のメモリトランジスタ及び前記直列に連結された複数個のメモリトランジスタの両端にある二つの選択トランジスタを含む不揮発性メモリ素子に関するものである。前記メモリトランジスタの間のソース／ドレイン及びチャネル領域は第１型であり、前記選択トランジスタのチャネル領域は前記第１型である。
【００１９】
一実施形態によると、直列に連結された前記複数個のメモリトランジスタの末端のトランジスタと前記選択トランジスタとの間のソース／ドレイン領域は前記第１型である。
【００２０】
他の実施形態によると、直列に連結された前記複数個のメモリトランジスタの間のソース／ドレイン領域のドーピング濃度は、前記複数個のメモリトランジスタのチャネル領域のドーピング濃度より低い。
【００２１】
また他の実施形態によると、直列に連結された前記複数個のメモリトランジスタの間のチャネル領域及びソース／ドレイン領域のドーピング濃度は、前記選択トランジスタのチャネル領域のドーピング濃度より低い。
【００２２】
また他の実施形態によると、一つの選択トランジスタはストリング選択トランジスタであり、他の選択トランジスタは接地選択トランジスタである。
【００２３】
また他の実施形態によると、前記複数個のメモリトランジスタのしきい値電圧の絶対値は前記選択トランジスタのしきい値電圧の絶対値より低い。
【００２４】
また他の実施形態によると、前記第１型はｐ−型である。
【００２５】
また他の実施形態によると、前記不揮発性メモリは、直列に連結された複数個のメモリトランジスタの一端と一つの選択トランジスタとの間にある第１ダミー選択トランジスタと、直列に連結された前記複数個のメモリトランジスタの他端と他の選択トランジスタとの間にある第２ダミー選択トランジスタをさらに含む。
【００２６】
また他の実施形態によると、前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｐ−型である。
【００２７】
また他の実施形態によると、前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｎ−型である。
また他の実施形態によると、直列に連結された前記複数個のメモリトランジスタの末端のトランジスタと前記各選択トランジスタとの間のソース／ドレイン領域は第２型である。
【００２８】
また他の実施形態によると、前記第１型はｐ−型であり、前記第２型はｎ−型である。
【００２９】
また他の実施形態によると、前記不揮発性メモリは直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタとの間にある第１ダミー選択トランジスタと、直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタとの間にある第２ダミー選択トランジスタをさらに含む。
【００３０】
また他の実施形態によると、前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｐ−型である。
【００３１】
また他の実施形態によると、前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｎ−型である。
【００３２】
また他の実施形態によると、積層された不揮発性メモリ構造物は、垂直に積層された複数個のメモリと、前記垂直に積層された複数個のメモリの間に各々絶縁体を含む。
【００３３】
また他の実施形態によると、システムは前記システムのためにデータが入力され、前記システムの外にデータを伝送するインターフェースと、使用者から入力データが入力され前記データで出力データを出力するＩ／Ｏ素子と、前記システムの動作をコントロールするためのコントローラと、前記コントローラによって実行される命令を記憶する不揮発性メモリと、前記インターフェース、前記Ｉ／Ｏ素子、前記コントローラ及び前記不揮発性メモリの間にデータを伝送するバスをさらに含む。
【００３４】
本発明の実施形態は直列に連結された複数個のメモリトランジスタと、前記直列に連結された複数個のメモリトランジスタの両端にある選択トランジスタを含む不揮発性メモリ素子に関するものである。前記メモリトランジスタの間のソース／ドレイン及びチャネル領域はｎ−型であり、前記選択トランジスタのチャネル領域はｐ−型である。
【００３５】
一実施形態によると、直列に連結された前記複数個のメモリトランジスタの末端のトランジスタと前記一つの選択トランジスタとの間のソース／ドレイン領域はｎ−型である。
【００３６】
他の実施形態によると、直列に連結された前記複数個のメモリトランジスタの間のソース／ドレイン領域のドーピング濃度は、前記複数個のメモリトランジスタのチャネル領域のドーピング濃度より低い。
【００３７】
また他の実施形態によると、直列に連結された前記複数個のメモリトランジスタの間のチャネル領域及びソース／ドレイン領域のドーピング濃度は、前記選択トランジスタのチャネル領域のドーピング濃度より低い。
【００３８】
また他の実施形態によると、一つの選択トランジスタはストリング選択トランジスタであり、他の選択トランジスタは接地選択トランジスタである。
【００３９】
また他の実施形態によると、前記複数個のメモリトランジスタのしきい値電圧の絶対値は前記選択トランジスタのしきい値電圧の絶対値より低い。
【００４０】
また他の実施形態によると、前記不揮発性メモリは直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタとの間にある第１ダミー選択トランジスタと、直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタとの間にある第２ダミー選択トランジスタをさらに含む。
【００４１】
また他の実施形態によると、前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｐ−型である。
【００４２】
前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域はｎ−型である。
【００４３】
また他の実施形態によると、積層された不揮発性メモリ構造物は垂直に積層された複数個のメモリと、前記垂直に積層された複数個のメモリの間に各々絶縁体を含む。
【００４４】
また他の実施形態によると、システムは前記システムのためにデータが入力され、前記システムの外にデータを伝送するインターフェースと、使用者から入力データが入力され、前記データで出力データを出力するＩ／Ｏ素子と、前記システムの動作をコントロールするためのコントローラと、前記コントローラによって実行される命令を記憶する不揮発性メモリと、前記インターフェース、前記Ｉ／Ｏ素子、前記コントローラ及び前記不揮発性メモリの間にデータを伝送するバスを含む。
【００４５】
本発明の実施形態は直列に連結された複数個のメモリトランジスタの第１型を有するソース／ドレイン及びチャネル領域を形成する段階と、直列に連結された前記複数個のメモリトランジスタの両端に選択トランジスタの前記第１型を有するチャネル領域を形成する段階を含む不揮発性メモリの製造方法に関するものである。
【００４６】
一実施形態によると、前記方法は、前記選択トランジスタと直列に連結された前記複数個のメモリトランジスタの中で末端のトランジスタとの間に各々前記第１型のソース／ドレイン領域を形成する段階をさらに含む。
【００４７】
他の実施形態によると、前記第１型はｐ−型である。
【００４８】
また他の実施形態によると、前記方法は直列に連結された複数個のメモリトランジスタの一端と前記一つの選択トランジスタとの間にある第１ダミー選択トランジスタを形成する段階と、直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタとの間にある第２ダミー選択トランジスタを形成する段階をさらに含む。
【００４９】
また他の実施形態によると、前記方法は前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域はｐ−型である。
【００５０】
また他の実施形態によると、前記方法は前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域はｎ−型である
【００５１】
また他の実施形態によると、前記方法は直列に連結された前記複数個のメモリトランジスタの末端のトランジスタと各々の前記選択トランジスタとの間のソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域は第２型である。
【００５２】
また他の実施形態によると、前記第１型はｐ−型であり、前記第２型はｎ−型である。
【００５３】
また他の実施形態によると、前記方法は直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタとの間にある第１ダミー選択トランジスタを形成する段階、直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタとの間にある第２ダミー選択トランジスタを形成する段階をさらに含む。
【００５４】
また他の実施形態によると、前記方法は前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域はｐ−型である。
【００５５】
また他の実施形態によると、前記方法は前記一つの選択トランジスタと前記第１ダミー選択トランジスタとの間のソース／ドレイン領域と、前記他の選択トランジスタと前記第２ダミー選択トランジスタとの間のソース／ドレイン領域を形成する段階をさらに含み、前記ソース／ドレイン領域はｎ−型である。
【発明の効果】
【００５６】
本発明の不揮発性メモリ素子においては、直列に連結された複数個のメモリトランジスタと、前記直列に連結された複数個のメモリトランジスタの両端にある二つの選択トランジスタを含み、前記メモリトランジスタの間のソース／ドレイン及びチャネル領域と前記二つの選択トランジスタのチャネル領域をｎ−型又はｐ−型にすることによって、素子の性能が最大化され、短チャネル効果又はトラップによる漏れ電流を克服する効果が得られる。
【発明を実施するための最良の形態】
【００５７】
本発明の実施形態の詳しい内容を以下に開示する。しかし、ここに開示される特定の構造及び／又は機能は、本発明の実施形態を説明するためのものである。特許請求の範囲は多様な形態に具現化でき、本発明の実施形態に限定されて解釈されるものではない。
【００５８】
構成要素が他の構成要素に対して“上に”、“連結”又は“結合される”と表現される場合、これは構成要素が他の構成要素に直接接触することもでき、構成要素の間に他の構成要素を介することもできる。反対に、“直接”という表現は構成要素の間に他の構成要素が介さないことを意味する。
【００５９】
第１、第２、第３の用語は多様な要素、成分、領域、層及び／又はセクションを説明するために使用されるが、これらの用語によって範囲が限定されるものではない。これらの用語は、一つの要素、成分、領域、層及び／又はセクションを他の要素、成分、領域、層及び／又はセクションと区別するために使用される。従って、後で説明される第１要素、成分、領域、層又はセクションは第２要素、成分、領域、層又はセクションにも使用できる。
【００６０】
“底に”、“下に”、“下部”、“上に”、“上部”の様な空間の相対的な用語は図面で一つの成分と異なる成分の関係を説明するために使用される。係る空間の相対的な用語は図面で説明される配列だけでなく素子を使用又は動作するとき、素子の互いに異なる配列を説明できる。
【００６１】
ここで使用される用語の定義は特定の実施形態を説明するために使用されるものと限定されるものではない。使用される用語は特別に規定されない限り、単数又は複数を意味する。又、“含む”という用語は説明される構成要素、段階、動作を意味するが、他の構成要素、段階、動作を排除しない。
【００６２】
又、定義されてない用語は本発明が属する技術分野で通常の知識を持つ者によって理解できる通常の意味と同じ意味を有する。一般的に使用される用語は特別に定義されない限り、辞典的な意味、相応する分野から使用される意味と同じ意味を有する。
【００６３】
図面を参照して、実施形態が説明され、図面の同じ参照番号は同じ構成要素を示す。実施形態は図面の特定な様子に限定されなく、製造方法によって変形できる。例えば、角型の様子に注入された領域は円型又は曲がった様子を有することができ、縁で注入濃度の勾配を有することができる。注入による埋没領域は注入される表面及び埋没領域の間の領域の内に注入されることもある。従って、図面に図示された領域は概略的なものであり、その様子は素子の実質的な様子を表すための意図はなく、特許請求の範囲を限定しない。
【００６４】
図１は本発明の実施形態による不揮発性メモリを示す。図１に図示された様に、不揮発性メモリ１００は基板１０及びウエル領域１０ｐを含む。前記不揮発性メモリ１００は直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１及び前記直列に連結された複数個のメモリトランジスタの両末端にある選択トランジスタ１０４１、１０４２をさらに含む。
【００６５】
前記直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１の各々はメモリパターン２０ｃ０−２０ｃｎ−１、セルゲート３０ｃ０−３０ｃｎ−１及びチャネル領域４０ｃＣ０−４０ｃＣｎ−１を含む。前記選択トランジスタ１０４１、１０４２の各々はゲート絶縁パターン２０ｓ１、２０ｓ２を含む。前記選択トランジスタ１０４１はストリング選択トランジスタとして動作し、ストリング選択ゲート３０ｓ１及びチャネル領域４０ｓ１Ｃを含む。他の選択トランジスタ１０４２は接地選択トランジスタとして動作し、接地選択ゲート３０ｓ２及びチャネル領域４０ｓ２Ｃを含む。
【００６６】
前記不揮発性メモリ１００は直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１の間のソース／ドレイン領域４０Ｓ／Ｄ、前記接地選択トランジスタ１０４２及び前記メモリトランジスタ１０２ｎ−１の間のソース／ドレイン領域４１Ｓ／Ｄ、前記ストリング選択トランジスタ１０４１及び前記メモリトランジスタ１０２０の間のソース／ドレイン領域４３Ｓ／Ｄ、前記接地選択トランジスタ１０４２及び共通ソースライン（ＣＳＬ）５０の間のソース／ドレイン領域４５Ｓ／Ｄ、前記ストリング選択トランジスタ１０４１及びコンタクト７０の間のソース／ドレイン領域４７Ｓ／Ｄ（前記接地選択トランジスタ１０４２をビットライン８０に連結）をさらに含む。図１に図示された様に、前記不揮発性メモリ１００は層間絶縁膜６０をさらに含む。
【００６７】
図１に図示された様に、実施形態に於いて、直列に連結された前記複数個のメモリトランジスタの１０２０−１０２ｎ−１、前記ソース／ドレイン領域４０Ｓ／Ｄは直列に連結された前記複数個のメモリトランジスタ１０２０−１０２ｎ−１の前記チャネル領域４０ｃＣ０−４０ｃＣｎ−１と同じ類型の不純物を含む。結果的に、前記接合から穿孔（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）及び／又は漏れ電流を除去又は減少させることができるＰ／Ｎ接合を得ることができる。前記不純物の類型はｐ−型にすることができる。
【００６８】
図１に図示された様に、本発明の実施形態に於いて、直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１の前記チャネル領域４０ｃＣ０−４０ｃＣｎ−１は前記選択トランジスタ１０４１、１０４２の前記チャネル領域４０ｓ１Ｃ、４０ｓ２Ｃと異なるドーピング濃度を有する。図１に図示された様に、Ｐ−はＰ−−より高いＰ−型の不純物濃度を示す。
【００６９】
本発明の実施形態に於いて、直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１のしきい値電圧の絶対値（ａｂｓｏｌｕｔｅ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｖａｌｕｅ）ＶＴＨは互いに異なるドーピング濃度によって前記選択トランジスタ１０４１、１０４２のものより低い。
【００７０】
図１に図示された様に、実施形態に於いて、前記接地選択トランジスタ１０４２及び前記メモリトランジスタ１０２ｎ−１の間の前記ソース／ドレイン領域４１Ｓ／Ｄは前記複数個のメモリトランジスタ１０２０−１０２ｎ−１のチャネル領域４０ｃＣ０−４０ｃＣｎ−１及び前記選択トランジスタ１０４１、１０４２の前記チャネル領域４０ｓ１Ｃ、４０ｓ２Ｃに使用される不純物と反対の類型の不純物でドーピングされる。前記ソース／ドレイン領域４１Ｓ／Ｄの不純物はＮ−型である。
【００７１】
また、図１に図示された様に、実施形態に於いて、前記ソース／ドレイン領域４５Ｓ／Ｄ及び前記ソース／ドレイン領域４７Ｓ／Ｄは複数個のメモリトランジスタ１０２０−１０２ｎ−１の前記チャネル領域４０ｃＣ０−４０ｃＣｎ−１及び前記選択トランジスタ１０４１、１０４２の前記チャネル領域４０ｓ１Ｃ、４０ｓ２Ｃに使用される不純物と異なる不純物でドーピングされる。実施形態に於いて、前記ソース／ドレイン領域４５Ｓ／Ｄの不純物及び前記ソース／ドレイン領域４７Ｓ／Ｄの不純物はＮ−型である。実施形態に於いて、前記ソース／ドレイン領域４１Ｓ／Ｄ、前記ソース／ドレイン領域４５Ｓ／Ｄ及び前記ソース／ドレイン領域４７Ｓ／Ｄの前記不純物の濃度は互いに同一又は異なる。
【００７２】
実施形態に於いて、直列に連結された前記複数個のメモリトランジスタ１０２０−１０２ｎ−１の各々は少なくとも二つの互いに異なる類型のデータを記憶する様に一つ以上のデータレベルを有する。実施形態に於いて、直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１の各々はマルチ−レベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ：ＭＬＣ）であり、Ｎビットデータを記憶することができる。このとき、Ｎ≧１である。
【００７３】
実施形態に於いて、前記選択トランジスタ１０４１、１０４２の前記ゲート絶縁パターン２０ｓ１、２０ｓ２は直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１の各々の前記ゲート絶縁パターン２０ｃ０−２０ｃｎ−１と同じ積層構造、又は異なる積層構造を有する。
【００７４】
実施形態に於いて、プログラム妨害又はブースト効率の抑制の特性は改善される。これは、例えばＰ−の様な低い不純物レベルの結果として直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１の前記チャネル領域４０ｃＣ０−４０ｃＣｎ−１及び前記セルゲート３０ｃ０−３０ｃｎ−１の間の低い容量カップル（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｉｎｇ）によるものである。
【００７５】
実施形態に於いて、前記ソース／ドレイン領域４０Ｓ／Ｄの前記ドーピング濃度は前記チャネル領域４０ｃＣ０−４０ｃＣｎ−１のものより相対的に低い。これは、反転（ｉｎｖｅｒｓｉｏｎ）を容易にする。
【００７６】
図１に図示された様に、前記ＮＡＮＤストリングはメモリアレイとして形成される。他の実施形態に於いて、前記ＮＡＮＤストリングはデコーダをさらに含む。
【００７７】
図１に図示された様に、前記ＮＡＮＤアレイはストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｌｉｎｅ：ＳＳＬ）、ワードライン（ｗｏｒｄ  ｌｉｎｅｓ：ＷＬ）、接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔ  ｌｉｎｅ：ＧＳＬ）、共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ：ＣＳＬ）及びビットライン（ｂｉｔ  ｌｉｎｅｓ：Ｂ／Ｌ）を含み、これは、前記ＮＡＮＤストリングによって拡張させることができる。
【００７８】
図２は本発明の実施形態による不揮発性メモリ２００を示す。図２は図１と同様であり、図２に於いて、直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１の各々は同じ不純物の類型を含むチャネル領域４００ｃＣ０−４００ｃＣｎ−１及びソース／ドレイン領域４００Ｓ／Ｄを含む。しかし、図２に於いて、前記不純物の類型はＮ−型である。
【００７９】
実施形態に於いて、複数個のメモリトランジスタ１０２０−１０２ｎ−１の前記ソース／ドレイン領域４００Ｓ／Ｄの前記ドーピング濃度は前記ソース／ドレイン領域４１Ｓ／Ｄ及び／又は４３Ｓ／Ｄの濃度より低い。実施形態に於いて、例えば、Ｎ−、Ｐ−の様に、各トランジスタの互いに異なるドーピング濃度によって、メモリトランジスタ１０２ｎのしきい値電圧の絶対値Ｖｔｈが前記選択トランジスタ１０４１、１０４２のものより低い。
【００８０】
図１と同様に、図２の前記ＮＡＮＤアレイはストリング選択ラインＳＳＬ、ワードラインＷＬ、接地選択ラインＧＳＬ、共通ソースラインＣＳＬ及びビットラインＢ／Ｌを含み、これは、ＮＡＮＤストリングによって拡張されることができる。
【００８１】
図３は本発明の実施形態による他の種類の不揮発性メモリ３００を示す。図３は図１と同様であり、図３に於いて、直列に連結された複数個のメモリトランジスタ１０２０−１０２ｎ−１の各々は同じ不純物の類型を含むチャネル領域４０ｃＣ０−４０ｃＣｎ−１及びソース／ドレイン領域４０Ｓ／Ｄを含む。しかし、図３に於いて、前記ソース／ドレイン領域４１Ｓ／Ｄ及び／又は４３Ｓ／Ｄの不純物の類型は前記チャネル領域４０ｃＣ０−４０ｃＣｎ−１及びソース／ドレイン領域４０Ｓ／Ｄの不純物の類型と同じである。実施形態に於いて、前記不純物の類型はｐ−型である。
【００８２】
図１と同様に、図３の前記ＮＡＮＤアレイはストリング選択ラインＳＳＬ、ワードラインＷＬ、接地選択ラインＧＳＬ、共通ソースラインＣＳＬ及びビットラインＢ／Ｌを含み、これは、ＮＡＮＤストリングによって拡張されることができる。図３に図示された様に、前記ソース／ドレイン領域４１Ｓ／Ｄ及び／又は４３Ｓ／ＤのＰ−型の不純物が前記ＮＡＮＤストリングに図示される。
【００８３】
図４は本発明の実施形態による他の種類の不揮発性メモリ４００を示す。図４に図示された様に、前記ソース／ドレイン領域４１Ｓ／Ｄ、４３Ｓ／Ｄは前記メモリチャネル領域４００ｃＣ０−４００ｃＣｎ−１と同じ不純物の類型（例えば、ｎ−型）を有する。
【００８４】
図５乃至１０は本発明の実施形態による不揮発性メモリ素子の形成方法を示す。
【００８５】
図５に図示された様に、ｐ−ウエル１０ｐが基板１０に形成される。さらに、第１濃度の領域４０、例えば、ｐ−型の濃度の領域がイオン注入工程（ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ）によって形成される。実施形態に於いて、前記注入されたイオンはＢ又はＢＦ２イオンである。
【００８６】
図６に図示された様に、一つ又はそれ以上の第２濃度のｐ−型の領域４０ｓ１Ｃ、４０ｓ２Ｃが第１マスクパターン１１０を利用して前記第１濃度のｐ−型の領域４０の内に形成される。図６に図示された様に、前記第２濃度のｐ−型の領域４０ｓ１Ｃ及び４０ｓ２Ｃは例えば、Ｂ又はＢＦ２イオン注入によって形成される。
【００８７】
実施形態に於いて、一つ又はその以上の第２濃度のｐ−型の領域４０ｓ１Ｃ、４０ｓ２Ｃの内のイオンの濃度は前記第１濃度の領域４０のイオン濃度より高い。
【００８８】
図７に図示された様に、トンネル絶縁パターン（ｔｕｎｎｅｌｉｎｇ  ｉｎｓｕｌａｔｉｎｇ  ｐａｔｔｅｒｎ）、電荷保存パターン（ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｐａｔｔｅｒｎ）、ブロッキングパターン（ｂｌｏｃｋｉｎｇ  ｐａｔｔｅｒｎ）２０ｓ１、２０ｓ２、２０ｃ０−２０ｃｎ−１及び導電パターン（ｃｏｎｄｕｃｔｉｖｅ  ｐａｔｔｅｒｎ）３０ｓ１、３０ｓ２、３０ｃ０−３０ｃｎ−１が前記複数個のメモリトランジスタ１０２０−１０２ｎ−１及び前記選択トランジスタ１０４１、１０４２の積層構造物のために形成される。実施形態に於いて、前記ストリング選択ゲート３０ｓ１、前記セルゲート３０ｃ０−３０ｃｎ−１及び前記接地選択ゲート３０ｓ２がパターン工程によって形成される。
【００８９】
実施形態に於いて、前記メモリパターン２０ｃｎは電荷トラップメモリ、フローティングゲートメモリ又はナノ結晶メモリである。実施形態に於いて、前記電荷トラップメモリはＳＯＮＯＳメモリ又はＴＡＮＯＳメモリである。他の実施形態に於いて、前記メモリパターン２０ｃｎはフラッシュメモリ構造のある形態にすることができる。例示的なＮＡＮＤセルストリング構造及びセルゲートの構造が米国特許第６８５８９０６号明細書、米国特許出願第２００４／０１６９２３８号明細書（２００４年３月８日出願）及び米国特許出願第２００６／０１８０８５１号明細書（２００６年４月１２日出願）に開示されている。
【００９０】
図８に図示された様に、第３濃度のソース／ドレイン領域４１Ｓ／Ｄ、４３Ｓ／Ｄがイオン注入によって形成される。実施形態に於いて、前記第３濃度のソース／ドレイン領域４１Ｓ／Ｄ、４３Ｓ／ＤはＮ−型であり、例えば、Ａｓ又はＰｈイオンを注入して形成される。前記セルゲート３０ｃ０−３０ｃｎ−１は第２マスクパターン１２０によって前記Ａｓ又はＰｈイオン注入から保護される。
【００９１】
図９に図示された様に、スペーサ１３０及び／又は第１層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）６１が形成される。前記第１層間絶縁膜６１はＳｉＯ２、低誘電率の物質、ＢＰＳＧ、ＨＤＰ、これらの混合物からなるグループから選択される物質で形成される。
【００９２】
実施形態に於いて、第４濃度の領域４５Ｓ／Ｄが形成される。図１０に図示された様に、前記第４濃度の領域４５Ｓ／Ｄに連結された前記共通ソースライン（ＣＳＬ）５０が形成される。前記共通ソースライン５０はＷ、ＴｉＮ、ＴａＮ、Ｃｕ、これらの混合物からなるグループから選択される物質で形成される。実施形態に於いて、前記共通ソースライン５０に連結された第２層間絶縁膜（ＩＬＤ）６３が形成される。前記第２層間絶縁膜６３はＳｉＯ２、低誘電率の物質、ＢＰＳＧ、ＨＤＰ、これらの混合物からなるグループから選択される物質で形成される。前記第２層間絶縁膜６３は前記第１層間絶縁膜６１と同一又は異なる物質で形成される。
【００９３】
実施形態に於いて、第５濃度の領域４７Ｓ／Ｄが形成される。図１０に図示された様に、前記第５濃度の領域４７Ｓ／Ｄに連結されたビットラインコンタクト（ｂｉｔ  ｌｉｎｅ  ｃｏｎｔａｃｔ）７０が形成される。前記第４濃度の領域４５Ｓ／Ｄ及び前記第５濃度の領域４７Ｓ／Ｄは同じ濃度又は異なる濃度を有する。ビットラインコンタクト７０はＷ、ＷＮＴｉＮ、ＴａＮ、Ｃｕ、これらの混合物からなるグループから選択される物質で形成される。
【００９４】
図１０に図示された様に、前記ビットラインコンタクト７０に連結されたビットライン８０が形成される。前記ビットライン８０はＷ、ＷＮＴｉＮ、ＴａＮ、Ｃｕ、これらの混合物からなるグループから選択される物質で形成される。
【００９５】
図５乃至１０の不揮発性メモリの製造方法は図１の不揮発性メモリ１００を製造するために適用することができる。
【００９６】
図１１は図８の第２マスクパターン１２０をさらに広くした変形例を示す。前記変形例は図１の不揮発性メモリ素子１００の代わりに図３の不揮発性メモリ素子３００を形成することができる。
【００９７】
図１２乃至２０は本発明の実施形態による不揮発性メモリの製造方法を示す。
【００９８】
図１２に図示された様に、図５の様なｐ−ウエル１０ｐが前記基板１０の中に形成される。さらに、第１濃度の領域４０、例えば、ｐ−型の濃度の領域がイオン注入工程によって形成される。実施形態に於いて、前記注入されたイオンはＢ又はＢＦ２イオンである。
【００９９】
図１３に図示された様に、第１マスク１４０の領域を除いた全ての領域にｎ−型の不純物領域４００を形成する。前記第１マスク１４０の下に一つ又はその以上の第２濃度のｐ−型の領域４０ｓ１Ｃ、４０ｓ２Ｃが形成される。
【０１００】
図１３に図示された様に、前記ｎ−型の不純物領域４００は、例えば、Ａｓ又はＰｈのイオン注入によって形成される。
【０１０１】
図１４に図示された様に、トンネル絶縁パターン、電荷保存パターン、ブロッキングパターン２０ｓ１、２０ｓ２、２０ｃ０−２０ｃｎ−１及び導電パターン３０ｓ１、３０ｓ２、３０ｃ０−３０ｃｎ−１が前記複数個のメモリトランジスタ１０２０−１０２ｎ−１及び前記選択トランジスタ１０４１、１０４２の積層構造物のために形成される。実施形態に於いて、前記ストリング選択ゲート３０ｓ１、前記セルゲート３０ｃ０−３０ｃｎ−１及び前記接地選択ゲート３０ｓ２がパターン工程によって形成される。図１４に図示された前記工程は図７に図示された工程と同様である。
【０１０２】
実施形態に於いて、前記メモリパターン２０ｃｎは電荷トラップメモリ、フローティングゲートメモリ又はナノ結晶メモリである。実施形態に於いて、前記電荷トラップメモリはＳＯＮＯＳメモリ又はＴＡＮＯＳメモリである。他の実施形態に於いて、前記メモリパターン２０ｃｎはフラッシュメモリ構造の或る形態にする。例示的なＮＡＮＤセルストリング構造及びセルゲートの構造が米国特許出願公開第２００４／０１６９２３８号明細書及び米国特許第６８５８９０６号明細書に開示されている。
【０１０３】
図１５に図示された様に、第３濃度のソース／ドレイン領域４１Ｓ／Ｄ、４３Ｓ／Ｄがイオン注入によって形成される。実施形態に於いて、前記第３濃度のソース／ドレイン領域４１Ｓ／Ｄ、４３Ｓ／ＤはＮ−型であり、例えば、Ａｓ又はＰｈイオンを注入して形成される。前記セルゲート３０ｃ０−３０ｃｎ−１は第２マスクパターン１４５によって前記Ａｓ又はＰｈイオン注入から保護される。図１５に図示された前記工程は図８に図示された工程と同様である。
【０１０４】
図１６に図示された様に、スペーサ１３０及び／又は第１層間絶縁膜（ＩＬＤ）６１が形成される。前記第１層間絶縁膜６１はＳｉＯ２、低誘電率の物質、ＢＰＳＧ、ＨＤＰ、これらの混合物からなるグループから選択される物質で形成される。図１６に図示された前記工程は図９に図示された工程と同様である。
【０１０５】
実施形態に於いて、第４濃度の領域４５Ｓ／Ｄが形成される。図１７に図示された様に、前記第４濃度の領域４５Ｓ／Ｄに連結された前記共通ソースライン（ＣＳＬ）５０が形成される。前記共通ソースライン５０はＷ、ＴｉＮ、ＴａＮ、Ｃｕ、これらの混合物からなるグループから選択される物質で形成される。実施形態に於いて、前記共通ソースライン５０に連結された第２層間絶縁膜（ＩＬＤ）６３が形成される。前記第２層間絶縁膜６３はＳｉＯ２、低誘電率の物質、ＢＰＳＧ、ＨＤＰ、これらの混合物からなるグループから選択される物質で形成される。前記第２層間絶縁膜６３は前記第１層間絶縁膜６１と同一又は異なる物質で形成される。図１７に図示された前記工程は図１０に図示された工程と同様である。
【０１０６】
実施形態に於いて、第５濃度の領域４７Ｓ／Ｄが形成される。図１７に図示された様に、前記第５濃度の領域４７Ｓ／Ｄに連結されたビットラインコンタクト７０が形成される。前記第４濃度の領域４５Ｓ／Ｄ及び前記第５濃度の領域４７Ｓ／Ｄは同じ濃度又は異なる濃度を有する。前記ビットラインコンタクト７０はＷ、ＷＮＴｉＮ、ＴａＮ、Ｃｕ、これらの混合物からなるグループから選択される物質で形成される。
【０１０７】
図１７に図示された様に、前記ビットラインコンタクト７０に連結されたビットライン８０が形成される。前記ビットライン８０はＷ、ＷＮＴｉＮ、ＴａＮ、Ｃｕ、これらの混合物からなるグループから選択される物質で形成される。
【０１０８】
図１８乃至２１は本発明の実施形態による不揮発性メモリの製造方法を示す。
【０１０９】
図１８に図示された様に、ｎ−型の不純物領域４００がイオン注入によって形成される。実施形態に於いて、前記イオンはＡｓ又はＰｈイオンである。図１９に図示された様に、第１マスクパターン１５０がｎ−型の不純物領域４００の上に形成され、選択トランジスタチャネル領域４０ｓ１Ｃ、４０ｓ２Ｃがイオン注入によってｐ−型に形成される。実施形態に於いて、前記イオンはＢ又はＢＦ２イオンである。
【０１１０】
図２０に図示された様に、前記第１マスクパターン１５０がイオン注入されたマスク層１６０を形成する様に、イオン注入、例えば、ｎ−型のイオン注入に露出される。実施形態に於いて、前記イオンはＡｓ又はＰｈイオンである。図２１に図示された様に、第３マスク層１７０は前記選択トランジスタのチャネル領域４０ｓ１Ｃ、４０ｓ２Ｃの上に形成され、前記イオン注入されたマスク層１６０が除去される。その後に前記ｎ−型の不純物領域４００はまたイオン注入に露出される。実施形態に於いて、前記イオンはＡｓ又はＰｈイオンである。
【０１１１】
図２０、図２１に図示された様に、選択トランジスタのチャネル領域４０ｓ１Ｃ、４０ｓ２Ｃはイオン注入によってｐ−型に形成される。
【０１１２】
図１２乃至図２１の不揮発性メモリの製造方法は図２の不揮発性メモリ２００又は図４の不揮発性メモリ４００に適用できる。
【０１１３】
図２２は従来技術と比較した本発明の実施形態の実験データを示す。図２２はビットラインの電圧に対して電流をプロット（ｐｌｏｔ）したものを示す。黒塗りの模様がなす線は多様なＶｒ＿ｐａｓｓ電圧のためのＳ／Ｄ領域及びセルゲートのチャネル領域のドーピング濃度より選択ゲートのチャネル領域のドーピング濃度が高い実施形態を示す。同様に、白塗りの模様がなす線はＳ／Ｄ領域及びセルゲートのチャネル領域のドーピング濃度と選択ゲートのチャネル領域のドーピング濃度が同じ実施形態を示す。図２２に図示された様に、本発明の実施形態で、同じビットラインの電圧に対してさらに高い電流が得られる。このとき、前記選択ゲートのチャネル領域のドーピング濃度は前記ソース／ドレイン領域及び前記セルゲートのチャネル領域のドーピング濃度よりさらに高い。
【０１１４】
図２２に図示された様に、さらに高いＶｒ＿ｐａｓｓ電圧及びさらに高い電流が同じビットラインの電圧から生成される。一般的なシステムで、前記Ｖｒ＿ｐａｓｓ電圧は電圧ブースト回路によってブーストされる。本発明の実施形態は電圧ブースト回路に対する要求を減らすことができ、Ｖｒ＿ｐａｓｓ電圧の値をさらに増加させる様に電圧ブースト回路と結合して使用できる。例示的なブースト回路が米国特許第５４７３５６３号明細書及び米国特許第５５４６３４１号明細書に開示されている。
【０１１５】
図２３は本発明の実施形態による価アレイ回路及びその動作を示す。
【０１１６】
先に説明した様に、プログラム妨害特性はセルゲート及びチャネル領域の間のさらに低い容量カップルによって向上される（例えば、低いドーピングの結果）。また、ｐｎ接合がないことによって、前記短チャネル効果は減少されたり除去される。また、容易な反転が前記アレイ回路の性能を向上させることができる。
【０１１７】
前記ＮＡＮＤセルから選択されたメモリトランジスタ１０２ｎをプログラムするために、電圧Ｖｃｃが前記選択トランジスタ１０４１の前記ゲートに供給され、１５−２０Ｖの高電圧が前記選択されたメモリトランジスタ１０２ｎのコントロールゲートに供給される。このとき、０Ｖが前記選択トランジスタ１０４２のゲートに供給され、中間電圧Ｖｐａｓｓ、例えば、約１０Ｖが非選択メモリトランジスタ１０２０−１０２ｎ−１（１０２ｎを除く）のコントロールゲートに供給される。
【０１１８】
前記ＮＡＮＤセルから選択されたメモリトランジスタ１０２ｎを読み出すために、電圧Ｖｓｅｌが前記選択されたメモリトランジスタ１０２ｎのコントロールゲートに供給され、逆に、電圧Ｖｒ＿ｐａｓｓが前記選択トランジスタ１０４１のゲート、前記第２選択トランジスタ１０４２のゲート及び非選択されたメモリトランジスタ１０２０−１０２ｎ−１（１０２ｎを除く）のコントロールゲートに供給される。
【０１１９】
図２３の前記ＮＡＮＤセルから全てのメモリトランジスタの削除は全てのコントロールゲートに０Ｖを供給するもの及び前記ｐ−型のウエル領域と前記ｎ−型の基板に２１Ｖの高いポテンシャルを供給するものによって行われる。これによって、ゲートからウエル領域に均一に電子を移動させることができる。
【０１２０】
図２４は本発明の実施形態による不揮発性メモリを示す。図２４に図示された様に、不揮発性メモリ２４００は図１の不揮発性メモリ１００の全ての要素を含む。また、前記不揮発性メモリ２４００はダミーゲートの絶縁パターン（ｄｕｍｍｙ  ｇａｔｅ  ｉｎｓｕｌａｔｉｎｇ  ｐａｔｔｅｒｎ）２０ｄＣ、ダミーセルゲート（ｄｕｍｍｙ  ｃｅｌｌ  ｇａｔｅ）３０ｄＣ及び／又はダミーソース／ドレイン領域４４Ｓ／Ｄを各々含むダミートランジスタ１０６１、１０６２をさらに含む。実施形態に於いて、一つ又はその以上のセルゲートがホットキャリアを減少させ、これによってプログラム妨害特性が向上される。
【０１２１】
図２４に図示された様に、実施形態に於いて、前記ダミーソース／ドレイン領域４４Ｓ／Ｄは直列に連結されたメモリトランジスタ１０２０−１０２ｎ−１の前記ソース／ドレイン領域４０Ｓ／Ｄ及び直列に連結された前記メモリトランジスタ１０２０−１０２ｎ−１の前記チャネル領域４０ｃＣ０−４０ｃＣｎ−１と同じ不純物の類型を有する。
【０１２２】
図２４に図示された様に、実施形態に於いて、前記ダミーソース／ドレイン領域４４Ｓ／Ｄは前記選択トランジスタ１０４１、１０４２の前記チャネル領域４０ｓ１Ｃ、４０ｓ２Ｃと異なるドーピング濃度を有する。図２４に図示された様に、Ｐ−はＰ−−より高いｐ−型の不純物濃度を示す。
【０１２３】
図２５は本発明の実施形態による不揮発性メモリを示す。図２５に図示された様に、不揮発性メモリ２５００は図２の不揮発性メモリ２００の全ての要素を含む。また、前記不揮発性メモリ２５００はダミーゲートの絶縁パターン２０ｄｃ、ダミーセルゲート３０ｄｃ及び／又はダミーソース／ドレイン領域４４Ｓ／Ｄを各々含むダミートランジスタ１０６１、１０６２をさらに含む。実施形態に於いて、一つ又はその以上のセルゲートがホットキャリアを減少させる。これによって、プログラム妨害特性が向上される。
【０１２４】
図２５に図示された様に、実施形態に於いて、前記ダミーソース／ドレイン領域４４Ｓ／Ｄは直列に連結されたメモリトランジスタ１０２０−１０２ｎ−１の前記ソース／ドレイン領域４００Ｓ／Ｄ及び直列に連結された前記メモリトランジスタ１０２０−１０２ｎ−１の前記チャネル領域４００ｃＣ０−４００ｃＣｎ−１と同じ不純物の類型を有する。
【０１２５】
図２６は本発明の実施形態による不揮発性メモリを示す。図２６に図示された様に、不揮発性メモリ２６００は図３の不揮発性メモリ３００の全ての要素を含む。また、前記不揮発性メモリ２６００はダミーゲートの絶縁パターン２０ｄｃ、ダミーセルゲート３０ｄｃＳ及び／又はダミーソース／ドレイン領域４４Ｓ／Ｄを各々含むダミートランジスタ１０６１、１０６２をさらに含む。実施形態に於いて、一つ又はその以上のセルゲートがホットキャリアを減少させる。これによって、プログラム妨害特性が向上させる。
【０１２６】
図２６に図示された様に、実施形態に於いて、前記ダミーソース／ドレイン領域４４Ｓ／Ｄは直列に連結されたメモリトランジスタ１０２０−１０２ｎ−１の前記ソース／ドレイン領域４０Ｓ／Ｄ及び直列に連結された前記メモリトランジスタ１０２０−１０２ｎ−１の前記チャネル領域４０ｃＣ０−４０ｃＣｎ−１と同じ不純物の類型を有する。
【０１２７】
図２６に図示された様に、実施形態に於いて、前記ダミーソース／ドレイン領域４４Ｓ／Ｄは前記選択トランジスタ１０４１、１０４２の前記チャネル領域４０ｓ１Ｃ、４０ｓ２Ｃと異なるドーピング濃度を有する。図２６に図示された様に、Ｐ−はＰ−−より高いｐ−型の不純物濃度を示す。
【０１２８】
図２７は本発明の実施形態による不揮発性メモリを示す。図２７に図示された様に、不揮発性メモリ２７００は図４の不揮発性メモリ４００の全ての要素を含む。また、前記不揮発性メモリ２７００はダミーゲートの絶縁パターン２０ｄｃ、ダミーセルゲート３０ｄｃ及び／又はダミーソース／ドレイン領域４４Ｓ／Ｄを各々含むダミートランジスタ１０６１、１０６２をさらに含む。実施形態に於いて、一つ又はその以上のセルゲートがホットキャリアを減少させる。これによって、プログラム妨害特性が向上される。
【０１２９】
図２７に図示された様に、実施形態に於いて、前記ダミーソース／ドレイン領域４４Ｓ／Ｄは直列に連結されたメモリトランジスタ１０２０−１０２ｎ−１の前記ソース／ドレイン領域４００Ｓ／Ｄ及び直列に連結された前記メモリトランジスタ１０２０−１０２ｎ−１の前記チャネル領域４００ｃＣ０−４００ｃＣｎ−１と同じ不純物の類型を有する。
【０１３０】
先に説明した様に、一つ又はその以上のダミーセルゲート３０ｄｃが前記実施形態に追加できる。
【０１３１】
図２８は一つ又はその以上のダミートランジスタを含む不揮発性メモリのための動作及び価アレイ回路を示す。
【０１３２】
前記ＮＡＮＤセルから選択されたメモリトランジスタ１０２ｎをプログラムするために、電圧Ｖｃｃが前記選択トランジスタ１０４１の前記ゲートに供給され、１５−２０Ｖの高電圧が前記選択されたメモリトランジスタ１０２ｎのコントロールゲートに供給される。このとき、０Ｖが前記選択トランジスタ１０４２のゲートに供給され、中間電圧Ｖｐａｓｓ、例えば、約１０Ｖが非選択メモリトランジスタ１０２０−１０２ｎ−１（１０２ｎを除く）のコントロールゲートに供給され、Ｖｃｃより低い電圧Ｖｐａｓｓが一つ又はその以上のダミートランジスタ１０６１、１０６２のゲートに供給される。
【０１３３】
前記ＮＡＮＤセルから選択されたメモリトランジスタ１０２ｎを読み出すために、電圧Ｖｓｅｌが前記選択されたメモリトランジスタ１０２ｎのコントロールゲートに供給され、逆に、電圧Ｖｒ＿ｐａｓｓが前記選択トランジスタ１０４１のゲート、前記第２選択トランジスタ１０４２のゲート、一つ又はその以上のダミートランジスタ１０６１、１０６２のゲート及び非選択されたメモリトランジスタ１０２０−１０２ｎ−１（１０２ｎを除く）のコントロールゲートに供給される。
【０１３４】
図２８の前記ＮＡＮＤセルから全てのメモリトランジスタの削除は全てのコントロールゲートに０Ｖを供給するもの及び前記ｐ−型のウエル領域と前記ｎ−型の基板に２１Ｖの高いポテンシャルを供給するものによって行われる。これによって、ゲートからウエル領域に均一に電子を移動させることができる。
【０１３５】
図２９は少なくとも二つの不揮発性メモリの積層物を示す。図２９は誘電層１１０によって分離された図１の不揮発性メモリの積層構造を示す。しかし、前記不揮発性メモリはさらに積層されることができる。また、先に説明した図１乃至図２８の中で何れか一つの互いに異なる不揮発性メモリ１００、２００、３００、４００、２４００、２５００、２６００、２７００を積層させることができる。
【０１３６】
先に説明した様に、図１乃至図２９に図示された本発明の実施形態に於いて、前記ゲートの構造はトンネル絶縁膜、前記トンネル絶縁膜上の電荷保存層、前記電荷保存層上のブロッキング絶縁膜１３５ａ及び前記ブロッキング絶縁膜上のゲート電極を含む電荷トラップゲートの構造である。
【０１３７】
実施形態に於いて、前記ゲート電極は金属層を含む。実施形態に於いて、前記ブロッキング絶縁膜は前記トンネル絶縁膜より大きい誘電率を有する。
【０１３８】
実施形態に於いて、前記トンネル絶縁膜は一つ又はその以上のシリコン酸化物（ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、シリコン酸化窒化物（ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）を含む。実施形態に於いて、前記電荷保存層は一つ又はその以上のシリコン窒化物、シリコン酸化窒化物、シリコンリッチ酸化物（ｓｉｌｉｃｏｎ−ｒｉｃ  ｈｏｘｉｄｅ）、金属酸窒化物（ｍｅｔａｌｌｉｃ  ｏｘｙｎｉｔｒｉｄｅ）、他の金属酸化物質を含む。実施形態に於いて、前記ブロッキング絶縁膜はメンデレーエフ周期律表のＶＢ族元素又はＩＩＩ族元素の金属酸窒化物又は金属酸化物を含む。
【０１３９】
本発明の実施形態によると、前記ブロッキング絶縁膜はドーピングされた金属酸化物又はドーピングされた金属酸窒化物を含み、前記金属酸化物はメンデレーエフ周期律表のＩＶ族元素でドーピングされる。実施形態に於いて、前記ブロッキング絶縁膜１３５ａは一つ又はその以上のＨｆＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｈｆ１−ＸＡｌＸＯＹ、ＨｆＸＳｉ１−ＸＯ２、Ｈｆ−Ｓｉ−酸窒化物（ｏｘｙｎｉｔｒｉｄｅ）、ＺｒＯ２、ＺｒＸＳｉ１−ＸＯ２、Ｚｒ−Ｓｉ−酸窒化物（ｏｘｙｎｉｔｒｉｄｅ）及びこれらの結合物を含む。
【０１４０】
前記ゲートの構造の金属層は仕事関数、例えば、少なくとも４ｅＶの仕事関数を有する。前記金属層はチタン（ｔｉｔａｎｉｕｍ）、チタン窒化物（ｔｉｔａｎｉｕｍ  ｎｉｔｒｉｄｅ）、タンタル窒化物（ｔａｎｔａｌｕｍ  ｎｉｔｒｉｄｅ）、タンタル（ｔａｎｔａｌｕｍ）、タングステン（ｔｕｎｇｓｔｅｎ）、ハフニウム（ｈａｆｎｉｕｍ）、ニオブ（ｎｉｏｂｉｕｍ）、モリブデン（ｍｏｌｙｂｄｅｎｕｍ）、ルテニウム二酸化物（ｒｕｔｈｅｎｉｕｍ  ｄｉｏｘｉｄｅ）、モリブデン窒化物（ｍｏｌｙｂｄｅｎｕｍ  ｎｉｔｒｉｄｅ）、イリジウム（ｉｒｉｄｉｕｍ）、プラチナ（ｐｌａｔｉｎｕｍ）、コバルト（ｃｏｂａｌｔ）、クロム（ｃｈｒｏｍｅ）、ルテニウム一酸化物（ｒｕｔｈｅｎｉｕｍ  ｍｏｎｏｘｉｄｅ）、チタンアルミナイド（ｔｉｔａｎｉｕｍ  ａｌｕｍｉｎｉｄｅ）（Ｔｉ３Ａｌ）、Ｔｉ２ＡｌＮ、パラジウム（ｐａｌｌａｄｉｕｍ）、タングステン窒化物（ｔｕｎｇｓｔｅｎ  ｎｉｔｒｉｄｅ）（ＷＮｘ）、タングステンシリサイド（ｔｕｎｇｓｔｅｎ  ｓｉｌｉｃｉｃｉｄｅ）（ＷＳｉ）、ニッケルシリサイド（ｎｉｃｋｅｌ  ｓｉｌｉｃｉｄｅ）、又はこれらの結合物の中で一つである。
【０１４１】
実施形態に於いて、前記電荷トラップゲートの構造はＯＮＯ構造である。実施形態に於いて、前記ＯＮＯ構造は第１酸化膜、前記第１酸化膜上の窒化膜及び前記窒化膜上の第２酸化膜を含む。
【０１４２】
実施形態に於いて、先に説明した様に、前記ゲートの構造は浮遊ゲートの構造である。ゲートの構造に於いて、米国特許第６８５８９０６号明細書、米国特許出願第２００４／０１６９２３８号明細書（２００４年３月８日出願）及び米国特許出願第２００６／０１８０８５１号明細書（２００６年４月１２日出願）に開示された内容は本発明に利用できる。
【０１４３】
図３０は本発明によるＮＡＮＤフラッシュメモリセルの平面図である。図示された様に、ＮＡＮＤフラッシュメモリセルは素子分離領域１１２０、選択ゲート１８０Ｓ、ワードライン（又はゲートパターン）１８０Ｗ、ビットラインのコンタクト１２１０、ビットライン１２３０、共通ソースラインＣＳＬ及び活性領域ＡＣＴを含む。図３０に図示された各々のＮＡＮＤフラッシュメモリセルは図１乃至図２９の中で何れか一つの不揮発性メモリ１００、２００、３００、４００、２４００、２５００、２６００、２７００によって実行される。
【０１４４】
図３１は本発明の実施形態によるＮＡＮＤフラッシュメモリを示す。図示された様に、前記ＮＡＮＤフラッシュメモリはデータを記憶するためのメモリセルのメモリアレイ３１０、ページバッファーブロック（ｐａｇｅ  ｂｕｆｆｅｒ  ｂｌｏｃｋ）３２０、Ｙ−ゲーティング回路３３０、記メモリアレイ３１０、前記ページバッファーブロック３２０及び前記Ｙ−ゲーティング回路３３０の動作をコントロールするためのコントロール／デコーダ回路を含む。前記コントロール／デコーダ回路３４０は命令信号及びアドレスが入力され、前記メモリアレイ３１０、前記ページバッファーブロック３２０、前記Ｙ−ゲーティング回路３３０をコントロールするためのコントロール信号を生成する。
【０１４５】
図３２は本発明の実施形態によるメモリアレイ３１０の一部を示す。図示された様に、前記メモリアレイ３１０はビットラインＢ／Ｌｅ、Ｂ／Ｌｏを含み、“ｅ”及び“ｏ”は偶数及び奇数番目のビットラインを示す。前記メモリセルアレイ３１０は各々ビットラインＢ／Ｌｅ及びＢ／Ｌｏに連結されたセルストリングを含む。図示された様に各々のセルストリングは対応するビットラインに連結されたストリング選択トランジスタＳＳＴ（例えば、選択トランジスタ１０２１、１０２２）、共通ソースラインＣＳＬに連結された接地選択トランジスタＧＳＴ（例えば、選択トランジスタ１０２１、１０２２）、前記ストリング選択トランジスタＳＳＴ及び前記接地選択トランジスタＧＳＴの間に直列に連結されたメモリセルＭ１−Ｍｍ（例えば、単位トランジスタ１００１…１００Ｎ）から形成される。各々のストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ及びメモリセルＭ１−Ｍｍは先に説明した実施形態の中で一つによって形成される。図３２には図示されてないが、一つ以上のストリングがビットラインに連結されることができる。各々のビットラインは前記ページバッファーブロック３２０の各々のページバッファーに連結される。
【０１４６】
前記ページバッファーブロック３２０は前記コントロール／デコーダ回路３４０から前記メモリアレイ３１０に前記コントロール信号によるデータの読み出し及び書き込みのための複数個のページバッファーを含む。前記Ｙ−ゲーティング回路３３０は前記コントロール／デコーダ回路３４０からコントロール信号によるデータの出力又は入力のための前記ページバッファーブロック３２０の中のページバッファーを選択する。前記ページバッファーブロック３２０、前記Ｙ−ゲーティング回路３３０及び前記コントロール／デコーダ回路３４０の動作及び構造はよく知られているので、この要素の構造及び動作は説明を省略する。また、例示的なＮＡＮＤフラッシュメモリを示す米国特許第７０４２７７０号明細書が本発明に利用できる。
【０１４７】
また、本発明の実施形態は先に説明した図３０乃至図３２の構造を有するＮＡＮＤフラッシュメモリに限定されない。本発明の実施形態は多様なＮＡＮＤフラッシュメモリ構造のセルアレイに適用できる。
【０１４８】
図３３は本発明の他の実施形態を示す。図示された様に、図３４はメモリコントローラ５２０に連結されたメモリ５１０を含む。前記メモリ５１０は先に説明した前記ＮＡＮＤフラッシュメモリである。しかし、前記メモリ５１０は前記メモリ構造に限定されなく、本発明の実施形態によって形成されたメモリセルを有するメモリ構造にすることがである。
【０１４９】
前記メモリコントローラ５２０は前記メモリ５１０の動作をコントロールするための入力信号を入力する。例えば、図３１、図３２の前記ＮＡＮＤフラッシュメモリの場合、前記メモリコントローラ５２０はコマンドＣＭＤ及びアドレス信号を入力する。前記メモリコントローラ５２０は供給されたコントロール信号（図示せず）によって前記メモリ５１０をコントロールすることができる。
【０１５０】
図３４は本発明の他の実施形態を示す。図示された様に、図３４はインターフェース５１５に連結されたメモリ５１０を含む。前記メモリ５１０は先に説明した前記ＮＡＮＤフラッシュメモリである。しかし、前記メモリ５１０はこれらのメモリ構造に限定されなく、本発明の実施形態によって形成されたメモリセルを有する他のメモリ構造にすることがである。
【０１５１】
前記インターフェース５１５は前記メモリ５１０の動作をコントロールするための入力信号（例えば、外部から生成）を供給する。例えば、図３１、図３２の前記ＮＡＮＤフラッシュメモリの場合、前記インターフェース５１５はコマンドＣＭＤ及びアドレス信号を入力する。前記インターフェース５１５は供給されたコントロール信号（例えば、外部から生成）によって前記メモリ５１０をコントロールすることができる。
【０１５２】
図３５は本発明の他の実施形態を示す。図３５は前記メモリ５１０及びメモリコントローラ５２０がカード５３０として具現化されたことを除いて、図３３と同様である。例えば、前記カード５３０はフラッシュメモリカードの様なメモリカードである。即ち、前記カード５３０はデジタルカメラ、ＰＣ等の様な電子装置に使用するための産業標準に合うカードである。前記メモリコントローラ５２０は他の装置から前記カード５３０によって供給されたコントロール信号によって前記メモリ５１０をコントロールすることができる。
【０１５３】
図３６は本発明の他の実施形態を示す。図３６は携帯装置６０００を示す。前記携帯装置６０００はＭＰ３再生器、ビデオ再生器、ビデオ及びオーディオ複合再生器（ｃｏｍｂｉｎａｔｉｏｎ  ｖｉｄｅｏ  ａｎｄ  ａｕｄｉｏ  ｐｌａｙｅｒ）である。図示された様に、前記携帯装置６０００はメモリ５１０及びメモリコントローラ５２０を含む。前記携帯装置６０００はエンコーダとデコーダ６１０、提示コンポーネント（ｐｒｅｓｅｎｔａｔｉｏｎ  ｃｏｍｐｏｎｅｎｔｓ）６２０及びインターフェース６３０を含む。
【０１５４】
データ（ビデオ、オーディオ）はエンコーダ及びデコーダ（ＥＤＣ）６１０によって前記メモリコントローラ５２０から前記メモリ５１０に入力及び出力される。図３６の点線で示した様に、前記データを前記ＥＤＣ６１０から前記メモリ５１０に直接入力したり前記メモリ５１０から前記ＥＤＣ６１０に直接出力したりすることができる。
【０１５５】
前記ＥＤＣ６１０は前記メモリ５１０中の記憶のためのエンコードデータである。例えば、前記ＥＤＣ６１０は前記メモリ５１０の中に記憶するためのオーディオデータに対してＭＰ３エンコードを実行する。選択的に、前記ＥＤＣ６１０は前記メモリ５１０の中に記憶するためのビデオデータに対してＭＰＥＧエンコード（ＭＰＥＧ２、ＭＰＥＧ４）を実行する。また、前記ＥＤＣ６１０は互いに異なるデータフォーマットによる互いに異なるデータの類型をエンコードするための多重エンコーダを含む。例えば、前記ＥＤＣ６１０はオーディオデータのためのＭＰ３エンコーダ及びビデオデータのためのＭＰＥＧエンコーダを含む。
【０１５６】
前記ＥＤＣ６１０は前記メモリ５１０から出力をデコードすることができる。例えば、前記ＥＤＣ６１０は前記メモリ５１０からのオーディオデータの出力に対してＭＰ３デコードを実行する。又は、前記ＥＤＣ６１０は前記メモリ５１０からのビデオデータの出力に対してＭＰＥＧデコード（ＭＰＥＧ２、ＭＰＥＧ４）を実行する。また、前記ＥＤＣ６１０は互いに異なるデータのフォーマットによる互いに異なる類型のデータをデコードするための多重デコーダを含む。例えば、前記ＥＤＣ６１０はオーディオデータ用のＭＰ３デコーダ及びビデオデータ用のＭＰＥＧデコーダを含む。
【０１５７】
ＥＤＣ６１０は、デコーダだけを含んでもよい。例えば、既にエンコードされたデータはＥＤＣ６１０によって供給され、メモリコントローラ５２０及び／又はメモリ５１０に伝送される。
【０１５８】
前記ＥＤＣ６１０はインターフェース６３０を通じてエンコード用のデータが入力される。又は、既にエンコードされたデータが入力される。前記インターフェース６３０はよく知られた標準（ｆｉｒｅｗｉｒｅ、ＵＳＢ）に従う。また、前記インターフェース６３０は一つ以上のインターフェースを含む。例えば、前記インターフェース６３０はｆｉｒｅｗｉｒｅインターフェース、ＵＳＢインターフェースを含む。また、前記メモリ５１０からデータを、前記インターフェース６３０を通じて出力することができる。
【０１５９】
前記提示コンポーネント６２０は前記メモリから出力データ及び／又は前記ＥＤＣ６１０によってデコードされたデータを出力する。例えば、前記提示コンポーネント６２０はオーディオデータを出力するためのスピーカジャック、ビデオデータを出力するためのディスプレイのスクリーン等を含む。
【０１６０】
図３７は本発明の他の実施形態を示す。図示された様に、前記メモリ５１０はホストシステム７０００と連結される。前記ホストシステム７０００はＰＣ、デジタルカメラの様な処理システムである。前記ホストシステム７０００は消すことができる記憶媒体の様な前記メモリ５１０を使用する。前記ホストシステム７０００は前記メモリ５１０の動作をコントロールするための入力信号を入力する。例えば、図３１、図３２の前記ＮＡＮＤフラッシュメモリの場合、前記ホストシステム７０００はコマンドＣＭＤ及びアドレス信号を入力する。
【０１６１】
図３８はホストシステム７０００が図３５の前記カード５３０に連結された実施形態を示す。実施形態に於いて、前記ホストシステム７０００は前記カード５３０にコントロール信号を入力し、これによって、前記メモリコントローラ５２０は前記メモリ５１０の動作を制御する。
【０１６２】
図３９は本発明の他の実施形態を示す。図示された様に、前記メモリ５１０はコンピュータのシステム８０００の中の中央処理ユニット（ＣＰＵ）８１０に連結される。例えば、前記コンピュータのシステム８０００はＰＣ、ＰＤＡ等である。前記メモリ５１０はバスを通じて前記ＣＰＵ８１０と連結される。図３９においては、説明を簡単にするために、コンピュータのシステム８０００の中に含まれる一部の要素が省略された。
【０１６３】
図４０は本発明の他の実施形態を示す。図示された様に、システム９００はコントローラ９１０、入力／出力素子（例えば、キーパッド、キーボード、ディスプレイ等）９２０、メモリ９３０、インターフェース９４０を含む。実施形態に於いて、各々のシステムはバス９５０を通じて互いに連結される。
【０１６４】
前記コントローラ９１０は一つ又はその以上のマイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ又は他のプロセッサを含む。前記メモリ９３０は前記コントローラ９１０によって実行された命令及びデータを記憶する様に使用される。前記メモリ９３０は先に説明した実施形態の中の一つである。
【０１６５】
前記インターフェース９４０は例えば、通信ネットワークの様なシステムから他のシステムにデータを伝送するために使用される。前記システム９００はＰＤＡ、携帯コンピュータ、Ｗｅｂタブレット、無線電話器、移動電話器、デジタル音楽再生器、メモリカード、情報の伝送及び入出力ができる移動システムである。
【図面の簡単な説明】
【０１６６】
【図１】本発明の実施形態による不揮発性メモリを示す。
【図２】本発明の実施形態による不揮発性メモリを示す。
【図３】本発明の実施形態による不揮発性メモリを示す。
【図４】本発明の実施形態による不揮発性メモリを示す。
【図５】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図６】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図７】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図８】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図９】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１０】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１１】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１２】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１３】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１４】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１５】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１６】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１７】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１８】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図１９】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図２０】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図２１】本発明の実施形態による不揮発性メモリの製造方法を示す。
【図２２】従来技術と比較した本発明の実施形態による実験データを示す。
【図２３】本発明の実施形態による価回路図及びその動作を示す。
【図２４】本発明の実施形態による一つ又はその以上のダミートランジスタを含む不揮発性メモリを示す。
【図２５】本発明の実施形態による一つ又はその以上のダミートランジスタを含む不揮発性メモリを示す。
【図２６】本発明の実施形態による一つ又はその以上のダミートランジスタを含む不揮発性メモリを示す。
【図２７】本発明の実施形態による一つ又はその以上のダミートランジスタを含む不揮発性メモリを示す。
【図２８】本発明の実施形態による価回路図及びその動作を示す。
【図２９】本発明の実施形態による積層メモリトランジスタの例を示す。
【図３０】本発明の実施形態によるＮＡＮＤフラッシュメモリセルの平面図である。
【図３１】本発明の実施形態によるＮＡＮＤフラッシュメモリを示す。
【図３２】本発明の実施形態によるメモリアレイ領域の例を示す。
【図３３】本発明の実施形態によるメモリコントローラを含む他の実施形態を示す。
【図３４】本発明の実施形態によるインターフェースを含む他の実施形態を示す。
【図３５】本発明の実施形態による例示的なメモリカードを示す。
【図３６】本発明の実施形態による例示的な携帯装置を示す。
【図３７】本発明の実施形態による例示的なホストシステムを示す。
【図３８】本発明の実施形態による例示的なメモリカード及びホストシステムを示す。
【図３９】本発明の実施形態による例示的なコンピュータを示す。
【図４０】本発明の実施形態による例示的なシステムを示す。
【図４１】トラップによる漏れ電流が発生する従来の電荷トラップメモリ素子を示す。
【図４２】従来のメモリ素子を示す。
【符号の説明】
【０１６７】
１０  基板
１０ｐ  ウエル領域
２０ｃ０〜２０ｃｎ−１  メモリセルパターン
２０ｓ１，２０ｓ２  ゲート絶縁パターン
３０ｃ０〜３０ｃｎ−１  セルゲート
３０ｓ１  ストリング選択ゲート
３０ｓ２  接地選択ゲート
４０ｃＣ０〜４０ｃＣｎ−１  チャネル領域
４０ｓ１Ｃ，４０ｓ２Ｃ  チャネル領域
４０Ｓ／Ｄ，４１Ｓ／Ｄ，４３Ｓ／Ｄ，４５Ｓ／Ｄ，４７Ｓ／Ｄ  ソース／ドレイン領域
５０  共通ソースライン
６０  層間絶縁膜
７０  コンタクト
８０  ビットライン
１００  不揮発性メモリ
１０２０〜１０２ｎ−１  メモリセルトランジスタ
１０４１  ストリング選択トランジスタ
１０４２  接地選択トランジスタ
【図１】
2008147664.tif 000003
【図２】
2008147664.tif 000004
【図３】
2008147664.tif 000005
【図４】
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【図５】
2008147664.tif 000007
【図６】
2008147664.tif 000008
【図７】
2008147664.tif 000009
【図８】
2008147664.tif 000010
【図９】
2008147664.tif 000011
【図１０】
2008147664.tif 000012
【図１１】
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【図１２】
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【図１３】
2008147664.tif 000015
【図１４】
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【図１５】
2008147664.tif 000017
【図１６】
2008147664.tif 000018
【図１７】
2008147664.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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