(57)【要約】【課題】ファインピッチ化に対応しうる異方導電性シート等を提供する。【解決手段】多孔質ＰＴＦＥ膜からなるフレーム板２をマスク膜１１，１２により挟んで積層体１４を構成した後、貫通孔５の形成、触媒液への浸漬によるコロイド粒子付着領域１５の形成を行う。触媒液中の触媒濃度を従来よりも低濃度にすることにより、多孔質ＰＴＦＥ樹脂の表面に分散して触媒粒子が付着する。触媒粒子を核とする無電解めっきを行なって、貫通孔５の内壁部に、凝集のない，緻密な無電解めっき層が形成され、電気抵抗値の小さい筒状電極膜６（導通部）が形成される。【選択図】図３
2008077873.tif 000002
【特許請求の範囲】
【請求項１】
複数の微細孔を有する多孔質樹脂からなる基材と、
前記基材の前記各微細孔内を含む表面領域における多孔質樹脂の表面に付着した無電解めっきの触媒粒子と、
前記触媒粒子の周囲に形成された無電解めっき層と、
を備え、
前記表面領域の空隙率が８０％未満である、多孔質樹脂材料。
【請求項２】
複数の微細孔を有する多孔質樹脂からなる基材と、
前記基材の前記各微細孔内を含む表面領域における多孔質樹脂の表面に付着した，パラジウムを含む無電解めっきの触媒粒子と、
前記触媒粒子の周囲に形成された無電解めっき層と、
を備え、
前記表面領域におけるパラジウムの単位体積当たりの付着量が０．１（ｍｇ／ｍｍ３）である、多孔質樹脂材料。
【請求項３】
複数の微細孔を有する多孔質樹脂からなる基材と、
前記基材の前記各微細孔内を含む表面領域における多孔質樹脂の表面に付着した無電解めっきの触媒粒子と、
前記触媒粒子の周囲に形成された無電解めっき層と、
を備え、
前記無電解めっき層の表面粗さＲｚが１２４ｎｍ未満である、多孔質樹脂材料。
【請求項４】
請求項１〜３のいずれかに記載の多孔質樹脂材料において、
前記基材の前記複数の微細孔は、平均孔径が１０μｍ以下である、多孔質樹脂材料。
【請求項５】
請求項１〜４のいずれかに記載の多孔質樹脂材料において、
前記基材は、板厚方向に貫通する複数の貫通孔が形成されたフレーム板であり、
前記表面領域は、前記各貫通孔の内壁面および各微細孔内を含む内壁部であり、
前記無電解めっき層は、前記各貫通孔の内壁部に形成された筒状電極膜であり、
異方導電性シートとして機能する、多孔質樹脂材料。
【請求項６】
複数の微細孔を有する多孔質樹脂からなる基材を準備する工程（ａ）と、
前記基材の各微細孔内を含む表面領域における多孔質樹脂の表面に触媒粒子を付着させる工程（ｂ）と、
前記触媒粒子を核とする無電解めっきにより、前記触媒粒子の周囲に無電解めっき層を形成する工程（ｃ）と、
を含み、
前記工程（ｂ）では、濃度５０ｐｐｍ以下のパラジウムを含む触媒液を用いる、多孔質樹脂材料の形成方法。
【請求項７】
複数の微細孔を有する多孔質樹脂からなる基材を準備する工程（ａ）と、
前記基材の各微細孔内を含む表面領域における多孔質樹脂の表面に触媒粒子を付着させる工程（ｂ）と、
前記触媒粒子を核とする無電解めっきにより、前記触媒粒子の周囲に無電解めっき層を形成する工程（ｃ）と、
を含み、
前記工程（ｂ）では、前記表面領域における単位体積当たりの付着量が０．１（ｍｇ／ｍｍ３）未満のパラジウムを含む触媒粒子を付着させる、多孔質樹脂材料の形成方法。
【請求項８】
請求項６または７記載の多孔質樹脂材料の形成方法において、
前記工程（ａ）では、前記基材として、板厚方向に貫通する複数の貫通孔を有する平板状のフレーム板を形成し、
前記工程（ｂ）では、前記各貫通孔の内壁面および各微細孔内を含む内壁部に触媒粒子を付着させて、
前記工程（ｃ）では、前記各貫通孔の内壁部に前記無電解めっき層を含む筒状電極膜を形成して、
異方導電性シートとして機能する、多孔質樹脂材料の形成方法。
【請求項９】
請求項５記載の異方導電性シートとして機能する多孔質樹脂材料と、
前記多孔質樹脂材料が搭載される回路基板と
を貼り合わせてなる積層シート体。
【請求項１０】
請求項５記載の異方導電性シートとして機能する多孔質樹脂材料と、
前記多孔質樹脂材料が搭載される回路基板と、
前記多孔質樹脂材料，前記回路基板および被検査体を互いに電気的に接続された状態に保持するための保持手段と
を備えている検査ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の検査に用いられる異方導電性シートなどの多孔質樹脂材料およびその製造方法や、異方導電性シートを用いた積層シート体および検査ユニットに関する。
【背景技術】
【０００２】
従来より、半導体デバイスの初期故障を取り除くスクリーニング手法の一つとして、バーンイン試験が行われている。バーンイン試験では、半導体デバイスの動作条件よりも高温かつ高圧の加速ストレスを印加し、故障発生を加速して短時間で不良品を取り除いている。例えば、パッケージングされた半導体デバイスをバーンインボードに多数個配置し、高温槽中にて、外部から加速ストレスとなる電源電圧及び入力信号を一定時間印加する。その後、半導体デバイスを外部に取り出して、良品と不良品との判定試験を行う。判定試験では、半導体デバイスの欠陥によるリーク電流の増加、多層配線の欠陥による不良品、コンタクトの欠陥などを判定する。半導体デバイスは、一般には、ＢＧＡ(Ball Grid Array) 、ＬＧＡ(Land Grid Array) 、ＰＬＣＣ(Plastic Leaded Chip Carrier) 等の表面実装型ＬＳＩである。
【０００３】
例えば、半導体デバイスのバーンイン試験を行う場合、ＢＧＡ(Ball Grid Array) 、ＬＧＡ(Land Grid Array) 、ＰＬＣＣ(Plastic Leaded Chip Carrier) 等の表面実装型ＬＳＩ表面の電極パッドを介して試験を行う。その際、半導体デバイスの電極パッドと検査用治具のヘッド電極との間の電極高さのバラツキによる接触不良を補うため、通常、これらの電極間に、膜厚方向のみに導電性を有する異方導電性シート（インタ−ポーザ（ｉｎｔｅｒｐｏｓｅｒ））を挟んで試験を行う。この異方導電性シートは、表面電極に対応するパターンに従って配置された導通部において、板厚方向のみに導電性を示すものである。
【０００４】
上記異方導電性シートは、バーンイン試験用の検査用治具の構成部品としてだけでなく、ＬＳＩとプリント回路基板（ＰＣＢ）との接続用ソケットや電気コネクタ、さらには、プリント回路基板間の接続用の電気コネクタとして用いられる。
【０００５】
上記異方導電性シートとして、特許文献１、２には、弾性高分子シートからなるフレーム板に、導通部となる多数の孔を形成し、各孔にワイヤや導電ペーストを埋め込んだ導通部を設けることが開示されている。特許文献３には、高強度樹脂などからなるフレーム板を用い、弾性高分子中に導電性磁性体粒子を充填した導通部で孔を埋めることが開示されている。特許文献４には、フレーム板として多孔質ＰＴＦＥを用い、各孔の内壁面上に無電解めっきにより筒状電極膜を形成して、この筒状電極膜を導通部とする技術が開示されている。
【０００６】
【特許文献１】特開平９−３５７８９号公報
【特許文献２】特開２００２−２１６８６８号公報
【特許文献３】特開平９−３２０６６７号公報
【特許文献４】特開２００４−２６５８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、半導体デバイスなどのバーンイン試験用インターポーザなどとして用いられる異方導電性シートには、半導体デバイスの表面電極を測定装置のヘッド電極に接続したり、検査装置からの信号を半導体パッケージの端子と接続することなどに加えて、応力緩和の作用も求められている。そのため、異方導電性シートには、膜厚方向に弾力性があり、低圧縮荷重で膜厚方向の導通が可能であること、さらには、弾性回復が可能で、頻回の使用に適していることが求められている。また、半導体パッケージの高密度実装などに伴って、検査に使用する異方導電性シートの各導通部の大きさやピッチなどのパターンを微細化（ファインピッチ化）することが要求されている。
【０００８】
しかるに、特許文献１、２に記載されている技術を用いた場合、弾性高分子シートに微細な孔を開ける技術に限界があることから、ピッチ５０〜１００μｍ程度以下の微細パターンを形成することは困難である。また、特許文献３に記載されている技術では、構造上ピッチ５０〜１００μｍ程度以下の微細パターンの形成が困難である上に、押圧力による導通部の横方向の変形量が大きいことから、導通部間における電気的短絡を回避することが困難である。つまり、ファインピッチ化が困難である。
【０００９】
一方、本出願人による特許文献４に記載されている技術では、フレーム板が高強度高分子により構成されているので、微小かつ高精度の孔を開けることも十分可能であり、かつ、押圧力による導通部（筒状電極膜）の横方向の変形量が極めて小さいので、ピッチ５０〜１００μｍ程度以下のファインピッチ化に対応することが可能である。
【００１０】
しかしながら、特許文献４の技術を用いても、さらなるファインピッチ化を進めると、導通部間の電気的短絡を確実に防止しつつ、導通部を構成する筒状電極膜の電気抵抗値を所望の値以下に抑えるには、なお改善の余地があることがわかってきた。
【００１１】
本発明の目的は、筒状電極膜からなる導通部間の電気的短絡を確実に防止しつつ、筒状電極膜の電気抵抗値を抑制する手段を講ずることにより、ファインピッチ化が可能な異方導電性シートなどの多孔質樹脂材料およびその製造方法、異方導電性シートを用いた積層シート体および検査ユニットを提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の多孔質樹脂材料は、基材の各微細孔内を含む表面領域における多孔質樹脂の表面に付着した無電解めっきの触媒粒子と、触媒粒子の周囲に形成された無電解めっき層とを備え、表面領域の空隙率が８０％未満である。
【００１３】
これにより、多孔質樹脂と無電解めっき層を含む表面領域の空隙率が小さく緻密であるので、表面領域における無電解めっき層の占める割合が高くなり、無電解めっき層を電気的抵抗の小さい導電性部材として用いることができる。
【００１４】
本発明の第２の多孔質樹脂材料は、基材の各微細孔内を含む表面領域における多孔質樹脂の表面に付着したパラジウムとを備えており、触媒粒子の周囲に形成された無電解めっき層とを備えており、パラジウムの単位面積当たりの付着量が０．１（ｍｇ／ｍｍ３）未満である。
【００１５】
これにより、パラジウムがほとんど凝集せずに、表面領域において多孔質樹脂の表面にほぼ分散されている状態となるので、その上に形成される無電解めっき層が粒子の細かい緻密な状態になる。したがって、無電解めっき層を導電性部材として用いるときには、電気的抵抗が低減されることになる。
【００１６】
本発明の第３の多孔質樹脂材料は、基材の各微細孔内を含む表面領域における多孔質樹脂の表面に付着した無電解めっきの触媒粒子と、触媒粒子の周囲に形成された表面粗さＲｚが１２４ｎｍ未満の無電解めっき層とを備えている。
【００１７】
これにより、無電解めっき層が粒子の細かい緻密な状態になり、無電解めっき層を導電性部材として用いるときには、電気的抵抗が低減されることになる。
【００１８】
基材の複数の微細孔の平均孔径が１０μｍ以下であることにより、緻密な構造の基材を用いて、多孔質樹脂材料を用いて形成される部材の精密化を図ることができる。
【００１９】
基材を、複数の貫通孔を有するフレーム板とし、無電解めっき層を各貫通孔の内壁部に形成された筒状電極膜とすることにより、ファインピッチ化に適した小型かつ電気抵抗の低い異方導電性シートが得られる。
【００２０】
本発明の第１の多孔質樹脂材料の形成方法は、基材の表面領域における多孔質樹脂の表面に触媒粒子を付着させる際に、濃度が５０ｐｐｍ以下のパラジウムを含む触媒液を用い、その後、無電解めっき層を形成する方法である。
【００２１】
この方法により、従来の方法よりも低濃度のパラジウムを含む触媒液を用いることで、多孔質樹脂の表面上における触媒粒子の凝集が抑制されるので、触媒粒子の周囲に形成される無電解めっき層が緻密化される。従って、たとえば電気的抵抗の小さい導電性部材を形成するのに適した方法となる。
【００２２】
本発明の第２の多孔質樹脂材料の形成方法は、基材の表面領域における多孔質樹脂の表面に触媒粒子を付着させる際に、単位堆積当たりの付着量が０．１（ｍｇ／ｍｍ３）未満のパラジウムを付着させ、その後、無電解めっき層を形成する方法である。
【００２３】
この方法により、従来の方法よりも多孔質樹脂の表面に付着するパラジウムを少なくすることで、触媒粒子の凝集が抑制されるので、触媒粒子の周囲に形成される無電解めっき層が緻密化される。従って、たとえば電気的抵抗の小さい導電性部材を形成するのに適した方法となる。
【００２４】
第１，第２の多孔質樹脂材料の形成方法を用いて異方導電性シートを形成することにより、ファインピッチ化に適した小型かつ電気抵抗の小さい異方導電性シートを形成することが可能となる。
【００２５】
本発明の積層シート体は、異方導電性シートとして機能する第１〜第３の多孔質樹脂材料と回路基板とを積層したものであり、ファインピッチ化に対応した小型かつ電気的抵抗の低い筒状電極膜を備え、高密度実装された半導体デバイスなどの検査に適した積層シート体が得られる。また、予め回路基板と異方導電性シートとが一体的に固定されているので、両者の電極同士の位置あわせの手間が省略でき、試験等の迅速化を図ることができる。
【００２６】
本発明の検査ユニットは、異方導電性シートとして機能する第１〜第３の多孔質樹脂材料、回路基板および被検査体を互いに電気的に接続された状態に保持するための保持手段を備えており、ファインピッチ化に対応した寸法の小さい筒状電極膜を備えることができ、高密度実装された半導体デバイスなどの検査に適した検査ユニットが得られる。
【発明の効果】
【００２７】
本発明の多孔質樹脂材料またはその形成方法によると、緻密化された無電解めっき層を備えた多層膜を得ることができ、低抵抗の導電性部材など、種々の分野への応用が可能になる。
【００２８】
本発明の積層シート体または検査ユニットによると、電気的抵抗の小さい筒状電極膜を有し、ファインピッチ化に適した異方導電性シートを利用して、高密度実装された半導体デバイスなどの検査に適した積層シート体または検査ユニットが得られる。
【発明を実施するための最良の形態】
【００２９】
（実施の形態１）
−異方導電性シートの構造−
図１は、実施の形態１に係る多孔質樹脂材料である異方導電性シート１の構造を示す斜視図である。図２は、図１に示すII-II線における異方導電性シート１の断面図である。図１および図２に示すように、本実施の形態の異方導電性シート１は、多数の微細孔を有する多孔質樹脂からなる基材である矩形平板状のフレーム板２（厚さがたとえば約１２０μｍ）と、フレーム板２の第一面３と第二面４との間を板厚方向に貫通する多数の貫通孔５と、貫通孔５の内壁部（表面領域）に形成された導通部となる筒状電極膜６とを備えている。これにより、板厚方向に導電性を有し板面方向には導通性がないという、異方導電性機能が付与される。貫通孔５の径ｄは、１０μｍ程度であり、ピッチｐは２５μｍ程度にファインピッチ化されている。異方導電性シート１は、半導体デバイスのバーンインテストに用いられるので、フレーム板２は、耐熱性が高いことが必要である。かつ、導通部となる各筒状電極膜６間の電気的短絡を防ぐために、フレーム板２は絶縁体であることが必要である。しかも、後述するように、本実施の形態では、異方導電性シート１に弾性と高強度とを併せてもたせるために、フレーム板２を多孔質膜の合成樹脂によって構成している。なお、半導体デバイスのバーンイン試験などに用いる導電性シートにおいては、ファインピッチ化のために、貫通孔５の径が１５μｍ以下であることが好ましいが、１５μｍを超えるものであっても、本発明の効果を得ることができるので、たとえば径が３００μｍに達する貫通孔が形成されたものでもよい。
【００３０】
本実施の形態の多孔質膜のフレーム板２を構成する合成樹脂材料としては、ポリテトラフルオロエチレン（ＰＴＦＥ）、テトラフルオロエチレン／ヘキサフルオロプロピレン共重合体（ＦＥＰ）、テトラフルオロエチレン／パーフルオロアルキルビニルエーテル共重合体（ＰＦＡ）、ポリふっ化ビニリデン（ＰＶＤＦ）、ポリふっ化ビニリデン共重合体、エチレン／テトラフルオロエチレン共重合体（ＥＴＦＥ樹脂）などのフッ素樹脂；ポリイミド（ＰＩ）、ポリアミドイミド（ＰＡＩ）、ポリアミド（ＰＡ）、変性ポリフェニレンエーテル（ｍＰＰＥ）、ポリフェニレンスルフィド（ＰＰＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＵ）、ポリエーテルスルホン（ＰＥＳ）、液晶ポリマー（ＬＣＰ）などのエンジニアリングプラスチック、などが挙げられる。これらの中でも、耐熱性、加工性、機械的特性、誘電特性などを総合的に考慮すると、ＰＴＦＥが好ましい。したがって、本実施の形態においては、フレーム板２として、多孔質ＰＴＦＥ膜（多孔質ポリテトラフルオロエチレン膜）を用いている。本実施の形態においては、後述するように、延伸法により得られた多孔質ＰＴＦＥ膜を用いているので、フレーム板２は、それぞれＰＴＦＥにより形成された非常に細い繊維（フィブリル）と該繊維によって互いに連結された結節（ノード）とからなる微細繊維状組織（多孔質構造）を有している。
【００３１】
本実施の形態においては、フレーム板２として使用する多孔質ＰＴＦＥ膜は、気孔率が２０〜８０％程度であることが好ましい。多孔質ＰＴＦＥ膜は、微細孔の平均孔径が１０μｍ以下あるいはバブルポイントが２ｋＰａ以上であることが好ましく、導通部のファインピッチ化の観点からは、平均孔径が１μｍ以下あるいはバブルポイントが１０ｋＰａ以上であることがより好ましい。多孔質ＰＴＦＥ膜の膜厚は、使用目的や使用箇所に応じて適宜選択することができるが、通常、０．０５〜３ｍｍである。
【００３２】
筒状電極膜６は、貫通孔５の内壁面および微細孔内を含む内壁部に、管厚ｔが０．２〜５μｍの多層金属めっき層（無電解めっき層）を有している。つまり、無電解めっきの際に、内壁面から微細孔内に侵入した触媒粒子や金属によって、多孔質ＰＴＦＥ膜の繊維も含まれる表面領域に筒状電極膜６が形成されている。本実施の形態では、筒状電極膜６は、繊維の表面に付着した触媒粒子を核として堆積したＣｕ層，Ｎｉ合金層（Ｎｉ−Ｐ合金層）およびＡｕ層によって構成されている。Ｃｕ層は、必ずしもなくてもよい。Ｎｉ合金層は、無電解めっきの際に置換金めっきを行うための下地層として必要であるとともに、Ｃｕ層からのＡｕ層へのＣｕ原子の移動に起因する酸化物の生成を防止するバリア層としても機能している。
【００３３】
上記のように、筒状電極膜６は、酸化防止及び電気的接触性を高めるため、酸化防止剤を使用するか、貴金属もしくは貴金属の合金で被覆しておくことが好ましい。貴金属としては、電気抵抗の小さい点で、パラジウム，ロジウム，金，銀が好ましい。貴金属層の厚さは、０．０５〜０．５μｍが好ましく、０．０１〜０．１μｍがより好ましい。この被覆層の厚みが薄すぎると、電気的接触性の改善効果が小さく、厚すぎると、製造コストが増大するため、いずれも好ましくない。たとえば、筒状電極膜６の表面を金で被覆する場合、８ｎｍ程度以上のニッケルで下地金属層を被覆した後、置換金めっきを行う方法が効果的である。
【００３４】
上述のように、無電解めっきの際、触媒粒子は貫通孔５の内壁面だけでなく多孔質ＰＴＦＥ膜の微細孔から内部に侵入して繊維の表面に付着するので、多層金属めっき層も、多孔質ＰＴＦＥ膜の微細孔から内部に浸透して堆積されている。すなわち、図２に示す管厚ｔの表面領域（内壁部）には、多層金属めっき層だけでなく多孔質ＰＴＦＥ膜の繊維も混在していることになる。この筒状電極膜６は、多孔質構造の樹脂部の表面に付着して形成されているため、筒状電極膜６自体も多孔質としての特性を有している。そして、異方導電性シート１の板厚方向に圧縮荷重を加えることにより、各筒状電極膜６間の絶縁性を維持しつつ、異方導電性シート１の板厚方向のみに導電性が付与される（異方導電性）。また、圧縮荷重を除去すると、筒状電極膜６を含む異方導電性シート１全体が弾性回復するので、本実施の形態の異方導電性シート１は、繰り返して使用することができる。
【００３５】
後に詳しく説明するが、本実施の形態においては、筒状電極膜６の管厚ｔは、１μｍ程度であり、所定の圧縮量（３０μｍ程度）を加えた時に導通部である筒状電極膜６の抵抗値が０．１Ω以下になるように形成されている。なお、圧縮量は、通常、フレーム板２の厚さの１／４程度に設定されており、本実施の形態においては、厚さ約１２０μｍのフレーム板２を用いているために、圧縮量を３０μｍとしている。ただし、異方導電性シート１のタイプや被検査対象によって必要な抵抗値は異なっているので、接触度合いにばらつきのある各筒状電極膜６の抵抗値が、いずれも所望の抵抗値以下に収まる圧縮量であればよい。
【００３６】
−異方導電性シートの製造工程−
図３（ａ）〜（ｅ）は、実施の形態１に係る異方導電性シート１の製造工程を示す斜視図である。以下、図３（ａ）〜（ｅ）を参照しつつ、異方導電性シートの製造工程について説明する。
【００３７】
図３（ａ）に示す工程では、多孔質ＰＴＦＥ膜であるフレーム板２を準備する。一般に、合成樹脂を用いて多孔質膜を作製する方法としては、造孔法、相分離法、溶媒抽出法、延伸法、レーザ照射法などが挙げられる。合成樹脂を用いて多孔質膜を形成することにより、板厚方向に弾性を持たせることができるとともに、誘電率をさらに下げることができる。特に、延伸法により得られた多孔質膜（本実施の形態では多孔質ＰＴＦＥ膜）は、耐熱性、加工性、機械的特性、誘電特性などに優れ、しかも均一な孔径分布を有する多孔質膜が得られ易いため、異方導電性シートの基板（フレーム板２）には最適の材料である。
【００３８】
本実施の形態の多孔質ＰＴＦＥ膜は、例えば、特公昭４２−１３５６０号公報に記載の方法により製造することができる。まず、ＰＴＦＥの未焼結粉末に液体潤滑剤を混合し、ラム押し出しによってチューブ状または板状に押し出す。厚みの薄いシートが所望な場合は、圧延ロールによって板状体の圧延を行う。押出圧延工程の後、必要に応じて、押出品または圧延品から液体潤滑剤を除去する。こうして得られた押出品または圧延品を少なくとも一軸方向に延伸すると、未焼結の多孔質ＰＴＦＥが膜状で得られる。未焼結の多孔質ＰＴＦＥ膜は、収縮が起こらないように固定しながら、ＰＴＦＥの融点である３２７℃以上の温度に加熱して、延伸した構造を焼結・固定すると、強度の高い多孔質ＰＴＦＥ膜が得られる。多孔質ＰＴＦＥ膜がチューブ状である場合には、チューブを切り開くことにより、平らな膜にすることができる。
【００３９】
次に、図３（ｂ）に示す工程では、延伸法により得られた多孔質ＰＴＦＥ膜であるフレーム板２の両面に、マスク膜１１，１２を融着させて３層構成の積層体１４を形成し、積層体１４全体に貫通孔５を形成する（破線参照）。マスク膜１１，１２は、フレーム板２と同じ材質のＰＴＦＥ膜、好ましくは多孔質ＰＴＦＥ膜を用いる。このとき、たとえば、積層された３枚の多孔質ＰＴＦＥ膜の両面を２枚のステンレス板で挟み、各ステンレス板を高温に加熱することにより、３層の多孔質ＰＴＦＥ膜を互いに融着させることができる。
【００４０】
一般に、合成樹脂の特定位置の膜厚方向に貫通孔を形成する方法としては、例えば、化学エッチング法、熱分解法、レーザ光や軟Ｘ線照射によるアブレーション法、超音波法などが挙げられる。延伸法による多孔質ＰＴＦＥ膜からなる積層体１４については、シンクロトロン放射光または波長２５０ｎｍ以下のレーザ光を照射する方法、及び超音波法が好ましい。
【００４１】
シンクロトロン放射光または波長２５０ｎｍ以下のレーザ光を照射して貫通孔５を形成する場合には、貫通孔５を形成する前に、積層体１４の上面に光遮蔽シート（図示せず）を形成する。光遮蔽シートとしては、例えば、タングステンシートが好ましい。タングステンシートに、フォトリソグラフィーなどを用いて複数の開口部を形成し、この開口部を光透過部とする。光遮蔽シートの複数の開口部より積層体１４側に光が透過し照射された箇所は、エッチングされて貫通孔５が形成される。光遮蔽シートの開口部のパターンは、円形、星型、八角形、六角形、四角形、三角形など任意の形状が可能である。開口部の孔径は、使用する多孔質ＰＴＦＥ膜の平均孔径より大きければよい。貫通孔５の孔径は、作製される異方導電性シート１の筒状電極膜６（筒状電極膜）のサイズを決定するので、作製したい筒状電極膜６のサイズに応じて適宜形成すればよい。異方導電性シート１を高密度実装された半導体デバイスの検査用（バーンイン試験等）のインターポーザとして使用する場合には、貫通孔５間のピッチｐは、３０μｍ以下にファインピッチ化されていることが好ましい。本実施の形態では、ピッチｐは２５μｍである。この方法による貫通孔５の径ｄは、一般的には、５〜１００μｍ程度であるが、ファインピッチ化に対応するためには、１５μｍ以下が好ましい。本実施の形態では、貫通孔５の径ｄは１０μｍである。
【００４２】
超音波法により貫通孔５を形成する方法についての説明は省略するが、特開２００４−２６５８４４号公報（段落［００４２］〜［００５１］参照）に開示されている通りである。通常のパンチング法により多孔質ＰＴＦＥ膜に貫通孔５を形成すると、バリが発生して、付着物のない正確な形状の貫通孔５を形成することが困難である。これに対して、同公報の超音波法により加工すると、多孔質ＰＴＦＥ膜に容易かつ安価に所望の形状の貫通孔５を形成することができる。その場合にも、貫通孔５の断面形状は、円形、星型、八角形、六角形、四角形、三角形など任意である。この方法による貫通孔５の径ｄは、微小孔が適した用途分野では、通常５〜１００μｍ、好ましくは５〜３０μｍ程度にすることができ、他方、比較的大径孔が適した分野では、通常１００〜１０００μｍ、好ましくは３００〜８００μｍ程度にすることができる。また、ドリルなどを用いた機械加工によって、貫通孔５を形成してもよい。
【００４３】
次に、図３（ｃ）に示す工程では、積層体１４のコンディショニング、水洗、プレディップを経て、触媒の付与を施す。コンディショニングの目的は、撥水性を有するＰＴＦＥの表面にできるだけ親水性を持たせること、および後の工程における触媒（Ｐｄ）の付着を容易化することにある。多孔質ＰＴＦＥ膜に対しては、コンディショナーとして、エタノール等のアルコールや、界面活性剤などを含む溶液を用い、コンディショナーを多孔質構造中の各繊維まで浸透させる。
【００４４】
そして、プレディップ工程の終了後に、積層体１４を、Ｐｄを含む触媒液（たとえば塩化スズ−塩化パラジウムコロイド液）に浸して、積層体１４を構成するＰＴＦＥの各繊維の表面にＰｄ化合物からなるコロイド粒子を付着させて、貫通孔５の内壁部などの表面領域に、各繊維表面にコロイド粒子が付着してなるコロイド粒子付着領域１５を形成する。コロイド粒子付着領域１５において、コロイド粒子は連続した層になることは少なく、島状の層となっていることが多い。このとき、各マスク膜１１，１２の露出している部分の表面領域（図３（ｃ）に示すハッチング領域）にもコロイド粒子付着領域１５が形成されることになる。なお、プレディップ工程を省略しても、本発明の効果を発揮することはできる。
【００４５】
ここで、本発明では、触媒液におけるパラジウム（Ｐｄ）濃度を従来よりも低濃度にするようにしている。汎用されているＰｄ濃度は、１００ｐｐｍ程度以上である（触媒液メーカーの推奨濃度）が、本実施の形態では、４８ｐｐｍ未満、より好ましくは２４ｐｐｍ以下に設定されている。なお、Ｐｄ濃度が０を超えていれば、本発明の基本的な効果を発揮することはできるが、Ｐｄ濃度が薄いほど触媒付与工程が長時間かかるので、採算に合う製造コストを実現するには、Ｐｄ濃度が０．１ｐｐｍ以上であることが好ましい。
【００４６】
そして、この工程によって、後の工程で、多孔質ＰＴＦＥ膜の各繊維の表面に触媒金属であるＰｄが均一に分散して付着することになり、無電解めっきにより形成される筒状電極膜６の電気抵抗値を抑制することができる。ただし、この工程では、Ｐｄ化合物からなるコロイド粒子がＰＴＦＥの繊維の表面に付着していて、Ｐｄ単体が付着しているわけではない。触媒付与の工程が終了すると、積層体１４の水洗を行なって、次工程に進む。
【００４７】
次に、図３（ｄ）に示す工程で、フレーム板２の両面からマスク膜１１，１２をはがす。このとき、フレーム板２の両面にはコロイド粒子形成領域１５は形成されていない。一方、フレーム板２の側端部もコロイド粒子付着領域１５が形成されているが、この部分に形成されているコロイド粒子付着領域１５は、この工程の終了後、または無電解めっきの終了後に適宜除去される。
【００４８】
次に、図３（ｅ）に示す工程で、無電解めっきを行なって、筒状電極膜６を形成するが、その前に、希塩酸、希硫酸等を用いて、Ｐｄ化合物からなるコロイド粒子付着領域１５中のＰｄを活性化する処理を行う。これにより、活性化された触媒粒子が形成される。この触媒粒子は、Ｐｄ化合物（たとえばパラジウム−塩化スズ）と、Ｐｄ単体とを含んでいるのが一般的であり、すべてのコロイド粒子がＰｄ単体に変化していなくても、Ｐｄが表面に露出していれば、無電解めっきの触媒としての機能は発揮することができる。その後、フレーム板２の表面に付着している処理液を水洗により洗い落とす。
【００４９】
無電解めっき工程では、硫酸銅などの銅イオンを含む溶液と、ホルムアルデヒドなどの還元剤とを用いた無電解Ｃｕめっきにより、硫酸銅溶液などから触媒粒子の周囲にＣｕを析出させる。析出したＣｕも触媒活性を有しているので、めっき時間に応じた厚みのＣｕ層が形成されることになる。Ｃｕの無電解めっきが終了すると、水洗をしてから、次工程に進む。
【００５０】
次に、Ｃｕ層の表面に触媒を付着させるために、再びフレーム板２を触媒液に浸漬する。ここでは、触媒液として塩化パラジウム溶液を用いる。プレディップやコンディショニングを行なわず、かつ、触媒液が塩化スズを含んでいないので、Ｃｕ層で覆われていない，ＰＴＦＥが露出している部分には、触媒粒子はほとんど付着しない。その後、水洗を行なって、表面に残留する触媒液を除去する。
【００５１】
次に、硫酸ニッケル等のＮｉイオンを含む溶液と、ホスフィン酸イオンを含む還元剤とを用いた無電解Ｎｉめっき（実際にはＮｉ−Ｐ合金めっき）により、Ｃｕ層上にＮｉ合金層（実際にはＮｉ−Ｐ合金層）を堆積する。その後、水洗を行う。
【００５２】
その後、置換金めっきにより、Ａｕ層を形成する。電気化学的に貴な金属（Ａｕ）のイオンを含む溶液に、電気化学的に卑な金属（Ｎｉ）を浸すと、卑な金属の溶解で放出される電子によって貴な金属イオンが還元され、貴な金属（Ａｕ）の被膜が卑な金属（Ｎｉ）表面上に析出する。以上の工程により、触媒粒子，Ｃｕ層，Ｎｉ−Ｐ合金層およびＡｕ層からなる筒状電極膜６を形成する。なお、置換めっきの後、自己触媒型の無電解めっきによりＡｕ層を形成してもよい。その後、水洗、アルコール置換を経て乾燥することにより、無電解めっき工程を終了する。
【００５３】
以上の工程を経て形成された本実施の形態の異方導電性シート１は、以下のような特徴を有している。
【００５４】
従来の無電解めっき工程では、図３（ｃ）に示す触媒付与工程において、汎用されているＰｄ濃度は、１００ｐｐｍ程度以上である（触媒液メーカーの推奨濃度）。この条件でも、図２に示す管厚ｔを厚くすれば、筒状電極膜６の電気抵抗値を所定の値以下に収めることが可能である。しかしながら、筒状電極膜６間のピッチｐを５０μｍ以下にすると（ファインピッチ化）、筒状電極膜６同士が短絡するおそれがある。
【００５５】
それに対し、本実施の形態では、管厚ｔを薄くしても、筒状電極膜６の電気抵抗値を所定の値以下に抑制することができることがわかった。その裏付けとなるデータについて説明する。
【００５６】
図４（ａ），（ｂ）は、無電解めっき工程中の触媒付与工程における触媒液のＰｄ濃度を４８ｐｐｍにしたとき（サンプル１）の筒状電極膜６の顕微鏡写真である。図４（ａ）は、筒状電極膜６の一部を上面側から観察したものであり、図４（ｂ）は図４（ａ）の矩形で囲った部分を拡大して示している。
【００５７】
図５（ａ），（ｂ）は、無電解めっき工程中の触媒付与工程における触媒液のＰｄ濃度を２４ｐｐｍにしたときの筒状電極膜６（サンプル２）の顕微鏡写真である。図５（ａ）は、筒状電極膜６の一部を上面側から観察したものであり、図５（ｂ）は図５（ａ）の矩形で囲った部分を拡大して示している。
【００５８】
図６は、無電解めっき工程中の触媒付与工程における触媒液のＰｄ濃度を４８ｐｐｍ（サンプル１），２４ｐｐｍ（サンプル２），１０ｐｐｍ（サンプル３）にしたときの筒状電極膜６の電気抵抗値（圧縮量３０μｍ）、各層の金属量を表にして示す図である。図６に示す測定値は、厚さ約１２０μｍの異方導電性シート１の基準面積14.5ｍｍ×14.5ｍｍ（つまり、体積２５．２３ｍｍ３）内に存在する各金属の量である。
【００５９】
図４（ａ），（ｂ）と図５（ａ），（ｂ）とを比べるとわかるように、Ｐｄ濃度が低い触媒液を用いた場合の方が、筒状電極膜６を構成する多層金属めっき層の粒子が細かく、筒状電極膜６の管厚ｔも薄い。また、図４（ａ）に示すものでは管厚ｔが約２．５μｍであるのに対し、図５（ａ）に示すものでは、管厚ｔが約１μｍ強である。そして、図６に示すサンプル１，２，３の電気抵抗値を比較すると、触媒液のＰｄ濃度が低いほど、電気抵抗値が小さくなっていることがわかる。つまり、Ｐｄ濃度２４ｐｐｍの触媒液を用いて形成された筒状電極膜６（サンプル２）は、Ｐｄ濃度４８ｐｐｍの触媒液を用いて形成された筒状電極膜６（サンプル１）に比べて、管厚ｔが１／２．５程度であるにもかかわらず、電気抵抗値は１／４程度に減少している。筒状電極膜６の断面積は管厚ｔに比例するので、この現象は一見常識に反していることになる。この現象については、以下のような要因が考えられる。
【００６０】
図４（ｂ）に示すように、サンプル１においては、多層金属めっき層の粒子がかなり粗く粒径が１００ｎｍ以上のものが多いのに対し、図５（ｂ）に示すように、サンプル２においては、多層金属めっき層の粒径がおおむね５０ｎｍ以下に収まっていて、粒子が微細であることがわかる。これは、Ｐｄ濃度が４８ｐｐｍの場合には、多孔質ＰＴＦＥ膜であるフレーム板２の各繊維に付着するコロイド粒子（たとえば塩化スズ−塩化パラジウムコロイド粒子）が凝集する部分が多いのに対し、Ｐｄ濃度が２４ｐｐｍの場合には、フレーム板２の各繊維には、コロイド粒子が比較的分散していることに起因すると考えられる。そして、多層金属めっき層の粒子が粗いサンプル１では、多層金属めっき層中に多くの空隙が存在していているが、多層金属めっき層の粒子が細かいサンプル２では、多層金属めっき層中に空隙が少なく、緻密な筒状電極膜になっているものと考えられる。図４（ｂ）と図５（ｂ）とを比較すると、サンプル２の方が筒状電極膜６の構造が緻密であることがわかる。
【００６１】
異方導電性シート１を半導体デバイスのバーンイン試験に用いるときには、測定の誤差をなくすために、電気抵抗値が所定値（たとえば０．１Ω付近）以下であることが好ましい。図６を参照すると、触媒付与工程における触媒液のＰｄ（触媒金属）濃度が４８ｐｐｍ未満であることが好ましく、Ｐｄ濃度が２４ｐｐｍ未満であることがより好ましい。上述のように、Ｐｄ濃度が０を超えていれば、本発明の基本的な効果を発揮することはできるが、Ｐｄ濃度が薄いほど触媒付与工程が長時間かかるので、採算に合う製造コストを実現するには、Ｐｄ濃度が０．１ｐｐｍ以上であることが好ましい。
【００６２】
また、図６の右端の欄に示されている，多層金属めっき層中のＰｄ量を比較すると、サンプル１に比べてサンプル２，３のＰｄ量が少ないことがわかる。これは、サンプル１では塩化スズ−塩化パラジウムコロイド粒子の凝集によって、ＰＴＦＥ繊維の表面に付着するＰｄ量も多くなっているからと考えられる。そして、サンプル２，３のようにＰｄ量が少ないほどＰＴＦＥ繊維の表面に均一に触媒が分散しているので、多層金属めっき層の粒子も微細かつ緻密になるものと考えられる。すなわち、図６の右端の欄に示される結果から、異方導電性シート１の体積２５．２３ｍｍ３中における残留Ｐｄ量は、０．１２（ｍｇ／２５．２３ｍｍ３）未満であることが好ましく、残留Ｐｄ量が０．０５（ｍｇ／２５．２３ｍｍ３）未満であることがより好ましい。すなわち、筒状電極膜６の単位体積当たりの残留Ｐｄ量は０．１（ｍｇ／ｍｍ３）未満であることが好ましく、残留Ｐｄ量が  ０．０８（ｍｇ／ｍｍ３）未満であることがより好ましい。
【００６３】
また、多層金属めっき層の粒子の粗密に対応して、サンプル１の表面の十点平均粗さＲｚは１２４ｎｍであるのに対し、サンプル２の表面の平均十点粗さは４１ｎｍである。したがって、異方導電性シート１の筒状電極膜６の表面粗さは、１２４ｎｍ未満であることが好ましく、４１ｎｍ未満であることがより好ましい。ただし、このデータは、空孔率５０％で平均孔径１μｍの多孔質ＰＴＦＥ板における値である。
【００６４】
また、サンプル１，２，３の内壁部（表面領域）の空隙率を測定すると、各々８０％，６３％，２８％であることがわかった。ここでいう空隙率とは、筒状電極膜６が形成された内壁部全体の体積に対する空隙のパーセンテージを意味し、緻密さの逆の概念である。このデータに基づくと、異方導電性シート１の筒状電極膜６が形成された内壁部の空隙率は、８０％未満であることが好ましく、６３％未満であることがより好ましい。つまり、多孔質樹脂の空孔率は一定であるので、内壁部全体の空隙率が小さいことは、内壁部における無電解めっき層が占める割合が大きいことを意味する。よって、内壁部（表面領域）の空隙率が小さいことにより、電気抵抗の小さい筒状電極膜６が得られる。
【００６５】
（実施の形態２）
次に、本発明の実施の形態２について説明する。実施の形態２においては、実施の形態１における異方導電性シート１を用いた積層シート体および検査ユニットについて説明する。図７は、実施の形態２における検査ユニットの概略構成を示す側面図である。図８は、検査ユニット中の積層シート体の第１例を示す断面図である。図９は、検査ユニット中の積層シート体の第２例を示す断面図である。
【００６６】
図７に示すように、本実施の形態における検査ユニット２０は、異方導電性シート１が載置される回路基板１０と、被検査物である半導体デバイス１７を異方導電性シート１の直上まで案内するためのデバイスガイド１３と、半導体デバイス１７を回路基板１０上に押圧して圧縮荷重を印加するための押さえ蓋１８と、回路基板１０を作業机等に固定するためのコネクタ１９とを備えている。デバイスガイド１３，押さえ蓋１８，コネクタ１９により、半導体デバイス１７，異方導電性シート１，回路基板１０が電気的に接続されるように保持する保持手段が構成されている。被検査物である半導体デバイス１７は、たとえば裏面にＢＧＡ端子１７ａ（ボールグリッドアレイ）を配置させたＬＳＩパッケージである。回路基板１０は、上面には異方導電性シート１と同じピッチｐを有する配列パターンを有する電極を有し、裏面にはそれよりもピッチが拡大された配列パターンを有する電極が設けられている。図７に示す回路基板１０はピッチ変換機能を有しているが、ピッチ変換機能を有していなくてもよい。
【００６７】
本実施の形態における検査ユニットを使用する際には、半導体デバイス１７をデバイスガイド１３に装着し、上方から押さえ蓋１８を下降させて、半導体デバイス１７を裏面から押して、半導体デバイス１７のＢＧＡ端子１７ａと異方導電性シート１の筒状電極膜６とを接触させた後、異方導電性シート１に所定の圧縮量を加える（たとえば３０μｍ程度）。これにより、半導体デバイス１７の各ＢＧＡ端子１７ａと回路基板１０上の各電極との接触位置が上下方向にばらついていても、異方導電性シート１の弾性によって吸収されることになる。そして、回路基板１０の下方に配置された検査装置の電極を回路基板１０の裏面電極に接触させて、バーンイン試験等を行うようになっている。
【００６８】
図８は、ピッチ変換機能を有しない回路基板１０と異方導電性シート１とを貼り合わせて、一体化した積層シート体３０Ａの断面図である。ファインピッチ化された異方導電性シート１と回路基板１０とは、相互の筒状電極膜６と電極配線３１とを接触させた状態で貼り合わせて一体化されている。
【００６９】
図９は、２つの積層シート体を重ねた複合型の積層シート体３０Ｂの断面図である。図９に示すように、ファインピッチ化された第１の異方導電性シート１ａとピッチ変換機能を有している第１の回路基板１０ａの上にファインピッチ化された第１の異方導電性シート１ａが貼り合わされている。このとき、第１の異方導電性シート１ａの筒状電極膜６ａと、第１の回路基板１０ａの配線電極３１ａとが接触した状態で両者が貼り合わされている。また、ピッチ変換機能を有していない第２の回路基板１０ｂの上に比較的ピッチの大きい第２の異方導電性シート１ｂが貼り合わされている。このとき、第２の異方導電性シート１ｂの筒状電極膜６ｂと、第２の回路基板１０ｂの配線電極３１ｂとが接触した状態で両者が貼り合わされている。また、第１の回路基板１０ａの電極と第２の異方導電性シート１ｂの筒状電極膜６ｂとが接触した状態で、第１の回路基板１０ａと第２の異方導電性シート１ｂとが貼り合わされている。
【００７０】
図８に示す積層シート体３０Ａによると、半導体デバイスの高密度実装に伴い、異方導電性シート１がファインピッチ化されることにより、異方導電性シート１と回路基板１０上の電極との位置あわせの手間も増大するおそれがあるが、本実施の形態の積層シート体１０Ａを用いることで、作業の迅速化が可能となり、著効を発揮することができる。
【００７１】
図９に示す複合型の積層シート体３０Ｂによると、図８に示す積層シート体３０Ａと同様に作業の迅速化を図ることができる効果に加えて、ファインピッチ化された第１の異方導電性シート１ａのピッチを第２の回路基板１０ｂでは拡大して試験装置と接続することが可能となる。また、２つの異方導電性シート１ａ，１ｂが介在していることにより、接触位置の上下方向のばらつきを弾性によって吸収する機能も向上することになる。
【００７２】
図７に示す本実施形態の検査ユニットによると、上述のような効果を発揮しうる積層シート体３０（３０Ａ，３０Ｂ）を備えるとともに、さらに以下の効果を発揮することができる。半導体デバイス１７が高密度実装されたＬＳＩパッケージである場合にも、アフィンピッチ化された異方導電性シート１の筒状電極膜６間の短絡や、筒状電極膜６の高電気抵抗に起因する測定誤差を招くことなく、バーンイン試験等に用いることができる。そして、保持手段であるデバイスガイド１３，押さえ蓋１８，コネクタ１９により、半導体デバイス１７，異方導電性シート１，回路基板１０が電気的に接続されるように保持されるので、試験等の作業が高効率になる。しかも、デバイスガイド１３や押さえ蓋１８の形状や位置が、予めファインピッチ化された異方導電シート１に適合するように設けられているので、バーンイン試験等の際にも、半導体デバイス１７のＢＧＡ端子１７ａと異方導電性シート１の筒状電極膜６との位置合わせの作業が迅速になる。
【００７３】
（他の実施の形態）
上記開示された本発明の実施の形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【００７４】
上記実施形態１では、多孔質ＰＴＦＥ膜からなるフレーム板２の貫通孔５の内壁部に、触媒粒子と無電解めっき層とを形成する方法について説明した（図３（ａ）〜（ｅ）参照）が、本発明のプロセスは、多孔質ではないが弾性を有する樹脂の表面上における多層膜にも適用しうる。すなわち、貫通孔を有するか否かを問わず、樹脂の表面上に、ほぼ分散された触媒粒子を付着させて、緻密な無電解めっき層を形成することができるので、触媒粒子と無電解めっき層とを有する高機能の多層膜を形成することができる。
【００７５】
また、上記実施の形態１では、多孔質樹脂からなる基材（多孔質ＰＴＦＥ膜）に貫通孔を形成し、貫通孔の内壁部に無電解めっき層を形成したが、本発明の多孔質樹脂材料は、これに限定されるものではない。たとえば、平板状の多孔質樹脂からなる基材の両面に無電解めっき層を形成したものなど、あらゆる形状の多孔質樹脂からなる基材の少なくとも一部に無電解めっき層を形成したものにも適用することができる。
【００７６】
上記実施形態１では、フレーム板２を両面からマスク膜１１，１２で挟んで、積層体１４を形成してから、貫通孔の形成、触媒液への浸漬を行なったが、積層体１４は必ずしも形成する必要はない。たとえば、フレーム板単独で、貫通孔の形成、触媒付与、活性化処理、無電解めっきなど、図３（ｃ）−（ｅ）に示す工程を施してもよい。その場合、フレーム板の板面にも無電解めっき層が形成されるが、研磨などによって除去すればよい。ただし、本実施の形態のように、積層体１４に貫通孔５を形成することにより、高精度の貫通孔５が得られる。また、余分な無電解めっき層を形成しないことで、製造コストも削減することができる。
【００７７】
上記実施の形態１では、コンディショニング，プレディップ，触媒付与，活性化処理によって、触媒粒子であるＰｄをＰＴＦＥ繊維表面に付着させているが、Ｐｄなど触媒粒子の固定方法はこの手順に限定されるものではなく、他のいかなる方法を用いてもよい。触媒粒子もＰｄに限定されるものではなく、他の金属，金属以外の無機材料，有機導電体などであってもよい。
【産業上の利用可能性】
【００７８】
本発明は、半導体集積回路の検査や各種デバイスの検査に用いられる異方導電性シート、あるいは、樹脂を被めっき膜とする無電解めっきに利用することができる。
【図面の簡単な説明】
【００７９】
【図１】実施の形態１に係る異方導電性シートの構造を示す斜視図である。
【図２】図１に示すII-II線における異方導電性シートの断面図である。
【図３】（ａ）〜（ｅ）は、実施の形態１に係る異方導電性シートの製造工程を示す斜視図である。
【図４】（ａ）〜（ｄ）は、触媒付与工程における触媒液のＰｄ濃度を４８ｐｐｍにしたときの筒状電極膜の顕微鏡写真である。
【図５】（ａ）〜（ｄ）は、触媒付与工程における触媒液のＰｄ濃度を２４ｐｐｍにしたときの筒状電極膜の顕微鏡写真である。
【図６】サンプル１，２，３の筒状電極膜の電気抵抗値、各層の金属量を表にして示す図である。
【図７】実施の形態２における検査ユニットの概略構成を示す側面図である。
【図８】検査ユニット中の積層シート体の第１例を示す断面図である。
【図９】検査ユニット中の積層シート体の第２例を示す断面図である。
【符号の説明】
【００８０】
１    異方導電性シート
２    フレーム板
３    第一面
４    第二面
５    貫通孔
６    筒状電極膜
１０  回路基板
１１  マスク膜
１２  マスク膜
１３  デバイスガイド
１４  積層体
１５  コロイド粒子付着領域
１７  半導体デバイス
１７ａ  ＢＧＡ端子
１８  押さえ蓋
１９  コネクタ
２０  積層シート体
３０Ａ  検査ユニット
３０Ｂ  検査ユニット
【図１】
2008077873.tif 000003
【図２】
2008077873.tif 000004
【図３】
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【図６】
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【図７】
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【図８】
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【図９】
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【図４】
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【図５】
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