(57)【要約】【課題】  同一型のみのトランジスタを有するロジック回路の消費電力を低減する。【解決手段】  ロジック回路は、電源端が第１電圧源に接続されるとともに入力端に電圧信号が入力される第１論理ユニットと、電源端が第１電圧源に接続されるとともに入力端が第１論理ユニットの入力端に接続されている第２論理ユニットと、入力端が第１論理ユニットの出力端に接続されており、電源端が第２電源端に接続され、第１論理ユニットの出力端における電圧を昇降させる昇降圧ユニットと、入力端が昇降圧ユニットの出力端に接続されているとともに出力端が第２論理ユニットの出力端に接続されている抵抗ユニットと、第１電源端が第１論理ユニットの電源端に接続されており、第２電源端が第２電圧源に接続され、入力端が第１論理ユニットの入力端に接続されており、制御端が抵抗ユニットの出力端に接続されており、全振幅ロジック信号を発生する全振幅信号発生器を備えている。【選択図】図１０
2008147972.tif 000002
【特許請求の範囲】
【請求項１】
電源端が第１電圧源に接続されるとともに、入力端に電圧信号が入力される第１論理ユニットと、
電源端が第１電圧源に接続されるとともに、入力端が第１論理ユニットの入力端に接続されている第２論理ユニットと、
入力端が第１論理ユニットの出力端に接続されているとともに電源端が第２電源端に接続され、第１論理ユニットの出力端の電圧を昇降させる昇降圧ユニットと、
入力端が昇降圧ユニットの出力端に接続されているとともに、出力端が第２論理ユニットの出力端に接続されている抵抗ユニットと、
第１電源端が第１論理ユニットの電源端に接続されており、第２電源端が第２電圧源に接続され、入力端が第１論理ユニットの入力端に接続されており、制御端が抵抗ユニットの出力端に接続されており、全振幅ロジック信号を発生する全振幅信号発生器と、
を備えるロジック回路。
【請求項２】
前記第１論理ユニットと、前記第２論理ユニットと、前記昇降圧ユニットと、前記抵抗ユニットと、前記全振幅信号発生器が、同一型のトランジスタを用いて構成されていることを特徴とする請求項１に記載のロジック回路。
【請求項３】
前記全振幅信号発生器は、第３論理ユニットと第３トランジスタを有しており、
第３論理ユニットは、電源端が前記第１論理ユニットの電源端に接続されており、入力端が前記第１論理ユニットの入力端に接続されており、出力端から前記全振幅ロジック信号を出力し、
第３トランジスタは、そのゲートが前記抵抗ユニットの出力端に接続されており、そのソースが前記第３論理ユニットの出力端に接続されており、そのドレインが前記第２電圧源に接続されることを特徴とする請求項１又は２に記載のロジック回路。
【請求項４】
前記第１論理ユニットの入力端に入力された電圧信号の電圧が前記第１電圧源の電圧に等しい時に、前記全振幅ロジック信号の電圧が前記第２電圧源の電圧に等しくなることを特徴とする請求項１から３のいずれかに記載のロジック回路。
【請求項５】
前記第１論理ユニットの入力端に入力された電圧信号の電圧が前記第２電圧源の電圧に等しい時に、前記全振幅ロジック信号の電圧が前記第１電圧源の電圧に等しくなることを特徴とする請求項１から４のいずれかに記載のロジック回路。
【請求項６】
前記第１論理ユニットは、第１金属酸化膜半導体トランジスタを有し、
第１金属酸化膜半導体トランジスタは、そのソースが前記第１電圧源に接続され、そのゲートに前記電圧信号が入力され、そのドレインが前記昇降圧ユニットの入力端に接続されていることを特徴とする請求項１から５のいずれかに記載のロジック回路。
【請求項７】
前記第１論理ユニットは、第２金属酸化膜半導体トランジスタをさらに有し、
第２金属酸化膜半導体トランジスタは、そのソースが前記第１電圧源に接続され、そのゲートに前記電圧信号が入力され、そのドレインが前記昇降圧ユニットの入力端に接続されていることを特徴とする請求項６に記載のロジック回路。
【請求項８】
前記第１論理ユニットは、第１金属酸化膜半導体トランジスタと第２金属酸化膜半導体トランジスタを有し、
第１金属酸化膜半導体トランジスタは、そのソースが前記第１電圧源に接続され、そのゲートに前記電圧信号が入力され、
第２金属酸化膜半導体トランジスタは、そのソースが前記第１金属酸化膜半導体トランジスタに接続され、そのゲートに前記電圧信号が入力され、そのドレインが前記昇降圧ユニットの入力端に接続されていることを特徴とする請求項１から５のいずれかに記載のロジック回路。
【請求項９】
前記抵抗ユニットは、抵抗素子を有し、
抵抗素子は、その第１端が前記昇降圧ユニットの出力端に接続されており、その第２端が前記第２論理ユニットの出力端に接続されていることを特徴とする請求項１から８のいずれかに記載のロジック回路。
【請求項１０】
前記抵抗ユニットは、第４トランジスタを有し、
第４トランジスタは、そのソースが前記昇降圧ユニットの出力端に接続されており、そのゲートが第４トランジスタ自身のソースに接続されており、そのドレインが前記第２論理ユニットの出力端に接続されていることを特徴とする請求項１から８のいずれかに記載のロジック回路。
【請求項１１】
電源端が第１電圧源に接続されるとともに、入力端に電圧信号が入力される第１論理ユニットと、
電源端が第１論理ユニットの入力端に接続されているとともに、入力端が第１論理ユニットの入力端に接続されている第２論理ユニットと、
入力端が第１論理ユニットの出力端に接続されているとともに電源端が第２電源端に接続され、第１論理ユニットの出力端の電圧を昇降させる昇降圧ユニットと、
入力端が昇降圧ユニットの出力端に接続されているとともに、出力端が第２論理ユニットの出力端に接続されている抵抗ユニットと、
第１電源端が第１論理ユニットの電源端に接続されており、第２電源端が第２電圧源に接続され、入力端が第１論理ユニットの入力端に接続されており、制御端が抵抗ユニットの出力端に接続されており、全振幅ロジック信号を発生する全振幅信号発生器と、
を備えるロジック回路。
【請求項１２】
前記第１論理ユニットと、前記第２論理ユニットと、前記昇降圧ユニットと、前記抵抗ユニットと、前記全振幅信号発生器が、同一型のトランジスタを用いて構成されていることを特徴とする請求項１１に記載のロジック回路。
【請求項１３】
前記全振幅信号発生器は、第３論理ユニットと第３トランジスタを有し、
第３論理ユニットは、電源端が前記第１論理ユニットの電源端に接続されており、入力端が前記第１論理ユニットの入力端に接続されており、出力端から前記全振幅ロジック信号を出力し、
第３トランジスタは、そのゲートが前記抵抗ユニットの出力端に接続されており、そのソースが前記第３論理ユニットの出力端に接続されており、そのドレインが前記第２電圧源に接続されることを特徴とする請求項１１又は１２に記載のロジック回路。
【請求項１４】
前記第１論理ユニットの入力端に入力された電圧信号の電圧が前記第１電圧源の電圧に等しい時に、前記全振幅ロジック信号の電圧が前記第２電圧源の電圧に等しくなることを特徴とする請求項１１から１３のいずれかに記載のロジック回路。
【請求項１５】
前記第１論理ユニットの入力端に入力された電圧信号の電圧が前記第２電圧源の電圧に等しい時に、前記全振幅ロジック信号の電圧が前記第１電圧源の電圧に等しくなることを特徴とする請求項１１から１４のいずれかに記載のロジック回路。
【請求項１６】
前記第１論理ユニットは、第１金属酸化膜半導体トランジスタを有し、
第１金属酸化膜半導体トランジスタは、そのソースが前記第１電圧源に接続され、そのゲートに前記電圧信号が入力され、そのドレインが前記昇降圧ユニットの入力端に接続されていることを特徴とする請求項１１から１５のいずれかに記載のロジック回路。
【請求項１７】
前記第１論理ユニットは、第２金属酸化膜半導体トランジスタをさらに有し、
第２金属酸化膜半導体トランジスタは、そのソースが前記第１電圧源に接続され、そのゲートに前記電圧信号を入力され、そのドレインが前記昇降圧ユニットの入力端に接続されていることを特徴とする請求項１６に記載のロジック回路。
【請求項１８】
前記第１論理ユニットは、第１金属酸化膜半導体トランジスタと第２金属酸化膜半導体トランジスタを有し、
第１金属酸化膜半導体トランジスタは、そのソースが前記第１電圧源に接続され、そのゲートに前記電圧信号が入力され、
第２金属酸化膜半導体トランジスタは、そのソースが前記第１金属酸化膜半導体トランジスタに接続されており、そのゲートに前記電圧信号が入力され、そのドレインが前記昇降圧ユニットの入力端に接続されていることを特徴とする請求項１１から１５のいずれかに記載のロジック回路。
【請求項１９】
前記抵抗ユニットは、抵抗素子を有し、
抵抗素子は、その第１端が前記昇降圧ユニットの出力端に接続されており、その第２端が前記第２論理ユニットの出力端に接続されていることを特徴とする請求項１１から１８のいずれかに記載のロジック回路。
【請求項２０】
前記抵抗ユニットは、第４トランジスタを有し、
第４トランジスタは、そのソースが前記昇降圧ユニットの出力端に接続されており、そのゲートが第４トランジスタ自身のソースに接続されており、そのドレインが前記第２論理ユニットの出力端に接続されていることを特徴とする請求項１１から１８のいずれかに記載のロジック回路。
【請求項２１】
電源端が第１電圧源に接続されるとともに、入力端に電圧信号が入力される第１論理ユニットと、
電源端が第１電圧源に接続されるとともに、入力端が第１論理ユニットの出力端に接続されている第２論理ユニットと、
そのソースが第１論理ユニットの出力端に接続されている第５トランジスタと、
第１端が第５トランジスタのソースに接続されているとともに、第２端が第５トランジスタのゲートに接続されている昇降圧コンデンサと、
そのソースが昇降圧コンデンサの第２端に接続されており、そのゲートが第２電圧源に接続され、そのドレインが自身のゲートに接続されている第６トランジスタと、
そのソースが昇降圧コンデンサの第２端に接続されており、そのゲートが自身のソースに接続されており、そのドレインが第２論理ユニットの出力端に接続されている第４トランジスタと、
電源端が第１論理ユニットの電源端に接続されているとともに、出力端が第１論理ユニットの入力端に接続されている第３論理ユニットと、
そのソースが第３論理ユニットの出力端に接続されており、そのゲートが第４トランジスタのドレインに接続されており、そのドレインが第５トランジスタのドレインに接続されている第３トランジスタと、
を備えるロジック回路。
【請求項２２】
前記第１論理ユニットと、前記第２論理ユニットと、前記第５トランジスタと、前記第６トランジスタと、前記第４トランジスタと、前記第３ユニットと、前記第３トランジスタが、同一型のトランジスタを用いて構成されていることを特徴とする請求項２１に記載のロジック回路。
【請求項２３】
電源端が第１電圧源に接続されるとともに、入力端に電圧信号が入力される第１論理ユニットと、
電源端が第１論理ユニットの出力端に接続されているともに、入力端が第１論理ユニットの入力端に接続されている第２論理ユニットと、
そのソースが第１論理ユニットの出力端に接続されている第５トランジスタと、
第１端が第５トランジスタのソースに接続されているとともに、第２端が第５トランジスタのゲートに接続されている昇降圧コンデンサと、
そのソースが昇降圧コンデンサの第２端に接続されており、そのゲートが第２電圧源に接続され、そのドレインが自身のゲートに接続されている第６トランジスタと、
そのソースが昇降圧コンデンサの第２端に接続されており、そのゲートが自身のソースに接続されており、そのドレインが第２論理ユニットの出力端に接続されている第４トランジスタと、
電源端が第１論理ユニットの電源端に接続されているとともに、入力端が第１論理ユニットの入力端に接続されている第３論理ユニットと、
そのソースが第３論理ユニットの出力端に接続されており、そのゲートが第４トランジスタのドレインに接続されており、そのドレインが第５トランジスタのドレインに接続されている第３トランジスタと、
を備えるロジック回路。
【請求項２４】
前記第１論理ユニットと、前記第２論理ユニットと、前記第５トランジスタと、前記第６トランジスタと、前記第４トランジスタと、前記第３ユニットと、前記第３トランジスタが、同一型のトランジスタを用いて構成されていることを特徴とする請求項２３に記載のロジック回路。
【請求項２５】
入力端に電圧信号に入力される第１否定回路と、入力端が第１インバータの出力端に接続されている第２否定回路を備え、
第１否定回路は、
そのソースが第１電圧源に接続されるとともに、そのゲートに電圧信号が入力される第１トランジスタと、
そのソースが第１電圧源に接続されるとともに、そのゲートが第１トランジスタのゲートに接続されている第２トランジスタと、
入力端が第１トランジスタのドレインに接続されているとともに電源端が第２電圧源に接続され、第１トランジスタのドレインにおける電圧を昇降させる第１昇降圧ユニットと、
入力端が昇降圧ユニットの出力端に接続されており、出力端が第２トランジスタのドレインに接続されている第１抵抗ユニットと、
第１電源端が第１トランジスタのソースに接続されており、第２電源端が第２電圧源に接続され、入力端が第１トランジスタのゲートに接続されており、制御端が抵抗ユニットの出力端に接続されており、第１全振幅ロジック信号を発生させる第１全振幅信号発生器を有し、
第２否定回路は、
そのソースが第１電圧源に接続されるとともにそのゲートが第１否定回路の第１全振幅信号発生器の出力端に接続されており、前記第１全振幅ロジック信号を入力する第３トランジスタと、
そのソースが第３トランジスタのドレインに接続されているとともに、そのゲートが第３トランジスタのゲートに接続されている第４トランジスタと、
入力端が第３トランジスタのドレインに接続されているとともに電源端が第２電圧源に接続され、第３トランジスタのドレインにおける電圧を昇降させる第２昇降圧ユニットと、
入力端が第２昇降圧ユニットの出力端に接続されているとともに、出力端が第４トランジスタのドレインに接続されている第２抵抗ユニットと、
第１電源端が第３トランジスタのソースに接続されており、第２電源端が第２電圧源に接続され、入力端が第３トランジスタのゲートに接続されており、制御端が第２抵抗ユニットの出力端に接続されており、第２全振幅ロジック信号を発生させる第２全振幅信号発生器を有することを特徴とするバッファ回路。
【請求項２６】
前記第２トランジスタと、前記第１昇降圧ユニットと、前記第１抵抗ユニットと、前記第１全振幅信号発生器と、前記第３トランジスタと、前記第４トランジスタと、前記第２昇降圧ユニットと、前記第２抵抗ユニットと、前記第２全振幅信号発生器内に含まれるトランジスタが、前記第１トランジスタと同一型であることを特徴とする請求項２５に記載のバッファ回路。
【請求項２７】
電源端が第１電圧源に接続されるとともに、入力端に電圧信号が入力される第１論理ユニットと、
電源端が第１電圧源に接続されるとともに、入力端が第１論理ユニットの入力端に接続されている第２論理ユニットと、
入力端が第１論理ユニットの出力端に接続されているとともに電源端が第２電圧源に接続され、前記第１論理ユニットの出力端における電圧を昇降させる昇降圧ユニットと、
入力端が昇降圧ユニットの出力端に接続されているとともに、出力端が第２論理ユニットの出力端に接続されている抵抗ユニットと、
第１電源端が第１論理ユニットの電源端に接続されており、第２電源端が第２電圧源に接続され、入力端が第１論理ユニットの入力端に接続されており、制御端が抵抗ユニットの出力端に接続されており、全振幅ロジック信号を発生させる全振幅信号発生器と、
を有するロジック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック回路に関する。特に、同一型のみのトランジスタを有するロジック回路とそれを応用した回路に関する。
【背景技術】
【０００２】
図１は、同一型のみのトランジスタを有する従来のロジック回路１０を示す。図２は、ロジック回路１０の等価回路を示す。ロジック回路１０は、第１ｐ型金属酸化膜半導体トランジスタ１２と、第１ｐ型金属酸化膜半導体トランジスタ１２に直列する第２ｐ型金属酸化膜半導体トランジスタ１４と、第１ｐ型金属酸化膜半導体トランジスタ１２および第２ｐ型金属酸化膜半導体トランジスタ１４に接続する出力コンデンサ１６を備えている。ロジック回路１０は、否定回路である。
図３を参照してロジック回路１０の動作について説明する。図３は、ロジック回路１０のオシログラムを示す。ロジック回路１０の入力端ＩＮの入力電圧Ｖｉｎが低電圧（logic low）ＬＯＷである場合、ロジック回路１０の出力端ＯＵＴの出力電圧ＶｏｕｔはＶＤＤ＊Ｒ２／（Ｒ１＋Ｒ２）となる。ここで、Ｒ１は第１ｐ型金属酸化膜半導体トランジスタ１２のオン抵抗（operation impedance）であり、Ｒ２は第２ｐ型金属酸化膜半導体トランジスタ１４のオン抵抗である。等価回路に示すように、第１ｐ型金属酸化膜半導体トランジスタ１２と第２ｐ型金属酸化膜半導体トランジスタ１４によって、分圧回路（voltage divider）が形成される。一方、入力電圧Ｖｉｎが高電圧（logic high）ＨＩＧＨである場合、出力電圧ＶｏｕｔはＶｔｈとなる。ここで、Ｖｔｈは第２ｐ型金属酸化膜半導体トランジスタ１４のしきい値電圧（threshold voltage）である。
【０００３】
ロジック回路１０は、分圧回路に等価といえる。従って、入力電圧Ｖｉｎが低電圧ＬＯＷとなった場合に出力電圧ＶｏｕｔをＶＤＤ（理想的な高レベル）まで到達させるためには、第１ｐ型金属酸化膜半導体トランジスタ１２のオン抵抗Ｒ１が第２ｐ型金属酸化膜半導体トランジスタ１４のオン抵抗Ｒ２に比して遥かに小さくなるように設計する必要がある。この場合、第１ｐ型金属酸化膜半導体トランジスタ１２のアスペクト比（Ｗ／Ｌ）１を、第２ｐ型金属酸化膜半導体トランジスタ１４のアスペクト比（Ｗ／Ｌ）２に比して、遥かに大きくする必要がある。このような設計を行えば、ロジック回路１０のサイズが非常に大きくなってしまう。
また、入力電圧Ｖｉｎが高電圧ＨＩＧＨとなった場合、ロジック回路１０の出力電圧ＶｏｕｔはＶｔとなる。これは零（理想的な低レベル）よりも大きい。このような出力電圧Ｖｏｕｔでは、ロジック回路１０に接続する他のロジック回路を正確に動作させられないことがある。
さらに、入力電圧Ｖｉｎが低電圧ＬＯＷである場合、ロジック回路１０の第１ｐ型金属酸化膜半導体トランジスタ１２と第２ｐ型金属酸化膜半導体トランジスタ１４との間に、直流電流が継続的に流れる。それにより、入力電圧Ｖｉｎがロジック低電圧ＬＯＷである間は、ロジック回路１０によって電気エネルギーが消耗される。
【０００４】
図４は、従来のロジック回路２０の回路図を示す。図５は、ロジック回路２０の入力端ＩＮの入力電圧Ｖｉｎが低電圧ＬＯＷである場合のロジック回路２０の等価回路図を示す。図６は、ロジック回路２０の入力端ＩＮの入力電圧Ｖｉｎが高電圧ＨＩＧＨである場合のロジック回路２０の等価回路図を示す。図７は、ロジック回路２０のオシログラムを示す。ロジック回路２０は、否定回路である。
ロジック回路２０は、第１ｐ型金属酸化膜半導体トランジスタ１２と第２ｐ型金属酸化膜半導体トランジスタ１４と出力コンデンサ１６に加えて、第３ｐ型金属酸化膜半導体トランジスタ２２と、カップリングコンデンサ２６をさらに備えている。それにより、入力電圧Ｖｉｎが高電圧ＨＩＧＨである場合でも理想的な低レベルを出力できないというロジック回路１０の問題の解決が図られている。
【０００５】
図５に示すように、ロジック回路２０の入力電圧Ｖｉｎが低電圧ＬＯＷである場合、ロジック回路１０と同様に出力電圧ＶｏｕｔはＶＤＤ＊Ｒ２／（Ｒ１＋Ｒ２）となる。この場合、カップリングコンデンサ２６の第１端２４の電圧もＶＤＤ＊Ｒ２／（Ｒ１＋Ｒ２）となり、カップリングコンデンサ２６の第２端２８の電圧はＶｔｈとなる。入力電圧Ｖｉｎが低電圧ＬＯＷから高電圧ＨＩＧＨに切り換わると、第１ｐ型金属酸化膜半導体トランジスタ１２は非通電状態となる。一方、第２ｐ型金属酸化膜半導体トランジスタ１４は通電状態であるので、カップリングコンデンサ２６の第１端２４の電圧はＶｔｈより低くなる。ただし、カップリングコンデンサ２６の第１端２４と第２端２８との間の電位差は、依然としてＶＤＤ＊Ｒ２／（Ｒ１＋Ｒ２）−Ｖｔｈに維持される。その結果、図６、７に示すように、カップリングコンデンサ２６の第２端２８の電圧Ｖｘは低下し、Ｖｔｈ−ＶＤＤ＊Ｒ２／（Ｒ１＋Ｒ２）となる。このようにロジック回路２０は、入力電圧Ｖｉｎが高電圧ＨＩＧＨである場合に、理想的な低レベルの出力電圧Ｖｏｕｔを出力することができる。
【０００６】
しかしながら、理想的な高レベルの出力電圧Ｖｏｕｔを出力するためには、ロジック回路２０においても、第１ｐ型金属酸化膜半導体トランジスタ１２のアスペクト比（Ｗ／Ｌ）１を、第２ｐ型金属酸化膜半導体トランジスタ１４のアスペクト比（Ｗ／Ｌ）２よりも遥かに大きくする必要がある。また、ロジック回路２０においても、ロジック回路１０と同様に直流電流の通電に起因する問題が存在する。
同一型のみのトランジスタを有する従来のロジック回路では、否定回路（例えばロジック回路１０、２０）以外でも、否定論理積回路（ＮＡＮＤ）、否定論理和回路（ＮＯＲ）において上述の問題が存在する。
【０００７】
図８は、同一型のみのトランジスタを有する従来の否定論理積回路３０の回路図を示す。図９は、否定論理積回路３０のオシログラムを示す。否定論理積回路３０は、第４ｐ型金属酸化膜半導体トランジスタ３２と、第４ｐ型金属酸化膜半導体トランジスタ３２に直列する第５ｐ型金属酸化膜半導体トランジスタ３４と、第５ｐ型金属酸化膜半導体トランジスタ３４に直列する第６ｐ型金属酸化膜半導体トランジスタ３６と、第５ｐ型金属酸化膜半導体トランジスタ３４および第６ｐ型金属酸化膜半導体トランジスタ３６に接続されている出力電圧コンデンサ３８を備えている。
否定論理積回路３０においても同様に、サイズが過大になるという問題（第４ｐ型金属酸化膜半導体トランジスタ３２のアスペクト比（Ｗ／Ｌ）４と第５ｐ型金属酸化膜半導体トランジスタ３４のアスペクト比（Ｗ／Ｌ）５を、第６ｐ型金属酸化膜半導体トランジスタ３６のアスペクト比（Ｗ／Ｌ）６に比して遥かに大きくする必要があるために）や、入力電圧Ｖｉｎが高電圧ＨＩＧＨである場合に出力電圧Ｖｏｕｔが理想的な低電圧にならないという問題（図９に示すように入力電圧Ｖｉｎが高電圧ＨＩＧＨである場合、出力電圧ＶｏｕｔはＶＳＳ＋第５ｐ型金属酸化膜半導体トランジスタ３４のしきい電圧Ｖｔｈ５と等しくなるために）や、直流電流が通電して多大な電気エネルギーを消耗するという問題が存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、同一型のみのトランジスタを有するロジック回路およびそれを応用した回路において、消費エネルギーを低減することを主な目的とする。
【課題を解決するための手段】
【０００９】
本発明は、同一型のみのトランジスタを有するロジック回路を提供する。このロジック回路は、電源端が第１電圧源に接続されるとともに入力端に電圧信号が入力される第１論理ユニットと、電源端が第１電圧源に接続されるとともに入力端が第１論理ユニットの入力端に接続されている第２論理ユニットと、入力端が第１論理ユニットの出力端に接続されており、電源端が第２電源端に接続され、第１論理ユニットの出力端における電圧を昇降させる昇降圧ユニットと、入力端が昇降圧ユニットの出力端に接続されているとともに出力端が第２論理ユニットの出力端に接続されている抵抗ユニットと、第１電源端が第１論理ユニットの電源端に接続されており、第２電源端が第２電圧源に接続され、入力端が第１論理ユニットの入力端に接続されており、制御端が抵抗ユニットの出力端に接続されており、全振幅ロジック信号を発生する全振幅信号発生器を備えている。
【００１０】
本発明によって具現化される同一型のみのトランジスタを有する他のロジック回路は、電源端が第１電圧源に接続されるとともに入力端に電圧信号が入力される第１論理ユニットと、電源端が第１論理ユニットの出力端に接続されているとともに入力端が第１論理ユニットの入力端に接続されている第２論理ユニットと、入力端が第１論理ユニットの出力端に接続されているとともに電源端が第２電源端に接続され、第１論理ユニットの出力端における電圧を昇降させる昇降圧ユニットと、入力端が昇降圧ユニットの出力端に接続されているとともに出力端が第２論理ユニットの出力端に接続されている抵抗ユニットと、第１電源端が第１論理ユニットの電源端に接続されており、第２電源端が第２電圧源に接続され、入力端が第１論理ユニットの入力端に接続されており、制御端が抵抗ユニットの出力端に接続されており、全振幅ロジック信号を発生する全振幅信号発生器を備えている。
【００１１】
本発明は、バッファ回路に具現化することもできる。このバッファ回路は、入力端に電圧信号が入力される第１否定回路と、入力端が第１否定回路の出力端に接続されている第２否定回路を備えている。
第１否定回路は、第１トランジスタと、第２トランジスタと、第１昇降圧ユニットと、第１抵抗ユニットと、第１全振幅信号発生器を有している。第１トランジスタは、そのソースが第１電圧源に接続されるとともに、そのゲートに電圧信号が入力される。第２トランジスタは、そのソースが第１電圧源に接続されているとともに、そのゲートが第１トランジスタのゲートに接続されている。第１昇降圧ユニットは、入力端が第１トランジスタのドレインに接続されており、電源端が第２電圧源に接続されており、第１トランジスタのドレインにおける電圧を昇降させる。第１抵抗ユニットは、入力端が昇降圧ユニットの出力端に接続されているとともに、出力端が第２トランジスタのドレインに接続されている。第１全振幅信号発生器は、第１電源端が第１トランジスタのソースに接続されており、第２電源端が第２電圧源に接続され、入力端が第１トランジスタのゲートに接続されており、制御端が抵抗ユニットの出力端に接続されており、第１全振幅ロジック信号を発生させる。
【００１２】
第２否定回路は、第３トランジスタと、第４トランジスタと、第２昇降圧ユニットと、第２抵抗ユニットと、第２全振幅信号発生器を有している。第３トランジスタは、そのソースが第１電圧源に接続されるとともに、そのゲートが第１インバータの第１全振幅信号発生器の出力端に接続されており、前記第１全振幅ロジック信号を入力する。第４トランジスタは、そのソースが第３トランジスタのドレインに接続されているとともに、そのゲートが第３トランジスタのゲートに接続されている。第２昇降圧ユニットは、入力端が第３トランジスタのドレインに接続されているとともに、電源端が第２電圧源に接続され、第３トランジスタのドレインにおける電圧を昇降させる。第２抵抗ユニットは、入力端が昇降圧ユニットの出力端に接続されているとともに、出力端が第４トランジスタのドレインに接続されている。第２全振幅信号発生器は、第１電源端が第３トランジスタのソースに接続されており、第２電源端が第２電圧源に接続され、入力端が第３トランジスタのゲートに接続されており、制御端が抵抗ユニットの出力端に接続されており、第２全振幅ロジック信号を発生させる。
【発明を実施するための最良の形態】
【００１３】
（第１実施例）
図１０は、第１の実施例であるロジック回路５０を示す。ロジック回路５０では、すべてのトランジスタが同一型となっている。ロジック回路５０は、第１論理ユニット５２と、第２論理ユニット５４と、昇降圧ユニット（boost Element）５６と、抵抗ユニット５８と、全振幅信号発生器（full swing buffer）６０を備えている。
【００１４】
第１論理ユニット５２の電源端６２は、第１電圧源ＶＤＤに接続される。第１論理ユニット５２の入力端６４には、信号が入力される。即ち、第１入力信号ＩＮ１が入力される。第１論理ユニット５２と第２論理ユニット５４は、同一型のトランジスタを有している。具体的に言えば、第１実施例において、第１論理ユニット５２は、第１ｐ型金属酸化膜半導体トランジスタ６８を有している。そのソース７０は、第１電源源ＶＤＤに接続され、ゲート７２には第１入力信号ＩＮ１が入力される。第２論理ユニット５４は、第１論理ユニット５２と同一である。即ち、第２論理ユニット５４も、第２ｐ型金属酸化膜半導体トランジスタ７６を有している。第２論理ユニット５４の電源端８４は、第１論理ユニット５２の出力端６６に接続されている。即ち、第１ｐ型金属酸化膜半導体トランジスタ６８のドレイン７４に接続されている。第２論理ユニット５４の入力端８６は、第１論理ユニット５２の入力端６４に接続されている。即ち、第１ｐ型金属酸化膜半導体トランジスタ６８のゲート７２に接続されている。同様に、第２ｐ型金属酸化膜半導体トランジスタ７６のソース７８は、第１ｐ型金属酸化膜半導体トランジスタ６８のドレイン７４に接続されている。第２ｐ型金属酸化膜半導体トランジスタ７６のゲート８０は、第１ｐ型金属酸化膜半導体トランジスタ６８のゲート７２に接続されている。
【００１５】
昇降圧ユニット５６の入力端９０は第１論理ユニット５２の出力端６６に接続されており、電源端９２は第２電源端ＶＳＳに接続される。昇降圧ユニット５６は、第１論理ユニット５２の出力端６６の電圧を変更するために設けられている。昇降圧ユニット５６が有するトランジスタは、第１論理ユニット５２が有するトランジスタと同一型である。具体的に言えば、第１実施例において、昇降圧ユニット５６は、第５ｐ型金属酸化膜半導体トランジスタ９６と、第６ｐ型金属酸化膜半導体トランジスタ９８と、昇降圧コンデンサ１００を有している。第５ｐ型金属酸化膜半導体トランジスタ９６のソース１０２は、第１論理ユニット５２の出力端６６に接続されている。即ち、第１ｐ型金属酸化膜半導体トランジスタ６８のドレイン７４に接続されている。昇降圧コンデンサ１００の第１端１１４は第５ｐ型金属酸化膜半導体トランジスタ９６のソース１０２に接続されており、昇降圧コンデンサ１００の第２端１１６は第５ｐ型金属酸化膜半導体トランジスタ９６のゲート１０４に接続されている。第６ｐ型金属酸化膜半導体トランジスタ９８のソース１０８は、昇降圧コンデンサ１００の第２端１１６に接続されている。第６ｐ型金属酸化膜半導体トランジスタ９８のゲート１１０は、第２電源端ＶＳＳに接続される。第６ｐ型金属酸化膜半導体トランジスタ９８のドレイン１１２は、第６ｐ型金属酸化膜半導体トランジスタ９８のゲート１１０に接続されている。
【００１６】
抵抗ユニット５８の入力端１１８は、昇降圧ユニット５６の出力端９４に接続されている。抵抗ユニット５８の出力端１２０は、第２論理ユニット５４の出力端８８に接続されている。抵抗ユニット５８が有するトランジスタは、第１論理ユニット５２が有するトランジスタと同一型である。具体的に言えば、第１実施例において、抵抗ユニット５８は、第４ｐ型金属酸化膜半導体トランジスタ１２２を有している。第４ｐ型金属酸化膜半導体トランジスタ１２２のソース１２４は、昇降圧ユニット５６の出力端９４に接続されている。即ち、第５ｐ型金属酸化膜半導体トランジスタ９６のゲート１０４に接続されている。第４ｐ型金属酸化膜半導体トランジスタ１２２のゲート１２６は、第４ｐ型金属酸化膜半導体トランジスタ１２２のソース１２４に接続されている。第４ｐ型金属酸化膜半導体トランジスタ１２２のドレイン１２８は、第２論理ユニット５４の出力端８８に接続されている。即ち、第２ｐ型金属酸化膜半導体トランジスタ７６のドレイン８２に接続されている。
【００１７】
全振幅信号発生器６０の第１電源端１３０は、第１電圧源ＶＤＤに接続される。換言すれば、全振幅信号発生器６０の第１電源端１３０は、第１論理ユニット５２の電源端６２に接続されている。全振幅信号発生器６０の第２電源端１３２は、第２電圧源ＶＳＳに接続される。換言すれば、全振幅信号発生器６０の第２電源端１３２は、昇降圧ユニット５６の電源端９２に接続されている。全振幅信号発生器６０の入力端１３４は、第１論理ユニット５２の入力端６４に接続されている。全振幅信号発生器６０の制御端１３６は、抵抗ユニット５８の出力端１２０に接続されている。全振幅信号発生器６０は、全振幅ロジック（full logic swing）信号を発生させるために設けられている。
【００１８】
全振幅信号発生器６０が有するトランジスタもまた、第１論理ユニット５２が有するトランジスタと同一型である。具体的に言えば、第１実施例において、全振幅信号発生器６０は、第７ｐ型金属酸化膜半導体トランジスタ１３８と、第７ｐ型金属酸化膜半導体トランジスタ１３８に直列する第３ｐ型金属酸化膜半導体トランジスタ１４６を有している。第３ｐ型金属酸化膜半導体トランジスタ１４６のゲート１５０は、抵抗ユニット５８の出力端１２０に接続されている。即ち、第４ｐ型金属酸化膜半導体トランジスタ１２２のドレイン１２８に接続されている。第３ｐ型金属酸化膜半導体トランジスタ１４６のドレイン１５２は、第２電圧源ＶＳＳに接続される。換言すれば、第４ｐ型金属酸化膜半導体トランジスタ１４６のドレイン１５２は、昇降圧ユニット５６の第６ｐ型金属酸化膜半導体トランジスタ９８のドレイン１１２に接続されている。
【００１９】
第７ｐ型金属酸化膜半導体トランジスタ１３８のソース１４０は、第１電圧源ＶＤＤに接続される。換言すれば、第７ｐ型金属酸化膜半導体トランジスタ１３８のソース１４０は、第１ｐ型金属酸化膜半導体トランジスタ６８のソース７０に接続されている。第７ｐ型金属酸化膜半導体トランジスタ１３８のゲート１４２は、第２論理ユニット５４の入力端８６に接続されている。即ち、第２ｐ型金属酸化膜半導体７６のゲート８０に接続されている。第７ｐ型金属酸化膜半導体トランジスタ１３８のドレイン１４４は、第３ｐ型金属酸化膜半導体トランジスタ１４６のソース１４８に接続されている。第７ｐ型金属酸化膜半導体トランジスタ１３８は、第１論理ユニット５２（もしくは第２論理ユニット５４）と同様に第３論理ユニット１５４と見なすことができる。第３論理ユニット１５４の電源端１５６は、第１電圧源ＶＤＤに接続される。第３論理ユニット１５４の入力端１５８は、第１論理ユニット５２の入力端６４に接続されているとともに、第１入力信号ＩＮ１を入力する。第３論理ユニット１５４の出力端１６０は、第３ｐ型金属酸化膜半導体トランジスタ１４６のソース１４８に接続されている。全振幅バッファ６０から発生する全振幅ロジック信号は出力端１６０から出力される。
【００２０】
図１１を参照してロジック回路５０の動作の課程について説明する。図１１は、ロジック回路５０のオシログラムを示す。ロジック回路５０の入力端６４の第１入力信号ＩＮ１が低電圧ＬＯＷである場合、第１、第２、第７ｐ型金属酸化膜半導体トランジスタ６８、７６、１３８は、いずれも通電状態となる。また、第６、第５、第４ｐ型金属酸化膜半導体トランジスタ９８、９６、１２２も、いずれも通電状態となる。従って、第１論理ユニット５２の出力端６６における第１電圧Ｖ１と、第２論理ユニット５４の出力端８８における第２電圧Ｖ２と、昇降圧コンデンサ１００の第２端１１６における第３電圧Ｖ３は、それぞれ図１１の第１部分１に示すとおりとなる。これらは、いずれもＶＤＤより低くなる。ただし、第３ｐ型金属酸化膜半導体トランジスタ１４６は通電状態とはならず、第３ｐ型金属酸化膜半導体トランジスタ１４６のゲート１５０における第２電圧Ｖ２が高電圧ＨＩＧＨに接近することから、ロジック回路５０の出力端１６０における出力電圧ＯＵＴはＶＤＤと略等しくなる。
【００２１】
一方、第１入力信号ＩＮ１が低電圧ＬＯＷから高電圧ＨＩＧＨに切り換った場合、第１、第２、第７ｐ型金属酸化膜半導体トランジスタ６８、７６、１３８はいずれも通電状態ではなくなり、第６、第５、第４ｐ型金属酸化膜半導体トランジスタ９８、９６、１２２はそのまま通電状態となる。従って、昇降圧コンデンサ１００の第２端１１６における第３電圧Ｖ３は、図１１の第２部分に示すように急に低下する。その結果、第３ｐ型金属酸化膜半導体トランジスタ１４６が十分に通電可能な状態となり、ロジック回路５０の出力端１６０から理想的な低レベルの出力電圧ＯＵＴを出力することができる。
【００２２】
簡単に述べると、ロジック回路５０において、第１論理ユニット５２の入力端６４に入力する信号の電圧が高電圧ＨＩＧＨに等しい場合、出力端１６０から出力される全振幅ロジック信号の電圧は低電圧ＬＯＷに等しくなる。一方、第１論理ユニット５２の入力端６４に入力する信号の電圧が低電圧ＬＯＷに等しい場合、出力端１６０から出力される全振幅ロジック信号の電圧は高電圧ＨＩＧＨに等しくなる。
【００２３】
第１実施例において、第１論理ユニット５２と、第２論理ユニット５４と、昇降圧ユニット５６と、抵抗ユニット５８の主要な役割は、第３論理ユニット１５４の第３ｐ型金属酸化膜半導体トランジスタ１４６に、図１１の第２部分に示すような十分に通電可能な第３電圧Ｖ３を提供することにある。そして、ロジック回路５０の下流側に接続されるその他ロジック回路を実際に駆動する重要な役割は、第３ロジック回路１５４に委ねられている。従って、第１論理ユニット５２と、第２論理ユニット５４と、昇降圧ユニット５６と、抵抗ユニット５８のサイズは極めて小さくすることができる。それにより、第１論理ユニット５２と、第２論理ユニット５４と、昇降圧ユニット５６と、抵抗ユニット５８はいずれもサイズが小さく高抵抗となるので、第１論理ユニット５２と、第２論理ユニット５４と、昇降圧ユニット５６と、抵抗ユニット５８を流れる直流電流は小さくなり、ロジック回路５０では僅かな電気エネルギーが消耗されることとなる。
【００２４】
第１実施例において、ロジック回路５０が有する全てのトランジスタは、ｐ型金属酸化膜半導体トランジスタである。しかしながら、本実施例の同一型のみのトランジスタを有するロジック回路では、すべてのトランジスタをｎ型金属酸化膜半導体トランジスタとすることもできる。
【００２５】
（第２実施例）
図１２は、第２実施例のロジック回路２５０の回路図を示す。ロジック回路２５０は、すべてのトランジスタが同一型となっている。ロジック回路２５０は、第１論理ユニット５２と、第２論理ユニット５４と、昇降圧ユニット５６と、抵抗ユニット２５８と、全振幅信号発生器６０を備えている。第１実施例と同様に、抵抗ユニット２５８の入力端２１８は、昇降圧ユニット５６の出力端９４に接続されており、抵抗ユニット２５８の出力端２２０は、第２論理ユニット５４の出力端８８に接続されている。
【００２６】
第１実施例のロジック回路５０では第２論理ユニット５４の電源端８４が第１論理ユニット５２の出力端６６に接続されているのに対して、第２実施例のロジック回路２５０では第２論理ユニット５４の電源端８４が第１電圧源ＶＤＤに接続されるようになっている。第１入力電圧ＩＮ１が低電圧ＬＯＷである場合、第１論理ユニット５２の出力端６６における電圧はＶＤＤと等しくなる。そのことから、第２論理ユニット５４の電源端８４は、第１論理ユニット５２の出力端６６に必ずしも接続する必要はなく、第１電圧源ＶＤＤに直接するようにしてもよい。
また、第１実施例のロジック回路５０では、抵抗ユニット５８の第４ｐ型金属酸化膜半導体トランジスタ１２２を単に抵抗体として用いている。従って、第２実施例のロジック回路２５０では、抵抗ユニット２５８に第４ｐ型金属酸化膜半導体トランジスタ５８を設けず、抵抗素子２２２で代替している。抵抗素子２２２の第１端２２４は、昇降圧ユニット５６の出力端９４に接続されており、抵抗素子２２２の第２端２２８は、第２論理ユニット５４の出力端８８に接続されている。
図１２に示すロジック回路２５０の動作は、図１０に示すロジック回路５０の動作と同様である。従って、重複して説明することは避けることとする。留意すべき点は、ロジック回路２５０において通電する直流電流を極めて小さくするために、抵抗素子２２２の抵抗値は極めて大きくする必要があるという点である。
【００２７】
（第３実施例）
図１３は、第３実施例のロジック回路３５０の回路図を示す。ロジック回路３５０は、すべてのトランジスタが同一型となっている。ロジック回路３５０は、第４論理ユニット３５２と、第５論理ユニット３５４と、昇降圧ユニット５６と、抵抗ユニット２５８と、全振幅信号発生器３６０を備えている。ロジック回路３５０における第４論理ユニット３５２と第５論理ユニット３５４と昇降圧ユニット５６と抵抗ユニット２５８と全振幅信号発生器３６０との間の接続方式は、ロジック回路５０における第１論理ユニット５２と第２論理ユニット５４と昇降圧ユニット５６と抵抗ユニット５８と全振幅信号発生器６０との間の接続方法と略同一である。従って、ここでは説明を省略する。
【００２８】
第１実施例のロジック回路５０では、第１論理ユニット５２が第１ｐ型金属酸化膜半導体トランジスタ６８のみを有する。それに対して、第３実施例のロジック回路３５０では、第４論理ユニット３５２が、第１ｐ型金属酸化膜半導体トランジスタ６８に加えて、第１ｐ型金属酸化膜半導体トランジスタ６８に直列する第１１ｐ型金属酸化膜半導体トランジスタ３６８をさらに有している。第１１ｐ型金属酸化膜半導体トランジスタ３６８のソース３７０は、第１ｐ型金属酸化膜半導体トランジスタ６８のドレイン７４に接続されている。第１１ｐ型金属酸化膜半導体トランジスタ３６８のゲート３７２には、第２入力信号ＩＮ２を入力される。第１１ｐ型金属酸化膜半導体トランジスタ３６８のドレイン３７４は、昇降圧ユニット５６の入力端９０に接続されている。第４論理ユニット３５２は、否定理論積回路（ＮＡＮＤ）と等価である。
【００２９】
ロジック回路３５０では、第５論理ユニット３５４と、全振幅信号発生器３６０の第６論理ユニット４５４が、第４論理ユニット３５２と同一である必要がある。従って、第５論理ユニット３５４は、第２ｐ型金属酸化膜半導体トランジスタ７６に加えて、第２ｐ型金属酸化膜半導体トランジスタ７６に直列する第１２ｐ型金属酸化膜半導体トランジスタ３７６をさらに有している。また、第６論理ユニット４５４は、第７ｐ型金属酸化膜半導体トランジスタ１３８に加えて、第７ｐ型金属酸化膜半導体トランジスタ１３８に直列する第１７ｐ型金属酸化膜半導体トランジスタ４３８をさらに有している。ここで、第１２ｐ型金属酸化膜半導体トランジスタ３７６のゲート３８０と、第１７ｐ型金属酸化膜半導体トランジスタ４３８のゲート４４２は、いずれも第１１ｐ型金属酸化膜半導体トランジスタ３６８のゲート３７２に接続されており、また、第２入力信号ＩＮ２を入力するようになっている。
図１４は、ロジック回路３５０のオシログラムを示す。第４論理ユニット３５２と、第５論理ユニット３５４と、全振幅信号発生器３６０の第６論理ユニット４５４は、否定理論積回路と等価である。従って、ロジック回路３５０の出力端１６０からは、第１入力信号ＩＮ１と第２入力信号ＩＮ２の両者が低電圧ＬＯＷである場合のみに、高電圧ＨＩＧＨが出力される。
【００３０】
（第４実施例）
図１５は、第４実施例のロジック回路５５０の回路図を示す。ロジック回路５５０は、すべてのトランジスタが同一型となっている。ロジック回路５５０は、第７論理ユニット５５２と、第８論理ユニット５５４と、昇降圧ユニット５６と、抵抗ユニット２５８と、全振幅信号発生器５６０を備えている。第４実施例のロジック回路５５０における第７論理ユニット５５２と第８論理ユニット５５４と昇降圧ユニット５６と抵抗ユニット２５８と全振幅信号発生器５６０との間の接続方式は、第１実施例のロジック回路５０における第１論理ユニット５２と第２論理ユニット５４と昇降圧ユニット５６と抵抗ユニット５８と全振幅信号発生器６０との間の接続方法と略同一である。従って、ここでは説明を省略する。
【００３１】
第１実施例のロジック回路５０では、第１論理ユニット５２が、第１ｐ型金属酸化膜半導体トランジスタ６８のみを有している。それに対して、第４実施例のロジック回路５５０では、第７論理ユニット５５２が、第１ｐ型金属酸化膜半導体トランジスタ６８に加えて、第１ｐ型金属酸化膜半導体トランジスタ６８に並列する第１４ｐ型金属酸化膜半導体トランジスタ５６８をさらに有している。第１４ｐ型金属酸化膜半導体トランジスタ５６８のソース５７０は、第１ｐ型金属酸化膜半導体トランジスタ６８のソース７０に接続されている。第１４ｐ型金属酸化膜半導体トランジスタ５６８のゲート５７２には、第２入力信号ＩＮ２が入力される。第１４ｐ型金属酸化膜半導体トランジスタ５６８のドレイン５７４は、昇降圧ユニット５６の入力端９０に接続されている。第７論理ユニット５５２は、否定論理和回路（ＮＯＲ）と等価である。
【００３２】
ロジック回路５５０では、第８論理ユニット５５４と、全振幅信号発生器５６０の第９論理ユニット６５４が、第７論理ユニット５５２と同一である必要がある。従って、第８論理ユニット５５４は、第２ｐ型金属酸化膜半導体トランジスタ７６に加えて、第２ｐ型金属酸化膜半導体トランジスタ７６に並列する第１５ｐ型金属酸化膜半導体トランジスタ５７６をさらに有している。第６論理ユニット６５４は、第７ｐ型金属酸化膜半導体トランジスタ１３８に加えて、第７ｐ型金属酸化膜半導体トランジスタ１３８に並列する第１６ｐ型金属酸化膜半導体トランジスタ６３８をさらに有している。第１５ｐ型金属酸化膜半導体トランジスタ５７６のゲート５８０と、第１６ｐ型金属酸化膜半導体トランジスタ６３８のゲート６４２は、いずれも第１４ｐ型金属酸化膜半導体トランジスタ５６８のゲート５７２に接続されており、また、第２入力信号ＩＮ２が入力されるようになっている。
【００３３】
図１６は、ロジック回路５５０のオシログラムを示す。第７論理ユニット５５２と、第８論理ユニット５５４と、全振幅信号発生器５６０の第９論理ユニット６５４は、否定論理和回路に等価である。従って、ロジック回路５５０の出力端１６０からは、第１入力信号ＩＮ１と第２入力信号ＩＮ２の少なくとも一方が低電圧ＬＯＷの場合のみに、高電圧ＨＩＧＨが出力される。
【００３４】
（第５実施例）
図１７は、第５実施例のロジック回路７５０の回路図を示す。ロジック回路７５０は、第１論理ユニット５２と、第２論理ユニット５４と、全振幅信号発生器６０に加えて、昇降圧ユニット７５６をさらに有している。
先に説明した第１実施例から第４実施例において、抵抗ユニット５８（抵抗ユニット２５８も同じく）は、いずれも昇降圧ユニット５６の外部に設けられている。しかしながら、第５実施例のように、各実施例のロジック回路において、抵抗ユニット５８、２５８を、昇降圧ユニット５６内に設けることもできる。
本発明の第５実施例では、昇降圧ユニット７５６は、第５ｐ型金属酸化膜半導体トランジスタ９６と、第６ｐ型金属酸化膜半導体トランジスタ９８と、昇降圧コンデンサ１００に加えて、抵抗ユニット５８（もしくは抵抗ユニット２５８）をさらに有している。抵抗ユニット５８の出力端１１８は、他の実施例と同様に、第６ｐ型金属酸化膜半導体トランジスタ９８のソース１０８に接続されている。ただし、第５ｐ型金属酸化膜半導体トランジスタ９５のゲート１０４は、他の実施例のように第６ｐ型金属酸化膜半導体トランジスタ９８のソース１０８に接続する（図１０参照）ことに代えて、抵抗ユニット５８の出力端１２０に接続されている。昇降圧ユニット７５６の出力端９６は、他の実施例のように抵抗ユニット５８の入力端１１８に接続する（図１０参照）ことに代えて、全振幅信号発生器６０の制御端１３６に直接接続されている。
第５実施例におけるロジック回路７５０の動作の課程は、第１実施例のロジック回路５０の動作の課程と略同一である。従って、ここでは説明を省略する。
【００３５】
上記した各実施例のロジック回路は、実際の各種回路に応用することができる。例えば図１８は、多数個のロジック回路５０を直列接続したバッファ回路８５０の回路図を示す。バッファ回路８５０は、ロジック回路５０の数やロジック回路５０内の全振幅信号発生器６０のサイズを変更することによって、相当のレベルと駆動能力を発揮することができる。当然のことながら、各実施例のロジック回路は、ラッチ回路やシフトレジスタに応用することもできる。
上記した各実施例において、ロジック回路５０（２５０、３５０、５５０、７５０）は、いずれも全振幅信号発生器６０（３６０、５６０）を有している。ここで、全振幅信号発生器６０は、他の様々な形態のバッファ回路に変更することができる。例えば、図１９に示すようにバッファ回路８５０を用いることもできる。
【００３６】
従来の技術に比して、本実施例のトランジスタが同一型のみのロジック回路は、第１論理ユニットと、第２論理ユニットと、昇降圧ユニットと、抵抗ユニットと、全振幅信号発生器を備えている。本実施例のロジック回路において、第１論理ユニットと、第２論理ユニットと、昇降圧ユニットと、抵抗ユニットは、全振幅信号発生器内の第３論理ユニットのトランジスタに十分な通電を可能とする電圧を提供することを主要な役割とする。そして、ロジック回路の下流側に接続されるその他ロジック回路を駆動するという重要な役割は、実質的に前記第３論理ユニットに委ねられている。従って、第１論理ユニットと、第２論理ユニットと、昇降圧ユニットと、抵抗ユニットのサイズは極めて小さくすることができる。その結果、第１論理ユニットと第２論理ユニットと昇降圧ユニットと抵抗ユニットはサイズが小さく高抵抗となるので、第１論理ユニットと第２論理ユニットと昇降圧ユニットと抵抗ユニットに流れる直流電流は極めて小さくなる。ロジック回路では、僅かの電気エネルギーが消耗されるだけとなる。さらに、全振幅信号発生器を設けることによって、ロジック回路が十分な振幅の全振幅ロジック信号を出力することが可能となる。
【００３７】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３８】
【図１】従来のトランジスタが同一型のみのロジック回路の回路図。
【図２】図１に示すロジック回路の等価回路図。
【図３】図１に示すロジック回路のオシログラム。
【図４】従来の他のロジック回路の回路図。
【図５】図４に示すロジック回路の等価回路図（入力信号が低電圧時）。
【図６】図４に示すロジック回路の等価回路図（入力信号が高電圧時）。
【図７】図４に示すロジック回路のオシログラム。
【図８】従来のすべてのトランジスタが同一型のみの否定理論積回路の回路図。
【図９】図８に示す否定理論積回路のオシログラム。
【図１０】第１実施例のロジック回路の回路図。
【図１１】図１０に示すロジック回路のオシログラム。
【図１２】第２実施例のロジック回路の回路図。
【図１３】第３実施例のロジック回路の回路図。
【図１４】図１３に示すロジック回路のオシログラム。
【図１５】第４実施例のロジック回路の回路図。
【図１６】図１５に示すロジック回路のオシログラム。
【図１７】第５実施例のロジック回路の回路図。
【図１８】図１０に示すロジック回路を複数有するバッファ回路の回路図。
【図１９】図１８に示すバッファ回路を有するロジック回路の回路図。
【符号の説明】
【００３９】
１０、２０、５０、２５０、３５０、５５０、７５０：ロジック回路
１２、６８：第１ｐ型金属酸化膜半導体トランジスタ
１４、７６：第２ｐ型金属酸化膜半導体トランジスタ
１６：出力コンデンサ
２２、１４６：第３ｐ型金属酸化膜半導体トランジスタ
２６：カップリングコンデンサ
３２、１２２：第４ｐ型金属酸化膜半導体トランジスタ
３４、９６：第５ｐ型金属酸化膜半導体トランジスタ
３６、９８：第６ｐ型金属酸化膜半導体トランジスタ
５２、５４、１５４、３５２、４５４、５５２、５５４、６５４：論理ユニット
５６、７５６：昇降圧ユニット
５８、２５８：抵抗ユニット
６０、３６０、５６０：全振幅信号発生器
３６８：第１１ｐ型金属酸化膜半導体トランジスタ
３７６：第１２ｐ型金属酸化膜半導体トランジスタ
４３８：第１７ｐ型金属酸化膜半導体トランジスタ
５６８：第１４ｐ型金属酸化膜半導体トランジスタ
５７６：第１５ｐ型金属酸化膜半導体トランジスタ
６３８：第１６ｐ型金属酸化膜半導体トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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