(57)【要約】【課題】  スイッチング動作にともなうノイズを発生する回路を搭載した半導体チップと、そのノイズを受けることで特性が劣化する回路を搭載した半導体チップとの位置関係を工夫することによって、ノイズの影響を受ける回路のノイズによる特性劣化を回避した半導体装置を提供することを目的とする。【解決手段】  スイッチング動作にともなうノイズを発生する回路を搭載した少なくとも一つの半導体チップ１と、そのノイズを受けることで特性が劣化する回路を搭載した少なくとも一つの半導体チップ２とを、それぞれ回路面を上にして積層した半導体装置において、前者の半導体チップ１を後者の半導体チップ２よりも上に配置する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
スイッチング動作にともないノイズを発生する回路を搭載した少なくとも一つの半導体チップと、そのノイズを受けることで特性が劣化する回路を搭載した少なくとも一つの半導体チップとを、それぞれ回路面を上にして積層した半導体装置において、前者の半導体チップを後者の半導体チップよりも上に配置したことを特徴とする半導体装置。
【請求項２】
前記請求項１に記載の半導体装置において、上記２つの半導体チップ間に導体板を挟み、それを、前記のノイズを発生する回路のグランドと接続することを特徴とする半導体装置。
【請求項３】
前記請求項１又は２に記載の半導体装置において、前記ノイズを発生する回路の動作周波数が、前記ノイズを受けることで特性が劣化する回路の動作周波数よりも低いことを特徴とする半導体装置。
【請求項４】
前記請求項１又は２に記載の半導体装置において、前記ノイズを発生する回路の動作電圧が、前記ノイズを受けることで特性が劣化する回路の電源電圧よりも５倍以上高いことを特徴とする半導体装置。
【請求項５】
前記請求項１又は２に記載の半導体装置において、前記ノイズを発生する回路が、ＤＣ−ＤＣコンバータ回路、レギュレータ回路又はＤ級アンプであることを特徴とする半導体装置。
【請求項６】
前記請求項１又は２に記載の半導体装置において、前記特性が劣化する回路が、ＰＬＬ回路、ＡＤＣ回路又はＤＡＣ回路であることを特徴とする半導体装置。
【請求項７】
前記請求項１又は２に記載の半導体装置において、前記ノイズを発生する回路が、ＤＣ−ＤＣコンバータ回路、レギュレータ回路又はＤ級アンプであり、前記特性が劣化する回路が、ＰＬＬ回路、ＡＤＣ回路又はＤＡＣ回路であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に一つの半導体パッケージ内に複数の半導体チップが積層された半導体装置に関する。特に、少なくとも一つの半導体チップにはスイッチング動作を行う回路が搭載され、他の少なくとも一つの半導体チップには上記スイッチングノイズを受けることによって特性が劣化する回路が搭載されている半導体装置に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、一つの半導体パッケージの中に複数の半導体チップを積層した半導体装置が実用化され、携帯電話やデジタルカメラに搭載され始めている。その多くは、マイクロコントローラなどの情報処理用ＬＳＩと情報処理データを一時格納するためのメモリーＬＳＩを積層したものである。このように一つの半導体パッケージの中に複数の半導体チップを積層した半導体装置のことを、マルチチップパッケージ（ＭＣＰ）もしくはシステムインパッケージ（ＳｉＰ）と呼んでおり、今後は、情報処理用ＬＳＩとメモリーＬＳＩ以外の半導体チップの組合せにも、この小型/薄型に適したパッケージ構造が利用されることが予想されている。
【０００３】
上記半導体チップの組み合わせ以外としては、アナログチップ、デジタルチップ、ＲＦチップ、電源チップなど、異種チップの組合せが予想されている。この背景には、製造プロセスの異なる回路を１チップ内に作りこむよりも、別々のプロセスで各半導体チップを製造し、それを１パッケージ内に収めた方が、製品コストが安くなると予想されているためである。しかし、このような半導体チップの組み合わせでは、半導体チップ上にあるノイズを発生しやすい回路から他の半導体チップ上にあるノイズを受けやすい回路へのノイズ干渉が問題となりやすい。そのため、この問題を解決することを目的とした半導体装置がいくつか開示されている。
【０００４】
例えば、図１３に示す特許文献１の例は、ノイズを発生する半導体チップとそのノイズを受ける半導体チップを積層した半導体装置である。２つの半導体チップ間で伝播するノイズを回避するために、半導体チップ間に等方性導電フィルム１１１を挟み込み、それを電源電位もしくはグランド電位に接続している。また、図１４に示す特許文献２の例は、前文献の等方性導電フィルムの部分を伝熱導体板２０８にしている。いずれもこの構造により、半導体チップ間を伝播するノイズが回避できるとしている。
【特許文献１】特開２００４−３１６４９号公報
【特許文献２】特許２００４−１１１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、これら特許文献に開示された半導体装置には実用化上、いくつかの問題点がある。
第１の問題点は、従来の例では、ノイズを発生する半導体チップとそのノイズを受けると特性が劣化する半導体チップとを上下のどちらに配置すればノイズの影響を低減できるのか、または、ノイズを発生する回路とそのノイズを受けると特性が劣化する回路をそれぞれ上下の半導体チップ内のどちら側におくべきかが明確でない点である。この点が明らかでないため、充分にノイズを除去できず、ノイズによる特性劣化を回避した半導体装置を実現できなかった。
【０００６】
第２の問題点は、ノイズ混入回避のために、従来の技術にあるように、等方性導電フィルムや伝熱導体板などの導体板を導入するとしても、どの電源もしくはグランドにこれらを接続すべきか、明確な設計ルールが開示されていなかったことである。従来の技術では、これらの情報が全く開示されていなかったため、実際に半導体チップ間に導体板を挟んだとしても、ノイズ低減効果が発揮されないケースがあった。
【０００７】
本発明の目的は、スイッチング動作にともなうノイズを発生する回路を搭載した半導体チップと、そのノイズを受けることで特性が劣化する回路を搭載した半導体チップとの積層する上下の位置関係を工夫することによって、ノイズによる特性劣化を回避して動作の安定化を図った半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明にかかる半導体装置では、スイッチング動作にともないノイズを発生する回路を搭載した少なくとも一つの半導体チップと、そのノイズを受けることで特性が劣化する回路を搭載した少なくとも一つの半導体チップとを、それぞれ回路面を上にして積層した半導体装置において、前者の半導体チップを後者の半導体チップよりも上に配置したことを特徴とする（請求項１乃至７）。
これにより、ノイズを発生する半導体チップの回路面からのノイズを、その半導体チップのシリコン内部で吸収して、下にはほとんど漏れないようにできるので、ノイズを受ける側の回路へのノイズ混入を小さくすることが可能なマルチチップの半導体装置を実現することができる。
【０００９】
また、上記２つの半導体チップ間に導体板を挟み、それを、前記のノイズを発生する回路のグランドと接続したことを特徴とする（請求項２）。
これにより、導体板を電磁界の遮蔽板とすることができて、ノイズを受ける側の回路へのノイズ混入を小さくすることができる。
【００１０】
また、前記ノイズを発生する回路の動作周波数が、前記ノイズを受けることで特性が劣化する回路の動作周波数よりも低いことを特徴とする（請求項３）。
通常、ノイズを受けやすい、ノイズに特に敏感な回路では、その動作周波数よりも低い周波数成分のノイズを嫌う。例えば、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路では、ＰＬＬ回路のクロック周波数よりも低い周波数成分のノイズが混入するとクロック周波数の振れ（ジッタ）が生じ、ＰＬＬ回路の役割である、安定なクロック信号を出力できなくなる。また、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）回路やＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）回路では、アナログ信号をデジタル信号、もしくはデジタル信号をアナログ信号にサンプリングする周波数よりも低い周波数成分のノイズが混入すると、Ｓ/Ｎ比が低下し、アナログ信号を正確なデジタル信号に変換することや、デジタル信号を正確なアナログ信号に変換することができなくなる。そのため、ノイズを発生する回路の動作周波数がノイズを受けることで特性が劣化する回路の動作周波数よりも低い場合に、ノイズ混入を回避する必要性が生じ、それを回避することができる。
【００１１】
また、ここで、前記ノイズを発生する回路の動作電圧が、前記ノイズを受けることで特性が劣化する回路の電源電圧よりも５倍以上高いことを特徴とする（請求項４）。
ノイズを発生する回路の動作電圧がノイズを受ける回路の電源電圧よりも高ければ高いほど、ノイズ混入を回避する必要性が生じるため、本特徴により、マルチチップの半導体装置において、従来の半導体装置に比べ、ノイズの影響の少ないマルチチップの半導体装置を実現することができる。
【００１２】
ここで、前記ノイズを発生する回路が、ＤＣ−ＤＣコンバータ回路、レギュレータ回路、Ｄ級アンプのいずれかであることを特徴とする（請求項５）。
また、前記特性が劣化する回路が、ＰＬＬ回路、ＡＤＣ回路、ＤＡＣ回路のいずれかであることを特徴とする（請求項６）。
さらに、前記ノイズを発生する回路が、ＤＣ−ＤＣコンバータ回路、レギュレータ回路、Ｄ級アンプのいずれかであり、かつ、前記特性が劣化する回路が、ＰＬＬ回路、ＡＤＣ回路又はＤＡＣ回路のいずれかであることを特徴とする（請求項７）。
これらにより、ノイズを発生する回路と、ノイズの影響を受けて特性が劣化する回路とを別々にして、相互の回路間でのノイズの影響を低減して、安定した動作が可能なマルチチップの半導体装置を実現することができる。
【発明の効果】
【００１３】
本発明は、以上に述べたように、複数の半導体チップを積層したマルチチップの半導体装置において、ノイズを発生する回路を搭載した半導体チップを上にし、そのノイズを受けることで特性が劣化する回路を搭載した半導体チップを下にするように半導体チップの積層の順序を守ること、またその積層の順序を守りながら半導体チップ間に導体板を挟んでノイズを発生する回路のグランドに接続することにより、一方の半導体チップから他方の半導体チップへのノイズの影響を大幅に減らし、安定な動作が可能なマルチチップパッケージの半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１４】
本発明者は、スイッチング動作にともないノイズを発生する回路を搭載した半導体チップと、そのノイズを受けると特性が劣化する回路を搭載した半導体チップとを、上下重ねる位置関係を変えることで、そのノイズ混入量が変わることを実験によって確認した。
先にも述べたように、従来技術では、このことが開示されていなかったため、ノイズによる特性劣化を回避した半導体装置を確実に実現しているとはいえなかった。
また、ノイズ混入回避のために、半導体チップの間に等方性導電フィルムや伝熱導体板などの導体板を挿入した場合でも、どの電源もしくはグランドに接続すべきか、明確な設計ルールが開示されていなかった。
本発明者は、この点でも、半導体チップ間に挿入する導体板を特定の電源もしくはグランドに接続しないと、導体板によるノイズ低減効果が現れないことを実験によって確認した。
【００１５】
ここで、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の半導体装置の第１の実施の形態の断面図である。
図１に示す半導体装置１０は、スイッチング動作を行う回路が搭載されている半導体チップ１が上、そのスイッチングノイズによって特性が劣化する回路が搭載されている半導体チップ２が下に位置している。
【００１６】
各半導体チップ１、２から配線基板４までの結線は、ワイヤーボンディングでワイヤー６、７を介して行われており、それが配線基板４内にある配線パターンを介して最終的にはこの半導体装置をマザー基板に接続するためのハンダボール５にまでつながっている。本第１の実施の形態では、上部の半導体チップ１と下部の半導体チップ２の大きさがほぼ同じ大きさである。この場合、下の半導体チップ２にワイヤーボンディングを設けるため、半導体チップ１及び２の間には、各半導体チップ１、２よりも小さいスペーサ３を設けている。
【００１７】
次に、本発明の第１の実施形態の半導体装置の製造方法について説明する。
図１に示した半導体装置１０は以下の手順で設計し、製造する。
設計に当たり、最初に、本半導体装置で実現する機能をすべて列挙し、機能ブロック間の信号授受や、各機能ブロックの製造プロセスなどを考慮し、複数の半導体チップにその機能ブロックを割り振る。
次に、スイッチング動作にともない多くのノイズを発生する回路ブロックと、そのノイズの影響を受けると特性が劣化する回路ブロックとを、それぞれ別の半導体チップに振り分け、前者を上側に配置するように半導体チップのレイアウトを決定する。
次に、各半導体チップ１及び２から配線基板４までのワイヤー６、７の配置と、ワイヤー６、７が配線基板４に接続するステッチ位置から、配線基板裏面のハンダボール５までの引き出しを決定し、配線基板４を製造する。
【００１８】
ついで、各半導体チップを所望の厚みまで研削し、ダイボンディング材を用いて半導体チップ２、スペーサ３、半導体チップ１の順に搭載していきながら、各半導体チップ１、２と配線基板４の間をワイヤー６、７で接続する。
ワイヤーボンディング終了後、樹脂によって配線基板４の半導体チップ側を封止する。最後に、配線基板４の裏面にハンダボール５を搭載することによって本実施の形態の半導体装置は完成する。
半導体装置２０は、半導体装置１０と同じ手順で製造することができる。一方、半導体装置３０は、スペーサが不要なため、その手順を省けばよい。
【００１９】
図２は、上記手順によって製造した半導体装置Ｂ１と、半導体チップ１（２.８ｍｍ□）、２（２.７ｍｍ□）を上下逆にした半導体装置Ａ１との信号に対するノイズ量を測定した結果である。半導体チップの厚みは共に１２０μｍ、スペーサ３の厚みは３２０μｍとした。半導体チップ１、２とスペーサ３との材質は共にシリコンとした。
半導体チップ１には、約７００ｋＨｚでスイッチング動作することで、３.６Ｖの直流電源電圧を５Ｖもしくは１５Ｖに昇圧するＤＣ−ＤＣコンバータ回路を設けた。
ＤＣ出力電圧が５Ｖもしくは１５Ｖなので、この回路は５Ｖもしくは１５Ｖでスイッチング動作することになるが、図２は、これを１５Ｖにした場合の結果である。
一方、半導体チップ２には、電源電圧３.０Ｖで１１４ＭＨｚの基準クロック信号を生成するＰＬＬ回路を設けた。
【００２０】
図２の結果は、両回路を同時に動作させた環境で、ＰＬＬ回路内部の基準信号の周波数スペクトルを測定し、その基準信号の振幅と、その信号の両脇に重畳したＤＣ−ＤＣコンバータのスイッチングノイズの振幅を比較した値である。
より正確には、１１４ＭＨｚを１/２分周した５７ＭＨｚの信号を外部に取り出し、その振幅に対してプラス/マイナス約７００ｋＨｚの位置に重畳しているＤＣ−ＤＣコンバータのスイッチングノイズの振幅を測定し、ノイズ/信号の比を２０×logのデシベルでプロットした値である。■の最大値とは、ある一定期間に計測器が表示した最大値を示し、◆の平均値とは、ある一定期間に計測器が表示した平均値を示している。
本発明に該当するＤＣ−ＤＣコンバータ回路を含む半導体チップが上にあるＢ１に比べ、ＤＣ−ＤＣコンバータ回路を含む半導体チップが下にあるＡ１では混入するノイズが約４ｄＢ高い。
この結果から、スイッチング動作する回路を搭載した半導体チップを上に配置した本発明の第１の実施形態の方が、ノイズ混入による特性劣化が低減できていることが確認できる。
【００２１】
図３、４にＡ１、Ｂ１で、ＤＣ−ＤＣコンバータ回路が１５Ｖ電源電圧で動作した場合の、図５、６にＤＣ−ＤＣコンバータ回路が５Ｖ電源電圧で動作した場合の測定生データを示す。□がＰＬＬ回路の信号であり、◇がＤＣ−ＤＣコンバータのクロックノイズであり、□の値と◇の値の差分が、図２に示した測定結果の信号対ノイズ量を表す。
【００２２】
図３、４の結果は、ＤＣ−ＤＣコンバータの動作電圧が１５Ｖの場合であるが、図５、６に示した、それを５Ｖにした場合、信号対ノイズ量の比は、Ａ１、Ｂ１ともに、−７０ｄＢのノイズフロア以下であった。この結果は、ノイズを発生する側の回路の動作電圧が低いほどノイズ干渉の影響が低下することを示している。
この実施例の場合には、ＰＬＬ回路の電源電圧３.０Ｖに対し、ＤＣ−ＤＣコンバータの動作電源電圧がその約１.７倍の５Ｖでは問題にならず、その５倍の１５Ｖのとき、ノイズ混入が顕著に現れていた。このように、電圧に大きな差がある場合に初めてノイズ干渉の問題が発生し、本発明のような半導体装置が効果を発揮することがわかる。
【００２３】
図７は、本発明の第２の実施形態の半導体装置２０の断面図で、上の半導体チップ１１が下の半導体チップ１２よりも大きい場合をしめす。それ以外は第１の実施の形態と同様の構成及び作用効果を示すもので、スペーサ１３、配線基板１４、ハンダボール１５、ワイヤー１６、１７は第１の実施の形態の対応するものと同じ働きをするものである。
【００２４】
一方、図８に示す本発明の第３の実施形態の半導体装置３０は、下の半導体チップ２２の方が上の半導体チップ２１大きい場合である。この場合は、ワイヤーボンディングのためにスペーサを設ける必要がなく、その点で第１及び第２の実施形態とは異なっている。しかし、それ以外は第１の実施の形態と同様の構成及び作用効果を示すもので、スペーサ２３、ハンダボール２５、ワイヤー２６、２７は第１及び第２の実施の形態のそれと同じ働きをするものである。
【００２５】
さらに、半導体チップ間に導体板を挟んだ本発明の半導体装置の第４の実施形態を図９に示す。
図９の半導体装置４０は、最上部にスイッチング動作を行う回路を搭載した半導体チップ３１を設け、その下に導体板３８を設けている。さらにその下にスイッチングノイズを受けることで特性が劣化する回路を搭載した半導体チップ３２を設けている。
図９は、上の半導体チップ３１が下の半導体チップ３２よりも大きい場合、両者がほぼ同じ大きさの場合、もしくは導体板３８が下の半導体チップ３２と同等もしくは大きい場合の例であり、これらの場合には、導体板３８と下の半導体チップの間にスペーサ３３を設ける必要がある。さらに、この導体板３８は、半導体チップ３１に搭載されているスイッチング動作する回路のグランドと、ワイヤー３９と配線基板３４の配線パターンとワイヤー３６とを介して接続されている。
本実施の形態は、導体板３８とそれを配線基板３４と接続するワイヤー３９を設けている以外は第１の実施の形態と同様の構成を示すもので、スペーサ３３、配線基板３４、ハンダボール３５、ワイヤー３６、３７は第１の実施の形態の対応するものと同じ働きをするものである。
【００２６】
次に、本発明の第４の実施の形態の製造方法を説明する。
図９に示した本発明の第４の実施形態の半導体装置４０は以下の手順で設計し、製造する。
最初に、先の第１の実施形態と同じく、本実施形態で実現する機能をすべて列挙し、機能ブロック間の信号授受や、各機能ブロックの製造プロセスなどを考慮し、複数の半導体チップにその機能ブロックを割り振る。
次に、スイッチング動作にともない多くのノイズを発生する回路ブロックと、そのノイズの影響を受けると特性が劣化する回路ブロックとが別の半導体チップに分けられ、前者を上側に配置するように半導体チップのレイアウトを決定する。
【００２７】
次に、各半導体チップ３１、３２から配線基板３４までのワイヤー３６、３７の配置と、導体板３８から配線基板３４までのワイヤー３９の配置と、これらのワイヤー３６、３７、３９が配線基板３４に接続するステッチ位置から配線基板裏面のハンダボール３５までの引き出しを決定し、配線基板を製造する。
【００２８】
次に、各半導体チップ３１、３２を所望の厚みまで研削し、ダイボンディング材を用いて半導体チップ３２、スペーサ３３、導体板３８、半導体チップ３１の順に搭載していきながら、各半導体チップ３１、３２、導体板３８と配線基板３４の間をワイヤー３６、３７、３９で接続する。ここで、導体板３８が直接ワイヤーボンディングできないような銅板の場合には、表面に金や銀などのめっきを施す必要がある。
ワイヤーボンディング終了後、樹脂によって配線基板５の半導体チップ側を封止する。最後に、配線基板５の裏面にハンダボールを搭載することで本半導体装置は完成する。
図１２に示した半導体装置５０の場合は、スペーサが不要なため、その手順を抜けば同じように製造することができる。
【００２９】
図１０は、上記手順によって製造した半導体装置Ｂ３と、その他の条件で製造した半導体装置Ａ１、Ａ２、Ａ３、Ｂ１、Ｂ２において、信号に対するノイズ量を測定した結果である。
ここで、Ａ１は、先の第１の実施形態について説明した通り、導体板はなく、スイッチング動作にともないノイズを発生する回路を搭載した半導体チップを下に設けた場合である。一方、Ａ２とＡ３は半導体チップの上下関係はＡ１と同じであるが、半導体チップ間に厚み１５０μｍ、大きさ３.５ｍｍ□の銅板を挟んだ場合である。
Ａ２は、その導体板を両半導体チップのうち最も多くのグランド端子を有している回路のグランドと接続した場合である。このグランド端子は、ノイズを受けると特性が劣化する回路を搭載した半導体チップ内から選んだ。グランド端子を最も多く有しているため、これは電位が最も安定しているグランド端子と言える。
一方、Ａ３は、銅板をスイッチング動作する回路、ここではＤＣ−ＤＣコンバータ回路のグランドと接続した場合である。この３つの場合に関して、信号に対するノイズ量を測定した結果、大きな差が見られなかった。
Ａ１、Ａ２、Ａ３の比較結果から、ノイズを発生する回路が下の半導体チップにある場合、半導体チップ間に導体板３８を挿入し、それを回路のグランドと接続したとしても導体板３８によるノイズ低減効果が期待できないことがわかる。
【００３０】
一方、Ｂ１、Ｂ２、Ｂ３の間では差が出た。Ｂ１、Ｂ２、Ｂ３ではすべて、スイッチング動作する回路であるＤＣ−ＤＣコンバータ回路を搭載した半導体チップを上にした例である。このうち、Ｂ１は、第１の実施形態で示したもので導体板がない場合、Ｂ２は、導体板を設け、それを先のＡ２と同じく最も多くグランド端子を有している回路のグランド端子と接続した場合、Ｂ３は、導体板をスイッチング動作する回路、ここではＤＣ−ＤＣコンバータ回路のグランドと接続した場合である。
Ｂ１、Ｂ２、Ｂ３は、どれもＡ１、Ａ２、Ａ３よりもノイズ混入量が小さい。この結果は、導体板３８の有無やそれをつなぐ回路のグランドの種類に関わらず、ノイズを発生する回路が上の半導体チップにある方がノイズ混入量が小さいことを示している。
さらに、Ｂ１、Ｂ２、Ｂ３の中で、Ｂ２のノイズ混入量はＢ１と変わらず、Ｂ３のノイズ混入量のみがＢ１よりも低下している。これは、半導体チップ間に導体板を挿入したとしても、それを接続する回路のグランドが適切でなければＢ２のようにノイズ低減効果がないこと、一方、接続する回路のグランドが適切であればＢ３のようにノイズ低減効果があることを示している。
【００３１】
サンプルによるばらつきも想定されたため、導体板３８とつながる端子を半導体装置の外に引き出し、半導体装置を動作させるテスト基板の上で、Ａ２、Ａ３、Ｂ２、Ｂ３に相当する条件を作り出し、ノイズ混入量を測定した。
図１１がその測定結果である。図１０に示したほどの顕著な差は見られていないが、同じ傾向を示すことが確認できた。顕著な差が見られなかった理由は、導体板３８と回路のグランドとの接続を、半導体装置の外のテスト基板上で行ったため、この接続のインピーダンスが高くなり、図１０の評価条件においての場合ほど導体板３８が回路のグランドと同電位になっていないためと考える。
以上の結果から、スイッチング動作にともないノイズを発生する回路を搭載した半導体チップを、そのノイズを受けることで特性劣化する回路を搭載した半導体チップよりも上に配置することで、ノイズが低減できること、さらに、この半導体チップの積層順を維持した状態で、両半導体チップの間に導体板を挟みこみ、その導体板をスイッチング動作する回路のグランドと接続することでノイズをさらに低減できることが確認できた。
【００３２】
上述の説明では、スイッチング動作する回路として、ＤＣ−ＤＣコンバータを例に挙げた。ＤＣ−ＤＣコンバータは高い電圧で動作するために、スイッチングにともなう電圧変動も電流量も大きく、他の回路に対して大きなノイズ発生源となるからである。同様に、電源回路のひとつであるレギュレータや、大振幅動作して矩形波増幅を行うＤ級アンプも、本発明でのスイッチング動作に伴いノイズを発生する回路と考えることができる。
【００３３】
また、ノイズを発生する回路の動作電圧とノイズを受ける回路の電源電圧との関係が、ノイズ干渉の有無を決定している。本実施例ではノイズを受ける回路の電源電圧が３Ｖに対し、ノイズを発生する回路の動作電圧がその約１.７倍である５Ｖではノイズ干渉は顕在化しなかったが、その５倍の１５Ｖの際、顕在化した。このことから、一つの結論として、ノイズを発生する回路の動作電圧がノイズを受けやすい回路の電源電圧の５倍以上になる半導体装置では、ノイズ干渉の影響が顕在化し、そのような場合に本発明の効果が発揮されることがわかる。
【００３４】
さらにまた、上述の説明では、ノイズを受けることで特性が劣化する回路としてＰＬＬ回路を例に挙げた。ＰＬＬ回路は外部から混入するノイズが大きいと、基準信号の揺れ（ジッタ）が生じ、最悪、位相のロックが外れるためである。その他には、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）やＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）が、本発明でノイズを受けることで特性が劣化する回路となりうる回路である。これらの回路には、信号入力または信号出力にアナログ端子があり、さらにこれらの回路の電源やグランドもノイズ混入に弱い端子である。このような場合、信号対雑音比（Ｓ／Ｎ比：Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）がその回路の性能を決める最も重要なファクターであるため、本発明のように半導体チップを積層した半導体装置を実現する場合には、本実施の形態のような構造が必要となる。
【００３５】
また、本実施例で採り上げた回路では、ノイズを発生する回路の動作周波数は約７００ｋＨｚであった。ＤＣ−ＤＣコンバータ回路の動作周波数は、一般には数百ｋＨｚから数ＭＨｚであり、レギュレータやＤ級アンプも同じ周波数帯域で動作する。さらに、これらの回路は動作周波数が安定しないため、ジッタによる低周波のノイズも同時に発生する。一方、ＰＬＬ回路のクロック周波数やＡＤＣ、ＤＡＣのサンプリング周波数などの動作周波数はこれよりも高い。このように、動作周波数よりも低い周波数のノイズが混入すると、ＰＬＬではジッタの原因となり、ＤＡＣではＳ／Ｎ比の劣化の原因となる。そのため、ノイズを発生する回路の動作周波数がノイズを受ける回路の動作周波数に比べ低い場合、本実施の形態のような構造が必要となる。
【００３６】
図１２に本発明の第５の実施形態の断面図を示す。
図１２の半導体装置５０は、上の半導体チップ４１が下の半導体チップ４２よりも小さい場合であり、この場合、導体板４８と半導体チップ４２との間にはスペーサが不要になる。
それ以外は第４の実施の形態と同様の構成及び作用効果を示すもので、スペーサ４３、配線基板４４、ハンダボール４５、ワイヤー４６、４７は第１、第４の実施の形態の対応するものと同じ働きをするものである。
【００３７】
以上に述べた各実施形態の、半導体装置１０、２０、３０、４０、５０はすべて配線基板上に半導体チップやスペーサ、導体板を積層した構造であるが、それをリードフレームに置き換えても同じ効果が期待できる。これはノイズ発生回路が搭載された半導体チップとそのノイズを受けやすい回路を搭載した半導体チップが積層されていることがノイズ干渉を起こす原因になっているためで、その下の構造には影響されないためである。
また、図示していないが、本半導体装置の中に、上記２種類以外の半導体チップが混載されているもの、例えば、図１に示す本発明の第１の実施形態で、半導体チップ１の上に他の半導体チップを積層した場合や、半導体チップ２の下に他の半導体チップを積層した場合、あるいは、同じ配線基板上の積層した半導体チップ１、２の横に、別の半導体チップを配置した場合なども、同じ効果が期待できる。
【００３８】
以上に述べたように、スイッチング動作を行う回路を搭載した半導体チップを上にすることで、それが下にある場合に比べ、半導体チップ間でのノイズ混入を低減することができる。
スイッチング動作する回路が半導体チップに搭載されている場合、その半導体チップの回路面の上側にノイズの原因となる電磁界が多く発生する。半導体チップの材料であるシリコンは、比透磁率が１、比誘電率が約１２、導電率が０.０１〜１０Ωｃｍ程度の値をもつ。特別なシリコン基板であれば、導電率は１０００Ωｃｍの高抵抗なものもある。そのため、回路動作にともなって発生した電磁界のうち、磁界は半導体チップの上下に広がるが、電界は上部に漏れるものを除けば大半がシリコン内部に取り込まれ、下にはほとんど漏れないと考えられる。
このことから、スイッチング動作する回路の半導体チップが下にあると、その半導体チップの回路面から発生する強い電磁界が上に位置する半導体チップの裏面やその半導体チップにつながるワイヤーと結合し、ノイズが混入することが予想できる。一方、ノイズを発生する回路の半導体チップが上にあると、そのノイズは下にはほとんど漏れないため、ノイズ混入も小さくなると予想できる。この原理より、ノイズを発生する回路の半導体チップを上に置く方が、ノイズ混入の影響が回避できていると考えている。
【００３９】
さらに、上記の半導体チップの積層順番を守り、この両半導体チップ間に導体板を挟み込み、更に、この導体板を、スイッチング動作する回路のグランドと接続すると、半導体チップ間のノイズ混入量を低減することができる。この導体板を、スイッチング動作する回路のグランドと接続することで、その回路を搭載した半導体チップの裏面にわずかながら漏れ出す電磁界を下側の半導体チップにまで伝播しないようにすることができるためであると考えている。
【産業上の利用可能性】
【００４０】
本発明によれば、スイッチング動作にともないノイズを発生する回路を搭載した半導体チップと、そのノイズを受けることで特性が劣化する回路を搭載した半導体チップを積層した半導体装置で、ノイズの影響を低減し、回路の特性劣化をなすることができるので、このようなマルチチップパッケージの半導体装置を製造する産業分野、また、このような半導体装置を利用する産業分野の広い範囲で利用の可能性が大きい。
【図面の簡単な説明】
【００４１】
【図１】本発明の半導体装置の第１の実施の形態の構成を示す断面図である。
【図２】本発明の第１の実施の形態と対比する比較例とのＳ／Ｎ比の測定結果を示す図表である。
【図３】図１に示す本発明の第１の実施形態に対比する比較例の１５Ｖ電源を用いた場合のＳ／Ｎ比の実測値を示す図表である。
【図４】図１に示す本発明の第１の実施形態で１５Ｖ電源を用いた場合のＳ／Ｎ比の実測値を示す図表である。
【図５】図１に示す本発明の第１の実施形態に対比する比較例の５Ｖ電源を用いた場合のＳ／Ｎ比の実測値を示す図表である。
【図６】図１に示す本発明の第１の実施形態で５Ｖ電源を用いた場合のＳ／Ｎ比の実測値を示す図表である。
【図７】本発明の半導体装置の第２の実施の形態の構成を示す断面図である。
【図８】本発明の半導体装置の第３の実施の形態の構成を示す断面図である。
【図９】本発明の半導体装置の第４の実施の形態の構成を示す断面図である。
【図１０】本発明の第４の実施形態と第１の実施形態と対比例のＳ／Ｎ比の測定結果を示す図表である。
【図１１】本発明の第４の実施の形態のＳ／Ｎ比の測定結果を示す別の図表である。
【図１２】本発明の半導体装置の第５の実施の形態の構成を示す断面図である。
【図１３】従来のマルチチップパッケージの半導体装置の一例の構成を示す断面図である。
【図１４】従来のマルチチップパッケージの半導体装置の他の例の構成を示す断面図である。
【符号の説明】
【００４２】
１０、２０、３０、４０、５０  半導体装置
１、１１、２１、３１、４１  ノイズを発生する回路が搭載された半導体チップ
２、１２、２２、３２、４２  ノイズの影響を受けやすい回路を搭載した半導体チップ
３、１３、３３  スペーサ
４、１４、２４、３４、４４  配線基板
５、１５、２５、３５、４５  ハンダボール
６、７、１６、１７、２６、２７、３６、３７、３９、４６、４７、４９  ワイヤー
３８、４８  導体板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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