(57)【要約】【課題】簡単な製造方法で高性能な半導体装置を得ることが可能な技術を提供する。【解決手段】ＮＭＯＳトランジスタ１０のゲート構造１３及びＰＭＯＳトランジスタ２０のゲート構造２３を覆って、半導体基板１上にシリコン窒化膜３０及びシリコン酸化膜３１を順次形成する。次に、ＰＭＯＳ領域におけるシリコン窒化膜３０及びシリコン酸化膜３１上に、紫外線を透過しない保護膜としてシリコン窒化膜３２を形成する。そして、得られた構造の上方から、当該構造に対して紫外線１００を照射する。これにより、ＮＭＯＳ領域におけるシリコン窒化膜３０には紫外線が照射されて、当該シリコン窒化膜３０の引張応力が増加する。【選択図】図８
2008147325.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳトランジスタが形成されるＮＭＯＳ領域と、ＰＭＯＳトランジスタが形成されるＰＭＯＳ領域とを備える半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）前記ＮＭＯＳ領域における前記半導体基板の上面上に前記ＮＭＯＳトランジスタのゲート構造を形成する工程と、
（ｃ）前記ＰＭＯＳ領域における前記半導体基板の上面上に前記ＰＭＯＳトランジスタのゲート構造を形成する工程と、
（ｄ）前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタの前記ゲート構造を覆って前記半導体基板上にシリコン窒化膜を形成する工程と、
（ｅ）前記ＰＭＯＳ領域における前記シリコン窒化膜上に、紫外線を透過しない保護膜を形成する工程と、
（ｆ）前記工程（ｅ）の後に得られる構造の上方から、当該構造に対して紫外線を照射する工程と、
（ｇ）前記工程（ｆ）の後に前記保護膜を除去する工程と
を備え、
前記工程（ｆ）では、前記ＮＭＯＳ領域における前記シリコン窒化膜に対して前記紫外線が照射され、前記ＮＭＯＳ領域における前記シリコン窒化膜の引張応力が増加する、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｅ）は、
（ｅ−１）前記工程（ｄ）の後に得られる構造上に全面に第２のシリコン窒化膜を前記保護膜として形成する工程と、
（ｅ−２）前記第２のシリコン窒化膜上に全面にフォトレジストを形成する工程と、
（ｅ−３）前記ＮＭＯＳ領域における前記フォトレジストを除去する工程と、
（ｅ−４）前記工程（ｅ−３）の後に、前記フォトレジストから露出する前記ＮＭＯＳ領域における前記第２のシリコン窒化膜を除去する工程と、
（ｅ−５）前記フォトレジストの残りの部分を除去する工程と
を有する、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｅ）は、
（ｅ−１）前記工程（ｄ）の後に得られる構造上に全面にフォトレジストを前記保護膜として形成する工程と、
（ｅ−２）前記ＮＭＯＳ領域における前記フォトレジストを除去する工程と
を有する、半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
（ｈ）前記工程（ｇ）の後に、前記シリコン窒化膜上に層間絶縁膜を形成する工程をさらに備える、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
（ｈ）前記工程（ｇ）の後に、前記ＰＭＯＳ領域における前記シリコン窒化膜を除去する工程と、
（ｉ）前記工程（ｈ）の後に、前記ＰＭＯＳトランジスタの前記ゲート構造を覆って前記ＰＭＯＳ領域における前記半導体基板の上面上に、圧縮応力を有する第２のシリコン窒化膜を形成する工程と、
（ｊ）前記シリコン窒化膜上及び前記第２のシリコン窒化膜上に層間絶縁膜を形成する工程と
をさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の製造方法においては、短チャネル特性の影響やトンネルリークの増大等により、スケーリングによる高性能化が困難になってきている。そこで、これを補う手法の一つとして、ＭＯＳトランジスタのチャネル領域に局所的な歪みを発生させることにより、当該ＭＯＳトランジスタの性能を向上させる技術が提案されている。局所的な歪みを発生させるにはいくつかの方法が提案されているが、代表的な方法の一つとして、非特許文献１，２に記載されているように、引張応力や圧縮応力を有するシリコン窒化膜を使用する方法がある。この方法では、ＮＭＯＳトランジスタに対しては引張応力を有するシリコン窒化膜を使用し、ＰＭＯＳトランジスタには圧縮応力を有するシリコン窒化膜を使用することによって、両トランジスタのキャリア移動度を向上させることができ、各トランジスタの電流駆動能力が向上する。なお、ＭＯＳトランジスタに関する技術についての出願については「特願２００６−２３０２９３号」の出願がある。
【０００３】
【非特許文献１】S.Pidin et al.,“A Novel Strain Enhanced CMOS Architecure Using Selectively Deposited High Tensile And High Compressive Silicon Nitride Films”, IEDM 2004
【非特許文献２】H.S.Yang et al.,“Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing”, IEDM2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは、キャリア移動度を向上させるためにシリコン窒化膜に必要な応力の向きが異なり、反対向きの応力が発生した場合には逆にキャリア移動度が低下してしまう。例えば、引張応力を有するシリコン窒化膜をウェハ全面に形成した場合には、ＮＭＯＳトランジスタの性能は向上するものの、ＰＭＯＳトランジスタの性能は逆に悪化してしまう。特に、結晶方向が＜１１０＞方向のチャネル領域を有するＰＭＯＳトランジスタではチャネル移動度の低下が著しい。
【０００５】
この問題を解決する手段として、「DSL（Dual Stress Liner）」と呼ばれる、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なる応力を有するシリコン窒化膜を使用する技術が提案されているが、当該技術においては加工上の困難さが問題となる。具体的には、引張応力及び圧縮応力のうち一方の応力を有するシリコン窒化膜を形成した後に、ＮＭＯＳトランジスタが形成される領域あるいはＰＭＯＳトランジスタが形成される領域のシリコン窒化膜を除去する場合において、当該シリコン窒化膜と、半導体基板等の下地の構造との間の選択比を十分に確保することができず、プロセスマージンを十分に確保することが難しいという問題がある。
【０００６】
そこで、本発明は上述の問題に鑑みて成されたものであり、簡単な製造方法で高性能な半導体装置を得ることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施形態に係る半導体装置の製造方法では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート構造を覆って、半導体基板上に第１のシリコン窒化膜を形成する。次に、第１のシリコン窒化膜上に、シリコン酸化膜と、紫外線を透過しない保護膜としての第２のシリコン窒化膜とを順に形成する。そして、ＮＭＯＳ領域における第２のシリコン窒化膜を除去する。その後、得られた構造の上方から、当該構造に対して紫外線を照射する。これにより、ＮＭＯＳ領域における第１のシリコン窒化膜には紫外線が照射されて、当該第１のシリコン窒化膜の引張応力が増加する。
【発明の効果】
【０００８】
この発明の一実施形態によれば、ＰＭＯＳ領域には紫外線を透過しない保護膜を形成しているため、ＰＭＯＳ領域における第１のシリコン窒化膜には紫外線が照射されない。そのため、ＮＭＯＳ領域の第１のシリコン窒化膜の引張応力だけを増加することができる。したがって、ＰＭＯＳトランジスタの性能をある程度維持しつつ、ＮＭＯＳトランジスタの性能を簡単に向上することができる。その結果、簡単な製造方法で高性能な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１〜１１は本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１に係る半導体装置は、ＮＭＯＳトランジスタが形成されるＮＭＯＳ領域と、ＰＭＯＳトランジスタが形成されるＰＭＯＳ領域とを備えている。図１に示されるように、まず、例えばｐ型の半導体基板１を準備する。そして、ＮＭＯＳ領域及びＰＭＯＳ領域における半導体基板１に活性領域を区画する素子分離絶縁膜２を当該半導体基板１に形成する。素子分離絶縁膜２は例えばシリコン酸化膜から成る。
【００１０】
次に、ＮＭＯＳ領域における半導体基板１の活性領域にｐ型のウェル領域３を形成し、ＰＭＯＳ領域における半導体基板１の活性領域にｎ型のウェル領域４を形成する。そして、ウェル領域３にＮＭＯＳトランジスタ１０を形成し、ウェル領域４にＰＭＯＳトランジスタ２０を形成する。
【００１１】
ＮＭＯＳトランジスタ１０は、ともにｎ型の２つのソース・ドレイン領域１１と、ゲート構造１３とを備えている。２つのソース・ドレイン領域１１は、互いに所定距離を成してウェル領域３の上面内に形成されている。各ソース・ドレイン領域１１の上端部にはシリサイド１２が形成されている。
【００１２】
ゲート構造１３は、２つのソース・ドレイン領域１１の端部を覆いつつ、当該２つのソース・ドレイン領域１１で挟まれたウェル領域３の上面上に形成されている。ゲート構造１３は、２つのソース・ドレイン領域１１で挟まれたウェル領域３の上面上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、ゲート絶縁膜１４及びゲート電極１５の側面上に形成されたサイドウォール１７とを備えている。ゲート電極１５の上端部にはシリサイド１６が形成されている。
【００１３】
一方で、ＰＭＯＳトランジスタ２０は、ともにｐ型の２つのソース・ドレイン領域２１と、ゲート構造２３とを備えている。２つのソース・ドレイン領域２１は、互いに所定距離を成してウェル領域４の上面内に形成されている。各ソース・ドレイン領域２１の上端部にはシリサイド２２が形成されている。
【００１４】
ゲート構造２３は、２つのソース・ドレイン領域２１の端部を覆いつつ、当該２つのソース・ドレイン領域２１で挟まれたウェル領域４の上面上に形成されている。ゲート構造２３は、２つのソース・ドレイン領域２１で挟まれたウェル領域４の上面上に形成されたゲート絶縁膜２４と、ゲート絶縁膜２４上に形成されたゲート電極２５と、ゲート絶縁膜２４及びゲート電極２５の側面上に形成されたサイドウォール２７とを備えている。ゲート電極２５の上端部にはシリサイド２６が形成されている。
【００１５】
半導体基板１は例えばシリコン基板であって、シリサイド１２，１６，２２，２６は例えばニッケルシリサイドやコバルトシリサイドである。また、ゲート絶縁膜１４，２４は例えばシリコン酸化膜であって、サイドウォール１７，２７は例えばシリコン窒化膜である。そして、ゲート電極１５においてシリサイド１６を除く部分と、ゲート電極２５においてシリサイド２６を除く部分とは、それぞれ例えばポリシリコンで形成されている。
【００１６】
次に、図２に示されるように、ＮＭＯＳトランジスタ１０のゲート構造１３と、ＰＭＯＳトランジスタ２０のゲート構造２３とを覆って、半導体基板１上にシリコン窒化膜３０を形成する。このシリコン窒化膜３０は、後の工程において紫外線が照射されることによってその引張応力が増加するような膜であって、例えばプラズマＣＶＤ法を使用して形成することができる。
【００１７】
なお、シリコン窒化膜３０においては、引張応力が０．５ＧＰａ以下であり、結合水素濃度、つまりシリコンあるいは窒素に結合している水素の濃度が少なくとも２．０×１０22ａｔｏｍｓ／ｃｃに設定されている方が好ましい。膜中の結合水素濃度は、例えばＦＴ−ＩＲ分析法（Fourier Transform Infrared Spectrosopy）を使用して定量的に測定することができる。このようなシリコン窒化膜３０は、例えば、シラン系化合物と、窒素（Ｎ2）または窒素系化合物とを原料とし、処理温度が２００℃以上３００℃以下のプラズマＣＶＤ法を使用して形成することができる。シラン系化合物としては例えばＳｉＨ4が使用され、窒素系化合物としては例えばＮ2０やＮＨ3が使用される。引張応力が０．５ＧＰａ以下であり、結合水素濃度が少なくとも２．０×１０22ａｔｏｍｓ／ｃｃに設定されているシリコン窒化膜３０に対して紫外線を照射することによって、当該シリコン窒化膜３０の引張応力は１．７ＧＰａ以上まで向上する。この理由として以下のことが考えられる。
【００１８】
シリコン窒化膜３０に対して、紫外線を照射すると、そのエネルギーがシリコン窒化膜３０で吸収され、シリコン窒化膜３０では架橋反応（クロスリンク）が促進される。そのため、シリコン窒化膜３０では、各種結合（シリコンと窒素の結合、シリコンと水素の結合、窒素と水素の結合）が一度切れ、新たな各種結合が生じて、アモルファス構造の再配列が生じる。その結果、シリコン窒化膜３０の組成比が局所的に化学量論組成比に近づき、シリコン窒化膜３０の引張応力が１．７ＧＰａ以上まで向上するものと考えられる。また、膜中のマクロボイド等の欠陥のサイズが減少し、アモルファス構造の再配列が生じて局所的に膜組成比が化学量論組成比に近づくことにより、シリコン窒化膜３０の機械的強度が向上するものと思われる。シリコン窒化膜３０の引張応力を飛躍的に向上させるためには、初期状態でのシリコン窒化膜３０の引張応力と結合水素濃度の値が重要であり、初期状態でのシリコン窒化膜３０の引張応力が高かったり、結合水素濃度が少なかったりすると、紫外線を照射したとしても、シリコン窒化膜３０の引張応力が１．７ＧＰａ以上に向上することはない。
【００１９】
次に図３に示されるように、シリコン窒化膜３０上にＮＳＧ等のシリコン酸化膜３１を形成する。そして、シリコン酸化膜３１上に、紫外線を透過しない保護膜を形成する。本実施の形態１では、当該保護膜として、紫外線を透過しないシリコン窒化膜３２を使用する。つまり、シリコン窒化膜３０上に、シリコン酸化膜３１及びシリコン窒化膜３２を順に形成する。このようなシリコン窒化膜３２は、例えばプラズマＣＶＤ法を使用して形成することができる。
【００２０】
次に図４に示されるように、シリコン窒化膜３２上に全面にフォトレジスト３３を形成する。そして、図５に示されるように、写真製版技術を使用して、ＮＭＯＳ領域におけるフォトレジスト３３を除去する。これにより、ＮＭＯＳ領域におけるシリコン窒化膜３２が露出する。
【００２１】
次に図６に示されるように、フォトレジスト３３をマスクに用いて露出しているＮＭＯＳ領域のシリコン窒化膜３２をエッチングで除去する。本実施の形態１では、シリコン窒化膜３０上にシリコン窒化膜３２を直接形成するのではなく、シリコン窒化膜３２との間の選択比が十分に大きいシリコン酸化膜３１を介してシリコン窒化膜３０上にシリコン窒化膜３２を形成しているため、シリコン窒化膜３２に対するエッチングをシリコン酸化膜３１で停止することができる。したがって、シリコン窒化膜３２のエッチングの際に、シリコン窒化膜３０がエッチングされることを防止できる。その後、図７に示されるように、フォトレジスト３３の残りの部分を除去する。
【００２２】
次に図８に示されるように、図７の構造の上方から当該構造に対して紫外線１００を照射する。ＰＭＯＳ領域では紫外線を透過しないシリコン窒化膜３２が設けられているため、ＰＭＯＳ領域におけるシリコン窒化膜３０には紫外線は照射されない。一方で、ＮＭＯＳ領域では、シリコン酸化膜３１が設けられてはいるものの、当該シリコン酸化膜３１では紫外線は透過するため、ＮＭＯＳ領域におけるシリコン窒化膜３０には紫外線が照射される。その後、図９に示されるように、ＰＭＯＳ領域のシリコン窒化膜３２と、シリコン酸化膜３１とを順にエッチングで除去する。
【００２３】
このように、紫外線に対する保護膜をＰＭＯＳ領域に形成することによって、ＮＭＯＳ領域におけるシリコン窒化膜３２のみに紫外線を照射することができる。その結果、ＰＭＯＳ領域におけるシリコン窒化膜３２の引張応力を増加させることなく、ＮＭＯＳ領域におけるシリコン窒化膜３２の引張応力を増加させることができる。
【００２４】
次に図１０に示されるように、シリコン窒化膜３０上に、例えばシリコン酸化膜から成る層間絶縁膜３４を全面に形成する。そして、層間絶縁膜３４上に所定の開口パターンを有する図示しないフォトレジストを形成し、当該フォトレジストをマスクに用いて層間絶縁膜３４をその上面からエッチングする。このとき、シリコン窒化膜３０はエッチングを停止させるストッパ膜として機能するため、シリコン窒化膜３０が部分的に露出する。その後、露出したシリコン窒化膜３０をエッチングで除去する。これにより、図１１に示されるように、ＮＭＯＳ領域においては、層間絶縁膜３４の上面から各ソース・ドレイン領域１１のシリサイド１２に達するコンタクトホール３５が層間絶縁膜３４内に形成され、ＰＭＯＳ領域においては、層間絶縁膜３４の上面から各ソース・ドレイン領域２１のシリサイド２２に達するコンタクトホール３６が層間絶縁膜３４内に形成される。
【００２５】
その後、コンタクトホール３５，３６をそれぞれ充填するコンタクトプラグ３７，３８を形成し、層間絶縁膜３４上にコンタクトプラグ３７，３８にそれぞれ接触して配線３９，４０を形成する。
【００２６】
以上のように、本実施の形態１に係る半導体装置の製造方法では、ＰＭＯＳ領域には紫外線を透過しない保護膜（本実施の形態１ではシリコン窒化膜３２）を形成しているため、ＰＭＯＳ領域におけるシリコン窒化膜３０には紫外線が照射されない。そのため、ＮＭＯＳ領域のシリコン窒化膜３０の引張応力だけを増加することができる。したがって、ＰＭＯＳトランジスタ２０の性能をある程度維持しつつ、ＮＭＯＳトランジスタ１０の性能を簡単に向上することができる。その結果、簡単な製造方法で高性能な半導体装置を得ることができる。
【００２７】
実施の形態２．
図１２〜１４は本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。上述の実施の形態１では、紫外線に対する保護膜としてシリコン窒化膜３２を使用していたが、本実施の形態２ではその代わりにフォトレジストを使用する。
【００２８】
まず実施の形態１と同様の製造方法を使用して、上述の図２に示される構造を作製する。そして図１２に示されるように、シリコン窒化膜３０上に全面にフォトレジスト５０を形成する。フォトレジストは一般的に紫外線を透過しないため、このフォトレジスト５０を紫外線に対する保護膜として使用する。
【００２９】
次に図１３に示されるように、写真製版技術を使用して、ＮＭＯＳ領域におけるフォトレジスト５０を除去する。これにより、ＮＭＯＳ領域におけるシリコン窒化膜３０が露出する。そして図１４に示されるように、図１３の構造の上方から当該構造に対して紫外線１００を照射する。ＰＭＯＳ領域においては紫外線を透過しないフォトレジスト５０が設けられているため、ＰＭＯＳ領域におけるシリコン窒化膜３０には紫外線は照射されない。一方で、ＮＭＯＳ領域におけるシリコン窒化膜３０は露出しているため、当該シリコン窒化膜３０には紫外線が照射される。その後、フォトレジスト５０の残りの部分を除去する。以後、実施の形態１と同様にして、層間絶縁膜３４、コンタクトホール３５，３６、コンタクトプラグ３７，３８及び配線３９，４０を順次形成する。
【００３０】
以上のように、本実施の形態２に係る半導体装置の製造方法においても、ＰＭＯＳ領域には紫外線を透過しない保護膜（本実施の形態２ではフォトレジスト５０）を形成しているため、ＰＭＯＳ領域におけるシリコン窒化膜３０には紫外線が照射されない。そのため、ＮＭＯＳ領域のシリコン窒化膜３０の引張応力だけを増加することができる。したがって、ＰＭＯＳトランジスタ２０の性能をある程度維持しつつ、ＮＭＯＳトランジスタ１０の性能を簡単に向上することができる。その結果、簡単な製造方法で高性能な半導体装置を得ることができる。
【００３１】
また、上述の実施の形態１では、紫外線に対する保護膜としてシリコン窒化膜３２を使用しているため、ＮＭＯＳ領域の保護膜を除去するために、当該保護膜とは別にフォトレジスト３３を形成する必要があった。しかしながら、本実施の形態２では、保護膜としてフォトレジスト５０を使用しているため、保護膜とは別のフォトレジストは不要であり、ＮＭＯＳ領域の保護膜を除去する際に必要な製造工程を簡素化できる。その結果、より簡単な製造方法で高性能な半導体装置を実現できる。
【００３２】
実施の形態３．
図１５〜２０は本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。上述の実施の形態１，２では、ＰＭＯＳ領域におけるシリコン窒化膜３０を除去せずに残していたが、本実施の形態３では、当該シリコン窒化膜３０を除去して、あらたに圧縮応力を有するシリコン窒化膜をＰＭＯＳ領域に形成し、高性能なＰＭＯＳトランジスタ２０を実現する。以下では、実施の形態１に係る半導体装置の製造方法を基本にして本実施の形態３に係る半導体装置の製造方法を説明する。
【００３３】
まず実施の形態１と同様の製造方法を使用して、上述の図７に示される構造を作製する。そして、実施の形態１と同様に、図７の構造の上方から当該構造に対して紫外線１００を照射する。これにより、ＰＭＯＳ領域におけるシリコン窒化膜３０には紫外線は照射されず、ＮＭＯＳ領域におけるシリコン窒化膜３０には紫外線が照射される。その後、ＰＭＯＳ領域のシリコン窒化膜３２をエッチングで除去する。
【００３４】
次に図１５に示されるように、ＮＭＯＳ領域におけるシリコン酸化膜３１上にフォトレジスト６０を形成する。そして、図１６に示されるように、フォトレジスト６０をマスクに用いて、ＰＭＯＳ領域におけるシリコン酸化膜３１及びシリコン窒化膜３０を順にエッチングで除去する。その後、フォトレジスト６０を除去する。
【００３５】
次に図１７に示されるように、圧縮応力を有するシリコン窒化膜６１を全面に形成する。そして、図１８に示されるように、ＰＭＯＳ領域におけるシリコン窒化膜６１上にフォトレジスト６２を形成する。
【００３６】
次に、フォトレジスト６２をマスクに用いて、ＮＭＯＳ領域におけるシリコン窒化膜６１及びシリコン酸化膜３１を順にエッチングで除去する。その後、フォトレジスト６２を除去する。これにより、図１９に示されるように、ＰＭＯＳトランジスタ２０のゲート構造２３を覆ってＰＭＯＳ領域における半導体基板１の上面上に圧縮応力を有するシリコン窒化膜６１が形成される。なお、ＮＭＯＳ領域におけるシリコン窒化膜６１及びシリコン酸化膜３１は完全には除去されずに、ＮＭＯＳ領域におけるＰＭＯＳ領域との境界付近に残置している。
【００３７】
その後、図２０に示されるように、実施の形態１と同様にして、シリコン窒化膜３０，６１上に層間絶縁膜３４を形成し、コンタクトホール３５，３６、コンタクトプラグ３７，３８及び配線３９，４０を順に形成する。
【００３８】
以上のように、本実施の形態３に係る半導体装置の製造方法では、実施の形態１と同様に、ＰＭＯＳ領域には紫外線を透過しない保護膜を形成しているため、ＰＭＯＳ領域におけるシリコン窒化膜３０には紫外線が照射されない。そのため、ＮＭＯＳ領域のシリコン窒化膜３０の引張応力だけを増加することができ、高性能なＮＭＯＳトランジスタ１０を実現することができる。
【００３９】
また、紫外線が照射されていないシリコン窒化膜では、密度が低くエッチングレートが速いため、ＰＭＯＳ領域におけるシリコン窒化膜３０と、半導体基板１などの下地の構造との間の選択比を大きくすることができる。そのため、ＰＭＯＳ領域のシリコン窒化膜３０を除去し易くなる。よって、圧縮応力を有するシリコン窒化膜６１をＰＭＯＳ領域に形成して、ＰＭＯＳトランジスタ２０の性能を簡単に向上することができる。その結果、簡単な製造方法で高性能な半導体装置を得ることができる。
【００４０】
なお、上述の実施の形態２に係る半導体装置の製造方法においても、ＰＭＯＳ領域におけるシリコン窒化膜３０を除去して、圧縮応力を有するシリコン窒化膜をあらたにＰＭＯＳ領域に形成し、高性能なＰＭＯＳトランジスタ２０を実現することができる。具体的には、まず実施の形態２と同様の製造方法を使用して、上述の図１３に示される構造を作製する。そして、実施の形態２と同様に、図１３の構造の上方から当該構造に対して紫外線１００を照射する。これにより、ＰＭＯＳ領域におけるシリコン窒化膜３０には紫外線は照射されず、ＮＭＯＳ領域におけるシリコン窒化膜３０には紫外線が照射される。その後、ＰＭＯＳ領域のフォトレジスト５０を除去する。
【００４１】
次に図２１に示されるように、シリコン窒化膜３０上に全面に上述のシリコン酸化膜３１を形成し、ＮＭＯＳ領域におけるシリコン酸化膜３１上にフォトレジスト６０を形成する。その後、上述の図１６，１７に示されるように、ＰＭＯＳ領域におけるシリコン酸化膜３１及びシリコン窒化膜３０を順に除去して、全面に圧縮応力を有するシリコン窒化膜６１を形成する。そして、上述の図１８，１９に示されるように、ＮＭＯＳ領域におけるシリコン窒化膜６１及びシリコン酸化膜３１とフォトレジスト６２とを除去する。その後、上述の図２０に示されるように、層間絶縁膜３４、コンタクトホール３５，３６、コンタクトプラグ３７，３８及び配線３９，４０を順次形成する。
【００４２】
このように、紫外線１００に対する保護膜としてフォトレジスト５０を使用する場合であっても、ＰＭＯＳトランジスタ２０の性能を簡単に向上することができ、簡単な製造方法で高性能な半導体装置を得ることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法の変形例を示す断面図である。
【符号の説明】
【００４４】
１  半導体基板、１０  ＮＭＯＳトランジスタ、２０  ＰＭＯＳトランジスタ、１３，２３  ゲート構造、３０，３２，６１  シリコン窒化膜、３３，５０  フォトレジスト、３４  層間絶縁膜、１００  紫外線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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