(57)【要約】【課題】低濃度不純物領域（ＬＤＤ領域）及び高濃度不純物領域を有する半導体装置を製造する際に、その製造工程数を低減させるととともに、熱処理などを要することなく簡易に製造する。【解決方法】基板上に半導体層を形成し、次いで、前記半導体層上にゲート絶縁膜を形成し、次いで、前記ゲート絶縁膜上にゲート電極を形成する。その後、前記ゲート電極のみをマスクとして前記半導体層内に高濃度不純物領域を形成し、さらに、前記ゲート電極のみをマスクとして前記半導体層内に低濃度不純物領域を形成して半導体装置を製造する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極のみをマスクとして前記半導体層内に高濃度不純物領域を形成する工程と、
前記ゲート電極のみをマスクとして前記半導体層内に低濃度不純物領域を形成する工程と、
を具えることを特徴とする、半導体装置の製造方法。
【請求項２】
前記高濃度不純物領域及び前記低濃度不純物領域は、互いに重畳しないようにして形成することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記高濃度不純物領域及び前記低濃度不純物領域は、イオンドーピング法であることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記高濃度不純物領域及び前記低濃度不純物領域は、前記イオンドーピング法におけるドーピングチルト角を変化させることによって形成することを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記高濃度不純物領域を形成する際の高濃度不純物ドーピングチルト角は、前記ゲート電極の電極主面の法線方向に対して０度〜１０度であり、前記低濃度不純物領域を形成する際の低濃度不純物ドーピングチルト角は、前記ゲート電極の前記電極主面の法線方向に対して、前記高濃度不純物ドーピングチルト角よりも大きくすることを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記イオンドーピング法はスピンドーピング法であることを特徴とする、請求項３〜５のいずれか一に記載の半導体装置の製造方法。
【請求項７】
前記高濃度不純物領域はソース領域及びドレイン領域を構成し、前記低濃度不純物領域は低濃度ドレイン領域及びソース領域を構成し、前記半導体装置は薄膜トランジスタを含むことを特徴とする、請求項１〜６のいずれか一に記載の半導体装置の製造方法。
【請求項８】
基板上に形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層内に形成された高濃度不純物領域と、
前記半導体層内に形成された低濃度不純物領域とを具え、
前記ゲート電極の側方部においてサイドスペーサを有しないことを特徴とする、半導体装置。
【請求項９】
前記高濃度不純物領域及び前記低濃度不純物領域は、互いに重畳しないようにして形成されたことを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記高濃度不純物領域はソース領域及びドレイン領域を構成し、前記低濃度不純物領域は低濃度ドレイン領域及びソース領域を構成し、前記半導体装置は薄膜トランジスタを含むことを特徴とする、請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に薄膜トランジスタを含む半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、基板上に形成された半導体層を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイス、及び画像表示装置などの半導体装置のスイッチング素子として開発が急がれている。特に、マトリクス上に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の半導体装置が盛んに開発されている。
【０００３】
アクティブマトリクス型の半導体装置などにおいては、半導体装置本来の機能を奏する領域、例えば表示装置や撮像装置などにおける有効画面領域を広げる開発が進められており、この結果、有効画面領域の面積を大きくするためにＴＦＴの占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。
【０００４】
同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。画素ＴＦＴは一般にｎチャネル型ＴＦＴから成り、スイッチング素子として所定の画素領域に電圧を印加して駆動させるものである。
【０００５】
このような構成の半導体装置においては、画素ＴＦＴのオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。このようなオフ電流値を低減するためのＴＦＴの構造として、近年、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を形成し、前記オフ電流を低減させる試みがなされている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる（特許文献１参照）。
【０００６】
図１〜６に、上述したＬＤＤ領域を有する従来の半導体装置の製造方法の一例を示す。最初に、図1に示すように、例えば所定の基板１１上に例えばＳｉ半導体層１２を形成し、次いで、図２に示すように、半導体層１２上にゲート絶縁膜１３を形成する。次いで、例えばＡｌ金属層を形成し、ウエットエッチングなどを実施することにより、図３に示すようなゲート電極１４を形成する。なお、半導体層１２、ゲート絶縁膜１３及びＡｌ金属層などはスパッタリング法やＣＶＤ法などの公知の方法で形成することができる。
【０００７】
次いで、図４に示すように、ゲート電極１４をマスクとした第１のイオン注入(Ｉ／Ｉ１)を実施し、半導体層１２内にＬＤＤ領域１５を形成する。次いで、図５に示すように、ゲート電極１４の両側面にサイドスペーサ１６を形成し、次いで、図６に示すように、ゲート電極１４及びサイドスペーサ１６をマスクとして第２のイオン注入(Ｉ／Ｉ２)を実施し、ＬＤＤ領域１５の端部に、ソース領域１７及びドレイン領域１８を構成する高濃度不純物領域を形成する（特許文献１参照）。
【特許文献１】特開２００４−３４２９３６号
【０００８】
しかしながら、上述した従来の方法では、ＬＤＤ領域１５、ソース領域１７及びドレイン領域１８を構成する高濃度不純物領域を形成する際には、ゲート電極１４の側面においてサイドスペーサ１６を形成する必要がある。そして、このサイドスペーサ１６は一般にシリコン酸化膜などから構成するため、上述したようなマスクとして使用するためには、８００〜１０００℃程度の熱処理が必要となる。
【０００９】
したがって、上述した従来の方法では、基板１１としてある程度耐熱性のある基板、例えばガラス基板などを用いなければならず、プラスチック基板などの耐熱性の低い基板は用いることができなかった。さらに、上記従来の方法では、常にゲート電極１４の両側面にサイドスペーサ１６を形成する必要があり、その形成過程における熱処理などに伴って目的とする半導体装置を製造する際の製造工程数が増大し、製造工程が煩雑となるばかりでなく、製造コストが増大する原因ともなっていた。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、低濃度不純物領域（ＬＤＤ領域）及び高濃度不純物領域を有する半導体装置を製造する際に、その製造工程数を低減させるととともに、熱処理などを要することなく簡易に製造することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成すべく、本発明の一態様は、
半導体装置の製造方法であって、
基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極のみをマスクとして前記半導体層内に高濃度不純物領域を形成する工程と、
前記ゲート電極のみをマスクとして前記半導体層内に低濃度不純物領域を形成する工程と、
を具えることを特徴とする、半導体装置の製造方法に関する。
【００１２】
また、本発明の一態様は、
基板上に形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層内に形成された高濃度不純物領域と、
前記半導体層内に形成された低濃度不純物領域とを具え、
前記ゲート電極の側方部においてサイドスペーサを有しないことを特徴とする、半導体装置に関する。
【００１３】
本発明者らは、上記目的を達成すべく鋭意検討を実施した。その結果、前記高濃度不純物領域及び前記低濃度不純物領域を、例えばイオン注入法などのイオンドーピング法を用いて形成する際に、そのドーピング方法に工夫を加えることでゲート電極のみをマスクとして用い、サイドスペーサなどを形成しない場合でも、上記高濃度不純物領域及び低濃度不純物領域を形成できることを見出した。例えば、前記高濃度不純物領域及び前記低濃度不純物領域を形成する際の、ドーピングチルト角を変化させることによって、前記ゲート電極のみをマスクとして用いた場合でも、目的とする半導体層内の、それぞれ異なる領域に前記高濃度不純物領域及び前記低濃度不純物領域を形成することができる。
【００１４】
したがって、本発明によれば、高濃度不純物領域及び前記低濃度不純物領域を形成する際に、サイドスペーサを形成する必要がなく、その形成過程における熱処理などに伴って目的とする半導体装置を製造する際の製造工程数が増大することがないので、製造工程が煩雑となり、製造コストが増大することを抑制することができる。
【００１５】
また、サイドスペーサを形成する必要がなく、それに伴う熱処理も必要ないことから、半導体装置を構成する基板として、耐熱性に優れるガラス基板の他、プラスチック基板などの非耐熱性基板なども適宜に用いることができる。
【００１６】
なお、本発明においては、上述したように例えばイオンドーピングにおけるドーピングチルト角を変化することによって、前記高濃度不純物領域及び前記低濃度不純物領域を形成するようにしているので、これらの領域を互いに重畳しないように別個独立に形成することができる。したがって、前記高濃度不純物領域及び前記低濃度不純物領域における不純物の種類及び濃度などを自在に変化させることができ、前記領域の形成自由度を増大することができる。
【００１７】
また、前記高濃度不純物領域を形成する際の高濃度不純物ドーピングチルト角は、前記ゲート電極の電極主面の法線方向に対して０度〜１０度とし、前記低濃度不純物領域を形成する際の低濃度不純物ドーピングチルト角は、前記ゲート電極の前記電極主面の法線方向に対して、前記高濃度不純物ドーピングチルト角よりも大きくするようにすることができる。このような角度設定を行うことにより、前記ゲート電極をマスクとして用いるのみで、前記高濃度不純物領域及び前記低濃度不純物領域を互いに重畳することなく簡易に形成することができる。したがって、前記高濃度不純物領域及び前記低濃度不純物領域における不純物の種類及び濃度などを簡易かつ自在に変化させることができ、前記領域の形成自由度を簡易に増大することができる。
【００１８】
さらに、前記イオンドーピング法はスピンドーピング法とすることができる。これによって、前記高濃度不純物領域及び前記低濃度不純物領域における不純物濃度が均一となるようにして簡易に形成することができる。
【００１９】
また、前記高濃度不純物領域はソース領域及びドレイン領域を構成し、前記低濃度不純物領域は低濃度ドレイン領域及びソース領域を構成し、前記半導体装置は薄膜トランジスタを含むようにして構成することができる。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、低濃度不純物領域（ＬＤＤ領域）及び高濃度不純物領域を有する半導体装置を製造する際に、その製造工程数を低減させるととともに、熱処理などを要することなく簡易に製造することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の特徴及びその他の利点について、発明を実施するための最良の形態に基づいて説明する。
【００２２】
図７〜図１１は、本発明の半導体装置の製造方法の一例を示す工程図である。なお、本例において、図１〜６に関して説明した従来技術と類似あるいは同じ構成要素に関しては、同じ参照数字を用いて表している。
【００２３】
最初に、図７に示すように、基板１１を準備するとともに、この基板１１上において半導体層１２を形成する。本発明においては、以下に説明するようにイオン注入などのイオンドーピング工程においてサイドスペーサを形成する必要がないので、基板１１を構成する材料を選択する際には、それに伴う熱処理の影響を考慮する必要がない。従って、基板１１は、従来のガラス基板の他に、プラスチック基板などを用いることもできる。
【００２４】
前記プラスチック基板としては、例えば、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる有機基材、又はそれらの複合基材を挙げることができる。
【００２５】
また、基板１１は剛性を有するものであってもよいし、厚さが５μｍ〜３００μｍ程度の薄いフレキシブルなフィルム状のものであってもよい。フレキシブルなプラスチック基材の使用は、得ようとする半導体装置をフレキシブルなものとすることができるので、前記半導体装置をフィルムディスプレイ等として適用することができる。
【００２６】
また、半導体層１２は、例えば以下のようにして低抵抗のポリシリコン膜から形成することができる。最初に、ノンドープのアモルファスシリコン膜を、ＲＦマグネトロンスパッタリング法やＣＶＤ法等の各種の方法を用いて基板１１上に形成する。例えばＲＦマグネトロンスパッタリング法でアモルファスシリコン膜を成膜する場合には、例えば、成膜温度：室温、成膜圧力：０．２Ｐａ、ガス：アルゴンの成膜条件で例えば厚さ５０ｎｍの厚さで成膜できる。なお、ＣＶＤ法でアモルファスシリコン膜を成膜する場合も２５℃程度の成膜温度で成膜可能であるが、原料ガスとしてＳｉＨ４が使用されるので、成膜後に約４００℃の脱水素処理（真空中で１時間程度）が必要となる。
【００２７】
なお、アモルファスシリコン膜上には酸化シリコン膜（図示しない）を形成することが好ましい。この酸化シリコン膜は、例えばＲＦマグネトロンスパッタリング法で厚さ５０〜１５０ｎｍ程度で形成され、後述のレーザー照射、レジストプロセス、イオン注入、レジストアッシング、レーザー活性化等の工程においてアモルファスシリコン膜又はポリシリコン膜を保護するように作用する。なお、前記酸化シリコン膜（図示しない）は、少なくとも後述の半導体層１２の欠陥処理工程前に、例えば２％ＨＦ溶液を用いたウエットエッチングにより除去される。
【００２８】
次に、レーザー照射を行って上記アモルファスシリコン膜を結晶化して低抵抗のポリシリコン膜に変化させる。レーザー照射は、上記アモルファスシリコン膜を結晶化させてポリシリコン膜（多結晶シリコン膜）にする結晶化手段であり、ＸｅＣｌエキシマレーザー、ＣＷ（Continuous Wave）レーザー等の種々のレーザーを用いて行うことができる。例えば、ＸｅＣｌエキシマレーザーを用いて結晶化を行う場合には、一例として、パルス幅：３０ｎseｃ（ＦＷＨＭ（半値幅）：full width at half-maximum）、エネルギー密度：４００ｍＪ／ｃｍ２、室温の条件下で行うことができる。
【００２９】
次に、図８に示すように、上述のようにして形成した半導体層１２上にゲート絶縁膜１３を形成した後、全面に例えば、厚さ２００ｎｍのアルミニウム（Ａｌ）膜を蒸着した後、ウエットエッチングによりパターニングして、図９に示すようにゲート電極１４を形成する。なお、電極材料は、Ｃｕ、その他の導電性材料であってもよく、スパッタリング等の他の成膜プロセスにより形成してもよい。また、上記ゲート絶縁膜１３についても、スパッタリングやＣＶＤ法、蒸着法など公知の方法によって形成することができる。
【００３０】
次に、ゲート電極１４をマスクとして、第１のイオン注入（Ｉ／Ｉ１）を行う。この第１のイオン注入は、例えば、リン（Ｐ）を注入電圧：１０ｋｅＶ、注入角：法線方向から７度、室温下で、２×１０１５／ｃｍ２のドープレベルとなるようにイオン注入される。こうした第１のイオン注入により半導体層１２内にソース側拡散膜（ソース領域）１７及びドレイン側拡散膜（ドレイン領域）１８が形成される。
【００３１】
次いで、ゲート電極１４をマスクとして、第２のイオン注入（Ｉ／Ｉ２）を行う。この第２のイオン注入は、例えばリン（Ｐ）を注入電圧：２０ｋｅＶ、注入角：法線方向から４５度、室温下で、２×１０１3／ｃｍ２のドープレベルとなるようにスピン注入される。こうした第２のイオン注入により半導体層１２内にＬＤＤ領域１５が形成される。
【００３２】
なお、上述したソース領域１７及びドレイン領域１８は、ゲート電極１４をマスクとして、その法線方向から上記具体例では７度であり、好ましくは０度〜１０度の範囲に設定した第１のイオン注入によって形成する。したがって、ソース領域１７及びドレイン領域１８は、上記ゲート電極１４巾にほぼ等しい距離で離隔して形成されることになる。したがって、もし、ソース領域１７及びドレイン領域１８を上記ゲート電極１４の巾よりも離隔して形成するような場合は、適宜にレジスト膜を形成した後所定の形状にパターニングし、得られたパターニング膜をも上記ゲート電極１４に対する補助的なマスクとして用いることもできる。
【００３３】
なお、上記レジスト膜は、レジストをスピンナー等の手段で全面に塗布し、乾燥硬化させて、例えば７００ｎｍ程度の厚さで形成することができる。
【００３４】
また、上述したＬＤＤ領域１５を形成する場合においても、第２のイオン注入におけるイオン入射のチルト角は、上記第１のイオン注入におけるイオン入射のチルト角よりも大きくする必要があるものの、上記ゲート電極１４に加えて適宜レジスト膜を形成し、これをパターニングして得たパターニング膜を随時補助的なマスクとして用い、ゲート電極１４の巾のみに依存しないようにしてＬＤＤ領域１５を形成するようにすることもできる。
【００３５】
なお、上記第１のイオン注入及び第２のイオン注入のいずれにおいても、スピンドーピング法を用いたイオン注入とすることができる。これによって、ソース領域１７、ドレイン領域１８及びＬＤＤ領域１５中における不純物濃度が均一となるようにして簡易に形成することができる。
【００３６】
また、上記レジスト膜を使用後において、プラズマアッシング法により除去する。プラズマアッシング法は、プラズマ化した酸素ガスとレジスト膜とを反応させ、有機物であるレジスト膜を炭酸ガスや水に分解（灰化）して除去する方法である。プラズマアッシング法は、プラズマアッシャと呼ばれる市販の装置（図示しない）を用い、例えば、ガス：酸素ガス、ガス流量：６０ｓｃｃｍ、印加電力：５００Ｗ、圧力：６．６Ｐａ、処理時間：１０分間、の条件で行うことができる。
【００３７】
具体的には、チャンバー内を所定の酸素ガス雰囲気とした後、カソード電極板上にＴＦＴ素子作製工程中の基板を載せ、そのカソード電極板と、対向するアノード電極との間にＲＦ発信器で高周波電圧を印加することにより、酸素プラズマを発生させる装置を用いる。
【００３８】
次に、形成されたソース領域１７及びドレイン領域１８にエネルギービームを照射してこれらの領域を活性化する。エネルギービームとしては、上記と同様のＸｅＣｌエキシマレーザーを用いることができ、一例として、パルス幅：３０ｎsec（ＦＷＨＭ）、エネルギー密度：１００〜２５０ｍＪ／ｃｍ２、室温の条件下で行うことができる。また、上述した酸化シリコン膜（図示しない）は、この活性化処理後で下記の欠陥処理工程前に、ウエットエッチングにより除去される。
【００３９】
次に、素子全体を覆うように保護膜（図示しない）を形成する。保護膜としては、酸化ケイ素膜を好ましく挙げることができる。保護膜は、例えばＲＦマグネトロンスパッタリングにより、約２００ｎｍ程度の厚さで形成することが好ましい。
【００４０】
最後に、高圧水蒸気による処理を行って半導体層１２内の欠陥をターミネートする。例えば、高圧水蒸気処理により、シリコン表面のダングリングボンドを終端し、半導体層１２を構成するポリシリコン膜とゲート絶縁膜１３との界面のリークパスをなくす方法がとられる。
【００４１】
以上のような工程を経ることにより、本例においては、図１２に示すような薄膜トランジスタ１０を得る。この薄膜トランジスタ１０は、上述した製造方法に基づいて、プラスチック基板などの基板１１上において、ポリシリコン膜からなる半導体層１２及びゲート絶縁膜１３、ゲート電極１４が順次に形成されてなるとともに、半導体層１２の、ゲート電極１４端部に位置する領域においてＬＤＤ領域１５が形成されるとともに、これらＬＤＤ領域１５に隣接するようにしてソース領域１７及びドレイン領域１８が形成されてなるような構成を呈している。したがって、従来同様に、ソース領域１７及びドレイン領域１８間にＬＤＤ領域１５が位置するので、薄膜トランジスタ１０のオフ電流を低減させることができる。
【００４２】
また、ゲート電極１４の両側面において上述したイオン注入を行うためのマスクとしてのサイドスペーサが存在しない。この結果、サイドスペーサを形成する必要がないことから、その形成過程における熱処理などに伴う製造工程数が増大することがないので、製造工程が煩雑となり、製造コストが増大することを抑制することができる。また、上述したように、耐熱性に優れるガラス基板の他、プラスチック基板などの非耐熱性基板なども適宜に用いることができる。
【００４３】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
【図面の簡単な説明】
【００４４】
【図１】ＬＤＤ領域を有する従来の半導体装置の製造方法における最初の工程を示す図である。
【図２】図１に示す工程の次の工程を示す図である。
【図３】図２に示す工程の次の工程を示す図である。
【図４】図３に示す工程の次の工程を示す図である。
【図５】図４に示す工程の次の工程を示す図である。
【図６】図５に示す工程の次の工程を示す図である。
【図７】本発明の半導体装置の製造方法における最初の工程を示す図である。
【図８】図７に示す工程の次の工程を示す図である。
【図９】図８に示す工程の次の工程を示す図である。
【図１０】図９に示す工程の次の工程を示す図である。
【図１１】図１０に示す工程の次の工程を示す図である。
【図１２】本発明の半導体装置の一例を概略的に示す構成図である。
【符号の説明】
【００４５】
１０  薄膜トランジスタ
１１  基板
１２  半導体層
１３  ゲート絶縁膜
１４  ゲート電極
１５  ＬＤＤ領域
１６  サイドスペーサ
１７  ソース領域
１８  ドレイン領域
Ｉ／Ｉ１  第１のイオン注入
Ｉ／Ｉ２  第２のイオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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