(57)【要約】【課題】データ転送において誤動作が発生した場合に、データ転送制御回路の内部で該誤動作を検知できると共に、異常なデータ転送状態を正常に戻すことができるリセット回路及びデータ転送制御回路。【解決手段】ＮＡＮＤ回路２０は、ｎｏｄｅ９から出力される信号とｎｏｄｅ１０から出力される信号とが入力されて、ｎｏｄｅ１１へ信号を出力する。ＮＡＮＤ回路２２は、ＲＥＳＥＴ信号とｎｏｄｅ１１の出力との論理積の反転信号を出力し、インバータ２４は、ＮＡＮＤ回路２２から出力された信号を反転してＣＬＫＲＳＴ信号を出力する。ラッチ回路２６は、ＣＬＫＲＳＴ信号がハイレベルのときのＩＣＬＫ信号の出力レベルは、ラッチされたｎｏｄｅ２の出力レベルである。一方、ＣＬＫＲＳＴ信号の出力レベルがローレベルのときのＩＣＬＫ信号はローレベルである。【選択図】図１
2008176569.tif 000002
【特許請求の範囲】
【請求項１】
入力された基準クロック信号に基づいて生成された第１の信号を生成する第１の生成手段と、
外部装置からデータを入力する入力手段と、
前記入力手段により入力されたデータに基づいて生成され、前記第１の信号と同期すべき第２の信号を生成する第２の生成手段と、
前記第１の信号と前記第２の信号とが入力され、前記第１の信号と前記第２の信号とが非同期になった場合に、前記第１の信号と前記第２の信号とを同期させるためのリセット信号を出力する出力手段と、
を備えたリセット回路。
【請求項２】
前記出力手段は、前記第１の信号及び前記第２の信号の少なくとも一方に基づいて、前記第１の生成手段及び前記第２の生成手段の少なくとも一方に、前記リセット信号を出力する請求項１記載のリセット回路。
【請求項３】
前記出力手段は、前記基準クロック信号が更に入力され、前記基準クロック信号に基づいて、前記リセット信号を前記入力手段に出力する請求項１記載のリセット回路。
【請求項４】
外部装置から入力されたデータを転送先装置に転送するデータ転送制御回路であって、
前記請求項１乃至請求項３の何れか１項記載のリセット回路を備えたデータ転送制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリセット回路及びデータ転送制御回路に関する。
【背景技術】
【０００２】
従来の、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）メモリ間のデータ転送における誤動作を防止する技術としては、送信用ＦＩＦＯのアウトプットレディ情報と受信用ＦＩＦＯのインプットレディ情報に基づいて論理演算を行い、送信用ＦＩＦＯのシフトアウト信号と及び受信用ＦＩＦＯのシフトイン信号が決めることが知られている。（特許文献１参照）。
【０００３】
また、ＦＩＦＯメモリ及びＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等、高周波動作が可能な半導体記憶装置のデータ転送制御回路において、高速な読み出しを可能にするために、メモリアレイから読み出したデータを感知することで以降のデータ転送処理を制御するデータ転送制御方式が従来より採用されている。
【０００４】
図７に示すように、従来のデータ転送制御回路１００は、入力手段であるＮＯＲ回路１０２、インバータ１０４、ラッチ回路１０６、第１の信号生成手段であるラッチ回路１０８、及びデータバスクリア制御回路１１０を備えている。
【０００５】
ＮＯＲ回路１０２は、メモリアレイから読み出したデータ（ＲＤＢ／ＲＤＢｂ）が入力されて、インバータ１０４へ入力の論理和の反転信号を出力する。インバータ１０４は、ＮＯＲ回路１０２から出力された信号を入力することにより、ｎｏｄｅ１にハイレベルのパルスを出力する。
【０００６】
ラッチ回路１０６は、ＣＮ端子にｎｏｄｅ１から出力される信号が入力され、Ｄ端子に後述するデータラッチ制御回路を制御するためのＩＣＬＫ信号が反転した信号がｎｏｄｅ２から入力され、Ｒ端子に従来のデータ転送制御回路１００及びデータラッチ制御回路をリセットするためのリセット（ＲＥＳＥＴ）信号が入力されて、Ｑ端子からＩＣＬＫ信号及びＩＣＬＫ信号が反転したＩＣＬＫｂ信号を出力する。
【０００７】
ＲＥＳＥＴ信号は、通常はハイレベルであり、誤動作が発生するとローレベルに切り換えられる信号である。
【０００８】
ラッチ回路１０８は、ＣＮ端子にデータ制御用クロック（ＣＬＫ＿ＩＯ）信号が入力され、Ｄ端子にデータラッチ制御回路を制御するためのＯＣＬＫ信号が反転された信号がｎｏｄｅ３から入力され、Ｒ端子にＲＥＳＥＴが入力されて、Ｑ端子からＯＣＬＫ信号を出力する。
【０００９】
データバスクリア制御回路１１０は、ＯＣＬＫ信号が入力されて、データバスをハイレベルに切り換えるためのＣＬＲ＿Ｄ１信号及びＣＬＲ＿Ｄ２信号を出力する。
【００１０】
データバスクリア制御回路１１０は、ＯＣＬＫ信号を反転するインバータ１１２、インバータ１１２により反転された信号を遅延させる遅延回路１１４、遅延回路１１４から出力される信号を反転するインバータ１１６、インバータ１１６からｎｏｄｅ７へ出力される信号と、インバータ１１２からｎｏｄｅ８へ出力される信号とが入力されて、ＣＬＲ＿Ｄ１信号を出力するＮＡＮＤ回路１１８、及び遅延回路１１４からｎｏｄｅ６へ出力される信号と、ＯＣＬＫ信号とが入力されて、ＣＬＲ＿Ｄ２を出力するＮＡＮＤ回路１２０を備えている。
【００１１】
図８に示すように、ラッチ回路１０６，１０８は、インバータ２５２，２５４，２５６、発振素子２５８，２６０、ＮＡＮＤ回路２６２，２６４を含んで構成される。
【００１２】
ラッチ回路１０６，１０８は、Ｒ端子への入力レベルがハイレベルのときは、ＣＮ端子への入力レベルがハイレベルの状態でＤ端子への入力を取り込み、ＣＮ端子への入力がローレベルに切り換わると、Ｄ端子への入力レベルをラッチする。Ｒ端子への入力レベルがハイレベルのときのＱ端子の出力レベルは、ラッチされたＤ端子への入力レベルである。一方、Ｒ端子への入力がローレベルのときのＱ端子の出力レベルはローレベルである。
【００１３】
次に、従来のデータラッチ制御回路２００を図９に示す。
【００１４】
データラッチ制御回路２００は、ＩＣＬＫ信号が入力するｅｖｅｎ側のデータラッチ回路２０２と、ＩＣＬＫｂ信号が入力するｏｄｄ側のデータラッチ回路２０４で構成される。
【００１５】
ｅｖｅｎ側のデータラッチ回路２０２は、ベース端子にＲＥＳＥＴ信号が入力するＰチャンネルのＣＭＯＳトランジスタ２０６，２０８、ベース端子にＲＤＢが入力するＮチャンネルのＣＭＯＳトランジスタ２１０、ベース端子にＩＣＬＫ信号が入力するＮチャンネルのＣＭＯＳトランジスタ２１２、ベース端子にＲＤＢｂが入力するＮチャンネルのＣＭＯＳトランジスタ２１４、ベース端子にＩＣＬＫ信号が入力するＮチャンネルのＣＭＯＳトランジスタ２１６、ベース端子にＣＬＲ＿Ｄ１信号が入力するＰチャンネルのＣＭＯＳトランジスタ２１８，２２０、インバータ２２２，２２４，２２６を含んで構成される。
【００１６】
インバータ２２４は、ＮチャンネルのＣＭＯＳトランジスタ２１０，２１２及びＰチャンネルのＣＭＯＳトランジスタ２０６，２１８からｎｏｄｅ４へ出力される信号、並びにインバータ２２２を介したＯＣＬＫ信号が入力されて、ＲＤＢＬ信号を出力する。
【００１７】
インバータ２２６は、ＮチャンネルのＣＭＯＳトランジスタ２１４，２１６及びＰチャンネルのＣＭＯＳトランジスタ２０８，２２０からｎｏｄｅ４ｂへ出力される信号、並びにインバータ２２２を介したＯＣＬＫ信号が入力されて、ＲＤＢＬｂ信号を出力する。
【００１８】
ｏｄｄ側のデータラッチ回路２０４は、ベース端子にＲＥＳＥＴ信号が入力するＰチャンネルのＣＭＯＳトランジスタ２２８，２３０、ベース端子にＲＤＢが入力するＮチャンネルのＣＭＯＳトランジスタ２３２、ベース端子にＩＣＬＫｂ信号が入力するＮチャンネルのＣＭＯＳトランジスタ２３４、ベース端子にＲＤＢｂが入力するＮチャンネルのＣＭＯＳトランジスタ２３６、ベース端子にＩＣＬＫｂ信号が入力するＮチャンネルのＣＭＯＳトランジスタ２３８、ベース端子にＣＬＲ＿Ｄ２信号が入力するＰチャンネルのＣＭＯＳトランジスタ２４０，２４２、インバータ２４４，２４６，２４８を含んで構成される。
【００１９】
インバータ２４６は、ＮチャンネルのＣＭＯＳトランジスタ２３２，２３４及びＰチャンネルのＣＭＯＳトランジスタ２２８，２４０からｎｏｄｅ５へ出力される信号、並びにインバータ２４４を介したＯＣＬＫ信号が入力されて、ＲＤＢＬ信号を出力する。
【００２０】
インバータ２４８は、ＮチャンネルのＣＭＯＳトランジスタ２３６，２３８及びＰチャンネルのＣＭＯＳトランジスタ２３０，２４２からｎｏｄｅ５ｂへ出力される信号、並びにインバータ２４４を介したＯＣＬＫ信号が入力されて、ＲＤＢＬｂ信号を出力する。
【００２１】
ＲＤＢＬ信号及びＲＤＢＬｂ信号は、出力バッファー回路２５０へ出力される。出力バッファー回路２５０は、ＣＬＫ＿ＩＯ信号を入力して出力を行う。
【００２２】
次に、図１０を用い、従来のデータ転送制御回路１００及びデータラッチ制御回路２００の動作を説明する。
【００２３】
ＲＤＢ／ＲＤＢｂ＝’ｎ’が発生すると、従来のデータ転送制御回路１００のＮＯＲ回路１０２、及びデータラッチ制御回路２００のＮチャンネルのＣＯＭＳ２１０，２１４，２３２，２３６のベース端子にＲＤＢ／ＲＤＢｂ＝’ｎ’が入力する。
【００２４】
従来のデータ転送制御回路１００のＮＯＲ回路１０２にＲＤＢ／ＲＤＢｂ＝’ｎ’が入力すると、矢印Ａ１に示されるように、ｎｏｄｅ１にハイレベルのパルスが発生する。このハイレベルのパルスとｎｏｄｅ２の出力レベルとが、ラッチ回路１０６に入力する。
【００２５】
ラッチ回路１０６は、ｎｏｄｅ１がハイレベルの区間でｎｏｄｅ２の出力レベルを取りこみ、ｎｏｄｅ１がローレベルに切り換わったときに、ｎｏｄｅ２の出力レベルをラッチする。矢印Ａ２に示されるように、ＩＣＬＫ信号の出力レベルは、ｎｏｄｅ１がローレベルに切り換わったときにラッチしたｎｏｄｅ２の出力レベルに切り換わる。ｎｏｄｅ２がハイレベルの場合は、ＩＣＬＫ信号はハイレベルに切り換わり、ｎｏｄｅ２がローレベルの場合は、ＩＣＬＫ信号はローレベルに切り換わる。
【００２６】
ラッチ回路１０８に、ハイレベルのＣＬＫ＿ＩＯ信号と、ｎｏｄｅ３の出力レベルが入力すると、ラッチ回路１０８は、ＣＬＫ＿ＩＯ信号がハイレベルの区間でｎｏｄｅ３の出力レベルを取りこみ、ＣＬＫ＿ＩＯ信号がローレベルに切り換わったときに、ｎｏｄｅ３の出力レベルをラッチする。矢印Ａ３に示されるように、ＯＣＬＫ信号の出力レベルは、ＣＬＫ＿ＩＯ信号がローレベルとなったときにラッチしたｎｏｄｅ３の出力レベルに切り換わる。ｎｏｄｅ３がハイレベルの場合は、ＯＣＬＫ信号はハイレベルに切り換わり、ｎｏｄｅ３がローレベルの場合は、ＯＣＬＫ信号はローレベルに切り換わる。
【００２７】
矢印Ａ４に示されるように、ＯＣＬＫ信号がハイレベルからローレベルに切り換わると、データバスクリア制御回路１１０のｎｏｄｅ７及びｎｏｄｅ８がハイレベルに切り換わり、ＣＬＲ＿Ｄ１信号にローレベルのパルスが発生する。また、矢印Ａ５に示されるように、ＯＣＬＫ信号がローレベルからハイレベルに切り換わると、データバスクリア制御回路１１０のｎｏｄｅ６がハイレベルに切り換わり、ＣＬＲ＿Ｄ２信号にローレベルのパルスが発生する。
【００２８】
データラッチ制御回路２００のＮチャンネルのＣＭＯＳトランジスタ２３４，２３８のベース端子にハイレベルのＩＣＬＫｂ信号が入力すると、ｏｄｄ側のデータラッチ回路２０４のＮチャンネルのＣＯＭＳトランジスタ２３４，２３８がＯＮ状態となり、ＲＤＢ／ＲＤＢｂ＝’ｎ’のデータをｎｏｄｅ５／ｎｏｄｅ５ｂにラッチする。ここで、ｏｄｄ側のデータラッチ回路２０４のＰチャンネルのＣＭＯＳトランジスタ２４０，２４２のベース端子にローレベルのＣＬＲ＿Ｄ２信号が入力すると、ＰチャンネルのＣＭＯＳトランジスタ２４０，２４２がＯＮ状態となり、矢印Ａ６で示されるように、ｎｏｄｅ５／ｎｏｄｅ５ｂがハイレベルに切り換わる。
【００２９】
一方、データラッチ制御回路２００のＮチャンネルのＣＭＯＳトランジスタ２１２，２１６のベース端子にハイレベルのＩＣＬＫ信号が入力すると、ｅｖｅｎ側のデータラッチ回路２０２のＮチャンネルのＣＯＭＳ２１２，２１６がＯＮ状態となり、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’のデータをｎｏｄｅ４／ｎｏｄｅ４ｂにラッチする。ここで、ｅｖｅｎ側のデータラッチ回路２０２のＰチャンネルのＣＭＯＳトランジスタ２１８，２２０のベース端子にローレベルのＣＬＲ＿Ｄ１信号が入力すると、ＰチャンネルのＣＭＯＳトランジスタ２１８，２２０がＯＮ状態となり、矢印Ａ７で示されるように、ｎｏｄｅ４／ｎｏｄｅ４ｂがハイレベルに切り換わる。
【００３０】
ローレベルのＯＣＬＫ信号がインバータ２２２，２４４に入力すると、ｏｄｄ側のデータラッチ回路２０４のインバータ２４６，２４８はＯＮ状態となり、ｅｖｅｎ側のデータラッチ回路２０２のインバータ２２４，２２６はＯＦＦ状態となる。このとき、矢印Ａ８に示されるように、ｎｏｄｅ５／ｎｏｄｅ５ｂのデータを、ＲＤＢＬ／ＲＤＢＬｂに転送する。一方、ハイレベルのＯＣＬＫ信号がインバータ２２２，２４４に入力すると、ｅｖｅｎ側のデータラッチ回路２０２のインバータ２２４，２２６はＯＮ状態となり、ｏｄｄ側のデータラッチ回路２０４のインバータ２４６，２４８はＯＦＦ状態となる。このとき、矢印Ａ９に示されるように、ｎｏｄｅ４／ｎｏｄｅ４ｂのデータを、ＲＤＢＬ／ＲＤＢＬｂに転送する。
【００３１】
ＲＤＢＬ／ＲＤＢＬｂにラッチされたデータは、出力バッファー回路２５０に入力され、矢印Ａ１０に示されるように、ハイレベルのＣＬＫ＿ＩＯ信号に同期して出力される。
【特許文献１】特公平６−５０８５４号
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかしながら、従来のデータ転送制御回路１００及びデータラッチ制御回路２００は、外部のノイズ等の影響により、ＲＤＢ／ＲＤＢｂの出力に誤作動が発生すると、図１１に示されるように動作する。
【００３３】
従来のデータ転送制御回路１００のＮＯＲ回路１０２にＲＤＢ／ＲＤＢｂ＝’ｎ’の入力がないと、矢印Ａ１１に示されるように、ｎｏｄｅ１にハイレベルのパルスが発生しない。これにより、ＩＣＬＫ信号はローレベルのまま変化せず、ＩＣＬＫｂ信号はハイレベルのまま変化しない。
【００３４】
矢印Ａ１２に示されるように、ＲＤＢ／ＲＤＢｂ＝’ｎ’の次の読み出しデータのＲＤＢ／ＲＤＢｂ＝’ｎ＋１’が入力するときに、データラッチ制御回路２００のＮチャンネルのＣＭＯＳトランジスタ２３４，２３８のベース端子に入力するＩＣＬＫｂ信号はハイレベルである。これにより、ｏｄｄ側のデータラッチ回路２０４のＮチャンネルのＣＯＭＳトランジスタ２３４，２３８はＯＮ状態に切り換わり、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’のデータをｎｏｄｅ５／ｎｏｄｅ５ｂにラッチする。ローレベルのＯＣＬＫ信号がインバータ２２２に入力すると、ｏｄｄ側のデータラッチ回路２０４のインバータ２４６，２４８はＯＮ状態に切り換わり、矢印Ａ１３に示されるように、ｎｏｄｅ５／ｎｏｄｅ５ｂのデータを、ＲＤＢＬ／ＲＤＢＬｂに転送する。
【００３５】
ＲＤＢＬ／ＲＤＢＬｂにラッチされたＲＤＢ／ＲＤＢｂ＝’ｎ＋１’のデータは、出力バッファー回路２５０に入力され、ハイレベルのＣＬＫ＿ＩＯ信号に同期して、正常に動作している場合と１ビットずれた、読み出しデータＲＤＢ／ＲＤＢｂ＝’ｎ’が出力されるタイミングで出力される。
【００３６】
一方、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’の入力により、ＩＣＬＫ信号は、ローレベルからハイレベルに切り換わっている。
【００３７】
ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’の次の読み出しデータのＲＤＢ／ＲＤＢｂ＝’ｎ＋２’が入力するときに、ＩＣＬＫ信号がハイレベルであるため、ＲＤＢ／ＲＤＢｂ＝’ｎ＋２’のデータはｎｏｄｅ４／ｎｏｄｅ４ｂにラッチされる。ｎｏｄｅ４／ｎｏｄｅ４ｂにラッチされたデータは、ＲＤＢＬ／ＲＤＢＬｂに転送され、ＲＤＢ／ＲＤＢｂ＝’ｎ＋２’のデータは、正常に動作している場合と１ビットずれた、読み出しデータＲＤＢ／ＲＤＢｂ＝’ｎ＋１’が出力されるタイミングで出力される。
【００３８】
このように、ＲＤＢ／ＲＤＢｂ＝’ｎ’のデータの入力がないと、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’以降のデータの出力は、全て１ビットずれてしまう。
【００３９】
従来のデータ転送制御回路１００においては、このようなずれが生じてしまった場合には、データ転送制御回路の外部からＲＥＳＥＴ信号をローレベルに切り換える必要があった。
【００４０】
本発明は上記事実を考慮して成されたもので、データ転送において誤動作が発生した場合に、データ転送制御回路の内部で該誤動作を検知できると共に、異常なデータ転送状態を正常に戻すことができるリセット回路及びデータ転送制御回路を得ることを目的とする。
【課題を解決するための手段】
【００４１】
上記目的を達成するために請求項１の発明は、入力された基準クロック信号に基づいて生成された第１の信号を生成する第１の生成手段と、外部装置からデータを入力する入力手段と、前記入力手段により入力されたデータに基づいて生成された前記第１の信号と同期すべき第２の信号を生成する第２の生成手段と、前記第１の信号と前記第２の信号とが入力され、前記第１の信号と前記第２の信号とが非同期になった場合に、前記第１の信号と前記第２の信号とを同期させるためのリセット信号を出力する出力手段と、を備えている。
【００４２】
出力手段は、入力された基準クロック信号に基づいて生成された第１の信号と、入力されたデータに基づいて生成され、第１の信号と同期すべき第２の信号とが非同期になった場合に、第１の信号と第２の信号とを同期させるためのリセット信号を出力する。
【００４３】
出力手段は、第１の信号及び第２の信号の少なくとも一方に基づいて、第１の生成手段及び第２の生成手段の少なくとも一方に、リセット信号を出力してもよい。
【００４４】
リセット信号の出力は、例えば、第１の信号及び第２の信号の少なくとも一方の切換に対応して行われる。
【００４５】
また、出力手段は、基準クロック信号が更に入力され、基準クロック信号に基づいて、リセット信号を入力手段に出力してもよい。
【００４６】
リセット信号の出力は、例えば、基準クロック信号の切換に対応して行われる。
【００４７】
請求項４の発明は、外部装置から入力されたデータを転送先装置に転送するデータ転送制御回路であって、前記請求項１乃至請求項３の何れか１項記載のリセット回路を備えている。
【発明の効果】
【００４８】
以上説明したように、本発明によれば、データ転送において誤動作が発生した場合に、データ転送制御回路の内部で該誤動作を検知できると共に、異常なデータ転送状態を正常に戻すことができる、という効果が得られる。
【発明を実施するための最良の形態】
【００４９】
以下、図面を参照して本発明の実施形態を詳細に説明する。
（第１実施形態）
図１に示されるように、第１実施形態の出力手段であるデータ転送制御回路１０は、従来のデータ転送制御回路１００に、第２の信号であるＩＣＬＫ信号と、第１の信号であるＯＣＬＫ信号の反転ノードであるｎｏｄｅ７から出力される信号とが入力され、ＩＣＬＫ信号をリセットするリセット信号であるＣＬＫＲＳＴ信号を第２の信号生成手段であるラッチ回路２６のＲ端子へ出力するデータ補正回路１２を設けた構成である。
【００５０】
データ補正回路１２は、ラッチ回路１４、遅延回路１６、インバータ１８、ＮＡＮＤ回路２０、ＮＡＮＤ回路２２、及びインバータ２４を備えている。
【００５１】
ラッチ回路１４は、ＣＮ端子にｎｏｄｅ７から出力される信号が入力され、Ｄ端子にＩＣＬＫ信号が入力され、Ｒ端子にＣＬＫＲＳＴ信号が入力されて、Ｑ端子からｎｏｄｅ９へ信号を出力する。
【００５２】
ＮＡＮＤ回路２０は、ｎｏｄｅ９から出力される信号と、遅延回路１６及びインバータ１８を経たＱ端子がｎｏｄｅ１０へ出力する信号とが入力されて、ｎｏｄｅ１１へ信号を出力する。
【００５３】
ＮＡＮＤ回路２２は、ＲＥＳＥＴ信号とｎｏｄｅ１１から出力される信号とが入力され、インバータ２４へ入力の論理積の反転信号を出力する。インバータ２４は、ＮＡＮＤ回路２２から出力された信号を反転してＣＬＫＲＳＴ信号を出力する。
【００５４】
ラッチ回路２６は、ＣＬＫＲＳＴ信号の出力レベルがハイレベルのときは、ｎｏｄｅ１がハイレベルの状態でｎｏｄｅ２の出力レベルを取り込み、ｎｏｄｅ１がローレベルに切り換わると、ｎｏｄｅ２の出力レベルをラッチする。ＣＬＫＲＳＴ信号がハイレベルのときのＩＣＬＫ信号の出力レベルは、ラッチされたｎｏｄｅ２の出力レベルである。一方、ＣＬＫＲＳＴ信号の出力レベルがローレベルのときのＩＣＬＫ信号はローレベルである。
【００５５】
データ転送制御回路１０から出力されるＩＣＬＫ信号、ＩＣＬＫｂ信号、ＯＣＬＫ信号、ＣＬＲ＿Ｄ１信号、及びＣＬＲ＿Ｄ２信号は、従来と同じ構成の図９に図示されるデータラッチ制御回路２００に入力される。
【００５６】
次に、図２を用い、データ転送制御回路１０のデータ補正回路１２の動作を説明する。
【００５７】
ラッチ回路１４に、ハイレベルのｎｏｄｅ７から出力された信号と、ＩＣＬＫ信号の出力レベルとが入力すると、ラッチ回路１４は、ｎｏｄｅ７がハイレベルの区間でＩＣＬＫ信号の出力レベルを取り込み、ｎｏｄｅ７がローレベルに切り換わったときに、ＩＣＬＫ信号の出力レベルをラッチする。矢印Ａ１４に示されるように、ｎｏｄｅ９の出力レベルは、ｎｏｄｅ７がローレベルに切り換わったときにラッチしたＩＣＬＫ信号の出力レベルに切り換わる。正常に動作している場合は、ｎｏｄｅ７がローレベルに切り換わるときのＩＣＬＫ信号の出力レベルはローレベルであり、ｎｏｄｅ９の出力レベルはローレベルのまま変化せず、ｎｏｄｅ１０の出力レベル及びｎｏｄｅ１１の出力レベルはハイレベルのまま変化しない。これにより、ＣＬＫＲＳＴ信号の出力レベルはハイレベルのまま変化しない。
【００５８】
このように、第１実施形態のデータ転送制御回路１０及びデータラッチ制御回路２００は、誤作動が生じなければ従来と同様に動作する。
【００５９】
次に、図３を用い、読み出しデータＲＤＢ／ＲＤＢｂ＝’ｎ’の入力がない場合の、データ転送制御回路１０及びデータラッチ制御回路２００の動作を説明する。
【００６０】
データ転送制御回路１０に読み出しデータＲＤＢ／ＲＤＢｂ＝’ｎ’の入力がないと、矢印Ａ１５に示されるように、ｎｏｄｅ１にハイレベルのパルスが発生しない。これにより、ＩＣＬＫ信号はローレベルのまま変化せず、ＩＣＬＫｂ信号はハイレベルのまま変化しない。
【００６１】
ＲＤＢ／ＲＤＢｂ＝’ｎ’の次の読み出しデータのＲＤＢ／ＲＤＢｂ＝’ｎ＋１’が入力したとき、矢印Ａ１６に示されるように、ＩＣＬＫｂ信号がハイレベルである。このため、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’のデータは、矢印Ａ１７に示されるように、ｎｏｄｅ５／ｎｏｄｅ５ｂにラッチされ、矢印Ａ１８に示されるように、ＯＣＬＫ信号がローレベルの区間でＲＤＢＬ／ＲＤＢＬｂに転送される。
【００６２】
ＲＤＢＬ／ＲＤＢＬｂにラッチされたＲＤＢ／ＲＤＢｂ＝’ｎ＋１’のデータは、矢印Ａ１９に示されるように、出力バッファー回路２５０に入力され、ハイレベルのＣＬＫ＿ＩＯ信号に同期して、正常に動作している場合と１ビットずれた、読み出しデータＲＤＢ／ＲＤＢｂ＝’ｎ’が出力されるタイミングで出力される。
【００６３】
一方、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’がデータ転送制御回路１０に入力すると、矢印Ａ２０に示されるように、ＩＣＬＫ信号はローレベルからハイレベルに切り換わる。
【００６４】
ＩＣＬＫ信号がハイレベルの区間で、矢印Ａ２１に示されるように、ｎｏｄｅ７はローレベルに切り換わる。これにより、ラッチ回路１４は、ハイレベルのＩＣＬＫ信号をラッチし、矢印Ａ２２に示されるように、ｎｏｄｅ９はローレベルからハイレベルに切り換わる。このときのｎｏｄｅ１０はハイレベルであり、矢印Ａ２３に示されるように、ｎｏｄｅ１１はローレベルに切り換わる。これにより、矢印Ａ２４に示されるように、ＣＬＫＲＳＴ信号の出力レベルがハイレベルに切り換わる。
【００６５】
ラッチ回路１４のＲ端子にローレベルのＣＬＫＲＳＴ信号が入力すると、矢印Ａ２５に示されるように、Ｑ端子から出力されるｎｏｄｅ９がローレベルに切り換わる。
【００６６】
ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’の次の読み出しデータのＲＤＢ／ＲＤＢｂ＝’ｎ＋２’が入力するとき、矢印Ａ２６に示されるように、ＩＣＬＫｂ信号はハイレベルである。これにより、ＲＤＢ／ＲＤＢｂ＝’ｎ＋２’のデータは、矢印Ａ２７に示されるように、ｎｏｄｅ５／ｎｏｄｅ５ｂにラッチされる。ｎｏｄｅ５／ｎｏｄｅ５ｂにラッチされたデータは、矢印Ａ２８に示されるように、ＯＣＬＫ信号がローレベルの区間で、ＲＤＢＬ／ＲＤＢＬｂに転送される。このため、正常に動作している場合に、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’のデータが転送される、ＯＣＬＫ信号がローレベルの区間において、ＲＤＢＬ／ＲＤＢＬｂにラッチされるデータがない。こうして、正常に動作している場合に、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’のデータが出力される矢印Ａ２９に示される区間は、ハイインピーダンス状態となり、ＲＤＢ／ＲＤＢｂ＝’ｎ＋２’以降のデータは、正常に出力される。
【００６７】
ＮＡＮＤ回路２２への一方の入力は、ＲＥＳＥＴ信号であり、ハイレベルのまま変化しない。従って、ＣＬＫＲＳＴ信号の出力レベルがローレベルに切り換わるのは、ｎｏｄｅ１１がローレベルに切り換わるときのみである。ｎｏｄｅ１１は、ｎｏｄｅ９及びｎｏｄｅ１０がハイレベルのときにローレベルに切り換わる。即ち、ラッチ回路１４のＱ端子の出力レベルがローレベルからハイレベルに切り換わるときのみに、ＣＬＫＲＳＴ信号の出力レベルがローレベルに切り換わる。
【００６８】
正常に動作している場合は、ＯＣＬＫ信号が反転したｎｏｄｅ７がローレベルに切り換わるときのＩＣＬＫ信号の出力レベルはローレベルであるため、ｎｏｄｅ９はローレベルのまま変化しない。しかし、ＲＤＢ／ＲＤＢｂの出力に誤動作が発生し、ＩＣＬＫ信号とＯＣＬＫ信号との関係が崩れると、ラッチ回路１４のＱ端子から出力される信号がハイレベルに切り換わり、ＣＬＫＲＳＴ信号の出力レベルがローレベルに切り換わる。ローレベルのＣＬＫＲＳＴ信号がラッチ回路２６のＲ端子に入力することで、ＩＣＬＫ信号はローレベルにリセットされ、ＩＣＬＫ信号とＯＣＬＫ信号との関係は回復する。
【００６９】
第１実施形態では、誤動作が発生した場合に、誤出力されるデータは２ビットのみで、以降のデータは正常に出力される。
【００７０】
このように、第１実施形態によれば、半導体記憶装置外部のノイズ等の影響によりＲＤＢ／ＲＤＢｂの出力に誤動作が発生した場合に、ＩＣＬＫ信号とＯＣＬＫ信号との関係が崩れたことを検知することで、外部からリセット信号等を入力しなくても、ＩＣＬＫ信号をリセットできる。また、誤動作が発生した場合に、誤出力されるデータは２ビットのみであり、２サイクル後には正常に動作するようになる。
（第２実施形態）
図４に示されるように、第２実施形態の出力手段であるデータ転送制御回路５０は、従来のデータ転送制御回路１００に、ＩＣＬＫ信号、ＯＣＬＫ信号、及びＣＬＫ＿ＩＯ信号が入力され、ＩＣＬＫ信号をリセットするためのリセット信号であるＤＵＭＹＤＡＴＡを出力するデータ補正回路５２を設けた構成である。
【００７１】
データ補正回路５２は、ＮＡＮＤ回路５４、ＮＯＲ回路５６、インバータ５８、ＮＡＮＤ回路６０、遅延回路６２、ラッチ回路６４、遅延回路６６、インバータ６８、ＮＡＮＤ回路７０、インバータ７２、遅延回路７４、ＮＡＮＤ回路７６、及びインバータ７８を備えている。
【００７２】
ＮＡＮＤ回路５４は、ＩＣＬＫ信号とＯＣＬＫ信号とが入力され、ｎｏｄｅ９に信号を出力する。
【００７３】
ＮＯＲ回路５６は、ＩＣＬＫ信号とＯＣＬＫ信号とが入力され、インバータ５８へ入力の論理和の反転信号を出力する。インバータ５８は、ＮＯＲ回路５６から出力された信号を反転してｎｏｄｅ１０へ信号を出力する。
【００７４】
ＮＡＮＤ回路６０は、ｎｏｄｅ９から出力される信号とｎｏｄｅ１０から出力される信号とが入力され、ｎｏｄｅ１１へ信号を出力する。
【００７５】
ラッチ回路６４は、ＣＮ端子に遅延回路６２を経たＣＬＫ＿ＩＯ信号が出力されるｎｏｄｅ１２から出力される信号が入力され、Ｄ端子にｎｏｄｅ１１から出力される信号が入力され、Ｒ端子に後述するＲＳＴ信号が入力され、Ｑ端子からｎｏｄｅ１３へ信号を出力する。
【００７６】
ＮＡＮＤ回路７０は、ｎｏｄｅ１２から出力される信号とＱ端子から出力される信号が遅延回路６６及びインバータ６８を経てｎｏｄｅ１４へ出力される信号とが入力されて、ｎｏｄｅ１５へ信号を出力する。インバータ７２は、ＮＡＮＤ回路７０から出力された信号を反転してＤＵＭＹＤＡＴＡを出力する。
【００７７】
ＮＡＮＤ回路７６は、遅延回路７４からｎｏｄｅ１５へ出力される信号とＲＥＳＥＴ信号とが入力され、インバータ７８へ入力の論理積の反転信号を出力する。インバータ７８は、ＮＡＮＤ回路７６から出力された信号を反転してＲＳＴ信号を出力する。
【００７８】
データ転送制御回路５０は、メモリアレイから読み出したデータ（ＲＤＢ／ＲＤＢｂ）及びＤＵＭＹＤＡＴＡが入力される入力手段であるＮＯＲ回路８０を備えている。ＮＯＲ回路８０に、メモリアレイから読み出したデータ（ＲＤＢ／ＲＤＢｂ）又はハイレベルのＤＵＭＹＤＡＴＡが入力すると、ｎｏｄｅ１にハイレベルのパルスが発生する。即ち、ハイレベルのＤＵＭＹＤＡＴＡは、ＲＤＢ／ＲＤＢｂの入力と同様に作用する。
【００７９】
データ転送制御回路５０から出力されるＩＣＬＫ信号、ＩＣＬＫｂ信号、ＯＣＬＫ信号、ＣＬＲ＿Ｄ１信号、及びＣＬＲ＿Ｄ２信号は、従来と同じ構成の図９に図示されるデータラッチ制御回路２００に入力される。
【００８０】
次に、図５を用い、データ転送制御回路５０のデータ補正回路５２の動作を説明する。
【００８１】
ＮＡＮＤ回路５４は、ＩＣＬＫ信号とＯＣＬＫ信号との何れかがローレベルの場合、ハイレベルの信号をｎｏｄｅ９へ出力し、ＩＣＬＫ信号及びＯＣＬＫ信号がハイレベルの場合、ローレベルの信号をｎｏｄｅ９へ出力する。
【００８２】
ＮＯＲ回路５６は、ＩＣＬＫ信号とＯＣＬＫ信号との何れかがハイレベルの場合、ローレベルの信号を出力し、ＩＣＬＫ信号及びＯＣＬＫ信号がローレベルの場合、ハイレベルの信号を出力する。インバータ５８は、ＮＯＲ回路５６から、ローレベルの信号が出力されるとハイレベルの信号をｎｏｄｅ１０へ出力し、ハイレベルの信号が出力されるとローレベルの信号をｎｏｄｅ１０へ出力する。
【００８３】
ＮＡＮＤ回路６０は、ｎｏｄｅ９とｎｏｄｅ１０との何れかがローレベルの場合、ハイレベルの信号をｎｏｄｅ１１へ出力し、ｎｏｄｅ９及びｎｏｄｅ１０がハイレベルの場合、ローレベルの信号をｎｏｄｅ１１へ出力する。
【００８４】
ラッチ回路６４に、ｎｏｄｅ１２から出力されるハイレベルの信号と、ｎｏｄｅ１１の出力レベルが入力すると、ラッチ回路６４は、ｎｏｄｅ１２がハイレベルの区間でｎｏｄｅ１１の出力レベルを取り込み、ｎｏｄｅ１２がローレベルに切り換わったときに、ｎｏｄｅ１１の出力レベルをラッチする。矢印Ａ３０に示されるように、ｎｏｄｅ１３の出力レベルは、ｎｏｄｅ１２がローレベルに切り換わったときにラッチしたｎｏｄｅ１１の出力レベルに切り換わる。正常に動作している場合は、ｎｏｄｅ１２がローレベルに切り換わるときのｎｏｄｅ１１の出力レベルはローレベルであり、ｎｏｄｅ１３の出力レベルはローレベルのまま変化せず、ｎｏｄｅ１４の出力レベル及びｎｏｄｅ１５の出力レベルはハイレベルのまま変化しない。これにより、ＤＵＭＹＤＡＴＡの出力レベルはローレベルのまま変化しない。また、ＲＳＴ信号の出力レベルはハイレベルのまま変化しない。
【００８５】
このように、第２実施形態のデータ転送制御回路５０及びデータラッチ制御回路２００は、誤作動が生じなければ従来と同様に動作する。
【００８６】
次に、図６を用い、読み出しデータＲＤＢ／ＲＤＢｂ＝’ｎ’の入力がない場合の、データ転送制御回路５０及びデータラッチ制御回路２００の動作を説明する。
【００８７】
データ転送制御回路５０のＮＯＲ回路８０に読み出しデータＲＤＢ／ＲＤＢｂ＝’ｎ’の入力がないと、矢印Ａ３１に示されるように、ｎｏｄｅ１にハイレベルのパルスが発生しない。これにより、ＩＣＬＫ信号はローレベルのまま変化せず、ＩＣＬＫｂ信号はハイレベルのまま変化しない。
【００８８】
ｎｏｄｅ９は、ＩＣＬＫ信号がハイレベルに切り換わることによってローレベルに切り換わるノードであるが、矢印Ａ３２に示されるように、ＩＣＬＫ信号がローレベルのまま変化しないため、ｎｏｄｅ９はハイレベルのまま変化しない。
【００８９】
また、読み出しデータＲＤＢ／ＲＤＢｂ＝’ｎ’の入力がない場合は、ＩＣＬＫ信号はローレベルのまま変化しないため、ｎｏｄｅ１０は、矢印Ａ３３に示されるように、ＯＣＬＫ信号がローレベルに切り換わったときにローレベルに切り換わる。
【００９０】
このとき、ｎｏｄｅ１０がローレベルに切り換わったのが、ｎｏｄｅ９がハイレベルの区間であるため、矢印Ａ３４に示されるように、ｎｏｄｅ１１は、ローレベルからハイレベルに切り換わる。
【００９１】
矢印Ａ３５に示されるように、ｎｏｄｅ１１がハイレベルの区間で、ｎｏｄｅ１２の出力レベルがローレベルに切り換わる。これにより、ハイレベルのｎｏｄｅ１１の出力レベルがラッチされ、矢印Ａ３６に示されるように、ローレベルのｎｏｄｅ１３がハイレベルに切り換わる。このとき、ｎｏｄｅ１４はハイレベルであるため、ｎｏｄｅ１５はローレベルに切り換わり、矢印Ａ３７に示されるように、ＤＵＭＹＤＡＴＡがハイレベルに切り換わる。
【００９２】
これにより、矢印Ａ３８に示されるように、ｎｏｄｅ１にハイレベルのパルスが発生し、矢印Ａ３９に示されるように、ＩＣＬＫ信号がハイレベルに切り換わる。
【００９３】
一方、ＮＡＮＤ回路７６に遅延したローレベルの信号がｎｏｄｅ１５から出力され、インバータ７８に反転されると、矢印Ａ４０に示されるように、ＲＳＴ信号はローレベルに切り換わる。これにより、矢印Ａ４１に示されるように、Ｑ端子から出力されるｎｏｄｅ１３がローレベルに切り換わり、ｎｏｄｅ１５がハイレベルに切り換わる。こうして、ＤＵＭＹＤＡＴＡ、及びＲＳＴ信号はローレベルに切り換わる。
【００９４】
矢印Ａ４２に示されるように、ＲＤＢ／ＲＤＢｂ＝’ｎ’の次の読み出しデータのＲＤＢ／ＲＤＢｂ＝’ｎ＋１’が入力するときのＩＣＬＫ信号の出力レベルはハイレベルである。これにより、矢印Ａ４３に示されるように、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’のデータはｎｏｄｅ４／ｎｏｄｅ４ｂにラッチされる。矢印Ａ４４に示されるように、ｎｏｄｅ４／ｎｏｄｅ４ｂにラッチされたデータは、ＯＣＬＫ信号がハイレベルのときに、ＲＤＢＬ／ＲＤＢＬｂに転送される。このため、正常に動作している場合に、ＲＤＢ／ＲＤＢｂ＝’ｎ’のデータが転送される、ＯＣＬＫ信号がハイレベルの区間において、ＲＤＢＬ／ＲＤＢＬｂにラッチされるデータがない。こうして、正常に動作している場合に、ＲＤＢ／ＲＤＢｂ＝’ｎ’のデータが出力される矢印Ａ４５に示される区間は、ハイインピーダンス状態となり、ＲＤＢ／ＲＤＢｂ＝’ｎ＋１’以降のデータは、正常に出力される。
【００９５】
このように、ハイレベルのＤＵＭＹＤＡＴＡがＮＯＲ回路８０へ入力されることで、ＩＣＬＫ信号はハイレベルに切り換わり、ＩＣＬＫ信号とＯＣＬＫ信号との関係は回復する。
【００９６】
正常に動作している場合は、ラッチ回路６４にラッチされるｎｏｄｅ１１の出力レベルはローレベルであるため、ｎｏｄｅ１３及びｎｏｄｅ１４はローレベルのまま変化せず、ＤＵＭＹＤＡＴＡはローレベルのまま変化しない。しかし、ＲＤＢ／ＲＤＢｂの出力に誤動作が発生し、ＩＣＬＫ信号とＯＣＬＫ信号との関係が崩れると、ラッチ回路６４のＱ端子から出力された信号がハイレベルに切り換わり、ＤＵＭＹＤＡＴＡがハイレベルに切り換わる。ハイレベルのＤＵＭＹＤＡＴＡがＮＯＲ回路８０に入力することで、ＩＣＬＫ信号はハイレベルにリセットされ、ＩＣＬＫ信号とＯＣＬＫ信号との関係は回復する。
【００９７】
第２実施形態では、誤動作が発生した場合に誤出力されるデータは、誤作動が発生したビットのみで、以降のデータは正常に出力される。
【００９８】
このように、第２実施形態によれば、半導体記憶装置外部のノイズ等の影響によりＲＤＢ／ＲＤＢｂの出力に誤動作が発生した場合に、ＩＣＬＫ信号とＯＣＬＫ信号との関係が崩れたことを検知することで、外部からリセット信号等を入力しなくても、ＩＣＬＫ信号をリセットできる。また、誤動作が発生した場合に、誤出力されるデータは誤作動が発生したビットのみであり、１サイクル後には正常出力するようになる。
【００９９】
なお、上記では、ＩＣＬＫ信号を切り換えることで、回路の動作を正常に回復させる形態で説明したが、ＯＣＬＫ信号を切り換えて、ＩＣＬＫ信号とＯＣＬＫ信号との位相を合わせて回路を正常に動作させる構成でもよい。
【０１００】
また、上記では、データ補正回路をデータ転送制御回路に適用したが、一定の関係を保つことで正常に動作する２つのクロックを有する回路であれば、データ補正回路が適用されることで回路の動作を正常に回復できる。
【図面の簡単な説明】
【０１０１】
【図１】第１実施形態のデータ転送制御回路である。
【図２】第１実施形態における、正常な場合の動作波形である。
【図３】第１実施形態における、誤動作が発生した場合の動作波形である。
【図４】第２実施形態のデータ転送制御回路である。
【図５】第２実施形態における、正常な場合の動作波形である。
【図６】第２実施形態における、誤動作が発生した場合の動作波形である。
【図７】従来のデータ転送制御回路である。
【図８】ラッチ回路である。
【図９】従来のデータラッチ制御回路である。
【図１０】従来の、正常な場合の動作波形である。
【図１１】従来の、誤動作が発生した場合の動作波形である。
【符号の説明】
【０１０２】
１０   データ転送制御回路
１２   データ補正回路
１４   ラッチ回路
１６   遅延回路
１８   インバータ
２０   ＮＡＮＤ回路
２２   ＮＡＮＤ回路
２４   インバータ
２６   ラッチ回路
５０   データ転送制御回路
５２   データ補正回路
５４   ＮＡＮＤ回路
５６   ＮＯＲ回路
５８   インバータ
６０   ＮＡＮＤ回路
６２   遅延回路
６４   ラッチ回路
６６   遅延回路
６８   インバータ
７０   ＮＡＮＤ回路
７２   インバータ
７４   遅延回路
７６   ＮＡＮＤ回路
７８   インバータ
８０   ＮＯＲ回路
１００ 従来のデータ転送制御回路
２００ データラッチ制御回路
【図１】
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【図２】
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【図３】
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【図４】
2008176569.tif 000006
【図５】
2008176569.tif 000007
【図６】
2008176569.tif 000008
【図７】
2008176569.tif 000009
【図８】
2008176569.tif 000010
【図９】
2008176569.tif 000011
【図１０】
2008176569.tif 000012
【図１１】
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