(57)【要約】【課題】製造プロセスのばらつきによる性能の初期変動だけでなく、経年変化があっても、内部回路に供給する電源電圧を動的に適正化することの可能なＬＳＩを提供する。【解決手段】ＬＳＩ１３は、半導体基板１４と、半導体基板１４上に形成され、製造プロセスに依存した周波数を有する監視クロック信号ＭＣＬＫを出力するリングオシレータ１７と、半導体基板１４上に形成された内部回路１６と、監視クロック信号ＭＣＬＫと、一定の周波数を有する基準クロック信号ＲＣＬＫとを比較し、それらの周波数の差に応じた差分信号ＤＩＦを出力する周波数比較回路１８と、周波数比較回路１８から出力される差分信号ＤＩＦに応じた内部電源電圧ＩＶＤＤを内部回路１６に供給する内部電源回路１９とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、製造プロセスに依存した周波数を有する監視クロック信号を出力する発振器と、
前記半導体基板上に形成された内部回路と、
前記発振器から出力される監視クロック信号と、一定の周波数を有する基準クロック信号とを比較し、それらの周波数の差に応じた差分信号を出力する周波数比較回路と、
前記周波数比較回路から出力される差分信号に応じた内部電源電圧を前記内部回路に供給する内部電源回路とを備えることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置であって、
前記周波数比較回路は、
前記基準クロック信号に含まれるパルスからｎ個当たり（ｎ−２）個のパルスを間引いて２個のパルスを残すことにより間引きクロック信号を出力するパルス間引き回路と、
前記監視クロック信号をｎ分の１分周することにより分周クロック信号を出力する分周回路と、
前記分周回路から出力される分周クロック信号を前記基準クロック信号に同期して微分することにより微分クロック信号を出力する微分回路と、
前記パルス間引き回路から出力される間引きクロック信号のパルス数と、前記微分回路から出力される微分クロック信号のパルス数とを比較し、その差に応じて前記差分信号を生成するパルス数比較回路とを含む、ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置であって、
前記パルス数比較回路は、
前記間引きクロック信号のパルス数をカウントする第１のカウンタと、
前記微分クロック信号のパルス数をカウントする第２のカウンタと、
前記第１のカウンタによりカウントされたパルス数と前記第２のカウンタによりカウントされたパルス数との差を算出する減算器と、
前記減算器により算出されたパルス数の差を前記差分信号にデジタル−アナログ変換するデジタルアナログ変換器とを含む、ことを特徴とする半導体集積回路装置。
【請求項４】
請求項２に記載の半導体集積回路装置であって、
前記パルス数比較回路は、
前記間引きクロック信号が入力される第１のＬＣフィルタと、
前記微分クロック信号が入力される第２のＬＣフィルタと、
前記第１のＬＣフィルタの出力電圧と前記第２のＬＣフィルタの出力電圧とを比較し、その差に応じて前記差分信号を生成する電圧比較器とを含む、ことを特徴とする半導体集積回路装置。
【請求項５】
半導体集積回路装置を備える内部電源制御システムであって、
前記半導体集積回路装置は、
半導体基板と、
前記半導体基板上に形成され、製造プロセスに依存した周波数を有する監視クロック信号を出力する発振器と、
前記半導体基板上に形成された内部回路と含み、
前記内部電源制御システムはさらに、
前記発振器から出力される監視クロック信号を、一定の周波数を有する基準クロック信号と比較し、それらの周波数の差に応じた差分信号を出力する周波数比較回路と、
前記周波数比較回路から出力される差分信号に応じた内部電源電圧を前記内部回路に供給する内部電源回路とを備えることを特徴とする内部電源制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びそれを備える内部電源制御システムに関し、さらに詳しくは、内部回路に供給する電源電圧を適正化することの可能な半導体集積回路装置及びそれを備える内部電源制御システムに関する。
【背景技術】
【０００２】
特開２００６−１２０６８６号公報（特許文献１）には、ＬＳＩ（大規模集積回路）のばらつきによる周波数仕様未達や電力仕様未達となり、不良品として破棄されていたＬＳＩを救済することによって、良品習得率を上げることを目的とし、ＬＳＩ内部にＬＳＩのばらつきによる性能変動量を検出する回路を設け、この回路の出力値を用いてＬＳＩへの供給電圧を制御するようにしたＬＳＩ搭載ボードが開示されている。このＬＳＩ搭載ボードは、動作周波数に余裕があるにもかかわらず消費電力が大きいために不良品とされていたＬＳＩに印加する電圧を標準値よりも低くしたり、消費電力に余裕があるにもかかわらず動作周波数が低いために不良品とされていたＬＳＩに印加する電圧を標準値よりも高くしたりすることで、動作周波数と消費電力の両方の要求仕様を満足させる、というものである。
【０００３】
具体的には、このボードに搭載されているＬＳＩは、プロセッサ、リングオシレータ、ＬＳＩ速度測定回路、電源制御回路及びメモリ制御回路によって構成される。ＬＳＩ搭載ボードには、ＬＳＩの他に、クロック生成器、電圧可変電源回路、ＲＯＭ及び電圧固定電源回路が設けられている。クロック生成器は、ＬＳＩの動作クロック信号を生成する。クロック生成器によって生成されたクロック信号は、ＬＳＩ内の各回路へ供給される。電圧可変電源回路は、ＬＳＩへ電力を供給する。ＲＯＭには、算出済フラグ及び速度値が記憶されている。ＬＳＩ速度測定回路は、リングオシレータの出力の周波数を測定する。これによって、ＬＳＩの製造ばらつきによるＬＳＩの動作速度変動量を知ることができる。これらの回路を用いると、一定時間内にリングオシレータの出力が何回立ち上がったかを知ることができる。
【０００４】
電源制御回路は、レジスタ、カウンタ及び比較器によって構成されている。レジスタには、最適な印加電圧の設定に必要な速度値が設定される。レジスタに設定される速度値は、ＬＳＩの動作速度に対応した値を用いて生成される。この速度値は、プロセッサから読み書きすることができる。カウンタは、クロック信号の立ち上がりごとにカウントアップする。比較器は、レジスタの出力とカウンタの出力を比較し、電圧制御信号を出力する。電源電圧制御信号は電圧可変電源回路へ送られる。電源電圧制御信号は、カウンタの値がレジスタから出力される速度値よりも小さい時はＨ（論理ハイ）レベルとなり、等しいか大きい時はＬ（論理ロー）レベルとなる。電圧可変電源回路の出力電圧は、電圧制御信号のデューティ比を変更することにより制御することができる。
【０００５】
プロセッサは、ＲＯＭに格納されている速度値を読み出してレジスタへ書き込む。これによって、ボードごとにＬＳＩへの印加電圧をそのＬＳＩに適した値に設定することが可能となる。
【０００６】
最大動作周波数が仕様より高く、消費電力が仕様より大きいＬＳＩは印加電圧を低くすることによって、消費電力が仕様より小さくなって、良品として使用できる可能性が生じる。また、最大動作周波数が仕様より低く、消費電力が仕様より小さいＬＳＩは印加電圧を高くすることによって、最大動作周波数が仕様より高くなって、良品として使用できる可能性が生じる。
【０００７】
しかしながら、印加電圧の算出処理は製品出荷検査時に１回だけ行い、それ以降はこのときに算出した値を使用するため、製造プロセスのばらつきによる性能の初期変動には対処できるが、製品出荷後の経年変化には対処できないという問題がある。また、プロセッサやＲＯＭ等を必要とするため、回路が複雑かつ大規模になるという問題もある。
【特許文献１】特開２００６−１２０６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、製造プロセスのばらつきによる性能の初期変動だけでなく、経年変化があっても、内部回路に供給する電源電圧を動的に適正化することの可能な半導体集積回路装置及びそれを備える内部電源制御システムを提供することである。
【課題を解決するための手段及び発明の効果】
【０００９】
本発明による半導体集積回路装置は、半導体基板と、発振器と、内部回路と、周波数比較回路と、内部電源回路とを備える。発振器は、半導体基板上に形成され、製造プロセスに依存した周波数を有する監視クロック信号を出力する。内部回路は、半導体基板上に形成される。周波数比較回路は、発振器から出力される監視クロック信号と、一定の周波数を有する基準クロック信号とを比較し、それらの周波数の差に応じた差分信号を出力する。内部電源回路は、周波数比較回路から出力される差分信号に応じた内部電源電圧を内部回路に供給する。
【００１０】
本発明によれば、製造プロセスに依存した周波数を有する監視クロック信号と一定の周波数を有する基準クロック信号とが比較され、それらの周波数の差に応じて内部回路に供給する内部電源電圧が制御されるので、製造プロセスのばらつきによる性能の初期変動だけでなく、経年変化があっても、内部電源電圧を動的に適正化することができる。
【００１１】
好ましくは、周波数比較回路は、パルス間引き回路と、分周回路と、微分回路と、パルス数比較回路とを含む。パルス間引き回路は、基準クロック信号に含まれるパルスからｎ個当たり（ｎ−２）個のパルスを間引いて２個のパルスを残すことにより間引きクロック信号を出力する。分周回路は、監視クロック信号をｎ分の１分周することにより分周クロック信号を出力する。微分回路は、分周回路から出力される分周クロック信号を基準クロック信号に同期して微分することにより微分クロック信号を出力する。パルス数比較回路は、パルス間引き回路から出力される間引きクロック信号のパルス数と、微分回路から出力される微分クロック信号のパルス数とを比較し、その差に応じて差分信号を生成する。
【００１２】
この場合、周波数も位相も異なる基準クロック信号と監視クロック信号とを比較することにより、それらの周波数の差に応じた差分信号を生成することができる。
【００１３】
本発明による内部電源制御システムは、半導体集積回路装置を備える。半導体集積回路装置は、半導体基板と、発振器と、内部回路と含む。発振器は、半導体基板上に形成され、製造プロセスに依存した周波数を有する監視クロック信号を出力する。内部回路は、半導体基板上に形成される。内部電源制御システムはさらに、周波数比較回路と、内部電源回路とを備える。周波数比較回路は、発振器から出力される監視クロック信号と、一定の周波数を有する基準クロック信号とを比較し、それらの周波数の差に応じた差分信号を出力する。内部電源回路は、周波数比較回路から出力される差分信号に応じた内部電源電圧を内部回路に供給する。ここで、周波数比較回路及び内部電源回路は半導体集積回路装置の内部でも外部でもどちらに設けられていてもよい。
【００１４】
本発明によれば、製造プロセスに依存した周波数を有する監視クロック信号と一定の周波数を有する基準クロック信号とが比較され、それらの周波数の差に応じて内部回路に供給する内部電源電圧が制御されるので、製造プロセスのばらつきによる性能の初期変動だけでなく、経年変化があっても、内部電源電圧を動的に適正化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
【００１６】
［第１の実施の形態］
図１を参照して、第１の実施の形態による内部電源制御システム１０は、プリント配線板１１と、プリント配線板１１上に搭載された外部電源回路１２と、プリント配線板１１上に搭載されたＬＳＩ１３とを備える。外部電源回路１２は一定の外部電源電圧ＥＶＤＤをＬＳＩ１３に供給する。
【００１７】
図２を参照して、ＬＳＩ１３は、半導体基板１４と、半導体基板１４上に形成された内部電源制御回路１５と、半導体基板１４上に形成された内部回路１６とを備える。内部電源制御回路１５は、リングオシレータ１７と、周波数比較回路１８と、内部電源回路１９とを備える。内部電源制御回路１５には外部電源電圧ＥＶＤＤが供給される。内部回路１６は、ＬＳＩ１３内部に形成される任意の回路である。
【００１８】
図３を参照して、リングオシレータ１７は、環状に接続された奇数個のインバータ２０で構成される。リングオシレータ１７は発振器として機能し、監視クロック信号ＭＣＬＫを出力する。各インバータ２０は、ＣＭＯＳの製造プロセスにより半導体基板１４上に形成されたＰ及びＮチャネルＭＯＳトランジスタ（図示せず）で構成される。したがって、監視クロック信号ＭＣＬＫの周波数は製造プロセスに依存する。すなわち、製造プロセスのばらつきに伴い、消費電力は大きいが、動作速度の速いＬＳＩ１４の場合、監視クロック信号ＭＣＬＫの周波数は高くなる。一方、消費電力は小さいが、動作速度の遅いＬＳＩ１４の場合、監視クロック信号ＭＣＬＫの周波数は低くなる。ここでは、消費電力及び動作速度がともに平均的なＬＳＩ１４の場合に、監視クロック信号ＭＣＬＫの周波数が後述する基準クロック信号ＲＣＬＫとほぼ等しくなるように設計される。基準クロック信号ＲＣＬＫの周波数をＦｓ（Ｈｚ）とすると、監視クロック信号ＭＣＬＫの周波数は、動作速度の速いＬＳＩ１４の場合、Ｆｓ＋ａ（Ｈｚ）となり、動作速度の遅いＬＳＩ１４の場合、Ｆｓ−ａ（Ｈｚ）となる。ここで、ａは監視クロック信号ＭＣＬＫの偏差である。
【００１９】
また、リングオシレータ１７はＡＳＩＣ(Application Specific Integrated Circuit)のベースセルを用いて構成される。配置及び配線は自由なので、ゲート遅延を測定したい場所にリングオシレータ１７を配置できる。また、設計を工夫することによって、ゲート遅延だけでなく、配線遅延も測定対象とすることができる。
【００２０】
再び図２を参照して、周波数比較回路１８は、リングオシレータ１７から出力される監視クロック信号ＭＣＬＫと、外部から与えられる基準クロック信号ＲＣＬＫとを比較し、それらの周波数の差に応じた差分信号ＤＩＦを出力する。基準クロック信号ＲＣＬＫは、水晶発振器やＰＬＬ(Phase Locked Loop)回路等を用いて生成されるシステムクロック信号で、その周波数Ｆｓは電源電圧に依存せず、ほぼ一定である。
【００２１】
内部電源回路１９はレギュレータ等で構成され、内部電源電圧ＩＶＤＤを内部回路１６に供給する。内部電源電圧ＩＶＤＤは差分信号ＤＩＦに応じて変化する。具体的には、監視クロック信号ＭＣＬＫの周波数が基準クロック信号ＲＣＬＫの周波数よりも高くなるにつれて、内部電源電圧ＩＶＤＤは低くなる。一方、監視クロック信号ＭＣＬＫの周波数が基準クロック信号ＲＣＬＫの周波数よりも低くなるにつれて、内部電源電圧ＩＶＤＤは高くなる。
【００２２】
図４を参照して、周波数比較回路１８は、２／ｎパルス間引き回路２１と、１／ｎ分周回路２２と、微分回路２３と、パルス数比較回路２４とを備える。２／ｎパルス間引き回路２１は、図５に示すように、基準クロック信号ＲＣＬＫに含まれるパルスからｎ個当たり（ｎ−２）個のパルスを間引いて２個のパルスを残すことにより間引きクロック信号ＣＬＫｔｈｉを出力する。１／ｎ分周回路２２は、図５に示すように、監視クロック信号ＭＣＬＫをｎ分の１分周することにより分周クロック信号ＣＬＫｄｉｖを出力する。
【００２３】
微分回路２３は、図５に示すように、分周クロック信号ＣＬＫｄｉｖを基準クロック信号ＲＣＬＫに同期して微分することにより微分クロック信号ＣＬＫｄｉｆを出力する。微分回路２３は、図６に示すように、遅延フリップフロップ回路（ＤＦＦ１）２５と、遅延フリップフロップ回路（ＤＦＦ２）２６と、排他的論理和回路（ＸＯＲ）２７とを備える。図７に示すように、遅延フリップフロップ回路２５は基準クロック信号ＲＣＬＫに同期して分周クロック信号ＣＬＫｄｉｖをラッチし、信号ＤＦＦ１Ｑを出力する。遅延フリップフロップ回路２６は基準クロック信号ＲＣＬＫに同期して信号ＤＦＦ１Ｑをラッチし、信号ＤＦＦ２Ｑを出力する。排他的論理和回路２７は信号ＤＦＦ１Ｑ及びＤＦＦ２Ｑに応答して微分クロック信号ＣＬＫｄｉｆを出力する。微分クロック信号ＣＬＫｄｉｆのパルスは、分周クロック信号ＣＬＫｄｉｖの立ち上がり時と立ち下がり時に生成される。しかも、そのパルス幅は基準クロック信号ＲＣＬＫの周期と等しくなる。
【００２４】
上記の結果、図５に示すように、微分クロック信号ＣＬＫｄｉｆと間引きクロック信号ＣＬＫｔｈｉの位相が揃い、かつ両者のパルス幅も同じになるので、両者のパルス数を動的ないしリアルタイムに比較できるようになる。
【００２５】
再び図４を参照して、パルス数比較回路２４は、間引きクロック信号ＣＬＫｔｈｉに含まれる単位時間当たりのパルス数と、微分クロック信号ＣＬＫｄｉｆに含まれる単位時間当たりのパルス数とを比較し、その差に応じて差分信号ＤＩＦを生成する。差分信号ＤＩＦの電圧レベルは当該パルス数の差に応じて変化する。具体的には、微分クロック信号ＣＬＫｄｉｆのパルス数が間引きクロック信号ＣＬＫｔｈｉのパルス数よりも多くなるにつれて、差分信号ＤＩＦの電圧レベルは低くなる。一方、微分クロック信号ＣＬＫｄｉｆのパルス数が間引きクロック信号ＣＬＫｔｈｉのパルス数よりも少なくなるにつれて、差分信号ＤＩＦの電圧レベルは高くなる。
【００２６】
図８を参照して、パルス数比較回路２４は、Ｎカウンタ２８と、（Ｎ＋ａ）カウンタ２９と、減算器３０と、デジタルアナログ変換器（Ｄ／Ａ）３１とを備える。ここで、ａは監視クロック信号ＭＣＬＫの偏差である。Ｎカウンタ２８は、間引きクロック信号ＣＬＫｔｈｉのパルス数をカウントし、Ｎ個のパルスをカウントするたびにリセットされ、かつリセット信号ＲＳＴを出力する。（Ｎ＋ａ）カウンタ２９は、微分クロック信号ＣＬＫｄｉｆのパルス数をカウントし、Ｎカウンタ２８からのリセット信号ＲＳＴに応答してリセットされる。
【００２７】
減算器３０は、Ｎカウンタ２８及び（Ｎ＋ａ）カウンタ２９がリセットされる直前、つまり（Ｎ−１）カウントごとに、Ｎカウンタ２８でカウントされたパルス数から（Ｎ＋ａ）カウンタ２９でカウントされたパルス数を減算し、その差を出力する。したがって、（Ｎ＋ａ）カウンタ２９のカウント数がＮカウンタ２８のカウント数よりも少ない場合、その差は正の数になるが、（Ｎ＋ａ）カウンタ２９のカウント数がＮカウンタ２８のカウント数よりも多い場合、その差は負の数になる。Ｄ／Ａ３１は、減算器３０から出力されるパルス数の差をＤ／Ａ変換し、アナログ差分信号ＤＩＦとして出力する。
【００２８】
本例では一方のカウンタ２９に（Ｎ＋ａ）カウンタを用いているが、両方のカウンタ２８及び２９にＮカウンタを用いてもよい。この場合、Ｎカウンタ２９の方が先にＮに達してリセットされる場合があるので、Ｎカウンタ２９のカウント数がＮ／２よりも小さい場合、Ｎカウンタ２８のカウント数からＮカウンタ２９のカウント数を減算した差からさらにＮを減算するように減算器３０を構成すれば、減算器３０は上記の場合と同じ値を出力することになる。
【００２９】
上記周波数比較回路１８によれば、監視クロック信号ＭＣＬＫと基準クロック信号ＲＣＬＫとは互いに周波数も位相も異なるにもかかわらず、周波数の差に応じた差分信号ＤＩＦを生成することができる。また、監視クロック信号ＭＣＬＫを分周しているので、基準クロック信号ＲＣＬＫにバリエーションがあっても分周比を変えるだけで対処することができる。なお、分解能は基準クロック信号ＲＣＬＫの１周期分である。
【００３０】
以上のように、この第１の実施の形態によれば、製造プロセスに依存した周波数を有する監視クロック信号ＭＣＬＫと一定の周波数を有する基準クロック信号ＲＣＬＫとが比較され、それらの周波数の差に応じて内部回路１６に供給する内部電源電圧ＩＶＤＤが制御されるので、製造プロセスのばらつきによる性能の初期変動だけでなく、経年変化があっても、内部電源電圧ＩＶＤＤを動的に適正化することができる。しかも、プロセッサやＲＯＭ等を必要としないため、簡単かつ小規模な回路で実現することができる。
【００３１】
［第２の実施の形態］
図８に示したパルス数比較回路２４の代わりに、図９に示したパルス数比較回路２４を用いてもよい。この第２の実施の形態によるパルス数比較回路２４は、ダイオード付きＬＣフィルタ３４及び３５と、電圧比較器３６とを備える。ＬＣフィルタ３４には間引きクロック信号ＣＬＫｔｈｉが入力され、ＬＣフィルタ３５には微分クロック信号ＣＬＫｄｉｆが入力される。ＬＣフィルタ３４又は３５は、図１０に示すように、ダイオード３７と、インダクタ３８と、キャパシタ３９とを備える。ダイオード付きＬＣフィルタは、スイッチングレギュレータの出力段に一般に用いられる出力平滑回路である。
【００３２】
電圧比較器３６は、ＬＣフィルタ３４の出力電圧ＶｄｉｆとＬＣフィルタ３５の出力電圧Ｖｔｈｉとを比較し、その差（Ｖｔｈｉ−Ｖｄｉｆ）に応じて差分信号ＤＩＦを生成する。なお、電圧比較器３６は両電圧Ｖｄｉｆ及びＶｔｈｉを常に比較するようにしても、一定周期ごとにあるタイミングで比較するようにしてもよい。
【００３３】
図１１に示すように、微分クロック信号ＣＬＫｄｉｆがＨレベルにある間、キャパシタ３９は充電され、ＬＣフィルタ３４の出力電圧Ｖｄｉｆは徐々に上昇する。一方、微分クロック信号ＣＬＫｄｉｆがＬレベルにある間、キャパシタ３９は放電され、ＬＣフィルタ３４の出力電圧Ｖｄｉｆは徐々に下降する。ＬＣフィルタ３５の出力電圧Ｖｔｈｉも同様である。なお、出力電圧Ｖｄｉｆ及びＶｔｈｉの振幅は極めて小さいので、図１１では分かり易くするために大きく描かれている。出力電圧Ｖｄｉｆ及びＶｔｈｉは電圧比較器３６により比較され、その差に応じて差分電圧が出力される。
【００３４】
ここでは、間引きクロック信号ＣＬＫｔｈｉはＬＣフィルタ３４に直接入力され、微分クロック信号ＣＬＫｄｉｆはＬＣフィルタ３５に直接入力されているが、ＬＣフィルタ３４及び３５の入力段にそれぞれインバータ３２及び３３を挿入してもよい。図１１に示した間引きクロック信号ＣＬＫｔｈｉ及び微分クロック信号ＣＬＫｄｉｆはいずれもデューティ比が小さいが、デューティ比が大きい場合にはインバータ３２及び３３を挿入するのが好ましい。この場合、キャパシタ３９の充放電の時期が上記の場合と逆になる。
【００３５】
この第２の実施の形態によれば、パルス数比較回路２４がほぼアナログ回路で構成されているので、パルス数比較回路２４がほぼデジタル回路で構成されている上記第１の実施の形態に比べて回路構成が簡単になる。
【００３６】
上記実施の形態は周波数比較回路１８及び内部電源回路１９をＬＳＩ１４に内蔵しているが、その必要はなく、たとえばプリント配線板１１上に搭載してもよい。また、上記実施の形態はリングオシレータ１７を用いているが、トランジスタ等を含むＬＣ発振器などを代わりに用いてもよい。
【００３７】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態による内部電源制御システムの全体構成を示す機能ブロック図である。
【図２】図１中のＬＳＩの構成を示す機能ブロック図である。
【図３】図２中のリングオシレータの構成を示す回路図である。
【図４】図２中の周波数比較回路の構成を示す機能ブロック図である。
【図５】図４に示した周波数比較回路の動作を示すタイミング図である。
【図６】図４中の微分回路の構成を示す回路図である。
【図７】図６に示した微分回路の動作を示すタイミング図である。
【図８】図４中のパルス数比較回路の構成を示す機能ブロック図である。
【図９】本発明の第２の実施の形態に用いられるパルス数比較回路の構成を示す機能ブロック図である。
【図１０】図９中のダイオード付きＬＣフィルタの構成を示す回路図である。
【図１１】図１０に示した周波数比較回路の動作を示すタイミング図である。
【符号の説明】
【００３９】
１０  内部電源制御システム
１１  プリント配線板
１２  外部電源回路
１３  ＬＳＩ
１４  半導体基板
１５  内部電源制御回路
１６  内部回路
１７  リングオシレータ
１８  周波数比較回路
１９  内部電源回路
２１  パルス間引き回路
２２  分周回路
２３  微分回路
２４  パルス数比較回路
２８  Ｎカウンタ
２９  （Ｎ＋ａ）カウンタ
３０  減算器
３１  デジタルアナログ変換器
３４，３５  ダイオード付きＬＣフィルタ
３６  電圧比較器
３７  ダイオード
３８  インダクタ
３９  キャパシタ
ＣＬＫｄｉｆ  微分クロック信号
ＣＬＫｄｉｖ  分周クロック信号
ＣＬＫｔｈｉ  間引きクロック信号
ＤＩＦ  差分信号
ＥＶＤＤ  外部電源電圧
ＩＶＤＤ  内部電源電圧
ＭＣＬＫ  監視クロック信号
ＲＣＬＫ  基準クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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