(57)【要約】【課題】  スイッチングレギュレータの消費電力を小さくする。【解決手段】  バッファ駆動回路４１が、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２を別々に駆動し、また、    ＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３を別々に駆動する。よって、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２が同時にオンすることがなくなり、また、ＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３が同時にオンすることがなくなるので、貫通電流が流れなくなり、スイッチングレギュレータの消費電力が小さくなる。【選択図】  図１
2008054425.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧と基準電圧との間に直列に接続された出力用Ｐ型トランジスタ及び出力用Ｎ型トランジスタと、前記出力用Ｐ型トランジスタを駆動する第一バッファ及び前記出力用Ｎ型トランジスタを駆動する第二バッファと、を有し、前記出力用Ｐ型トランジスタ及び前記出力用Ｎ型トランジスタをＰＷＭ信号にて交互にオンオフさせ、ＰＷＭ制御された直流出力電圧を出力するスイッチングレギュレータにおいて、
前記第一バッファ内の第一バッファ用Ｐ型トランジスタと、
前記第一バッファ内の第一バッファ用Ｎ型トランジスタと、
前記第二バッファ内の第二バッファ用Ｐ型トランジスタと、
前記第二バッファ内の第二バッファ用Ｎ型トランジスタと、
前記第一バッファ用Ｐ型トランジスタ及び前記第一バッファ用Ｎ型トランジスタを別々に駆動し、前記第二バッファ用Ｐ型トランジスタ及び前記第二バッファ用Ｎ型トランジスタを別々に駆動するバッファ駆動回路と、
を備えていることを特徴とするスイッチングレギュレータ。
【請求項２】
前記バッファ駆動回路は、
前記第一バッファ用Ｎ型トランジスタをオフした後に、前記第一バッファ用Ｐ型トランジスタをオンし、
前記第一バッファ用Ｐ型トランジスタをオンした後に、前記第二バッファ用Ｎ型トランジスタをオフし、
前記第二バッファ用Ｎ型トランジスタをオフした後に、前記第二バッファ用Ｐ型トランジスタをオンする
ことを特徴とする請求項１記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。
【背景技術】
【０００２】
電源電圧源から安定した定電圧を出力する電源装置として、スイッチングレギュレータが広く知られている。図４は、従来のスイッチングレギュレータの概略を示す回路図である。
【０００３】
従来のスイッチングレギュレータは、グランド端子１０１、グランド端子１０１に一端が接続された基準電圧源１０２、基準電圧源１０２の他端に非反転入力端子が接続されたエラーアンプ１０３、エラーアンプ１０３の出力端子に入力端子が接続されたＰＷＭ回路１０４、ＰＷＭ回路１０４の出力端子に入力端子が接続されたバッファ駆動回路１０５、バッファ駆動回路１０５の一の出力端子に入力端子が接続されたバッファ１０６、バッファ駆動回路１０５の他の出力端子に入力端子が接続されたバッファ１０７、バッファ１０６の出力端子にゲートが接続されたＰＭＯＳトランジスタ１０８、バッファ１０７の出力端子にゲートが接続されたＮＭＯＳトランジスタ１０９、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１０９のドレインに一端が接続されてスイッチングレギュレータの出力端子１１１に他端が接続されたコイル１１０、及び、出力端子１１１に一端が接続されてグランド端子１０１に他端が接続された容量１１２を備えている。出力端子１１１は、エラーアンプ１０３の反転入力端子にフィードバックされている。また、ＰＭＯＳトランジスタ１０８のソースは、電源電圧源１１３に接続され、ＮＭＯＳトランジスタ１０９のソースは、グランド端子１０１に接続されている。
【０００４】
このようなスイッチングレギュレータによると、エラーアンプ１０３が出力端子１１１の電圧と基準電圧源１０２の電圧とを比較し、比較結果に基づき、ＰＷＭ回路１０４がＰＷＭ信号のパルス幅を制御し、ＰＷＭ信号に基づき、バッファ駆動回路１０５がＰＭＯＳトランジスタ１０８を駆動するバッファ１０６に対するＰＧ信号及びＮＭＯＳトランジスタ１０９を駆動するバッファ１０７に対するＮＧ信号を生成する。ＰＧ信号及びＮＧ信号に基づき、バッファ１０６及びバッファ１０７がＳＨ信号及びＳＬ信号を生成してＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１０９を駆動し、ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１０９は同時にオンすることがないよう交互にオンオフする。ＰＭＯＳトランジスタ１０８及びＮＭＯＳトランジスタ１０９から出力された電圧は、コイル１１０及び容量１１２によって定電圧になる（例えば、特許文献１参照）。
【特許文献１】特開２００４−０５６９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１によって開示された技術では、バッファ１０６内のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが同時にオンし、貫通電流が流れることがある。バッファ１０７についても、同様である。よって、スイッチングレギュレータの消費電力が大きくなってしまう。
【０００６】
本発明はこのような点に鑑みてなされたものであり、消費電力が小さいスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明では、上記課題を解決するために、電源電圧と基準電圧との間に直列に接続された出力用Ｐ型トランジスタ及び出力用Ｎ型トランジスタと、前記出力用Ｐ型トランジスタを駆動する第一バッファ及び前記出力用Ｎ型トランジスタを駆動する第二バッファと、を有し、前記出力用Ｐ型トランジスタ及び前記出力用Ｎ型トランジスタをＰＷＭ信号にて交互にオンオフさせ、ＰＷＭ制御された直流出力電圧を出力するスイッチングレギュレータにおいて、前記第一バッファ内の第一バッファ用Ｐ型トランジスタと、前記第一バッファ内の第一バッファ用Ｎ型トランジスタと、前記第二バッファ内の第二バッファ用Ｐ型トランジスタと、前記第二バッファ内の第二バッファ用Ｎ型トランジスタと、前記第一バッファ用Ｐ型トランジスタ及び前記第一バッファ用Ｎ型トランジスタを別々に駆動し、前記第二バッファ用Ｐ型トランジスタ及び前記第二バッファ用Ｎ型トランジスタを別々に駆動するバッファ駆動回路と、を備えていることを特徴とするスイッチングレギュレータを提供する。
【発明の効果】
【０００８】
本発明では、バッファ駆動回路が、第一バッファ用Ｐ型トランジスタ及び第一バッファ用Ｎ型トランジスタを別々に駆動し、第二バッファ用Ｐ型トランジスタ及び第二バッファ用Ｎ型トランジスタを別々に駆動するので、第一バッファ用Ｐ型トランジスタ及び第一バッファ用Ｎ型トランジスタが同時にオンすることがなくなり、また、第二バッファ用Ｐ型トランジスタ及び第二バッファ用Ｎ型トランジスタが同時にオンすることがなくなる。よって、貫通電流が流れなくなる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を、図面を参照して詳細に説明する。
【００１０】
まず、スイッチングレギュレータについて説明する。図１は、スイッチングレギュレータの概略を示す回路図である。
【００１１】
スイッチングレギュレータは、グランド端子５、グランド端子５に一端が接続された基準電圧源Ｅ、基準電圧源Ｅの他端に非反転入力端子が接続されたエラーアンプ４０、エラーアンプ４０の出力端子に入力端子が接続されたＰＷＭ回路３２、及び、ＰＷＭ回路３２の出力端子に入力端子が接続されたバッファ駆動回路４１を備えている。
【００１２】
また、スイッチングレギュレータは、バッファ駆動回路４１の第一の出力端子にゲートが接続されたＰＭＯＳトランジスタＱＰ２、バッファ駆動回路４１の第二の出力端子にゲートが接続されたＮＭＯＳトランジスタＱＮ２、バッファ駆動回路４１の第三の出力端子にゲートが接続されたＰＭＯＳトランジスタＱＰ３、バッファ駆動回路４１の第四の出力端子にゲートが接続されたＮＭＯＳトランジスタＱＮ３、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２のドレインにゲートが接続されたＰＭＯＳトランジスタＱＰ１、ＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３のドレインにゲートが接続されたＮＭＯＳトランジスタＱＮ１、ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１のドレインに一端が接続されてスイッチングレギュレータの出力端子９に他端が接続されたコイルＬ、及び、出力端子９に一端が接続されてグランド端子５に他端が接続された容量ＣＯを備えている。出力端子９は、エラーアンプ４０の反転入力端子にフィードバックされている。また、ＰＭＯＳトランジスタＱＰ１〜３のソースは、電源電圧源１に接続され、ＮＭＯＳトランジスタＱＮ１〜３のソースは、グランド端子５に接続されている。
【００１３】
このようなスイッチングレギュレータによると、エラーアンプ４０が出力端子９の電圧と基準電圧源Ｅの電圧とを比較し、比較結果に基づき、ＰＷＭ回路３２がＰＷＭ信号のパルス幅を制御し、ＰＷＭ信号に基づき、バッファ駆動回路４１がＰＭＯＳトランジスタＱＰ１を駆動するＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２に対するＰＲＥＰＧ１信号及びＰＲＥＮＧ１信号を生成し、また、ＮＭＯＳトランジスタＱＮ１を駆動するＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３に対するＰＲＥＰＧ２信号及びＰＲＥＮＧ２信号を生成する。ＰＲＥＰＧ１信号及びＰＲＥＮＧ１信号に基づき、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２が同時にオンすることなく、ＳＨ信号を生成してＰＭＯＳトランジスタＱＰ１を駆動し、ＰＲＥＰＧ２信号及びＰＲＥＮＧ２信号に基づき、ＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３が同時にオンすることがなく、ＳＬ信号を生成してＮＭＯＳトランジスタＱＮ１を駆動し、ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１は同時にオンすることがないよう交互にオンオフする。ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１から出力された電圧は、コイルＬ及び容量ＣＯによって定電圧になる。
【００１４】
次に、バッファ駆動回路４１について説明する。図２は、バッファ駆動回路の概略を示す図である。
【００１５】
バッファ駆動回路４１は、ＰＷＭ回路３２からＰＷＭ信号の入力を受け付ける入力端子２０、ＰＭＯＳトランジスタＱＰ２を駆動するためのＰＲＥＰＧ１信号を出力する出力端子２１、ＮＭＯＳトランジスタＱＮ２を駆動するためのＰＲＥＮＧ１信号を出力する出力端子２２、ＰＭＯＳトランジスタＱＰ３を駆動するためのＰＲＥＰＧ２信号を出力する出力端子２３、及び、ＮＭＯＳトランジスタＱＮ３を駆動するためのＰＲＥＮＧ２信号を出力する出力端子２４を備えている。
【００１６】
また、バッファ駆動回路４１は、ＩＮＶ４１１、ＯＲ４１２、ＩＮＶ４１３、ＮＡＮＤ４１４、ＩＮＶ４１５、ＩＮＶ４１６、ＮＡＮＤ４１７、ＩＮＶ４１８、ＩＮＶ４１９、ＩＮＶ４２０、ＡＮＤ４２１、ＩＮＶ４２２、ＮＡＮＤ４２３、ＩＮＶ４２４、ＩＮＶ４２５、ＮＡＮＤ４２６、ＩＮＶ４２７及びＩＮＶ４２８を備えている。
【００１７】
次に、スイッチングレギュレータのタイミングチャートについて説明する。図３は、スイッチングレギュレータのタイミングチャートである。
【００１８】
入力端子２０のＰＷＭ信号がローレベルの場合、図３に示すように、ＰＲＥＰＧ１信号、ＰＲＥＮＧ１信号、ＰＲＥＰＧ２信号及びＰＲＥＮＧ２信号はハイレベルになっている。よって、ＰＭＯＳトランジスタＱＰ２〜３はオフし、ＮＭＯＳトランジスタＱＮ２〜３はオンしている。
【００１９】
ここで、ＰＷＭ信号がハイレベルになると、ＯＲ４１２の出力がハイレベルになり、ＩＮＶ４１３の出力がローレベルになり、ＮＡＮＤ４１４の出力がハイレベルになり、ＩＮＶ４１５の出力がローレベルになるので、ＰＲＥＮＧ１信号がローレベルになる。よって、ＮＭＯＳトランジスタＱＮ２はオフする。
【００２０】
その後、ＩＮＶ４１６の出力がハイレベルになり、ＮＡＮＤ４１７の出力がローレベルになり、ＩＮＶ４１９の出力がローレベルになるので、ＰＲＥＰＧ１信号がローレベルになる。よって、ＰＭＯＳトランジスタＱＰ２はオンする。この時、ＰＲＥＰＧ１信号がローレベルになるタイミングは、ＩＮＶ４１６、ＮＡＮＤ４１７、ＩＮＶ４１８及びＩＮＶ４１９により、ＰＲＥＮＧ１信号がローレベルになるタイミングよりも時間Ｔ１遅延する。時間Ｔ１が存在することによってＮＭＯＳトランジスタＱＮ２がオフしてからＰＭＯＳトランジスタＱＰ２がオンするので、これらのトランジスタが同時にオンすることがなくなり、貫通電流が流れなくなる。
【００２１】
時間Ｔ１の後、ＳＨ信号がハイレベルになり、ＰＭＯＳトランジスタＱＰ１がオフする。
【００２２】
その後、ＩＮＶ４２０の出力がハイレベルになり、ＡＮＤ４２１の出力がハイレベルになり、ＰＲＥＮＧ１信号がローレベルになったようにＰＲＥＮＧ２信号もローレベルになる。よって、ＮＭＯＳトランジスタＱＮ３はオフする。この時、ＰＲＥＮＧ２信号がローレベルになるタイミングは、ＩＮＶ４２０、ＡＮＤ４２１、ＩＮＶ４２２、ＮＡＮＤ４２３及びＩＮＶ４２４により、ＰＲＥＰＧ１信号がローレベルになるタイミングよりも時間Ｔ３−Ｔ１遅延する。
【００２３】
その後、ＰＲＥＰＧ１信号がローレベルになったようにＰＲＥＰＧ２信号もローレベルになる。よって、ＰＭＯＳトランジスタＱＰ３はオンする。この時、ＰＲＥＰＧ２信号がローレベルになるタイミングは、ＩＮＶ４２５、ＮＡＮＤ４２６、ＩＮＶ４２７及びＩＮＶ４２８により、ＰＲＥＮＧ２信号がローレベルになるタイミングよりも時間Ｔ２遅延する。時間Ｔ２が存在することによってＮＭＯＳトランジスタＱＮ３がオフしてからＰＭＯＳトランジスタＱＰ３がオンするので、これらのトランジスタが同時にオンすることがなくなり、貫通電流が流れなくなる。
【００２４】
時間Ｔ２の後、ＳＬ信号がハイレベルになり、ＮＭＯＳトランジスタＱＮ１がオンする。
【００２５】
ここで、時間Ｔ３が存在することによってＰＭＯＳトランジスタＱＰ１がオフしてからＮＭＯＳトランジスタＱＮ１がオンするので、これらのトランジスタが同時にオンすることがなくなり、貫通電流が流れなくなる。
【００２６】
なお、上記の記載でＰＷＭ信号がハイレベルになったときについて説明されているが、ＰＷＭ信号がローレベルになったときについては、各トランジスタが、図３に示すように、ＰＷＭ信号がハイレベルになったときと反転した動作をしている。
【００２７】
このようにすると、バッファ制御回路４１によってバッファ用のＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２が同時にオンすることがないよう制御され、ＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３も同時にオンすることがないよう制御されるので、各バッファが貫通電流を流さなくなる。また、バッファ制御回路４１によってＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１が同時にオンすることがないよう制御されるので、ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１が貫通電流を流さなくなる。よって、スイッチングレギュレータの消費電力が小さくなる。
【００２８】
なお、上記の構成は、昇圧タイプ及び降圧タイプのスイッチングレギュレータに適用されることができる。
【００２９】
また、バッファ駆動回路４１は一例であり、バッファ駆動回路４１は図３に示したタイミングチャートを実現できる回路であればよい。
【図面の簡単な説明】
【００３０】
【図１】スイッチングレギュレータの概略を示す回路図である。
【図２】バッファ駆動回路の概略を示す図である。
【図３】スイッチングレギュレータのタイミングチャートである。
【図４】従来のスイッチングレギュレータの概略を示す回路図である。
【符号の説明】
【００３１】
１・・・電源電圧源
５・・・グランド端子
９・・・出力端子
Ｌ・・・コイル
ＣＯ・・・容量
ＱＰ１〜３・・・ＰＭＯＳトランジスタ
ＱＮ１〜３・・・ＮＭＯＳトランジスタ
Ｅ・・・基準電圧源
４０・・・エラーアンプ
３２・・・ＰＷＭ回路
４１・・・バッファ駆動回路
【図１】
2008054425.tif 000003
【図２】
2008054425.tif 000004
【図３】
2008054425.tif 000005
【図４】
2008054425.tif 000006