(57)【要約】【課題】信頼性に優れた半導体装置の製造方法および半導体装置を提供すること。【解決手段】半絶縁性ＩｎＰ基板１上にＩｎＧａＡｓバッファー層２、ＩｎＰサブコレクタ層３、ＩｎＧａＡｓコレクタコンタクト層４、ＩｎＰ層５、ＩｎＧａＡｓコレクタ層６、ＩｎＧａＡｓベース層７、薄膜ＩｎＰ層８を順次積層し、薄膜ＩｎＰ層８上にシリコン窒化膜９を堆積し、それの開口部内においてＩｎＰエミッタ層１０、ＩｎＰ層１１、ＩｎＧａＡｓエミッタコンタクト層１２を順次エピタキシャル再成長させ、エミッタコンタクト層１２表面全体を含むようにエミッタ電極メタル１３を形成し、シリコン窒化膜９を開口部周辺の一部を残して除去し、露出した薄膜ＩｎＰ層８を除去し、ベース層７を露出させる工程を有するヘテロ接合バイポーラトランジスタの製造方法を構成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板上に、第一の半導体層と、該第一の半導体層の面積よりも狭い面積をもち該第一の半導体層と同一の物質からなる第二の半導体層とがこの順序で積層されてなる構造を有する半導体装置の製造方法であって、
前記第一の半導体層上に開口部を有する誘電体膜を形成する工程と、
前記開口部内に露出した前記第一の半導体層上に前記第二の半導体層をエピタキシャル成長させる工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、第一のエミッタ層と、該第一のエミッタ層の面積よりも狭い面積をもち該第一のエミッタ層と同一の物質からなる第二のエミッタ層とがこの順序で積層されてなる構造を有するヘテロ接合バイポーラトランジスタの製造方法であって、
前記第一のエミッタ層上に開口部を有する誘電体膜を形成する工程と、
前記開口部内に露出した前記第一のエミッタ層上に前記第二のエミッタ層をエピタキシャル成長させる工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
基板上に、第１導電型ドーパントを高濃度ドーピングしたサブコレクタ層と、第１導電型ドーパントを高濃度ドーピングしたコレクタコンタクト層と、コレクタ層と、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度ドーピングしたベース層と、第１導電型ドーパントをドーピングした、前記ベース層よりも広いバンドギャップを有する第一のエミッタ層と、第１導電型ドーパントをドーピングした、前記ベース層よりも広いバンドギャップを有し前記第一のエミッタ層の面積よりも狭い面積をもつ第二のエミッタ層とがこの順序で積層されてなる構造を有するヘテロ接合バイポーラトランジスタの製造方法であって、
前記ベース層上に、前記第一のエミッタ層となる部分を有する薄膜半導体層をエピタキシャル成長する第１の工程と、
前記薄膜半導体層上に誘電体膜を堆積する第２の工程と、
前記誘電体膜上にフォトレジストパタニングを行い反応性イオンエッチングを用いて前記誘電体膜をエッチング開口し、開口部に前記薄膜半導体層面を露出させる第３の工程と、
前記開口部内に露出した前記薄膜半導体層上に、前記第二のエミッタ層とエミッタコンタクト層とを、この順序でエピタキシャル再成長させる第４の工程と、
前記エミッタコンタクト層の表面全体を少なくとも覆うように、エミッタ電極メタルを形成する第５の工程と、
前記誘電体膜の前記開口部周辺の部分を残して他の部分を反応性イオンエッチングを用いて除去し、前記薄膜半導体層を露出させた後、露出部の前記薄膜半導体層を除去し、前記ベース層を露出させる第６の工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記誘電体膜がシリコン窒化膜であることを特徴とする請求項１、２または３に記載の半導体装置の製造方法。
【請求項５】
請求項１、２、３または４に記載の半導体装置の製造方法によって製造されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタを例とする半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、エミッタにベースよりも広いバンドギャップを有する半導体材料を用いることにより、ホモ接合バイポーラトランジスタに較べて、エミッタよりもベースの不純物濃度を高めても高い電流増幅率を維持でき、ベース層の薄層化とベース抵抗低減を同時に実現できるため、超高速動作が可能になる利点を有する。
【０００３】
更に、III−Ｖ族化合物半導体を用いると、材料の選択によりヘテロ接合の組合せ自由度が広がること、また、電子デバイスのみならず光デバイスとの融合も可能になること等利点が増大する。
【０００４】
III−Ｖ族化合物半導体ＨＢＴでは、特にエミッタ材料にＩｎＰ、ベース材料にＩｎＧａＡｓを用いたｎ−ｐ−ｎ型ＩｎＰ／ＩｎＧａＡｓＨＢＴにおいて、ＩｎＧａＡｓの優れた電子輸送特性により、高速性能の指標である電流利得遮断周波数ｆＴが７００ＧＨｚを越えるトランジスタの中での最高性能が得られている。実際、下記非特許文献１に記載されているように、平面トランジスタ寸法０．２５μｍ×３μｍの微細エミッタを有するＩｎＰ／ＩｎＧａＡｓＨＢＴが試作され、７１０ＧＨｚもの高い電流利得遮断周波数ｆＴが報告されている。加えて、ＩｎＰ／ＩｎＧａＡｓＨＢＴはエミッタ／ベース接合のターンオン電圧が低いため集積回路の低消費電力化に有利である。
【０００５】
また、製造プロセス上では、特にエッチング加工においてＩｎＧａＡｓとＩｎＰに対して各々完全な選択ウェットエッチング溶液を用いることができるため、エッチングのウェハー面内均一性に優れる。
【０００６】
閾値に相当するエミッタ／ベース接合間ターンオン電圧のウェハー面内均一性が優れていることと合わせて、ＩｎＰ／ＩｎＧａＡｓＨＢＴは大規模集積回路を構成するデバイスとして有利である。
【０００７】
これらＨＢＴの製作に関して、通常エピタキシャル成長により積層されたＨＢＴ構造を上層側から順にエッチング加工し各半導体層を露出し、エミッタ、ベース、コレクタの各電極を形成する製造方法がとられており、これによって、メサ型トランジスタ構造が形成される。
【０００８】
ＩｎＰ／ＩｎＧａＡｓＨＢＴでは、ＩｎＧａＡｓ、ＩｎＰ層の選択エッチングを有効に活用してベース層、コレクタコンタクト層を露出させ、蒸着リフトオフ法により、ｐ型オーミック電極メタルをベース層に、ｎ型オーミック電極メタルをエミッタコンタクト層およびコレクタコンタクト層に各々形成する。更に、エッチングによる素子間分離を行い、ポリイミド、ＢＣＢ等のスピンコーティング有機絶縁膜で半導体表面をパシベーションする工程が一般的である。
【特許文献１】特開平８−２８８２９７号公報
【非特許文献１】論文「Walid  Hafez,  William  Snodgrass,  and  Milton  Feng,  APPLIED  PHYSICS  LETTERS  87,  252109(2005)」
【非特許文献２】論文「深井他、電子情報通信学会論文誌  Ｃ、VOL．J89-C NO.9 SEPTEMBER,2006，pp．589-596」
【発明の開示】
【発明が解決しようとする課題】
【０００９】
エミッタメサ平面寸法の縮小に伴い、エミッタメサの周辺部と外部ベース領域の間に表面再結合ベース電流が発生し、電流増幅率を著しく低下させる。これはエミッタ真性領域に対する周辺長の比率が増すに伴い顕著になる。この表面再結合リーク電流を抑制するために外部ベース層表面のエミッタメサ周辺にガードリング（ＧＲ）構造と称する（リッジ構造と同義）再結合ベース電流抑制領域を設けることが有効である。これは、ＧａＡｓ基板にエピタキシャル成長したＧａＡｓ系ＨＢＴ（例えば、ＡｌＧａＡｓ／ＧａＡｓＨＢＴ、ＩｎＧａＰ／ＧａＡｓＨＢＴ）で良く用いられており、薄層化されたエミッタ層が空乏化することによりエミッタメサ周辺とベース層間に発生する不要な再結合ベース電流を抑制するものである。
【００１０】
比較的表面再結合速度が小さいＩｎＧａＡｓをベース層に用いるＩｎＰ／ＩｎＧａＡｓＨＢＴでも、エミッタＧＲ構造の形成は望ましく、また、ＧＲ構造の形成は表面再結合ベース電流の抑制に有効であるため、ＩｎＰ／ＩｎＧａＡｓＨＢＴの素子寿命向上に関しても顕著な効果を示すことが確認されており（上記非特許文献２参照）、メサ型ＨＢＴにおいてはエミッタＧＲ構造の形成は必要不可欠である。
【００１１】
ＩｎＰエミッタ層ＧＲ構造の形成方法として、例えば、上記特許文献１に示されるように、ＩｎＰエミッタ層を途中までエッチングして階段形状を形成し、下層ＩｎＰの迫り出し領域をガードリング領域として機能させている。しかしながら、この方法ではＩｎＰ層ＧＲ領域を完全に空乏化させるために薄くＩｎＰエミッタ層を均一性、再現性良く残す必要があり、そのためのＩｎＰエミッタ層のエッチング制御は困難を伴う。
【００１２】
本発明は、上記の問題に鑑みてなされたものであり、発明が解決しようとする課題は、信頼性に優れた半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明においては、請求項１に記載のように、
基板上に、第一の半導体層と、該第一の半導体層の面積よりも狭い面積をもち該第一の半導体層と同一の物質からなる第二の半導体層とがこの順序で積層されてなる構造を有する半導体装置の製造方法であって、前記第一の半導体層上に開口部を有する誘電体膜を形成する工程と、前記開口部内に露出した前記第一の半導体層上に前記第二の半導体層をエピタキシャル成長させる工程とを有することを特徴とする半導体装置の製造方法を構成する。
【００１４】
また、本発明においては、請求項２に記載のように、
基板上に、第一のエミッタ層と、該第一のエミッタ層の面積よりも狭い面積をもち該第一のエミッタ層と同一の物質からなる第二のエミッタ層とがこの順序で積層されてなる構造を有するヘテロ接合バイポーラトランジスタの製造方法であって、前記第一のエミッタ層上に開口部を有する誘電体膜を形成する工程と、前記開口部内に露出した前記第一のエミッタ層上に前記第二のエミッタ層をエピタキシャル成長させる工程とを有することを特徴とする半導体装置の製造方法を構成する。
【００１５】
また、本発明においては、請求項３に記載のように、
基板上に、第１導電型ドーパントを高濃度ドーピングしたサブコレクタ層と、第１導電型ドーパントを高濃度ドーピングしたコレクタコンタクト層と、コレクタ層と、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度ドーピングしたベース層と、第１導電型ドーパントをドーピングした、前記ベース層よりも広いバンドギャップを有する第一のエミッタ層と、第１導電型ドーパントをドーピングした、前記ベース層よりも広いバンドギャップを有し前記第一のエミッタ層の面積よりも狭い面積をもつ第二のエミッタ層とがこの順序で積層されてなる構造を有するヘテロ接合バイポーラトランジスタの製造方法であって、前記ベース層上に、前記第一のエミッタ層となる部分を有する薄膜半導体層をエピタキシャル成長する第１の工程と、前記薄膜半導体層上に誘電体膜を堆積する第２の工程と、前記誘電体膜上にフォトレジストパタニングを行い反応性イオンエッチングを用いて前記誘電体膜をエッチング開口し、開口部に前記薄膜半導体層面を露出させる第３の工程と、前記開口部内に露出した前記薄膜半導体層上に、前記第二のエミッタ層とエミッタコンタクト層とを、この順序でエピタキシャル再成長させる第４の工程と、前記エミッタコンタクト層の表面全体を少なくとも覆うように、エミッタ電極メタルを形成する第５の工程と、前記誘電体膜の前記開口部周辺の部分を残して他の部分を反応性イオンエッチングを用いて除去し、前記薄膜半導体層を露出させた後、露出部の前記薄膜半導体層を除去し、前記ベース層を露出させる第６の工程とを有することを特徴とする半導体装置の製造方法を構成する。
【００１６】
また、本発明においては、請求項４に記載のように、
前記誘電体膜がシリコン窒化膜であることを特徴とする請求項１、２または３に記載の半導体装置の製造方法を構成する。
【００１７】
また、本発明においては、請求項５に記載のように、
請求項１、２、３または４に記載の半導体装置の製造方法によって製造されることを特徴とする半導体装置を構成する。
【発明の効果】
【００１８】
例えば、ガードリングの役割を果たす薄膜半導体層を、均一な厚さで容易に形成することができ、信頼性に優れた半導体装置の製造方法および半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明では、例えば、ガードリング（ＧＲ）領域に相当する部分を有する薄膜半導体層を予め連続エピタキシャル成長によりウェハ全面に設け、その後のエピタキシャル選択再成長法により真性エミッタ層、エミッタコンタクト層を選択的にエピタキシャル再成長で形成する。このため、本発明に係る半導体装置の製造方法においては、ＧＲ領域に相当する薄膜半導体層は、はじめから所望の厚さに形成され、エッチングでその膜厚が規定されることがなく、その膜厚がウェハ面内において膜厚制御性および均一性に優れるという著しい特徴が現れる。
【００２０】
また、本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、ＧＲ領域および真性エミッタ層側面の表面を保護するための誘電体膜（例えば、シリコン窒化膜）を効率良く形成できるという特徴も具備する。
【００２１】
これにより高い電流増幅率を有し、高周波特性および素子寿命に優れたＨＢＴから構成される低消費電力大規模集積回路を提供することができる。
【００２２】
（実施の形態例）
本発明に係る半導体装置の製造方法の実施の形態例として、ＩｎＰ／ＩｎＧａＡｓＨＢＴの製造方法を、図を用いて説明する。なお、この場合に、ｎ型を第１の導電型とし、ｐ型を第２の導電型とする。
【００２３】
図１は、基板である半絶縁性ＩｎＰ基板１上に、ＭＢＥ等のエピタキシャル成長法によって、ＩｎＰおよびＩｎＧａＡｓバッファー層２、高濃度ｎ型不純物をドーピングしたＩｎＰサブコレクタ層３、コレクタにオーミック性電極を形成するための高濃度ｎ型ドーピングＩｎＧａＡｓコレクタコンタクト層４、選択ウェットエッチング時のエッチングストッパー層として働く高濃度ｎ型ドーピングＩｎＰエッチングストッパー層５、故意にドーピングしていない（アンドープ）ＩｎＧａＡｓコレクタ層６、炭素を高濃度ドーピングしたｐ型のＩｎＧａＡｓベース層７、第一のエミッタ層（第一の半導体層）となる部分を有する薄膜半導体層であるｎ型ドーピングした薄膜ＩｎＰ層８を、この順序でエピタキシャル成長させたエピタキシャル積層構造を示している。ＩｎＧａＡｓベース層７上に薄膜ＩｎＰ層８をエピタキシャル成長させる工程を第１の工程とする。
【００２４】
図２は、薄膜ＩｎＰ層８上に、誘電体膜であるシリコン窒化膜９をプラズマＣＶＤ法で堆積する工程（第２の工程）を示している。
【００２５】
図３は、フォトリソグラフィ技術により微細寸法でパタニングされた幅０．３μｍ程度のフォトレジストをマスクとして上記シリコン窒化膜９をＣ２Ｆ６ガスおよびＳＦ６ガスを用いた反応性イオンエッチングで除去し開口部を形成し、その開口部内にのみ薄膜ＩｎＰ層８を露出させる工程（第３の工程）を示している。
【００２６】
図４は、上記工程でシリコン窒化膜９開口部内に露出した薄膜ＩｎＰ層８上に、第二のエミッタ層（第二の半導体層）であるｎ型ドーピングＩｎＰエミッタ層１０(図中、n-InP 10で表示)、高濃度ｎ型不純物をドーピングしたＩｎＰ層１１(図中、n＋-InP 11で表示)、高濃度ｎ型不純物をドーピングしたＩｎＧａＡｓエミッタコンタクト層１２(図中、n＋-InGaAs 12で表示)を順次ＭＢＥ法等でエピタキシャル再成長する工程（第４の工程）を示している。このエピタキシャル再成長時にはシリコン窒化膜開口部以外のシリコン窒化膜マスク上にはＩｎＰ、ＩｎＧａＡｓの半導体層は成長しないのでシリコン窒化膜内に設けた開口部内の薄膜ＩｎＰ層８上にのみＩｎＰエミッタ層１０、ＩｎＰ層１１およびＩｎＧａＡｓエミッタコンタクト層１２が選択的にエピタキシャル成長されることになる。
【００２７】
図５は、上記ＩｎＧａＡｓエミッタコンタクト層１２の表面全体を少なくとも覆うように、蒸着リフトオフ法によりエミッタ電極メタル１３としてＴｉ／Ｐｔ／Ａｕ／Ｐｔ／Ｔｉから構成されるｎ型オーミック性メタルを形成する工程（第５の工程）を示している。
【００２８】
図６は、前記シリコン窒化膜内開口部内に成長したＩｎＰエミッタ層１０、ＩｎＰ層１１およびＩｎＧａＡｓエミッタコンタクト層１２を取り囲むシリコン窒化膜９のみを残すようにフォトレジストパタニングを形成し、ＩｎＰエミッタ層１０、ＩｎＰ層１１およびＩｎＧａＡｓエミッタコンタクト層１２の周囲以外のシリコン窒化膜９を全てＣ２Ｆ６ガスおよびＳＦ６ガスを用いた反応性イオンエッチング法で除去し、それによって露出した薄膜ＩｎＰ層８を塩酸／リン酸／酢酸溶液による選択ウェットエッチング法で除去する工程（第６の工程）を示している。この結果、薄膜ＩｎＰ層８は第一のエミッタ層に該当する部分のみとなり、ＩｎＰエミッタ層１０、ＩｎＰ層１１およびＩｎＧａＡｓエミッタコンタクト層１２の側壁に接するシリコン窒化膜９の直下に薄膜ＩｎＰ層８のガードリング領域が形成される。
【００２９】
図７は、蒸着リフトオフ法によりベース電極メタル１４としてＰｔ／Ｔｉ／Ｐｔ／Ａｕ／Ｐｔ／Ｔｉから構成されるｐ型オーミック性メタルを形成する工程（第７の工程）を示している。
【００３０】
図８は、上記エミッタ電極メタル１３、ベース電極メタル１４を含むエミッターベースメサ型構造上にパタニングされたフォトレジストマスクを用いてｐ型ＩｎＧａＡｓベース層７、アンドープＩｎＧａＡｓコレクタ層６、ｎ型ＩｎＰエッチングストッパー層５を選択ウェットエッチング法で除去し、高濃度ドーピングｎ型ＩｎＧａＡｓコレクタコンタクト層４を露出させた後、該ＩｎＧａＡｓコレクタコンタクト層４上にオーミック性コレクタ電極メタル１５を蒸着・リフトオフ法で形成し、素子間分離を行う工程（第８の工程）を示している。各半導体層のエッチングにはクエン酸水溶液／過酸化水素水および塩酸／リン酸／酢酸溶液による選択ウェットエッチングを使用している。コレクタ電極としてＴｉ／Ｐｔ／Ａｕの積層構造を用いる。
【００３１】
この後、トランジスタ全面にパシベーション膜を被膜する。パシベーション膜はＢＣＢ、ポリイミド等の有機絶縁膜およびシリコン酸化膜、シリコン窒化膜等の無機絶縁膜が適用可能である。
【００３２】
典型的なヘテロ接合バイポーラトランジスタ（ＨＢＴ）におけるエピタキシャル構造の各層の層厚およびドーピング濃度は、例えば、以下の通りである。
【００３３】
図１〜４において、
バッファー層２のＩｎＰは、ノンドープ、厚さ２００Å
サブコレクタ層３のｎ＋-ＩｎＰは、ドーピング濃度１×１０１９ｃｍ−３、厚さ３５００Å
コレクタコンタクト層４のｎ＋-ＩｎＧａＡｓは、ドーピング濃度１×１０１９ｃｍ−３、厚さ３００Å
エッチングストッパー層５のｎ＋-ＩｎＰは、ドーピング濃度１×１０１９ｃｍ−３、厚さ２００Å
コレクタ層６のＩｎＧａＡｓは、ノンドープ、厚さ３０００Å
ベース層７のｐ＋-ＩｎＧａＡｓは、ドーピング濃度４×１０１９ｃｍ−３、厚さ５００Å
エミッタ層８、１０のｎ-ＩｎＰは、ドーピング濃度１×１０１６〜３×１０１７ｃｍ−３、厚さ７００Å
ＩｎＰ層１１は、ｎ＋-ＩｎＰであり、ドーピング濃度２×１０１９ｃｍ−３、厚さ２００Å
エミッタコンタクト層１２のｎ＋-ＩｎＧａＡｓは、ドーピング濃度１×１０１９ｃｍ−３、厚さ１０００Åである。
【００３４】
エミッタガードリング層（図６〜８中、シリコン窒化膜９の直下部位における薄膜ＩｎＰ層８、第一のエミッタ層の周辺部分に相当）の厚さ（前記第１の工程によって形成されたときの厚さと変わらない、これが本発明の特徴である）は、パッシベーションの効果を得るためには、最低１００Å必要である。また、この厚さが４００Åよりも大きいと空乏化の効果が減少するので、４００Å以下とすることが望ましい。
【００３５】
このガードリングの幅は、加工精度を考慮すると最低０．１μｍであり、寄生抵抗および寄生容量を考慮すると最大０．５μｍが適当である。ここで、ガードリングの幅とは、図６〜８において、第一のエミッタ層である薄膜ＩｎＰ層８の側壁から第二のエミッタ層であるＩｎＰエミッタ層１０の側壁までの距離であり、薄膜ＩｎＰ層８の幅をＷ１、ＩｎＰエミッタ層１０の幅をＷ２とすれば（Ｗ１−Ｗ２）／２に相当する。
【００３６】
シリコン窒化膜９の開口部の幅は、電子ビーム露光の加工精度を考慮すれば、最低０．１μｍ程度である。デバイスの高速性と低消費電力化のためにエミッタを微細化するという観点から、開口部の幅は１．０μｍ以下であることが望ましい。
【００３７】
シリコン窒化膜９の成膜時の成膜方向の厚さは、膜質を考慮すると０．１５μｍ以上であり、プロセス時の熱応力などを考慮すると０．３μｍ以下であることが望ましい。
【００３８】
ベース電極とエミッタメサ間の距離（図７、８において、ベース電極メタル１４の側壁と薄膜ＩｎＰ層８の側壁との間の距離）は、加工精度により最低０．１μｍであり、０．５μｍより大きいと寄生容量の増加により高周波特性が劣化するので０．５μｍ以下であることが望ましい。
【００３９】
本実施の形態例において、誘電体膜の成膜にはプラズマＣＶＤを用いたが、スパッタリングを用いることもできる。また、半導体層のエピタキシャル成長にはＭＯＶＰＥを用いることもできる。
【００４０】
図９は、ＨＢＴの平面概略図の一例である。
【００４１】
本発明に係るＨＢＴの予想される特性および歩留まり改善効果は以下の通りである。
【００４２】
電流利得（β）：５０
遮断周波数ｆＴ：１７７ＧＨｚ
最高発振周波数ｆｍａｘ：２６０ＧＨｚ
予想される歩留まり改善効果：
従来のエッチングによるＩｎＰエミッタＧＲ構造の形成方法ではβの分布が±１０％だったのが、本発明によるＩｎＰエミッタＧＲ構造の形成方法により±３％に改善され、ＨＢＴを用いた集積回路の大規模化が可能になる。
【００４３】
なお、本実施の形態例においては、特にＩｎＰ／ＩｎＧａＡｓＨＢＴの典型的な構造について説明したが、本発明はこれらに限定されるものではなく、エミッタにＩｎＡｌＡｓ層を用いたＩｎＡｌＡｓ／ＩｎＧａＡｓＨＢＴあるいはコレクタにＩｎＧａＡｓＰ層およびＩｎＰ層を導入し高耐圧化を図ったダブルヘテロＨＢＴ構造にも適用可能であることは云うまでもない。
【００４４】
本実施の形態例では、ＨＢＴへの適用について説明したが、フォトダイオード等の他のデバイスに適用することも可能である。
【００４５】
また、上記の説明においては、ｎ型を第１の導電型とし、ｐ型を第２の導電型としているが、ｐ型を第１の導電型とし、ｎ型を第２の導電型としても、本発明の効果は同様に現れる。
【００４６】
以上述べてきたように、例えば、ＨＢＴの製造方法を本発明の製造方法とすることによって、従来技術の有していた課題を解決して、高周波特性、信頼性に優れたＨＢＴを提供することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態例における第１の工程を説明する図である。
【図２】本発明の実施の形態例における第２の工程を説明する図である。
【図３】本発明の実施の形態例における第３の工程を説明する図である。
【図４】本発明の実施の形態例における第４の工程を説明する図である。
【図５】本発明の実施の形態例における第５の工程を説明する図である。
【図６】本発明の実施の形態例における第６の工程を説明する図である。
【図７】本発明の実施の形態例における第７の工程を説明する図である。
【図８】本発明の実施の形態例における第８の工程を説明する図である。
【図９】ＨＢＴの平面概略図の一例である。
【符号の説明】
【００４８】
１：半絶縁性ＩｎＰ基板、２：ＩｎＰ、ＩｎＧａＡｓバッファー層、３：ＩｎＰサブコレクタ層、４：ＩｎＧａＡｓコレクタコンタクト層、５：ＩｎＰエッチングストッパー層、６：ＩｎＧａＡｓコレクタ層、７：ＩｎＧａＡｓベース層、８：薄膜ＩｎＰ層、９：シリコン窒化膜、１０：ＩｎＰエミッタ層、１１：ＩｎＰ層、１２：ＩｎＧａＡｓエミッタコンタクト層、１３：エミッタ電極メタル、１４：ベース電極メタル、１５：コレクタ電極メタル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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