(57)【要約】【課題】相異なるレベルの外部電源電圧を用いて必要な電圧を生成することができる半導体メモリ装置の電圧発生回路及び使用電圧供給方法を提供することにある。【解決手段】半導体メモリ装置での電圧発生回路において、相異なる電圧レベルを有する第１，２外部電源電圧に応じて第１，２初期化信号をそれぞれ生成する第１，２初期化信号生成部と、前記第１，２初期化信号に応じて前記第１，２外部電源電圧を独立的に駆動して第１，２出力高電圧を生成し、これを共通出力端を通じて合成的に出力する出力高電圧生成部と、を備える。【選択図】図１
2008181643.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置での電圧発生回路において、相異なる電圧レベルを有する第１，２外部電源電圧に応じて第１，２初期化信号をそれぞれ生成する第１，２初期化信号生成部と、
前記第１，２初期化信号に応じて前記第１，２外部電源電圧を独立的に駆動して第１，２出力高電圧を生成し、これを共通出力端を通じて合成的に出力する出力高電圧生成部と、を備えることを特徴とする半導体メモリ装置における電圧発生回路。
【請求項２】
前記出力高電圧生成部は、前記第１外部電源電圧を動作電圧として受信し、前記第１初期化信号を反転するための第１インバータ、前記第１インバータの出力に応じてソース端子に印加される前記第１外部電源電圧を駆動する第１Ｐ型ＭＯＳトランジスタ、そして、前記第１Ｐ型ＭＯＳトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第１出力高電圧を前記共通出力端に生成する第１Ｎ型ＭＯＳトランジスタを含む第１電圧生成部と、
前記第２外部電源電圧を動作電源として受信し、前記第２初期化信号を反転するための第２インバータ、前記第２インバータの出力に応じてソース端子に印加される前記第２外部電源電圧を駆動する第２Ｐ型ＭＯＳトランジスタ、そして前記第２Ｐ型ＭＯＳトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第２出力高電圧を前記共通出力端に生成する第２Ｎ型ＭＯＳトランジスタを含む第２電圧生成部と、を含むことを特徴とする請求項１に記載の半導体メモリ装置における電圧発生回路。
【請求項３】
前記第１外部電源電圧は正常状態で前記第２外部電源電圧に比べ高い電位を有することを特徴とする請求項１に記載の半導体メモリ装置における電圧発生回路。
【請求項４】
前記出力高電圧はメモリセルの行をアクセスするワードラインに提供されることを特徴とする請求項１に記載の半導体メモリ装置における電圧発生回路。
【請求項５】
前記電圧発生回路は、前記第１初期化信号に応じて動作され、前記第１外部電源電圧を動作電源電圧として受信し、前記半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成するパワーダウン制御信号発生部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置における電圧発生回路。
【請求項６】
前記電圧発生回路は、前記パワーダウン制御信号発生部に連結され、前記第１外部電源電圧を動作電源電圧として受信して前記半導体メモリ装置の高電圧発生器及び内部電源電圧発生器に必要な基準電圧を生成する基準電圧発生器をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置における電圧発生回路。
【請求項７】
前記電圧発生回路は、前記第１初期化信号に応じて動作され、前記第１外部電源電圧を動作電源電圧として受信してレベルシフティングされた出力電圧を生成するレベルシフタをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置における電圧発生回路。
【請求項８】
前記内部電源電圧発生器は前記第２外部電源電圧を動作電源電圧として受信して内部電源電圧を生成することを特徴とする請求項６に記載の半導体メモリ装置における電圧発生回路。
【請求項９】
前記レベルシフタは、レベルシフティングノードと接地間にドレイン−ソースチャンネルが連結され、ゲート端子に前記第１初期化信号を受信する初期化トランジスタを備えることを特徴とする請求項７に記載の半導体メモリ装置における電圧発生回路。
【請求項１０】
モバイル指向の半導体メモリ装置での電圧発生回路において、
互いに異なった電圧レベルを有する第１，２外部電源電圧に応じて第１，２初期化信号をそれぞれ生成する第１，２初期化信号生成部と、
前記第１，２初期化信号に応じて前記第１，２外部電源電圧を独立的に駆動することにより第１，２出力高電圧を得ており、共通出力端を通じてこれらを出力する出力高電圧生成部と、を備えることを特徴とするモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項１１】
前記出力高電圧生成部の出力はワードラインドライバなどのような高電圧使用回路に印加されることを特徴とする請求項１０に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項１２】
前記出力高電圧生成部は、前記第１外部電源電圧を動作電圧として受信し、前記第１初期化信号を反転するための第１インバータ、前記第１インバータの出力に応じてソース端子に印加される前記第１外部電源電圧を駆動する第１Ｐ型ＭＯＳトランジスタ、そして前記第１Ｐ型ＭＯＳトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第１出力高電圧を前記共通出力端に生成するダイオー結合第１Ｎ型ＭＯＳトランジスタを含む第１電圧生成部と、
前記第２外部電源電圧を動作電圧として受信し、前記第２初期化信号を反転するための第２インバータ、前記第２インバータの出力に応じてソース端子に印加される前記第２外部電源電圧を駆動する第２Ｐ型ＭＯＳトランジスタ、そして前記第２Ｐ型ＭＯＳトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第２出力高電圧を前記共通出力端に生成するダイオード結合第２Ｎ型ＭＯＳトランジスタを含む第２電圧生成部と、から構成されることを特徴とする請求項１１に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項１３】
前記第１外部電源電圧は正常状態で前記第２外部電源電圧に比べ高い電位を有することを特徴とする請求項１２に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項１４】
前記出力高電圧はＤＲＡＭメモリセルの行をアクセスするワードラインに提供されることを特徴とする請求項１３に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項１５】
前記電圧発生回路は、前記第１初期化信号に応じて動作され、前記第１外部電源電圧を動作電源電圧として受信し、前記半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成するパワーダウン制御信号発生部をさらに備えることを特徴とする請求項１４に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項１６】
前記電圧発生回路は、前記パワーダウン制御信号発生部に連結され、前記第１外部電源電圧を動作電源電圧として受信して前記半導体メモリ装置の高電圧発生器及び内部電圧発生器に必要な基準電圧を生成する基準電圧発生器をさらに備えることを特徴とする請求項１５に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項１７】
前記電圧発生回路は、前記第１初期化信号に応じて動作され、前記第１外部電源電圧を動作電源電圧として受信してレベルシフティングされた出力電圧を生成するレベルシフタをさらに備えることを特徴とする請求項１６に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項１８】
前記内部電源電圧発生器は前記第２外部電源電圧を動作電源電圧として受信して内部電源電圧を生成することを特徴とする請求項１７に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項１９】
前記レベルシフタはレベルシフティングノードと接地間にドレイン−ソースチャンネルが連結され、ゲート端子に前記第１初期化信号を受信する初期化用Ｎ型ＭＯＳトランジスタを備えることを特徴とする請求項１８に記載のモバイル指向の半導体メモリ装置における電圧発生回路。
【請求項２０】
半導体メモリ装置における使用電圧供給方法において、
相異なる電圧レベルを有する第１，２外部電源電圧を受信する段階と、
前記第１，２外部電源電圧に応答した第１，２初期化信号を生成する段階と、
前記第１初期化信号を活性化信号として受け、前記第１外部電源電圧を駆動して第１出力高電圧を得る段階と、
前記第２初期化信号を活性化信号として受け、前記第２外部電源電圧を駆動して第２出力高電圧を得る段階と、
一つの共通出力端を通じて前記第１，２出力高電圧を合成的に出力し、これを高電圧使用回路に印加する段階と、を有することを特徴とする半導体メモリ装置における使用電圧供給方法。
【請求項２１】
前記高電圧使用回路はワードラインドライバであることを特徴とする請求項２０に記載の半導体メモリ装置における使用電圧供給方法。
【請求項２２】
前記第１外部電源電圧が正常状態で約１．８Ｖほどのレベルを有する場合に前記第２外部電源電圧は約１．３５Ｖほどのレベルを有することを特徴とする請求項２１に記載の半導体メモリ装置における使用電圧供給方法。
【請求項２３】
前記第１初期化信号に応じて活性化され、前記第１外部電源電圧を動作電源電圧として用いて半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成する段階をさらに備えることを特徴とする請求項２２に記載の半導体メモリ装置における使用電圧供給方法。
【請求項２４】
前記パワーダウン制御信号により非活性化され、前記第１外部電源電圧を動作電源電圧として用いて前記半導体メモリ装置の高電圧発生器及び内部電源電圧発生器に必要な基準電圧を生成する段階をさらに備えることを特徴とする請求項２３に記載の半導体メモリ装置における使用電圧供給方法。
【請求項２５】
前記第１初期化信号に活性化され、前記第１外部電源電圧を動作電源電圧として受信してレベルシフティングされた出力電圧を生成する段階をさらに備えることを特徴とする請求項２４に記載の半導体メモリ装置における使用電圧供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、特に相異なるレベルの外部電源電圧を用いて必要な電圧を生成することができる半導体メモリ装置の電圧発生回路及び使用電圧供給方法に関する。
【背景技術】
【０００２】
半導体メモリ装置が高集積化、高速化されるに従い、外部から印加される外部電源電圧のレベル及び種類、そして半導体メモリ装置の内部使用先に必要な使用電圧を正確に生成し効率的に分配することは非常に大事な問題である。さらに、ノートブックコンピューター、ＰＭＰなどのようなモバイル電子システムに採用されるダイナミックランダムアクセスメモリのような半導体メモリ装置の場合にマルチ外部電源電圧が使用される見通しである。
【０００３】
即ち、ワードラインなどの駆動のために必要となる高電圧を第１外部電源電圧を用いて生成し、周辺回路またはコア回路のＤＣパワー用電圧を前記第１外部電源電圧よりも相対的に低いように外部から印加される第２外部電源電圧を用いて生成する場合、パワー分配上の効率性および多様な利点が提供されるようになる。
【０００４】
相対的に高いレベルの電圧を一定レベルに降下して半導体メモリ装置の動作に必要な内部電源電圧（ＩＶＣ）を発生する内部電源電圧発生器と、前記内部電源電圧発生器などの動作に必要な基準電圧を生成する基準電圧発生器（reference voltage generator）と、メモリセルのワードラインにブスティングされた電圧を印加するために必要となる高電圧（ＶＰＰ）発生器と、第１レベルの電圧を第２レベルの電圧にレベルシフティングするためのレベルシフタを選択的に備えた半導体メモリ装置において、前記マルチ電源電圧を供給して装置の内部使用先に必要な使用電圧を生成する場合、マルチ電源電圧のパワーアップスピードの差に起因して好ましくない電流パスが生成されるおそれがあり、これに対する対策が必要であるのが実情である。このような電流パスの生成を防止する場合に装置内の電圧発生回路の信頼性が確保されて、より効率的に電源分配がなされるようになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、改善された電源分配構造を有する半導体メモリ装置を提供することにある。
【０００６】
本発明の他の目的は、少なくとも２種類以上の外部電源電圧を用いて出力高電圧を生成することができる半導体メモリ装置の電圧発生回路及び使用電圧供給方法を提供することにある。
【０００７】
本発明のまた他の目的は、マルチ電源電圧を供給して半導体メモリ装置の内部使用先に必要な使用電圧を生成する場合に電流パスの発生を防止することができる半導体メモリ装置の電圧発生回路及び使用電圧供給方法を提供することにある。
【０００８】
本発明のまた他の目的は、マルチ電源電圧を供給してモバイル指向の半導体メモリ装置の内部使用先に必要な使用電圧を生成する場合により効率的に電源分配を行うことができる電圧発生回路及び使用電圧供給方法を提供することにある。
【０００９】
本発明のまた他の目的は、少なくとも２種類以上の外部電源電圧でレースが発生した場合にもＤＲＡＭ内部に電流パスが生成されないようにすることができるマルチ外部電源電圧使用電圧発生回路を提供することにある。
【００１０】
本発明のまた他の目的は、半導体メモリ装置の電源供給関連の動作信頼性を保障することができるマルチ外部電源電圧使用電圧発生回路を提供することにある。
【課題を解決するための手段】
【００１１】
このような目的を達成するために本発明の一実施形態による半導体メモリ装置における電圧発生回路は、相異なる電圧レベルを有する第１，２外部電源電圧に応じて第１，２初期化信号をそれぞれ生成する第１，２初期化信号生成部と、前記第１，２初期化信号に応じて前記第１，２外部電源電圧を独立的に駆動して第１，２出力高電圧を生成し、これを共通出力端を通じて合成的に出力する出力高電圧生成部と、を備える。
【００１２】
好ましくは、前記出力高電圧生成部は、前記第１外部電源電圧を動作電圧として受信し、前記第１初期化信号を反転するための第１インバータ、前記第１インバータの出力に応じてソース端子に印加される前記第１外部電源電圧を駆動する第１Ｐ型ＭＯＳトランジスタ、そして、前記第１Ｐ型ＭＯＳトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第１出力高電圧を前記共通出力端に生成する第１Ｎ型ＭＯＳトランジスタを含む第１電圧生成部と、前記第２外部電源電圧を動作電源として受信し、前記第２初期化信号を反転するための第２インバータ、前記第２インバータの出力に応じてソース端子に印加される前記第２外部電源電圧を駆動する第２Ｐ型ＭＯＳトランジスタ、そして前記第２Ｐ型ＭＯＳトランジスタのドレイン端子にゲート端子及びドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第２出力高電圧を前記共通出力端に生成する第２Ｎ型ＭＯＳトランジスタを含む第２電圧生成部と、を含んで構成される。
【００１３】
前記第１外部電源電圧は正常状態で前記第２外部電源電圧に比べ高い電位を有し、前記出力高電圧はメモリセルの行をアクセスするワードラインに提供されても良い。
【００１４】
好ましくは、前記電圧発生回路は、前記第１初期化信号に応じて動作され、前記第１外部電源電圧を動作電源電圧として受信し、前記半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成するパワーダウン制御信号発生部をさらに備えることができる。
【００１５】
また、好ましくは、前記電圧発生回路は、前記パワーダウン制御信号発生部に連結され、前記第１外部電源電圧を動作電源電圧として受信して前記半導体メモリ装置の高電圧発生器及び内部電源電圧発生器に必要な基準電圧を生成する基準電圧発生器をさらに備えることができる。
【００１６】
また、前記電圧発生回路は、前記第１初期化信号に応じて動作され、前記第１外部電源電圧を動作電源電圧として受信してレベルシフティングされた出力電圧を生成するレベルシフタをさらに備えることができる。
【００１７】
前記内部電源電圧発生器は、前記第２外部電源電圧を動作電源電圧として受信して内部電源電圧を生成することができる。
【００１８】
前記レベルシフタはレベルシフティングノードと接地間にドレイン−ソースチャンネルが連結され、ゲート端子に前記第１初期化信号を受信する初期化トランジスタをさらに備えることができる。
【００１９】
本発明のまた他の実施形態による半導体メモリ装置における使用電圧供給方法は、相異なる電圧レベルを有する第１，２外部電源電圧を受信する段階と、前記第１，２外部電源電圧に応じた第１，２初期化信号を生成する段階と、前記第１初期化信号を活性化信号として受け前記第１外部電源電圧を駆動して第１出力高電圧を得る段階と、前記第２初期化信号を活性化信号として受け前記第２外部電源電圧を駆動して第２出力高電圧を得る段階と、一つの共通出力端を通じて前記第１，２出力高電圧を合成的に出力し、これを高電圧使用回路に印加する段階と、を有する。
【００２０】
好ましくは、前記高電圧使用回路はワードラインドライバであり、前記第１外部電源電圧が正常状態で約１．８Ｖほどのレベルを有する場合に前記第２外部電源電圧は約１．３５Ｖほどのレベルを有することができる。
【００２１】
また、好ましくは、前記第１初期化信号に応じて活性化され、前記第１外部電源電圧を動作電源電圧として用いて半導体メモリ装置のパワーダウンモード進入のためのパワーダウン制御信号を生成する段階がさらに具備されても良い。
【００２２】
また、前記パワーダウン制御信号により非活性化され、前記第１外部電源電圧を動作電源電圧として用いて前記半導体メモリ装置の高電圧発生器及び内部電源電圧発生器に必要な基準電圧を生成する段階がさらに具備されても良い。
【発明の効果】
【００２３】
このような方法的構成及び回路的構成によると、本発明は、外部から印加されるマルチ外部電源電圧でレースが発生した場合にも半導体メモリ装置の各種内部回路では電流パスが発生しないので、供給動作のエラーなしにも電源分配をより効率的に行うことができるとの効果がある。また、出力高電圧を少なくとも２種類以上の外部電源電圧を用いて生成することにより、動作信頼性の改善された半導体メモリ装置を提供することができるとの効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施例による半導体メモリ装置の電圧発生回路及び使用電圧供給方法が添付図を参照して説明される。同一ないし類似な機能を有する構成要素は他の図面に表示されていても、同一ないし類似な参照符号にて表れる。
【００２５】
まず、後述される本発明の半導体メモリ装置の電圧発生回路及び使用電圧供給方法に対する徹底した理解を提供する意図のほかには、他の意図なしに図７ないし図１７を参照して従来の技術が説明される。
【００２６】
図７は従来技術による半導体メモリ装置の電圧供給システムを示すブロック図で、図８は図７による電圧供給ケースをテーブルにて示す図で、図９ないし図１１は図７に従い発生する問題を説明するために提示された回路図である。図１２ないし図１４は図７による第１問題点を説明するために提示された回路図で、図１５は図７による第２問題点を説明するために提示された回路図で、図１６は第１問題点を説明するために提示された電圧波形の生成タイミング図で、図１７は図７による第３問題点を説明するために提示された電圧波形の生成タイミング図である。
【００２７】
図７を参照すると、符号１０１，１０３で示されたように、相異なる電圧レベルを有する第１，２外部電源電圧ＶＤＤ１，ＶＤＤ２が使用される。前記第１外部電源電圧ＶＤＤ１は供給ラインＬ１０を通じて高電圧ＶＰＰを使用する回路２０１に直接に供給される。前記第２外部電源電圧ＶＤＤ２は供給ラインＬ１１を通じて内部電源電圧を使用する周辺回路またはコア回路２０３に直接に供給される。ブロック領域Ａ１，Ａ２に属する部分は内部ＤＣジェネレーターを用いて電源を供給する分配システムを示す。ブロック領域Ａ１内で高電圧レベル検出部１０２から出力されるオン／オフ信号は高電圧ポンピング回路２０２にポンピング活性化信号として印加され、前記高電圧ポンピング回路２０２は前記回路２０１にポンピング電圧を供給する。
【００２８】
前記第２外部電源電圧ＶＤＤ２に応じて初期化信号を生成する初期化信号発生部１０４は初期化信号をパワーダウン（ＤＰＤ）制御信号を生成するＰＤＰＤＥ発生部１０５に印加する。前記ＰＤＰＤＥ発生部１０５は生成されたパワーダウン（ＤＰＤ）制御信号を基準電圧発生器２０５に印加する。前記基準電圧発生器２０５は前記パワーダウン（ＤＰＤ）制御信号が第１状態（例：ハイ）である場合にディスエーブルされ、前記パワーダウン（ＤＰＤ）制御信号が第２状態（例：ロー）である場合にイネーブルされて基準電圧を電圧ドライバ２０６及び前記高電圧レベル検出部１０２に供給する。前記電圧ドライバ２０６により駆動された出力電圧は前記周辺回路／コア回路２０３及び内部初期化回路２０７に提供される。前記内部初期化回路２０７は内部初期化信号を生成して前記周辺回路／コア回路２０３に印加する。
【００２９】
図７の電圧供給システムにおいて、電圧供給ケースの例は図８でテーブル化されて図示される。図８に図示される６種類のケースはすべて前記第１外部電源電圧ＶＤＤ１の電圧レベルが前記第２外部電源電圧ＶＤＤ２の電圧レベルよりも大きい場合と仮定した場合であり、テーブル内で示される電圧ＶＰＰは前記ＶＤＤ１を用いて装置内部で作ったポンピングレベルを意味し、Ｐｅｒｉ／Ｃｏｒｅ  ＩＶＣは前記第２外部電源電圧ＶＤＤ２を用いて装置内部で作った電圧レベルを定義している。図８のテーブルで示されたように、第１ケースは内部ＤＣジェネレータに第１外部電源電圧ＶＤＤ１を印加してＶＰＰを得ており、内部ＤＣジェネレータに第２外部電源電圧ＶＤＤ２を印加して周辺／コアＩＶＣを得ている場合である。前記第１，２外部電源電圧ＶＤＤ１，ＶＤＤ２がパワーアップのときにセッティングされるスピードが互いに異なった場合、図７の電源供給スキームでは半導体メモリ装置の内部回路素子で電流パスが発生されるおそれがある。
【００３０】
まず、図９に示したような印加電圧ＶＤＤ２，ＰＥＲＩ／ＣＯＲＥ  ＩＶＣ，ＶＤＤ１，ＶＰＰが半導体メモリ装置内部に形成されたＰ型ＭＯＳトランジスタＰ１に供給される場合、前記図８の第１ケースないし第６ケースのすべてで電流パスが生成されるおそれがある。図９で発生する問題点を第１問題点と便宜上称する。
【００３１】
また、図１０に示したような印加電圧ＶＤＤ１，ＶＰＰ，ＶＤＤ２，Ｐｅｒｉ  ＩＶＣがレベルシフタの動作電圧として供給される場合、前記第１，２，５ケースで電流パスが生成されるおそれがある。前記第１，２外部電源電圧ＶＤＤ１，ＶＤＤ２がパワーアップのときにセッティングされるスピードが互いに異なった場合、図１０では内部ＶＰＰが問題となるのにこれを第２問題点と便宜上称する。
【００３２】
また、図１１に示したような印加電圧ＶＤＤ１，ＶＰＰ，ＶＤＤ２，ＰＤＰＤＥがトランジスタの動作電圧として供給される場合に前記第２，４，５ケースで電流パスが生成されるおそれがある。ここではＤＰＤ進入モードで内部ＶＰＰ及びダイレクトＩＶＣが問題となるのに、これを第３問題点と便宜上称する。
【００３３】
図１２ないし図１４は前記第１問題点を説明するために提示された回路図である。
【００３４】
まず、図１２では半導体メモリ装置のコア領域に位置した複数のＰＭＯＳトランジスタのうち一つのＰ型ＭＯＳトランジスタに対する製造断面が図示される。ＰＭＯＳトランジスタはＮ−ウェル内に形成され、Ｐ型のバルクにはＶＤＤ１またはＶＰＰが印加されているのが示される。この場合に図１６のように電流パス区間が生成されるおそれがある。
【００３５】
図１３においてはマルチしきい電圧ＣＭＯＳ（ＭＴＣＭＯＳ）関連の回路が図示される。図１３ではハイしきい電圧がバルクバイアスにより制御されるスキームである。ここでもＰＭＯＳトランジスタはＮ−ウェル内に形成され、Ｐ型のバルクにはＶＤＤ１またはＶＰＰが印加される。この場合にも図１６のように電流パス区間が生成されるおそれがある。
【００３６】
図１４においてはＧＩＤＬ（Gate Induced Drain Leakage）防止用ローデコーダー回路が図示される。図１４のＰＭＯＳトランジスタＰ１０のソース及びバルクにはＶＤＤ１またはＶＰＰが印加され、ＰＭＯＳトランジスタＰ１１のソースにはＶＤＤ２またはＩＶＣが印加され、バルクにはＶＤＤ１またはＶＰＰが印加される。この場合にも図１６のように電流パス区間が生成されるおそれがある。
【００３７】
前記第１問題点を説明するために提示された電圧波形の生成タイミングを示した図１６を参照すると、タイム区間Ｔ１，Ｔ３で電流パスが生成されるおそれがある。図１６では前記第１外部電源電圧ＶＤＤ１が第２外部電源電圧ＶＤＤ２の電圧レベルよりも高く、前記第２外部電源電圧ＶＤＤ２が先にパワーアップされる場合と仮定したものである。前記第１外部電源電圧ＶＤＤ１が正常状態で約１．８Ｖほどのレベルを有する場合に前記第２外部電源電圧ＶＤＤ２は約１．３５Ｖほどのレベルを有する。図１６において区間Ｔ２はＰＤＰＤＥ信号の有効領域をさす。図１６の区間Ｔ１で示されたように、前記第１，２外部電源電圧ＶＤＤ１，ＶＤＤ２がパワーアップのときにセッティングされるスピードが互いに異なった場合、内部のＤＣジェネレータにより生成されるＶＰＰとＩＶＣは区間Ｔ３で示されたように電流パスの生成に起因するセットアップの差を有する。
【００３８】
一方、図７に従う第２問題点を説明するために提示された図１５と関連して説明すると、クロスカップルタイプの差動増幅器からなったレベルシフティング回路が図示される。ここで、レベルシフティング回路を構成するＰ型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ１０のソース端子には前記第１外部電源電圧ＶＤＤ１が動作電圧として印加され、第２外部電源電圧ＶＤＤ２または周辺／コアＩＶＣが入力用インバータＩＮＶ１０の動作電圧として印加される。このような場合にも電流パスの生成に起因してレベルシフティングノードＮＯ１には初期電圧レベルが正しく設定されないこともある。
【００３９】
図１７は図７に従う第３問題点を説明するために提示された電圧波形の生成タイミング図である。図１７を参照すると、時点ｔ１でＤＰＤ進入が起こり、電流パスの生成可能性が存在する。即ち、ここではＤＰＤの進入のときにＶＰＰレベルを０Ｖに作らなかった場合に問題が発生する。図１７におけるＮ型ＭＯＳトランジスタＭ１で示されたように、ＶＰＰのレベルは最大ＶＤＤ２−１Ｖｔｎであるので、前記トランジスタＭ１のソース端子からドレイン端子への電流パスが形成される可能性がある。
【００４０】
本発明では上述のような第１ないし第３問題点を解決するために図１のような電圧供給システムを有する。 
【００４１】
これからは図１ないし図６を参照して本発明の実施例が説明される。まず、図１は本発明による半導体メモリ装置の電圧供給システムを示すブロック図である。図２は図１の第１，２初期化信号生成部の具現例を示す細部回路図で、図３は図１の出力高電圧生成部の具現例を示す細部回路図で、図４は図１のレベルシフタの具現例を示す細部回路図で、図５は図１６と対照的に第１問題点が解決されることを示す電圧波形の生成タイミング図である。図６は図１７と対照的に第３問題点が解決されることを示す電圧波形の生成タイミング図である。
【００４２】
図１を参照すると、参照符号１０１，１０３で示されたように、互いに異なった電圧レベルを有する第１，２外部電源電圧ＶＤＤ１，ＶＤＤ２が図７の場合と同様に使用される。前記第１外部電源電圧ＶＤＤ１は供給ラインＬ１を通じて高電圧ＶＰＰを使用する回路２０１に直接的に供給されても良い。前記第２外部電源電圧ＶＤＤ２は供給ラインＬ３を通じて内部電源電圧ＩＶＣを使用する周辺回路またはコア回路２０３に直接的に供給される。ブロック領域Ａ１０，Ａ２０に属する部分は半導体メモリ装置の内部ＤＣジェネレータを使用して電源を供給する分配システムを示す。ブロック領域Ａ１０内で第１初期化信号生成部２は前記第１外部電源電圧ＶＤＤ１に応じて第１初期化信号を生成する。前記第１初期化信号はパワーダウン（ＤＰＤ）制御信号を生成するＰＤＰＤＥ発生部１０５、レベルシフタ６、及び出力高電圧生成部５に印加される。
【００４３】
前記ＰＤＰＤＥ発生部１０５は前記第１初期化信号及び前記第１外部電源電圧ＶＤＤ１に連結され、パワーダウンのときにパワーダウン（ＤＰＤ）制御信号を基準電圧発生器２０５に印加する。前記基準電圧発生器２０５は前記パワーダウン制御信号によりパワーダウン動作が制御され、基準電圧を生成して電圧ドライバ２０６及び前記高電圧レベル検出部１０２に供給する。前記電圧ドライバ２０６により駆動された出力電圧は前記周辺回路／コア回路２０３及び内部初期化回路２０７に提供される。前記内部初期化回路２０７は内部初期化信号を生成して前記周辺回路／コア回路２０３に印加する。
【００４４】
高電圧レベル検出部１０２から出力されるオン／オフ信号は高電圧ポンピング回路２０２にポンピング活性化信号として印加され、前記高電圧ポンピング回路２０２は前記ＶＰＰ使用回路２０１にポンピング電圧を供給する。
【００４５】
ブロック領域Ａ２０内で第２初期化信号生成部４は前記第２外部電源電圧ＶＤＤ２に応じて第２初期化信号を生成する。前記第２初期化信号は前記出力高電圧生成部５に印加される。
【００４６】
図１においてマルチ−ＶＤＤパワーダイオードとして名付けられた前記出力高電圧生成部５は本発明では非常に重要な回路ブロックである。前記出力高電圧生成部５は前記第１，２初期化信号に応じて前記第１，２外部電源電圧ＶＤＤ１，ＶＤＤ２を独立的に駆動することにより第１，２出力高電圧を生成し、これを共通出力端を通じて合成された出力高電圧ＶＰＰを出力する機能をする。
【００４７】
図１に示したような電圧供給システムを具現すると、外部から印加されるマルチ外部電源電圧でセットアップレースが発生する場合でも半導体メモリ装置の各種内部回路では電流パスが生成されないので、供給動作のエラーなしに電源分配をより効率的に行うことができる。
【００４８】
図１における第１，２初期化信号生成部２，４の具現例は図２で詳しく示される。
【００４９】
図２を参照すると、第１初期化信号生成部２は複数の抵抗Ｒ１−Ｒ６、Ｎ型ＭＯＳトランジスタＮＴ１、及びインバータＩＮＶ１，ＩＮＶ２から構成され、図面に示したようなワイヤリング構造を有する。第２初期化信号生成部４は複数の抵抗Ｒ１１−Ｒ１６、Ｎ型ＭＯＳトランジスタＮＴ２、及びインバータＩＮＶ１０，ＩＮＶ１１から構成され、図面に示したようなワイヤリング構造を有する。前記第１初期化信号生成部２は前記第１外部電源電圧ＶＤＤ１を動作電圧として受信し、図５の波形ＶＣＣＨＢ＿ＥＶＣ１のような第１初期化信号を生成する。前記第２初期化信号生成部４は前記第２外部電源電圧ＶＤＤ２を動作電圧として受信し、図５の波形ＶＣＣＨＢ＿ＥＶＣ２のような第２初期化信号を生成する。
【００５０】
図１に示した前記出力高電圧生成部５の具現例は図３に図示される。図３を参照すると、前記第１外部電源電圧ＶＤＤ１を動作電圧として受信し、前記第１初期化信号ＶＣＣＨＢ＿ＥＶＣ１を反転するための第１インバータＩＮＶ２０、前記第１インバータＩＮＶ２０の出力に応じてソース端子に印加される前記第１外部電源電圧ＶＤＤ１を駆動する第１Ｐ型ＭＯＳトランジスタＰＴ１、そして前記第１Ｐ型ＭＯＳトランジスタＰＴ１のドレイン端子にゲート端子とドレイン端子が連結され、ソース端子が前記共通出力端ＶＰＰに連結されて前記第１出力高電圧を前記共通出力端に生成する第１Ｎ型ＭＯＳトランジスタＮＴ１を含む第１電圧生成部と、前記第２外部電源電圧ＶＤＤ２を動作電圧として受信し、前記第２初期化信号ＶＣＣＨＢ＿ＥＶＣ２を反転するための第２インバータＩＮＶ３０、前記第２インバータＩＮＶ３０の出力に応じてソース端子に印加される前記第２外部電源電圧ＶＤＤ２を駆動する第２Ｐ型ＭＯＳトランジスタＰＴ２、そして前記第２Ｐ型ＭＯＳトランジスタＰＴ２のドレイン端子にゲート端子とドレイン端子が連結され、ソース端子が前記共通出力端に連結されて前記第２出力高電圧を前記共通出力端ＶＰＰに生成する第２Ｎ型ＭＯＳトランジスタＮＴ２を含む第２電圧生成部とは、前記マルチ−ＶＤＤパワーダイオードとして名付けられた前記出力高電圧生成部５を構成する。図３の共通出力端で生成される出力高電圧は図５の波形ＶＰＰに対応される。
【００５１】
図１のレベルシフタ６の具現例は図４に図示される。図４を参照すると、図１５のレベルシフタ構成においてＮ型ＭＯＳトランジスタＮＴ１から構成された初期化部１０が追加的に連結された構成が図示される。前記Ｎ型ＭＯＳトランジスタＮＴ１のゲートには初期化電圧ＩＮＴＬとして前記第１初期化信号ＶＣＣＨＢ＿ＥＶＣ１が印加されるので、パワーアップ動作のときにレベルシフティングノードＮＯ１の電位は接地電圧のレベルにセッティングされる。従って、図１５の場合のように出力駆動用インバータ１１０を通じて形成される電流パスは図４の場合には存在しないようになる。このようなレベルシフタ６の具現により上述の第２問題点が解決される。
【００５２】
図５のタイミング図を参照すると、図１６と対照的に第１問題点が解決されていることがわかる。図１６と同様に、前記第１外部電源電圧ＶＤＤ１が第２外部電源電圧ＶＤＤ２の電圧レベルよりも高く、前記第２外部電源電圧ＶＤＤ２が先にパワーアップされる場合と仮定すると、ＶＰＰとＩＶＣは図１６の区間Ｔ３で示されるレベルとは異なっている。即ち、電流パスの生成に起因するセットアップの差を有するようになる。図１６の区間Ｔ１で示されたように前記第１，２外部電源電圧ＶＤＤ１，ＶＤＤ２がパワーアップのときにセッティングされるスピードが互いに異なっている場合にも、図５の場合には回路内の電流パスが発生されないので、ＶＰＰとＩＶＣはそれぞれ正常的にセットアップされることがわかる。
【００５３】
ここで、前記第１外部電源電圧ＶＤＤ１が正常状態で約１．８Ｖほどのレベルを有する場合に前記第２外部電源電圧ＶＤＤ２は約１．３５Ｖほどのレベルを有する。図５で示されるＰＤＰＤＥ信号の有効領域は図１６の区間Ｔ２に比べ相当に減っていることがわかる。時点ｔ１１とｔ１０は上述の第１，２初期化信号ＶＣＣＨＢ＿ＥＶＣ１，ＶＣＣＨＢ＿ＥＶＣ２がそれぞれハイレベルからローレベルに遷移される時点をさす。
【００５４】
つまり、図５において前記第１外部電源電圧ＶＤＤ１が第２外部電源電圧ＶＤＤ２の電圧レベルよりも高く、前記第２外部電源電圧ＶＤＤ２が前記第１外部電源電圧ＶＤＤ１よりも先にパワーアップされる場合でも、これを動作電圧として受信する内部回路では電流パスが形成されないので、図１の電圧供給システムは電源供給動作のエラーなしに電源分配をより効率的に行うことができる。
【００５５】
また、図６は図１７と対照的に第３問題点が解決されていることを示す電圧波形の生成タイミング図である。図６において時点ｔ１でＤＰＤ進入が起こるが、電流パスの生成可能性は希薄である。即ち、ここではＮ型ＭＯＳトランジスタで示されたように、時点ｔ１以後にＶＰＰのレベルは最大ＶＤＤ１−１Ｖｔｎであるので、前記トランジスタのソース端子ＶＤＤ２からドレイン端子ＶＰＰへの電流パスが形成される可能性はほとんど存在しない。従って、図１７とは異なってＤＰＤ進入以後にトランジスタの逆方向に電流が流れないので、第３問題点が解決される。
【００５６】
上述の説明では本発明の実施例を主にして図面に基づき列挙して説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できるのは本発明の属する分野の当業者には明らかなことである。例えば、思案の異なった場合に電圧発生回路の内部的連結構造を多様な形態に変更できるのは勿論のことである。
【図面の簡単な説明】
【００５７】
【図１】本発明による半導体メモリ装置の電圧供給システムを示すブロック図である。
【図２】図１の第１，２初期化信号生成部の具現例を示す細部回路図である。
【図３】図１の出力高電圧生成部の具現例を示す細部回路図である。
【図４】図１のレベルシフタの具現例を示す細部回路図である。
【図５】図１６と対照的に第１問題点が解決されたことを示す電圧波形の生成タイミング図である。
【図６】図１７と対照的に第３問題点が解決されたことを示す電圧波形の生成タイミング図である。
【図７】従来技術による半導体メモリ装置の電圧供給システムを示すブロック図である。
【図８】図７に従う電圧供給ケースをテーブルにて示す図である。
【図９】図７に従い発生する問題点を説明するために提示された回路図である。
【図１０】図７に従い発生する問題点を説明するために提示された回路図である。
【図１１】図７に従い発生する問題点を説明するために提示された回路図である。
【図１２】図７に従う第１問題点を説明するために提示された図である。
【図１３】図７に従う第１問題点を説明するために提示された図である。
【図１４】図７に従う第１問題点を説明するために提示された図である。
【図１５】図７に従う第２問題点を説明するために提示された回路図である。
【図１６】図７に従う第１問題点を説明するために提示された電圧波形の生成タイミング図である。
【図１７】図７に従う第３問題点を説明するために提示された電圧波形の生成タイミング図である。
【符号の説明】
【００５８】
２  高電圧レベル検出部
４  第２初期化信号生成部
５  出力高電圧生成部
６  レベルシフタ
１０１  第１外部電源電圧
１０２  高電圧レベル検出部
１０３  第２外部電源電圧
１０５  ＰＤＰＤＥ発生部
２０１  ＶＰＰ使用回路
２０２  高電圧ポンピング回路
２０３  周辺回路／コア回路
２０５  基準電圧発生器
２０６  電圧ドライバ
２０７  内部初期化回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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