(57)【要約】【課題】乗算型デジタル／アナログ変換器とフラッシュアナログ／デジタルコンバータから構成される回路ブロックを１つのステージとして、該ステージを複数段直列に接続して構成されたパイプライン型アナログ／デジタルコンバータにおいて、少なくとも１つのステージの乗算型デジタル／アナログ変換器ゲインずれに起因する直線性を測定し、該ステージの乗算型デジタル／アナログ変換器ゲインを調整することにより直線性誤差を補正する。【解決手段】乗算型デジタル／アナログ変換器とフラッシュアナログ／デジタルコンバータから構成される回路ブロックを１つのステージとして接続して構成された巡回型アナログ／デジタルコンバータにおいて乗算型デジタル／アナログ変換器ゲインずれに起因する直線性を測定し、該乗算型デジタル／アナログ変換器ゲインを調整することにより直線性誤差を補正する。【選択図】図１
2008147753.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュアナログ／デジタルコンバータと乗算型デジタル／アナログ変換器からなる回路ブロックを１つのステージとして、前記ステージを複数段接続し構成されたパイプライン型アナログ／デジタルコンバータであって、前記複数のステージのうち少なくとも１つのステージに、該ステージに起因する直線性誤差を測定する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを可変する手段と、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段を有することを特徴としたパイプライン型アナログ／デジタルコンバータ。
【請求項２】
前記直線性誤差を測定する手段は、該ステージへのアナログ入力信号を該ステージのフラッシュアナログ／デジタルコンバータのコンパレートレベルに固定する手段と、該ステージのフラッシュアナログ／デジタルコンバータの出力コードを任意のコードに固定する手段と、パイプライン型アナログ／デジタルコンバータの出力コードを分析する手段を有することを特徴とした請求項１に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項３】
前記乗算型デジタル／アナログ変換器はスイッチトキャパシタ回路であり、前記乗算型デジタル／アナログ変換器ゲインを可変する手段はスイッチトキャパシタ回路を構成する容量値を可変する手段であることを特徴とした請求項１に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項４】
前記乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段は不揮発性メモリ手段を有することを特徴とした請求項１乃至３の何れか１項に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項５】
前記乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段は揮発性メモリ手段、又はリフレッシュ動作の不要なメモリ手段（ＳＲＡＭ（スタティックランダムアクセスメモリ）またはレジスタ）を有することを特徴とした請求項１乃至３の何れか１項に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項６】
請求項４に記載のパイプライン型アナログ／デジタルコンバータの直線性補正方法において、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出し、前記不揮発性メモリに乗算型デジタル／アナログ変換器ゲインを最適値に固定するデータを記憶することを特徴としたパイプライン型アナログ／デジタルコンバータの直線性補正方法。
【請求項７】
請求項５に記載のパイプライン型アナログ／デジタルコンバータの直線性補正方法において、直線性を補正するためのキャリブレーション動作状態に移行する手段を有し、電源投入後に少なくとも１回は前記キャリブレーション動作状態に移行し、当該期間中に該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出し、前記揮発性メモリに乗算型デジタル／アナログ変換器のゲインを最適値に固定するデータを記憶し、その後キャリブレーション動作状態を終了し通常動作状態に移行することを特徴としたパイプライン型アナログ／デジタルコンバータの直線性補正方法。
【請求項８】
フラッシュアナログ／デジタルコンバータと乗算型デジタル／アナログ変換器からなる回路ブロックを１つのステージとして構成された巡回型アナログ／デジタルコンバータであって、該ステージに起因する直線性誤差を測定する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを可変する手段と、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段を有することを特徴とした巡回型アナログ／デジタルコンバータ。
【請求項９】
前記直線性誤差を測定する手段は、該ステージへのアナログ入力信号を該ステージのフラッシュアナログ／デジタルコンバータのコンパレートレベルに固定する手段と、該ステージのフラッシュアナログ／デジタルコンバータの出力コードを任意のコードに固定する手段と、巡回型アナログ／デジタルコンバータの出力コードを分析する手段を有することを特徴とした請求項８に記載の巡回型アナログ／デジタルコンバータ。
【請求項１０】
前記乗算型デジタル／アナログ変換器はスイッチトキャパシタ回路であり、前記乗算型デジタル／アナログ変換器ゲインを可変する手段はスイッチトキャパシタ回路を構成する容量値を可変する手段であることを特徴とした請求項８に記載の巡回型アナログ／デジタルコンバータ。
【請求項１１】
前記乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段は不揮発性メモリ手段を有することを特徴とした請求項８乃至１０の何れか１項に記載の巡回型アナログ／デジタルコンバータ。
【請求項１２】
前記乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段は揮発性メモリ手段、又はリフレッシュ動作の不要なメモリ手段（ＳＲＡＭまたはレジスタ）を有することを特徴とした請求項８乃至１０の何れか１項に記載の巡回型アナログ／デジタルコンバータ。
【請求項１３】
請求項１１に記載の巡回型アナログ／デジタルコンバータの直線性補正方法において、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出し、前記不揮発性メモリに乗算型デジタル／アナログ変換器ゲインを最適値に固定するデータを記憶することを特徴とした巡回型アナログ／デジタルコンバータの直線性補正方法。
【請求項１４】
請求項１２に記載の巡回型アナログ／デジタルコンバータの直線性補正方法において、直線性を補正するためのキャリブレーション動作状態に移行する手段を用い、電源投入後に少なくとも１回は前記キャリブレーション動作状態に移行し、当該期間中に該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出し、前記揮発性メモリに乗算型デジタル／アナログ変換器ゲインを最適値に固定するデータを記憶し、その後キャリブレーション動作状態を終了し通常動作状態に移行することを特徴とした巡回型アナログ／デジタルコンバータの直線性補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパイプライン型アナログ／デジタルコンバータまたは巡回型アナログ／デジタルコンバータに関する。特に直線性補正機能を有したパイプライン型アナログ／デジタルコンバータまたは巡回型アナログ／デジタルコンバータに関する。
【背景技術】
【０００２】
特許文献１（特開平１１−２７４９２７号公報）には、パイプライン型アナログ／デジタルコンバータの特性誤差をデジタルデータに対して四則演算を実施して自己較正する方式が開示されている。具体的には、コンデンサの不整合率、コンデンサの非直線性、増幅器のゲイン、増幅器の非直線性などによる特性誤差を補正するものである。しかしながらあくまで補正はデジタル的に実施されるものであり、出力されたデジタルデータに対して四則演算を実施し補正が行われるものであった。
【特許文献１】特開平１１−２７４９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記した従来技術では出力されたデジタルコードに対してデジタルの補正データを用い演算を行うものであるため、補正データを格納する大容量の記憶手段と多ビットのデジタル演算手段が必要となり、回路規模が非常に大きくなっていた。
【０００４】
パイプライン型アナログ／デジタルコンバータでは各ステージの乗算型デジタル／アナログ変換器回路入出力特性は図２のようになる。これに対し、乗算型デジタル／アナログ変換器のゲイン値がずれ理想（ｘ２）より小さくなった場合、図３の破線のような特性になる。この誤差がアナログ／デジタルコンバータの直線性誤差の原因となる。図４は特に第１ステージのゲイン値が理想的な場合と理想より小さい場合のアナログ／デジタル変換特性を端的に示している。第１ステージの入出力特性が図３の破線のようになってしまった場合、図４に示す理想的なアナログ／デジタル変換特性（実線）に対し誤差をもった変換特性（破線）になってしまう。逆に乗算型デジタル／アナログ変換器ゲイン値が理想より大きい場合も、図、４、５に示したように、理想特性（実線）に対し誤差をもった変換特性（破線）になってしまう。なお第２ステージの乗算型デジタル／アナログ変換器ゲインずれがパイプライン型アナログ／デジタルコンバータとしての直線性誤差に対する影響は、第１ステージに比べ１／２しかなく、大きな直線性誤差とはなりにくい。さらに、第３ステージは１／４、第４ステージは１／８の影響しかなく、第１ステージの精度が最も重要である。
【０００５】
巡回型アナログ／デジタルコンバータの場合も乗算型デジタル／アナログ変換器ゲインずれがある場合、同様に第１回目の動作での誤差がもっとも顕著に現れる。
【０００６】
多くのアプリケーションにおいて、アナログ／デジタルコンバータに必要とされる精度に対し必ずしも全ステージの誤差を補正する必要はなく、第1ステージを最優先とし、必要最低限の上位ステージに対し補正回路を構成すれば目標とする精度を達成できる。本発明では、補正に必要な回路規模をできる限り少なくし、適用するアプリケーションに対して必要となる精度を達成することを目的とする。  
【課題を解決するための手段】
【０００７】
フラッシュアナログ／デジタルコンバータと乗算型デジタル／アナログ変換器からなる回路ブロックを１つのステージとして、前記ステージを複数段接続し構成されたパイプライン型アナログ／デジタルコンバータであって、前記複数のステージのうち少なくとも１つのステージに、該ステージに起因する直線性誤差を測定する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを可変する手段と、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段を有することを特徴とする。
【０００８】
前記直線性誤差を測定する手段は、該ステージへのアナログ入力信号を該ステージのフラッシュアナログ／デジタルコンバータのコンパレートレベルに固定する手段と、該ステージのフラッシュアナログ／デジタルコンバータの出力コードを任意のコードに固定する手段と、パイプライン型アナログ／デジタルコンバータの出力コードを分析する手段を有することを特徴とする。
【０００９】
前記乗算型デジタル／アナログ変換器はスイッチトキャパシタ回路であり、前記乗算型デジタル／アナログ変換器ゲインを可変する手段はスイッチトキャパシタ回路を構成する容量値を可変する手段であることを特徴とする。
【００１０】
前記乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段は不揮発性メモリ手段を有することを特徴とする。
【００１１】
前記乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段は揮発性メモリ手段、又はリフレッシュ動作の不要なメモリ手段（ＳＲＡＭまたはレジスタ）を有することを特徴とする。
【００１２】
該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出し、前記不揮発性メモリに乗算型デジタル／アナログ変換器ゲインを最適値に固定するデータを記憶しパイプライン型アナログ／デジタルコンバータの直線性を補正する。
【００１３】
直線性を補正するためのキャリブレーション動作状態に移行する手段を有し、電源投入後に少なくとも１回は前記キャリブレーション動作状態に移行し、当該期間中に該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出し、前記揮発性メモリに乗算型デジタル／アナログ変換器ゲインを最適値に固定するデータを記憶し、その後キャリブレーション動作状態を終了し通常動作状態に移行しパイプライン型アナログ／デジタルコンバータの直線性を補正する。
【００１４】
フラッシュアナログ／デジタルコンバータと乗算型デジタル／アナログ変換器からなる回路ブロックを１つのステージとして構成された巡回型アナログ／デジタルコンバータであって、該ステージに起因する直線性誤差を測定する手段と、該ステージの乗算型デジタル／アナログ変換器のゲインを可変する手段と、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段を有することを特徴とする。
【００１５】
前記直線性誤差を測定する手段は、該ステージへのアナログ入力信号を該ステージのフラッシュアナログ／デジタルコンバータのコンパレートレベルに固定する手段と、該ステージのフラッシュアナログ／デジタルコンバータの出力コードを任意のコードに固定する手段と、巡回型アナログ／デジタルコンバータの出力コードを分析する手段を有することを特徴とする。
【００１６】
前記乗算型デジタル／アナログ変換器はスイッチトキャパシタ回路であり、前記乗算型デジタル／アナログ変換器ゲインを可変する手段はスイッチトキャパシタ回路を構成する容量値を可変する手段であることを特徴とする。
【００１７】
前記乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段は不揮発性メモリ手段を有することを特徴とする。
【００１８】
前記乗算型デジタル／アナログ変換器ゲインを最適値に固定する手段は揮発性メモリ手段、又はリフレッシュ動作の不要なメモリ手段（ＳＲＡＭ（スタティックランダムアクセスメモリ）またはレジスタ）を有することを特徴とする。
【００１９】
巡回型アナログ／デジタルコンバータの直線性補正方法において、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出し、前記不揮発性メモリに乗算型デジタル／アナログ変換器ゲインを最適値に固定するデータを記憶し巡回型アナログ／デジタルコンバータの直線性を補正する。
【００２０】
巡回型アナログ／デジタルコンバータの直線性補正方法において、直線性を補正するためのキャリブレーション動作状態に移行する手段を有し、電源投入後に少なくとも１回は前記キャリブレーション動作状態に移行し、当該期間中に該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの最適値を抽出し、前記揮発性メモリに乗算型デジタル／アナログ変換器ゲインを最適値に固定するデータを記憶し、その後キャリブレーション動作状態を終了し通常動作状態に移行し巡回型アナログ／デジタルコンバータの直線性を補正する。
【発明の効果】
【００２１】
本発明によれば、乗算型デジタル／アナログ変換器ゲインのずれによる直線性誤差を、その誤差量を測定し当該ステージの乗算型デジタル／アナログ変換器ゲインを調整することで補正可能となる。その結果、直線性誤差の少ない良好な変換特性のパイプライン型アナログ／デジタルコンバータまたは巡回型アナログ／デジタルコンバータを最小限の回路構成で実現可能である。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。
【００２３】
図１は本発明に係るパイプライン型アナログ／デジタルコンバータの実施例を示した回路ブロック図である。図において、第１ステージの乗算型デジタル／アナログ変換器はゲイン調整機能を有し、かつ入力信号を１．５ビットフラッシュアナログ／デジタルコンバータのリファレンスレベルに切り替えるスイッチを有している。また乗算型デジタル／アナログ変換器１０３のゲインはゲインコントロールデータＧ［３：０］（本例では４ビット構成）によって調整可能となっている。本実施例においてはＣＡＬ＝’０’で通常動作状態であり、このときｓｗ１は導通状態となり外部からアナログ信号の入力が可能である。また、ｓｗ２、ｓｗ３及びｓｗ５は非導通状態、ｓｗ４は導通状態となる。フラッシュアナログ／デジタルコンバータ１０４の２ビット出力コードがエラーコレクションロジック回路１０１に入力され、パイプライン型アナログ／デジタルコンバータとして動作する。
ＣＡＬ＝’１’とすることによりキャリブレーションモードとなり、キャリブレーション中はｓｗ１は非導通状態で外部からアナログ信号は入力できない状態となる。またｓｗ４が非導通状態、ｓｗ５が導通状態となりエラーコレクションロジック回路１０１へのコードＤ１［１：０］はゲインキャリブレーションロジック回路１０２から供給される状態となる。
図３乃至図で６説明した直線性誤差の出るポイントはアナログ／デジタルコンバータのアナログ入力電圧が第１ステージのコンパレータ切り替わり電圧であるポイントにあたる。換言すれば、アナログ入力電圧がリファレンスレベルＲＥＦ１またはＲＥＦ２に概略等しいポイントである。ここでは、ＲＥＦ１またはＲＥＦ２の電圧をアナログ入力とし直線性誤差測定を行う。以下そのシーケンスについて説明する。
【００２４】
１）  Ｇ［３：０］＝”００００”（初期値）
２）  ｓｗ２  ｏｎ，  ｓｗ３  ｏｆｆ
３）  Ｄ１［１：０］＝”００”
４）  出力コード（ＤＯＵＴ）測定  ⇒  ＤＯＵＴ１１
５）  Ｄ１［１：０］＝”０１”
６）  出力コード（ＤＯＵＴ）測定  ⇒  ＤＯＵＴ１２
７）  直線性誤差量算出  ｜ＤＯＵＴ１１−ＤＯＵＴ１２｜  ⇒  Ｄｅｒｒ１
８）  ｓｗ２  ｏｆｆ，  ｓｗ３  ｏｎ
９）  Ｄ１［１：０］＝”０１”
１０）  出力コード（ＤＯＵＴ）測定  ⇒  ＤＯＵＴ２１
１１）  Ｄ１［１：０］＝”１０”
１２）  出力コード（ＤＯＵＴ）測定  ⇒  ＤＯＵＴ２２
１３）  直線性誤差量算出  ｜ＤＯＵＴ２１−ＤＯＵＴ２２｜  ⇒  Ｄｅｒｒ２
１４）  Ｇ［３：０］  ＋＋
１５）  ＧＯＴＯ  ２）
本シーケンスによりゲインコントロールコードＧ［３：０］をインクリメントしながら各ゲインコード値での直線性誤差量Ｄｅｒｒ１，  Ｄｅｒｒ２を計測し、誤差量が最小となるゲインコード値を決定する。Ｇ［３：０］をここで決定した最適値に固定しＣＡＬ＝’０’とすることによりゲインキャリブレーションを終了し、通常動作状態に戻る。
【００２５】
上記した実施例では第１ステージの構成が１．５ビットの場合について示した。他の構成例としてステージのビット数を多くした構成も一般的によく用いられる。例えば第１ステージが３ビット構成であればゲイン値はｘ８になるが、この場合も本発明は適用可能である。３ビット構成の場合、測定ポイントが多くなりキャリブレーション動作がやや複雑になるものの同様の方法で直線性誤差の測定およびゲイン値の調整が可能である。
【００２６】
また本実施例では第１ステージについてのみ調整する構成として説明した。しかしながら、第２ステージ以降にも同様の補正用回路を付加することにより、同様のシーケンスで補正可能であることは容易に理解されるであろう。
【００２７】
図９は本発明にかかる巡回型アナログ／デジタルコンバータを示した回路ブロック図である。図においても乗算型デジタル／アナログ変換器回路の構成自体はパイプライン型アナログ／デジタルコンバータと同様である。図に示した回路ブロックにより、ゲインキャリブレーションを実施しアナログ／デジタル変換の直線性を補正することが可能である。
【００２８】
図８は乗算型デジタル／アナログ変換器ゲイン制御部にメモリ手段を有する構成例を示したブロック図である。上記した構成例で最適なゲイン値を測定した後、該最適値を記憶する手段を含めた構成が望ましい。一般にメモリ手段には揮発性のものと不揮発性のものがある。本発明においてはいずれを用いることも可能であるが以下それぞれの応用例を説明する。不揮発性メモリ手段を利用する例としては、回路のキャリブレーションを一度（望ましくは出荷テスト時に）実施し１回書き込みＲＯＭに記録する実施形態が望ましい。本形態では以後の使用時に新たにキャリブレーション動作を繰り返す必要ない。一方揮発性メモリ手段を利用する例としては、電源投入後少なくとも１回キャリブレーションを実施する実施形態となる。この場合、電源投入ごとに必ず１回以上のキャリブレーション動作が必要になるというわずらわしさは発生するが、実際の使用条件（温度、電源電圧など）でのキャリブレーションが可能であり、種々の変動要因も含めた調整が可能になる。さらに望ましくはリフレッシュ動作の不要なレジスタやＳＲＡＭなどのメモリ手段を用いるとよい。
【００２９】
図７はスイッチトキャパシタ回路で構成したゲイン可変な乗算型デジタル／アナログ変換器回路の例を示している。Ｃ１またはＣ２の容量値を可変することによりゲインの調整が可能となっている。図の下に示したキャパシタアレイは可変容量Ｃ１を実現する回路構成例である。理論的に必要な容量値Ｃ１より小さな容量値の’Ｃ１’を固定容量とし、調整用に微小な容量値のＣｓ０〜Ｃｓ３をスイッチを介して付加でき、そのスイッチ制御信号がＧ０〜Ｇ３である。より望ましくは、Ｃｓ０〜Ｃｓ３の容量値をバイナリウエイトの値で構成することにより、Ｇ０〜Ｇ３の４ビットで１６通りゲインを調整することが可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明のパイプライン型アナログ／デジタルコンバータの実施例を示した回路ブロック図
【図２】理想的な乗算型デジタル／アナログ変換器回路の入出力特性
【図３】回路ゲインが理想より小さい場合の乗算型デジタル／アナログ変換器回路の入出力特性
【図４】第１ステージの乗算型デジタル／アナログ変換器回路ゲインが理想より小さいことにより直線性誤差が発生したパイプライン型アナログ／デジタルコンバータの変換特性
【図５】回路ゲインが理想より大きい場合の乗算型デジタル／アナログ変換器回路の入出力特性
【図６】第１ステージの乗算型デジタル／アナログ変換器回路ゲインが理想より大きいことにより直線性誤差が発生したパイプライン型アナログ／デジタルコンバータの変換特性
【図７】本発明に好適なゲイン可変機能を有するスイッチトキャパシタ回路で構成した乗算型デジタル／アナログ変換器回路図
【図８】本発明に好適なゲイン可変乗算型デジタル／アナログ変換器を制御する記憶手段を有する回路ブロック図
【図９】本発明の巡回型アナログ／デジタルコンバータを示した回路ブロック図
【符号の説明】
【００３１】
１０１  エラーコレクションロジック回路
１０２  ゲインキャリブレーションロジック回路
１０３  乗算型デジタル／アナログ変換器
１０４  アナログ／デジタル変換器
２０１  乗算型デジタル／アナログ変換器
２０２  アナログ／デジタル変換器
２０３  サンプル／ホルド回路
２０４  ゲインキャリブレーションロジック回路
２０５  エラー訂正ロジック回路
３０１  制御ロジック回路
３０２  メモリ
３０３  乗算型デジタル／アナログ変換器
【図１】
2008147753.tif 000003
【図２】
2008147753.tif 000004
【図３】
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【図４】
2008147753.tif 000006
【図５】
2008147753.tif 000007
【図６】
2008147753.tif 000008
【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成19年2月1日(2007.2.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラッシュアナログ／デジタルコンバータと乗算型デジタル／アナログ変換器からなる回路ブロックを１つのステージとして、前記ステージを複数段接続し構成されたパイプライン型アナログ／デジタルコンバータであって、前記複数のステージのうち少なくとも１つのステージに、該ステージに起因する直線性誤差を測定する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを可変する手段と、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの値を抽出する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段を有することを特徴としたパイプライン型アナログ／デジタルコンバータ。
【請求項２】
前記直線性誤差を測定する手段は、該ステージへのアナログ入力信号を該ステージのフラッシュアナログ／デジタルコンバータのコンパレートレベルに固定する手段と、該ステージのフラッシュアナログ／デジタルコンバータの出力コードを任意のコードに固定する手段と、パイプライン型アナログ／デジタルコンバータの出力コードを分析する手段を有することを特徴とした請求項１に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項３】
前記乗算型デジタル／アナログ変換器はスイッチトキャパシタ回路であり、前記乗算型デジタル／アナログ変換器ゲインを可変する手段はスイッチトキャパシタ回路を構成する容量値を可変する手段であることを特徴とした請求項１に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項４】
前記乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段は不揮発性メモリ手段を有することを特徴とした請求項１乃至３の何れか１項に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項５】
前記乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段は揮発性メモリ手段、又はリフレッシュ動作の不要なメモリ手段（ＳＲＡＭ（スタティックランダムアクセスメモリ）またはレジスタ）を有することを特徴とした請求項１乃至３の何れか１項に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項６】
請求項４に記載のパイプライン型アナログ／デジタルコンバータの直線性補正方法において、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの前記値を抽出し、前記不揮発性メモリに乗算型デジタル／アナログ変換器ゲインを前記値に固定するデータを記憶することを特徴としたパイプライン型アナログ／デジタルコンバータの直線性補正方法。
【請求項７】
請求項５に記載のパイプライン型アナログ／デジタルコンバータの直線性補正方法において、直線性を補正するためのキャリブレーション動作状態に移行する手段を有し、電源投入後に少なくとも１回は前記キャリブレーション動作状態に移行し、当該期間中に該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの前記値を抽出し、前記揮発性メモリに乗算型デジタル／アナログ変換器のゲインを前記値に固定するデータを記憶し、その後キャリブレーション動作状態を終了し通常動作状態に移行することを特徴としたパイプライン型アナログ／デジタルコンバータの直線性補正方法。
【請求項８】
フラッシュアナログ／デジタルコンバータと乗算型デジタル／アナログ変換器からなる回路ブロックを１つのステージとして構成された巡回型アナログ／デジタルコンバータであって、該ステージに起因する直線性誤差を測定する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを可変する手段と、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの値を抽出する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段を有することを特徴とした巡回型アナログ／デジタルコンバータ。
【請求項９】
前記直線性誤差を測定する手段は、該ステージへのアナログ入力信号を該ステージのフラッシュアナログ／デジタルコンバータのコンパレートレベルに固定する手段と、該ステージのフラッシュアナログ／デジタルコンバータの出力コードを任意のコードに固定する手段と、巡回型アナログ／デジタルコンバータの出力コードを分析する手段を有することを特徴とした請求項８に記載の巡回型アナログ／デジタルコンバータ。
【請求項１０】
前記乗算型デジタル／アナログ変換器はスイッチトキャパシタ回路であり、前記乗算型デジタル／アナログ変換器ゲインを可変する手段はスイッチトキャパシタ回路を構成する容量値を可変する手段であることを特徴とした請求項８に記載の巡回型アナログ／デジタルコンバータ。
【請求項１１】
前記乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段は不揮発性メモリ手段を有することを特徴とした請求項８乃至１０の何れか１項に記載の巡回型アナログ／デジタルコンバータ。
【請求項１２】
前記乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段は揮発性メモリ手段、又はリフレッシュ動作の不要なメモリ手段（ＳＲＡＭまたはレジスタ）を有することを特徴とした請求項８乃至１０の何れか１項に記載の巡回型アナログ／デジタルコンバータ。
【請求項１３】
請求項１１に記載の巡回型アナログ／デジタルコンバータの直線性補正方法において、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの前記値を抽出し、前記不揮発性メモリに乗算型デジタル／アナログ変換器ゲインを前記値に固定するデータを記憶することを特徴とした巡回型アナログ／デジタルコンバータの直線性補正方法。
【請求項１４】
請求項１２に記載の巡回型アナログ／デジタルコンバータの直線性補正方法において、直線性を補正するためのキャリブレーション動作状態に移行する手段を用い、電源投入後に少なくとも１回は前記キャリブレーション動作状態に移行し、当該期間中に該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの前記値を抽出し、前記揮発性メモリに乗算型デジタル／アナログ変換器ゲインを前記値に固定するデータを記憶し、その後キャリブレーション動作状態を終了し通常動作状態に移行することを特徴とした巡回型アナログ／デジタルコンバータの直線性補正方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
フラッシュアナログ／デジタルコンバータと乗算型デジタル／アナログ変換器からなる回路ブロックを１つのステージとして、前記ステージを複数段接続し構成されたパイプライン型アナログ／デジタルコンバータであって、前記複数のステージのうち少なくとも１つのステージに、該ステージに起因する直線性誤差を測定する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを可変する手段と、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの値を抽出する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段を有することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
前記乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段は不揮発性メモリ手段を有することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
前記乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段は揮発性メモリ手段、又はリフレッシュ動作の不要なメモリ手段（ＳＲＡＭまたはレジスタ）を有することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの前記値を抽出し、前記不揮発性メモリに乗算型デジタル／アナログ変換器ゲインを前記値に固定するデータを記憶しパイプライン型アナログ／デジタルコンバータの直線性を補正する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
直線性を補正するためのキャリブレーション動作状態に移行する手段を有し、電源投入後に少なくとも１回は前記キャリブレーション動作状態に移行し、当該期間中に該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの前記値を抽出し、前記揮発性メモリに乗算型デジタル／アナログ変換器ゲインを前記値に固定するデータを記憶し、その後キャリブレーション動作状態を終了し通常動作状態に移行しパイプライン型アナログ／デジタルコンバータの直線性を補正する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
フラッシュアナログ／デジタルコンバータと乗算型デジタル／アナログ変換器からなる回路ブロックを１つのステージとして構成された巡回型アナログ／デジタルコンバータであって、該ステージに起因する直線性誤差を測定する手段と、該ステージの乗算型デジタル／アナログ変換器のゲインを可変する手段と、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの値を抽出する手段と、該ステージの乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段を有することを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
前記乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段は不揮発性メモリ手段を有することを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
前記乗算型デジタル／アナログ変換器ゲインを前記値に固定する手段は揮発性メモリ手段、又はリフレッシュ動作の不要なメモリ手段（ＳＲＡＭ（スタティックランダムアクセスメモリ）またはレジスタ）を有することを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
巡回型アナログ／デジタルコンバータの直線性補正方法において、該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの前記値を抽出し、前記不揮発性メモリに乗算型デジタル／アナログ変換器ゲインを前記値に固定するデータを記憶し巡回型アナログ／デジタルコンバータの直線性を補正する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
巡回型アナログ／デジタルコンバータの直線性補正方法において、直線性を補正するためのキャリブレーション動作状態に移行する手段を有し、電源投入後に少なくとも１回は前記キャリブレーション動作状態に移行し、当該期間中に該ステージに起因する直線性誤差を測定することにより該ステージの乗算型デジタル／アナログ変換器ゲインの前記値を抽出し、前記揮発性メモリに乗算型デジタル／アナログ変換器ゲインを前記値に固定するデータを記憶し、その後キャリブレーション動作状態を終了し通常動作状態に移行し巡回型アナログ／デジタルコンバータの直線性を補正する。