(57)【要約】      （修正有）【課題】薄膜トランジスタ液晶ディスプレイ画像構造及びその製造方法を提供する。３回のレジストマスキングで薄膜トランジスタを形成し、アレイ形成工程のコスト及び設備の使用時間を削減し、生産率を向上する。【解決手段】基板上に形成されたゲートライン及びゲート電極と、ゲートライン及びゲート電極上に形成された第１のゲート絶縁層、活性層及びドップト層と、ドップト層に形成されたデータライン、第１のソース・ドレイン電極及び第２のソース・ドレイン電極とを含む。第１のソース・ドレイン電極と第２のソース・ドレイン電極は離間し、データラインは第１のソース・ドレイン電極に接続する。ゲートラインに、その上のドップト層及び活性層を分断する分断溝が形成され、第２の絶縁層はその分断溝とゲートライン及びゲート電極以外のガラス基板を覆うように配置され、画素電極は第２のソース・ドレイン電極と一体となるように第２の絶縁層上に形成する。【選択図】図３Ｄ
2008122968.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成されたゲートライン及びゲート電極と、
前記ゲートライン及びゲート電極上に順次形成された第１の絶縁層、活性層及びドップト層と、
前記ドップト層上に形成されたデータライン、前記データラインと電気的に接続する第１のソース・ドレイン電極、前記第１のソース・ドレイン電極と相互に離間する第２のソース・ドレイン電極と、を含み、
前記ゲートライン上にその上のドップト層及び活性層を分断する分断溝が形成され、第２の絶縁層が前記分断溝と、ゲートライン及びゲート電極が形成されていない基板とを覆うように形成され、画素電極が前記第２のソース・ドレイン電極と一体となるように前記第２の絶縁層に形成されると共に、第２のソース・ドレイン電極の形成された位置にゲート電極上のドップト層と重なることを特徴とする薄膜トランジスタ液晶ディスプレイ画素構造。
【請求項２】
前記画素電極が形成されていない基板上に覆われるパッシベーション層をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ液晶ディスプレイ画素構造。
【請求項３】
前記第２の絶縁層の表面は前記ドップト層の表面と揃えられることを特徴とする請求項１に記載の薄膜トランジスタ液晶ディスプレイ画素構造。
【請求項４】
前記第１のソース・ドレイン電極及びデータラインの下方に前記画素電極を形成する画素電極層が保留されることを特徴とする請求項１に記載の薄膜トランジスタ液晶ディスプレイ画素構造。
【請求項５】
前記ゲートライン及びゲート電極は、ＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの単層膜、或いはＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの任意組合せからなる積層膜であることを特徴とする請求項１に記載の薄膜トランジスタ液晶ディスプレイ画素構造。
【請求項６】
前記第１のゲート絶縁層及び第２の絶縁層は、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの単層膜、或いはＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの任意組合せからなる積層膜であることを特徴とする請求項１に記載の薄膜トランジスタ液晶ディスプレイ画素構造。
【請求項７】
前記第１のソース・ドレイン電極、前記データライン及び第２のソース・ドレイン電極は、Ｍｏ、ＭｏＷ又はＣｒの単層膜、或いはＭｏ、ＭｏＷ又はＣｒの任意組合せからなる積層膜であることを特徴とする請求項１に記載の薄膜トランジスタ液晶ディスプレイ画素構造。
【請求項８】
基板上にゲート金属層、第１のゲート絶縁層、活性層及びドップト層を順次堆積し、第１のグレートンマスクでレジスト層を露光、現像した後、レジストなし領域、レジスト部分的保留領域及びレジスト完全保留領域を含む第１のレジストパターンを形成し、前記レジストなし領域をエッチングすることによりゲート金属層からなるゲートライン及びゲート電極パターンを形成し、エッチングを完了した後、前記第１のレジストパターンに対してアッシング処理を行い、前記レジスト部分的保留領域のレジストを全て除去し、前記レジスト完全保留領域のレジストを所定の厚さまで除去することにより、ゲートライン上のドップト層の一部を露出し、続いて、露出されたドップト層及び活性層をエッチングし、ゲートライン上の分断溝を形成し、続いて第２の絶縁層を堆積し、レジストの剥離処理により、分断溝を除くゲートライン及びゲート電極上方の第２の絶縁層を剥離することを含む、第１のグレートンマスクを採用する第１の工程と、
前記第１の工程を完了した基板上に第１の金属層を堆積し、第２のグレートンマスクで、レジスト層を露光、現像した後レジストなし領域、レジスト部分的保留領域、レジスト完全保留領域を含む第２のレジストパターンを形成し、フォトリソグラフィ処理で前記レジストなし領域をエッチングして薄膜トランジスタチャネルを形成すると共に、第１の金属層からなるデータラインと一体となる第１のソース・ドレイン電極パターンを形成することを含む、第２のグレートンマスクを採用する第２の工程と、
を含むことを特徴とする薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項９】
前記第１の工程における前記レジストなし領域は、ゲートライン及びゲート電極以外の領域を形成する領域であり、前記第１の工程における前記レジスト部分的保留領域は、ゲートライン上の分断溝を形成する領域であることを特徴とする請求項８に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項１０】
前記第１の工程において、レジストなし領域に対するエッチングは、ドップト層エッチング、活性層エッチング、第１のゲート絶縁層エッチング及びゲート金属層エッチングを含むことを特徴とする請求項８に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項１１】
前記第２の工程は、エッチングした後さらに、
レジストに対してアッシング処理を行い、レジスト部分的保留領域のレジストを全て除去し、レジスト完全保留領域のレジストを所定の厚さまで除去して一体となるゲートライン及び第１のソース・ドレイン電極を露出させることと、
パッシベーション層を堆積し、レジスト剥離処理により、画素電極及び第２のソース・ドレイン電極領域のレジストとパッシベーション層を剥離して第１の金属層を露出させることと、
露出された第１の金属層をエッチングし、画素電極領域の第２の絶縁層と第２のソース・ドレイン電極領域のドップト層を露出させることを、
含むことを特徴とする請求項８に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項１２】
前記第２の工程後、基板に画素電極薄膜を堆積し、第３のマスクで露光してエッチングすることにより、一体となる画素電極及び第２のソース・ドレイン電極を形成することをさらに含むことを特徴とする請求項１１に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項１３】
前記第２の工程におけるレジスト完全保留領域は、一体となる画素電極及び第２のソース・ドレイン電極を形成する領域を含み、前記第２の工程におけるレジスト部分的保留領域は一体となるデータライン及び第１のソース・ドレイン電極を形成する領域を含み、その他の部分はレジストなし領域であることを特徴とする請求項１１に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項１４】
前記第２の工程において、薄膜トランジスタチャネル部分を形成するためのレジストなし領域に対するエッチングは、第１の金属層エッチングとドップト層のエッチングを含むことを特徴とする請求項８または１３に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項１５】
前記第２の工程は、
前記第１の金属層を堆積する前に画素電極層を堆積し、チャネルを形成すると共にこの画素電極層からなる一体となる画素電極及び第２のソース・ドレイン電極パターンを形成することと、
エッチングを完了した後、レジストに対してアッシング処理を行い、レジスト部分的保留領域のレジストを全て除去し、レジスト完全保留領域のレジストを所定の厚さまで除去することにより、一体となる画素電極及び第２のソース・ドレイン電極上方の第１の金属層を露出させ、且つその後でエッチングすることにより、一体となる画素電極及び第２のソース・ドレイン電極を露出させることと、
レジスト剥離処理でデータライン及び第１のソース・ドレイン電極上方のレジストを剥離することと、
をさらに含むことを特徴とする請求項８に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項１６】
前記第２の工程後、基板上にパッシベーション薄膜を堆積し、第３のマスクで露光してエッチングすることにより、画素電極パターンの一部を露出させることをさらに含むことを特徴とする請求項１５に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項１７】
前記第２の工程におけるレジスト完全保留領域は、一体となるデータライン及び第１のソース・ドレイン電極とを含み、前記第２の工程におけるレジスト部分的保留領域は、一体となる画素電極及び第２のソース・ドレイン電極領域を形成する領域を含み、その他の部分はレジストなし領域であることを特徴とする請求項１５に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【請求項１８】
前記第２の工程において、薄膜トランジスタチャネル部分を形成するためレジストなし領域に対するエッチングは、第１の金属層エッチング、画素電極層エッチングとドップト層エッチングを含むことを特徴とする請求項１５または１７に記載の薄膜トランジスタ液晶ディスプレイ画素構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ液晶ディスプレイ画素構造及びその製造方法に関し、特に、３回のフォトリソグラフィ工程により製造できる薄膜トランジスタ液晶ディスプレイ画素構造及びその製造方法に関する。
【背景技術】
【０００２】
従来、通常の薄膜トランジスタ液晶ディスプレイデバイス（ＴＦＴ  ＬＣＤ）を製造する方法は、アレイ基板を製造するアレイ形成工程を５回のフォトリソグラフィにより行い、一部分は、４回フォトリソグラフィ処理を採用している。そこで、４回リソグラフィは、主にグレートンマスキング技術により、薄膜トランジスタのチャネル部分におけるソース・ドレイン金属層と活性層部分をエッチングする。
【０００３】
このような通常の４回フォトリソグラフィ処理は下記の工程を含む。
【０００４】
まず、通常のゲートプロセスによりゲート層を形成し、さらにゲート絶縁層を堆積する。
【０００５】
続いて、半導体活性層、ドップト層及びソース・ドレイン金属層を堆積する。薄膜トランジスタのアイランドをエッチングして形成するために、グレートンマスクでグレートンレジストパターンを形成し、レジストパターンの一部を除去するアッシング処理を行い、チャネル部分を露出させてから、残留したレジストパターンを利用してチャネル部分の金属層、ドップト層、活性層を続いてエッチングする。この工程において、金属層、ドップト層と活性層をエッチングする必要があるため、フォトリソグラフィ処理において、チャネル部分のグレートンマスクは厳しくコントロールされ、エッチング選択比及び均一性について厳しく要求され、プロセスの許容範囲に対する要求は非常に厳しい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、従来技術の上記問題点に鑑みて、プロセスの許容範囲に対する要求を緩め、薄膜トランジスタの設計を簡略化できる薄膜トランジスタ液晶ディスプレイ画素構造及びその製造方法を提供することを目的とする。
【０００７】
本発明の他の目的は、従来のフォトリソグラフィ処理で三枚のマスクで薄膜トランジスタを形成し、アレイ形成工程のコストを削減し、設備の利用時間を減縮でき、さらに、生産率を向上できる薄膜トランジスタ液晶ディスプレイ画素構造及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、基板に形成されたゲートライン及びゲート電極と、前記ゲートライン及びゲート電極上に順次形成された第１の絶縁層、活性層及びドップト層と、前記ドップト層上に形成されたデータライン、前記データラインと電気的に接続する第１のソース・ドレイン電極、前記第１のソース・ドレイン電極と相互に離間する第２のソース・ドレイン電極と、を含み、前記ゲートライン上にその上のドップト層及び活性層を分断する分断溝が形成され、第２の絶縁層が前記分断溝と、ゲートライン及びゲート電極以外のガラス基板とを覆うように形成され、画素電極が前記第２のソース・ドレイン電極と一体となるように前記第２の絶縁層に形成されると共に、第２のソース・ドレイン電極の形成された位置にゲート電極上のドップト層と重なる薄膜トランジスタ液晶ディスプレイ画素構造である。
【０００９】
一実施例において、ゲートライン及びゲート電極は、ＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの単層膜、或いはＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの任意組合せからなる積層膜である。
【００１０】
一実施例において、第１のゲート絶縁層又は第２の絶縁層は、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの単層膜、或いはＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの任意組合せからなる積層膜である。
【００１１】
一実施例において、前記第１のソース・ドレイン電極、前記データライン又は第２のソース・ドレイン電極は、Ｍｏ、ＭｏＷ又はＣｒの単層膜、或いはＭｏ、ＭｏＷ又はＣｒの任意組合せからなる積層膜である。
【００１２】
本発明のその他の態様は、基板上にゲート金属層、第１のゲート絶縁層、活性層及びドップト層を順次堆積し、第１のグレートンマスクで塗布されたレジストを露光、現像した後、レジストなし領域、レジスト部分的保留領域及びレジスト完全保留領域を含む第１のレジストパターンを形成し、前記レジストなし領域をエッチングすることによりゲート金属層からなるゲートライン及びゲート電極パターンを形成し、エッチングを完了した後、前記第１のレジストパターンに対してアッシング処理を行い、前記レジスト部分的保留領域のレジストを全て除去し、前記レジスト完全保留領域のレジストを所定の厚さまで除去することにより、ゲートライン上ドップト層の一部を露出し、続いて、露出されたドップト層及び活性層をエッチングし、ゲートライン上の分断溝を形成し、続いて第２の絶縁層を堆積し、レジストの剥離処理により分断溝を除くゲートライン及びゲート電極上方の第２の絶縁層を剥離する第１の工程と、
前記第１の工程を完了した基板上に第１の金属層を堆積し、第２のグレートンマスクで、塗布されたレジストを露光、現像した後レジストなし領域、レジスト部分的保留領域、レジスト完全保留領域を含む第２のレジストパターンを形成し、フォトリソグラフィ処理で前記レジストなし領域をエッチングして薄膜トランジスタチャネルを形成すると共に、第１の金属層からなるデータラインと一体となる第１のソース・ドレイン電極パターンを形成する第２の工程と、
を含む薄膜トランジスタ液晶ディスプレイ画素構造の製造方法である。
【００１３】
一実施例において、前記第２の工程は、エッチングした後さらに、レジストをアッシング処理し、レジスト部分的保留領域のレジストを全て除去し、レジスト完全保留領域のレジストを所定の厚さまで除去して、一体となるデータライン及び第１のソース・ドレイン電極を露出させることと、パッシベーション層を堆積し、レジスト剥離処理により、画素電極及び第２のソース・ドレイン電極領域のレジストとパッシベーション層を剥離して第１の金属層を露出させることと、露出された第１の金属層をエッチングし、画素電極領域の第２の絶縁層及び第２のソース・ドレイン電極領域のドップト層を露出させることをさらに含む。前記第２の工程後、基板に画素電極薄膜を堆積し、第３枚のマスクで露光してエッチングすることにより、一体となる画素電極及び第２のソース・ドレイン電極を形成することをさらに含む。
【００１４】
その他の実施例によって、前記第２の工程は、前記第１の金属層を堆積する前に画素電極層を堆積し、チャネルを形成すると共にこの画素電極層からなる一体となる画素電極及び第２のソース・ドレイン電極パターンを形成することと、エッチングを完了した後、レジストに対してアッシング処理を行い、レジスト部分的保留領域のレジストを全て除去し、レジスト完全保留領域のレジストを所定の厚さまで除去することにより、一体となる画素電極及び第２のソース・ドレイン電極上方の第１の金属層を露出させ、且つエッチングすることにより、一体となる画素電極及び第２のソース・ドレイン電極を露出させることと、レジスト剥離処理でデータライン及び第１のソース・ドレイン電極上方のレジストを剥離することと、をさらに含む。一実施例において、第２の工程後、基板上にパッシベーション薄膜を堆積し、第３のマスクで露光、エッチングすることにより、画素電極パターンの一部を露出させることをさらに含む。
【発明の効果】
【００１５】
本発明によれば、第１回のレジストマスキングと剥離処理を組合わせることによって、ゲートライン及びゲート電極、活性層、ドップト層、第２の絶縁層及びゲートライン上の分断溝を形成するため、アレイ形成工程のコスト及び設備の利用時間を減縮でき、生産率を向上できる。
【００１６】
また、本発明によれば、第２のグレートンマスクでチャネル、ソース・ドレイン電極を形成するための第１の金属層及び透明画素電極を形成するため、アレイ形成工程のコスト及び設備の利用時間を減縮でき、生産率を向上できる。
【００１７】
さらに、第１回のグレートンマスキングにおいて、第２の絶縁層を利用して平坦化を実現するため、後続する工程の許容範囲を拡大できる。さらに、本発明によれば、薄膜トランジスタのドレイン・ソース電極として透明金属電極を採用するため、接触抵抗による問題を回避できる。
【発明を実施するための最良の形態】
【００１８】
次に、添付した図面を参照しながら本発明をより具体的に説明する。図面において本発明の例示的な実施例が示される。しかし、本発明は種々の違う実施形態により実現でき、ここで例示された実施例に限定されない。これらの実施例は、本発明を完全且つ十分に公開するため、かつ当業者に本発明の趣旨を伝えるために提供される。添付図面において、明示するため、層や領域の厚さは誇張して示される。本明細書において、ある素子や層は、他の素子や層の上に位置する、又は他の素子や層に連結すると言及するとき、この素子や層は、他の素子や層の上に直接位置し、又は他の素子や層に直接連結してもよく、中間素子や層を介在しても良い。便宜上、可能な限り同様な構成要素について同様な参照符号を付ける。
【００１９】
本発明の実施例によれば、薄膜トランジスタ液晶ディスプレイ画素構造及びその製造方法が提供される。この製造方法によれば、グレートンマスキングと剥離処理を組合わせることによりゲートライン及びゲート電極、活性層、ドップト層及び分断溝が形成され、アレイ形成処理のコスト及び設備の利用時間を削減でき、生産率を向上できる。
【００２０】
本発明において、グレートンマスクはハーフトンマスクも含む。ここで、マスクにおいて光の完全透過領域以外に、光の部分的透過領域も形成される。この光の部分的透過領域は、例えばグレーティング（ｇｒａｔｉｎｇ）のようなスリット構造で光の乱射、回折などにより光の透過率を低減し、又は、この部分的透光領域が半透明層のみで形成されることにより、光の透過率を低減する。上記マスクで塗布されたレジスト（例えば正型レジスト）を露光する時、完全透光領域において、対応するレジスト層が完全に露光される。一方、部分的透光領域において、対応するレジスト層が部分的に露光される。このレジスト層を現像した後、完全に露光されたレジストは完全に除去され、部分的に露光されたレジストは部分的に保留されことにより減薄される。これにより、三次元のレジストパターンが形成される。
【００２１】
実施例１
本発明の第１の実施例による薄膜トランジスタ液晶ディスプレイ画素構造は、基板と、ゲートラインと、ゲート電極と、第１のゲート絶縁層と、活性層と、ドップト層と、第２の絶縁層と、第１と第２のソース・ドレイン電極と、画素電極及びパッシベーション層などを含む。ここで、ゲート電極及びゲートライン上に順次第１のゲート絶縁層、活性層とドップト層が配置される。ゲートライン上に分断溝が形成され、この分断溝から第１のゲート絶縁層が露出される。第２の絶縁層は分断溝と、ゲートライン及びゲート電極以外の基板上を覆う。画素電極と第２のソース・ドレイン電極は一体となり第２の絶縁層の上方に位置し、第２のソース・ドレイン電極が形成されるところでゲート電極上のドップト層と連結する。パッシベーション層は画素電極が形成されていない部分を覆うように形成される。
【００２２】
ゲートライン及びゲート電極は、ＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの単層膜、或いはＡｌＮｄ、Ａｌ、Ｃｕ、Ｍｏ、ＭｏＷ又はＣｒの任意組合せからなる積層膜である。
【００２３】
第１のゲート絶縁層又は第２の絶縁層は、ＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの単層膜、或いはＳｉＮｘ、ＳｉＯｘ又はＳｉＯｘＮｙの任意組合せからなる積層膜である。
【００２４】
第１のソース・ドレイン電極、データライン又は第２のソース・ドレイン電極は、Ｍｏ、ＭｏＷ又はＣｒの単層膜、或いはＭｏ、ＭｏＷ又はＣｒの任意組合せからなる積層膜である。
【００２５】
本発明の第１の実施例による画素構造の製造方法は、以下の工程を含む。
【００２６】
第１の工程において、基板上にゲート金属層、第１のゲート絶縁層、活性層及びドップト層を順次堆積し、第１のグレートンマスクで塗布されたレジストを露光、現像した後、レジストなし領域、レジスト部分的保留領域及びレジスト完全保留領域を含む第１のレジストパターンを形成する。そこで、レジストなし領域は、ゲートライン及びゲートアイランド以外の部分を形成する領域であり、レジスト部分的保留領域は、ゲートライン上の分断溝を形成する領域である。前記レジストなし領域をエッチングすることによりゲートライン及びゲートアイランドパターンを形成する。このエッチング処理は、ドップト層、活性層、第１のゲート絶縁層及びゲート金属層に対するエッチングを含む。エッチング処理を完了した後、レジストパターンに対してアッシング処理を行い、レジスト部分的保留領域のレジストを全て除去し、レジスト完全保留領域のレジストを所定の厚さまで除去することにより、ゲートライン上のドップト層の一部を露出する。続いて、露出されたドップト層及び活性層をエッチングし、ゲートライン上の分断溝を形成する。第２の絶縁層を堆積し、レジストの剥離処理により分断溝を除くゲートライン及びゲートアイランド上方の第２の絶縁層を剥離する。
【００２７】
続いて行う第２の工程において、前記第１の工程を完了した基板上に第１の金属層を堆積し、第２のグレートンマスクで、塗布されたレジストを露光、現像した後レジストなし領域、レジスト部分的保留領域及びレジスト完全保留領域を含む第２のレジストパターンを形成する。ここで、レジスト完全保留領域は、画素電極と第２のソース・ドレイン電極を一体に形成する領域を含み、レジスト部分的保留領域は、データラインと第１のソース・ドレイン電極を一体的に形成する領域を含む。その他の部分はレジストなし領域である。レジストなし領域をエッチングすることにより薄膜トランジスタチャネルを形成すると共に、一体となるデータライン及び第１のソース・ドレイン電極パターンと、画素電極と第２のソース・ドレイン電極領域に位置する第１の金属層を形成する。このエッチング処理は、第１の金属層及びドップト層に対するエッチングを含む。エッチング処理を完了した後、レジストパターンに対してアッシング処理し、レジスト部分的保留領域のレジストを全て除去し、レジスト完全保留領域のレジストを所定の厚さまで除去することにより、一体となるデータラインと第１のソース・ドレイン電極パターンを露出させる。この際に、画素電極及び第２のソース・ドレイン電極領域上方にレジストは部分的に残留される。次に、一層のパッシベーション層を堆積し、レジストの剥離処理により画素電極及び第２のソース・ドレイン電極上方のパッシベーション層及びレジストを剥離し、続いて画素電極及び第２のソース・ドレイン電極領域の第１の金属層に対してエッチングする。
【００２８】
第３の工程において、第２の工程が完了した基板に画素電極薄膜を堆積し、第３のマスクでマスキングし、露光してエッチングすることにより、一体となる画素電極及び第２のソース・ドレイン電極を形成する。
【００２９】
次に、添付された図面を参照しながら本発明の第１の実施例にかかる画素構造の製造方法及びそれにより得られた画素構造を説明する。
【００３０】
図１ａないし図３ｄは本発明の第１の実施例にかかる画素構造の製造方法を示す。
【００３１】
図１ａは本発明の第１の実施例により第１のグレートンマスクで露光、現像した後得られたレジストの平面図である。図１ｂ及び１ｃはそれぞれ図１ａのＡ−Ａ’線及びＢ−Ｂ’線断面図である。
【００３２】
まず、例えば清潔なガラス基板２０にゲート金属層２１（例えばＭｏ、Ａｌ／Ｎｄ、Ｃｕなど）を堆積し、このゲート金属層上にさらに第１のゲート絶縁層２２（例えばＳｉＮｘ）を堆積し、この第１のゲート絶縁層上に半導体活性層２３（例えば非晶質シリコン（ａ−Ｓｉ）又は多晶質シリコン（ｐｏｌｙ−Ｓｉ）など）を堆積し、続いて半導体ドップト層（例えばＢ、Ｐなどの不純物を注入してｐドップト又はｎドップト半導体層を形成する）を堆積する。第１のグレートンマスクで例えばスピーンコーティングされたレジスト層に対して露光した後、図１ａ〜１ｃに示すように、ゲートライン及びゲートアイランド（ゲート電極を形成する）の形を有するレジストパターンが得られる。図１ａにおいて、レジストパターンの全体的に水平方向に延びる帯状部分はゲートライン領域に対応し、帯状部分から突出する島状の部分はゲート電極領域に対応する。図１ａから分かるように、形成すべきゲートライン２（図１ｆ参照）及びゲート電極１（図１ｄ参照）以外のその他の領域に、レジストが存在しないレジストなし領域を形成する。ゲートラインに分断溝（図１ｇ参照）を形成する領域にレジスト部分的保留領域となる第１のレジスト２５を形成し、ゲートラインの分断溝を除くその他の領域及びゲート電極上にレジスト完全保留領域となる第１のレジスト２５’を形成する。
【００３３】
次に、エッチングを行い、レジストなし領域のレジストにより保護されないドップト層２４、活性層２３、第１のゲート絶縁層２２及びゲート金属層２１を順次エッチングして除去し、ガラス基板２０を露出させる。そこで、ゲート金属層に対するエッチングによりゲート電極１（図１ｄ）及びゲートライン２（図１ｆ）が形成される。図１ｄにはこれにより得られた構造の図１ａのＡ−Ａ’線断面図が示される。続いて、レジストのアッシング処理を行い、レジスト部分的保留領域の第１のレジスト２５を全て除去することにより、ゲートライン２上の部分的ドップト層２４を露出させると共に、レジスト完全保留領域の第１のレジスト２５’を所定の厚さまで除去する。図１ｅ及び図１ｆは、本発明の第１の実施例において、第１のグレートンマスクを採用する工程において、レジストに対してアッシング処理した後の図１ａのＡ−Ａ’線及びＢ−Ｂ’線断面図をそれぞれ示す。図１ｆにより、ゲートライン２のドップト層２４の一部が露出されることが分かる。続いて、露出されたこのドップト層２４及びその下の活性層２３に対してエッチングし、図１ｇに示すように、第１のゲート絶縁層２２を露出させ、ゲートライン上の分断溝３が得られる。図１ｇは本発明の第１の実施例において、第１のグレートンマスクを採用する工程において、活性層に対してエッチングした後の図１ａのＢ−Ｂ’線断面図を示す。
【００３４】
図１ｈは本発明の第１の実施例において第２の絶縁層を堆積した後の図１ａのＡ−Ａ’線断面図を示す。図１ｉ及び図１ｊは、本発明の第１の実施例において剥離処理を行った後の図１ａのＡ−Ａ’線及びＢ−Ｂ’線断面図である。
【００３５】
図１ｈに示すように、毛布で覆うように第２の絶縁層２６を堆積しゲート電極を保護する。レジストの剥離処理を採用し、ゲートライン及びゲートアイランド上方においてレジスト上を覆う第２の絶縁層２６を剥離する。その結果、図１ｉに示すように、ゲート電極上のドップト層を露出させると共に、図１ｊに示すように、分断溝は第２の絶縁層２６により覆われる。図面から分かるように、第２の絶縁層２６により基板の表面を基本的に平坦化させる。そして、本発明の第１のマスクを採用する全てのプロセスを完成し、図１ｋに示された完備した画素構造が得られる。図１ｋにおいて、帯状のゲートラインが水平方法に延び、ゲート電極はゲートラインから突出する。さらに、第２の絶縁層はゲートライン上の分断溝と、ゲートライン及びゲート電極以外のガラス基板上を覆う。
【００３６】
図２ａは本発明の第１の実施例において第２のグレートンマスクで露光、現像した後に得られた状態の平面図であり、図２ｂは図２ａのＣ−Ｃ’線断面図である。
【００３７】
次に、得られた構造に第１の金属層２７（例えばＭｏ、Ａｌ、Ｃｕ等）及び第２のレジストを順次堆積し、図２ａ及び図２ｂに示すように、第２のグレートンマスクで露光し、一体となるデータライン及びソース電極と、一体となる画素電極及びドレイン電極との形を有するレジストパターンを形成する（影で示された部分）。図２ｂから分かるように、例えば、スピーンコーティングされたレジストに対して露光、現像して三次元的なレジストが得られる。ここで、ゲート電極及びデータライン領域にレジスト部分的保留領域となる第２のレジスト（グレートン）２８が形成され、ドレイン電極及び画素電極領域にレジスト完全保留領域となる第２のレジスト（フールトン）２８’が形成され、その他の部分はレジストが存在しないレジストなし領域である。
【００３８】
図２ｃ〜図２ｇは、それぞれ本発明の第１の実施例において、第２のグレートンマスクを採用する工程において、レジストなし領域をエッチングした後、レジストをアッシングし、パッシベーション層を堆積した後、レジストを剥離した後及び第１の金属層をエッチングした後の図２ａのＣ−Ｃ’線断面図である。
【００３９】
レジストなし領域、即ちレジストにより保護されない領域に対してエッチングし（第１の金属層及びドップト層に対するエッチング）、図２ｃに示すように、薄膜トランジスタチャネル４を形成し、一体となるソース電極５及びデータライン７（図３ａにおいて垂直方向に延びる）と、画素電極及びドレイン電極領域に位置する第１の金属層２７を形成する。続いて、レジストのアッシング処理を行い、図２ｄに示すように、レジスト部分的保留領域の第２のレジスト２８を全て除去し、ソース電極及びデータラインを露出させ、ドレイン電極及び画素電極領域に第２のレジスト２８’の一部を残す。続いて、図２ｅに示すように、パッシベーション層３１を堆積する。次に、図２ｆに示すように、レジストの剥離処理を兼用し、ドレイン電極及び画素電極領域に部分的に残されたレジスト及びパッシベーション層を剥離し、ドレイン電極及び画素電極領域の第１の金属層２７を露出させる。最後に、図２ｇに示すように、露出された第１の金属層２７をエッチングし、ドレイン電極領域のドップト層及び画素電極領域の第２の絶縁層を露出させる。
【００４０】
図３ａは本発明の第１の実施例により通常の第３のマスクで露光、現像した後の平面図である。図３ｂは図３ａのＤ−Ｄ’線断面図である。図３ｃ及び３ｄは、それぞれ本発明の通常の第３のマスクで画素電極に対してエッチングした後且つレジストを剥離した後の図３ａのＤ−Ｄ’線断面図である。
【００４１】
最後に、得られた構造に画素電極層２９’（例えば、酸化インジウムスズ層（ＩＴＯ）等）を堆積し、図３ａ及び３ｂに示すように、通常の第３のマスクで露光した後第３回のフォトリソグラフィによりレジスト３０を形成する。次に、図３ｃに示すように、画素電極をエッチングし、レジストに覆われていない画素電極層２９’を除去し、一体となる画素電極２９と、ドップト層２４と接触するドレイン電極６とを形成する。最後に、図３ｄに示すように、レジストの剥離処理を行い、形成された画素電極２９とドレイン電極６を露出させ、最終的なパターンが得られる。
【００４２】
実施例２
本発明の第２の実施例による薄膜トランジスタ液晶ディスプレイ画素構造は、基板と、ゲートラインと、ゲート電極と、第１のゲート絶縁層と、活性層と、ドップト層と、第２の絶縁層と、第１と第２のソース・ドレイン電極と、画素電極とパッシベーション層等を含む。ここで、ゲート電極及びゲートライン上に第１のゲート絶縁層、活性層とドップト層が順次堆積される。ゲートライン上にドップト層と活性層を分断する分断溝が形成される。第２の絶縁層は、分断溝とゲートラインおよびゲート電極以外の基板を覆う。画素電極は、第２のソース・ドレイン電極と一体となり第２の絶縁層上方に位置し、且つ第２のソース・ドレイン電極が形成される位置でゲート電極上のドップト層と連結する。第１のソース・ドレイン電極及びデータライン下方に透明画素電極層が保留され、パッシベーション層は画素電極以外の部分を覆う。
【００４３】
本発明の第２の実施例による画素構造の製造方法は以下の工程を含む。
【００４４】
第１の工程において、基板上にゲート金属層、第１のゲート絶縁層、活性層、ドップト層を順次堆積し、グレートンマスクである第１のマスクで塗布されたレジスト層を露光、現像してレジストなし領域と、レジスト部分的保留領域と、レジスト完全保留領域を含むレジストパターンを形成する。ここで、レジストなし領域はゲートライン及びゲートアイランド以外の部分を形成する領域であり、レジスト部分的保留領域はゲートライン上の分断溝を形成する領域である。レジストなし領域をエッチングすることによってゲートライン及びゲート電極を形成する。このエッチングは、ドップト層、活性層、第１のゲート絶縁層、ゲート金属層に対するエッチングを含む。上記エッチングを完了した後、レジストパターンに対しアッシング処理を行い、レジスト部分的保留領域のレジストを全て除去し、レジスト完全保留領域のレジストを所定の厚さまで除去することにより、ゲートライン上のドップト層を部分的に露出させ、続いて、露出されたドップト層及び活性層をエッチングすることにより、ゲートライン上に分断溝を形成する。第２の絶縁層を堆積し、レジストの剥離処理を利用して分断溝を除くゲートライン及びゲートアイランド上方の第２の絶縁層をエッチングして除去する。
【００４５】
第２の工程において、前記第１の工程が完了した基板上に透明画素電極層及び第１の金属層を順次堆積し、グレートンマスクである第２のマスクで、塗布されたレジストを露光、現像した後レジストなし領域、レジスト部分的保留領域及びレジスト完全保留領域を含むレジストパターンを形成する。ここで、レジスト完全保留領域は、一体となるデータライン及び第１のソース・ドレイン電極を形成する領域であり、レジスト部分的保留領域は、一体となる透明画素電極及び第２のソース・ドレイン電極を形成する領域であり、その他の部分はレジストなし領域である。レジストなし領域をエッチングすることにより薄膜トランジスタチャネルを形成すると共に、一体となる画素電極と第２のソース・ドレイン電極パターン、及び一体となるデータライン及び第１のソース・ドレイン電極パターンを形成する。このエッチング処理は、第１の金属層、画素電極層及びドップト層に対するエッチングを含む。上記エッチング処理を完了した後、レジストパターンに対してアッシング処理を行い、レジスト部分的保留領域のレジストを全て除去し、レジスト完全保留領域のレジストを所定の厚さまで除去することにより、一体となる画素電極及び第２のソース・ドレイン電極パターン上方の第１の金属層を露出させる。さらに、露出された第１の金属層に対してエッチングを行い、一体となる画素電極及び第２のソース・ドレイン電極を露出させる。最後に、レジストの剥離処理によりデータラインと第１のソース・ドレイン電極上方のレジストを剥離する。
【００４６】
第３の工程において、第２の工程が完了した基板上にパッシベーション層薄膜を堆積し、第３のマスクで露光してエッチングし、画素電極部分のパターンを露出させる。
【００４７】
次に、添付した図面を参照しながら本発明の第２の実施例による画素構造の製造方法及びそれにより製造された画素構造を具体的に説明する。
【００４８】
図４ａないし図６ｃに本発明の第２の実施例による画素構造の製造方法を示す。図４ａないし図４ｋにより示された第１のマスクを採用する工程は、前述した本発明の第１の実施例と同様であるため、その詳細な説明を省略する。
【００４９】
図５ａは本発明の第２の実施例による第２のグレートンマスクで露光、現像した後の平面図、図５ｂは図５ａのＣ−Ｃ’線断面図である。
【００５０】
図４ｋに示された構造上に透明画素電極層２９’（例えばインジウム・スズ酸化物等）と第１の金属層２７（例えばＭｏ、Ａｌ、Ｃｕ等）を順次堆積し、図５ａ及び５ｂに示すように、第２のグレートンマスクで露光し、一体となるデータライン及びソース電極と、一体となる画素電極及びドレイン電極との形状を有するレジストパターン（影で示される）を形成する。図５ｂから分かるように、例えばスピーンコーティングされたレジストを露光、現像して三次元的なレジストパターンが得られる。そこで、レジスト完全保留領域における第２のレジスト（グレートン）２８’は厚く形成され、レジスト部分的保留領域の第２のレジスト（フールトン）２８は薄く形成される。レジスト完全保留領域にソース電極及びデータラインが形成され、レジスト部分的保留領域でドレイン電極及び画素電極が形成され、その他の部分はレジストなし領域である。
【００５１】
図５ｃないし図５ｆはそれぞれ本発明第２の実施例による第２枚のグレートンマスクを採用する工程において、レジストなし領域をエッチングした後、レジストをアッシングした後、第１の金属層をエッチングした後、及びレジストを剥離した後の図５ａのＣ−Ｃ’線断面図である。
【００５２】
レジストなし領域、即ちレジストにより保護されない領域に対してエッチングし（第１の金属層、透明画素電極層及びドップト層に対するエッチング）、図５ｃに示すように、薄膜トランジスタチャネル４を形成する。同時に、第１の金属層をエッチングすることにより一体となるソース電極５及びデータライン（図示せず）を形成し、透明画素電極層をエッチングすることにより一体となる画素電極２９及びドレイン電極６を形成する。ドレイン電極はドップト層２４と直接接触し、ソース電極５と一部のデータラインは下方の透明画素電極層を介してドップト層２４と接触する。続いて、レジストをアッシングし、図５ｄに示すように、レジスト部分的保留領域の第２のレジスト２８を全て除去し、ドレイン電極及び画素電極上方の第１の金属層２７を露出させる共に、レジスト完全保留領域のレジスト２８’を所定の厚さまで除去する。図５ｅに示すように、レジスト部分的保留領域の第２のレジストの除去で露出した第１の金属層に対してエッチングし、一体となる透明画素電極２９及びドレイン電極を露出させる。アッシング処理において、ソース電極及びデータライン領域におけるレジスト２８’は所定の厚さまで残るため、ソース電極５及びデータラインは第２のレジスト２８’により保護されるため保留される。続いて、剥離処理によりこれらの領域に残った第２のレジスト２８’を剥離し、図５ｆに示すように、一体となるソース電極５及びデータラインを露出させる。
【００５３】
図６ａは本発明の第２の実施例による通常の第３のマスクで露光、現像した後の平面図、図６ｂは図６ａ  のＤ−Ｄ’線断面図である。図６ｃは本発明の第２の実施例の第３の通常のマスクを採用する工程において、パッシベーション層をエッチングし、レジストを剥離した後の、図６ａ  のＤ−Ｄ’線断面図である。
【００５４】
最後に、パッシベーション層３１（例えばＳｉＮｘ等）を堆積し、図６ａ及び６ｂに示すように、通常の第３のレジストで露光してレジストパターンを形成し、第３のレジスト３０が得られる。パッシベーション層をエッチングして画素電極部分のパターンを露出させ、続いてレジストの剥離処理によりレジストを除去し、図６ｃに示すように、最終的なパターンを形成する。
【００５５】
上記第２の実施例において、第１の金属層をパターニングすることにより一体となるデータライン及びソース電極を形成し、画素電極層をパターニングすることにより一体となる画素電極及びドレイン電極を形成する。その他の実施例において、第１の金属層をパターニングすることにより一体となるデータライン及びドレイン電極を形成し、画素電極層をパターニングすることにより一体となる画素電極及びソース電極を形成しても良い。
【００５６】
上述した実施例は例示的なものであり、その他の方法により、例えば、違う材料又は材料の組合わせを選択して採用し、違うフォトリソグラフィ処理を採用して実現しても良い。また、ＴＦＴデバイス構造は、ＴＦＴの位置、方向、ゲート電極とソース・ドレイン電極を重ねる方式について、種々の修正又は変化が可能であることは明らかである。これらの修正又は変化は全て本発明の範囲に含まれる。
【００５７】
上記説明において、レジストのアッシング処理や、剥離処理などは従来により知られるため、詳細な説明が省略される。
【００５８】
一実施例によれば、第１のグレートンマスクによるマスキングと剥離処理を組合わせることによって、ゲートライン及びゲート電極、活性層、ドップト層、第２の絶縁層及びゲートライン上の分断溝を形成し、且つ、第２のグレートンマスクでチャネル、ソース・ドレイン電極形成するための第１の金属層を形成するため、アレイ形成工程のコスト及び設備の利用時間を減縮でき、生産率を向上できる。
【００５９】
また、他の実施例によれば、第１のグレートンマスクと剥離工程を組合わせることによって、ゲートライン及びゲート電極、活性層、ドップト層、第２の絶縁層及びゲートライン上の分断溝を形成し、且つ、第２のグレートンマスクでチャネル、ソース・ドレイン電極形成するための第１の金属層、透明画素電極を形成するため、アレイ工程のコスト及び設備の利用時間を減縮でき、生産率を向上できる。
【００６０】
さらに、本発明において、第１回のグレートンマスキングにおいて、第２の絶縁層を利用して平坦化を実現でき、後続する工程の許容範囲を拡大する。また、本発明によれば、薄膜トランジスタのドレイン・ソース電極として透明電極を採用するため、接触抵抗による問題を回避できる。
【００６１】
上述した実施例は本発明の技術案を説明する目的で挙げられ、本発明を限定するものではない。最良な実施例に基づいて本発明を詳細に説明したが、必要に応じて違う材料又は設備で実現できることは、当業者にとって明らかであり、本発明に対する修正又は同等な変更は、本発明の精神及び範囲を逸脱することがない。
【００６２】
本出願は、２００６年１１月１０日付中国国家知識産権局に提出した第２００６１０１４５１１３．６号及び第２００６１０１４５１１２．１号特許出願の優先権を主張し、それら出願の内容は全てここで援用される。
【図面の簡単な説明】
【００６３】
【図１Ａ】実施例１の画素構造の製造方法において第１のマスクを採用する工程を示す図である。
【図１Ｂ】第１のマスクを採用する工程を示す図である。
【図１Ｃ】第１のマスクを採用する工程を示す図である。
【図１Ｄ】第１のマスクを採用する工程を示す図である。
【図１Ｅ】第１のマスクを採用する工程を示す図である。
【図１Ｆ】第１のマスクを採用する工程を示す図である。
【図１Ｇ】第１のマスクを採用する工程を示す図である。
【図１Ｈ】第１のマスクを採用する工程を示す図である。
【図１Ｉ】第１のマスクを採用する工程を示す図である。
【図１Ｊ】第１のマスクを採用する工程を示す図である。
【図１Ｋ】第１のマスクを採用する工程を示す図である。
【図２Ａ】第２のマスクを採用する工程を示す図である。
【図２Ｂ】第２のマスクを採用する工程を示す図である。
【図２Ｃ】第２のマスクを採用する工程を示す図である。
【図２Ｄ】第２のマスクを採用する工程を示す図である。
【図２Ｅ】第２のマスクを採用する工程を示す図である。
【図２Ｆ】第２のマスクを採用する工程を示す図である。
【図２Ｇ】第２のマスクを採用する工程を示す図である。
【図３Ａ】第３のマスクを採用する工程を示す図である。
【図３Ｂ】第３のマスクを採用する工程を示す図である。
【図３Ｃ】第３のマスクを採用する工程を示す図である。
【図３Ｄ】第３のマスクを採用する工程を示す図である。
【図４Ａ】実施例２の画素構造の製造方法において第１のマスクを採用する工程を示す図である。
【図４Ｂ】第１のマスクを採用する工程を示す図である。
【図４Ｃ】第１のマスクを採用する工程を示す図である。
【図４Ｄ】第１のマスクを採用する工程を示す図である。
【図４Ｅ】第１のマスクを採用する工程を示す図である。
【図４Ｆ】第１のマスクを採用する工程を示す図である。
【図４Ｇ】第１のマスクを採用する工程を示す図である。
【図４Ｈ】第１のマスクを採用する工程を示す図である。
【図４Ｉ】第１のマスクを採用する工程を示す図である。
【図４Ｊ】第１のマスクを採用する工程を示す図である。
【図４Ｋ】第１のマスクを採用する工程を示す図である。
【図５Ａ】第２のマスクを採用する工程を示す図である。
【図５Ｂ】第２のマスクを採用する工程を示す図である。
【図５Ｃ】第２のマスクを採用する工程を示す図である。
【図５Ｄ】第２のマスクを採用する工程を示す図である。
【図５Ｅ】第２のマスクを採用する工程を示す図である。
【図５Ｆ】第２のマスクを採用する工程を示す図である。
【図６Ａ】第３のマスクを採用する工程を示す図である。
【図６Ｂ】第３のマスクを採用する工程を示す図である。
【図６Ｃ】第３のマスクを採用する工程を示す図である。
【符号の説明】
【００６４】
１  ゲート電極、  ２  ゲートライン、  ３  分断溝、  ４  チャネル、  ５  ソース電極、  ６  ドレイン電極、  ７  データライン、  ２０  ガラス基板、  ２１  ゲート金属層、  ２２  第１のゲート絶縁層、  ２３  半導体活性層、  ２４  半導体ドップト層、  ２５  レジスト部分的保留領域の第１のレジスト（グレートン）、  ２５’  レジスト完全保留領域の第１のレジスト（フールトン）、  ２６  第２の絶縁層、  ２７  第１の金属層、  ２８  レジスト部分的保留領域の第２のレジスト（グレートン）、  ２８’  レジスト完全保留領域の第２のレジスト（フールトン）、  ２９  画素電極、  ２９’  画素電極層、  ３０  第３回フォトリソグラフィにより形成されたレジスト、３１  パッシベーション層。
【図１Ａ】
2008122968.tif 000003
【図１Ｂ】
2008122968.tif 000004
【図１Ｃ】
2008122968.tif 000005
【図１Ｄ】
2008122968.tif 000006
【図１Ｅ】
2008122968.tif 000007
【図１Ｆ】
2008122968.tif 000008
【図１Ｇ】
2008122968.tif 000009
【図１Ｈ】
2008122968.tif 000010
【図１Ｉ】
2008122968.tif 000011
【図１Ｊ】
2008122968.tif 000012
【図１Ｋ】
2008122968.tif 000013
【図２Ａ】
2008122968.tif 000014
【図２Ｂ】
2008122968.tif 000015
【図２Ｃ】
2008122968.tif 000016
【図２Ｄ】
2008122968.tif 000017
【図２Ｅ】
2008122968.tif 000018
【図２Ｆ】
2008122968.tif 000019
【図２Ｇ】
2008122968.tif 000020
【図３Ａ】
2008122968.tif 000021
【図３Ｂ】
2008122968.tif 000022
【図３Ｃ】
2008122968.tif 000023
【図３Ｄ】
2008122968.tif 000024
【図４Ａ】
2008122968.tif 000025
【図４Ｂ】
2008122968.tif 000026
【図４Ｃ】
2008122968.tif 000027
【図４Ｄ】
2008122968.tif 000028
【図４Ｅ】
2008122968.tif 000029
【図４Ｆ】
2008122968.tif 000030
【図４Ｇ】
2008122968.tif 000031
【図４Ｈ】
2008122968.tif 000032
【図４Ｉ】
2008122968.tif 000033
【図４Ｊ】
2008122968.tif 000034
【図４Ｋ】
2008122968.tif 000035
【図５Ａ】
2008122968.tif 000036
【図５Ｂ】
2008122968.tif 000037
【図５Ｃ】
2008122968.tif 000038
【図５Ｄ】
2008122968.tif 000039
【図５Ｅ】
2008122968.tif 000040
【図５Ｆ】
2008122968.tif 000041
【図６Ａ】
2008122968.tif 000042
【図６Ｂ】
2008122968.tif 000043
【図６Ｃ】
2008122968.tif 000044