(57)【要約】【課題】複数の放送方式による表示を行っても輝度のばらつきを抑止可能な表示装置および電子機器を提供する。【解決手段】画素回路を形成するトランジスタの制御端子への駆動信号を出力するドライブスキャナと、複数の画素回路のトランジスタの制御端子が接続され、スキャナによる駆動信号が伝搬される画素配列に対応した段毎に配線された複数の駆動線と、モードに応じて複数のスキャンイネーブル信号を生成する機能を有し、所定モード時には複数のスキャンイネーブル信号を同じタイミングパルスとして出力し、所定モード以外のモードでは、上記複数のスキャンイネーブル信号を異なるタイミングパルスとして出力する信号生成回路２００と、を有し、スキャナは、複数のスキャンイネーブル信号を各段で受けて、スキャンイネーブル信号の応じた所定のタイミングで駆動信号を生成し、駆動線に出力する。【選択図】図１０
2008176001.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、
複数の画素回路の上記トランジスタの制御端子が接続され、上記スキャナによる駆動信号が伝搬される画素配列に対応した段毎に配線された複数の駆動線と、
モードに応じて複数のスキャンイネーブル信号を生成する機能を有し、所定モード時には複数のスキャンイネーブル信号を同じタイミングパルスとして出力し、上記所定モード以外のモードでは、上記複数のスキャンイネーブル信号を異なるタイミングパルスとして出力する信号生成回路と、を有し、
上記スキャナは、
上記信号生成回路による上記複数のスキャンイネーブル信号を各段で受けて、当該スキャンイネーブル信号の応じた所定のタイミングで上記駆動信号を生成し、上記駆動線に出力する
表示装置。
【請求項２】
上記画素回路は、
自発光素子と、
駆動トランジスタと、
上記駆動トランジスタを通して上記自発光素子に電流を流すために制御端子が駆動線に接続された第１スイッチングトランジスタと、
信号線の信号を選択的に上記駆動トランジスタの制御端子に入力させるために走査線に接続された第２スイッチングトランジスタと、を有し、
上記スキャナには、
上記駆動線を駆動するドライブスキャナと、
上記走査線を駆動するライトスキャンと、を含み、
上記ドライブスキャナは、
上記信号生成回路による上記複数のスキャンイネーブル信号を各段で受けて、当該スキャンイネーブル信号の応じた所定のタイミングで上記駆動信号を生成し、上記駆動線に出力する
請求項１記載の表示装置。
【請求項３】
上記ドライブスキャナは、
少なくとも上記スキャンイネーブル信号および上記ライトスキャナにおけるスキャン信号に基づいて上記駆動信号を生成し、上記駆動線に出力する
請求項２記載の表示装置。
【請求項４】
上記信号生成回路は、第１および第２のスキャンイネーブル信号を生成し、
上記スキャナは、偶数段に上記第１スキャンイネーブル信号を供給し、奇数段に上記第２スキャンイネーブル信号を供給する
請求項１記載の表示装置。
【請求項５】
上記信号生成回路は、第１および第２のスキャンイネーブル信号を生成し、
上記ドライブスキャナは、偶数段に上記第１スキャンイネーブル信号を供給し、奇数段に上記第２スキャンイネーブル信号を供給する
請求項２記載の表示装置。
【請求項６】
上記所定モードには、ＮＴＳＣ方式における所定の駆動を含み、
上記所定以外のモードにはＰＡＬ方式における所定の駆動を含む
請求項１記載の表示装置。
【請求項７】
上記所定モードには、ＮＴＳＣ方式における所定の駆動を含み、
上記所定以外のモードにはＰＡＬ方式における所定の駆動を含む
請求項２記載の表示装置。
【請求項８】
上記所定モードには、ＮＴＳＣ方式における上記駆動トランジスタのしきい値補正動作を含み、
上記所定以外のモードにはＰＡＬ方式における上記駆動トランジスタのしきい値補正動作を含む
請求項７記載の表示装置。
【請求項９】
マトリクス状に配列され、ゲートへの駆動信号を受けて導通状態が制御されるトランジスタを含む複数の画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路を形成するトランジスタのゲートへの駆動信号を出力する第１、第２、第３、および第４のスキャナと、
同一行の複数の画素回路の上記トランジスタのゲートが共通に接続され上記第１から第４のスキャナによる駆動信号がそれぞれ伝搬される第１、第２、第３、および第４の駆動線と、
モードに応じて複数のスキャンイネーブル信号を生成する機能を有し、所定モード時には複数のスキャンイネーブル信号を同じタイミングパルスとして出力し、上記所定モード以外のモードでは、上記複数のスキャンイネーブル信号を異なるタイミングパルスとして出力する信号生成回路と、
第１、第２、第３、および第４の基準電位と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
上記第１および第２のノードと、
上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、
ドレイン端とソース端子で電流供給ラインを形成し、上記第２のノードに接続されたゲートの電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
第１の基準電位と上記駆動トランジスタのドレイン端に接続された第１のスイッチトランジスタと、
上記第１のノードと上記第３の第３の基準電位間に接続された第２のスイッチトランジスタと、
上記第２のノードと第４の基準電位間に接続された第３のスイッチトランジスタと、
上記データ線と上記第２のノードとの間に接続された第４のスイッチトランジスタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記第１のスイッチ、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続され、
上記第１の駆動配線が上記第１のスイッチトランジスタのゲートに接続され、第２の駆動配線が上記第４のスイッチトランジスタのゲートに接続され、上記第３の駆動配線が上記第２のスイッチトランジスタのゲートに接続され、上記第４の駆動配線が上記第３のスイッチトランジスタのゲートに接続され、
上記第１のスキャナは、
上記信号生成回路による上記複数のスキャンイネーブル信号を各段で受けて、当該スキャンイネーブル信号の応じた所定のタイミングで上記駆動信号を生成し、上記第１の駆動線に出力する
表示装置。
【請求項１０】
表示装置を備えた電子機器であって、
上記表示装置は、
マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、
複数の画素回路の上記トランジスタの制御端子が接続され、上記スキャナによる駆動信号が伝搬される画素配列に対応した段毎に配線された複数の駆動線と、
モードに応じて複数のスキャンイネーブル信号を生成する機能を有し、所定モード時には複数のスキャンイネーブル信号を同じタイミングパルスとして出力し、上記所定モード以外のモードでは、上記複数のスキャンイネーブル信号を異なるタイミングパルスとして出力する信号生成回路と、を有し、
上記スキャナは、
上記信号生成回路による上記複数のスキャンイネーブル信号を各段で受けて、当該スキャンイネーブル信号の応じた所定のタイミングで上記駆動信号を生成し、上記駆動線に出力する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路に有機ＥＬ(Electro luminescence)等の発光素子を含むアクティブマトリクス型表示装置および電子機器に関するものである。
【背景技術】
【０００２】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
【０００５】
図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2   …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１５】
一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
【００１６】
ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００１７】
次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。
【００１８】
図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【００１９】
図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
【００２０】
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
【００２１】
図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
【００２２】
図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
【００２３】
【特許文献１】ＵＳＰ５，６８４，３６５
【特許文献２】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
ところで、上述したように、有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ平面自発光装置の開発が近年盛んになっている。有機ＥＬは印加電圧が１０Ｖ以下で駆動できるため低消費電力であり、自発光素子であるため、液晶表示装置には必須な照明部材を必要とせず軽量及び薄型化が容易である。さらに、有機ＥＬの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。
【００２５】
有機ＥＬ発光素子を用いた平面自発光表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを用いたアクティブマトリクス型平面自発光表示装置の開発が盛んである。
しかしながら、トランジスタの閾値や移動度のようなプロセス変動や有機EL素子の経時変動等のデバイス特性変動が発光輝度に影響を与えてしまうため、画素回路内で特性変動を補正させる必要がある。
【００２６】
上述した画素回路は、駆動（ドライブ）トランジスタとしてのＴＦＴ２１とスイッチングトランジスタとしてのＴＦＴ２２とＯＬＥＤ２３とを有する最も単純な回路であるが、電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が設けられる構成が採用される場合がある。
【００２７】
これらスイッチングトランジスタとしてのＴＦＴ、あるいは別途設けられるしきい値や移動度用のＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
【００２８】
しきい値補正時間は、映像信号基準電位のサンプリングを行うＴＦＴと発光時間を制御するＴＦＴが互いにＯＮしている時間によって決まる。
【００２９】
ところで、通常のＮＴＳＣ方式であれば、通常のクロックで十分であるが、このパネルを海外の仕様に合わせる時、ＮＴＳＣ方式のみならず、ＰＡＬ方式でも正常に動作する必要性が生じる。したがって、容易な変更でＮＴＳＣとＰＡＬに合うパルスが出力されるような周辺回路が必要となっている。
ところが、既に提案されている回路による駆動方法では、ＮＴＳＣ方式のみ対応した駆動方法であったため、ＰＡＬ方式の場合は画素によってはしきい値補正期間が長くなってしまい、輝度にバラつきが生じていた。
【００３０】
本発明は、複数のモードによる表示を行っても輝度のばらつきを抑止可能な表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【００３１】
本発明の第１の観点の表示装置は、マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、複数の画素回路の上記トランジスタの制御端子が接続され、上記スキャナによる駆動信号が伝搬される画素配列に対応した段毎に配線された複数の駆動線と、モードに応じて複数のスキャンイネーブル信号を生成する機能を有し、所定モード時には複数のスキャンイネーブル信号を同じタイミングパルスとして出力し、上記所定モード以外のモードでは、上記複数のスキャンイネーブル信号を異なるタイミングパルスとして出力する信号生成回路と、を有し、上記スキャナは、上記信号生成回路による上記複数のスキャンイネーブル信号を各段で受けて、当該スキャンイネーブル信号の応じた所定のタイミングで上記駆動信号を生成し、上記駆動線に出力する。
【００３２】
本発明の第２の観点の表示装置は、マトリクス状に配列され、ゲートへの駆動信号を受けて導通状態が制御されるトランジスタを含む複数の画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給される信号線と、上記画素回路を形成するトランジスタのゲートへの駆動信号を出力する第１、第２、第３、および第４のスキャナと、同一行の複数の画素回路の上記トランジスタのゲートが共通に接続され上記第１から第４のスキャナによる駆動信号がそれぞれ伝搬される第１、第２、第３、および第４の駆動線と、モードに応じて複数のスキャンイネーブル信号を生成する機能を有し、所定モード時には複数のスキャンイネーブル信号を同じタイミングパルスとして出力し、上記所定モード以外のモードでは、上記複数のスキャンイネーブル信号を異なるタイミングパルスとして出力する信号生成回路と、第１、第２、第３、および第４の基準電位と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、上記第１および第２のノードと、上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、ドレイン端とソース端子で電流供給ラインを形成し、上記第２のノードに接続されたゲートの電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、第１の基準電位と上記駆動トランジスタのドレイン端に接続された第１のスイッチトランジスタと、上記第１のノードと上記第３の第３の基準電位間に接続された第２のスイッチトランジスタと、上記第２のノードと第４の基準電位間に接続された第３のスイッチトランジスタと、上記データ線と上記第２のノードとの間に接続された第４のスイッチトランジスタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記第１のスイッチ、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続され、上記第１の駆動配線が上記第１のスイッチトランジスタのゲートに接続され、第２の駆動配線が上記第４のスイッチトランジスタのゲートに接続され、上記第３の駆動配線が上記第２のスイッチトランジスタのゲートに接続され、上記第４の駆動配線が上記第３のスイッチトランジスタのゲートに接続され、上記第１のスキャナは、上記信号生成回路による上記複数のスキャンイネーブル信号を各段で受けて、当該スキャンイネーブル信号の応じた所定のタイミングで上記駆動信号を生成し、上記第１の駆動線に出力する。
【００３３】
本発明の第３の観点は、表示装置を備えた電子機器であって、上記表示装置は、マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、複数の画素回路の上記トランジスタの制御端子が接続され、上記スキャナによる駆動信号が伝搬される画素配列に対応した段毎に配線された複数の駆動線と、モードに応じて複数のスキャンイネーブル信号を生成する機能を有し、所定モード時には複数のスキャンイネーブル信号を同じタイミングパルスとして出力し、上記所定モード以外のモードでは、上記複数のスキャンイネーブル信号を異なるタイミングパルスとして出力する信号生成回路と、を有し、上記スキャナは、上記信号生成回路による上記複数のスキャンイネーブル信号を各段で受けて、当該スキャンイネーブル信号の応じた所定のタイミングで上記駆動信号を生成し、上記駆動線に出力する
【００３４】
本発明によれば、信号生成回路において、所定モード時には複数のスキャンイネーブル信号を同じタイミングパルスとして出力される。一方、所定モード以外のモードでは、複数のスキャンイネーブル信号を異なるタイミングパルスとしてスキャナに出力される。
そして、スキャナにおいては、信号生成回路による上記複数のスキャンイネーブル信号が各段に供給されて、スキャンイネーブル信号の応じた所定のタイミングで駆動信号が生成され、駆動線に出力される。
【発明の効果】
【００３５】
本発明によれば、複数の放送方式による表示を行っても輝度のばらつきを抑止することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３７】
図６は、本発明の実施形態に係るスキャナおよび画素回路を採用した有機ＥＬ表示装置の構成を示すブ図である。
図７は、本実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３８】
この表示装置１００は、図６および図７に示すように、画素回路(ＰＸＬＣ)１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ(ＨＳＥＬ)１０３、ライトスキャナ(ＷＳＣＮ)１０４、ドライブスキャナ(DSCN)１０５、オートゼロスキャナ(ＡＺＳＣＮ)１０６、映像信号線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、およびオートゼロスキャナ１０６により選択駆動されるオートゼロ線ＡＺ１Ｌ１０１〜ＡＺ１Ｌ１０ｍ、ＡＺ２Ｌ１０１〜ＡＺ２Ｌ１０ｍを有する。
【００３９】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図７においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００４０】
本実施形態に係る画素回路１０１は、図７に示すように、ｐチャネルＴＦＴ１１１、ｎチャネルＴＦＴ１１２〜ＴＦＴ１１５、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１６、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
また、１１７はたとえば電源電圧ＶＣＣが供給される第１基準電位線、１１８はたとえば接地電位あるいは負電位の第２基準電位線、１１９は固定電位ＶＳＳ１である第３基準電位線、１２０は固定電位ＶＳＳ２である第４基準電位線を示している。
【００４１】
画素回路１０１において、第１基準電位線（本実施形態では電源電位ＶCCの供給線）１１７と第２基準電位線１１８（本実施形態ではたとえば接地電位ＧＮＤ）との間に、ＴＦＴ１１１、ドライブトランジスタとしてのＴＦＴ１１２、第１のノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１６が直列に接続されている。
具体的には、発光素子１１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインがＴＦＴ１１１のドレインに接続され、ＴＦＴ１１１のソースが電圧供給線１１７に接続されている。
そして、ＴＦＴ１１２のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１１のゲートが駆動線ＤＳＬ１０１に接続されている。
ＴＦＴ１１３のドレインが第１のノード１１１およびキャパシタＣ１１１の第１電極に接続され、ソースが固定電位ＶＳＳ２である第４基準電位線１２０に接続され、ＴＦＴ１１３のゲートが第２のオートゼロ線ＡＺ２Ｌ１０１に接続されている。また、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
データ線ＤＴＬ１０１と第２のノードＮＤ１１２との間にＴＦＴ１１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１４のゲートが走査線ＷＳＬ１０１に接続されている。
さらに、第２のノードＮＤ１１２と所定電位Ｖｓｓ１との間にＴＦＴ１１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１５のゲートがオートゼロ線ＡＺ１Ｌ１０１に接続されている。ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ソースが第３基準電位線１１９に接続されている。
【００４２】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１２のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続され、非発光期間にＴＦＴ１１２のソース電位をスイッチトランジスタとしてのＴＦＴ１１３を介して固定電位に接続し、また、ＴＦＴ１１２のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。
ＴＦＴ１１３とＴＦＴ１１５が互いにオンするときに駆動トランジスタであるＴＦＴ１１２のしきい値がキャンセルされ、それによってそれぞれの駆動トランジスタであるＴＦＴ１１２が持つしきい値の影響を受けずにゲート、ドレイン、ソースに印加される電圧のみによって決まる電流値を流すことができる。
実質的には、しきい値補正動作は、駆動線ＤＳＬのイネーブルパルスであるドライブスキャンイネーブル信号ＤＳＥＮ１の長さと回数によって調整される。
【００４３】
ここで、画素回路の基本的動作について、図８（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図８（Ａ）は駆動線ＤＳＬに印加される駆動信号、図８（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳを、図８（Ｃ）はオートゼロ線ＡＺ１Ｌに印加される駆動信号ＡＺ１、図８（Ｄ）はオートゼロ線ＡＺ２Ｌに印加される駆動信号オートゼロ信号ＡＺ２を、図８（Ｅ）は第２のノードＮＤ１１２の電位を、図８（Ｆ）は第１のノードＮＤ１１１の電位をそれぞれ示している。
【００４４】
ドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ１０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路１０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路１０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ＴＦＴ１１３がオンし、このとき、ＴＦＴ１１３を介して電流が流れ、ＴＦＴ１１２のソース電位Ｖｓ（ノードＮＤ１１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子１１６に印加される電圧も０Ｖとなり、ＥＬ発光素子１１６は非発光となる。
この場合、ＴＦＴ１１４がオンしてもキャパシタＣ１１１に保持されている電圧、すなわち、ＴＦＴ１１２のゲート電圧は変わらない。
【００４５】
次に、ＥＬ発光素子１１７の非発光期間において、図８（Ｃ），（Ｄ）に示すように、オートゼロ線ＡＺ２Ｌへの駆動信号ＡＺ２がハイレベルに保持された状態で、オートセロ線ＡＺ１Ｌへの駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ１１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺ２Ｌへの駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ１１３がオフし、ＴＦＴ１１５、ＴＦＴ１１２がオンすることにより、ＴＦＴ１１２，ＴＦＴ１１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ１１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ１１２と第１のノードＮＤ１１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ１０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ線よりデータをノードＮＤ１１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ１０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ＴＦＴ１１２がオンし、そして、ＴＦＴ１１４がオフし、移動度の補正が行われる。
この場合、ＴＦＴ１１４がオフしており、ＴＦＴ１１２のゲートソース間電圧は一定であるので、ＴＦＴ１１２は一定電流ＩｄｓをＥＬ発光素子１１６に流す。これによって、第１のノードＮＤ１１１の電位はＥＬ発光素子１１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１６は発光する。
ここで、本回路においてもＥＬ素子は発光時間が長くなるとその電流−電圧（Ｉ−Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ１１１の電位も変化する。しかしながら、ＴＦＴ１１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子１１７に流れる電流は変化しない。よって、ＥＬ発光素子１１６のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１６の輝度が変化することはない。
【００４６】
そして、本実施形態の表示装置１００は、ＮＴＳＣ方式とＰＡＬ方式を１つの信号で切り替えることができるようにライトスキャナ１０４およびドライブスキャナ１０５が構成されている。
【００４７】
図９は、本実施形態に係るＮＴＳＣ方式とＰＡＬ方式を１つの信号で切り替えることができるスキャナの回路構成を示す図である。
【００４８】
本実施形態においては、図９に示すように、ライトスキャナ１０４に入力されるライトスタート信号および順次シフトされるライトスキャン信号ＷＳＡ（０），ＷＳＡ（１），ＷＳＡ（２），ＷＳＡ（３），・・・をドライブスキャナ１０５に入力させ、これらライトスキャン信号と、ドライブスタート信号ＤＳＳＴをシフトさせたドライブスキャン信号ＤＳＢ(０)，ＤＳＢ（１），ＤＳＢ（２），ＤＳＢ（３），・・・、並びにドライブイネーブル信号ＤＳＥＮ１−１，ＤＳＥＮ１−２に基づいて各行に配線された駆動線ＤＳＬに出力する駆動信号ＤＳ（０），ＤＳ（１），ＤＳ（２），ＤＳ（３），・・・を出力するように構成されている。
ドライブイネーブル信号ｄｓｅｎ１−１，ｄｓｅｎ１−２はＮＴＳＣ方式とＰＡＬ方式に応じて生成されるが、この回路については後で説明する。
【００４９】
ライトスキャナ１０４は、図９に示すように、シフトレジスタ（Ｓ／Ｒ）１０４１−１〜１０４１−ｍと、インバータ１０４２−１〜１０４２−ｍと、３入力ＡＮＤ回路１０４３−１〜１０４３−ｍを有している。
【００５０】
初段(第０段目)のシフトレジスタ１０４１−１は、ライトスタート信号ＷＳＳＴをライトスキャン信号ＷＳＡ（０）として入力してシフトさせ、ライトスキャン信号ＷＳＢ（０）としてＡＮＤ回路１０４３−１の第３入力、次段のシフトレジスタ１０４１−２、およびドライブスキャナ１０５に出力する。
インバータ１０４２−１の入力はライトスタート信号ＷＳＳＴ（ＷＳＡ（０））が入力され、出力はＡＮＤ１０４３−１の第１入力に接続されている。
ＡＮＤ回路１０４３−１は、第２入力にライトスキャンイネーブル信号ＷＳＥＮが入力され、インバータ１０４２−１の反転信号（入力ライトスキャン信号ＷＳＡ（０）の反転信号、ライトスキャンイネーブル信号ＷＳＥＮ、およびシフトレジスタ１０４１−１の出力ライトスキャン信号ＷＳＢ（０）に応じて駆動信号ＷＳ（０）を走査線ＷＳＬ１０１に出力する。
【００５１】
第１段目のシフトレジスタ１０４１−２は、初段のシフトレジスタ１０４１−１の出力ラインスキャン信号ＷＳＢ（０）をライトスキャン信号ＷＳＡ（１）として入力してシフトさせ、ライトスキャン信号ＷＳＢ（１）としてＡＮＤ回路１０４３−２の第３入力、次段のシフトレジスタ１０４１−３、およびドライブスキャナ１０５に出力する。
インバータ１０４２−２の入力はライトスキャン信号ＷＳＡ（１）が入力され、出力はＡＮＤ１０４３−２の第１入力に接続されている。
ＡＮＤ回路１０４３−２は、第２入力にライトスキャンイネーブル信号ＷＳＥＮが入力され、インバータ１０４２−２の反転信号（入力ライトスキャン信号ＷＳＡ（１）の反転信号、ライトスキャンイネーブル信号ＷＳＥＮ、およびシフトレジスタ１０４１−２の出力ライトスキャン信号ＷＳＢ（１）に応じて駆動信号ＷＳ（１）を走査線ＤＳＬ１０２に出力する。
【００５２】
第２段目のシフトレジスタ１０４１−３は、第２段目のシフトレジスタ１０４１−２の出力ラインスキャン信号ＷＳＢ（１）をライトスキャン信号ＷＳＡ（２）として入力してシフトさせ、ライトスキャン信号ＷＳＢ（２）としてＡＮＤ回路１０４３−３の第３入力、次段のシフトレジスタ１０４１−４、およびドライブスキャナ１０５に出力する。
インバータ１０４２−３の入力はライトスキャン信号ＷＳＡ（２）が入力され、出力はＡＮＤ１０４３−３の第１入力に接続されている。
ＡＮＤ回路１０４３−３は、第２入力にライトスキャンイネーブル信号ＷＳＥＮが入力され、インバータ１０４２−３の反転信号（入力ライトスキャン信号ＷＳＡ（２）の反転信号、ライトスキャンイネーブル信号ＷＳＥＮ、およびシフトレジスタ１０４１−３の出力ライトスキャン信号ＷＳＢ（２）に応じて駆動信号ＷＳ（２）を走査線ＷＳＬ１０３に出力する。
【００５３】
第３段目のシフトレジスタ１０４１−４は、第３段目のシフトレジスタ１０４１−４の出力ラインスキャン信号ＷＳＢ（２）をライトスキャン信号ＷＳＡ（３）として入力してシフトさせ、ライトスキャン信号ＷＳＢ（３）としてＡＮＤ回路１０４３−４の第３入力、次段のシフトレジスタ１０４１−５(図示せず)、およびドライブスキャナ１０５に出力する。
インバータ１０４２−４の入力はライトスキャン信号ＷＳＡ（３）が入力され、出力はＡＮＤ１０４３−４の第１入力に接続されている。
ＡＮＤ回路１０４３−４は、第２入力にライトスキャンイネーブル信号ＷＳＥＮが入力され、インバータ１０４２−４の反転信号（入力ライトスキャン信号ＷＳＡ（３）の反転信号、ライトスキャンイネーブル信号ＷＳＥＮ、およびシフトレジスタ１０４１−４の出力ライトスキャン信号ＷＳＢ（３）に応じて駆動信号ＷＳ（３）を走査線ＷＳＬ１０４に出力する。
【００５４】
以下同様の構成を有する。基本的に、ライトスキャナ１０４の各段からは次式に基づいた駆動信号ＷＳ（ｎ）が出力される。
【００５５】
【数２】
2008176001.tif 000003
【００５６】
ライトスキャナ１０５は、図９に示すように、シフトレジスタ（Ｓ／Ｒ）１０５１−１〜１０５１−ｍと、２入力ＡＮＤ回路１０５２−１〜１０５２−ｍと、２入力ＮＯＲ回路１０５３−１〜１０５３−ｍを有している。
【００５７】
初段（第０段目：偶数段目）のシフトレジスタ１０５１−１は、ドライブスタート信号ＤＳＳＴをドライブスキャン信号ＤＳＡ（０）として入力してシフトさせ、ドライブスキャン信号ＷＳＢ（０）としてＮＯＲ回路１０５３−１の第１入力、および次段のシフトレジスタ１０５１−２に出力する。
２入力ＡＮＤ回路１０５２−１は、第１入力に第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１が入力され、第２入力にライトスキャナ１０４から出力されたライトスキャン信号ＷＳＡ（０）が入力されて、両入力信号の論理積をとり、その結果をＮＯＲ回路１０５３−１の第２入力に出力する。
ＮＯＲ回路１０５３−１は、ドライブスキャン信号ＤＳＢ（０）と、ライトスキャン信号ＷＳＡ（０）および第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１の論理積結果との論理和とり、その結果を駆動信号ＤＳ（０）として駆動線ＤＳＬ１０１に出力する。
【００５８】
第１段目(奇数段目)のシフトレジスタ１０５１−２は、初段のシフトレジスタ１０５１−１の出力ドライブスキャン信号ＤＳＢ（０）をドライブスキャン信号ＤＳＡ（１）として入力してシフトさせ、ドライブスキャン信号ＷＳＢ（１）としてＮＯＲ回路１０５３−２の第１入力、および次段のシフトレジスタ１０５１−３に出力する。
２入力ＡＮＤ回路１０５２−２は、第１入力に第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２が入力され、第２入力にライトスキャナ１０４から出力されたライトスキャン信号ＷＳＡ（１）が入力されて、両入力信号の論理積をとり、その結果をＮＯＲ回路１０５３−２の第２入力に出力する。
ＮＯＲ回路１０５３−２は、ドライブスキャン信号ＤＳＢ（１）と、ライトスキャン信号ＷＳＡ（１）および第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２の論理積結果との論理和とり、その結果を駆動信号ＤＳ（１）として駆動線ＤＳＬ１０２に出力する。
【００５９】
第２段目(偶数段目)のシフトレジスタ１０５１−３は、第１段目のシフトレジスタ１０５１−２の出力ドライブスキャン信号ＤＳＢ（１）をドライブスキャン信号ＤＳＡ（２）として入力してシフトさせ、ドライブスキャン信号ＷＳＢ（２）としてＮＯＲ回路１０５３−３の第１入力、および次段のシフトレジスタ１０５１−４に出力する。
２入力ＡＮＤ回路１０５２−３は、第１入力に第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１が入力され、第２入力にライトスキャナ１０４から出力されたライトスキャン信号ＷＳＡ（２）が入力されて、両入力信号の論理積をとり、その結果をＮＯＲ回路１０５３−３の第２入力に出力する。
ＮＯＲ回路１０５３−３は、ドライブスキャン信号ＤＳＢ（２）と、ライトスキャン信号ＷＳＡ（２）および第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１の論理積結果との論理和とり、その結果を駆動信号ＤＳ（２）として駆動線ＤＳＬ１０３に出力する。
【００６０】
第３段目(奇数段目)のシフトレジスタ１０５１−４は、第１段目のシフトレジスタ１０５１−３の出力ドライブスキャン信号ＤＳＢ（２）をドライブスキャン信号ＤＳＡ（３）として入力してシフトさせ、ドライブスキャン信号ＷＳＢ（３）としてＮＯＲ回路１０５３−４の第１入力、および次段のシフトレジスタ１０５１−５(図示せず)に出力する。
２入力ＡＮＤ回路１０５２−４は、第１入力に第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２が入力され、第２入力にライトスキャナ１０４から出力されたライトスキャン信号ＷＳＡ（３）が入力されて、両入力信号の論理積をとり、その結果をＮＯＲ回路１０５３−４の第２入力に出力する。
ＮＯＲ回路１０５３−４は、ドライブスキャン信号ＤＳＢ（３）と、ライトスキャン信号ＷＳＡ（３）および第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２の論理積結果との論理和とり、その結果を駆動信号ＤＳ（３）として駆動線ＤＳＬ１０４に出力する。
【００６１】
以下同様の構成を有する。
上記構成を有するドライブスキャナ１０５において、偶数段目のＡＮＤ回路１０５２−１，−３，・・、に第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１が入力され、奇数段目のＡＮＤ回路１０５２−２，−４，・・、に第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２が入力される。
そして、基本的に、ドライブスキャナ１０５の偶数段および奇数段から次式に基づいた駆動信号ＤＳ（ｎ）が出力される。
【００６２】
【数３】
2008176001.tif 000004
【００６３】
【数４】
2008176001.tif 000005
【００６４】
このように、本実施形態においては、ドライブスキャナ１０５の偶数段および奇数段に異なるドライブスキャンイネーブル信号ＤＳＥＮ１−１，１−２を供給する。
これらの生成回路は、基本的にＮＴＳＣ方式で１Ｈ（水平期間）にしきい値補正を２回行うモードの場合には、第１および第２ドライブスキャンイネーブル信号ＤＳＥＮ１−１，１−２を同じパルスタイミングの信号として生成し、ＮＴＳＣ方式で１Ｈでしきい値補正を１回行うモード、およびＰＡＬ方式の場合には異なるパルスタイミングの信号として生成する。
【００６５】
図１０は、ドライブスキャンイネーブル信号生成回路の第１の構成例を示す回路図である。
【００６６】
図１０の信号生成回路２００は、インバータ２０１、および２入力ＮＡＮＤ回路２０２〜２０６を有する。
【００６７】
インバータ２０１の入力は信号ＶＰＡＬの供給ラインに接続され、出力がＮＡＮＤ回路２０２の第１入力に接続されている。
ＮＡＮＤ回路２０３の第１入力はドライブスキャンクロックＤＳＣＫの供給ラインに接続され、ＮＡＮＤ回路２０４の第１入力はドライブスキャンクロックＤＳＣＫの反転信号ｘＤＳＣＫの供給ラインに接続されている。
ＮＡＮＤ回路２０２〜２０４の第２入力にはドライブスキャンイネーブル信号ＤＳＥＮ１の供給ラインに共通に接続されている。
ＮＡＮＤ回路２０５，２０６の第１入力がＮＡＮＤ回路２０３の出力に共通に接続され、ＮＡＮＤ回路２０５の第２入力がＮＡＮＤ回路２０３の出力に接続され、ＮＡＮＤ回路２０６の第２入力がＮＡＮＤ回路２０４の出力に接続されている。
【００６８】
この信号生成回路２００においては、信号ＶＰＡＬは、ＮＴＳＣ方式でしきい値補正が２回のモードのときにロー（Ｌｏ）レベルに設定され、ＮＴＳＣ方式で１Ｈでしきい値補正を１回行うモード、およびＰＡＬ方式の場合にはハイ（Ｈｉ）レベルに設定される。
そして、ＮＡＮＤ回路２０５から第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１が出力され、ＮＡＮＤ回路２０６から第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２が出力される。
【００６９】
図１１は、図１０の信号生成回路の信号ＶＰＡＬと出力である第１および第２ドライブスキャンイネーブル信号の対応関係を示す図である。
【００７０】
図１１に示すように、図１０の信号生成回路２００においては、信号ＶＰＡＬがローレベルで供給されると、第１および第２ドライブスキャンイネーブル信号ＤＳＥＮ１−１，１−２共に、ドライブスキャンイネーブル信号ＤＳＥＮ１となり、同じパルスタイミングの信号としてドライブスキャナ１０５に出力される。
信号ＶＰＡＬがハイレベルで供給されると、第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１はドライブスキャンイネーブル信号ＤＳＥＮ１とドライブスキャンクロック信号ＤＳＣＫとの論理積の結果となり、第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２はドライブスキャンイネーブル信号ＤＳＥＮ１とドライブスキャンクロック信号ＤＳＣＫの反転信号ｘＤＳＣＫとの論理積の結果となり、異なる同じパルスタイミング(逆相)の信号としてドライブスキャナ１０５に出力される。
【００７１】
以下に、第１の構成例に係る信号生成回路を適用した場合の各モードに対応した動作波形を図１２〜図１６に示す。
【００７２】
図１２は、ＮＴＳＣ方式でしきい値（閾値）補正２回の場合の各パルスの設定と、そのときの各出力パルスを表している。
このとき、図１２中Ａで示すように。しきい値補正は１回の発光で２回行われている。
【００７３】
図１３は、ＮＴＳＣ方式でしきい値（閾値）補正１回の場合の各パルスの設定と、そのときの各出力パルスを表している。
【００７４】
このとき、図１３中Ａで示すように、第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１および第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２は周期が倍になるため、閾値補正は１回の発光で１回行われている。
【００７５】
図１４、図１５、および図１６は、本実施形態に係るＰＡＬ方式でしきい値（閾値）補正１回の場合の各パルスの設定と、そのときの各出力パルスを表している。なお、図１４〜図１６は、いわゆる垂直方向のスキャナ出力の第２段目、第３段目、第４段目の出力を表している。
【００７６】
ＰＡＬ方式では部分的にクロックパルスが伸びるため、駆動タイミングに不都合が起こらないようにイネーブルパルスの間引きを行う。
したがって、図中のライトスキャンイネーブル信号ＷＳＥＮとドライブスキャンイネーブル信号ＤＳＥＮ１は伸びたクロックパルスの前半または後半が間引かれている。
さらに出力段の奇数・偶数によってドライブスキャンイネーブル信号ＤＳＥＮ１を変えているので、図１４、図１５、および図１６ではそれぞれ利用するイネーブルパルスが異なっている。
結果としてこの場合、図１４、図１５、および図１６ともに、図中Ａで示すように、しきい値（閾値）補正が１回のみ行われており、ＰＡＬ方式においても各段等しく駆動していることがわかる。
【００７７】
図１７、図１８、および図１９は、比較例として、本実施形態に係るスキャナ構成および信号生成回路を適用していない装置におけるＰＡＬ対応の各パルスの設定と、そのときの各出力パルスを表している。
比較例の場合、出力段の奇数・偶数でイネーブルパルスを変えていないので、結果として図１９中Ｂで示すように、補正が２回行われてしまう。この場合、段によって閾値補正のかかり方が異なるため、輝度にバラつきが生じるおそれがある。
【００７８】
以上のように、本実施形態によれば、ＮＴＳＣ方式とＰＡＬ方式のどちらにも対応して正常な動作が得られ、よってリーク量の違いによる輝度のバラつきは起こらない。したがって、良好な画質を得ることができる。
【００７９】
ところで、一般的に、上述したしきい値（閾値）キャンセルに要する時間は１Ｈ分で十分であると解されていた。
しかし、１Ｈ分では十分にキャンセルできず、低輝度においてスジ状の輝度ムラが発生しする場合があり、それ以上の時間が必要なパネルがあることが分かっている。
しきい値キャンセルに必要とされる時間は、トランジスタ特性のバラつきによる輝度ムラがある程度補正されればよく、多くの時間をかけるとかえって輝度を確保できない。
したがって、パネルの解析結果から多くても２Ｈが適当であるとされている。
上述の例の場合、ドライブスキャンイネーブル信号ＤＳＥＮ１が通常のときはキャンセル時間が２Ｈに、ＤＳＥＮ１が１Ｈごとにアクティブになるときはキャンセル時間が１Ｈになるようにすることは可能であるが、このとき奇数段と偶数段とでキャンセル後から書き込みまでの時間が変わるため、キャンセル終了後の僅かなリークにより、輝度が変わってしまうおそれがある。
そこで、本実施形態においては、ドライブスキャンイネーブル信号生成回路を図２１のような第２の構成例をも採用する。
【００８０】
図２０は、ドライブスキャンイネーブル信号生成回路の第２の構成例を示す回路図である。
【００８１】
図２０の信号生成回路２００Ａは、２入力ＮＡＮＤ回路２１１〜２１４、およびインバータ２１５を有する。
【００８２】
ＮＡＮＤ回路２１１の第１入力がドライブスキャンクロック信号ＤＳＣＫの供給ラインに接続され、ＮＡＮＤ回路２１２の第１入力がドライブスキャンクロック信号ＤＳＣＫの反転信号ｘＤＳＣＫの供給ラインに接続されている。そして、ＮＡＮＤ回路２１１，２１２の第２入力がドライブスキャンイネーブル信号ＤＳＥＮ１Ａの供給ラインに共通に接続されている。
ＮＡＮＤ回路２１３の第１入力がＮＡＮＤ回路２１１の出力に接続され、ＮＡＮＤ回路２１４の第１入力がＮＡＮＤ回路２１２の出力に接続されている。そして、ＮＡＮＤ回路２１３，２１４の第２入力がインバータ２１５の出力に共通に接続されている。
インバータ２１５の入力はドライブスキャンイネーブル信号ＤＥＳＮ１Ｂの供給ラインに接続されている。
【００８３】
この信号生成回路２００Ａにおいては、ドライブスキャンイネーブル信号ＤＳＥＮ１Ａ，ＤＳＥＮ１Ｂは、基本的に、同じパルスタイミングに設定される。
そして、ＮＡＮＤ回路２１３から第１ドライブスキャンイネーブル信号DSEN1-1が出力され、ＮＡＮＤ回路２１４から第２ドライブスキャンイネーブル信号DSEN1-2が出力される。
【００８４】
図２１は、図２０の信号生成回路のモードと出力である第１および第２ドライブスキャンイネーブル信号の対応関係を示す図である。
【００８５】
図２１に示すように、図２０の信号生成回路２００Ａにおいては、ＮＴＳＣ方式で２回のしきい値補正を行うモードの場合、第１および第２ドライブスキャンイネーブル信号ＤＳＥＮ１−１，１−２共に、ドライブスキャンイネーブル信号ＤＳＥＮ１Ａとなり、同じパルスタイミングの信号としてドライブスキャナ１０５に出力される。
ＮＴＳＣ方式でしきい値補正１回、およびＰＡＬ方式でしきい値補正を２回行うモードの場合には、第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１はドライブスキャンイネーブル信号ＤＳＥＮ１Ａとドライブスキャンクロック信号ＤＳＣＫとの論理積の結果とドライブスキャンイネーブル信号ＤＳＥＮ１ＢＴとの論理和の結果となり、第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２はドライブスキャンイネーブル信号ＤＳＥＮ１Ａとドライブスキャンクロック信号ＤＳＣＫの反転信号ｘＤＳＣＫとの論理積の結果とドライブスキャンイネーブル信号ＤＳＥＮ１ＢＴとの論理和の結果となり、異なる同じパルスタイミング(逆相)の信号としてドライブスキャナ１０５に出力される。
【００８６】
以下に、第２の構成例に係る信号生成回路を適用した場合の各モードに対応した動作波形を図２２〜図２６に示す。
【００８７】
図２２は、第２の構成を採用した場合のＮＴＳＣ方式でしきい値（閾値）補正２回の場合の各パルスの設定と、そのときの各出力パルスを表している。
このとき、図２２中Ａで示すように。しきい値補正は１回の発光で２回行われている。
【００８８】
図２３は、第２の構成例を採用した場合のＮＴＳＣ方式でしきい値（閾値）補正１回の場合の各パルスの設定と、そのときの各出力パルスを表している。
【００８９】
このとき、図２３中Ａで示すように、第１ドライブスキャンイネーブル信号ＤＳＥＮ１−１および第２ドライブスキャンイネーブル信号ＤＳＥＮ１−２は周期が倍になるため、閾値補正は１回の発光で１回行われている。
【００９０】
図２４、図２５、および図２６は、第２の構成例を採用した場合のＰＡＬ方式でしきい値（閾値）補正２回の場合の各パルスの設定と、そのときの各出力パルスを表している。なお、図２４〜図２６は、いわゆる垂直方向のスキャナ出力の第２段目、第３段目、第４段目の出力を表している。
【００９１】
ＰＡＬ方式では部分的にクロックパルスが伸びるため、駆動タイミングに不都合が起こらないようにイネーブルパルスの間引きを行う。
したがって、図中のライトスキャンイネーブル信号ＷＳＥＮとドライブスキャンイネーブル信号ＤＳＥＮ１は伸びたクロックパルスの前半または後半が間引かれている。
さらに出力段の奇数・偶数によってドライブスキャンイネーブル信号ＤＳＥＮ１を変えているので、図２４、図２５、および図２６ではそれぞれ利用するイネーブルパルスが異なっている。
結果としてこの場合、図２４、図２５、および図２６ともに、図中Ａで示すように、しきい値（閾値）補正が２回行われており、ＰＡＬ方式においても各段等しく駆動していることがわかる。
【００９２】
図２７、図２８、および図２９は、比較例として、本実施形態に係るスキャナ構成および第２の構成例の信号生成回路を適用していない装置におけるＰＡＬ対応の各パルスの設定と、そのときの各出力パルスを表している。
比較例の場合、出力段の奇数・偶数でイネーブルパルスを変えていないので、結果として図２８中Ｂで示すように、２回のしきい値補正動作の間に１Ｈ期間分だけ空いてしまっている。この場合、段によって閾値補正のかかり方が異なるため、輝度にバラつきが生じるおそれがある。
【００９３】
以上のように、本実施形態によれば、ＮＴＳＣ方式とＰＡＬ方式のどちらにも対応して正常な動作が得られ、よってリーク量の違いによる輝度のバラつきは起こらない。したがって、良好な画質を得ることができる。
【００９４】
なお、上記実施形態では、アクティブマトリクス型有機ＥＬ表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、液晶表示装置エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００９５】
またさらに、上記実施形態に係るアクティブマトリクス型有機ＥＬ表示装置や液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの電子機器の表示部として用いて好適なものである。
【００９６】
すなわち、本実施形態における表示装置１００は、図３０（Ａ）〜（Ｇ）に示す様々な電子機器、たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００９７】
なお、本発明の実施形態に係る表示装置は、図３１に開示したような、封止された構成のモジュール形状のものをも含む。
たとえば、画素アレイ部（有効表示領域）３５０を囲むようにシーリング部３５１が設けられ、このシーリング部を３５１接着剤として透明な、ガラス等の対向部３５２に貼り付けられ形成された表示モジュールが該当する。
この透明な対向部３５２には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するためのＦＰＣ（フレキシブルプリントサーキット）３５３が設けられていてもよい。
以下、この様な表示装置が適用された電子機器の例を示す。
【００９８】
図３０（Ａ）は本発明が適用されたテレビジョン３００の一例を示す。このテレビジョン３００は、フロントパネル３０１、フィルターガラス３０２等から構成される映像表示画面３０３を含み、本発明の実施形態に係る表示装置をその映像表示画面３０３に用いることにより作製される。
【００９９】
図３０（Ｂ），（Ｃ）は本発明が適用されたデジタルカメラ３１０の一例を示す。デジタルカメラ３１０は、撮像レンズ３１１、フラッシュ用の発光部３１２、表示部３１３、コントロールスイッチ３１４等を含み、本発明の実施形態に係る表示装置をその表示部３１３に用いることにより作製される。
【０１００】
図３０（Ｄ）は本発明が適用されたビデオカメラ３２０を示す。ビデオカメラ３２０は、本体部３２１、前方を向いた側面に被写体撮影用のレンズ３２２、撮影時のスタート／ストップスイッチ３２３、表示部３２４等を含み、本発明の実施形態に係る表示装置をその表示部３２４に用いることにより作製される。
【０１０１】
図３０（Ｅ），（Ｆ）は本発明が適用された携帯端末装置３３０を示す。携帯端末装置３３０は、上側筐体３３１、下側筐体３３２、連結部（ここではヒンジ部）３３３、ディスプレイ３３４、サブディスプレイ３３５、ピクチャーライト３３６、カメラ３３７等を含み、本発明の実施形態に係る表示装置をそのディスプレイ３３４やサブディスプレイ３３５に用いることにより作製される。
【０１０２】
図３０（Ｇ）は本発明が適用されたノート型パーソナルコンピュータ３４０を示す。ノート型パーソナルコンピュータ３４０は、本体３４１に、文字等を入力するとき操作されるキーボード３４２、画像を表示する表示部３４３等を含み、本発明の実施形態に係る表示装置をその表示部３４３に用いることにより作製される。
【図面の簡単な説明】
【０１０３】
【図１】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の画素回路の一構成例を示す回路図である。
【図３】有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図４】図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【図５】初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ素子の動作点を示す図である。
【図６】本発明の実施形態に係るスキャナおよび画素回路を採用した有機ＥＬ表示装置の構成を示すブ図である。
【図７】本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図８】本実施形態に係る画素回路の基本的動作を説明するためのタイミングチャートである。
【図９】本実施形態に係るＮＴＳＣ方式とＰＡＬ方式を１つの信号で切り替えることができるスキャナの回路構成を示す図である。
【図１０】ドライブスキャンイネーブル信号生成回路の第１の構成例を示す回路図である。
【図１１】図１０の信号生成回路の信号ＶＰＡＬと出力である第１および第２ドライブスキャンイネーブル信号の対応関係を示す図である。
【図１２】本実施形態の第１の構成例に係るＮＴＳＣ方式でしきい値（閾値）補正２回の場合の各パルスの設定と、そのときの各出力パルスを示す図である。
【図１３】本実施形態の第１の構成例に係るＮＴＳＣ方式でしきい値（閾値）補正１回の場合の各パルスの設定と、そのときの各出力パルスを示す図である。
【図１４】本実施形態に係るＰＡＬ方式でしきい値（閾値）補正１回の場合の各パルスの設定と、そのときの各出力パルスを示す図であって、第１段目のときの波形を示す図である。
【図１５】本実施形態に係るＰＡＬ方式でしきい値（閾値）補正１回の場合の各パルスの設定と、そのときの各出力パルスを示す図であって、第２段目のときの波形を示す図である。
【図１６】本実施形態に係るＰＡＬ方式でしきい値（閾値）補正１回の場合の各パルスの設定と、そのときの各出力パルスを示す図であって、第３段目のときの波形を示す図である。
【図１７】本実施形態に係るスキャナ構成および信号生成回路を適用していない装置におけるＰＡＬ対応の各パルスの設定と、そのときの各出力パルスを示す図であって、第１段目のときの波形を示す図である。
【図１８】本実施形態に係るスキャナ構成および信号生成回路を適用していない装置におけるＰＡＬ対応の各パルスの設定と、そのときの各出力パルスを示す図であって、第２段目のときの波形を示す図である。
【図１９】本実施形態に係るスキャナ構成および信号生成回路を適用していない装置におけるＰＡＬ対応の各パルスの設定と、そのときの各出力パルスを示す図であって、第３段目のときの波形を示す図である。
【図２０】ドライブスキャンイネーブル信号生成回路の第２の構成例を示す回路図である。
【図２１】図２０の信号生成回路のモードと出力である第１および第２ドライブスキャンイネーブル信号の対応関係を示す図である。
【図２２】第２の構成を採用した場合のＮＴＳＣ方式でしきい値（閾値）補正２回の場合の各パルスの設定と、そのときの各出力パルスを表している。
【図２３】本実施形態の第２の構成例に係るＮＴＳＣ方式でしきい値（閾値）補正１回の場合の各パルスの設定と、そのときの各出力パルスを示す図である。
【図２４】本実施形態に係るＰＡＬ方式でしきい値（閾値）補正２回の場合の各パルスの設定と、そのときの各出力パルスを示す図であって、第１段目のときの波形を示す図である。
【図２５】本実施形態に係るＰＡＬ方式でしきい値（閾値）補正２回の場合の各パルスの設定と、そのときの各出力パルスを示す図であって、第２段目のときの波形を示す図である。
【図２６】本実施形態に係るＰＡＬ方式でしきい値（閾値）補正２回の場合の各パルスの設定と、そのときの各出力パルスを示す図であって、第３段目のときの波形を示す図である。
【図２７】本実施形態に係るスキャナ構成および第２の構成例の信号生成回路を適用していない装置におけるＰＡＬ対応の各パルスの設定と、そのときの各出力パルスを示す図であって、第１段目のときの波形を示す図である。
【図２８】本実施形態に係るスキャナ構成および第２の構成例の信号生成回路を適用していない装置におけるＰＡＬ対応の各パルスの設定と、そのときの各出力パルスを示す図であって、第２段目のときの波形を示す図である。
【図２９】本実施形態に係るスキャナ構成および第２の構成例の信号生成回路を適用していない装置におけるＰＡＬ対応の各パルスの設定と、そのときの各出力パルスを示す図であって、第３段目のときの波形を示す図である。
【図３０】本発明の実施形態に係る表示装置が適用される電子機器の例を示す図である。
【図３１】本発明の実施形態に係る表示装置は、封止された構成のモジュール形状のものをも含むことを説明するための図である。
【符号の説明】
【０１０４】
１００・・・表示装置、１０１・・・画素回路、１０２・・・画素アレイ部、１０３・・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０４１−１〜１０４１−ｍ・・・シフトレジスタ、１０４２−１〜１０４２−ｍ・・・インバータ、１０４３−１〜１０４３−ｍ・・・ＡＮＤ回路、１０５・・・ドライブスキャナ（ＤＳＣＮ）、１０５１−１〜１０５１−ｍ・・・シフトレジスタ、１０５２−１〜１０５２−ｍ・・・ＡＮＤ回路、１０５３−１〜１０５３−ｍ・・・ＮＯＲ回路、１０６・・・オートドライブスキャナ（ＡＺＳＣＮ）、ＤＴＬ・・・データ線、ＷＳＬ・・・走査線、ＤＳＬ・・・駆動線、ＡＺ１Ｌ，ＡＺ２Ｌ・・・オートゼロ線、１１１・・・スイッチとしてのｐチャネルＴＦＴ、１１２・・・ドライブ（駆動）トランジスタとしてのｎチャネルＴＦＴ、１１３〜１１５・・・スイッチとしてのｎチャネルＴＦＴ、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード、２００，２００Ａ・・・ドライブスキャンイネーブル信号生成回路、２０１，２１５・・・インバータ、２０２〜２０６，２１１〜２１４・・・ＮＡＮＤ回路、３００・・・テレビジョン、３１０・・・デジタルカメラ、３２０・・・ビデオカメラ、３３０・・・携帯端末装置、３４０・・・ノート型パーソナルコンピュータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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