(57)【要約】【課題】効率的なレイアウト構成をとり、（１００）面基板上に形成するよりも特性が向上し、バラツキのないCMOS領域を備えた半導体装置を得る。【解決手段】本発明における半導体装置は、（１００）面基板１と、（１００）面基板１上に部分的に形成された（１１０）面結晶層１０と、（１００）面基板１上にチャネルが直交する方向に配置された複数のNMOS２１と、（１１０）面結晶層１０上にチャネルが直交する方向に配置された複数のPMOS２２とを備え、（１１０）面結晶層１０は、その結晶方位＜１１０＞方向が、（１００）面基板１の結晶方位＜１１０＞方向に対し、平面視４５°回転した方向であり、複数のNMOS２１およびPMOS２２は、ともにチャネルの方向が前記（１００）面基板１の結晶方位＜１１０＞方向とその直交方向とに配置される。【選択図】図２
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【特許請求の範囲】
【請求項１】
（１００）面基板と、
前記（１００）面基板上に部分的に形成された（１１０）面結晶層と、
前記（１００）面基板上にチャネルが直交する方向に配置された複数のNチャネルMOSFETと、
前記（１１０）面結晶層上にチャネルが直交する方向に配置された複数のPチャネルMOSFETと、を備え、
前記（１１０）面結晶層は、その結晶方位＜１１０＞方向が、前記（１００）面基板の結晶方位＜１１０＞方向に対し、平面視４５°回転した方向であり、
前記複数のNチャネルMOSFETおよびPチャネルMOSFETは、ともにチャネルの方向が前記（１００）面基板の結晶方位＜１１０＞方向とその直交方向とに配置される半導体装置。
【請求項２】
請求項１に記載の半導体装置を製造する方法であって、
前記（１００）面基板を準備する工程と、
前記（１００）面基板上に（１１０）面基板を張り合わせる工程とを備え、
前記（１１０）面基板は、その結晶方位＜１１０＞方向が、前記（１００）面基板の結晶方位＜１１０＞方向に対し、平面視４５°回転した方向に、前記（１００）面基板に張り合わされ、
前記（１１０）面基板の結晶状態を部分的に、前記（１００）面基板と同じ結晶状態に変換する工程と、を備える半導体装置の製造方法。
【請求項３】
（１００）面基板と、
前記（１００）面基板上に部分的に形成された（１１０）面結晶層と、
前記（１００）面基板上にチャネルが直交する方向に配置された複数のNチャネルMOSFETと、
前記（１１０）面結晶層上にチャネルが直交する方向に配置された複数のPチャネルMOSFETと、を備え、
前記（１１０）面結晶層は、その結晶方位＜１１０＞方向が、前記（１００）面基板の結晶方位＜１１０＞方向と同一方向であり、
前記複数のNチャネルMOSFETは、チャネルの方向が前記（１００）面基板の結晶方位＜１１０＞方向とその直交方向とに配置され、
前記複数のPチャネルMOSFETは、チャネルの方向が前記（１１０）面結晶層の結晶方位＜１１０＞方向に対し４５°回転した方向に配置される半導体装置。
【請求項４】
請求項３に記載の半導体装置を製造する方法であって、
前記（１００）面基板を準備する工程と、
前記（１００）面基板上に（１１０）面基板を張り合わせる工程とを備え、
前記（１１０）面基板は、その結晶方位＜１１０＞方向が、前記（１００）面基板の結晶方位＜１１０＞方向と同一方向に、前記（１００）面基板に張り合わされ、
前記（１１０）面基板の結晶状態を部分的に、前記（１００）面基板と同じ結晶状態に変換する工程と、を備える半導体装置の製造方法。
【請求項５】
（１００）面基板と、
前記（１００）面基板上に部分的に形成された（１１０）面結晶層と、
前記（１００）面基板上にチャネルが直交する方向に配置された複数のNチャネルMOSFETと、
前記（１１０）面結晶層上にチャネルが直交する方向に配置された複数のPチャネルMOSFETと、を備え、
前記（１１０）面結晶層は、その結晶方位＜１１０＞方向が、前記（１００）面基板の結晶方位＜１１０＞方向と同一方向であり、
前記複数のNチャネルMOSFETおよびPチャネルMOSFETは、ともにチャネルの方向が前記（１００）面基板の結晶方位＜１１０＞方向とその直交方向とに配置され、
チャネルの方向が前記（１１０）面結晶層の結晶方位＜１００＞方向の前記PチャネルMOSFETはチャネルの移動度が大きくなるブースト手段を備える半導体装置。
【請求項６】
前記ブースト手段は、前記＜１００＞方向のPチャネルMOSFETのソース，ドレイン領域にSiより格子定数の大きい半導体材料を備える請求項５記載の半導体装置。
【請求項７】
前記ブースト手段は、前記＜１００＞方向のPチャネルMOSFET上に圧縮歪みが加わるストレス膜を備える請求項５記載の半導体装置。
【請求項８】
前記ブースト手段は、前記＜１００＞方向のPチャネルMOSFETのSi層上にSiより格子定数の大きい半導体材料のエピ層を備える請求項５記載の半導体装置。
【請求項９】
請求項５に記載の半導体装置を製造する方法であって、
前記（１００）面基板を準備する工程と、
前記（１００）面基板上に（１１０）面基板を張り合わせる工程とを備え、
前記（１１０）面基板は、その結晶方位＜１１０＞方向が、前記（１００）面基板の結晶方位＜１１０＞方向と同一方向に、前記（１００）面基板に張り合わされ、
前記（１１０）面基板の結晶状態を部分的に、前記（１００）面基板と同じ結晶状態に変換する工程と、を備える半導体装置の製造方法。
【請求項１０】
（１００）面基板と、
前記（１００）面基板上に部分的に形成された（１１０）面結晶層と、
前記（１００）面基板上にチャネルが直交する方向に配置された複数のNチャネルMOSFETと、
前記（１１０）面結晶層上にチャネルが直交する方向に配置された複数のPチャネルMOSFETと、を備え、
前記（１１０）面結晶層は、その結晶方位＜１１０＞方向が、前記（１００）面基板の結晶方位＜１１０＞方向と同一方向であり、
前記複数のNチャネルMOSFETおよびPチャネルMOSFETは、ともにチャネルの方向が前記（１００）面基板の結晶方位＜１１０＞方向とその直交方向とに配置され
チャネルの方向が前記（１１０）結晶面の結晶方位＜１００＞方向の前記PチャネルMOSFETはチャネル幅が＜１１０＞方向のチャネル長より長く形成される半導体装置。
【請求項１１】
請求項１０に記載の半導体装置を製造する方法であって、
前記（１００）面基板を準備する工程と、
前記（１００）面基板上に（１１０）面基板を張り合わせる工程と、
前記（１１０）面基板は、その結晶方位＜１１０＞方向が、前記（１００）面基板の結晶方位＜１１０＞方向と同一方向に、前記（１００）面基板に張り合わされ、
前記（１１０）面基板の結晶状態を部分的に、前記（１００）面基板と同じ結晶状態に変換する工程と、を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、（１００）面基板上に（１１０）面結晶層が部分的に形成された半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より同一基板上にCMOSを形成する場合は、（１００）面基板を用いてPチャネルMOSFET（以下PMOSと略記），NチャネルMOSFET（以下NMOSと略記）を形成するのが一般的であった。しかし、トランジスタの特性向上の要求がある中、（１００）面基板にPMOS，NMOSを形成する半導体装置では特にPMOSの特性向上に限界があった。電子移動度は（１００）面基板の方が（１１０）面基板よりも大きいことから、NMOSは（１００）面基板上に形成すると動作が最大になるが、正孔移動度は（１１０）面基板の方が（１００）面基板よりも大きいことから、PMOSは（１１０）面基板上に形成した方が動作が最大になるためである。
【０００３】
そこで、（１００）面基板上に、結晶方位＜１１０＞方向を同一方向に揃えた（１１０）面結晶層を部分的に形成するHOT（Hybrid Orientation Technology）基板を用いて、（１００）面基板上にNMOSを形成し、（１１０）面結晶層上にPMOSを形成する半導体装置が提案されている（下記非特許文献参照）。
【０００４】
【非特許文献１】M.Yang et al.，IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.５３,NO．５，２００６年５月，p９６５
【非特許文献２】C.Y.Sung et al.，IEDM，２００５年，p２３５
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の効率的なレイアウトは一般的にNMOS，PMOSともチャネル方向が直交するような２種類の方向を混在して省スペース化を実現している。上記非特許文献に記載されているHOT基板を用いた半導体装置において、（１００）面基板ではチャネル方向が直交する場合、それぞれの結晶方位は同等であるため直交するNMOSのドレイン電流（Id）は同一である。また、チャネルの移動度が最大の結晶方位＜１１０＞方向が使えるためIdが最大になる。
【０００６】
しかしながら、（１１０）面結晶上にチャネル方向が直交するようにPMOSを形成する場合、最大の移動度を示す結晶方位＜１１０＞方向に対して直交する結晶方位は最小の移動度を示す＜１００＞方向に相当する。従って、（１１０）面結晶層上にPMOSを形成する場合、チャネルが直交するレイアウトでは、それぞれのIdが同一にならないためデバイスの特性が変わるという問題があった。
【０００７】
また、上記問題を解消するために、チャネル方向を直交二方向でなく結晶方位＜１１０＞方向の一方向にそろえることによりPMOSの特性は向上しIdのバラツキも解消するが、レイアウトの自由度がなくなり、チップサイズが大きくなるという問題があった。
【０００８】
そこで本発明はかかる問題を解決するためになされたものであり、チャネル方向が直交する効率的なレイアウト構成をとり、（１００）結晶面上に形成したPMOSよりも特性が向上し、IdのバラツキのないCMOS領域を備えた半導体装置を得ることを目的としている。
【課題を解決するための手段】
【０００９】
本発明の一実施形態における半導体装置は、（１００）面基板と、前記（１００）面基板上に部分的に形成された（１１０）面結晶層と、前記（１００）面基板上にチャネルが直交する方向に配置された複数のNチャネルMOSFETと、前記（１１０）面結晶層１０上にチャネルが直交する方向に配置された複数のPチャネルMOSFETとを備える。前記（１１０）面結晶層１０は、その結晶方位＜１１０＞方向が、前記（１００）面基板の結晶方位＜１１０＞方向に対し、平面視４５°回転した方向であり、前記複数のNチャネルMOSFETおよびPチャネルMOSFETは、ともにチャネルの方向が前記（１００）面基板の結晶方位＜１１０＞方向とその直交方向とに配置される。
【発明の効果】
【００１０】
本発明の一実施形態によれば、PMOSを形成する（１１０）面結晶の結晶方位＜１１０＞方向を、NMOSを形成する（１００）面基板の結晶方位＜１００＞方向に対し、４５°回転して張り合わせてHOT基板を形成する。PMOSのチャネル方向は、（１００）面基板の結晶方位＜１１０＞方向に形成されたNMOSと同一方向にPMOSを配置する。この構成により、PMOSのチャネル方向は（１１０）面結晶の結晶方位＜１１０＞方向から４５°回転した方向となり、直交して配置されたチャネル方向の結晶方位は同等になる。よって、チャネル方向が直交する効率的なレイアウト構成をとることができ、かつ、それぞれのPMOSのIdは同一になり、さらに（１００）結晶面上に形成したPMOSよりも特性が向上した半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
［実施の形態１］
図１はCMOS領域４を形成するSPE（Solid Phase Epitaxy）技術を示した図である。図１（a）の（１００）面基板１上に図１（a）の（１１０）面基板２を張り合わせたHOT（Hybrid Orientation Technology）基板３（図１（b））のうち、CMOSを形成する領域の一部（図１（c））を抜き出して説明する。
【００１２】
CMOS領域４のうちのPMOS領域にレジスト５を生成し、CMOS領域４上からSiを注入してNMOS領域のみ（１１０）面基板２をアモルファス化する（図１（d））。次にアニール処理を行いアモルファス化された部分が基板を種結晶として固層エピ成長し、（１１０）面基板２の結晶状態が（１００）面基板１と同じ結晶状態に変換される（図１（e））。次に素子分離（STI）を行い、PMOS，NMOS領域にそれぞれPMOS２２，NMOS２１（図２参照）を形成することにより、HOT基板３上にCMOS領域４が形成される（図１（f））。
【００１３】
図２は本発明の実施の形態１における半導体装置のCMOS領域４の一部を示した図である。本発明の実施の形態１の特徴は、図１の工程を行い、（１００）面基板１上に部分的に（１１０）面結晶層１０（図１の（１１０）面基板２よりなる）を形成する際に、（１１０）面結晶層１０の結晶方位＜１１０＞方向が、ベース基板の（１００）面基板１の結晶方位＜１１０＞方向に対し、４５°回転して張り合わせて図１（a），（b）の工程を行うことによりHOT基板３を形成する点である。このHOT基板３を用いて、NMOS２１は（１００）面基板１上にチャネルが直交する方向に複数配置され、PMOS２２は（１１０）面結晶層１０上にチャネルが直交する方向に複数配置され、CMOS領域４を形成する。
【００１４】
ここで、NMOS２１およびPMOS２２は、ともにチャネルの方向が同一であり、（１００）面基板１の結晶方位＜１１０＞方向とその直交方向とに配置される。すなわち、PMOS２２のチャネル方向は（１１０）面結晶層１０の結晶方位＜１１０＞方向から４５°回転した結晶方向になる。
【００１５】
以上のレイアウト構成から、PMOS２２は（１１０）面結晶層１０の結晶方位＜１１０＞方向から４５°回転した方向がチャネルとなり、直交して配置されたチャネル方向の結晶方位は同等になるため、それぞれのPMOS２２のIdは同等になる。また、PMOS２２の配置とNMOS２１の配置が同一方向に設定できるので、CMOSとして効率良くレイアウトができる。また、この時のNMOS２１のチャネル方向は、（１００）面基板１の結晶方位＜１１０＞方向が使えるためチャネルの移動度が最大になる。
【００１６】
［実施の形態２］
図３は本発明の実施の形態２における半導体装置のCMOS領域４の一部を示した図である。図１の工程を行い、（１００）面基板１上に部分的に（１１０）面結晶層１０（図１の（１１０）面基板２よりなる）を形成する際に、（１１０）面結晶層１０の結晶方位＜１１０＞方向が、ベース基板の（１００）面基板１の結晶方位＜１１０＞方向と揃うように張り合わせて図１（a），（b）の工程を行うことによりHOT基板３を形成する。このHOT基板３を用いて、NMOS２１は（１００）面基板１上にチャネルが直交する方向に複数配置され、PMOS２２は（１１０）面結晶層１０上にチャネルが直交する方向に複数配置され、CMOS領域４を形成する。
【００１７】
ここで本発明の実施の形態２の特徴は、NMOS２１はチャネルの方向が（１００）面基板１の結晶方位＜１１０＞方向とその直交方向とに配置され、PMOS２２はチャネル方向が（１１０）面結晶層１０および（１００）面基板１の結晶方位＜１１０＞方向から４５°回転した結晶方向に配置される点である。
【００１８】
以上のレイアウト構成から、PMOS２２は（１１０）面結晶層１０の結晶方位＜１１０＞方向から４５°回転した方向がチャネルとなり、直交して配置されたチャネル方向の結晶方位は同等になるため、それぞれのPMOS２２のIdは同等になる。また、この時のNMOS２１のチャネル方向は、（１００）面基板１の結晶方位＜１１０＞方向が使えるためチャネルの移動度が最大になる。
【００１９】
［実施の形態３］
図４は本発明の実施の形態３における半導体装置のCMOS領域４の一部を示した図である。図１の工程を行い、（１００）面基板１上に部分的に（１１０）面結晶層１０（図１の（１１０）面基板２よりなる）を形成する際に、（１１０）面結晶層１０の結晶方位＜１１０＞方向が、ベース基板の（１００）面基板１の結晶方位＜１１０＞方向と揃うように張り合わせて図１（a），（b）の工程を行うことによりHOT基板３を形成する。このHOT基板３を用いて、NMOS２１は（１００）面基板１上にチャネルが直交する方向に複数配置され、PMOS２２は（１１０）面結晶層１０上にチャネルが直交する方向に複数配置され、CMOS領域４を形成する。
【００２０】
NMOS２１およびPMOS２２は、ともにチャネルの方向が同一であり、（１００）面基板１および（１１０）面結晶層１０の結晶方位＜１１０＞方向とその直交方向とに配置される。
【００２１】
ここで、チャネル移動度はチャネル方向が結晶方位＜１００＞方向が最小であり、結晶方位＜１１０＞方向が最大であることから、直交して配置されたPMOS２２のうち、チャネル方向が結晶方位＜１００＞方向のPMOS２２のIdは結晶方位＜１１０＞方向に対し約３０％劣化する。そこで、本発明の実施の形態３の特徴は、以下のブースト手段を付加して結晶方位＜１００＞方向のチャネルの移動度を大きくする点である。
【００２２】
図６は第１のブースト手段を示す図である。チャネル方向が＜１００＞方向のPMOS領域（図４の圧縮歪み領域２３）のみ、ソース・ドレイン領域のSiをリセスエッチングして、エッチングしたソース・ドレイン領域にSiGe等のSiより格子定数の大きい材料を選択エピタキシャル成長させる。例えば、ボロン（B）をドーピングしたGe濃度２０％のSiGeが用いられる。これによりSiの結晶格子中のGeにより、リセス・ソース・ドレイン間チャネルが一軸圧縮応力で歪むため、正孔の移動度が大きくなり駆動電流Idが大きくなる。
【００２３】
図７は第２のブースト手段を示す図である。チャネル方向が＜１００＞方向のPMOS領域（図４の圧縮歪み領域２３）のみ、PMOS２２上にSiN等のストレス膜（圧縮膜）３６を導入する。これにより＜１００＞方向のチャネル部には一軸圧縮歪みが働き、正孔の移動度が大きくなり駆動電流Idが大きくなる。
【００２４】
図８は第３のブースト手段を示す図である。チャネル方向が＜１００＞方向のPMOS領域（図４の圧縮歪み領域２３）のSi層上の表面にSiGe等のSiより格子定数の大きい半導体材料を選択エピタキシャル成長させ、このエピ層上にPMOS２２を形成する。これにより＜１００＞方向のチャネル部には二軸圧縮歪みが働き、正孔の移動度が大きくなり駆動電流Idが大きくなる。
【００２５】
以上の構成から、＜１００＞方向のPMOS２２のIdが増加し、＜１１０＞方向のIdと同等にすることが出来る。また、この時のNMOS２１のチャネル方向は、（１００）面基板１の結晶方位＜１１０＞方向が使えるためチャネルの移動度が最大になる。
【００２６】
［実施の形態４］
図５は本発明の実施の形態４における半導体装置のCMOS領域４の一部を示した図である。図１の工程を行い、（１００）面基板１上に部分的に（１１０）面結晶層１０（図１の（１１０）面基板２よりなる）を形成する際に、（１１０）面結晶層１０の結晶方位＜１１０＞方向が、ベース基板の（１００）面基板１の結晶方位＜１１０＞方向と揃うように張り合わせて図１（a），（b）の工程を行うことによりHOT基板３を形成する。このHOT基板３を用いて、NMOS２１は（１００）面基板１上にチャネルが直交する方向に複数配置され、PMOS２２は（１１０）面結晶層１０上にチャネルが直交する方向に複数配置され、CMOS領域４を形成する。
【００２７】
NMOS２１およびPMOS２２は、ともにチャネルの方向が同一であり、（１００）面基板１および（１１０）面結晶層１０の結晶方位＜１１０＞方向とその直交方向とに配置される。
【００２８】
ここで、実施の形態３と同様に、直交して配置されたPMOS２２のうち、チャネル方向が＜１００＞方向のPMOS２２のIdは＜１１０＞方向に対し約３０％劣化する。そこで、本発明の実施の形態４の特徴は、チャネル方向が＜１００＞方向のPMOS２２のW（チャネル幅）を＜１１０＞方向のPMOS２２のWより大きくする点である。
【００２９】
以上の構成から、＜１００＞方向のPMOS２２のIdが増加し、＜１１０＞方向のIdと同等にすることが出来る。また、この時のNMOS２１のチャネル方向は、（１００）面基板１の結晶方位＜１１０＞方向が使えるためチャネルの移動度が最大になる。
【図面の簡単な説明】
【００３０】
【図１】HOT基板にCMOS領域を形成する工程を示した図である。
【図２】本発明の実施の形態１における半導体装置のCMOS領域の一部を示した図である。
【図３】本発明の実施の形態２における半導体装置のCMOS領域の一部を示した図である。
【図４】本発明の実施の形態３における半導体装置のCMOS領域の一部を示した図である。
【図５】本発明の実施の形態４における半導体装置のCMOS領域の一部を示した図である。
【図６】本発明の実施の形態３における半導体装置の圧縮歪みを示した図である。
【図７】本発明の実施の形態３における半導体装置の圧縮歪みを示した図である。
【図８】本発明の実施の形態３における半導体装置の圧縮歪みを示した図である。
【符号の説明】
【００３１】
１  （１００）面基板、２  （１１０）面基板、３  HOT基板、４  CMOS領域、５  レジスト、１０  （１１０）面結晶層、２１  NMOS、２２  PMOS、２３  圧縮歪み領域、３１  ゲート絶縁膜、３２  ゲート、３３  サイドウォール、３４  チャネル部、３５  エクステンション、３６  ストレス膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008218797.tif 000007
【図６】
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【図７】
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【図８】
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