(57)【要約】【課題】半導体装置のシミュレーション方法において、デバイス構造を２次元化したとしても、電気的特性を高速かつ収束性良く計算することを目的とする。【解決手段】２次元構造の半導体装置の電界分布を求めるシミュレーションを行うに際し、（１）各領域４１〜４３の境界層となる絶縁膜１１、絶縁層３０を独立した物質として定義し、（２）絶縁膜１１、絶縁層３０の属性としてγ1、γ２、γ３というパラメータ（補正係数γ）を設定し、（３）電界分布の計算に対して、部位ごとに例えば実容量が正しくなるようパラメータγ１、γ２、γ３を反映する。【選択図】図１
2008034431.tif 000002
【特許請求の範囲】
【請求項１】
第１のシリコン基板（１２）と第２のシリコン基板（１３）とが絶縁膜（１１）を介して貼り合わされたＳＯＩ基板（１０）のうち、前記第２のシリコン基板に前記絶縁膜に達するトレンチ（２０）が形成されることで前記第２のシリコン基板に複数の領域が形成されると共に、前記複数の領域が前記トレンチ内に形成された絶縁層（３０）によってそれぞれ絶縁分離された半導体装置において、前記複数の領域それぞれの電気的特性を前記半導体装置の２次元構造をもとにシミュレーションする方法であって、
前記絶縁膜のうち前記第１のシリコン基板と前記複数の領域のいずれかとに挟まれた部分の物性値、および、前記絶縁層のうち、前記複数の領域のうちの二つの領域に挟まれた部分の物性値それぞれが、前記絶縁膜を挟む前記第１のシリコン基板と前記複数の領域のいずれかとが対向する面積の大きさ、または前記絶縁層を挟む前記複数の領域のいずれかが対向する面積の大きさにそれぞれ応じた値となる補正係数（γ）を設定すると共に、この補正係数を用いて前記半導体装置の電気的特性をシミュレーションすることを特徴とする半導体装置の特性シミュレーション方法。
【請求項２】
前記補正係数γは、前記絶縁膜の誘電率、および前記絶縁層の誘電率であることを特徴とする請求項１に記載の半導体装置の特性シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板に形成されたトレンチによって分離された複数の領域における電気的特性を算出する半導体装置の特性シミュレーション方法に関する。
【背景技術】
【０００２】
従来より、ＳＯＩ基板に形成される部分空乏型のトランジスタのデバイス動作解析を行う目的において、ＳＰＩＣＥパラメータ抽出およびＳＰＩＣＥ計算を行う方法が、例えば特許文献１で提案されている。この特許文献１では、ＳＯＩ基板に部分空乏型トランジスタを形成したモデルにおいて、ＳＰＩＣＥパラメータ抽出およびＳＰＩＣＥ計算を行う場合、ボディー電流（電荷量）を０とすると共に、回路動作中の定常状態の情報をマクロパラメータとして扱うことで、ボディー電流に係るパラメータ抽出並びに回路動作中の定常状態を求める計算を省略している。
【０００３】
これにより、ボディー電流に係るＳＰＩＣＥパラメータの抽出並びに回路動作中の定常状態を求める計算の省略を図ると共に、ボディー電流の絶対値が小さいことに起因する計算精度と計算時間並びに収束性の向上を図っている。
【０００４】
また特許文献２においては、初期状態を初期ボディー電荷量で指定すると共に、部分空乏型トランジスタの導電型およびサイズに応じて該各部分型トランジスタの初期ボディー電荷量を決定し、該トランジスタの各端子の初期電流を０とする。これにより複数の部分空乏化トランジスタのうち等価なトランジスタの初期ボディー電荷量が同一となることで、従来に対して回路シミュレーションの収束性が向上することを図っている。
【０００５】
ＳＰＩＣＥを用いたこれらの回路シミュレーションにおいては、ボディーに該当するノードの初期値としてフローティング電位を設定すると一般的には計算が収束しなくなるため、ボディー電荷量に前提を置くことにより本来フローティング電位であるボディー電位を規定することを特徴としたものである。これらの前提条件が不明な場合にはボディー電位を妥当でない値に設定してしまう可能性があり、正確なシミュレーション結果が得られない可能性がある。さらに解析モデル作成の段階において、全動作範囲に適合するＳＰＩＣＥパラメータの抽出は難しいため、解析できる電圧電流の範囲は制限されてしまう。
【０００６】
また、特に部分空乏型トランジスタが、ＳＯＩ基板およびトレンチを介して、電気的に絶縁された他の複数領域に接しているような構造においては、トランジスタに隣接する各領域がトランジスタのボディーと容量的に結合する。よってあらかじめ隣接する領域の電位状態を何らかの方法で推定しない限り、トランジスタのボディー電流またはマクロパラメータを決定することができない。任意の入力に対して隣接領域の電位状態を推定するのは困難であるため、一般にデバイスシミュレーションを用いることが必要となる。以上のことにより、従来のＳＰＩＣＥをベースとした回路解析技術においては解析できる事象は限定されたものであることがわかる。より一般的な問題を解析するためには、デバイスシミュレーションを導入することが必要である。
【０００７】
デバイスシミュレーションでは、初期的にフローティングな領域もポアソン方程式に基づく解析により発散せず計算できるため、ＳＰＩＣＥに基づく回路解析時のようなボディー電荷への作為的な初期条件設定は不要であり、より高精度な解析が可能となる。
【特許文献１】特開２００４−１７９５０２号公報
【特許文献２】特開２００３−２８１２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、デバイスシミュレーションでは、ＳＯＩ基板およびトレンチで囲まれた複数の領域で構成されるデバイスのシミュレーションにおいては、複数の領域を分離する絶縁膜によって領域対向面に寄生容量が発生することを考慮しなければならない。ＳＰＩＣＥのような回路解析による手段であれば、デバイスの形状から各領域間の寄生容量を計算してこれらをネットリストに追加すれば容易に実現できる。しかしながら、デバイスシミュレーションによりこの容量を考慮した電気的特性を正確に計算するためには、各領域の寸法（対向面積や膜厚等）を正確に反映させ寄生容量が実際の同等になるよう、３次元構造を解析しなければならない。しかし３次元構造のデバイスシミュレーションはたとえ単純な構造でも計算規模が大きくなるうえ、メッシュ構造に不整合がおきやすくなるため一般的に計算の収束性は低下する。
【０００９】
更に各領域のスケールが大幅に異なる場合、例えば巨大なフィールド領域に隣接して面積の小さな分離領域が挟まれている場合では、各領域間の面積効果を正確にするため、実際の領域長に比例させてモデル構造の寸法を決定する必要がある。このため、計算に必要なメッシュ数が多くなってしまい、計算が煩雑になると共に計算時間が膨大となってしまう。
【００１０】
もしデバイス構造を２次元化してデバイス構造の電気的特性をシミュレーションすることができれば、解析に必要なメッシュ数を１桁以上少なくできるため、計算速度は著しく向上し、収束性も改善される。デバイス構造を２次元とみなすためには、上記ＳＯＩ基板およびトレンチによって発生する各領域間の寄生容量を正しく設定する課題を解決する必要がある。これを実現する最も簡単な方法として、各領域が接触する長さを寄生容量に比例させて変更させることが考えられる。こうすることにより寄生容量による領域間相互の電位干渉については、３次元解析と同等の結果を得ることが可能となる。
【００１１】
しかしながら実際の面積を境界の寸法にそのまま反映しなければならないため、３次元的に面積の小さな分離領域のモデル構造は、他の部位に対して極端に微細な寸法となってしまう。このため他の領域とのメッシュ間隔が極端に異なることによる計算収束性の悪化を招くか、あるいはこれを防止するためにより広い部位にメッシュを追加することで解析時間が膨大なものになってしまう。
【００１２】
また断面形状が実際のデバイスに対しデフォルメされてしまう結果、トランジスタの断面方向の寸法が実際と異なってしまうことにより、特性の計算結果が正確にならなくなってしまう。
【００１３】
本発明は、上記点に鑑み、半導体装置のシミュレーション方法において、デバイス構造を２次元化したとしても、電気的特性を高速かつ収束性良く計算することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は、第１のシリコン基板（１２）と第２のシリコン基板（１３）とが絶縁膜（１１）を介して貼り合わされたＳＯＩ基板（１０）のうち、第２のシリコン基板に絶縁膜に達するトレンチ（２０）が形成されると共に、このトレンチ内に絶縁層（３０）が形成されることで第２のシリコン基板が複数の領域に絶縁分離された半導体装置において、絶縁膜のうち第１のシリコン基板と複数の領域のいずれかとに挟まれた部分の物性値、および、絶縁層のうち、複数の領域のうちの二つの領域に挟まれた部分の物性値それぞれが、絶縁膜を挟む第１のシリコン基板と複数の領域のいずれかとが対向する面積の大きさ、または絶縁層を挟む複数の領域のいずれかが対向する面積の大きさにそれぞれ応じた値となる補正係数（γ）を設定すると共に、この補正係数を用いて半導体装置の電気的特性をシミュレーションすることを特徴とする。
【００１５】
このようにすれば、半導体装置における各領域の実際の面積比と無関係にシミュレーション上の寸法を設定することができる。つまり、半導体装置を３次元構造としてみたとき、奥行きの寸法情報を補正係数に含めてしまうことで、半導体装置を２次元モデル化することができる。これにより、シミュレーションにおいて２次元構造の寸法に実形状を反映しなくて良いため、例えば３次元的構造であっても、平面構造すなわち２次元構造に置き換えてシミュレーションすることができる。
【００１６】
このように、２次元構造によってシミュレーションすることが可能となるため、より少ないメッシュで高速に解析を行うことができる。さらに、各領域の寸法を設計する際に対しても、同一の構造データにて解析を行うことができ、解析工数を低減することができる。以上のようにして、面積情報を含んだ補正係数を考慮することにより、半導体装置の電気的特性をシミュレーションする場合、デバイス構造を２次元化したとしても、電気的特性を高速かつ収束性良く計算することができる。
【００１７】
また、補正係数γを、絶縁膜の誘電率としても良いし、絶縁層の誘電率としても良い。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２０】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態では、ＳＯＩ基板に形成されたトレンチによって複数の領域が形成された半導体デバイスにおいて、各領域の電気的特性、例えば電位分布をシミュレーションする場合について説明する。
【００２１】
図１は、本発明の第１実施形態に係るシミュレーションの対象となる半導体装置を示した図であり、（ａ）は半導体装置を上面から見たときのレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。
【００２２】
図１（ｂ）に示すように、半導体装置は、絶縁膜１１を介して第１のシリコン基板１２と第２のシリコン基板１３とを貼り合せたＳＯＩ基板１０を用いて形成されている。この絶縁膜１１として、例えばＳｉＯ２が採用される。
【００２３】
そして、ＳＯＩ基板１０のうち、第１のシリコン基板１２は支持基板となるものである。また、ＳＯＩ基板１０において第２のシリコン基板１３には、複数のトレンチ２０が形成されている。このトレンチ２０内には絶縁層３０が形成され、この絶縁層３０として例えばＳｉＯ２が採用される。
【００２４】
したがって、上記絶縁膜１１および絶縁層３０により、第２のシリコン基板１３は面積の異なる複数の領域に絶縁分離される。本実施形態では、図１に示されるように、第１領域４１（Ｆｉｅｌｄ＿１）、第２領域４１（Ｆｉｅｌｄ＿２）、そして第３領域４３（Ｆｉｅｌｄ＿３）の３つの領域に分けられている。これら各領域４１〜４３は、第３領域４３の面積がもっとも大きく、次いで第１領域４１、第２領域４１の順で面積が小さくなっている。
【００２５】
また、上記各領域４１〜４３にはそれぞれ電極５１〜５３が形成されている。これら電極５１〜５３は各領域４１〜４３の電位を設定または測定するためのものであ。
【００２６】
なおここでは簡単のため、各領域４１〜４３それぞれにおいて内部電位分布が一定になるように各領域の不純物濃度は十分高いものとして説明する。すなわち各領域４１〜４３について電位は場所によらず一定値であると想定するものとする。不純物濃度がより低い場合、すなわち各領域４１〜４３に例えばトランジスタ等の半導体素子が形成されている構成において、例えば電位分布をシミュレーションする場合にも、以下展開する議論は成立する。
【００２７】
以上が、本実施形態に係るシミュレーションの対象となる半導体装置の全体構成である。
【００２８】
次に、上記の構造を有する半導体装置において、各領域４１〜４３の電位をシミュレーションにより求める方法について説明する。本実施形態では、図１（ｂ）に示される２次元構造の半導体装置の電界を求めるシミュレーションを行うに際し、
（１）各領域４１〜４３の境界層となる絶縁膜１１、絶縁層３０を独立した物質として定義し、
（２）絶縁膜１１、絶縁層３０の属性としてγ1、γ２、γ３というパラメータ（補正係数γ）を設定し、
（３）電界分布の計算に対して、部位ごとに例えば実容量が正しくなるようパラメータγ１、γ２、γ３を反映する、
ことが特徴である。
【００２９】
トレンチ２０内に形成された絶縁層３０およびＳＯＩ基板１０の絶縁膜１１は、各領域４１〜４３が隣接する場所に応じて物性値（誘電率）が異なることを意味する。具体的には、絶縁膜１１のうち第１領域４１と隣接する部分に係るパラメータγ１、第２領域４１を囲う絶縁膜１１および絶縁層３０の部分に係るパラメータγ２、絶縁膜１１のうち第３領域４３と隣接する部分に係るパラメータγ３をそれぞれ異なる値で設定するのである。
【００３０】
各パラメータγ１〜γ３がそれぞれ異なる値となることは、各領域４１〜４３の面積が異なることが根拠である。「面積が異なる」とは、２次元的にいうと、図１（ｂ）に示される各領域４１〜４３の幅が異なることを指す。すなわち、各パラメータγ１〜γ３は、各領域４１〜４３の面積に依存した値になっており、各パラメータγ１〜γ３に各領域４１〜４３の幅を乗じた値が各領域４１〜４３の実面積に等しくなるように各パラメータγ１〜γ３を決定する。
【００３１】
このように各パラメータγ１〜γ３を設定することで、図１（ｂ）に示される各領域４１〜４３の幅を任意に変更することが可能となり、各領域４１〜４３の実形状を反映しなくて良いため、半導体装置が実際には３次元的構造であっても、平面構造すなわち２次元構造に置き換えることが可能となる。
【００３２】
そして、このパラメータγ１〜γ３を用いることで、第１のシリコン基板１２（支持基板）と第１領域４１との間の絶縁膜１１に生じる寄生容量、第１のシリコン基板１２と第２領域４１との間の絶縁膜１１に生じる寄生容量、第１のシリコン基板１２と第３領域４３との間の絶縁膜１１に生じる寄生容量、第１領域４１と第２領域４１との間の絶縁層３０に生じる寄生容量、第２領域４１と第３領域４３との間の絶縁層３０に生じる寄生容量をそれぞれ求めることができる。
【００３３】
なお、このようにして寄生容量を求める場合では、Ｃ＝ε０×ε×（Ｓ／ｔ）×γという一般的な式から算出することができる。ε０は真空誘電率、εは比誘電率、Ｓは各領域４１〜４３と絶縁膜１１または絶縁層３０とが接する面積、ｔは絶縁膜１１または絶縁層３０の幅、γは上記パラメータγ１〜γ３に相当する補正係数である。
【００３４】
上記のようにして各領域４１〜４３に接する絶縁膜１１および絶縁層３０の各パラメータγ１〜γ３を決定した後、このパラメータγ１〜γ３を用いて電磁気学で導かれる一般的な公式に基づき、各領域４１〜４３における電界分布を求める。なお、電界分布を求める際には、上記パラメータγ１〜γ３を入力することで電界分布を算出することができるソフトウェアを用いることができる。
【００３５】
上記のようにして各領域４１〜４３を分離する絶縁膜１１および絶縁層３０において、各領域４１〜４３に対応した各パラメータγ１〜γ３を設定してシミュレーションを行った。図２は、本シミュレーションのモデルを示した図である。
【００３６】
図２に示されるように、半導体装置の第３領域４３の電極５３に電源６０を接続すると共に、第１領域４１の電極５１をグランドに接続する。そして、電源６０の電圧を変化させたときの第２領域４１および第１のシリコン基板１２（支持基板）の各電位分布をシミュレーションにより求めた。
【００３７】
なお、第１のシリコン基板１２はフローティング領域となっている。また、第１のシリコン基板１２において絶縁膜１１と反対側の面に電極層が形成されていると設定している。
【００３８】
また、本シミュレーションを行うに際し、第１領域４１および第２領域４１において、補正係数であるパラメータγ１、γ２をそれぞれ１とし、第３領域４３のパラメータγ３を０．２５、１、６と変化させた。すなわち、第３領域４３の面積が第１、第２領域４１、４２よりも小さい場合（γ３＝０．２５）、第３領域４３の面積が第１、第２領域４１、４２と等しい場合（γ３＝１）、第３領域４３の面積が第１、第２領域４１、４２よりも大きい場合（γ３＝６）についてシミュレーションを行った。その結果を図３に示す。
【００３９】
図３は、シミュレーション結果を示した図であり、（ａ）はγ３＝０．２５、（ｂ）はγ３＝１、（ｃ）はγ３＝６の場合についてそれぞれ示している。
【００４０】
まず、γ３＝０．２５の場合、電位が各領域４１〜４３の面積に依存していることを鑑みれば、電圧が印加される第３領域４３と第１のシリコン基板１２との接合面積よりも、第２領域４１と第１のシリコン基板１２との接合面積のほうが大きいため、第１のシリコン基板１２の電位よりも第２領域４１の電位のほうが大きくなると推定される。
【００４１】
実際、図３（ａ）に示されるシミュレーション結果のように、第２領域４１の電位は、第１のシリコン基板１２の電位よりもその傾きが大きくなっており、第２領域４１の電位が第１のシリコン基板１２の電位よりも大きい値になる。このように、各領域４１〜４３の面積、すなわち幅の影響を確実に反映したシミュレーション結果が得られた。
【００４２】
また、γ３＝１の場合、第２、第３領域４２、４３と第１のシリコン基板１２との接合面積が等しくなるため、第２領域４１の電位と第１のシリコン基板１２の電位とは同じになる。図３（ｂ）に示されるように、第２領域４１、第１のシリコン基板１２の各電位分布が等しくなる結果が得られた。
【００４３】
さらに、γ３＝６の場合、第２領域４１よりも第３領域４３に対する第１のシリコン基板１２の接合面積が大きくなるため、第２領域４１よりも第１のシリコン基板１２の電位のほうが大きくなると推定される。実際、図３（ｃ）に示されるように、第２領域４１よりも第１のシリコン基板１２の電位が大きくなるシミュレーション結果が得られた。
【００４４】
なお、上記の結果は、従来方法（シミュレーション上の面積を実デバイスと一致させる方法）で計算した場合と全く一致しており、本方法により各領域４１〜４３間の相互干渉が正しく計算できることが確認された。
【００４５】
以上説明したように、本実施形態では、各領域４１〜４３の面積スケールが異なる構造体であっても、絶縁膜１１および絶縁層３０に対して面積情報を含んだ補正係数（γ１〜γ３）を設定することが特徴となっている。これにより、単一のモデル構造体によって実質的に寸法を変えた構造のシミュレーションを行うことができる。すなわち、３次元的構造を２次元構造に置き換えてシミュレーションすることができる。
【００４６】
また、２次元構造に置き換えてシミュレーションすることができるため、より少ないメッシュで高速に解析を行うことができ、解析工数を低減することができる。以上のように、各領域４１〜４３の面積情報を含んだ補正係数を絶縁膜１１または絶縁層３０にそれぞれ設定することにより、半導体装置を２次元化したとしても、電気的特性を高速かつ収束性良く計算することができる。
【００４７】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１実施形態の図１で示されたトレンチ２０で囲まれた領域（島）が複数形成されたものにおいて、島が３次元的に分離された場合についても、第１実施形態と同様に補正係数を設定することで２次元構造としてシミュレーションすることが特徴となっている。
【００４８】
図４は、第２実施形態に係る回路の一例を示した図である。この図において、太線が第１実施形態におけるトレンチ２０および絶縁層３０に相当する部分である。図４に示されるように、回路は複数の領域に分離されていると共に、各領域内に形成されたＭＯＳトランジスタ７０もトレンチ２０で分離された島とされている。
【００４９】
上記のような回路において、例えば図４に示される各円を貫く断面図を図５（ａ）に示す。図５（ａ）に示されるように、複数の島が形成されている。また、図５（ｂ）は島１付近の拡大図である。
【００５０】
図５（ｂ）に示されるように、ＭＯＳトランジスタ７０領域を囲む絶縁体８０を酸化膜（例えばＳｉＯ２）とし、これに対する各フィールド間の面積を補正係数γで吸収することにより、実際の寸法比とは異なるシミュレーション構造での解析が可能となる。なお、図５（ａ）、（ｂ）においてＭＯＳトランジスタ７０の具体的な構造は省略してある。また、図５（ａ）の「ｈｉｇｈ」は電源側を示している。
【００５１】
例えば、ＭＯＳトランジスタ７０を囲う絶縁体８０の補正係数をγ＝１と設定すると、ＭＯＳトランジスタ７０が形成された島１に隣接する島２における絶縁体８０の補正係数は島２に形成されたトランジスタを囲う領域の面積比に応じて設定することができる。
【００５２】
以上のように、３次元的な回路を想定した場合であっても、シミュレーションにおけるメッシュ数低減化、収束性向上への効果は上記第１実施形態と同様に成立する。
【００５３】
（第３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、ＳＯＩ基板１０において、ＭＯＳトランジスタ７０等の素子が形成される領域が四角形の場合の補正係数について説明する。
【００５４】
図６は、本実施形態に係る半導体装置を示した図であり、（ａ）は断面斜視図、（ｂ）は（ａ）のＢ−Ｂ断面図である。図６に示されるように、本実施形態に係る半導体装置のモデルが３次元形状に基づいている場合、３次元の形状に対するγをトレンチ２０の奥行寸法（周囲長）に比例させるように設定する。また、ボックス部分（トレンチ２０で囲まれた領域）については、モデルの一方向の幅を乗じたときにボックス部分の底面面積に比例する補正係数を設定する。
【００５５】
そこで、まず、半導体装置に各寸法を設定する。具体的には、図６（ａ）に示されるように、ＳＯＩ基板１０の第１のシリコン基板１２の厚さをＤ２、第２のシリコン基板１３の厚さをＤ１とする。また、一方向の長さをＬ１、Ｌ２、Ｌ３の３つの領域で分けると共に、その一方向に垂直な方向の長さを幅Ｗ１とする。さらに、長さＬ２および幅Ｗ１で囲まれる領域内に長さＬ２と同じ方向の長さＬ４（＜Ｌ２）と幅Ｗ１と同じ方向の幅Ｗ２（＜Ｗ１）とに囲まれた領域が形成される。
【００５６】
そして、図６（ｂ）に示されるように、ＳＯＩ基板１０の第２のシリコン基板１３に形成されたトレンチ２０の幅がｔ１、ＳＯＩ基板１０において第１および第２のシリコン基板１３で挟まれた絶縁膜１１の厚さがｔ２になっている。また、トレンチ２０内には絶縁層３０が形成されている。なお、トレンチ２０の幅ｔ１は、Ｌｉ（ｉ＝１〜４）、Ｗｊ（ｊ＝１，２）に対し十分小さいと想定している。
【００５７】
このような場合、長さＬ４および幅Ｗ２で囲まれる領域を形成するトレンチ２０内の絶縁層３０における補正係数をγ１ａとすると、γ１ａ＝Ｗ２＋Ｌ４として表すことができる。また、絶縁膜１１のうち、長さＬ４および幅Ｗ２で囲まれる領域に相当する部分の補正係数をγ１ｂとすると、γ１ｂ＝Ｗ２として表すことができる。
【００５８】
同様に、長さＬ２および幅Ｗ１で囲まれた領域を形成するトレンチ２０内の絶縁層３０における補正係数をγ２ａとすると、γ２ａ＝Ｗ１として表すことができる。さらに、絶縁膜１１のうち、長さＬ２および幅Ｗ１で囲まれた領域に対応する部分から長さＬ４および幅Ｗ２で形成される領域に対応する部分を除いた部分の補正係数をγ２ｂとすると、γ２ｂ＝（Ｌ２×Ｗ１−Ｌ４×Ｗ２）／（Ｌ２−Ｌ４）として表すことができる。
【００５９】
そして、絶縁膜１１のうち、長さＬ１および幅Ｗ１で囲まれた領域、長さＬ３および幅Ｗ１で囲まれた領域に相当する部分の補正係数をそれぞれγ３、γ４とすると、γ３＝γ４＝Ｗ１として表すことができる。
【００６０】
以上のように、絶縁膜１１や絶縁層３０における各補正係数を半導体装置の奥行き寸法を用いて表現することができる。これにより、３次元構造の半導体装置を２次元構造のモデルとしてシミュレーションを行う補正係数を設定することができ、２次元構造におけるシミュレーションを行うようにすることができる。
【００６１】
（第４実施形態）
本実施形態では、第３実施形態と異なる部分についてのみ説明する。本実施形態では、図６に示される半導体装置において長さＬ２および幅Ｗ１で囲まれる領域内に円筒状のトレンチが形成された場合の補正係数の設定について説明する。
【００６２】
図７は、本実施形態に係る半導体装置を示した図であり、（ａ）は断面斜視図、（ｂ）は（ａ）のＣ−Ｃ断面図である。本実施形態では、図６に示される半導体装置において、長さＬ２および幅Ｗ１で囲まれる領域内に半径Ｒの円筒状のトレンチ２０が形成されている。なお、半導体装置における各長さや幅等のパラメータは図６に示される場合と同じである。
【００６３】
このような場合、長さＬ２および幅Ｗ１で囲まれる領域内に形成された円筒状のトレンチ２０内の絶縁層３０における補正係数をγ１ａとすると、γ１ａ’＝（π×Ｒ）／２として表すことができる。また、絶縁膜１１のうち、半径Ｒの円筒状のトレンチ２０で囲まれた領域に相当する部分の補正係数をγ１ｂ’とすると、γ１ｂ’＝π×（Ｒ２／４）／Ｒ＝（π×Ｒ）／４として表すことができる。
【００６４】
同様に、長さＬ２および幅Ｗ１で囲まれた領域を形成するトレンチ２０内の絶縁層３０における補正係数をγ２ａとすると、γ２ａ’＝Ｗ１（＝γ２ａ）として表すことができる。さらに、絶縁膜１１のうち、長さＬ２および幅Ｗ１で囲まれた領域に対応する部分から半径Ｒの円筒状のトレンチ２０で形成される領域に対応する部分を除いた部分の補正係数をγ２ｂ’とすると、γ２ｂ’＝（Ｌ２×Ｗ１−π×Ｒ２／４）／（Ｌ２−Ｒ）として表すことができる。
【００６５】
そして、絶縁膜１１のうち、長さＬ１および幅Ｗ１で囲まれた領域、長さＬ３および幅Ｗ１で囲まれた領域に相当する部分の補正係数をそれぞれγ３、γ４とすると、γ３’＝γ４’＝Ｗ１（＝γ３＝γ４）として表すことができる。
【００６６】
以上のように、円筒状のトレンチ２０を形成した場合であっても、その形状を反映させた補正係数を設定することができる。
【００６７】
（他の実施形態）
上記各実施形態では、トレンチ２０およびボックス（絶縁層３０および絶縁膜１１で囲まれた領域）にて絶縁分離されたフィールド領域をもつデバイス構造について示したが、一般的に絶縁体に囲まれた複数の導体におけるポテンシャル解析等に応用することも可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態に係るシミュレーションの対象となる半導体装置を示した図であり、（ａ）は半導体装置を上面から見たときのレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】第１実施形態において、シミュレーションのモデルを示した図である。
【図３】第１実施形態において、シミュレーション結果を示した図であり、（ａ）はγ３＝０．２５、（ｂ）はγ３＝１、（ｃ）はγ３＝６の場合について示した図である。
【図４】本発明の第２実施形態に係る回路の一例を示した図である。
【図５】（ａ）は図４に示される各円を貫く断面図、（ｂ）は（ａ）の島１付近の拡大図である。
【図６】本発明の第３実施形態に係る半導体装置を示した図であり、（ａ）は断面斜視図、（ｂ）は（ａ）のＢ−Ｂ断面図である。
【図７】本発明の第４実施形態に係る半導体装置を示した図であり、（ａ）は断面斜視図、（ｂ）は（ａ）のＣ−Ｃ断面図である。
【符号の説明】
【００６９】
１０…ＳＯＩ基板、１１…絶縁膜、１２…第１のシリコン基板、１３…第２のシリコン基板、２０…トレンチ、３０…絶縁層、γ…補正係数。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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