(57)【要約】【課題】ソース線の電位上昇を防止して、複数のメモリセル間での電位差のばらつきを低減する。【解決手段】複数のメモリセル１１を第１の方向と第２の方向とに並べ、ワード線２４を第１の方向に平行に配置し、ソース線２５とビット線２６とを第２の方向に平行に配置する。第２の方向に並んで隣り合う第１のソース線２５Ａと、第２のソース線２５Ｂとは、第１の方向にも接続してよい。また、第２の方向に延びる同一直線上にあって互いに隣接するメモリセル１１同士は、それぞれの一方の主電極であるドレイン電極１３と、他方の主電極であるソース電極１２とが隣り合うようにするとよい。【選択図】図４
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【特許請求の範囲】
【請求項１】
一対の主電極、電荷蓄積部および制御ゲートをそれぞれ有し、第１の方向および当該第１の方向と交差する第２の方向に並べられた複数のメモリセルと、
前記第１の方向に延び、前記制御ゲートに接続されたワード線と、
前記複数のメモリセルのうち前記第２の方向に並ぶ第１のメモリセルと第２のメモリセルとに接続され、当該第１のメモリセルの一対の主電極の一方と当該第２のメモリセルの主電極の一方とに接続され前記第２の方向に延びる第１のビット線と、
前記第１のメモリセルの一対の主電極の他方と前記第２のメモリセルの主電極の他方とに接続され前記第２の方向に延びる第１のソース線と、を含む不揮発性半導体記憶装置。
【請求項２】
前記複数のメモリセルのうち前記第１および第２のメモリセルに対して前記第１の列方向に隣り合う列にあって前記第２の方向に並ぶ第３のメモリセルと第４のメモリセルとに接続され、当該第３のメモリセルの一対の電極の他方と前記第４のメモリセルの電極の他方とに接続され前記第２の方向に延びる第２のソース線をさらに含み、
前記第１のソース線と前記第２のソース線とが前記第１の方向に接続されている請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のメモリセルの一方の電極と、当該第１のメモリセルに対して前記第１の方向に隣り合うメモリセルの他方の電極とが、互いに隣り合うように配置されている請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
一対の主電極、電荷蓄積部、および制御ゲートを有する複数のメモリセルが第１の方向および当該第１の方向と交差する第２の方向に並べられた半導体基板と、
前記制御ゲートと接続され前記第１の方向に延びるワード線と、
前記複数のメモリセルのうち前記第２の方向に並ぶ第１のメモリセルと第２のメモリセルとを接続し、当該第１のメモリセルの一対の主電極の一方と当該第２のメモリセルの主電極の一方とに接続され前記第２の方向に延びる第１のビット線と、
前記第１のメモリセルの一対の主電極の他方と前記第２のメモリセルの主電極の他方とに接続され前記第２の方向に延びる第１のソース線と、を有し、
前記ソース線は、前記ワード線が形成された配線層と前記ビット線が形成された配線層との間の配線層に形成されている不揮発性半導体記憶装置。
【請求項５】
前記第１のメモリセルの一方の電極と、当該第１のメモリセルに対して前記第１の方向に隣り合うメモリセルの他方の電極とが、互いに隣り合うように配置されている請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、ＮＯＲ型フラッシュメモリに関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置としてデータの書き込み・消去を電気的に行うＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read−Only  Memory）が知られている。ＥＥＰＲＯＭは、メモリセルアレイの構造によりＮＡＮＤ型とＮＯＲ型に分けられる。
【０００３】
メモリセルアレイは、複数のメモリセルを第１の方向（例えば列方向）に並べた列を複数、第２の方向（例えば行方向）に並べた構成を有する。各メモリセルは、浮遊ゲートや窒化膜等の電荷蓄積部、制御ゲート、ソース電極、およびドレイン電極を有するトランジスタで構成され、制御ゲートにはワード線が接続されている。また、ソース電極にはソース線が接続され、ドレイン電極にはビット線が接続される。
【０００４】
ワード線は、行方向に直線状に並べられた複数のメモリセルのそれぞれと接続され、行方向に延びる。そして、ＮＯＲ型フラッシュメモリでは、一般に、各ビット線は同一列にある複数のメモリセルを並列接続する一方、ソース線は行方向に延びる。また、メモリセルの一般的な断面構造においては、制御ゲートとして機能するワード線が絶縁膜を介して電荷蓄積部上に配置され、ソース線が絶縁層を介してワード線より上層に配置され、ビット線は絶縁層を介してソース線より上層に配置される。
【０００５】
特許文献１の図１には、このようなＮＯＲ型フラッシュメモリのメモリセルアレイの平面図が示され、特許文献１の図２にはその断面構造が示されている。この従来例では、複数のメモリセルは、隣り合う列にあるメモリセルのソース電極同士が隣接し、ドレイン電極同士が隣接するように構成されている。ワード線は、電荷蓄積部としての浮遊ゲート上にあって行方向に延び、ソース線は、ワード線より上層にあってワード線と同様に行方向に延び、メモリセルアレイ全体を見た場合、ワード線及びソース線は行方向に平行な縞状をなす。一方、ビット線は、ソース線より上層にあってワード線及びソース線と直交する列方向に延び、メモリセルアレイ全体では列方向に平行な縞状をなす。
【特許文献１】特開２００２−１００６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された例では、行方向に延びる同一直線上に並ぶ複数のメモリセルのソース電極は、１本のソース線に接続されている。このため、あるワード線に電位をかけることにより、このワード線に接続されている複数のメモリセルのトランジスタがＯＮすると、このワード線に接続された複数のメモリセルのセル電流は全て同一のソース線を流れる。この結果、このソース線の電位が上昇して各メモリセルのトランジスタの駆動能力が低下する。
【０００７】
また、行方向の同一直線上に並べられた複数のメモリセルの電位状態によって、各メモリセルのセル電流は異なる。このため、同一のワード線に接続された全メモリセルのソース電極を同一のソース線に接続するメモリセルアレイでは、電圧のばらつきが生じて回路設定が難しい。さらに、隣接するメモリセルのドレイン電極同士も隣り合うため、ドレイン電極とビット線とを接続するコンタクトホール同士の間隔も狭い。このため、メモリセルの微細化を進めるとコンタクトホールを形成する際の光近接効果の影響が大きくなり、パターンをウェハ上に転写することが困難になり、メモリセルの縮小を困難にする要因となっている。
【０００８】
本発明は上記課題に鑑み、ソース線の電位上昇を防止するとともに、複数のメモリセル間で電位差が生じることによる基準電位のばらつきを低減することを目的とする。本発明はまた、コンタクトホールの密集を回避して、リソグラフィによる加工を容易としてメモリセルの縮小を促進することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によると、一対の主電極、電荷蓄積部および制御ゲートをそれぞれ有し、第１の方向および当該第１の方向と交差する第２の方向に並べられた複数のメモリセルと、前記第１の方向に延び、前記制御ゲートに接続されたワード線と、前記複数のメモリセルのうち前記第２の方向に並ぶ第１のメモリセルと第２のメモリセルとに接続され、当該第１のメモリセルの一対の主電極の一方と当該第２のメモリセルの主電極の一方とに接続され前記第２の方向に延びる第１のビット線と、前記第１のメモリセルの一対の主電極の他方と前記第２のメモリセルの主電極の他方とに接続され前記第２の方向に延びる第１のソース線と、を含む不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、ソース線の電位上昇を回避できる。また、本発明によれば、ドレイン電極とビット線とを接続するコンタクトホール同士の間隔を広くできる。したがって、本発明によれば、メモリセルの縮小を容易に促進できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施態様について図面を参照して説明する。以下、同一部材には同一符号を付し説明を省略又は簡略化する。なお、図面は模式的であり、長さ、幅、及び厚みの比率等は現実のものとは異なる。
【００１２】
図１は、本発明の第１実施態様に係る不揮発性半導体記憶装置（以下、「半導体メモリ」）のメモリセルアレイＭの回路図である。
【００１３】
メモリセルアレイＭは、複数のメモリセル１１、ワード線２４、ソース線２５、およびビット線２６を含む。複数のメモリセル１１は、第１の方向としての行方向、および第１の方向に交差する第２の方向としての列方向それぞれにほぼ直線をなすように格子状に並べられている。各メモリセル１１は、一対の主電極と、一対の主電極の間に配置された電荷蓄積部および制御ゲートを有するトランジスタで構成されている。
【００１４】
ワード線２４は、行方向に延びる同一直線上に配置された複数のメモリセル１１に接続されている。ワード線２４は、各メモリセル１１の制御ゲートと接続され、ゲート電圧を与える。
【００１５】
ビット線２６は、複数のメモリセル１１がほぼ一直線状に直列に並べられてなる列（以下、「メモリセル列」と称する）にほぼ平行に延びる。図１の回路図には、第１〜３までの３つのメモリセル列１０Ａ〜Ｃが縞状に配置されている状態が示されている。メモリセルアレイＭは、ＮＯＲ型フラッシュメモリのメモリセルアレイであり、ビット線２６は、各メモリセル１１の主電極の一方（ここではドレイン電極）に接続され、同一メモリセル列に含まれる複数のメモリセル１１を並列接続している。
【００１６】
各メモリセル１１の主電極の他方（ここではソース電極）は、ソース線２５と接続されている。ソース線２５は、同一メモリセル列に含まれる複数のメモリセル１１に接続されビット線２６と同じ方向に延びる。本実施態様では、例えば、第１のメモリセル列１０Ａに含まれ互いに隣接する第１のメモリセル１１Ａおよび第２のメモリセル１１Ｂには、第１のソース線２５Ａが接続されている。第１のソース線２５Ａは、第１のメモリセル１１Ａおよび第２のメモリセル１１Ｂのソース電極に接続され、ビット線２６とほぼ平行に延びている。また、第２のメモリセル列１０Ｂに含まれ互いに隣接する第３のメモリセル１１Ｃと第４のメモリセル１１Ｄとには、第２のソース線２５Ｂが接続されている。第２のソース線２５Ｂもビット線２６とほぼ平行に延びている。
【００１７】
ところで、実際のメモリセルの構造としては、後述する図６に示すようにビット線２６とドレイン電極１３とはコンタクトホール（ビットコンタクトホール１６Ｂ）で接続され、ソース線２５とソース電極１２もコンタクトホール（ソースコンタクトホール１６Ｓ）で接続される。このため、特許文献１に記載された従来技術では、ビット線については、同一メモリセル列に含まれる複数のメモリセルを並列接続するように列方向に延伸させる一方、ソース線は列方向に走らすことができず、行方向に走らせざるを得なかった。すなわち、特許文献１に記載された従来技術では、ビット線が配線された配線層とワード線が配線された配線層との間にソース線を配線し、かつ、ソース線をビット線と同じ方向に延伸させようとすると、ビット線とドレイン電極とを接続するコンタクトホールが形成される部分にソース線が存在してしまう。
【００１８】
そこで、特許文献１に記載された従来技術では、行方向に並んで隣り合うメモリセルのソース電極同士を隣り合わせにするとともに、行方向に直線状に並ぶ複数（例えば１２８個）のソース電極の全てを、ワード線と平行に延びる１本のソース線に接続していた。このため、上記従来技術では、同一のワード線に接続された複数（１２８個）のメモリセルにゲート電圧をかけると、これらのメモリセルのセル電流は全て、当該１本のソース線を流れ、ソース線の電位上昇を招く場合があった。
【００１９】
しかし本実施態様では、ソース線はワード線と交差する方向に延びる。このため、ある１本のワード線に接続された複数のメモリセルを、それぞれ別のソース線と接続できる。したがって、当該１本のワード線に接続された複数のメモリセルのトランジスタを全てＯＮさせても、これら複数のメモリセルからのセル電流を複数のソース線に流すことができる。よって、ソース線の電位上昇を回避できる。
【００２０】
また、本実施態様では、行方向に延びる同一直線上にあって互いに隣接するメモリセル１１同士は、それぞれのソース電極とドレイン電極とが隣り合うように配置される。このように、行方向に一直線上に並ぶメモリセル１１のソース電極とドレイン電極とが互い違いとなるように設定すれば、メモリセル列間の距離（すなわち、ビット線同士の間隔）を小さくできるため、メモリセルアレイのサイズが大きくなることを回避してソース線をビット線と同じ方向に走らせることができる。
【００２１】
図２は、本発明の第２実施態様に係る半導体メモリのメモリセルアレイＭ´の回路図である。第２実施態様に係る半導体メモリのメモリセルアレイＭ´は、行方向に並ぶ複数のソース線２５同士が行方向にも接続されている点で第１実施態様に係る半導体メモリのメモリセルアレイＭと異なっている。
【００２２】
具体的には、第１のメモリセル列１０Ａのメモリセル１１に接続された第１のソース線２５Ａと、第２のメモリセル列１０Ｂのメモリセル１１に接続された第２のソース線２５Ｂとは、行方向に接続されている。特に第２実施態様では、列方向延びるソース線２５はビット線２６と同数（すなわち、メモリセル列の数と同数）、設けられ、行方向に隣り合うソース線２５同士は各行ごとに互いに接続されている。このため、第２実施態様のメモリセルアレイＭ´の回路図では、ソース線２５は図２に示すように格子状をなす。
【００２３】
このため、本実施態様では列方向延びるある１本のソース線２５（例えば第１のソース線２５Ａ）に流れたセル電流は、このソース線２５を列方向に流れるだけでなく、行方向にも流れ、このソース線２５と平行に走る別のソース線２５（例えば第２のソース線２５Ｂ）をも流れることができる。よって本実施態様によれば、セル電流の流れをより効果的に分散させて平準化できる。
【００２４】
次に、上記メモリセルアレイＭ´を含む不揮発性半導体記憶装置としてのＮＯＲ型フラッシュメモリ１のデバイス構成について説明する。図３〜７は、メモリセルアレイＭ´のデバイス構成について詳細に説明するための図である。図３は、図２において回路図で示したメモリセルアレイＭ´の平面図であり、図４はその配線配置を模式的に示した分解斜視図である。図５は、図３のメモリセルアレイＭ´のＸ−Ｘ方向から見た断面模式図、図６は、Ｙ−Ｙ方向から見た断面模式図、図７は、Ｚ−Ｚ方向から見た断面模式図である。
【００２５】
図４〜図７に示すように、メモリ１の断面は、半導体基板３上にワード線２４、ソース線２５、およびビット線２６がこの順に積層された構成であり、ワード線２４とソース線２５との間、およびソース線２５とビット線２６との間は絶縁層７で隔てられている。半導体基板３には、複数のメモリセル１１が行列状に配置され、行方向に並んで隣り合うメモリセル１１同士は、素子分離領域３１で分離されている。以下においてまず、半導体基板３上に形成されたメモリセル１１について詳細に説明する。
【００２６】
図４〜図７に示すように、半導体基板３の一方の主面（以下、「上面」）上には、絶縁膜であるトンネル酸化膜７１を介して、電荷蓄積部としての浮遊ゲート１４が島状に設けられている。半導体基板３の上面にはまた、１つの浮遊ゲート１４を挟んで列方向に並んで向かい合う一対の拡散領域が形成されている。浮遊ゲート１４上には、ゲート絶縁膜７２を介してワード線２４が配置され、本実施態様ではワード線２４と制御ゲートとが一体化されている。
【００２７】
１つのメモリセル１１は、１つの浮遊ゲート１４と、この浮遊ゲート１４の両端の拡散領域と、ワード線２４と一体化された制御ゲートと、一対の拡散領域に形成された一対の主電極とを含む。浮遊ゲート１４の一端側の拡散領域は、一対の主電極の一方としてソース線（またはビット線）と接続され、他端側の拡散領域は、一対の主電極の他方としてビット線（またはソース線）と接続される。
【００２８】
半導体基板３には、列方向に延びる同一直線上に並ぶ複数のメモリセル１１で構成されるメモリセル列１０が複数、縞状をなすように行方向に並列に配置され、隣り合うメモリセル列１０の間には素子分離領域３１が設けられている。同一列上で隣り合うメモリセル１１同士は、ソース線に接続されるソース電極１２同士、またはビット線に接続されるドレイン電極１３同士が隣り合うように配置されている。例えば、第１のメモリセル１１Ａと第２のメモリセル１１Ｂとは、ソース電極１２同士が列方向に隣り合うように配置されている。
【００２９】
一方、素子分離領域３１を挟んで行方向に隣り合う一対のメモリセル１１は、それぞれのソース電極１２とドレイン電極１３とが隣り合うように配置されている。換言すると、半導体基板３において、行方向に延びる同一直線上にはソース電極１２とドレイン電極１３とが素子分離領域３１を挟んで互い違いに並ぶ。
【００３０】
複数のメモリセル１１が上述したように配置された半導体基板３上には、行方向に延びる直線状のワード線２４が複数、縞状に並んだ配線層がある。ワード線２４の下側には、トンネル酸化膜７１を介して浮遊ゲート１４が配置され、ワード線２４より上には絶縁層（第１の層間絶縁層７Ａ）を介してソース線２５が形成された配線層がある。ビット線２６は、絶縁層（第２の層間絶縁層７Ｂ）を介してソース線２５より上に形成された配線層に配置される。
【００３１】
ソース線２５とソース電極１２とは、第１の層間絶縁層７Ａを貫通するソースコンタクトホール１６Ｓにより接続されている。一方、ビット線２６はビットコンタクトホール１６Ｂを介してドレイン電極１３と接続され、ビットコンタクトホール１６Ｂは、第２の層間絶縁層７Ｂおよび第１の層間絶縁層７Ａを貫通している（図５、図６参照）。
【００３２】
このように、ソース線２５をワード線２４と異なる層（具体的にはワード線２４を配線する層とビット線２６を配線する層との間の層）に配置すれば、ソース線２５をワード線２４と交差する方向に走らせることができる。したがって、１本のワード線２４に接続された複数のメモリセル１１が、ワード線２４と交差する方向に延びる複数のソース線２５に別個に接続された上記回路を実現できる。
【００３３】
ここで、ソース線とビット線とを平行に走らせた場合において、ソース線の存在が、ビット線とドレイン電極とを接続するコンタクトホールを形成する障害となることを避けるためには、ソース線とビット線とを平面視で重ならないように配置することが考えられる。しかし、ソース線とビット線とを平面視でずらす（すなわち平面視でビット線の間にソース線が配置されるようにする）場合、ビット線同士の間隔を狭くできない。
【００３４】
そこで、本実施態様では行方向に隣り合うメモリセル１１のソース電極１２とドレイン電極１３とが隣り合い、行方向に延びる直線上にソース電極１２とドレイン電極１３とが互い違いに並ぶようにしている。そして、ソース線２５を、列方向に真っ直ぐな部分と、行方向に真っ直ぐな部分とを含む格子状とし、格子の内側の空隙部部分を、ビットコンタクトホール１６Ｂが貫通する領域としている。
【００３５】
これにより、ソース線２５とビット線２６とを平面で重なり合うように平行に走らせ、ビット線２６同士の間隔をできる限り小さくし、かつ、ソース線２５をワード線２４と交差する方向、特にビット線２６と平行に走らせることができる。また、ソース線２５とソース電極１２、およびビット線２６とドレイン電極１３とをそれぞれ、垂直方向にほぼ真っ直ぐなコンタクトホールによって最短距離で接続できる。このとき、あるメモリセル列（例えば第２のメモリセル列１０Ｂ）に沿って列方向に走るソース線（第２のソース線２５Ｂ）は、行方向両側に隣接する２つのメモリセル列（第１のメモリセル列１０Ａと第３のメモリセル列１０Ｃ）に沿って延びる他のソース線（第１のソース線２５Ａと第３の主ソース線２５Ｃ）およびこれらのソース線同士を行方向に接続する配線部分を迂回経路として通ることにより、列方向に走っていると見ることができる。
【００３６】
次に、このようなメモリセルアレイを有するメモリの製造方法について図８〜図１０を参照して説明する。まず、シリコンウェハ等を基板とし、基板の一方の主面上に素子分離領域３１によって電気的に絶縁されたメモリセル形成領域を区画する。素子分離領域を形成する方法としては特に限定されず、シャロートレンチアイソレーション法やＬＯＣＯＳ（Local  Oxidation  of  Silicon）法等が挙げられる。次いで、素子分離領域３１を形成した領域を除く領域に、絶縁膜（トンネル酸化膜）７１を形成する。薄膜の形成方法も特に限定されず、熱酸化法やＣＶＤ（Chemical  Vapor  Deposition）法等が挙げられる。このトンネル酸化膜７１上に、第１のポリシリコン膜等を堆積させ、フォトリソグラフィおよびエッチングにより行方向に隣接する浮遊ゲート部分を分離する。
【００３７】
次いで、第１のポリシリコン上にゲート絶縁膜７２を成膜した後、第２のポリシリコン膜またはポリサイド膜等を堆積させ、フォトリソグラフィ及びエッチングによりパターニングし、行方向のみならず列方向にも分離された浮遊ゲートと制御ゲートと一体化されたワード線２４とを同時に形成する。そして、イオン注入法等により基板に不純物をドーピングすることにより、ソース電極・ドレイン電極となるべき拡散領域を形成した後、ワード線２４上に第１の層間絶縁層７Ａを堆積させる（図８の（ａ））。
【００３８】
次いで、第１の層間絶縁層７Ａをエッチングしてソースコンタクトホール１６Ｓ用の孔１６ＨＳとビットコンタクトホール１６Ｂ用の孔１６ＨＢとを形成する（図８の（ｂ））。そしてこれらの孔１６ＨＳ、１６ＨＢをタングステン等で埋めることにより、ソースコンタクトホール１６Ｓが形成されるとともに、ビットコンタクトホール１６Ｂの一部であって第１の層間絶縁層７Ａを貫通する部分を形成する（図９の（ｃ））。その後、第１層間絶縁層７Ａの上部表面を覆うように、アルミニウム合金等の金属膜を形成する（図９の（ｄ））。この金属膜をパターニングしてソース線２５を形成し、さらに、ソース線２５が形成された配線層の上部表面上に第２の層間絶縁層７Ｂを堆積させる（図１０の（ｅ））。
【００３９】
その後、第２の層間絶縁層７Ｂをエッチングしてビットコンタクトホール１６Ｂ用の孔１７ＨＢを形成する。本実施態様では、ビットコンタクトホール１６Ｂの一部（第１の層間絶縁層７Ａを貫通する、ビットコンタクトホール１６Ｂの下側部分）が既に形成されているため、ここで形成するビットコンタクトホール１６Ｂ用の孔１７ＨＢは、第２の層間絶縁層７Ｂを貫通してビットコンタクトホール１６Ｂの下側部分の上部に達する深さとすればよい（図１０の（ｆ））。
【００４０】
第２層間絶縁層７Ｂを貫通する孔１７ＨＢはその後、タングステン等で埋めることにより、ビットコンタクトホール１６Ｂを形成する（図１１の（ｇ））。本実施態様では、ビットコンタクトホール１６Ｂの下側部分はソースコンタクトホール１６Ｈ形成時に形成されていることから、ビットコンタクトホール１６Ｂの深部に空洞が生じることが防止される。すなわち、本実施態様では第２の層間絶縁層７Ｂ上面から、第１の層間絶縁層７Ａ上面までの深さで開孔すれば足りるため、孔の深さを浅くでき、孔を金属等で埋め戻す際に孔の内部に導電性材料が充填されずに空洞となるおそれを低くできる。
【００４１】
その後、第２層間絶縁層７Ｂの上部表面を覆うように、アルミニウム合金等の金属膜を形成した後、この金属膜をパターニングしてビット線２６を形成して図５に示すような断面構造のメモリセルアレイを有するメモリを製造する。
【００４２】
メモリの製造法はこれに限定されず、例えば、ソース線を形成する際にデュアルダマシン法を用いてもよい。デュアルダマシン法では、まず、第１の層間絶縁層７Ａを貫通するソースコンタクトホール用の孔１６ＨＳおよびビットコンタクトホール用の孔１６ＨＢを形成し、次いで、ソース線２５配線用の溝を形成する。その後、タングステン等の金属膜を堆積させて第１の層間絶縁層７Ａに形成された孔と溝とを金属で埋め込み、ソースコンタクトホール１６Ｓおよびビットコンタクトホール１６Ｂの一部、並びにソース線２５を形成する。金属膜を堆積させた後は、必要に応じて、埋め戻された凹部以外にある第１の層間絶縁層７Ａ表面が露出するまで表面を平坦化する。次いで、平坦化された表面上に、第２の層間絶縁膜７Ｂを堆積させる。
【００４３】
第１の層間絶縁層７Ａの場合と同様、デュアルダマシン法によって第２の層間絶縁層７Ｂをエッチングしてビットコンタクトホール用１６Ｂの孔１７ＨＢと、ビット線２６配線用の溝とを同時に形成してもよい。
【００４４】
このように、デュアルダマシン法を用いれば、コンタクトホール用の孔とソース線配線の金属膜の埋め込みを同時に行うことができるため、メモリの製造工程の工程数を少なくできる。また、ドライエッチングが困難な銅（またはその合金）を配線材料として使用できる。特に、ビット線２６は、一般に銅（またはその合金）等で形成されるため、デュアルダマシン法によりビット線２６配線を行うことが好ましい。
【００４５】
また、まずソースコンタクトホール用の孔１６ＨＳのみを形成するように、第１の層間絶縁層７Ａを開孔した後、ビットコンタクトホール用の孔１６ＨＢを形成するように第１の層間絶縁層７Ａを開孔してもよい。特に、行方向にソース電極とドレイン電極とが互い違いに並ぶように構成したメモリセルの場合は、ソースコンタクトホール同士の間隔、およびビットコンタクトホール同士の間隔が広い。このため、ソースコンタクトホール用の孔１６ＨＳと、ビットコンタクトホール用の孔１６ＨＢとを別々に形成するようにすれば
メモリセルの微細化を進めることにより、コンタクトホールを形成する際の光近接効果の影響が大きくなった場合でも、コンタクトホールのパターンをウェハ上に転写することが容易で、リソグラフィによる加工が容易となる。
【００４６】
ソースコンタクトホール用の孔とビットコンタクトホール用の孔とを別々のタイミングで形成する方法として、第１の層間絶縁層７Ａおよび第２の層間絶縁層７Ｂの両方を貫通する孔を開孔するようにしてもよい。すなわち、まず、ビットコンタクトホール第１の層間絶縁層７Ａを開孔してソースコンタクトホール用の孔１６ＨＳのみを形成してこれを埋め戻し、ソース線２５を形成する。次いで、第２の層間絶縁層７Ｂを堆積させた後、第２の層間絶縁層７Ｂおよび第１の層間絶縁層７Ａを貫通するビットコンタクトホール用の孔を形成し、これを埋め戻してもよい。
【００４７】
かかる手順により作られたメモリセルアレイは、ＮＯＲ型フラッシュメモリの一部分となる。図１２に、上述したようなメモリセルアレイが搭載されたＮＯＲ型フラッシュメモリ（以下、単に「メモリ」）１のブロック図を示す。
【００４８】
メモリ１は、上述したようなメモリセルアレイの周辺に、周辺回路が設けられて構成される。例えば、メモリセルアレイの周辺には、周辺回路として図９に示すようにコマンドレジスタ、アドレスレジスタ、ワード線駆動回路、ソース線駆動回路、ビット線制御回路、ロウデコーダ、カラムデコーダ等が設けられる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施態様に係る不揮発性半導体集積記憶装置のメモリセルアレイの回路図。
【図２】本発明の第２実施態様に係る不揮発性半導体集積記憶装置のメモリセルアレイの回路図。
【図３】図２のメモリセルアレイの平面図。
【図４】図３のメモリセルアレイの分解模式図。
【図５】図３のメモリセルアレイのＸ−Ｘ方向から見た断面模式図。
【図６】図３のメモリセルアレイのＹ−Ｙ方向から見た断面模式図。
【図７】図３のメモリセルアレイのＺ―Ｚ方向から見た断面模式図。
【図８】本発明に係る不揮発性半導体記憶装置の製造方法を説明する模式図。
【図９】本発明に係る不揮発性半導体記憶装置の製造方法を説明する模式図。
【図１０】本発明に係る不揮発性半導体記憶装置の製造方法を説明する模式図。
【図１１】本発明に係る不揮発性半導体記憶装置の製造方法を説明する模式図。
【図１２】本発明の第２実施態様に係る不揮発性半導体集積記憶装置のブロック図。
【符号の説明】
【００５０】
１        不揮発性半導体記憶装置
３        半導体基板
７        絶縁層
１１      メモリセル
１２      ソース電極（主電極の他方）
１３      ドレイン電極（主電極の一方）
１４      浮遊ゲート（電荷蓄積部）
１６      コンタクトホール
２４      ワード線（制御ゲート）
２５      ソース線
２６      ビット線
３１      素子分離領域
【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図３】
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【図４】
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