(57)【要約】【課題】容量素子及び高耐圧トランジスタを有する半導体装置の製造方法において、製造工程数を少なくする。【解決手段】素子分離膜２上に、容量素子の下部電極２１を形成する工程と、半導体基板１上、下部電極２１上、及び素子分離膜２上に絶縁膜を形成し、該絶縁膜を選択的に除去することにより、ソース又はドレインが形成される領域１ｂに位置する半導体基板１を覆うマスク層２２ａ、及び下部電極２１上に位置する絶縁層２２を形成する工程と、マスク層２２ａをマスクとしてチャネル領域１ａに位置する半導体基板１を熱酸化することにより、チャネル領域１ａにゲート酸化膜３を形成する工程とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜及びオフセット膜を形成することにより、トランジスタのソース又はドレインが形成される領域、及び前記トランジスタのチャネル領域それぞれを他の領域から分離する工程と、
前記素子分離膜上に、容量素子の下部電極を形成する工程と、
前記半導体基板上、前記下部電極上、及び前記素子分離膜上に絶縁膜を形成し、該絶縁膜を選択的に除去することにより、前記ソース又はドレインが形成される領域に位置する前記半導体基板を覆うマスク層、及び前記下部電極上に位置する絶縁層を形成する工程と、
前記マスク層をマスクとして前記チャネル領域に位置する前記半導体基板を熱酸化することにより、前記チャネル領域にゲート酸化膜を形成する工程と、
前記マスク層を除去する工程と、
前記絶縁層上に容量素子の上部電極を形成する工程と、
前記ソース又はドレインが形成される領域に位置する半導体基板に不純物を導入することにより、ソース及びドレインとなる不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板に素子分離膜を形成することにより、トランジスタが形成される素子領域を他の領域から分離する工程と、
前記素子分離膜上に、容量素子の下部電極を形成する工程と、
前記下部電極上、前記素子分離膜上、及び前記素子領域に位置する前記半導体基板上に絶縁膜を形成し、該絶縁膜を選択的に除去することにより、前記素子領域内に位置する前記半導体基板の一部を覆うマスク層、及び前記下部電極上に位置する絶縁層を形成する工程と、
前記マスク層をマスクとして前記素子領域内に位置する前記半導体基板を熱酸化することにより、前記素子領域にゲート酸化膜を形成する工程と、
前記マスク層を除去する工程と、
前記絶縁層上に容量素子の上部電極を形成する工程と、
前記素子領域に位置する半導体基板にソース及びドレインとなる２つの不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記ゲート酸化膜を形成する工程において、前記ゲート酸化膜の厚さを１２０ｎｍ以上にする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記マスク層及び前記下部電極を形成する工程において、前記絶縁膜の厚さを１５ｎｍ以上にする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜は窒化シリコン膜である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子及びトランジスタを有する半導体装置の製造方法に関する。特に本発明は、製造工程数を少なくすることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図４の各図は、第１の従来例に係る半導体装置の製造方法を説明する為の断面図である。本方法により製造される半導体装置はトランジスタと容量素子を有する。
まず、図４（Ａ）に示すようにシリコン基板１０１に素子分離膜１０２を形成する。次いで、素子分離膜１０２上に容量素子の下部電極１２１を形成し、さらに下部電極１２１上に絶縁層１２２を形成する。
【０００３】
次いで、図４（Ｂ）に示すように、シリコン基板１０１を熱酸化することにより、ゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去することにより、容量素子の上部電極１２３及びゲート電極１０４を形成する。次いで、素子分離膜１０２及びゲート電極１０４をマスクとしてシリコン基板１０１に不純物を導入する。これにより、シリコン基板１０１にはソース及びドレインとなる２つの不純物領域１０７が形成される（例えば特許文献１参照）。
【０００４】
図５の各図は、第２の従来例に係る半導体装置の製造方法を説明する為の断面図である。本方法により製造される半導体装置は高耐圧トランジスタを有する。
まず、図５（Ａ）に示すように、シリコン基板１０１のうち、２つのソース又はドレイン領域１０１ｂとチャネル領域１０１ａの間に、低濃度不純物領域１１６を形成する。次いで、素子分離膜１０２及びオフセット膜１０２ａを形成し、高耐圧トランジスタのチャネル領域１０１ａ並びに２つのソース又はドレイン領域１０１ｂそれぞれを、他の領域から分離する。次いで、ソース又はドレイン領域１０１ｂに位置するシリコン基板１０１を窒化シリコン膜１３０で覆った後、シリコン基板１０１を熱酸化する。これにより、チャネル領域１０１ａに位置するシリコン基板１０１にはゲート酸化膜１１３が形成される。
【０００５】
次いで、図５（Ｂ）に示すように、窒化シリコン膜１３０を除去する。次いで、ゲート酸化膜１１３にゲート電極１１４を形成する。次いで、ソース又はドレイン領域１０１ｂに位置するシリコン基板１０１に不純物を導入することにより、ソース又はドレインとなる不純物領域１１７を形成する。
【０００６】
【特許文献１】特開平７−２９７３６６号公報（図６）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図５に例示したように、高耐圧トランジスタを形成する場合、ゲート酸化膜が厚いため、ゲート酸化膜を形成する工程においてチャネル領域以外に熱酸化膜が形成されないように、マスク膜を形成する必要がある。このため、図４（Ｂ）に示した半導体装置において、トランジスタの代わりに高耐圧トランジスタを形成する場合、半導体装置の製造工程数が増加する。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、容量素子及びトランジスタを有する半導体装置において、製造工程数を少なくすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜及びオフセット膜を形成することにより、トランジスタのソース又はドレインが形成される領域、及び前記トランジスタのチャネル領域それぞれを他の領域から分離する工程と、
前記素子分離膜上に、容量素子の下部電極を形成する工程と、
前記半導体基板上、前記下部電極上、及び前記素子分離膜上に絶縁膜を形成し、該絶縁膜を選択的に除去することにより、前記ソース又はドレインが形成される領域に位置する前記半導体基板を覆うマスク層、及び前記下部電極上に位置する絶縁層を形成する工程と、
前記マスク層をマスクとして前記チャネル領域に位置する前記半導体基板を熱酸化することにより、前記チャネル領域にゲート酸化膜を形成する工程と、
前記マスク層を除去する工程と、
前記絶縁層上に容量素子の上部電極を形成する工程と、
前記ソース又はドレインが形成される領域に位置する半導体基板に不純物を導入することにより、ソース及びドレインとなる不純物領域を形成する工程とを具備する。
【００１０】
この半導体装置の製造方法によれば、前記容量素子の前記絶縁層と、前記ゲート酸化膜を形成するときの前記マスク膜とを同一工程で形成している。従って、従来と比較して半導体装置の製造工程数を少なくすることができる。
【００１１】
本発明に係る他の半導体装置の製造方法は、半導体基板に素子分離膜を形成することにより、トランジスタが形成される素子領域を他の領域から分離する工程と、
前記素子分離膜上に、容量素子の下部電極を形成する工程と、
前記下部電極上、前記素子分離膜上、及び前記素子領域に位置する前記半導体基板上に絶縁膜を形成し、該絶縁膜を選択的に除去することにより、前記素子領域内に位置する前記半導体基板の一部を覆うマスク層、及び前記下部電極上に位置する絶縁層を形成する工程と、
前記マスク層をマスクとして前記素子領域内に位置する前記半導体基板を熱酸化することにより、前記素子領域にゲート酸化膜を形成する工程と、
前記マスク層を除去する工程と、
前記絶縁層上に容量素子の上部電極を形成する工程と、
前記素子領域に位置する半導体基板にソース及びドレインとなる２つの不純物領域を形成する工程とを具備する。
【００１２】
前記ゲート酸化膜を形成する工程において、前記ゲート酸化膜の厚さを１２０ｎｍ以上にするのが好ましい。また、前記絶縁膜の厚さを１５ｎｍ以上にするのが好ましい。前記絶縁膜は窒化シリコン膜であるのが好ましい。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２は本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法により製造される半導体装置は、容量素子及び高耐圧トランジスタを有する。ここで高耐圧トランジスタとは、耐圧が４０Ｖ以上のトランジスタである。
【００１４】
まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２及びオフセット膜２ａをＬＯＣＯＳ酸化法により形成し、高耐圧トランジスタのチャネル領域１ａ並びにソース又はドレイン領域１ｂそれぞれを、他の領域から分離する。次いで、２つのソース又はドレイン領域１ｂそれぞれとチャネル領域１ａの間に、低濃度不純物領域６を形成する。
【００１５】
次いで、素子分離膜２を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、素子分離膜２上には容量素子の下部電極２１が形成される。次いで、シリコン基板１及び下部電極２１を熱酸化し、それぞれの表面上に薄い酸化シリコン膜(図示せず)を形成する。次いで、この酸化シリコン膜を除去する。なお、酸化シリコン膜を除去する工程において、下部電極２１の上には酸化シリコン膜(図示せず)が薄く残る。
【００１６】
次いで、図１（Ｂ）に示すように、ソース又はドレイン領域１ｂに位置するシリコン基板１及び下部電極２１上を含む全面上に窒化シリコン膜を形成する。窒化シリコン膜の厚さは１５ｎｍ以上であるのが好ましい。次いで、この窒化シリコン膜を選択的に除去する。これにより、下部電極２１上には絶縁層２２が形成され、ソース又はドレイン領域１ｂに位置するシリコン基板１はマスク層２２ａで覆われる。
【００１７】
次いで、図１（Ｃ）に示すように、シリコン基板１を熱酸化する。これにより、チャネル領域１ａに位置するシリコン基板１にはゲート酸化膜３が形成される。ゲート酸化膜３の厚さは、例えば１２０ｎｍ以上である。なお、本工程において絶縁層２２の表面は薄く酸化される（図示せず）。
【００１８】
次いで、図２（Ａ）に示すように、絶縁層２２を含む全面上にフォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これにより、絶縁層２２はフォトレジスト膜５０で覆われ、マスク層２２ａはフォトレジスト膜５０から露出する。次いで、フォトレジスト膜５０をマスクとしたエッチングを行うことにより、マスク層２２ａを除去する。
【００１９】
その後、図２（Ｂ）に示すようにフォトレジスト膜５０を除去する。次いで、絶縁層２２及びゲート酸化膜３それぞれの上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、絶縁層２２の上には上部電極２３が形成され、ゲート酸化膜３にはゲート電極４が形成される。
【００２０】
次いで、図２（Ｃ）に示すように、素子分離膜２、オフセット膜２ａ及びゲート電極４をマスクとしてシリコン基板１に不純物を導入する。これにより、ソース又はドレイン領域１ｂに位置するシリコン基板１には、ソース及びドレインとなる不純物領域７が形成される。
【００２１】
以上、本発明の第１の実施形態によれば、高耐圧トランジスタと容量素子を同一のシリコン基板１上に形成しているが、ゲート酸化膜３を形成するときのマスク層２２ａと容量素子の絶縁層２２とを同一工程で形成している。このため、製造工程数を少なくすることができる。
【００２２】
図３の各図は本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置は、高耐圧トランジスタの構造が第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付して説明を省略する。
【００２３】
まず、図３（Ａ）に示すように素子分離膜２を形成し、高耐圧トランジスタが形成される素子領域を他の領域から分離する。次いで、素子分離膜２上に下部電極２１を形成し、さらに絶縁層２２及びマスク層２２ａを形成する。マスク層２２ａは、素子領域に位置するシリコン基板１のうちチャネル領域以外の部分を覆っている。下部電極２１、絶縁層２２及びマスク層２２ａの形成方法は第１の実施形態と同様である。
【００２４】
次いで、図３（Ｂ）に示すように、シリコン基板１を熱酸化する。これにより、シリコン基板１にはゲート酸化膜１３が形成される。ゲート酸化膜１３の厚さは１２０ｎｍ以上である。
【００２５】
その後、マスク層２２ａを除去する。マスク層２２ａの除去方法は第１の実施形態と同様である。次いで、上部電極２３、ゲート電極１４、及び不純物領域１７を形成する。これらの形成方法は、第１の実施形態において上部電極２３、ゲート電極４、及び不純物領域１７を形成する方法と略同様である。
【００２６】
本実施形態においても、ゲート酸化膜１３を形成するときのマスク層２２ａと容量素子の絶縁層２２とを同一工程で形成している。このため、製造工程数を少なくすることができる。
【００２７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００２８】
【図１】（Ａ）〜（Ｃ）は第１の実施例に係る半導体装置の製造方法を説明する為の断面図。
【図２】（Ａ）〜（Ｃ）は図１の次の工程を説明する為の断面図。
【図３】（Ａ）〜（Ｃ）は第２の実施例に係る半導体装置の製造方法を説明する為の断面図。
【図４】（Ａ）及び（Ｂ）は第１の従来例に係る半導体装置の製造方法を説明する為の断面図。
【図５】（Ａ）及び（Ｂ）は第２の従来例に係る半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００２９】
１，１０１…シリコン基板、１ａ，１０１ａ…チャネル領域、１ｂ，１０１ｂ…ソース又はドレイン領域、２，１０２…素子分離膜、２ａ，１０２ａ…オフセット膜３，１３，１０３，１１３…ゲート酸化膜、４，１４，１０４，１１４…ゲート電極、６，１１６…低濃度不純物領域、７，１７，１０７，１１７…不純物領域、２１，１２１…下部電極、２２，１２２…絶縁層、２２ａ…マスク層、２３，１２３…上部電極、５０…フォトレジスト膜，１３０…窒化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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