(57)【要約】 【目的】  複数のブロックデータの速度変換及び合成処理を少ないメモリで効率よく行えることを課題とする。【構成】  第１の時間間隔で処理された複数のブロックデータをメモリに記憶して前記第１よりも長い第２の時間間隔で読み出すと共に、該読み出した各ブロックデータの所定長からなる後端部と前端部の各データをオーバラップさせて合成するブロックデータ合成装置であって、時系列に発生する複数のブロックデータにつき、各後端部以外のデータを記憶する第１のメモリと、各後端部のデータを記憶する第２のメモリと、第２のメモリから読み出した前回のブロックの後端部のデータと、第１のメモリから読み出した今回のブロックの前端部のデータを加算する加算手段と、第１のメモリから読み出した前回のブロックの後端部以外のデータに加算手段の出力データを時間多重して出力する多重手段とを備える。【選択図】  図２
2008176672.tif 000002
【特許請求の範囲】
【請求項１】
第１の時間間隔で処理された複数のブロックデータをメモリに記憶して前記第１よりも長い第２の時間間隔で読み出すと共に、該読み出した各ブロックデータの所定長からなる後端部と前端部の各データをオーバラップさせて合成するブロックデータ合成装置であって、
時系列に発生する複数のブロックデータにつき、各後端部以外のデータを記憶する第１のメモリと、各後端部のデータを記憶する第２のメモリと、
前記第２のメモリから読み出した前回のブロックの後端部のデータと、前記第１のメモリから読み出した今回のブロックの前端部のデータを加算する加算手段と、
前記第１のメモリから読み出した前回のブロックの後端部以外のデータに前記加算手段の出力データを時間多重して出力する多重手段とを備えることを特徴とするブロックデータ合成装置。
【請求項２】
第１の時間間隔で処理された複数のブロックデータをメモリに記憶して前記第１よりも長い第２の時間間隔で読み出すと共に、該読み出した各ブロックデータの所定長からなる後端部と前端部の各データをオーバラップさせて合成するブロックデータ合成装置であって、
時系列に発生する複数のブロックデータにつき、各後端部以外のデータを記憶する第１のメモリと、各後端部のデータを交互に記憶する第２，第３のメモリと、
前記第２又は第３のメモリから読み出した前回のブロックの後端部のデータと、前記第１のメモリから読み出した今回のブロックの前端部のデータを加算する加算手段と、
前記第１のメモリから読み出した前回のブロックの後端部以外のデータに前記加算手段の出力データを時間多重して出力する多重手段とを備えることを特徴とするブロックデータ合成装置。
【請求項３】
各ブロックデータの後端部と前端部のオーバラップデータ数を外部設定可能としたことを特徴とする請求項１又は２記載のブロックデータ合成装置。
【請求項４】
メモリへのデータ書込時間間隔及び又はデータ読出時間間隔を外部設定可能としたことを特徴とする請求項１又は２記載のブロックデータ合成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はブロックデータ合成装置に関し、更に詳しくは、第１の時間間隔で処理された複数のブロックデータをメモリに記憶して前記第１よりも長い第２の時間間隔で読み出すと共に、該読み出した各ブロックデータの所定長からなる後端部と前端部の各データをオーバラップさせて合成するブロックデータ合成装置に関する。
【背景技術】
【０００２】
移動通信装置では、符号部で高速処理した複数のブロックデータをＲＡＭを用いて通常の時間間隔（通信速度）のブロックデータに速度変換すると共に、各ブロックデータ間を窓関数処理により滑らかに結合し、得られたフレームデータを変調して送信することが行われる。
【０００３】
図５，図６は従来技術を説明する図で、図５は従来のブロックデータ合成装置のブロック図を示している。図において、８１は時系列に発生する複数のブロックデータＢＤ＃１〜ＢＤ＃４等を順次記憶するＲＡＭａ〜ＲＡＭｄ、８２は各ブロックデータの所定長Ｎｗからなる後端部と前端部の各データを加算する加算器８２ａ〜８２ｄ、８３はＲＡＭ８１の読出データと加算器８２の出力データの多重位相を合わせる位相合わせ部ａ〜ｄ、８４はＲＡＭ８１の読出データと加算器８２の出力データを時間多重ずる多重部（ＭＵＸ）である。
【０００４】
図６に従来のブロックデータ合成装置の動作タイミングチャートを示す。図において、最初のブロックデータＢＤ＃１をＲＡＭａに記憶し、これを遅いスピードで読み出す。次のブロックデータＢＤ＃２が発生した時は、ＲＡＭａは使用中であるため、該ＢＤ＃２をＲＡＭｂに記憶し、これを遅いスピードで読み出す。そして、ＲＡＭａから所定のデータ長Ｎｗに係る後端部データを読み出すタイミングに同期してＲＡＭｂからはデータ長Ｎｗからなる前端部データを読み出し、これらを加算器８２ａで加算する。多重部８４ではＲＡＭａの読出データに加算器８２ａの出力データＢＤ１２を多重し、こうしてＢＤ＃１をＢＤ＃２に滑らかに繋げる。
【０００５】
更に、３番目のブロックデータＢＤ＃３が発生した時は、ＲＡＭａ，ｂは共に使用中であるため、該ＢＤ＃３をＲＡＭｃに記憶し、これを遅いスピードで読み出すと共に、該ＢＤ＃３は上記同様にしてＢＤ＃２に滑らかに接続される。更に、４番目のブロックデータＢＤ＃４が発生した時は、ＲＡＭａは使用中ではないが、この例ではブロックデータの発生間隔が相対的に短くなった場合でも対処できるように、該ＢＤ＃４をＲＡＭｄに記憶し、これを遅いスピードで読み出すと共に、該ＢＤ＃４は上記同様にしてＢＤ＃３に滑らかに接続される。その後は、ＲＡＭａ〜ＲＡＭｄを巡回的に使用することで、ＢＤ＃５以降を含む任意ブロック数のデータに対処できる。
【特許文献１】特開平７−７２８９７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来技術のように、複数のブロックデータを異なるＲＡＭに順次格納し、引き伸ばす方式であると、ブロックライトとブロックリード間の時間差（引き延ばし）が増す程に多くのＲＡＭが必要となり、回路規模が増大する問題があった。
【０００７】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的は、複数ブロックデー
タの速度変換及び合成処理を少ないメモリで効率よく行えるブロックデータ合成装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様によるブロックデータ合成装置は、第１の時間間隔で処理された複数のブロックデータをメモリに記憶して前記第１よりも長い第２の時間間隔で読み出すと共に、該読み出した各ブロックデータの所定長からなる後端部と前端部の各データをオーバラップさせて合成するブロックデータ合成装置であって、時系列に発生する複数のブロックデータにつき、各後端部以外のデータを記憶する第１のメモリと、各後端部のデータを記憶する第２のメモリと、前記第２のメモリから読み出した前回のブロックの後端部のデータと、前記第１のメモリから読み出した今回のブロックの前端部のデータを加算する加算手段と、前記第１のメモリから読み出した前回のブロックの後端部以外のデータに前記加算手段の出力データを時間多重して出力する多重手段とを備えるものである。
【０００９】
本発明では、各ブロックデータの後半部以外のデータについての読み出しが他の部分のデータの読み／書きとは重ならないことに着目し、各ブロックの後端部以外のデータを第１のメモリにのみ記憶することとしたため、メモリの大幅な削減が図れる。従って、複数のブロックデータの速度変換及び合成処理を少ないメモリで効率よく行える。
【００１０】
本発明の第２の態様によるブロックデータ合成装置は、第１の時間間隔で処理された複数のブロックデータをメモリに記憶して前記第１よりも長い第２の時間間隔で読み出すと共に、該読み出した各ブロックデータの所定長からなる後端部と前端部の各データをオーバラップさせて合成するブロックデータ合成装置であって、時系列に発生する複数のブロックデータにつき、各後端部以外のデータを記憶する第１のメモリと、各後端部のデータを交互に記憶する第２，第３のメモリと、前記第２又は第３のメモリから読み出した前回のブロックの後端部のデータと、前記第１のメモリから読み出した今回のブロックの前端部のデータを加算する加算手段と、前記第１のメモリから読み出した前回のブロックの後端部以外のデータに前記加算手段の出力データを時間多重して出力する多重手段とを備えるものである。
【００１１】
本発明では、各ブロックの後端部のデータを交互に記憶する第２，第３のメモリを備えるため、各ブロックデータの発生時間間隔がその読み出し時間間隔に比べて相対的に短くなった場合でも、これらを適正に速度変換及び合成処理できる。
【００１２】
本発明の第３の態様では、各ブロックデータの後端部と前端部のオーバラップデータ数を外部設定可能としたものである。従って、多様な用途に柔軟に対処できる。
【００１３】
本発明の第４の態様では、メモリへのデータ書込時間間隔及び又はデータ読出時間間隔を外部設定可能としたものである。従って、多様な用途に柔軟に対処できる。
【発明の効果】
【００１４】
以上述べた如く本発明によれば、少ないメモリで複数のブロックデータを効率よく速度変換して合成でき、回路規模を大幅に削減できる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
【００１６】
図１は実施の形態による送信装置のブロック図で、移動通信装置（基地局，端末等）における送信装置の一例を示している。情報生成部１で生成された送信データは、誤り検出
符号部２で誤り検出符号（ＣＲＣコード）が付加され、その全体が複数のブロックデータに分割される。各ブロックデータは誤り訂正符号部３でターボ符号等により高速に誤り訂正符号化され、ブロックデータ合成部４に入力する。ブロックデータ合成部４ではブロック単位で処理された各データ列をメモリを用いて速度変換すると共に、各ブロックデータの端部（結合部）を窓関数処理して滑らかに結合する。こうして、結合された複数のブロックデータからなるフレームデータは、変調部５でディジタル変調され、Ｄ／Ａ変換部６でアナログ信号に変換され、更に無線部７で無線信号に変換されて、アンテナより送信される。
【００１７】
図２は実施の形態によるブロックデータ合成部のブロック図で、このブロックデータ合成部４は前段の誤り訂正符号部３におけるデータ書込インタフェース（ＩＦ）部３１と、後段の変調部５におけるデータ読出ＩＦ部５１との間に介在してブロックデータの速度変換及び合成制御を行う。誤り訂正符号部３ではシステムで設定されたパラメータ（ブロック長など）に従って誤り訂正符号の生成及びブロックデータ合成部４へのブロックデータ書込制御を行う。この場合に、ＢＤ＃１〜ＢＤ＃４はブロックデータ、ＷＥは書込イネーブル信号、ＷＰは書込パルス信号、ＷＲＳは書込カウンタのリセット信号、ＷＬＭは書込アドレスの上限値信号、ＢＦＬは書込アドレスのフル信号、ＷＳＬは書込メモリの選択信号、ｍは書込クロックの分周比信号である。
【００１８】
分周器４５はマスタークロック信号ＭＣＫをシステムで設定された分周比ｍに従って分周し、周期１／Ｍの書込クロック信号ＷＣＫを生成する。セレクタＳＥＬａは各ブロックデータＢＤ＃１〜ＢＤ＃４につき、各所定の後端部（接合部）以外のデータを選択してメモリ部ＭＥＭａに書き込む。また、ＳＥＬｂはＢＤ＃１，＃３につき、各所定の後端部のデータを選択してＭＥＭｂに書き込み、ＳＥＬｃはＢＤ＃２，＃４につき、各所定の後端部のデータを選択してＭＥＭｃに書き込む。
【００１９】
一方、変調部５ではシステムで設定されたパラメータに従ってブロックデータ合成部４からのフレームデータの読み出し及びディジタル変調を行う。この場合に、ＲＥは読出イネーブル信号、ＲＰは読出パルス信号、ＲＲＳは読出カウンタのリセット信号、ＲＬＭは読出アドレスの上限値信号、ＢＥＰは読出データのエンプティー信号、ＲＳＬは読出メモリの選択信号、ｎは読出クロックの分周比信号である。
【００２０】
分周器４６はマスタークロック信号ＭＣＫをシステムで設定された分周比ｎに従って分周し、周期１／Ｎの読出クロック信号ＲＣＫを生成する。加算手段４３はＭＥＭｂ又はＭＥＭｃから読み出した前回のブロックの後端部のデータと、ＭＥＭａから読み出した今回のブロックの前端部のデータとを加算し、多重手段４４はＭＥＭａから読み出した前回のブロックの後端部以外のデータに加算手段４３の出力データを時間多重して出力する。ブロックデータ合成部４における速度変換動作の詳細は後述の図４の説明で一層明らかとなる。
【００２１】
図３は実施の形態によるメモリ部のブロック図で、例えば図２のＭＥＭａの構成を示している。データ書込側には書込データＷＤと共に書込イネーブル信号ＷＥが入力する。ＡＮＤゲート回路Ａ１は書込クロックＷＣＫの入力を待って書込パルスＷＰを生成し、これにより書込データＷＤがデュアルポートＲＡＭ（ＤＰＲＡＭ）１０に書き込まれる。同時に，この書込パルスＷＰによって書込カウンタＷＣがカウントアップされ、これにより書込アドレスＷＡが＋１される。更に、この書込パルスＷＰは誤り訂正符号部３に送られ、これによって書込イネーブル信号ＷＥがリセットされる。こうして、一連の書込データＷＤは書込クロックＷＣＫに同期してＤＰＲＡＭ１０に書き込まれ、やがて、書込アドレスＷＡが予めレジスタＲＧ１に設定された書込アドレス上限値ＷＬＭに一致すると、比較器ＣＰ１で書込アドレスのフル信号ＢＦＬが生成され、これが誤り訂正符号部３に送られ、
これによりブロックデータの書込を終了する。
【００２２】
データ読出側には読出イネーブル信号ＲＥが入力する。ＡＮＤゲート回路Ａ２は読出クロックＲＣＫの入力を待って読出パルスＲＰを生成し、これによりＤＰＲＡＭ１０から読出データＲＤが読み出される。同時に，この読出パルスＲＰによって読出カウンタＲＣがカウントアップされ、これにより読出アドレスＲＡが＋１される。更に、この読出パルスＲＰは変調部５に送られ、これによって読出イネーブル信号ＲＥがリセットされる。こうして、一連の読出データＲＤは読出クロックＲＣＫに同期してＤＰＲＡＭ１０から読み出され、やがて、読出アドレスＲＡが予めレジスタＲＧ２に設定されたデータ読出アドレス上限値ＲＬＭに一致すると、比較器ＣＰ２で読出データのエンプティー信号ＢＥＰが生成され、これが変調部５に送られ、これにより当該ＤＰＲＡＭ１０からのブロックデータの読出を終了する。こうして、短い時間間隔の書込クロックＷＣＫでＤＰＲＡＭ１０に書き込まれたデータは相対的に長い時間間隔の読出クロックＲＣＫで読み出され、所要の速度変換が行われる。
【００２３】
図４は実施の形態によるブロックデータ合成部の動作タイミングチャートである。ブロックデータＢＤ＃１が入力すると、その前半部（即ち、合成部Ｎｗを除く部分）のデータをＭＥＭａに書き込み、かつその後半部（即ち、合成部Ｎｗから成る部分）のデータをＭＥＭｂに書き込む。更に、この前半部データはＭＥＭａへの書き込みと同時に該ＭＥＭａから順次読み出され、やがてＭＥＭａの全記憶データを読み出すと、これに同期してＭＥＭｂからＢＤ＃１の後半部データを読み出す。
【００２４】
一方、誤り訂正符号部３からは、前記ＭＥＭａの全記憶データの読み出しに同期して２番目のブロックデータＢＤ＃２が入力し、その前半部データをＭＥＭａに書き込み、かつその後半部データをＭＥＭｃに書き込む。更に、ＢＤ＃２の前半部データはＭＥＭａへの書き込みと同時に該ＭＥＭａから読み出されると共に、その先頭部の長さＮｗに係る部分のデータは加算器４３で前記ＭＥＭｂから読み出したＢＤ＃１の後半部データと加算され、その加算出力データＢＤ１２は多重部４４でＢＤ＃１の前半部データに続けて時間多重される。更に、ＭＥＭａから読み出したＢＤ＃２の残りの前半部データをＢＤ１２に続けて多重し、やがて該ＭＥＭａの全記憶データＢＤ＃２を読み出すと、これに同期してＭＥＭｃからＢＤ＃２の後半部データを読み出す。
【００２５】
一方、誤り訂正符号部３からは、前記ＭＥＭａの全記憶データＢＤ＃２の読み出しに同期して３番目のブロックデータＢＤ＃３が入力し、その前半部データをＭＥＭａに書き込み、かつその後半部データを再度ＭＥＭｂに書き込む。更に、ＢＤ＃３の前半部データはＭＥＭａへの書き込みと同時に該ＭＥＭａから読み出されると共に、その先頭部の長さＮｗに係る部分のデータは加算器４３で前記ＭＥＭｃから読み出したＢＤ＃２の後半部データと加算され、その加算出力データＢＤ２３は多重部４４でＢＤ＃２の前半部データに続けて時間多重される。更に、ＭＥＭａから読み出したＢＤ＃３の残りの前半部データをＢＤ２３に続けて多重し、やがてＭＥＭａの全記憶データＢＤ＃３を読み出すと、これに同期してＭＥＭｂからＢＤ＃３の後半部データを読み出す。以下、同様であり、こうして少ないメモリで任意ブロック数の各ブロックデータを効率よく速度変換し、合成できる。
【００２６】
なお、上記実施の形態ではＭＥＭｂとＭＥＭｃを交互に使用したが、これに限らない。ＭＥＭｃを使う段階で、もしＭＥＭｂが空いている場合は、毎回ＭＥＭｂを使用しても良い。ブロックデータ接合処理の動作タイミングについては、ブロックデータ長、Ｎｗ長、読み書きクロックの周波数等が既知であるから、ＭＥＭｂとＭＥＭｃを交互に使用するか否かは事前に分かる。
【００２７】
なお、上記実施の形態では、ブロックデータ間を滑らかに接続するデータ長Ｎｗ（又は
時間幅Ｎｗ）の一例を述べたが、このデータ長Ｎｗ（時間幅Ｎｗ）は  読み出しデータのブロック長（時間幅）に応じて自動的に決定されるようにしても良い。データ長Ｎｗ（時間幅Ｎｗ）の変更はデータの書込上限値ＷＬＭ、読出上限値ＲＬＭの設定変更により容易に行える。
【００２８】
また、上記本発明に好適なる実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、処理及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【図面の簡単な説明】
【００２９】
【図１】実施の形態による送信装置のブロック図である。
【図２】実施の形態によるブロックデータ合成部のブロック図である。
【図３】実施の形態によるメモリ部のブロック図である。
【図４】実施の形態によるブロックデータ合成部の動作タイミングチャートである。
【図５】従来のブロックデータ合成装置のブロック図である。
【図６】従来のブロックデータ合成装置の動作タイミングチャートである。
【符号の説明】
【００３０】
４  ブロックデータ合成部
１０  デュアルポートＲＡＭ
３１  データ書込インタフェース部
４１  セレクタ（ＳＥＬ）
４２  メモリ部（ＭＥＭ）
４３  加算器
４４  多重部（ＭＵＸ）
５１  データ読出インタフェース部
【図１】
2008176672.tif 000003
【図２】
2008176672.tif 000004
【図３】
2008176672.tif 000005
【図４】
2008176672.tif 000006
【図５】
2008176672.tif 000007
【図６】
2008176672.tif 000008