(57)【要約】      （修正有）【課題】改善された構成ランダムアクセスメモリを提供する。【解決手段】アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第１のソース−ドレインを有しており、データノードに接続された第２のソース−ドレインを有している、アドレストランジスタと、キャパシタ接地端子と第２のソース−ドレインとの間に接続されたキャパシタと、第１および第２のクロスカップルドインバータであって、第１のインバータは、データノードに接続された出力を有しており、入力を有しており、第２のインバータは、データノードに接続された入力を有しており、出力を有している、第１および第２のクロスカップルドインバータと、を備えている、メモリ要素。【選択図】図５
2008176912.tif 000002
【特許請求の範囲】
【請求項１】
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第１のソース−ドレインを有しており、データノードに接続された第２のソース−ドレインを有している、アドレストランジスタと、
キャパシタ接地端子と該第２のソース−ドレインとの間に接続されたキャパシタと、
第１および第２のクロスカップルドインバータであって、該第１のインバータは、該データノードに接続された出力を有しており、入力を有しており、該第２のインバータは、該データノードに接続された入力を有しており、出力を有している、第１および第２のクロスカップルドインバータと
を備えている、メモリ要素。
【請求項２】
クリアラインに接続されたゲートを有しているクリアトランジスタをさらに含んでいる、請求項１に記載のメモリ要素。
【請求項３】
前記メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第１のソース−ドレイン端子を有しており、前記第２のインバータの出力に接続された第２のソース−ドレイン端子を有している、請求項１に記載のメモリ要素。
【請求項４】
前記第１および第２のインバータは、インバータトランジスタを含んでおり、前記アドレストランジスタおよび該インバータトランジスタは、半導体基板から形成されており、前記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、請求項１に記載のメモリ要素。
【請求項５】
前記データノードに接続された出力ラインをさらに含んでおり、該出力ラインは、少なくとも２ミクロンの長さの金属ラインを含んでおり、前記第１および第２のインバータは、前記キャパシタから少なくとも２ミクロンの距離において該出力ラインに接続されている、請求項１に記載のメモリ要素。
【請求項６】
ゲートを有している金属酸化物半導体トランジスタと、
メモリ要素のアレイであって、該アレイはデータを格納し、該アレイは該トランジスタの該ゲートに印加される対応する出力信号を生成し、各メモリ要素は、キャパシタと、該キャパシタに接続された一対のクロスカップルドインバータを含んでいる、メモリ要素のアレイ
を備えている、集積回路デバイス。
【請求項７】
各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第１のソースドレインを有しており、データノードに接続された第２のソースドレインを有しており、該メモリ要素の各々の該データノードは、前記出力信号のそれぞれを供給する、アドレストランジスタ
をさらに含んでいる、請求項６に記載の集積回路デバイス。
【請求項８】
各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第１のソース−ドレインを有しており、データノードに接続された第２のソース−ドレインを有しており、該メモリ要素の各々の該データノードは、前記出力信号のそれぞれを供給し、各キャパシタは、キャパシタ接地端子と該アドレストランジスタの該第２のソース−ドレインとの間に接続されており、前記集積回路デバイスの集積回路は、前記アレイにデータをロードするデータレジスタ回路をさらに含んでいる、アドレストランジスタと
をさらに含んでいる、請求項６に記載の集積回路デバイス。
【請求項９】
各メモリ要素における前記一対のクロスカップルドインバータは、第１および第２のインバータを含んでおり、該第１および第２のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第１のソース−ドレイン端子を有しており、該第２のインバータの該出力に接続された第２のソース−ドレイン端子を有している、請求項６に記載の集積回路デバイス。
【請求項１０】
各メモリ要素における前記一対のクロスカップルドインバータは、第１および第２のインバータを含んでおり、該第１および第２のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素における該第１および第２のインバータは、インバータトランジスタを含んでおり、アドレストランジスタおよび該インバータトランジスタは、半導体基板に形成されており、前記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、請求項６に記載の集積回路デバイス。
【請求項１１】
各メモリ要素は、前記トランジスタの前記ゲートのそれぞれに前記出力信号のそれぞれを伝送する出力ラインを含んでおり、該出力ラインは、少なくとも２ミクロンの長さの金属ラインを含んでおり、前記一対のインバータは、該出力ラインに沿って、前記キャパシタから少なくとも２ミクロンの距離に配置されている、請求項６に記載の集積回路デバイス。
【請求項１２】
各メモリ要素における前記一対のクロスカップルドインバータは、
第１のインバータであって、第１の正の電力供給端子と第１の接地端子との間で直列に接続された、ｐチャネル金属酸化物半導体トランジスタと、ｎチャネル金属酸化物半導体トランジスタとを有している、第１のインバータと、
第２のインバータであって、第２の正の電力供給端子と第２の接地端子との間で直列に接続された、ｐチャネル金属酸化物半導体トランジスタと、ｎチャネル金属酸化物半導体トランジスタとを有している、第２のインバータと
を含んでいる、請求項６に記載の集積回路デバイス。
【請求項１３】
メモリ要素をクリアする方法であって、該メモリ要素は、アドレストランジスタと、データノードに接続されたキャパシタと、該データノードと反転されたデータノードとの間に接続された第１および第２のクロスカップルドインバータとを有しており、該第１のインバータは、該データノードに接続されたドレイン−ソース端子およびボディ端子を有するｐチャネル金属酸化物半導体トランジスタを有しており、該第１および第２のインバータは、タップを含んでおり、該方法は、
該ドレイン−ソース端子が、該ボディ端子よりも高くなるように、かつ該キャパシタが該ｐチャネル金属酸化物半導体トランジスタを介して放電するように、該メモリ要素を電力ダウンすることと、
該キャパシタが放電する際に、該タップを用いることにより、射出されたキャリアを除去し、ラッチアップ状態の発生を防止することと、
該メモリ要素が電力供給される際に、該キャパシタを用いることにより、該第１および第２のインバータをアンバランスにし、該データノードがクリアされた状態で電力供給されるようにすることと
を包含する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、揮発性メモリ要素に関し、より具体的には、集積回路のためのランダムアクセスメモリ、例えば、プログラマブルロジックデバイス集積回路のための構成ランダムアクセスメモリに関する。
【背景技術】
【０００２】
（発明の分野）
集積回路は、しばしば揮発性メモリ要素を含む。プログラマブルロジックデバイスにおいて、揮発性メモリ要素は、構成データを格納するために使用される。このタイプのメモリは、しばしば構成ランダムアクセスメモリ（ＣＲＡＭ；ｃｏｎｆｉｇｕｒａｔｉｏｎ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）と称される。
【０００３】
プログラマブルロジックデバイスは、所望のロジック設計を実装するために、比較的小さなバッチでカスタマイズされ得るタイプの集積回路である。典型的なシナリオにおいて、プログラマブルロジックデバイスの製造業者は、前もって、カスタマイズされていないプログラマブルロジックデバイス集積回路を設計および製造する。その後、ロジック設計者が、ロジック設計システムを使用して、カスタムのロジック回路を設計する。ロジック設計システムは、所与のプログラマブルロジックデバイス上で利用可能なリソースを使用することによって、ロジック回路を実装する設計者を助けるために、製造業者のプログラマブルロジックデバイスのハードウェア能力に関する情報を使用する。
【０００４】
ロジック設計システムは、ロジック設計者のカスタムの設計に基づいて、構成データを形成する。構成データが１つのプログラマブルロジックデバイスの構成ランダムアクセスメモリ要素にロードされると、これは、プログラマブルロジックデバイスが設計者のロジック回路を実装するように、プログラマブルロジックデバイスのロジックをプログラムする。プログラマブルロジックデバイスの使用は、所望の集積回路設計に必要な努力を大幅に軽減させ得る。
【０００５】
従来の構成ランダムアクセスメモリ要素は、６トランジスタセル（ｓｉｘ−ｔｒａｎｓｉｓｔｏｒ  ｃｅｌｌ）を使用して形成される。半導体製造技術が進歩するにつれ、ますます小さな寸法のメモリ要素を構成するトランジスタを製造することが可能になった。一般的に、コストを下げ、性能を向上させるためには、コンポーネントのサイズを可能な限り縮小することが望ましい。低い電力供給電圧でコンポーネントを動作させ、電力消費を最小化することもまた、望ましくあり得る。
【０００６】
コンポーネントのサイズが縮小するにつれ、また電力供給電圧が比例するにつれ、メモリ要素の安定性に悪影響を与え得るたくさんの要因が出現した。
【０００７】
メモリ要素の安定性は、各トランジスタ上のノイズによって悪影響を受ける。ノイズは、粒子の衝突によって（例えば、中性子またはアルファ粒子による衝突によって）生成され得る。ノイズはまた、近くの回路からメモリ要素に容量結合され得る。これらのソースからメモリにノイズが導入されると、メモリ要素は、その状態を誤って変化させ得る。
【０００８】
メモリ要素の安定性はまた、トランジスタの閾値電圧のバリエーションによっても悪影響を受け得る。閾値電圧のバリエーションは、トランジスタに対するインプラント領域を形成するときに使用されるイオンの離散的性質の統計的副産物である。
【０００９】
これらの要因がメモリ要素を不安定にさせないことを保証するために、従来のランダムアクセスメモリ要素は、拡張された面積（すなわち、拡張されたゲート幅）を有するトランジスタを有していた。拡張された面積を有するトランジスタは、小さなトランジスタよりも、より臨界的な電荷を格納し、それゆえに、ノイズ（例えば、粒子の衝突からのノイズ）の影響をより受けにくい。拡張された面積を有するトランジスタはまた、閾値電圧のバリエーションの影響を受けにくく、隣接するメモリ要素の上で実行される読取り動作および書き込み動作からの干渉を、よりうまく防止することが可能である。
【００１０】
しかしながら、従来の構成ランダムアクセスメモリ要素におけるトランジスタのサイズを大きくする必要性は、回路の不動産（ｒｅａｌ  ｅｓｔａｔｅ）消費に対して悪影響を有する。典型的なプログラマブルロジックデバイス集積回路において、構成ランダムアクセスメモリ要素によって消費される面積は、集積回路の全面積のうちのかなりの割合であり得る。結果として、メモリ要素の適切な安定性を保証するためにトランジスタのサイズを拡張する必要性によって課される面積の問題は、無視できないものとなり得る。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
（発明の概要）
したがって、改善された構成ランダムアクセスメモリ要素を提供することを可能にすることが望ましい。
【課題を解決するための手段】
【００１２】
例えば、本発明は、以下を提供する：
（項目１）  
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第１のソース−ドレインを有しており、データノードに接続された第２のソース−ドレインを有している、アドレストランジスタと、
キャパシタ接地端子と該第２のソース−ドレインとの間に接続されたキャパシタと、
第１および第２のクロスカップルドインバータであって、該第１のインバータは、該データノードに接続された出力を有しており、入力を有しており、該第２のインバータは、該データノードに接続された入力を有しており、出力を有している、第１および第２のクロスカップルドインバータと
を備えている、メモリ要素。
【００１３】
（項目２）  
クリアラインに接続されたゲートを有しているクリアトランジスタをさらに含んでいる、項目１に記載のメモリ要素。
【００１４】
（項目３）  
上記メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第１のソース−ドレイン端子を有しており、上記第２のインバータの出力に接続された第２のソース−ドレイン端子を有している、項目１に記載のメモリ要素。
【００１５】
（項目４）  
上記第１および第２のインバータは、インバータトランジスタを含んでおり、上記アドレストランジスタおよび該インバータトランジスタは、半導体基板から形成されており、上記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、項目１に記載のメモリ要素。
【００１６】
（項目５）  
上記データノードに接続された出力ラインをさらに含んでおり、該出力ラインは、少なくとも２ミクロンの長さの金属ラインを含んでおり、上記第１および第２のインバータは、上記キャパシタから少なくとも２ミクロンの距離において該出力ラインに接続されている、項目１に記載のメモリ要素。
【００１７】
（項目６）  
ゲートを有している金属酸化物半導体トランジスタと、
メモリ要素のアレイであって、該アレイはデータを格納し、該アレイは該トランジスタの該ゲートに印加される対応する出力信号を生成し、各メモリ要素は、キャパシタと、該キャパシタに接続された一対のクロスカップルドインバータを含んでいる、メモリ要素のアレイ
を備えている、集積回路デバイス。
【００１８】
（項目７）  
各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第１のソースドレインを有しており、データノードに接続された第２のソースドレインを有しており、該メモリ要素の各々の該データノードは、上記出力信号のそれぞれを供給する、アドレストランジスタ
をさらに含んでいる、項目６に記載の集積回路デバイス。
【００１９】
（項目８）  
各メモリ要素は、
アドレストランジスタであって、アドレスラインに接続されたゲートを有しており、データラインに接続された第１のソース−ドレインを有しており、データノードに接続された第２のソース−ドレインを有しており、該メモリ要素の各々の該データノードは、上記出力信号のそれぞれを供給し、各キャパシタは、キャパシタ接地端子と該アドレストランジスタの該第２のソース−ドレインとの間に接続されており、上記集積回路デバイスの集積回路は、上記アレイにデータをロードするデータレジスタ回路をさらに含んでいる、アドレストランジスタと
をさらに含んでいる、項目６に記載の集積回路デバイス。
【００２０】
（項目９）  
各メモリ要素における上記一対のクロスカップルドインバータは、第１および第２のインバータを含んでおり、該第１および第２のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素は、クリアトランジスタをさらに含んでおり、該クリアトランジスタは、クリアラインに接続されたゲートを有しており、接地に接続された第１のソース−ドレイン端子を有しており、該第２のインバータの該出力に接続された第２のソース−ドレイン端子を有している、項目６に記載の集積回路デバイス。
【００２１】
（項目１０）  
各メモリ要素における上記一対のクロスカップルドインバータは、第１および第２のインバータを含んでおり、該第１および第２のインバータの各々は、それぞれの入力およびそれぞれの出力を有しており、各メモリ要素における該第１および第２のインバータは、インバータトランジスタを含んでおり、アドレストランジスタおよび該インバータトランジスタは、半導体基板に形成されており、上記キャパシタは、該基板におけるトランジスタのうちの少なくとも一部の上の誘電体層に形成された金属−絶縁体−金属キャパシタを含んでいる、項目６に記載の集積回路デバイス。
【００２２】
（項目１１）  
各メモリ要素は、上記トランジスタの上記ゲートのそれぞれに上記出力信号のそれぞれを伝送する出力ラインを含んでおり、該出力ラインは、少なくとも２ミクロンの長さの金属ラインを含んでおり、上記一対のインバータは、該出力ラインに沿って、上記キャパシタから少なくとも２ミクロンの距離に配置されている、項目６に記載の集積回路デバイス。
【００２３】
（項目１２）  
各メモリ要素における上記一対のクロスカップルドインバータは、
第１のインバータであって、第１の正の電力供給端子と第１の接地端子との間で直列に接続された、ｐチャネル金属酸化物半導体トランジスタと、ｎチャネル金属酸化物半導体トランジスタとを有している、第１のインバータと、
第２のインバータであって、第２の正の電力供給端子と第２の接地端子との間で直列に接続された、ｐチャネル金属酸化物半導体トランジスタと、ｎチャネル金属酸化物半導体トランジスタとを有している、第２のインバータと
を含んでいる、項目６に記載の集積回路デバイス。
【００２４】
（項目１３）  
メモリ要素をクリアする方法であって、該メモリ要素は、アドレストランジスタと、データノードに接続されたキャパシタと、該データノードと反転されたデータノードとの間に接続された第１および第２のクロスカップルドインバータとを有しており、該第１のインバータは、該データノードに接続されたドレイン−ソース端子およびボディ端子を有するｐチャネル金属酸化物半導体トランジスタを有しており、該第１および第２のインバータは、タップを含んでおり、該方法は、
該ドレイン−ソース端子が、該ボディ端子よりも高くなるように、かつ該キャパシタが該ｐチャネル金属酸化物半導体トランジスタを介して放電するように、該メモリ要素を電力ダウンすることと、
該キャパシタが放電する際に、該タップを用いることにより、射出されたキャリアを除去し、ラッチアップ状態の発生を防止することと、
該メモリ要素が電力供給される際に、該キャパシタを用いることにより、該第１および第２のインバータをアンバランスにし、該データノードがクリアされた状態で電力供給されるようにすることと
を包含する、方法。
【００２５】
（発明の概略）
構成ランダムアクセスメモリ要素を有する集積回路、例えば、プログラマブルロジックデバイス集積回路が提供される。集積回路上のプログラマブルロジックをカスタマイズするために、構成ランダムアクセスメモリ要素には、構成データがロードされる。各メモリ要素は、そのメモリ要素に対するデータを格納するキャパシタを有している。一対のクロスカップルドインバータが、キャパシタに接続されている。インバータは、メモリ要素が、１つの電力供給レールから別の電力供給レールに変動する電圧を有する出力制御信号を生成することを保証する。各構成ランダムアクセスメモリ要素は、クリアトランジスタを有し得る。キャパシタは、インバータのトランジスタ、アドレストランジスタ、およびクリアトランジスタの上に存在している、誘電層に形成され得る。インバータは、高められた電力供給電圧によって電力供給され得る。
【００２６】
（概要）
本発明にしたがうと、構成ランダムアクセスメモリ要素を有する集積回路、例えば、プログラマブルロジックデバイス集積回路が提供される。プログラマブルロジック集積回路は、プログラマブルロジックを含む。デバイスプログラミングの間、構成データが、構成ランダムアクセスメモリ要素にロードされる。ロードされると、構成ランダムアクセスメモリ要素は、ロードされた構成データに対応する静的な出力信号を生成する。トランジスタを適切にオンおよびオフにするために、静的な出力信号が、プログラマブルロジックにおけるトランジスタのゲートに印加される。
【００２７】
構成ランダムアクセスメモリ要素は、回路の不動産を効率的に使用する。各ランダムアクセスメモリ要素は、アドレストランジスタを有しており、またクリアトランジスタを有し得る。アドレストランジスタは、ゲートを有しており、これは、対応するアドレスラインに接続されている。関連付けられたデータラインを介してメモリ要素に対して読取りまたは書き込みするときに、アドレスラインがアサートされる。アドレストランジスタは、関連付けられたデータラインに接続されている第１のソースドレイン端子と、データノードに接続されている第２のソースドレイン端子とを有している。各構成ランダムアクセスメモリ要素はまた、データノードとキャパシタの接地端子との間に接続されているデータ格納キャパシタをも有している。一対のクロスカップルドインバータが、データノードに接続されており、データがデータノード上に確実に保持されることを助けている。
【００２８】
集積回路上のプログラマブルロジックは、コアロジック電力供給電圧で電力供給され得る。構成ランダムアクセスメモリ要素からの静的な出力信号が、プログラマブルロジックトランジスタを適切に制御するために十分に強くなるようにするために、構成ランダムアクセスメモリ要素は、高められた電力供給電圧によって電力供給され得る。例えば、インバータにおけるトランジスタは、コアロジック電力供給電圧よりも大きい正の電力供給電圧によって電力供給され得る。
【００２９】
本発明のさらなる特徴、その性質および様々な利点は、添付の図面および以下の好適な実施形態に関する詳細な説明から、より明確に理解され得る。
【発明を実施するための最良の形態】
【００３０】
（発明の詳細な説明）
本発明は、例えば、プログラマブルロジックデバイス集積回路のような集積回路のための、構成ランダムアクセスメモリ要素のようなメモリ要素に関する。必要に応じて、メモリ要素は、例えば、メモリ要素のアレイを有するデジタル信号処理回路、メモリ要素を有するマイクロプロセッサ、メモリ要素を有する特定用途向け集積回路のような、その他の集積回路上に形成され得る。明瞭化のために、本発明は、概して、プログラマブルロジックデバイス集積回路、およびプログラマブルロジックデバイス構成ランダムアクセスメモリ要素のコンテクストで記載される。
【００３１】
本発明にしたがう例示的なプログラマブルロジックデバイス１０が、図１に示されている。
【００３２】
プログラマブルロジックデバイス１０は、デバイス１０の信号をオフにし、かつ入力／出力ピン１４を介してその他のデバイスから信号を受信するための、入力／出力回路網１２を有し得る。相互接続リソース１６、例えば、グローバルおよびローカルな垂直および水平の導線およびバスが、デバイス１０上に信号をルーティングするために使用され得る。相互接続リソース１６は、固定相互接続（導線）およびプログラム可能な相互接続（すなわち、それぞれの固定相互接続の間のプログラム可能な接続）を含んでいる。プログラマブルロジック１８は、組み合わせ的および連続的なロジック回路を含み得る。プログラマブルロジック１８は、カスタムのロジック機能を実行するように構成され得る。相互接続リソースに関連付けられたプログラム可能な相互接続は、プログラマブルロジック１８の一部分であるとみなされ得る。
【００３３】
プログラマブルロジックデバイス１０は、揮発性メモリ要素２０を含んでおり、これには、ピン１４および入力／出力回路１２を使用して、構成データ（プログラミングデータとも称される）がロードされ得る。一旦ロードされると、メモリ要素の各々は、対応する静的な制御出力信号を提供し、この制御信号は、プログラマブルロジック１８における関連付けられたロジック要素の状態を制御する。典型的に、メモリ要素の出力信号は、金属酸化膜半導体（ＭＯＳ）トランジスタのゲートを制御するように使用される。これらのトランジスタのほとんどは、概して、プログラマブルコンポーネント（マルチプレクサ、ＡＮＤゲートおよびＮＡＮＤゲートのようなロジックゲート等）における、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）パストランジスタである。ＮＭＯＳパストランジスタに関連付けられたメモリ要素の出力が高（ｈｉｇｈ）のとき、メモリ要素によって制御されるパストランジスタはオンにされ、その入力から出力にロジック信号をパスする。メモリ要素の出力が低（ｌｏｗ）のとき、パストランジスタはオフにされ、ロジック信号をパスしない。Ｐチャネル金属酸化膜半導体トランジスタもまた、メモリ要素の出力信号によって制御され得る。
【００３４】
メモリ要素２０は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路技術を用いて、またはその他任意の適切な製造技術を用いて、形成され得る。プログラマブルロジックデバイス集積回路のコンテクストにおいて、このメモリ要素は、構成データを格納するので、構成ランダムアクセスメモリ（ＣＲＡＭ）セルと称されることがある。
【００３５】
構成ランダムアクセスメモリ要素２０は、概して、アレイパターンに配置される。典型的な現代のプログラマブルロジックデバイスにおいては、各チップ上に無数のメモリ要素２０が存在し得る。プログラミング動作の間、メモリ要素のアレイには、ユーザ（例えば、ロジック設計者）によって、構成データが提供される。一旦構成データがロードされると、メモリ要素２０は、プログラマブルロジック１８における回路網の一部分を選択的に制御する（例えば、オンおよびオフにする）ことによって、望みどおりに動作され得るように、その機能をカスタマイズする。
【００３６】
デバイス１０の回路網は、任意の適切なアーキテクチャを用いて組織され得る。例えば、プログラマブルロジックデバイス１０のロジックは、大きなプログラマブルロジック領域の一連の行および列に組織され得、これらの行および列の各々は、複数の小さなロジック領域を有している。デバイス１０のロジックリソースは、例えば関連付けられた垂直および水平の導体のような、相互接続リソース１６によって、相互接続され得る。これらの導体は、デバイス１０の実質的全体にスパンするグローバルな導線、デバイス１０の一部分にスパンする１／２ライン（ｈａｌｆ  ｌｉｎｅ）または１／４ライン（ｑｕａｒｔｅｒ  ｌｉｎｅ）のような部分ライン、特定の長さの（例えば、いくつかのロジックエリアを相互接続するのに十分な長さの）スタガーライン（ｓｔａｇｇｅｒｅｄ  ｌｉｎｅ）、より小さなローカルライン、あるいはその他任意の適切な相互接続リソースの配置を含み得る。必要に応じて、デバイス１０のロジックは、複数の大きな領域が相互接続されて、さらに大きなロジック部分を形成している、より多くのレベルまたは層に配置され得る。さらに他のデバイス配置は、行および列に配置されていないロジックを使用し得る。
【００３７】
構成ランダムアクセスメモリ要素２０のアレイをプログラマブルロジックデバイス１０上にロードするために使用され得る、例示的なデータローディング配置が、図２に示されている。図２の配置は、メモリ要素２０の３×３アレイ２２を有している。実際のメモリアレイは、典型的には、数百または数千の行および列を有している。図２の３×３アレイは、実施例として使用されている。
【００３８】
アレイ２２は、正の電力供給ライン４０および接地ライン３８を介して、電力を受信する。接地ライン３８上の接地電圧Ｖｓｓは、典型的には０ボルトである。正の電力供給電圧Ｖｃｃは、正の電力供給ライン４０に印加され得る。典型的なプログラマブルロジックデバイス１０において、デバイスにおけるコアロジックは、１．２ボルトの電力供給電圧（Ｖｃｃ−ｃｏｒｅと称されることがある）を用いて電力供給される。プログラマブルロジックデバイス１０のカスタムの設計を実装する際に用いられるプログラマブルロジック１８は、コアロジックの一部分であり、Ｖｃｃ−ｃｏｒｅで動作する。一部のプログラマブルロジックデバイス１０においては、１．２ボルト未満（例えば、１．１ボルト、１．０ボルト、１．０ボルト未満、等）の電力供給電圧が使用され得る。周辺回路網は、高められた電力供給電圧を用いて電力供給され得る。アレイ２２に電力供給する際に使用される電力供給電圧レベルＶｃｃは、Ｖｃｃ−ｃｏｒｅ未満であったり、Ｖｃｃ−ｃｏｒｅと等しかったり、あるいはＶｃｃ−ｃｏｒｅよりも大きかったりし得る。必要に応じて、Ｖｃｃの値は、時間の関数として変動され得る。例えばＶｃｃは、データ書き込み動作の間に低くされ、通常動作の間に上昇させられ得る。
【００３９】
Ｖｃｃが高められる（すなわち、通常動作の間にＶｃｃがＶｃｃ−ｃｏｒｅよりも大きくなるときの）配置の利点は、これが、メモリ要素の出力における静的な制御信号が高められるという結果につながるということである。高められた制御信号は、例えばプログラマブルロジック１８のｎチャネルパストランジスタのゲートに印加され得、それによって、もしそうでない場合よりも、これらのｎチャネルデバイスをより完全にオンにし得る。
【００４０】
オプションのクリアライン３６（ＣＬＲとラベル付けされている）は、メモリアレイ２２の内容をクリアするために使用され得る。構成データは、アレイがクリアされた後にロードされ得る。
【００４１】
構成データは、入力３２を介して、データレジスタ３０に直列的に提供され得る。その後、構成データは、ＤＡＴＡ＿ＩＮ＿１、ＤＡＴＡ＿ＩＮ＿２、およびＤＡＴＡ＿ＩＮ＿３ライン２６を介して、アレイ２２に並列的に提供され得る。アドレスレジスタ３４は、入力４４を介してアドレッシング情報を受信する。応答して、アドレスレジスタは、アドレスライン２８（ＡＤＤ１、ＡＤＤ２、またはＡＤＤ３）のうちの所望の１つをアサートする。所与の行におけるアドレスラインがアサートされると、データライン２６上のデータは、その行において、メモリ要素２４にロードされる。アレイは、アレイの各行にメモリ要素を組織的にロードすることによって、充填され得る。アレイに構成データが完全にロードされた後、各メモリ要素２４の出力４２は、パストランジスタまたはプログラマブルロジック上のその他のロジックコンポーネントのゲートを制御するための、対応する静的な制御信号を生成する。
【００４２】
プログラマブルロジックデバイス上の要素のアレイに使用され得るタイプの従来の構成ランダムアクセスメモリ要素４５が、図３に示されている。図３に示されているように、メモリ要素４５は、２つのクロスカップルドインバータ（インバータ４６およびインバータ５２）から形成される。インバータ４６は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ４８、およびｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ５０を有している。インバータ５２は、ＰＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５６を有している。ＮＭＯＳトランジスタ６０は、クリアライン６２を活性化することによって、クリア動作の間にオンにされ得る。これは、ノードＮ２を接地６４に接続し、メモリ要素４５をクリアする。ライン４２０上のメモリ要素の出力（ＤＡＴＡ＿ＯＵＴ）は、ノードＮ２上の信号によって決定される。
【００４３】
アドレスライン６６が高に取られると、ＮＭＯＳトランジスタ５８はオンにされ、データライン６８上の信号は、メモリ要素４５に供給される。ライン６８上の信号が高の場合、ノードＮ１は高状態を維持し、メモリ要素４５は低状態（クリアされた状態）を維持する。この状況において、出力ＤＡＴＡ＿ＯＵＴは低である。ライン６８上の信号が低の場合、ノードＮ１は低に取られ、インバータ４６による低であるＮ１信号の反転によって、ノードＮ２上の電圧は、高に取られる。これは、出力ＤＡＴＡ＿ＯＵＴを高にする。
【００４４】
ＤＡＴＡ＿ＯＵＴ信号は、典型的には、マルチプレクサにおけるゲート、ＡＮＤゲート、ＯＲゲート、あるいはプログラム可能な相互接続ロジックまたはプログラム可能なデバイスのその他のプログラム可能なロジックにおける、その他の適切なロジックゲートに印加される。典型的に、ＤＡＴＡ＿ＯＵＴは、ｎチャネルＭＯＳパスゲートのゲートに印加される。このタイプの状況において、パストランジスタは、ＤＡＴＡ＿ＯＵＴが低のときに、オフにされる。ＤＡＴＡ＿ＯＵＴが高のときに、パストランジスタはオンにされる。
【００４５】
満足のいく動作のためには、ノードＮ２上の電圧（すなわち、信号ＤＡＴＡ＿ＯＵＴ）は、１つの電圧供給レールからその他の電圧供給レールにスイング（ｓｗｉｎｇ）すべきである。ノードＮ２上の電圧がレールからレールにスイングしないと、ＤＡＴＡ＿ＯＵＴ信号によって制御されているトランジスタは、完全にオンおよびオフにされず、それゆえに、漏れ電流および望ましくない電力損失につながり得る。
【００４６】
図３の従来の構成ランダムアクセスメモリ要素は満足のいく程度に機能するが、比較的多くの不動産を消費する。これは、メモリ要素４５が安定な動作を示すことを保証するために、従来の構成ランダムアクセスメモリ要素４５におけるトランジスタが、比較的大きな寸法で製造されることによる。図３の要素４５のような要素におけるトランジスタのゲート幅は、典型的には、使用されている製造技術によって許容される最小の可能な幅よりも、数倍大きい。
【００４７】
その他のタイプのメモリ要素は、よりコンパクトな寸法で製造され得る。例えば、従来の動的ランダムアクセスメモリ（ＤＲＡＭ）セルは、図３に示されているタイプの従来の構成ランダムアクセスメモリ要素よりも、よりコンパクトな寸法で製造され得る。典型的な従来の動的ランダムアクセスメモリセル７０が、図４に示されている。ＤＲＡＭセル７０は、キャパシタ７８を用いてデータを格納する。セル７０の内容は、電圧によってノード８２上に提供される。キャパシタ７８が充電され、ノード８２が高になると、セル７０は、１を含む（ｃｏｎｔａｉｎ  ａ  ｏｎｅ）と称される。キャパシタ７８が放電され、ノード８２が低になると、セル７０は、０を含む（ｃｏｎｔａｉｎ  ａ  ｚｅｒｏ）と称される。キャパシタ７８は、例えば、トレンチキャパシタであり得る。キャパシタ７８は、接地８０に接続されている。
【００４８】
単一のトランジスタ７６は、セルにアドレスするために使用され得る。データライン７２上に存在するデータをセル７０に格納するために、アドレスライン７４がアサートされる。これは、アドレストランジスタ７６をオンにし、データライン７２上の値をキャパシタ８２上に供給する。例えば、ライン７２上のデータがロジック低である場合、キャパシタ７８は放電し得、それによって、それの関連する電荷を０にし得る。書き込み動作の間に、ライン７２上のデータが高である場合、高信号はキャパシタ７８に供給され、それによって、キャパシタ７８を充電し得る。
【００４９】
セル７０の内容を読み取るために、アドレスライン７４がアサートされている間に、読取り回路が使用され、ライン７２の状態をモニタする。セル７８に０が格納されている場合、ライン７２が低にプルダウンされ得る。セル７０に１が格納されている場合、ライン７２が高にプルアップされ得る。読取り動作は破壊を伴う（ｄｅｓｔｒｕｃｔｉｖｅ）ので、以後の読取り動作では、セル７０に格納されたデータは再生成されなければならない。またキャパシタ７８に格納された電荷は、漏れ電流の対象となり得るので、セル７０の内容をコンスタントにリフレッシュする必要がある。
【００５０】
ノード８２上の電荷は、漏れ電流効果および接地端子８０上の接地ノイズ効果が原因で変動し得るので、セル７０は、プログラマブルロジックデバイス上に静的な出力信号を供給するためには適切ではない。ノード８２上の電圧における任意の変動または中断は、ノード８２にゲートが接続されているトランジスタに対する電位の状態の変化に直ちに翻訳され得る。さらに、セル７０のようなセルの状態をリフレッシュさせるコンスタントな必要性は、ＤＲＡＭタイプの構成ランダムアクセスメモリ要素に望ましくない負担を課し得る。これらの理由により、図４のセル７０のようなＤＲＡＭセルは、構成ランダムアクセスメモリとしての使用には適切ではない。
【００５１】
本発明の実施形態にしたがう構成ランダムアクセスメモリ要素２０が、図５に示されている。構成ランダムアクセスメモリ２０は、図２に示されているタイプのアレイ２２に使用され得る。図５に示されているように、メモリ要素２０は、クロスカップルドインバータ９０および１００を有している。インバータ１００の入力は、導電性の出力ライン４２（例えば、金属ライン）を介して、インバータ９０の出力に接続されている。インバータ９０の入力は、導線１０６（例えば、金属ライン）を介して、インバータ１００の出力に接続されている。
【００５２】
インバータ９０は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ９２およびｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ９４を有している。インバータ１００は、ＰＭＯＳトランジスタ１０２およびＮＭＯＳトランジスタ１０４を有している。インバータ９０および１００は、正の電力供給端子９６において正の電力供給信号Ｖｃｃを使用して電力供給され、接地端子９８において設置信号Ｖｓｓを使用して電力供給され得る。典型的なシナリオにおいて、通常動作の間、Ｖｃｃは、デバイス１０上のコアロジック電圧Ｖｃｃ−ｃｏｒｅよりも大きい。Ｖｃｃ−ｃｏｒｅが、例えば１．２ボルトである場合、Ｖｃｃは、例えば１．６ボルトであり得る。必要に応じて、ＶｃｃはＶｃｃ−ｃｏｒｅよりも低かったり、またはＶｃｃ−ｃｏｒｅと等しかったりし得る。Ｖｃｃの値はまた、時間の関数として変動され得る。例えばＶｃｃは、書き込み動作の間に、書き込み動作を容易にするために、クリアトランジスタまたはアドレストランジスタ（例えば、アドレストランジスタ８４）に対してインバータ９０および１００を弱めることにより、低められ得る。その後、Ｖｃｃの値は、通常動作の間に上昇させられ得る。Ｖｓｓの値は、例えば０ボルトであり得る。クリアトランジスタは、図５の実施形態においては一切使用されていないが、必要に応じて使用され得る。
【００５３】
アドレスライン２８が高に取られると、ＮＭＯＳトランジスタ８４はオンにされ、データライン２６上の信号は、メモリ要素２０に供給される。高信号がセル２０に供給されると、データノードＤと接地端子１１４との間に接続されたキャパシタ８６は、充電される。低信号がセル２０に供給されると、キャパシタ８６は放電される。
【００５４】
アドレスライン２８が高に取られたときに、ライン２６上の信号が高の場合、ノードＤは高にされ得る。インバータ９０は高信号を反転させ、ライン１０６上のノードＮＤを低に取る。ノードＤ上の信号の値は、信号ＤＡＴＡ＿ＯＵＴになり、これは出力ライン４２上に供給される。
【００５５】
アドレスライン２８が高に取られたときに、ライン２６上の信号が低の場合、ノードＤおよびＤＡＴＡ＿ＯＵＴ信号は低に取られ、インバータ１００による低であるＤ信号の反転によって、ノードＮＤにおける電圧は高に取られる。これは、出力ＤＡＴＡ＿ＯＵＴを高にする。
【００５６】
キャパシタ８６上に格納された電荷は、セル２０（Ｄ）の内容を提供する。クロスカップルドインバータ９０、１００が存在するので、Ｄの値は、電力供給レールの間で十分にスイングする。インバータ１００のおかげで、値ＮＤはＤの反転である。Ｄが低のとき、ＮＤは高になり、これは、ＮＭＯＳトランジスタ９４をオンにし、インバータ９０の接地端子９８上のより低い電力供給レール（Ｖｓｓ）にＤを下げる。Ｄが高のとき、ＮＤは低になり、これは、ＰＭＯＳトランジスタ９２をオンにし、インバータ９０の正の電力供給端子９６上の電圧Ｖｃｃ（すなわち、セル２０に対する高い方の電力供給レール）にＤをプルする。十分に大きいＶｃｃの値（典型的には、Ｖｃｃ−ｃｏｒｅと等しいＶｃｃ、またはＶｃｃ−ｃｏｒｅに対して高められたＶｃｃの値）を選択することにより、ノードＤ上の信号の最大値は、比較的高い電圧に到達することが保証され得る。
【００５７】
セル２０において、クロスカップルドインバータ９０および１００が使用されない場合、キャパシタ８６は、その電荷を保持することが不可能であり得る。これは、漏れ電流（例えば、トランジスタ８４、キャパシタ８６、およびトランジスタ１１２を介する漏れ電流）が、活性リフレッシュ動作の不在下で、キャパシタ８６上の電荷を分離し得るからである。図５の配置を用いると、インバータ９０におけるトランジスタ９２および９４は、これらの漏れ電流を打ち消す電流を供給し、Ｄを所望のレベルに動的に保持する。
【００５８】
典型的に、ＤＡＴＡ＿ＯＵＴ信号は、電子コンポーネント１１０に印加され、そのコンポーネントが所望の機能を実行するように構成する。１つの適切な配置を用いると、ＤＡＴＡ＿ＯＵＴ信号は、トランジスタ１１２のゲートＧのような、トランジスタのゲートに印加される。トランジスタ１１２は、マルチプレクサ、ＡＮＤゲート、ＯＲゲート、またはデバイス１０におけるその他の適切なロジックゲートの一部であり得る。トランジスタ１１２が含まれるロジックは、汎用プログラマブルロジックであり得、または相互接続１６に関連付けられたプログラマブルロジック（例えば、マルチプレクサ）であり得る。しばしば、静的な出力制御信号ＤＡＴＡ＿ＯＵＴは、ｎチャネルＭＯＳパストランジスタのゲートに印加される。このタイプの状況において、パストランジスタは、ＤＡＴＡ＿ＯＵＴ信号が低のときにオフにされ、ＤＡＴＡ＿ＯＵＴ信号が高のときにオンにされる。
【００５９】
必要に応じて、ｐ＋タップＴが、ＮＯＭＯＳトランジスタ９４を形成するｐ型半導体基板に提供され得る。このタップは、ラッチアップ状況が発生することを防止する。ｐ＋タップがないと、トランジスタ９２のｐ型ドレインＤＲと、トランジスタ９２が構成されるｎウェルボディＢとによって形成されるｐ−ｎ接合が、シャットダウン動作の間に、強く順方向バイアスされる可能性があり得る。この接合の順方向バイアスは、キャリアを射出し得、これはラッチアップを引き起こし得る。タップは、インバータ９０におけるトランジスタ９２を介する電力ダウン動作の間に、ラッチアップが発生しないことを保証し、要素２０が自動的にクリアされることを可能にする。
【００６０】
例えば、キャパシタ８６の容量は、約１２ｆＦであり得る。キャパシタ８６における容量の存在は、メモリ要素２０をアンバランスにし、その結果、ロジック０を含む（すなわち、Ｄが０である）構成において、アレイ２２における要素２０の全ては、自動的に電力供給され得る。
【００６１】
ノードＤおよびＮＤの間のアンバランスにされた配置による電力供給の間に、アレイ２２は自動的にクリアされるので、ラインをクリアにして、図５のメモリ要素２０をクリアする必要はない。必要に応じて、メモリアレイ２２は、各要素２０に０をロードすることによって（例えば、アドレスライン２８を組織的にアサートしている間に、データライン２６上に０を配置することによって）、クリアされ得る。
【００６２】
アレイ２２における通常のアドレッシング動作の間、ライン２８のうちの１つのライン上の所望のＡＤＤ信号がアサートされるが、その一方で、適切なデータライン２６が、要素２０にデータを供給するために使用される。トランジスタ８４に対して比較的広いゲート幅を使用することにより、アドレストランジスタ８４が、インバータ９０よりも強くなることが保証される。このことは、データライン２６からのデータを、キャパシタ８６およびノードＤに首尾よく供給することを保証する。例えば、インバータ１００は、インバータ９０とほぼ同じ強さを有し得る。
【００６３】
図５の配置は、構成ランダムアクセスメモリ要素を形成するために必要な、集積回路の不動産の大きさを大幅に低減し得る。６５ｎｍの加工技術を用いて形成される、図３に示されているタイプの従来のランダムアクセスメモリ要素の配置において、インバータ４６および５６におけるトランジスタのゲート幅は、この加工によって許容される０．０８μｍの公称最小値から０．２２μｍまで増加させられる。ゲート長は、約０．０６５μｍであり得る。
【００６４】
対照的に、図５の配置を用いると、インバータ９０および１００におけるトランジスタのゲート幅は、６５ｎｍの加工技術における０．０８μｍと同じであるか、それよりも小さくあり得る。結果として、図５の配置を用いて形成されるメモリ要素の面積は、図３に示されているタイプの従来のメモリ要素の約０．６μｍ２に対し、約０．２μｍ２である。追加的な面積の節約は、メモリ要素からクリアトランジスタを除去することによって、達成され得る。面積はまた、トランジスタ８４、９２、９４、１０２、および１０４のトランジスタ構造の上に、キャパシタ８６を形成することによって、効率的に使用され得る。
【００６５】
このタイプの配置は、図６に示されている。図６は、図５に示されているタイプの例示的な構成ランダムアクセスメモリ要素２０の一部分の断面側面図を示している。図６のメモリ要素２０は、シリコン基板１１５上に形成され得る。トランジスタ８４のようなトランジスタ、ならびにクロスカップルドインバータおよびその他のデバイスのトランジスタは、シリコン基板１１５に形成される。トランジスタ８４が、図６に示されている。破線１１７は、例えば、その他のなんらかのトランジスタ構造が形成され得る場所を示している。
【００６６】
誘電スタックが、基板１１５の上に形成され、デバイスが、基板１１５に形成される。誘電スタックは、誘電層１１６のような誘電層および金属層１１８のような金属層を含む。図６に示されているように、キャパシタ８６のようなキャパシタは、誘電層のうちの１つ（すなわち、層１１６）の内部に形成され得る。このタイプのキャパシタ構造は、２つの金属電極を使用し得るので、金属絶縁体金属（ＭＩＭ）キャパシタ構造と称されることがある。ほとんどのキャパシタは、基板１１５においてデバイスの真上に形成されるので、このタイプのキャパシタは、余分な回路不動産を一切消費する必要がない。
【００６７】
２つの例示的な構成ランダムアクセスメモリ要素２０のトランジスタを形成するために使用され得る例示的なレイアウトが、図７に示されている。図７の例において、図５のトランジスタ９２、９４、１０２、１０４、および８４に対し、水平ライン１２２は、可能なポリシリコンのゲートラインの位置を表しているが、垂直ライン１２０は、可能なチャネル（活性）領域を表している。図７の各要素２０において、３つのＮＭＯＳトランジスタ（図５のトランジスタ９４、１０４、および８４）と、２つのＰＭＯＳトランジスタ（図５のトランジスタ９２および１０２）とが存在する。図７に示されている構成ランダムアクセスメモリ２０の対を交互配置することにより、レイアウト効率が向上し得る。
【００６８】
図８に示されているように、必要に応じて、メモリ要素２０には、クリアラインが提供され得る。図８に示されているように、構成ランダムアクセスメモリ要素２０は、クリアトランジスタ１２４を有し得る。クリアトランジスタ１２４は、ゲート、ドレイン、およびソースを有している金属酸化膜半導体（ＭＯＳ）トランジスタであり得る。トランジスタ（例えば、トランジスタ１２４、または要素２０およびデバイス１０におけるその他のトランジスタ）のドレインおよびソースは、ソース−ドレインと称されることがある。図８に示されているように、トランジスタ１２４の１つのソース−ドレインは、接地端子９８に接続されており、トランジスタ１２４のその他のソース−ドレインは、ノードＤに接続されている。トランジスタ１２４のゲートは、クリアライン３６に接続されている。アレイ２２をクリアすることが必要な場合、クリアライン３６はアサートされ得、アレイ２２の各要素２０におけるノードＤを接地端子９８に接続し得る。
【００６９】
クロスカップルドインバータ９０および１００は、必ずしも構成ランダムアクセスメモリ要素２０におけるその他の構造の近くに配置される必要はない。これは、図９に示されている。図９の例において、アドレストランジスタ８４およびキャパシタ８６は、横の寸法Ｙを有する四角い表面エリア１２８内に製造されている。エリア１２８の面積は、Ｙ２である。典型的な６５ｎｍの加工の例において、面積１２８は、約０．２μｍ２と等しいか、またはそれ未満であり得る（すなわち、Ｙは約０．４５μｍである）。レイアウトを考えると、プログラマブルロジックデバイス１１０をキャパシタ８６およびアドレストランジスタ８４のすぐ近くに配置することは、好都合または実際的ではないことがある。したがって、図９に示されている例において、ロジックコンポーネント１１０（例えば、パストランジスタ）は、キャパシタ８６およびアドレストランジスタ８４から、距離Ｘの位置に配置され得る。Ｘの値は、例えば、２μｍ以上、４μｍ以上、８μｍ以上、１２μｍ以上等であり得る。クロスカップルドインバータ９０および１００は、（図９に示されているように）ロジックコンポーネント１１０の近くに配置されたり、（図５に示されているように）アドレストランジスタ８４およびキャパシタ８６の近くに配置されたり、あるいは中間の位置またはその他の適切な位置に配置されたりし得る。
【００７０】
図５に示されているタイプのメモリ要素の配置を使用する利点は、５つのトランジスタ（アドレストランジスタ８４、ならびにインバータ９０および１００の４つのトランジスタ）しか使用されないということである。クリアトランジスタは（この配置においては）一切使用されないので、要素２０によって消費される表面積の大きさは、最小化される。
【００７１】
インバータ９０におけるｐ＋タップＴは、アレイ２２を電力ダウンするときにキャパシタが放電する際に、トランジスタをラッチアップ状態にしないようにするために、使用され得る。電力供給されると、データノードＤ上のキャパシタ８６の存在は、クロスカップルドインバータ９０および１００をアンバランスにし、データノードＤが公知の状態（０状態）で電力供給され得ることを保証する。このようにして、図５のセルのアーキテクチャは、一連の電力ダウンおよび電力供給のときに、クリアトランジスタを必要とすることなく、自身を自動的にクリアする。
【００７２】
図５に示されているタイプの構成ランダムアクセスメモリ要素２０のアレイ２２をクリアすることに含まれる例示的なステップが、図１０に示されている。
【００７３】
ステップ１３０において、デバイス１０は電力ダウンされる。これは、電圧Ｖｃｃを０ボルトに取る。トランジスタ９２の正の電力供給端子が０ボルトに降下すると、トランジスタ９２のボディＢは、（データノードＤが、クリアされる必要のある１のときに）データノードＤの電圧よりも低い電圧に降下する。これは、ドレインＤＲとボディＢとの間のｐ−ｎ接合を順方向バイアスする（ステップ１３２）。
【００７４】
ステップ１３４において、キャパシタ８４は、ステップ１３２において形成されたトランジスタ９２における順方向バイアスを介して、放電する。トランジスタ９４におけるタップＴは、順方向バイアスされたｐ−ｎ接合によって射出されるキャリアを除去することによって、遷移中にラッチアップ状況が発生することを防止する役目を担っている。
【００７５】
ステップ１３６において、デバイス１０は電力供給され得る。電力供給の間、電力が端子９６に印加され、これにより、クロスカップルドインバータ９０および１００に電力供給する。キャパシタ８４は、クロスカップルドインバータ９０および１００の左側で、Ｄノードに接続されているが、これに相当する容量は、クロスカップルドインバータ９０および１００の右側のノードＮＤ上には存在しない。結果として、クロスカップルドインバータは、アンバランスになる。電力供給の間、キャパシタ８４の存在は、ノードＮＤ上の電圧がノードＤ上の電圧よりも早く上昇することを保証する。デバイスが十分に電力供給されると、ノードＤの全ては、０ボルト（すなわち、クリアされた状態）になり得る。
【００７６】
以上は、本発明の原理の単なる例示であり、当業者によって、本発明の範囲および精神から逸れることなしに、様々な改変がなされ得る。
【図面の簡単な説明】
【００７７】
【図１】図１は、本発明の実施形態にしたがう、例示的なプログラマブルロジックデバイス集積回路の図である。
【図２】図２は、本発明の実施形態にしたがう、プログラマブルロジックデバイス構成ランダムアクセスメモリ要素のアレイの図である。
【図３】図３は、従来の６トランジスタのプログラマブルロジックデバイスメモリ要素の図である。
【図４】図４は、従来の動的ランダムアクセスメモリ要素の図である。
【図５】図５は、本発明の実施形態にしたがう、構成ランダムアクセスメモリ要素の図である。
【図６】図６は、本発明の実施形態にしたがう、構成ランダムアクセスメモリ要素を含む集積回路の一部分の断面側面図である。
【図７】図７は、本発明の実施形態にしたがう、２つの構成ランダムアクセスメモリ要素を形成するために使用され得るレイアウトパターンを示す上面図である。
【図８】図８は、本発明の実施形態にしたがう、関連付けられたクリアラインを有する構成ランダムアクセスメモリ要素の図である。
【図９】図９は、本発明の実施形態にしたがう、構成ランダムアクセスメモリ要素におけるクロスカップルドインバータが、どのようにして、構成ランダムアクセスメモリ要素のその他の部分から比較的離れた集積回路の一部分に配置され得るのかを示す図である。
【図１０】図１０は、本発明の実施形態にしたがう、クリアトランジスタが一切使用されていないときに、構成ランダムアクセスメモリのアレイをクリアする際に含まれる例示的なステップのフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
2008176912000001.pdf