(57)【要約】【課題】通常動作時のリーク電流が小さく、且つ、ＥＳＤストレス印加時のトリガ電圧が低い静電保護回路を提供する。【解決手段】本発明の半導体回路は、ＶＤＤパッド４と、Ｉ／Ｏパッド５と、ＶＳＳパッド６と、サイリスタ素子１と、サイリスタ素子１にトリガ電流を流すためのトリガ用ＰＭＯＳトランジスタ２とを具備する。サイリスタ素子１は、そのアノードがＩ／Ｏパッド５に接続され、カソードがＶＳＳパッド６に接続され、ゲートがトリガ用ＰＭＯＳトランジスタ２のソースに接続されている。トリガ用ＰＭＯＳトランジスタ２のゲート及びバックゲートは、ＶＤＤパッド４に接続されている。【選択図】図４Ａ
2008218886.tif 000002
【特許請求の範囲】
【請求項１】
ＶＤＤパッドと、
Ｉ／Ｏパッドと、
ＶＳＳパッドと、
前記Ｉ／Ｏパッドと前記ＶＳＳパッドとの間に設けられた保護素子と、
前記保護素子にトリガ電流を流すためのトリガ素子として機能するＰＭＯＳトランジスタとを具備し、
前記ＰＭＯＳトランジスタのゲート及びバックゲートは、前記ＶＤＤパッドに接続され、
前記保護素子は、前記ＶＤＤパッドとＩ／Ｏパッドの電位が電源電圧レベルである場合に、前記ＰＭＯＳトランジスタのソースの電位が前記保護素子で発生する電圧降下によって前記Ｉ／Ｏパッドの電位よりも低くなるように構成されている
半導体回路。
【請求項２】
請求項１に記載の半導体回路であって、
前記保護素子は、サイリスタ素子であり、
前記サイリスタ素子のアノードは、前記Ｉ／Ｏパッドに接続され、
前記サイリスタ素子のカソードは、前記ＶＳＳパッドに接続され、
前記サイリスタ素子のゲートは、前記ＰＭＯＳトランジスタのソースに接続された
半導体回路。
【請求項３】
請求項２に記載の半導体回路であって、
前記サイリスタ素子は、
Ｐ型基板又はＰウェルと、
前記Ｐ型基板又はＰウェルに形成され、前記ＶＳＳパッドに接続された第１Ｐ＋領域と、
前記Ｐ型基板又はＰウェルに形成され、前記ＶＳＳパッドに接続された第１Ｎ＋領域と、
前記Ｐ型基板に形成され、又は前記Ｐウェルと隣接するＮウェルと、
前記Ｎウェルに形成され、前記Ｉ／Ｏパッドに接続された第２Ｐ＋領域と、
前記Ｎウェルに形成され、前記前記ＰＭＯＳトランジスタのソースに接続された第２Ｎ＋領域
とを備える
半導体回路。
【請求項４】
ＶＤＤパッドと、
Ｉ／Ｏパッドと、
ＶＳＳパッドと、
サイリスタ素子と、
ＰＭＯＳトランジスタ
とを具備し、
前記サイリスタ素子は、そのアノードが前記Ｉ／Ｏパッドに接続され、カソードが前記ＶＳＳパッドに接続され、ゲートが前記ＰＭＯＳトランジスタのドレインに接続されており、
前記ＰＭＯＳトランジスタは、そのゲート及びバックゲートがＶＤＤパッドに接続されている
半導体回路。
【請求項５】
ＶＤＤパッドと、
Ｉ／Ｏパッドと、
ＶＳＳパッドと、
前記Ｉ／Ｏパッドと前記ＶＤＤパッドとの間に設けられた保護素子と、
前記保護素子にトリガ電流を流すためのトリガ素子として機能するＮＭＯＳトランジスタとを具備し、
前記ＮＭＯＳトランジスタのソースが前記Ｉ／Ｏパッドに接続され、
前記ＮＭＯＳトランジスタのゲート及びバックゲートが、前記ＶＳＳパッドに接続された
半導体回路。
【請求項６】
請求項５に記載の半導体回路であって、
前記保護素子は、サイリスタ素子であり、
前記サイリスタ素子のアノードは、前記ＶＤＤパッドに接続され、
前記サイリスタ素子のカソードは、前記Ｉ／Ｏパッドに接続され、
前記サイリスタ素子のゲートは、前記ＮＭＯＳトランジスタのドレインに接続された
半導体回路。
【請求項７】
請求項５に記載の半導体回路であって、
前記サイリスタ素子は、
Ｐ型基板又はＰウェルと、
前記Ｐ型基板又はＰウェルに形成され、前記ＶＳＳパッドに接続された第１Ｐ＋領域と、
前記Ｐ型基板又はＰウェルに形成され、前記Ｉ／Ｏパッドに接続された第１Ｎ＋領域と、
前記Ｐ型基板に形成され、又は前記Ｐウェルと隣接するＮウェルと、
前記Ｎウェルに形成され、前記ＶＤＤパッドに接続された第２Ｐ＋領域と、
前記Ｎウェルに形成され、前記ＮＭＯＳトランジスタのドレインに接続された第２Ｎ＋領域
とを備える
半導体回路。
【請求項８】
請求項５に記載の半導体回路の動作方法であって、
前記ＶＳＳパッドを接地レベルに維持するステップと、
前記ＶＤＤパッドを電源電圧レベルに維持するステップと、
前記Ｉ／Ｏパッドに、信号を供給するステップ
とを具備し、
前記信号の信号レベルは、常に接地レベルよりも高い
半導体回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関し、特に、ＥＳＤ（electrostatic discharge）その他のサージの印加による内部回路の破壊を防止するための静電保護回路を搭載する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路には、入出力パッドに印加されるサージに対して内部回路を保護するために静電保護回路が搭載される。静電保護回路の公知の回路トポロジーの一つが、サイリスタを使用する回路トポロジーである。サイリスタを使用する静電保護回路は、サージが入力されたときに能動動作を行うため放電能力が高いという利点があり、広く使用されている。
【０００３】
サイリスタを使用する静電保護回路は、典型的には、サイリスタと、サイリスタのゲートに接続されたトリガ素子とで構成される。トリガ素子として使用される素子の一つがＰＭＯＳトランジスタである。例えば、特開２００３−３１８２６５号公報は、Ｐゲート型サイリスタのゲートにＰＭＯＳトランジスタを接続した構成の静電保護回路を開示している（図１参照）。図１の静電保護回路は、サイリスタ素子ＳＣＲとＰＭＯＳトランジスタ１０５とで構成されている。サイリスタ素子ＳＣＲのアノードはＩ／Ｏパッド１０２に、カソードはＶＳＳパッド１０３に接続される。サイリスタ素子ＳＣＲのゲートは、ＰＭＯＳトランジスタ１０５のドレインに接続されている。ＰＭＯＳトランジスタ１０５のゲートはＶＤＤパッド１０１に接続され、ソース及びバックゲートはＩ／Ｏパッド１０２に接続される。なお、特開２００３−３１８２６５号公報の図２は、入力回路１０４がＶＤＤパッド１０１に接続されているとして静電保護回路を図示しているが、これは誤りであろう。
【０００４】
また、トリガ素子としては、ＮＭＯＳトランジスタも使用され得る。特開２００３−２０３９８５号公報、及びその対応米国出願である特許６，５４５，３２１号は、Ｎゲート型サイリスタのゲートにＮＭＯＳトランジスタをトリガ素子として接続した構成の静電保護回路を開示している。加えて、特開２００６−３０３１１０号公報は、トリガ素子として、ＰＭＯＳトランジスタを使用する構成、及びＮＭＯＳトランジスタを使用する構成を開示している。
【０００５】
また、M. Mergens et al., IEEE rans. Device Materi. Reliab., vol. 5, no. 3, pp. 532-542, Sep. 2005に開示されているように、トリガ素子としては直列接続されたダイオードも使用可能である。図２は、このような構成の静電保護回路の構成を示している。図２の静電保護回路は、サイリスタ素子ＳＣＲと直列接続されたダイオード１０６とで構成されている。サイリスタ素子ＳＣＲのアノードはＩ／Ｏパッド１０２に、カソードはＶＳＳパッド１０３に接続される。トリガ素子としては、サイリスタ素子ＳＣＲのゲートからＶＳＳパッド１０３に向かって順方向に直列接続されたダイオード１０６が使用されている。
【特許文献１】特開２００３−３１８２６５号公報
【特許文献２】特開２００３−２０３９８５号公報
【特許文献３】米国特許６，５４５，３２１号
【特許文献４】特開２００６−３０３１１０号公報
【非特許文献１】M. Mergens et al., IEEE rans. Device Materi. Reliab., vol. 5, no. 3, pp. 532-542, Sep. 2005
【非特許文献２】B. Keppens et al., EOS/ESD Symposium Proceedings, 4B.7, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００６】
静電保護回路に課せられる一つの要求は、通常動作時のＩ／Ｏパッドのリーク電流が少ないことである。即ち、ＶＤＤパッドが電源電圧レベルＶＤＤに、ＶＳＳパッドが接地レベルＶＳＳに維持されている状態において、Ｉ／Ｏパッドから静電保護回路を通って流れるリーク電流が少ないことが好適である。Ｉ／Ｏパッドのリーク電流は、半導体集積回路の消費電流を低減するために重要である。
【０００７】
静電保護回路に課せられるもう一つの要求は、ＥＳＤストレス印加時において、サイリスタ素子が動作を開始するトリガ電圧が低いこと、特に、Ｉ／Ｏパッドに、ＶＳＳパッドに対して正電圧のＥＳＤストレスが印加される場合のトリガ電圧が低いことである。サイリスタを使用する回路トポロジーでは、特に、Ｉ／Ｏパッドに、ＶＳＳパッドに対して正電圧のＥＳＤストレスが印加される場合のトリガ電圧が高くなる傾向がある。トリガ電圧が高いと、内部回路が破壊する恐れがあるため問題である。
【０００８】
しかしながら、上述の静電保護回路では、これらの両方の要求を満足することができない。例えば図１の静電保護回路は、確かに、サイリスタ素子のトリガ電圧を低減することができるが、Ｉ／Ｏパッドのリーク電流を低減することができない。これは、Ｉ／Ｏパッド１０２に”Ｈｉｇｈ”レベル（即ち、電源電圧レベルＶＤＤ）の信号が加えられた場合のＩ／Ｏパッド１０２のリーク電流の大きさは、ＰＭＯＳトランジスタ１０５のオフリーク電流ＩＯＦＦで決定されるからである。ここで、オフリーク電流ＩＯＦＦとは、ＰＭＯＳトランジスタ１０５のゲート−ソース間電圧ＶＧＳ、バックゲート−ソース間電圧ＶＢＳがいずれも０Ｖであるときのドレイン−ソース間電流ＩＤＳである。このような構成では、Ｉ／Ｏパッド１０２のリーク電流を、ＰＭＯＳトランジスタ１０５のオフリーク電流ＩＯＦＦ以下に低減することができない。
【０００９】
図２の静電保護回路でも、やはり、ダイオード１０６の数を減らすことでサイリスタ素子ＳＣＲのトリガ電圧を低下させることができる。しかしながら、ダイオード１０６が接地線（ＶＳＳパッド１０３に接続されている電源線）に向かって順方向に接続されているため、Ｉ／Ｏパッド１０２のリーク電流が大きい。
【００１０】
B. Keppens et al., EOS/ESD Symposium Proceedings, 4B.7, 2004は、上記の２つの要求を両方満足する静電保護回路を開示している。図３Ａは、この文献に開示された静電保護回路の構成を示す回路図である。図３Ａの静電保護回路は、Ｎゲート型のサイリスタ素子ＳＣＲを備えている。サイリスタ素子ＳＣＲのアノードはＩ／Ｏパッド１０２に接続され、カソードは、ＶＳＳパッド１０３に接続される。サイリスタ素子ＳＣＲのゲートＧ２は、抵抗Ｒ２を介してＶＤＤパッド１０１に接続される。
【００１１】
図３Ｂは、図３Ａの静電保護回路を実現するための半導体集積回路の断面構造を示す図である。図３Ａの静電保護回路は、Ｎウェル１１２が形成されたＰ型基板１１１に集積化される。Ｐ型基板１１１には、Ｐ＋領域１１３及びＮ＋領域１１４が形成されており、Ｐ＋領域１１３及びＮ＋領域１１４は、ＶＳＳパッド１０３に接続されている。ここで、Ｐ＋領域とは、Ｐ型不純物が高濃度にドープされた領域であり、Ｎ＋領域とは、Ｎ型不純物が高濃度にドープされた領域である。加えて、Ｎウェル１１２には、Ｐ＋領域１１５及びＮ＋領域１１６が形成されている。Ｐ＋領域１１５は、Ｉ／Ｏパッド１０２に接続され、Ｎ＋領域１１６は、ＶＤＤパッド１０１に接続されている。Ｐ＋領域１１５、Ｎウェル１１２、Ｐ型基板１１１、及びＮ＋領域１１４は、（ＰＮＰＮ構造を有する）サイリスタ素子ＳＣＲとして機能する。Ｐ＋領域１１３、Ｎ＋領域１１４、Ｐ＋領域１１５、及びびＮ＋領域１１６は、互いに、フィールド酸化膜１１７によって分離されている。Ｐ型基板１１１の抵抗が、図３Ａの抵抗素子Ｒ１として機能し、Ｎウェル１１２の抵抗が抵抗素子Ｒ２として機能する。
【００１２】
図３Ａの静電保護回路は、通常動作時にサイリスタ素子ＳＣＲのゲートＧ２が電源電圧レベルＶＤＤにクランプされるため、Ｉ／Ｏパッド１０２のリーク電流は少ない。加えて、ＶＳＳパッド１０３に対して正電圧のＥＳＤストレスがＩ／Ｏパッドに印加される場合、ＶＤＤパッド１０１がフローティングであるため、サイリスタ素子ＳＣＲのアノードとゲートＧ２との間に順方向バイアスが印加されやすい。従って、図３Ａの静電保護回路は、サイリスタ素子ＳＣＲのトリガ電圧を低くすることができる。
【００１３】
しかしながら、図３Ａの静電保護回路は、Ｉ／Ｏパッド１０２に、ＶＤＤパッド１０１に対して負極性のＥＳＤストレスが印加された場合に、Ｐ＋領域１１５とＮウェル１１２との間のｐｎ接合が破壊されやすい問題がある。この問題は、サイリスタ素子ＳＣＲの寄生容量を低減させるために、Ｐ＋領域１１５とＮウェル１１２との間のｐｎ接合の面積を小さくしたときに特に深刻である。従って、図３Ａの静電保護回路は、実用的であるといえない。
【００１４】
このように、発明者の知る範囲においては、通常動作時のＩ／Ｏパッドのリーク電流の低減、及び、Ｉ／Ｏパッドに、ＶＳＳパッドに対して正電圧のＥＳＤストレスが印加される場合のトリガ電圧の低減の２つの要求を満足させるような実用的な技術は従来知られてない。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１６】
本発明の半導体回路は、ＶＤＤパッド（４）と、Ｉ／Ｏパッド（５）と、ＶＳＳパッド（６）と、Ｉ／Ｏパッド（５）とＶＳＳパッド（６）との間に設けられた保護素子（１）と、保護素子（１）にトリガ電流を流すためのトリガ素子として機能するＰＭＯＳトランジスタ（２）とを具備する。前記ＰＭＯＳトランジスタ（２）のゲート及びバックゲートは、ＶＤＤパッド（４）に接続されている。上記の保護素子（１）は、ＶＤＤパッド（４）とＩ／Ｏパッド（５）の電位が電源電圧レベルである場合に、ＰＭＯＳトランジスタ（２）のソースの電位が、保護素子（１）で発生する電圧降下によってＩ／Ｏパッド（５）の電位よりも低くなるように構成されている。
【００１７】
このような構成の半導体回路では、通常動作時において、ＰＭＯＳトランジスタ（２）を流れるサブスレショルド電流を小さくできる。なぜなら、前記ＰＭＯＳトランジスタ（２）のソースの電位が、保護素子（１）で発生する電圧降下によってＶＤＤパッド（４）の電位よりも低くされるためにＰＭＯＳトランジスタ（２）のゲート−ソース間電圧が正になるからである。よって、本発明の半導体回路は、Ｉ／Ｏパッド（５）のリーク電流を低減することができる。
【００１８】
加えて、本発明の半導体回路は、Ｉ／Ｏパッド（５）に、ＶＳＳパッド（６）に対して正電圧のＥＳＤストレスが印加される場合のトリガ電圧が小さいという利点も兼ね備えている。Ｉ／Ｏパッド（５）に、ＶＳＳパッド（６）に対して正電圧のＥＳＤストレスが印加される場合、ＶＤＤパッド（４）がフローティングであることにより、ＰＭＯＳトランジスタ（２）のゲート及びバックゲートがフローティングになる。加えて、Ｉ／Ｏパッド（５）に、ＶＳＳパッド（６）に対して正電圧のＥＳＤストレスが印加されることにより、ＰＭＯＳトランジスタ（２）のソースの電位は、ＶＳＳパッド（６）に対して正の電位になる。従って、ＰＭＯＳトランジスタ（２）のゲート−ソース間電圧を閾値電圧ＶＴＨよりも低くするのに必要なＩ／Ｏパッド（５）の電位は低い。従って、Ｉ／Ｏパッド（５）に、ＶＳＳパッド（６）に対して正電圧のＥＳＤストレスが印加される場合のトリガ電圧が低減される。
【００１９】
好適には、保護素子（１）としてはサイリスタ素子が使用される。この場合、サイリスタ素子のアノードがＩ／Ｏパッド（５）に接続され、カソードがＶＳＳパッド（６）に接続され、ゲートがＰＭＯＳトランジスタ（２）のソースに接続される。
【発明の効果】
【００２０】
本発明によれば、通常動作時のリーク電流が小さく、且つ、ＥＳＤストレスの印加時のトリガ電圧が低い静電保護回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図４Ａは、本発明の第１の実施形態の静電保護回路の構成を示す回路図である。第１の実施形態の静電保護回路は、Ｎゲート型のサイリスタ素子１と、トリガ用ＰＭＯＳトランジスタ２と、逆方向ダイオード３とを備えている。
【００２２】
サイリスタ素子１は、Ｉ／Ｏパッド５に正極性のＥＳＤストレス（又はサージ）が印加されたときにＩ／Ｏパッド５に蓄積された電荷を放電する保護素子として機能する。図４Ａでは、サイリスタ素子１が、ＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ２を含んでいるとして等価的に表現されている。サイリスタ素子１のアノードは、Ｉ／Ｏパッド５に接続され、カソードは、ＶＳＳパッド６に接続されている。ここで、Ｉ／Ｏパッド５とは、内部回路８と信号を入出力するための信号線２２に接続されるパッドであり、ＶＳＳパッド６とは、外部から接地電位ＶＳＳが供給されるパッドである。ＶＳＳパッド６は、ＶＳＳ電源線２３に接続されている。
【００２３】
トリガ用ＰＭＯＳトランジスタ２は、サイリスタ素子１をターンオンさせる役割を有している。トリガ用ＰＭＯＳトランジスタ２は、そのソースがサイリスタ素子１のゲートに接続され、ドレインがＶＳＳ電源線２３（即ち、ＶＳＳパッド６）に接続され、ゲート及びバックゲートが、ＶＤＤパッド４に接続されている。ここで、ＶＤＤパッド４とは、外部から電源電位ＶＤＤが供給されるパッドである。ＶＤＤパッド４は、ＶＤＤ電源線２１に接続されている。
【００２４】
逆方向ダイオード３は、ＶＳＳパッド６に、Ｉ／Ｏパッド５に対して正極性のＥＳＤストレス（又はサージ）が印加されたときに、ＶＳＳパッド６に蓄積された電荷を放電する機能を有している。逆方向ダイオード３のカソードはＩ／Ｏパッド５に接続され、逆方向ダイオード３のアノードはＶＳＳパッド６に接続されている。
【００２５】
内部回路８への電源電圧の供給は、ＶＤＤ電源線２１とＶＳＳ電源線２３によって行われる。ＶＤＤ電源線２１とＶＳＳ電源線２３の間には、パワークランプダイオード７が接続されている。パワークランプダイオード７は、ＶＤＤパッド４とＶＳＳパッド６の間の保護素子として機能する。
【００２６】
図４Ｂは、サイリスタ素子１の断面構造を示す図である。サイリスタ素子１は、Ｎウェル１２が形成されたＰ型基板１１に集積化される。Ｐ型基板１１には、Ｐ＋領域１３及びＮ＋領域１４が形成されており、Ｐ＋領域１３及びＮ＋領域１４は、ＶＳＳパッド６に接続されている。Ｎ＋領域１４は、サイリスタ素子１のカソードとして機能する。加えて、Ｎウェル１２には、Ｐ＋領域１５及びＮ＋領域１６が形成されている。Ｐ＋領域１５は、Ｉ／Ｏパッド５に接続され、Ｎ＋領域１６は、トリガ用ＰＭＯＳトランジスタ２のソースに接続されている。Ｐ＋領域１５は、サイリスタ素子１のアノードとして機能し、Ｎ＋領域１６は、ゲートとして機能する。Ｐ＋領域１３、Ｎ＋領域１４、Ｐ＋領域１５、Ｎ＋領域１６は、互いに、フィールド酸化膜１７によって分離されている。Ｐ型基板１１の抵抗ＲＰＳＵＢは、ＮＰＮトランジスタＱ１にバイアスを与える抵抗として機能し、Ｎウェル１２の抵抗ＲＮＷは、サイリスタ素子１のゲートとＰＮＰトランジスタＱ２のベースの間に接続された抵抗として機能する。
【００２７】
このような構成の静電保護回路は、通常動作状態でのＩ／Ｏパッド５のリーク電流が少なくできるのに加え、Ｉ／Ｏパッド５に、ＶＳＳパッド６に対して正電圧のＥＳＤストレスが印加される場合のトリガ電圧も低減できる。以下では、このような利点が得られる理由を詳細に説明する。
【００２８】
まず、通常動作時におけるＩ／Ｏパッド５のリーク電流の低減の原理について説明する。通常動作時におけるＩ／Ｏパッド５のリーク電流が低減されるのは、サイリスタ素子１のアノード−ゲート間のｐｎ接合の電圧降下により、トリガ用ＰＭＯＳトランジスタ２のソースの電位が、（Ｉ／Ｏパッド５が電源電圧レベルＶＤＤであっても）トリガ用ＰＭＯＳトランジスタ２のゲート及びバックゲートよりも低い電位に維持されるからである。通常動作状態でのＩ／Ｏパッド５のリーク電流は、主として、トリガ用ＰＭＯＳトランジスタ２のサブスレショルド電流で決定される（サイリスタ素子１及び逆方向ダイオード３を流れる電流は、トリガ用ＰＭＯＳトランジスタ２を流れる電流と比べて非常に小さいので無視できる）。トリガ用ＰＭＯＳトランジスタ２を流れるサブスレショルド電流は、トリガ用ＰＭＯＳトランジスタ２のゲート−ソース間電圧ＶＧＳ及びゲート−バックゲート間電圧ＶＢＳの増大と共に指数関数的に小さくなる。ここで、ゲート−ソース間電圧ＶＧＳ及びバックゲート−ソース間電圧ＶＢＳは、それぞれ、ソースを基準としたときのゲートの電位及びバックゲートの電位である。通常動作時には、トリガ用ＰＭＯＳトランジスタ２のゲート及びバックゲートが電源電圧レベルＶＤＤに維持される一方で、トリガ用ＰＭＯＳトランジスタ２のソースは、サイリスタ素子１のアノード−ゲート間（即ち、ＰＮＰトランジスタＱ２のエミッタ／ベース接合）の電圧降下の分だけ電源電圧レベルＶＤＤよりも低い電位に維持される。言い換えれば、トリガ用ＰＭＯＳトランジスタ２のゲート−ソース間電圧ＶＧＳ及びゲート−バックゲート間電圧ＶＢＳはサイリスタ素子１のアノード−ゲート間の電圧降下の分だけ増大する。従って、本実施形態の静電保護回路はトリガ用ＰＭＯＳトランジスタ２を流れるサブスレショルド電流、即ち、Ｉ／Ｏパッド５のリーク電流を極めて低減することができる。
【００２９】
本実施形態の静電保護回路におけるリーク電流の減少は、図１の静電保護回路と比較すれば、より明確に理解されよう。図１の静電保護回路では、通常動作状態でのＩ／Ｏパッド１０２のリーク電流は、ゲート−ソース間電圧ＶＧＳ、バックゲート−ソース間電圧ＶＢＳがいずれも０ＶであるときのＰＭＯＳトランジスタ１０５のサブスレショルド電流に一致する。一方、本実施形態の静電保護回路では、通常動作状態でのゲート−ソース間電圧ＶＧＳ、バックゲート−ソース間電圧ＶＢＳはいずれも０Ｖよりも高い。従って、本実施形態の静電保護回路のトリガ用ＰＭＯＳトランジスタ２に流れるサブスレショルド電流は、図１の静電保護回路のＰＭＯＳトランジスタ１０５を流れるサブスレショルド電流と比較して極めて小さい。
【００３０】
図５Ａ、図５Ｂは、通常動作時におけるＩ／Ｏパッド５のリーク電流が低減される原理をより詳細に説明するためのグラフである。以下では、Ｉ／Ｏパッド５に”Ｈｉｇｈ”レベルの信号が入力されている、即ち、Ｉ／Ｏパッド５の電位が電源電圧レベルＶＤＤである場合について考察されることに留意されたい。
【００３１】
図５Ａは、ＰＭＯＳトランジスタのドレイン電流ＩＤ（ＰＭＯＳトランジスタのドレインに流れ込む電流）の、ゲート−ソース間電圧ＶＧＳ（ソースを基準としたゲートの電圧）に対する依存性を示すグラフである。ゲート−ソース間電圧ＶＧＳが閾値電圧ＶＰＴＨ（＜０Ｖ）よりも低い場合、ＰＭＯＳトランジスタは強反転領域（飽和領域）にあり、飽和したドレイン電流ＩＤが流れる。ゲート−ソース間電圧ＶＧＳが閾値電圧ＶＰＴＨよりも高くなると、ＰＭＯＳトランジスタは弱反転領域になり、ゲート−ソース間電圧ＶＧＳの増加と共にドレイン電流ＩＤは指数関数的に低下する。弱反転領域では、サブスレショルド電流ＩＳがドレイン電流ＩＤを決定する。ゲート−ソース間電圧ＶＧＳが更に高くなると（図５Ａでは、電位ＶＸ（＞０）よりも高くなると）、ドレイン電流ＩＤは、サブスレショルド電流ＩＳではなく、ドレイン／バックゲート接合の逆方向電流ＩＢ及びゲート酸化膜トンネル電流ＩＧによって支配されるようになる。ここでサブスレショルド電流ＩＳのみに注目し、サブスレショルド電流ＩＳが流れ始める電圧を、ＶＳＴＨと定義する。
【００３２】
また、ＰＭＯＳトランジスタのドレイン電流ＩＤは、バックゲート−ソース間電圧ＶＢＳによっても影響を受ける。具体的には、バックゲート−ソース間電圧ＶＢＳが０Ｖから増大されると、ＰＭＯＳトランジスタのドレイン電流ＩＤは減少する。即ち、バックゲート−ソース間電圧ＶＢＳを増大させると、ＰＭＯＳトランジスタのサブスレショルド電流ＩＳが低下する。
【００３３】
本実施形態の静電保護回路の回路構成では、トリガ用ＰＭＯＳトランジスタ２のゲート及びバックゲートがＶＤＤ電源線２１に接続されているので、逆方向電流ＩＢ及びゲート酸化膜トンネル電流ＩＧはＶＤＤパッド４とＶＳＳパッド６の間のリーク電流として寄与することになり、Ｉ／Ｏパッド５のリーク電流には寄与しない。従って、トリガ用ＰＭＯＳトランジスタ２のサブスレショルド電流ＩＳのみが、Ｉ／Ｏパッド５のリーク電流に寄与することになる。
【００３４】
図５Ｂは、通常動作時における、サイリスタ素子１のＰＮＰトランジスタＱ２と、トリガ用ＰＭＯＳトランジスタ２の動作点を示すグラフである。横軸は、Ｎウェル１２の電位（即ち、トリガ用ＰＭＯＳトランジスタ２のドレインーソース間電圧）であり、縦軸は、ＰＮＰトランジスタＱ２のベース電流ＩＰＮＰ及びトリガ用ＰＭＯＳトランジスタ２のサブスレショルド電流ＩＰＭＯＳである。
【００３５】
通常動作時においては、ＰＮＰトランジスタＱ２のベース電流ＩＰＮＰと、トリガ用ＰＭＯＳトランジスタ２のサブスレショルド電流ＩＰＭＯＳとが一致するから、ＰＮＰトランジスタＱ２及びトリガ用ＰＭＯＳトランジスタ２の動作点は、ベース電流ＩＰＮＰのグラフとサブスレショルド電流ＩＰＭＯＳのグラフの交点になる。即ち、通常動作時にＩ／Ｏパッド５のリーク電流ＩＬＥＡＫは、ベース電流ＩＰＮＰのグラフとサブスレショルド電流ＩＰＭＯＳのグラフの交点の電流に一致する。
【００３６】
本実施形態の静電保護回路では、ＰＮＰトランジスタＱ２のエミッタ／ベース間電圧による電圧降下により、動作点は、リーク電流ＩＬＥＡＫを小さくする方向に移動される。確かに、エミッタ／ベース間電圧の大きさは僅かであるが（典型的には数十ｍＶ）、サブスレショルド電流ＩＰＭＯＳはゲート−ソース間電圧ＶＧＳに対して指数関数的に減少するので、エミッタ／ベース間電圧による電圧降下がリーク電流ＩＬＥＡＫを小さくする効果は大きい。具体的には、数十ｍＶのエミッタ／ベース間電圧により、リーク電流ＩＬＥＡＫは１桁小さくなる。６５ｎｍＣＭＯＳプロセスで本実施形態の静電保護回路を試作し、評価したところ、ＶＳＴＨが０．２Ｖであるトリガ用ＰＭＯＳトランジスタ２を用いることにより、１０−１３（Ａ）以下のリーク電流を実現することができた。
【００３７】
続いて、本実施形態の静電保護回路の構成により、Ｉ／Ｏパッド５に、ＶＳＳパッド６に対して正電圧のＥＳＤストレスが印加される場合のトリガ電圧が低減される原理を説明する。Ｉ／Ｏパッド５に、ＶＳＳパッド６に対して正電圧のＥＳＤストレスが印加される場合については、ＶＤＤパッド４の電位がフローティングであることに留意されたい。
【００３８】
図６を参照して、Ｉ／Ｏパッド５に、ＶＳＳパッド６に対して正電圧のＥＳＤストレスが印加された場合には、ＶＤＤパッド４の電位がフローティングであるから、トリガ用ＰＭＯＳトランジスタ２のゲート及びバックゲートもフローティングである。よって、トリガ用ＰＭＯＳトランジスタ２がオンである状態（即ち、トリガ用ＰＭＯＳトランジスタ２のゲート−ソース間電圧ＶＧＳが閾値電圧ＶＴＨよりも低い状態）を作り出すために必要なＩ／Ｏパッド５の電位が低い。したがって、小さいトリガ電圧でもトリガ用ＰＭＯＳトランジスタ２をオンさせてトリガ電流ＩＴＲＩＧを発生することができる。トリガ電流ＩＴＲＩＧが流れると、サイリスタ素子１が動作を開始し、サイリスタ電流ＩＳＣＲが流れる。サイリスタ電流ＩＳＣＲは、サイリスタ素子１を経由してＶＳＳパッド６に流れ込む。これにより、Ｉ／Ｏパッド５に蓄積された電荷がＶＳＳパッド６に放電される。
【００３９】
トリガ用ＰＭＯＳトランジスタ２のソース／バックゲート間の寄生ダイオードによって、ＶＤＤ電源線２１にも電流ＩＩＮＴが流れ込むが、この電流ＩＩＮＴは、トリガ用ＰＭＯＳトランジスタ２をオンさせてサイリスタ素子１の動作を開始させる妨げにならない。内部回路８に接続されているＶＤＤ電源線２１は、充分に大きな容量を持っているから、ＶＤＤ電源線２１がチャージアップされるまではゲート−ソース間電圧ＶＧＳが閾値電圧ＶＴＨよりも低い状態が維持され、トリガ用ＰＭＯＳトランジスタ２のチャネル電流は流れ続ける。
【００４０】
トリガ用ＰＭＯＳトランジスタ２のチャネル電流が、サイリスタ素子１のトリガ電流ＩＴＲＩＧとなるので、サイリスタ素子１のトリガ電圧は、トリガ用ＰＭＯＳトランジスタ２のディメンジョン（即ち、ゲート長Ｌ、及びゲート幅Ｗ）、ゲート酸化膜の膜厚ＴＯＸ、及びトリガ用ＰＭＯＳトランジスタ２の閾値電圧ＶＴＨで決定される。ここで、閾値電圧ＶＴＨは、ドレイン−ソース電流ＩＤＳが−１μＡであるときのゲート−ソース間電圧ＶＧＳと定義する。本実施形態の静電保護回路を６５ｎｍＣＭＯＳプロセスで試作し、評価した結果、下記条件においてサイリスタ素子１のトリガ電圧を１．８Ｖまで低減させることができた。
Ｌ＝０．２（μｍ），
Ｗ＝１０（μｍ），
ＴＯＸ＝１．３（ｎｍ），
ＶＴＨ＝−０．２（Ｖ）．
【００４１】
加えて、本実施形態の静電保護回路には、Ｉ／Ｏパッド５に、ＶＤＤパッド４に対して正極性のＥＳＤストレスが印加されるときのトリガ電圧も小さいという利点もある。図７は、このような利点が得られる原理を説明する図である。Ｉ／Ｏパッド５に、ＶＤＤパッド４に対して正極性のＥＳＤストレスが印加された場合には、Ｉ／Ｏパッド５から、直列接続された２つの順方向ダイオード（即ち、ＰＮＰトランジスタＱ２のエミッタ／ベース接合、及びトリガ用ＰＭＯＳトランジスタ２のソース／バックゲート接合）を経由してＶＤＤ電源線２１に電流が流れる。従って、トリガ用ＰＭＯＳトランジスタ２の構造に依存せず、２個の直列接続ダイオードの順方向バイアスの電位差である約１．５Ｖ（＝約０．７Ｖ×２）の電位差がＩ／Ｏパッド５とＶＤＤパッド４の間に発生すると、トリガ電流ＩＴＲＩＧが流れる。トリガ電流ＩＴＲＩＧが流れると、サイリスタ素子１が動作を開始し、サイリスタ電流ＩＳＣＲが流れる。サイリスタ電流ＩＳＣＲは、サイリスタ素子１及びパワークランプダイオード７を経由してＶＤＤパッド４に流れ込む。これにより、Ｉ／Ｏパッド５に蓄積された電荷がＶＤＤパッド４に放電される。実際に６５ｎｍＣＭＯＳプロセスで本実施形態の静電保護回路を試作し、評価したところ、トリガ用ＰＭＯＳトランジスタ２の構造に依存せずに、サイリスタ素子１のトリガ電圧を１．５Ｖまで低減させることができた。この値は、図１、図２、図３Ａの従来の静電保護回路では得られない値である。
【００４２】
（第２の実施形態）
図８Ａは、本発明の第２の実施形態の静電保護回路の構成を示す回路図である。本実施形態では、サイリスタ素子をトリガさせるトリガ素子として、ＰＭＯＳトランジスタではなくＮＭＯＳトランジスタが使用される。これに伴い、サイリスタ素子とパッド及びトリガ素子との接続関係が、第１の実施形態から変更される。
【００４３】
具体的には、第２の実施形態の静電保護回路は、Ｎゲート型のサイリスタ素子１と、トリガ用ＮＭＯＳトランジスタ２Ａと、逆方向ダイオード３とを備えている。サイリスタ素子１のアノードはＶＤＤパッド４に接続され、カソードはＩ／Ｏパッド５に接続される。サイリスタ素子１のゲートは、トリガ用ＮＭＯＳトランジスタ２Ａのドレインに接続される。トリガ用ＮＭＯＳトランジスタ２ＡのソースはＩ／Ｏパッド５に接続され、ゲート及び／バックゲートは、ＶＳＳパッド６に接続される。
【００４４】
図８Ｂは、サイリスタ素子１と各パッド４〜６との接続関係を示す断面図である。Ｐ型基板１１に形成されたＰ＋領域１３は、ＶＳＳパッド６に接続され、Ｎ＋領域１４は、Ｉ／Ｏパッド５に接続される。Ｎ＋領域１４は、サイリスタ素子１のカソードとして機能する。Ｎウェル１２に形成されたＰ＋領域１５は、ＶＤＤパッド４に接続され、Ｎ＋領域１６は、トリガ用ＮＭＯＳトランジスタ２Ａのドレインに接続される。Ｐ＋領域１５はサイリスタ素子１のアノードとして機能し、Ｎ＋領域１６は、ゲートとして機能する。
【００４５】
図８Ａ、図８Ｂのような構成によれば、第１の実施形態の静電保護回路と同様の理由により、Ｉ／Ｏパッド５に、ＶＤＤパッド４に対して負極性のＥＳＤストレスが印加される場合のトリガ電圧を低くすることができる。詳細には、ＶＳＳパッド６がフローティングであるから、トリガ用ＮＭＯＳトランジスタ２Ａのゲート及びバックゲートもフローティングである。よって、トリガ用ＮＭＯＳトランジスタ２Ａがオンである状態を作り出す（即ち、ゲート−ソース間電圧ＶＧＳが閾値電圧ＶＴＨよりも高くなる）のに必要な負極性のＥＳＤストレスの振幅は小さい。よって、第２の実施形態の静電保護回路は、Ｉ／Ｏパッド５に、ＶＤＤパッド４に対して負極性のＥＳＤストレスが印加される場合のトリガ電圧を低くすることができる。
【００４６】
加えて、第２の実施形態の静電保護回路は、Ｉ／Ｏパッド５に入出力される信号の信号レベルが常に接地レベルＶＳＳより高いという制約を課す（即ち、Ｉ／Ｏパッド５に入出力される信号の”Ｌｏｗ”レベルを、接地レベルＶＳＳよりも高い所定の電位として定義する）ことにより、第１の実施形態と同様の原理によって静電保護回路のリーク電流を低減することができる。詳細には、このような動作によれば、通常動作時において、ＶＳＳパッド６が接地レベルＶＳＳに維持されるので、トリガ用ＮＭＯＳトランジスタ２Ａのゲート及びバックゲートも接地レベルＶＳＳに維持される。一方、Ｉ／Ｏパッド５が、常に、接地レベルＶＳＳよりも高い電位に維持されるので、トリガ用ＮＭＯＳトランジスタ２Ａのソースは、接地レベルＶＳＳよりも高い電位に維持される。したがって、トリガ用ＮＭＯＳトランジスタ２Ａのゲート−ソース間電圧ＶＧＳは、負電圧になる。トリガ用ＮＭＯＳトランジスタ２Ａのスレショルド電流は、ゲート−ソース間電圧ＶＧＳが負であると極めて小さくなるから、静電保護回路のリーク電流も極めて小さくなる。このように、第２の実施形態の静電保護回路は、半導体集積回路を適切に動作させることにより、静電保護回路のリーク電流を低減することができる。
【００４７】
上記には本発明の実施形態が様々に説明されているが、本発明は、上述の実施形態に限定して解釈してはならない。特に、上述の実施形態では、Ｐ＋領域１３及びＮ＋領域１４がＰ型基板１１に形成されている構成が提示されているが、Ｐ＋領域１３及びＮ＋領域１４がＰウェルに形成されることも可能である。この場合、当該Ｐウェルは、Ｎウェル１２と隣接して接合するように形成される。
【図面の簡単な説明】
【００４８】
【図１】図１は、従来の静電保護回路の構成の例を示す回路図である。
【図２】図２は、従来の静電保護回路の構成の他の例を示す回路図である。
【図３Ａ】図３Ａは、従来の静電保護回路の構成の更に他の例を示す回路図である。
【図３Ｂ】図３Ｂは、図３Ａの静電保護回路を実現するための断面図である。
【図４Ａ】図４Ａは、本発明の第１の実施形態の静電保護回路の構成を示す回路図である。
【図４Ｂ】図４Ｂは、図４Ａの静電保護回路に含まれるサイリスタの断面構造を示す断面図である。
【図５Ａ】図５Ａは、ＰＭＯＳトランジスタの動作特性、特に、ゲート−ソース間電圧ＶＧＳとドレイン電流ＩＤの関係を示すグラフである。
【図５Ｂ】図５Ｂは、図４Ａの静電保護回路における通常動作時のリーク電流の動作点を示すグラフである。
【図６】図６は、Ｉ／Ｏパッドに、ＶＳＳパッドに対して正極性のＥＳＤストレスが印加されるときにおける、第１の実施形態の静電保護回路の等価回路を示す図である。
【図７】図７は、Ｉ／Ｏパッドに、ＶＤＤパッドに対して正極性のＥＳＤストレスが印加されるときにおける、第１の実施形態の静電保護回路の等価回路を示す図である。
【図８Ａ】図８Ａは、本発明の第２の実施形態の静電保護回路の構成を示す回路図である。
【図８Ｂ】図８Ｂは、図８Ａの静電保護回路に含まれるサイリスタの断面構造を示す断面図である。
【符号の説明】
【００４９】
１：サイリスタ素子
２：トリガ用ＰＭＯＳトランジスタ
２Ａ：トリガ用ＮＭＯＳトランジスタ
３：逆方向ダイオード
４：ＶＤＤパッド
５：Ｉ／Ｏパッド
６：ＶＳＳパッド
７：パワークランプダイオード
８：内部回路
１１：Ｐ型基板
１２：Ｎウェル
１３、１５：Ｐ＋領域
１４、１６：Ｎ＋領域
１７：フィールド酸化膜
ＳＣＲ：サイリスタ素子
１０１：ＶＤＤパッド
１０２：Ｉ／Ｏパッド
１０３：ＶＳＳパッド
１０４：入力回路
１０５：ＰＭＯＳトランジスタ
１０６：ダイオード
１１１：Ｐ型基板
１１２：Ｎウェル
１１３、１１５：Ｐ＋領域
１１４、１１６：Ｎ＋領域
１１７：フィールド酸化膜
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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