(57)【要約】【課題】導体基板上の面積利用効率を上げ、トランジスタ領域の占有寸法を大きくとることが可能な撮像装置およびカメラを提供する。【解決手段】リセットトランジスタで形成されるトランジスタ領域ＴＲＧＮ１と、セレクトトランジスタおよび増幅トランジスタで形成されるトランジスタ領域ＴＲＧＮ２を有し、さらに複数の光電変換部１１１でこれらのトランジスタ領域ＴＲＧＮ１、ＴＲＧＮ２を共有する共有ブロックＢＬＫ１０を形成する。この共有ブロックＢＬＫ１０は、トランジスタ領域ＴＲＧＮ１、ＴＲＧＮ２におけるゲート長方向の占有寸法の合計（Ｌ１＋Ｌ２）が一定となるように、複数の共有ブロックＢＬＫ１０が交互に配列され、ゲート長方向の幅が異なるトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２が相違うように配置されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
入射光を信号電荷に変換する複数の光電変換部と、
上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、
上記共有ブロックは、
当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、
上記複数のトランジスタにおける占有寸法の大小が相違う位置に配置されている複数の共有ブロックは、
交互に配列されている
撮像装置。
【請求項２】
対角方向に隣接するように配置された上記複数の光電変換部は、
上記複数のトランジスタを共有する
請求項１記載の撮像装置。
【請求項３】
配線方向に隣接するように配置された上記複数の光電変換部は、
上記複数のトランジスタを共有する
請求項１記載の撮像装置。
【請求項４】
上記複数のトランジスタは、
上記電荷電圧変換部の上記電圧をリセットするリセットトランジスタと、
上記電荷電圧変換部の上記電圧を増幅する増幅トランジスタと、を少なくとも含む
請求項１記載の撮像装置。
【請求項５】
入射光を信号電荷に変換する複数の光電変換部と、
上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、
上記複数の共有ブロックは、
当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタの占有寸法の大小が列間で合致するように、列毎に配線方向にずらして配列されている
撮像装置。
【請求項６】
対角方向に隣接するように配置された上記複数の光電変換部は、
上記複数のトランジスタを共有する
請求項５記載の撮像装置。
【請求項７】
配線方向に隣接するように配置された上記複数の光電変換部は、
上記複数のトランジスタを共有する
請求項５記載の撮像装置。
【請求項８】
上記複数のトランジスタは、
上記電荷電圧変換部の上記電圧をリセットするリセットトランジスタと、
上記電荷電圧変換部の上記電圧を増幅する増幅トランジスタと、を少なくとも含む
請求項５記載の撮像装置。
【請求項９】
撮像装置と、
上記撮像装置の撮像エリアに対して入射光を導く光学系と、を有し、
上記撮像装置は、
入射光を信号電荷に変換する複数の光電変換部と、
上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、
上記共有ブロックは、
当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、
上記複数のトランジスタにおける占有寸法の大小が相違う位置に配置されている複数の共有ブロックは、
交互に配列されている
カメラ。
【請求項１０】
撮像装置と、
上記撮像装置の撮像エリアに対して入射光を導く光学系と、を有し、
上記撮像装置は、
入射光を信号電荷に変換する複数の光電変換部と、
上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、
上記複数の共有ブロックは、
当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタの占有寸法の大小が列間で合致するように、列毎に配線方向にずらして配列されている
カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサなどの撮像素子を備えた撮像装置およびカメラに関するものである。
【背景技術】
【０００２】
ＣＭＯＳを利用したＣＭＯＳ撮像装置は、カメラ等の撮像素子として使われ、ＣＣＤ撮像装置では困難な一部読み出し等の機能を有し、撮像装置の低消費電力化や小型化に有利である。
【０００３】
近年のＣＭＯＳ撮像装置の多画素化に伴い、画素の微細化が要求されている。しかしながら、ＣＭＯＳ撮像装置は画素回路内にフォトダイオード、転送トランジスタ、リセットトランジスタ、増幅トランジスタやセレクトトランジスタ等の多くの駆動素子を有するため、画素寸法の縮小が難しい。
【０００４】
画素の微細化に関する解決策の一つに、画素内のトランジスタを共有し、１画素あたりのトランジスタ数を低減させ、画素寸法を縮小させる方法がある（たとえば、特許文献１を参照）。たとえば、複数のフォトダイオードに対して転送トランジスタがそれぞれ配置され、これら複数のフォトダイオードと転送トランジスタに対してセレクトトランジスタ、リセットトランジスタおよび増幅トランジスタが共有される構成をとる。
トランジスタを共有しない場合には、一般的に１画素あたり４個のトランジスタを有するのに対し、４画素で３個のトランジスタを共有すれば、トランジスタ数を１画素あたり１．７５個に低減できる。なお、トランジスタの駆動方法等により、セレクトトランジスタを有しない構成もある。（たとえば、特許文献２を参照）。
【０００５】
【特許文献１】特開２００１−２９８１７７号公報
【特許文献２】特開２００６−５４２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上に述べた解決策は、複数の構成要素を共有するため構成要素数が低減されるが、各構成要素の形状、大きさ等によって各画素内のレイアウトは不均一となる。
【０００７】
次に、レイアウトの不均一性について説明する。
【０００８】
図１は、複数の構成要素を共有した場合のレイアウトの不均一性を説明するための図である。
図１に示すレイアウトでは、電荷電圧変換部２に対して対角方向に隣接する２個の光電変換部１が電荷電圧変換部２を共有し、これら光電変換部１がゲート長方向の幅がそれぞれ異なるトランジスタ領域３ａ（ゲート長方向の幅Ｌ３ａ）とトランジスタ領域３ｂ（ゲート長方向の幅Ｌ３ｂ）を共有するように配線４によって接続されている。ここで言うトランジスタ領域とは、画素を構成するトランジスタで形成される回路であり、たとえば、トランジスタ領域３ａはリセットトランジスタで、トランジスタ領域３ｂは増幅トランジスタおよびセレクトトランジスタで形成されている。
【０００９】
画素を微細化した時、画素内のトランジスタがすべて配置されると、トランジスタのゲート長方向の幅Ｌが１画素の一辺の幅よりも長くなる。このような理由により、図１に示す配置レイアウトでは、トランジスタ領域が分割されて配置されている。
図１に示すような配置レイアウトの場合、共有するトランジスタの組み合わせによってトランジスタ領域の占有寸法が異なる。トランジスタ領域３ａより占有寸法の大きいトランジスタ領域３ｂは、配置レイアウト上互いに干渉しやすく、このような干渉を防ぐためのトランジスタの配置は困難である。また、トランジスタ領域の占有寸法は、雑音特性に影響しやすく、占有寸法は大きいほど雑音特性がよい。
【００１０】
この占有寸法と雑音特性との関係について、次式を用いて説明する。
【００１１】
（数１）  
〈Ｖｎ２〉∝  １／（ＷＬ）  …（１）
【００１２】
（１）式は、電荷電圧変換部の電圧を増幅する増幅トランジスタについての１／ｆ雑音量の一般式であり、電圧の雑音分散Ｖｎにおける２乗の平均値〈Ｖｎ２〉が、増幅トランジスタの幅Ｗとゲート長Ｌの積によるゲート面積ＷＬに反比例することを示している。
【００１３】
したがって、（１）式によれば、トランジスタ領域の占有寸法、たとえば増幅トランジスタのゲート面積ＷＬが大きいほど１／ｆ雑音量は減少し、ランダム雑音の影響を受けにくい。
【００１４】
しかしながら、多画素化に伴って画素を縮小化する場合にはトランジスタ領域の占有寸法を縮小化する必要がある。この場合、特に増幅トランジスタの雑音特性は悪化し、また、ゲート界面における電荷のトラップ等によるランダム雑音も増加する。さらには、構成要素の寸法は、構成要素の配置レイアウトにも影響を与える。
【００１５】
構成要素の寸法により配置レイアウトが制限される場合には、製造プロセスの改善が制限要因の解消に有効な手段である。しかし、この制限要因解消のためには微細プロセスへの移行が必要とされる。それは、設備投資が前提であり、製造工程数が増加するという問題が発生する。さらに、ＣＣＤやＣＭＯＳ撮像装置では、画素部は画素部周辺の回路と異なる構造を有する場合が多く、開発コストが増加するという問題もある。
【００１６】
制限要因を解消するための別の手段として、前に述べた構成要素を共有して画素数を増加させる手段がある。しかしながら、この手段では、前述のレイアウトの不均一性が増すのに加え、離れた画素同士を配線するため配線のレイアウトが混雑し、さらには増幅トランジスタ入力部の浮遊ノード容量が増大して変換効率低下に繋がる。
【００１７】
したがって、構成要素の配置レイアウトを最適化することで、半導体基板上の面積利用率を上げ、可能な限りトランジスタ領域の占有寸法を大きくとる必要がある。
【００１８】
本発明は、半導体基板上の面積利用効率を上げ、トランジスタ領域の占有寸法を大きくとることが可能な撮像装置およびカメラを提供することにある。
【課題を解決するための手段】
【００１９】
本発明の第１の観点の撮像装置は、入射光を信号電荷に変換する複数の光電変換部と、上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、上記共有ブロックは、当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタにおける占有寸法の大小が相違う位置に配置されている複数の共有ブロックは、交互に配列されている。
【００２０】
好適には、対角方向に隣接するように配置された上記複数の光電変換部は、上記複数のトランジスタを共有する。
【００２１】
好適には、配線方向に隣接するように配置された上記複数の光電変換部は、上記複数のトランジスタを共有する。
【００２２】
好適には、上記複数のトランジスタは、上記電荷電圧変換部の上記電圧をリセットするリセットトランジスタと、上記電荷電圧変換部の上記電圧を増幅する増幅トランジスタと、を少なくとも含む。
【００２３】
本発明の第２の観点の撮像装置は、入射光を信号電荷に変換する複数の光電変換部と、上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、上記複数の共有ブロックは、当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタの占有寸法の大小が列間で合致するように、列毎に配線方向にずらして配列されている。
【００２４】
好適には、対角方向に隣接するように配置された上記複数の光電変換部は、上記複数のトランジスタを共有する。
【００２５】
好適には、配線方向に隣接するように配置された上記複数の光電変換部は、上記複数のトランジスタを共有する。
【００２６】
好適には、上記複数のトランジスタは、上記電荷電圧変換部の上記電圧をリセットするリセットトランジスタと、上記電荷電圧変換部の上記電圧を増幅する増幅トランジスタと、を少なくとも含む。
【００２７】
本発明の第３の観点のカメラは、撮像装置と、上記撮像装置の撮像エリアに対して入射光を導く光学系と、を有し、上記撮像装置は、入射光を信号電荷に変換する複数の光電変換部と、上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、上記共有ブロックは、当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタにおける占有寸法の大小が相違う位置に配置されている複数の共有ブロックは、交互に配列されている。
【００２８】
本発明の第４の観点のカメラは、撮像装置と、上記撮像装置の撮像エリアに対して入射光を導く光学系と、を有し、上記撮像装置は、入射光を信号電荷に変換する複数の光電変換部と、上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、上記複数の共有ブロックは、当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタの占有寸法の大小が列間で合致するように、列毎に配線方向にずらして配列されている。
【００２９】
本発明によれば、複数の光電変換部と複数のトランジスタで構成された共有ブロックにおいて、光電変換部を複数のトランジスタで共有し、複数のトランジスタにける占有寸法の大小が相違う位置に配置された複数の共有ブロックが交互に配列されている。
【発明の効果】
【００３０】
本発明によれば、半導体基板上の面積利用効率を上げ、トランジスタ領域の占有寸法を大きくとることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態を図面に関連づけて説明する。
【００３２】
図２は、本発明の実施形態に係る撮像装置の要部の一構成例を示すブロック図である。
【００３３】
図２に示す撮像装置１０は、画素回路（ＰＩＸＥＬ）１１、画素アレイ部（本発明の撮像エリアに対応）１２、水平スキャン回路（ＨＳＣＮ）１３、アナログデジタル変換器（ＡＤ）１３１、垂直スキャン回路（ＶＳＣＮ）１４、アナログフロントエンド部１５、出力バッファ１６、およびタイミングジェネレータ（ＴＧ）１７によって構成されている。
【００３４】
画素アレイ部１２は、たとえば光電変換部を含む画素回路１１が所定の配列形態をもってマトリクス状に配列されており、垂直スキャン回路１４と画素配列の各行（ロウ）にリセット線ＲＳＴＬ、転送選択線ＴＲＦＬ、およびセレクト線ＳＥＬＬがそれぞれ接続され、画素配列の各行（カラム）に垂直信号線ＶＳＧＮＬが配置されている。画素アレイ部１２の各画素回路１１は、垂直スキャン回路１４によって制御される。また、画素回路１１が有する光電変換部（図示していない）は、入射光をその光量に応じて電気信号に変換し、この電気信号を垂直信号線ＶＳＧＮＬを介して水平スキャン回路１３に出力する。
【００３５】
垂直スキャン回路１４は、画素アレイ部１２の各画素回路１１とリセット線ＲＳＴＬ、転送選択線ＴＲＦＬ、およびセレクト線ＳＥＬＬで接続され、また、垂直スキャン回路１４の外部に配置されているタイミングジェネレータ１７と接続されている。垂直スキャン回路１４は、タイミングジェネレータ１７からの所定のクロックに同期して、リセット線ＲＳＴＬ、転送選択線ＴＲＦＬ、およびセレクト線ＳＥＬＬに、リセット信号、転送信号、およびセレクト信号をそれぞれ伝搬させ、画素回路１１を制御する。
【００３６】
また、水平スキャン回路１３は、その内部に各垂直信号線ＶＳＧＮＬに接続されたアナログデジタル変換器（単にＡＤ変換器と記す）１３１を有し、アナログフロントエンド部１５と水平信号線ＨＳＣＮＬで接続され、また、タイミングジェネレータ１７と接続されている。水平スキャン回路１３は、タイミングジェネレータ１７からの所定のクロックに同期して、入力された電気信号をＡＤ変換器１３１にてデジタル信号に変換し、水平信号線ＨＳＣＮＬを介してアナログフロントエンド部１５に出力する。なお、撮像装置の構成によっては、ＡＤ変換器１３１の代わりに増幅器を用いることができる。
【００３７】
アナログフロントエンド部１５は、入力側が水平スキャン回路１３と水平信号線ＨＳＣＮＬで接続され、出力側が出力バッファ１６と接続されている。また、アナログフロントエンド部１５は、タイミングジェネレータ１７と接続されている。このアナログフロントエンド部１５は、タイミングジェネレータ１７からの所定のクロックに同期して、水平スキャン回路１３から入力されたデジタル信号の信号レベル等を調整して出力バッファ１６に出力する。なお、撮像装置の構成により、アナログフロントエンド部１５の代わりに、増幅器もしくはアナログデジタル変換器等が用いることができる。
【００３８】
出力バッファ１６は、入力側がアナログフロントエンド部１５に、出力側がたとえば、信号処理回路にそれぞれ接続されている。この出力バッファ１６は、入力されたデジタル信号を信号処理回路に出力する。
【００３９】
なお、タイミングジェネレータ１７は、所定のクロックを生成し、水平スキャン回路１３、垂直スキャン回路１４、およびアナログフロントエンド部１５を制御する。
【００４０】
次に、本実施形態に係る撮像装置の一構成例について回路図を用いて説明する。なお、以降の説明において、ＣＭＯＳ撮像装置を一例として示す。
【００４１】
図３は、本実施形態に係る撮像装置の一構成例を示す等価回路図である。
【００４２】
本実施形態に係る撮像装置１０の画素アレイ部１２は、図３に示すように共有ブロックＢＬＫ１０を有し、共有ブロックＢＬＫ１０は、光電変換部（ＰＤ）１１１と、転送トランジスタ（ＴＴＲ）１１２から構成される４つの画素回路１１と、リセットトランジスタ（ＲＴＲ）１２１、増幅トランジスタ（ＡＴＲ）１２２、セレクトトランジスタ（ＳＴＲ）１２３、およびノードＮＤ１２１で構成されている。以後、このような構成を共有ブロックと呼ぶ。なお、光電変換部１１１には、たとえばフォトダイオードが用いられる（図３では光電変換部１１１にフォトダイオードの記号を用いており、以後フォトダイオードとして説明を行う）。
【００４３】
図３に示すように、画素回路１１の光電変換部（フォトダイオード）１１１は、アノードが接地され、カソードが転送トランジスタ１１２のソースに接続されている。そして、転送トランジスタ１１２は、ソースが光電変換部１１１のカソードに、ドレインが共通にノードＮＤ１２１に、ゲートが転送選択線ＴＲＦＬにそれぞれ接続されている。
【００４４】
そして、リセットトランジスタ１２１は、ソースがノードＮＤ１２１に、ドレインが電源電位ＶＤＤに、ゲートがリセット線ＲＳＴＬにそれぞれ接続されている。また、増幅トランジスタ１２２とセレクトトランジスタ１２３は、ソース・ドレイン間で直列に接続されている。増幅トランジスタ１２２はドレインが電源電位ＶＤＤに、ゲートがノードＮＤ１２１にそれぞれ接続されている。また、セレクトトランジスタ１２３は、ソースが垂直信号線ＶＳＧＮＬに、ゲートがセレクト線ＳＥＬＬにそれぞれ接続されている。
【００４５】
上記に述べた構成例において、光電変換部１１１は、入射光の光量に応じた信号電荷を光電変換により発生させ蓄積する。
また、リセット線ＲＳＴＬの状態が、たとえばローレベルからハイレベルに切り替わると、リセットトランジスタ１２１はオン（導通状態）に切り替わり、ノードＮＤ１２１の電位は電源電位ＶＤＤにリセットされる。
また、転送選択線ＴＲＦＬの状態がハイレベルに切り替わると、転送トランジスタ１１２はオンに切り替わり、光電変換部１１１に蓄積された信号電荷はノードＮＤ１２１に転送される。
増幅トランジスタ１２２は、転送トランジスタ１１２がオンに切り替わっている期間、ノードＮＤ１２１の電位を増幅する。
また、セレクト線ＳＥＬＬの状態がハイレベルに切り替わると、セレクトトランジスタ１２３はオンに切り替わり、信号電荷は垂直信号線ＶＳＧＮＬに出力される。
【００４６】
以上説明したように、各画素回路１１における転送トランジスタ１１２のドレインが共通にノードＮＤ１２１に接続され、４組の画素回路１１がリセットトランジスタ１２１、増幅トランジスタ１２２、およびセレクトトランジスタ１２３を共有している。
【００４７】
このような構成の撮像装置を採用することで、本実施形態は画素回路中の素子数や配線数を低減させ、画素の微細化や撮像装置の高速化を行っている。
【００４８】
（第１の配置レイアウト例）
次に、図３で説明した等価回路の各構成要素が半導体基板上にレイアウトされた第１の配置レイアウト例について説明する。
【００４９】
図４は、本実施形態に係る第１の配置レイアウト例を示す図である。
【００５０】
本実施形態に係る撮像装置は、図３で説明した構成の等価回路が半導体基板上にレイアウトされている。
具体的には、共有ブロックＢＬＫ１０は、光電変換部１１１、転送トランジスタ１１２、電荷電圧変換部ＦＤ１２１、配線ＳＧＮＬ、トランジスタ領域ＴＲＧＮ１、およびＴＲＧＮ２で構成されている。また、転送トランジスタ１１２は転送ゲート１１２１を有する。このトランジスタ領域ＴＲＧＮ１は、リセットトランジスタ１２１で形成され、そのゲート長方向の幅はＬ１である。なお、リセットトランジスタ１２１は、そのソース１２１２とリセットゲート１２１１を有する。さらに、トランジスタ領域ＴＲＧＮ２は、増幅トランジスタ１２２およびセレクトトランジスタ１２３で形成され、そのゲート長方向の幅はＬ２である。なお、増幅トランジスタ１２２は増幅ゲート１２２１を、セレクトトランジスタ１２３はセレクトゲート１２３１を有する。
【００５１】
本実施形態に係る第１の配置レイアウトでは、光電変換部１１１と転送トランジスタ１１２から構成される２つの画素回路１１が電荷電圧変換部ＦＤ１２１を共有し、２つの光電変換部１１１が電荷電圧変換部ＦＤ１２１を挟んで対角方向に配置されている。さらに、単一の共有ブロックＢＬＫ１０内において、２つの電荷電圧変換部ＦＤ１２１は、その電極ＦＤ１２１Ｅと増幅ゲート１２２１のゲート電極１２２１Ｅおよびリセットトランジスタ１２１のソース電極１２１２Ｅが、分散配置されているトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２を共有するように配線ＳＧＮＬでそれぞれ接続されている。したがって、単一の共有ブロックＢＬＫ１０は、４つの光電変換部１１１を有する。
【００５２】
また、図４に示すように、本第１の配置レイアウトでは、複数の共有ブロックＢＬＫ１０が交互に配列され、ゲート長方向の幅が異なるトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２が相違うように配置されている。このとき、トランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２のゲート長方向の占有寸法の合計（Ｌ１＋Ｌ２）は一定である。
【００５３】
次に、本実施形態に採用した撮像装置１０の動作について、タイミングチャートを用いて説明する。なお、説明を簡単にするために、図３に示す画素回路の内、単一の画素回路１１について説明する。
【００５４】
図５は、本実施形態に係る等価回路の動作を説明するためのタイミングチャートである。
【００５５】
図５（ａ）は、セレクト線ＳＥＬＬに伝搬されるセレクト信号ＳＥＬのタイミングチャートで、図５（ｂ）は、リセット線ＲＳＴＬに伝搬されるリセット信号ＲＳＴのタイミングチャートで、図５（ｃ）は、転送選択線ＴＲＦＬに伝搬される転送選択信号ＴＲＦのタイミングチャートである。
【００５６】
時刻ｔ１において、入射光が光電変換部１１１に入射される。この時、転送トランジスタ１１２、リセットトランジスタ１２１およびセレクトトランジスタ１２３は、オフ（非導通状態）である。
【００５７】
時刻ｔ１から時刻ｔ２において、光電変換部１１１は、入射光を光電効果によって信号電荷に変換する。そして、リセットトランジスタ１２１がオンに切り替わる時刻ｔ２まで、光電変換部１１１は、信号電荷を蓄積する。この時刻ｔ１から時刻ｔ２までの期間が信号電荷の蓄積時間である。
【００５８】
時刻ｔ２において、垂直スキャン回路１４からハイレベルのセレクト信号ＳＥＬがセレクト線ＳＥＬＬに伝搬され、セレクトトランジスタ１２３はオンに切り替わる。時刻ｔ２から時刻ｔ１０まで、セレクトトランジスタ１２３はオンの状態が保持される。
【００５９】
また、時刻ｔ２において、ノードＮＤ１２１の電圧リセットが行われる。リセットトランジスタ１２１は、垂直スキャン回路１４からハイレベルのリセット信号ＲＳＴがリセット線ＲＳＴＬに伝搬され、オンに切り替わり、ノードＮＤ１２１の電位を電源電位ＶＤＤにリセットする。
【００６０】
時刻ｔ３において、垂直スキャン回路１４からローレベルのリセット信号ＲＳＴがリセット線ＲＳＴＬに伝搬され、リセットトランジスタ１２１がオフに切り替わり、ノードＮＤ１２１の電圧リセットが完了する。
【００６１】
時刻ｔ４から時刻ｔ５において、ノードＮＤ１２１の電位は基準信号として読み出しされる。この基準信号の読み出し期間をＲｅａｄ１とする。
【００６２】
時刻ｔ６において、垂直スキャン回路１４からハイレベルの転送選択信号ＴＲＦが転送選択線ＴＲＦＬに伝搬され、転送トランジスタ１１２は、オンに切り替わり、光電変換部１１１に蓄積された信号電荷をノードＮＤ１２１に転送する。
また、転送トランジスタ１１２は、時刻ｔ６から時刻ｔ７まで、オンの状態が保持される。
【００６３】
時刻ｔ７において、垂直スキャン回路１４からローレベルの転送選択信号ＴＲＦが転送選択線ＴＲＦＬに伝搬され、転送トランジスタ１１２はオフに切り替わる。
【００６４】
時刻ｔ８から時刻ｔ９において、ノードＮＤ１２１の電圧と読み出し期間Ｒｅａｄ１で読み出しされた基準信号の電圧との差分は、ノードＮＤ１２１から転送された信号電荷による信号として読み出しされる。この信号読み出し期間をＲｅａｄ２とする。また、この信号読み出し時において、増幅トランジスタ１２２は、オンに切り替わり、ノードＮＤ１２１の電位を増幅し、増幅された電圧信号を信号出力端子２１１ｂを介して垂直信号線ＶＳＧＮＬに出力する。
【００６５】
時刻ｔ１０において、垂直スキャン回路１４からローレベルのセレクト信号ＳＥＬがセレクト線ＳＥＬＬに伝搬され、セレクトトランジスタ１２３がオフに切り替わり、水平スキャン回路１３への電圧信号の出力が終了する。
【００６６】
本実施形態では、このようなレイアウトを採用することにより、光電変換部１１１等周辺の空き領域が低減し、半導体基板表面を効率よく使用できる。そのため、本実施形態では、トランジスタ領域等の構成要素の使用領域を縮小させる必要がない。また、本実施形態では、トランジスタのゲート長を大きくとることができるため、同一プロセス世代での最小画素寸法が小さくできる。さらに、本実施形態では、増幅トランジスタのゲート長を大きくとることができるためゲート面積を大きくでき、ランダムな雑音を低減できる。
【００６７】
（第２の配置レイアウト例）
次に、図３で説明した等価回路の各構成要素が半導体基板上にレイアウトされた第２の配置レイアウト例について説明する。
【００６８】
図６は、本実施形態に係る第２の配置レイアウト例を示す図である。
【００６９】
本配置レイアウト例は、図６に示すように、第１の配置レイアウト例と同様の構成の共有ブロックＢＬＫ１０を有している。さらに、複数の共有ブロックＢＬＫ１０が交互に配列され、ゲート長方向の幅が異なるトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２が相違うように配置されているが、光電変換部１１１の配置形態が異なる。
【００７０】
具体的には、図６に示すように、２つの光電変換部１１１が電荷電圧変換部ＦＤ１２１を挟んで配線ＳＧＮＬ方向に対して垂直に配置されている。
図６に示すように、本第２の配置レイアウトは、共有ブロックＢＬＫ１０がゲート長方向の幅が異なるトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２が隣あうように組合わさるようにレイアウトされている。このとき、トランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２のゲート長方向の占有寸法の合計（Ｌ１＋Ｌ２）は一定である。
【００７１】
本配置レイアウト例においても、半導体基板表面を効率よく使用でき、トランジスタのゲート長を大きくとることができるため、本実施形態に係る第１の配置レイアウト例と同様の効果を得ることができる。
【００７２】
（第３の配置レイアウト例）
次に、図３で説明した等価回路の各構成要素が半導体基板上にレイアウトされた第３の配置レイアウト例について説明する。
【００７３】
図７は、本実施形態に係る第３の配置レイアウト例を示す図である。
【００７４】
本配置レイアウト例は、図７に示すように、光電変換部１１１の配置形態が第１の配置レイアウト例と同様の共有ブロックＢＬＫ１０を有するが、複数の共有ブロックＢＬＫ１０による配置形態が異なる。
【００７５】
具体的には、図７に示すように、共有ブロックＢＬＫ１０が列毎にずれて配置されている。本配置レイアウト例では、共有ブロックＢＬＫ１０を列毎にずらし、同一列のトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２のゲート長方向の幅の合計（Ｌ１＋Ｌ２＋…）が一定となるように配置されている。
【００７６】
ところが、図７のように共有ブロックＢＬＫ１０が列毎にずれてレイアウトされるため、隣接する列間では共有ブロックＢＬＫ１０の属する行が異なる。
【００７７】
次に、共有ブロックＢＬＫ１０の属する行のずれについて、図８を参照しながら説明する。
【００７８】
図８は、共有ブロックＢＬＫ１０の属する行のずれを説明するための図である。
【００７９】
図８において、共有ブロックＢＬＫ１０のＶＳＬは光電変換部１１１を、ＴＲＦ１〜ＴＲＦ４はそれぞれ第１〜第４の転送ゲート１１２１を、ＲＳＴはリセットゲート１２１１を、ＳＥＬはセレクトゲート１２３１をそれぞれ示している。
図８に示す単一の共有ブロックＢＬＫ１０において、電荷電圧変換部ＦＤ１２１を共有する２つの光電変換部１１１が配線ＳＧＮＬで接続されている。したがって、単一の共有ブロックＢＬＫ１０は、４つの光電変換部１１１を有する。
このような構成の共有ブロックＢＬＫ１０が、列毎にずれて、同一列のトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２のゲート長方向の幅の合計が一定となるようにレイアウトされている。
【００８０】
具体的には、同一行にあるリセットゲート１２１１がリセット線ＲＳＴＬで共通に接続され、同一行にあるセレクトゲート１２３１がセレクト線ＳＥＬＬで共通に接続されている。ただし、リセットゲート１２１１およびセレクトゲート１２３１は、列によって異なるリセット線ＲＳＴＬおよびセレクト線ＳＥＬＬにそれぞれ接続されている。たとえば、図７のように、リセット線ＲＳＴＬあるいはセレクト線ＳＥＬＬの配置を行とすると、ｉ行ｊ列とｉ行（ｊ＋２）列のリセットゲート１２１１およびセレクトゲート１２３１が共通に接続され、（ｉ＋１）行（ｊ＋１）列と（ｉ＋１）行（ｊ＋３）列のリセットゲート１２１１およびセレクトゲート１２３１が共通に接続されている。
また、同一行にある第１の転送ゲート１１２１（ＴＲＦ１）と第３の転送ゲート１１２１（ＴＲＦ３）が転送選択線ＴＲＦＬで共通に接続され、同一行にある第２の転送ゲート１１２１（ＴＲＦ２）と第４の転送ゲート１１２１（ＴＲＦ４）が転送選択線ＴＲＦＬで共通に接続されている。
【００８１】
図８に示すように、同一行方向の第１〜第４の転送ゲート１１２１は、共通に転送選択線ＴＲＦＬで接続されているため、行毎に第１〜第４の転送トランジスタ１１２を制御可能である。しかし、各列のリセットゲート１２１１およびセレクトゲート１２３１は、１行分ずれて異なるリセット線ＲＳＴＬおよびセレクト線ＳＥＬＬにそれぞれ接続されている。したがって、垂直スキャン回路１４（図２を参照）は、リセットトランジスタ１２１およびセレクトトランジスタ１２３をそれぞれ制御するリセット信号およびセレクト信号を、列に応じて行を一行分ずらしてリセット線ＲＳＴＬおよびセレクト線ＳＥＬＬに伝搬させる。
【００８２】
本配置レイアウト例においても、半導体基板表面を効率よく使用でき、トランジスタのゲート長を大きくとることができるため、本実施形態に係る第１、第２の配置レイアウト例と同様の効果を得ることができる。
【００８３】
なお、本配置レイアウト例で採用した光電変換部１１１の配置形態は、第１の配置レイアウトと同様であるが、第２の配置レイアウトと同様の配置形態を採用してもよい。
この場合においても、本実施形態に係る第１、第２あるいは第３の配置レイアウト例と同様の効果を得ることができる。
【００８４】
次に、本発明の実施形態に係るカメラについて説明する。図９は、本発明の実施形態に係るカメラの構成の概略を示すブロック図である。
【００８５】
本カメラ２０は、撮像装置１０と、この撮像装置１０の画素アレイ部１２に入射光を導く光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２１と、撮像装置１０の出力信号を処理する信号処理回路２２などを有する構成となっている。
【００８６】
このカメラ２０において、撮像装置１０は、上記実施形態に係る撮像装置が用いられている。信号処理回路２２は、撮像装置１０の出力バッファ１６からの出力信号Ｖｏｕｔに対して種々の信号処理を施して映像信号を出力する。
【００８７】
本カメラ２０によれば、先述した実施形態に係る撮像装置１０を採用することで、多画素化に対応した高品質の撮像画像を得ることができる。
【００８８】
なお、本発明の撮像装置１０は、１チップとして形成された撮像装置であっても、複数のチップの集合体として形成されたモジュールタイプの撮像装置であってもよい。複数のチップの集合体として形成された撮像装置である場合には、撮像を行うセンサチップ、デジタル信号処理を行う信号処理チップなどに分かれて形成され、さらに光学系を含むことがある。
【００８９】
以上説明したように、本実施形態は、リセットトランジスタで形成されるトランジスタ領域と、セレクトトランジスタおよび増幅トランジスタで形成されるトランジスタ領域を有し、さらに複数の光電変換部でこれらのトランジスタ領域を共有する共有ブロックを形成する。この共有ブロックは、トランジスタ領域におけるゲート長方向の占有寸法の合計が一定となるように、各トランジスタ領域が隣あって組合わさるようにレイアウトされている。
【００９０】
そのため、光電変換部等周辺の空き領域が低減し、半導体基板表面を効率よく使用できる。さらには、増幅トランジスタのゲート長を大きくとることができるため、ゲート面積が大きくなり、増幅トランジスタが雑音の影響を受けにくくなる利点がある。
【００９１】
なお、本実施形態では、リセットトランジスタで形成されるトランジスタ領域と、セレクトトランジスタおよび増幅トランジスタで形成されるトランジスタ領域を有する。共有要素が複数の箇所に配置されるレイアウトであれば、トランジスタ領域を形成する構成要素の組み合わせは限定されない。また、本実施形態で採用した構成要素のトランジスタはｎチャネル型、ｐチャネル型のいずれでもよい。
【図面の簡単な説明】
【００９２】
【図１】複数の構成要素を共有した場合のレイアウト不均一性を説明するための図である。
【図２】本発明の実施形態に係る撮像装置の要部の一構成例を示すブロック図である。
【図３】本実施形態に係る撮像装置の一構成例を示す等価回路図である。
【図４】本実施形態に係る第１の配置レイアウト例を示す図である。
【図５】本実施形態に係る等価回路の動作を説明するためのタイミングチャートである。
【図６】本実施形態に係る第２の配置レイアウト例を示す図である。
【図７】本実施形態に係る第３の配置レイアウト例を示す図である。
【図８】本実施形態に係る共有ブロックＢＬＫ１０の属する行のずれを説明するための図である。
【図９】本発明の実施形態に係るカメラの構成の概略を示すブロック図である。
【符号の説明】
【００９３】
１１…画素回路（ＰＩＸＥＬ）、１２…画素アレイ部、１３…水平スキャン回路（ＨＳＣＮ）、１３１…ＡＤ変換器、１４…垂直スキャン回路（ＶＳＣＮ）、１５…アナログフロントエンド部、１６…出力バッファ、１７…タイミングジェネレータ（ＴＧ）、ＢＬＫ１０…共有ブロック、１１１…光電変換部（ＰＤ）、１１２…転送トランジスタ（ＴＴＲ）、１２１…リセットトランジスタ（ＲＴＲ）、１２２…増幅トランジスタ（ＡＴＲ）、１２３…セレクトトランジスタ（ＳＴＲ）、ＦＤ１２１…電荷電圧変換部、ＴＲＧＮ１、ＴＲＧＮ２…トランジスタ領域、１１２１…転送ゲート、１２１２…リセットトランジスタのソース、１２１１…リセットゲート、１２２１…増幅ゲート、１２３１…セレクトゲート、Ｌ１、Ｌ２…ゲート長方向の幅、配線ＳＧＮＬ、ＲＳＴＬ…リセット線、ＲＳＴＬ…転送選択線、ＳＥＬＬ…セレクト線、ＶＳＧＮＬ…垂直信号線、ＨＳＣＮＬ…水平信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成20年3月13日(2008.3.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
１１…画素回路（ＰＩＸＥＬ）、１２…画素アレイ部、１３…水平スキャン回路（ＨＳＣＮ）、１３１…ＡＤ変換器、１４…垂直スキャン回路（ＶＳＣＮ）、１５…アナログフロントエンド部、１６…出力バッファ、１７…タイミングジェネレータ（ＴＧ）、ＢＬＫ１０…共有ブロック、１１１…光電変換部（ＰＤ）、１１２…転送トランジスタ（ＴＴＲ）、１２１…リセットトランジスタ（ＲＴＲ）、１２２…増幅トランジスタ（ＡＴＲ）、１２３…セレクトトランジスタ（ＳＴＲ）、ＦＤ１２１…電荷電圧変換部、ＴＲＧＮ１、ＴＲＧＮ２…トランジスタ領域、１１２１…転送ゲート、１２１２…リセットトランジスタのソース、１２１１…リセットゲート、１２２１…増幅ゲート、１２３１…セレクトゲート、Ｌ１、Ｌ２…ゲート長方向の幅、ＳＧＮＬ…配線、ＲＳＴＬ…リセット線、ＲＳＴＬ…転送選択線、ＳＥＬＬ…セレクト線、ＶＳＧＮＬ…垂直信号線、ＨＳＣＮＬ…水平信号線。