(57)【要約】【課題】半導体集積回路の電流出力バッファ回路の電流を増加させずに、または、少ない電流増加量で、伝送信号のエンファシスあるいはディエンファシスを実現する。【解決手段】半導体集積回路において、定電流Ｉｓで駆動され、差動的な伝送信号入力inp、innのビットレートに応じて出力インピーダンスが制御される電流出力バッファ回路を具備し、電流出力バッファ回路から信号伝送路に出力される信号波形が伝送信号入力のビットレートに応じて制御される。【選択図】    図１
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【特許請求の範囲】
【請求項１】
定電流で駆動され、差動的な伝送信号入力のビットレートに応じて出力インピーダンスが制御される電流出力バッファ回路を具備し、前記電流出力バッファ回路から信号伝送路に出力される信号波形が伝送信号のビットレートに応じて制御されることを特徴とする半導体集積回路。
【請求項２】
前記電流出力バッファ回路は、合成抵抗が前記信号伝送路のインピーダンスと等しくなる２つ以上の並列抵抗を具備し、前記並列抵抗の抵抗値が制御されることにより任意の出力インピーダンスとなるように制御されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電流出力バッファ回路は、伝送信号入力のビットレートが高い時に出力インピーダンスが高くなるように制御されることにより、高速信号の振幅を強調し、高速信号伝送における減衰を補償することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記電流出力バッファ回路は、前記並列抵抗に付加接続される制御抵抗をさらに具備し、伝送信号入力のビットレートに応じて前記制御抵抗の抵抗値が制御されることにより、伝送信号入力のビットレートが高い時にも信号伝送路インピーダンスと整合させることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記電流出力バッファ回路は、伝送信号入力のビットレートが低い時に出力インピーダンスが低くなるように制御されることにより、低速信号の振幅を減衰させることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に出力バッフア回路に関するもので、例えば有線を用いた信号伝送線路における高速信号伝送時の損失を補償し高品質な波形品質を実現するために使用されるものである。
【背景技術】
【０００２】
例えばパーソナルコンピュタと外部記憶装置との間、テレビジョン受像機とＤＶＤ記録再生装置との間で有線を用いて高速信号伝送を行う際、伝送信号のビットレートが高速の時には信号伝送線路における高周波成分の損失により十分な信号振幅を確保できない。このため、信号伝送線路における振幅損失を補償する技術としてエンファシスが用いられる。一般的なエンファシスでは、伝送信号の高速なビットレート時や、立ち上がり、立下り時のみ出力バッファに流れる電流を増加することによりエンファシスを実現する（特許文献１参照）。しかし、通常、出力バッファ回路に必要とされる電流は非常に大きいので、エンファシスを実現するために増加させる電流も非常に大きなものとなり、システム全体の消費電流の多大な増加を招く。
【特許文献１】特開２００２−３６８６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は前記した従来の問題点を解決すべくなされたもので、電流出力バッファ回路の電流を増加させずに、または、少ない電流増加量で伝送信号のエンファシスあるいはディエンファシスを実現し得る半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の半導体集積回路は、定電流で駆動され、差動的な伝送信号入力のビットレートに応じて出力インピーダンスが制御される電流出力バッファ回路を具備し、前記電流出力バッファ回路から信号伝送路に出力される信号波形が伝送信号のビットレートに応じて制御されることを特徴とする。
【発明の効果】
【０００５】
本発明の半導体集積回路によれば、電流出力バッファ回路の電流を増加させずに、または、少ない電流増加量で、伝送信号のエンファシスあるいはディエンファシスを実現することができる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【０００７】
＜第１の実施形態＞
図１は、本発明の半導体集積回路における第１の実施形態に係るＣＭＬ（電流結合論理）型の電流出力バッファ回路を示す回路図である。図１において、１１および１２は差動的な伝送信号入力inp、innが供給される差動入力用のＮＭＯＳトランジスタであり、ソース同士が共通接続されている。１３および１４は高電位側電源（電源電位Ｖｄｄ）と差動対トランジスタ１１、１２の各ドレインとの間にそれぞれ接続されている可変インピーダンス回路である。差動対トランジスタ１１、１２の各ドレインにはそれぞれ信号伝送路が接続されており、各信号伝送路はインピーダンスＺｏを有する。１０は上記差動対トランジスタ１１、１２のソース共通接続ノードと低電位側電源（接地電位Ｖｓｓ）との間に接続され、定電流Ｉｓを流す定電流源回路である。
【０００８】
各可変インピーダンス回路１３、１４は、合成抵抗が信号伝送路インピーダンスＺoと等しくなる２つ以上の並列抵抗素子を具備し、制御信号により任意の抵抗値となるように制御される。本例では、各可変インピーダンス回路１３、１４は、固定接続用の抵抗Ｒoに選択接続用の抵抗Ｒoemが並列接続され、抵抗Ｒoemに直列にスイッチ用のＰＭＯＳトランジスタ１５が接続されている。そして、各可変インピーダンス回路１３、１４におけるスイッチ用のＰＭＯＳトランジスタ１５のゲートには、対応して前記伝送信号入力inp、innに同期した制御信号inp_em、inn_emが印加される。この制御信号inp_em、inn_emは、差動的な伝送信号入力inp、innの立ち上がり時に一時的に活性状態（本例ではハイレベル）になり、伝送信号入力inp、innのビットレートが高い時には伝送信号入力inp、innの活性期間にわたって活性状態になる。
【０００９】
図２は、図１の電流出力バッファ回路の伝送信号入力inpのビットレートと可変インピーダンス回路制御信号inp_emと出力信号振幅との関係の一例を示すタイミング波形図である。伝送信号入力innと可変インピーダンス回路制御信号inp_emは、それぞれ前記信号inp、inp_emの反転信号である。伝送信号入力inp、innは、ビットレートが高い時は例えば１ＧＨｚであり、ビットレートが低い時は例えば５００ＭＨｚである。
【００１０】
以下、図２を参照しながら、図１の電流出力バッファ回路の動作例を説明する。
【００１１】
この電流出力バッファ回路は、定電流Ｉｓで駆動され、差動対をなすＮＭＯＳトランジスタ１１、１２は、伝送信号入力inp、innにより差動的に駆動される。
【００１２】
各可変インピーダンス回路１３、１４において２つの抵抗Ｒo、Ｒoemが並列接続された状態の抵抗値は、
Ｒo×Ｒoem／（Ｒo＋Ｒoem）＝Ｚo  …  …  （１）
Ｒoem＝Ｒo×Ｚo／（Ｒo−Ｚo）  …  …  （２）
である。
【００１３】
差動対をなすＮＭＯＳトランジスタ１１、１２の一方側のドレインノード（出力ノード）の出力電圧のハイレベルをＶdrh、ロウレベルをＶdrlで表わすと、出力信号の振幅ｖoは、
ｖo＝Ｖdrh−Ｖdrl  …  …  （３）
である。出力信号振幅ｖoを増やす目的でＶdrlを下げるためにＩｓを増加させると、消費電流が大きくなってしまう。そこで、本例では、出力信号振幅ｖoを増やすために、Ｖdrlを下げるタイミングで制御信号inp_em、inn_emにより一方の可変インピーダンス回路１３または１４の抵抗値を一時的に増やすように制御している。即ち、伝送信号入力inp、innの立ち上がり時およびビットレートが高い時の活性期間には、制御信号inp_em、inn_emが活性状態になり、一方の可変インピーダンス回路１３または１４ではスイッチ用のＰＭＯＳトランジスタ１５がオフ状態に制御されて出力インピーダンスが高くなる。また、他方の可変インピーダンス回路１４または１３ではスイッチ用のＰＭＯＳトランジスタ１５がオン状態に制御されて出力インピーダンスが低くなる（Ｚｏに整合する）ように制御される。
【００１４】
このように伝送信号入力inp、innの立ち上がり時およびビットレートが高い時の活性期間には、出力インピーダンスが任意の値に高くなるように切り替え制御されるので、伝送信号入力inp、innの立ち上がり時および高速時の信号振幅を強調し、信号伝送路へ出力する高速信号の振幅を強調し、高速信号伝送における減衰を補償することが可能になる。
【００１５】
以下、数式を用いて動作例を説明する。可変インピーダンス回路１３、１４の２つの抵抗Ｒo、Ｒoemが並列接続されている時の出力ノードの電圧は、出力信号のハイレベルＶdrhである。これに対して、可変インピーダンス回路の２つの抵抗Ｒo、Ｒoemのうちの一方の抵抗Ｒoemの接続が切り離された時の出力ノードの電圧は、出力信号のロウレベルＶdrlであり、
Ｖdrl＝Ｖｄｄ−Ｉｓ×Ｒo  …  …  （４）
である。したがって、出力信号の振幅ｖoを所望値に増やすためには、Ｒoの抵抗値を適切に設定してＩｓ×Ｒoを増やすことで可能になり、Ｉｓを増加させない（消費電流を増加させない）で済む。
【００１６】
即ち、図１の電流出力バッファ回路によれば、通常時は伝送線路インピーダンスＺoと整合のとれた出力インピーダンスＲo×Ｒoem／（Ｒo＋Ｒoem）とし、伝送信号のビットレートが高速な時、信号立上がり、立下り時のように出力信号振幅を増やしたい（エンファシスをかけたい）時は出力インピーダンスを大きくすることができる。
【００１７】
＜第２の実施形態＞
図３は、第２の実施形態に係るＣＭＬ型の電流出力バッファ回路を示す回路図である。第２の実施形態は、前述した第１の実施形態と比べて、基本的には同じであるが、各可変インピーダンス回路１３、１４に対してそれぞれ直列に制御抵抗Ｒoemが接続され、接続された２つの制御抵抗oemの各一端と接地ノードとの間に電流源３０が挿入されている点が異なる。即ち、各可変インピーダンス回路１３、１４の出力ノード側の一端と電流源３０との間に、制御抵抗Ｒoemとスイッチ用のＮＭＯＳトランジスタ３１との直列回路が接続されており、これらの各スイッチ用のＮＭＯＳトランジスタ３１のゲートに相補的な制御信号inp_em、inn_emが対応して印加される。電流源３０は、電流源１０の定電流Ｉｓのα（係数）倍の定電流α×Ｉｓを流す。
【００１８】
次に、図３の電流出力バッファ回路の動作を説明する。伝送信号入力inp、innの立ち上がり時およびビットレートが高い期間に、可変インピーダンス回路１３または１４のスイッチ用のＰＭＯＳトランジスタ１５がオフになって選択接続用の抵抗Ｒoemが並列接続されなくなる。この時、当該可変インピーダンス回路１３または１４に直列に接続されているスイッチ用のＮＭＯＳトランジスタ３１はオン状態に制御されるので、出力ノード（信号伝送路側）から見て可変インピーダンス回路１３または１４の抵抗Ｒoに対して制御抵抗Ｒoemが並列接続される。したがって、伝送信号入力inp、innの立ち上がり時およびビットレートが高い時にも出力インピーダンスを信号伝送路インピーダンスＺoに整合させることが可能になり、伝送信号のビットレートに依存せずに信号伝送路インピーダンスＺoに完全に整合させることが可能になる。
【００１９】
なお、図３の電流出力バッファ回路においては、追加した制御抵抗Ｒoem側に余分な電流α×Ｉｓが流れてしまうが、例えば、Ｒoem＝Ｒo＝２×Ｚoとなるように設定し、α＝１／４に設定すると、図１の電流出力バッファ回路よりも電流が２５％増加するだけで、信号振幅を２．５倍に増やすことが可能になる。エンファシスのために電流を増やすのみのでは、２．５倍の信号振幅を得るためには２５０％の電流増加が必要になるのに対して、本実施形態では１／１０の電流量増加で所望のエンファシス効果が得られる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体集積回路における第１の実施形態に係るＣＭＬ型の電流出力バッファ回路を示す回路図。
【図２】図１の電流出力バッファ回路の伝送信号入力のビットレートと可変インピーダンス回路制御信号と出力信号振幅の関係の一例を示すタイミング波形図。
【図３】第２の実施形態に係るＣＭＬ型の電流出力バッファ回路を示す回路図。
【符号の説明】
【００２１】
１０…定電流源回路、１１、１２…差動入力用のＮＭＯＳトランジスタ、１３、１４…可変インピーダンス回路、１５…スイッチ用のＰＭＯＳトランジスタ、Ｒo…固定接続用の抵抗、Ｒoem…選択接続用の抵抗、Ｚo…信号伝送路インピーダンス。
【図１】
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【図２】
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【図３】
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