(57)【要約】【課題】不揮発性記憶装置及びその動作方法を提供する。【解決手段】本発明の装置は、ｎ番目のビットラインに連結された第１トランジスターと、ｎ＋１番目のビットラインに連結された第２トランジスターとを含む。前記第１トランジスター及び前記第２トランジスターは、ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結される。記憶セルのソース領域及びドレーン領域の構造が同一または類似の２トランジスター１ビット単位セルを有する不揮発性記憶装置を形成できる。また、２トランジスター２ビット単位セルを有することができるために記憶容量が２倍に増加できる。【選択図】図１
2008077826.tif 000002
【特許請求の範囲】
【請求項１】
ｎ番目のビットラインに連結された第１トランジスターと、
ｎ＋１番目のビットラインに連結された第２トランジスターとを含み、
前記第１トランジスター及び前記第２トランジスターは、ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結され、かつ前記第１トランジスター及び前記第２トランジスターのうちの少なくとも１つは、記憶セルトランジスターであることを特徴とする不揮発性記憶装置。
【請求項２】
前記第１トランジスターのゲート電極に連結された第１ゲートラインと、
前記第２トランジスターのゲート電極に連結された第２ゲートラインとをさらに含み、
前記第１ゲートライン及び前記第２ゲートラインは、前記ｎ番目のビットライン及び前記ｎ＋１番目のビットラインと交差することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記第１ゲートラインは、複数のビットラインに連結された第１トランジスターのゲート電極に連結され、
前記第２ゲートラインは、複数のビットラインに連結された第２トランジスターのゲート電極に連結されることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
ｎ番目のビットラインとｎ＋１番目のビットラインとの間に複数の第１トランジスター及び第２トランジスターが配置されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
前記記憶セルトランジスターは、電荷保存部を有し、前記電荷保存部は、電荷タラップ構造を有することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項６】
前記記憶セルトランジスターは、電荷保存部を有し、前記電荷保存部は、フローティングゲート構造を有することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項７】
前記第１トランジスター及び第２トランジスターは、第１導電型ウェルに形成され、前記第１導電型ウェルは、第２導電型ウェルに囲まれることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項８】
半導体基板上に列方向に伸張された複数の活性領域と、
前記活性領域の上部で行方向に伸張され、平行した第１ゲートライン及び第２ゲートラインで構成された複数のゲートラインセットと、
前記複数のゲートラインセットの間の活性領域に各々形成された複数のビットラインコンタクトと、
前記ゲートラインセットの上部を横切って、隣接した２活性領域に形成されたビットラインコンタクトに交互に接続されたビットラインとを含む不揮発性記憶装置。
【請求項９】
第１ゲートラインと前記活性領域との間に介在する電荷保存部をさらに含む請求項８に記載の不揮発性記憶装置。
【請求項１０】
前記第１ゲートラインと前記活性領域との間、及び前記第２ゲートラインと前記活性領域との間に各々介在する電荷保存部をさらに含む請求項８に記載の不揮発性記憶装置。
【請求項１１】
前記電荷保存部は、フローティングゲートであることを特徴とする請求項８に記載の不揮発性記憶装置。
【請求項１２】
前記電荷保存部は、電荷タラップ絶縁膜であることを特徴とする請求項８に記載の不揮発性記憶装置。
【請求項１３】
前記ビットラインは、ジグザグの形状を有することを特徴とする請求項８に記載の不揮発性記憶装置。
【請求項１４】
ｎ番目のビットラインに連結された第１トランジスターと、ｎ＋１番目のビットラインに連結された第２トランジスターとを含み、前記第１トランジスター及び前記第２トランジスターは、ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結され、前記第１トランジスター及び前記第２トランジスターのうちの少なくとも１つは、記憶セルトランジスターである不揮発性記憶装置の動作方法において、
前記第１トランジスターの書き込み方法は、第１トランジスターのゲートにポジティブ書き込み電圧を印加し、第２トランジスターのゲートにネガティブ書き込み抑制電圧を印加し、ｎ番目のビットラインにネガティブ書き込み電圧を印加し、ｎ＋１番目のビットラインをフローティングさせ、かつ基板にネガティブ書き込み電圧を印加することを含む不揮発性記憶装置の動作方法。
【請求項１５】
前記第２トランジスターの書き込み方法は、第２トランジスターのゲートにポジティブ書き込み電圧を印加し、第１トランジスターのゲートにネガティブ書き込み抑制電圧を印加し、ｎ＋１番目のビットラインにネガティブ書き込み電圧を印加し、ｎ番目のビットラインをフローティングさせ、かつ基板にネガティブ書き込み電圧を印加すること含む請求項１４に記載の不揮発性記憶装置の動作方法。
【請求項１６】
第１トランジスターの読み取り方法は、第１トランジスターにポジティブ読み取り電圧を印加し、第２トランジスターにポジティブパス電圧を印加し、ｎ番目のビットラインに基準電圧を印加し、かつｎ＋１番目のビットラインに接地電圧を印加することを含む請求項１４に記載の不揮発性記憶装置の動作方法。
【請求項１７】
第２トランジスターの読み取り方法は、第２トランジスターにポジティブ読み取り電圧を印加し、第１トランジスターにポジティブパス電圧を印加し、ｎ＋１番目のビットラインに基準電圧を印加し、かつｎ番目のビットラインに接地電圧を印加することを含む請求項１４に記載の不揮発性記憶装置の動作方法。
【請求項１８】
前記第１トランジスターは、基板とゲートとの間に電荷保存部が介在し、かつ前記第２トランジスターは、基板とゲートとの間にゲート絶縁膜が介在することを特徴とする請求項１４に記載の不揮発性記憶装置の動作方法。
【請求項１９】
前記第１トランジスター及び前記第２トランジスターは、各々基板とゲートとの間に電荷保存部が介在することを特徴とする請求項１４に記載の不揮発性記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその動作方法に関し、さらに詳細には、不揮発性記憶装置及びその動作方法に関する。
【背景技術】
【０００２】
半導体記憶装置は、適用される機器によって高速動作中にも、低電力消耗、ランダムアクセス、大容量記憶など多様な特性が要求される。不揮発性記憶装置の１つである２トランジスターＦＮトンネルリング型ＥＥＰＲＯＭセルは、バイト書き込み/消去が可能なアレイ構造を有し、データアクセス向け及びデータストーリッジ向け記憶装置として使用されている。
【０００３】
ＥＥＰＲＯＭセルは、バイト動作のために記憶セルトランジスターと選択トランジスターで単位セルが構成される。これによって、フラッシュ記憶装置より単位セルの占有面積が大きくて集積度が低いという短所を有している。フラッシュ記憶装置と同様に、ＦＮトンネルリング型ＥＥＰＲＯＭセルは、ＦＬＯＴＯＸ型記憶セルトランジスターを有し、前記記憶セルトランジスターに選択トランジスターが直列に連結された構造を有する。従来は、記憶セルトランジスターと選択トランジスターのチャンネルの長さが異なり、記憶セルトランジスターのゲート絶縁膜の一部がトンネル絶縁膜構造で成されている。最近は、記憶セルトランジスターと選択トランジスターのチャンネルの長さが最小大きさ（ｍｉｎｉｍｕｍ  ｓｉｚｅ）に形成され、集積度が向上されたＥＥＰＲＯＭセルが発表された。しかし、従来のＥＥＰＲＯＭセルは、共通ソース領域とドレーン領域の構造が相異し、共通ソース領域による抵抗の増加及び漏洩電流の問題を有している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上述の課題を解決するためのものであって、その目的は、従来のＥＥＰＲＯＭセルの問題点を解決してソース領域とドレーン領域の構造が類似または同一な不揮発性記憶装置及びその動作方法を提供することにある。
本発明の他の目的は、集積度が低いＥＥＰＲＯＭセルの短所を克服した大容量の不揮発性記憶装置及びその動作方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記の目的を達成するために本発明の実施形態によれば、不揮発性記憶装置及びその動作方法を提供する。この装置は、ｎ番目のビットラインに連結された第１トランジスターと、ｎ＋１番目のビットラインに連結された第２トランジスターとを含む。前記第１トランジスター及び前記第２トランジスターは、ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結される。前記第１トランジスター及び前記第２トランジスターのうちの少なくとも１つは、記憶セルトランジスターでありうる。
【０００６】
本発明の望ましい実施形態においては、この装置は、半導体基板上に列方向に伸張された複数の活性領域と、前記活性領域の上部に行方向に伸張されたゲートラインセットとを含む。各々のゲートラインセットは、平行した第１ゲートライン及び第２ゲートラインで構成されることができる。
【０００７】
本発明の望ましい実施形態においては、前記ゲートラインセットの間の活性領域に各々ビットラインコンタクトが形成されて、前記ゲートラインセットの上部をビットラインが横切る。前記ビットラインは、隣接した２活性領域に形成されたビットラインコンタクトに交互に接続にされる。
【０００８】
本発明の望ましい実施形態においては、前記第１トランジスター及び前記第２トランジスターのうち、何れか一つは、記憶セルトランジスターであり、他の１つは、選択トランジスターでありうる。第１トランジスターが記憶セルトランジスターであり、第２トランジスターが選択トランジスターである場合を例示する。前記第１トランジスターの書き込み方法は、第１トランジスターのゲートにポジティブ書き込み電圧を印加し、第２トランジスターのゲートにネガティブ書き込み抑制電圧を印加し、ｎ番目のビットラインにネガティブ書き込み電圧を印加し、ｎ＋１番目のビットラインをフローティングさせ、基板にネガティブ書き込み電圧を印加することを含む。
前記第１トランジスターの読み取り方法は、第１トランジスターにポジティブ読み取り電圧を印加し、第２トランジスターにポジティブパス電圧を印加し、ｎ番目のビットラインに基準電圧を印加し、ｎ＋１番目のビットラインに接地電圧を印加することを含む。
【０００９】
本発明の望ましい実施形態においては、前記第１トランジスター及び前記第２トランジスターは、記憶セルトランジスターであり、第１トランジスターが記憶セルトランジスターとして選択された場合、前記第２トランジスターは、選択トランジスターとして機能し、第２トランジスターが記憶セルトランジスターとして選択された場合、前記第１トランジスターが選択トランジスターとして機能する。
【発明の効果】
【００１０】
本発明に実施形態によれば、記憶セルのソース領域とドレーン領域の構造が同一または類似の２トランジスター１ビット単位セルを有する不揮発性記憶装置を形成できる。
また、本発明に実施形態によれば、不揮発性記憶装置のセルアレイは、２トランジスター２ビット単位セルを有することができるために記憶容量を２倍に増加できる。
【発明を実施するための最良の形態】
【００１１】
以下、添付した図面を参照しながら本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明された実施形態に限定されないで他の実施形態に具体化されうる。むしろ、ここで紹介される実施形態は、開示された内容が徹底して完全になりえるように、そして当業者に本発明の思想が十分に伝えられることができるようにするために提供されたものである。
添付された図面において、層及び領域の厚さは、明確性を図るために誇張されたものである。また、層が他の層または、基板"上"にいると説明された場合にそれは、他の層または基板上に直接形成されることができ、ならびにこれらの間に第３の層が介在されうる。明細書全体にかけて同一参照番号で表示された部分は、同一構成要素を表す。
【００１２】
図１は、本発明の第１実施形態に従う不揮発性記憶装置のセルアレイを示した等価回路図である。
図１を参照すれば、不揮発性記憶装置のセルアレイでは、Ｎウェルで囲まれたＰウェルにトランジスターＭ１、Ｓ１が配置される。単位セルは、直列に連結された第１トランジスターＭ１及び第２トランジスターＳ１で構成される。セルアレイには、複数の単位セルが配列されている。セルアレイにおいて、前記第１トランジスターＭ１は、行方向に連結されて第１ゲートラインＳＬを構成し、前記第２トランジスターＳ１は、行方向に連結されて第１ゲートラインＳＬに平行した第２ゲートラインＷＬを構成する。前記第１ゲートラインＳＬと前記第２ゲートラインＷＬで構成されたゲートラインセットが前記セルアレイに複数個配置される。各々のゲートラインは、列選択トランジスターＴＡにより列選択ラインＧＣＬｎに連結される。
【００１３】
複数のビットラインＢＬｎは、前記第１ゲートラインＳＬ及び前記第２ゲートラインＷＬと交差して配置される。ｎ番目のビットラインとｎ＋１番目のビットラインとの間に単位セルが連結される。単位セルは、第１トランジスターＭ１がｎ番目のビットラインに連結され、第２トランジスターＳ１がｎ＋１番目のビットラインに連結され、前記第１トランジスターＭ１及び前記第２トランジスターＳ１が前記ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結される。
【００１４】
上記の構造において、８個のトランジスターが一つのゲートラインに連結されてゲートライン及びビットラインの選択によってバイト動作が可能である。しかし、ゲートラインに連結されるトランジスターの数によって動作ビット数は、変わることができる。
【００１５】
この実施形態において、前記第１トランジスターＭ１は、記憶セルトランジスターであり、前記第２トランジスターＳ１は、選択トランジスターでありうる。前記第１ゲートラインＳＬは、センシングラインであり、前記第２ゲートラインＷＬは、ワードラインでありうる。ＥＥＰＲＯＭセルで前記記憶セルトランジスターは、電荷保存部（ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）を有する。前記電荷保存部は、ＦＬＯＴＯＸ構造である場合、フローティングゲートでありえ、電荷タラップ構造である場合、電荷タラップ絶縁膜でありうる。
【００１６】
この実施形態に従うセルアレイ構造は、基板に形成された不純物拡散構造の共通ソースラインを使用せず、単位セルの両端にビットライン配線を連結できる。したがって、抵抗を減少させて信号伝達速度が向上することができ、単位セルの不純物拡散層を分離することによって漏洩電流を抑制できる。
【００１７】
図２は、本発明の第２実施形態に従う不揮発性記憶装置のセルアレイを示した等価回路図である。
第１実施形態と違い、第２実施形態は、記憶容量が増加されたセルアレイ構造を開示する。図２を参照すれば、不揮発性記憶装置のセルアレイは、Ｎウェルで囲まれたＰウェルにトランジスターＭ１、Ｍ２が配置される。単位セルは、直列に連結された第１トランジスターＭ１及び第２トランジスターＭ２で構成される。セルアレイには、複数の単位セルが配列されている。セルアレイにおいて、前記第１トランジスターＭ１は、行方向に連結されて第１ゲートラインＳＬ１を構成し、前記第２トランジスターＭ２は、行方向に連結されて第１ゲートラインＳＬ１に平行した第２ゲートラインＳＬ２を構成する。前記第１ゲートラインＳＬ１と前記第２ゲートラインＳＬ２で構成されたゲートラインセットが前記セルアレイに複数個配置される。各々のゲートラインは、列選択トランジスターＴＡによって列選択ラインＧＣＬｎに連結される。
【００１８】
複数のビットラインＢＬｎが前記第１ゲートラインＳＬ１及び前記第２ゲートラインＳＬ２と交差して配置される。単位セルがｎ番目のビットラインとｎ＋１番目のビットラインとの間に連結される。単位セルは、第１トランジスターＭ１がｎ番目のビットラインに連結され、ｎ＋１番目のビットラインに第２トランジスターＭ２が連結され、前記ｎ番目のビットラインとｎ＋１番目のビットラインとの間に前記第１トランジスターＭ１及び前記第２トランジスターＭ２が直列に連結される。
【００１９】
上記の構造において、一つのゲートラインに８個のトランジスターが連結されてゲートライン及びビットラインの選択によってバイト動作が可能である。しかし、ゲートラインに連結されるトランジスターの数によって動作ビット数は、変わることができる。
【００２０】
この実施形態において、前記第１トランジスターＭ１及び前記第２トランジスターＭ２は、記憶セルトランジスターでありうる。バイアス条件によって第１トランジスターＭ１を選択する際に、前記第２トランジスターＭ２が選択トランジスターとして動作でき、前記第２トランジスターＭ２を選択する際に、前記第１トランジスターＭ１が選択トランジスターとして動作できる。したがって、単位セルを構成する第１トランジスターＭ１及び第２トランジスターＭ２にデータを保存して２トランジスター２ビット単位セルを具現できる。
【００２１】
図３は、本発明の第１実施形態に従う不揮発性記憶装置のセルアレイを示した平面図である。
図３を参照すれば、この装置は、半導体基板に列方向に平行するように形成された複数の活性領域ＡＣＴを含む。前記活性領域ＡＣＴの上部を横切って複数のゲートラインが配置される。前記ゲートラインは、第１ゲートラインＳＬ及び第２ゲートラインＷＬで区分されることができ、前記第１ゲートラインＳＬと前記第２ゲートラインＷＬは、ゲートラインセットＷＬＰを構成する。前記第１ゲートラインＳＬは、記憶セルトランジスターが行方向に連結されたセンシングラインであり、前記第２ゲートラインＷＬは、選択トランジスターが行方向に連結されたワードラインである。前記第１ゲートラインＳＬと前記活性領域ＡＣＴが交差する部分に記憶セルトランジスターが形成される。前記記憶セルトランジスターは、電荷保存部ＣＳを具備する。前記電荷保存部ＣＳは、前記第１ゲートラインＳＬと前記活性領域ＡＣＴとの間に介在することができる。前記電荷保存部ＣＳは、フローティングゲートであり、電荷タラップ絶縁膜でありうる。
【００２２】
したがって、前記第１ゲートラインＳＬと前記活性領域ＡＣＴとの間には、トンネル絶縁膜フローティングゲート及びインターゲート誘電膜が介在でき、前記第２ゲートラインＷＬと前記活性領域ＡＣＴとの間には、ゲート絶縁膜が介在できる。
【００２３】
前記活性領域ＡＣＴ上部を横切って複数のゲートラインセットＷＬＰが配置される。前記ゲートラインセットＷＬＰ間の活性領域ＡＣＴに各々ビットラインコンタクトＤＣが連結される。前記ゲートラインセットＷＬＰの上部を横切ってビットラインＢＬが配置される。前記ビットラインＢＬは、隣接した２活性領域ＡＣＴｉ、ＡＣＴｊに電気的に連結される。図示したように、前記ビットラインＢＬは、隣接した２活性領域に形成されたビットラインコンタクト、即ち、第１ビットラインコンタクトＤＣｉ及び第２ビットラインコンタクトＤＣｊに交互に連結される。したがって、前記ビットラインＢＬは、前記ゲートライン上部からジグザグの形状へ伸張できる。
【００２４】
図示されなかったが、前記ゲートラインセットＷＬＰ両側の活性領域に不純物ドーピング層が形成されてソース及びドレーンになることができ、前記第１ゲートラインＳＬと前記第２ゲートラインＷＬとの間の活性領域に不純物ドーピング層が形成されてフローティング拡散層になることができる。
【００２５】
本発明によれば、前記活性領域ＡＣＴは、最小の線幅に一定のピッチで配置され、前記ビットラインＢＬがジグザグの形状に配置されて、セルアレイの面積を増加しなくてもソース及びドレーンの構造が同一になりうる。したがって、共通ソースラインを形成する従来の不揮発性記憶装置に比べ、ソース領域を通した漏洩電流及び抵抗の増加が顕著に減少できる。
【００２６】
図４は、本発明の第２実施形態に従う不揮発性記憶装置のセルアレイを示した平面図である。
図４を参照すれば、この装置は、半導体基板に列方向に平行するように形成された複数の活性領域ＡＣＴを含む。前記活性領域ＡＣＴの上部を横切って複数のゲートラインが配置される。前記ゲートラインは、第１ゲートラインＳＬ１及び第２ゲートラインＳＬ２に区分されることができ、前記第１ゲートラインＳＬ１と前記第２ゲートラインＳＬ２は、ゲートラインセットＷＬＰを構成する。前記第１ゲートラインＳＬ１は、第１記憶セルトランジスターＭ１が行方向に連結された第１センシングラインであり、前記第２ゲートラインＳＬ２は、第２記憶セルトランジスターＭ２が行方向に連結された第２センシングラインである。前記第１ゲートラインＳＬ１及び前記第２ゲートラインＳＬ２と、活性領域との間に電荷保存部ＣＳが介在する。前記第１記憶セルトランジスターＭ１が記憶セルとして選択される際に、前記第１センシングラインは、センシングラインとして動作し、前記第２センシングラインは、ワードラインとして動作し、前記第２記憶セルトランジスターＭ２は、選択トランジスターとして動作する。逆に、前記第２記憶セルトランジスターＭ２が記憶セルとして選択される際に、前記第２センシングラインＳＬ２は、センシングラインとして動作し、前記第１センシングラインＳＬ１は、ワードラインとして動作し、前記第１記憶セルトランジスターＭ１は、選択トランジスターとして動作する。
【００２７】
前記活性領域ＡＣＴ上部を横切って複数のゲートラインセットＷＬＰが配置される。前記ゲートラインセットＷＬＰ間の活性領域ＡＣＴに各々ビットラインコンタクトＤＣが連結される。前記ゲートラインセットＷＬＰの上部を横切ってビットラインＢＬが配置される。前記ビットラインＢＬｘは、隣接した２活性領域ＡＣＴｉ、ＡＣＴｊに電気的に連結される。図示したように前記ビットラインＢＬは、隣接した２活性領域に形成されたビットラインコンタクト、即ち第１ビットラインコンタクトＤＣｉ及び第２ビットラインコンタクトＤＣｊに交互に連結される。したがって、前記ビットラインＢＬは、前記ゲートライン上部からジグザグの形状へ伸張できる。
【００２８】
図示されなかったが、前記ゲートラインセットＷＬＰ両側の活性領域に不純物ドーピング層が形成されてソース及びドレーンになることができ、前記第１ゲートラインＳＬ１と前記第２ゲートラインＳＬとの間の活性領域に不純物ドーピング層が形成されてフローティング拡散層になることができる。
【００２９】
本発明に従うと、前記活性領域ＡＣＴは、最小の線幅に一定のピッチで配置され、前記ビットラインＢＬがジグザグの形状に配置されて、セルアレイの面積を増加しなくてもソース及びドレーンの構造が同様になりうる。したがって、共通ソースラインを形成する従来の不揮発性記憶装置に比べてソース領域を通じた漏洩電流及び抵抗の増加が顕著に減少できる。
【００３０】
前記第１実施形態と比較すると、ゲートラインセットを構成するゲートラインに連結されたトランジスターが、全て記憶セルトランジスターになることができるために記憶容量が２倍になりうる。
【００３１】
図５は、本発明の第１実施形態に従う不揮発性記憶装置の動作方法を説明するためにセルアレイの一部を示した等価回路図である。
【００３２】
図５を参照すれば、ｎ番目のビットラインＢＬｎとｎ＋１番目のビットラインＢＬｎ＋１との間に記憶セルトランジスターＭ１及び選択トランジスターＳＬが直列に連結されている(ｎは、２以下である整数)。記憶セルアレイは、記憶セルトランジスターＭ１及び選択トランジスターＳ１で構成された単位セルが行方向及び列方向に配置されてセンシングラインＳＬｎ、ワードラインＷＬｎ、及びビットラインＢＬｎに連結される。
【００３３】
前記記憶セルトランジスターＭ１及び前記選択トランジスターＳＬは、Ｐウェルに形成されて、前記ＰウェルがＮウェルに囲まれる。即ち、この装置のセルアレイは、通常の不揮発性記憶装置のセルアレイのウェル構成と同一な構成を有することができる。
【００３４】
表１は、第１実施形態に従う不揮発性記憶装置のバイアス条件を示した表である。
【００３５】
【表１】
2008077826.tif 000003
【００３６】
表１で、Ｖｐｎは、ネガティブ書き込み抑制電圧、Ｖｐｐは、ポジティブ書き込み電圧、Ｖｎｎは、ネガティブ消去電圧、Ｖｎｐは、ポジティブ消去電圧、Ｖｐａｓｓは、パス電圧、Ｖｒｅａｄは、読み取り電圧を意味する。
表１を参照してｎ-１番目のビットラインとｎ番目のビットラインとの間に直列に連結された単位セルが動作する方法を説明する。
【００３７】
書き込み動作において、ワードラインＷＬｎにネガティブ書き込み抑制電圧Ｖｐｎを印加して選択トランジスターＳ１のチャンネルをオフさせる。センシングラインＳＬｎにポジティブ書き込み電圧Ｖｐｐを印加し、かつＰウェル及びｎ-１番目のビットラインＢＬｎ−１にネガティブ書き込み抑制電圧Ｖｐｎを印加して、選択された記憶セルトランジスターＭ１の電荷保存部に陰電位を書き込む。この時、ｎ番目のビットラインＢＬｎには、接地電圧を印加してｎ＋１番目のビットラインＢＬｎ＋１は、フローティングさせ、非選択記憶セルトランジスターが書き込むことを抑制する。
【００３８】
消去動作において、ワードラインＷＬｎに接地電圧を印加し、センシングラインＳＬｎにネガティブ消去電圧を印加し、かつＰウェルにポジティブ消去電圧を印加して、選択された記憶セルの電荷保存部に保存された陰電位を消去する。この時、ビットラインＢＬｎは、フローティングさせてジャンクションの破壊及び漏洩による消去速度の低下を抑制できる。
【００３９】
読み取り動作において、ワードラインＷＬｎにパス電圧Ｖｐａｓｓを印加し、センシングラインＳＬｎに読み取り電圧Ｖｒｅａｄを印加し、かつ選択されたビットラインに基準電圧を印加する。
この実施形態において、基準電圧は、０．５ボルトで例示したが変更しうる。非選択されたビットラインとＰウェルには０ボルトを印加する。読み取り電圧Ｖｒｅａｄは、書き込まれた記憶セルのスレショルド電圧より低く、消去された記憶セルのスレショルド電圧より高い電圧である。
【００４０】
図６は、本発明の第２実施形態に従う不揮発性記憶装置の動作方法を説明するためにセルアレイの一部を示した等価回路図である。
【００４１】
図６を参照すれば、ｎ番目のビットラインＢＬｎとｎ＋１番目のビットラインＢＬｎ＋１との間に第１記憶セルトランジスターＭ１及び第２記憶セルトランジスターＭ２が直列に連結されている(ｎは、２以下である整数)。記憶セルアレイは、第１記憶セルトランジスターＭ１及び第２記憶セルトランジスターＭ２で構成された単位セルが行方向及び列方向に配置されて、第１センシングラインＳＬｎ１、第２センシングラインＳＬｎ２、及びビットラインＢＬｎに連結される。
【００４２】
前記第１記憶セルトランジスターＭ１及び前記第２記憶セルトランジスターＭ２は、Ｐウェルに形成され、前記ＰウェルはＮウェルに囲まれる。即ち、この装置のセルアレイは、通常の不揮発性記憶装置のセルアレイのウェル構成と同一な構成を有することができる。
【００４３】
表２は、第２実施形態に従う不揮発性記憶装置のバイアス条件を示した表である。
【００４４】
【表２】
2008077826.tif 000004
【００４５】
表２で、Ｖｐｎは、ネガティブ書き込み抑制電圧、Ｖｐｐは、ポジティブ書き込み電圧、Ｖｎｎは、ネガティブ消去電圧、Ｖｎｐは、ポジティブ消去電圧、Ｖｐａｓｓは、パス電圧、Ｖｒｅａｄは、読み取り電圧を意味する。
表２を参照してｎ-１番目のビットラインとｎ番目のビットラインとの間に直列に連結された単位セルが動作する方法を説明する。
【００４６】
第１記憶セルトランジスターＭ１の書き込み動作で、第２センシングラインＳＬｎ２にネガティブ書き込み抑制電圧Ｖｐｎを印加して第２記憶セルトランジスターＭ２のチャンネルをオフさせる。
第１センシングラインＳＬｎにポジティブ書き込み電圧Ｖｐｐを印加し、かつＰウェル及びｎ-１番目のビットラインＢＬｎ−１にネガティブ書き込み抑制電圧Ｖｐｎを印加して、選択された第１記憶セルトランジスターＭ１の電荷保存部に陰電位を書き込む。この時、ｎ番目のビットラインＢＬｎには、接地電圧を印加し、かつｎ＋１番目のビットラインＢＬｎ＋１は、フローティングさせて、非選択記憶セルトランジスターが書き込むことを抑制する。本発明のセルアレイ構造で、ｎ番目のビットラインＢＬｎがフローティングされても記憶セルトランジスターが書き込むことが抑制されることができる。
【００４７】
第２記憶セルトランジスターＭ２の書き込み動作で、第１センシングラインＳＬｎ１にネガティブ書き込み抑制電圧Ｖｐｎを印加して第１記憶セルトランジスターＭ１のチャンネルをオフさせる。
第２センシングラインＳＬｎ２にポジティブ書き込み電圧Ｖｐｐを印加し、かつＰウェル及びｎ番目のビットラインＢＬｎにネガティブ書き込み電圧Ｖｐｎを印加して、選択された第２記憶セルトランジスターＭ２の電荷保存部に陰電位を書き込む。この時、ｎ-１番目のビットラインＢＬｎ−１には、接地電圧を印加し、かつｎ＋１番目のビットラインＢＬｎ＋１は、フローティングさせて、非選択記憶セルトランジスターが書き込むことを抑制する。ｎ-１番目のビットラインＢＬｎ−１がフローティングされても非選択記憶セルトランジスターが書き込むことが抑制されることができる。
【００４８】
第１記憶セルトランジスターＭ１の消去動作で、第２センシングラインＳＬｎ２に接地電圧を印加し、第１センシングラインＳＬｎ１にネガティブ消去電圧を印加し、かつＰウェルにポジティブ消去電圧を印加して、選択記憶セルの電荷保存部に保存された陰電位を消去する。この時、ビットラインＢＬｎは、フローティングさせ、ジャンクション破壊及び漏洩による消去速度の低下を抑制できる。
【００４９】
第２記憶セルトランジスターＭ２の消去動作で、第１センシングラインＳＬｎ１に接地電圧を印加し、第２センシングラインＳＬｎ２にネガティブ消去電圧を印加し、かつＰウェルにポジティブ消去電圧を印加して、選択記憶セルの電荷保存部に保存された陰電位を消去する。この時、ビットラインＢＬｎは、フローティングさせ、ジャンクション破壊及び漏洩による消去速度の低下を抑制できる。
【００５０】
第１記憶セルトランジスターＭ１の読み取り動作で、第２センシングラインＳＬｎ２にパス電圧Ｖｐａｓｓを印加し、第１センシングラインＳＬｎ１に読み取り電圧Ｖｒｅａｄを印加し、かつ選択されたビットラインＢＬｎ−１に基準電圧を印加する。本実施形態で基準電圧は、０．５ボルトで例示したが変更しうる。非選択されたビットラインＢＬｎ、ＢＬｎ＋１とＰウェルには０ボルトを印加する。読み取り電圧Ｖｒｅａｄは、書き込まれた記憶セルのスレショルド電圧より低く、消去された記憶セルのスレショルド電圧より高い電圧である。
【００５１】
第２記憶セルトランジスターＭ２の読み取り動作で、第１センシングラインＳＬｎ１にパス電圧Ｖｐａｓｓを印加し、第２センシングラインＳＬｎ２に読み取り電圧Ｖｒｅａｄを印加し、かつ選択されたビットラインＢＬｎに基準電圧を印加する。非選択されたビットラインＢＬｎ−１及びＢＬｎ＋１、並びにＰウェルには、０ボルトを印加する。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態に従う不揮発性記憶装置の等価回路図である。
【図２】本発明の第２実施形態に従う不揮発性記憶装置の等価回路図である。
【図３】本発明の第１実施形態に従う不揮発性記憶装置の平面図である。
【図４】本発明の第２実施形態に従う不揮発性記憶装置の平面図である。
【図５】本発明の第１実施形態に従う不揮発性記憶装置の動作方法を説明するための等価回路図である。
【図６】本発明の第２実施形態に従う不揮発性記憶装置の動作方法を説明するための等価回路図である。
【符号の説明】
【００５３】
Ｍ１  第１トランジスター
Ｓ１  第２トランジスター
Ｍ２  第２トランジスター
ＳＬ  センシングライン
ＷＬ  ワードライン
ＷＬＰ  ゲートラインセット
ＢＬ  ビットライン
ＧＣＬ  列選択ライン
ＡＣＴ  活性領域
ＣＳ  電荷保存部
ＤＣ  ビットラインコンタクト
【図１】
2008077826.tif 000005
【図２】
2008077826.tif 000006
【図３】
2008077826.tif 000007
【図４】
2008077826.tif 000008
【図５】
2008077826.tif 000009
【図６】
2008077826.tif 000010