(57)【要約】【課題】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの設計においては、微細化のため、セルのレイアウトを工夫しなければならないという課題があった。【解決手段】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭとするため、対をなす２つのフローティングゲート２５ａ，２５ｂと、２つのトンネルウインドウ３０ａ，３０ｂと、共有のソース２７と、共有のコントロールゲート２６と、セレクトゲート２９ａ，２９ｂとを設けるとともに、ドレイン２８を共有とした。【効果】高信頼性設計、高耐圧設計が実現されたＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭを実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
１つのデータを２つのセルで記憶するＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭであって、
対をなす２つのフローティングゲートと、
各フローティングゲートに関連して個別に設けられた２つのトンネルウインドウと、
２つのフローティングゲートに共有に設けられた１つのコントロールゲートと、
コントロールゲートと協働して、２つのフローティングゲートを選択するために、２つのフローティングゲートに共有に設けられたセレクトゲートと、
２つのフローティングゲートに共有に設けられた１つのドレインと、
２つのフローティングゲートに共有に設けられた１つのソースと、
を含むことを特徴とするＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭ。
【請求項２】
前記対をなす２つのフローティングゲートは、ドレインおよびソース間の方向に対して交差方向に並ぶように配列されており、
前記セレクトゲートは、前記２つのフローティングゲートの配列方向に略平行に延びる第１および第２の帯状ラインを含み、
前記第１の帯状ラインのライン幅は、前記２つのフローティングゲートの一方と対向する部位が相対的に広く、かつ、前記２つのフローティングゲートの他方と対向する部位が相対的に狭く、前記第２の帯状ラインのライン幅は、前記２つのフローティングゲートの一方と対向する部位が相対的に狭く、かつ、前記２つのフローティングゲートの他方と対向する部位が相対的に広くされていることを特徴とする、請求項１記載のＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭ。
【請求項３】
請求項１または２記載のＥＥＰＲＯＭの駆動方法であって、
消去動作は、前記コントロールゲートおよびセレクトゲートに高電圧を印加し、前記ドレイン、ソースおよび半導体基板のバイアスを低電圧にして、前記トンネルウインドウを介して前記２つのフローティングゲートに電子を注入し、
書き込み動作は、前記ドレインおよびセレクトゲートに高電圧を印加し、前記コントロールゲートおよび半導体基板のバイアスを低電圧とし、かつ、前記ソースをオープンにして、前記トンネルウインドウを介して前記２つのフローティングゲートから電子を引き抜き、
読み出し動作は、前記セレクトゲートおよびドレインに動作電圧を印加し、前記コントロールゲートにセンス電圧を印加し、前記ソースおよび半導体基板のバイアスをアース電位にして電流を検出することを特徴とする、ＥＥＰＲＯＭの駆動方法。
【請求項４】
請求項２記載のＥＥＰＲＯＭの駆動方法であって、
前記ソースおよび半導体基板のバイアスをアース電位とし、前記ドレインに動作電圧を印加し、前記第１の帯状ラインまたは第２の帯状ラインのいずれか一方をアース電位、いずれか他方に動作電位を印加し、前記２つのフローティングゲートのうちの一方のみから読出し動作を行うことを特徴とする、ＥＥＰＲＯＭの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＦＬＯＴＯＸ型ＥＥＰＲＯＭに関し、特に、対をなす２つのセルを有し、１つのデータを２つのセルで記憶するＷセル方式のＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
電気的に書き込み・書き換えができるＥＥＰＲＯＭは、ボード上で書き換えができ、ページやバイト単位での書き換えも可能なため、高範囲な応用が可能であるが、そのためには、高信頼設計で、より微細化されたものが要求される。
ＦＬＡＳＨ（フラッシュ）においては、１つのデータに対して、記憶用セルに加え、もう１つベリファイセルを設けて、データの書き・消しが行われたかを容易に確認できるようにした信頼性向上のための構成が提案されている（特許文献１参照）。ＥＥＰＲＯＭにおいても、１つのデータに対して２つのセルで記憶するＷセル方式が、高信頼設計として考えられる。
【特許文献１】特開平８−１８０６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
Ｗセル方式のＥＥＰＲＯＭを設計する場合に、セルを単純に２つ並べ、その２つのセルにより１つのデータを記憶する構成としたのでは、セル面積を縮小することができず、信頼性は向上するものの、ＥＥＰＲＯＭの微細化を達成することができない。このため、Ｗセル方式のＥＥＰＲＯＭにおいては、セルのレイアウトを工夫しなければならないという課題がある。
【０００４】
より具体的に、図面を参照して説明する。
図４は、従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭのセル構造を示す図解図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＸ−Ｘに沿う断面図、（Ｃ）は（Ａ）におけるＹ−Ｙに沿う縦断面である。
ＥＥＰＲＯＭは、たとえばｐ型シリコン基板１の表層領域にＬＯＣＯＳ法により形成されたＬＯＣＯＳ酸化膜２により素子間分離された領域に形成されたセルトランジスタ３およびセレクトトランジスタ４を含んでいる。これらトランジスタは、ドレイン５と、ソース６と、ドレイン５およびソース６間に設けられたフローティングゲート７およびコントロールゲート８と、フローティングゲート７とドレイン５との間に設けられたセレクトゲート９とを有している。また、フローティングゲート７とドレイン５間の絶縁膜１０の一部は１００〜２００Å程度の薄い膜となっていて、ここにトンネルウインドウ１１が形成されている。トンネルウインドウ１１を介してフローティングゲート７への電子の注入、引き抜きを行うことができる。
【０００５】
つまりＦＬＯＴＯＸ型ＥＥＰＲＯＭは、書き込み動作時に、ＦＮトンネル電流を用いるため、高耐圧設計とする必要がある。そのため、ＬＯＣＯＳ酸化膜２の下にチャネルストッパ１２と呼ばれる不純物濃度の高いｐ＋領域が設けられ、素子分離耐圧が高められている。
ところで、ＥＥＰＲＯＭのセル構造において、チャネルストッパ領域１２とドレイン５（ドレイン接合領域）との間は一定の距離１３を確保しなければならない。この距離１３が確保されなければ、ＥＥＰＲＯＭの耐圧が低下し、データの書き込みに必要な電圧を印加することができなくなって、メモリとしての機能が果たせなくなるからである。よって、チャネルストッパ１２とドレイン５との間の距離１３の確保が、セル面積縮小のネックとなる。
【０００６】
このため、ＥＥＰＲＯＭを、高信頼性設計のために、１つのデータを２つのセルで記憶するＷセル方式にしようとした場合、単純に２つのセルを並列配置する構成を採用するのではなく、レイアウトを工夫しなければならないのである。
この発明は、このような背景のもとになされたものであり、高信頼設計のためのＷセル方式を採用するとともに、セル面積が縮小されたＦＬＯＴＯＸ型ＥＥＰＲＯＭを提供することを主たる目的とする。
【０００７】
この発明は、また、Ｗセル方式のＥＥＰＲＯＭであって、対をなす２つのセルを有し、各セルを独立したセルとして読み出し可能なＦＬＯＴＯＸ型ＥＥＰＲＯＭを提供することを他の目的とする。
さらにこの発明は、Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの駆動方法を提供することを他の目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１記載の発明は、１つのデータを２つのセルで記憶するＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭであって、対をなす２つのフローティングゲート（２５ａ，２５ｂ）と、各フローティングゲートに関連して個別に設けられた２つのトンネルウインドウ（３３ａ，３３ｂ）と、２つのフローティングゲートに共有に設けられた１つのコントロールゲート（２６）と、コントロールゲートと協働して、２つのフローティングゲートを選択するために、２つのフローティングゲートに共有に設けられたセレクトゲート（２９）と、２つのフローティングゲートに共有に設けられた１つのドレイン（２８）と、２つのフローティングゲートに共有に設けられた１つのソース（２７）と、を含むことを特徴とするＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭである。
【０００９】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この構成によれば、高耐圧設計が必要なセレクトトランジスタ（２４）側のドレイン（２８）領域が２つのセルで共有されている。これにより、２つのセルに個別にドレインを形成する場合に比べて、ドレイン領域を小さくすることができる。このため、ＬＯＣＯＳ酸化膜（２２）の下に形成されたチャネルストッパ（３０）領域にドレイン（２８）領域が接しないようにセルを構成でき、十分な耐圧を持つドレインを最小面積で形成することができる。
【００１０】
また、２つのセルの他の部分を、必要な耐圧に応じて縮小することにより、セル面積を最適化することができる。
請求項２記載の発明は、前記対をなす２つのフローティングゲート（２５ａ，２５ｂ）は、ドレイン（２８）およびソース（２７）間の方向に対して交差方向に並ぶように配列されており、前記セレクトゲート（２９）は、前記２つのフローティングゲートの配列方向に略平行に延びる第１および第２の帯状ライン（２９ａ，２９ｂ）を含み、前記第１の帯状ライン（２９ａ）のライン幅は、前記２つのフローティングゲートの一方（２５ａ）と対向する部位が相対的に広く、かつ、前記２つのフローティングゲートの他方（２５ｂ）と対向する部位が相対的に狭く、前記第２の帯状ライン（２９ｂ）のライン幅は、前記２つのフローティングゲートの一方（２５ａ）と対向する部位が相対的に狭く、かつ、前記２つのフローティングゲートの他方（２５ｂ）と対向する部位が相対的に広くされていることを特徴とする、請求項１記載のＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭである。      
【００１１】
この構成では、ドレイン（２８）およびソース（２７）間の方向に対して、２つのフローティングゲート（２５ａ，２５ｂ）が交差方向に並ぶように配列されているから、共有のドレイン（２８）領域の前記交差方向の寸法を小さくできる。さらに、セレクトゲート（２９）を第１の帯状ライン（２９ａ）および第２の帯状ライン（２９ｂ）を含む構成とすることにより、一方の帯状ライン（幅の狭い帯状ライン）の下方でパンチスルーを引き起し、２つのセルを互いに独立したセルとして取り扱え、２つのセルから個別にデータを読み出すことが可能である。
【００１２】
請求項３記載の発明は、請求項１または２記載のＥＥＰＲＯＭの駆動方法であって、消去動作は、前記コントロールゲート（２６）およびセレクトゲート（２９）に高電圧を印加し、前記ドレイン（２８）、ソース（２７）および半導体基板（２１）のバイアスを低電圧にして、前記トンネルウインドウ（３３ａ，３３ｂ）を介して前記２つのフローティングゲート（２５ａ，２５ｂ）に電子を注入し、書き込み動作は、前記ドレイン（２８）およびセレクトゲート（２９）に高電圧を印加し、前記コントロールゲート（２６）および半導体基板（２１）のバイアスを低電圧とし、かつ、前記ソース（２７）をオープンにして、前記トンネルウインドウ（３３ａ，３３ｂ）を介して前記２つのフローティングゲート（２５ａ，２５ｂ）から電子を引き抜き、読み出し動作は、前記セレクトゲート（２９）およびドレイン（２８）に動作電圧を印加し、前記コントロールゲート（２６）にセンス電圧を印加し、前記ソース（２７）および半導体基板（２１）のバイアスをアース電位にして電流を検出することを特徴とする、ＥＥＰＲＯＭの駆動方法である。
【００１３】
この構成によれば、対をなす２つのフローティングゲート（２５ａ，２５ｂ）に対し、共有されたコントロールゲート（２６）、セレクトゲート（２９）、ドレイン（２８）およびソース（２７）の電圧を制御し、消去、書き込みおよび読み出し動作を良好に行うことができる。
請求項４記載の発明は、請求項２記載のＥＥＰＲＯＭの駆動方法であって、前記ソース（２７）および半導体基板（２１）のバイアスをアース電位とし、前記ドレイン（２８）に動作電圧を印加し、前記第１の帯状ライン（２９ａ）または第２の帯状ライン（２９ｂ）のいずれか一方をアース電位、いずれか他方に動作電位を印加し、前記２つのフローティングゲート（２５ａ，２５ｂ）のうちの一方のみから読出し動作を行うことを特徴とする、ＥＥＰＲＯＭの駆動方法である。
【００１４】
この方法により、２つのセルをそれぞれ独立して動作させることができる。
【発明を実施するための最良の形態】
【００１５】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係るＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの構成を説明するための図であり、（Ａ）は図解的な平面図、（Ｂ）は（Ａ）におけるｂ−ｂに沿う切断面断面図、（Ｃ）は（Ａ）におけるｃ−ｃに沿う切断面断面図である。
図１（Ａ）〜（Ｃ）を参照して、ｐ型シリコン基板２１の表層領域にＬＯＣＯＳ法によるフィールド酸化膜（ＬＯＣＯＳ酸化膜）２２が形成され、素子間分離が行われたｐ型シリコン基板２１の表層領域にＥＥＰＲＯＭのセル構造が形成されている。
【００１６】
セル構造には、セルトランジスタ２３およびセレクトトランジスタ２４が含まれている。セルトランジスタ２３には、対をなす２つのフローティングゲート２５ａおよび２５ｂと、２つのフローティングゲート２５ａ，２５ｂに共有のコントロールゲート２６と、２つのフローティングゲート２５ａ，２５ｂに共有の１つのソース２７が設けられている。  一方、セレクトトランジスタ２４には、共有のドレイン２８と、ドレイン２８および２つのフローティングゲート２５ａ，２５ｂの間に設けられたセレクトゲート２９とが配置されている。セレクトゲート２９は、フローティングゲート２５ａ，２５ｂの配列方向に延びる第１の帯状ライン２９ａおよび第２の帯状ライン２９ｂを含んでいる。そして、第１の帯状ライン２９ａの幅は、フローティングゲート２５ａに対応する側が太くされ、第２の帯状ライン２９ｂの幅はフローティングゲート２５ａに対応する側が細くされている。逆に、第１の帯状ライン２９ａの幅は、フローティングゲート２５ｂに対応する側が細くされ、第２の帯状ライン２９ｂの幅はフローティングゲート２５ｂに対向する側が太くされている。このように、セレクトゲート（ワードライン）２９を２本配置することにより、そして、その幅（Ｌ長）を調整することにより、フローティングゲート２５ａ，２５ｂを、それぞれ独立したセルとして機能させることが可能となる。この点については、後述する。
【００１７】
この実施形態では、ドレイン２８とソース２７間の方向に対して、略直交方向に２つのフローティングゲート２５ａ，２５ｂが対をなすように配置され、ソース２７およびドレイン２８は、共に、対をなす２つのフローティングゲート２５ａ，２５ｂに共有のソースおよびドレインとされている。これにより、ドレイン２８領域を小さくでき、ＬＯＣＯＳ酸化膜２２の下方に形成されたチャネルストッパ３０領域とドレイン２８領域とが、所定の距離３１を保てる構造が実現でき、高耐圧設計となっている。
【００１８】
つまり、高耐圧設計が必要なセレクトトランジスタ２４のドレイン２８領域を２つのフローティングゲート２５ａ，２５ｂに対して共有化することにより、単に２つのセルを配列するよりも、ドレイン２８領域を小さくすることができる。また、その他の部分は、必要な耐圧に応じて縮小することにより、セル面積を最適化することが可能となっている。  対をなす２つのフローティングゲート２５ａ，２５ｂには、それぞれ、ドレイン２８との間の絶縁膜３２の一部が薄くされたトンネルウインドウ３３ａ，３３ｂが形成されている。このトンネルウインドウ３３ａ，３３ｂを介してフローティングゲート２５ａ，２５ｂへの電子の注入や引き抜きが行われる。
【００１９】
一対のフローティングゲート２５ａ，２５ｂには共有のコントロールゲート２６が設けられており、コントロールゲート２６と協働して、フローティングゲート２５ａまたは２５ｂを選択するためのセレクトゲート２９は、２本配置されている。そして、フローティングゲート２５ａに対応するセレクトゲート（第１の帯状ライン）２９ａはそのゲート長が長く（幅が広く）、第２の帯状ライン２９ｂはそのゲート長が短く（幅が狭く）されており、逆に、コントロールゲート２５ｂに対応するセレクトゲート（第１の帯状ライン）２９ａはそのゲート長が短く（幅が狭く）、セレクトゲート（第２の帯状ライン）２９ｂはそのゲート長が長く（幅が広く）されている。かかる構成により、ゲート長の短い側において、短チャネル効果を意図的に起こさせることができ、短チャネル効果を起こしていない残りのセレクトゲートによってフローティングゲート２５ａ，２５ｂを個別に動作させることができる。つまり、フローティングゲート２５ａ，２５ｂを別々のセルとして動作させることが可能となる。
【００２０】
図２は、図１に示すＷセル構造のＥＥＰＲＯＭの動作を説明するための図解図である。この実施形態に係るＷセル構造のＥＥＰＲＯＭの動作について以下説明する。
＜書き込み動作＞
図２（Ａ）を参照して、ドレイン２８、セレクトゲート２９（２９ａ，２９ｂ）に、１５〜１７Ｖの高電圧を印加し、コントロールゲート２６およびシリコン基板２１をＧＮＤ（アース電位）とし、ソース２７をオープン状態にする。これにより、フローティングゲート２５ａ，２５ｂからＦＮトンネル電流により電子が引き抜かれる。
＜消去動作＞
図２（Ｂ）を参照して、コントロールゲート２６およびセレクトゲート２９（２９ａ，２９ｂ）に１５〜１７Ｖの高電圧を印加し、ドレイン２８およびシリコン基板２１をＧＮＤ（アース電位）とし、ソース２７はオープンにする。これにより、ドレイン２８からトンネルウインドウ３３ａ，３３ｂを介して一対のフローティングゲート２５ａ，２５ｂに電子を注入することができる。
＜読み出し動作＞
図２（Ｃ）を参照して、読み出し時には、ドレイン２８およびセレクトゲート２９（２９ａ，２９ｂ）に動作電圧Ｖｃｃを印加し、コントロールゲート２６にセンス電圧（１〜３Ｖの低電圧）を印加し、ソース２７およびシリコン基板２１のバイアスをＧＮＤ（アース電位）にする。これにより、セルトランジスタ２３がオン／オフ状態のいずれかとなり、それに基づいてデータの読み出しを行うことができるる
＜独立セル動作＞
また、この実施形態では、フローティングゲート２５ａまたは２５ｂのいずれか一方を、独立セルとして動作させ、データの読み出しを行うことができる。
【００２１】
たとえば、図１に示すフローティングゲート２５ａを独立セルとし、このフローティングゲート２５ａのデータを読み出す場合は、図３に示すように、ソース２７およびシリコン基板２１のバイアス電位をＧＮＤ（アース電位）とする。また、ドレイン２８に動作電圧Ｖｃｃを印加する。そして、第１の帯状ライン２９ａ、つまり一方のセレクトゲート２９ａにＶｃｃを印加し、第２の帯状ライン２９ｂ、すなわち他方のセレクトゲート２９ｂを０Ｖとする。このとき、第２の帯状ライン２９ｂのゲート長が十分短い場合には、第２の帯状ライン２９ｂの下方でパンチスルーが引き起こされる。これにより、第２の帯状ライン２９ｂの電位（０Ｖ）によらず、第１の帯状ライン２９ａ、すなわち一方のセレクトゲート２９ａに動作電圧Ｖｃｃを印加することにより、フローティングゲート２５ａを流れる電流のオン／オフを行うことができる。
【００２２】
その結果、一対のフローティングゲート２５ａ，２５ｂのいずれか一方を用い、独立セルとしての読み出し動作を行うことができる。
この実施形態によれば、高耐圧設計のためにある程度の面積が必要なセレクトトランジスタ２４のドレイン２８領域を、２つのセルで共有化することにより、十分な耐圧を持つドレイン２８領域を最小面積で形成することが可能である。
【００２３】
また、セレクトゲート２９（２９ａ，２９ｂ）の配置を工夫し、互いに幅の異なる２本の帯状ライン（第１の帯状ライン２９ａ，第２の帯状ライン２９ｂ）を有する構成としたことにより、フローティングゲート２９ａ，２９ｂをそれぞれ独立したセルとして機能させることができる。
上記実施形態における半導体のｐ型、ｎ型は、逆にしてもよく、その場合、電子の移動も逆になる。また、フィールド酸化膜はＬＯＣＯＳ法ではなく、ＳＴＩ法によって形成してもよい。要は、この発明は、以上説明した実施形態に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。
【図面の簡単な説明】
【００２４】
【図１】この発明の一実施形態に係るＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの構成を説明するための図である。
【図２】この発明の一実施形態に係るＷセル構造のＦＬＯＴＯＸ型ＥＥＰＲＯＭの動作を説明するための図解図である。
【図３】一対のセル（フローティングゲート２５ａ，２５ｂ）の一方から、独立セルとしてデータを読み出す場合の電圧の印加を説明するための図解図である。
【図４】従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭのセル構造を示す図解図である。
【符号の説明】
【００２５】
２１    ｐ型シリコン基板
２２    ＬＯＣＯＳ酸化膜
２３    セルトランジスタ
２４    セレクトトランジスタ
２５ａ，２５ｂ    フローティングゲート
２６    コントロールゲート（共有コントロールゲート）
２７    ソース（共有ソース）
２８    ドレイン（共有ドレイン）
２９、２９ａ，２９ｂ    セレクトゲート
３０    チャネルストッパ
３３ａ，３３ｂ    トンネルウインドウ
【図１】
2008218562.tif 000003
【図２】
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【図３】
2008218562.tif 000005
【図４】
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