(57)【要約】【課題】プログラムの実行がフェイルになった時に外部の制御なしに再プログラムの動作ができるフラッシュメモリ装置及びプログラム方法を提供する。【解決手段】本発明のフラッシュメモリ装置のプログラム方法は、選択された行のメモリセルをロードされたデータにプログラムする段階と、選択された行のメモリセルが正しくプログラムされたか否かを判別する段階と、判別の結果がプログラムフェイルになった時にフラッシュメモリ装置の内部に貯蔵された再プログラムの動作のオン/オフの状態を表すフラグ情報によって再プログラムの動作を決定する段階と、フラグ情報が再プログラムの動作のオンの状態を表す時に外部の制御なしにロードされたデータを他の行のメモリセルに再プログラムする段階を含む。【選択図】図５
2008034089.tif 000002
【特許請求の範囲】
【請求項１】
行と列で配列されたメモリセルのアレイを含むフラッシュメモリ装置をプログラムする方法に於いて、
選択された行のメモリセルをロードされたデータでプログラムする段階、前記選択された行のメモリセルが正しくプログラムされたか否かを判別する段階、前記判別の結果がプログラムフェイルと決定された時に前記フラッシュメモリ装置の内部に貯蔵された再プログラムの動作のオン/オフの状態を表すフラグ情報によって再プログラムの動作を決定する段階、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に外部の制御なしに前記ロードされたデータで他の行のメモリセルに再プログラムする段階をもつことを特徴とするプログラム方法。
【請求項２】
前記他の行のメモリセルは、前記フラッシュメモリ装置の内部に貯蔵されたアドレス情報によって選択されることを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記アドレス情報と前記フラグ情報とは、前記フラッシュメモリ装置のバックアップパラメータ貯蔵部に貯蔵されることを特徴とする請求項２に記載のプログラム方法。
【請求項４】
前記アドレス情報と前記フラグ情報とは、パワーアップの時に前記アレイから前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項３に記載のプログラム方法。
【請求項５】
前記アドレス情報と前記フラグ情報とは、正常動作の前に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項３に記載のプログラム方法。
【請求項６】
前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項３に記載のプログラム方法。
【請求項７】
前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記再プログラムの動作なしに前記プログラムの動作を終了させる段階をさらに含むことを特徴とする請求項１に記載のプログラム方法。
【請求項８】
行と列で配列されたメモリセルのアレイと、
前記行の中の一つを選択する行デコーダ回路と、
前記選択された行のメモリセルにプログラムされるデータを貯蔵するレジスタブロックと、
再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報を貯蔵するバックアップパラメータ貯蔵部と、
プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路を制御する制御ブロックを持ち、
前記プログラムの動作がプログラムフェイルと判別された時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作を決定し、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、外部の制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムされる様に前記レジスタブロック及び前記行デコーダ回路を制御することを特徴とするフラッシュメモリ装置。
【請求項９】
前記フラグ情報及び前記アドレス情報は、パワーアップの時に前記アレイから前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１０】
前記アドレス情報と前記フラグ情報とは、正常動作の前に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１１】
前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１２】
前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記選択された行と違う他の行のメモリセルが選択される様に前記バックアップパラメータ貯蔵部に貯蔵された前記アドレス情報で前記行デコーダ回路を設定することを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１３】
前記レジスタブロックは、前記列に各々対応するページバッファを含むことを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１４】
前記各々のページバッファは、前記制御ブロックによって制御される第１及び第２レジスタを含み、前記第１レジスタは、前記プログラムされるデータを元のデータとして維持し、前記第２レジスタは、前記プログラムされるデータによって対応するビットラインを駆動することを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１５】
前記制御ブロックは、前記再プログラムの動作の時に前記第１レジスタの元のデータが前記アレイに再プログラムされる様に前記レジスタブロックを制御することを特徴とする請求項１４に記載のフラッシュメモリ装置。
【請求項１６】
前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記再プログラムの動作なしに前記プログラムの動作を終了させることを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１７】
メモリコントローラと、
前記メモリコントローラの制御に応答して動作するフラッシュメモリ装置とを含み、該フラッシュメモリ装置は、行と列で配列されたメモリセルのアレイと、前記行の中の一つを選択する行デコーダ回路と、前記選択された行のメモリセルにプログラムされるデータを貯蔵するレジスタブロックと、再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報を貯蔵するバックアップパラメータ貯蔵部と、プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路を制御する制御ブロックとを持ち、
前記プログラムの動作がプログラムフェイルと判別される時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作を決定し、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記メモリコントローラの制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムされる様に前記レジスタブロック及び前記行デコーダ回路を制御することを特徴とするメモリシステム。
【請求項１８】
前記レジスタブロックは、前記各々の列に対応するページバッファを含むことを特徴とする請求項１７に記載のメモリシステム。
【請求項１９】
前記各々のページバッファは、前記制御ブロックによって制御される第１及び第２レジスタを含み、前記第１レジスタは、前記プログラムされるデータを元のデータとして維持し、前記第２レジスタは、前記プログラムされるデータによって対応するビットラインを駆動することを特徴とする請求項１８に記載のメモリシステム。
【請求項２０】
前記制御ブロックは、前記再プログラムの動作の時に前記第１レジスタの元のデータが前記アレイに再プログラムされる様に前記レジスタブロックを制御することを特徴とする請求項１９に記載のメモリシステム。
【請求項２１】
前記アドレス情報と前記フラグ情報とは、正常動作の前に又はパワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項１９に記載のメモリシステム。
【請求項２２】
前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記他の行のメモリセルが選択される様に前記バックアップパラメータ貯蔵部に貯蔵された前記アドレス情報で前記行デコーダ回路を設定することを特徴とする請求項１７に記載のメモリシステム。
【請求項２３】
前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記再プログラムの動作なしに前記プログラムの動作を終了させることを特徴とする請求項１７に記載のメモリシステム。
【請求項２４】
前記メモリシステムは、メモリカードを含むことを特徴とする請求項１７に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体のメモリ装置に係り、より詳しくはフラッシュメモリ装置に関する。
【背景技術】
【０００２】
半導体のメモリ装置に貯蔵されたデータのリフレッシュがない状態で電気的にデータの消去及びプログラムができる半導体のメモリ装置に対する要求が高まっている。又、メモリ装置の貯蔵容量及び集積度を高めることが主なフローである。 貯蔵されたデータのリフレッシュがない状態で大容量及び高い集積度を提供する不揮発性半導体のメモリ装置の一つの例がフラッシュメモリ装置である。フラッシュメモリ装置は、パワーのオフの時であってもデータは、そのままに維持されるので、突然に電源がオフになる可能性がある電子装置等(例えば、携帯用のコンピュータ、ＰＭＰ、ＭＰ３プレーヤ、携帯電話)に幅広く使われている。
【０００３】
図１は、フラッシュメモリ装置の一般的なメモリシステムを表すブロック図である。一般的なメモリシステムは、フラッシュメモリ装置１００と、メモリコントローラ２００を含む。フラッシュメモリ装置１００は、メモリコントローラ２００の制御によって読み込み、プログラム、データ消去の動作を行う。例えば、外部のホストからプログラムの動作の要求がある時にプログラムされるデータ(例えば、1ページの分のデータ)が外部からメモリコントローラ２００のバッファメモリ２０１に伝送される。一旦、バッファメモリ２０１にデータが伝送されると、メモリコントローラ２００は、定められたタイミングによって命令、アドレス、データをフラッシュメモリ装置１００に伝送する。
【０００４】
図２を参考にしてさらに詳しく説明する。第１区間Ｐ１からメモリコントローラ２００は、命令及びアドレスをフラッシュメモリ装置１００に伝送する。第２区間Ｐ２からメモリコントローラ２００は、データロードのタイミングと呼ばれる所定の時間の間にバッファメモリ２０１に貯蔵されたデータ(例えば、ページデータ)をフラッシュメモリ装置１００に伝送する。一旦、バッファメモリ２０１に貯蔵されたページデータが全てフラッシュメモリ装置１００に伝送されると第３区間Ｐ３からフラッシュメモリ装置１００は、周知の方式によってプログラムの動作を行う。プログラムの動作が終了すると第４区間Ｐ４からメモリコントローラ２００は、フラッシュメモリ装置１００からプログラムの結果を確認する。
【０００５】
プログラムの結果がプログラムフェイルになった場合に、再プログラムの動作の為に、図２のようにメモリコントローラ２００は、命令、アドレス、データをフラッシュメモリ装置１００に再伝送する。 この場合、アドレスは、他のブロックのページのアドレスである。よく知られた様にフラッシュメモリ装置のメモリセルには、再入力の機能がないのでプログラムされたメモリセルに新しいデータをプログラムすれば、メモリセルは、消去された後にプログラムされる。従って、既に知られたブロックの代替技術を通じてプログラムフェイルになったデータは、他のブロックにプログラムしなければならない。前記のようにプログラムフェイルになった場合は、プログラムフェイルになったデータの再プログラムの動作は、メモリシステム(又は、フラッシュメモリ装置)の全般的な動作速度の低下を招く。
【０００６】
プログラムの速度の向上の為にプログラムの動作が行われる間に次にプログラムされるページのデータが外部のホストからバッファメモリ２０１に伝送される。このデータ伝送のスキームによると、プログラムフェイルの時に行われる再プログラムの動作を支援する為には、フラッシュメモリ装置に伝送されたデータを臨時に貯蔵する余分のバッファメモリがメモリコントローラ２００の内部に構成されなければならない。 これは、メモリコントローラ２００の製造費用の上昇を招く。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、外部の制御なしに再プログラムの動作が自動的に行われるフラッシュメモリ装置、プログラム方法、メモリシステムを提供することである。本発明の他の目的は、プログラムフェイルの時にデータの再ロードなしに再プログラムの動作が自動的に行われるフラッシュメモリ装置、プログラム方法、メモリシステムを提供することである。本発明の他の目的は、プログラムフェイルの時に動作速度の低下なしに再プログラムの動作が自動的に行われるフラッシュメモリ装置、プログラム方法、メモリシステムを提供することである。
【課題を解決するための手段】
【０００８】
本発明のフラッシュメモリ装置は、行と列に配列されたメモリセルのアレイと、前記行の中の一つの行が選択できる行デコーダ回路と、前記選択された行のメモリセルにプログラムされるデータが貯蔵できるレジスタブロックと、再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報が貯蔵できるバックアップパラメータ貯蔵部と、プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路が制御できる制御ブロックを含む。特に、前記プログラムの動作がプログラムフェイルになった時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作が決定できる様に構成され、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、外部の制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムできる様に前記レジスタブロック及び前記行デコーダ回路を制御する。
【発明の効果】
【０００９】
本発明のフラッシュメモリ装置は、プログラムの動作がプログラムフェイルと判別される時に外部の制御なしに又は、プログラムのデータの再ロードなしにフェイルされたページの再プログラムの動作を行うことができる。 従って、フラッシュメモリ装置を含むメモリシステムの性能の低下を避けながらフラッシュメモリ装置の信頼性を向上させる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態は、行と列に配列されたメモリセルのアレイを含むフラッシュメモリ装置のプログラムする方法を提供する。該方法は、選択された行のメモリセルをロードされたデータにプログラムする段階と、前記選択された行のメモリセルが正しくプログラムされたか否かを判別する段階と、前記判別の結果がプログラムフェイルになった時に、前記フラッシュメモリ装置の内部に貯蔵された再プログラムの動作のオン/オフ状態を表すフラグ情報によって再プログラムの動作を決定する段階と、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に、外部の制御なしに前記ロードされたデータで他の行のメモリセルに再プログラムする段階とを含む。
【００１１】
この実施の形態に於いて、前記他の行のメモリセルは、前記フラッシュメモリ装置の内部に貯蔵されたアドレス情報によって選択される。
【００１２】
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、前記フラッシュメモリ装置のバックアップパラメータ貯蔵部に貯蔵される。
【００１３】
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、パワーアップの時に前記アレイから前記バックアップパラメータ貯蔵部にロードされる。
【００１４】
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、正常動作の前に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、本発明のプログラム方法は、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に、前記再プログラムの動作なしに前記プログラムの動作を終了させる段階をさらに含む。
【００１５】
本発明の他の実施の形態は、フラッシュメモリ装置を提供し、該フラッシュメモリ装置は、行と列に配列されたメモリセルのアレイと、前記行の中の一つの行が選択できる様に構成された行デコーダ回路と、前記選択された行のメモリセルにプログラムされるデータが貯蔵できる様に構成されたレジスタブロックと、再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報が貯蔵できる様に構成されたバックアップパラメータ貯蔵部と、プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路が制御できる様に構成された制御ブロックとを含み、 前記プログラムの動作がプログラムフェイルと判別される時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作が決定できる様に構成され、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、外部の制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムできる様に前記レジスタブロック及び前記行デコーダ回路を制御する。
【００１６】
この実施の形態に於いて、前記フラグ情報及び前記アドレス情報は、パワーアップの時に前記アレイから前記バックアップパラメータ貯蔵部にロードされる。
【００１７】
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、正常動作の前に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記選択された行と違う他の行のメモリセルが選択される様に前記バックアップパラメータ貯蔵部に貯蔵された前記アドレス情報で前記行デコーダ回路を設定する。
【００１８】
この実施の形態に於いて、前記レジスタブロックは、前記列に各々対応するページバッファを含む。
【００１９】
この実施の形態に於いて、前記各々のページバッファは、前記制御ブロックによって制御される第１及び第２レジスタを含み、前記第１レジスタは、前記プログラムされるデータを元のデータとして維持する様に構成され、前記第２レジスタは、前記プログラムされるデータによって対応するビットラインを駆動する様に構成される。
【００２０】
この実施の形態に於いて、前記制御ブロックは、前記再プログラムの動作の時に前記第１レジスタの元のデータが前記アレイに再プログラムされる様に前記レジスタブロックを制御する。
【００２１】
この実施の形態に於いて、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記再プログラムの動作なしに前記プログラムの動作を終了させる。
【００２２】
本発明の他の実施の形態は、メモリシステムを提供し、該メモリシステムは、メモリコントローラと、前記メモリコントローラの制御に応答して動作するフラッシュメモリ装置とを含み、前記フラッシュメモリ装置は、行と列で配列されたメモリセルのアレイと、前記行の中の一つの行が選択できる様に構成された行デコーダ回路と、前記選択された行のメモリセルにプログラムされるデータが貯蔵できる様に構成されたレジスタブロックと、再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報が貯蔵できる様に構成されたバックアップパラメータ貯蔵部と、プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路を制御するように構成された制御ブロックとを含み、前記プログラムの動作がプログラムフェイルに判別された時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作を決定する様に構成され、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記メモリコントローラの制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムされる様に前記レジスタブロック及び前記行デコーダ回路を制御する。
【００２３】
この実施の形態に於いて、 前記レジスタブロックは、前記各々の列に対応するページバッファを含む。
【００２４】
この実施の形態に於いて、前記各々のページバッファは、前記制御ブロックによって制御される第１及び第２レジスタを含み、前記第１レジスタは、前記プログラムされるデータを元のデータとして維持する様に構成され、前記第２レジスタは、前記プログラムされるデータによって対応するビットラインを駆動する様に構成される。
【００２５】
この実施の形態に於いて、前記制御ブロックは、前記再プログラムの動作の時に前記第１レジスタの元のデータが前記アレイに再プログラムされる様に前記レジスタブロックを制御する。
【００２６】
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、正常動作の前に又は、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされる。
【００２７】
この実施の形態に於いて、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記他の行のメモリセルが選択される様に前記バックアップパラメータ貯蔵部に貯蔵された前記アドレス情報で前記行デコーダ回路を設定する。
【００２８】
この実施の形態に於いて、前記フラグ情報が前記再プログラムか動作のオンの状態を表す時に前記制御ブロックは、前記再プログラムの動作なしに前記プログラムの動作を終了させる。
【００２９】
この実施の形態に於いて、前記メモリシステムは、メモリカードを含む。前記及び次の詳細な説明の内容は、例示的で、発明の付加的な説明である。参考符号が本発明の実施の形態の内容及び図面に表示されている。又、半導体のモリ装置としてフラッシュメモリ装置が本発明の特徴及び機能を説明するために一つの例として利用される。しかし、該技術分野に詳しい者は、本発明の実施の形態に記載された内容によって本発明の他の長所及び性能を易く理解する事ができる。
【００３０】
本発明は、他の実施の形態によっても実現できる。又、本発明の詳細な説明は、請求範囲、技術的な思想、発明の目的の範囲の内で修正及び変更できる。本発明の新しいフラッシュメモリ装置は、プログラムフェイルの時に外部の制御なしに、又はデータの再ロードなしに自動的にデータバックアップの動作が行われる自動データバックアップ機能を持つ。本発明の自動データバックアップ機能によるとフラッシュメモリ装置を含むメモリシステムの動作速度の低下なしにプログラムフェイルになったデータを再プログラムさせることが可能である。
【００３１】
図３は、本発明のフラッシュメモリ装置を表すブロック図である。本発明の不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ装置であるが他のメモリ装置(例えば、ＭＲＯＭ、ＰＲＯＭ、ＦＲＯＭ、ＮＯＲ型フラッシュメモリ装置等)を利用しても良い。図３を参考にすれば、本発明のフラッシュメモリ装置は、データ情報を貯蔵する為のメモリセルアレイ１１０を含む。図面には図示されてないが、メモリセルアレイ１１０は、行(又は、ワードライン)と列(又は、ビットライン)の交差領域に各々配列されたメモリセルを含む。各々のメモリセルは、Ｎビットデータ(Ｎは、正数)を貯蔵する。行デコーダ回路１２０は、制御ブロック１３０によって制御され、メモリセルアレイ１１０の行の中の少なくとも一つの行を選択する。行デコーダ回路１２０は、高電圧発生回路１４０によって生成されるワードラインの電圧で選択された行(又は、ワードライン)を駆動する。レジスタブロック１５０は、制御ブロック１３０の制御に応答して動作する。レジスタブロック１５０は、プログラムの動作の時にメモリセルアレイ１１０にプログラムされるデータを臨時に貯蔵し、読み込みの動作の時にメモリセルアレイ１１０からデータを読み出す様に構成される。
【００３２】
レジスタブロック１５０は、複数のページバッファで構成される。 各々のページバッファは、一つの列(ビットライン)又は二つの列(ビットライン)の中の何れか一つに連結される様に構成される。各々のページバッファは、動作モードによって記入ドライバ又は、感知増幅器として動作する。 例えば、各々のページバッファは、読み込みの動作の時に感知増幅器として動作し、プログラムの動作の時に記入ドライバとして動作される。各々のページバッファは、図４のように少なくとも二つのレジスタＲＥＧ１、ＲＥＧ２で構成される。レジスタＲＥＧ１、ＲＥＧ２の中の一つは、プログラムの動作が終了するまでにロードされたデータを維持することに利用され、他の一つは、ロードされたデータによってメモリセルをプログラムする(又は、対応するビットラインを駆動する)ことに利用される。
【００３３】
例えば、データロードの区間の間に入力されたデータがレジスタＲＥＧ２に貯蔵されたと仮定すれば、レジスタＲＥＧ２にロードされたデータは、プログラムの動作の前に制御ブロック１３０の制御によってレジスタＲＥＧ１に伝送される。レジスタＲＥＧ１に伝送されるデータによって対応するメモリセルは、周知の方式(例えば、F−Ｎトンネリング方式)でプログラムされる。レジスタＲＥＧ１を利用してプログラムの動作が行われる間にレジスタＲＥＧ２に貯蔵されたデータは、制御ブロック１３０の制御によって変化なしに維持される。 又は、データロードの区間の間に外部から提供されたデータは、レジスタＲＥＧ１、ＲＥＧ２に同時に提供される。この場合、レジスタＲＥＧ１を利用してプログラムの動作が行われる間にレジスタＲＥＧ２に貯蔵されたデータは、制御ブロック１３０の制御によって変化なしに維持される。レジスタＲＥＧ２に貯蔵されたデータは、プログラムの結果によってデータバックアップの動作の時に使用される。
【００３４】
続いて、図３を参考にすれば、列デコーダ回路１６０は、制御ブロック１３０によって制御され、列アドレスに応答してメモリセルアレイ１１０の列又は、レジスタブロック１５０のページバッファを定められた単位で順次選択する。入出力バッファブロック１７０は、プログラムの動作のデータロードの区間の間に入出力ピン(Ｉ/Ｏｉ)を介して入力されたデータを列デコーダ回路１６０を介してレジスタブロック１５０に伝送する。入出力バッファブロック１７０は、読み込みの動作のデータ出力の区間の間に列デコーダ回路１６０を介してレジスタブロック１５０から伝送されたデータを外部に出力する。特に、検証の読み込みの動作の間に列デコーダ回路１６０を介してレジスタブロック１５０から伝送されたデータは、制御ブロック１３０に伝送され、制御ブロック１３０は、入力されたデータがプログラムのパスデータ又は、プログラムフェイルのデータであるか否かを検証する。入力されたデータがプログラムのパスデータであれば制御ブロック１３０は、次に選択されたデータを受信して検証動作を行う。このような検証動作は、選択された行/ページのメモリセルが全て選択されるまで反復される。選択された行/ページのメモリセルが全て選択されるまでにプログラムのパスデータが入力されれば制御ブロック１３０は、プログラムのパスを表す状態値を状態レジスタに貯蔵する。反対に、入力されたデータがプログラムフェイルのデータであれば制御ブロック１３０は、プログラムの動作を中止し、プログラムフェイルを表す状態値を状態レジスタに貯蔵する。状態レジスタに貯蔵された状態値は、公知の状態読み込みの動作を通じて得る。
【００３５】
特に、プログラムの動作がプログラムフェイルと判別される時に制御ブロック１３０は、バックアップパラメータ貯蔵部１８０に貯蔵されたバックアップパラメータ情報によって再プログラムの動作を決定する。バックアップパラメータ貯蔵部１８０に貯蔵されたバックアップパラメータ情報は、再プログラムの動作を表すフラグ情報、ブロックのアドレス情報、行/ページのアドレス情報等を含む。フラグ情報が再プログラムの動作のオンの状態を表す時に制御ブロック１３０の制御によって再プログラムの動作が外部の制御なしに又、プログラムのデータの再ロードなしに行われる。フラグ情報が再プログラムの動作のオフの状態を表す時に制御ブロック１３０は、プログラムの動作を終了し、既に説明された同じ方式で状態値を貯蔵する。ブロックのアドレス情報は、余分の空のメモリのブロックを指定する為のアドレスであり、行/ページのアドレス情報は、フェイルされたページのデータを貯蔵する為のページを指定する為のアドレスである。再プログラムの動作が行われる時にブロック及びページのアドレス情報は、制御ブロック１３０の制御によって行デコーダ回路１２０に伝送される。
【００３６】
本発明のフラッシュメモリ装置は、バックアップパラメータ貯蔵部１８０に多様な方式を通じてバックアップパラメータ情報が貯蔵される。例えば、バックアップパラメータ情報は、メモリセルアレイ１１０の何れかの領域に貯蔵される。貯蔵されたバックアップパラメータ情報は、パワーアップの時に制御ブロック１３０の制御によってバックアップパラメータ貯蔵部１８０に貯蔵される。又は、バックアップパラメータ情報は、正常の動作が行われる前にメモリコントローラ(図１の２００)の制御によってバックアップパラメータ貯蔵部１８０に貯蔵される。又は、ユーザの要請がある時にバックアップパラメータ情報がバックアップパラメータ貯蔵部１８０に貯蔵される。
【００３７】
この実施の形態に於いて、フラッシュメモリ装置及びメモリコントローラは、メモリシステムを構成する。 例えば、メモリシステムは、メモリカードを含む。 以上の説明から分かる様に本発明のフラッシュメモリ装置は、プログラムの動作がプログラムフェイルと判別される時に外部の制御なしに又、プログラムのデータの再ロードなしにフェイルされたページに対する再プログラムの動作を行う。従って、フラッシュメモリ装置を含むメモリシステムの動作性能の低下なしにフラッシュメモリ装置の信頼性を向上させることができる。
【００３８】
図５は、本発明のフラッシュメモリ装置のプログラムの動作を説明するためのフロー図である。以下に、本発明のフラッシュメモリ装置のプログラム の動作を詳しく説明する。
【００３９】
外部(例えば、ホスト)からプログラムの動作が要求される時にプログラムされるデータは、メモリコントローラ(図１の２００)のバッファメモリ(図１の２０１)に貯蔵される。 一旦、プログラムされるデータがバッファメモリ２０１に貯蔵されるとメモリコントローラ２００は、定められたタイミングによって命令、アドレス、データをフラッシュメモリ装置に伝送する。その後に、メモリコントローラ２００は、フラッシュメモリ装置からプログラムの動作の終了を知らせるフラグ情報(例えば、レディー/ビジー信号)が入力されるまではフラッシュメモリ装置の動作には、関与しない。
【００４０】
まず、段階Ｓ１０００で命令及びアドレスが定められたタイミングによってメモリコントローラ２００からフラッシュメモリ装置に伝送される。 命令は、入出力のバッファブロック１７０を介して制御ブロック１３０に伝送され、アドレスは、入出力のバッファブロック１７０を介して行及び列デコーダ回路１２０、１６０に伝送される。 その後に、段階Ｓ１２００でバッファメモリ２０１に貯蔵されたデータは、入出力のバッファブロック１７０及び列デコーダ回路１６０を介してレジスタブロック１５０に貯蔵される。既に説明したようにロードされたデータは、各ページバッファのレジスタＲＥＧ２に保管される。レジスタＲＥＧ２に貯蔵されたデータは、プログラムの動作の時に制御ブロック１３０の制御によってレジスタＲＥＧ１に伝送される。一旦、プログラムされるデータが全てレジスタブロック１５０に伝送されると制御ブロック１３０は、ビジーの状態を表すフラグ情報をメモリコントローラ２００に出力する。
【００４１】
その後に、段階Ｓ１３００でレジスタブロック１５０にロードされたデータは、制御ブロック１３０の制御によって選択されたページのメモリセルにプログラムされる。前記プログラムの動作は、プログラムのループを構成するプログラムの実行の区間及び検証の区間を含む。プログラムの実行の区間の間に選択されたページのメモリセルがロードされたデータによってプログラムされる。
【００４２】
検証区間の間にプログラムされたメモリセルが正しくプログラムされたか否かを検証する。検証区間の間に選択されたページのメモリセルからデータがレジスタブロック１５０のレジスタＲＥＧ１を介して読み込まれる。 この時、レジスタブロック１５０のレジスタＲＥＧ２に貯蔵されたデータは、変化なしに維持される。 読み込まれたデータは、列デコーダ回路１６０を介して制御ブロック１３０に伝送され、制御ブロック１３０は、入力されたデータがプログラムのパスデータであるか否かを検証する。仮に、レジスタブロック１５０のページバッファが全て選択されるまでに入力されたデータがプログラムのパスデータと判別されると、段階Ｓ１４００で制御ブロック１３０は、状態レジスタにプログラムのパスを表す状態値を貯蔵し、プログラムの動作を終了する。
【００４３】
反対に、入力されたデータがプログラムフェイルのデータと判別されると、制御ブロック１３０は、定められたプログラムのループ回数の中でプログラムの動作を反復的に行う。定められた回数だけプログラムのループが反復された後にプログラムの動作がプログラムフェイルと判別されると、段階Ｓ１５００で制御ブロック１３０は、バックアップパラメータ貯蔵部１８０に貯蔵されたバックアップパラメータ情報によって再プログラムの動作を行うか否かを判別する。フラグ情報が再プログラムの動作のオフの状態を表すと段階Ｓ１６００で制御ブロック１３０は、状態レジスタに状態値を貯蔵し、プログラムの動作を終了する。
【００４４】
又、フラグ情報が再プログラムの動作のオンの状態を表すと制御ブロック１３０は、バックアップパラメータ貯蔵部１８０に貯蔵されたブロック及びページのアドレス情報が行デコーダ回路１２０に新しく設定されるようにする。 その後に段階Ｓ１３００に進む。行デコーダ回路１２０がブロック及びページのアドレス情報として新しく設定された後に、既に説明した同じ方式でプログラムの動作が再実行される。再プログラムの動作は、外部の制御なしに又、データの再ロードなしにレジスタＲＥＧ２に貯蔵されたデータを利用して自動的に行われる。レジスタＲＥＧ１に貯蔵されたデータは、プログラムの動作が終了する時には元のデータとは違う。従って、再プログラムの動作は、レジスタＲＥＧ２に貯蔵された元のデータを利用して行われる。再プログラムの動作は、既に説明したプログラムの動作と同じである。再プログラムの動作が完了すると段階Ｓ１６００で制御ブロック１３０は、状態レジスタをプログラムのパスを表す状態値にアップデータしてプログラムの動作を終了する。
【００４５】
要約すれば、プログラムの動作が要請されると図６に図示された様に本発明のフラッシュメモリ装置は、命令及びアドレスを入力してもらって(Ｐ１０)、プログラムされるデータを入力してもらって(Ｐ２０)、プログラムの動作を実行し(Ｐ３０)、プログラムの動作がフェイルされた時に再プログラムの動作の為にアドレス情報で行デコーダ回路を設定し(Ｐ４０)、再プログラムの動作を行う(Ｐ５０)。そして、状態読み込みの動作を行う(Ｐ６０)。バックアップパラメータ貯蔵部１８０に貯蔵されたフラグ情報が再プログラムの動作のオフの状態を表す時に図６の区間(Ｐ４０)、(Ｐ５０)は省略される。
【００４６】
従って、本発明のフラッシュメモリ装置は、プログラムの動作がプログラムフェイルと判別される時に外部の制御なしに又、プログラムのデータの再ロードなしにフェイルされたページに対する再プログラムの動作を行うことができる。これは、フラッシュメモリ装置を含むメモリシステムの動作の性能の低下なしにフラッシュメモリ装置の信頼性が向上されることを意味する。 又、再プログラムの動作を実行する為にデータの再ロードが要らないので、メモリコントローラは、再プログラムの動作のためのデータを臨時に貯蔵する余分のバッファメモリを構成しなくでも良い。これは、メモリコントローラを安い費用で構成して、再プログラムの動作が実行できることを意味する。
【００４７】
フラッシュメモリ装置は、電源が遮断されても貯蔵されたデータが維持できる不揮発性メモリ装置である。 携帯電話、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そして、ＭＰ３Ｐのようなモバイル装置の利用増加によってフラッシュメモリ装置は、データのストレージだけでなくコードのストレージとしてもよく使用される。 又、フラッシュメモリ装置は、ＨＤＴＶ、ＤＶＤ、ルータ、ＧＰＳの様なホームのアプリケーションに使用できる。本発明のフラッシュメモリ装置を含むシステムが図７に図示されている。コンピュータのシステム、モバイル装置の様な本発明のシステムは、バス２００１に連結されたマイクロプロセッサ２１００、使用者インターフェース２２００、ベースバンドのチップセットのようなモデム２３００、 メモリコントローラ２４００、フラッシュメモリ装置２５００を含み、フラッシュメモリ装置２５００は、図３に図示されたものと実際的に同じく駆動できる。フラッシュメモリ装置２５００は、マイクロプロセッサ２１００によって処理された又は、処理されるＮビットのデータ(Ｎは、正数)を貯蔵する。本発明のシステムがモバイル装置である場合には、システムの動作の電圧を供給する為のバッテリ２６００が必要である。 図面には図示されてないが、本発明のシステムは応用チップセット（ａｐｐｌｉａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメラのイメージプロセッサ（ｃａｍｅｒａ  ｉｍａｇｅ  ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ等にも利用できる。
【００４８】
以上説明した本発明の技術の構成は、本発明の請求項又は技術的な思想の範囲の内で多様に変更できる。
【図面の簡単な説明】
【００４９】
【図１】フラッシュメモリ装置の一般的なメモリシステムを表すブロック図である。
【図２】図１のフラッシュメモリ装置のプログラムの過程を説明するための図である。
【図３】本発明のフラッシュメモリ装置を表すブロック図である。
【図４】図３に図示されたレジスタブロックの一部を表すブロック図である。
【図５】本発明のフラッシュメモリ装置のプログラムの動作を説明するためのフロー図である。
【図６】図３のフラッシュメモリ装置のプログラムの過程を説明するための図である。
【図７】本発明のフラッシュメモリ装置を含むシステムを概略的に表すブロック図である。
【符号の説明】
【００５０】
１００:フラッシュメモリ装置
１１０:メモリセルアレイ
１２０:行デコーダ回路
１３０:制御ブロック
１４０:高電圧発生回路
１５０:レジスタブロック
１６０:列デコーダ回路
１７０:入出力バッファブロック
１８０:バックアップパラメータ貯蔵部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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