(57)【要約】      （修正有）【課題】複数の位相関係を持つクロック信号から入力データに最適な位相クロックの選択をより少ないゲート論理で可能とする。【解決手段】ピクセルデータ２０１は、ＰＷＭパルスジェネレータ３００Ａ、３００Ｂ、３００Ｃ及び３００Ｄで、ＰＬＬ（Phased Lock Loop）モジュール２３５からの位相０度、位相９０度、位相１８０度及び位相２７０度のクロックに対応した位相シフトＰＷＭ信号２６０Ａ、２６０Ｂ、２６０Ｃ及び２６０Ｄに変換して出力され、セレクタ２２０は、コントロールロジック２３０からのアラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄのうちいずれが最初に遷移したかに基づき、出力された各位相シフトＰＷＭ信号のうちいずれか１つを選択し、選択された位相シフトＰＷＭ信号に基づいてＰＷＭ出力信号２６５を生成する。【選択図】図２
2008099238.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅変調（ＰＷＭ）装置は、
入力データ及び対応する入力された位相シフトクロック信号を各々受信する複数のＰＷＭモジュールであって、各ＰＷＭモジュールが前記対応する入力された位相シフトクロック信号及び前記入力データに基づき、出力された位相シフトＰＷＭ信号を生成する前記複数のＰＷＭモジュールと、
第１のイベント信号及び前記入力された位相シフトクロック信号の間の時間的関係に基づき、前記出力された位相シフトＰＷＭ信号のうちの１つを選択するセレクタと、
を備える。
【請求項２】
請求項１記載のＰＷＭ装置において、
選択された前記出力された位相シフトＰＷＭ信号の開始タイミングは、対応する前記入力された位相シフトクロック信号に基づいて決定され、
選択された前記出力された位相シフトＰＷＭ信号の終了タイミングは、前記入力データに基づいて決定される。
【請求項３】
請求項１記載のＰＷＭ装置において、
前記セレクタは、複数の回路を備えており、
前記回路は、各々前記ＰＷＭモジュールのうちの１つに対応すると共に、対応する前記入力された位相シフトクロック信号を受信し、
前記回路は、各々対応する前記入力された位相シフトクロック信号及び前記第１のイベント信号に基づき、第２のイベント信号を生成する。
【請求項４】
請求項３記載のＰＷＭ装置において、
前記出力された位相シフトＰＷＭ信号のうちの１つを選択するのに用いられる前記時間的関係は、更に、前記第１のイベント信号と前記第２のイベント信号のうちの１つとの間の時間分に基づく。
【請求項５】
請求項１記載のＰＷＭ装置において、
選択された前記出力された位相シフトＰＷＭ信号は、前記入力された位相シフトクロック信号であって、すぐ後に続くクロック周期の開始と第１のイベント信号の開始との間の時間分を最小とする信号に対応する。
【請求項６】
請求項１記載のＰＷＭ装置において、
各々の前記ＰＷＭモジュールは、
前記ＰＷＭモジュールに対応する前記入力された位相シフトクロック信号を受信する第１の回路であって、対応する前記入力された位相シフトクロック信号及び前記第１のイベント信号に基づき、第２のイベント信号を生成する前記第１の回路と、
対応する前記入力された位相シフトクロック信号に基づいてカウントを生成し、前記カウントは前記第２のイベント信号に基づきリセットされる第２の回路と、
を備える。
【請求項７】
請求項６記載のＰＷＭ装置において、
前記ＰＷＭモジュールの各々は、前記カウント及び前記入力データに基づき、前記出力された位相シフトＰＷＭ信号を生成する。
【請求項８】
請求項７記載のＰＷＭ装置において、
前記ＰＷＭモジュールの各々は、対応する前記入力された位相シフトクロック信号に同期して、前記入力データを受信する。
【請求項９】
請求項１記載のＰＷＭ装置において、
前記第１のイベント信号は、水平同期イベントに対応する。
【請求項１０】
画像アライメント方法は、
入力データ及び対応する入力された位相シフトクロック信号を受信する工程と、
前記入力データ及び各々の前記入力された位相シフトクロック信号に対応する出力された位相シフトＰＷＭ信号を生成する工程と、
第１のイベント信号と前記入力された位相シフトクロック信号との間の時間的関係に基づき、前記出力された位相シフトＰＷＭ信号のうちの１つを選択する工程と、
を含む。
【請求項１１】
請求項１０記載の方法において、
選択された前記出力された位相シフトＰＷＭ信号の開始タイミングは、対応する前記入力された位相シフトクロック信号に基づいて決定され、
選択された前記出力された位相シフトＰＷＭ信号の終了タイミングは、前記入力データに基づいて決定される。
【請求項１２】
請求項１０記載の方法において、
前記出力された位相シフトＰＷＭ信号を生成する工程は、対応する前記入力された位相シフトクロック信号及び前記第１のイベント信号に基づき、前記入力された位相シフトクロック信号の第２のイベント信号を生成する工程を更に含む。
【請求項１３】
請求項１０記載の方法において、
選択された前記出力された位相シフトＰＷＭ信号は、前記入力された位相シフトクロック信号であって、すぐ後に続くクロック周期の開始と第１のイベント信号の開始との間の時間分を最小とする信号に対応する。
【請求項１４】
請求項１０記載の方法において、
前記第１のイベント信号は、水平同期イベントに相当する。
【請求項１５】
請求項１２記載の画像アライメント方法において、
前記出力された位相シフトＰＷＭ信号のうちの１つを選択するのに用いられる前記時間的関係は、更に、前記第１のイベント信号と前記第２のイベント信号のうちの１つとの間の時間分に基づく。
【請求項１６】
請求項１２記載の方法において、
前記出力された位相シフトＰＷＭ信号を生成する工程は、
対応する前記入力された位相シフトクロック信号に基づいてカウントを生成する工程と、
前記第２のイベント信号に基づき前記カウントをリセットする工程と、
を更に含む。
【請求項１７】
請求項１６記載の方法において、
前記出力された位相シフトＰＷＭ信号は、前記カウント及び前記入力データに基づく。
【請求項１８】
請求項１７記載の画像アライメント方法において、
前記入力データは、対応する前記入力された位相シフトクロック信号に同期して受信される。
【請求項１９】
システムは、
入力データ及び対応する入力された位相シフトクロック信号を各々受信する複数のＰＷＭモジュールであって、各ＰＷＭモジュールが前記対応する入力された位相シフトクロック信号及び前記入力データに基づき、出力された位相シフトＰＷＭ信号を生成する前記複数のＰＷＭモジュールと、
イベント信号及び前記位相シフトクロック信号の間の時間的関係に基づき、前記出力された位相シフトＰＷＭ信号のうちの１つを選択するセレクタと、
を備える。
【請求項２０】
請求項１９記載のシステムにおいて、
前記ＰＷＭモジュールの各々は、
前記ＰＷＭモジュールに対応する前記入力された位相シフトクロック信号を受信する第１の回路であって、前記第１の回路が、対応する前記入力された位相シフトクロック信号及び前記イベント信号に基づき、第２のイベント信号を生成する前記第１の回路と、
対応する前記入力された位相シフトクロック信号に基づいてカウントを生成し、前記カウントは前記第２のイベント信号に基づきリセットされる第２の回路と、
を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは電子プリンタ技術に関する。本発明は、特に、画像アライメント方法及び画像アライメント装置に関する。
【背景技術】
【０００２】
印刷面の走査領域が、回転する光偏向器により繰り返し偏向される走査ビームによって走査されるような装置がある。印刷面の走査された領域は、その後印刷ページに転写される。走査ビームは、同期「ビーム検出」信号を生成する光センサにより検出される。一部のレーザプリンタは、「ビーム検出」信号を使用して、走査レーザビームから印刷ページに送信される連続する一連のデータの開始を示す。１クロック周期内で、印刷をビーム検出信号に同期させる技術が存在する。これらの技術の難点は、１ピクセルまでのずれが生じうることである。
【０００３】
他の技術は、主クロック信号を、連続してつながれた一連のゲートを通過させることを伴う。各ゲートは、クロックをわずかに遅延させる。各ゲート遅延の後、得られた歪んだクロックは、システムからの出力として送信される。「ビーム検出」信号と最も近接する歪んだクロックが選択される。この歪んだクロックによる方法は、クロックの生成に大規模なゲート論理を要するためにうまくいかない。例えば、必要とされる論理ゲートの規模の大きさのために、クロックは、プリンタのアライメント（alignment）の分解能（resolution）を満たすほど速く伝わることができない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、より少ないゲート論理を使用して、高い周波数で効率的にクロックを伝える画像アライメント装置、方法及びシステムが必要とされている。
【課題を解決するための手段】
【０００５】
各々が入力データ及びそれに対応する入力された位相シフトクロック信号を受信しうる複数のＰＷＭモジュールを備えるシステム及び方法が提示される。各ＰＷＭモジュールは、前記入力データ及びその対応する入力された位相シフトクロック信号及び前記入力データに基づき、出力された位相シフトＰＷＭ信号を生成しうる。セレクタは、第１のイベント信号及び前記入力された位相シフトクロック信号の間の時間的関係に基づき、前記出力された位相シフトＰＷＭ信号のうちの１つを選択しうる。
【０００６】
一部の実施形態では、選択された前記出力された位相シフトＰＷＭ信号の開始タイミングはそれに対応する前記入力された位相シフトクロック信号に基づいて決定され、選択された前記出力された位相シフトＰＷＭ信号の終了タイミングは前記入力データに基づいて決定されうる。セレクタは複数の回路を備え、前記回路の各々は前記ＰＷＭモジュールのうちの１つに対応すると共に、対応する前記入力された位相シフトクロック信号を受信する。前記回路の各々は、対応する前記入力された位相シフトクロック信号及び前記第１のイベント信号に基づき、第２の信号を生成しうる。
【０００７】
一部の実施形態では、前記出力された位相シフトＰＷＭ信号のうちの１つを選択するのに用いられる前記時間的関係は、更に、前記第１のイベント信号と前記第２のイベント信号のうちの１つとの間の時間分に基づきうる。選択された前記出力された位相シフトＰＷＭ信号は、すぐ後に続くクロック周期の開始と第１のイベント信号の開始との間の時間分を最小とする前記入力された位相シフトクロック信号に対応しうる。
【０００８】
一部の実施形態では、前記ＰＷＭモジュールの各々は、前記ＰＷＭモジュールに対応する前記入力された位相シフトクロック信号を受信する第１の回路と、対応する前記入力された位相シフトクロック信号に基づいてカウントを生成し、前記カウントは前記第２のイベント信号に基づきリセットされる第２の回路と、を備えうる。第１の回路は、対応する前記入力された位相シフトクロック信号及び前記第１のイベント信号に基づき、第２のイベント信号を生成しうる。
【０００９】
一部の実施形態では、前記ＰＷＭモジュールの各々は、前記カウント及び前記入力データに基づき、前記出力された位相シフトＰＷＭ信号を生成しうる。前記ＰＷＭモジュールの各々は、対応する前記入力された位相シフトクロック信号に同期して、前記入力データを受信しうる。前記第１のイベント信号は、水平同期イベントに対応しうる。
【００１０】
本発明の更なる目的及び効果は、明細書の一部において説明される。それは後述され、また、その一部は明細書から明らかであり、又は発明を実施することにより知ることができる。本発明の目的及び効果は、特に添付の特許請求の範囲で挙げられた構成要素及びその組合せの手段によって実施され、達成される。
【００１１】
前述の概要及び後述の詳細な説明は共に、例示的かつ説明的なものにすぎず、特許請求の範囲のように、本発明が限定されないことは言うまでもない。
【００１２】
添付の図面は、明細書に組み込まれ、その一部を構成するが、本発明の１以上の実施形態を説明し、明細書と共に本発明の原理を説明するためのものである。
【発明を実施するための最良の形態】
【００１３】
添付の図面で説明するように、本発明の１以上の例示的な実施形態が詳細に説明される。可能な限り、図面を通して、同様の部分に言及するのに同一の参照番号が使用される。
【００１４】
図１は、例示的なプリンタ１００のブロック図を示しており、プリンタ１００は通信部１２０を用いて例示的なコンピュータ１０１に接続されている。コンピュータ１０１は、通信部１２０を介して画像電子サブシステム１６０に画像データを送信することができる。プリンタ１００により受信されたデータは、プリンタ１００のコントロールロジックに従い、例えば、例示的なデータバス１７０のような内部のデータパス並びにその他のデータ及び制御信号パス（図示せず）を通じてプリンタ１００内部の様々な機能モジュールに送信されうる。図１で示されるように、画像データ入力／出力（「ＩＯ」）モジュール１０２、ＣＰＵ（Central Processing Unit）１０３、ダイレクトメモリアクセス（ＤＭＡ）制御モジュール１０５、メモリ１０４及び圧縮解凍モジュール１０６は、データバス１７０を用いて接続されうる。
【００１５】
いくつかの実施形態では、画像データＩ／Ｏモジュール１０２で受信されたデータは、ＣＰＵ１０３の制御の下、ＤＭＡ制御モジュール１０５を用いて、メモリ１０４に格納されうる。圧縮解凍モジュール１０６は、パルス幅変調（ＰＷＭ）論理モジュール１０７に接続されうる。圧縮解凍モジュール１０６は、圧縮されたピクセルデータを受信し、受信したピクセルデータを圧縮解凍してＰＷＭ論理モジュール１０７に送信しうる。各種のデータ及び制御信号経路は、ＰＷＭ論理モジュール１０７、ピクセルクロック生成モジュール１８１、駆動回路１０８、プリンドヘッド１０９、機構コントローラ１２３、ビーム検出センサ１１２及び転写ベルト位置センサ１２５と接続されうる。ビーム検出センサ１１２及び／又はベルト位置センサ１２５は、画像の走査線についての１以上の信号を各々生成してもよい。
【００１６】
駆動回路１０８は、ＰＷＭ論理モジュール１０７及びプリントヘッド１０９と通信可能に接続されることができる。いくつかの実施形態では、プリントヘッド１０９はレーザプリントヘッドであってもよい。また、走査ミラー１１１は走査モータ１１０と機械的又は電磁的に接続されていてもよく、回転走査ミラー１１１として使用することができる。プリントヘッド１０９からの光は走査ミラー１１１に移り、走査ミラー１１１は、その時々において、その光をビーム検出センサ１１２及びビームのドラムへのガイドミラー１１３に反射することができる。ビームのドラムへのガイドミラー１１３は、光を走査ミラー１１１から感光ドラム１１４に反射することができる。ドラム帯電器１１６は、感光ドラム１１４を帯電させるのに用いることができる。
【００１７】
用紙１７５は、給紙トレイ１２６から転写ローラ１２４を介して転写ベルト１１７に搬送され、転写ベルト１１７では、感光ドラム１１４からの潜像が用紙１７５に転写されうる。いくつかの実施形態では、感光ドラム１１４からの潜像は、用紙１７５に転写される前に、現像部１１５においてトナーにより現像されることができる。感光ドラム１１４から用紙１７５への画像の転写は、用紙１７５が転写ベルト１１７の上にある間に、又は他の手段によって起こりうる。画像が転写されると、用紙１７５は、転写ローラを用いて用紙搬送路１１８の上を搬送され、定着器１１９及びガイドローラ１２１を通過して、用紙出力トレイ１２２へと搬送されうる。定着器１１９は、用紙１７５に転写された画像の定着を容易にすることができる。
【００１８】
プリンタ１００としては、レーザプリンタ、ＬＥＤプリンタ又は本発明の原理に適合する他のいかなるプリンタを使用してもよい。コンピュータ１０１は、コンピュータワークステーション、デスクトップコンピュータ、ラップトップコンピュー又はプリンタ１００と共に使用可能な他のいかなるコンピュータ装置であってもよい。通信部１２０は、標準的な通信プロトコル及び／又はデータポートインターフェースを用いた有線又は無線接続として実施することができる。一般に、通信部１２０は、装置との間でデータ送信を可能にする任意の通信チャネルとすることができる。１つの実施形態では、例えば、装置にＵＳＢ、ＦＩＲＥ  ＷＩＲＥ及び／又は当該通信部１２０を介したデータ送信のためのシリアルポート又はパラレルポート等の標準的なデータポートを備えてもよい。通信リンクは、無線リンク若しくは有線リンク又はコンピュータ装置１０１及びプリンタ１００の間で通信可能な本発明の実施形態に適合する任意の組合せとすることができる。
【００１９】
コンピュータ１０１によってプリンタ１００に送信されたデータは、あて先アドレス及び／又はルーティングを容易にするコマンドを含んでもよい。いくつかの実施形態では、データバス１７０は、各モジュール間でデータ又は電力を送信するサブシステムを含んでもよい。データバス１７０は、同じ一組の通信線又は接続ごとに異なる通信線を介して、それぞれのモジュールを論理的に接続してもよい。データバス１７０は、パラレルバスと同様の論理的機能性を供するいかなる物理的配置としてもよく、また、パラレル接続及びビットシリアル接続の双方を含んでもよい。更に、データバス１７０は、電気的にパラレル接続として配線してもよく、デイジーチェーン接続として配線してもよい。また、スイッチングハブによって接続してもよい。
【００２０】
プリンタ１００の例示的なプリントエンジン１５０は、ビーム検出センサ１１２、ビームのドラムへのガイドミラー１１３、現像部１１５、感光ドラム１１４、ドラム帯電器１１６、走査ミラー１１１、走査モータ１１０及びプリントヘッド１０９を含みうる。ビーム検出センサ１１２及び／又はベルト位置センサ１２５は、画像の各走査線若しくは一組の走査線又は各画像データについて、１以上の信号を各々生成してもよく、また、生成した信号を機構コントローラ１２３に送信してもよい。機構コントローラ１２３は、その信号をＰＷＭ論理モジュール１０７に送信する。図１が示すように、例示的な画像電子サブシステム１６０は、ＣＰＵ１０３、画像データＩ／Ｏモジュール１０２、メモリ１０４、ＤＭＡ制御モジュール１０５、データバス１７０、圧縮解凍モジュール１０６、ＰＷＭ論理モジュール１０７及び駆動回路１０８を含んでもよい。上述した各種のモジュール及びサブシステムは、ハードウェア、ソフトウェア若しくはファームウェア又はそれらに組合せにより実施することができる。
【００２１】
コンピュータ１０１からプリンタ１００に送信された画像データは、圧縮されうる。いくつかの実施形態では、圧縮画像データは、線順次圧縮フォーマットとされてもよい。Postscript，ＰＣＬ及び／又は他の一般的な若しくは独自のページ記述言語等、各種の他フォーマットも、画像データの送信に用いることができる。画像データＩ／Ｏモジュール１０２により受信された画像データは、メモリ１０４に配置されてもよい。いくつかの実施形態では、ページ全体の画像データがメモリ１０４に格納されたときに、プリントシーケンスが開始されてもよい。いくつかの実施形態では、機構コントローラ１２３は、当該データ及び／又は制御信号によって、走査モータ１１０、感光ドラム１１４及び転写ベルト１１７の動作を開始することができる。
【００２２】
ビーム検出センサ１１２は、レーザビームの位置を検出して、印刷画像において画像データの走査線と走査線とが正確にアラインされるように、画像電子サブシステム１６０に送信されるパルスを生成することが可能である。いくつかの実施形態では、画像中の各走査線の走査開始時において、プリントヘッド１０９からの光を、走査ミラー１１１によってビーム検出センサ１１２の上に反射させうる。ビーム検出センサ１１２は、機構コントローラ１２３に信号を送信し、機構コントローラ１２３は、ビーム検出信号２４０をＰＷＭ論理モジュール１０７に順に送信してもよい。いくつかの実施形態では、一般にＴＯＤ（Top of data）又は垂直同期信号（vsync）と言われる個別信号もまた、転写ベルト位置センサ１２５から受信した情報に基づき、機構コントローラ１２３によって生成されうる。ＴＯＤ又はvsync信号は、用紙１７５のために、画像データの転送がいつ開始しうるかを示す。例えば、用紙１７５が転写ベルト位置センサ１２５を通過すると、ＴＯＤ信号が機構コントローラを経由してＰＷＭ論理モジュールに送信されてもよい。ＴＯＤ信号が受信されると、ＣＰＵ１０３はメモリ１０４から圧縮解凍モジュール１０６への転送を開始する。圧縮解凍モジュール１０６は、画像データを圧縮解凍し、解凍された画像データをＰＷＭ論理モジュール１０７に送ることができる。ＰＷＭ論理モジュール１０７から得られたＰＷＭパルスは、その後駆動回路１０８に入力され、駆動回路１０８はＰＷＭパルスをプリントヘッド１０９に送信する。
【００２３】
いくつかの実施形態では、プリントヘッド１０９からのレーザ光は、パルス光とされ、走査ミラー１１１及びビームのドラムへのガイドミラー１１３に反射される。これにより、感光ドラム１１４の上に帯電領域及び帯電していない領域からなる潜像が形成される。トナーは、現像部１１５においてこの潜像を現像することができ、潜像は転写ベルトに転写されうる。カラー画像等の多成分の画像については、潜像を形成する工程を各成分について繰り返してもよい。例えば、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）及びブラック（Ｋ）を用いるＣＭＹＫカラープリンタの場合は、感光ドラム１１４の上に潜像を形成する処理は、Ｃ，Ｍ，Ｙ及びＫの各色について繰り返されてもよい。すべての成分が転写ベルト１１７の上に集められると、用紙１７５は、給紙トレイ１２６から、画像を用紙１７５に転写する転写ローラ１２４に搬送されうる。定着器１１９は、その後トナーを用紙１７５に定着させ、用紙１７５はガイドローラ１２１を用いて用紙出力トレイ１２２に搬送されうる。
【００２４】
ピクセルクロック生成モジュール１８１は、水晶発振器、プログラマブルクロック発振器又は他のいかなる適切なクロック生成装置としてもよい。各色の映像データが連続的に順次送信される「マルチパス」プリンタ１００等、いくつかの実施形態では、ピクセルクロック生成モジュール１８１により生成されたクロックの周波数は、プリンタの各パス間で一定としてもよい。マルチパスプリンタ１００の例では、ピクセルクロック生成モジュール１８１は、水晶発振器としてもよい。まとめてタンデムエンジン（tandem engine）とも称される複数組のプリントエンジン１５０を用いたプリンタ１００等、他の実施形態では、各色成分に対応するピクセルクロック間で周波数が相違するときは、各チャネルの周波数はキャリブレートされてもよい。このような実施形態では、キャリブレーションを考慮して、１以上のプログラマブルクロック発振器を使用することができる。
【００２５】
例示的なプリンタ１００の実施形態は、複数のプリントヘッド１０９に接続された複数組のプリントエンジン１５０を駆動する駆動回路１０８を含んでもよい。いくつかの実施形態では、プリントヘッド１０９をすべてレーザプリントヘッドとすることができる。画像電子サブシステム１６０の個々のモジュールが複数あってもよい。例えば、１つの圧縮解凍モジュール１０６が、各ＰＷＭ論理モジュール１０７が１以上のピクセルクロック生成モジュール１８１及び１以上の駆動回路１０８に接続された複数のＰＷＭ論理モジュール１０７に接続されてもよい。圧縮解凍モジュール１０６は、各々のＰＷＭ論理モジュール１０７に、画像の１以上の色成分を供給しうる。画像の１以上の色成分は、その後、複数の駆動回路１０８に送信され、更に、１組以上のプリントエンジン１５０に送信される。
【００２６】
他の実施形態では、複数の圧縮解凍モジュール１０６が、複数のＰＷＭ論理モジュール１０７に接続されてもよい。各々の圧縮解凍モジュール１０６は、ＰＷＭ論理モジュール１０７に、圧縮解凍された画像成分を供給してもよい。他の実施形態では、１つのＰＷＭ論理モジュール１０７が、複数の駆動回路１０８に複数の画像成分を供給してもよい。
【００２７】
いくつかの実施形態では、プリンタ１００は、レーザプリントヘッドごとに複数のレーザを有してもよい。プリントヘッド１０９は、駆動回路１０８から複数の一連のデータを受信してもよく、その複数の一連のデータを走査ミラー１１１に投影してもよい。走査ミラー１１１は、その後、複数の一連のデータをビーム検出センサ１１２及びガイドミラー１１３に反射し、ガイドミラー１１３は、複数の一連のデータを感光ドラム１１４に反射しうる。いくつかの実施形態では、ビーム検出センサ１１２は、走査ミラー１１１から反射されるレーザ信号等の信号を検出することができ、又は、走査ミラー１１１から反射される複数の信号をも検出することができる。
【００２８】
ここに説明される接続は、データバス１７０を構成する線を含む、電気的接続、同軸ケーブル、銅線、光ファイバを含むことができるが、これらに限定されない。前記接続は、音波、又は、レーザ並びに電磁波通信及び赤外線データ通信で生成された光波等の光波という形をとることもできる。接続は、制御情報又はデータを、１以上のネットワークを介して他のデータ装置に送信することにより達成されてもよい。ここで使用される機械的又は電気機械的接続は、モータや歯車継手等の物理的構成要素の使用、自在継手の使用又は部品の接続に使用することができる他のいかなる機械的又は電気機械的装置を含んでもよいが、これらに限定されない。
【００２９】
上述した論理モジュール又は機能モジュールは、各々複数のモジュールを備えてもよい。前記モジュールは個々に実装されてもよく、又は、それらの機能が他のモジュールの機能と組み合わされてもよい。更に、各モジュールは、個々の物品に実装されてもよく、又は、物品の組合せとして実装されてもよい。例えば、ＣＰＵ１０３、圧縮解凍モジュール１０６、ＰＷＭ論理モジュール１０７は、各々、ＦＰＧＡ（Field-Programmable Gate Array）、ＡＳＩＣ（Application-Specific Integrated Circuit）、ＣＰＬＤ（Complex Programmable Logic Device）、ＰＣＢ（Printed Circuit Board）、プログラマブルロジックコンポーネント及びプログラマブルインターコネクトの組合せ、単独のＣＰＵチップ、マザーボード上に結合されたＣＰＵチップ、汎用コンピュータ又はモジュール１０３、１０６又は１０７のタスクを実行することができる装置又はモジュールの他のいかなる組合せによって実施されてもよい。メモリ１０４は、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＰＲＯＭ（Programmable Read-Only Memory）、ＦＰＲＯＭ（Field Programmable Read-Only Memory）又は画像電子サブシステム１６０により実行される情報及び指令を記憶するためにデータバス１７０に接続された他の動的記憶装置を備えてもよい。
【００３０】
図２は、例示的なＰＷＭ論理モジュール１０７のブロック図を示している。いくつかの実施形態では、ピクセルデータ２０１は、位相０のＰＷＭパルスジェネレータ３００Ａ、位相９０のＰＷＭパルスジェネレータ３００Ｂ、位相１８０のＰＷＭパルスジェネレータ３００Ｃ及び位相２７０のＰＷＭパルスジェネレータ３００Ｄの各ＰＷＭパルスジェネレータで受信されてもよい。ピクセルデータ２０１は、圧縮解凍モジュール１０６から受信されてもよく、また、各クロック周期あたり複数ビットのデータを含んでもよい。例えば、ピクセルクロック周期ごとに１６ビットのピクセルデータ２０１が送信されるときは、ピクセルデータ２０１は、より広いデータ経路を経由して、ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄに送信されうる。
【００３１】
図２に示すように、ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄは、セレクタ２２０に接続されてもよい。セレクタ２２０は、コントロールロジック２３０に接続されてもよい。前記接続は、セレクタ２２０及びコントロールロジック２３０の間で、複数のアラインド（aligned）ビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄの送信を可能としうる。アラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄは、対応する入力された位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄにアラインしたビーム検出信号２４０に対応しうる。
【００３２】
ピクセルクロック信号２４５は、本発明の実施形態のピクセルクロック生成モジュール１８１を有する任意の適切な発信源から、ＰＬＬ（Phased Lock Loop）モジュール２３５によって受信されうる。位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄは、ピクセルクロック信号２４５の周波数の倍数で流れてもよい。例えば、入力された位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄは、ピクセルクロック信号２４５の周波数の４倍で流れてもよい。
【００３３】
ＰＬＬモジュール２３５は、ピクセルクロック２４５と一定の位相関係にある複数の信号を生成してもよい。図２に示すように、ＰＬＬモジュール２３５により生成される信号は、位相０のクロック信号２５０Ａ、位相９０のクロック信号２５０Ｂ、位相１８０のクロック信号２５０Ｃ及び位相２７０のクロック信号２５０Ｄを含みうる。ＰＬＬモジュール２３５は、ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄと接続されてもよく、これにより、位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０ＤはすべてＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄで受信されうる。ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄは各々、ビーム検出信号２４０を受信するように構成されうる。いくつかの実施形態では、ビーム検出信号２４０は、ビーム検出センサ１１２による走査線の開始の検出を示しうる。いくつかの実施形態では、ビーム検出信号２４０は、画像アライメントに関する他のイベントを示しうる。
【００３４】
コントロールロジック２３０は、ビーム検出信号２４０を受信するように構成されうる。ＰＬＬモジュール２３５は、コントロールロジック２３０に接続されてもよく、これにより、コントロールロジック２３０は入力された位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄの各々を受信することができる。いくつかの実施形態では、セレクタ２２０は駆動回路１０８に接続してもよく、駆動回路１０８にＰＷＭ出力信号２６５を送信してもよい。セレクタ２２０は、出力されたＰＷＭ信号２６０Ａ、２６０Ｂ、２６０Ｃ及び２６０Ｄのうちいずれか１つを選択できるマルチプレクサ、又は、他のいかなる装置とされてもよい。
【００３５】
上述した各ロジカルモジュールは、複数のモジュールを備えてもよく、又は、本発明の実施形態に従ってここで説明される他のモジュールと接続されてもよい。更に、各々のロジカルモジュールは、個々の構成物品において実施されてもよく、又は、構成物品の組合せとして実施されてもよい。例えば、セレクタ２２０及びコントロールロジック２３０の双方は、能動ＰＷＭ選択回路２１０の一部として実施されてもよい。ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄ、セレクタ２２０、コントロールロジック２３０及び／又はＰＬＬモジュール２３５は各々、ＦＰＧＡ、ＡＳＩＣ、ＣＰＬＤ、ＰＣＢ、プログラマブルロジックコンポーネント及びプログラマブルインターコネクトの組合せ及び適切な機能を実行することができる装置若しくはモジュールの組合せにより実施されてもよい。
【００３６】
入力されたビーム検出信号２４０は、ピクセルクロック信号２４５、入力された位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄと非同期であってよく、ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄにより受信されうる。ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄの各々は、複数の位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄ並びにピクセルデータ２０１を受信しうる。ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄは、どの入力された位相シフトクロック信号が最もビーム検出信号２４０にアラインするかを決定しうる。
【００３７】
ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄは、入力された位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄの各々に対応する出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄを生成しうる。本発明の実施形態では、出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄは、位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄの各々にアラインしたピクセルデータ２０１のバージョンであってもよい。いくつかの実施形態では、出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄは、よりよい分解能のピクセルデータ２０１のシングルビットバージョンであってもよい。例えば、ピクセルデータ２０１が１６ビットのデータを含む場合、出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄは、ピクセルクロック周期の１／１６の分解能での入力ピクセルデータ２０１のシングルビットバージョンであってもよい。ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄの各々は、出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄをそれぞれセレクタ２２０に送信してもよい。
【００３８】
コントロールロジック２３０は、位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄ及びビーム検出信号２４０を受信しうる。また、コントロールロジック２３０は、アラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄをセレクタ２２０に送信しうる。いくつかの実施形態では、ビーム検出信号２４０は、新たな走査線が検出されたときに遷移するように生成されてもよい。ビーム検出遷移は、ハイステート（high state）からローステート（low state）への移動又はローステート（low state）からハイステート（high state）への移動のいずれと定義されてもよい。例えば、いくつかの実施形態では、ビーム検出遷移は、ビーム検出信号２４０のハイステート（high state）からローステート（low state）への遷移とされうる。
【００３９】
アラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄは、例えば、位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄ並びにビーム検出信号２４０に基づき、対応する入力された位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄのクロック境界に沿って、それぞれビーム検出信号２４０をアラインすることによって生成されうる。すべてのアラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄは、対応する入力された位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄへのアライメントにおいて遷移する（例えば、ロー信号（low signal）からハイ信号（high signal）へ又はその逆）。
【００４０】
いくつかの実施形態では、セレクタ２２０は、アラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄ並びに出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄを入力として受け取ることができる。セレクタ２２０は、アラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄのうちいずれが最初に遷移（例えば、ハイ（high）からロー（low）へ又はロー（low）からハイ（high）へ）するかを決定しうる。セレクタ２２０は、アラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄのうちいずれが最初に遷移したかに基づき、出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄのうちいずれか１つを選択しうる。ＰＷＭ出力信号２６５は、選択された出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄに基づいて生成されてもよい。
【００４１】
図３（Ａ）は、例示的な位相０のＰＷＭパルスジェネレータ３００Ａのブロック図を示している。位相０のＰＷＭパルスジェネレータ３００Ａは、ＰＷＭ生成モジュール３１０を備えてもよい。ＰＷＭ生成モジュール３１０は、セレクタ２２０、第１のカウンタ３２０Ａ、第２のカウンタ３２０Ｂ，３２０Ｃ，３２０Ｄ及びＰＬＬモジュール２３５と接続されうる。ＰＷＭ生成モジュール３１０は、複数ビットのカウントデータ３３０Ａ，３３０Ｂ，３３０Ｃ及び３３０Ｄを、ＰＷＭ生成モジュール３１０とカウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄとの間で送信しうる。例えば、２ビットのカウントデータが、カウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄとモジュール３１０との間で送信されてもよい。ＰＷＭ生成モジュール３１０は、圧縮解凍モジュール１０６からピクセルデータ２０１を受信しうる。いくつかの実施形態では、ＰＷＭ生成モジュール３１０は、複数ビットの送信を行うのに十分なサイズを有する複数のデータ経路又は１つのデータ経路を介して、圧縮解凍モジュール１０６から、複数ビットのピクセルデータ２０１を受信しうる。
【００４２】
第１のカウンタ３２０Ａは、ビーム検出信号２４０及び入力された位相シフトクロック信号２５０Ａを受信しうる。第１のカウンタ３２０Ａは、その後、入力された位相シフトクロック信号２５０Ａに基づき、カウントデータ３３０Ａを生成しうる。いくつかの実施形態では、第１のカウンタ３２０Ａは、ビーム検出信号２４０が遷移したときに、ゼロにリセットされてもよい。いくつかの実施形態では、第２のカウンタ３２０Ｂ，３２０Ｃ，３２０Ｄは、第１のカウンタ３２０Ａと同様に作動する。例えば、第２のカウンタ３２０Ｂ，３２０Ｃ，３２０Ｄもまた、ビーム検出信号２４０の遷移によってリセットされ、また、入力された位相シフトクロック信号２５０Ｂ，２５０Ｃ，２５０Ｄによってそれぞれインクリメントされてもよい。
【００４３】
ＰＷＭ生成モジュール３１０は、ピクセルデータ２０１を受信して、出力された位相シフトＰＷＭ信号２６０Ａを生成してもよい。いくつかの実施形態では、ＰＷＭ生成モジュール３１０は、０度の位相シフトクロック信号２５０Ａを入力として受け取ってもよい。その結果、０度の位相シフトに対応するＰＷＭパルスジェネレータ３００Ａは、０度の出力された位相シフトＰＷＭ信号２６０Ａを出力しうる。
【００４４】
図３（Ｂ）は、例示的な位相９０のＰＷＭパルスジェネレータ３００Ｂのブロック図を示している。いくつかの実施形態では、図３（Ｂ）に描かれた論理モジュールは、図３（Ａ）に描かれた論理モジュールと同様とすることができる。図３（Ｂ）は、９０度の位相シフトに対応することができる。同様の機能を備えた同様のブロック図（図示せず）を、１８０度の位相シフト及び２７０度の位相シフトに用いてもよい。
【００４５】
図３（Ｂ）に描かれているように、ＰＷＭパルスジェネレータ３００Ｂは、ＰＷＭ生成モジュール３１０を含んでもよい。その結果、ＰＷＭ生成モジュール３１０は、９０度の出力された位相シフトＰＷＭ信号２６０Ｂを出力することができる。ＰＷＭ生成モジュール３１０並びにカウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄへの入力として用いられるクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄの位相は、位相０のＰＷＭパルスジェネレータ３００Ａ及び位相９０のＰＷＭパルスジェネレータ３００Ｂの間で相違する可能性があることに留意されたい。入力に基づき、ＰＷＭ生成モジュール３１０は、出力された位相シフトＰＷＭ信号２６０Ｂを出力しうる。出力された位相シフトＰＷＭ信号２６０Ｂは、対応する入力された位相シフトクロック信号２５０Ｂにアラインしたシングルビットバージョンのピクセルデータとしてもよい。いくつかの実施形態では、ＰＷＭパルスジェネレータ３００Ｂ，３００Ｃ，３００Ｄの動作は、位相０のＰＷＭパルスジェネレータ３００Ａの動作と同様とされてもよい。
【００４６】
図４は、コントロールロジック２３０の実装部分に用いられる例示的なゲーティングロジックのロジックダイアグラムを示している。いくつかの実施形態では、入力された位相シフトクロック信号２５０Ｂ，２５０Ｃ及び２５０Ｄのために、同様のコントロールロジックがあってもよい。これらの実施形態で用いられる論理モジュールは、遅延モジュール４３０，４３１，４３２及び４３３、ＡＮＤゲート４２０及び４２１並びにＪＫフリップフロップモジュール４６０を備えてもよい。各々の論理モジュールは、ＦＰＧＡ、ＡＳＩＣ、ＣＰＬＤ、ＰＣＢ、プログラマブルロジックコンポーネント及びプログラマブルインターコネクトの組合せ、単独のＣＰＵチップ、マザーボード上に連結されたＣＰＵチップ、汎用コンピュータ又は論理モジュールのタスクを実行することができる装置又はモジュールの他の任意の組合せを用いて、個々に又は共に実装されてもよい。いくつかの実施形態では、遅延モジュール４３０，４３１，４３２及び４３３並びにＪＫフリップフロップモジュール４６０の各々は、位相シフトクロック信号２５０Ａを用いうる。
【００４７】
図４に示すように、遅延モジュール４３０は、位相シフトクロック信号２５０Ａ及びビーム検出信号２４０を入力として受け取る。遅延モジュール４３０は、ビーム検出信号２４０を、位相シフトクロック信号２５０Ａの１周期分遅らせることができる。遅延モジュール４３０は、遅延した反転出力としてのビーム検出信号４４２をＡＮＤゲート４２０に送信し、遅延したビーム検出信号４４１を遅延モジュール４３１に送信しうる。図４に示すように、ビーム検出信号２４０は、クロック２５０Ａの各周期において、フリップフロップ４３０，４３１，４３２及び４３３を流れる。位相シフトクロック信号２５０Ａの次の周期において、遅延モジュール４３１は、ビーム検出信号４４３をＡＮＤゲート４２０及び遅延モジュール４３２に送信しうる。ＡＮＤゲート４２０は、時間ｔ＿０でロー（low）、時間ｔ＿１で（high）のビーム検出信号２４０に対応して、出力信号４４２及び４４３の双方がハイ（high）のときはハイ（high）信号４４０Ａを生成し、これによりロー（low）に遷移するビーム検出信号２４０を検出しうる。用語ｔ＿Ｘは、現在の時刻引くＸクロック周期の時間を意味する。
【００４８】
図４に示すように、遅延モジュール４３２は、遅延した入力ビーム検出信号４４３を、出力信号４４４として遅延モジュール４３３に転送し、遅延した反転出力としての出力ビーム検出信号４４５をＡＮＤゲート４２１に転送してもよい。遅延モジュール４３３は、遅延したビーム検出信号４４６をＡＮＤゲート４２１に出力してもよい。ＡＮＤゲート４２１は、遅延モジュール４３２からの信号４４５及び遅延モジュール４３３からの信号４４６を受信する。ＡＮＤゲート４２１は、信号４４５及び４４６がハイ（high）のときは、時間ｔ＿２でロー（low）、時間ｔ＿３で（high）となるビーム検出信号２４０に対応する、ハイ（high）信号４５０Ａを生成してもよい。
【００４９】
図４に示すように、ＪＫフリップフロップモジュール４６０は、信号４４０Ａ及び４５０Ａを入力として受け取る。本発明の実施形態によれば、ＪＫフリップフロップモジュール４６０は、入力信号４４０Ａがハイ（high）のときはアラインドビーム検出信号２７５Ａをデアサートし、入力信号４５０Ａがハイ（high）のときはアラインドビーム検出信号２７５Ａをアサートしうる。ビーム検出信号２４０が時間ｔ＿１及び時間ｔ＿２の間でハイ（high）からロー（low）へ遷移したときは、アラインドビーム検出信号２７５Ａは、時間ｔ＿０でロー（low）となりうる。それゆえ、図７のタイミングチャートに描かれているように、ビーム検出信号２４０が時間ｔ＿１（50ns）及び時間ｔ＿２（0ns）の間でハイ（high）からロー（low）へ遷移したときは、アラインドビーム検出信号２７５Ａは、時間ｔ＿０（100ns）でロー（low）となりうる。アラインドビーム検出信号２７５Ａは、位相シフトクロック信号２５０Ａの２周期分後にハイ（high）に戻る。当業者によれば、図４に描かれ、また、図４について説明された以外のロジック又は機構を用いて、コントロールロジック２３０を同様に実装することができる。
【００５０】
図５は、セレクタ２２０の実装に用いられうるロジックダイアグラムを示す。図５に示すように、ＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ及び５２０Ｄは、コントロールロジック２３０に接続されうる。ＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ及び５２０Ｄは、コントロールロジック２３０からアラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄを受信しうる。ＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ及び５２０Ｄの各々の出力は、他のＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ及び５２０Ｄの各々の入力コネクタ並びにインバータ５５０Ａ，５５０Ｂ，５５０Ｃ及び５５０Ｄに接続されうる。
【００５１】
図５に示すように、インバータ５５０Ａ，５５０Ｂ，５５０Ｃ及び５５０Ｄは、また、ＡＮＤゲート５３０Ａ，５３０Ｂ，５３０Ｃ及び５３０Ｄにそれぞれ接続されてもよい。インバータ５５０Ａ，５５０Ｂ，５５０Ｃ及び５５０Ｄは、ＡＮＤゲート５３０Ａ，５３０Ｂ，５３０Ｃ及び５３０Ｄに、対応する信号５１０Ａ，５１０Ｂ，５１０Ｃ及び５１０Ｄをそれぞれ提供する。いくつかの実施形態では、ＡＮＤゲート５３０Ａ，５３０Ｂ，５３０Ｃ及び５３０Ｄの入力は、ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄにそれぞれ接続されて、出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄをそれぞれ受信しうる。いくつかの実施形態では、ＡＮＤゲート５３０Ａ，５３０Ｂ，５３０Ｃ及び５３０Ｄは、駆動回路１０８に接続されたＯＲゲート５４０の入力に接続されうる。
【００５２】
ビーム検出信号２４０がロー（low）状態に遷移するとき、アラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄがすべて同時にロー（low）となる短い時間がある。図７の例のタイミングチャートにおいて、アラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄは、125ｎs前後から175ｎsにおいて、すべてロー（low）である。この時間中に、ＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ及び５２０Ｄの各々は、それらの入力として、他のＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ及び５２０Ｄの各々からハイ（high）信号を、対応するアラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄからロー（low）信号を得ることができる。
【００５３】
アラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ及び２７５Ｄのうちの１つは、他のビーム検出信号に先立ってハイ（high）状態に戻りうる。この時点で、最初に遷移するアラインドビーム検出信号に対応するＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ又は５２０Ｄは、すべての入力をハイ（high）状態で受け取り、ロー（low）信号を出力することになる。ＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ又は５２０Ｄの各々の出力は、他のＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ又は５２０Ｄの各々の入力として送信されるため、最初に遷移するアラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ又は２７５Ｄに対応するＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ又は５２０Ｄがロー（low）信号を出力した時点で、他のＮＡＮＤゲート５２０Ａ，５２０Ｂ，５２０Ｃ及び５２０Ｄはすべて、他の入力に関わらず、ハイ（high）信号を出力することになる。したがって、ビーム検出信号２４０に最も近接してアラインされたアラインドビーム検出信号２７５Ａ，２７５Ｂ，２７５Ｃ又は２７５Ｄに対応するＮＡＮＤゲートは、ロー（low）信号を出力するただ１つのＮＡＮＤゲートとなる。
【００５４】
図７の例示的なタイミングチャートに示すように、アラインドビーム検出信号２７５Ｃは、ビーム検出信号２４０に最も近接してアラインされうる。したがって、ＮＡＮＤゲート５２０Ｃは、他のＮＡＮＤゲート５２０Ａ，５２０Ｂ及び５２０Ｄの各々で入力として用いられるロー（low）出力を有する。ＮＡＮＤゲート５２０Ａ，５２０Ｂ及び５２０Ｄは、これによりロックされうる。ＮＡＮＤゲート５２０Ａ，５２０Ｂ及び５２０Ｄの各々は、ＮＡＮＤゲート５２０Ｃからの出力に対応する少なくとも１つのロー（low）入力を有するためである。それゆえ、ＮＡＮＤゲート５２０Ａ，５２０Ｂは、他の入力信号に関わらず、ハイ（high）出力信号を提供し続けることができる。いくつかの実施形態では、ＮＡＮＤゲート５２０Ｃからの出力信号が（この例では）ロー（low）であることから、ＡＮＤゲート５３０Ｃは、対応するインバータ５５０Ｃからハイ（high）信号５１０Ｃを受信することができる。それゆえ、いくつかの実施形態では、ＡＮＤゲート５３０Ｃは、出力された位相シフトＰＷＭ信号２６０ＣをＯＲゲート５４０に送信しうる。
【００５５】
ＮＡＮＤゲート５２０Ａ，５２０Ｂ及び５２０Ｄはすべて、インバータ５５０Ａ，５５０Ｂ及び５５０Ｃで反転されるハイ（high）信号を各々出力して、ロー（low）信号５１０Ａ，５１０Ｂ及び５１０Ｃを生成しうる。いくつかの実施形態では、ＯＲゲート５４０は、ＡＮＤゲート５３０Ａ，５３０Ｂ，５３０Ｃ及び５３０Ｄからの出力信号に対し、論理ＯＲ演算を実行してもよい。ＡＮＤゲート５３０Ａ，５３０Ｂ及び５３０Ｄがロー（low）信号を出力している間、出力された位相シフトＰＷＭ信号２６０ＣがＡＮＤゲート５３０Ｃを経由して送信されうるため、ＰＷＭ出力信号２６５は、出力された位相シフトＰＷＭ信号２６０Ｃに一致しうる。
【００５６】
図６は、第１及び第２のカウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄの実装に用いられうるロジックダイアグラムを示す。図６に示すように、カウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄは、遅延モジュール６１０及び６１１、ＡＮＤゲート６２０並びにカウンタ６４０を用いて実施される。更に、遅延モジュール６１０は、機構コントローラ１２３、ＰＬＬモジュール２３５、遅延モジュール６１１及び／又はＡＮＤゲート６２０に接続されてもよい。遅延モジュール６１１は、ＰＬＬモジュール２３５及びＡＮＤゲート６２０にも接続されうる。図６に示すように、カウンタ６４０は、ＡＮＤゲート６２０、ＰＬＬモジュール２３５及びＰＷＭ生成モジュール３１０に接続されうる。
【００５７】
いくつかの実施形態では、遅延モジュール６１０及び６１１並びにカウンタ６４０は、位相シフトクロック信号２５０Ａの周期で作動してもよい。遅延モジュール６１０は、遅延したビーム検出信号６４１を遅延モジュール６１１に送信し、遅延した反転出力としてのビーム検出信号６４２をＡＮＤゲート６２０に送信してもよい。それゆえ、クリア信号６３０は、ビーム検出信号２４０が時間ｔ＿０でロー（low）、時間ｔ＿１でハイ（high）であったときはハイ（high）に設定され、位相シフトクロック信号２５０Ａの次の周期において、ロー（low）状態に戻ってもよい。この例が、図８の例示的なタイミングチャートに描かれている。図８では、時間ｔ＿０を50nsとした場合、クリア信号６３０は時間ｔ＿０（50ns）でハイ（high）に設定され、ビーム検出信号２４０は時間ｔ＿１（0ns）でハイ（high）、時間ｔ＿０（50ns）でロー（low）となる。また、クリア信号６３０は、位相シフトクロック信号２５０Ａの次の周期において（100nsで）ロー（low）に戻る。別の言い方をすれば、50nsで、遅延したビーム検出信号６４３がハイ（high）、反転したビーム検出信号６４２がハイ（high）のときは、クリア信号６３０は50nsでハイ（high）に設定され、遅延したビーム検出信号６４３がロー（low）に戻ると、クリア信号６３０は100nsでロー（low）に戻る。
【００５８】
いくつかの実施形態では、クリア信号６３０がハイ（high）のときは、カウンタ６４０はゼロにリセットされてもよい。カウンタが２ビットのクロック３３０Ａを出力するいくつかの実施形態では、２ビットのクロック３３０Ａの各々がゼロとされうる。位相シフトクロック信号２５０Ａの連続した周期の各々において（クリア信号６３０がロー（low）のとき）、カウントデータ３３０Ａに１をインクリメントしてもよい。例えば、２ビットのカウントデータ３３０Ａの場合、クリア信号６３０が受信された後の４クロック周期において、２ビットのカウントデータ３３０Ａが、１つ目のビットを最上位ビット、２つ目のビットを最下位ビットとして、[０，１]、[１，１]、[１，１]、そして[０，０]に設定されてもよい。この例が、図８のタイミングチャートにおいて、１６進数のカウントデータ３３０Ａとして表されている。いくつかの実施形態では、カウントデータ３３０Ａは更に多くのビット数を有してもよく、カウンタ６４０も同等に、より多くの出力ビット数を有してもよい。
【００５９】
遅延モジュール６１０及び６１１、ＡＮＤゲート６２０及びカウンタ６４０は、ＦＰＧＡ、ＡＳＩＣ、ＣＰＬＤ、ＰＣＢ、プログラマブルロジックコンポーネント及びプログラマブルインターコネクトの組合せ又は適切なタスクを実行することができる装置若しくはモジュールの他の任意の組合せを用いて、個々に又は共に実施されてもよい。
【００６０】
いくつかの実施形態では、ＰＬＬモジュール２３５により生成される位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄは、ピクセルクロック信号２４５の多様な周波数において流れてもよい。実例及び説明としてのみ、開示内容に他の限定をすることなく、位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄが、ピクセルクロック信号２４５の周波数の４倍で流れ、４つの位相シフトクロック信号２５０Ａ、２５０Ｂ、２５０Ｃ及び２５０Ｄが存在すると仮定する。更に、ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄの各々の中に、出力された位相シフトＰＷＭ信号２６０Ａの生成を制御する複数の２ビットカウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄがあると仮定する。カウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄは、ビーム検出信号２４０によりリセットされうることから、カウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄは、ビーム検出信号２４０のロー（low）への遷移に続く、一定数のクロックエッジ後に、常に同じ値の３３０Ａ，３３０Ｂ，３３０Ｃ及び３３０Ｄで始まることができる。
【００６１】
いくつかの実施形態では、駆動回路１０８に送信されたＰＷＭ出力信号２６５は、１ピクセル時間の何分の１かのわずかな時間までビーム検出信号２４０に同期化して、ページ上に良質な画像を提供することができる。１ピクセル時間の何分の１かのわずかな時間までの同期化は、部分的に生じる。これは、それぞれ異なるクロック位相の複数の出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄが存在するためである。出力された位相シフトＰＷＭ信号２６０Ａ，２６０Ｂ，２６０Ｃ及び２６０Ｄのうちの１つは、選択され駆動回路１０８に送信されうる（その一つがビーム検出信号に最も近接してアラインされる）。また、ＰＷＭパルスジェネレータ３００Ａ，３００Ｂ，３００Ｃ及び３００Ｄの中に、複数の２ビットカウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄが存在するためである。複数の２ビットカウンタ３２０Ａ，３２０Ｂ，３２０Ｃ及び３２０Ｄは、ビーム検出信号２４０のロー（low）への遷移でリセットされうる。
【００６２】
いくつかの実施形態では、ピクセルクロック信号２４５の周波数の４倍で流れ、互いに９０度位相がずれた４つの位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄが存在する。他の実施形態では、ピクセルクロック信号２４５のより高い又はより低い倍数で流れる、より多くの又はより少ない位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄがあってもよい。また、位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄの位相は、ピクセルクロック信号２４５の周期に均等に分布してもよく、ピクセルクロック信号２４５の周期に不均等に分布してもよい。いくつかの実施形態では、異なる数の位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄを有することは、ここに記載するように、異なる数の対応するロジカルコンポーネントを有することに対応する。
【００６３】
例えば、ピクセルクロック信号２４５の４倍の周波数で流れる４つの位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄがあるとき、印刷された走査線間のピクセルアライメントは、１／１６ピクセルの範囲内で行うことができる。更なる例として、ピクセルクロック信号２４５の３倍の周波数で流れる５つの位相シフトクロック信号２５０Ａ，２５０Ｂ，２５０Ｃ及び２５０Ｄがあるとき、印刷された走査線間のピクセルアライメントは、１／１５ピクセルの範囲内で行うことができる。一般に、ピクセルクロック信号２４５のＭ倍の周波数で流れるＮつの位相シフトクロック信号があれば、アライメントは１／（Ｎ＊Ｍ）ピクセルの範囲内で行われうる。いくつかの実施形態では、Ｎ位相シフトクロック信号の間で位相が均等に分布していない場合は、アライメントは１／（Ｎ＊Ｍ）ピクセルの平均値としうるが、印刷された走査線間の正確なアライメントは、Ｍ位相シフトの分布次第である。
【００６４】
本発明の他の実施形態は、明細書の考慮及びここに開示された発明の実施により明らかとなるであろう。明細書及び実施例は例示的なものにすぎず、本発明の真の範囲及び要旨は後述のクレームにより示される。
【図面の簡単な説明】
【００６５】
【図１】図１は、例示的なコンピュータに接続された例示的なレーザプリンタのブロック図を示す。
【図２】図２は、例示的なＰＷＭロジックモジュールのブロック図を示す。
【図３】図３（Ａ）は、例示的な位相０のＰＷＭパルスジェネレータのブロック図を示す。図３（Ｂ）は、例示的な位相９０のＰＷＭパルスジェネレータのブロック図を示す。
【図４】図４は、コントロールロジックの実装部分に用いられる例示的なゲーティングロジックのロジックダイアグラムを示す。
【図５】図５は、セレクタの実施に用いられうるロジックダイアグラムを示す。
【図６】図６は、第１及び第２のカウンタの実施に用いられうるロジックダイアグラムを示す。
【図７】図７は、一組の信号の時間的関係例を示すタイミングチャートである。
【図８】図８は、例示的な２ビットカウンタに関する一組の信号の時間的関係を示すタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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