(57)【要約】      （修正有）【課題】  半導体装置の高温環境での使用におけるリーク電流の低減、あるいは抑止を可能にする半導体装置の製造方法を提供する。【解決手段】  ＣＭＯＳを含むパワーマネージメント半導体装置の製造方法において、ソース高濃度拡散層およびドレイン高濃度拡散層を高濃度化することで、高温状態での使用でもソース高濃度拡散層と基板間、あるいはソース高濃度拡散層とドレイン高濃度拡散層でのリーク電流の低減あるいは抑止を可能とする。【選択図】  なし【特許請求の範囲】
【請求項１】
半導体基板内の領域において第一導電型のドレイン低濃度拡散層を形成する工程と、前記ドレイン低濃度拡散層の形成と同時に前記ドレイン低濃度拡散層の上部に厚膜酸化膜を形成する工程と、次いで、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に多結晶シリコンゲートを形成する工程と、前記多結晶シリコンゲートを介してソース高濃度拡散層およびドレイン高濃度拡散層を形成する工程からなるＭＯＳトランジスタの製造方法において、前記ソース高濃度拡散層およびドレイン高濃度拡散層を形成する工程は、不純物濃度を１×１０16atoms/cm2から１×１０17atoms/cm2でイオン注入を行う工程を含む半導体装置の製造方法。
【請求項２】
前記ＭＯＳトランジスタはＮＭＯＳトランジスタである請求項１記載の半導体装置の製造方法。
【請求項３】
前記ＭＯＳトランジスタはＰＭＯＳトランジスタである請求項１記載の半導体装置の製造方法。
【請求項４】
前記領域は前記半導体基板と逆導電型の領域である請求項１記載の半導体装置の製造方法。
【請求項５】
前記ＮＭＯＳトランジスタ領域のソース高濃度拡散層およびドレイン高濃度拡散層のイオン注入の不純物はヒ素であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記ＰＭＯＳトランジスタ領域のソース高濃度拡散層およびドレイン高濃度拡散層のイオン注入の不純物は二フッ化ホウ素であることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に電圧検出器（Voltage Detector）、定電圧レギュレータ（Voltage Regulator）あるいはスイッチングレギュレータ（Switching Regulator）などのパワーマネージメント半導体装置の、ＣＭＯＳにおいて、ソース高濃度拡散層からのリーク電流を低減あるいは抑止させる製造方法に関する。
【背景技術】
【０００２】
上述の半導体装置においてドレイン低濃度拡散層にロコスを有する、ロコスオフセットドレイン型ＭＯＳトランジスタの従来の製造方法技術について、図３を基に説明する。
【０００３】
図３は従来技術の半導体装置の製造方法を示す工程順模式的断面図である。
【０００４】
図３（Ａ）において、Ｐ型半導体基板１４、例えばホウ素を添加した抵抗率２０Ωcm〜３０Ωcmの不純物濃度の半導体基板に、ドレイン低濃度拡散層を形成するため、例えばリンを１×１０12atoms/cm2から１×１０13atoms/cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間熱酸化することによりドレイン低濃度拡散層１６を形成し、同時にＬＯＣＯＳ法により酸化膜１５を形成する。ここでは、例えば酸化膜厚５００nm〜１μmの酸化膜に熱酸化成長させる。その後ＭＯＳトランジスタを形成させる領域の酸化膜１５を除去し、ゲート絶縁膜１７、例えば膜厚数百〜数千Åの熱酸化膜を形成する。次いで、ゲート絶縁膜１７上に多結晶シリコンゲート膜１８を好ましくは、膜厚が１００nm〜５００nmとなるように堆積し、プリデポあるいはイオン注入法により不純物を導入する。その後、図３（Ｂ）に示すように、レジスト膜１９でゲート電極とするためのゲート絶縁膜１７および多結晶シリコンゲート膜１８のパターニングを行う。次に、図３（Ｃ）に示すように、ゲート電極の形状を用いて自己整合によりソース高濃度拡散層およびドレイン拡散層を形成するための不純物添加を行う。例えばヒ素を１×１０15atoms/cm2から１×１０16atoms/cm2のドーズ量でイオン注入する。続いて、図３（Ｄ）に示すように、８００℃〜１０００℃で数時間熱処理することで、ドレイン高濃度拡散層２０およびソース高濃度拡散層２１を形成させる。
【０００５】
上述は、特許文献１を参照にして、パワーマネージメント半導体装置の中でもロコスオフセットドレイン型ＭＯＳトランジスタのＣＭＯＳの製造方法例を示したが、その一方で、高駆動電流および高温度における使用状態でソース高濃度拡散層と基板間あるいはソース高濃度拡散層とドレイン高濃度拡散層間でのリーク電流の抑止による低消費電流化は問題視されてきた。
【特許文献１】特開平７−２２６５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の従来の製造方法による半導体装置において、高温度状態での使用、つまりは外部起因の強い影響によってＭＯＳトランジスタの性能上、ソース高濃度拡散層と基板間あるいはソース高濃度拡散層とドレイン高濃度拡散層間でのリーク電流が生じてしまう場合があり、高温度環境での低消費電流化は困難であった。
【０００７】
本発明は以上のような点に着目してなされたもので、本発明は高温環境でもリーク電流の少ない半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は次の手段を用いた。
（１）半導体基板内の領域において第一導電型のドレイン低濃度拡散層を形成する工程と、前記ドレイン低濃度拡散層の形成と同時に前記ドレイン低濃度拡散層の上部に厚膜酸化膜を形成する工程と、次いで、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に多結晶シリコンゲートを形成する工程と、前記多結晶シリコンゲートを介してソース高濃度拡散層およびドレイン高濃度拡散層を形成する工程からなるＭＯＳトランジスタの製造方法において、前記ソース高濃度拡散層およびドレイン高濃度拡散層を形成する工程は、不純物濃度を１×１０16atoms/cm2から１×１０17atoms/cm2でイオン注入を行う工程を含む半導体装置の製造方法とした。
（２）前記ＭＯＳトランジスタはＮＭＯＳトランジスタであるの半導体装置の製造方法とした。
（３）前記ＭＯＳトランジスタはＰＭＯＳトランジスタである半導体装置の製造方法とした。
（４）前記領域は前記半導体基板と逆導電型の領域である請求項１記載の半導体装置の製造方法とした。
（５）前記ＮＭＯＳトランジスタ領域のソース高濃度拡散層およびドレイン高濃度拡散層のイオン注入の不純物はヒ素であることを特徴とする請求項２記載の半導体装置の製造方法とした。
（６）前記ＰＭＯＳトランジスタ領域のソース高濃度拡散層およびドレイン高濃度拡散層のイオン注入の不純物は二フッ化ホウ素であることを特徴とする請求項３記載の半導体装置の製造方法とした。
【発明の効果】
【０００９】
上述したように、本発明は、ＣＭＯＳを含むパワーマネージメント半導体装置の製造方法において、ソース高濃度拡散層およびドレイン高濃度拡散層を高濃度化することで、高温環境での使用でもソース高濃度拡散層と基板間あるいはソース高濃度拡散層とドレイン高濃度拡散層間でのリーク電流の低減あるいは抑止を可能とする。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
図１は本発明に係る半導体装置の製造方法の第一の実施例を示す模式的断面図である。
【００１２】
図１ではＣＭＯＳのＮＭＯＳトランジスタを例にとって以下述べる。図１（Ａ）において、Ｐ型半導体基板１、例えばホウ素を添加した抵抗率２０Ωcm〜３０Ωcmの不純物濃度の半導体基板に、酸化膜２、例えば膜厚数百Åの熱酸化膜を形成した後、窒化膜３を例えば膜厚数千Åに堆積する。ここで、例えばＰＭＯＳの場合は、酸化膜２の形成前にＮｗｅｌｌを形成しておく。例えばリンを１×１０12atoms/cm2から１×１０13atoms/cm2のドーズ量でイオン注入をした後、９００℃〜１０００℃数時間熱拡散することでＷｅｌｌ拡散層を形成させる。
【００１３】
次に、図１（Ｂ）に示すように、レジスト膜４でパターニングを行ってドレイン低濃度拡散層を形成するための窒化膜の除去を行う。この窒化膜はその後の工程のＬＯＣＯＳ法による酸化膜形成に用いる。基板の導電型は本発明の本質とは関係ない。
【００１４】
続いて、図１（Ｃ）に示すように、レジスト膜５を、レジスト膜４を保持したままパターニングを行い、ドレイン低濃度拡散層を形成するための不純物添加を行う。例えばリンを１×１０12atoms/cm2から１×１０13atoms/cm2のドーズ量でイオン注入をする。ここでＰＭＯＳの場合は、例えばホウ素でイオン注入をする。
【００１５】
その後、図１（Ｄ）に示すように、レジスト膜４およびレジスト膜５を除去した後、引き続き、ＬＯＣＯＳ法により酸化膜を形成する。ここでは、１０００〜１２００℃で数時間熱酸化することにより、例えば酸化膜厚５００nm〜１μmの酸化膜に熱酸化成長させ、同時にドレイン低濃度拡散層６を形成する。
【００１６】
続いて、図１（Ｅ）に示すように、窒化膜３および酸化膜２を除去した後、ゲート絶縁膜７、例えば膜厚数百〜数千Åの熱酸化膜を形成する。引き続いて、ゲート絶縁膜７上に多結晶シリコンゲート膜８を好ましくは、膜厚は１００nm〜５００nm堆積し、プリデポジションあるいはイオン注入法により不純物を導入する。その後、図１（Ｆ）に示すように、レジスト膜９でゲート電極とするためのゲート絶縁膜７および多結晶シリコンゲート膜８のパターニングを行う。
【００１７】
次に、図１（Ｇ）に示すように、レジスト膜１０でソース高濃度拡散層を形成するためのパターニングを行う。これにソース高濃度拡散層とするための不純物添加を行う。例えばヒ素を１×１０16atoms/cm2から１×１０17atoms/cm2の比較的高ドーズ量でイオン注入をする。ここで、ＰＭＯＳの場合は、二フッ化ホウ素でイオン注入をするのが好ましい。
【００１８】
続いて、レジスト膜１０を除去した後、図１（Ｈ）に示すように、レジスト膜１１でドレイン高濃度拡散層を形成するためのパターニングを行う。これにドレイン高濃度拡散層とするための不純物添加を行う。例えば、ヒ素を１×１０16atoms/cm2から１×１０17atoms/cm2のドーズ量でイオン注入をする。ここでＰＭＯＳの場合は、二フッ化ホウ素でイオン注入をするのが好ましい。
【００１９】
ここでレジスト膜１１を剥離すると、図１（Ｉ）に示すように、多結晶シリコンゲート膜８を有する絶縁ゲート型電界効果トランジスタの形態が整う。その後、図１（Ｊ）に示すように、８００℃〜１０００℃で数時間熱処理することで、ドレイン高濃度拡散層１２およびソース高濃度拡散層１３を形成させる。これまでの、酸化膜２、ゲート絶縁膜７あるいは多結晶シリコンゲート膜８を形成する熱酸化方法および堆積方法を変化させることで、図１（Ａ）〜（Ｊ）の実施例に示す構造以外にも、高耐圧絶縁ゲート型電界効果トランジスタに適用できる。
【００２０】
次に、実施例について、図２を基に説明する。
【００２１】
図２は、図１（Ａ）から（Ｊ）に示した本発明に係る半導体装置の製造方法の第一実施例の模式的断面図における、図１（Ｊ）に示した完成形態のソース高濃度拡散層からドレイン高濃度拡散層までの半導体エネルギーバンド図を示したものである。
【００２２】
図２（Ａ）において、例えば、ソース高濃度拡散層22、P型半導体基板23、ドレイン低濃度拡散層24およびドレイン高濃度拡散層25の半導体エネルギーバンド図とすると、接合における熱平衡状態を示している。ここで、伝導帯下端のエネルギー26、フェルミ準位27、真性フェルミ準位28および価電子帯上端のエネルギー29を図の解釈のために用いた。これらは、本発明の本質とは関係ない。
【００２３】
続いて、通常動作をさせた場合、実施例の図1（Ｊ）において、多結晶シリコンゲート膜およびドレイン高濃度拡散層に正電圧を印加し、ソース高濃度拡散層は接地電圧とすると、図２（Ｂ）に示すような半導体エネルギーバンド図になり、ソース高濃度拡散層22から、ドレイン高濃度拡散層25にキャリアが移動することで電流が流れる。いわゆる半導体装置の動作状態である。
【００２４】
次に、本発明が解決しようとする課題の状態を図２（Ｃ）に示す。従来の半導体装置の製造方法では、半導体装置の使用環境が高温度状態に際して、半導体装置が非動作状態にもかかわらず、ソース高濃度拡散層-基板間あるいは、ソース高濃度拡散層-ドレイン高濃度拡散層間でのリーク電流が生じてしまう場合があった。それは、例えば図２（Ｃ）に示すように、Ｐ型半導体基板23が、使用環境の昇温など、外部起因の強い影響によって、半導体の一般的な物理特性である、少数キャリアの増加が発現し、真性半導体に近い導電型に変動してしまうからである。よって、エネルギーとしての障壁の高さが緩和され、しいては、ソース高濃度拡散層22とＰ型半導体23との間、あるいはソース高濃度拡散層22とドレイン高濃度拡散層25との間で非動作状態にもかかわらず、リーク電流を発生させてしまう。
【００２５】
そこで、本発明が解決するために用いた、ソース高濃度拡散層22あるいはドレイン高濃度拡散層25の不純物濃度を増加させる手段では、図２（Ｄ）に示すように、ソース高濃度拡散層22あるいはドレイン高濃度拡散層25を高濃度化させることで、Ｐ型半導体基板23のエネルギーとしての障壁を高くさせ、非動作状態においても使用環境の昇温によるソース高濃度拡散層22とＰ型半導体基板23との間、あるいはソース高濃度拡散層22とドレイン高濃度拡散層25との間でのリーク電流の発生を抑制するものである。
【００２６】
以上はＮＭＯＳの場合であるが、ＰＭＯＳの場合も同様の理由により、リーク電流の発生を抑制することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の半導体装置の製造方法の第一の実施例を示す模式的断面図
【図２】本発明の半導体装置の製造方法における第一の実施例の詳細説明図
【図３】従来技術の半導体装置の製造方法を示す工程順模式的断面図
【符号の説明】
【００２８】
１    P型半導体基板
２    酸化膜
３    窒化膜
４    レジスト膜
５    レジスト膜
６    ドレイン低濃度拡散層
７    ゲート絶縁膜
８    多結晶シリコンゲート
９    レジスト膜
１０  レジスト膜
１１  レジスト膜
１２  ドレイン高濃度拡散層
１３  ソース高濃度拡散層
１４  P型半導体基板
１５  酸化膜
１６  ドレイン低濃度拡散層
１７  ゲート絶縁膜
１８  多結晶シリコンゲート
１９  レジスト膜
２０  ドレイン高濃度拡散層
２１  ソース高濃度拡散層
２２  ソース高濃度拡散層
２３  P型半導体基板
２４  ドレイン低濃度拡散層
２５  ドレイン高濃度拡散層
２６  伝導帯下端のエネルギー
２７  フェルミ準位
２８  真性フェルミ準位
２９  価電子帯上端のエネルギー
【図１】
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【図２】
2008147372.tif 000003
【図３】
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