(57)【要約】【課題】プラズマディスプレイなどの駆動回路として使用される半導体集積回路において、簡易な構成で、負荷によらず所定の時間で出力の状態を転位することができ、電磁波ノイズの発生を防止することができるようにする。【解決手段】出力端子毎のデータを取り込むラッチ回路ＬＴ１〜ＬＴ４と、ラッチ回路ＬＴ１〜ＬＴ４からの自己ビットの出力状態と隣接するラッチ回路からの両隣接ビットの出力状態を比較するとともに、その第１比較結果を次のデータにおける第２比較結果と比較する比較回路ＣＰ１〜ＣＰ４と、それらの比較結果を保持する記憶回路Ｍ１〜Ｍ４とを備え、比較回路ＣＰ１〜ＣＰ４により３つの出力ビットが同じ状態で連続したことを検出したときに、出力段のトランジスタＰ１，Ｎ１による出力の立ち上がりもしくは立ち下がりを制御する。【選択図】図１
2008176067.tif 000002
【特許請求の範囲】
【請求項１】
複数の負荷それぞれに接続される複数の出力ビットを備えた半導体集積回路において、
各出力ビットに、
前記負荷と接続される出力端子と、
前記出力端子に接続され前記出力端子毎のデータにより制御される出力段のトランジスタと、
前記出力端子毎のデータを取り込むラッチ回路と、
自己ビットの前記ラッチ回路の出力状態と前記自己ビットに隣接する両隣接ビットの前記ラッチ回路の出力状態とを比較する第１の比較回路と、
前記第１の比較回路による比較結果を保持する記憶回路と、
前記記憶回路に保持された比較結果を次のデータにおける前記第１の比較回路による比較結果と比較する第２の比較回路と、
を備え、
前記第２の比較回路が、前記自己ビットと前記両隣接ビットとの３つの出力ビットが互いに同じ出力状態であることが連続したことを検出したときに、前記出力段のトランジスタによる出力の立ち上がりもしくは立ち下がりを制御することを特徴とする半導体集積回路。
【請求項２】
前記第１の比較回路は、排他的ノアゲートとナンドゲートからなり、前記記憶回路はＤフリップフロップからなり、前記第２の比較回路は、ナンド回路からなることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力端子からそれぞれの負荷に電圧を出力する半導体集積回路、特に表示パネルなど容量負荷の他に隣接する出力端子間にも容量負荷が存在する場合に好適な半導体集積回路に関する。特にプラズマディスプレイパネルのアドレスドライバＩＣに利用可能である。
【背景技術】
【０００２】
プラズマディスプレイなどの放電セルの発光による表示パネルは、行と列の複数の電極をそれぞれ駆動する複数の出力端子を持つ駆動回路が用いられる。この駆動回路の負荷は容量負荷であり、スイッチングトランジスタの駆動時に電磁波ノイズを発生することから、出力バッファからの駆動パルスを電流制限素子により緩やかに遷移させるようにして、その影響を最小限に抑えることが知られている（例えば特許文献１参照）。特許文献１にはさらに、負荷容量によって電流制限素子を選択することが記載されている。また、出力バッファのトランジスタのゲート・ソース間電圧を過渡的に一定電位にクランプすることにより、スイッチング時のノイズの発生を低減することも提案されている（例えば特許文献２参照）。さらに、上記のトランジスタのゲート・ソース間電圧を一定電位にクランプするためのキャパシタを備えることも提案されている（例えば特許文献３参照）。
【０００３】
図４はこのような容量負荷を持つパネル駆動回路として構成された従来の半導体集積回路の構成と負荷容量及び隣接間容量を示す図である。この半導体集積回路は、不図示のシフトレジスタからのデータ（ＤＡＴＡ１０１〜ＤＡＴＡ１０４）をＳＴＢ信号（ストローブ信号）によりラッチするラッチ回路ＬＴ１０１〜ＬＴ１０４、バッファ回路Ｂ１０１〜Ｂ１０４、レベルシフト回路ＬＳ１０１〜ＬＳ１０４を有しており、ドレイン同士が接続されたＰチャネルのトランジスタＰ１０１とＮチャネルのトランジスタＮ１０１の接続点から各々の電極ライン容量Ｃ１０１〜Ｃ１０４へ駆動パルス（出力１０１〜出力１０４）が供給される。Ｃ１１２，Ｃ１２３，Ｃ１３４は各出力端子間の隣接間容量を示している。
【０００４】
上記の回路から出力される駆動パルスのビット数は数十ビットから数百ビットあり、各ビットはその出力端子を高電圧もしくはＧＮＤ（接地）電位に固定する。プラズマディスプレイなどのパネルを駆動する場合、各出力端子は各々の電極ライン容量Ｃ１０１〜Ｃ１０４に接続されることになるが、その他にも各ライン間の隣接間容量Ｃ１１２，Ｃ１２３，Ｃ１３４にも接続されることになる。
【０００５】
また、駆動回路としては、出力端子毎に出力を高電圧に固定するＨ（ハイサイド）側ＦＥＴ（トランジスタＰ１０１）とこれを動作させるレベルシフト回路、及び出力をＧＮＤ電位に固定するＬ（ローサイド）側ＦＥＴ（トランジスタＮ１０１）を内蔵しており、さらにそれらのＦＥＴを制御する上述のバッファ回路Ｂ１０１〜Ｂ１０４及び出力の状態を決定するデータを保持するラッチ回路ＬＴ１０１〜ＬＴ１０４を備えている。そして、各出力はＳＴＢ信号のタイミング（ここでは立ち下がり）にて、そのときに設定されたデータの状態に合った波形の電圧を出力する（図５の（Ｂ）参照）。
【０００６】
図５は上記の従来の半導体集積回路の１つの出力ビットについて詳細構成を示す図である。同図の（Ａ）に示すように、各出力の状態を決定するためのデータＤＡＴＡ１が上記のシフトレジスタの各ビットに転送されると、ＳＴＢ信号によりそのデータがラッチ回路ＬＴ１０１に伝達される。ラッチ回路ＬＴ１０１からの信号は、インバータＩＶ１０１〜ＩＶ１０７からなるバッファ回路Ｂ１０１を通して高耐圧部に伝達され、出力の状態が決定される。
【０００７】
上記高耐圧部には、ＰチャネルのトランジスタＰ２０３，Ｐ２０４とＮチャネルのトランジスタＮ２０３，Ｎ２０４からなるレベルシフト回路ＬＳ１０１があり、このレベルシフト回路ＬＳ１０１の出力はロジック信号により決定され、ＰチャネルのトランジスタＰ２０２のゲートに入力されて、トランジスタＰ２０２をオン（ＯＮ）、オフ（ＯＦＦ）させる。トランジスタＰ２０２のドレインはＮチャネルのトランジスタＮ２０２のドレインと接続され、高耐圧のインバータ回路を形成している。また、トランジスタＮ２０２のゲートはバッファ回路に接続され、ロジック信号によりオン、オフされる。さらに、トランジスタＰ２０２のドレインはトランジスタＮ２０２のドレインと接続され、これらのドレインはトランジスタＰ１０１のゲートに接続されている。そして、トランジスタＰ１０１のドレインは、ゲートがバッファ回路によりオン、オフされるトランジスタＮ１０１のドレインと接続され、これらのドレインからＩＣ（集積回路）出力が得られる。
【０００８】
動作としては、シフトレジスタのデータＤＡＴＡ１がＨ（高）レベルのとき、ＳＴＢ信号の立ち下がりでそのデータＤＡＴＡ１がラッチ回路ＬＴ１０１の出力信号に反映される。この信号は上記のバッファ回路を通して高耐圧部に伝達され、レベルシフト回路によりトランジスタＰ２０２がオフし、バッファ回路によりトランジスタＮ２０２がオンするため、出力段のトランジスタＰ１０１はオン、トランジスタＮ１０１はバッファによりオフし、出力はＨレベル（高電圧）となる。
【０００９】
また、シフトレジスタのデータＤＡＴＡ１がＬ（低）レベルのときも、ＳＴＢ信号の立ち下がりでそのデータＤＡＴＡ１がラッチ回路ＬＴ１０１の出力信号に反映される。この信号は上記のバッファ回路を通して高耐圧部に伝達され、レベルシフト回路によりトランジスタＰ２０２がオンし、バッファ回路によりトランジスタＮ２０２がオフするため、出力段のトランジスタＰ１０１はオフ、トランジスタＮ１０１はバッファによりオンし、出力はＬレベル（ＧＮＤ）となる。
【特許文献１】特開２００２−２４４６１４号公報
【特許文献２】特開平１１−９８０００号公報
【特許文献３】特表２００４−５１４１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上記のような従来の半導体集積回路においては、隣接する出力端子間にも容量負荷が存在する場合、次のような問題がある。
図６は各出力端子の出力波形の一例を示す図である。出力ビット波形の相違により出力が充放電しなければならない隣接間容量が変化するが、例えば３出力（出力１０１〜１０３）が最初Ｌレベルで、次に出力１０１と出力１０３がＬレベルのままで、出力１０２のみがＨレベルになった場合、出力１０２は電極ライン容量Ｃ１０２だけでなく隣接間容量Ｃ１１２とＣ１２３も同時に充電する必要がある。そして、次に出力１０２がＬレベルに変化した場合、出力１０２は電極ライン容量Ｃ１０２だけでなく隣接間容量Ｃ１１２とＣ１２３も同時に放電する必要がある。次に出力１０１〜出力１０３が同時にＨレベルになった場合、出力１０２は電極ライン容量Ｃ１０２のみを充電すればよいことになる。
【００１１】
次に、上記の状態から出力１０１と出力１０２がＬレベルになった場合、出力１０２は電極ライン容量Ｃ１０２と隣接間容量Ｃ１２３を放電する必要があり、次に出力１０１と出力１０２が同時にＨレベルに変化した場合も、出力１０２は電極ライン容量Ｃ１０２と隣接間容量Ｃ１２３を充電する必要がある。
【００１２】
このように、自己ビットの出力（ここでは出力１０２）にとっては、自己ビットの出力状態と両隣接ビットの出力状態（ここでは出力１０１と出力１０３）によって、充放電しなければならない負荷容量が変化することになる。この負荷容量は、実際にはもう少し複雑に変化する。図７に３つのビットの出力状態により変化する負荷容量の特徴的なパターンを示す。同図に示すパターンＡ〜Ｄは、自己ビットの出力状態が全てＬレベルからＨレベルに変化するときのパターンである。
【００１３】
パターンＡは出力１０１〜出力１０３が全てＬレベルからＨレベルになった場合で、この場合、出力１０２は電極ライン容量Ｃ１０２のみを充電すればよい。パターンＢは出力１０１と出力１０２がＬレベルで出力１０３がＨレベルの状態から出力１０１〜出力１０３が全てＨレベルになった場合で、この場合、出力１０２は電極ライン容量Ｃ１０２と隣接間容量Ｃ１２３を充電する必要がある。パターンＣはパターンＢと両隣接ビットの出力状態が逆になった場合で、この場合も、パターンＢと同様出力１０２は電極ライン容量Ｃ１０２と隣接間容量Ｃ１１２を充電する必要がある。パターンＤは出力１０１と出力１０３がＨレベルで出力１０２がＬレベルの状態から出力１０１〜出力１０３が全てＨレベルになった場合で、この場合、出力１０２は電極ライン容量Ｃ１０２と隣接間容量Ｃ１１２，Ｃ１２３の３容量とも充電する必要がある。
【００１４】
上記のパターンＡ〜Ｄは全て、自己ビットの出力とともに両隣接ビットの出力もＨレベルになるパターンであるが、自己ビットの出力が充放電しなければならない負荷容量は、その次のデータのときの出力状態とも関係がある。また、上記の例ではＬレベルからＨレベルに変化する場合について示したが、ＨレベルからＬレベルに変化する場合も存在する。したがって、自己ビットの出力が充放電しなければならない負荷容量は、自己ビットと両隣接ビットの出力状態と、自己ビットと両隣接ビットの次のデータのときの出力状態の連続した出力変化内容によって変わり、その組み合わせはかなりの数になる。
【００１５】
図８は最も重負荷となる自己ビットと両隣接ビットの出力状態を示す図であり、自己ビットの出力がＬレベルからＨレベルに変化する場合とＨレベルからＬレベルに変化する場合において、両隣接ビットが同時に逆の転位を行う場合を示している。この場合、通常では自己ビットの出力は電極ライン容量Ｃ１０２と隣接間容量Ｃ１１２，Ｃ１２３を充電するパターンとなり、図７に示すパターンＤと同じ負荷容量のように見えるが、実際には両隣接ビットの出力状態が同時に逆相に転位することにより、負荷は上記のパターンＤよりかなり重い負荷となる。このため、上記のように３つのビットの出力状態と負荷容量の組み合わせは非常に多いことになる。
【００１６】
図９は上述のパネル負荷が軽いときと重いときにおける出力の立ち上がり及び立ち下がりの様子を示す図である。通常、負荷容量が軽いときには出力の立ち上がり速度及び立ち下がり速度は速く、逆に負荷容量が重くなると出力の立ち上がり速度及び立ち下がり速度は遅くなる。そして、負荷容量が軽いときに出力の立ち上がり速度及び立ち下がり速度が速すぎて急峻になると、電磁波ノイズが発生し易い。そこで、負荷容量が軽いときでもあまり速い転位をしないように出力段のトランジスタの電流能力を抑えることが考えられるが、電流能力を抑えすぎると、負荷容量が重いときに出力の立ち上がり速度及び立ち下がり速度が遅くなりすぎることがあり、制御が難しい。
【００１７】
一方で、出力パルス波形における立ち上がり時間及び立ち下がり時間には規格があり、ある時間内に転位を完了する必要がある。したがって、負荷容量が軽いときの立ち上がり速度及び立ち下がり速度を遅くして、ＥＭＩなどの電磁波ノイズを抑える場合でも、負荷容量が重いときを考慮した立ち上がり速度及び立ち下がり速度に調整する必要がある。さらに、構成部品のばらつきも考慮してあまり遅くなりすぎないようにすることが必要になってくる。
【００１８】
そこで要求されるのが、負荷容量に依存しない出力の立ち上がり速度及び立ち下がり速度を実現することであるが、そのためには、上述の自己ビットと両隣接ビットの出力状態と次のデータのときの自己ビットと両隣接ビットの出力状態の組み合わせで４種類以上に変化する負荷容量に対し、さらに立ち上がり時と立ち下がり時の両出力状態全てに対応して出力を制御することが必要である。
【００１９】
しかし、図４のような従来回路では、変化する負荷に応じて出力を制御することはできない。
また、特許文献２は、容量負荷の大きさによって電流制限素子を選択することが記載されているが、具体的な構成については記載されていない。
【００２０】
また、特許文献３は、自己ビットと両隣接ビットが選択か非選択かを示すデータから得られた負荷容量の推定値に応じて出力を制御するものであるが、その具体的方法としては、現在の自己ビットと両隣接ビットの出力状態のみを考慮するだけで、次のデータのときの出力状態まで考慮していない。このように、現在の自己ビットと両隣接ビットの出力状態のみを考慮するだけでは、全ての負荷状態に対応して出力を制御させることは困難で、前述のパターンＡからＤについて考えると、むしろ変化する負荷状態に全く対応できないというべきものである。さらに、現在の自己ビットと両隣接ビットの出力状態と次のデータの時の同出力状態を考慮した回路において、立ち上がり時と立ち下がり時それぞれに対して４種類以上の負荷容量の変化に対応して出力を制御し、負荷容量に依存せずに所定の時間で負荷容量を充放電するようにする回路を各出力ビット毎に構成することは、莫大な面積を必要とし、百数十という複数ビットを内蔵するドライバＩＣでは実現不可能である。
【００２１】
本発明は、このような点に鑑みてなされたものであり、電磁波発生面で最も問題となる、負荷が一番軽い状態のみを検出するというもので、簡易な構成で、最も軽負荷の時のみ出力の転位が遅くなるように制御し、電磁波ノイズの発生を防止することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明では上記課題を解決するために、複数の負荷それぞれに接続される複数の出力ビットを備えた半導体集積回路において、各出力ビットに、前記負荷と接続される出力端子と、前記出力端子に接続され前記出力端子毎のデータにより制御される出力段のトランジスタと、前記出力端子毎のデータを取り込むラッチ回路と、自己ビットの前記ラッチ回路の出力状態と前記自己ビットに隣接する両隣接ビットの前記ラッチ回路の出力状態とを比較する第１の比較回路と、前記第１の比較回路による比較結果を保持する記憶回路と、前記記憶回路に保持された比較結果を次のデータにおける前記第１の比較回路による比較結果と比較する第２の比較回路と、を備え、前記第２の比較回路が、前記自己ビットと前記両隣接ビットとの３つの出力ビットが互いに同じ出力状態であることが連続したことを検出したときに、前記出力段のトランジスタによる出力の立ち上がりもしくは立ち下がりを制御することを特徴とする半導体集積回路が提供される。
【００２３】
このような半導体集積回路によれば、自己ビットとこれに隣接する２つの出力ビットが同じ出力状態で連続したことを検出したときに、出力段のトランジスタによる出力の立ち上がりもしくは立ち下がりを制御するので、簡易な構成で、電磁波ノイズの発生を防止することができる。
【発明の効果】
【００２４】
本発明の半導体集積回路は、自己ビットとこれに隣接する２つの出力ビットが同じ出力状態で連続したことを検出したときに、出力段のトランジスタによる出力の立ち上がりもしくは立ち下がりを制御するので、簡易な構成で、電磁波ノイズの発生を防止することができるという利点がある。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の実施の形態の半導体集積回路の構成と負荷容量及び隣接間容量を示す図であり、図４と同様プラズマディスプレイパネルなどの表示パネルを駆動する駆動回路として構成した例を示している。この半導体集積回路は、比較的高い電圧を出力する出力端子を複数有し、その負荷は容量負荷であり、隣接する出力端子間にも容量負荷が存在するものである。
【００２６】
ＬＴ１〜ＬＴ４は不図示のシフトレジスタからのデータ（ＤＡＴＡ１〜ＤＡＴＡ４）をＳＴＢ信号によりラッチするラッチ回路で、このラッチ回路ＬＴ１〜ＬＴ４のデータが出力の各ビットに一斉に反映される。ＣＰ１〜ＣＰ４はラッチ回路ＬＴ１〜ＬＴ４のデータを比較する比較回路で、現在の両隣接ビットのデータと自己ビットのデータ（自分のデータ）を比較する第１の比較回路と、次のデータにおける比較結果を今回比較した結果と比較する第２の比較回路を有している。Ｍ１〜Ｍ４は現在のデータにおける比較結果と次のデータにおける比較結果を保持する記憶回路、Ｂ１〜Ｂ４はバッファ回路、ＬＳ１〜ＬＳ４はレベルシフト回路であり、ドレイン同士が接続されたＰチャネルのトランジスタＰ１とＮチャネルのトランジスタＮ１の接続点から各々の電極ライン容量Ｃ１〜Ｃ４へ駆動パルス（出力１〜出力４）が供給される。Ｃ１２，Ｃ２３，Ｃ３４は各出力端子間の隣接間容量を示している。
【００２７】
図２は実施の形態の半導体集積回路の１つの出力ビットについて詳細構成を示す図である。具体的には、図１の出力２に対応するものについて示す。他の出力ビットについても同様の構成を有する。
【００２８】
各出力の状態を決定するためのデータＤＡＴＡ２が不図示のシフトレジスタの各ビットに転送されると、ＳＴＢ信号によりそのデータが一斉にラッチ回路ＬＴ２に伝達される。ＸＮ１及びＮＡ１は比較回路ＣＰ２を構成する排他的ノア（ＮＯＲ）ゲート及びナンド（ＮＡＮＤ）ゲートで、ラッチ回路ＬＴ２の出力データと隣のラッチ回路ＬＴ３の出力データが排他的ノアゲートＸＮ１に入力され、もう一方の隣の出力ビット（出力１に対応するもの）の排他的ノアゲートの出力と本出力ビットの排他的ノアゲートＸＮ１の出力がナンドゲートＮＡ１に入力される。これにより、自己ビットと両隣接ビットが同じデータを持ったときを検出することができる。そして、自己ビットと両隣接ビットとが同じ出力状態が連続して続いた場合のみ、出力段のＰチャネルのＦＥＴ（トランジスタＰ１）とＮチャネルのＦＥＴ（トランジスタＮ１）の電流能力を低減させるように制御する。
【００２９】
上記ナンドゲートＮＡ１の出力（検出結果）は、インバータＩＶ１を通してＤフリップフロップを用いた記憶回路に入力される。この記憶回路は、スイッチＳＷ１〜ＳＷ４及びインバータＩＶ２〜ＩＶ６で構成され、マスター側とスレーブ側に分かれている。そして、この記憶回路の出力と入力が比較回路ＣＰ２を構成するナンドゲートＮＡ２に入力され、このナンドゲートＮＡ２の出力を、出力段の高耐圧のトランジスタＰ１，Ｎ１のゲート電位を充放電する前段のトランジスタ（ＦＥＴ）の電流能力を切り替える信号に用いることにより、最も負荷容量が軽いときのみ出力の立ち上がり速度（時間）及び立ち下がり速度（時間）を遅く制御することができる。
【００３０】
図２の回路では、インバータＩＶ７〜ＩＶ１４及びナンドゲートＮＡ３，ＮＡ４とＰチャネルのトランジスタ（ＦＥＴ）ＬＰ１によりバッファ回路が構成され、Ｐチャネルのトランジスタ（ＦＥＴ）Ｐ２２〜Ｐ２４とＮチャネルのトランジスタ（ＦＥＴ）Ｎ２１〜Ｎ２４により高耐圧部のインバータ回路及びレベルシフト回路が構成されている。
【００３１】
ここで、前述の電磁波ノイズを抑えるのに一番問題となるのは負荷が一番軽い状態のときであり、これは自己ビットの出力とその両隣接ビットの出力が同時に同じ状態に転位するときである。最大の悪条件としては、全ての出力ビット（数百ビット／１ＩＣ当たり、３０００ビット以上／１パネル）が同時に同じ出力状態に変化した場合で、それぞれの出力がかなり速い立ち上がり及び立ち下がりの波形となるが、その出力状態が全ての出力ビットに同時に発生する状態である。逆に、図７に示すパターンＢ，Ｃ，Ｄのような状態は、負荷がある程度重くなり、さらに全ての出力ビットが同時に変化するような出力状態では発生しない。そこで実施の形態では、図７に示すパターンＡのような３つの隣接する出力ビットの出力状態が同じで、３つの出力ビットの出力状態が同じであることが連続して発生した状態のみを検出し（ＬＬＬ⇒ＨＨＨ、ＨＨＨ⇒ＨＨＨ、ＨＨＨ⇒ＬＬＬを検出する）、この状態が検出された出力ビットにおいては、出力段のトランジスタのゲート電位の充放電電流が小さくなるように制御し、立ち上がり及び立ち下がり時間が遅くなるようにする。
【００３２】
なお、１つのアドレスドライバＩＣ当りでは数百ビットしか有さないため、上記のように３０００ビット以上有するパネルの場合、複数のＩＣが必要となる。１つのＩＣにおいて、各出力ビットのうち端に位置する２つの出力ビットについては、隣接ビットが１つのみとなる。この場合、一方の隣接ビットのデータのみしか得ることができない。例えば、図１において出力１に対応する出力ビットが自己ビットである場合、このＩＣ内の隣接ビットは出力２に対応するビットのみである。他方の隣接ビットは、他のＩＣに存在する。他のＩＣとのデータのやり取りは困難である。両隣接ビットのデータが得られないため、両側に出力ビットを有する自己ビットとは別の回路構成となる。
【００３３】
例えば、本発明の負荷が最も軽くなるときに出力トランジスタの制御は行わないようにする。このような出力ビットは１パネルで多くても数十個であるため、ここで発生する電磁波ノイズはパネル全体からすれば小さいものであり問題ない。図１の出力１に対応する出力ビットの場合、図２に示す比較回路のナンドゲートＮＡ１入力の一方を排他的ノアゲートＸＮ１の出力と接続し、他方の入力を接地する。図１の出力１に対応する出力ビットとは逆側の端に配置される出力ビットの場合は、図２に示す比較回路の排他的ノアゲートＸＮ１の入力の一方を自身のラッチ回路の出力と接続し、他方の入力をそのビットのラッチ回路の出力にインバータ回路を１つ介して接続する。インバータ回路はＩＶ１と同様の構成のものでよい。これらにより、ＩＣの両端の出力ビットでは、ＩＶ１の出力はＨレベルになることはないため、負荷が最も軽くなるときに出力トランジスタの制御は行わないことになる。
【００３４】
図３は実施の形態の半導体集積回路の動作を示す図であり、図２の各点の出力波形を示している。Ａ点は自己ビットと両隣接ビットのデータが全て一致した場合のみＨレベルとなり、これは３つのデータがＬレベルでの一致とＨレベルでの一致がある。なお、初期の状態ではＡ点は不一致を示すＬレベルになっているものとする。
【００３５】
ＳＴＢ信号がＨレベルのとき、スイッチＳＷ１はオン、スイッチＳＷ２はオフで、Ａ点＝Ｂ点となる。また、スイッチＳＷ３はオフ、スイッチＳＷ４はオンで、Ｃ点はひとつ前のデータのときの比較結果を出力している状態となる。Ｄ点はＡ点とＣ点のナンド出力であるので、Ａ点がＬレベルなのでＣ点によらずＨレベルとなり、トランジスタＮ２１とＬＰ１は動作可能状態となっており、トランジスタＮ２２もしくはＬＰ２と同様に動作している状態である。
【００３６】
次に、ＳＴＢ信号がＬレベルに立ち下がると、スイッチＳＷ１はオフ、スイッチＳＷ２はオンし、またスイッチＳＷ３はオン、スイッチＳＷ４はオフするので、ＳＴＢ信号が立ち下がる直前のＡ点及びＢ点の電位が保持される。このため、Ｃ点にＬレベルが出力され、Ｄ点はＨレベルのままとなる。また、上記のＳＴＢ信号がＬレベルに立ち下がったとき、新たにシフトレジスタのデータがラッチ回路ＬＴ２に取り込まれて出力されてくるが、Ａ点に到達するまでにスイッチＳＷ１はオフすることになる。
【００３７】
ここで、上記の新たなデータが自己ビットと両隣接ビットで一致していたとすると、Ａ点の電位はＨレベルとなる。しかし、Ｃ点は１つ前のデータの比較結果であるＬレベルを保持しているので、Ｄ点はＨレベルのままである。
【００３８】
次に、ＳＴＢ信号がＨレベルになると、スイッチＳＷ１はオン、スイッチＳＷ２はオフで、Ａ点＝Ｂ点となるが、スイッチＳＷ３はオフ、スイッチＳＷ４はオンのため、Ｃ点は現在と同じデータを出力し続ける。さらに、再度ＳＴＢ信号がＬレベルに立ち下がったとき、スイッチＳＷ１はオフ、スイッチＳＷ２はオンし、またスイッチＳＷ３はオン、スイッチＳＷ４はオフするので、Ｃ点からはＨレベルが出力されることになる。
【００３９】
そして、同時に再度新たにシフトレジスタのデータがラッチ回路ＬＴ２に取り込まれて出力され、自己ビットと両隣接ビットとで比較したデータがＡ点に伝達されてくるが、これがデータ一致を示すＨレベルであると、その時点で初めてＣ点とＡ点はどちらもＨレベルになり、Ｄ点はＬレベルになることになり、トランジスタＮ２１とＬＰ１はどちらもオフ状態となる。このとき、ラッチ回路ＬＴ２の出力がＨレベルであれば、トランジスタＮ２２のみがオンすることになるが、トランジスタＮ２２の電流能力を小さくしておけば、トランジスタＰ１のゲート電位の放電スピードが遅くなり、立ち上がり速度を遅くすることができる、また、このときのラッチ回路ＬＴ２の出力がＬレベルであれば、トランジスタＬＰ２のみがオンすることになるが、トランジスタＬＰ２の電流能力を小さくしておけば、トランジスタＮ１のゲート電位の充電速度が遅くなり、立ち下がり時間を遅くすることができる。
【００４０】
重い負荷のときは、トランジスタＮ２１＋Ｎ２２とトランジスタＬＰ１＋ＬＰ２の電流により後段のＦＥＴのゲートを充放電するが、トランジスタＮ２１とＬＰ１の電流能力を大き目にしておけば、ある程度の速い速度で立ち上がり及び立ち下がりを完了させることができる。
【００４１】
これらの動作の中で、自己ビットと両隣接ビットのデータがＬレベルからＬレベルへ、あるいはＨレベルからＨレベルへと変化しない状態で一致した場合においても、Ｄ点はＬレベルになるため、トランジスタＮ２１やＬＰ１がオフすることになるが、この場合出力は変化しない状態なので、トランジスタＮ２１がオフしてもトランジスタＮ２２はオンしたままの状態で問題はない。また、出力がＬレベルの状態では、トランジスタＬＰ１がオフしてもトランジスタＬＰ２はオンしたままの状態であるので、出力のＬレベルに影響はなく、問題はない。
【００４２】
このように、実施の形態では、自己ビットと両隣接ビットが同じ出力状態で連続したことを検出したときに、出力段のトランジスタＰ１，Ｎ１による出力の立ち上がりもしくは立ち下がりを制御するので、簡易な構成で、電磁波ノイズの発生を防止することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態の半導体集積回路の構成と負荷容量及び隣接間容量を示す図である。
【図２】実施の形態の半導体集積回路の詳細構成を示す図である。
【図３】実施の形態の半導体集積回路の動作を示す図である。
【図４】従来の半導体集積回路の構成と負荷容量及び隣接間容量を示す図である。
【図５】従来の半導体集積回路の詳細構成を示す図である。
【図６】各出力端子の出力波形の一例を示す図である。
【図７】３つのビットの出力状態により変化する負荷容量の特徴的なパターンを示す図である。
【図８】最も重負荷となる３つのビットの出力状態を示す図である。
【図９】パネル負荷が軽いときと重いときにおける出力の立ち上がり及び立ち下がりの様子を示す図である。
【符号の説明】
【００４４】
Ｂ１〜Ｂ４  バッファ回路
Ｃ１〜Ｃ４  電極ライン容量
Ｃ１２，Ｃ２３，Ｃ３４  隣接間容量
ＣＰ１〜ＣＰ４  比較回路
ＩＶ１〜ＩＶ１４  インバータ
ＬＳ１〜ＬＳ４  レベルシフト回路
ＬＴ１〜ＬＴ４  ラッチ回路
Ｍ１〜Ｍ４  記憶回路
Ｎ１〜Ｎ４，Ｎ２１〜Ｎ２４  Ｎチャネルのトランジスタ
ＮＡ１〜ＮＡ４  ナンドゲート
Ｐ１〜Ｐ４，Ｐ２２〜Ｐ２４，ＬＰ１，ＬＰ２  Ｐチャネルのトランジスタ
ＳＷ１〜ＳＷ４  スイッチ
ＸＮ１  排他的ノアゲート
【図１】
2008176067.tif 000003
【図２】
2008176067.tif 000004
【図３】
2008176067.tif 000005
【図４】
2008176067.tif 000006
【図５】
2008176067.tif 000007
【図６】
2008176067.tif 000008
【図７】
2008176067.tif 000009
【図８】
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【図９】
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