(57)【要約】【課題】通常動作の負荷を増大させずにサーバ管理のためのデータ伝送の高速化に寄与する。【解決手段】中央処理装置（３１）、外部メモリインタフェース回路（３２）、ネットワークインタフェース回路（３３）、画像処理部（２３）、及びデータの圧縮部（２４）を備える。画像処理部は外部バスからの入力に応答して画像処理を行ない、画像処理部は専用内部バス（３７）により外部メモリインタフェース回路に接続され、画像処理部は画像データを専用内部バス経由で外部メモリに格納する。圧縮部は前記画像処理部に接続され、画像処理部から供給された画像データを圧縮可能である。画像情報を画像処理部が受け取って外部メモリに格納する専用内部バスは共通内部バスから分離されるから、外部からの指示に応答する画像処理部による画像処理のデータが、ネットワークインタフェース回路からの指示によるデータ処理のためのデータと共通内部バス上で競合しない。【選択図】図２
2008176682.tif 000002
【特許請求の範囲】
【請求項１】
外部バスからの入力に応答して画像処理を行なう画像処理部と、前記画像処理部に接続され画像データを圧縮可能な圧縮部と、サーバの管理に利用可能なインタフェース部と、を１個の半導体基板に有する半導体集積回路であって、
前記インタフェース部は、それぞれ共通内部バスに接続された中央処理装置、外部メモリインタフェース回路、及びネットワークインタフェース回路を備え、
前記外部メモリインタフェース回路は外部メモリに接続可能にされ、
前記ネットワークインタフェース回路は外部ネットワークコントローラに接続可能にされ、
前記圧縮部は前記共通内部バスに接続され、
前記画像処理部は専用内部バスにより前記外部メモリインタフェース回路に接続され、前記画像処理部は画像データを前記専用内部バス経由で前記外部メモリに格納し、
前記圧縮部は画像処理部から供給された画像データを圧縮可能である、半導体集積回路。
【請求項２】
前記インタフェース部はサーバの周辺装置に接続可能な周辺インタフェース回路を有する請求項１記載の半導体集積回路。
【請求項３】
前記内部バスに接続された暗号化復号回路を有する請求項１記載の半導体集積回路。
【請求項４】
前記共通内部バスに接続されたダイレクト・メモリ・アクセス・コントローラを有する請求項１記載の半導体集積回路。
【請求項５】
前記画像処理部は専用の外部バッファメモリに接続可能である、請求項１記載の半導体集積回路。
【請求項６】
前記画像処理部、前記圧縮部及び前記インタフェース部に供給する第１乃至第３の内部リセット信号を生成するリセットロジック回路を有し、
前記第１の内部リセット信号は、外部リセット信号の変化、第１レジスタの設定がリセット・イネーブルにされた状態におけるウォッチドッグタイマのタイムアウト、又は第２レジスタに対するリセット・イネーブルの設定のいずれかによってリセットを指示し、
前記第２の内部リセット信号は、外部リセット信号の変化、又はウォッチドッグタイマのタイムアウトのいずれかによってリセットを指示し、
前記第３の内部リセット信号は、外部リセット信号の変化によってリセットを指示する、請求項１記載の半導体集積回路。
【請求項７】
ホストプロセッサ、前記ホストプロセッサに接続されたノースブリッジ、前記ノースブリッジに接続されたメインメモリ、前記ノースブリッジに接続されたサウスブリッジ、インタフェース制御ＬＳＩ、ローカルメモリ、及びネットワークインタフェースコントローラを有するデータ処理システムであって、
前記インタフェース制御ＬＳＩは、前記サウスブリッジからメインバンドバスを介する入力に応答して画像処理を行なう画像処理部と、前記画像処理部に接続され画像データを圧縮可能な圧縮部と、インタフェース部と、を１個の半導体基板に有する半導体集積回路であって、
前記インタフェース部は、それぞれ共通内部バスに接続された中央処理装置、外部メモリインタフェース回路、及びネットワークインタフェース回路を備え、
前記外部メモリインタフェース回路は前記ローカルメモリに接続可能にされ、
前記ネットワークインタフェース回路は前記メインバンドバスに接続する前記ネットワークインタフェースコントローラにサブバンドバスを介して接続され、
前記圧縮部は前記共通内部バスに接続され、
前記画像処理部は専用内部バスにより前記外部メモリインタフェース回路に接続され、前記画像処理部は画像データを前記専用内部バス経由で前記ローカルメモリに格納し、
前記圧縮部は画像処理部から供給された画像データを圧縮可能である、データ処理システム。
【請求項８】
前記インタフェース部はＩＰＭＩに準拠したインタフェース機能を用いてサーバのリモートマネジメントを行う、請求項７記載のデータ処理システム。
【請求項９】
前記インタフェース部は前記サウスブリッジに周辺バスを介して接続可能な周辺インタフェース回路を有する請求項７記載のデータ処理システム。
【請求項１０】
前記内部バスに接続された暗号化復号回路を有する請求項７記載のデータ処理システム。
【請求項１１】
前記共通内部バスに接続されたダイレクト・メモリ・アクセス・コントローラを有する請求項７記載のデータ処理システム。
【請求項１２】
前記画像処理部は専用の外部バッファメモリに接続された、請求項７記載のデータ処理システム。
【請求項１３】
前記画像処理部、前記圧縮部及び前記インタフェース部に供給する第１乃至第３の内部リセット信号を生成するリセットロジック回路を有し、
前記第１の内部リセット信号は、外部リセット信号の変化、第１レジスタの設定がリセット・イネーブルにされた状態におけるウォッチドッグタイマのタイムアウト、又は第２レジスタに対するリセット・イネーブルの設定のいずれかによってリセットを指示し、
前記第２の内部リセット信号は、外部リセット信号の変化、又はウォッチドッグタイマのタイムアウトのいずれかによってリセットを指示し、
前記第３の内部リセット信号は、外部リセット信号の変化によってリセットを指示する、請求項７記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーバのリモートマネジメントに利用可能な半導体集積回路、更にはＩＰＭＩ（Intelligent Platform Management Interface）等に準拠するインタフェース機能を実現するための半導体集積回路に関し、例えばリモートマネジメント機能を有するサーバのようなデータ処理システムに適用して有効な技術に関する。
【背景技術】
【０００２】
一般的なコンピュータ用マザーボードは、メインＣＰＵ、メモリコントローラハブのようなノースブリッジ、Ｉ／Ｏコントローラハブのようなサウスブリッジ、グラフィクスコントローラ、ネットワークインタフェースコントローラ、周辺入出力回路（キーボード、マウス、ＦＤＤ、ＣＤ−ＲＯＭ、シリアル・ポート、パラレルポート、モデム等)、メインメモリ、並びにその他の機能からなる。上記マザーボードを使用したＰＣサーバにおけるリモートマネジメント機能の一部として、遠隔地にあるサーバ等のコンピュータ（以下リモートマシンとも称する)を操作する際、手元のコンピュータ（以下ホストマシンとも称する）からネットワーク経由でキーボード、マウス等の操作情報を送り、リモートマシン上で必要な処理を実行した上で、画面の情報（ビデオ情報）を同様にネットワーク経由でホストマシンに送付して画面に表示するという機能がある。この場合、キーボード、マウスのデータ量に比して、ビデオ情報のそれは極めて大量であり、データ伝送用ネットワークの帯域幅によっては、実質転送可能データ量以下に抑えるため、データ圧縮機能をソフトウェア、または専用ハードウェアで実装する場合もある。また、ネットワークを介して伝送されるデータはキーボード、マウス、ビデオ情報に限らず、ＦＤＤ、モデム、ＣＤ−ＲＯＭ、ハードディスク等リモートコンピュータに接続されたあらゆる周辺機器のものを包含する。
【０００３】
尚、サーバのリモートマネジメント機能について記載された文献の例として特許文献１がある。リモートマネジメントのためのインタフェース仕様であるＩＰＭＩの詳細はhttp://www.intel.com/design/servers/ipmiのintelウェブサイトから取得することができる。
【０００４】
【特許文献１】特開２００４−３２６７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記リモート制御機能は、従来はＰＣやサーバ等のコンピュータのマザーボード上に、夫々別々にＬＳＩ化されたＢＭＣ（ベースボード・マネジメント・コントローラ）、グラフィクスコントローラ、データ圧縮コントローラを組合せて実現されていた。このようなマルチチップの構成では、それら複数ＬＳＩがデータ処理用メモリを個々に持っていたため、部品点数・コスト増加となっていた。部品点数増はセットの実装面積の増加にもつながり、小型高密度化の妨げにもなっている。同様にマザーボード上で信号が結線されるため、高速動作に際し回路設計上の制約等が発生し、性能向上の妨げとなっていた。しかしながら、ＢＭＣ、グラフィクスコントローラ、及びデータ圧縮コントローラを1チップに集積したとき単に共通バスに接続しただけでは最大の性能向上を得ることは難しい。グラフィックスコントローラはリモートマネジメント機能だけに用いるものではなく、ＢＭＣの動作がサーバ等の通常動作の負荷を増大させない考慮が必要である。また、ＢＭＣの機能上、サーバ等のシステムの状況に応じて柔軟なリセット機能を実現することも重要になる。
【０００６】
本発明の目的は、通常動作の負荷を増大させずにサーバ管理のためのデータ伝送の高速化に寄与する半導体集積回路を提供することにある。
【０００７】
本発明の別の目的は、通常動作の負荷を増大させずにサーバ管理のためのデータ伝送の高速化を実現することができるデータ処理システムを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本発明に係る半導体集積回路は、中央処理装置、外部メモリインタフェース回路、ネットワークインタフェース回路、画像処理部、及びデータの圧縮部を１個の半導体基板に備える。前記画像処理部は外部バスからの入力に応答して画像処理を行ない、前記画像処理部は専用内部バスにより前記外部メモリインタフェース回路に接続され、前記画像処理部は画像データを前記専用内部バス経由で前記外部メモリに格納する。圧縮部は前記画像処理部に接続され、画像処理部から供給された画像データを圧縮可能である。これによれば、画像情報を画像処理部が受け取って外部メモリに格納する専用内部バスは共通内部バスから分離される。共通内部バスにはネットワークインタフェース回路と共に中央処理装置が接続され、この共通内部バスを経由することを要しないデータパスについては前記専用内部バスにしているから、外部からの指示に応答する画像処理部による画像処理のデータが、ネットワークインタフェース回路からの指示によるデータ処理のためのデータと共通内部バス上で競合することはない。１個の半導体基板に形成されているから共通内部バス及び専用内部バス上でのデータ伝送速度は速い。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１２】
すなわち、通常動作の負荷を増大させずにサーバ管理のためのデータ伝送の高速化を実現することができる。
【発明を実施するための最良の形態】
【００１３】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路（２０）は、外部バス（１５）からの入力に応答して画像処理を行なう画像処理部（２３）と、前記画像処理部に接続され画像データを圧縮可能な圧縮部（２４）と、サーバの管理に利用可能なインタフェース部（２５）と、を１個の半導体基板に有する。前記インタフェース部は、共通内部バス（３０）に接続された中央処理装置（３１）、外部メモリインタフェース回路（３２）、及びネットワークインタフェース回路（３３）を備える。前記外部メモリインタフェース回路は外部メモリ（２２）に接続可能にされる。前記ネットワークインタフェース回路は外部ネットワークコントローラ（１７）に接続可能にされる。前記圧縮部は前記共通内部バスに接続される。前記画像処理部は専用内部バス（３７）により前記外部メモリインタフェース回路に接続され、前記画像処理部は画像データを前記専用内部バス経由で前記外部メモリに格納する。前記圧縮部は画像処理部から供給された画像データを圧縮可能である。
【００１５】
上記半導体集積回路を例えばサーバに搭載し、リモートマネジメントに利用するとき、ネットワーク経由によりリモートマシン上で必要な処理を実行した上で、そのリモートマシンの画面情報をネットワーク経由でホストマシンに伝達するような場合、その画像情報を画像処理部が受け取って外部メモリに格納する専用内部バスは共通内部バスから分離される。共通内部バスにはリモートマネジメントのためのネットワークインタフェース回路と共に中央処理装置が接続され、この共通内部バスを経由することを要しないデータパスについては前記専用内部バスにしているから、外部バスからの指示に応答する画像処理部によるグラフィック処理の画像データがメモリマネージメントのためのデータと共通内部バス上で競合することはない。１個の半導体基板に形成されているから共通内部バス及び専用内部バス上でのデータ伝送速度は速い。外部メモリインタフェースに接続する外部メモリを画像圧縮のためのバッファメモリや中央処理装置のワークメモリ等にも利用でき、メモリの共通化が可能である。
【００１６】
一つの具体的な形態として、前記インタフェース部はサーバの周辺装置に接続可能な周辺インタフェース回路（４０，４１）を有する。リモートマネジメントのために周辺回路からの監視情報等を容易にネットワークインタフェース回路経由でホストマシンに伝達することができる。
【００１７】
別の具体的な形態として、前記内部バスに接続された暗号化復号回路（４３）を有する。ネットワーク上におけるデータの秘匿性を確保することが容易になる。
【００１８】
更に別の具体的な形態として、前記共通内部バスに接続されたダイレクト・メモリ・アクセス・コントローラ（３４）を有する。中央処理装置によるデータ転送の負担を軽減することができる。
【００１９】
更に別の具体的な形態として、前記画像処理部は専用の外部バッファメモリ（４４）に接続可能である。外部メモリインタフェース回路の帯域が十分で無い場合等に性能低下を回避できる。
【００２０】
更に別の具体的な形態として、前記画像処理部、前記圧縮部及び前記インタフェース部に供給する第１乃至第３の内部リセット信号を生成するリセットロジック回路（３６）を有する。前記第１の内部リセット信号（ｒｅｓ＿ｔｐ１）は、外部リセット信号（ＲＥＳ）の変化、第１レジスタ（５０）の設定がリセット・イネーブルにされた状態におけるウォッチドッグタイマ（３５）のタイムアウト、又は第２レジスタ（５１）に対するリセット・イネーブルの設定のいずれかによってリセットを指示する。前記第２の内部リセット信号（ｒｅｓ＿ｔｐ２）は、外部リセット信号の変化、又はウォッチドッグタイマのタイムアウトのいずれかによってリセットを指示する。前記第３の内部リセット信号（ｒｅｓ＿ｔｐ３）は、外部リセット信号の変化によってリセットを指示する。上記３種類の内部リセット信号を用いることにより、一部の回路の異常を解消するのにサーバ全体の動作停止を招くことなくリセットを行うことができ、サーバ管理に好適である。
【００２１】
〔２〕本発明の代表的な実施の形態に係るデータ処理システムは、ホストプロセッサ（２）、前記ホストプロセッサに接続されたノースブリッジ（３）、前記ノースブリッジに接続されたメインメモリ（９）、前記ノースブリッジに接続されたサウスブリッジ（４）、インタフェース制御ＬＳＩ（２０）、ローカルメモリ（２２）、及びネットワークインタフェースコントローラ（１７）を有する。前記インタフェース制御ＬＳＩは、前記サウスブリッジからメインバンドバス（１５）を介する入力に応答して画像処理を行なう画像処理部（２３）と、前記画像処理部に接続され画像データを圧縮可能な圧縮部（２４）と、インタフェース部（２５）と、を１個の半導体基板に有する半導体集積回路である。前記インタフェース部は、共通内部バス（３０）に接続された中央処理装置（３１）、外部メモリインタフェース回路（３２）、及びネットワークインタフェース回路（３３）を備える。前記外部メモリインタフェース回路は前記ローカルメモリに接続可能にされる。前記ネットワークインタフェース回路は前記メインバンドバスに接続する前記ネットワークインタフェースコントローラに、サイドバンドバス（２１）を介して接続される。前記圧縮部は前記共通内部バスに接続される。前記画像処理部は専用内部バス（３７）により前記外部メモリインタフェース回路に接続される。前記画像処理部は画像データを前記専用内部バス経由で前記ローカルメモリに格納する。前記圧縮部は画像処理部から供給された画像データを圧縮可能である。
【００２２】
これによれば、上記同様に、外部バスからの指示に応答する画像処理部によるグラフィック処理の画像データがメモリマネージメントのためのデータと共通内部バス上で競合することはない。共通内部バス及び専用内部バス上でのデータ伝送速度は速い。メモリの共通化が可能である。
【００２３】
一つの具体的な形態として、前記インタフェース部はＩＰＭＩに準拠したインタフェース機能を用いてサーバのリモートマネジメントを行う。
【００２４】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２５】
《ＰＣサーバにメインボード》
図１には本発明に係るデータ処理装置としてＰＣサーバのメインボードが例示される。メインボード（ＭＢＯＡＲＤ）１の表面には所定の配線パターンが形成され、その上に所定のデバイスが実装されている。図においてメインボード１は、ホストデバイスとしてホストプロセッサ（ＨＣＰＵ）２を有し、チップセットとしてメモリコントロールハブのようなノースブリッジ（ＮＢ）３とＩ／Ｏコントロールハブのようなサウスブリッジ（ＳＢ）４を有する。ノースブリッジ３にはホストプロセッサ２が接続される。サウスブリッジ４は各種のＩ／Ｏが接続される。ノースブリッジ３とホストプロセッサ２は高速なフロントサイドバス（ＦＳＢ）６で接続される。ノースブリッジ３とサウスブリッジ４の間は数ギガｂｐｓの高速かつ排他的なリンク（HyperTransportなど）７で接続される。ノースブリッジ３は、ＣＰＵインタフェース、メモリインタフェース、ＰＣＩ＿Express（ＰＣＩｅｘｐと記す）などのインタフェース機能を有する。８はノースブリッジ３から引き出されたメモリバスであり、ここにはＤＤＲ２＿ＳＤＲＡＭ（Double Data Rate２ Synchronous Dynamic Random Access Memory）等のメインメモリ（ＭＭＲＹ）９が接続される。１０はノースブリッジ３に接続するＰＣＩｅｘｐバスであり図示を省略するＰＣＩデバイスが接続される。サウスブリッジ４は、ＰＣＩ＿Express、ＡＴＡ、ＬＰＣ等のインタフェース機能を有する。１１はＡＴＡバスであり例えばＨＤＤ等のディスクストレージドライブ（ＳＴＲＧ）１２が接続される。１３はＬＰＣ（Low Pin Count）やＵＳＢ（Universal Serial Bus）等の低速バスであり、マウスやキーボードなどの入出力デバイス（Ｓ−Ｉ／Ｏ）１４に接続される。１５はサウスブリッジ４に接続するＰＣＩｅｘｐバスであり、ネットワークインタフェースコントローラ（ＮＩＣ）１７が接続される。ネットワークインタフェースコントローラ１７にとってＰＣＩｅｘｐバス１５はメインバンドバスとして位置付けられる。ネットワークインタフェースコントローラ１７はイーサネット（登録商標）のプロトコル制御を行い、ネットワークケーブル１８に接続する。サウスブリッジ４にはＰＣＩｅｘｐバス１５とＬＰＣバス１３を介して、サーバのリモートマネジメントに利用されるＢＭＣ（Baseboard Management Controller）コントローラ等を混載したＢＭＣ混載ＬＳＩ（ＢＭＣｍｉｘ）２０が接続され、ＢＭＣ混載ＬＳＩ２０にはローカルメモリ（ＬＭＲＹ）２２が接続される。ローカルメモリ２２は例えばＤＤＲ２＿ＳＤＲＡＭとされる。ＢＭＣ混載ＬＳＩ２０はサブバンドバスとして位置付けられる低速バス２１によってもネットワークインタフェースコントローラ１７に接続する。低速バス２１は例えばＲＭＩＩ（Reduced Media Independent Interface）又はＩＩＣ（Inter IC）のようなバスである。尚、ＢＭＣ混載ＬＳＩ２０はＰＣＩ＿Expressインタフェース機能を備えるから、破線で示すように、ノースブリッジ３のＰＣＩｅｘｐバス１０に接続されてもよい。
【００２６】
図２にはＢＭＣ混載ＬＳＩ２０の一例が示される。ＢＭＣ混載ＬＳＩ２０は、前記サウスブリッジ４からＰＣＩｅｘｐバス１５を介する入力に応答して画像処理を行なう画像処理部（ＧＲＰＨ）２３と、前記画像処理部２３に接続され画像データを圧縮可能な圧縮部（ＶＣＥ）２４と、ＢＭＣ部（ＢＭＣＰ）２５と、を１個の半導体基板に有する。前記ＢＭＣ部２５は、共通内部バス３０に接続された中央処理装置（ＣＰＵ）３１、外部メモリインタフェース回路（ＥＸＭＩＦ）３２、ネットワークインタフェース回路（ＮＥＴＩＦ）３３、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）３４、ウォッチドッグタイマ（ＷＤＴ）３５、およびリセット制御論理回路（ＲＳＴＬＯＧ）３６を備える。共通内部バス３０はバスブリッジ回路（ＢＢＲＤＧ）３９を介して周辺バス３８に結合され、周辺バス３８にはＵＢＳインタフェース回路（ＵＳＢＩＦ）４０及びＬＰＣインタフェース回路（ＬＰＣＩＦ）４１が設けられ、それらには前記低速バス１３が接続する。
【００２７】
外部メモリインタフェース回路３２は前記ローカルメモリ２２に接続可能にされる。前記ネットワークインタフェース回路３３はサイドバンドバスとしての低速バス２１を介して前記ネットワークインタフェースコントローラ１７に接続される。前記圧縮部２４は前記共通内部バス３０に接続される。
【００２８】
特に制限されないが、共通内部バス３０はパケット交換方式のスプリットトランザクションバスとされる。このバス３０には、転送要求内容を含むリクエストパケットと、応答内容を含むレスポンスパケットがやり取りされる。リクエストパケットを発行してレスポンスパケットを受け取る回路をイニシエータコンポーネント、リクエストパケットを受け取ってレスポンスパケットを返す回路をターゲットコンポーネントと称し、そのバスに接続する回路はバスマスタであるのかバススレーブであるかに応じてそのバスとのインタフェース部分に前記イニシエータコンポーネント又はターゲットコンポーネントを有する。図示は省略するが、このスプリットトランザクションバスは、イニシエータコンポーネントから発行されるリクエストパケットとターゲットコンポーネントから発行されるレスポンスパケットに関する競合を調停するパケットルータが配置される。
【００２９】
前記画像処理部２３は専用内部バス３７により前記外部メモリインタフェース回路３２に接続される。前記画像処理部２３はサウスブリッジ４からコマンドを受け取り、これに従って画像データに対する画像処理を行なう。画像データはサウスブリッジ４から受け取り、描画や表示のための画像処理を行なう。画像処理部は専用内部バス３７を経由して外部メモリインタフェース回路３２の制御を行い、受け取った画像データのデータバッファ、画像処理のワークメモリとして前記ローカルメモリ２２をアクセスする。前記圧縮部２４は、画像処理部２３から供給された画像データ、或いはローカルメモリ２２から読み出した画像データの圧縮を行う。前記圧縮部２４は画像圧縮処理において外部メモリインタフェース回路３２を介してローカルメモリ２２を使用することができる。
【００３０】
中央処理装置３１は命令制御部と実行部を有する。命令制御部は命令実行順序を制御すると共に命令フェッチとフェッチした命令のデコードを行なう。命令制御部は命令フェッチアドレスを演算する命令アドレス演算器を有する。実行部は命令デコード結果に従ってオペランドアドレスの演算及びオペランドに対するデータ演算を行って命令を実行する。中央処理装置３１はローカルメモリ２２に格納されたプログラムを実行することにより、ＩＰＭＩに準拠したインタフェース機能を実現し、サーバの管理並びに監視のためのリモートマネジメントを行う。リモートマネジメントとして、例えば、電源オン・オフ制御機能、サーバのハードウェア上で生じた事象を収集するリモート情報収集機能、障害の検知と検知した障害情報をサーバから管理用ＰＣに通報する障害検知及び通報機能、電源オンからＯＳ（Operating System）がブートするまでに管理用ＰＣ上でサーバ側の画面を見ながらキー操作を可能にするようなリモートコンソール機能等を実現する。例えばメインボード１を使用したＰＣサーバにおけるリモートマネジメント機能の一部として、遠隔地にあるＰＣサーバ（リモートマシン)を操作する際、手元のコンピュータ（ホストマシン)からネットワーク１８経由でキーボード及びマウス等の操作情報を送り、リモートマシン上で必要な処理を実行した上で、リモートマシン上の画面の画像情報をネットワーク経由でホストマシンが受け取って画面に表示するというような動作が可能にされる。
【００３１】
《リモートマネジメントによるデータ伝送》
リモートマネジメント機能によって実現されるデータ伝送動作について説明する。図２にはリモートマシン上の画面の画像情報をネットワーク経由でホストマシンに出力するときのデータの流れが例示される。前記画像処理部２３はサウスブリッジ４からコマンドを受け取り、これに従って画像データに対する画像処理を行なう。画像処理部は専用内部バス３７を経由して外部メモリインタフェース回路３２の制御を行い、受け取った画像データ或いは画像処理された画像データをローカルメモリ２２に格納する（経路Ｐａ）。画像処理部２３はローカルメモリ２２に格納された画像データを圧縮部２４に送り（経路Ｐｂ）、圧縮部は画像処理部２３から供給された画像データを圧縮する。中央処理装置３１は圧縮された画像データをネットワークインタフェース回路３３からネットワークインタフェースコントローラ１７に供給する（経路Ｐｃ、Ｐｄ）。Ｐｅは中央処理装置３１による命令フェッチの経路を示している。
【００３２】
リモートマシン上の画面データの転送動作で明らかなように、ＢＭＣ混載ＬＳＩ２０は画像処理部２３、圧縮部２４及びＢＭＣ部２５を１個の半導体チップに有しているから、それらの間のデータ転送を高速化できる。ＢＭＣ混載ＬＳＩ２０をマルチチップで構成する場合に比べて、それらの間のデータ転送を高速化でき、低消費電力並びに部品点数の低減に寄与することができる。また、画像情報を画像処理部が受け取って外部メモリに格納する専用内部バス３７を共通内部バス３０から分離している。共通内部バス３０にはリモートマネジメントのためのネットワークインタフェース回路３３と共に中央処理装置３１が接続され、前記専用内部バス３７はこの共通内部バス３０を経由することを要しないデータパスになるから、サウスブリッジ４からの指示に応答する画像処理部２３によるグラフィック処理の画像データがメモリマネージメントのための別のデータと共通内部バス３０上で競合することはない。この点においても上記データ転送の高速化に寄与する。更に、外部メモリインタフェース回路３２に接続するローカルメモリ２２を画像圧縮のためのバッファメモリや中央処理装置３１のワークメモリ等にも利用でき、メモリの共通化が可能である。画像処理部２３、圧縮部２４及びＢＭＣ部２５が夫々個別にワークメモリを持たなくてもよい。
【００３３】
図３にはリモートマシン上の画面の画像情報をネットワーク経由でホストマシンに出力するときＤＭＡＣを用いるときのデータの流れが例示される。図２との相違点は圧縮部２４で圧縮された画像データをネットワークインタフェース回路３３からネットワークインタフェースコントローラ１７に供給するとき、ＤＭＡＣ３４がそのデータ転送制御を行う（経路Ｐｆ、Ｐｇ）ことである。これにより中央処理装置３１の負担を軽減することができる。ＤＭＡＣ３４に対するデータ転送制御条件の設定は予め中央処理装置３１が行う。この条件設定動作は画像処理部２３又は圧縮部２４の動作中に行なえばよい。共通内部バス３０と専用内部バス３７が分離されているので、それらの動作と条件設定動作はバス上で競合しない。
【００３４】
図４にはリモートマシン上の画面の画像情報をネットワーク経由でホストマシンに出力するとき暗号化するときのデータの流れが例示される。図３との第１の相違点は共通内部バス３０に暗号化・復号回路（ＥＣＤＥＣ）４３が配置されていることである。暗号化・復号回路４３は、特に制限されないが、中央処理装置３１からの指示に従ってデータの暗号化又は復号処理を行なう。第２の相違点は、圧縮部２４で圧縮された画像データを中央処理装置３１の指示に従って暗号化・復号回路４３で暗号化（経路Ｐｈ，Ｐｉ）し、これによって暗号化されたデータをネットワークインタフェース回路３３からネットワークインタフェースコントローラ１７に供給するとき、ＤＭＡＣ３４がそのデータ転送制御を行う（経路Ｐｊ、Ｐｋ）ことである。これにより、ネットワークを通じて転送されるデータの秘匿性を高めることができ、他者によるデータの悪用等に対する耐性を高めることができる。
【００３５】
図５にはリモートマシン上のキーボードやマウス等の周辺機器の情報をネットワーク経由でホストマシンに出力するときのデータ流れが例示される。ＵＳＢＩＦ４０やＬＰＣＩＦ４１に入力した周辺機器の情報をネットワークインタフェース回路３３からネットワークインタフェースコントローラ１７に供給するとき、ＤＭＡＣ３４がそのデータ転送制御を行う（経路Ｐｍ、Ｐｎ）。ＤＭＡＣ３４の制御に換えて直接中央処理装置３１が転送制御を行ってよい。
【００３６】
図６には画像処理部及び圧縮部の夫々にバッファメモリを設けたＢＭＣ混載ＬＳＩの例が示される。画像処理部２３に専用のバッファメモリ（ＢＵＦＭ）４４を設け、圧縮部２４に専用のバッファメモリ（ＢＵＦＭ）４５を設ける。外部メモリインタフェース回路３２の帯域が十分で無い場合等に性能低下を回避できる。但し、ＢＭＣ混載ＬＳＩ２０の外部端子数及びパッケージサイズはその分だけ増大する。
【００３７】
《リセット機能》
次にＢＭＣ混載ＬＳＩのリセット機能について説明する。図２等に例示される前記ウォッチドッグタイマ３５は所定のインターバルでカウンタリセットが行われる度にカウント動作を初期値からやり直すカウンタを有し、所定のインターバルでカウンタリセットが行われなかったときにタイムアウト信号φｔｏを出力する。リセット制御論理回路３６はマニュアル・リセット・コントロール・レジスタ（ＭＲＳＴＣＲ）５０とソフトウェアリセットレジスタ（ＳＲＳＴＲ）５１を有し、外部リセット信号ＲＥＳが入力されると共にタイムアウト信号φｔｏが入力され、ＢＭＣ混載ＬＳＩ２０の内部回路に対する内部リセット信号ｒｅｓ１〜ｒｅｓｎを生成する。内部リセット信号ｒｅｓ１〜ｒｅｓｎは第１乃至第３タイプの何れかに分類される。
【００３８】
図７には内部リセット信号の第１乃至第３タイプの意義が例示される。第１タイプの内部リセット信号ｒｅｓ＿ｔｐ１は、外部リセット信号ＲＥＳの活性化、ＭＲＳＴＣＲ５０の対応ビットの設定がリセット・イネーブルにされた状態におけるタイムアウト信号φｔｏの活性化、又はＳＲＳＴＲ５１の対応ビットに対するリセット・イネーブルの設定のいずれかによってリセットを指示する。ＭＲＳＴＣＲ５０、ＳＲＳＴＲ５１の対応ビットとは第１タイプの内部リセット信号毎に割り当てられるビットを意味する。したがって、第１タイプの内部リセット信号ｒｅｓ＿ｔｐ１がどの場合に活性化されるかはＭＲＳＴＣＲ５０、ＳＲＳＴＲ５１の設定内容に従って決定される。ＭＲＳＴＣＲ５０、ＳＲＳＴＲ５１はリセット時に初期値に設定されるが、その後、中央処理装置３１によってプログラマブルに設定変更可能にされ、ＰＣサーバの内部状態に応じてリセットを指示する事象とリセット対象回路を可変に制御することができる。第２タイプの内部リセット信号ｒｅｓ＿ｔｐ２は、前記第２の内部リセット信号は、外部リセット信号ＲＥＳの活性化、又はタイムアウト信号ファイｔｏの活性化のいずれかによってリセットを指示する。前記第３の内部リセット信号ｒｅｓ＿ｔｐ３は、外部リセット信号ＲＥＳの活性化によってリセットを指示する。上記３種類の内部リセット信号を用いることにより、一部の回路の異常を解消するのにサーバ全体の動作停止や招くことなくリセットを行うことができ、サーバ管理に好適である。尚、内部リセット信号の幾つかをポートを介してＢＭＣ混載ＬＳＩ２０の外部回路に対するリセット信号に利用することも可能である。
【００３９】
ＢＭＣ混載ＬＳＩ２０のリセット動作はＰＣサーバが極力動作を継続することができるように選択される。中央処理装置３１が正常に動作しなくなったときは外部リセット信号ＲＥＳ又はウォッチドッグタイマのタイムアウト信号φｔｏを用いて全体的なリセットが行われる。周辺バス３８に接続する内部回路が正常動作しなくなった時はＳＲＳＴＲ５１の対応ビットを設定して、対応回路のみソフトウェアリセットすればよい。スプリットトランザクションバスとして機能される共通内部バス３０に接続する回路が正常動作しなくなったときには、ターゲットコンポーネントとイニシエータコンポーネントの状態を把握してソフトウェアリセットを行わなければならない。イニシエータコンポーネントによる発行済みのリクエストパケットに対してターゲットコンポーネントからレスポンスパケットが返されるにはパケットルータによる調停とタイミング制御に依存し、バスの動作サイクル単位内で完結するバス制御とは相違されるからである。
【００４０】
図８には共通内部バスに接続された内部回路に対する中央処理装置による内部リセット制御手順が例示される。例えば中央処理装置３１が異常を検出すると（Ｓ１）、中央処理装置３１はリセットに必要な処理以外には共通内部バス３０を利用する新たなアクセスを停止する（Ｓ２）。次に、イニシエータコンポーネント（ＩＮＩＴＩＡ）にパワーダウンリクエスト発行し（Ｓ３）、それに対するパワーダウンのアクノリッジを待つ（Ｓ４）。イニシエータコンポーネントのパワーダウンを確認した後、中央処理装置３１はターゲットコンポーネント（ＴＲＧ）にパワーダウンリクエスト発行し（Ｓ５）、それに対するパワーダウンのアクノリッジを待つ（Ｓ６）。ターゲットコンポーネントのパワーダウンを確認した後、ＳＲＳＴＲ５１の対応ビットを設定することにより（Ｓ７）、対応回路がソフトウェアリセットされる（Ｓ８）。
【００４１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４２】
例えば、ＢＭＣ混載ＬＳＩのバス構造は図２等に限定されず適宜変更可能であり、周辺バス３８を更に階層化して種々の周辺機能とのインタフェース回路を接続するようにしてよい。また、本発明はネットワークを経由して遠隔地にあるコンピュータを操作するリモートシステムだけでなく、一般的なサーバ・クライアントシステムのサーバ、更には映像配信用サーバ、或いはリモートマネジメント機能を搭載した一般的なパーソナル・コンピュータ等にも適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明に係るデータ処理装置としてＰＣサーバのメインボードを例示するブロック図である。
【図２】ＢＭＣ混載ＬＳＩの一例が示すブロック図である。
【図３】リモートマシン上の画面の画像情報をネットワーク経由でホストマシンに出力するときＤＭＡＣを用いるときのデータの流れを例示するブロック図である。
【図４】リモートマシン上の画面の画像情報をネットワーク経由でホストマシンに出力するとき暗号化するときのデータの流れを例示するブロック図である。
【図５】リモートマシン上のキーボードやマウス等の周辺機器の情報をネットワーク経由でホストマシンに出力するときのデータ流れを例示するブロック図である。
【図６】画像処理部及び圧縮部の夫々にバッファメモリを設けたＢＭＣ混載ＬＳＩを例示するブロック図である。
【図７】内部リセット信号の第１乃至第３タイプの意義を示す説明図である。
【図８】共通内部バスに接続された内部回路に対する中央処理装置による内部リセット制御手順を例示するフローチャートである。
【符号の説明】
【００４４】
１  メインボード（ＭＢＯＡＲＤ）
２  ホストプロセッサ（ＨＣＰＵ）
３  ノースブリッジ（ＮＢ）
４  サウスブリッジ（ＳＢ）
６  フロントサイドバス（ＦＳＢ）
７  高速かつ排他的な接続リンク
８  メモリバス
９  ＤＤＲ２＿ＳＤＲＡＭ
１０  ＰＣＩｅｘｐバス
１１  ＡＴＡバス
１２  ディスクストレージドライブ（ＳＴＲＧ）
１３  低速バス
１４  入出力デバイス（Ｓ−Ｉ／Ｏ）
１５  ＰＣＩｅｘｐバス
１７  ネットワークインタフェースコントローラ（ＮＩＣ）
１８  ネットワークケーブル
２０  ＢＭＣ混載ＬＳＩ（ＢＭＣｍｉｘ）
２２  ローカルメモリ（ＬＭＲＹ）
２３  画像処理部（ＧＲＰＨ）
２４  圧縮部（ＶＣＥ）
２５  ＢＭＣ部（ＢＭＣＰ）
３０  共通内部バス
３１  中央処理装置（ＣＰＵ）
３２  外部メモリインタフェース回路（ＥＸＭＩＦ）
３３  ネットワークインタフェース回路（ＮＥＴＩＦ）
３４  ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）
３５  ウォッチドッグタイマ（ＷＤＴ）
３６  リセット制御論理回路（ＲＳＴＬＯＧ）
３７  専用内部バス
３８  周辺バス
３９  バスブリッジ回路（ＢＢＲＤＧ）
４０  ＵＢＳインタフェース回路（ＵＳＢＩＦ）
４１  ＬＰＣインタフェース回路（ＬＰＣＩＦ）
４３  暗号化・復号回路（ＥＣＤＥＣ）
５０  マニュアル・リセット・コントロール・レジスタ（ＭＲＳＴＣＲ）
５１  ソフトウェアリセットレジスタ（ＳＲＳＴＲ）
ｒｅｓ＿ｔｐ１  第１タイプの内部リセット信号
ｒｅｓ＿ｔｐ２  第２タイプの内部リセット信号
ｒｅｓ＿ｔｐ３  第３タイプの内部リセット信号
ｒｅｓ１〜ｒｅｓｎ  内部リセット信号
ＲＥＳ  外部リセット信号
φｔｏ  タイムアウト信号
【図１】
2008176682.tif 000003
【図２】
2008176682.tif 000004
【図３】
2008176682.tif 000005
【図４】
2008176682.tif 000006
【図５】
2008176682.tif 000007
【図６】
2008176682.tif 000008
【図７】
2008176682.tif 000009
【図８】
2008176682.tif 000010