(57)【要約】【課題】近年、半導体集積回路の設計において、半導体プロセスの微細化、技術の高度化に伴い、マスク修正時におけるコスト増大及び設計精度の悪化が問題となっている。【解決手段】本発明の半導体集積回路及び半導体集積回路の修正方法は、半導体集積回路のレイアウト設計において、実動作セルと回路修正用のダミーセルを並列して配置し、回路修正時におけるレイアウト変更を最低限に抑えることで、マスク修正時の修正層数の削減かつ設計精度悪化の防止を実現する。【選択図】図２
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【特許請求の範囲】
【請求項１】
同一層に並列に配した二本の電源線と、前記同一層において前記二本の電源線間に配したグランド線と、前記二本の電源線の一方と前記グランド線とに接続するように配した実動作フリップフロップと、前記実動作フリップフロップにおけるクロック端子を含む入力端子と、前記二本の電源線の他方と前記グランド線とに接続するように配したダミーフリップフロップと、前記ダミーフリップフロップにおけるクロック端子を含む入力端子とを備えた半導体集積回路であって、前記ダミーフリップフロップは前記実動作フリップフロップにおける前記クロック端子と前記ダミーフリップフロップにおける前記クロック端子との前記グランド線の配線方向の距離が前記実動作フリップフロップ一つ分の長さより近くなるように配され、前記ダミーフリップフロップにおける前記入力端子を前記電源線又は前記グランド線のいずれかに接続する際に介する第１のコンタクトと、前記ダミーフリップフロップにおける前記入力端子と前記第１のコンタクトとを接続する第１の配線とを備えたことを特徴とする半導体集積回路。
【請求項２】
同一層に並列に配した二本のグランド線と、前記同一層において前記二本のグランド線間に配した電源線と、前記二本のグランド線の一方と前記電源線とに接続するように配した実動作フリップフロップと、前記実動作フリップフロップにおけるクロック端子を含む入力端子と、前記二本のグランド線の他方と前記電源線とに接続するように配したダミーフリップフロップと、前記ダミーフリップフロップにおけるクロック端子を含む入力端子とを備えた半導体集積回路であって、前記ダミーフリップフロップは前記実動作フリップフロップにおける前記クロック端子と前記ダミーフリップフロップにおける前記クロック端子との前記電源線の配線方向の距離が前記実動作フリップフロップ一つ分の長さより近くなるように配され、前記ダミーフリップフロップにおける前記入力端子を前記電源線又は前記グランド線のいずれかに接続する際に介する第１のコンタクトと、前記ダミーフリップフロップにおける前記入力端子と前記第１のコンタクトとを接続する第１の配線とを備えたことを特徴とする半導体集積回路。
【請求項３】
前記実動作フリップフロップにおける前記クロック端子と前記ダミーフリップフロップにおける前記クロック端子とを結んだ線分が、前記二本の電源線又は前記二本のグランド線間に配した前記グランド線又は前記電源線と垂直に交わることを特徴とする請求項１及び２のいずれか１項記載の半導体集積回路。
【請求項４】
電源線と、前記電源線と同一層かつ並列に配したグランド線と、前記電源線と前記グランド線とに接続するように配した実動作フリップフロップ及びダミーフリップフロップと、前記実動作フリップフロップにおけるクロック端子を含む入力端子と、前記ダミーフリップフロップにおけるクロック端子を含む入力端子とを備えた半導体集積回路であって、前記ダミーフリップフロップは前記実動作フリップフロップにおける前記クロック端子と前記ダミーフリップフロップにおける前記クロック端子との距離が前記実動作フリップフロップ一つ分の長さより近くなるように配され、前記ダミーフリップフロップにおける前記入力端子を前記電源線又は前記グランド線のいずれかに接続する際に介する第１のコンタクトと、前記ダミーフリップフロップにおける前記入力端子と前記第１のコンタクトとを接続する第１の配線とを備えたことを特徴とする半導体集積回路。
【請求項５】
前記実動作フリップフロップ及び前記ダミーフリップフロップが互いに隣接していることを特徴とする前項記載の半導体集積回路。
【請求項６】
請求項１乃至５のいずれか１項記載の半導体集積回路において、前記第１の配線を消去し、前記実動作フリップフロップにおける前記クロック端子と前記ダミーフリップフロップにおける前記クロック端子とを第２の配線にて接続する半導体集積回路の修正方法。
【請求項７】
前記実動作フリップフロップにおける前記クロック端子から前記ダミーフリップフロップにおける前記クロック端子の方向に、回路修正用配線が伸びていることを特徴とする請求項１，２及び４のいずれか１項記載の半導体集積回路。
【請求項８】
同一層に並列に配した二本の電源線と、前記同一層において前記二本の電源線間に配したグランド線と、前記二本の電源線の一方と前記グランド線とに接続するように配した実動作フリップフロップと、前記実動作フリップフロップにおけるクロック端子を含む入力端子と、前記二本の電源線の他方と前記グランド線とに接続するように配したダミーフリップフロップと、前記ダミーフリップフロップにおけるクロック端子を含む入力端子と、前記ダミーフリップフロップにおける前記入力端子を前記電源線又は前記グランド線のいずれかに接続する際に介する第１のコンタクトと、前記ダミーフリップフロップにおける前記入力端子と前記第１のコンタクトとを接続する第１の配線と、前記実動作フリップフロップにおける前記クロック端子から前記ダミーフリップフロップにおける前記クロック端子の方向に伸びている回路修正用配線とを備えた半導体集積回路。
【請求項９】
同一層に並列に配した二本のグランド線と、前記同一層において前記二本のグランド線間に配した電源線と、前記二本のグランド線の一方と前記電源線とに接続するように配した実動作フリップフロップと、前記実動作フリップフロップにおけるクロック端子を含む入力端子と、前記二本のグランド線の他方と前記電源線とに接続するように配したダミーフリップフロップと、前記ダミーフリップフロップにおけるクロック端子を含む入力端子と、前記ダミーフリップフロップにおける前記入力端子を前記電源線又は前記グランド線のいずれかに接続する際に介する第１のコンタクトと、前記ダミーフリップフロップにおける前記入力端子と前記第１のコンタクトとを接続する第１の配線と、前記実動作フリップフロップにおける前記クロック端子から前記ダミーフリップフロップにおける前記クロック端子の方向に伸びている回路修正用配線とを備えた半導体集積回路。
【請求項１０】
電源線と、前記電源線と同一層かつ並列に配したグランド線と、前記電源線と前記グランド線とに接続するように配した実動作フリップフロップ及びダミーフリップフロップと、前記実動作フリップフロップにおけるクロック端子を含む入力端子と、前記ダミーフリップフロップにおけるクロック端子を含む入力端子と、前記ダミーフリップフロップにおける前記入力端子を前記電源線又は前記グランド線のいずれかに接続する際に介する第１のコンタクトと、前記ダミーフリップフロップにおける前記入力端子と前記第１のコンタクトとを接続する第１の配線と、前記実動作フリップフロップにおける前記クロック端子から前記ダミーフリップフロップにおける前記クロック端子の方向に伸びている回路修正用配線とを備えた半導体集積回路。
【請求項１１】
請求項７乃至１０のいずれか１項記載の半導体集積回路において、前記第１の配線を消去し、前記ダミーフリップフロップにおける前記クロック端子と前記回路修正用配線とを第３の配線にて接続する半導体集積回路の修正方法。
【請求項１２】
請求項１乃至５及び７乃至１０のいずれか１項記載の半導体集積回路において、前記電源線又は前記グランド線と前記ダミーフリップフロップにおける前記入力端子との接続が、前記電源線又は前記グランド線から第１の積層用コンタクト及び第１の積層用配線が交互に積み上げられた第１の積層群と、前記ダミーフリップフロップにおける前記入力端子から第２の積層用コンタクト及び第２の積層用配線が交互に積み上げられた第２の積層群と、前記第１の積層用コンタクト及び前記第２の積層用コンタクトのうち同一層に配された一組を接続する接続用配線とによって構成されたことを特徴とする半導体集積回路。
【請求項１３】
請求項１２記載の半導体集積回路において、前記実動作フリップフロップにおける前記クロック端子から第３の積層用コンタクト及び第３の積層用配線が交互に積み上げられた第３の積層群を備え、前記第１の積層用配線又は前記接続用配線を消去し、前記ダミーフリップフロップにおける前記クロック端子から積み上げられた第２の積層用配線又は前記接続用配線と前記第３の積層用配線とを、消去された前記第１の積層用配線又は前記接続用配線と同一層において第４の配線を用いて接続する半導体集積回路の修正方法。
【請求項１４】
請求項１乃至５及び７乃至１０のいずれか１項記載の半導体集積回路において、前記電源線又は前記グランド線から第４の積層用コンタクト及び第４の積層用配線が交互に積み上げられた第４の積層群を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び半導体集積回路の修正方法に関するものであり、特に回路修正が発生した場合に、修正する層数を極力抑え、かつ特性も落とさずに回路修正を実現するための技術に属する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化および技術の高度化が進んでいる。これに伴い、マスク費も高騰しているのが現状である。そのため回路修正に伴うマスク修正はできるだけ修正する層数を抑えることが求められている。同時にクロック系への修正の際は、修正によるスキュー変動の抑制も求められている。
【０００３】
従来、システムＬＳＩで回路修正を行う場合、回路内に本来の機能には不必要なセル（以下、ダミーセルとする。）をあらかじめ組み込んでおく手法がある。前記ダミーセルのうち、フリップフロップ（以下、ＦＦとする。）を使用した回路修正を行う場合、以下の二つの手法を実施している（特許文献１参照）。
【０００４】
第一の手法を図１３に示す。第一の手法では、ＦＦセル差し替え用のダミーセル３４（以下、ダミーダミーセルとする。）を備え、ＦＦセルの代わりにダミーダミーセル３４を接続してクロックツリーシンセシス（以下、ＣＴＳとする。）を実施しておき、その後、ＦＦセルの追加を含む回路修正が必要となった場合、前記回路修正部分に接続されているダミーダミーセル３４とＦＦセル３５との置き換えを実施する。
【０００５】
ここでＣＴＳとは、クロック信号にバッファツリーを形成し、本来の機能に必要なＦＦだけでなく、ダミーダミーセルを含めて、クロックスキューが合うように最適な場所にバッファを配置することをいう。
【０００６】
第二の手法を図１４に示す。第二の手法では、ダミーダミーセル３６の近傍に予めダミーＦＦ３７を配置し、その後、ダミーＦＦの追加を含む回路修正が必要となった場合、回路修正が必要な箇所の近傍にあるダミーダミーセル３６の配線を切断し、ダミーダミーセル３６の近傍に配置されたダミーＦＦ３７を切断したダミーダミーセル３６の代わりに接続する。
【特許文献１】特開２００５−３２２６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体集積回路では次のような問題がある。
【０００８】
従来の半導体集積回路では、第一の手法であるとセルの置き換えが必要であり、拡散層（下地）と配線層（上地）両方の変更が必須となるので、コスト（マスク費等）及び開発期間の点で大きな問題となる。
【０００９】
第二の手法であると配線の繋ぎ換えが必要であり、ダミーダミーセルへの配線長と、繋ぎ換え後のダミーＦＦセルへの配線長とで差が生じてしまうため、クロックスキューに悪影響を与えることになる。また、クロック配線はシグナルインテグリティを考慮した配線をしていることが多く、繋ぎ換えによる配線混雑の発生、及び修正された配線自体へのシグナルインテグリティ対策が不十分といった問題が懸念される。
【課題を解決するための手段】
【００１０】
前記の課題を解決するために、本発明は、実動作ＦＦとダミーＦＦとを並列して配している。
【００１１】
具体的に、第一の発明は、グランド線を中心として同一層に二本の電源線を並列に配置し、前記二本の電源線の一方と前記グランド線とに接続するように実動作ＦＦを配置する。そして、回路修正が発生した場合に備えて前記二本の電源線の他方と前記グランド線とに接続するようにダミーＦＦを配置する。このとき、前記実動作ＦＦにおけるクロック端子と前記ダミーＦＦにおけるクロック端子との前記グランド線の配線方向の距離が前記実動作ＦＦ一つ分の長さより近くなるように配置するが、この距離はできるだけ近くなることが望ましい。さらに、前記ダミーＦＦにおけるクロック端子を含む入力端子を第１のコンタクト及び第１の配線を介して前記電源線又は前記グランド線に接続する。これによって、回路修正が発生した場合であっても、前記第１の配線並びに前記実動作ＦＦ及び前記ダミーＦＦの前記クロック端子を接続する配線の修正のみで対応できるため、セルの置き換えや配線の繋ぎ換えを行う必要がなくなり、修正層数の低減、スキュー変動の抑制、配線混雑の抑制及びシグナルインテグリティ対策を実現する。
【００１２】
なお、このとき電源線を中心として二本のグランド線を同一層に並列に配置してもよい。また、前記実動作ＦＦにおける前記クロック端子と前記ダミーＦＦにおける前記クロック端子とを結んだ線分が、前記二本の電源線又は前記二本のグランド線間に配した前記グランド線又は前記電源線と垂直に交わることによって、回路修正が発生しても修正すべき配線の距離を最小限に抑えることができ、よりスキュー変動の抑制等に繋がる。
【００１３】
第二の発明は、電源線とグランド線とを同一層に並列に配置し、前記電源線と前記グランド線とに接続するように、実動作ＦＦ及びダミーＦＦを配した上で、前記ダミーＦＦにおけるクロック端子を含む入力端子を第１のコンタクト及び第１の配線を介して前記電源線又は前記グランド線に接続することによって第一の発明と同様の効果が得られる。
【００１４】
なお、このとき前記実動作ＦＦにおけるクロック端子との前記ダミーＦＦにおけるクロック端子との距離が前記実動作ＦＦ一つ分の長さより近くなければならない。そして、この距離が近ければ近いほど回路修正発生時における修正すべき配線の距離を抑えることができ、よりスキュー変動の抑制等に繋がる。前記実動作ＦＦと前記ダミーＦＦとが隣接していれば、両ＦＦにおける前記クロック端子どうしの距離を最小限に抑えることができ、発明の効果も高い。
【００１５】
これら第一の発明及び第二の発明において、前記実動作ＦＦ及び前記ダミーＦＦの配置構成では、配線修正される箇所に予め回路修正用配線を配置しておくことで、より僅かな部分のみで配線を修正することができ、さらなるスキュー変動の抑制が実現可能となる。なお、第一の発明及び第二の発明では、前記実動作ＦＦの前記クロック端子と前記ダミーＦＦの前記クロック端子とを配線で接続したときの距離をできるだけ短くすることで、回路修正による配線の修正を回路中の極僅かな部分で可能にし、クロックスキュー及びクロストークへの影響を極力抑えることができるが、配線修正される箇所に予め前記回路修正用配線を配置しておくのであれば、第一の発明及び第二の発明にあるような前記両クロック端子の距離を考慮して前記両ＦＦの位置関係を制約しなくても、発明の効果は得ることができる。また、前記ダミーＦＦにおける前記入力端子を前記電源線又は前記グランド線に接続するときについても、配線距離ができるだけ短くなるように前記電源線又は前記グランド線に接続することが望ましい。
【００１６】
具体的な回路修正方法については、前記ダミーＦＦにおける前記入力端子と前記第１のコンタクトとを接続する前記第１の配線を消去し、前記実動作ＦＦにおける前記クロック端子と前記ダミーＦＦにおける前記クロック端子とを第２の配線にて接続することによって、第一の発明及び第二の発明の効果が得られる。なお、配線修正される箇所に予め前記回路修正用配線を配置しておいた場合は、前記両ＦＦにおけるクロック端子どうしではなく、前記ダミーＦＦにおける前記クロック端子と前記回路修正用配線とを第３の配線にて接続することになる。このような修正方法は、通常のコンピュータにマスクパターンデータの生成機能を有するＣＡＤ（Computer Aided Design）を搭載した設計装置により実行し得る。このデータによりマスクが作成され、さらにこのマスクを用いて半導体集積回路が製造される。
【００１７】
第三の発明は、第一の発明及び第二の発明において、前記電源線又は前記グランド線と前記ダミーＦＦにおける前記入力端子との接続が、前記電源線又は前記グランド線から第１の積層用コンタクト及び第１の積層用配線が交互に積み上げられた第１の積層群と、前記ダミーＦＦにおける前記入力端子から第２の積層用コンタクト及び第２の積層用配線が交互に積み上げられた第２の積層群と、前記第１の積層用コンタクト及び前記第２の積層用コンタクトのうち同一層に配された一組を接続する接続用配線による構成であることによって、回路修正が発生した場合であっても、前記電源線又は前記グランド線と前記ダミーＦＦにおける前記入力端子との接続を任意の階層において切断することができる。ここで、前記接続用配線にて接続する層は高ければ高いほど切断できる階層の選択が増え、融通性が増すので好ましい。さらに、前記実動作ＦＦにおける前記クロック端子から第３の積層用コンタクト及び第３の積層用配線が交互に積み上げられた第３の積層群を備えることによって、回路修正が発生した場合であっても、任意の階層において前記実動作ＦＦにおける前記クロック端子と前記ダミーＦＦにおける前記クロック端子とを接続することができる。つまり、前記第１の積層群，前記第２の積層群，前記第３の積層群及び前記接続用配線を備えることによって、回路修正が発生した場合であっても、任意の階層において配線を修正することができる。
【００１８】
具体的な修正方法については、前記第１の積層用配線又は前記接続用配線を消去し、前記ダミーＦＦにおける前記クロック端子から積み上げられた前記第２の積層用配線又は前記接続用配線と前記第３の積層用配線とを、消去された前記第１の積層用配線又は前記接続用配線と同一層において第４の配線を用いて接続することによって第三の発明の効果が得られる。また、第二の発明における具体的な修正方法と同様に、通常のコンピュータにマスクパターンデータの生成機能を有するＣＡＤを搭載した設計装置により実行し得る。
【００１９】
第四の発明は、第一の発明及び第二の発明において、前記電源線又は前記グランド線から第４の積層用コンタクト及び第４の積層用配線が交互に積み上げられた第４の積層群を有することによって、不要になった論理セル（ＦＦを含む）の入力端子の固定やプルアップ抵抗，プルダウン抵抗等の論理固定するための修正を１層のみで行うことが可能となる。
【発明の効果】
【００２０】
以上のような構成によると、回路修正による配線の修正を回路中の極僅かな部分で可能にし、クロックスキュー及びクロストークへの影響を極力抑えることが可能である。さらに、予め修正箇所が予想される場所にも配線パターンを置いておくことで、修正前と修正後で配線状況はほとんど変わらないため、配線負荷の変動がほとんど発生せず、より実動作ＦＦとダミーＦＦのスキュー変動を抑え込む事が可能となる。また、予め配線パターンを置いておくことは、他の配線が修正箇所に入り込むことを防ぐ効果もある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の図において、端子は全てクロック端子であり、他の入力端子の記載は省略されている。
【００２２】
図１は本実施形態において、実動作ＦＦ及びダミーＦＦが、合計三本の電源線及びグランド線に接している場合の半導体集積回路の一例である。
【００２３】
図１において、グランド線５ａを中心として二本の電源線５ｂ，５ｃが並列されており、グランド線５ａと一方の電源線５ｂとに接続するように配置された実動作ＦＦ１と、グランド線５ａと他方の電源線５ｃとに接続するように配置されたダミーＦＦ２とを備えている。なお、この場合、電源線を中心としてグランド線が二本並列されていても良い。また、実動作ＦＦ１及びダミーＦＦ２はそれぞれクロック端子３ａ，３ｂを備えており、両クロック端子３ａ，３ｂのグランド線の配線方向の距離８が実動作ＦＦ１一つ分の長さより近くなるようにダミーＦＦ２が配置されているが、この距離８は短いほど望ましい。そして、実動作ＦＦのクロック端子３ａにはＣＴＳが実施された配線４が接続され、ダミーＦＦ２は回路修正が発生した場合に備えておくためのセルであるため、クロック端子３ｂは電源線又はグランド線５ａ，５ｂ，５ｃに第１のコンタクト７を介して第１の配線６にて接続しておく。このときも同様に、電源線又はグランド線５ａ，５ｂ，５ｃと第１のコンタクト７とを接続する第１の配線６を辿った距離ができるだけ短くなることが好ましい。なお、図１では示されていないが、ダミーＦＦ２におけるクロック端子３ｂ以外の入力端子についても電源線又はグランド線に第１のコンタクト及び第１の配線を介して接続しておく。
【００２４】
これによって、回路修正が発生した場合であっても、第１の配線６並びに実動作ＦＦ及びダミーＦＦのクロック端子３ａ，３ｂを接続する配線の修正のみで対応できるため、セルの置き換えや配線の繋ぎ換えを行う必要がなくなり、修正層数の低減、スキュー変動の抑制、配線混雑の抑制及びシグナルインテグリティ対策を実現する。このとき両クロック端子３ａ，３ｂを配線で接続したときの配線距離をできるだけ短くするために、実動作ＦＦにおけるクロック端子３ａとダミーＦＦにおけるクロック端子３ｂとを結んだ線分が、前記三本の電源線及びグランド線の中央に位置する電源線又はグランド線５ａと垂直に交わるという最良の形態を図２に示す。
【００２５】
図３では、実動作ＦＦ９及びダミーＦＦ１０が、並列に配された電源線１３ａ及びグランド線１３ｂに接続するように配置されている。なお、図３において電源線とグランド線とが逆に配置されていても良い。
【００２６】
また、実動作ＦＦ及びダミーＦＦはそれぞれクロック端子１１ａ，１１ｂを備えており、このとき両クロック端子１１ａ，１１ｂを配線で接続したときの配線距離１６が実動作ＦＦ９一つ分の長さより近くなるようにダミーＦＦ１０が配置されているが、この距離１６は短いほど望ましい。そして、実動作ＦＦのクロック端子１１ａにはＣＴＳが実施された配線１２が接続され、ダミーＦＦ１０は回路修正が発生した場合に備えておくためのセルであるため、クロック端子１１ｂは電源線又はグランド線１３ａ，１３ｂに第１のコンタクト１５を介して第１の配線１４にて接続しておく。このときも同様に、電源線又はグランド線１３ａ，１３ｂと第１のコンタクト１５とを接続する第１の配線１４を辿った距離ができるだけ短くなることが好ましい。なお、図３では示されていないが、ダミーＦＦ１０におけるクロック端子１１ｂ以外の入力端子についても電源線又はグランド線１３ａ，１３ｂに第１のコンタクト１５及び第１の配線１４を介して接続しておく。これによって、図１に示す半導体集積回路と同様の効果が得られる。このとき両クロック端子１１ａ，１１ｂを配線で接続したときの配線距離をできるだけ短くするために、実動作ＦＦ９とダミーＦＦ１０とが互いに隣接されているという最良の形態を図４に示す。なお、図３及び図４は図１及び図２と構成は異なるが、構成するそれぞれの要素は変わらない。
【００２７】
図５及び図６は、それぞれ図２及び図４に示す回路において、配線修正がなされる箇所（図５及び図６の点線部）に、修正がなされる配線と同じレイヤの配線パターン１７，１８を予め配置しておくものである。すなわち、実動作ＦＦにおけるクロック端子３ａから回路修正用配線が、ダミーＦＦにおけるクロック端子３ｂの方向に伸びている構成となる。これによって、より僅かな部分のみで配線を修正することができ、さらなるスキュー変動の抑制が実現可能となる。なお、図５及び図６の場合は、たとえ両ＦＦにおけるクロック端子どうしが離れていても、回路修正用配線の長さを調整することによって発明の効果は得られる。
【００２８】
図７は実際の回路修正を行った後の半導体集積回路の様子を表したものである。図７では図２の構成における回路修正方法を表す。図２において、回路修正によりダミーＦＦ２を使用する必要が発生した場合、図７に示すようにダミーＦＦのクロック端子３ｂと電源線又はグランド線５ｃとを接続している第１の配線を図７の１９の箇所で消去し、実動作ＦＦのクロック端子３ａと前記ダミーＦＦのクロック端子３ｂとを第２の配線２０にて接続することによって、セルの置き換えや配線の繋ぎ換えを行う必要がなくなり、限られた範囲の配線修正のみで回路修正が実現可能となる。なお、図５及び図６のように、予め実動作ＦＦにおけるクロック端子からダミーＦＦにおけるクロック端子の方向に回路修正用配線を施してある場合は、前記クロック端子どうしを第２の配線２０にて接続するのではなく、回路修正用配線とダミーＦＦにおけるクロック端子とを第３の配線にて接続することになる。
【００２９】
図８は、電源線及びグランド線の配線方向から、第三の発明に係る半導体集積回路を水平方向に見た図である。図８によると、電源線又はグランド線５ｃから第１の積層用コンタクト２１及び第１の積層用配線２２が交互に積み上げられ第１の積層群を構成し、ダミーＦＦにおけるクロック端子３ｂから第２の積層用コンタクト２３及び第２の積層用配線２４が前記第１の積層群と同一層まで交互に積み上げられ第１の積層群を構成している。また、両前記積層群の最上位の層が接続用配線２５で接続されている。これによって、回路修正が発生した場合であっても、電源線又はグランド線５ｃとダミーＦＦにおけるクロック端子３ｂとの接続を任意の階層において切断することができる。この構成では、任意の層まで前記第１の積層群及び前記第２の積層群を構成することができるが、最上位層はプロセスによって異なってくるため、ここでは例として５層の場合を示している。
【００３０】
図９，図１０及び図１１は図８のような構成を持つ半導体集積回路において、回路修正が発生した場合の修正方法を示す。図９に示すように、実動作ＦＦのクロック端子３ａからも第３の積層用コンタクト２６及び第３の積層用配線２７が前記第１の積層群及び前記第２の積層群と同一層まで交互に積み上げられ第３の積層群を構成している。
【００３１】
回路修正が発生し、ダミーＦＦ２の使用が必要となった場合、図１０では図９の接続用配線２５を２８の箇所で消去し、２８の箇所と同一層における２９の箇所で接続を行うことにより回路修正を行う。また、図１１では任意の第１の積層用配線の箇所３０を消去し、第２の積層用配線２４及び第３の積層用配線２７を消去した箇所３０と同一層の箇所３１において接続する。これによって、回路修正が発生した場合であっても、任意の階層において配線を修正することができる。
【００３２】
図１２は、論理固定の修正用に予め電源線又はグランド線５上に、第４の積層用コンタクト３２及び第４の積層用配線３３が交互に積み上げられ第４の積層群を構成したものである。これによって、不要になった論理セル（ＦＦを含む）の入力端子の固定等、論理を固定するための修正を１層のみで行うことが可能となる。ここで、任意の層まで積層用コンタクト３２及び積層用配線３３を積み上げることができるが、最上位層はプロセスによって異なってくるため、図１２では例として５層の場合を示している。
【産業上の利用可能性】
【００３３】
本発明の半導体集積回路及び回路修正方法によれば、クロック系統を含む回路修正が発生した場合であっても、修正層数を極力抑えることが可能であり、同時にレイアウト修正によるスキュー変動も起こりにくく、特性を落とさずに修正することが可能となる。このことは、半導体プロセスの微細化、技術の高度化に伴い、設計精度やコスト対策が特に求められていることからも有用である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る半導体集積回路の実動作ＦＦ及びダミーＦＦが、合計三本の電源線及びグランド線に接している場合を示す模式図
【図２】本発明の一実施形態に係る半導体集積回路の実動作ＦＦ及びダミーＦＦが、合計三本の電源線及びグランド線に接しており、回路修正における配線の修正範囲を極力小さくした場合を示す模式図
【図３】実動作ＦＦ及びダミーＦＦが、合計二本の電源線及びグランド線に接している場合を示す模式図
【図４】実動作ＦＦ及びダミーＦＦが、合計二本の電源線及びグランド線に接し、実動作ＦＦ及びダミーＦＦが互いに隣接している場合を示す模式図
【図５】配線修正がなされる箇所に、予め配線をした半導体集積回路の一例を示す図
【図６】配線修正がなされる箇所に、予め配線をした半導体集積回路の一例を示す図
【図７】図１における半導体集積回路において、回路修正が生じた場合の修正方法を説明した図
【図８】ダミーＦＦにおけるクロック端子及び電源線又はグランド線の双方から、積層用コンタクト及び積層用配線が交互に積み上げられ、積み上げられたものの最上位の層を接続用配線で接続されている様子を表した図
【図９】図８で表されている形態を含む半導体集積回路の一例を示す図
【図１０】図９で表されている半導体集積回路において、回路修正が生じた場合の修正方法を説明した図
【図１１】図９で表されている半導体集積回路において、回路修正が生じた場合の修正方法を説明した図
【図１２】論理固定の修正用に予め電源線又はグランド線上に、積層用コンタクト及び積層用配線が交互に積み上げられた様子を表した図
【図１３】従来技術のクロックツリーのイメージ図
【図１４】従来技術のレイアウトのイメージ図
【符号の説明】
【００３５】
１，９  実動作ＦＦ
２，１０  ダミーＦＦ
３４，３６  ダミーダミーセル
３５  ＦＦセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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