(57)【要約】【課題】半導体記憶装置の誤読み出しを生じにくくし、または消費電力を容易に低減できるようにする。【解決手段】半導体基板上のＮウェル領域１５１には、Ｐチャネルトランジスタ１０６，１０７が形成されている。Ｎウェル領域１５１の両側に配置されたＰウェル領域１５２，１５３には、Ｎチャネルトランジスタ１０８，１０９等が形成されている。Ｎチャネルトランジスタ１０８、リードドライブトランジスタ１２０、およびリードアクセストランジスタ１２２のゲート長（ゲート電極の幅）Ａ，Ｂ，Ｃは、Ａ＜Ｂ、Ａ＜Ｃ、かつ、Ｃ＜Ｂになるように設定されている。【選択図】図２
2008176910.tif 000002
【特許請求の範囲】
【請求項１】
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を出力するリード専用出力回路と、
を有する複数のメモリセルを備えた半導体記憶装置であって、
上記リード専用出力回路は、保持回路に保持された信号に応じて制御されるリードドライブトランジスタを有し、
上記リードドライブトランジスタのゲート長は、上記保持回路を構成するトランジスタのゲート長よりも長く形成されていることを特徴とする半導体記憶装置。
【請求項２】
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を出力するリード専用出力回路と、
を有する複数のメモリセルを備えた半導体記憶装置であって、
上記リード専用出力回路は、
保持回路に保持された信号に応じて制御されるリードドライブトランジスタ、および
リードワード選択信号によって制御されるリードアクセストランジスタを有し、
上記リードアクセストランジスタのゲート長は、上記保持回路を構成するトランジスタのゲート長よりも長く形成されていることを特徴とする半導体記憶装置。
【請求項３】
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックがローカルリードビット線方向に配置されたカラムを複数備えるとともに、
複数のカラムに対応して共通に１本設けられたグローバルリードビット線と、
それぞれ各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有し、
保持データのリードの際に、各カラムごとに、１つのローカルブロック内の１つのメモリセルだけが活性化されるように構成され、
上記ローカルアンプは、
入力される信号に応じて所定の電位の印加の有無を制御するドライブトランジスタと、
カラム選択信号に応じて入出力端子間の導通の有無を制御するカラム選択トランジスタと、
を備えて構成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置であって、
上記ローカルアンプは、各カラム内の２つのローカルブロックごとに１つ設けられ、各ローカルアンプにおいて、
上記ドライブトランジスタは、２つの第１のドライブトランジスタと、１つの第２のドライブトランジスタとを含み、
上記第１のドライブトランジスタは、それぞれ、ローカルリードビット線の電位に応じて、所定の電位の印加の有無を制御するとともに、２つの第１のドライブトランジスタの出力端子が互いに接続され、
カラム選択トランジスタは、上記第１のドライブトランジスタとグローバルリードビット線との間に設けられ、カラム選択信号に応じて入出力端子間の導通の有無を制御し、
上記第２のドライブトランジスタは、上記カラム選択トランジスタとグローバルリードビット線との間、または第１のドライブトランジスタとカラム選択トランジスタとの間の一方に設けられ、カラム選択トランジスタまたは第１のドライブトランジスタから与えられる電位に応じて、所定の電位の印加の有無を制御し、
各ローカルアンプの第２のドライブトランジスタまたはカラム選択トランジスタが、１本のグローバルリードビット線に接続されていることを特徴とする半導体記憶装置。
【請求項５】
請求項３の半導体記憶装置であって、
上記ローカルリードビット線と、グローバルリードビット線とは、互いに異なる配線層に形成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項３の半導体記憶装置であって、さらに、各カラムごとに、
記憶データに応じた信号が与えられる１対のグローバルライトビット線と、
それぞれ複数のメモリセルが接続された複数対のローカルライトビット線と、
上記グローバルライトビット線の電位に応じて、ローカルライトビット線への所定の電位の印加の有無を制御するローカルライト制御回路と、
を備え、
上記ローカルライト制御回路は、上記ローカルアンプが配置されている領域に配置されていることを特徴とする半導体記憶装置。
【請求項７】
請求項６の半導体記憶装置であって、
上記ローカルライトビット線は、複数のローカルブロックに対応して１対設けられていることを特徴とする半導体記憶装置。
【請求項８】
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックがローカルリードビット線方向に配置されたカラムを複数備えるとともに、
少なくとも１つのカラムに対応して、１本設けられたグローバルリードビット線と、
それぞれ各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有し、
保持データのリードの際に、各カラムごとに、１つのローカルブロック内の１つのメモリセルだけが活性化されるように構成され、
上記ローカルアンプは、
カラム選択信号によって選択された場合に、ローカルリードビット線の電位に応じた信号を出力する論理素子と、
出力端子がグローバルリードビット線に接続され、上記論理素子の出力信号に応じて所定の電位の印加の有無を制御するドライブトランジスタと、
を備えて構成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項８の半導体記憶装置であって、
上記グローバルリードビット線は、複数のカラムに対応して１本設けられ、
各ローカルアンプのドライブトランジスタが、上記１本のグローバルリードビット線に接続されていることを特徴とする半導体記憶装置。
【請求項１０】
請求項８の半導体記憶装置であって、
上記ローカルリードビット線と、グローバルリードビット線とは、互いに異なる配線層に形成されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項８の半導体記憶装置であって、さらに、各カラムごとに、
記憶データに応じた信号が与えられる１対のグローバルライトビット線と、
それぞれ複数のメモリセルが接続された複数対のローカルライトビット線と、
上記複数対のローカルライトビット線のうちの１対を選択してグローバルライトビット線に接続するローカルライト制御回路と、
備え、
上記ローカルライト制御回路は、上記ローカルアンプが配置されている領域に配置されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１の半導体記憶装置であって、
上記ローカルライトビット線は、複数のローカルブロックに対応して１対設けられていることを特徴とする半導体記憶装置。
【請求項１３】
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
それぞれ、複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックと、
グローバルリードビット線と、
各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
グローバルリードビット線の信号を所定のタイミングで保持して出力するリード出力保持回路と、
上記複数のメモリセルのうちの何れかを選択するリードワード選択信号を生成するロウデコーダと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有するとともに、
さらに、
ダミーグローバルリードビット線を有し、上記ダミーグローバルリードビット線の遅延時間に基づいて、上記リード出力保持回路による信号の保持タイミングを制御するタイミング制御回路を備えたことを特徴とする半導体記憶装置。
【請求項１４】
請求項１３の半導体記憶装置であって、
上記タイミング制御回路は、上記ダミーグローバルリードビット線の遅延時間に加えて、上記ロウデコーダ、メモリセル、ローカルリードビット線、ローカルアンプ、およびリード出力保持回路の遅延時間に相当する時間の合計時間に基づいて、上記リード出力保持回路による信号の保持タイミングを制御することを特徴とする半導体記憶装置。
【請求項１５】
請求項１４の半導体記憶装置であって、
上記タイミング制御回路は、さらに、遅延回路を有し、
上記ダミーグローバルリードビット線、および遅延回路の遅延時間に基づいて、上記合計時間を設定するように構成されていることを特徴とする半導体記憶装置。
【請求項１６】
請求項１４の半導体記憶装置であって、
上記タイミング制御回路は、さらに、ダミーロウデコーダ、ダミーメモリセル、ダミーローカルリードビット線、ダミーローカルアンプ、およびダミーリード出力保持回路の全て、または何れか１つ以上を有し、
上記ダミーグローバルリードビット線、ダミーロウデコーダ、ダミーメモリセル、ダミーローカルリードビット線、ダミーローカルアンプ、およびダミーリード出力保持回路の遅延時間に基づいて、上記合計時間を設定するように構成されていることを特徴とする半導体記憶装置。
【請求項１７】
請求項１４の半導体記憶装置であって、
上記タイミング制御回路は、さらに、ダミーメモリセル、ダミーローカルリードビット線、およびダミーローカルアンプを有し、
上記ダミーグローバルリードビット線、ダミーメモリセル、ダミーローカルリードビット線、およびダミーローカルアンプの遅延時間に基づいて、上記合計時間を設定するように構成されていることを特徴とする半導体記憶装置。
【請求項１８】
請求項１７の半導体記憶装置であって、
上記ダミーメモリセルおよびダミーローカルアンプは、メモリセルおよびローカルアンプが配置される領域に配置されていることを特徴とする半導体記憶装置。
【請求項１９】
請求項１７の半導体記憶装置であって、
上記ダミーローカルアンプは、１本のグローバルリードビット線に接続されたローカルアンプと同数設けられ、そのうちの１つのダミーローカルアンプは、ローカルアンプと同じ構成を有し、他のダミーローカルアンプは、ローカルアンプが有する、グローバルリードビット線に接続されたドライブトランジスタと同じトランジスタを備えて構成されていることを特徴とする半導体記憶装置。
【請求項２０】
請求項１７の半導体記憶装置であって、
上記ダミーメモリセルは、メモリセルが有するリード出力回路と同じ回路を備えて構成されていることを特徴とする半導体記憶装置。
【請求項２１】
請求項１７の半導体記憶装置であって、
上記ダミーメモリセルは、２つ以上の所定数設けられるとともに、上記ダミーローカルリードビット線は、ローカルリードビット線の上記所定数倍の寄生容量を有するように構成されていることを特徴とする半導体記憶装置。
【請求項２２】
請求項２１の半導体記憶装置であって、
上記ダミーローカルリードビット線は、ローカルリードビット線と同じ長さで平行に配置された上記所定数本の配線パターン、またはローカルリードビット線の上記所定数倍の長さの配線パターンによって形成されていることを特徴とする半導体記憶装置。
【請求項２３】
請求項１７の半導体記憶装置であって、
上記ダミーローカルアンプは、１本のグローバルリードビット線に接続されたローカルアンプの数の２以上の所定数倍設けられるとともに、上記ダミーグローバルリードビット線は、グローバルリードビット線と同じ長さで平行に配置された上記所定数本の配線パターンによって形成されていることを特徴とする半導体記憶装置。
【請求項２４】
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
それぞれ、複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックと、
グローバルリードビット線と、
各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有し、
上記複数のローカルブロックは、他のローカルブロックよりも設けられるメモリセル数が少ない少数ローカルブロックを含み、
上記少数ローカルブロックのローカルリードビット線には、容量素子が接続されていることを特徴とする半導体記憶装置。
【請求項２５】
請求項２４の半導体記憶装置であって、
上記容量素子は、ＭＩＳトランジスタのゲート容量、拡散容量、および配線間容量の少なくとも１つを用いて形成されていることを特徴とする半導体記憶装置。
【請求項２６】
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックがローカルリードビット線方向に配置されたカラムを複数備えるとともに、
上記複数のローカルブロックに対応して１本または複数本設けられたグローバルリードビット線と、
各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有するとともに、
さらに、
検査対象メモリセルに、プリチャージされたローカルリードビット線の電位を維持させるデータを記憶させる一方、
検査対象メモリセルと同一のローカルリードビット線に接続された他のメモリセルに、プリチャージされたローカルリードビット線の電位をディスチャージさせるデータを記憶させるとともに、
検査対象メモリセルをリード状態にする一方、
検査対象メモリセルと同一のライトワード選択信号によって選択される他のメモリセルをライト状態にして、
検査対象メモリセルからリードされたデータが正しいかどうかを判定する検査回路を備えたことを特徴とする半導体記憶装置。
【請求項２７】
請求項２６の半導体記憶装置であって、
さらに、
冗長メモリセルを有し、
上記検査回路は、リードされたデータが誤りと判定されたメモリセルに代えて冗長メモリセルが用いられるように設定することを特徴とする半導体記憶装置。
【請求項２８】
請求項２６の半導体記憶装置であって、
上記リード出力回路は、リードワード選択信号によって制御されるリードアクセストランジスタと保持回路に保持された信号に応じて制御されるリードドライブトランジスタと、または上記リードアクセストランジスタを有し、
上記リードアクセストランジスタとリードドライブトランジスタと、またはリードアクセストランジスタは、ソース電位と基板電位とが独立に印加し得るように構成されていることを特徴とする半導体記憶装置。
【請求項２９】
請求項２８の半導体記憶装置であって、
上記検査回路は、上記リードアクセストランジスタとリードドライブトランジスタ、またはリードアクセストランジスタの基板に、フォワードバイアスを印加して上記検査をするように構成されていることを特徴とする半導体記憶装置。
【請求項３０】
請求項２６の半導体記憶装置であって、
上記ローカルアンプを構成するトランジスタは、ソース電位と基板電位とが独立に印加し得るように構成されていることを特徴とする半導体記憶装置。
【請求項３１】
請求項３０の半導体記憶装置であって、
上記検査回路は、上記トランジスタの基板に、フォワードバイアスを印加して上記検査をするように構成されていることを特徴とする半導体記憶装置。
【請求項３２】
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
それぞれ、複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックと、
グローバルリードビット線と、
各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有するとともに、
上記リード出力回路は、リードワード選択信号によって制御されるリードアクセストランジスタと保持回路に保持された信号に応じて制御されるリードドライブトランジスタと、または上記リードアクセストランジスタを有し、
上記リードアクセストランジスタとリードドライブトランジスタと、またはリードアクセストランジスタは、ソース電位と基板電位とが独立に印加し得るように構成されていることを特徴とする半導体記憶装置。
【請求項３３】
請求項３２の半導体記憶装置であって、
検査時に、上記リードアクセストランジスタとリードドライブトランジスタ、またはリードアクセストランジスタの基板に、フォワードバイアスを印加し得るように構成されていることを特徴とする半導体記憶装置。
【請求項３４】
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
それぞれ、複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックと、
グローバルリードビット線と、
各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有するとともに、
上記ローカルアンプを構成するトランジスタは、ソース電位と基板電位とが独立に印加し得るように構成されていることを特徴とする半導体記憶装置。
【請求項３５】
請求項３４の半導体記憶装置であって、
検査時に、上記トランジスタの基板に、フォワードバイアスを印加し得るように構成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保持回路（フリップフロップ回路）と、保持回路に保持されたデータに応じた信号を出力するリード出力回路とを有する、いわゆるマルチポート型のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）である半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＳＲＡＭは、記憶データを保持する保持回路を有するメモリセルが縦横に配置されて構成されている。マルチポート型のＳＲＡＭを構成するメモリセルは、例えばリード専用出力回路を有し、複数のメモリセルに対する読み出しや、読み出しと書き込みとを同時にできるようになってる。特許文献１の図８、図９には、上記のようなＳＲＡＭの例として、ライト用のアクセストランジスタ（Ｎ３、Ｎ４）に加えて、リード用のドライブトランジスタ（Ｎ８）とアクセストランジスタ（Ｎ９）とを備えたメモリセルの回路構成、およびトランジスタ等のレイアウトが開示されている。上記各トランジスタのゲート長は、保持回路を構成するトランジスタと同じ長さに形成されている。
【０００３】
また、さらに、アクセスの高速化を図るために、階層ビット線構造を有するＳＲＡＭが知られている。特許文献２、３には、複数本のローカルリードビット線と、１本のグローバルリードビット線とを備え、各メモリセルが、何れかのローカルリードビット線に接続されたＳＲＡＭが開示されている。このようなＳＲＡＭでは、ローカルリードビット線の長さを短く抑え、したがって寄生容量も小さく抑えることができるので、高速なアクセスが容易になる。
【特許文献１】特開２００２−４３４４１号公報
【特許文献２】特開２００４−４７００３号公報
【特許文献３】米国特許第６０１４３３８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のようなマルチポート型のＳＲＡＭでは、ビット線方向に配置されたメモリセルのカラムが、ビット線に垂直な方向に複数カラム設けられた場合、誤読み出しが生じやすくなる。例えば、上記のようなＳＲＡＭでは、同一のロウに属する２つのメモリセルが、それぞれ書き込みおよび読み出しのために同時に選択されることがある。その場合、読み出しメモリセルでは、ライト用のアクセストランジスタがオン状態になるために、ライトビット線の電位に応じて、保持回路の入出力ノードの電位が変動する。そこで、リードビット線の電位も影響を受けるために、誤読み出しが生じやすくなる。
【０００５】
また、階層ビット線構造を有するＳＲＡＭでは、各カラムごとにグローバルリードビット線が設けられて、これらの電位が、何れも、各カラム内のメモリセルから読み出された信号に応じて変化すると、それぞれの電位の変化に応じた電力が消費されることになる。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、誤読み出しを生じにくくし、または消費電力を容易に低減できるようにすることを目的としている。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、
第１の発明の例の半導体記憶装置は、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を出力するリード専用出力回路と、
を有する複数のメモリセルを備えた半導体記憶装置であって、
上記リード専用出力回路は、保持回路に保持された信号に応じて制御されるリードドライブトランジスタを有し、
上記リードドライブトランジスタのゲート長は、上記保持回路を構成するトランジスタのゲート長よりも長く形成されていることを特徴とする。
【０００８】
また、第２の発明の例の半導体記憶装置は、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を出力するリード専用出力回路と、
を有する複数のメモリセルを備えた半導体記憶装置であって、
上記リード専用出力回路は、
保持回路に保持された信号に応じて制御されるリードドライブトランジスタ、および
リードワード選択信号によって制御されるリードアクセストランジスタを有し、
上記リードアクセストランジスタのゲート長は、上記保持回路を構成するトランジスタのゲート長よりも長く形成されていることを特徴とする。
【０００９】
これらにより、ショートチャネル効果による閾値電圧Ｖｔの低下が生じにくく、また、半導体の均質性が高くなって閾値電圧のばらつきが小さくなるので、リードドライブトランジスタやリードアクセストランジスタの最低閾値電圧を、保持回路を構成するトランジスタよりも高く保つことが容易にできる。それゆえ、保持回路を構成するトランジスタ等のサイズを小さく抑えつつ、リードドライブトランジスタやリードアクセストランジスタは閾値電圧の低下を小さく抑えて、誤読み出しを抑制することが容易にできる。
【００１０】
また、第３の発明の例の半導体記憶装置は、
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックがローカルリードビット線方向に配置されたカラムを複数備えるとともに、
複数のカラムに対応して共通に１本設けられたグローバルリードビット線と、
それぞれ各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有し、
保持データのリードの際に、各カラムごとに、１つのローカルブロック内の１つのメモリセルだけが活性化されるように構成され、
上記ローカルアンプは、
入力される信号に応じて所定の電位の印加の有無を制御するドライブトランジスタと、
カラム選択信号に応じて入出力端子間の導通の有無を制御するカラム選択トランジスタと、
を備えて構成されていることを特徴とする。
【００１１】
これにより、各カラムにグローバルビット線が設けられて、これらが同時に充放電される場合に比べて、消費電力を小さく抑えることができる。また、グローバルリードビット線やプリチャージ（ディスチャージ）回路やグローバルビット線ドライバなどもカラムごとに設ける必要がなく、各素子や素子分離領域などを設ける必要もないので、半導体記憶装置の小面積化も容易になる。
また、第４の発明の例の半導体記憶装置は、
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
それぞれ複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックと、
グローバルリードビット線と、
各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
グローバルリードビット線の信号を所定のタイミングで保持して出力するリード出力保持回路と、
上記複数のメモリセルのうちの何れかを選択するリードワード選択信号を生成するロウデコーダと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有するとともに、
さらに、
ダミーグローバルリードビット線を有し、上記ダミーグローバルリードビット線の遅延時間に基づいて、上記リード出力保持回路による信号の保持タイミングを制御するタイミング制御回路を備えたことを特徴とする。
【００１２】
これにより、電源電圧や環境温度の変動、製造過程における素子の特性のばらつきなどに応じた適切なタイミングでデータの読み出し動作を制御し、動作マージンを確保して正確な読み出しを行わせることが容易にできる。また、ローカルリードビット線やグローバルリードビット線の長さおよび寄生容量等に応じたタイミング制御が自動的に行われるので、ローカルブロック内のメモリセルの数や、カラム内のローカルブロックの数が種々の半導体記憶装置を製造する場合でも、設計や調整の手間を省いたり軽減したりすることも容易になる。
【００１３】
また、第５の発明の例の半導体記憶装置は、
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
それぞれ複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックと、
グローバルリードビット線と、
各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有し、
上記複数のローカルブロックは、他のローカルブロックよりも設けられるメモリセル数が少ない少数ローカルブロックを含み、
上記少数ローカルブロックのローカルリードビット線には、容量素子が接続されていることを特徴とする。
【００１４】
これにより、ローカルリードビット線が短くても他のローカルリードビット線と同じ寄生容量に設定したりすることが容易にできる。それゆえ、特に正確な読み出しに有用である。
【００１５】
また、第６の発明の例の半導体記憶装置は、
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックがローカルリードビット線方向に配置されたカラムを複数備えるとともに、
上記複数のローカルブロックに対応して１本または複数本設けられたグローバルリードビット線と、
各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有するとともに、
さらに、
検査対象メモリセルに、プリチャージされたローカルリードビット線の電位を維持させるデータを記憶させる一方、
検査対象メモリセルと同一のローカルリードビット線に接続された他のメモリセルに、プリチャージされたローカルリードビット線の電位をディスチャージさせるデータを記憶させるとともに、
検査対象メモリセルをリード状態にする一方、
検査対象メモリセルと同一のライトワード選択信号によって選択される他のメモリセルをライト状態にして、
検査対象メモリセルからリードされたデータが正しいかどうかを判定する検査回路を備えたことを特徴とする。
【００１６】
また、第７の発明の例の半導体記憶装置は、
記憶データのリード用のビット線が階層ビット線構造を有する半導体記憶装置であって、
それぞれ、複数のメモリセルと、上記メモリセルが接続されたローカルリードビット線とを有する複数のローカルブロックと、
グローバルリードビット線と、
各ローカルブロックから出力される信号に応じてグローバルリードビット線を駆動するローカルアンプと、
を備え、
上記各メモリセルは、
記憶データを保持する保持回路と、
保持回路に保持されたデータに応じた信号を１本のローカルリードビット線に出力するリード出力回路と、
を有するとともに、
上記リード出力回路は、リードワード選択信号によって制御されるリードアクセストランジスタと保持回路に保持された信号に応じて制御されるリードドライブトランジスタと、または上記リードアクセストランジスタを有し、
上記リードアクセストランジスタとリードドライブトランジスタと、またはリードアクセストランジスタは、ソース電位と基板電位とが独立に印加し得るように構成されていることを特徴とする。
【００１７】
これらにより、正確な良、不良の検査などを容易にすることができる。
【発明の効果】
【００１８】
本発明によれば、誤読み出しを生じにくくし、または消費電力を低減することが容易にできる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態および変形例において、他の実施形態および変形例と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００２０】
《発明の実施形態１》
実施形態１の半導体記憶装置に設けられるメモリセルは、例えば図１に示すような回路構成を有している。このメモリセル１３０は、２ポート８トランジスタセルなどと呼ばれるもので、Ｐチャネルトランジスタ１０６，１０７（ＰＭＯＳトランジスタ）と、Ｎチャネルトランジスタ１０８，１０９（ＮＭＯＳトランジスタ）と、ライトアクセストランジスタ１１６，１１７と、リードドライブトランジスタ１２０と、リードアクセストランジスタ１２２とを有している。
【００２１】
Ｐチャネルトランジスタ１０６とＮチャネルトランジスタ１０８と、およびＰチャネルトランジスタ１０７とＮチャネルトランジスタ１０９とは、それぞれＣＭＯＳインバータを構成している。これらのＣＭＯＳインバータは、入出力端子が相互に接続されて保持回路１０３（フリップフロップ回路）を構成している。ライトアクセストランジスタ１１６，１１７は、ライトワード線１１０（ＷＷＬ）が“Ｈ（Ｈｉｇｈレベル）”になったときに、それぞれ１対のライトビット線１１２，１１３（ＮＷＢＬ，ＷＢＬ）を保持回路１０３に導通させるアクセスゲート（トランスファゲート）として働くようになっている。また、リードドライブトランジスタ１２０、およびリードアクセストランジスタ１２２は、リードワード線１１１（ＲＷＬ）が“Ｈ”で保持回路１０３の入出力ノード１０３ａが“Ｈ”の場合に、リードビット線１１４（ＲＢＬ）を“Ｌ（Ｌｏｗレベル）”にするようになっている。
【００２２】
上記各トランジスタは、半導体基板上に、例えば図２に示すようにレイアウトされている。Ｐチャネルトランジスタ１０６，１０７は、Ｎウェル領域１５１に形成されている。Ｎチャネルトランジスタ１０８，１０９等は、上記Ｎウェル領域１５１の両側に配置されたＰウェル領域１５２，１５３に形成されている。Ｎチャネルトランジスタ１０８、リードドライブトランジスタ１２０、およびリードアクセストランジスタ１２２のゲート長（ゲート電極の幅）Ａ，Ｂ，Ｃは、Ａ＜Ｂ、Ａ＜Ｃ、かつ、Ｃ＜Ｂになるように設定されている。
【００２３】
上記のように設定されることにより、微少なトランジスタではゲート長が長く、また、トランジスタの面積が大きいほど、ショートチャネル効果による閾値電圧Ｖｔの低下が生じにくく、また、半導体の均質性が高くなって閾値電圧のばらつきが小さくなるので、リードドライブトランジスタ１２０やリードアクセストランジスタ１２２の最低閾値電圧をＮチャネルトランジスタ１０９よりも高く保つことが容易にできる。ここで、保持回路１０３に保持される信号は、Ｎチャネルトランジスタ１０８，１０９およびＰチャネルトランジスタ１０６，１０７の特性のバランスによって決まるので、Ｎチャネルトランジスタ１０９の閾値電圧のばらつきの影響は比較的小さいのに対して、リードドライブトランジスタ１２０やリードアクセストランジスタ１２２の閾値電圧の低下が誤読み出しに与える影響は比較的大きい。それゆえ、Ｎチャネルトランジスタ１０９等のサイズを小さく抑えつつ、リードドライブトランジスタ１２０やリードアクセストランジスタ１２２は閾値電圧の低下を小さく抑えて、誤読み出しを抑制することが容易にできる。
【００２４】
より詳しくは、Ａ＜Ｂとなるように設定されることによって、リードドライブトランジスタ１２０のデバイスサイズで決まるランダムばらつき量を抑制できるとともに、ゲート長が許容範囲内で短く形成された場合でもショートチャネル効果による閾値電圧低下を抑制（低減）することができる。これにより、シングルエンド読み出し構造が適用されたマルチポートメモリにおける、内部ノードをゲート受けした読出し専用ポートにおいて、例えば、同一ロウのライトワード線１１０およびリードワード線１１１が同時にオンした場合に、保持回路１０３の入出力ノード１０３ａの電位がライトビット線１１２，１１３の電位の影響によって多少上昇しても、リードドライブトランジスタ１２０がオンになりにくくなる。それゆえ、リードビット線１１４（階層ビット線構造を有するメモリの場合にはローカルリードビット線）の電位低下による誤読み出しを容易に抑制することができる。したがって、読み出しタイミング設定可能範囲が広くなることにより、読み出しタイミング信号生成回路の設計が容易になり、設計工数の低減も容易になる。
【００２５】
また、Ａ＜Ｃとなるように設定されることによって、リードアクセストランジスタ１２２のショートチャネル効果による閾値電圧低下が抑制され、また、トランジスタサイズが大きくなることによって、デバイスサイズで決まるランダムばらつき量も抑制される。それゆえ、ワーストのトランジスタ閾値電圧低下が抑制されることとなり、リードワード線１１１がオフになるロウのリードアクセストランジスタ１２２のオフリーク電流によるリードビット線１１４の電位低下を抑制して、やはり誤読み出しを容易に抑制することができる。
【００２６】
また、Ｃ＜Ｂとなるように設定されることによって、リードアクセストランジスタ１２２のオフリーク電流と、リードアクセストランジスタ１２２がオン状態でリードドライブトランジスタ１２０がオフながら、同一ロウのメモリセル１３０に対する同時ライト／リード時の内部ノードの浮きによって流れる誤読み出し電流とを比較した場合に、後者が大きい場合に、リードビット線１１４への誤読み出しへの影響が低減できる。
【００２７】
読出しポートの読出し電流は、一般的にゲートにリードワード線１１１が接続されるリードアクセストランジスタ１２２側に基板バイアス効果がかかること等からリードアクセストランジスタ１２２の方がセル電流に対して支配的であり、正規読出しセル電流の減少を抑制しつつ誤読出し電流も抑制できる。
【００２８】
同一ロウのライトワード線１１０およびリードワード線１１１が同時にオンした場合の同時リード／ライト時における誤読み出し電流の方がリードアクセストランジスタ１２２のオフリーク電流よりも支配的な場合に、限られたメモリセル面積内で効果的に誤読出し電流抑制効果を得ることができる。
【００２９】
なお、Ｃ＜Ｂになるように設定するのに限らず、例えば図３に示すように、Ｂ＜Ｃになるように設定してもよい。この場合には、リードアクセストランジスタ１２２のオフリーク電流と、リードアクセストランジスタ１２２がオン状態でリードドライブトランジスタ１２０がオフながら、同一ロウのメモリセル１３０に対する同時ライト／リード時の内部ノードの浮きによって流れる誤読み出し電流とを比較した場合に、前者が大きい場合に、リードビット線１１４への誤読み出しへの影響が低減できる。
【００３０】
メモリセル１３０の保持回路１０３を構成しているＮチャネルトランジスタ１０８のゲート幅を非常に広くした場合には、同時リード／ライト動作時の内部ノードの浮きを抑制することが可能である。こうした場合には、リードアクセストランジスタ１２２のオフリーク電流の方が、同一ロウのライトワード線１１０およびリードワード線１１１が同時にオンした場合の同時リード／ライト時における誤読み出し電流よりも支配的となる。こうした場合に、オフリーク電流側を優先的に抑制することによって、限られたメモリセル面積内で効果的に誤読出しの抑制効果を得ることができる。
【００３１】
また、必ずしも上記のようにＡ＜Ｂ、かつ、Ａ＜Ｃになるように設定されるのに限らず、例えば図４に示すように、一方だけの関係が成り立つように設定されてもよい。
【００３２】
さらに、上記のような構成はシングルエンド読み出し構造のメモリセルに限らず、例えば図５、図６に示すように、相補ビット線読み出し型のメモリセルに適用してもよい。この場合でも、“Ｈ”状態を保持すべき側のビット線の電位低下によってセンスアンプ起動時の相補ビット線間の電位差の低下を抑制することが容易にできる。
【００３３】
《発明の実施形態２》
本発明の実施形態２として、階層ビット線構造を有する半導体記憶装置であって、例えば図７に示すように、複数のカラム（例えば４カラム）に対して１本のグローバルリードビット線１３７が設けられる半導体記憶装置を説明する。この半導体記憶装置では、何れのカラムが読み出し対象になる場合でも、グローバルリードビット線１３７の充放電に要する消費電力は、１本分だけですむ。以下、より詳しく説明する。
【００３４】
この半導体記憶装置には、例えば前記実施形態１で説明したようなメモリセル１３０を複数（例えば１６個）１組にしたメモリセル群１３１（ローカルブロック）が複数設けられている。上記メモリセル群１３１は、グローバルリードビット線１３７の方向に複数配置されて１つのカラムを構成し、４つのカラムがワード線１１０，１１１方向に配置されている。各メモリセル群１３１内のメモリセル１３０は、メモリセル群１３１ごとに個別のローカルリードビット線１１４’に接続されるとともに、カラム内で共通のライトビット線１１２，１１３に接続されている。
【００３５】
グローバルリードビット線１３７の方向に隣接する４対のメモリセル群１３１の各対の間には、ローカルアンプ１３６が設けられている。上記ローカルアンプ１３６は、ＰチャネルトランジスタＰ１〜Ｐ２０と、ＮチャネルトランジスタＮ１，Ｎ２とから構成されている。ＰチャネルトランジスタＰ１〜Ｐ８は、プリチャージ回路を構成し、プリチャージ信号ＬＢＰＣＧに応じて、ローカルリードビット線１１４’をプリチャージするようになっている。ＰチャネルトランジスタＰ９〜Ｐ１６は、ローカルリードビット線１１４’が“Ｌ”である場合にノードＩ１を“Ｈ”に引き上げるようになっている。ＰチャネルトランジスタＰ１７〜Ｐ２０は、４ビットのカラム選択信号ＮＣＡＤ１０−１３に応じて、カラムを選択するようになっている。また、ＮチャネルトランジスタＮ１は、スタンバイ時にノードＩ２を“Ｌ”に保つようになっている。ＮチャネルトランジスタＮ２は、グローバルビット線ドライバとして、ノードＩ２が“Ｈ”の場合にグローバルリードビット線１３７を“Ｌ”にするようになっている。
【００３６】
メモリセル１３０を構成する各トランジスタおよび配線のレイアウトは、特に限定されないが、例えば、図８〜図１２に示すような、いわゆる横型トポロジに配置することができる。図８は、ゲート電極パターンを含む各トランジスタのレイアウトを示す。図９は、第１金属配線層における、メモリセル内のワード線１１０，１１１方向の配線パターンを示す。図１０は、第２金属配線層における、グローバルリードビット線１３７方向の配線パターン（ローカルリードビット線１１４’、ライトビット線１１２，１１３、および電源線ＶＤＤ，ＶＳＳなど）を示す。図１１は、第３金属配線層における、ワード線１１０，１１１の配線パターンを示す。図１２は、第４金属配線層における、電源線ＶＤＤ，ＶＳＳ、および４カラムあたり１本のグローバルリードビット線１３７の配線パターンを示す。上記第４金属配線層の電源配線ＶＤＤ，ＶＳＳは、下層へのシールドと電源補強を兼ねる。このようなレイアウトが用いられる場合には、階層ビット線構造が用いられることによる第２金属配線層の配線混雑度の緩和が容易になるとともに、第４金属配線層においても、グローバルリードビット線１３７は複数カラムあたりに１本設けられるだけでよいので、配線密度を小さく抑え、配線間隔を広く確保して、グローバルリードビット線１３７の同層の配線との間のカップリング容量を低減し、低消費電力かつ高速動作を図ることが容易に可能となる。また、グローバルリードビット線１３７の配線幅を太くして配線抵抗を低減したり、配線ショートの確率を小さくして歩留を向上させることなども容易にできる。また、電源配線の幅を広くして、強固な電源系を構成することも容易にできる。
【００３７】
また、周辺回路を含むレイアウトも、特に限定されないが、例えば図１３に模式的に示すように構成することができる。同図の例は、４×８個のメモリセル群１３１を備え、１Ｗ−１Ｒ型デュアルポートＳＲＡＭと呼ばれる構成を有している。すなわち、ライトポート側とリードポート側とに、各々別々のクロック信号ＣＬＫＷ，ＣＬＫＲ、およびアドレス信号ＡＤＷ，ＡＤＲが入力され、基本的に、ライトおよびリードを、別個ののアドレスに対して、別個のクロックサイクル及びクロックタイミングで行うことができる。
【００３８】
上記のような半導体記憶装置では、各カラムにグローバルビット線が設けられて、これらが同時に充放電される場合に比べて、消費電力を小さく抑えることができる。また、グローバルリードビット線１３７やノードＩ２のプリチャージ（ディスチャージ）回路やグローバルビット線ドライバなどもカラムごとに設ける必要がなく、各素子や素子分離領域などを設ける必要もないので、半導体記憶装置の小面積化も容易になる。
【００３９】
なお、各メモリセル群内のメモリセルの数や、カラム内のメモリセル群の数、１本のグローバルリードビット線あたりのカラム数などは、特に限定されず、種々設定可能である。具体的には、例えば図１４に示すように、２つのカラムに対応して１本のグローバルリードビット線１３７が設けられるようにしたり、カラムの端部のローカルブロックの数は他のローカルブロック内のメモリセルよりも少なくなるようにしたりしてもよい。また、メモリセルのポート数はデュアルポートに限定されるものではなく、トリプルポート等、より多くのリードおよび／またはライトポートを有していてもよい。
【００４０】
また、ローカルアンプ１３６は上記のような構成に限らず、例えば図１５に示すように、ノードＩ１の信号によってＮチャネルトランジスタＮ２が制御され、ＮチャネルトランジスタＮ２の出力が、カラム選択信号ＮＣＡＤ１０−１１によって制御されるＰチャネルトランジスタＰ１７，Ｐ１８によって選択されるなどするようにしてもよい。
【００４１】
また、カラム選択信号は、各ローカルアンプ１３６に共通に入力されるのに限らず、リードワード線１１１によって選択されるメモリセル１３０が含まれるメモリセル群１３１に対応するカラム選択信号だけが“Ｌ”になるように、ロウアドレス信号やそのデコード信号と論理演算された信号が用いられるようにしてもよい。これによって、カラム選択信号は最小限のレベル遷移をするだけにできるので、一層消費電力を小さく抑えることができる。
【００４２】
また、ライトビット線１１２，１１３も、例えば、ISSCC2007  「A 45 nm Low-Standby-Power Embedded SRAM with Improved Immunity Against Process and Temperature Variations」（ルネサス／松下）に示されているように、階層化するようにし、さらに消費電力を低減し得るようにしてもよい。具体的には、例えば図１６に示すように、ローカルライトビット線１１２’，１１３’、グローバルライトビット線１４１，１４２、プリチャージトランジスタ１４３、および選択トランジスタ１４４を設け、書き込みが行われるメモリセル１３０に対応するローカルライトビット線１１２’，１１３’のレベルだけが、書き込まれるデータに応じて遷移するようにしてもよい。
【００４３】
上記ローカルライトビット線１１２’，１１３’は、ローカルリードビット線１１４’が対応するのと同数のメモリセル１３０に対応するように設けてもよいが、整数倍の数のメモリセル１３０に対応するように設けてもよい。この場合、ローカルライトビット線１１２’，１１３’は、ローカルリードビット線１１４’よりも長くなる（寄生容量が大きくなる）が、メモリセル１３０の駆動能力に比べて、図示しないデータＩ／Ｏ部に配置されるライト用バッファの駆動能力は大きいので、書き込みの高速化を比較的容易に図りつつ、プリチャージトランジスタ１４３、および選択トランジスタ１４４の数を少なく抑えて、半導体記憶装置の面積を小さく抑えることも容易になる。
【００４４】
上記プリチャージトランジスタ１４３、および選択トランジスタ１４４は、ローカルアンプ１３６が配置されるのと同じ領域に配置するようにしてもよい。これにより、論理回路領域とメモリセル領域との境界に設けられるデッドスペースを低減して、一層半導体記憶装置の面積を小さく抑えることが容易になる。
【００４５】
《発明の実施形態３》
上記実施形態２のローカルアンプ１３６に代えて、図１７に示すように、ローカルアンプ１４６を設けてもよい。ローカルアンプ１４６には、ローカルリードビット線１１４’の信号とカラム選択信号ＮＣＡＤ１０−１１とが入力されてＮチャネルトランジスタＮ２を駆動するＮＯＲ回路１４７が設けられている。このように構成される場合にも、カラム選択信号によって選択されるカラムのメモリセル１３０に保持されているデータに応じた信号だけが１本のグローバルリードビット線１３７に伝達されるので、やはり消費電力を小さく抑えるとともに、配線領域の低減を図ることが容易にできる。
【００４６】
なお、上記のようなローカルアンプ１４６が用いられる場合には、各カラムごとにグローバルリードビット線１３７を設けるようにしてもよい。その場合でも、カラム選択信号によって選択されないカラムのグローバルリードビット線１３７の電位は、メモリセル１３０の記憶内容に係わらず遷移しないので、やはり消費電力の低減を図ることができる。しかも、各ＮチャネルトランジスタＮ２とグローバルリードビット線１３７とを接続する配線を短くできるので、その配線の寄生容量に起因する遅延を小さく抑えることができる。
【００４７】
本実施形態３においても、実施形態２で説明したような種々の変形例を適用してもよい。
【００４８】
《発明の実施形態４》
階層ビット線構造を有する半導体記憶装置であって、より正確な読み出しを行える半導体記憶装置の例を説明する。
【００４９】
まず、記憶データの読出タイミングについて、図１８を参照して説明する。メモリセルに記憶されているデータが、ローカルビット線をディスチャージさせるデータ（ディスチャージデータ）である場合には、リードワード線によるロウの選択がなされると、ローカルビット線の電位は、符号Ｐで示すように急速に低下する。一方、メモリセルに記憶されているデータが、ローカルビット線の電位を維持させるデータ（維持データ）である場合には、ローカルビット線の電位は、符号Ｑで示すように変化しないのが理想的であるが、実際には、リードアクセストランジスタのオフリーク等の影響により、符号Ｒで示すように徐々に低下する。そこで、適切な読み出しをするためには、期間ｔ１内のタイミング（正確にはこれに対応するグローバルビット線の電位の遷移に応じたタイミング）で、グローバルビット線の電位に応じたリード信号をラッチする必要がある。また、上記期間ｔ１は、図１９に示すように、電源電圧や環境温度等によって変動する。
【００５０】
そこで、本実施形態４の半導体記憶装置は、図２０に示すように、レプリカメモリセル１６７（ダミーメモリセル）とレプリカコントロール回路１６８（ダミーリード出力回路）を用いて、リード信号のラッチタイミングを制御するようになっている。
【００５１】
より詳しくは、例えば図２１に示すように、リードコントロール領域には、ＲＳフリップフロップ３１１が設けられている。
【００５２】
リード用ロウデコーダ領域には、通常の半導体記憶装置と同様の正規ロウデコーダ３０１に加えて、レプリカダミーロウデコーダ１６４（ダミーロウデコーダ）が設けられている。
【００５３】
レプリカメモリセル領域には、上記レプリカメモリセル１６７、不使用メモリセル１６９、レプリカローカルリードビット線３１２（ダミーローカルリードビット線）、レプリカローカルアンプ３１３（ダミーローカルアンプ）、およびレプリカグローバルリードビット線３１４（ダミーグローバルリードビット線）が設けられている。
【００５４】
カラムＩ／Ｏ領域には、通常の半導体記憶装置と同様の、ラッチ機能を有する出力回路３０２に加えて、上記レプリカコントロール回路１６８が設けられている。
【００５５】
上記ＲＳフリップフロップ３１１は、リードクロック信号ＣＬＫＲの立ち上がりでセットされ、レプリカコントロール回路１６８から出力されるタイミング信号でリセットされるようになっている。
【００５６】
レプリカダミーロウデコーダ１６４は、全てのリードアドレスに対して、正規ロウデコーダ３０１と同じタイミングで、ＲＳフリップフロップ３１１がセットされている期間、リードワード信号を出力するようになっている。
【００５７】
レプリカメモリセル１６７は、例えば図２２、図２３に示すような回路構成および素子のレイアウトを有している。ＮチャネルトランジスタＮ１１，Ｎ１２は、レプリカダミーロウデコーダ１６４から出力されるリードワード信号に応じて、常にレプリカローカルリードビット線３１２をディスチャージするようになっている。なお、ＮチャネルトランジスタＮ１３〜Ｎ１６は、機能上は必要ないが、ＮチャネルトランジスタＮ１３，Ｎ１４は、レイアウトパターン上、正規のメモリセル１３０との境界に正規のリードワード線１１１に接続されるゲート配線が存在するために設けられている。また、ＮチャネルトランジスタＮ１５，Ｎ１６は、光学ダミーとして設けられている。なお、通常のメモリセル１３０と同様にラッチ回路を設けてもよいが、これを省くことによって小面積化を図ることができる。
【００５８】
レプリカローカルアンプ３１３は、通常のローカルアンプ１３６と同数設けられ、ローカルアンプ１３６と同様に、レプリカローカルリードビット線３１２の信号に応じて、レプリカグローバルリードビット線３１４をディスチャージするようになっている。なお、レプリカローカルアンプ３１３は、少なくとも１つをレプリカローカルリードビット線３１２の信号に応じて動作するように構成し、他は、通常のローカルアンプ１３６におけるレプリカグローバルリードビット線３１４を駆動するＮチャネルトランジスタＮ２だけを、そのゲートをＶＳＳに接続して設けるだけにしてもよい。
【００５９】
レプリカコントロール回路１６８は、レプリカグローバルリードビット線３１４の電位に応じて、出力回路３０２の遅延量に応じた所定のタイミングで、タイミング信号を出力するようになっている。
【００６０】
上記のように構成されることによって、電源電圧や環境温度の変動、製造過程における素子の特性のばらつきなどに応じた適切なタイミングで出力回路３０２を制御し、動作マージンを確保して正確な読み出しを行わせることが容易にできる。また、ローカルリードビット線１１４’やグローバルリードビット線１３７の長さおよび寄生容量等に応じたタイミング制御が自動的に行われるので、メモリセル群１３１内のメモリセル１３０の数や、カラム内のメモリセル群１３１の数が種々の半導体記憶装置を製造する場合でも、設計や調整の手間を省いたり軽減したりすることも容易になる。
【００６１】
より詳しくは、実際の読出し動作に使用する回路を使用して読出しタイミングを生成するレプリカ回路が構成されるので、例えば、ゲート電極の細り太りや、メモリセルの拡散領域に対する不純物の注入ばらつき、あるいは、配線層・配線間膜厚・Ｖｉａ径の仕上がりによる配線容量の変動等について、実際の読出し動作に対して正確なレプリカ動作が可能となって、安定した誤読出し対策が実現できる。それゆえ、例えば、読出しポートのアクセストランジスタのリーク電流や、特にリードドライブトランジスタ１２０を有するメモリセルを備えた半導体記憶装置においては、さらに同一ロウでの同時ライト／リード動作等によって引き起こされる、本来は“Ｈ”状態保持を期待するローカルビット線電位が“Ｌ”状態側に低下することによって発生する誤読出しを防止することが容易にできる。これにより、正規の読出し動作と、誤読出し電流との間に読出しタイミングを最適に設定するので、特性良品を得ることができる。
【００６２】
また、近年の多くの微細化ＳＲＡＭは冗長救済機能を有している。しかし、上記のように、正規読出しにおいてセル電流の極めて少ないセル、あるいは、誤読出しを引き起こすレベルにあるセルは、プロセス仕上がりばらつき要因でセル特性が所定のものから変動した場合でも、不良ビット数が指数関数的に増えるのが回避されるので、搭載される冗長スペアセルを加工不良メモリセルなどに対して多数使用できるため、より高い歩留を得ることができる。
【００６３】
なお、上記のような各レプリカ回路、配線を全て設けるのに限らず、例えば図２４に示すようにレプリカメモリセル１６７、レプリカローカルリードビット線３１２、およびレプリカコントロール回路１６８に代えて、これらによる遅延時間に対応する遅延時間を有する遅延調整回路１６３を用いてもよい。この場合でも、主としてレプリカローカルアンプ３１３およびレプリカグローバルリードビット線３１４による遅延時間に応じたタイミング制御は適切に行わせることができる。しかも、遅延調整回路１６３はメモリアレイ部ではない周辺回路ロジック部のトランジスタで容易に構成することができるので、例えば、制御部等にデータ入出力部とロウデコーダ部とのサイズの関係からレイアウト的な余白スペースがあった場合に、その部分にインバータ遅延等で構成されるレプリカレイアウトを配置することによって、メモリアレイにレプリカメモリセル等を設ける場合よりも小面積で上記のような効果を得ることができる。
【００６４】
また、図２５に示すように、遅延調整回路１６３にレプリカローカルリードビット線３１２やレプリカローカルアンプ３１３による遅延時間に対応する遅延時間も持たせるようにしたり、さらに、図２６に示すように、遅延素子１６１を用いたワンショットパルス発生回路１６０を設け、その出力パルスをタイミング信号としてレプリカグローバルリードビット線３１４を介して出力回路３０２に供給するようにしてもよい。これらによって簡潔な回路構成で、レプリカグローバルリードビット線３１４の長さおよび寄生容量に応じたタイミング制御を行わせることができる。それゆえ、通常のメモリセルとは異なる、書き込みデータを保持するのではなくて、常に“Ｈ”または“Ｌ”電位に固定された動作を行う、例えば図２２に示したような特殊なレプリカメモリセルを追加開発する開発工数を抑制することなどができる。
【００６５】
また、駆動回路としてのレプリカメモリセル１６７、および／またはレプリカローカルアンプ３１３を用いる場合、図２７、図２８に示すように、これらを複数または複数組（同図の例では前者は３個、後者は２組）並列に設けるとともに、それぞれに対応する本数または長さなどの、被駆動回路としてのレプリカローカルリードビット線３１２、および／またはレプリカグローバルリードビット線３１４を並行してまたは直線状に設けてもよい。すなわち、駆動回路や被駆動回路を複数設けることによって特性のばらつきの影響を平均化して低減できるとともに、駆動回路の駆動能力の増大と被駆動回路の寄生容量の増大をバランスさせることにより、それぞれ１つずつ設ける場合と同等の遅延時間を発生させることができる。
【００６６】
なお、上記の場合、レプリカローカルリードビット線３１２の信号が入力される回路を有するレプリカローカルアンプ３１３は１つだけ設けて、上記回路の出力によって２つのＮチャネルトランジスタＮ２が制御されるようにしてもよい。
【００６７】
《発明の実施形態５》
メモリセル群内のメモリセルの数が、他のメモリセル群と異なる場合でも確実な読み出しが容易に可能な半導体記憶装置の例を説明する。
【００６８】
実施形態５の半導体記憶装置には、例えば図２９に示すように、３つのメモリセル群１３１Ａ〜１３１Ｃが設けられている。メモリセル群１３１Ａ，１３１Ｂには、それぞれ１６個のメモリセル１３０が設けられる一方、メモリセル群１３１Ｃには、２個のメモリセル１３０が設けられている。そこで、メモリセル群１３１Ｃのローカルリードビット線１１４’は、メモリセル群１３１Ａ，１３１Ｂのローカルリードビット線１１４’よりも短く形成され、配線容量も小さくなっている。ところが、メモリセル群１３１Ｃのローカルリードビット線１１４’にはダミー容量１８１が接続され、配線容量との合計は、メモリセル群１３１Ａ，１３１Ｂのローカルリードビット線１１４’と等しくなるようにされている。
【００６９】
上記のような調整は、ビット線容量が比較的小さい階層ビット線構造の半導体記憶装置においては、わずかなビット線容量の相違が読み出しタイミングに与える影響が大きいので、特に正確な読み出しに有用である。
【００７０】
上記ダミー容量１８１としては、具体的には、配線パターンによって形成される配線間容量を用いてもよいが、例えば、図３０に示すようにＭＯＳトランジスタ１９０のソース電極とドレイン電極とを互いに接続して、これらとゲート電極との間のゲート容量を用いることができる。また、図３１に示すように、ソース電極とゲート電極とを互いに接続して、これらとドレイン電極との間の拡散容量を用いてもよい。これらによれば、特別な製造プロセスを必要としないうえ、一般に、ゲート酸化膜は配線間膜厚等よりも薄いので、小さな面積で大きな容量を形成して、半導体基板の面積効率を高くすることが容易にできる。
【００７１】
また、図３２に示すように、例えば配線間容量と拡散容量など、複数種類の容量を組み合わせてもよい。より具体的には、図３３〜図３５に示すように、半導体基板上には拡散層２０４，２０５が形成され、第１配線層には配線パターン２０２，２０３が形成され、第２配線層には配線パターン２００，２０１が形成されている。配線パターン２００は、メモリセル群１３１Ｃのローカルリードビット線１１４’に接続されるとともに、ビアを介して、配線パターン２０２および拡散層２０４と接続されている。また、配線パターン２０１、配線パターン２０３、および拡散層２０５は、ビアを介して互いに接続されるとともに、接地されている。
【００７２】
このように、ビット線容量が形成されるのと同様に拡散層や配線層によってダミー容量が形成される場合には、不純物の注入ばらつきによる拡散容量の変動、あるいは、配線幅、配線膜厚、配線層間膜、ビア径等の製造プロセスで生じるばらつきに応じた高精度なダミー容量を形成することが容易にできる。それゆえ、ワード数が半端なメモリセル群でも、高精度な読み出しを容易に行うことができ、半導体記憶装置の歩留まりを高くすることが容易にできる。なお、よりメモリセル形状に似せた形状や構成の配線パターンや拡散領域を形成してもよい。
【００７３】
《発明の実施形態６》
実施形態６の半導体記憶装置４０１は、図３６に示すように、例えば２ポートＳＲＡＭ４０２と、ＢＩＳＴ回路４０３（Built  In Self Test回路）と、セレクタ４０４，４０５とを備えている。
【００７４】
セレクタ４０４，４０５は、２ポートＳＲＡＭ４０２のテスト時には、２ポートＳＲＡＭ４０２の入出力信号を、半導体記憶装置４０１内の他の回路からＢＩＳＴ回路４０３に切り替えるようになっている。なお、２ポートＳＲＡＭ４０２においては、図示以外にも種々の信号が入出力されるが、簡素化のために説明を省略する。
【００７５】
２ポートＳＲＡＭ４０２は、例えば図３７に示すように、保持回路１０３と、ライトアクセストランジスタ１１６，１１７と、リードドライブトランジスタ１２０とリードアクセストランジスタ１２２とを有するメモリセル１３０が設けられて構成されている。上記リードドライブトランジスタ１２０およびリードアクセストランジスタ１２２は、図３８に示すように、基板電位をソース電位とは分離して、所定のフォワードバイアスを印加し得るようになっている。上記フォワードバイアスとしては、例えば、リードドライブトランジスタ１２０およびリードアクセストランジスタ１２２の閾値電圧が、仕様上許容される最も高温な環境温度時の閾値電圧に等しくなるように設定されている。
【００７６】
ＢＩＳＴ回路４０３は、２ポートＳＲＡＭ４０２の例えばメモリセル１３０Ａのテストを行う際には、まず、メモリセル１３０Ａに、リードドライブトランジスタ１２０がオフになるデータを書き込む一方、他の全てのメモリセル１３０には、リードドライブトランジスタ１２０がオンになるデータを書き込む。また、リードドライブトランジスタ１２０およびリードアクセストランジスタ１２２に上記所定のフォワードバイアスを印加する。この状態で、ライトビット線１１２，１１３は“Ｈ”に保ったまま、メモリセル１３０Ａに接続されているライトワード線１１０およびリードワード線１１１をともにオンにする。すなわち、記憶データが読み出されるセルとしてメモリセル１３０Ａが選択される一方、多カラム構成の場合にメモリセル１３０Ａと同一ロウの他のカラムのメモリセルにデータを書き込むのと同じ状態にして、メモリセル１３０Ａに記憶されているデータを読み出す。
【００７７】
上記のような状態では、グローバルリードビット線１３７の電位が維持されるべきデータの読み出しに対して、その電位が最も速やかに低下するので、その場合でも上記“グローバルリードビット線１３７の電位が維持されるべきデータ”が読み出されたと判定されれば、読み出しタイミングが遅すぎることによる誤読み出しが生じることはないことになる。一方、誤読み出しが生じたと判定された場合には、不良品としたり、あらかじめ設けられた冗長メモリセルとの置換がなされるようにしたりしてもよい。また、より緩やかな仕様条件の装置として改めてテストするなどしてもよい。
【００７８】
上記のように、記憶データが読み出されるメモリセルと同じロウのメモリセルにデータが書き込まれる際の影響や、同じカラムの他のメモリセルにおけるリードアクセストランジスタのオフリーク電流の影響、および高温な環境温度（に相当する基板電圧）の影響が考慮されたテストをすることができるので、正確な良不良の判別が正確に行われる。しかも、実際に環境温度を高温にしてテストする場合に比べて、テストコストを大幅に低減することができる。
【００７９】
なお、上記のようなテストに加えて、逆の条件で、グローバルリードビット線１３７の電位が低下すべきデータの読み出しに対して、その電位が最も緩やかに低下するようにして、その場合には上記“グローバルリードビット線１３７の電位が低下すべきデータ”が読み出されたかどうかを判定するテストもされるようにしてもよい。
【００８０】
また、ソース電圧と分離した基板電圧を印加するトランジスタは、上記に限らず、保持回路１０３のトランジスタやライトアクセストランジスタ１１６，１１７なども所定の基板電圧を印加するようにして、より厳しい条件でテストできるようにしてもよい。さらに、例えば、実施形態２（図７）で説明したようなローカルアンプ１３６を有するメモリがテストされる場合には、ローカルアンプ１３６を構成するＰチャネルトランジスタＰ９〜Ｐ１６の基板にも所定のフォワードバイアスを印加するようにして、やはりより厳しい条件でテストするようにしてもよい。
【００８１】
また、上記のようなテスト手法は、リードドライブトランジスタを有しないメモリセルを有するメモリについても適用してもよい。その場合、上記のように同じロウのメモリセルに対する同時読み書きの影響は、元々生じないのでテスト条件の考慮対象にはならないが、リードアクセストランジスタのオフリーク電流の影響等については、同様に考慮したテストをすることができる。
【００８２】
また、各メモリセルについての検査は、個別に行えるようにしてもよいし、自動的、連続的に行われるようにしてもよい。
【００８３】
また、必ずしも上記のような基板電圧の印加はしなくても、その他の要因による良否のテストをすることはできる。一方、ＢＩＳＴ回路４０３を設けず、基板電圧の印加だけをし得るようにして、手動で検査する際に利用できるようにしたりしてもよい。
【００８４】
なお、上記各実施形態や変形例で説明した構成要素は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施形態１で説明したようなゲート長を有するメモリセルを他の各実施形態で用いてもよいし、実施形態３（図１７）で説明したようなローカルアンプ１４６を有する構成を実施形態４で説明したようなレプリカ回路を有する構成に適用したり、実施形態５や実施形態６で説明したようなダミー容量１８１やＢＩＳＴ回路４０３を有する構成を他の実施形態の構成と組み合わせるなどしてもよい。
【００８５】
また、本発明が適用される半導体記憶装置は、単一の素子としてのものに限らず、いわゆるシステムＬＳＩに組み込まれたものであったり、レジスタファイルとして用いられるものであったりしてもよい。
【００８６】
また、本発明は、シングルエンド読み出し型のメモリセル、さらにリードドライブトランジスタを有するメモリセルに対して特に大きな効果が得られるが、これに限るものではなく、相補ビット線読み出し型や、リードドライブトランジスタを有しないメモリセル、リード専用出力回路を有しないメモリセルなどに対しても、いくつかの本発明特有の効果を得ることはできる。また、実施形態１や実施形態６の構成は、階層ビット線構造でない半導体記憶装置に適用してもよい。
【００８７】
また、リード、ライトポート数も、上記に限らず、２ポート以上の種々のリードライトポートの組み合わせの半導体記憶装置に対して、本発明を適用してもよい。
【産業上の利用可能性】
【００８８】
本発明にかかる半導体記憶装置は、誤読み出しを生じにくくし、または消費電力を低減することが容易にできる効果を有し、保持回路と、保持回路に保持されたデータに応じた信号を出力するリード出力回路とを有する、いわゆるマルチポート型のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）である半導体記憶装置等として有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施形態１の半導体記憶装置に設けられるメモリセルの構成を示す回路図である。
【図２】同メモリセルのレイアウトを示す平面図である。
【図３】メモリセルのレイアウトの変形例を示す平面図である。
【図４】メモリセルのレイアウトの他の変形例を示す平面図である。
【図５】メモリセルの他の変形例の構成を示す回路図である。
【図６】同メモリセルのレイアウトを示す平面図である。
【図７】本発明の実施形態２の半導体記憶装置の要部の構成を示す回路図である。
【図８】同装置のメモリセルのトランジスタのレイアウトを示す平面図である。
【図９】同装置の第１金属配線層の配線パターンを示す平面図である。
【図１０】同装置の第２金属配線層の配線パターンを示す平面図である。
【図１１】同装置の第３金属配線層の配線パターンを示す平面図である。
【図１２】同装置の第４金属配線層の配線パターンを示す平面図である。
【図１３】同装置のメモリセルと周辺回路のレイアウトを示す平面図である。
【図１４】同装置の変形例の要部の構成を示す回路図である。
【図１５】同装置の他の変形例のローカルアンプの構成を示す回路図である。
【図１６】同装置のさらに他の変形例の要部の構成を示す回路図である。
【図１７】本発明の実施形態３の半導体記憶装置の要部の構成を示す回路図である。
【図１８】記憶データの読み出しタイミングの例を示す説明図である。
【図１９】記憶データの読み出しタイミングの変動の例を示す説明図である。
【図２０】本発明の実施形態４の半導体記憶装置の概略構成を示す説明図である。
【図２１】同装置の詳細な構成を示すブロック図である。
【図２２】同装置のレプリカメモリセルの構成を示す回路図である。
【図２３】同装置のレプリカメモリセルのレイアウトを示す平面図である。
【図２４】同装置の変形例の構成を示すブロック図である。
【図２５】同装置の他の変形例の構成を示すブロック図である。
【図２６】同装置の更に他の変形例の構成を示すブロック図である。
【図２７】同装置のまた更に他の変形例の構成を示すブロック図である。
【図２８】同変形例の要部の構成を示す回路図である。
【図２９】本発明の実施形態５の半導体記憶装置の要部の構成を示す回路図である。
【図３０】同装置のダミー容量の具体的な構成を示す回路図である。
【図３１】同装置のダミー容量の他の具体的な構成を示す回路図である。
【図３２】同装置のダミー容量の更に他の具体的な構成を示す回路図である。
【図３３】同装置のダミー容量の拡散層のパターンを示す平面図である。
【図３４】同装置のダミー容量の第１配線層の配線のパターンを示す平面図である。
【図３５】同装置のダミー容量の第２配線層の配線のパターンを示す平面図である。
【図３６】本発明の実施形態６の半導体記憶装置の概略構成を示すブロック図である。
【図３７】同装置の要部の構成を示す回路図である。
【図３８】同装置のメモリセルの構成を示す回路図である。
【符号の説明】
【００９０】
１０３      保持回路
１０３ａ    入出力ノード
１０６      Ｐチャネルトランジスタ
１０７      Ｐチャネルトランジスタ
１０８      Ｎチャネルトランジスタ
１０９      Ｎチャネルトランジスタ
１１０      ライトワード線
１１１      リードワード線
１１２，１１３          ライトビット線
１１２’，１１３’      ローカルライトビット線
１１４                  リードビット線
１１４’                ローカルリードビット線
１１６，１１７          ライトアクセストランジスタ
１２０．１２１          リードドライブトランジスタ
１２２，１２３          リードアクセストランジスタ
１３０      メモリセル
１３１      メモリセル群
１３６      ローカルアンプ
１３７      グローバルリードビット線
１４１，１４２    グローバルライトビット線
１４３      プリチャージトランジスタ
１４４      選択トランジスタ
１４６      ローカルアンプ
１４７      ＮＯＲ回路
１５１            Ｎウェル領域
１５２，１５３    Ｐウェル領域
１６０      ワンショットパルス発生回路
１６１      遅延素子
１６３      遅延調整回路
１６４      レプリカダミーロウデコーダ
１６７      レプリカメモリセル
１６８      レプリカコントロール回路
１６９      不使用メモリセル
１８１      ダミー容量
１９０      ＭＯＳトランジスタ
２００      配線パターン
２０１      配線パターン
２０２      配線パターン
２０３      配線パターン
２０４      拡散層
２０５      拡散層
３０１      正規ロウデコーダ
３０２      出力回路
３１１      ＲＳフリップフロップ
３１２      レプリカローカルリードビット線
３１３      レプリカローカルアンプ
３１４      レプリカグローバルリードビット線
４０１      半導体記憶装置
４０２      ポートＳＲＡＭ
４０３      ＢＩＳＴ回路
４０４，４０５    セレクタ
Ｉ１      ノード
Ｉ２      ノード
Ｎ１      Ｎチャネルトランジスタ
Ｎ２      Ｎチャネルトランジスタ
Ｎ１１，Ｎ１２    Ｎチャネルトランジスタ
Ｎ１３，Ｎ１４    Ｎチャネルトランジスタ
Ｎ１５，Ｎ１６    Ｎチャネルトランジスタ
Ｐ１〜Ｐ２０    Ｐチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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