(57)【要約】【課題】  ビット幅が異なる２系統の入出力ポートを併設し、内部回路とのデータ転送と外部とのデータ転送の両方を同時に実行可能な半導体装置を提供する。【解決手段】  本発明の半導体装置は、複数のメモリセルＭＣからなるメモリセルアレイ１０Ａと、メモリセルＭＣのデータを入出力するために規定された第１入出力ポート／第２入出力ポートと、ビット線ペアＢＰに対応する複数のセンスアンプＳＡと、ビット線直交方向に配線された選択制御線２１がゲートに接続され各センスアンプＳＡと第１の入出力ポートの間に接続された選択トランジスタＳＴ１と、ビット線方向に配線された選択制御線２２がゲートに接続され各センスアンプＳＡと第２入出力ポートの間に接続された選択トランジスタＳＴ２と、選択制御線２１を選択的に活性化する第１カラムデコーダ１１と、選択制御線２２を選択的に活性化する第２カラムデコーダ１２を備えて構成される【選択図】  図１
2008077738.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイのデータを入出力するために規定された第１の入出力ポートと、
前記メモリセルアレイのデータを入出力するために規定された第２の入出力ポートと、
前記複数のビット線を介して各々の前記メモリセルのデータを増幅する複数のセンスアンプと、
前記複数のビット線と交差する方向に配線された第１の選択制御線により導通制御され、前記複数のセンスアンプと前記第１の入出力ポートの間に接続された第１の選択回路と、
前記複数のビット線と略平行に配線された第２の選択制御線により導通制御され、前記複数のセンスアンプと前記第２の入出力ポートの間に接続された第２の選択回路と、
入力されたカラムアドレスに応じて前記第１の選択制御線を選択的に活性化する第１のカラムデコーダと、
前記カラムアドレスに応じて前記第２の選択制御線を選択的に活性化する第２のカラムデコーダと、
を備えることを特徴とする半導体装置。
【請求項２】
複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイのデータを入出力するために規定された第１のビット幅を有する第１の入出力ポートと、
前記メモリセルアレイのデータを入出力するために規定された第２のビット幅を有する第２の入出力ポートと、
前記複数のビット線を介して各々の前記メモリセルのデータを増幅する複数のセンスアンプと、
第１の選択制御線により導通制御され、前記複数のセンスアンプと前記第１の入出力ポートの間に接続された第１の選択回路と、
第２の選択制御線により導通制御され、前記複数のセンスアンプと前記第２の入出力ポートの間に接続された第２の選択回路と、
入力されたカラムアドレスに応じて前記第１の選択制御線を選択的に活性化する第１のカラムデコーダと、
前記カラムアドレスに応じて前記第２の選択制御線を選択的に活性化する第２のカラムデコーダと、
を備え、前記第１のビット幅は前記第２のビット幅より大きいことを特徴とする半導体装置。
【請求項３】
前記第１の入出力ポートは内部回路に接続され、前記第２の入出力ポートは外部接続されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記メモリセルアレイにおいて、相補対をなす２本の前記ビット線によりビット線ペアが構成され、当該ビット線ペアと前記ワード線の２つの交点の一方に前記メモリセルが形成され、各々の前記センスアンプは前記ビット線ペアに対応して配置されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１の入出力ポート及び前記第２の入出力ポートはともに複数の端子からなり、各々の前記ビット線ペアに対応する２つの前記端子が１ビットを担うことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の選択制御線は、前記ビット線ペアに対応して配線され、前記第２カラムデコーダは、前記ビット線ペアと同数の前記第２の選択制御線を選択的に活性化することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数のセンスアンプと、前記第１の選択回路と、前記第２の選択回路とは、ビット線延伸方向の両端側に略対称的に配置されることを特徴とする請求項５に記載の半導体装置。
【請求項８】
ビット線延伸方向の両端側の前記第１の選択回路は、それぞれ異なる前記第１の選択制御線により導通制御され、同一の前記第１の入出力ポートがビット線延伸方向の両端側にそれぞれ規定されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
ビット線延伸方向の両端側の前記第１の選択回路は、共通の前記第１の選択制御線により導通制御され、前記第１の入出力ポートのうちの半数ずつの前記端子がビット線延伸方向の両端側に分かれて規定されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第１の選択回路は、一端が前記センスアンプの側の１本のビット線に接続され、他端が前記第１の入出力ポートのうちの１個の前記端子に接続された複数の選択トランジスタを含むことを特徴とする請求項５に記載の半導体装置。
【請求項１１】
前記第２の選択回路は、一端が前記センスアンプの側の１本のビット線に接続され、他端が前記第２の入出力ポートのうちの１個の前記端子に接続された複数の選択トランジスタを含むことを特徴とする請求項５に記載の半導体装置。
【請求項１２】
前記複数のセンスアンプと前記第１の選択回路の間に、前記センスアンプにより増幅されたデータを保持する複数のラッチ回路が配置されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１３】
前記複数のラッチ回路と前記複数のセンスアンプの接続状態を切り替え可能に制御するスイッチ手段をさらに備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記スイッチ手段は、前記複数のセンスアンプと前記第２の選択回路の間に配置された複数のスイッチトランジスタを含むことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記スイッチ手段は、前記第２の選択回路と前記複数のラッチ回路の間に配置された複数のスイッチトランジスタを含むことを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記第１の入出力ポートの各々の前記端子は、ビット線配列方向で隣接する前記センスアンプに共通接続され、前記第１の選択回路は、前記隣接するセンスアンプのそれぞれに対応して異なる前記第１の選択制御線により導通制御されることを特徴とする請求項５に記載の半導体装置。
【請求項１７】
前記メモリセルアレイのデータを入出力するために規定され、前記第１の入出力ポートとビット幅が等しい第３乃至第Ｎの入出力ポートをさらに備え、
前記第１の選択回路は、前記複数のセンスアンプと前記第１の入出力ポート及び前記第３乃至第Ｎの入出力ポートの間に接続され、それぞれ異なる前記第１の選択制御線により導通制御されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１８】
前記メモリセルアレイ、前記複数のセンスアンプ、前記第１の選択回路、前記第２の選択回路により単位のメモリブロックが構成され、複数の前記メモリブロックに対して前記第１のカラムデコーダと前記第２のカラムデコーダを配置してメモリ回路が構成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１９】
前記複数のメモリブロックはビット線直交方向に配置され、それぞれの前記第２の入出力ポートが共通の入出力線を介して相互接続されることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記複数のメモリブロックはビット線方向に配置され、それぞれの前記第１の入出力ポートが共通の入出力線を介して相互接続されることを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記複数のメモリブロックはビット線方向及びビット線直交方向に配置され、それぞれの前記第１の入出力ポートが共通の入出力線を介して相互接続されるとともに、それぞれの前記第２の入出力ポートが共通の入出力線を介して相互接続されることを特徴とする請求項１８に記載の半導体装置。
【請求項２２】
前記第１の入出力ポートは内部の論理回路に接続され、前記第２の入出力ポートは外部との間でデータを入出力する入出力回路に接続されることを特徴とする請求項１９から２１のいずれかに記載の半導体装置。
【請求項２３】
前記第１の入出力ポートには、前記メモリ回路と前記論理回路に間に配置されたキャッシュメモリが接続されることを特徴とする請求項２２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭインターフェースの機能を有する半導体装置に関し、特に、ＤＲＡＭインターフェースの機能を有するＤＲＡＭ回路と論理回路が混載された半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高機能化、高集積化に伴い、汎用的なＤＲＡＭに限らず、ＤＲＡＭと他の論理回路が同一チップ上に混載された半導体装置が要望されている。このような半導体装置においては、メモリセルアレイのデータを入出力し、ＤＲＡＭ回路と論理回路の間で互いにデータ転送を行うための構成が必要となる。例えば、画像処理などの高速な演算処理を行う論理回路を混載する場合は、メモリ回路との間で大容量のデータをやり取りして高速な演算が実行されるので、ＤＲＡＭ回路にビット幅の広い入出力ポートを設けて論理回路と接続する必要がある。
【０００３】
図１５は、このようなビット幅の広い入出力ポートを有するＤＲＡＭ回路の具体例を示している。図１５においては、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された多数のメモリセルＭＣと、メモリセルＭＣのデータをビット線ペアＢＰごとに増幅する複数のセンスアンプＳＡと、各ビット線ＢＬに直列に挿入される複数の選択トランジスタＳＴを含むメモリブロック１００が構成される。図１５の例では、センスアンプＳＡ及び選択トランジスタＳＴは、メモリブロック１００の両側に対称的に配置されている。また、カラムデコーダ１０１は、入力されたカラムアドレスに応じて両側の各選択トランジスタＳＴのゲートに接続される２本の選択制御線１０２を選択的に活性化する。
【０００４】
図１５のＤＲＡＭ回路において、各ビット線ＢＬの両側の選択トランジスタＳＴの一端が入出力ポートとして規定されている。この入出力ポートは、ビット線ペアＢＰに対応して、１対の端子Ｐ−０Ｔ、Ｐ−０Ｂと、１対の端子Ｐ−１Ｔ、Ｐ−１Ｂと、１対の端子Ｐ−２Ｔ、Ｐ−２Ｂと、１対の端子Ｐ−３Ｔ、Ｐ−３Ｂが含まれ、全部で４ビットのデータを担う。実際にはメモリブロック１００内に多数のビット線ＢＬが配置されるので、４ビットより大きい所定のビット幅が確保される。この入出力ポートは、各ビット線ＢＬの両側で共通に設定され、メモリブロック１００の外部で入出力線（不図示）を介して接続される。そして、入出力ポートには内部の論理回路等が接続され、メモリブロック１００と論理回路の間で多ビットのデータを高速に伝送可能となる。
【０００５】
一方、上述の論理回路混載型のＤＲＡＭにおいても、汎用的なＤＲＡＭと同様の外部制御が可能な構成にすることが望ましい。この場合は、ＤＲＡＭ回路に、一般的なＤＲＡＭインターフェースに従ったビット幅の狭い入出力ポートを設けて外部と接続する必要がある。
【０００６】
図１６は、このようなビット幅の狭い入出力ポートを有するＤＲＡＭ回路の具体例を示している。図１６に示すメモリブロック２００は、基本的な構成は図１５と共通するが、選択トランジスタＳＴ及び入出力ポートの配置が図１５と異なっている。各選択トランジスタＳＴは、一端に各ビット線ＢＬが接続され、他端に接続されるビット線直交方向の入出力線を介して入出力ポートが規定されている。また、カラムデコーダ２０１は、カラムアドレスに応じてビット線ペアＢＰに対応する各選択トランジスタＳＴのゲートに接続される４本の選択制御線２０２を選択的に活性化する。図１６の選択制御線２０２は、図１５の選択制御線１０２がビット線直交方向に配線されるのに対し、ビット線と略平行に配線される。
【０００７】
図１６のＤＲＡＭ回路において、上記の入出力ポートには、１対の端子Ｐ−０Ｔ、Ｐ−０Ｂと、１対の端子Ｐ−１Ｔ、Ｐ−１Ｂが含まれ、全部で２ビットのデータを担う。図１６の例では、メモリブロック２００内に多数のビット線ＢＬが配置されたとしても、ビット幅は２ビットとなる。そして、入出力ポートにはメモリブロック２００の外部で入出力線を経由して外部接続され、汎用的なＤＲＡＭインターフェースに従ったデータ転送が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、例えば、図１５の構成を論理回路混載型のＤＲＡＭに適用する場合、図１５に示すビット幅の広い入出力ポートを外部へのデータ転送に共用することは、ビット幅のミスマッチが生じてしまう。よって、異なるビット幅を整合させるための余分な制御回路を搭載する必要があり、チップ面積及び消費電力が増大することが問題となる。逆に、図１６の構成を論理回路混載型のＤＲＡＭに適用する場合、図１５に示すように内部の論理回路との間で大容量のデータを高速に転送することが困難である。
【０００９】
一方、従来から、メモリセルアレイに複数の入出力ポートが付加されたマルチポートのＤＲＡＭが知られている（特許文献１、２参照）。この場合、論理回路混載型のＤＲＡＭをマルチポート化し、メモリセルアレイに接続される２系統の入出力ポートを設け、両者を使い分ける構成も考えられる。しかし、従来のマルチポート構成のＤＲＡＭにおいては、使用目的が異なりかつビット幅が大きく異なる２系統の入出力ポートを併設することは想定されておらず、メモリセルアレイとその周辺回路の構成上も困難であった。このように、論理回路混載型のＤＲＡＭを構成する場合、ビット幅が広い内部回路へのデータ転送用の入出力ポートと、ビット幅が狭い外部転送用の汎用的な入出力ポートとを同時に使用可能に構成することが困難であり、高い効率のデータアクセスを実現できないことが問題となる。
【００１０】
そこで、本発明はこれらの問題を解決するためになされたものであり、メモリセルアレイのデータ入出力のために、使用目的とビット幅が異なる２系統の入出力ポートが併設され、内部回路との間のデータ転送と外部との間のデータ転送の両方を同時に実行可能とし、制御及び構成を複雑化することなくメモリ回路と論理回路の混載に適した半導体装置を提供することを目的としている。
【特許文献１】特開２００３−３０８６９０号公報
【特許文献２】特開２００４−８６９７０号公報
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体装置は、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイのデータを入出力するために規定された第１の入出力ポートと、前記メモリセルアレイのデータを入出力するために規定された第２の入出力ポートと、前記複数のビット線を介して各々の前記メモリセルのデータを増幅する複数のセンスアンプと、前記複数のビット線と交差する方向に配線された第１の選択制御線により導通制御され、前記複数のセンスアンプと前記第１の入出力ポートの間に接続された第１の選択回路と、前記複数のビット線と略平行に配線された第２の選択制御線により導通制御され、前記複数のセンスアンプと前記第２の入出力ポートの間に接続された第２の選択回路と、入力されたカラムアドレスに応じて前記第１の選択制御線を選択的に活性化する第１のカラムデコーダと、前記カラムアドレスに応じて前記第２の選択制御線を選択的に活性化する第２のカラムデコーダとを備えて構成される。
【００１２】
また、上記課題を解決するために、本発明の半導体装置は、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイのデータを入出力するために規定された第１のビット幅を有する第１の入出力ポートと、前記メモリセルアレイのデータを入出力するために規定された第２のビット幅を有する第２の入出力ポートと、前記複数のビット線を介して各々の前記メモリセルのデータを増幅する複数のセンスアンプと、第１の選択制御線により導通制御され、前記複数のセンスアンプと前記第１の入出力ポートの間に接続された第１の選択回路と、第２の選択制御線により導通制御され、前記複数のセンスアンプと前記第２の入出力ポートの間に接続された第２の選択回路と、入力されたカラムアドレスに応じて前記第１の選択制御線を選択的に活性化する第１のカラムデコーダと、前記カラムアドレスに応じて前記第２の選択制御線を選択的に活性化する第２のカラムデコーダとを備えて構成され、前記第１のビット幅は前記第２のビット幅より大きいことを特徴としている。
【００１３】
本発明の半導体装置によれば、メモリセルアレイに付随してビット幅が異なる２系統の入出力ポートを構成し、第１のカラムデコーダにより活性化される第１の選択制御線により第１の選択回路を導通制御して第１の入出力ポートからデータを入出力するとともに、第２のカラムデコーダにより活性化される第２の選択制御線により第２の選択回路を導通制御して第２の入出力ポートからデータを入出力する。この場合、隣接する多数のビット線を介してデータを入出力できる第１の入出力ポートはビット幅を広くできるので内部回路との間の高速なデータ転送に用いるのに適し、限定されたデータのみを入出力できる第２の入出力ポートはビット幅が狭いが、汎用的な入出力インターフェースに利用するのに適している。このように、ビット幅と用途が異なる２つの入出力ポートを同時に利用することができるので、余分な制御回路を付加することなく、汎用性を維持しながらデータアクセス効率の向上を図ることができる。
【００１４】
本発明において、前記第１の入出力ポートを内部回路に接続し、前記第２の入出力ポートを外部接続してもよい。
【００１５】
本発明において、前記メモリセルアレイにおいて相補対をなす２本の前記ビット線によりビット線ペアを構成し、当該ビット線ペアと前記ワード線の２つの交点の一方に前記メモリセルを形成し、各々の前記センスアンプは前記ビット線ペアに対応して配置してもよい。この場合、前記第１の入出力ポート及び前記第２の入出力ポートはともに複数の端子により規定し、各々の前記ビット線ペアに対応する２つの前記端子が１ビットを担うものとしてもよい。また、前記第２の選択制御線を前記ビット線ペアに対応して配線し、前記第２カラムデコーダが前記ビット線ペアと同数の前記第２の選択制御線を選択的に活性化するようにしてもよい。
【００１６】
本発明において、前記複数のセンスアンプと、前記第１の選択回路と、前記第２の選択回路とは、ビット線延伸方向の両端側に略対称的に配置してもよい。この場合、ビット線延伸方向の両端側の前記第１の選択回路は、それぞれ異なる前記第１の選択制御線により導通制御し、同一の前記第１の入出力ポートをビット線延伸方向の両端側にそれぞれ規定してもよい。また、ビット線延伸方向の両端側の前記第１の選択回路は、共通の前記第１の選択制御線により導通制御し、前記第１の入出力ポートのうちの半数ずつの前記端子がビット線延伸方向の両端側に分かれるように規定してもよい。
【００１７】
本発明において、前記第１の選択回路は、一端が前記センスアンプの側の１本のビット線に接続され、他端が前記第１の入出力ポートのうちの１個の前記端子に接続された複数の選択トランジスタを含んでいてもよい。また、前記第２の選択回路は、一端が前記センスアンプの側の１本のビット線に接続され、他端が前記第２の入出力ポートのうちの１個の前記端子に接続された複数の選択トランジスタを含んでいてもよい。
【００１８】
本発明において、前記複数のセンスアンプと前記第１の選択回路の間に、前記センスアンプにより増幅されたデータを保持する複数のラッチ回路を配置してもよい。また、前記複数のラッチ回路と前記複数のセンスアンプの接続状態を切り替え可能に制御するスイッチ手段をさらに備えて構成してもよい。この場合、前記スイッチ手段は、前記複数のセンスアンプと前記第２の選択回路の間に配置された複数のスイッチトランジスタを含んでいてもよい。また、前記スイッチ手段は、前記第２の選択回路と前記複数のラッチ回路の間に配置された複数のスイッチトランジスタを含んでいてもよい。
【００１９】
本発明において、前記第１の入出力ポートの各端子を、ビット線配列方向で隣接する前記センスアンプに共通接続し、前記第1の選択回路は、前記隣接するセンスアンプのそれぞれに対応して異なる前記第１の選択制御線により導通制御してもよい。
【００２０】
本発明において、前記メモリセルアレイのデータを入出力するために規定され前記第１の入出力ポートとビット幅が等しい第３乃至第Ｎの入出力ポートをさらに備えて構成し、前記第１の選択回路は、前記複数のセンスアンプと前記第１の入出力ポート及び前記第３乃至第Ｎの入出力ポートの間に接続され、それぞれ異なる前記第１の選択制御線により導通制御してもよい。
【００２１】
本発明において、前記メモリセルアレイ、前記複数のセンスアンプ、前記第１の選択回路、前記第２の選択回路により単位のメモリブロックを構成し、複数の前記メモリブロックに対して前記第1のカラムデコーダと前記第２のカラムデコーダを配置してメモリ回路を構成してもよい。この場合、前記複数のメモリブロックをビット線直交方向に配置し、それぞれの前記第２の入出力ポートを共通の入出力線を介して相互接続してよい。また、前記複数のメモリブロックをビット線方向に配置し、それぞれの前記第１の入出力ポートを共通の入出力線を介して相互接続してもよい。さらに、前記複数のメモリブロックをビット線方向及びビット線直交方向に配置し、それぞれの前記第１の入出力ポートを共通の入出力線を介して相互接続し、それぞれの前記第２の入出力ポートを共通の入出力線を介して相互接続してもよい。
【００２２】
本発明において、前記第１の入出力ポートを内部の論理回路に接続し、前記第２の入出力ポートは外部との間でデータを入出力する入出力回路に接続してもよい。この場合、前記第１の入出力ポートに、前記メモリ回路と前記論理回路に間に配置されたキャッシュメモリを接続してもよい。
【発明の効果】
【００２３】
本発明によれば、メモリセルアレイのデータ入出力のため、ビット幅の広い第１の入出力ポートとビット幅の狭い第２の入出力ポートを同時に利用可能とし、前者を内部回路との間の高速なデータ転送に用い、後者を汎用的なインターフェースに従った外部との間のデータ転送に用いることができる。この場合、ビット幅のミスマッチを整合させるための余分な制御回路が不要となり、チップ面積及び消費電力の増大を避けることができる。そして、特にメモリ回路と論理回路が混載された半導体装置を構成する場合は、外部との間で汎用的なインターフェースを維持しながら、メモリ回路と内部の論理回路の間で効率的なデータ転送を実現可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体メモリとしてのＤＲＡＭと論理回路を混載して構成される半導体装置に対して本発明を適用する場合の形態を説明する。
【００２５】
図１は、本実施形態の半導体装置においてＤＲＡＭ回路の要部構成を示す図である。図１においては、メモリセルアレイ１０Ａ及びその両側に配置された２つのセンスアンプ／選択回路部１０Ｌ、１０Ｒからなるメモリブロック１０と、第１カラムデコーダ１１と、第２カラムデコーダ１２とを含む回路部分を示している。以下では１個のメモリブロック１０を制御単位としてＤＲＡＭ回路にアクセスする場合を説明するが、実際には、後述するように多数のメモリブロック１０を配置することで、大容量のＤＲＡＭ回路を自在に構成することができる。
【００２６】
以上の構成において、メモリセルアレイ１０Ａは、複数のワード線ＷＬとそれに直交する複数のビット線ＢＬが配置され、ワード線ＷＬとビット線ＢＬの交点には、多数のメモリセルＭＣが形成されている。図１では説明の便宜上、メモリセルアレイ１０Ａ内に８本のワード線ＷＬと１６本のビット線ＢＬが配置される例を示しているが、実際には、より多数のワード線ＷＬとビット線ＢＬを配置してメモリセルアレイ１０Ａが構成される。
【００２７】
ビット線ＢＬは２本１組となってビット線ペアＢＰを構成する。図１に示すように、各ビット線ペアＢＰと１本のワード線ＷＬの２つの交点のうち、いずれかの交点にのみ１つのメモリセルＭＣが形成される。従って、図１では１２８個（８×１６）の交点が存在するので、その半数の６４個のメモリセルＭＣが形成されることになる。メモリセルアレイ１０Ａにｍ本のワード線ＷＬとｎ本のビット線ＢＬを配置する場合は、ｍ×ｎ／２個のメモリセルＭＣが形成され、全部でｍ×ｎ／２ビットのデータを記憶保持することができる。なお、図１のメモリセルＭＣの各交点への配置パターンは一例であり、同様のデータを記憶保持し得る多様な配置パターンを採用することができる。
【００２８】
図１に示すように、各々のビット線ＢＬは、センスアンプ／選択回路部１０Ｌ、１０Ｒのいずれかに互い違いに接続される。ビット線ペアＢＰに着目すると、４組のビット線ペアＢＰが左側のセンスアンプ／選択回路部１０Ｌに接続され、残りの４組のビット線ペアＢＰが右側のセンスアンプ／選択回路部１０Ｒに接続されている。センスアンプ／選択回路部１０Ｌ、１０Ｒの各々には、１組のビット線ペアＢＰごとに付随する構成要素として、メモリセルアレイ１０Ａに近い側から２個の選択トランジスタＳＴ２と、１個のセンスアンプＳＡと、２個の選択トランジスタＳＴ１が含まれる。
【００２９】
センスアンプＳＡは、２つの入力端子がビット線ペアＢＰの２本のビット線ＢＬの間に接続され、メモリセルＭＣの蓄積電荷により生じるビット線ペアＢＰの微小電位を増幅してメモリセルＭＣに再書き込みするように動作する。選択トランジスタＳＴ１は、各ビット線ＢＬに直列に挿入され、ゲートに接続される選択制御線２１に応じてオン／オフ制御される。また、選択トランジスタＳＴ２は、各ビット線ＢＬに並列に挿入され、ゲートに接続された選択制御線２２に応じてオン／オフ制御される。なお、両側のセンスアンプ／選択回路部１０Ｌ、１０Ｒに関し、センスアンプＳＡ、選択トランジスタＳＴ１、ＳＴ２がいずれも略対称的な配置となっている。
【００３０】
本実施形態では、入力されたカラムアドレスに応じたビット線ペアＢＰを選択する２つのカラムデコーダとして、第１カラムデコーダ１１及び第２カラムデコーダ１２が設けられている。図１に示すように、第１カラムデコーダ１１からは２本の選択制御線２１が出力され、それぞれビット線ＢＬと交差する方向（直交方向）に配線されている。１本の選択制御線２１が左側のセンスアンプ／選択回路部１０Ｌの８個の選択トランジスタＳＴ１に接続され、他の１本の選択制御線２２は右側のセンスアンプ／選択回路部１０Ｒの８個の選択トランジスタＳＴ１に接続される。カラムアドレスのデコード結果に応じて、いずれか１本の選択制御線２１が選択的に活性化されてハイになり、対応する８個の選択トランジスタＳＴ１がオンとなる。
【００３１】
左側のセンスアンプ／選択回路部１０Ｌにおいては、８個の選択トランジスタＳＴ１の一端が第１入出力ポートとして規定されている。第１入出力ポートには、メモリセルアレイ１０Ａの半数のビット線ペアＢＰの組み合わせに対応して、１対の端子Ｐ１−０Ｔ、Ｐ１−０Ｂと、１対の端子Ｐ１−１Ｔ、Ｐ１−１Ｂと、１対の端子Ｐ１−２Ｔ、Ｐ１−２Ｂと、１対の端子Ｐ１−３Ｔ、Ｐ１−３Ｂが含まれる。左側のセンスアンプ／選択回路部１０Ｌに対し、上述の選択トランジスタＳＴがオンに制御されると、センスアンプＳＡの両端がそれぞれ１対の端子に直結される。第１入出力ポートには、オンとなった８個の選択トランジスタを介して、４組のビット線ペアＢＰに対応する４個のセンスアンプＳＡが直結される。よって、第１入出力ポートは、全部で４ビットのデータを担い、そのビット幅は４ビットとなる。
【００３２】
また、右側のセンスアンプ／選択回路部１０Ｒにおいても、同一の第１入出力ポートが対称的に規定されている。すなわち、メモリセルアレイ１０Ａの上述のビット線ペアＢＰとは異なる残りの半数のビット線ペアＢＰの組み合わせに対応して、左側のセンスアンプ／選択回路部１０Ｌと同様の４対の端子を含む第１入出力ポートが規定され、８個の選択トランジスタＳＴにより同様に制御される。この場合、左側のセンスアンプ／選択回路部１０Ｌと右側のセンスアンプ／選択回路部１０Ｒは、互いの第１入出力ポートが共通接続されており、共通の入出力線（不図示）を経由して伝送可能に構成されている。
【００３３】
このように、第１カラムデコーダ１１の２本の選択制御線２１により、４ビットのビット幅を有する第１入出力ポートとメモリセルアレイ１０Ａの接続関係が切り替え制御される。一般的なメモリセルアレイ１０Ａの構成として、ｎ本のビット線ＢＰが配置される場合を考えると、同様の２本の選択制御２１により、ｎ／２組のビット線ペアＢＰに対応して、ｎ／４ビットのビット幅を有する第１入出力ポートの接続を切り替え制御することができる。一般に、メモリセルアレイ１０Ａのビット線ＢＬの配置本数は多くなるので、第１入出力ポートのビット幅も大きくなる。
【００３４】
一方、図１に示すように、第２カラムデコーダ１２からは４本の選択制御線２２が出力され、それぞれビット線ＢＬの方向に沿って配線されている。各々の選択制御線２２は、左側のセンスアンプ／選択回路部１０Ｌの２個の選択トランジスタＳＴ２と右側のセンスアンプ／選択回路部１０Ｒの２個の選択トランジスタＳＴ２に接続される。入力されたカラムアドレスのデコード結果に応じて、４本中の１本の選択制御線２１が活性化されてハイになり、対応する４個の選択トランジスタＳＴ２がオンとなる。
【００３５】
なお、図１に示すように、選択制御線２２をそれぞれ点線にて示しているが、ビット線ＢＬの配線ピッチを考慮したとき、ビット線ＢＬと異なる配線層に選択制御線２２を形成する必要があることを表している。
【００３６】
各々の選択制御線２２と接続される４個の選択トランジスタＳＴ２は、それぞれの一端がビット線ＢＬと直交方向に配線された異なる４本の入出力線２３に接続され、これらの入出力線２３が第２入出力ポートとして規定されている。第２入出力ポートには、１対の端子Ｐ２−０Ｔ、Ｐ２−０Ｂと、１対の端子Ｐ２−１Ｔ、Ｐ２−１Ｂが含まれる。左側のセンスアンプ／選択回路部１０Ｌにおいては、端子Ｐ２−０Ｔがビット線ペアＢＰの一方の選択トランジスタＳＴ２に接続され、端子Ｐ２−０Ｂがビット線ペアＢＰの他方の選択トランジスタＳＴ２に接続される。また、右側のセンスアンプ／選択回路部１０Ｒにおいては、端子Ｐ２−１Ｔがビット線ペアＢＰの一方の選択トランジスタＳＴ２に接続され、端子Ｐ２−１Ｂがビット線ペアＢＰの他方の選択トランジスタＳＴ２に接続される。第２カラムデコーダ１２により１本の選択制御線２２が選択されると、２組のビット線ペアＢＰが４個の選択トランジスタＳＴ２を介して第２入出力ポートと直結され、全部で２ビットのデータを担うので、第２入出力ポートのビット幅は２ビットとなる。
【００３７】
このように、第２カラムデコーダ１２の４本の選択線制御線２２により、２ビットのビット幅を有する第２入出力ポートとメモリセルアレイ１０Ａの接続関係が切り替え制御される。しかしながら、上述したようにｎ本のビット線ＢＬが配置される場合を考えると、第２入出力ポートのビット幅が２ビットに保たれるとともに、ｎ／２組のビット線ペアＢＰに対応してｎ／４本の選択制御線２２を設ける構成となる。つまり、第１入出力ポートの場合は、ビット線ペアＢＰの配線数の増加に伴いビット幅が広くなるが、第２入出力ポートの場合は、ビット線ペアＢＰの配線数の増減によらず一定のビット幅となる。
【００３８】
例えば、ビット幅の広い第１入出力ポートは、大量のデータを短時間に伝送するのに適しているので、半導体装置の内部でＤＲＡＭ回路と他の論理回路の間でデータをやり取りする際に用いられる。これに対し、ビット幅の狭い第２入出力ポートは、半導体装置の外部との間で、汎用的なＤＲＡＭインターフェースに従ってデータをやり取りする際に用いられる。このように、ビット幅の異なる２種の入出力ポートを使い分ける構成は、特に論理回路混載型のＤＲＡＭに適用するのに有用性が高い。
【００３９】
なお、本実施形態では、第１入出力ポート又は第２入出力ポートにおける「ポート」の用語を、以下のような意味で用いている。すなわち、半導体装置内に構成されるメモリブロック１０から、データ（書き込みデータ又は読み出しデータ）を入力又は出力するための一又は複数の端子を「ポート」と呼んでいる。それぞれの「ポート」は、独立に制御され、かつ半導体装置が複数のＩ／Ｏビット（入出力ビット）を有する場合は、それらのデータを同時に入力又は出力できるように構成される。「ポート」の概念は、上記の端子に加え、単なる配線（又はノード）であってもよい。図１に示されるように、「ポート」の各々の端子を小さな丸印で表記している。
【００４０】
本実施形態において、図１のＤＲＡＭ回路の構成には多様な変形例がある。以下、図２〜図７を参照して、図１のＤＲＡＭ回路の構成に対応する６つの変形例について順次説明する。なお、図２〜図７において、メモリセルアレイ１０Ａの構成については、図１と同様であるので図示を省略している。
【００４１】
図２は、第１の変形例に係るＤＲＡＭ回路の要部構成を示す図である。図２に示すように、第１の変形例においては、２つのセンスアンプ／選択回路部１０Ｌ、１０Ｒの構成が図１と異なり、１組のビット線ペアＢＰごとに付随する構成要素として、メモリセルアレイ１０Ａに近い側から１個のセンスアンプＳＡと、２個のスイッチトランジスタＳＷＴと、２個の選択トランジスタＳＴ２と、１個のラッチ回路Ｌと、２個の選択トランジスタＳＴ１が配置される。このうち、センスアンプＳＡ、選択トランジスタＳＴ１、ＳＴ２に関しては、図１の場合と同様である。
【００４２】
スイッチトランジスタＳＷＴは、各ビット線ＢＬに直列に挿入され、ゲートに接続される制御線２４に応じてオン／オフ制御される。第１の変形例では、各センスアンプＳＡの制御に連動して２本の制御線２４を出力するセンスアンプ制御部１３が設けられている。なお、スイッチトランジスタＳＷＴ及びセンスアンプ制御部１３は、一体的に本発明のスイッチ手段として機能する。１本の制御線２４は左側のセンスアンプ／選択回路部１０Ｌの各スイッチトランジスタＳＷＴに接続され、他の１本の制御線２４は右側のセンスアンプ／選択回路部１０Ｒの各スイッチトランジスタＳＷＴに接続される。
【００４３】
ラッチ回路Ｌは、選択トランジスタＳＴ１と選択トランジスタＳＴ２の間の位置において２つの入力端子がビット線ペアＢＰの２本のビット線ＢＬの間に接続され、センスアンプＳＡにより増幅されてビット線ペアＢＰに伝送されるデータを保持する。この場合、各々のビット線ペアＢＰにおいて、スイッチトランジスタＳＷＴがオンのときは、センスアンプＳＡとラッチ回路Ｌが直結されてセンスアンプＳＡのデータがそのままラッチ回路Ｌに転送されるが、スイッチトランジスタＳＷがオフのときは、センスアンプＳＡとラッチ回路Ｌが切り離された状態になる。
【００４４】
図２において、第１入出力ポートに対する第１カラムデコーダ１１と選択トランジスタＳＴ１の接続関係、及び、第２入出力ポートに対する第２カラムデコーダ１２と選択トランジスタＳＴ２の接続関係については、図１の場合と共通する。ただし、選択トランジスタＳＴ１、ＳＴ２とセンスアンプＳＡの位置関係が図１と異なり、以下に説明するようなラッチ回路Ｌを用いた制御が必要となる。
【００４５】
第１の変形例では、第１入出力ポート及び第２入出力ポートに対し、センスアンプＳＡのデータを直接接続することなく、ラッチ回路Ｌを介して接続する点が特徴となっている。まず、センスアンプ制御部１３の制御により、センスアンプＳＡの増幅動作が完了した後、２本の制御線２４に接続されたスイッチトランジスタＳＷＴがオンに制御される。これにより、この時点のセンスアンプＳＡのデータは、同一のビット線ペアＢＰにおけるラッチ回路Ｌに転送される。その後、所定のタイミングで上記のスイッチトランジスタＳＷＴがオフに制御され、センスアンプＳＡとラッチ回路Ｌが切り離される。これ以降は、センスアンプＳＡの動作状態が変わったとしても、ラッチ回路Ｌは元のデータを保ち続ける。
【００４６】
第１カラムデコーダ１１により所定の選択制御線２１がハイに制御されると、オンとなった８個の選択トランジスタＳＴ１を介して、４個のラッチ回路Ｌが第１入出力ポートに直結される。一方、第２カラムデコーダ１１により所定の選択制御線２２がハイに制御されると、オンとなった４個の選択トランジスタＳＴ２を介して、２個のラッチ回路Ｌが第２入出力ポートに直結される。このように、第１入出力ポート又は第２入出力ポートによるアクセス時に、ラッチ回路ＬがセンスアンプＳＡのキャッシュメモリとして機能する。従って、ラッチ回路Ｌにいったんデータを保持しておけば、その間はセンスアンプ１０に対するデータのリフレッシュを行うことができるので、第１の変形例により動作効率の向上を図ることができる。
【００４７】
次に図３は、第２の変形例に係るＤＲＡＭ回路の要部構成を示す図である。図３に示すように第２の変形例においては、２つのセンスアンプ／選択回路部１０Ｌ、１０Ｒにおいて、１組のビット線ペアＢＰごとに付随する構成要素として、メモリセルアレイ１０Ａに近い側から１個のセンスアンプＳＡと、２個の選択トランジスタＳＴ２と、２個のスイッチトランジスタＳＷＴと、１個のラッチ回路Ｌと、２個の選択トランジスタＳＴ１が配置される。第１の変形例と比べると、選択トランジスタＳＴ２とスイッチトランジスタＳＷＴの位置が入れ替わっている点が異なる。
【００４８】
図３の構成において、選択トランジスタＳＴ１がオンに制御されたときは、対応するビット線ペアＢＰにおいてラッチ回路Ｌが第１入出力ポートに直結されるので、この場合の動作は第１の変形例と同様になる。これに対し、選択トランジスタＳＴ２がオンに制御されたときは、対応するビット線ペアＢＰにおいてセンスアンプＳＡが第２入出力ポートに直結される。すなわち、ビット幅が広い第１入出力ポートに対してラッチ回路Ｌを介して接続し、ビット幅が狭い第２入出力ポートに対してセンスアンプＳＡを直接接続する点が特徴となっている。例えば、大量の演算処理はキャッシュメモリとしてのラッチ回路Ｌを利用しながら、外部との間では通常のＤＲＡＭインターフェースに整合させる場合には、第２の変形例を採用することが望ましい。第１及び第２の変形例の場合、メモリセルＭＣへの書込みに際してスイッチトランジスタＳＷＴをオンさせてラッチ回路Ｌに保持されたデータをメモリセルＭＣに書き込むこともできる。
【００４９】
次に図４は、第３の変形例に係るＤＲＡＭ回路の要部構成を示す図である。図４に示すように第３の変形例においては、２つのセンスアンプ／選択回路部１０Ｌ、１０Ｒにおいて、ビット線ペアＢＰに対応する構成が１組置きに異なっている。すなわち、メモリセルアレイ１０Ａに近い側から、センスアンプＳＡ、選択トランジスタＳＴ２、選択トランジスタＳＴ１ａが配置されるビット線ペアＢＰの側と、センスアンプＳＡ、選択トランジスタＳＴ２、選択トランジスタＳＴ１ｂが配置されるビット線ペアＢＰの側とが交互に繰り替えされる。そして、一方のビット線ペアＢＰの２個の選択トランジスタＳＴ１ａと、他方のビット線ペアＢＰの２個の選択トランジスタＳＴ１ｂは、いずれも第１入出力ポートの対応するビット線ペアＢＰ側と共通接続されている。
【００５０】
また、第１入出力ポートに含まれる端子数は、図２と比べると半減している。すなわち、左側のセンスアンプ／選択回路部１０Ｌにおいて、図４上部の１対の端子Ｐ１−０Ｔ、Ｐ１−０Ｂと、図４下部の１対の端子Ｐ１−１Ｔ、Ｐ１−１Ｂが設けられ、右側のセンスアンプ／選択回路部１０Ｒについても同様の端子が設けられる。
【００５１】
さらに、第１カラムデコーダ１１からは４本の選択制御線２１ａ、２１ｂが出力される。このうち、２本の選択制御線２１ａは両側のセンスアンプ／選択回路部１０Ｌ、１０Ｒの選択トランジスタＳＴ１ａのゲートに接続されるとともに、２本の選択制御線２１ｂは両側のセンスアンプ／選択回路部１０Ｌ、１０Ｒの選択トランジスタＳＴ１ｂのゲートに接続される。このように、図２と比べると、選択トランジスタＳＴ１ａ、ＳＴ１ｂの個数は変わらないが選択制御線２１の本数が２倍になる一方、第１入出力ポートの端子数が半減することがわかる。この場合、第１入出力ポートは、全部で２ビットのデータを担い、そのビット幅は２ビットとなる。
【００５２】
第３の変形例では、入出力ポートの一対の端子に対し、２組のビット線ペアＢＰに対応する２個のセンスアンプＳＡのデータを選択的に転送することができる。そのため、第１カラムデコーダ１１により、選択制御線２１ａ、２１ｂを用いて選択トランジスタＳＴ１ａの側の経路と選択トランジスタＳＴ１ｂの側の経路のいずれかを第１入出力ポートに接続可能な構成としたものである。なお、第２カラムデコーダ１２と第２入出力ポートについては、第２の変形例と同様の構成になっている。同様のメモリアレイ１０Ａに対し、第１カラムデコーダ１１の制御線数を増加させる余地があり、それに応じてビット幅の広い第１入出力ポートの端子数を減少させる場合、第３の変形例を採用することが望ましい。
【００５３】
次に図５は、第４の変形例に係るＤＲＡＭ回路の要部構成を示す図である。図５に示すように第４の変形例は、図４の第３の変形例と類似した構成であり、両側のセンスアンプ／選択回路部１０Ｌ、１０Ｒの構成については、図４の場合と同様になっている。一方、第１カラムデコーダ１１から２本の選択制御線２１ａ、２１ｂが出力される点で、図４の場合と違いがある。選択制御線２１ａ、２１ｂは、それぞれ途中で分岐して両側のセンスアンプ／選択回路部１０Ｌ、１０Ｒにおける選択トランジスタＳＴ１ａ、ＳＴ１ｂに接続されている。
【００５４】
このような構成に対応して、第１入出力ポートに含まれる端子数は、図４と比べると２倍になっている。すなわち、左側のセンスアンプ／選択回路部１０Ｌにおける１対の端子Ｐ１−０Ｔ、Ｐ１−０Ｂ及び１対の端子Ｐ１−１Ｔ、Ｐ１−１Ｂに加えて、右側のセンスアンプ／選択回路部１０Ｒにおける１対の端子Ｐ１−２Ｔ、Ｐ１−２Ｂ及び１対の端子Ｐ１−３Ｔ、Ｐ１−３Ｂにより第１入出力ポートが構成される。第１入出力ポートが両側のセンスアンプ／選択回路部１０Ｌ、１０Ｒにまたがって配置される点で、図１〜図４の構成とは異なっている。
【００５５】
第４の変形例では、第１のカラムデコーダ１１の選択制御線２１ａ、２１ｂの共用化を図ることにより、その本数が第３の変形例の４本から半分の２本になる反面、第１入出力ポートのビット幅は第３の変形例の２倍の４ビットになっている。なお、第２カラムデコーダ１２と第２入出力ポートについては、第２、第３の変形例と同様の構成になっている。このように、第３の変形例と同様の配置を保ちつつ、第１のカラムデコーダ１１の制御線数を減少させる場合は、第４の変形例を採用することが望ましい。
【００５６】
次に図６は、第５の変形例に係るＤＲＡＭ回路の要部構成を示す図である。図６に示すように、第５の変形例においては、図１の構成と比べると、両側のセンスアンプ／選択回路部１０Ｌ、１０Ｒにおいて、各々の選択トランジスタＳＴ１と一端を共通に接続された選択トランジスタＳＴ３が配置されるとともに、選択トランジスタＳＴ３の他端が第３入出力ポートとして規定される。第３入出力ポートには、ビット線ペアＢＰの組み合わせに対応して、１対の端子Ｐ３−０Ｔ、Ｐ３−０Ｂと、１対の端子Ｐ３−１Ｔ、Ｐ３−１Ｂと、１対の端子Ｐ３−２Ｔ、Ｐ３−２Ｂと、１対の端子Ｐ３−３Ｔ、Ｐ３−３Ｂが含まれる。これら４対の端子からなる第３入出力ポートは、第１入出力ポートと同様、両側のセンスアンプ／選択回路部１０Ｌ、１０Ｒについて対称的に規定されている。
【００５７】
第１カラムデコーダ１１からは２本の選択制御線２１に加えて、２本の選択制御線２５が出力される。２本の選択制御線２１は、図１の場合と同様、選択トランジスタＳＴ１に接続されている。一方、２本の選択制御線２５は、一方が左側のセンスアンプ／選択回路部１０Ｌの選択トランジスタＳＴ３に接続され、他方が右側のセンスアンプ／選択回路部１０Ｒの選択トランジスタＳＴ３に接続されている。
【００５８】
第５の変形例においては、第１カラムデコーダ１１により制御される第１入出力ポートと第３入出力ポートを選択的に利用することができる。なお、第２カラムデコーダ１２と第２入出力ポートについては、図１の場合と同様である。よって、ビット幅の狭い第２入出力ポートに加えて、ビット幅の広い２系統の第１及び第３入出力ポートが設けられ、それぞれを異なる目的に用いることができる。例えば、２つの異なる論理回路に対し、第１入出力ポートと第３入出力ポートを接続する場合などに有用な構成である。
【００５９】
次に図７は、第６の変形例に係るＤＲＡＭ回路の要部構成を示す図である。図７に示すように、第６の変形例においては、図６の第５の変形例に対し、選択トランジスタＳＴ１、ＳＴ３と一端を共通に接続された選択トランジスタＳＴ４がさらに配置されるとともに、選択トランジスタＳＴ４の他端が第４入出力ポートとして規定される。第４入出力ポートには、ビット線ペアＢＰの組み合わせに対応して、１対の端子Ｐ４−０Ｔ、Ｐ４−０Ｂと、１対の端子Ｐ４−１Ｔ、Ｐ４−１Ｂと、１対の端子Ｐ４−２Ｔ、Ｐ４−２Ｂと、１対の端子Ｐ４−３Ｔ、Ｐ４−３Ｂが含まれる。これら４対の端子からなる第４入出力ポートは、第１及び第３入出力ポートと同様、両側のセンスアンプ／選択回路部１０Ｌ、１０Ｒについて対称的に規定されている。
【００６０】
第１カラムデコーダ１１からは２本の選択制御線２１と２本の選択制御線２５に加えて、２本の選択制御線２６が出力される。選択制御線２１、２５については、図６と同様の接続となっている。一方、２本の選択制御線２６は、一方が左側のセンスアンプ／選択回路部１０Ｌの選択トランジスタＳＴ４に接続され、他方が右側のセンスアンプ／選択回路部１０Ｒの選択トランジスタＳＴ４に接続されている。
【００６１】
第６の変形例においては、第１カラムデコーダ１１により制御される第１入出力ポート、第３入出力ポート、第４入出力ポートを選択的に利用することができる。なお、第２カラムデコーダ１２と第２入出力ポートについては、図１の場合と同様である。このように、第５の変形例を発展させ、さらにビット幅の広い３系統の第１、第３、第４入出力ポートのそれぞれを異なる目的に用いることができる。この場合、第６の変形例をさらに発展させ、第２入出力ポートに加えてビット幅の広い第１、第３〜第Ｎ入出力ポートを併設し、全部でＮ系統の入出力ポートが多重に配置された構成にすることもできる。
【００６２】
以上説明したＤＲＡＭ回路は、基本単位である１つのメモリブロック１０のみを含んでいるが、多数のメモリブロック１０を配置して大容量のＤＲＡＭマクロ回路を構成することができる。複数のメモリブロック１０を配置してＤＲＡＭマクロ回路を構成するには、メモリブロック１０を横方向（ビット線延伸方向）に配置する場合と、縦方向（ビット線直交方向）に配置する場合、あるいは両者を組み合わせる場合が想定され、以下それぞれについて図８〜図１０を参照して説明する。
【００６３】
図８は、縦方向に配置された４個のメモリブロック１０から構成されるＤＲＡＭマクロ回路の例を示している。図８においては、図１に示した各々のメモリブロック１０について、第１入出力ポート及び第２入出力ポートを表記している。また、縦方向の実線は、第２入出力ポートの入出力線２３（図１参照）を表し、横方向の点線は、第１入出力ポートの入出力線（メモリセルアレイ１０Ａの外部）を表している。なお、これ以外の構成要素については、図示を省略している。また、４個のメモリブロック１０の周囲には、第１カラムデコーダ１１と第２カラムデコーダ１２が配置されている。
【００６４】
図８に示すように、４個のメモリブロック１０が互いの入出力線２３を共通に接続された状態で、縦方向に配置されている。これにより、第１入出力ポートは、４個のメモリブロック１０の各ポートを一体的に含んだ１６ビットのビット幅を有するが、第２入出力ポートは、１個のメモリブロック１０と同様、２ビットのビット幅を有する。また、第１カラムデコーダ１１の選択制御線２１（不図示）は、４個のメモリブロック１０について共通接続されるので、図１と同様の２本となるが、第２カラムデコーダ１２の選択制御線２２（不図示）は、図１の４倍の１６本となる。
【００６５】
図９は、横方向に配置された４個のメモリブロック１０から構成されるＤＲＡＭマクロ回路の例を示している。図９においても、図１に示した各々のメモリブロック１０について、図８と同様の構成要素のみを表記するとともに、その周囲に配置される第１カラムデコーダ１１と第２カラムデコーダ１２を示している。
【００６６】
図９に示すように、４個のメモリブロック１０は、第１入出力ポートの入出力線を共通に接続された状態で、横方向に配置されている。これにより、第１入出力ポートは、１個のメモリブロック１０と同様、４ビットのビット幅を有するが、第２入出力ポートは、４個のメモリブロック１０の各ポートを一体的に含んだ８ビットのビット幅を有する。また、第１カラムデコーダ１１の選択制御線２１（不図示）は、図２の４倍の８本となるが、第２カラムデコーダ１２の選択制御線２２（不図示）は、４個のメモリブロック１０について共通接続されるので、図１と同様の４本となる。
【００６７】
図１０は、横方向及び縦方向に配置された１６個のメモリブロック１０から構成されるＤＲＡＭマクロ回路の例を示している。図１０においても、図１に示した各々のメモリブロック１０について、図８及び図９と同様の構成要素のみを表記するとともに、その周囲に配置される第１カラムデコーダ１１と第２カラムデコーダ１２を示している。
【００６８】
図１０に示すように、縦方向については図８と共通の配置となり、横方向については図９と共通の配置となる。よって、第１入出力ポートは１６ビットのビット幅を有し、第２入出力ポートは８ビットのビット幅を有する。また、第１カラムデコーダ１１の選択制御線２１（不図示）は８本となり、第２カラムデコーダ１２の選択制御線２２（不図示）は１６本となる。
【００６９】
次に、図１０のＤＲＡＭマクロ回路を基本として、ＤＲＡＭ回路以外の付加回路を設けた変形例を説明する。図１１は、図１０のＤＲＡＭマクロ回路に演算回路４１と入出力回路４２を付加した変形例である。図１１に示すように、１６ビットのビット幅の第１入出力ポートの一端に演算回路４１が接続され、８ビットのビット幅の第２入出力ポートに入出力回路４２が接続されている。また、入出力回路４２と外部の間でデータを入出力する２つの入出力端子Ｔが設けられている。
【００７０】
演算回路４１は、第１入出力ポートから取り込まれたデータを用いて所定の演算処理を実行する。第１入出力ポートのビット幅は、ビット線ＢＬの配線数に応じて増加するので、画像処理等の大量のデータを用いた高速な演算処理に適している。一方、入出力回路４２は、入出力端子Ｔを経由して外部との間で行われるデータ入出力を制御する。この場合、第２入出力ポートのビット幅は、汎用的なＤＲＡＭインターフェースの仕様に応じて定まる。
【００７１】
また、図１２は、図１１のＤＲＡＭマクロ回路にさらにキャッシュメモリ４３を付加した変形例である。図１２に示すように、第１入出力ポートにおいて１６個のメモリブロック１０と演算回路４１の間にキャッシュメモリ４３が接続されている。メモリブロック１０からキャッシュメモリ４３に転送されたデータを用いて演算回路４１の演算処理が行われるとともに、演算結果に対応するデータをキャッシュメモリ４３からメモリブロック１０に書き戻すこともできる。よって、キャッシュメモリ４３にデータが転送された後にメモリブロック１０を他の用途に利用できるので、動作効率を高めることができる。
【００７２】
図１３は、本実施形態の半導体装置の全体構成の一例を示す図である。本実施形態の構成は、論理回路混載型のＤＲＡＭに対して特に有効であるため、以下では図１１又は図１２のＤＲＡＭマクロ回路を基本単位として含む半導体装置について説明する。図１３に示す半導体装置は、基本単位としての４つのＤＲＡＭマクロ回路５０と、各ＤＲＡＭマクロ回路５０に付随する上記の入出力回路４２と、マクロ制御回路５１と、入出力バッファ５２と、命令バッファ５３と、アドレスバッファ５４と、リフレッシュアドレスカウンタ５５を含み、全体が同一チップ上に構成されている。
【００７３】
図１３において、４つのＤＲＡＭマクロ回路５０はそれぞれ図１１又は図１２の構成を備えるが、マクロ制御回路５１により全体的な動作が制御される。第１入出力ポートには、４つのＤＲＡＭマクロ回路５０に付随する４つの入出回路４２が共通に接続されるともに、入出力バッファ５２に接続されている。半導体装置と外部との間で入出力バッファ５２を介してデータが入出力される。また、外部から入力される制御命令は、命令バッファ５３に保持され、マクロ制御回路５１により制御命令に対応するマクロ制御信号が出力される。外部から入力されるアドレス信号は、アドレスバッファ５４に保持されて、マクロ制御回路５１に送られる。この場合、アドレス信号にはロウアドレスとカラムアドレスに加えて、４つのＤＲＡＭマクロ回路５０を選択するデータが付随する。一方、リフレッシュ命令が入力されたときは、リフレッシュアドレスカウンタ５５によりリフレッシュアドレスがカウントされる。
【００７４】
以上説明したように、本実施形態の半導体装置の構成により、ビット幅の広い第１入出力ポートとビット幅の狭い第２入出力ポートを同時に使用可能とし、かつ両者を適切に使い分けることができる。このような半導体装置をシステムに搭載することにより、性能とコストの両面について利点がある。本発明の半導体装置を用いたシステムの一例を図１４に示している。図１４（ａ）は、本発明の半導体装置を用いて構成したシステムの例であり、図１４（ｂ）は、図１４（ａ）との比較のため従来の汎用ＤＲＡＭを用いて構成したシステムの例である。
【００７５】
図１４（ａ）のシステムには、本発明の複数の半導体装置と１個の汎用プロセッサがバスに接続されている。この場合、複数の半導体装置は、第２の入出力ポートを介してバス上で汎用プロセッサとデータ転送を行いつつ、各々の半導体装置の内部では論理回路との間で第１の入出力ポートを介して高速なデータ転送を行う。一方、図１４（ｂ）の場合は、複数の汎用ＤＲＡＭと１個の汎用プロセッサに加えて、上記の論理回路に相当する１個の専用プロセッサがバスに接続されている。よって、各汎用ＤＲＡＭと専用プロセッサは、図１４（ａ）の構成において内部の論理回路との間で行っているデータ転送を外部のバスを経由して行う必要があるので、図１４（ｂ）の構成ではバスボトルネックが生じる。従って、高速バスの採用と高性能の専用プロセッサの搭載が必要となり、消費電力の増大とコスト上昇が避けられない。これに対し、図１４（ａ）の構成では、高速バスや高性能の専用プロセッサは不要であり、図１４（ｂ）に比べて消費電力の低減とコスト低下を図ることができる。
【００７６】
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。本実施形態では、ＤＲＡＭ回路を含む半導体装置に対して本発明を適用する場合を説明したが、これに限られず、本発明のメモリ回路を有する半導体装置、あるいは本発明のメモリ回路及び論理回路を有するメモリ回路と論理回路が混載された半導体装置に対し、広く本発明を適用することができる。
【図面の簡単な説明】
【００７７】
【図１】本実施形態の半導体装置においてＤＲＡＭ回路の要部構成を示す図である。
【図２】第１の変形例に係るＤＲＡＭ回路の要部構成を示す図である。
【図３】第２の変形例に係るＤＲＡＭ回路の要部構成を示す図である。
【図４】第３の変形例に係るＤＲＡＭ回路の要部構成を示す図である。
【図５】第４の変形例に係るＤＲＡＭ回路の要部構成を示す図である。
【図６】第５の変形例に係るＤＲＡＭ回路の要部構成を示す図である。
【図７】第６の変形例に係るＤＲＡＭ回路の要部構成を示す図である。
【図８】縦方向に配置された４個のメモリブロック１０から構成されるＤＲＡＭマクロ回路の例を示す図である。
【図９】横方向に配置された４個のメモリブロック１０から構成されるＤＲＡＭマクロ回路の例を示す図である。
【図１０】横方向及び縦方向に配置された１６個のメモリブロック１０から構成されるＤＲＡＭマクロ回路の例を示す図である。
【図１１】図１０のＤＲＡＭマクロ回路に演算回路と入出力回路を付加した変形例である。
【図１２】図１１のＤＲＡＭマクロ回路にさらにキャッシュメモリを付加した変形例である。
【図１３】本実施形態の半導体装置の全体構成の一例を示す図である。
【図１４】本発明の半導体装置を用いたシステムの一例について従来の構成と比較して説明する図である。
【図１５】ビット幅の広い入出力ポートを有する従来のＤＲＡＭ回路の具体例を示す図である。
【図１６】ビット幅の狭い入出力ポートを有する従来のＤＲＡＭ回路の具体例を示す図である。
【符号の説明】
【００７８】
１０…メモリブロック
１０Ａ…メモリセルアレイ
１０Ｌ、１０Ｒ…センスアンプ／選択回路部
１１…第１カラムデコーダ
１２…第２カラムデコーダ
１３…センスアンプ制御部
２１、２１ａ、２１ｂ、２２、２５、２６…選択制御線
２３…入出力線
２４…制御線
４１…演算回路
４２…入出力回路
４３…キャッシュメモリ
５０…ＤＡＲＭマクロ回路
５１…マクロ制御回路
５２…入出力バッファ
５３…命令バッファ
５４…アドレスバッファ
５５…リフレッシュアドレスカウンタ
ＷＬ…ワード線
ＢＬ…ビット線
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＢＰ…ビット線ペア
ＳＴ、ＳＴ１、ＳＴ１ａ、ＳＴ１ｂ、ＳＴ２、ＳＴ３、ＳＴ４…選択トランジスタ
Ｌ…ラッチ回路
ＳＷＴ…スイッチトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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