(57)【要約】【課題】半導体集積回路の短絡および断線の検出を容易とし、短期間で半導体製造プロセスを評価して歩留まりを向上すること。【解決手段】評価用半導体集積回路１４＿１の評価用冗長配線設計情報１１による長い配線パターンの断線評価用冗長配線セルＲＷＬＤｃ１１と隣接した配線パターンの短絡評価用冗長配線セルＲＷＬＳｔ１とにより、配線の断線と短絡の感度を向上して半導体製造プロセス評価を容易とする。配線セルＲＷＬＤｃ１１が断線されると機能回路Ｃｅｌｌ１１、２１に信号が供給されなくなり、配線セルＲＷＬＳｔ１が短絡されると機能回路Ｃｅｌｌ１１、１２の互いに独立の回路ノードＮ＿１１、Ｎ１２の信号レベルは略同一レベルとなる。配線セルＲＷＬＤｃ１１は蛇行形状を、配線セルＲＷＬＳｔ１は櫛の歯が互いに入り組んだ２本の櫛型配線パターン形状を持つ。冗長配線セルを削除すれば、量産のための設計情報１０＿１が得られる。【選択図】図１
2008034767.tif 000002
【特許請求の範囲】
【請求項１】
コアを構成する複数の機能回路のレイアウト情報と、断線評価用冗長配線セルのレイアウト情報と、短絡評価用冗長配線セルのレイアウト情報とからなる評価用半導体設計情報をコンピュータによって読み取り可能に格納した記憶媒体であって、
前記評価用半導体設計情報のレイアウト情報による評価用半導体集積回路のレイアウトでは、前記複数の機能回路はそれぞれ実質的に四角形の形状を持つとともに前記複数の機能回路は少なくとも所定の離間間隔を持って配置され、前記離間間隔を持って離間して配置された前記複数の機能回路の間の領域に前記断線評価用冗長配線セルと前記短絡評価用冗長配線セルとが配置され、
前記断線評価用冗長配線セルは前記複数の機能回路の２つの機能回路に信号を伝達するものであり、前記短絡評価用冗長配線セルは前記複数の機能回路の２つの機能回路の互いに独立の２つの回路ノードに接続されており、
前記断線評価用冗長配線セルは前記複数の機能回路の間の前記離間距離および前記複数の機能回路の前記四角形のいずれかの辺よりも長い配線パターンを有するものであり、
前記短絡評価用冗長配線セルは前記複数の機能回路の間の前記離間距離および前記複数の機能回路の前記四角形の前記いずれかの辺よりも長い配線パターンを持つ互いに隣接した２本の配線を有するものであり、前記短絡評価用冗長配線セルの前記２本の配線の間の隣接距離は前記複数の機能回路の間の前記離間距離および前記複数の機能回路の前記四角形の前記いずれかの辺よりも短く設定されている記憶媒体。
【請求項２】
前記断線評価用冗長配線セルの前記長い配線パターンは蛇行形状を持ち、前記短絡評価用冗長配線セルは櫛の歯が互いに入り組んだ２本の櫛型配線パターン形状を持つ請求項１記載の記憶媒体。
【請求項３】
前記断線評価用冗長配線セルの前記長い配線パターンの一端と他端とは主線路と前記複数の機能回路の前記信号が伝達される前記２つの機能回路とにそれぞれ接続されることにより、前記主線路の前記信号が前記断線評価用冗長配線セルの前記長い配線パターンを介して前記２つの機能回路に伝達される請求項２記載の記憶媒体。
【請求項４】
前記複数の機能回路のそれぞれは記憶素子を含み、
前記複数の機能回路の前記２つの機能回路の互いに独立の前記２つの回路ノードは前記記憶素子の情報蓄積ノードである請求項１から請求項３までのいずれかに記載の記憶媒体。
【請求項５】
前記複数の機能回路のそれぞれは記憶素子とスイッチとからなるメモリセルを含み、
前記複数の機能回路の前記メモリセルの前記記憶素子は前記スイッチを介してデータ線に接続され、
前記複数の機能回路の前記メモリセルの前記スイッチは前記断線評価用冗長配線セルを介してワード線のアドレス信号により駆動され、
前記複数の機能回路の前記２つの機能回路の互いに独立の前記２つの回路ノードは前記メモリセルの情報蓄積ノードである請求項１から請求項３までのいずれかに記載の記憶媒体。
【請求項６】
前記断線評価用冗長配線セルの配線の一部が、複数の配線層を接続するビア配線によって構成されている請求項１から請求項６までのいずれかに記載の記憶媒体。
【請求項７】
前記複数の機能回路のそれぞれは更に論理回路を含む請求項４と請求項５のいずれかに記載の記憶媒体。
【請求項８】
コアを構成する複数の機能回路と、断線評価用冗長配線セルと、短絡評価用冗長配線セルとを半導体チップ上に具備してなり、
前記複数の機能回路はそれぞれ実質的に四角形の形状を持つとともに前記複数の機能回路は少なくとも所定の離間間隔を持って配置され、前記離間間隔を持って離間して配置された前記複数の機能回路の間の領域に前記断線評価用冗長配線セルと前記短絡評価用冗長配線セルとが配置され、
前記断線評価用冗長配線セルは前記複数の機能回路の２つの機能回路に信号を伝達するものであり、前記短絡評価用冗長配線セルは前記複数の機能回路の２つの機能回路の互いに独立の２つの回路ノードに接続されており、
前記断線評価用冗長配線セルは前記複数の機能回路の間の前記離間距離および前記複数の機能回路の前記四角形のいずれかの辺よりも長い配線パターンを有するものであり、
前記短絡評価用冗長配線セルは前記複数の機能回路の間の前記離間距離および前記複数の機能回路の前記四角形の前記いずれかの辺よりも長い配線パターンを持つ互いに隣接した２本の配線を有するものであり、前記短絡評価用冗長配線セルの前記２本の配線の間の隣接距離は前記複数の機能回路の間の前記離間距離および前記複数の機能回路の前記四角形の前記いずれかの辺よりも短く設定されている評価用半導体集積回路。
【請求項９】
前記断線評価用冗長配線セルの前記長い配線パターンは蛇行形状を持ち、前記短絡評価用冗長配線セルは櫛の歯が互いに入り組んだ２本の櫛型配線パターン形状を持つ請求項８に記載の評価用半導体集積回路。
【請求項１０】
前記断線評価用冗長配線セルの前記長い配線パターンの一端と他端とは主線路と前記複数の機能回路の前記信号が伝達される前記２つの機能回路とにそれぞれ接続されることにより、前記主線路の前記信号が前記断線評価用冗長配線セルの前記長い配線パターンを介して前記２つの機能回路に伝達される請求項９に記載の評価用半導体集積回路。
【請求項１１】
前記複数の機能回路のそれぞれは記憶素子を含み、
前記複数の機能回路の前記２つの機能回路の互いに独立の前記２つの回路ノードは前記記憶素子の情報蓄積ノードである請求項８から請求項１０までのいずれかに記載の評価用半導体集積回路。
【請求項１２】
前記複数の機能回路のそれぞれは記憶素子とスイッチとからなるメモリセルを含み、
前記複数の機能回路の前記メモリセルの前記記憶素子は前記スイッチを介してデータ線に接続され、
前記複数の機能回路の前記メモリセルの前記スイッチは前記断線評価用冗長配線セルを介してワード線のアドレス信号により駆動され、
前記複数の機能回路の前記２つの機能回路の互いに独立の前記２つの回路ノードは前記メモリセルの情報蓄積ノードである請求項８から請求項１０までのいずれかに記載の評価用半導体集積回路。
【請求項１３】
前記断線評価用冗長配線セルの配線の一部が、複数の配線層を接続するビア配線によって構成されている請求項８から請求項１３までのいずれかに記載の評価用半導体集積回路。
【請求項１４】
前記複数の機能回路のそれぞれは更に論理回路を含む請求項１１と請求項１２のいずれかに記載の評価用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、評価用半導体集積回路およびその設計情報を格納した記憶媒体に係わり、特に半導体製造ラインの評価や歩留まり向上に使用される評価用半導体集積回路に好適な技術に関する。
【背景技術】
【０００２】
下記非特許文献１には、ＬＳＩの相互配線プロセスでの短絡および断線の欠陥を検出する方法が記載されている。短絡および断線の検出には機械的プロービィングパッドを使用する電気的抵抗測定が行われ、短絡および断線の正確な位置検出には走査型電子顕微鏡を使用する電圧コントラスト測定が行われる。
【０００３】
【非特許文献１】Ｙｕｉｃｈｉ  Ｈａｍａｍｕｒａ  ｅｔ  ａｌ，“Ａｎ  Ａｄｖａｎｃｅｄ  Ｄｅｆｅｃｔ−Ｍｏｎｉｔｅｒｉｎｇ  Ｔｅｓｔ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｅｌｅｃｔｒｉｃａｌ  Ｍｅａｓｕｒｅｍｅｎｔｓ  ａｎｄ  Ｄｅｆｅｃｔ  Ｌｏｃａｉｚａｔｉｏｎ”，  ２００３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｔｅｓｔ  Ｓｔｒｕｃｔｕｒｅ，  １７−２０  Ｍａｒｃｈ  ２００３，  ＰＰ．４７−５２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明に先立って本発明者等は、新規な半導体製造プロセスを活用した高集積密度の半導体集積回路の量産に向けた試作開発に従事した。
【０００５】
この試作開発に際して、新規な半導体製造プロセスを評価して必要な改善を行い短期間に高い製造歩留まりに到達するとともに短期間で半導体集積回路の設計を新規な半導体製造プロセスにチューニングすることが求められた。
【０００６】
前記非特許文献１に記載されたＬＳＩの配線の短絡および断線の欠陥を検出する方法は欠陥を精密に検出できるので、半導体集積回路の研究や基礎開発に適切である。しかし、この検出方法は、スピードが要求される半導体集積回路の量産に向けた試作開発では、検出作業が煩雑であるとともに、走査型電子顕微鏡と言う高価な装置も必要となる。
【０００７】
従って、本発明の目的とするところは、半導体集積回路の開発に際して半導体集積回路の短絡および断線の検出を容易とし、短期間で半導体製造プロセスを評価して歩留まりを向上することにある。
【０００８】
また、本発明の他の目的とするところは、短期間で半導体集積回路の設計を新規な半導体製造プロセスにチューニングすることにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１１】
すなわち、本発明のひとつの形態は、コアを構成する複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）のレイアウト情報と、断線評価用冗長配線セル（ＲＷＬＤｃ１１…）のレイアウト情報と、短絡評価用冗長配線セル（ＲＷＬＳｔ１…）のレイアウト情報とからなる評価用半導体設計情報（１４＿１）をコンピュータ（１２）によって読み取り可能に格納した記憶媒体（１４）である。
【００１２】
前記評価用半導体設計情報（１４＿１）のレイアウト情報による評価用半導体集積回路のレイアウトでは、前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）はそれぞれ実質的に四角形の形状を持つとともに前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）は少なくとも所定の離間間隔を持って配置され、前記離間間隔を持って離間して配置された前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の間の領域に前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）と前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）とが配置される。
【００１３】
前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）は前記複数の機能回路の２つの機能回路（Ｃｅｌｌ１１、Ｃｅｌｌ２１…）に信号を伝達するものであり、前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）は前記複数の機能回路の２つの機能回路（Ｃｅｌｌ１１、Ｃｅｌｌ１２…）の互いに独立の２つの回路ノード（Ｎ＿１１、Ｎ＿１２…）に接続されている。
【００１４】
前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）は前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の間の前記離間距離および前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記四角形のいずれかの辺よりも長い配線パターンを有するものである。
【００１５】
前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）は前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の間の前記離間距離および前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記四角形の前記いずれかの辺よりも長い配線パターンを持つ互いに隣接した２本の配線を有するものであり、前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）の前記２本の配線の間の隣接距離は前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の間の前記離間距離および前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記四角形の前記いずれかの辺よりも短く設定されている（図１、図２参照）。
【００１６】
前記ひとつの形態の手段によれば、長い配線パターンを有する前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）は絶縁性異物による配線の断線の感度（断線確率）を著しく向上するとともに、前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）の隣接した長い２本の配線パターンは導電性異物による配線の短絡の感度（短絡確率）を著しく向上して、半導体製造ラインの評価を容易とすることができる。前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）が断線されると前記２つの機能回路（Ｃｅｌｌ１１、Ｃｅｌｌ２１）に前記信号が供給されなくなり、前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）が短絡されると前記２つの機能回路（Ｃｅｌｌ１１、Ｃｅｌｌ１２）の互いに独立の前記２つの回路ノード（Ｎ＿１１、Ｎ１２）の信号レベルは略同一レベルとなる。
【００１７】
本発明のひとつの好適な形態による記憶媒体（１４）では、前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）の前記長い配線パターンは蛇行形状を持ち、前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）は櫛の歯が互いに入り組んだ２本の櫛型配線パターン形状を持つ。
【００１８】
前記ひとつの好適な形態の手段によれば、前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）と前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）とは評価用半導体集積回路の半導体チップ上にコンパクトなサイズで配置されることができる。
【００１９】
本発明のひとつのより好適な形態による記憶媒体（１４）では、前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）のそれぞれは記憶素子（Ｉｎｖ１＿１１、Ｉｎｖ２＿１１…Ｉｎｖ１＿２２、Ｉｎｖ２＿２２）を含み、前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記２つの機能回路（Ｃｅｌｌ１１、Ｃｅｌｌ１２）の互いに独立の前記２つの回路ノード（Ｎ＿１１、Ｎ１２）は前記記憶素子（Ｉｎｖ１＿１１、Ｉｎｖ２＿１１…Ｉｎｖ１＿１２、Ｉｎｖ２＿１２）の情報蓄積ノードである。
【００２０】
本発明のひとつのより好適な形態による記憶媒体（１４）では、前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）のそれぞれは、記憶素子（Ｉｎｖ１＿１１、Ｉｎｖ２＿１１…Ｉｎｖ１＿２２、Ｉｎｖ２＿２２）とスイッチ（ＳＷ＿１１、ＳＷ２２）とからなるメモリセルを含む。前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記メモリセルの前記記憶素子（Ｉｎｖ１＿１１、Ｉｎｖ２＿１１…Ｉｎｖ１＿２２、Ｉｎｖ２＿２２）は、前記スイッチ（ＳＷ＿１１、ＳＷ２２）を介してデータ線（ＤＬ３１）に接続される。前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記メモリセルの前記スイッチ（ＳＷ＿１１、ＳＷ２１）は、前記断線評価用冗長配線セル（ＲＷＬＤｃ１１、ＲＷＬＤｃ２１…）を介してワード線（ＷＬ２１）のアドレス信号により駆動される。前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記２つの機能回路（Ｃｅｌｌ１１、Ｃｅｌｌ１２）の互いに独立の前記２つの回路ノード（Ｎ＿１１、Ｎ１２）は前記メモリセル（Ｉｎｖ１＿１１、Ｉｎｖ２＿１１…Ｉｎｖ１＿１２、Ｉｎｖ２＿１２）の情報蓄積ノードである。
【００２１】
本発明のひとつのより好適な形態による記憶媒体（１４）では、前記断線評価用冗長配線セルの配線の一部が、複数の配線層を接続するビア配線によって構成されている。
【００２２】
本発明のひとつのより好適な形態による記憶媒体（１４）では、前記複数の機能回路（ＣＰＵ１、ＣＰＵ２）のそれぞれは更に論理回路（ＩＤ  ＆  ＡＬＵ１、ＩＤ  ＆  ＡＬＵ２）を含む（図１７参照）。
【００２３】
本発明の他のひとつの形態による評価用半導体集積回路は、コアを構成する複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）と、断線評価用冗長配線セル（ＲＷＬＤｃ１１…）と、短絡評価用冗長配線セル（ＲＷＬＳｔ１…）とを半導体チップ上に具備している。
【００２４】
前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）はそれぞれ実質的に四角形の形状を持つとともに前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）は少なくとも所定の離間間隔を持って配置され、前記離間間隔を持って離間して配置された前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の間の領域に前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）と前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）とが配置される。
【００２５】
前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）は前記複数の機能回路の２つの機能回路（Ｃｅｌｌ１１、Ｃｅｌｌ２１…）に信号を伝達するものであり、前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）は前記複数の機能回路の２つの機能回路（Ｃｅｌｌ１１、Ｃｅｌｌ１２…）の互いに独立の２つの回路ノード（Ｎ＿１１、Ｎ＿１２…）に接続されている。
【００２６】
前記断線評価用冗長配線セル（ＲＷＬＤｃ１１…）は前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の間の前記離間距離および前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記四角形のいずれかの辺よりも長い配線パターンを有するものである。
【００２７】
前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）は前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の間の前記離間距離および前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記四角形の前記いずれかの辺よりも長い配線パターンを持つ互いに隣接した２本の配線を有するものであり、前記短絡評価用冗長配線セル（ＲＷＬＳｔ１…）の前記２本の配線の間の隣接距離は前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の間の前記離間距離および前記複数の機能回路（Ｃｅｌｌ１１…Ｃｅｌｌ２２）の前記四角形の前記いずれかの辺よりも短く設定されている（図１、図２参照）。
【発明の効果】
【００２８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００２９】
すなわち、本発明によれば、半導体集積回路の開発に際して半導体集積回路の短絡および断線の検出を容易とし、短期間で半導体製造プロセスを評価して歩留まりを向上することができる。
【００３０】
また、本発明によれば、短期間で半導体集積回路の設計を新規な半導体製造プロセスにチューニングすることもできる。
【発明を実施するための最良の形態】
【００３１】
≪評価用半導体集積回路の設計に使用される記憶媒体≫
図１は、本発明の１つの実施形態による評価用半導体集積回路を設計するためのコンピュータシステムを示す図である。
【００３２】
同図に示すように、第１記憶媒体１０には開発製品としての半導体集積回路の基本コア設計情報１０＿１が記憶され、第２記憶媒体１１には開発製品としての半導体集積回路の半導体製造ラインの評価に使用される評価用冗長配線設計情報１１＿１が記憶されている。
【００３３】
第１記憶媒体１０に格納された基本コア設計情報１０＿１は、例えばメモリコアを構成する複数のメモリセルＣｅｌｌ１１…Ｃｅｌｌ２２と複数のワード線ＷＬ２１、ＷＬ２２と複数のデータ線ＤＬ３１、ＤＬ３２を半導体ウェーハ上に製造するためのマスクパターンデータを含んでいる。機能ブロックとしてのコアは、最初機能ブロックとしてのコアの機能がＨＤＬ（Hardware Description Language）等の記述言語で記述されたソフトウェアモジュールからスタートする。次にこの記述言語からは、自動論理合成ツールを用いて複数の回路の間の電気的接続を記述したネットリストが生成される。その後、ネットリストからスタンダードセルを用いた自動配線プログラムにより、ＶＬＳＩのパターンレイアウト設計が行われる。特に高性能が要求される箇所では、スタンダードセルではなく、新しく手書き設計による新規マクロセルが使用される場合もある。このように、基本コア設計情報１０＿１は、機能ブロックとしてのコアのマスクパターンデータを含むハードウェアモジュールもしくはハードウェアＩＰ（Intellectual Property）である。
【００３４】
通常と同様に、基本コア設計情報１０＿１では、複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２は半導体チップの最下層に形成され、複数のワード線ＷＬ２１、ＷＬ２２は中間層に形成され、複数のデータ線ＤＬ３１、ＤＬ３２は最上層に形成される。また、通常と同様に、半導体集積回路の集積密度を高くするため、基本コア設計情報１０＿１では、製造プロセスが許容する範囲で、最下層の複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２のセル間ピッチは最小に、多層配線による複数のワード線ＷＬ２１、ＷＬ２２や複数のデータ線ＤＬ３１、ＤＬ３２のライン間ピッチも最小とされている。
【００３５】
この基本コア設計情報１０＿１はＣＭＯＳプロセスのＰウェル形成のマスクパターン、Ｎウェル形成のマスクパターン、ＮチャンネルやＰチャンネルのＭＯＳＦＥＴのゲート絶縁膜形成のマスクパターン、ＮチャンネルやＰチャンネルのＭＯＳＦＥＴのゲート電極形成のマスクパターン、ＮチャンネルやＰチャンネルのＭＯＳＦＥＴのソース領域・ドレイン領域の形成のマスクパターン、第１層間絶縁膜へのＰウェルコンタクトホール、Ｎウェルコンタクトホール、ゲートコンタクトホール、ソース・ドレイン・コンタクトホール等の開口形成のマスクパターン、多層配線の第１層配線Ｍ１＿Ｗｉｒｅのパターン形成のマスクパターン等の情報を含んでいる。
【００３６】
第２記憶媒体１１に格納された評価用冗長配線設計情報１１＿１は、本発明の特徴的な設計情報であり、断線評価用冗長配線セルＲＷＬＤｃ１１…と短絡評価用冗長配線セルＲＷＬＳｔ１…とを含んでいる。これは、半導体製造ラインでの歩留まりに大きく影響する製造プロセスは、半導体集積回路の配線形成プロセスであるためである。半導体集積回路の集積密度を高くするために、配線のライン間ピッチも最小に、下層配線の配線幅も最小とされることが多い。このような条件では、配線形成プロセスやその前の層間絶縁膜形成プロセスや層間絶縁膜へのコンタクトホール開口プロセスで導電性異物もしくは絶縁性異物により、配線が短絡されたり、配線が断線されたりする。
【００３７】
評価用冗長配線設計情報１１＿１の断線評価用冗長配線セルＲＷＬＤｃ１１は、複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２のセル間ピッチや配線のライン間ピッチ等の最短経路よりも遥かに長い配線経路の配線パターンを有している。この断線評価用冗長配線セルＲＷＬＤｃ１１…は、絶縁性異物による配線の断線の感度（断線確率）を著しく向上して、半導体製造ラインの評価を容易とする。本発明のより好適な実施形態として、この断線評価用冗長配線セルＲＷＬＤｃ１１の長い配線パターンは蛇行形状を持つことにより半導体チップ上にコンパクトなサイズで配置されることができる。
【００３８】
評価用冗長配線設計情報１１＿１の短絡評価用冗長配線セルＲＷＬＳｔ１…は、複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２の四角形セル形状の長手方向距離よりも遥かに長い対向配線距離で互いに隣接した２本の配線を有している。この２本の配線の間の隣接距離は前記配置された複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２の間のセル間ピッチよりも短く設定されている。この短絡評価用冗長配線セルＲＷＬＳｔ１…は、導電性異物による配線の短絡の感度（短絡確率）を著しく向上して、半導体製造ラインの評価を容易とする。本発明のより好適な実施形態として、この短絡評価用冗長配線セルＲＷＬＳｔ１…は、櫛の歯が互いに入り組んだ２本の櫛型配線パターン形状を持つことにより半導体チップ上にコンパクトなサイズで配置されることができる。
【００３９】
評価用冗長配線設計情報１１＿１の断線評価用冗長配線セルＲＷＬＤｃ１１と短絡評価用冗長配線セルＲＷＬＳｔ１…とは、多層配線の第１層配線Ｍ１＿Ｗｉｒｅより上層の第２層配線Ｍ２＿Ｗｉｒｅ、第３層配線Ｍ３＿Ｗｉｒｅ…のいずれかで形成される。
【００４０】
図１に示すように、エンジリアリングワークステーション等のコンピュータ１２のプロセッサ１２＿１は、入力回路１２＿３のディスクドライブを介して第１記憶媒体１０に格納された基本コア設計情報１０＿１と第２記憶媒体１１に格納された評価用冗長配線設計情報１１＿１とを読み取ることができる。プロセッサ１２＿１には、バスを介してメインメモリ１２＿２、入力回路１２＿３、出力回路１２＿４、ハードディスクドライバ１２＿５が接続される。
【００４１】
評価用半導体集積回路を設計する設計者は表示装置１３＿２の画面を見ながら、キーボード等の入力装置１３＿１を操作することにより、コンピュータ１２を制御する。設計者は表示装置１３＿２の画面を見ながら、半導体チップに高集積密度で集積化された複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２と複数のワード線ＷＬ２１、ＷＬ２２と複数のデータ線ＤＬ３１、ＤＬ３２とを含む基本コア設計情報１０＿１のレイアウトパターン中に評価用冗長配線設計情報１１＿１から選択された断線評価用冗長配線セルＲＷＬＤｃ１１…と短絡評価用冗長配線セルＲＷＬＳｔ１…を組み入れる。その結果、基本コア設計情報１０＿１の複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２の中間領域に評価用冗長配線設計情報１１＿１の断線評価用冗長配線セルＲＷＬＤｃ１１…と短絡評価用冗長配線セルＲＷＬＳｔ１…とが組み込まれた新しいレイアウトパターンを持つ評価用半導体設計情報１４＿１がコンピュータ１２のメインメモリ１２＿２またはハードディスクドライバ１２＿５に形成される。設計者はこの評価用半導体設計情報１４＿１を外部記憶装置１３＿３にコピーすることにより、評価用半導体設計情報１４＿１が格納された第３記憶媒体１４が外部記憶装置１３＿３で作成される。
【００４２】
この第３記憶媒体１４をマスクパターンジェネレータで読み取ることにより、半導体集積回路の試作のためのマスクパターンを製造することが可能である。このマスクパターンを製造もしくは試作のラインで使用することにより、半導体集積回路の試作と半導体製造ラインの評価や歩留まり向上を行う。必要ならば、基本コア設計情報１０＿１へフィードバックを行い、半導体集積回路の開発を進行して、チューニングされた基本コア設計情報１０＿１が完成する。完成した基本コア設計情報１０＿１から、半導体集積回路の量産のためのマスクパターンを製造して、半導体集積回路の量産を開始する。
【００４３】
尚、上記の試作や評価や設計変更によるチューニングを第３記憶媒体１４に格納された評価用半導体設計情報１４＿１の上で行うことも可能である。チューニングが完了すると、評価用半導体設計情報１４＿１から評価用冗長配線設計情報１１＿１の断線評価用冗長配線セルＲＷＬＤｃ１１…と短絡評価用冗長配線セルＲＷＬＳｔ１…とが削除された量産のためにチューニングされた基本コア設計情報１０＿１を得ることができる。
【００４４】
≪評価用半導体集積回路の構成≫
図２は、本発明の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図（図１の下の評価用半導体設計情報１４＿１）である。
【００４５】
同図に示すように複数の機能回路Ｃｅｌｌ１１…Ｃｅｌｌ２２はそれぞれ実質的に四角形の形状を持つとともに、複数の機能回路Ｃｅｌｌ１１…Ｃｅｌｌ２２は少なくとも所定の離間間隔を持って配置されている。離間間隔を持って離間して配置された複数の機能回路Ｃｅｌｌ１１…Ｃｅｌｌ２２の間の領域に断線評価用冗長配線セルＲＷＬＤｃ１１…と短絡評価用冗長配線セルＲＷＬＳｔ１…とが配置される。断線評価用冗長配線セルＲＷＬＤｃ１１…は複数の機能回路の２つの機能回路Ｃｅｌｌ１１、Ｃｅｌｌ２１に信号を伝達するものであり、短絡評価用冗長配線セルＲＷＬＳｔ１…は複数の機能回路の２つの機能回路Ｃｅｌｌ１１、Ｃｅｌｌ１２の互いに独立の２つの回路ノードＮ＿１１、Ｎ＿１２に接続されている。
【００４６】
断線評価用冗長配線セルＲＷＬＤｃ１１…は複数の機能回路Ｃｅｌｌ１１…Ｃｅｌｌ２２の間の離間距離および複数の機能回路Ｃｅｌｌ１１…Ｃｅｌｌ２２の四角形のいずれかの辺よりも長い配線パターンを有するものである。
【００４７】
短絡評価用冗長配線セル（ＲＷＬＳｔ１…）は複数の機能回路Ｃｅｌｌ１１…Ｃｅｌｌ２２の間の離間距離および複数の機能回路Ｃｅｌｌ１１…Ｃｅｌｌ２２の四角形のいずれかの辺よりも長い配線パターンを持つ互いに隣接した２本の配線を有するものであり、短絡評価用冗長配線セルＲＷＬＳｔ１…の２本の配線の間の隣接距離は複数の機能回路Ｃｅｌｌ１１…Ｃｅｌｌ２２の四角形のいずれかの辺よりも短く設定されている。
【００４８】
同図に示すように複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２は、クロスカップル接続された２つのインバータＩｎｖ１＿１１、Ｉｎｖ２＿１２…Ｉｎｖ１＿２２、Ｉｎｖ２＿２２とスイッチＳＷ＿１１…ＳＷ＿２２とインバータＩｎｖ３＿１１…Ｉｎｖ３＿２２とで構成されたフリップフロップで、縦方向のワード線ＷＬ２１、ＷＬ２２と横方向のデータ線ＤＬ３１、ＤＬ３２とに沿ってアレイ状に配置されている。例えば、スイッチＳＷ＿１１はＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴの並列接続で構成され、ＮチャンネルＭＯＳＦＥＴのゲートにはインバータＩｎｖ３＿１１の入力に接続され、インバータＩｎｖ３＿１１の出力にはＰチャンネルＭＯＳＦＥＴのゲートが接続される。ＮチャンネルＭＯＳＦＥＴのゲートがハイレベルとなりＮチャンネルＭＯＳＦＥＴがオンすると、インバータＩｎｖ３＿１１の出力はローレベルとなりＰチャンネルＭＯＳＦＥＴもオンとなり、スイッチＳＷ＿１１がオンとなる。クロスカップル接続された２つのインバータＩｎｖ１＿１１、Ｉｎｖ２＿１２…Ｉｎｖ１＿２２、Ｉｎｖ２＿２２の一方のノードはスイッチＳＷ＿１１…ＳＷ＿２２を介してデータ線ＤＬ３１、ＤＬ３２に接続されるフリップフロップの入出力端子であり、他方のノードＮ＿１１…Ｎ＿２２は互いに独立な回路ノードとなっている。この回路ノードＮ＿１１…Ｎ＿２２は、クロスカップル接続されたインバータＩｎｖ１＿１１、Ｉｎｖ２＿１２…Ｉｎｖ１＿２２、Ｉｎｖ２＿２２によってのみ駆動される。
【００４９】
ワード線ＷＬ２１をハイレベルに活性化することで、メモリセルＣｅｌｌ１１、Ｃｅｌｌ２１のスイッチＳＷ＿１１、ＳＷ２１はオンとなり、メモリセルＣｅｌｌ１１、Ｃｅｌｌ２１は読み出し可能となり書きこみも可能な状態になる。
【００５０】
読み出し時では、ワード線ＷＬ２１をハイレベルに活性化することで、データ線ＤＬ３１、ＤＬ３２にメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１で記憶されたデータがそれぞれ出力される。書き込み時では、ワード線ＷＬ２１をハイレベルに活性化することで、データ線ＤＬ３１、ＤＬ３２のレベルがメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１の新しい記憶データとなる。
【００５１】
図２に示した本発明の１つの実施形態による評価用半導体集積回路は半導体製造ラインの評価のために、特に断線評価用冗長配線ＲＷＬＤｃ１１…ＲＷＬＤｃ２２と短絡評価用冗長配線ＲＷＬＳｔ１…ＲＷＬＳｔ２とが形成されている。
【００５２】
縦方向のワード線ＷＬ２１の信号は２本の断線評価用冗長配線ＲＷＬＤｃ１１、ＲＷＬＤｃ２１の直列接続を介して縦方向に隣接する２ビットのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１に供給され、他の縦方向のワード線ＷＬ２２の信号は２本の断線評価用冗長配線ＲＷＬＤｃ１２、ＲＷＬＤｃ２１の直列接続を介して縦方向に隣接する２ビットのメモリセルＣｅｌｌ１２、Ｃｅｌｌ２２に供給される。
【００５３】
互いに独立な回路ノードＮ＿１１、Ｎ１２には、短絡評価用冗長配線ＲＷＬＳｔ１が接続されている。短絡評価用冗長配線ＲＷＬＳｔ１は互いに対向して隣接した２本の櫛型配線で、一方は回路ノードＮ＿１１に接続され、他方は回路ノードＮ１２に接続されている。同様に、互いに独立な回路ノードＮ＿２１、Ｎ２２には、短絡評価用冗長配線ＲＷＬＳｔ２が接続されている。短絡評価用冗長配線ＲＷＬＳｔ２は互いに対向して隣接した２本の櫛型配線で、一方は回路ノードＮ＿２１に接続され、他方は回路ノードＮ２２に接続されている。尚、独立な回路ノードＮ＿２１、Ｎ２２は、メモリセルＣｅｌｌ２１、Ｃｅｌｌ２２の情報記憶ノードとして機能する。
【００５４】
４本の断線評価用冗長配線ＲＷＬＤｃ１１…ＲＷＬＤｃ２２は、最短経路よりも長く蛇行する配線パターンで形成されている。その結果、半導体製造ラインもしくは半導体製造装置等のクリーン度が不十分な場合等は、異物によりワード線、データ線、クロック線等の信号配線が断線される。最短経路よりも長く蛇行した４本の断線評価用冗長配線ＲＷＬＤｃ１１…ＲＷＬＤｃ２２は、クリーン度不足による異物による断線の感度（断線確率）を著しく向上して、半導体製造ラインの評価を容易とする。
【００５５】
２本の短絡評価用冗長配線ＲＷＬＳｔ１、ＲＷＬＳｔ２は、このように対向して隣接した櫛型配線で構成されている。その結果、半導体製造ラインもしくは半導体製造装置等のクリーン度が不十分な場合等は、異物によりワード線、データ線、クロック線等の隣接する２本の信号配線が短絡される。対向して隣接した櫛型配線で構成された２本の短絡評価用冗長配線ＲＷＬＳｔ１、ＲＷＬＳｔ２は、クリーン度不足による異物による短絡の感度（短絡確率）を著しく向上して、半導体製造ラインの評価を容易とする。
【００５６】
図３は、本発明の他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【００５７】
図３に示す回路の配置図が図２に示す回路の配置図と相違する点を、以下に説明する。
【００５８】
同図では、ワード線ＷＬ２１の信号はインバータＩＮＶ＿１と４本の短絡評価用冗長配線ＲＷＬＳｔ３、断線評価用冗長配線ＲＷＬＤｃ１２、短絡評価用冗長配線ＲＷＬＳｔ４、断線評価用冗長配線ＲＷＬＤｃ１１の直列接続とを介して縦方向に隣接する２ビットのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１に供給され、他のワード線ＷＬ２２の信号はインバータＩＮＶ＿２と４本の短絡評価用冗長配線ＲＷＬＳｔ３、断線評価用冗長配線ＲＷＬＤｃ１３、短絡評価用冗長配線ＲＷＬＳｔ４、断線評価用冗長配線ＲＷＬＤｃ１４の直列接続とを介して縦方向に隣接する２ビットのメモリセルＣｅｌｌ１２、Ｃｅｌｌ２２に供給される。
【００５９】
４本の短絡評価用冗長配線ＲＷＬＳｔ３、断線評価用冗長配線ＲＷＬＤｃ１２、短絡評価用冗長配線ＲＷＬＳｔ４、断線評価用冗長配線ＲＷＬＤｃ１１の直列接続では、２本の短絡評価用冗長配線ＲＷＬＳｔ３、ＲＷＬＳｔ４が最短経路よりも長く蛇行する配線パターンで形成されている。また、２本の断線評価用冗長配線ＲＷＬＤｃ１２、ＲＷＬＤｃ１１が、縦方向に隣接する２ビットのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１を往復している。その結果、半導体製造ラインもしくは半導体製造装置等のクリーン度が不十分な場合等は、異物によりワード線、データ線、クロック線等の信号配線が断線される。最短経路よりも長く蛇行した２本の短絡評価用冗長配線ＲＷＬＳｔ３、ＲＷＬＳｔ４と縦方向に隣接する２ビットのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１を往復した２本の断線評価用冗長配線ＲＷＬＤｃ１２、ＲＷＬＤｃ１１は、クリーン度不足による異物による断線の感度（断線確率）を著しく向上して、半導体製造ラインの評価を容易とする。
【００６０】
４本の短絡評価用冗長配線ＲＷＬＳｔ３、断線評価用冗長配線ＲＷＬＤｃ１３、短絡評価用冗長配線ＲＷＬＳｔ４、断線評価用冗長配線ＲＷＬＤｃ１４の直列接続でも、２本の短絡評価用冗長配線ＲＷＬＳｔ３、ＲＷＬＳｔ４が最短経路よりも長く蛇行する配線パターンで形成されている。また、２本の断線評価用冗長配線ＲＷＬＤｃ１３、ＲＷＬＤｃ１４が、縦方向に隣接する２ビットのメモリセルＣｅｌｌ１２、Ｃｅｌｌ２２を往復している。その結果、半導体製造ラインもしくは半導体製造装置等のクリーン度が不十分な場合等は、異物によりワード線、データ線、クロック線等の信号配線が断線される。最短経路よりも長く蛇行した２本の短絡評価用冗長配線ＲＷＬＳｔ３、ＲＷＬＳｔ４と縦方向に隣接する２ビットのメモリセルＣｅｌｌ１２、Ｃｅｌｌ２２を往復した２本の断線評価用冗長配線ＲＷＬＤｃ１３、ＲＷＬＤｃ１４は、クリーン度不足による異物による断線の感度（断線確率）を著しく向上して、半導体製造ラインの評価を容易とする。
【００６１】
更に、短絡評価用冗長配線ＲＷＬＳｔ３、ＲＷＬＳｔ４では、インバータＩＮＶ＿１の出力に接続された配線とインバータＩＮＶ＿２の出力に接続された配線とが、隣接して配置されている。その結果、半導体製造ラインもしくは半導体製造装置等のクリーン度が不十分な場合等は、異物によりワード線、データ線、クロック線等の隣接する２本の信号配線が短絡される。隣接した形成された短絡評価用冗長配線ＲＷＬＳｔ３、ＲＷＬＳｔ４は、クリーン度不足による異物による短絡の感度（短絡確率）を著しく向上して、半導体製造ラインの評価を容易とする。
【００６２】
図４は、本発明の他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【００６３】
図４に示す回路の配置図が図３に示す回路の配置図と相違する点は、短絡評価用冗長配線ＲＷＬＳｔ３、ＲＷＬＳｔ４でインバータＩＮＶ＿１の出力に接続された配線は図３のように長く蛇行する配線パターンではなく櫛型配線に分岐されて形成されている。
【００６４】
図５は、本発明の更に他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【００６５】
同図において、２つのメモリセルＣｅｌｌ１１、Ｃｅｌｌ１２はそれぞれフリップフロップＦＦ１１、ＦＦ１２と出力バッファＯＢ１１、ＯＢ１２とで構成されている。フリップフロップＦＦ１１、ＦＦ１２のデータ入力Ｄは書き込みデータ線ＷＤＬ３１、ＷＤＬ３２に接続され、フリップフロップＦＦ１１、ＦＦ１２の書き込みサンプリング入力Ｔは書き込みワード線ＷＷＬ２１に接続され、フリップフロップＦＦ１１、ＦＦ１２のデータ出力Ｑが供給される出力バッファＯＢ１１、ＯＢ１２の読み出しサンプリング入力は読み出しワード線ＲＷＬ２１に接続されている。
【００６６】
図５では、特にフリップフロップＦＦ１１の書き込みサンプリング入力Ｔは断線評価用冗長配線ＲＷＬＤｃ１１を介して書き込みワード線ＷＷＬ２１に接続され、フリップフロップＦＦ１２の書き込みサンプリング入力Ｔは断線評価用冗長配線ＲＷＬＤｃ１２を介してフリップフロップＦＦ１１の書き込みサンプリング入力Ｔに接続され、フリップフロップＦＦ１１のデータ出力Ｑの回路ノードＮ＿１１とフリップフロップＦＦ１２のデータ出力Ｑの回路ノードＮ＿１２とは、対向して隣接した櫛型配線で構成された短絡評価用冗長配線ＲＷＬＳｔ１の一方の配線と他方の配線とに接続されている。断線評価用冗長配線ＲＷＬＤｃ１１、ＲＷＬＤｃ１２と短絡評価用冗長配線ＲＷＬＳｔ１とにより、クリーン度不足による異物による断線の感度（断線確率）および短絡の感度（短絡確率）を著しく向上して、半導体製造ラインの評価を容易とすることができる。
【００６７】
図６は、図２に示した複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２と断線評価用冗長配線ＲＷＬＤｃ１１…ＲＷＬＤｃ２２と短絡評価用冗長配線ＲＷＬＳｔ１…ＲＷＬＳｔ２と同一の配置構造を４つのメモリアレーＭＡ１…ＭＡ４内に配置した評価用半導体集積回路としての２５６Kビット評価用ＳＲＡＭを示す図である。４つのメモリアレーＭＡ１…ＭＡ４の間には、ワード線を駆動するＸデコーダＸ−ＤＥＣとビット線を選択するＹデコーダＹ−ＤＥＣと制御回路ＣＣとが十文字状に配置されている。
【００６８】
図７は、図２に示した複数のセルＣｅｌｌ１１…Ｃｅｌｌ２２の１つのセルＣｅｌｌ１１の配置図を示す図である。
【００６９】
同図は、複数のＭＯＳＦＥＴのゲート電極Ｇａｔｅ（図７で縦方向の細い線）とともに最下層の第１層目の配線層Ｍ１＿Ｗｉｒｅ（図７で右下がり斜線で示された複数の配線）を示している。線Ａ−Ａ´の上にはＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェルＮＷＥＬＬが形成され、線Ａ−Ａ´の下にはＮチャンネルＭＯＳＦＥＴが形成されるＰ型ウェルＰＷＥＬＬが形成されている。図７の左側には１つのセルＣｅｌｌ１１のクロスカップル接続された２つのインバータＩｎｖ１＿１１、Ｉｎｖ２＿１２が形成され、図６の略中央には１つのセルＣｅｌｌ１１のスイッチＳＷ＿１１が形成され、図７の右側にはインバータＩｎｖ３＿１１が形成されている。図７の左側に配置された２つのインバータＩｎｖ１＿１１、Ｉｎｖ２＿１２に回路ノードＮ＿１１のためのコンタクトホールＮ＿１１＿ＣＨが第１層目の配線層の上に形成された第１層間絶縁膜に形成され、図７の略中央に配置されたスイッチＳＷ＿１１にデータ線ＤＬ３１との接続のためのコンタクトホールＤＬ３１＿ＣＨが第１層間絶縁膜に形成され、図７の右側に配置されたインバータＩｎｖ３＿１１にワード線ＷＬ２１との接続のためのコンタクトホールＷＬ２１＿ＣＨが第１層間絶縁膜に形成されている。図７の上部には２つのインバータＩｎｖ１＿１１、Ｉｎｖ２＿１２、スイッチＳＷ＿１１、インバータＩｎｖ３のＰチャンネルＭＯＳＦＥＴのソースに電源電圧ＶＤＤを供給する電源電圧配線が配置され、図６の下部には２つのインバータＩｎｖ１＿１１、Ｉｎｖ２＿１２、スイッチＳＷ＿１１、インバータＩｎｖ３のＮチャンネルＭＯＳＦＥＴのソースに接地電圧ＶＳＳを供給する接地配線が配置されている。
【００７０】
図８は、本発明の他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【００７１】
図８に示す回路の配置図が図２に示す回路の配置図と相違するのは、縦方向のワード線ＷＬ２１の信号が断線評価用冗長配線ＲＷＬＤｃ１１を介してメモリセルＣｅｌｌ１１に供給され、断線評価用冗長配線ＲＷＬＤｃ１１の出力信号は更に断線評価用冗長配線ＲＷＬＤｃ１２を介してメモリセルＣｅｌｌ１２に供給され、他の縦方向のワード線ＷＬ２２の信号が断線評価用冗長配線ＲＷＬＤｃ２１を介してメモリセルＣｅｌｌ２１に供給され、断線評価用冗長配線ＲＷＬＤｃ２１の出力信号は更に断線評価用冗長配線ＲＷＬＤｃ２２を介してメモリセルＣｅｌｌ２２に供給され、短絡評価用冗長配線ＲＷＬＳｔ１の互いに対向して隣接する櫛型配線の一方と他方とはメモリセルＣｅｌｌ１１の回路ノードＮ＿１１とメモリセルＣｅｌｌ２１の回路ノードＮ＿２１とに接続され、短絡評価用冗長配線ＲＷＬＳｔ２の互いに対向して隣接する櫛型配線の一方と他方とはメモリセルＣｅｌｌ１２の回路ノードＮ＿１２とメモリセルＣｅｌｌ２２の回路ノードＮ＿２２とに接続されていることである。また、データ線ＤＬ３１にはメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１が接続され、データ線ＤＬ３２にはメモリセルＣｅｌｌ１２、Ｃｅｌｌ２２が接続されている。
【００７２】
図９は、図８に示した回路の配置図に基づき評価用半導体集積回路のチップ上の平面図を示す図である。
【００７３】
図９の左上にはメモリセルＣｅｌｌ１１が配置され、右上にはメモリセルＣｅｌｌ２１が配置され、右下にはメモリセルＣｅｌｌ２２が配置され、左下にはメモリセルＣｅｌｌ２１が配置されている。
【００７４】
２本のワード線ＷＬ２１、ＷＬ２２は、第２層目の配線層Ｍ２＿Ｗｉｒｅによって行方向に形成されている。ワード線ＷＬ２１には図８の右上から左上に配置された蛇行配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ１１を介して左上のメモリセルＣｅｌｌ１１のワード線コンタクトホールＷＬ２１＿ＣＨ１１に接続され、ワード線コンタクトホールＷＬ２１＿ＣＨ１１は右方向の直線配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ１２を介して右上のメモリセルＣｅｌｌ１２のワード線コンタクトホールＷＬ２１＿ＣＨ１２に接続されている。ワード線ＷＬ２２には図８の右下から左下に配置された蛇行配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ２１を介して左下のメモリセルＣｅｌｌ２１のワード線コンタクトホールＷＬ２１＿ＣＨ２１に接続され、ワード線コンタクトホールＷＬ２１＿ＣＨ２１は右方向の直線配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ２２を介して右下のメモリセルＣｅｌｌ２２のワード線コンタクトホールＷＬ２２＿ＣＨ２２に接続されている。また、蛇行配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ１１、ＲＷＬＤｃ２１と直線配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ１２、ＲＷＬＤｃ２２とは、第２層目の配線層Ｍ２＿Ｗｉｒｅによって形成されている。
【００７５】
２本のデータ線ＤＬ３１、ＤＬ３２は、第３層目の配線層Ｍ３＿Ｗｉｒｅによって列方向に形成されている。左側のデータ線ＤＬ３１は左上のメモリセルＣｅｌｌ１１とデータ線コンタクトホールＤＬ３１＿ＣＨ１１を介して接続されるとともに左下のメモリセルＣｅｌｌ２１とデータ線コンタクトホールＤＬ３１＿ＣＨ２１を介して接続され、右側のデータ線ＤＬ３２は右上のメモリセルＣｅｌｌ１２とデータ線コンタクトホールＤＬ３１＿ＣＨ１２を介して接続されるとともに右下のメモリセルＣｅｌｌ２２とデータ線コンタクトホールＤＬ３１＿ＣＨ２２を介して接続されている。左右の２本のデータ線ＤＬ３１、ＤＬ３２の間の略中央には、第３層目の配線層Ｍ３＿Ｗｉｒｅで構成された短絡評価用冗長配線ＲＷＬＳｔ１、ＲＷＬＳｔ２が列方向に形成されている。中央左の短絡評価用冗長配線ＲＷＬＳｔ１の互いに対向して隣接する櫛型配線の一方と他方とは左上のメモリセルＣｅｌｌ１１の回路ノードＮ＿１１と左下のメモリセルＣｅｌｌ２１の回路ノードＮ＿２１とに接続され、中央右の短絡評価用冗長配線ＲＷＬＳｔ２の互いに対向して隣接する櫛型配線の一方と他方とは右上のメモリセルＣｅｌｌ２１の回路ノードＮ＿２１と右下のメモリセルＣｅｌｌ２２の回路ノードＮ＿２２とに接続されている。
【００７６】
図１０は、本発明の他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【００７７】
図１０に示す回路の配置図が図２に示す回路の配置図と相違するのは、縦方向のワード線ＷＬ２１の信号が断線評価用冗長配線ＲＷＬＤｃ２１を介してメモリセルＣｅｌｌ２１に供給され、断線評価用冗長配線ＲＷＬＤｃ２１の出力信号は更に断線評価用冗長配線ＲＷＬＤｃ１１を介してメモリセルＣｅｌｌ１１に供給され、他の縦方向のワード線ＷＬ２２の信号が断線評価用冗長配線ＲＷＬＤｃ２２を介してメモリセルＣｅｌｌ２２に供給され、断線評価用冗長配線ＲＷＬＤｃ２２の出力信号は更に断線評価用冗長配線ＲＷＬＤｃ１２を介してメモリセルＣｅｌｌ１２に供給され、短絡評価用冗長配線ＲＷＬＳｔ１の互いに対向して隣接する櫛型配線の一方と他方とはメモリセルＣｅｌｌ１１の回路ノードＮ＿１１とメモリセルＣｅｌｌ１２の回路ノードＮ＿１２とに接続され、短絡評価用冗長配線ＲＷＬＳｔ２の互いに対向して隣接する櫛型配線の一方と他方とはメモリセルＣｅｌｌ２１の回路ノードＮ＿２１とメモリセルＣｅｌｌ２２の回路ノードＮ＿２２とに接続されていることである。また、データ線ＤＬ３１にはメモリセルＣｅｌｌ１１、Ｃｅｌｌ１２が接続され、データ線ＤＬ３２にはメモリセルＣｅｌｌ２１、Ｃｅｌｌ２２が接続されている。
【００７８】
図１１は、図１０に示した回路の配置図に基づき評価用半導体集積回路のチップ上の平面図を示す図である。
【００７９】
図１１の左上にはメモリセルＣｅｌｌ１１が配置され、右上にはメモリセルＣｅｌｌ２１が配置され、右下にはメモリセルＣｅｌｌ２２が配置され、左下にはメモリセルＣｅｌｌ１２が配置されている。
【００８０】
２本のワード線ＷＬ２１、ＷＬ２２は、第２層目の配線層Ｍ２＿Ｗｉｒｅによって行方向に形成されている。上下の２本のワード線ＷＬ２１、ＷＬ２２の間には第２層目の配線層Ｍ２＿Ｗｉｒｅによって形成された短絡評価用冗長配線ＲＷＬＳｔ２の互いに対向して隣接する櫛型配線の一方は右上のメモリセルＣｅｌｌ２１の回路ノードＮ＿２１と接続され他方はコンタクトホールＲＷＬＳｔ２＿ＣＨ２２と第３層目の配線層Ｍ３＿Ｗｉｒｅによって形成された配線ＬＮ＿２２とを介して右下のメモリセルＣｅｌｌ２２の回路ノードＮ＿２２とに接続されている。ワード線ＷＬ２２の下には、第２層目の配線層Ｍ２＿Ｗｉｒｅによって形成された短絡評価用冗長配線ＲＷＬＳｔ１の互いに対向して隣接する櫛型配線の一方は左上のメモリセルＣｅｌｌ１２の回路ノードＮ＿１２と接続され他方はコンタクトホールＲＷＬＳｔ２＿ＣＨ１１と第３層目の配線層Ｍ３＿Ｗｉｒｅによって形成された配線ＬＮ＿１１とを介して左上のメモリセルＣｅｌｌ１１の回路ノードＮ＿１１とに接続されている。
【００８１】
第２層目の配線層Ｍ２＿Ｗｉｒｅによって形成されたワード線ＷＬ２１には図１０の左上のメモリセルＣｅｌｌ２１の付近に形成されたワード線コンタクトホールＷＬ２１＿ＣＨを介して第３層目の配線層Ｍ３＿Ｗｉｒｅによって形成された蛇行配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ２１の一端が接続され、断線評価用冗長配線ＲＷＬＤｃ２１の他端はワード線コンタクトホールＷＬ２１＿ＣＨ２１を介して右上のメモリセルＣｅｌｌ２１に接続されている。右上のメモリセルＣｅｌｌ２１のワード線コンタクトホールＷＬ２１＿ＣＨ２１は第３層目の配線層Ｍ３＿Ｗｉｒｅによって形成された直線配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ１１とワード線コンタクトホールＷＬ２１＿ＣＨ１１とを介して左上のメモリセルＣｅｌｌ１１に接続されている。
【００８２】
同様に第２層目の配線層Ｍ２＿Ｗｉｒｅによって形成されたワード線ＷＬ２２には図１０の左下のメモリセルＣｅｌｌ１２の付近に形成されたワード線コンタクトホールＷＬ２２＿ＣＨを介して第３層目の配線層Ｍ３＿Ｗｉｒｅによって形成された蛇行配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ２２の一端が接続され、断線評価用冗長配線ＲＷＬＤｃ２２の他端はワード線コンタクトホールＷＬ２２＿ＣＨ２２を介して右下のメモリセルＣｅｌｌ２２に接続されている。右下のメモリセルＣｅｌｌ２２のワード線コンタクトホールＷＬ２２＿ＣＨ２２は第３層目の配線層Ｍ３＿Ｗｉｒｅによって形成された直線配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ２２とワード線コンタクトホールＷＬ２１＿ＣＨ２２とを介して左下のメモリセルＣｅｌｌ２２に接続されている。
【００８３】
２本のデータ線ＤＬ３１、ＤＬ３２は、第３層目の配線層Ｍ３＿Ｗｉｒｅによって列方向に形成されている。左側のデータ線ＤＬ３１は左上のメモリセルＣｅｌｌ１１とデータ線コンタクトホールＤＬ３１＿ＣＨ１１を介して接続されるとともに左下のメモリセルＣｅｌｌ１２とデータ線コンタクトホールＤＬ３１＿ＣＨ１２を介して接続され、右側のデータ線ＤＬ３２は右上のメモリセルＣｅｌｌ２１とデータ線コンタクトホールＤＬ３１＿ＣＨ２１を介して接続されるとともに右下のメモリセルＣｅｌｌ２２とデータ線コンタクトホールＤＬ３１＿ＣＨ２２を介して接続されている。左右の２本のデータ線ＤＬ３１、ＤＬ３２の間の略中央には、第３層目の配線層Ｍ３＿Ｗｉｒｅで構成された蛇行配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ２１、ＲＷＬＤｃ２２と直線配線パターンを有する断線評価用冗長配線ＲＷＬＤｃ１１、ＲＷＬＤｃ１２と配線ＬＮ＿１１、ＬＮ＿２２とが形成されている。
【００８４】
短絡評価用冗長配線ＲＷＬＳｔ１、ＲＷＬＳｔ２が列方向に形成されている。中央左の短絡評価用冗長配線ＲＷＬＳｔ１の互いに対向して隣接する櫛型配線の一方と他方とは左上のメモリセルＣｅｌｌ１１の回路ノードＮ＿１１と左下のメモリセルＣｅｌｌ２１の回路ノードＮ＿２１とに接続され、中央右の短絡評価用冗長配線ＲＷＬＳｔ２の互いに対向して隣接する櫛型配線の一方と他方とは右上のメモリセルＣｅｌｌ２１の回路ノードＮ＿２１と右下のメモリセルＣｅｌｌ２２の回路ノードＮ＿２２とに接続されている。
【００８５】
図１２は、上記に説明した本発明の各実施形態による評価用半導体装置の複数のメモリセルをＸ方向に５１２個、Ｙ方向に５１２個それぞれ配列した２５６ＫｂｉｔのＳＲＡＭのフェールビットを評価するアルゴリズムを説明する図である。
【００８６】
同図で、ステップＳ０１でスタートした後、ステップＳ０２でＸ方向アドレスとＹ方向アドレスの初期値Ｘｉ、Ｙｉを設定するとともに書き込みデータＤの初期値Ｄｉ（“０”ビットのデータ）を設定する。ステップＳ０３を経由して、ステップＳ０４でメモリセルに初期値Ｄｉの非反転データＤを書き込む。ステップＳ０５でＹ方向アドレスを＋１インクリメントしてメモリセルに初期値Ｄｉの反転データ／Ｄを書き込む。ステップＳ０６でＹ方向アドレスが最終Ｙ方向アドレスＹｆ（５１２）か否かを判定して否ならばステップＳ０３に戻る。ステップＳ０６でＹ方向アドレスが最終Ｙ方向アドレスＹｆ（５１２）と判定されるまで、ステップＳ０４とステップＳ０６とを反復すると、図１２の左下の初期Ｙ方向アドレスＹｉから最終Ｙ方向アドレスＹｆまでの初期Ｘ方向アドレスＸｉの５１２個のメモリセルに“０”ビットのデータと”１”ビットのデータとが交互に書き込まれる。ステップＳ０６でＹ方向アドレスが最終Ｙ方向アドレスＹｆ（５１２）であると判定されると、ステップＳ０７でＸ方向アドレスを＋１インクリメントしてメモリセルに反転データ／Ｄを書き込む。ステップＳ０８でＸ方向アドレスが最終Ｘ方向アドレスＸｆ（５１２）か否かを判定して否ならばステップＳ０３に戻る。ステップＳ０８でＸ方向アドレスが最終Ｘ方向アドレスＸｆ（５１２）と判定されるまで、ステップＳ０４からステップＳ０７までの処理を反復すると、Ｘ方向に５１２個、Ｙ方向に５１２個それぞれ配列した２５６ＫｂｉｔのＳＲＡＭメモリセルの全てにデータが書き込まれる。
【００８７】
ステップＳ０９でＸ方向アドレスとＹ方向アドレスとを初期値Ｘｉ、Ｙｉに戻して、ステップＳ１０を経由してステップＳ１１でメモリセルのデータを読み出し、ステップＳ１２でメモリセルからの読み出しデータがそのメモリセルへの書き込みデータと一致するかを判別して不一致ならばエラーＥとして、ステップＳ１７で不良メモリセルのＸ方向アドレスとＹ方向アドレスとを出力する。ステップＳ１２でエラーＥが発生しなければ、ステップＳ１３でＹ方向アドレスを＋１インクリメントして、ステップＳ１４でＹ方向アドレスが最終Ｙ方向アドレスＹｆ（５１２）か否かを判定して否ならばステップＳ１０に戻る。ステップＳ１４でＹ方向アドレスが最終Ｙ方向アドレスＹｆ（５１２）と判定されるまで、ステップＳ１０からステップＳ１３までの処理を反復すると、図１２の左下の初期Ｙ方向アドレスＹｉから最終Ｙ方向アドレスＹｆまでの初期Ｘ方向アドレスＸｉの５１２個のメモリセルからデータが読み出される。ステップＳ１４でＹ方向アドレスが最終Ｙ方向アドレスＹｆ（５１２）であると判定されると、ステップＳ１５でＹ方向アドレスを初期値Ｙｉに戻して、Ｘ方向アドレスを＋１インクリメントする。ステップＳ１６でＸ方向アドレスが最終Ｘ方向アドレスＸｆ（５１２）か否かを判定して否ならばステップＳ１０に戻る。ステップＳ１６でＸ方向アドレスが最終Ｘ方向アドレスＸｆ（５１２）と判定されるまで、ステップＳ１０からステップＳ１５までの処理を反復すると、Ｘ方向に５１２個、Ｙ方向に５１２個それぞれ配列した２５６ＫｂｉｔのＳＲＡＭメモリセルの全てのエラーＥの有無が確認できる。
【００８８】
図１２の右下の一回目の処理が上記のようなメモリセルへのデータ書き込みと読み出しデータのエラーＥの有無が確認との処理であり、二回目の処理では一回目の書き込みと逆のアドレス順番でX方向、Y方向にそれぞれの方向に隣接するビット同士が反転の関係になるようなデータを書き込む。二回目の処理でも全ビット書き込んだ後、書き込みと同じ順番でデータを読み出し、読み出したデータが同じビットに書き込んだデータと相違していればエラーとする。以上２度の書き込みのどちらかでエラーになれば、そのビットのメモリセルは不良と判定される。
【００８９】
図１３は、図２に示した評価用半導体集積回路を用いた導電性異物による短絡不良を検出する手順を説明する図である。
【００９０】
導電性異物ＦＭがメモリセルＣｅｌｌ２１、Ｃｅｌｌ２２の回路ノードＮ＿２１、Ｎ＿２２に接続された短絡評価用冗長配線ＲＷＬＳｔ２の互いに対向して隣接する櫛型配線の一方の配線と他方の配線との相互を電気的に短絡している。図１２に示したフェールビット評価のアルゴリズムと同様のアルゴリズムで１度目のデータが書き込まれると、最初の書き込みでは左側のメモリセルＣｅｌｌ２１に“１”ビットが書き込まれるが、短絡評価用冗長配線ＲＷＬＳｔ２の櫛型配線が短絡しているために右側のメモリセルＣｅｌｌ２２に“０”ビットが書き込まれると、その影響で左側のメモリセルＣｅｌｌ２１にも“０”ビットが書き込まれる。次に図１１に示したフェールビット評価のアルゴリズムと同様のアルゴリズムで２度目のデータが書き込まれると、書き込みの順番が逆であるために、右側のメモリセルＣｅｌｌ２２に“１”ビットが書き込まれる。しかし左側のメモリセルＣｅｌｌ２１に“０”ビットが書き込まれると短絡評価用冗長配線ＲＷＬＳｔ２の櫛型配線が短絡しているために右側のメモリセルＣｅｌｌ２２にも“０”ビットが書き込まれる。従って、２度の読み出しの結果を合成すると、短絡評価用冗長配線ＲＷＬＳｔ２の櫛型配線の短絡が隣接する２つのメモリセルＣｅｌｌ２１、Ｃｅｌｌ２２のペアビット不良として検出される。
【００９１】
図１４は、図２に示した評価用半導体集積回路を用いた絶縁性異物による短絡不良を検出する手順を説明する図である。
【００９２】
絶縁性異物ＦＭが２つのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１の間の断線評価用冗長配線ＲＷＬＤｃ２１に断線（電気的な非道通）を形成しているので、左のワード線ＷＬ２１の信号は２つのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１に伝達されない。
【００９３】
図１２と同様のアルゴリズムで１度目のデータが書き込まれると、最初の書き込みでは下側のメモリセルＣｅｌｌ２１に“１”ビット、上側のメモリセルＣｅｌｌ１１に“０”ビットが書き込まれようとするが、２つのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１にワード線ＷＬ２１の信号が到達しないため、２つのメモリセルに書き込みができない。次に図１１と同様のアルゴリズムで２度目のデータが書き込まれると、書き込みの順番が逆であるために、上側のメモリセルＣｅｌｌ１１に“１”ビット、下側のメモリセルＣｅｌｌ２１に“０”ビットが書き込まれようとするが、２つのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１にワード線ＷＬ２１の信号が到達しないため、２つのメモリセルに書き込みができない。書き込みデータは１度目と２度目で反転しており、２つのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１の期待値は“１”ビットと“０”ビット両方存在するので、２度の読み出しの結果を合成すると、断線評価用冗長配線ＲＷＬＤｃ２１の断線が２つのメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１のペアビット不良として検出される。
【００９４】
図１５は、本発明の他の実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【００９５】
同図に示すようにワード線ＷＬ２１のアドレス信号は４本の断線評価用冗長配線ＲＷＬＤｃ１１、ＲＷＬＤｃ２１、ＲＷＬＤｃ３１、ＲＷＬＤｃ４１の直列接続を介して４個のメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１、Ｃｅｌｌ３１、Ｃｅｌｌ４１に供給され、ワード線ＷＬ２２のアドレス信号は４本の断線評価用冗長配線ＲＷＬＤｃ１２、ＲＷＬＤｃ２２、ＲＷＬＤｃ３２、ＲＷＬＤｃ４２の直列接続を介して４個のメモリセルＣｅｌｌ１２、Ｃｅｌｌ２２、Ｃｅｌｌ３２、Ｃｅｌｌ４２に供給されている。従って、４本の断線評価用冗長配線ＲＷＬＤｃ１１、ＲＷＬＤｃ２１、ＲＷＬＤｃ３１、ＲＷＬＤｃ４１の直列接続もしくは４本の断線評価用冗長配線ＲＷＬＤｃ１２、ＲＷＬＤｃ２２、ＲＷＬＤｃ３２、ＲＷＬＤｃ４２の直列接続が断線すると、４個のメモリセルＣｅｌｌ１１、Ｃｅｌｌ２１、Ｃｅｌｌ３１、Ｃｅｌｌ４１もしくは４個のメモリセルＣｅｌｌ１２、Ｃｅｌｌ２２、Ｃｅｌｌ３２、Ｃｅｌｌ４２が４ビットの連続する不良として観測することができる。
【００９６】
図１６は、本発明の他の実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【００９７】
同図に示すように、４個のメモリセルはそれぞれスイッチＭＯＳトランジスタと容量とから構成されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルで構成されている。ワード線ＷＬ２１のアドレス信号は断線評価用冗長配線ＲＷＬＤｃ１１を介してＤＲＡＭセルＣｅｌｌ１１、Ｃｅｌｌ２１のスイッチＭＯＳトランジスタのゲートに供給され、ワード線ＷＬ２２のアドレス信号は断線評価用冗長配線ＲＷＬＤｃ１２を介してＤＲＡＭセルＣｅｌｌ１２、Ｃｅｌｌ２２のスイッチＭＯＳトランジスタのゲートに供給されている。ＤＲＡＭセルＣｅｌｌ１１の容量の一端の情報蓄積ノードＮ＿１１とＤＲＡＭセルＣｅｌｌ１２の容量の一端の情報蓄積ノードＮ＿１２とは２本の短絡評価用冗長配線ＲＷＬＳｔ１の一方と他方とに接続され、ＤＲＡＭセルＣｅｌｌ２１の容量の一端の情報蓄積ノードＮ＿２１とＤＲＡＭセルＣｅｌｌ２２の容量の一端の情報蓄積ノードＮ＿２２とは２本の短絡評価用冗長配線ＲＷＬＳｔ２の一方と他方とに接続されている。
【００９８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９９】
例えば、複数のメモリセルはＳＲＡＭ型やＤＲＡＭ型のメモリセル以外にもフラッシュ型不揮発性メモリセルを使用することもできる。
【０１００】
また、断線評価用冗長配線セルの配線の一部が、複数の配線層を接続するビア配線によって構成されても良い。その結果、断線評価用冗長配線セルは、最小限必要な配線層より多い配線層で構成された所謂ビアチェーンやコンタクトチェーンのような構造となる。
【０１０１】
図１７は、本発明の他の実施形態による評価用半導体集積回路であるマイクロプロセッサユニットＭＰＵの配置図である。
【０１０２】
同図に示すように、マイクロプロセッサユニットＭＰＵの半導体チップには、２つの中央処理ユニットＣＰＵ１、ＣＰＵ２と、リードオンリーメモリＲＯＭとランダムアクセスメモリＲＡＭとバス制御ユニットＢＳＣと入出力ポートＩ／Ｏ＿Ｐｏｒｔと周辺デバイスＰＤとを含んでいる。２つの中央処理ユニットＣＰＵ１、ＣＰＵ２の内部の命令デコーダ・算術論理ユニットＩＤ  ＆  ＡＬＵ１、ＩＤ  ＆  ＡＬＵ２とレジスタファイルＲｅｇ＿Ｆ１、Ｒｅｇ＿Ｆ２とには断線評価用冗長配線ＲＷＬＤｃ１、ＲＷＬＤｃ２が接続され、Ｒｅｇ＿Ｆ１、Ｒｅｇ＿Ｆ２の第１フリップフロップＦＦ１同士の情報蓄積ノード同士が短絡評価用冗長配線ＲＷＬＳｔ１に接続され、第２フリップフロップＦＦ２同士の情報蓄積ノード同士が短絡評価用冗長配線ＲＷＬＳｔ２に接続され、第ＮフリップフロップＦＦＮ同士の情報蓄積ノード同士が短絡評価用冗長配線ＲＷＬＳｔＮに接続されている。中央処理ユニットＣＰＵ１は断線評価用冗長配線ＲＷＬＤｃ３を介して第１ＣＰＵバスＣＰＵ＿Ｂｕｓ１に接続され、中央処理ユニットＣＰＵ２は断線評価用冗長配線ＲＷＬＤｃ４を介して第２ＣＰＵバスＣＰＵ＿Ｂｕｓ２に接続されている。
【０１０３】
第１ＣＰＵバスＣＰＵ＿Ｂｕｓ１と第２ＣＰＵバスＣＰＵ＿Ｂｕｓ２とには、２つの中央処理ユニットＣＰＵ１、ＣＰＵ２が実行されるプログラムを格納するリードオンリーメモリＲＯＭと、２つの中央処理ユニットＣＰＵ１、ＣＰＵ２のワークデータを格納するランダムアクセスメモリＲＡＭとが接続されている。このランダムアクセスメモリＲＡＭは、図２と同様に複数の断線評価用冗長配線と複数の短絡評価用冗長配線とを含んでいる。
【０１０４】
図１７に示したマイクロプロセッサユニットＭＰＵの評価用半導体集積回路の半導体チップを用いて半導体製造ラインの評価や歩留まり向上を行い、チューニングを行い、プロセス開発と試作とを完了する。その後、図１に示したコンピュータシステムを使用して、評価用半導体設計情報１４＿１から評価用冗長配線設計情報１１＿１の断線評価用冗長配線セルと短絡評価用冗長配線セルとを削除することにより、マイクロプロセッサユニットＭＰＵの量産のためにチューニングされた基本コア設計情報１０＿１を得ることができる。
【図面の簡単な説明】
【０１０５】
【図１】図１は、本発明の１つの実施形態による評価用半導体集積回路を設計するためのコンピュータシステムを示す図である。
【図２】図２は、本発明の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【図３】図３は、本発明の他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【図４】図４は、本発明の他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【図５】図５は、本発明の更に他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【図６】図６は、図２に示した複数のセルと断線評価用冗長配線と短絡評価用冗長配線と同一の配置構造を４つのメモリアレー内に配置した評価用半導体集積回路としての２５６Kビット評価用ＳＲＡＭを示す図である。
【図７】図７は、図２に示した複数のセルの１つのセルの配置図を示す図である。
【図８】図８は、本発明の他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【図９】図９は、図８に示した回路の配置図に基づき評価用半導体集積回路のチップ上の平面図を示す図である。
【図１０】図１０は、本発明の他の１つの実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【図１１】図１１は、図１０に示した回路の配置図に基づき評価用半導体集積回路のチップ上の平面図を示す図である。
【図１２】図１２は、上記に説明した本発明の各実施形態による評価用半導体装置の複数のメモリセルをＸ方向に５１２個、Ｙ方向に５１２個それぞれ配列した２５６ＫｂｉｔのＳＲＡＭのフェールビットを評価するアルゴリズムを説明する図である。
【図１３】図１３は、図２に示した評価用半導体集積回路を用いた導電性異物による短絡不良を検出する手順を説明する図である。
【図１４】図１４は、図２に示した評価用半導体集積回路を用いた絶縁性異物による短絡不良を検出する手順を説明する図である。
【図１５】図１５は、本発明の他の実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【図１６】図１６は、本発明の他の実施形態による評価用半導体集積回路の一部を示す回路の配置図である。
【図１７】図１７は、本発明の他の実施形態による評価用半導体集積回路であるマイクロプロセッサユニットの配置図である。
【符号の説明】
【０１０６】
１０  基本コア設計情報
１１  評価用冗長配線設計情報
１２  コンピュータ
１４  評価用半導体設計情報
Ｃｅｌｌ１１…Ｃｅｌｌ２２  複数の機能回路
ＲＷＬＤｃ１１…  断線評価用冗長配線セル
ＲＷＬＳｔ１…  短絡評価用冗長配線セル
【図１】
2008034767.tif 000003
【図２】
2008034767.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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