(57)【要約】【課題】従来の静電保護回路においては、信号電位の大きさが保護素子の耐圧に満たないにも関わらず、当該保護素子の絶縁破壊が起こることがある。【解決手段】静電保護回路１は、バイポーラトランジスタＱ１、バイポーラトランジスタＱ２、およびＦＥＴ１０を備えている。バイポーラトランジスタＱ１，Ｑ２は、信号線１２とＧＮＤとの間に、互いに直列に接続されている。ＦＥＴ１０は、ソースおよびバルクがバイポーラトランジスタＱ１，Ｑ２間のノードＮに接続され、ゲートが信号線１２に接続され、ドレインが電源に接続されている。【選択図】図１
2008034524.tif 000002
【特許請求の範囲】
【請求項１】
信号線と電源との間に互いに直列に接続された第１および第２の保護素子と、
前記第１および第２の保護素子間にソースおよびバルクが接続され、前記信号線にゲートが接続され、前記電源にドレインが接続された電界効果トランジスタと、
を備えることを特徴とする静電保護回路。
【請求項２】
請求項１に記載の静電保護回路において、
前記各保護素子は、バイポーラトランジスタである静電保護回路。
【請求項３】
請求項２に記載の静電保護回路において、
前記第１および第２の保護素子のコレクタどうしが互いに接続されており、
前記第１の保護素子のエミッタおよびベースが前記信号線に接続され、
前記第２の保護素子のエミッタおよびベースが前記電源に接続されている静電保護回路。
【請求項４】
請求項３に記載の静電保護回路において、
前記バイポーラトランジスタはＮＰＮ型であり、前記電界効果トランジスタはＰチャネル型である静電保護回路。
【請求項５】
請求項３に記載の静電保護回路において、
前記バイポーラトランジスタはＰＮＰ型であり、前記電界効果トランジスタはＮチャネル型である静電保護回路。
【請求項６】
請求項２に記載の静電保護回路において、
前記第１の保護素子のエミッタおよびベースと前記第２の保護素子のエミッタおよびベースとが互いに接続されており、
前記第１の保護素子のコレクタが前記信号線に接続され、
前記第２の保護素子のコレクタが前記電源に接続されている静電保護回路。
【請求項７】
請求項６に記載の静電保護回路において、
前記バイポーラトランジスタはＮＰＮ型であり、前記電界効果トランジスタはＮチャネル型である静電保護回路。
【請求項８】
請求項６に記載の静電保護回路において、
前記バイポーラトランジスタはＰＮＰ型であり、前記電界効果トランジスタはＰチャネル型である静電保護回路。
【請求項９】
請求項１に記載の静電保護回路において、
前記各保護素子は、ダイオードである静電保護回路。
【請求項１０】
請求項９に記載の静電保護回路において、
前記第１および第２の保護素子のカソードどうしが互いに接続されており、
前記第１および第２の保護素子のアノードが、それぞれ前記信号線および前記電源に接続されている静電保護回路。
【請求項１１】
請求項９に記載の静電保護回路において、
前記第１および第２の保護素子のアノードどうしが互いに接続されており、
前記第１および第２の保護素子のカソードが、それぞれ前記信号線および前記電源に接続されている静電保護回路。
【請求項１２】
請求項１乃至１１いずれかに記載の静電保護回路において、
前記電界効果トランジスタの前記ゲートは、抵抗素子を介して前記信号線に接続されている静電保護回路。
【請求項１３】
請求項１乃至１２いずれかに記載の静電保護回路において、
前記電界効果トランジスタの前記ソースおよび前記バルクは、抵抗素子を介して前記電源に接続されている静電保護回路。
【請求項１４】
請求項１乃至１３いずれかに記載の静電保護回路において、
半導体基板中に設けられ、前記電界効果トランジスタの前記ドレインとして機能する不純物拡散層を備え、
前記不純物拡散層は、前記第１または第２の保護素子の一部を構成している静電保護回路。
【請求項１５】
請求項１乃至１４いずれかに記載の静電保護回路を備えることを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記電界効果トランジスタは、当該半導体装置の内部回路で用いられる電界効果トランジスタである半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電保護回路および半導体装置に関する。
【背景技術】
【０００２】
図１６は、従来の静電保護回路を示す回路図である。静電保護回路１００は、保護素子としてバイポーラトランジスタＱ１，Ｑ２を備えている。バイポーラトランジスタＱ１，Ｑ２は、コレクタどうしが互いに接続されている。また、バイポーラトランジスタＱ１のエミッタおよびベースが信号線１０２に接続され、バイポーラトランジスタＱ２のエミッタおよびベースが電源（同図においてはＧＮＤ）に接続されている。信号線１０２の一端は外部端子１０４に接続され、他端は内部回路（図示せず）に接続されている。
【０００３】
この静電保護回路１００において、信号線１０２に正の信号電位が与えられている場合、バイポーラトランジスタＱ１のコレクタ−ベース接合からなるダイオード（第１のダイオード）が順方向にバイアスされ、バイポーラトランジスタＱ２のコレクタ−ベース接合からなるダイオード（第２のダイオード）が逆方向にバイアスされる。したがって、信号線１０２には、第２のダイオードの耐圧までの大きさの正電位を与えることが可能である。一方、信号線１０２に負の信号電位が与えられている場合、第１のダイオードが逆方向にバイアスされ、第２のダイオードが順方向にバイアスされる。したがって、信号線１０２には、第１のダイオードの耐圧までの大きさの負電位を与えることが可能である。
【０００４】
なお、本発明に関連する先行技術文献としては、特許文献１，２が挙げられる。
【特許文献１】特開２００２−５０６４０号公報
【特許文献２】特開２００６−１００５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１６の静電保護回路１００においては、外部端子１０４に入力される信号電位が急峻に変化した場合、その信号電位の大きさが保護素子（バイポーラトランジスタＱ１，Ｑ２）の耐圧に満たないにも関わらず、当該保護素子の絶縁破壊が起こることがある。
【０００６】
この点について図１７（ａ）および図１７（ｂ）を用いて説明する。これらのグラフの横軸は時間ｔを表し、縦軸は電位φを表している。また、グラフ中の点線Ｌ１および点線Ｌ２は、それぞれ上記第１および第２のダイオードの耐圧を示している。図１７（ａ）においては、信号電位およびノードＮの電位の波形がそれぞれ実線および点線で示されている。図１７（ｂ）においては、バイポーラトランジスタＱ１にかかる電圧（＝信号電位−ノードＮの電位）の波形が示されている。
【０００７】
まず、信号電位が上昇していくとき（Ｉ）、第１のダイオードが順方向にバイアスされるので、ノードＮ（図１６参照）の電位も信号電位に追従して上昇していく。ただし、このとき、ノードＮの電位は、信号電位よりも一定の大きさ（０．５Ｖ程度）だけ低くなる。
【０００８】
次に、信号電位が下降し始めるとき（II）、ノードＮの電位も下降し始める。ところが、図１６に示すように、ノードＮとＧＮＤとの間には寄生容量Ｃ１が生じている。そのため、信号電位の変化が速い場合、その寄生容量Ｃ１が原因で、ノードＮの電位は信号電位の変化に追従できなくなる。すると、第１のダイオードに大きな逆バイアスがかかるようになり、やがてその逆バイアスの大きさが第１のダイオードの耐圧（BVcbo）に達してしまう（III）。このように、信号電位の大きさがダイオードの耐圧に満たなくても、当該ダイオードにかかる逆バイアスの大きさが上記耐圧に達し、それにより絶縁破壊が起こり得るのである。
【課題を解決するための手段】
【０００９】
本発明による静電保護回路は、信号線と電源との間に互いに直列に接続された第１および第２の保護素子と、上記第１および第２の保護素子間にソースおよびバルクが接続され、上記信号線にゲートが接続され、上記電源にドレインが接続された電界効果トランジスタ（ＦＥＴ）と、を備えることを特徴とする。
【００１０】
この静電保護回路においては、第１および第２の保護素子間のノードにＦＥＴが接続されている。このため、信号電位の変化が速い場合であっても、ノードの電位を信号電位の変化に追従させることができる。これにより、信号電位の大きさが保護素子の耐圧に満たないにも関わらず、当該保護素子の絶縁破壊が起こるという問題を回避することができる。
【発明の効果】
【００１１】
本発明によれば、保護素子の絶縁破壊を防ぐのに適した構成の静電保護回路、およびそれを備える半導体装置が実現される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明による静電保護回路および半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００１３】
図１は、本発明による静電保護回路の第１実施形態を示す回路図である。静電保護回路１は、バイポーラトランジスタＱ１、バイポーラトランジスタＱ２、およびＦＥＴ１０を備えている。バイポーラトランジスタＱ１，Ｑ２は、信号線１２と電源（本実施形態においてはＧＮＤ）との間に、互いに直列に接続されている。本実施形態において、バイポーラトランジスタＱ１，Ｑ２はＮＰＮ型であり、ＦＥＴ１０はＰチャネル型である。
【００１４】
バイポーラトランジスタＱ１，Ｑ２は、コレクタどうしが互いに接続されている。また、バイポーラトランジスタＱ１のエミッタおよびベースが信号線１２に接続され、バイポーラトランジスタＱ２のエミッタおよびベースが電源に接続されている。
【００１５】
ＦＥＴ１０は、ＭＩＳ（Metal-Insulator-Semiconductor）ＦＥＴであり、ソースおよびバルクがバイポーラトランジスタＱ１，Ｑ２間のノードＮに接続され、ゲートが信号線１２に接続され、ドレインが電源に接続されている。
【００１６】
信号線１２の一端は、外部端子１４に接続されている。信号線１２の他端は、例えば、静電保護回路１が搭載される半導体装置の内部回路（図示せず）に接続される。
【００１７】
この静電保護回路１において、信号線１２に正の信号電位が与えられている場合、バイポーラトランジスタＱ１のコレクタ−ベース接合からなるダイオード（第１のダイオード）が順方向にバイアスされ、バイポーラトランジスタＱ２のコレクタ−ベース接合からなるダイオード（第２のダイオード）が逆方向にバイアスされる。したがって、信号線１２には、第２のダイオードの耐圧までの大きさの正電位を与えることが可能である。一方、信号線１２に負の信号電位が与えられている場合、第１のダイオードが逆方向にバイアスされ、第２のダイオードが順方向にバイアスされる。したがって、信号線１２には、第１のダイオードの耐圧までの大きさの負電位を与えることが可能である。
【００１８】
図２は、静電保護回路１の構造の一例を示す断面図である。Ｐ型基板２０中にはノードＮに相当するＮ型埋込層２１が形成され、Ｎ型埋込層２１の上にはバイポーラトランジスタＱ１，Ｑ２のコレクタとなるＮ型領域２２が形成されている。また、Ｐ型基板２０の表面からは素子領域を囲むようにＮ型引出領域２３がＮ型埋込層２１に到達するように形成されている。また、このＮ型引出領域２３は各素子の間にも形成されている。Ｎ型引出領域２３中には、Ｎ型拡散層３１が形成されている。
【００１９】
Ｎ型引出領域２３によって画された領域のうちバイポーラトランジスタ形成領域にはベースとなるＰ型領域２４が形成され、その中にベースの引き出し領域となるＰ型拡散層２５、およびエミッタとなるＮ型拡散層２６が形成されている。そして、バイポーラトランジスタＱ２とＦＥＴ１０（図２中のＭ１）との共用領域では、Ｐ型領域２４と間隔をあけてソースとなるＰ型領域２７が形成されている。これらのＰ型領域２４とＰ型領域２７との間には分離用の酸化膜２９が形成され、その上にゲート電極３０が形成されている。そして、この例ではＰ型領域２７が、Ｐ型拡散層２８およびＮ型引出領域２３を通じてノードＮ（Ｎ型埋込層２１）に接続されている。これにより、図１の回路が実現されている。
【００２０】
このように本例においては、半導体基板（Ｐ型基板２０）中にＦＥＴ１０のドレインとして機能する不純物拡散層（Ｐ型領域２４）が設けられており、当該不純物拡散層がバイポーラトランジスタＱ２の一部を構成している。こうすることにより、静電保護回路１の面積の縮小、ひいては静電保護回路１を備える半導体装置のチップ面積の縮小を図ることができる。また、ゲート絶縁膜として素子間分離用の酸化膜２９が用いられているため、充分に高い耐圧を得ることができる。
【００２１】
なお、図２ではバイポーラトランジスタＱ１，Ｑ２が１個ずつ設けられた例を示したが、バイポーラトランジスタＱ１，Ｑ２は、図３に示すように、複数ずつ設けられていてもよい。その場合でも、ＦＥＴは一箇所にのみ形成すればよい。また、両側から挟まれた形となるバイポーラトランジスタにおいては、Ｎ型拡散層２６をＰ型拡散層２５の両側に配置することが好ましい。
【００２２】
本実施形態の効果を説明する。静電保護回路１において、初め正方向に、その後負方向に大きく振れる信号電位（図１７（ａ）参照）が入ったときの動作を考える。まず、信号電位が上昇していくとき、第１のダイオードが順方向にバイアスされるので、ノードＮの電位も信号電位に追従して上昇していく。その後、信号電位が下降していくとき、ノードＮの電位に対し信号電位が下がる。これにより、ノードＮに接続されたＦＥＴ１０のソースおよびバルク電位よりもゲート電位が低くなり、ＦＥＴ１０が導通状態に移行する。このため、ノードＮの電位は、信号電位に追従して下がり、最終的にＧＮＤ電位に落ち着くことになる。これにより、第１のダイオードに異常な電圧がかかることを防止できる。
【００２３】
このように静電保護回路１においては、保護素子（バイポーラトランジスタＱ１，Ｑ２）間のノードＮにＦＥＴ１０が接続されているため、信号電位の変化が速い場合であっても、ノードＮの電位を信号電位の変化に追従させることができる。これにより、信号電位の大きさが保護素子の耐圧に満たないにも関わらず、当該保護素子の絶縁破壊が起こるという問題を回避することができる。
【００２４】
これに対して、図１６の静電保護回路１００では、図１７（ａ）および図１７（ｂ）を用いて上述したように、寄生容量Ｃ１が原因で、ノードＮの電位が信号電位の変化に追従できなくなり、信号電位の大きさが保護素子の耐圧に満たなくても当該保護素子の絶縁破壊が起こってしまう。すると、バイポーラトランジスタＱ１は、導通状態となりバイポーラ動作を行うようになる。このようにバイポーラトランジスタＱ１がバイポーラ動作を始めると、バイポーラトランジスタＱ１の耐圧としてBVceo（コレクタ−エミッタ間耐圧）が見えてくる。通常、BVceo<BVcboであるので、トランジスタＱ１にかかる電圧は絶縁破壊の発生と同時に低下する（スナップバック現象）。
【００２５】
その結果、静電保護回路１００の外部端子１０４に、図１８（ａ）に示すような波形の信号が入力された際、外部端子１０４の電位の実際の波形が図１８（ｂ）に示すように大きく変形してしまうという問題がある。本実施形態によれば、かかる問題を回避することができる。
【００２６】
ところで、特許文献２には、保護素子間のノードにサイリスタが接続された静電保護回路が開示されている。図２２は、同文献の静電保護回路を示す回路図である。静電保護回路３００においては、電源（ＶＤＤ）３０１と信号線３０３との間に保護素子としてダイオード３０４，３０５が設けられるとともに、電源（ＶＳＳ）３０２と信号線３０３との間に保護素子としてダイオード３０６，３０７が設けられている。また、ダイオード３０４，３０５間のノード３１１と、ダイオード３０６，３０７間のノード３１２との間に、サイリスタ３０８が接続されている。
【００２７】
この静電保護回路３００は、入出力端子の寄生容量を減らしつつ、保護能力を向上することを目的としている。すなわち、ダイオードの静電保護能力を上げるためには逆方向動作時の耐性を上げる必要があるが、そのためにはサイズを大きくする必要があり、これにより寄生容量が大きくなるので高速動作に支障を与えていた。また、ダイオードの耐圧を低くすることが難しいため、逆方向耐圧を利用した回路は低電圧回路には向かない。
【００２８】
これを解決するために、静電保護回路３００においては、サイリスタを導入し、このサイリスタの動作電圧を最適値にする方式をとっている。これにより、保護回路の動作時は常にダイオードは順方向のみの動作になるため、小型でも耐性が得られるようになる。この結果、入力端子の容量を低減できるというものである。また、保護回路の動作電圧も、サイリスタの動作電圧とダイオードの順方向電圧との和となり、低圧化が測れるというものである。
【００２９】
これに対し、本実施形態に係る静電保護回路は、ノードＮの電位が高く固定されることを防止するためにノードＮからチャージを逃がす回路（ＦＥＴ１０）を付加したものであり、静電保護回路３００とは構成も動作も異なる。
【００３０】
そもそも、静電保護回路３００は、保護素子間のノードのチャージを抜く目的には使用できない。例えば、静電保護回路３００においてノード３１１，３１２に蓄積されたチャージを抜くためにはサイリスタ３０８が動作する必要がある。ところが、サイリスタ３０８が動作すると、ダイオード３０４，３０６を通して電源３０１から信号線３０３に電流が流れてしまい、回路動作上問題が出てしまう。
【００３１】
なお、本実施形態においては、信号線とＧＮＤとの間に保護素子を設けた例を示したが、信号線とＶｄｄとの間に保護素子を設けてもよい。すなわち、図１においてＧＮＤをＶｄｄに置き換えてもよい。
【００３２】
また、図４に示すように、信号線とＧＮＤとの間、および信号線とＶｄｄとの間の双方に、保護素子を設けてもよい。同図においては、信号線１２とＶｄｄとの間に保護素子としてバイポーラトランジスタＱ１，Ｑ２が設けられるとともに、信号線１２とＧＮＤとの間に保護素子としてバイポーラトランジスタＱ３，Ｑ４が設けられている。バイポーラトランジスタＱ１，Ｑ２間のノードＮには、ＦＥＴ１０ａのソースおよびバルクが接続されている。ＦＥＴ１０ａのゲートおよびドレインは、それぞれ信号線１２およびＶｄｄに接続されている。バイポーラトランジスタＱ３，Ｑ４間のノードＮには、ＦＥＴ１０ｂのソースおよびバルクが接続されている。ＦＥＴ１０ｂのゲートおよびドレインは、それぞれ信号線１２およびＧＮＤに接続されている。
【００３３】
また、本実施形態においてはＮＰＮ型のバイポーラトランジスタおよびＰチャネル型のＦＥＴを例示したが、ＰＮＰ型のバイポーラトランジスタおよびＮチャネル型のＦＥＴを用いてもよい。例として、図４においてバイポーラトランジスタＱ１〜Ｑ４をＰＮＰ型にし、ＦＥＴ１０ａ，１０ｂをＮチャネル型にしたときの回路図を図５に示す。
（第２実施形態）
【００３４】
図６は、本発明による静電保護回路の第２実施形態を示す回路図である。静電保護回路２においては、信号線１２とＶｄｄとの間に保護素子としてバイポーラトランジスタＱ１，Ｑ２が設けられるとともに、信号線とＧＮＤとの間に保護素子としてバイポーラトランジスタＱ３，Ｑ４が設けられている。バイポーラトランジスタＱ１のエミッタおよびベースと、バイポーラトランジスタＱ２のエミッタおよびベースとが互いに接続されている。また、バイポーラトランジスタＱ１のコレクタがＶｄｄに接続され、バイポーラトランジスタＱ２のコレクタが信号線１２に接続されている。同様に、バイポーラトランジスタＱ３のエミッタおよびベースと、バイポーラトランジスタＱ４のエミッタおよびベースとが互いに接続されている。また、バイポーラトランジスタＱ３のコレクタが信号線１２に接続され、バイポーラトランジスタＱ４のコレクタがＧＮＤに接続されている。
【００３５】
バイポーラトランジスタＱ１，Ｑ２間のノードＮには、ＦＥＴ１０ａのソースおよびバルクが接続されている。ＦＥＴ１０ａのゲートおよびドレインは、それぞれ信号線１２およびＶｄｄに接続されている。バイポーラトランジスタＱ３，Ｑ４間のノードＮには、ＦＥＴ１０ｂのソースおよびバルクが接続されている。ＦＥＴ１０ｂのゲートおよびドレインは、それぞれ信号線１２およびＧＮＤに接続されている。本実施形態において、バイポーラトランジスタＱ１〜Ｑ４はＮＰＮ型であり、ＦＥＴ１０ａ，１０ｂはＮチャネル型である。
【００３６】
静電保護回路２においても、ノードＮにＦＥＴ１０ａ，１０ｂが接続されているため、信号電位の変化が速い場合であっても、ノードＮの電位を信号電位の変化に追従させることができる。これにより、信号電位の大きさが保護素子の耐圧に満たないにも関わらず、当該保護素子の絶縁破壊が起こるという問題を回避することができる。
【００３７】
なお、本実施形態においてはＮＰＮ型のバイポーラトランジスタおよびＮチャネル型のＦＥＴを例示したが、ＰＮＰ型のバイポーラトランジスタおよびＰチャネル型のＦＥＴを用いてもよい。図６においてバイポーラトランジスタＱ１〜Ｑ４をＰＮＰ型にし、ＦＥＴ１０ａ，１０ｂをＰチャネル型にしたときの回路図を図７に示す。
【００３８】
また、信号線とＧＮＤとの間、および信号線とＶｄｄとの間の双方に保護素子を設けた例を示したが、何れか一方にのみ保護素子を設けてもよいことは言うまでもない。
（第３実施形態）
【００３９】
図８は、本発明による静電保護回路の第３実施形態を示す回路図である。静電保護回路３は、ダイオードＤ１、ダイオードＤ２、およびＦＥＴ１０を備えている。ダイオードＤ１，Ｄ２は、信号線１２とＧＮＤとの間に、互いに直列に接続されている。ダイオードＤ１，Ｄ２は、カソードどうしが互いに接続されている。また、ダイオードＤ１のアノードが信号線１２に接続され、ダイオードＤ２のアノードがＧＮＤに接続されている。ダイオードＤ１，Ｄ２間のノードＮには、ＦＥＴ１０のソースおよびバルクが接続されている。ＦＥＴ１０のゲートおよびドレインは、それぞれ信号線１２およびＧＮＤに接続されている。
【００４０】
図９は、静電保護回路３の構造の一例を示す断面図である。Ｐ型基板４０中にはノードＮに相当するＮ型埋込層４１が形成され、Ｎ型埋込層４１の上にはＮ型領域４２が形成されている。また、Ｐ型基板４０の表面からは素子領域を囲むようにＮ型引出領域４３がＮ型埋込層４１に到達するように形成されている。また、このＮ型引出領域４３は各素子の間にも形成されている。Ｎ型引出領域４３の中にはＮ型拡散層５０が形成されている。
【００４１】
Ｎ型引出領域４３によって画された領域のうちダイオード形成領域にはアノード拡散層となるＰ型領域４４が形成され、その中にＰ型拡散層４５が形成されている。そして、ダイオードＤ２とＦＥＴ１０（図９中のＭ１）との共用領域では、Ｐ型領域４４と間隔をあけてソースとなるＰ型領域４６が形成されている。これらのＰ型領域４４とＰ型領域４６との間の基板上にはゲート酸化膜４７が形成され、その上にゲート電極４８が形成されている。ゲート酸化膜４７の膜厚は、ダイオードＤ１，Ｄ２の耐圧よりも高くなるように設定される。そして、この例ではＰ型領域４６が、Ｐ型拡散層４９、Ｎ型拡散層５０およびＮ型引出領域４３を通じてノードＮ（Ｎ型埋込層４１）に接続されている。これにより、図８の回路が実現されている。
【００４２】
このように本例においては、半導体基板（Ｐ型基板４０）中にＦＥＴ１０のドレインとして機能する不純物拡散層（Ｐ型領域４４）が設けられており、当該不純物拡散層がダイオードＤ２の一部を構成している。こうすることにより、静電保護回路３の面積の縮小、ひいては静電保護回路３を備える半導体装置のチップ面積の縮小を図ることができる。
【００４３】
なお、図９においてはゲート絶縁膜として専用の酸化膜を用いた例を示したが、素子間分離用の酸化膜を用いてもよい。また、図９ではダイオードＤ１，Ｄ２が１個ずつ設けられた例を示したが、ダイオードＤ１，Ｄ２は、図１０に示すように、複数ずつ設けられていてもよい。その場合でも、ＦＥＴは一箇所にのみ形成すればよい。
【００４４】
本実施形態の効果を説明する。初め正方向に、その後負方向に大きく振れる信号電位が静電保護回路３に入ったときの動作を図１５（ａ）および図１５（ｂ）を参照しつつ説明する。これらのグラフの横軸は時間ｔを表し、縦軸は電位φを表している。また、グラフ中の点線Ｌ１および点線Ｌ２は、それぞれダイオードＤ１およびダイオードＤ２の耐圧を示している。図１５（ａ）においては、信号電位およびノードＮの電位の波形がそれぞれ実線および点線で示されている。図１５（ｂ）においては、ダイオードＤ１にかかる電圧（＝信号電位−ノードＮの電位）の波形が示されている。
【００４５】
まず、信号電位が上昇していくとき、ダイオードＤ１が順方向にバイアスされるので、ノードＮの電位も信号電位に追従して上昇していく。その後、信号電位が下降していくとき、ノードＮの電位に対し信号電位が下がる。これにより、ノードＮに接続されたＦＥＴ１０のソースおよびバルク電位よりもゲート電位が低くなり、ＦＥＴ１０が導通状態に移行する。このため、ノードＮの電位は、信号電位に追従して下がり、最終的にＧＮＤ電位に落ち着くことになる。これにより、ダイオードＤ１に異常な電圧がかかることを防止できる。
【００４６】
このように静電保護回路３においても、ノードＮにＦＥＴ１０が接続されているため、信号電位の変化が速い場合であっても、ノードＮの電位を信号電位の変化に追従させることができる。これにより、信号電位の大きさが保護素子の耐圧に満たないにも関わらず、当該保護素子の絶縁破壊が起こるという問題を回避することができる。
【００４７】
これに対して、図１９に示す静電保護回路２００においては、ダイオードＤ１，Ｄ２間のノードＮにＦＥＴが接続されていない。ダイオードＤ１，Ｄ２は信号線２０２とＧＮＤとの間に設けられ、信号線２０２の一端には外部端子２０４が接続されている。
【００４８】
初め正方向に、その後負方向に大きく振れる信号電位が静電保護回路２００に入ったときの動作を図２０（ａ）および図２０（ｂ）を参照しつつ説明する。これらのグラフの意味は、図１５（ａ）および図１５（ｂ）で説明したとおりである。まず、信号電位が上昇していくとき（Ｉ）、ダイオードＤ１が順方向にバイアスされるので、ノードＮの電位も信号電位に追従して上昇していく。
【００４９】
次に、信号電位が下降し始めるとき（II）、ノードＮの電位も下降し始める。ところが、図１９に示すように、ノードＮと電源との間には寄生容量Ｃ１が生じている。そのため、信号電位の変化が速い場合、その寄生容量Ｃ１が原因で、ノードＮの電位は信号電位の変化に追従できなくなる。すると、ダイオードＤ１に大きな逆バイアスがかかるようになり、やがてその逆バイアスの大きさがダイオードＤ１の耐圧（BVd1）に達してしまう（III）。これにより、信号電位の大きさがダイオードＤ１の耐圧に満たなくてもダイオードＤ１の絶縁破壊が起こってしまう。すると、ダイオードＤ１が導通状態となるので、ノードＮの電位は信号電圧に対しダイオードＤ１の耐圧分のオフセットを持って動くことになる。
【００５０】
その結果、静電保護回路２００の外部端子２０４に、図２１（ａ）に示すような波形の信号が入力された際、外部端子２０４の電位の実際の波形が図２１（ｂ）に示すように変形してしまうという問題がある。また、一度ノードＮの寄生容量Ｃ１に蓄積された電荷は、ダイオードが逆バイアスになることによって容易に抜くことができなくなるため、ノードＮの電位は高いまま長い時間保持されてしまうことになる。このため、最初に正の信号が入力された後、ある時間をおいて負の信号が入力された場合でも同様な現象がおきることがある。このように、信号電位の大きさがダイオードの耐圧に到達していなくても波形に異常が現われてしまうという問題があった。本実施形態によれば、かかる問題を回避することができる。
【００５１】
なお、本実施形態においては、信号線とＧＮＤとの間に保護素子を設けた例を示したが、図１１に示すように、信号線とＶｄｄとの間に保護素子を設けてもよい。また、信号線とＧＮＤとの間、および信号線とＶｄｄとの間の双方に保護素子を設けてもよい。
（第４実施形態）
【００５２】
図１２は、本発明による静電保護回路の第４実施形態を示す回路図である。静電保護回路４は、ダイオードＤ１、ダイオードＤ２、およびＦＥＴ１０を備えている。ダイオードＤ１，Ｄ２は、信号線１２とＧＮＤとの間に、互いに直列に接続されている。ダイオードＤ１，Ｄ２は、アノードどうしが互いに接続されている。また、ダイオードＤ１のカソードが信号線１２に接続され、ダイオードＤ２のカソードがＧＮＤに接続されている。ダイオードＤ１，Ｄ２間のノードＮには、ＦＥＴ１０のソースおよびバルクが接続されている。ＦＥＴ１０のゲートおよびドレインは、それぞれ信号線１２およびＧＮＤに接続されている。
【００５３】
静電保護回路４においても、ノードＮにＦＥＴ１０が接続されているため、信号電位の変化が速い場合であっても、ノードＮの電位を信号電位の変化に追従させることができる。これにより、信号電位の大きさが保護素子の耐圧に満たないにも関わらず、当該保護素子の絶縁破壊が起こるという問題を回避することができる。
【００５４】
本実施形態においては、信号線とＧＮＤとの間に保護素子を設けた例を示したが、図１３に示すように、信号線とＶｄｄとの間に保護素子を設けてもよい。また、信号線とＧＮＤとの間、および信号線とＶｄｄとの間の双方に保護素子を設けてもよい。
（第５実施形態）
【００５５】
図１４は、本発明による静電保護回路の第５実施形態を示す回路図である。静電保護回路５においては、ＦＥＴ１０のゲートが抵抗素子Ｒ１を介して信号線１２に接続されるとともに、ＦＥＴ１０のソースおよびバルクが抵抗素子Ｒ２を介してＧＮＤに接続されている。その他の回路構成は、図８の静電保護回路３と同様である。
【００５６】
静電保護回路５においては、抵抗素子Ｒ１および抵抗素子Ｒ２により、それぞれゲートおよびソースの急激な電圧変化を緩和することができる。本実施形態のその他の効果は、上記各実施形態と同様である。
【００５７】
なお、本実施形態においてはゲートおよびソースの双方に抵抗素子を設けた例を示したが、何れか一方にのみ設けてもよい。また、図８に示した回路において抵抗素子Ｒ１，Ｒ２を設けた場合の例を示したが、図１，４，５，６，７，１１，１２，１３に示した各回路において抵抗素子Ｒ１，Ｒ２を設けてもよい。
【００５８】
本発明による静電保護回路および半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記各実施形態においてノードに接続されるＦＥＴとして、当該静電保護回路が搭載される半導体装置の内部回路で用いられるＦＥＴを用いてもよい。かかるＦＥＴは、被保護素子であるので保護素子よりも耐圧が高い。したがって、サージ等で保護素子が動作しても、ＦＥＴには耐圧を超える異常な電圧はかからない。よって、小さなサイズのトランジスタを使用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明による静電保護回路の第１実施形態を示す回路図である。
【図２】図１の静電保護回路の構造の一例を示す断面図である。
【図３】図１の静電保護回路の構造の一例を示す平面図である。
【図４】図１の静電保護回路の変形例を示す回路図である。
【図５】図１の静電保護回路の変形例を示す回路図である。
【図６】本発明による静電保護回路の第２実施形態を示す回路図である。
【図７】図６の静電保護回路の変形例を示す回路図である。
【図８】本発明による静電保護回路の第３実施形態を示す回路図である。
【図９】図８の静電保護回路の構造の一例を示す断面図である。
【図１０】図８の静電保護回路の構造の一例を示す平面図である。
【図１１】図８の静電保護回路の変形例を示す回路図である。
【図１２】本発明による静電保護回路の第４実施形態を示す回路図である。
【図１３】図１２の静電保護回路の変形例を示す回路図である。
【図１４】本発明による静電保護回路の第５実施形態を示す回路図である。
【図１５】（ａ）および（ｂ）は、本実施形態の静電保護回路の動作例を説明するためのグラフである。
【図１６】従来の静電保護回路を示す回路図である。
【図１７】（ａ）および（ｂ）は、図１６の静電保護回路の動作を説明するためのグラフである。
【図１８】（ａ）および（ｂ）は、図１６の静電保護回路の問題点を説明するためのグラフである。
【図１９】従来の静電保護回路を示す回路図である。
【図２０】（ａ）および（ｂ）は、図１９の静電保護回路の動作を説明するためのグラフである。
【図２１】（ａ）および（ｂ）は、図１９の静電保護回路の問題点を説明するためのグラフである。
【図２２】従来の静電保護回路を示す回路図である。
【符号の説明】
【００６０】
１    静電保護回路
２    静電保護回路
３    静電保護回路
４    静電保護回路
５    静電保護回路
１０    ＦＥＴ
１０ａ    ＦＥＴ
１０ｂ    ＦＥＴ
１２    信号線
１４    外部端子
２０    Ｐ型基板
２１    Ｎ型埋込層
２２    Ｎ型領域
２３    Ｎ型引出領域
２４    Ｐ型領域
２５    Ｐ型拡散層
２６    Ｎ型拡散層
２７    Ｐ型領域
２８    Ｐ型拡散層
２９    酸化膜
３０    ゲート電極
３１    Ｎ型拡散層
４０    Ｐ型基板
４１    Ｎ型埋込層
４２    Ｎ型領域
４３    Ｎ型引出領域
４４    Ｐ型領域
４５    Ｐ型拡散層
４６    Ｐ型領域
４７    ゲート酸化膜
４８    ゲート電極
４９    Ｐ型拡散層
５０    Ｎ型拡散層
Ｄ１    ダイオード
Ｄ２    ダイオード
Ｎ    ノード
Ｑ１    バイポーラトランジスタ
Ｑ２    バイポーラトランジスタ
Ｑ３    バイポーラトランジスタ
Ｑ４    バイポーラトランジスタ
Ｒ１    抵抗素子
Ｒ２    抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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