(57)【要約】【課題】単位遅延器の数を増やさなくとも広いロッキング範囲を有し、またロッキングサイクル時間を減らせる遅延同期ループ回路を提供する。【解決手段】遅延ライン、位相検出器、制御回路を備える。遅延ラインは、直列連結された多数の単位遅延器を含んで制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる。位相検出器は、前記外部クロック信号の位相と前記遅延ラインから出力される内部クロック信号の位相とを比較し、外部クロック信号と遅延ラインから出力される内部クロック信号間の位相差を検出する。制御回路は、前記位相検出器の出力信号に応答して前記制御信号を発して遅延制御信号に応答して前記遅延ラインのロッキング位相ステップを可変にする。【選択図】図７
2008181651.tif 000002
【特許請求の範囲】
【請求項１】
直列連結された多数の単位遅延器を含んで制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる遅延ラインと、
前記外部クロック信号の位相と前記遅延ラインから出力される内部クロック信号の位相とを比較する位相検出器と、
前記位相検出器の出力信号に応答して前記制御信号を発して遅延制御信号に応答して前記遅延ラインのロッキング位相ステップを可変にする制御回路と
を備えることを特徴とする遅延同期ループ回路。
【請求項２】
前記遅延制御信号はＣＡＳレイテンシ信号である
ことを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項３】
前記遅延同期ループ回路は、前記ＣＡＳレイテンシ信号を出力するモードレジスタセットをさらに備える
ことを特徴とする請求項２に記載の遅延同期ループ回路。
【請求項４】
前記遅延同期ループ回路は、前記内部クロック信号が出力される前記遅延ラインの出力端と前記位相検出器間に連結され、前記内部クロック信号を所定時間遅延させ、遅延された信号を前記位相検出器に提供する遅延補償器をさらに備える
ことを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項５】
前記制御回路は、
多数のステージより構成され、各ステージの出力端から前記制御信号を出力するシフトレジスタと、
各ステージ間に連結されて対応する遅延制御信号に応答する多数のスイッチと、
前記位相検出器の出力信号に応答して前記シフトレジスタを制御するシフトレジスタ制御部と
を備えることを特徴とする請求項１に記載の遅延同期ループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に同期式メモリ装置に使われる遅延同期ループ回路に関する。
【背景技術】
【０００２】
遅延同期ループ回路は基準クロック信号に対して一定時間遅延されるクロック信号を提供するのに使われる。一般的に、遅延されたクロック信号を必要とする状況はラムバスＤＲＡＭ（ＲＤＲＡＭ：Ｒａｍｂｕｓ ＤＲＡＭ）及びシンクロナスＤＲＡＭ（ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のように、基準クロック信号、すなわち外部クロック信号に同期されて動作し、比較的高い集積度を有する半導体集積回路にて発せられる。
【０００３】
さらに詳細に説明すれば、外部クロック信号は一つの入力ピンに入力されて半導体集積回路全体に分配される。この時、入力ピンから比較的遠く離れた部分に達する外部クロック信号は入力ピンにすぐに隣接した部分の外部クロック信号に対してかなり遅延されうる。このような遅延は半導体集積回路の各部分間の同期を保持し難くして半導体集積回路の高周波数動作性能を低下させる。特に、外部クロック信号印加後にデータが出力される時間、すなわち出力データアクセス時間が長くなる。
【０００４】
このような問題点を補償するために遅延同期ループ回路が半導体集積回路上に含まれる。この時、遅延同期ループ回路は外部クロック信号を受信し、一定時間遅延される内部クロック信号を発して内部クロック信号が半導体集積回路の各部分のクロック信号として使われる。一方、遅延同期ループ回路は広い動作周波数範囲で動作可能になるためにはロッキング範囲が広くなければならず、また高い動作周波数領域でも良好なレゾリューションを有するためには遅延同期ループ回路に含まれる単位遅延器の遅延時間が微細でなければならない。
【０００５】
図１は従来のＲＤＬＬ（Ｒｅｇｉｓｔｅｒ−ｃｏｎｔｒｏｌｌｅｄ ＤＬＬ）を示すブロック図である。図１を参照すると、位相検出器１１は内部クロック信号ＣＬＫｏｕｔが遅延補償器１７を通じた信号ＣＬＫｏｕｔ’と外部クロック信号ＣＬＫｉｎ間の位相差を検出する。すなわち、位相検出器１１は内部クロック信号ＣＬＫｏｕｔの位相が外部クロック信号ＣＬＫｉｎの位相に比べて遅れるか先んじるために、右移動信号ＳＲまたは左移動信号ＳＬを発する。
【０００６】
制御回路１５はシフトレジスタより構成され、遅延ライン１３の遅延時間を可変にするために、右移動信号ＳＲまたは左移動信号ＳＬに応答して出力信号の制御信号Ｓ1，．．．，Ｓnをシフトする。これにより、制御信号Ｓ1，．．．，Ｓnの値の変化により遅延ライン３３内で選択される単位遅延器の数が可変になる。
【０００７】
図２は図１に示された従来のＤＬＬにてクロックサイクル時間と単位遅延器の遅延時間との関係を示す図面である。図２は外部クロック信号ＣＬＫｉｎ、すなわち動作クロックの周波数が１６６Ｍｈｚ−２００Ｍｈｚの場合にはＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）レイテンシＣＬが３であり、２００Ｍｈｚ−２５０Ｍｈｚの場合にはＣＡＳレイテンシＣＬが４であり、２５０Ｍｈｚ−３００Ｍｈｚの場合にはＣＡＳレイテンシＣＬが５であるＳＤＲＡＭを基準に示されたものである。ここで、ｔＣＣは動作クロックの周期を示す。
【特許文献１】特開平１１−７４７８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一方、前述の通りＤＬＬが広い動作周波数範囲にて動作可能になるためにはロッキング範囲が広くなければならず、また高い動作周波数領域でも良好なロッキングレゾリューションを有するためには、ＤＬＬに含まれる単位遅延器の遅延時間が微細でなければならない。ところで、図２に見られる如く、図１に示された従来のＤＬＬでは高い動作周波数領域（ＣＬ＝５）にて良好なロッキングレゾリューションを有するために単位遅延器の遅延時間ｔｄを短くすれば、低い動作周波数領域（ＣＬ＝３）にてロッキングサイクル時間が長くなる短所がある。
【０００９】
換言すれば、一つの単位遅延器の遅延時間ｔｄがロッキングレゾリューションになるので、高い動作周波数領域（ＣＬ＝５）を基準として単位遅延器の遅延時間ｔｄを（１／６）ｎｓに設計する場合、低い動作周波数領域（ＣＬ＝３）での動作を保証するためには図１に示された遅延ライン１３の単位遅延器の数が最小限３６以上にならねばならない。このような場合、低い動作周波数領域（ＣＬ＝３）にてロッキングレゾリューションは（１／６）ｎｓになるが、最悪の場合にロッキングサイクル時間が３６サイクルになる。すなわち、ロッキングサイクル時間が長くなる。
【００１０】
また、図１に示された従来のＤＬＬでは、低い動作周波数領域では単位遅延器の遅延時間を長くできるにもかかわらず、高い動作周波数領域での動作を保証するために単位遅延器の遅延時間を高い動作周波数に適すべく短くせざるを得ない短所がある。
【００１１】
よって、本発明がなそうとする技術的課題は、単位遅延器の数を増やさなくとも広いロッキング範囲を有し、またロッキングサイクル時間を短くできる遅延同期ループ回路を提供するところにある。
【課題を解決するための手段】
【００１２】
前記技術的課題を達成するための本発明の一面による遅延同期ループ回路は、遅延ライン、位相検出器、制御回路、モードレジスタセット、及び単位遅延時間調節回路を備えることを特徴とする。前記遅延ラインは直列連結された多数の単位遅延器を含み、制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる。前記位相検出器は前記外部クロック信号と前記遅延ラインから出力される内部クロック信号間の位相差を検出する。前記制御回路は前記位相検出器の出力信号に応答して前記制御信号を発する。特に、前記単位遅延時間調節回路は前記遅延ラインの各単位遅延器に連結され、ＣＡＳレイテンシ信号に応答して前記各単位遅延器の遅延時間を可変にする。前記モードレジスタセットは前記ＣＡＳレイテンシ信号を出力する。
【００１３】
望ましい態様によれば、前記単位遅延時間調節回路は、前記各単位遅延器に連結され、前記ＣＡＳレイテンシ信号に応答して前記各単位遅延器の遅延時間を長くする多数のプログラマブル遅延素子を含む。前記制御回路は、多数のステージより構成され、各ステージの出力端から前記制御信号を出力するシフトレジスタを含む。前記技術的課題を達成するための本発明の他の一面による遅延同期ループ回路は、遅延ライン、位相検出器、制御回路、及びモードレジスタセットを備えることを特徴とする。
【００１４】
前記遅延ラインは直列連結された多数の単位遅延器を含み、制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる。前記位相検出器は前記外部クロック信号の位相と前記遅延ラインから出力される内部クロック信号の位相とを比較する。特に、前記制御回路は、前記位相検出器の出力信号に応答して前記制御信号を発し、またＣＡＳレイテンシ信号に応答して前記遅延ラインのロッキング位相ステップを可変にする。前記モードレジスタセットは前記ＣＡＳレイテンシ信号を出力する。
【００１５】
望ましい態様によれば、前記制御回路は、多数のステージより構成され、各ステージの出力端から前記制御信号を出力するシフトレジスタ、各ステージ間に連結されて対応するＣＡＳレイテンシ信号に応答してターンオン、またはターンオフされる多数のスイッチ、及び前記位相検出器の出力信号に応答して前記シフトレジスタを制御するシフトレジスタ制御部を備える。前記技術的課題を達成するための本発明のさらに他の一面による遅延同期ループ回路は、電圧制御遅延ライン、位相検出器、電荷ポンプ回路、単位遅延時間調節回路、及びモードレジスタセットを備えることを特徴とする。
【００１６】
前記電圧制御遅延ラインは制御電圧により制御され、直列連結された多数の単位遅延器を含んで外部クロック信号を遅延させる。前記位相検出器は前記外部クロック信号と前記電圧制御遅延ラインから出力される内部クロック信号間の位相差を検出する。前記電荷ポンプ回路は前記位相検出器の出力信号に応答して前記単位遅延器の遅延時間を可変にするための前記制御電圧を発生する。特に、前記単位遅延時間調節回路は前記電圧制御遅延ラインの各単位遅延器に連結され、ＣＡＳレイテンシ信号に応答して前記各単位遅延器の遅延時間を可変にする。前記モードレジスタセットは前記ＣＡＳレイテンシ信号を出力する。望ましい態様によれば、前記単位遅延時間調節回路は、前記各単位遅延器に連結され、前記ＣＡＳレイテンシ信号に応答して前記各単位遅延器の遅延時間を長くする多数のプログラマブル遅延素子を備える。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。図３は本発明の第１実施形態によるＤＬＬを示すブロック図である。図３を参照すると、本発明の第１実施形態によるＤＬＬは、位相検出器３１、遅延ライン３３、制御回路３５、遅延補償器３７、単位遅延時間調節回路３８、及びモードレジスタセット３９を備える。
【００１８】
遅延ライン３３は直列に連結された多数の単位遅延器を含む。遅延ライン３３は制御信号Ｓ1，．．．，Ｓnに応答して遅延ライン３３内の選択される単位遅延器を通じて外部クロック信号ＣＬＫｉｎを遅延させ、遅延された信号を内部クロック信号ＣＬＫｏｕｔとして出力する。位相検出器３１は内部クロック信号ＣＬＫｏｕｔが遅延補償器３７を通した信号ＣＬＫｏｕｔ’と外部クロック信号ＣＬＫｉｎ間の位相差を検出する。遅延補償器３７は一種の遅延回路であり、前記ＤＬＬがＳＤＲＡＭに使われる時、外部クロック信号ＣＬＫｉｎをバッファリングする入力バッファの遅延時間と内部クロック信号ＣＬＫｏｕｔに応答して出力データが出力ピンに出力される時までの遅延時間とを合わせた遅延時間を有する。
【００１９】
遅延補償器３７は必要により前記ＤＬＬに含まれないこともあり、そのような場合には内部クロック信号ＣＬＫｏｕｔが位相検出器３１に直接入力され、位相検出器３１は内部クロック信号ＣＬＫｏｕｔと外部クロック信号ＣＬＫｉｎ間の位相差を検出する。すなわち、位相検出器３１は内部クロック信号ＣＬＫｏｕｔの位相が外部クロック信号ＣＬＫｉｎの位相に比べて遅れるか、あるいは先んじるかにより右移動信号ＳＲ、あるいは左移動信号ＳＬを発する。
【００２０】
制御回路３５はシフトレジスタより構成され、遅延ライン３３の遅延時間を可変にするために右移動信号ＳＲまたは左移動信号ＳＬに応答して出力信号の制御信号Ｓ1，．．．，Ｓnをシフトする。これにより、制御信号Ｓ1，．．．，Ｓnの値の変化により遅延ライン３３内で選択される単位遅延器の数が可変になる。
【００２１】
特に、単位遅延時間調節回路３８は遅延制御信号、すなわちモードレジスタセット３９から出力されるＣＡＳレイテンシ信号ＣＬ３，ＣＬ４に応答して遅延ライン３３内の各単位遅延器の遅延時間を可変にする。単位遅延時間調節回路３８の構成及び動作は図４を参照して詳細に説明する。モードレジスタセット３９はＳＤＲＡＭに一般的に含まれ、ＳＤＲＡＭの周波数による動作モードを制御するためのものである。例えば、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭにて外部クロック信号ＣＬＫｉｎ、すなわち動作クロックの周波数が１６６Ｍｈｚ−２００Ｍｈｚの場合にはＣＡＳレイテンシが３であり、２００Ｍｈｚ−２５０Ｍｈｚの場合にはＣＡＳレイテンシが４であり、２５０Ｍｈｚ−３００Ｍｈｚの場合にはＣＡＳレイテンシが５となる。
【００２２】
ＣＡＳレイテンシ信号ＣＬ３はＣＡＳレイテンシが３の時に活性化される信号であり、ＣＡＳレイテンシ信号ＣＬ４はＣＡＳレイテンシが４の時に活性化される信号である。図４は図３に示された遅延ライン３３及び単位遅延時間調節回路３８の詳細回路図である。
【００２３】
図４を参照すると、遅延ライン３３は直列に連結された多数の単位遅延器３３１，３３２，３３３を含む。ここでは例として、３つの単位遅延器が含まれる場合が示されている。遅延ライン３３は制御信号Ｓ１，Ｓ２，Ｓ３に応答して遅延ライン３３内の選択される単位遅延器を通じて外部クロック信号ＣＬＫｉｎを遅延させ、遅延された信号を内部クロック信号ＣＬＫｏｕｔとして出力する。例えば、制御信号Ｓ１，Ｓ２，Ｓ３が（０，１，０）である時は、外部クロック信号ＣＬＫｉｎが二つの単位遅延器３３２，３３３を通じて遅延され、その遅延された信号が内部クロック信号ＣＬＫｏｕｔとして出力される。制御信号Ｓ１，Ｓ２，Ｓ３が左側にシフトされて（１，０，０）になる時は、外部クロック信号ＣＬＫｉｎが３つの単位遅延器３３１，３３２，３３３を通じて遅延され、その遅延された信号が内部クロック信号ＣＬＫｏｕｔとして出力される。
【００２４】
一方、単位遅延器３３１，３３２，３３３の遅延時間は、高い動作周波数領域（ＣＬ＝５）にて良好なロッキングレゾリューションを提供するために短いのが望ましい。単位遅延時間調節回路３８は各単位遅延器３３１，３３２，３３３に連結され、ＣＡＳレイテンシ信号ＣＬ３，ＣＬ４に応答して各単位遅延器の遅延時間を長くする多数のプログラマブル遅延素子３８１，３８２，３８３を備える。それぞれのプログラマブル遅延素子３８１，３８２，３８３は第１及び第２スイッチＳＷ１，ＳＷ２と第１及び第２ＭＯＳキャパシタＣＰ１，ＣＰ２を備える。
【００２５】
第１スイッチＳＷ１は一端が各単位遅延器３３１，３３２，３３３の１ノードＤ１，Ｄ２，Ｄ３に連結され、ＣＡＳレイテンシ信号ＣＬ４に応答してターンオンまたはターンオフされる。第２スイッチＳＷ２は一端が各単位遅延器３３１，３３２，３３３の１ノードＤ１，Ｄ２，Ｄ３に連結され、ＣＡＳレイテンシ信号ＣＬ３に応答してターンオンまたはターンオフされる。第１キャパシタＣＰ１は第１スイッチＳＷ１の他端と接地ＶＳＳ間に連結され、第２キャパシタＣＰ２は第２スイッチＳＷ２の他端と接地ＶＳＳ間に連結される。第２キャパシタＣＰ２の容量は第１キャパシタＣＰ１に比べて大きい。
【００２６】
さらに説明すれば、ＣＡＳレイテンシが５である場合には、すなわち高い動作周波数領域ではＣＬ３とＣＬ４とが論理「ロー」に非活性化される。これにより、第１及び第２スイッチＳＷ１，ＳＷ２はどちらもターンオフされ、単位遅延器３３１，３３２，３３３のノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスは増えず、従って単位遅延器３３１，３３２，３３３の遅延時間は長くならない。ＣＡＳレイテンシが４の場合には、すなわち中間動作周波数領域ではＣＬ４は論理「ハイ」に活性化されてＣＬ３は論理「ロー」に非活性化される。これにより第１スイッチＳＷ１はターンオンされて第２スイッチＳＷ２はターンオフされ、従ってノードＤ１，Ｄ２，Ｄ３に第１キャパシタＣＰ１が連結される。その結果、ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスが増加し、従って単位遅延器３３１，３３２，３３３の遅延時間が長くなる。
【００２７】
ＣＡＳレイテンシが３の場合には、すなわち低い動作周波数領域ではＣＬ３は論理「ハイ」に活性化されてＣＬ４は論理「ロー」に非活性化される。これにより第１スイッチＳＷ１はターンオフされて第２スイッチＳＷ２はターンオンされ、従ってノードＤ１，Ｄ２，Ｄ３に第２キャパシタＣＰ２が連結される。その結果、ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスがさらに一層増加し、従って単位遅延器３３１，３３２，３３３の遅延時間がさらに長くなる。
【００２８】
一方、ここで第２キャパシタＣＰ２の容量が第１キャパシタＣＰ１の容量に比べて大きい場合が説明されたが、第２キャパシタＣＰ２の容量と第１キャパシタＣＰ１の容量とを同一にもできる。このような場合には、ＣＡＳレイテンシが４である時に第１スイッチＳＷ１はターンオンされて第２スイッチＳＷ２はターンオフされ、ＣＡＳレイテンシが３である時は第１スイッチＳＷ１と第２スイッチＳＷ２とがどちらもターンオンされる。
【００２９】
また、ここで第１キャパシタＣＰ１と第２キャパシタＣＰ２とがＮＭＯＳキャパシタより構成された場合が説明されたが、第１キャパシタＣＰ１と第２キャパシタＣＰ２とはＰＭＯＳキャパシタより構成されることもあり、そのような場合には第１キャパシタＣＰ１の一端と第２キャパシタＣＰ２の一端とが接地ＶＳＳの代わりに電源電圧ＶＤＤに連結される。
【００３０】
図５は図３に示された単位遅延時間調節回路の他の実施形態を示す図面である。図５を参照すると、単位遅延時間調節回路３８’は図４に示されたプログラマブル遅延素子３８１，３８２，３８３と異なる形態を有するプログラマブル遅延素子３８１’，３８２’，３８３’及びＣＡＳレイテンシ信号ＣＬ３，ＣＬ４に応答する論理回路４００を備える。
【００３１】
それぞれのプログラマブル遅延素子３８１’，３８２’，３８３’は第１及び第２ＭＯＳキャパシタＣＰ３，ＣＰ４を備える。第１キャパシタＣＰ３の一端及び第２キャパシタＣＰ４の一端は単位遅延器３３１，３３２，３３３のノードＤ１，Ｄ２，Ｄ３に連結される。第１キャパシタＣＰ３の他端は論理回路４００の第１出力端Ｘに連結されて第２キャパシタＣＰ４の他端は論理回路４００の第２出力端Ｙに連結される。
【００３２】
論理回路４００はＮＯＲゲート４０１、インバータ４０２及びＯＲゲート４０３を備え、ＣＡＳレイテンシ信号ＣＬ３が論理「ハイ」に活性化される時は第１出力端Ｘ及び第２出力端Ｙで論理「ロー」値を出力し、ＣＡＳレイテンシ信号ＣＬ４が論理「ハイ」に活性化される時は第１出力端Ｘで論理「ロー」値を、第２出力端Ｙで論理「ハイ」値を出力する。
【００３３】
さらに説明すれば、ＣＡＳレイテンシが５の場合には、すなわち高い動作周波数領域ではＣＬ３とＣＬ４が論理「ロー」に非活性化され、それにより論理回路４００の第１出力端Ｘ及び第２出力端Ｙは論理「ハイ」となる。従って、単位遅延器３３１，３３２，３３３のノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスはほとんど増加せず、従って単位遅延器３３１，３３２，３３３の遅延時間は長くならない。ＣＡＳレイテンシが４の場合には、すなわち中間動作周波数領域ではＣＬ４は論理「ハイ」に活性化されてＣＬ３は論理「ロー」に非活性化される。これにより論理回路４００の第１出力端Ｘは論理「ロー」になり、第２出力端Ｙは論理「ハイ」となる。その結果ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスが増え、従って単位遅延器３３１，３３２，３３３の遅延時間が長くなる。
【００３４】
ＣＡＳレイテンシが３の場合には、すなわち低い動作周波数領域ではＣＬ３は論理「ハイ」に活性化され、ＣＬ４は論理「ロー」に非活性化される。これにより、論理回路４００の第１出力端Ｘ及び第２出力端Ｙは論理「ロー」となる。その結果、ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスはさらに増加し、従って単位遅延器３３１，３３２，３３３の遅延時間がさらに長くなる。
【００３５】
図６は図３の本発明によるＤＬＬにてクロックサイクル時間と単位遅延器の遅延時間との関係を示す図面である。図６は外部クロック信号ＣＬＫｉｎ、すなわち動作クロックの周波数が１６６Ｍｈｚ−２００Ｍｈｚの場合にはＣＡＳレイテンシが３であり、２００Ｍｈｚ−２５０Ｍｈｚの場合にはＣＡＳレイテンシが４であり、２５０Ｍｈｚ−３００Ｍｈｚの場合にはＣＡＳレイテンシが５であるＳＤＲＡＭを基準として示した。ここで、ｔＣＣは動作クロックの周期を示す。
【００３６】
図６に見られる如く、本発明によるＤＬＬでは高い動作周波数領域（ＣＬ＝５）にて単位遅延器の遅延時間ｔｄ、すなわちロッキングレゾリューションが（１／６）ｎｓである時、中間動作周波数領域（ＣＬ＝４）ではロッキングレゾリューションが（２／６）ｎｓと、すなわち２倍に増加する。また、低い動作周波数領域（ＣＬ＝３）ではロッキングレゾリューションが（４／６）ｎｓと、すなわち４倍に増加する。
【００３７】
これにより、従来技術と異なり、単位遅延器の数を増やさなくとも低い動作周波数領域（ＣＬ＝３）での動作が保証される。すなわち、広いロッキング範囲が保証される。また、低い動作周波数領域（ＣＬ＝３）にてロッキングサイクル時間が９サイクル以下になるので、ロッキングサイクル時間が短くなる。一方、図６では説明の便宜のために動作周波数領域により、すなわちＣＡＳレイテンシにより単位遅延器の遅延時間ｔｄ、すなわちロッキングレゾリューションが２倍ずつ増加する場合を説明したが、これに制限されることなく多様な変形が可能である。
【００３８】
図７は本発明の第２実施形態によるＤＬＬを示すブロック図である。図７を参照すると、本発明の第２実施形態によるＤＬＬは位相検出器７１、遅延ライン７３、制御回路７５、遅延補償器７７、及びモードレジスタセット７９を備える。位相検出器７１、遅延ライン７３、遅延補償器７７、及びモードレジスタセット７９は図３の第１実施形態での位相検出器１１、遅延ライン１３、遅延補償器１７、及びモードレジスタセット１９と構成及び動作が同一である。従って、これらについて詳細な説明は省略する。
【００３９】
制御回路７５はシフトレジスタより構成され、遅延ライン７３の遅延時間を可変にするために右移動信号ＳＲまたは左移動信号ＳＬに応答して出力信号の制御信号Ｓ1，．．．，Ｓnをシフトする。これにより、制御信号Ｓ1，．．．，Ｓnの値の変化により遅延ライン３３内で選択される単位遅延器の数が可変になる。特に、制御回路７５は遅延制御信号、すなわちモードレジスタセット７９から出力されるＣＡＳレイテンシ信号ＣＬ３，ＣＬ４，ＣＬ５に応答して遅延ライン７３のロッキング位相ステップを可変にする。制御回路７５の構成及び動作は図８を参照して詳細に説明する。
【００４０】
図８は図７に示された遅延ライン７３及び制御回路７５の詳細回路図である。図８を参照すると、遅延ライン７３の単位遅延器７３１，７３２，７３３は図４に示された単位遅延器３３１，３３２，３３３と同一である。制御回路７５は多数のステージ、すなわちフリップフロップ７５１，７５２，７５３より構成されるシフトレジスタ、多数のスイッチ７５４，．．．，７５７、及びシフトレジスタ制御部７５８を備える。図８では説明の便宜上３つのステージが示されている。
【００４１】
シフトレジスタの各ステージ７５１，７５２，７５３の出力端から制御信号Ｓ１，Ｓ２，Ｓ３が出力される。シフトレジスタ制御部７５８は位相検出器の出力信号ＳＬ，ＳＲに応答して前記シフトレジスタを制御する。スイッチ７５４，．．．，７５７は各ステージ７５１，７５２，７５３間に連結されて対応するＣＡＳレイテンシ信号ＣＬ３，ＣＬ４，ＣＬ５に応答してターンオンまたはターンオフされる。すなわち、スイッチ７５４はステージ７５１の入力端とステージ７５２の出力端間に連結され、ＣＡＳレイテンシ信号ＣＬ５が論理「ハイ」に活性化される時にターンオンされる。スイッチ７５５はステージ７５２の入力端とステージ７５３の出力端間に連結され、ＣＡＳレイテンシ信号ＣＬ５が論理「ハイ」に活性化される時にターンオンされる。
【００４２】
スイッチ７５６はステージ７５１の入力端とステージ７５３の出力端間に連結され、ＣＡＳレイテンシ信号ＣＬ４が論理「ハイ」に活性化される時にターンオンされる。スイッチ７５７はステージ７５１の出力端とステージ７５３の出力端間に連結され、ＣＡＳレイテンシ信号ＣＬ３が論理「ハイ」に活性化される時にターンオンされる。
【００４３】
さらに説明すれば、ＣＡＳレイテンシが５である場合には、すなわち高い動作周波数領域ではＣＬ５は論理「ハイ」に活性化され、ＣＬ３とＣＬ４とが論理「ロー」に非活性化される。これにより、スイッチ７５４，７５５はターンオンされ、スイッチ７５６，７５７はターンオフされる。従って、ステージ７５３の入力端を通じて入力される値は制御クロックＣＴに応答して１ステージずつシフトされる。ＣＡＳレイテンシが４である場合には、すなわち中間動作周波数領域ではＣＬ４が論理「ハイ」に活性化され、ＣＬ３とＣＬ５とは論理「ロー」に非活性化される。これにより、スイッチ７５４，７５５，７５７はターンオフされ、スイッチ７５６はターンオンされる。従って、ステージ７５３の入力端を通じて入力される値は制御クロックＣＴに応答して２ステージずつシフトされる。ＣＡＳレイテンシが３である場合には、すなわち低い動作周波数領域ではＣＬ３が論理「ハイ」に活性化され、ＣＬ４とＣＬ５とは論理「ロー」に非活性化される。これにより、スイッチ７５４，７５５，７５６はターンオフされ、スイッチ７５７はターンオンされる。従って、ステージ７５３の入力端を通じて入力される値は制御クロックＣＴに応答して３ステージずつシフトされる。
【００４４】
結局、制御回路７５はＣＡＳレイテンシ信号ＣＬ３，ＣＬ４，ＣＬ５に応答して遅延ライン７３のロッキング位相ステップ、換言すればロッキングレゾリューションを可変にする。例えば、単位遅延器７３１，７３２，７３３の遅延時間が（１／６）ｎｓであると仮定する時、ＣＡＳレイテンシが５である場合には、シフトレジスタが１ステージずつシフトされるので、ロッキングレゾリューションは（１／６）ｎｓになり、ＣＡＳレイテンシが４である場合にはシフトレジスタが２ステージずつシフトされるので、ロッキングレゾリューションは（２／６）ｎｓに増加する。また、ＣＡＳレイテンシが３である場合には、シフトレジスタが３ステージずつシフトされるので、ロッキングレゾリューションは（３／６）ｎｓに増加する。
【００４５】
これにより、第１実施形態でのように、単位遅延器の数を増やさなくとも低い動作周波数領域（ＣＬ＝３）での動作が保証される。すなわち、広いロッキング範囲が保証される。また、低い動作周波数領域（ＣＬ＝３）にてロッキングサイクル時間が短くなる。一方、図８では説明の便宜のために動作周波数領域により、すなわちＣＡＳレイテンシによりロッキングレゾリューションが２倍ずつ増加する場合を説明したが、それに制限されるのではなく多様な変形が可能である。
【００４６】
図９は本発明の第３実施形態によるＤＬＬを示すブロック図である。前述の第１実施形態及び第２実施形態はデジタルＤＬＬに関するものであったが、第３実施形態はアナログＤＬＬに関するものである。図９を参照すると、本発明の第３実施形態によるアナログＤＬＬは位相検出器９１、電圧制御遅延ライン（ＶＣＤＬ）９３、電荷ポンプ回路９５、低域通過フィルタ９７、単位遅延時間調節回路９８、モードレジスタセット９９、及び遅延補償器１００を備える。
【００４７】
電圧制御遅延ライン９３は制御電圧Ｖｃにより制御され、直列連結された多数の単位遅延器を含んで外部クロック信号ＣＬＫｉｎを遅延させ、遅延された信号を内部クロック信号ＣＬＫｏｕｔとして出力する。位相検出器９１は内部クロック信号ＣＬＫｏｕｔが遅延補償器１００を通した信号ＣＬＫｏｕｔ’と外部クロック信号ＣＬＫｉｎ間の位相差を検出する。
【００４８】
遅延補償器１００は第１及び第２実施形態での遅延補償器と同じものであり、必要により前記ＤＬＬに含まれないこともある。そのような場合には、内部クロック信号ＣＬＫｏｕｔが位相検出器９１に直接入力され、位相検出器９１は内部クロック信号ＣＬＫｏｕｔと外部クロック信号ＣＬＫｉｎ間の位相差を検出する。
【００４９】
電荷ポンプ回路９５は位相検出器９５の出力信号ＵＰ，ＤＯＷＮに応答して電圧制御遅延ライン９３内の単位遅延器の遅延時間を可変にするための制御電圧Ｖｃを発生する。単位遅延時間調節回路９８及びモードレジスタセット９９は図３の第１実施形態に示された単位遅延時間調節回路３８及びモードレジスタセット３９とその構成及び動作が同一である。従って、前記第３実施形態によるアナログＤＬＬは単位遅延時間調節回路９８及びモードレジスタセット９９により図３の第１実施形態によるＤＬＬと同じ効果をなす。
【００５０】
以上、図面と明細書とで最適な実施形態が開示された。ここで、特定の用語が用いられたが、それは単に本発明を説明するための目的に使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならばこれから多様な変形及び同様な他実施形態が可能であるという点は理解されるはずである。従って、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決まるべきである。
【００５１】
［発明の効果］
前述の如く、本発明による遅延同期ループ回路は単位遅延器の数を増やさなくとも広いロッキング範囲を有し、またロッキングサイクル時間を減らせる長所がある。
【図面の簡単な説明】
【００５２】
【図１】従来のＲＤＬＬを示すブロック図である。
【図２】図１に示された従来のＤＬＬにてクロックサイクル時間と単位遅延器の遅延時間との関係を示す図面である。
【図３】本発明の第１実施形態によるＤＬＬを示すブロック図である。
【図４】図３に示された遅延ライン及び単位遅延時間調節回路の詳細回路図である。
【図５】図３に示された単位遅延時間調節回路の他の構成例を示す図面である。
【図６】図３の本発明によるＤＬＬにてクロックサイクル時間と単位遅延器の遅延時間との関係を示す図面である。
【図７】本発明の第２実施形態によるＤＬＬを示すブロック図である。
【図８】図７に示された遅延ライン及び制御回路の詳細回路図である。
【図９】本発明の第３実施形態によるＤＬＬを示すブロック図である。
【符号の説明】
【００５３】
３１…位相検出器
３３…遅延ライン
３５…制御回路
３７…遅延補償器
３８…単位遅延時間調節回路
３９…モードレジスタセット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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