(57)【要約】【課題】期待値不良パターンに対して、ＥＣＣの演算による訂正遅延を含む所定のタイミングで的確にアクセスの評価を行う。【解決手段】不揮発性メモリは、メモリセルアレイ２０に格納されたデータを非同期に読み出す読み出し手段２５，３０，３２と、不良箇所を選択して不良箇所選択信号を出力する不良箇所選択回路４０と、テストモード信号を入力し、前記テストモード信号が活性化状態の時には、前記不良箇所選択信号に応答して、前記読み出し手段の出力データ中の一部のデータを不良にして出力し、前記テストモード信号が非活性化状態の時には、前記読み出し手段の出力データをそのまま出力する不良発生回路５０と、前記不良発生回路５０の出力データをラッチするデータラッチ回路５８と、前記データラッチ回路５８の出力データに対する誤りを検出して訂正するＥＣＣ５９とを有している。【選択図】図１
2008181609.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルが配列されたメモリセルアレイと、
入力アドレスに基づき、前記メモリセルアレイに格納されたデータを非同期に読み出して出力する読み出し手段と、
前記読み出し手段の出力データをラッチしてラッチ後のデータを出力するデータラッチ回路と、
前記データラッチ回路の出力データに対する誤りを検出して訂正する誤り訂正回路と、
前記入力アドレスに基づき、不良箇所を選択して不良箇所選択信号を出力する不良箇所選択回路と、
テストモードを示すテストモード信号を入力し、前記テストモード信号が活性化状態の時には、前記不良箇所選択信号に応答して、前記読み出し手段の出力データ中の一部のデータ又は前記データラッチ回路の出力データ中の一部のデータを不良にして後段の回路へ与え、前記テストモード信号が非活性化状態の時には、前記読み出し手段の出力データ又は前記データラッチ回路の出力データをそのまま前記後段の回路へ転送する不良発生回路と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の不揮発性メモリセルが配列されたメモリセルアレイと、
入力アドレスに基づき、前記メモリセルアレイに格納されたデータを非同期に読み出して出力する読み出し手段と、
前記入力アドレスに基づき、不良箇所を選択して不良箇所選択信号を出力する不良箇所選択回路と、
テストモードを示すテストモード信号を入力し、前記テストモード信号が活性化状態の時には、前記不良箇所選択信号に応答して、前記読み出し手段の出力データ中の一部のデータを不良にして出力し、前記テストモード信号が非活性化状態の時には、前記読み出し手段の出力データをそのまま出力する不良発生回路と、
前記不良発生回路の出力データをラッチしてラッチ後のデータを出力するデータラッチ回路と、
前記データラッチ回路の出力データに対する誤りを検出して訂正する誤り訂正回路と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
複数の不揮発性メモリセルが配列されたメモリセルアレイと、
入力アドレスに基づき、前記メモリセルアレイに格納されたデータを非同期に読み出して出力する読み出し手段と、
前記読み出し手段の出力データをラッチしてラッチ後のデータを出力するデータラッチ回路と、
前記入力アドレスに基づき、不良箇所を選択して不良箇所選択信号を出力する不良箇所選択回路と、
テストモードを示すテストモード信号を入力し、前記テストモード信号が活性化状態の時には、前記不良箇所選択信号に応答して、前記データラッチ回路の出力データ中の一部のデータを不良にして出力し、前記テストモード信号が非活性化状態の時には、前記データラッチ回路の出力データをそのまま出力する不良発生回路と、
前記不良発生回路の出力データに対する誤りを検出して訂正する誤り訂正回路と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記誤り訂正回路は、１ビットの誤りを検出して訂正し、
前記不良箇所選択回路は、前記入力アドレスに基づき１ビットの不良箇所を選択して前記不良箇所選択信号を出力し、
前記不良発生回路は、前記テストモード信号が活性化状態の時には、１ビットのデータを不良にすることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
複数の不揮発性メモリセルが配列されたメモリセルアレイに格納されたデータを、入力アドレスに基づいて非同期に読み出す第１のステップと、
テストモードの時には、前記入力アドレスに基づいて選択される１ビットの不良箇所を示す不良箇所選択信号に応答して、前記非同期に読み出されたデータ中の１ビットのデータを不良にし、この不良データを含む前記読み出されたデータをラッチする第２のステップと、
前記ラッチされたデータを誤り訂正回路に入力し、前記誤り訂正回路により１ビットの誤りを検出して訂正する第３のステップと、
前記ステップ１〜３を繰り返し、前記誤り訂正回路に入力される全ての不良パターン又は所定の不良パターンの遅延を含んだアクセス評価を行う第４のステップと、
を有することを特徴とする不揮発性半導体記憶装置のアクセス評価方法。
【請求項６】
複数の不揮発性メモリセルが配列されたメモリセルアレイに格納されたデータを、入力アドレスに基づいて非同期に読み出す第１のステップと、
前記非同期に読み出されたデータをラッチして、テストモードの時には、前記入力アドレスに基づいて選択される１ビットの不良箇所を示す不良箇所選択信号に応答して、前記ラッチされたデータ中の１ビットのデータを不良にし、この不良データを含む前記ラッチされたデータを出力する第２のステップと、
前記不良データを含む前記ラッチされたデータを誤り訂正回路に入力し、前記誤り訂正回路により１ビットの誤りを検出して訂正する第３のステップと、
前記ステップ１〜３を繰り返し、前記誤り訂正回路に入力される全ての不良パターン又は所定の不良パターンの遅延を含んだアクセス評価を行う第４のステップと、
を有することを特徴とする不揮発性半導体記憶装置のアクセス評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正機能付き非同期式の不揮発性半導体記憶装置（以下「不揮発性メモリ」という。）と、その訂正遅延を保証するための誤り訂正遅延の評価を行うアクセス評価方法に関するものである。
【背景技術】
【０００２】
従来、パリティビットによる誤り訂正回路（Error-Correcting-Circuit、以下「ＥＣＣ」という。）を備えた非同期式の不揮発性メモリ（例えば、マスク・リード・オンリメモリ（以下「マスクＲＯＭ」という。）、プログラマブルＲＯＭ（以下「ＰＲＯＭ」という。）、エレクトリカリＰＲＯＭ（以下「ＥＰＲＯＭ」という。）、エレクトリカリ・エラサブルＰＲＯＭ（以下「ＥＥＰＲＯＭ」という。）、フェロー・エレクトリック・ランダム・アクセス・メモリ（以下「ＦｅＲＡＭ」という。）、フラッシュメモリ等）に関する技術としては、例えば、次のような文献等に記載されるものが知られている。
【０００３】
【特許文献１】特開平１０−３３４６９６号公報
【特許文献２】特開２００５−３４６８８７号公報
【０００４】
図１１は、特許文献１、２等に記載された従来の誤り訂正機能付き非同期式の不揮発性メモリを示す概略の構成図である。
【０００５】
この誤り訂正機能付き非同期式の不揮発性メモリは、データ格納用のメモリセルアレイ１０を有している。メモリセルアレイ１０は、例えば、複数のワード線ＷＬと、これに直交する複数のビット線ＢＬとを有し、これらのワード線ＷＬとビット線ＢＬとの交差箇所に、不揮発性のメモリセル１１がそれぞれ接続されてマトリクス状に配列されている。各メモリセル１１は、例えば、トランジスタにより構成され、このトランジスタのコントロールゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインが図示しないスイッチ素子を介して電源端子等に接続され、フローティングゲートに電子が注入されているか否かによってデータ“０”か“１”が書き込まれている。
【０００６】
複数のワード線ＷＬには行（ロウ）アドレスデコーダ１２が接続され、更に、複数のビット線ＢＬには列（コラム）アドレスデコーダ１３が接続されている。行アドレスデコーダ１２は、（Ａ＋１）ビットの入力アドレスAin[A:0](A=0,1,2,…)の内の任意の行アドレスを選択してワード線ＷＬを制御（活性化）する回路である。列アドレスデコーダ１３は、入力アドレスAin[A:0]の内の任意の列アドレスを選択してビット線ＢＬを制御（活性化）する回路であり、この出力側に、読み出し増幅回路（以下「リードアンプ」という。）１４が接続されている。
【０００７】
リードアンプ１４は、列アドレスデコーダ１３により制御されたビット線ＢＬからの読み出し信号を増幅して増幅された信号AMP_OUT[N:0](N=0,1,2,…)を出力する回路であり、この出力側にデータラッチ回路１５が接続されている。データラッチ回路１５は、増幅された信号AMP_OUT[N:0]をラッチしてラッチされた信号LATCH_OUT[N:0]を出力する回路であり、この出力側にＥＣＣ１６が接続されている。ＥＣＣ１６は、例えば、特許文献１の図４に記載されているように、複数の排他的論理和ゲート（以下「ＸＯＲゲート」という。）及び論理積ゲート（以下「ＡＮＤゲート」という。）により構成され、ラッチされた信号LATCH_OUT[N:0]を入力し、データビット及びパリティビットにより１ビットの誤りの有無を検出し、誤りがなければ、入力信号LATCH_OUT[N:0]をそのまま出力データDATA_OUT[N:0]として出力し、誤りがあれば、訂正演算により１ビットの誤り訂正を行って出力データDATA_OUT[N:0]を出力する回路である。
【０００８】
図１２は、図１１の不揮発性メモリにおけるメモリセル１１内に不良が存在しない場合の読み出し動作を示すタイミングチャートである。
【０００９】
メモリセルアレイ１０に対する読み出し動作の場合、時刻ｔ１において、入力データAin[A:0]が与えられると、行アドレスデコーダ１及び列アドレスデコーダ１３によってメモリセルアレイ１０内のメモリセル１１が選択される。選択されたメモリセル１１から読み出された電流は、時刻ｔ２において、リードアンプ１４により増幅されて期待値判定され、この判定結果の期待値信号AMP_OUT[N:0]が、時刻ｔ３において、データラッチ回路１５により保持される。期待値信号AMP_OUT[N:0]がデータラッチ回路１５に保持されることで、安定した信号LATCH_OUT[N:0]がＥＣＣ１６に入力される。ＥＣＣ１６に入力される信号LATCH_OUT[N:0]に期待値不良（メモリセル１１内に期待値不良）が存在しない場合には、ＥＣＣ１６による訂正演算が実行されないため、信号LATCH_OUT[N:0]とＥＣＣ１６の出力データECC_OUT[N:0]に遅延はほとんど見られない。よって、ＥＣＣ１６から外部出力までのデータ転送遅延をもって、時刻ｔ４において、データDATA_OUT[N:0]として出力される。
【００１０】
図１３は、図１１の不揮発性メモリにおけるメモリセル１１内に不良が存在する場合の読み出し動作を示すタイミングチャートである。
【００１１】
仮に、ＥＣＣ１６に入力される信号LATCH_OUT[N:0]に期待値不良（メモリセル１１内に期待値不良）が存在した場合、ＥＣＣ１６内では期待値不良を訂正するために演算が実施されることから、時刻ｔ３〜ｔ４において、ＥＣＣ１６の出力データECC_OUT[N:0]が確定するまでに遅延が発生する。このため、時刻ｔ５において、データ出力DATA_OUT[N:0]もＥＣＣ１６の訂正遅延を受けて出力の確定が遅延する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１１に示す従来の誤り訂正機能付き非同期式の不揮発性メモリにおいては、図１３に示すように、ＥＣＣ１６に入力される信号LATCH_OUT[N:0]に期待値不良が存在する場合に、時刻ｔ５において、データ出力DATA_OUT[N:0]もＥＣＣ１６の訂正遅延を受けて出力の確定が遅延する。そのため、例えば、メモリ製造メーカからユーザへの製品出荷前にＥＣＣ１６の訂正遅延を含めたアクセス評価を実施する必要がある。つまり、ＥＣＣ１６による訂正遅延を含んだアクセスタイミングにて、不揮発性メモリを構成する各メモリセル１１の読み出しデータを評価することが必要となる。
【００１３】
この理由は、例えば、不揮発性メモリを構成する各メモリセル１１のフローティングゲートには、電子が注入されているか否かにいって、“０”か“１”のデータが書き込まれている。これらのデータのいずれかを書き込んだ各メモリセル１１によって構成された不揮発性メモリが製品出荷（量産出荷）された後に、リテンション（Retention、保持）特性の変化によって、フローティングゲートに注入されていた電子が消去されてしまい、本来書き込まれているはずの値が変化してしまうことがある。このような現象は、どのメモリセル１１において発生するかは予想することは困難である。言い換えれば、どのメモリセル１１においてもリテンション特性の変化によるデータの変化が起り得る。このような製品出荷した後のリテンション特性が変化した場合の状況を想定する必要があるので、製品出荷前において、不揮発性メモリを構成する各メモリセル１１のデータが変化（不良が発生）した状態に設定した上で読み出しデータの評価を行う必要がある（この不良が発生した状態は、ＥＣＣ１６による訂正遅延を伴う）。
【００１４】
しかしながら、従来の不揮発性メモリでは、メモリ製造メーカにおいて事前にメモリテストにより不良品を除去しておくので、製品出荷前にメモリセル１１内には一般的に期待値不良は存在しないため、図１２に示すようなタイミングでのアクセス評価しか実施できない。更に、メモリセル１１内に格納されたランダムパターンにおける全ての期待値不良パターンに対して、ＥＣＣ１６の演算による訂正遅延を含む図１３に示すタイミングでアクセス評価できないという課題があった。
【００１５】
そこで、本発明は、例えば、製品出荷前において、ＥＣＣによる訂正遅延を含めたアクセス評価を実施するために、読み出しデータに対して、意図的に不良を発生させる、つまり、読み出しデータを意図的に変化させる機能を付加することにより、従来の課題を解決することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の不揮発性メモリでは、複数の不揮発性メモリセルが配列されたメモリセルアレイと、入力アドレスに基づき、前記メモリセルアレイに格納されたデータを非同期に読み出して出力する読み出し手段と、前記読み出し手段の出力データをラッチしてラッチ後のデータを出力するデータラッチ回路と、前記データラッチ回路の出力データに対する誤りを検出して訂正するＥＣＣと、前記入力アドレスに基づき、不良箇所を選択して不良箇所選択信号を出力する不良箇所選択回路と、不良発生回路とを有している。
【００１７】
前記不良発生回路は、テストモードを示すテストモード信号を入力し、前記テストモード信号が活性化状態の時には、前記不良箇所選択信号に応答して、前記読み出し手段の出力データ中の一部のデータ又は前記データラッチ回路の出力データ中の一部のデータを不良にして後段の回路へ与え、前記テストモード信号が非活性化状態の時には、前記読み出し手段の出力データ又は前記データラッチ回路の出力データをそのまま前記後段の回路へ転送する回路である。
【００１８】
本発明の不揮発性メモリのアクセス評価方法では、複数の不揮発性メモリセルが配列されたメモリセルアレイに格納されたデータを、入力アドレスに基づいて非同期に読み出す第１のステップと、テストモードの時には、前記入力アドレスに基づいて選択される１ビットの不良箇所を示す不良箇所選択信号に応答して、前記非同期に読み出されたデータ中の１ビットのデータを不良にし、この不良データを含む前記読み出されたデータをラッチする第２のステップと、前記ラッチされたデータをＥＣＣに入力し、前記ＥＣＣにより１ビットの誤りを検出して訂正する第３のステップと、前記ステップ１〜３を繰り返し、前記ＥＣＣに入力される全ての不良パターン又は所定の不良パターンの遅延を含んだアクセス評価を行う第４のステップとを有している。
【００１９】
本発明の他の不揮発性メモリのアクセス評価方法では、複数の不揮発性メモリセルが配列されたメモリセルアレイに格納されたデータを、入力アドレスに基づいて非同期に読み出す第１のステップと、前記非同期に読み出されたデータをラッチして、テストモードの時には、前記入力アドレスに基づいて選択される１ビットの不良箇所を示す不良箇所選択信号に応答して、前記ラッチされたデータ中の１ビットのデータを不良にし、この不良データを含む前記ラッチされたデータを出力する第２のステップと、前記不良データを含む前記ラッチされたデータをＥＣＣに入力し、前記ＥＣＣにより１ビットの誤りを検出して訂正する第３のステップと、前記ステップ１〜３を繰り返し、前記ＥＣＣに入力される全ての不良パターン又は所定の不良パターンの遅延を含んだアクセス評価を行う第４のステップとを有している。
【発明の効果】
【００２０】
本発明の不揮発性メモリ及びそのアクセス評価方法によれば、読み出しデータに対して、意図的に不良を発生させるようにしたので、メモリセル内に格納されたランダムパターンにおける全ての期待値不良パターン、又は、所定の期待値不良パターンに対して、ＥＣＣの演算による訂正遅延を含む所定のタイミングで的確にアクセスの評価ができる。
【発明を実施するための最良の形態】
【００２１】
不揮発性メモリは、複数の不揮発性メモリセルが配列されたメモリセルアレイと、入力アドレスに基づき、前記メモリセルアレイに格納されたデータを非同期に読み出して出力する読み出し手段と、前記入力アドレスに基づき、不良箇所を選択して不良箇所選択信号を出力する不良箇所選択回路と、テストモードを示すテストモード信号を入力し、前記テストモード信号が活性化状態の時には、前記不良箇所選択信号に応答して、前記読み出し手段の出力データ中の一部のデータを不良にして出力し、前記テストモード信号が非活性化状態の時には、前記読み出し手段の出力データをそのまま出力する不良発生回路と、前記不良発生回路の出力データをラッチしてラッチ後のデータを出力するデータラッチ回路と、前記データラッチ回路の出力データに対する誤りを検出して訂正するＥＣＣとを有している。
【実施例１】
【００２２】
（実施例１の構成）
図１は、本発明の実施例１における誤り訂正機能付き非同期式の不揮発性メモリを示す概略の構成図である。
【００２３】
この誤り訂正機能付き非同期式の不揮発性メモリは、ＥＰＲＯＭ等で構成され、データ格納用のメモリセルアレイ２０を有している。メモリセルアレイ２０は、（Ｘ＋１）本の複数のワード線ＷＬ(X=1,2,3,…)（例えば、１２７＋１＝１２８本のワード線ＷＬ０〜ＷＬ１２７）と、これらに直交する（Ｙ＋１）本の複数のビット線ＢＬ(Y=1,2,3,…)（例えば、１２７＋１＝１２８本のビット線ＢＬ０〜ＢＬ１２７）とを有し、これらのワード線ＷＬとビット線ＢＬとの交差箇所に、不揮発性のメモリセル２１（＝２１［Ｙ：０］−０〜２１［Ｙ：０］−Ｘ、例えば、２１［１２７：０］−０〜２１［１２７：１２７］−０，２１［１２７：０］−１〜２１［１２７：１２７］−１，・・・，２１［１２７：０］−１２７〜２１［１２７：１２７］−１２７）がそれぞれ接続されてマトリクス状に配列されている。各メモリセル２１は、例えば、ＭＯＳトランジスタにより構成され、このトランジスタのコントロールゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインが図示しないスイッチ素子を介して電源端子等に接続され、フローティングゲートに電子が注入されているか否かによってデータ“０”か“１”が書き込まれている。
【００２４】
複数本のワード線ＷＬには行（ロウ）アドレスデコーダ２５が接続され、更に、複数本のビット線ＢＬにも列（コラム）アドレスデコーダ３０が接続されている。行アドレスデコーダ２５は、入力アドレスAin[A:0]から任意の行アドレスを選択してワード線ＷＬを制御（活性化）する回路である。列アドレスデコーダ３０は、入力アドレスAin[A:0]から任意の列アドレスを選択してビット線ＢＬを制御（活性化）する回路であり、例えば、選択された列アドレスによりオン状態になる複数個（Ｍ＋１）のＭＯＳトランジスタ３１（＝３１−０〜３１−Ｍ(M=1,2,3,…)、例えば、３１−０〜３１−１２７）により構成され、この出力側に、リードアンプ３２が接続されている。これらの行アドレスデコーダ２５、列アドレスデコード３０、及びリードアンプ３２により、読み出し手段が構成されている。
【００２５】
リードアンプ３２は、列アドレスデコーダ３０により制御されたビット線ＢＬからの読み出し信号を増幅して増幅された信号AMP_OUT[N:0]を出力する回路であり、この出力側に、不良箇所選択回路（例えば、１ビット不良箇所選択回路）４０及びテストコマンド回路４５の出力信号により制御される不良発生回路（例えば、（Ｎ＋１）＝［Ｎ：０］個の１ビット不良発生回路）５０が接続されている。１ビット不良箇所選択回路４０は、入力アドレスAin[N:0]より１ビット不良発生箇所を選択して１ビット不良箇所選択信号Fail_bit_Select[N:0]を（Ｎ＋１）個の１ビット不良発生回路５０へ出力する回路である。テストコマンド回路４５は、テストモードを示すテストモード信号ＥCCFUNCTIONを（Ｎ＋１）個の１ビット不良発生回路５０へ出力する回路である。
【００２６】
（Ｎ＋１）個の１ビット不良発生回路５０は、テストモード信号ＥCCFUNCTIONを入力し、このテストモード信号ＥCCFUNCTIONが活性化状態の時には、１ビット不良箇所選択信号Fail_bit_Select[N:0]に応答して、増幅された読み出し信号AMP_OUT[N:0]中の一部（例えば、１ビット）のデータを不良にした１ビット不良信号Error_signalと、他のＮビットの読み出し信号であるラッチ入力信号LATCH_IN[N-1:0]とを出力し、テストモード信号ＥCCFUNCTIONが非活性化状態の時には、増幅された読み出し信号AMP_OUT[N:0]をそのままラッチ入力信号LATCH_IN[N:0]として出力する回路であり、この出力側に、データラッチ回路５８が接続されている。データラッチ回路５８は、（Ｎ＋１）個の１ビット不良発生回路５０の出力信号を所定のタイミングでラッチして、（Ｎ＋１）ビットのＥＣＣ入力信号ECC_IN[N:0]、又は、（１ビット不良信号Error_signal＋ＮビットのＥＣＣ入力信号ECC_IN[N-1:0]）を出力する回路であり、この出力側に、ＥＣＣ５９が接続されている。
【００２７】
ＥＣＣ５９は、例えば、特許文献１の図４に記載されているように、複数のＸＯＲゲート及びＡＮＤゲート等により構成され、データラッチ回路５８の出力信号を入力し、データビット及びパリティビットにより例えば１ビットの誤りの有無を検出し、誤りがなければ、入力信号をそのまま出力データDATA_OUT[N:0]として出力し、誤りがあれば、訂正演算により１ビットの誤り訂正を行ってＥＣＣ出力信号ECC_OUT[N:0]である出力データDATA_OUT[N:0]を出力する回路である。
【００２８】
図２は、図１中の１ビット不良箇所選択回路４０の一例を示す概略の構成図である。
この１ビット不良箇所選択回路４０は、（Ａ＋１）ビットの入力アドレスAin[A:0]（＝Ain[0]，Ain[1]，Ain[2]，・・・）を反転する（Ａ＋１）個のインバータ４１（＝４１−０〜４１−Ｎ）と、（Ａ＋１）ビットの入力アドレスAin[A:0]と（Ａ＋１）個のインバータ４１の出力信号との所定の組み合わせの否定論理積を求める２Ａ＋１個の（Ａ＋１）入力のナンドゲート（以下「ＮＡＮＤゲート」という。）４２（＝４２−０〜４２−２Ａ＋１）と、各ＮＡＮＤゲート４２の出力信号を反転して（２Ａ＋１＋１）（ここで、２Ａ＋１＝Ｎ）ビットの不良箇所選択信号Fail_bit_Select[N:0]（＝Fail_bit_Select[0]，Fail_bit_Select[1]，Fail_bit_Select[2]，Fail_bit_Select[3]，・・・）を出力する２Ａ＋１個のインバータ４３（＝４３−０，４３−１，４３−２，４３−３，・・・）とにより構成されている。
【００２９】
図３は、図１中の１ビット不良発生回路５０の一例を示す概略の構成図である。
この１ビット不良発生回路５０は、テストモード信号ＥCCFUNCTIONと不良箇所選択信号Fail_bit_Select[N:0]との否定論理積を求める２入力のＮＡＮＤゲート５１と、このＮＡＮＤゲート５１の出力信号を反転するインバータ５２と、増幅された読み出し信号AMP_OUT[N]を反転するインバータ５３と、インバータ５２及び５３の出力信号の否定論理積を求める２入力のＮＡＮＤゲート５４と、ＮＡＮＤゲート５１の出力信号と読み出し信号AMP_OUT[N]の否定論理積を求める２入力のＮＡＮＤゲート５５と、このＮＡＮＤゲート５４及び５５の否定論理積を求めてラッチ入力信号LATCH_IN[N]を出力する２入力のＮＡＮＤゲート５６とにより構成されている。
【００３０】
（実施例１の動作）
図４は、図１の不揮発性メモリのアクセス評価方法を示す概略のフローチャート、及び、図５は、図１の１ビット不良発生回路５０により１ビットの不良が発生する場合のタイミングチャートである。
【００３１】
外部から入力アドレスAin[N:0]が供給されて読み出し動作が開始されると（図４のステップＳ１、図５の時刻ｔ１）、行アドレスデコーダ２５及び列アドレスデコーダ３０により任意のメモリセル２１が選択されて、このメモリセル２１に格納されたデータが読み出され（図４のステップＳ２）、この読み出されたデータがリードアンプ３２により増幅されて、増幅された読み出し信号AMP_OUT[N:0]が出力される（図４のステップＳ３、図５の時刻ｔ２）。入力アドレスAin[N:0]に基づき、図２の１ビット不良箇所選択回路４０から、不良箇所選択信号Fail_bit_Select[N:0]が出力される。
【００３２】
通常の読み出し動作の場合（図４のステップＳ４のＹＥＳ）、テストコマンド回路４５から出力されるテストモード信号ＥCCFUNCTIONが非活性化され、図３の１ビット不良発生回路５０において、増幅された読み出し信号AMP_OUT[N]が、ＮＡＮＤゲート５５，５６を介してそのまま転送されてラッチ入力信号LATCH_IN[N]が出力され、データラッチ回路５８に保持される（図４のステップＳ６）。データラッチ回路５８から出力されるデータECC_IN[N:0]に誤りがあれば、ＥＣＣ５９により１ビットの誤りが訂正され（図４のステップＳ７）、データECC_IN[N:0]に誤りがなければ、訂正されることなくそのまま（図４のステップＳ８のＮＯ）、出力データDATA_OUT[N:0]として出力される。このように、通常の読み出し動作の場合は、増幅された読み出し信号AMP_OUT[N:0]が、１ビット不良発生回路５０によりそのままデータラッチ回路５８へ転送されるので、通常の読み出し動作が問題なく、スムーズに実行される。
【００３３】
これに対し、通常の読み出し動作でない場合（図４のステップＳ４のＮＯ）、テストコマンド回路４５から出力されるテストモード信号ＥCCFUNCTIONが活性化され、任意の図３の１ビット不良発生回路５０が選択される。選択された図３の１ビット不良発生回路５０において、増幅された読み出し信号AMP_OUT[N]が、インバータ５３、及びＮＡＮＤゲート５４，５６により反転されてラッチ入力信号LATCH_IN[N]が出力されるため（図４のステップＳ５）、データラッチ回路５８に保持されるデータは１ビット誤りを含む信号となる（図４のステップＳ６、図５の時刻ｔ３）。
【００３４】
そのため、ＥＣＣ５９に入力されるデータECC_IN[N:0]も１ビット誤りを含む信号となるため、ＥＣＣ５９では不良訂正のための演算が発生することから（図４のステップＳ７、図５の時刻ｔ４）、図５の時刻ｔ５に示すような遅延を含むアクセスタイミングでの出力データDATA_OUT[N:0]の評価が可能になる（図４のステップＳ８）。更に、任意の１ビット不良発生回路５０により任意の１ビットに不良を発生させることが可能なため、他のメモリセル２１への読み出し動作を繰り返し（図４のステップＳ９からステップＳ２へ戻り）、ＥＣＣ５９に入力される全ての不良パターンの遅延を含んだアクセス評価が可能となる（図４のステップＳ９の評価結果）。
【００３５】
図６は、図４のアクセス評価方法の具体的な処理手順を示すフローチャートである。
図１の不揮発性メモリでは、１ビット不良箇所選択回路４０が任意の箇所を選択可能になっているため、１つのデータの塊（例えば、ワード線ＷＬ１にゲートが接続されたメモリセル２１［Ｙ：０］−１〜２１［Ｙ：Ｙ］−１において、Ｙ＝１２７の場合は１２８ビットデータ［１２７：０］−１が１つのデータの塊）に対して、１ビット訂正遅延評価が可能である。
【００３６】
即ち、図１のＥＣＣ５９は、（Ｎ＋１）ビットの内の１ビット不良信号Error_signalを訂正する構成になっているので、１ビット不良発生回路５０及びデータラッチ回路５８の出力信号は、共に１ビット不良信号Error_signal及びＮビットのラッチ出力信号ECC_IN[N-1:0]となっている。
【００３７】
そのため、１つのデータの塊（例えば、１つのワード線ＷＬ０に繋がっているメモリセル２１が（Ｘ＋１）＝１２８個存在する場合は、１２８個のデータの塊）の場合は、（Ｘ＋１）＝１２８個の１ビット不良発生回路５０によって、１個目のメモリセル２１［１２７：０］−０に対して不良が発生されてＥＣＣ出力が行われた後に（図６のステップＳ１０〜Ｓ１３）、２個目のメモリセル２１［１２７：１］−０に対して不良が発生されて再度ＥＣＣ出力が行われる（図６のステップＳ１４，Ｓ１５）。３個目のメモリセル２１［１２７：２］−０、４個目のメモリセル２１［１２７：３］−０、・・・、１２８個目のメモリセル２１［１２７：１２７］−０に対しても、同様にして不良発生が行われてそれぞれＥＣＣ出力が実行される（図６のステップＳ１４〜Ｓ２０）。又、各ステップＳ１３，Ｓ１５，Ｓ１７，Ｓ１９においてＮＯと判断された場合は、不良品（ＦＡＩＬ）として判断される。このようにして、訂正遅延を含んだタイミングによって１つのワード線ＷＬ０に対する全メモリセル２１［１２７：０］−０〜２１［１２７：１２７］−０からの読み出しデータの評価が行われる。さらに、ワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬＸに関する読み出しデータの評価も、上述のワード線ＷＬ１に関する読み出しデータの評価と同様にして行われる（図６のステップＳ２１）。
【００３８】
（実施例１の効果）
本実施例１によれば、リードアンプ３２とデータラッチ回路５８との間に１ビット不良発生回路５０を設けたので、ＥＣＣ５９に入力されるデータECC_IN[N:0]に対して任意に１ビット不良信号Error_signalを発生させることが可能となる。このため、製品出荷前にＥＣＣ５９の訂正遅延を事前に評価することで、アクセス規格を満足したサンプルの評価が可能になる。
【実施例２】
【００３９】
（実施例２の構成）
図７は、本発明の実施例２における誤り訂正機能付き非同期式の不揮発性メモリを示す概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４０】
実施例１の不非発性メモリでは、１ビット不良発生回路５０をリードアンプ３２とデータラッチ回路５８との間に配置したため、通常読み出し時においても増幅された読み出し信号AMP_OUT[N:0]がデータラッチ回路５８に入力されるまでに１ビット不良発生回路５０を通過しなければならないので、データラッチ回路５０に安定的に保持されない虞がある。
【００４１】
そこで、本実施例２の不揮発性メモリでは、実施例１の１ビット不良発生回路５０の配置を変更し、これと同様の構成の１ビット不良発生回路５０Ａを、データラッチ回路５８とＥＣＣ５９との間に配置している。１ビット不良発生回路５０Ａは、ＥＣＣ入力信号ECC_IN[N:0]に対応した個数存在し、実施例１と同様に、１ビット不良箇所選択回路４０より発生する１ビット不良箇所選択信号Error_bit_select[N:0]と、テストコマンド回路４５から発生されるテストモード信号ＥCCFUNCTIONとがそれぞれ入力される。その他の構成は、実施例１と同様である。
【００４２】
図８は、図７中の１ビット不良発生回路５０Ａの一例を示す概略の構成図であり、実施例１の図３中の要素と共通の要素には共通の符号が付されている。
【００４３】
この１ビット不良発生回路５０Ａは、テストモード信号ＥCCFUNCTIONと不良箇所選択信号Fail_bit_Select[N:0]との否定論理積を求める２入力のＮＡＮＤゲート５１と、このＮＡＮＤゲート５１の出力信号を反転するインバータ５２と、ラッチ出力信号ＬＡＴＣＨ＿ＯＵＴ［Ｎ］を反転するインバータ５３と、インバータ５２及び５３の出力信号の否定論理積を求める２入力のＮＡＮＤゲート５４と、ＮＡＮＤゲート５１の出力信号と読み出し信号LATCH_OUT[N]の否定論理積を求める２入力のＮＡＮＤゲート５５と、このＮＡＮＤゲート５４及び５５の否定論理積を求めてＥＣＣ入力信号ECC_IN[N]を出力する２入力のＮＡＮＤゲート５６とにより構成されている。
【００４４】
（実施例２の動作）
図９は、図７の不揮発性メモリのアクセス評価方法を示す概略のフローチャートであり、実施例１を示す図４中の要素と共通の要素には共通の符号が付されている。
【００４５】
外部から入力アドレスAin[A:0]が供給されて読み出し動作が開始されると（図９のステップＳ１、図５の時刻ｔ１）、行アドレスデコーダ２５及び列アドレスデコーダ３０により任意のメモリセル２１が選択されて、このメモリセル２１に格納されたデータが読み出される（図９のステップＳ２）。読み出されたデータは、リードアンプ３２により増幅されて、この増幅された読み出し信号AMP_OUT[N:0]が出力され（図９のステップＳ３、図５の時刻ｔ２）、データラッチ回路５８に保持される（図９のステップＳ６、図５のｔ３）。入力アドレスAin[A:0]に基づき、１ビット不良箇所選択回路４０から、不良箇所選択信号Fail_bit_Select[N:0]が出力される。
【００４６】
通常の読み出し動作の場合（図９のステップＳ４のＹＥＳ）、テストコマンド回路４５から出力されるテストモード信号ＥCCFUNCTIONが非活性化され、図８の１ビット不良発生回路５０Ａにおいて、ラッチ出力データLATCH_OUT[N:0]が、ＮＡＮＤゲート５５，５６を介してそのまま転送されてＥＣＣ入力データECC_IN[N:0]が出力される。ＥＣＣ入力データECC_IN[N:0]に誤りがあれば、ＥＣＣ５９により１ビットの誤りが訂正され（図９のステップＳ７）、データECC_IN[N:0]に誤りがなければ、訂正されることなくそのまま（図９のステップＳ８のＮＯ）、出力データDATA_OUT[N:0]として出力される。このように、通常の読み出し動作の場合は、ラッチ出力データLATCH_OUT[N:0]が、１ビット不良発生回路５０ＡによりそのままＥＣＣ５９へ転送されるので、通常の読み出し動作が問題なく、スムーズに実行される。
【００４７】
これに対し、通常の読み出し動作でない場合（図９のステップＳ４のＮＯ）、テストコマンド回路４５から出力されるテストモード信号ＥCCFUNCTIONが活性化され、任意の図８の１ビット不良発生回路５０Ａが選択される。選択された図８の１ビット不良発生回路５０Ａにおいて、ラッチ出力データLATCH_OUT[N]が、インバータ５３、及びＮＡＮＤゲート５４，５６により反転されてＥＣＣ入力データECC_IN[N]が出力されるため（図９のステップＳ５）、このデータECC_IN[N] は１ビット誤りを含む信号となる。
【００４８】
そのため、ＥＣＣ５９に入力されるデータECC_IN[N:0]も１ビット誤りを含む信号となるため、ＥＣＣ５９では不良訂正のための演算が発生することから（図９のステップＳ７、図５の時刻ｔ３〜ｔ４）、図５の時刻ｔ５に示すような遅延を含むアクセスタイミングでの出力データDATA_OUT[N:0]の評価が可能になる（図９のステップＳ８）。更に、任意の１ビット不良発生回路５０Ａにより任意の１ビットに不良を発生させることが可能なため、他のメモリセル２１への読み出し動作を繰り返し（図９のステップＳ９からステップＳ２へ戻り）、ＥＣＣ５９に入力される全ての不良パターンの遅延を含んだアクセス評価が可能となる（図９のステップＳ９の評価結果）。
【００４９】
なお、図９のアクセス評価方法の具体的な処理手順は、実施例１の図６に示すフローチャートとほぼ同様に実行される。
【００５０】
（実施例２の効果）
本実施例２によれば、データラッチ回路５８とＥＣＣ５９との間に１ビット誤り発生回路５０Ａを設けたので、リードアンプ３２により増幅された読み出し信号AMP_OUT[N:0]を安定的にデータラッチ回路５８に保持することができる。更に、ＥＣＣ５９に入力されるデータECC_IN[N:0]に対して任意に１ビット不良信号Error_signalを発生することが可能となるため、製品出荷前にＥＣＣ５９の訂正遅延を事前に評価することで、アクセス規格を満足したサンプルの評価が可能になる。
【実施例３】
【００５１】
実施例１、２をそれぞれ示す図１、図７の不揮発性メモリでは、１ビット不良箇所選択回路４０が任意の箇所を選択可能になっているため、図６のフローチャートに示すように、１つのデータの塊（例えば、ワード線ＷＬ０にゲートが接続されたメモリセル２１［Ｙ：０］−０〜２１［Ｙ：Ｙ］−０において、Ｙ＝１２７の場合は１２８ビットデータ［１２７：０］−０が１つのデータの塊）に対して、１ビット訂正遅延評価が可能である。しかし、このようなアクセス評価方法では、例えば、単純に１つのデータの塊に対して１２８回訂正動作を実施するので、訂正遅延テスト時間が１２８倍になってテスト時間が長くなるばかりか、回路規模が増大する。
【００５２】
そこで、本実施例３では、テスト時間を短縮すると共に回路規模を縮小するために、１つのデータ塊に対して全ビット救済テストを実施せずに、以下のように、データ塊毎に１ビット不良箇所をずらして評価している。
【００５３】
図１０は、本発明の実施例３におけるアクセス評価方法の具体的な処理手順を示すフローチャートである。
【００５４】
本実施例３の不揮発性メモリでは、例えば、図１や図７において、１ビット不良箇所選択回路４０を選択する信号として、マルチプレクサ等で構成された列アドレスデコーダ３０を選択する信号を流用して回路規模を縮小している。そのため、１ビット不良箇所選択回路４０から発生する１ビット不良箇所選択信号Fail_bit_Select[N:0]は、列アドレスデコーダ３０と連動するため、不良が発生する箇所がデータ塊によって異なるようになっている。
【００５５】
例えば、ワード線ＷＬの本数Ｘが１２８本、各ワード線ＷＬに繋がっているメモリセル２１が（Ｙ＋１）＝１２８個存在する場合は、（Ｎ＋１）＝１２８個の１ビット不良発生回路５０（又は５０Ａ）によって、１個目のメモリセル２１［１２７：０］−０に対して不良が発生されてＥＣＣ出力が行われ（図１０のステップＳ３０〜Ｓ３２）、２個目のメモリセル２１［１２７：１］−１に対して不良が発生されて再度ＥＣＣ出力が行われ（図１０のステップＳ３３，Ｓ３４）、・・・、１２８個目のメモリセル２１［１２７：１２７］−１２７に対しても、同様にして不良発生が行われてそれぞれＥＣＣ出力が実行される（図１０のステップＳ３５，Ｓ３６）。このようにして、訂正遅延を含んだタイミングによって各ワード線ＷＬ０〜ＷＬ１２７に対する各１個のメモリセル２１［１２７：０］−０，２１［１２７：１］−１，・・・，２１［１２７：１２７］−１２７からの読み出しデータの評価が行われる（図１０のステップＳ３７）。又、各ステップＳ３２、Ｓ３４、Ｓ３６においてＮＯと判断された場合は、アクセス未達による不良品（ＦＡＩＬ）として判断される。
【００５６】
なお、全てのデータ塊に対して１ビット訂正は可能であり、テスト時間はメモリセル２１のコンペアテストと同程度となる。
本実施例３によれば、テスト時間を短縮できると共に回路規模を縮小できる。
【００５７】
（変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ）  誤り訂正機能付き非同期式の不揮発性メモリは、ＥＰＲＯＭ等の他に、マスクＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭ、ＦｅＲＡＭ、フラッシュメモリ等の他の不揮発性メモリにも適用でき、これに応じてメモリセルアレイ２０とこの周辺回路を図示以外の回路構成に変更すれば良い。
（ｂ）  図２の１ビット不良箇所選択回路４０や図３、図８の１ビット不良発生回路５０，５０Ａは、図示以外の回路構成に変更しても良い。
（ｃ）  図４、図６、図９、図１０に示すアクセス評価方法の処理手順は、図示以外の処理内容に変更しても良い。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１における誤り訂正機能付き非同期式の不揮発性メモリを示す概略の構成図である。
【図２】図１中の１ビット不良箇所選択回路４０の一例を示す概略の構成図である。
【図３】図１中の１ビット不良発生回路５０の一例を示す概略の構成図である。
【図４】図１の不揮発性メモリのアクセス評価方法を示す概略のフローチャートである。
【図５】図１の１ビット不良発生回路５０により１ビットの不良が発生する場合のタイミングチャートである。
【図６】図４のアクセス評価方法の具体的な処理手順を示すフローチャートである。
【図７】本発明の実施例２における誤り訂正機能付き非同期式の不揮発性メモリを示す概略の構成図である。
【図８】図７中の１ビット不良発生回路５０Ａの一例を示す概略の構成図である。
【図９】図７の不揮発性メモリのアクセス評価方法を示す概略のフローチャートある。
【図１０】本発明の実施例３におけるアクセス評価方法の具体的な処理手順を示すフローチャートである。
【図１１】従来の誤り訂正機能付き非同期式の不揮発性メモリを示す概略の構成図である。
【図１２】図１１の不揮発性メモリにおけるメモリセル１１内に不良が存在しない場合の読み出し動作を示すタイミングチャートである。
【図１３】図１１の不揮発性メモリにおけるメモリセル１１内に不良が存在する場合の読み出し動作を示すタイミングチャートである。
【符号の説明】
【００５９】
２０      メモリセルアレイ
２１      メモリセル
２５      行アドレスデコーダ
３０      列アドレスデコーダ
３２      リードアンプ（読み出し増幅回路）
４０      １ビット不良箇所選択回路
４５      テストコマンド回路
５０，５０Ａ      １ビット不良発生回路
５８      データラッチ回路
５９      ＥＣＣ（誤り訂正回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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