(57)【要約】【課題】基体層１に形成した素子を他の基板上に薄膜化して形成すると共に、そのしきい値電圧を適正化する。【解決手段】デバイス部形成工程と、素子のしきい値電圧を設定するために、基体層１に不純物元素４３をイオン注入するイオン注入工程と、基体層１に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、基体層１の一部を剥離層に沿って分離除去する分離工程と、デバイス部における剥離用物質による電気伝導度の変化分を補償する量の不純物元素４３を、基体層１にイオン注入する調整工程を有する。【選択図】図９
2008147445.tif 000002
【特許請求の範囲】
【請求項１】
基体層に素子の少なくとも一部を含むデバイス部を形成するデバイス部形成工程と、
前記素子のしきい値電圧を設定するために、前記基体層に不純物元素をイオン注入するイオン注入工程と、
前記基体層に対し、剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、
前記基体層の一部を前記剥離層に沿って分離除去する分離工程とを有する半導体装置の製造方法であって、
前記デバイス部における前記剥離用物質による電気伝導度の変化分を補償する量の前記不純物元素を、前記基体層にイオン注入する調整工程を有している
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記調整工程は、前記イオン注入工程と同時に行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１において、
前記調整工程は、前記分離工程よりも後に行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１において、
前記調整工程では、前記剥離用物質によって変化する前記デバイス部における電気導電型を補償する量の前記不純物元素をイオン注入する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１において、
前記デバイス部が形成された基体層を基板に貼り付ける貼付工程を有し、
前記分離工程では、前記基板に貼り付けられた基体層の一部を加熱処理によって分離除去する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
前記基板は、ガラス基板又は単結晶シリコン半導体基板である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１において、
前記基体層は、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体、及びこれらの同族元素を含む混晶、並びに酸化物半導体からなる群から選択された少なくとも１つを含む
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１において、
前記剥離用物質は、水素である
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１において、
前記不純物元素は、Ｐ型不純物元素である
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記不純物元素は、ホウ素である
ことを特徴とする半導体装置の製造方法。
【請求項１１】
基体層に形成されると共に素子の少なくとも一部を含むデバイス部を備えた半導体装置であって、
前記基体層の一部は、剥離用物質を含む剥離層に沿って分離除去され、
前記デバイス部には、前記剥離用物質による電気伝導度の変化分を補償する量の不純物元素が含まれている
ことを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記デバイス部には、前記剥離用物質によって変化する前記デバイス部における電気導電型を補償する量の前記不純物元素が含まれている
ことを特徴とする半導体装置。
【請求項１３】
請求項１１において、
前記基体層は、前記デバイス部と共に基板に貼り付けられている
ことを特徴とする半導体装置。
【請求項１４】
請求項１１において、
前記基体層の一部は、加熱処理によって分離除去されている
ことを特徴とする半導体装置。
【請求項１５】
請求項１３において、
前記基板は、ガラス基板又は単結晶シリコン半導体基板である
ことを特徴とする半導体装置。
【請求項１６】
請求項１１おいて、
前記基体層は、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体、及びこれらの同族元素を含む混晶、並びに酸化物半導体からなる群から選択された少なくとも１つを含む
ことを特徴とする半導体装置。
【請求項１７】
請求項１１において、
前記剥離用物質は、水素である
ことを特徴とする半導体装置。
【請求項１８】
請求項１１において、
前記不純物元素は、Ｐ型不純物元素である
ことを特徴とする半導体装置。
【請求項１９】
請求項１１において、
前記不純物元素は、ホウ素である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶表示装置等に適用される半導体装置、及びその製造方法に関するものである。
【背景技術】
【０００２】
従来より、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ（Silicon on Insulator）が知られている。ＳＯＩ基板上にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くできる。すなわち、デバイスの高性能化や高集積化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。
【０００３】
上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減する観点から、単結晶シリコン層の膜厚を薄くすることが望ましい。一般に、ＳＯＩ基板の形成方法としては、機械研磨や化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）や、ポーラスシリコンを利用した方法等、種々の方法が知られている。例えば水素注入による方法の例として、半導体基板の内部に水素を注入し、これは別の他の基板に貼り合わせた後に、熱処理を行うことによって半導体基板を水素注入層に沿って分離し、別基板上に転写するスマートカット法がブルエル（Bruel）によって提案されている（非特許文献１及び非特許文献２等を参照）。
【０００４】
この技術によって、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ基板を形成できる。このような基板構造上にトランジスタ等のデバイスを形成することで、寄生容量を低減できると共に絶縁抵抗を高くできるため、デバイスの高性能化や高集積化を図ることができる。
【非特許文献１】Electronics Letters,Vol.31,No.14,1995,pp.1201
【非特許文献２】JJAP,Vol.36(1997)pp.1636
【非特許文献３】Applied Physics Letters, 43(2),15 July 1983 "Deactivation of the boron acceptor in silicon by hydrogen",
【非特許文献４】Journal of Applied Physics, 75(7), 1 April 1994 "Hydrogen introduction and hydrogen-enhanced thermal donor formation"
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、ＭＯＳトランジスタ等の半導体素子の少なくとも一部を形成した半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に薄膜化して製造できることを見出した。そして、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体装置を、液晶表示装置に適用することが可能となる。
【０００６】
ところが、本発明者らが鋭意研究を重ねた結果、他の基板上に薄膜化して形成したＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、しきい値電圧が負電圧方向に１Ｖ程度以上大きくシフトしてしまうということが分かった。このようなしきい値電圧の変動によって、上記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値やドレイン電流値等のバランスが崩れてしまうため、これらのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタによって構成されるＣＭＯＳ回路等が、正常に動作できなくなるという問題がある。
【０００７】
しきい値電圧が負電圧方向にシフトする原因としては、次のようなことが考えられる。まず、しきい値制御のためにＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのチャネル領域に導入したホウ素等のＰ型不純物元素の一部は、半導体基板を分離するために注入した水素と結合することによって不活性化されるため、元々のＰ型不純物元素としての働きを失ってしまうことが考えられる。また、シリコン基板の内部に存在する酸素原子に水素が関与して、サーマルドナーが形成されるために、チャネル領域がＮ型化してしまうこと等が考えられる（非特許文献３及び４参照）。その結果、実際のしきい値電圧が狙いのしきい値電圧よりも負電圧方向にシフトするものと予想される。
【０００８】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、基体層に形成した素子を他の基板上に薄膜化して形成すると共に、そのしきい値電圧を適正化しようとすることにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、この発明では、デバイス部における剥離用物質による電気伝導度の変化分を補償する量の不純物元素を基体層にイオン注入するようにした。
【００１０】
具体的に、本発明に係る半導体装置の製造方法は、基体層に素子の少なくとも一部を含むデバイス部を形成するデバイス部形成工程と、前記素子のしきい値電圧を設定するために、前記基体層に不純物元素をイオン注入するイオン注入工程と、前記基体層に対し、剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、前記基体層の一部を前記剥離層に沿って分離除去する分離工程とを有する半導体装置の製造方法であって、前記デバイス部における前記剥離用物質による電気伝導度の変化分を補償する量の前記不純物元素を、前記基体層にイオン注入する調整工程を有している。
【００１１】
前記調整工程は、前記イオン注入工程と同時に行うことが好ましい。
【００１２】
前記調整工程は、前記分離工程よりも後に行うようにしてもよい。
【００１３】
前記調整工程では、前記剥離用物質によって変化する前記デバイス部における電気導電型を補償する量の前記不純物元素をイオン注入するようにしてもよい。
【００１４】
前記デバイス部が形成された基体層を基板に貼り付ける貼付工程を有し、前記分離工程では、前記基板に貼り付けられた基体層の一部を加熱処理によって分離除去することが好ましい。
【００１５】
前記基板は、ガラス基板又は単結晶シリコン半導体基板であることが好ましい。
【００１６】
前記基体層は、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体、及びこれらの同族元素を含む混晶、並びに酸化物半導体からなる群から選択された少なくとも１つを含むことが好ましい。
【００１７】
前記剥離用物質は、水素であることが望ましい。
【００１８】
前記不純物元素は、Ｐ型不純物元素であることが好ましい。
【００１９】
前記不純物元素は、ホウ素であってもよい。
【００２０】
また、本発明に係る半導体装置は、基体層に形成されると共に素子の少なくとも一部を含むデバイス部を備えた半導体装置であって、前記基体層の一部は、剥離用物質を含む剥離層に沿って分離除去され、前記デバイス部には、前記剥離用物質による電気伝導度の変化分を補償する量の不純物元素が含まれている。
【００２１】
前記デバイス部には、前記剥離用物質によって変化する前記デバイス部における電気導電型を補償する量の前記不純物元素が含まれていてもよい。
【００２２】
前記基体層は、前記デバイス部と共に基板に貼り付けられていることが好ましい。
【００２３】
前記基体層の一部は、加熱処理によって分離除去されていてもよい。
【００２４】
前記基板は、ガラス基板又は単結晶シリコン半導体基板であることが好ましい。
【００２５】
前記基体層は、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体、及びこれらの同族元素を含む混晶、並びに酸化物半導体からなる群から選択された少なくとも１つを含むことが好ましい。
【００２６】
前記剥離用物質は、水素であることが望ましい。
【００２７】
前記不純物元素は、Ｐ型不純物元素であることが好ましい。
【００２８】
前記不純物元素は、ホウ素であってもよい。
【００２９】
−作用−
次に、本発明の作用について説明する。
【００３０】
半導体装置は、素子の少なくとも一部を含むデバイス部を備えている。デバイス部は、基体層に形成されている。基体層の一部は、剥離層に沿って分離除去されている。そして、デバイス部には、剥離用物質による電気伝導度の変化分を補償する量の不純物元素が含まれている。この半導体装置を製造する場合には、デバイス部形成工程と、イオン注入工程と、剥離層形成工程と、分離工程とを行うことに加え、調整工程を行う。
【００３１】
デバイス部形成工程では、基体層にデバイス部を形成する。デバイス部に含まれる素子としては、例えば薄膜トランジスタが例として挙げられる。基体層は、例えば、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体、及びこれらの同族元素を含む混晶、並びに酸化物半導体からなる群から選択された少なくとも１つを含むことが好ましい。
【００３２】
イオン注入工程では、前記素子のしきい値電圧を設定するために、基体層に不純物元素をイオン注入する。不純物元素としては、Ｐ型不純物元素を適用することが可能であり、特に、ホウ素を適用することが好ましい。
【００３３】
その後、貼付工程を行うようにしてもよい。すなわち、デバイス部が形成された基体層を基板に貼り付ける。基板には、ガラス基板又は単結晶シリコン半導体基板を適用することが可能である。例えばガラス基板を上記基板に適用した場合には、その基板が透明になることから、当該半導体装置を液晶表示装置等の表示装置に適用することが可能となる。
【００３４】
続いて、剥離層形成工程では、剥離用物質を基体層にイオン注入する。上記基体層に対する剥離用物質としては、例えば水素を適用することができる。そうして、基体層の内部に剥離層を形成する。
【００３５】
その後、分離工程では、例えば加熱処理等によって、基体層の一部を剥離層に沿って分離除去する。そのことにより、基体層を薄膜化する。そのことにより、デバイスの動作速度を高めると共に寄生容量を低減することが可能となる。
【００３６】
ところで、基体層にイオン注入された剥離用物質は、しきい値電圧を設定するためにイオン注入された不純物元素と結合して不活性化する虞れがある。その結果、基体層において本来の不純物元素としての機能が剥離用物質によって相殺され、デバイス部における電気伝導度が変化することとなる。
【００３７】
そこで、本発明では、調整工程を行い、デバイス部における剥離用物質による電気伝導度の変化分を補償する量の不純物元素をイオン注入する。そのことにより、イオン注入工程で基体層にイオン注入された不純物元素の機能が、剥離層形成工程でイオン注入された剥離用物質と結合して低下したとしても、それによる電気伝導度の変化分を補償する量で不純物元素がイオン注入されるため、基体層に含まれる不純物元素の機能を維持して、しきい値電圧を適正に設定することが可能となる。
【００３８】
調整工程は、イオン注入工程と同時に行うことが可能である。すなわち、イオン注入工程において、電気伝導度の変化分を補償する量を予め含んだ量で、素子のしきい値電圧を設定するために、不純物元素を基体層にイオン注入する。このようにすれば、イオン注入する工程を増加させないようにできる。
【００３９】
また、調整工程は、分離工程よりも後に行うようにしてもよい。このようにして導入した不純物元素によっても、剥離用物質による電気伝導度の変化分を補償することが可能になる。
【００４０】
また、調整工程では、剥離用物質によって変化するデバイス部における電気導電型を補償する量の不純物元素をイオン注入するようにしてもよい。そのことにより、不純物元素が剥離用物質と結合したとしても、デバイス部の電気導電型を適正に維持することが可能となる。
【発明の効果】
【００４１】
本発明によれば、デバイス部における剥離用物質による電気伝導度の変化分を補償する量の不純物元素を基体層にイオン注入するようにしたので、基体層に形成した素子を他の基板上に薄膜化して形成すると共に、不純物元素の機能を維持してそのしきい値電圧を適正化することができる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００４３】
《発明の実施形態１》
図１〜図２２、図２４〜図２６は、本発明の実施形態１を示している。図１は、半導体装置Ｓの要部構造を模式的に示す断面図である。図２〜図２２は、半導体装置Ｓの各製造工程を示す断面図である。図２４は、半導体装置Ｓの要部を示す平面図である。図２５はＰＭＯＳトランジスタにおけるしきい値電圧の変化を示すグラフ図であり、図２６はＮＭＯＳトランジスタにおけるしきい値電圧の変化を示すグラフ図である。
【００４４】
半導体装置Ｓは、例えば、図示省略は省略するが、液晶表示装置の表示パネルを構成するガラス基板３８に直接に形成され、表示パネルの複数の画素を駆動制御するドライバとして適用することが可能である。
【００４５】
図１に示すように、半導体装置Ｓは、ガラス基板３８と、ガラス基板３８上の基体層１に高密度且つ高精度に形成されたデバイス部Ｄとを備えている。デバイス部Ｄには、素子であるトランジスタ５６，５７が含まれており、トランジスタ５６，５７は平坦化膜３７によって覆われている。そうして、デバイス部Ｄは、平坦化膜３７を介してガラス基板３８に自己接合によって貼り付けられている。言い換えれば、基体層１は、デバイス部Ｄと共にガラス基板３８に貼り付けられている。
【００４６】
尚、半導体装置Ｓを透過表示を行う液晶表示装置に適用する場合には、基板３８はガラス基板３８等の透明基板が好ましいが、それ以外の表示装置等に適用する場合には、基板３８は単結晶シリコン半導体基板等の他の基板を適用することができる。
【００４７】
デバイス部Ｄは、図１及び図２４に示すように、半導体素子であるＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６を有している。これらの各トランジスタ５６，５７同士の間を電気的に分離する素子分離領域として、図１に示すように、素子分離用膜であるＬＯＣＯＳ酸化膜１０が形成されている。
【００４８】
ここで、図１で右側のＰＭＯＳトランジスタ５６は、図２４におけるＡ−Ａ断面を模式的に示している。一方、図１で左側のＮＭＯＳトランジスタ５７は、図２４におけるＢ−Ｂ断面を模式的に示している。
【００４９】
尚、図１及び図２では、ＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６を１つずつ示しているが、形成するデバイスはこれらに限るものではなく、あらゆる半導体デバイスについて適用できる。また、その個数も１個から数百万個レベルまで制限はない。また、デバイス部Ｄには素子の少なくとも一部を含むように形成しておくことが可能である。
【００５０】
基体層１は、図１で右側のＮウェル領域７に形成された第１の活性領域５１と、図１で左側のＰウェル領域８に形成された第２の活性領域５２とを有している。第１の活性領域５１はＰＭＯＳトランジスタ５６を構成する一方、第２の活性領域５２はＮＭＯＳトランジスタ５７を構成する。
【００５１】
そして、デバイス部Ｄには、剥離用物質による電気伝導度の変化分を補償する量の不純物元素が含まれている。すなわち、Ｎウェル領域７には、ＰＭＯＳトランジスタ５６のチャネル領域を構成すると共に、そのしきい値電圧を調整して設定するための第１調整領域１３が形成されている。第１調整領域１３には、リン等のＮ型不純物元素及びホウ素等のＰ型不純物元素が含まれている。この第１調整領域１３には、電気伝導度の変化分を補償する量のＰ型不純物元素であるホウ素等が含まれている。
【００５２】
一方、Ｐウェル領域８には、ＰＭＯＳトランジスタ５６のチャネル領域を構成すると共に、そのしきい値電圧を調整して設定するための第２調整領域１５が形成されている。第２調整領域１５にはホウ素等のＰ型不純物元素が含まれている。この第２調整領域１５にも、電気伝導度の変化分を補償する量のＰ型不純物元素であるホウ素等が含まれている。
【００５３】
尚、デバイス部Ｄには、上記電気伝導度を補償するだけでなく、剥離用物質によって変化するデバイス部Ｄにおける電気導電型を補償する量の不純物元素が含まれるようにしてもよい。
【００５４】
各活性領域５１，５２は、チャネル領域を構成する第１調整領域１３及び第２調整領域１５の左右両外側にそれぞれ形成された低濃度不純物領域２３，２０と、その低濃度不純物領域２３，２０の外側に形成された高濃度不純物領域３０，２７とによって構成されたＬＤＤ（Lightly Doped Drain）構造をそれぞれ有している。
【００５５】
すなわち、第１の活性領域５１には、チャネル領域を構成する第１調整領域１３が形成されると共に、その左右両側に配置されたＰ型低濃度不純物領域２３と、そのＰ型低濃度不純物領域２３の外側にそれぞれ配置されたＰ型高濃度不純物領域３０とが形成されている。一方、第２の活性領域５２には、チャネル領域を構成する第２調整領域１５が形成されると共に、その左右両側に配置されたＮ型低濃度不純物領域２０と、そのＮ型低濃度不純物領域２０の外側にそれぞれ配置されたＮ型高濃度不純物領域２７とが形成されている。
【００５６】
基体層１は、例えば単結晶シリコン半導体等の半導体層である。尚、基体層１は、単結晶シリコン半導体層以外に、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体、及びこれらの同族元素を含む混晶、並びに酸化物半導体からなる群から選択された少なくとも１つを含むように構成することが可能である。
【００５７】
基体層１の一部は、後述するように、水素等の剥離用物質がイオン注入されることにより形成された剥離層に沿って分離除去されている。そうして、基体層１はその一部が加熱処理によって分離除去されることにより薄膜化されている。
【００５８】
図１に示すように、ガラス基板３８の表面には絶縁膜である平坦化膜３７が積層されている。この平坦化膜３７にはさらに層間絶縁膜３４及び平坦化膜３１が積層されている。平坦化膜３１には、ゲート酸化膜１６及びＬＯＣＯＳ酸化膜１０が形成されている。ゲート酸化膜１６の上には上記第１の活性領域５１及び第２の活性領域５２が形成されている。第１の活性領域５１は第１調整領域１３によって覆われる一方、第２の活性領域５２は第２調整領域１５によって覆われている。これら第１調整領域１３及び第２調整領域１５は、ＬＯＣＯＳ酸化膜１０と共に、その表面を保護するための保護膜３９によって覆われている。
【００５９】
また、平坦化膜３１とゲート酸化膜１６との間には、例えばポリシリコン等からなるゲート電極１７及びサイドウォール２４が形成されている。ゲート電極１７は、ゲート酸化膜１６を介して第１調整領域１３又は第２調整領域１５に対向している。一方、サイドウォール２４は、ゲート電極１７の側方に配置され、ゲート酸化膜１６を介して低濃度不純物領域２０，２３に対向している。
【００６０】
平坦化膜３１及び層間絶縁膜３４には、各高濃度不純物領域２７，３０と重なる位置において、コンタクトホール３５が貫通形成されている。コンタクトホール３５には、メタル電極であるソース電極３６及びドレイン電極３６がそれぞれ形成されている。
【００６１】
このように、本実施形態１の半導体装置Ｓは、ＣＭＯＳ構造を有している。すなわち、図２４に示すように、入力電圧が印加される金属配線３６ｉは、コンタクトホール３５ｇを介してＮＭＯＳトランジスタ５７のゲート電極１７ｎ及びＰＭＯＳトランジスタ５６のゲート電極１７ｐにそれぞれ電気的に接続されている。また、ＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６のドレイン領域は、出力電圧が取り出される金属配線３６ｏにそれぞれ電気的に接続されている。
【００６２】
−製造方法−
次に、上記半導体装置Ｓの製造方法について説明する。
【００６３】
まず、デバイス部形成工程では基体層１に素子であるＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６の少なくとも一部を含むデバイス部Ｄを形成する。すなわち、図２に示すように、ウェハであるシリコン基板１（基体層１に相当する）に対し、３０ｎｍ程度の厚みの熱酸化膜２を形成する。熱酸化膜２は、後にイオン注入を行う工程においてシリコン基板１の表面の汚染を防ぐことを目的とするものであるが、必ずしも必須ではない。
【００６４】
ここで、基体層１として、単結晶シリコン半導体からなるシリコン基板１を例に挙げて説明しているが、本発明はこれに限らず他の半導体等を含む材料によって構成することが可能である。すなわち、基体層１は、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体、及びこれらの同族元素を含む混晶、並びに酸化物半導体からなる群から選択された少なくとも１つを含むように構成することができる。
【００６５】
次に、図３に示すように、第２の活性領域５２となる領域にレジストマスク３を形成した状態で、第１の活性領域５１となる領域にＮ型不純物元素４（例えばリン等）をイオン注入する。リン元素をイオン注入する場合、その注入エネルギーを５０〜１５０ＫｅＶ程度に設定すると共に、ドーズ量を１×１０１２〜１×１０１３ｃｍ−２程度とする。このとき、次の工程においてＰ型不純物をシリコン基板１の全面に注入する場合には、Ｐ型不純物元素によって打ち消される相当分を考慮して、Ｎ型不純物元素の注入量を追加して設定する。
【００６６】
次に、図４に示すように、レジスト３を除去した後に、第１の活性領域５１となる領域及び第２の活性領域５２となる領域の双方に対し、同時にＰ型不純物元素５（例えばホウ素）をイオン注入する。ホウ素をイオン注入する場合、注入エネルギーを１０〜５０ＫｅＶ程度にすると共に、ドーズ量を１×１０１２〜１×１０１３ｃｍ−２程度とする。尚、ホウ素に比べてリンは熱処理に対するシリコン中の拡散係数が小さいため、ホウ素元素の注入前に熱処理を行って予めリンをシリコン基板中に適度に拡散させてもよい。また、Ｎウェル領域７でのＰ型不純物によるＮ型不純物の打ち消しを避けたい場合には、Ｎウェル領域７上にレジストを形成した後にＰ型不純物元素５を注入してもよい。この場合、Ｎウェル領域７のＮ型不純物注入時にＰ型不純物による打消しを考慮する必要はない。
【００６７】
その後、図５に示すように、熱酸化膜２を除去した後、酸化雰囲気中で９００〜１０００°程度の熱処理をすることによって、３０ｎｍ程度の厚みの熱酸化膜６を形成すると共に、Ｎウェル領域７及びＰウェル領域８に注入された不純物元素を拡散させ、Ｎウェル領域７及びＰウェル領域８を形成する。
【００６８】
次に、シリコン基板１（Ｎウェル領域７及びＰウェル領域８）の表面にＣＶＤ等により２００ｎｍ程度の厚みの窒化珪素膜９を形成した後、図６に示すように、窒化珪素膜９及び熱酸化膜６のパターニングを行う。
【００６９】
このとき、Ｎウェル領域７及びＰウェル領域８の一部が窒化珪素膜９及び熱酸化膜６によって覆われている。また、Ｎウェル領域７及びＰウェル領域８の境界を含む領域が露出している。そうして、これら窒化珪素膜９及び熱酸化膜６が残された領域には、後にＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６が形成される。
【００７０】
続いて、図７に示すように、酸素雰囲気中で９００〜１０００°程度の熱処理を行うことによりＬＯＣＯＳ酸化を行う。そうして、２００〜５００ｎｍ程度の厚みであって例えば３５０ｎｍのＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜１０は、上記窒化珪素膜９及び熱酸化膜６から露出している領域に形成される。尚、ＬＯＣＯＳ酸化は素子分離のための方法であるが、例えばＳＴＩ（Shallow Trench Isolation）等のＬＯＣＯＳ酸化以外の方法によって素子分離を行ってもよい。
【００７１】
次に、窒化珪素膜９及び熱酸化膜６を一旦除去した後に、酸素雰囲気中で１０００℃程度の熱処理を行って、図８に示すように、Ｎウェル領域７及びＰウェル領域８の表面に１０〜２０ｎｍ程度の厚みの熱酸化膜１１を形成する。
【００７２】
その後、イオン注入工程を行って、ＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６のしきい値電圧を設定するために、基体層１に不純物元素４３，４５をイオン注入する。さらにこのとき、調整工程を同時に行い、デバイス部Ｄにおける剥離用物質３２による電気伝導度の変化分を補償する量の不純物元素４３，４５を、基体層１にイオン注入する。
【００７３】
すなわち、図９に示すように、ＰＭＯＳトランジスタ５６の形成領域が開口するようにレジスト１２を形成する。続いて、ＰＭＯＳトランジスタ５６のしきい値電圧を設定するためのＰ型不純物元素４３（例えばホウ素）を、イオン注入によってＮウェル領域７に導入する。このとき、後の剥離層３３を形成する工程でイオン注入する水素によって生じる負電圧シフトを補償するように不純物元素４３の注入量を規定する。
【００７４】
ところで、水素の影響が無い通常の場合（例えば、剥離層３３を形成しないで半導体装置を形成するような場合）、Ｎ＋ポリシリコンのゲート電極１７を有するＰＭＯＳトランジスタ５６に対して、そのしきい値電圧を１Ｖに設定するためには、例えば、図２５に波線で示すように、注入エネルギーを約２０ＫｅＶにすると共にドーズ量を約３×１０１２ｃｍ−２として、ホウ素をＮウェル領域７にイオン注入することが好ましい。
【００７５】
これに対し、本発明者らは、基板３８に貼り付けたシリコン基板１（基体層１）の一部を剥離層３３に沿って分離除去して製造する半導体装置について、鋭意研究を重ねることにより、次の知見を見出した。すなわち、後工程でシリコン基板１に剥離層３３を形成する場合には、しきい値電圧を規定するための不純物元素の機能が剥離用物質３２である水素によって相殺されて、図２５に実線で示すように、Ｎウェル領域７へのホウ素の注入量に対するしきい値電圧の変化の度合いが小さくなる。その結果、上述の水素の影響がない通常の場合に比べると、予想に反して、しきい値電圧が負電圧方向へシフトしてしまう。
【００７６】
そこで、本実施形態１では、上記ＰＭＯＳトランジスタ５６のしきい値電圧を１Ｖとするために、図２５に実線で示すように、注入エネルギーを約２０ＫｅＶにすると共にドーズ量を約１．１×１０１３ｃｍ−２に設定して、ホウ素をＮウェル領域７にイオン注入するようにした。
【００７７】
次に、図１０に示すように、ＮＭＯＳトランジスタ５７の領域が開口するようにレジスト１４を形成する。続いて、ＮＭＯＳトランジスタ５７のしきい値電圧を設定するためのＰ型不純物元素４５（例えばホウ素）をイオン注入によりＰウェル領域８に導入する。このとき、ＰＭＯＳトランジスタ５６の場合と同様にして、剥離用物質である水素によって生じる負電圧シフトを補償するように不純物元素４５の注入量を規定する。
【００７８】
ところで、水素の影響が無い通常の場合、Ｎ＋ポリシリコンのゲート電極を有するＮＭＯＳトランジスタ５７に対して、そのしきい値電圧を１Ｖに設定するためには、例えば、図２６に波線で示すように、注入エネルギーを約２０ＫｅＶにすると共にドーズ量を約３×１０１２ｃｍ−２として、ホウ素をＰウェル領域８にイオン注入することが好ましい。
【００７９】
しかしながら、本発明者らが見出した知見によると、水素の影響がある場合には、図２６に実線で示すように、剥離用物質である水素の影響を受けて、Ｐウェル領域８へのホウ素の注入量に対するしきい値電圧の変化の度合いが小さくなる。その結果、上述の水素の影響がない通常の場合に比べると、予想に反して、しきい値電圧が負電圧方向へシフトすることとなる。
【００８０】
そこで、本実施形態１では、上記ＮＭＯＳトランジスタ５７のしきい値電圧を１Ｖとするために、図２６に実線で示すように、注入エネルギーを約２０ＫｅＶにすると共にドーズ量を約１．５×１０１３ｃｍ−２に設定して、ホウ素をＰウェル領域８にイオン注入するようにした。
【００８１】
尚、図２５及び図２６に示したホウ素のドーズ量としきい値電圧との関係は、ゲート電極の材料及び電気導電型、さらに水素注入の条件やその後の熱処理条件等によって変化する。したがって、上記各プロセス条件に合わせて、ホウ素の注入量を適切に設定することが必要である。
【００８２】
また、調整工程では、剥離用物質によって変化するデバイス部Ｄにおけるトランジスタ５６，５７の電気導電型を補償する量の不純物元素４３，４５をイオン注入するようにしてもよい。
【００８３】
その後、図１１に示すように、レジスト１４及び熱酸化膜１１を一旦除去した後に、酸素雰囲気中で１０００℃程度の熱処理を行う。そのことにより、不純物元素４３が導入されたＮウェル領域７に第１調整領域１３を形成する一方、不純物元素４５が導入されたＰウェル領域８に第２調整領域１５を形成し、これら第１調整領域１３及び第２調整領域１５の表面に１０〜２０ｎｍ程度の厚みのゲート酸化膜１６を形成する。
【００８４】
その後、図１２に示すように、ゲート酸化膜１６の上に、ＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６のゲート電極１７を形成する。すなわち、ゲート電極１７はＣＶＤ等により３００ｎｍ程度の厚みのポリシリコン層をゲート酸化膜１６の上に堆積させた後、リン等のＮ不純物元素を拡散等によってゲート電極１７の内部に導入してＮ＋ポリシリコン層とする。続いて、そのＮ＋ポリシリコン層をフォトリソグラフィによりパターニングしてゲート電極１７を形成する。
【００８５】
続いて、図１３に示すように、ＮＭＯＳトランジスタ５７を形成する領域（図１０で右側の領域）で開口するようにレジスト１８を形成し、ゲート電極１７をマスクとして、Ｎ型不純物元素１９をイオン注入する。そうして、シリコン基板１にＮ型低濃度不純物領域２０を形成する。Ｎ型不純物元素１９には例えばリンを適用し、そのイオン注入条件としては、例えばドーズ量を５×１０１２〜５×１０１３ｃｍ−２程度とする。
【００８６】
次に、図１４に示すように、ＰＭＯＳトランジスタ５６を形成する領域（図１４で左側の領域）で開口するようにレジスト２１を形成し、ゲート電極１７をマスクとして、Ｐ型不純物元素２２をイオン注入する。そうして、Ｐ型低濃度不純物領域２３を形成する。Ｐ型不純物元素２２には例えばホウ素を適用し、そのイオン注入条件としては、例えばドーズ量を５×１０１２〜５×１０１３ｃｍ−２程度とする。
【００８７】
尚、ホウ素は熱拡散係数が比較的大きいため、後工程においてＰＭＯＳトランジスタ５６のＰ型高濃度不純物領域を形成する際に注入されたホウ素の熱拡散のみによって、ＰＭＯＳトランジスタ５６のＰ型低濃度不純物領域を形成できる場合がある。したがって、必ずしもＰ型低濃度不純物領域を形成するためのイオン注入を行わなくてもよい。
【００８８】
次に、ゲート酸化膜１６及びＬＯＣＯＳ酸化膜１０等を覆うようにＣＶＤ等によりＳｉＯ２膜を形成する。その後、前記ＳｉＯ２膜に対して異方性ドライエッチングを行うことにより、図１５に示すように、ゲート電極１７の両側壁にＳｉＯ２からなるサイドウォール２４を形成する。
【００８９】
次に、図１６に示すように、ＮＭＯＳトランジスタ５７を形成する領域で開口するようにレジスト２５を形成し、ゲート電極１７及びサイドウォール２４をマスクとして、リン等のＮ型不純物元素２６をシリコン基板１にイオン注入する。そうして、Ｎ型低濃度不純物領域２０の両外側にＮ型高濃度不純物領域２７を形成する。
【００９０】
続いて、図１７に示すように、ＰＭＯＳトランジスタ５６を形成する領域で開口するようにレジスト２８を形成し、ゲート電極１７及びサイドウォール２４をマスクとして、ホウ素等のＰ型不純物元素２９をシリコン基板１にイオン注入する。そうして、Ｐ型低濃度不純物領域２３の両外側にＰ型高濃度不純物領域３０を形成する。その後、不純物元素がイオン注入された領域に熱処理を行って、その不純物元素の活性化を行う。熱処理としては例えば９００℃で１０分間の熱処理を行う。
【００９１】
その後、図１８に示すように、ゲート電極１７及びサイドウォール２４等を覆うようにＳｉＯ２等の絶縁膜を形成した後に、これをＣＭＰ等により平坦化して厚さ６００ｎｍ程度の平坦化膜３１を形成する。
【００９２】
次に、剥離層形成工程を行う。剥離層形成工程では、図１９に示すように、シリコン基板１に対し、平坦化膜３１を介して剥離用物質３２をイオン注入して剥離層３３を形成する。剥離用物質３２は、水素、及びＨｅやＮｅ等の不活性元素の少なくとも一つを含むようにする。イオン注入の条件としては、例えば剥離用物質３２が水素の場合、ドーズ量を約２×１０１６〜１×１０１７ｃｍ−２とし、注入エネルギーを約１００〜２００ＫｅＶ程度とする。
【００９３】
その後、図２０に示すように、平坦化膜３１の表面に層間絶縁膜３４を形成する。続いて、平坦化膜３１及び層間絶縁膜３４にコンタクトホール３５を形成し、コンタクトホール３５の底で高濃度不純物領域２７，３０を露出させる。その後、コンタクトホール３５の内部にメタル材料を充填して、図２０に示すように、メタル電極であるソース電極３６及びドレイン電極３６を形成する。尚、剥離用物質３２のイオン注入前に形成する平坦化膜３１を比較的厚く形成することにより、層間絶縁膜３４を形成しないでコンタクトホール３５、ソース電極３６及びドレイン電極３６を形成するようにしてもよい。以上のようにして、デバイス部形成工程を行う。
【００９４】
次に、図２１に示すように、上記ＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６を覆うように平坦化膜３７を形成する。すなわち、まず、層間絶縁膜３４の上に、ＣＶＤ等により絶縁膜を堆積させて形成する。次に、その絶縁膜をＣＭＰ法等によって研磨して表面を平坦化する。こうして、シリコン基板１上に、ＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６を含むデバイス部Ｄが形成される。
【００９５】
その後、貼付工程を行う。貼付工程では、デバイス部Ｄが形成されたシリコン基板１を基板３８に貼り付ける。基板３８には例えばガラス基板３８を適用する。すなわち、平坦化膜３７の表面と、ガラス基板３８の表面とをそれぞれＳＣ１洗浄する。その後、図２１に示すように、デバイス部Ｄをガラス基板３８に位置合わせして、ファンデルワールス力による自己接合により、平坦化膜３７の表面において互いに貼り合わせる。
【００９６】
次に、分離工程を行う。分離工程では、図２２に示すように、４００〜６００℃程度の加熱処理を行うことにより、ガラス基板３８に貼り付けられたシリコン基板１（基体層１）の一部（つまり、剥離層３３を介してゲート電極１７とは反対側の部分）を、剥離層３３に沿って分離除去する。その結果、ガラス基板３８上にＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６が移される。
【００９７】
その後、剥離層３３をエッチング等により取り除いた後、ＬＯＣＯＳ酸化膜１０が露出するまで基体層１（Ｎウェル領域７及びＰウェル領域８）をエッチングやＣＭＰ等により薄膜化して、素子分離を行う。さらに、図１に示すように、露出した基体層１の表面を保護し、電気絶縁性を確保するために、保護膜３９を形成する。尚、ＬＯＣＯＳ酸化膜１０が露出するまで基体層１をエッチングする工程は必ずしも必須ではない。以上のようにして、半導体装置Ｓを製造する。
【００９８】
−実施形態１の効果−
したがって、この実施形態１によると、水素を注入して形成された剥離層３３に沿って基体層１（シリコン基板１）の一部を分離除去すると共に、その水素によって変化する電気伝導度の変化分を補償するドーズ量で、不純物元素であるホウ素を基体層１にイオン注入するようにしたので、その基体層１に形成したＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６の動作速度を高めると共に寄生容量を低減でき、さらにそのしきい値電圧を適正化することができる。
【００９９】
すなわち、まず、基体層１の一部を剥離層３３に沿って分離除去することにより、ＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６のチャネル領域（第１調整領域１３及び第２調整領域１５）をガラス基板３８上に薄膜化して形成できるため、その動作速度の向上及び寄生容量の低減を図ることができる。
【０１００】
ところで、上記調整工程を行わない通常の製造方法では、しきい値電圧を設定するために基体層１のＮウェル領域７及びにＰウェル領域８に導入した不純物元素であるホウ素が、剥離用物質である水素に反応して、その不純物元素としての機能が水素により相殺されて電気伝導度が変化する虞れがある。
【０１０１】
これに対して、本実施形態１では、そのしきい値電圧を設定するイオン注入工程において調整工程を行い、剥離層３３を形成せずに製造する場合に比べてホウ素の導入量を適量に増大させたので、その増大された分のホウ素によって、水素による電気伝導度の変化を補償することができる。その結果、上記ＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６のしきい値電圧を大きくシフトさせずに適切に規定することができる。
【０１０２】
このとき、剥離用物質３２に水素を適用すると共に、上記電気伝導度を補償するための不純物元素にホウ素を適用するようにしたので、好適に剥離層３３を形成でき、且つＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６のしきい値電圧を適正化できることとなる。
【０１０３】
そのことに加え、調整工程を上記イオン注入工程と同時に行うようにしたので、イオン注入の工程数を増加させずに、電気伝導度の変化分を補償することができる。さらに、この半導体装置Ｓを表示装置に適用すれば、表示装置の高精度な駆動制御が可能になり、表示品位を高めることが可能になる。
【０１０４】
《その他の実施形態》
上記実施形態１では、調整工程をイオン注入工程と同時に行うようにしたが、本発明はこれに限定されず、イオン注入工程と別個独立に行うようにしてもよい。例えば、調整工程は、分離工程よりも後に行うことが可能である。
【０１０５】
この場合には、まず、イオン注入工程において、剥離用物質である水素の影響がない場合と同じ量の不純物元素であるホウ素をイオン注入する。その後、上記実施形態１と同様に、剥離層形成工程、貼付工程及び分離工程を行う。続いて、調整工程を行い、上記実施形態１とは反対側（つまり、基体層１のゲート電極１７とは反対側）から、水素による電気伝導度の変化分を補償する量のホウ素を、基体層１にイオン注入する。このようにしても、上記実施形態１と同様の効果を得ることができる。
【０１０６】
またその他に、調整工程は、Ｎウェル領域７及びＰウェル領域８を形成する工程と同時に行うことも可能である。
【０１０７】
また、上記実施形態１ではガラス基板３８にデバイス部Ｄを貼り合わせる例について説明したが、断面図である図２３に示すように、そのガラス基板３８に予め形成した電気素子４２に対し、ガラス基板３８に貼り付けたデバイス部ＤのＮＭＯＳトランジスタ５７及びＰＭＯＳトランジスタ５６を電気的に接続するようにしてもよい。
【０１０８】
すなわち、能動素子や受動素子等の電気素子４２が予め形成されたガラス基板３８に対し、上記貼付工程においてデバイス部Ｄを貼り付ける。次に、ガラス基板３８上のデバイス部Ｄ及び電気素子４２を覆うように、保護膜３９を形成する。その後、デバイス部Ｄにコンタクトホール４６を形成し、そのコンタクトホール４６の底でソース電極３６及びドレイン電極３６を露出させる。一方、デバイス部Ｄの側方には、電気素子４２が露出するように、保護膜３９にコンタクトホール４７を形成する。そうして、コンタクトホール４６，４７を介して電気素子４２と、ソース電極３６又はドレイン電極３６とを接続するように、メタル配線４１をパターン形成する。このようにして、半導体装置Ｓを製造してもよい。
【０１０９】
また、上記実施形態１ではしきい値電圧を設定するためにＰ型不純物元素を導入したが、本発明はこれに限らず、Ｎ型不純物元素によってしきい値電圧を設定する場合にも適用することができる。すなわち、剥離用物質である水素によるしきい値の負電圧シフトを相殺する分量だけ、Ｎ型不純物元素のドーズ量を減らしてイオン注入する。そのことによっても同様の効果を得ることができる。調整工程において、Ｎ型不純物元素のドーズ量を調整するようにすれば、上記実施形態１のＰ型不純物元素の場合と同様に、イオン注入の工程数を増加させないようにすることができる。
【０１１０】
また、上記実施形態１では、素子としてＭＯＳトランジスタを例に挙げて説明したが、本発明はこれに限らず、その他の半導体デバイスに対しても同様に適用することができる。
【産業上の利用可能性】
【０１１１】
以上説明したように、本発明は、半導体装置及びその製造方法について有用であり、特に、基体層に形成した素子を他の基板上に薄膜化して形成すると共に、そのしきい値電圧を適正化する場合に適している。
【図面の簡単な説明】
【０１１２】
【図１】図１は、半導体装置の要部構造を模式的に示す断面図である。
【図２】図２は、シリコン基板に形成された熱酸化膜を示す断面図である。
【図３】図３は、リンをイオン注入する工程を示す断面図である。
【図４】図４は、ホウ素をイオン注入する工程を示す断面図である。
【図５】図５は、熱酸化膜、Ｎウェル領域及びＰウェル領域が形成された状態を示す断面図である。
【図６】図６は、パターニングされた熱酸化膜及び窒化珪素膜を示す断面図である。
【図７】図７は、ＬＯＣＯＳ酸化膜が形成された状態を示す断面図である。
【図８】図８は、酸化膜が形成された状態を示す断面図である。
【図９】図９は、Ｎウェル領域にホウ素をイオン注入する工程を示す断面図である。
【図１０】図１０は、Ｐウェル領域にホウ素をイオン注入する工程を示す断面図である。
【図１１】図１１は、ゲート酸化膜、第１調整領域及び第２調整領域を示す断面図である。
【図１２】図１２は、ゲート電極が形成された状態を示す断面図である。
【図１３】図１３は、Ｐウェル領域に低濃度不純物領域を形成する工程を示す断面図である。
【図１４】図１４は、Ｎウェル領域に低濃度不純物領域を形成する工程を示す断面図である。
【図１５】図１５は、サイドウォールが形成された状態を示す断面図である。
【図１６】図１６は、Ｐウェル領域に高濃度不純物領域を形成する工程を示す断面図である。
【図１７】図１７は、Ｎウェル領域に高濃度不純物領域を形成する工程を示す断面図である。
【図１８】図１８は、平坦化膜が形成された状態を示す断面図である。
【図１９】図１９は、剥離層が形成された状態を示す断面図である。
【図２０】図２０は、ソース電極及びドレイン電極が形成された状態を示す断面図である。
【図２１】図２１は、ガラス基板に貼り付けられたデバイス部を示す断面図である。
【図２２】図２２は、シリコン基板の一部が分離された状態を示す拡大断面図である。
【図２３】図２３は、ガラス基板上の電気素子に接続されたデバイス部を示す断面図である。
【図２４】図２４は、半導体装置の要部を示す平面図である。
【図２５】図２５は、ＰＭＯＳトランジスタにおけるしきい値電圧の変化を示すグラフ図である。
【図２６】図２６は、ＮＭＯＳトランジスタにおけるしきい値電圧の変化を示すグラフ図である。
【符号の説明】
【０１１３】
Ｓ      半導体装置
Ｄ      デバイス部
１      シリコン基板（基体層）
４      Ｎ型不純物元素
５      Ｐ型不純物元素
７      Ｎウェル領域
８      Ｐウェル領域
１３      第１調整領域
１５      第２調整領域
１７      ゲート電極
１９，２６      Ｎ型不純物元素
２０      Ｎ型低濃度不純物領域
２２，２９      Ｐ型不純物元素
２３      Ｐ型低濃度不純物領域
２７      Ｎ型高濃度不純物領域
３０      Ｐ型高濃度不純物領域
３１      平坦化膜
３２      剥離用物質
３３      剥離層
３６      ソース電極、ドレイン電極、金属配線
３７      平坦化膜
３８      ガラス基板
４３，４５      Ｐ型不純物元素
５１      第１の活性領域
５２      第２の活性領域
５６      ＰＭＯＳトランジスタ
５７      ＮＭＯＳトランジスタ  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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