(57)【要約】【課題】ＤＲＡＭのウエハ完成時の試験後に、キャパシタのデータ保持特性の変動に起因するメモリセルの不良によるＤＲＡＭの歩留まり低下を防止する。【解決手段】アレイ状に配列されたメモリセルには、円筒型の情報蓄積電極１３を有し電気容量が大きなキャパシタを有するメモリセルと、円柱型の情報蓄積電極１４を有し電気容量が小さなキャパシタを有するメモリセルとが含まれ、これらは１：２の割合でメモリセルアレイ内に配置される。ウエハ完成時の試験では、規格により合致したしきい値でデータ保持特性が試験される。【選択図】図１
2008147360.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが容量素子を有する複数のメモリセルを備える半導体装置において、
第１の容量素子を有するメモリセルと、形状及び寸法の少なくとも一方が前記第１の容量素子と異なる第２の容量素子を有するメモリセルとが混在することを特徴とする半導体装置。
【請求項２】
前記第１の容量素子の電気容量が、前記第２の容量素子の電気容量よりも常に大きい、請求項１に記載の半導体装置。
【請求項３】
前記第１の容量素子の電気容量が、前記第２の容量素子の電気容量の２倍以上である、請求項２に記載の半導体装置。
【請求項４】
前記第１の容量素子が筒形状の情報蓄積電極を有し、前記第２の容量素子が柱形状の情報蓄積電極を有する、請求項１〜３の何れか一に記載の半導体装置。
【請求項５】
前記第１の容量素子を有するメモリセルの数と、前記第２の容量素子を有するメモリセルの数の比率が約１：２である、請求項４に記載の半導体装置。
【請求項６】
前記第１の容量素子に隣接して６つの前記第２の容量素子が配設され、前記第２の容量素子が、３つの前記第１の容量素子に囲まれている、請求項５に記載の半導体装置。
【請求項７】
半導体基板の上部に、第１及び第２の導電性プラグが表面に露出する下地絶縁膜を形成する工程と、
前記下地絶縁膜上に、第１の導電膜及び第１の絶縁膜を順次に堆積する工程と、
第１のマスクを用い、前記第１の導電膜及び第１の絶縁膜を選択的にエッチングして、前記第１の導電性プラグが底部で露出する第１のスルーホールを形成する工程と、
前記第１のスルーホールの側壁に、該側壁から露出する前記第１の導電膜に接続する側壁導電膜を形成する工程と、
前記側壁導電膜を覆う所定厚みの側壁絶縁膜を形成する工程と、
前記側壁絶縁膜内側の前記第１のスルーホールを埋め込んで、前記第１の導電性プラグに接続する第２の導電性プラグを形成する工程と、
前記第１の絶縁膜及び側壁絶縁膜を除去し、前記第１の導電膜、前記側壁導電膜及び前記第１の導電性プラグの表面を露出させる工程と、
前記露出した第１の導電膜、側壁導電膜及び第１の導電性プラグの表面に容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して、前記第１の導電膜、側壁導電膜及び第１の導電性プラグに対向する第２の導電膜を堆積する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、容量素子（キャパシタ）をセル内に有するメモリセルを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのデータ保持特性は、一般に、蓄えられる電荷量を決定するキャパシタの電気容量（キャパシタンス）と、保持電圧および電荷量の減少時間を決定する接合リーク電流とに大きく依存する。この内、電気容量の変動は、主に幾何学的な要因によるものであり、この要因によって線形スケールで変動するのに対して、接合リーク電流は半導体のキャリア発生率に依存し、このキャリア発生率によって指数関数的スケールで変動する。このため、データ保持特性は接合リーク電流に、より大きく依存し、大多数のメモリセルは、その電気容量が多少変動しても、データ保持特性の低下によるエラーを発生することは殆どない。しかし、接合リーク電流が大きなごく少数のメモリセルでは、電気容量がデータ保持特性のワースト値を決めるとともに、電気容量の変動にデータ保持特性が大きく左右される。
【０００３】
一方、メモリセルでは、拡散層の微細化が進み、シリコン（Ｓｉ）結晶内や酸化膜界面に存在する個々の空孔の個性が大きな影響を及ぼすようになると、リフレッシュ特性を決める接合リーク電流が安定せず、変動する現象が観測される。変動要因はストレスや電界等が考えられるが、変動してリフレッシュ特性の規格を満足しなくなるメモリセルは、変動後のデータ保持特性が規格値を満たすか否かという点において、やはり電気容量の大小の影響を、大きく且つ直接的に受ける。
【０００４】
リフレッシュにおけるワーストビットのデータ保持特性の向上や、変動後のデータ保持特性に関して規格値を満足させるために、電気容量をできるだけ大きくする必要がある。このため、キャパシタ構造をより複雑化させる必要が生じるが、歩留り確保の観点から複雑化には限界があり、決まったセル面積内では、電気容量値も上限が存在する。
【０００５】
通常、ＤＲＡＭでは、代替メモリセルを用意しておき、あるメモリセルのデータ保持特性が規格を満たさない場合には、ウエハ完成時にそれを代替メモリで救済することにより、ＤＲＡＭの歩留りを確保する。しかし、データ保持特性の変動あるいは劣化は、熱的あるいは応力ストレスによる接合リーク電流の増大により引き起こされるため、ウエハ完成後の組立から最終製品実装後までのあらゆる工程で起きる可能性がある。従って、ウエハ完成時の救済を行った後で、メモリセルが規格を満たさなくなる可能性がある。このため、ウエハ完成時に、ある程度厳しいスペックによりデータ保持特性が不良なメモリセルを救済しておく必要がある。しかし、この場合には、ウエハ完成後の変動や劣化を考慮しても、本来は救済する必要がない多数のメモリセルまで救済することになり、歩留り低下の要因となっている。
【０００６】
なお、特許文献１には、接合電流が小さなアクセストランジスタを有するメモリセルと、接合電流が大きなアクセストランジスタを有するメモリセルとが、異なる電気容量を持つことにより、データ保持特性がメモリセル間で異なるＤＲＡＭが記載されている。しかし、この文献に記載のＤＲＡＭは、アクセストランジスタの構造によって、メモリセルの情報蓄積電極の電荷蓄積能力が異なる構成が記載されており、キャパシタの形状又は寸法をメモリセル間で異ならせることで異なる電気容量を得ることについては記載がない。また、同公報に記載の発明は、メモリセルと同時に選択されるダミーメモリセルの選択に関する回路の発明であり、ウエハ完成時の試験の後に、データ保持特性が変動又は劣化すること、及び、その救済に関しては記載がない。
【特許文献１】特公平７−７５２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記で述べたように、ＤＲＡＭでは、その一部のごく小数のメモリセルのために、ウエハ完成後の試験の規格を厳しくして、全てのメモリセルの蓄積容量を必要以上に確保することで、歩留り低下を防止している。例えば、深穴構造のキャパシタを有するメモリセルでは、穴の深さを深くすること、或いは、容量絶縁膜に新規材料を適用することなどで、蓄積容量を増大させる対策を行ってきた。しかし、穴を深くすることは歩留り低下の大きな原因となり、また、新規材料の採用はコストの増加を招く。更に、試験の規格を厳しくすること自体が、結果的に劣化等の心配のない製品にとって、不必要な歩留り低下を招いていた。
【０００８】
本発明は、上記に鑑み、ウエハ完成時の試験及びそれに基づく救済の後に、メモリセルのデータ保持特性の変動や劣化があっても、歩留まり低下を防止することが出来るＤＲＡＭを備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置は、それぞれが容量素子を有する複数のメモリセルを備える半導体装置において、
第１の容量素子を有するメモリセルと、形状及び寸法の少なくとも一方が前記第１の容量素子と異なる第２の容量素子を有するメモリセルとが混在することを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、半導体基板の上部に、第１及び第２の導電性プラグが表面に露出する下地絶縁膜を形成する工程と、
前記下地絶縁膜上に、第１の導電膜及び第１の絶縁膜を順次に堆積する工程と、
第１のマスクを用い、前記第１の導電膜及び第１の絶縁膜を選択的にエッチングして、前記第１の導電性プラグが底部で露出する第１のスルーホールを形成する工程と、
前記第１のスルーホールの側壁に、該側壁から露出する前記第１の導電膜に接続する側壁導電膜を形成する工程と、
前記側壁導電膜を覆う所定厚みの側壁絶縁膜を形成する工程と、
前記側壁絶縁膜内側の前記第１のスルーホールを埋め込んで、前記第１の導電性プラグに接続する第２の導電性プラグを形成する工程と、
前記第１の絶縁膜及び側壁絶縁膜を除去し、前記第１の導電膜、前記側壁導電膜及び前記第１の導電性プラグの表面を露出させる工程と、
前記露出した第１の導電膜、側壁導電膜及び第１の導電性プラグの表面に容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して、前記第１の導電膜、側壁導電膜及び第１の導電性プラグに対向する第２の導電膜を堆積する工程とを有することを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置によると、第１の容量素子を有するメモリセルと、第２の容量素子を有するメモリ素子とを混在させたことにより、ウエハ完成時の試験及びそれに基づくメモリセル救済の後に、データ保持特性が劣化又は変動して不良となることで半導体装置の歩留まりを低下させるメモリセルの数を減らすことができる。
【００１２】
本発明の半導体装置では、前記第１の容量素子の電気容量が、前記第２の容量素子の電気容量よりも常に大きいとしてもよい。また、この場合、前記第１の容量素子の電気容量が、前記第２の容量素子の電気容量の２倍以上であるとしてもよい。
【００１３】
また、前記第１の容量素子が筒形状の情報蓄積電極を有し、前記第２の容量素子が柱形状の情報蓄積電極を有する構造を採用できる。また、この場合には、前記第１の容量素子を有するメモリセルの数と、前記第２の容量素子を有するメモリセルの数の比率が約１：２である構成が採用できる。更に、前記第１の容量素子に隣接して６つの前記第２の容量素子が配設され、前記第２の容量素子が、３つの前記第１の容量素子に囲まれている構成が採用できる。
【発明を実施するための最良の形態】
【００１４】
本発明の理解を容易にするために、本発明の実施形態を説明するのに先立って、本発明の原理を説明する。
【００１５】
従来のＤＲＡＭのキャパシタ構造で実現される電気容量Ｃｓに対して、本発明の構成である、異なる構造を有する二種類のキャパシタの電気容量Ｃｓ_large、Ｃｓ_smallを、例えば
Ｃｓ_large  ＞Ｃｓ＞  Ｃｓ_small
となるように形成する。これにより、Ｃｓ_largeと組み合わされた接合リーク電流が比較的悪いメモリセルにおいて、Ｃｓ_largeとＣｓ_smallのそれぞれのメモリセル数の比率だけ不良率を下げることができる。また、Ｃｓ_smallと組み合わされた、接合リーク電流が比較的悪いメモリセルは、Ｃｓと組み合わされる場合よりも、より不良化しやすく、救済用メモリセルの電気容量をＣｓあるいはＣｓ_largeと同等であるとして救済することにより、不良閾値よりもＣｓ_large／Ｃｓ分だけ良い接合リーク電流のメモリセルを救済できる。このため、組立以降の変動による製品の不良化を防止できる。
【００１６】
また、メモリセルの占有面積を２種類に分けてシェアすることにより、すべてのメモリセルのＣｓを増加させる場合と比較して、高さ方向に複雑化させる必要性が少なく、新規のプロセス導入や歩留り低下に伴うコスト増加が抑えられる。
【００１７】
さらに、組立後に変動して不良化する一部のメモリセルのために設けるリフレッシュ特性のガードバンドをハード的に実現しており、変動しても不良化しないであろうと思われる大多数のメモリセルの無駄な救済を、Ｃｓ_largeとＣｓ_smallのそれぞれのメモリセル数の比率だけ少なくすることが可能となり、歩留りを向上させることができる。
【００１８】
以下、図面を参照し、本発明の実施形態について詳細に説明する。図１は、本発明の一実施形態に係るＤＲＡＭのメモリセルアレイの一部を平面図で示す。メモリセルアレイには、図示のパターンが繰り返し形成され、所望の記憶容量を確保する。ゲート電極１５とＳｉのフィールドパターン（活性領域）１１の交点に、データの入出力を制御するアクセストランジスタが形成され、アクセストランジスタの一方のソース／ドレイン拡散層には、コンタクトプラグ１２を介して、情報を蓄積するキャパシタ（電気容量素子）の情報蓄積電極（下部電極）１３、又は、情報蓄積電極１４が接続される。アクセストランジスタとキャパシタとで、最小記憶単位である１ビットのメモリセルが構成される。
【００１９】
キャパシタの情報蓄積電極には、形成される電気容量が比較的に大きなパターンを有する円筒形状（楕円筒形状）の情報蓄積電極１３と、電気容量が比較的に小さなパターンを有する円柱形状の情報蓄積電極１４の２種類の情報蓄積電極が形成される。アクセストランジスタの他方のソース／ドレイン拡散層は、図示しないコンタクトプラグを介してデータ入出力用のデータ線に接続される。なお、ＤＲＡＭとして機能させるために、これらメモリセルアレイの周縁部に、メモリセルのゲート電極１５を制御するワード制御回路、及び、データの書込みや読み出しを制御するデータ入出力回路が形成されており、更には、これら回路と各メモリセルとを接続する複数層のメタル配線が形成されている。
【００２０】
図２は、図１のＤＲＡＭにおけるII−II線に沿う断面構造を示す。Ｐ型の不純物を導入したＳｉ基板の表面に、ＳＴＩ（Shallow-Trench-Isolation）等から成る素子分離領域２１によって分離された活性領域（素子形成領域）１１が形成される。その上部には、タングステン層３４、窒化タングステンから成るバリア層３３、及び、ポリシリコン層３２の積層膜から成るゲート電極１５が、ゲート酸化膜３１上に形成される。ゲート電極１５には、側壁酸化膜３５が付属している。ゲート電極１５の直下には、イオン注入法で不純物が拡散されたチャネル領域２２が形成され、ゲート電極１５に隣接してイオン注入法で不純物が拡散された一対の拡散層（高濃度拡散層領域）２４が配置される。拡散層２４の周囲には、低濃度拡散層領域２３が形成されている。ゲート酸化膜３１、ゲート電極１５、チャネル領域２２、及び、拡散層２３、２４が、メモリセルのアクセストランジスタを構成する。ゲート電極１５を覆って層間絶縁膜４１が形成されている。
【００２１】
アクセストランジスタの一方の高濃度拡散層領域２４上には、例えばポリシリコンから成り層間絶縁膜４１を貫通するコンタクトプラグ４２と、そのコンタクトプラグ４２の頂部にコンタクトし、例えばタングステンと窒化チタンの積層膜から成り層間絶縁膜５１を貫通するコンタクトプラグ５２とが形成されている。コンタクトプラグ５２上には、例えばタングステンと窒化チタンの積層膜から成るデータ線６１が形成されている。アクセストランジスタの他方の高濃度拡散層領域２４上には、例えばポリシリコンから成るコンタクトプラグ４２と、このコンタクトプラグ４２の頂部に接触し、例えばポリシリコンから成り層間絶縁膜５１、６２を貫通するコンタクトプラグ１２とが、形成されている。コンタクトプラグ１２上には、例えばポリシリコンから成る情報蓄積電極１３又は１４が形成されている。
【００２２】
双方の情報蓄積電極１３、１４上には、例えば二酸化五タンタル膜（Ｔａ５Ｏ２）から成る容量絶縁膜７１と、例えば窒化チタン（ＴｉＮ）から成り情報蓄積電極１３、１４と対向する共通プレート電極７２とが形成され、情報蓄積電極１３又は１４、容量絶縁膜７１及び共通プレート電極７２が、メモリセルのキャパシタを構成する。情報蓄積電極は、容量が比較的に大きな円筒型の情報蓄積電極１３と、容量が比較的に小さな円柱型の情報蓄積電極１４の２種類の電極から成る。共通プレート電極７２上には、必要に応じて、図示しない複数層の上部配線層と、パッシベーション保護膜とが形成されている。以下、更に図２を参照し、上記ＤＲＡＭの作用について詳細に説明する。
【００２３】
上記構成のＤＲＡＭでは、従来のＤＲＡＭと同様に、アクセストランジスタのゲート電極１５を制御することにより、データ線６１上に送られてきたデータをコンタクトプラグ５２、４２、１２を介して、キャパシタの情報蓄積電極１３又は１４に書き込むことができる。その後、アクセストランジスタのゲート電極１５を閉じて、情報蓄積電極１３又は１４上に情報を保持する。情報蓄積電極１３、１４は、接続用のコンタクトプラグ１２および４２を介して拡散層２４に接続されており、Ｎ型である高濃度拡散層領域２４とＰ型であるシリコン基板とは、ＰＮ接合で電気的に絶縁されている。しかし、ＰＮ接合は必ず漏れ電流が発生するため、情報蓄積電極１３、１４に保持されているデータは徐々に失われていく。
【００２４】
漏れ電流は、一般的に、ＰＮ接合のエネルギー障壁の高さやトラップ準位密度等の変動により、例えば１０００倍以上の変動を伴う。一方、蓄積されている情報である電荷量は、情報蓄積電極１３又は１４の表面積と、容量絶縁膜７１の膜厚や誘電率とで定まる電気容量により左右される。従来のＤＲＡＭでは、ＰＮ接合の漏れ電流が最も大きなメモリセルであっても、ある一定時間以上のデータ保持が可能なように設計されていた。また、メモリセルのキャパシタ構造は一種類であり、電気容量は、ＰＮ接合の漏れ電流が最も大きなアクセストランジスタと組み合わされた場合でも、必要なデータ保持特性が得られるように設計されていた。更に、従来のＤＲＡＭでは、データ保持不良のメモリセルを置き換える救済回路と、置換え用のメモリセル群とを、冗長回路として備えている。前工程の完成時点で実施される試験で、データ保持特性を満たさないと判定されたメモリセルは、この冗長回路によって、別の正常なメモリセルと置き換えられ、救済される。このとき、後工程でのデータ保持特性の変動又は劣化を考慮して、データ保持特性のしきい値には、実際に必要な最小限の規格値よりも厳しい値を適用している。このため、最終製品で規定される規格内であっても、ＰＮ接合の漏れ電流が比較的大きなメモリセルも、冗長回路のメモリセルによって救済している。
【００２５】
上記従来のＤＲＡＭに対し、本実施形態のＤＲＡＭでは、円筒型の情報蓄積電極１３と円柱型の情報蓄積電極１４の二種類のキャパシタ構造を採用する。図１から理解できるように、各活性領域１１には２つのメモリセルが形成され、図面上で斜めの縦長方向と直交する方向に並ぶ３つの隣接する活性領域１１には、６つのメモリセルが形成される。これら６つのメモリセルの内で、２つのメモリセルが円筒型の情報蓄積電極１３を有し、他の４つのメモリセルがそれぞれ円柱型の情報蓄積電極１４を有する。つまり、メモリセルアレイ全体で見ると、約１／３の数のメモリセルが大きな電気容量を有するキャパシタを備え、約２／３の数のメモリセルが小さな電気容量のキャパシタを備える。二種類の情報蓄積電極１３、１４の内で、電気容量が大きな方のキャパシタを形成する円筒型の情報蓄積電極１３は、データ保持特性の規格値を満たすのに必要且つ十分な容量以上の電気容量を持つように構造が設計されている。一方、円柱型の情報蓄積電極１４を有する電気容量が小さな方のキャパシタは、接合の漏れ電流が最も大きなアクセストランジスタと組み合わされると、メモリセルのデータ保持特性が規格値を満たすことができない。しかし、ソフトエラーに対する耐性、又は、データを読み出す際のセンスアンプの感度には十分な信号量を確保できる電気容量を持つように設計されている。
【００２６】
ここで、円柱型の情報蓄積電極１４をもつキャパシタは、容量が比較的小さいために、従来のメモリセルと比較して不良化しやすく、円筒型の情報蓄積電極１３をもつキャパシタは、容量が比較的大きいため、殆ど不良化しない。従って、電気容量が比較的に大きなキャパシタを構成する円筒型の情報蓄積電極１３のメモリセルは、後工程でデータ保持特性の変動や劣化が起りづらくなる。このため、前工程での完成時点に行われる試験のデータ保持特性の規格を必要最小限の規格、又は、それに近い規格で行うことが可能になる。また、電気容量が比較的小さなキャパシタを構成する円柱形の蓄積容量１４をもつメモリセルは、同様の規格で試験をした場合には、容量が小さいため不良と判定されやすい。しかし、従来の厳しい試験よりも規格が緩くなるため、不良セルの総数は減少する。従って、試験の規格を最適化することにより、歩留りを従来方式よりも向上させることができる。
【００２７】
図３Ａ〜図３Ｋは、図１のメモリセルアレイの製造工程段階を順次に示す断面図であり、図２と同様な断面で示している。これらの図面は、アクセストランジスタおよび接続用コンタクトプラグおよびデータ線を形成した段階から始まり、図２と同様にキャパシタの共通プレート電極を形成するまでを示している。アクセストランジスタやデータ線を形成する工程、及び、共通プレート電極形成工程以降の配線を形成する工程は、図示を省略している。
【００２８】
本実施形態のＤＲＡＭの製造方法は、メモリセル内に配置される二種類の情報蓄積電極を自己整合的に形成する例である。まず、Ｐ型Ｓｉ基板上に、Ｎ型ＭＯＳトランジスタと、その高濃度拡散層領域（以下、単に拡散層とも呼ぶ）２４に接続するポリシリコンから成るコンタクトプラグ４２とを形成する。コンタクトプラグ４２は、図示のように、ゲート電極構造と自己整合的に形成する。次いで、一方の拡散層２４上に形成されたプラグ４２上に、例えばタングステンから成るコンタクトプラグ５２を介して接続されるデータ線６１を形成する。データ線６１上には、層間絶縁膜６２及びエッチストップ膜６３を順次に形成する。また、他方の拡散層２４上に形成されたプラグ４２上に、ポリシリコンから成るコンタクトプラグ１２を形成する。この状態を図３Ａに示した。これまでの工程は、従来のＤＲＡＭの製造工程と同様である。
【００２９】
コンタクトプラグ１２に接続するように、３０ｎｍ程度のポリシリコン膜１３ａを堆積し、次いで、その上に二酸化珪素膜８１を堆積する（図３Ｂ）。二酸化珪素膜８１の膜厚は、キャパシタ構造の高さを決めるパラメータであり、例えば２μｍ程度に設定される。次に、フォトレジストマスクを用い、大容量円筒型の情報蓄積電極１３を形成する部分を残して、二酸化珪素膜８１およびポリシリコン膜１３ａをエッチングする（図３Ｃ）。次に、ポリシリコン膜を例えば３０ｎｍ程度堆積させ（図３Ｄ）、異方性エッチバックにより円柱状の二酸化珪素膜８１の側壁部のみに、情報蓄積電極１３となるポリシリコン膜を残す（図３Ｅ）。次に、二酸化珪素膜８２を堆積する（図３Ｆ）。このとき、堆積する膜厚は、小容量円柱型の情報蓄積電極１４を形成する場所は埋め込まず、その他のキャパシタ素子を形成しない段差は埋め込むのに適当な膜厚、例えば８０ｎｍの膜厚が設定される。この二酸化珪素膜８２をエッチバックして側壁にのみ残すことで、小容量円柱型の情報蓄積電極１４が形成される場所にはホールが形成され、ホール底ではコンタクトプラグ１２が露出する（図３Ｇ）。
【００３０】
次に、形成したホールを埋め込むように、ポリシリコン膜を堆積し（図３Ｈ）、エッチバックを行ってホール内のみに情報蓄積電極１４となるポリシリコン膜を残す（図３Ｉ）。この状態で、例えば希フッ酸を用いたウエットエッチにより二酸化珪素膜８１、８２を除去する（図３Ｊ）。これによって、円筒型の情報蓄積電極１３と円柱型の情報蓄積電極１４とが同時に完成する。その後に、例えば二酸化五タンタル膜等の容量絶縁膜７１およびタングステン膜等の共通プレート電極７２を順次に堆積し、キャパシタ素子が完成する（図３Ｋ）。その上に層間絶縁膜を形成した後に、必要な層数のメタル配線層を形成し、さらに保護膜を形成してＤＲＡＭが完成する。これら工程は、従来のＤＲＡＭの製造工程と同様であり、図示を省略する。
【００３１】
上記実施形態では、１／３のキャパシタのみについて電気容量を増加させることにより、全てのメモリセルの電気容量を増加させる場合と比較して、メモリセルの高さの増大を抑制できるので、高性能の新規プロセスの採用が不要でありコストダウンが図れる。また、二種類のキャパシタを形成するのに使用するレチクルは、二酸化珪素膜８１をエッチング加工するレチクル１枚で実現できており、コストの増大を最小限に抑制することができる。
【００３２】
上記実施形態のＤＲＡＭにおけるキャパシタの電気容量は、０．１μｍプロセスを用いて製造されるＤＲＡＭであると仮定すると、例えば、以下の通りである。従来のＤＲＡＭのキャパシタを、全て円筒型の情報蓄積電極を有するクラウンタイプのキャパシタとすると、そのキャパシタの電気容量Ｃｓは３７ｆＦと考えられる。円柱型の情報蓄積電極１４を有するキャパシタのＣｓ_smallについて、ソフトエラー耐性が確保できる１５ｆＦとするためには、キャパシタの高さを２．５μｍ程度に設定する必要がある。この場合、円筒型の情報蓄積電極１３を有するキャパシタは、その占有面積を増大させることにより、電気容量Ｃｓ_largeとして７０ｆＦが得られる。従って、１／３のメモリセルは、リフレッシュを含めた信号量マージンが７０ｆＦ／３７ｆＦまで向上し、２／３のメモリセルは、３７ｆＦ／１５ｆFまでの比率で、リフレッシュ特性を含めた信号量マージンに対して、不良化しやすいメモリセルを予め救済することが可能になる。
【００３３】
上記のように、二種類のキャパシタ構造を形成することにより、１／３のメモリセルのキャパシタについては、専有面積を大きくとれるので、キャパシタの高さを変えることなく容量値を例えば２倍にすることができる。同様のデータ保持特性の規格で判断すると、不良率は最大２５％程度低減することができる。残りの２／３のメモリセルキャパシタは、容量値が例えば２／３に減少して、データ保持特性としては不良化しやすくなる。これら２／３のキャパシタについては、不良救済後に組立工程等において劣化して不良化するＰＮ接合を持つメモリセルと組み合わさった場合には、ウエハ完成後の試験において、より漏れ電流の小さなメモリセルまで不良化させることができる。このため、従来はデータ保持特性の規格を必要値に対して大きくして不良化させていた、劣化に対する補償帯域を設ける必要がなく、より小さな規格で試験および救済を行うことができる。このため不良化しやすくなった分、規格が緩くなるので、歩留りは同等あるいは向上させることが可能である。また、規格を緩くすることは、キャパシタ容量が大きな１／３のメモリセルにも作用するため、全体として歩留りを向上させることができる。
【００３４】
なお、上記実施形態では、電気容量の大小二種類を実現するために、円筒型と円柱型の電極を有するキャパシタ構造を、互いに自己整合的に形成する例を示した。しかし、特に二種類のキャパシタを別の構造で作製する必要はなく、電気容量が一種類のときに実現される値に対して、一種類では実現できない大きな容量値と小さな容量値とに分けてキャパシタが形成されることで足りる。例えば、深穴構造で穴径を大小に分けて形成する場合などである。また、コストが許されるのであれば、自己整合プロセスである必要はなく、例えばトレンチ構造とスタック構造とで容量差をつけても良い。また、上記実施形態では、円筒型、円柱型の情報蓄積電極と記載したが、情報蓄積電極の断面は、必ずしも円筒、円柱形状でなくともよく、図示の楕円形状や多角形状など、任意の断面の筒形状、或いは、中実の柱形状が採用できる。
【００３５】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置及びその製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る半導体装置（ＤＲＡＭ）におけるメモリセルアレイの平面図。
【図２】図１のＤＲＡＭのＩＩ−ＩＩ線に沿う断面図。
【図３Ａ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｂ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｃ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｄ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｅ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｆ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｇ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｈ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｉ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｊ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【図３Ｋ】図１のＤＲＡＭを製造するプロセスの一工程段階を示す、図２と同様な断面で示す断面図。
【符号の説明】
【００３７】
１１：活性領域
１２：コンタクトプラグ
１３：円筒型の情報蓄積電極
１４：円柱型の情報蓄積電極
１５：ゲート電極
２１：素子分離領域
２２：チャネル領域
２３：低濃度拡散層領域
２４：高濃度拡散層領域
３１：ゲート酸化膜
３２：ポリシリコン層
３３：バリア層
３４：タングステン層
３５：側壁酸化膜
４１、５１、６２：層間絶縁膜
４２：コンタクトプラグ
５２：コンタクトプラグ
６１：データ線
６３：エッチストップ膜
７１：容量絶縁膜
７２：共通プレート電極
８１、８２：二酸化珪素膜
【図１】
2008147360.tif 000003
【図２】
2008147360.tif 000004
【図３Ａ】
2008147360.tif 000005
【図３Ｂ】
2008147360.tif 000006
【図３Ｃ】
2008147360.tif 000007
【図３Ｄ】
2008147360.tif 000008
【図３Ｅ】
2008147360.tif 000009
【図３Ｆ】
2008147360.tif 000010
【図３Ｇ】
2008147360.tif 000011
【図３Ｈ】
2008147360.tif 000012
【図３Ｉ】
2008147360.tif 000013
【図３Ｊ】
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【図３Ｋ】
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