(57)【要約】【課題】入力されるバイアス電圧と電圧信号とのうち、電圧信号を増幅することが可能な増幅器、増幅方法、およびフィルタを提供する。【解決手段】静電容量が可変する第１可変静電容量素子と、第１可変静電容量素子と電気的に接続され、第１可変静電容量素子と逆導電型であり、静電容量が可変する第２可変静電容量素子と、第１可変静電容量素子と第２可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する第１入力部とを備え、第１可変静電容量素子と第２可変静電容量素子とにバイアス電圧と電圧信号とが入力される場合は、第１可変静電容量素子と第２可変静電容量素子との静電容量を第１の値とし、第１可変静電容量素子と第２の可変静電容量素子の静電容量を、第１の値よりも小さな第２の値として電圧信号を増幅する増幅器が提供される。【選択図】図９
2008099224.tif 000002
【特許請求の範囲】
【請求項１】
静電容量が可変する第１可変静電容量素子と；
前記第１可変静電容量素子と電気的に接続され、前記第１可変静電容量素子と逆導電型であり、静電容量が可変する第２可変静電容量素子と；
前記第１可変静電容量素子と前記第２可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する第１入力部と；
を備え、
前記第１可変静電容量素子と前記第２可変静電容量素子とに前記バイアス電圧と前記電圧信号とが入力される場合は、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を第１の値とし、
前記第１可変静電容量素子と前記第２の可変静電容量素子の静電容量を、前記第１の値よりも小さな第２の値として前記電圧信号を増幅することを特徴とする、増幅器。
【請求項２】
前記バイアス電圧の増幅分をキャンセルするための電圧を、前記第１可変静電容量素子と前記第２可変静電容量素子とに印加することを特徴とする、請求項１に記載の増幅器。
【請求項３】
前記第１可変静電容量素子と前記第２可変静電容量素子とは、ＭＯＳバラクタであり、前記第１入力部は、第１スイッチを備え、
前記第１可変静電容量素子と前記第２可変静電容量素子とのゲート端子は、それぞれ前記第１スイッチと接続され、
前記第１可変静電容量素子のソース端子とドレイン端子とは、第２スイッチを介して電源電圧を出力する電源、またはグランドに接続され、
前記第２可変静電容量素子のソース端子とドレイン端子とは、第３スイッチを介して前記電源、またはグランドに接続され、
前記第２スイッチが前記電源に接続される場合、前記第３スイッチはグランドに接続されて、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を前記第１の値とし、
前記第２スイッチがグランドに接続される場合、前記第３スイッチは前記電源に接続されて、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を前記第２の値とすることを特徴とする、請求項１に記載の増幅器。
【請求項４】
前記第１可変静電容量素子と前記第２可変静電容量素子とは、ＭＯＳバラクタであり、前記第１入力部は、第１スイッチを備え、
前記第１可変静電容量素子のソース端子およびドレイン端子と、前記第２可変静電容量素子のソース端子およびドレイン端子とは、それぞれ前記第１スイッチと接続され、
前記第２可変静電容量素子のゲート端子は、第２スイッチを介して電源電圧を出力する電源、またはグランドに接続され、
前記第１可変静電容量素子のゲート端子は、第３スイッチを介して前記電源、またはグランドに接続され、
前記第２スイッチが前記電源に接続される場合、前記第３スイッチはグランドに接続されて、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を前記第１の値とし、
前記第２スイッチがグランドに接続される場合、前記第３スイッチは前記電源に接続されて、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を前記第２の値とすることを特徴とする、請求項１に記載の増幅器。
【請求項５】
前記第１可変静電容量素子、または前記第２可変静電容量素子と同一導電型であり、ゲート幅が前記第１可変静電容量素子、および前記第２可変静電容量素子よりも小さな、少なくとも一つ以上の調整用可変静電容量素子と；
前記少なくとも一つ以上の調整用可変静電容量素子のソース端子、およびドレイン端子それぞれを前記電源、またはグランドに接続する少なくとも一つ以上の調整用スイッチと；
を備え、
前記少なくとも一つ以上の調整用可変静電容量素子は、ゲート端子がそれぞれ前記第１スイッチと接続され、前記第１入力部に対して前記第１可変静電容量素子、または前記第２可変静電容量素子と並列に接続されることを特徴とする、請求項３に記載の増幅器。
【請求項６】
静電容量が可変する第３可変静電容量素子と；
前記第３可変静電容量素子と電気的に接続され、前記第３可変静電容量素子と逆導電型であり、静電容量が可変する第４可変静電容量素子と；
をさらに備え、
前記第３可変静電容量素子と前記第４可変静電容量素子とは、ＭＯＳバラクタであり、
前記第３可変静電容量素子のソース端子およびドレイン端子と、前記第４可変静電容量素子のソース端子およびドレイン端子とは、それぞれ前記第１スイッチと接続され、
前記第４可変静電容量素子のゲート端子は、前記第２スイッチを介して電源電圧を出力する電源、またはグランドに接続され、
前記第３可変静電容量素子のゲート端子は、前記第３スイッチを介して電源電圧を出力する電源、またはグランドに接続され、
前記第２スイッチが前記電源に接続される場合、前記第３スイッチはグランドに接続されて、前記第３可変静電容量素子と前記第４可変静電容量素子との静電容量を前記第１の値とし、
前記第２スイッチがグランドに接続される場合、前記第３スイッチは前記電源に接続されて、前記第３可変静電容量素子と前記第４可変静電容量素子との静電容量を前記第２の値とすることを特徴とする、請求項３に記載の増幅器。
【請求項７】
前記第１入力部は、前記バイアス電圧と、前記電圧信号としての差動信号を構成する正相電圧信号とを選択的に入力し、
前記第１可変静電容量素子と前記第２可変静電容量素子とは、静電容量を前記第１の値よりも小さな第２の値として前記正相電圧信号を増幅し、
静電容量が可変する第３可変静電容量素子と；
前記第３可変静電容量素子と電気的に接続され、前記第３可変静電容量素子と逆導電型であり、静電容量が可変する第４可変静電容量素子と；
前記第３可変静電容量素子と前記第４可変静電容量素子とに対して、前記バイアス電圧と、前記正相電圧信号と位相が反転した逆相電圧信号とを選択的に入力する第２入力部と；
をさらに備え、
前記第３可変静電容量素子と前記第４可変静電容量素子とに前記バイアス電圧と前記逆相電圧信号とが入力される場合は、前記第３可変静電容量素子と前記第４可変静電容量素子との静電容量を第３の値とし、
前記第３可変静電容量素子と前記第４の可変静電容量素子の静電容量を、前記第３の値よりも小さな第４の値として前記逆相電圧信号を増幅することを特徴とする、請求項１に記載の増幅器。
【請求項８】
前記第１可変静電容量素子、前記第２可変静電容量素子、前記第３可変静電容量素子、および前記第４可変静電容量素子は、ＭＯＳバラクタであり、
前記第１入力部は第１スイッチを備え、
前記第２入力部は第２スイッチを備え、
前記第１可変静電容量素子と前記第２可変静電容量素子とのゲート端子は前記第１スイッチと接続され、
前記第３可変静電容量素子と前記第４可変静電容量素子とのゲート端子は前記第２スイッチと接続され、
前記第１可変静電容量素子と前記第３可変静電容量素子とのソース端子、および／または、ドレイン端子は、第３スイッチを介して電源電圧を出力する電源、またはグランドに接続され、
前記第２可変静電容量素子と前記第４可変静電容量素子とのソース端子、および／または、ドレイン端子は、第４スイッチを介して前記電源、またはグランドに接続され、
前記第３スイッチが前記電源に接続される場合、前記第４スイッチはグランドに接続されて、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を前記第１の値とするとともに、前記第３可変静電容量素子と前記第４可変静電容量素子との静電容量を前記第３の値とし、
前記第３スイッチがグランドに接続される場合、前記第４スイッチは前記電源に接続されて、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を前記第２の値とするとともに、前記第３可変静電容量素子と前記第４可変静電容量素子との静電容量を前記第４の値とすることを特徴とする、請求項７に記載の増幅器。
【請求項９】
前記第１可変静電容量素子と前記第２の可変静電容量素子とは、前記電圧信号を減衰させる場合には静電容量を前記第１の値よりも大きな第３の値とし、
前記第１入力部に対して前記第１可変静電容量素子と並列に接続され、前記第１可変静電容量素子と同一導電型であって静電容量が可変する少なくとも一つの第３可変静電容量素子と；
前記第１入力部に対して前記第２可変静電容量素子と並列に接続され、前記第２可変静電容量素子と同一導電型であって静電容量が可変する少なくとも一つの第４可変静電容量素子と；
をさらに備えることを特徴とする、請求項１に記載の増幅器。
【請求項１０】
所定の静電容量を有し、前記所定の静電容量に相当する電荷を蓄えることが可能な少なくとも一つの静電容量素子を、前記第１入力部の前段に備え、
前記第１入力部が入力する前記電圧信号は、前記第１可変静電容量素子、および前記第２可変静電容量素子と、前記少なくとも一つの静電容量素子とのチャージシェアリングによる電圧信号であることを特徴とする、請求項１に記載の増幅器。
【請求項１１】
前記ＭＯＳバラクタは、反転モードのＭＯＳバラクタであることを特徴とする、請求項３に記載の増幅器。
【請求項１２】
前記ＭＯＳバラクタは、蓄積モードのＭＯＳバラクタであることを特徴とする、請求項３に記載の増幅器。
【請求項１３】
静電容量が可変する第１可変静電容量部と；
前記第１可変静電容量部と電気的に接続され、静電容量が可変する第２可変静電容量部と；
前記第１可変静電容量部と前記第２可変静電容量部とに対してバイアス電圧と電圧信号とを選択的に入力する第１入力部と；
を備え、
前記第１可変静電容量部および前記第２可変静電容量部それぞれは、同一の構成要素の組み合わせからなり、
前記第１可変静電容量部と前記第２可変静電容量部とに前記バイアス電圧と前記電圧信号とが入力される場合は、前記第１可変静電容量部および前記第２可変静電容量部それぞれの静電容量を、それぞれ同一の第１の値とし、
前記第１可変静電容量部および前記第２可変静電容量部それぞれの静電容量を、前記第１の値よりも小さなそれぞれ同一の第２の値として前記電圧信号を増幅することを特徴とする、増幅器。
【請求項１４】
静電容量が可変する第１可変静電容量素子と、前記第１可変静電容量素子と逆導電型であり、静電容量が可変する第２可変静電容量素子とを備える増幅器に係る増幅方法であって：
前記第１可変静電容量素子と前記第２可変静電容量素子とにバイアス電圧と電圧信号とを入力し、第１静電容量に対応する第１電荷を蓄積するステップと；
前記第１電荷と、前記バイアス電圧および前記電圧信号に対応する電圧とを保持するステップと；
前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を、第１静電容量から、前記第１静電容量よりも小さな第２静電容量に減少させて、前記電圧信号を増幅するステップと；
を有することを特徴とする、増幅方法。
【請求項１５】
前記電圧信号を増幅するステップは、
前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を、第１静電容量から前記第２静電容量に減少させるステップと；
前記第２静電容量に対する前記第１静電容量の比に応じて、前記バイアス電圧と前記電圧信号とを増幅するステップと；
前記第１可変静電容量素子と前記第２可変静電容量素子とにおいて増幅されたバイアス電圧の増幅量に相当する電荷を相殺するステップと；
をさらに有することを特徴とする、請求項１４に記載の増幅方法。
【請求項１６】
バイアス電圧と電圧信号とが入力され、前記電圧信号を増幅して出力する増幅部と；
前記バイアス電圧と前記電圧信号とを、前記増幅部に選択的に入力する第１スイッチ部と；
前記増幅部から出力される電圧信号を選択的に出力する第２スイッチ部と；
を備え、
前記増幅部は、
静電容量が可変する第１可変静電容量素子と；
前記第１可変静電容量素子と電気的に接続され、前記第１可変静電容量素子と逆導電型であり、静電容量が可変する第２可変静電容量素子と；
を備え、
前記第１可変静電容量素子と前記第２可変静電容量素子とに前記バイアス電圧と前記電圧信号とが入力される場合は、前記第１可変静電容量素子と前記第２可変静電容量素子との静電容量を第１の値とし、
前記第１可変静電容量素子と前記第２の可変静電容量素子の静電容量を、前記第１の値よりも小さな第２の値として前記電圧信号を増幅することを特徴とする、フィルタ。
【請求項１７】
前記増幅部を前記電圧信号が入力される前の初期状態に設定する第３スイッチ部をさらに備えることを特徴とする、請求項１６に記載のフィルタ。
【請求項１８】
バイアス電圧と電圧信号とが入力され、前記電圧信号を増幅して出力する増幅部と；
前記バイアス電圧と前記電圧信号とを、前記増幅部に選択的に入力する第１スイッチ部と；
前記増幅部から出力される電圧信号を選択的に出力する第２スイッチ部と；
を備え、
前記増幅部は、
静電容量が可変する第１可変静電容量部と；
前記第１可変静電容量部と電気的に接続され、静電容量が可変する第２可変静電容量部と；
を備え、
前記第１可変静電容量部および前記第２可変静電容量部それぞれは、同一の構成要素の組み合わせからなり、
前記第１可変静電容量部と前記第２可変静電容量部とに前記バイアス電圧と前記電圧信号とが入力される場合は、前記第１可変静電容量部および前記第２可変静電容量部それぞれの静電容量を、それぞれ同一の第１の値とし、
前記第１可変静電容量部および前記第２可変静電容量部それぞれの静電容量を、前記第１の値よりも小さなそれぞれ同一の第２の値として前記電圧信号を増幅することを特徴とする、フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器、増幅方法、およびフィルタに関する。
【背景技術】
【０００２】
近年、ＲＦ（Radio  Frequency）回路とデジタル回路とをＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）の１チップに収めた無線通信用のＳｏＣ（System  On  Chip）において、高速クロックによる電流モードサンプリングやスイッチト・キャパシタ回路などのアナログ離散時間信号処理技術を用いて、ＲＦ回路を微細化および低消費電力化する技術が開発されている。
【０００３】
ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  effect  transistor）で構成される離散時間パラメトリック増幅器（ＭＯＳＦＥＴパラメトリック増幅器）を用いて、ＲＦ回路の微細化および低消費電力化を図る技術としては、例えば、特許文献１が挙げられる。
【０００４】
【特許文献１】米国特許出願公開２００５／２７５０２６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来のＭＯＳＦＥＴパラメトリック増幅器は、ＭＯＳＦＥＴパラメトリック増幅器に入力されるバイアス電圧と電圧信号とが重畳されたまま一緒に増幅されてしまう。したがって、ＭＯＳＦＥＴパラメトリック増幅器の出力信号が必要以上に高くなってしまい、当該出力信号を受け取る後段の構成要素は高い耐圧性を備えなければならないなど、当該出力信号の取り扱いが難しくなる。また、ＭＯＳＦＥＴパラメトリック増幅器の出力信号が必要以上に高くなると、回路の微細化や低消費電力化に適さなくなる。さらに、ＭＯＳＦＥＴパラメトリック増幅器の出力信号が、電源電圧よりも大きくなると、ＭＯＳＦＥＴの容量が低下して、当該出力信号の信号波形に歪みが生じてしまう。
【０００６】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能な、新規かつ改良された増幅器、増幅方法、およびフィルタを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の観点によれば、静電容量が可変する第１可変静電容量素子と、上記第１可変静電容量素子と電気的に接続され、上記第１可変静電容量素子と逆導電型であり、静電容量が可変する第２可変静電容量素子と、上記第１可変静電容量素子と上記第２可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する第１入力部とを備え、上記第１可変静電容量素子と上記第２可変静電容量素子とに上記バイアス電圧と上記電圧信号とが入力される場合は、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を第１の値とし、上記第１可変静電容量素子と上記第２の可変静電容量素子の静電容量を、上記第１の値よりも小さな第２の値として上記電圧信号を増幅する増幅器が提供される。
【０００８】
上記増幅器は、第１可変静電容量素子と、第２可変静電容量素子と、第１入力部とを備える。第１可変静電容量素子は静電容量が可変する。また、第２可変静電容量素子は、第１可変静電容量素子と逆導電型であり、静電容量が可変する。第１入力部は、第１可変静電容量素子と第２可変静電容量素子とに対してバイアス電圧と電圧信号とを選択的に入力する。第１可変静電容量素子と第２可変静電容量素子とは、上記バイアス電圧と上記電圧信号とが入力される場合には、静電容量を第１の値として、電荷を蓄える。そして、第１可変静電容量素子と第２可変静電容量素子とは、静電容量を上記第１の値よりも小さな第２の値へと減少させることにより、上記電圧信号を上記第２の値に対する上記第１の値の比倍に増幅した出力電圧信号を出力する。なお、上記バイアス電圧は、第１可変静電容量素子と第２可変静電容量素子とにおいて増幅分に相当する電荷が相殺されるため、実質的に増幅されない。
【０００９】
また上記バイアス電圧の増幅分をキャンセルするための電圧を、上記第１可変静電容量素子と上記第２可変静電容量素子とに印加するとしてもよい。
【００１０】
上記第１可変静電容量素子と上記第２可変静電容量素子とに、例えば、電源電圧を印加することにより、増幅された上記バイアス電圧の増幅分に相当する電荷を相殺することができる。
【００１１】
また、上記第１可変静電容量素子と上記第２可変静電容量素子とは、例えば、ＭＯＳバラクタであり、上記第１入力部は、例えば、第１スイッチを備え、上記第１可変静電容量素子と上記第２可変静電容量素子とのゲート端子は、それぞれ上記第１スイッチと接続され、上記第１可変静電容量素子のソース端子とドレイン端子とは、例えば、第２スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第２可変静電容量素子のソース端子とドレイン端子とは、例えば、第３スイッチを介して上記電源、またはグランドに接続され、上記第２スイッチが上記電源に接続される場合、上記第３スイッチはグランドに接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第１の値とし、上記第２スイッチがグランドに接続される場合、上記第３スイッチは上記電源に接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第２の値とするとしてもよい。
【００１２】
上記第１可変静電容量素子と上記第２可変静電容量素子とは、例えば、ＭＯＳバラクタであり、それぞれが互いに逆導電性を有する。また、第１入力部は、例えば、第１スイッチを備えており、上記バイアス電圧と上記電圧信号とを、第１スイッチの開閉に応じて選択的に上記第１可変静電容量素子と上記第２可変静電容量素子とへ入力する。第１可変静電容量素子と上記第２可変静電容量素子とのゲート端子は、それぞれ上記第１スイッチと接続される。また、上記第１可変静電容量素子のソース端子とドレイン端子とは、例えば、第２スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第２可変静電容量素子のソース端子とドレイン端子とは、例えば、第３スイッチを介して上記電源、またはグランドに接続される。
【００１３】
ここで、上記第２スイッチが上記電源に接続される場合、上記第３スイッチはグランドに接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第１の値とする。また、上記第２スイッチがグランドに接続される場合、上記第３スイッチは上記電源に接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第２の値とする。上記第２スイッチと上記第３スイッチとが、接続先を互いに異なるように動くことにより、互いに逆導電型の上記第１可変静電容量素子と上記第２可変静電容量素子とは、静電容量の増減が同一となる。
【００１４】
また、上記第１可変静電容量素子と上記第２可変静電容量素子とは、例えば、ＭＯＳバラクタであり、上記第１入力部は、第１スイッチを備え、上記第１可変静電容量素子のソース端子およびドレイン端子と、上記第２可変静電容量素子のソース端子およびドレイン端子とは、それぞれ上記第１スイッチと接続され、上記第２可変静電容量素子のゲート端子は、第２スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第１可変静電容量素子のゲート端子は、第３スイッチを介して上記電源、またはグランドに接続され、上記第２スイッチが上記電源に接続される場合、上記第３スイッチはグランドに接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第１の値とし、上記第２スイッチがグランドに接続される場合、上記第３スイッチは上記電源に接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第２の値とするとしてもよい。
【００１５】
上記第１可変静電容量素子と上記第２可変静電容量素子とは、例えば、ＭＯＳバラクタであり、それぞれが互いに逆導電性を有する。また、第１入力部は、例えば、第１スイッチを備えており、上記バイアス電圧と上記電圧信号とを、第１スイッチの開閉に応じて選択的に上記第１可変静電容量素子と上記第２可変静電容量素子とへ入力することができる。上記第１可変静電容量素子のソース端子およびドレイン端子と、上記第２可変静電容量素子のソース端子およびドレイン端子とは、それぞれ上記第１スイッチと接続される。また、上記第２可変静電容量素子のゲート端子は、例えば、第２スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第１可変静電容量素子のゲート端子は、例えば、第３スイッチを介して上記電源、またはグランドに接続される。
【００１６】
ここで、上記第２スイッチが上記電源に接続される場合、上記第３スイッチはグランドに接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第１の値とする。また、上記第２スイッチがグランドに接続される場合、上記第３スイッチは上記電源に接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第２の値とする。上記第２スイッチと上記第３スイッチとが、接続先を互いに異なるように動くことにより、互いに逆導電型の上記第１可変静電容量素子と上記第２可変静電容量素子とにおける静電容量の増減を同一とすることができる。かかる構成により、バイアス電圧を維持したまま、信号電圧を増幅することができる。
【００１７】
また、上記第１可変静電容量素子、または上記第２可変静電容量素子と同一導電型であり、ゲート幅が上記第１可変静電容量素子、および上記第２可変静電容量素子よりも小さな、少なくとも一つ以上の調整用可変静電容量素子と、上記少なくとも一つ以上の調整用可変静電容量素子のソース端子、およびドレイン端子それぞれを上記電源、またはグランドに接続する、例えば、少なくとも一つ以上の調整用スイッチとを備え、上記少なくとも一つ以上の調整用可変静電容量素子は、ゲート端子がそれぞれ上記第１スイッチと接続され、上記第１入力部に対して上記第１可変静電容量素子、または上記第２可変静電容量素子と並列に接続されるとしてもよい。
【００１８】
上記増幅器は、例えば、少なくとも一つ以上の調整用可変静電容量素子と、少なくとも一つ以上の調整用スイッチとを備える。上記調整用可変静電容量素子それぞれは、上記第１可変静電容量素子、または上記第２可変静電容量素子と同一導電型であり、ゲート幅が上記第１可変静電容量素子と上記第２可変静電容量素子とよりも小さな可変静電容量素子である。調整用可変静電容量素子のゲート（Ｇａｔｅ）端子は、上記第１スイッチとそれぞれ接続され、ソース（Ｓｏｕｒｃｅ）端子とドレイン（Ｄｒａｉｎ）端子とは、調整用可変静電容量素子と対応する上記調整用スイッチにそれぞれ接続される。上記調整用スイッチの接続状態を、上記第２スイッチ（調整用可変静電容量素子が、上記第１可変静電容量素子と同導電型の場合）、または上記第３スイッチ（調整用可変静電容量素子が、上記第２可変静電容量素子と同導電型の場合）と合わせることにより、間接的に上記第１可変静電容量素子のゲート端子の面積、または、上記第２可変静電容量素子のゲート端子の面積を調整することができる。
【００１９】
また、静電容量が可変する第３可変静電容量素子と、上記第３可変静電容量素子と電気的に接続され、上記第３可変静電容量素子と逆導電型であり、静電容量が可変する第４可変静電容量素子とをさらに備え、上記第３可変静電容量素子と上記第４可変静電容量素子とは、例えば、ＭＯＳバラクタであり、上記第３可変静電容量素子のソース端子およびドレイン端子と、上記第４可変静電容量素子のソース端子およびドレイン端子とは、それぞれ上記第１スイッチと接続され、上記第４可変静電容量素子のゲート端子は、上記第２スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第３可変静電容量素子のゲート端子は、上記第３スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第２スイッチが上記電源に接続される場合、上記第３スイッチはグランドに接続されて、上記第３可変静電容量素子と上記第４可変静電容量素子との静電容量を上記第１の値とし、上記第２スイッチがグランドに接続される場合、上記第３スイッチは上記電源に接続されて、上記第３可変静電容量素子と上記第４可変静電容量素子との静電容量を上記第２の値とするとしてもよい。
【００２０】
上記増幅器は、第３可変静電容量素子と第４可変静電容量素子とをさらに備えることができる。第３可変静電容量素子と第４可変静電容量素子とは、例えば、ＭＯＳバラクタであり、それぞれが互いに逆導電性を有する。第３可変静電容量素子と第４可変静電容量素子とのソース端子およびドレイン端子は、例えば、それぞれ上記第１スイッチと接続される。また、第４可変静電容量素子のゲート端子は、例えば、上記第２スイッチを介して電源電圧を出力する電源、またはグランドに接続され、第３可変静電容量素子のゲート端子は、例えば、上記第３スイッチを介して上記電源、またはグランドに接続される。
【００２１】
ここで、上記第２スイッチが上記電源に接続される場合、上記第３スイッチはグランドに接続されて、第３可変静電容量素子と第４可変静電容量素子との静電容量を第１の値とする。また、上記第２スイッチがグランドに接続される場合、上記第３スイッチは上記電源に接続されて、第３可変静電容量素子と第４可変静電容量素子との静電容量を第２の値とする。上記第２スイッチと上記第３スイッチとが、接続先を互いに異なるように動くことにより、互いに逆導電型の第３可変静電容量素子と第４可変静電容量素子とにおける静電容量の増減を同一とすることができる。かかる構成により、バイアス電圧を維持したまま、信号電圧を増幅することができる。
【００２２】
また、上記第１入力部は、上記バイアス電圧と、上記電圧信号としての差動信号を構成する正相電圧信号とを選択的に入力し、上記第１可変静電容量素子と上記第２可変静電容量素子とは、静電容量を上記第１の値よりも小さな第２の値として上記正相電圧信号を増幅し、静電容量が可変する第３可変静電容量素子と、上記第３可変静電容量素子と電気的に接続され、上記第３可変静電容量素子と逆導電型であり、静電容量が可変する第４可変静電容量素子と、上記第３可変静電容量素子と上記第４可変静電容量素子とに対して、上記バイアス電圧と、上記正相電圧信号と位相が反転した逆相電圧信号とを選択的に入力する第２入力部とをさらに備え、上記第３可変静電容量素子と上記第４可変静電容量素子とに上記バイアス電圧と上記逆相電圧信号とが入力される場合は、上記第３可変静電容量素子と上記第４可変静電容量素子との静電容量を第３の値とし、上記第３可変静電容量素子と上記第４の可変静電容量素子の静電容量を、上記第３の値よりも小さな第４の値として上記逆相電圧信号を増幅するとしてもよい。
【００２３】
上記増幅器は、第３可変静電容量素子と、第４可変静電容量素子と、第２入力部とをさらに備える。上記第３可変静電容量素子と上記第４可変静電容量素子とは、それぞれが互いに逆導電性を有しており、上記第１可変静電容量素子と上記第２可変静電容量素子と対応する。また、上記第２入力部は、上記第１入力部と対応する構成要素である。上記第１入力部は、上記バイアス電圧と、上記電圧信号としての差動信号を構成する正相電圧信号とを、上記第１可変静電容量素子と上記第２可変静電容量素子とへ選択的に入力する。また、上記第２入力部は、上記バイアス電圧と、上記正相電圧信号に対して位相が反転した逆相電圧信号とを、上記第３可変静電容量素子と上記第４可変静電容量素子とへ選択的に入力する。ここで、上記第１入力部と上記第２入力部とにおける上記正相電圧信号、または上記逆相電圧信号の入力は、同期して行われる。したがって、上記増幅器は、上記第１可変静電容量素子と上記第２可変静電容量素子とから上記正相電圧信号を増幅した出力電圧信号を出力し、また、上記第３可変静電容量素子と上記第４可変静電容量素子とから上記逆相電圧信号を増幅した出力電圧信号を出力することにより、差動信号を出力する。
【００２４】
また、上記第１可変静電容量素子、上記第２可変静電容量素子、上記第３可変静電容量素子、および上記第４可変静電容量素子は、例えば、ＭＯＳバラクタであり、上記第１入力部は、例えば、第１スイッチを備え、上記第２入力部は、例えば、第２スイッチを備え、上記第１可変静電容量素子と上記第２可変静電容量素子とのゲート端子は上記第１スイッチと接続され、上記第３可変静電容量素子と上記第４可変静電容量素子とのゲート端子は上記第２スイッチと接続され、上記第１可変静電容量素子と上記第３可変静電容量素子とのソース端子、および／または、ドレイン端子は、例えば、第３スイッチを介して電源電圧を出力する電源、またはグランドに接続され、上記第２可変静電容量素子と上記第４可変静電容量素子とのソース端子、および／または、ドレイン端子は、例えば、第４スイッチを介して上記電源、またはグランドに接続され、上記第３スイッチが上記電源に接続される場合、上記第４スイッチはグランドに接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第１の値とするとともに、上記第３可変静電容量素子と上記第４可変静電容量素子との静電容量を上記第３の値とし、上記第３スイッチがグランドに接続される場合、上記第４スイッチは上記電源に接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第２の値とするとともに、上記第３可変静電容量素子と上記第４可変静電容量素子との静電容量を上記第４の値とするとしてもよい。
【００２５】
上記第１可変静電容量素子と上記第２可変静電容量素子とは、例えば、ＭＯＳバラクタであり、それぞれが互いに逆導電性を有する。同様に、上記第３可変静電容量素子と上記第４可変静電容量素子とは、例えば、ＭＯＳバラクタであり、それぞれが互いに逆導電性を有する。また、第１入力部は、例えば、第１スイッチを備えており、上記バイアス電圧と上記正相電圧信号とを、第１スイッチの開閉に応じて選択的に上記第１可変静電容量素子と上記第２可変静電容量素子とへ入力する。同様に、第２入力部は、例えば、第２スイッチを備えており、上記バイアス電圧と上記逆相電圧信号とを、第２スイッチの開閉に応じて選択的に上記第３可変静電容量素子と上記第４可変静電容量素子とへ入力する。第１可変静電容量素子と上記第２可変静電容量素子とのゲート端子は、それぞれ上記第１スイッチと接続され、第３可変静電容量素子と上記第４可変静電容量素子とのゲート端子は、それぞれ上記第２スイッチと接続される。ここで、上記第１可変静電容量素子と上記第３可変静電容量素子とのソース端子、および／または、ドレイン端子は、例えば、第３スイッチを介して電源電圧を出力する電源、またはグランドに接続され、また、上記第２可変静電容量素子と上記第４可変静電容量素子とのソース端子、および／または、ドレイン端子は、例えば、第４スイッチを介して上記電源、またはグランドに接続される。
【００２６】
ここで、上記第２スイッチが上記電源に接続される場合、上記第３スイッチはグランドに接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第１の値とし、上記第３可変静電容量素子と上記第４可変静電容量素子との静電容量を上記第３の値とする。また、上記第２スイッチがグランドに接続される場合、上記第３スイッチは上記電源に接続されて、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を上記第２の値とし、上記第３可変静電容量素子と上記第４可変静電容量素子との静電容量を上記第４の値とする。上記第２スイッチと上記第３スイッチとが、接続先を互いに異なるように動くことにより、互いに逆導電型の上記第１可変静電容量素子と上記第２可変静電容量素子、および、互いに逆導電型の上記第３可変静電容量素子と上記第４可変静電容量素子とは、静電容量の増減が同一となる。
【００２７】
また、上記第１可変静電容量素子と上記第２の可変静電容量素子とは、上記電圧信号を減衰させる場合には静電容量を上記第１の値よりも大きな第３の値とし、上記第１入力部に対して上記第１可変静電容量素子と並列に接続され、上記第１可変静電容量素子と同一導電型であって静電容量が可変する少なくとも一つの第３可変静電容量素子と、上記第１入力部に対して上記第２可変静電容量素子と並列に接続され、上記第２可変静電容量素子と同一導電型であって静電容量が可変する少なくとも一つの第４可変静電容量素子と；
をさらに備えるとしてもよい。
【００２８】
上記第１可変静電容量素子と上記第２の可変静電容量素子とは、静電容量を上記第１の値よりも大きな第３の値とすることにより、上記電圧信号を上記第３の値に対する上記第１の値の比倍に減衰させることができる。また、上記増幅器は、少なくとも一つの第３可変静電容量素子と、少なくとも一つの第４可変静電容量素子とをさらに備える。上記第３可変静電容量素子は、上記第１可変静電容量素子と同一導電型であり、静電容量が可変する。また、上記第４可変静電容量素子は、上記第２可変静電容量素子と同一導電型であり、静電容量が可変する。ここで、上記第３可変静電容量素子と上記第４可変静電容量素子とは、上記第１可変静電容量素子と上記第２可変静電容量素子と同様に、静電容量を上記第１の値よりも小さな第２の値へと減少させることにより、上記第２の値に対する上記第１の値の比倍に増幅し、また、静電容量を上記第１の値よりも大きな第３の値とすることにより、上記電圧信号を上記第３の値に対する上記第１の値の比倍に減衰させることができる。したがって、上記第１可変静電容量素子と上記第２可変静電容量素子とにおける静電容量の増減と、上記第３可変静電容量素子と上記第４可変静電容量素子とにおける静電容量の増減とを、独立に変えることにより、上記増幅器から出力される出力電圧信号のゲインを切り替えることが可能となる。
【００２９】
また、所定の静電容量を有し、上記所定の静電容量に相当する電荷を蓄えることが可能な少なくとも一つの静電容量素子を、上記第１入力部の前段に備え、上記第１入力部が入力する上記電圧信号は、上記第１可変静電容量素子、および上記第２可変静電容量素子と、上記少なくとも一つの静電容量素子とのチャージシェアリングによる電圧信号であるとしてもよい。
【００３０】
上記増幅器には、上記第１入力部の前段に備わる少なくとも一つの静電容量素子と、上記第１可変静電容量素子、および上記第２可変静電容量素子とのチャージシェアリングによる電圧信号が入力され、当該チャージシェアリングによる電圧信号を増幅することができる。したがって、上記増幅器は、例えば、ＳＩＮＣフィルタで構成されるチャージドメインフィルタ回路の最終段に用いることができる。
【００３１】
また、上記ＭＯＳバラクタは、例えば、反転モードのＭＯＳバラクタであるとしてもよい。
【００３２】
また、上記ＭＯＳバラクタは、例えば、蓄積モードのＭＯＳバラクタであるとしてもよい。
【００３３】
上記ＭＯＳバラクタは、例えば、反転モードのＭＯＳバラクタ、または、蓄積モードのＭＯＳバラクタとすることができる。上記反転モードのＭＯＳバラクタと上記蓄積モードのＭＯＳバラクタとは、静電容量の増減の仕組みが異なるが、双方ともに静電容量の増減が可能であるので、増幅器は、入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することができる。
【００３４】
また、上記目的を達成するために、本発明の第２の観点によれば、静電容量が可変する第１可変静電容量部と、上記第１可変静電容量部と電気的に接続され、静電容量が可変する第２可変静電容量部と、上記第１可変静電容量部と上記第２可変静電容量部とに対してバイアス電圧と電圧信号とを選択的に入力する第１入力部とを備え、上記第１可変静電容量部および上記第２可変静電容量部それぞれは、例えば、同一の構成要素の組み合わせからなり、上記第１可変静電容量部と上記第２可変静電容量部とに上記バイアス電圧と上記電圧信号とが入力される場合は、上記第１可変静電容量部および上記第２可変静電容量部それぞれの静電容量を、それぞれ同一の第１の値とし、上記第１可変静電容量部および上記第２可変静電容量部それぞれの静電容量を、上記第１の値よりも小さなそれぞれ同一の第２の値として上記電圧信号を増幅する増幅器が提供される。
【００３５】
かかる構成により、第１可変静電容量部および第２可変静電容量部それぞれの静電容量を、それぞれ同一とすることができるので、バイアス電圧を維持したまま、信号電圧を増幅することができる。
【００３６】
また、上記目的を達成するために、本発明の第３の観点によれば、静電容量が可変する第１可変静電容量素子と、上記第１可変静電容量素子と逆導電型であり、静電容量が可変する第２可変静電容量素子とを備える増幅器に係る増幅方法であって、上記第１可変静電容量素子と上記第２可変静電容量素子とにバイアス電圧と電圧信号とを入力し、第１静電容量に対応する第１電荷を蓄積するステップと、上記第１電荷と、上記バイアス電圧および上記電圧信号に対応する電圧とを保持するステップと、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を、第１静電容量から、上記第１静電容量よりも小さな第２静電容量に減少させて、上記電圧信号を増幅するステップとを有する増幅方法が提供される。
【００３７】
また、上記電圧信号を増幅するステップは、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を、第１静電容量から上記第２静電容量に減少させるステップと、上記第２静電容量に対する上記第１静電容量の比に応じて、上記バイアス電圧と上記電圧信号とを増幅するステップと、上記第１可変静電容量素子と上記第２可変静電容量素子とにおいて増幅されたバイアス電圧の増幅量に相当する電荷を相殺するステップとをさらに有するとしてもよい。
【００３８】
かかる方法を用いることにより、入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することができる。
【００３９】
また、上記目的を達成するために、本発明の第４の観点によれば、バイアス電圧と電圧信号とが入力され、上記電圧信号を増幅して出力する増幅部と、上記バイアス電圧と上記電圧信号とを、上記増幅部に選択的に入力する第１スイッチ部と、上記増幅部から出力される電圧信号を選択的に出力する第２スイッチ部とを備え、上記増幅部は、静電容量が可変する第１可変静電容量素子と、上記第１可変静電容量素子と電気的に接続され、上記第１可変静電容量素子と逆導電型であり、静電容量が可変する第２可変静電容量素子とを備え、上記第１可変静電容量素子と上記第２可変静電容量素子とに上記バイアス電圧と上記電圧信号とが入力される場合は、上記第１可変静電容量素子と上記第２可変静電容量素子との静電容量を第１の値とし、上記第１可変静電容量素子と上記第２の可変静電容量素子の静電容量を、上記第１の値よりも小さな第２の値として上記電圧信号を増幅するフィルタが提供される。
【００４０】
かかる構成により、入力されるバイアス電圧を維持したまま、信号電圧を増幅して出力することができる。
【００４１】
また、上記増幅部を上記電圧信号が入力される前の初期状態に設定する第３スイッチ部をさらに備えるとしてもよい。
【００４２】
かかる構成により、バイアス電圧と電圧信号との入力が繰り返し行われた場合であっても、入力されるバイアス電圧を維持したまま、信号電圧の増幅効率を保った状態で、信号電圧を増幅して出力することができる。
【００４３】
また、上記目的を達成するために、本発明の第５の観点によれば、バイアス電圧と電圧信号とが入力され、上記電圧信号を増幅して出力する増幅部と、上記バイアス電圧と上記電圧信号とを、上記増幅部に選択的に入力する第１スイッチ部と、上記増幅部から出力される電圧信号を選択的に出力する第２スイッチ部とを備え、上記増幅部は、静電容量が可変する第１可変静電容量部と、上記第１可変静電容量部と電気的に接続され、静電容量が可変する第２可変静電容量部とを備え、上記第１可変静電容量部および上記第２可変静電容量部それぞれは、同一の構成要素の組み合わせからなり、上記第１可変静電容量部と上記第２可変静電容量部とに上記バイアス電圧と上記電圧信号とが入力される場合は、上記第１可変静電容量部および上記第２可変静電容量部それぞれの静電容量を、それぞれ同一の第１の値とし、上記第１可変静電容量部および上記第２可変静電容量部それぞれの静電容量を、上記第１の値よりも小さなそれぞれ同一の第２の値として上記電圧信号を増幅するフィルタが提供される。
【００４４】
かかる構成により、入力されるバイアス電圧を維持したまま、信号電圧を増幅して出力することができる。
【発明の効果】
【００４５】
本発明によれば、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能となる。また、本発明によれば、フィルタに入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能となる。
【発明を実施するための最良の形態】
【００４６】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００４７】
（離散時間パラメトリック増幅器の原理）
まず、離散時間パラメトリック増幅器が電圧信号を増幅する原理について図１を参照しつつ説明する。なお、図１（ａ）は、離散時間パラメトリック増幅器が電荷を蓄えるＴｒａｃｋ状態を示す図であり、図１（ｂ）は、蓄えられた電荷を保持するＨｏｌｄ状態を示す図である。また、図１（ｃ）は、電圧を増幅するＢｏｏｓｔ状態を示す図である。
【００４８】
図１に示すように、この離散時間パラメトリック増幅器は、入力電圧Ｖｉを出力する電源と、静電容量が可変する可変静電容量素子と、当該可変静電容量素子に対する入力電圧Ｖｉの入力を制御するスイッチＳＷで構成される。
【００４９】
このパラメトリック増幅器の概要動作について説明すると以下の通りである。まず、Ｔｒａｃｋ状態（図１（ａ））においては、スイッチＳＷがオン（ＯＮ）状態とされるため、入力電圧ＶｉがスイッチＳＷを通じて静電容量がＣｉの可変静電容量素子に印加される。このため、可変静電容量素子の両端には、入力電圧Ｖｉと、可変静電容量素子の容量Ｃｉの積として与えられる電荷Ｑ（＝Ｃｉ・Ｖｉ）が蓄えられる。
【００５０】
この状態において、スイッチＳＷがＯＦＦに変化し、パラメトリック増幅器がＨｏｌｄ状態（図１（ｂ））に遷移すると、可変静電容量素子には、Ｔｒａｃｋ状態において蓄積された電荷Ｑが保持され、この結果、当該可変静電容量素子の両電極間の電位差はスイッチＳＷが開く直前の入力電圧Ｖｉに保持される。
【００５１】
この状態において、図１（ｃ）に示すように、可変静電容量素子の静電容量がＣｉからＣｏに変化した場合、可変静電容量素子の両電極間に発生する電位差は、以下のように変化する。
【００５２】
【数１】
2008099224.tif 000003
【００５３】
このように、容量変化後の電極間電位差は、（Ｃｉ／Ｃｏ）に比例することとなる。したがって、かかる関係から可変静電容量素子の容量をＣｏ＜Ｃｉとすることにより、可変静電容量素子の両電極間に発生する電位差を「ｋ」倍にＢｏｏｓｔ（増幅）させることができる（ただし、Ｃｉ＜Ｃｏの場合には、電極間電位差は減衰される）。なお、数式１における「ｋ」は、容量変化比と呼ばれる。
【００５４】
（従来のＭＯＳＦＥＴパラメトリック増幅における問題）
次に、上記離散時間パラメトリック増幅器の原理を利用した、従来のＭＯＳＦＥＴパラメトリック増幅器の問題について、図２〜５を参照して説明する。
【００５５】
［第１の問題］
図２は、従来のＭＯＳＦＥＴパラメトリック増幅器におけるｎ（negative）−ＭＯＳＦＥの構造を示す説明図である。なお、図２において（ａ）には、Ｔｒａｃｋ状態が示されており、（ｂ）には、Ｂｏｏｓｔ状態が示されている。
【００５６】
図２に示すように、従来のＭＯＳＦＥＴパラメトリック増幅器においては、バイアス電圧源がスイッチＳＷ１＿１を介してｎ−ＭＯＳＦＥＴのＧａｔｅ端子に接続され、このスイッチＳＷ１＿１の接続状態（ＯＮ／ＯＦＦ状態）に応じてＧａｔｅ端子にバイアス電圧Ｖｂｉａｓが印加されるようになっている。また、Ｓｏｕｒｃｅ端子、およびＤｒａｉｎ端子には、スイッチＳＷ２＿１を介して、電源電圧Ｖｄｄを出力する電源（以下、「電源電圧源」という。）、または、グランドが接続されており、スイッチＳＷ２＿１の接続状態に応じてＳｏｕｒｃｅ端子、およびＤｒａｉｎ端子に印加される電圧が切替可能とされている。なお、Ｂｕｌｋ端子はグランドに接続されている。
【００５７】
上記ＭＯＳＦＥＴパラメトリック増幅器は、Ｔｒａｃｋ状態において、スイッチＳＷ１＿１がＯＮ、スイッチＳＷ２＿１がグランドに接続された状態となる（図２（ａ））。この結果、Ｇａｔｅ端子にバイアス電圧Ｖｂｉａｓが印加されるとともに、Ｓｏｕｒｃｅ端子とＤｒａｉｎ端子がグランド電圧に維持される。ここで、バイアス電圧Ｖｂｉａｓをｎ−ＭＯＳＦＥＴの閾値電圧Ｖｔよりも高く設定した場合、ｎ−ＭＯＳＦＥＴは強い反転状態となり、酸化膜ＡとＰ基盤（Ｐ−ｓｕｂｓｔｒａｔｅ）との界面には反転層Ｂが形成され、電子（Electrons）が蓄積される。この結果として、ｎ−ＭＯＳＦＥＴの静電容量は増大する。
【００５８】
次に、図２（ｂ）に示すように、スイッチＳＷ１＿１がＯＦＦ、スイッチＳＷ２＿１が電源電圧源側に接続されると、Ｓｏｕｒｃｅ端子とＤｒａｉｎ端子に電源電圧Ｖｄｄが印加され、かつ、バイアス電圧Ｖｂｉａｓは印加されていない状態に変化する。この状態においては、Ｓｏｕｒｃｅ端子とＤｒａｉｎ端子に印加された電源電圧Ｖｄｄにより、図２（ａ）において酸化膜ＡとＰ基盤（Ｐ−ｓｕｂｓｔｒａｔｅ）との界面に生じた反転層Ｂが消失し、負イオン（Negative  Ions）が増えてｎ−ＭＯＳＦＥＴの静電容量は減少する。また、このとき、Ｇａｔｅ端子には電荷が保持されている状態にあるので、図２（ｂ）のようにスイッチの接続状態が変化し、静電容量の変化が生じるとＧａｔｅ端子の電圧はバイアス電圧Ｖｂｉａｓを容量変化比倍にＢｏｏｓｔ（増幅）した値に変化することになる（数式１参照）。なお、図２では、ｎ−ＭＯＳＦＥＴを示したが、ｐ（positive）−ＭＯＳＦＥＴであっても、導電性が逆となり、また、Ｂｕｌｋ端子が電源電圧Ｖｄｄを出力する電源電圧源側に接続されるという違いはあるが、Ｇａｔｅ端子の電圧の増幅の原理は同様となる。以下、従来のＭＯＳＦＥＴパラメトリック増幅器の説明は、ｎ−ＭＯＳＦＥＴを用いて行う。
【００５９】
ところで、上述したように、Ｇａｔｅ端子の電圧の変化（増幅）は、反転層Ｂの変化に起因して生じる。ここで、ＭＯＳＦＥＴの場合、Ｇａｔｅ端子−Ｓｏｕｒｃｅ端子間、またはＧａｔｅ端子−Ｄｒａｉｎ端子間（図２（ｂ）におけるＣ）の電位差、すなわち、Ｇａｔｅ端子に印加される電圧の大きさに留意しつつ、素子の耐圧性を決めなければならない。このため、静電容量の変化によってＧａｔｅ端子の電圧がＢｏｏｓｔされると、Ｇａｔｅ端子の電圧を増幅したＭＯＳＦＥＴ（すなわち、実際にＢｏｏｓｔを行っているＭＯＳＦＥＴ）の耐圧性だけではなく、当該増幅された電圧が入力される後段のＭＯＳＦＥＴの耐圧性をも考慮しなければならなくなる。したがって、従来のＭＯＳＦＥＴパラメトリック増幅器を備える回路では、ＭＯＳＦＥＴパラメトリック増幅器から出力される出力信号の取り扱いが難しくなる。
【００６０】
［第２の問題］
次に、上記従来のＭＯＳＦＥＴパラメトリック増幅器における第２の問題について、図３、および図４を参照しつつ説明する。なお、図３は、上述した図２の模式図を回路図化した図であり、図３（ａ）に、Ｔｒａｃｋ状態、図３（ｂ）に、Ｂｏｏｓｔ状態を各々示している。
【００６１】
また、図４は、図３に示す従来のＭＯＳＦＥＴパラメトリック増幅器１０に係る信号の波形を示す説明図であり、図４（ａ）には、図３が備えるスイッチを制御する制御クロック信号、図４（ｂ）には、従来のＭＯＳＦＥＴパラメトリック増幅器１０に入力される入力電圧信号Ｖｉｎｐｕｔ１＿１、また、図４（ｃ）には、従来のＭＯＳＦＥＴパラメトリック増幅器１０から出力される出力電圧信号Ｖｏｕｔｐｕｔ１＿１を各々示している。
【００６２】
ここで、従来のＭＯＳＦＥＴパラメトリック増幅器１０において、以下の関係が成立する場合を想定する。
（１）スイッチＳＷ１＿１が、図４（ａ）に示すクロック信号φ１＿１と同期して作動し、クロック信号φ１＿１がハイ（high）の時「ＯＮ」、ロー(low)の時「ＯＦＦ」。
（２）スイッチＳｗ２＿１が、図４（ａ）に示すクロック信号φ２＿１と同期して作動し、クロック信号φ２＿１がハイ（high）の時「電源電圧源側に接続」、ロー(low)の時「グランド側に接続」。
【００６３】
なお、従来のＭＯＳＦＥＴパラメトリック増幅器１０に入力される入力電圧信号Ｖｉｎｐｕｔ１＿１は、図４（ｂ）に示すように、バイアス電圧Ｖｂｉａｓと電圧信号Ｖｉｎとが重畳された信号である。
【００６４】
この例においては、クロック信号φ１＿１が「ハイ」になっている間、スイッチＳＷ１＿１が「ＯＮ」となり、また、このとき、クロック信号φ１＿１に対して反転したクロック信号φ２＿１は「ロー」となりスイッチＳＷ２＿１がグランドに接続される。この結果、従来のＭＯＳＦＥＴパラメトリック増幅器１０は、Ｔｒａｃｋ状態（図３（ａ））となり、Ｇａｔｅ酸化膜のＰ基盤側に反転層が形成されて、Ｇａｔｅ端子の電圧が入力電圧信号Ｖｉｎｐｕｔ１＿１に追従して変化し、ｎ−ＭＯＳＦＥＴに電荷が蓄積される。
【００６５】
次に、クロック信号φ１＿１が「ロー」に変化すると、スイッチＳＷ１＿１が「ＯＦＦ」となる。また、このとき、クロック信号φ２＿１は、クロック信号φ１＿１に追従して「ハイ」となり、スイッチＳＷ２＿１が電源電圧源に接続される（実際には、両信号の反転タイミングは、ずれているが、この点については後述する）。この結果、従来のＭＯＳＦＥＴパラメトリック増幅器１０は、Ｂｏｏｓｔ状態に遷移し、ｎ−ＭＯＳＦＥＴの静電容量は減少する。このとき、ｎ−ＭＯＳＦＥＴのＧａｔｅ端子は電荷を保持しているので、数式１に示すように静電容量の変化に応じて、入力電圧信号Ｖｉｎｐｕｔ１＿１が容量変化比倍に増幅された値となる。なお、図３では示していないが、図４（ａ）に示すように、クロック信号φ１＿１が立ち下がってからクロック信号φ２＿１が立ち上がることで（すなわち、両信号の反転タイミングに時間差があることにより）、図３（ａ）に示すＴｒａｃｋ状態からＨｏｌｄ状態を経て、図３（ｂ）に示すＢｏｏｓｔ状態に遷移する。
【００６６】
ここで、この従来のＭＯＳＦＥＴパラメトリック増幅器１０がＢｏｏｓｔ状態に遷移した際の、ｎ−ＭＯＳＦＥＴのＧａｔｅ端子の電圧（Ｂｏｏｓｔ電圧）、すなわち、ＭＯＳＦＥＴパラメトリック増幅器１０の出力電圧Ｖｏｕｔｐｕｔ１＿１を考える。このとき、図４（ｃ）に示すように、出力電圧Ｖｏｕｔｐｕｔ１＿１は、入力電圧Ｖｉｎｐｕｔ１＿１（＝バイアス電圧Ｖｂｉａｓ+電圧信号Ｖｉｎ）が容量変化比倍（ｋ倍）に増幅された値となる。すなわち、本来Ｂｏｏｓｔすべき電圧信号Ｖｉｎのみならず、バイアス電圧Ｖｂｉａｓもこれに伴って容量変化比倍されてしまうのである。したがって、従来のＭＯＳＦＥＴパラメトリック増幅器１０を備える回路では、出力電圧Ｖｏｕｔｐｕｔ１＿１が必要以上に高くなってしまい、回路の微細化や低消費電力化に適さなくなる。なお、図４（ｃ）では、増幅された電圧信号Ｖｉｎが一部ｋ’（０＜ｋ’＜ｋ）倍の増幅となるなど、出力電圧Ｖｏｕｔｐｕｔ１＿１に歪みが生じているが、これについては、次述する。
【００６７】
［第３の問題］
上述した従来のＭＯＳＦＥＴパラメトリック増幅器１０における第２の問題では、出力電圧Ｖｏｕｔｐｕｔ１＿１が必要以上に大きくなることを述べたが、図４（ｃ）を参照すると、出力電圧Ｖｏｕｔｐｕｔ１＿１に上述した歪みが生じていることが分かる。そこで、次に、従来のＭＯＳＦＥＴパラメトリック増幅器１０における第３の問題として、出力電圧Ｖｏｕｔｐｕｔ１＿１に歪みが生じる問題を取り上げる。
【００６８】
図５は、従来のＭＯＳＦＥＴパラメトリック増幅器１０における出力電圧信号Ｖｏｕｔｐｕｔの歪みの要因を示す説明図である。図５（ａ）は、図４（ｃ）の出力電圧信号Ｖｏｕｔｐｕｔ１＿１を連続時間波形として抜き出した周波数５ＭＨｚの波形を示す説明図である。また、図５（ｂ）は、図５（ａ）の周波数スペクトラムを示す説明図である。
【００６９】
図５（ｂ）を参照すると、５ＭＨｚの基本波以外に、−６０［ｄＢ］のＤＣ（direct  current）成分と５ＭＨｚより周波数が大きな高調波成分が存在しており、これらのＤＣ成分と高調波成分とが、出力電圧Ｖｏｕｔｐｕｔ１＿１を歪ませている。上記歪みは、出力電圧Ｖｏｕｔｐｕｔ１＿１が電源電圧Ｖｄｄよりも大きくなった際に、ｎ−ＭＯＳＦＥＴの静電容量が低下することに起因している。このため、図４（ｃ）において、出力電圧Ｖｏｕｔｐｕｔ１＿１に生じる歪みは容量変化比が大きくなればなるほど、大きくなるという関係を有する。
【００７０】
すなわち、従来のＭＯＳＦＥＴパラメトリック増幅器１０を備える回路では、ＭＯＳＦＥＴパラメトリック増幅器から出力される出力電圧Ｖｏｕｔｐｕｔ１＿１のＢｏｏｓｔ時に、出力電圧Ｖｏｕｔｐｕｔ１＿１に歪みが生じるため、出力電圧Ｖｏｕｔｐｕｔ１＿１を受け取る構成要素が、適宜出力電圧Ｖｏｕｔｐｕｔ１＿１の補正などを行わなければならなくなってしまう。
【００７１】
以上のように、従来のＭＯＳＦＥＴパラメトリック増幅器１０は、ＭＯＳＦＥＴパラメトリック増幅器に入力されるバイアス電圧と電圧信号とが重畳されたまま一緒に増幅されてしまうため、少なくとも上述した３つの問題を生じさせる。そこで、本実施形態に係る増幅器においては、概略、以下の手法により、上記問題を解決する手法を採用することとした。
【００７２】
（本発明に係る増幅器における増幅の原理）
まず、本発明に係る増幅器の増幅原理について図６および図７を参照しつつ説明する。なお、図６は、本発明の実施形態に係る増幅器のＴｒａｃｋ状態とＨｏｌｄ状態とを示す説明図であり、図６（ａ）は、Ｔｒａｃｋ状態、図６（ｂ）は、Ｈｏｌｄ状態を夫々示している。
【００７３】
また、図７は、本発明の実施形態に係る増幅器のＢｏｏｓｔ状態における電荷の移動を示す説明図であり、図７（ａ）〜（ｃ）は、各々、Ｂｏｏｓｔ状態における電荷の移動を経時的に示している。
【００７４】
図６と図７を参照すると、本発明の実施形態に係る増幅器は、（１）静電容量が可変する第１可変静電容量素子Ｐと、（２）第１可変静電容量素子Ｐと逆導電型の第２可変静電容量素子Ｎとを有しており、第１可変静電容量素子Ｐと逆導電型の第２可変静電容量素子Ｎとには、スイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとが入力される。また、第１可変静電容量素子Ｐは電源電圧源と接続され、第２可変静電容量素子Ｎはグランドに接続される。なお、図６と図７とでは、バイアス電圧をＶｄｄ／２としたが、上記に限られないことは、言うまでもない。
【００７５】
まず、図６（ａ）に示すように、スイッチＳＷ１が「ＯＮ」状態の時、バイアス電圧Ｖｄｄ／２と電圧信号ＶｉｎとがスイッチＳＷ１を通じて入力されることにより、第１可変静電容量素子Ｐの両端には、Ｖｐ１＝Ｖｄｄ／２−Ｖｉｎが印加され、また、第２可変静電容量素子Ｎの両端には、Ｖｎ１＝Ｖｄｄ／２＋Ｖｉｎが印加される。この結果、第１可変静電容量素子Ｐと第２可変静電容量素子Ｎに電荷が蓄えられる。
【００７６】
この状態において、スイッチＳＷ１が開いてバイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとが入力されていない状態（Ｈｏｌｄ状態）になると、増幅器においては以下の関係が成立する。
（１）第１可変静電容量素子ＰのＧａｔｅ端子（図６（ｂ）におけるスイッチＳＷ１と接続される側の端子）には、スイッチＳＷ１が開く直前の電荷Ｑｐ１＝−Ｃ１・Ｖｐ１＝−Ｃ１（Ｖｄｄ／２−Ｖｉｎ）が保持される。
（２）第２可変静電容量素子ＮのＧａｔｅ端子（図６（ｂ）におけるスイッチＳＷ１と接続される側の端子）には、スイッチＳＷ１が開く直前の電荷Ｑｎ１＝Ｃ１・Ｖｎ１＝Ｃ１（Ｖｄｄ／２＋Ｖｉｎ）が保持される。
【００７７】
ここで、第１可変静電容量素子ＰのＧａｔｅ端子と第２可変静電容量素子ＮのＧａｔｅ端子とにおける電荷の差分は、電圧信号Ｖｉｎに比例した量となる。
【００７８】
次に図７を参照してＢｏｏｓｔ状態について説明する。図７（ａ）は、図６（ｂ）と同様にＨｏｌｄ状態を示す図であるが、Ｂｏｏｓｔ状態における電荷の移動を説明するために、図６（ｂ）にはないスイッチＳＷ０を更に設けた構成として示している。ここで、スイッチＳＷ０は、図７に示すように、第１可変静電容量素子Ｐと電源電圧源との接続を制御するスイッチであるが、説明の便宜上の架空のスイッチである。つまり、図６（ｂ）と図７（ａ）とは、実質的に同一である。
【００７９】
図７（ａ）を参照すると、スイッチＳＷ０が開いているため、図６（ｂ）と同様に第１可変静電容量素子ＰのＧａｔｅ端子の電荷は、Ｑｐ１＝−Ｃ１・Ｖｐ１＝−Ｃ１（Ｖｄｄ／２−Ｖｉｎ）であり、また、第２可変静電容量素子ＮのＧａｔｅ端子の電荷は、Ｑｎ１＝Ｃ１・Ｖｎ１＝Ｃ１（Ｖｄｄ／２＋Ｖｉｎ）となる。なお、その他の状態は、図６（ｂ）と同様である。
【００８０】
この状態で、第１可変静電容量素子Ｐの静電容量と第２可変静電容量素子Ｎの静電容量を「１／ｋ」倍（すなわち、変化後の静電容量Ｃ２＝Ｃ１／ｋ）に減少させた場合を想定する（図７（ｂ））。このとき、第１可変静電容量素子ＰのＧａｔｅ端子の電荷は、Ｑｐ１＝−Ｃ１・Ｖｐ１＝−Ｃ１（Ｖｄｄ／２−Ｖｉｎ）＝−ｋＣ２（Ｖｄｄ／２−Ｖｉｎ）と表すことができ、同様に、第２可変静電容量素子ＮのＧａｔｅ端子の電荷は、Ｑｎ１＝Ｃ１・Ｖｎ１＝Ｃ１（Ｖｄｄ／２＋Ｖｉｎ）＝ｋＣ２（Ｖｄｄ／２＋Ｖｉｎ）と表すことができる。
【００８１】
また、第１可変静電容量素子Ｐの両端にかかる電圧Ｖｐ２’は、Ｖｐ２’＝ｋ（Ｖｄｄ／２−Ｖｉｎ）となり、容量変化比ｋ倍に増幅される。同様に、第２可変静電容量素子Ｎの両端にかかる電圧Ｖｎ２’は、Ｖｎ２’＝ｋ（Ｖｄｄ／２＋Ｖｉｎ）となり、容量変化比ｋ倍に増幅される。なお、上記電圧の増幅の原理は、上述した数式１に示す離散時間パラメトリック増幅器の原理と同様である。
【００８２】
次に、図７（ｃ）に示すように、図７（ｂ）の状態から、スイッチＳＷ０が閉じられると、第１可変静電容量素子Ｐが電源電圧源に接続される。このとき、第１可変静電容量素子Ｐと第２可変静電容量素子Ｎとには、電源電圧Ｖｄｄがかかり、第１可変静電容量素子Ｐから電源電圧源側へ電荷Ｑ’＝（ｋ−１）Ｃ２・Ｖｄｄ／２が移動する。そして、電荷Ｑ’の移動と同時に、第１可変静電容量素子ＰのＧａｔｅ端子と第２可変静電容量素子ＮのＧａｔｅ端子とでは、電荷Ｑ’に相当する量の電荷が消滅することとなる。すなわち、第１可変静電容量素子ＰのＧａｔｅ端子の電荷は、Ｑｐ２＝−Ｃ２（Ｖｄｄ／２−ｋＶｉｎ）となり、また、第２可変静電容量素子ＮのＧａｔｅ端子の電荷は、Ｑｎ２＝Ｃ２（Ｖｄｄ／２＋ｋＶｉｎ）となる。
【００８３】
ここで、第１可変静電容量素子ＰのＧａｔｅ端子と第２可変静電容量素子ＮのＧａｔｅ端子とにおける電荷の差分は保持されるため、第１可変静電容量素子Ｐの両端にかかる電圧Ｖｐ２は、数式２で表され、また、第２可変静電容量素子Ｎの両端にかかる電圧Ｖｎ２は、数式３で表される。
【００８４】
【数２】
2008099224.tif 000004
【００８５】
【数３】
2008099224.tif 000005
【００８６】
したがって、本発明の実施形態に係る増幅器は、バイアス電圧と電圧信号とが重畳されたまま一緒に増幅される従来のＭＯＳＦＥＴパラメトリック増幅器１０とは異なり、電圧信号Ｖｉｎはｋ（容量変化比）倍に増幅されるが、バイアス電圧Ｖｄｄ／２＝Ｖｂｉａｓは増幅されない。したがって、本発明の実施形態に係る増幅器は、従来のＭＯＳＦＥＴパラメトリック増幅器１０のように必要以上に出力電圧が大きくなることはないので、上述した従来のＭＯＳＦＥＴパラメトリック増幅器１０における３つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。
【００８７】
なお、上記では、第１可変静電容量素子Ｐおよび第２可変静電容量素子Ｎについて、図６、図７におけるスイッチＳＷ１と接続される側の端子を、それぞれ第１可変静電容量素子ＰのＧａｔｅ端子、第２可変静電容量素子ＮのＧａｔｅ端子として説明した。しかしながら、本発明に係る増幅器における増幅の原理は、上記の場合に限られず、例えば、図６、図７におけるスイッチＳＷ１と接続される側の端子を、それぞれ第１可変静電容量素子ＰのＳｏｕｒｃｅ端子およびＤｒａｉｎ端子、第２可変静電容量素子ＮのＳｏｕｒｃｅ端子およびＤｒａｉｎ端子とした場合であっても適用することができる。
【００８８】
ここで、図６、図７におけるスイッチＳＷ１と接続される側の端子を、それぞれ第１可変静電容量素子ＰのＳｏｕｒｃｅ端子およびＤｒａｉｎ端子、第２可変静電容量素子ＮのＳｏｕｒｃｅ端子およびＤｒａｉｎ端子とする場合には、例えば、図６、図７において、第１可変静電容量素子Ｐと第２可変静電容量素子Ｎとを入れ替えればよい。本発明の実施形態に係る増幅器は、例えば、上記のような構成をとることにより、上述した従来のＭＯＳＦＥＴパラメトリック増幅器１０における３つの問題が生じる可能性を非常に小さくでき、回路の微細化および低消費電力化に寄与することができる。なお、本発明に係る増幅器が、Ｇａｔｅ端子、Ｓｏｕｒｃｅ端子、およびＤｒａｉｎ端子を備える構成に限られないことは、言うまでもない。
【００８９】
また、以下では、スイッチＳＷ１と接続される側の端子を、それぞれ第１可変静電容量素子ＰのＧａｔｅ端子、第２可変静電容量素子ＮのＧａｔｅ端子として説明する。
【００９０】
（本発明に係る増幅の原理を用いた増幅方法）
以上の原理に基づく本実施形態に係る増幅方法について、図８を参照して説明する。図８は、本発明に係る増幅の原理を用いた増幅方法を示す流れ図である。
【００９１】
バイアス電圧と電圧信号とが入力され、第１可変静電容量素子と第２可変静電容量素子とに第１静電容量に対応する第１電荷を蓄積する（Ｓ１００）。
【００９２】
上記バイアス電圧と上記電圧信号との入力を止め、ステップＳ１００で蓄積された電荷を保持する（Ｓ１０２）。このとき、第１可変静電容量素子と第２可変静電容量素子とには、上記バイアス電圧と上記電圧信号とに相当する電圧がかかっている。
【００９３】
ステップＳ１０２で保持された電荷を保持したままで、第１可変静電容量素子と第２可変静電容量素子との静電容量を、第１静電容量から、第１静電容量よりも小さな第２静電容量へと減少させる（Ｓ１０４）。
【００９４】
ステップＳ１０４で変化した静電容量の容量変化比（第１静電容量／第２静電容量）に応じて、第１可変静電容量素子と第２可変静電容量素子とにかかっているバイアス電圧と電圧信号とを増幅する（Ｓ１０６）。
【００９５】
ステップＳ１０６において、第１可変静電容量素子と第２可変静電容量素子とで増幅されたバイアス電圧の増幅量に相当する電荷を相殺する（Ｓ１０８）。ここで、上記バイアス電圧の増幅量に相当する電荷の相殺は、電源電圧Ｖｄｄが第１可変静電容量素子と第２可変静電容量素子とにかかることにより生じる。
【００９６】
以上のステップＳ１００〜ステップＳ１０８により、本発明に係る増幅の原理を用いた増幅方法は、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅する。
【００９７】
なお、ステップＳ１０４では、第１可変静電容量素子と第２可変静電容量素子との静電容量を、第１静電容量から、第１静電容量よりも小さな第２静電容量へと減少させたが、上記に限られず、第１可変静電容量素子と第２可変静電容量素子との静電容量を、第１静電容量から、第１静電容量よりも大きな第３静電容量へと増加させてもよい。この場合、ステップＳ１０６では、第１可変静電容量素子と第２可変静電容量素子とにかかっているバイアス電圧と電圧信号とが減衰することとなる。
【００９８】
（第１の実施形態）
次に、上述した本発明に係る増幅の原理を用いた、本発明に係る増幅器の実施形態について図９および図１０を参照しつつ説明する。図９は、本発明の第１の実施形態に係る増幅器１００を示す説明図であり、（ａ）には、増幅器１００のＴｒａｃｋ状態を、（ｂ）には、増幅器１００のＢｏｏｓｔ状態を示している。
【００９９】
また、図１０（ａ）は、図９が備えるスイッチを制御する制御クロック信号を示す図であり、図１０（ｂ）は、本発明の第１の実施形態に係る増幅器１００に入力される入力電圧信号Ｖｉｎｐｕｔを示す図であり、図１０（ｃ）は、本発明の第１の実施形態に係る増幅器１００から出力される出力電圧信号Ｖｏｕｔｐｕｔを示す図である。
【０１００】
図９を参照すると、本発明の第１の実施形態に係る増幅器１００は、ｐ−ＭＯＳバラクタＰ１と、ｎ−ＭＯＳバラクタＮ１とを有するＣＭＯＳで構成される。ここで、ｐ−ＭＯＳバラクタＰ１と、ｎ−ＭＯＳバラクタＮ１とは、図２に示すＭＯＳＦＥＴと同様に、反転層の有無によって静電容量を変化させる。
【０１０１】
ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子には、スイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｂｉａｓと電圧信号Ｖｉｎとが入力される。また、ｐ−ＭＯＳバラクタＰ１のＳｏｕｒｃｅ端子とＤｒａｉｎ端子とは、スイッチＳＷ２の接続状態に応じて、電源電圧源とグランドとに接続され、ｎ−ＭＯＳバラクタＮ１のＳｏｕｒｃｅ端子とＤｒａｉｎ端子とは、スイッチＳＷ３の接続状態に応じて、電源電圧源とグランドとに接続される。ここで、ｐ−ＭＯＳバラクタＰ１と、ｎ−ＭＯＳバラクタＮ１とは逆導電性を有するので、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量の増減変化を合わせるために、スイッチＳＷ２が電源電圧源に接続されている場合は、スイッチＳＷ３はグランドに接続され、また、スイッチＳＷ２がグランドに接続されている場合は、スイッチＳＷ３は電源電圧源に接続される。
【０１０２】
ここで、スイッチＳＷ１は、図１０（ａ）に示すクロック信号φ１と同期してクロック信号φ１がハイのとき閉じ、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子に、バイアス電圧Ｖｂｉａｓと電圧信号Ｖｉｎとを入力する。また、スイッチＳＷ１は、クロック信号φ１がローのときに開くことにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子とに対するバイアス電圧Ｖｂｉａｓと電圧信号Ｖｉｎとの入力を制御する。なお、クロック信号φ１とスイッチＳＷ１との関係は上記に限られず、例えば、クロック信号φ１がローのときスイッチＳＷ１が閉じるとしてもよい。また、以下、本発明に係る種々の実施形態について説明するが、クロック信号とスイッチとの関係は、上記クロック信号φ１とスイッチＳＷ１との関係と同様に、限定されるものではない。
【０１０３】
スイッチＳＷ２は、図１０（ａ）に示すクロック信号φ２と同期してクロック信号φ２がハイのときグランドに接続され、クロック信号φ２がローのとき電源電圧源に接続される。また、スイッチＳＷ３は、クロック信号φ２と同期してクロック信号φ２がハイのとき電源電圧源に接続され、クロック信号φ２がローのときグランドに接続される。ここで、図１０（ａ）に示すように、クロック信号φ１とクロック信号φ２とは、位相が重ならないように入力される。クロック信号φ１とクロック信号φ２との位相関係を重ならないようにすることにより、本発明の第１の実施形態に係る増幅器１００では、Ｔｒａｃｋ状態、Ｈｏｌｄ状態、およびＢｏｏｓｔ状態が作り出される。
【０１０４】
また、本発明の第１の実施形態に係る増幅器１００に入力される入力電圧信号Ｖｉｎｐｕｔは、図１０（ｂ）に示すように、バイアス電圧Ｖｂｉａｓと電圧信号Ｖｉｎとが重畳された信号である。
【０１０５】
図９（ａ）を参照すると、Ｔｒａｃｋ状態では、スイッチＳＷ１がクロック信号φ１に同期して閉じることにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子に入力電圧信号Ｖｉｎｐｕｔが入力される。また、スイッチＳＷ２がクロック信号φ２に同期して電源電圧源に接続され、スイッチＳＷ３がクロック信号φ２に同期してグランドに接続されることにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量は増加する。したがって、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子の電圧は、入力電圧信号Ｖｉｎｐｕｔに追従して変化し、入力電圧信号Ｖｉｎｐｕｔに応じた電荷がｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とに蓄積される。
【０１０６】
次に図９（ｂ）を参照すると、Ｂｏｏｓｔ状態では、スイッチＳＷ１がクロック信号φ１に同期して開くことにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子に入力電圧信号Ｖｉｎｐｕｔは入力されず、また、スイッチＳＷ２がクロック信号φ２に同期してグランドに接続され、スイッチＳＷ３がクロック信号φ２に同期して電源電圧源に接続されることにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量は減少する。このとき、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子は電荷を保持しているので、数式２、３に示すように静電容量の変化によって、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、電圧信号Ｖｉｎが容量変化比倍に増幅される。したがって、本発明の第１の実施形態に係る増幅器１００の出力電圧Ｖｏｕｔｐｕｔは、図１０（ｃ）に示すように、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、電圧信号Ｖｉｎが容量変化比倍に増幅された波形となる。ここで、出力電圧Ｖｏｕｔｐｕｔは、電源電圧Ｖｄｄよりも小さいため、従来のＭＯＳＦＥＴパラメトリック増幅器１０のように出力電圧に歪みは生じていない。なお、図９では示していないが、図１０（ａ）に示すように、クロック信号φ１が立ち下がってからクロック信号φ２が立ち上がることで、図９（ａ）に示すＴｒａｃｋ状態からＨｏｌｄ状態を経て、図９（ｂ）に示すＢｏｏｓｔ状態に遷移する。
【０１０７】
したがって、本発明の第１の実施形態に係る増幅器１００は、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第１の実施形態に係る増幅器を備える回路では、本発明の第１の実施形態に係る増幅器の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
【０１０８】
[第１の実施形態の変形例]
図９に示す本発明の第１の実施形態に係る増幅器１００では、ｐ−ＭＯＳバラクタＰ１およびｎ−ＭＯＳバラクタＮ１のＧａｔｅ端子がスイッチＳＷ１に接続され、ｐ−ＭＯＳバラクタＰ１のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子それぞれがスイッチＳＷ２、そして、ｎ−ＭＯＳバラクタＮ１のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子それぞれがスイッチＳＷ３に接続される構成を示した。しかしながら、本発明の第１の実施形態に係る増幅器の構成は、上記に限られない。例えば、本発明の第１の実施形態に係る増幅器は、ｐ−ＭＯＳバラクタＰ１のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子と、ｎ−ＭＯＳバラクタＮ１のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子とが、それぞれスイッチＳＷ１に接続され、ｎ−ＭＯＳバラクタＮ１のＧａｔｅ端子がスイッチＳＷ２、ｐ−ＭＯＳバラクタＰ１のＧａｔｅ端子がスイッチＳＷ３に接続させることもできる。
【０１０９】
ここで、ｐ−ＭＯＳバラクタＰ１と、ｎ−ＭＯＳバラクタＮ１とはそれぞれ逆導電性を有する。このため、静電容量の増減変化を合わせるために、増幅器１００と同様に、
（１）スイッチＳＷ２が電源電圧源に接続されている場合は、スイッチＳＷ３はグランドに接続され、また、
（２）スイッチＳＷ２がグランドに接続されている場合は、スイッチＳＷ３は電源電圧源に接続される。
【０１１０】
上記の構成においても、増幅器１００と同様のＴｒａｃｋ状態、Ｈｏｌｄ状態、およびＢｏｏｓｔ状態を作り出すことができるので、数式２、３に示すように静電容量の変化によって、バイアス電圧Ｖｂｉａｓの大きさが保持されたまま、電圧信号Ｖｉｎを容量変化比倍に増幅することができる。
【０１１１】
このように、本発明の第１の実施形態に係る上記増幅器は、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第１の実施形態に係る上記増幅器を備える回路では、本発明の第１の実施形態に係る増幅器１００を備える回路と同様に、増幅器の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
【０１１２】
（第２の実施形態）
本発明の実施形態に係る増幅器における増幅の原理で述べたように、本発明の実施形態に係る増幅器は、第１可変静電容量素子ＰのＧａｔｅ端子と第２可変静電容量素子ＮのＧａｔｅ端子とにおいて、同じ量の電荷を消滅させることにより、バイアス電圧の大きさを保持したまま、電圧信号を容量変化比倍に増幅する。したがって、第１可変静電容量素子ＰのＧａｔｅ端子の面積と第２可変静電容量素子ＮのＧａｔｅ端子の面積とが同一であることが望ましい。しかしながら、実際の製造工程においては、各素子の製造のばらつきなどにより、第１可変静電容量素子ＰのＧａｔｅ端子の面積と第２可変静電容量素子ＮのＧａｔｅ端子の面積とが一致しない場合もある。そこで次に、第１可変静電容量素子ＰのＧａｔｅ端子の面積と第２可変静電容量素子ＮのＧａｔｅ端子の面積との面積比を調整することが可能な第２の実施形態について説明する。図１１は、本発明の第２の実施形態に係る増幅器２００を示す説明図である。
【０１１３】
図１１に示されるように、本発明の第２の実施形態に係る増幅器２００は、第１の実施形態に係る増幅器１００と基本的な構成は同一となっており、さらに、極小のゲート幅を有する複数の調整用ｐ−ＭＯＳバラクタＰ’１〜Ｐ’４が、ｐ−ＭＯＳバラクタＰ１に対して並列に設けられている。ｐ−ＭＯＳバラクタＰ１のゲート幅はＷ＝αであり、ｎ−ＭＯＳバラクタＮ１のゲート幅はＷ＝βである。また、調整用ｐ−ＭＯＳバラクタＰ’１のゲート幅はＷ＝４［μｍ］、同様に、調整用ｐ−ＭＯＳバラクタＰ’２〜Ｐ’４のゲート幅は、それぞれＷ＝８［μｍ］、１６［μｍ］、３２［μｍ］である。ここで、説明の便宜上、ｐ−ＭＯＳバラクタＰ１、ｎ−ＭＯＳバラクタＮ１、および調整用ｐ−ＭＯＳバラクタＰ’１〜Ｐ’４のゲート長が１［μｍ］であると仮定する。
【０１１４】
また、調整用ｐ−ＭＯＳバラクタＰ’１〜Ｐ’４のＧａｔｅ端子は、スイッチＳＷ１と接続され、スイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｂｉａｓと電圧信号Ｖｉｎとが入力される。さらに、各バラクタＰ’１〜Ｐ’４の接続状態は以下の関係を有している。
（１）調整用ｐ−ＭＯＳバラクタＰ’１のＳｏｕｒｃｅ端子とＤｒａｉｎ端子とは、スイッチＳＷ’１の接続状態に応じて、電源電圧源とグランドとに接続され、同様に、
（２）調整用ｐ−ＭＯＳバラクタＰ’２〜Ｐ’４のＳｏｕｒｃｅ端子とＤｒａｉｎ端子とは、それぞれスイッチＳＷ’２〜ＳＷ’４の接続状態に応じて、電源電圧源とグランドとに接続される。
【０１１５】
スイッチＳＷ’１〜ＳＷ’４をそれぞれ、ｐ−ＭＯＳバラクタＰ１と同一の極性、すなわちスイッチＳＷ２と接続先を同一にした場合、ｐ−ＭＯＳバラクタＰ１のＧａｔｅ端子の面積は大きくなる。例えば、図１１に示すように、スイッチＳＷ２とスイッチＳＷ’１〜ＳＷ’４とを電源電圧源に接続した場合、ｐ−ＭＯＳバラクタＰ１のＧａｔｅ端子の面積Ｓｐは、Ｓｐ＝αからＳｐ’＝α＋（４＋８＋１６＋３２）＝α＋６０［μｍ２］となり、最大となる。また、スイッチＳＷ２とスイッチＳＷ’１〜ＳＷ’３とを電源電圧源に接続し、スイッチＳＷ’４をグランドに接続した場合、ｐ−ＭＯＳバラクタＰ１のＧａｔｅ端子の面積Ｓｐは、Ｓｐ’＝α＋（４＋８＋１６）＝α＋２８［μｍ２］となる。上記のように、本発明の第２の実施形態に係る増幅器２００は、スイッチＳＷ’１〜ＳＷ’４の接続をそれぞれ独立に適宜切り替えることにより、ｐ−ＭＯＳバラクタＰ１のＧａｔｅ端子の面積Ｓｐを間接的に変化させることができる。したがって、第１可変静電容量素子ＰのＧａｔｅ端子の面積Ｓｐと第２可変静電容量素子ＮのＧａｔｅ端子の面積Ｓｎ＝βとの面積比Ｓｎ／Ｓｐの値を正確に、あるいは近似的に１に調整することができる。
【０１１６】
ここで、図１１において、調整用ｐ−ＭＯＳバラクタＰ’１〜Ｐ’４のゲート幅は、２のべき乗の重み付けがなされているが、その理由は、第１可変静電容量素子ＰのＧａｔｅ端子の面積Ｓｐをｂｉｔ制御するためである。例えば、図１１の構成を採用した場合、４ｂｉｔの制御、すなわち、第１可変静電容量素子ＰのＧａｔｅ端子の面積Ｗｐは、１６通りに変化させることが可能である。なお、第１可変静電容量素子ＰのＧａｔｅ端子の面積Ｗｐの制御は、上記に限られず、調整用ｐ−ＭＯＳバラクタＰ’１〜Ｐ’４のゲート幅を任意に設定できることは、言うまでもない。
【０１１７】
また、図１１では、調整用ｐ−ＭＯＳバラクタＰ’１〜Ｐ’４のＧａｔｅ端子を接続した状態で、調整用ｐ−ＭＯＳバラクタＰ’１〜Ｐ’４のＳｏｕｒｃｅ端子とＤｒａｉｎ端子とに印加する電圧の極性を変化させることにより、第１可変静電容量素子ＰのＧａｔｅ端子の面積Ｓｐを間接的に変化させた。しかし、調整用ｐ−ＭＯＳバラクタＰ’１〜Ｐ’４のＧａｔｅ端子側にスイッチを設けることにより、第１可変静電容量素子ＰのＧａｔｅ端子の面積Ｓｐを間接的に変化させることも可能である。
【０１１８】
したがって、本発明の第２の実施形態に係る増幅器２００は、第１可変静電容量素子ＰのＧａｔｅ端子の面積と第２可変静電容量素子ＮのＧａｔｅ端子の面積との面積比を調整することが可能となる。このため、第１可変静電容量素子ＰのＧａｔｅ端子の面積と第２可変静電容量素子ＮのＧａｔｅ端子の面積とが、例えば、素子のばらつきにより異なっている場合でも、入力電圧信号に含まれるバイアス電圧の大きさを維持することができる。
【０１１９】
また、本発明の第２の実施形態に係る増幅器２００は、本発明の第１の実施形態に係る増幅器１００と同様に、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第２の実施形態に係る増幅器２００を備える回路では、本発明の第２の実施形態に係る増幅器２００の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
【０１２０】
なお、図１１では、第１可変静電容量素子ＰのＧａｔｅ端子の面積を調整する構成を示したが、上記に限られず、例えば、第２可変静電容量素子ＮのＧａｔｅ端子の面積を調整する、ゲート幅が極小である複数の調整用ｎ−ＭＯＳバラクタを備えてもよいし、第１可変静電容量素子ＰのＧａｔｅ端子の面積と第２可変静電容量素子ＮのＧａｔｅ端子の面積との双方を調整する構成をとることもできる。
【０１２１】
（第３の実施形態）
次に、本発明の第３の実施形態として、本発明に係る増幅の原理を用いた差動増幅回路について説明する。図１２は、本発明の第３の実施形態に係る増幅器３００を示す説明図である。
【０１２２】
また、図１３は、図１２に示す本発明の第３の実施形態に係る信号の波形を示す説明図である。ここで、図１３（ａ）は、図１２が備えるスイッチを制御する制御クロック信号を示す図であり、図１３（ｂ）は、本発明の第３の実施形態に係る増幅器３００に入力される正相入力電圧信号Ｖｉｎｐｕｔ１を示す図である。また、図１３（ｃ）は、本発明の第３の実施形態に係る増幅器３００から出力される正相出力電圧信号Ｖｏｕｔｐｕｔ１を示す図であり、図１３（ｄ）は、本発明の第３の実施形態に係る増幅器３００から出力される差動出力電圧信号Ｖｏｕｔｐｕｔ１−Ｖｏｕｔｐｕｔ１Ｘを示す図である。ここで、差動出力電圧信号Ｖｏｕｔｐｕｔ１−Ｖｏｕｔｐｕｔ１ＸにおけるＶｏｕｔｐｕｔ１Ｘは、正相出力電圧信号Ｖｏｕｔｐｕｔ１と位相が反転した逆相出力電圧信号である。
【０１２３】
図１２を参照すると、本発明の第３の実施形態に係る増幅器３００は、スイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｂｉａｓと正相電圧信号Ｖｉｎ／２とが重畳された正相入力電圧信号Ｖｉｎｐｕｔ１が入力される第１増幅部３０２と、スイッチＳＷ１Ｘの接続状態に応じてバイアス電圧Ｖｂｉａｓと逆相電圧信号−Ｖｉｎ／２とが重畳された逆相入力電圧信号Ｖｉｎｐｕｔ１Ｘが入力される第２増幅部３０４と、第１増幅部３０２と第２増幅部３０４とを電源電圧源、またはグランドに接続するスイッチング部３０６とを備える。ここで、逆相入力電圧信号Ｖｉｎｐｕｔ１Ｘとは、正相入力電圧信号Ｖｉｎｐｕｔ１から位相が反転した信号である。
【０１２４】
第１増幅部３０２と第２増幅部３０４とは、上述した本発明の第１の実施形態に係る増幅器１００と同一の構成である。第１増幅部はｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とを備え、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子には、スイッチＳＷ１の接続状態に応じて正相入力電圧信号Ｖｉｎｐｕｔ１が入力される。また、第２増幅部はｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とを備え、ｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とのＧａｔｅ端子には、スイッチＳＷ１Ｘの接続状態に応じて逆相入力電圧信号Ｖｉｎｐｕｔ１Ｘが入力される。
【０１２５】
スイッチング部３０６は、スイッチＳＷ２、ＳＷ３を備え、スイッチＳＷ２は、ｎ−ＭＯＳバラクタＮ１とｎ−ＭＯＳバラクタＮ２とを電源電圧源、またはグランドに接続し、スイッチＳＷ３は、ｐ−ＭＯＳバラクタＰ１とｐ−ＭＯＳバラクタＰ２とを電源電圧源、またはグランドに接続する。ここで、ｐ−ＭＯＳバラクタＰ１、Ｐ２と、ｎ−ＭＯＳバラクタＮ１、Ｎ２とは逆導電性を有するので、ｐ−ＭＯＳバラクタＰ１、Ｐ２とｎ−ＭＯＳバラクタＮ１、Ｎ２との静電容量の増減変化を合わせるために、スイッチＳＷ２がグランドに接続されている場合は、スイッチＳＷ３は電源電圧源に接続され、また、スイッチＳＷ２が電源電圧源に接続されている場合は、スイッチＳＷ３はグランドに接続される。
【０１２６】
ここで、スイッチＳＷ１は、図１３（ａ）に示すクロック信号φ１と同期してクロック信号φ１がハイのとき閉じ、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子に、図１３（ｂ）に示す正相入力電圧信号Ｖｉｎｐｕｔ１を入力する。また、スイッチＳＷ１は、クロック信号φ１がローのときに開くことにより、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子とに対する正相入力電圧信号Ｖｉｎｐｕｔ１の入力を制御する。
【０１２７】
また、スイッチＳＷ１Ｘは、図１３（ａ）に示すクロック信号φ１と同期してクロック信号φ１がハイのとき閉じ、ｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とのＧａｔｅ端子に、逆相入力電圧信号Ｖｉｎｐｕｔ１Ｘを入力する。また、スイッチＳＷ１Ｘは、クロック信号φ１がローのときに開くことにより、ｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とのＧａｔｅ端子とに対する逆相入力電圧信号Ｖｉｎｐｕｔ１Ｘの入力を制御する。
【０１２８】
また、スイッチＳＷ２は、図１３（ａ）に示すクロック信号φ２と同期してクロック信号φ２がローのとき、ｎ−ＭＯＳバラクタＮ１、Ｎ２をグランドに接続し、また、クロック信号φ２がハイのとき、ｎ−ＭＯＳバラクタＮ１、Ｎ２を電源電圧源に接続する。ＳＷ３は、図１３（ａ）に示すクロック信号φ２と同期してクロック信号φ２がローのとき、ｐ−ＭＯＳバラクタＰ１、Ｐ２を電源電圧源に接続し、また、クロック信号φ２がハイのとき、ｐ−ＭＯＳバラクタＰ１、Ｐ２をグランドに接続する。
【０１２９】
第１増幅部３０２は、上述した本発明の第１の実施形態に係る増幅器１００と同様に、図１３（ａ）に示すクロック信号φ１、φ２に基づいて、Ｔｒａｃｋ状態、Ｈｏｌｄ状態、Ｂｏｏｓｔ状態を経ることにより、バイアス電圧Ｖｂｉａｓが維持されて正相電圧信号Ｖｉｎ／２が容量変化比倍に増幅された、図１３（ｃ）に示す正相出力電圧信号Ｖｏｕｔｐｕｔ１が出力される。
【０１３０】
同様に、第２増幅部３０４は、図１３（ａ）に示すクロック信号φ１、φ２に基づいて、Ｔｒａｃｋ状態、Ｈｏｌｄ状態、Ｂｏｏｓｔ状態を経ることにより、バイアス電圧Ｖｂｉａｓが維持されて逆相電圧信号−Ｖｉｎ／２が容量変化比倍に増幅された逆相出力電圧信号Ｖｏｕｔｐｕｔ１Ｘが出力される。
【０１３１】
ここで、正相出力電圧信号Ｖｏｕｔｐｕｔ１と逆相出力電圧信号Ｖｏｕｔｐｕｔ１Ｘとは、図１３（ｄ）に示す差動出力電圧信号Ｖｏｕｔｐｕｔ１−Ｖｏｕｔｐｕｔ１Ｘとして用いられる。
【０１３２】
したがって、本発明の第３の実施形態に係る増幅器３００を備える回路は、本発明の第３の実施形態に係る増幅器３００から出力される正相出力電圧信号Ｖｏｕｔｐｕｔ１と逆相出力電圧信号Ｖｏｕｔｐｕｔ１Ｘとを、図１３（ｄ）に示す差動出力電圧信号Ｖｏｕｔｐｕｔ１−Ｖｏｕｔｐｕｔ１Ｘとして捉えることにより、正相出力電圧信号Ｖｏｕｔｐｕｔ１と逆相出力電圧信号Ｖｏｕｔｐｕｔ１Ｘに生じる同じ量のノイズ（偶数時歪み）を相殺することができる。
【０１３３】
また、本発明の第３の実施形態に係る増幅器３００は、正相入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、正相電圧信号が容量変化比倍に増幅された正相出力電圧信号を出力することができるので、正相出力電圧信号が必要以上に大きくなることはない。同様に、逆相入力信号に対して、バイアス電圧の大きさが保持されたまま、逆相電圧信号が容量変化比倍に増幅された逆相出力電圧信号を出力することができるので、逆相出力電圧信号が必要以上に大きくなることもない。したがって、本発明の第３の実施形態に係る増幅器３００を備える回路では、本発明の第３の実施形態に係る増幅器３００の差動出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該差動出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、差動出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、差動出力電圧信号に歪みが生じず、所望の差動出力電圧信号を得ることができる。
【０１３４】
（第４の実施形態）
図１４は、本発明の第４の実施形態に係る増幅器４００を示す説明図である。
【０１３５】
図１４を参照すると、本発明の第４の実施形態に係る増幅器４００は、本発明の第３の実施形態に係る増幅器３００と基本的に同じ構成をとっており、差動増幅回路を構成する。また、本発明の第４の実施形態に係る増幅器４００は、図１２に示す本発明の第３の実施形態に係る増幅器３００と比較すると、ｐ−ＭＯＳバラクタＰ１とｐ−ＭＯＳバラクタＰ２とのＤｒａｉｎ端子は互いに接続されているが、上記ｐ−ＭＯＳバラクタそれぞれのＤｒａｉｎ端子と、ｐ−ＭＯＳバラクタＰ１とｐ−ＭＯＳバラクタＰ２とのそれぞれのＳｏｕｒｃｅ端子とは接続されていない。また、ｎ−ＭＯＳバラクタＮ１とｎ−ＭＯＳバラクタＮ２とのＤｒａｉｎ端子は互いに接続されているが、上記ｎ−ＭＯＳバラクタそれぞれのＤｒａｉｎ端子と、ｎ−ＭＯＳバラクタＮ１とｎ−ＭＯＳバラクタＮ２とのそれぞれのＳｏｕｒｃｅ端子とは接続されていない。上記のような構成においても、Ｓｏｕｒｃｅ端子、またはＤｒａｉｎ端子に一方に電源電圧Ｖｄｄを印加することにより、反転層を変化させて、ｐ−ＭＯＳバラクタＰ１、ｐ−ＭＯＳバラクタＰ２、ｎ−ＭＯＳバラクタＮ１とｎ−ＭＯＳバラクタＮ２の静電容量を可変とすることができる。
【０１３６】
したがって、本発明の第４の実施形態に係る増幅器４００は、本発明の第３の実施形態に係る増幅器３００よりも配線を簡略化することができ、また、図１４に示すようにスイッチＳＷ２、ＳＷ３は、ｐ−ＭＯＳバラクタＰ１、Ｐ２とｎ−ＭＯＳバラクタＮ１、Ｎ２とのＳｏｕｒｃｅ端子としか接続されないために、スイッチＳＷ２、ＳＷ３にかかる負荷を軽減することができる。
【０１３７】
また、本発明の第４の実施形態に係る増幅器４００は、本発明の第３の実施形態に係る増幅器３００と同様に、正相入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、正相電圧信号が容量変化比倍に増幅された正相出力電圧信号を出力することができるので、正相出力電圧信号が必要以上に大きくなることはない。同様に、逆相入力信号に対して、バイアス電圧の大きさが保持されたまま、逆相電圧信号が容量変化比倍に増幅された逆相出力電圧信号を出力することができるので、逆相出力電圧信号が必要以上に大きくなることもない。したがって、本発明の第４の実施形態に係る増幅器４００を備える回路では、本発明の第４の実施形態に係る増幅器４００の差動出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該差動出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、差動出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、差動出力電圧信号に歪みが生じず、所望の差動出力電圧信号を得ることができる。
【０１３８】
なお、図１４では、スイッチＳＷ２、ＳＷ３が、ｐ−ＭＯＳバラクタＰ１、Ｐ２とｎ−ＭＯＳバラクタＮ１、Ｎ２とのＳｏｕｒｃｅ端子のみに接続される構成を示したが、上記に限られず、スイッチＳＷ２、ＳＷ３が、ｐ−ＭＯＳバラクタＰ１、Ｐ２とｎ−ＭＯＳバラクタＮ１、Ｎ２とのＤｒａｉｎ端子のみに接続される構成をとってもよい。
【０１３９】
（第５の実施形態）
数式１に示すように、離散時間パラメトリック増幅器は、容量変化比により信号を増幅、または減衰させることができる。そこで、次に、Ｔｒａｃｋ状態からＨｏｌｄ状態を経てＢｏｏｓｔ状態に移り変わる過程において、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとの静電容量が増加する場合と、減少する場合を組み合わせることにより、出力電圧信号のゲインを切り替えることが可能な本発明の第５の実施形態に係る増幅器について説明する。図１５は、本発明の第５の実施形態に係る増幅器５００を示す説明図である。ここで、図１５は、Ｔｒａｃｋ状態を示している。
【０１４０】
図１５を参照すると、本発明の第５の実施形態に係る増幅器５００は、スイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｂｉａｓと電圧信号Ｖｉｎとが重畳された入力電圧信号Ｖｉｎｐｕｔが入力される第１増幅部５０２と第２増幅部５０４とを備える。ここで、第１増幅部５０２と第２増幅部５０４とは、直列に接続される。
【０１４１】
第１増幅部５０２は、本発明の第１の実施形態に係る増幅器１００と同様の構成であり、ｐ−ＭＯＳバラクタＰ１と、ｎ−ＭＯＳバラクタＮ１とから構成され、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子には、スイッチＳＷ１の接続状態に応じて入力電圧信号Ｖｉｎｐｕｔが入力される。また、ｐ−ＭＯＳバラクタＰ１のＳｏｕｒｃｅ端子とＤｒａｉｎ端子とは、スイッチＳＷ２の接続状態に応じて、電源電圧源とグランドとに接続され、ｎ−ＭＯＳバラクタＮ１のＳｏｕｒｃｅ端子とＤｒａｉｎ端子とは、スイッチＳＷ３の接続状態に応じて、電源電圧源とグランドとに接続される。ここで、ｐ−ＭＯＳバラクタＰ１は、ｎ−ＭＯＳバラクタＮ１と逆導電性を有している。したがって、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量の増減変化を合わせるためには、スイッチＳＷ２が電源電圧源に接続されている状況下でスイッチＳＷ３をグランドに接続する必要性があると共に、スイッチＳＷ２がグランドに接続されている状況では、スイッチＳＷ３を電源電圧源に接続する必要性がある。
【０１４２】
第２増幅部５０４は、本発明の第１の実施形態に係る増幅器１００と同様の構成であり、ｐ−ＭＯＳバラクタＰ２と、ｎ−ＭＯＳバラクタＮ２とから構成され、ｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とのＧａｔｅ端子には、スイッチＳＷ１の接続状態に応じて入力電圧信号Ｖｉｎｐｕｔが入力される。また、ｐ−ＭＯＳバラクタＰ２のＳｏｕｒｃｅ端子とＤｒａｉｎ端子とは、スイッチＳＷ４の接続状態に応じて、電源電圧源とグランドとに接続され、ｎ−ＭＯＳバラクタＮ２のＳｏｕｒｃｅ端子とＤｒａｉｎ端子とは、スイッチＳＷ５の接続状態に応じて、電源電圧源とグランドとに接続される。ここで、ｐ−ＭＯＳバラクタＰ２は、ｎ−ＭＯＳバラクタＮ２と逆導電性を有している。したがって、ｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２との静電容量の増減変化を合わせるためには、スイッチＳＷ４が電源電圧源に接続されている状況下でスイッチＳＷ５をグランドに接続する必要性があると共に、スイッチＳＷ４がグランドに接続されている状況で、スイッチＳＷ５を電源電圧源に接続する必要性がある。
【０１４３】
この第５の実施形態に係る増幅器５００は、次のような動作を行う。
（１）Ｔｒａｃｋ状態からＨｏｌｄ状態を経てＢｏｏｓｔ状態に移り変わる際、増幅器５００においては、クロック信号φ２に基づき、第１増幅部５０２のスイッチＳＷ２、ＳＷ３のＯＮ／ＯＦＦが切り換えられ、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量が増加、または、減少する。
（２）Ｔｒａｃｋ状態からＨｏｌｄ状態を経てＢｏｏｓｔ状態に移り変わる際、増幅器５００は、クロック信号φ３に基づき、第２増幅部５０４のスイッチＳＷ４、ＳＷ５のＯＮ／ＯＦＦが切り換えられ、ｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２との静電容量が増加、または、減少する。
【０１４４】
例えば、（ケースａ）Ｔｒａｃｋ状態からＨｏｌｄ状態を経てＢｏｏｓｔ状態に移り変わるときに（すなわち、Ｂｏｏｓｔ時）、(i)第１増幅部のｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量が減少、(ii)第２増加部のｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２との静電容量が増加、する場合を想定する。この場合、増幅器５００においては、回路全体としての増幅作用が打ち消されて、出力電圧信号Ｖｏｕｔｐｕｔのゲインは”１”となり、出力電圧信号Ｖｏｕｔｐｕｔは、入力電圧信号Ｖｉｎｐｕｔと同様の信号となる。（ケースｂ）また、Ｂｏｏｓｔ時、第１増幅部のｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量と、第２増加部のｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２との静電容量との双方を減少させた場合、出力電圧信号Ｖｏｕｔｐｕｔのゲインはｋ（容量変化比）となり、出力電圧信号Ｖｏｕｔｐｕｔは、入力電圧信号Ｖｉｎｐｕｔをｋ倍に増幅した信号となる。（ケースｃ）同様に、Ｂｏｏｓｔ時に、第１増幅部のｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１との静電容量と、第２増加部のｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２との静電容量との双方を増加させた場合、出力電圧信号Ｖｏｕｔｐｕｔのゲインは１／ｋとなり、出力電圧信号Ｖｏｕｔｐｕｔは、入力電圧信号Ｖｉｎｐｕｔを１／ｋ倍に減衰した信号となる。
【０１４５】
すなわち、上記ケースａ、ｂ、ｃに示すように、図１５に示す本発明の第５の実施形態に係る増幅器５００では、第１増幅部５０２と第２増幅部５０４との静電容量をそれぞれ独立に変えることにより、次式のような容量変化比の切り替え、すなわち、ゲインの切り替えが可能となる。
【０１４６】
【数４】
2008099224.tif 000006
【０１４７】
また、図１５に示す本発明の第５の実施形態に係る増幅器５００は、第１増幅部５０２と第２増幅部５０４との２つの増幅部を備えることにより、数式４に示す３種類のゲインの切り替えが可能となるが、本発明の第５の実施形態に係る増幅器５００は図１５の構成に限られない。例えば、さらに第３増幅部（図示せず）を設けることにより、数式５に示すゲインの切り替えが可能となる。
【０１４８】
【数５】
2008099224.tif 000007
【０１４９】
数式５に示すように、本発明の第５の実施形態に係る増幅器５００が第１〜第３増幅部の３つの増幅部を備えることによって、第１〜第３増幅部が有するｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとの静電容量の増減変化をすべて同一とすることにより、出力電圧信号Ｖｏｕｔｐｕｔのゲインはｋ、または１／ｋとなる。したがって、本発明の第５の実施形態に係る増幅器５００は、入力電圧信号Ｖｉｎｐｕｔを、ｋ（容量変化比）倍に増幅、または１／ｋ倍に減衰することができる。また、第１〜第３増幅部が有するｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとの静電容量の増減を、それぞれ独立に変化させることにより、出力電圧信号Ｖｏｕｔｐｕｔのゲインは（２ｋ＋１）／（ｋ＋２）、または（ｋ＋２）／（２ｋ＋１）となる。したがって、本発明の第５の実施形態に係る増幅器５００は、ゲインに応じて増幅、減衰した出力電圧信号Ｖｏｕｔｐｕｔを出力することができる。
【０１５０】
したがって、本発明の第５の実施形態に係る増幅器５００は、複数の増幅部を直列に接続、すなわち、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとからなるＣＭＯＳを複数個並列に組み合わせることにより、増幅器全体としての容量変化比の切り替えを行い、当該容量変化比に応じて増幅された出力電圧信号を出力することができる。
【０１５１】
また、本発明の第５の実施形態に係る増幅器５００は、本発明の第１の実施形態に係る増幅器１００と同様に、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第５の実施形態に係る増幅器５００を備える回路では、本発明の第５の実施形態に係る増幅器５００の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
【０１５２】
（第６の実施形態）
次に、本発明に係る第６の実施形態として、本発明に係る増幅の原理を用いた増幅器を備えたチャージドメインフィルタ回路について説明する。
【０１５３】
[本発明の実施形態に係るチャージドメインフィルタ回路の基本動作]
まず、本発明の実施形態に係るチャージドメインフィルタ回路の基本動作について説明する。図１６は、本発明の実施形態に係る増幅器を備えたチャージドメインフィルタ回路の概略を示す説明図である。
【０１５４】
本発明の実施形態に係るチャージドメインフィルタ回路は、Ｒｅｓｅｔ状態、Ｃｈａｒｇｅ状態、およびＤｕｍｐ状態の基本動作を繰り返すことにより、電荷転送を行う回路である。上記Ｒｅｓｅｔ状態、上記Ｃｈａｒｇｅ状態、および上記Ｄｕｍｐ状態それぞれは、例えば、図１６に示すような、概略的なスイッチにより実現することができる。
【０１５５】
例えば、Ｒｅｓｅｔ状態は、Ｒｅｓｅｔスイッチが閉じ、ＣｈａｒｇｅスイッチとＤｕｍｐスイッチとが開くことにより実現される。Ｒｅｓｅｔ状態では、Ｒｅｓｅｔスイッチを介して、可変容量素子Ｃ１とＣ２とにバイアス電圧Ｖｄｄ／２が印加され、バイアス電圧に初期化される。ここで、Ｒｅｓｅｔ状態では、可変容量素子Ｃ１およびＣ２それぞれの静電容量を小さい状態（すなわち、Ｂｏｏｓｔ状態）とすることにより、初期化をより高速に行うことができる。
【０１５６】
また、Ｃｈａｒｇｅ状態は、Ｒｅｓｅｔ状態からＲｅｓｅｔスイッチを開き、Ｃｈａｒｇｅスイッチを閉じることにより実現される。Ｃｈａｒｇｅ状態では、Ｃｈａｒｇｅスイッチを介して、可変容量素子Ｃ１とＣ２とに入力電圧信号Ｖｉｎｐｕｔが印加されて電荷が蓄積される。ここで、Ｃｈａｒｇｅ状態では、可変容量素子Ｃ１およびＣ２それぞれの静電容量を大きい状態（すなわち、Ｔｒａｃｋ状態）とする。
【０１５７】
また、Ｄｕｍｐ状態は、Ｃｈａｒｇｅ状態からＣｈａｒｇｅスイッチを開き、Ｄｕｍｐスイッチを閉じることにより実現される。Ｄｕｍｐ状態では、可変容量素子Ｃ１とＣ２とに蓄積された電荷が後段の回路に転送される。ここで、Ｄｕｍｐ状態では、可変容量素子Ｃ１およびＣ２それぞれの静電容量を小さい状態（すなわち、Ｂｏｏｓｔ状態）とすることにより、バイアス電圧が維持され、電圧信号が増幅された出力電圧信号Ｖｏｕｔｐｕｔを出力することができる。
【０１５８】
本発明の実施形態に係るチャージドメインフィルタ回路は、上記のような動作により、電圧信号後段の回路に転送する。また、上記に示すように、Ｃｈａｒｇｅ状態とＢｏｏｓｔ状態とは排他的な関係となる。
【０１５９】
[本発明の第６の実施形態に係るチャージドメインフィルタ回路]
図１７は、本発明の第６の実施形態に係る増幅器を備えたチャージドメインフィルタ回路６００を示す説明図である。また、図１８は、図１７に示す本発明の第６の実施形態に係る信号の波形を示す説明図である。ここで、チャージドメインフィルタ回路とは、異なる周波数帯域の無線信号を一つのＲＦ（Radio  Frequency）回路で受信可能なリコンフィギャラブルＲＦ技術を用いた回路の一つである。
【０１６０】
図１７を参照すると、本発明の第６の実施形態に係るチャージドメインフィルタ回路６００は、トランスコンダクタ（ｇｍ）６０２と、第１ＳＩＮＣフィルタ回路６０４と、第２ＳＩＮＣフィルタ回路６０６と、第２ＳＩＮＣフィルタ回路の出力電圧信号を変換するアナログ−デジタル変換回路（Analog  to  Digital  Converter；ＡＤＣ）６０８とを備える。
【０１６１】
トランスコンダクタ６０２は、入力された電圧信号を、当該電圧信号に比例する電流に変換して出力する電圧電流変換装置である。第１ＳＩＮＣフィルタ回路６０４は、所定の静電容量を有するキャパシタＣ１〜Ｃ４と、スイッチＳＷ１〜ＳＷ１２とを備える。第２ＳＩＮＣフィルタ回路６０６は、本発明の第１の実施形態に係るｐ−ＭＯＳバラクタに相当する第１可変静電容量素子Ｃ１ｐ〜Ｃ４ｐと、本発明の第１の実施形態に係るｎ−ＭＯＳバラクタに相当する第２可変静電容量素子Ｃ１ｎ〜Ｃ４ｎと、スイッチＳＷ１３〜ＳＷ２２を備える。すなわち、図１７において第２ＳＩＮＣフィルタ回路６０６は、本発明の第１の実施形態に係る増幅器１００に対応する４つの増幅部６１０〜６１６を備える構成となっている。アナログ−デジタル変換回路６０８は、アナログ信号をデジタル信号に変換する回路である。
【０１６２】
まず、本発明の第６の実施形態に係るチャージドメインフィルタ回路６００の動きを図１８に示すクロック信号に基づいて説明する。ここで、第１ＳＩＮＣフィルタ回路６０４は４つのキャパシタＣ１〜Ｃ４を備え、第２ＳＩＮＣフィルタ回路６０６は４つの増幅部６１０〜６１６を備えるが、説明の便宜上キャパシタＣ１、Ｃ２と増幅部６１０、６１２に着目して説明する。
【０１６３】
まず、第１ＳＩＮＣフィルタ回路６０４から第２ＳＩＮＣフィルタ回路６０６への電荷の入出力について説明する。クロック信号φ１ｒがハイとなると、スイッチＳＷ１が閉じられてキャパシタＣ１にバイアス電圧Ｖｂｉａｓが印加され、キャパシタＣ１に溜まった電荷が除電される。また、クロック信号φ１ｒがローとなるとスイッチＳＷ１が開いてバイアス電圧Ｖｂｉａｓの印加が停止される。次に、クロック信号φ１がハイとなると、スイッチＳＷ２が閉じられることによりトランスコンダクタ６０２から出力される電流が入力されて、キャパシタＣ１は電荷を蓄える。同様に、クロック信号φ２ｒがハイとなると、スイッチＳＷ４が閉じられてキャパシタＣ２にバイアス電圧Ｖｂｉａｓが印加され、キャパシタＣ２に溜まった電荷が除電される。次に、クロック信号φ２がハイとなると、スイッチＳＷ５が閉じられることによりトランスコンダクタ６０２から出力される電流が入力されて、キャパシタＣ２は電荷を蓄える。そして、クロック信号φ４がハイとなると、スイッチＳＷ３、ＳＷ６が閉じられることによりキャパシタＣ１、Ｃ２に蓄えられた電荷の一部が、第２ＳＩＮＣフィルタ回路６０６に出力される。このとき、クロック信号ψ１がハイとなるので、スイッチＳＷ１４が閉じられ、増幅部６１０には、第１ＳＩＮＣフィルタ回路６０４のキャパシタＣ１、Ｃ２に保持される電荷と平衡状態が保たれるように電荷が蓄えられる。ここで、上記のように、複数のキャパシタ間（本発明の第６の実施形態では、キャパシタと増幅部間）で平衡状態を形成するようにして電荷を共有することは、チャージシェアリングと呼ばれる。また、増幅部６１０に入力される電荷は、キャパシタＣ１、Ｃ２から出力される電荷であるため、サンプリングレートが１／２にデシメーション（Decimation）される。
【０１６４】
次に、第２ＳＩＮＣフィルタ回路６０６に着目すると、増幅部６１０は、クロック信号ψ４がハイとなると、第１可変静電容量素子Ｃ１ｐと第２可変静電容量素子Ｃ１ｎとは、上述した本発明の第１の実施形態の増幅器１００が備えるｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１と同様に静電容量が増加する。次に、クロック信号ψ１ｒがハイとなると、スイッチＳＷ１３が閉じられて増幅部６１０にバイアス電圧Ｖｂｉａｓが印加され、増幅部６１０に溜まった電荷が除電される。そして、クロック信号ψ１がハイとなると、スイッチＳＷ１４が閉じられて、チャージシェアリングにより電荷が蓄えられる。再びクロック信号ψ４がハイとなると、第１可変静電容量素子Ｃ１ｐと第２可変静電容量素子Ｃ１ｎとは、上述した本発明の第１の実施形態の増幅器１００が備えるｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１と同様に静電容量が減少して、容量変化比の変化に応じて出力電圧信号を増幅する。このとき、スイッチＳＷ１５もクロック信号ψ４に応じて閉じられるため、増幅部６１０からは、増幅された出力電圧信号が出力される。なお、増幅部６１２は、増幅部６１０と同様にチャージシェアリングによって電荷が蓄えられ、クロック信号ψ４がハイとなるとき、増幅部６１０と同時に、増幅部６１２から出力電圧信号が出力されて、出力電圧信号がデシメーションされる。
【０１６５】
また、第１ＳＩＮＣフィルタ回路６０４のキャパシタＣ３、Ｃ４と、第２ＳＩＮＣフィルタ回路６０６の増幅部６１４、６１６とは、上述した第１ＳＩＮＣフィルタ回路６０４のキャパシタＣ１、Ｃ２と、第２ＳＩＮＣフィルタ回路６０６の増幅部６１０、６１２と同様に、図１８に示すクロック信号φ１ｒ〜φ４ｒ、φ１〜φ４、ψ１ｒ〜ψ４ｒ、ψ１〜ψ４に基づいて、チャージシェアリングと、出力電圧信号のデシメーションを行う。
【０１６６】
アナログ−デジタル変換回路６０８は、クロック信号ψ４がハイのとき、増幅部６１０、６１２によって増幅された出力電圧信号をデジタル値に変換し、クロック信号ψ２がハイのとき、増幅部６１４、６１６によって増幅された出力電圧信号をデジタル値に変換する。
【０１６７】
したがって、本発明の第６の実施形態に係るチャージドメインフィルタ回路６００は、トランスコンダクタ６０２に入力された電圧信号を増幅、デシメーションし、さらにはデジタル化した出力電圧信号を出力することができる。
【０１６８】
また、本発明の第６の実施形態に係るチャージドメインフィルタ回路６００が備える増幅器は、本発明の第１の実施形態に係る増幅器１００と同様に、チャージシェアリングによる入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第６の実施形態に係る増幅器を備えるチャージドメインフィルタ回路６００では、本発明の第６の実施形態に係る増幅器の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
【０１６９】
（第７の実施形態）
本発明の実施形態に係る増幅器における増幅の原理で述べたように、本発明の実施形態に係る増幅器は、第１可変静電容量素子Ｐの一端子、および当該第１可変静電容量素子Ｐの一端子と電気的に接続される第２可変静電容量素子Ｎの一端子において、同じ量の電荷を相殺させることにより、バイアス電圧の大きさを保持したまま、電圧信号を容量変化比倍に増幅することができる。しかしながら、例えば、第１可変静電容量素子Ｐと第２可変静電容量素子Ｎとの製造のばらつきなど予期せぬ事態が発生し、第１可変静電容量素子Ｐの静電容量と、第２可変静電容量素子Ｎの静電容量とに容量差ΔＣが生じると、所望の効果を十分に得られない可能性がある。その理由について、図６、図７を参照しつつ、簡潔に説明すると、以下のとおりである。
【０１７０】
例えば、第１可変静電容量素子Ｐの静電容量と、第２可変静電容量素子Ｎの静電容量とに容量差ΔＣが生じている場合、図６（ｂ）において第１可変静電容量素子ＰのＧａｔｅ端子の電荷は、Ｑｐ１＝−Ｃ１（Ｖｄｄ／２−Ｖｉｎ）となり、また、図６（ｂ）において第２可変静電容量素子ＮのＧａｔｅ端子の電荷は、Ｑｎ１＝（Ｃ１＋ΔＣ）・（Ｖｄｄ／２＋Ｖｉｎ）となる。このとき、図６（ｂ）において、第１可変静電容量素子ＰのＧａｔｅ端子の電荷、および第２可変静電容量素子ＮのＧａｔｅ端子の電荷の合計は、Ｑｔｏｔａｌ＝（２・Ｃ１＋ΔＣ）Ｖｉｎ＋ΔＣ・（Ｖｄｄ／２）となり、電荷がバイアス電圧Ｖｄｄ／２にも依存することとなる。
【０１７１】
したがって、図７（ｃ）に示すＢｏｏｓｔ状態を経て増幅器から出力される出力電圧信号Ｖｏｕｔｐｕｔは、数式６に示すように、バイアス電圧Ｖｂｉａｓ＝Ｖｄｄ／２も増幅されたものとなってしまう。
【０１７２】
【数６】
2008099224.tif 000008
【０１７３】
ここで、数式６に示されるバイアス電圧Ｖｂｉａｓの増幅量は、容量差ΔＣが小さければ小さいほど、上述した従来のＭＯＳＦＥＴパラメトリック増幅器１０において増幅されるバイアス電圧の増幅量よりも小さくなる。しかしながら、数式６が示すようにバイアス電圧Ｖｂｉａｓが増幅されると、「出力電圧信号の取り扱いを容易とすることができる」、「回路の微細化および低消費電力化に寄与することができる」、「所望の出力電圧信号を得ることができる」という本発明の実施形態に係る増幅器の効果を十分に得ることが出来なくなる可能性がある。
【０１７４】
上述した問題に対応するため、本発明の第２の実施形態として、第１可変静電容量素子ＰのＧａｔｅ端子の面積と第２可変静電容量素子ＮのＧａｔｅ端子の面積との面積比を調整することが可能な構成を示した。しかしながら、上述した問題に対応する構成は、本発明の第２の実施形態の構成に限られない。そこで次に、上述した問題に対応する他の構成に係る第７の実施形態について図１９〜２１を参照しつつ、説明する。
【０１７５】
図１９および図２０は、本発明の第７の実施形態に係る増幅器７００を示す説明図であり、図１９には、Ｔｒａｃｋ状態が、図２０には、Ｂｏｏｓｔ状態が、それぞれ、示されている。
【０１７６】
また、図２１は、本発明の第７の実施形態に係る信号の波形を示す説明図であり、（ａ）には、スイッチを制御する制御クロック信号が、（ｂ）には、入力電圧信号Ｖｉｎｐｕｔが、（ｃ）には、出力電圧信号Ｖｏｕｔｐｕｔが、それぞれ示されている。なお、図１９〜図２１では、バイアス電圧をＶｂｉａｓ＝Ｖｄｄ／２として示しているが、バイアス電圧が上記に限られないことは、言うまでもない。
【０１７７】
図１９、図２０を参照すると、本発明の第７の実施形態に係る増幅器７００は、第１の実施形態に係る増幅器１００と基本的な構成は同一であるが、さらに、ｐ−ＭＯＳバラクタＰ２と、ｎ−ＭＯＳバラクタＮ２とを備える。ｐ−ＭＯＳバラクタＰ２と、ｎ−ＭＯＳバラクタＮ２とは、図２に示すＭＯＳＦＥＴと同様に、反転層の有無によって静電容量を変化させることができる。なお、増幅器７００が備えるｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれは、Ｇａｔｅ端子の幅と長さが、略同一（すなわち、製造のばらつき程度は許容できる。）であることが望ましい。
【０１７８】
ｐ−ＭＯＳバラクタＰ１およびｎ−ＭＯＳバラクタＮ１のＧａｔｅ端子には、第１の実施形態に係る増幅器１００と同様に、スイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとが入力される。また、第１の実施形態に係る増幅器１００と同様に、ｐ−ＭＯＳバラクタＰ１のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子は、スイッチＳＷ２の接続状態に応じて、電源電圧源とグランドとに接続され、ｎ−ＭＯＳバラクタＮ１のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子は、スイッチＳＷ３の接続状態に応じて、電源電圧源とグランドとに接続される。
【０１７９】
また、（１）ｐ−ＭＯＳバラクタＰ２のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子、さらには、（２）ｎ−ＭＯＳバラクタＮ２のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子には、それぞれスイッチＳＷ１の接続状態に応じてバイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとが入力される。また、ｎ−ＭＯＳバラクタＮ２のＧａｔｅ端子は、スイッチＳＷ２の接続状態に応じて、電源電圧源とグランドとに接続され、ｐ−ＭＯＳバラクタＰ２のＧａｔｅ端子は、スイッチＳＷ３の接続状態に応じて、電源電圧源とグランドとに接続される。
【０１８０】
ここで、ｐ−ＭＯＳバラクタＰ１およびｎ−ＭＯＳバラクタＮ１と、ｐ−ＭＯＳバラクタＰ２およびｎ−ＭＯＳバラクタＮ２とは、それぞれ逆導電性を有しているため、静電容量の増減変化を合わせる必要がある。そこで、本発明の第７の実施形態に係る増幅器７００においては、スイッチＳＷ２が電源電圧源に接続されている間、スイッチＳＷ３をグランドに接続する一方、スイッチＳＷ２がグランドに接続されている間、スイッチＳＷ３を電源電圧源に接続するようになっている。
【０１８１】
また、スイッチＳＷ１は、図２１（ａ）に示すクロック信号φ１と同期してクロック信号φ１がハイのとき閉状態となり（すなわち「ＯＮ」）、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子、およびｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とのＳｏｕｒｃｅ端子とＤｒａｉｎ端子のそれぞれに対して、バイアス電圧Ｖｄｄ／２および電圧信号Ｖｉｎが入力されるようになっている。
【０１８２】
また、クロック信号φ１がローに変化すると、スイッチＳＷ１は開状態となり（すなわち、「ＯＦＦ」）、（i）ｐ−ＭＯＳバラクタＰ１およびｎ−ＭＯＳバラクタＮ１のＧａｔｅ端子、更には、（ii）ｐ−ＭＯＳバラクタＰ２およびｎ−ＭＯＳバラクタＮ２のＳｏｕｒｃｅ端子とＤｒａｉｎ端子の、各々に対するバイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとの入力が制御される。なお、クロック信号φ１とスイッチＳＷ１との関係は上記に限られず、例えば、クロック信号φ１がローのときスイッチＳＷ１が閉じるとしてもよい。
【０１８３】
一方、スイッチＳＷ２は、図２１（ａ）に示すクロック信号φ２と同期して接続先が切り替わるようになっており、クロック信号φ２がハイのときグランドに接続され、クロック信号φ２がローのとき電源電圧源に接続される。これに対して、スイッチＳＷ３は、クロック信号φ２と同期して接続先が切り替わるようになっており、クロック信号φ２がハイのとき電源電圧源に接続され、クロック信号φ２がローのときグランドに接続される。なお、図２１（ａ）に示すように、クロック信号φ１とクロック信号φ２とは、本発明の第１の実施形態と同様に、クロック信号φ１とクロック信号φ２は、位相が重ならないように出力され、Ｈｏｌｄ状態が作り出されることとなる。
【０１８４】
図１９を参照すると、Ｔｒａｃｋ状態では、クロック信号φ１がハイとなることによりスイッチＳＷ１が閉じ、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子に入力電圧信号Ｖｉｎｐｕｔが入力される。同様に、ｐ−ＭＯＳバラクタＰ２のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子と、ｎ−ＭＯＳバラクタＮ２のＳｏｕｒｃｅ端子およびＤｒａｉｎ端子とには、入力電圧信号Ｖｉｎｐｕｔが入力される。ここで、本発明の第７の実施形態に係る増幅器７００に入力される入力電圧信号Ｖｉｎｐｕｔは、図２１（ｂ）に示すように、バイアス電圧Ｖｄｄ／２と電圧信号Ｖｉｎとが重畳された信号である。
【０１８５】
また、スイッチＳＷ２は、クロック信号φ２がローのとき電源電圧源に接続され、スイッチＳＷ３は、クロック信号φ２がローのときグランドに接続される。このとき、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とには、それぞれ反転層が生じ、静電容量はそれぞれ増加する。したがって、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子の電圧は、第１の実施形態に係る増幅器１００と同様に、入力電圧信号Ｖｉｎｐｕｔに追従して変化し、入力電圧信号Ｖｉｎｐｕｔに応じた電荷がｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とに蓄積される。
【０１８６】
同様に、スイッチＳＷ２が電源電圧源に接続され、スイッチＳＷ３がグランドに接続されるとき、ｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とには、それぞれ反転層が生じ、静電容量はそれぞれ増加する。
【０１８７】
したがって、図１９に示すＴｒａｃｋ状態では、ｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれのＧａｔｅ端子直下の半導体界面においてそれぞれ反転層が生じており、静電容量がそれぞれ大きくなる。
【０１８８】
以下に、図２２〜図２５を参照して、Ｔｒａｃｋ状態におけるｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれにおける静電容量について説明する。なお、図２２〜図２５それぞれは、（ａ）がＴｒａｃｋ状態、そして（ｂ）がＢｏｏｓｔ状態をそれぞれ示している。
【０１８９】
ここで、図２２〜図２５において、ＣｇｄはＧａｔｅ端子とＤｒａｉｎ端子間のオーバーラップ容量とフリンジ容量を示している。また、ＣｏｘはＧａｔｅ酸化膜の容量、ＣｇｓはＧａｔｅ端子とＳｏｕｒｃｅ端子間のオーバーラップ容量とフリンジ容量を示している。また、ＣｄｅｐはＧａｔｅ端子直下の空乏層容量を示している。また、ＣｊｄはＤｒａｉｎ端子の接合容量、ＣｊｓはＳｏｕｒｃｅ端子の接合容量を示している。
【０１９０】
[Ｔｒａｃｋ状態におけるｐ−ＭＯＳバラクタＰ１の静電容量]
図２２（ａ）は、第７の実施形態に係る増幅器７００が有するｐ−ＭＯＳバラクタＰ１のＴｒａｃｋ状態を示す概略図である。Ｔｒａｃｋ状態におけるＧａｔｅ端子から見える静電容量Ｃｍａｘ，ｐ１は、反転層（Inversion  layer）で電界が終端されるので、数式７のように表される。
【０１９１】
【数７】
2008099224.tif 000009
【０１９２】
[Ｔｒａｃｋ状態におけるｎ−ＭＯＳバラクタＮ２の静電容量]
図２３（ａ）は、第７の実施形態に係る増幅器７００が有するｎ−ＭＯＳバラクタＮ２のＴｒａｃｋ状態を示す概略図である。Ｔｒａｃｋ状態におけるＤｒａｉｎ端子とＳｏｕｒｃｅ端子から見える静電容量Ｃｍａｘ，Ｎ２は、Ｇａｔｅ端子に対してはＣｇｄ、Ｃｏｘ、Ｃｇｓが見え、またＢｕｌｋ端子に対してはＣｊｄ、Ｃｄｅｐ、Ｃｊｓ見えるので、数式８のように表される。
【０１９３】
【数８】
2008099224.tif 000010
【０１９４】
[Ｔｒａｃｋ状態におけるｎ−ＭＯＳバラクタＮ１の静電容量]
図２４（ａ）は、第７の実施形態に係る増幅器７００が有するｎ−ＭＯＳバラクタＮ１のＴｒａｃｋ状態を示す概略図である。Ｔｒａｃｋ状態におけるＧａｔｅ端子から見える静電容量Ｃｍａｘ，Ｎ１は、反転層で電界が終端されるので、数式９のように表される。
【０１９５】
【数９】
2008099224.tif 000011
【０１９６】
[Ｔｒａｃｋ状態におけるｐ−ＭＯＳバラクタＰ２の静電容量]
図２５（ａ）は、第７の実施形態に係る増幅器７００が有するｐ−ＭＯＳバラクタＰ２のＴｒａｃｋ状態を示す概略図である。Ｔｒａｃｋ状態におけるＤｒａｉｎ端子とＳｏｕｒｃｅ端子から見える静電容量Ｃｍａｘ，Ｐ２は、Ｇａｔｅ端子に対してはＣｇｄ、Ｃｏｘ、Ｃｇｓが見え、またＢｏｄｙ（N-wellコンタクト）に対してはＣｊｄ、Ｃｄｅｐ、Ｃｊｓ見えるので、数式１０のように表される。
【０１９７】
【数１０】
2008099224.tif 000012
【０１９８】
[Ｔｒａｃｋ状態における増幅器７００の静電容量]
したがって、Ｔｒａｃｋ状態における増幅器７００の静電容量Ｃａ，ｍａｘおよびＣｂ，ｍａｘは、それぞれ数式１１、数式１２のように表される。
【０１９９】
【数１１】
2008099224.tif 000013
【数１２】
2008099224.tif 000014
【０２００】
ここで、数式１１に示す静電容量Ｃａ，ｍａｘは、図１９、図２０における上側の静電容量（ｐ−ＭＯＳバラクタＰ１の静電容量とｎ−ＭＯＳバラクタＮ２の静電容量の和、すなわち、数式７と数式８の和）である。また、数式１２に示す静電容量Ｃｂ，ｍａｘは、図１９、図２０における下側の静電容量（ｎ−ＭＯＳバラクタＮ１の静電容量とｐ−ＭＯＳバラクタＰ２の静電容量の和、すなわち、数式９と数式１０の和）である。なお、数式１１、および数式１２において、例えば、Ｃｏｘ，ｐは、ｐ−ＭＯＳバラクタのＣｏｘを表しており、Ｃｏｘ，ｎは、ｎ−ＭＯＳバラクタのＣｏｘを表している。また、その他の項も同様である。
【０２０１】
数式１１と数式１２を比較すると、Ｃｊｄ、Ｃｊｓ、およびＣｄｅｐが、ｐ−ＭＯＳバラクタに関するものと、ｎ−ＭＯＳバラクタに関するものとで異なっているが、その他の項は同一であることが分かる。したがって、数式１１に示される値と、数式１２に示される値とは、Ｃｊｄ、Ｃｊｓ、およびＣｄｅｐの値に依存して、差が生じることが分かる。一方、ＣｊｄとＣｊｓとは、ジャンクション容量と呼ばれ、ＭＯＳバラクタのサイズ（ここで、サイズとはＧａｔｅ端子の幅と長さとを指す。）が略同一であれば、当該ジャンクション容量は、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとでほぼ変わらない値となる。これに対して、ＣｄｅｐはＧａｔｅ端子直下の空乏層容量であるので、ｐとｎとで静電容量が異なる。しかしながら、空乏層容量は、他の静電容量の合計の容量と比較すると、十分小さいことから許容可能な誤差として無視することができる。
【０２０２】
したがって、増幅器を構成するＭＯＳバラクタのサイズが略同一の場合、本発明の第７の実施形態に係る増幅器７００では、Ｔｒａｃｋ状態において容量差ΔＣは生じない（厳密には、容量差ΔＣを非常に小さくし、誤差として取り扱うことができる。）。
【０２０３】
次に図２０を参照すると、Ｂｏｏｓｔ状態では、クロック信号φ１がローとなることによりスイッチＳＷ１が開き、ｐ−ＭＯＳバラクタＰ１とｎ−ＭＯＳバラクタＮ１とのＧａｔｅ端子、およびｐ−ＭＯＳバラクタＰ２とｎ−ＭＯＳバラクタＮ２とのＳｏｕｒｃｅ端子とＤｒａｉｎ端子それぞれへの、入力電圧信号Ｖｉｎｐｕｔの入力が停止される。
【０２０４】
また、スイッチＳＷ２は、クロック信号φ２がハイのときグランドに接続され、スイッチＳＷ３は、クロック信号φ２がハイのとき電源電圧源に接続される。このとき、ｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれのＧａｔｅ端子直下の半導体界面においてに生じていた反転層が消失し、ｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２の静電容量はそれぞれ減少する。
【０２０５】
以下に、図２２（ｂ）〜図２５（ｂ）を参照して、Ｂｏｏｓｔ状態におけるｐ−ＭＯＳバラクタＰ１、Ｐ２、およびｎ−ＭＯＳバラクタＮ１、Ｎ２それぞれにおける静電容量について説明する。
【０２０６】
[Ｂｏｏｓｔ状態におけるｐ−ＭＯＳバラクタＰ１の静電容量]
図２２（ｂ）は、第７の実施形態に係る増幅器７００が有するｐ−ＭＯＳバラクタＰ１のＢｏｏｓｔ状態を示す概略図である。Ｂｏｏｓｔ状態におけるＧａｔｅ端子から見える静電容量Ｃｍｉｎ，ｐ１は、反転層が消失することによりＣｏｘとＣｄｅｐとが見えるので、数式１３のように表される。
【０２０７】
【数１３】
2008099224.tif 000015
【０２０８】
[Ｂｏｏｓｔ状態におけるｎ−ＭＯＳバラクタＮ２の静電容量]
図２３（ｂ）は、第７の実施形態に係る増幅器７００が有するｎ−ＭＯＳバラクタＮ２のＢｏｏｓｔ状態を示す概略図である。Ｂｏｏｓｔ状態におけるＤｒａｉｎ端子とＳｏｕｒｃｅ端子から見える静電容量Ｃｍｉｎ，Ｎ２は、反転層が消失することによりＣｏｘとＣｄｅｐとが見えなくなるので、数式１４のように表される。
【０２０９】
【数１４】
2008099224.tif 000016
【０２１０】
[Ｂｏｏｓｔ状態におけるｎ−ＭＯＳバラクタＮ１の静電容量]
図２４（ｂ）は、第７の実施形態に係る増幅器７００が有するｎ−ＭＯＳバラクタＮ１のＢｏｏｓｔ状態を示す概略図である。Ｂｏｏｓｔ状態におけるＧａｔｅ端子から見える静電容量Ｃｍｉｎ，Ｎ１は、反転層が消失することによりＣｏｘとＣｄｅｐとが見えるので、数式１５のように表される。
【０２１１】
【数１５】
2008099224.tif 000017
【０２１２】
[Ｂｏｏｓｔ状態におけるｐ−ＭＯＳバラクタＰ２の静電容量]
図２５（ｂ）は、第７の実施形態に係る増幅器７００が有するｐ−ＭＯＳバラクタＰ２のＢｏｏｓｔ状態を示す概略図である。Ｂｏｏｓｔ状態におけるＤｒａｉｎ端子とＳｏｕｒｃｅ端子から見える静電容量Ｃｍｉｎ，Ｐ２は、反転層が消失することによりＣｏｘとＣｄｅｐとが見えなくなるので、数式１６のように表される。
【０２１３】
【数１６】
2008099224.tif 000018
【０２１４】
[Ｂｏｏｓｔ状態における増幅器７００の静電容量]
したがって、Ｂｏｏｓｔ状態における増幅器７００の静電容量Ｃａ，ｍｉｎおよびＣｂ，ｍｉｎは、それぞれ数式１７、数式１８のように表される。
【０２１５】
【数１７】
2008099224.tif 000019
【数１８】
2008099224.tif 000020
【０２１６】
ここで、数式１７に示す静電容量Ｃａ，ｍｉｎは、図１９、図２０における上側の静電容量（ｐ−ＭＯＳバラクタＰ１の静電容量とｎ−ＭＯＳバラクタＮ２の静電容量の和、すなわち、数式１３と数式１４の和）である。また、数式１８に示す静電容量Ｃｂ，ｍｉｎは、図１９、図２０における下側の静電容量（ｎ−ＭＯＳバラクタＮ１の静電容量とｐ−ＭＯＳバラクタＰ２の静電容量の和、すなわち、数式１５と数式１６の和）である。
【０２１７】
数式１７と数式１８を比較すると、Ｃｊｄ、Ｃｊｓ、およびＣｏｘとＣｄｅｐとのシリーズ容量（数式１７および数式１８の第１項）が、ｐ−ＭＯＳバラクタに関するものと、ｎ−ＭＯＳバラクタに関するものとで異なっているが、その他の項は同一であることが分かる。したがって、数式１７に示される値と、数式１８に示される値とは、Ｃｊｄ、Ｃｊｓ、ＣｏｘおよびＣｄｅｐの値に依存して、差が生じることが分かる。一方、ＣｊｄとＣｊｓとは、上述したようにＭＯＳバラクタのサイズが略同一であれば、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとで変わらない。また、ＣｏｘとＣｄｅｐとのシリーズ容量は、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとの双方においてＣｄｅｐよりも十分小さいことから、数式１７と数式１８とにおけるＣｏｘとＣｄｅｐとのシリーズ容量の差もまた十分小さいものとなる。したがって、数式１７と数式１８とにおけるＣｏｘとＣｄｅｐとのシリーズ容量の差は、許容可能な誤差として無視することができる。
【０２１８】
したがって、増幅器を構成するＭＯＳバラクタのサイズが略同一の場合、本発明の第７の実施形態に係る増幅器７００では、Ｂｏｏｓｔ状態において容量差ΔＣは生じない（厳密には、容量差ΔＣを非常に小さくすることができる。）。
【０２１９】
また、本発明の第７の実施形態に係る増幅器７００のＴｒａｃｋ状態における静電容量、すなわち、増幅器７００における最大容量Ｃｍａｘは数式１１と数式１２との和とすることができる。したがって、増幅器７００における最大容量は数式１９で表される。
【０２２０】
【数１９】
2008099224.tif 000021
【０２２１】
また、本発明の第７の実施形態に係る増幅器７００のＢｏｏｓｔ状態における静電容量、すなわち、増幅器７００における最小容量Ｃｍｉｎは数式１７と数式１８との和とすることができる。したがって、増幅器７００における最大容量は数式２０で表される。
【０２２２】
【数２０】
2008099224.tif 000022
【０２２３】
数式１９と数式２０とに示すように、ＣｏｘおよびＣｄｅｐが容量変化比に寄与することがわかる。ここで、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとにおいて、Ｂｏｏｓｔ状態の場合にはＣｏｘがＣｏｘとＣｄｅｐのシリーズ容量に変化するので、他の容量はできるだけ小さくなるように、本発明の第７の実施形態に係る増幅器７００をレイアウトすることが容量変化比を大きくするためには有効である。具体的には、増幅器７００を構成する各ＭＯＳバラクタのＧａｔｅ長を長くすると、Ｇａｔｅ領域の面積に対するＤｒａｉｎ端子とＳｏｕｒｃｅ端子との面積を相対的に小さくすることができる。したがって、上記のように増幅器７００をレイアウトすることにより、容量変化比の増大に寄与することが可能となる。
【０２２４】
上述したように、本発明の第７の実施形態に係る増幅器７００では、Ｔｒａｃｋ状態、およびＢｏｏｓｔ状態において、容量差ΔＣは生じない。したがって、本発明の第７の実施形態に係る増幅器７００は、Ｂｏｏｓｔ状態において、第１の実施形態に係る増幅器１００と同様に、数式２、３に示すような静電容量の変化によって、バイアス電圧Ｖｄｄ／２の大きさが保持されたまま、電圧信号Ｖｉｎを容量変化比倍に増幅することができる。
【０２２５】
したがって、本発明の第７の実施形態に係る増幅器７００の出力電圧Ｖｏｕｔｐｕｔは、図２１（ｃ）に示すように、入力電圧信号Ｖｉｎｐｕｔに対して、バイアス電圧Ｖｄｄ／２の大きさが保持されたまま、電圧信号Ｖｉｎが容量変化比倍に増幅された波形となる。ここで、出力電圧Ｖｏｕｔｐｕｔは、電源電圧Ｖｄｄよりも小さいため、従来のＭＯＳＦＥＴパラメトリック増幅器１０のように出力電圧に歪みは生じていない。
【０２２６】
以上のように、本発明の第７の実施形態に係る増幅器７００は、サイズが略同一のｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとの双方をそれぞれ上下（ここで、「上下」とは、例えば、図１９に示す対象的な配置を指す。したがって、「左右」や「ななめ」なども当然にして本発明の第７の実施形態に係る増幅器７００の構成に含まれる。）に配置する構成をとる。ここで、サイズが略同一である同一導電型のＭＯＳバラクタでれば、たとえ、増幅器７００を構成するｎ−ＭＯＳバラクタそれぞれに製造のばらつきなどがあったとしても、ＭＯＳバラクタ相互における容量差は非常に小さい。したがって、本発明の第７の実施形態に係る増幅器７００では、たとえ、増幅器７００を構成するｐ−ＭＯＳバラクタおよびｎ−ＭＯＳバラクタそれぞれに製造のばらつきなどがあったとしても、容量差ΔＣを非常に小さくすることができる。
【０２２７】
したがって、本発明の第７の実施形態に係る増幅器７００は、増幅後も入力電圧信号に含まれるバイアス電圧の大きさを維持することができる。
【０２２８】
また、本発明の第７の実施形態に係る増幅器７００は、本発明の第１の実施形態に係る増幅器１００と同様に、入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができるので、出力電圧信号が必要以上に大きくなることはない。したがって、本発明の第７の実施形態に係る増幅器７００を備える回路では、増幅器７００の出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
【０２２９】
（第８の実施形態）
本発明の第７の実施形態に係る増幅器７００は、上述した本発明の第６の実施形態に示したように、チャージドメインフィルタ回路に適用することができる。そこで次に、本発明に係る第８の実施形態として、本発明の第７の実施形態に係る増幅器７００を備えたチャージドメインフィルタ回路について説明する。
【０２３０】
図２６は、本発明の第８の実施形態に係る、増幅器７００を備えたチャージドメインフィルタ回路８００を示す説明図である。
【０２３１】
図２６を参照すると、本発明の第８の実施形態に係るチャージドメインフィルタ回路８００は、例えば、図１６に示すＣｈａｒｇｅスイッチとしてのＭＯＳＦＥＴ８０２と、本発明の第７の実施形態に係る増幅器７００と、ＲｅｓｅｔスイッチとしてのＭＯＳＦＥＴ８０４と、ＤｕｍｐスイッチとしてのＭＯＳＦＥＴ８０６とを備える。
【０２３２】
ＭＯＳＦＥＴ８０２が有するｎ−ＭＯＳＦＥＴ（Ｎ’１）とｐ−ＭＯＳＦＥＴ（Ｐ’１）とには、それぞれ電源電圧Ｃｈａｒｇｅが排他的に印加される。また、ＭＯＳＦＥＴ８０４が有するｎ−ＭＯＳＦＥＴ（Ｎ’２）とｐ−ＭＯＳＦＥＴ（Ｐ’２）とには、それぞれ電源電圧Ｒｅｓｅｔが排他的に印加される。また、ＭＯＳＦＥＴ８０６が有するｎ−ＭＯＳＦＥＴ（Ｎ’３）とｐ−ＭＯＳＦＥＴ（Ｐ’３）とには、それぞれ電源電圧Ｄｕｍｐが排他的に印加される。そして、増幅器７００が有する上段の可変容量素子（ｐ−ＭＯＳバラクタＰ１およびｎ−ＭＯＳバラクタＮ２）と下段の可変容量素子（ｎ−ＭＯＳバラクタＮ１およびｐ−ＭＯＳバラクタＰ２）とには、電源電圧Ｂｏｏｓｔが排他的に印加される。
【０２３３】
ここで、チャージドメインフィルタ回路８００において、可変容量素子として動作する構成要素は、例えば、増幅器７００が有するＭＯＳＦＥＴのみとすることができる。また、例えば図２６におけるＭＯＳＦＥＴ８０２〜８０６などの、一般的にスイッチとして用いるＭＯＳＦＥＴは、Ｇａｔｅ長を短くすることによりＯＮ抵抗を低減して動作速度を向上させることができる。しかしながら、チャージドメインフィルタ回路８００においては、ＭＯＳＦＥＴ８０２〜８０６などのスイッチは、可変容量素子に対する寄生容量となるために、容量変化比を低下させる要因となりうる。したがって、チャージドメインフィルタ回路８００においては、ＭＯＳＦＥＴ８０２〜８０６などのスイッチのＧａｔｅ端子のサイズを小さくすることが望ましい。なお、ＭＯＳＦＥＴ８０２〜８０６などのスイッチのＧａｔｅ端子のサイズや、ＭＯＳＦＥＴ８０２〜８０６の構成が、上記に限られないことは、言うまでもない。
【０２３４】
また、チャージドメインフィルタ回路８００は、上述した本発明の実施形態に係るチャージドメインフィルタ回路の基本動作により、バイアス電圧が維持されて電圧信号が増幅された出力電圧信号Ｖｏｕｔｐｕｔを出力することができる。
【０２３５】
したがって、本発明の第８の実施形態に係るチャージドメインフィルタ回路８００を用いることにより、後段の回路がチャージドメインフィルタ回路８００からの出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
【０２３６】
（第９の実施形態）
図２７は、本発明の第９の実施形態に係る、増幅器７００を備えたチャージドメインフィルタ回路９００を示す説明図である。
【０２３７】
図２７を参照すると、本発明の第９の実施形態に係るチャージドメインフィルタ回路９００は、本発明の第８の実施形態に係るチャージドメインフィルタ回路８００と基本的に同一の構成をとっている。ここで、本発明の実施形態に係るチャージドメインフィルタ回路の基本動作において説明したように、Ｃｈａｒｇｅ状態とＢｏｏｓｔ状態とは排他的な関係にある。したがって、図２７に示すように、ＭＯＳＦＥＴ８０２と、増幅器７００とに印加される電源電圧を共通化することができる。
【０２３８】
したがって、チャージドメインフィルタ回路９００は、チャージドメインフィルタ回路８００よりも回路構成を簡易化することができる。
【０２３９】
また、図２７に示す構成であっても、チャージドメインフィルタ回路９００は、上述した本発明の実施形態に係るチャージドメインフィルタ回路の基本動作により、本発明の第８の実施形態に係るチャージドメインフィルタ回路８００と同様に、バイアス電圧が維持されて電圧信号が増幅された出力電圧信号Ｖｏｕｔｐｕｔを出力することができる。
【０２４０】
したがって、本発明の第９の実施形態に係るチャージドメインフィルタ回路９００を用いることにより、後段の回路がチャージドメインフィルタ回路９００からの出力電圧信号に対して特別な対策を講じる必要はなくなるため、当該出力電圧信号の取り扱いが容易となり、また、回路の微細化および低消費電力化に寄与することができる。さらには、出力電圧信号の大きさが、電源電圧Ｖｄｄよりも大きくなる可能性を非常に低くすることができるので、出力電圧信号に歪みが生じず、所望の出力電圧信号を得ることができる。
【０２４１】
（第１０の実施形態）
上述した第１〜第９の実施形態に係る増幅器は、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとにおける反転層の有無によって静電容量の変化が生じているので、「反転モード」の動作である。ここで、ｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとは、酸化膜の近傍に正孔が蓄積されることにより静電容量の変化が生じる「蓄積モード」でも動作する。したがって、上述した第１〜第６の実施形態に係る増幅器を、「蓄積モード」で動作するｐ−ＭＯＳバラクタとｎ−ＭＯＳバラクタとに置き換えた場合にも、上述した第１〜第６の実施形態に係る増幅器それぞれと同様に、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能となる。
【０２４２】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０２４３】
例えば、本発明の第２の実施形態に係る増幅器では、第１の実施形態に係る増幅器に対してゲート幅が極小である複数の調整用ｐ−ＭＯＳバラクタをさらに備える構成を示したが、係る構成に限られず、本発明の第３〜第６の実施形態に係る増幅器が、ゲート幅が極小である複数の調整用ｐ−ＭＯＳバラクタをさらに備えてもよい。上述のように、本発明の第２の実施形態に係る増幅器が備える調整用ｐ−ＭＯＳバラクタは、バイアス電圧を調整する役割を果たしており、本発明の第３〜第６の実施形態に係る増幅器が、ゲート幅が極小である複数の調整用ｐ−ＭＯＳバラクタをさらに備えたとしても、増幅器に入力されるバイアス電圧と電圧信号とのうち、当該電圧信号を増幅することが可能となる。
【０２４４】
また、本発明の第６の実施形態に係るチャージドメインフィルタ回路６００では、第２ＳＩＮＣフィルタ回路６０６の増幅部６１０〜６１６が、本発明の第１の実施形態に係る増幅器である構成を示したが、係る構成に限られず、本発明の第６の実施形態に係るチャージドメインフィルタ回路における第２ＳＩＮＣフィルタ回路の増幅部が、本発明の第２〜第５の実施形態に係る増幅器であってもよい。増幅部を上記構成とした場合であっても、増幅部は、チャージシェアリングによる入力電圧信号に対して、バイアス電圧の大きさが保持されたまま、電圧信号が容量変化比倍に増幅された出力電圧信号を出力することができる。
【０２４５】
上述した構成は、当業者が容易に変更し得る程度のことであり、本発明の等価範囲に属するものと理解すべきである。
【図面の簡単な説明】
【０２４６】
【図１】離散時間パラメトリック増幅器が電圧信号を増幅する原理を示す説明図である。
【図２】従来のＭＯＳＦＥＴパラメトリック増幅器におけるｎ−ＭＯＳＦＥＴの構造を示す説明図である。
【図３】従来のＭＯＳＦＥＴパラメトリック増幅器を示す説明図である。
【図４】図３に示す従来のＭＯＳＦＥＴパラメトリック増幅器に係る信号の波形を示す説明図である。
【図５】従来のＭＯＳＦＥＴパラメトリック増幅器における出力電圧信号の歪みの要因を示す説明図である。
【図６】本発明の実施形態に係る増幅器のＴｒａｃｋ状態とＨｏｌｄ状態とを示す説明図である。
【図７】本発明の実施形態に係る増幅器のＢｏｏｓｔ状態における電荷の移動を示す説明図である。
【図８】本発明に係る増幅の原理を用いた増幅方法を示す流れ図である。
【図９】本発明の第１の実施形態に係る増幅器を示す説明図である。
【図１０】図９に示す本発明の第１の実施形態に係る信号の波形を示す説明図である。
【図１１】本発明の第２の実施形態に係る増幅器を示す説明図である。
【図１２】本発明の第３の実施形態に係る増幅器を示す説明図である。
【図１３】図１２に示す本発明の第３の実施形態に係る信号の波形を示す説明図である。
【図１４】本発明の第４の実施形態に係る増幅器を示す説明図である。
【図１５】本発明の第５の実施形態に係る増幅器を示す説明図である。
【図１６】本発明の実施形態に係る増幅器を備えたチャージドメインフィルタ回路の概略を示す説明図である。
【図１７】本発明の第６の実施形態に係る増幅器を備えたチャージドメインフィルタ回路を示す説明図である。
【図１８】図１７に示す本発明の第６の実施形態に係る信号の波形を示す説明図である。
【図１９】本発明の第７の実施形態に係る増幅器のＴｒａｃｋ状態を示す説明図である。
【図２０】本発明の第７の実施形態に係る増幅器のＢｏｏｓｔ状を示す説明図である。
【図２１】図１９、図２０に示す本発明の第７の実施形態に係る信号の波形を示す説明図である。
【図２２】図１９、図２０に示す本発明の第７の実施形態に係る増幅器が有するｐ−ＭＯＳバラクタＰ１を示す概略図である。
【図２３】図１９、図２０に示す本発明の第７の実施形態に係る増幅器が有するｎ−ＭＯＳバラクタＮ２を示す概略図である。
【図２４】図１９、図２０に示す本発明の第７の実施形態に係る増幅器が有するｎ−ＭＯＳバラクタＮ１を示す概略図である。
【図２５】図１９、図２０に示す本発明の第７の実施形態に係る増幅器が有するｐ−ＭＯＳバラクタＰ２を示す概略図である。
【図２６】本発明の第８の実施形態に係る増幅器を備えたチャージドメインフィルタ回路を示す説明図である。
【図２７】本発明の第９の実施形態に係る増幅器を備えたチャージドメインフィルタ回路を示す説明図である。
【符号の説明】
【０２４７】
１０    従来のＭＯＳＦＥＴパラメトリック増幅器
１００、２００、３００、４００、５００、７００  増幅器
３０２、５０２  第１増幅部
３０４、５０４  第２増幅部
３０６  スイッチング部
６００、８００、９００  チャージドメインフィルタ回路
Ｃ１ｐ、Ｐ      第１可変静電容量素子
Ｃ１ｎ、Ｎ      第２可変静電容量素子
Ｖｂｉａｓ、Ｖｄｄ／２  バイアス電圧
Ｖｉｎ  電圧信号
Ｖｉｎ／２    正相電圧信号
−Ｖｉｎ／２  逆相電圧信号
Ｖｉｎｐｕｔ、Ｖｉｎｐｕｔ１＿１        入力電圧信号
Ｖｉｎｐｕｔ１      正相入力電圧信号
Ｖｉｎｐｕｔ１Ｘ    逆相入力電圧信号
Ｖｏｕｔｐｕｔ、Ｖｏｕｔｐｕｔ１＿１    出力電圧信号
Ｖｏｕｔｐｕｔ１    正相出力電圧信号
Ｖｏｕｔｐｕｔ１Ｘ  逆相出力電圧信号
【図１】
2008099224.tif 000023
【図２】
2008099224.tif 000024
【図３】
2008099224.tif 000025
【図４】
2008099224.tif 000026
【図５】
2008099224.tif 000027
【図６】
2008099224.tif 000028
【図７】
2008099224.tif 000029
【図８】
2008099224.tif 000030
【図９】
2008099224.tif 000031
【図１０】
2008099224.tif 000032
【図１１】
2008099224.tif 000033
【図１２】
2008099224.tif 000034
【図１３】
2008099224.tif 000035
【図１４】
2008099224.tif 000036
【図１５】
2008099224.tif 000037
【図１６】
2008099224.tif 000038
【図１７】
2008099224.tif 000039
【図１８】
2008099224.tif 000040
【図１９】
2008099224.tif 000041
【図２０】
2008099224.tif 000042
【図２１】
2008099224.tif 000043
【図２２】
2008099224.tif 000044
【図２３】
2008099224.tif 000045
【図２４】
2008099224.tif 000046
【図２５】
2008099224.tif 000047
【図２６】
2008099224.tif 000048
【図２７】
2008099224.tif 000049