(57)【要約】【課題】ソース／ドレイン領域にＳｉＧｅ層を有する半導体装置を、従来の工程よりも複雑にすることなく、しかもチャネル領域にストレスを制御性よく与えることができる半導体装置を得る。【解決手段】シリコン基板１表面の所定の位置に形成されるゲート絶縁膜１１とゲート電極１２の積層体と、この積層体の線幅方向両側に形成されるサイドウォールスペーサ１３と、を含むゲート構造１０と、ゲート構造１０の線幅方向両側のシリコン基板１表面に形成されるソース／ドレイン領域２１と、を備え、シリコン基板１の表面からソース／ドレイン領域２１の深さよりも浅い領域にＳｉＧｅ層３１が形成される。【選択図】        図１
2008218725.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板表面の所定の位置に形成されるゲート絶縁膜とゲート電極の積層体と、この積層体の線幅方向両側に形成されるサイドウォールスペーサと、を含むゲート構造と、
前記ゲート構造の線幅方向両側の前記シリコン基板表面に形成されるソース／ドレイン領域と、
を備え、
前記シリコン基板の表面から前記ソース／ドレイン領域の深さよりも浅い領域にＳｉＧｅ層が形成されることを特徴とする半導体装置。
【請求項２】
前記ＳｉＧｅ層は、前記シリコン基板の表面近傍に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＳｉＧｅ層は、深さによってＧｅの濃度が異なることを特徴とする請求項１に記載の半導体装置。
【請求項４】
シリコン基板表面の所定の位置に形成されるゲート絶縁膜とゲート電極の積層体と、この積層体の線幅方向両側に形成されるサイドウォールスペーサと、を含むゲート構造と、
前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側の前記シリコン基板表面の近傍に低濃度不純物拡散層によって形成されるエクステンション部と、
前記ゲート構造の線幅方向両側の前記シリコン基板表面の前記エクステンション部よりも深い領域に、高濃度不純物拡散層によって形成されるソース／ドレイン領域と、
を備え、
前記エクステンション部にＳｉＧｅ層が形成されることを特徴とする半導体装置。
【請求項５】
前記ＳｉＧｅ層は、前記エクステンション部よりも深く、前記ソース／ドレイン領域の深さよりも浅い領域にさらに形成されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ＳｉＧｅ層は、深さによってＧｅの濃度が異なることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ソース／ドレイン領域上に前記ＳｉＧｅ層に対してエピタキシャル成長したＧｅ層がさらに形成されることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記ゲート構造と前記ソース／ドレイン領域上に圧縮応力性の絶縁膜がさらに形成されることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項９】
シリコン基板の表面の所定の位置にゲート絶縁膜とゲート電極との積層体を形成し、この積層体の線幅方向両側側面にサイドウォールスペーサを形成して、ゲート構造を形成するゲート構造形成工程と、
前記ゲート構造をマスクとして、前記シリコン基板表面から所定の深さまでＧｅをクラスタ注入法によって導入し、前記Ｇｅを導入した領域よりも深く、前記Ｇｅを導入した領域を含むようにＰ型不純物をクラスタ注入法によって導入するイオン導入工程と、
熱処理を行ってＳｉＧｅ層とソース／ドレイン領域を形成する熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記イオン導入工程では、Ｇｅを前記シリコン基板の表面近傍にのみ導入することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記イオン導入工程では、注入エネルギを変化させてＧｅを前記シリコン基板表面から所定の深さまで複数段にわたって多段注入することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記イオン導入工程で、同一の注入濃度で各段にＧｅを導入することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記イオン導入工程で、異なる注入濃度で各段にＧｅを導入することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
シリコン基板の表面の所定の位置にゲート絶縁膜とゲート電極との積層体を形成するゲート電極形成工程と、
前記積層体をマスクとして、前記シリコン基板表面近傍にクラスタ注入法によってＧｅを導入し、クラスタ注入法によって導入された前記Ｇｅよりも深い前記シリコン基板表面の浅い領域にＰ型不純物を導入する第１のイオン導入工程と、
前記積層体の線幅方向両側側面にサイドウォールを形成するサイドウォール形成工程と、
前記ゲート絶縁膜と前記ゲート電極と前記サイドウォールとを含むゲート構造をマスクとして、前記シリコン基板表面から前記エクステンション部よりも深い領域にＰ型不純物を導入する第２のイオン導入工程と、
熱処理を行って前記エクステンション部、ＳｉＧｅ層およびソース／ドレイン領域を形成する熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記第２のイオン導入工程では、前記エクステンション部よりも深く、前記ソース／ドレイン領域の深さよりも浅い領域に、クラスタ注入法によってＧｅを導入することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１および第２のイオン導入工程では、注入エネルギを変化させてＧｅを前記シリコン基板表面から所定の深さまで複数段にわたって多段注入することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１および第２のイオン導入工程で、同一の注入濃度で各段にＧｅを導入することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１および第２のイオン導入工程で、異なる注入濃度で各段にＧｅを導入することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記ソース／ドレイン領域のＳｉＧｅ層上にＧｅ層をエピタキシャル成長させるＧｅ層形成工程をさらに含むことを特徴とする請求項９〜１８のいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記ゲート構造とソース／ドレイン領域上に、圧縮応力性の絶縁膜を形成させる絶縁膜形成工程をさらに含むことを特徴とする請求項９〜１８のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、歪構造を有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
従来、電界効果型トランジスタの電流駆動能力を向上させるために、そのチャネル領域にストレスを加える技術が用いられている。この技術の一例として、Ｐ型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）のソース／ドレイン領域にＳｉＧｅ層を形成する手法が知られている。ここで、Ｓｉよりも格子定数の大きいＳｉＧｅ層をソース／ドレイン領域に形成することで、ＰＭＯＳトランジスタのチャネル領域には、チャネル方向（ソース／ドレイン方向）に圧縮応力が加えられる。チャネル方向の圧縮応力は、ホール（正孔）の移動度を増大させるために、その結果として、ＰＭＯＳトランジスタの電流駆動能力が増加する。
【０００３】
このようなＳｉＧｅ層をソース／ドレイン領域に有するＰＭＯＳトランジスタの製造方法の従来例を説明する。図１３−１〜図１３−２は、半導体装置の製造方法の従来例を模式的に説明するための断面図である。まず、Ｓｉ基板１０１上の所定の位置に、ゲート絶縁膜１１１、ゲート電極１１２およびサイドウォール膜１１３からなるゲート構造１１０を形成する。ついで、ゲート構造１１０の線幅方向両側のＳｉ基板１０１表面の所定の領域（すなわち、ソース／ドレイン領域となる領域）をエッチングによってリセスする（図１３−１）。ついで、リセスした領域１５０にＳｉＧｅ層１５１をエピタキシャル成長させる（図１３−２）。このようにして、ソース／ドレイン領域にＳｉＧｅ層を有するＰＭＯＳトランジスタが得られる（たとえば、特許文献１参照）。
【０００４】
【特許文献１】米国特許第６８６１３１８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、現在では、半導体装置の製造において、ＰＭＯＳトランジスタのみをＳｉ基板上に形成することはほとんどなく、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのように、同一のＳｉ基板上にＰＭＯＳトランジスタとＮ型電界効果型トランジスタとが作り込まれていることが一般的である。そのため、上記従来の技術によって、ソース／ドレイン領域にＳｉＧｅ層を有するＰＭＯＳトランジスタを形成する場合には、ＰＭＯＳトランジスタ以外の領域を酸化膜などでマスクをした後に、上述したようにＰＭＯＳトランジスタを形成する領域のみＳｉ基板をエッチングし、そこに選択的にＳｉＧｅ層をエピタキシャル成長させる必要がある。また、その後にマスクを除去する必要がある。このように、従来の方法では、多数の工程を必要としていた。また、従来の方法によるチャネル領域へのストレスのかかり方は、エピタキシャル成長前のリセス形状に大きく依存するので、ストレスの制御には精密な形状制御が必要になっていた。そして、これらのように、ソース／ドレイン領域にＳｉＧｅ層を有するＰＭＯＳトランジスタを形成するには、その製造方法やストレスの制御が複雑であるという問題点があった。
【０００６】
この発明は、上記に鑑みてなされたもので、ソース／ドレイン領域にＳｉＧｅ層を有する半導体装置を、従来の工程よりも複雑にすることなく、しかもチャネル領域にストレスを制御性よく与えることができる半導体装置とその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、この発明の一実施の形態による半導体装置は、シリコン基板上に形成されたＰＭＯＳトランジスタにおいて、そのソース／ドレイン領域の表面近傍にクラスタ注入法によって形成したＳｉＧｅ層が形成されることを特徴とする。
【発明の効果】
【０００８】
この発明の一実施の形態によれば、Ｓｉ基板表面のソース／ドレイン領域の浅い領域にＳｉＧｅ層を制御性よく形成することができるので、ゲート絶縁膜直下のチャネル領域にのみ効果的に圧縮応力を加えることができるという効果を有する。
【発明を実施するための最良の形態】
【０００９】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明するが、最初にこの発明の半導体装置の概要について説明し、その後に具体的な実施の形態について説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１０】
図１は、この発明にかかる半導体装置の構造を模式的に示す断面図である。この半導体装置は、ＰＭＯＳトランジスタであり、Ｓｉ（シリコン）基板１上の所定の位置に形成されたゲート絶縁膜１１とゲート電極１２の積層体、およびこの積層体の線幅方向両側側面に形成されたサイドウォールスペーサ１３からなるゲート構造１０と、このゲート構造１０の線幅方向両側のＳｉ基板１表面に形成されたＳｉＧｅ層３１を含むソース／ドレイン領域２１と、を備える。ここで、ソース／ドレイン領域２１のＳｉＧｅ層３１は、Ｓｉ基板１の浅い領域に、Ｓｉに対して組成比で約２０％となるまでクラスタ注入されたＧｅによって形成される。
【００１１】
図２は、Ｓｉ基板にクラスタ注入したＧｅ原子の深さ方向のプロファイルを示す図である。この図で、横軸はＳｉ基板表面からの深さを示しており、縦軸は注入されるＧｅ濃度（任意単位）を示している。この図２に示されるように、Ｇｅ原子の分布は、基板表面の浅い領域（基板近傍）に局在化している。これは、後述する実施の形態で説明するように、クラスタ注入法を用いることによって、Ｓｉ基板１表面の浅い領域にも効果的にＧｅを導入することができることによる。そのため、ゲート絶縁膜１１直下のチャネル領域のみに効果的に（制御性よく）圧縮応力を加えることが可能となる。
【００１２】
このように、この発明では、クラスタ注入を用いてＳｉ基板１表面の浅い領域に制御性よくＧｅを導入することで、ＰＭＯＳトランジスタのチャネル領域に圧縮応力を加えることを特徴としている。なお、Ｇｅの導入箇所は、ゲート絶縁膜１１の下のチャネル領域の圧縮応力を印加したい深さとすればよいので、注入エネルギを変えることによって、深さを変えたりすることも可能である。以下では、その態様について説明する。
【００１３】
実施の形態１．
図３は、この発明にかかる半導体装置の実施の形態１の構造を模式的に示す断面図である。たとえば、Ｐ型Ｓｉ基板１上の所定の位置に形成された素子分離絶縁膜２で素子分離されたＮ型ウェル３に、ＰＭＯＳトランジスタが形成される。このＮ型ウェル３には、ゲート絶縁膜１１と、ゲート電極１２と、ゲート絶縁膜１１とゲート電極１２の線幅方向の両側側面に形成されるサイドウォールスペーサ１３と、を有するゲート構造１０が形成されている。ゲート絶縁膜１１としては、電気的な容量膜厚が０．５〜２ｎｍ程度の酸窒化膜やＨｉｇｈ−ｋ膜などが用いられる。また、ゲート電極１２としては、Ｐ型の不純物イオンを添加したポリシリコンや、ＴｉＳｉ、Ｐｔなどの金属からなる。
【００１４】
このゲート構造１０を挟んだＳｉ基板１の上層部には、Ｐ型不純物が高濃度に拡散されたＰ型不純物高濃度拡散層からなるソース／ドレイン領域２１が形成され、さらにそのチャネル領域側の端部には、Ｐ型不純物低濃度拡散領域からなるエクステンション部２２が形成されている。つまり、ＬＤＤ構造を有するＰＭＯＳトランジスタとなっている。さらに、ソース／ドレイン領域２１とゲート電極１２の上部には、配線抵抗を低減するために、ＮｉＳｉなどのシリサイド膜４１が形成されている。
【００１５】
ここで、ソース／ドレイン領域２１の上部（基板面に近い部分）には、ＳｉＧｅ層３１が形成されていることを特徴とする。なお、このＳｉＧｅ層３１は、後述するように、イオン注入によって、ソース／ドレイン領域２１の表面近傍にＧｅを注入して活性化することによって形成される。また、ＳｉＧｅはＳｉに比べて格子定数が大きいため、ＳｉＧｅ層３１に隣接するチャネル領域には、チャネル方向に圧縮応力が加えられる。この圧縮応力によって、チャネル領域におけるホールの移動度が増加し、結果として高い駆動電流能力を持ったＰＭＯＳトランジスタが得られる。
【００１６】
つぎに、このような構造を有する半導体装置の製造方法について説明する。図４−１〜図４−４は、この発明にかかる半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である。なお、通常は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを同一Ｓｉ基板上に作りこむＣＭＯＳデバイスの製造方法となるが、この実施の形態１の対象が、ＰＭＯＳトランジスタに適用されるものであるので、以下では、ＰＭＯＳトランジスタの製造に関わる部分のみ説明する。
【００１７】
まず、たとえばＰ型のＳｉ基板１上のＭＯＳトランジスタを形成する領域を局所的に露出させるように所定のパターンの素子分離絶縁膜２をＳＴＩ（Shallow Trench Isolation）法などによって形成し、Ｓｉ基板１のＰＭＯＳトランジスタを形成する領域（以下、ＰＭＯＳトランジスタ形成領域という）にイオン注入によってＮ型ウェル３を形成する。ついで、このＳｉ基板１上の全面にゲート絶縁膜の基となる酸窒化膜やＨｉｇｈ−ｋ膜などの第１の絶縁膜を厚さ０．５〜２ｎｍで堆積し、続けてＰ型のポリシリコンやＴｉＳｉ、Ｐｔなどの金属からなる電極材料膜を５０〜２００ｎｍ程度の厚さで堆積する。その後、電極材料膜と第１の絶縁膜を所定の形状にエッチングして、ゲート絶縁膜１１とゲート電極１２とからなる積層体を形成する（図４−１）。
【００１８】
ついで、ＰＭＯＳトランジスタ形成領域以外をレジストなどでマスクし、ＰＭＯＳトランジスタ形成領域の積層体をマスクとして、イオン注入によって、Ｓｉ基板１の表面の浅い領域にアクセプタとなる不純物を低濃度で導入した拡散層からなるエクステンション部２２を形成する（図４−２）。なお、このエクステンション部２２の形成時に、エクステンション部２２のゲート構造１０側端部や後に形成するソース／ドレイン領域２１のゲート構造１０側端部の深い領域にハロー層を形成してもよい。その後、Ｓｉ基板１上の全面に、所定の厚さのシリコン窒化膜などからなる第２の絶縁膜を堆積させ、積層体の線幅方向両側部分にのみ第２の絶縁膜が残るように異方性エッチングを行って、サイドウォールスペーサ１３を形成する（図４−３）。これにより、素子分離絶縁膜２で区画された所定の位置にゲート構造１０が形成される。
【００１９】
ついで、ＰＭＯＳトランジスタ形成領域以外をレジストなどでマスクし、ＰＭＯＳトランジスタ形成領域のゲート構造１０をマスクとして、クラスタ注入によって、ＧｅとＢをＳｉ基板１のソース／ドレイン領域２１となる部分に導入する。Ｇｅは、ＳｉＧｅ層３１を形成するために導入するものであり、Ｂはソース／ドレイン領域２１を形成するために導入するものである。このとき、ＢはＧｅの注入層を覆うようにやや深い領域に導入する。また、Ｇｅは、Ｓｉに対して組成比で２０％程度までとなるように、導入される。一例としては、Ｇｅは５〜５０ｎｍの深さに１×１０13〜１×１０16ｃｍ-2の注入量で導入され、Ｂは５０〜２００ｎｍの深さに１×１０14〜１×１０16ｃｍ-2の注入量で導入される。このとき導入されるＧｅの注入プロファイルは、図２に示されるものと同様のプロファイルとなる。導入後、熱処理を行うことで、ソース／ドレイン領域２１と、このソース／ドレイン領域２１の基板表面付近にＳｉＧｅ層３１が形成される。熱処理としては、４００〜７００℃のＮ2雰囲気で数十分〜数時間の低温アニールや、９００〜１，３００℃で数十秒の高温アニールなどを行うことができる。
【００２０】
ここで、クラスタ注入とは、注入種となるＧｅやＢなどの原子と、Ａｒなどの他の原子を含めて、原子数が数個〜数千個のクラスタを生成し、そのクラスタをＳｉ基板に注入する技術である・通常のイオン注入と比べ、巨大クラスタを用いると、原子１つ当りの実効的な加速電圧を低くすることができるので、非常に浅い領域に極めて高濃度の注入を、高いスループットで実現することができる。
【００２１】
一般的に、浅い領域にイオン注入を行う場合、通常のイオン注入機では、スループットが極端に低下する。低い加速電圧ではビームの生成が困難になるためで、この結果、浅い領域に高濃度のイオン注入を行う場合、量産製品の製造への適用が困難なほどのスループットしか得られない場合があった。これに対して、クラスタ注入は、上述したように非常に浅い領域への高濃度のイオン注入に対して、スループットの点で優れている。
【００２２】
また、通常のイオン注入では、イオン固有の質量が注入深さＲｐ（Projection Range）に影響する。つまり、同じエネルギでイオン注入を行っても、質量数の小さいイオンは一般的にＲｐが深く注入され、質量数の大きなイオンは一般的にＲｐが浅く注入される。これに対して、クラスタ注入では、個々のイオンより質量数が巨大なクラスタを生成して注入することで、注入種となるイオンに質量差がある場合も、同様のＲｐで注入することが可能となる。これは、たとえばＢとＧｅの質量はそれぞれ１１と７３であるが、質量数４０のＡｒ原子１，０００個とクラスタをそれぞれ作った場合、両者の質量数はそれぞれ４０，０１１と４０，０７３となり、ほぼ同等な質量数となるためである。
【００２３】
この性質を用いると、任意の質量のイオンを任意の深さに注入することができる。これによって、図４−４に示されるような基板表面付近に局在したＳｉＧｅ層３１、それよりも深い領域にＢ層（ソース／ドレイン領域２１）を形成することが可能となる。
【００２４】
なお、この実施の形態でＳｉＧｅ層３１を含むようにソース／ドレイン領域２１を形成するのは、以下の理由による。ＳｉＧｅ層３１はＳｉ基板１と格子定数が違うため、Ｓｉ基板１との界面では格子のミスフィットが発生する。そのような領域で、ソース／ドレイン領域２１とＳｉ基板１との間にｐｎ接合を形成すると、リーク電流が増大してしまうという問題がある。そのため、ＳｉＧｅ層３１は、深いｐｎ接合よりも浅い部分にのみ形成するようにすることで、リーク電流を減らし、デバイスの消費電力を低減することができる。
【００２５】
図４−４でソース／ドレイン領域２１の形成後は、通常のＣＭＯＳデバイスの製造方法にしたがって、ソース／ドレイン領域２１とゲート電極１２の上面にシリサイド膜４１を形成して、図３に示される構造の半導体装置が得られる。なお、その後、層間絶縁膜の堆積や配線の形成などの工程を経て、ＣＭＯＳデバイスが作成される。
【００２６】
この実施の形態１によれば、チャネル領域近辺にのみＳｉＧｅ層３１を形成したので、効果的にチャネル領域に圧縮応力を印加することができ、高い電流駆動力を得ることができるという効果を有する。また、ソース／ドレイン領域２１とＳｉ基板１との間にｐｎ接合が形成されるが、ＳｉＧｅ層３１をこのｐｎ接合よりも浅い部分にのみ形成したので、接合リーク電流の増加を防止することができるという効果も有する。
【００２７】
また、従来のように、ＰＭＯＳトランジスタのソース／ドレイン領域の形成部分のＳｉ基板１表面をリセスしてそこにＳｉＧｅ層を形成する場合に比して、製造工程が簡略化され、さらに工程数を削減することができるという効果も有する。また、従来のように、チャネル領域への圧縮応力の印加具合が、リセス形状に大きく依存することがなく、制御性よくチャネル領域に圧縮応力を印加することができるという効果も有する。
【００２８】
実施の形態２．
実施の形態１の図４−４では、ソース／ドレイン領域の基板表面付近にのみＳｉＧｅ層を形成するようにしていたが、Ｇｅの注入を、エネルギを変化させながら、同じ注入量の多段階で行うようにしてもよい。
【００２９】
図５は、この発明にかかる半導体装置の実施の形態２の構造を模式的に示す断面図である。この半導体装置は、実施の形態１の図３よりもさらに深い領域にまでＳｉＧｅ層３１を形成していることを特徴とする。この図５では、ＳｉＧｅ層３１は、クラスタ注入によって、３段にわたってＳｉＧｅ層３１−１〜３１−３を形成している場合が示されている。図６は、図５のＧｅの注入プロファイルの一例を示す図である。この図６では、各段において注入されるＧｅ原子の濃度は同一となるようにしている。なお、実施の形態１と同一の構成要素には同一の符号を付して、その説明を省略している。
【００３０】
このような構造の半導体装置の製造方法は、実施の形態１の図４−４で、Ｓｉ基板１に注入エネルギを変えたクラスタ注入を多段階（３段階）行うことによって、形成することができる。たとえば、２０ｎｍ、６０ｎｍ、１００ｎｍの深さにＧｅ原子がピークを持つようにエネルギを変えて３段階の注入を行う。その後、Ｂはそれを覆うように１５０〜２００ｎｍの深さに注入する。なお、その他の製造方法は、実施の形態１で説明したものと同じであるので、その説明を省略する。
【００３１】
この実施の形態２によれば、同じ注入量で多段階でＧｅの注入を行うようにしたので、チャネル領域の深い部分まで一様な応力を加えることができるという効果を有する。また、ＰＭＯＳトランジスタのチャネル構造によっては、基板表面より深い領域までチャネル領域としてキャリアが輸送されるので、そのようなデバイスでは深い部分まで応力が加えられる構造とした方がよい。そして、この実施の形態２によれば、そのようなデバイスでも、電流駆動力の一層の増加を期待することができるという効果も有する。
【００３２】
実施の形態３．
実施の形態２では、多段注入におけるどの深さ（段）においても同じ注入量で注入を行っていたが、各段での注入量を変えてもよい。図７〜図８は、多段注入における注入プロファイルの一例を示す図である。図７では、基板表面付近のＧｅ濃度が一番高く、深い領域になるにしたがってＧｅ濃度が低くなるように注入している例を示している。この一例として、基板表面付近から深い方へ向かって、１×１０16ｃｍ-2、１×１０15ｃｍ-2、１×１０14ｃｍ-2の注入量でＧｅを注入している。また、図８では、基板表面からやや深い部分で、最もＧｅ濃度が高くなるような構造を例示している。この一例として、基板表面付近から深い方へ向かって、１×１０15ｃｍ-2、１×１０16ｃｍ-2、１×１０15ｃｍ-2の注入量でＧｅを注入している。
【００３３】
この実施の形態３では、特定のチャネル構造を有するＰＭＯＳトランジスタでも、最適なチャネル領域の深さ方向の位置で圧縮応力を加えることができるという効果を有する。
【００３４】
実施の形態４．
図９は、この発明にかかる半導体装置の実施の形態４の構造を模式的に示す断面図である。この半導体装置は、実施の形態１の図３において、Ｓｉ基板１のソース／ドレイン領域２１上に、エピタキシャルに成長したＧｅ層３２をさらに有することを特徴とする。このように、ＳｉやＳｉＧｅよりも格子定数の大きなＧｅ層３２をソース／ドレイン領域２１上に形成することによって、ゲート構造１０下のチャネル領域により大きな圧縮応力が印加される。なお、その他の構成については、実施の形態１と同様であるので、その説明を省略する。
【００３５】
このような構造の半導体装置の製造方法は、実施の形態１の図４−４でＳｉ基板１にクラスタ注入によってＧｅを導入し、ＳｉＧｅ層３１を形成した後に、クラスタサイズや注入エネルギを調整して、ＧｅがＳｉ基板１に注入されないような条件で、Ｓｉ基板１上にＧｅを堆積させる。たとえば、５０〜１００ｎｍの厚さのＧｅ層３２がソース／ドレイン領域２１上に形成される。なお、その他の製造手順は、実施の形態１と同様であるので、その説明を省略する。
【００３６】
なお、上述した説明では、実施の形態１の構造にＧｅ層３２を形成した場合を説明したが、実施の形態２〜３の構造にＧｅ層を形成するようにしてもよい。また、上述した説明では、Ｇｅ層３２をクラスタ注入法によって形成しているが、ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ（Chemical Vapor Deposition）法によって形成してもよい。
【００３７】
この実施の形態４によれば、Ｓｉ基板１のソース／ドレイン領域２１上にＳｉやＳｉＧｅよりも格子定数の大きなＧｅ層３２を堆積させたので、一層大きな圧縮応力をチャネル領域に加えることができる。その結果、ＰＭＯＳトランジスタで一層大きな電流の増幅が得られるという効果を有する。
【００３８】
実施の形態５．
図１０は、この発明にかかる半導体装置の実施の形態５の構造を模式的に示す断面図である。この半導体装置は、実施の形態１の図３において、ＰＭＯＳトランジスタを形成したＳｉ基板１上に圧縮応力性の絶縁膜３３を有することを特徴とする。なお、その他の構成については、実施の形態１と同様であるので、その説明を省略する。
【００３９】
このような構造の半導体装置の製造方法は、実施の形態１の図４−４でソース／ドレイン領域２１とＳｉＧｅ層を形成し、ゲート電極１２上とソース／ドレイン領域２１上にシリサイド膜４１を形成した後に、圧縮応力性の絶縁膜３３を堆積させればよい。たとえば、実施の形態４と同様に、堆積成分の強いクラスタ注入を用いて圧縮応力性の絶縁膜３３を形成することができる。一例として、２０〜１００ｎｍのＳｉＮ膜を堆積することで、圧縮応力をゲート構造１０下のチャネル領域に印加することができる。なお、ＳｉＮ膜は、堆積条件でチャネル領域に圧縮応力を印加したり、引張応力を印加したりすることができるので、圧縮応力を印加することができる堆積条件とする必要がある。また、その他の製造手順は、実施の形態１と同様であるので、その説明を省略する。
【００４０】
なお、上述した説明では、実施の形態１の構造に圧縮応力性の絶縁膜３３を形成した場合を説明したが、実施の形態２〜４の構造に圧縮応力性の絶縁膜３３を形成するようにしてもよい。また、この圧縮応力性の絶縁膜３３を、ＰＶＤ法やＣＶＤ法などの方法で形成してもよい。
【００４１】
この実施の形態５によれば、実施の形態１〜４の効果に加え、ゲート電極１２上に堆積された圧縮応力性の絶縁膜３３によって、チャネル領域に一層大きな圧縮応力を加えることができる。その結果、さらに大きな電流の増幅が得られるという効果を有する。
【００４２】
実施の形態６．
図１１は、この発明にかかる半導体装置の実施の形態６の構造を模式的に示す断面図である。この半導体装置は、実施の形態１の図３において、ＳｉＧｅ層３１をエクステンション部２２に形成したことを特徴とする。ＰＭＯＳトランジスタの短チャネル効果を抑制するために、エクステンション部２２はＳｉ基板１表面付近の浅い領域に形成する必要がある。そのため、たとえばＳｉＧｅ層３１を基板表面から５〜１０ｎｍ深さに形成し、Ｂによるエクステンション部２２を１０〜２０ｎｍの深さに形成する。また、エクステンション部２２にＳｉＧｅ層３１を形成することで、ＳｉＧｅ層３１の形成される位置が、実施の形態１の図３の場合に比して、サイドウォールスペーサ１３の分だけチャネル領域側に移ることになる。この分、圧縮応力をチャネル領域に印加することが可能となる。なお、その他の構成については、実施の形態１と同様であるので、その説明を省略する。
【００４３】
このような構造の半導体装置の製造方法は、実施の形態１の図４−２で、所定の形状にパターニングしたゲート絶縁膜１１とゲート電極１２との積層体をマスクとして、クラスタ注入によって、まずＧｅをたとえば５〜１０ｎｍの深さに導入し、ついでＢをたとえば１０〜２０ｎｍの深さに導入し、その後に熱処理を行うことによって形成することができる。なお、その他の製造手順は、実施の形態１と基本的に同様であるが、図４−４においてＧｅのクラスタ注入は行われず、ＢなどのＰ型不純物のクラスタ注入に変わる点が異なる。
【００４４】
この実施の形態６によれば、エクステンション部２２にＳｉＧｅ層３１を形成するようにしたので、一層チャネル領域に近い領域から応力を印加することができるため、効果的に電流の増幅効果を得ることができるという効果を有する。
【００４５】
実施の形態７．
実施の形態６と実施の形態２〜３とを組み合わせることで、ソース／ドレイン領域とエクステンション部の両方にＳｉＧｅ層を形成してもよい。図１２は、この発明にかかる半導体装置の実施の形態７の構造の一例を模式的に示す断面図である。この半導体装置は、実施の形態６の図１１において、ソース／ドレイン領域２１に多段注入を行って、ソース／ドレイン領域２１の深い位置にまでＳｉＧｅ層３１−２，３１−３を形成した場合を示している。この図１２では、エクステンション部２２とソース／ドレイン領域２１にクラスタ注入によって３段のＳｉＧｅ層３１−１〜３１−３が形成される場合が例示されている。
【００４６】
このような構造の半導体装置の製造方法は、実施の形態６で示したように、所定の形状にパターニングしたゲート絶縁膜１１とゲート電極１２との積層体をマスクとして、クラスタ注入によって、Ｇｅをたとえば５〜１０ｎｍの深さに導入し、ついでＢをたとえば１０〜２０ｎｍの深さに導入し、エクステンション部２２にＳｉＧｅ層３１−１を形成する。ついで、実施の形態１の図４−４で、サイドウォールスペーサ１３を形成した後に、ソース／ドレイン領域２１のエクステンション部２２に形成したＳｉＧｅ層３１−１よりも深い領域にＧｅが注入されるように、注入エネルギを変えて、Ｇｅの導入を多段階で行う。エクステンション部２２とソース／ドレイン領域２１にＧｅを注入するときのプロファイルは、実施の形態２の図６に示されるように、各段で同じ注入量となるようにしてもよいし、実施の形態３の図７〜図８に例示されるようにＰＭＯＳトランジスタのチャネル構造に合わせて各段で注入量が異なるように変化させるようにしてもよい。その他の製造方法は、実施の形態１で説明したものと同様であるので、その説明を省略する。
【００４７】
この実施の形態７によれば、ソース／ドレイン領域２１とエクステンション部２２の両方にＳｉＧｅ層３１−１〜３１−３を形成するようにしたので、チャネル領域にかかる圧縮応力を大きくし、一層多くの電流の増幅効果を得ることができるという効果を有する。
【００４８】
なお、上述したエクステンション部２２にＳｉＧｅ層３１を形成した実施の形態６，７においても、実施の形態４で示したように、ソース／ドレイン領域２１上にＧｅ層３２をエピタキシャルに形成させるようにしてもよいし、実施の形態５で示したように、ゲート構造１０とソース／ドレイン領域２１上に圧縮応力性の絶縁膜３３を形成してもよい。このようにすることで、さらに大きな圧縮応力をゲート構造１０下のチャネル領域に印加することができ、高い電流駆動力が得られるという効果を有する。
【産業上の利用可能性】
【００４９】
以上のように、この発明にかかる半導体装置は、電流駆動力を向上させる半導体装置に有用である。
【図面の簡単な説明】
【００５０】
【図１】この発明による半導体装置の構造を模式的に示す断面図である。
【図２】Ｓｉ基板にクラスタ注入したＧｅ原子の深さ方向のプロファイルを示す図である。
【図３】この発明による半導体装置の実施の形態１の構造を模式的に示す断面図である。
【図４−１】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その１）。
【図４−２】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その２）。
【図４−３】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その３）。
【図４−４】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その４）。
【図５】この発明による半導体装置の実施の形態２の構造を模式的に示す断面図である。
【図６】図５のＧｅの注入プロファイルの一例を示す図である。
【図７】多段注入における注入プロファイルの一例を示す図である。
【図８】多段注入における注入プロファイルの一例を示す図である。
【図９】この発明による半導体装置の実施の形態４の構造を模式的に示す断面図である。
【図１０】この発明による半導体装置の実施の形態５の構造を模式的に示す断面図である。
【図１１】この発明による半導体装置の実施の形態６の構造を模式的に示す断面図である。
【図１２】この発明による半導体装置の実施の形態７の構造の一例を模式的に示す断面図である。
【図１３−１】半導体装置の製造方法の従来例を模式的に説明するための断面図である（その１）。
【図１３−２】半導体装置の製造方法の従来例を模式的に説明するための断面図である（その２）。
【符号の説明】
【００５１】
１  Ｓｉ基板
２  素子分離絶縁膜
３  Ｎ型ウェル
１０  ゲート構造
１１  ゲート絶縁膜
１２  ゲート電極
１３  サイドウォールスペーサ
２１  ソース／ドレイン領域
２２  エクステンション部
３１，３１−１〜３１−３  ＳｉＧｅ層
３２  Ｇｅ層
３３  圧縮応力性の絶縁膜
４１  シリサイド膜
【図１】
2008218725.tif 000003
【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３−１】
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【図１３−２】
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