(57)【要約】      （修正有）【課題】ＣＦ４を用いて、基板をエッチングして懸架型素子を形成した場合、トンネル接合及び島電極が悪影響を受け、十分な電荷分解能等が得られないと言う欠点があった。【解決手段】基板上に、アッシングより除去できるレジストによって形成されたレジスト台部を設け、レジスト台部上に、トンネル接合及び島電極等の素子部を形成する。素子部をレジスト台部上に形成した後、レジスト台部をアッシングにより除去し、基板をＣＦ４等によりエッチングすることなく、懸架型素子を構成することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板表面に、予め定められたレジストによって形成されたレジスト台部を選択的に形成する第１の工程と、前記レジスト台部上に素子領域を形成する第２の工程と、前記レジスト台部を活性ガスに晒すことなく、アッシングにより除去して、懸架型構造を形成し、懸架型量子素子を得る第３の工程とを有することを特徴とする量子素子の製造方法。
【請求項２】
請求項１において、前記第２の工程は、前記レジスト台部上に、懸架型マスクを設けるマスク形成工程と、前記懸架型マスクを使用して、前記素子領域を形成する素子形成工程とを含むことを特徴とする量子素子の製造方法。
【請求項３】
請求項２において、前記マスク形成工程は、前記レジスト台部上を含む領域に互いに異なる第１、第２、及び第３のレジスト層を順に形成する工程と、前記第３のレジスト層をマスクとして、第２のレジスト層にパターンを形成する工程と、前記第３のレジスト層を除去すると共に、前記第１のレジスト層を選択的に除去することにより、前記懸架型マスクを形成する工程とを有することを特徴とする量子素子の製造方法。
【請求項４】
請求項３において、前記第２の工程の素子形成工程は、前記第２のレジスト層によって形成された前記懸架型マスクを用いて、互いに異なる方向から金属を蒸着する工程及び前記蒸着された金属を酸化して、トンネル接合を形成する工程を含むことを特徴とする量子素子の製造方法。
【請求項５】
請求項４において、前記量子素子は、単電子トランジスタ、単電子ポンプ、単電子箱、量子ビット、読出回路、及び、電荷センサーの少なくとも１つであることを特徴とする量子素子の製造方法。
【請求項６】
請求項１〜５のいずれかにおいて、前記第３の工程は、前記素子領域の下部に位置する前記レジスト台部の一部を残存させ、前記素子領域の支持部を構成するようにアッシングを行なう工程であることを特徴とする量子素子の製造方法。
【請求項７】
請求項１〜６のいずれかにおいて、前記レジスト台部を構成する前記レジストはカリックスアレーンであることを特徴とする量子素子の製造方法。
【請求項８】
請求項３において、前記第１のレジスト層は、リフトオフレジストであり、前記第２のレジスト層はＧｅであり、且つ、前記第３のレジスト層はＰＭＭＡ（Polymethylmethacrylate）であることを特徴とする量子素子の製造方法。
【請求項９】
基板と、当該基板表面上に間隔をおいて配置され、予め定められたレジストによって形成された支持部と、当該支持部間に設けられた懸架型素子部と、前記懸架型素子部に電気的に接続され、前記基板上に引き出された金属配線とを有することを特徴とする量子素子。
【請求項１０】
請求項９において、前記懸架型素子部は、２つのトンネル接合と、前記２つのトンネル接合間に設けられた島電極とを有する単電子構造を有することを特徴とする量子素子。
【請求項１１】
請求項１０において、前記懸架型素子部の下部に位置する前記基板表面は、エッチングされていないことを特徴とする量子素子。
【請求項１２】
請求項９〜１１のいずれかにおいて、更に、前記金属配線と電気的に接続された他の導体層を有していることを特徴とする量子素子。
【請求項１３】
請求項９〜１２のいずれかにおいて、前記支持部を構成する前記予め定められたレジストは、カリックスアレーンであることを特徴とする量子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子素子及びその製造方法に関し、特に、単電子トランジスタ、単電子ポンプ、単電子箱、その他の単電子回路構造の量子素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、膨大な計算量を要する問題を解決する手段として、量子ビット（ｑｕｂｉｔ）を用いて演算を行う量子コンピュータが注目を集めている。量子コンピュータの量子素子の中には、単電子トランジスタ、単電子ポンプ、単電子箱等の単電子構造の回路（単電子回路）が使用されると共に、量子ビット、電荷センサー、及び、その読出回路における量子演算素子にも単電子回路構造の素子が用いられることが多い。
【０００３】
この種、単電子回路構造の量子素子を用いた例を特許文献１を参照して説明する。特許文献１に示された例では、超伝導箱電極を含む量子ビット構造と、読出回路とを備え、量子ビット構造及び読出回路はそれぞれ単電子回路構造を有している。具体的に言えば、特許文献１に示された量子ビット構造は、ソース電極として動作する対向電極、薄膜によって形成された第１のトンネルバリアを介して、対向電極と対向するように配置された超伝導箱電極、第２のトンネルバリアを挟んで超伝導箱電極と対向するように設けられたトラップ電極、超伝導箱電極に容量を介して結合されたゲート電極とによって構成されている。更に、前述した読出回路は、単電子トランジスタによって構成されており、当該単電子トランジスタは、ソース電極、島電極、ドレイン電極、及びゲート電極によって構成されている。単電子トランジスタのソース電極及び島電極は第３のトンネルバリアによって結合されており、島電極とドレイン電極は第４のトンネルバリアによって結合されている。更に、ゲート電極と島電極はゲート容量を介して結合されている。
【０００４】
このように、特許文献１は、量子ビット構造及び読出回路に単電子回路を用い、一回の試行によって超伝導量子箱の量子状態を読み出すことができることを開示している。
【０００５】
ここで、単電子回路構造を有する量子素子は、絶縁性の基板、例えば、シリコン酸化膜、或いは、シリコン窒化膜上に形成されている。このため、上記した量子演算素子の各電極、例えば、島電極、超伝導量子箱は基板に接触している。
【０００６】
最近の研究によれば、単電子トランジスタ、特に、単電子トランジスタの島電極が基板と接触している場合、基板による電荷の変動の影響、即ち、基板からのノイズの影響が避けられないことが指摘されている。
【０００７】
非特許文献１では、基板による電荷の変動の影響等を防止するために、島電極と基板とが接触しない構造の単電子トランジスタが提案されている。即ち、非特許文献１は、島電極と、当該島電極を挟む２つのトンネルバリア（接合）とを基板に接触しないように、基板に懸架したワイヤ上に形成した懸架型（即ち、サスペンション型）構造の単電子トランジスタを開示している。
【０００８】
ここで、非特許文献１に開示された方法をより具体的に説明する。非特許文献１では、窒化されたシリコンウェハ上に、互いに交叉する方向から蒸着を行う２重蒸着法と反応性イオンエッチングを行うことにより、懸架型単電子トランジスタを作成している。即ち、窒化されたシリコンウェハ上に、ポリメチルメタクリレート（ＰＭＭＡ）を含む２層のレジストを塗布し、上層のレジストをパターンニングすると共に、下層のレジスト選択的に除去し、パターニングされた上層のレジストは、下層のレジストによって部分的に支えられ、中空に持ち上げられた状態の懸架型マスクを形成している。
【０００９】
懸架マスクを構成した後、互いに異なる方向から蒸着を行う通常の２重蒸着法によって、トンネル接合が形成される。即ち、基板に対して所定の角度方向から第１の金属膜を蒸着し、当該第１の金属膜を酸化することによって酸化膜バリアを形成する。次に、第１の金属層の蒸着方向と交叉する方向から、第２の金属層を蒸着し、第１及び第２の金属層の重複部に、２つのトンネル接合が形成されている。
【００１０】
次に、非特許文献１では、Ｏ２およびＣＦ４ガス流を用いて、２つのトンネル接合及び島電極下部に位置する基板が２段階のＲＩＥエッチング（即ち、異方性エッチング及び等方性エッチング）され、この結果、トンネル接合及び島電極を含む線状の領域が、基板上に懸架された状態、即ち、サスペンドされた状態で残されている。
【００１１】
この構成の単電子トランジスタはトンネル接合が基板に接触していないため、トンネル接合が基板の影響による電荷ノイズを防止できるものと期待されている。
【００１２】
【特許文献１】特開２００４−２００５７９
【非特許文献１】Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ８６，０９３１０１（２００５）“Ｓｕｓｐｅｎｄｅｄ  ｓｉｎｇｌｅ−ｅｌｅｃｔｒｏｎ  ｔｒａｎｓｉｓｔｏｒｓ：Ｆａｂｒｉｃａｔｉｏｎ  ａｎｄｍｅａｓｕｒｅｍｅｎｔ”（Ｇ．Ｓ．Ｐａｒａｏａｎｕ  ａｎｄ  Ａ．Ｍ．Ｈａｌｖａｒｉ）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、非特許文献１のように、ＣＦ４を用いたＲＩＥを行い、基板をエッチングして懸架型の単電子トランジスタ構造を実現した場合、トンネル接合、島電極がＲＩＥ中、ＣＦ４等、活性の強いガスに晒されてしまう。この結果、非特許文献１の方法で作成された懸架型単電子トランジスタは所望の特性が得られないことが判明した。
【００１４】
本発明の主な課題は、一般的な電荷センサー、或いは、量子ビットとしての単電子トランジスタ等、種々の単電子回路構造を有する量子素子に適用して、そのノイズを低減できる方法を提供することである。
【００１５】
本発明の具体的な課題は、ＣＦ４ガスを用いたＲＩＥにより、基板をエッチングする必要の無い単電子回路構成の量子素子(特に、懸架型素子)を製造する方法を提供することである。
【００１６】
本発明の他の課題は、優れた電荷分解能を備えた懸架型の量子素子を製造する方法を提供することである。
【００１７】
本発明の更に他の課題は、ノイズが少なく、この結果、電荷の測定精度の高い量子素子を製造する方法を提供することである。
【００１８】
本発明の別の課題は、荷電量子ビットのコヒーレンスを長い時間維持できる単電子回路を提供することである。
【課題を解決するための手段】
【００１９】
本発明の第１の態様によれば、基板表面に、予め定められたレジストによって形成されたレジスト台部を選択的に形成する第１の工程と、前記レジスト台部上に素子領域を形成する第２の工程と、前記レジスト台部を活性ガスに晒すことなく、アッシングにより除去して、懸架型構造を形成し、懸架型量子素子を得る第３の工程とを有することを特徴とする量子素子の製造方法が得られる。
【００２０】
本発明の第２の態様によれば、第１の態様において、前記第２の工程は、前記レジスト台部上に、懸架型マスクを設けるマスク形成工程と、前記懸架型マスクを使用して、前記素子領域を形成する素子形成工程とを含むことを特徴とする量子素子の製造方法が得られる。
【００２１】
本発明の第３の態様によれば、第２の態様において、前記マスク形成工程は、前記レジスト台部上を含む領域に互いに異なる第１、第２、及び第３のレジスト層を順に形成する工程と、前記第３のレジスト層をマスクとして、第２のレジスト層にパターンを形成する工程と、前記第３のレジスト層を除去すると共に、前記第１のレジスト層を選択的に除去することにより、前記懸架型マスクを形成する工程とを有することを特徴とする量子素子の製造方法が得られる。
【００２２】
本発明の第４の態様によれば、第３の態様において、前記第２の工程の素子形成工程は、前記第２のレジスト層によって形成された前記懸架型マスクを用いて、互いに異なる方向から金属を蒸着する工程及び前記蒸着された金属を酸化して、トンネル接合を形成する工程を含むことを特徴とする量子素子の製造方法が得られる。
【００２３】
本発明の第５の態様によれば、第４の態様において、前記量子素子は、単電子トランジスタ、単電子ポンプ、単電子箱、量子ビット、読出回路、及び、電荷センサーの少なくとも１つであることを特徴とする量子素子の製造方法が得られる。
【００２４】
本発明の第６の態様によれば、第１〜５の態様いずれかにおいて、前記第３の工程は、前記素子領域の下部に位置する前記レジスト台部の一部を残存させ、前記素子領域の支持部を構成するようにアッシングを行なう工程であることを特徴とする量子素子の製造方法が得られる。
【００２５】
本発明の第７の態様によれば、第１〜６の態様のいずれかにおいて、前記レジスト台部を構成する前記レジストはカリックスアレーンであることを特徴とする量子素子の製造方法が得られる。
【００２６】
本発明の第８の態様によれば、第３の態様において、前記第１のレジスト層は、リフトオフレジストであり、前記第２のレジスト層はＧｅであり、且つ、前記第３のレジスト層はＰＭＭＡ（Polymethylmethacrylate）であることを特徴とする量子素子の製造方法が得られる。
【００２７】
本発明の第９の態様によれば、基板と、当該基板表面上に間隔をおいて配置され、予め定められたレジストによって形成された支持部と、当該支持部間に設けられた懸架型素子部と、前記懸架型素子部に電気的に接続され、前記基板上に引き出された金属配線とを有することを特徴とする量子素子が得られる。
【００２８】
本発明の第１０の態様によれば、第９の態様において、前記懸架型素子部は、２つのトンネル接合と、前記２つのトンネル接合間に設けられた島電極とを有する単電子トランジスタを構成していることを特徴とする量子素子が得られる。
【００２９】
本発明の第１１の態様によれば、第１０の態様において、前記懸架型素子部の下部に位置する前記基板表面は、エッチングされていないことを特徴とする量子素子が得られる。
【００３０】
本発明の第１２の態様によれば、第９〜１１の態様のずれかにおいて、更に、前記金属配線と電気的に接続された他の導体層を有していることを特徴とする量子素子が得られる。
【００３１】
本発明の第１３の態様によれば、第９〜１２の態様のいずれかにおいて、前記支持部を構成する前記予め定められたレジストは、カリックスアレーンであることを特徴とする量子素子が得られる。
【発明の効果】
【００３２】
本発明では、懸架型素子部の下部に位置する基板表面にレジスト層を残しておき、エッチングを行なうことなく、アッシングによりレジスト層を除去している。懸架型素子部は、エッチングガスの影響を受けることがないため、懸架型素子部を有する単電子トランジスタを構成した場合、その電荷分解能を向上させることができる。また、本発明により、量子ビットを構成した場合、そのノイズを低減し、デコヒーレンス時間の長い量子ビットができる。更に、単電子ポンプ等、その他の単電子素子を構成した場合、それらのノイズを低減することもできる。
【発明を実施するための最良の形態】
【００３３】
図１（ａ）〜（ｆ）を参照して、本発明の一実施形態に係る量子素子として、単電子トランジスタを製造する場合について工程順に説明する。まず、図１（ａ）に示すように、シリコン基板１０を用意する。図示されたシリコン基板１０は、表面にシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜等の絶縁膜（図示せず）を有しているものとして説明するが、本発明は、表面を酸化されていないシリコン基板にも適用できる。
【００３４】
図１（ａ）では、絶縁膜を有するシリコン基板１０の表面に、金属導体層（ここでは、金層）１２が選択的に形成されている。これら金属導体層１２は単電子トランジスタと接続され、単電子トランジスタと共に、量子素子回路を構成する。
【００３５】
次に、レジストの一種であるカリックスアレーン（ｃａｌｉｘａｒｅｎｅ）をシリコン基板１０及び金属導体層１２上にスピンコートにより被着した後、ベークする。カリックスアレーンのベーク後、電子ビーム露光を行い、続いて、カリックスアレーンを選択的に除去して、シリコン基板１０の表面に、図１（ｂ）に示すように、パターニングされたレジスト台部１４を残す。レジスト台部１４は図１（ｂ）に示すように、金属導体層１２間の基板１０表面に配置されている。ここでは、レジスト台部１４を形成する工程を第１の工程と呼ぶものとする。
【００３６】
第１の工程後、図１（ｃ）に示すように、第１、第２、及び、第３のレジスト膜２０、２２、及び２４からなる３層のレジスト膜が、レジスト台部１４、基板表面、金属導体層１２表面上に形成される。図示された例では、第１、第２、及び第３のレジスト膜２２として、ＬＯＲ（ｌｉｆｔ  ｏｆｆ  ｒｅｓｉｓｔ）、Ｇｅ、及び、ポリメチルメタクリレート（ＰＭＭＡ）がそれぞれ使用されている。
【００３７】
図１（ｄ）では、第３のレジスト膜、即ち、ＰＭＭＡを通して、第２のレジスト膜２２であるＧｅ膜にパターンを形成すると共に、第１のレジスト膜２０を選択的に除去する。これによって、第１のレジスト膜２０によって支持され、第２のレジスト膜２２によって規定されたパターンを備えた懸架マスク２５がレジスト台部１４に形成される。
【００３８】
続いて、懸架マスク２５が形成された状態で、懸架マスク２５を通して、従来知られた２重蒸着法により、互いに異なる方向から金属（ここでは、アルミニウム）が蒸着されると共に、酸化され、図１（ｅ）に示すように、金属層２６がシリコン基板１０、レジスト台部１４、及び、導体層１２上に形成される一方、トンネル接合３０が形成される。この結果、レジスト台部１４上には、２つのトンネル接合３０と、当該トンネル接合３０によって挟まれた島電極３２とを有する単電子トランジスタが形成される。
【００３９】
図１（ｂ）に示されたレジスト台部１４の形成後、図１（ｃ）から図１（ｅ）までの工程を第２の工程と呼ぶものとする。即ち、第２の工程は、図１（ｃ）に示すように、基板１０上に３層のレジスト膜２０、２２、２２を形成して、図１（ｅ）に示された素子領域を形成する工程である。
【００４０】
図１（ｆ）に示すように、アッシングによりレジスト台部１４が除去され、懸架型単電子トランジスタが得られる。レジスト台部１４を除去する工程を第３の工程と呼ぶ。図示された例では、レジスト台部１４が部分的に残され、脚部（即ち、支持部）１４ａ、１４ｂを構成しており、これら脚部１４ａ、１４ｂにより、単電子トランジスタの島電極３２、トンネル接合３０は支持された構成を有している。
【００４１】
以上説明したように、上記した方法では、ＣＦ４によるＲＩＥが行なわれていない。このため、単電子トランジスタの島電極３２、トンネル接合３０、カリックスアレーンによって形成されたレジスト台部１４、及び、レジスト台部１４下部のシリコン基板１０はＣＦ４に晒されていない。
【００４２】
このように、本発明では、ＣＦ４等の活性なガスに、単電子トランジスタの島電極３２、トンネル接合３０は晒されないから、島電極３２、トンネル接合３０はＣＦ４等による特性の変化を生じず、この結果、所望の特性を有する懸架型素子を得ることができる。また、図１（ｆ）からも明らかな通り、本発明に係る懸架型素子である単電子トランジスタの素子部は、レジストによって支持されていること、及び、当該単電子トランジスタ下部のシリコン基板１０がエッチングされていないことによって特徴付けることができる。
【００４３】
図２を参照すると、図１に示された懸架型単電子トランジスタの斜視図が示されている。図示されているように、本発明の実施形態に係る単電子トランジスタは、シリコン基板１０上に懸架されたワイヤ状構造を備え、懸架された部分に、２つのトンネル接合３０、両トンネル接合３０によって挟まれた島電極３２を有している。また、島電極３２はトンネル接合３０を介してソース３４及びドレイン３６と結合されている。更に、懸架された部分は図１（ｆ）と同様に、選択的に残されたレジストによって構成される脚部１４ａ、１４ｂによって支持されている。
【００４４】
島電極３２は容量的にゲート３８と結合されており、ゲート３８に与えられるゲート電圧によって、島電極３２の静電ポテンシャルを制御し、トンネル接合３０を介して、量子ビットの状態遷移を制御できる。図示されたゲート３８は、下部に残されたカリックスアレーンによって構成された支持部１４ｃによって支持されている。
【００４５】
このように、本発明の実施形態に係る懸架型単電子トランジスタは、その島電極３２及びトンネル接合３０を活性の強いＣＦ４等のガスに晒すことなく、懸架型量子素子構造を実現できる。したがって、図示された単電子トランジスタは優れた電荷分解能を示すと共に、チャージポンプを構成した場合、電荷の検出精度を向上させることができる。更に、量子ビットのコヒーレンスを長時間に亘って維持できることも確認された。
【００４６】
上に述べた実施形態では、基板１０上に選択的に残され、且つ、アッシングにより除去できるレジストとして、カリックスアレーンを用いた例を説明した。しかし、本発明は何等これに限定されることなく、原理的には、ネガティブレジストであるＮＥＢ３１（商品名）によって置き換えることができる。ＮＥＢ３１は、カリックスアレーンに比較して、１／１０の露光ドーズ量ですむため、露光時間を１／１０にすることができる。
【００４７】
図３を参照すると、本発明の第２の実施形態に係る量子素子は、懸架型クーパー対箱４０を備えている。具体的に説明すると、図示された量子素子は、カリックスアレーン等のレジストによって形成された脚部１４ａ、１４ｂ、当該脚部１４ａ及び１４ｂによって支持された部分に設けられた懸架型クーパー対箱４０を有している。更に、懸架型クーパー対箱４０と、当該懸架型クーパー対箱４０と反対側から延在し、脚部１４ａによって支持された対向電極３４との間には、ジョセフソン接合３０ａが形成されている。したがって、図示された量子素子は、懸架型クーパー対箱４０と、ジョセフソン接合３０ａによって、懸架型素子部が形成されている。
【００４８】
また、図示されたクーパー対箱４０には、レジストによって形成された支持部１４ｃによって支持されたパルスゲート３８ａが容量的に結合されており、更に、対向電極３４には、レジストによって形成された支持部１４ｄによって支持された直流ゲート３８ｂが容量的に結合されている。尚、対向電極３４には、プローブ（図示せず）が結合される場合もある。
【００４９】
図示された懸架型素子部を備えた量子素子も、図１を参照して説明した方法によって製造することができ、クーパー対箱４０及びジョセフソン接合３０ａは、ＣＦ４等に晒されないため、測定精度の高いクーパー対箱を構成できる。
【産業上の利用可能性】
【００５０】
本発明は、単電子トランジスタに限られることなく、単電子ポンプ、単電子箱、その他の単電子回路に応用できると共に、単電子箱によって構成される超伝導量子ビットにも適用できる。
【図面の簡単な説明】
【００５１】
【図１】（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、及び（ｆ）は、本発明に係る懸架型素子の製造方法を工程順に示す断面図である。
【図２】本発明に係る実施形態に係る懸架型量子素子の構造を示す断面図である。
【図３】本発明の他の実施形態に係る量子素子を示す断面図である。
【符号の説明】
【００５２】
１０                      基板
１２                      金属導体層
１４                      レジスト台部
１４ａ、１４ｂ、１４ｃ、１４ｄ    脚部（支持部）
２０                      第１のレジスト膜
２２                      第２のレジスト幕
２４                      第３のレジスト膜
３０                      トンネル接合
３４                      ソース、対向電極
３６                      ドレイン
３８、３８ａ、３８ｂ      ゲート
３０ａ                    ジョセフソン接合
４０                      クーパー対箱
【図１】
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【図２】
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【図３】
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