(57)【要約】【課題】ＩＧＢＴにおいて、高耐圧のＭＯＳトランジスタに比べて遅いターンオフ時間を短縮し、オン電圧を維持しながら、耐圧を向上させることができる高耐圧半導体装置及びその製造方法を提供する。【解決手段】平面構造において高濃度コレクタ拡散層を含む、比較的高濃度なコレクタバッファ層を包囲するように、低濃度のドリフト拡散層を形成する。これにより、短いターンオフ時間を維持しながら、高濃度コレクタ拡散層のコーナー部分で起こる電流集中を抑制し、オン耐圧の向上を実現する。【選択図】図１
2008147318.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して接合された第１導電型半導体層と、
前記第１導電型半導体層内の所定領域に形成された第２導電型ドリフト拡散層と、
前記第１導電型半導体層内で前記第２導電型ドリフト層から離して形成された第１導電型ベース拡散層と、
前記第１導電型ベース拡散層内に形成された第２導電型エミッタ拡散層と、
前記第１導電型半導体層内で前記第２導電型ドリフト拡散層を挟んだ前記第１導電型ベース拡散層の反対側に形成された第２導電型コレクタバッファ層と、
前記第２導電型コレクタバッファ層内に形成された第１導電型コレクタ拡散層と、
少なくとも前記第２導電型エミッタ領域と前記第２導電型ドリフト拡散層とに挟まれた前記第１導電型ベース拡散層上にゲート絶縁膜を介して形成されたゲート電極と、
前記第２導電型ドリフト層上に形成されたフィールド絶縁膜と
を備え、前記第２導電型ドリフト拡散層は、
前記第２導電型コレクタバッファ層を包囲するように形成され、該直線部分では両端から第２導電型の不純物が拡散して中央に第１オーバーラップ領域が形成され、前記第２導電型ドリフト拡散層と前記第２導電型コレクタバッファ層とが重なった第２オーバーラップ領域が形成されていることを特徴とする
高耐圧半導体装置。
【請求項２】
前記第２オーバーラップ領域における第２導電型の不純物濃度は、直線部分よりもコーナー部分が低いことを特徴とする
請求項１に記載の高耐圧半導体装置。
【請求項３】
前記第２オーバーラップ領域におけるコーナー部分の第２導電型の不純物濃度は、前記第２導電型ドリフト拡散層の不純物濃度よりも低いことを特徴とする
請求項１又は請求項２に記載の高耐圧半導体装置。
【請求項４】
前記第２オーバーラップ領域における第２導電型の不純物の表面濃度は、前記第２導電型コレクタバッファ層の直下の不純物濃度よりも低いことを特徴とする
請求項１から請求項３の何れかに記載の高耐圧半導体装置。
【請求項５】
前記第２導電型コレクタバッファ層は逆凸形状に形成され、該形状の外側部分が前記第２導電型ドリフト拡散層とオーバーラップしていることを特徴とする
請求項１から請求項４の何れかに記載の高耐圧半導体装置。
【請求項６】
半導体基板上に絶縁膜を介して接合された第１導電型半導体層内の所定領域に第２導電型ドリフト拡散層を形成する工程と、
前記第２導電型ドリフト拡散層を拡散するための熱処理工程と、
少なくとも前記第２導電型のドリフト拡散層上の前記第１導電型半導体層を選択酸化してフィールド酸化膜を形成する工程と、
前記第２導電型のドリフト拡散層に隣接した前記フィールド酸化膜の形成されていない領域から該フィールド酸化膜の端部に亘って開口部を有するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記フィールド酸化膜の端部越しに第２導電型の不純物を注入して第２導電型コレクタバッファ層を形成する工程と、
前記第２導電型コレクタバッファ層の反対側の前記第２導電型ドリフト拡散層に隣接して第１導電型ベース拡散層を形成する工程と、
少なくとも第１導電型ベース拡散層の表面にゲート酸化膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記第１導電型ベース拡散層の一部に第２導電型の不純物を注入して第２導電型エミッタ拡散層を形成する工程と、
前記フィールド酸化膜をマスクとして前記第２導電型コレクタバッファ層に第１導電型の不純物を注入して第１導電型コレクタ拡散層を形成する工程と
を備え、前記第２導電型コレクタバッファ層は逆凸形状に形成され、該形状の外側部分が前記第２導電型ドリフト拡散層とオーバーラップしていることを特徴とする
高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧半導体装置とその製造方法に関し、短いターンオフ時間と低オン電圧を維持しながら、高耐圧化を実現する絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略す）及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子分離として、以前からｐｎ接合を用いた接合分離技術が多く使用されてきた。しかし、近年では埋込絶縁膜を有するＳＯＩ(Silicon On Insulator)基板に、該基板表面から埋込絶縁膜まで到達するトレンチを形成し、このトレンチ内部に絶縁膜を形成する誘電体分離が用いられるようになってきた。
【０００３】
特に、一般的に分離を深く形成する必要のある高耐圧パワー分野の半導体装置においては、このようなＳＯＩ−トレンチ分離の素子構造が有効である。これは、高耐圧パワー分野の半導体において、ｐｎ接合分離を用いた場合は素子面積に対し、分離領域の占める面積が大きくなる欠点があったが、ＳＯＩ−トレンチ分離を用いることで分離領域の面積縮小が可能となるためである。この結果、製品チップの面積縮小が図れてコストダウンが期待できる。さらに、素子間のクロストークが無くなり、出力部である複数の高耐圧パワー素子と、その駆動回路部である複数の低耐圧素子とを同一チップ内に混載することが容易になるという利点もある。
【０００４】
以上のような理由から、ＳＯＩ基板上に形成する高耐圧パワー素子が注目されている。その中で絶縁ゲート型の高耐圧半導体素子のひとつとして、ＩＧＢＴがある。ＩＧＢＴは、パワーＭＯＳトランジスタの高速スイッチング特性とバイポーラトランジスタの高出力特性を兼ね備えた高耐圧半導体素子であり、近年、プラズマディスプレー等のドライバＩＣやスイッチング電源等のパワーエレクトロニクス分野で広く利用されている。
【０００５】
図５は、従来の高耐圧半導体装置であるＩＧＢＴの素子構造を示す断面構造図である。シリコン基板１上に埋込酸化膜２を介して低濃度のｐ型シリコン層３（ＳＯＩ活性層）が形成されている。このｐ型シリコン層３の表面には、低濃度のｎ−型ドリフト（オフセット）拡散層４が選択的に形成されている。このｎ−型ドリフト拡散層４から少し離れた領域に、ｐ型ベース拡散層６と、そのｐ型ベース拡散層６表面の一部に高濃度ｎ＋型エミッタ拡散層７が形成されている。ｎ−型ドリフト拡散層４の表面には厚いＬＯＣＯＳ酸化膜８が形成されており、ｐ型ベース拡散層６の反対側のｎ−型ドリフト拡散層４の中のＬＯＣＯＳ酸化膜８に隣接して、ｐ＋型コレクタ拡散層１０が形成されている。さらにｐ＋型コレクタ拡散層１０の外周には比較的高濃度のｎ＋型コレクタバッファ層９が包囲するように形成されている。高濃度ｎ＋型エミッタ拡散層７とｎ−型ドリフト拡散層４に挟まれたｐ型ベース拡散層６及びｐ型シリコン層３のシリコン表面にはゲート酸化膜１１を介してゲート電極１２が設けられている。さらに、隣接する素子を電気的に分離するための分離溝１３をｐ型シリコン層３に形成する。最後に、ｐ型シリコン層３の表面をＢＰＳＧなどの層間絶縁膜１５を形成し、高濃度ｎ＋型エミッタ拡散層７の表面にはエミッタ電極１６が、ｐ＋型コレクタ拡散層１０の表面にはコレクタ電極１７を、それぞれ形成してＩＧＢＴが完成する。
【０００６】
このように形成されたＩＧＢＴの動作原理を説明する。ターンオン時、エミッタ電極１６に対してゲート電極１２に正の電圧を印加すると、ゲート電極１２の下部のｐ型ベース拡散層６の表面のチャネル領域が導通状態となり、高濃度ｎ＋型エミッタ拡散層７からｎ−型ドリフト拡散層４に矢印Ａ１で示すように電子が注入される。
【０００７】
また、ｐ＋型コレクタ拡散層１０とｎ＋型コレクタバッファ層９は順バイアスされることにより、ｐ＋型コレクタ拡散層１０からｎ＋型コレクタバッファ層９を通ってｎ−型ドリフト拡散層４に矢印Ａ２で示すように正孔が注入される。この結果、ｎ−型ドリフト拡散層４には注入された正孔と同じだけ電子が集まることにより伝導度変調が起こって抵抗が下がり、ＩＧＢＴはＯＮ状態となる。
【０００８】
一方、ターンオフ時、エミッタ電極１６に対しゲート電極１２の電圧を低下させると、ゲート電極１２の下部のｐ型ベース拡散層６の表面のチャネル領域が非導通状態となり、高濃度ｎ＋型エミッタ拡散層７からｎ−型ドリフト拡散層４に電子が注入されなくなり、ｎ−型ドリフト拡散層４は伝導度変調が起きなくなり、やがてコレクタ・エミッタ間に電流が流れなくなる。ｎ＋型コレクタバッファ層９に残留する正孔はｐ＋型コレクタ拡散層１０へ矢印Ａ３で示すように直接に流出して、流出が完了した時点でＯＦＦ状態となる。このようにｎ＋型コレクタバッファ層９の正孔が消滅するまでの時間をターンオフ時間と呼び、素子のスイッチングスピードを決めている。ここで、このターンオフ時間を短くするためには、ｎ＋型コレクタバッファ層９の不純物濃度を高くすれば、ｐ＋型コレクタ拡散層１０からｎ−型ドリフト拡散層４への正孔の注入量を制限することができる。
【０００９】
しかしながら、前述のようなＩＧＢＴを含む高耐圧横型半導体装置には以下のような問題があった。一般的な高耐圧半導体素子のオフ時の耐圧を向上させるためには、ｎ−型ドリフト拡散層４の不純物濃度を下げる必要があり、ＳＯＩ基板に作られたＩＧＢＴにおいては電界の集中が主にｎ−型ドリフト拡散層４の表面で起こるため、表面付近の不純物濃度を低くするようなプロファイルに設定して空乏化を促進させることが重要である。
【００１０】
このような課題を解決するために、例えば特許文献１では、ｎ−型ドリフト拡散層４の表面不純物濃度を１×１０１４〜１×１０１６ｃｍ−３とし、ｐ型シリコン層３の不純物濃度を２×１０１４〜１×１０１６ｃｍ−３としている。すなわちｎ−型ドリフト拡散層４とｐ型シリコン層３からなるｐｎ接合に形成される空乏層の電荷量がバランスして、空乏化が促進されることで耐圧が向上する。ここで、この高耐圧半導体装置のオン抵抗を下げようとした場合、ｎ−型ドリフト拡散層４の抵抗値を下げれば（不純物濃度を上げる）良いことは容易に理解できる。しかし、この従来例においては、空乏化のバランスを保つためにｐ型シリコン層３の不純物濃度も上げる必要があるが、高耐圧半導体素子以外の素子領域にも影響するため、ｐ型シリコン層３の不純物濃度を上げることには限界がある。
【００１１】
そこで、特許文献２では、図６に示すように、ｎ−型ドリフト拡散層４の下層にｐ−型ベース拡散層５を形成することにより、ｎ−型ドリフト拡散層４の不純物濃度を高くしても、ｐ型シリコン層の濃度を変えずに、ｐ−型ベース拡散層５の不純物濃度を変えることで、ドリフト層の抵抗を下げながら、空乏化のバランスを保って高耐圧化を図っている。
【００１２】
さらに、特許文献２では、図６に示す素子構造に、ｐ＋型コレクタ拡散層１０に隣接してｎ＋型コレクタバッファ層９を形成したＩＧＢＴが示されているが、ターンオフ時間は約０．５μｓｅｃと一般的な高耐圧ＭＯＳトランジスタに比べると遅い。これは、ｎ＋型コレクタバッファ層９のドーズ量が１．０〜２．５×１０１３ｃｍ−２と低濃度であるため、注入されたキャリアの捕集に時間がかかるためである。
【００１３】
なお、ＩＧＢＴではオフ耐圧とともにオン時の耐圧も重要な特性である。オン耐圧とは所定のゲート電圧を印加し、そのゲート電圧によって決定されるオン電流を流したまま、コレクタの電圧を上昇させて、コレクタ接合がアバランシェブレークダウンで破壊する寸前の電圧である。アバランシェブレークダウンは素子において電流が集中する箇所で起き、その結果しばしば素子が破壊する場合がある。
【００１４】
図７は、図５及び図６においてｐ＋型コレクタ拡散層１０を含むｎ＋型コレクタバッファ層９に対するｎ−型ドリフト拡散層４のレイアウトであり、オン時においての電流集中を説明する平面構造図である。図７では、ｐ＋型コレクタ拡散層１０のコーナー部分のみであるが、実際の製品に内蔵されているＩＧＢＴは、縦方向に任意の長さ（ゲート幅）で形成されており、反対側にも同様のコーナー部分を持っている。図７のような、表面パターンにおいてｐ＋型コレクタ拡散層１０に高電圧が印加された場合、電界が最も高くなる領域はｐ＋型コレクタ拡散層１０が凸状態になっているコーナー部分である。またこのコーナー部分はｐ＋型コレクタ拡散層１０の外周に形成された高濃度のエミッタ拡散層より注入される多数キャリアによる電子流が集中するところでもあり、オン耐圧に対して最も弱い領域である。
【特許文献１】特開平８−２３６７５４号公報
【特許文献２】特許第３７３０２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前述の特許文献１及び特許文献２では、ともに低濃度のドリフト拡散層の不純物濃度を上げることにより、耐圧を維持しながら、オン抵抗低減が可能としている。しかしながら、エミッタに対しコレクタに正のバイアスが印加された場合、コレクタバッファ層は比較的不純物濃度が高いため、コレクタバッファ層付近で等電位線が詰まって、この部分で耐圧が決められる。また、ドリフト拡散層の不純物濃度を上げると一般的に表面付近で濃度が高くなっているために、コレクタバッファ層と重なる表面領域でさらに電界が集中して、耐圧低下を招く可能性がある。
【００１６】
ここで、ＩＧＢＴでは高耐圧型のＭＯＳトランジスタに比べて劣るターンオフ時間を低減するために、コレクタバッファ層の不純物濃度を高く設定する場合があり、その結果さらにドリフト拡散層とコレクタバッファ層が重なる表面付近で電界が集中し、耐圧を低下させてしまう。
【００１７】
本発明は上記のような問題点を解決するためになされたもので、短いターンオフ時間を維持しながら、素子の耐圧を向上することが可能な優れた高耐圧半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明に係る高耐圧半導体装置は、半導体基板上に絶縁膜を介して接合された第１導電型半導体層と、前記第１導電型半導体層内の所定領域に形成された第２導電型ドリフト拡散層と、前記第１導電型半導体層内で前記第２導電型ドリフト層から離して形成された第１導電型ベース拡散層と、前記第１導電型ベース拡散層内に形成された第２導電型エミッタ拡散層と、前記第１導電型半導体層内で前記第２導電型ドリフト拡散層を挟んだ前記第１導電型ベース拡散層の反対側に形成された第２導電型コレクタバッファ層と、前記第２導電型コレクタバッファ層内に形成された第１導電型コレクタ拡散層と、少なくとも前記第２導電型エミッタ領域と前記第２導電型ドリフト拡散層とに挟まれた前記第１導電型ベース拡散層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型ドリフト層上に形成されたフィールド絶縁膜とを備え、前記第２導電型ドリフト拡散層は、前記第２導電型コレクタバッファ層を包囲するように形成され、該直線部分では両端から第２導電型の不純物が拡散して中央に第１オーバーラップ領域が形成され、前記第２導電型ドリフト拡散層と前記第２導電型コレクタバッファ層とが重なった第２オーバーラップ領域が形成されていることを特徴とする。
【００１９】
上記の高耐圧半導体装置において、前記第２オーバーラップ領域における第２導電型の不純物濃度は、直線部分よりもコーナー部分が低いことが好ましい。
上記の高耐圧半導体装置において、前記第２オーバーラップ領域におけるコーナー部分の第２導電型の不純物濃度は、前記第２導電型ドリフト拡散層の不純物濃度よりも低いことが好ましい。
【００２０】
上記の高耐圧半導体装置において、前記第２オーバーラップ領域における第２導電型の不純物の表面濃度は、前記第２導電型コレクタバッファ層の直下の不純物濃度よりも低いことが好ましい。
【００２１】
上記の高耐圧半導体装置において、前記第２導電型コレクタバッファ層は逆凸形状に形成され、該形状の外側部分が前記第２導電型ドリフト拡散層とオーバーラップしていることが好ましい。
【００２２】
また、本発明に係る高耐圧半導体装置の製造方法は、半導体基板上に絶縁膜を介して接合された第１導電型半導体層内の所定領域に第２導電型ドリフト拡散層を形成する工程と、前記第２導電型ドリフト拡散層を拡散するための熱処理工程と、少なくとも前記第２導電型のドリフト拡散層上の前記第１導電型半導体層を選択酸化してフィールド酸化膜を形成する工程と、前記第２導電型のドリフト拡散層に隣接した前記フィールド酸化膜の形成されていない領域から該フィールド酸化膜の端部に亘って開口部を有するレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記フィールド酸化膜の端部越しに第２導電型の不純物を注入して第２導電型コレクタバッファ層を形成する工程と、前記第２導電型コレクタバッファ層の反対側の前記第２導電型ドリフト拡散層に隣接して第１導電型ベース拡散層を形成する工程と、少なくとも第１導電型ベース拡散層の表面にゲート酸化膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記第１導電型ベース拡散層の一部に第２導電型の不純物を注入して第２導電型エミッタ拡散層を形成する工程と、前記フィールド酸化膜をマスクとして前記第２導電型コレクタバッファ層に第１導電型の不純物を注入して第１導電型コレクタ拡散層を形成する工程とを備え、前記第２導電型コレクタバッファ層は逆凸形状に形成され、該形状の外側部分が前記第２導電型ドリフト拡散層とオーバーラップしていることを特徴とする。
【００２３】
本発明に係る高耐圧半導体装置及びその製造方法によると、直線部分の第１オーバーラップ領域と比較してコーナー部分の第２オーバーラップ領域の不純物濃度が相対的に低いので、コーナー部分のドリフト抵抗成分が相対的に高くなり、電流密度が下がり、電流集中が緩和される。従って、短いターンオフ時間を維持しながら、第１導電型コレクタ拡散層のコーナー部分での電流集中によるオン耐圧の低下を抑制することができる優れた高耐圧半導体装置を実現することができる。
【００２４】
上記の高耐圧半導体装置において、オン時に電流集中しやすい第１導電型コレクタ拡散層のコーナー部分のみ、第２導電型コレクタバッファ層と第２導電型低濃度ドリフト拡散層の距離を任意で離すことで、さらに電流集中を緩和しオン時の耐圧低下も抑制することが可能である。
【００２５】
また、ＩＧＢＴでは第１導電型コレクタ拡散層からキャリアの注入を制限するために、第１導電型コレクタ拡散層を包囲するように第２導電型コレクタバッファ層を形成している。第１導電型コレクタ拡散層に接する第２導電型コレクタバッファ層の不純物濃度は表面では電界集中を抑えるために低く設定されている上、第１導電型コレクタ拡散層の直下においては、比較的高濃度に設定されている。その結果、第１導電型コレクタ拡散層からのキャリアの注入を制御することが可能となり、ターンオフ時間の短縮が可能となる。
【００２６】
従来例では電流が流れるドリフト拡散層が表面に形成されており、不純物濃度のピークも表面近傍のため、電流も表面付近を流れる。そして、電界も表面近傍に集中すると考えられるため、ドリフト拡散層の濃度を高くするとオフ耐圧が低下してしまうが、本発明においてはそのような不具合を回避することができる。特許文献２ではＩＧＢＴへの応用も提案されているが、第２導電型コレクタバッファ層のドーズ量として１．０×１０１３〜２．５×１０１３ｃｍ−２のドーズ量で形成しており、ターンオフ時間は約０．５μｓｅｃである。これに対し本発明では、表面の不純物濃度を低く抑えて電界集中を緩和することが可能であるため、特許文献２に対してドーズ量を高く設定することが可能である。その結果、ターンオフ時間を短くすることができる。
【発明の効果】
【００２７】
この構成によると、ＩＧＢＴのターンオフ時間を短く抑えながら、コレクタ層近傍でのドリフト拡散層表面での電界及び電流集中を抑制することにより耐圧の低下を防止することができる優れた半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照しながら、本発明による実施形態を説明する。以下の図面においては、説明の簡素化のため実質的に同一の機能を有する構成要素を同一の参照符号で示す。
（第１の実施形態）
以下は本発明の第１の実施形態に係る高耐圧半導体装置であるＩＧＢＴについて、図面を参照しながら説明する。
【００２９】
図１（ａ）は、本発明のＩＧＢＴにおいて、ｎ−型ドリフト拡散層１０４に隣接して、ｐ型シリコン層１０３の表面にｎ＋型コレクタバッファ層１０９が形成されていることを説明する平面構造図である。また図１（ｂ）及び（ｃ）は、図１（ａ）のａ−ａ’線及びｂ−ｂ’線で切断した時の断面構造図を示している。
【００３０】
本発明において、従来例と異なるのは従来例ではｎ型ドリフト拡散層１０４はｎ＋型コレクタバッファ層１０９の領域を完全に含んで形成されていたが、図１（ａ）〜（ｃ）で示す本発明のＩＧＢＴでは、ｎ＋型コレクタバッファ層１０９を中抜きで包囲するようにｎ−型ドリフト拡散層１０４が形成されているところである。それ以外の構造は基本的に図５の従来例と同じであるため図面での説明は省略する。
【００３１】
図１（ｂ）に示すようにｎ−型ドリフト拡散層１０４は所定の熱処理により、ｎ＋型コレクタバッファ層１０９側に横広がりによってオーバーラップして形成される。もちろん、ｎ＋型コレクタバッファ層１０９も横広がりしている。その時、ｐ＋型コレクタ拡散層１１０の直線部分（ａ−ａ’方向）ではｎ−型コレクタバッファ層１０４の領域の両端から不純物が拡散するため、中央付近でお互いがオーバーラップするが、それに対してコーナー部分（ｂ−ｂ’方向）ではオーバーラップ領域が発生しない。よって、ｐ＋型コレクタ拡散層１１０の直線部分と比較してコーナー部分の不純物濃度が相対的に低いので、その部分のドリフト抵抗成分が相対的に高くなり、その部分の電流密度が下がり、電流集中が緩和される。
【００３２】
また、ｐ＋型コレクタ拡散層１１０の直下のｎ＋型コレクタバッファ層１０９は、理想的には１．０×１０１４ｃｍ−２以上の注入量で不純物を注入し、ｐ＋型コレクタ拡散層１１０の直下のｎ＋型コレクタバッファ層１０９の不純物濃度は、およそ１×１０１８ｃｍ−３に達する。このため、ＩＧＢＴのターンオフ時間は、ほとんどこの領域の濃度によって決定されている。
【００３３】
以上説明したように、本発明の第１の実施形態によれば、短いターンオフ時間を維持しながら、ｐ＋型コレクタ拡散層１１０のコーナー部分での電流集中によるオン耐圧の低下を抑制することができる優れた高耐圧半導体装置を実現することができる。その結果、耐圧を向上した上でＩＧＢＴのターンオフ時間を約１００ｎｓｅｃにまで短くすることができる。
【００３４】
なお、本実施形態ではｎ＋型コレクタバッファ層とｎ−型ドリフト拡散層を画定する領域は接しているが、その距離は任意に設定することも可能である。すなわち、製造工程中の熱処理による横広がりによりオーバラーラップ領域の不純物濃度を調整することができるため、素子の保証耐圧に応じてコレクタ・エミッタ間距離を設定することができる。
【００３５】
（第２の実施形態）
次に、本発明による第２の実施形態に係る高耐圧半導体装置であるＩＧＢＴについて、図面を参照しながら説明する。
【００３６】
図２（ａ）は本発明の第２の実施形態に係る高耐圧半導体装置であるＩＧＢＴの平面構造図である。また図２（ｂ）は、図２（ａ）のａ−ａ’線で切断した時の断面構造図、図２（ｃ）は図２（ｂ）のｎ＋型コレクタバッファ層１０９とｎ−型ドリフト拡散層１０４のｂ−ｂ’線付近での不純物濃度プロファイルを示している。
【００３７】
本実施形態におけるＩＧＢＴは、ｐ＋型コレクタ拡散層１１０及びｎ＋型コレクタバッファ層１０９に対するｎ−型ドリフト拡散層１０４の位置を除いては、図１（ａ）、（ｂ）に示す第１の実施形態のＩＧＢＴと同様の構造及び構成要素を有している。そのため、図２（ａ）〜（ｃ）において図１と同じ符号を用いることにより、同じ構成要素については説明を省略し、相違点について詳しく説明することにする。
【００３８】
第１の実施形態ではｎ−型ドリフト拡散層１０４とｎ＋型コレクタバッファ層１０９を画定する領域は任意の距離を持って隣接していた。しかし、図２（ａ）に示すように第２の実施形態では、ｎ−型ドリフト拡散層１０４とｎ＋型コレクタバッファ層１０９の距離を、ｐ＋型コレクタ拡散層１１０の直線部分と比較してコーナー部分で長くすることにより、コーナー部分のドリフト抵抗を調整している。理想的には、ｎ−型ドリフト拡散層１０４とｎ＋型コレクタバッファ層１０９の距離１１８を０．５〜１．０μｍ離し、図２（ｂ）に示すように、拡散層の領域画定後に行われるドライブインで拡散層の横広がりを使ってオーバーラップ領域を形成する。
【００３９】
本発明では、図２（ｃ）の不純物濃度プロファイル中の点線内に示すように、ｎ−型ドリフト拡散層１０４とｎ＋型コレクタバッファ層１０９のオーバーラップ領域の不純物濃度がｎ−型ドリフト拡散層１０４より低くなるように設定している。例えば、ｎ−型ドリフト拡散層１０４のバルク中でのピーク不純物濃度が１×１０１６ｃｍ−３とした場合、それに対しオーバーラップ領域の濃度はそれよりも低くなる。そのため、オン電圧（ドリフト抵抗）を決めている直線部分には影響せず、コーナー部分のみ限定して電流集中を抑制することが可能である。
【００４０】
以上説明したように、本発明の第２の実施形態によれば、ｐ＋型コレクタ拡散層のコーナー部のみ、ｎ＋型コレクタバッファ層１０９とｎ−型ドリフト拡散層１０４のオーバーラップ領域でのドリフト抵抗を任意に調整することができる。その結果、さらに第１の実施形態で得られる効果に加え、オン耐圧の低下をさらに抑制することができ、破壊耐量が高い優れた高耐圧半導体装置を実現することができる。
【００４１】
（第３の実施形態）
次に、本発明による第３の実施形態に係る高耐圧半導体装置であるＩＧＢＴについて、図面を参照しながら説明する。
【００４２】
図３（ａ）は本発明の第３の実施形態に係る高耐圧半導体装置であるＩＧＢＴの平面構造図である。また図３（ｂ）は、図３（ａ）のａ−ａ’線で切断した時の断面構造図、図３（ｃ）は図３（ｂ）のｎ＋型コレクタバッファ層１０９とｎ−型ドリフト拡散層１０４のｂ−ｂ’線付近での不純物濃度プロファイルを示している。
【００４３】
本実施形態におけるＩＧＢＴは、ｐ＋型コレクタ拡散層１１０に対するｎ＋型コレクタバッファ層１０９の位置を除いては、図１及び図２に示す第１及び第２の実施形態のＩＧＢＴと同様の構造及び構成要素を有している。そのため、図３（ａ）〜（ｃ）において図１及び図２と同じ符号を用いることにより、同じ構成要素については説明を省略し、相違点について詳しく説明することにする。
【００４４】
図１（ａ）及び図２（ａ）のＩＧＢＴの平面構造図では、ｎ型コレクタバッファ層１０９に対して内側に、ｐ＋型コレクタ拡散層１１０の領域が画定されていた。これに対し、図３（ａ）では、ｎ＋型コレクタバッファ層１０９を画定する領域を、ｐ＋型コレクタ拡散層１１０の直線部分に対し、コーナー部分のみｐ＋型コレクタ拡散層１１０の領域の内側に設定している。実際には、ｎ＋型コレクタバッファ層１０９とｐ＋型コレクタ拡散層１１０の平面距離（以下、余裕と略す）１１９を０．５〜２．０μｍとし、ｐ＋型コレクタ拡散層より内側に設定することが望ましい。
【００４５】
これにより、図３（ｂ）に示すようにｎ＋型コレクタバッファ層の領域画定後に行われるドライブインで、横広がりによりｐ＋型コレクタ拡散層が包囲される。これにより、図（ｃ）の点線内に示すようにｐ＋型コレクタ拡散層１１０の周囲でのｎ＋型コレクタバッファ層１０９の表面濃度はｐ＋型コレクタ拡散層１１０の直下の不純物濃度に比べて１桁近く低くすることができる。
【００４６】
このように、本発明の第３の実施形態によれば、第１及び第２の実施形態で得られる効果と同様に、ｐ＋型コレクタ拡散層のコーナー部のみ、ｎ＋型コレクタバッファ層１０９とｎ−型ドリフト拡散層１０４のオーバーラップ領域でのドリフト抵抗を任意に調整できる上に、ｐ＋型コレクタ拡散層１０の直下のｎ＋型コレクタバッファ層の不純物濃度を高く維持できる。そのためターンオフ時間をさらに低減することも可能である。
【００４７】
また、ｎ＋型コレクタバッファ層１０９は不純物濃度が高く、かつ比較的横広がりも大きいために、コレクタとエミッタ間距離が長くなってしまうが、本発明の第３の実施形態によれば、ｎ＋型コレクタバッファ層１０９を画定する平面距離を縮められる効果がある。
【００４８】
さらに、本発明の第３の実施形態によれば、ｐ＋型コレクタ拡散層１１０の直下のｎ＋型コレクタバッファ層１０９の不純物濃度は、約１×１０１８ｃｍ−３と比較的高濃度に設定されている上、ｐ＋型コレクタ拡散層１１０の周囲では、約１×１０１７ｃｍ−３と１桁程度低く抑えられている。そのため、ｐ＋型コレクタ拡散層のコーナー部において、電流集中による耐圧低下が発生しない。
【００４９】
以上説明したように、本発明の第３の実施形態によれば、第１及び第２の実施形態に加え、さらに短いターンオフ時間を実現することが可能なうえ、さらに電流集中によるオン耐圧の低下を防止するとともに、素子サイズの縮小も実現することができる優れた高耐圧半導体装置を実現することができる。
【００５０】
なお、本実施形態ではｐ＋型コレクタ拡散層のコーナー部分のみｎ＋型コレクタバッファ層に対してｐ＋型コレクタ拡散層の領域を内側に設定していたが、直線部分においても適用は可能である。ただし、ｎ＋型コレクタバッファ層とｐ＋型コレクタ拡散層の余裕１１９を直線部分に対して、コーナー部分で長く設定しなければならない。これにより、図３（ａ）の平面構造図の縦方向に加え、横方向の平面距離の縮小も可能である。
【００５１】
しかし、コーナー部の余裕を長くしすぎると、ｐ型ベース拡散層から延びてきた空乏層がｐ＋型コレクタ拡散層に到達してパンチスルーを起こし耐圧低下する危険がある。よって、ｎ−型ドリフト拡散層とｎ＋型コレクタバッファ層の重なる領域のバルク中の不純物濃度はｎ−型ドリフト拡散層の不純物濃度以上に設定することが好ましい。
【００５２】
（第４の実施形態）
次に、本発明による第４の実施形態に係る高耐圧半導体装置であるＩＧＢＴの製造方法について、図面を参照しながら説明する。
【００５３】
図４（ａ）〜（ｄ）は本発明の第４の実施形態のＩＧＢＴについて、その製造工程を説明するための断面図である。
図４（ａ）に示すように、ＩＧＢＴはシリコン基板１０１と埋込酸化膜１０２と、ｐ型シリコン層１０３（ＳＯＩ活性層）とから構成されるＳＯＩ基板を用いて形成する。このＳＯＩ基板のｐ型シリコン層１０３の表面に、約３〜５μｍ程度の比較的厚膜のレジストを塗布し、任意の領域にレジストパターン（図示せず）を形成する。形成されたレジストパターンをマスクとして、ｎ型不純物を高エネルギーでイオン注入することにより、ｎ−型ドリフト拡散層１０４を形成する。例えば、ｎ型不純物としてリンを使用し、注入量は１×１０１２〜１×１０１３ｃｍ−２程度で加速エネルギーは０．５〜３ＭｅＶ程度とする。
【００５４】
次に、図４(ｂ)に示すように、レジストを除去した後、例えば窒素雰囲気中において１１００℃以上の高温熱処理を行うことで、第１の実施形態で説明したような不純物濃度のプロファイルを有するｎ−型ドリフト拡散層１０４が形成される。次に、ｎ−型ドリフト拡散層１０４上のｐ型シリコン層１０３の上の任意の領域に約５００ｎｍの膜厚でＬＯＣＯＳ酸化膜１０８を形成する。次に、ｎ−型ドリフト拡散層１０４に隣接してＬＯＣＯＳ酸化膜１０８の形成されてない領域に、比較的高濃度のｎ＋型コレクタバッファ層１０９をイオン注入により形成する。この時、ｎ＋型コレクタバッファ層１０９を画定する領域は上記ＬＯＣＯＳ酸化膜１０８の形成されてない領域から該ＬＯＣＯＳ酸化膜１０８の先端部に亘って開口部分を有すようにＬＯＣＯＳ酸化膜１０８上にレジストパターン（図示せず）を形成してイオン注入する。ｎ型不純物としてはリン使用し、注入量は１×１０１４〜５×１０１４ｃｍ−２程度で加速エネルギーは、ＬＯＣＯＳ酸化膜１０８の膜中にイオン注入の飛程がくるように、２００〜５００ｋｅＶ程度に設定する。これにより、レジストの開口部分においてｐ型シリコン層１０３中と、バーズビーク部分の薄膜領域ではｎ＋型コレクタバッファ層１０９の注入深さ、及び表面不純物濃度に差ができる。これにより、ｎ＋型コレクタバッファ層１０９とｎ−型ドリフト拡散層１０４が重なる表面付近の不純物濃度を低く抑え、かつバルク中での不純物濃度は１×１０１８ｃｍ−３程度のプロファイルからなる逆凸形状を得ることができる。
【００５５】
次に、図４(ｃ)に示すように、ｎ＋型コレクタバッファ層１０９の反対側のｎ−型ドリフト拡散層１０４に対し距離をおいて、ｐ型ベース拡散層１０６を例えば、ボロンを１×１０１２〜１×１０１３ｃｍ−２程度で注入する。そして、ｐ型ベース拡散層１０６及びｐ型シリコン層１０３のシリコン表面には熱酸化によって２０〜５０ｎｍ程度の膜厚のゲート酸化膜１１１を介してゲート電極１１２が設けられる。さらに、ｐ型ベース拡散層１０６の表面の一部に高濃度のｎ＋型エミッタ拡散層１０７、ｎ＋型コレクタバッファ層１０９の内側には高濃度のｐ＋型コレクタ拡散層１１０が形成されている。
【００５６】
その後、図４（ｄ）に示すように隣接する素子を電気的に分離するための溝をＲＩＥ等によりｐ型シリコン層１０３をエッチングして分離溝１１３を形成し、その分離溝１１３内を絶縁膜１１４で埋める。ゲート電極１１２やＬＯＣＯＳ酸化膜１０８などを覆うようにｐ型シリコン層１０３の表面にＢＰＳＧ膜などの層間絶縁膜１１５を形成する工程と、層間絶縁膜１１５上に高濃度ｎ＋型エミッタ拡散層１０７及びｐ＋型コレクタ拡散層１１０に接続するためのエミッタ電極１１６及び、コレクタ電極１１７が、アルミなどの金属材料を用いて形成されている。
【００５７】
以上のように、本発明の第４の実施形態に係る高耐圧半導体装置の製造方法によれば、ｎ＋型コレクタバッファ層１０９の表面、すなわちｐ＋型コレクタ拡散層１１０の周囲の不純物濃度は、ＬＯＣＯＳ酸化膜１０８のバーズビーク部分によって、イオン注入が遮蔽されて、拡散深さが浅くなり、表面不純物濃度も低くなる。それに対し、ｐ＋型コレクタ拡散層１１０の直下にはリンの不純物プロファイルのピーク位置がくるようにプロセス設計されている。このような構成により、ｐ＋型コレクタ拡散層１１０から注入されたキャリアによるターンオフ時間を短く設定することができ、かつｎ＋型コレクタバッファ層１０９の表面濃度を低く抑えることができるため、表面での電界集中による耐圧低下が発生しない優れた高耐圧半導体装置を実現することができる。
【００５８】
なお、本発明の高耐圧半導体装置及びその製造方法では、ｎ−型ドリフト拡散層１０４の不純物プロファイルがバルク中でピークを持つように設定されているため、表面での電界集中を防ぐとともに、オン時の電流経路をバルク中に設定することができているため、ＩＧＢＴのオン電圧を低く抑えている効果もある。
【００５９】
以上、本発明の好ましい例について説明したが、本発明は上述の実施形態の構成に限定されるものではなく、勿論、種々の変形が可能であり、半導体装置を構成する拡散層及び画定する領域の寸法及び形状は本発明の趣旨と技術範囲を逸脱することなく変更が可能である。
【産業上の利用可能性】
【００６０】
本発明はＩＧＢＴのターンオフ時間を維持しながら、素子耐圧の低下を抑制することができるため、高耐圧半導体装置として有用であり、特にプラズマディスプレードライバＩＣに用いられる高耐圧デバイスとして有効に利用することができる。
【図面の簡単な説明】
【００６１】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態における高耐圧半導体装置であるＩＧＢＴの平面構造図及びその断面構造図
【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態における高耐圧半導体装置であるＩＧＢＴの平面構造図、その断面構造図及び不純物濃度分布図
【図３】（ａ）〜（ｃ）は、本発明の第３の実施形態における高耐圧半導体装置であるＩＧＢＴの平面構造図、その断面構造図及び不純物濃度分布図
【図４】（ａ）〜（ｄ）は、本発明の第４の実施形態における高耐圧半導体装置であるＩＧＢＴの製造方法を示す工程毎の断面構造図
【図５】従来の高耐圧半導体装置の一例を説明する断面構造図
【図６】従来の高耐圧半導体装置の他の例を説明する断面構造図
【図７】従来の高耐圧半導体装置のオン時の電流集中を説明する平面構造図
【符号の説明】
【００６２】
１、１０１    シリコン基板
２、１０２    埋込酸化膜
３、１０３    ｐ型シリコン層（ＳＯＩ活性層）
４、１０４    ｎ−型ドリフト拡散層
５            ｐ−型ベース拡散層
６、１０６    ｐ型ベース拡散層
７、１０７    ｎ＋型エミッタ拡散層
８、１０８    ＬＯＣＯＳ酸化膜
９、１０９    ｎ＋型コレクタバッファ拡散層
１０、１１０  ｐ＋型コレクタ拡散層
１１、１１１  ゲート酸化膜
１２、１１２  ゲート電極
１３、１１３  分離溝
１１４        分離絶縁膜
１５、１１５  層間絶縁膜
１６、１１６  エミッタ電極
１７、１１７  コレクタ電極
１１８        ｎ−型ドリフト拡散層とｎ＋型コレクタバッファ拡散層の平面距離
１１９        ｎ−型ドリフト拡散層とｐ＋型コレクタ拡散層の平面距離（余裕）
【図１】
2008147318.tif 000003
【図２】
2008147318.tif 000004
【図３】
2008147318.tif 000005
【図４】
2008147318.tif 000006
【図５】
2008147318.tif 000007
【図６】
2008147318.tif 000008
【図７】
2008147318.tif 000009