(57)【要約】【課題】ビット線プリチャージ用電源とビット線との間に電流を制限するカレントリミッタとしてのトランジスタを備えた半導体記憶装置における不良カラムの回路中のカレントリミッタを介したリーク電流を最小限に抑制することが可能な半導体記憶装置を提供する。【解決手段】本発明に係る半導体記憶装置の一態様は、ワード線とビット線との交差位置に配設されたメモリセルと、上記ビット線、及び、上記ビット線と対をなす反転ビット線をビット線プリチャージ用電源と接続することにより、上記ビット線及び上記反転ビット線のプリチャージを行うビット線プリチャージ用回路と、上記ビット線プリチャージ用電源と上記ビット線プリチャージ用回路との間に挿入接続され、カラム選択信号線に制御ノードが接続されたカレントリミッタと、を備えている半導体記憶装置である。【選択図】図１
2008077704.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線との交差位置に配設されたメモリセルと、
前記ビット線、及び、前記ビット線と対をなす反転ビット線をビット線プリチャージ用電源と接続することにより、前記ビット線及び前記反転ビット線のプリチャージを行うビット線プリチャージ用回路と、
前記ビット線プリチャージ用電源と前記ビット線プリチャージ用回路との間に挿入接続され、カラム選択信号線に制御ノードが接続されたカレントリミッタと、
を備えていることを特徴とする半導体記憶装置。
【請求項２】
前記カレントリミッタは、Ｎチャネルトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
スペアカラムと置き換えられた不良カラムに対応する前記カラム選択信号線の電位は、接地電位よりも低い負電位に固定されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルは、前記ワード線にゲートが接続され、前記ビット線にドレインが接続された第１のＮチャネルトランジスタと、前記第１のＮチャネルトランジスタのソースと接地電位点との間に接続されたキャパシタとを備え、
前記ビット線プリチャージ用回路は、前記ビット線及び前記反転ビット線にドレイン及びソースが接続され、プリチャージ制御線にゲートが接続された第２のＮチャネルトランジスタと、前記ビット線にソースが接続され、前記プリチャージ制御線にゲートが接続された第３のＮチャネルトランジスタと、前記第３のＮチャネルトランジスタのドレインにドレインが共通接続され、前記反転ビット線にソースが接続され、前記プリチャージ制御線にゲートが接続された第４のＮチャネルトランジスタとを備え、
前記カレントリミッタは、前記ビット線プリチャージ用電源にドレインが接続され、前記第３及び第４のＮチャネルトランジスタのドレインにソースが接続され、前記カラム選択信号線にゲートが接続された第５のＮチャネルトランジスタを備えていることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
ワード線とビット線との交差位置に配設されたメモリセルと、前記ビット線、及び、前記ビット線と対をなす反転ビット線をビット線プリチャージ用電源と接続することにより、前記ビット線及び前記反転ビット線のプリチャージを行うビット線プリチャージ用回路と、前記ビット線プリチャージ用電源と前記ビット線プリチャージ用回路との間に挿入接続され、カラム選択信号線に制御ノードが接続されたカレントリミッタとを備えたメモリセルアレイと、
順次入力されるロウアドレス信号を一時的に保持し、所定の時間間隔で順次出力するロウアドレスバッファと、
前記ロウアドレスバッファから受信した前記ロウアドレス信号に応じて前記ワード線を選択するロウデコーダと、
前記ビット線を介して前記メモリセルから読み出された出力データの信号を増幅するセンスアンプと、
順次入力されるカラムアドレス信号を一時的に保持し、所定の時間間隔で順次出力するカラムアドレスバッファと、
前記カラムアドレスバッファから受信した前記カラムアドレス信号に応じた前記ビット線に対応する前記センスアンプを選択するカラムデコーダと、
前記ビット線を介して前記メモリセルに書き込まれる入力データを一時的に保持し、データ書き込みを許可するライトイネーブル信号に応じて前記入力データを前記メモリセルに対応する前記ビット線に出力するとともに、前記ビット線を介して前記メモリセルから読み出されて前記センスアンプにより増幅された前記出力データを一時的に保持し、所定のタイミングで出力するデータ入出力バッファと、
装置内部において必要とされる電源電圧及び接地電位を発生させるとともに、前記接地電位よりも低い負電圧を発生させる内部電圧発生回路と、
を備えていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に、ダイナミック型半導体記憶装置におけるワード線とビット線とのショートに起因するリーク電流を低減するための構成に関する。
【背景技術】
【０００２】
半導体記憶装置、特にダイナミック型半導体記憶装置においては、ワード線とビット線とがショートした場合、ビット線プリチャージ用電源とワード線とがビット線を介してショートし、リーク電流が流れるという不良が存在する。
【０００３】
この不良の対策として、ビット線プリチャージ用電源とビット線との間に電流を制限するトランジスタ（以下、「カレントリミッタ」と称する。）を挿入し、ビット線とワード線とのショートに起因するリーク電流を抑制することが行われている。
【０００４】
また、ワード線とビット線とのショートによってカラムの不良が生じた場合、その不良カラムはリダンダンシ救済によってスペアカラムに置き換えられ、全体としての動作上、問題のないものとされる。
【０００５】
しかし、置き換えられた不良カラムの回路においては、ビット線プリチャージ用電源とワード線とのビット線を介したショートは依然として存在している。
【０００６】
そして、例えば、カレントリミッタとしてデプレッション型Ｎチャネルトランジスタを用いたビット線プリチャージ用回路においては、待機状態では、ワード線ＷＬの電位はＬ（Ｌｏｗ）レベル、プリチャージ制御線ＥＱＬの電位はＨ（Ｈｉｇｈ）レベルになっている。
【０００７】
従って、ワード線とビット線とがショートした場合、その不良カラムをリダンダンシ救済によってスペアカラムに置き換えた後も、置き換えられた不良カラムの回路においては、プリチャージ制御線ＥＱＬの電位がＨレベルになっている待機状態では、ビット線プリチャージ用電源ＶＢＬＥＱからカレントリミッタ及びビット線ＢＬを介してワード線ＷＬへ流れるリーク電流自体は残存することとなる。
【０００８】
即ち、従来の技術においては、カレントリミッタによってリーク電流を低減させてはいるものの、そのリーク電流が、特に低消費電流デバイスにおいては問題となってきている。
【０００９】
このリーク電流を防止するための構成として、カレントリミッタの代わりにヒューズを挿入して切断する構成がこれまでに提案され、公知となっている（例えば、特許文献１参照）。
【００１０】
しかし、センスアンプ部にヒューズを組み込もうとすると、パターン面積の制約を受け、狭ピッチのヒューズを採用せざるを得ない等の問題があるため、カレントリミッタの代わりにヒューズを用いる構成は、現状の集積度において非現実的である。
【特許文献１】特開平０３−１４２８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、ビット線プリチャージ用電源とビット線との間に電流を制限するカレントリミッタとしてのトランジスタを備えた半導体記憶装置における不良カラムの回路中のカレントリミッタを介したリーク電流を最小限に抑制することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体記憶装置の一態様によれば、ワード線とビット線との交差位置に配設されたメモリセルと、上記ビット線、及び、上記ビット線と対をなす反転ビット線をビット線プリチャージ用電源と接続することにより、上記ビット線及び上記反転ビット線のプリチャージを行うビット線プリチャージ用回路と、上記ビット線プリチャージ用電源と上記ビット線プリチャージ用回路との間に挿入接続され、カラム選択信号線に制御ノードが接続されたカレントリミッタと、を備えている半導体記憶装置が提供される。
【００１３】
本発明に係る半導体記憶装置の全体的構成を含む一態様によれば、ワード線とビット線との交差位置に配設されたメモリセルと、上記ビット線、及び、上記ビット線と対をなす反転ビット線をビット線プリチャージ用電源と接続することにより、上記ビット線及び上記反転ビット線のプリチャージを行うビット線プリチャージ用回路と、上記ビット線プリチャージ用電源と上記ビット線プリチャージ用回路との間に挿入接続され、カラム選択信号線に制御ノードが接続されたカレントリミッタとを備えたメモリセルアレイと、順次入力されるロウアドレス信号を一時的に保持し、所定の時間間隔で順次出力するロウアドレスバッファと、上記ロウアドレスバッファから受信した上記ロウアドレス信号に応じて上記ワード線を選択するロウデコーダと、上記ビット線を介して上記メモリセルから読み出された出力データの信号を増幅するセンスアンプと、順次入力されるカラムアドレス信号を一時的に保持し、所定の時間間隔で順次出力するカラムアドレスバッファと、上記カラムアドレスバッファから受信した上記カラムアドレス信号に応じた上記ビット線に対応する上記センスアンプを選択するカラムデコーダと、上記ビット線を介して上記メモリセルに書き込まれる入力データを一時的に保持し、データ書き込みを許可するライトイネーブル信号に応じて上記入力データを上記メモリセルに対応する上記ビット線に出力するとともに、上記ビット線を介して上記メモリセルから読み出されて上記センスアンプにより増幅された上記出力データを一時的に保持し、所定のタイミングで出力するデータ入出力バッファと、装置内部において必要とされる電源電圧及び接地電位を発生させるとともに、上記接地電位よりも低い負電圧を発生させる内部電圧発生回路と、を備えている半導体記憶装置が提供される。
【発明の効果】
【００１４】
本発明に係る半導体記憶装置の一態様は、上記構成により、ビット線プリチャージ用電源とビット線との間に電流を制限するカレントリミッタとしてのトランジスタを備えた半導体記憶装置における不良カラムの回路中のカレントリミッタを介したリーク電流を最小限に抑制することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の一形態に係る半導体記憶装置について、図面を参照しながら詳細に説明する。
【００１６】
図１は、本発明の実施の一形態に係る半導体記憶装置に備えられた一つのメモリセル並びにそれに対応するビット線プリチャージ用回路及びカレントリミッタの構成を示す回路図である。
【００１７】
本発明の実施の一形態に係る半導体記憶装置は、メモリセル３に対し、カレントリミッタ１としてＮチャネルトランジスタＱ５を用いたビット線プリチャージ用回路２を備えた構成を有するものである。
【００１８】
ＮチャネルトランジスタＱ５としては、例えば、デプレッション型Ｎチャネルトランジスタを用いてもよいし、又は、低閾値電圧Ｎチャネルトランジスタを用いてもよい。
【００１９】
メモリセル３は、ワード線ＷＬにゲートが接続され、ビット線ＢＬにドレインが接続された第１のＮチャネルトランジスタＱ１と、第１のＮチャネルトランジスタＱ１のソースと所定電位点Ｖmidとの間に接続されたキャパシタＣ１とを備えている。
【００２０】
キャパシタＣ１の一方側電極が接続される所定電位点Ｖmidとしては、通常、専用電源によって発生させられる、ビット線ＢＬのＨレベルとＬレベルとの中間電位点が用いられる。
【００２１】
ビット線プリチャージ用回路２は、ビット線ＢＬ及び反転ビット線ｂＢＬにドレイン及びソースが接続され、プリチャージ制御線ＥＱＬにゲートが接続された第２のＮチャネルトランジスタＱ２と、ビット線ＢＬにソースが接続され、プリチャージ制御線ＥＱＬにゲートが接続された第３のＮチャネルトランジスタＱ３と、第３のＮチャネルトランジスタＱ３のドレインにドレインが共通接続され、反転ビット線ｂＢＬにソースが接続され、プリチャージ制御線ＥＱＬにゲートが接続された第４のＮチャネルトランジスタＱ４とを備えている。
【００２２】
カレントリミッタ１は、ビット線プリチャージ用電源ＶＢＬＥＱにドレインが接続され、第３のＮチャネルトランジスタＱ３及び第４のＮチャネルトランジスタＱ４のドレインにソースが接続され、カラム選択信号線ＣＳＬに制御ノードとしてのゲートが接続された第５のＮチャネルトランジスタＱ５を備えている。
【００２３】
ビット線プリチャージ用電源ＶＢＬＥＱとビット線プリチャージ用回路２との間に接続されたカレントリミッタ１としてのＮチャネルトランジスタＱ５は、従来の技術においては、ダイオード接続されていた。
【００２４】
しかし、そのような構成を採用した結果として、前述のように、不良カラムとして置き換えられた後も、回路中のカレントリミッタを介してリーク電流が流れ続けるという問題があった。
【００２５】
そこで、本発明の実施の一形態に係る半導体記憶装置においては、不良カラムとして置き換えられたカラムの回路中のカレントリミッタを非導通としてリーク電流を抑止すべく、カレントリミッタを構成するＮチャネルトランジスタＱ５のゲートにカラム選択信号線ＣＳＬを接続することとしている。
【００２６】
半導体記憶装置に備えられたメモリセルアレイのあるカラムにおいてワード線ＷＬとビット線ＢＬとのショートが発生し、そのカラムを不良カラムとして検知した場合、予め用意されたスペアカラムへの置き換えがリダンダンシ回路によって行われる。
【００２７】
本発明の実施の一形態に係る半導体記憶装置においては、不良カラムとして置き換えられたカラムに対応するカラム選択信号線ＣＳＬの固定電位としてのＬレベル電位を、接地電位よりも低い負電位とし、ＮチャネルトランジスタＱ５のゲートに負電圧を印加することとする。
【００２８】
本発明の実施の一形態に係る半導体記憶装置は、上記構成により、不良カラムとして置き換えられたカラムのカレントリミッタを構成するＮチャネルトランジスタＱ５を非導通とし、従って、ビット線プリチャージ用電源ＶＢＬＥＱとビット線ＢＬとを非導通として、リーク電流を抑止することができる。
【００２９】
上記効果を得るための必要条件となるのが、カレントリミッタを構成するＮチャネルトランジスタＱ５のゲートにカラム選択信号線ＣＳＬを接続することである。この接続関係を有していることを前提として、ＮチャネルトランジスタＱ５のゲートに負電圧を印加することが可能となる。
【００３０】
図２は、図１に示すメモリセル並びにそれに対応するビット線プリチャージ用回路及びカレントリミッタの本発明に係る構成の適用対象となる半導体記憶装置全体の構成を模式的に示すブロック図である。
【００３１】
図２に示す半導体記憶装置は、ロウアドレスバッファＲＡＢと、ロウデコーダＲＤと、カラムアドレスバッファＣＡＢと、カラムデコーダＣＤと、データ入出力バッファＤＱＢと、内部電圧発生回路ＶＧと、センスアンプ部Ｓ／Ａと、メモリセルアレイＣＡと、救済用メモリセルアレイＲ−ＣＡと、救済メモリセルアレイ用センスアンプ部Ｒ−Ｓ／Ａと、救済メモリセルアレイ用カラムデコーダＲ−ＣＤとを備えている。
【００３２】
ロウアドレスバッファＲＡＢは、順次入力されるロウアドレス信号ＲＡＳ（図２では、その反転信号）を一時的に保持し、所定の時間間隔で順次出力する。
【００３３】
ロウデコーダＲＤは、ロウアドレスバッファＲＡＢから受信したロウアドレス信号ＲＡＳに応じてワード線ＷＬを選択する。
【００３４】
カラムアドレスバッファＣＡＢは、順次入力されるカラムアドレス信号ＣＡＳ（図２では、その反転信号）を一時的に保持し、所定の時間間隔で順次出力する。
【００３５】
カラムデコーダＣＤは、カラムアドレスバッファＣＡＢから受信したカラムアドレス信号ＣＡＳに応じたビット線ＢＬに対応するセンスアンプ回路（図示せず）をカラム選択信号線ＣＳＬにより選択する。
【００３６】
センスアンプ部Ｓ／Ａは、ビット線ＢＬを介してメモリセルＭＣから読み出される出力データＤoutの信号を増幅する。このセンスアンプ部Ｓ／Ａ中に、図１に示したカレントリミッタ１及びビット線プリチャージ用回路２が設けられている。
【００３７】
データ入出力バッファＤＱＢは、ビット線ＢＬを介してメモリセルＭＣに書き込まれる入力データＤinを一時的に保持し、データ書き込みを許可するライトイネーブル信号ＷＥ（図２では、その反転信号）に応じて入力データＤinをメモリセルＭＣに対応するビット線ＢＬに出力するとともに、ビット線ＢＬを介してメモリセルＭＣから読み出されてセンスアンプ部Ｓ／Ａにより増幅された出力データＤoutを一時的に保持し、所定のタイミングで出力する。
【００３８】
内部電圧発生回路ＶＧは、半導体記憶装置内部において必要とされる電源電圧Ｖdd及び接地電位Ｖssを発生させる。さらに、本発明の構成が適用される場合、内部電圧発生回路ＶＧは、接地電位Ｖssよりも低い負電圧も発生させる。
【００３９】
メモリセルアレイＣＡは、複数のビット線ＢＬと複数のワード線ＷＬとの各交差位置にそれぞれ配設された複数のメモリセルＭＣ（図１ではメモリセル３）を備えている。
【００４０】
救済メモリセルアレイＲ−ＣＡは、メモリセルアレイＣＡの所定のカラムでカラム不良が生じた場合、不良カラムのスペアカラムとして用いられる。
【００４１】
センスアンプ部Ｒ−Ｓ／Ａは救済メモリセルアレイＲ−ＣＡ用のセンスアンプである。
【００４２】
カラムデコーダＲ−ＣＤは、カラムアドレスバッファＣＡＢから受信したカラムアドレス信号ＣＡＳに応じて、スペアカラムであるビット線に対応するセンスアンプ部Ｒ−Ｓ／Ａ内のセンスアンプ回路（図示せず）をカラム選択信号Ｒ−ＣＳＬにより選択する。
【００４３】
本発明の構成が適用される場合、カレントリミッタ１は、ゲートにカラム選択信号線ＣＳＬが接続されたＮチャネルトランジスタにより構成される。
【００４４】
そして、不良カラムとしてスペアカラムと置き換えられるカラムがある場合には、その不良カラムに対応するカラム選択信号線ＣＳＬの電位は、接地電位よりも低い負電位のＬレベル電位に固定される。
【００４５】
その結果として、カレントリミッタを構成するＮチャネルトランジスタＱ５は非導通となり、ビット線プリチャージ用電源ＶＢＬＥＱとビット線ＢＬとを非導通として、リーク電流を抑止することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の一形態に係る半導体記憶装置に備えられた一つのメモリセル並びにそれに対応するビット線プリチャージ用回路及びカレントリミッタの構成を示す回路図である。
【図２】図１に示すメモリセル並びにそれに対応するビット線プリチャージ用回路及びカレントリミッタの本発明に係る構成の適用対象となる半導体記憶装置全体の構成を模式的に示すブロック図である。
【符号の説明】
【００４７】
１  カレントリミッタ
２  プリチャージ制御用トランジスタ回路
３  メモリセル
ＶＢＬＥＱ  ビット線プリチャージ用電源
ＣＳＬ  カラム選択信号線
ＥＱＬ  プリチャージ制御線
ＷＬ  ワード線
ＢＬ  ビット線
ｂＢＬ  反転ビット線
Ｑ１、Ｑ２、Ｑ３、Ｑ４  Ｎチャネルトランジスタ
Ｑ５  Ｎチャネルトランジスタ
Ｃ１  キャパシタ
Ｖdd  電源電位
Ｖss  接地電位
ＣＡ  メモリセルアレイ
ＭＣ  メモリセル
Ｓ／Ａ  センスアンプ
ＲＤ  ロウデコーダ
ＲＡＢ  ロウアドレスバッファ
ＲＡＳ  ロウアドレス信号
ＣＤ  カラムデコーダ
ＣＡＢ  カラムアドレスバッファ
ＣＡＳ  カラムアドレス信号
Ａｉ  アドレス信号
ＷＥ  ライトイネーブル信号
ＤＱＢ  データ入出力バッファ
Ｄin  入力データ
Ｄout  出力データ
ＶＧ  内部電圧発生回路
【図１】
2008077704.tif 000003
【図２】
2008077704.tif 000004