(57)【要約】【課題】  不揮発性メモリ装置にデータを電気的に書き込むときに、半導体集積回路基板には高電圧が印加されないようにする。【解決手段】  １つの配線基板（５１）上に、第１の電圧で電気的にデータを書込み可能な不揮発性メモリ装置（１５Ｂ）と、第１の電圧よりも低い第２の電圧で動作する半導体集積回路基板（１０Ｅ）とが搭載された半導体集積回路装置（２０Ｅ）において、不揮発性メモリ装置は、第１の電圧が供給される第１の端子（１５−３）と第２の電圧を出力する第２の端子（１５−４）とを持ち、半導体集積回路基板（１０Ｅ）は、第２の端子と電気的に接続された第３の端子（ＲＥＳ＃）を持つ。不揮発性メモリ装置（１５Ｂ）は、第１の端子と第２の端子との間に設けられて、第１の電圧を第２の電圧に変換する電圧変換回路を有する。不揮発性メモリ装置（１５Ｂ）は、半導体集積回路基板（１０Ｅ）上に積層されている。【選択図】      図２２
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【特許請求の範囲】
【請求項１】
１つの配線基板上に、第１の電圧で電気的にデータを書込み可能な不揮発性メモリ装置と、前記第１の電圧よりも低い第２の電圧で動作する半導体集積回路基板とが搭載された半導体集積回路装置であって、前記不揮発性メモリ装置は前記第１の電圧が供給される第１の端子を持つ、前記半導体集積回路装置において、
前記不揮発性メモリ装置は、前記第２の電圧を出力する第２の端子を持ち、
前記半導体集積回路基板は、前記第２の端子と電気的に接続された第３の端子を持つ、ことを特徴とする半導体集積回路装置。
【請求項２】
前記不揮発性メモリ装置は、前記第１の端子と前記第２の端子との間に設けられて、前記第１の電圧を前記第２の電圧に変換する電圧変換回路を有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記不揮発性メモリ装置へのデータの書込み時には、前記第１の端子に前記第１の電圧が印加され、前記半導体集積回路基板の動作時には、前記第１の端子に前記第２の電圧が印加されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記不揮発性メモリ装置は、前記半導体集積回路基板上に積層されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
【請求項５】
前記不揮発性メモリ装置と前記半導体集積回路基板とは、前記配線基板上の同一平面上に搭載されていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体集積回路装置。
【請求項６】
前記配線基板は、複数の外部導出リードを持つリードフレームであることを特徴とする請求項４又は５に記載の半導体集積回路装置。
【請求項７】
前記第２の端子と前記第３の端子とは、ワイヤボンディング技術によって電気的接続がなされることを特徴とする請求項４乃至６のいずれか１つに記載の半導体集積回路装置。
【請求項８】
請求項１乃至７のいずれか１つに記載の半導体集積回路装置を搭載してなる電子装置。
【請求項９】
第１の電圧が供給される第１の端子を持ち、前記第１の電圧によって電気的にデータを書込み可能な不揮発性メモリ装置において、
前記第１の電圧よりも低い第２の電圧を出力するための第２の端子を持ち、
前記第１の端子と前記第２の端子との間に設けられて、前記第１の電圧を前記第２の電圧に変換する電圧変換回路を有することを特徴とする不揮発性メモリ装置。
【請求項１０】
前記第１の端子から前記不揮発性メモリ装置の内部に延在している電源配線と、該電源配線から分岐した特定の配線とを持ち、
前記特定の配線は、前記電圧変換回路を介して前記第２の端子に接続されていることを特徴とする請求項９に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置と半導体集積回路基板とを１つの配線基板上に搭載してなる半導体集積回路装置に関し、特に、パッケージピンの数を削減するために、不揮発性メモリ装置の電源供給端子と半導体集積回路基板の他の端子とを同一のパッケージピンにマルチプレクスさせた半導体集積回路装置およびそれに用いられる不揮発性メモリ装置に関する。
【背景技術】
【０００２】
この技術分野において周知のように、マイクロコンピュータとは、マイクロプロセッサを用いて構成された小型電子計算機のことをいう。マイクロプロセッサとは、計算機の中央演算処理装置（ＣＰＵ）を１個もしくは、少数のＬＳＩ上に集積したものをいう。マイクロコンピュータは、通常、ＣＰＵ、入出力装置、主記憶装置より構成される。主記憶装置はＲＡＭ（random access memory）、ＲＯＭ（read only memory）などで構成され、入出力装置との接続回路部には入出力制御ＬＳＩ（large-scale integrated circuit）が使用される。シングル・チップ・マイクロコンピュータは、ＣＰＵ、ＲＡＭ、ＲＯＭ、入出力制御ＬＳＩを１チップに組み込んだものである。シングル・チップ・マイクロコンピュータは１チップ・マイコンとも呼ばれる。
【０００３】
マイクロプロセッサは、チップ外部からプログラムを読み込むのに対して、シングル・チップ・マイクロコンピュータは、あらかじめプログラムがチップの内部に組み込まれている。マイクロプロセッサは外部のプログラムを書き換えれば処理内容を変えられるのに対し、シングル・チップ・マイクロコンピュータはプログラムがすでにチップ内部に組み込まれているため、ユーザが処理内容を変えることはほとんど不可能である。ここで、プログラムはＲＯＭに予め格納されている。
【０００４】
尚、この技術分野において周知のように、ＲＯＭは、内容の書込みが半導体メーカでの製造工程で行われるマスクＲＯＭと、ユーザが電気的にプログラムを書き込むことができるプログラマブルＲＯＭ（ＰＲＯＭ）とに大別される。
【０００５】
マスクＲＯＭは、原理的には半導体メモリのなかで最も安価に製造できる。このため、マスクＲＯＭとしてメモリ容量が大きな品種が製品化されている。これに対して、プログラマブルＲＯＭは、プログラムの書込みがユーザの手元でできるという特徴がある。プログラマブルＲＯＭは、ユーザが一度だけプログラムのできる狭義のＰＲＯＭと、電気的にプログラムし、紫外線等で消去が可能なＥＰＲＯＭ（erasable and programmable ＲＯＭ）と、電気的に消去可能なＥＥＰＲＯＭ（electrically erasable programmable ＲＯＭ）とに分類される。
【０００６】
ＥＰＲＯＭでは、ユーザがプログラムできる上、紫外線を照射してデータを全て消去し再書込みができる。紫外線消去用のガラス窓を必要とするため、ＥＲＲＯＭは、通常、セラミック・パッケージに入っている。狭義のＰＲＯＭとしてＯＴＰ（one time programmable ＲＯＭ）がある。ＯＴＰは、それに内蔵されている半導体チップがＥＰＲＯＭと同じだが、パッケージに窓がないため紫外線で消去できない。ユーザは通常のＥＰＲＯＭプログラマを使って、ＯＴＰの各メモリ・セルに一度だけ情報を書き込むことができる。ＯＴＰのコストはマスクＲＯＭより高くＥＰＲＯＭよりは安い。ＥＥＰＲＯＭの一種にフラッシュＥＥＰＲＯＭがある。フラッシュＥＥＰＲＯＭは、フラッシュメモリとも呼ばれ、書き換え可能な読出し専用メモリであるＰＲＯＭのうち、電気的に全ビット内容（ブロック単位も可能）を消して、内容を書き直せるものをいう。
【０００７】
このようなシングル・チップ・マイクロコンピュータは、通常の電卓、プリンタ、キーボード、マイコン制御の炊飯器、マイコン制御のカメラ、自動車のエンジン制御装置などに搭載されている。主に機器に組み込んでその機器の動作を制御することが多いため、シングル・チップ・マイクロコンピュータのことをマイクロコントローラと呼ぶこともある。尚、マイクロコントローラは、シングル・チップ半導体集積回路装置の一種である。
【０００８】
このようなシングル・チップ・マイクロコンピュータ（マイクロコントローラ）を組み込んだ機器（電子装置）の開発を効率よく行えるようにするため、半導体メーカや開発ツールメーカから種々の開発システム（開発ツール）が提供されている。シングル・チップ・マイクロコンピュータ（マイクロコントローラ）では、ハードウェアとソフトウェアとが密接に関連しあっており、なおかつ開発期間が短いので、ソフトウェアのデバッグとハードウェア自身のチェックを同時にやらなければならない。即ち、ハードウェアとソフトウェアの開発を並行して行わなければならない場合が多い。このとき、ハードウェアが未完成の状態でのソフトウェアのデバッグが求められる。
【０００９】
デバッグツール（開発ツール）の１つにエミュレータがある。ここで、エミュレータとは、あるシステムを使用して別のシステムを模倣する装置またはコンピュータ・プログラムのことをいう。エミュレータで、ソフトウェアを組み込んだ機器（電子装置）の機能動作検証を支援する。エミュレータには、開発中の機器（電子装置）に直接接続して使用するインサーキットエミュレータ（ＩＣＥ）と、論理シミュレータを用いるソフトエミュレータとがある。すなわち、インサーキットエミュレータとは、プログラム制御で動作するマイクロコントローラを搭載した開発中の機器（電子装置）に直接接続し、その機器（電子装置）の機能動作検証を支援する開発ツールのことをいう。
【００１０】
通常、マイクロコントローラのハードウェアの開発は半導体メーカ側で行われ、マイクロコントローラのソフトウェアの開発はユーザ側で行われる。すなわち、マイクロコントローラの開発は、半導体メーカとユーザとの共同作業で行われる。
【００１１】
次に、従来のマイクロコントローラの製造方法について説明する。ここでは、最終製品として、マスクＲＯＭに最終のプログラムを記憶させたマイクロコントローラを製造する方法について説明する。
【００１２】
先ず、半導体メーカとユーザとの間で、製造すべきマイクロコントローラ（シングル・チップ半導体集積回路装置）の仕様検討を行う。ここで、製造すべき最終のマイクロコンピュータは、ＣＰＵと、ＲＡＭと、マスクＲＯＭと、入出力制御ＬＳＩとを１チップに組み込んだものである。尚、ＣＰＵとＲＡＭとマスクＲＯＭと入出力制御ＬＳＩとは、内部バスを介して相互に接続される。内部バスは、アドレスバスとデータバスとを有する。
【００１３】
半導体メーカは、開発ツールとしてのエミュレータ（ソフトエミュレータ及びインサーキットエミュレータ）をユーザに提供し、ユーザはこのエミュレータを使用して上記マスクＲＯＭに記憶すべきソフトウェア（プログラム）を開発する。
【００１４】
次に、半導体メーカではＯＴＰ版の製品設計を行い、ユーザではソフトエミュレータを使用したプログラムのデバックを行う。ここで、設計されるべきＯＴＰ版の製品（仮のマイクロコントローラ）とは、ＣＰＵと、ＲＡＭと、ＯＴＰと、入出力制御ＬＳＩとを１チップに組み込んだものである。換言すれば、仮のマイクロコントローラは、マスクＲＯＭの代わりにＯＴＰを使用した点を除いて、最終のマイクロコントローラと同様の構成を有する。但し、ＯＴＰにはプログラムは記憶されておらず、ＯＴＰへのプログラムの記憶は後述するようにユーザ側で行われる。仮のマイクロコントローラは、半導体パッケージ内に封止されたものである。一方、このユーザ側で行われるソフトエミュレータを使用したプログラムのデバッグは、ハードウェアが何ら完成していない状態で行われる。
【００１５】
半導体メーカは、同一構成の複数個の上記仮のマイクロコントローラをユーザに提供する。ユーザでは、提供された複数の仮のマイクロコントローラの中の１個に対して、ＥＰＲＯＭプログラマ（ライタ）を使用して、仮のプログラム（すなわち、ソフトエミュレータを使用してデバッグされたプログラム）をＯＴＰに記憶し、当該仮のマイクロコントローラを機器（ターゲットボード）に搭載して、この仮のプログラムの検査を行う。すなわち、上記インサーキットエミュレータを使用して、その機器（ターゲットボード）の機能動作検証を行う。上述したように、ＯＴＰは、一度だけしか情報を書き込むことができない。したがって、検査により仮のプログラムに修正箇所（誤り）が見つかった場合には、ユーザは別の仮のマイクロコントローラに修正した仮のプログラムを記憶して、この修正した仮のプログラムの再検査、再修正を行う。すなわち、仮のプログラムの検査、修正（再検査、再修正）を繰り返し行う。この仮のプログラムの検査、修正（再検査、再修正）動作を繰り返して、ユーザ側において最終的なプログラムが決定される。
【００１６】
一方、仮のマイクロコントローラをユーザに提供した後、半導体メーカでは、引き続いて、マスクＲＯＭ版の製品設計を行う。ここで、設計されるべきマスクＲＯＭ版の製品（機器に搭載されるべき実際のマイクロコントローラ）とは、ＣＰＵと、ＲＡＭと、マスクＲＯＭと、入出力制御ＬＳＩとを１チップに組み込んだものである。但し、この時点における実際のマイクロコントローラのマスクＲＯＭには、未だ最終的なプログラムが記憶されていない。
【００１７】
ユーザは、上記決定した最終的なプログラムを半導体メーカへ発注（提供）する。半導体メーカでは、最終的なプログラムを、イオン打ち込み技術を用いて、実際のマイクロコントローラのマスクＲＯＭに記憶し、最終製品としてのマイクロコントローラが製造される。尚、このようにして製造されたマイクロコントローラは、半導体パッケージに封止されたものであり、量産される。そして、量産された最終のマイクロコントローラはユーザに提供される。
【００１８】
ユーザでは、提供された最終のマイクロコントローラを機器（電子装置）に搭載して、その機器（電子装置）を量産する。
【００１９】
なお、上述したマイクロコントローラは、１つの半導体チップで構成されているが、２つの半導体チップを積層して１つの樹脂封止体で封止する半導体装置（マイクロコントローラ）も知られている（例えば、特許文献１参照）。半導体装置として、ＭＣＰ（multi chip package）型と呼称される半導体装置が知られている。このＭＣＰ型半導体装置においては、種々な構造のものが開発され、製品化されているが、２つの半導体チップを積層して１つのパッケージに組み込んだＭＣＰ型半導体装置が最も普及している。特許文献１では、１つのパッケージにマイコン用チップ（第１半導体チップ）及びＥＥＰＲＯＭ用チップ（第２半導体チップ）を組み込んだ半導体装置を開示している。すなわち、特許文献１では、マイコン用チップ（第１半導体チップ）上にＥＥＰＲＯＭ用チップ（第２半導体チップ）を積層し、この２つのチップを１つの樹脂封止体で封止する半導体装置を開示している。マイコン用チップは、プロセッサユニット（ＣＰＵ）、ＲＯＭユニット、ＲＡＭユニット、タイマユニット、Ａ／Ｄ変換ユニット、シリアル・コミュニケーション・インタフェース・ユニット、データ入出力回路ユニット等を同一基板に搭載した構成となっている。これらの各ユニット間は、データバスやアドレスバスを介在して相互に接続されている。プロセッサユニットは、主に、中央処理部、制御回路部及び演算回路部等で構成されている。このように構成されたマイコン用チップは、プログラムによって動作する。一方、ＥＥＰＲＯＭ用チップは、シリアル・コミュニケーション・インターフェース・ユニット及び不揮発性記憶ユニット等を同一基板に搭載した構成となっている。特許文献１では、第１半導体チップと第２の半導体チップとの電気的な接続を、第１半導体チップの周囲に配置されたリードの内部リード及び２本のボンディングワイヤを介して行っている。
【００２０】
また、自己発熱によるパッケージ内の温度情報の低減化を図ることができるマルチチップパッケージも提案されている（例えば、特許文献２参照）。この特許文献２において、マイクロコントローラを構成するマルチチップパッケージにおいて、マスクＲＯＭを有するマイクロコントローラを作り込むベースチップと、このベースチップ上にフラッシュメモリの上部チップを具備している。上部チップ下のベース上には、トランジスタが形成されていないので、この領域においての自己発熱は無視することができる。また、特許文献２では、実施例として、ベースチップにおける上部チップの搭載領域(略中央領域)に、マスクＲＯＭ機能を有するトランジスタを形成しておき、その上に上部チップ（フラッシュメモリ）を搭載した例を開示している。この場合、ベースチップにおけるマスクＲＯＭ機能は捨てることになる。
【００２１】
【特許文献１】特開２００２−１２４６２６号公報
【特許文献２】特開２００２−７６２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述した従来のマイクロコントローラの製造方法においては、半導体メーカは、ＯＴＰ版の製品設計とマスクＲＯＭ版の製品設計との、２種類の製品設計を行わなければならない。そのために、最終製品としてのマイクロコントローラを開発するまでに、非常に長時間（例えば、１〜１．５年）かかってしまうという問題がある。
【００２３】
また、これまで、ＯＴＰ版とマスクＲＯＭ版では、パッケージ状態では、ピン互換となっており、置き換えが可能であるが、半導体チップとしては別物であり、特性までは、互換が取れない個所が多々あった。（ＯＴＰ版で評価完了したシステムに、マスクＲＯＭ版を置き換えると、動作しないといった不具合が発生する場合があった。）
一方、上記特許文献１、２に開示されているように、最終製品として、１つの半導体チップではなく、２つの半導体チップを積層して１つの樹脂封止体で封止したマイクロコントローラを製造することも考えられる。しかしながら、上述したように、ＥＥＰＲＯＭ（フラッシュメモリ）はマスクＲＯＭに比べて非常に高価であるので、マイクロコントローラを大量生産する場合には不向きである。
【００２４】
また、特許文献２では、ベースチップのマスクＲＯＭ領域の上に上部チップ（フラッシュメモリ）を搭載して、マスクＲＯＭ機能を捨てる実施例を開示している。しかしながら、特許文献２は、どのようにして上部チップ（フラッシュメモリ）をマスクＲＯＭ領域上に搭載し、どのようにしてマスクＲＯＭ機能を捨てるのかについての具体的な手段（構成）については何ら開示していない。
【００２５】
さらに、特許文献１及び２に開示されたマルチチップパッケージでは、半導体集積回路基板（ベースチップ、マイコン用チップ）の上に不揮発性メモリ装置（上部チップ、ＥＥＰＲＯＭ用チップ）を積層している。このようなマルチチップパッケージにおいて、パッケージピンの数を削減するために、不揮発性メモリ装置の電源供給端子と、半導体集積回路基板の他の端子とを、マルチチップパッケージの同一のパッケージピンにマルチプレクスさせることが行われる。
【００２６】
一方、不揮発性メモリ装置にデータを書き込むためには、その電源供給端子に高い電圧を印加する必要がある。しかしながら、図２１を参照して後で詳細に説明するように、単にパッケージピンをマルチプレクスさせただけでは、半導体集積回路基板に高電圧が印加されてしまう。その為、半導体集積回路基板を、高電圧を入力可能な高耐圧プロセスで製造する必要がある。その結果、この適用される高耐圧プロセスの問題で、従来の半導体集積回路基板のコストが高くなってしまう。
【００２７】
したがって、本発明の課題は、パッケージピンをマルチプレクスさせる際に、不揮発性メモリ装置にデータを電気的に書き込むときに、不揮発性メモリ装置にのみ高電圧が印加され、半導体集積回路基板には高電圧が印加されることがない、半導体集積回路装置およびそれに使用される不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【００２８】
本発明の第１の態様によれば、１つの配線基板（５１）上に、第１の電圧で電気的にデータを書込み可能な不揮発性メモリ装置（１５Ｂ）と、前記第１の電圧よりも低い第２の電圧で動作する半導体集積回路基板（１０Ｅ）とが搭載された半導体集積回路装置（２０Ｅ）であって、前記不揮発性メモリ装置は前記第１の電圧が供給される第１の端子（１５−３）を持つ、前記半導体集積回路装置において、前記不揮発性メモリ装置（１５Ｂ）は、前記第２の電圧を出力する第２の端子（１５−４）を持ち、前記半導体集積回路基板（１０Ｅ）は、前記第２の端子と電気的に接続された第３の端子（ＲＥＳ＃）を持つ、ことを特徴とする半導体集積回路装置が得られる。
【００２９】
上記半導体集積回路装置（２０Ｅ）において、前記不揮発性メモリ装置（１５Ｂ）は、前記第１の端子と前記第２の端子との間に設けられて、前記第１の電圧を前記第２の電圧に変換する電圧変換回路（１５２）を有する。前記不揮発性メモリ装置（１５Ｂ）へのデータの書込み時には、前記第１の端子（１５−３）に前記第１の電圧が印加され、前記半導体集積回路基板（１０Ｅ）の動作時には、前記第１の端子（１５−３）に前記第２の電圧が印加される。前記不揮発性メモリ装置（１５Ｂ）は、前記半導体集積回路基板（１０Ｅ）上に積層されて良い。その代わりに、前記不揮発性メモリ装置と前記半導体集積回路基板とは、前記配線基板上の同一平面上に搭載されても良い。前記配線基板は、複数の外部導出リード（５５）を持つリードフレーム（５１）から構成されて良い。前記第２の端子（１５−４）と前記第３の端子（ＲＥＳ＃）とは、ワイヤボンディング技術によって電気的接続がなされて良い。
【００３０】
本発明の第２の態様によれば、上記のいずれか１つに記載の半導体集積回路装置を搭載してなる電子装置が得られる。
【００３１】
本発明の第３の態様によれば、第１の電圧が供給される第１の端子（１５−３）を持ち、前記第１の電圧によって電気的にデータを書込み可能な不揮発性メモリ装置（１５Ｂ）において、前記第１の電圧よりも低い第２の電圧を出力するための第２の端子（１５−４）を持ち、前記第１の端子と前記第２の端子との間に設けられて、前記第１の電圧を前記第２の電圧に変換する電圧変換回路（１５２）を有することを特徴とする不揮発性メモリ装置が得られる。
【００３２】
上記不揮発性メモリ装置（１５Ｂ）において、前記第１の端子（１５−３）から前記不揮発性メモリ装置の内部に延在している電源配線と、該電源配線から分岐した特定の配線とを持ち、前記特定の配線は、前記電圧変換回路（１５２）を介して前記第２の端子（１５−４）に接続されていて良い。
【００３３】
尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。
【発明の効果】
【００３４】
本発明では、高電圧である第１の電圧を不揮発性メモリ装置の第１の端子のみへ供給させるようにし、不揮発性メモリ装置の第２の端子から半導体集積回路基板の第３の端子には、第１の電圧よりも低い第２の電圧を供給するようにしているので、不揮発性メモリ装置にデータを電気的に書き込むときに、半導体集積回路基板に高電圧（第１の電圧）が印加されるのを防止することができる。これにより、半導体集積回路基板を高耐圧プロセスで製造する必要がなくなるので、半導体集積回路基板のコストを低減することができる。
【発明を実施するための最良の形態】
【００３５】
図１乃至図７を参照して、本発明の一実施の形態に係るマイクロコントローラの製造方法について説明する。尚、前述したように、マイクロコントローラのハードウェアの開発は半導体メーカ側で行われ、マイクロコントローラのソフトウェア（プログラム）の開発はユーザ側で行われる。すなわち、マイクロコントローラの開発は半導体メーカとユーザとの共同作業で行われる。また、ここで最終製品として製造すべきマイクロコントローラは、マスクＲＯＭに最終のプログラムを記憶させたもので、シングル・チップ半導体集積回路装置の一種である。
【００３６】
先ず、半導体メーカとユーザとの間で、製造すべきマイクロコントローラ（シングル・チップ半導体集積回路装置）の仕様検討を行う。ここで、製造すべき最終のマイクロコントローラは、ＣＰＵと、ＲＡＭと、マスクＲＯＭと、入出力制御ＬＳＩとを１チップに組み込んだものである。尚、ＣＰＵとＲＡＭとマスクＲＯＭと入出力制御ＬＳＩとは、内部バスを介して相互に接続される。内部バスは、アドレスバスとデータバスとを有する。
【００３７】
半導体メーカは、開発ツールとしてのエミュレータ（ソフトエミュレータ及びインサーキットエミュレータ）をユーザに提供し、ユーザはこのエミュレータを使用して上記マスクＲＯＭに記憶すべきソフトウェア（プログラム）を開発する。
【００３８】
ここまでの工程は、上述した従来のマイクロコントローラの製造方法と同じである。
【００３９】
半導体メーカでは、図１に示されるような、マスクＲＯＭ版の製品設計を行い、ユーザではソフトエミュレータを使用したプログラムのデバッグを行う。
【００４０】
前述したように、従来のマイクロコントローラの製造方法においては、半導体メーカがＯＴＰ版の製品設計を行っていたが、本発明に係るマイクロコントローラの製造方法においては、半導体メーカは、直接、マスクＲＯＭ版の製品設計を行う。ここで設計されるべきマスクＲＯＭ版の製品（仮の半導体集積回路基板、仮のマイクロコントローラ基板）１０とは、仮のマスクＲＯＭ１１と、その他の集積回路１２とを１チップに組み込んだものである。その他の集積回路１２は、ＣＰＵと、ＲＡＭと、入出力制御ＬＳＩとを有する。但し、この仮のマスクＲＯＭ１１にはプログラムが記憶されていない。また、仮のマスクＲＯＭ１１上には、後述するように、プログラマブルＲＯＭの１つであるＯＴＰが積層されるので、仮の半導体集積回路基板（仮のマイクロコントローラ基板）１０は、最終的に製造されるべき実際の半導体集積回路基板（後述する）とは、若干構成が異なる。換言すれば、マスクＲＯＭ上にＯＴＰを積層することを考慮に入れて、マスクＲＯＭ版の製品設計が行われる。仮の半導体集積回路基板（仮のマイクロコントローラ基板）１０は、第１の半導体集積回路基板（第１のマイクロコントローラ）とも呼ばれ、仮のマスクＲＯＭ１１は第１のマスクＲＯＭとも呼ばれる。
【００４１】
とにかく、この工程においては、半導体メーカは、プログラムが記憶されていない第１のマスクＲＯＭ１１と、この第１のマスクＲＯＭ１１が金属配線で接続される予定の第１の内部バス１３とを有する第１の半導体集積回路基板（第１のマイクロコントローラ）１０を準備する。
【００４２】
次に、図２に示されるように、半導体メーカでは、第１のマスクＲＯＭ１１が第１の内部バス１３と電気的に切り離された状態で、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とは独立しているプログラマブルＲＯＭ１５を第１の内部バス１３に電気的に接続する。プログラマブルＲＯＭ１５は不揮発性メモリ装置の一種である。本例では、プログラマブルＲＯＭ１５として、ＯＴＰを使用しており、プログラマブルＲＯＭ（ＯＴＰ）１５は、マスクＲＯＭ１１の上に積層される（図３参照）。図示の例において、この接続工程では、プログラマブルＲＯＭ（ＯＴＰ）１５を、第１の内部バス１３から導出されたボンディングパッド（後述する）に、ワイヤボンディング技術により電気的に接続する。
【００４３】
尚、このワイヤボンディング技術により電気的に接続する方法には、種々の方法があるので、後で図面を参照して詳細に説明する。
【００４４】
引き続いて、半導体メーカでは、図３に示されるように、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とプログラマブルＲＯＭ（ＯＴＰ）１５とを、同一半導体パッケージ１７内に封止する。すなわち、この封止する工程では、プログラマブルＲＯＭ（ＯＴＰ）１５を、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０上に積層した状態で、同一半導体パッケージ１７内に封止する。これにより、仮の半導体集積回路装置（仮のマイクロコントローラ）２０が製造される。但し、この工程では、プログラマブルＲＯＭ（ＯＴＰ）１５にはプログラムは未だ記憶されておらず、プログラマブルＲＯＭ（ＯＴＰ）１５へのプログラムの記憶は、後述するように、ユーザ側で行われる。
【００４５】
半導体メーカでは、このようにして製造された、同一構成の複数個の仮のマイクロコントローラ２０をユーザに提供する。
【００４６】
この工程においてユーザに提供される仮のマイクロコントローラ２０は、従来のマイクロコントローラの製造方法において、ユーザに提供される仮のマイクロコントローラとは異なることに注意されたい。すなわち、上述したように、従来のマイクロコントローラの製造方法においてユーザに提供される仮のマイクロコントローラは、ＣＰＵと、ＲＡＭと、ＯＴＰと、入出力制御ＬＳＩとから成る１つの半導体チップが半導体パッケージ内に封止されたものであるのに対して、本実施の形態においてユーザに提供される仮のマイクロコントローラ２０は、ＣＰＵと、ＲＡＭと、マスクＲＯＭ１１と、入出力制御ＬＳＩとから成る第１の半導体チップ１０と、第１の半導体チップ１０上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５から成る第２の半導体チップとが同一半導体パッケージ１７内に封止されたものである。
【００４７】
さらに、ここでユーザに提供される仮のマイクロコントローラ２０は、上述した特許文献２に開示されているマルチチップパッケージとは異なり、あくまで仮のもの（すなわち、半製品）であって、最終製品ではないことにも注意されたい。換言すれば、本発明では、最終のマイクロコントローラを製造するために、一時的に、特許文献２に開示されているような、マルチチップパッケージ（仮のマイクロコントローラ）を使用する。（但し、生産数量が少ない場合など、ユーザの要求によっては、仮のマイクロコントローラを最終製品とする場合もある。）
ユーザでは、図４に示されるように、半導体メーカから提供された複数の仮のマイクロコントローラ２０の中の１つに対して、ＥＰＲＯＭプログラマ（ライタ）２２を使用して、仮のプログラム（すなわち、ソフトエミュレータを使用してデバッグされたプログラム）をプログラマブルＲＯＭ（ＯＴＰ）１５に記憶する。詳述すると、ＥＰＲＯＭプログラマ（ライタ）２２にアドレス、データ他の信号線２４を介して接続されたＩＣソケット２６に、１個の仮のマイクロコントローラ２０を差し込んで、ＥＰＲＯＭプログラマ（ライタ）２２から信号線２４及びＩＣソケット２６を介して仮のプログラムを転送することにより、仮のプログラムをプログラマブルＲＯＭ（ＯＴＰ）１５に記憶する。
【００４８】
次に、ユーザでは、図５に示されるように、上記仮のプログラムを記憶した仮のマイクロコントローラ２０を機器（ターゲットボード）に搭載して、この仮のプログラムの検査を行う。すなわち、仮のプログラムを記憶した仮のマイクロコントローラ２０をターゲットボードである評価用基板２８に搭載し、この評価用基板２８にアドレス、データ等の信号線３０を介して接続されたインサーキットエミュレータ３２を使用して、その評価用基板２８の機能動作検証を行う。
【００４９】
ここで、上述したように、ＯＴＰ１５は、一度だけしか情報を書き込むことができない。従って、上記検査により仮のプログラムに修正箇所（誤り）が見つかった場合には、ユーザは、別の仮のマイクロコントローラ２０のＯＴＰ１５に、修正した仮のプログラムを記憶して（図４）、この修正した仮のプログラムの再検査、再修正を行う（図５）。すなわち、仮のプログラムの検査（再検査）、修正（再修正）を繰り返し行う。この仮のプログラムの検査（再検査）、修正（再修正）動作を繰り返して、ユーザ側において最終的なプログラムが決定される。
【００５０】
従来のマイクロコントローラの製造方法においては、ＯＴＰ版の製品設計を行い、仮のマイクロコントローラを提供した後、半導体メーカでは、引き続いて、マスクＲＯＭ版の製品設計を行っていた。これに対して、本発明に係るマイクロコントローラの製造方法では、ＯＴＰ版の製品設計を行うことなく、直接、マスクＲＯＭ版の製品設計を行っている。したがって、本発明では、この段階において、改めてマスクＲＯＭ版の製品設計を行う必要がない。換言すれば、この段階では、マスクＲＯＭ版の製品設計は既に終了しており、実際の半導体集積回路基板（実際のマイクロコントローラ基板）１００の設計は既に完成している。但し、ここで設計済みの実際の半導体集積回路基板（実際のマイクロコントローラ基板）１００は、図１に図示した仮の半導体集積回路基板（仮のマイクロコントローラ基板）１０とは異なり、実際のマスクＲＯＭ１１０上にＯＴＰ１５を積層する必要がない。
【００５１】
設計済みの実際の半導体集積回路基板（実際のマイクロコントローラ基板）１００は、実際のマスクＲＯＭ１１０と、その他の集積回路１２０とを１チップに組み込んだものである（図７参照）。その他の集積回路１２０は、ＣＰＵと、ＲＡＭと、入出力制御ＬＳＩとを有する。但し、この段階では、設計済みの実際の半導体集積回路基板（マイクロコントローラ基板）１００の実際のマスクＲＯＭ１１０には、未だ最終的なプログラムが記憶されておらず、実際の内部バス１３０とも接続されていない。実際の半導体集積回路基板（実際のマイクロコントローラ基板）１００は、第２の半導体集積回路基板（第２のマイクロコントローラ基板）とも呼ばれ、実際のマスクＲＯＭ１１０は第２のマスクＲＯＭとも呼ばれ、実際の内部バス１３０は第２の内部バスとも呼ばれる。
【００５２】
ユーザは、上記決定した最終的なプログラムを半導体メーカへ発注（提供）する。
【００５３】
半導体メーカでは、図６に示されるように、この最終的なプログラムを、イオン打ち込み技術を用いて、第２の半導体集積回路基板（第２のマイクロコントローラ基板）１００の第２のマスクＲＯＭ１３０に記憶する。
【００５４】
図６にマスクＲＯＭ１３０のメモリセル４０の構造を示す。図示のメモリセル４０は、Ｎチャンネル型ＭＯＳトランジスタで構成されている。詳述すると、メモリセル４０は、Ｐ型基板４１の中に２つのＮ＋領域４２、４３が拡散されている。一方のＮ＋領域４２がソースとして働き、他方のＮ＋領域４３がドレインとして働く。Ｐ型基板４１の表面の、ドレイン４３とソース４２との間の領域が絶縁酸化膜４４で被われ、さらにその上に金属電極４５が付着される。この金属電極４５がゲートとして働く。ゲート４５直下に高濃度不純物領域４６が形成されている。半導体製造技術工程において、イオン打ち込み技術を用い、ゲート４５直下の高濃度不純物領域を制御して、メモリセル４０のオン／オフを行っている。
【００５５】
そして、半導体メーカでは、図７に示されるように、最終的なプログラムが記憶された第２のマスクＲＯＭ１１０と第２の内部バス１３０とを金属配線によって電気的に接続して、最終製品としての第２のマイクロコントローラ２００が製造される。第２のマイクロコントローラ２００は、第２の半導体集積回路装置とも呼ばれる。このようにして製造された第２のマイクロコントローラ２００は、半導体パッケージ（図３参照）に封止されて、量産される。量産された最終の第２のマイクロコントローラ２００はユーザに提供される。
【００５６】
ユーザでは、提供された最終の第２のマイクロコントローラ２００を機器（電子装置）に搭載して、その機器（電子装置）を量産する。
【００５７】
上述したように、本発明の実施の形態に係るマイクロコントローラ２００の製造方法では、半導体メーカでは、１種類の製品設計のみを行うので、最終製品としてのマイクロコントローラ２００を短時間（例えば、約半年）で開発することが可能となる。
【００５８】
次に、図８及び図９を参照して、図２に示した接続工程において、第１のマスクＲＯＭ１１を第１の内部バス１３から電気的に切り離す、第１の切断方法について説明する。
【００５９】
図８は、図３に示した仮の半導体集積回路装置（仮のマイクロコントローラ）２０をより詳細に示した断面図である。第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０は、リードフレーム（ダイパッド）５１上にダイスボンド材５２を介在して接着固定されている。プログラマブルＲＯＭ（ＯＴＰ）１５は、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０のマスクＲＯＭ１１上にダイスボンド材５３を介在して接着固定（積層）されている。第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とプログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０上に積層された状態で、同一半導体パッケージ１７内に封止されている。半導体パッケージ１７からは複数本のリード５５が配置されている。
【００６０】
ここで、リードフレーム５１は配線基板とも呼ばれ、リード５５は外部導出配線や外部導出リードとも呼ばれる。とにかく、配線基板５１は、複数本の外部導出配線（外部導出リード）５５を有する。
【００６１】
図９を参照すると、第１の内部バス１３は、内部アドレスバス１３２と、内部データバス１３４とを有する。第１のマスクＲＯＭ１１と第１の内部バス１３とは、Ａｌマスタスライス５７によって電気的に切り離されている。
【００６２】
内部アドレスバス１３２からは内部アドレス用ボンディングパッド１３２−１が導出され、内部データバス１３４からは内部データ用ボンディングパッド１３４−１が導出されている。内部アドレス用ボンディングパッド１３２−１および内部データ用ボンディングパッド１３４−１は、一纏めにしてバス接続端子とも呼ばれる。
【００６３】
一方、プログラマブルＲＯＭ（ＯＴＰ）１５はアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２と、電源用ボンディングパッド１５−３とを有する。アドレス用ボンディングパッド１５−１、データ用ボンディングパッド１５−２、および電源用ボンディングパッド１５−３は、一纏めにしてＲＯＭ接続端子とも呼ばれる。
【００６４】
複数本のリード５５の内の１つは、電源用ボンディングバッド５５−１である。プログラマブルＲＯＭ（ＯＴＰ）１５のアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続され、電源用ボンディングパッド１５−３は電源用ボンディングパッド５５−１にボンディングワイヤ６３によって電気的に接続されている。
【００６５】
図９に図示した第１の切断方法では、第１のマスクＲＯＭ１１と第１の内部バス１３との間の電気的な切り離しを、Ａｌマスタスライス５７によって物理的に行っている。換言すれば、第１の切断方法では、配線層を使用し、第１のマスクＲＯＭ１１の使用／未使用を配線層のパターン変更により切り替えている。
【００６６】
図１０を参照して、第１のマスクＲＯＭ１１を第１の内部バス１３から電気的に切り離す、第２の切断方法について説明する。第１のマスクＲＯＭ１１と第１の内部バス１３とは、複数の第１のスイッチＳＷ１を介して接続されている。尚、図１０に示す例では、第１のマスクＲＯＭ１１と電源線１８とは、第２のスイッチＳＷ２を介して接続され、第１のマスクＲＯＭ１１と複数の制御信号線１９とは、複数の第３のスイッチＳＷ３を介して接続されている。図示のスイッチＳＷ１、ＳＷ２、およびＳＷ３の各々は、ＭＯＳスイッチで構成されている。
【００６７】
制御信号線１９から第１のマスクＲＯＭ１１へ供給されるべき制御信号は、第１のマスクＲＯＭ１１の読出し動作を制御するための信号や、クロック信号などである。尚、マスクＲＯＭ１１が複数のバンクから構成されている場合には、上記制御信号は、複数のバンクのうちの１つを選択するための信号を含む。
【００６８】
これらＭＯＳスイッチＳＷ１、ＳＷ２、およびＳＷ３のオン／オフを、図示しない制御回路から供給される選択信号により制御することにより、第１のマスクＲＯＭ１１の使用／未使用を切り替えることができる。すなわち、図１０に示した第２の切断方法では、第１のマスクＲＯＭ１１と第１の内部バス１３との間の電気的な切り離しを、ＭＯＳスイッチＳＷ１を使用して電気的に行っている。
【００６９】
尚、図１０に示した例では、電源線１８および制御信号線１９と第１のマスクＲＯＭ１１との間の電気的な接続／切断を、第２および第３のスイッチＳＷ２、ＳＷ３を使用して制御しているが、これら第２および第３のスイッチＳＷ２、ＳＷ３は無くても良い。
【００７０】
次に、図１１を参照して、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第１の電気的接続方法について説明する。図１１は、本発明の第１の電気的接続方法を説明するために、第１の半導体集積回路装置（仮のマイクロコントローラ）２０を、半導体パッケージ１７を除去した状態で示す模式的平面図である。
【００７１】
第１の半導体集積回路装置２０は、第１の半導体集積回路基板１０と、この第１の半導体集積回路基板１０上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５とを有する。第１の半導体集積回路基板１０はベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５はサブチップとも呼ばれる。
【００７２】
第１の半導体集積回路基板１０は、マスクＲＯＭ１１（図１参照）が形成される領域（以下、「マスクＲＯＭ領域」と呼ぶ）を有し、第１の半導体集積回路基板１０上にプログラマブルＲＯＭ（ＯＴＰ）１５が積層されている。
【００７３】
第１の半導体集積回路基板１０は、第１の内部バス１３を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。
【００７４】
内部アドレスバス１３２からは内部アドレス用ボンディングパッド１３２−１が導出され、内部データバス１３４からは内部データ用ボンディングパッド１３４−１が導出されている。内部アドレス用ボンディングパッド１３２−１および内部データ用ボンディングパッド１３４−１は、前述したように、一纏めにして、バス接続端子とも呼ばれる。
【００７５】
一方、プログラマブルＲＯＭ（ＯＴＰ）１５はアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２とを有する。アドレス用ボンディングパッド１５−１とデータ用ボンディングパッド１５−２とは、前述したように、一纏めにして、ＲＯＭ接続端子とも呼ばれる。
【００７６】
プログラマブルＲＯＭ（ＯＴＰ）１５のアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続される。すなわち、バス接続端子（１３２−１，１３４−１）とＲＯＭ接続端子（１５−１，１５−２）とは、ボンディングワイヤ（６１，６２）を使用してワイヤボンディングされている。
【００７７】
尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とプログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（端子）５５が配置されている。リード５５はパッケージピンとも呼ばれる。
【００７８】
ベースチップ１０は、その周辺部に複数のベース用ボンディングパッド１０−１を持つ。ベース用ボンディングパッド１０−１は、基板接続端子とも呼ばれる。複数のベース用ボンディングパッド（基板接続端子）１０−１は、リードフレーム（配線基板）５１の複数のリード（外部導出配線、外部導出リード）５５に、それぞれ、複数のボンディングワイヤ６５によって電気的に接続される。
【００７９】
このように、サブチップ１５のＲＯＭ接続端子１５−１、１５−２より、ベースチップ１０内のバス配線（第１の内部バス）１３に、直接、ワイヤボンディングを実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０のＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０のパッケージピン５５の配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２００のパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０と第２の半導体集積回路装置２００とは、共に信頼性に関して互換性がある。
【００８０】
次に、図１２を参照して、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第２の電気的接続方法について説明する。図１２は、本発明の第２の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ａを、半導体パッケージ１７を除去した状態で示す模式的平面図である。
【００８１】
図１２に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ａは、内部アドレスバス１３２から導出される内部アドレス用ボンディングパッド１３２−１および内部データバス１３４から導出される内部データ用ボンディングパッド１３４−１の形成場所が、後述するように相違している点を除いて、図１１に示した第１の半導体集積回路装置（第１のマイクロコントローラ）２０と同様の構成を有する。図１１に示したものと同様の機能を有するものには同一の参照符号を付してある。
【００８２】
第１の半導体集積回路装置２０Ａは、第１の半導体集積回路基板１０Ａと、この第１の半導体集積回路基板１０Ａ上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５とを有する。第１の半導体集積回路基板１０Ａはベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５はサブチップとも呼ばれる。
【００８３】
第１の半導体集積回路基板１０Ａは、マスクＲＯＭ１１（図１参照）が形成されるべき領域（以下、「マスクＲＯＭ領域」と呼ぶ）を有し、第１の半導体集積回路基板１０Ａ上にプログラマブルＲＯＭ（ＯＴＰ）１５が積層されている。
【００８４】
第１の半導体集積回路基板１０Ａは、第１の内部バス１３を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。
【００８５】
第１の半導体集積回路基板１０Ａの外周に、内部アドレス用ボンディングパッド１３２−１が形成された内部アドレス用パッド領域１４１と、内部データ用ボンディングパッド１３４−１が形成された内部データ用パッド領域１４２が追加されている。
【００８６】
これら内部アドレス用パッド領域１４１と内部データ用パッド領域１４２とは、サブチップ１５を第１の半導体集積回路基板１０Ａ上に積層するときのみ追加され、図７に示されるように、ベースチップ１００のみを使用する時は切り離される。
【００８７】
一方、プログラマブルＲＯＭ（ＯＴＰ）１５はアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２とを有する。アドレス用ボンディングパッド１５−１とデータ用ボンディングパッド１５−２とは、一纏めにして、入出力端子と呼ばれる。
【００８８】
プログラマブルＲＯＭ（ＯＴＰ）１５のアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続される。
【００８９】
尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ａと、内部アドレス用パッド領域１４１と、内部データ用パッド領域１４２と、プログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ａ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（端子）５５が配置されている。リード５５はパッケージピンとも呼ばれる。
【００９０】
ベースチップ１０Ａは、その周辺部に複数のベース用ボンディングパッド１０−１を持つ。複数のベース用ボンディングパッド１０−１は、半導体パッケージ１７の複数のリード（端子）５５に、それぞれ、複数のボンディングワイヤ６５によって電気的に接続される。
【００９１】
このように、サブチップ１５の入出力端子１５−１、１５−２より、ベースチップ１０内のバス配線（第１の内部バス）１３に、ワイヤボンディングを実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０のＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０Ａのパッケージピン５５の配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２０Ａのパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０Ａと第２の半導体集積回路装置２００ともに信頼性に関して互換性がある。さらに、ベースチップ１００のみを使用する時、内部アドレスパッド用領域１４１及び内部データ用パッド領域１４２は削除されるので、ベースチップ１００単体使用時のチップ面積の増加を抑えることが出来る。
【００９２】
次に、図１３を参照して、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第３の電気的接続方法について説明する。図１３は、本発明の第３の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｂを、半導体パッケージ１７を除去した状態で示す模式的平面図である。
【００９３】
図１３に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｂは、内部アドレスバス１３２から導出される内部アドレス用ボンディングパッド１３２−１および内部データバス１３４から導出される内部データ用ボンディングパッド１３４−１の形成場所が、後述するように相違している点を除いて、図１１に示した第１の半導体集積回路装置（第１のマイクロコントローラ）２０と同様の構成を有する。図１１に示したものと同様の機能を有するものには同一の参照符号を付してある。
【００９４】
第１の半導体集積回路装置２０Ｂは、第１の半導体集積回路基板１０Ａと、この第１の半導体集積回路基板１０Ａ上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５とを有する。第１の半導体集積回路基板１０Ａはベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５はサブチップとも呼ばれる。
【００９５】
第１の半導体集積回路基板１０Ｂは、マスクＲＯＭ１１（図１参照）が形成されるべき領域（以下、「マスクＲＯＭ領域」と呼ぶ）１１Ａを有する。第１の半導体集積回路基板１０Ｂ上にプログラマブルＲＯＭ（ＯＴＰ）１５が積層されている。
【００９６】
第１の半導体集積回路基板１０Ｂは、第１の内部バス１３を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。
【００９７】
第１の半導体集積回路基板１０ＢのマスクＲＯＭ領域１１Ａに、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とが形成されている。
【００９８】
一方、プログラマブルＲＯＭ（ＯＴＰ）１５はアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２とを有する。アドレス用ボンディングパッド１５−１とデータ用ボンディングパッド１５−２とは、一纏めにして、入出力端子と呼ばれる。
【００９９】
プログラマブルＲＯＭ（ＯＴＰ）１５のアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続される。
【０１００】
尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０ＢとプログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ｂ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（端子）５５が配置されている。リード５５はパッケージピンとも呼ばれる。
【０１０１】
ベースチップ１０Ｂは、その周辺部に複数のベース用ボンディングパッド１０−１を持つ。複数のベース用ボンディングパッド１０−１は、半導体パッケージ１７の複数のリード（端子）５５に、それぞれ、複数のボンディングワイヤ６５によって電気的に接続される。
【０１０２】
このように、サブチップ１５の入出力端子１５−１、１５−２より、ベースチップ１０Ｂ内のバス配線（第１の内部バス）１３に、ワイヤボンディングを実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０ＢのＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０Ｂのパッケージピン５５の配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２００のパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０Ｂと第２の半導体集積回路装置２００ともに信頼性に関して互換性がある。さらに、ベースチップ１００のみを使用する時、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とは削除され、マスクＲＯＭ領域１１Ａは本来のマスクＲＯＭ１１０として使用されるので、ベースチップ１００単体使用時のチップ面積の増加を抑えることが出来る。
【０１０３】
次に、図１４および図１５を参照して、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第４の電気的接続方法について説明する。図１４は、本発明の第４の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｃを、半導体パッケージ１７を除去した状態で示す模式的平面図である。
【０１０４】
図１４に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｃは、内部アドレスバス１３２から導出される内部アドレス用ボンディングパッド１３２−１および内部データバス１３４から導出される内部データ用ボンディングパッド１３４−１の形成場所が、後述するように相違している点を除いて、図１１に示した第１の半導体集積回路装置（第１のマイクロコントローラ）２０と同様の構成を有する。図１１に示したものと同様の機能を有するものには同一の参照符号を付してある。
【０１０５】
図１５は、第１の内部バス１３と内部アドレス用ボンディングパッド１３２−１および内部データ用ボンディングパッド１３４−１の配置関係を示す平面図である。
【０１０６】
第１の半導体集積回路装置２０Ｃは、第１の半導体集積回路基板１０Ｃと、この第１の半導体集積回路基板１０Ｃ上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５とを有する。第１の半導体集積回路基板１０Ｃはベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５はサブチップとも呼ばれる。
【０１０７】
第１の半導体集積回路基板１０Ｃは、マスクＲＯＭ１１（図１参照）が形成されるべき領域（以下、「マスクＲＯＭ領域」と呼ぶ）を有し、第１の半導体集積回路基板１０Ｃ上にプログラマブルＲＯＭ（ＯＴＰ）１５が積層されている。
【０１０８】
第１の半導体集積回路基板１０Ｃは、第１の内部バス１３を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。
【０１０９】
図１５に示されるように、第１の内部バス１３上に、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とが形成されている。後で詳述するように、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とは、第１の内部バス１３上に形成されたパッド専用配線層に形成される。
【０１１０】
一方、プログラマブルＲＯＭ（ＯＴＰ）１５はアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２とを有する。アドレス用ボンディングパッド１５−１とデータ用ボンディングパッド１５−２とは、一纏めにして、入出力端子と呼ばれる。
【０１１１】
プログラマブルＲＯＭ（ＯＴＰ）１５のアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続される。
【０１１２】
尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０ＣとプログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ｃ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（端子）５５が配置されている。リード５５はパッケージピンとも呼ばれる。
【０１１３】
ベースチップ１０Ｃは、その周辺部に複数のベース用ボンディングパッド１０−１を持つ。複数のベース用ボンディングパッド１０−１は、半導体パッケージ１７の複数のリード（端子）５５に、それぞれ、複数のボンディングワイヤ６５によって電気的に接続される。
【０１１４】
このように、サブチップ１５の入出力端子１５−１、１５−２より、ベースチップ１０Ｃ内のバス配線（第１の内部バス）１３に、ワイヤボンディングを実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０ＣのＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０Ｃのパッケージピン５５の配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２００のパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０Ｃと第２の半導体集積回路装置２００とは、共に信頼性に関して互換性がある。さらに、ベースチップ１００のみを使用する時、上記パッド専用配線層は削除されるので、ベースチップ１００単体使用時のチップ製造時の工程の増加を抑えることが出来る。
【０１１５】
図１６及び図１７を参照して、第１の内部バス１３上に形成されたパッド専用配線層７０について詳細に説明する。図１６は図１５の一部を拡大して示す部分拡大平面図であり、図１７は図１６の線ＸＶII−ＸＶIIについての断面図である。
【０１１６】
パッド専用配線層７０は、第１の内部バス１３を覆うメタル層間膜７１を有する。このメタル層間膜７１上に内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とが形成される。内部アドレス用ボンディングパッド１３２−１は、コンタクトホール７２を介して内部アドレスバス１３２の内部バス配線と電気的に接続され、内部データ用ボンディングパッド１３４−１は、コンタクトホール７３を介して内部データバス１３４の内部バス配線と電気的に接続される。メタル層間膜７１の上面は、内部アドレス用ボンディングパッド１３２−１及び内部データ用ボンディングパッド１３４−１を開口したパッシベーション膜７４で覆われている。
【０１１７】
図１１乃至図１７を参照して説明した、上記第１乃至第４の電気的接続方法では、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続している。しかしながら、後述する実施の形態で説明するように、フェイスダウンボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続しても良い。
【０１１８】
図１８および図１９を参照して、フェイスダウンボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第５の電気的接続方法について説明する。図１８および図１９は、それぞれ、本発明の第５の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｄを、半導体パッケージ１７を除去した状態で示す模式的断面図および模式的平面図である。
【０１１９】
図１８および図１９に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｄは、内部アドレスバス１３２から導出される内部アドレス用ボンディングパッド１３２−１および内部データバス１３４から導出される内部データ用ボンディングパッド１３４−１の形成場所が後述するように相違しており、かつ、ボンディングワイヤの代わりにバンプを使用する点を除いて、図１１に示した第１の半導体集積回路装置（第１のマイクロコントローラ）２０と同様の構成を有する。図１１に示したものと同様の機能を有するものには同一の参照符号を付してある。
【０１２０】
第１の半導体集積回路装置２０Ｄは、第１の半導体集積回路基板１０Ｄと、この第１の半導体集積回路基板１０Ｄ上に後述するように積層されたプログラマブルＲＯＭ（ＯＴＰ）１５Ａとを有する。第１の半導体集積回路基板１０Ｄはベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５Ａはサブチップとも呼ばれる。
【０１２１】
第１の半導体集積回路基板１０Ｄは、マスクＲＯＭ１１（図１参照）が形成されるべき領域（以下、「マスクＲＯＭ領域」と呼ぶ）１１Ａを有し、第１の半導体集積回路基板１０Ｄ上にプログラマブルＲＯＭ（ＯＴＰ）１５Ａが後述するように積層されている。
【０１２２】
第１の半導体集積回路基板１０Ｄは、第１の内部バス１３（例えば、図１２参照）を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。
【０１２３】
図１８および図１９に示されるように、マスクＲＯＭ領域１１Ａ上に、複数の内部アドレス用ボンディングパッド１３２−１と、複数の内部データ用ボンディングパッド１３４−１とが形成されている。前述したように、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とは、一纏めにして、バス接続端子とも呼ばれる。
【０１２４】
一方、プログラマブルＲＯＭ（ＯＴＰ）１５Ａは、複数のアドレス用バンプ１５Ａ−１と、複数のデータ用バンプ１５Ａ−２とを有する。アドレス用バンプ１５Ａ−１とデータ用バンプ１５Ａ−２とは、一纏めにして、ＲＯＭ接続端子とも呼ばれる。図１８および図１９に示されるように、複数のアドレス用バンプ１５Ａ−１は、複数の内部アドレス用ボンディングパッド１３２−１と対応した位置に形成され、複数のデータ用バンプ１５Ａ−２は、複数の内部データ用ボンディングパッド１３４−１と対応する位置に形成されている。換言すれば、複数の内部アドレス用ボンディングパッド（バス接続端子）１３２−１は、複数のアドレス用バンプ（ＲＯＭ接続端子）１５Ａ−１の配置のミラー反転配置で設けられ、複数の内部データ用ボンディングパッド（バス接続端子）１３４−１は、複数のデータ用バンプ（ＲＯＭ接続端子）１５Ａ−２の配置のミラー反転配置で設けられている。
【０１２５】
プログラマブルＲＯＭ（ＯＴＰ）１５Ａの複数のアドレス用バンプ１５Ａ−１は対応する複数の内部アドレス用ボンディングパッド１３２−１にそれぞれ電気的に接続され、複数のデータ用バンプ１５Ａ−２は対応する複数の内部データ用ボンディングパッド１３４−１にそれぞれ電気的に接続される。これら電気的接続には、種々の方法を採用することが出来るが、ＡＣＦ（anisotropic conductive film）やＮＣＦ（non-conductive film）を介して接続することが好ましい。勿論、はんだバンプや導電性接着剤を用いても良い。
【０１２６】
尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０ＤとプログラマブルＲＯＭ（ＯＴＰ）１５Ａとは、プログラマブルＲＯＭ（ＯＴＰ）１５Ａが第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ｄ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。
【０１２７】
それ以外の構成については、上述した実施の形態と同様なので、図示および説明を省略する。
【０１２８】
このように、本実施の形態では、サブチップ１５ＡのＲＯＭ接続端子１５Ａ−１、１５Ａ−２より、ベースチップ１０Ｄ内のバス配線（第１の内部バス）１３に、フェイスダウンボンディング（ワイヤレスボンディング）を実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０ＤのＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０Ｄのパッケージピンの配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２００のパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０Ｄと第２の半導体集積回路装置２００とは、共に信頼性に関して互換性がある。さらに、ベースチップ１００のみを使用する時、上記複数の内部アドレス用ボンディングパッド１３２−１と複数の内部データ用ボンディングパッド１３４−１とは削除されるので、ベースチップ１００単体使用時のチップ面積の増加を抑えることが出来る。
【０１２９】
次に、プログラマブルＲＯＭ（ＯＴＰ）１５にデータを書き込むときの問題点について説明する。
【０１３０】
図３に示されるように、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０上にプログラマブルＲＯＭ（ＯＴＰ）１５を積層搭載した場合、プログラマブルＲＯＭ（ＯＴＰ）１５へデータを書き込むには、プログラマブルＲＯＭ（ＯＴＰ）１５の電源供給端子ＶＰＰに高い電圧（例えば、１２Ｖ）を印加する必要がある。
【０１３１】
その理由について、図２０を参照して説明する。図２０は、プログラマブルＲＯＭ１５を構成するメモリセル８０の構造を示す断面図である。図示のメモリセル８０は、Ｎチャンネル型ＭＯＳトランジスタで構成されている。
【０１３２】
詳述すると、メモリセル８０は、Ｐ型基板８１の中に２つのＮ領域８２、８３が拡散されている。一方のＮ領域８２がソースとして働き、他方のＮ領域８３がドレインとして働く。Ｐ型基板８１の表面の、ドレイン８３とソース８２との間の領域は酸化膜（図示せず）で被われ、さらにその上にフローティングゲート８５が付着される。フローティングゲート８５の上には、層間酸化膜を介してコントロールゲート８７が付着されている。
【０１３３】
このような構造のメモリ８０に対して、データを電気的に書き込むとき、コントロールゲート８７に１２Ｖの高電圧を印加することで、フローティングゲート８５に電子を注入できるようにする。これにより、Ｎチャンネル型ＭＯＳトランジスタの閾値を変更することができる。その結果、メモリセル８０に“１”、“０”のデータを書き込むことができる。フローティングゲート８５上の電子は、周囲から絶縁されているので、電源を切っても消去されない。このようにして、メモリセル８０をプログラムＲＯＭ１５として用いることができる。
【０１３４】
上述したように、プログラマブルＲＯＭ（ＯＴＰ）１５へデータを書き込むには、プログラマブルＲＯＭ（ＯＴＰ）１５の電源供給端子ＶＰＰに高い電圧（例えば、１２Ｖ）を印加することが必要となる。
【０１３５】
一方、図３に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０では、そのパッケージピン５５の数を削減するために、プログラマブルＲＯＭ（ＯＴＰ）１５の電源供給端子ＶＰＰと、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０の他の端子とを、第１の半導体集積回路装置（第１のマイクロコントローラ）２０の同一のパッケージピン（外部導出配線）５５にマルチプレクスさせることが行われる。
【０１３６】
図２１は、そのようにパッケージピン（外部導出配線）５５をマルチプレクスさせた、従来の半導体集積回路装置（マイクロコントローラ）２０’を示す概略平面図である。
【０１３７】
従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’は、リードフレーム（配線基板）５１上にダイスボンド材５２を介在して接着固定されている。従来のプログラマブルＲＯＭ（ＯＴＰ）１５’は、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’のマスクＲＯＭ領域（図示せず）上にダイスボンド材５３を介在して接着固定（積層）されている。従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’と従来のプログラマブルＲＯＭ（ＯＴＰ）１５’とは、従来のプログラマブルＲＯＭ（ＯＴＰ）１５’が従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（外部導出配線）５５が配置される。
【０１３８】
プログラマブルＲＯＭ（ＯＴＰ）１５’は、アドレス用ボンディングパッド１５−１（図９参照）と、データ用ボンディングパッド１５−２（図９参照）と、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）とを有する。複数のリード５５の内の１つは、電源用ボンディングバッド（電源供給端子）５５−１（ＶＰＰ）である。この電源用ボンディングバッド（電源供給端子）５５−１（ＶＰＰ）はリセット端子（ＲＥＳ＃）をも兼ねている。したがって、このボンディングパッド（外部導出リード）５５−１は、電源／リセット用ボンディングパッド（電源供給／リセット端子）ＶＰＰ／ＲＥＳ＃とも呼ばれる。
【０１３９】
また、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’は、複数のベース用ボンディングパッド１０−１の１つとして、リセット端子ＲＥＳ＃を持つ。このリセット端子ＲＥＳ＃は、電源供給／リセット端子ＶＰＰ／ＲＥＳ＃にボンディングワイヤ６５を介して電気的に接続される。また、従来のプログラマブルＲＯＭ（ＯＴＰ）１５’の電源供給端子ＶＰＰは、電源供給／リセット端子ＶＰＰ／ＲＥＳ＃にボンディングワイヤ６３を介して電気的に接続される。
【０１４０】
このような構成では、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’に１２Ｖの高電圧が印加されてしまう。その為、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’を、高電圧を入力可能な高耐圧プロセスで製造する必要がある。その結果、この適用される高耐圧プロセスの問題で、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’のコストが高くなってしまう。
【０１４１】
以下に説明する実施の形態においては、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’のコストが高くなってしまう問題を解決している。
【０１４２】
図２２乃至図２４を参照して、パッケージピン（外部導出配線、外部導出リード）５５をマルチプレクスさせた、本発明の実施の形態に係る半導体集積回路装置（マイクロコントローラ）２０Ｅについて説明する。図２２は、半導体集積回路装置（マイクロコントローラ）２０Ｅの概略平面図である。図２３は、半導体集積回路装置（マイクロコントローラ）２０Ｅの平面配置のボンディング図である。図２４は、半導体集積回路装置（マイクロコントローラ）２０Ｅのブロック図である。半導体集積回路装置（マイクロコントローラ）２０Ｅはマルチチップモジュールとも呼ばれる。
【０１４３】
最初に図２２を参照して、半導体集積回路装置（マイクロコントローラ）２０Ｅは、半導体集積回路基板（マイクロコントローラ基板）１０ＥとプログラマブルＲＯＭ（ＯＴＰ）１５Ｂとを有する。半導体集積回路基板（マイクロコントローラ基板）１０Ｅは、リードフレーム（ダイパッド）５１上にダイスボンド材５２を介在して接着固定されている。プログラマブルＲＯＭ（ＯＴＰ）１５Ｂは、半導体集積回路基板（従来のマイクロコントローラ基板）１０ＥのマスクＲＯＭ領域（図示せず）上にダイスボンド材５３を介在して接着固定（積層）されている。半導体集積回路基板（従来のマイクロコントローラ基板）１０ＥとプログラマブルＲＯＭ（ＯＴＰ）１５Ｂとは、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂが半導体集積回路基板（従来のマイクロコントローラ基板）１０Ｅ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（パッケージピン、外部導出配線、外部導出リード）５５が配置される。
【０１４４】
尚、本実施の形態では、不揮発性メモリ装置としてＯＴＰ１５Ｂを使用した例について述べているが、不揮発性メモリ装置としてはＥＰＲＯＭやフラッシュメモリなどの他のプログラマブルＲＯＭを使用しても良い。
【０１４５】
図２２に加えて図２３をも参照して、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂは、アドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２と、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）と、リセット出力端子１５−４（ＲＥＳ＃）とを有する。尚、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）は第１の端子とも呼ばれ、リセット出力端子１５−４（ＲＥＳ＃）は第２の端子とも呼ばれる。
【０１４６】
複数のリード５５の内の１つは、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）である。電源用ボンディングパッド１５−３（電源供給端子ＶＰＰ）は、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）にボンディングワイヤ６３を介して電気的に接続される。電源／リセット用ボンディングパッド５５−１には、外部から１２Ｖの高電圧とリセット信号の低電圧とが選択的に印加される。本例では、１２Ｖの高電圧は第１の電圧とも呼ばれ、リセット信号の低電圧は第２の電圧とも呼ばれる。
【０１４７】
半導体集積回路基板（従来のマイクロコントローラ基板）１０Ｂは、複数のベース用ボンディングパッド１０−１の１つとして、リセット入力端子ＲＥＳ＃を持つ。このリセット入力端子１０−１（ＲＥＳ＃）は、リセット出力端子１５−４（ＲＥＳ＃）にボンディングワイヤ６６を介して電気的に接続される。尚、リセット入力端子１０−１（ＲＥＳ＃）は第３の端子とも呼ばれる。
【０１４８】
尚、図２３に示されるように、半導体集積回路基板１０Ｅは、内部バス１３を更に有する。内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。内部アドレスバス１３２からは内部アドレス用ボンディングパッド１３２−１が導出され、内部データバス１３４からは内部データ用ボンディングパッド１３４−１が導出されている。一方、前述したように、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂはアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２とを有する。アドレス用ボンディングパッド１５−１とデータ用ボンディングパッド１５−２とは、一纏めにして、ＲＯＭ接続端子とも呼ばれる。
【０１４９】
プログラマブルＲＯＭ（ＯＴＰ）１５Ｂのアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続される。
【０１５０】
図２４に示されるように、マルチチップモジュール２０Ｅは、その他の集積回路１２として、ＣＰＵ１２１と、ＲＡＭ１２２と、周辺回路（入出力制御ＬＳＩ）１２３とを有する。
【０１５１】
図２２乃至図２４に示した半導体集積回路装置（マイクロコントローラ）２０Ｅでは、パッケージピン（外部接続端子）５５−１が電源供給端子ＶＰＰとリセット端子ＲＥＳ＃とをマルチプレクス（兼用）した電源／リセット用ボンディングパッド（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）である例を示しているが、これに限定されないのは勿論である。すなわち、パッケージピン（外部導出配線、外部導出リード）５５−１は、高電圧が印加される電源供給端子ＶＰＰと他の低電圧が印加される端子とをマルチプレクス（兼用）したボンディングパッドであって良い。
【０１５２】
図２５に示されるように、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂは、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）に接続されたＥＰＲＯＭ本体１５１と、電源用ボンディングパッド１５−３（電源供給端子ＶＰＰ）に接続された高耐圧入力バッファ１５２と、この高耐圧入力バッファ１５２とリセット出力端子１５−４（ＲＥＳ＃）との間に接続された電流増幅用バッファ１５３とを有する。後述するように、高耐圧入力バッファ１５２は、第１の電圧をこの第１の電圧よりも低い第２の電圧に変換する電圧変換回路として働く。
【０１５３】
換言すれば、第１の端子１５−３（ＶＰＰ）から、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂの内部のＥＰＲＯＭ本体１５１に電源配線（ＥＲＲＰＭ  ＶＰＰ電源）が延在している。この電源配線から特定の配線が分岐している。この特定の配線は、電圧変換回路として動作する高耐圧入力バッファ１５２を介して第２の端子１５−４（ＲＥＳ＃）に接続されている。
【０１５４】
図２６（Ａ）は高耐圧入力バッファ１５２のブロック図を示し、図２６（Ｂ）は高耐圧入力バッファ１５２の等価回路を示す回路図である。図２６（Ｂ）に示されるように、高耐圧入力バッファ１５２は、第１のＣ−ＭＯＳインバータ１５２−１と第２のＣ−ＭＯＳインバータ１５２−２とを縦続接続した回路からなる。
【０１５５】
第１のＣ−ＭＯＳインバータ１５２−１は、第１のｎチャネルＦＥＴ１５２−１Ｎと、第１のｐチャネルＦＥＴ１５２−１Ｐとから成る。第１のｎチャネルＦＥＴ１５２−１Ｎと第１のｐチャネルＦＥＴ１５２−１Ｐのゲート同士は互いに接続され、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）に接続されている、第１のｎチャネルＦＥＴ１５２−１Ｎと第１のｐチャネルＦＥＴ１５２−１Ｐのドレイン同士は互いに接続されている。
【０１５６】
一方、第２のＣ−ＭＯＳインバータ１５２−２は、第２のｎチャネルＦＥＴ１５２−２Ｎと、第２のｐチャネルＦＥＴ１５２−２Ｐとから成る。第２のｎチャネルＦＥＴ１５２−２Ｎと第２のｐチャネルＦＥＴ１５２−２Ｐのゲート同士は互いに接続され、第１のｎチャネルＦＥＴ１５２−１Ｎと第１のｐチャネルＦＥＴ１５２−１Ｐのドレインに接続されている、第２のｎチャネルＦＥＴ１５２−２Ｎと第２のｐチャネルＦＥＴ１５２−２Ｐのドレイン同士は互いに接続されて、電流増幅用バッファ１５３の入力端子に接続されている。
【０１５７】
次に、図２２に加えて図２７（Ａ）および（Ｂ）をも参照して、図２５に図示したプログラマブルＲＯＭ（ＯＴＰ）１５Ｂの動作について説明する。図２７（Ａ）は、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂにデータを書き込むために、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に１２Ｖの高電圧を印加したときの動作を説明するための、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂのブロック図である。図２７（Ｂ）は、ＣＰＵ１２１（図２４参照）をリセットするために、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に通常電圧（低電圧）のリセット信号を入力したときの動作を説明するための、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂのブロック図である。ここで、１２Ｖの高電圧は、第１の電圧とも呼ばれ、リセット信号の低電圧は第２の電圧とも呼ばれる。
【０１５８】
最初に、図２２および図２７（Ａ）を参照して、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂにデータを書き込むために、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に１２Ｖの高電圧（第１の電圧）を印加したときの動作について説明する。この場合、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に印加された１２Ｖの高電圧（第１の電圧）は、ボンディングワイヤ６３を介してプログラマブルＲＯＭ（ＯＴＰ）１５Ｂの電源用ボンディングパッド１５−３（電源供給端子ＶＰＰ）に供給される。これにより、１２Ｖの高電圧がＥＲＰＯＭ本体１５１に印加されるので、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂにデータを書き込むことができる。
【０１５９】
また、１２Ｖの高電圧（第１の電圧）は、高耐圧入力バッファ１５２にも印加される。高耐圧入力バッファ１５２は、１２Ｖの高電圧（第１の電圧）を低電圧（第２の電圧）に変換する。すなわち、高耐圧入力バッファ１５２は、第１の電圧を第２の電圧に変換する電圧変換回路として働く。この変換された低電圧（第２の電圧）は、電流増幅用バッファ１５３を介してリセット出力端子１５−４（ＲＥＳ＃）に供給される。このため、半導体集積回路基板（マイクロコントローラ基板）１０Ｅを、高電圧（第１の電圧）を入力可能な高耐圧プロセスで製造する必要がなくなるので、半導体集積回路基板（マイクロコントローラ基板）１０Ｅの原価を低減することが可能となる。
【０１６０】
次に、図２２および図２７（Ｂ）を参照して、ＣＰＵ１２１（図２４参照）をリセットするために、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に低電圧（第２の電圧）のリセット信号を印加したときの動作について説明する。この場合、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に印加された低電圧のリセット信号は、ボンディングワイヤ６３を介してプログラマブルＲＯＭ（ＯＴＰ）１５Ｂの電源用ボンディングパッド１５−３（電源供給端子ＶＰＰ）に供給される。
【０１６１】
また、この低電圧（第２の電圧）のリセット信号は、高耐圧入力バッファ１５２にも印加される。高耐圧入力バッファ１５２は、低電圧（第２の電圧）のリセット信号をそのまま低電圧（第２の電圧）のリセット信号として出力する。この高耐圧入力バッファ１５２から出力された低電圧（第２の電圧）のリセット信号は、電流増幅用バッファ１５３を介してリセット出力端子１５−４（ＲＥＳ＃）に供給される。これにより、ＣＰＵ１２１（図２４参照）がリセットされる。
【０１６２】
以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、プログラマブルＲＯＭ（不揮発性メモリ装置）は第１の半導体集積回路基板上に積層されている例について説明しているが、プログラマブルＲＯＭ（不揮発性メモリ装置）と第１の半導体集積回路基板とは、リードフレーム（配線基板）上の同一平面上に搭載されても良い。
【図面の簡単な説明】
【０１６３】
【図１】第１の半導体集積回路基板（第１のマイクロコントローラ基板）を示す概略平面図である。
【図２】図１に示した第１の半導体集積回路基板（第１のマイクロコントローラ基板）にプログラマブルＲＯＭを接続した状態を示す概略平面図である。
【図３】プログラマブルＲＯＭを第１の半導体集積回路基板（第１のマイクロコントローラ基板）上に積層した状態で、半導体パッケージ内に封止した第１の半導体集積回路装置（第１のマイクロコントローラ）を示す概略断面図である。
【図４】図３に示した第１の半導体集積回路装置（第１のマイクロコントローラ）のプログラマブルＲＯＭに仮のプログラムを書き込む状態を示すブロック図である。
【図５】仮のプログラムがプログラムＲＯＭに格納された第１の半導体集積回路装置（第１のマイクロコントローラ）の動作を試験する状態を示すブロック図である。
【図６】第２の半導体集積回路基板（第２のマイクロコントローラ基板）を構成するマスクＲＯＭにイオン打ち込みにより最終プログラムを書き込む状態を示す、メモリセルの断面図である。
【図７】図６において最終プログラムが記憶されたマスクＲＯＭを内部バスに電気的に接続する状態を示す、第２の半導体集積回路装置（第２のマイクロコントローラ）を示す概略平面図である。
【図８】図３に示した第１の半導体集積回路装置（第１のマイクロコントローラ）を詳細に示す断面図である。
【図９】マスクＲＯＭと内部バスとを物理的に切り離した状態を説明するための部分平面図である。
【図１０】マスクＲＯＭと内部バスとを電気的に切り離す例を説明するための、マスクＲＯＭと内部バスとを示すブロック図である。
【図１１】本発明の第１の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的平面図である。
【図１２】本発明の第２の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的平面図である。
【図１３】本発明の第３の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的平面図である。
【図１４】本発明の第４の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的平面図である。
【図１５】図１４に示した第１の半導体集積回路装置（第１のマイクロコントローラ）において、第１の内部バスと内部アドレス用ボンディングパッドおよび内部データ用ボンディングパッドの配置関係を示す平面図である。
【図１６】図１５の一部を拡大して示す部分拡大平面図である。
【図１７】図１６の線ＸＶII−ＸＶIIについての断面図である。
【図１８】本発明の第５の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的断面図である。
【図１９】図１８に示した第１の半導体集積回路装置（第１のマイクロコントローラ）の模式的平面図である。
【図２０】プログラマブルＲＯＭを構成するメモリセルの構造を示す断面図である。
【図２１】パッケージピンをマルチプレクスさせた、従来の半導体集積回路装置（マイクロコントローラ）を示す概略平面図である。
【図２２】パッケージピンをマルチプレクスさせた、本発明の実施の形態に係る半導体集積回路装置（マイクロコントローラ）の概略平面図である。
【図２３】図２２に示した半導体集積回路装置（マイクロコントローラ）の平面配置のボンディング図である。
【図２４】図２２に示した半導体集積回路装置（マイクロコントローラ）のブロック図である。
【図２５】図２２に示した半導体集積回路装置（マイクロコントローラ）に使用されるプログラマブルＲＯＭのブロック図である。
【図２６】（Ａ）は図２５に示したプログラマブルＲＯＭに使用される高耐圧入力バッファのブロック図であり、（Ｂ）は高耐圧入力バッファの等価回路を示す回路図である。
【図２７】（Ａ）は、プログラマブルＲＯＭ（ＯＴＰ）にデータを書き込むために、電源／リセット用ボンディングパッド（電源供給／リセット端子）に１２Ｖの高電圧を印加したときの動作を説明するための、プログラマブルＲＯＭ（ＯＴＰ）のブロック図であり、（Ｂ）は、ＣＰＵをリセットするために、電源／リセット用ボンディングパッド（電源供給／リセット端子）に通常電圧（低電圧）のリセット信号を入力したときの動作を説明するための、プログラマブルＲＯＭ（ＯＴＰ）のブロック図である。
【符号の説明】
【０１６４】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ    第１の半導体集積回路基板（第１のマイクロコントローラ基板、ベースチップ）
１０−１    ベース用ボンディングパッド（基板接続端子）
１１    マスクＲＯＭ
１１Ａ    マスクＲＯＭ領域
１２    その他の集積回路
１２１    ＣＰＵ
１２２    ＲＡＭ
１２３    周辺回路（入出力制御ＬＳＩ）
１３    内部バス
１３２    内部アドレスバス
１３２−１    内部アドレス用ボンディングパッド（バス接続端子）
１３４    内部データバス
１３４−１    内部データ用ボンディングパッド（バス接続端子）
１５、１５Ａ、１５Ｂ    プログラマブルＲＯＭ（ＯＴＰ）
１５−１    アドレス用ボンディングパッド（ＲＯＭ接続端子）
１５Ａ−１    アドレス用バンプ（ＲＯＭ接続端子）
１５−２    データ用ボンディングパッド（ＲＯＭ接続端子）
１５Ａ−２    データ用バンプ（ＲＯＭ接続端子）
１５−３    電源用ボンディングパッド（電源供給端子）
１５−４    リセット出力端子
１５１    ＥＰＲＯＭ本体
１５２    高耐圧用入力バッファ
１５２−１    第１のＣ−ＭＯＳインバータ
１５２−１Ｎ    第１のｎチャネルＦＥＴ
１５２−１Ｐ    第１のｐチャネルＦＥＴ
１５２−２    第２のＣ−ＭＯＳインバータ
１５２−２Ｎ    第２のｎチャネルＦＥＴ
１５２−２Ｐ    第２のｐチャネルＦＥＴ
１５３    電流増幅用バッファ
１７    半導体パッケージ
１８    電源線
１９    制御信号線
２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ    第１の半導体集積回路装置（第１のマイクロコントローラ）
２２    ＥＰＲＯＭプログラマ（ライタ）
２４    アドレス、データ他の信号線
２６    ＩＣソケット
２８    評価用基板（ターゲットボード）
３０    アドレス、データ他の信号線
３２  インサーキットエミュレータ
４０    マスクＲＯＭのメモリセル
４１    Ｐ型基板
４２    ソース（Ｎ＋領域）
４３    ドレイン（Ｎ＋領域）
４４    絶縁酸化膜
４５    ゲート（金属電極）
４６    高濃度不純物領域
５１    リードフレーム（ダイパッド、配線基板）
５２    ダイスボンド材
５３    ダイスボンド材
５５    リード（外部接続端子、パッケージピン）
５５−１    電源用ボンディングパッド（電源／リセット用ボンディングパッド）
５７    Ａｌマスタスライス
６１、６２、６３、６５    ボンディングワイヤ
７０    パッド専用配線層
７１    メタル層間膜
７２、７３    コンタクトホール
７４    パッシベーション膜
８０    プログラマブルＲＯＭのメモリセル
８１    Ｐ型基板
８２    ソース（Ｎ領域）
８３    ドレイン（Ｎ領域）
８５    フローティングゲート
８７    コントロールゲート
１００    第２の半導体集積回路基板（第２のマイクロコントローラ基板）
１１０    第２のマスクＲＯＭ
１２０    その他の集積回路
１３０    第２の内部バス
１４１    内部アドレス用パッド領域
１４２    内部データ用パッド領域
２００    第２の半導体集積回路装置（第２のマイクロコントローラ）
ＶＰＰ    電源供給端子
ＲＥＳ＃    リセット端子（リセット出力端子、リセット入力端子）
ＶＰＰ／ＲＥＳ＃    電源供給／リセット端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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