(57)【要約】【課題】トランジスタのゲートとドレイン（またはソース）間に短絡が生じた場合に致命欠陥（線表示欠陥）となることによる製造歩留および信頼性の低下を防止する。【解決手段】電位差を持つ第１および第２の電源Ｖdd,Ｖssに接続されて電流駆動される発光素子（有機発光ダイオードＯＬＥＤ）と、有機発光ダイオードＯＬＥＤの電流駆動経路に接続され上記電流駆動経路の電流量を制御する第１トランジスタＭ１と、上記電流駆動経路に接続され有機発光ダイオードＯＬＥＤの発光期間を制御する第２トランジスタＭ２と、第２駆動トランジスタＭ２のゲートと発光期間制御信号源（例えば、ゲート制御信号の入力端子ＤＳ）との間に接続されている抵抗素子ＲＥＳと、を有する。【選択図】図１
2008250003.tif 000002
【特許請求の範囲】
【請求項１】
電位差を持つ第１および第２の電源に接続されて電流駆動される発光素子と、
前記発光素子の電流駆動経路に接続され、前記発光素子に流す電流量を制御する第１トランジスタと、
前記発光素子の電流駆動経路に接続され、前記発光素子の発光期間を制御する第２トランジスタと、
前記第２駆動トランジスタのゲートと発光期間制御信号源との間に接続されている抵抗素子と、
を有する表示装置。
【請求項２】
マトリクス状に複数の画素が配置されている表示部を備え、
前記抵抗素子を前記画素ごとに有する
請求項１に記載の表示装置。
【請求項３】
前記抵抗素子は、それぞれがダイオード接続されて互いに逆向きに接続されている２つの第３,第４トランジスタにより構成されている
請求項１または２に記載の表示装置。
【請求項４】
前記第３,第４トランジスタは、一方のソースが他方のドレインと接続されている２つの金属−絶縁膜（酸化膜）−半導体（ＭＩＳ（ＭＯＳ））電界効果トランジスタであり、前記第３トランジスタはドレインにゲートが接続され、前記第４トランジスタもドレインにゲートが接続されている
請求項３に記載の表示装置。
【請求項５】
前記抵抗素子は、ポリシリコンで構成されている
請求項１または２に記載の表示装置。
【請求項６】
前記抵抗素子はダイオード素子である
請求項１または２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流駆動の発光素子により画素の階調表示を行う表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス有機ＥＬディスプレイにおいて、信頼性、動画性能、輝度調整能力向上のために、ラインごとのデューティ比制御（発光制御）が行われている。
しかし、このデューティ比制御を（逆）スタガ型のＴＦＴを用いて行い、このＴＦＴと、直列に接続された階調制御用の別のＴＦＴとを介して、ＥＬ素子に電流を流すことで画素を発光させる場合、次のような問題が生じることが判った。
【０００３】
すなわち、デューティ比制御用ＴＦＴのゲート電極とドレイン（またはソース）電極との間には大きな電位差が長時間与えられ、またＴＦＴには大きな電流が流れるため発熱量も大きい。このため、ゲート絶縁膜に微小欠陥があるとゲート・ドレイン（またはソース）間に絶縁破壊が発生しやすく、製造歩留の低下や故障発生率の増加が起こるという問題である。
一度絶縁破壊が生じると、電源からデューティ比制御信号配線に異常な電位が与えられ、線欠陥などの表示不良、異常な発熱、駆動回路の故障などが生じてしまう。
【０００４】
図１１は、ラインごとのデューティ比制御を行うアクティブマトリクス有機ＥＬディスプレイの画素部分の等価回路の一例である。
この例の画素は、有機発光ダイオードＯＬＥＤに与える電流量を制御する第１トランジスタＭ１１と、表示データに対応するデータ電圧Ｖsigを第１トランジスタＭ１１のゲート電極に接続された蓄積キャパシタＣｓに書き込み、与えられた電荷を保持させることで、第１トランジスタＭ１１のソース・ドレイン間に流すことのできる電流量を制御するためのトランジスタＭｓと、ラインごとのデューティ比制御を行うために設けられ、第１電源電圧Ｖddから供給された電流を、第１トランジスタＭ１１を介して有機発光ダイオードＯＬＥＤに与えるための第２トランジスタＭ１２とからなる。
【０００５】
また、各画素の発光素子を走査線単位で強制的に消灯するための停止制御線を有する画像表示装置が知られている（例えば、特許文献１参照）。
図１１に類似した画素回路、表示装置の例は多数開示されている（例えば、特許文献２,３あるいは非特許文献１,２参照）。
【０００６】
【特許文献１】特開２００１−６００７６号公報
【特許文献２】特開２００４−３４７９９３号公報
【特許文献３】特開２００４−３６１６４０号公報
【非特許文献１】James L. Sanford and Frank R. Libsch: “TFT AMOLED Pixel Circuits and Driving Methods,” SID 03 Digest, pp.10-13 (2003).
【非特許文献２】James L. Sanford and Frank R. Libsch: “Vt Compensation Performance of Voltage Data AMOLED Pixel Circuits,” IDRC 03, pp.38-41 (2003).
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献２,３あるいは非特許文献１,２に記載の技術は、以下の不利益がある。
即ち図１１に示す画素回路で説明すると、第２トランジスタＭ１２のドレイン・ゲート間に絶縁破壊が生じて短絡が発生しやすい。ここに短絡が生じると、有機発光ダイオードＯＬＥＤに与える電流の入力端子（第１電源電圧Ｖddの印加端子）と第２トランジスタＭ１２のゲートに供給される終点制御信号の入力端子ＤＳとが低抵抗で接続されることとなる。すると、短絡が発生した画素以外の、同一終点制御信号配線に接続されている画素についても正常な動作が保たれず、線欠陥という致命的表示不良となってしまう。
【０００８】
この画素回路に対する異常な電位印加を回避する方法としては、ゲート絶縁膜を厚くすること、最大印加電圧を小さくすることなどが挙げられるが、いずれの方法もＴＦＴに流すことのできる電流、すなわちＥＬ素子に流すことのできる電流量が小さくなるため、他の回避策が求められる。
【０００９】
本発明が解決しようとする課題は、電流駆動の発光素子を用いる表示装置において、トランジスタのゲートとドレイン（またはソース）間に短絡が生じた場合に致命的欠陥となることによる製造歩留および信頼性の低下を防止することである。
【課題を解決するための手段】
【００１０】
本発明に係る表示装置は、電位差を持つ第１および第２の電源に接続されて電流駆動される発光素子と、前記発光素子の電流駆動経路に接続され、前記発光素子に流す電流量を制御する第１トランジスタと、前記発光素子の電流駆動経路に接続され、前記発光素子の発光期間を制御する第２トランジスタと、前記第２駆動トランジスタのゲートと発光期間制御信号源との間に接続されている抵抗素子と、を有する。
本発明では好適に、マトリクス状に複数の画素が配置されている表示部を備え、前記抵抗素子を前記画素ごとに有する。
【００１１】
本発明では好適に、前記抵抗素子は、それぞれがダイオード接続されて互いに逆向きに接続されている２つの第３,第４トランジスタにより構成されている。
さらに好適に、前記第３,第４トランジスタは、一方のソースが他方のドレインと接続されている２つの金属−絶縁膜（酸化膜）−半導体（ＭＩＳ（ＭＯＳ））電界効果トランジスタであり、前記第３トランジスタはドレインにゲートが接続され、前記第４トランジスタもドレインにゲートが接続されている。
【００１２】
以上の構成によれば、発光期間の制御を行う第２トランジスタのゲートに抵抗素子が設けられている。第１および第２電源に所定の電位差が与えられ、発光画素の第１トランジスタはオン状態に制御される。次に、第２トランジスタがオン状態となると、即ち抵抗素子を介して第２トランジスタがオンするようにバイアスされると、第１および第２電源間に所定の電流が流れ、これにより発光素子が発光する。一方、発光停止は、第２トランジスタに抵抗素子を介して与えられるバイアスが解除され、当該第２トランジスタがオフすることによって行われる。
【００１３】
この回路において、第２トランジスタのゲートとドレインまたはソースとの間に短絡が生じた場合、抵抗素子の抵抗値に応じても異なるが、発光期間の制御を行う画素の制御入力の電位が、当該抵抗素子がない場合に比べると変化しにくくなる。これにより当該画素の短絡欠陥があっても当該発光期間の制御を行う配線を介して他の画素に与える影響が抑制または実質上排除される。
一方、抵抗素子を設けると第２トランジスタの応答性が、その分、低下する。この応答性に関し、第１トランジスタへの表示階調に応じたバイアス印加タイミングは１画面を構成する画素数（厳密には表示ライン数）の制約を大きく受け、その画素数が大きいほどバイアス印加タイミングの制御も精度よく行う必要がある。一方、発光期間制御の応答性は、表示階調に応じたバイアス印加タイミング制御の応答性より数桁低くても実用上許容できる。よって、当該抵抗素子の追加は応答性に関する表示品質の低下を伴わない。
【発明の効果】
【００１４】
本発明によれば、トランジスタのゲートとドレイン（またはソース）間に短絡が生じた場合に致命欠陥となることによる製造歩留および信頼性の低下を防止することができるという利益が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を、アクティブマトリクス駆動の有機ＥＬ表示装置を例として図面を参照して説明する。
【００１６】
《第１実施形態》
図１は、第１実施形態に関わる表示装置の画素の等価回路図である。
図解する画素回路は、発光素子としての有機発光ダイオードＯＬＥＤを制御する回路である。画素回路は、有機発光ダイオードＯＬＥＤの他に、それぞれがＮＭＯＳタイプの薄膜トランジスタからなる３つのトランジスタＭ１,Ｍ２,Ｍｓ、蓄積キャパシタＣｓ、および、抵抗素子ＲＥＳを有する。
【００１７】
有機発光ダイオードＯＬＥＤは、特に図示しないが、例えば、透明ガラス等からなる基板の上に、第１電極（アノード電極）、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機膜を構成する積層体を形成し、この積層体の上に第２電極（カソード電極）を形成した構造を有する。アノード電極が正側の第１電源に接続され、カソード電極が負側の第２電源に接続される。なお、第２電源が正側、第１電源が負側の電源でもよい。その場合、アノード電極が第２電源に接続され、カソード電極が第１電源に接続される。
【００１８】
有機発光ダイオードＯＬＥＤのアノードとカソードの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードＯＬＥＤは、有機膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でＲ,Ｇ,Ｂの区別を行ってもよい。Ｒ,Ｇ,Ｂの他にＷ（ホワイト）を加えた４色構成でもよい。
【００１９】
トランジスタＭ１は、発光素子（有機発光ダイオードＯＬＥＤ）に流す電流量を制御して表示階調を規定する本発明における“第１トランジスタ”に該当する。以下、トランジスタＭ１を“第１トランジスタＭ１”と称する。
【００２０】
トランジスタＭｓは、画素階調を決めるデータ電圧Ｖsigの供給線（不図示）と上記第１トランジスタＭ１のゲートとの間に接続されている。すなわち、トランジスタＭｓのソースとドレインの一方が第１トランジスタＭ１のゲートに接続され、もう片方がデータ電圧Ｖsigの供給線に接続されている。この供給線に、不図示のデータドライバ回路等からデータ電圧Ｖsigが印加される。トランジスタＭｓは、このデータ電圧印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電圧Ｖsigを持つデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
【００２１】
図１の画素回路では、有機発光ダイオードＯＬＥＤのカソードが第２電源電圧Ｖssの供給線に接続され、アノードが第１トランジスタＭ１のソースに接続されている。第１トランジスタＭ１のドレインと第１電源電圧Ｖddの供給線との間に、表示部における表示行ごとのデューティ比、すなわち発光時間と非発光時間との比を制御するために設けられている第２トランジスタＭ２が接続されている。
第２トランジスタＭ２は、第１トランジスタＭ１のゲートバイアスが表示階調に応じた状態に定められた後にオンされ、これにより発光表示の開始点は第２トランジスタＭ２がオンするタイミングにより規定される。また、第２トランジスタＭ２がオフするタイミングで発光制御の終点を規定する。第２トランジスタＭ２は、そのゲートに供給される発光期間制御信号のハイレベルでオンし、ローレベルでオフする。
【００２２】
発光期間制御信号の入力端子ＤＳと、第２トランジスタＭ２のゲートとの間に抵抗素子ＲＥＳが接続されている。抵抗素子ＲＥＳは、２つのＮＭＯＳタイプの薄膜トランジスタからなる第３および第４トランジスタＭ３,Ｍ４とから構成されている。第３および第４トランジスタＭ３,Ｍ４は、互いに逆向きの双方向ダイオードとして機能するように、それぞれがダイオード接続されている。第３および第４トランジスタＭ３,Ｍ４は、一方のドレインが他方のソースと接続され、かつ、第３トランジスタＭ３のゲートが発光期間制御信号の入力端子ＤＳに接続され、第４トランジスタＭ４のゲートが第２トランジスタＭ２のゲートに接続されている。
【００２３】
第３および第４トランジスタＭ３,Ｍ４の大きさは、第２トランジスタＭ２のゲート電極（容量：Ｃｇ２）に、ゲートの選択電位ＶＧＨと非選択電位ＶＧＬを所定の時間内に伝達可能に充放電の電流を短時間で流すことができる大きさに定められる。第２トランジスタＭ２のゲート容量Ｃｇ２は、第１トランジスタＭ１のゲート電極の容量Ｃｇ１と、第１トランジスタＭ１のゲート電極に接続される蓄積キャパシタＣｓの和に比べて小さい。そのため、第３および第４トランジスタＭ３,Ｍ４の大きさは、表示データに対応するデータ電圧Ｖsigを蓄積キャパシタＣｓに書き込む際にオンするトランジスタＭｓの大きさに比べて、極端に大きくなることはない。
【００２４】
この構成によれば、第２トランジスタＭ２のドレイン・ゲート間に短絡が生じた場合にも、有機発光ダイオードＯＬＥＤに与える電流の入力端子第１電源電圧Ｖddと第２トランジスタＭ２の発光期間制御信号の入力端子ＤＳとが致命的な短絡をすることを避けることができる。また、第３および第４トランジスタＭ３,Ｍ４により構成される抵抗素子ＲＥＳが各画素の第２トランジスタＭ２のゲート電極ごとにそれぞれ接続されている形態においては、第２トランジスタＭ２のドレイン・ゲート間に短絡が生じた画素以外の、同一発光期間制御信号配線に接続されている画素については、正常な動作が保たれる。このため、第２トランジスタＭ２のドレイン・ゲート間に短絡が生じた場合にも、線欠陥という致命的表示不良とはならないので、高い製造歩留と高い信頼性が得られる。
【００２５】
一方、抵抗素子ＲＥＳを設けると第２トランジスタＭ２の応答性が、その分、低下する。この応答性に関し、第１トランジスタＭ１への表示階調に応じたバイアス印加タイミングは１画面を構成する画素数（厳密には表示ライン数）の制約を大きく受け、その画素数が大きいほどバイアス印加タイミングの制御も精度よく行う必要がある。一方、発光期間制御の応答性は、表示階調に応じたバイアス印加タイミング制御の応答性より数桁低くても実用上許容できる。よって、当該抵抗素子ＲＥＳの追加は応答性に関する表示品質の低下を伴わない。
【００２６】
この構成の別の利用方法としては次のようなことが考えられる。すなわち、第２トランジスタＭ２のドレイン・ゲート間の短絡を避けるためだけにゲート絶縁膜を厚くするという必要がないことを利用して、最大印加電圧を小さくする、ＴＦＴサイズを小さくする、あるいは、最大表示輝度を高くする、などの利点を得ることもできる。
【００２７】
つぎに、第１実施形態にかかる図１に示す構成の画素部分について、その動作の一例を、図２を用いながら説明する。
【００２８】
図２は、図１に示す画素回路のシミュレーションによる動作波形図である。
図２に示す期間Ｔ０において、第１トランジスタＭ１のゲート電極電位は、前のフレームにおける表示データに対応する電位となっている。また、図２に示す期間Ｔ０〜Ｔ２の範囲では発光期間制御信号の入力端子ＤＳはローレベルの非選択電位となっているので、表示データによらず、有機発光ダイオードＯＬＥＤは発光しない。
【００２９】
期間Ｔ１において走査信号ＷＳがハイレベルの選択電位となり、第１トランジスタＭ１のゲート電極に表示データに対応するデータ電圧Ｖsigが書き込まれる。ここではデータ電圧Ｖsigが第１トランジスタＭ１の閾値電圧以上の電位をゲート電極に与えるため、第１トランジスタＭ１がオンする。第１トランジスタＭ１がオンすると、当該第１トランジスタＭ１のソース・ドレイン間の抵抗が低下する。すると、第１電源電圧Ｖddと第２電源電圧Ｖssとの間の第１および第２トランジスタＭ１,Ｍ２を等価的に表す２つのソース・ドレイン間抵抗の分割比で定められる第１トランジスタＭ１のドレイン電極電位が、ソース電極電位に近づく。第２トランジスタＭ２のゲート電極電位はソース電極、即ち第１トランジスタＭ１のドレイン電極との容量結合によって、発光期間制御信号の非選択電位（ローレベル）より更に低い電位に一旦低下する。しかし、第２トランジスタＭ２のゲート電極の電位が低下すると、当該ゲート電極電位と発光期間制御信号の入力端子ＤＳとの電位差が生じる。このため第３トランジスタＭ３に電流が流れ、再び、第２トランジスタＭ２のゲート電極電位は、発光期間制御信号の非選択電位（ローレベル）に収束する。
【００３０】
期間Ｔ２において、走査信号ＷＳはローレベルの非選択電位となり、第１トランジスタＭ１のゲート電極電位は、蓄積キャパシタＣｓによって表示データに対応した所定の値に保持される。
【００３１】
期間Ｔ３において、発光期間制御信号の入力端子ＤＳはハイレベルの選択電位に遷移する。すると、第３および第４トランジスタＭ３,Ｍ４を介して第２トランジスタＭ２のゲート電極電位もハイレベルの選択電位となることで、第２トランジスタＭ２がオンする。第２トランジスタＭ２がオンすると、そのソース・ドレイン間の抵抗が低下し、第１電源電圧Ｖddと第２電源電圧Ｖssとの間の抵抗分割比で定められる第１トランジスタＭ１のドレイン電極電位およびソース電極電位がそれぞれ上昇する。これに伴い、有機発光ダイオードＯＬＥＤに電流が流れるようになり、有機発光ダイオードＯＬＥＤが発光する。また、第２トランジスタＭ２のゲート電極電位は、そのソース電極、即ち第１トランジスタＭ１のドレイン電極との間の容量結合によっても上昇するため、発光期間制御信号の入力端子ＤＳのハイレベルの選択電位に第２トランジスタＭ２のゲート電極電位が達することが当初の想定より早くなることが判明した。
【００３２】
当初の想定では、第３および第４トランジスタＭ３,Ｍ４の各々がゲートとドレインを接続したダイオード接続であるため、第２トランジスタＭ２のゲート電極の電位が、与えられた発光期間制御信号の入力端子ＤＳのハイレベル電位に対して、短時間にはしきい電圧Ｖｔｈ分だけ未到達となると考え、発光期間制御信号の入力端子ＤＳには従来よりもＶｔｈの２倍だけ大きい振幅が与えられることが望ましいと予想した。しかし実際には、第２トランジスタＭ２のゲート電極と第１トランジスタＭ１のドレイン電極との間の容量結合の効果により第２トランジスタＭ２のゲート電極電位も上昇するため、発光期間制御信号の入力端子ＤＳの振幅は必ずしも大きくなくても良いことが、当該シミュレーションから分かった。
【００３３】
なお、容量結合は、ゲート電位の伝達にも効果がある。この効果を大きくするために、容量（キャパシタ）を抵抗素子ＲＥＳと並列に接続してもよい。
【００３４】
《第２実施形態》
図３は、第２実施形態に関わる表示装置の構成図である。図３において図１と共通する構成は同一符号を付して、その説明を省略する。以下、図１と異なる図３の構成と、図３の回路動作を説明する。
【００３５】
図解する本実施形態に関わる画素回路（ＰＩＸ）３Ａが、有機発光ダイオードＯＬＥＤ、それぞれがＮＭＯＳタイプの薄膜トランジスタからなる３つのトランジスタＭ１,Ｍ２,Ｍｓ、蓄積キャパシタＣｓ、および、抵抗素子ＲＥＳを有することは第１実施形態に関わる図１の画素回路３と共通する。
本実施形態に関わる画素回路３Ａは、蓄積キャパシタＣｓが第１トランジスタＭ１のソースとゲートの間に接続されている。この点で、図３に示す画素回路３Ａは、蓄積キャパシタＣｓの一方電極が固定電位に接続されている図１に示す画素回路３と異なる。
【００３６】
第１トランジスタＭ１の特性、特に閾値電圧Ｖｔは、有機発光ダイオードＯＬＥＤの駆動電流量に直接的に影響し、この閾値電圧Ｖｔがばらつくと、有機発光ダイオードＯＬＥＤの発光輝度もばらつく。
【００３７】
蓄積キャパシタＣｓが第１トランジスタＭ１のゲートとソース間に接続されている本実施形態の構成は、上記第１トランジスタＭ１の閾値電圧Ｖｔの補正と関係する。詳細な説明は省略するが、このように蓄積キャパシタＣｓが接続されていると、蓄積キャパシタＣｓに第１トランジスタＭ１の閾値電圧Ｖｔを保持でき、その閾値電圧Ｖｔの大きさに殆ど依存しない第１トランジスタＭ１の駆動が可能となる。なお、閾値電圧Ｖｔの補正は本発明に関する限り本質的でないため、ここでの詳しい説明を省略する。
本実施形態は、蓄積キャパシタＣｓの接続に関し、図１の汎用性が高い接続法のほかに、例えば第１トランジスタＭ１の閾値電圧Ｖｔ補正に適した接続法も可能であることを示すものである。
【００３８】
図３は、さらに画素回路３Ａに対し接続されている周辺回路の構成も例示している。
より詳細には、画素回路３Ａの第１電源電圧Ｖddの供給ノードに第１電源回路（ＰＳ１）５１が接続され、画素回路３Ａの第２電源電圧Ｖssの供給ノードに第２電源回路（ＰＳ２）５２が接続されている。画素回路３Ａのデータ電圧Ｖsigの供給ノードは、垂直方向（図の縦方向）に配線されているデータ線２を介して水平選択回路（ＨＳＥＬ）４１に接続されている。トランジスタＭｓのゲートは書き込み信号走査回路（ＷＳＣＮ）４２に接続されている。また、発光期間制御信号の入力端子ＤＳに発光期間制御信号走査回路（ＤＳＣＮ）４３が接続されている。
【００３９】
これらの２つの電源回路、即ち第１電源回路５１と第２電源回路５２、ならびに、３つの走査回路、即ち水平選択回路４１、書き込み信号走査回路４２および発光期間制御信号走査回路４３は、本実施形態において有機ＥＬディスプレイ１内の基板上に、例えばＴＦＴプロセスを用いて形成されている。
なお、画素回路３Ａについて図３は１画素部分のみを図示しているが、実際は複数の画素回路３Ａがマトリクス状に配列されている。そして、列（カラム）方向の複数の画素回路が１本のデータ線２に共通接続されている。また、書き込み信号走査回路４２は、行（ロウ）方向の複数の画素回路の複数のトランジスタＭｓを同時制御可能に接続され、発光期間制御信号走査回路４３は、ロウ方向の複数の画素回路の複数の第２トランジスタＭ２を同時制御可能に接続されている。さらに、第１電源回路５１および第２電源回路５２は、複数の画素回路に電源供給可能に接続されている。
【００４０】
図４は、図３に示す画素回路のシミュレーションによる動作波形図である。
図４に示す期間Ｔ０において、第１トランジスタＭ１のゲート電極電位は、前のフレームにおける表示データに対応する電位となっている。また、図２に示す期間Ｔ０〜Ｔ２の範囲では発光期間制御信号の入力端子ＤＳは非選択電位となっているので、表示データによらず、有機発光ダイオードＯＬＥＤは発光しない。
【００４１】
期間Ｔ１において書き込み信号走査回路４２から出力される走査信号ＷＳがハイレベルの選択電位となり、第１トランジスタＭ１のゲート電極に、水平選択回路４１から出力され、表示データに対応するデータ電圧Ｖsigが書き込まれる。ここではデータ電圧Ｖsigが第１トランジスタＭ１の閾値電圧以上の電位をゲート電極に与えるため、第１トランジスタＭ１がオンする。第１トランジスタＭ１がオンすると、当該第１トランジスタＭ１のソース・ドレイン間の抵抗が低下する。すると、第１電源電圧Ｖddと第２電源電圧Ｖssとの間の第１および第２トランジスタＭ１,Ｍ２を等価的に表す２つのソース・ドレイン間抵抗の分割比で定められる第１トランジスタＭ１のドレイン電極電位が、ソース電極電位に近づく。第２トランジスタＭ２のゲート電極電位はソース電極、即ち第１トランジスタＭ１のドレイン電極との容量結合によって発光期間制御信号の非選択電位（ローレベル）より更に低い電位に一旦低下する。しかし、第２トランジスタＭ２のゲート電極の電位が低下すると、当該ゲート電極電位と発光期間制御信号走査回路４３から出力される発光期間制御信号との電位差が生じる。このため第３トランジスタＭ３に電流が流れ、再び、第２トランジスタＭ２のゲート電極電位は、発光期間制御信号の非選択電位（ローレベル）に収束する。
【００４２】
期間Ｔ２において、走査信号ＷＳはローレベルの非選択電位となり、第１トランジスタＭ１のゲート電極電位は、蓄積キャパシタＣｓによって表示データに対応した所定の値に保持される。
【００４３】
期間Ｔ３において、発光期間制御信号走査回路４３による制御によって発光期間制御信号の入力端子ＤＳはハイレベルの選択電位に遷移する。すると、第３および第４トランジスタＭ３,Ｍ４を介して第２トランジスタＭ２のゲート電極電位もハイレベルの選択電位となることで、第２トランジスタＭ２がオンする。第２トランジスタＭ２がオンすると、そのソース・ドレイン間の抵抗が低下し、第１電源電圧Ｖddと第２電源電圧Ｖssとの間の抵抗分割比で定められる第１トランジスタＭ１のドレイン電極電位およびソース電極電位がそれぞれ上昇する。これに伴い、有機発光ダイオードＯＬＥＤに電流が流れるようになり、有機発光ダイオードＯＬＥＤが発光する。また、第２トランジスタＭ２のゲート電極電位は、そのソース電極、即ち第１トランジスタＭ１のドレイン電極との間の容量結合によっても上昇するため、発光期間制御信号の入力端子ＤＳのハイレベルの選択電位に第２トランジスタＭ２のゲート電極電位が達することが当初の想定より早くなることが判明した。
【００４４】
第１実施形態の場合と同様に、当初の想定では、第３および第４トランジスタＭ３,Ｍ４の各々がゲートとドレインを接続したダイオード接続であるため、第２トランジスタＭ２のゲート電極の電位が、与えられた発光期間制御信号の入力端子ＤＳのハイレベル電位に対して、短時間にはしきい電圧Ｖｔｈ分だけ未到達となると考え、発光期間制御信号の入力端子ＤＳには従来よりもＶｔｈの２倍だけ大きい振幅が与えられることが望ましいと予想した。しかし実際には、第２トランジスタＭ２のゲート電極と第１トランジスタＭ１のドレイン電極との間の容量結合の効果により、第２トランジスタＭ２のゲート電極電位も上昇するため、発光期間制御信号の入力端子ＤＳの振幅は必ずしも大きくなくても良いことが、当該シミュレーションから分かった。
【００４５】
なお、容量結合は、ゲート電位の伝達にも効果がある。この効果を大きくするために、容量（キャパシタ）を抵抗素子ＲＥＳと並列に接続してもよい。
【００４６】
本実施形態では、第１実施形態と同様に、第２トランジスタＭ２のドレイン・ゲート間に短絡が生じた場合にも、有機発光ダイオードＯＬＥＤに与える電流の入力端子第１電源電圧Ｖddと第２トランジスタＭ２の発光期間制御信号の入力端子ＤＳとが致命的な短絡をすることを避けることができる。また、第３および第４トランジスタＭ３,Ｍ４により構成される抵抗素子ＲＥＳが各画素の第２トランジスタＭ２のゲート電極ごとにそれぞれ接続されている形態においては、第２トランジスタＭ２のドレイン・ゲート間に短絡が生じた画素以外の、同一の発光期間制御信号配線に接続されている画素については、正常な動作が保たれる。このため、第２トランジスタＭ２のドレイン・ゲート間に短絡が生じた場合にも、線欠陥という致命的表示不良とはならないので、高い製造歩留と高い信頼性が得られる。
【００４７】
さらに本実施の形態では、蓄積キャパシタＣｓの一方の電極が第１トランジスタＭ１のソース電極に接続されているため、蓄積キャパシタＣｓを介した容量結合により、期間Ｔ３でのソース電極電位上昇に伴って、第１トランジスタＭ１のゲート電極電位が上昇する。これにより、有機発光ダイオードＯＬＥＤの発光期間に、第１トランジスタＭ１のゲート電極電位がデータ電圧Ｖsigよりも高い電位となるため、第１トランジスタＭ１のソース・ドレイン間抵抗が低下する。この結果、第１トランジスタＭ１に流すことのできる電流量が増加すると同時に、第１電源電圧Ｖddと第２電源電圧Ｖssとの間の抵抗分割比で定められる、有機発光ダイオードＯＬＥＤに印加される電圧も大きくなり、効率の良い発光特性が得られる。
【００４８】
なお、本実施の形態では、図３に示す、複数の画素回路３Ａ、水平選択回路４１、書き込み信号走査回路４２、発光期間制御信号走査回路４３、第１電源回路５１および第２電源回路５２が有機ＥＬディスプレイ１内の基板上に配置されている例を挙げているが、これらのうち、一部の回路、例えば電源回路を基板上ではなく、基板外部に設置してもよい。
また、電源回路の一方、例えば第２電源回路５２は接地電位などの基準電位を供給する回路であってもよい。
【００４９】
《第３実施形態》
図５は、第３実施形態に関わる表示装置の構成図である。図５において図１,図３と共通する構成は同一符号を付して、その説明を省略する。以下、図１,図３と異なる図５の構成を説明する。なお、回路動作例は第２実施形態と同様であるため、ここでの説明を省略する。
【００５０】
第３実施形態にかかる図５に示す構成の有機ＥＬディスプレイは、図３において基板上に配置されていた水平選択回路４１、書き込み信号走査回路４２、発光期間制御信号走査回路４３、ならびに、第１電源回路５１、第２電源回路５２が、基板の外部に設置され、それぞれの回路と基板との間に配線が設けられている点で図３の構成と異なる。
なお、ここでも画素回路３Ａについて１画素部分のみを図示しているが、実際は複数の画素回路３Ａがマトリクス状に配列されている。
【００５１】
本実施形態の効果は、第２実施形態と同様である。
【００５２】
《第４実施形態》
第４実施形態は、前述の第１〜第３実施形態における抵抗素子ＲＥＳについて、可能な変化形(variation)を示すものである。
第１〜第３実施形態においては、抵抗素子ＲＥＳとして、図６に示すような、２つの２端子動作ＴＦＴで構成される双方向ダイオードを用いている。本実施形態で示すように、抵抗素子ＲＥＳとしては、２つの２端子動作ＴＦＴで構成される双方向ダイオード以外にも、適正な抵抗値を持つ如何なる抵抗素子でもよい。
【００５３】
図７および図８は、図１、図３または図５における、図６に示す部分を置き換えることが可能な抵抗素子ＲＥＳの他の構成を示す回路図である。
図７に示す抵抗素子ＲＥＳは、双方向ダイオードを一般化して表現している。ダイオード素子Ｄ３,Ｄ４が互いに逆向きに並列接続されている。ここに用いるダイオード素子Ｄ３,Ｄ４の例としては、ＭＩＭ(Metal-Insulator-Metal)ダイオードを挙げることができる。ただし、ＭＩＭダイオードの電極はメタルに限らず、導電化されたポリシリコン等の半導体材料でもよい。また、ダイオード素子Ｄ３,Ｄ４の他の例としては、ＴＦＤ(Thin Film Diode)がある。ＴＦＤは通常、導電化されたポリシリコン等の薄膜内にＰＮ接合ダイオードを形成して用いる。
【００５４】
図８に示す抵抗素子ＲＥＳは、さらに一般化して抵抗素子Ｒで表現している。例えば、ポリシリコンの導電率を制御して用いれば抵抗素子Ｒが実現可能である。
【００５５】
以上の第１〜第４実施形態において、抵抗素子ＲＥＳの適正な抵抗値としては、発光期間制御信号駆動回路、即ち図３,図５に示す発光期間制御信号走査回路４３の出力抵抗の１００倍以上あることが望ましい。
そのとき、第２トランジスタＭ２のゲートとドレイン（またはソース）間に短絡が生じた場合にも、発光期間制御信号配線の電位（ゲート制御信号の入力端子ＤＳの電位）は、抵抗素子が接続されるＴＦＴ（第２トランジスタＭ２）のドレイン電極またはソース電極との間の、短絡がない場合の本来の電位差に対して、高々１[％]の変動に抑えられる。このため、発光期間制御信号走査回路４３の出力が共通接続される短絡を起こしていない他の画素回路３または３Ａに対し、発光期間制御信号走査回路４３がほぼ正常な駆動を行うことができ、その結果、線欠陥という致命的な表示不良を回避することができる。
以上より、線欠陥という表示不良による致命欠陥を生じることなく、高い性能、高い製造歩留、高い信頼性のアクティブマトリクス駆動の表示デバイスを提供することができる。
なお、発光期間制御信号走査回路４３の出力抵抗が５００Ωである場合、その１００倍以上とは５０ｋΩ以上となる。
【００５６】
《第５実施形態》
図９は、第５実施形態に関わる表示装置の画素の等価回路図である。図９は、図１に示す画素回路３の変形例（画素回路３Ｂ）を示すものである。この変形は、図３,図５に示す画素回路３Ａに対しても同様に適用できる。図９において図１と共通する構成は同一符号を付して、その説明を省略する。以下、図１と異なる図９の構成と、図９の回路動作を説明する。
【００５７】
図解する本実施形態に関わる画素回路（ＰＩＸ）３Ｂが、有機発光ダイオードＯＬＥＤ、それぞれがＮＭＯＳタイプの薄膜トランジスタからなる３つのトランジスタＭ１,Ｍ２,Ｍｓ、蓄積キャパシタＣｓ、および、抵抗素子ＲＥＳを有すること自体は第１実施形態に関わる図１の画素回路３と共通する。
本実施形態に関わる画素回路３Ｂは、有機発光ダイオードＯＬＥＤのアノードと電源電圧Ｖddの供給点との接続経路における、第１トランジスタＭ１と第２トランジスタＭ２の位置が図１に示す画素回路３と逆になっている。つまり、本実施形態に関わる画素回路３Ｂでは、第１トランジスタＭ１のドレインが電源電圧Ｖddの供給ノードに接続され、第１トランジスタＭ１のソースと有機発光ダイオードＯＬＥＤとの間に第２トランジスタＭ２が接続されている。第２トランジスタＭ２のゲートに抵抗素子ＲＥＳが接続され、抵抗素子ＲＥＳを介してゲート制御信号が入力可能に、入力端子ＤＳが設けられている点は第１実施形態と共通する。
【００５８】
図１０は、図９に示す画素回路のシミュレーションによる動作波形図である。
図１０に示す期間Ｔ０において、第１トランジスタＭ１のゲート電極電位は、前のフレームにおける表示データに対応する電位となっている。また、図１０示す期間Ｔ０〜Ｔ２の範囲では発光期間制御信号の入力端子ＤＳは非選択電位となっているので、表示データによらず、有機発光ダイオードＯＬＥＤは発光しない。
【００５９】
期間Ｔ１において走査信号ＷＳがハイレベルの選択電位となり、第１トランジスタＭ１のゲート電極に表示データに対応するデータ電圧Ｖsigが書き込まれる。ここではデータ電圧Ｖsigが第１トランジスタＭ１の閾値電圧以上の電位をゲート電極に与えるため、第１トランジスタＭ１がオンする。第２トランジスタＭ２のドレイン電極電位、即ち第１トランジスタＭ１のソース電極電位が、上記書き込み時の第１トランジスタＭ１のゲート・ソース間の容量結合により上昇し、その後、第１トランジスタＭ１がオンすると当該第１トランジスタＭ１のソース・ドレイン間の抵抗が低下し、第１電源電圧Ｖddと第２電源電圧Ｖssとの間の抵抗分割比で定められる電位に近づく。第２トランジスタＭ２のゲート電極電位は、そのドレイン電極、即ち第１トランジスタＭ１のソース電極との容量結合によっていったん上昇するが、発光期間制御信号の入力端子ＤＳとの電位差が生じるため第４トランジスタＭ４に電流が流れ、再び、第２トランジスタＭ２のゲート電極電位は、発光期間制御信号の入力端子ＤＳの非選択電位（ローレベル）に収束する。
【００６０】
期間Ｔ２において、走査信号ＷＳはローレベルの非選択電位となり、第１トランジスタＭ１のゲート電極電位は、蓄積キャパシタＣｓによって表示データに対応した所定の値に保持される。
【００６１】
期間Ｔ３において、発光期間制御信号の入力端子ＤＳはハイレベルの選択電位に遷移する。すると、第３および第４トランジスタＭ３,Ｍ４を介して第２トランジスタＭ２のゲート電極電位もハイレベルの選択電位となることで、第２トランジスタＭ２がオンする。第２トランジスタＭ２がオンすると、そのソース・ドレイン間の抵抗が低下し、第１電源電圧Ｖddと第２電源電圧Ｖssとの間の抵抗分割比で定められる第２トランジスタＭ２のドレイン電極電位およびソース電極電位がそれぞれ上昇する。これに伴い、有機発光ダイオードＯＬＥＤに電流が流れるようになり、有機発光ダイオードＯＬＥＤが発光する。
【００６２】
本実施の形態においては、第３および第４トランジスタＭ３,Ｍ４の各々がゲートとドレインを接続したダイオード接続であるため、第２トランジスタＭ２のゲート電極の電位が、与えられた発光期間制御信号の入力端子ＤＳ電位に対して、短時間にはしきい電圧Ｖｔｈ分だけ未到達となる。そのため、発光期間制御信号の入力端子ＤＳには従来よりも大きい振幅が与えられることが望ましい。
【００６３】
また、本実施の形態においては、第３および第４トランジスタＭ３,Ｍ４を用いない従来の構造であっても、ＴＦＴ部分に絶縁破壊が生じる可能性は第１〜第３実施形態に比べると相対的に低い。ただし、一度第２トランジスタＭ２のゲートとソース間が短絡すると、有機発光ダイオードＯＬＥＤに高電圧や逆バイアスが印加されることで、有機発光ダイオードＯＬＥＤにも絶縁破壊が生じてしまい、発光期間制御信号の入力端子ＤＳと第２電源電圧Ｖss間の短絡による致命欠陥となることが想定される。
本実施形態では、この観点から、第２トランジスタＭ２のゲート電極に抵抗素子ＲＥＳを接続する利点がある。
【００６４】
なお、本実施の形態においても、水平選択回路４１、書き込み信号走査回路４２、発光期間制御信号走査回路４３、第１電源回路５１および第２電源回路５２を基板上に設けるか否かの変形、さらには、第４実施形態に示す図７および図８の変形が可能である。
【００６５】
ところで、本発明が効果を奏するのは、上述の各実施の形態に限定されるものではない。
例えば、画素回路（ＰＩＸ）は、様々な回路構成に置き換えることができる。一例を挙げると、トランジスタの閾値電圧Ｖｔの補正を行うためのオフセットレベル（初期レベル）を取り込むトランジスタを設ける場合、このトランジスタとトランジスタＭｓが兼用されることがある。その場合、データ電圧Ｖsigの供給線にオフセットレベルとデータ電圧レベルを交互に印加する必要があり、その役目は水平選択回路４１が担い、オフセットタイミング制御は書き込み信号走査回路４２が担う。
【００６６】
また、抵抗素子ＲＥＳが接続されるのは、デューティ比制御を行うＴＦＴのゲート電極とは限らず、他の制御を行うＴＦＴのゲート電極であっても良い。
さらに、ゲート電極に抵抗素子ＲＥＳが接続されているＴＦＴのソース電極（またはドレイン電極）は、接地電位などの基準電位を包含する概念の電源回路に限らず、表示信号線に接続されていてもよい。
本発明の技術は、アクティブマトリクス有機ＥＬディスプレイに限らず、同様のＴＦＴ構造を持つあらゆるアクティブマトリクス表示装置に適用できる。
【図面の簡単な説明】
【００６７】
【図１】第１実施形態に関わる表示装置の画素の等価回路図である。
【図２】第１実施形態に関わる図１に示す画素回路のシミュレーションによる動作波形図である。
【図３】第２実施形態に関わる表示装置の構成図である。
【図４】第２実施形態に関わる図３に示す画素回路のシミュレーションによる動作波形図である。
【図５】第３実施形態に関わる表示装置の構成図である。
【図６】第１〜第３実施形態ならびに第５実施形態における抵抗素子部分の回路図である。
【図７】図６と置き換え可能な他の抵抗素子の等価回路図である。
【図８】図６と置き換え可能な他の抵抗素子の等価回路図である。
【図９】第５実施形態に関わる表示装置の画素の等価回路図である。
【図１０】図９に示す画素回路のシミュレーションによる動作波形図である。
【図１１】一般的な有機発光ダイオードを有する画素回路の一例を示す等価回路図である。
【符号の説明】
【００６８】
１…有機ＥＬディスプレイ、２…データ線、３,３Ａ,３Ｂ…画素回路、４１…水平選択回路、４２…書き込み信号走査回路、４３…発光期間制御信号走査回路、５１…第１電源回路、５２…第２電源回路、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍｓ…トランジスタ、ＷＳ…走査信号の入力端子、ＤＳ…ゲート制御信号の入力端子、ＯＬＥＤ…有機発光ダイオード、Ｃｓ…蓄積キャパシタ、Ｖsig…データ電圧、Ｖdd…第１電源電圧、Ｖss…第２電源電圧、Ｄ３,Ｄ４…ダイオード素子、Ｒ…抵抗、ＲＥＳ…抵抗素子
【図１】
2008250003.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008250003.tif 000009
【図８】
2008250003.tif 000010
【図９】
2008250003.tif 000011
【図１０】
2008250003.tif 000012
【図１１】
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