(57)【要約】【課題】導電プラグとなる導電膜が半導体基板に加える応力を小さくすることができ、かつ導電プラグの埋込不良の発生を抑制することができる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、素子分離膜２上及び半導体素子上に層間絶縁膜８を形成する工程と、層間絶縁膜８に、半導体素子上に位置する接続孔８ａを形成する工程と、接続孔８ａに導電プラグ１０を埋め込む工程とを具備する。接続孔８ａに導電プラグ１０を埋め込む工程は、層間絶縁膜８上、並びに接続孔８ａの側壁上及び底面上に、導電膜１０ａ（又は１０ｂ）を形成する工程と、層間絶縁膜８上に位置する導電膜１０ａ（又は１０ｂ）を除去する工程とを複数回繰り返す工程を具備する。【選択図】図１
2008218955.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜及び半導体素子を形成する工程と、
前記素子分離膜上及び前記半導体素子上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記半導体素子上に位置する接続孔を形成する工程と、
前記接続孔に、前記半導体素子に電気的に接続する導電プラグを埋め込む工程と、
を具備し、
前記接続孔に前記導電プラグを埋め込む工程は、
前記層間絶縁膜上、前記接続孔の側壁上、及び前記接続孔の底面上に、導電膜を形成する工程と、
前記層間絶縁膜上に位置する前記導電膜を除去する工程と、
を複数回繰り返す工程を具備する半導体装置の製造方法。
【請求項２】
絶縁膜上に導電パターンを形成する工程と、
前記絶縁膜上及び前記導電パターン上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記導電パターン上に位置する接続孔を形成する工程と、
前記接続孔に、前記導電パターンに電気的に接続する導電プラグを埋め込む工程と、
を具備し、
前記接続孔の導電プラグを埋め込む工程は、
前記層間絶縁膜上、前記接続孔の側壁上、及び前記接続孔の底面上に、導電膜を形成する工程と、
前記層間絶縁膜上に位置する前記導電膜を除去する工程と、
を複数回繰り返す工程を具備する半導体装置の製造方法。
【請求項３】
前記層間絶縁膜上に位置する前記導電膜を除去する工程は、前記導電膜をエッチバックすることにより、前記層間絶縁膜上に位置する前記導電膜を除去する工程である請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層間絶縁膜に埋め込まれた導電プラグを有する半導体装置の製造方法に関する。特に本発明は、導電プラグとなる導電膜が半導体基板に加える応力を小さくすることができ、かつ導電プラグの埋込不良の発生を抑制することができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図３は、従来の半導体装置の製造方法を説明するための断面図である。まずシリコン基板１００に素子分離膜１０２及びトランジスタ１０３を形成する。次いで、素子分離膜１０２上及びトランジスタ１０３上に、層間絶縁膜１０８を形成する。次いで層間絶縁膜１０８の表面を平坦化した後、層間絶縁膜１０８に、トランジスタ１０３上（例えばソース又はドレインとなる不純物領域上）に位置する接続孔１０８ａを形成する。
【０００３】
次いで、層間絶縁膜１０８上及び接続孔１０８ａ内にＴｉ及びＴｉＮの積層膜１０９を形成し、さらに積層膜１０９上にタングステン膜を形成する。次いで、層間絶縁膜１０８上に位置するタングステン膜及び積層膜１０９を除去する。これにより、接続孔１０８ａ内にはタングステンプラグ１１０が埋め込まれる。次いで、層間絶縁膜１０８上に、タングステンプラグ１１０に接続するＡｌ合金配線１１１を形成する。
【０００４】
一方、層間絶縁膜に形成された接続孔のアスペクト比が大きい場合、タングステン膜が接続孔内に十分に埋め込まれず、タングステンプラグに空洞部（例えば図３において符号１１０ａで示す部分）が形成される。タングステンプラグに空洞部が形成されると、導電プラグの抵抗以上や接続不良が生じる。
【０００５】
これに対し、上記した特許文献１に記載の技術では、まず段差被覆性の良い条件で第１のタングステン膜を形成し、次いで相対的に応力が低い条件で第２のタングステン膜を形成し、その後、層間絶縁膜上に位置する第１及び第２のタングステン膜を除去してタングステンプラグを形成することにより、タングステンプラグに空洞部が形成されることを抑制している。タングステン膜を、成膜条件を変えて２回に分けて成膜しているのは、段差被覆性の良い条件で成膜されたタングステン膜は、通常の条件で成膜されたタングステン膜と比較して応力が大きくなる為である。
【０００６】
【特許文献１】特開平８−２４１８９５号公報（図１２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した特許文献１に記載の技術では、導電プラグを一層の導電膜で形成する場合と比較して、導電プラグとなる導電膜の応力が大きくなる。導電膜の応力が大きい場合、半導体基板に反りが生じ、この反りに起因して、半導体基板が半導体製造装置のステージに吸着しない可能性がある。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、導電プラグとなる導電膜が半導体基板に加える応力を小さくすることができ、かつ導電プラグの埋込不良の発生を抑制することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜及び半導体素子を形成する工程と、
前記素子分離膜上及び前記半導体素子上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記半導体素子上に位置する接続孔を形成する工程と、
前記接続孔に、前記半導体素子に電気的に接続する導電プラグを埋め込む工程と、
を具備し、
前記接続孔に前記導電プラグを埋め込む工程は、
前記層間絶縁膜上、前記接続孔の側壁上、及び前記接続孔の底面上に、導電膜を形成する工程と、
前記層間絶縁膜上に位置する前記導電膜を除去する工程と、
を複数回繰り返す工程を具備する。
【００１０】
本発明に係る他の半導体装置の製造方法は、絶縁膜上に導電パターンを形成する工程と、
前記絶縁膜上及び前記導電パターン上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記導電パターン上に位置する接続孔を形成する工程と、
前記接続孔に、前記導電パターンに電気的に接続する導電プラグを埋め込む工程と、
を具備し、
前記接続孔の導電プラグを埋め込む工程は、
前記層間絶縁膜上、前記接続孔の側壁上、及び前記接続孔の底面上に、導電膜を形成する工程と、
前記層間絶縁膜上に位置する前記導電膜を除去する工程と、
を複数回繰り返す工程を具備する。
【００１１】
これらの半導体装置の製造方法によれば、従来と比較して、前記層間絶縁膜上の前記導電膜の厚さは薄くなる。従って、前記導電膜が前記半導体基板に加える応力が小さくなる。また、前記導電プラグを複数回に分けて形成しているため、前記導電プラグの埋込不良の発生を抑制することができる。
【００１２】
前記層間絶縁膜上に位置する前記導電膜を除去する工程は、例えば、前記導電膜をエッチバックすることにより、前記層間絶縁膜上に位置する前記導電膜を除去する工程である。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成する。次いで、シリコン基板１を熱酸化する。これによりシリコン基板１には、ゲート絶縁膜３が形成される。
【００１４】
次いで、ゲート絶縁膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３上にはゲート電極４が形成される。次いで、素子分離膜２及びゲート電極４をマスクとして、シリコン基板１に不純物を導入する。これにより、シリコン基板１には低濃度不純物領域６が形成される。
【００１５】
次いで、ゲート電極４上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４、及びサイドウォール５をマスクとして、シリコン基板１に不純物を導入する。これにより、シリコン基板１にはソース及びドレインとなる不純物領域７が形成される。
【００１６】
このようにして、シリコン基板１にはトランジスタが形成される。次いで、トランジスタ上及び素子分離膜２上に、層間絶縁膜８を形成し、層間絶縁膜８の表面を平坦化する。層間絶縁膜８の表面を平坦化する方法は、ＣＭＰ研磨により平坦化する方法であっても良いし、層間絶縁膜８がＢＰＳＧ膜である場合、熱処理により平坦化する方法であっても良い。
【００１７】
次いで、図１（Ｂ）に示すように、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８には、不純物領域７上に位置する接続孔８ａが形成される。その後、レジストパターンを除去する。
【００１８】
次いで、接続孔８ａの底面上及び側面上、並びに層間絶縁膜８上に、Ｔｉ膜及びＴｉＮ膜をこの順に積層した積層膜９を形成する。次いで、積層膜９上に、第１のタングステン膜１０ａをＣＶＤ法により形成する。このとき、接続孔８ａの上面が第１のタングステン膜１０ａによって塞がれる前に、第１のタングステン膜１０ａの成膜を終了する。
【００１９】
次いで、図１（Ｃ）に示すように、第１のタングステン膜１０ａをエッチバックする。これにより、層間絶縁膜８の上方に位置する第１のタングステン膜１０ａは除去される。また、エッチバック条件によっては、接続孔８ａの上部に位置する第１のタングステン膜１０ａも除去される。
【００２０】
上記したように、エッチバックされる前の状態において、第１のタングステン膜１０ａの成膜を、接続孔８ａの上面を塞ぐ前に終了している。このため、第１のタングステン膜１０ａの厚さは、従来技術においてエッチバック（又はＣＭＰ研磨）される前のタングステン膜より薄い。従って、第１のタングステン膜１０ａがシリコン基板１に加える応力は従来と比較して小さく、このため、エッチバック時にシリコン基板１が、シリコン基板１の反りに起因して半導体製造装置のステージ（図示せず）に吸着しなくなることが抑制される。
【００２１】
次いで、図１（Ｄ）に示すように、接続孔８ａ内に位置する第１のタングステン膜１０ａ上（接続孔８ａの上部において積層膜９が露出している場合は接続孔８ａ内の積層膜９上を含む）、及び層間絶縁膜８上に位置する積層膜９上に、第２のタングステン膜１０ｂをＣＶＤ法により形成する。このときの成膜条件は、成膜時間を除いて第１のタングステン膜１０ａと同様である。第２のタングステン膜１０ｂの成膜は、接続孔８ａがタングステンで埋まるまで行われる。
【００２２】
次いで図２（Ａ）に示すように、第２のタングステン膜１０ｂをエッチバックする。これにより、層間絶縁膜８の上方に位置する第２のタングステン膜１０ｂは除去され、接続孔８ａには、第１のタングステン膜１０ａ及び第２のタングステン膜１０ｂからなるタングステンプラグ１０が埋め込まれる。タングステンプラグ１０は、不純物領域７に電気的に接続している。
【００２３】
このエッチバック処理の状態において、層間絶縁膜８の上方には第１のタングステン膜１０ａは存在せず、第２のタングステン膜１０ｂのみが存在する。このため、層間絶縁膜８の上方に位置するタングステン膜の厚さは、上記した従来技術におけるタングステン膜より薄い。従って、タングステン膜がシリコン基板１に加える応力は従来と比較して小さく、このため、エッチバック時にシリコン基板１が、シリコン基板１の反りに起因して半導体製造装置のステージ（図示せず）に吸着しなくなることが抑制される。
【００２４】
その後、層間絶縁膜８上に位置する積層膜９を除去する。
次いで、図２（Ｂ）に示すように、タングステンプラグ１０上及び層間絶縁膜８上にＡｌ合金膜を形成し、このＡｌ合金膜を選択的に除去する。これにより層間絶縁膜８上には、タングステンプラグ１０に電気的に接続するＡｌ合金配線１１が形成される。
【００２５】
次いで、図２（Ｃ）に示すように、Ａｌ合金配線１１上に層間絶縁膜１２を形成し、層間絶縁膜１２の表面をＣＭＰ法により平坦化する。次いで、層間絶縁膜１２に接続孔１２ａを形成し、接続孔１２ａに、積層膜１３及びタングステンプラグ１４を埋め込む。タングステンプラグ１４は、第１のタングステン膜１４ａ及び第２のタングステン膜１４ｂにより形成されるが、これらの形成方法は、タングステンプラグ１０を第１のタングステン膜１０ａ及び第２のタングステン膜１０ｂにより形成する方法と同様である。また積層膜１３の構成及び製造方法も、積層膜９の構成及び製造方法と同様である。
【００２６】
次いで、層間絶縁膜１２上に、タングステンプラグ１９に電気的に接続するＡｌ合金配線１５を形成する。Ａｌ合金配線１５の形成方法はＡｌ合金配線１１の形成方法と同様である。
【００２７】
以上、本実施形態によれば、タングステンプラグ１０，１４を形成するにあたり、第１のタングステン膜１０ａ，１４ａを接続孔内及び層間絶縁膜上に形成し、層間絶縁膜上の第１のタングステン膜１０ａ，１４ａを除去した後、第２のタングステン膜１０ｂ，１４ｂを接続孔内及び層間絶縁膜上に形成し、層間絶縁膜上の第２のタングステン膜１０ｂ，１４ｂを除去している。このため、従来と比較して、層間絶縁膜上のタングステン膜の厚さは薄くなり、タングステン膜がシリコン基板１に加える応力は小さくなる。従って、層間絶縁膜上のタングステン膜を除去する時に、シリコン基板１が、シリコン基板１の反りに起因して半導体製造装置のステージ（図示せず）に吸着しなくなることが抑制される。また、タングステンプラグ１０，１４に埋込不良が生じて空間部が形成されることを抑制できる。
【００２８】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば接続孔８ａは不純物領域７上ではなくゲート電極４上に位置してもよい。この場合、タングステンプラグ１０はゲート電極４に電気的に接続する。また各タングステン膜を層間絶縁膜上から除去する方法は、ＣＭＰ法であってもよい。またタングステンプラグを２回に分けて形成していたが、３回以上に分けて形成しても良い。
【図面の簡単な説明】
【００２９】
【図１】各図は本発明の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図は図１の次の工程を説明するための断面図。
【図３】従来の半導体装置の製造方法を説明するための断面図。
【符号の説明】
【００３０】
１，１００…シリコン基板、２，１０２…素子分離膜、３…ゲート絶縁膜、４…ゲート電極、５…サイドウォール、６…低濃度不純物領域、７…不純物領域、８，１２，１０８…層間絶縁膜、８ａ，１２ａ，１０８ａ…接続孔、９，１３，１０９…積層膜、１０，１４，１１０…タングステンプラグ、１０ａ，１４ａ…第１のタングステンプラグ、１０ｂ，１４ｂ…第２のタングステンプラグ、１１，１５，１１１…Ａｌ合金配線、１０３…トランジスタ、１１０ａ…空洞部
【図１】
2008218955.tif 000003
【図２】
2008218955.tif 000004
【図３】
2008218955.tif 000005