(57)【要約】【課題】分離されたストリング選択ライン構造を有するフラッシュメモリ装置を提供する。【解決手段】各々がストリング選択トランジスタ、接地選択トランジスタ、及び前記ストリング及び接地選択トランジスタの間に直列連結されたメモリセルを有する複数のストリングを含むメモリセルアレイと、セクタに各々対応し、対応するセクタのストリング選択トランジスタに独立的に連結されるように配列された複数のストリング選択ラインと、を含む。【選択図】図２
2008176914.tif 000002
【特許請求の範囲】
【請求項１】
各々がストリング選択トランジスタ、接地選択トランジスタ、及び前記ストリング及び接地選択トランジスタの間に直列連結されたメモリセルを有する複数のストリングを含むメモリセルアレイと、
セクタに各々対応し、対応するセクタのストリング選択トランジスタに独立的に連結されるように配列された複数のストリング選択ラインと、
を含むことを特徴とするフラッシュメモリ装置。
【請求項２】
選択されたセクタに対応するストリング選択ラインは、各動作モードのストリング選択ライン電圧で駆動され、選択されなかったセクタに対応するストリング選択ラインは、前記ストリング選択ライン電圧より低い電圧で駆動されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
選択されたセクタに対応するストリング選択ラインは、各動作モードのストリング選択ライン電圧で駆動され、選択されなかったセクタに対応するストリング選択ラインは、前記ストリング選択ライン電圧より低い接地電圧で駆動されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記セクタに各々対応するストリング選択ラインは、各動作モードのストリング選択ライン電圧で駆動され、その次に選択されなかったセクタに対応するストリング選択ラインは、前記ストリング選択ライン電圧より低い電圧で駆動されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記セクタを選択するためのセクタ選択情報に応答して選択信号を発生するデコーダと、
前記選択信号に各々応答して、前記ストリング選択ライン各々に対応する信号ラインを駆動する複数のドライバと、
をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記ドライバの各々は、対応する選択信号が活性化されるとき、対応する信号ラインを各動作モードのストリング選択ライン電圧で駆動することを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記ドライバの各々は、対応する選択信号が活性化されるとき、対応する信号ラインを前記ストリング選択ライン電圧より低い電圧で駆動することを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記セクタ選択情報は、前記メモリセルアレイの列を選択するための列アドレス情報を用いて生成されることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項９】
外部から提供されるセクタアドレスを保存するレジスタをさらに含み、前記セクタ選択情報は、前記レジスタに保存された前記セクタアドレスであることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項１０】
前記メモリセルの各々は、単一ビットデータ及びマルチビットデータのうちの一つを保存することを特徴とする請求項１に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳細には、電気的に消去及びプログラム可能なフラッシュメモリ装置に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は、各々、フローティングゲートトランジスタより構成されたメモリセルのアレイ（以下、メモリセルアレイと称する）を含む。かかるメモリセルアレイは、フローティングゲートトランジスタのストリング（または、「ＮＡＮＤストリング」または「ＮＡＮＤユニット」と呼ばれる）を含み、各フローティングゲートトランジスタは、各ストリング内に配列されるストリング選択トランジスタとグラウンド選択トランジスタとの間に直列連結される。そして、複数のワードラインがＮＡＮＤストリングに交差するよう配列され、各ワードラインは、各ＮＡＮＤストリングの対応するフローティングゲートトランジスタの制御ゲートに連結される。ＮＡＮＤストリングの各々は、対応するビットラインに電気的に連結される。
【０００３】
例示的なアレイ構造は、特許文献１に「Ｂｉａｓ  ｃｉｒｃｕｉｔｓ  ｆｏｒ  ｔｈｅ  ｅｎｈａｎｃｅｄ  ｒｅｌｉａｂｉｌｉｔｙ  ｏｆ  Ｆａｌｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ」という名称で、特許文献２に「Ｂｉｔ  ｌｉｎｅ  ｓｅｔｕｐ  ａｎｄ  ｄｉｓｃｈａｒｇｅ  ｃｉｒｃｕｉｔ  ｆｏｒ  ｐｒｏｇｒａｍｍｉｎｇ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ」という名称で、特許文献３に「Ｎｏｎｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｗｉｔｈ  ａ  ｐｒｏｇｒａｍｍｉｎｇ  ｏｐｅｒａｔｉｏｎ  ａｎｄ  ｔｈｅ  ｍｅｔｈｏｄ  ｔｈｅｒｅｏｆ」という名称で各々掲載されており、本出願の参照として含まれる。
【０００４】
メモリセルアレイのＮＡＮＤストリングは、セクタ単位で読み出し／プログラム動作を行なうように複数のセクタで区分され得る。一つのセクタに対する読み出し／プログラム動作が行われるとき、他のセクタに対する読み出し／プログラム動作は禁止される。たとえメモリセルアレイがセクタで区分されても、各セクタに属するストリング選択トランジスタは、一つのストリング選択ラインにより共通に制御される。かかる構造は、一つのストリング選択ラインに、各セクタに属するストリング選択トランジスタが共通に連結されるため、プログラム動作の際、選択されないセクタに属するメモリセルに対するプログラムディスターブを誘発する。尚、かかる構造は、一つのストリング選択ラインに、各セクタに属するストリング選択トランジスタが共通に連結されているため、読み出し動作の際、選択されないセクタ）により不必要な電流が消費される。
【特許文献１】大韓民国特許第０６２６３９４号
【特許文献２】米国特許第６，７５１，１２４号
【特許文献３】米国特許第６，８０７，０９８号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上述の問題点に鑑みてなされたもので、その目的は、分離されたストリング選択ライン構造を有するフラッシュメモリ装置を提供することにある。
本発明の他の目的は、プログラム特性を向上させることができるフラッシュメモリ装置を提供することにある。
本発明のまた他の目的は、読み出し動作の際消費される電流を減少させることができるフラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成すべく、本発明の例示的な実施の形態は、各々がストリング選択トランジスタ、接地選択トランジスタ、及び前記ストリング及び接地選択トランジスタの間に直列連結されたメモリセルを有する複数のストリングを含むメモリセルアレイと、セクタに各々対応し、対応するセクタのストリング選択トランジスタに独立的に連結されるように配列された複数のストリング選択ラインと、を含むフラッシュメモリ装置を提供する。
【０００７】
本実施の形態において、選択されたセクタに対応するストリング選択ラインは、各動作モードのストリング選択ライン電圧で駆動され、選択されなかったセクタに対応するストリング選択ラインは、前記ストリング選択ライン電圧より低い電圧で駆動される。
本実施の形態において、選択されたセクタに対応するストリング選択ラインは、各動作モードのストリング選択ライン電圧で駆動され、選択されなかったセクタに対応するストリング選択ラインは、前記ストリング選択ライン電圧より低い接地電圧で駆動される。
【０００８】
本実施の形態において、前記セクタに各々対応するストリング選択ラインは、各動作モードのストリング選択ライン電圧で駆動され、その次に選択されなかったセクタに対応するストリング選択ラインは、前記ストリング選択ライン電圧より低い電圧で駆動される。
本実施の形態において、前記フラッシュメモリ装置は、前記セクタを選択するためのセクタ選択情報に応答して選択信号を発生するデコーダと、前記選択信号に各々応答して、前記ストリング選択ライン各々に対応する信号ラインを駆動する複数のドライバと、をさらに含む。
【０００９】
本実施の形態において、前記ドライバの各々は、対応する選択信号が活性化されるとき、対応する信号ラインを各動作モードのストリング選択ライン電圧で駆動する。
本実施の形態において、前記ドライバの各々は、対応する選択信号が活性化されるとき、対応する信号ラインを前記ストリング選択ライン電圧より低い電圧で駆動する。
【００１０】
本実施の形態において、前記セクタ選択情報は、前記メモリセルアレイの列を選択するための列アドレス情報を用いて生成される。
本実施の形態において、前記フラッシュメモリ装置は、外部から提供されるセクタアドレスを保存するレジスタをさらに含み、前記セクタ選択情報は、前記レジスタに保存された前記セクタアドレスである。
本実施の形態において、前記メモリセルの各々は、単一ビットデータ及びマルチビットデータのうちの一つを保存する。
【発明の効果】
【００１１】
本発明によれば、分離されたストリング選択ライン構造により、プログラム特性を向上させるだけでなく、読み出し動作の際、消費される電流を減少させることができる。
【発明を実施するための最良の形態】
【００１２】
上記の一般的な説明及び下記の詳細な説明は、全て例示的であることを理解するべきであり、請求される発明の付加的な説明が提供されると思うべきである。
参照符号が本発明の好ましい実施の形態に表示されており、それの例が参照図面に示されている。、同一の参照符号は同一または類似する部分を参照するための説明及び図面に使用される。
【００１３】
以下で、不揮発性メモリ装置としてフラッシュメモリ装置が、本発明の特徴及び機能を説明するための一例として使用される。しかしながら、本技術分野の当業者はここに記載された内容によって、本発明の他の利点及び性能を容易に理解できるであろう。本発明は、他の実施の形態を通じてまた具現及び適用できるであろう。さらに、詳細な説明は、本発明の範囲、技術的思想、そして他の目的から逸脱せず、観点及び応用によって修正または変更することができる。
【００１４】
図１は、本発明によるフラッシュメモリ装置を概略的に示すブロック図であり、図２は、図１に図示されたメモリセルアレイを概略的に示す回路図である。本発明によるフラッシュメモリ装置は、ＮＡＮＤフラッシュメモリ装置である。しかし、本発明が他のメモリ装置（例えば、ＰＲＡＭ、ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲフラッシュメモリ装置等）に適用可能であることは、当分野の通常の知識を習得した者に自明である。
【００１５】
図１を参照すると、本発明によるフラッシュメモリ装置１０００は、Ｎ−ビットデータ情報（Ｎは、１または１より大きい整数）を保存するメモリセルアレイ１００を含む。メモリセルアレイ１００は、複数のメモリブロックで構成され、各メモリブロックは、複数のＮＡＮＤストリングで構成される。説明の便宜上、図１に図示されたメモリセルアレイ１００は、ただ１つのメモリブロックに対応するものとする。メモリセルアレイ１００、即ち、メモリブロックは、図２に示すように、複数のセクタ１００ａ、１００ｂ、１００ｃ、１００ｄで構成される。各セクタは、複数のＮＡＮＤストリングを含み、各ＮＡＮＤストリングは、ストリング選択トランジスタＳＳＴｉ（ｉ＝０〜３）、接地選択トランジスタＧＳＴ、及び選択トランジスタの間に直列連結されたメモリセルＭＣ３１〜ＭＣ０で構成される。本発明において、各セクタに属するストリング選択トランジスタは、対応するストリング選択ラインに連結される。例えば、セクタ１００ａに属するストリング選択トランジスタＳＳＴ０は、ストリング選択ラインＳＳＬ０に共通に連結され、セクタ１００ｂに属するストリング選択トランジスタＳＳＴ１は、ストリング選択ラインＳＳＬ１に共通に連結される。セクタ１００ｃに属するストリング選択トランジスタＳＳＴ２は、ストリング選択ラインＳＳＬ２に共通に連結され、セクタ１００ｄに属するストリング選択トランジスタＳＳＴ３は、ストリング選択ラインＳＳＬ３に共通に連結される。
【００１６】
再び図１を参照すると、本発明によるフラッシュメモリ装置１０００は、第１デコード及び駆動ブロック２００、第２デコード及び駆動ブロック３００、及びワードライン電圧発生ブロック４００をさらに含む。第１デコード及び駆動ブロック２００は、デコーダ２１０、第１駆動回路２２０、第２駆動回路２３０、及び第３駆動回路２４０を含む。
【００１７】
デコーダ２１０は、セクタ選択情報ＳＩに応答して、選択信号ＳＥＬ０〜ＳＥＬ３を発生する。セクタ選択情報ＳＩは、読み出し／プログラム動作の際セクタ１００ａ、１００ｂ、１００ｃ、１００ｄを選択するための情報である。デコーダ２１０は、セクタ選択情報ＳＩによって、選択信号ＳＥＬ０〜ＳＥＬ３を全てまたは少なくとも一つを活性化するように構成される。ここで、セクタ選択情報ＳＩは種々の方法で提供され得る。例えば、セクタ選択情報ＳＩは列アドレスを用いて生成され得る。または、セクタ選択情報ＳＩは外部から提供され得る。
【００１８】
第１駆動回路２２０は、選択信号ＳＥＬ０〜ＳＥＬ３に応答して、ストリング選択ラインＳＳＬ０〜ＳＳＬ３に各々対応する信号ラインＳＳ０、ＳＳ１、ＳＳ２、ＳＳ３を動作モードに必要な電圧（以下、ストリング選択ライン電圧と称する）で駆動する。例えば、選択信号ＳＥＬ０が活性化され、選択信号ＳＥＬ１〜ＳＥＬ３が非活性化されるとき、信号ラインＳＳ０はストリング選択ライン電圧で駆動される反面、他の信号ラインＳＳ１〜ＳＳ３は、ストリング選択ライン電圧より低い電圧または接地電圧で駆動される。
【００１９】
第２駆動回路２３０は、ワードラインＷＬ０〜ＷＬ３１に各々対応する信号ラインＳ０〜Ｓ３１を動作モードに必要な電圧（例えば、パス電圧及びプログラム電圧）で各々駆動するように構成される。第２駆動回路２３０は、信号ラインＳ０〜Ｓ３１に各々連結されたドライバＤＲＶで構成される。ドライバＤＲＶのうちの一つは、ページアドレスにより選択され、他のドライバは選択されない。プログラム動作の際、第２駆動回路２３０の選択されたドライバは、対応する信号ラインをプログラム電圧で駆動し、第２駆動回路２３０の選択されなかったドライバは、対応する信号ラインをパス電圧で駆動する。
第３駆動回路２４０は、接地選択ラインＧＳＬに対応する信号ラインＧＳを駆動するように構成される。
【００２０】
続いて図１を参照すると、第２デコード及び駆動ブロック３００は、デコーダ３１０とスイッチ回路３２０とを含む。デコーダ３１０は、ブロック選択情報ＢＩに応答して、ブロックワードラインＢＬＫＷＬを選択的に活性化する。ブロックワードラインＢＬＫＷＬは、信号ラインＳＳ０〜ＳＳ３ｌ、Ｓ３１〜Ｓ０、ＧＳの電圧が電圧降下せず対応する信号ラインＳＳＬ０〜ＳＳＬ３、ＷＬ３１〜ＷＬ０、ＧＳＬに各々伝送されるように、高電圧で駆動される。スイッチ回路３２０は、信号ラインＳＳ０〜ＳＳ３、Ｓ３１〜Ｓ０、ＧＳと信号ラインＳＳＬ０〜ＳＳＬ３、ＷＬ３１〜ＷＬ０、ＧＳＬとの間に各々連結されたブロック選択トランジスタＢＳで構成され、ブロック選択トランジスタＢＳは、ブロックワードラインＢＬＫＷＬにより共通に制御される。ブロック選択トランジスタＢＳは、当分野でよく知られている高電圧トランジスタで構成される。ワードライン電圧発生回路４００は、動作モードに必要なワードライン電圧（例えば、読み出し電圧、プログラム電圧、パス電圧等）を生成するように構成される。
【００２１】
以上の説明で分かるように、選択されたセクタに対するプログラム／読み出し動作が行われるとき、選択されなかったセクタに属するストリング選択トランジスタは、ストリング選択ライン電圧より低い電圧で駆動される。かかる構造によれば、各セクタに属するストリング選択トランジスタが対応するストリング選択ラインにより独立的に制御されるので、プログラム動作の際、選択されなかったセクタに属するメモリセルに対するプログラムのディスターブの誘発を減少させることができる。また、各セクタに属するストリング選択トランジスタが対応するストリング選択ラインにより独立的に制御されるので、読み出し動作の際、選択されなかったセクタを通して流れる電流の消費を減少させることができる。
【００２２】
図３は、本発明によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。以下、本発明によるフラッシュメモリ装置のプログラム動作を参照図面に基づき詳細に説明する。
プログラム動作を行うために、先ず、セクタ選択情報ＳＩがフラッシュメモリ装置１０００に提供される。説明の便宜上、一つのセクタ（例えば、１００ａ）に対するプログラム動作が行われると仮定する。このような仮定によれば、第１デコード及び駆動ブロック２００のデコーダ２１０は、セクタ選択情報ＳＩによって選択信号ＳＥＬ０を活性化し、選択信号ＳＥＬ１〜ＳＥＬ３を非活性化する。第１駆動回路２２０のドライバは、活性化された選択信号ＳＥＬ０に応答して、信号ラインＳＳ０をストリング選択ライン電圧Ｖｓｓｌ１で駆動する。これと同時に、第１駆動回路２２０の他のドライバは、非活性化された選択信号ＳＥＬ１〜ＳＥＬ３に応答して、対応する信号ラインＳＳ１〜ＳＳ３をストリング選択ライン電圧Ｖｓｓｌ１より低い電圧Ｖｓｓｌ２で駆動する。
【００２３】
これと同時に、第１デコード及び駆動ブロック２００の第２駆動回路２３０は、ページアドレスに応答して選択されなかったワードラインに対応する信号ラインをパス電圧Ｖｐａｓｓで駆動する。信号ラインＳＳ０〜ＳＳ３、Ｓ０〜Ｓ３１、ＧＳは、第２デコード及び駆動ブロック３００を介して対応する信号ラインＳＳＬ０〜ＳＳＬ３、ＷＬ０〜ＷＬ３１、ＧＳＬに電気的に連結される。本実施の形態において、信号ラインＳＳ０〜ＳＳ３、Ｓ０〜Ｓ３１、ＧＳは、第１デコード及び駆動ブロック２００により駆動された後または駆動される前に、第２デコード及び駆動ブロック３００を介して対応する信号ラインＳＳＬ０〜ＳＳＬ３、ＷＬ０〜ＷＬ３１、ＧＳＬに電気的に連結することができる。以後、第１デコード及び駆動ブロック２００の第２駆動回路２３０は、ページアドレスに応答して選択されたワードラインに対応する信号ラインをプログラム電圧Ｖｐｇｍで駆動する。かかるバイアス条件下で、よく知られている方式によってプログラム動作が行われる。
【００２４】
本実施の形態において、上述したように、選択されなかったセクタに対応するストリング選択ラインに印加される電圧Ｖｓｓｌ２は、ストリング選択ライン電圧Ｖｓｓｌ１より低い。ストリング選択ライン電圧より低い電圧が選択されなかったセクタに属するストリング選択トランジスタに印加されるので、選択されなかったセクタに属するプログラム禁止されたセルに対するプログラムディスターブを減少させることができる。即ち、プログラム動作の際発生するストリング選択ラインとワードラインとの間のカップリングによりストリング選択ラインの電圧が増加し、その結果、プログラム禁止されたメモリセルのチャンネルが低くなる。これは、プログラム禁止されたメモリセルのプログラムディスターブを誘発する。本発明の場合、選択されなかったセクタのストリング選択ライン印加される電圧がストリング選択ライン電圧より低いので、カップリングによるストリング選択ラインの電圧増加は減少する。
【００２５】
選択されなかったセクタの選択のストリング選択ラインが種々に駆動できることは、当分野の通常の知識を習得した者に自明である。例えば、図４に示すように、ストリング選択ラインＳＳＬ０〜ＳＳＬ３は、初期に所定時間の間ストリング選択ライン電圧Ｖｓｓｌ１で駆動することができる。以後、選択されなかったセクタに属するストリング選択ラインは、ストリング選択ライン電圧Ｖｓｓｌ１より低い電圧Ｖｓｓｌ２で駆動される。
【００２６】
本発明によるフラッシュメモリ装置において、読み出し動作の場合、選択されなかったセクタに対応するストリング選択ラインの電圧は、選択されなかったセクタに属するストリング選択トランジスタをターンオフするように決定できる。または、選択されなかったセクタに対応するストリング選択ラインの電圧は、選択されなかったセクタに属するストリング選択トランジスタを介して流れる電流を制限するように決定できる。かかる読み出し方式によれば、読み出し動作の際、選択されなかったセクタを介して消費される電流を減少させることができる。
【００２７】
本発明において、四つのセクタで構成された例を説明したが、二つのセクタで構成されたアレイ構造にも本発明が適用できることは、当分野の通常の知識を習得した者に自明である、
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００２８】
【図１】本発明によるフラッシュメモリ装置を概略的に示すブロック図である。
【図２】図１に図示されたメモリセルアレイを概略的に示す回路図である。
【図３】本発明によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。
【図４】本発明の他の実施の形態によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。
【符号の説明】
【００２９】
１００    メモリセルアレイ
２００    第１デコード及び駆動ブロック
３００    第２デコード及び駆動ブロック
４００    ワードライン電圧発生ブロック
【図１】
2008176914.tif 000003
【図２】
2008176914.tif 000004
【図３】
2008176914.tif 000005
【図４】
2008176914.tif 000006