(57)【要約】【課題】メモリへのデータの書き込みを行う際に、メモリへの安定した電圧の供給を行うことができ、なおかつ無線での通信が可能な半導体装置及びその駆動方法を提供する。【解決手段】リーダライタから無線で信号を受信する期間と、リーダライタから無線で受け取った電力をメモリに供給する前に昇圧する期間とに分けて、半導体装置を動作させる。リーダライタから発信される信号には、信号の送信が終了するタイミングが情報として含まれている。信号の送信が終了するタイミングを、該信号を受信することにより把握する。そして、リーダライタからの信号の送信が終了した後、リーダライタから受け取った電力の昇圧を開始し、半導体装置内のメモリに供給する。【選択図】図１
2008181489.tif 000002
【特許請求の範囲】
【請求項１】
リーダライタから電波が送信されることで、アンテナ回路において生成された交流の電圧から、直流の電圧を生成する電源生成回路と、
前記交流の電圧を復調することでデータを抽出する復調回路と、
メモリと、
前記直流の電圧を昇圧し、前記メモリに供給する昇圧回路と、
前記データを用いて前記昇圧を開始するタイミングを情報として含む第１信号を生成する命令終了認識回路と、
前記データを用いて前記昇圧された直流の電圧が前記メモリに供給される期間を情報として含む第２信号を生成する昇圧時間制御回路と、
前記第１信号及び前記第２信号に従って、前記昇圧回路の動作を制御する昇圧可能認識回路と、
を有することを特徴とする半導体装置。
【請求項２】
リーダライタから電波が送信されることで、アンテナ回路において生成された交流の電圧から、直流の電圧を生成する電源生成回路と、
前記交流の電圧を復調することでデータを抽出する復調回路と、
メモリと、
前記直流の電圧を昇圧し、前記メモリに供給する昇圧回路と、
前記データを用いて前記昇圧を開始するタイミングを情報として含む第１信号を生成する命令終了認識回路と、
前記データを用いて前記昇圧された直流の電圧が前記メモリに供給される期間を情報として含む第２信号を生成する昇圧時間制御回路と、
前記第１信号及び前記第２信号に従って、前記昇圧回路の動作を制御する昇圧可能認識回路と、を有し、
前記昇圧を開始するタイミングは、前記データに含まれる、信号の送信が終了するタイミングの情報に従って定められることを特徴とする半導体装置。
【請求項３】
リーダライタから送信される電波を受信することで、交流の電圧を生成するアンテナ回路と、
前記交流の電圧から、直流の電圧を生成する電源生成回路と、
前記交流の電圧を復調することでデータを抽出する復調回路と、
メモリと、
前記直流の電圧を昇圧し、前記メモリに供給する昇圧回路と、
前記データを用いて前記昇圧を開始するタイミングを情報として含む第１信号を生成する命令終了認識回路と、
前記データを用いて前記昇圧された直流の電圧が前記メモリに供給される期間を情報として含む第２信号を生成する昇圧時間制御回路と、
前記第１信号及び前記第２信号に従って、前記昇圧回路の動作を制御する昇圧可能認識回路と、
を有することを特徴とする半導体装置。
【請求項４】
リーダライタから送信される電波を受信することで、交流の電圧を生成するアンテナ回路と、
前記交流の電圧から、直流の電圧を生成する電源生成回路と、
前記交流の電圧を復調することでデータを抽出する復調回路と、
メモリと、
前記直流の電圧を昇圧し、前記メモリに供給する昇圧回路と、
前記データを用いて前記昇圧を開始するタイミングを情報として含む第１信号を生成する命令終了認識回路と、
前記データを用いて前記昇圧された直流の電圧が前記メモリに供給される期間を情報として含む第２信号を生成する昇圧時間制御回路と、
前記第１信号及び前記第２信号に従って、前記昇圧回路の動作を制御する昇圧可能認識回路と、を有し、
前記昇圧を開始するタイミングは、前記データに含まれる、信号の送信が終了するタイミングの情報に従って定められることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記メモリはＥＥＰＲＯＭまたはフラッシュメモリであることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか１項において、薄膜トランジスタを用いることを特徴とする半導体装置。
【請求項７】
リーダライタから、信号の送信が終了する情報を無線で受け取った後に、メモリへ供給する電圧の昇圧を行うことを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを有し、なおかつ無線での通信を行うことができる半導体装置に関する。さらに本発明は、メモリにデータを書き込むタイミングを決める、該半導体装置の駆動方法に関する。
【背景技術】
【０００２】
コンピュータ技術の発展に伴って、非接触の情報認識に関する技術が実用化されつつあり、それに付随して非接触で安定的な動作を行うメモリが必要とされている。このような要望から、近年、非接触での通信が可能な無線タグの開発がなされている。
【０００３】
無線タグにはメモリとしての機能を有するものがあり、該メモリには、例えば無線タグ固有のデータ、内部の集積回路を動作させるプログラムのデータを記憶させることができる。
【０００４】
無線タグと、質問器とも呼ばれるリーダライタ間において送受信される電波の波長は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれに対してＩＳＯ規格などが設定されている。また、送受信の際の変調方式、復調方式も規格化されている。
【０００５】
無線タグを動作させる電源としての電力を電波から生成することが出来る無線タグは、メモリにデータを記憶させる際にも、電波から生成された電力を使用している。そして通常は、メモリにデータを記憶させるために、無線タグ内において、電波から得られた電圧を昇圧して用いている。
【０００６】
例えば特許文献１では、メモリにデータを書き込む際に、メモリに供給される電圧を３．３Ｖからより高い電圧の１２．０Ｖに切り替えている。
【特許文献１】特開２００６−２９３６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
無線タグへの電力伝送は、無線タグのアンテナと、リーダライタのアンテナの間の電磁結合によって行われる。無線で伝送された電力は、無線タグ内の整流回路を通して、電源用の電力に変換され、各種回路に供給される。また電波は、電力をリーダライタから無線タグに供給するための手段としてだけではなく、電波を変調することによってリーダライタから無線タグへの通信を行うための手段としても用いられる。
【０００８】
しかし、リーダライタから無線タグへの通信を行うために、リーダライタから発せられる電波を変調すると、無線タグへの電力の供給が不安定になりやすいという問題があった。図１７に、リーダライタから無線タグへの通信を行うのと並行して、メモリに供給する電圧の昇圧を行う際の、タイミングチャートを示す。図１７では、上から順に、アンテナが生成した交流電圧の時間変化、該交流電圧を整流することで得られる昇圧前の電圧ＶＤＤ１の時間変化、昇圧後の電圧であり、なおかつメモリに供給される電圧ＶＤＤ２の時間変化を示している。
【０００９】
図１７の期間２は、リーダライタから無線タグへの通信が停止している期間であり、生成された電圧ＶＤＤ１は安定している。一方、図１７の期間１は、リーダライタから無線タグへの通信を行っている期間である。期間１では、生成された電圧ＶＤＤ１が、無線信号の変調に同期して部分的に下降している。そのため期間１では、生成されたＶＤＤ１を昇圧することで得られる電圧ＶＤＤ２も、無線信号の変調に同期して部分的に下降している。
【００１０】
図１７から分かる様に、リーダライタから無線タグへの通信を行う際、電源生成部で生成された電圧ＶＤＤ１、さらに電圧ＶＤＤ１を昇圧することで得られる電圧ＶＤＤ２は不安定になりやすい。たとえ、無線タグにある電源生成部での電圧の供給能力の低下を保持容量により補ったとしても、完全に安定した電圧の供給は不可能であった。よって、リーダライタから無線タグへの通信が行われるのと並行して、メモリへのデータの書き込みを行う場合、昇圧回路を用いて昇圧を行ったとしても、安定した書き込み用の電圧を確保することは難しい。
【００１１】
上述した問題に鑑み、本発明は、メモリへのデータの書き込みを行う際に、メモリへの安定した電圧の供給を行うことができ、なおかつ無線での通信が可能な半導体装置及びその駆動方法の提供を課題とする。
【課題を解決するための手段】
【００１２】
本発明では、リーダライタから無線で信号を受信する期間と、リーダライタから無線で受け取った電力をメモリに供給する前に昇圧する期間とに分けて、半導体装置を動作させる。リーダライタから発信される信号には、信号の送信が終了するタイミング（ＥＯＦ：Ｅｎｄ  ｏｆ  Ｆｒａｍｅ）が情報として含まれている。本発明の半導体装置は、信号の送信が終了するタイミングを、該信号を受信することにより把握する。そして、リーダライタからの信号の送信が終了した後、リーダライタから受け取った電力の昇圧を開始し、半導体装置内のメモリに供給する。
【００１３】
具体的に本発明の半導体装置は、メモリと、昇圧回路と、リーダライタからの信号の送信が終了するタイミングを認識する命令終了認識回路と、命令終了認識回路において認識された該タイミングに従って、該昇圧回路における昇圧のタイミングを制御する昇圧可能認識回路とを有する。昇圧回路において昇圧された電圧はメモリに供給され、該メモリは昇圧された該電圧を用いてデータの書き込みを行う。
【００１４】
なお、リーダライタから送られてくる信号に、メモリへのデータの書き込みを指示する命令が含まれない場合も想定される。この場合、リーダライタからの信号の送信が終了した後に、リーダライタから受け取った電圧の昇圧を開始する必要は必ずしもない。メモリへのデータの書き込みを指示する命令があった場合にのみ、メモリに供給する電圧を昇圧するようにしても良い。
【００１５】
また本発明は、昇圧の安定化を図るものであり、昇圧回路によって昇圧された電圧を使用するメモリの構成は限定されない。
【００１６】
本発明の半導体装置は、アンテナを含んでいても良いし、アンテナを含まなくとも良い。アンテナを含まない場合、外部アンテナで生成された交流電圧を受け取るための入力端子を半導体装置が備えていればよい。
【発明の効果】
【００１７】
本発明は、リーダライタから信号が送信される期間と、昇圧を行う期間とに分けて半導体装置を動作させることにより、電波の変調による昇圧後の電圧の変動を抑え、安定した電圧をメモリに供給することが可能になる。そして、その結果、メモリへのデータの書き込みを安定して行うことができ、メモリの誤動作を防ぐことができる。
【００１８】
また本発明では、電波の変調による昇圧後の電圧の変動を抑えることができるので、電圧の変動を見越して昇圧回路の昇圧能力を下限に合わせる必要が無く、半導体装置の消費電力を削減することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
（実施の形態１）
図１に、リーダライタ１００と、該リーダライタ１００と無線で通信を行う本発明の半導体装置１０１のブロック図を示す。
【００２１】
半導体装置１０１は、半導体装置１０１と情報のやり取りを行うリーダライタ１００からの電波を受信するアンテナ回路１０２と、アンテナ回路１０２において電波を受信することで生成される交流電圧を整流して直流電圧を生成し、半導体装置１０１内の各種回路へ該電圧を供給する電源生成回路１０３と、アンテナ回路１０２において受信された電波に含まれる情報を抽出する復調回路１０４と、半導体装置１０１からリーダライタ１００へ情報を送るために電波を変調する変調回路１０５と、データを記憶できるメモリ１０６と、メモリ１０６に供給される電圧を昇圧するための昇圧回路１０７と、該昇圧回路１０７の動作を制御するための昇圧制御部１０８と、論理回路１０９とを有する。
【００２２】
アンテナ回路１０２はアンテナと、該アンテナに並列で接続されている共振容量とを有している。なおアンテナは、電波を受信して電気信号に変換できるものであれば良い。例えばアンテナとしてダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどを用いることができる。アンテナの種類によっては、必ずしも共振容量をアンテナ回路１０２に設ける必要はない。また、アンテナ回路１０２において無線で信号を送受信する方式は、電磁結合方式、電磁誘導方式、電波方式のいずれであってもよい。
【００２３】
また昇圧制御部１０８は、昇圧時間制御回路１１０と、命令終了認識回路１１１と、昇圧可能認識回路１１２とを有する。
【００２４】
次に本発明の半導体装置１０１の具体的な動作について説明する。アンテナ回路１０２は、アンテナと、該アンテナに並列で接続されている共振容量とを有している。そしてアンテナ回路１０２は、リーダライタからの電波を最初に受信し、電源生成回路１０３、復調回路１０４に受信した信号を伝達し、変調回路１０５からのデータをリーダライタへ送ることができる。電源生成回路１０３はアンテナ回路１０２が受信した電波を整流させ半導体装置１０１を動作させる電圧ＶＤＤ１を生成する。復調回路１０４はアンテナ回路１０２が受信した信号からデータを抽出することができ、論理回路１０９へと該データを送る。変調回路１０５はマンチェスター方式により、アンテナ回路１０２を介してリーダライタの信号にデータを重畳することができる。
【００２５】
メモリ１０６はデータの記憶、または記憶されたデータの読み出しが行える回路である。昇圧回路１０７は電源生成回路１０３から生成された電圧ＶＤＤ１を、所定の電圧ＶＤＤ２に昇圧できる。論理回路１０９は復調回路１０４で抽出されたデータを基に、昇圧時間制御回路１１０、命令終了認識回路１１１、メモリ１０６、変調回路１０５等、周辺回路の動作を制御する信号を生成することができる。昇圧時間制御回路１１０は、リーダライタからの書き込み命令を論理回路１０９で解析することで得られる書き込み信号により、メモリ１０６にデータを書き込む際に必要な電圧ＶＤＤ２をメモリ１０６に与える期間を決定し、メモリ１０６に情報を書き込む際に必要な電圧ＶＤＤ２をメモリ１０６に与える期間を情報として含む昇圧時間制御信号を、昇圧可能認識回路１１２へ送っている。命令終了認識回路１１１は検出したＥＯＦを基に、昇圧可能認識回路１１２へ命令終了認識信号を送っている。また命令終了認識回路１１１は、検出したＥＯＦを情報として含む命令終了認識信号を昇圧時間制御回路１１０にも送る。昇圧可能認識回路１１２は昇圧回路１０７の制御を行う。
【００２６】
図２は、リーダライタ１００から送信された電波を受信することでアンテナ回路１０２において生成された交流電圧と、電源生成回路１０３から出力された電圧ＶＤＤ１と、命令終了認識回路１１１から出力される命令終了認識信号の電圧と、昇圧時間制御回路１１０から出力される昇圧時間制御信号の電圧と、昇圧回路１０７からメモリ１０６に供給される電圧ＶＤＤ２のタイミングチャートを示している。
【００２７】
図２のタイミングチャートにおいて、期間Ａは、リーダライタ１００からのＥＯＦを情報として含む命令終了信号が、半導体装置１０１に完全に送信される前の期間に相当する。また期間Ｂは、リーダライタ１００からの命令終了信号の送信が終了した後の期間に相当する。
【００２８】
また図３に、図２の期間Ａにおいて、昇圧可能認識回路１１２に入力される命令終了認識信号及び昇圧時間制御信号、昇圧可能認識回路１１２から出力される昇圧可能認識信号の入出力図を示す。図４に、図２の期間Ｂにおいて、昇圧可能認識回路１１２に入力される命令終了認識信号及び昇圧時間制御信号、昇圧可能認識回路１１２から出力される昇圧可能認識信号の入出力図を示す。
【００２９】
図２の期間Ａでは、昇圧可能認識回路１１２に入力される昇圧時間制御信号はＬＯＷ（論理値０）の状態を維持している。そのため、昇圧可能認識回路１１２に入力される命令終了認識信号がＨＩＧＨ（論理値１）の状態であれＬＯＷ（論理値０）の状態であれ、昇圧可能認識回路１１２から出力される昇圧可能認識信号はＬＯＷ（論理値０）の状態を維持する。よって、昇圧回路１０７は電圧ＶＤＤ１の昇圧を行わない。
【００３０】
図２の期間Ｂでは、昇圧可能認識回路１１２に入力される命令終了認識信号がＨＩＧＨ（論理値１）の状態を維持している。命令終了認識信号がＨＩＧＨ（論理値１）の状態を維持し、さらに昇圧時間制御信号がＨＩＧＨ（論理値１）の状態になると、命令終了認識回路１１１によって昇圧可能認識信号がＨＩＧＨ（論理値１）の状態を維持する。よって、期間Ｂにおいて昇圧回路１０７は電圧ＶＤＤ１の昇圧を行う。電圧ＶＤＤ１が安定している状態で昇圧を行うため、メモリ１０６に供給される電圧ＶＤＤ２も安定する。そのためメモリ１０６におけるデータの書き込みも、安定して行うことができる。
【００３１】
次に、命令終了信号を半導体装置１０１が受信した後に、昇圧回路１０７が昇圧を行わない場合について説明する。
【００３２】
図５は、リーダライタ１００からの命令終了信号を半導体装置１０１が受信した際の、リーダライタ１００から送信された電波を受信することでアンテナ回路１０２において生成された交流電圧と、電圧ＶＤＤ１と、命令終了認識信号の電圧と、昇圧時間制御信号の電圧と、電圧ＶＤＤ２のタイミングチャートを示している。図５のタイミングチャートにおいて、期間Ａは、リーダライタ１００からのＥＯＦを情報として含む命令終了信号が、半導体装置１０１に完全に送信される前の期間に相当する。また期間Ｂは、リーダライタ１００からの命令終了信号の送信が終了した後の期間に相当する。
【００３３】
また図６に、図５の期間Ｂにおいて、昇圧可能認識回路１１２に入力される命令終了認識信号及び昇圧時間制御信号、昇圧可能認識回路１１２から出力される昇圧可能認識信号の入出力図を示す。
【００３４】
図５の期間Ｂでは、命令終了認識信号がＨＩＧＨ（論理値１）の状態になっているが、昇圧時間制御信号がＬＯＷ（論理値０）の状態を維持しているので、命令終了認識回路１１１によって昇圧可能認識信号がＬＯＷ（論理値０）となる。よって、期間Ｂにおいて昇圧回路１０７は電圧ＶＤＤ１の昇圧を行わない。
【００３５】
次に、半導体装置１０１が命令終了信号を解析出来なかった場合について説明する。
【００３６】
図７は、命令終了信号および書き込み信号を半導体装置１０１が解析出来なかった場合の、アンテナ回路１０２において生成された交流電圧と、電圧ＶＤＤ１と、命令終了認識信号の電圧と、昇圧時間制御信号の電圧と、電圧ＶＤＤ２のタイミングチャートを示している。図７のタイミングチャートにおいて、期間Ａは、リーダライタ１００からのＥＯＦを情報として含む命令終了信号が、半導体装置１０１に完全に送信される前の期間に相当する。また期間Ｂは、リーダライタ１００からの命令終了信号の送信が終了した後の期間に相当する。
【００３７】
また図８に、図７の期間Ｂにおいて、昇圧可能認識回路１１２に入力される命令終了認識信号及び昇圧時間制御信号、昇圧可能認識回路１１２から出力される昇圧可能認識信号の入出力図を示す。
【００３８】
命令終了信号を半導体装置１０１が解析できなかった場合、図７の期間Ｂに示すように、命令終了認識信号がＬＯＷ（論理値０）の状態となる。書き込み信号を半導体装置１０１が解析できなかった場合、図７の期間Ｂに示すように、昇圧時間制御信号がＬＯＷ（論理値０）の状態となる。命令終了認識信号がＬＯＷ（論理値０）の状態の場合に、昇圧時間制御信号がＬＯＷ（論理値０）の状態となると、命令終了認識回路１１１によって昇圧可能認識信号がＬＯＷ（論理値０）の状態となる。よって、期間Ｂにおいて昇圧回路１０７は電圧ＶＤＤ１の昇圧を行わない。
【００３９】
図９は、半導体装置１０１が書き込み信号は解析できたが命令終了信号を解析出来なかった場合の、アンテナ回路１０２において生成された交流電圧と、電圧ＶＤＤ１と、命令終了認識信号の電圧と、昇圧時間制御信号の電圧と、電圧ＶＤＤ２のタイミングチャートを示している。
【００４０】
図１０に、図９の期間Ｂにおける、命令終了認識信号と、昇圧時間制御信号と、昇圧可能認識信号の入出力図を示す。
【００４１】
命令終了信号を半導体装置１０１が解析できなかった場合、図９の期間Ｂに示すように、命令終了認識信号がＬＯＷ（論理値０）の状態となる。書き込み信号を半導体装置１０１が解析できた場合、図９の期間Ｂに示すように、昇圧時間制御信号がＨＩＧＨ（論理値１）の状態となる。命令終了認識信号がＬＯＷ（論理値０）の状態の場合に、昇圧時間制御信号がＨＩＧＨ（論理値１）の状態となると、命令終了認識回路１１１によって昇圧可能認識信号がＬＯＷ（論理値０）の状態となる。よって、期間Ｂにおいて昇圧回路１０７は電圧ＶＤＤ１の昇圧を行わない。
【００４２】
本発明は、リーダライタ１００から信号が送信される期間Ａと、昇圧を行う期間Ｂとに分けて半導体装置１０１を動作させることにより、電波の変調による昇圧後の電圧ＶＤＤ２の変動を抑え、安定した電圧ＶＤＤ２をメモリ１０６に供給することが可能になる。そして、その結果、メモリ１０６へのデータの書き込みを安定して行うことができ、メモリ１０６の誤動作を防ぐことができる。
【００４３】
本発明の半導体装置では、昇圧のタイミングを制御することができるメモリとして、半導体メモリ全般を用いることができる。例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の揮発性型メモリ、プログラマブルＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、有機メモリ等の不揮発性型メモリを用いることができる。また本実施の形態１は、メモリにデータを書き込む際の形態を示したが、記憶させたデータを消去する際にも昇圧を使用するメモリがある。例えばプログラマブルＲＯＭに含まれるＥＥＰＲＯＭ、フラッシュメモリは記憶させたデータを消去する際にも昇圧を使用するメモリである。本実施の形態１を用いることにより、メモリに記憶させたデータを安定して消去することができ、ＥＥＰＲＯＭ、フラッシュメモリのデータ消去時における誤動作をふせぐことができる。
【００４４】
（実施の形態２）
本実施の形態では、昇圧可能認識回路の具体的な回路構成の一例について説明する。
【００４５】
図１１に、昇圧可能認識回路の回路図を示す。本実施の形態では、昇圧可能認識回路はＡＮＤ回路からなり、２つの入力部にはそれぞれ昇圧時間制御回路からの昇圧時間制御信号、命令終了認識回路からの命令終了認識信号が入力されている。そして昇圧時間制御回路からは昇圧可能認識信号が出力される。昇圧可能認識回路に入力される昇圧時間制御信号及び命令終了認識信号が共にＨＩＧＨ（理論値１）のときのみ、昇圧可能認識信号がＨＩＧＨ（理論値１）となる。
【００４６】
（実施の形態３）
本実施の形態では、蓄電手段を有する本発明の半導体装置の構成について説明する。
【００４７】
図１２に、本実施の形態における半導体装置３０１のブロック図を示す。半導体装置３０１は、アンテナ回路３０２、電源生成回路３０３、復調回路３０４、変調回路３０５、メモリ３０６、昇圧回路３０７、論理回路３０９、昇圧制御部３０８、充放電制御回路３１３、蓄電手段３１４を有している。また昇圧制御部３０８は、昇圧時間制御回路３１０、命令終了認識回路３１１、昇圧可能認識回路３１２を有する。
【００４８】
アンテナ回路３０２は、アンテナと、該アンテナに並列で接続されている共振容量とを有しており、リーダライタ３００からの無線電波を最初に受信し電源生成回路３０３、復調回路３０４に受信信号を伝達し、変調回路３０５からのデータをリーダライタ３００へ送ることができる。電源生成回路３０３はアンテナ回路３０２が受信した電波を整流し半導体装置３０１を動作させる電圧ＶＤＤ１を生成する。生成された電圧ＶＤＤ１は充放電制御回路３１３に供給される。復調回路３０４はアンテナ回路３０２が受信した無線信号からデータを抽出することができ、論理回路３０９へとデータを送る。変調回路３０５はマンチェスター方式により、アンテナ回路３０２を介してリーダライタ３００の無線信号にデータを重畳することができる。
【００４９】
メモリ３０６はデータの記憶、または記憶されたデータの読み出しが行える回路である。昇圧回路３０７は電源生成回路３０３から生成された電圧ＶＤＤ１を、所定の電圧ＶＤＤ２に昇圧できる。論理回路３０９は復調回路３０４で抽出されたデータを基に、昇圧時間制御回路３１０、命令終了認識回路３１１、メモリ３０６、変調回路３０５等、周辺回路の動作信号等、所定の動作を制御することができる。昇圧時間制御回路３１０はリーダライタ３００からの書き込み命令を論理回路３０９で解析された書き込み信号により、メモリ３０６にデータを書き込む際に必要な電圧ＶＤＤ２をメモリ３０６に与える期間を決定する。そして、メモリ３０６にデータを書き込む際に必要な電圧ＶＤＤ２をメモリ３０６に与える期間を情報として含む昇圧時間制御信号を、昇圧可能認識回路３１２へ送っている。
【００５０】
命令終了認識回路３１１は、論理回路３０９で検出したＥＯＦを基に、昇圧可能認識回路３１２へ信号を送っている。また命令終了認識回路３１１は、検出したＥＯＦを情報として含む信号を昇圧時間制御回路３１０にも送る。昇圧可能認識回路３１２は昇圧回路３０７の制御を行っている。充放電制御回路３１３は電源生成回路３０３で生成される電圧ＶＤＤ１が半導体装置３０１を動作させるのに十分な電力を確保出来ている際、余分な電力を蓄電手段３１４に充電することができる。さらに充放電制御回路３１３は、昇圧回路３０７で昇圧される電圧ＶＤＤ１を安定的に昇圧させるために、蓄電手段３１４に充電されている電力を使い、電圧ＶＤＤ２を安定的に供給できる様にＶＤＤ１またはＶＤＤ２を補うことができる。
【実施例１】
【００５１】
本発明の半導体装置において用いられるトランジスタとして、多結晶半導体、微結晶半導体、アモルファス半導体を用いた薄膜トランジスタを用いることができる。また薄膜トランジスタの他に、単結晶シリコンを用いて形成されたトランジスタ、ＳＯＩを用いて形成されたトランジスタなども、用いることができる。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。また本発明の半導体装置に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。
【００５２】
図１６に、薄膜トランジスタを用いた本発明の半導体装置の断面図を、一例として示す。図１６に示す半導体装置は、ｐ型の薄膜トランジスタ７０１、ｎ型の薄膜トランジスタ７０２、７０３を有する。図１６ではｐ型の薄膜トランジスタ７０１が、電気的に接続された２つのゲート電極を有するダブルゲート構造であるが、シングルゲート構造またはそれ以上のゲート電極を有するマルチゲート構造であっても良い。また図１６ではｎ型の薄膜トランジスタ７０２、７０３が、それぞれ１つのゲート電極を有するシングルゲート構造であるが、電気的に接続された複数のゲート電極を有するマルチゲート構造であっても良い。
【００５３】
また図１６に示す半導体装置はアンテナ７０４を有する。図１６においてアンテナ７０４は、ｐ型の薄膜トランジスタ７０１、ｎ型の薄膜トランジスタ７０２、７０３が形成されている基板７０５上に形成されている。しかしアンテナ７０４は必ずしも基板７０５上に形成される必要はなく、別途形成した後、ｐ型の薄膜トランジスタ７０１、ｎ型の薄膜トランジスタ７０２、７０３などの薄膜トランジスタで形成される回路に、電気的に接続されていても良い。
【００５４】
またアンテナ７０４のコイル状であるが、受信する電波の周波数に合わせて、適宜その形状を変更することは可能である。
【００５５】
なお、薄膜の半導体膜を用いて形成された薄膜トランジスタは、単結晶の半導体膜を用いたトランジスタに比べて電流の供給能力が低い傾向にある。よって、薄膜トランジスタを用いて形成された半導体装置の場合、リーダライタから無線タグへの通信を行う際、昇圧後の電圧ＶＤＤ２がさらに不安定になりやすい。しかし本発明では、信号の通信を行う期間と、昇圧を行う期間とを分けて半導体装置を動作させることができるので、薄膜トランジスタを用いていても昇圧後の電圧ＶＤＤ２を安定化させやすい。
【００５６】
本実施例は、実施の形態１〜３と適宜組み合わせて実施することが可能である。
【実施例２】
【００５７】
図１３に、本発明の半導体装置の一形態を、斜視図で示す。
【００５８】
図１３において半導体装置５００は、基板５２０と、カバー材５２１とを有する。基板５２０、カバー材５２１として、ガラス基板、石英基板、プラスチック基板を用いることが出来る。
【００５９】
電源生成回路、復調回路、変調回路、論理回路、メモリ、昇圧回路、昇圧制御部を含む集積回路５２２と、アンテナ回路５２３とは、基板５２０上に形成されている。そしてカバー材５２１は、集積回路５２２及びアンテナ回路５２３を覆うように、基板５２０と重なっている。なおアンテナ回路５２３は基板５２０上にて形成されていても良いし、アンテナ回路５２３を別途用意して、基板５２０上に貼り付けても良い。
【００６０】
半導体装置５００とリーダライタとの間における通信は、キャリア（搬送波）として用いる電波を変調することで行うことが出来る。本実施例では９５０ＭＨｚのキャリアを用いた半導体装置の構成について示したが、キャリアの周波数はこれに限定されない。キャリアとして、１２５ｋＨｚ、１３．５６ＭＨｚなど様々な周波数の電波を用いることができる。信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することが出来る。変調の方式も振幅変調、周波数変調、位相変調など様々な方式があるが、特に限定はされない。
【００６１】
また本実施例では、電界を用いて通信を行う場合の半導体装置を例示しているので、アンテナ回路５２３としてダイポールアンテナを用いている。電界ではなく磁界を用いて通信を行う場合には、アンテナ回路５２３にコイル状のアンテナを用いることが出来る。
【００６２】
また本実施例では、アンテナ回路５２３を有する半導体装置５００の構成について説明しているが、本発明の半導体装置は必ずしもアンテナ回路５２３を有していなくとも良い。
【００６３】
本発明の半導体装置は、容量を含め、全て通常のＭＯＳのプロセスで形成することが可能である。
【００６４】
本実施例は、実施の形態１〜３、実施例１と適宜組み合わせて実施することが可能である。
【実施例３】
【００６５】
本発明の半導体装置では、メモリの動作を安定化させることができるので信頼性が高く、より広範な分野での利用が可能である。
【００６６】
図１４（Ａ）に、本発明の半導体装置１３０７が取り付けられた包装材１３０８で、販売用のお弁当１３０９を包装している様子を示す。包装材とは、ラップ、ペットボトル、トレイ、カプセルなど、対象物を包装するために成形が可能な、或いは成形された支持体に相当する。半導体装置１３０７内に商品の価格などを記録しておくことで、質問器としての機能を有するレジスターでお弁当１３０９の代金を清算することができる。
【００６７】
また例えば、商品のラベルに本発明の半導体装置を付けておき、該半導体装置を用いて商品の流通を管理するような利用の仕方も可能である。
【００６８】
図１４（Ｂ）に示すように、裏面が粘着性を有する商品のラベル１３１０などの支持体に、本発明の半導体装置１３１１を取り付ける。そして、半導体装置１３１１が取り付けられたラベル１３１０を、商品１３１２に装着する。商品１３１２に関する識別情報は、ラベル１３１０に貼り合わされた半導体装置１３１１から、無線で読み取ることが可能である。よって半導体装置１３１１により、流通の過程において、商品の管理が容易になる。
【００６９】
例えば、半導体装置１３１１内の集積回路が有するメモリとして、書き込みが可能な不揮発性メモリを用いている場合、商品１３１２の流通のプロセスを記録することができる。また商品の生産段階におけるプロセスを記録しておくことで、卸売業者、小売業者、消費者が、産地、生産者、製造年月日、加工方法などを把握することが容易になる。
【００７０】
本実施例は、実施の形態１〜３、実施例１、２と組み合わせて実施することが可能である。
【実施例４】
【００７１】
本実施例では、本発明の半導体装置の利用方法について説明する。図１５（Ａ）に示すように、書籍、ＤＶＤ、ＣＤなど内在している情報に価値を有する商品の場合、内在する情報全てを開示できるようにすると商品としての価値が下がり、かといって全く開示しないと商品としての価値が把握しにくいという問題を有している。
【００７２】
上記商品を本発明の半導体装置を取り付けた包装材で包装し、半導体装置に商品が有する情報の一部を記憶させておくことで、商品の価値を下げることなく、商品の価値を客に把握してもらうことができる。図１５（Ａ）に、書籍１１０１を、本発明の半導体装置１１０３を取り付けた包装材１１０２で包装している様子を示す。
【００７３】
そして、例えば携帯電話のような携帯情報端末に質問器としての機能を付加しておくことで、客が書籍１１０１の内容を一部把握することができる。図１５（Ｂ）に、携帯電話１１０４の表示部１１０５に、書籍１１０１の内容が表示されている様子を示す。
【００７４】
上記構成により、商品に内在している情報を全て開示せずとも、客が商品の内容を把握することが可能になる。
【００７５】
本実施例は、実施の形態１〜３、実施例１、２と組み合わせて実施することが可能である。
【実施例５】
【００７６】
本実施例では、命令終了認識回路、昇圧可能認識回路、昇圧時間制御回路の具体的な構成について説明する。
【００７７】
図１８（Ａ）に、命令終了認識回路の回路図を一例として示す。図１８（Ａ）に示す命令終了認識回路は、リセット付きＤ型フリップフロップ５０１と、ＡＮＤ５０２と、バッファ５０３とを有する。
【００７８】
ＡＮＤ５０２には、論理回路において抽出されたＥＯＦを含む、命令終了信号が入力されている。またＡＮＤ５０２には、リセット付きＤ型フリップフロップ５０１に保持されているデータを初期化するためのリセット信号（ＳｉｇＲＥＳ）が入力されている。そしてＡＮＤ５０２から出力される信号は、リセット付きＤ型フリップフロップ５０１に入力される。
【００７９】
リセット付きＤ型フリップフロップ５０１には、ＡＮＤ５０２から出力される信号の他に、メモリへのデータの書き込みを開始するタイミングを制御する信号（ＳｉｇＬＡＴ）が入力されており、また、リセット付きＤ型フリップフロップ５０１には、電源生成回路において生成される電圧ＶＤＤ１が与えられている。そして、リセット付きＤ型フリップフロップ５０１から出力される命令終了認識信号は、バッファ５０３によりその波形が整えられて命令終了認識回路から出力され、昇圧時間制御回路に入力される。
【００８０】
図１９に、昇圧時間制御回路の回路図を一例として示す。図１９に示す昇圧時間制御回路は、複数のバッファ５１０と、複数のＡＮＤ５１１と、複数のリセットセット付きＤ型フリップフロップ５１２と、複数のＮＡＮＤ５１３と、複数のインバータ５１４と、複数のＯＲ５１５と、マルチプレクサ５１６とを有する。そして、昇圧時間制御回路にはメモリに入力するデータが入力されており、図１９に示す昇圧時間制御回路では、Ｄ０〜Ｄ７で示す８ビットのデータが入力されている場合を例示している。
【００８１】
また昇圧時間制御回路には、命令終了認識信号と、１ビットのデータをメモリに書き込む時間を制御するための書き込み用クロック信号（ＣＬＫＷ）と、１ビットのデータをメモリから読み出す時間を制御するための読み出し用クロック信号（ＣＬＫＲ）と、リセットセット付きＤ型フリップフロップ５１２に保持されているデータを初期化するための、リセット信号（ＳｉｇＲＥＳ）と、メモリにデータが書き込まれるモード（書き込みモード）であることを認識するための書き込みモード選択信号（ＳｉｇＷＲＩＴＥ）と、メモリからデータが読み出されるモード（読み出しモード）であることを認識するための読み出しモード選択信号（ＳｉｇＲＥＡＤ）と、命令終了認識信号に従って昇圧時間制御回路が確実に動作するように、命令終了認識信号が昇圧時間制御回路に入力されたことを認識するための制御信号（ＳｉｇＣＯＵＮＴ）とが、入力されている。
【００８２】
８ビットのデータＤ０〜Ｄ７と、メモリにデータが書き込まれるモード（書き込みモード）であることを認識するための書き込みモード選択信号（ＳｉｇＷＲＩＴＥ）とが、書き込み信号に含まれる。
【００８３】
そして、２ビットのデジタル信号である昇圧時間制御信号が、昇圧時間制御回路から出力され、昇圧可能認識回路に入力される。図１９では、昇圧時間制御回路から出力される昇圧時間制御信号を、各ビットごとに昇圧時間制御信号Ａ、昇圧時間制御信号Ｂとして示している。
【００８４】
図１８（Ｂ）に、昇圧可能認識回路の回路図を一例として示す。図１８（Ｂ）に示す昇圧可能認識回路は、ＡＮＤ５３０と、複数のインバータ５３１と、複数のバッファ５３２と、複数のＯＲ５３３と、複数のマルチプレクサ５３４とを有している。そして、昇圧可能認識回路には、昇圧時間制御回路から出力された２ビットのデジタル信号である昇圧時間制御信号が、ビットごとに入力されている。
【００８５】
また、昇圧可能認識回路には、命令終了認識信号と、メモリへのデータの書き込みを開始するタイミングを制御する信号（ＳｉｇＬＡＴ）と、読み出しモードが開始されるタイミングを制御するための読み出し用タイミング制御信号（ＳｉｇＴＲ）と、メモリからデータが読み出されるモード（読み出しモード）であることを認識するための読み出しモード選択信号（ＳｉｇＲＥＡＤ）と、質問器から送られてきたデータのビット数が所定の値よりも多い場合にメモリへのデータの書き込みを無効にするためのビット数制御信号（ＳｉｇＢＩＴ）と、質問器から送信されたデータを全て受け取ることができたか否かを巡回冗長検査回路において検査した結果が情報として含まれる検査信号（ＳｉｇＣＲＣ）とが入力されている。
【００８６】
昇圧可能認識回路において、命令終了認識信号と、昇圧時間制御信号ＡとがＡＮＤ５３０に入力されることで、昇圧可能認識信号が生成される。そして２ビットのデジタル信号である昇圧可能認識信号は、昇圧可能認識回路から出力され、昇圧回路に入力される。
【００８７】
なお本実施例では、命令終了認識回路、昇圧時間制御回路、昇圧可能認識回路が完全に独立分離している形態について示したが、本発明はこの構成に限定されない。命令終了認識回路と、昇圧時間制御回路と、昇圧可能認識回路とが、完全に独立分離しておらず、互いに単数または複数のロジックゲートを共有していても良い。
【００８８】
本実施例は、実施の形態１〜３、実施例１〜４と組み合わせて実施することが可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の半導体装置のブロック図。
【図２】本発明の半導体装置のタイミングチャート。
【図３】命令終了認識信号、昇圧時間制御信号及び昇圧可能認識信号の入出力図。
【図４】命令終了認識信号、昇圧時間制御信号及び昇圧可能認識信号の入出力図。
【図５】本発明の半導体装置のタイミングチャート。
【図６】命令終了認識信号、昇圧時間制御信号及び昇圧可能認識信号の入出力図。
【図７】本発明の半導体装置のタイミングチャート。
【図８】命令終了認識信号、昇圧時間制御信号及び昇圧可能認識信号の入出力図。
【図９】本発明の半導体装置のタイミングチャート。
【図１０】命令終了認識信号、昇圧時間制御信号及び昇圧可能認識信号の入出力図。
【図１１】昇圧可能認識回路の回路図。
【図１２】本発明の半導体装置のブロック図。
【図１３】本発明の半導体装置の一形態を示す斜視図。
【図１４】本発明の半導体装置の利用形態を示す図。
【図１５】本発明の半導体装置の利用形態を示す図。
【図１６】本発明の半導体装置の断面図。
【図１７】従来の無線タグのタイミングチャート。
【図１８】命令終了認識回路の回路図と、昇圧可能認識回路の回路図。
【図１９】昇圧時間制御回路の回路図。
【符号の説明】
【００９０】
１００    リーダライタ
１０１    半導体装置
１０２    アンテナ回路
１０３    電源生成回路
１０４    復調回路
１０５    変調回路
１０６    メモリ
１０７    昇圧回路
１０８    昇圧制御部
１０９    論理回路
１１０    昇圧時間制御回路
１１１    命令終了認識回路
１１２    昇圧可能認識回路
３００    リーダライタ
３０１    半導体装置
３０２    アンテナ回路
３０３    電源生成回路
３０４    復調回路
３０５    変調回路
３０６    メモリ
３０７    昇圧回路
３０８    昇圧制御部
３０９    論理回路
３１０    昇圧時間制御回路
３１１    命令終了認識回路
３１２    昇圧可能認識回路
３１３    充放電制御回路
３１４    蓄電手段
５００    半導体装置
５０１    Ｄ型フリップフロップ
５０２    ＡＮＤ
５０３    バッファ
５１０    バッファ
５１１    ＡＮＤ
５１２    Ｄ型フリップフロップ
５１３    ＮＡＮＤ
５１４    インバータ
５１５    ＯＲ
５１６    マルチプレクサ
５２０    基板
５２１    カバー材
５２２    集積回路
５２３    アンテナ回路
５３０    ＡＮＤ
５３１    インバータ
５３２    バッファ
５３３    ＯＲ
５３４    マルチプレクサ
７０１    薄膜トランジスタ
７０２    薄膜トランジスタ
７０４    アンテナ
７０５    基板
１１０１    書籍
１１０２    包装材
１１０３    半導体装置
１１０４    携帯電話
１１０５    表示部
１３０７    半導体装置
１３０８    包装材
１３０９    弁当
１３１０    ラベル
１３１１    半導体装置
１３１２    商品
【図１】
2008181489.tif 000003
【図２】
2008181489.tif 000004
【図３】
2008181489.tif 000005
【図４】
2008181489.tif 000006
【図５】
2008181489.tif 000007
【図６】
2008181489.tif 000008
【図７】
2008181489.tif 000009
【図８】
2008181489.tif 000010
【図９】
2008181489.tif 000011
【図１０】
2008181489.tif 000012
【図１１】
2008181489.tif 000013
【図１２】
2008181489.tif 000014
【図１３】
2008181489.tif 000015
【図１４】
2008181489.tif 000016
【図１５】
2008181489.tif 000017
【図１６】
2008181489.tif 000018
【図１７】
2008181489.tif 000019
【図１８】
2008181489.tif 000020
【図１９】
2008181489.tif 000021