(57)【要約】【課題】メモリセルとしてＦｉｎ型ＦＥＴを採用し、かつ、メモリセルアレイのサイズが小さい半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１の方向に延在する複数のＦｉｎ型半導体と、Ｆｉｎ型半導体内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層とドレイン層との間のＦｉｎ型半導体内に設けられ、電気的に浮遊状態であり、データを格納するために多数キャリアを蓄積あるいは放出するボディＢと、隣接する２つのＦｉｎ型半導体の間にある第１の溝内に設けられた第１のゲート電極Ｇ１と、第１の溝に隣接し、隣接するＦｉｎ型半導体の間にある第２の溝に設けられた第２のゲート電極Ｇ２と、ドレイン層に接続され、第１の方向に延在するビット線ＢＬと、第１のゲート電極に接続され、第１の方向に対して直交する第２の方向に延在するワード線ＷＬと、ソース層に接続され、第２の方向に延在するソース線ＳＬとを備えている。【選択図】図１
2008218556.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する複数のＦｉｎ型半導体と、
前記Ｆｉｎ型半導体内に設けられたソース層と、
前記Ｆｉｎ型半導体内に設けられたドレイン層と、
前記ソース層と前記ドレイン層との間の前記Ｆｉｎ型半導体内に設けられ、電気的に浮遊状態であり、データを格納するために多数キャリアを蓄積あるいは放出するフローティングボディと、
隣接する２つの前記Ｆｉｎ型半導体の間にある第１の溝内に設けられた第１のゲート電極と、
前記第１の溝に隣接し、隣接する前記Ｆｉｎ型半導体の間にある第２の溝に設けられた第２のゲート電極と、
前記ドレイン層に接続され、前記第１の方向に延在するビット線と、
前記第１のゲート電極に接続され、前記第１の方向に対して直交する第２の方向に延在するワード線と、
前記ソース層に接続され、前記第２の方向に延在するソース線とを備えた半導体記憶装置。
【請求項２】
前記ソース層、前記ドレイン層、前記フローティングボディ、前記第１のゲート電極および前記第２のゲート電極は、データを格納するメモリセルを形成し、
前記ソース層は、該ソース層の両側にあり前記第１の方向に隣接する２つの前記メモリセルにおいて共用され、
前記ドレイン層は、該ドレイン層の両側にあり前記第１の方向に隣接する２つの前記メモリセルにおいて共用され、
前記第１のゲート電極は、該第１のゲート電極の両側にあり前記第２の方向に隣接する２つの前記メモリセルに共用され、
前記第２のゲート電極は、該第２のゲート電極の両側にあり前記第２の方向に隣接する２つの前記メモリセルに共用されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２のゲート電極は、前記第２の溝内において前記第１の方向に延在することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第２のゲート電極に接続され、前記第１の方向に延在するプレート線を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第２のゲート電極に接続され、前記第１の方向に延在するプレート線であって、前記ビット線のそれぞれに対応して設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
従来、ＦＢＣメモリの信号差（データ“０”と“１”との閾値電圧差）を大きくするために、ボディと基板（固定電位）との間の容量結合を大きくしていた。容量結合を大きくするためには、ＳＯＩ基板の埋込み絶縁膜(ＢＯＸ層)を薄くすることが考えられる。しかしながら、ＢＯＸ層を薄くすることは、ＦＢＣと混載されるロジックトランジスタの下にあるＢＯＸ層も薄くなる。これにより、ロジックトランジスタのソースあるいはドレインの容量が大きくなり、その結果、ロジックトランジスタの動作が遅くなる。さらに、薄いＢＯＸ層を有するＳＯＩ基板は高価である。そこで、ＦＢＣとしてＦｉｎ型ＦＥＴを採用する技術が開示されている（非特許文献１）。しかし、非特許文献１に記載のＦｉｎ型ＦＥＴを採用した場合、メモリセルアレイのサイズが大きいという問題がある。
【非特許文献１】T.Tanaka et al., “Scalability Study of a Capacitorless 1T-DRAM:From Single-gate PD-SOI to Double-gate FinDRAM”, IEDM Tech. Dig., pp.919-922, Dec. 2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリセルとしてＦｉｎ型ＦＥＴを採用し、かつ、メモリセルアレイのサイズが従来よりも小さい半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、第１の方向に延在する複数のＦｉｎ型半導体と、前記Ｆｉｎ型半導体内に設けられたソース層と、前記Ｆｉｎ型半導体内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記Ｆｉｎ型半導体内に設けられ、電気的に浮遊状態であり、データを格納するために多数キャリアを蓄積あるいは放出するフローティングボディと、隣接する２つの前記Ｆｉｎ型半導体の間にある第１の溝内に設けられた第１のゲート電極と、前記第１の溝に隣接し、隣接する前記Ｆｉｎ型半導体の間にある第２の溝に設けられた第２のゲート電極と、前記ドレイン層に接続され、前記第１の方向に延在するビット線と、前記第１のゲート電極に接続され、前記第１の方向に対して直交する第２の方向に延在するワード線と、前記ソース層に接続され、前記第２の方向に延在するソース線とを備えている。
【発明の効果】
【０００６】
本発明による半導体記憶装置は、メモリセルとしてＦｉｎ型ＦＥＴを採用し、かつ、メモリセルアレイのサイズを従来よりも小さくすることができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の回路図である。ＦＢＣメモリ装置は、メモリセルＭＣと、第１のダミーセルＤＣ０と、第２のダミーセルＤＣ１と、ワード線ＷＬＬ、ＷＬＲ（以下、ＷＬともいう）と、ダミーワード線ＤＷＬＬ，ＤＷＬＲ（以下、ＤＷＬともいう）と、ビット線ＢＬＬ、ＢＬＲ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、平均化線ＡＶＧＬ、ＡＶＧＲ（以下、ＡＶＧともいう）と、平均化トランジスタＴＡＶＬ、ＴＡＶＲ（以下、ＴＡＶともいう）と、プレート線ＰＬＬ，ＰＬＲ（以下、ＰＬともいう）と、ソース線ＳＬＬ、ＳＬＲ（以下、ＳＬともいう）と、ダミーソース線ＤＳＬＬ、ＤＳＬＲとを備えている。
【０００９】
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。メモリセルアレイＭＣＡＬ、ＭＣＡＲはセンスアンプＳ／Ａの両側に設けられている。ワード線ＷＬは、第２の方向としてのロウ（row）方向に延伸し、メモリセルＭＣの第１のゲート電極に接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右にｍ本ずつ設けられており、図１では、ＷＬＬ０〜ＷＬＬｍ−１およびＷＬＲ０〜ＷＬＲｍ−１で示されている。ｍは、例えば、２５６、５１２などの整数である。ビット線ＢＬは、第１の方向としてのカラム方向に延伸し、メモリセルＭＣのドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右にｎ本ずつ設けられている。図１では、ＢＬＬ０〜ＢＬＬｎ−１およびＢＬＲ０〜ＢＬＲｎ−１で示されている。ｎは、例えば、５１２、１０２４などの整数である。第１の方向および第２の方向は、互いに直交している。即ち、ワード線ＷＬとビット線ＢＬとは、互いに直交している。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの各交点に設けられている。これは、クロスポイント型セルと呼ばれている。尚、第２の方向（ロウ方向）と第１の方向（カラム方向）とは互いに入れ替えても差し支えない。
【００１０】
プレート線ＰＬは、ビット線ＢＬと同様に第１の方向に延伸し、メモリセルＭＣの第２のゲート電極に接続されている。プレート線ＰＬは、センスアンプＳ／Ａの左右にｎ／２本ずつ設けられている。図１では、ＰＬＬ０〜ＰＬＬ（ｎ／２−１）およびＰＬＲ０〜ＰＬＲ（ｎ／２−１）で示されている。即ち、プレート線ＰＬは、隣接する２本のビット線ＢＬに対して１本ずつ（共通に）設けられている。
【００１１】
ソース線ＳＬは、第２の方向に延伸し、メモリセルＭＣのソースに接続されている。ソース線ＳＬは、センスアンプＳ／Ａの左右にｍ本ずつ設けられており、図１では、ＳＬＬ０〜ＳＬＬｍ−１およびＳＬＲ０〜ＳＬＲｍ−１で示されている。即ち、ソース線ＳＬは、ワード線ＷＬに対応して設けられている。
【００１２】
データの読出し／書込み動作に先立って、ダミーセルＤＣ０およびＤＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶する。ダミーセルＤＣ０およびＤＣ１へのデータ書込みは、通常、電源投入直後に行われる。極性とは、データの論理値“０”または“１”を示す。ダミーセルＤＣ０およびＤＣ１は、メモリセルＭＣのデータを検出するときに基準電流Ｉｒｅｆを生成するために用いられる。基準電流Ｉｒｅｆは、データ“０”を格納するメモリセル（以下、“０”セルともいう）を流れる電流とデータ“１” を格納するメモリセル（以下、“１”セルともいう）を流れる電流とのほぼ中間の電流である。センスアンプＳ／Ａ内のカレントミラー回路（図示せず）がビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“０”または“１”を識別する。
【００１３】
尚、ダミーセルＤＣ０およびダミーセルＤＣ１は、ダミーワード線ＤＷＬの延伸する第２の方向に向かって交互に配列されている。基準電流Ｉｒｅｆを生成するために、ダミーセルＤＣ０およびダミーセルＤＣ１は同数ずつ設けられている。
【００１４】
ダミーワード線ＤＷＬは、第２の方向に延伸し、ダミーセルＤＣのゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられており、図１では、ＤＷＬＬおよびＤＷＬＲで示されている。ダミーソース線ＤＳＬＬ、ＤＳＬＲも、第２の方向に延伸し、ダミーセルＤＣのソースに接続されている。ダミーソース線は、センスアンプＳ／Ａの左右に１本ずつ設けられている。
【００１５】
平均化線ＡＶＧは、平均化トランジスタＴＡＶのゲートに接続されている。平均化トランジスタＴＡＶは隣り合う２つのビット線ＢＬ間に接続され、互いに直列に接続されている。平均化トランジスタＴＡＶは、データの読出し時にダミーセルＤＣ０およびダミーセルＤＣ１をそれぞれ同数短絡させることによって、ダミーセルＤＣ０およびＤＣ１に流れる電流を平均化し、基準電流Ｉｒｅｆを生成する。
【００１６】
図示しないが、ＦＢＣメモリ装置は、ビット線ＢＬの電位を接地電位にイコライジングするためにイコライジング線とイコライジングトランジスタとをさらに備えている。イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬとグランドとの間に接続されている。
【００１７】
図２は、第２の方向（ロウ方向）に隣接する４つのメモリセルＭＣを示す平面図である。複数のＦｉｎ型半導体（Ｆｉｎ）がストライプ状に第１の方向（カラム方向）へ延在している。Ｆｉｎ型半導体は、ＳＯＩ基板のＳＯＩ層をストライプ状にＢＯＸ（Buried Oxide）層までエッチングすることによって形成され得る。これにより、Ｆｉｎ型半導体は、ＢＯＸ層上に設けられる。Ｆｉｎ型半導体は、例えば、シリコンからなる。
【００１８】
ソース層Ｓ、ドレイン層ＤおよびボディＢは、Ｆｉｎ型半導体内に設けられている。ボディＢはソース層Ｓとドレイン層Ｄとの間に設けられている。ソース層Ｓおよびドレイン層ＤはＮ型半導体から成り、ボディＢはＰ型半導体から成る。即ち、メモリセルＭＣはＮ型ＭＩＳＦＥＴであるとする。ボディＢは、電気的に浮遊状態であり、データを格納するために多数キャリアを蓄積あるいは放出する。ボディＢに蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。
【００１９】
図２では図示されていないが、ソース層Ｓは、第１の方向において該ソース層Ｓの両側に隣接する２つのメモリセルＭＣに共用されていても構わない。ドレイン層Ｄも、第１の方向において該ドレイン層Ｄの両側に隣接する２つのメモリセルＭＣに共用されていても構わない。
【００２０】
隣接する２つのＦｉｎ型半導体の間には第１の方向に延びる溝が形成される。溝ＧＲ１とＧＲ２は、第２の方向に交互に現れ、ＧＲ１、ＧＲ２、ＧＲ１、ＧＲ２・・・のように配列される。ＧＲ１を第１の溝とし、ＧＲ２を第２の溝とすると、第１のゲート電極Ｇ１が第１の溝ＧＲ１内に設けられ、第２のゲート電極としてのプレート線ＰＬが第２の溝ＧＲ２内に設けられている。即ち、第１のゲート電極Ｇ１とプレート電極ＰＬとは、第２の方向に交互に埋め込まれている。これにより、第１のゲート電極Ｇ１は、第２の方向において該第１のゲート電極Ｇ１の両側に隣接する２つのメモリセルＭＣに共用されている。プレート線ＰＬは、第２の方向（ロウ方向）において該プレート線ＰＬの両側に隣接する２つのメモリセルＭＣに共用されている。第１のゲート電極Ｇ１は、ボディＢの第１の側面上に第１のゲート絶縁膜を介して設けられている。プレート線ＰＬは、第１の側面とは反対側のボディＢの第２の側面上に第２のゲート絶縁膜を介して設けられている。第１のゲート電極Ｇ１およびプレート線ＰＬは、ボディＢの両側面からボディＢへ電圧を印加することができるように構成されている。
【００２１】
１本のビット線ＢＬは、Ｆｉｎ型半導体と同様に第１の方向（カラム方向）へ延在し、第１の方向に隣接する複数のメモリセルＭＣのドレイン層Ｄにビット線コンタクトＢＬＣを介して接続されている。１本のソース線ＳＬは、第２の方向（ロウ方向）へ延在し、第２の方向に隣接する複数のメモリセルＭＣのソース層Ｓにソース線コンタクトＳＬＣを介して接続されている。１本のワード線ＷＬは、第２の方向へ延在し、第２の方向に隣接する複数のメモリセルＭＣの第１のゲート電極Ｇ１にゲートコンタクトＧＣ１を介して接続されている。１本のプレート線ＰＬは、第２の溝ＧＲ２内において第１の方向へ延在している。
【００２２】
第１のゲート電極Ｇ１およびプレート線ＰＬは、例えば、ポリシリコンで形成されている。プレート線ＰＬは、バックゲート（第２のゲート電極Ｇ２）としての機能とプレート線としての機能を兼ね備える。
【００２３】
図３は、図２の３−３線（第１の方向（カラム方向））に沿った１つのメモリセルＭＣの断面図である。ＢＯＸ層２０がシリコン基板１０上に設けられており、Ｆｉｎ型半導体（ＳＯＩ層）がＢＯＸ層２０上に設けられている。ソース層Ｓおよびドレイン層Ｄの各々が第１の方向に隣接するメモリセルＭＣに共有されている場合、ビット線ＢＬに沿った断面では、Ｆｉｎ型半導体内において、ソース層Ｓ、ボディＢ、ドレイン層Ｄが、Ｓ，Ｂ，Ｄ，Ｂ，Ｓ，Ｂ，Ｄ，Ｂ・・・の順に配列される。ソース層Ｓは、ソース線コンタクトＳＬＣを介してソース線ＳＬに接続されており、ドレイン層Ｄはビット線コンタクトＢＬＣを介してビット線ＢＬに接続されている。
【００２４】
ワード線ＷＬおよびソース線ＳＬは、第１層目の金属配線層に形成されており、層間絶縁膜３０内に設けられている。ビット線ＢＬは、第２層目の金属配線層に形成されている。
【００２５】
図４は、図２の４−４線（第２の方向（ロウ方向））に沿ったメモリセルＭＣの断面図である。この断面では、Ｆｉｎ型半導体、第１のゲート電極Ｇ１およびプレート線ＰＬが、Ｆｉｎ，Ｇ１、Ｆｉｎ、ＰＬ、Ｆｉｎ、Ｇ１、Ｆｉｎ、ＰＬ・・・の順に配列されている。ワード線ＷＬの直下のＦｉｎ型半導体には、ボディＢが設けられている。第１のゲート電極Ｇ１は、第１のゲート絶縁膜４１を介してボディＢに隣接している。プレート線ＰＬは、第２のゲート絶縁膜４２を介してボディＢに隣接している。これにより、第１のゲート電極Ｇ１およびプレート線ＰＬ（第２のゲート電極）は、ボディＢの電位を制御することができる。
【００２６】
図５は、本実施形態によるＦＢＣの斜視図である。第１のゲート電極Ｇ１は、第１の方向（カラム方向）において分断されており、第１の方向（カラム方向）に隣接するメモリセルＭＣに対しては個々に設けられている。一方、ワード線ＷＬは第２の方向（ロウ方向）に隣接する第１のゲート電極Ｇ１を互いに接続している。よって、第１のゲート電極Ｇ１は、第２の方向（ロウ方向）に隣接するメモリセルＭＣに対しては共通である。プレート線ＰＬは、第２の溝内で第１の方向（カラム方向）に連続的に延在しており、第１の方向（カラム方向）に隣接するメモリセルＭＣに対して共通である。
【００２７】
ソース線ＳＬは、第２の方向に隣接するソース層Ｓを互いに接続しているので、ソース線ＳＬは、第２の方向に隣接するメモリセルＭＣに対して共通である。ビット線ＢＬは、第１の方向に隣接するドレイン層Ｄを互いに接続しているので、ビット線ＢＬは、第１の方向に隣接するメモリセルＭＣに対して共通である。
【００２８】
図５を参照して分かるように、ビット線ＢＬおよびプレート線ＰＬは、Ｆｉｎ型半導体の延伸方向に延びている。ワード線ＷＬおよびソース線ＳＬは、Ｆｉｎ型半導体の延伸方向に対して直交方向へ延びている。
【００２９】
図６は、メモリセルＭＣの動作波形の具体例を示すタイミング図である。ｔ１において、選択ワード線ＷＬＬｉがダミーワード線ＤＷＬＲと同時に立ち上がる。これにより、メモリセルアレイＭＣＡＬにおいて選択ワード線ＷＬＬｉに接続されたメモリセルＭＣと、メモリセルアレイＭＣＡＲにおいてダミーワード線ＤＷＬＲに接続されたダミーセルＤＣとがセンスアンプＳ／Ａへ接続される。これと同時に、平均化線ＡＶＧＲも活性化され、ダミーセルＤＣ１とダミーセルＤＣ０とがショートする。これにより、メモリセルアレイＭＣＡＲから“１”セルに流れる電流Ｉ１と“０”セルに流れる電流I０の中間の値 （Ｉ１＋Ｉ０）／２がセンスアンプＳ／Ａに流れる。（Ｉ１＋Ｉ０）／２を基準電流Ｉｒｅｆとして用いる。
【００３０】
センスアンプＳ／Ａへのデータ読出し動作では、ワード線ＷＬＬ電位は書込み時と同様に高レベル電位に設定されるが、ビット線ＢＬ電位はデータ“１”の書込み時と比べて低い電位に設定される。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。“０”セルと “１”セルとは、ボディＢに蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の相違により、選択メモリセルの電流（セル電流Ｉｃｅｌｌ）は、“選択メモリセルが１”セルの場合と“０”セルの場合とで異なる。従って、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬからのセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとを比較することによって、メモリセルＣＭに格納されたデータの極性を判定する。センスアンプＳ／Ａは、さらに、このデータをラッチする。このように、センスアンプＳ／Ａは、メモリセルＭＣのデータを読み出す。
【００３１】
ｔ２からｔ３において、センスアンプＳ／Ａは、ラッチしていたデータをメモリセルＭＣへ再書き込み(restore)する。本実施形態では、選択メモリセルＭＣはデータ“０”を格納しているものとする。また、このセンスアンプＳ／Ａに接続されたダミーセルは、データ“１”を格納しているものとする。
【００３２】
データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソース線ＳＬはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。ダミーセルにデータ“１”を書き込む際も、同様である。
【００３３】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ−ドレイン間のｐｎ接合が大きく順方向にバイアスされる。ボディＢに蓄積されていたホールはドレイン層Ｄへ排出され、データ“０”がメモリセルＭＣに記憶される。ダミーセルにデータ“０”を書き込む際も、同様である。
【００３４】
本実施形態では、センスアンプＳ／Ａがデータをラッチした後、駆動されたビット線ＢＬＬの電位を、ビット線ＢＬＬに接続された選択メモリセルＭＣへ印加する。一方、本実施形態において、図示しないダミーセル書込み回路により駆動されたビット線ＢＬＲの電位を、ビット線ＢＬＲに接続されたダミーセルＤＣ０へ印加する。これにより、リストア動作が完了する。
【００３５】
ここで、ソース線電圧ＶＳＬおよびプレート線電圧ＶＰＬは終始一定である。例えば、ソース線電圧ＶＳＬは０Ｖ（接地電位）であり、プレート線電圧ＶＰＬは、−１Ｖである。
【００３６】
尚、図６に示す一連の動作は、データを外部へ読み出す動作、外部からのデータを書き込む動作およびリフレッシュ動作のいずれにも用いられる。リフレッシュ動作は、カラム選択線が駆動されない点でデータ読出し動作と異なるが、その他の動作はデータ読出し動作と同様である。また、メモリセルＭＣからセンスアンプＳ／Ａへ読み出したデータが外部からのデータと同じ極性の場合には、データ書込み動作は図６に示す動作となる。メモリセルＭＣからセンスアンプＳ／Ａへ読み出したデータが外部からのデータと逆極性の場合には、ビット線ＢＬＬの電位とＢＬＲの電位とが途中で反転するが、その他のデータ書込み動作は図６に示す動作と同じである。
【００３７】
以下、本実施形態の効果を説明する。
【００３８】
一般に、Ｆｉｎ型ＦＥＴは、ゲート電極がＦｉｎ型半導体の両側面および上面を被覆している。本実施形態では、ゲート電極をＦｉｎ型半導体の上部で分断し、Ｆｉｎ型半導体の両側面のゲートがそれぞれ独立した電圧をボディＢへ与えることができるように構成されている。Ｆｉｎ型半導体の一側面にあるゲート電極を第１のゲート電極Ｇ１とし、他方の側面にあるゲート電極をプレート線ＰＬとしている。このような構成により、メモリセルＭＣが完全空乏型ＦＢＣであっても、プレート線ＰＬにマイナスの電位を与えることで多数キャリアをボディＢ内に保持することが可能となる。
【００３９】
第２の方向に隣接する２つのメモリセルＭＣが第１のゲート電極Ｇ１を共有するためには、第１のゲート電極Ｇ１は、第１の方向に隣接するメモリセルＭＣごとに分離されていなければならない。第１のゲート電極Ｇ１が第１の方向に連続している場合、第１のゲート電極Ｇ１は、隣接する２つのＦｉｎ型半導体に形成された全メモリセルＭＣに対して共通となってしまい、結局、単一のメモリセルＭＣを選択することができないからである。同様の理由で、ワード線ＷＬは、Ｆｉｎ型半導体の延伸方向（第１の方向）に対して直交方向（第２の方向）に延在する必要がある。ワード線ＷＬは、第２の方向に隣接する第１のゲート電極Ｇ１に接続されている。
【００４０】
一方、ビット線ＢＬは、第１の方向へ延伸し、１つのＦｉｎ型半導体内に形成されたドレイン層Ｄに接続されている。これにより、ワード線が活性化されたときに、このワード線に対応し第２の方向に隣接するメモリセルＭＣのデータは、異なるビット線ＢＬに伝達される。また、センスアンプＳ／Ａが２次元配置されたメモリセルのうち選択メモリセルに正しくアクセスするためには、ワード線ＷＬはビット線ＢＬに垂直であることが必要であり、ワード線ＷＬはソース線ＳＬと平行であることが必要である。尚、プレート線ＰＬは、第１の方向に連続していて問題ない。
【００４１】
非特許文献１では、ワード線がＦｉｎ型半導体の延伸方向と平行に延在する。それに伴い、ビット線ＢＬがＦｉｎ型半導体の延伸方向と直交する方向へ延在する。ワード線がＦｉｎ型半導体と平行である場合、ワード線は、隣接する２つのＦｉｎ型半導体に対して共通にすることができず、各Ｆｉｎ型半導体に対応して設けなければならない。さらに、隣接する２つのワード線間の短絡や容量カップリングを防止するためには、ワード線間にスペースを設けなければならない。このため、従来、この余分なスペースの分だけ、装置のサイズを大きくせざるを得なかった。
【００４２】
これに対し、本実施形態では、第１のゲート電極Ｇ１は、第１の方向に隣接するメモリセルＭＣごとに分離されている。尚且つ、ワード線ＷＬは、第２の方向に延在している。このような構成を採用することによって、第１のゲート電極Ｇ１は第２の方向に隣接する２つのメモリセルＭＣに共用され得る。即ち、本実施形態は、隣接するワード線間のスペースを省略することができる。その結果、メモリ装置全体のサイズは、従来よりも小型化され得る。
【００４３】
本実施形態において、ワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬの各配線層は、異なっていてもよい。例えば、ソース線ＳＬが第１層目の金属配線層に形成され、ワード線ＷＬが第２層目の金属配線層に形成され、並びに、ビット線ＢＬが第３層目の金属配線層に形成されてもよい。
【００４４】
（第１の実施形態の変形例）
第１の実施形態において、第１のゲート電極Ｇ１およびプレート線ＰＬは、第１の溝ＧＲ１および第２の溝ＧＲ２内にＦｉｎ型半導体の上面レベルまで充填されていた。つまり、第１のゲート電極Ｇ１およびプレート線ＰＬは、直方体であった。しかし、第１のゲート電極Ｇ１およびプレート線ＰＬは、Ｆｉｎ型半導体の側面においてＦｉｎ型半導体の上面レベルまで被覆されていればよい。即ち、図７に示すように、第１のゲート電極Ｇ１およびプレート線ＰＬは、その上面の中央部において窪んでいてもよい。この場合、第１のゲート電極Ｇ１およびプレート線ＰＬは、第１の方向に垂直方向の断面において、第１および第２の溝ＧＲ１、ＧＲ２の内面に沿って凹状に形成される。第１および第２の溝ＧＲ１、ＧＲ２が第１のゲート電極Ｇ１およびプレート線ＰＬの材料としてのポリシリコンの厚さに対して充分広い場合には、図７に示すような形状になる。本変形例は、第１の実施形態と同様の効果を有する。
【００４５】
（第２の実施形態）
図８は、本発明に係る実施形態に従ったＦＢＣメモリ装置の平面図である。図９は、図８の９−９線に沿った断面図である。図１０は、図８の１０−１０線に沿った断面図である。図１１は、第２の実施形態によるＦＢＣメモリ装置の斜視図である。尚、第２の実施形態によるＦＢＣメモリ装置の回路図は、図１と同様である。
【００４６】
第１の実施形態では、プレート線ＰＬは、第２の溝内に形成され、第２のゲート電極（バックゲート）およびプレート線としての機能を兼ね備えていた。第２の実施形態では、第２のゲート電極Ｇ２は、バックゲートとしての機能を果たし、プレート線ＰＬとは別に設けられている。この場合、図８および図１１に示すように、第２のゲート電極（プレート）Ｇ２が第１のゲート電極Ｇ１と同様に第１の方向に隣接するメモリセルＭＣごとに分離されている必要がある。プレート線ＰＬは、ビット線ＢＬと同じ配線層で形成されている。第２の実施形態のその他の構成は第１の実施形態の構成と同様である。また、第２の実施形態の動作は、図６に示す動作と同様でよい。
【００４７】
第２の実施形態では、プレート線ＰＬを金属で配線しなければならない。従って、配線層の最小数は３つとなり、第１の実施形態のそれよりも１つ増える。例えば、図９に示すように、ソース線ＳＬが第１層目の金属配線層に形成され、ビット線ＢＬおよびプレート線ＰＬが第２層目の金属配線層に形成され、並びに、ワード線ＷＬが第３層目の金属配線層に形成される。図１０を参照すると、プレート線ＰＬが第２層目の金属配線層に形成されていることが分かる。第２の実施形態は、配線層の最小数が増えるものの、ポリシリコンの形状がＦｉｎの両側で対称であるので、製造が容易になるという利点がある。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４８】
（第２の実施形態の変形例）
第２の実施形態において、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、第１の溝ＧＲ１および第２の溝ＧＲ２内にＦｉｎ型半導体の上面レベルまで充填されていた。つまり、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、直方体であった。しかし、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、Ｆｉｎ型半導体の側面においてＦｉｎ型半導体の上面レベルまで被覆されていればよい。即ち、図１２に示すように、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、その上面の中央部において窪んでいてもよい。この場合、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、第１の方向に垂直方向の断面において、第１および第２の溝ＧＲ１、ＧＲ２の内面に沿って凹状に形成される。第１および第２の溝ＧＲ１、ＧＲ２が第１のゲート電極Ｇ１および第２のゲート電極Ｇ２の材料としてのポリシリコンの厚さに対して充分広い場合には、図１２に示すような形状になる。本変形例は、第２の実施形態と同様の効果を有する。
【００４９】
（第３の実施形態）
図１３は、本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の回路図である。第３の実施形態では、プレート線ＰＬが各ビット線ＢＬのそれぞれに対応して設けられている。各プレート線ＰＬは、それに対応するビット線ＢＬに接続されたセンスアンプＳ／Ａに接続されている。第３の実施形態のその他の構成は、第１の実施形態または第２の実施形態と同様でよい。
【００５０】
プレート線ＰＬが、各カラムのビット線ＢＬに対応して設けられ、センスアンプＳ／Ａに接続されている。このような構成を採用することによって、センスアンプＳ／Ａは特定のプレート線ＰＬを選択的に駆動させることができる。
【００５１】
図１４は、第３の実施形態によるＦＢＣメモリ装置の平面図である。プレート線ＰＬを各ビット線ＢＬのそれぞれに対応して設けるためには、第２の方向に隣接する２つの第２のゲート電極Ｇ２を互いに分離する必要がある。換言すると、第２の実施形態における第２のゲート電極Ｇ２を第１の方向に沿って２つに分割する必要があるといってもよい。そこで、第１の方向に延びるスペース部ＳＰが隣接する２つの第２のゲート電極Ｇ２間に設けられている。スペース部ＳＰには、Ｆｉｎ型半導体が設けられている。メモリセルＭＣはスペース部ＳＰ内のＦｉｎ型半導体には形成されておらず、このＦｉｎ型半導体は、第２の方向に隣接する第２のゲート電極Ｇ２を電気的に分離するために専用される。
【００５２】
このような構成を採用することによって、メモリセルの１単位を示すセルユニットＣＵは、第１の実施形態に比べて大きくなる。
【００５３】
しかし、センスアンプＳ／Ａは、ワード線ＷＬおよびプレート線ＰＬを用いることによって、それらの交点にあるメモリセルＭＣを選択することができる。これにより、センスアンプＳ／Ａは、ワード線ＷＬおよびプレート線ＰＬを選択的に駆動させることによって、選択メモリセルＭＣにデータを書き込むことができる。例えば、データ“０”を書き込む際に、センスアンプＳ／Ａは、ワード線ＷＬおよびプレート線ＰＬの電位を高電位に立上げる。これにより、ワード線ＷＬとプレート線ＰＬとの交点に位置するメモリセルＭＣは、第１のゲート電極（フロントゲート）Ｇ１および第２のゲート電極（バックゲート）Ｇ２の両方から電位変動を受け、ボディＢ内に蓄積されていたホールを効率よく短時間で放出することができる。データ“１” の書込み動作は、第１の実施形態の動作と同様でよい。
【００５４】
（第３の実施形態の変形例）
第３の実施形態において、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、第１の溝ＧＲ１および第２の溝ＧＲ２内にＦｉｎ型半導体の上面レベルまで充填されていてよい。つまり、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、直方体でよい。しかし、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、Ｆｉｎ型半導体の側面においてＦｉｎ型半導体の上面レベルまで被覆されていればよい。即ち、図１５に示すように、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、その上面の中央部において窪んでいてもよい。この場合、第１のゲート電極Ｇ１および第２のゲート電極Ｇ２は、第１の方向に垂直方向の断面において、第１および第２の溝ＧＲ１、ＧＲ２の内面に沿って凹状に形成される。第１および第２の溝ＧＲ１、ＧＲ２が第１のゲート電極Ｇ１および第２のゲート電極Ｇ２の材料としてのポリシリコンの厚さに対して充分広い場合には、図１５に示すような形状になる。本変形例は、第３の実施形態と同様の効果を有する。
【００５５】
上記実施形態において、メモリセルＭＣおよびダミーセルＤＣはＮ型ＦｉｎＦＥＴで形成されていた。しかし、メモリセルＭＣおよびダミーセルＤＣは、Ｐ型ＦｉｎＦＥＴでも構わない。ただし、この場合、ボディＢに蓄積される電荷は電子である。動作時におけるビット線およびワード線の電位は、上記の電位とは論理的に反転した電位となる。
【図面の簡単な説明】
【００５６】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の回路図。
【図２】第２の方向（ロウ方向）に隣接する４つのメモリセルＭＣを示す平面図。
【図３】図２の３−３線（第１の方向（カラム方向））に沿った１つのメモリセルＭＣの断面図。
【図４】図２の４−４線（第２の方向（ロウ方向））に沿ったメモリセルＭＣの断面図。
【図５】本実施形態によるＦＢＣの斜視図。
【図６】メモリセルＭＣの動作波形の具体例を示すタイミング図。
【図７】第１の実施形態の変形例に従ったＦＢＣメモリ装置の斜視図。
【図８】本発明に係る実施形態に従ったＦＢＣメモリ装置の平面図。
【図９】図８の９−９線に沿った断面図。
【図１０】図８の１０−１０線に沿った断面図。
【図１１】第２の実施形態によるＦＢＣメモリ装置の斜視図。
【図１２】第２の実施形態の変形例に従ったＦＢＣメモリ装置の斜視図。
【図１３】本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の回路図。
【図１４】第３の実施形態によるＦＢＣメモリ装置の平面図。
【図１５】第３の実施形態の変形例に従ったＦＢＣメモリ装置の斜視図。
【符号の説明】
【００５７】
Ｆｉｎ…Ｆｉｎ型半導体
Ｓ…ソース層
Ｄ…ドレイン層
Ｂ…ボディ
Ｇ１…第１のゲート電極
Ｇ２…第２のゲート電極
ＢＬ…ビット線
ＷＬ…ワード線
ＳＬ…ソース線
ＰＬ…プレート線
Ｇ１…第１の溝
Ｇ２…第２の溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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