(57)【要約】【課題】半導体記憶装置のメモリブロック終端における強誘電体キャパシタの形状および特性を向上させる。【解決手段】本発明の半導体記憶装置は、スイッチングＴｒ１４と、拡散層１５がＴｒ１４の拡散層１５に電気的に接続された選択Ｔｒ１９と、Ｔｒ１４の上方に形成され、Ｔｒ１４の拡散層１５に接続された下部電極、下部電極上に形成された強誘電体膜、強誘電体膜上に形成され、Ｔｒ１４の拡散層１５に接続された上部電極を有するメモリキャパシタＭ００と、Ｍ００と同じ構造を有し、選択Ｔｒ１９の上方に形成されたダミーキャパシタＤＣ００およびＤＣ０１と、選択Ｔｒ１９の拡散層１５とＤＣ００およびＤＣ０１の下部電極とを接続するＷ-プラグ１６と、Ｍ００、ＤＣ００、およびＤＣ０１の上方に形成されたビット線ＢＬと、ＤＣ００およびＤＣ０１の下部電極とＢＬとを接続するＡｌ-プラグ１７を有する。【選択図】図１
2008218842.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成され、第１のゲートおよび前記第１のゲートを挟んで対向して配置された第１の拡散層を有する第１のトランジスタと、
前記半導体基板の表面に形成され、第２のゲートおよび前記第２のゲートを挟んで対向して配置された第２の拡散層を有し、前記第２の拡散層の一方が前記第１の拡散層の一方に電気的に接続された第２のトランジスタと、
前記第１のトランジスタの上方に形成され、前記第１の拡散層の他方に接続された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、前記第１の拡散層の前記一方に接続された上部電極とを有するメモリキャパシタと、
前記第２のトランジスタの上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するダミーキャパシタと、
前記第２の拡散層の他方と前記ダミーキャパシタの下部電極とを接続する第１の導電性プラグと、
前記メモリキャパシタおよび前記ダミーキャパシタの上方に形成されたビット線と、
前記ダミーキャパシタの前記上部電極および前記強誘電体膜を貫通し、前記下部電極と前記ビット線とを接続する第２の導電性プラグを有することを特徴とする半導体記憶装置。
【請求項２】
半導体基板の表面に形成され、第１のゲートおよび前記第１のゲートを挟んで対向して配置された第１の拡散層を有する第１のトランジスタと、
前記第１のトランジスタの上方に形成され、前記第１の拡散層の一方に接続された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、前記第１の拡散層の他方に接続された上部電極とを有するメモリキャパシタと、
前記第１のトランジスタおよび前記メモリキャパシタからなるメモリセルが複数個直列に接続されたメモリブロックと、
前記半導体基板の表面に形成され、第２のゲートおよび前記第２のゲートを挟んで対向して配置された第２の拡散層を有し、前記第２の拡散層の一方が前記メモリブロックの一端の前記第１の拡散層に電気的に接続された第２のトランジスタと、
前記第２のトランジスタの上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するダミーキャパシタと、
前記第２の拡散層の他方と前記ダミーキャパシタの下部電極とを接続する第１の導電性プラグと、
前記メモリキャパシタおよび前記ダミーキャパシタの上方に形成されたビット線と、
前記ダミーキャパシタの前記上部電極および前記強誘電体膜を貫通し、前記下部電極と前記ビット線とを接続する第２の導電性プラグを有することを特徴とする半導体記憶装置。
【請求項３】
前記ダミーキャパシタに隣接する前記メモリキャパシタと前記ダミーキャパシタとの間隔が前記メモリブロックにおける前記メモリキャパシタ間の間隔に等しいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ダミーキャパシタは、２個の強誘電体キャパシタが対を成し、共通の下部電極と個別の上部電極とを持つことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタをメモリセルに有する半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体メモリは、低消費電力を備えた高信頼性の不揮発性半導体記憶装置として開発されている。その中でセルトランジスタ（Ｔ）のソース-ドレイン間に強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してこれをメモリセルとし、このメモリセルを複数個直列に接続したメモリブロックを有する強誘電体メモリ（例えば、「特許文献１〜３」を参照。）が高集積化の点で注目されている。
【０００３】
ところで、近年の半導体製造技術の進展に伴って、微細加工におけるマイクロローディング効果が問題となっている。マイクロローディング効果は、他の部分と比べてその寸法が異なる非周期的な個所で、レジストなどのマスク材が過剰にエッチングされ、マスク形状が縮小してしまうことから生じる。このため、従来の半導体記憶装置では、メモリキャパシタの加工に際して、メモリセルブロックの終端で、メモリセルが等間隔で配置されているメモリセルブロック内の他の部分に比べて、望ましい加工形状を得ることが困難であるという問題があった。
【０００４】
このような問題に対して、メモリセルブロック間に配置されるブロックセレクタ部にダミーの強誘電体キャパシタを配置する方法（「特許文献４」を参照。）が提案されている。しかしながら、ブロックセレクタ部は、メモリブロックの一端に配置されたブロック選択トランジスタと、メモリキャパシタの上方に形成されたビット線とブロック選択トランジスタとを接続するアスベクト比が非常に高いビット線コンタクトを有しており、マイクロローディング効果を改善するためのダミーキャパシタは、ビット線コンタクトを避けて配置されていた。すなわち、従来の半導体記憶装置では、ブロックセレクタ部にビット線コンタクトを配置しなければならない都合上、このダミーキャパシタをマイクロローディング効果に対して必ずしも有効に配置できるとは限らないという問題があった。また、マイクロローディング効果の改善を優先すると、ブロックセレクタ部の面積が必要以上に増大してしまうという問題もあった。
【特許文献１】特開平１０−２５５４８３号公報
【特許文献２】特開平１１−１７７０３６号公報
【特許文献３】特開２００１−２５７３２０号公報
【特許文献４】特開２００２−９４０２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリブロック終端における強誘電体キャパシタの形状および特性を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板の表面に形成され、第１のゲートおよび前記第１のゲートを挟んで対向して配置された第１の拡散層を有する第１のトランジスタと、前記半導体基板の表面に形成され、第２のゲートおよび前記第２のゲートを挟んで対向して配置された第２の拡散層を有し、前記第２の拡散層の一方が前記第１の拡散層の一方に電気的に接続された第２のトランジスタと、前記第１のトランジスタの上方に形成され、前記第１の拡散層の他方に接続された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、前記第１の拡散層の前記一方に接続された上部電極とを有するメモリキャパシタと、前記第２のトランジスタの上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するダミーキャパシタと、前記第２の拡散層の他方と前記ダミーキャパシタの下部電極とを接続する第１の導電性プラグと、前記メモリキャパシタおよび前記ダミーキャパシタの上方に形成されたビット線と、前記ダミーキャパシタの前記上部電極および前記強誘電体膜を貫通し、前記下部電極と前記ビット線とを接続する第２の導電性プラグを有することを特徴とする半導体記憶装置が提供される。
【０００７】
また、本発明の別の一態様によれば、半導体基板の表面に形成され、第１のゲートおよび前記第１のゲートを挟んで対向して配置された第１の拡散層を有する第１のトランジスタと、前記第１のトランジスタの上方に形成され、前記第１の拡散層の一方に接続された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成され、前記第１の拡散層の他方に接続された上部電極とを有するメモリキャパシタと、前記第１のトランジスタおよび前記メモリキャパシタからなるメモリセルが複数個直列に接続されたメモリブロックと、前記半導体基板の表面に形成され、第２のゲートおよび前記第２のゲートを挟んで対向して配置された第２の拡散層を有し、前記第２の拡散層の一方が前記メモリブロックの一端の前記第１の拡散層に電気的に接続された第２のトランジスタと、前記第２のトランジスタの上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するダミーキャパシタと、前記第２の拡散層の他方と前記ダミーキャパシタの下部電極とを接続する第１の導電性プラグと、前記メモリキャパシタおよび前記ダミーキャパシタの上方に形成されたビット線と、前記ダミーキャパシタの前記上部電極および前記強誘電体膜を貫通し、前記下部電極と前記ビット線とを接続する第２の導電性プラグを有することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、強誘電体キャパシタの加工におけるマイクロローディング効果を効果的に抑制できるので、メモリブロック終端における強誘電体キャパシタの形状および特性を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１０】
図１は、本発明の実施例に係わる半導体記憶装置の構造を示す断面図である。ここでは、一例として、８つのメモリセル１１が直列に接続されたメモリブロック１２とそのブロックセレクタ部１３にかかわる部分（以下、「チェーンユニット」という。）を示した。また、ここでは、図の煩雑さを避けるために、半導体基板および層間絶縁膜のハッチングは省略した。さらに、図１の一点鎖線Ａ-Ａは、図２の平面図の位置を示している。
【００１１】
本発明の実施例に係わる半導体記憶装置は、８個のメモリセル１１が直列に接続されたメモリブロック１２、メモリブロック１２の上方にメモリブロック１２の長手方向（図１では、紙面左右方向。）に沿って形成されたビット線（以下、「ＢＬ」という。）、およびメモリブロック１２を選択してＢＬに電気的に接続するためのブロックセレクタ部１３を備えている。
【００１２】
メモリブロック１２の一端はスイッチングトランジスタ１４（以下、「スイッチングＴｒ１４」という。）の拡散層１５を介してブロックセレクタ部１３に接続され、メモリブロック１２の他端はＭ１配線１８とビアコンタクトを介してＭ３層のプレート配線（以下、「ＰＬ」という。）に接続されている。
【００１３】
以下、便宜的に、半導体基板表面のトランジスタが形成されている領域をＴｒ層、Ｔｒ層上方の強誘電体キャパシタが形成されている領域をＣａｐａ層、Ｃａｐａ層上方の第１の配線層をＭ１層、Ｍ１層上方のＢＬが形成されている第２の配線層をＭ２層、Ｍ２層上方のＳｔｉｔｃｈ配線等が形成されている第３の配線層をＭ３層という。
【００１４】
メモリセル１１は、Ｔｒ層に形成されたスイッチングＴｒ１４とＣａｐａ層に形成された強誘電体キャパシタからなるセルキャパシタ（以下、「Ｍ００〜Ｍ０７」という。）を有し、スイッチングＴｒ１４のソース-ドレイン間にＭ００の両端がそれぞれ接続されている。
【００１５】
すなわち、スイッチングＴｒ１４の一方の拡散層１５とＭ００の下部電極とがタングステンプラグ１６（以下、「Ｗ-プラグ１６」という。）で接続され、スイッチングＴｒ１４の他方の拡散層１５とＭ００の上部電極とがアルミプラグ１７（以下、「Ａｌ-プラグ１７」という。）、Ｍ１配線１８、および別のＷ-プラグ１６で接続されている。
【００１６】
スイッチングＴｒ１４のゲートにはワード線（以下、「Ｗ０〜Ｗ７」という。）が接続され、各ゲート配線（Ｗ０〜Ｗ７）は抵抗値を下げるためにそれぞれＭ３層の配線でシャントされている。
【００１７】
ブロックセレクタ部１３は、Ｔｒ層に形成された選択トランジスタ１９（以下、「選択Ｔｒ１９」という。）とダミートランジスタ（以下、「ＤＴ」という。）、および選択Ｔｒ１９とＢＬを接続するビット線コンタクト２０（以下、「ＢＬコンタクト２０」という。）を備えている。
【００１８】
ＤＴの一方の拡散層１５はスイッチングＴｒ１４の他方の拡散層１５と共通に形成され、ＤＴの他方の拡散層１５は選択Ｔｒ１９の一方の拡散層１５と共通に形成され、選択Ｔｒ１９およびＤＴのゲートには一対のブロック選択線ＢＳおよび/ＢＳ（/ＢＳは、この信号がＢＳの相補的な信号であることを示している。）が接続されている。
【００１９】
ＤＴは、チャネル領域に適当な不純物を注入してトランジスタの閾値を下げ、ゲート電圧が負の場合でもＯＮ状態を保つよう形成されており、等価的に単なる拡散層配線と同等である。これは、いわゆるホールデッドビット線構成（詳細については、「特許文献２」を参照。）を取るために導入されている。
【００２０】
ＢＬコンタクト２０は、図１に示したように、強誘電体キャパシタからなる２つのダミーキャパシタ（以下、「ＤＣ００およびＤＣ０１」という。）、２つのＷ-プラグ１６、１つのＡｌ-プラグ１７、およびＭ１層に形成された孤立したＭ１配線１８を備えている。
【００２１】
ＤＣ００およびＤＣ０１は、Ｍ００〜Ｍ０７と同様の構造でＣａｐａ層に形成されている。強誘電体キャパシタの構造および形成方法の詳細については、図６を用いて後述する。
【００２２】
選択Ｔｒ１９の拡散層１５とＤＣ００およびＤＣ０１の下部電極とは第１のＷ-プラグ１６で接続され、ＤＣ００およびＤＣ０１の下部電極と孤立したＭ１配線１８とはＡｌ-プラグ１７で接続され、孤立したＭ１配線１８とＢＬとは第２のＷ-プラグ１６で接続されている。
【００２３】
ここで、重要なことは、Ｍ００〜Ｍ０７においては、上部電極のそれぞれにＡｌ-プラグ１７が接続されているのに対して、ＤＣ００およびＤＣ０１では、Ａｌ-プラグ１７が２つの上部電極の間を貫通して下部電極に接続されていることである。このような構造とすることで、メモリブロック１２内のＡｌ-プラグ１７とブロックセレクタ部１３のＡｌ-プラグ１７を同時に形成することができる。形成方法の詳細については、図４および図５を用いて後述する。
【００２４】
図２は、本発明の実施例に係わる半導体記憶装置のチェーンユニットの構造を示す平面図である。ここでは、図１に対応したメモリブロック１２およびブロックセレクタ部１３を一対のビット線ペア（ＢＬおよび/ＢＬ）について示した。また、図をわかりやすくするため、層間絶縁膜のハッチングは省略し、層間絶縁膜の下にあるＭ００〜Ｍ０７およびＤＣ００、ＤＣ０１の上部電極と、Ｗ０〜Ｗ７およびＢＳ、/ＢＳを示した。さらに、図２の一点鎖線Ｂ-Ｂは図１の断面の位置を示している。
【００２５】
本発明の実施例に係わる半導体記憶装置は、ＢＬ方向（図２では、紙面左右方向。）に沿って配置されたＤＣ００、ＤＣ０１、およびＭ００〜Ｍ０７を有するチェーンユニットが、ワード線方向（図２では、紙面上下方向。）に沿って繰り返し配置されている。
【００２６】
メモリブロック１２では、図２に示したように、Ｍ００〜Ｍ０７の上部電極のほぼ中央にＡｌ-プラグ１７が接続され、Ｗ-プラグ１６は対を成すセルキャパシタ（Ｍ００とＭ０１、Ｍ０２とＭ０３、Ｍ０４とＭ０５、およびＭ０６とＭ０７）の両側に配置されている。
【００２７】
一方、ブロックセレクタ部１３では、Ａｌ-プラグ１７は、ＤＣ００およびＤＣ０１の上部電極の間を貫通して下部電極に接続されている。
【００２８】
図３は、本発明の実施例に係わる半導体記憶装置を示す回路図である。ここでは、主に、図１および図２に対応した一対のビット線ペアについてそのチェーンユニットを示した。また、図１および図２に対応する構成部分には同じ符号を使用した。
【００２９】
本発明の実施例に係わる半導体記憶装置は、一対のＢＬおよび/ＢＬと、ＢＬおよび/ＢＬにそれぞれ一端が接続された２つチェーンユニット３１および３２とを備え、ポールデッドビット線構成を取っている。
【００３０】
チェーンユニット３１および３２は、それぞれ８つのメモリセル１１を有するメモリブロック１２と、選択Ｔｒ１９、ＤＴ、およびＢＬコンタクト２０を有するブロックセレクタ部１３を備えている。
【００３１】
チェーンユニット３１の一端はＢＬコンタクト２０を介してＢＬに接続され、他端はＰＬに接続されている。チェーンユニット３２の一端はＢＬコンタクト２０を介して/ＢＬに接続され、他端は/ＰＬ（/ＰＬはＰＬと相補的な関係にあるプレート線。）に接続されている。
【００３２】
チェーンユニット３１のメモリブロック１２は、スイッチングＴｒ１４とＭ００が並列に接続されたメモリセル１１が８個直列に接続され、それぞれのスイッチングＴｒ１４のゲートにはＷ０〜Ｗ７が接続されている。
【００３３】
チェーンユニット３１のブロックセレクタ部１３は、選択Ｔｒ１９のドレインがＤＴを介してメモリブロック１２の一端に接続され、選択Ｔｒ１９のソースがＢＬコンタクト２０を介してＢＬに接続され、選択Ｔｒ１９のゲートにはＢＳが接続されている。
【００３４】
チェーンユニット３２は、ブロックセレクタ部１３の接続を除いて、チェーンユニット３１と同様である。すなわち、チェーンユニット３２では、選択Ｔｒ１９のドレインが直接メモリブロック１２の一端に接続され、選択Ｔｒ１９のソースがＤＴとＢＬコンタクト２０を介して/ＢＬに接続され、選択Ｔｒ１９のゲートには/ＢＳが接続されている。  
このような構成とすることで、ホールデッドビット線構成が達成されている。
【００３５】
次に、上述した構成を持つ半導体記憶装置の製造工程について説明する。  
図４および図５は、本発明の実施例に係わる半導体記憶装置の製造方法を示す断面図である。ここでは、主に、ブロックセレクタ部１３およびその隣接するメモリブロック１２にかかわる部分を示した。さらに、図１と同様に、半導体基板および層間絶縁膜のハッチングは省略した。
【００３６】
本発明の実施例に係わる半導体記憶装置の製造方法は、Ｔｒ層にスイッチングＴｒ１４、選択Ｔｒ１９、およびＤＴを形成する工程（ＳＴ１）と、Ｃａｐａ層に強誘電体キャパシタを形成する工程（ＳＴ２）と、強誘電体キャパシタの上部にＡｌ-プラグ１７を形成する工程（ＳＴ３）と、Ａｌ-プラグ１７の上部（Ｍ１層）にＭ１配線１８を形成する工程（ＳＴ４）と、必要なコンタクトを形成した後Ｍ２層にＢＬを形成する工程（ＳＴ５）とを備えている。
【００３７】
ＳＴ１では、半導体基板表面にスイッチングＴｒ１４、選択Ｔｒ１９、およびＤＴが形成され、全面に第１の層間絶縁膜が堆積され、ＣＭＰ技術によって平坦化される。その後、強誘電体キャパシタの下部電極と拡散層１５を接続するためのＷ-プラグ１６、および後のＳＴ４で形成されるＭ１配線１８と拡散層１５を接続するためのＷ-プラグ１６の下部が形成される。
【００３８】
ＳＴ２では、まず、強誘電体キャパシタを構成する電極膜ＢＥ、ＴＥおよび強誘電体膜ＦＥ、例えば、下部電極（ＢＥ）としてバリアメタルＴｉＡｌＮ（３０ｎｍ）／Ｉｒ（１２０ｎｍ）、強誘電体膜（ＦＥ）としてＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（１００ｎｍ）、上部電極（ＴＥ）としてＳｒＲｕＯ３（１０ｎｍ）／ＩｒＯ２（７０ｎｍ）が堆積される。（図４（ａ））。
【００３９】
次に、強誘電体キャパシタを形成するためのマスク４１が形成される。（図４（ｂ））  ここでのマスク４１は、ハードマスク、例えば、下からＡｌ２Ｏ３／ＳｉＯ２、あるいは、ＴｉＡｌＮ／Ａｌ２Ｏ３／ＳｉＯ２等を用いる。
【００４０】
このハードマスクは、少なくともsilicon oxide film（ＳｉＯｘ膜：例えばＳｉＯ２膜）、aluminum oxide film（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、silicon aluminum oxide film（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、zirconium oxide film（ＺｒＯｘ膜：例えばＺｒＯ２膜）、silicon nitride film（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、titanium aluminum nitride (ＴｉＡｌｘＮｙ膜（ｘ＝１％〜９９％）： 例えばＴｉＡｌ0.5Ｎ0.5)、又はこれらを組み合わせた積層膜で形成されている。
【００４１】
ただし、マスク４１に必ずしもハードマスクを用いる必要はなく、場合によっては、フォトレジストを用いても構わない。
【００４２】
次に、ＲＩＥ法を用いて、強誘電体キャパシタ（Ｍ００〜Ｍ０７、ＤＣ００およびＤＣ０１）を加工する。（図４（ｃ））  高温ＲＩＥ（２００Ｃ以上）を用いる場合は、マスク４１にはハードマスクが適している。エッチング加工後、マスク４１は残しても良いし、無くしても良い。以下の図５には、マスク４１を残さない場合を示した。（マスク４１を残す場合については、後述の図７を参照。）。
【００４３】
ＳＴ３では、水素保護膜（図示せず。）、および第２の層間絶縁膜が堆積され、ＣＭＰ技術によって平坦化され、Ｍ００〜Ｍ０７の上部電極へのＡｌ-プラグ１７、およびＤＣ００、ＤＣ０１の下部電極へのＡｌ-プラグ１７が同時に形成される。（図５（ｄ））。
【００４４】
ここで、水素保護膜としては、少なくともsilicon oxide film（ＳｉＯｘ膜：例えばＳｉＯ２膜）、aluminum oxide film（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、silicon aluminum oxide film（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、zirconium oxide film（ＺｒＯｘ膜：例えばＺｒＯ２膜）、silicon nitride film（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、またはこれらを組み合わせた積層膜が使用される。
【００４５】
ＳＴ４では、対を成すセルキャパシタの両側にあるＳＴ１で形成されたＷ-プラグ１６（下部）の上部にさらにＷ-プラグ１６が形成される。（図５（ｅ））  ここで、Ｗ-プラグ１６を先に形成して、その後にＳＴ３のＡｌ-プラグ１７を形成することもできる。
【００４６】
次に、Ｍ００〜Ｍ０７の上部電極とスイッチングＴｒ１４の拡散層１５を接続するためのＭ１配線１８、およびＤＣ００およびＤＣ０１の下部電極とＢＬを接続するための孤立したＭ１配線１８が形成される。（図５（ｆ））。
【００４７】
ＳＴ５では、第３の層間絶縁膜が堆積され、ＣＭＰ技術によって平坦化された後、Ｍ２層にＢＬが形成される。さらに、同様にして、Ｍ３層にＰＬ、Ｓｔｉｔｃｈ配線などの配線が形成され、図１に示した構造が完成する。
【００４８】
図６は、本発明の実施例に係わる半導体記憶装置の強誘電体キャパシタの構造を示す断面図である。ここでは、２種類のマスクを用いて形成される場合をそれらのマスクを残した状態で示した。
【００４９】
本発明の実施例に係わる半導体記憶装置の強誘電体キャパシタは、対を成す２つの強誘電体キャパシタＭ０およびＭ１からなり、１つの共通下部電極６１の上に強誘電体膜６２を介して２つの個別上部電極６３ａおよび６３ｂが形成されている。
【００５０】
上部電極６３ａおよび６３ｂの上にはそれぞれ第１のマスク６４ａおよび６４ｂが形成され、これらと上部電極６３ａおよび６３ｂを覆うように第２のマスク６５が形成されている。
【００５１】
このような構造の強誘電体キャパシタの製造方法は、まず、図５（ｂ）に示したように、ＴＥの上に第１のマスク６３ａおよび６３ｂが形成され、ＴＥおよび一部のＦＥがエッチング加工され、個別の上部電極６４ａおよび６４ｂが形成される。
【００５２】
次に、第１のマスク６３ａおよび６３ｂと上部電極６４ａおよび６４ｂを覆うように第２のマスク６５が形成され、これを用いて残りのＦＥとＢＥがエッチング加工され、共通の下部電極６２が形成される。このようにして、図４および図５に示したように、メモリブロック１２内のＭ００〜Ｍ０７およびブロックセレクタ部１３のＤＣ００およびＤＣ０１が同時に形成される。
【００５３】
図７は、本発明の実施例に係わる半導体記憶装置のブロックセレクタ部１３およびそれに隣接するメモリブロック１２の構造を示す断面図である。ここでは、図６で示した構造、つまり、共有伝キャパシタの形成に使用した第１および第２のマスクを残した状態のＭ００、Ｍ０１、ＤＣ００、およびＤＣ０１を使用した場合を示した。また、Ｍ００、Ｍ０１、ＤＣ００、およびＤＣ０１を除く構成部分は、図１と同様であるので、同じ符号を使用し詳細な説明は省略する。
【００５４】
本発明の実施例に係わる半導体記憶装置のＤＣ００およびＤＣ０１においては、図７に示したように、共通の下部電極６１に選択Ｔｒ１９の拡散層１５からのＷ-プラグ１６が接続され、ＢＬに繋がる孤立したＭ１配線１８からのＡｌ-プラグ１７が対を成す２つの上部電極６３ａおよび６３ｂの間を貫通して下部電極６１に接続されている。このＡｌ-プラグ１７は上部電極６３ａおよび６３ｂの間の第２のマスク６５および強誘電体膜６２を貫通している。
【００５５】
一方、メモリブロック１２のＭ００およびＭ０１においては、下部電極６１にスイッチングＴｒ１４の拡散層１５からＷ-プラグ１６が接続され、個別の上部電極６３ａおよび６３ｂにはそれぞれ異なるＭ１配線１８からのＡｌ-プラグ１７が接続されている。このＡｌ-プラグ１７は、第１のマスク６４ａ、６４ｂ、および第２のマスク６５を貫通して上部電極６３ａおよび６３ｂに接続されている。
【００５６】
すなわち、層間絶縁膜、マスク６４および６５、強誘電体膜６２をエッチングし、電極膜６１または６３でエッチングが停まるようなＲＩＥでＡｌ-プラグ１７を埋め込むコンタクトを加工すれば、図７の構造を同時に達成することができる。
【００５７】
上記実施例によれば、ＢＬコンタクト２０の配置にかかわらずダミーキャパシタ（ＤＣ００およびＤＣ０１）を配置できるので、強誘電体キャパシタの加工におけるマイクロローディング効果を効果的に抑制でき、メモリブロック１２の終端におけるセルキャパシタ（Ｍ００〜Ｍ０７）の形状および特性を向上させることができる。
【００５８】
また、上記実施例によれは、ブロックセレクタ部１３のＡｌ-プラグ１７は、ＤＣ００およびＤＣ０１の上部電極の間を貫通する構造なので、メモリブロック１２内のＭ００〜Ｍ０７の上部電極に接続されるＡｌ-プラグ１７と同じ工程で形成することができる。このため、工程数を増やすことなく、強誘電体キャパシタの形成におけるマイクロローディング効果を効果的に抑制することができる。
【００５９】
上述の実施例では、ダミーキャパシタ（ＤＣ００およびＤＣ０１）は、セルキャパシタ（Ｍ００〜Ｍ０７）と同じサイズであるとしたが、本発明はこれに限られるものではなく、ブロックセレクタ部１３に配置可能なサイズであれば原理的には適用可能である。特に、図８に示したように、ダミーキャパシタとそれに隣接するセルキャパシタの間隔（ｄ）が、メモリブロック１２内でのセルキャパシタ間の間隔に等しいように設定すれば、強誘電体キャパシタを加工する際のマイクロローディング効果を最も効果的に抑制することができる。
【００６０】
また、上述の実施例では、強誘電体キャパシタの加工に際して、第１のマスク６４ａおよび６４ｂでＦＥの途中までをエッチング加工するとしたが、本発明はこれに限られるものではなく、例えば、図９に示したように、第１のマスク６４ａおよび６４ｂでＴＥ、ＦＥ、およびＢＥの途中までをエッチング加工し、第２のマスクで残りのＢＥをエッチングするようにしても良い。
【００６１】
さらに、上述の実施例では、強誘電体キャパシタの加工は２種類のマスクを使用するとしたが、本発明はこれに限られるものではなく、１種類のマスクで同様な構造を形成する（例えば、「特許文献３」を参照。）こともできる。
【００６２】
さらに、上述の実施例では、ＢＬコンタクト２０においてダミーキャパシタ（ＤＣ００およびＤＣ０１）とＭ１配線１８との接続にＡｌ-プラグ１７を用いるとしたが、本発明はこれに限られるものではなく、例えば、水素プロセスが強誘電体キャパシタの特性に影響を与えない範囲で、Ｗ-プラグ１６を用いても良い。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施例に係わる半導体記憶装置の構造を示す断面図。
【図２】本発明の実施例に係わる半導体記憶装置の構造を示す平面図。
【図３】本発明の実施例に係わる半導体記憶装置を示す回路図。
【図４】本発明の実施例に係わる半導体記憶装置の製造方法を示す断面図。
【図５】本発明の実施例に係わる半導体記憶装置の製造方法を示す断面図。
【図６】本発明の実施例に係わる半導体記憶装置における強誘電体キャパシタの構造を示す断面図。
【図７】本発明の実施例に係わる半導体記憶装置のブロックセレクタ部１３およびそれに隣接するメモリブロック１２の構造を示す断面図。
【図８】本発明の実施例に係わる半導体記憶装置のブロックセレクタ部１３およびそれに隣接するメモリブロック１２の別の構造を示す断面図。
【図９】本発明の実施例に係わる半導体記憶装置における強誘電体キャパシタの別の構造を示す断面図。
【符号の説明】
【００６４】
１１  メモリセル
１２  メモリブロック
１３  ブロックセレクタ部
１４  スイッチングＴｒ
１５  拡散層
１６  Ｗ-プラグ
１７  Ａｌ-プラグ
１８  Ｍ１配線
１９  選択Ｔｒ
２０  ＢＬコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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