(57)【要約】【課題】ソース領域の下部に入り込ませるコンタクト領域の濃度を濃くする場合に、イオン注入のダメージによる結晶欠陥を抑制できるようにすると共に、半導体装置の動作しきい値Ｖｔが変動することを防止する。【解決手段】ｐ+型コンタクト領域９を形成する際に、斜めイオン注入を行う。これにより、容易にｐ+型コンタクト領域９のうちのｎ+型ソース領域８の下方に入り込むように形成される部分をｐ型ベース領域７の基板表面側に形成される部分よりも不純物濃度が濃くできる。そして、このような斜めイオン注入によれば、基板表面にイオン注入のダメージによる結晶欠陥を抑制できる。また、ｎ+型ソース領域７とｐ+型コンタクト領域９とのオーバラップ量を増やしたり、熱処理時間を増やしたりする必要がないため、チャネル領域までｐ+型コンタクト領域９が拡散してしまうことを防止でき、動作しきい値Ｖｔの変動を防止できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層（１）を有した基板（１〜３）のうち、前記半導体層の表層部に第１導電型領域（６）を形成する工程と、
前記第１導電型領域を含む前記半導体層の上に、前記第１導電型領域上の一部と前記半導体層上の一部において部分的に開口するＬＯＣＯＳ酸化膜（４）を形成する工程と、
前記半導体層のうち前記ＬＯＣＯＳ酸化膜（４）が開口した部分にゲート絶縁膜（１０）を形成する工程と、
前記ＬＯＣＯＳ酸化膜上を含み、前記ゲート絶縁膜上にゲート電極（１１）を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表層部に第２導電型のベース領域（７）を形成する工程と、
前記ベース領域内において、該ベース領域のうちの前記基板表面側を含む領域に、該ベース領域よりも高濃度の第２導電型のコンタクト領域（９）を形成する工程と、
前記ベース領域内に、第１導電型のソース領域（８）を形成すると共に、前記第１導電型領域内に、該第１導電型領域よりも高濃度な第１導電型のドレイン領域（５）を形成する工程と、
前記ゲート電極上を含み、前記基板の上部に層間絶縁膜（１２）を形成する工程と、
前記層間絶縁膜を介して、前記ソース領域および前記コンタクト領域に電気的に接続されるソース電極（１３）を形成すると共に、前記ドレイン領域に電気的に接続されるドレイン電極（１４）を形成する工程と、を含み、
前記コンタクト領域を形成する工程は、
前記コンタクト領域の形成予定部分が開口するマスク材（２０、３０、３１）を配置する工程と、
該マスク材を用いて第２導電型不純物を基板表面に対して斜めとなる斜めイオン注入を行うことにより、前記ソース領域の下部に第２導電型不純物を入り込ませる工程と、
注入された第２導電型不純物を熱処理により活性化させることにより、前記ソース領域の下部に入り込むように前記コンタクト領域を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクト領域を形成する工程では、前記マスク材として、前記層間絶縁膜を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極を形成する工程では、Ｐｏｌｙ−Ｓｉを用いて前記ゲート電極を形成し、
前記コンタクト領域を形成する工程では、前記マスク材として、前記ゲート電極を形成するため前記Ｐｏｌｙ−Ｓｉを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記コンタクト領域を形成する工程は、
前記コンタクト領域の形成予定部分が開口する第１マスク材（３０）を配置する工程と、前記第１マスク材を用いて前記斜めイオン注入を行うことにより、前記コンタクト領域のうちの前記ソース領域の下部に形成される部分に第２導電型不純物を入り込ませる工程と、
前記第１マスク材（３０）を除去したのち、前記コンタクト領域の形成予定部分が開口する第２マスク材（３１）を配置する工程と、
前記第２マスク材を用いて基板表面に対して垂直方向に第２導電型不純物をイオン注入することにより、前記コンタクト領域のうちの前記ベース領域の前記基板表面側に形成される部分に第２導電型不純物を注入する工程と、を含んでいることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２マスク材を配置する工程では、前記第２マスク材として、前記層間絶縁膜を用いることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程では、Ｐｏｌｙ−Ｓｉを用いて前記ゲート電極を形成し、
前記第１マスク材を配置する工程では、前記第１マスク材として、前記ゲート電極を形成するための前記Ｐｏｌｙ−Ｓｉを用いることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース領域とドレイン領域とが半導体基板の横方向に並べられた横型ＭＯＳＦＥＴ（ＬＤＭＯＳ）を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的にパワー素子は数万〜数十万の小さなＬＤＭＯＳが並列に接続された構成となっており、これらのＬＤＭＯＳを同時に動作させることで、出力を得ている。しかしながら、ＥＳＤ（エレクトロ  スタティック  ディスチャージ；静電気）サージのように瞬間的に大電流が流れようとする場合、すべてのＬＤＭＯＳが均一の電流を流すわけではないため、一部のＬＤＭＯＳに局所的に大電流が流れ、素子破壊が生じたり、素子に接続された配線が溶断されたりするという問題が生じる。
【０００３】
このため、特許文献１において、ＬＤＭＯＳのＥＳＤサージ耐量を向上させる方法が提案されている。具体的には、ｎ+型のソース領域に隣接して形成されるｐ+型のコンタクト領域をソース領域の下部まで入り込む構造としている。
【特許文献１】特開２００１−３５２０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した特許文献１の構造において、ＥＳＤ耐量をより向上させるには、ｎ+型のソース領域の下部に入り込ませたｐ+型のコンタクト領域のｐ型不純物の濃度をより濃くすることが有効であると考えられる。しかしながら、コンタクト領域を形成するためのｐ型不純物のイオン注入のドーズ量を上げると、イオン注入のダメージによる結晶欠陥が発生するという問題が生じる。
【０００５】
また、ｎ+型のソース領域の下部に入り込むｐ+型のコンタクト領域の面積を広くする方法も有効である。このような方法を実現するためには、コンタクト領域を形成するためのイオン注入領域とソース領域とのオーバラップ量（対向する量）を広くしたり、コンタクト領域を形成するためのイオン注入を行った後の熱処理時間を増やす方法が考えられるが、コンタクト領域がチャネル領域まで広がるとＬＤＭＯＳの動作しきい値Ｖｔが変動するという問題が生じる。
【０００６】
本発明は上記点に鑑みて、ソース領域の下部に入り込ませるコンタクト領域の濃度を濃くする場合に、イオン注入のダメージによる結晶欠陥を抑制できるようにすると共に、半導体装置の動作しきい値Ｖｔが変動することを防止することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明では、コンタクト領域を形成する工程は、コンタクト領域の形成予定部分が開口するマスク材（２０、３０、３１）を配置する工程と、該マスク材を用いて第２導電型不純物を基板表面に対して斜めとなる斜めイオン注入を行うことにより、ソース領域の下部に第２導電型不純物を入り込ませる工程と、注入された第２導電型不純物を熱処理により活性化させることにより、ソース領域の下部に入り込むようにコンタクト領域を形成する工程とを含んでいることを特徴としている。
【０００８】
このように、コンタクト領域を形成する際に、斜めイオン注入を行うようにしている。このため、容易にコンタクト領域のうちのソース領域の下方に入り込むように形成される部分を、コンタクト領域のうちのベース領域の基板表面側に形成される部分よりも不純物濃度が濃くなるようにできる。そして、このような斜めイオン注入によれば、基板表面にイオン注入のダメージによる結晶欠陥を抑制することが可能となる。また、このような斜めイオン注入によれば、ソース領域とコンタクト領域とのオーバラップ量を増やしたり、熱処理時間を増やしたりする必要がないため、チャネル領域までコンタクト領域が拡散してしまうことを防止することが可能となる。これにより、半導体装置の動作しきい値Ｖｔの変動を防止することが可能となる。
【０００９】
この場合、コンタクト領域を形成する工程において、マスク材として、層間絶縁膜を用いることができる。また、マスク材として、ゲート電極を形成するためのＰｏｌｙ−Ｓｉを用いることもできる。なお、ここでは斜めイオン注入についてしか記載していないが、勿論、イオン注入工程を斜めイオン注入と基板垂直方向のイオン注入とに分けて行っても良い。
【００１０】
また、コンタクト領域を形成する工程を、コンタクト領域の形成予定部分が開口する第１マスク材（３０）を配置する工程と、第１マスク材を用いて斜めイオン注入を行うことにより、コンタクト領域のうちのソース領域の下部に形成される部分に第２導電型不純物を入り込ませる工程と、第１マスク材（３０）を除去したのち、コンタクト領域の形成予定部分が開口する第２マスク材（３１）を配置する工程と、第２マスク材を用いて基板表面に対して垂直方向に第２導電型不純物をイオン注入することにより、コンタクト領域のうちのベース領域の基板表面側に形成される部分に第２導電型不純物を注入する工程と、を含んだものとすることもできる。
【００１１】
このように、第１、第２マスク材という２つの異なるマスク材を用いて、斜めイオン注入と基板垂直方向のイオン注入とを分けて行うこともできる。
【００１２】
この場合、例えば、第２マスク材を配置する工程では、第２マスク材として、層間絶縁膜を用いることができる。また、第１マスク材を配置する工程では、第１マスク材として、ゲート電極を形成するためのＰｏｌｙ−Ｓｉを用いることができる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１５】
（第１実施形態）
図１に、本発明の一実施形態を適用したＬＤＭＯＳの断面構造を示す。以下、図１に基づいて本実施形態におけるＬＤＭＯＳの構成について説明する。
【００１６】
ＬＤＭＯＳは、シリコンからなるｎ型基板（半導体層）１とｐ型基板２とがシリコン酸化膜からなる絶縁膜３を介して貼り合わされたＳＯＩ基板上に形成されている。
【００１７】
ｎ型基板１は不純物濃度が１×１０15〜１×１０16ｃｍ-3程度で構成されており、ｎ型基板１の表面にはＬＯＣＯＳ酸化膜からなる絶縁膜４が形成されている。ｎ型基板１の表層部には、この絶縁膜４と接するように、高濃度とされたｎ+型ドレイン領域５が形成されている。そして、このｎ+型ドレイン領域５を囲むようにｎ型領域６が形成されている。このｎ型領域６は絶縁膜４の下部にまで入り込んでおり、ｎ+型ドレイン領域５を中心としてｎ+型ドレイン領域５に近づくほど濃度が濃くなるように構成されている。
【００１８】
また、ｎ型基板１の表層部には、ｐ型ベース領域７が形成されている。このｐ型領域は、絶縁膜の端部近傍で終端している。なお、ｐ型ベース領域７は部分的に深さが深くされており、この深くされた領域がディープベース層として働くようになっている。
【００１９】
このｐ型ベース領域７の表層部には、絶縁膜４から離間するようにｎ+型ソース領域８が形成されている。さらに、ｐ型ベース領域７の表層部には、ｎ+型ソース領域８と接するようにｐ+型コンタクト領域９が形成されている。このｐ+型コンタクト領域９は、ｎ+型ソース領域８を挟んでｎ+型ドレイン領域５の反対側に配置されていると共に、ｎ+型ソース領域８の下層部にまで入り込んだ構成となっている。
【００２０】
ｎ+型ソース領域８とｎ+型ドレイン領域５（絶縁膜）の間に挟まれたｐ型ベース領域７の表面上にはゲート絶縁膜１０が配置されており、このゲート絶縁膜１０上にドープトＰｏｌｙ−Ｓｉ等で構成されたゲート電極１１が備えられている。このような構成により、ゲート電極１１の下部に位置するｐ+型ベース領域７の表層部をチャネル領域にすると共に、ｎ型基板１をｎ型ドリフト領域として、ＭＯＳ動作を行うようになっている。
【００２１】
また、ゲート電極１１を覆うように層間絶縁膜１２が配置され、この層間絶縁膜１２上にソース電極１３及びドレイン電極１４がパターニングされている。そして、層間絶縁膜１２に形成されたコンタクトホールを介して、ソース電極１３はｎ+型ソース領域８及びｐ+型コンタクト領域９と接続され、ドレイン電極１４はｎ+型ドレイン領域５と接続されている。
【００２２】
なお、図示しないが、ソース電極１３及びドレイン電極１４等を覆うように、ＳＯＩ基板表面は保護膜等で覆われている。
【００２３】
続いて、本実施形態のＬＤＭＯＳの製造方法について、図２に示す製造工程を表した断面図を参照して説明する。ただし、本実施形態のＬＤＭＯＳのうち、ｐ+型コンタクト領域９の形成工程以外に関しては、従来と同様であるため、図２ではｐ+型コンタクト領域９の形成工程のみを示し、他の部分に関しては図示および説明を省略する。
【００２４】
まず、特許文献１と同様の手法により、ｎ型基板（半導体層）１とｐ型基板２とがシリコン酸化膜からなる絶縁膜３を介して貼り合わされたＳＯＩ基板に対して、絶縁膜４、ｎ+型ドレイン領域５、ｎ型領域６、ｐ型ベース領域７、ｎ+型ソース領域８、ゲート絶縁膜１０およびゲート電極１１を形成する。そして、ｐ+型コンタクト領域９を形成する。なお、特許文献１では、ｎ+型ドレイン領域５およびｎ+型ソース領域８をｐ+型コンタクト領域９の後で形成する例を挙げているが、勿論、本実施形態のＬＤＭＯＳの製造方法においても、この順番を採用しても良い。
【００２５】
ｐ+型コンタクト領域９の形成工程では、図２に示すように、ｎ+型ソース領域８、ゲート電極１１、絶縁膜４およびｎ+型ドレイン領域５を覆うようにマスク材２０を配置したのち、このマスク材２０の上からｐ型不純物をイオン注入すると共に、注入されたｐ型不純物を熱処理により活性化させる。
【００２６】
このとき、ｐ型不純物のイオン注入を基板表面に対して斜めにする斜めイオン注入にすると共に、イオン注入の飛程（注入エネルギー）を調整することにより、ｐ型不純物がｎ+型ソース領域８の下方まで入り込むようにする。また、ｐ+型コンタクト領域９のうちのｎ+型ソース領域８の下方に入り込むように形成される部分がｐ+型コンタクト領域９のうちのｐ型ベース領域７の基板表面側に形成される部分よりも不純物濃度が濃くなるように、ｐ+型コンタクト領域９のうちのｎ+型ソース領域８の下方に入り込むように形成される部分のイオン注入時のドーズ量をｐ+型コンタクト領域９のうちのｐ型ベース領域７の基板表面側に形成される部分のイオン注入時のドーズ量よりも上げる。この後、熱処理により注入されたｐ型不純物を熱拡散させ、活性化させる。
【００２７】
この後、図示しないが、マスク材２０を除去したのち、層間絶縁膜１２、ソース電極１３、ドレイン電極１４、保護膜等の形成工程を行うことで、本実施形態のＬＤＭＯＳを製造することができる。
【００２８】
以上説明したように、本実施形態のＬＤＭＯＳの製造方法によれば、ｐ+型コンタクト領域９を形成する際に、斜めイオン注入を行うようにしている。このため、容易にｐ+型コンタクト領域９のうちのｎ+型ソース領域８の下方に入り込むように形成される部分を基板表面側の部分よりも不純物濃度が濃くなるようにできる。そして、このような斜めイオン注入によれば、基板表面にイオン注入のダメージによる結晶欠陥を抑制することが可能となる。また、このような斜めイオン注入によれば、ｎ+型ソース領域７とｐ+型コンタクト領域９とのオーバラップ量を増やしたり、熱処理時間を増やしたりする必要がないため、チャネル領域までｐ+型コンタクト領域９が拡散してしまうことを防止することが可能となる。これにより、ＬＤＭＯＳの動作しきい値Ｖｔの変動を防止することが可能となる。
【００２９】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１本実施形態に対してＬＤＭＯＳにおけるｐ+型コンタクト領域９の形成工程を変更したものであり、ＬＤＭＯＳの構造やその他の製造工程に関しては第１実施形態と同様であるため、第１実施形態と異なるｐ+型コンタクト領域９の形成工程についてのみ説明する。
【００３０】
図３は、本実施形態のｐ+型コンタクト領域９の製造工程を示した断面図である。
【００３１】
ｐ+型コンタクト領域９の形成工程では、まず、図３（ａ）に示すように、ｎ+型ソース領域、ゲート電極１１、絶縁膜４およびｎ+型ドレイン領域５を覆うようにマスク材２０を配置したのち、このマスク材２０の上から高加速電圧の斜めイオン注入によりｐ型不純物をｎ+型ソース領域８の下方まで入り込ませる。続いて、図３（ｂ）に示すように、マスク材２０をそのまま用いて、基板垂直方向からｐ型不純物を低加速電圧のイオン注入することにより、ｐ+型コンタクト領域９のうちのｐ型ベース領域７の基板表面側に形成される部分にもｐ型不純物をイオン注入する。ここで、ｐ+型コンタクト領域９のうちのｎ+型ソース領域８の下方に入り込むように形成される部分のイオン注入時のドーズ量をｐ+型コンタクト領域９のうちのｐ型ベース領域７の基板表面側に形成される部分のイオン注入時のドーズ量よりも上げる。そして、この後、熱処理により注入されたｐ型不純物を熱拡散させ、活性化させる。
【００３２】
このように、ｐ+型コンタクト領域９を形成する際のイオン注入を２工程に分けて行うようにしても構わない。このようにしても、第１実施形態と同様の効果を得ることができる。
【００３３】
（第３実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１本実施形態に対してＬＤＭＯＳにおけるｐ+型コンタクト領域９の形成工程を変更したものであり、ＬＤＭＯＳの構造やその他の製造工程に関しては第１実施形態と同様であるため、第１実施形態と異なるｐ+型コンタクト領域９の形成工程についてのみ説明する。
【００３４】
図４は、本実施形態のｐ+型コンタクト領域９の製造工程を示した断面図である。
【００３５】
ｐ+型コンタクト領域９の形成工程では、まず、図４（ａ）に示すように、ｎ+型ソース領域、ゲート電極１１、絶縁膜４およびｎ+型ドレイン領域５を覆うように第１マスク材３０を配置する。このとき、第１マスク材３０の開口部の開口端がｎ+型ソース領域７（もしくはｎ+型ソース領域７の形成予定領域）の上に至るようにする。そして、第１マスク材３０の上から高加速電圧の斜めイオン注入によりｐ型不純物をｎ+型ソース領域８の下方まで入り込ませる。続いて、図４（ｂ）に示すように、第１マスク材３０を除去したのち、第２マスク材３１を配置する。このとき、第１マスク材３０の開口部の開口端をｎ+型ソース領域７（もしくはｎ+型ソース領域７の形成予定領域）の端部と一致させる。そして、第２マスク材３１を用いて、基板垂直方向からｐ型不純物を低加速電圧でイオン注入することにより、ｐ+型コンタクト領域９のうちのｐ型ベース領域７の基板表面側に形成される部分にもｐ型不純物をイオン注入する。これらのｐ型不純物のイオン注入時に、上記第２実施形態と同様に、ｐ+型コンタクト領域９のうちのｎ+型ソース領域８の下方に入り込むように形成される部分のドーズ量をｐ+型コンタクト領域９のうちのｐ型ベース領域７の基板表面側に形成される部分のドーズ量よりも上げるようにする。そして、この後、熱処理により注入されたｐ型不純物を熱拡散させ、活性化させる。
【００３６】
このように、ｐ+型コンタクト領域９を形成する際のイオン注入を２工程に分けて行い、かつ、各工程で異なるマスク材３０、３１を用いるようにしても構わない。このようにしても、第１実施形態と同様の効果を得ることができる。
【００３７】
（他の実施形態）
上記第１実施形態では、マスク材２０を用いてＰ型コンタクト領域９を１工程の斜めイオン注入によって形成し、マスク材２０として斜めイオン注入時にのみ用いるものを例に挙げて説明したが、最終的にＬＤＭＯＳに残る部分をマスク材２０として用いても良い。このようにすれば、ｐ+型コンタクト領域９をセルフアライン（自己整合）で形成することが可能となる。
【００３８】
例えば、図５に示す断面図のように、ＢＰＳＧ等により構成される層間絶縁膜１２をマスク材２０として用い、斜めイオン注入を行うことでｐ+型コンタクト領域９を形成しても良い。この場合、ｎ+型ドレイン領域５にはｐ型不純物をドーピングしないように、少なくともｎ+型ドレイン領域５を覆うようにマスク材２１を配置している。
【００３９】
また、図６に断面図のように、Ｐｏｌｙ−Ｓｉからなるゲート電極１１をマスク材２０として用いても良い。この場合にも、ｎ+型ドレイン領域５にはｐ型不純物をドーピングしないように、少なくともｎ+型ドレイン領域５を覆うようにマスク材２１を配置している。
【００４０】
同様に、上記第３実施形態において、ｐ+型コンタクト領域９を形成する際のイオン注入を２工程に分けて行い、かつ、各工程で異なるマスク材３０、３１を用いる場合の一例を示したが、マスク材３０、３１として最終的にＬＤＭＯＳに残る部分を用いても良い。
【００４１】
例えば、図７（ａ）に示すように、第１マスク材３０を最終的にＬＤＭＯＳに残らない斜めイオン注入のためだけに用いるものとし、その後、図７（ｂ）に示すように、ＢＰＳＧ等により構成される層間絶縁膜１２を第２マスク材３１として用い、基板垂直方向からイオン注入を行うことでｐ+型コンタクト領域９を形成しても良い。なお、この場合にも、ｎ+型ドレイン領域５にはｐ型不純物をドーピングしないように、少なくともｎ+型ドレイン領域５を覆うようにマスク材３２を配置する。
【００４２】
同様に、図８（ａ）に示すように、Ｐｏｌｙ−Ｓｉからなるゲート電極１１を第１マスク材３０として用いて高加速電圧の斜めイオン注入を行ったのち、第２マスク材３１を配置して低加速電圧の垂直方向のイオン注入を行うことでｐ+型コンタクト領域９を形成しても良い。なお、この場合にも、ゲート電極１１ではｎ+型ドレイン領域５を覆えないため、ｎ+型ドレイン領域５にｐ型不純物がドーピングされないように、少なくともｎ+型ドレイン領域５を覆うようにマスク材３３を配置する。
【００４３】
さらに、図９に示すように、マスク材２０を用いたエッチングを行うことで、ｎ+型ソース領域７およびｎ+型コンタクト領域９の形成予定領域においてテーパ状の凹部４０を形成したのち、マスク材２０を用いた斜めイオン注入を行うことで、ｐ+型コンタクト領域９を形成しても良い。
【００４４】
なお、以上の説明ではｎチャネルタイプのＬＤＭＯＳについて説明したが、もちろん導電型を反転させたｐチャネルタイプのＬＤＭＯＳにも本発明を適用することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態におけるＬＤＭＯＳの断面構造を示す図である。
【図２】図１に示すＬＤＭＯＳの製造工程を示す図である。
【図３】本発明の第２実施形態におけるＬＤＭＯＳのｐ+型コンタクト領域の形成工程を示す図である。
【図４】本発明の第３実施形態におけるＬＤＭＯＳのｐ+型コンタクト領域の形成工程を示す図である。
【図５】他の実施形態で説明するＬＤＭＯＳのｐ+型コンタクト領域の形成工程を示す図である。
【図６】他の実施形態で説明するＬＤＭＯＳのｐ+型コンタクト領域の形成工程を示す図である。
【図７】他の実施形態で説明するＬＤＭＯＳのｐ+型コンタクト領域の形成工程を示す図である。
【図８】他の実施形態で説明するＬＤＭＯＳのｐ+型コンタクト領域の形成工程を示す図である。
【図９】他の実施形態で説明するＬＤＭＯＳのｐ+型コンタクト領域の形成工程を示す図である。
【符号の説明】
【００４６】
１…ｎ型基板、２…ｐ型基板、３…絶縁膜、４…絶縁膜、５…ｎ+型ドレイン領域、
６…ｎ型領域、７…ｐ型ベース領域、８…ｎ+型ソース領域、
９…ｐ+型コンタクト領域、１０…ゲート絶縁膜、１１…ゲート電極、
１２…層間絶縁膜、１３…ソース電極、１４…ドレイン電極、
２０、３０〜３３…マスク材、４０…凹部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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