(57)【要約】【課題】従来の固体撮像装置では、光電変換領域は２回のフォトリソグラフィ工程により作製しているため、プロセスのばらつきにより位置ずれが発生する。画素を微細化していくとこの位置ずれが問題となる。【解決手段】エピタキシャル層１２の表面に、画素全体にわたって同じ深さのｎウェル１３が形成されると共に、ｎウェル１３内にｐ-領域１６が形成されている。埋め込みのｐ-領域１６にオーバーラップするようにｐ−領域１６よりも高い濃度の分離領域１７、１８、１９が互いに水平方向に離間してフォトリソグラフィで形成されている。この１回のフォトリソグラフィで、光電変換領域（埋め込みｐ−領域１６）とリングトランジスタ部の位置関係を規定する。増幅素子のリングトランジスタ部分にはｐ-領域１６にオーバーラップしてソース近傍領域４７、ｎ-型バリア領域２０、さらにｐ+領域２１が形成されている。【選択図】図１
2008218453.tif 000002
【特許請求の範囲】
【請求項１】
被写体からの入射光を光電変換する光電変換領域と、前記光電変換領域により得られた光信号を増幅して出力する増幅素子とからなる画素が、複数規則的に配列された固体撮像装置において、
基板上に画素全面に同一深さで形成された第１の導電型のウェルと、該ウェルの中に形成された第２の導電型の不純物層と、前記ウェル及び不純物層にそれぞれオーバーラップして深さ方向に形成され、かつ、前記深さ方向と直交する方向に互いに離間して形成された第１の導電型の複数の分離領域とを有し、該複数の分離領域により前記不純物層による前記光電変換領域と前記不純物層に基づいて形成される前記増幅素子用の領域との位置関係が規定されていることを特徴とする固体撮像装置。
【請求項２】
被写体からの入射光を光電変換する光電変換領域と、前記光電変換領域により得られた光信号を増幅して出力する増幅素子とからなる画素が、複数規則的に配列された固体撮像装置の製造方法において、
基板上に画素全面に同一深さで第１の導電型のウェルを形成する第１の工程と、
前記ウェルの中に第２の導電型の不純物層を形成する第２の工程と、
前記光電変換領域と前記増幅素子用の領域とを除いた領域にフォトリソグラフィで第１の導電型の不純物を選択注入して、前記ウェル及び不純物層にそれぞれ深さ方向にオーバーラップし、かつ、前記深さ方向と直交する方向に互いに離間した複数の分離領域を形成する第３の工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置とその製造方法に係り、特に光電変換領域と光電変換領域で得られた光信号を増幅して出力する増幅素子とからなる画素が複数規則的に配列された固体撮像装置とその製造方法に関する。
【背景技術】
【０００２】
従来、被写体からの入射光を光電変換する光電変換領域と、光電変換領域で得られた光信号（光キャリア信号）を増幅して出力する増幅素子とからなる画素が複数規則的に配列された増幅型固体撮像装置が提案されている（例えば、特許文献１参照）。この固体撮像装置は、基板のｎウェル内にｐ型領域が画素全面に形成され、その上にリング状のゲート電極が形成され、ゲート電極とのセルフアラインによりソースとドレインが形成され、リングトランジスタを形成している。さらにセルフアラインによりチャネルストッパ層が形成されている。
【０００３】
このチャネルストッパ層は、画素間の分離効果があり、入射光が非常に強い場合に過剰に発生した信号電荷が画素からあふれて隣接画素や信号線などに混入することで画像品質を劣化させる現象であるブルーミングを防ぐ。上記のリングトランジスタのゲート電極を通してｐ型領域に入った光が光電変換を起こし、ｐ型領域に蓄積し、蓄積量に応じた信号をリングトランジスタが出力する。ところが、この特許文献１記載の固体撮像装置では、光がリングトランジスタのゲート電極を通して入射するために、光がゲート電極に吸収され、感度が落ちるという問題がある。そのため、本発明者により光電変換部とトランジスタを分離する構造の固体撮像装置が発明され、開示されている（例えば、特許文献２参照）。
【０００４】
図５は上記の特許文献２記載の従来の固体撮像装置の１画素分の素子構造図を示し、同図（Ａ）は上面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図５（Ａ）、（Ｂ）に示すように、固体撮像装置は、ｐ+型基板４１上にｐ-型エピタキシャル層４２を成長し、このエピタキシャル層４２の表面にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極である平面形状がリング状のゲート電極４５が形成されている。
【０００５】
リング状ゲート電極４５の中心部に対応したｎウェル４３の表面にはｎ+型のソース領域４６が形成されており、そのソース領域４６に隣接してソース近傍ｐ型領域４７が形成され、更にソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ+型のドレイン領域４８が形成されている。更に、ドレイン領域４８の下のｎウェル４３中には埋め込みのｐ-型領域４９がある。この埋め込みのｐ-型領域４９とｎウェル４３は、図５（Ａ）に示す埋め込みフォトダイオード５０を構成している。
【０００６】
埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図５（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【０００７】
次に、グローバル型ＣＭＯＳセンサ１１２の画素構造と撮像素子全体の構造について、電気回路で表現した図６と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図６ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図５の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。
【０００８】
なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図５（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ+型のソース領域４６及びｎ+型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図５（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ-型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。
【０００９】
図６において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００１０】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図５の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図５の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図５の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。
【００１１】
画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図５の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００１２】
信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。
【００１３】
このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。
【００１４】
次に、図６に示すグローバル形ＣＭＯＳセンサ１１２の駆動方法について、図７のタイミングチャートと共に説明する。まず、図７（１）に示す期間では、埋め込みのフォトダイオード（図５（Ａ）の５０、図６の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００１５】
続く図７（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。
最初に行うのは全画素一斉にフォトダイオード（図５（Ａ）の５０、図６の６４等）からリング状ゲート電極（図５の４５）のソース近傍ｐ型領域（図５の４７）にホールを転送することである。そのため、図７（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図５の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。
【００１６】
このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図７（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００１７】
一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図７（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００１８】
図５（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。
【００１９】
続いて、図７（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図５（Ａ）の５０、図６の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００２０】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図７（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。
【００２１】
続く図７（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図７（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図７（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００２２】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図７（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。
【００２３】
この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図７（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００２４】
続く図７（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図７（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００２５】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００２６】
続く図７（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。
ただし、期間（４）とは異なり、図７（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図７（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図７（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。
【００２７】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図７（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図６の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図７（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００２８】
続いて、図７に（７）で示す期間では、再びリング状ゲート電極４５の電位を図７（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図７（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。
【００２９】
上記の図５（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図６に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。
【００３０】
なお、図７の期間（５）のリセット時のソース電極配線７４の電位供給はソース電位制御回路７５から供給する以外の方法もある。上記期間（５）でＳＷ１、ＳＷ２をともにオフとして、ソース電極配線をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とするとリング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電位にドレインから電流が供給され、ソース電極電位が上昇する。この結果ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になることができ、チップ面積を減らすことができる。
【００３１】
次に、この従来の固体撮像装置の製造方法について図８〜図１０の素子断面図と共に説明する。まず、図８（Ａ）に示すように、ｐ+型基板４１上にｐ-エピタキシャル層４２を積層したウェハ上に酸化膜８１を形成する。酸化膜８１は犠牲酸化膜として作用する。続いて、図８（Ｂ）に示すように、上記のウェハのうち光を感知し電気的な光信号に変換するセンサ領域８２と、トランジスタが動作する増幅素子領域８３とに分け、それぞれｎ型となる不純物、例えばリンをフォトリソグラフィを使った公知の方法で選択的にイオン注入しｎウェル４３を形成する。このとき、ｎウェル４３はセンサ領域８２の方が増幅素子領域８３よりも深くなるように注入エネルギーを高くする。例えば、増幅素子領域８３は３００〜６００ｋｅＶ、センサ領域８２は６００ｋｅＶ〜２ＭｅＶで１Ｅ１１ｃｍ-2〜１Ｅ１２ｃｍ-2のイオン注入をする。
【００３２】
続いて、図９（Ａ）に示すように、ｐ-注入領域８４とリングトランジスタ部注入領域８５をそれぞれフォトリソグラフィで選択し、それぞれイオン注入を行う。ｐ-注入領域８４では光電変換領域となるｐ-領域４９をイオン注入でｎウェル４３内に形成する。例えば、イオン注入するｐ型不純物としてボロンを７０〜４００ｋｅＶで３Ｅ１１ｃｍ-2〜１Ｅ１２ｃｍ-2程度のドーズ量で、ｎウェル４３よりも濃度が高くなるようにイオン注入する。一方、リングトランジスタ部注入領域８５では、イオン注入するｐ型不純物としてボロンを２５〜１２０ｋｅＶで１Ｅ１２ｃｍ-2〜５Ｅ１２ｃｍ-2程度のドーズ量でイオン注入を行い、ソース近傍ｐ型領域４７をｎウェル４３内に形成し、さらにｎウェル４３の奥にボロンを３００ｋｅＶ〜５００ｋｅＶで５Ｅ１２〜１Ｅ１４ｃｍ-2程度のドーズ量のイオン注入を行ってｐ+型領域８６を形成する。
【００３３】
続いて、図９（Ｂ）に示すように、同図（Ａ）の酸化膜８１を除去した後に、ゲート酸化膜４４を既知の酸化膜形成方法で形成し、その上にポリシリコン膜を形成し所定の領域をエッチングしてリング状ゲート電極４５を形成する。さらに酸化を行った後第２のポリシリコン膜を形成し、所定の領域をエッチングして転送ゲート電極５１を形成する。
【００３４】
続いて、図１０（Ａ）に示すように、リング状ゲート電極４５と転送ゲート電極５１とをマスクにしてセルフアラインでｎ+型のドレイン４８とソース４６となる各拡散層をイオン注入により形成する。その後、図１０（Ｂ）に示すように、ドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５を公知の配線層形成法にて形成した後、絶縁膜８７で素子全面を被覆し、その上に遮光膜５６を形成する。遮光膜５６は、ｐ-型の埋め込み領域４９の上方に対応する位置に開口部５７が形成される。
【００３５】
【特許文献１】特開平９−１９１０９８号公報
【特許文献２】特開２００６−１００７６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
しかしながら、図５に示した従来の固体撮像装置の構造と図６〜図１０と共に説明した製造方法では次のような問題がある。まず、光電変換領域となる埋め込みｐ-領域４９はフォトリソグラフィにより選択的に深く形成したｎウェル４３中に、さらにフォトリソグラフィによりｐ-注入を行い形成している。このように２回フォトリソグラフィ工程を行うと、プロセスのばらつきにより位置ずれが発生する。このとき画素が大きい場合、問題は起き難いが、微細化していくとこの位置ずれが問題となってくる。
【００３７】
具体的には、ｐ-の注入が増幅トランジスタ側（すなわち、リング状ゲート電極４５を有するリング状トランジスタ側）にずれると、ｐ-領域４９とｐ-エピタキシャル層４２との間のｎウェル４３の幅が狭くなるが、その幅が空乏層の幅よりも狭くなると、埋め込みｐ−領域４９中のホールが基板（ｐ-エピタキシャル層４２）に漏れるようになる。この結果、フォトダイオードを構成する埋め込みｐ−領域４９で光電変換して得られた光信号が転送されてきて、その光信号を蓄積するソース近傍ｐ型領域４７での蓄積量が所定のキャリア蓄積量に達しなくなり、光信号の信号レベルが小さくなり、ダイナミックレンジが低下するという問題が発生する。
【００３８】
本発明は以上の点に鑑みなされたもので、位置ずれが発生しにくい安定的なダイナミックレンジを得ることが可能な固体撮像装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３９】
上記の目的を達成するため、本発明の固体撮像装置は、被写体からの入射光を光電変換する光電変換領域と、光電変換領域により得られた光信号を増幅して出力する増幅素子とからなる画素が、複数規則的に配列された固体撮像装置において、基板上に画素全面に同一深さで形成された第１の導電型のウェルと、ウェルの中に形成された第２の導電型の不純物層と、ウェル及び不純物層にそれぞれオーバーラップして深さ方向に形成され、かつ、深さ方向と直交する方向に互いに離間して形成された第１の導電型の複数の分離領域とを有し、複数の分離領域により不純物層による光電変換領域と不純物層に基づいて形成される増幅素子用の領域との位置関係が規定されていることを特徴とする。
【００４０】
また、上記の目的を達成するため、本発明の固体撮像装置の製造方法は、被写体からの入射光を光電変換する光電変換領域と、光電変換領域により得られた光信号を増幅して出力する増幅素子とからなる画素が、複数規則的に配列された固体撮像装置の製造方法において、基板上に画素全面に同一深さで第１の導電型のウェルを形成する第１の工程と、ウェルの中に第２の導電型の不純物層を形成する第２の工程と、光電変換領域と増幅素子用の領域とを除いた領域にフォトリソグラフィで第１の導電型の不純物を選択注入して、ウェル及び不純物層にそれぞれ深さ方向にオーバーラップし、かつ、深さ方向と直交する方向に互いに離間した複数の分離領域を形成する第３の工程とを含むことを特徴とする。
【００４１】
本発明の固体撮像装置及びその製造方法では、固体撮像装置を、基板上に画素全面に同一深さで形成された第１の導電型のウェルとウェルの中に形成された第２の導電型の不純物層にそれぞれオーバーラップして深さ方向に形成され、かつ、深さ方向と直交する方向に互いに離間して形成された複数の分離領域により、上記の不純物層による光電変換領域と上記の不純物層に基づいて形成される増幅素子用の領域との位置関係が規定されている構造としたため、分離領域のみフォトリソグラフィにより露光後注入して形成する構造にでき、露光回数は１回でありフォトリソグラフィに用いるマスクの位置ずれは生じることはなく、また、分離領域が増幅素子用の領域側にずれても、不純物層の深さは変化することがない。
【発明の効果】
【００４２】
本発明によれば、分離領域のみフォトリソグラフィにより露光後注入して形成する構造にでき、露光回数は１回でありフォトリソグラフィに用いるマスクの位置ずれは生じることはなく、また、分離領域が増幅素子用の領域側にずれても、不純物層の深さは変化することがないため、位置ずれの問題のない安定したダイナミックレンジが得られる固体撮像装置を得ることができる。
【発明を実施するための最良の形態】
【００４３】
次に、本発明の一実施の形態について図面と共に説明する。従来の固体撮像装置の製造方法では、光電変換領域の形成にｎウェルとｐ-領域の２回以上のフォトリソグラフィ（イオン注入）を行うことにより、位置ずれを起こしていた。そこで、本発明では、その２回のイオン注入を止め、画素全面に行うイオン注入と分離領域を形成する１回のイオン注入により光電変換領域を形成することで、位置ずれの問題をなくし、安定的なダイナミックレンジを得るものである。
【００４４】
図１は本発明になる固体撮像装置の一実施の形態の１画素分の素子構造図を示し、同図（Ａ）は上面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図１中、図５と同一構成部分には同一符号を付し、その説明を省略する。図１に示す本実施の形態の固体撮像装置では、ｐ+型基板１１上にｐ-型エピタキシャル層１２を成長し、このエピタキシャル層１２の表面に、画素全体にわたって同じ深さのｎウェル１３が形成されると共に、ｎウェル１３内にｐ-領域１６が形成されている。また、この埋め込みのｐ-領域１６にオーバーラップするようにｐ−領域１６よりも高い濃度の分離領域（ｎ型）１７、１８、１９が互いに水平方向に離間して形成されている。増幅素子のリングトランジスタ部分には分離領域がなく、代わりに埋め込みｐ−領域１６よりも高い濃度でｐ-領域１６にオーバーラップしてソース近傍領域４７、ｎ-型バリア領域２０、さらにｐ+領域２１が形成されている。
【００４５】
このようなことが可能なのは、埋め込みｐ-領域１６のｐ-注入量が他の部分よりも少なく、ｐ-領域１６にオーバーラップ注入するだけで、その他の部分ができてしまうからである。
【００４６】
次に、本実施の形態の固体撮像装置の製造方法について図２〜図４の素子断面図と共に説明する。まず、図２（Ａ）に示すように、ｐ+型基板１１上にｐ-エピタキシャル層１２を成長させたウェハ上に公知の方法で酸化膜１４を形成する。酸化膜１４は犠牲酸化膜として作用する。この酸化膜１４を通して、画素部全面にｎ型不純物、例えばリンをフォトリソグラフィを使った公知の方法で、酸化膜１４を通して例えば、３００ｋｅＶ〜１.５ＭｅＶ程度の範囲で、１Ｅ１１ｃｍ−２〜１Ｅ１２ｃｍ−２の範囲の注入量を、注入エネルギーを変えてｐ-エピタキシャル層内に複数回イオン注入し、ｎウェル１３を形成する。これにより、図２（Ａ）に示すように、画素部で同一深さのｎウェル１３が、ｐ-エピタキシャル層１２上に形成される。
【００４７】
続いて、図２（Ａ）の素子に対して、ｐ型不純物として例えばボロンを７０〜４００ｋｅＶの加速エネルギー、３Ｅ１１ｃｍ-2〜１Ｅ１２ｃｍ-2程度のドーズ量で、酸化膜１４を通してイオン注入を画素部全面に行う。このとき、ｎウェル１３よりも不純物の濃度が高くなるようにイオン注入する。これにより、図２（Ｂ）に示すように、ｎウェル１３は、ｎ-部１５上に所定の深さのｐ-領域１６が形成された構造となる。
【００４８】
続いて、図２（Ｂ）の素子上面にフォトレジストを塗布した後、光電変換領域とリングトランジスタ部の領域以外の領域を分離注入領域としてその分離注入領域に対応した部分のフォトレジストを開口し、その開口を通して、ｎ型不純物をイオン注入した後、フォトレジストを除去することで、図３（Ａ）に示すように、ｎウェル１３内の分離注入領域にｎ型の分離領域１７、１８、１９を形成する。このとき、ｐ-領域１６よりも分離領域１７、１８、１９の不純物濃度が濃くなるように、ｎ型不純物として例えばリンを５０〜２ＭｅＶの加速エネルギー、１Ｅ１２ｃｍ-2〜１Ｅ１３ｃｍ-2のドーズ量でイオン注入する。この１回のフォトリソグラフィで、光電変換領域とリングトランジスタ部の位置関係を規定する。
【００４９】
続いて、図３（Ａ）のリングトランジスタ部となる領域（分離領域１８と１９との間の領域）をフォトリソグラフィにより選択し、その選択した同図（Ａ）のｐ-領域１６、ｎ-部１５の領域にオーバーラップするようにイオン注入して、同図（Ｂ）に示すように、ソース近傍ｐ型領域４７、ｎ-バリア部２０、ｐ+領域２１を形成する。このイオン注入条件はそれぞれ例えば、ソース近傍ｐ型領域４７は不純物ボロン、加速エネルギー１５〜１００ＫｅＶ、ドーズ量２Ｅ１２〜１Ｅ１３ｃｍ-2であり、ｎ-バリア部２０は不純物リン、加速エネルギー１５０〜６００ＫｅＶ、ドーズ量２Ｅ１２〜５Ｅ１２ｃｍ-2であり、ｐ+領域２１は不純物ボロン、加速エネルギー３００〜１ＭｅＶ、ドーズ量３Ｅ１２〜５Ｅ１３ｃｍ-2程度である。
【００５０】
続いて、図３（Ｂ）の酸化膜１４を除去した後、素子上面に図４（Ａ）に示すように、ゲート酸化膜４４を既知の酸化膜形成方法で形成し、その上にポリシリコン膜を形成し所定の領域をエッチングしてリング状ゲート電極４５を形成する。さらに酸化を行った後第２のポリシリコン膜を形成し、所定の領域をエッチングして転送ゲート電極５１を形成する。
【００５１】
その後、リング状ゲート電極４５、転送ゲート電極５１をマスクにしてセルフアラインでｎ+型のドレイン４８とソース４６となる各拡散層をイオン注入により形成する。その後、図４（Ｂ）に示すように、ドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５を公知の配線層形成法にて形成した後、絶縁膜２３で素子全面を被覆し、その上に遮光膜５６を形成する。遮光膜５６は、ｐ-型の埋め込み領域１６の上方に対応する位置に開口部５７が形成される。ｐ-型の埋め込み領域１６は図５のｐ-型の埋め込み領域４９に相当し、光電変換領域の一部を構成する。
【００５２】
従来は分離領域と光電変換領域の２回フォトリソグラフィ工程により露光してイオン注入を行うと、プロセスのばらつきにより位置ずれが発生する。これに対し、本実施の形態によれば、上述したように、光電変換領域となるｐ-型の埋め込み領域（ｐ-領域）１６を全面注入にし、画素部に全面注入したｐ-領域１６、ｎ-部１５に分離領域１７、１８、１９のみ露光後オーバーラップして選択注入するようにしたため、露光回数は１回であり、分離領域１７、１８、１９がリングトランジスタ側にずれてもｎウェルの幅が狭くなることはなく、位置ずれの問題のない安定したダイナミックレンジが得られる固体撮像装置を得ることができる。
【００５３】
なお、図５に示した従来の固体撮像装置の構造と図１に示す本実施の形態の構造との違いは、二次イオン質量分析（ＳＩＭＳ；secondary ion mass spectrometry）により確認することができる。本実施の形態ではｐ-領域１６に分離領域１７〜１９がオーバーラップして注入しているために、分離領域１７〜１９の不純物プロファイルをＳＩＭＳ分析により得ると、ｐ-領域１６を形成している不純物が分離領域１７〜１９から検出される。ところが、従来の素子構造では、埋め込みｐ-領域４９以外のｎウェル領域４３をＳＩＭＳ分析してもｐ-型の不純物を検出することができない。また、従来は光電変換領域を形成するのに２回のフォトリソグラフィをしていたが、本実施の形態では１回で済むために、フォトリソグラフィ用のマスクを節約できるという効果もある。
【図面の簡単な説明】
【００５４】
【図１】本発明の固体撮像装置の一実施の形態の１画素分の素子構造図である。
【図２】本発明の固体撮像装置の一実施の形態の製造方法を説明する素子断面図（その１）である。
【図３】本発明の固体撮像装置の一実施の形態の製造方法を説明する素子断面図（その２）である。
【図４】本発明の固体撮像装置の一実施の形態の製造方法を説明する素子断面図（その３）である。
【図５】従来の固体撮像装置の一例の１画素分の素子構造図である。
【図６】図５の固体撮像装置の画素構造と撮像素子全体の電気等価回路を示す図である。
【図７】図６に示す電気等価回路の動作説明用タイミングチャートである。
【図８】図５の従来の固体撮像装置の製造方法を説明する素子断面図（その１）である。
【図９】図５の従来の固体撮像装置の製造方法を説明する素子断面図（その２）である。
【図１０】図５の従来の固体撮像装置の製造方法を説明する素子断面図（その３）である。
【符号の説明】
【００５５】
１１  ｐ+型基板
１２  ｐ-型エピタキシャル層
１３  ｎウェル
１５  ｎ-部
１６  ｐ-型の埋め込み領域（ｐ-領域）
１７、１８、１９  分離領域
２０  ｎ-バリア部
２１  ｐ+領域
４５  リング状ゲート電極
４６  ソース領域
４７  ソース近傍ｐ型領域
４８  ドレイン領域
５０  フォトダイオード
５１  転送ゲート電極
【図１】
2008218453.tif 000003
【図２】
2008218453.tif 000004
【図３】
2008218453.tif 000005
【図４】
2008218453.tif 000006
【図５】
2008218453.tif 000007
【図６】
2008218453.tif 000008
【図７】
2008218453.tif 000009
【図８】
2008218453.tif 000010
【図９】
2008218453.tif 000011
【図１０】
2008218453.tif 000012