(57)【要約】【課題】マスクの使用回数を減らすことにより、工程単価を節減し、工程時間を短縮する半透過型液晶表示素子の製造方法を提供する。【解決手段】複数の画素領域を備えて画素を表示するアクティブ領域と、アクティブ領域を駆動する駆動回路領域として定義され、各画素領域は反射部と透過部に区分される基板と、各画素領域と駆動回路領域に各々形成された第１、第２ソース／ドレイン領域を備えた第１、第２半導体層と、第１、第２半導体層を含んでいる全面に形成されたゲート絶縁膜と、第１、第２半導体層上のゲート絶縁膜上に形成された第１、第２ゲート電極および画素領域に形成されたストレージ電極と、基板の全面に形成された層間絶縁膜と、層間絶縁膜の画素領域に形成された透過電極と、透過電極を含んでいる全面に形成された保護膜と、反射部の保護膜上に形成された反射電極および第１、第２ソース／ドレイン領域に接続する第１、第２ソース／ドレイン電極と、基板に対向する対向基板との間に形成された液晶層を含んで構成される。【選択図】図２
2008077114.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素領域を備えて画像を表示するアクティブ領域と、前記アクティブ領域を駆動する駆動回路領域で定義され、前記各画素領域は反射部と透過部に区分される絶縁基板上の前記アクティブ領域に第１半導体層を形成すると共に、前記駆動回路領域に第２半導体層を形成する段階と、
前記第１及び前記第２半導体層を含んでいる全面にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に第１及び第２ゲート電極とストレージ電極を形成すると共に、前記第１及び前記第２半導体層に不純物を注入して第１及び第２ソース／ドレイン領域とＬＤＤ領域を形成する段階と、
前記第１及び第２ゲート電極を含んでいる全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜上に、前記ストレージ電極である下部電極と対向する上部電極となり、ストレージキャパシタンスを構成する透過電極を形成する段階と、
前記透過電極を含んでいる全面に凹凸パターンを有する保護膜を形成する段階と、
前記ゲート絶縁膜及び前記保護膜の所定部位を除去して、前記ソース／ドレイン領域および透過電極が各々露出されるコンタクトホールおよび開放領域を形成する段階と、
前記保護膜上に金属層を積層して、前記コンタクトホールを通して前記第１及び第２ソース／ドレイン領域に接続する第１及び第２ソース／ドレイン電極と、一端が前記第１ドレイン電極に接続され、他端が前記開放領域を通して前記透過電極に接続する反射電極とを同時に形成する段階と
を含み、
前記ゲート絶縁膜上に第１及び第２ゲート電極とストレージ電極を形成すると共に、前記第１及び第２ソース／ドレイン領域とＬＤＤ領域を形成する段階は、
前記ゲート絶縁膜上にゲート金属層を蒸着した後、第１フォトレジストパターンをマスクとして前記ゲート金属層をエッチングして前記第１及び第２ゲート電極とストレージ電極を形成する段階と、
前記第１及び第２ゲート電極をマスクとして前記第１及び前記第２半導体層にｎ＋イオンを注入して第１及び第２ソース／ドレイン領域を形成する段階と、
前記第１フォトレジストパターンをアッシングする段階と、
前記アッシングされた第１フォトレジストパターンをマスクとして前記第１及び第２ゲート電極とストレージ電極をエッチングする段階と、
前記エッチングされた第１及び第２ゲート電極をマスクとして前記第１及び第２ソース／ドレイン領域それぞれの内側にｎ−イオンを注入して第１及び第２ＬＤＤ領域を形成する段階と、
前記アクティブ領域を第２フォトレジストパターンでマスキングして、前記第２ソース／ドレイン領域にｐ＋イオンを注入する段階と
を含むことを特徴とする半透過型液晶表示素子の製造方法。
【請求項２】
前記絶縁基板に対向基板を貼り合わせる段階と、
前記両基板間に液晶層を形成する段階とをさらに含んでいる
ことを特徴とする請求項１に記載の半透過型液晶表示素子の製造方法。
【請求項３】
前記凹凸パターンと保護膜は、同時に形成する
ことを特徴とする請求項１に記載の半透過型液晶表示素子の製造方法。
【請求項４】
前記凹凸パターンを有する保護膜を形成する段階であって、
前記保護膜を形成する段階と、
前記保護膜上に有機絶縁物質を塗布する段階と、
前記有機絶縁物質をパターニングして凹凸パターンを形成する段階と
を含んでいることを特徴とする請求項１に記載の半透過型液晶表示素子の製造方法。
【請求項５】
前記有機絶縁物質は、フォトアクリルである
ことを特徴とする請求項４に記載の半透過型液晶表示素子の製造方法。
【請求項６】
前記有機絶縁物質は、ＢＣＢ(benzocyclobutene）である
ことを特徴とする請求項４に記載の半透過型液晶表示素子の製造方法。
【請求項７】
前記ソース／ドレイン領域および透過電極が各々露出されるコンタクトホールおよび開放領域を形成する段階であって、
前記有機絶縁膜上にフォトレジストを塗布してパターニングする段階と、
パターニングされた前記フォトレジストの間に露出された前記有機絶縁膜、保護膜、層間絶縁膜およびゲート絶縁膜を一括エッチングしてコンタクトホールを形成し、前記有機絶縁膜および保護膜を一括エッチングして開放領域を形成する段階と
を含んでいることを特徴とする請求項４に記載の半透過型液晶表示素子の製造方法。
【請求項８】
前記ソース／ドレイン領域および透過電極が各々露出されるコンタクトホールおよび開放領域を形成する段階であって、
前記有機絶縁膜上にフォトレジストを塗布してパターニングする段階と、
パターニングされた前記フォトレジストの間に露出された前記有機絶縁膜をエッチングする段階と、
パターニングされた前記フォトレジストおよび有機絶縁膜の間に露出された前記保護膜、層間絶縁膜およびゲート絶縁膜を一括エッチングしてコンタクトホールおよび開放領域を形成する段階と
を含んでいることを特徴とする請求項４に記載の半透過型液晶表示素子の製造方法。
【請求項９】
前記透過電極は、前記ストレージ電極にオーバーラップされるように形成する
ことを特徴とする請求項１に記載の半透過型液晶表示素子の製造方法。
【請求項１０】
前記ｐ＋イオンは、ＢまたはＢＦ２である
ことを特徴とする請求項１に記載の半透過型液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示素子（ＬＣＤ）に関し、特に低マスク（low mask）技術を用いたＣＭＯＳ−ＴＦＴアレイ基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示素子は、コントラスト比が大きく、階調表示や動画表示に好適であり、かつ電力消費が低いという特徴のため、平板ディスプレイの中でもその比重が増大している。
【０００３】
このような液晶表示素子は動作実行のため、基板に駆動素子または配線などの幾つかのパターンを形成するが、パターンを形成するために使用される技術のうち、一般的なものがフォトリソグラフィである。
【０００４】
前記方法は、パターンの形成される基板に紫外線により感光する材料であるフォトレジストをコーティングし、光マスクに形成されたパターンをフォトレジスト上に露光して現像し、このようにパターニングされたフォトレジストをマスクとして活用し望む物質層をエッチングしてから、フォトレジストをストリッピングする一連の複雑な過程からなる。
【０００５】
このため、フォトリソグラフィ工程の回数を最小限に減らして生産性を高め、工程のマージンを確保しようと“低マスク技術”に対する研究が盛んに進められている。
【０００６】
一方、液晶表示素子は、各画素の画素電極に信号を選択的に印加するための薄膜トランジスタ（ＴＦＴ）と、各画素がアドレッシングされるまで充電状態を保持させるストレージキャパシタが備えられたＴＦＴアレイ基板と、色相表現のためのカラーフィルター層が備えられたカラーフィルター基板と、前記両基板間に封入された液晶層と、前記ＴＦＴアレイ基板を駆動するための駆動回路とを備えて各種外部信号により画像を表示する。
【０００７】
この時、半透過型液晶表示素子である場合は、各画素が透過部と反射部に区分されて、前記透過部には透過電極が形成されており、前記反射部には反射電極が形成されているため、液晶に一定の電圧を印加する。
【０００８】
前記透過部は下部基板を通して入射するバックライトによる光を液晶層に入射させて画像を表示し、前記反射部は外部自然光が明るい時、上部基板を通して入射する外部光を反射させて画像を表示するという点に差がある。
【０００９】
また、前記駆動回路は、別途のＰＣＢ基板に形成されて、ＴＣＰにより前記ＴＦＴ基板に連結される。しかし、最近では前記駆動回路を別途のＰＣＢに形成せず、前記ＴＦＴアレイ基板に形成する方法が提案されている。
【００１０】
また、前記薄膜トランジスタは、アクティブ領域で各画素を駆動する画素駆動用薄膜トランジスタと、前記画素駆動用薄膜トランジスタを作動させてゲート配線とデータ配線に信号を印加するパッド部領域の駆動回路用薄膜トランジスタに区分される。
【００１１】
この時、前記画素駆動用薄膜トランジスタは高速動作が可能なｎ型ＴＦＴとし、前記駆動回路用薄膜トランジスタは前記ｎ型ＴＦＴと共に消費電力が優れたｐ型ＴＦＴとして、ＣＭＯＳ薄膜トランジスタを得る。
【００１２】
以下、図面を参照にしてＣＭＯＳ薄膜トランジスタを有する従来の半透過型液晶表示素子の製造方法に対して説明すれば次の通りである。
【００１３】
先ず、図１ａのように、絶縁基板１１上にバッファ層５２を形成し、前記バッファ層５２上に多結晶シリコン層を形成する。そして、前記多結晶シリコン層上に第１フォトレジスト（図示せず）を蒸着し、第１マスクを用いたフォトリソグラフィで第１、第２、第３半導体層５４（５４ａ、５４ｂ、５４ｃ）を形成する。
【００１４】
前記多結晶シリコン層を形成する方法は、多結晶シリコンを直接蒸着する方法と、非晶質シリコン（Amorphous Silicon）を蒸着してから、多結晶に結晶化する方法がある。
【００１５】
前者の方法としては、５５０℃以上の高温状態で蒸着しなければならない低圧化学気相蒸着法（ＬＰＣＶＤ法：Low Pressure Chemical Vapor Deposition）と、４００℃以下でＳｉＦ４／ＳｉＨ４／Ｈ２の混合ガスを使用して蒸着するプラズマ化学気相蒸着法（ＰＥＣＶＤ法：Plasma Enhanced Chemical Vapor Deposition）などがあり、後者の方法としては、高温で長時間熱処理して結晶化する固相結晶化法（ＳＰＣ法：Solid Phase Crystallization）、２５０℃程度に加熱しながらエキシマーレーザを照射して結晶化するエキシマーレーザアニーリング法（ＥＬＡ法：Excimer Laser Annealing）、非晶質シリコン層の上部に金属を蒸着して結晶化を導く金属誘導結晶化法（Metal Induced Crystallization）などがある。
【００１６】
前記半導体層５４は三つの島状にパターニングされるが、その中、第１、第３半導体層５４ａ、５４ｃには後工程を通して各々ｎ型薄膜トランジスタ（ＴＦＴ）とｐ型薄膜トランジスタ（ＴＦＴ）が形成され、第２半導体層５４ｃには後工程を通してストレージキャパシタが形成される。
【００１７】
また、図１ｂのように、絶縁基板１１の全面に第２フォトレジスト３１を塗布してから、第２マスクを用いた露光および現像工程により、ｎ型ＴＦＴ領域の第１半導体層５４ａと、ｐ型ＴＦＴ領域の第３半導体層５４ｃとを覆うように、前記第２フォトレジストを用いてパターニングする。
【００１８】
その後、基板の全面にストレージドーピングを行い、ストレージ領域の第２半導体層５４ｂに対してストレージドーピング層を形成する。
【００１９】
また、図１ｃのように、前記第２フォトレジスト３１のパターンを除去し、絶縁基板１１の全面にシリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）などの無機絶縁物質を、通常、プラズマ強化型化学蒸気蒸着法（ＰＥＣＶＤ）により蒸着して、ゲート絶縁膜１３を形成する。
【００２０】
なお、前記ゲート絶縁膜１３上に低抵抗金属層の一例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン−タングステン（ＭｏＷ）などを蒸着し、その上に第３フォトレジスト（図示せず）を蒸着してから、第３マスクを用いたフォトリソグラフィで前記各半導体層５４ａ、５４ｂ、５４ｃ上に第１、第２ゲート１２、２２およびストレージ電極１９を形成する。
【００２１】
この時、前記第１、第２ゲート１２、２２は、今後形成されるｎ型ＴＦＴ領域とｐ型ＴＦＴ領域での第１、第２チャネル層１４、２４と重なるように所定領域に形成し、ストレージ電極１９はストレージ領域での第２半導体層５４ｂと重なるように形成する。
【００２２】
また、前記第１、第２ゲート電極１２、２２をマスクとして、前記半導体層５４ａ、５４ｃに低濃度のｎ型不純物イオンをドーピングし、前記第１、第２ゲート電極１２、２２の両側の半導体層５４ａ、５４ｃにＬＤＤ（Lightly Doped Drain）ドーピング層８８を形成する。この時、ｎ型不純物がドーピングされていない第１、第２半導体層５４ａ、５４ｃの領域が第１、第２チャネル層１４、２４になる。
【００２３】
このように、半導体層の一定部分を低濃度にドーピングしてＬＤＤドーピング層を形成する理由は、その領域での抵抗により接合部位にかかる電界を減少させてオフ電流を減らし、かつオン電流の減少を最小化できるようにするためである。
【００２４】
その後、図１ｄのように、前記第１ゲート電極１２を含んでいる全面に第４フォトレジスト３３を塗布してから、第４マスクを用いた露光および現像工程で第１ゲート電極１２の両側のｎ型ＴＦＴ領域の第１半導体層５４ａの一部分が露出されるようにパターニングする。これにより、ｐ型ＴＦＴ領域とストレージ領域とがブロッキングされて当該領域へのイオン注入を防止することができる。
【００２５】
また、絶縁基板１１の全面にリン（Ｐ）などを用いて高濃度のｎ型不純物イオンをドーピングし、ｎ型ＴＦＴ領域に第１ソース／ドレイン領域１５ａ、１５ｂを形成する。その後、前記第１ソース／ドレイン領域１５ａ、１５ｂを活性化させる。
【００２６】
なお、前記第４フォトレジスト３３をストリッピングしてから、図１ｅのように、前記第１、第２ゲート電極１２、２２を含んでいる全面に第５フォトレジスト３５を塗布してから、第５マスクを用いた露光およびエッチング工程でｐ型ＴＦＴ領域が露出されるようにパターニングする。これにより、ｎ型ＴＦＴ領域とストレージ領域がブロッキングされて当該領域へのイオン注入を防止できる。
【００２７】
その後、絶縁基板１１の全面にホウ素（Ｂ）などを用いて高濃度のｐ型不純物イオンをドーピングし、ｐ型ＴＦＴ領域に第２ソース／ドレイン領域２５ａ、２５ｂを形成する。そして、前記第２ソース／ドレイン領域２５ａ、２５ｂを活性化させる。
【００２８】
なお、前記第５フォトレジスト３５をストリッピングし、図１ｆに示したように、第１ゲート電極１２を含んでいる基板の全面にシリコン酸化物またはシリコン窒化物などの絶縁物質をＰＥＣＶＤ法で蒸着して層間絶縁膜２３を形成する。
【００２９】
また、第６フォトレジスト（図示せず）を蒸着し、第６マスクを用いたフォトリソグラフィで前記第１および第２ソース／ドレイン領域１５ａ、１５ｂ、２５ａ、２５ｂの所定部位が現れるように、前記ゲート絶縁膜１３および層間絶縁膜２３を選択的に除去して第１コンタクトホール７１を形成する。
【００３０】
前記第６フォトレジストをストリッピングし、図１ｇのように、前記第１コンタクトホール７１を通して第１および第２ソース／ドレイン領域１５ａ、１５ｂ、２５ａ、２５ｂと連結される第１、第２ソース／ドレイン電極１５ｃ、１５ｄ、２５ｃ、２５ｄを形成してｎ型ＴＦＴおよびｐ型ＴＦＴを備えたＣＭＯＳ薄膜トランジスタを完成する。
【００３１】
即ち、前記第１コンタクトホール７１に埋め込まれるように、前記層間絶縁膜２３を含んでいる全面に銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン−タングステン（ＭｏＷ）などの低抵抗金属層と、第７フォトレジスト（図示せず）を順次に蒸着し、第７マスクを用いた露光および現像工程でパターニングして第１、第２ソース／ドレイン電極１５ｃ、１５ｄ、２５ｃ、２５ｄを形成する。
【００３２】
これにより、前記第１ゲート電極１２、第１ソース／ドレイン電極１５ｃ、１５ｄ、第１チャネル層１４で構成されて各画素ごとに形成され、前記各画素を駆動するｎ型ＴＦＴと、前記第２ゲート電極２２、第２ソース／ドレイン電極２５ｃ、２５ｄ、第２チャネル層２４で構成されて駆動回路部に形成され、各ゲート配線、データ配線に信号を印加するｐ型ＴＦＴと、前記第２半導体層５４ｂ、ゲート絶縁膜１３、ストレージ電極１９で構成されて各画素ごとに形成されるストレージが完成される。
【００３３】
前記第７フォトレジストをストリッピングし、図１ｈのように、前記第１ソース／ドレイン電極１５ｃ、１５ｄを含んでいる全面にフォトアクリル樹脂を塗布してから、第８マスクを用いた露光および現像工程で一定間隔のフォトアクリル樹脂パターンを複数形成し、前記フォトアクリル樹脂パターンをリフローさせて球状の第１凹凸パターン９０を形成する。したがって、前記第１凹凸パターン９０は球状に所定間隔で複数形成される。
【００３４】
また、図１ｉのように、前記第１凹凸パターン９０を含んでいる全面にシリコン窒化物またはシリコン酸化物などの無機絶縁物質を蒸着したり、またはＢＣＢ或いはアクリル系物質のような有機絶縁物質を塗布して保護膜１６を形成する。
【００３５】
この時、前記保護膜用物質が前記第１凹凸パターン９０に沿って蒸着または塗布されるため、保護膜１６に第２凹凸パターン９２が形成される。
【００３６】
また、図１ｊのように、第９マスクを用いたフォトリソグラフィで、前記第１ドレイン電極１５ｄおよびストレージ電極１９が露出されるように、前記保護膜１６および層間絶縁膜２３をエッチングして第２コンタクトホール８１を形成する。
【００３７】
また、図１ｋのように、前記保護膜１６を含んでいる全面に高反射率金属の一例として、アルミニウム、アルミニウムネオジム、チタンなどを蒸着してから、第１０マスクを用いたフォトリソグラフィでパターニングして反射電極１７ａを形成する。
【００３８】
前記反射電極１７ａは、前記第２凹凸パターン９２の表面に沿って形成されるため、反射凹凸を有するようになる。前記の反射凹凸は、外部の自然光を光源として用いる場合、外部の自然光の反射角が局部的に変化して相当量の反射光量を確保するようになる。
【００３９】
最後に、図１ｌのように、前記反射電極１７ａを含んでいる全面にＩＴＯまたはＩＺＯなどを蒸着してから、第１１マスクを用いるフォトリソグラフィでパターニングして透過電極１７ｂを形成する。
【００４０】
この時、前記反射電極１７ａは各画素の反射部に形成し、前記透過電極１７ｂは各画素の透過部に形成するが、前記反射電極１７ａの所定部位に前記透過電極１７ｂがコンタクトされて電圧を印加できるようにする。このように形成されたＴＦＴアレイ基板は、通常計１１回のマスクを用いて形成する。
【００４１】
このように、ｎ型ＴＦＴおよびｐ型ＴＦＴを含んでいるＣＭＯＳ-ＴＦＴアレイ基板は図示はしないが、カラーフィルター層が形成された対向基板とスペーサをその間におき、シール材により接着する。そして、両基板間に液晶を注入して液晶層を形成し、液晶注入口を封止することにより液晶表示素子を完成する。
【発明の開示】
【発明が解決しようとする課題】
【００４２】
しかしながら、従来技術による前記ＣＭＯＳは、集積度が低く、工程が複雑であるが、消費電力の消耗が低いという長所のため、工程を単純化するための研究が盛んである。このような研究の一つの形態として低マスク技術がある。
【００４３】
本発明は上記の問題点を解決するためのもので、その目的は、マスクの使用回数を減らすことにより、工程単価を節減し、工程時間を短縮する半透過型液晶表示素子の製造方法を提供することにある。
【課題を解決するための手段】
【００４４】
上記目的を達成するために、本発明に係る半透過型液晶表示素子の製造方法は、複数の画素領域を備えて画像を表示するアクティブ領域と、前記アクティブ領域を駆動する駆動回路領域で定義され、前記各画素領域は反射部と透過部に区分される絶縁基板上の前記アクティブ領域に第１半導体層を形成すると共に、前記駆動回路領域に第２半導体層を形成する段階と、前記第１及び前記第２半導体層を含んでいる全面にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に第１及び第２ゲート電極とストレージ電極を形成すると共に、前記第１及び前記第２半導体層に不純物を注入して第１及び第２ソース／ドレイン領域とＬＤＤ領域を形成する段階と、前記第１及び第２ゲート電極を含んでいる全面に層間絶縁膜を形成する段階と、前記層間絶縁膜上に、前記ストレージ電極である下部電極と対向する上部電極となり、ストレージキャパシタンスを構成する透過電極を形成する段階と、前記透過電極を含んでいる全面に凹凸パターンを有する保護膜を形成する段階と、前記ゲート絶縁膜及び前記保護膜の所定部位を除去して、前記ソース／ドレイン領域および透過電極が各々露出されるコンタクトホールおよび開放領域を形成する段階と、前記保護膜上に金属層を積層して、前記コンタクトホールを通して前記第１及び第２ソース／ドレイン領域に接続する第１及び第２ソース／ドレイン電極と、一端が前記第１ドレイン電極に接続され、他端が前記開放領域を通して前記透過電極に接続する反射電極とを同時に形成する段階とを含み、前記ゲート絶縁膜上に第１及び第２ゲート電極とストレージ電極を形成すると共に、前記第１及び第２ソース／ドレイン領域とＬＤＤ領域を形成する段階は、前記ゲート絶縁膜上にゲート金属層を蒸着した後、第１フォトレジストパターンをマスクとして前記ゲート金属層をエッチングして前記第１及び第２ゲート電極とストレージ電極を形成する段階と、前記第１及び第２ゲート電極をマスクとして前記第１及び前記第２半導体層にｎ＋イオンを注入して第１及び第２ソース／ドレイン領域を形成する段階と、前記第１フォトレジストパターンをアッシングする段階と、前記アッシングされた第１フォトレジストパターンをマスクとして前記第１及び第２ゲート電極とストレージ電極をエッチングする段階と、前記エッチングされた第１及び第２ゲート電極をマスクとして前記第１及び第２ソース／ドレイン領域それぞれの内側にｎ−イオンを注入して第１及び第２ＬＤＤ領域を形成する段階と、前記アクティブ領域を第２フォトレジストパターンでマスキングして、前記第２ソース／ドレイン領域にｐ＋イオンを注入する段階とを含むことを特徴とする。
【発明の効果】
【００４５】
本発明の半透過型液晶表示素子の製造方法には次のような効果がある。
【００４６】
第１に、ゲートエッチバック技術を用いることにより、１回のマスク使用により高濃度のｎ型不純物イオンドーピング段階と、低濃度のｎ型不純物イオンドーピング段階と、カウンタードーピング段階とを全て行うことができるようになる。
【００４７】
第２に、ストレージキャパシタの下部電極はゲート電極と共に形成し、ストレージキャパシタの上部電極は透過電極を流用することにより、マスクの使用回数を１回低減することができる。
【００４８】
第３に、ソース／ドレイン電極と反射電極を同時に形成することにより、マスクの使用回数を１回低減することができる。
【００４９】
第４に、本発明に係る半透過型液晶表示素子は、従来１１回のマスクの使用回数を７回に減らすことにより、製造原価を節減して工程時間を減らすことができ、大量生産に効果的である。
【００５０】
第５に、反射部と透過部とのセルギャップの差を適度にする。即ち、液晶層を１回通過する距離だけ反射部と透過部との保護膜の段差があることにより、反射部に入射する光と透過部に入射する光がスクリーンの表面に同時に到達する。
【００５１】
第６に、凹凸パターンが形成された保護膜上に曲率制御のための有機絶縁膜をさらに形成するが、前記保護膜と有機絶縁膜のパターニング工程を別途の過程として行うことにより、保護膜と有機絶縁膜の一括エッチングによる有機絶縁膜の表面の段差の不均一の問題を改善する。
【発明を実施するための最良の形態】
【００５２】
以下、本発明に係る半透過型液晶表示素子およびその製造方法の好適な実施の形態について、添付の図面に基づいて詳細に説明する。
【００５３】
第１の実施の形態
第１の実施の形態の特徴の一つは、有機絶縁膜で保護膜および半球状の凹凸パターンを一体型に形成することである。
【００５４】
図２は、本発明の第１の実施の形態に係る半透過型液晶表示素子の断面図およびＩ−Ｉ´線上の平面図であり、図３ａないし図３ｉは、本発明の第１の実施の形態に係る半透過型液晶表示素子の製造工程を説明するための工程断面図およびＩ−Ｉ´線上の平面図である。
【００５５】
前記図２ないし図３ｉの断面図は、ｎ型ＴＦＴが形成されるアクティブ領域とｐ型ＴＦＴが形成される駆動回路部領域に区分して示されており、前記アクティブ領域に限って平面図が示されている。
【００５６】
先ず、第１の実施の形態に係る半透過型液晶表示素子のＴＦＴアレイ基板は、図２に示したように、複数の各画素領域にｎ型ＴＦＴを備えて画素を表示するアクティブ領域（Ｉ−Ｉ´）と、前記アクティブ領域を駆動するためにｎ型ＴＦＴおよびｐ型ＴＦＴを備える駆動回路領域に定義される。この時、前記アクティブ領域の各画素領域は、反射部と透過部に区分されて外部光を光源に使用したり、またはバックライトを光源に使用したりする。
【００５７】
前記アクティブ領域には、第１ソース／ドレイン領域１１５ａ、１１５ｂを備えた第１半導体層１５４ａと、前記第１半導体層１５４ａを含んでいる全面に形成されたゲート絶縁膜１１３と、前記ゲート絶縁膜１１３上で一列に形成されたゲート配線１１２ａと、前記ゲート配線１１２ａから分岐されて前記第１半導体層１５４ａの上部にオーバーラップされる第１ゲート電極１１２と、前記ゲート配線１１２ａに平行するように同一層に形成されてキャパシタの下部電極の役割をするストレージ電極１１９と、前記ゲート配線１１２ａを含んでいる全面に形成された層間絶縁膜１２３と、前記層間絶縁膜１２３の透過部に形成される透過電極１１７ｂと、前記透過電極１１７ｂを含んでいる全面に形成されてその表面に凹凸パターン１９０を一体型に備えた保護膜１１６と、前記保護膜上で前記第１ソース／ドレイン領域１１５ａ、１１５ｂに接続する第１ソース／ドレイン電極１１５ｃ、１１５ｄと、前記第１ソース電極１１５ｃと一体型に形成されて前記ゲート配線１１２ａに対して垂直交差するデータ配線１１５ｅと、前記保護膜１１６の反射部で前記第１ドレイン電極１１５ｄと一体型に形成されて前記凹凸パターン１９０に沿って反射凹凸を有し、透過部の開放領域１８１で前記透過電極１１７ｂがコンタクトされる反射電極１１７ａとが備えられる。
【００５８】
この時、前記第１ソース／ドレイン領域１１５ａ、１１５ｂはｎ型不純物でドーピングされて、前記第１半導体層１５４ａ、ゲート絶縁膜１１３、第１ゲート電極１１２、第１ソース／ドレイン電極１１５ｃ、１１５ｄがｎ型ＴＦＴを構成する。前記第１ソース／ドレイン領域１１５ａ、１１５ｂの内側にはＬＤＤ層１８８をさらに含んでいる。
【００５９】
そして、前記透過電極１１７ｂは、前記ストレージ電極１１９にオーバーラップされてキャパシタの上部電極の役割をするため、前記ストレージ電極１１９と透過電極１１７ｂと、その間に介在された層間絶縁膜１２３とがストレージキャパシタを構成する。
【００６０】
また、前記保護膜１１６は透過部で除去されて透過部の開放領域１８１を有する。この時、前記保護膜１１６は、液晶セルの段差だけの厚さで形成され、透過部で除去されて透過部の開放領域１８１を形成する。したがって、透過部の透過電極１１７ｂが反射部の反射電極１１７ａより液晶セルの段差だけ低い位置に形成される。
【００６１】
一方、前記駆動回路領域には、前記の構造を有するｎ型ＴＦＴ以外に、ｐ型ＴＦＴがさらに備えられるが、前記ｐ型ＴＦＴは、ｐ型不純物でドーピングされた第２ソース／ドレイン領域１２５ａ、１２５ｂを有する第２半導体層１５４ｂと、前記第２半導体層１５４ｂの上部に形成されるゲート絶縁膜１１３と、前記ゲート絶縁膜１１３上の第２ゲート電極１２２と、前記第２ゲート電極１２２に絶縁されて前記第２ソース／ドレイン領域１２５ａ、１２５ｂにコンタクトされる第２ソース／ドレイン電極１２５ｃ、１２５ｄとを含んで構成される。
【００６２】
前記半透過型液晶表示素子の製造工程は次の通りである。
先ず、図３ａのように、絶縁基板１１１上に非晶質シリコン（ａ−Ｓｉ：Ｈ）をＳｉＨ４とＨ４との混合ガスを用いたプラズマ化学気相蒸着法で蒸着してから、その上にレーザなどで熱を加えて急速に溶融および凝固させることにより、非晶質シリコンを多結晶シリコンに結晶化する。
【００６３】
また、第１フォトレジストおよび第１マスクを用いたフォトリソグラフィで、二つの島状にパターニングして第１、第２半導体層１５４（１５４ａ、１５４ｂ）を形成する。
【００６４】
この時、前記第１半導体層１５４ａは、ｎ型薄膜トランジスタ（ＴＦＴ）が形成される領域に位置させ、前記第２半導体層１５４ｂはｐ型薄膜トランジスタ（ＴＦＴ）が形成される領域に位置させる。
【００６５】
図示はしないが、前記半導体層１５４の形成以前に、前記絶縁基板１１１の全面に化学気相蒸着法などでバッファ層（図示せず）をさらに形成してもよい。
【００６６】
このようなバッファ層は、シリコン酸化物（ＳｉＯｘ）のような絶縁物質で形成可能であるが、後工程において異物質が半導体層１５４に浸透することを防止し、非晶質シリコン層の結晶化過程における高温より絶縁基板１１１を保護して、絶縁基板１１１に対する半導体層１５４の接触特性を改善させる役割をする。
【００６７】
また、前記半導体層１５４を含んでいる全面にシリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）などの無機絶縁物質をプラズマ強化型化学蒸気蒸着法で蒸着してゲート絶縁膜１１３を形成する。
【００６８】
その後、図３ｂのように、前記ゲート絶縁膜１１３の上部に低抵抗金属層の一例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン−タングステン（ＭｏＷ）などを蒸着し、その上に第２フォトレジスト１３１を塗布する。
【００６９】
それから、前記第２フォトレジスト１３１を第２マスクを用いた露光および現像工程でパターニングしてから、前記低抵抗金属層をエッチングして第１、第２ゲート電極１１２、１２２およびストレージ電極１１９を形成する。
【００７０】
この時、前記第１、第２ゲート電極１１２、１２２は走査信号を伝達するゲート配線１１２ａと同時に形成する。
【００７１】
また、図３ｃのように、前記第２フォトレジスト１３１をアッシング（ashing）して第２フォトレジスト１３１パターンの厚さと幅をゲート電極に比べて縮小させる。縮小された第２フォトレジスト１３１、第１、第２ゲート電極１１２、１２２をマスクとして前記第１、第２半導体層１５４ａ、１５４ｂに高濃度のｎ型不純物をイオン注入する。
【００７２】
即ち、リン（Ｐ）イオンまたは砒素（Ａｓ）イオンをドーピングすることにより、ｎ型ＴＦＴ領域およびｐ型ＴＦＴ領域にｎ型ドーピング層である第１、第２ソース／ドレイン領域１１５ａ、１１５ｂ、１２５ａ、１２５ｂを形成する。そして、第１ソース／ドレイン領域１１５ａ、１１５ｂを活性化させる。
【００７３】
この時、ｎ型イオンが注入されていない第１、第２半導体層１５４ａ、１５４ｂは第１、第２チャネル層１１４，１２４になる。
【００７４】
一方、ｐ型ＴＦＴにイオン注入して形成されたｎ型ドーピング層は後工程であるｐ型不純物イオン注入時のｐ型ドーピング層に変わるようになる。
【００７５】
また、図３ｄのように、縮小された第２フォトレジスト１３１をマスクとして、第１、第２ゲート電極１１２、１２２をエッチ−バック技術で側壁からエッチングする。このように、エッチ−バック技術によりエッチングされた領域だけ後工程でＬＤＤドーピング層１８８になる。
【００７６】
そして、両側壁が少しエッチングされた第１、第２ゲート電極１１２、１２２をマスクとして第１、第２半導体層１５４ａ、１５４ｂに低濃度のｎ型不純物イオンをドーピングする。
【００７７】
ｎ−ドーピング層であるＬＤＤドーピング層１８８は第１、第２ゲート電極１１２、１２２に隣接したｎ＋ドーピング層である第１、第２ソース／ドレイン領域１１５ａ、１１５ｂ、１２５ａ、１２５ｂの内側に形成されて、接合部位にかかる電界を減少させてオフ電流を減らす役割をする。
【００７８】
また、前記第２フォトレジスト１３１をストリッピングし、図３ｅのように、前記第１、第２ゲート電極１１２、１２２およびストレージ電極１１９を含んでいる全面に第３フォトレジスト１３３を塗布してから、ｐ型ＴＦＴ領域が露出されるように第３マスクを用いた露光および現像工程で前記第３フォトレジスト１３３をパターニングする。
【００７９】
その後、絶縁基板１１１の全面にホウ素（Ｂ）イオンまたはＢＦ２イオンなどのｐ＋イオンをカウンタードーピング（counter doping）してｐ型ＴＦＴ領域の第２ソース／ドレイン領域１２５ａ、１２５ｂをｐ型に変える。そして、第２ソース／ドレイン領域１２５ａ、１２５ｂを活性化させる。
【００８０】
この時、ドーピングしない第２半導体層１５４ｂは第２チャネル層１２４になり、第３フォトレジスト１３３によりブロッキングされた残った領域にはイオンが注入されない。
【００８１】
前記のカウンタードーピングは、ＬＤＤイオン注入時、使用される不純物と反対のタイプで、所定の角度をもってドーピングを行い、ＬＤＤ領域の基板の濃度を高めることを言う。このように、ＬＤＤイオンの注入時、追加してカウンタードーピングを行う理由はパンチスルー（punch-through）現象を解決するためのものである。
【００８２】
前記パンチスルー現象は、短チャネル効果（short channel effect）のため発生する問題点で、前記短チャネル効果とは、素子の集積度が高まるにつれて素子の大きさが小さくなり、また内部の電界が大きくなって長期間にわたり安定的にディバイスを作動させ難いことをいう。
【００８３】
その後、前記第３フォトレジスト層１３３をストリッピングし、図３ｆに示したように、前記第１ゲート電極１１２を含んでいる基板の全面にシリコン酸化物またはシリコン窒化物などの絶縁物質をＰＥＣＶＤ法で蒸着して層間絶縁膜１２３を形成する。
【００８４】
また、前記層間絶縁膜１２３を含んでいる全面に透明な導電物質であるＩＴＯまたはＩＺＯなどを蒸着してから、第４マスクを用いたフォトリソグラフィでパターニングして透過電極１１７ｂを形成する。
【００８５】
この時、ストレージ電極１１９の上部にオーバーラップされた前記透過電極１１７ｂはストレージ電極１１９およびその間に介在された層間絶縁膜１２３と共にストレージキャパシタになる。したがって、ストレージキャパシタを形成するための追加工程は不要である。
【００８６】
また、図３ｇのように、前記透過電極１１７ｂを含んでいる全面にフォトアクリル樹脂、ＢＣＢなどの有機絶縁物質を厚く塗布してから、第５マスクを用いたフォトリソグラフィで一体型の保護膜１１６と凹凸パターン１９０を形成する。前記保護膜１１６は液晶セルギャップの差ほどの段差を有する。
【００８７】
この時、前記保護膜１１６と凹凸パターン１９０とを同時に形成するために、回折露光したり、またはネガティブフォトアクリル樹脂とポジティブフォトアクリル樹脂とを積層してポジティブフォトアクリル樹脂だけエッチングし、凹凸パターンを形成してもかまわない。
【００８８】
前記凹凸パターン１９０は半球状状で、所定間隔で複数形成される。この時、前記凹凸パターン１９０の曲率制御のために前記有機絶縁物質を所定時間アッシングしてリフローさせることもできる。
【００８９】
また、図３ｈのように、第６マスクを用いたフォトリソグラフィで、前記ゲート絶縁膜１１３、層間絶縁膜１２３および保護膜１１６の所定部位を除去してｎ型ＴＦＴおよびｐ型ＴＦＴの第１、第２ソース／ドレイン領域１１５ａ、１１５ｂ、１２５ａ、１２５ｂが露出されるように、第１コンタクトホール１７１を形成し、これと共に前記保護膜１１６の所定部位を除去して前記透過電極１１７ｂの大部分が露出されるように透過部の開放領域１８１を形成する。
【００９０】
この時、前記保護膜１１６により透過部の液晶セルギャップは反射部の液晶セルギャップより２倍程度大きくなるように構成するが、これは反射部と透過部との光効率を均一にするためのものである。
【００９１】
一方、前記ゲート絶縁膜１１３、層間絶縁膜１２３および保護膜１１６をエッチングするためには通常、ドライエッチングを行うが、ドライエッチング工程はガスを高真空状態のエッチングチャンバーの内部に噴射してから、プラズマ状態に変形して陽イオンまたはラジカルが被エッチング層の所定領域をエッチングするようにさせる方法で、絶縁膜をエッチングする時に使用し、パターンの精密度が相対的に優れる。
【００９２】
前記ドライエッチング技術はプラズマを形成する方法により、ＰＥ（Plasma Etching）、ＲＩＥ（Reactive Ion Etching）、ＭＥＲＩＥ（Magnetically Enhanced Reactive Ion Etching）、ＥＣＲ（Electron Cyclotron Resonance）、ＴＣＰ（Transformer Coupled Plasma）などのモードに分けることができるが、このうちの液晶表示素子の製造工程ではＰＥ、ＲＩＥモードを主に用いる。
【００９３】
最後に、図３ｉのように、前記凹凸パターン１９０が搭載されている前記保護膜１１６上に高反射率を有して抵抗が低い金属層を蒸着し、第７マスクを用いたフォトリソグラフィでパターニングして第１、第２ソース／ドレイン電極１１５ｃ、１１５ｄ、１２５ｃ、１２５ｄおよび反射電極１１７ａを同時に形成する。
【００９４】
前記反射電極１１７ａは、透過部の開放領域１８１を通して透過電極１１７ｂと接続され、前記凹凸パターン１９０の表面に沿って形成されるため、半球状の反射凹凸を複数有するようになる。前記の反射凹凸は、外部の自然光を光源として使用する場合、外部の自然光の反射角を局部的に変化させて反射光量を相当量確保することにより視野角を広げさせる。
【００９５】
また、前記金属層は銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン−タングステン（ＭｏＷ）などにする。
【００９６】
この時、前記第１ソース／ドレイン電極１１５ｃ、１１５ｄの形成時、前記ゲート配線１１２ａに交差するデータ配線１１５ｅを同時に形成する。垂直交差する前記ゲート配線１１２ａおよびデータ配線１１５ｅは各画素領域を定義する。
【００９７】
また、前記第１、第２ソース／ドレイン電極１１５ｃ、１１５ｄ、１２５ｃ、１２５ｄは前記第１、第２ソース／ドレイン領域１１５ａ、１１５ｂ、１２５ａ、１２５ｂに接続させて、前記第１ソース電極１１５ａは前記データ配線１１５ｅと一体型に形成し、前記第１ドレイン電極１１５ｂは前記反射電極１１７ａと一体型に形成する。
【００９８】
このように、ソース／ドレイン電極と反射電極を同時に形成することにより、マスクの使用回数を１回低減することができる。
【００９９】
これにより、前記第１ゲート電極１１２、第１ソース／ドレイン電極１１５ｃ、１１５ｄ、第１チャネル層１１４で構成されて、各画素ごとに形成され、前記各画素を駆動するｎ型ＴＦＴと、前記第２ゲート電極１２２、第２ソース／ドレイン電極１２５ｃ、１２５ｄ、第２チャネル層１２４で構成されて駆動回路部に形成され、各ゲート配線、データ配線に信号を印加するｐ型ＴＦＴを備えたＣＭＯＳ薄膜トランジスタが完成される。
【０１００】
このように形成されたＣＭＯＳ−ＴＦＴアレイ基板は通常、計７回のマスクを使用してｎ型ＴＦＴおよびｐ型ＴＦＴを含んでいるアレイ基板を形成する。
【０１０１】
第２の実施の形態
第２の実施の形態の特徴の一つは、有機絶縁膜で球状の凹凸パターンを形成してから、前記凹凸パターン上に有機絶縁膜をさらに形成することを特徴とする。したがって、第２の実施の形態に係る半透過型液晶表示素子は、凹凸パターンの上部に有機絶縁膜がさらに備えられること以外は、前記第１の実施の形態に係る液晶表示素子の構造と類似する。
【０１０２】
図４は、本発明の第２の実施の形態に係る半透過型液晶表示素子の工程断面図およびII−II´線上の平面図であり、図５ａないし図５ｊは、本発明の第２の実施の形態に係る半透過型液晶表示素子の製造工程を説明するための工程断面図およびII−II´線上の平面図である。
【０１０３】
前記図４ないし図５ｊの工程断面図は、ｎ型ＴＦＴが形成されるアクティブ領域（II−II´）とｐ型ＴＦＴが形成される駆動回路部領域に区分して示されており、前記アクティブ領域に限って平面図が示されている。
【０１０４】
先ず、第２の実施の形態に係る半透過型液晶表示素子は、図４に示したように、複数の各画素領域にｎ型ＴＦＴを備えて画像を表示するアクティブ領域（Ｉ−Ｉ´）と、前記アクティブ領域を駆動するためにｎ型ＴＦＴおよびｐ型ＴＦＴを備える駆動回路領域と定義される。
【０１０５】
具体的に、第１、第２ソース／ドレイン領域２１５ａ、２１５ｂ、２２５ａ、２２５ｂを各々備えた第１、第２半導体層２５４ａ、２５４ｂと、前記第１、第２半導体層２５４ａ、２５４ｂを含んでいる全面に形成されたゲート絶縁膜２１３と、前記ゲート絶縁膜２１３上に形成されたゲート配線２１２ａと、前記ゲート配線２１２ａから分岐されて前記第１、第２半導体層２５４ａ、２５４ｂの上部に各々オーバーラップされる第１、第２ゲート電極２１２，２２２と、前記ゲート配線２１２ａに平行するように同一層に形成されるストレージ電極２１９と、前記ゲート配線２１２ａを含んでいる全面に形成された層間絶縁膜２２３と、前記層間絶縁膜２２３の透過部に形成される透過電極２１７ｂと、前記透過電極２１７ｂを含んでいる全面に形成された保護膜２１６と、前記保護膜２１６の表面に形成された凹凸パターン２９０と、前記凹凸パターン２９０の曲率制御のために全面に形成された有機絶縁膜３６１と、前記有機絶縁膜３１６上で前記第１、第２ソース／ドレイン領域２１５ａ、２１５ｂ、２２５ａ、２２５ｂに各々接続する第１、第２ソース／ドレイン電極２１５ｃ、２１５ｄ、２２５ｃ、２２５ｄと、前記第１ソース電極２１５ｃと一体型に形成されて前記ゲート配線２１２ａに対して垂直交差するデータ配線２１５ｅと、前記保護膜２１６の反射部で前記第１ドレイン電極２１５ｄと一体型に形成されて前記凹凸パターン２９０に沿って反射凹凸を有する反射電極２１７ａとが備えられる。
【０１０６】
この時、前記第１ソース／ドレイン領域２１５ａ、２１５ｂは、ｎ型不純物でドーピングされて、前記第１半導体層２５４ａ、ゲート絶縁膜２１３、第１ゲート電極２１２、第１ソース／ドレイン電極２１５ｃ、２１５ｄがｎ型ＴＦＴを構成し、前記第２ソース／ドレイン領域２２５ａ、２２５ｂはｐ型不純物でドーピングされて、前記第２半導体層２５４ｂ、ゲート絶縁膜２１３、第２ゲート電極２２２、第１ソース／ドレイン電極２２５ｃ、２２５ｄがｐ型ＴＦＴを構成する。
【０１０７】
そして、前記透過電極２１７ｂは前記ストレージ電極２１９にオーバーラップされてストレージキャパシタを構成する。
【０１０８】
また、前記保護膜２１６および有機絶縁膜３１６の積層膜の液晶セルの段差だけの厚さで形成され、透過部で除去されて透過部の開放領域２８１を形成する。前記透過部の透過電極２１７ｂと反射部の反射電極２１７ａは前記透過部の開放領域２８１でコンタクトされる。
【０１０９】
前記半透過型液晶表示素子の製造工程は次の通りである。
第２の実施の形態の工程段階は、図３ｆに示したように、層間絶縁膜を形成する段階まで第１の実施の形態の工程段階と同一または類似する。
【０１１０】
具体的には次の通りである。
先ず、図５ａのように、絶縁基板２１１上に非晶質シリコンをＳｉＨ４とＨ２との混合ガスを用いたプラズマ化学気相蒸着法で蒸着してから、前記非晶質シリコンを多結晶シリコンに結晶化する。
【０１１１】
また、第１フォトレジストおよび第１マスクを用いたフォトリソグラフィで、二つの島状にパターニングして第１、第２半導体層２５４（２５４ａ、２５４ｂ）を形成する。
【０１１２】
この時、前記第１半導体層２５４ａはｎ型薄膜トランジスタ（ＴＦＴ）が形成される領域に位置させ、前記第２半導体層２５４ｂはｐ型薄膜トランジスタ（ＴＦＴ）が形成される領域に位置させる。
【０１１３】
その後、前記半導体層２５４を含んでいる全面にシリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）などの無機絶縁物質をプラズマ強化型化学蒸気蒸着法で蒸着してゲート絶縁膜２１３を形成する。
【０１１４】
また、図５ｂのように、前記ゲート絶縁膜２１３の上部に低抵抗金属層の一例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン−タングステン（ＭｏＷ）などを蒸着し、その上に第２フォトレジスト２３１を塗布する。
【０１１５】
その後、前記第２フォトレジスト２３１を第２マスクを用いたフォトリソグラフィでパターニングしてから、前記低抵抗金属層をＨＦ、ＢＯＥ、ＮＨ４Ｆまたはこれらの混合溶液でウェットエッチングして第１、第２ゲート電極２１２、２２２およびストレージ電極２１９を形成する。
【０１１６】
この時、前記第１、第２ゲート電極２１２、２２２は走査信号を伝達するゲート配線２１２ａと同時に形成する。
【０１１７】
また、図５ｃのように、前記第２フォトレジスト２３１をアッシングして第２フォトレジスト２３１パターンの厚さと幅を縮小させ、縮小された第２フォトレジスト２３１、第１、第２ゲート電極２１２、２２２をマスクとして前記第１、第２半導体層２５４ａ、２５４ｂに高濃度のｎ型不純物をイオン注入して、ｎ型ＴＦＴ領域およびｐ型ＴＦＴ領域にｎ型ドーピング層である第１、第２ソース／ドレイン領域２１５ａ、２１５ｂ、２２５ａ、２２５ｂを形成する。
【０１１８】
この時、ｐ型ＴＦＴにイオン注入して形成されたｎ型ドーピング層は後工程であるｐ型不純物イオン注入時ｐ型ドーピング層と変えるようになる。
【０１１９】
また、図５ｄのように、縮小された第２フォトレジスト２３１をマスクにして、第１、第２ゲート電極２１２、２２２をエッチ−バック技術で側壁からエッチングしてから、前記第１、第２半導体層２５４ａ、２５４ｂに低濃度のｎ型不純物イオンをドーピングしてｎ−ドーピング層であるＬＤＤドーピング層２８８を形成する。
【０１２０】
そして、前記第２フォトレジスト２３１をストリッピングし、図５ｅのように、基板の前面に第３フォトレジスト２３３を塗布してから、ｐ型ＴＦＴ領域が露出されるように第３マスクを用いた露光および現像工程で前記第３フォトレジスト２３３をパターニングする。
【０１２１】
その後、絶縁基板２１１の全面にｐ＋イオンをカウンタードーピングしてｐ型ＴＦＴ領域の第２ソース／ドレイン領域２２５ａ、２２５ｂをｐ型に変わる。この時、ドーピングされていない第２半導体層２５４ｂは第２チャネル層２２４になる。
【０１２２】
また、前記第３フォトレジスト層２３３をストリッピングし、図５ｆに示したように、前記第１ゲート電極２１２を含んでいる基板の全面に層間絶縁膜２２３を形成し、前記層間絶縁膜２２３を含んでいる全面に透明な導電物質であるＩＴＯまたはＩＺＯなどを蒸着してから、第４マスクを用いたフォトリソグラフィでパターニングして透過電極２１７ｂを形成する。
【０１２３】
この時、ストレージ電極２１９の上部にオーバーラップされた前記透過電極２１７ｂはストレージ電極２１９およびその間に介在する層間絶縁膜２２３と共にストレージキャパシタになる。したがって、ストレージキャパシタを形成するための追加工程は不要である。
【０１２４】
また、図５ｇのように、前記透過電極２１７ｂを含んでいる全面に保護膜２１６を蒸着してから、その上にフォトアクリル樹脂、ＢＣＢなどの有機絶縁物質を厚く塗布して第５マスクを用いるフォトリソグラフィで前記フォトアクリル樹脂をパターニングして球状の凹凸パターン２９０を複数形成する。
【０１２５】
前記凹凸パターン２９０は各画素の全領域に対してもれなく形成しても良く、反射部にだけ形成しても良い。但し、前記凹凸パターン２９０によりバックライトから分光される光の輝度が劣る恐れがあるため、反射部にだけ形成することが望ましい。
【０１２６】
この時、前記凹凸パターン２９０の曲率制御のため、前記フォトアクリル樹脂パターンを所定時間の間、アッシングしてリフローさせることもある。
【０１２７】
また、図５ｈのように、前記凹凸パターン２９０を含んでいる全面に誘電率が低いＢＣＢまたはアクリル樹脂などの有機絶縁物質を塗布して前記凹凸パターン２９０の表面に沿って有機絶縁膜３１６を形成する。
【０１２８】
前記有機絶縁膜３１６は、前記凹凸パターン２９０を保護し、凹凸パターン２９０の曲率を制御する役割をする。
【０１２９】
また、図５ｉのように、前記第６マスクを用いたフォトリソグラフィで、前記ゲート絶縁膜２１３、層間絶縁膜２２３、保護膜２１６および有機絶縁膜３１６を一括エッチングしてｎ型ＴＦＴおよびｐ型ＴＦＴの第１、第２ソース／ドレイン領域２１５ａ、２１５ｂ、２２５ａ、２２５ｂが露出されるように第１コンタクトホール２７１を形成し、それと同時に前記保護膜２１６および有機絶縁膜３１６の所定部位を除去して前記透過電極２１７ｂの大部分が露出されるように透過部の開放領域２８１を形成する。
【０１３０】
この時、前記保護膜２１６および有機絶縁膜３１６の段差だけ透過部と反射部との位置の差があるが、前記保護膜２１６および有機絶縁膜３１６が液晶層ほど段差を有するため、透過部が反射部より液晶層の段差だけ下方に位置する。したがって、反射部に入射する光と透過部に入射する光とはスクリーンの表面に同時に到達するようになる。
【０１３１】
即ち、外部から反射部に入射する光は液晶層を２回通過してスクリーンの表面に到達するようになり、バックライトから透過部に入射する光は液晶層の段差を有する保護膜および有機絶縁膜を透過してから、液晶層を通過してスクリーンの表面に到達するようになるため、同時に到達するものである。
【０１３２】
一方、前記ゲート絶縁膜２１３、層間絶縁膜２２３、保護膜２１６、有機絶縁膜３１６をエッチングするためには通常、ドライエッチングを行うが、ドライエッチング工程はガスを高真空状態のエッチングチャンバーの内部に噴射してから、プラズマ状態に変形して陽イオンまたはラジカルが非エッチング層の所定領域をエッチングするようにする方法であって、絶縁膜をエッチングする時に使用し、パターンの精密度が相対的に優れる。
【０１３３】
最後に、図５ｊのように、前記有機絶縁膜３１６を含んでいる全面に高反射率を有し、抵抗が低い金属層を蒸着し、第７マスクを用いたフォトリソグラフィ技術でパターニングして第１、第２ソース／ドレイン電極２１５ｃ、２１５ｄ、２２５ｃ、２２５ｄおよび反射電極２１７ａとを同時に形成する。
【０１３４】
前記反射電極２１７ａは、透過部の開放領域２８１を通して透過電極２１７ｂと接続され、前記凹凸パターン２９０の表面に沿って形成されるため、半球状の反射凹凸を複数有する。前記の反射凹凸は外部の自然光を光源として使用する場合、外部の自然光の反射角を局部的に変化させて反射光量を相当量確保するようになる。
【０１３５】
また、前記金属層は銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン−タングステン（ＭｏＷ）などにする。
【０１３６】
この時、前記第１ソース／ドレイン電極２１５ｃ、２１５ｄの形成時、前記ゲート配線２１２ａに交差するデータ配線２１５ｅを同時に形成する。垂直交差する前記ゲート配線２１２ａおよびデータ配線２１５ｅは各画素領域を定義する。
【０１３７】
また、前記第１、第２ソース／ドレイン電極２１５ｃ、２１５ｄ、２２５ｃ、２２５ｄは前記第１、第２ソース／ドレイン領域２１５ａ、２１５ｂ、２２５ａ、２２５ｂに接続させて、前記第１ソース電極２１５ａは前記データ配線２１５ｅと一体型に形成し、前記第１ドレイン電極２１５ｂは前記反射電極２１７ａと一体型に形成する。
【０１３８】
このように、ソース／ドレイン電極と反射電極を同時に形成することにより、マスクの使用回数を１回低減することができる。
【０１３９】
これにより、前記第１ゲート電極２１２、第１ソース／ドレイン電極２１５ｃ、２１５ｄ、第１チャネル層２１４で構成されて、各画素ごとに形成され、前記各画素を駆動するｎ型ＴＦＴと、前記第２ゲート電極２２２、第２ソース／ドレイン電極２２５ｃ、２２５ｄ、第２チャネル層２２５で構成されて駆動回路部に形成され、各ゲート配線、データ配線に信号を印加するｐ型ＴＦＴを備えたＣＭＯＳ薄膜トランジスタが完成される。この時、前記駆動回路部にはｎ型ＴＦＴがさらに形成される。
【０１４０】
このように形成されたＣＭＯＳ−ＴＦＴアレイ基板は通常、計７回のマスクを使用してｎ型ＴＦＴおよびｐ型ＴＦＴを含んでいるアレイ基板を形成する。
【０１４１】
第３の実施の形態
第３の実施の形態の特徴の一つは、保護膜上に有機絶縁膜で球状の凹凸パターンを形成してから、前記凹凸パターン上に有機絶縁膜をさらに形成することを特徴とするが、前記保護膜および有機絶縁膜にコンタクトホールを形成する工程を互いに異なるエッチング工程で行うことを特徴とする。
【０１４２】
これは、前記保護膜と有機絶縁膜を一括エッチングしてコンタクトホールを形成する前記第２の実施の形態とその方法において相異する。
【０１４３】
図６ａないし図６ｄは、本発明の第３の実施の形態に係る半透過型液晶表示素子の製造工程を説明するための工程断面図およびIII−III´線上の平面図である。
【０１４４】
第３の実施の形態は、前記第２の実施の形態に係る半透過型液晶表示素子の製造方法と類似する。特に、凹凸パターンが形成された保護膜上に無機絶縁膜を形成する段階までは第２の実施の形態の工程段階と同一である。
【０１４５】
具体的には次の通りである。但し、有機絶縁膜を形成する段階までの説明は第２の実施の形態と同一であるため省略する。
【０１４６】
先ず、図６ａのように、凹凸パターン５９０が形成された保護膜５１６を含んでいる全面に誘電率が低いＢＣＢまたはアクリル樹脂などの有機絶縁物質を塗布して前記凹凸パターン５９０の表面に沿って有機絶縁膜６１６を形成する。
【０１４７】
前記有機絶縁膜（６１６）は、前記凹凸パターン５９０を保護し、凹凸パターン５９０の曲率を制御する役割をする。
【０１４８】
前記図６ｂのように、第６マスクを用いたフォトリソグラフィで前記有機絶縁膜６１６を選択的に除去して保護膜５１６の所定部位が露出される第１コンタクトホール５７１および透過部の開放領域５８１を形成する。この時、有機絶縁物質で形成された凹凸パターン５９０も選択的に除去される。
【０１４９】
また、図６ｃのように、前記パターンされた有機絶縁膜６１６をマスクにして、保護膜５１６、層間絶縁膜５２３、ゲート絶縁膜５１３を選択的に除去することにより、ｎ型ＴＦＴおよびｐ型ＴＦＴの第１、第２ソース／ドレイン領域５１５ａ、５１５ｂ、５２５ａ、５２５ｂが露出される第１コンタクトホール５７１を形成する。
【０１５０】
それと共に、前記透過部の開放領域５８１の保護膜５１６を選択的に除去することにより、透過電極５１７ｂの大部分が露出される透過部の開放領域５８１を形成する。
【０１５１】
前記のように、第３の実施の形態では、有機絶縁膜６１６のパターニング工程と、有機絶縁膜６１６の下部層である保護膜５１６、層間絶縁膜５２３、ゲート絶縁膜５１３のパターニング工程を互いに異なるエッチング工程で行うことを特徴とする。
【０１５２】
このように、有機絶縁膜、保護膜、層間絶縁膜、ゲート絶縁膜の一括エッチングにより有機絶縁膜の表面の段差が不均一になる問題点を解決することができる。一括エッチングするようになれば、工程時間が長くなり、有機絶縁膜の表面にドライエッチングガスによる衝突が多くなるため、その表面の段差が不均一になるものである。また、一括エッチングするための工程制御の難しさも解決できる。
【０１５３】
最後に、図６ｄのように、前記有機絶縁膜６１６を含んでいる全面に高反射率を有し、抵抗が低い銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウムネオジム（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン−タングステン（ＭｏＷ）などの金属層を蒸着し、第７マスクを用いたフォトリソグラフィ技術でパターニングして第１、第２ソース／ドレイン電極５１５ｃ、５１５ｄ、５２５ｃ、５２５ｄおよび反射電極５１７ａを同時に形成する。
【０１５４】
前記反射電極５１７ａは、透過部の開放領域５８１を通して透過電極５１７ｂと接続し、前記凹凸パターン５９０の表面に沿って形成されるため、半球状の反射凹凸を複数有するようになる。
【０１５５】
この時、前記第１ソース／ドレイン電極５１５ｃ、５１５ｄの形成時、前記ゲート配線５１２ａに交差するデータ配線５１５ｅを同時に形成する。垂直交差する前記ゲート配線５１２ａおよびデータ配線５１５ｅは各画素領域を定義する。
【０１５６】
また、前記第１、第２ソース／ドレイン電極５１５ｃ、５１５ｄ、５２５ｃ、５２５ｄは前記第１、第２ソース／ドレイン領域５１５ａ、５１５ｂ、５２５ａ、５２５ｂに接続し、前記第１ソース電極５１５ａは前記データ配線５１５ｅと一体型に形成し、前記第１ドレイン電極５１５ｂは前記反射電極５１７ａと一体型に形成する。
【０１５７】
これにより、前記第１ゲート電極５１２、第１ソース／ドレイン電極５１５ｃ、５１５ｄ、第１チャネル層５１４で構成されて各画素領域または駆動回路部に形成されるｎ型ＴＦＴと、前記第２ゲート電極５２２、第２ソース／ドレイン電極５２５ｃ、５２５ｄ、第２チャネル層５２４で構成されて駆動回路部に形成されるｐ型ＴＦＴを備えたＣＭＯＳ薄膜トランジスタが完成される。
【０１５８】
このように形成されたＣＭＯＳ−ＴＦＴアレイ基板は第２の実施の形態に係るアレイ基板とその構造が同一であり、通常計７回のマスクを使用して完成される。
【０１５９】
このように、多様な薄膜トランジスタ（ＴＦＴ）が形成されたアレイ基板は図示はしないが、前記アレイ基板にカラーフィルター層およびコモン電極が形成された対向基板を対向して貼り合わせた後、前記両基板間に液晶層を形成し、液晶注入口をシールすることにより液晶表示素子を完成することができる。
【０１６０】
一方、以上で説明した本発明は上述した実施形態および添付した図面に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で複数の置換、変形および変更が可能であることが本発明が属する技術分野で通常の知識を有する者において明白である。
【図面の簡単な説明】
【０１６１】
【図１ａ】従来技術に係る半透過型液晶表示素子の工程断面図である。
【図１ｂ】図１ａに続く工程断面図である。
【図１ｃ】図１ｂに続く工程断面図である。
【図１ｄ】図１ｃに続く工程断面図である。
【図１ｅ】図１ｄに続く工程断面図である。
【図１ｆ】図１ｅに続く工程断面図である。
【図１ｇ】図１ｆに続く工程断面図である。
【図１ｈ】図１ｇに続く工程断面図である。
【図１ｉ】図１ｈに続く工程断面図である。
【図１ｊ】図１ｉに続く工程断面図である。
【図１ｋ】図１ｊに続く工程断面図である。
【図１ｌ】図１ｋに続く工程断面図である。
【図２】本発明の第１の実施の形態に係る半透過型液晶表示素子の断面図およびＩ−Ｉ´線上の平面図である。
【図３ａ】本発明の第１の実施の形態に係る半透過型液晶表示素子の製造工程を説明するための工程断面図およびＩ−Ｉ´線上の平面図である。
【図３ｂ】図３ａに続く工程断面図およびＩ−Ｉ´線上の平面図である。
【図３ｃ】図３ｂに続く工程断面図およびＩ−Ｉ´線上の平面図である。
【図３ｄ】図３ｃに続く工程断面図およびＩ−Ｉ´線上の平面図である。
【図３ｅ】図３ｄに続く工程断面図およびＩ−Ｉ´線上の平面図である。
【図３ｆ】図３ｅに続く工程断面図およびＩ−Ｉ´線上の平面図である。
【図３ｇ】図３ｆに続く工程断面図およびＩ−Ｉ´線上の平面図である。
【図３ｈ】図３ｇに続く工程断面図およびＩ−Ｉ´線上の平面図である。
【図３ｉ】図３ｈに続く工程断面図およびＩ−Ｉ´線上の平面図である。
【図４】本発明の第２の実施の形態に係る半透過型液晶表示素子の工程断面図およびII−II´線上の平面図である。
【図５ａ】本発明の第２の実施の形態に係る半透過型液晶表示素子の製造工程を説明するための工程断面図およびII−II´線上の平面図である。
【図５ｂ】図５ａに続く工程断面図およびII−II´線上の平面図である。
【図５ｃ】図５ｂに続く工程断面図およびII−II´線上の平面図である。
【図５ｄ】図５ｃに続く工程断面図およびII−II´線上の平面図である。
【図５ｅ】図５ｄに続く工程断面図およびII−II´線上の平面図である。
【図５ｆ】図５ｅに続く工程断面図およびII−II´線上の平面図である。
【図５ｇ】図５ｆに続く工程断面図およびII−II´線上の平面図である。
【図５ｈ】図５ｇに続く工程断面図およびII−II´線上の平面図である。
【図５ｉ】図５ｈに続く工程断面図およびII−II´線上の平面図である。
【図５ｊ】図５ｉに続く工程断面図およびII−II´線上の平面図である。
【図６ａ】本発明の第３の実施の形態に係る半透過型液晶表示素子の製造工程を説明すための工程断面図およびIII−III´線上の平面図である。
【図６ｂ】図６ａに続く工程断面図およびIII−III´線上の平面図である。
【図６ｃ】図６ｂに続く工程断面図およびIII−III´線上の平面図である。
【図６ｄ】図６ｃに続く工程断面図およびIII−III´線上の平面図である。
【符号の説明】
【０１６２】
１１１  絶縁基板、１１２  ゲート電極、１１４  チャネル層、１１５ａ、１１５ｂ  ソース／ドレイン領域、１１５ｃ、１１５ｄ  ソース／ドレイン電極、１１７ａ  反射電極、１１７ｂ  透過電極、１１９  ストレージ電極、１３１、１３３  第１、第２フォトレジスト、１５４  半導体層、１７１  第１コンタクトホール、１８１  透過部の開放領域、１８８  ＬＤＤドーピング層、１９０  凹凸パターン。
【図１ａ】
2008077114.tif 000003
【図１ｂ】
2008077114.tif 000004
【図１ｃ】
2008077114.tif 000005
【図１ｄ】
2008077114.tif 000006
【図１ｅ】
2008077114.tif 000007
【図１ｆ】
2008077114.tif 000008
【図１ｇ】
2008077114.tif 000009
【図１ｈ】
2008077114.tif 000010
【図１ｉ】
2008077114.tif 000011
【図１ｊ】
2008077114.tif 000012
【図１ｋ】
2008077114.tif 000013
【図１ｌ】
2008077114.tif 000014
【図２】
2008077114.tif 000015
【図３ａ】
2008077114.tif 000016
【図３ｂ】
2008077114.tif 000017
【図３ｃ】
2008077114.tif 000018
【図３ｄ】
2008077114.tif 000019
【図３ｅ】
2008077114.tif 000020
【図３ｆ】
2008077114.tif 000021
【図３ｇ】
2008077114.tif 000022
【図３ｈ】
2008077114.tif 000023
【図３ｉ】
2008077114.tif 000024
【図４】
2008077114.tif 000025
【図５ａ】
2008077114.tif 000026
【図５ｂ】
2008077114.tif 000027
【図５ｃ】
2008077114.tif 000028
【図５ｄ】
2008077114.tif 000029
【図５ｅ】
2008077114.tif 000030
【図５ｆ】
2008077114.tif 000031
【図５ｇ】
2008077114.tif 000032
【図５ｈ】
2008077114.tif 000033
【図５ｉ】
2008077114.tif 000034
【図５ｊ】
2008077114.tif 000035
【図６ａ】
2008077114.tif 000036
【図６ｂ】
2008077114.tif 000037
【図６ｃ】
2008077114.tif 000038
【図６ｄ】
2008077114.tif 000039