(57)【要約】【課題】狭ピッチのワード線に対応したワード線レイアウトを提案する。【解決手段】本発明の例に係る不揮発性半導体メモリは、直列接続されるセレクトゲートトランジスタ及びメモリセルを有するセルユニットＣＵと、セレクトゲートトランジスタに接続されるセレクトゲート線ＳＧと、メモリセルに接続されるワード線ＷＬとを備え、ワード線ＷＬの一端は、セレクトゲート線ＳＧ側に折り曲げられ、その折り曲げられた箇所からその先端までの間にフリンジＦが接続される。【選択図】図１
2008034789.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に直列接続されるセレクトゲートトランジスタ及びメモリセルを有するセルユニットと、前記第１方向に交差する第２方向に延び、前記セレクトゲートトランジスタに接続されるセレクトゲート線と、前記第２方向に延び、前記メモリセルに接続されるワード線とを具備し、前記ワード線の一端は、前記セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にコンタクトプラグが接続されることを特徴とする不揮発性半導体メモリ。
【請求項２】
第１方向に直列接続される第１セレクトゲートトランジスタ及び複数の第１メモリセルを有する第１セルユニットと、前記第１方向に直列接続される第２セレクトゲートトランジスタ及び複数の第２メモリセルを有し、前記第２セレクトゲートトランジスタが前記第１セレクトゲートトランジスタに前記第１方向において隣接する第２セルユニットと、前記第１及び第２セルユニットを有するメモリセルアレイと、前記第１方向に交差する第２方向に延び、前記第１セレクトゲートトランジスタに接続される第１セレクトゲート線と、前記第２方向に延び、前記複数の第１メモリセルの各々に１つずつに接続される複数の第１ワード線と、前記第２方向に延び、前記第２セレクトゲートトランジスタに接続される第２セレクトゲート線と、前記第２方向に延び、前記複数の第２メモリセルの各々に１つずつ接続される複数の第２ワード線とを具備し、前記メモリセルアレイの前記第２方向の一端側のコンタクトエリア内において、前記複数の第１ワード線の端部の各々は、前記第１及び第２セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にそれぞれコンタクトプラグが接続され、前記メモリセルアレイの前記第２方向の他端側のコンタクトエリア内において、前記複数の第２ワード線の端部の各々は、前記第１及び第２セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にそれぞれコンタクトプラグが接続されることを特徴とする不揮発性半導体メモリ。
【請求項３】
第１方向に直列接続される第１セレクトゲートトランジスタ及び複数の第１メモリセルを有する第１セルユニットと、前記第１方向に直列接続される第２セレクトゲートトランジスタ及び複数の第２メモリセルを有し、前記第２セレクトゲートトランジスタが前記第１セレクトゲートトランジスタに前記第１方向において隣接する第２セルユニットと、前記第１及び第２セルユニットを有するメモリセルアレイと、前記第１方向に交差する第２方向に延び、前記第１セレクトゲートトランジスタに接続される第１セレクトゲート線と、前記第２方向に延び、前記複数の第１メモリセルの各々に１つずつ接続される複数の第１ワード線と、前記第２方向に延び、前記第２セレクトゲートトランジスタに接続される第２セレクトゲート線と、前記第２方向に延び、前記複数の第２メモリセルの各々に１つずつ接続される複数の第２ワード線とを具備し、前記メモリセルアレイの前記第２方向の一端側のコンタクトエリア内において、前記複数の第１及び第２ワード線の端部の各々は、前記第１及び第２セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にそれぞれコンタクトプラグが接続されることを特徴とする不揮発性半導体メモリ。
【請求項４】
前記複数の第１及び第２ワード線には、それぞれ、前記コンタクトプラグが接続されるフリンジが接続され、前記第１及び第２セレクトゲート線からｉ（ｉは奇数）番目のワード線及びｉ＋１番目のワード線に接続されるフリンジは、それぞれ、前記i番目のワード線と前記ｉ＋１番目のワード線との間に配置され、かつ、対向していることを特徴とする請求項２又は３に記載の不揮発性半導体メモリ。
【請求項５】
前記複数の第１及び第２ワード線は、全体として、前記第１及び第２セレクトゲート線を多重に取り囲むループ形状を有し、前記メモリセルアレイの端部から前記折り曲げられた箇所までの間で、それらが延びる方向に対して垂直方向に互いに分断されていることを特徴とする請求項２乃至４のいずれか１項に記載の不揮発性半導体メモリ。
【請求項６】
前記複数の第１ワード線の先端は、前記第２セレクトゲートトランジスタが配置される側とは反対側の前記第２セルユニットの端部まで延び、前記複数の第２ワード線の先端は、前記第１セレクトゲートトランジスタが配置される側とは反対側の前記第１セルユニットの端部まで延びていることを特徴とする請求項３に記載の不揮発性半導体メモリ。
【請求項７】
第１方向に直列接続される複数のメモリセル、前記複数のメモリセルの一端に接続される第１セレクトゲートトランジスタ及び前記複数のメモリセルの他端に接続される第２セレクトゲートトランジスタを有する第１セルユニットと、前記第１セルユニットを有するメモリセルアレイと、前記第１方向に交差する第２方向に延び、前記第１セレクトゲートトランジスタに接続される第１セレクトゲート線と、前記第２方向に延び、前記第２セレクトゲートトランジスタに接続される第２セレクトゲート線と、前記複数のメモリセルの各々に１つずつ接続される複数のワード線とを具備し、前記メモリセルアレイの一端側のコンタクトエリア内において、前記複数のワード線のうちの前記第１セレクトゲートトランジスタ側の少なくとも１つのワード線の端部は、前記第１セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にコンタクトプラグが接続され、前記複数のワード線のうちの前記第２セレクトゲートトランジスタ側の少なくとも１つのワード線の端部は、前記第２セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にコンタクトプラグが接続されることを特徴とする不揮発性半導体メモリ。
【請求項８】
前記複数のワード線には、それぞれ、前記コンタクトプラグが接続されるフリンジが接続され、前記第１又は第２セレクトゲート線からｉ（ｉは奇数）番目のワード線及びｉ＋１番目のワード線に接続されるフリンジは、それぞれ、前記i番目のワード線と前記ｉ＋１番目のワード線との間に配置され、かつ、対向していることを特徴とする請求項７に記載の不揮発性半導体メモリ。
【請求項９】
前記メモリセルアレイは、前記第１セレクトゲートトランジスタ側において前記第１セルユニットに隣接する第２セルユニットを有し、前記複数のワード線のうちの前記第１セレクトゲートトランジスタ側の半分の少なくとも１つは、その先端が前記第２セルユニットの前記第１方向の中央部まで延びていることを特徴とする請求項７又は８に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ、特に、ＮＡＮＤセル型フラッシュメモリのワード線のレイアウトに関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、特に、ＮＡＮＤセル型フラッシュメモリは、大容量かつ不揮発という特長を生かし、最近では、携帯オーディオ機器をはじめ、様々な電子機器のメインメモリとして使用されはじめている。
【０００３】
このような状況の下、ＮＡＮＤセル型フラッシュメモリは、その機能の向上に加えて、さらなる大容量化が今後の大きな課題となっている。
【０００４】
ＮＡＮＤセル型フラッシュメモリの大容量化を実現するには、メモリセルの微細化を推し進めていくのが最も単純な方法であるが、メモリセルの微細化には露光装置におけるレジストの最小加工寸法の壁が存在する。
【０００５】
例えば、ＮＡＮＤストリングに平行な方向のメモリセルのサイズＦ(future size)は、ワード線のピッチの半分（ハーフピッチ）により決定されるが、このハーフピッチは、通常は最小加工寸法よりも小さくできない。
【０００６】
そこで、プロセスの観点から最小加工寸法よりも小さいサイズを実現する微細加工技術が提案されている（特許文献１，２を参照）。
【０００７】
この微細加工技術は、側壁（サイドウォール）をマスクとして下地を加工する点に特長を有する。
【０００８】
しかし、特許文献１では、ライン＆スペースのパターンを形成する点のみ開示し、これを実際に不揮発性半導体メモリに適用した場合について何ら検討されていない。即ち、側壁を利用した微細加工技術では、ライン＆スペースのパターンを形成できても、コンタクトホールを形成することはできない。
【０００９】
従って、ライン＆スペースの微細パターンを形成したとしても、各々のパターンに対してコンタクトをとることができないため、例えば、不揮発性半導体メモリのワード線として成立させることはできない。
【００１０】
これに対し、特許文献２では、ワード線に対する適用を前提とした微細加工技術を提案する。この技術によれば、側壁をマスクにしてワード線を加工すると共に、ワード線の両端に交互にフリンジ(fringe)を形成してワード線に対するコンタクトエリアを確保する。
【００１１】
しかし、このようなレイアウトでは、ワード線の両端に直接フリンジが接続されるため、フリンジを十分な大きさで形成することが難しい。また、ワード線の両端に交互にフリンジを接続し、さらには、ワード線の一端のフリンジをジグザク状にレイアウトしたとしても、フリンジの大きさがワード線のピッチに影響を受けることに変わりはない。
【００１２】
従って、ワード線のピッチが狭くなればなるほど、十分な大きさのフリンジが形成できなくなり、フリンジとコンタクトホールとの合せずれが生じたときのコンタクト抵抗の増大や、最悪の場合には、隣接するワード線同士の短絡などの問題が発生する。
【特許文献１】特開平５−８８３７５号公報
【特許文献２】特開平８−５５９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の例では、狭ピッチのワード線に対するコンタクトを、低いコンタクト抵抗で、かつ、ワード線同士の短絡なしに、とるためのワード線レイアウトを提案する。
【課題を解決するための手段】
【００１４】
本発明の例に係る不揮発性半導体メモリは、第１方向に直列接続されるセレクトゲートトランジスタ及びメモリセルを有するセルユニットと、第１方向に交差する第２方向に延び、セレクトゲートトランジスタに接続されるセレクトゲート線と、第２方向に延び、メモリセルに接続されるワード線とを備え、ワード線の一端は、セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にコンタクトプラグが接続される。
【００１５】
本発明の例に係る不揮発性半導体メモリは、第１方向に直列接続される第１セレクトゲートトランジスタ及び複数の第１メモリセルを有する第１セルユニットと、第１方向に直列接続される第２セレクトゲートトランジスタ及び複数の第２メモリセルを有し、第２セレクトゲートトランジスタが第１セレクトゲートトランジスタに第１方向において隣接する第２セルユニットと、第１及び第２セルユニットを有するメモリセルアレイと、第１方向に交差する第２方向に延び、第１セレクトゲートトランジスタに接続される第１セレクトゲート線と、第２方向に延び、複数の第１メモリセルの各々に１つずつに接続される複数の第１ワード線と、第２方向に延び、第２セレクトゲートトランジスタに接続される第２セレクトゲート線と、第２方向に延び、複数の第２メモリセルの各々に１つずつ接続される複数の第２ワード線とを備え、メモリセルアレイの第２方向の一端側のコンタクトエリア内において、複数の第１ワード線の端部の各々は、第１及び第２セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にそれぞれコンタクトプラグが接続され、メモリセルアレイの第２方向の他端側のコンタクトエリア内において、複数の第２ワード線の端部の各々は、第１及び第２セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にそれぞれコンタクトプラグが接続される。
【００１６】
本発明の例に係る不揮発性半導体メモリは、第１方向に直列接続される第１セレクトゲートトランジスタ及び複数の第１メモリセルを有する第１セルユニットと、第１方向に直列接続される第２セレクトゲートトランジスタ及び複数の第２メモリセルを有し、第２セレクトゲートトランジスタが第１セレクトゲートトランジスタに第１方向において隣接する第２セルユニットと、第１及び第２セルユニットを有するメモリセルアレイと、第１方向に交差する第２方向に延び、第１セレクトゲートトランジスタに接続される第１セレクトゲート線と、第２方向に延び、複数の第１メモリセルの各々に１つずつ接続される複数の第１ワード線と、第２方向に延び、第２セレクトゲートトランジスタに接続される第２セレクトゲート線と、第２方向に延び、複数の第２メモリセルの各々に１つずつ接続される複数の第２ワード線とを備え、メモリセルアレイの第２方向の一端側のコンタクトエリア内において、複数の第１及び第２ワード線の端部の各々は、第１及び第２セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にそれぞれコンタクトプラグが接続される。
【００１７】
本発明の例に係る不揮発性半導体メモリは、第１方向に直列接続される複数のメモリセル、複数のメモリセルの一端に接続される第１セレクトゲートトランジスタ及び複数のメモリセルの他端に接続される第２セレクトゲートトランジスタを有する第１セルユニットと、第１セルユニットを有するメモリセルアレイと、第１方向に交差する第２方向に延び、第１セレクトゲートトランジスタに接続される第１セレクトゲート線と、第２方向に延び、第２セレクトゲートトランジスタに接続される第２セレクトゲート線と、複数のメモリセルの各々に１つずつ接続される複数のワード線とを備え、メモリセルアレイの一端側のコンタクトエリア内において、複数のワード線のうちの第１セレクトゲートトランジスタ側の少なくとも１つのワード線の端部は、第１セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にコンタクトプラグが接続され、複数のワード線のうちの第２セレクトゲートトランジスタ側の少なくとも１つのワード線の端部は、第２セレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にコンタクトプラグが接続される。
【発明の効果】
【００１８】
本発明の例によれば、狭ピッチのワード線に対するコンタクトを、低いコンタクト抵抗で、かつ、ワード線同士の短絡なしに、とることが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００２０】
１．  概要  
本発明の例では、リソグラフィの解像度の限界よりも微細なパターンを形成する微細加工技術を不揮発性半導体メモリのワード線の加工に適用した場合に、コンタクト抵抗の増大や、隣接するワード線同士の短絡などの問題なく、例えば、ワード線に対するコンタクトをとるためのワード線レイアウトを提案する。
【００２１】
そのレイアウトとは、例えば、図１乃至図４に示すように、ワード線の一端がセレクトゲート線側に折り曲げられ、その折り曲げられた箇所からその先端までの間にコンタクトプラグ（コンタクトホール）が接続される、というものである。
【００２２】
このようなレイアウトによれば、コンタクトプラグは、メモリセルアレイの一端側のコンタクトエリア内において、二次元（ｘ方向及びｙ方向）で、その位置、サイズ、さらには、互いのピッチを自由に調整できるため、コンタクト抵抗の低減とワード線同士の短絡の防止とを実現できる。
【００２３】
また、ワード線のピッチに影響されることなく、ワード線にフリンジを接続できる。即ち、フリンジの位置、サイズ、さらには、互いのピッチについても、コンタクトプラグと同様に、自由に調整できる。
【００２４】
特に、特許文献２に開示されるレイアウト、即ち、フリンジの位置をワード線が延びる方向（ｘ方向）の一次元でのみ調整するレイアウトでは、フリンジの位置及びサイズがワード線のピッチに影響されるため、この点からも、本発明の例による効果が絶大であることが明白である。
【００２５】
具体的には、本発明の例では、図１、図３及び図４に示すように、メモリセルアレイの両端にそれぞれコンタクトエリアを設けるレイアウトと、図２に示すように、メモリセルアレイの一端側にコンタクトエリアを設けるレイアウトとを提案する。
【００２６】
図１のレイアウトは、ワード線ＷＬが、全体として、セレクトゲート線ＳＧの四方を多重に取り囲むループ形状を有する。このような形状を、閉ループ形状と称することにする。
【００２７】
閉ループ形状によれば、メモリセルアレイのｘ方向の一端側のコンタクトエリア内において、ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ側（ｙ方向、下向き）に折り曲げられる。そして、その折り曲げられた箇所からその先端までの間にフリンジＦが設けられ、そのフリンジＦにコンタクトプラグＣＰが接続される。
【００２８】
また、メモリセルアレイのｘ方向の他端側のコンタクトエリア内において、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ側（ｙ方向、上向き）に折り曲げられる。そして、その折り曲げられた箇所からその先端までの間にフリンジＦが設けられ、そのフリンジＦにコンタクトプラグＣＰが接続される。
【００２９】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬは、メモリセルアレイ以外のエリアにおいて互いに分断され、それぞれの独立性が確保される。点線部分が切断する箇所を示している。
【００３０】
セレクトゲート線ＳＧから１番目のワード線ＷＬのフリンジＦと２番目のワード線ＷＬのフリンジＦとは、縦方向（ｙ方向）のスリットにより互いに分断される。
【００３１】
図２のレイアウトは、ワード線ＷＬが、全体として、セレクトゲート線ＳＧの三方を多重に取り囲むループ形状を有する。このような形状を、片ループ形状と称することにする。
【００３２】
片ループ形状によれば、メモリセルアレイのｘ方向の一端側のコンタクトエリア内において、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬの端部は、共に、セレクトゲート線ＳＧ側（ｙ方向、下／上向き）に折り曲げられる。そして、その折り曲げられた箇所からその先端までの間にフリンジＦが設けられ、そのフリンジＦにコンタクトプラグＣＰが接続される。
【００３３】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬは、メモリセルアレイ以外のエリアにおいて互いに分断され、それぞれの独立性が確保される。点線部分が切断する箇所を示している。
【００３４】
メモリセルアレイのｘ方向の他端側は、コンタクトエリアが配置されず、フリーになっている。この場合、メモリセルアレイのｘ方向の他端側のレイアウトをすっきりさせることができる。また、ワード線ＷＬの独立性を確保するため、セレクトゲート線ＳＧから１番目のワード線ＷＬのフリンジＦと２番目のワード線ＷＬのフリンジＦとは、十字（ｘ方向及びｙ方向）のスリットにより互いに分断される。
【００３５】
図３のレイアウトは、図１のレイアウトの変形例であるが、閉ループ形状となっていない。このレイアウトの特徴は、図１のレイアウトよりも、フリンジＦのｙ方向のサイズを大きくできる点、及び、コンタクトプラグＣＰの位置の自由度を向上できる点にある。
【００３６】
このレイアウトによれば、メモリセルアレイのｘ方向の一端側のコンタクトエリア内において、ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ１側（ｙ方向、下向き）に折り曲げられる。そして、その折り曲げられた箇所からその先端までの間にフリンジＦが設けられ、そのフリンジＦにコンタクトプラグＣＰが接続される。
【００３７】
ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬの先端は、最大で、セレクトゲート線ＳＧ１が配置される側とは反対側（セレクトゲート線ＳＧ２が配置される側）のブロックＢＬＯＣＫ（ｉ＋１）の端部まで延ばすことができる。
【００３８】
ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬの先端の位置は、上記範囲内で自由に設定できる。即ち、その先端の位置は、ブロックＢＬＯＣＫ（ｉ＋１）の端部まで延びていなくてもよいし、全てのワード線ＷＬの先端の位置が同じでなくてもよい。
【００３９】
また、メモリセルアレイのｘ方向の他端側のコンタクトエリア内において、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ１側（ｙ方向、上向き）に折り曲げられる。そして、その折り曲げられた箇所からその先端までの間にフリンジＦが設けられ、そのフリンジＦにコンタクトプラグＣＰが接続される。
【００４０】
ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬの先端は、最大で、セレクトゲート線ＳＧ１が配置される側とは反対側（セレクトゲート線ＳＧ２が配置される側）のブロックＢＬＯＣＫｉの端部まで延ばすことができる。
【００４１】
ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬの先端の位置は、上記範囲内で自由に設定できる。即ち、その先端の位置は、ブロックＢＬＯＣＫｉの端部まで延びていなくてもよいし、全てのワード線ＷＬの先端の位置が同じでなくてもよい。
【００４２】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬは、メモリセルアレイ以外のエリアにおいて互いに分断され、それぞれの独立性が確保される。点線部分が切断する箇所を示している。
【００４３】
セレクトゲート線ＳＧ１から１番目のワード線ＷＬのフリンジＦと２番目のワード線ＷＬのフリンジＦとは、縦方向（ｙ方向）のスリットにより互いに分断される。
【００４４】
図４のレイアウトも、図１のレイアウトの変形例であるが、閉ループ形状となっていない。このレイアウトの特徴は、１つのブロックＢＬＯＣＫｉ内の複数のワード線を２つのグループに分け、これら２つのグループでワード線を折り曲げる方向を異ならせた点にある。
【００４５】
この場合、図１のレイアウトよりも、フリンジＦのｙ方向のサイズを大きくでき、かつ、コンタクトプラグＣＰの位置の自由度を向上できる。また、図３のレイアウトよりも、コンタクトエリアのｘ方向のサイズを小さくできる。
【００４６】
このレイアウトによれば、メモリセルアレイのｘ方向の一端側のコンタクトエリア内において、ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ１側の半分のワード線）の端部は、セレクトゲート線ＳＧ１側（ｙ方向、下向き）に折り曲げられ、ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ２側の半分のワード線）の端部は、セレクトゲート線ＳＧ２側（ｙ方向、上向き）に折り曲げられる。
【００４７】
そして、その折り曲げられた箇所からその先端までの間にフリンジＦが設けられ、そのフリンジＦにコンタクトプラグＣＰが接続される。
【００４８】
ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線の先端は、最大で、ブロックＢＬＯＣＫ（ｉ＋１）のｙ方向の中央部まで延ばすことができる。
【００４９】
セレクトゲート線ＳＧ１側の少なくとも１つのワード線の先端の位置は、上記範囲内で自由に設定できる。即ち、その先端の位置は、ブロックＢＬＯＣＫ（ｉ＋１）のｙ方向の中央部まで延びていなくてもよいし、全てのワード線ＷＬの先端の位置が同じでなくてもよい。
【００５０】
また、メモリセルアレイのｘ方向の他端側のコンタクトエリア内において、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ１側の半分のワード線）の端部は、セレクトゲート線ＳＧ１側（ｙ方向、上向き）に折り曲げられ、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ２側の半分のワード線）の端部は、セレクトゲート線ＳＧ２側（ｙ方向、下向き）に折り曲げられる。
【００５１】
そして、その折り曲げられた箇所からその先端までの間にフリンジＦが設けられ、そのフリンジＦにコンタクトプラグＣＰが接続される。
【００５２】
ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線の先端は、最大で、ブロックＢＬＯＣＫｉのｙ方向の中央部まで延ばすことができる。
【００５３】
セレクトゲート線ＳＧ１側の少なくとも１つのワード線の先端の位置は、上記範囲内で自由に設定できる。即ち、その先端の位置は、ブロックＢＬＯＣＫｉのｙ方向の中央部まで延びていなくてもよいし、全てのワード線ＷＬの先端の位置が同じでなくてもよい。
【００５４】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬは、メモリセルアレイ以外のエリアにおいて互いに分断され、それぞれの独立性が確保される。点線部分が切断する箇所を示している。
【００５５】
セレクトゲート線ＳＧ１又はセレクトゲート線ＳＧ２から１番目のワード線ＷＬのフリンジＦと２番目のワード線ＷＬのフリンジＦとは、縦方向（ｙ方向）のスリットにより互いに分断される。
【００５６】
２．  実施の形態  
最良と思われるいくつかの実施の形態について説明する。  
以下では、メモリセルの微細化が顕著であるＮＡＮＤセル型フラッシュメモリを例に説明する。
【００５７】
(1)   全体図  
図５は、ＮＡＮＤセル型フラッシュメモリの主要部を示している。
【００５８】
メモリセルアレイ１は、直列接続される複数のメモリセルとその両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成されるセルユニットを有する。
【００５９】
ワード線・セレクトゲート線ドライバ２は、メモリセルアレイ１内のワード線及びセレクトゲート線に接続される。ウェル・ソース線電位制御回路３は、メモリセルアレイ１内のウェル領域の電位及びソース線の電位を制御する。
【００６０】
データ回路４は、データを一時的に記憶する機能を有する。例えば、プログラム時には、１ページ分のプログラムデータがデータ回路４内のラッチ回路に記憶され、読み出し時には、１ページ分のリードデータがデータ回路４内のラッチ回路に記憶される。
【００６１】
カラムデコーダ５は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。
【００６２】
センスアンプ６は、リードデータをセンスする。データ入出力バッファ７は、データ入出力のインターフェイスとなり、アドレスバッファ８は、ロウ／カラムアドレス信号の入力バッファとなる。
【００６３】
電位生成回路９は、プログラム時に、書き込み電位及び転送電位を生成する。書き込み電位及び転送電位は、書き込み制御回路１０に入力される。書き込み制御回路１０は、セルユニット内の書き込み対象となる選択セルに対する書き込み条件を制御する。
【００６４】
ロウアドレス信号は、アドレスバッファ８を経由してワード線・セレクトゲート線ドライバ２に入力される。カラムアドレス信号は、アドレスバッファ８を経由してカラムデコーダ５に入力される。
【００６５】
一括検知回路 (batch detection circuit)１１は、プログラム時に、データ回路２から出力される検知信号ＰＣＤに基づいて、選択されたメモリセルに正確にデータが書き込まれたか否かを検証する。
【００６６】
コマンドインターフェイス回路１２は、メモリチップ１４とは別のチップ（例えば、ホストマイコン）により生成される制御信号に基づいて、データ入出力バッファ７に入力されるデータがコマンドデータであるか否かを判断する。
【００６７】
データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２は、コマンドデータをステートマシーン１３に転送する。
【００６８】
ステートマシーン１３は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、かつ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。
【００６９】
(2)   メモリセルアレイ  
図６及び図７は、メモリセルアレイ、ワード線・セレクトゲート線ドライバ及びコンタクトエリアの位置関係を示している。
【００７０】
図６の例では、メモリセルアレイ１の両端にそれぞれワード線・セレクトゲート線ドライバ２が配置される。図７の例では、メモリセルアレイ１の一端にワード線・セレクトゲート線ドライバ２が配置される。メモリセルアレイ１とワード線・セレクトゲート線ドライバ２との間には、両者を互いに接続するためのコンタクトエリア１４が配置される。
【００７１】
メモリセルアレイ１は、複数（本例では、ｎ個）のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎから構成される。ブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎは、ｙ方向に並んで配置される。ブロックとは、消去の最小単位、即ち、一度に消去できる最小のメモリセル数を意味する。
【００７２】
図８は、１つのブロックを示している。
【００７３】
ブロックＢＬＯＣＫｉは、ｘ方向に並んだ複数（本例では、ｍ個）のセルユニットＣＵから構成される。セルユニットＣＵは、直列接続される８個のメモリセルＭ１，Ｍ２，・・・Ｍ８からなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続されるセレクトゲートトランジスタＳＴ１と、ＮＡＮＤストリングの他端に接続されるセレクトゲートトランジスタＳＴ２とから構成される。
【００７４】
本例では、ＮＡＮＤストリングは、８個のメモリセルＭ１，Ｍ２，・・・Ｍ８から構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。
【００７５】
セレクトゲートトランジスタＳＴ１は、ビット線ＢＬｑ（ｑ＝０，１，・・・ｍ−２，ｍ−１）に接続され、セレクトゲートトランジスタＳＴ２は、ソース線ＳＬに接続される。
【００７６】
ワード線（コントロールゲート線）ＷＬ１，ＷＬ２，・・・ＷＬ８は、ｘ方向に延び、ｘ方向の複数のメモリセルに共通に接続される。セレクトゲート線ＳＧＤは、ｘ方向に延び、ｘ方向の複数のセレクトゲートトランジスタＳＴ１に共通に接続される。セレクトゲート線ＳＧＳも、ｘ方向に延び、ｘ方向の複数のセレクトゲートトランジスタＳＴ２に共通に接続される。
【００７７】
図９は、メモリセルアレイのｙ方向の断面構造を示している。
【００７８】
ｐ型シリコン基板２１−１内には、ｎ型ウェル領域２１−２及びｐ型ウェル領域２１−３から構成されるダブルウェル領域が形成される。
【００７９】
直列接続される複数個のメモリセルＭ１，Ｍ２，・・・Ｍ８は、ｐ型ウェル領域２１−３内に配置される。ここで、本例でも、ＮＡＮＤストリングは、８個のメモリセルＭ１，Ｍ２，・・・Ｍ８から構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。
【００８０】
８個のメモリセルＭ１，Ｍ２，・・・Ｍ８は、それぞれ、ＮチャネルＭＯＳトランジスタから構成され、かつ、フローティングゲート電極ＦＧとコントロールゲート電極（ワード線）ＷＬ１，ＷＬ２，・・・ＷＬ８とからなるスタックゲート構造を有する。
【００８１】
直列接続されるメモリセルＭ１，Ｍ２，・・・Ｍ８からなるＮＡＮＤストリングの一端には、セレクトゲートトランジスタＳＴ１が接続され、その他端には、セレクトゲートトランジスタＳＴ２が接続される。
【００８２】
セレクトゲートトランジスタＳＴ１，ＳＴ２は、ＮチャネルＭＯＳトランジスタから構成され、メモリセルＭ１，Ｍ２，・・・Ｍ８に近似する構造、即ち、スタックゲート構造のセレクトゲート線ＳＧＳ，ＳＧＤを有する。
【００８３】
セルユニットの一端、即ち、セレクトゲートトランジスタＳＴ１の拡散層（ドレイン拡散層）２２は、コンタクトプラグＣＢ１を経由して、第１のメタル層ＭＥ０に接続される。また、第１のメタル層ＭＥ０は、ビアプラグＶ１を経由して、ビット線ＢＬとしての第２のメタル層ＭＥ１に接続される。ビット線ＢＬは、ビット線電位制御回路に接続される。
【００８４】
セルユニットの他端、即ち、セレクトゲートトランジスタＳＴ２の拡散層（ソース拡散層）２３は、コンタクトプラグＣＢ２を経由して、ソース線ＳＬとしての第１のメタル層ＭＥ０に接続される。ソース線ＳＬは、ソース線電位制御回路に接続される。
【００８５】
ｎ型ウェル領域２１−２は、ｎ型拡散層２４を経由して、電位設定線２６に接続され、ｐ型ウェル領域２１−３は、ｐ型拡散層２５を経由して、電位設定線２６に接続される。つまり、ｎ型ウェル領域２１−２とｐ型ウェル領域２１−３は、同電位に設定される。電位設定線２６は、ウェル電位制御回路に接続される。
【００８６】
フローティングゲート電極ＦＧは、例えば、不純物を含む導電性ポリシリコンから構成され、コントロールゲート電極ＷＬ１，ＷＬ２，・・・ＷＬ８及びセレクトゲート線ＳＧＳ，ＳＧＤは、例えば、不純物を含む導電性ポリシリコン、これとシリサイドとの積層などから構成される。
【００８７】
第１及び第２のメタル層ＭＥ０，ＭＥ１は、例えば、アルミニウム、銅、これらの合金などから構成される。
【００８８】
ここには、図示していないが、コントロールゲート電極（ワード線）ＷＬ１，ＷＬ２，・・・ＷＬ８とワード線ドライバとを接続するメタル層は、第１又は第２のメタル層ＭＥ０，ＭＥ１により構成される。
【００８９】
(3)   レイアウトの第１例  
図１０は、ワード線のレイアウトの第１例を示している。  
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）は、互いに隣接するメモリセルアレイのブロックを表している。
【００９０】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内には、それぞれ、複数のワード線ＷＬと、これらを挟み込む２つのセレクトゲート線ＳＧ１，ＳＧ２とが配置される。
【００９１】
２つのセレクトゲート線ＳＧ１，ＳＧ２のうちの一つは、ソース線側セレクトゲートトランジスタのセレクトゲート線ＳＧＳであり、他の一つは、ビット線（ドレイン）側セレクトゲートトランジスタのセレクトゲート線ＳＧＤである（図８及び図９を参照）。
【００９２】
メモリセルアレイ、即ち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の両端には、ワード線・セレクトゲート線ドライバ２が配置される。
【００９３】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）とワード線・セレクトゲート線ドライバ２との間には、コンタクトエリア１４が配置される。コンタクトエリア１４は、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）とワード線・セレクトゲート線ドライバ２とを接続するためのエリアである。
【００９４】
ワード線ＷＬは、全体として、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在する２つのセレクトゲート線ＳＧ１，ＳＧ２の四方を多重に取り囲むいわゆる閉ループ形状を有する。
【００９５】
即ち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の一端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ１側（ｙ方向、下向き）に折り曲げられる。
【００９６】
また、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の他端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ１側（ｙ方向、上向き）に折り曲げられる。
【００９７】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬは、メモリセルアレイ以外のエリアで互いに分断され、それぞれの独立性が確保される。
【００９８】
図１１は、図１０のコンタクトエリア１４内のワード線のレイアウトの詳細を示している。
【００９９】
コンタクトエリア１４内では、フリンジＦ及びコンタクトプラグ（コンタクトホール）ＣＰの位置、サイズ、さらには、互いのピッチが重要となる。
【０１００】
本発明の例によれば、フリンジＦ及びコンタクトプラグＣＰは、コンタクトエリア１４内において、二次元（ｘ方向及びｙ方向）で、その位置、サイズ、さらには、互いのピッチを自由に調整できる。
【０１０１】
即ち、フリンジＦ及びコンタクトプラグＣＰのｘ方向の位置、サイズ及びピッチは、ワード線ＷＬの折り曲げ箇所の位置で調節でき、フリンジＦ及びコンタクトプラグＣＰのｙ方向の位置、サイズ及びピッチは、ワード線ＷＬの折り曲げ箇所からその先端までの範囲内で調節できる。
【０１０２】
ここで、本例では、ワード線ＷＬに接続されるフリンジＦ及びコンタクトプラグＣＰは、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在する２つのセレクトゲート線ＳＧ１の先端部に集中して配置される。
【０１０３】
また、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬのうち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１からｉ（ｉは奇数）番目のワード線ＷＬ及びｉ＋１番目のワード線ＷＬに接続されるフリンジＦは、それぞれ、i番目のワード線ＷＬとｉ＋１番目のワード線ＷＬとの間に配置される。
【０１０４】
さらに、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１からｉ番目のワード線ＷＬのフリンジＦとｉ＋１番目のワード線ＷＬのフリンジＦは、縦方向（ｙ方向）のスリットにより互いに分断される。
【０１０５】
このようなレイアウトによれば、ワード線ＷＬに対するコンタクト抵抗の増大や、隣接するワード線ＷＬ同士の短絡などの問題を発生させることなく、リソグラフィの解像度の限界よりも微細なパターンを形成する微細加工技術を不揮発性半導体メモリのワード線の加工に適用することができる。
【０１０６】
図１２及び図１３は、図１１のレイアウトの変形例を示している。
【０１０７】
図１２の例では、ワード線ＷＬの位置がブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１から遠ざかるにつれて、そのワード線ＷＬに接続されるフリンジＦのサイズ（ｙ方向）を大きくしている。
【０１０８】
この場合、例えば、同図に示すように、フリンジＦに接続されるコンタクトプラグ（コンタクトホール）ＣＰのレイアウトを、ワード線ＷＬが変わる度に、一定ピッチだけｙ方向にずらしてＶ型にすることができるため、ワード線ＷＬとワード線ドライバを接続するためのメタル層のレイアウトが簡単になる。
【０１０９】
図１３の例では、ワード線ＷＬの端部にフリンジを設けない。フリンジを設けなければ、その分だけ、コンタクトエリア１４のｘ方向のサイズを小さくできるため、チップ面積の縮小に貢献できる。
【０１１０】
それでも、コンタクトプラグ（コンタクトホール）ＣＰの位置、サイズ、さらには、互いのピッチについては、コンタクトエリア１４内で自由に調整できるため、コンタクト抵抗の増大や、ワード線同士の短絡などの問題が発生することはなく、高信頼性及び高性能の不揮発性半導体メモリを実現できる。
【０１１１】
図１２及び図１３の例では、それぞれ、コンタクトプラグＣＰを、ワード線ＷＬが変わる度に、一定ピッチだけｙ方向にずらして、斜めにレイアウトしているが、特に、これに限定されることはない。例えば、コンタクトプラグＣＰについては、ジグザク状にレイアウトしてもよい。
【０１１２】
(4)   ワード線レイアウトの第２例  
図１４は、ワード線のレイアウトの第２例を示している。  
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）は、互いに隣接するメモリセルアレイのブロックを表している。
【０１１３】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内には、それぞれ、複数のワード線ＷＬと、これらを挟み込む２つのセレクトゲート線ＳＧ１，ＳＧ２とが配置される。
【０１１４】
２つのセレクトゲート線ＳＧ１，ＳＧ２のうちの一つは、ソース線側セレクトゲートトランジスタのセレクトゲート線ＳＧＳであり、他の一つは、ビット線（ドレイン）側セレクトゲートトランジスタのセレクトゲート線ＳＧＤである（図８及び図９を参照）。
【０１１５】
第２例では、第１例とは異なり、メモリセルアレイ、即ち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の一端のみにワード線・セレクトゲート線ドライバ２が配置される。
【０１１６】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）とワード線・セレクトゲート線ドライバ２との間には、コンタクトエリア１４が配置される。コンタクトエリア１４は、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）とワード線・セレクトゲート線ドライバ２とを接続するためのエリアである。
【０１１７】
ワード線ＷＬは、全体として、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在する２つのセレクトゲート線ＳＧ１，ＳＧ２の三方を多重に取り囲むいわゆる片ループ形状を有する。
【０１１８】
即ち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の一端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬの端部は、それぞれ、セレクトゲート線ＳＧ１側（ｙ方向、下／上向き）に折り曲げられる。
【０１１９】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬは、メモリセルアレイ以外のエリアで互いに分断され、それぞれの独立性が確保される。
【０１２０】
図１５は、図１４のコンタクトエリア１４内のワード線のレイアウトの詳細を示している。
【０１２１】
コンタクトエリア１４内では、第１例と同様に、フリンジＦ及びコンタクトプラグ（コンタクトホール）ＣＰの位置、サイズ、さらには、互いのピッチは、二次元（ｘ方向及びｙ方向）で調整可能である。
【０１２２】
即ち、フリンジＦ及びコンタクトプラグＣＰのｘ方向の位置、サイズ及びピッチは、ワード線ＷＬの折り曲げ箇所の位置で調節でき、フリンジＦ及びコンタクトプラグＣＰのｙ方向の位置、サイズ及びピッチは、ワード線ＷＬの折り曲げ箇所からその先端までの範囲内で調節できる。
【０１２３】
ここで、本例では、第１例と同様に、ワード線ＷＬに接続されるフリンジＦ及びコンタクトプラグＣＰは、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在する２つのセレクトゲート線ＳＧ１の先端部に集中して配置される。
【０１２４】
また、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬのうち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１からｉ（ｉは奇数）番目のワード線ＷＬ及びｉ＋１番目のワード線ＷＬに接続されるフリンジＦは、それぞれ、i番目のワード線ＷＬとｉ＋１番目のワード線ＷＬとの間に配置される。
【０１２５】
さらに、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１からｉ番目のワード線ＷＬのフリンジＦとｉ＋１番目のワード線ＷＬのフリンジＦは、横方向（ｘ方向）及び縦方向（ｙ方向）の十字スリットにより互いに分断される。
【０１２６】
このようなレイアウトによれば、ワード線ＷＬに対するコンタクト抵抗の増大や、隣接するワード線ＷＬ同士の短絡などの問題を発生させることなく、リソグラフィの解像度の限界よりも微細なパターンを形成する微細加工技術を不揮発性半導体メモリのワード線の加工に適用することができる。
【０１２７】
図１６及び図１７は、図１４のレイアウトの変形例を示している。
【０１２８】
図１６の例では、ワード線ＷＬの位置がブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１から遠ざかるにつれて、そのワード線ＷＬに接続されるフリンジＦのサイズ（ｙ方向）を大きくしている。
【０１２９】
この場合、例えば、同図に示すように、フリンジＦに接続されるコンタクトプラグ（コンタクトホール）ＣＰのレイアウトを、ワード線ＷＬが変わる度に、一定ピッチだけｙ方向にずらしてＶ型にすることができるため、ワード線ＷＬとワード線ドライバを接続するためのメタル層のレイアウトが簡単になる。
【０１３０】
図１７の例では、ワード線ＷＬの端部にフリンジを設けない。フリンジを設けなければ、その分だけ、コンタクトエリア１４のｘ方向のサイズを小さくできるため、チップ面積の縮小に貢献できる。
【０１３１】
それでも、コンタクトプラグ（コンタクトホール）ＣＰの位置、サイズ、さらには、互いのピッチについては、コンタクトエリア１４内で自由に調整できるため、コンタクト抵抗の増大や、ワード線同士の短絡などの問題が発生することはなく、高信頼性及び高性能の不揮発性半導体メモリを実現できる。
【０１３２】
図１６及び図１７の例では、それぞれ、コンタクトプラグＣＰを、ワード線ＷＬが変わる度に、一定ピッチだけｙ方向にずらして、斜めにレイアウトしているが、特に、これに限定されることはない。例えば、コンタクトプラグＣＰについては、ジグザク状にレイアウトしてもよい。
【０１３３】
(5)   製造方法の第１例  
本発明の例に係るワード線レイアウトを有する不揮発性半導体メモリの製造方法の第１例について説明する。
【０１３４】
まず、図１８乃至図２２に示すように、半導体基板３０内にＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３１を形成する。また、素子分離絶縁層３１により囲まれた素子領域上にゲート絶縁層３２を形成する。ゲート絶縁層３２は、例えば、酸化シリコン又はこれを含む積層構造とする。
【０１３５】
続けて、ゲート絶縁層３２上に、フローティングゲート電極材３３、ゲート間絶縁膜（例えば、ＩＰＤ(inter-poly dielectric)）３４及びワード線（フローティングゲート電極）材３５を順次形成する。
【０１３６】
フローティングゲート電極材３３は、導電材料であれば何でもよいが、主に、導電性ポリシリコンが使用される。ゲート間絶縁膜３４は、例えば、ＯＮＯ(oxide/ nitride/ oxide)の三層構造とする。ワード線材３５も、導電材料であれば何でもよいが、主に、導電性ポリシリコンとシリサイドとの積層構造が使用される。
【０１３７】
メモリセルが形成されるメモリセルエリアＭＡでは、フローティングゲート電極材３３とワード線材３５との間の全体にゲート間絶縁膜３４が配置されるが、セレクトゲートトランジスタが形成されるセレクトゲートトランジスタエリアＳＡでは、フローティングゲート電極材３３とワード線材３５との間のゲート間絶縁膜３４の一部が除去される。
【０１３８】
この後、ワード線材３５上に、マスク材３６，３７を順次形成する。マスク材３６，３７は、異なる材料から構成される。
【０１３９】
そして、マスク材３７上にフォトレジスト３８を形成する。
【０１４０】
フォトレジスト３８は、フォトリソグラフィプロセスにより所定のパターンに加工される。例えば、セレクトゲートトランジスタエリアＳＡでは、ライン＆スペースのレジストパターンが形成され、メモリセルエリアＭＡでは、セレクトゲートトランジスタエリアＳＡのレジストパターンを取り囲む閉ループ形状のレジストパターンが形成される。
【０１４１】
ここで、閉ループ形状のフォトレジスト３８は、例えば、メモリセルアレイ１内で、ライン＆スペースのパターンで形成されると共に、コンタクトエリア１４内で、フリンジ又はコンタクトホールのレイアウトを考慮したサイズ（ｘ方向の幅）及びピッチで形成される。
【０１４２】
フォトレジスト３８のライン＆スペースのピッチは、例えば、１２０ｎｍ（ライン＝６０ｎｍ、スペース＝６０ｎｍ）に設定される。
【０１４３】
また、フォトレジスト３８の幅は、スリミング技術により、フォトリソグラフィの解像度の限界よりも小さくすることができる。図１８乃至図２０において、点線は、スリミング前のフォトレジスト３８のパターンを表し、実線は、スリミング後のフォトレジスト３８のパターンを表している。
【０１４４】
例えば、スリミング技術により、フォトレジスト３８の幅（ライン）を３０ｎｍにし、スペースを９０ｎｍにする。
【０１４５】
そして、フォトレジスト３８をマスクにして、ＲＩＥによりマスク材３７をエッチングした後、フォトレジスト３８を除去する。
【０１４６】
その結果、図２３乃至図２７に示すように、図１８乃至図２２のフォトレジスト３８のパターンがマスク材３７に転写される。
【０１４７】
次に、図２８乃至図３２に示すように、再び、マスク材３６，３７上にフォトレジスト３９を形成する。
【０１４８】
フォトレジスト３９は、フォトリソグラフィプロセスにより、セレクトゲートトランジスタエリアＳＡ上からコンタクトエリア１４上にかけて、ｘ方向に延びるスリット（開口）を有し、メモリセルエリアＭＡ上を完全に覆うパターンとなるように形成される。
【０１４９】
そして、フォトレジスト３９に覆われていない部分のマスク材３７のみを選択的に固化し、同一エッチング条件において、固化されたマスク材３７のエッチング選択比がフォトレジスト３９に覆われている部分の固化されていないマスク材３７のそれよりも十分に小さくなるようにする。
【０１５０】
ここでは、固化された部分を灰色で示している。  
この後、フォトレジスト３９を除去する。
【０１５１】
次に、図３３乃至図３７に示すように、マスク材（固化された部分も含む）３７をマスクにして、ＲＩＥによりマスク材３６をエッチングし、マスク材３６にマスク材３７のパターンを転写する。
【０１５２】
また、マスク材３６，３７上に、さらに、これらを完全に覆うマスク材４０を形成する。マスク材４０は、同一のエッチング条件において、固化されたマスク材３７のエッチング選択比と同じ又はそれと同程度のエッチング選択比を有するものとする。
【０１５３】
そして、マスク材４０をＲＩＥによりエッチングし、マスク材４０をマスク材３６，３７の側壁（サイドウォール）のみに残存させる。マスク材３６，３７の側壁におけるマスク材４０の横方向の幅は、例えば、３０ｎｍに設定される。
【０１５４】
この後、マスク材３６，３７を選択的にエッチングすると、図３８及び図３９に示すように、マスク材４０による微細マスクパターン（例えば、ライン＝３０ｎｍ、スペース＝３０ｎｍ）が形成される。
【０１５５】
ここで、マスク材３６，３７をエッチングする際に、固化されたマスク材３７は、マスク材４０と共にエッチングされずに残るため、セレクトゲートトランジスタエリアＳＡのマスク材３６，３７，４０の幅は、メモリセルエリアＭＡのマスク材４０の幅よりも広くなる。
【０１５６】
例えば、セレクトゲートトランジスタエリアＳＡのマスク材３６，３７，４０の幅は、９０ｎｍになる。
【０１５７】
また、コンタクトエリア１４内のフリンジを形成する部分にも、マスク材３６，３７，４０が残存する。
【０１５８】
次に、マスク材３６，３７，４０をマスクにして、ＲＩＥによりワード線材３５、ゲート間絶縁膜３４、フローティングゲート電極材３３、及び、ゲート絶縁層３２を、順次、エッチングする。
【０１５９】
その結果、図４０乃至図４４に示すように、メモリセルエリアＭＡでは、フォトリソグラフィの解像度の限界（最小加工寸法）よりも微細なパターン（例えば、ライン＝３０ｎｍ、スペース＝３０ｎｍ）のワード線ＷＬが形成されると共に、セレクトゲートトランジスタエリアＳＡでは、広い幅（チャネル長）、例えば、幅が９０ｎｍのセレクトゲート線（セレクトゲート電極）ＳＧが形成される。
【０１６０】
また、コンタクトエリア１４では、フリンジを形成するためのワード線材３５のパターンが、セレクトゲート線ＳＧの先端部に形成される。
【０１６１】
最後に、図４５乃至図４９に示すように、フォトリソグラフィ及びＲＩＥを利用して、ブロックＢＬＯＣＫｉ、ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬ同士を分離し、ワード線ＷＬの独立性を確保する。
【０１６２】
分離方法としては、図４５に示すように、縦方向（ｙ方向）のスリットを用いて、ワード線ＷＬの一部及びフリンジＦの一部を除去する。
【０１６３】
この後、半導体基板３０上に、メモリセルＭＣ及びセレクトゲートトランジスタＳＴを覆う層間絶縁層４１を形成する。また、層間絶縁層４１にフリンジＦに到達するコンタクトホールを形成する。
【０１６４】
そして、コンタクトホール内にコンタクトプラグＣＰを満たすと共に、層間絶縁層４１上にメタル層４２を形成する。メタル層４２は、ワード線ＷＬをワード線ドライバに接続する。
【０１６５】
尚、コンタクトプラグＣＰは、メタル層４２と別々に形成してもよいし、また、同時に形成してもよい。これらは、メタルのスパッタとＲＩＥにより形成してもよいし、また、ダマシン法又はデュアルダマシン法により形成してもよい。
【０１６６】
以上のプロセスでは、結果として、図１１のワード線レイアウトを有する不揮発性半導体メモリが形成されるが、フォトレジスト３８，３９のパターン又はワード線ＷＬを分離するときのレジストパターンを変更することで、その他のレイアウトも実現できる。
【０１６７】
また、本例では、レジストの固化プロセスを利用したが、固化プロセスを利用しなくても、本発明の例に係るレイアウトを実現できる。
【０１６８】
例えば、固化プロセスに代えて、ＰＥＰ(photo engraving process)を１回追加することにより、例えば、フリンジの位置や、サイズなどを調整できる。この場合、エッチングされたくない部分をフォトレジストで覆い、この状態で、図３３乃至図３７のマスク材３６，３７をエッチングすればよい。
【０１６９】
以上の製造方法により、本発明の例に係るレイアウトを有する不揮発性半導体メモリを実現できる。
【０１７０】
(6)   レイアウトの第３例  
第３例は、第１例の変形例である。
【０１７１】
第３例が第１例と大きく異なる点は、複数のワード線が閉ループ形状を構成していない点にある。このため、複数のワード線、特に、セレクトゲート線ＳＧ１に最も近いワード線について、その折り曲げられた箇所から先端までの長さは、図１のレイアウトに比べて長くなっている。
【０１７２】
図５０は、ワード線のレイアウトの第３例を示している。  
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）は、互いに隣接するメモリセルアレイのブロックを表している。
【０１７３】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）内には、それぞれ、複数のワード線ＷＬと、これらを挟み込む２つのセレクトゲート線ＳＧ１，ＳＧ２とが配置される。
【０１７４】
２つのセレクトゲート線ＳＧ１，ＳＧ２のうちの一つは、ソース線側セレクトゲートトランジスタのセレクトゲート線ＳＧＳであり、他の一つは、ビット線（ドレイン）側セレクトゲートトランジスタのセレクトゲート線ＳＧＤである（図８及び図９を参照）。
【０１７５】
メモリセルアレイ、即ち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）の両端には、ワード線・セレクトゲート線ドライバ２が配置される。
【０１７６】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）とワード線・セレクトゲート線ドライバ２との間には、コンタクトエリア１４が配置される。
【０１７７】
コンタクトエリア１４は、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）とワード線・セレクトゲート線ドライバ２とを接続するためのエリアである。
【０１７８】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の一端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ１側（ｙ方向、下向き）に折り曲げられる。
【０１７９】
また、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の他端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ１側（ｙ方向、上向き）に折り曲げられる。
【０１８０】
ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬの先端は、最大で、セレクトゲート線ＳＧ１が配置される側とは反対側（セレクトゲート線ＳＧ２が配置される側）のブロックＢＬＯＣＫ（ｉ＋１）の端部まで延ばすことができる。
【０１８１】
また、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬの先端は、最大で、セレクトゲート線ＳＧ１が配置される側とは反対側（セレクトゲート線ＳＧ２が配置される側）のブロックＢＬＯＣＫｉの端部まで延ばすことができる。
【０１８２】
同様に、ブロックＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）の一端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫ（ｉ＋３）内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ１側（ｙ方向、上向き）に折り曲げられる。
【０１８３】
また、ブロックＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）の他端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫ（ｉ＋２）内の複数のワード線ＷＬの端部は、セレクトゲート線ＳＧ１側（ｙ方向、下向き）に折り曲げられる。
【０１８４】
ブロックＢＬＯＣＫ（ｉ＋２）内の複数のワード線ＷＬの先端は、最大で、セレクトゲート線ＳＧ１が配置される側とは反対側（セレクトゲート線ＳＧ２が配置される側）のブロックＢＬＯＣＫ（ｉ＋３）の端部まで延ばすことができる。
【０１８５】
また、ブロックＢＬＯＣＫ（ｉ＋３）内の複数のワード線ＷＬの先端は、最大で、セレクトゲート線ＳＧ１が配置される側とは反対側（セレクトゲート線ＳＧ２が配置される側）のブロックＢＬＯＣＫ（ｉ＋２）の端部まで延ばすことができる。
【０１８６】
ここで、図１０（第１例）と図５０（第３例）とを比較すれば明らかなように、ＢＬＯＣＫｉ，ブロックＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋３），ＢＬＯＣＫ（ｉ＋４）内の複数のワード線ＷＬのうち、セレクトゲート線ＳＧ１に最も近いワード線の折り曲げられた箇所から先端までの長さは、第３例のほうが第１例よりも長いことが分かる。
【０１８７】
このため、第３例では、フリンジのｙ方向のサイズを大きくでき、コンタクトプラグの位置の自由度を向上できる。
【０１８８】
但し、複数のワード線ＷＬの先端の位置は、自由に設定できる。即ち、その先端の位置は、他のブロックの端部まで延びていなくてもよいし、全てのワード線ＷＬの先端の位置が同じでなくてもよい。
【０１８９】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）内のワード線ＷＬは、メモリセルアレイ以外のエリアで互いに分断され、それぞれの独立性が確保される。
【０１９０】
図５１は、図５０のコンタクトエリア１４内のワード線のレイアウトの詳細を示している。
【０１９１】
コンタクトエリア１４内では、フリンジＦ及びコンタクトプラグ（コンタクトホール）ＣＰの位置、サイズ、さらには、互いのピッチが重要となる。
【０１９２】
第３例によれば、フリンジＦ及びコンタクトプラグＣＰは、コンタクトエリア１４内において、二次元（ｘ方向及びｙ方向）で、その位置、サイズ、さらには、互いのピッチを自由に調整できる。
【０１９３】
即ち、フリンジＦ及びコンタクトプラグＣＰのｘ方向の位置、サイズ及びピッチは、ワード線ＷＬの折り曲げ箇所の位置で調節でき、フリンジＦ及びコンタクトプラグＣＰのｙ方向の位置、サイズ及びピッチは、ワード線ＷＬの折り曲げ箇所からその先端までの範囲内で調節できる。
【０１９４】
ここで、本例では、複数のワード線ＷＬの先端の全てが、セレクトゲート線ＳＧ２側のブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の端部まで延びている。
【０１９５】
また、コンタクトプラグＣＰは、セレクトゲート線ＳＧ２側のブロックＢＬＯＣＫｉの端部からセレクトゲート線ＳＧ２側のブロックＢＬＯＣＫ（ｉ＋１）の端部までの範囲内で、斜めにレイアウトされている。
【０１９６】
この場合、コンタクトプラグＣＰの位置を、２つのブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の端から端までの範囲で自由に設定できる。
【０１９７】
また、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬのうち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１からｉ（ｉは奇数）番目のワード線ＷＬ及びｉ＋１番目のワード線ＷＬに接続されるフリンジＦは、それぞれ、i番目のワード線ＷＬとｉ＋１番目のワード線ＷＬとの間に配置される。
【０１９８】
さらに、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１からｉ番目のワード線ＷＬのフリンジＦとｉ＋１番目のワード線ＷＬのフリンジＦは、縦方向（ｙ方向）のスリットにより互いに分断される。
【０１９９】
このようなレイアウトによれば、ワード線ＷＬに対するコンタクト抵抗の増大や、隣接するワード線ＷＬ同士の短絡などの問題を発生させることなく、リソグラフィの解像度の限界よりも微細なパターンを形成する微細加工技術を不揮発性半導体メモリのワード線の加工に適用することができる。
【０２００】
図５２乃至図５５は、図５１のレイアウトの変形例を示している。
【０２０１】
図５２の例では、図５１のレイアウトにおいて、複数のワード線ＷＬの折り曲げられた箇所に近いフリンジＦの角部を切り落とし、フリンジＦの一部をテーパ形状にしている。この場合、フリンジＦを形成するためのマスクプロセスにおいて、マスクの形状を単純な形状にすることができる。
【０２０２】
図５３の例では、複数のワード線ＷＬの先端の位置を、２本のワード線ＷＬごとに異ならせている。このレイアウトは、フリンジＦの形状を、コンタクトプラグＣＰのレイアウトに合わせたものである。
【０２０３】
尚、コンタクトエリア１４内の空いたスペース（フリンジＦが形成されていないスペース）には、ダミーパターンを配置してもよい。
【０２０４】
図５４の例では、図５３のレイアウトにおいて、複数のワード線ＷＬの折り曲げられた箇所に近いフリンジＦの角部を切り落とし、フリンジＦの一部をテーパ形状にしている。この場合、フリンジＦを形成するためのマスクプロセスにおいて、マスクの形状を単純な形状にすることができる。
【０２０５】
図５５の例では、複数のワード線ＷＬの端部にフリンジを設けない。フリンジを設けなければ、その分だけ、コンタクトエリア１４のｘ方向のサイズを小さくできるため、チップ面積の縮小に貢献できる。
【０２０６】
それでも、コンタクトプラグ（コンタクトホール）ＣＰの位置、サイズ、さらには、互いのピッチについては、コンタクトエリア１４内で自由に調整できるため、コンタクト抵抗の増大や、ワード線同士の短絡などの問題が発生することはなく、高信頼性及び高性能の不揮発性半導体メモリを実現できる。
【０２０７】
図５１乃至図５５の例では、それぞれ、コンタクトプラグＣＰを、ワード線ＷＬが変わる度に、一定ピッチだけｙ方向にずらして、斜めにレイアウトしているが、特に、これに限定されることはない。例えば、コンタクトプラグＣＰについては、ジグザク状にレイアウトしてもよい。
【０２０８】
(7)   ワード線レイアウトの第４例  
第４例は、第１例の変形例である。
【０２０９】
第４例が第１例と大きく異なる点は、第３例と同様に、複数のワード線が閉ループ形状を構成していない点にある。また、第４例では、第３例とは異なり、１つのブロック内の複数のワード線を２つのグループに分け、これら２つのグループでワード線を折り曲げる方向を異ならせている。
【０２１０】
このため、複数のワード線、特に、セレクトゲート線ＳＧ１に最も近いワード線について、その折り曲げられた箇所から先端までの長さは、図１０のレイアウトに比べて長くなると共に、コンタクトエリアのｘ方向のサイズは、図５０のレイアウトに比べて小さくなる。
【０２１１】
図５６は、ワード線のレイアウトの第４例を示している。  
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）は、互いに隣接するメモリセルアレイのブロックを表している。
【０２１２】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）内には、それぞれ、複数のワード線ＷＬと、これらを挟み込む２つのセレクトゲート線ＳＧ１，ＳＧ２とが配置される。
【０２１３】
２つのセレクトゲート線ＳＧ１，ＳＧ２のうちの一つは、ソース線側セレクトゲートトランジスタのセレクトゲート線ＳＧＳであり、他の一つは、ビット線（ドレイン）側セレクトゲートトランジスタのセレクトゲート線ＳＧＤである（図８及び図９を参照）。
【０２１４】
メモリセルアレイ、即ち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）の両端には、ワード線・セレクトゲート線ドライバ２が配置される。
【０２１５】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）とワード線・セレクトゲート線ドライバ２との間には、コンタクトエリア１４が配置される。
【０２１６】
ブロックＢＬＯＣＫｉの一端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ１側の半分のワード線）の端部は、セレクトゲート線ＳＧ１側（ｙ方向、下向き）に折り曲げられ、ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ２側の半分のワード線）の端部は、セレクトゲート線ＳＧ２側（ｙ方向、上向き）に折り曲げられる。
【０２１７】
そして、その折り曲げられた箇所からその先端までの間にフリンジが設けられ、そのフリンジにコンタクトプラグが接続される。
【０２１８】
ブロックＢＬＯＣＫｉ内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線の先端は、最大で、ブロックＢＬＯＣＫ（ｉ＋１）のｙ方向の中央部まで延ばすことができる。
【０２１９】
また、ブロックＢＬＯＣＫ（ｉ＋１）の他端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ１側の半分のワード線）の端部は、セレクトゲート線ＳＧ１側（ｙ方向、上向き）に折り曲げられ、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ２側の半分のワード線）の端部は、セレクトゲート線ＳＧ２側（ｙ方向、下向き）に折り曲げられる。
【０２２０】
そして、その折り曲げられた箇所からその先端までの間にフリンジが設けられ、そのフリンジにコンタクトプラグが接続される。
【０２２１】
ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線の先端は、最大で、ブロックＢＬＯＣＫｉのｙ方向の中央部まで延ばすことができる。また、ブロックＢＬＯＣＫ（ｉ＋１）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の少なくとも１つのワード線の先端は、最大で、ブロックＢＬＯＣＫ（ｉ＋２）のｙ方向の中央部まで延ばすことができる。
【０２２２】
同様に、ブロックＢＬＯＣＫ（ｉ＋２）の一端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫ（ｉ＋２）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ１側の半分のワード線）の端部は、セレクトゲート線ＳＧ１側（ｙ方向、下向き）に折り曲げられ、ブロックＢＬＯＣＫ（ｉ＋２）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ２側の半分のワード線）の端部は、セレクトゲート線ＳＧ２側（ｙ方向、上向き）に折り曲げられる。
【０２２３】
そして、その折り曲げられた箇所からその先端までの間にフリンジが設けられ、そのフリンジにコンタクトプラグが接続される。
【０２２４】
ブロックＢＬＯＣＫ（ｉ＋２）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線の先端は、最大で、ブロックＢＬＯＣＫ（ｉ＋３）のｙ方向の中央部まで延ばすことができる。また、ブロックＢＬＯＣＫ（ｉ＋２）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の少なくとも１つのワード線の先端は、最大で、ブロックＢＬＯＣＫ（ｉ＋１）のｙ方向の中央部まで延ばすことができる。
【０２２５】
また、ブロックＢＬＯＣＫ（ｉ＋３）の他端側のコンタクトエリア１４内において、ブロックＢＬＯＣＫ（ｉ＋３）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ１側の半分のワード線）の端部は、セレクトゲート線ＳＧ１側（ｙ方向、上向き）に折り曲げられ、ブロックＢＬＯＣＫ（ｉ＋３）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の少なくとも１つのワード線（例えば、セレクトゲート線ＳＧ２側の半分のワード線）の端部は、セレクトゲート線ＳＧ２側（ｙ方向、下向き）に折り曲げられる。
【０２２６】
そして、その折り曲げられた箇所からその先端までの間にフリンジが設けられ、そのフリンジにコンタクトプラグが接続される。
【０２２７】
ブロックＢＬＯＣＫ（ｉ＋３）内の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の少なくとも１つのワード線の先端は、最大で、ブロックＢＬＯＣＫ（ｉ＋２）のｙ方向の中央部まで延ばすことができる。
【０２２８】
ここで、図１０（第１例）と図５６（第４例）とを比較すれば明らかなように、ＢＬＯＣＫｉ，ブロックＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋３），ＢＬＯＣＫ（ｉ＋４）内の複数のワード線ＷＬのうち、セレクトゲート線ＳＧ１，ＳＧ２に最も近いワード線の折り曲げられた箇所から先端までの長さは、第４例のほうが第１例よりも長いことが分かる。
【０２２９】
このため、第４例では、第３例と同様に、フリンジのｙ方向のサイズを大きくでき、コンタクトプラグの位置の自由度を向上できる。
【０２３０】
但し、複数のワード線ＷＬの先端の位置は、自由に設定できる。即ち、その先端の位置は、他のブロックの中央部まで延びていなくてもよいし、全てのワード線ＷＬの先端の位置が同じでなくてもよい。
【０２３１】
また、１つのブロック内の複数のワード線を２つのグループに分ける方法についても限定されることはない。即ち、２つのグループ内のワード線の本数が異なっていてもよい。
【０２３２】
ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２），ＢＬＯＣＫ（ｉ＋３）内のワード線ＷＬは、メモリセルアレイ以外のエリアで互いに分断され、それぞれの独立性が確保される。
【０２３３】
図５７は、図５６のコンタクトエリア１４内のワード線のレイアウトの詳細を示している。
【０２３４】
第４例によれば、第３例と同様に、フリンジＦ及びコンタクトプラグＣＰは、コンタクトエリア１４内において、二次元（ｘ方向及びｙ方向）で、その位置、サイズ、さらには、互いのピッチを自由に調整できる。
【０２３５】
即ち、フリンジＦ及びコンタクトプラグＣＰのｘ方向の位置、サイズ及びピッチは、ワード線ＷＬの折り曲げ箇所の位置で調節でき、フリンジＦ及びコンタクトプラグＣＰのｙ方向の位置、サイズ及びピッチは、ワード線ＷＬの折り曲げ箇所からその先端までの範囲内で調節できる。
【０２３６】
ここで、本例では、例えば、ブロックＢＬＯＣＫ（ｉ＋１）の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の半分の先端の全ては、ブロックＢＬＯＣＫｉのｙ方向の中央部まで延びている。ブロックＢＬＯＣＫ（ｉ＋１）の複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の半分の先端の全ては、ブロックＢＬＯＣＫ（ｉ＋２）のｙ方向の中央部まで延びている。
【０２３７】
また、複数のワード線ＷＬのうちのセレクトゲート線ＳＧ１側の半分に対するコンタクトプラグＣＰは、ブロックＢＬＯＣＫｉの中央部からブロックＢＬＯＣＫ（ｉ＋１）の中央部までの範囲内で、斜めにレイアウトされている。複数のワード線ＷＬのうちのセレクトゲート線ＳＧ２側の半分に対するコンタクトプラグＣＰは、ブロックＢＬＯＣＫ（ｉ＋１）の中央部からブロックＢＬＯＣＫ（ｉ＋２）の中央部までの範囲内で、斜めにレイアウトされている。
【０２３８】
また、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬのうち、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１からｉ（ｉは奇数）番目のワード線ＷＬ及びｉ＋１番目のワード線ＷＬに接続されるフリンジＦは、それぞれ、i番目のワード線ＷＬとｉ＋１番目のワード線ＷＬとの間に配置される。
【０２３９】
さらに、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ１からｉ番目のワード線ＷＬのフリンジＦとｉ＋１番目のワード線ＷＬのフリンジＦは、縦方向（ｙ方向）のスリットにより互いに分断される。
【０２４０】
同様に、ブロックＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２）内のワード線ＷＬのうち、ブロックＢＬＯＣＫ（ｉ＋１），ＢＬＯＣＫ（ｉ＋２）の境界側に存在するセレクトゲート線ＳＧ２からｉ（ｉは奇数）番目のワード線ＷＬ及びｉ＋１番目のワード線ＷＬに接続されるフリンジＦは、それぞれ、i番目のワード線ＷＬとｉ＋１番目のワード線ＷＬとの間に配置される。
【０２４１】
さらに、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在するセレクトゲート線ＳＧ２からｉ番目のワード線ＷＬのフリンジＦとｉ＋１番目のワード線ＷＬのフリンジＦは、縦方向（ｙ方向）のスリットにより互いに分断される。
【０２４２】
このようなレイアウトによれば、ワード線ＷＬに対するコンタクト抵抗の増大や、隣接するワード線ＷＬ同士の短絡などの問題を発生させることなく、リソグラフィの解像度の限界よりも微細なパターンを形成する微細加工技術を不揮発性半導体メモリのワード線の加工に適用することができる。
【０２４３】
図５８乃至図６１は、図５７のレイアウトの変形例を示している。
【０２４４】
図５８の例では、図５７のレイアウトにおいて、複数のワード線ＷＬの折り曲げられた箇所に近いフリンジＦの角部を切り落とし、フリンジＦの一部をテーパ形状にしている。この場合、フリンジＦを形成するためのマスクプロセスにおいて、マスクの形状を単純な形状にすることができる。
【０２４５】
図５９の例では、複数のワード線ＷＬの先端の位置を、２本のワード線ＷＬごとに異ならせている。このレイアウトは、フリンジＦの形状を、コンタクトプラグＣＰのレイアウトに合わせたものである。
【０２４６】
尚、コンタクトエリア１４内の空いたスペース（フリンジＦが形成されていないスペース）には、ダミーパターンを配置してもよい。
【０２４７】
図６０の例では、図５９のレイアウトにおいて、複数のワード線ＷＬの折り曲げられた箇所に近いフリンジＦの角部を切り落とし、フリンジＦの一部をテーパ形状にしている。この場合、フリンジＦを形成するためのマスクプロセスにおいて、マスクの形状を単純な形状にすることができる。
【０２４８】
図６１の例では、複数のワード線ＷＬの端部にフリンジを設けない。フリンジを設けなければ、その分だけ、コンタクトエリア１４のｘ方向のサイズを小さくできるため、チップ面積の縮小に貢献できる。
【０２４９】
それでも、コンタクトプラグ（コンタクトホール）ＣＰの位置、サイズ、さらには、互いのピッチについては、コンタクトエリア１４内で自由に調整できるため、コンタクト抵抗の増大や、ワード線同士の短絡などの問題が発生することはなく、高信頼性及び高性能の不揮発性半導体メモリを実現できる。
【０２５０】
図５７乃至図６１の例では、それぞれ、コンタクトプラグＣＰを、ワード線ＷＬが変わる度に、一定ピッチだけｙ方向にずらして、斜めにレイアウトしているが、特に、これに限定されることはない。例えば、コンタクトプラグＣＰについては、ジグザク状にレイアウトしてもよい。
【０２５１】
(8)   製造方法の第２例  
本発明の例に係るワード線レイアウトを有する不揮発性半導体メモリの製造方法の第２例について説明する。
【０２５２】
まず、図６２乃至図６６に示すように、半導体基板３０内にＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３１を形成する。また、素子分離絶縁層３１により囲まれた素子領域上にゲート絶縁層３２を形成する。ゲート絶縁層３２は、例えば、酸化シリコン又はこれを含む積層構造とする。
【０２５３】
続けて、ゲート絶縁層３２上に、フローティングゲート電極材３３、ゲート間絶縁膜３４及びワード線（フローティングゲート電極）材３５を順次形成する。
【０２５４】
フローティングゲート電極材３３は、導電材料であれば何でもよいが、主に、導電性ポリシリコンが使用される。ゲート間絶縁膜３４は、例えば、ＯＮＯの三層構造とする。ワード線材３５も、導電材料であれば何でもよいが、主に、導電性ポリシリコンとシリサイドとの積層構造が使用される。
【０２５５】
メモリセルが形成されるメモリセルエリアＭＡでは、フローティングゲート電極材３３とワード線材３５との間の全体にゲート間絶縁膜３４が配置されるが、セレクトゲートトランジスタが形成されるセレクトゲートトランジスタエリアＳＡでは、フローティングゲート電極材３３とワード線材３５との間のゲート間絶縁膜３４の一部が除去される。
【０２５６】
この後、ワード線材３５上に、マスク材３６，３７を順次形成する。マスク材３６，３７は、異なる材料から構成される。
【０２５７】
そして、マスク材３７上にフォトレジスト３８を形成する。
【０２５８】
フォトレジスト３８は、フォトリソグラフィプロセスにより所定のパターンに加工される。例えば、セレクトゲートトランジスタエリアＳＡでは、ライン＆スペースのレジストパターンが形成され、メモリセルエリアＭＡでは、セレクトゲートトランジスタエリアＳＡのレジストパターンを取り囲むＬ（エル）形状のレジストパターンが形成される。
【０２５９】
ここで、Ｌ形状のフォトレジスト３８は、例えば、メモリセルアレイ１内で、ライン＆スペースのパターンで形成されると共に、コンタクトエリア１４内で、フリンジ又はコンタクトホールのレイアウトを考慮したサイズ（ｘ方向の幅）及びピッチで形成される。
【０２６０】
フォトレジスト３８のライン＆スペースのピッチは、例えば、１２０ｎｍ（ライン＝６０ｎｍ、スペース＝６０ｎｍ）に設定される。
【０２６１】
また、フォトレジスト３８の幅は、スリミング技術により、フォトリソグラフィの解像度の限界よりも小さくすることができる。図６２乃至図６４において、点線は、スリミング前のフォトレジスト３８のパターンを表し、実線は、スリミング後のフォトレジスト３８のパターンを表している。
【０２６２】
例えば、スリミング技術により、フォトレジスト３８の幅（ライン）を３０ｎｍにし、スペースを９０ｎｍにする。
【０２６３】
そして、フォトレジスト３８をマスクにして、ＲＩＥによりマスク材３７をエッチングした後、フォトレジスト３８を除去する。
【０２６４】
その結果、図６７乃至図７１に示すように、図６２乃至図６６のフォトレジスト３８のパターンがマスク材３７に転写される。
【０２６５】
次に、図７２乃至図７６に示すように、再び、マスク材３６，３７上にフォトレジスト３９を形成する。
【０２６６】
フォトレジスト３９は、フォトリソグラフィプロセスにより、セレクトゲートトランジスタエリアＳＡ上からコンタクトエリア１４上にかけて、ｘ方向に延びるスリット（開口）を有し、メモリセルエリアＭＡ上を完全に覆うパターンとなるように形成される。
【０２６７】
そして、フォトレジスト３９に覆われていない部分のマスク材３７のみを選択的に固化し、同一エッチング条件において、固化されたマスク材３７のエッチング選択比がフォトレジスト３９に覆われている部分の固化されていないマスク材３７のそれよりも十分に小さくなるようにする。
【０２６８】
ここでは、固化された部分を灰色で示している。  
この後、フォトレジスト３９を除去する。
【０２６９】
次に、図７７乃至図８１に示すように、マスク材（固化された部分も含む）３７をマスクにして、ＲＩＥによりマスク材３６をエッチングし、マスク材３６にマスク材３７のパターンを転写する。
【０２７０】
また、マスク材３６，３７上に、さらに、これらを完全に覆うマスク材４０を形成する。マスク材４０は、同一のエッチング条件において、固化されたマスク材３７のエッチング選択比と同じ又はそれと同程度のエッチング選択比を有するものとする。
【０２７１】
そして、マスク材４０をＲＩＥによりエッチングし、マスク材４０をマスク材３６，３７の側壁（サイドウォール）のみに残存させる。マスク材３６，３７の側壁におけるマスク材４０の横方向の幅は、例えば、３０ｎｍに設定される。
【０２７２】
この後、マスク材３６，３７を選択的にエッチングすると、図８２及び図８３に示すように、マスク材４０による微細マスクパターン（例えば、ライン＝３０ｎｍ、スペース＝３０ｎｍ）が形成される。
【０２７３】
ここで、マスク材３６，３７をエッチングする際に、固化されたマスク材３７は、マスク材４０と共にエッチングされずに残るため、セレクトゲートトランジスタエリアＳＡのマスク材３６，３７，４０の幅は、メモリセルエリアＭＡのマスク材４０の幅よりも広くなる。
【０２７４】
例えば、セレクトゲートトランジスタエリアＳＡのマスク材３６，３７，４０の幅は、９０ｎｍになる。
【０２７５】
また、コンタクトエリア１４内のフリンジを形成する部分にも、マスク材３６，３７，４０が残存する。
【０２７６】
ところで、マスク材３６，３７のエッチングについては、ドライエッチング（異方性エッチング）及びウェットエッチング（等方性エッチング）のうちの１つを使用する。
【０２７７】
ドライエッチングは、加工精度の向上に有利であるが、微細パターンであるマスク材（サイドウォール）４０にダメージを与える可能性がある。
【０２７８】
これに対し、ウェットエッチングは、マスク材（サイドウォール）４０にダメージを与えることがない。
【０２７９】
ウェットエッチングによる加工精度が問題となるのは、コンタクトエリア１４内のフリンジを形成する部分である。
【０２８０】
例えば、図７７に示すように、マスク材３６，３７をウェットエッチングによりエッチングする場合には、コンタクトエリア１４のフリンジを形成する部分（固化されたマスク材３７の直下のマスク材３６）が、剥き出しになった側面からエッチングされるため、フリンジを形成する部分が小さくなる（矢印）、という可能性がある。
【０２８１】
しかし、本発明のワード線レイアウトの第３例及び第４例によれば、フリンジを形成する部分を予め十分に広く確保している。
【０２８２】
従って、ウェットエッチングを採用しても、その加工精度に起因して問題が発生することがない。
【０２８３】
次に、マスク材３６，３７，４０をマスクにして、ＲＩＥによりワード線材３５、ゲート間絶縁膜３４、フローティングゲート電極材３３、及び、ゲート絶縁層３２を、順次、エッチングする。
【０２８４】
その結果、図８４乃至図８８に示すように、メモリセルエリアＭＡでは、フォトリソグラフィの解像度の限界（最小加工寸法）よりも微細なパターン（例えば、ライン＝３０ｎｍ、スペース＝３０ｎｍ）のワード線ＷＬが形成されると共に、セレクトゲートトランジスタエリアＳＡでは、広い幅（チャネル長）、例えば、幅が９０ｎｍのセレクトゲート線（セレクトゲート電極）ＳＧが形成される。
【０２８５】
また、コンタクトエリア１４では、フリンジを形成するためのワード線材３５のパターンが、セレクトゲート線ＳＧの先端部に形成される。
【０２８６】
最後に、図８９乃至図９３に示すように、フォトリソグラフィ及びＲＩＥを利用して、ブロックＢＬＯＣＫｉ、ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬ同士を分離し、ワード線ＷＬの独立性を確保する。
【０２８７】
分離方法としては、図８９に示すように、縦方向（ｙ方向）のスリットを用いて、ワード線ＷＬの一部及びフリンジＦの一部を除去する。
【０２８８】
この後、半導体基板３０上に、メモリセルＭＣ及びセレクトゲートトランジスタＳＴを覆う層間絶縁層４１を形成する。また、層間絶縁層４１にフリンジＦに到達するコンタクトホールを形成する。
【０２８９】
そして、コンタクトホール内にコンタクトプラグＣＰを満たすと共に、層間絶縁層４１上にメタル層４２を形成する。メタル層４２は、ワード線ＷＬをワード線ドライバに接続する。
【０２９０】
尚、コンタクトプラグＣＰは、メタル層４２と別々に形成してもよいし、また、同時に形成してもよい。これらは、メタルのスパッタとＲＩＥにより形成してもよいし、また、ダマシン法又はデュアルダマシン法により形成してもよい。
【０２９１】
以上のプロセスでは、結果として、図５３のワード線レイアウトを有する不揮発性半導体メモリが形成されるが、フォトレジスト３８，３９のパターン又はワード線ＷＬを分離するときのレジストパターンを変更することで、その他のレイアウトも実現できる。
【０２９２】
また、本例では、レジストの固化プロセスを利用したが、固化プロセスを利用しなくても、本発明の例に係るレイアウトを実現できる。
【０２９３】
例えば、固化プロセスに代えて、ＰＥＰを１回追加することにより、例えば、フリンジの位置や、サイズなどを調整できる。この場合、エッチングされたくない部分をフォトレジストで覆い、この状態で、図７７乃至図８１のマスク材３６，３７をエッチングすればよい。
【０２９４】
以上の製造方法により、本発明の例に係るレイアウトを有する不揮発性半導体メモリを実現できる。
【０２９５】
(9)   その他  
本発明の例は、微細加工技術の開発によるワード線ピッチの縮小に鑑みてなされたものであるが、その微細加工技術としては、側壁をマスクとして用いる側壁加工技術に限定されるものではない。
【０２９６】
本発明の例は、ＮＡＮＤセル型フラッシュメモリに有効であるが、それ以外にも、セレクトゲートトランジスタとメモリセルとからなるセルユニットを有する不揮発性半導体メモリ全般に適用可能である。
【０２９７】
３．  まとめ  
本発明の例によれば、狭ピッチのワード線に対応し、かつ、その端部に十分な大きさのフリンジを形成するためのコンタクトエリアを確保したワード線レイアウトを実現できる。
【０２９８】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２９９】
【図１】本発明の例に係るワード線レイアウトの概要を示す図。
【図２】本発明の例に係るワード線レイアウトの概要を示す図。
【図３】本発明の例に係るワード線レイアウトの概要を示す図。
【図４】本発明の例に係るワード線レイアウトの概要を示す図。
【図５】ＮＡＮＤセル型フラッシュメモリを示す図。
【図６】メモリセルアレイ近傍のレイアウトを示す図。
【図７】メモリセルアレイ近傍のレイアウトを示す図。
【図８】１ブロック内のセルユニットを示す図。
【図９】メモリセルアレイの断面構造を示す図。
【図１０】ワード線レイアウトの第１例を示す図。
【図１１】コンタクトエリアの詳細を示す図。
【図１２】コンタクトエリアの詳細を示す図。
【図１３】コンタクトエリアの詳細を示す図。
【図１４】ワード線レイアウトの第２例を示す図。
【図１５】コンタクトエリアの詳細を示す図。
【図１６】コンタクトエリアの詳細を示す図。
【図１７】コンタクトエリアの詳細を示す図。
【図１８】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】図１８のＸＸ−ＸＸ線に沿う断面図。
【図２１】図１８のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】図１８のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】図２３のＸＸＶ−ＸＸＶ線に沿う断面図。
【図２６】図２３のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。
【図２７】図２３のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図。
【図２８】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図２９】図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。
【図３０】図２８のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】図２８のＸＸＸＩ−ＸＸＸＩ線に沿う断面図。
【図３２】図２８のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。
【図３３】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。
【図３５】図３３のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。
【図３６】図３３のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図。
【図３７】図３３のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図。
【図３８】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。
【図３９】図３３のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。
【図４０】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図４１】図４０のＸＬＩ−ＸＬＩ線に沿う断面図。
【図４２】図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。
【図４３】図４０のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図。
【図４４】図４０のＸＬＩＶ−ＸＬＩＶ線に沿う断面図。
【図４５】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図４６】図４５のＸＬＶＩ−ＸＬＶＩ線に沿う断面図。
【図４７】図４５のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図。
【図４８】図４５のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図。
【図４９】図４５のＸＬＩＸ−ＸＬＩＸ線に沿う断面図。
【図５０】ワード線レイアウトの第３例を示す図。
【図５１】コンタクトエリアの詳細を示す図。
【図５２】コンタクトエリアの詳細を示す図。
【図５３】コンタクトエリアの詳細を示す図。
【図５４】コンタクトエリアの詳細を示す図。
【図５５】コンタクトエリアの詳細を示す図。
【図５６】ワード線レイアウトの第４例を示す図。
【図５７】コンタクトエリアの詳細を示す図。
【図５８】コンタクトエリアの詳細を示す図。
【図５９】コンタクトエリアの詳細を示す図。
【図６０】コンタクトエリアの詳細を示す図。
【図６１】コンタクトエリアの詳細を示す図。
【図６２】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図６３】図６２のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図。
【図６４】図６２のＬＸＩＶ−ＬＸＩＶ線に沿う断面図。
【図６５】図６２のＬＸＶ−ＬＸＶ線に沿う断面図。
【図６６】図６２のＬＸＶＩ−ＬＸＶＩ線に沿う断面図。
【図６７】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図６８】図６７のＬＸＶＩＩＩ−ＬＸＶＩＩＩ線に沿う断面図。
【図６９】図６７のＬＸＩＸ−ＬＸＩＸ線に沿う断面図。
【図７０】図６７のＬＸＸ−ＬＸＸ線に沿う断面図。
【図７１】図６７のＬＸＸＩ−ＬＸＸＩ線に沿う断面図。
【図７２】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図７３】図７２のＬＸＸＩＩＩ−ＬＸＸＩＩＩ線に沿う断面図。
【図７４】図７２のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図。
【図７５】図７２のＬＸＸＶ−ＬＸＸＶ線に沿う断面図。
【図７６】図７２のＬＸＸＶＩ−ＬＸＸＶＩ線に沿う断面図。
【図７７】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図７８】図７７のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図。
【図７９】図７７のＬＸＸＩＸ−ＬＸＸＩＸ線に沿う断面図。
【図８０】図７７のＬＸＸＸ−ＬＸＸＸ線に沿う断面図。
【図８１】図７７のＬＸＸＸＩ−ＬＸＸＸＩ線に沿う断面図。
【図８２】図７７のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図。
【図８３】図７７のＬＸＸＩＸ−ＬＸＸＩＸ線に沿う断面図。
【図８４】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図８５】図８４のＬＸＸＸＶ−ＬＸＸＸＶ線に沿う断面図。
【図８６】図８４のＬＸＸＸＶＩ−ＬＸＸＸＶＩ線に沿う断面図。
【図８７】図８４のＬＸＸＸＶＩＩ−ＬＸＸＸＶＩＩ線に沿う断面図。
【図８８】図８４のＬＸＸＸＶＩＩＩ−ＬＸＸＸＶＩＩＩ線に沿う断面図。
【図８９】不揮発性半導体メモリの製造方法の一工程を示す平面図。
【図９０】図８９のＸＣ−ＸＣ線に沿う断面図。
【図９１】図８９のＸＣＩ−ＸＣＩ線に沿う断面図。
【図９２】図８９のＸＣＩＩ−ＸＣＩＩ線に沿う断面図。
【図９３】図８９のＸＣＩＩＩ−ＸＣＩＩＩ線に沿う断面図。
【符号の説明】
【０３００】
１：  メモリセルアレイ、  ２：  ワード線・セレクトゲート線ドライバ、  ３：  ウェル・ソース線電位制御回路、  ４：  データ回路、  ５：  カラムデコーダ、  ６：  センスアンプ、  ７：  データ入出力バッファ、  ８：  アドレスバッファ、  ９：  電位生成回路、  １０：  書き込み制御回路、  １１：  一括検知回路、  １２：  コマンドインターフェイス回路、  １３：  ステートマシーン、  １４：  コンタクトエリア、  ２１−１：  ｐ型半導体基板、  ２１−２：  ｎ型ウェル領域、  ２１−３：  ｎ型ウェル領域、  ２２：  ドレイン拡散層、  ２３：  ソース拡散層、  ２４：  ｎ型拡散層、  ２５：  ｐ型拡散層、  ２６：  電位設定線、  ３０：  半導体基板、  ３１：  素子分離絶縁層、  ３２：  ゲート絶縁層、  ３３：  フローティングゲート電極材、  ３４：  ゲート間絶縁膜、  ３５：  ワード線材、  ３６，３７，４０：  マスク材、  ３８，３９：  フォトレジスト、  ４１：  層間絶縁層、  ４２：  メタル層、  ＷＬ：  ワード線、  ＳＧ：  セレクトゲート線、  Ｆ：  フリンジ、  ＣＰ：  コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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