(57)【要約】【課題】  製造プロセスの複雑化や製造コストの増大を招くことなく、デュアルメタルゲートＣＭＯＳ構造を実現する。【解決手段】  基板上にｎ，ｐチャネルの各ＭＩＳトランジスタ１００，２００を有する半導体装置であって、ｎＭＩＳトランジスタ１００は、基板１０上に形成されたｐ型半導体領域１０１と、ｐ型半導体領域１０１上にゲート絶縁膜１０４を介して形成され、１モノレイヤー以上３ｎｍ以下の下層ゲート電極１１１と、下層ゲート電極１１１上に形成され、平均的な電気陰性度が下層ゲート電極１１１のそれより０．１以上小さい上層ゲート電極１１２とを含み、ｐＭＩＳトランジスタ２００は、基板１０上に形成されたｎ型半導体領域２０１と、ｎ型半導体領域２０１上にゲート絶縁膜２０４を介して形成され、上層ゲート電極１１１と同一金属材料からなるゲート電極２１０とを含んで形成されている。【選択図】      図６
2008147239.tif 000002
【特許請求の範囲】
【請求項１】
基板上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された半導体装置であって、
前記ｎチャネルＭＩＳトランジスタは、前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、膜厚が１モノレイヤー以上３ｎｍ以下である第１下層ゲート電極と、前記第１下層ゲート電極上に形成され、平均的な電気陰性度が第１下層ゲート電極の平均的な電気陰性度よりも０．１以上小さく、金属材料で形成された第１上層ゲート電極とを含んで形成され、
前記ｐチャネルＭＩＳトランジスタは、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、前記金属材料で形成された第２ゲート電極とを含んで形成されていることを特徴とする半導体装置。
【請求項２】
前記第２ゲート電極の実効仕事関数Φeff(1) は４．７ｅＶ以上であり、前記第１下層ゲート電極と前記第１上層ゲート電極との平均的な電気陰性度の差Δχ(1) は、
Φeff(1)−０．４×Δχ(1)／０．１≦４．３
を満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属材料はＴａ−Ｃ合金であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１下層ゲート電極はＴａ−Ｃ合金で形成され、前記第１下層ゲート電極のＣの原子密度は、前記第１上層ゲート電極のＣの原子密度より１０ at.％以上高いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２ゲート電極は、該ゲート電極の膜厚方向に対するＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が８０％以上であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
基板上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された半導体装置であって、
前記ｎチャネルＭＩＳトランジスタは、前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、金属材料で形成された第１ゲート電極とを含んで形成され、
前記ｐチャネルＭＩＳトランジスタは、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、膜厚が１モノレイヤー以上３ｎｍ以下である第２下層ゲート電極と、前記第２下層ゲート電極上に形成され、平均的な電気陰性度が第２下層ゲート電極の平均的な電気陰性度よりも０．１以上大きく、前記金属材料で形成された第２上層ゲート電極とを含んで形成されていることを特徴とする半導体装置。
【請求項７】
前記第１ゲート電極の実効仕事関数Φeff(2) は４．３ｅＶ以下であり、前記第２下層ゲート電極と前記第２上層ゲート電極との平均的な電気陰性度の差Δχ(2) の絶対値は、
Φeff(2)＋０．４×Δχ(2)／０．１≧４．７
を満たすことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２上層ゲート電極はＴａ−Ｃ合金で形成されていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第２下層ゲート電極はＴａ−Ｃ合金で形成され、前記第２下層ゲート電極のＣの原子密度は、前記第２上層ゲート電極のＣの原子密度より１０ at.％以上低いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１ゲート電極は、該ゲート電極の膜厚方向に対するＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が６０％以下であることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
基板と、
前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、膜厚が１モノレイヤー以上３ｎｍ以下である第１下層ゲート電極と、前記第１下層ゲート電極上に形成され、平均的な電気陰性度が第１下層ゲート電極の平均的な電気陰性度よりも小さく、金属材料で形成された第１上層ゲート電極とを含んで形成されたｎチャネルＭＩＳトランジスタと、
前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、膜厚が１モノレイヤー以上３ｎｍ以下である第２下層ゲート電極と、前記第２下層ゲート電極上に形成され、平均的な電気陰性度が第２下層ゲート電極の平均的な電気陰性度よりも大きく、前記金属材料で形成された第２上層ゲート電極とを含んで形成されたｐチャネルＭＩＳトランジスタと、
を具備し、
前記第１下層ゲート電極と前記第１上層ゲート電極との平均的な電気陰性度の差の絶対値Δχ(1) と、前記第２下層ゲート電極と前記第２上層ゲート電極との平均的な電気陰性度の差の絶対値Δχ(2) と、の和が０．１以上であることを特徴とする半導体装置。
【請求項１２】
前記第１上層ゲート電極と同一の金属材料で単層のゲート電極を形成した場合の該ゲート電極の実効仕事関数Φeff(1)、前記第２上層ゲート電極と同一の金属材料で単層のゲート電極を形成した場合の該ゲート電極の実効仕事関数Φeff(2)、前記Δχ(1) 及び前記Δχ(2) が、
Φeff(1)−０．４×Δχ(1)／０．１≦４．３
Φeff(2)＋０．４×Δχ(2)／０．１≧４．７
を満たすことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１上層ゲート電極及び前記第２上層ゲート電極は、同じ組成のＴａ−Ｃ合金で形成されていることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記第１下層ゲート電極と前記第２下層ゲート電極はＴａ−Ｃ合金で形成され、前記第１下層ゲート電極のＣの原子密度は前記第１上層ゲート電極のＣの原子密度より高く、前記第２下層ゲート電極のＣの原子密度は前記第１上層ゲート電極のＣの原子密度より低く、前記第１下層ゲート電極のＣの原子密度は前記第２下層ゲート電極のＣの原子密度より１０ at.％以上高いことを特徴とする請求項１１乃至１３の何れかに記載の半導体装置。
【請求項１５】
前記第１下層ゲート電極は、Ｔａ−Ｃ合金にＮ，Ｏ，Ｆ，Ｐ，Ｓ，Ｃｌ，Ａｓ，Ｓｅ，Ｂｒ，Ｉのうちの少なくとも１つが添加された金属材料で形成されていることを特徴とする請求項３，４，１３，１４の何れかに記載の半導体装置。
【請求項１６】
前記第２下層ゲート電極は、Ｔａ−Ｃ合金にＳｃ，Ｙ，Ｌａ，Ｚｒ，Ｈｆのうちの少なくとも１つが添加された金属材料で形成されていることを特徴とする請求項８，９，１３，１４の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上に金属ゲートを有するｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを形成した半導体装置に関する。
【背景技術】
【０００２】
近年、同一基板上にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタを形成したＣＭＯＳデバイスにおいて、ゲート電極材料として金属を用いるメタルゲート技術が注目を集めている。金属は、原子密度と同程度の高い電荷密度を持つため、金属をゲート電極として用いた場合、ゲート電極の空乏化を無視することができる。
【０００３】
メタルゲート電極を用いたＣＭＯＳデバイスにおいて低い閾値電圧を実現するためには、いわゆるデュアルメタルゲートＣＭＯＳ構造を成す必要がある。デュアルメタルゲートＣＭＯＳ構造を成すためには、ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタの各ゲート電極は、それぞれＳｉの伝導帯端及び価電子帯端に近い実効仕事関数を示す必要があり、ｐチャネルＭＩＳトランジスタのゲート電極の実効仕事関数がｎチャネルＭＩＳトランジスタの実効仕事関数より０．４ｅＶ以上高いことが求められる。現在のところ、これを実現する方法としては、ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタの各ゲート電極を全く異なる金属材料で構成するものが一般的である（例えば、特許文献１及び非特許文献１参照）。
【０００４】
しかしながら、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタでゲート電極に異なる金属材料を用いた場合、ゲート電極の形成及び加工共に、ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタで別々に行う必要がある。このため、製造プロセスが複雑化し、製造コストが増大するという問題が生じてしまう。ちなみに特許文献１の方法では、ｐＭＩＳトランジスタ及びｎＭＩＳトランジスタのゲート電極材料としてモリブデンを用いながら、一方に炭素を導入することにより、各々のゲート電極の仕事関数を異ならせている。この場合、一方のゲート電極部分をマスクするためのマスクの形成、炭素の導入、炭化のための熱処理、マスクの除去等の工程が必要となり、製造プロセスが複雑になる。
【０００５】
メタルゲート技術導入実現のためには、製造プロセスがなるべく煩雑化しないような、デュアルメタルゲートＣＭＯＳ構造を見出す必要がある。
【特許文献１】特開２００４−２０７４８１号公報
【非特許文献１】米国特許 US7,030,430
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来、ＣＭＯＳデバイスの性能向上のためにはデュアルメタルゲート技術の導入が必須であるが、その実現にはｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタでゲート電極として異なる金属材料を用いる必要があり、これが製造プロセスの複雑化や製造コストの増大を招く要因となっていた。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタでゲート電極として実質的に同じ金属材料を用いることができ、製造プロセスの複雑化や製造コストの増大を招くことなく、デュアルメタルゲートＣＭＯＳ構造を実現することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち、本発明の一態様は、基板上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された半導体装置であって、前記ｎチャネルＭＩＳトランジスタは、前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、膜厚が１モノレイヤー以上３ｎｍ以下である第１下層ゲート電極と、前記第１下層ゲート電極上に形成され、平均的な電気陰性度が第１下層ゲート電極の平均的な電気陰性度よりも０．１以上小さく、金属材料で形成された第１上層ゲート電極とを含んで形成され、前記ｐチャネルＭＩＳトランジスタは、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、前記金属材料で形成された第２ゲート電極とを含んで形成されていることを特徴とする。
【００１０】
また、本発明の別の一態様は、基板上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された半導体装置であって、前記ｎチャネルＭＩＳトランジスタは、前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成され、金属材料で形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１ゲート電極とを含んで形成され、前記ｐチャネルＭＩＳトランジスタは、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、膜厚が１モノレイヤー以上３ｎｍ以下である第２下層ゲート電極と、前記第２下層ゲート電極上に形成され、平均的な電気陰性度が第２下層ゲート電極の平均的な電気陰性度よりも０．１以上大きく、前記金属材料で形成された第２上層ゲート電極とを含んで形成されていることを特徴とする。
【００１１】
また、本発明の更に別の一態様は、基板上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された半導体装置であって、前記基板上に形成されたｐ型半導体領域と、前記ｐ型半導体領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、膜厚が１モノレイヤー以上３ｎｍ以下である第１下層ゲート電極と、前記第１下層ゲート電極上に形成され、平均的な電気陰性度が第１下層ゲート電極の平均的な電気陰性度よりも小さく、金属材料で形成された第１上層ゲート電極とを含んで形成されたｎチャネルＭＩＳトランジスタと、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、膜厚が１モノレイヤー以上３ｎｍ以下である第２下層ゲート電極と、前記第２下層ゲート電極上に形成され、平均的な電気陰性度が第２下層ゲート電極の平均的な電気陰性度よりも大きく、前記金属材料で形成された第２上層ゲート電極とを含んで形成されたｐチャネルＭＩＳトランジスタと、を具備し、前記第１下層ゲート電極と前記第１上層ゲート電極との平均的な電気陰性度の差の絶対値Δχ(1) と、前記第２下層ゲート電極と前記第２上層ゲート電極との平均的な電気陰性度の差の絶対値Δχ(2) と、の和が０．１以上であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタでゲート電極に実質的に同じ金属材料を用いながら、ｐチャネルＭＩＳトランジスタのゲート電極の実効仕事関数をｎチャネルＭＩＳトランジスタの実効仕事関数よりも十分大きくすることができる。従って、ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタの各ゲート電極を一括で加工することができ、製造プロセスの複雑化及び製造コストの低減をはかることができる。
【発明を実施するための最良の形態】
【００１３】
（発明の概要及び原理）
発明の実施形態について説明する前に、まず、本発明の原理について説明する。
【００１４】
ゲート電極の実効仕事関数Φeff は、式（１）のように表される。
【００１５】
Φeff ＝Φbulk＋Φinterface            …（１）
Φbulkは、ゲート電極のバルク部分の性質によって決定され、Φinterfaceはゲート電極／ゲート絶縁膜界面における電荷分布によって決定される項である。ここに、ゲート絶縁膜表面上に形成された下層と下層表面上に形成された上層からなる二層構造を含む積層構造のゲート電極があるとする。このとき、図１に示すように、下層の膜厚が、１モノレイヤー以上、３ｎｍ以下である場合、Φbulkは主に上層の性質によって決定される一方で、Φinterfaceは下層の性質によって決定される。
【００１６】
Φinterfaceは、ゲート電極側の原子とゲート絶縁膜側の原子とが互いに結合した場合に形成するダイポールの大きさに依存する。ここで、ゲート電極が、Ｔａ−Ｃ合金、ゲート絶縁膜が酸化物からなる場合を考える。
【００１７】
図２は、ゲート電極側のＴａとゲート絶縁膜側のＯが互いに結合した場合のエネルギーバンド図を示したものである。ＴａとＯの電気陰性度χは、それぞれ１．５と３．５であるため、ＴａとＯが結合すると、電子はより電気陰性度χの高いＯ、即ちゲート絶縁膜側に偏る。そのとき、図２に示すように、Φinterfaceが上昇してΦeff が増加する。
【００１８】
一方、ゲート電極側のＣとゲート絶縁膜側のＯが結合した場合を考える。このとき、Ｃの電気陰性度χは２．５であり、Ｔａに比べると、電子を引き付ける力が強い。そのため、Ｔａ−Ｏ結合が形成した場合に比べると、電子の絶縁膜側への偏りは小さく、その分Φinterfaceも小さくなる。
【００１９】
以上のことを、より一般的に記述すると、ゲート絶縁膜が同一である場合、ゲート電極のゲート絶縁膜側に電気陰性度χの小さな原子が多い（即ちゲート電極のゲート絶縁膜側の平均的なχが小さい）ほどΦinterfaceは大きく、ゲート電極側のゲート絶縁膜に電気陰性度χの大きな原子が多い（即ちゲート電極の平均的なχが大きい）ほどΦinterfaceは小さいということになる。本明細書において、平均的なχとは、金属材料を構成する元素の電気陰性度の幾何平均のことを示す。例えば、ＴａxＣy の平均的なχは、
【数１】
2008147239.tif 000003
【００２０】
と表される。χＴａ及びχＣは、それぞれＴａ及びＣの電気陰性度のことである。
【００２１】
以上の理由により、図３（ａ）（ｂ）に示すように、ゲート電極下層（Ｂ）の平均的なχが、ゲート電極上層（Ａ）のχよりも大きい場合には、Ａ／Ｂの積層構造からなるゲート電極のΦinterfaceは、Ａ単層からなるゲート電極のΦinterfaceよりも小さい。逆に、ゲート電極下層（Ｂ）の平均的なχが、ゲート電極上層（Ａ）の平均的なχよりも小さい場合には、図４（ａ）（ｂ）に示すように、Ａ／Ｂの積層構造からなるゲート電極のΦinterfaceは、Ａ単層からなるゲート電極のΦinterfaceよりも大きい。
【００２２】
ところで、一般にχが高いほどΦbulkは大きくなる。そのため、ゲート電極下層（Ｂ）がΦbulkにも影響する場合には、Φbulkが受ける影響とΦinterfaceが受ける影響が相殺してしまう。よって、ゲート電極下層（Ｂ）はΦinterfaceとしてのみ機能せねばならない。これは、上述したように、ゲート電極下層（Ｂ）の厚さが、１モノレイヤー以上３ｎｍ以下であれば実現され、そのとき、Φinterfaceの差がそのままΦeff に反映されることになる。
【００２３】
本発明者らは、ゲート電極を積層構造にすることで、どれほどのΦeff 差が生じるのか検討した。その結果、ゲート電極上層（Ａ）の平均的なχとゲート電極下層（Ｂ）の平均的なχとの差の絶対値Δχが０．１以上であれば、Ａ単層からなるＭＩＳトランジスタとＡ／Ｂ積層からなるＭＩＳトランジスタのΦeff 差（Δφeff）が、デュアルメタルゲートＣＭＯＳ構造の実現のために必要とされる０．４ｅＶ以上になることを見出した。さらに、Δφeff とΔχとは、
ΔΦeff ＝ 0.4×Δχ／0.1        …（３）
の関係にあることを見出した。
【００２４】
図５は、ＴａＣｘ／ＴａＣｙ（ｙ＞ｘ）の積層構造からなるゲート電極と、ＴａＣｘ単層からなるゲート電極の実効仕事関数の実測値を示すものである。なお、ここではゲート絶縁膜としてＳｉＯ2 を用いている。
【００２５】
ゲート電極がＴａＣｘ単層の場合（Ｍ１）は、実効仕事関数は４．７ｅＶ程度であるのに対し、ゲート電極がＴａＣｘ／ＴａＣｙ（ｙ＞ｘ）の場合（Ｍ２）には、４．２ｅＶ程度の実効仕事関数を示す。ゲート電極Ｍ１及びＭ２のＣの原子濃度を物理分析により調べたところ、ゲート絶縁膜／ゲート電極界面から３ｎｍ以上深い領域のＣ原子濃度は互いに同じであったが、ゲート電極のゲート絶縁膜極近傍の領域のＣ原子濃度は、Ｍ１では５２ at.％、Ｍ２では６３ at.％であった。これを平均的なχに直すと、Ｍ１では１．９６、Ｍ２では２．０７で、両者には０．１以上のχ差があり、前述した０．４ｅＶ以上のΦeff 差を得るための条件を満たしている。この事実は、上述した原理の妥当性を示していると云える。
【００２６】
以下、図面を参照して本発明の実施形態について説明する。なお、各実施形態を通して共通の構成には同一の符号を付し、重複する説明は省略する。
【００２７】
（第１の実施形態）
図６は、本発明の第１の実施形態に係わるデュアルメタルゲートＣＭＯＳ構造の半導体装置の概略構造を示す断面図である。
【００２８】
半導体基板としてのＳｉ基板１０の表面領域には、ｐ型半導体領域１０１とｎ型半導体領域２０１が設けられ、それぞれの領域１０１，２０１にｎチャネルＭＩＳトランジスタ１００、ｐチャネルＭＩＳトランジスタ２００が形成されている。ｐ型半導体領域１０１及びｎ型半導体領域２０１は、いわゆるウエルとして形成され、各々の領域１０１，２０１の境界部にはこれらを分離するための素子分離領域１１が形成されている。
【００２９】
ｐ型半導体領域１０１の表面上には第１のゲート絶縁膜１０４が形成されており、このゲート絶縁膜１０４上には、積層構造を成す第１のゲート電極１１０が形成されている。このゲート電極１１０の下層（第１下層ゲート電極）１１１は、厚さが１モノレイヤー以上３ｎｍ以下のＴａ−Ｃ合金からなり、上層（第１上層ゲート電極）１１２はＴａ−Ｃ合金からなる。但し、下層ゲート電極１１１の平均的な電気陰性度χは、上層ゲート電極１１２の平均的なχよりも０．１以上大きい。これは、下層ゲート電極１１１のＣ原子濃度が上層ゲート電極１１２のＣ原子濃度より１０ at.％以上高いことと同義である。
【００３０】
ｎ型半導体領域２０１の表面上には第２のゲート絶縁膜２０４が形成されており、このゲート絶縁膜２０４の表面上にはＴａ−Ｃ合金からなるゲート電極（第２ゲート電極）２１０が形成されている。このゲート電極２１０は、第１上層ゲート電極２１２と同じ材料であり、上層ゲート電極２１２と同時に形成されている。
【００３１】
ゲート電極２１０及び上層ゲート電極１１２の上には、さらにＷやＴｉＮといった高融点金属等が形成されていてもよい。なお、図６のその他の構成である素子分離領域１１、ソース／ドレイン領域１０２，２０２、エクステンション領域１０３，２０３、ゲート側壁絶縁膜１２０，２２０は、通常の半導体プロセスより形成可能である。また、ゲート絶縁膜１０４，２０４は同じ材料であり、同時に形成されている。さらに、側壁絶縁膜１２０，２２０も同じ材料であり、同時に形成されている。
【００３２】
前述した原理により、本実施形態の構造を用いることで、メタルゲートを用いたデュアルメタルゲートＣＭＯＳ構造を実現することができる。また、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０の下層ゲート電極１１１は非常に薄く、その他のゲート電極部分（上層ゲート電極１１２）は、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０と同一である。このため、ゲートの加工を一括で行うことができ、製造プロセスの簡略化及び製造コストの低減をはかることができる。
【００３３】
また、ｎチャネルＭＩＳトランジスタ１００及びｐチャネルＭＩＳトランジスタ２００の閾値電圧をどちらも十分低くするためには、ｎチャネルＭＩＳトランジスタ１００の実効仕事関数（Φeff(N)）は４．３ｅＶ以下、ｐチャネルＭＩＳトランジスタ２００の実効仕事関数（Φeff(P)）は４．７ｅＶ以上であることが望ましい。本実施形態においては、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０は、ゲート電極単層からなり、Φbulk及びΦinterface共に単層のＴａＣの性質のみで決定される。そのため、ゲート電極２１０は、４．７以上の実効仕事関数値を持つことが望ましい。
【００３４】
一方、積層構造からなるｎチャネルＭＩＳトランジスタ１００のゲート電極１１０の実効仕事関数は、下層ゲート電極１１１と上層ゲート電極１１２の電気陰性度差Δχにより、ゲート電極２１０の実効仕事関数よりも低い。ｎチャネルＭＩＳトランジスタ１００のゲート電極実効仕事関数Φeff(N) が４．３ｅＶ以下であるためには、前記式（３）より、Δχが、
Φeff(P)-0.4×Δχ／0.1 ≦ 4.3    …（４）
を満たしていればよい。
【００３５】
ところで、ゲート電極のゲート絶縁膜側の構造と、その組成及び厚さは、ＭＩＳ構造のＳｉ基板を除去し、ゲート絶縁膜越しにＸＰＳ測定（裏面ＸＰＳ測定）を行うことで調べることができる。ＸＰＳ測定の際の光電子検出角度（ＴＯＡ）が低角であるほどゲート絶縁膜／ゲート電極界面から浅い領域のゲート電極の情報が得られ、ＴＯＡを高角にすればゲート絶縁膜／ゲート電極界面から深い領域のゲート電極の情報が得られる。このため、ＴＯＡを変えることで、ゲート絶縁膜／ゲート金属界面から所望の深さのゲート電極の組成を調べることができる。また、ゲート電極／ゲート絶縁膜の断面構造は、ＴＥＭ−ＥＥＬＳ法によっても分析可能である。
【００３６】
前述の原理の説明時に用いた図５に示すゲート電極Ｍ１及びＭ２の構造と、その組成及び厚さは、裏面ＸＰＳ測定により得たものである。
【００３７】
また、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０としては、ＴａＣ（１１１）配向性の強いＴａＣｘを用いることが有効である。それは、結晶化したＴａＣｘの実効仕事関数はその結晶面に依存し、ＴａＣ（１１１）面は、特に高い実効仕事関数を示すためである。これは、絶縁膜と接している面がＴａＣ（１１１）面の場合はΦinterfaceが大きいからであり、ＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝が８０％以上であればこの効果が得られることが分かっている。
【００３８】
つまり、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０がＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］が８０％以上であるＴａＣｘからなれば、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０の実効仕事関数は結晶化していないＴａ−Ｃ合金を用いた場合の実効仕事関数よりも大きくなる。そのため、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０の実効仕事関数とｐチャネルＭＩＳトランジスタ２００のゲート電極２１０の実効仕事関数との差をより容易に得ることができる。
【００３９】
なお、ｎチャネルＭＩＳトランジスタ１００においては、上層ゲート電極１１２としてＴａＣ（１１１）配向性の強いＴａＣｘを用いたとしても、上層ゲート電極１１２はゲート絶縁膜１０４に直接接していないので、配向性の制御により実効仕事関数が大きくなることはない。
【００４０】
このように、結晶配向性の制御により仕事関数を変化させられることは、本発明者らにより見出され、既に提案されている（特願２００５−３５６９５１）。以下に、この提案について簡単に説明しておく。
【００４１】
従来技術では、ＴａＣｘ電極の仕事関数が４．１８ｅＶであったため、一般にｎチャネルＭＩＳトランジスタにしかＴａＣｘ電極を用いていない。仮に、従来技術のＴａＣｘをｐチャネルＭＩＳトランジスタのゲート電極に用いたとしても、そのしきい値電圧は非常に高くなり、ＣＭＯＳの正常動作は不可能になる。
【００４２】
本発明者らは、ＴａとＣとの組成比（Ｃ／Ｔａ）を０．５〜１．５に設定し、ＴａＣｘを結晶化状態で用いた。さらに、本発明者らは、（１１１）配向性を強くすることで４．８ｅＶ程度のｐ+ シリコンに近い仕事関数が得られ、（１１１）配向に対し（２００）配向成分を増やすことでｎ+ シリコンに近い仕事関数が得られることを新たに見出し、これをＣＭＯＳトランジスタのデュアルメタルゲートに適用した。
【００４３】
図７はその発見を示す、膜厚１００ｎｍのＴａＣｘ薄膜の結晶性を調べた実験結果を示す図である。横軸は角度（２θ）、縦軸は強度を示している。また、ｐＭＯＳ用ＴａＣ電極とｎＭＯＳ用ＴａＣ電極のそれぞれの特性が区別できるように、縦軸方向にオフセットして示している。ＴａＣｘ膜の組成は共にＣ／Ｔａ〜１であるが、成膜法の違いによって、（１１１）回折ピークが最も強くなるものと、（２００）回折ピークが最も強くなるものに作り分けできることが示された。
【００４４】
上記では、ＴａＣ膜／ゲート絶縁膜／Ｓｉ基板の分析用試料を用いた結果を示した。このような実験はもちろん完成したトランジスタでも実施可能であり、その場合はトランジスタのゲート電極の部分をＴＥＭ観察などで用いられるピックアップ法で切り出し、ゲート電極の断面を電子線回折法で分析すれば、（１１１）配向と（２００）配向の割合を確認することが可能である。この場合、ＴＥＭ法の電子ビームを用いるので分析位置のポジショニング精度が高い。これにより、実際にしきい値電圧制御に強く関係する、ゲート絶縁膜と接した領域のＴａＣ膜の配向性を確認することが容易となる。
【００４５】
図８は、上記のようにして配向性を変化させたときの仕事関数の変化を示した図である。ＴａＣｘがｐ+ シリコン同等の４．７５ｅＶ以上の仕事関数を示すために、下記の（５）式で示す（１１１）面の結晶配向比率は８０％以上の必要があることが分かった。
【００４６】
TaC（111）ピーク強度
／｛TaC（111）ピーク強度＋TaC（200）ピーク強度｝×１００  …（５）
ここで、（１１１）面結晶配向比率は、図９のＸＲＤスペクトルにおいて、ＴａＣ（１１１）ピークとＴａＣ（２００）ピーク強度の絶対値を求め、式（５）から計算する。ここで、ピーク強度の代わりに、ピーク面積を用いても良い。また、（１１１）面結晶配向比率を求める際には、ゲート電極のゲート絶縁膜に隣接する面と垂直方向、即ちゲート電極の膜厚方向を基準にしている。
【００４７】
このように、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０としては、ＴａＣ（１１１）配向性の強いＴａＣｘを用いることが有効である。
【００４８】
また、本実施形態では、ゲート電極材料としてＴａＣを用いていることから、次のような利点もある。
【００４９】
本実施形態においてゲート電極材料として用いるＴａとＣは、Ｔａの電気陰性度χが１．５，Ｃの電気陰性度χが２．５であり、χの差が大きい。これは、ＴａＣｘのＣの組成比を変えることにより平均的な電気陰性度χを大きく変化させることができることを意味する。例えば、Ｔａの代わりにＭｏを用いたとすると、Ｍｏのχは２．１６とＣのそれと近いため、ＭｏＣｘのＣの組成比を変えても平均的な電気陰性度χを大きく変化させることはできない。
【００５０】
また、ＴａＣは耐熱性が優れていることからもゲート電極材料として望ましいものである。このように、ＴａＣのようにそれぞれの原子の電気陰性度差が大きく、耐熱性に優れた材料であればゲート電極材料として用いることができ、ＴａＣ以外にＴｉＣ，ＴａＮ，ＴｉＮを用いることも可能である。
【００５１】
また、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０の下層ゲート電極１１１は、不純物原子を含んだＴａ−Ｃ合金であってもよい。Ｃよりも電気陰性度の高い不純物元素を下層ゲート電極１１１の部分に配することで、より容易に、下層ゲート電極１１１と上層ゲート電極１１２の平均的な電気陰性度差を０．１以上にすることができる。そのため、不純物元素としてはＮ，Ｏ，Ｆ，Ｐ，Ｓ，Ｃｌ，Ａｓ，Ｓｅ，Ｂｒ，Ｉを用いることができ、その中でも特に、Ｆ，Ｐ，Ａｓは半導体製造プロセスで一般的な不純物ドープとして確立されているので、望ましい。
【００５２】
次に、本実施形態の半導体装置の製造方法の一例を、図１０を参照して説明する。
【００５３】
まず、図１０（ａ）に示すように、Ｓｉ基板１０上に素子分離領域１１によって分離されたｐ型半導体領域１０１及びｎ型半導体領域２０１を形成した後、基板表面にゲート絶縁膜１４（１０４，２０４）を形成する。ゲート絶縁膜は、ＳｉＯ2 等の酸化膜であっても良いし、酸化膜以外の高誘電体膜であっても良い。特に、ハフニウム窒化シリケート（例えば、ＨｆＳｉＯＮ）、ランタンハフネート（例えば、Ｌａ2 Ｈｆ2 Ｏ7 ）、ランタンアルミネート（例えば、ＬａＡｌＯ3 ）が好ましく、非晶質であることが更に好ましい。続いて、ｎチャネルＭＩＳトランジスタ１００側のゲート絶縁膜１０４上にのみ選択的にＣ層１５を堆積する。
【００５４】
次いで、図１０（ｂ）に示すように、ｐチャネルＭＩＳトランジスタ２００側のゲート絶縁膜１４及びｎチャネルＭＩＳトランジスタ１００側のＣ層１５上にＴａ−Ｃ合金１６（１１２，２１０）を同時に形成する。
【００５５】
ここで、Ｔａ−Ｃ合金１６として（１１１）面結晶配向比率８０％以上のｐＭＯＳ用ＴａＣ電極をより効率良く形成するためには、膜厚方向にＴａ層とＣ層を交互に存在させることが有効である。この成膜方法の原理を、図１１（ａ）〜（ｃ）に模式的に示す。ＴａＣは立方晶の結晶構造をとり、その（１１１）面は、Ｔａと層とＣ層が交互に積み重ねられた構造となっている。従って、成膜段階でＴａＣ（１１１）面と同様の原子配置を意図的に形成することで、より効率的に（１１１）面に配向したＴａＣ薄膜を得ることが可能になる。
【００５６】
このような製造方法は、ＡＬＤ的手法により実現することが可能である。即ち、Ｔａソースの供給とＣソースの供給を、図１１に示すように１層ずつ、交互に行えば良い。ここで、Ｔａソースとしてクロライド系、アミド系、イミド系などの比較的蒸気圧の高い原料を用いることができ、Ｃソースとしてはアセチレン、ＣＨ4 ，Ｃ2 Ｈ4 ，ＣＣｌ4 ，ＣＯなどを用いることが可能である。
【００５７】
また、スパッタ法を用いても、上記製造方法は実現可能である。この場合には、複数のカソードを有するマルチカソードスパッタリング装置を用い、ＴａターゲットとＣターゲットを装着する。Ｔａターゲット１層分のスパッタリングと、Ｃターゲット１層分のスパッタリングを交互に行うことにより、ｐＭＯＳ用ＴａＣ薄膜を成膜できる。
【００５８】
ここで、ゲート絶縁膜上に成膜する順序は、Ｃから始めてもＴａから始めても、（１１１）面配向性の良し悪しには大きな影響を与えない。但し、ゲート絶縁膜上にＣから成膜した場合には、ゲート絶縁膜上でＣがＴａと結合しない状態で存在することになるから、この成膜段階においてはゲート絶縁膜中への炭素の移動がより起こりやすい状況となる。ゲート絶縁膜中におけるＣは固定電荷の起源となりデバイス特性を劣化させることが知られているため、本実施形態における成膜の順序としては、Ｔａ層を先に堆積することがより望ましい。
【００５９】
次いで、前記図１０（ｂ）に示す構造に熱処理を施すことで、Ｃ層１５と、Ｃ層１５上のＴａ−Ｃ合金１６を混合させ、ゲート電極下層１１１を形成し、図１０（ｃ）に示す構造を得る。ここで、Ｃ層１５の厚さにより、ゲート電極下層１１１の組成を制御することができる。実際に、Ｃ層１５が厚いほどゲート電極下層１１１の組成がＣリッチになる。図１２に示すように、厚さが１．５ｎｍ以上であれば、ｎチャネルＭＩＳトランジスタ１００と、ｐチャネルＭＩＳトランジスタ２００の実効仕事関数差が０．４ｅＶ以上になることが確認された。
【００６０】
但し、Ｃ層１５と上部電極のＴａ−Ｃ合金との混合により形成したゲート電極下層１１１が３ｎｍ以上になると、前述したようにゲート電極下層がΦbulkにも影響してしまう。これを回避するために、Ｃ層１５の厚さは２．５ｎｍ以下であることが望ましい。Ｃ層１５の堆積方法は特に限定されるものではないが、均一な薄膜を形成することができるＡＬＤ（Atomic Layer Deposition）法を用いるのが望ましい。Ｔａ−Ｃ合金１６の形成方法は、特に限定されるものではないが、例えば、ＣＶＤ法、蒸着法、スパッタ法等が挙げられる。
【００６１】
次いで、リソグラフィー及びＲＩＥ等のエッチングにより、ゲート絶縁膜１４及びＴａ−Ｃ合金１６を、ｎチャネルＭＩＳトランジスタ１００、ｐチャネルＭＩＳトランジスタ２００で一括加工し、図１０（ｄ）の構造を得る。
【００６２】
これ以降は周知の工程により、ゲート部分をマスクに各半導体領域１０１，２０１の表面にエクステンション領域１０３，２０３を形成したのち、ゲート側壁絶縁膜１２０，２２０を形成する。そして、ゲート部分及び側壁絶縁膜１２０，２２０をマスクに各半導体領域１０１，２０１の表面にソース／ドレイン領域１０２，２０２を形成することによって、前記図６に示す構造が得られる。
【００６３】
このように本実施形態によれば、基板上にｎチャネルＭＩＳトランジスタ１００とｐチャネルＭＩＳトランジスタ２００を形成したデュアルメタルゲートＣＭＯＳ構造において、ゲート電極材料としてＴａＣを用い、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０を下層ゲート電極１１１と上層ゲート電極１１２の積層構造とし、上層ゲート電極１１２の平均的な電気陰性度を下層ゲート電極１１１の平均的な電気陰性度よりも０．１以上小さくし、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０としてｎチャネルＭＩＳトランジスタ１００の上層ゲート電極１１２と同一の金属材料を用いることにより、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０の実効仕事関数をｎチャネルＭＩＳトランジスタ１００のゲート電極１１０の実効仕事関数より０．４ｅＶ以上高くすることができる。
【００６４】
そしてこの場合、ｎチャネルＭＩＳトランジスタ１００の上層ゲート電極１１２及びｐチャネルＭＩＳトランジスタ２００のゲート電極２１０は共に同一組成のＴａＣで、ｎチャネルＭＩＳトランジスタ１００の下層ゲート電極１１１は非常に薄いため、ゲートの加工を一括で行うことができる。更には、ｎチャネルＭＩＳトランジスタ１００の下層電極１１１は、ｎチャネルＭＩＳトランジスタ１００の上層ゲート電極１１２及びｐチャネルＭＩＳトランジスタ２００のゲート電極２１０と組成は異なるがＴａＣからなり、構成元素が同一であるため、電極形成の際に別の原料を必要としない。このため、製造プロセスの簡略化及び製造コストの低減をはかることができる。
【００６５】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係わるデュアルメタルゲートＣＭＯＳ構造の半導体装置の概略構造を示す断面図である。
【００６６】
ｐ型半導体領域１０１の表面上には第１のゲート絶縁膜１０４が形成されており、このゲート絶縁膜１０４の表面上にはＴａ−Ｃ合金からなるゲート電極（第１ゲート電極）１１０が形成されている。
【００６７】
ｎ型半導体領域２０１の表面上には第２のゲート絶縁膜２０４が形成されており、このゲート絶縁膜２０４上には、積層構造を成す第２のゲート電極２１０が形成されている。このゲート電極２１０の下層（第２下層ゲート電極）２１１は、厚さが１モノレイヤー以上３ｎｍ以下のＴａ−Ｃ合金からなり、上層（第２上層ゲート電極）２１２はＴａ−Ｃ合金からなる。但し、下層ゲート電極２１１の平均的な電気陰性度χは、上層ゲート電極２１２の平均的な電気陰性度χよりも０．１以上小さい。これは、下層ゲート電極２１１のＣ原子濃度が上層ゲート電極２１２のＣ原子濃度より１０ at.％以上低いことと同義である。
【００６８】
ゲート電極１１０及び上層ゲート電極２１２の上には、さらにＷやＴｉＮといった高融点金属等が形成されていてもよい。なお、図１３のその他の構成である素子分離領域１１、ソース／ドレイン領域１０２，２０２、エクステンション領域１０３，２０３、ゲート側壁絶縁膜１２０，２２０は、通常の半導体プロセスより形成可能である。
【００６９】
本実施形態は、先に説明した第１の実施形態の場合とは逆に、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０を上層／下層の積層構造を含む形にしたものであり、第１の実施形態と同じ原理によりメタルゲートを用いたデュアルメタルゲートＣＭＯＳ構造を実現することができる。
【００７０】
また、第１の実施形態と同様に、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０の下層ゲート電極２１１は非常に薄く、その他のゲート電極部分（上層ゲート電極２１２）は、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０と同一である。このため、ゲートの加工を一括で行うことができ、第１の実施形態と同様の効果を得ることができる。
【００７１】
また、本実施形態では、第１の実施形態とは逆に、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０はゲート電極単層からなり、Φbulk及びΦinterface共に単層のＴａＣの性質のみで決定される。そのため、本実施形態においては、Φeff(P)≧４．７ｅＶ及びΦeff(N)≦４．３ｅＶの条件を満たすためには、ゲート電極１１０は４．３以下の実効仕事関数値を持ち、ゲート電極１１０とゲート電極２１０の平均的な電気陰性度差の絶対値Δχが
Φeff(N)＋0.4×Δχ／0.1 ≧ 4.7      …（６）
を満たしていればよいことが前記式（３）より導出される。
【００７２】
また、本実施形態においては、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０としてＴａＣ（１００）配向性の強いＴａＣｘを用いることが有効である。ここでは、ＴａＣ（１００）面の実効仕事関数が低いことを利用する。膜厚方向のＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝が６０％以下であるときにこの実効仕事関数はＴａＣ（１００）面の影響を受けて十分に低くなることが分かっている。つまり、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０がＴａＣ（１１１）面の結晶配向率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝が６０％以下であるＴａＣｘからなれば、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０の実効仕事関数は結晶化していないＴａ−Ｃ合金を用いた場合よりも小さくなる。そのため、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０の実効仕事関数とｐチャネルＭＩＳトランジスタ２００のゲート電極２１０の実効仕事関数との差をより容易に得ることができる。
【００７３】
また、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０の下層ゲート電極２１１は、不純物原子を含んだＴａ−Ｃ合金であってもよい。Ｔａよりも電気陰性度の小さい不純物元素を下層ゲート電極２１１の部分に配することで、より容易に、下層ゲート電極２１１と上層ゲート電極２１２の平均的な電気陰性度差を０．１以上にすることができる。そのため、不純物元素としてはＳｃ，Ｙ，Ｌａ，Ｚｒ，Ｈｆを用いるのが望ましい。さらに、ランタノイド、アクチノイドに分類されるものを用いることも可能である。
【００７４】
本実施形態の製造方法としては、先の第１の実施形態と基本的に同様であるが、ｎチャネルＭＩＳトランジスタ１００側のゲートは単層、ｐチャネルＭＩＳトランジスタ２００側のゲートは積層にする必要がある。このためには、例えば第１の実施形態の製造方法の図１０（ａ）に示される工程を、ｐチャネルＭＩＳトランジスタ２００側のゲート絶縁膜２０４上にのみ選択的にＴａ層を堆積する工程に変更することで製造可能である。
【００７５】
また、先にも説明したように本実施形態では、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０及びｐチャネルＭＩＳトランジスタ２００の上層ゲート電極２１２の形成に際して、（１１１）面結晶配向比率が６０％以下のｎＭＯＳ用ＴａＣｘ電極を形成するのが望ましい。
【００７６】
（１１１）面結晶配向比率が６０％以下のｎＭＯＳ用ＴａＣｘ電極を形成するためには、第１の実施形態で説明したｐＭＯＳ用ＴａＣｘ電極の形成とは異なり、膜厚方向にＴａとＣが交互に存在しないように成膜することが重要である。この成膜原理の模式図を、図１４（ａ）〜（ｃ）に示す。
【００７７】
ＣＶＤ法によりｎＭＯＳ用ＴａＣｘ電極を形成するためには、ＴａソースとＣソースを同時供給することが重要である。これにより、１層にＴａとＣは共存しながらＴａＣの成膜が進行するため、（１１１）面が形成されにくく、むしろ（２００）面が形成されやすくなる。ここで、ＴａソースとＣソースはｐＭＯＳ用ＴａＣｘ電極の形成に用いたものと同様でかまわない。
【００７８】
スパッタリング法を用いる場合、ＴａターゲットとＣターゲットの同時スパッタリングを用いることが望ましい。この場合、ｐＭＯＳ用ＴａＣｘ電極の形成法とは異なり、ＴａとＣを同時にスパッタリングすることで、（１１１）面が形成されにくく、（２００）面が形成されやすくなる。本実施形態においては、Ｃ／Ｔａ＝１．０のＴａＣｘ膜を、ＴａとＣの２ターゲットの同時スパッタリングにより１００ｎｍ堆積した。この膜の堆積はＣＶＤ法やＭＢＥ法などの手法を用いてもかまわない。
【００７９】
このように本実施形態によれば、第１の実施形態とは逆に、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０を下層ゲート電極２１１と上層ゲート電極２１２の積層構造とし、上層ゲート電極２１２の平均的な電気陰性度を下層ゲート電極２１１の平均的な電気陰性度よりも０．１以上大きくし、ｎチャネルＭＩＳトランジスタ１００のゲート電極１１０としてｐチャネルＭＩＳトランジスタ２００の上層ゲート電極２１２と同一の金属材料を用いることにより、ｐチャネルＭＩＳトランジスタ２００のゲート電極２１０の実効仕事関数をｎチャネルＭＩＳトランジスタ１００のゲート電極１１０の実効仕事関数より０．４ｅＶ以上高くすることができる。
【００８０】
そしてこの場合、ｐチャネルＭＩＳトランジスタ２００の上層ゲート電極２１２及びｎチャネルＭＩＳトランジスタ１００のゲート電極１１０は共に同一組成のＴａＣで、ｐチャネルＭＩＳトランジスタ２００の下層ゲート電極２１１は非常に薄いため、ゲートの加工を一括で行うことができる。更には、ｐチャネルＭＩＳトランジスタ２００の下層電極２１１は、ｐチャネルＭＩＳトランジスタ２００の上層ゲート電極２１２及びｎチャネルＭＩＳトランジスタ１００のゲート電極１１０と組成は異なるがＴａＣからなり、構成元素が同一であるため、電極形成の際に別の原料を必要としない。従って、第１の実施形態と同様の効果が得られる。
【００８１】
（第３の実施形態）
図１５は、本発明の第３の実施形態に係わるデュアルメタルゲートＣＭＯＳ構造の半導体装置の概略構造を示す断面図である。
【００８２】
ｐ型半導体領域１０１の表面上には第１のゲート絶縁膜１０４が形成されており、このゲート絶縁膜１０４上には、積層構造を成す第１のゲート電極１１０が形成されている。このゲート電極１１０の下層（第１下層ゲート電極）１１１は、厚さが１モノレイヤー以上３ｎｍ以下のＴａ−Ｃ合金からなり、上層（第１上層ゲート電極）１１２はＴａ−Ｃ合金からなる。但し、下層ゲート電極１１１の平均的な電気陰性度χは、上層ゲート電極１１２の平均的な電気陰性度χよりも大きい。これは、下層ゲート電極１１１のＣ原子濃度が上層ゲート電極１１２のＣ原子濃度より高いことと同義である。
【００８３】
ｎ型半導体領域２０１の表面上には第２のゲート絶縁膜２０４が形成されており、このゲート絶縁膜２０４の表面上には積層構造を成す第２のゲート電極２１０が形成されている。このゲート電極２１０の下層（第２下層ゲート電極）２１１は、厚さが１モノレイヤー以上３ｎｍ以下のＴａ−Ｃ合金からなり、上層（第２上層ゲート電極）２１２はＴａ−Ｃ合金からなる。下層ゲート電極２１１の平均的な電気陰性度χは、上層ゲート電極２１２の平均的な電気陰性度χよりも小さい。これは、下層ゲート電極２１１のＣ原子濃度が上層ゲート電極２１２のＣ原子濃度より低いことと同義である。また、ｐＭＯＳ側の上層ゲート電極２１２は、ｎＭＯＳ側の上層ゲート電極１１２と同じ材料であり、上層ゲート電極１１２と同時に形成されている。
【００８４】
下層ゲート電極２１１と上層ゲート電極２１２の平均的なχの差の絶対値と、下層ゲート電極１１１と上層ゲート電極１１２の平均的なχの差の絶対値の和は０．１以上であり、これは結果的に下層ゲート電極１１１のＣの原子密度が、下層ゲート電極２１１のＣの原子密度より１０ at.％以上高いことと同義である。
【００８５】
上層ゲート電極１１２，２１２の上には、さらにＷやＴｉＮといった高融点金属等が形成されていてもよい。なお、図１５のその他の構成である素子分離領域１１、ソース／ドレイン領域１０２，２０２、エクステンション領域１０３，２０３、ゲート側壁絶縁膜１２０，２２０は、通常の半導体プロセスより形成可能である。
【００８６】
本実施形態は、第１の実施形態のｎチャネルＭＩＳトランジスタ１００と、第２の実施形態のｐチャネルＭＩＳトランジスタ２００を組み合わせたものである。第１及び第２の実施形態と比較すると、製造工程が増えてしまう欠点があるものの、ｎチャネルＭＩＳトランジスタ１００とｐチャネルＭＩＳトランジスタ２００の各ゲート電極の実効仕事関数差をより容易に得ることが可能である点で優れている。つまり、ｎチャネルＭＩＳトランジスタ１００とｐチャネルＭＩＳトランジスタ２００の各ゲート電極がどちらも積層構造であるため、各ゲート電極の下層と上層のχ差は、第１及び第２の実施形態におけるゲート電極の下層と上層のχ差よりも小さくてよい。
【００８７】
本実施形態において、Φeff(P)≧４．７ｅＶ及びΦeff(N)≦４．３ｅＶの条件を満たすためには、上層ゲート電極１１２，２１２は、下層ゲート電極１１１と上層ゲート電極１１２の電気陰性度差の絶対値Δχ(1) 及び、下層ゲート電極２１１と上層ゲート電極２１２の電気陰性度差の絶対値がΔχ(2) が、
Φeff(1)−0.4×Δχ(1)／0.1 ≦ 4.3 
Φeff(2)＋0.4×Δχ(2)／0.1 ≧ 4.7
を満たしていればよいことが、前記式（３）から導出される。ここで、Φeff(1)及びΦeff(2)とは、それぞれ上層ゲート電極１１２及び上層ゲート電極２１２と同一の金属材料単層からなるゲート電極のΦeff である。
【００８８】
また、本実施形態の構造は、第１の実施形態の製造工程と第２の実施形態の製造工程とを組み合わせることにより製造することができる。
【００８９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態ではゲート電極としてＴａＣを用いたが、必ずしもＴａＣに限らず、ＴｉＣ，ＴａＮ，ＴｉＮを用いることも可能である。また、下層ゲート電極の厚さは１モノレイヤー以上で３ｎｍ以下の範囲であれば適宜変更可能である。同様に、下層ゲート電極と上層ゲート電極との平均的な電気陰性度の差、更には下層ゲート電極のＣの原子密度と上層ゲート電極のＣの原子密度との関係は、実施形態で説明した範囲において、適宜変更可能である。また、ゲート絶縁膜は、シリコン酸化膜に限らずシリコン窒化膜、シリコン酸化窒化膜、更には他の高誘電体膜を用いることも可能である。
【００９０】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００９１】
【図１】ゲート電極の構造と、その実効仕事関数との関係を示す図。
【図２】ゲート電極／ゲート絶縁膜界面にダイポールが形成した場合のエネルギーバンドを示す図。
【図３】ゲート電極の構造（単層、積層）と、その実効仕事関数との関係を示す図。
【図４】ゲート電極の構造（単層、積層）と、その実効仕事関数との関係を示す図。
【図５】ＴａＣｘ電極及びＴａＣｘ／ＴａＣｙ電極のＳｉＯ2 上での実効仕事関数を示す図。
【図６】第１の実施形態に係わる半導体装置の概略構造を示す断面図
【図７】成膜法の違いによるＴａＣｘ電極の配向性変化を示す特性図。
【図８】ＴａＣｘ電極配向性と仕事関数との関係を示す特性図。
【図９】ＴａＣｘ電極組成と結晶性の変化との関係を示す特性図。
【図１０】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】ｐＭＯＳ用ＴａＣｘ電極の形成方法を説明するための模式図。
【図１２】ゲート絶縁膜上に堆積するＣ層の膜厚と仕事関数との関係を示す特性図。
【図１３】第２の実施形態に係わる半導体装置の概略構造を示す断面図。
【図１４】ｎＭＯＳ用ＴａＣｘ電極の形成方法を説明するための模式図。
【図１５】第３の実施形態に係わる半導体装置の概略構造を示す断面図
【符号の説明】
【００９２】
１０…Ｓｉ半導体基板
１１…素子分離領域
１５…Ｃ層
１６…Ｔａ−Ｃ合金
１００…ｎチャネルＭＩＳトランジスタ
２００…ｐチャネルＭＩＳトランジスタ
１０１…ｐ型半導体領域
１０２，２０２…ソース／ドレイン電極
１０３，２０３…エクステンション領域
１０４，２０４…ゲート絶縁膜
１１０，２１０…ゲート電極
１１１，２１１…下層ゲート電極
１１２，２１２…上層ゲート電極
１２０，２２０…ゲート側壁
２０１…ｎ型半導体領域
【図１】
2008147239.tif 000004
【図２】
2008147239.tif 000005
【図３】
2008147239.tif 000006
【図４】
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【図５】
2008147239.tif 000008
【図６】
2008147239.tif 000009
【図７】
2008147239.tif 000010
【図８】
2008147239.tif 000011
【図９】
2008147239.tif 000012
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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