(57)【要約】【課題】ダイシング時のチッピングの進展を抑制、及び、ダイシングされた半導体チップを組み立てる際のチッピングの促進を抑制することを目的とする。【解決手段】ダイシング領域３のダイシング箇所の外側に改質層５や変質層８を形成することにより、ダイシング箇所に新たな異物性間の界面を作ることなく、ダイシング時に半導体素子２と半導体基板１との界面及び半導体素子表面を起点として結晶の方位性に従って進行していくチッピングの進行を妨げることができるため、半導体素子側へのチッピングの進行を抑制することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
個片化されて半導体装置となる半導体素子が半導体基板上の半導体積層領域に複数形成される半導体ウェハであって、
個々の前記半導体装置にダイシングするために前記各半導体素子の間に設けられるダイシング領域と、
前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部に設けられる１または複数の改質層と
を有することを特徴とする半導体ウェハ。
【請求項２】
個片化されて半導体装置となる半導体素子が半導体基板上の半導体積層領域に複数形成される半導体ウェハであって、
個々の前記半導体装置にダイシングするために前記各半導体素子の間に設けられるダイシング領域と、
前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部に設けられる１または複数の改質層と、
前記ダイシング領域が設けられる前記半導体積層領域の前記半導体素子近傍領域に設けられる１または複数の変質層と
を有することを特徴とする半導体ウェハ。
【請求項３】
前記改質層が前記ダイシング領域のダイシング箇所に対して両側に形成されることを特徴とする請求項１記載の半導体ウェハ。
【請求項４】
前記改質層が前記ダイシング領域のダイシング箇所に対して片側に形成されることを特徴とする請求項１記載の半導体ウェハ。
【請求項５】
前記改質層及び前記変質層が前記ダイシング領域のダイシング箇所に対して両側に形成されることを特徴とする請求項２記載の半導体ウェハ。
【請求項６】
前記改質層及び前記変質層が前記ダイシング領域のダイシング箇所に対して片側に形成されることを特徴とする請求項２記載の半導体ウェハ。
【請求項７】
前記改質層が深さ方向に連続して前記半導体基板の裏面側まで形成されることを特徴とする請求項１または請求項３または請求項４のいずれかに記載の半導体ウェハ。
【請求項８】
前記改質層が深さ方向に連続して前記半導体基板の裏面側まで形成されることを特徴とする請求項２または請求項５または請求項６のいずれかに記載の半導体ウェハ。
【請求項９】
前記改質層と前記変質層が境界部分でずれを有して形成されることを特徴とする請求項２または請求項５または請求項６または請求項８のいずれかに記載の半導体ウェハ。
【請求項１０】
個片化されて半導体装置となる半導体素子が半導体基板上の半導体積層領域に複数形成される半導体ウェハであって、
個々の前記半導体装置にダイシングするために前記各半導体素子の間に設けられるダイシング領域と、
前記ダイシング領域が設けられる前記半導体基板内部全領域に設けられる１または複数の改質層と
を有することを特徴とする半導体ウェハ。
【請求項１１】
個片化されて半導体装置となる半導体素子が半導体基板上の半導体積層領域に複数形成される半導体ウェハであって、
個々の前記半導体装置にダイシングするために前記各半導体素子の間に設けられるダイシング領域と、
前記ダイシング領域が設けられる前記半導体基板内部全領域に設けられる１または複数の改質層と、
前記ダイシング領域が設けられる前記半導体積層領域の全領域に設けられる１または複数の変質層と
を有することを特徴とする半導体ウェハ。
【請求項１２】
半導体基板上に形成される半導体素子と前記半導体素子の外周を囲むダイシング領域とを有する半導体装置であって、
前記半導体装置周辺の前記半導体基板内部の少なくとも一部に改質層が形成されていることを特徴とする半導体装置。
【請求項１３】
半導体基板上に形成される半導体素子と前記半導体素子の外周を囲むダイシング領域とを有する半導体装置であって、
前記半導体装置周辺の前記半導体基板内部の少なくとも一部に改質層が形成され、さらに、前記半導体装置周辺の半導体素子積層領域の少なくとも一部に変質層が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１または請求項３または請求項４または請求項７または請求項１０のいずれかに記載の半導体ウェハの製造方法であって、
前記半導体基板上に前記半導体素子及び前記ダイシング領域を形成する工程と、
前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部にレーザ照射により前記改質層を形成する工程と
を有することを特徴とする半導体ウェハの製造方法。
【請求項１５】
請求項２または請求項５または請求項６または請求項８または請求項９または請求項１１のいずれかに記載の半導体ウェハの製造方法であって、
前記半導体基板上に前記半導体素子及び前記ダイシング領域を形成する工程と、
前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部にレーザ照射により前記改質層を形成する工程と、
前記ダイシング領域が設けられる前記半導体積層領域の前記半導体素子近傍領域の少なくとも一部にレーザ照射により前記変質層を形成する工程と
を有することを特徴とする半導体ウェハの製造方法。
【請求項１６】
前記レーザ照射する際に、集光点を変更して複数回照射することにより、前記改質層の深度を形成することを特徴とする請求項１４記載の半導体ウェハの製造方法。
【請求項１７】
前記レーザ照射する際に、集光点を変更して複数回照射することにより、前記改質層及び前記変質層の深度を形成することを特徴とする請求項１５記載の半導体ウェハの製造方法。
【請求項１８】
前記半導体素子及び前記ダイシング領域形成後、前記改質層形成前に、前記半導体基板裏面を研磨して前記半導体基板厚を薄くする工程を有することを特徴とする請求項１４または請求項１６のいずれかに記載の半導体ウェハの製造方法。
【請求項１９】
前記半導体素子及び前記ダイシング領域形成後、前記改質層及び前記変質層形成前に、前記半導体基板裏面を研磨して前記半導体基板厚を薄くする工程を有することを特徴とする請求項１５または請求項１７のいずれかに記載の半導体ウェハの製造方法。
【請求項２０】
前記レーザ照射は、前記半導体素子形成面から照射することを特徴とする請求項１４〜１９のいずれかに記載の半導体ウェハの製造方法。
【請求項２１】
前記レーザ照射は、半導体基板裏面から照射することを特徴とする請求項１４〜１９のいずれかに記載の半導体ウェハの製造方法。
【請求項２２】
半導体基板上に半導体素子及びダイシング領域を形成する工程と、
前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部にレーザ照射により改質層を形成する工程と、
前記半導体基板を前記ダイシング領域内においてダイシングして前記半導体素子を個片化する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２３】
半導体基板上に半導体素子及びダイシング領域を形成する工程と、
前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部にレーザ照射により改質層を形成する工程と、
前記ダイシング領域が設けられる半導体積層領域の前記半導体素子近傍領域の少なくとも一部にレーザ照射により変質層を形成する工程と、
前記半導体基板を前記ダイシング領域内においてダイシングして前記半導体素子を個片化する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハをダイシングすることにより半導体装置を作成する半導体ウェハ，半導体装置及び半導体ウェハの製造方法ならびに半導体装置の製造方法に関わるものである。
【背景技術】
【０００２】
半導体基板上には多数の半導体素子が形成されており、半導体素子を個々に分割する手段として、ブレードダイシングの手法が最も一般的に用いられてきた。ブレードダイシングは、ダイヤモンドやＣＢＮ（ｃｕｂｉｃ  ｂｏｒｏｎ  ｎｉｔｒｉｄｅ）の粒子をボンド材で保持させた環状のダイシングソーを高速回転させて破砕加工する手法で、Ｓｉなどの脆性材料からなる半導体基板の切削面には、一般にチッピングと呼ばれるクラックが発生する。通常、半導体素子と半導体素子の間には、分割に必要な領域として分割領域（ダイシング領域）が形成されるが、その幅は、ダイシングソーによる実質的な切削幅に加え、チッピング長さ分の余裕をもたせて設計される。さらに、チッピング低減のため、ダイシングソーによるダイシングの加工技術においては、ダイヤモンド粒子の粒径、密度あるいはボンド材料等を最適化するダイシングソー自体の仕様や、回転速度、送り速度、切り込み深さなどの設備条件の改善と最適化により、加工品質の向上に取り組まれてきた。
【０００３】
しかし近年、ダイシングソーによる加工品質の向上は限界がきている。特に、半導体プロセスの微細化に伴う、表層膜の脆弱化や、配線層数の増加などの影響によりチッピングが増加する傾向にあり、切断面から半導体素子側へ結晶の方位性に沿って進行するチッピングに至っては、半導体素子内部に進展し、悪影響をおよぼすという課題がある。
【０００４】
近年、上記の課題を解決する方法として、ダイシング領域の構造見直しが図られている。例えば、ダイシング領域表面へのプラズマ照射、イオン注入もしくはレーザ照射によって、結晶性の崩れた改質層を形成し、改質層上をダイシングし、切断時のチッピングを低減する方法をとっている。
【０００５】
従来の半導体ウェハについて、図８を引用して説明する。
図８は従来の半導体ウェハにおけるダイシング領域の断面図である。
図８において、１は半導体基板、２は半導体素子、３はダイシング領域（分割領域）、４は半導体素子有効領域、５は結晶改質層、６はダイシング切り落とし箇所（ダイシング切削幅）である。半導体基板１上に複数の半導体素子２を形成して半導体ウェハを形成している。この半導体ウェハをダイシングにより個々の半導体素子２毎に個片化して半導体装置とする。
【０００６】
図８に示すように、ダイシング領域３の半導体基板１表面に、結晶改質層５が形成され、結晶改質層５を含むダイシング切り落とし箇所６をダイシングによって切り落としている。通常チッピングは、ダイシングの際の加工点に加わる応力が大きな箇所に発生する。加工点の応力が大きくなる箇所は、一般的に、異なる物性を持つ材料の界面である。例えば、半導体基板単体で構成される場合、その最大応力箇所は空気中との界面である半導体基板表面である。即ち、従来の半導体ウェハにおいては、最大応力箇所である、半導体基板１表面部分の結晶性をプラズマやイオン注入によって崩した層とすることで、ダイシングの際に半導体基板１表面の結晶軸に沿って発生するチッピングを抑止するものである（例えば、特許文献１参照）。
【特許文献１】特開２００２−２２２７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体ウェハにおいては、ダイシングの加工点に結晶改質層を形成することで、結晶改質層と、改質がなされていない半導体基板間に異なる物性の界面を新たに作り出しているため、この界面の応力発生箇所を起点とするチッピングを誘発してしまうという問題点があった。
【０００８】
また、一般的にブレードダイシングのような切削加工は、被加工体の加工点の構成が複雑になるほど加工品質は低下する傾向にあるため、被加工体の加工点は、異なる物性の積層層数及び材料構成数は少ないほど良い。
【０００９】
したがって、本発明では、ダイシング時のチッピングの進展を抑制、及び、ダイシングされた半導体チップを組み立てる際のチッピングの促進を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明の請求項１に係る半導体ウェハは、個片化されて半導体装置となる半導体素子が半導体基板上の半導体積層領域に複数形成される半導体ウェハであって、個々の前記半導体装置にダイシングするために前記各半導体素子の間に設けられるダイシング領域と、前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部に設けられる１または複数の改質層とを有することを特徴とする。
【００１１】
請求項２に係る半導体ウェハは、個片化されて半導体装置となる半導体素子が半導体基板上の半導体積層領域に複数形成される半導体ウェハであって、個々の前記半導体装置にダイシングするために前記各半導体素子の間に設けられるダイシング領域と、前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部に設けられる１または複数の改質層と、前記ダイシング領域が設けられる前記半導体積層領域の前記半導体素子近傍領域に設けられる１または複数の変質層とを有することを特徴とする。
【００１２】
請求項３に係る半導体ウェハは、請求項１記載の半導体ウェハにおいて、前記改質層が前記ダイシング領域のダイシング箇所に対して両側に形成されることを特徴とする。
請求項４に係る半導体ウェハは、請求項１記載の半導体ウェハにおいて、前記改質層が前記ダイシング領域のダイシング箇所に対して片側に形成されることを特徴とする。
【００１３】
請求項５に係る半導体ウェハは、請求項２記載の半導体ウェハにおいて、前記改質層及び前記変質層が前記ダイシング領域のダイシング箇所に対して両側に形成されることを特徴とする。
【００１４】
請求項６に係る半導体ウェハは、請求項２記載の半導体ウェハにおいて、前記改質層及び前記変質層が前記ダイシング領域のダイシング箇所に対して片側に形成されることを特徴とする。
【００１５】
請求項７に係る半導体ウェハは、請求項１または請求項３または請求項４のいずれかに記載の半導体ウェハにおいて、前記改質層が深さ方向に連続して前記半導体基板の裏面側まで形成されることを特徴とする。
【００１６】
請求項８に係る半導体ウェハは、請求項２または請求項５または請求項６のいずれかに記載の半導体ウェハにおいて、前記改質層が深さ方向に連続して前記半導体基板の裏面側まで形成されることを特徴とする。
【００１７】
請求項９に係る半導体ウェハは、請求項２または請求項５または請求項６のいずれかに記載の半導体ウェハにおいて、前記改質層と前記変質層が境界部分でずれを有して形成されることを特徴とする。
【００１８】
請求項１０に係る半導体ウェハは、個片化されて半導体装置となる半導体素子が半導体基板上の半導体積層領域に複数形成される半導体ウェハであって、個々の前記半導体装置にダイシングするために前記各半導体素子の間に設けられるダイシング領域と、前記ダイシング領域が設けられる前記半導体基板内部全領域に設けられる１または複数の改質層とを有することを特徴とする。
【００１９】
請求項１１に係る半導体ウェハは、個片化されて半導体装置となる半導体素子が半導体基板上の半導体積層領域に複数形成される半導体ウェハであって、個々の前記半導体装置にダイシングするために前記各半導体素子の間に設けられるダイシング領域と、前記ダイシング領域が設けられる前記半導体基板内部全領域に設けられる１または複数の改質層と、前記ダイシング領域が設けられる前記半導体積層領域の全領域に設けられる１または複数の変質層とを有することを特徴とする。
【００２０】
請求項１２に係る半導体装置は、半導体基板上に形成される半導体素子と前記半導体素子の外周を囲むダイシング領域とを有する半導体装置であって、前記半導体装置周辺の前記半導体基板内部の少なくとも一部に改質層が形成されていることを特徴とする。
【００２１】
請求項１３に係る半導体装置は、半導体基板上に形成される半導体素子と前記半導体素子の外周を囲むダイシング領域とを有する半導体装置であって、前記半導体装置周辺の前記半導体基板内部の少なくとも一部に改質層が形成され、さらに、前記半導体装置周辺の半導体素子積層領域の少なくとも一部に変質層が形成されていることを特徴とする。
【００２２】
請求項１４に係る半導体ウェハの製造方法は、請求項１または請求項３または請求項４または請求項７または請求項１０のいずれかに記載の半導体ウェハの製造方法であって、前記半導体基板上に前記半導体素子及び前記ダイシング領域を形成する工程と、前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部にレーザ照射により前記改質層を形成する工程と有することを特徴とする。
【００２３】
請求項１５に係る半導体ウェハの製造方法は、請求項２または請求項５または請求項６または請求項８または請求項９または請求項１１のいずれかに記載の半導体ウェハの製造方法であって、前記半導体基板上に前記半導体素子及び前記ダイシング領域を形成する工程と、前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部にレーザ照射により前記改質層を形成する工程と、前記ダイシング領域が設けられる前記半導体積層領域の前記半導体素子近傍領域の少なくとも一部にレーザ照射により前記変質層を形成する工程とを有することを特徴とする。
【００２４】
請求項１６に係る半導体ウェハの製造方法は、請求項１４記載の半導体ウェハの製造方法において、前記レーザ照射する際に、集光点を変更して複数回照射することにより、前記改質層の深度を形成することを特徴とする。
【００２５】
請求項１７に係る半導体ウェハの製造方法は、請求項１５記載の半導体ウェハの製造方法において、前記レーザ照射する際に、集光点を変更して複数回照射することにより、前記改質層及び前記変質層の深度を形成することを特徴とする。
【００２６】
請求項１８に係る半導体ウェハの製造方法は、請求項１４または請求項１６のいずれかに記載の半導体ウェハの製造方法において、前記半導体素子及び前記ダイシング領域形成後、前記改質層形成前に、前記半導体基板裏面を研磨して前記半導体基板厚を薄くする工程を有することを特徴とする。
【００２７】
請求項１９に係る半導体ウェハの製造方法は、請求項１５または請求項１７のいずれかに記載の半導体ウェハの製造方法において、前記半導体素子及び前記ダイシング領域形成後、前記改質層及び前記変質層形成前に、前記半導体基板裏面を研磨して前記半導体基板厚を薄くする工程を有することを特徴とする。
【００２８】
請求項２０に係る半導体ウェハの製造方法は、請求項１４〜１９のいずれかに記載の半導体ウェハの製造方法において、前記レーザ照射は、前記半導体素子形成面から照射することを特徴とする。
【００２９】
請求項２１に係る半導体ウェハの製造方法は、請求項１４〜１９のいずれかに記載の半導体ウェハの製造方法において、前記レーザ照射は、半導体基板裏面から照射することを特徴とする。
【００３０】
請求項２２に係る半導体装置の製造方法は、半導体基板上に半導体素子及びダイシング領域を形成する工程と、前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部にレーザ照射により改質層を形成する工程と、前記半導体基板を前記ダイシング領域内においてダイシングして前記半導体素子を個片化する工程とを有することを特徴とする。
【００３１】
請求項２３に係る半導体装置の製造方法は、半導体基板上に半導体素子及びダイシング領域を形成する工程と、前記ダイシング領域が設けられる前記半導体基板内部の前記半導体素子近傍領域の少なくとも一部にレーザ照射により改質層を形成する工程と、前記ダイシング領域が設けられる半導体積層領域の前記半導体素子近傍領域の少なくとも一部にレーザ照射により変質層を形成する工程と、前記半導体基板を前記ダイシング領域内においてダイシングして前記半導体素子を個片化する工程とを有することを特徴とする。
【００３２】
以上により、ダイシング時のチッピングの進展を抑制、及び、ダイシングされた半導体チップを組み立てる際のチッピングの促進を抑制することができる。
【発明の効果】
【００３３】
以上のように、本発明の半導体ウェハによれば、ダイシング領域のダイシング箇所の外側に改質層や変質層を形成することにより、ダイシング箇所に新たな異物性間の界面を作ることなく、ダイシング時に半導体素子と半導体基板との界面及び半導体素子表面を起点として結晶の方位性に従って進行していくチッピングの進行を妨げることができるため、半導体素子側へのチッピングの進行を抑制することができる。
【発明を実施するための最良の形態】
【００３４】
本発明の実施形態に係る半導体ウェハ、及び半導体装置ならびにその半導体ウェハの製造方法について、以下、図面を参照しながら説明する。
図１は第一の実施形態に係る半導体ウェハの製造方法を示す工程断面図であり、図１（ｃ）に第一の実施形態に係る半導体ウェハの構成を示す。
【００３５】
図１において、１は半導体基板、２は半導体素子、３はダイシング領域、４は半導体素子有効領域、５は結晶改質層（以下、改質層と称す）、６はダイシング切り落とし箇所（ダイシング加工幅）、７は亀裂（チッピング）、８は半導体素子変質層（以下、変質層と称す）を示す。半導体基板１上に複数の半導体素子２を形成して半導体ウェハを形成している。この半導体ウェハをダイシングにより個々の半導体素子２に個片化して半導体装置としている。
【００３６】
まず、図１（ａ）に示すように、ダイシング領域３及び、Ｓｉや、ＧａＡｓ、ＳｉＧｅなどに代表される半導体基板１上の半導体積層領域に形成された半導体素子２を形成する。
【００３７】
次に、図１（ｂ）に示すように、ダイシング領域３のブレードによる切削が接触しないような位置である半導体素子有効領域４近傍領域である両サイドに、レーザ照射によって、結晶性の変異した改質層５及び、変質層８を形成する。ここで、改質層５は、半導体基板１の結晶性が変位したもので、例えばＳｉ基板の場合は、単結晶構造が崩れた状態であればよく、多結晶Ｓｉや、アモルファスＳｉ等の他、クラックなどでも構わない。また、変質層８は、半導体基板１上に積層された半導体が炭化した状態や、クラック、及び溶融物が再凝固した状態等である。図１において、改質層５と変質層８を形成しているが、改質層５のみでも構わない。ここで図１において、レーザ照射は、半導体素子形成面側から入射しているが、裏面側から入射しても構わない。
【００３８】
次に、図１（ｃ）は、ダイシング領域３をダイシングブレードで切断した状態を示す図である。
図１（ｃ）に示すように、ダイシングブレードによる切削は、ダイシング領域に形成された改質層５及び変質層８に、接触しないようにする必要がある。
なお、図１においては改質層５及び変質層８は、ダイシング切り落とし箇所６の両側に形成されているが、ダイシング切り落とし箇所６と半導体素子有効領域４との距離十分な余裕がある場合は、片側でも構わない。
【００３９】
このように、ダイシング切り落とし箇所６の任意の周辺領域に改質層５及び変質層８を形成することにより、ダイシング切り落とし箇所６にチッピングの起点となるような異物性間の界面を新たに作ることなく、ダイシング切り落とし箇所６で発生したチッピングの進行を改質層５及び変質層８で防止することができるため、ダイシング時のチッピングの進展を抑制することができ、半導体素子有効領域４に侵入することがない。
【００４０】
また、本発明の半導体ウェハの製造方法によれば、半導体素子形成後に半導体基板の内部に集光点をあわせたレーザを用いて形成するので、イオン注入はプラズマなどの拡散工程で形成する場合と異なりマスクを必要としないため、どのような半導体ウェハに対しても設計の制約を受けず、平面方向に自由に加工できることは勿論、深さ方向にも自由に改質層が形成できる。また、レーザ照射を複数回行なうことで、改質層を深さ方向、及び平面方向に複数形成できる。
【００４１】
ここで、一般的に、半導体ウェハの製造においては、元厚から所望する厚みにするために、ウェハの裏面を研磨して半導体ウェハを薄くするバックグラインド工程を有するが、例えば、レーザ照射をバックグラインドする前の強度のある元厚状態で行なうことで、レーザ照射時の搬送及び加工を厚みばらつきの大きいダイシングテープを介さずウェハ状態で行なえるので、レーザの加工高さを安定させることが出来る。
【００４２】
また、レーザで加工されたウェハをバックグラインドで特に薄く研磨すると、研磨中または、搬送中に、改質層を起点に個片化されてしまい、バックグラインダーに全面吸着搬送等の特殊な搬送仕様を必要とするため、レーザ加工後にバックグラインドすることが望ましい。
【００４３】
図２は第二の実施形態に係る半導体ウェハの構成を示す断面図である。
第二の実施形態が、図１に示す第一の実施形態と異なる点は、改質層５が、半導体基板１の深さ方向に、連続して形成されている点であり、特に、図２に示す実施形態においては、半導体基板１の裏面側まで貫通して形成している。このように深さ方向に連続して改質層５を形成することにより、チッピングの抑制がより深い位置まで可能となる。
【００４４】
図３は第三の実施形態に係る半導体ウェハの構成を示す断面図である。
図３に示すように第三の実施形態においては、改質層５及び変質層８を、複数本形成しており、よりチッピングの抑止力を高めた構造としている。
【００４５】
図４及び、図５は本発明に係る半導体ウェハの第四の実施形態を示す断面図である。
図４は第四の実施形態に係る改質層と変質層がずれた半導体ウェハの構成を示す断面図であり、図５は第四の実施形態に係る改質層のみを複数備える半導体ウェハの構成を示す断面図である。
【００４６】
図４に示す第四の実施形態においては、改質層５と、変質層８との形成領域をずらせ、図５においては、第１の実施形態の半導体ウェハに対して、半導体基板１領域内の改質層５間にさらに別の改質層１５設けたものである。また、図４における改質層５と変質層８は部分的に接していてもよく、図５における改質層５と改質層１５が部分的に接していてもよい。この段差をチッピングによる亀裂７が入りやすい箇所に形成しておくことにより、２ラインでチッピングの進行を第一の実施形態に比べてより防ぐことができ、かつ、実施形態３のように段差をつけずに複数組の改質層５及び変質層８を形成するために必要となるレーザ照射時間の長時間化を抑制できる。
【００４７】
図６は第五の実施形態に係る半導体ウェハの構成を示す断面図である。
図６に示すように、半導体基板１のダイシング領域３全面に改質層５及び変質層８を形成したものであり、ダイシング切り落とし箇所６全域を結晶構造の崩れた改質層５とすることで、結晶性によって進展するチッピングを完全に排除することができる構造としている。ここでは改質層５及び変質層８の両方をダイシング領域３全面に形成したが、改質層５のみをダイシング領域３全面に形成しても良い。
【００４８】
図７は第六の実施形態に係る半導体装置の構成を示す断面図である。
図７に示す半導体装置は、図１に示す半導体ウェハをダイシングして個片化したもので、半導体装置の周囲に改質層５及び変質層８を備えるものである。半導体装置の周囲に改質層５及び変質層８が設けられているので、半導体装置をコレット（図示せず）などでピックアップする際、コレットの接触部分にかかる応力により発生するチッピングの進展を抑制することができる。なお、図７においては、図１に示す半導体ウェハを個片化した形態のみを示しているが、図２〜図６に示す半導体ウェハを個片化したものでも勿論かまわない。
【産業上の利用可能性】
【００４９】
本発明は、ダイシング時のチッピングの進展を抑制、及び、ダイシングされた半導体チップを組み立てる際のチッピングの促進を抑制することができ、半導体ウェハをダイシングすることにより半導体装置を作成する半導体ウェハ，半導体装置及び半導体ウェハの製造方法ならびに半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００５０】
【図１】第一の実施形態に係る半導体ウェハの製造方法を示す工程断面図
【図２】第二の実施形態に係る半導体ウェハの構成を示す断面図
【図３】第三の実施形態に係る半導体ウェハの構成を示す断面図
【図４】第四の実施形態に係る改質層と変質層がずれた半導体ウェハの構成を示す断面図
【図５】第四の実施形態に係る改質層のみを複数備える半導体ウェハの構成を示す断面図
【図６】第五の実施形態に係る半導体装置の構成を示す断面図
【図７】第六の実施形態に係る半導体ウェハの構成を示す断面図
【図８】従来の半導体ウェハにおけるダイシング領域の断面図
【符号の説明】
【００５１】
１    半導体基板
２    半導体素子
３    ダイシング領域
４    半導体素子有効領域
５    改質層
６    ダイシング切り落とし箇所
７    亀裂
８    変質層
１５    改質層
【図１】
2008147412.tif 000003
【図２】
2008147412.tif 000004
【図３】
2008147412.tif 000005
【図４】
2008147412.tif 000006
【図５】
2008147412.tif 000007
【図６】
2008147412.tif 000008
【図７】
2008147412.tif 000009
【図８】
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