(57)【要約】【課題】表面チャネル型の微細なＰチャネルＭＩＳトランジスタを備え、装置全体としてのＮＢＴＩ信頼性が高い半導体装置を製造し易い半導体装置の製造方法を得ること。【解決手段】表面チャネル型の微細なＰチャネルＭＩＳトランジスタ２０Ｐを備えた半導体装置を得るにあたって、ゲート絶縁膜１１にシリコン酸窒化物膜が含まれているＰチャネルＭＩＳトランジスタの集積密度が相対的に高い第１機能領域ＭＲと、ＰチャネルＭＩＳトランジスタの集積密度が相対的に低い第２機能領域ＬＲとが片面に形成され、かつＰチャネルＭＩＳトランジスタの各々を覆う層間絶縁膜用の電気絶縁膜４０Ａが形成された半導体基板１０に、第１機能領域を対象に選択的にレーザアニールを施し、このレーザアニールにより第１機能領域に形成されているゲート絶縁膜の各々を改質する選択的アニーリングを行う。【選択図】        図２
2008218726.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜にシリコン酸窒化物膜が含まれているＰチャネルＭＩＳトランジスタの集積密度が相対的に高い第１機能領域と前記ＰチャネルＭＩＳトランジスタの集積密度が相対的に低い第２機能領域とが片面に形成され、かつ前記ＰチャネルＭＩＳトランジスタの各々を覆う層間絶縁膜用の電気絶縁膜が形成された半導体基板に、前記第１機能領域を対象に選択的にレーザアニールを施し、該レーザアニールにより前記１機能領域に形成されている前記ゲート絶縁膜の各々を改質する選択的アニーリングを行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記ＰチャネルＭＩＳトランジスタは表面チャネル型のＰチャネルＭＩＳトランジスタであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記選択的アニーリングは、前記第１機能領域に形成されている前記ゲート絶縁膜を８００〜１１００℃の範囲内の温度に加熱するものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記選択的アニーリングは、不活性雰囲気中で行われることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記不活性雰囲気は、水素ガスと窒素ガスとの混合ガス雰囲気であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記不活性雰囲気の雰囲気圧は常圧であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記ＰチャネルＭＩＳトランジスタの各々は、上面から所定の深さに亘って金属シリサイド化されたゲート電極を有することを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記第１機能領域に形成されているＰチャネルＭＩＳトランジスタでは、前記第２機能領域に形成されているＰチャネルＭＩＳトランジスタに比べて、ゲート電極への不純物のドーズ量が少ないことを特徴とする請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
ゲート絶縁膜にシリコン酸窒化物膜が含まれているＰチャネルＭＩＳトランジスタの集積密度が相対的に高い第１機能領域と前記ＰチャネルＭＩＳトランジスタの集積密度が相対的に低い第２機能領域とが片面に形成された半導体基板と、
前記ＰチャネルＭＩＳトランジスタの各々を覆う層間絶縁膜と、
を備え、
前記ＰチャネルＭＩＳトランジスタの各々は、上面から所定の深さに亘って金属シリサイド化されたゲート電極を有し、
前記第１機能領域に形成されているＰチャネルＭＩＳトランジスタのゲート電極に形成された金属シリサイドでのケイ素原子の原子数比と、前記第２機能領域に形成されているＰチャネルＭＩＳトランジスタのゲート電極に形成された金属シリサイドでのケイ素原子の原子数比とは、互いに異なる、
ことを特徴とする半導体装置。
【請求項１０】
前記金属シリサイドはニッケルシリサイドであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１機能領域に形成されているＰチャネルＭＩＳトランジスタでは、前記第２機能領域に形成されているＰチャネルＭＩＳトランジスタに比べて、ゲート電極への不純物のドーズ量が少ないことを特徴とする請求項９または１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、特にＮチャネルＭＩＳ（Metal  Insulator  Semiconductor；金属絶縁膜半導体）トランジスタとＰチャネルＭＩＳトランジスタとを有すると共にＰチャネルＭＩＳトランジスタの分布に偏りがある半導体装置の製造方法、およびＮチャネルＭＩＳトランジスタとＰチャネルＭＩＳトランジスタとを有する半導体装置に関する。
【背景技術】
【０００２】
今日、電子機器については小型化、高機能化、高性能化が常に求められており、小型で高機能、高性能の電子機器を得るために、システムオンチップ（ＳｏＣ）の小型化、高性能化も進められている。システムオンチップは、１つの半導体チップに論理回路部や記憶部、インターフェース回路部等の機能部を混載した半導体装置であり、当該システムオンチップの小型化、高性能化を図るために、電界効果トランジスタ等の回路素子の集積密度の向上、および回路素子の高性能化が図られている。
【０００３】
例えば電界効果トランジスタの集積密度を向上させる際には、スケーリング則に則って当該電界効果トランジスタが微細化（小型化）される。この微細化に伴ってゲート絶縁膜の膜厚も薄くなる結果としてゲート絶縁膜容量が増大し、これによりオン電流が増大して電界効果トランジスタの速度性能が向上する。
【０００４】
また、電界効果トランジスタを表面チャネル型とすることにより、埋め込みチャネル型とした場合に比べて駆動性能が高まる。一般に、表面チャネル型のＮチャネル電界効果トランジスタや埋め込みチャネル型のＰチャネル電界効果トランジスタではＮ型ポリシリコン（Ｎ型不純物がドープされたポリシリコン）によってゲート電極が形成され、表面チャネル型のＰチャネル電界効果トランジスタではＰ型ポリシリコン（Ｐ型不純物がドープされたポリシリコン）によってゲート電極が形成される。
【０００５】
ただし、ゲート絶縁膜の膜厚がある程度以上薄くなると当該ゲート絶縁膜を通り抜ける直接トンネル電流が増大して、消費電力が大きくなる。すなわち、ゲートリーク電流が増大して、消費電力が大きくなる。例えば、ゲート絶縁膜として多用されているシリコン酸化物膜（熱酸化膜）では、その膜厚を２ｎｍ程度以下にまで薄くするとゲートリーク電流が増大する。そして、ゲート絶縁膜の膜厚が薄くなると、ゲート電極にドープされている不純物が外方拡散を起こして半導体基板にまで達し易くなり、当該不純物が半導体基板に達すると電界効果トランジスタの閾値電圧や駆動電流が変動してその性能や信頼性が低下する。特に、Ｐ型不純物として多用されるホウ素は外方拡散を起こし易い。
【０００６】
例えば、表面チャネル型のＰチャネル電界効果トランジスタのゲート電極にドープされたホウ素が外方拡散を起こして半導体基板にまで達すると、負バイアス温度不安定性（ＮＢＴＩ；negative  bias  temperature  instability）についての耐性（以下、「ＮＢＴＩ信頼性」と略記する。）が比較的顕著に低下する。
【０００７】
ゲート絶縁膜容量を増大させ、かつゲートリーク電流を抑えるうえからは、シリコン酸化物膜より肉厚にしても所望のゲート絶縁膜容量を得ることができる高誘電率誘電体膜によってゲート絶縁膜を形成することが望まれる。また、ホウ素の外方拡散を抑えるうえからは、窒素原子を含有した絶縁材料によってゲート絶縁膜を形成することが望まれる。
【０００８】
これらの観点から、表面チャネル型の微細なＰチャネル電界効果トランジスタを備えた半導体装置では、今日、ゲート絶縁膜の材料としてシリコン酸窒化物膜が多用されている。シリコン酸窒化物膜のみよってゲート絶縁膜を形成することも可能であるが、ホウ素の外方拡散を抑えるという観点から、シリコン酸化物膜上にシリコン酸窒化物膜が積層された積層膜によってゲート絶縁膜を形成することもある。
【０００９】
ゲート絶縁膜の元となるシリコン酸窒化物膜は、例えば特許文献１に記載されているように、化学的気相蒸着法（ＣＶＤ法）によって形成することができる。未結合手や不純物準位が少ない良好な膜質のシリコン酸窒化物膜を形成するうえからは、例えば特許文献２〜特許文献４に記載されているように、シリコン基板（単結晶シリコン基板やＳＯＩ（Silicon  on  Insulator）基板等）を所定の雰囲気中で熱処理することで当該シリコン基板上にシリコン酸窒化物膜を成長させることが好ましい。
【００１０】
そして、特許文献５に記載されているように、ゲート絶縁膜の元となるシリコン酸窒化物膜を一旦形成した後に当該シリコン酸窒化物膜を所定の雰囲気中でアニーリングすれば、ホール（正孔）のトラップに寄与するＯＨ基（水酸基）や結合状態が不安定な窒素原子を取り除くと共に界面準位の数を減少させて、膜質が更に良好なシリコン酸窒化物膜を得ることができる。
【００１１】
シリコン酸窒化物膜を含んだゲート絶縁膜は、例えば、当該ゲート絶縁膜の元となる膜を形成し、その上にゲート電極の元となるポリシリコン膜（不純物がドープされたもの）を形成した後に、当該ポリシリコン膜およびゲート絶縁膜の元となる膜をこの順番でエッチングにより順次パターニングすることで得られる。このとき、上記のポリシリコン膜からゲート電極が得られる。
【００１２】
【特許文献１】特開平７−１３５２０８号公報
【特許文献２】特開平１０−１８９９４９号公報
【特許文献３】特開２０００−２０８５１０号公報
【特許文献４】特開２００３−７８１３２号公報
【特許文献５】特開２００４−２４７５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、ＭＩＳトランジスタを形成する際には、上述のようにしてゲート絶縁膜とゲート電極とを形成した後にサイドウォールの形成や不純物拡散領域（ソース領域およびドレイン領域）の形成、層間絶縁膜の形成が行われる。ゲート絶縁膜の膜質は、これらサイドウォール、不純物拡散領域、あるいは層間絶縁膜を形成する過程で低下する。その結果として、表面チャネル型のＰチャネル電界効果トランジスタを備えた半導体装置では、上記Ｐチャネル電界効果トランジスタのゲート電極にドープされているホウ素の外方拡散を長期に亘ってゲート絶縁膜により抑えることが困難になり、そのＮＴＢＩ信頼性が低下する。
【００１４】
表面チャネル型の微細なＰチャネル電界効果トランジスタを備え、ＮＴＢＩ信頼性が高い半導体装置を得るうえからは、半導体基板上に層間絶縁膜を形成した後に、ゲート絶縁膜に含まれているシリコン酸窒化物膜をアニーリングすることが望まれる。そして、このときのアニール温度が比較的高温となることから、高温に曝されることに起因する配線の断線、例えば論理回路部での配線の断線を防止することが必要となる。
【００１５】
本発明は上記の事情に鑑みてなされたものであり、表面チャネル型の微細なＰチャネルＭＩＳトランジスタを備え、装置全体としてのＮＢＴＩ信頼性が高い半導体装置を製造し易い半導体装置の製造方法を得ることを目的とする。
【００１６】
また本発明は、表面チャネル型の微細なＰチャネルＭＩＳトランジスタを備え、装置全体としてのＮＢＴＩ信頼性が高いものを得易い半導体装置を得ることを他の目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法に係る一形態では、最終的にスタティックランダムアクセスメモリ（ＳＲＡＭ）になる記憶部用領域と最終的に論理回路部になる論理回路部用領域とが片面に形成された半導体基板での上記記憶部用領域を対象に選択的にレーザアニールを施す選択的アニーリングを行って、記憶部用領域内に形成されているＭＩＳトランジスタのゲート絶縁膜に含まれているシリコン酸窒化物膜を改質する。選択的アニーリングに先だって、上記の半導体基板には、論理回路部用領域におけるＰチャネルＭＩＳトランジスタの各々、および記憶部用領域におけるＰチャネルＭＩＳトランジスタの各々を覆う電気絶縁膜が予め形成される。
【００１８】
また、本発明の半導体装置に係る一形態では、記憶部用領域と論理回路部用領域とが半導体基板の片面に形成されていると共に、論理回路部用領域内のＰチャネルＭＩＳトランジスタの各々および記憶部用領域内のＰチャネルＭＩＳトランジスタの各々を覆う層間絶縁膜が形成されており、記憶部用領域内の金属シリサイドでのケイ素原子の原子数比と論理回路部用領域内の金属シリサイドでのケイ素原子の原子数比とは互いに異なった値になっている。
【００１９】
ここで、記憶部用領域に形成されているＰチャネルＭＩＳトランジスタの各々は、シリコン酸窒化物膜を含んだゲート絶縁膜と、上面から所定の深さに亘って金属シリサイド化されたゲート電極とを有している。また、論理回路部用領域に形成されているＰチャネルＭＩＳトランジスタの各々も、上面から所定の深さに亘って金属シリサイド化されたゲート電極とを有している。そして、上記の「ケイ素原子の原子数比」とは、ＰチャネルＭＩＳトランジスタのゲート電極に形成された金属シリサイドでのケイ素原子の原子数比を意味している。記憶部用領域内と論理回路部用領域内とでは、上記金属シリサイドでのダイシリサイドの含有率が互いに異なった値になっている。
【発明の効果】
【００２０】
本発明の半導体装置の製造方法に係る一形態では、記憶部用領域に形成されているＰチャネルＭＩＳトランジスタのゲート絶縁膜に含まれているシリコン酸窒化物膜を、層間絶縁膜の元となる電気絶縁膜の形成後に選択的アニーリングにより改質するので、当該電気絶縁膜の形成前に上記のシリコン酸窒化物膜を改質する場合に比べ、改質後の後工程でゲート絶縁膜（シリコン酸窒化物膜）がダメージを受けるということが抑えられる。また、記憶部用領域を対象に選択的アニーリングを行うので、当該選択的アニーリングの対象とされない論理回路部用領域の昇温が抑えられ、結果として、論理回路部用領域が高温に曝されることに起因する配線の断線を容易に防止することができる。
【００２１】
論理回路部用領域に形成されているゲート絶縁膜についてはアニーリングを行わないが、ＰチャネルＭＩＳトランジスタの数は記憶部用領域における方が論理回路部用領域におけるよりも圧倒的に多いので、最終的に得られる半導体装置全体で考えれば、ＮＢＴＩ信頼性を高めることができる。したがって上記の形態によれば、表面チャネル型の微細なＰチャネルＭＩＳトランジスタを備え、装置全体としてのＮＢＴＩ信頼性が高い半導体装置を製造することが容易になる。
【００２２】
記憶部用領域および論理回路部用領域それぞれに形成されたＰチャネルＭＩＳトランジスタのゲート電極が部分的に金属シリサイド化されている半導体装置を上述のようにして製造すると、選択的アニーリングを受けたＰチャネルＭＩＳトランジスタのゲート電極と、選択的アニーリングを受けていないＰチャネルＭＩＳトランジスタのゲート電極とで、金属シリサイドの組成が異なるものとなる。具体的には、記憶部用領域内と論理回路部用領域内とで、上記金属シリサイドでのダイシリサイドの含有率が互いに異なる値となる。その結果として、記憶部用領域内の金属シリサイドでのケイ素原子の原子数比と、論理回路部用領域内の金属シリサイドでのケイ素原子の原子数比とが互いに異なる上記本発明に係る一形態の半導体装置が得られる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の半導体装置の製造方法および半導体装置それぞれの実施の形態について、図面を用いて詳細に説明する。なお、本発明は以下に説明する実施の形態に限定されるものではない。
【００２４】
（実施の形態１）
本発明の半導体装置の製造方法は選択的アニーリングを行うものであり、この選択的アニーリングでは、ＰチャネルＭＩＳトランジスタが形成されている半導体基板の所定箇所に選択的にレーザアニールを施す。上記の半導体基板は、例えば、システムオンチップの中間製品が複数個形成されたシリコンウェハまたはＳＯＩ基板である。個々の中間品には、ゲート絶縁膜がシリコン酸窒化物を含んでいるＰチャネルＭＩＳトランジスタの集積密度が相対的に高い第１機能領域、例えば最終的にＳＲＡＭ等の記憶部となる記憶部用領域と、ＰチャネルＭＩＳトランジスタの集積密度が相対的に低い第２機能領域、例えば最終的に論理回路部となる論理回路部用領域とが形成されている。また、ＰチャネルＭＩＳトランジスタの各々を覆う層間絶縁膜用の電気絶縁膜が形成されている。
【００２５】
図１は、選択的アニーリングが行われる半導体基板の一例を概略的に示す平面図である。同時に示す半導体基板１０は、シリコンウェハ１上にシステムオンチップの中間製品１００Ａが複数個形成されたものであり、個々の中間製品１００Ａは３つの機能領域、すなわち互いに離隔して形成された２つの記憶部用領域ＭＲ、ＭＲと、これら２つの記憶部用領域ＭＲ，ＭＲの間に位置する１つの論理回路部ＬＲとを有している。各中間製品１００Ａは、記憶部用領域ＭＲの向きを揃えて配置されている。
【００２６】
上記の記憶部用領域ＭＲの各々には、例えば相補型ＭＩＳ（Complementary  ＭＩＳ）トランジスタを構成することになるＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ（いずれも、図１においては図示せず。）とが所定個形成されている。また、論理回路部ＬＲの各々には、例えば、ＰチャネルＭＩＳトランジスタと、ＮチャネルＭＩＳトランジスタと、所定の回路を形成する配線（いずれも、図１においては図示せず。）とが形成されている。上述した層間絶縁膜用の電気絶縁膜（図１においては図示せず。）は、個々の中間製品１００Ａに形成されている各ＭＩＳトランジスタや他の回路素子を覆うようにして、シリコンウェハ１上に形成されている。
【００２７】
なお、少なくとも記憶部用領域ＭＲに形成されている各ＭＩＳトランジスタのゲート絶縁膜には、シリコン酸窒化物膜が含まれている。当該ゲート絶縁膜は、１つのシリコン窒化物膜のみからなっていてもよいし、シリコン酸化物膜上にシリコン酸窒化物膜が積層された２層構造を有していてもよいし、シリコン酸化物膜上にシリコン酸窒化物膜とシリコン酸化物膜とがこの順番で積層された３層構造を有していてもよい。このようなゲート絶縁膜を有するＰチャネルＭＩＳトランジスタの集積密度は、論理回路部用領域ＬＲにおけるよりも記憶部用領域ＭＲにおける方が高い。各記憶部用領域ＭＲは本発明でいう「第１機能領域」に相当し、各論理回路部用領域ＬＲは本発明でいう「第２機能領域」に相当する。
【００２８】
図２は、中間製品１００Ａを概略的に示す断面図である。同図に示すように、半導体基板１０を構成するシリコンウェハ１には、Ｎ型活性領域（Ｎ型ウェル）３とＰ型活性領域（Ｐ型ウェル）５とが所定のパターンで形成されていると共に、各活性領域３，５を平面視上区画するようにして素子分離領域７が形成されている。
【００２９】
そして、中間製品１００Ａにおける記憶部用領域ＭＲには、相補型ＭＩＳトランジスタを構成することになる表面チャネル型のＰチャネルＭＩＳトランジスタ２０Ｐと表面チャネル型のＮチャネルＭＩＳトランジスタ３０Ｎとが形成されている。これらのＭＩＳトランジスタ２０Ｐ，３０Ｎは、いずれも、ＬＤＤ（Lightly  Doped  Drain）構造を有している。
【００３０】
ＰチャネルＭＩＳ型トランジスタ２０Ｐは、半導体基板１０上にシリコン酸窒化物膜からなるゲート絶縁膜１１を介して配置されたＰ型ポリシリコン製（ただし、後述のニッケルシリサイド層Ｓを含む。）のゲート電極１３と、ゲート電極１３における線幅方向の両側面上に形成されたオフセットスペーサ膜ＯＳ，ＯＳと、各オフセットスペーサ膜ＯＳ上に配置されたサイドウォールスペーサＳＷ，ＳＷとを有している。また、Ｎ型活性領域３にＰ型不純物をドープすることで形成されたソース領域１５、ドレイン領域１７および２つのエクステンション領域１９，１９も有している。そして、ゲート電極１３、ソース領域１５およびドレイン領域１７の各々には、上面から所定の深さに亘ってニッケルシリサイド層Ｓが形成されている。
【００３１】
同様に、ＮチャネルＭＩＳ型トランジスタ３０は、半導体基板１０上にシリコン酸窒化物膜からなるゲート絶縁膜２１を介して配置されたＮ型ポリシリコン製（ただし、後述のニッケルシリサイド層Ｓを含む。）のゲート電極２３と、ゲート電極２３における線幅方向の両側面上に形成されたオフセットスペーサ膜ＯＳ，ＯＳと、各オフセットスペーサ膜ＯＳ上に配置されたサイドウォールスペーサＳＷ，ＳＷとを有している。また、Ｐ型活性領域５にＮ型不純物をドープすることで形成されたソース領域２５、ドレイン領域２７および２つのエクステンション領域２９，２９も有している。そして、ゲート電極２３、ソース領域２５およびドレイン領域２７の各々には、上面から所定の深さに亘ってニッケルシリサイド層Ｓが形成されている。
【００３２】
一方、論理回路部用領域ＬＲには、前述のようにＰチャネルＭＩＳトランジスタと、ＮチャネルＭＩＳトランジスタと、所定の回路を形成する配線とが形成されているわけであるが、図２においては表面チャネル型のＮチャネルＭＩＳトランジスタ３２Ｎのみが現れている。このＮチャネルＭＩＳトランジスタ３２Ｎは、例えば、図２には現れていない埋め込みチャネル型のＰチャネルＭＩＳトランジスタと共に１つの相補型ＭＩＳトランジスタを構成する。ＮチャネルＭＩＳトランジスタ３２Ｎの構造は上述のＮチャネルＭＩＳトランジスタ３０Ｎの構造と同じである。
【００３３】
各ＭＩＳトランジスタ２０Ｐ，３０Ｎ，３２Ｎを覆うようにして、また半導体基板１０に形成されている他の回路素子を覆うようにして、例えばシリコン窒化物からなるライナーストレス膜３５が半導体基板１０上に形成され、このライナーストレス膜３５を覆うようにして、層間絶縁膜用の電気絶縁膜４０Ａが形成されている。電気絶縁膜４０Ａは、例えばシリコン酸化物からなる。
【００３４】
本発明の半導体装置の製造方法での選択的アニーリングでは、第１機能領域である各記憶部用領域ＭＲを対象に選択的にレーザアニールを施す。この選択的アニーリングでは、図２に示すように記憶部用領域ＭＲにレーザ光ＬＢが照射され、記憶部用領域ＭＲ内に形成されている各ゲート絶縁膜１１，２１が所定温度にまで加熱される。図１に示した半導体基板１０上でレーザ光を所定方向に走査させると、上記の選択的アニーリングを容易に行うことができる。
【００３５】
このとき、電気絶縁膜４０Ａ（図１参照）の表面でのレーザ光ＬＢの反射や、層同士の界面でのレーザ光ＬＢの反射、および各層でのレーザ光ＬＢの吸収を考慮して、各ゲート絶縁膜１１，２１が８００〜１１００℃程度に加熱されるようにレーザ光のパワーと照射時間とを選定することが好ましい。例えば、レーザ光ＬＢのパワーを１４００Ｗとし、個々の照射スポットでの照射時間を１秒程度とすれば、各ゲート絶縁膜１１，２１を比較的容易に１０００℃程度にまで加熱することができる。電気絶縁膜４０Ａ上に反射膜を設けて、レーザ光ＬＢのパワーは一定値としたまま各ゲート絶縁膜１１，２１の加熱温度を調節することも可能である。
【００３６】
選択的アニーリングを行う際の雰囲気は不活性雰囲気、例えば水素ガスと窒素ガスとの混合雰囲気とすることができ、当該選択的アニーリングは減圧下で行うこともできるし、常圧下で行うこともできる。必要に応じて、不活性雰囲気中での選択的アニーリングと酸化性雰囲気中での選択的アニーリングとを組み合わせてもよい。
【００３７】
このようにして選択的アニーリングを行うことにより、記憶部用領域ＭＲ内に形成されているシリコン酸窒化物膜中の未結合手を終端させて、換言すれば各ゲート絶縁膜１１，２１中の未結合手を終端させて、その膜質を良好なものとすることができる。また、記憶部用領域ＭＲ内に形成されているシリコン酸窒化物膜（ゲート絶縁膜１１，２１）の界面モホロジーを良好なものとして、ゲート絶縁膜１１とゲート電極１３との間に存在する界面準位の数や、ゲート絶縁膜２１とゲート電極２３との間に存在する界面準位の数を低減させることができる。さらには、各ゲート絶縁膜１１，２１中の不純物準位の数を低減させることができる。
【００３８】
これらの結果として、ＰチャネルＭＩＳトランジスタ２０Ｐのゲート電極１３にＰ型不純物としてホウ素をドープした場合でも、活性領域３への当該ホウ素の外方拡散を長期間に亘ってゲート絶縁膜１１により抑えて、そのＮＢＴＩ信頼性を高めることができる。また、ＰチャネルＭＩＳトランジスタ２０Ｐを高性能化することができる。そして、記憶部用領域ＭＲを対象に選択的アニーリングを施すので、当該選択的アニーリングの対象とされない論理回路部用領域ＬＲの昇温が抑えられ、結果として、論理回路部用領域ＬＲが高温に曝されることに起因する配線の断線を容易に防止することができる。
【００３９】
論理回路部用領域ＲＬに形成されている表面チャネル型のＰチャネルＭＩＳトランジスタについては、アニーリングを行わないのでＮＢＴＩ信頼性の向上が望めないが、表面チャネル型のＰチャネルＭＩＳトランジスタの数は記憶部用領域ＭＲにおける方が論理回路部用領域ＬＲにおけるよりも圧倒的に多い。また、論理回路部用領域ＬＲ内のＭＩＳトランジスタについては比較的大型のものとすることも可能である。
【００４０】
このため、中間製品１００Ａ（図１参照）から最終的に得られる半導体装置全体で考えれば、上述の選択的アニーリングを行わない場合に比べて、あるいは電気絶縁膜４０Ａ（図１参照）を形成する前に各ゲート絶縁膜１１，２１を改質した場合に比べて、ＮＢＴＩ信頼性が高いものを得ることが容易である。
【００４１】
なお、上述のようにして選択的アニーリングを行うと、記憶部用領域ＭＲ内に形成されている各ＭＩＳトランジスタ２０Ｐ，３０Ｎ（図１参照）では、ニッケルシリサイドの組成が変化する。すなわち、ゲート電極１３，２３に形成されているニッケルシリサイド層Ｓ、ソース領域１５，２５に形成されているニッケルシリサイド層Ｓ、およびドレイン領域１７，２７に形成されているニッケルシリサイド層Ｓ（図１参照）の各々において、ニッケルモノシリサイド（ＮｉＳｉ）の含有量が低下する一方でニッケルダイシリサイド（ＮｉＳｉ2）の含有量が増加する。
【００４２】
その結果として、記憶部用領域ＭＲ内に形成されている各ＭＩＳトランジスタのゲート電極に形成されたニッケルシリサイドでのケイ素原子の原子数比と、アニーリングを受けていない論理回路部用領域ＬＲ（図１参照）内に形成されている各ＭＩＳトランジスタのゲート電極に形成されたニッケルシリサイドでのケイ素原子の原子数比とは、互いに異なった値となる。ニッケルシリサイドに代えて他の金属シリサイド、例えばコバルトシリサイドを形成した場合にも、上述のようにしてレーザアニールを施すことによって組成変化が生じる。金属シリサイドの組成は、例えばＴＥＭ−ＥＥＬＳ（透過型電子顕微鏡−電子エネルギー損失分光スペクトル）法を用いて分析可能である。
【００４３】
目的とする半導体装置（システムオンチップ）は、上述の選択的アニーリングを行ってから半導体基板１０上に所望の集積回路を構築し、その後にダイシングにより切り出すことで得られる。
【００４４】
上記の集積回路を構築するにあたっては、まず、前述した電気絶縁膜４０Ａ（図２参照）の所定箇所にシリコンウェハ１の上面（活性領域３，５の上面）に達するコンタクトホールを形成して当該電気絶縁膜４０Ａを第１層間絶縁膜に成形する。次いで、上記のコンタクトホールをタングステン等の導電性材料で埋めてコンタクトプラグを形成した後、第１層間絶縁膜上に第２層間絶縁膜を形成し、この第２層間絶縁膜の所定箇所にビアコンタクトと配線とを形成する。この後、所定箇所にビアコンタクトおよび配線が形成された所望数の層間絶縁膜を第２層間絶縁膜上に積層して、上記の集積回路を得る。
【００４５】
図３−１は、第１層間絶縁膜および該第１層間絶縁膜に設けられたコンタクトプラグそれぞれの一例を概略的に示す断面図である。同図に示す構成要素のうちで図２に示した構成要素と共通するものについては、図２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４６】
図３−１に示す第１層間絶縁膜４０は、図２に示した電気絶縁膜４０Ａの所定箇所にコンタクトホールを設けることにより得られたものである。図３−１には、６つのコンタクトホールＣＨ1〜ＣＨ6と、個々のコンタクトホールＣＨ1〜ＣＨ6に１つずつ設けられた計６つのコンタクトプラグ４３ａ〜４３ｆが示されている。
【００４７】
各コンタクトホールＣＨ1〜ＣＨ6は、例えば、図２に示した電気絶縁膜４０Ａ上に所定形状のエッチングマスクを設けて電気絶縁膜４０Ａをエッチングすることにより形成される。また、各コンタクトプラグ４３ａ〜４３ｆは、例えば、各コンタクトホールＣＨ1〜ＣＨ6内および第１層間絶縁膜４０上にタングステン等の導電性材料を堆積させてブランケット膜を成膜した後、このブランケット膜のうちで第１層間絶縁膜４０の上面上に位置する領域が除去されるまで当該ブランケット膜を化学的機械研磨することにより形成される。
【００４８】
図３−２は、本発明の半導体装置の製造方法によって製造される半導体装置の一例を概略的に示す断面図であると共に、本発明の半導体装置の一例を概略的に示す断面図でもある。同図に示す構成要素のうちで図３−１に示した構成要素と共通するものについては、図３−１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４９】
図３−２に示す半導体装置１００では、図３−１に示した第１層間絶縁膜４０上に第２層間絶縁膜５０が形成され、この第２層間絶縁膜５０の所定箇所にビアコンタクトと配線とが形成されている。また、所定箇所にビアコンタクトおよび配線が形成された所望数の層間絶縁膜が第２層間絶縁膜上に積層されている。図３−２には、第２層間絶縁膜５０と第３層間絶縁膜６０とが現れている。
【００５０】
第２層間絶縁膜５０には、バリアメタル層５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅまたは５１ｆによって側面および底面が覆われた６つのデュアルダマシン配線５３ａ〜５３ｆを含め、所定数のデュアルダマシン配線が形成されている。また、第３層間絶縁膜６０には、バリアメタル層６１ａ，６１ｂまたは６１ｃによって側面および底面が覆われた３つのデュアルダマシン配線６３ａ，６３ｂ，６３ｃを含め、所定数のデュアルダマシン配線が形成されている。なお、個々のデュアルダマシン配線は、ビアコンタクトと該ビアコンタクトに接続された配線との一体成形物であり、例えば銅等により形成される。
【００５１】
バリアメタル層およびデュアルダマシン配線は、例えば、無機膜の成膜、ダマシン配線材料の堆積、および化学的機械研磨をこの順番で行うことにより形成される。デュアルダマシン配線を形成しようとする層間絶縁膜には、ビアホールの他に、デュアルダマシン配線における配線部分が形成されるトレンチも形成される。層間絶縁膜に形成された各ビアホール内、各トレンチ内、および当該層間絶縁膜の上面上にバリアメタル層の元となる無機膜がＣＶＤ法等により成膜され、次いで、各ビアホールおよび各トレンチを埋めるようにして上記の無機膜上に銅等のダマシン配線材料がメッキ法により堆積される。この後、余剰のダマシン配線材料と、上記バリアメタル層の元となる無機膜のうちで層間絶縁膜の上面（トレンチの底を除く。）上に成膜された領域とが化学的機械研磨により除去される。結果として、上述のバリアメタル層およびデュアルダマシン配線が得られる。
【００５２】
半導体装置１００では、前述のように、所定箇所にビアコンタクトおよび配線が形成された所望数の層間絶縁膜を第２層間絶縁膜５０上に積層して集積回路が構築されている。記憶部用領域ＭＲ（図２参照）に形成されている各ＭＩＳトランジスタはＳＲＡＭ部を構成しており、論理回路部用領域ＬＲに（図２参照）に形成されている各ＭＩＳトランジスタは論理回路部を構成している。したがって、半導体装置１００は２つのＳＲＡＭ部と１つの論理回路部とを有している。
【００５３】
（実施の形態２）
本発明の半導体装置の製造方法においては、選択的アニーリングの対象となる第１機能領域内の各ＭＩＳトランジスタの構造を、金属シリサイドを有していないものとすることができる。例えばニッケルシリサイドに高温のアニール処理を施すと、当該ニッケルシリサイドに凝集が生じて高電気抵抗の箇所が生じ、これによりＭＩＳトランジスタの性能が低下することがある。第１機能領域に形成されている各ＭＩＳトランジスタが金属シリサイドを有していなければ、上記高電気抵抗の箇所の発生が防止され、結果としてＭＩＳトランジスタの性能の低下が防止される。
【００５４】
（実施の形態３）
本発明の半導体装置の製造方法においては、選択的アニーリングの対象となる第１機能領域内のＰチャネルＭＩＳトランジスタそれぞれにおけるゲート電極でのＰ型不純物のドーズ量を、ＰチャネルＭＩＳトランジスタの集積密度が相対的に低い第２機能領域内のＰチャネルＭＩＳトランジスタにおけるゲート電極でのＰ型不純物のドーズ量よりも少なくすることができる。例えば、第１機能領域に形成されているＰチャネルＭＩＳトランジスタそれぞれにおけるゲート電極でのＰ型不純物のドーズ量を、第２機能領域に形成されているＰチャネルＭＩＳトランジスタにおけるゲート電極でのＰ型不純物のドーズ量から半減させることができる。
【００５５】
このようにして各ＰチャネルＭＩＳトランジスタにおけるゲート電極でのＰ型不純物のドーズ量を調節すると、第１機能領域に形成されているＰチャネルＭＩＳトランジスタでは半導体基板にかかる実効電圧が低くなり、結果として、ゲート電極にドープされているＰ型不純物の外方拡散が抑制される。前述した選択的アニーリングを行うことと相俟って、第１機能領域に形成されているＰチャネルＭＩＳトランジスタのＮＢＴＩ信頼性が向上する。
【００５６】
以上、本発明の半導体装置の製造方法および半導体装置それぞれについて実施の形態を挙げて説明したが、前述のように、本発明は上述の形態に限定されるものではない。例えば、半導体基板にどのような機能領域を幾つ形成するかは、製造しようとする半導体装置に求められ機能や性能等に応じて、あるいは製造しようとする半導体装置の用途等に応じて、適宜選定可能である。また、半導体基板上に構築される集積回路での配線は、デュアルダマシン配線とする他にシングルダマシン配線とすることもできる。本発明の半導体装置の製造方法については、上述した以外にも種々の変形、修飾、組合せ等が可能である。
【００５７】
また、選択的アニーリングが行われる半導体基板、すなわち層間絶縁膜の元となる電気絶縁膜４０Ａ（図２参照）まで形成された半導体基板は、自ら作製してもよいし、他で作製されたものを購入してもよい。
【００５８】
図２に示した電気絶縁膜４０Ａまで形成された半導体基板１０を自ら作製する場合には、まず、図４−１に示すように、所定箇所に活性領域３，５および素子分離領域７が形成されたシリコンウェハ１上にゲート絶縁膜１１，２１（図２参照）の元となるシリコン酸窒化物膜ＯＮと、ゲート電極１３，２３の元となるポリシリコン膜ＰＬ（不純物がドープされたもの）とを形成する。シリコン酸窒化物膜ＯＮは、例えば、シリコンウェハ１に酸化性雰囲気中で熱処理を施してその表面に熱酸化膜（シリコン酸化物膜）を成長させた後、当該熱酸化膜をプラズマ窒化処理等の方法で窒化することにより形成される。また、ポリシリコン膜ＰＬは、例えば、ＰＶＤ法またはＣＶＤ法によってアンドープのポリシリコン膜を成膜した後に当該ポリシリコン膜の所定箇所にＰ型またはＮ型の不純物を添加し、活性化することで形成される。
【００５９】
次いで、上記のシリコン酸窒化物膜ＯＮおよびポリシリコン膜ＰＬをそれぞれパターニングして、図４−２に示すように、ゲート絶縁膜１１と、ゲート電極１３（図２参照）の元となるポリシリコン電極１３Ａとを得る。なお、図４−２には現れていないが、他のゲート電極やポリシリコン電極も、ゲート絶縁膜１１またはポリシリコン電極１３Ａと一緒に形成される。
【００６０】
また、ポリシリコン電極１３Ａが形成された後のシリコンウェハ１上に所定形状のイオン注入マスクを設けてから当該シリコンウェハ１にＰ型不純物を注入し、活性化させて、図４−２に示すように、各エクステンション領域１９（図２参照）の元となる不純物拡散領域１９Ａ，１９Ａを得る。さらに、シリコンウェハ１上に所定形状のイオン注入マスクを設けてから当該シリコンウェハ１にＮ型不純物を注入し、活性化させて、図４−２に示すように、各エクステンション領域２９，２９（図２参照）の元となる不純物拡散領域２９Ａ，２９Ａを得る。ただし、図４−２には、１つの不純物拡散領域２９Ａのみが現れている。
【００６１】
なお、シリコン酸化物膜ＯＮおよびポリシリコン膜ＰＬ（図４−１参照）のパターニングは、例えば、ポリシリコン膜ＰＬ上に所定形状のエッチングマスクを設けてから当該ポリシリコン膜ＰＬおよびシリコン酸化物膜ＯＮをこの順番でエッチングすることにより行われ、上記のエッチングマスクはシリコン酸化物膜ＯＮのパターニング後に除去される。
【００６２】
次に、各ゲート絶縁膜および各ポリシリコン電極をそれぞれ覆うようにして、オフセットスペーサ膜ＯＳ（図２参照）の元となる無機絶縁膜、およびサイドウォールスペーサＳＷ（図２参照）の元となる無機絶縁膜をこの順番で例えばＣＶＤ法により成膜して半導体基板１０上に積層した後、これらの膜をエッチバックする。これにより、図４−３に示すように、各オフセットスペーサ膜ＯＳおよび各サイドウォールスペーサＳＷが得られる。
【００６３】
また、シリコンウェハ１上に所定形状のイオン注入マスクを設けてから当該シリコンウェハ１にＰ型不純物を注入し、活性化させて、図４−３に示すように、ソース領域１５（図２参照）の元となる不純物拡散領域１５Ａと、ドレイン領域１７（図２参照）の元となる不純物拡散領域１７Ａとを得る。さらに、シリコンウェハ１上に所定形状のイオン注入マスクを設けてから当該シリコンウェハ１にＮ型不純物を注入し、活性化させて、ソース領域２５（図２参照）の元となる不純物拡散領域、およびドレイン領域２７（図２参照）の元となる不純物拡散領域を得る。図４−３には、ソース領域２５およびドレイン領域２７それぞれの元となる不純物拡散領域のうち、ドレイン領域２７の元となる不純物拡散領域２７Ａのみが現れている。
【００６４】
各不純物拡散領域１５Ａ，１７Ａの形成に伴って、図４−２に示した各不純物拡散領域１９Ａ，１９Ａにおけるポリシリコン電極１３Ａ側の端部がエクステンション領域１９（図４−３参照）として残る。同様に、ソース領域２５およびドレイン領域２７それぞれの元となる不純物拡散領域の形成に伴って、図２に示した各エクステンション領域２９、２９が形成される。
【００６５】
次いで、各ポリシリコン電極、各オフセットスペーサ膜、各サイドウォールスペーサ、および半導体基板の表面をそれぞれ覆うようにして、ニッケルシリサイド層Ｓ（図２参照）の原料となるニッケル膜を成膜し、所定の温度で熱処理して当該ニッケル膜と各ポリシリコン電極とを反応させると共に、当該ニッケル膜とソース領域およびドレイン領域それぞれの元となる不純物拡散領域とを反応させる。反応に寄与しなかった残余のニッケル膜は、エッチングにより除去する。
【００６６】
図４−４に示すように、上記の反応によりポリシリコン電極１３Ａがその上面側から所定の深さに亘ってニッケルシリサイド化されてニッケルシリサイド層Ｓが形成され、ゲート電極１３になる。また、ソース領域の元となる不純物拡散領域１５Ａ（図４−３参照）およびドレイン領域の元となる不純物拡散領域１７Ａ（図４−３参照）がそれぞれ上面側から所定の深さに亘ってニッケルシリサイド化され、ニッケルシリサイド層Ｓを有するソース領域１５と、ニッケルシリサイド層Ｓを有するドレイン領域１７とが得られる。なお、図４−４には現れていないが、他のポリシリコン電極や不純物拡散領域も同様にニッケルシリサイド化されて、所定のゲート電極、ソース領域、またはドレイン領域になる。
【００６７】
次に、図４−５に示すように、例えばＣＶＤ法によりライナーストレス膜３５を成膜する。そして、このライナーストレス膜３５上にシリコン酸化物等の電気絶縁材料を等方的に堆積させ、熱処理により緻密化した後に化学的機械研磨により平坦化して、図４−６に示すように、層間絶縁膜の元となる電気絶縁膜４０Ａを得る。このようにして電気絶縁膜４０Ａまで形成することにより、シリコンウェハ１上にシステムオンチップの中間製品１００Ａ（図１参照）が形成されて、選択的アニーリングが行われる半導体基板１０（図１参照）が得られる。
【図面の簡単な説明】
【００６８】
【図１】本発明の半導体装置の製造方法で選択的アニーリングが行われる半導体基板の一例を概略的に示す平面図である。
【図２】図１に示した半導体基板に形成されているシステムオンチップの中間製品を概略的に示す断面図である。
【図３−１】本発明の半導体装置の製造方法に基づいて半導体装置を製造する過程で形成される第１層間絶縁膜および該第１層間絶縁膜に設けられたコンタクトプラグそれぞれの一例を概略的に示す断面図である。
【図３−２】本発明の半導体装置の製造方法に基づいて製造される半導体装置の一例を概略的に示す断面図であると共に、本発明の半導体装置の一例を概略的に示す断面図でもある。
【図４−１】本発明の半導体装置の製造方法で選択的アニーリングが行われる半導体基板を作製する際の一工程を概略的に示す断面図である。
【図４−２】本発明の半導体装置の製造方法で選択的アニーリングが行われる半導体基板を作製する際の他の工程を概略的に示す断面図である。
【図４−３】本発明の半導体装置の製造方法で選択的アニーリングが行われる半導体基板を作製する際の更に他の工程を概略的に示す断面図である。
【図４−４】本発明の半導体装置の製造方法で選択的アニーリングが行われる半導体基板を作製する際の更に他の工程を概略的に示す断面図である。
【図４−５】本発明の半導体装置の製造方法で選択的アニーリングが行われる半導体基板を作製する際の更に他の工程を概略的に示す断面図である。
【図４−６】本発明の半導体装置の製造方法で選択的アニーリングが行われる半導体基板を作製する際の更に他の工程を概略的に示す断面図である。
【符号の説明】
【００６９】
１  シリコンウェハ
１０  半導体基板
１１，２１  ゲート絶縁膜（シリコン酸化物膜）
１３，２３  ゲート電極
１５，２５  ソース領域
１７，２７  ドレイン領域
２０Ｐ  表面チャネル型のＰチャネルＭＩＳトランジスタ
３０Ｎ  表面チャネル型のＮチャネルＭＩＳトランジスタ
３２Ｎ  埋め込みチャネル型のＮチャネルＭＩＳトランジスタ
４０Ａ  層間絶縁膜の元となる電気絶縁膜
４０  層間絶縁膜（第１層間絶縁膜）
５０  第２層間絶縁膜
６０  第３層間絶縁膜
１００Ａ  システムオンチップの中間品
１００  半導体装置（システムオンチップ）
Ｓ  ニッケルシリサイド層
ＭＲ  記憶部用領域（第１機能領域）
ＬＲ  論理回路部（第２機能領域）
ＬＢ  レーザ光
【図１】
2008218726.tif 000003
【図２】
2008218726.tif 000004
【図３−１】
2008218726.tif 000005
【図３−２】
2008218726.tif 000006
【図４−１】
2008218726.tif 000007
【図４−２】
2008218726.tif 000008
【図４−３】
2008218726.tif 000009
【図４−４】
2008218726.tif 000010
【図４−５】
2008218726.tif 000011
【図４−６】
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