(57)【要約】【課題】信頼性の高い半導体装置を実現する。【解決手段】例えば、半導体装置に含まれる不揮発性メモリの各メモリセルを、Ｐウェル（ＰＷ）内に形成されたソース（ＳＯ）、ドレイン（ＤＲ）と、ソース（ＳＯ）、ドレイン（ＤＲ）の間のＰウェル上にトンネル絶縁膜（ＴＮＩ）を介して形成され、周囲から絶縁された記憶ノード（ＭＮ）と、記憶ノード（ＭＮ）上に層間絶縁膜（ＩＬＩ）を介して形成された制御ゲート（ＣＧ）とを含んだ構成とする。そして、このような構成に対し、チャネルホットエレクトロンによる書き込み動作を行う際には、Ｐウェル（ＰＷ）を電気的にフローティングにする。【選択図】図１
2008034497.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体ウェル内に形成され、第２導電型を示す第１ソース領域、第２ソース領域及び第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域の間の前記半導体ウェル上に第１絶縁膜を介して形成され、周囲からは絶縁された第１記憶ノードと、
前記第１ドレイン領域、或いは、前記第１ドレイン領域と電気的に結合する第２ドレイン領域と前記第２ソース領域の間の前記半導体ウェル上に第２絶縁膜を介して形成され、周囲からは絶縁された第２記憶ノードと、
前記第１記憶ノード上に第３絶縁膜を介して形成された第１電極と、
前記第２記憶ノード上に第４絶縁膜を介して形成された第２電極とを含み、
前記第１記憶ノードに対する書き込み動作の際には、
（ａ）前記第１電極に第１電位を与えることで前記第１記憶ノード下部が低抵抗状態にされ、
（ｂ）前記第２電極に第２電位を与えることで前記第２記憶ノード下部が高抵抗状態にされ、
（ｃ）前記第１記憶ノードの下部で前記第１ソース領域と前記第１ドレイン領域の間に電流を流すことで、発生するホットキャリアが前記第１記憶ノードに注入される半導体装置であって、
前記書き込み動作の際には、前記半導体ウェルが電気的にフローティングにされることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体ウェルを、前記書き込み動作の際には電気的にフローティングとし、消去、読み出し動作の際にはフローティングまたは所定の電位とすることができる電位制御回路と、
前記半導体ウェルと前記電位制御回路を電気的に接続する配線及びコンタクトとを含むことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体ウェルに所定の電位を供給するためのコンタクトおよび電位制御回路を備えず、
書き込み、消去、読み出しのいずれの動作の際にも、前記半導体ウェルが電気的にフローティングにされることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、さらに、
前記第１ソース領域と前記第１ドレイン領域の間の前記半導体ウェル上に第５絶縁膜を介して形成され、且つ、前記第１記憶ノードとは第６絶縁膜を介して隣接する第３電極を含み、
前記第１記憶ノードへの書き込み動作の際には、前記第３電極に第３電位を与えることで前記第３電極下部が中抵抗状態にされることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、さらに、
前記第１ソース領域と前記第１ドレイン領域の間の前記半導体ウェル上に第７絶縁膜を介して形成され、且つ、前記第３電極とは第８絶縁膜を介して隣接する第３記憶ノードを含むことを特徴とする半導体装置。
【請求項６】
第１導電型の半導体ウェル内に形成され、第２導電型の領域である複数のソース領域および複数のドレイン領域と、
前記複数のソース領域および複数のドレイン領域の中で、互いに隣接するソース領域とドレイン領域の間の前記半導体ウェル上に第１絶縁膜を介して形成された第１記憶ノードと、
前記第１記憶ノード上に第２絶縁膜を介して形成された第１電極と、
前記互いに隣接するソース領域とドレイン領域の間の前記半導体ウェル上に第３絶縁膜を介して形成され、前記第１記憶ノードとは第４絶縁膜を介して隣接配置された第２電極と、
前記複数のソース領域の一部に共通に接続される第１配線と、
前記複数のドレイン領域の一部に共通に接続される第２配線とを含み、
前記第１配線と前記第２配線の間に電位差を与えることで生じたホットキャリアを所望の前記第１記憶ノードに蓄える書き込み動作を行う際に、前記半導体ウェルは電気的にフローティングにされることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記半導体ウェルを、前記書き込み動作の際には電気的にフローティングとし、消去、読み出し動作の際にはフローティングまたは所定の電位とすることができる電位制御回路と、
前記半導体ウェルと前記電位制御回路を電気的に接続する配線及びコンタクトとを含むことを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記半導体ウェルに所定の電位を供給するためのコンタクトおよび電位制御回路を備えず、
書き込み、消去、読み出しのいずれの動作の際にも、前記半導体ウェルが電気的にフローティングにされることを特徴とする半導体装置。
【請求項９】
第１導電型の半導体ウェル内に形成され、第２導電型の領域である複数のソース領域および複数のドレイン領域と、
前記複数のソース領域および複数のドレイン領域の中で、互いに隣接するソース領域とドレイン領域の間の前記半導体ウェル上に第１絶縁膜を介して形成された第１記憶ノードと、
前記互いに隣接するソース領域とドレイン領域の間の前記半導体ウェル上に第２絶縁膜を介して形成された第２記憶ノードと、
前記互いに隣接するソース領域とドレイン領域の間の前記半導体ウェル上に第３絶縁膜を介して形成され、前記第１記憶ノードとは第４絶縁膜を介して隣接配置され、前記第２記憶ノードとは第５絶縁膜を介して隣接配置された第１電極と、
前記第１記憶ノード、前記第２記憶ノードおよび前記第１電極上にまたがり、第６絶縁膜を介して形成された第２電極と、
前記複数のソース領域の一部に共通に接続された第１配線と、
前記複数のドレイン領域の一部に共通に接続された第２配線とを含み、
前記第１配線と前記第２配線の間に電位差を与えることで生じたホットキャリアを所望の前記第１記憶ノードか前記第２記憶ノードに蓄える書き込み動作を行う際に、前記半導体ウェルが電気的にフローティングにされることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記半導体ウェルを、前記書き込み動作の際には電気的にフローティングとし、消去、読み出し動作の際にはフローティングまたは所定の電位とすることができる電位制御回路と、
前記半導体ウェルと前記電位制御回路を電気的に接続する配線及びコンタクトとを含むことを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記半導体ウェルに所定の電位を供給するためのコンタクトおよび電位制御回路を備えず、
書き込み、消去、読み出しのいずれの動作の際にも、前記半導体ウェルが電気的にフローティングにされることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電気的書き換えが可能な不揮発性メモリを含んだ半導体装置の高信頼化に有効な技術に関するものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能な不揮発性メモリのうち、一括消去が可能なものとしてフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、小型携帯情報機器の記憶装置として急速に需要が拡大している。大容量のデータを高速にかつ安心して扱えるよう、フラッシュメモリにはビットコストの低減、動作の高速化、および高信頼化が要求されている。
【０００３】
フラッシュメモリのうち、ＮＯＲ型やＡＮＤ型のフラッシュメモリの一部は、素子構造上の工夫や微細化、多ビット記憶の導入によってビットコストの低減を実現した上、チャネルホットエレクトロン注入方式によって、高速書き込みを実現している。
【０００４】
例えば特許文献１には、ビットコストの低減と高速書き込みとを同時に実現する技術が記載されている。ここでは、メモリアレイ内のビット線を反転層で構成することによって小面積メモリセルを実現し、ソースサイド−チャネルホットエレクトロン注入方式を採用することで高速書き込みを実現している。
【特許文献１】特開２００４−１５２９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、微細化や多ビット記憶などによって高密度化を行うと、ビットコストが低減する半面、データ破壊が起こりやすくなる。特に、前述したチャネルホットエレクトロン注入（以下、ＣＨＥ注入と略記する）書き込みを行う場合、同時に発生するホットホールによるデータ破壊が問題となる。
【０００６】
図１、２を用いて、これを詳しく説明する。図１は図２のＡ−Ａ’断面である。ＣＨＥ注入書き込みでは、図１のＰウェル（ＰＷ）に０Ｖ、制御ゲート（ＣＧ）に１５Ｖ程度、ソース（ＳＯ）に０Ｖ、ドレイン（ＤＲ）に５Ｖ程度の電圧を印加し、チャネルでホットエレクトロンを発生させ、記憶ノード（ＭＮ）に注入する。これは、図２で選択制御ゲート線（ＣＧＬ２）に１５Ｖ程度、ソース線（ＳＯＬ）に０Ｖ、選択ビット線（ＢＬ１）に５Ｖ程度を印加することに相当する。この際、非選択のセルに書き込みが起こらないよう、非選択制御ゲート線に０Ｖ程度、非選択ビット線に０Ｖ程度を印加しておく。すると、一部の非選択セル（ＢＬ１上の非選択セル）では、ドレイン（ＤＲ）に５Ｖ程度、制御ゲート（ＣＧ）に０Ｖ程度が印加される。
【０００７】
このような電圧条件では、ｐ型のＰウェル（ＰＷ）とｎ型のドレイン（ＤＲ）の間のｐｎ接合において、バンド間トンネルにより発生するホットホールが、低電位にある記憶ノード（ＭＮ）に注入され、データ破壊が起こる。このデータ破壊モードは“ドレインディスターブ”と呼ばれ、ＣＨＥ注入を行なう際の大きな問題となっている。また、ドレインディスターブは、微細化によりｐｎ接合の不純物分布が急峻になるほど、或いは、多ビット記憶を行い閾値（以下、Ｖｔｈと略記する）ウィンドウのマージンが小さくなるほど深刻になる。ＣＨＥ注入を適用する際は、ドレインディスターブを抑制することが課題となる。
【０００８】
そこで、本発明の目的は、このドレインディスターブを抑制し、半導体装置の信頼性を向上させる技術を提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明の半導体装置は、複数のメモリセルを含み、各メモリセルが、第１導電型の半導体ウェル内に形成され、第２導電型を示す第１及び第２拡散層と、第１拡散層と第２拡散層の間のウェル上に第１絶縁膜を介して形成され、周囲から絶縁された記憶ノードと、この記憶ノード上に第２絶縁膜を介して形成された第１電極とを含むものである。そして、このような構成において、第１拡散層と第２拡散層の間を流れるキャリアの一部を高エネルギー化し、これを記憶ノードに注入するという書き込み動作を行う際に、半導体ウェルを電気的にフローティングにすることが特徴となっている。これによって、非選択メモリセルでのドレインディスターブを低減でき、信頼性の高い半導体装置を実現できる。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、信頼性の高い半導体装置が実現可能となることである。
【発明を実施するための最良の形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
本実施の形態の半導体装置は、フラッシュメモリ等の電気的書き換えが可能な不揮発性メモリを含み、例えば、この不揮発性メモリが半導体基板上に単体で形成されているものや、プロセッサ等の論理回路などと共に半導体基板上に形成されているものである。そして、このような半導体装置における不揮発性メモリの部分に特徴を備えたものとなっている。以下、図１〜１０を用いて、この不揮発性メモリの詳細について説明する。
【００１６】
図１は、本発明の実施の形態１による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。図１において、半導体基板上に形成されたＰウェル（ＰＷ）内には、ｎ型不純物の打ち込みにより、ソース（ＳＯ）およびドレイン（ＤＲ）形成されている。また、Ｐウェル（ＰＷ）上には、トンネル絶縁膜（ＴＮＩ）を介して記憶ノード（ＭＮ）が形成されている。さらに、記憶ノード（ＭＮ）上には、層間絶縁膜（ＩＬＩ）を介して制御ゲート（ＣＧ）が形成されている。記憶ノード（ＭＮ）は周囲から絶縁され、フローティング状態になっている。
【００１７】
半導体基板、及びＰウェルは例えば、単結晶シリコンから成り、トンネル絶縁膜（ＴＮＩ）、層間絶縁膜（ＩＬＩ）は例えば、シリコン酸化膜から成る。また、記憶ノード（ＭＮ）は例えば、ｎ型多結晶シリコン、シリコン微粒子、窒化シリコンなどから成り、制御ゲート（ＣＧ）は例えば、ｎ型多結晶シリコンとタングステンの積層構造から成る。
【００１８】
図２は、本発明の実施の形態１による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図２で一点鎖線Ａ−Ａ’で示した断面が前記図１に対応する。
【００１９】
図２において、制御ゲート線（ＣＧＬ）は、メモリアレイの左右方向に延在している。ソース線（ＳＯＬ）は、メモリアレイの左右方向に延びており、アレイ端で１本に結合されている。また、ビット線（ＢＬ）はメモリアレイの上下方向に延在している。制御ゲート線（ＣＧＬ）は、例えば図１の制御ゲート（ＣＧ）が兼ねており、また、ソース線（ＳＯＬ）のうち、左右方向に延びている部分は例えば、図１のソース（ＳＯ）が兼ねている。ソース線（ＳＯＬ）のうち、上下方向に延びている部分、及びビット線（ＢＬ）は例えば、金属配線から成る。ビット線は図１のドレイン（ＤＲ）と電気的に接合されている。
【００２０】
図３は、図２のメモリアレイのレイアウト構成例を示す概略図である。図３では、Ｐウェル（ＰＷ）の上に図１のようなメモリセルがマトリクス状に配置されたメモリアレイの領域（ＡＲＹ＿ＡＲＥ）が形成されている。Ｐウェル（ＰＷ）には、メモリアレイの周囲を取り囲む形でコンタクト（ＣＯＮＴ）が形成されており、ＰＷに対して電圧を印加することができる。
【００２１】
次に、メモリの動作を説明する。
【００２２】
書き込みは、ＣＨＥ注入により行う。図４は、図１および図２の構成における書き込み条件の一例を示す説明図である。書き込みの際には、図４に示すように、図１の制御ゲート（ＣＧ）に１５Ｖ程度、ソース（ＳＯ）に０Ｖ、ドレイン（ＤＲ）に５Ｖ程度の電圧を印加し、チャネルのドレイン近傍でホットエレクトロンを発生させ、記憶ノード（ＭＮ）に注入する。これは、図２の選択制御ゲート線（ＣＧＬ２）に１５Ｖ程度、ソース線（ＳＯＬ）に０Ｖ、選択ビット線（ＢＬ１）に５Ｖ程度を印加することに相当する。
【００２３】
消去は、記憶ノード（ＭＮ）から制御ゲート（ＣＧ）またはＰウェル（ＰＷ）へのＦ−Ｎトンネル放出、或いは記憶ノード（ＭＮ）へのホットホール注入により行う。また、読出しは、ソース（ＳＯ）−ドレイン（ＤＲ）間を流れるチャネル電流を利用して、メモリセルトランジスタのＶｔｈ変化を検出することで行う。
【００２４】
このようなメモリ動作において、前述したＣＨＥ書き込みの際は、非選択のセルに書き込みが起こらないよう、図２の非選択制御ゲート線、非選択ビット線に０Ｖ程度を印加しておく。すると、一部の非選択セル（ＢＬ１上の非選択セル）では、ドレイン（ＤＲ）に５Ｖ程度、制御ゲート（ＣＧ）に０Ｖ程度が印加される。このような電圧条件では、ｐ型のＰウェル（ＰＷ）とｎ型のドレイン（ＤＲ）の間のｐｎ接合において、バンド間トンネルにより発生するホットホールが、低電位にある記憶ノード（ＭＮ）に注入され、ドレインディスターブが起こる。
【００２５】
そこで、本実施の形態１では、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【００２６】
これを図５のデータを用いて説明する。図５は、メモリセルのＶｔｈが７．５Ｖ程度になるまで書き込みを行ったあと、ドレインディスターブが起こる電圧ストレスを印加し、Ｖｔｈのストレス時間依存性を見たものである。黒塗りの四角がＰウェル電位（ＶＰＷ）を０Ｖとした場合で、白抜きの四角がＰウェルをフローティングにした場合である。Ｖｔｈが５Ｖから４．９Ｖになるまでの時間を寿命と定義すると、Ｐウェル電位（ＶＰＷ）が０Ｖの場合の６１７ｓに対し、Ｐウェルがフローティングの場合では７９９００ｓとなり、２桁以上も寿命が延びる。
【００２７】
また、図６は、多数のメモリセルを用いて、前述したドレインディスターブ抑制の効果を確かめたものである。書き込みを行ったあと、ドレインディスターブが起こる電圧ストレスを４００ｓ与え、Ｖｔｈを読み出している。図５と同様に、黒塗りの四角がＰウェル電位（ＶＰＷ）を０Ｖとした場合で、白抜きの四角がＰウェルをフローティングとした場合である。Ｐウェルをフローティングにすると、分布全体のＶｔｈ低下が小さくなるのに加え、１％程度のセルで見られる異常に大きなＶｔｈ低下が抑制される。Ｐウェル電位（ＶＰＷ）を０Ｖとした場合、１％程度のセルで異常に大きなＶｔｈ低下が見られるのは、シリコン基板中の結晶欠陥によりホットホールの発生が大きくなっているためと考えられる。Ｐウェルをフローティングとすることでドレイン（ＤＲ）との間の電圧を低減すると、結晶欠陥にかかる電界が緩和され、ホットホール注入が抑制されると考えられる。
【００２８】
図５、図６では、本実施の形態１の効果を説明したが、図７では、ＰウェルをフローティングとしてもＣＨＥ注入書き込みが劣化しないことを示す。図７は、Ｖｔｈ変化の書き込みパルス回数依存性を見たものである。黒塗りがＰウェル電圧（ＶＰＷ）を０Ｖとした場合で、白抜きがＰウェル（ＰＷ）をフローティングとした場合である。制御ゲート電圧（ＶＣＧ）が１４Ｖ、１５Ｖ、１６Ｖ、１７Ｖのいずれの場合においても、両者の間で書き込み特性に差異は見られない。これは、選択セルにおいては、制御ゲート（ＣＧ）及び記憶ノード（ＭＮ）が高電位にあり、Ｐウェル（ＰＷ）の状態に関わらずチャネル反転層が形成されるためと考えられる。すなわち、選択セルではソース（ＳＯ）、ドレイン（ＤＲ）の間のポテンシャル分布、電流量などがＰウェル（ＰＷ）の状態に依存しないためと考えられる。
【００２９】
以上、本実施の形態１の半導体装置では、Ｐウェル（ＰＷ）をフローティングとすることで、ドレインディスターブを受ける非選択セルにおいて、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、ホットホールの発生及び記憶ノード（ＭＮ）への注入が抑制される。一方、選択セルにおいては、チャネル反転層が形成されるため、ソース（ＳＯ）、ドレイン（ＤＲ）の間のポテンシャル分布、電流量などがＰウェル（ＰＷ）の状態に依存せず、ＣＨＥ注入書き込みは劣化しない。
【００３０】
消去、読み出し時のＰウェル（ＰＷ）は、フローティングとしても良いし、所定の電位としても良い。書き込み、消去、読み出し時のＰウェル（ＰＷ）状態の組み合わせとしては図８の条件（ａ）〜（ｄ）に示す４種類が考えられる。高速動作をさせやすいことから、スタンバイ時のＰウェル（ＰＷ）は読み出し時と同じ状態にしておくことが望ましいが、異なる状態としても良い。Ｐウェル（ＰＷ）をフローティングと所定電位の間で切換え制御するため、コンタクト（ＣＯＮＴ）には、図９に示すようにＰＷ電位制御回路（ＶＰＷ＿ＣＴＬ）が接続されている。
【００３１】
また、常にＰウェル（ＰＷ）をフローティングとする条件（ｄ）の場合、図１０に示すようにＰウェル（ＰＷ）の周囲のコンタクト（ＣＯＮＴ）及びＰＷ電位制御回路（ＶＰＷ＿ＣＴＬ）を省略しても良い。オンチップ用などで、特に読み出し動作を高速に行う必要がある場合、読み出し時のＰウェル（ＰＷ）が所定の電位にある条件（ａ）或いは（ｃ）が望ましい。大容量データ記録用などで、特にビットコストを低減する必要がある場合、Ｐウェル（ＰＷ）の周囲のコンタクト（ＣＯＮＴ）及びＰＷ電位制御回路（ＶＰＷ＿ＣＴＬ）を省略してチップ面積を低減できる条件（ｄ）が望ましい。また、特に書き込み動作を高速に行う必要がある場合、ベリファイ動作を高速にできることから、書き込み時と読み出し時のＰウェル（ＰＷ）の状態が同じである条件（ｂ）或いは（ｄ）が望ましい。
【００３２】
本実施の形態、及び本発明の他の全ての実施の形態における各部の材料は、本明細書に記述した例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。本実施の形態、及び本発明の他の全ての実施の形態では、記憶ノード（ＭＮ）に電子を注入することを書き込みと呼び、記憶ノード（ＭＮ）から電子を放出すること、或いは記憶ノード（ＭＮ）へホールを注入することを消去と呼んでいるが、逆の呼び方をしても良い。また、ウェルをｐ型とするＮＭＯＳ型フラッシュメモリを例に説明をしているが、ウェルをｎ型とするＰＭＯＳ型フラッシュメモリとしても良い。その場合、電位やキャリアの正負は適宜読み換える必要がある。
【００３３】
（実施の形態２）
図１１、１２を用いて、本発明の実施の形態２の半導体装置について説明する。本実施の形態２の半導体装置は、それに含まれる不揮発性メモリのメモリアレイ構成が実施の形態１と異なるものである。
【００３４】
図１１は、本発明の実施の形態２による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図１１で一点鎖線Ａ−Ａ’で示した断面が前記図１に対応する。前記実施の形態１では、ソース線（ＳＯＬ）がメモリアレイの左右方向に延び、アレイ端で１本に結合されているが、本実施の形態２では、ドレイン線（ＤＲＬ）がメモリアレイの左右方向に延び、アレイ端で１本に結合されている。ドレイン線（ＤＲＬ）のうち、左右方向に延びている部分は例えば、図１のドレイン（ＤＲ）が兼ねている。ドレイン線（ＤＲＬ）のうち、上下方向に延びている部分、及びビット線（ＢＬ）は例えば、金属配線から成る。ビット線は図１のソース（ＳＯ）と電気的に接合されている。
【００３５】
このようなアレイ構成の違いにより、書き込み時の電圧印加の仕方も図４と図１２のように異なる。前記実施の形態１では、図４のようにソース線（ＳＯＬ）及び非選択ビット線に０Ｖ程度、選択ビット線に５Ｖ程度を印加していたが、本実施の形態２では、図１２のようにドレイン線（ＤＲＬ）及び非選択ビット線に５Ｖ程度、選択ビット線に０Ｖ程度を印加する。
【００３６】
本実施の形態２の半導体装置は、以上の違いを除けば実施の形態１と同じである。
【００３７】
本実施の形態２でも、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【００３８】
（実施の形態３）
図１３、１４を用いて、本発明の実施の形態３の半導体装置について説明する。本実施の形態３の半導体装置は、それに含まれる不揮発性メモリのメモリアレイ構成が実施の形態１と異なるものである。
【００３９】
図１３は、本発明の実施の形態３による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図１３で一点鎖線Ａ−Ａ’で示した断面が前記図１に対応する。前記実施の形態１では、ソース線（ＳＯＬ）がメモリアレイの左右方向に延び、アレイ端で１本に結合されているが、本実施の形態３では、ソース線が存在しない。代わりに、隣接ビット線（ＢＬ）をソース線として用いる。ビット線（ＢＬ）は例えば、ｎ型不純物を打ち込んだ拡散層から成り、図１のソース（ＳＯ）、ドレイン（ＤＲ）を兼ねている。
【００４０】
このようなアレイ構成の違いにより、書き込み時の電圧印加の仕方も図４と図１４のように異なる。前記実施の形態１では、図４のようにソース線（ＳＯＬ）及び非選択ビット線に０Ｖ程度、選択ビット線に５Ｖ程度を印加していたが、本実施の形態３では、図１４のようにドレイン（ＤＲ）側の選択ビット線に５Ｖ程度、ソース（ＳＯ）側の選択ビット線に０Ｖ程度を印加する。非選択ビット線は、非選択セルに対して書き込みが起こらないような状態、例えばフローティングとする。
【００４１】
本実施の形態３の半導体装置は、以上の違いを除けば実施の形態１の半導体装置と同じである。
【００４２】
本実施の形態３でも、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【００４３】
（実施の形態４）
図１５〜１７を用いて、本発明の実施の形態４の半導体装置について説明する。本実施の形態４の半導体装置は、それに含まれる不揮発性メモリのメモリセル構造、アレイ構成、及びＣＨＥ注入時のホットエレクトロン発生場所において実施の形態１と異なるものである。
【００４４】
図１５は、本発明の実施の形態４による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。図１５において、半導体基板上に形成されたＰウェル（ＰＷ）内には、ｎ型不純物の打ち込みにより、ソース（ＳＯ）およびドレイン（ＤＲ）形成されている。また、Ｐウェル（ＰＷ）上には、トンネル絶縁膜（ＴＮＩ）を介して記憶ノード（ＭＮ）が形成され、ゲート絶縁膜（ＧＩ）を介してサイドゲート（ＳＧ）が形成されている。記憶ノード（ＭＮ）とサイドゲート（ＳＧ）の間は、サイド絶縁膜（ＳＩ）によって絶縁されている。さらに、記憶ノード（ＭＮ）上には、層間絶縁膜（ＩＬＩ）を介して制御ゲート（ＣＧ）が形成されている。記憶ノード（ＭＮ）は周囲から絶縁され、フローティング状態になっている。
【００４５】
半導体基板、及びＰウェルは例えば、単結晶シリコンから成り、トンネル絶縁膜（ＴＮＩ）、層間絶縁膜（ＩＬＩ）、ゲート絶縁膜（ＧＩ）、サイド絶縁膜（ＳＩ）は例えば、シリコン酸化膜から成る。また、記憶ノード（ＭＮ）は例えば、ｎ型多結晶シリコン、シリコン微粒子、窒化シリコンなどから成り、サイドゲート（ＳＧ）は例えば、ｎ型多結晶シリコンから成る。制御ゲート（ＣＧ）は例えば、ｎ型多結晶シリコンとタングステンの積層構造から成る。
【００４６】
このように、本実施の形態４でのメモリセル構造は、サイドゲート（ＳＧ）が存在することが前記実施の形態１と異なる。
【００４７】
図１６は、本発明の実施の形態４による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図１６で一点鎖線Ｂ−Ｂ’で示した断面が前記図１５に対応する。図１６において、制御ゲート線（ＣＧＬ）、サイドゲート線（ＳＧＬ）は、メモリアレイの左右方向に延在している。ソース線（ＳＯＬ）は、メモリアレイの左右方向に延びており、アレイ端で１本に結合されている。また、ビット線（ＢＬ）はメモリアレイの上下方向に延在している。
【００４８】
制御ゲート線（ＣＧＬ）は、例えば前記の制御ゲート（ＣＧ）が兼ねており、サイドゲート線（ＳＧＬ）は、例えば前記のサイドゲート（ＳＧ）が兼ねている。また、ソース線（ＳＯＬ）のうち、左右方向に延びている部分は例えば、前記のソース（ＳＯ）が兼ねている。ソース線（ＳＯＬ）のうち、上下方向に延びている部分、及びビット線（ＢＬ）は例えば、金属配線から成る。ビット線はドレイン（ＤＲ）と電気的に接合されている。
【００４９】
このように、本実施の形態４でのメモリアレイ構成は、サイドゲート線（ＳＧＬ）が存在することが前記実施の形態１と異なる。
【００５０】
次に、メモリの動作を説明する。
【００５１】
書き込みは、ＣＨＥ注入のうち特にソースサイド注入（ＳＳＩ）と呼ばれる方法により行う。図１７は、図１５および図１６の構成における書き込み条件の一例を示す説明図である。書き込みの際には、図１７に示すように、図１５の制御ゲート（ＣＧ）に１５Ｖ程度、サイドゲート（ＳＧ）にＶｔｈ程度、ソース（ＳＯ）に０Ｖ、ドレイン（ＤＲ）に５Ｖ程度の電圧を印加し、サイドゲート（ＳＧ）下と記憶ノード（ＭＮ）下の間のチャネルでホットエレクトロンを発生させ、記憶ノード（ＭＮ）に注入する。これは、図１６の選択制御ゲート線（ＣＧＬ２）に１５Ｖ程度、選択サイドゲート線（ＳＧＬ２）にＶｔｈ程度、ソース線（ＳＯＬ）に０Ｖ、選択ビット線（ＢＬ１）に５Ｖ程度を印加することに相当する。
【００５２】
消去は、記憶ノード（ＭＮ）から制御ゲート（ＣＧ）、サイドゲート（ＳＧ）、またはＰウェル（ＰＷ）へのＦ−Ｎトンネル放出、或いは記憶ノード（ＭＮ）へのホットホール注入により行う。読出しは、ソース（ＳＯ）−ドレイン（ＤＲ）間を流れるチャネル電流を利用して、メモリセルトランジスタのＶｔｈ変化を検出することで行う。
【００５３】
このように、本実施の形態４でのメモリ動作は、サイドゲート（ＳＧ）下と記憶ノード（ＭＮ）下の間のチャネルでホットエレクトロンを発生させることが前記実施の形態１と異なる。
【００５４】
ここで、図１７に示すように、ＣＨＥ書き込みの際は、非選択のセルに書き込みが起こらないよう、図１６の非選択制御ゲート線、非選択サイドゲート線、非選択ビット線に０Ｖ程度を印加しておく。すると、一部の非選択セル（ＢＬ１上の非選択セル）では、ドレイン（ＤＲ）に５Ｖ程度、制御ゲート（ＣＧ）に０Ｖ程度が印加される。このような電圧条件では、ｐ型のＰウェル（ＰＷ）とｎ型のドレイン（ＤＲ）の間のｐｎ接合において、バンド間トンネルにより発生するホットホールが、低電位にある記憶ノード（ＭＮ）に注入され、ドレインディスターブが起こる。
【００５５】
そこで、本実施の形態４では、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【００５６】
消去、読み出し時のＰウェル（ＰＷ）は、フローティングとしても良いし、所定の電位としても良いが、オンチップ用などで特に読み出し動作を高速に行う必要がある場合は、読出し時のＰウェル（ＰＷ）を所定の電位としておくことが望ましい。
【００５７】
本実施の形態４の半導体装置は、以上の違いを除けば実施の形態１と同じである。
【００５８】
（実施の形態５）
図１８、１９を用いて、本発明の実施の形態５の半導体装置について説明する。本実施の形態５の半導体装置は、それに含まれる不揮発性メモリのメモリアレイ構成において実施の形態４と異なるものである。
【００５９】
図１８は、本発明の実施の形態５による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図１８で一点鎖線Ｂ−Ｂ’で示した断面が前記図１５に対応する。前記実施の形態４では、ソース線（ＳＯＬ）がメモリアレイの左右方向に延び、アレイ端で１本に結合されているが、本実施の形態５では、ドレイン線（ＤＲＬ）がメモリアレイの左右方向に延び、アレイ端で１本に結合されている。ドレイン線（ＤＲＬ）のうち、左右方向に延びている部分は例えば、図１５のドレイン（ＤＲ）が兼ねている。ドレイン線（ＤＲＬ）のうち、上下方向に延びている部分、及びビット線（ＢＬ）は例えば、金属配線から成る。ビット線は図１５のソース（ＳＯ）と電気的に接合されている。
【００６０】
このようなアレイ構成の違いにより、書き込み時の電圧印加の仕方も図１７と図１９のように異なる。前記実施の形態４では、図１７のようにソース線（ＳＯＬ）及び非選択ビット線に０Ｖ程度、選択ビット線に５Ｖ程度を印加していたが、本実施の形態５では、図１９のようにドレイン線（ＤＲＬ）及び非選択ビット線に５Ｖ程度、選択ビット線に０Ｖ程度を印加する。
【００６１】
本実施の形態５の半導体装置は、以上の違いを除けば実施の形態４と同じである。
【００６２】
本実施の形態５でも、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【００６３】
（実施の形態６）
図２０、２１を用いて、本発明の実施の形態６の半導体装置について説明する。本実施の形態６の半導体装置は、それに含まれる不揮発性メモリのメモリアレイ構成において実施の形態４と異なるものである。
【００６４】
図２０は、本発明の実施の形態６による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図２０で一点鎖線Ｂ−Ｂ’で示した断面が前記図１５に対応する。前記実施の形態４では、ソース線（ＳＯＬ）がメモリアレイの左右方向に延び、アレイ端で１本に結合されているが、本実施の形態６では、ソース線が存在しない。代わりに、隣接ビット線（ＢＬ）をソース線として用いる。ビット線（ＢＬ）は例えば、ｎ型不純物を打ち込んだ拡散層から成り、図１５のソース（ＳＯ）、ドレイン（ＤＲ）を兼ねている。
【００６５】
このようなアレイ構成の違いにより、書き込み時の電圧印加の仕方も図１７と図２１のように異なる。前記実施の形態４では、図１７のようにソース線（ＳＯＬ）及び非選択ビット線に０Ｖ程度、選択ビット線に５Ｖ程度を印加していたが、本実施の形態６では、図２１のようにドレイン（ＤＲ）側の選択ビット線に５Ｖ程度、ソース（ＳＯ）側の選択ビット線に０Ｖ程度を印加する。非選択ビット線は、非選択セルに対して書き込みが起こらないような状態、例えばフローティングとする。
【００６６】
本実施の形態６の半導体装置は、以上の違いを除けば実施の形態４と同じである。
【００６７】
本実施の形態６でも、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【００６８】
（実施の形態７）
図２２〜２４を用いて、本発明の実施の形態７の半導体装置について説明する。本実施の形態７の半導体装置は、それに含まれる不揮発性メモリのメモリセル構造、メモリアレイの構成、及びＣＨＥ注入時のホットエレクトロン発生場所において実施の形態１と異なるものである。
【００６９】
図２２は、本発明の実施の形態７による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。図２２において、半導体基板上に形成されたＰウェル（ＰＷ）内には、ｎ型不純物の打ち込みにより、ソース（ＳＯ）およびドレイン（ＤＲ）形成されている。また、Ｐウェル（ＰＷ）上には、トンネル絶縁膜（ＴＮＩ）を介して記憶ノード（ＭＮ）が形成され、ゲート絶縁膜（ＧＩ）を介してサイドゲート（ＳＧ）が形成されている。サイドゲート（ＳＧ）は記憶ノード（ＭＮ）に覆いかぶさるような形状をしている。記憶ノード（ＭＮ）とサイドゲート（ＳＧ）の間は、サイド絶縁膜（ＳＩ）、層間絶縁膜（ＩＬＩ）によって絶縁されている。記憶ノード（ＭＮ）は周囲から絶縁され、フローティング状態になっている。
【００７０】
半導体基板、及びＰウェルは例えば、単結晶シリコンから成り、トンネル絶縁膜（ＴＮＩ）、層間絶縁膜（ＩＬＩ）、ゲート絶縁膜（ＧＩ）、サイド絶縁膜（ＳＩ）は例えば、シリコン酸化膜から成る。また、記憶ノード（ＭＮ）は例えば、ｎ型多結晶シリコンから成り、サイドゲート（ＳＧ）は例えば、ｎ型多結晶シリコンから成る。制御ゲート（ＣＧ）は例えばｎ型多結晶シリコンとタングステンの積層構造から成る。
【００７１】
このように、本実施の形態７でのメモリセル構造は、サイドゲート（ＳＧ）が存在し、制御ゲート（ＣＧ）が存在しないことが前記実施の形態１と異なる。
【００７２】
図２３は、本発明の実施の形態７による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図２３で一点鎖線Ｃ−Ｃ’で示した断面が前記図２２に対応する。
【００７３】
サイドゲート線（ＳＧＬ）は、メモリアレイの左右方向に延在している。ソース線（ＳＯＬ）は、メモリアレイの左右方向に延びており、アレイ端で１本に結合されている。また、ビット線（ＢＬ）はメモリアレイの上下方向に延在している。サイドゲート線（ＳＧＬ）は、例えば前記のサイドゲート（ＳＧ）が兼ねている。また、ソース線（ＳＯＬ）のうち、左右方向に延びている部分は例えば、前記のソース（ＳＯ）が兼ねている。ソース線（ＳＯＬ）のうち、上下方向に延びている部分、及びビット線（ＢＬ）は例えば、金属配線から成る。ビット線はドレイン（ＤＲ）と電気的に接合されている。
【００７４】
このように、本実施の形態７でのメモリアレイ構成は、サイドゲート線（ＳＧＬ）が存在し、制御ゲート線（ＣＧＬ）が存在しないことが前記実施の形態１と異なる。
【００７５】
次に、メモリの動作を説明する。
【００７６】
書き込みは、ＣＨＥ注入のうち特にソースサイド注入（ＳＳＩ）と呼ばれる方法により行う。図２４は、図２２および図２３の構成における書き込み条件の一例を示す説明図である。書き込みの際には、図２４に示すように、図２２のサイドゲート（ＳＧ）にＶｔｈ程度、ソース（ＳＯ）に０Ｖ、ドレイン（ＤＲ）に１０Ｖ程度の電圧を印加し、サイドゲート（ＳＧ）下と記憶ノード（ＭＮ）下の間のチャネルでホットエレクトロンを発生させ、記憶ノード（ＭＮ）に注入する。これは、図２３の選択サイドゲート線（ＳＧＬ２）にＶｔｈ程度、ソース線（ＳＯＬ）に０Ｖ、選択ビット線（ＢＬ１）に１０Ｖ程度を印加することに相当する。
【００７７】
消去は、記憶ノード（ＭＮ）からサイドゲート（ＳＧ）へのＦ−Ｎトンネル放出により行う。読出しは、ソース（ＳＯ）−ドレイン（ＤＲ）間を流れるチャネル電流を利用して、メモリセルトランジスタのＶｔｈ変化を検出することで行う。
【００７８】
このように、本実施の形態７でのメモリ動作は、サイドゲート（ＳＧ）下と記憶ノード（ＭＮ）下の間のチャネルでホットエレクトロンを発生させることが前記実施の形態１と異なる。
【００７９】
ここで、図２４に示すように、ＣＨＥ書き込みの際は、非選択のセルに書き込みが起こらないよう、図２３の非選択サイドゲート線、非選択ビット線に０Ｖ程度を印加しておく。すると、一部の非選択セル（ＢＬ１上の非選択セル）では、ドレイン（ＤＲ）に１０Ｖ程度、サイドゲート（ＳＧ）に０Ｖ程度が印加される。このような電圧条件では、ｐ型のＰウェル（ＰＷ）とｎ型のドレイン（ＤＲ）の間のｐｎ接合において、バンド間トンネルにより発生するホットホールが、低電位にある記憶ノード（ＭＮ）に注入され、ドレインディスターブが起こる。
【００８０】
そこで、本実施の形態７では、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【００８１】
消去、読み出し時のＰウェル（ＰＷ）は、フローティングとしても良いし、所定の電位としても良いが、オンチップ用などで特に読み出し動作を高速に行う必要がある場合は、読出し時のＰウェル（ＰＷ）を所定の電位としておくことが望ましい。
【００８２】
本実施の形態７の半導体装置は、以上の違いを除けば実施の形態１と同じである。
【００８３】
（実施の形態８）
図２５、２６を用いて、本発明の実施の形態８の半導体装置について説明する。本実施の形態８の半導体装置は、それに含まれる不揮発性メモリのメモリアレイ構成において実施の形態７と異なるものである。
【００８４】
図２５は、本発明の実施の形態８による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図２５で一点鎖線Ｃ−Ｃ’で示した断面が前記図２２に対応する。前記実施の形態７では、ソース線（ＳＯＬ）がメモリアレイの左右方向に延び、アレイ端で１本に結合されているが、本実施の形態８では、ドレイン線（ＤＲＬ）がメモリアレイの左右方向に延び、アレイ端で１本に結合されている。ドレイン線（ＤＲＬ）のうち、左右方向に延びている部分は例えば、図２２のドレイン（ＤＲ）が兼ねている。ドレイン線（ＤＲＬ）のうち、上下方向に延びている部分、及びビット線（ＢＬ）は例えば、金属配線から成る。ビット線は図２２のソース（ＳＯ）と電気的に接合されている。
【００８５】
このようなアレイ構成の違いにより、書き込み時の電圧印加の仕方も図２４と図２６のように異なる。前記実施の形態７では、図２４のようにソース線（ＳＯＬ）及び非選択ビット線に０Ｖ程度、選択ビット線に１０Ｖ程度を印加していたが、本実施の形態８では、図２６のようにドレイン線（ＤＲＬ）及び非選択ビット線に１０Ｖ程度、選択ビット線に０Ｖ程度を印加する。
【００８６】
本実施の形態８の半導体装置は、以上の違いを除けば実施の形態７と同じである。
【００８７】
本実施の形態８でも、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【００８８】
（実施の形態９）
図２７、２８を用いて、本発明の実施の形態９の半導体装置について説明する。本実施の形態９の半導体装置は、それに含まれる不揮発性メモリのメモリアレイ構成において実施の形態７と異なるものである。
【００８９】
図２７は、本発明の実施の形態９による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図２７で一点鎖線Ｃ−Ｃ’で示した断面が前記図２２に対応する。前記実施の形態７では、ソース線（ＳＯＬ）がメモリアレイの左右方向に延び、アレイ端で１本に結合されているが、本実施の形態９では、ソース線が存在しない。代わりに、隣接ビット線（ＢＬ）をソース線として用いる。ビット線（ＢＬ）は例えば、ｎ型不純物を打ち込んだ拡散層から成り、図２２のソース（ＳＯ）、ドレイン（ＤＲ）を兼ねている。
【００９０】
このようなアレイ構成の違いにより、書き込み時の電圧印加の仕方も図２４と図２８のように異なる。前記実施の形態７では、図２４のようにソース線（ＳＯＬ）及び非選択ビット線に０Ｖ程度、選択ビット線に１０Ｖ程度を印加していたが、本実施の形態９では、図２８のようにドレイン（ＤＲ）側の選択ビット線に１０Ｖ程度、ソース（ＳＯ）側の選択ビット線に０Ｖ程度を印加する。非選択ビット線は、非選択セルに対して書き込みが起こらないような状態、例えばフローティングとする。
【００９１】
本実施の形態９の半導体装置は、以上の違いを除けば実施の形態７と同じである。
【００９２】
本実施の形態９でも、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【００９３】
（実施の形態１０）
図２９〜３２を用いて、本発明の実施の形態１０の半導体装置について説明する。本実施の形態１０の半導体装置は、それに含まれる不揮発性メモリのメモリセル構造、メモリアレイの構成、及びＣＨＥ注入時のホットエレクトロン発生場所において実施の形態１と異なるものである。
【００９４】
本実施の形態１０でのメモリセル構造は、図２９或いは図３０に示す通りである。
【００９５】
まず、図２９について説明する。図２９は、本発明の実施の形態１０による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。図２９に示すように、半導体基板上に形成されたＰウェル（ＰＷ）内には、ｎ型不純物の打ち込みにより、ソース（ＳＯ）およびドレイン（ＤＲ）形成されている。また、Ｐウェル（ＰＷ）上には、ボトム酸化膜（ＢＯＴＯＸ）を介して窒化シリコン（ＳＩＮ）が形成され、ゲート酸化膜（ＧＯＸ）を介してサイドゲート（ＳＧ）が形成されている。さらに、窒化シリコン（ＳＩＮ）上には、トップ酸化膜（ＴＯＰＯＸ）を介して制御ゲート（ＣＧ）が形成されている。サイドゲート（ＳＧ）は制御ゲート（ＣＧ）に覆いかぶさるような形状をしている。制御ゲート（ＣＧ）とサイドゲート（ＳＧ）の間は、サイド絶縁膜（ＳＯＸ）によって絶縁されている。窒化シリコン（ＳＩＮ）は周囲から絶縁され、フローティング状態になっている。
【００９６】
半導体基板、及びＰウェルは例えば、単結晶シリコンから成り、ボトム酸化膜（ＢＯＴＯＸ）、トップ酸化膜（ＴＯＰＯＸ）、ゲート酸化膜（ＧＯＸ）、サイド酸化膜（ＳＯＸ）は例えば、シリコン酸化膜から成る。また、サイドゲート（ＳＧ）は例えば、ｎ型多結晶シリコンとコバルトシリサイドの積層構造から成り、制御ゲート（ＣＧ）は例えば、ｎ型多結晶シリコンから成る。
【００９７】
次に、図３０について説明する。図３０は、本発明の実施の形態１０による半導体装置において、各メモリセルの図２９と異なる構造例を示す要部断面図である。図３０に示すように、半導体基板上に形成されたＰウェル（ＰＷ）内には、ｎ型不純物の打ち込みにより、ソース（ＳＯ）およびドレイン（ＤＲ）形成されている。また、Ｐウェル（ＰＷ）上には、ボトム酸化膜（ＢＯＴＯＸ）を介して窒化シリコン（ＳＩＮ）が形成され、ゲート酸化膜（ＧＯＸ）を介してサイドゲート（ＳＧ）が形成されている。さらに、窒化シリコン（ＳＩＮ）上には、トップ酸化膜（ＴＯＰＯＸ）を介して制御ゲート（ＣＧ）が形成されている。制御ゲート（ＣＧ）とサイドゲート（ＳＧ）の間は、ボトム酸化膜（ＢＯＴＯＸ）、窒化シリコン（ＳＩＮ）、トップ酸化膜（ＴＯＰＯＸ）が形成されている。窒化シリコン（ＳＩＮ）は周囲から絶縁され、フローティング状態になっている。
【００９８】
このように、本実施の形態１０でのメモリセル構造は、サイドゲート（ＳＧ）が存在することが前記実施の形態１と異なる。
【００９９】
図３１は、本発明の実施の形態１０による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図３１で一点鎖線Ｄ−Ｄ’で示した断面が前記図２９または図３０に対応する。
【０１００】
制御ゲート線（ＣＧＬ）及びサイドゲート線（ＳＧＬ）は、メモリアレイの左右方向に延在している。ソース線（ＳＯＬ）は、メモリアレイの左右方向に延びている。また、ビット線（ＢＬ）はメモリアレイの上下方向に延在している。サイドゲート線（ＳＧＬ）は、前記のサイドゲート（ＳＧ）が兼ねている。また、ソース線（ＳＯＬ）は、前記のソース（ＳＯ）が兼ねている。ビット線（ＢＬ）は例えば、金属配線から成り、ドレイン（ＤＲ）と電気的に接合されている。
【０１０１】
このように、本実施の形態１０でのメモリアレイ構成は、サイドゲート線（ＳＧＬ）が存在することが前記実施の形態１と異なる。
【０１０２】
次に、メモリの動作を説明する。
【０１０３】
書き込みは、ＣＨＥ注入のうち特にソースサイド注入（ＳＳＩ）と呼ばれる方法により行う。図３２は、図２９〜図３１の構成における書き込み条件の一例を示す説明図である。書き込みの際には、図３２に示すように、図２９または図３０の制御ゲート（ＣＧ）に１０Ｖ程度、サイドゲート（ＳＧ）にＶｔｈ程度、ソース（ＳＯ）に０Ｖ、ドレイン（ＤＲ）に５Ｖ程度の電圧を印加し、サイドゲート（ＳＧ）下と窒化シリコン（ＳＩＮ）下の間のチャネルでホットエレクトロンを発生させ、窒化シリコン（ＳＩＮ）に注入する。これは、図３１の選択制御ゲート線（ＣＧＬ０）に１０Ｖ程度、選択サイドゲート線（ＳＧＬ０）にＶｔｈ程度、選択ソース線（ＳＯＬ０）に０Ｖ、選択ビット線（ＢＬ０）に５Ｖ程度を印加することに相当する。
【０１０４】
消去は、窒化シリコン（ＳＩＮ）から制御ゲート（ＣＧ）、サイドゲート（ＳＧ）またはＰウェル（ＰＷ）へのＦ−Ｎトンネル放出、或いは、Ｐウェル（ＰＷ）とドレイン（ＤＲ）の間のｐｎ接合においてバンド間トンネルにより発生するホットホールを窒化シリコン（ＳＩＮ）に注入することにより行う（ドレインディスターブと同原理）。読出しは、ソース（ＳＯ）−ドレイン（ＤＲ）間を流れるチャネル電流を利用して、メモリセルトランジスタのＶｔｈ変化を検出することで行う。
【０１０５】
このように、本実施の形態１０でのメモリ動作は、サイドゲート（ＳＧ）下と窒化シリコン（ＳＩＮ）下の間のチャネルでホットエレクトロンを発生させることが前記実施の形態１と異なる。
【０１０６】
ここで、図３２に示すように、ＣＨＥ書き込みの際は、非選択のセルに書き込みが起こらないよう、図３１の非選択制御ゲート線、非選択サイドゲート線、非選択ビット線に０Ｖ程度を印加しておく。すると、一部の非選択セル（ＢＬ０の非選択セル）では、ドレイン（ＤＲ）に５Ｖ程度、制御ゲート（ＣＧ）に０Ｖ程度が印加される。このような電圧条件では、ｐ型のＰウェル（ＰＷ）とｎ型のドレイン（ＤＲ）の間のｐｎ接合において、バンド間トンネルにより発生するホットホールが、低電位にある記憶ノード（ＭＮ）に注入され、ドレインディスターブが起こる。
【０１０７】
そこで、本実施の形態１０では、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【０１０８】
消去、読み出し時のＰウェル（ＰＷ）は、フローティングとしても良いし、所定の電位としても良いが、Ｐウェル（ＰＷ）とドレイン（ＤＲ）の間のｐｎ接合においてバンド間トンネルにより発生するホットホールを注入して消去を行う場合は、消去時のＰウェル（ＰＷ）は所定の電位とすることが望ましい。また、オンチップ用などで特に読み出し動作を高速に行う必要がある場合は、読出し時のＰウェル（ＰＷ）を所定の電位としておくことが望ましい。
【０１０９】
本実施の形態１０の半導体装置は、以上の違いを除けば実施の形態１と同じである。
【０１１０】
（実施の形態１１）
図３３、３４を用いて、本発明の実施の形態１１の半導体装置について説明する。本実施の形態１１の半導体装置は、それに含まれる不揮発性メモリのメモリアレイ構成において実施の形態１０と異なる。
【０１１１】
図３３は、本発明の実施の形態１１による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図３３で一点鎖線Ｄ−Ｄ’で示した断面が前記図２９または図３０に対応する。前記実施の形態１０では、ソース線（ＳＯＬ）がメモリアレイの左右方向に延びているが、本実施の形態１１では、ドレイン線（ＤＲＬ）がメモリアレイの左右方向に延びている。ドレイン線（ＤＲＬ）は、図２９または図３０のドレイン（ＤＲ）が兼ねている。ビット線（ＢＬ）は例えば、金属配線から成り、図２９または図３０のソース（ＳＯ）と電気的に接合されている。
【０１１２】
このようなアレイ構成の違いにより、書き込み時の電圧印加の仕方も図３２と図３４のように異なる。前記実施の形態１０では、図３２のようにソース線（ＳＯＬ）及び非選択ビット線に０Ｖ程度、選択ビット線に５Ｖ程度を印加していたが、本実施の形態１１では、図３４のようにドレイン線（ＤＲＬ）及び非選択ビット線に５Ｖ程度、選択ビット線に０Ｖ程度を印加する。
【０１１３】
本実施の形態１１の半導体装置は、以上の違いを除けば実施の形態１０と同じである。
【０１１４】
本実施の形態１１でも、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【０１１５】
（実施の形態１２）
図３５〜３７を用いて、本発明の実施の形態１２の半導体装置について説明する。本実施の形態１２の半導体装置は、それに含まれる不揮発性メモリのメモリセル構造、メモリアレイの構成、及びＣＨＥ注入時のホットエレクトロン発生場所において実施の形態１と異なる。
【０１１６】
図３５は、本発明の実施の形態１２による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。図３５に示すように、半導体基板上に形成されたＰウェル（ＰＷ）内には、ｎ型不純物の打ち込みにより、ソース（ＳＯ）およびドレイン（ＤＲ）形成されている。また、Ｐウェル（ＰＷ）上には、トンネル絶縁膜（ＴＮＩ）を介して記憶ノード（ＭＮ）が形成され、ゲート絶縁膜（ＧＩ）を介して補助ゲート（ＡＧ）が形成されている。記憶ノード（ＭＮ）と補助ゲート（ＡＧ）の間は、サイド絶縁膜（ＳＩ）によって絶縁されている。さらに、記憶ノード（ＭＮ）上には、層間絶縁膜（ＩＬＩ）を介して制御ゲート（ＣＧ）が形成されている。記憶ノード（ＭＮ）は周囲から絶縁され、フローティング状態になっている。補助ゲート（ＡＧ）の下には、読み出し動作のときに反転層（ＩＬ）が形成される。
【０１１７】
半導体基板、及びＰウェルは例えば、単結晶シリコンから成り、トンネル絶縁膜（ＴＮＩ）、層間絶縁膜（ＩＬＩ）、ゲート絶縁膜（ＧＩ）、サイド絶縁膜（ＳＩ）は例えば、シリコン酸化膜から成る。また、記憶ノード（ＭＮ）は例えば、ｎ型多結晶シリコン、シリコン微粒子、窒化シリコンなどから成り、補助ゲート（ＡＧ）は例えば、ｎ型多結晶シリコンから成る。制御ゲート（ＣＧ）は例えば、ｎ型多結晶シリコンとタングステンの積層構造から成る。
【０１１８】
このように、本実施の形態１２でのメモリセル構造は、ソース（ＳＯ）−ドレイン（ＤＲ）間に記憶ノード（ＭＮ）が２つ、及び補助ゲート（ＡＧ）が存在することが前記実施の形態１と異なる。
【０１１９】
図３６は、本発明の実施の形態１２による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図３６で一点鎖線Ｅ−Ｅ’で示した断面が前記図３５に対応する。
【０１２０】
制御ゲート線（ＣＧＬ）は、メモリアレイの左右方向に延在している。補助ゲート線（ＡＧＬ）及びビット線（ＢＬ、ＢＬ’）はメモリアレイの上下方向に延在している。制御ゲート線（ＣＧＬ）は、前記の制御ゲート（ＣＧ）が兼ねている。また、ビット線（ＢＬ）は、前記のソース（ＳＯ）またはドレイン（ＤＲ）が兼ねている。ビット線（ＢＬ’）の破線部分は、前記の反転層（ＩＬ）が兼ねている。
【０１２１】
このように、本実施の形態１２でのメモリアレイ構成は、ビット線（ＢＬ）間に補助ゲート線（ＡＧＬ）が存在することが前記実施の形態１と異なる。
【０１２２】
次に、メモリの動作を説明する。
【０１２３】
書き込みは、ＣＨＥ注入のうち特にソースサイド注入（ＳＳＩ）と呼ばれる方法により行う。図３７は、図３５および図３６の構成における書き込み条件の一例を示す説明図である。書き込みの際には、図３７に示すように、図３５の制御ゲート（ＣＧ）に１５Ｖ程度、補助ゲート（ＡＧ）にＶｔｈ程度、ソース（ＳＯ）に０Ｖ、ドレイン（ＤＲ）に５Ｖ程度の電圧を印加し、補助ゲート（ＡＧ）下と記憶ノード（ＭＮ）下の間のチャネルでホットエレクトロンを発生させ、ドレイン（ＤＲ）寄りの記憶ノード（ＭＮ）に注入する。これは、図３６の選択制御ゲート線（ＣＧＬ０）に１５Ｖ程度、選択補助ゲート線（ＡＧＬ１）にＶｔｈ程度、ソース側の選択ビット線（ＢＬ１）に０Ｖ、ドレイン側の選択ビット線（ＢＬ２）に５Ｖ程度を印加することに相当する。
【０１２４】
消去は、記憶ノード（ＭＮ）から制御ゲート（ＣＧ）、補助ゲート（ＡＧ）、またはＰウェル（ＰＷ）へのＦ−Ｎトンネル放出、或いは記憶ノード（ＭＮ）へのホットホール注入により行う。読出しは、図３５の補助ゲート（ＡＧ）に３Ｖ程度を印加して形成される反転層（ＩＬ）（図３６のビット線（ＢＬ’））とドレイン（ＤＲ）或いはソース（ＳＯ）（図３６のビット線（ＢＬ））間を流れるチャネル電流を利用して、メモリセルトランジスタのＶｔｈ変化を検出することで行う。
【０１２５】
このように、本実施の形態１２でのメモリ動作は、補助ゲート（ＡＧ）下と記憶ノード（ＭＮ）下の間のチャネルでホットエレクトロンを発生させることが前記実施の形態１と異なる。
【０１２６】
ここで図３７に示すように、ＣＨＥ書き込みの際は、非選択のセルに書き込みが起こらないよう、図３６の非選択制御ゲート線、非選択補助ゲート線、非選択ビット線に０Ｖ程度を印加しておく。すると、一部の非選択セル（ＢＬ２上の非選択セル）では、ドレイン（ＤＲ）に５Ｖ程度、制御ゲート（ＣＧ）に０Ｖ程度が印加される。このような電圧条件では、ｐ型のＰウェル（ＰＷ）とｎ型のドレイン（ＤＲ）の間のｐｎ接合において、バンド間トンネルにより発生するホットホールが、低電位にある記憶ノード（ＭＮ）に注入され、ドレインディスターブが起こる。
【０１２７】
本実施の形態１２では、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【０１２８】
消去、読み出し時のＰウェル（ＰＷ）は、フローティングとしても良いし、所定の電位としても良いが、大容量データ記録用などで特にビットコストを低減する必要がある場合は、消去、読出し時のＰウェル（ＰＷ）もフローティングとし、Ｐウェル（ＰＷ）の周囲のコンタクト（ＣＯＮＴ）及びＰＷ電位制御回路を省略することが望ましい。
【０１２９】
本実施の形態１２の半導体装置は、以上の違いを除けば実施の形態１と同じである。
【０１３０】
（実施の形態１３）
図３８〜４０を用いて、本発明の実施の形態１２の半導体装置について説明する。本実施の形態１３の半導体装置は、それに含まれる不揮発性メモリのメモリセル構造、メモリアレイの構成、及びＣＨＥ注入時のホットエレクトロン発生場所において実施の形態１と異なる。
【０１３１】
図３８は、本発明の実施の形態１３による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。図３８に示すように、半導体基板上に形成されたＰウェル（ＰＷ）内には、ｎ型不純物の打ち込みにより、ソース（ＳＯ）およびドレイン（ＤＲ）形成されている。また、Ｐウェル（ＰＷ）上には、トンネル絶縁膜（ＴＮＩ）を介して記憶ノード（ＭＮ）が形成され、ゲート絶縁膜（ＧＩ）を介してサイドゲート（ＳＧ）が形成されている。記憶ノード（ＭＮ）とサイドゲート（ＳＧ）の間は、サイド絶縁膜（ＳＩ）によって絶縁されている。さらに、記憶ノード（ＭＮ）上には、層間絶縁膜（ＩＬＩ）を介して制御ゲート（ＣＧ）が形成されている。記憶ノード（ＭＮ）は周囲から絶縁され、フローティング状態になっている。
【０１３２】
半導体基板、及びＰウェルは例えば、単結晶シリコンから成り、トンネル絶縁膜（ＴＮＩ）、層間絶縁膜（ＩＬＩ）、ゲート絶縁膜（ＧＩ）、サイド絶縁膜（ＳＩ）は例えば、シリコン酸化膜から成る。また、記憶ノード（ＭＮ）は例えば、ｎ型多結晶シリコン、シリコン微粒子、窒化シリコンなどから成り、サイドゲート（ＳＧ）は例えば、ｎ型多結晶シリコンから成る。制御ゲート（ＣＧ）は例えば、ｎ型多結晶シリコンとタングステンの積層構造から成る。
【０１３３】
このように、本実施の形態１３でのメモリセル構造は、ソース（ＳＯ）−ドレイン（ＤＲ）間に記憶ノード（ＭＮ）が２つ、及びサイドゲート（ＳＧ）が存在することが前記実施の形態１と異なる。
【０１３４】
図３９は、本発明の実施の形態１３による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。図３９で一点鎖線Ｆ−Ｆ’で示した断面が前記図３８に対応する。
【０１３５】
制御ゲート線（ＣＧＬ）は、メモリアレイの左右方向に延在している。サイドゲート線（ＳＧＬ）及びビット線（ＢＬ）は、メモリアレイの上下方向に延在している。制御ゲート線（ＣＧＬ）は例えば、前記の制御ゲート（ＣＧ）が兼ねている。また、ビット線（ＢＬ）は例えば、前記のソース（ＳＯ）またはドレイン（ＤＲ）が兼ねている。
【０１３６】
このように、本実施の形態１３でのメモリアレイ構成は、ビット線（ＢＬ）間にサイドゲート線（ＳＧＬ）が存在することが前記実施の形態１と異なる。
【０１３７】
次に、メモリの動作を説明する。
【０１３８】
書き込みは、ＣＨＥ注入のうち特にソースサイド注入（ＳＳＩ）と呼ばれる方法により行う。図４０は、図３８および図３９の構成における書き込み条件の一例を示す説明図である。書き込みの際には、図４０に示すように、図３８の制御ゲート（ＣＧ）に１５Ｖ程度、サイドゲート（ＳＧ）にＶｔｈ程度、ソース（ＳＯ）に０Ｖ、ドレイン（ＤＲ）に５Ｖ程度の電圧を印加し、サイドゲート（ＳＧ）下と記憶ノード（ＭＮ）下の間のチャネルでホットエレクトロンを発生させ、ドレイン（ＤＲ）寄りの記憶ノード（ＭＮ）に注入する。これは、図３９の選択制御ゲート線（ＣＧＬ０）に１５Ｖ程度、選択サイドゲート線（ＳＧＬ１）にＶｔｈ程度、ソース側の選択ビット線（ＢＬ１）に０Ｖ、ドレイン側の選択ビット線（ＢＬ２）に５Ｖ程度を印加することに相当する。
【０１３９】
消去は、記憶ノード（ＭＮ）から制御ゲート（ＣＧ）、サイドゲート（ＳＧ）、またはＰウェル（ＰＷ）へのＦ−Ｎトンネル放出、或いは記憶ノード（ＭＮ）へのホットホール注入により行う。読出しは、ソース（ＳＯ）−ドレイン（ＤＲ）間を流れるチャネル電流を利用して、メモリセルトランジスタのＶｔｈ変化を検出することで行う。
【０１４０】
このように、本実施の形態１３でのメモリ動作は、サイドゲート（ＳＧ）下と記憶ノード（ＭＮ）下の間のチャネルでホットエレクトロンを発生させることが前記実施の形態１と異なる。
【０１４１】
ここで図４０に示すように、ＣＨＥ書き込みの際は、非選択のセルに書き込みが起こらないよう、図３９の非選択制御ゲート線、非選択サイドゲート線、非選択ビット線に０Ｖ程度を印加しておく。すると、一部の非選択セル（ＢＬ２上の非選択セル）では、ドレイン（ＤＲ）に５Ｖ程度、制御ゲート（ＣＧ）に０Ｖ程度が印加される。このような電圧条件では、ｐ型のＰウェル（ＰＷ）とｎ型のドレイン（ＤＲ）の間のｐｎ接合において、バンド間トンネルにより発生するホットホールが、低電位にある記憶ノード（ＭＮ）に注入され、ドレインディスターブが起こる。
【０１４２】
本実施の形態１３では、ドレインディスターブを抑制するため、ＣＨＥ注入時のＰウェル（ＰＷ）をフローティングとすることを特徴とする。バンド間トンネルによるホットホール発生は、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧に大きく依存し、この電圧が大きいほどホットホールが発生しやすい。Ｐウェル（ＰＷ）をフローティングとすると、ドレイン（ＤＲ）から流れ込む過渡電流、或いはドレイン（ＤＲ）との容量結合により、ＣＨＥ注入時のＰウェル電位（ＶＰＷ）は正の状態で平衡状態となる。すなわち、Ｐウェル（ＰＷ）−ドレイン（ＤＲ）間の電圧が低減され、非選択セルにおけるホットホール発生が低減される。従って、ドレインディスターブによりデータ破壊が起こるまでの寿命が延びる。
【０１４３】
消去、読み出し時のＰウェル（ＰＷ）は、フローティングとしても良いし、所定の電位としても良いが、大容量データ記録用などで特にビットコストを低減する必要がある場合は、消去、読出し時のＰウェル（ＰＷ）もフローティングとし、Ｐウェル（ＰＷ）の周囲のコンタクト（ＣＯＮＴ）及びＰＷ電位制御回路を省略することが望ましい。
【０１４４】
本実施の形態１３の半導体装置は、以上の違いを除けば実施の形態１と同じである。
【０１４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【０１４６】
本発明の半導体装置は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用の半導体製品に適用して特に好適なものであり、これに限らず、フラッシュメモリ等の不揮発性メモリを含む半導体製品に対して広く適用可能である。
【図面の簡単な説明】
【０１４７】
【図１】本発明の実施の形態１による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。
【図２】本発明の実施の形態１による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図３】図２のメモリアレイのレイアウト構成例を示す概略図である。
【図４】図１および図２の構成における書き込み条件の一例を示す説明図である。
【図５】本発明の実施の形態１による半導体装置において、それに含まれる不揮発性メモリに対するドレインディスターブ抑制の効果を示すグラフである。
【図６】本発明の実施の形態１による半導体装置において、それに含まれる不揮発性メモリに対するドレインディスターブ抑制の効果を示すグラフである。
【図７】本発明の実施の形態１による半導体装置において、それに含まれる不揮発性メモリの書き込み特性を示すグラフである。
【図８】本発明の実施の形態１による半導体装置において、その書き込み、消去、読み出し時のＰウェルの状態を示す表である。
【図９】図２のメモリアレイの他のレイアウト構成例を示す概略図である。
【図１０】図２のメモリアレイの他のレイアウト構成例を示す概略図である。
【図１１】本発明の実施の形態２による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図１２】図１１の構成における書き込み条件の一例を示す説明図である。
【図１３】本発明の実施の形態３による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図１４】図１３の構成における書き込み条件の一例を示す説明図である。
【図１５】本発明の実施の形態４による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。
【図１６】本発明の実施の形態４による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図１７】図１５および図１６の構成における書き込み条件の一例を示す説明図である。
【図１８】本発明の実施の形態５による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図１９】図１８の構成における書き込み条件の一例を示す説明図である。
【図２０】本発明の実施の形態６による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図２１】図２０の構成における書き込み条件の一例を示す説明図である。
【図２２】本発明の実施の形態７による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。
【図２３】本発明の実施の形態７による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図２４】図２２および図２３の構成における書き込み条件の一例を示す説明図である。
【図２５】本発明の実施の形態８による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図２６】図２５の構成における書き込み条件の一例を示す説明図である。
【図２７】本発明の実施の形態９による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図２８】図２７の構成における書き込み条件の一例を示す説明図である。
【図２９】本発明の実施の形態１０による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。
【図３０】本発明の実施の形態１０による半導体装置において、各メモリセルの図２９と異なる構造例を示す要部断面図である。
【図３１】本発明の実施の形態１０による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図３２】図２９〜図３１の構成における書き込み条件の一例を示す説明図である。
【図３３】本発明の実施の形態１１による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図３４】図３３の構成における書き込み条件の一例を示す説明図である。
【図３５】本発明の実施の形態１２による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。
【図３６】本発明の実施の形態１２による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図３７】図３５および図３６の構成における書き込み条件の一例を示す説明図である。
【図３８】本発明の実施の形態１３による半導体装置において、それに含まれる各メモリセルの構造例を示す要部断面図である。
【図３９】本発明の実施の形態１３による半導体装置において、それに含まれるメモリアレイの構成例を示す等価回路図である。
【図４０】図３８および図３９の構成における書き込み条件の一例を示す説明図である。
【符号の説明】
【０１４８】
ＰＷ  Ｐウェル
ＳＯ  ソース
ＤＲ  ドレイン
ＩＬ  反転層
ＩＬＩ  層間絶縁膜
ＴＮＩ  トンネル絶縁膜
ＴＯＰＯＸ  トップ酸化膜
ＢＯＴＯＸ  ボトム酸化膜
ＩＮＳ  絶縁膜
ＳＩ  サイド絶縁膜
ＧＩ  ゲート絶縁膜
ＳＯＸ  サイド酸化膜
ＧＯＸ  ゲート酸化膜
ＭＣ  メモリセル
ＭＮ  記憶ノード
ＳＩＮ  窒化シリコン
ＣＧ  制御ゲート
ＳＧ  サイドゲート
ＡＧ  補助ゲート
ＳＯＬ  ソース線
ＤＲＬ  ドレイン線
ＢＬ  ビット線
ＣＧＬ  制御ゲート線
ＳＧＬ  サイドゲート線
ＡＧＬ  補助ゲート線
ＣＯＮＴ  コンタクト
ＡＲＹ＿ＡＲＥ  メモリアレイ領域
ＶＰＷ＿ＣＴＬ  ＰＷ電位制御回路
【図１】
2008034497.tif 000003
【図２】
2008034497.tif 000004
【図３】
2008034497.tif 000005
【図４】
2008034497.tif 000006
【図５】
2008034497.tif 000007
【図６】
2008034497.tif 000008
【図７】
2008034497.tif 000009
【図８】
2008034497.tif 000010
【図９】
2008034497.tif 000011
【図１０】
2008034497.tif 000012
【図１１】
2008034497.tif 000013
【図１２】
2008034497.tif 000014
【図１３】
2008034497.tif 000015
【図１４】
2008034497.tif 000016
【図１５】
2008034497.tif 000017
【図１６】
2008034497.tif 000018
【図１７】
2008034497.tif 000019
【図１８】
2008034497.tif 000020
【図１９】
2008034497.tif 000021
【図２０】
2008034497.tif 000022
【図２１】
2008034497.tif 000023
【図２２】
2008034497.tif 000024
【図２３】
2008034497.tif 000025
【図２４】
2008034497.tif 000026
【図２５】
2008034497.tif 000027
【図２６】
2008034497.tif 000028
【図２７】
2008034497.tif 000029
【図２８】
2008034497.tif 000030
【図２９】
2008034497.tif 000031
【図３０】
2008034497.tif 000032
【図３１】
2008034497.tif 000033
【図３２】
2008034497.tif 000034
【図３３】
2008034497.tif 000035
【図３４】
2008034497.tif 000036
【図３５】
2008034497.tif 000037
【図３６】
2008034497.tif 000038
【図３７】
2008034497.tif 000039
【図３８】
2008034497.tif 000040
【図３９】
2008034497.tif 000041
【図４０】
2008034497.tif 000042