(57)【要約】【課題】共通ゲート増幅器を差動構造で具現した共通ゲート差動増幅器の両側ボディーをそれぞれ反対位相側のソースに交差カップリングし、ボディー効果によるトランスコンダクタンスを増加させて利得を向上できるとともに、降伏電圧が低くなるという短所を緩和できるボディー‐ソース交差カップリングを用いた差動増幅器を提供する。【解決手段】共通ゲート増幅器を差動構造で具現した共通ゲート差動増幅器において、前記差動増幅器の両側ボディーをそれぞれ反対位相側のソースと交差カップリングすることを特徴とするボディー‐ソース交差カップリングを用いた差動増幅器を構成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
共通ゲート増幅器を差動構造で具現した共通ゲート差動増幅器において、
前記差動増幅器の両側ボディーをそれぞれ反対位相側のソースと交差カップリングすることを特徴とするボディー‐ソース交差カップリングを用いた差動増幅器。
【請求項２】
一つの電圧源下に少なくとも一つ以上の前記ボディー‐ソース交差カップリングを用いた差動増幅器と共通ゲート差動増幅器とを混合し、多数段のカスケード形態で構成されることを特徴とする請求項１に記載のボディー‐ソース交差カップリングを用いた差動増幅器。
【請求項３】
前記共通ゲート差動増幅器を構成するＮＭＯＳは、トリプルウェル構造で形成され、ＰＭＯＳは、ツインウェルやトリプルウェル構造で形成されることを特徴とする請求項１または２に記載のボディー‐ソース交差カップリングを用いた差動増幅器。
【請求項４】
共通ソース差動増幅器及び共通ゲート差動増幅器によって構成されたカスコード差動増幅器において、
前記共通ゲート差動増幅器の両側ボディーをそれぞれ反対位相側のソースと交差カップリングすることを特徴とするボディー‐ソース交差カップリングを用いた差動増幅器。
【請求項５】
一つの電圧源下に一つの前記カスコード構造のボディー‐ソース交差カップリングを用いた差動増幅器を挿入し、前記差動増幅器と負荷との間に一つ以上の共通ゲート差動増幅器を挿入して多数段のカスケード形態で構成されることを特徴とする請求項４に記載のボディー‐ソース交差カップリングを用いた差動増幅器。
【請求項６】
前記一つ以上の共通ゲート差動増幅器の全部または一部の共通ゲート差動増幅器の両側ボディーをそれぞれ反対位相側のソースと交差カップリングすることを特徴とする請求項５に記載のボディー‐ソース交差カップリングを用いた差動増幅器。
【請求項７】
前記共通ゲート差動増幅器を構成するＮＭＯＳは、トリプルウェル構造で形成され、ＰＭＯＳは、ツインウェルやトリプルウェル構造で形成されることを特徴とする請求項４乃至６のうち何れか１項に記載のボディー‐ソース交差カップリングを用いた差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボディー‐ソース交差カップリングを用いた差動増幅器に関するもので、より詳しくは、共通ゲート増幅器を差動構造で具現した共通ゲート差動増幅器の両側ボディーをそれぞれ反対位相側のソースに交差カップリングし、ボディー効果（ｂｏｄｙ  ｅｆｆｅｃｔ）によるトランスコンダクタンスを増加させて利得を向上できるとともに、降伏電圧が低くなるという短所を緩和できるボディー‐ソース交差カップリングを用いた差動増幅器に関するものである。
【背景技術】
【０００２】
図１及び図２は、ＮＭＯＳ及びＰＭＯＳをそれぞれ適用した従来の共通ゲート差動増幅器の回路構成図である。
図示したように、差動構造において、共通ゲート９，２９が仮想接地を形成し、ゲートにＤＣ電圧を加えてバイアス回路を形成する。ＭＯＳＦＥＴのソース端子５，６，２５，２６に電流源３，４，２３，２４を設けることで、動作電流を流しながら高いインピーダンスを維持することができる。ＭＯＳＦＥＴのドレイン端子７，８，２７，２８には、負荷１０，１１，３０，３１を設ける。ＭＯＳＦＥＴの両側ボディーがそれぞれ自身のソースと連結（ｔｉｅ）することで、ボディー効果を除去する。ＭＯＳＦＥＴのソース側差動入力端子５，６，２５，２６に差動信号を入力し、ドレインの差動出力端子７，８，２７，２８を通して増幅された差動信号を得る。
【０００３】
図３は、ＮＭＯＳを適用した従来のカスコード差動増幅器の回路構成図である。共通ソース増幅器３０３，３０４のゲート３０５，３０６と共通ゲート増幅器３０１，３０２の共通ゲート３０９にＤＣ電圧を加えることで、バイアス回路を形成する。共通ゲート増幅器の共通ゲートは、仮想接地された状態で差動動作を行う。共通ソース増幅器３０３，３０４と共通ゲート増幅器３０１，３０２は、それぞれボディーを自身のソースと連結することで、ボディー効果を除去した。共通ソース増幅器３０３，３０４のゲート側差動入力端子３０５，３０６に差動信号を入力し、共通ゲート増幅器３０１，３０２のドレイン側差動出力端子３０７，３０８を通して増幅された差動信号を得る。
上記のように、差動増幅器におけるボディー効果によって、共通ゲート増幅器の利得を向上できるが、ボディーの電位をソース電位より低下させるべきであって、トランジスタの降伏電圧が低くなるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記のような問題点を解決するためになされたもので、その目的は、共通ゲート増幅器を差動構造で具現した共通ゲート差動増幅器の両側ボディーをそれぞれ反対位相側のソースに交差カップリングし、ボディー効果によるトランスコンダクタンスを増加させて利得を向上できるとともに、降伏電圧が低くなるという短所を緩和できるボディー‐ソース交差カップリングを用いた差動増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
上記の目的を達成するための本発明に係るボディー‐ソース交差カップリングを用いた差動増幅器は、共通ゲート増幅器を差動構造で具現した共通ゲート差動増幅器において、前記差動増幅器の両側ボディーをそれぞれ反対位相側のソースと交差カップリングすることを特徴とする。
本発明は、一つの電圧源下に少なくとも一つ以上の前記ボディー‐ソース交差カップリングを用いた差動増幅器と共通ゲート差動増幅器とを混合し、多数段のカスケード形態で構成されることを特徴とする。
【０００６】
本発明において、前記共通ゲート差動増幅器を構成するＮＭＯＳは、トリプルウェル構造で形成され、ＰＭＯＳは、ツインウェルやトリプルウェル構造で形成されることを特徴とする。
本発明に係るボディー‐ソース交差カップリングを用いた差動増幅器は、共通ソース差動増幅器及び共通ゲート差動増幅器によって構成されたカスコード差動増幅器において、前記共通ゲート差動増幅器の両側ボディーをそれぞれ反対位相側のソースと交差カップリングすることを特徴とする。
【０００７】
本発明は、一つの電圧源下に一つの前記カスコード構造のボディー‐ソース交差カップリングを用いた差動増幅器を挿入し、前記差動増幅器と負荷との間に一つ以上の共通ゲート差動増幅器を挿入して多数段のカスケード形態で構成されることを特徴とする。
このとき、前記一つ以上の共通ゲート差動増幅器の全部または一部の共通ゲート差動増幅器の両側ボディーをそれぞれ反対位相側のソースと交差カップリングすることを特徴とする。
本発明において、前記共通ゲート差動増幅器を構成するＮＭＯＳは、トリプルウェル構造で形成され、ＰＭＯＳは、ツインウェルやトリプルウェル構造で形成されることを特徴とする。
【発明の効果】
【０００８】
本発明によると、共通ゲート増幅器を用いた差動増幅器の両側ボディーをそれぞれ反対位相側のソースに交差カップリングし、ボディー効果によるトランスコンダクタンスを増加させて利得を向上できるとともに、ＤＣモードでボディーの電位がソースの電位と同一であるため、降伏電圧が減少するという短所も緩和できる。
また、本発明は、高電流動作条件でも既存の共通ゲート差動増幅器より利得が向上するが、低電流動作条件で利得が一層大きく向上するので、低電力アナログ回路と低電力ＲＦ回路に適用したとき、利得面で非常に有利である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の好適な実施の形態に対し、添付の図面に基づいて説明する。下記の実施形態は、本発明の権利範囲を限定するものではなく、例示のために提示されたものに過ぎない。したがって、当分野で通常の知識を有する者であれば、本発明の技術的思想内で多様な変形が可能であろう。
図４及び図５は、本発明に係るボディー‐ソース交差カップリングを用いた差動増幅器を、それぞれＮＭＯＳとＰＭＯＳを適用して形成した回路構成図である。
図示したように、共通ゲート差動増幅器の両側ボディーは、それぞれ反対位相側のソースと交差カップリングする。
【００１０】
上記のように、差動構造で共通ゲート４７，５７が仮想接地を形成し、ゲートにＤＣバイアスを加えることで、バイアス回路を形成する。また、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのソース端子４３，４４，５３，５４には、図６に示すように電流源１０３，１０４を設けるか、図７に示すようにインダクター１２３，１２４を設けるか、図８に示すように抵抗１４３，１４４を設けることで、動作電流を流しながら高いインピーダンスを維持することができる。
そして、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのドレイン端子４５，４６，５５，５６には、図６〜図８に示すように負荷１１０，１１１，１３０，１３１，１５０，１５１を設ける。
【００１１】
上記のように構成された差動増幅器のソースの差動入力端子４３，４４，５３，５４に差動信号を入力し、ドレインの差動出力端子４５，４６，５５，５６を通して増幅された差動信号を得る。このとき、両側ＭＯＳＦＥＴ４１，４２，５１，５２のボディーは、ＮＭＯＳである場合、図１１に示したトリプルウェル工程によって形成され、ＰＭＯＳである場合、ツインウェル工程やトリプルウェル工程によって両側のボディーが電気的に独立的に形成される。
【００１２】
上記のように構成されたボディー‐ソース交差カップリングを用いた差動増幅器は、共通ゲートを接地し、ソースが入力端子として機能し、ドレインが出力端子として機能する構造である。したがって、共通ゲート増幅器におけるボディー効果は、ＮＭＯＳである場合、ボディーのＤＣ電位がソースの電位より低いとき、ボディー効果によるトランスコンダクタンス（ｇｍｂ）が元のトランスコンダクタンス（ｇｍ）に加算されることで、電圧利得が大きくなる。ＭＯＳＦＥＴの構造でボディーの電位を低くすると、ボディーとドレインとの間の電位差が大きくなり、降伏電圧が低くなるという短所がある。増加した電圧利得は、下記の式で表現される。このとき、ＡＶは、電圧利得、ＲＬＯＡＤは、負荷抵抗をそれぞれ意味する。
ＡＶ＝（ｇｍ＋ｇｍｂ）ＲＬＯＡＤ
しかしながら、本発明において、共通ゲート増幅器を差動構造で具現し、ボディー‐ソースを交差カップリングで構成する場合、差動構造の両側が対称をなすとき、ＤＣモードでは、各ＭＯＳＦＥＴの両側ボディーとソースの電位が全く同一になる。そのため、ボディー効果が表れず、降伏電圧も低下しない。
【００１３】
ところが、ＡＣモードでは、ソース電圧変化と反対性向にボディー電圧が変わるので、ボディー効果が表れて利得も増加する。
上記のように、本発明に係るボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器の利得を増加でき、ボディー効果によって降伏電圧が低くなるという短所を既存の差動増幅器と比較して緩和できる。実際に、降伏電圧降下は、ＤＣモードでは深刻な現象であり、ＡＣ降伏電圧がＤＣ降伏電圧より高いため、相対的に降伏電圧降下による短所を緩和できる。
【００１４】
また、本発明に係るボディー‐ソース交差カップリングを用いた差動増幅器は、図９に示すように、一つの電圧源下で、少なくとも一つ以上のボディー‐ソース交差カップリングを用いた差動増幅器と共通ゲート差動増幅器とを混合し、多数段のカスケード形態で構成される。
【００１５】
図１０は、ＮＭＯＳを適用したボディー‐ソース交差カップリングを用いたカスコード差動増幅器の回路構成図である。
図１０に示すように、共通ソース差動増幅器３２３，３２４と共通ゲート差動増幅器３２１，３２２とがカスケード形態で連結されたカスコード差動増幅器において、共通ゲート差動増幅器３２１，３２２をなすＭＯＳＦＥＴの両側ボディーをそれぞれ反対位相側のソースと交差カップリングする。
【００１６】
上記のように構成されたボディー‐ソース交差カップリングを用いた差動増幅器は、共通ソース差動増幅器３２３，３２４のゲート３２５，３２６と共通ゲート増幅器３２１，３２２の共通ゲート３２９にＤＣ電圧を加えることで、バイアス回路を形成し、共通ゲート増幅器３２１，３２２の共通ゲート３２９は、仮想接地された状態で差動動作をする。
共通ゲート差動増幅器３２１，３２２のドレイン端子３２７，３２８には、図３に示すように負荷３１０，３１１を設ける。
【００１７】
したがって、差動入力端子３２５，３２６に差動信号を入力し、ドレインの差動出力端子３２７，３２８を通して増幅された差動信号を得る。
このとき、両側共通ゲート差動増幅器のＭＯＳＦＥＴ３２１，３２２のボディーは、ＮＭＯＳである場合、図１１に示したトリプルウェル工程によって形成され、ＰＭＯＳである場合、ツインウェルまたはトリプルウェル工程によって両側のボディーが電気的に独立的に形成される。
すなわち、ボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器において、ＤＣモードでは両側のボディー電位がソース電位と同一であるが、ＡＣモードではボディーにソース入力信号と反対位相の信号が入力されるため、電位差が存在する。このとき、正常な動作のために、図１１に示したボディーとソースとの間のＰＮ接合ダイオードは、ターンオンされてはならない。したがって、ＡＣ信号は、ボディーとソースとの間のＰＮ接合ダイオードがターンオンされない範囲の小信号領域の電圧範囲で正常に動作する。
上記のように、ＡＣモードではソース電圧変化と反対性向にボディー電圧が変わるので、ボディー効果が表れて利得も増加し、結果的に、カスコード差動増幅器の利得が向上する。
【００１８】
図１２は、従来の共通ゲート差動増幅器と本発明のボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器の最大安定利得を周波数によって比較したグラフである。
図１２に示すように、増幅器が最大利得を得る高電流条件であるとき、本発明のボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器が全体周波数範囲で１〜２ｄＢだけ向上したことが分かる。
【００１９】
図１３は、従来の共通ゲート差動増幅器と本発明のボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器の最大安定利得を周波数によって比較したグラフである。
図１３に示すように、増幅器が低い利得を得る低電流条件であるとき、本発明のボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器が全体周波数範囲で２〜７ｄＢだけ向上したことが分かる。
上記のように、従来の増幅器は、低電流条件で、高電流条件と比較して利得が大きく低下するが、本発明の増幅器は、低電流条件でもボディー効果による利得向上が大きいので、利得低下が小さくなる。
【００２０】
図１４は、従来のカスコード差動増幅器と本発明のボディー‐ソース交差カップリングを用いたカスコード差動増幅器の最大安定利得を周波数によって比較したグラフである。
図１４に示すように、増幅器が最大利得を得る高電流条件であるとき、本発明のボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器が全体周波数範囲で１〜２ｄＢだけ向上したことが分かる。
【００２１】
図１５は、従来のカスコード差動増幅器と本発明のボディー‐ソース交差カップリングを用いたカスコード差動増幅器の最大安定利得を周波数によって比較したグラフである。
図１５に示すように、増幅器が低い利得を得る低電流条件であるとき、本発明のボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器が全体周波数範囲で１０〜１４ｄＢだけ向上したことが分かる。
上記のように、従来の増幅器は、低電流条件で、高電流条件と比較して利得が大きく低下するが、本発明の増幅器は、低電流条件でもボディー効果による利得向上が大きいので、利得低下が小さくなる。
【００２２】
上述したように、本発明に係るボディー‐ソース交差カップリングを用いた差動増幅器は、低電流、小信号動作条件で利得向上が著しく表れるので、低電力アナログ回路または低電力ＲＦ回路で利得向上が大きく表れる。
また、従来のボディー効果による降伏電圧減少は、ＤＣモードでなくＡＣモードで表れるので、降伏電圧減少も緩和される。
【図面の簡単な説明】
【００２３】
【図１】従来のＮＭＯＳを用いた共通ゲート差動増幅器を示した回路構成図である。
【図２】従来のＰＭＯＳを用いた共通ゲート差動増幅器を示した回路構成図である。
【図３】従来のカスコード差動増幅器を示した回路構成図である。
【図４】本発明に係るボディー‐ソース交差カップリングを用いたＮＭＯＳ共通ゲート差動増幅器を示した回路構成図である。
【図５】本発明に係るボディー‐ソース交差カップリングを用いたＰＭＯＳ共通ゲート差動増幅器を示した回路構成図である。
【図６】本発明に係るボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器において、ソースに電流源を印加し、ドレインに負荷を適用した回路構成図である。
【図７】本発明に係るボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器において、ソースにインダクターを印加し、ドレインに負荷を適用した回路構成図である。
【図８】本発明に係るボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器において、ソースに抵抗を連結し、ドレインに負荷を適用した回路構成図である。
【図９】本発明に係る一つ以上のボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器と従来の共通ゲート差動増幅器をカスケード形態で構成した回路構成図である。
【図１０】本発明に係るボディー‐ソース交差カップリングを用いたカスコード差動増幅器を示した回路構成図である。
【図１１】トリプルウェル工程を適用したＭＯＳＦＥＴの断面図である。
【図１２】本発明に係るボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器と従来の共通ゲート差動増幅器の最大安定利得を高電流条件で周波数によって比較したグラフである。
【図１３】本発明に係るボディー‐ソース交差カップリングを用いた共通ゲート差動増幅器と従来の共通ゲート差動増幅器の最大安定利得を低電流条件で周波数によって比較したグラフである。
【図１４】本発明に係るボディー‐ソース交差カップリングを用いたカスコード差動増幅器と従来のカスコード差動増幅器の最大安定利得を高電流条件で周波数によって比較したグラフである。
【図１５】本発明に係るボディー‐ソース交差カップリングを用いたカスコード差動増幅器と従来のカスコード差動増幅器の最大安定利得を低電流条件で周波数によって比較したグラフである。
【符号の説明】
【００２４】
１，２，４１，４２  ＮＭＯＳＦＥＴ
２１，２２，５１，５２  ＰＭＯＳＦＥＴ
３，４，２３，２４  電流源
５，２５，４３，５３  差動入力ポート（＋）
６，２６，４４，５４  差動入力ポート（−）
７，２７，４５，５５  差動出力ポート（＋）
８，２８，４６，５６  差動出力ポート（−）
９，２９，４７，５７  共通ゲートポート
１０，１１，３０，３１  負荷
１０１，１０２，１２１，１２２，１４１，１４２，２０１，２０２，２０３，２０４，２０５，２０６  ＮＭＯＳＦＥＴ
１０３，１０４  電流源
１２３，１２４  インダクター
１４３，１４４  抵抗
１０５，１２５，１４５，２０９  差動入力ポート（＋）
１０６，１２６，１４６，２１０  差動入力ポート（−）
１０７，１２７，１４７，２１１  差動出力ポート（＋）
１０８，１２８，１４８，２１２  差動出力ポート（−）
１０９，１２９，１４９，２１３，２１４，２１５  共通ゲートポート
１１０，１１１，１３０，１３１，１５０，１５１，２１６，２１７  負荷
３０１，３０２，３０３，３０４，３２１，３２２，３２３，３２４  ＮＭＯＳＦＥＴ
３０５，３２５  差動入力ポート（＋）
３０６，３２６  差動入力ポート（−）
３０７，３２７  差動出力ポート（−）
３０８，３２８  差動出力ポート（＋）
３０９，３２９  共通ゲートポート
３１０，３１１  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008099227.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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