(57)【要約】【課題】位置合わせ等の余裕を必要としない構造の半導体装置とその製造方法を提供する。【解決手段】ドレイン領域を囲む外壁９とゲート電極４とを、エッチングによって同時に形成し、半導体基板１のドレイン領域とソース領域に低濃度の不純物を拡散して低濃度拡散層５を形成する。更に、ゲート電極５と外壁９の壁面にＴＥＯＳ等の絶縁物によるサイドウォール６，１０を形成し、このサイドウォール６，１０をマスクとして、高濃度不純物を拡散し、ソース電極７とドレイン電極８を形成する。サイドウォールの形成精度は、レジストパターンの位置合わせ精度よりも１桁小さいので、ドレイン電極８形成において、位置合わせのための余裕を殆ど見込む必要がなくなり、チップサイズの小型化が可能になる。【選択図】図１
2008218948.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に設けられた制御電極と前記制御電極の両側に設けられた第１電極領域及び第２電極領域とを備えた半導体装置であって、
前記第１電極領域及び第２電極領域の内の少なくとも一方の電極領域は、
その電極領域の周囲を囲み前記制御電極に接続するように該制御電極と一体して形成された外壁部と、
前記外壁部で囲まれた前記半導体基板の表面に低濃度の第２導電型の不純物を拡散させた低濃度拡散層と、
前記外壁部の内側の壁面に形成されたサイドウォールと、
前記サイドウォールの内側の前記低濃度拡散層に高濃度の第２導電型の不純物を拡散させた高濃度拡散層による電極とを、
有することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板上に素子形成領域を分離するための素子分離絶縁膜を形成すると共に該素子形成領域表面に酸化膜を形成する工程と、
前記素子分離絶縁膜及び前記酸化膜上に制御電極用の導電性膜を形成する工程と、
前記導電性膜の上に前記制御電極と該制御電極の両側に設ける第１及び第２電極領域の内の少なくとも一方の電極領域を囲む外壁部とを形成するためのレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記導電性膜と前記酸化膜を除去する工程と、
前記第１及び第２電極領域の半導体基板表面に第２導電型の低濃度不純物を拡散させる工程と、
前記低濃度不純物が拡散された半導体基板の表面全体に絶縁層を形成する工程と、
前記絶縁層をエッチングして前記制御電極及び前記外壁部の側面に前記絶縁層によるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして該サイドウォールで囲まれる前記半導体基板の表面に第２導電型の高濃度の不純物を拡散させて第１及び第２電極を形成する工程とを、
順次行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に高耐圧用の半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
低耐圧トランジスタと高耐圧トランジスタが混在する半導体装置では、高耐圧トランジスタのドレインや基板と同電位でないソースの耐圧を向上させるために、高濃度不純物層の周囲に低濃度の不純物を打ち込むＤＤＤ(Double  Defused  Drain)構造や、ＬＤＤ(Lightly  Doped  Drain)構造が一般的に用いられている。更に、耐圧を向上させたい場合は、ＬＯＣＯＳ(LOCal  Oxidation  of  Silicon)の端から高濃度不純物層までの距離を確保する構造がとられている。
【０００３】
図２は、従来の高耐圧用の半導体装置の構成図である。
この半導体装置はドレインに高耐圧特性を持たせたもので、周囲をＬＯＣＯＳ２で囲まれたＰ型の半導体基板１の素子形成領域の中央に、ゲート酸化膜３を介してポリシリコンからなるゲート電極４が形成されている。ＬＯＣＯＳ２とゲート酸化膜３間の半導体基板１の表面には、一部がこのゲート酸化膜３の下側に入り込むように低濃度不純物(例えば、Ｎ−)が拡散された、低濃度拡散層５が形成されている。更に、ゲート電極４とゲート酸化膜３の壁面には絶縁物によるサイドウォール６が形成されている。ゲート電極４のソース側のサイドウォール６ｓとＬＯＣＯＳ２との間の低濃度拡散層５には、更に高濃度不純物（例えば、Ｎ＋）が拡散されたソース電極７が形成されている。
【０００４】
一方、ゲート電極４のドレイン側のサイドウォール５ｄとＬＯＣＯＳ２との間の低濃度拡散層５には、このＬＯＣＯＳ２から所定の距離を隔てて、高濃度不純物（例えば、Ｎ＋）が拡散されたドレイン電極８が形成されている。
【０００５】
図３（ａ）〜（ｆ）は、図２の製造方法を示す工程図である。
図３（ａ）に示すように、半導体基板１表面の素子分離領域にはＬＯＣＯＳ２を、素子形成領域にはゲート酸化膜３となる酸化膜ＯＸＩＤをそれぞれ形成し、これらのＬＯＣＯＳ２と酸化膜ＯＸＩＤの表面にゲート電極４を生成するためのポリシリコン層ＰＯＬＹを堆積する。そして、ポリシリコン層ＰＯＬＹの表面に、ゲート電極形成用のレジストパターンＰＴＮ１を形成する。
【０００６】
図３（ｂ）に示すように、レジストパターンＰＴＮ１をマスクとして、ゲート領域以外のポリシリコン層ＰＯＬＹと酸化膜ＯＸＩＤをエッチングにより除去し、更に、レジストパターンＰＴＮ１も除去する。これにより、半導体基板１表面の素子形成領域に、ゲート酸化膜３とゲート電極４が完成する。
【０００７】
図３（ｃ）に示すように、素子形成領域に低濃度不純物を打ち込むためのレジストパターンＰＴＮ２を形成し、このレジストパターンＰＴＮ２をマスクとして、燐等の低濃度不純物Ｎ−を拡散させる。これにより、ＬＯＣＯＳ２とゲート酸化膜３間の半導体基板１の表面に、一部がこのゲート酸化膜３の下側に入り込むように低濃度拡散層５が形成される。
【０００８】
図３（ｄ）に示すように、レジストパターンＰＴＮ２を除去し、ゲート電極４や低濃度拡散層５が形成された半導体基板１の表面に、ＴＥＯＳ(Tetraethyl  orthosilicate)等の絶縁層を形成する。
【０００９】
図３（ｅ）に示すように、ゲート電極４や低濃度拡散層５の表面が露出するように、ＴＥＯＳ等の絶縁層をエッチングする。これにより、ゲート電極４とゲート酸化膜３の壁面に、ＴＥＯＳ等の絶縁物によるサイドウォール６ｓ，６ｄが形成される。
【００１０】
図３（ｆ）に示すように、ドレインとソースの電極を形成する高濃度不純物を拡散させるためのレジストパターンＰＴＮ３を形成し、このレジストパターンＰＴＮ３をマスクとして、低濃度拡散層５に砒素等の高濃度不純物Ｎ＋を拡散させる。これにより、高濃度拡散層によるソース電極７とドレイン電極８を形成する。その後、レジストパターンＰＴＮ３を除去する。
【００１１】
以上の工程で、図２に示すように、ゲート電極４のソース側には、サイドウォール６ｓとＬＯＣＯＳ２の間の低濃度拡散層５に高濃度不純物が拡散されたソース電極７が形成される。また、ゲート電極４のドレイン側には、ＬＯＣＯＳ２から所定の距離を隔てて、高濃度不純物が拡散されたドレイン電極８形成される。
【００１２】
【特許文献１】特開２００３−２０３９２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記半導体装置の製造方法は、高濃度不純物を打ち込むためにレジストパターンＰＴＮ３を使用している。一般的にレジストパターンの位置合わせの誤差は０．２μｍ程度あるので、位置合わせの余裕として、高濃度不純物領域とＬＯＣＯＳ２との間の距離を実際に必要とする距離（例えば、耐圧２０Ｖの場合、０．８μｍ程度）よりも誤差の量だけ大きくしておく必要がある。また、レジストパターンのエッチング誤差も考慮すると、更に余裕を見ておく必要がある。このため、チップサイズが大きくなるという課題があった。
【００１４】
本発明は、位置合わせ等の余裕をほとんど必要としない構造の半導体装置とその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
本発明は、第１導電型の半導体基板に設けられた制御電極と前記制御電極の両側に設けられた第１電極領域及び第２電極領域とを備えた半導体装置であって、前記第１電極領域及び第２電極領域の内の少なくとも一方の電極領域は、その電極領域の周囲を囲み前記制御電極に接続するように該制御電極と一体して形成された外壁部と、前記外壁部で囲まれた前記半導体基板の表面に低濃度の第２導電型の不純物を拡散させた低濃度拡散層と、前記外壁部の内側の壁面に形成されたサイドウォールと、前記サイドウォールの内側の前記低濃度拡散層に高濃度の第２導電型の不純物を拡散させた高濃度拡散層による電極とを有することを特徴としている。
【００１６】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板上に素子形成領域を分離するための素子分離絶縁膜を形成すると共に該素子形成領域表面に酸化膜を形成する工程と、前記素子分離絶縁膜及び前記酸化膜上に制御電極用の導電性膜を形成する工程と、前記導電性膜の上に前記制御電極と該制御電極の両側に設ける第１及び第２電極領域の内の少なくとも一方の電極領域を囲む外壁部とを形成するためのレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記導電性膜と前記酸化膜を除去する工程と、前記第１及び第２電極領域の半導体基板表面に第２導電型の低濃度不純物を拡散させる工程と、前記低濃度不純物が拡散された半導体基板の表面全体に絶縁層を形成する工程と、前記絶縁層をエッチングして前記制御電極及び前記外壁部の側面に前記絶縁層によるサイドウォールを形成する工程と、前記サイドウォールをマスクとして該サイドウォールで囲まれる前記半導体基板の表面に第２導電型の高濃度の不純物を拡散させて第１及び第２電極を形成する工程とを順次行うことを特徴としている。
【発明の効果】
【００１７】
本発明では、制御電極と共に、この制御電極の両側に設ける第１及び第２電極領域の内の少なくとも一方の電極領域を囲む外壁部を同時に形成し、この外壁部の内側の壁面に形成したサイドウォールをマスクとして、このサイドウォールの内側に高濃度の不純物を拡散させて、第１電極或いは第２電極を形成している。レジストパターンをマスクとして高濃度不純物を拡散させて第１電極或いは第２電極を形成する場合に比べ、サイドウォールをマスクとする方が位置決め精度が１桁向上するので、位置合わせの余裕を殆ど必要とせず、チップサイズの小型化が可能になるという効果がある。
【発明を実施するための最良の形態】
【００１８】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１９】
図１は、本発明の実施例１を示す半導体装置の構成図である。
この半導体装置は、ドレインに高耐圧特性を持たせたもので、周囲をＬＯＣＯＳ２で囲まれたＰ型の半導体基板１の素子形成領域の中央に、ゲート酸化膜３を介してポリシリコンからなるゲート電極４が形成されている。更に、このゲート電極４と同じポリシリコンにより、ＬＯＣＯＳ２上にドレイン領域を囲む外壁部９が形成されている。
【００２０】
ＬＯＣＯＳ２とゲート酸化膜３間の半導体基板１の表面には、一部がこのゲート酸化膜３の下側に入り込むように低濃度不純物(例えば、Ｎ−)が拡散された低濃度拡散層５が形成されている。更に、ゲート電極４とゲート酸化膜３の側壁面にはサイドウォール６が形成されている。また、外壁部９の即壁面にも、サイドウォール１０が形成されている。
【００２１】
ゲート電極４のソース側のサイドウォール６ｓとＬＯＣＯＳ２との間の低濃度拡散層５の表面には、更に高濃度不純物（例えば、Ｎ＋）が拡散されたソース電極７が形成されている。一方、ゲート電極４のドレイン側のサイドウォール６ｄと外壁部９のサイドウォール１０との間の低濃度拡散層５の表面には、高濃度不純物（例えば、Ｎ＋）が拡散されたドレイン電極８が形成されている。
【００２２】
図４（ａ）〜（ｆ）は、図１の製造方法を示す工程図である。以下、この図４を参照しつつ、図１の製造方法を説明する。
【００２３】
（１）  工程１
図４（ａ）に示すように、半導体基板１表面の素子分離領域にはＬＯＣＯＳ２を、素子形成領域にはゲート酸化膜３となる酸化膜ＯＸＩＤをそれぞれ形成し、これらのＬＯＣＯＳ２と酸化膜ＯＸＩＤの表面にゲート電極４を生成するためのポリシリコン層ＰＯＬＹを堆積する。そして、ポリシリコン層ＰＯＬＹの表面に、ドレイン領域を囲む外壁部とゲート電極とを同時に形成するためのレジストパターンＰＴＮ４を形成する。
【００２４】
（２）  工程２
図４（ｂ）に示すように、レジストパターンＰＴＮ４をマスクとしてポリシリコン層ＰＯＬＹと酸化膜ＯＸＩをエッチングし、ドレイン領域を囲む外壁部とゲート領域以外のポリシリコン層ＰＯＬＹと酸化膜ＯＸＩＤを除去し、更に、レジストパターンＰＴＮ４も除去する。これにより、半導体基板１表面の素子形成領域にはゲート酸化膜３とゲート電極４が、ドレイン領域を囲むＬＯＣＯＳ２上にはポリシリコンによる外壁部９が、レジストパターンＰＴＮ４に従って同時に形成される。
【００２５】
（３）  工程３
図４（ｃ）に示すように、素子形成領域に低濃度不純物を拡散させるためのレジストパターンＰＴＮ５を形成し、このレジストパターンＰＴＮ５をマスクとして、燐等の低濃度不純物Ｎ−を打ち込む。これにより、ＬＯＣＯＳ２とゲート酸化膜３間の半導体基板１の表面に、一部がこのゲート酸化膜３の下側に入り込むように低濃度拡散層５が形成される。
【００２６】
（４）  工程４
図４（ｄ）に示すように、レジストパターンＰＴＮ５を除去し、ゲート電極４や低濃度拡散層５が形成された半導体基板１の表面に、ＴＥＯＳ等の絶縁層を形成する。
【００２７】
（５）  工程５
図４（ｅ）に示すように、ゲート電極４、低濃度拡散層５及び外壁部９等の表面が露出するように、ＴＥＯＳをエッチングする。これにより、ゲート電極４とゲート酸化膜３の側壁面に、ＴＥＯＳ等の絶縁物によるサイドウォール６ｓ，６ｄが形成される。また、外壁部９の側壁面にも、サイドウォール１０が形成される。
【００２８】
（６）  工程６
図４（ｆ）に示すように、ドレインとソースの電極を形成する高濃度不純物を拡散させるためのレジストパターンＰＴＮ６を形成する。このレジストパターンＰＴＮ６は、外壁部９の外側を覆うように形成する。そして、レジストパターンＰＴＮ６をマスクとして、砒素等の高濃度不純物Ｎ＋を打ち込む。その後、レジストパターンＰＴＮ６を除去する。
【００２９】
以上の工程で、図１に示すように、ゲート電極４のソース側には、サイドウォール６ｓとＬＯＣＯＳ２の間の低濃度拡散層５に、高濃度不純物が拡散されたソース電極７が形成される。また、ゲート電極４のドレイン側には、外壁部９のサイドウォール１０とゲート電極４のサイドウォール６ｓで囲まれた領域に、高濃度不純物が拡散されたドレイン電極８形成される。
【００３０】
以上のように、この実施例１の半導体装置は、ドレイン領域を囲む外壁９とゲート電極４とを、レジストパターンＰＴＮ４によって同時に形成し、このレジスタパターンＰＴＮ４によって形成されたゲート電極４と外壁９に形成したサイドウォール６ｄ，１０をマスクとして、高濃度不純物を拡散してドレイン電極８を形成している。サイドウォールの形成精度は、レジストパターンの位置合わせ精度よりも１桁小さいので、位置合わせのための余裕を殆ど見込む必要がなくなり、チップサイズの小型化が可能になる。
【００３１】
また、サイドウォールの形成精度のばらつきが小さいので、耐圧に対する信頼性が大きくなる。更に、ゲート電極の幅（チャネル幅）の余裕も少なくて済むので、チャネル幅を広く取ることが可能になり、トランジスタの能力が向上するという利点がある。
【実施例２】
【００３２】
図５は、本発明の実施例２を示す半導体装置の構成図である。
この半導体装置は、ドレインとソースの両方に高耐圧特性を持たせたもので、図１におけるソース領域をドレイン領域と全く同じ対称的な構造にしたものである。
【００３３】
即ち、この半導体装置では、周囲をＬＯＣＯＳ２で囲まれた半導体基板１の素子形成領域の中央に、ゲート酸化膜３を介してポリシリコンからなるゲート電極４が形成されている。更に、このゲート電極４と同じポリシリコンにより、ＬＯＣＯＳ２上にドレイン領域を囲む外壁部９ｄと、ソース領域を囲む外壁部９ｓが形成されている。
【００３４】
ＬＯＣＯＳ２とゲート酸化膜３の間の半導体基板１の表面には、一部がこのゲート酸化膜３の下側に入り込むように低濃度不純物が打ち込まれている。更に、ゲート電極４とゲート酸化膜３の壁面にはサイドウォール６が形成されている。また、外壁部９ｄ，９ｓの両側面にもサイドウォール１０が形成されている。
【００３５】
ゲート電極４のソース側のサイドウォール６ｓと外壁部９ｓのサイドウォール１０との間の低濃度拡散層５の表面には、高濃度不純物が拡散されたソース電極７が形成されている。また、ゲート電極４のドレイン側のサイドウォール６ｄと外壁部９ｄのサイドウォール１０との間の低濃度拡散層５の表面には、高濃度不純物が拡散されたドレイン電極８が形成されている。
【００３６】
この半導体装置は、ソース電極を実施例１のドレイン電極と同様に形成することによって製造することができる。また、この半導体装置は、実施例１と同様の利点に加えて、ドレインとソースの両方が高耐圧特性を有するという利点がある。
【００３７】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  Ｐ型の半導体基板１にＮ型の不純物を拡散させているが、Ｎ型の半導体基板にＰ型の不純物を拡散させても良い。また、半導体基板に直接ではなく、この半導体基板に設けたウエル内に不純物を拡散させても良い。
（ｂ）  外壁部９に形成したサイドウォール１０の厚さを適宜設定することにより、高耐圧の他、中耐圧のトランジスタを形成することができる。
（ｃ）  素子分離領域としてＬＯＣＯＳ２を用いた構成を採用しているが、ＳＴＩ(Shallow  Trench  Isolation)を用いることもできる。
（ｄ）  更に高耐圧特性を得るために、ゲート電極とソース／ドレイン領域の間隔を、サイドウォールとレジストによってオフセットさせたトランジスタにも適用可能である。
（ｅ）  トランジスタに限らず、拡散抵抗等の高耐圧化にも適用できる。
【００３８】
図６は、本発明の拡散抵抗への適用例を示す説明図である。この図に示すように、抵抗素子形成領域を囲むＬＯＣＯＳ１１上にポリシリコンによる外壁１２を形成し、半導体基板１表面の抵抗素子形成領域に低濃度不純物を拡散した低濃度拡散層１３を形成する。外壁１２の壁面にＴＥＯＳ等のサイドウォール１４を形成し、このサイドウォール１４の内側に高濃度不純物を拡散して抵抗素子１５を形成する。なお、抵抗素子１５の両端には、接続用のコンタクト１６を形成する。これにより、低濃度拡散層１３に設ける位置合わせ用の余裕を少なくすることが可能になり、チップの小型化が可能になると共に耐圧に対する信頼性が大きくなるという利点がある。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１を示す半導体装置の構成図である。
【図２】従来の高耐圧用の半導体装置の構成図である。
【図３】図２の製造方法を示す工程図である。
【図４】図１の製造方法を示す工程図である。
【図５】本発明の実施例２を示す半導体装置の構成図である。
【図６】本発明の拡散抵抗への適用例を示す説明図である。
【符号の説明】
【００４０】
１    半導体基板
２    ＬＯＣＯＳ
３    ゲート酸化膜
４    ゲート電極
５    低濃度拡散層
６，１０    サイドウォール
７    ソース電極
８    ドレイン電極
９    外壁部
ＰＴＮ４，ＰＴＮ５，ＰＴＮ６    レジストパターン
ＰＯＬＹ    ポリシリコン層
ＯＸＩＤ    酸化膜
【図１】
2008218948.tif 000003
【図２】
2008218948.tif 000004
【図３】
2008218948.tif 000005
【図４】
2008218948.tif 000006
【図５】
2008218948.tif 000007
【図６】
2008218948.tif 000008