(57)【要約】【課題】パッケージ後の半導体メモリ装置に対して容易に内部電位をモニターし、スイング幅の小さい内部電位を容易にモニターする半導体メモリ装置の内部電位モニター装置及びその方法を提供すること。【解決手段】テストモード信号に応答して外部から印加される基準電圧に基づき、モニターしようとする内部電位をデジタル信号に変換する変換手段と、前記デジタル信号を前記テストモード信号に応答して予定された任意のパッドに伝送する出力手段とを備えることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
テストモード信号に応答して外部から印加される基準電圧に基づき、モニターしようとする内部電位をデジタル信号に変換する変換手段と、
前記デジタル信号を前記テストモード信号に応答して予定された任意のパッドに伝送する出力手段と
を備えることを特徴とする半導体メモリ装置の内部電位モニター装置。
【請求項２】
前記変換手段が、任意の割合で内部電圧を分配する第１のディバイダーと、
前記任意の割合で前記基準電圧を分配する第２のディバイダーと、
前記テストモード信号に応答して前記第１のディバイダー及び第２のディバイダーの出力及び前記内部電位を比較する比較器と
を備えることを特徴とする請求項１に記載の半導体メモリ装置の内部電位モニター装置。
【請求項３】
前記第１のディバイダーが、抵抗の抵抗値により決定された抵抗比で内部電圧のレベルを分配するために、少なくとも２つ以上の抵抗を備えることを特徴とする請求項２に記載の半導体メモリ装置の内部電位モニター装置。
【請求項４】
前記第１のディバイダーが、前記テストモード信号に応答して前記内部電圧を伝送する伝送ゲートを備えることを特徴とする請求項２に記載の半導体メモリ装置の内部電位モニター装置。
【請求項５】
前記内部電圧が、半導体装置内の互いに異なる機能手段の動作を支援するために供給される複数個の内部パワーソースを備えることを特徴とする請求項２に記載の半導体メモリ装置の内部電位モニター装置。
【請求項６】
前記第１のディバイダーが、
前記テストモード信号に対応して互いに異なる抵抗比で前記内部パワーソースを分配するための複数個の抵抗と少なくとも１つの伝送ゲートとを備えることを特徴とする請求項５に記載の半導体メモリ装置の内部電位モニター装置。
【請求項７】
前記伝送ゲートの数が、前記内部パワーソースの数と同じで、前記抵抗の数が、前記伝送ゲートの数より多いことを特徴とする請求項６に記載の半導体メモリ装置の内部電位モニター装置。
【請求項８】
前記第２のディバイダーが、内部構造的な側面から前記第１のディバイダーと同じであることを特徴とする請求項２に記載の半導体メモリ装置の内部電位モニター装置。
【請求項９】
前記変換手段が、前記基準電圧が印加される入力パッドと、
該入力パッドと前記第２のディバイダーとの間に備えられる静電気放電回路と
を更に備えることを特徴とする請求項１に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１０】
前記出力手段が、前記デジタル信号をバッファリングするバッファ部と、
前記テストモード信号に応答して前記デジタル信号を予定された任意のパッドに伝送する多重化部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１１】
前記多重化部が、
前記テストモード信号を反転させる第１のインバータと、
前記テストモード信号及び前記デジタル信号を入力とする第１のＮＡＮＤゲートと、
前記第１のインバータの出力信号及び前記デジタル信号を入力とする第１のＮＯＲゲートと、
前記第１のＮＡＮＤゲートの出力信号をゲート入力とするＰＭＯＳトランジスタと、
前記第１のＮＯＲゲートの出力信号をゲート入力とするＮＭＯＳトランジスタと
を備え、
前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデータとしてパッドに出力することを特徴とする請求項１０に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１２】
前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする請求項１１に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１３】
前記パッドが、アドレスの入・出力のためのアドレスパッド、データの入・出力のためのデータパッド、及びデータアクセスに用いられないモニタリングパッドを備えることを特徴とする請求項９に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１４】
前記多重化部が、データアクセスの間、データ出力イネーブル信号に対応してデータを伝送することを特徴とする請求項１０に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１５】
前記多重化部が、
データを前記データパッドに伝送するデータ出力部と、
前記テストモード信号に応答して前記デジタル信号を前記データパッドに伝送するデジタル信号出力部と、
データを前記データパッドに伝送するデータ出力信号と、前記テストモード信号に応答してデータ出力部及びデジタル信号出力部を制御する出力制御部と
を備えることを特徴とする請求項１０に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１６】
前記出力制御部が、前記データ出力信号を反転させるインバータと、
該インバータの出力信号及び前記テストモード信号を入力として前記制御信号を出力する第２のＮＯＲゲートと
を備えることを特徴とする請求項１５に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１７】
前記データ出力部が、
前記制御信号を反転させる第１のインバータと、
データ及び前記出力制御部の出力を入力とするＮＡＮＤゲートと、
前記データ及び前記第１のインバータの出力信号を入力とするＮＯＲゲートと、
前記ＮＡＮＤゲートの出力信号をゲート入力として前記データパッドと接続されたＰＭＯＳトランジスタと、
前記ＮＯＲゲートの出力信号をゲート入力として前記データパッドと接続されたＮＭＯＳトランジスタと
を備え、
前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデータとして前記パッドに出力することを特徴とする請求項１５に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１８】
前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする請求項１７に記載の半導体メモリ装置の内部電位モニター装置。
【請求項１９】
前記デジタル信号出力部が、
前記テストモード信号を反転させる第１のインバータと、
前記デジタル信号及び前記テストモード信号を入力とするＮＡＮＤゲートと、
前記第１のインバータの出力信号及び前記デジタル信号を入力とするＮＯＲゲートと、
前記ＮＡＮＤゲートのインバータの出力信号をゲート入力として前記データパッドと接続されたＰＭＯＳトランジスタと、
前記ＮＯＲゲートの出力信号をゲート入力として前記データパッドと接続されたＮＭＯＳトランジスタと
を備え、
前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデジタル信号として前記パッドに出力することを特徴とする請求項１５に記載の半導体メモリ装置の内部電位モニター装置。
【請求項２０】
前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする請求項１９に記載の半導体メモリ装置の内部電位モニター装置。
【請求項２１】
パワー電圧のレベルを感知し、感知されたレベルに対応する信号を出力する電圧入力手段と、
前記内部電位をテストモード信号に応答して伝送する出力手段と
を備えることを特徴とする半導体メモリ装置の内部電位モニター装置。
【請求項２２】
前記出力手段が、
前記テストモード信号を反転させる第１のインバータと、
前記テストモード信号及び前記デジタル信号を入力とするＮＡＮＤゲートと、
前記第１のインバータの出力信号及び前記デジタル信号を入力とするＮＯＲゲートと、
該ＮＯＲゲートの出力信号をゲート入力として前記アドレスパッド又は前記モニタリング専用パッドと接続されたＮＭＯＳトランジスタと、
前記ＮＡＮＤゲートの出力信号をゲート入力とするＰＭＯＳトランジスタと
を備え、
前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデータとして前記パッドに出力することを特徴とする請求項２１に記載の半導体メモリ装置の内部電位モニター装置。
【請求項２３】
前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間、及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする請求項２２に記載の半導体メモリ装置の内部電位モニター装置。
【請求項２４】
前記テストモード信号に応答してデータを前記出力手段に伝達するデータ入力手段を更に備えることを特徴とする請求項２１に記載の半導体メモリ装置の内部電位モニター装置。
【請求項２５】
前記信号が、モニタリング専用パッド（半導体メモリ装置内の未使用パッド）、アドレスパッド、及びデータパッドを含む少なくとも１つのパッドを介して出力されることを特徴とする請求項２４に記載の半導体メモリ装置の内部電位モニター装置。
【請求項２６】
前記出力手段が、
前記データを前記少なくとも１つのパッドに伝送するデータ出力部と、
前記テストモード信号に応答して前記信号を前記少なくとも１つのパッドに伝送する信号出力部と、
データ出力信号及び前記テストモード信号に応答してデータ出力部及びデジタル信号出力部を制御する出力制御部と
を備えることを特徴とする請求項２５に記載の半導体メモリ装置の内部電位モニター装置。
【請求項２７】
前記出力制御部が、前記データ出力信号を反転させるインバータと、
該インバータの出力信号及び前記テストモード信号を入力として前記制御信号を出力するＮＯＲゲートと
を備えることを特徴とする請求項２６に記載の半導体メモリ装置の内部電位モニター装置。
【請求項２８】
前記データ出力部が、
前記制御信号を反転させる第１のインバータと、
データ及び前記制御信号を入力とするＮＡＮＤゲートと、
前記データ及び前記第１のインバータの出力信号を入力とするＮＯＲゲートと、
前記ＮＡＮＤゲートの出力信号をゲート入力として前記データパッドと接続されたＰＭＯＳトランジスタと、
前記ＮＯＲゲートの出力信号をゲート入力として前記データパッドと接続されたＮＭＯＳトランジスタと
を備え、
前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデータとして前記パッドに出力することを特徴とする請求項２６に記載の半導体メモリ装置の内部電位モニター装置。
【請求項２９】
前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間、及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする請求項２８に記載の半導体メモリ装置の内部電位モニター装置。
【請求項３０】
前記信号出力部が、
前記テストモード信号を反転させる第１のインバータと、
前記デジタル信号及び前記テストモード信号を入力とするＮＡＮＤゲートと、
前記第１のインバータの出力信号及び前記デジタル信号を入力とするＮＯＲゲートと、
前記ＮＡＮＤゲートの出力信号をゲート入力として前記データパッドと接続された第１０のＰＭＯＳトランジスタと、
前記ＮＯＲゲートの出力信号をゲート入力として前記データパッドと接続されたＮＭＯＳトランジスタと、
を備え、
前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号を前記信号として前記パッドに出力することを特徴とする請求項２６に記載の半導体メモリ装置の内部電位モニター装置。
【請求項３１】
前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間、及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする請求項３０に記載の半導体メモリ装置の内部電位モニター装置。
【請求項３２】
半導体メモリ装置の内部電位をモニターする方法において、
内部電源電圧と基準電源電圧との差をデジタル信号に変換するステップと、
該デジタル信号をテストモード信号に応答して伝送するステップと
を含むことを特徴とする半導体メモリ装置の内部電位モニター方法。
【請求項３３】
前記変換ステップが、
前記内部電源電圧のレベルを任意の割合で分配するステップと、
前記基準電源電圧のレベルを前記任意の割合で分配するステップと、
前記分配された電圧を比較して前記デジタル信号を出力するためのステップと
を含むことを特徴とする請求項３２に記載の半導体メモリ装置の内部電位モニター方法。
【請求項３４】
前記伝送ステップが、
前記デジタル信号をバッファリングするステップと、
前記デジタル信号を前記テストモード信号に対応してパッドに出力するステップと
を含むことを特徴とする請求項３２に記載の半導体メモリ装置の内部電位モニター方法。
【請求項３５】
前記伝送ステップが、データのアクセスの間、前記テストモード信号及びデータ出力イネーブル信号に対応してデータを出力するステップを更に含むことを特徴とする請求項３４に記載の半導体メモリ装置の内部電位モニター方法。
【請求項３６】
半導体メモリ装置の内部電位をモニターする方法において、
電源電圧のレベルを感知し、感知されたレベルに対応する信号を生成するステップと、
テストモード信号に応答して前記信号を伝送するステップと
を含むことを特徴とする半導体メモリ装置の内部電位モニター方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体メモリ装置の内部電位モニター装置及びモニター方法に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、様々な種類の電圧が発生し、これは、内部配線を介して各々の使用場所に伝送される。そして、内部配線は、抵抗成分による電圧降下成分を抑制し、各々の使用場所に均一の供給電位として伝送するために、チップ（ｃｈｉｐ）全体が網構造からなっている。
【０００３】
しかし、このような網構造を介してチップの各々の回路に電圧を伝送するとしても、電流が発生すると配線抵抗が残るため、電圧降下が発生する。実際に、半導体メモリ装置の場合、動作状況に応じて数μＡ〜ｍＡの平均電流を消費し、チップ内部の各々の電源は理想的な供給電位をそのまま維持せず、電流に応じる抵抗性電圧降下現象が現れる。このような電圧降下現象の程度は、電位の供給源から使用場所までの抵抗がいくらであるのかによって異なり、その使用場所における電流消費量がいくらであるのかによって異なって現れる。したがって、このような動作状況別及び位置別に異なるチップ内部の電圧の状態は、理想的な電位を維持する直流状態の信号でない、理想的な電位状態より高いか、又は低い値で常に流動的に変化するアナログ信号と同じ特性を有するようになる。このような直流電位が動作状況に応じて変動することは、様々な動作形態を支援し、微細なセルの電位差を感知して増幅することによりデータＤａｔａを処理する半導体メモリ装置において不確実な動作状況を誘発するようになり、このため、製品としての生産が難しくなるという問題を引き起こす。
【０００４】
したがって、このようなチップ内部の内部電位をモニタリングする装置が必要である。
【０００５】
図１は、従来の技術に係る内部電位モニター装置を示したブロック図である。
【０００６】
同図に示すように、内部電位モニター装置は、内部電源別にモニタリングパッドを備え、このパッドに直接プローブ装置のプローブチップ（ｐｒｏｂｅ  ｔｉｐ）を用いてオシロスコープで出力して把握するか、又はテスト装備を用いて適正時間の間の平均値を出力する方式により各動作状況別の内部電位の状態を把握した。
【特許文献１】特開平５−３４２８９９
【特許文献２】特開平９−６１４９７
【特許文献３】特開２００５−１０８３１８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、実際、内部電位の動きはデジタル信号の出力のように大幅にスイングするものではなく、数十ｍＶ〜数百ｍＶの小さな値の変動がほとんどであるから、オシロスコープで直接内部電位を測定する従来の方式は、テスト環境（オシロスコープ装備の解像度及びプローブチップとその接続線の信号伝送特性）によって内部の実際の電位状況が歪曲されて表れ、内部の電位状態を完全に表わしていたとは見難い。また、テスト装備における内部電位の測定は、特定の動作の瞬間の変化状況に応じて電位値を知らせる情報でない、平均値であるため、内部電位の実際の動きにしたがう各回路の動作状態を類推することは非常に難しい。また、パッケージングされている完成製品の計測のために作られたモニタリングパッドの場合には、実際には、パッケージのピン（ｐｉｎ又はｂａｌｌ）と接続されていないため、内部電源の状態を把握することは不可能である。
【０００８】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、パッケージ後の半導体メモリ装置に対して容易に内部電位をモニターする半導体メモリ装置の内部電位モニター装置及びその方法を提供することにある。
【０００９】
また、本発明の他の目的は、スイング幅の小さい内部電位を容易にモニターする半導体メモリ装置の内部電位モニター装置及びその方法を提供することにある。
【課題を解決するための手段】
【００１０】
そこで、上記の目的を達成するための本発明による半導体メモリ装置の内部電位モニター装置は、テストモード信号に応答して外部から印加される基準電圧に基づき、モニターしようとする内部電位をデジタル信号に変換する変換手段と、前記デジタル信号を前記テストモード信号に応答して予定された任意のパッドに伝送する出力手段とを備えることを特徴とする。
【００１１】
また、上記の目的を達成するための本発明による半導体メモリ装置の内部電位モニター装置は、内部電位を受信する入力手段及び前記内部電位をテストモード信号に応答して予定された任意のパッドに伝送する出力手段を備えることを特徴とする。
【００１２】
なお、上記の目的を達成するための本発明による半導体メモリ装置の内部電位をモニターする方法は、テストモード信号に応答して外部から印加される基準電圧に基づき、前記内部電位をデジタル信号に変換するステップ及び前記デジタル信号を前記テストモード信号に応答して予定された任意のパッドに伝送するステップを含むことを特徴とする。
【００１３】
そして、上記の目的を達成するための本発明による半導体メモリ装置の内部電位モニター方法は、前記内部電位を受信するステップ及び前記内部電位をテストモード信号に応答して任意のパッドに伝送するステップを含むことを特徴とする。
【００１４】
さらに、上記目的を達成するために、以下に示すメモリ装置及びオーバードライブパルス発生器の発明を提供する。
【００１５】
第１発明では、テストモード信号に応答して外部から印加される基準電圧に基づき、モニターしようとする内部電位をデジタル信号に変換する変換手段と、前記デジタル信号を前記テストモード信号に応答して予定された任意のパッドに伝送する出力手段とを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００１６】
第２発明では、第１発明を基本とし、さらに、前記変換手段が、任意の割合で内部電圧を分配する第１のディバイダーと、前記任意の割合で前記基準電圧を分配する第２のディバイダーと、前記テストモード信号に応答して前記第１のディバイダー及び第２のディバイダーの出力及び前記内部電位を比較する比較器とを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００１７】
第３発明では、第２発明を基本とし、さらに、前記第１のディバイダーが、抵抗の抵抗値により決定された抵抗比で内部電圧のレベルを分配するために、少なくとも２つ以上の抵抗を備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００１８】
第４発明では、第２発明を基本とし、さらに、前記第１のディバイダーが、前記テストモード信号に応答して前記内部電圧を伝送する伝送ゲートを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００１９】
第５発明では、第２発明を基本とし、さらに、前記内部電圧が、半導体装置内の互いに異なる機能手段の動作を支援するために供給される複数個の内部パワーソースを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２０】
第６発明では、第５発明を基本とし、さらに、前記第１のディバイダーが、前記テストモード信号に対応して互いに異なる抵抗比で前記内部パワーソースを分配するための複数個の抵抗と少なくとも１つの伝送ゲートとを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２１】
第７発明では、第６発明を基本とし、さらに、前記伝送ゲートの数が、前記内部パワーソースの数と同じで、前記抵抗の数が、前記伝送ゲートの数より多いことを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２２】
第８発明では、第２発明を基本とし、さらに、前記第２のディバイダーが、内部構造的な側面から前記第１のディバイダーと同じであることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２３】
第９発明では、第１発明を基本とし、さらに、前記変換手段が、前記基準電圧が印加される入力パッドと、該入力パッドと前記第２のディバイダーとの間に備えられる静電気放電回路とを更に備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２４】
第１０発明では、第１発明を基本とし、さらに、前記出力手段が、前記デジタル信号をバッファリングするバッファ部と、前記テストモード信号に応答して前記デジタル信号を予定された任意のパッドに伝送する多重化部とを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２５】
第１１発明では、第１０発明を基本とし、さらに、前記多重化部が、前記テストモード信号を反転させる第１のインバータと、前記テストモード信号及び前記デジタル信号を入力とする第１のＮＡＮＤゲートと、前記第１のインバータの出力信号及び前記デジタル信号を入力とする第１のＮＯＲゲートと、前記第１のＮＡＮＤゲートの出力信号をゲート入力とするＰＭＯＳトランジスタと、前記第１のＮＯＲゲートの出力信号をゲート入力とするＮＭＯＳトランジスタとを備え、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデータとしてパッドに出力することを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２６】
第１２発明では、第１１発明を基本とし、さらに、前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２７】
第１３発明では、第９発明を基本とし、さらに、前記パッドが、アドレスの入・出力のためのアドレスパッド、データの入・出力のためのデータパッド、及びデータアクセスに用いられないモニタリングパッドを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２８】
第１４発明では、第１０発明を基本とし、さらに、前記多重化部が、データアクセスの間、データ出力イネーブル信号に対応してデータを伝送することを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００２９】
第１５発明では、第１０発明を基本とし、さらに、前記多重化部が、データを前記データパッドに伝送するデータ出力部と、前記テストモード信号に応答して前記デジタル信号を前記データパッドに伝送するデジタル信号出力部と、データを前記データパッドに伝送するデータ出力信号と、前記テストモード信号に応答してデータ出力部及びデジタル信号出力部を制御する出力制御部とを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３０】
第１６発明では、第１５発明を基本とし、さらに、前記出力制御部が、前記データ出力信号を反転させるインバータと、該インバータの出力信号及び前記テストモード信号を入力として前記制御信号を出力する第２のＮＯＲゲートとを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３１】
第１７発明では、第１５発明を基本とし、さらに、前記データ出力部が、前記制御信号を反転させる第１のインバータと、データ及び前記出力制御部の出力を入力とするＮＡＮＤゲートと、前記データ及び前記第１のインバータの出力信号を入力とするＮＯＲゲートと、前記ＮＡＮＤゲートの出力信号をゲート入力として前記データパッドと接続されたＰＭＯＳトランジスタと、前記ＮＯＲゲートの出力信号をゲート入力として前記データパッドと接続されたＮＭＯＳトランジスタとを備え、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデータとして前記パッドに出力することを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３２】
第１８発明では、第１７発明を基本とし、さらに、前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３３】
第１９発明では、第１５発明を基本とし、さらに、前記デジタル信号出力部が、前記テストモード信号を反転させる第１のインバータと、前記デジタル信号及び前記テストモード信号を入力とするＮＡＮＤゲートと、前記第１のインバータの出力信号及び前記デジタル信号を入力とするＮＯＲゲートと、前記ＮＡＮＤゲートのインバータの出力信号をゲート入力として前記データパッドと接続されたＰＭＯＳトランジスタと、前記ＮＯＲゲートの出力信号をゲート入力として前記データパッドと接続されたＮＭＯＳトランジスタとを備え、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデジタル信号として前記パッドに出力することを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３４】
第２０発明では、第１９発明を基本とし、さらに、前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３５】
第２１発明では、パワー電圧のレベルを感知し、感知されたレベルに対応する信号を出力する電圧入力手段と、前記内部電位をテストモード信号に応答して伝送する出力手段とを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３６】
第２２発明では、第２１発明を基本とし、さらに、前記出力手段が、前記テストモード信号を反転させる第１のインバータと、前記テストモード信号及び前記デジタル信号を入力とするＮＡＮＤゲートと、前記第１のインバータの出力信号及び前記デジタル信号を入力とするＮＯＲゲートと、該ＮＯＲゲートの出力信号をゲート入力として前記アドレスパッド又は前記モニタリング専用パッドと接続されたＮＭＯＳトランジスタと、前記ＮＡＮＤゲートの出力信号をゲート入力とするＰＭＯＳトランジスタとを備え、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデータとして前記パッドに出力することを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３７】
第２３発明では、第２２発明を基本とし、さらに、前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間、及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３８】
第２４発明では、第２１発明を基本とし、さらに、前記テストモード信号に応答してデータを前記出力手段に伝達するデータ入力手段を更に備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００３９】
第２５発明では、第２４発明を基本とし、さらに、前記信号が、モニタリング専用パッド（半導体メモリ装置内の未使用パッド）、アドレスパッド、及びデータパッドを含む少なくとも１つのパッドを介して出力されることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００４０】
第２６発明では、第２５発明を基本とし、さらに、前記出力手段が、前記データを前記少なくとも１つのパッドに伝送するデータ出力部と、前記テストモード信号に応答して前記信号を前記少なくとも１つのパッドに伝送する信号出力部と、データ出力信号及び前記テストモード信号に応答してデータ出力部及びデジタル信号出力部を制御する出力制御部とを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００４１】
第２７発明では、第２６発明を基本とし、さらに、前記出力制御部が、前記データ出力信号を反転させるインバータと、該インバータの出力信号及び前記テストモード信号を入力として前記制御信号を出力するＮＯＲゲートとを備えることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００４２】
第２８発明では、第２６発明を基本とし、さらに、前記データ出力部が、前記制御信号を反転させる第１のインバータと、データ及び前記制御信号を入力とするＮＡＮＤゲートと、前記データ及び前記第１のインバータの出力信号を入力とするＮＯＲゲートと、前記ＮＡＮＤゲートの出力信号をゲート入力として前記データパッドと接続されたＰＭＯＳトランジスタと、前記ＮＯＲゲートの出力信号をゲート入力として前記データパッドと接続されたＮＭＯＳトランジスタとを備え、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号をデータとして前記パッドに出力することを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００４３】
第２９発明では、第２８発明を基本とし、さらに、前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間、及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００４４】
第３０発明では、第２６発明を基本とし、さらに、前記信号出力部が、前記テストモード信号を反転させる第１のインバータと、前記デジタル信号及び前記テストモード信号を入力とするＮＡＮＤゲートと、前記第１のインバータの出力信号及び前記デジタル信号を入力とするＮＯＲゲートと、前記ＮＡＮＤゲートの出力信号をゲート入力として前記データパッドと接続された第１０のＰＭＯＳトランジスタと、前記ＮＯＲゲートの出力信号をゲート入力として前記データパッドと接続されたＮＭＯＳトランジスタとを備え、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間のノードに印加された信号を前記信号として前記パッドに出力することを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００４５】
第３１発明では、第３０発明を基本とし、さらに、前記ＮＡＮＤゲートとＰＭＯＳトランジスタとの間、及び前記ＮＯＲゲートとＮＭＯＳトランジスタとの間に偶数個のインバータが設けられることを特徴とする半導体メモリ装置の内部電位モニター装置を提供する。
【００４６】
第３２発明では、半導体メモリ装置の内部電位をモニターする方法において、内部電源電圧と基準電源電圧との差をデジタル信号に変換するステップと、該デジタル信号をテストモード信号に応答して伝送するステップとを含むことを特徴とする半導体メモリ装置の内部電位モニター方法を提供する。
【００４７】
第３３発明では、第３２発明を基本とし、さらに、前記変換ステップが、前記内部電源電圧のレベルを任意の割合で分配するステップと、前記基準電源電圧のレベルを前記任意の割合で分配するステップと、前記分配された電圧を比較して前記デジタル信号を出力するためのステップとを含むことを特徴とする半導体メモリ装置の内部電位モニター方法を提供する。
【００４８】
第３４発明では、第３２発明を基本とし、さらに、前記伝送ステップが、前記デジタル信号をバッファリングするステップと、前記デジタル信号を前記テストモード信号に対応してパッドに出力するステップとを含むことを特徴とする半導体メモリ装置の内部電位モニター方法を提供する。
【００４９】
第３５発明では、第３４発明を基本とし、さらに、前記伝送ステップが、データのアクセスの間、前記テストモード信号及びデータ出力イネーブル信号に対応してデータを出力するステップを更に含むことを特徴とする半導体メモリ装置の内部電位モニター方法を提供する。
【００５０】
第３６発明では、半導体メモリ装置の内部電位をモニターする方法において、電源電圧のレベルを感知し、感知されたレベルに対応する信号を生成するステップと、テストモード信号に応答して前記信号を伝送するステップとを含むことを特徴とする半導体メモリ装置の内部電位モニター方法を提供する。
【発明を実施するための最良の形態】
【００５１】
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
【００５２】
図２は、本発明の一実施形態に係る半導体メモリ装置の内部電位モニター装置を示したブロック図である。
【００５３】
同図に示すように、内部電位モニター装置は、内部電位デジタル信号化部２０１とデジタル信号出力部２０３とを備える。
【００５４】
ここで、内部電位デジタル信号化部２０１は、チップ内部の電位を正確に判別するための基準電圧ＶＦＯＲＣＥが印加される基準電圧入力パッド２１３、モニターしようとする電位である内部電位ＶＩＰＷＲを比較器２０９の動作性能に適した電位に分配する第１のディバイダー２０５、基準電圧ＶＦＯＲＣＥを静電気から保護するＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）回路２１１、テストモード決定ブロック２１９の出力信号であるテストモード信号ＴＶＭ＿ＥＮに応答して基準電圧ＶＦＯＲＣＥを比較器２０９の動作性能に適した電位に分配する第２のディバイダー２０７、基準電圧ＶＦＯＲＣＥと内部電位ＶＩＰＷＲとを比較して基準電圧ＶＦＯＲＣＥに基づいてアナログ信号の内部電位ＶＩＰＷＲをデジタル信号に変換する比較器２０９を備える。
【００５５】
そして、デジタル信号出力部２０３は、比較器２０９の出力信号であるデジタル信号をバッファリングするバッファ部２１５、バッファリングされた内部電位デジタル信号ＶＭ＿ＯＵＴをテストモード信号ＴＶＭ＿ＥＮに応答して予定された任意のパッド２２１に伝送する多重化部２１７を備える。
【００５６】
ここで、任意のパッド２２１は、アドレス信号が入力されるアドレスパッド、データが入・出力されるデータパッド、コマンド信号が入力されるコマンドパッド、及びモニター専用パッド（ここで、モニター専用パッドとは、半導体メモリ装置内の未使用パッドを活用してモニター専用パッドとして用いることを意味する。以下、モニター専用パッドは、上述の内容と同じである。）を意味する。
【００５７】
また、このように任意のパッド２２１を用いることは、パッケージ後、半導体メモリ装置のテストの際、前記任意のパッド２２１を介してテストすることによりパッケージ物質を除去し、テストするノードを直接的に露出させる作業を必要とせず、便利にテストできるという長所を有する。
【００５８】
図３Ａ及び図３Ｂは、図２の第１のディバイダー２０５と第２のディバイダー２０７とを示した回路図である。
【００５９】
まず、図３Ａに示すように、第１のディバイダー２０５は、第１の抵抗Ｒ１と第２の抵抗Ｒ２とが直列に接続されて、印加される内部電位ＶＩＰＷＲを比較器２０９の動作性能に適した電位に分配する。
【００６０】
第２のディバイダー２０７も第３の抵抗Ｒ３と第４の抵抗Ｒ４とが直列に接続されて、基準電圧ＶＦＯＲＣＥを比較器２０９の動作性能に適した電位に分配する。このとき、第２のディバイダー２０７は、外部で電圧を調整して伝達される基準電圧ＶＦＯＲＣＥであるため、選択的に備えることができる。
【００６１】
次に、図３Ｂに示すように、第１のディバイダー２０５は、３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２をモニタリングするために、少なくとも４つの抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ８を直列に接続し、各接続ノード間に前記３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２を印加する。このとき、３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２は、選択的にモニターするために、各々の内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２に対応するトランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３を更に備える。そして、トランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３は、個別のテストモード信号ＴＶＭ０、ＴＶＭ１、ＴＶＭ２によりそれぞれ制御される。
【００６２】
すなわち、３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２を個別のテストモード信号ＴＶＭ０、ＴＶＭ１、ＴＶＭ２に応じて抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ８ディバイダーに伝達し、比較器２０９の動作性能に適した電位に分配して伝達する。
【００６３】
そして、図３Ｂにおける第１のディバイダー２０５では、３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２のみを示したが、更に多くの内部電位をモニターすることができ、これに合せてトランスミッションゲートと抵抗とを更に備えることができる。
【００６４】
次いで、第２のディバイダー２０７は、外部から印加される３つの基準電圧 ＶＦＯＲＣＥ０、ＶＦＯＲＣＥ１、ＶＦＯＲＣＥ２をモニターするために、少なくとも４つの抵抗Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２を直列に接続し、各接続ノード間に前記３つの基準電圧ＶＦＯＲＣＥ０、ＶＦＯＲＣＥ１、ＶＦＯＲＣＥ２を印加する。このとき、３つの基準電圧ＶＦＯＲＣＥ０、ＶＦＯＲＣＥ１、ＶＦＯＲＣＥ２は、前記３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２にそれぞれ対応して比較するために設けられるものであるから、内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２を選択するトランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３に対応して基準電圧ＶＦＯＲＣＥ０、ＶＦＯＲＣＥ１、ＶＦＯＲＣＥ２を選択するトランスミッションゲートＴＧ４、ＴＧ５、ＴＧ６を備える。そして、トランスミッションゲートＴＧ４、ＴＧ５、ＴＧ６は、個別のテストモード信号ＴＶＭ０、ＴＶＭ１、ＴＶＭ２によりそれぞれ制御される。
【００６５】
また、第２のディバイダー２０７も図３Ａ同様、外部で電圧を調整して伝達される基準電圧ＶＦＯＲＣＥ０、ＶＦＯＲＣＥ１、ＶＦＯＲＣＥ２であるため、選択的に備えることができる。
【００６６】
図４は、図２のテストモード決定ブロック２１９を示した回路図である。
【００６７】
同図に示すように、テストモード決定ブロック２１９は、個別のテストモード信号ＴＶＭ０、ＴＶＭ１、ＴＶＭ２を入力とする第１のＮＯＲゲートＮＯＲ１と、当該第１のＮＯＲゲートＮＯＲ１の出力信号を反転させてテストモード信号ＴＶＭ＿ＥＮとして出力する第１のインバータＩＮＶ１で実現することができる。
【００６８】
ここで、テストモード信号ＴＶＭ＿ＥＮは、図２における比較器２０９及び多重化部２１７を制御する信号である。そして、個別のテストモード信号ＴＶＭ０、ＴＶＭ１、ＴＶＭ２は、図３Ｂの第１のディバイダー２０５及び第２のディバイダー２０７のトランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６を制御する信号である。
【００６９】
図５は、図２の比較器２０９及びバッファ部２１５を示した回路図である。
【００７０】
同図に示すように、比較器２０９は、テストモード信号ＴＶＭ＿ＥＮをゲート入力として比較器２０９をイネーブルさせる第１のＮＭＯＳトランジスタＮ１及び第２のＮＭＯＳトランジスタＮ２、互いのゲートが噛み合って電流ミラーをなす第１のＰＭＯＳトランジスタＰ１及び第２のＰＭＯＳトランジスタＰ２、基準電圧ＶＦＯＲＣＥ及び内部電位ＶＩＰＷＲを差動入力とする第３のＮＭＯＳトランジスタＮ３及び第４のＮＭＯＳトランジスタＮ４を備える。
【００７１】
ここで、比較器２０９は、基準電圧ＶＦＯＲＣＥに基づいてアナログ信号の内部電位ＶＩＰＷＲをデジタル信号化する役割を果たす。
【００７２】
そして、バッファ部２１５は、前記比較器２０９の出力信号であるデジタル信号をバッファリングする回路であって、２つのインバータＩＮＶ２、ＩＮＶ３が直列に接続された回路である。
【００７３】
図６Ａ〜図６Ｃは、図２の多重化部２１７を示した回路図である。
【００７４】
まず、図６Ａに示すように、多重化部２１７は、テストモード信号ＴＶＭ＿ＥＮを反転させる第４のインバータＩＮＶ４、当該第４のインバータＩＮＶ４の出力信号をゲート入力とする第３のＰＭＯＳトランジスタＰ３、テストモード信号ＴＶＭ＿ＥＮをゲート入力とする第６のＮＭＯＳトランジスタＮ６、内部電位デジタル信号ＶＭ＿ＯＵＴをゲート入力として自体の出力信号を予定された任意のパッドに伝達する第４のＰＭＯＳトランジスタＰ４、内部電位デジタル信号ＶＭ−ＯＵＴをゲート入力として自体の出力信号を予定された任意のパッドに伝達する第５のＮＭＯＳトランジスタＮ５を備える。
【００７５】
このような図６Ａの多重化部２１７は、テストモード信号ＴＶＭ＿ＥＮに応じてイネーブルされて、内部電位デジタル信号ＶＭ＿ＯＵＴを予定された任意のパッドに伝達する役割を果たす。
【００７６】
次に、図６Ｂに示すように、多重化部２１７は、テストモード信号ＴＶＭ＿ＥＮを反転させる第７のインバータＩＮＶ７、当該第７のインバータＩＮＶ７の出力信号及び内部電位デジタル信号ＶＭ＿ＯＵＴを入力とする第２のＮＯＲゲートＮＯＲ２、当該第２のＮＯＲゲートＮＯＲ２の出力信号をバッファリングする第８のインバータＩＮＶ８及び第９のインバータＩＮＶ９、当該第９のインバータＩＮＶ９の出力信号をゲート入力として自体の出力信号を予定された任意のパッドに伝達する第７のＮＭＯＳトランジスタＮ７、テストモード信号ＴＶＭ＿ＥＮ及び内部電位デジタル信号ＶＭ＿ＯＵＴを入力とする第１のＮＡＮＤゲートＮＡＮＤ１、当該第１のＮＡＮＤゲートＮＡＮＤ１の出力信号をバッファリングする第５のインバータＩＮＶ５及び第６のインバータＩＮＶ６、当該第６のインバータＩＮＶ６の出力信号をゲート入力として自体の出力信号を予定された任意のパッドに伝達する第５のＰＭＯＳトランジスタＰ５を備える。
【００７７】
このような多重化部２１７は、テストモード信号ＴＶＭ＿ＥＮに応じて内部電位デジタル信号ＶＭ＿ＯＵＴを予定された任意のパッドに伝達する役割を果たす。
【００７８】
ここで、図６Ａ及び図６Ｂの多重化部２１７は、同じ役割を果たすことから、１つを選択して用いることができる。
【００７９】
次に、図６Ｃの多重化部２１７は、図６Ａ及び図６Ｂの多重化部２１７が予定された任意のパッドに内部電位デジタル信号ＶＭ＿ＯＵＴを伝達することとは異なり、内部電位デジタル信号ＶＭ＿ＯＵＴをデータパッドにのみ伝達する。
【００８０】
このために、データＤａｔａを前記データパッドに伝送するデータ出力信号ＤＯＵＴ＿ＥＮ及びテストモード信号ＴＶＭ＿ＥＮに応答してデータ出力部６０３及び内部電位デジタル信号出力部６０５を制御する出力制御部６０１、当該出力制御部６０１の制御信号ＣＯＮｓｉｇに応答してデータをデータパッドに伝送するデータ出力部６０３、及び出力制御部６０１のテストモード信号ＴＶＭ＿ＥＮに応答して内部電位デジタル信号ＶＭ＿ＯＵＴをデータパッドに伝送する内部電位デジタル信号出力部６０５を備える。
【００８１】
ここで、出力制御部６０１は、データ出力信号ＤＯＵＴ＿ＥＮを反転させる第１０のインバータＩＮＶ１０と、当該第１０のインバータＩＮＶ１０の出力信号及びテストモード信号ＴＶＭ＿ＥＮを入力として制御信号ＣＯＮｓｉｇを出力する第５のＮＯＲゲートＮＯＲ５で実現することができる。
【００８２】
そして、データ出力部６０３は、データＤａｔａ及び出力制御部６０１の出力信号である制御信号ＣＯＮｓｉｇを入力とする第２のＮＡＮＤゲートＮＡＮＤ２と、当該第２のＮＡＮＤゲートＮＡＮＤ２の出力信号をバッファリングする第１４のインバータＩＮＶ１４及び第１５のインバータＩＮＶ１５、当該第１５のインバータＩＮＶ１５の出力信号をゲート入力として自体の出力信号をデータパッドに伝達する第６のＰＭＯＳトランジスタＰ６、制御信号ＣＯＮｓｉｇを反転させる第１１のインバータＩＮＶ１１、当該第１１のインバータＩＮＶ１１の出力信号及びデータＤａｔａを入力とする第３のＮＯＲゲートＮＯＲ３、当該第３のＮＯＲゲートＮＯＲ３の出力信号をバッファリングする第１２のインバータＩＮＶ１２及び第１３のインバータＩＮＶ１３、当該第１３のインバータＩＮＶ１３の出力信号をゲート入力として自体の出力信号をデータパッドに伝達する第８のＮＭＯＳトランジスタＮ８で実現することができる。
【００８３】
また、内部電位デジタル信号出力部６０５は、内部電位デジタル信号ＶＭ＿ＯＵＴ及びテストモード信号ＴＶＭ＿ＥＮを入力とする第３のＮＡＮＤゲートＮＡＮＤ３、当該第３のＮＡＮＤゲートＮＡＮＤ３の出力信号をバッファリングする第１９のインバータＩＮＶ１９及び第２０のインバータＩＮＶ２０、当該第２０のインバータＩＮＶ２０の出力信号をゲート入力として自体の出力信号をデータパッドに伝達する第７のＰＭＯＳトランジスタＰ７、テストモード信号ＴＶＭ＿ＥＮを反転させる第１６のインバータＩＮＶ１６、当該第１６のインバータＩＮＶ１６の出力信号及び内部電位デジタル信号ＶＭ＿ＯＵＴを入力とする第４のＮＯＲゲートＮＯＲ４、当該第４のＮＯＲゲートＮＯＲ４の出力信号をバッファリングする第１７のインバータＩＮＶ１７及び第１８のインバータＩＮＶ１８、当該第１８のインバータＩＮＶ１８の出力信号をゲート入力として自体の出力信号をデータパッドに伝達する第９のＮＭＯＳトランジスタＮ９で実現することができる。
【００８４】
このような多重化部２１７は、テストモード信号ＴＶＭ＿ＥＮの論理レベルに応じて選択的にデータＤａｔａ又は内部電位デジタル信号ＶＭ＿ＯＵＴをデータパッドに伝達する。
【００８５】
図７Ａ及び図７Ｂは、図２の内部電位モニター装置のタイミング図である。
【００８６】
まず、図７Ａに示すように、互いに異なる電圧レベルを有する第１の基準電圧ＶＦＯＲＣＥ１又は第２の基準電圧ＶＦＯＲＣＥ２が第２のディバイダー２０７に印加された状態でスイングする内部電位ＶＩＰＷＲが第１のディバイダー２０５に印加される。
【００８７】
その後、比較器２０９で内部電位ＶＩＰＷＲをデジタル信号化する。このとき、第１の基準電圧ＶＦＯＲＣＥ１で比較する、例えば、内部電位ＶＩＰＷＲが、第１の基準電圧ＶＦＯＲＣＥ１より電圧レベルが高ければ論理レベルハイに、そうでなければ、論理レベルローで出力する。これは、第２の基準電圧ＶＦＯＲＣＥ２で比較する場合も同じである。
【００８８】
続いて、図７Ｂに示すように、内部電位モニター装置が第１のディバイダー２０５のみを備える場合で、第１の基準電圧ＶＦＯＲＣＥ１又は第２の基準電圧ＶＦＯＲＣＥ２が比較器に直接印加される。そして、内部電位ＶＩＰＷＲは、第１のディバイダー２０５により電圧レベルが低くなった状態で比較器２０９に入力されるが、点線で表示された内部電位ＶＩＰＷＲがこれを示す。
【００８９】
図７Ｂにおいても図７Ａ同様、第１の基準電圧ＶＦＯＲＣＥ１又は第２の基準電圧ＶＦＯＲＣＥ２に基づき、第１のディバイダー２０５に印加される内部電位ＶＩＰＷＲの電位レベルに応じて内部電位ＶＩＰＷＲが内部電位デジタル信号ＶＭ＿ＯＵＴに変換される。
【００９０】
図８は、複数の基準電圧ＶＦＯＲＣＥに基づいて内部電位ＶＩＰＷＲをデジタル信号化した場合を示したタイミング図である。
【００９１】
同図に示すように、互いに異なる電圧レベルを有する複数の基準電圧ＶＦＯＲＣＥに基づいて内部電位ＶＩＰＷＲをデジタル信号化した場合、この内部電位デジタル信号ＶＭ＿ＯＵＴのレベル遷移時点を繋ぐと、アナログ信号である内部電位ＶＩＰＷＲの変動と類似していることがわかる。これは、基準電圧ＶＦＯＲＣＥの電圧レベルを更に細かく分けると、更に類似していることが確認でき、これにより、内部電位ＶＩＰＷＲの変化を一層明確に確認することができる。
【００９２】
前述したように、従来の内部電位モニタリングの際、パッケージ後の半導体メモリ装置の内部電位モニターの困難さ及びスイング幅の小さい内部電位モニターの困難さを、本発明では比較器を介して内部電位をデジタル信号化し、これを予定された任意のパッドに伝送して、パッケージ後にも任意のパッドを介してモニターすることができるようにした。
【００９３】
そして、内部電位モニター装置をチップ内部の要所要所に備えれば、同じ電圧レベルの内部電位でもチップの様々な場所における前記内部電位の電位変動を把握することができるはずである。
【００９４】
また、ここで内部電位とは、チップ内部の内部電源発生装置によって作られる出力だけでなく、外部から入力される供給電圧、すなわち、電源電圧ＶＤＤのような電圧も含んでいることを意味する。
【００９５】
そして、内部電位が、スイング幅が大きいか、モニターの際、ノイズの影響が少ない場合は、図９のような内部電位モニター装置を活用することができる。
【００９６】
図９は、本発明の他の実施形態に係る半導体メモリ装置の内部電位モニター装置を示したブロック図である。
【００９７】
同図に示すように、内部電位モニター装置は、内部電位ＶＩＰＷＲを受信する入力部８０１と、テストモード信号ＴＶＭ＿ＥＮに応答して前記内部電位ＶＩＰＷＲを予定された任意のパッド８０７に伝達する多重化器８０３、及びテストモード信号ＴＶＭ＿ＥＮを出力するテストモード決定部８０５を備える。
【００９８】
ここで、入力部８０１は、内部電位ＶＩＰＷＲを受信する単純な回路であり、多重化器８０３は、図６Ａ、図６Ｂ、及び図６Ｃに示された多重化部と同じ回路であるため、説明を省略する。そして、テストモード決定部８０５も図４のテストモード決定ブロックと同じ回路である。
【００９９】
また、任意のパッド８０７は、アドレス信号が入力されるアドレスパッド、データが入・出力されるデータパッド、コマンド信号が入力されるコマンドパッド、及びモニター専用パッドを意味する。このように、任意のパッド８０７を用いることは、パッケージ後、半導体メモリ装置のテストの際、前記任意のパッド８０７を介してテストすることによりパッケージ物質を除去し、テストするノードを直接的に露出させる作業を必要とせず、便利にテストすることができるという長所を有する。
【０１００】
前述したように、図９の内部電位モニター装置は、ノイズに強く、スイング幅の大きい内部電位ＶＩＰＷＲをモニターするとき、予定された任意のパッド８０７で前記内部電位ＶＩＰＷＲに伝達してパッケージ後の半導体メモリ装置の内部電位をより容易にモニターすることができる。
【０１０１】
以上で説明したように、本発明では、比較器を介して内部電位をデジタル信号化し、これを予定された任意のパッドに伝送して内部電位をモニタリングした。
【０１０２】
これにより、スイング幅の小さい内部電位の変化を把握することが容易になり、内部電位を任意のパッドに伝送してパッケージ後にも容易に内部電位をモニターすることができるという長所を得る。そして、電源電圧ＶＤＤのような外部印加電圧をモニターすることができるようになった。
【０１０３】
したがって、チップの性能解析と後続製品の製作に効果的なガイドを提示することができるという効果を奏する。
【０１０４】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【０１０５】
例えば、前述した実施形態で使用されたロジックの種類及び配置は、入力信号及び出力信号が全部ハイアクティブ信号である場合を一例に挙げて実現したものであるため、信号のアクティブ極性が変わると、ロジックの実現例もやはり変化されるしかなく、かつ、このような実現例はその数があまりにも膨大で、また、その実現例の変化が本発明の属する技術分野における通常の知識を有した者にあって技術的に容易に類推できる事項であるから、それぞれの場合に対して直接的には言及しない。
【０１０６】
また、前述した実施形態において、第１のディバイダー及び第２のディバイダー２０５、２０７は、抵抗を用いたディバイダーであったが、トランジスタを用いたディバイダーとしても実現でき、比較器２０９もその他の比較器によって実現できることは自明なものであることがわかる。
（修正の為の追加）
【０１０７】
図３Ｂに示すように、第１のディバイダー２０５＿Ｂは、３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２をモニタリングするために、少なくとも４つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を直列に接続し、各接続ノード間に前記３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２を印加する。このとき、３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２は、選択的にモニターするために、各々の内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２に対応するトランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３を更に備える。そして、トランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３は、個別のテストモード信号ＴＶＭ０、ＴＶＭ１、ＴＶＭ２によりそれぞれ制御される。
【０１０８】
すなわち、３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２を個別のテストモード信号ＴＶＭ０、ＴＶＭ１、ＴＶＭ２に応じて抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４ディバイダーに伝達し、比較器２０９の動作性能に適した電位に分配して伝達する。
【０１０９】
そして、図３Ｂにおける第１のディバイダー２０５＿Ｂでは、３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２のみを示したが、更に多くの内部電位をモニターすることができ、これに合せてトランスミッションゲートと抵抗とを更に備えることができる。
【０１１０】
次いで、第２のディバイダー２０７＿Ｂは、外部から印加される３つの基準電圧 ＶＦＯＲＣＥ０、ＶＦＯＲＣＥ１、ＶＦＯＲＣＥ２をモニターするために、少なくとも４つの抵抗Ｒ５、Ｒ６、Ｒ７、Ｒ８を直列に接続し、各接続ノード間に前記３つの基準電圧ＶＦＯＲＣＥ０、ＶＦＯＲＣＥ１、ＶＦＯＲＣＥ２を印加する。このとき、３つの基準電圧ＶＦＯＲＣＥ０、ＶＦＯＲＣＥ１、ＶＦＯＲＣＥ２は、前記３つの内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２にそれぞれ対応して比較するために設けられるものであるから、内部電位ＶＩＰＷＲ０、ＶＩＰＷＲ１、ＶＩＰＷＲ２を選択するトランスミッションゲートＴＧ１、ＴＧ２、ＴＧ３に対応して基準電圧ＶＦＯＲＣＥ０、ＶＦＯＲＣＥ１、ＶＦＯＲＣＥ２を選択するトランスミッションゲートＴＧ４、ＴＧ５、ＴＧ６を備える。そして、トランスミッションゲートＴＧ４、ＴＧ５、ＴＧ６は、個別のテストモード信号ＴＶＭ０、ＴＶＭ１、ＴＶＭ２によりそれぞれ制御される。
【図面の簡単な説明】
【０１１１】
【図１】従来の技術に係る内部電位モニター装置を示したブロック図である。
【図２】本発明の一実施形態に係る半導体メモリ装置の内部電位モニター装置を示したブロック図である。
【図３Ａ】図２の第１のディバイダー及び第２のディバイダーを示した回路図である。
【図３Ｂ】図２の第１のディバイダー及び第２のディバイダーを示した回路図である。
【図３Ｃ】図３Ａの修正の為の追加。
【図４】図２のテストモード決定ブロックを示した回路図である。
【図５】図２の比較器２０９及びバッファ部を示した回路図である。
【図６Ａ】図２の多重化部を示した回路図である。
【図６Ｂ】図２の多重化部を示した回路図である。
【図６Ｃ】図２の多重化部を示した回路図である。
【図７Ａ】図２の内部電位モニター装置のタイミング図である。
【図７Ｂ】図２の内部電位モニター装置のタイミング図である。
【図８】複数の基準電圧に基づいて内部電位をデジタル信号化した場合を示したタイミング図である。
【図９】本発明の他の実施形態に係る半導体メモリ装置の内部電位モニター装置を示したブロック図である。
【符号の説明】
【０１１２】
２０１      デジタル信号化部
２０３      デジタル信号出力部
２０５      第１のディバイダー
２０７      第２のディバイダー
２０９      比較器
２１１      ＥＳＤ回路
２１３      基準電圧入力パッド
２１５      バッファ部
２１７      多重化部
２１９      テストモード決定ブロック
２２１      任意のパッド
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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