(57)【要約】      （修正有）【課題】生産効率が高く、信頼性及び歩留まりの高い半導体装置の製造方法を提供する。【解決手段】半導体基板１の裏面研削（バックグラインド）を行い、半導体基板１を薄くする。次に、裏面研削で生じたダメージ層７の除去をこの段階では行わずに、レジスト層８を半導体基板の裏面に選択的に形成する。次に、レジスト層８をマスクとして半導体基板１をエッチングし、ビアホール９を形成する。次に、当該エッチング工程で利用したエッチング装置内に半導体基板１を配置したまま、ビアホール９形成と連続的にレジスト層８を除去する。このように、エッチング工程とその後のアッシング工程とを一つの処理装置で連続的に行う。次に、半導体基板１の裏面のダメージ層７の除去及び、ビアホール９の内壁面の平坦化工程についても、上記アッシング工程と同一装置で連続的に行う。【選択図】図５
2008034508.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に選択的にマスク層を形成する工程と、
前記マスク層をマスクとして、エッチング装置で前記半導体基板をドライエッチングし、前記半導体基板に開口部を形成する工程と、
前記エッチング装置内に前記半導体基板を配置したまま、前記エッチング装置を用いて前記マスク層を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク層を形成する工程の前に、前記半導体基板の一方の面を研削することで、前記半導体基板を薄くする工程と、
前記半導体基板の一方の面を平坦化するための第１の平坦化工程とを有し、
前記マスク層を除去する工程と前記第１の平坦化工程とを、前記エッチング装置に前記半導体基板を配置したまま連続的に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口部の内壁を平坦化する第２の平坦化工程を有し、
前記マスク層を除去する工程と前記第２の平坦化工程とを、前記エッチング装置に前記半導体基板に配置したまま連続的に行うことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記開口部を形成する工程は、
前記半導体基板をプラズマエッチングするプラズマエッチング工程と、
前記プラズマエッチング工程により形成された溝の内壁に保護膜を堆積させるプラズマデポジション工程と、
前記プラズマエッチング工程と前記プラズマデポジション工程とを交互に繰り返す工程とからなることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記エッチング装置は、ＩＣＰ型のエッチング装置であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の開口部の内壁上に絶縁膜を形成する工程と、
前記絶縁膜上に貫通電極を形成する工程を有することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
その裏面から表面にかけて貫通するビアホールを有する半導体基板と、
前記半導体基板の表面上であって、前記ビアホールを被覆するように形成されたパッド電極と、
前記ビアホールの中に形成され、前記パッド電極と電気的に接続された貫通電極とを備え、
前記ビアホールは、前記半導体基板の裏面側が湾曲し、前記半導体基板の裏面側から表面側にかけてその開口径が狭くなる順テーパー形状であり、
前記ビアホールの内壁面を平坦化するためのエッチング処理がなされていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、エッチング工程と、当該エッチング工程で用いたマスク層を除去する工程に関するものである。
【背景技術】
【０００２】
従来より、半導体装置の製造に際しては、レジスト層をマスクとして下地の絶縁膜や金属層、あるいは半導体基板等を所定のパターンに加工するエッチング(etching)工程と、当該エッチング工程で用いたレジスト層を除去するアッシング(ashing)工程とがある。
【０００３】
従来の半導体装置の製造方法の一例を説明する。図１３（ａ）に示すように、半導体基板１００の裏面に対して裏面研削装置（グラインダー）を用いて裏面研削（バックグラインド）を行い、半導体基板１００を所定の厚さ（例えば、１００μｍ〜１５０μｍ）にする。
【０００４】
次に、図１３（ｂ）に示すように、所定のエッチング装置（ウェットエッチング装置やドライエッチング装置）を用いて、半導体基板１００の裏面に対してエッチングを行い、裏面研削によって生じた裏面の凸凹等の機械的なダメージ層（約３０μｍ程度）を除去する。これによって、半導体基板１００の裏面がより平坦となる。
【０００５】
次に、図１３（ｃ）に示すように、半導体基板１００の裏面上にフォトリソグラフィにより、選択的にレジスト層１０１を形成する。そして、当該レジスト層１０１をマスクとして半導体基板１００をドライエッチングする。このエッチング工程は、図１４（a）に示すようにドライエッチング装置１１０の真空チャンバー１１１内で行われる。
【０００６】
なお、図１４（ａ）において、半導体基板１００は保持部材１１２によってステージ１１３上に機械的に固定されている。図１４（ｂ）はステージ１１３を上方向から見た平面図である。保持部材１１２は、半導体基板１００の外周数ミリメートル部分に配置されている。なお、保持部材１１２で覆われた部分は、エッチング加工が適切になされないため、製品チップとならず最終的に除去される。なお、ステージ１１３には、ＲＦ電源１１４が接続されている。ＲＦ電源１１４は、真空チャンバー１１１内のプラズマを引き込むための電力を供給する高周波電源である。
【０００７】
レジスト層１０１をマスクとしたエッチングによって、半導体基板１００に図１３（ｄ）に示すような開口部１０２が形成される。開口部１０２は、いわゆるボッシュプロセスを用いて形成される場合がある。ボッシュプロセスとは、ＳＦ６ガスを用いて半導体基板の表面を等方的にエッチングするプラズマエッチング工程と、プラズマエッチング工程により形成される溝の内壁にＣ４Ｆ８ガスを用いてカーボン高分子を保護膜として堆積させるプラズマデポジション工程の両工程を周期的に繰り返すことによって、半導体基板を垂直に、かつ深くエッチングするプロセスである。
【０００８】
次に、真空チャンバー１１１から半導体基板１００を取り出し、不図示のアッシング装置（例えば、プラズマアッシング装置）のチャンバーに半導体基板１００を搬送する。このアッシング装置も基本的には上述したドライエッチング装置１００と同様に真空チャンバー、ステージ、保持部材、RF電源等が設けられているとする。そして、例えば酸素プラズマを利用したプラズマアッシングによって、レジスト層１０１を除去する。なお、保持部材で被覆された部分はプラズマが当らず、アッシングが適切になされないため、保持部材の位置をずらして再度のアッシングを行う。
【０００９】
そして、オーバーハング現象やボッシュプロセス等によって開口部１０２の内壁が平坦でない場合には、アッシング装置からエッチング装置に半導体基板１００を再び移し、開口部１０２の内壁に対して平坦化のためのエッチングを行う。内壁面が平坦でないと、その後の開口部１０２内における均一な成膜ができなくなるからである。なお、開口部１０２の形成に際してボッシュプロセスを採用した場合には、開口部１０２の内壁面が図１３（ｄ）に示すような波状の荒れた形状（スキャロップ形状１０３）になることが知られている。そのため、ボッシュプロセスを用いた場合には、当該平坦化工程を行う必要が特にある。
【００１０】
平坦化工程によって、開口部１０２の内壁面は図１３（ｅ）に示すように平坦になり、以後開口部１０２内で均一な成膜を行うことができる。
【００１１】
このように、従来の半導体装置の製造方法におけるエッチング工程とアッシング工程は、それぞれ別の専用装置を用いて行われていた。
【００１２】
本発明に関連する技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００６−１２８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、従来はエッチング工程とアッシング工程がそれぞれ別の専用装置で行われていた。そのため、エッチング工程後にアッシング工程がある場合や、アッシング工程後にエッチング工程がある場合には、その度に半導体基板１００の搬送が必要となり、生産効率が著しく低下するという問題があった。また、搬送の際に半導体基板１００に機械的欠陥が生じる可能性もあった。
【００１４】
また、エッチング装置とアッシング装置との間で半導体基板１００を搬送する際には、保持部材１１２の取り外し作業及び取り付け作業があるため、完全に同じ位置に保持部材１１２を再び配置することは困難である。上述のように、保持部材１１２で覆われた部分はエッチング加工が適切になされないため、製品チップとは通常ならない。そのため、保持部材を用いて半導体基板をステージ上に固定する場合には、エッチング工程及びアッシング工程を繰り返す度に保持部材の位置に微妙なズレが生じ、最終製品の信頼性及び歩留まりが劣化するという問題もあった。
【００１５】
そこで本発明は、生産効率を上げるとともに、信頼性及び歩留まりの高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、半導体基板の表面に選択的にマスク層を形成する工程と、前記マスク層をマスクとして、エッチング装置で前記半導体基板をドライエッチングし、前記半導体基板に開口部を形成する工程と、前記エッチング装置内に前記半導体基板を配置したまま、前記エッチング装置を用いて前記マスク層を除去する工程とを有することを特徴とする。
【００１７】
また、本発明の半導体装置の製造方法は、前記マスク層を形成する工程の前に、前記半導体基板の一方の面を研削することで、前記半導体基板を薄くする工程と、前記半導体基板の一方の面を平坦化するための第１の平坦化工程とを有し、前記マスク層を除去する工程と前記第１の平坦化工程とを、前記エッチング装置に前記半導体基板を配置したまま連続的に行うことを特徴とする。
【００１８】
また、本発明の半導体装置の製造方法は、前記開口部の内壁を平坦化する第２の平坦化工程を有し、前記マスク層を除去する工程と前記第２の平坦化工程とを、前記エッチング装置に前記半導体基板に配置したまま連続的に行うことを特徴とする。
【００１９】
また、本発明の半導体装置は、その裏面から表面にかけて貫通するビアホールを有する半導体基板と、前記半導体基板の表面上であって、前記ビアホールを被覆するように配置されたパッド電極と、前記ビアホールの中に形成され、前記パッド電極と電気的に接続された貫通電極とを備え、前記ビアホールは、前記半導体基板の裏面側が湾曲し、前記半導体基板の裏面側から表面側にかけてその開口径が狭くなる順テーパー形状であり、前記ビアホールの内壁面を平坦化するためのエッチング処理がなされていることを特徴とする。
【発明の効果】
【００２０】
本発明の半導体装置の製造方法では、エッチング工程と、当該エッチング工程で用いたマスク層を除去する工程とを一つの処理装置で行っている。そのため、従来のようなエッチング装置及びアッシング装置間での半導体基板の搬送が無くなり、生産効率が向上する。また、半導体基板の搬送に起因する不良を低減することができるため、信頼性及び歩留まりの高い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施形態について図面を参照しながら説明する。図１乃至図１０は本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【００２２】
まず、図１に示すように、その表面に不図示の電子デバイス（例えば、ＣＣＤや赤外線センサー等の受光素子や発光素子またはその他の半導体素子）が形成された半導体基板１を準備する。半導体基板１は、例えばその口径が８インチ（２００ｍｍ）サイズであって、３００μｍ〜７００μｍ程度の厚さになっている。そして、半導体基板１の表面に第１の絶縁膜２（例えば、熱酸化法やＣＶＤ法によって形成されたシリコン酸化膜やＢＰＳＧ膜）を例えば２μｍの膜厚に形成する。
【００２３】
次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後不図示のレジスト層をマスクとして当該金属層をエッチングしてパターニングする。これにより、第１の絶縁膜２上にパッド電極３が例えば１μｍの膜厚で形成される。パッド電極３は半導体基板１上の電子デバイスやその周辺素子と不図示の配線を介して電気的に接続されている。
【００２４】
次に、半導体基板１の表面にパッド電極３の一部上を被覆するパッシベーション膜４（例えばシリコン窒化膜）を例えばＣＶＤ法で形成する。次に、パッド電極３を含む半導体基板１の表面上に、エポキシ樹脂，レジスト，アクリル等の接着層５を介して支持体６を貼り合わせる。なお、支持体６はフィルム状の保護テープでもよいし、ガラスや石英，セラミック，プラスチック，金属等の剛性の基板であってもよいし、樹脂から成るものでもよい。また、支持体６は剛性の基板であることが、薄型化される半導体基板１を強固に支え、人手によらない搬送の自動化をする上で好ましい。支持体６は、半導体基板１を支持すると共にその素子表面を保護する機能を有するものである。
【００２５】
次に、半導体基板１の裏面に対して裏面研削装置（例えばグラインダー）を用いてバックグラインドを行い、半導体基板１の厚さを所定の厚さ（例えば１００μｍ〜１５０μｍ程度）に研削する。当該バックグラインドによって、半導体基板１の裏面は完全な平坦とはならず、凹凸等の機械的なダメージ層７が生じる。なお、図２ではダメージ層７を現実のものよりもかなり誇張して描いてある。また、半導体基板１を薄膜化させる必要がなければ本工程を行う必要はない。
【００２６】
次に、図２に示すように、フォトリソグラフィ技術を利用して半導体基板１の裏面上にレジスト層８を選択的に形成する。レジスト層８は、半導体基板１の裏面のうちパッド電極３に対応する位置に開口部を有している。なお、本実施形態ではレジスト層をマスク層として用いているが、シリコン酸化膜やシリコン窒化膜等の絶縁膜をマスク層として用いることもできる。なお、従来はバックグラインド後にダメージ層７の除去を行っていたが、本実施形態では後述するアッシング工程やビアホール内壁の平坦化工程と連続的に行っている。そのため、従来に比して半導体基板１の搬送作業が少なくなり、生産効率が向上している。また、ダメージ層７の凹凸形状によって、レジスト層８の半導体基板１に対する密着性が向上するという利点もある。
【００２７】
次に、このレジスト層８をマスクとしてボッシュプロセスを利用して半導体基板１の所定領域をエッチングする。具体的には、図３に示すように、エッチング装置５０の真空チャンバー５１内に設置されたステージ５２上に半導体基板１を載置し、保持部材５３で機械的に固定する。保持部材５３は、半導体基板１の外周数ミリメートル部分に配置されている。
【００２８】
なお、公知の静電吸着方式によって、半導体基板１をステージ５２に保持することもできるが、支持体６がガラス等の絶縁性である場合には十分な吸着力を得る事ができない。そのため、本実施形態では保持部材５３を用いて半導体基板１を機械的に固定している。なお、十分な静電吸着力を得る事ができる場合や、後述するヘリウム層５４の漏れの問題がなければ、保持部材５３を用いずに静電吸着方式で半導体基板をステージ上に固定することも可能である。また、静電吸着方式が可能であれば、保持部材５３を用いた場合と比べて、基板外周に対して隙間無くエッチング工程やアッシング工程等を行うことが可能であり、また、基板に対する機械的ダメージが少ないため、歩留まりが良くなるという利点がある。なお、静電吸着方式とは、ステージ上に誘電層を設け、ステージと半導体基板の間に電圧を印加し、両者の間に発生した力によって半導体基板を吸着する方式である。
【００２９】
次に、ステージ５２側から不図示の配管を介してヘリウム（Ｈｅ）ガスを流し、支持体６とステージ５２との間にヘリウム層５４を形成する。このヘリウム層５４は基板冷却のための層である。当該ヘリウム層５４によってステージ５２の温度が半導体基板１側に反映され、面内温度が均一となり、半導体基板１の全面に対するエッチングの加工精度が均一となる。
【００３０】
なお、保持部材５３は半導体基板１の固定と共に、上方からの押さえによってヘリウム層５４がステージ面から外部へ過度に漏れることを防止する機能も有している。なお、ＲＦ電源５５によって、交流電圧が下部電極５６に供給されている。また、真空チャンバー５１には、エッチングガスやアッシングガスとなる気体を導くための配管５７や、当該ガスの排気管（不図示）や、真空ポンプ（不図示）等が設けられている。また、プラズマ源に電力を供給するためのＩＣＰコイル５８が設けられている。
【００３１】
エッチング装置５０は、例えばＩＣＰ（Inductively Coupled Plasma）型のエッチング装置を用いる。ＩＣＰ型のエッチング装置とは、ＩＣＰコイルに高周波電力を供給する誘導結合放電方式により、供給される反応ガスを真空チャンバー内でプラズマ化させ、当該高密度プラズマを用いて対象物のエッチングを行う装置である。
【００３２】
そして、エッチング装置５０を用いて、圧力：１０〜５０mTorr，ＳＦ６ガス流量：３００〜４００scc/min，Ｏ２ガス流量：３０〜４０scc/min，ＩＣＰパワー：１５００〜２０００W，下部電極：２０〜３０Ｗのプラズマエッチング工程と、圧力：２０〜３０mTorr，Ｃ４Ｆ８ガス流量：１５０〜２００scc/min，ＩＣＰパワー：１２００〜１７００Wのプラズマデポジション工程とを切り替え時間：１０／５secのサイクルで行う。
【００３３】
このボッシュプロセスにより図４に示すように半導体基板１を厚さ方向に貫通するビアホール９（開口部）が形成され、同時にビアホール９の内壁面がスキャロップ形状１０となる。ビアホール９の開口の直径は例えば３０〜５０μｍ程度であり、その深さは例えば１００μｍ〜１５０μｍ程度であり、スキャロップ形状１０の溝の段差は例えば６０００Å程度である。なお、ＳＦ６ガスによる横方向へのサイドエッチング量が多いとスキャロップ形状１０の段差が大きくなる。
【００３４】
ビアホール９の底部側（図４の下側）に行くほどエッチングレートは小さくなるため、実際にはビアホール９の底部側の方が上部側（図４の上側）よりもスキャロップ形状１０の段差が浅く、平坦に近い状態となっている。なお、同図ではビアホール９がストレート形状であるが、ボッシュプロセスでは順テーパー形状（深さ方向になるについて開口の直径が狭くなる形状）になる傾向がある。
【００３５】
なお、ボッシュプロセスを用いないエッチングによってビアホール９を形成する場合もある。また、図示はしないが、ビアホール９は半導体基板１を貫通していなくてもよく、半導体基板１の途中にその底部があってもよい。
【００３６】
次に、上記ビアホール９の形成に係るエッチングで用いたエッチング装置５０と同一装置において、真空チャンバー５１内のガスの種類をアッシング用ガスに変え、圧力，装置電力等の各条件も変えて、図５（ａ），（ｂ）に示すようにレジスト層８をプラズマ除去（アッシング）する。つまり、半導体基板１は真空チャンバー５１内に配置したまま、上記エッチング工程と連続的に行われる。アッシング工程は、例えば圧力：１０〜５０mTorr，Ｏ２ガス流量：１５０〜２００scc/min，ＩＣＰパワー：２０００〜３０００W，下部電極：３０〜８０Ｗの条件で行う。なお、レジスト層８ではなく、シリコン酸化膜やシリコン窒化膜等の絶縁膜がマスク層として用いられている場合には、装置内の圧力やガス等の条件を絶縁膜を除去する条件に最適化してマスク層を除去する。
【００３７】
次に、真空チャンバー５１内のガスの種類をアッシング用ガスからエッチングガスに変え、圧力，装置電力等の各条件も変える。そして、ドライエッチング法により、半導体基板１の裏面の平坦化（ダメージ層７の除去）と、ビアホール９の内壁の平坦化（スキャロップ形状１０の除去）を同時進行で行う。
【００３８】
なお、ドライエッチング後のビアホール９は、図５（ａ）に示すようなストレート形状でもよいが、ドライエッチングの条件を変えることで、図５（ｂ）に示すように、ビアホール９の上部（半導体基板１の裏面側）が滑らかに湾曲した順テーパー形状にすることもできる。ビアホール９の形状が順テーパー形状である方が、ストレート形状である場合に比して、ビアホール９内で膜厚均一性の高い成膜を行える利点がある。
【００３９】
このように、半導体基板１はエッチング装置５０の真空チャンバー５１内に配置されたまま、ビアホール９の形成から、レジスト層８の除去に続いて連続的に行われる。このダメージ層７の除去及びビアホール９内壁の平坦化は、例えば圧力：２０〜８０mTorr，ＳＦ６ガス流量：５００〜６００scc/min，Ｏ２ガス流量：０〜６０scc/min，ＩＣＰパワー：１５００〜２５００W，下部電極：５０〜１００Ｗの条件で行う。なお、スキャロップ形状１０の改善の効果を高める観点、つまりビアホール９の内壁をより平坦化させる観点からは、低圧，高パワー，ＣＦ４ガスリッチの条件下で行うことが好ましい。
【００４０】
次に、必要に応じてウェットエッチング処理を行い、レジスト層８を完全に除去する。保持部材５３で被覆された箇所はレジスト層８が残り、次工程に悪影響を及ぼす可能性もあるからである。
【００４１】
次に、ビアホール９内で露出された第１の絶縁膜２をエッチング除去し、パッド電極３を露出させる。
【００４２】
次に、図６に示すように、ビアホール９内を含む半導体基板１の裏面の全面に第２の絶縁膜１１（例えば、ＣＶＤ法によって形成されたシリコン酸化膜やシリコン窒化膜）を形成する。当該第２の絶縁膜１１は半導体基板１と導電性部材（後述するバリア層１２，シード層１３，貫通電極１４，配線層１５）とを絶縁するものである。
【００４３】
次に、図７に示すように半導体基板１の裏面にレジスト層１２を選択的に形成し、当該レジスト層１２をマスクとしてビアホール９の底部の第２の絶縁膜１１をエッチングして除去する。このエッチングにより、パッド電極３が一部露出される。次に、レジスト層１２をアッシング工程により除去する。
【００４４】
この第２の絶縁膜１１のエッチング工程と、レジスト層１２の除去工程についても、同一のエッチング装置で連続的に行う。
【００４５】
なお、第２の絶縁膜１１が半導体基板１の裏面が一番厚く、ビアホール９内の側壁、底部に向かうにしたがって薄く形成される傾向を利用して、マスクなしで当該エッチングを行うこともできる。マスクなしでエッチングすることで製造プロセスの合理化を図ることもできる。また、前記第１の絶縁膜２と第２の絶縁膜１１とを同一のエッチング工程で除去してもよい。
【００４６】
次に、図８に示すように、ビアホール９内及び半導体基板１の裏面上にバリア層１３を形成する。バリア層１３はスパッタリング法，ＰＶＤ法、ＣＶＤ法、その他の成膜方法によって形成される。また、バリア層１３は例えばチタン（Ｔｉ）層、チタンナイトライド（ＴｉＮ）層、タンタル（Ｔａ）層、タンタルナイトライド（ＴａＮ）層、チタンタングステン（ＴｉＷ）層、タングステンナイトライド（ＷＮ）、ジルコニウム（Ｚｒ）、ジルコニウムナイトライド（ＺｒＮ）層等から成る。
【００４７】
バリア層１３は、後にビアホール９内に形成される貫通電極１５の金属材料の拡散防止や、当該金属材料と導電体（本実施形態ではパッド電極３）との相互反応防止の役割を有する。なお、これらの役割を有するのであればその材質は特に限定されず単層あるいは積層であってもよい。積層構造は既に説明した材質等の組み合わせから成り、例えばチタン層／チタンナイトライド層である。
【００４８】
次に、同図に示すようにバリア層１３上にシード層１４を形成する。シード層１４は、後述する貫通電極１５及び配線層１６をメッキ形成するための下地電極となる導電層であり、例えば銅（Ｃｕ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），アルミニウム（Ａｌ），タングステン（Ｗ）等の金属から成る。シード層１４は、スパッタリング法，ＰＶＤ法，ＣＶＤ法、その他の成膜方法によって形成される。また、シード層１４の膜厚は例えば５０ｎｍ程度である。なお、ビアホール９内壁面は平坦化されているため、バリア層１３及びシード層１４の被覆性が良い。
【００４９】
次に、同図に示すようにビアホール９内を含むシード層１４上に、例えばシード層１４をメッキ電極とした電解メッキ法によって銅（Ｃｕ）から成る貫通電極１５及びこれと連続して接続された配線層１６を形成する。貫通電極１５及び配線層１６は、バリア層１３及びシード層１４を介してビアホール９の底部で露出するパッド電極３と電気的に接続される。なお、ビアホール９内壁面は平坦化されているため、良好な貫通電極１５及び配線層１６が形成される。
【００５０】
なお、貫通電極１５はビアホール９内に完全に充填されていなくてもよく、図１１に示すように不完全に充填されていてもよい。かかる構成によれば、貫通電極１５及び配線層１６の形成に必要な導電材料を節約するとともに、完全に充填された場合に比して貫通電極１５，配線層１６を短時間で形成することができるためスループットが向上する利点がある。
【００５１】
次に、図９に示すように、半導体基板１の裏面の配線層１６上に配線パターン形成用のレジスト層１７を選択的に形成する。次に、レジスト層１７をマスクとして不要な部分の配線層１６及びシード層１４をエッチングして除去する。このエッチングにより、配線層１６が所定の配線パターンにパターニングされる。続いて、配線層１６をマスクとして半導体基板１の裏面に形成されたバリア層１３を選択的にエッチングして除去する。
【００５２】
このレジスト層１７をマスクとした、各層（配線層１６，シード層，バリア層１３）のエッチング工程及び、レジスト層１７の除去工程についても、同一のエッチング装置で連続的に行うことが、生産効率を向上させる観点から好ましい。
【００５３】
なお、バリア層１３、シード層１４，貫通電極１５，配線層１６の形成は上記工程に限られない。例えば、半導体基板１の裏面上のうちバリア層１３や配線層１６を形成させない領域にレジスト層等を形成させ、その後このレジスト層等で被覆されていない領域にバリア層１３，シード層１４，配線層１６を形成させることでそのパターニングをしてもよい。かかる工程ではレジスト層１７が不要である。
【００５４】
次に、図１０に示すように、半導体基板１の裏面上に例えばソルダーレジストのような有機材料やシリコン窒化膜などの無機材料から成る保護層１８を形成する。保護層１８のうち、導電端子形成領域を開口させ、当該開口で露出する配線層１６上にニッケル（Ｎｉ）及び金（Ａｕ）から成る電極接続層（不図示）を形成する。その後、当該電極接続層上にハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることでボール状の導電端子１９を形成する。
【００５５】
なお、導電端子１９の形成方法は、ディスペンサを用いてハンダ等から成るボール状端子等を塗布するいわゆるディスペンサ法（塗布法）や電解メッキ法等で形成することもできる。また、他の実施形態として導電端子１９を形成させない場合もある。この場合には電極接続層または配線層１６が保護層１８の開口から露出した状態となる。そして、当該電極接続層または配線層１６が他の装置の電極と接続される。
【００５６】
なお、支持体６は半導体基板１に貼り付けたままでもよく、あるいは半導体基板１から剥離させて再利用することも可能である。
【００５７】
以上の工程によって、半導体基板１の表面に形成された導電体（パッド電極３）からその裏面に形成された導電体（配線層１６，導電端子１９）に至るまでの配線がビアホール９を介してなされたチップサイズパッケージ型の半導体装置が完成する。この半導体装置を電子機器に組み込む際には、導電端子１９を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。
【００５８】
このように、本実施形態では同一のエッチング装置内に半導体基板を配置したまま、エッチング工程と当該エッチングで用いたマスク層の除去工程を連続的に行うため、半導体基板の移動が従来に比して少なくなる。そのため、製造工程の時間が短縮され、生産効率が向上するとともに半導体装置の信頼性及び歩留まりを向上させることができる。また、エッチング工程と、マスク層の除去工程でそれぞれ専用の装置を準備する必要がなくなるため、製造コストの低減にもなる。
【００５９】
また、本実施形態では、バックグラインドによるダメージ層の除去を、マスク層の除去工程やビアホールの内壁面の平坦化工程と、同一処理装置内で連続して行っているため、従来に比して製造プロセスが合理化されている。
【００６０】
また、半導体基板の裏面及びビアホールの内壁面の平坦化を行っているため、半導体基板の裏面及びビアホール内で膜厚均一性の高い成膜を行うことが可能となる。例えばスパッタリング工程において、ビアホール９の内壁に対するスパッタ粒子の付着量の均一化を図ることができる。また、ＣＶＤ法の場合も反応ガスが内壁面に均一に到達し、被覆不足を防止できる。また、スキャロップ形状などの凹凸による被覆不足のおそれがなくなり過剰な成膜を行う必要がなくなる。そのため、生産性が向上し、ビアホール内に形成される膜の厚さを薄くすることも可能である。
【００６１】
また、スキャロップ形状がその後の成膜に反映されず、信頼性の高いメッキが可能である。そして、ビアホール３内壁に形成される各種膜を全て良好に形成できるため、半導体装置の信頼性及び歩留まりが向上する。
【００６２】
なお、以上の実施形態では、ボール状の導電端子１９を有するＢＧＡ(Ball Grid Array)型の半導体装置について説明したが、本発明はボール状の導電端子を有さないＬＧＡ(Land Grid Array)型やその他のＣＳＰ型，フリップチップ型の半導体装置に適用するものであっても構わない。
【００６３】
また、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。
【００６４】
例えば上記実施形態では半導体基板１の表面側（素子面側）に支持体が貼り付けられていたが、図１２に示すように他方の面側（非素子面側）に支持体６を貼り付けることで所望の半導体装置を製造することも可能である。この半導体装置は、半導体基板１の表面側（素子面側）にパッド電極３，配線層１６，導電端子１９等が形成されている。この半導体装置を電子機器に組み込む際には、導電端子１９を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。また、支持体６を剥離除去した後に、半導体基板１の裏面上であって、貫通電極１５に対応する位置の絶縁膜３０（例えば、ＣＶＤ法により形成されたシリコン酸化膜）を開口させ、当該開口に他の半導体装置の導電端子を接続させ、半導体装置の積層を図ることも可能である。なお、図１２では、既に説明した構成と同様の構成については同一記号を付しており、その説明については省略する。このように、支持体は半導体基板のいずれの面に貼り付けても構わない。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図２】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法で用いるエッチング装置を説明する断面図である。
【図４】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図５】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図６】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図７】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図８】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図９】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１０】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１１】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１２】本発明の実施形態に係る半導体装置の及びそ製造方法を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法で用いるエッチング装置を説明する断面図及び平面図である。
【符号の説明】
【００６６】
１  半導体基板    ２  第１の絶縁膜    ３  パッド電極  
４  パッシベーション膜    ５  接着層    ６  支持体    ７  ダメージ層
８  レジスト層    ９  ビアホール    １０  スキャロップ形状
１１  第２の絶縁膜    １２  レジスト層    １３  バリア層    １４  シード層
１５  貫通電極    １６  配線層    １７  レジスト層    １８  保護層
１９  導電端子    ３０  絶縁膜    ５０  エッチング装置    
５１  真空チャンバー    ５２  ステージ    ５３  保持部材    ５４  ヘリウム層
５５  ＲＦ電源    ５６  下部電極    ５７  配管    ５８  ＩＣＰコイル
１００  半導体基板    １０１  レジスト層    １０２  開口部
１０３  スキャロップ形状    １１０  エッチング装置    １１１  真空チャンバー
１１２  保持部材    １１３  ステージ    １１４  ＲＦ電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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