(57)【要約】      （修正有）【課題】熱電子の速度オーバーシュートを抑制することにより、書き込み効率を向上させることのできるＮＯＲ型不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】第1導電型の半導体基板１と、半導体基板表面に対峙して形成された第２導電型の不純物拡散領域である一対のソース拡散領域２及びドレイン拡散領域３と、ソース拡散領域２とドレイン拡散領域３に挟まれた半導体基板表面のチャネル領域上に順次形成された、ゲート絶縁膜４、電荷蓄積層５、層間絶縁膜６、制御ゲート７を備える積層構造とを具備し、ソース拡散領域２に溝状の段差部が形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第1導電型の半導体基板と、
前記半導体基板表面に対峙して形成された第２導電型の不純物拡散領域である一対のソース拡散領域及びドレイン拡散領域と、
前記ソース拡散領域と前記ドレイン拡散領域に挟まれた前記半導体基板表面のチャネル領域上に順次形成された、ゲート絶縁膜、電荷蓄積層、層間絶縁膜、制御ゲートを備える積層構造と、
を具備し、前記ソース拡散領域に溝状の段差部が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記チャネル領域上に形成された前記積層構造は、前記半導体基板上に複数個整列され、前記複数の積層構造の間に前記ソース拡散領域またはドレイン拡散領域が交互に形成され、前記ドレイン拡散領域を挟む前記積層構造間の距離が前記ソース拡散領域を挟む前記積層構造間の距離よりも狭く形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御ゲートのゲート長方向において、前記ドレイン拡散領域の幅が前記ソース拡散領域の幅よりも狭く形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積層は、ポリシリコンまたはシリコン窒化膜のいずれかより成ることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
第１導電型の半導体基板上に、ゲート絶縁膜層、電荷蓄積層、第１の層間絶縁膜層、制御ゲート層を順に積層して積層膜を形成する工程と、
前記積層膜と前記半導体基板のソース予定領域の上部を選択的にエッチングして、前記ソース予定領域に溝状の高抵抗の段差部を形成する工程と、
前記ソース予定領域上のエッチング後、前記積層膜のドレイン予定領域上を選択的にエッチングし、ゲート絶縁膜、電荷蓄積層、第１の層間絶縁膜、制御ゲートを有する積層構造を形成する工程と、
前記積層構造をマスクとして、前記半導体基板上面より垂直に第２導電型不純物をイオン注入し、前記ソース予定領域にソース拡散領域を形成し、前記ドレイン予定領域にドレイン拡散領域を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
第１導電型の半導体基板上に、ゲート絶縁膜層、電荷蓄積層、第１の層間絶縁膜層、制御ゲート層を順に積層して積層膜を形成する工程と、
前記積層膜を選択的にエッチングして、ゲート絶縁膜、電荷蓄積層、第１の層間絶縁膜、制御ゲートを具備する複数の積層構造を所定の１方向に配列し、前記半導体基板上に前記積層構造で挟まれた広い間隔のソース予定領域と狭い間隔のドレイン予定領域を交互に形成する工程と、
前記複数の積層構造を絶縁膜で被覆する工程と、
層間絶縁膜を堆積した後エッチングすることにより前記広い間隔のソース予定領域に側壁を形成し、前記狭い間隔のドレイン予定領域を層間絶縁膜により充填する工程と、
前記広い間隔のソース予定領域に開口部を形成し、開口部を介して基板をエッチングすることにより溝状の段差部をソース予定領域に形成する工程と、
前記積層構造に側壁絶縁膜を形成する工程と、
前記積層構造及び側壁絶縁膜をマスクとして第２導電型不純物をイオン注入し、前記ソース予定領域にソース拡散領域を形成し、前記ドレイン予定領域にドレイン拡散領域を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記電荷蓄積層は、ポリシリコンまたはシリコン窒化膜のいずれかで形成されることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き込み特性を劣化させることなく電源電圧を低電圧化することのできるＮＯＲ型不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラを初めとする記録媒体や携帯電話を初めとする携帯オーディオ機器市場の急激な拡大に伴い、ＮＯＲ型フラッシュメモリの需要は急速に拡大しつつある。現在、これら機器の小型化、軽量化、高機能化を実現するため、ＮＯＲ型フラッシュメモリの微細化、高集積化、低電源電圧化、信頼性の向上が益々求められている。
【０００３】
ＮＯＲ型フラッシュメモリは、複数のＭＯＳ型の不揮発性半導体メモリ素子をＮＯＲ接続したものであるが、その１素子はよく知られているように、半導体基板表面に対峙して形成されたソース拡散層及びドレイン拡散層と、その間の半導体基板上に積層されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、制御ゲートから構成される。
【０００４】
ＮＯＲ型フラッシュメモリでは、ＦＮトンネリングにより書き込みを行なうＮＡＮＤ型フラッシュメモリと異なり、ドレイン端部での電界集中を利用して発生させたホットエレクトロン（ＨＥ）を浮遊ゲートに注入することにより、情報の書き込みを行う。この際、ドレイン電極に電圧を印加することから、ドレイン電極に近接するゲート絶縁膜の劣化の問題が生じる。このため、単純にゲート長を微細化することは、書き込み特性の劣化をもたらす。
【０００５】
ＮＯＲ型フラッシュメモリの小型化に際しての問題点及びその改良については多くの報告が為されているが、例えば非特許文献１では、チャネル中誘発二次電子による書き込み特性の検討が為されており、スケーリング（小型化）に伴う劣化や、デバイスパラメータの最適化、ドレイン端部での問題とのトレードオフ等が報告されている。
【非特許文献１】IEEE trans. Electron Devices, VOL. 50, NO. 10, OCTOBER 2003, pp. 2104-2111.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、単純にゲート長を微細化することは、書き込み特性の劣化をもたらす。実際、図１３に示すような従来構造の不揮発性半導体装置の書き込み特性は、図１４に示すようにゲート長依存性を有する。図１４は、横軸としてドレイン電圧を印加した時間（書き込み時間）を取ったときに、浮遊ゲートに書き込まれた電子によりしきい値がどのように変化するかを示している。制御ゲートの電圧は９Ｖである。しきい値変化の大きさが大きい程より多くのホットエレクトロンが書き込まれていることを意味する。図１４から明らかなように、ゲート長（Ｃ１〜Ｃ３）が小さくなるほど書き込み効率が低下していることがわかる。このように、従来構造での単純な微細化は、すでに限界に達している。
【０００７】
図１４に示したように、微細化するほど書き込み特性が低下するのは、ドレイン端部での電子速度が著しく大きくなるためである。図１５は、基板表面上でのゲート長方向の電子速度分布を示す。これよりゲート長（Ｃ４〜Ｃ８）が小さくなるほど、ドレイン端部での電子速度が増大していることがわかる。ホットエレクトロンの浮遊ゲートへの注入が生じるのはドレイン端部であるので、ドレイン端部で電子速度が増大することは、電子がホットになる前にそのままドレインに注入されてしまうことを意味する。書き込み効率が低下するのは、このような理由による。このことは、ドレイン端部での電子速度のオーバーシュートを抑制することにより、書き込み効率を向上させることができる可能性を示唆している。
【０００８】
実際、図１６は、電子速度（Ｖｓ）の最大値を従来（Ｃ９）に比べて半分にした場合（Ｃ１０）の基板表面でのゲート長方向の電子速度分布を示すが、電子速度の最大値を半分にしたため、ドレイン端部での電子速度は非常に小さくなっている。その結果、速度オーバーシュートを抑制することができ、図１７に示すように、電子速度の最大値を従来に比べて半分にしたもの（Ｃ１１）は、従来品（Ｃ１２）よりも、書き込み効率が向上している。
【０００９】
ホットエレクトロンの浮遊ゲートへの書き込み効率を向上させるもう一つの方法は、ホットエレクトロンの注入ポイントをよりソース側へ移動させることである。ホットエレクトロンの注入ポイントがドレイン側にあると、浮遊ゲートに書き込まれる前にドレインに流れ込んでしまうためである。
【００１０】
本発明はこのような事情に鑑みて為されたもので、その目的とするところは、微細ＮＯＲ型フラッシュメモリの書き込み効率を向上させることのできるＮＯＲ型不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記問題点を解決するため、本発明の不揮発性半導体記憶装置は、第1導電型の半導体基板と、前記半導体基板表面に対峙して形成された第２導電型の不純物拡散領域である一対のソース拡散領域及びドレイン拡散領域と、前記ソース拡散領域と前記ドレイン拡散領域に挟まれた前記半導体基板表面のチャネル領域上に順次形成された、ゲート絶縁膜、電荷蓄積層、層間絶縁膜、制御ゲートを備える積層構造とを具備し、前記ソース拡散領域に溝状の段差部が形成されていることを特徴とする。
【００１２】
また、本発明の不揮発性半導体記憶装置の製造方法の第１は、第１導電型の半導体基板上に、ゲート絶縁膜層、電荷蓄積層、第１の層間絶縁膜層、制御ゲート層を順に積層して積層膜を形成する工程と、前記積層膜と前記半導体基板のソース予定領域の上部を選択的にエッチングして、前記ソース予定領域に溝状の高抵抗の段差部を形成する工程と、前記ソース予定領域上のエッチング後、前記積層膜のドレイン予定領域上を選択的にエッチングし、ゲート絶縁膜、電荷蓄積層、第１の層間絶縁膜、制御ゲートを有する積層構造を形成する工程と、前記積層構造をマスクとして、前記半導体基板上面より垂直に第２導電型不純物をイオン注入し、前記ソース予定領域にソース拡散領域を形成し、前記ドレイン予定領域にドレイン拡散領域を形成する工程とを含むことを特徴とする。
【００１３】
また、本発明の不揮発性半導体記憶装置の製造方法の第２は、第１導電型の半導体基板上に、ゲート絶縁膜層、電荷蓄積層、第１の層間絶縁膜層、制御ゲート層を順に積層して積層膜を形成する工程と、前記積層膜を選択的にエッチングして、ゲート絶縁膜、電荷蓄積層、第１の層間絶縁膜、制御ゲートを具備する複数の積層構造を所定の１方向に配列し、前記半導体基板上に前記積層構造で挟まれた広い間隔のソース予定領域と狭い間隔のドレイン予定領域を交互に形成する工程と、前記複数の積層構造を絶縁膜で被覆する工程と、層間絶縁膜を堆積した後エッチングすることにより前記広い間隔のソース予定領域に側壁を形成し、前記狭い間隔のドレイン予定領域を層間絶縁膜により充填する工程と、前記広い間隔のソース予定領域に開口部を形成し、開口部を介して基板をエッチングすることにより溝状の段差部をソース予定領域に形成する工程と、前記積層構造に側壁絶縁膜を形成する工程と、前記積層構造及び側壁絶縁膜をマスクとして第２導電型不純物をイオン注入し、前記ソース予定領域にソース拡散領域を形成し、前記ドレイン予定領域にドレイン拡散領域を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、微細ＮＯＲ型フラッシュメモリの書き込み効率を向上させることのできるＮＯＲ型不揮発性半導体記憶装置及びその製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ本発明の実施形態について説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図である。半導体基板１の上面に、ソース拡散領域２とドレイン拡散領域３が対向して形成され、ソース拡散領域２とドレイン拡散領域３に挟まれた基板１のチャネル領域上に、ゲート絶縁膜４、電荷蓄積層としての浮遊ゲート５、ゲート間絶縁膜６、制御ゲート７が、順次積層して形成されている。
【００１７】
この素子構造では、ソース拡散領域２がチャネル領域（基板）表面に比べてｌｚだけ低い位置に形成されている。深さｌｚの段差部分とソース拡散領域２とのオーバーラップは、なるべく小さくなるように、ソース拡散領域２が形成されている。そのため、段差部分の抵抗は、ソース拡散領域２の抵抗よりも大きくなっている。
【００１８】
図１に示した構造においては、図２に示すように、ゲート長方向の電界（Ｅｘ）が、特にドレイン近傍において、段差の無い従来構造よりも小さくなっていることがわかる。なお、図２において点線がゲート端を示す。グラフの上部に書かれた長方形がゲート電極を摸式的に表わしている。また、ゲート長Ｌ＝７０ｎｍ，ｌＺ＝８ｎｍ、Ｖｄ＝３．５の条件でシミュレーションしている。後続の図３〜図５も同じ条件である。
【００１９】
ドレイン近傍の電界が小さくなるのは、ソース拡散領域２に段差部が存在することにより、実効的なチャネル長が長くなっているためである。そのため、図３に示したように、ドレイン拡散領域近傍のゲート端部において、ゲート長方向の電子速度（Ｖｘ）のオーバーシュートが従来構造に比べて抑制される。
【００２０】
また、図４に示したように、電子温度分布が従来構造に比べてよりソース拡散領域２側にずれる。これは、高抵抗の段差部の存在に起因している。その結果、ホットエレクトロンの注入ポイントがよりソース拡散領域２側に移動するため、ドレイン拡散領域３へのホットエレクトロン注入を阻止でき、より効率的にホットレクトロンが浮遊ゲートへ注入されることになる。これにより、図５に示したように、書き込み特性を向上させることができる。
【００２１】
ここで、図1のように、ソース拡散領域２に溝状の高抵抗の段差部を形成した場合、電流駆動力の劣化が懸念される。しかし、ドレイン拡散領域３と電荷蓄積層５とのオーバーラップを大きくするなど、ソース・ドレイン拡散層のプロファイルを制御することにより、電流駆動力は制御できる。従って、所望の電流駆動力のスペックを満たすように、ソース・ドレイン拡散層プロファイルを制御すれば、電流駆動力の劣化は抑制できる。
【００２２】
このようにして、本発明の第１の実施形態においては、ソース拡散領域２に溝状の高抵抗の段差部を設けることにより、ＮＯＲ型フラッシュメモリーの書き込み特性を向上させることができる。
【００２３】
図７は、図１に示したソース拡散領域２に高抵抗の段差部を設けたデバイス構造を形成するための製造方法を示す図面である。図１では１素子分のみ図示しているが、チップ上では複数の素子が図６の摸式的平面図に示すように配列されており、図７は図６のＡ−Ａ´線に沿った断面の内の１素子分を示している。ソース拡散領域２とドレイン拡散領域３は、積層ゲート構造を介して交互に配列されている。
【００２４】
先ず、半導体基板１上に、トンネル絶縁膜層４、浮遊ゲート層５、ゲート間絶縁膜層６、制御ゲート層７を順に積層する（図７（ａ））。次いで、ソース拡散領域２を形成するためのレジスト８のパターニングを行い、積層構造および半導体基板１のソース拡散領域部分の１部をエッチングして図７（ｂ）に示した構造を形成する。このエッチングされた領域が段差部となる。
【００２５】
次いで、酸化工程により絶縁膜領域９が形成される（図７（ｃ））。この酸化工程は、半導体基板1のエッチングによるダメージを軽減するために行う。次いで、レジスト８及び絶縁膜領域９を除去し、再度ゲートパターニングを行なうことにより、図７（ｄ）に示した構造を形成する。さらに、酸化工程を施すことにより絶縁膜領域１０を形成し、積層構造を被覆する（図７（ｅ））。次いで、側壁絶縁膜１１を形成し（図７（ｆ））、側壁絶縁膜１１越しにソース・ドレイン拡散層形成用のイオン注入を行う（図７（ｇ））。これにより、ソース拡散領域２及びドレイン拡散領域３が形成される（図７（ｈ））。
【００２６】
第１の実施形態では、図１に示すように、ソース拡散領域２がチャネル表面に比べてｌｚだけ低い位置に形成されている。深さｌｚの段差部分とソース拡散領域２とのオーバーラップは、なるべく小さくなるようにソース拡散領域２が形成されている。そのため、段差部分の抵抗は、ソース拡散領域２の抵抗よりも大きくなっている。この段差部分の存在により、実効的なチャネル長が長くなるため、ホットエレクトロンの注入ポイントがよりソース拡散領域２側に移動するとともに、電子速度のオーバーシュートが抑制され、書き込み効率の向上が実現されている。
【００２７】
このように、第１の実施形態では、ソース拡散領域２において基板表面よりも高さが低くなるように形成された溝状の高抵抗の段差部の存在により、電界集中のピーク位置がよりソース拡散領域２側にずれるため、ドレイン拡散領域３へのホットエレクトロンの注入が抑制されるとともに、ドレイン拡散領域３の端部での速度オーバーシュートが抑制されるので、書き込み特性が大幅に改善されたＮＯＲ型不揮発性半導体記憶装置を提供することができる。
【００２８】
（第２の実施形態）
図８は、本発明の第２の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の１素子の断面図である。実際のチップ上には、第１の実施形態の図６と同様に、複数の素子が行列状に配列されている。この素子構造においては、積層構造を被覆する絶縁膜領域１０のソース拡散領域２側の厚さｌｓが、ドレイン拡散領域３側の厚さｌｄよりも厚くなっていることが特徴である。すなわち、ｌｓ＞ｌｄである。そのため、ソース拡散領域２と段差部とのオーバーラップをより確実に抑制することができ、段差部の抵抗及び実効的なチャネル長をより大きくすることができる。
【００２９】
図９は、第２の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の製造方法を示す図面である。第１の実施形態における製造方法と異なるのは、図７（ｃ）及び（ｄ）において、絶縁膜領域９を除去せずにそのまま残すことである。従って、図９（ｃ）から（ｄ）への製造工程においては、レジスト８だけを除去し、絶縁膜領域９は除去しない。図９（ｄ）以後の製造工程（ｅ）〜（ｈ）は、図７（ｅ）〜（ｈ）の製造工程と同じである。このようにして、図８に示した素子構造を製造することができる。絶縁膜領域１０のソース拡散領域２側の厚さｌｓがドレイン拡散領域３側の厚さｌｄよりも厚く形成されているので、ソース拡散領域２と段差部とのオーバーラップをより確実に抑制することができる。
【００３０】
（第３の実施形態）
図１０は、本発明の第３の実施形態に関わるＮＯＲ型不揮発性半導体記憶装置の１素子の断面図である。実際のチップ上には、第１の実施形態の図６と同様に、複数の素子が行列状に配列されている。この素子構造においては、第１の実施形態において、ソース拡散領域２側のセル間距離ｔｓがドレイン拡散領域３側のセル間距離ｔｄよりも広く形成されていることが特徴である。すなわち、ｔｓ＞ｔｄである。
【００３１】
図１１は、図１０に示した素子構造を形成するための製造方法を示す図面である。先ず、半導体基板１上に、トンネル絶縁膜４、浮遊ゲート層５、ゲート間絶縁膜６、制御ゲート層７を順次積層する(図１１（ａ）)。次いで、リソグラフィを利用して積層ゲートのパターニングを行い（図１１（ｂ））、酸化工程により積層構造を絶縁膜領域１２で被覆した素子構造を形成する（図１１（ｃ））。積層ゲートパターニングにおいては、ソース拡散領域２側のセル間距離ｔｓがドレイン拡散領域３側のセル間距離ｔｄよりも広く形成されている。
【００３２】
次いで、絶縁膜領域１２とはエッチングの選択比が異なる絶縁膜を堆積し、エッチングにより側壁絶縁膜領域１３及び１４を形成する（図１１（ｄ））。このとき、ソース拡散領域２側のセル間距離はドレイン拡散領域３側のセル間距離よりも広く形成されているため、ドレイン拡散領域３側のセル間の間隙のみが側壁絶縁膜領域１４によって充填されることになる。
【００３３】
次いで、積層構造を被覆する絶縁膜領域１２のソース拡散領域２側の部分をエッチングし（図１１（ｅ））、更に、半導体基板１をエッチングすることにより、図１１（ｆ）に示すように段差部がソース拡散領域２側に形成された素子構造を得る。このとき、ドレイン拡散領域３側のセル間の間隙は、絶縁膜領域１４によって充填されているので、ソース拡散領域２側のように絶縁膜領域１２及び半導体基板１がエッチングされることはなく、段差部が形成されない。
【００３４】
次いで、図１１（ｇ）に示すように、絶縁膜領域１３及び１４を除去する。次いで、図１１（ｈ）に示すように、側壁絶縁膜領域１５及び１６をソース拡散領域２側及びドレイン拡散領域３側にそれぞれ形成し、図１１（ｉ）に示すようにこの側壁絶縁膜領域１５及び１６越しに拡散層イオン注入を行う。これにより、ソース拡散領域２及びドレイン拡散領域３が形成される（図１１（ｊ））。このようにして、図１０に示した素子構造を形成することができる。
【００３５】
第３の実施形態によれば、積層ゲート構造間のソース拡散領域２側の間隔ｔｓがドレイン拡散領域３側の間隔ｔｄよりも広く形成されているので、ソース拡散領域２と段差部とのオーバーラップをより確実に抑制することができる。
【００３６】
（第４の実施形態）
第１から第3の実施形態においては、積層構造として、基板上に形成されたトンネル絶縁膜、浮遊ゲート、ゲート間絶縁膜、制御ゲートからなる構造を想定している。しかし、第１から第３の実施形態は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide Semiconductor）構造においても有効である。ＭＯＮＯＳ構造を利用した不揮発性半導体記憶装置は、ＮＲＯＭと呼ばれている。
【００３７】
図１２は第４の実施形態に係る不揮発性記憶素子の断面図である。半導体基板１にソース拡散領域２およびドレイン拡散領域３が対峙して形成され、これらソース拡散領域２およびドレイン拡散領域３の間の半導体基板１の表面には、第１のシリコン酸化膜（トンネル絶縁膜）１７、シリコン窒化膜（電荷蓄積層）１８、第２のシリコン酸化膜（層間絶縁膜）１９、メタルゲート（制御ゲート）２０の積層ゲート構造が形成されている。この素子構造では、第１の実施形態と同様に、ソース拡散領域２に高抵抗の段差部が形成されているが、第２〜第３の実施形態と同様な構造をとり得ることは言うまでも無い。
【００３８】
ＭＯＮＯＳ構造においては、シリコン窒化膜１８中に存在するトラップサイトに電子を捕獲させることによって、情報の書き込みを行う。第１から第３の実施形態において、基板の上部構造をＭＯＮＯＳ構造にしたＮＲＯＭに対しても、第１から第３の実施形態と同様な効果が得られる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係るＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図。
【図２】第１の実施形態の不揮発性半導体記憶装置において、基板表面でのゲート長方向の電界分布を示す図。
【図３】第１の実施形態の不揮発性半導体記憶装置において、基板表面でのゲート長方向の電子速度分布を示す図。
【図４】第１の実施形態の不揮発性半導体記憶装置において、基板表面でのゲート長方向の電子温度分布を示す図。
【図５】第１の実施形態の不揮発性半導体記憶装置において、書き込み特性が従来構造に比べて改善されていることを示す図。
【図６】チップ上の素子配列を示す摸式的な平面図。
【図７】第１の実施形態の不揮発性半導体記憶装置の製造方法を段階的に示す断面図。
【図８】第２の実施形態に係るＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図。
【図９】第２の実施形態の不揮発性半導体記憶装置の製造方法を段階的に示す断面図。
【図１０】第３の実施形態に係るＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図。
【図１１】第３の実施形態の不揮発性半導体記憶装置の製造方法を段階的に示す断面図。
【図１２】第４の実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の素子構造を示す断面図。
【図１３】従来のＮＯＲ型不揮発性半導体記憶装置の素子構造を示す断面図。
【図１４】従来のＮＯＲ型不揮発性半導体記憶装置の書き込み特性を示す図。
【図１５】従来のＮＯＲ型不揮発性半導体記憶装置における基板表面でのゲート長方向の電子速度分布を示す図。点線はゲート端部の位置を示す。
【図１６】従来のＮＯＲ型不揮発性半導体記憶装置において、電子の飽和速度が基板表面でのゲート長方向の電子速度に与える影響を示す図。
【図１７】従来のＮＯＲ型不揮発性半導体記憶装置において、電子の飽和速度が書き込み特性に与える影響を示す図。
【符号の説明】
【００４０】
１…半導体基板
２…ソース拡散領域
３…ドレイン拡散領域
４…トンネル絶縁膜
５…浮遊ゲート（電荷蓄積層）
６…層間絶縁膜
７、２０…制御ゲート
８…レジスト
９、１０、１２、１３、１４、…絶縁膜領域
１１、１５、１６…側壁絶縁膜領域
１７… 第１のシリコン酸化膜
１８…シリコン窒化膜（電荷蓄積層）
１９…第２のシリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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