(57)【要約】【課題】製造のばらつきを抑制することができるとともに適切なしきい値電圧を有するＭＩＳトランジスタを備えた半導体装置およびその製造方法を提供することを可能にする。【解決手段】ｎ型半導体基板１と、ｎ型半導体基板に離間して形成されたｐ型の第１ソース・ドレイン領域５ａ、５ｂと、第１ソース領域と第１ドレイン領域との間のｎ型半導体基板上に形成された第１ゲート絶縁膜１１と、第１ゲート絶縁膜上に形成され、Ｓｉに対するＮｉの組成比が１より大きな第１ニッケルシリサイド層１５ａと、この第１ニッケルシリサイド層上に形成され酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属を含みかつＳｉに対する前記金属の組成比が前記Ｓｉに対するＮｉの組成比より小さいシリサイド層１５ｂと、を含む第１ゲート電極１５と、を有するｐチャネルＭＩＳトランジスタと、を備えている。【選択図】図１
2008218622.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体基板と、
前記ｎ型半導体基板に離間して形成されたｐ型の第１ソース・ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記ｎ型半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、Ｓｉに対するＮｉの組成比が１より大きな第１ニッケルシリサイド層と、この第１ニッケルシリサイド層上に形成され酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属を含みかつＳｉに対する前記金属の組成比が前記Ｓｉに対するＮｉの組成比より小さいシリサイド層と、を含む第１ゲート電極と、
を有するｐチャネルＭＩＳトランジスタと、
を備えたことを特徴とする半導体装置。
【請求項２】
基板と、
前記基板上に形成されたｎ型半導体領域と、
前記ｎ型半導体領域に離間して形成されたｐ型の第１ソース・ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記ｎ型半導体領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、Ｓｉに対するＮｉの組成比が１より大きな第１ニッケルシリサイド層と、この第１ニッケルシリサイド層上に形成され酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属を含みかつＳｉに対する前記金属の組成比が前記Ｓｉに対するＮｉの組成比より小さいシリサイド層と、を含む第１ゲート電極と、
を有するｐチャネルＭＩＳトランジスタと、
前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、
前記ｐ型半導体領域に離間して形成されたｎ型の第２ソース・ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記ｐ型半導体領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、前記第１ニッケルシリサイド層よりもＳｉに対するＮｉの組成比が小さな第２ニッケルシリサイド層を含む第２ゲート電極と、
を有するｎチャネルＭＩＳトランジスタと、
を備えたことを特徴とする半導体装置。
【請求項３】
基板と、
前記基板上に形成されたｎ型半導体領域と、
前記ｎ型半導体領域に離間して形成されたｐ型の第１ソース・ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間の前記ｎ型半導体領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、Ｓｉに対するＮｉの組成比が１より大きな第１ニッケルシリサイド層と、この第１ニッケルシリサイド層上に形成され酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属を含みかつＳｉに対する前記金属の組成比が前記Ｓｉに対するＮｉの組成比より小さいシリサイド層と、を含む第１ゲート電極と、
を有するｐチャネルＭＩＳトランジスタと、
前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、
前記ｐ型半導体領域に離間して形成されたｎ型の第２ソース・ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域との間の前記ｐ型半導体領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、前記第１ニッケルシリサイド層と同じ組成比か、もしくは前記第１ニッケルシリサイド層よりもＳｉに対するＮｉの組成比が小さな第２ニッケルシリサイド層と、前記第２ニッケルシリサイド層と前記第２ゲート絶縁膜との界面に形成されるＡｌ層と、含む第２ゲート電極と、
を有するｎチャネルＭＩＳトランジスタと、
を備えたことを特徴とする半導体装置。
【請求項４】
前記第１ニッケルシリサイド層は、Ｓｉに対するＮｉの組成比Ｎｉ／Ｓｉが２以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記金属は、Ｔｉ、Ｈｆ、Ｚｒの中から選ばれる少なくとも１種類の金属であることを特徴とする請求項１乃至４記載の半導体装置。
【請求項６】
前記第２ゲート電極は、第２ニッケルシリサイド層上にチタンシリサイド層を有し、前記金属を含むシリサイド層は、チタンシリサイド層であることを特徴とする請求項２または３記載の半導体装置。
【請求項７】
前記第１ゲート電極の高さが、第２ゲート電極の高さの２．３６倍よりも小さいことを特徴とする請求項２または３記載の半導体装置。
【請求項８】
前記金属を含むシリサイド層の層厚が２ｎｍ以上、かつ前記第１ニッケルシリサイド層の層厚が５ｎｍ以上であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
ｎ型シリコン基板上に、第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上にシリコン層を形成し、前記シリコン層および前記第１ゲート絶縁膜をゲート電極形状に加工する工程と、
前記シリコン層の両側の前記ｎ型シリコン基板の領域に、ｐ型の第１ソース・ドレイン領域を形成する工程と、
第１のＮｉ膜を堆積させ、第１の熱処理することにより前記第１ソース・ドレイン領域上に第１ニッケルシリサイド層を形成するとともに、前記シリコン層上に第２ニッケルシリサイド層を形成する工程と、
層間絶縁膜を堆積し、前記層間絶縁膜をエッチバックすることにより前記第２ニッケルシリサイド層の上面を露出させる工程と、
前記第２ニッケルシリサイド層の上面を覆うように酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属の膜および第２のＮｉ膜を順次形成する工程と、
第２の熱処理することにより、前記シリコン層および前記第２ニッケルシリサイド層を、Ｓｉ組成よりも大きなＮｉ組成を有する第３ニッケルシリサイド層と、この第３ニッケルシリサイド層上に形成され前記金属のシリサイド層との積層構造のゲート電極にする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
基板に素子分離領域によって分離されたｎ型半導体領域およびｐ型半導体領域を形成する工程と、
前記ｎ型半導体領域およびｐ型半導体領域に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、
前記第１および第２ゲート絶縁膜上に、シリコン層を形成する工程と、
前記シリコン層および前記第１および第２ゲート絶縁膜をゲート電極形状に加工し、前記第１ゲート絶縁膜上にゲート電極形状のシリコンからなる第１の層を形成するとともに前記第２ゲート絶縁膜上にゲート電極形状のシリコンからなる第２の層を形成する工程と、
前記第１の層の両側の前記ｎ型半導体領域にｐ型の第１ソース・ドレイン領域を形成する工程と、
前記第２の層の両側の前記ｐ型半導体領域にｎ型の第２ソース・ドレイン領域を形成する工程と、
層間絶縁膜を堆積し、前記層間絶縁膜をエッチバックすることにより前記第１および第２の層の上面を露出させる工程と、
前記第１および第２の層の上面を覆うように第１のＮｉ膜を形成する工程と、
第１の熱処理することにより前記第１および第２の層をそれぞれ第１および第２ニッケルシリサイド層にする工程と、
前記第２ニッケルシリサイド層を含む前記ｐ型半導体領域を絶縁膜で覆う工程と、
前記第１ニッケルシリサイド層の上面を覆うように、酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属の膜および第２のＮｉ膜を順次形成する工程と、
第２の熱処理することにより、前記第１ニッケルシリサイド層を、Ｓｉに対するＮｉの組成比が１より大きな第３ニッケルシリサイド層と、前記第３ニッケルシリサイド層上に形成され前記金属のシリサイド層との積層構造にする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１および第２ニッケルシリサイド層は、Ｓｉに対するＮｉの組成比が１であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１および第２ニッケルシリサイド層は、Ｓｉに対するＮｉの組成比が１より大きいことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記第３ニッケルシリサイド層と前記金属のシリサイド層の積層構造を形成した後、前記第１ゲート絶縁膜と前記第３ニッケルシリサイド層との界面にＡｌを偏析させる工程をさらに備えたことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
基板に素子分離領域によって分離されたｎ型半導体領域およびｐ型半導体領域を形成する工程と、
前記ｎ型半導体領域およびｐ型半導体領域に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、
前記第１および第２ゲート絶縁膜上に、シリコン層を形成する工程と、
前記シリコン層および前記第１および第２ゲート絶縁膜をゲート電極形状に加工し、前記第１ゲート絶縁膜上にゲート電極形状のシリコンからなる第１の層を形成するとともに前記第２ゲート絶縁膜上にゲート電極形状のシリコンからなる第２の層を形成する工程と、
前記第１の層の両側の前記ｎ型半導体領域にｐ型の第１ソース・ドレイン領域を形成する工程と、
前記第２の層の両側の前記ｐ型半導体領域にｎ型の第２ソース・ドレイン領域を形成する工程と、
層間絶縁膜を堆積し、前記層間絶縁膜をエッチバックすることにより前記第１および第２の層の上面を露出させる工程と、
前記第１および第２の層の上面を覆うように酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな第１金属の膜および第１のＮｉ膜を順次形成する工程と、
第１の熱処理することにより、前記第１および第２の層のそれぞれを、Ｓｉに対するＮｉの組成比が１より小さい第１ニッケルシリサイド層と、前記第１ニッケルシリサイド層上に形成され前記第１金属のシリサイド層との積層構造を有する第３および第４の層にする工程と、
前記第４の層を含む前記ｐ型半導体領域を絶縁膜で覆う工程と、
前記第３の層の上面を覆うように、酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな第２金属の膜および第２のＮｉ膜を順次形成する工程と、
第２の熱処理することにより、前記第３の層を、Ｓｉに対するＮｉの組成比が１より大きな第２ニッケルシリサイド層と、前記第２ニッケルシリサイド層上に形成され前記第２金属のシリサイド層との積層構造にする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１５】
基板に素子分離領域によって分離されたｎ型半導体領域およびｐ型半導体領域を形成する工程と、
前記ｎ型半導体領域およびｐ型半導体領域に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、
前記第１および第２ゲート絶縁膜上に、シリコン層を形成する工程と、
前記シリコン層および前記第１および第２ゲート絶縁膜をゲート電極形状に加工し、前記第１ゲート絶縁膜上にゲート電極形状のシリコンからなる第１の層を形成するとともに前記第２ゲート絶縁膜上にゲート電極形状のシリコンからなる第２の層を形成する工程と、
前記第１の層の両側の前記ｎ型半導体領域にｐ型の第１ソース・ドレイン領域を形成する工程と、
前記第２の層の両側の前記ｐ型半導体領域にｎ型の第２ソース・ドレイン領域を形成する工程と、
第１のＮｉ膜を堆積させ、第１の熱処理することにより前記第１および第２ソース・ドレイン領域上に第１および第２ニッケルシリサイド層をそれぞれ形成するとともに、前記第１および第２の層上に第３および第４ニッケルシリサイド層を形成する工程と、
層間絶縁膜を堆積し、前記層間絶縁膜をエッチバックすることにより前記第３および第４ニッケルシリサイド層の上面を露出させる工程と、
前記第３および第４ニッケルシリサイド層の上面を覆うように酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属の膜および第２のＮｉ膜を順次形成する工程と、
第２の熱処理することにより、前記第３および第４ニッケルシリサイド層のそれぞれを、Ｓｉに対するＮｉの組成比が１より大きな第５ニッケルシリサイド層と、この第５ニッケルシリサイド層上に形成され前記金属のシリサイド層との積層構造を有する第１および第２ゲート電極にする工程と、
前記第１ゲート絶縁膜と、前記第１ゲート電極の前記第５ニッケルシリサイド層との界面にＡｌを偏析させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳトランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field Effect Transistor)、ＣＭＩＳＦＥＴ(Complementary MISFET)等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００４】
メタルゲート電極形成技術の一つに、ゲート電極の全てをＮｉやＣｏでシリサイド化するフルシリサイドゲート電極技術がある。メタルゲート電極には、最適な動作閾値電圧でのデバイス動作を実現するために、導電型に応じて異なる仕事関数が必要とされている。
【０００５】
これは、ＭＩＳトランジスタの動作閾値電圧はゲート電極とゲート絶縁膜との界面におけるゲート電極の仕事関数（Φｅｆｆ：実効仕事関数）の変化に従って変調されるためである。導電型に応じて最適な仕事関数のゲート電極をそれぞれ作り分けることは、ＣＭＩＳＦＥＴの製造プロセスを煩雑化し、製造コストを増大させてしまうため、簡単にゲート電極の仕事関数を制御する方法の技術開発が行われている。
【０００６】
例えば、ニッケル（Ｎｉ）シリサイドを用いたフルシリサイドゲート電極を形成する際に、Ｎｉの膜厚によりその組成を変化させることで、仕事関数を制御する試みがなされている（例えば、非特許文献１、２参照）。
【０００７】
しかしながら、導電型に応じて異なる膜厚のＮｉ膜を成膜し、Ｎｉ−Ｓｉの組成制御を行なうためには、片方の電極をシリコン窒化膜などのハードマスクにより保護する工程が２回必要となり、製造プロセスが煩雑化する。非特許文献１では、ｐＭＩＳのみ、多結晶Ｓｉゲート電極の高さをリアクティブ・イオン・エッチングにより低下させるという簡便な方法により導電型に応じてＮｉ−Ｓｉ組成の制御を行っている。
【０００８】
また、非特許文献２においては、多結晶ＳｉＧｅ層を多結晶Ｓｉ層の上部に用いてＳｉとの溶液エッチングの選択性を利用し、多結晶Ｓｉ層のゲート高さをコントロールすることで、同様にＮｉ−Ｓｉ組成の制御を行い、電極の仕事関数を導電型に応じて適したものに制御している。
【０００９】
しかしながら、これら多結晶Ｓｉ層の高さを低減させる方法では、元の高さの半分以下にする場合、５ｎｍ以下での膜厚制御が必要であってＳｉ基板面内での製造バラツキが大きくなり、ＬＳＩ回路としての歩留まりの低下をもたらしてしまう。また、これらの方法を用いてpチャネルＭＩＳトランジスタに、Ｓｉに対するＮｉの組成比が１より大きなＮｉシリサイドを形成する場合には、その形成過程において電極の体積が増大してしまい、それに伴いゲート電極直下にあるゲート絶縁膜に機械的ストレスを印加する。そのため、ゲート絶縁膜中に欠陥が形成され、絶縁性の劣化を生じる。また、その機械的なストレスはチャネル領域へも印加され、その大きさは上記の製造バラツキによって変化するため、移動度のバラツキを増大させ回路性能を劣化してしまう。
【非特許文献１】A. Lauwers et al., IEDM 2005 technical digest, p.661-664
【非特許文献２】A. Veloso, et al., VLSI-sympo. 2006 technical digest, p.116-117
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記事情を考慮してなされたものであって、製造のばらつきを抑制することができるとともに適切なしきい値電圧を有するＭＩＳトランジスタを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様による半導体装置は、ｎ型半導体基板と、前記ｎ型半導体基板に離間して形成されたｐ型の第１ソース・ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記ｎ型半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、Ｓｉに対するＮｉの組成比が１より大きな第１ニッケルシリサイド層と、この第１ニッケルシリサイド層上に形成され酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属を含みかつＳｉに対する前記金属の組成比が前記Ｓｉに対するＮｉの組成比より小さいシリサイド層と、を含む第１ゲート電極と、を有するｐチャネルＭＩＳトランジスタと、を備えたことを特徴とする。
【００１２】
また、本発明の第２の態様による半導体装置は、基板と、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域に離間して形成されたｐ型の第１ソース・ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記ｎ型半導体領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、Ｓｉに対するＮｉの組成比が１より大きな第１ニッケルシリサイド層と、この第１ニッケルシリサイド層上に形成され酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属を含みかつＳｉに対する前記金属の組成比が前記Ｓｉに対するＮｉの組成比より小さいシリサイド層と、を含む第１ゲート電極と、を有するｐチャネルＭＩＳトランジスタと、前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｐ型半導体領域に離間して形成されたｎ型の第２ソース・ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の前記ｐ型半導体領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１ニッケルシリサイド層よりもＳｉに対するＮｉの組成比が小さな第２ニッケルシリサイド層を含む第２ゲート電極と、を有するｎチャネルＭＩＳトランジスタと、を備えたことを特徴とする。
【００１３】
また、本発明の第３の態様による半導体装置は、基板と、前記基板上に形成されたｎ型半導体領域と、前記ｎ型半導体領域に離間して形成されたｐ型の第１ソース・ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記ｎ型半導体領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、Ｓｉに対するＮｉの組成比が１より大きな第１ニッケルシリサイド層と、この第１ニッケルシリサイド層上に形成され酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属を含みかつＳｉに対する前記金属の組成比が前記Ｓｉに対するＮｉの組成比より小さいシリサイド層と、を含む第１ゲート電極と、を有するｐチャネルＭＩＳトランジスタと、前記基板上に前記ｎ型半導体領域とは絶縁分離して形成されたｐ型半導体領域と、前記ｐ型半導体領域に離間して形成されたｎ型の第２ソース・ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の前記ｐ型半導体領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１ニッケルシリサイド層と同じ組成比か、もしくは前記第１ニッケルシリサイド層よりもＳｉに対するＮｉの組成比が小さな第２ニッケルシリサイド層と、前記第２ニッケルシリサイド層と前記第２ゲート絶縁膜との界面に形成されるＡｌ層と、含む第２ゲート電極と、を有するｎチャネルＭＩＳトランジスタと、を備えたことを特徴とする。
【００１４】
また、本発明の第４の態様による半導体装置の製造方法は、ｎ型シリコン基板上に、第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上にシリコン層を形成し、前記シリコン層および前記第１ゲート絶縁膜をゲート電極形状に加工する工程と、前記シリコン層の両側の前記ｎ型シリコン基板の領域に、ｐ型の第１ソース・ドレイン領域を形成する工程と、第１のＮｉ膜を堆積させ、第１の熱処理することにより前記第１ソース・ドレイン領域上に第１ニッケルシリサイド層を形成するとともに、前記シリコン層上に第２ニッケルシリサイド層を形成する工程と、層間絶縁膜を堆積し、前記層間絶縁膜をエッチバックすることにより前記第２ニッケルシリサイド層の上面を露出させる工程と、前記第２ニッケルシリサイド層の上面を覆うように酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属の膜および第２のＮｉ膜を順次形成する工程と、第２の熱処理することにより、前記シリコン層および前記第２ニッケルシリサイド層を、Ｓｉに対するＮｉの組成比が１より大きな第３ニッケルシリサイド層と、この第３ニッケルシリサイド層上に形成され前記金属のシリサイド層との積層構造のゲート電極にする工程と、を備えたことを特徴とする。
【００１５】
また、本発明の第５の態様による半導体装置の製造方法は、基板に素子分離領域によって分離されたｎ型半導体領域およびｐ型半導体領域を形成する工程と、前記ｎ型半導体領域およびｐ型半導体領域に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、前記第１および第２ゲート絶縁膜上に、シリコン層を形成する工程と、前記シリコン層および前記第１および第２ゲート絶縁膜をゲート電極形状に加工し、前記第１ゲート絶縁膜上にゲート電極形状のシリコンからなる第１の層を形成するとともに前記第２ゲート絶縁膜上にゲート電極形状のシリコンからなる第２の層を形成する工程と、前記第１の層の両側の前記ｎ型半導体領域にｐ型の第１ソース・ドレイン領域を形成する工程と、前記第２の層の両側の前記ｐ型半導体領域にｎ型の第２ソース・ドレイン領域を形成する工程と、層間絶縁膜を堆積し、前記層間絶縁膜をエッチバックすることにより前記第１および第２の層の上面を露出させる工程と、前記第１および第２の層の上面を覆うように第１のＮｉ膜を形成する工程と、第１の熱処理することにより前記第１および第２の層をそれぞれ第１および第２ニッケルシリサイド層にする工程と、前記第２ニッケルシリサイド層を含む前記ｐ型半導体領域を絶縁膜で覆う工程と、前記第１ニッケルシリサイド層の上面を覆うように、酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属の膜および第２のＮｉ膜を順次形成する工程と、第２の熱処理することにより、前記第１ニッケルシリサイド層を、Ｓｉに対するＮｉの組成比が１より大きな第３ニッケルシリサイド層と、前記第３ニッケルシリサイド層上に形成され前記金属のシリサイド層との積層構造にする工程と、を備えたことを特徴とする。
【００１６】
また、本発明の第６の態様による半導体装置の製造方法は、基板に素子分離領域によって分離されたｎ型半導体領域およびｐ型半導体領域を形成する工程と、前記ｎ型半導体領域およびｐ型半導体領域に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、前記第１および第２ゲート絶縁膜上に、シリコン層を形成する工程と、前記シリコン層および前記第１および第２ゲート絶縁膜をゲート電極形状に加工し、前記第１ゲート絶縁膜上にゲート電極形状のシリコンからなる第１の層を形成するとともに前記第２ゲート絶縁膜上にゲート電極形状のシリコンからなる第２の層を形成する工程と、前記第１の層の両側の前記ｎ型半導体領域にｐ型の第１ソース・ドレイン領域を形成する工程と、前記第２の層の両側の前記ｐ型半導体領域にｎ型の第２ソース・ドレイン領域を形成する工程と、層間絶縁膜を堆積し、前記層間絶縁膜をエッチバックすることにより前記第１および第２の層の上面を露出させる工程と、前記第１および第２の層の上面を覆うように酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな第１金属の膜および第１のＮｉ膜を順次形成する工程と、第１の熱処理することにより、前記第１および第２の層のそれぞれを、Ｓｉに対するＮｉの組成比が１より小さな第１ニッケルシリサイド層と、前記第１ニッケルシリサイド層上に形成され前記第１金属のシリサイド層との積層構造を有する第３および第４の層にする工程と、前記第４の層を含む前記ｐ型半導体領域を絶縁膜で覆う工程と、前記第３の層の上面を覆うように、酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな第２金属の膜および第２のＮｉ膜を順次形成する工程と、第２の熱処理することにより、前記第３の層を、Ｓｉに対するＮｉの組成比が１より大きな第２ニッケルシリサイド層と、前記第２ニッケルシリサイド層上に形成され前記第２金属のシリサイド層との積層構造にする工程と、を備えたことを特徴とする。
【００１７】
また、本発明の第７の態様による半導体装置の製造方法は、基板に素子分離領域によって分離されたｎ型半導体領域およびｐ型半導体領域を形成する工程と、前記ｎ型半導体領域およびｐ型半導体領域に第１および第２ゲート絶縁膜をそれぞれ形成する工程と、前記第１および第２ゲート絶縁膜上に、シリコン層を形成する工程と、前記シリコン層および前記第１および第２ゲート絶縁膜をゲート電極形状に加工し、前記第１ゲート絶縁膜上にゲート電極形状のシリコンからなる第１の層を形成するとともに前記第２ゲート絶縁膜上にゲート電極形状のシリコンからなる第２の層を形成する工程と、前記第１の層の両側の前記ｎ型半導体領域にｐ型の第１ソース・ドレイン領域を形成する工程と、前記第２の層の両側の前記ｐ型半導体領域にｎ型の第２ソース・ドレイン領域を形成する工程と、第１のＮｉ膜を堆積させ、第１の熱処理することにより前記第１および第２ソース・ドレイン領域上に第１および第２ニッケルシリサイド層をそれぞれ形成するとともに、前記第１および第２の層上に第３および第４ニッケルシリサイド層を形成する工程と、層間絶縁膜を堆積し、前記層間絶縁膜をエッチバックすることにより前記第３および第４ニッケルシリサイド層の上面を露出させる工程と、前記第３および第４ニッケルシリサイド層の上面を覆うように酸化物生成エネルギーの絶対値がＳｉのそれよりも大きな金属の膜および第２のＮｉ膜を順次形成する工程と、第２の熱処理することにより、前記第３および第４ニッケルシリサイド層のそれぞれを、Ｓｉに対するＮｉの組成比が１より大きな第５ニッケルシリサイド層と、この第５ニッケルシリサイド層上に形成され前記金属のシリサイド層との積層構造を有する第１および第２ゲート電極にする工程と、前記第１ゲート絶縁膜と、前記第１ゲート電極の前記第５ニッケルシリサイド層との界面にＡｌを偏析させる工程と、を備えたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、製造のばらつきを抑制することができるとともに適切なしきい値電圧を有するＭＩＳトランジスタを備えた半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではなく種々工夫して用いることができる。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００２０】
なお、各実施形態においては、ＭＩＳトランジスタまたはＣＭＩＳトランジスタについて説明するが、本発明は、これらＭＩＳトランジスタが集積化したロジック回路等が混載されたシステムＬＳＩやメモリ等にも適用できる。
【００２１】
（第１実施形態）
本発明の第１実施形態によるｐチャネルＭＩＳＦＥＴを図１に示す。図１は、本実施形態によるＭＩＳＦＥＴのゲート長方向の断面図である。
【００２２】
本実施形態のｐチャネルＭＩＳＦＥＴは、図１に示すように、ｎ型シリコン基板１に離間して形成されたｐ型のソースおよびドレイン領域５ａ、５ｂと、ソース領域５ａとドレイン領域５ｂとの間の、チャネルとなるシリコン基板１の領域上に形成されたゲート絶縁膜１１と、このゲート絶縁膜１上に形成されたゲート電極５とを備えている。ソース領域５ａおよびドレイン領域５ｂの上面にはＮｉＳｉ層１３が形成され、ゲート電極１５の側面には絶縁体からなるゲート側壁１４が形成されている。なお、ソース領域５ａは、接合深さの深いｐ型不純物領域５ａ１と、接合深さの浅いｐ型不純物領域（エクステンション領域）５ａ２とを有している。またドレイン領域５ｂは、接合深さの深いｐ型不純物領域５ｂ１と、接合深さの浅いｐ型不純物領域（エクステンション領域）５ｂ２とを有している。
【００２３】
ゲート絶縁膜１１は、ＨｆＳｉＯＮ膜であり、その物理膜厚は５ｎｍ以下が望ましい。ゲート電極１５は、層１５ａ、１５ｂから成る積層構造を有しており、ゲート絶縁膜１１に接する側の層１５ａはＮｉシリサイド層である。このＮｉシリサイド層１５ａは、ＮｉとＳｉの組成比が３：１であるＮｉ３Ｓｉ相であり、その層厚は５３ｎｍである。Ｎｉシリサイド層１５ａの上部に形成される層１５ｂは斜方晶のＴｉＳｉ２からなるシリサイド層であり、その層厚は１６ｎｍである。なお、図１では、Ｎｉシリサイド層１５ａの全てが上述のＮｉ３Ｓｉ結晶相であった。しかし、ゲート電極１５におけるゲート絶縁膜１１との界面領域にＮｉ３Ｓｉ結晶相が層状に形成されていれば仕事関数に変化はない。このため、Ｎｉシリサイド層１５ａはゲート絶縁膜１１との界面領域にＮｉ３Ｓｉ結晶相が層状に形成されその上に他の結晶相のＮｉシリサイドが形成された構成であってもよい。
【００２４】
なお、本実施形態においては、ゲート絶縁膜１１とゲート電極５から成るゲート構造のソース領域５ａとドレイン領域５ｂ間の長さ（ゲート長）は、４０ｎｍ以下が好ましい。
【００２５】
Ｎｉ３Ｓｉの実効仕事関数は４．８ｅＶであり、ｐチャネルＭＩＳトランジスタに好ましいシリコンのバンドギャップの中央の値よりも大きな実効仕事関数Φｅｆｆを有する。特に、高速動作用のｐチャネルＭＩＳデバイスでは、４．８５ｅＶ以上の実効仕事関数Φｅｆｆであれば、０．５ｅＶ以下の低しきい値電圧が容易に実現できる。ここで、実効仕事関数Φｅｆｆとは、ゲート絶縁膜との界面のゲート電極の仕事関数であり、ＭＩＳ型キャパシタのＣ−Ｖ特性から求まるフラットバンド電圧Ｖｆｂのゲート絶縁膜の膜厚依存性より、酸化膜の膜厚が「０」の場合のフラットバンド電圧Ｖｆｂを直線外挿することにより抽出し、シリコン基板の不純物濃度から求まる基板のフェルミレベルを用いてゲート電極の実効仕事関数Φｅｆｆを抽出したものである。実効仕事関数Φｅｆｆの値はゲート絶縁膜と接しているゲート電極の界面のフェルミレベルにより決まる。なお、本実施形態ではΦｅｆｆの抽出に際して、Ｖｆｂの絶縁膜の膜厚依存性より、絶縁膜とシリコン基板との界面の固定電荷のみ差し引くことでΦｅｆｆを抽出しており、ＨｆＳｉＯＮからなるゲート絶縁膜１１中に固定電荷は存在しないと仮定している。実際には、界面の固定電荷量よりは、１桁以上面密度としては少ないもののゲート絶縁膜中に固定電荷は存在しており、それにより抽出されるΦｅｆｆの値は０．０５ｅＶ程度の誤差を含むが、どちらにせよ低閾値電圧を実施するために必要なΦｅｆｆを実現可能であることにはかわりない。
【００２６】
一方、上層にＴｉＳｉ２層１５ｂを用いることで、製造工程において電極を界面固相反応により多結晶シリコン電極からシリサイド電極に相変化させる場合に生じる堆積変化を小さくでき、デバイスの信頼性の向上およびストレス印加に伴う性能劣化、及びデバイス製造時のバラツキを抑制することができる。その詳細は、後述する本実施形態のＭＩＳトランジスタの製造方法で説明する。
【００２７】
ＨｆＳｉＯＮ以外のゲート絶縁膜材料としては、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ５、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等の高誘電体（ｈｉｇｈ−ｋ）がある。但し、それぞれの材料においてシリコン酸化物に金属イオンを混ぜた材料であるシリケートも有効であるし、ＬａＡｌ酸化物、ＬａＨｆ酸化物のような、それらの材料を組み合わせたものでもよい。各世代のトランジスタおよびその製造工程で必要な耐熱性を有する材料を適宜選択して用いればよい。
【００２８】
なお、デバイスに要求されるしきい値電圧が高い場合は、本実施形態で用いているＮｉ３Ｓｉよりも実効仕事関数Φｅｆｆが小さく、シリコンのバンドギャップの中央の値に近い材料、例えばＮｉ２Ｓｉ結晶相を層１５ａに用いればよい。なお、Ｎｉ２ＳｉのΦｅｆｆは４．７５ｅＶである。
【００２９】
また、本実施形態はトランジスタを低閾値化する基板技術との併用も無論有効である。具体的には、バンドギャップの小さいＳｉＧｅ、ＳｉＣ及びＳｉＧｅＣなどの混晶半導体をチャネル材料に用いることや、ＮやＦイオンのチャネル部偏析によるしきい値電圧制御技術が挙げられる。これらの基板技術は、ゲート電極のΦｅｆｆ制御によるしきい値電圧の低下効果とは独立に制御可能であり、それぞれの効果も完全に独立であることから、それらを併用することで所望のしきい値電圧を実現してもよい。
【００３０】
ゲート電極１５の高さ、すなわちＮｉ３Ｓｉ層１５ａと、ＴｉＳｉ２層１５ｂとの層厚の合計については、１００ｎｍ以下が好ましく、ゲート長の縮小に応じて低くする必要がある。ゲート長に対して高すぎる場合には、機械的強度が不十分となり製造工程中にその構造を維持できず、デバイス製造を困難にする。典型的には、ゲート長の２倍〜３倍の高さが好ましい。また、低すぎる場合にもゲート電極として必要とされるシート抵抗値を満たさずにデバイス特性の劣化を招くため、それぞれのデバイス技術世代に応じて必要とされるシート抵抗を達成するのに必要な高さを保持する必要があり、少なくとも２０ｎｍ以上の高さは必要である。
【００３１】
上述したように、非特許文献１および２では、Ｎｉ３ＳｉやＮｉ２Ｓｉなどの、Ｓｉに対するＮｉの組成比１より大きなシリサイドを形成する際の多結晶シリコン電極からの体積膨張率は、小さくできないため、信頼性劣化や、チャネル移動度のバラツキが生じてしまう。それに対し、本実施形態では、Ｓｉに対するＴｉの組成比がＮｉシリサイドのＳｉに対するＮｉの組成比より小さいＴｉシリサイドを形成することにより体積膨張率そのものを小さくするため、上記の信頼性及び移動度バラツキに対して抑制効果を有する。
【００３２】
本実施形態では、上層１５ｂのＴｉシリサイド相のＳｉに対するＴｉの組成比はＴｉ／Ｓｉ＝１／２であるが、Ｎｉシリサイド層１５ａにおけるＳｉに対するＮｉの組成比がＮｉ／Ｓｉ＝３なので、Ｔｉ／Ｓｉ＝３よりも小さければ、相変化させる場合に生じる堆積変化によるデバイス性能の劣化は軽減できる。よって、上層１５ｂは、Ｔｉシリサイド相（Ｔｉ５Ｓｉ３、ＴｉＳｉ２）及びこれらの相が混ざり合った合金膜であってもよい。但し、その際に、Ｓｉに対するＴｉの組成比がより小さな相であるほうが、上記効果は有効的に働く。
【００３３】
なお、Ｔｉシリサイド相は、酸素元素を含むＴｉＳｉＯ層であってもよいし、ＴｉＯ２相を含有又は、ＴｉＯ２／ＴｉＳｉ２のような積層構造であってもかまわない。製造プロセスにおいて、Ｔｉは、Ｎｉシリサイドから酸素を還元する効果がある。後述するように、本実施形態のＭＩＳトランジスタの製造にはこの効果を用いて実現される。よって、製造工程においてＮｉシリサイド中又は、その表面に多量の酸素を含む場合、その酸素がＴｉシリサイドに含まれ、上記ＴｉＳｉＯやＴｉＯ２を形成する場合がある。その場合もＴｉ／Ｓｉ＝３よりも小さい組成比の相を形成すれば上記効果は得られる。但し、酸素を多量に含有する層が形成されている場合には、配線プラグの形成前に十分にコンタクト部の酸化物層を除去する工程が必要となる。以下の実施形態も最もゲート電極高さ低減に大きな効果のあるＴｉＳｉ２層をゲート電極上部に形成した場合について示すが、それ以外の上記Ｔｉ含有層を用いてもよい。
【００３４】
また、ゲート電極の結晶粒サイズに至っても、実効仕事関数Φｅｆｆのばらつきの観点からゲート長の１／２以下の粒サイズが好ましい。
【００３５】
なお、本実施形態は、上述のようにバルク基板上に形成したトランジスタのしきい値電圧の低減に優れた仕事関数を実現できるため、図１に示したように、基板１はバルク基板であることが好ましい。無論、ゲート電極の仕事関数の制御効果は、Ｓｉ基板の構造に独立した効果であるので、ＳＯＩ基板にも適用できる。例えば、一般的に、ＳＯＩ基板上に形成された完全空乏型のトランジスタでは、バルク基板上のトランジスタよりも、しきい値電圧が低下する。このため、ＳＯＩ基板上に低消費電力型のトランジスタを実現するためには、本実施形態のｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのゲート電極構造を入れ替えたゲート積層構造を適用することが有効である。また、本実施形態では、チャネル領域にはＳｉを用いているが、Ｓｉよりも移動度の大きいＳｉＧｅ、Ｇｅ及び歪Ｓｉ等を用いても構わない。
【００３６】
また、ここでは、ソース・ドレイン領域は、現行のトランジスタ構造で用いられている高濃度の不純物を含むシリコン層を形成しているが、シリサイドに置き換えるショットキー型ソース・ドレイン構造を用いても良いし、そのシリサイドとシリコン基板との界面に不純物を偏析された、偏析ショットキー構造を用いてもよい。また、ＳｉＧｅ混晶や、ＳｉにＣを５％以下添加したＳｉＣ混晶などを拡散層領域に埋め込み、チャネル部に１軸性歪みを印加する構造であってもよい。各デバイス世代において、最適なソース・ドレイン構造を用いればよい。
【００３７】
（第１実施形態の製造方法）
第１実施形態の半導体装置の製造方法を、図２乃至図５を参照して説明する。
【００３８】
まず、シリコン基板１の表面にゲート絶縁膜として用いるＨｆＳｉＯＮ膜１１をＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法により形成する。高誘電体からなる絶縁膜を形成する場合には、ＭＯＣＶＤ法の他にＡＬＤ(Atomic Layer Deposition)法などの成膜方法を用いてもよいし、それにＳｉやＮ等を添加したものを用いればよい。
【００３９】
その後、減圧ＣＶＤにより、ゲート電極として用いる多結晶シリコン層を４０ｎｍ堆積する。リソグラフィー技術および異方性エッチングを用いて多結晶シリコン層１５ｄおよびゲート絶縁膜１１のパターニングを行い、ゲート電極形状に加工する（図２）。
【００４０】
次に、ボロンをイオン注入することにより高不純物濃度でかつ接合深さの浅いエクステンション領域５ａ２、５ｂ２を形成する。エクステンション領域の形成には、選択エピタキシャル成長法を用いデバイス特性としても短チャネル効果の抑制が可能であるエレベート型エクステンション領域を用いてもよい。また、エレベート型エクステンション領域の形成の際に、同時に不純物を導入してもよい。
【００４１】
次に、ゲート電極とソース・ドレイン領域の絶縁のための側壁１４を形成する。その後、エクステンション領域５ａ２、５ｂ２の形成時よりも、大きな加速電圧によりボロンのイオン注入を行い、高不純物濃度でかつエクステンション領域５ａ２、５ｂ２よりも接合が深い不純物領域５ａ１、５ｂ１を形成する。これによりソース・ドレイン領域５ａ、５ｂが形成される（図２）。
【００４２】
次に、膜厚が８ｎｍのＮｉ膜をスパッタ法で成膜し、その後、４００℃の熱処理を行うことで、ソース・ドレイン領域５ａ、５ｂおよび多結晶シリコン層５ｄの上部にＮｉＳｉ層１３を形成する。ＮｉＳｉ層１３以外の領域の未反応のＮｉをＨ２ＳＯ４溶液で選択エッチングすることでＮｉＳｉ層１３がソース・ドレイン領域５ａ、５ｂおよび多結晶シリコン層５ｄ上にのみ選択的に形成する（図３）。
【００４３】
次に、減圧ＣＶＤにより層間絶縁膜となるシリコン酸化膜２０を堆積し、ＣＭＰ(chemical mechanical polishing)によりゲート電極のＮｉＳｉ層１３の上面を露出させる。続いて、膜厚が８ｎｍのＴｉ膜３０、膜厚３３ｎｍのＮｉ膜３１を順次スパッタ法により成膜する（図４）。その後、５００℃の低温熱処理を行うことで、多結晶シリコン層５ｄは図１に示すような下層１５ａにＮｉ３Ｓｉ相、上層１５ｂにＴｉＳｉ２相を有する積層構造に変化する。この熱処理工程は、熱処理温度及びＴｉ膜３０の膜厚にも依存するが、１０秒以上１時間以下で行うことが好ましい。熱処理工程は１時間より長い時間行われると、生産性の観点から製造コストを増大させてしまう。１０秒以下であると、素子によっては、界面にＮｉが十分に拡散していないものが存在する。温度範囲としては３００℃以上６００℃以下である必要がある。３００℃より低いと、Ｎｉの拡散速度が遅く生産コストを増大させ、６００℃より高いと、ゲート絶縁膜１１との界面においてゲート絶縁膜１１にダメージを与え、デバイスの信頼性を劣化させる。
【００４４】
上記反応は、Ｎｉ膜３１と、多結晶シリコン層５ｄ上のＮｉＳｉ層１３との界面に還元性の強いＴｉ膜３０を形成することで、ＮｉＳｉ層１３の表面の自然酸化膜層を還元できるため、それによりＮｉ膜２１と、ＮｉＳｉ層１３との界面反応を促進することによる。通常、Ｎｉシリサイド層を大気に曝してしまうと最表面に酸化物層又は、酸素を多く含むＮｉＳｉＯ層が形成する。そのため、多結晶シリコン層５ｄ上のＮｉＳｉ層１３上に直接Ｎｉ膜３１を成膜した場合には、その酸化物層によりＮｉ膜とＮｉＳｉ層１３との界面の固相反応が阻害され反応が進行しない。また、その酸化膜はＳｉ上の自然酸化膜のように希フッ酸処理では選択的に除去できない。そこで、本実施形態の製造方法では、還元作用の強いＴｉ膜３０をＮｉ膜とＮｉＳｉ層１３との界面に挿入することで多結晶シリコン層５ｄ上のＮｉＳｉ層１３の表面酸化物層を還元し、Ｎｉの拡散を促進させることで、ゲート絶縁膜１１との界面までＮｉ３Ｓｉ層５ａを形成することを可能にした。後述するように、Ｔｉの挿入膜厚は、目的とする高さのゲート電極が得られるように制御すればよい。但し、Ｔｉ膜２０の膜厚が厚くなるとＮｉの多結晶シリコン層中への供給速度が遅くなる。この場合は、６００℃以上の高温、又は１時間以上の長時間熱処理が必要となるので、Ｔｉ膜３０の膜厚は２０ｎｍ以下が好ましい。また、有効なＴｉ膜３０の膜厚の薄膜限界は、ＮｉＳｉ層１３の表面の酸化状態により異なる。ＮｉＳｉ層１３の表面及びその近傍に形成している酸化膜相及び酸素含有量が多い場合には、その酸素を十分に還元可能なＴｉ膜３０の膜厚が必要となる。よって少なくともＴｉ膜３０は１ｎｍ以上の膜厚が必要である。また、スパッタ法によるＴｉ膜３０の均一に形成する限界膜厚も鑑みると、５ｎｍ以上であることが好ましい。本実施形態のように、多結晶シリコン電極の高さが４０ｎｍの場合、Ｔｉを１ｎｍ挿入する場合には、ＴｉＳｉ２層が２ｎｍ形成されるが、Ｔｉを２０ｎｍ挿入するとすべてのＳｉがＴｉＳｉ２層の形成に消費されるためゲート絶縁膜との界面にＮｉ３Ｓｉ層が形成されない。Ｎｉ３Ｓｉ層の厚さは、製造プロセスの各ＭＩＳトランジスタごとのバラツキを鑑み、安定して形成するためにはＮｉ３Ｓｉ層は５ｎｍ以上必要である。よって、本実施形態の場合の最大のＴｉ挿入膜厚は１６ｎｍであり、その場合のＴｉＳｉ２層の厚さは３２ｎｍになる。この範囲内であれば、Ｔｉ挿入膜厚さを制御することよって体積膨張率を制御でき、図６に示すように、ゲート電極の高さを自由に変化させることができる。Ｎｉ成膜厚さはＴｉＳｉ２層の形成に消費されないＳｉをＮｉ３Ｓｉに変化させるのに十分な量をＴｉ上に成膜すればよい。残りのＳｉ量に対して、１．８倍以上であればよい。
【００４５】
以下に、本実施形態におけるＴｉ挿入方法によるＮｉ膜とＮｉＳｉ層との界面反応を促進できる効果を検討した結果を示す。図５は、Ｔｉ膜のＮｉ膜とＮｉＳｉ層との界面への挿入の有無による熱処理後の電極の結晶構造をＸＲＤ(X-ray diffractometry)の回折により分析した結果を示す図である。Ｎｉ膜とＴｉ膜の成膜前の電極構造は、上層が層厚３０ｎｍのＮｉＳｉ層、下層が層厚３０ｎｍの多結晶シリコン層の積層構造であった。Ｔｉ膜の挿入膜厚は４ｎｍであり、Ｎｉ膜の膜厚は６０ｎｍであった。成膜後に５００℃、５分の熱処理を窒素雰囲気中で行っている。Ｔｉ膜を界面に挿入しない場合には、ＮｉＳｉ相に起因する回折ピークが見られた。これにより、Ｎｉ膜とＮｉＳｉ層との界面反応に伴うＮｉ３Ｓｉ相の形成が進行していないことが分かる。
【００４６】
一方、Ｔｉ膜を挿入した場合には、処理前のＮｉ３Ｓｉ相に起因する回折ピークが主でありＮｉが多結晶シリコン層中に拡散することでＮｉＳｉからＮｉ３Ｓｉへ相変化していることがわかる。この場合、Ｎｉ３Ｓｉ層１５ａが形成されたのは、Ｎｉ膜の膜厚がＮｉ３Ｓｉ層１５ａを形成するために十分であったからである。Ｎｉ膜の膜厚を６０ｎｍよりも薄く制御すればＮｉ２Ｓｉを形成することも可能である。Ｔｉ膜を挿入した場合にも一部回折強度の弱いＮｉＳｉ相の回折ピークが確認でき、一部反応が進行していないＮｉＳｉ領域が局所的に残留していることが分かる。これは、上記のＮｉＳｉ表面の酸化状態に対してＴｉ膜の膜厚が十分でなかったか、或いはＴｉ膜の均一性に起因して未反応部が形成されてしまったことによる。どちらの原因の場合にしても、Ｔｉ膜を厚くすることで、その均一性は製造工程において問題にならない程度に改善可能である。
【００４７】
Ｔｉ膜の挿入方法以外にＮｉＳｉ層１３の表面の酸素をプレスパッタにより除去する方法が考えられるが、その場合、ゲート電極以外の層間絶縁膜１７上もスパッタエッチングしてしまい、絶縁性の劣化及びトランジスタ動作のバラツキを増大させてしまう。
【００４８】
上記の製造方法で、ＴｉＳｉ２層１５ｂとＮｉ３Ｓｉ層１５ａの積層構造からなるゲート電極１５を形成後、酸溶液処理により未反応のＮｉ及びＴｉを除去することで、図１に示す第１実施形態のＭＩＳトランジスタが得られる。
【００４９】
本実施形態の製造方法を用いることで、ゲート電極のフルシリサイド化工程前のソース・ドレイン領域のシリサイド層１３の形成時にゲート電極をＳｉＮ膜で保護する必要がなくなる。これにより、ＳｉＮ膜の成膜、加工、剥離のそれぞれの工程が不要になり、製造工程数を減らすことが可能になる。
【００５０】
第１実施形態で説明したように、Ｎｉ３Ｓｉ層１５ａの上部にＴｉＳｉ２相を有するシリサイド層１５ｂを形成することで、多結晶シリコン層５ｄからの堆積膨張を軽減することが可能である。本実施形態の多結晶シリコン層５ｄの高さが４０ｎｍの場合に、Ｔｉ膜２０の挿入膜厚とＴｉＳｉ２層１５ｂとＮｉ３Ｓｉ層１５ａとの積層構造からなるゲート電極、Ｎｉ３Ｓｉ層１５ａの高さ、およびＴｉＳｉ２層１５ｂ高さの関係を図６に示す。Ｔｉ膜の膜厚の増加に伴いシリコンの組成が大きなＴｉＳｉ２層１５ｂが厚くなるため、シリサイド電極形成に伴うゲート電極の体積膨張率が小さくなり、ゲート電極の高さを低減できることが分かる。製造時にＴｉ膜を挿入しない場合には多結晶シリコン層の高さの２．３６倍になってしまい、ゲート絶縁膜１１の直上のゲート電極１５の体積膨張に伴いゲート絶縁膜１１に歪みが印加され、それに伴って欠陥がゲート絶縁膜に生成され、ゲート絶縁膜の信頼性が劣化してしまう。また、チャネル部のＳｉにも歪みが加わり、チャネル移動度のバラツキが生じてしまう。それにより、ＬＳＩの回路設計を困難にする。それに対し、膜厚１０ｎｍのＴｉ膜を挿入することで、ゲート電極の膨張率は多結晶シリコン層の１．５倍に抑えられ、さらに、Ｔｉ膜の膜厚を１６ｎｍ程度にすれば、ＴｉＳｉ２層とＮｉ３Ｓｉ層との積層構造を有するゲート電極の形成後も、ゲート高さの変化は１０％以下に抑えられる。このように挿入するＴｉ膜の膜厚を制御することで、ゲート電極の高さを連続的に変化させることが可能となり、上記の信頼性及びデバイス性能の劣化を抑制することが可能である。
【００５１】
また、層厚が４０ｎｍの多結晶シリコン層上にＮｉを堆積させ、Ｎｉ２Ｓｉ及びＮｉＳｉ相のゲート電極をそれぞれ形成した。このときのゲート電極高さは、図６に示すように、Ｎｉ２Ｓｉの場合が５９ｎｍ、ＮｉＳｉの場合が４５ｎｍであった。第２実施形態以降で示すように、ＣＭＩＳデバイスを構成する場合にそれぞれのトランジスタのしきい値電圧の調整のため、導電型に応じてゲート電極のＮｉ−Ｓｉ組成を変化させることが好ましい。しかしながら、その場合、図６に示すように同じ高さの多結晶シリコン層を用いて組成の異なるシリサイドゲートを形成する場合に高さに差が生じてしまい、上部配線層とのコンタクトプラグの形成を困難にしてしまう。
【００５２】
しかし、本実施形態で説明したＴｉ膜の挿入プロセスを適用すれば、Ｔｉ膜の挿入膜厚に応じて、Ｎｉ−Ｓｉ組成とは独立にゲート電極の高さを制御可能となるので、上記問題を解決できる。例えば、ｎチャネルＭＩＳトランジスタがＮｉＳｉ電極の場合には、Ｔｉを１５．５ｎｍ挿入すればｐ型に適用するＴｉＳｉ２／Ｎｉ３Ｓｉからなるゲート電極の高さが４５ｎｍになり、両トランジスタでゲート電極の高さが一致する。また、ｎチャネルＭＩＳトランジスタがＮｉ２Ｓｉ電極の場合には、膜厚１１ｎｍのＴｉ膜を挿入すればｐチャネルＭＩＳトランジスタに適用するＴｉＳｉ２／Ｎｉ３Ｓｉからなるゲート電極の高さが５９ｎｍになり、この場合も両トランジスタでゲート電極の高さが一致する。但し、シリサイドを形成する前の多結晶シリコン層は多結晶構造であるため、各トランジスタ間でのゲート電極の高さは５ｎｍ〜１０ｎｍ程度のバラツキが存在している。このバラツキは、シリサイドゲート電極を形成した場合にも存在し、体積膨張によりバラツキ程度は大きくなるが、上記のコンタクトプラグ形成時のプロセス条件の最適化により許容できる範囲となる。ｐチャネルＭＩＳトランジスタおよびｎチャネルＭＩＳトランジスタおけるゲート電極の高さを実質的に同じにすることによって、コンタクトホール形成の際の層間絶縁膜のエッチング深さが揃い、プロセス条件の設定が容易になり、歩留まりが向上する。
【００５３】
上記の両方の導電型のトランジスタのゲート電極高さの差を小さくすることは、上述したように、リアクティブ・イオン・エッチング（ＲＩＥ）を用いる方法（非特許文献１参照）やＳｉＧｅキャップ層を用いる方法（非特許文献２参照）でも可能である。但し、どちらの場合にも、５ｎｍ以下での多結晶シリコン層の膜厚制御が困難であるため、両導電型でゲート高さを一致させることは困難である。
【００５４】
それに対して、本実施形態では、膜制御はＮｉまたはＴｉの成膜で制御可能であるため、約１ｎｍでの制御が可能である。無論、本発明の一実施形態と多結晶シリコンゲートの高さを制御する上記の方法を併用してもかまわないが、上記方法を用いて多結晶シリコンゲートの高さを低くする場合には、その膜厚制御性を考慮し、バラツキが顕著に生じない範囲で用いる必要がある。典型的には、多結晶シリコンゲートの高さは、初期高さの１／２以上である必要がある。
【００５５】
熱処理温度が低い場合、或いはＴｉ膜の膜厚が厚い場合には上層のシリサイド層にＴｉＳｉ２ではなく、Ｔｉ５Ｓｉ３やそれにＮｉが固溶しているシリサイド相が形成される。この場合、ＴｉＳｉ２に比較し上記のゲート電極の膨張抑制効果が小さくなるが、ゲート電極を全てＮｉ３Ｓｉ相にする場合よりもゲート高さは低くすることができる。
【００５６】
本実施形態では、ＮｉＳｉ層の表面の酸化物層を還元する金属としてＴｉを用いたが、その還元性の強い金属元素を用いてもよい、具体的には、ＨｆやＺｒが挙げられる。これらの金属はＳｉリッチなシリサイドが安定であり、ＨｆＳｉ２やＺｒＳｉ２を形成することで、Ｔｉの場合と同様にゲート電極の高さを制御することが可能である。また、それ以外の組成のシリサイドでもＨｆまたはＺｒとＳｉとの組成比（＝Ｈｆ／ＳｉまたはＺｒ／Ｓｉ）が３よりも小さい組成であれば、ゲート電極の体積膨張を抑制することが可能である。図７はこれらの金属の酸化物生成エネルギー、Ｓｉ消費量及びそれぞれのシリサイドの比抵抗をまとめたものである。これらの金属は、Ｓｉに比べて絶対値が大きな酸化物生成エネルギーを有するので、Ｎｉ２Ｓｉ層表面のニッケルあるいはシリコンの酸化物を容易に還元することができる。これにより、この後に実施するニッケルとニッケルシリサイドとの固相反応をスムーズに生じさせることが可能になる。Ｃ５４−ＴｉＳｉ２相の比抵抗はＮｉ３ＳｉやＮｉ２Ｓｉの比抵抗値よりも小さく、ゲート電極の比抵抗を低減できる効果を合わせ持ち、Ｈｆ，Ｚよりも適した材料である。
【００５７】
以上説明したように、本実施形態によれば、製造のばらつきを抑制することができるとともに適切なしきい値電圧を有するＭＩＳトランジスタを備えた半導体装置およびその製造方法を提供することができる。
【００５８】
（第２実施形態）
次に、本発明の第２実施形態によるＣＭＩＳＦＥＴを図８に示す。図８は、第２実施形態によるＣＭＩＳＦＥＴのゲート長方向の断面図である。
【００５９】
本実施形態のＣＭＩＳＦＥＴは、ｐ型シリコン基板２に、例えばＳｉＯ２からなる素子分離領域３によって分離されたｎ型ウェル領域４Ａとｐ型ウェル領域４Ｂとが形成され、ｎ型ウェル領域４ＡにはｐチャネルＭＩＳＦＥＴが形成され、ｐ型ウェル領域４ＢにはｎチャネルＭＩＳＦＥＴが形成されている。
【００６０】
ｐチャネルＭＩＳＦＥＴは、図８に示すように、ｎ型ウェル領域４Ａに離間して形成されたｐ型のソースおよびドレイン領域５ａ、５ｂと、ソース領域５ａとドレイン領域５ｂとの間の、チャネルとなるｎ型ウェル領域４Ａ上に形成されたゲート絶縁膜１１と、このゲート絶縁膜１上に形成されたゲート電極５とを備えている。ソース領域５ａおよびドレイン領域５ｂの上面にはＮｉＳｉ層１３が形成され、ゲート電極１５の側面には絶縁体からなるゲート側壁１４が形成されている。なお、ソース領域５ａは、高不純物濃度でかつ接合深さの深いｐ型不純物領域５ａ１と、高不純物濃度でかつ接合深さの浅いｐ型不純物領域（エクステンション領域）５ａ２とを有している。またドレイン領域５ｂは、高不純物濃度でかつ接合深さの深いｐ型不純物領域５ｂ１と、高不純物濃度でかつ接合深さの浅いｐ型不純物領域（エクステンション領域）５ｂ２とを有している。
【００６１】
また、ｎチャネルＭＩＳＦＥＴは、図８に示すように、ｐ型ウェル領域４Ｂに離間して形成されたｎ型のソースおよびドレイン領域６ａ、６ｂと、ソース領域６ａとドレイン領域６ｂとの間の、チャネルとなるｐ型ウェル領域４Ｂ上に形成されたゲート絶縁膜１１と、このゲート絶縁膜１上に形成されたゲート電極６とを備えている。ソース領域６ａおよびドレイン領域６ｂの上面にはＮｉＳｉ層１３が形成され、ゲート電極１６の側面には絶縁体からなるゲート側壁１４が形成されている。なお、ソース領域６ａは、高不純物濃度でかつ接合深さの深いｎ型不純物領域６ａ１と、高不純物濃度でかつ接合深さの浅いｎ型不純物領域（エクステンション領域）６ａ２とを有している。またドレイン領域６ｂは、高不純物濃度でかつ接合深さの深いｎ型不純物領域６ｂ１と、高不純物濃度でかつ接合深さの浅いｎ型不純物領域（エクステンション領域）６ｂ２とを有している。
【００６２】
ゲート絶縁膜１１は、ｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴの双方とも少なくともＨｆＳｉＯＮ膜であり、その物理膜厚は５ｎｍ以下が望ましい。
【００６３】
ｎ型ウェル領域４Ａ上のゲート電極１５は、第１実施形態のｐチャネルＭＩＳＦＥＴの電極構造と同じ２層からなる積層構造を有しており、上層１５ｂがＴｉＳｉ２相のＴｉシリサイド層であり、下層１５ａがＮｉ３Ｓｉ相のＮｉシリサイド層である。一方、ｐ型ウェル４Ａ上のゲート電極１６は、ＮｉＳｉ相のＮｉシリサイド層１６ａからなっている。
【００６４】
これらのゲート絶縁膜１１とゲート電極１５、１６から成るゲート構造のソース・ドレイン間の長さ（ゲート長）は、両導電型ともに、３０ｎｍ以下が好ましい。
【００６５】
ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタは相補的に働き、これらでＣＭＩＳデバイスが構成される。ゲート電極１５と１６のゲート高さの比は同じ多結晶シリコンをＮｉの膜厚によりＮｉシリサイドの組成制御した場合のＮｉ３Ｓｉ電極とＮｉＳｉ電極の高さの比である１．８８よりも小さい。これにより、上部配線とゲート電極を繋ぐコンタクトビアの形成が容易になり、ＬＳＩ製造の歩留まりが改善される。また、詳しくは、本実施形態の製造方法で述べるが、本実施形態の構造は第１実施形態と同様にｐチャネルＭＩＳトランジスタのゲート電極の体積膨張を抑制し、その高さを低減させることが可能であり、製造時のバラツキを抑制できる。
【００６６】
本実施形態では、導電型に応じてしきい値電圧を最適にできるように実効仕事関数Φｅｆｆが異なるゲート電極構造を有している。本実施形態のｎチャネルＭＩＳトランジスタでのゲート電極層はＮｉＳｉ層１６ａであり、その実効仕事関数ΦｅｆｆはＨｆＳｉＯＮ上においてＳｉミッドギャップレベルよりも小さい４．５１ｅＶであることから、ｎチャネルＭＩＳトランジスタの低いしきい値電圧動作を実現できる。また、ｐチャネルＭＩＳトランジスタのゲート絶縁膜１１と接するゲート電極１５はＮｉ３Ｓｉ層１５ａである。その実効仕事関数ΦｅｆｆはＨｆＳｉＯＮ上で４．８０ｅＶであり、ｐチャネルＭＩＳトランジスタにおいて低いしきい値電圧を実現するために適した実効仕事関数Φｅｆｆを有する。また、本実施形態はトランジスタを低しきい値電圧化する基板技術との併用も無論有効である。具体的には、バンドギャップの小さいＳｉＧｅ、ＳｉＣ及びＳｉＧｅＣなどの混晶半導体をチャネル材料に用いることや、ＮやＦイオンのチャネル部偏析によりしきい値電圧制御技術が挙げられる。
【００６７】
（第２実施形態の製造方法）
次に、第２実施形態の半導体装置の製造方法を、図９乃至図１１を参照して説明する。まず、図９に示すように、ｐ型シリコン基板２に素子分離領域３を形成する。この素子分離領域３は、局所酸化法やシャロー・トレンチ法で形成することもできるし、メサ型でも構わない。その後、イオン注入することによりｐ型ウェル４Ａ、ｎ型ウェル４Ｂを形成する。続いて、シリコン基板２の表面に、ＨｆＳｉＯＮからなるゲート絶縁膜１１を形成する。続いて、減圧ＣＶＤにより、ゲート電極として用いる多結晶シリコン層１７を４０ｎｍ堆積する。その上部にはソース・ドレイン領域のＮｉＳｉ層形成のときにハードマスクとして用いるＳｉＮ層１８を堆積する。リソグラフィー技術および異方性エッチングを用いてＳｉＮ層１８、多結晶シリコン層１７、およびゲート絶縁膜１１をパターニングし、ゲート電極形状に加工する。ＳｉＮ層１８の堆積は、第１実施形態で説明したように、ゲート電極もソース・ドレイン領域のＮｉＳｉ層の形成と同時にＮｉＳｉ層を形成する方法を用いれば、省略することも可能である。
【００６８】
次に、ｐチャネルＭＩＳトランジスタの形成領域にボロンをイオン注入することにより、高不純物濃度でかつ接合深さが浅いｐ型のエクステンション領域５ａ２、５ｂ２を形成する。また、ｎチャネルＭＩＳトランジスタの形成領域に、リンをイオン注入することにより、高不純物濃度でかつ接合深さが浅いｎ型のエクステンション領域６ａ２、６ｂ２を形成する。続いて、ゲート電極とソース・ドレイン領域の絶縁のための側壁１４を形成する。その後、エクステンション領域の形成のときよりも、大きな加速電圧により、ｐチャネルＭＩＳトランジスタ形成領域にボロンのイオン注入を行い、高不純物濃度でかつ接合深さが深い不純物領域５ａ１、５ｂ１を形成し、ｎチャネルＭＩＳトランジスタ形成領域にリンのイオン注入を行い、高不純物濃度でかつ接合深さが深い不純物領域６ａ１、６ａ２を形成する（図９）。
【００６９】
次に、基板全面に膜厚８ｎｍのＮｉ膜（図示せず）をスパッタ法で成膜し、続いて、４００℃の熱処理を行うことで、ソース・ドレイン領域の上部にＮｉＳｉ層１３を形成する。それ以外の領域の未反応のＮｉをＨ２ＳＯ４溶液で選択エッチングすることでＮｉＳｉ層１３がソース・ドレイン領域５ａ、５ｂ、６ａ、６ｂにのみ選択的に形成される（図９）。
【００７０】
その後、減圧ＣＶＤにより酸化シリコンからなる層間絶縁膜２０を堆積し、ＣＭＰによりＳｉＮ層１８の上面を露出させる（図９）。
【００７１】
次に、ＳｉＮ層１８を剥離した後に、希フッ酸などの表面処理により多結晶シリコン層１７上の自然酸化膜を除去し、膜厚２３ｎｍのＮｉ膜（図示せず）をスパッタ法により成膜する。その後、５００℃の低温熱処理を行うことで、両導電型のゲート電極の多結晶シリコン層１７が共にＮｉＳｉ層１９に変化する（図１０）。続いて、未反応のＮｉをＨ２ＳＯ４溶液で選択エッチングすることにより、図１０に示す構造を得る。
【００７２】
次に、ｎチャネルＭＩＳトランジスタ領域のみＳｉＯ２若しくはＳｉＮからなるハードマスク２２で保護した後に、膜厚８ｎｍのＴｉ膜３０、膜厚１８ｎｍのＮｉ膜を連続スパッタ法で成膜する（図１１）。その後、５００℃の低温熱処理を行うことで、ｐチャネルＭＩＳトランジスタ領域のみゲート電極１５が下層１５ａにＮｉ３Ｓｉ相のＮｉシリサイド層、上層１５ｂにＴｉＳｉ２相のＴｉシリサイド層を有する積層構造に変化する。この反応は第１実施形態の製造方法で説明したようにＮｉ膜３１とＮｉＳｉ層１９との界面に還元性の強いＴｉ膜３０を挿入することで、その界面反応を促進したためである。
【００７３】
なお、本実施形態においては、図６からわかるように、ｐチャンネルＭＩＳトランジスタのゲート電極１５の高さは６８．９ｎｍで、ｎチャネルＭＩＳトランジスタのＮｉＳｉ層１６ａからなるゲート電極の高さは４５ｎｍとなり、ｐチャネルＭＩＳトランジスタのゲート電極１５の高さは、ｎチャネルＭＩＳトランジスタのゲート電極の高さの１．５３倍（＝６８．９／４５）となる。層厚４０ｎｍの多結晶シリコン層５ｄが全てＮｉ３Ｓｉ層に変化した場合のゲート高さ（＝９４．５ｎｍ）と、層厚４０ｎｍの多結晶シリコン層５ｄが全てＮｉＳｉ層に変化した場合の高さ（＝４５ｎｍ）の比である２．１（９４．５／４５）よりも小さくできる。その後、酸溶液処理により未反応のＮｉ及びＴｉを除去し、ｎチャネルＭＩＳトランジスタ領域に形成したハードマスク２２を除去することで、図８に示す第２実施形態のＣＭＩＳＦＥＴの構造が得られる。
【００７４】
次に、ＮｉＳｉ相のシリサイド電極を本実施形態の製造方法でゲート絶縁膜界面の構造をＮｉ３Ｓｉ相に変化させた場合のＭＩＳキャパシタの容量―電圧（Ｃ−Ｖ）特性変化を図１２に示す。Ｎｉ３Ｓｉ相への変化に伴い、Ｃ−Ｖ特性が正バイアス側にシフトしており、電極の実効仕事関数がＮｉＳｉ電極の４．５１ｅＶからＮｉ３Ｓｉ電極の４．８ｅＶまで増大していることが分かる。
【００７５】
本実施形態の製造方法を用いることで、ｎチャネルＭＩＳトランジスタにＮｉＳｉで形成された電極、ｐチャネルＭＩＳトランジスタにＮｉ３Ｓｉで形成された電極を別々に形成する場合には２回必要なリソグラフィー工程が１回で済む。
【００７６】
（第２実施形態の第１変形例）
次に、第２実施形態の第１変形例によるＣＭＩＳＦＥＴを図１３に示す。図１３は、本変形例のＣＭＩＳＦＥＴのゲート長方向の断面図である。
【００７７】
本変形例のＣＭＩＳＦＥＴは、図１３に示すように、図８に示す第２実施形態のＣＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳトランジスタのゲート電極１６を、下層がＮｉＳｉ２層２３ａで、上層がＴｉＳｉ２層２３ｂである積層構造のゲート電極２３に置き換えた構成となっている。
【００７８】
本変形例も第２実施形態と同様に、導電型に応じてしきい値電圧を最適にできるように実効仕事関数Φｅｆｆが異なるゲート電極構造を有している。両導電型トランジスタのゲート絶縁膜と接するゲート電極はそれぞれ、ｎチャネルＭＩＳトランジスタではＮｉＳｉ２層２３ａ、ｐチャネルＭＩＳトランジスタではＮｉ３Ｓｉ層１５ａであり、実効仕事関数Φｅｆｆはそれぞれ４．４０ｅＶ、４．８０ｅＶであり、どちらも低しきい値電圧を実現するために適した実効仕事関数Φｅｆｆを有する。本変形例では、ｎチャネルＭＩＳトランジスタの電極の仕事関数が第２実施形態のＮｉＳｉからなるゲート１６電極の場合より０．１ｅＶ小さく、更に低いしきい値電圧動作が実現できる。
【００７９】
（第２実施形態の第１変形例の製造方法）
次に、図１３に示した本変形例の半導体装置の製造方法を図１４乃至図１７を参照して、説明する。
【００８０】
ソース・ドレイン領域の上部にＮｉＳｉ層１３を選択的に形成し、その後、層間絶縁膜２０の堆積、図９に示すようにＣＭＰによりＳｉＮ層１８の上端を露出させる工程までは、第２実施形態の製造方法と同じ工程である。
【００８１】
次に、多結晶シリコン電極上のＳｉＮ層１８を剥離した後に、希フッ酸などの表面処理により多結晶シリコン層１７上の自然酸化膜を除去し、膜厚５ｎｍのＴｉ膜３０、膜厚１２ｎｍのＮｉ膜をスパッタ法により成膜する（図１４）。その後、５００℃の低温熱処理を行うことで、両導電型の多結晶シリコン層１７が共に層厚が２９ｎｍのＮｉＳｉ２層２３ａと、層厚が１０ｎｍのＴｉＳｉ２層１５ｂ、２３ｂの積層構造に変化する（図１５）。これは、ＮｉのＳｉ中への拡散速度が抑制されることで、Ｓｉリッチな領域が界面に形成され、Ｎｉ膜とＳｉとの界面の固相反応では６５０℃以上の高温熱処理工程でのみ形成されるＮｉＳｉ２相が形成することを利用したものである。上記界面反応に際し、多結晶シリコン層１７上の自然酸化膜の除去前処理が十分であれば、酸素を含有しないＴｉＳｉ２層１５ｂ、２３ｂがゲート電極の上部に形成されるが、不十分であった場合には、ＴｉＳｉ２相に酸素が多量に含有されたＴｉシリサイド層か或いはＴｉＳｉＯ相またはＴｉＯ２相のＴｉシリサイド層が形成されてしまう場合がある。但し、いずれの層が形成された場合にも、トランジスタ性能に影響を与えるものではない。その後、未反応のＮｉおよびＴｉを酸溶液処理により除去する。
【００８２】
次に、ｎチャネルＭＩＳトランジスタ領域のみＳｉＯ２若しくはＳｉＮ膜２２で保護した後に、膜厚３ｎｍのＴｉ膜３２、膜厚３１ｎｍのＮｉ膜３３を連続してスパッタ法で成膜し、その後、５００℃の低温熱処理を行う（図１６）。これにより、ｐＭＩＳトランジスタ領域のみのＮｉＳｉ２層２３ａがＮｉ３Ｓｉ相のＮｉシリサイド層１５ａに変化する。この反応は第１実施形態の製造方法の箇所で説明したようにＮｉとＮｉＳｉ層との界面に還元性の強いＴｉを挿入することで、その界面反応を促進したためである。その後、酸溶液処理により未反応のＮｉ及びＴｉを除去し、ｎチャネルＭＩＳトランジスタ領域に形成したＳｉＮ膜２２を除去することで図１３に示す本変形例のＣＭＩＳＦＥＴが得られる。このとき、本製造方法において、多結晶シリコン層１７と反応させるトータルのＴｉおよびＮｉのそれぞれの厚さは、第２実施形態の場合と同じであるので、ｐチャネルＭＩＳトランジスタのゲート電極は図６に示す場合と同じように、その高さは６８．９ｎｍになる。また、ｎチャネルＭＩＳトランジスタのゲート電極は、厚層が２９ｎｍのＮｉＳｉ２相のＮｉシリサイド層２３ａと、層厚が１２ｎｍのＴｉＳｉ２層２３ｂの積層構造となる。したがって、本変形例においては、ゲート電極１５のゲート高さは、ゲート電極２３のゲート高さの１．６８倍（＝６８．９／（２９＋１２））となる。通常、ＮｉＳｉ２とＮｉ３Ｓｉとのゲート電極の高さ比は、同じ膜厚の多結晶シリコン膜を用いて形成した場合には、２．３６倍程度（＝９４．５／４０）にもなってしまう。しかしながら、本変形例では、ｐチャネルＭＩＳトランジスタのＴｉＳｉ２層の層厚（１６ｎｍ）はｎチャネルＭＩＳトランジスタのそれ（１０ｎｍ）よりも大きく、ｐチャネルＭＩＳトランジスタのみＴｉＳｉ２層を厚くできるため、ゲート高さの差をより無くすことが可能である。
【００８３】
なお、本変形例ではｎチャネルおよびｐチャネルＭＩＳトランジスタにＮｉＳｉ２相を形成する際のＴｉ膜の膜厚を５ｎｍにしたが、ＮｉＳｉ２相の低温形成には１ｎｍのＴｉ膜の挿入で十分に効果があるため、それ以上であればよく、その後のｐＭＩＳトランジスタ領域のみにＴｉ膜とＮｉ膜とを成膜する際のＴｉ膜の膜厚を厚くすることで高さの差をより無くすことが可能である。
【００８４】
（第２実施形態の第２変形例）
次に、第２実施形態の第２変形例によるＣＭＩＳＦＥＴを図１７に示す。図１７は、本変形例によるＣＭＩＳＦＥＴのゲート長方向の断面図である。
【００８５】
本変形例のＣＭＩＳＦＥＴは、図１７に示すように、図８に示す第２実施形態のＣＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳトランジスタのゲート電極１６を、下層がＡｌ層２４ａで、上層がＮｉ２Ｓｉ層２４ａである積層構造のゲート電極２４に置き換えた構成となっている。
【００８６】
本実施形態でも第２実施形態と同様に、導電型に応じてしきい値電圧を最適にできるように実効仕事関数Φｅｆｆが異なるゲート電極構造を有している。両導電型トランジスタのゲート絶縁膜１１と接するゲート電極はそれぞれ、ｎチャネルＭＩＳトランジスタではＡｌ層、ｐチャネルＭＩＳトランジスタではＮｉ３Ｓｉ層１５ａであり、実効仕事関数Φｅｆｆはそれぞれ４．２７ｅＶおよび４．８０ｅＶであり、どちらも低しきい値電圧を実現するために適した実効仕事関数Φｅｆｆを有する。本実施形態では、ｎチャネルＭＩＳトランジスタの電極の仕事関数が第２実施形態のＮｉＳｉ、第１変形例のＮｉＳｉ２の場合よりそれぞれ、約０．２ｅＶ、０．１ｅＶ小さく、更に低いしきい値電圧動作を実現できる。
【００８７】
ここで、Ｎｉ２Ｓｉ層２４ａとＨｆＳｉＯＮからなるゲート絶縁膜１１との界面には、１原子層（モノレイヤーともいう）のアルミニウムが面内方向に連続的に形成されていればその仕事関数が発現し、ｎチャネルＭＩＳトランジスタのしきい値電圧Ｖｔｈは低減化する。しかし仮に、面内方向にアルミニウムの原子層の途切れた部分が発生するとその部分の仕事関数はＮｉ２Ｓｉの物性で決まってしまう。結果として、トランジスタごとにしきい値電圧Ｖｔｈが変化し、特性ばらつきが起きてしまう可能性がある。従って、本実施形態の界面アルミニウムの厚さとしては、原理的には１原子層あればよいが、不完全なプロセスなどによる特性ばらつきのことを考慮すると３原子層以上あることが望ましい。アルミニウム層は３原子層よりも厚い分にはしきい値電圧Ｖｔｈを下げる効果になんら影響は無いが、余剰のアルミニウムを界面に偏在化させることは無駄である。
【００８８】
なお、本変形例の製造方法における第２実施形態の製造方法との相違点は、まず、図１０に示したＮｉＳｉ層１９形成の際のスパッタ法によって形成されるＮｉ膜の膜厚を４０ｎｍにすることで、両導電型ともにＮｉ２Ｓｉ層からなるゲート電極を形成する。続いて、図１１で説明したようにｎチャネルＭＩＳトランジスタ領域を例えばＳｉＮからなるマスクで覆った後、膜厚８ｎｍのＴｉ膜、膜厚３０ｎｍのＮｉ膜を順次積層することによりｐチャネルＭＩＳトランジスタのゲート電極のみをＮｉ３Ｓｉ１５ａとＴｉＳｉ２層１５ｂとの積層構造に変化させる。続いて、上記マスクを除去した後、図１８に示すように、ｐチャネルＭＩＳトランジスタ領域をマスク例えばレジスト５０で覆ってｎチャネルＭＩＳトランジスタ領域のみ露出させ、この状態でＮｉ２Ｓｉ層２４ａからなるゲート電極の上部にＡｌ膜６０を３０ｎｍ形成する。続いて、４５０℃の熱処理によりＡｌをゲート電極とゲート絶縁膜１１との界面に偏析させてＡｌ層２４ｂを形成し、その後、上部に残ったＡｌ膜６０を剥離することで、図１７に示す本変形例のＣＭＩＳＦＥＴが得ることができる。Ａｌの添加方法はＡｌ膜の成膜以外にイオン注入法を用いても構わない。
【００８９】
本変形例においては、ゲート電極１５のゲート高さは、第２実施形態の場合と同様に、６８．９ｎｍであり、ゲート電極２４のゲート高さは５９ｎｍとなる。したがって、ゲート電極１５のゲート高さは、ゲート電極２４のゲート高さの１．１６倍となる。
【００９０】
（第２実施形態の第３変形例）
次に、第２実施形態の第３変形例によるＣＭＩＳＦＥＴを図１９に示す。図１９は、本変形例のＣＭＩＳＦＥＴのゲート長方向の断面図である。
【００９１】
本変形例のＣＭＩＳＦＥＴは、図１９に示すように、図８に示す第２実施形態のＣＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳトランジスタのゲート電極１６を、下層がＡｌ層２５ｃで、その直上にＮｉ２Ｓｉ層２５ａ、そして最上層がＴｉＳｉ２層２５ｂである積層構造のゲート電極２５に置き換え、ｐチャネルＭＩＳトランジスタのゲート電極１５を、下層がＮｉ２Ｓｉ層２６ａ、そして最上層がＴｉＳｉ２層２６ｂである積層構造のゲート電極２６に置き換えた構成となっている。
【００９２】
本変形例も第２実施形態と同様に、導電型に応じてしきい値電圧を最適にできるように実効仕事関数Φｅｆｆが異なるゲート電極構造を有している。両導電型トランジスタのゲート絶縁膜１１と接するゲート電極はそれぞれ、ｎチャネルＭＩＳトランジスタではＡｌ層２５ｃ、ｐチャネルＭＩＳトランジスタではＮｉ２Ｓｉ層２６ａであって、実効仕事関数Φｅｆｆはそれぞれ４．２７ｅＶ、４．７ｅＶであり、どちらもそれぞれの導電型において低しきい値電圧を実現するために適した実効仕事関数Φｅｆｆを有する。本変形例では、ｎチャネルＭＩＳトランジスタのゲート電極の仕事関数が第２実施形態のＮｉＳｉ、また第１変形例のＮｉＳｉ２の場合より、それぞれ約０．２ｅＶ、０．１ｅＶ小さく、更に低いしきい値電圧動作を容易に実現できる。
【００９３】
次に、本変形例の製造方法図２０および図２１を参照して説明する。第１実施形態の製造方法をｎＭＩＳトランジスタおよびｐＭＩＳトランジスタの両導電型に対して適用し、ＮｉＳｉ層１３が多結晶シリコン層５ｄの上部、ソース領域５ａ、６ａおよびドレイン領域５ｂ、６ｂ上に形成された構造を形成する（図２０）。その後、減圧ＣＶＤにより層間絶縁膜２０を堆積し、ＣＭＰで多結晶シリコン層５ｄ上のＮｉＳｉ層１３の上面を露出させる（図２０）。次に、希フッ酸などの表面処理によりＮｉＳｉ層１３上の自然酸化膜除去した後、膜厚５ｎｍのＴｉ膜３０、膜厚３０ｎｍのＮｉ膜３１を全面に成膜し、５００℃、１分の熱処理を行うことで、Ｎｉ２Ｓｉ層２５ａ、ＴｉＳｉ２層２５ｂの積層構造のゲート電極をｎチャネルＭＩＳトランジスタ領域に、Ｎｉ２Ｓｉ層２６ａ、ＴｉＳｉ２層２６ｂの積層構造のゲート電極をｐチャネルＭＩＳトランジスタ領域に形成する（図２１）。
【００９４】
その後、第２変形例と同様に、ｎＭＩＳトランジスタのゲート絶縁膜１１との界面にＡｌを導入して、Ａｌ層２５ｃを形成することで、図１９に示す本変形例のＣＭＩＳＦＥＴを得ることができる。本変形例のゲート電極においては、ゲート電極２６とゲート電極２５のゲート高さはほぼ同じとなる。
【００９５】
なお、本変形例においては、ｐチャネルＭＩＳトランジスタの下層電極がＮｉ２Ｓｉ層２６ａであり、図１７に示す第２変形例のＮｉ３Ｓｉ層１５ａよりも仕事関数が小さく、ｐチャネルＭＩＳトランジスタの動作電圧は高くなる。しかしながら、先述のチャネル技術と組み合わせることで、更なるしきい値電圧の低下が実現できる。
【００９６】
第１実施形態、第２実施形態、およびその変形例においては、ｐチャネルＭＩＳトランジスタのゲート電極のＮｉシリサイド層は、Ｎｉ３Ｓｉ相またはＮｉ２Ｓｉ相であったが、Ｎｉ３１Ｓｉ１２相のシリサイド層も用いることができる。これは、Ｎｉ３１Ｓｉ１２相のシリサイド層の実効仕事関数が４．８ｅＶであるからである。すなわち、ｐチャネルＭＩＳトランジスタのゲート電極のＮｉシリサイド層はＮｉとＳｉとの組成比Ｎｉ／Ｓｉが２以上のニッケルシリサイドを用いることができる。
【００９７】
以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００９８】
【図１】第１実施形態によるｐＭＩＳＦＥＴのゲート長方向の断面図。
【図２】第１実施形態によるｐＭＩＳＦＥＴの製造工程を示す断面図。
【図３】第１実施形態によるｐＭＩＳＦＥＴの製造工程を示す断面図。
【図４】第１実施形態によるｐＭＩＳＦＥＴの製造工程を示す断面図。
【図５】Ｎｉ膜とＮｉＳｉ膜との間にＴｉ膜の挿入した場合と挿入しない場合のＸＲＤ回折スペクトルを示す図。
【図６】多結晶シリコン層の高さが４０ｎｍの場合に、Ｔｉ挿入膜厚と、ＴｉＳｉ２／Ｎｉ３Ｓｉ膜、Ｎｉ３Ｓｉ層、およびＴｉＳｉ２層の高さとの関係を示す図。
【図７】Ｔｉ、Ｈｆ、Ｚｒの酸化物生成エネルギー、Ｓｉ消費量、および比抵抗を示す図。
【図８】第２実施形態によるＣＭＩＳＦＥＴのゲート長方向の断面図。
【図９】第２実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１０】第２実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１１】第２実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１２】ＮｉＳｉ相のシリサイド電極を第２実施形態の製造方法でゲート絶縁膜との界面の構造をＮｉ３Ｓｉ相に変化させた場合のＭＩＳキャパシタの容量―電圧（Ｃ−Ｖ）特性変化を示す図。
【図１３】第２実施形態の第１変形例によるＣＭＩＳＦＥＴのゲート長方向の断面図。
【図１４】第２実施形態の第１変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１５】第２実施形態の第１変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１６】第２実施形態の第１変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１７】第２実施形態の第２変形例によるＣＭＩＳＦＥＴを示すゲート長方向の断面図。
【図１８】第２実施形態の第２変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１９】第２実施形態の第３変形例によるＣＭＩＳＦＥＴのゲート長方向の断面図。
【図２０】第２実施形態の第３変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図２１】第２実施形態の第３変形例によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【符号の説明】
【００９９】
１  ｎ型シリコン基板
２  ｐ型シリコン基板
３  素子分離領域
４Ａ  ｎ型ウェル
４Ｂ  ｐ型ウェル
５ａ  ｐ型ソース領域
５ａ１  ｐ型不純物領域
５ａ２  ｐ型エクステンション領域
５ｂ  ｐ型ドレイン領域
５ｂ１  ｐ型不純物領域
５ｂ２  ｐ型エクステンション領域
６ａ  ｎ型ソース領域
６ａ１  ｎ型不純物領域
６ａ２  ｎ型エクステンション領域
６ｂ  ｎ型ドレイン領域
６ｂ１  ｎ型不純物領域
６ｂ２  ｎ型エクステンション領域
１１  ゲート絶縁膜
１３  ＮｉＳｉ層
１４  側壁
１５  ｐチャネルＭＩＳトランジスタのゲート電極
１５ａ  Ｎｉシリサイド層（Ｎｉ３Ｓｉ相）
１５ｂ  Ｔｉシリサイド層（ＴｉＳｉ２相）  
１６  ｎチャネルＭＩＳトランジスタのゲート電極
１６ａ  Ｎｉシリサイド層（ＮｉＳｉ相）
１７  多結晶シリコン層
１８  ＳｉＮ層
１９  Ｎｉシリサイド層（ＮｉＳｉ相）
２０  層間絶縁膜
２２  ハードマスク（ＳｉＮ）
２３  ｎチャネルＭＩＳトランジスタのゲート電極
２３ａ  Ｎｉシリサイド層（ＮｉＳｉ２相）
２３ｂ  Ｔｉシリサイド層（ＴｉＳｉ２相）
３０  Ｔｉ膜
３１  Ｎｉ膜
３２  Ｔｉ膜
３３  Ｎｉ膜
２４  ｎチャネルＭＩＳトランジスタのゲート電極
２４ａ  Ｎｉシリサイド層（Ｎｉ２Ｓｉ相）
２４ｂ  Ａｌ層
２５  ｎチャネルＭＩＳトランジスタのゲート電極
２５ａ  Ｎｉシリサイド層（Ｎｉ２Ｓｉ相）
２５ｂ  Ｔｉシリサイド層（ＴｉＳｉ２相）
２５ｃ  Ａｌ層
２６  ｐチャネルＭＩＳトランジスタのゲート電極
２６ａ  Ｎｉシリサイド層（Ｎｉ２Ｓｉ相）
２６ｂ  Ｔｉシリサイド層（ＴｉＳｉ２相）
【図１】
2008218622.tif 000003
【図２】
2008218622.tif 000004
【図３】
2008218622.tif 000005
【図４】
2008218622.tif 000006
【図５】
2008218622.tif 000007
【図６】
2008218622.tif 000008
【図７】
2008218622.tif 000009
【図８】
2008218622.tif 000010
【図９】
2008218622.tif 000011
【図１０】
2008218622.tif 000012
【図１１】
2008218622.tif 000013
【図１２】
2008218622.tif 000014
【図１３】
2008218622.tif 000015
【図１４】
2008218622.tif 000016
【図１５】
2008218622.tif 000017
【図１６】
2008218622.tif 000018
【図１７】
2008218622.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成20年3月12日(2008.3.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本実施形態のｐチャネルＭＩＳＦＥＴは、図１に示すように、ｎ型シリコン基板１に離間して形成されたｐ型のソースおよびドレイン領域５ａ、５ｂと、ソース領域５ａとドレイン領域５ｂとの間の、チャネルとなるシリコン基板１の領域上に形成されたゲート絶縁膜１１と、このゲート絶縁膜１１上に形成されたゲート電極１５とを備えている。ソース領域５ａおよびドレイン領域５ｂの上面にはＮｉＳｉ層１３が形成され、ゲート電極１５の側面には絶縁体からなるゲート側壁１４が形成されている。なお、ソース領域５ａは、接合深さの深いｐ型不純物領域５ａ１と、接合深さの浅いｐ型不純物領域（エクステンション領域）５ａ２とを有している。またドレイン領域５ｂは、接合深さの深いｐ型不純物領域５ｂ１と、接合深さの浅いｐ型不純物領域（エクステンション領域）５ｂ２とを有している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
なお、本実施形態においては、ゲート絶縁膜１１とゲート電極１５から成るゲート構造のソース領域５ａとドレイン領域５ｂ間の長さ（ゲート長）は、４０ｎｍ以下が好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
一方、上層にＴｉＳｉ２層１５ｂを用いることで、製造工程において電極を界面固相反応により多結晶シリコン電極からシリサイド電極に相変化させる場合に生じる体積変化を小さくでき、デバイスの信頼性の向上およびストレス印加に伴う性能劣化、及びデバイス製造時のバラツキを抑制することができる。その詳細は、後述する本実施形態のＭＩＳトランジスタの製造方法で説明する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
本実施形態では、上層１５ｂのＴｉシリサイド相のＳｉに対するＴｉの組成比はＴｉ／Ｓｉ＝１／２であるが、Ｎｉシリサイド層１５ａにおけるＳｉに対するＮｉの組成比がＮｉ／Ｓｉ＝３なので、Ｔｉ／Ｓｉ＝３よりも小さければ、相変化させる場合に生じる体積変化によるデバイス性能の劣化は軽減できる。よって、上層１５ｂは、Ｔｉシリサイド相（Ｔｉ５Ｓｉ３、ＴｉＳｉ２）及びこれらの相が混ざり合った合金膜であってもよい。但し、その際に、Ｓｉに対するＴｉの組成比がより小さな相であるほうが、上記効果は有効的に働く。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
上記反応は、Ｎｉ膜３１と、多結晶シリコン層５ｄ上のＮｉＳｉ層１３との界面に還元性の強いＴｉ膜３０を形成することで、ＮｉＳｉ層１３の表面の自然酸化膜層を還元できるため、それによりＮｉ膜３１と、ＮｉＳｉ層１３との界面反応を促進することによる。通常、Ｎｉシリサイド層を大気に曝してしまうと最表面に酸化物層又は、酸素を多く含むＮｉＳｉＯ層が形成する。そのため、多結晶シリコン層５ｄ上のＮｉＳｉ層１３上に直接Ｎｉ膜３１を成膜した場合には、その酸化物層によりＮｉ膜とＮｉＳｉ層１３との界面の固相反応が阻害され反応が進行しない。また、その酸化膜はＳｉ上の自然酸化膜のように希フッ酸処理では選択的に除去できない。そこで、本実施形態の製造方法では、還元作用の強いＴｉ膜３０をＮｉ膜とＮｉＳｉ層１３との界面に挿入することで多結晶シリコン層５ｄ上のＮｉＳｉ層１３の表面酸化物層を還元し、Ｎｉの拡散を促進させることで、ゲート絶縁膜１１との界面までＮｉ３Ｓｉ層５ａを形成することを可能にした。後述するように、Ｔｉの挿入膜厚は、目的とする高さのゲート電極が得られるように制御すればよい。但し、Ｔｉ膜３０の膜厚が厚くなるとＮｉの多結晶シリコン層中への供給速度が遅くなる。この場合は、６００℃以上の高温、又は１時間以上の長時間熱処理が必要となるので、Ｔｉ膜３０の膜厚は２０ｎｍ以下が好ましい。また、有効なＴｉ膜３０の膜厚の薄膜限界は、ＮｉＳｉ層１３の表面の酸化状態により異なる。ＮｉＳｉ層１３の表面及びその近傍に形成している酸化膜相及び酸素含有量が多い場合には、その酸素を十分に還元可能なＴｉ膜３０の膜厚が必要となる。よって少なくともＴｉ膜３０は１ｎｍ以上の膜厚が必要である。また、スパッタ法によるＴｉ膜３０の均一に形成する限界膜厚も鑑みると、５ｎｍ以上であることが好ましい。本実施形態のように、多結晶シリコン電極の高さが４０ｎｍの場合、Ｔｉを１ｎｍ挿入する場合には、ＴｉＳｉ２層が２ｎｍ形成されるが、Ｔｉを２０ｎｍ挿入するとすべてのＳｉがＴｉＳｉ２層の形成に消費されるためゲート絶縁膜との界面にＮｉ３Ｓｉ層が形成されない。Ｎｉ３Ｓｉ層の厚さは、製造プロセスの各ＭＩＳトランジスタごとのバラツキを鑑み、安定して形成するためにはＮｉ３Ｓｉ層は５ｎｍ以上必要である。よって、本実施形態の場合の最大のＴｉ挿入膜厚は１６ｎｍであり、その場合のＴｉＳｉ２層の厚さは３２ｎｍになる。この範囲内であれば、Ｔｉ挿入膜厚さを制御することよって体積膨張率を制御でき、図６に示すように、ゲート電極の高さを自由に変化させることができる。Ｎｉ成膜厚さはＴｉＳｉ２層の形成に消費されないＳｉをＮｉ３Ｓｉに変化させるのに十分な量をＴｉ上に成膜すればよい。残りのＳｉ量に対して、１．８倍以上であればよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
第１実施形態で説明したように、Ｎｉ３Ｓｉ層１５ａの上部にＴｉＳｉ２相を有するシリサイド層１５ｂを形成することで、多結晶シリコン層５ｄからの体積膨張を軽減することが可能である。本実施形態の多結晶シリコン層５ｄの高さが４０ｎｍの場合に、Ｔｉ膜３０の挿入膜厚とＴｉＳｉ２層１５ｂとＮｉ３Ｓｉ層１５ａとの積層構造からなるゲート電極、Ｎｉ３Ｓｉ層１５ａの高さ、およびＴｉＳｉ２層１５ｂ高さの関係を図６に示す。Ｔｉ膜の膜厚の増加に伴いシリコンの組成が大きなＴｉＳｉ２層１５ｂが厚くなるため、シリサイド電極形成に伴うゲート電極の体積膨張率が小さくなり、ゲート電極の高さを低減できることが分かる。製造時にＴｉ膜を挿入しない場合には多結晶シリコン層の高さの２．３６倍になってしまい、ゲート絶縁膜１１の直上のゲート電極１５の体積膨張に伴いゲート絶縁膜１１に歪みが印加され、それに伴って欠陥がゲート絶縁膜に生成され、ゲート絶縁膜の信頼性が劣化してしまう。また、チャネル部のＳｉにも歪みが加わり、チャネル移動度のバラツキが生じてしまう。それにより、ＬＳＩの回路設計を困難にする。それに対し、膜厚１０ｎｍのＴｉ膜を挿入することで、ゲート電極の膨張率は多結晶シリコン層の１．５倍に抑えられ、さらに、Ｔｉ膜の膜厚を１６ｎｍ程度にすれば、ＴｉＳｉ２層とＮｉ３Ｓｉ層との積層構造を有するゲート電極の形成後も、ゲート高さの変化は１０％以下に抑えられる。このように挿入するＴｉ膜の膜厚を制御することで、ゲート電極の高さを連続的に変化させることが可能となり、上記の信頼性及びデバイス性能の劣化を抑制することが可能である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
本実施形態では、ＮｉＳｉ層の表面の酸化物層を還元する金属としてＴｉを用いたが、その還元性の強い金属元素を用いてもよい、具体的には、ＨｆやＺｒが挙げられる。これらの金属はＳｉリッチなシリサイドが安定であり、ＨｆＳｉ２やＺｒＳｉ２を形成することで、Ｔｉの場合と同様にゲート電極の高さを制御することが可能である。また、それ以外の組成のシリサイドでもＨｆまたはＺｒとＳｉとの組成比（＝Ｈｆ／ＳｉまたはＺｒ／Ｓｉ）が３よりも小さい組成であれば、ゲート電極の体積膨張を抑制することが可能である。図７はこれらの金属の酸化物生成エネルギー、Ｓｉ消費量及びそれぞれのシリサイドの比抵抗をまとめたものである。これらの金属は、Ｓｉに比べて絶対値が大きな酸化物生成エネルギーを有するので、Ｎｉ２Ｓｉ層表面のニッケルあるいはシリコンの酸化物を容易に還元することができる。これにより、この後に実施するニッケルとニッケルシリサイドとの固相反応をスムーズに生じさせることが可能になる。Ｃ５４−ＴｉＳｉ２相の比抵抗はＮｉ３ＳｉやＮｉ２Ｓｉの比抵抗値よりも小さく、ゲート電極の比抵抗を低減できる効果を合わせ持ち、Ｈｆ，Ｚｒよりも適した材料である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
ｐチャネルＭＩＳＦＥＴは、図８に示すように、ｎ型ウェル領域４Ａに離間して形成されたｐ型のソースおよびドレイン領域５ａ、５ｂと、ソース領域５ａとドレイン領域５ｂとの間の、チャネルとなるｎ型ウェル領域４Ａ上に形成されたゲート絶縁膜１１と、このゲート絶縁膜１１上に形成されたゲート電極１５とを備えている。ソース領域５ａおよびドレイン領域５ｂの上面にはＮｉＳｉ層１３が形成され、ゲート電極１５の側面には絶縁体からなるゲート側壁１４が形成されている。なお、ソース領域５ａは、高不純物濃度でかつ接合深さの深いｐ型不純物領域５ａ１と、高不純物濃度でかつ接合深さの浅いｐ型不純物領域（エクステンション領域）５ａ２とを有している。またドレイン領域５ｂは、高不純物濃度でかつ接合深さの深いｐ型不純物領域５ｂ１と、高不純物濃度でかつ接合深さの浅いｐ型不純物領域（エクステンション領域）５ｂ２とを有している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
また、ｎチャネルＭＩＳＦＥＴは、図８に示すように、ｐ型ウェル領域４Ｂに離間して形成されたｎ型のソースおよびドレイン領域６ａ、６ｂと、ソース領域６ａとドレイン領域６ｂとの間の、チャネルとなるｐ型ウェル領域４Ｂ上に形成されたゲート絶縁膜１１と、このゲート絶縁膜１１上に形成されたゲート電極１６とを備えている。ソース領域６ａおよびドレイン領域６ｂの上面にはＮｉＳｉ層１３が形成され、ゲート電極１６の側面には絶縁体からなるゲート側壁１４が形成されている。なお、ソース領域６ａは、高不純物濃度でかつ接合深さの深いｎ型不純物領域６ａ１と、高不純物濃度でかつ接合深さの浅いｎ型不純物領域（エクステンション領域）６ａ２とを有している。またドレイン領域６ｂは、高不純物濃度でかつ接合深さの深いｎ型不純物領域６ｂ１と、高不純物濃度でかつ接合深さの浅いｎ型不純物領域（エクステンション領域）６ｂ２とを有している。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
ｎ型ウェル領域４Ａ上のゲート電極１５は、第１実施形態のｐチャネルＭＩＳＦＥＴの電極構造と同じ２層からなる積層構造を有しており、上層１５ｂがＴｉＳｉ２相のＴｉシリサイド層であり、下層１５ａがＮｉ３Ｓｉ相のＮｉシリサイド層である。一方、ｐ型ウェル４Ｂ上のゲート電極１６は、ＮｉＳｉ相のＮｉシリサイド層１６ａからなっている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
次に、ｐチャネルＭＩＳトランジスタの形成領域にボロンをイオン注入することにより、高不純物濃度でかつ接合深さが浅いｐ型のエクステンション領域５ａ２、５ｂ２を形成する。また、ｎチャネルＭＩＳトランジスタの形成領域に、リンをイオン注入することにより、高不純物濃度でかつ接合深さが浅いｎ型のエクステンション領域６ａ２、６ｂ２を形成する。続いて、ゲート電極とソース・ドレイン領域の絶縁のための側壁１４を形成する。その後、エクステンション領域の形成のときよりも、大きな加速電圧により、ｐチャネルＭＩＳトランジスタ形成領域にボロンのイオン注入を行い、高不純物濃度でかつ接合深さが深い不純物領域５ａ１、５ｂ１を形成し、ｎチャネルＭＩＳトランジスタ形成領域にリンのイオン注入を行い、高不純物濃度でかつ接合深さが深い不純物領域６ａ１、６ｂ１を形成する（図９）。