(57)【要約】【課題】シリアルアクセスメモリの面積の増加を抑制すると共に、書き込み時間の短縮と低電圧動作マージンの増加を可能とする。【解決手段】メモリブロック１に対する読み書き時に、データ線ＣＬｉとこのデータ線ＣＬｉに対応するビット線対のビット線ＢＬｉの間を接続すると共に、データ線ＣＬｉ上のデータが“Ｈ”のときには、このデータ線に対応するビット線／ＢＬｉに“Ｌ”を与える転送部３Ａを設ける。これにより、ビット線ＢＬｉとビット線／ＢＬｉに、データ線ＣＬｉ上のデータに対応した相補的なデータが与えられるので、１本のデータ線ＣＬｉを使用してビット線対ＢＬｉ，／ＢＬｉに相補的なデータを与えることができる。従って、シリアルアクセスメモリの面積の増加が抑制さ、書き込み時間が短縮し、低電圧動作マージンが増加する。【選択図】図１
2008181623.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが第１ビット線と第２ビット線からなる複数のビット線対、前記ビット線対に交差して配置された複数のワード線、前記ビット線対の第１ビット線及び第２ビット線と前記ワード線との各交差箇所に設けられた複数のメモリセル、及び該各ビット線対の第１と第２ビット線間に接続されてこれらのビット線間の電位差を増幅する複数のセンスアンプを有するメモリブロックと、
前記ビット線対に対応して設けられた複数のデータ線と、
前記メモリブロックに対する読み書き時に、前記データ線と該データ線に対応する前記ビット線対の第１ビット線の間を接続すると共に、該データ線上のデータを反転して該データ線に対応するビット線対の第２ビット線に与える転送部と、
直列に入力される書込データを並列に変換して前記データ線を介して前記メモリブロックに書き込む書込手段と、
前記メモリブロックから前記データ線を介して読み出した読出データを直列に変換して出力する読出手段とを、
備えたことを特徴とするシリアルアクセスメモリ。
【請求項２】
前記メモリセルは、前記ビット線対の第１ビット線と前記ワード線の内の奇数番目のワード線及び該ビット線対の第２ビット線と該ワード線の内の偶数番目のワード線の各交差箇所に設けられたことを特徴とする請求項１記載のシリアルアクセスメモリ。
【請求項３】
前記転送部は、
前記メモリブロックに対する読み書き時に与えられる制御信号に従って前記各データ線上のデータを反転するクロックドインバータと、
前記制御信号に従って前記各データ線を対応する前記ビット線対の第１ビット線に接続する第１のトランジスタと、
前記制御信号に従って前記各クロックドインバータの出力側を対応する前記ビット線対の第２ビット線に接続する第２のトランジスタとで、
構成したことを特徴とする請求項１または２記載のシリアルアクセスメモリ。
【請求項４】
それぞれが第１ビット線と第２ビット線からなる複数のビット線対、前記ビット線対に交差して配置された複数のワード線、前記ビット線対の第１ビット線及び第２ビット線と前記ワード線との各交差箇所に設けられた複数のメモリセル、及び該各ビット線対の第１と第２ビット線間に接続されてこれらのビット線間の電位差を増幅する複数のセンスアンプを有するメモリブロックと、
前記ビット線対に対応して設けられた複数のデータ線と、
前記メモリブロックに対する読み書き時に、前記データ線と該データ線に対応する前記ビット線対の第１ビット線の間を接続し、更に該データ線上のデータがハイレベルであれば該データ線に対応するビット線対の第２ビット線にロウレベルの信号を与える転送部と、
直列に入力される書込データを並列に変換して前記データ線を介して前記メモリブロックに書き込む書込手段と、
前記メモリブロックから前記データ線を介して読み出した読出データを直列に変換して出力する読出手段とを、
備えたことを特徴とするシリアルアクセスメモリ。
【請求項５】
前記メモリセルは、前記ビット線対の第１ビット線と前記ワード線の内の奇数番目のワード線及び該ビット線対の第２ビット線と該ワード線の内の偶数番目のワード線の各交差箇所に設けられたことを特徴とする請求項４記載のシリアルアクセスメモリ。
【請求項６】
前記転送部は、
前記メモリブロックに対する読み書き時に与えられる制御信号に従い、前記各データ線を対応する前記ビット線対の第１ビット線に接続する第１のトランジスタと、
前記各データ線に対応する内部ノードとロウレベルの電位との間に接続され、該データ線のデータに従ってオン・オフされる第２のトランジスタと、
前記制御信号に従い、前記各内部ノードを前記ビット線対の第２ビット線に接続する第３のトランジスタとで、
構成したことを特徴とする請求項４または５記載のシリアルアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを直列に入出力するように構成されたシリアルアクセスメモリ、特にそのデータ転送路の構成に関するものである。
【背景技術】
【０００２】
シリアルアクセスメモリは、画像情報のように一定の順序で一定量の情報が順次与えられる画像データを記憶するために用いられるもので、ＤＲＡＭ(Dynamic  Random  Access  Memory)のように並列データをダイナミックに読み書きできるメモリブロックに、入力データの直列・並列変換を行う書込手段と、出力データの並列・直列変換を行う読出手段を組み合わせて構成されている。
【０００３】
図２は、下記特許文献１に記載された従来のシリアルアクセスメモリの概略の構成図である。
【０００４】
このシリアルアクセスメモリは、格子状に設けられたビット線対ＢＬｉ，／ＢＬｉ（但し、ｉ＝１〜ｍ）とワード線ＷＬｊ（但し、ｊ＝１〜ｎ）の各交差箇所に、メモリセルＭＣｉｊがマトリクス状に配置されたメモリブロック１を有している。メモリセルＭＣｉｊは、ＭＯＳトランジスタとキャパシタを直列に接続したもので、トランジスタのゲートはワード線ＷＬｊに接続され、ソースはキャパシタを介して接地電位に接続されている。また、メモリセルＭＣｉｊを構成するトランジスタの内で、ゲートが奇数番目のワード線（例えば、ＷＬ１）に接続されたトランジスタのドレインはビット線ＢＬｉに接続され、ゲートが偶数番目のワード線（例えば、ＷＬ２）に接続されたトランジスタのドレインはビット線／ＢＬｉに接続されている。
【０００５】
各ビット線対ＢＬｉ，／ＢＬｉの間には、選択されたメモリセルＭＣｉｊからビット線対ＢＬｉ，／ＢＬｉに出力される微小な電位差をロジックレベルに増幅して出力するセンスアンプＳＡｉが接続されている。また、各ワード線ＷＬｊは、そのワード線に接続されたメモリセルＭＣｉｊを一括して選択するためのアドレス選択部２に接続されている。更に、このシリアルアクセスメモリは、メモリブロック１を書込手段と読出手段に接続するためのｍ本のデータ線ＣＬｉ（ｉ＝１〜ｍ）と、転送部３を有している。
【０００６】
転送部３は、各データ線ＣＬｉとメモリブロック１のビット線ＢＬｉを接続するｍ個のトランジスタＴＡｉで構成され、各トランジスタＴＡｉのゲートには、図示しない制御回路から転送制御信号ＣＴが共通に与えられるようになっている。
【０００７】
入力されるデータをメモリブロック１に書き込むための書込手段は、書込データ保持部４、データ書込部５及び直列入力制御部６で構成されている。
【０００８】
書込データ保持部４は、直列に与えられる書込データをｍ個の書込レジスタＷＲｉ（ｉ＝１〜ｍ）に順番に保持し、書込制御信号ＷＴに従って並列にメモリブロック１に出力するものである。書込データ保持部４は、データ線ＣＬｉ毎に設けられたトランジスタＴＢｉ，ＴＣｉ，ＴＤｉと書込レジスタＷＲｉで構成されている。
【０００９】
書込レジスタＷＲｉは、駆動能力の極めて小さな２つのインバータを逆方向に並列接続した２端子回路である。この書込レジスタＷＲｉの一方の端子は、書込制御信号ＷＴで制御されるトランジスタＴＢｉを介してデータ線ＣＬｉに接続されると共に、トランジスタＴＣｉを介してデータ書込制御部５に接続されている。また、書込レジスタＷＲｉの他方の端子は、トランジスタＴＤｉを介してデータ書込制御部５に接続されている。データ書込制御部５は、直列に入力される書込データＷＤを書込データ保持部４の各トランジスタＴＣｉに与えると共に、この書込データＷＤを反転した書込データ／ＷＤを各トランジスタＴＤｉに与えるものである。
【００１０】
書込データ保持部４のトランジスタＴＣｉ，ＴＤｉのゲートには、直列入力制御部６から入力制御信号ＹＷｉが与えられるようになっている。直列入力制御部６は、データ書込部５から出力される書込データＷＤ，／ＷＤに同期して入力制御信号ＹＷｉを順番に出力することにより、書込レジスタＷＲｉに書込データＷＤを順次保持させるための制御を行うものである。
【００１１】
これに対し、メモリブロック１からデータを読み出すための読出手段は、読出データ保持部７、データ読出部８及び直列出力制御部９で構成されている。
【００１２】
読出データ保持部７は、メモリブロック１から並列に与えられる読出データを、読出制御信号ＲＴに従ってｍ個の読出レジスタＲＲｉ（ｉ＝１〜ｍ）に保持し、出力制御信号ＹＲｉに従って順番に出力するものである。読出データ保持部７は、データ線ＣＬｉ毎に設けられたトランジスタＴＥｉ，ＴＦｉ，ＴＧｉと読出レジスタＲＲｉで構成されている。
【００１３】
読出レジスタＲＲｉは、書込レジスタＷＲｉと同様の２端子回路で、その一方の端子は、読出制御信号ＲＴで制御されるトランジスタＴＥｉを介してデータ線ＣＬｉに接続されると共に、トランジスタＴＦｉを介してデータ読出制御部８に接続されている。また、読出レジスタＲＲｉの他方の端子は、トランジスタＴＧｉを介してデータ読出制御部８に接続されている。データ読出制御部８は、各読出レジスタＲＲｉからトランジスタＴＦｉ，ＴＧｉを介して順番に出力される読出データ／ＲＤ，ＲＤを読み出すものである。
【００１４】
読出データ保持部７のトランジスタＴＦｉ，ＴＧｉのゲートには、直列出力制御部９から出力制御信号ＹＲｉが与えられるようになっている。直列出力制御部９は、外部から与えられる読出要求に従って出力制御信号ＹＲｉを順番に出力することにより、読出レジスタＲＲｉに保持された読出データＷＤを順次出力させるための制御を行うものである。
【００１５】
図３は、図２の動作の一例を示す信号波形図である。この図３を参照しつつ、図２の動作を説明する。
【００１６】
書き込み動作時には、書込データ保持部４の各書込レジスタＷＲｉに書き込み用のデータが保持された後、データ書込制御部５から出力される書込制御信号ＷＴがハイレベル（以下、“Ｈ”と記す）となり、各書込レジスタＷＲｉに書き込まれたデータが対応するデータ線ＣＬｉに転送される。
【００１７】
次に、転送制御信号ＣＴが“Ｈ”となり、データ線ＣＬｉ上のデータが、ビット線ＢＬｉを通して対応するセンスアンプＳＡｉに一時的に転送される。なお、ビット線／ＢＬｉにはデータは転送されない。転送されたデータによるビット線ＢＬｉの電圧の変化は、センスアンプＳＡｉによって増幅され、ビット線ＢＬｉ，／ＢＬｉに出力される。これにより、ビット線ＢＬｉ，／ＢＬｉには、入力された書込データＷＤｉに応じた通常の論理レベルの信号が出力される。
【００１８】
更に、アドレス選択部２によって１つのワード線ＷＬｊが選択されて駆動されると、このワード線ＷＬｊに接続されたメモリセルＭＣｉｊに、ビット線ＢＬｉ（または、／ＢＬｉ）のデータが記憶される。
【００１９】
読み出し動作時には、アドレス選択部２によって１つのワード線ＷＬｊが選択されて駆動されると、このワード線ＷＬｊに接続されたメモリセルＭＣｉｊに記憶されたデータが、ビット線ＢＬｉ（または、／ＢＬｉ）に出力される。ビット線対ＢＬｉ，／ＢＬｉ間に生じた電位差は、センスアンプＳＡｉによって所定の論理レベルまで増幅され、このビット線対ＢＬｉ，／ＢＬｉに出力される。
【００２０】
次に、転送制御信号ＣＴが“Ｈ”となり、ビット線ＢＬｉ上のデータが、対応するデータ線ＣＬｉに出力される。更に、読出制御信号ＲＴが“Ｈ”となり、各データ線ＣＬｉ上のデータが読出データ保持部７の対応する読出レジスタＲＲｉに保持される。その後、読出レジスタＲＲｉに保持されたデータが、直列出力制御部９から与えられる出力制御信号ＹＲｉに従い、読出データＲＤｉ，／ＲＤｉとして順次直列に出力される。
【００２１】
ここで、図３に示すように、書込レジスタＷＲ１に書き込まれたデータがロウレベル（以下、“Ｌ”と記す）であると、ビット線ＢＬ１の電圧は電源電圧ＶＤＤの１／２からＶ０だけ下がる。一方、ビット線／ＢＬ１にはデータが転送されないので、このビット線／ＢＬ１の電圧は電源電圧ＶＤＤの１／２のままである。そして、ビット線ＢＬ１，／ＢＬ１間の電圧が、センスアンプＳＡ１によって増幅され、これらのビット線ＢＬ１，／ＢＬ１に出力される。
【００２２】
また、書込レジスタＷＲ１に書き込まれたデータが“Ｈ”であると、ビット線ＢＬ１には、電源電圧ＶＤＤから転送部３のトランジスタＴＡ１の閾値だけ低い電圧が転送される。これにより、ビット線ＢＬ１の電圧は電源電圧ＶＤＤの１／２からＶ１だけ上がる。このとき、Ｖ０＞Ｖ１である。一方、ビット線／ＢＬ１にはデータが転送されないので、このビット線／ＢＬ１の電圧は電源電圧ＶＤＤの１／２のままである。そして、ビット線ＢＬ１，／ＢＬ１間の電圧が、センスアンプＳＡ１によって増幅され、これらのビット線ＢＬ１，／ＢＬ１に出力される。
【００２３】
このように、このシリアルアクセスメモリでは、１組のビット線対ＢＬｉ，／ＢＬｉに対して１本のデータ線ＣＬｉを用いてデータの転送を行うようにしているので、ビット線対ＢＬｉ，／ＢＬｉに対応してデータ線対ＣＬｉ，／ＣＬｉを用いるものに比べて、面積を縮小することができるとされている。なお、下記特許文献１には、データ線対ＣＬｉ，／ＣＬｉを用いる構成のシリアルアクセスメモリも開示されている。
【００２４】
【特許文献１】特開２００４−６０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、前記シリアルアクセスメモリは、次のような問題点があった。
（１）  ビット線／ＢＬｉに書き込み用のデータが転送されないので、センスアンプＳＡｉによるデータの増幅に時間がかかり、所定の書き込み時間内にメモリセルＭＣｉｊへのデータ書き込みが完了しなくなるおそれがある。
（２）  メモリセルＭＣｉｊに“Ｈ”のデータを書き込む場合、データ線ＣＬｉからビット線ＢＬｉへのデータ転送レベルが電源電圧ＶＤＤから転送用のトランジスタＴＡｉの閾値電圧だけ低くなる。このため、ビット線ＢＬｉの電圧上昇レベルが小さくなり、低電圧動作ではデータが反転するおそれがあるため低電圧動作マージンが小さい。
【００２６】
本発明は、ビット線対ＢＬｉ，／ＢＬｉに対して１本のデータ線ＣＬｉを使用することによってシリアルアクセスメモリの面積の増加を抑制すると共に、書き込み時間を短縮し低電圧動作マージンを増加することを目的としている。
【課題を解決するための手段】
【００２７】
本発明のシリアルアクセスメモリは、それぞれが第１ビット線と第２ビット線からなる複数のビット線対、前記ビット線対に交差して配置された複数のワード線、前記ビット線対の第１ビット線及び第２ビット線と前記ワード線との各交差箇所に設けられた複数のメモリセル、及び該各ビット線対の第１と第２ビット線間に接続されてこれらのビット線間の電位差を増幅する複数のセンスアンプを有するメモリブロックと、前記ビット線対に対応して設けられた複数のデータ線と、前記メモリブロックに対する読み書き時に、前記データ線と該データ線に対応する前記ビット線対の第１ビット線の間を接続すると共に、該データ線上のデータを反転して該データ線に対応するビット線対の第２ビット線に与える転送部と、直列に入力される書込データを並列に変換して前記データ線を介して前記メモリブロックに書き込む書込手段と、前記メモリブロックから前記データ線を介して読み出した読出データを直列に変換して出力する読出手段とを備えたことを特徴としている。
【発明の効果】
【００２８】
本発明では、メモリブロックに対する読み書き時に、データ線とこのデータ線に対応するビット線対の第１ビット線の間を接続すると共に、データ線上のデータを反転してこのデータ線に対応するビット線対の第２ビット線に与える転送部を有している。従って、第１ビット線と第２ビット線には、データ線上のデータに対応した相補的なデータが与えられることになる。このように、１本のデータ線を使用してビット線対に相補的なデータを与えることができるので、面積の増加を抑制すると共に、書き込み時間の短縮と低電圧動作マージンの増加が可能なシリアルアクセスメモリが得られるという効果がある。
【発明を実施するための最良の形態】
【００２９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００３０】
図１は、本発明の実施例１を示すシリアルアクセスメモリの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３１】
このシリアルアクセスメモリは、格子状に設けられたビット線対ＢＬｉ，／ＢＬｉ（但し、ｉ＝１〜ｍ）とワード線ＷＬｊ（但し、ｊ＝１〜ｎ）の各交差箇所に、メモリセルＭＣｉｊがマトリクス状に配置されたメモリブロック１を有している。メモリセルＭＣｉｊは、ＭＯＳトランジスタとキャパシタを直列に接続したもので、トランジスタのゲートはワード線ＷＬｊに接続され、ソースはキャパシタを介して共通電位(例えば、接地電位)に接続されている。また、メモリセルＭＣｉｊを構成するトランジスタの内で、ゲートが奇数番目のワード線ＷＬ１，…，ＷＬｎ−１に接続されたトランジスタのドレインはビット線ＢＬｉに接続され、ゲートが偶数番目のワード線ＷＬ２，…，ＷＬｎに接続されたトランジスタのドレインはビット線／ＢＬｉに接続されている。
【００３２】
各ビット線対ＢＬｉ，／ＢＬｉの間には、それぞれセンスアンプＳＡｉが接続されている。センスアンプＳＡｉは、選択されたメモリセルＭＣｉｊからビット線対ＢＬｉ，／ＢＬｉに出力される微小な電位差を所定の論理レベルに増幅して出力するものである。
【００３３】
また、各ワード線ＷＬｊはアドレス選択部２に接続されている。アドレス選択部２は、ワード線ＷＬｊを択一的に駆動することにより、駆動したワード線に接続されるメモリセルＭＣｉｊを一括して選択するものである。更に、このシリアルアクセスメモリは、メモリブロック１を書込手段と読出手段に接続するためのｍ本のデータ線ＣＬｉ（ｉ＝１〜ｍ）と、図２とは構成の異なる転送部３Ａを有している。
【００３４】
転送部３Ａは、各データ線ＣＬｉとメモリブロック１の対応するビット線ＢＬｉを接続するｍ個のトランジスタＴＡｉを有し、各トランジスタＴＡｉのゲートには、図示しない制御回路から転送制御信号ＣＴが共通に与えられるようになっている。
【００３５】
更に、転送部３Ａは、ビット線／ＢＬｉに電位を与えることによって各センスアンプＳＡｉの動作を加速させるために、メモリブロック１の各ビット線／ＢＬｉを共通電位に接続するためのｍ組のトランジスタＴＨｉ，ＴＩｉを備えている。トランジスタＴＨｉ，ＴＩｉは、ビット線／ＢＬｉと共通電位の間に直列に接続され、各トランジスタＴＨｉのゲートには、図示しない制御回路から転送制御信号ＳＴが共通に与えられるようになっている。また、各トランジスタＴＩｉのゲートは、それぞれ対応するデータ線ＣＬｉに接続されている。
【００３６】
直列に入力されるデータを並列に変換してメモリブロック１に書き込むための書込手段は、書込データ保持部４、データ書込部５及び直列入力制御部６で構成されている。
【００３７】
書込データ保持部４は、直列に与えられる書込データをｍ個の書込レジスタＷＲｉ（ｉ＝１〜ｍ）で保持し、書込制御信号ＷＴに従って並列にメモリブロック１に出力するもので、データ線ＣＬｉ毎に設けられたトランジスタＴＢｉ，ＴＣｉ，ＴＤｉと書込レジスタＷＲｉで構成されている。
【００３８】
書込レジスタＷＲｉは、駆動能力の極めて小さな２つのインバータを逆方向に並列に接続した２端子回路である。書込レジスタＷＲｉの一方の端子は、書込制御信号ＷＴで制御されるトランジスタＴＢｉを介してデータ線ＣＬｉに接続されると共に、トランジスタＴＣｉを介してデータ書込制御部５に接続されている。この書込レジスタＷＲｉの他方の端子は、トランジスタＴＤｉを介してデータ書込制御部５に接続されている。データ書込制御部５は、直列に入力される書込データＷＤを書込データ保持部４の各トランジスタＴＣｉに与えると共に、この書込データＷＤを反転した書込データ／ＷＤを各トランジスタＴＤｉに与えるものである。
【００３９】
書込データ保持部４のトランジスタＴＣｉ，ＴＤｉのゲートには、直列入力制御部６から入力制御信号ＹＷｉが与えられるようになっている。直列入力制御部６は、データ書込部５から出力される書込データＷＤ，／ＷＤに同期して入力制御信号ＹＷｉを順番に出力することにより、書込レジスタＷＲｉに書込データＷＤを順次保持させるための制御を行うものである。
【００４０】
これに対し、メモリブロック１から並列に出力されるデータを直列に変換して読み出すための読出手段は、読出データ保持部７、データ読出部８及び直列出力制御部９で構成されている。
【００４１】
読出データ保持部７は、メモリブロック１から並列に与えられる読出データを読出制御信号ＲＴに従ってｍ個の読出レジスタＲＲｉ（ｉ＝１〜ｍ）に一斉に保持し、出力制御信号ＹＲｉに従って順番に出力するものである。読出データ保持部７は、データ線ＣＬｉ毎に設けられたトランジスタＴＥｉ，ＴＦｉ，ＴＧｉと読出レジスタＲＲｉで構成されている。
【００４２】
読出レジスタＲＲｉは、書込レジスタＷＲｉと同様の２端子回路で、その一方の端子は、読出制御信号ＲＴで制御されるトランジスタＴＥｉを介してデータ線ＣＬｉに接続されると共に、トランジスタＴＦｉを介してデータ読出制御部８に接続されている。この読出レジスタＲＲｉの他方の端子は、トランジスタＴＧｉを介してデータ読出制御部８に接続されている。データ読出制御部８は、各読出レジスタＲＲｉからトランジスタＴＦｉ，ＴＧｉを介して順番に出力される読出データ／ＲＤ，ＲＤを読み出すものである。
【００４３】
読出データ保持部７のトランジスタＴＦｉ，ＴＧｉのゲートには、直列出力制御部９から出力制御信号ＹＲｉが与えられるようになっている。直列出力制御部９は、外部から与えられる読出要求に従って出力制御信号ＹＲｉを順番に出力することにより、読出レジスタＲＲｉに保持された読出データＷＤを順次出力させるための制御を行うものである。
【００４４】
図４は、図１の動作の一例を示す信号波形図である。次に、この図４を参照しつつ、図１の動作を説明する。
【００４５】
書き込み動作時、データ書込制御部５に直列に入力されたデータは、このデータ書込制御部５によって相補的な書込データＷＤ，／ＷＤとして書込データ保持部４に与えられ、直列入力制御部６から与えられる入力制御信号ＹＷｉに従って、書込データ保持部４内の対応する書込レジスタＷＲｉに順次保持される。書込データ保持部４の各書込レジスタＷＲｉに書き込み用のデータが保持された後、データ書込制御部５から出力される書込制御信号ＷＴが“Ｈ”となり、各書込レジスタＷＲｉに書き込まれたデータが対応するデータ線ＣＬｉに一括して転送される。
【００４６】
次に、転送制御信号ＣＴが“Ｈ”となり、データ線ＣＬｉ上のデータが、転送部３ＡのトランジスタＴＡｉとメモリブロック１のビット線ＢＬｉを通して、対応するセンスアンプＳＡｉに一時的に転送される。これと同時に、転送制御信号ＳＴも“Ｈ”となり、転送部３Ａの各トランジスタＴＨｉはオンとなる。従って、データ線ＣＬｉ上のデータが“Ｈ”であれば、トランジスタＴＩｉはオンとなるので、ビット線／ＢＬｉは対応するトランジスタＴＨｉ，ＴＩｉを介して共通電位に接続される。また、データ線ＣＬｉ上のデータが“Ｌ”であれば、トランジスタＴＩｉはオフとなるので、ビット線／ＢＬｉには電位が与えられない。
【００４７】
センスアンプＳＡｉは、ビット線対ＢＬｉ，／ＢＬｉに転送されたデータによる電位差を増幅して、このビット線対ＢＬｉ，／ＢＬｉに出力する。これにより、ビット線ＢＬｉ，／ＢＬｉには、書込データに応じた通常の論理レベルの信号が出力される。
【００４８】
更に、アドレス選択部２によって１つのワード線ＷＬｊが選択されて駆動されると、このワード線ＷＬｊに接続されたメモリセルＭＣｉｊに、ビット線ＢＬｉ（または、／ＢＬｉ）のデータが記憶される。
【００４９】
読み出し動作時には、アドレス選択部２によって１つのワード線ＷＬｊが選択されて駆動されると、このワード線ＷＬｊに接続されたメモリセルＭＣｉｊの記憶データが、ビット線ＢＬｉ（または、／ＢＬｉ）に出力される。ビット線対ＢＬｉ，／ＢＬｉ間に生じた電位差は、センスアンプＳＡｉによって所定の論理レベルまで増幅され、このビット線対ＢＬｉ，／ＢＬｉに出力される。
【００５０】
次に、転送制御信号ＣＴが“Ｈ”となり、ビット線ＢＬｉ上のデータが、対応するデータ線ＣＬｉに出力される。更に、読出制御信号ＲＴが“Ｈ”となり、各データ線ＣＬｉ上のデータが読出データ保持部７の対応する読出レジスタＲＲｉに保持された後、直列出力制御部９から与えられる出力制御信号ＹＲｉに従って、順次読出データＲＤｉ，／ＲＤｉとして直列に出力される。
【００５１】
ここで、図４に示すように、書込レジスタＷＲ１に書き込まれたデータが“Ｌ”である場合、書込制御信号ＷＴが“Ｈ”になると、データ線ＣＬ１には“Ｌ”が転送される。このとき、転送部３ＡのトランジスタＴＩ１はオフ状態であるので、トランジスタＴＩ１，ＴＨ１の接続点であるノードＡ１の電圧ＶＡ１は“Ｌ”のままである。
【００５２】
次に、転送制御信号ＣＴ，ＳＴが同時に“Ｈ”になると、転送部３ＡのトランジスタＴＡ１がオンとなり、ビット線ＢＬ１の電圧は電源電圧ＶＤＤの１／２からＶ０だけ下がる。一方、トランジスタＴＩ１はオフであるので、ビット線／ＢＬ１にはデータが転送されない。従って、ビット線／ＢＬ１の電圧は電源電圧ＶＤＤの１／２のままである。そして、ビット線ＢＬ１，／ＢＬ１間の電圧が、センスアンプＳＡ１によって増幅され、これらのビット線ＢＬ１，／ＢＬ１に出力される。
【００５３】
また、書込レジスタＷＲ１に書き込まれたデータが“Ｈ”である場合、書込制御信号ＷＴが“Ｈ”になると、データ線ＣＬ１には“Ｈ”が転送される。これにより、転送部３ＡのトランジスタＴＩ１はオンとなる。
【００５４】
次に、転送制御信号ＣＴ，ＳＴが“Ｈ”になると、ビット線ＢＬ１には、電源電圧ＶＤＤから転送部３ＡのトランジスタＴＡ１の閾値だけ低い電圧が転送される。これにより、ビット線ＢＬ１の電圧は電源電圧ＶＤＤの１／２からＶ１だけ上がる。一方、ビット線／ＢＬ１は、転送部３ＡのトランジスタＴＨ１，ＴＩ１を介して共通電位に接続されるので、このビット線／ＢＬ１の電圧は電源電圧ＶＤＤの１／２からＶ２だけ下がる。そして、ビット線ＢＬ１，／ＢＬ１間の電圧が、センスアンプＳＡ１によって増幅され、これらのビット線ＢＬ１，／ＢＬ１に出力される。
【００５５】
以上のように、この実施例１のシリアルアクセスメモリは、メモリブロック１への書き込み時に、データ線ＣＬｉ上の転送データが“Ｈ”である場合に、転送制御信号ＳＴに従ってビット線／ＢＬｉを共通電位に接続するためのトランジスタＴＨｉ，ＴＩｉを備えた転送部３Ａを有している。これにより、１組のビット線対ＢＬｉ，／ＢＬｉに対して１本のデータ線ＣＬｉを用いてデータ転送を行う構成でも、ビット線対ＢＬｉ，／ＢＬｉの間の電圧を大きくすることができるので、書き込み時間の短縮と低電圧動作マージンの増加が可能になるという利点がある。
【００５６】
特に、データ転送用のデータ線ＣＬｉは、配線抵抗や配線間容量を低減するために、ある程度の幅を備える必要があるため、微細化がメモリブロック１に比べて進み難い状況にある。従って、１対のデータ線を用いずに、１本のデータ線で書き込み時間の短縮と低電圧動作マージンが得られるということは、面積増加の抑制にとって極めて効果的である。
【実施例２】
【００５７】
図５は、本発明の実施例２を示すシリアルアクセスメモリの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。このシリアルアクセスメモリは、図１中の転送部３Ａに代えて、構成の異なる転送部３Ｂを設けたものである。
【００５８】
転送部３Ｂは、各データ線ＣＬｉとメモリブロック１の対応するビット線ＢＬｉを接続するｍ個のトランジスタＴＡｉと、各データ線ＣＬｉに対して設けられたｍ個のクロックドインバータＩｉと、各クロックドインバータＩｉの出力側を対応するビット線／ＢＬｉに接続するトランジスタＴＪｉで構成されている。
【００５９】
各トランジスタＴＡｉ，ＴＪｉのゲートには、図示しない制御回路から転送制御信号ＣＴが共通に与えられるようになっている。また、クロックドインバータＩｉは、図示しない制御回路から共通に与えられる相補的な転送制御信号ＳＴ，／ＳＴによって動作が制御されるもので、転送制御信号ＳＴが“Ｈ”（即ち、転送制御信／ＳＴは“Ｌ”）のとき、入力側であるデータ線ＣＬｉのデータを反転してノードＢｉに出力するものである。また、クロックドインバータＩｉは、転送制御信号ＳＴが“Ｌ”（即ち、転送制御信／ＳＴは“Ｈ”）に変化したときには、その変化の直前の状態をそのまま維持するようになっている。その他の構成は、図１と同様である。
【００６０】
図６は、図５の動作の一例を示す信号波形図である。以下、この図６を参照しつつ、図５のデータ書き込み時の動作を、データ線ＣＬ１に着目して説明する。
【００６１】
書込レジスタＷＲ１に書き込まれたデータが“Ｌ”である場合、書込制御信号ＷＴが“Ｈ”になると、データ線ＣＬ１には“Ｌ”が転送される。また、転送制御信号ＳＴ，／ＳＴはそれぞれ“Ｈ”，“Ｌ”となり、転送部３ＢのクロックドインバータＩ１が動作状態となる。これにより、ノードＢ１の電圧ＶＢ１は“Ｌ”から“Ｈ”に変化する。
【００６２】
次に、転送制御信号ＣＴが“Ｈ”になると、転送部３ＢのトランジスタＴＡ１がオンとなり、ビット線ＢＬ１がデータ線ＣＬ１に接続され、このデータ線ＣＬ１上の“Ｌ”のデータがセンスアンプＳＡ１に一時的に転送される。また、転送部３ＢのトランジスタＴＪ１もオンとなり、ビット線／ＢＬ１がノードＢ１に接続される。
【００６３】
これにより、ビット線ＢＬ１の電圧は電源電圧ＶＤＤの１／２からＶ３だけ下がり、ビット線／ＢＬ１の電圧は電源電圧ＶＤＤの１／２からＶ４だけ上がる。そして、ビット線ＢＬ１，／ＢＬ１間の電圧が、センスアンプＳＡ１によって増幅され、これらのビット線ＢＬ１，／ＢＬ１に出力される。
【００６４】
また、書込レジスタＷＲ１に書き込まれたデータが“Ｈ”である場合、書込制御信号ＷＴが“Ｈ”になると、データ線ＣＬ１には“Ｈ”が転送される。また、転送制御信号ＳＴ，／ＳＴは、それぞれ“Ｈ”，“Ｌ”となり、転送部３ＢのクロックドインバータＩ１が動作状態となる。これにより、ノードＢ１の電圧ＶＢ１は“Ｈ”から“Ｌ”に変化する。
【００６５】
次に、転送制御信号ＣＴが“Ｈ”になると、転送部３ＢのトランジスタＴＡ１がオンとなり、ビット線ＢＬ１がデータ線ＣＬ１に接続され、このデータ線ＣＬ１上の“Ｈ”のデータがセンスアンプＳＡ１に一時的に転送される。このとき、ビット線ＢＬ１には、電源電圧ＶＤＤからトランジスタＴＡ１の閾値だけ低い電圧が転送される。また、トランジスタＴＪ１もオンとなり、ビット線／ＢＬ１がノードＢ１に接続される。
【００６６】
これにより、ビット線ＢＬ１の電圧は電源電圧ＶＤＤの１／２からＶ５だけ上がり、ビット線／ＢＬ１の電圧は電源電圧ＶＤＤの１／２からＶ６だけ下がる。そして、ビット線ＢＬ１，／ＢＬ１間の電圧が、センスアンプＳＡ１によって増幅され、これらのビット線ＢＬ１，／ＢＬ１に出力される。なお、ビット線ＢＬ１の電圧の関係は、Ｖ４＝Ｖ５＞Ｖ３＝Ｖ６となる。
【００６７】
以上のように、この実施例２のシリアルアクセスメモリは、メモリブロック１への書き込み時に、各データ線ＣＬｉ上の転送データを反転して出力するクロックドインバータＩｉと、このデータ線ＣＬｉをビット線ＢＬｉに接続し、クロックドインバータＩｉの出力側をビット線／ＢＬｉに接続するトランジスタＴＡｉ，ＴＪｉを備えた転送部３Ｂを有している。これにより、１組のビット線対ＢＬｉ，／ＢＬｉに対して１本のデータ線ＣＬｉを用いてデータ転送を行う構成でも、ビット線ＢＬｉ，／ＢＬｉの両方に相補的な書き込み用のデータを転送することができるので、書き込み時間の短縮と低電圧動作マージンの増加が可能になるという利点がある。
【００６８】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  メモリブロック１を１組だけ備えているが、複数のメモリブロックを設けてデータ線ＣＬに並列に接続しても良い。その場合、各メモリブロックに対応してそれぞれアドレス選択部及び転送部を設ける必要がある。
（ｂ）  書込手段と読出手段は、例示した構成に限定されない。例えば、シフトレジスタを用いて、入力される直列データを並列データに変換してメモリブロックに書き込んだり、このメモリブロックから読み出した並列データを直列データに変換して出力したりする構成を採用することができる。
（ｃ）  図１において、転送制御信号ＣＴ，ＳＴは別のものを用いているが、同じ信号を使用しても良い。同様に、図５における転送制御信号ＣＴ，ＳＴも、同一の信号を用いることができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１を示すシリアルアクセスメモリの構成図である。
【図２】従来のシリアルアクセスメモリの概略の構成図である。
【図３】図２の動作の一例を示す信号波形図である。
【図４】図１の動作の一例を示す信号波形図である。
【図５】本発明の実施例２を示すシリアルアクセスメモリの構成図である。
【図６】図５の動作の一例を示す信号波形図である。
【符号の説明】
【００７０】
１    メモリブロック
２    アドレス選択部
３Ａ，３Ｂ    転送部
４    書込データ保持部
５    データ書込制御部
６    直列入力制御部
７    読出データ保持部
８    データ読出制御部
９    直列出力制御部
ＢＬ，／ＢＬ    ビット線
ＣＬ    データ線
ＷＬ    ワード線
【図１】
2008181623.tif 000003
【図２】
2008181623.tif 000004
【図３】
2008181623.tif 000005
【図４】
2008181623.tif 000006
【図５】
2008181623.tif 000007
【図６】
2008181623.tif 000008