(57)【要約】【課題】メモリセルにストレスをかけることなく、短時間にメモリセルの良否判定を行うことができる強誘電体メモリ装置および強誘電体メモリ装置のスクリーニング方法を提供する。【解決手段】少なくとも１つの強誘電体メモリセルと、該強誘電体メモリセルに書込電圧および読出電圧を供給してデータの書込・読出をなす書込・読出電圧供給回路と、該強誘電体メモリセルの放電による電圧変化によって該データの読出しをなす読出回路と、を有する強誘電体メモリ装置であって、該書込・読出電圧供給回路は、検査モードにおいて該読出電圧の出力電流容量を増大せしめる出力電流容量増大手段を含む。メモリセルからデータを読み出す際に該電圧重畳回路を作動させることによりビット線間電位差を低下させより厳しい動作条件を作り出す。【選択図】図３
2008181577.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの強誘電体メモリセルと、前記強誘電体メモリセルに書込電圧および読出電圧を供給してデータの書込・読出をなす書込・読出電圧供給回路と、前記強誘電体メモリセルの放電による電圧変化によって前記データの読出しをなす読出回路と、を有する強誘電体メモリ装置であって、
前記書込・読出電圧供給回路は、検査モードにおいて前記読出電圧の出力電流容量を増大せしめる出力電流容量増大手段を含むことを特徴とする強誘電体メモリ装置。
【請求項２】
前記出力電流容量増大手段は前記読出電圧に付加電圧を重畳する電圧重畳回路を含むことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記強誘電体メモリセルは、中間点を介して直列接続された一対の単位強誘電体メモリと、前記中間点に接続した中間端子と、前記単位強誘電体メモリの自由端子に各々接続された１対のビット端子とからなり、
前記書込・読出電圧供給回路は前記書込電圧を前記ビット端子と前記中間端子との間に供給し、前記読出電圧を前記中間端子にのみ供給することを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
少なくとも１つの強誘電体メモリセルと、前記強誘電体メモリセルに書込電圧および読出電圧を供給してデータの書込・読出をなす書込・読出電圧供給回路と、前記強誘電体メモリセルの放電による電圧変化によって前記データの読出しをなす読出回路と、を有する強誘電体メモリ装置であって、
前記強誘電体メモリに外部からの電圧印加を許容する外部入力端子を含むことを特徴とする強誘電体メモリ装置。
【請求項５】
前記強誘電体メモリセルは、中間点を介して直列接続された一対の単位強誘電体メモリと、前記中間点に接続した中間端子と、前記単位強誘電体メモリの自由端子に各々接続された１対のビット端子とからなり、
前記中間端子は、スイッチ回路を介して前記書込・読出電圧供給回路および前記外部入力端子に接続され、
前記スイッチ回路は前記中間端子の接続先を前記書込・読出電圧供給回路又は前記外部入力端子のいずれかに切り替えることを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】
請求項１乃至３のいずれか１に記載の強誘電体メモリ装置のスクリーニング方法であって、
前記強誘電体メモリセルにデータを書込む書込ステップと、
動作モードを前記検査モードとして前記強誘電体メモリセルに出力電流容量が増大された読出電圧を供給してデータの読出しを行う読出ステップと、
前記読出ステップにおいて読出されたデータと前記書込ステップにおいて書き込まれたデータが一致するか否かを判定する判定ステップと、を含むことを特徴とする強誘電体メモリ装置のスクリーニング方法。
【請求項７】
請求項４乃至５のいずれか１に記載の強誘電体メモリ装置のスクリーニング方法であって、
前記強誘電体メモリセルにデータを書込む書込ステップと、
前記外部入力端子から前記読出電圧よりも急峻に立ち上がる電圧を前記強誘電体メモリセルに供給してデータの読出しを行う読み出しステップと、
前記読出ステップにおいて読出されたデータと前記書込ステップにおいて書き込まれたデータが一致するか否かを判定する判定ステップと、を含むことを特徴とする強誘電体メモリ装置のスクリーニング方法。
【請求項８】
請求項６又は７に記載の強誘電体メモリ装置のスクリーニング方法を用いたスクリーニング工程を製造工程中に含むことを特徴とする強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置および強誘電体メモリのスクリーニング方法に関する。
【背景技術】
【０００２】
近年、携帯電話、ＰＤＡ、デジタルカメラ等に代表される携帯端末の市場の発展が著しく、これに伴い不揮発性メモリの需要が拡大している。強誘電体メモリは、強誘電体キャパシタの分極を利用して二値化データを記録するメモリであり、不揮発性メモリの中でも低消費電力であり、且つ高速リード／ライトが出来るメモリとして注目を浴びている。強誘電体メモリには、１つの選択トランジスタと１つの強誘電体キャパシタで１ビットのデータを記憶する１Ｔ／１Ｃ型と、２つの選択トランジスタと２つの強誘電体キャパシタで１ビットのデータを相補的に記憶する２Ｔ／２Ｃ型とが知られている。
【０００３】
図１は、従来の２Ｔ／２Ｃ型強誘電体メモリの概略構成を示す回路ブロック図である。強誘電体メモリには、複数のワード線ＷＬ、ビット線ＢＬ、およびプレート線ＰＬが設けられており、選択トランジスタ１と強誘電体キャパシタ２からなる１対の単位強誘電体メモリＭ０およびＭ１が、上記各ラインに接続されている。以下この１対の単位強誘電体メモリＭ０およびＭ１をメモリセルと称する。各プレート線にはＣＭＯＳインバータ等により構成されるプレート線ドライバ１０が接続されている。ビット線ＢＬおよび／ＢＬ上に現れるビット線電位はセンスアンプ２０によって増幅され、出力バッファ４０に供給される。また、ビット線ＢＬおよび／ＢＬはビット線電位制御回路３０に接続される。ビット線電位制御回路３０は、制御線ＥＱＬおよびトランジスタ３０ａおよび３０ｂを含み、ビット線ＢＬおよび／ＢＬの電位を接地電位又はフローティング電位のいずれかに切り替える。尚、図１には、１対の単位強誘電体メモリＭ０、Ｍ１およびビット線ＢＬ、／ＢＬと、１本のワード線ＷＬおよびプレート線ＰＬのみが示されているが、実際にはワード線、ビット線、プレート線が複数存在し、これら複数のラインの各々に複数のメモリセルが接続されて所望の記憶容量が確保されている。２Ｔ／２Ｃ型強誘電体メモリでは、単位強誘電体メモリＭ１にデータ“１”を記憶させた場合、単位強誘電体メモリＭ０にはデータ“０”を記憶させ、単位強誘電体メモリＭ１にデータ“０”を記憶させた場合、単位強誘電体メモリＭ０にはデータ“１”を記憶させる。そして、ビット線ＢＬおよび／ＢＬ上に読み出された“１”と“０”の電位差をセンスアンプ２０で増幅してデータの読み出しを行う。以下に、２Ｔ／２Ｃ型強誘電体メモリの基本動作について説明する。
【０００４】
図２は、強誘電体キャパシタの印加電圧と分極電荷量との関係を示すヒステリシス曲線であり、横軸が強誘電体キャパシタに印加される電圧、縦軸が強誘電体キャパシタの分極電荷量を示している。単位強誘電体メモリにデータ“０”を書き込む場合には、選択トランジスタ１をＯＮにした状態でビット線ＢＬに０Ｖを印加し、プレート線ＰＬにプラス電位を印加した後、強誘電体キャパシタ２への電圧印加を停止する。この場合、強誘電体キャパシタにはマイナス方向の電圧が印加されることとなり、その分極状態は、図２に示すヒステリシス曲線上をＥ点からＢ点へと移動する。つまり、強誘電体キャパシタは、マイナス方向の電圧を印加した後、その印加電圧をゼロとしてもＢ点の残留分極を持ち、この分極状態がデータ“０”に対応する。一方、単位強誘電体メモリにデータ“１”を書き込む場合には、選択トランジスタをＯＮにした状態でビット線ＢＬにプラス電位を印加し、プレート線ＰＬに０Ｖを印加した後、強誘電体キャパシタ２への電圧印加を停止する。この場合、強誘電体キャパシタにはプラス方向の電圧が印加されることとなり、その分極状態は、ヒステリシス曲線上をＦ点からＡ点に移動する。つまり、強誘電体キャパシタは、プラス方向の電圧を印加した後、その印加電圧をゼロとしてもＡ点の残留分極を持ち、この分極状態がデータ“１”に対応する。
【０００５】
次に単位強誘電体メモリＭ０およびＭ１に記憶されたデータを読み出す場合、まず時刻ｔ１において制御線ＥＱＬの電位を“Ｌ”レベルとしてビット線電位制御回路３０のトランジスタ３０ａおよび３０ｂをＯＦＦ状態とし、ビット線ＢＬおよび／ＢＬの電位をフローティングにする。次に、時刻ｔ２においてワード線ＷＬの電位を“Ｈ”レベルとして選択トランジスタ１をオン状態とする。尚、このときワード線ＷＬに印加される“Ｈ”レベルの選択電圧ＶＨは、電源電圧Ｖｃｃに選択トランジスタ１のスレッショルド電圧Ｖｔを加えた電圧に相当する。続いて、時刻ｔ３においてプレート線ＰＬに電源電圧Ｖｃｃの読出電圧Ｖｒを印加して、強誘電体キャパシタ２に蓄積された電荷をビット線上に流出させ、ビット線ＢＬおよび／ＢＬ上にビット線電位を発生させる。ここで、強誘電体キャパシタ２の容量は、その分極方向によって異なるため、ビット線ＢＬおよび／ＢＬに現れるビット線電位もその分極方向に応じてそれぞれ異なる。次に時刻ｔ４において“Ｈ”レベルのセンスアンプ起動信号ＳＡＥをセンスアンプ２０に供給し、センスアンプ２０を作動させる。センスアンプ２０はビット線ＢＬおよび／ＢＬ上に現れたビット線電位の電位差を感知し、各電位をそれぞれ接地電位および電源電圧Ｖｃｃに増幅する。増幅されたビット線電位は、出力バッファ回路４０に供給される。出力バッファ回路４０は、増幅された各電位の電位差が例えばプラスであれば“１”と判定し、マイナスであれば“０”と判定してメモリセルに記憶されたデータを読み取り、読み取ったデータを一時的に保持する。次に時刻ｔ５においてプレート線ＰＬの電位を“Ｌ”レベルとし、強誘電体キャパシタ２への電圧の印加を停止する。続いて、時刻ｔ６において制御線ＥＱＬの電位を“Ｈ”レベルとして電位制御回路３０のトランジスタ３０ａおよび３０ｂをＯＮさせるとともに、センスアンプ起動信号ＳＡＥを“Ｌ”レベルとしてセンスアンプ１０の動作を停止させる。これにより、ビット線ＢＬおよび／ＢＬの電位は接地電位にリセットされる。最後に時刻ｔ７においてワード線ＷＬの電位を“Ｌ”レベルとして選択トランジスタ１をＯＦＦ状態とし、読み出し動作が完了する。
【０００６】
ここで、読み出し動作時における強誘電体キャパシタ２の分極状態および電位について、単位強誘電体メモリＭ０に論理値“０”が、単位強誘電体メモリＭ１に論理値“１”が記憶されている場合を例に図２を参照しつつ説明する。時刻ｔ３においてプレート線に電源電圧Ｖｃｃの読出電圧Ｖｒが印加されると、論理値“１”を記憶している単位強誘電体メモリＭ１の強誘電体キャパシタ２に分極反転が生じ、比較的大なる電荷量Ｑ１の電荷がビット線／ＢＬに分配され、ビット線／ＢＬの電位が上昇する。このときのビット線／ＢＬの電位Ｖｂ１は、強誘電体キャパシタの容量をＣｓ、ビット線容量をＣｂとすると、
Ｖｂ１＝Ｑ１／（Ｃｂ＋Ｃｓ）・・・（１）
と表すことができる。一方、時刻ｔ３においてプレート線に電源電圧Ｖｃｃの読出電圧Ｖｒが印加されても、論理値“０”を記憶している単位強誘電体メモリＭ０の強誘電体キャパシタ２には分極反転が発生せず、微小な電荷量Ｑ０の電荷がビット線ＢＬに分配され、ビット線ＢＬの電位が僅かに上昇する。このときのビット線ＢＬの電位Ｖｂ０は、
Ｖｂ０＝Ｑ０／（Ｃｂ＋Ｃｓ）・・・（２）
と表すことができる。
【０００７】
ここで、図２のヒステリシス曲線上の線分ａおよび線分ｂは、それぞれ残留分極状態Ａ点およびＢ点に対応するビット線容量の負荷線を示しており、その傾きはビット線容量Ｃｂの値で決まる。負荷線ａとヒステリシス曲線との交点Ｃにおける電位と電源電圧Ｖｃｃとの差が上記Ｖｂ１に対応し、負荷線ｂとヒステリシス曲線との交点Ｄにおける電位と電源電圧Ｖｃｃとの差が上記Ｖｂ０に対応する。そして、センスアンプ２０は、各ビット線に現れる電位Ｖｂ０とＶｂ１の信号電圧差ΔＶ（＝Ｖｂ１−Ｖｂ０）を検出し、各ビット線上に現れたビット線電位をＶｃｃおよび接地電位レベルに増幅する。すなわち、各ビット線ＢＬおよび／ＢＬ上に現れるビット線電位の電位差ΔＶの大きさがセンスアンプの判別感度以上であることが要求される。
【０００８】
ところで、従来の半導体メモリの動作試験ではメモリセルが、論理値“０”および“１”を正しく記憶することができるか否かが試験される。この動作試験では全てのメモリセルに対して試験装置によるデータに書き込みおよび読み出しが行われる。すなわち、まず全てのメモリセルに対して試験用データが書き込まれ、続いてこれらの書き込みデータがすべて読み出される。そして、読み出されたデータの値をそれぞれ書き込みデータの値と比較することによって、各メモリセルの良／否が判定される。更に強誘電体メモリの試験では、従前からある半導体メモリと同様に書き込み動作時や読み出し動作時の動作電圧を低下させて電気的に条件を厳しくした状態での測定、雰囲気温度を通常の使用温度以下とし強誘電体の特性が悪化する環境での測定、あるいは強誘電体メモリを高温に放置することによって強誘電体に熱ストレスを加え特性劣化させた後に測定を行い、半導体メモリの初期不良、あるいは経年劣化による耐久性不良のスクリーニングを実施している。
【特許文献１】特開平１１−１０２６００号公報
【非特許文献１】「低消費電力、高速ＬＳＩ技術」  ２．１  ＦｅＲＡＭの基本動作（リアライズ社）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、高温放置試験等の寿命加速試験は、試験が完了するまで長い時間を要するばかりでなく、製品に実際にストレスを加える試験であるため、メモリセルにダメージを与え、試験後の寿命に悪影響を及ぼすおそれがある。また、データ書き込み動作時や読み出し動作時の動作電圧を低下させて電気的条件を厳しくして行う測定においても、最低限強誘電体キャパシタが分極反転するために必要とされる電圧（抗電圧）を印加する必要があり、電気的条件を厳しくするにも限界があり、不良品を的確にスクリーニングすることが困難であった。
【００１０】
本発明は上記した点に鑑みてなされたものであり、メモリセルにストレスをかけることなく、短時間かつ的確にメモリセルの良否判定を行うことができる強誘電体メモリ装置および強誘電体メモリ装置のスクリーニング方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る強誘電体メモリ装置は、少なくとも１つの強誘電体メモリセルと、前記強誘電体メモリセルに書込電圧および読出電圧を供給してデータの書込・読出をなす書込・読出電圧供給回路と、前記強誘電体メモリセルの放電による電圧変化によって前記データの読出しをなす読出回路と、を有する強誘電体メモリ装置であって、前記書込・読出電圧供給回路は、検査モードにおいて前記読出電圧の出力電流容量を増大せしめる出力電流容量増大手段を含むことを特徴としている。
【００１２】
また、本発明に係る強誘電体メモリ装置のスクリーニング方法は、上記強誘電体メモリ装置のスクリーニング方法であって、前記強誘電体メモリセルにデータを書込む書込ステップと、動作モードを前記検査モードとして前記強誘電体メモリセルに出力電流容量が増大された読出電圧を供給してデータの読出しを行う読出ステップと、前記読出ステップにおいて読出されたデータと前記書込ステップにおいて書き込まれたデータが一致するか否かを判定する判定ステップと、を含むことを特徴としている。
【００１３】
また、本発明に係る強誘電体メモリ装置は少なくとも１つの強誘電体メモリセルと、前記強誘電体メモリセルに書込電圧および読出電圧を供給してデータの書込・読出をなす書込・読出電圧供給回路と、前記強誘電体メモリセルの放電による電圧変化によって前記データの読出しをなす読出回路と、を有する強誘電体メモリ装置であって、前記強誘電体メモリに外部からの電圧印加を許容する外部入力端子を含むことを特徴としている。
【００１４】
また、本発明に係る強誘電体メモリ装置のスクリーニング方法は、上記強誘電体メモリ装置のスクリーニング方法であって、前記強誘電体メモリセルにデータを書込む書込ステップと、前記外部入力端子から前記読出電圧よりも急峻に立ち上がる電圧を前記強誘電体メモリセルに供給してデータの読出しを行う読み出しステップと、前記読出ステップにおいて読出されたデータと前記書込ステップにおいて書き込まれたデータが一致するか否かを判定する判定ステップと、を含むことを特徴としている。
【発明の効果】
【００１５】
本発明の強誘電体メモリおよび強誘電体メモリのスクリーニング方法によれば、メモリセルにストレスをかけることなく、短時間かつ的確にメモリセルの良否判定を行うことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
（第１実施例）
図３は、本発明の第１実施例である強誘電体メモリ１００の一部を示す等価回路図である。強誘電体メモリ１００は、行方向に配置された複数のビット線ＢＬ０、／ＢＬおよびＢＬ１、／ＢＬ１と、列方向に配置された複数のワード線ＷＬ０〜ＷＬ２と、同じく列方向に配置された複数のプレート線ＰＬ０〜ＰＬ２を含み、ビット線およびワード線の各交差部には、選択トランジスタ１と、強誘電体キャパシタ２が直列接続されて構成される単位強誘電体メモリＭ０およびＭ１が設けられている。尚、図３には、強誘電体メモリ１００の一部分のみが示されており、実際にはさらに多くのビット線、ワード線、プレート線および単位強誘電体メモリが設けられ、所望の記憶容量が確保されている。また、図３においては、ワード線を選択駆動するためのロウデコーダおよびワード線ドライバ、ビット線を選択駆動するためのカラムデコーダおよびカラムドライバ、外部から供給されるアドレス信号を取り込むアドレスバッファ等の周辺回路を省略して記載している。
【００１７】
強誘電体メモリ１００は、いわゆる２Ｔ／２Ｃ型を構成しており、１対の単位強誘電体メモリＭ０およびＭ１が１ビットのデータの保持を担う。以下この一対の単位強誘電体メモリをメモリセルと称する。ビット線ＢＬおよび／ＢＬは、強誘電体メモリ１００に書き込み／読み出しされる第１ビットのデータの伝送路であり、それぞれ一対の単位強誘電体メモリＭ０およびＭ１に対応している。すなわち、単位強誘電体メモリＭ０の選択トランジスタはビット線ＢＬ０に接続され、単位強誘電体メモリＭ１の選択トランジスタはビット線／ＢＬ０に接続される。単位強誘電体メモリＭ０に記憶されたデータは、ビット線ＢＬ０上に読み出され、単位強誘電体メモリＭ１に記憶されたデータは、ビット線／ＢＬ０上に読み出される。そして、これらのビット線ＢＬ−／ＢＬ間の電位差に基づき、データの論理値すなわち“０”か“１”かの判断がなされる。また、ビット線ＢＬ１および／ＢＬ１は、強誘電体メモリ１００に書き込み／読み出しされる第２ビットのデータの伝送路であり、上記第１ビットの構成と同様である。ワード線ＷＬ０〜ＷＬ２は選択トランジスタ１のゲートに接続される。ワード線に“Ｈ”レベルの信号が印加されると、当該ワード線上の選択トランジスタ１がオン状態となり、当該メモリセルがデータの書き込み又は読み出し対象となる。
【００１８】
センスアンプ２０はビット線ＢＬ０−／ＢＬ０間およびＢＬ１−／ＢＬ１間にそれぞれ設けられており、センスアンプ制御線ＳＡＬを介してコントロール回路５０に接続される。センスアンプ２０は、コントロール回路５０から供給されるセンスアンプ起動信号ＳＡＥに従って作動し、ビット線ＢＬ０、／ＢＬ０又はＢＬ１、／ＢＬ１上に現れるビット線電位の電位差を感知し、各電位をそれぞれ接地電位および電源電圧Ｖｃｃに増幅する。増幅されたビット線電位は出力バッファ回路４０に供給される。出力バッファ回路４０は、ビット線間電位差が例えばプラスであれば“１”と判断し、マイナスであれば“０”と判断してメモリセルに記憶されたデータの論理値を判定し、そのデータを一時的に保持する。
【００１９】
ビット線ＢＬ０と／ＢＬ０およびＢＬ１と／ＢＬ１の間にはそれぞれ２つのトランジスタ３０ａおよび３０ｂが直列接続されてなるビット線電位制御回路３０が接続されている。トランジスタ３０ａと３０ｂとの接続点は接地電位となっており、各トランジスタのゲートには、制御線ＥＱＬを介してコントロール回路５０が接続されている。トランジスタ３０ａおよび３０ｂは、コントロール回路５０から供給される制御信号ＳＥＱに基づき駆動され、各ビット線の電位を接地電位又はフローティング電位のいずれかに切り替える。
【００２０】
プレート線ＰＬ０〜ＰＬ２は、１対の単位強誘電体メモリＭ０とＭ１との接続点Ａ（以下中間点と称する）すなわち、各単位強誘電体メモリの強誘電体キャパシタ２に接続される。プレート線ドライバ１０は、ＣＭＯＳインバータ回路等により構成され、コントロール回路５０からの制御信号に基づいてデータ書き込み時又は読み出し時に各プレート線を介して強誘電体キャパシタ２に書込電圧Ｖｗ又は読出電圧Ｖｒを供給する。読出電圧Ｖｒとは、電圧レベルが電源電圧Ｖｃｃである電圧パルスであり、これを強誘電体キャパシタ２に印加することによって強誘電体キャパシタ２からその分極状態に応じた電荷がビット線上に流出し、ビット線にビット線電位が発生する。
【００２１】
プレート線ドライバ１０には、プレート線ドライバ１０の駆動能力を高めるための出力電流容量増大手段としての電圧重畳回路１１が接続されている。電圧重畳回路１１は、例えば互いに直列接続された２つのＰＭＯＳトランジスタ１１ａおよび１１ｂにより構成される。トランジスタ１１ａのソースは電源電圧Ｖｃｃに接続され、ドレインはトランジスタ１１ｂのソースに接続され、ゲートは制御線ＴＬを介してコントロール回路５０に接続される。トランジスタ１１ａは強誘電体メモリ１００のスクリーニングを行う際にコントロール回路５０から供給される起動信号Ｓtestに基づいてＯＮ状態となる。ここで、強誘電体メモリ１００は、外部から供給される動作モード選択指令に基づいて、動作モードを検査モード若しくは通常モードのいずれかに切り替えることができるようになっている。コントロール回路５０は、強誘電体メモリ１００の動作モードを検査モードに切り替えるべき指令を外部から受信すると、トランジスタ１１ａに“Ｈ”レベルの起動信号Ｓtestを供給し、トランジスタ１１ａをＯＮ状態にする。一方、強誘電体メモリ１００が通常モードで駆動された場合は、コントロール回路５０から供給される起動信号Ｓtestは“Ｌ”レベルとなり、トランジスタ１１ａは、ＯＦＦ状態となる。トランジスタ１１ｂのゲートは、プレート線ドライバ１０の入力端子に接続され、ドレインはプレート線ドライバ１０の出力端子に接続される。すなわち、トランジスタ１１ｂはプレート線ドライバ１０がデータ読み出しの際にプレート線を介して強誘電体キャパシタ２に電源電圧Ｖｃｃレベルの読出電圧Ｖｒを供給するタイミングでＯＮ駆動される。つまり、電圧重畳回路１１は、強誘電体メモリ１００が検査モードで駆動され、プレート線ドライバ１０が読出電圧Ｖｒを各プレート線ＰＬ０〜ＰＬ２に供給するタイミングで作動する。電圧重畳回路１１が作動することにより、プレート線ドライバ１０から出力される読出電圧Ｖｒに電圧重畳回路１１から供給されるＶｃｃレベルの電圧が重畳されることとなる。これにより、読出電圧Ｖｒの電流容量が増大し、すなわち駆動能力が増大するため、読出電圧Ｖｒは急峻に電源電圧Ｖｃｃまで立ち上がる。そして、この急峻に立ち上がる電圧は、強誘電体キャパシタ２に印加されることとなる。尚、本実施例においては、２つのＰＭＯＳトランジスタを直列接続することによって電圧重畳回路１１を構成することとしたが、ゲート入力を反転させてＮＭＯＳトランジスタで構成することも可能である。また、起動信号Ｓtestとプレート線ドライバ１０の入力信号に基づき“Ｈ”レベルの信号を出力する論理回路と、該論理回路の出力信号に応じてＯＮ駆動しプレート線に電源電圧Ｖｃｃを供給するスイッチングトランジスタによって電圧重畳回路を構成することとしてもよい。
【００２２】
このように、本発明に係る強誘電体メモリ１００は、プレート線ドライバ１０に電圧重畳回路１１を有し、検査モードで駆動された場合には各プレート線ＰＬ０〜ＰＬ２を介して強誘電体キャパシタ２に印加する読出電圧Ｖｒの立ち上がり時間を短縮させ、通常動作時よりも急峻な立ち上がりとなるようにしている。これにより、強誘電体キャパシタの分極反転速度が増すこととなるが、分極反転速度が増すと強誘電体キャパシタの抗電圧が高くなるという特性が知られている。図４は、分極反転周波数と抗電圧の関係を示すグラフである。グラフ中のプロットは各測定点における平均値を表している。一方、図５は、分極反転周期を１２５ｎｓ、２５０ｎｓ、６５０ｎｓとした場合の強誘電体キャパシタのヒステリシス曲線を示すグラフである。尚、これらのグラフはいずれも実測データに基づくものである。これらのグラフからも明らかなように、分極反転速度の上昇に伴い強誘電体キャパシタの抗電圧が上昇し、例えば分極反転周期が２５０ｎｓから１２５ｎｓに上昇すると、抗電圧は１．１Ｖから１．４Ｖに上昇していることがわかる。本発明に係る強誘電体メモリおよび強誘電体メモリのスクリーニング方法は、かかる強誘電体の特性を利用するものである。
【００２３】
以下に上記構成の強誘電体メモリ１００のスクリーニング方法について、図６のフローチャートを参照しつつ説明する。まず、強誘電体メモリ１００の全メモリセルにデータ“１”を書き込む（ステップＳ１）。強誘電体メモリ１００へのデータの書き込みは、従来の強誘電体メモリと同様であり、書き込み対象のメモリセルの選択トランジスタ１をＯＮにした状態でビット線とプレート線に所定の電圧を印加することにより行う。この際、プレート線への電圧供給はプレート線ドライバ１０によってなされ、ビット線への電圧供給は図示しないカラムドライバによってなされる。次に、強誘電体メモリ１００の動作モードを検査モードに切り替えてデータの読み出しを行う（ステップＳ２）。強誘電体メモリ１００は、外部から供給されるモード選択指令に基づき、動作モードを検査モードに切り替える。強誘電体メモリ１００は、検査モードの選択指令がなされると、コントロール回路５０が制御線ＴＬを介して電圧重畳回路１１に起動信号Ｓtestを供給し、これにより電圧重畳回路１１がＯＮ状態となる。この状態でデータの読み出しを行うことにより、強誘電体キャパシタ２に印加される読出電圧Ｖｒの立ち上がりが急峻となり、強誘電体キャパシタの抗電圧が上昇する。そして、強誘電体キャパシタの抗電圧の上昇に起因してビット線ＢＬ０−／ＢＬ０間およびＢＬ１−／ＢＬ１間の電位差ΔＶ´は通常モードで駆動された場合のビット線間電位差ΔＶよりも小さくなるため、データ読み出し動作としてはより厳しい条件となる。尚、ΔＶ´がΔＶよりも小さくなる理由については後述する。次に、ステップＳ２において各メモリセルから読み出された論理値が全て“１”であるか否かを判定する（ステップＳ３）。すなわち、ステップＳ１において書き込まれたデータがステップＳ２において正しく読み出されているかどうかの判定をステップＳ３で行う。全てのメモリセルにおいてデータが正しく読み出されたものは良品と判定され、誤って読み出されたメモリセルを１つでも含むものは不良品と判定される。次に強誘電体メモリ１００の全メモリセルにデータ“０”を書き込む（ステップＳ４）。次に、強誘電体メモリ１００の動作モードを検査モードとし、データの読み出しを行う（ステップＳ５）。この場合においてもビット線間の電位差ΔＶ´が通常モード時のΔＶよりも小さくなるため、データ読み出し動作としてはより厳しい条件となる。次に、ステップＳ５において各メモリセルから読み出された論理値が全て“０”であるか否かを判定する（ステップＳ６）。すなわち、ステップＳ４において書き込まれたデータがステップＳ５において正しく読み出されているかどうかの判定をステップＳ６で行う。全てのメモリセルにおいてデータが正しく読み出されたものは良品と判定され、誤って読み出されたメモリセルを１つでも含むものは不良品と判定される。そして、さらにここではステップＳ３とステップＳ６の両ステップで良品判定となったものが最終的に良品として判定され、少なくともいずれか一方のステップで不良判定となったものは、最終的に不良品と判定される。尚、ステップＳ３およびＳ６の判定ステップにおいては、誤ってデータが読み出されたメモリセルの割合が所定値を超えた場合、す��わち、読み出しエラーの発生率が所定の許容値を超えた場合に当該強誘電体メモリを不良品と判定することとしてもよい。尚かかるスクリーニング方法は、強誘電体メモリの製造工程中に含めることとしてもよい。
【００２４】
このように本スクリーニング方法によれば、強誘電体メモリ１００を検査モードに切り替えてデータの読み出しを行うことによって、データ読み出し時の動作条件を厳しくすることができ、中途半端に劣化したメモリセルをも的確に検出することが可能となる。しかも、メモリセルにストレスを加えることなくスクリーニングを行うことができるので、スクリーニングによってメモリセルを劣化させることもない。
【００２５】
次に、上記したスクリーニング方法のステップＳ２およびＳ５において実行されるデータ読み出し方法について図７および図８を参照しつつ説明する。図７は強誘電体メモリ１００のスクリーニング実行時におけるデータ読み出し処理を示すフローチャート、図８は強誘電体メモリ１００のデータ読み出し動作時における各部の動作波形を示したタイミングチャートである。
【００２６】
まず、強誘電体メモリ１００のスクリーニングを実施する際には外部から動作モードを検査モードに切り替えるべきモード選択指令が強誘電体メモリ１００に供給される。モード選択指令は、例えば強誘電体メモリの外部入力端子（図示せず）を介して外部システムより所定の入力信号を入力することにより供給される。検査モードの選択指令を受信したコントロール回路５０は、時刻ｔ０において制御線ＴＬを介して電圧重畳回路１１に“Ｈ”レベルの起動信号Ｓtestを供給する。電圧重畳回路１１のトランジスタ１１ａは、この起動信号Ｓtestを受信するとＯＮ状態となり、これをもって強誘電体メモリ１００は検査モードに切り替わったことになる（ステップＳ１１）。次に、コントロール回路５０は、時刻ｔ１において制御線ＥＱＬを介してビット線電位制御回路３０に“Ｌ”レベルの制御信号ＳＥＱを供給する。これによって、ビット線制御回路３０のトランジスタ３０ａおよび３０ｂは共にＯＦＦ状態となり、ビット線ＢＬ０、／ＢＬ０およびＢＬ１、／ＢＬ１の各電位はフローティングとなる（ステップＳ１２）。次に、時刻ｔ２においてワード線ドライバ（図示せず）によってワード線ＷＬ０に“Ｈ”レベルの選択電圧ＶＨが印加され、ワード線ＷＬ０に接続されたメモリセルの選択トランジスタ１がＯＮ状態となり、当該メモリセルが読出対象となる（ステップＳ１３）。尚、このときワード線ＷＬ０に印加される“Ｈ”レベルの選択電圧ＶＨは、電源電圧Ｖｃｃに選択トランジスタ１のスレッショルド電圧Ｖｔを加えた電圧に相当する。次に、時刻ｔ３においてプレート線ドライバ１０は、コントロール回路５０から供給される制御信号に基づき、プレート線ＰＬ０を介して強誘電体キャパシタ２に、読出電圧Ｖｒを印加する。そして、プレート線ドライバ１０が読出電圧Ｖｒを出力するタイミングで、電圧重畳回路１１のトランジスタ１１ａと１１ｂがともにＯＮ状態となり、電圧重畳回路１１が作動する（ステップＳ１４）。トランジスタ１１ａのソースは電源電圧Ｖｃｃに接続されているため、電圧重畳回路１１が作動することによって、プレート線ＰＬ０には、プレート線ドライバ１０と電圧重畳回路１１の双方によって電源電圧Ｖｃｃの電圧パルスが印加されるので、強誘電体キャパシタ２には、通常使用時よりも急峻な立ち上がりの読出電圧Ｖｒが印加されることとなる。尚、通常使用時とは、通常モードで駆動され、電圧重畳回路１１が作動しない状態にあるときをいう。強誘電体キャパシタ２に読出電圧Ｖｒが印加されると、ビット線ＢＬ０、／ＢＬ０上に互いに電圧レベルの異なるビット線電位が現れる。ビット線ＢＬ１、／ＢＬ１についても同様である。かかる電位差は、対をなす単位強誘電体メモリＭ０およびＭ１の各強誘電体キャパシタ２の分極状態の違いに基づくものであり、その電位差ΔＶ´は電圧重畳回路１１が作動しない通常モードの場合に比べ小さい値となる。次に、コントロール回路５０は時刻ｔ４において、センスアンプ１０に“Ｈ”レベルのセンスアンプ起動信号ＳＡＥを供給し、センスアンプ１０を起動する。センスアンプ１０は、ビット線ＢＬ０−／ＢＬ０間の電位差ΔＶ´に基づいて、ビット線ＢＬ０および／ＢＬ０上に現れたビット線電位をそれぞれ接地電位およ��電源電圧Ｖｃｃに増幅する。ビット線ＢＬ１および／ＢＬ１についても同様にビット線電位の増幅がなされる。増幅されたビット線電位はそれぞれ出力バッファ４０に供給される。出力バッファ回路４０は増幅されたビット線間の電位差に基づいて論理値を読み取って、これを一次的に保持する（ステップＳ１５）。次に、時刻ｔ５においてプレート線ドライバ１０は、読出電圧Ｖｒの供給を停止する。これにより、電圧重畳回路１１のトランジスタ１１ｂもＯＦＦ状態となり、強誘電体キャパシタ２への電圧印加が解除される。そして、コントロール回路５０は、時刻ｔ６において制御線ＥＱＬを介してビット線電位制御回路３０に“Ｈ”レベルの制御信号ＳＥＱを供給する。これによって、ビット線電位制御回路３０のトランジスタ３０ａおよび３０ｂはＯＮ状態となり、ビット線ＢＬ０、／ＢＬ０およびＢＬ１、／ＢＬ１の電位は接地電位にリセットされる。また、これと同時にコントロール回路５０はセンスアンプ１０に“Ｌ”レベルのセンスアンプ起動信号ＳＡＥを供給し、センスアンプ１０の動作を停止させる（ステップＳ１６）。次に時刻ｔ７において、ワード線ドライバ（図示せず）からワード線ＷＬ０に“Ｌ”レベルの選択解除電圧が印加され、ワード線ＷＬ０に接続されたメモリセルの選択状態が解除され、ワード線ＷＬ０上のメモリセルのデータの読み出しが完了する（ステップＳ１７）。かかる一連の処理はワード線毎に順次実行され、全てのメモリセルについて読み出しがなされる。
【００２７】
上記したように、検査モードで強誘電体キャパシタ２に読出電圧Ｖｒを印加し、ビット線上にビット線電位を発生させたとき、ビット線間に生じる電位差ΔＶ´は、通常モードの場合のビット線間電位差ΔＶよりも小さい値となる。その理由について図９を参照しつつ説明する。
【００２８】
図９は、強誘電体キャパシタ２の印加電圧と分極電荷量との関係を示すヒステリシス曲線であり、横軸が強誘電体キャパシタに印加される電圧、縦軸が強誘電体キャパシタの分極電荷量を示している。また、実線で示されるヒステリシス曲線は、強誘電体メモリ１００を検査モードで駆動した場合のものであり、比較のため点線で示されるヒステリシス曲線は、強誘電体メモリ１００を通常モードで駆動した場合のものである。強誘電体メモリ１００が検査モードで駆動され、プレート線に急峻な立ち上がりの読出電圧Ｖｒが印加されると、通常モードの場合と比べ、強誘電体キャパシタ２の抗電圧が高くなる。従って、図９に示すように検査モードで駆動された場合のヒステリシス曲線は、通常モードのヒステリシス曲線よりも横軸方向両側に広がった形状となる。
【００２９】
データの書き込みがなされた単位強誘電体メモリＭ０およびＭ１の強誘電体キャパシタ２は、時刻ｔ０〜ｔ２においては互いに異なる論理値に対応した分極状態となっており、それぞれヒステリシス曲線上のＡ点およびＢ点に位置する。そして、時刻ｔ３において電圧重畳回路１１が作動することによって強誘電体キャパシタ２に急峻な立ち上がりの読出電圧Ｖｒが印加されると、論理値“１”を記憶している強誘電体キャパシタ２の分極状態は、実線で示されるヒステリシス曲線上をＡ点からＣ´点に移動する。Ｃ´点は残留分極状態Ａ点に対応するビット線容量の負荷線を示す線分ａと実線で示されるヒステリシス曲線との交点である。尚、線分ａの傾きは、ビット線容量の値で決定されるものである。つまり、時刻ｔ３において強誘電体キャパシタ２に急峻な立ち上がりの読出電圧Ｖｒが印加されると、分極反転が生じ、Ａ点とＣ´点の分極状態の差に基づく電荷量Ｑ１´の電荷がビット線に分配され、ビット線の電位が上昇する。このときのビット線の電位Ｖｂ１´は、強誘電体キャパシタの容量をＣｓ、ビット線容量をＣｂとすると、
Ｖｂ１´＝Ｑ１´／（Ｃｂ＋Ｃｓ）・・・（３）
と表すことができる。一方、強誘電体メモリ１００を通常モードで駆動し、強誘電体キャパシタ２に通常の立ち上がりの読出電圧Ｖｒが印加されると、その分極状態は点線で示されるヒステリシス曲線上をＡ点からＣ点に移動する。Ｃ点は線分ａと点線で示されるヒステリシス曲線との交点である。そして、強誘電体キャパシタ２に分極反転が生じ、Ａ点とＣ点の分極状態の差に基づく電荷量Ｑ１の電荷がビット線に分配され、ビット線の電位が上昇する。このときのビット線の電位Ｖｂ１は、上記式（１）で示すとおりである。すなわち、強誘電体キャパシタ２からビット線上に流れ出す電荷量は、検査モード時と通常モード時のヒステリシス曲線形状の違いから、Ｑ１´＜Ｑ１となり、故にビット線上に現れるビット線電位は、Ｖｂ１´＜Ｖｂ１となる。
【００３０】
一方、時刻ｔ３において論理値“０”を記憶している強誘電体キャパシタ２に急峻な立ち上がりの読出電圧Ｖｒを印加すると、その分極状態は実線で示されるヒステリシス曲線上をＢ点からＤ´点に移動する。Ｄ´点は残留分極状態Ｂ点に対応するビット線容量の負荷線を示す線分ｂと実線で示されるヒステリシス曲線との交点である。尚、線分ｂの傾きは、線分ａ同様ビット線容量の値で決定されるものである。すなわち、時刻ｔ３において強誘電体キャパシタ２に急峻な立ち上がりの読出電圧Ｖｒが印加されても、分極反転は生じず、Ｂ点とＤ´点の分極状態の差に基づく微小な電荷量Ｑ０´の電荷がビット線に分配され、ビット線の電位が僅かに上昇する。このときのビット線の電位Ｖｂ０´は、
Ｖｂ０´＝Ｑ０´／（Ｃｂ＋Ｃｓ）・・・（３）
と表すことができる。一方、強誘電体メモリ１００が通常モードで駆動され、強誘電体キャパシタ２に通常の立ち上がりの読出電圧Ｖｒが印加されると、その分極状態は点線で示されるヒステリシス曲線上をＢ点からＤ点に移動する。Ｄ点は線分ｂと点線で示されるヒステリシス曲線との交点である。そして、Ｂ点とＤ点の分極状態の差に基づく電荷量Ｑ０の電荷がビット線に分配され、ビット線の電位が僅かに上昇する。このときのビット線の電位Ｖｂ０は、上記式（２）で示すとおりである。ここでＤ´点とＤ点とは、ほぼ同じ位置となるので、Ｑ０´≒Ｑ０となり、故にＶｂ０´≒Ｖｂ０となる。つまり、検査モードでデータの読み出しを行った場合のビット線ＢＬ０−／ＢＬ０間若しくはＢＬ１−／ＢＬ１間電位差ΔＶ´（＝Ｖｂ１´−Ｖｂ０´）は、上記したようにＶｂ１´＜Ｖｂ１、Ｖｂ０´≒Ｖｂ０であるため、通常モードでデータの読み出しを行った場合のビット線間電位差ΔＶ（＝Ｖｂ１−Ｖｂ０）よりも小さくなるのである。すなわち、強誘電体メモリ１００が検査モードで駆動することによって、ビット線間の電位差を減少させ、データ読み出し動作においてより厳しい動作条件がもたらされるのである。
【００３１】
以上の説明から明らかなように、本実施例の強誘電体メモリは外部入力に基づき動作しプレート線ドライバの駆動能力を向上させる出力電流容量増大手段としての電圧重畳回路を有する。そして、強誘電体メモリのスクリーニングを実施する際に電圧重畳回路を作動させることにより電源電圧Ｖｃｃを低下させることなくデータ読み出し時のビット線間の電位差を減少させることが可能となる。これにより、データ読み出し動作においてより厳しい動作条件をもたらすことができるので、中途半端に劣化した半劣化品等も効果的にスクリーニングすることが可能となる。また、本スクリーニング方法によれば、メモリセルにストレスを加えることなく、且つ短時間に効果的なメモリセルの良否判定を行うことができる。
（第２実施例）
以下に本発明の強誘電体メモリの第２実施例について図１０を参照しつつ説明する。図１０は、第２実施例である強誘電体メモリ２００の等価回路図である。第２実施例の強誘電体メモリ２００は、各プレート線ドライバ１０と各プレート線ＰＬ０〜ＰＬ２との間にアナログスイッチ６０が接続されている。アナログスイッチ６０は、コントロール回路５０から供給される起動信号Ｓtestに基づきＯＮ／ＯＦＦ駆動される。具体的には、アナログスイッチ６０は、強誘電体メモリ２００が検査モードで駆動している場合にはＯＦＦ状態となり、この場合プレート線ドライバ１０は、各プレート線ＰＬ０〜ＰＬ２から電気的に切り離される。一方、強誘電体メモリ２００が通常モードで駆動している場合アナログスイッチ６０は、ＯＮ状態となりプレート線ドライバ１０は、各プレート線ＰＬ０〜ＰＬ２に電気的に接続される。
【００３２】
また、各プレート線ＰＬ０〜ＰＬ２の他端にはアナログスイッチ６１を介して外部入力端子ＰＬＩＮが接続されている。アナログスイッチ６１は、コントロール回路５０から供給される起動信号Ｓtestに基づきＯＮ／ＯＦＦ駆動される。具体的には、アナログスイッチ６１は、強誘電体メモリ２００が検査モードで駆動している場合にはＯＮ状態となり、各プレート線ＰＬ０〜ＰＬ２は外部入力端子ＰＬＩＮと電気的に接続される。すなわち、この場合外部入力端子ＰＬＩＮを介して外部から各プレート線ＰＬ０〜ＰＬ２に電圧を印加することが可能となる。一方、アナログスイッチ６１は、強誘電体メモリ２００が通常モードで駆動している場合にはＯＦＦ状態となり、各プレート線ＰＬ０〜ＰＬ２は外部入力端子ＰＬＩＮから電気的に切り離される。
【００３３】
各プレート線ＰＬ０〜ＰＬ２に接続されたアナログスイッチ６０および６１は、例えば図１０に示す如く互いに並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタによって構成され、各ゲートに起動信号Ｓtestおよび反転起動信号が印加され、双方のトランジスタが同時ＯＮもしくは同時ＯＦＦすることによって各プレート線の電気的接続状態を制御する。尚、アナログスイッチ６０および６１は、それぞれ単一のＰＭＯＳトランジスタもしくは単一のＮＭＯＳトランジスタで構成することとしてもよい。また、本実施例においては、各プレート線の一方の端部にプレート線ドライバを設け、他方の端部に外部入力端子ＰＬＩＮを設ける構成としたが、各プレート線の一方の端部にプレート線ドライバおよび外部入力端子の双方を設ける構成としてもよいし、各プレート線の両端それぞれにプレート線ドライバおよび外部入力端子の双方を設ける構成としてもよい。尚、その他の構成については、第１実施例と同様であるのでその説明は省略する。
【００３４】
上記構成を備えた第２実施例の強誘電体メモリ２００のスクリーニング方法は、第１実施例において示した図６のフローに従う。すなわち、強誘電体メモリ２００を使用したスクリーニングも第１実施例同様、既知の書き込みデータを検査モードで読み出し、正確にデータの読み出しができるか否かを判定することにより行うが、スクリーニング実行時におけるデータの読み出し処理が第１実施例とは若干異なる。以下に第２実施例の強誘電体メモリ２００のスクリーニング実行時におけるデータの読み出し方法について図１１および図１２を参照しつつ説明する。図１１は強誘電体メモリ２００のスクリーニング実行時におけるデータ読み出し処理を示すフローチャート、図１２は強誘電体メモリ２００の読み出し動作時における各部の動作波形を示したタイミングチャートである。
【００３５】
まず、強誘電体メモリ２００のスクリーニングを実施する際には外部から動作モードを検査モードに切り替えるべきモード選択指令が強誘電体メモリ２００に供給される。検査モードの選択指令を受信したコントロール回路５０は、時刻ｔ０において制御線ＴＬを介して起動信号Ｓtestを各アナログスイッチ６０および６１に供給する。これによりアナログスイッチ６０は、ＯＦＦ状態となりプレート線ドライバ１０は各プレート線ＰＬ０〜ＰＬ２と電気的に遮断される。一方、アナログスイッチ６１は、ＯＮ状態となり各プレート線ＰＬ０〜ＰＬ２は、外部入力端子ＰＬＩＮと電気的に接続される。これをもって強誘電体メモリ２００は検査モードに切り替わったことになる（ステップＳ２１）。次に、コントロール回路５０は、時刻ｔ１において制御線ＥＱＬを介してビット線電位制御回路３０に“Ｌ”レベルの制御信号ＳＥＱを供給する。これによって、ビット線制御回路３０のトランジスタ３０ａおよび３０ｂは共にＯＦＦ状態となり、ビット線ＢＬ０、／ＢＬ０およびＢＬ１、／ＢＬ１の電位はフローティングとなる（ステップＳ２２）。次に、時刻ｔ２においてワード線ドライバ（図示せず）によってワード線ＷＬ０に“Ｈ”レベルの選択電圧ＶＨが印加され、ワード線ＷＬ０に接続されたメモリセルが選択トランジスタ１のＯＮによって読出対象となる（ステップＳ２３）。尚、このときワード線ＷＬ０に印加される“Ｈ”レベルの選択電圧ＶＨは、電源電圧Ｖｃｃに選択トランジスタのスレッショルド電圧Ｖｔを加えた電圧に相当する。次に、時刻ｔ３において外部入力端子ＰＬＩＮに接続された外部の電圧供給源（図示せず）からプレート線ＰＬ０を介して強誘電体キャパシタ２に、通常使用時よりも急峻な立ち上がりの読出電圧Ｖｒを印加する（ステップＳ２４）。尚、この場合の通常使用時とは通常モードで駆動され、プレート線ドライバ１０によって読出電圧Ｖｒが印加される状態にあるときをいう。強誘電体キャパシタ２に読出電圧Ｖｒが印加されると、ビット線ＢＬ０、／ＢＬ０上に互いに電圧レベルの異なるビット線電位が現れる。ＢＬ１、／ＢＬ１についても同様である。かかる電位差は、対をなす単位強誘電体メモリの各強誘電体キャパシタ２の分極状態の違いに基づくものであり、その電位差ΔＶ”は、外部入力端子ＰＬＩＮを介して外部の電圧供給原から供給された読出電圧Ｖｒの立ち上がり時間に応じた値となる。次に、コントロール回路５０は時刻ｔ４において、センスアンプ１０に“Ｈ”レベルのセンスアンプ起動信号ＳＡＥを供給し、センスアンプ１０を起動する。センスアンプ１０は、ビット線ＢＬ０−／ＢＬ０間の電位差ΔＶ”に基づいて、ビット線ＢＬ０および／ＢＬ０上に現れたビット線電位をそれぞれ接地電位および電源電圧Ｖｃｃに増幅する（ステップＳ２５）。ビット線ＢＬ１および／ＢＬ１についても同様にビット線電位の増幅がなされる。増幅されたビット線電位はそれぞれ出力バッファ４０に供給される。出力バッファ回路４０は増幅されたビット線間の電位差に基づいて論理値を読取り、これを一時的に保持する。次に、時刻ｔ５において、外部入力端子ＰＬＩＮを介して供給される読出電圧Ｖｒの供給を停止する。そして、コントロール回路５０は、時刻ｔ６���おいて制御線ＥＱＬを介してビット線電位制御回路３０に“Ｈ”レベルのビット線電位制御信号ＳＥＱを供給する。これによって、ビット線制御回路３０のトランジスタ３０ａおよび３０ｂはＯＮ状態となり、ビット線ＢＬ０、／ＢＬ０およびＢＬ１、／ＢＬ１の電位は接地電位にリセットされる。また、これと同時にコントロール回路５０はセンスアンプ１０に“Ｌ”レベルのセンスアンプ起動信号ＳＡＥを供給し、センスアンプ１０の動作を停止させる（ステップＳ２６）。次に時刻ｔ７において、ワード線ドライバ（図示せず）によってワード線ＷＬ０に“Ｌ”レベルの選択解除電圧が印加され、ワード線Ｗ０に接続されたメモリセルの選択状態が解除され、ワード線ＷＬ０上のメモリセルのデータの読み出しが完了する（ステップＳ２７）。かかる一連の処理はワード線毎に順次実行され、全てのメモリセルについて読み出しがなされる。尚、外部入力端子ＰＬＩＮを介して外部から読出電圧Ｖｒを供給することができるのは、強誘電体メモリ２００が検査モードで駆動している場合に限られ、通常モードにおいては、プレート線ドライバ１０から供給される読出電圧Ｖｒによって、データの読み出しが行われる。
【００３６】
このように、第２実施例の強誘電体メモリ２００は、プレート線ドライバの駆動能力を向上させる電圧重畳回路を設ける代わりに外部入力端子ＰＬＩＮを介して各プレート線に対して外部から電圧を供給することができるようになっている。これにより、強誘電体メモリ２００のスクリーニングを行う際には、外部の電圧供給源から入力端子ＰＬＩＮを介して急峻な立ち上がりの読出電圧Ｖｒを印加することができるので、第１実施例同様、メモリセルにストレスを加えることなく、短時間且つ的確に効果的なメモリセルの良否判定を行うことができる。更に、外部入力端子ＰＬＩＮを介して供給される読出電圧Ｖｒの立ち上がり時間を調整することにより、スクリーニング条件の厳格化又は緩和することも可能である。また、第２実施例の強誘電体メモリ２００は、独立した電圧供給源から読出電圧Ｖｒを供給することができるので、電源電圧Ｖｃｃを低下させても、読出電圧Ｖｒの立ち上がり時間が遅くなることはない。すなわち、従来の動作電圧を低下させて行うスクリーニングと、読出電圧の立ち上がり速度を変化させるスクリーニングを組み合わせることも可能になる。更に第２実施例においては、読出電圧Ｖｒの立ち上がり時間を通常使用時に比べゆっくり立ち上げることにより、データ読み出し時におけるビット線間の電位差ΔＶが大きくなるため、動作マージンを広げることが可能となる。従って、強誘電体メモリにタイマやカレンダー機能を設け、経年劣化が起り始めるときに、読出電圧Ｖｒの立ち上がり時間を遅くすることにより、強誘電体メモリの寿命を延ばすことも可能となる。
【００３７】
尚、上記した実施例においては２Ｔ／２Ｃ型のメモリセルについて説明したが、１Ｔ／１Ｃ型のメモリセルによって構成される強誘電体メモリにも適用可能である。すなわち、１Ｔ／１Ｃ構成の強誘電体メモリにおいては、メモリセルに記録された“１”と“０”の記録状態に応じてデータ読み出し時のビット線電位が異なり、その互いに異なったビット線電位がリファレンス電圧よりも高いか低いかで“０”と“１”が読み出される。従って、上記実施例に示す如く、電圧重畳回路を作動させる若しくは外部入力端子を介して外部電圧供給源によって、急峻な立ち上がりの読出電圧Ｖｒを強誘電体キャパシタに印加することによって、“０”と“１”との電位差が小さくなり、２Ｔ／２Ｃ型のメモリセル同様、より厳しい動作条件がもたらされる。
【図面の簡単な説明】
【００３８】
【図１】従来の２Ｔ／２Ｃ型強誘電体メモリの回路ブロック図である。
【図２】強誘電体キャパシタのヒステリシス曲線を示すグラフである。
【図３】本発明の実施例である強誘電体メモリの等価回路図である。
【図４】強誘電体キャパシタの分極反転周波数と抗電圧の関係を示すグラフである。
【図５】強誘電体キャパシタの各分極反転周期毎のヒステリシス曲線を示すグラフである。
【図６】本発明の実施例である強誘電体メモリのスクリーニング方法を示すフローチャートである。
【図７】本発明に係るスクリーニング実行時におけるデータ読み出し方法を示すフローチャートである。
【図８】本発明に係るデータ読み出し時のタイミングチャートである。
【図９】本発明に係るデータ読み出し時における強誘電体キャパシタのヒステリシス曲線を示すグラフである。
【図１０】本発明の第２実施例である強誘電体メモリの等価回路図である。
【図１１】本発明の第２実施例に係るスクリーニング実行時におけるデータ読み出し方法を示すフローチャートである。
【図１２】本発明の第２実施例に係るデータ読み出し時のタイミングチャートである。
【符号の説明】
【００３９】
１０  プレート線ドライバ
１１  電圧重畳回路
２０  センスアンプ
３０  ビット線電位制御回路
４０  出力バッファ回路
５０  コントロール回路
６０  アナログスイッチ
６１  アナログスイッチ
Ｍ０  単位強誘電体メモリ
Ｍ１  単位強誘電体メモリ
ＢＬ０、／ＢＬ０  ビット線
ＢＬ１、／ＢＬ１  ビット線
ＷＬ０〜ＷＬ２  ワード線
ＰＬ０〜ＰＬ２  プレート線
ＰＬＩＮ  外部入力端子
【図１】
2008181577.tif 000003
【図２】
2008181577.tif 000004
【図３】
2008181577.tif 000005
【図４】
2008181577.tif 000006
【図５】
2008181577.tif 000007
【図６】
2008181577.tif 000008
【図７】
2008181577.tif 000009
【図８】
2008181577.tif 000010
【図９】
2008181577.tif 000011
【図１０】
2008181577.tif 000012
【図１１】
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【図１２】
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