(57)【要約】【課題】搭載されたメモリのテスト時間を短縮できる半導体記憶装置を提供する。【解決手段】コンパレータ兼マルチプレクサ２−１〜２−４は、期待値比較モードでないときは、ブロックから読み出されたテストデータを出力し、期待値比較モードでは、テストデータと入力された期待値とを各々比較し、全て一致したかあるいは少なくとも１つが不一致かを示す比較情報を出力する。簡易テストデータ出力時系列圧縮回路２−５〜２−８は、圧縮モードでないときは、所定期間、比較情報を出力し、圧縮モードでは、比較情報が不一致を示す情報であれば不一致情報を所定期間終了まで出力する。時系列コンパレート結果シリアル転送回路２−９〜２−１２は、信号ＳＨＩＦＴｐにより非活性状態に設定されたとき、前記出力時系列圧縮回路の出力を記憶し、信号ＳＨＩＦＴｐにより活性状態に設定されたときは他の前記シリアル転送回路の出力をシリアル転送する。【選択図】      図７
2008077763.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する複数個のメモリセルを有するメモリコアと、前記メモリセルへテストデータを書き込むテストデータ入力線と、前記メモリセルから読み出した前記テストデータを出力するテストデータ出力線とを有し、前記メモリコアを複数個のグループに分割し、各々のグループで前記テストデータをクロック信号に同期して入出力する半導体記憶装置において、
第１テストデータが入力され前記第１テストデータを期待値として、選択されたグループから読み出された第２テストデータと比較し、前記第２テストデータと前記期待値とが一致したかどうかを示す比較情報を出力する、前記グループ毎に設けられた複数の比較選択回路と、
前記比較選択回路から前記比較情報を取り込み、サイクル圧縮モードでないときは、前記クロック信号のｊ（ｊは１以上の自然数）サイクル期間、前記比較情報を毎サイクル出力し、サイクル圧縮モードであるときは、前記比較情報が不一致を示す情報であれば前記不一致を示す情報を前記ｊサイクル期間終了まで出力する、前記比較選択回路毎に設けられた複数の出力時系列圧縮回路と、
活性化状態あるいは非活性化状態を設定する選択信号が入力され、各々の前記出力時系列圧縮回路にそれぞれ接続されると共に、直列に接続された複数のシリアル転送回路とを具備し、
前記シリアル転送回路は、前記選択信号により非活性状態に設定されたとき、接続された前記出力時系列圧縮回路の出力を記憶し、前記選択信号により活性状態に設定されたときは隣接して接続された他の前記シリアル転送回路の出力を前記クロック信号に同期してシリアル転送することを特徴とする半導体記憶装置。
【請求項２】
前記メモリコアは前記メモリセルが不良のときに置き換える複数の冗長セルを有し、前記メモリコア内では前記メモリセル複数個ごとに救済単位が構成されており、前記サイクル圧縮モードで圧縮される前記第２テストデータは、同一の前記救済単位内の前記メモリセルから読み出されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１テストデータの入力と前記グループを選択するためのアドレス信号の入力が前記半導体記憶装置にアクセスするコマンド入力と同時に行われない仕様であるとき、
前記第１テストデータと前記アドレス信号の入力に対して、前記コマンド入力からのレイテンシ分遅延させるレジスタを有し、前記コマンド、前記第１テストデータ、及び前記アドレス信号を同時に入力するためのデータコマンド同時入力回路をさらに具備することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記シリアル転送回路はマルチプレクサとフリップフロップを含み、
前記マルチプレクサは前記選択信号が非活性状態を示すとき前記出力時系列圧縮回路の出力を選択して出力し、前記選択信号が活性状態を示すとき他の前記シリアル転送回路の出力を選択して出力し、
前記フリップフロップは前記マルチプレクサの出力を記憶し出力することを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記グループは、物理的に近傍にあるデータ線が同一グループに含まれるように配置されていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するものであり、例えばメモリセルの高速テストが可能な半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年の半導体記憶装置においては、メモリの大容量化に伴い、メモリセルを高速にテストする必要が生じている。しかし、外部から供給される外部クロックを高速化できないため、装置内部にＰＬＬ(phase-locked loop)を搭載し、内部のみ高速に動作させるように構成している（例えば、特許文献１参照）。
【０００３】
このような場合、メモリをテストする際、入出力回路（ＩＯ）が高速に動作しないため、外部からメモリを動作させる高速な周波数を印加することはできず、高速テストができないという問題があった。特に、メモリ回路とロジック回路とを同一半導体基板上に混載したロジック混載メモリでは、メモリ回路を構成するメモリマクロはかなりの高速動作が要求されているが、外部からテストできないことも多かった。また、メモリ動作に要求される高速なメモリテスタは高価であり、このようなメモリテスタを用意することは現実的ではなかった。
【特許文献１】特開平１１−３２９０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は、搭載されたメモリのテスト時間を短縮することができる半導体記憶装置を提供することを目的とする。また、この発明は、テストデータを出力するための配線数を削減できると共に、搭載されたメモリのテスト時間を短縮することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この発明の一実施態様の半導体記憶装置は、データを記憶する複数個のメモリセルを有するメモリコアと、前記メモリセルへテストデータを書き込むテストデータ入力線と、前記メモリセルから読み出した前記テストデータを出力するテストデータ出力線とを有し、前記メモリコアを複数個のグループに分割し、各々のグループで前記テストデータをクロック信号に同期して入出力する半導体記憶装置において、第１テストデータが入力され前記第１テストデータを期待値として、選択されたグループから読み出された第２テストデータと比較し、前記第２テストデータと前記期待値とが一致したかどうかを示す比較情報を出力する、前記グループ毎に設けられた複数の比較選択回路と、前記比較選択回路から前記比較情報を取り込み、サイクル圧縮モードでないときは、前記クロック信号のｊ（ｊは１以上の自然数）サイクル期間、前記比較情報を毎サイクル出力し、サイクル圧縮モードであるときは、前記比較情報が不一致を示す情報であれば前記不一致を示す情報を前記ｊサイクル期間終了まで出力する、前記比較選択回路毎に設けられた複数の出力時系列圧縮回路と、活性化状態あるいは非活性化状態を設定する選択信号が入力され、各々の前記出力時系列圧縮回路にそれぞれ接続されると共に、直列に接続された複数のシリアル転送回路とを具備し、前記シリアル転送回路は、前記選択信号により非活性状態に設定されたとき、接続された前記出力時系列圧縮回路の出力を記憶し、前記選択信号により活性状態に設定されたときは隣接して接続された他の前記シリアル転送回路の出力を前記クロック信号に同期してシリアル転送することを特徴とする。
【発明の効果】
【０００６】
この発明によれば、搭載されたメモリのテスト時間を短縮することができる半導体記憶装置を提供できる。また、この発明によれば、テストデータを出力するための配線数を削減できると共に、搭載されたメモリのテスト時間を短縮することができる半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００７】
本発明の実施形態を説明する前に、本発明の関連技術について説明する。
【０００８】
参考文献“Burst Cycle Data Compression Schemes for Pre-Fuse Wafer-Level Test in Large Scale High-Speed embedded DRAM”, R.Fukuda et. al ,2004 Symposium on VLSI Circuits Digest of Technical Papers, pp.30-33には、以下のような半導体記憶装置が記載されている。
【０００９】
メモリコアをｊ(ｊは１以上の自然数)個のサブブロックに分割し、各々のサブブロックでデータ出力線をテストコンパレータに入力し、このテストコンパレータの出力をテストデータ出力時系列圧縮回路に入力する。最初のサイクルには、第１のサブブロックのテストデータ出力時系列圧縮回路の出力を選択して出力し、２番目のサイクルには第２のサブブロックのテストデータ出力時系列圧縮回路の出力を選択して出力し、ｊ番目のサイクルには第ｊのサブブロックに対するテストデータ出力時系列圧縮回路の出力を選択して出力する。このような機能を有する時系列サブブロック間データ拡張回路兼マルチプレクサを半導体記憶装置は備えている。これにより、従来はｊ×ｊサイクル必要としていたウェハレベルのテスト時間をｊサイクルで可能とし、テスト読み出し時間に関し１／ｊのテスト時間短縮を実現している。
【００１０】
図１は、テスト時間短縮を実現するための半導体記憶装置におけるメモリマクロ１−０の一例を示す図である。
【００１１】
上記ｊを４として、メモリコア１−１の出力を４つのサブブロックに分割し、４つのサブブロックから出力されるデータを、ＤＯｐ＜０：４ｉ−１＞、ＤＯｐ＜４ｉ：８ｉ−１＞、ＤＯｐ＜８ｉ：１２ｉ−１＞、ＤＯｐ＜１２ｉ：１６ｉ−１＞とする。これらデータは、テスト入出力データ制御回路１−２が含むコンパレータ兼マルチプレクサにそれぞれ入力され、コンパレータ兼マルチプレクサの出力はテストデータ出力時系列圧縮回路１−３、１−４、１−５、１−６に入力される。さらに、テストデータ出力時系列圧縮回路１−３〜１−６から出力されるデータＴＦＡＩＬｎ＜０：３＞、ＴＦＡＩＬｎ＜４：７＞、ＴＦＡＩＬｎ＜８：１１＞、ＴＦＡＩＬｎ＜１２：１５＞は、時系列ブロック間データ拡張回路兼マルチプレクサ１−７を通してテストデータＴＤＯ＜０：３＞として出力される。コンパレータ兼マルチプレクサは、コンパレータとサブブロック内でのマルチプレクサの機能を有する。テストデータ出力時系列圧縮回路１−３〜１−６は、テストデータを時系列にｊクロック圧縮するものである。
【００１２】
図２に、テスト入出力データ制御回路１−２の構成例を示す。テストデータＴＤＩＮｐ＜ｋ＞（ｋ＝０，１，２，３）は、テストデータ入力線ＴＤＩ＜０：３＞に入力されたデータを示している。マルチプレクサ４−１は、テストモード時に上側のテストデータＴＤＩＮｐｘ＜ｋ＞を出力し、ノーマルモード時に下側のデータＤＩＮ＜ｋ＞を出力する。すなわち、テストモード時には、マルチプレクサ４−１により、テストデータＴＤＩＮｐｘ＜ｋ＞、ＴＤＩＮｐｘ＜４＋ｋ＞、…、ＴＤＩＮｐｘ＜４ｎ＋ｋ＞が選択され、データＤＩｐ＜ｋ＞、ＤＩｐ＜４＋ｋ＞、…、ＤＩｐ＜４ｎ＋ｋ＞として出力される。実際に、メモリセルに書き込まれるかどうかはブロック選択アドレスＴＢＳ＜０：ｍ＞により選択されるが、ここでは省略する。なお、データＤＩＮ＜ｋ＞は通常動作時に入力されたデータである。
【００１３】
このテストデータＴＤＩＮｐ＜ｋ＞はリード時の期待値データＥＸＰ<ｋ>もかねるため、リード時に期待値データを、要求されるレイテンシ分遅らせるフリップフロップ４−２が装備されている。このフリップフロップ４−２の出力が、期待値データＥＸＰ＜ｋ＞としてコンパレータ兼マルチプレクサ（比較選択回路）４−３に入力される。
【００１４】
図示していないが出力データＤＯｐ＜ｆ＞は、データ出力線ＤＯ＜ｆ＞（ｆ＝０，１，２，…，４ｎ−１）に直結している。アドレスＢＳＲｐ＜０：ｎ＞は、ブロック選択アドレスＴＢＳ＜０：ｍ＞がリード時に選択するブロックだけを活性化（“Ｈ”）する。ブロック選択アドレスＴＢＳ＜０：ｍ＞をリード時のレイテンシ分遅らせてデコードしたものが、アドレスＢＳＲｐ＜０：ｎ＞となる（アドレスをマスクする機能等で複数選択は可能）。コンパレータ兼マルチプレクサ４−３には、出力データＤＯｐ＜４ｅ＋ｋ＞（ｅは０≦ｅ≦ｎの整数）と、これらに対応するアドレスＢＳＲｐ＜ｅ＞が入力されている。
【００１５】
コンパレータ兼マルチプレクサ４−３からはデータＴＦＡＩＬｎｙ＜ｋ＞が、テストデータ出力時系列圧縮回路、及び時系列ブロック間データ拡張回路兼マルチプレクサを介してテストデータ出力線ＴＤＯ＜ｋ＞に出力される。コンパレータ兼マルチプレクサ４−３は、期待値比較モードでないとき、アドレスＢＳＲｐ＜ｅ＞により選択された１つのブロックの出力をデータＴＦＡＩＬｎｙ＜ｋ＞として出力する。期待値比較モード時には、アドレスＢＳＲｐ＜ｅ＞により選択された（複数でも可能）ブロックから読み出される出力データＤＯｐ＜４ｅ＋ｋ＞と期待値データＥＸＰ＜ｋ＞とを比較し、選択されたすべての出力データＤＯｐ＜４ｅ＋ｋ＞が期待値データＥＸＰ＜ｋ＞と一致しているときのみ、データＴＦＡＩＬｎｙ＜ｋ＞は“Ｈ”となり、上記以外はデータＴＦＡＩＬｎｙ＜ｋ＞は“Ｌ”になる。
【００１６】
図３に、コンパレータ兼マルチプレクサ４−３の回路図の一例を示す。信号ＣＭＰＭＯＤＥｐは、期待値比較モード時に活性化（“Ｈ”）する信号である。ＰチャネルＭＯＳトランジスタ（以下、Ｐｃｈトランジスタと記す）４−１０は２つあるが、これらＰｃｈトランジスタのゲートにはクロックＣＬＫが供給され、ソースには電源電位Ｖccが供給されており、ドレインには相補のデータ線であるテストデータ出力線ＴＤＯｃ＜ｋ＞とＴＤＯｔ＜ｋ＞がそれぞれ接続されている。
【００１７】
クロックＣＬＫが“Ｌ”のときに、接続されるテストデータ出力線ＴＤＯｃ＜ｋ＞とＴＤＯｔ＜ｋ＞の電位が“Ｈ”にプリチャージされる。Ｄラッチ４−１２の出力は、論理積回路（以下、ＡＮＤ回路と記す）４−１３の一方の入力となっており、ＡＮＤ回路４−１３の他方の入力はクロックＣＬＫである。ＡＮＤ回路４−１３の出力端は、ｎチャネルＭＯＳトランジスタ（以下、Ｎｃｈトランジスタと記す）４−１４のゲートに接続されている。Ｎｃｈトランジスタ４−１４は２(ｎ＋２)個配置されている。Ｎｃｈトランジスタ４−１４のソースには接地電位ＧＮＤが供給され、そのドレインは、(ｎ＋２)個ずつが共通に相補のデータ線であるテストデータ出力線ＴＤＯｃ＜ｋ＞とＴＤＯｔ＜ｋ＞にそれぞれ接続されている。さらに、論理和回路（以下、ＯＲ回路と記す）４−１１とＡＮＤ回路４−１６が配置されている。期待値比較モード時、すなわち信号ＣＭＰＭＯＤＥｐが“Ｈ”のときは、期待値データＥＸＰ＜ｋ＞とその反転信号が、ＯＲ回路４−１１とＡＮＤ回路４−１６を経てそれぞれ２つのＤラッチ４−１２に入力される。
【００１８】
Ｄラッチ４−１２、ＡＮＤ回路４−１３、およびＮｃｈトランジスタ４−１４は１つのセットになっている。クロックＣＬＫが“Ｈ”になるときに、Ｄラッチ４−１２の入力が“Ｈ”であれば、クロックＣＬＫが“Ｈ”の期間、Ｎｃｈトランジスタ４−１４のドレインに接続されたテストデータ出力線ＴＤＯｃ＜ｋ＞とＴＤＯｔ＜ｋ＞の電位を“Ｌ”に落とす。
【００１９】
データ入力部分４−１８において、アドレスＢＳＲｐで選択された部分の出力データＤＯｐが“Ｈ”ならばテストデータ出力線ＴＤＯｃ＜ｋ＞が“Ｌ”に落ち、出力データＤＯｐが“Ｌ”ならばテストデータ出力線ＴＤＯｔ＜ｋ＞が“Ｌ”に落ちる。テストデータ出力線ＴＤＯｃ＜ｋ＞およびＴＤＯｔ＜ｋ＞は、ＯＲ回路４−１９の入力となっている。ＯＲ回路４−１９の出力は、クロックを逆相で取り込むフリップフロップ４−２０に入力されている。このフリップフロップ４−２０の出力がデータＴＦＡＩＬｎｙ＜ｋ＞となる。
【００２０】
期待値比較モード時は、信号ＣＭＰＭＯＤＥｐが“Ｈ”となり、期待値入力部分４−１７において、期待値の結果がテストデータ出力線ＴＤＯｃ／ｔ＜ｋ＞の電位に反映される。アドレスＢＳＲｐにより選択されたブロックのデータＤＯがすべて期待値データＥＸＰ<ｋ>と同じであれば、テストデータ出力線ＴＤＯｃ＜ｋ＞およびＴＤＯｔ＜ｋ＞は片方しか“Ｌ”に落ちない。よって、ＯＲ回路４−１９の出力は“Ｈ”（パス）となり、データＴＦＡＩＬｎｙ＜ｋ＞からも“Ｈ”が出力される。アドレスＢＳＲｐにより選択されたブロックのすべてのデータＤＯのうち、期待値データＥＸＰ<ｋ>と1つでも違うものがあれば、テストデータ出力線ＴＤＯｃ＜ｋ＞およびＴＤＯｔ＜ｋ＞は両方とも“Ｌ”に落ち、ＯＲ回路４−１９の出力は“Ｌ”（フェイル）となり、データＴＦＡＩＬｎｙ＜ｋ＞も“Ｌ”となる。
【００２１】
期待値比較モードでない時は、信号ＣＭＰＭＯＤＥｐが“Ｌ”となり、テストデータ出力線ＴＤＯｃ＜ｋ＞が“Ｌ”となる。アドレスＢＳＲｐにより選択されたブロックのデータＤＯが“Ｈ”ならば、テストデータ出力線ＴＤＯｔ＜ｋ＞は“Ｌ”に落ちないので、データＴＦＡＩＬｎｙ＜ｋ＞も“Ｈ”となる。アドレスＢＳＲｐにより選択されたブロックのデータＤＯが“Ｌ”ならば、テストデータ出力線ＴＤＯｔ＜ｋ＞は“Ｌ”に落ちるので、データＴＦＡＩＬｎｙ＜ｋ＞も“Ｌ”となる（選択されたブロックのデータが読み出される）。
【００２２】
図４は、メモリマクロ１−０におけるテストデータ出力時系列圧縮回路１−３〜１−６の構成を示す回路図である。このテストデータ出力時系列圧縮回路は、フリップフロップ１０−１と、テストデータ出力時系列圧縮回路部１０−０から構成されている。リードコマンドＲＤｐが、リードデータのレイテンシ調整用のシフトレジスタの最初の入力になっている。シフトレジスタは、シリアルに接続された複数のフリップフロップ１０−１から構成されている。シフトレジスタを構成するフリップフロップ１０−１の最終出力は、ＯＲ回路１０−２の一方の入力端に入力されている。ＯＲ回路１０−２の他方の入力端には、信号ＣＣＭＯＤＥｐの反転信号が入力される。ＯＲ回路１０−２の出力は信号ＲＳＴｐであり、圧縮モードでなければ毎サイクル、信号ＲＳＴｐが活性化される。
【００２３】
信号ＲＳＴｐは、ＯＲ回路１０−３の一方の入力端に入力されている。ＯＲ回路１０−３の他方の入力端には、フリップフロップ１０−５の出力であるデータＴＦＡＩＬｎｙｙ＜ｋ＞(ｋ＝０，１，２，３)が入力されている。ＯＲ回路１０−３の出力は、ＡＮＤ回路１０−４の一方の入力端に入力されている。ＡＮＤ回路１０−４の他方の入力端には、コンパレータ兼マルチプレクサ４−３から出力されるデータＴＦＡＩＬｎｙ＜ｋ＞(ｋ＝０，１，２，３)が入力されている。ＡＮＤ回路１０−４の出力は、フリップフロップ１０−５に入力されている。
【００２４】
フリップフロップ１０−５の出力であるデータＴＦＡＩＬｎｙｙ＜ｋ＞は、マルチプレクサ１０−６の一方の入力端に入力されている。マルチプレクサ１０−６の他方の入力端には、フリップフロップ１０−７の出力であるデータＴＦＡＩＬｎ＜ｋ＞が入力されている。マルチプレクサ１０−６の選択信号端には信号ＲＳＴｐ２という、信号ＲＳＴｐにフリップフロップを噛ませた信号を用いる（記載されていない）。マルチプレクサ１０−６の出力はフリップフロップ１０−７の入力になっており、フリップフロップ１０−７からはデータＴＦＡＩＬｎ＜ｋ＞が出力されている。
【００２５】
圧縮モードでないときは、信号ＣＣＭＯＤＥｐが“Ｌ”であるため、毎サイクル、ＯＲ回路１０−２から出力される信号ＲＳＴｐが活性化されて“Ｈ”となる。これにより、ＯＲ回路１０−３の出力が“Ｈ”になり、ＡＮＤ回路１０−４は、毎サイクル、データＴＦＡＩＬｎｙ＜ｋ＞を取り込み、データＴＦＡＩＬｎｙｙ＜ｋ＞(ｋ＝０，１，２，３)を出力する。
【００２６】
圧縮モードであるときは、リードコマンドＲＤｐを入力した後の所定のレイテンシ後に、信号ＲＳＴｐが“Ｈ”となる。データＴＦＡＩＬｎｙｙ＜ｋ＞は、一度“Ｌ”になると、信号ＲＳＴｐが“Ｈ”にならない限り“Ｌ”であるため、リードコマンドＲＤｐが入力される周期で一度でも“Ｌ”になると、データＴＦＡＩＬｎｙｙ＜ｋ＞は“Ｌ”となる。データＴＦＡＩＬｎｙｙ＜ｋ＞は、マルチプレクサ１０−６、及びフリップフロップ１０−７により、リードコマンドが入力されるサイクル分伸ばされ、データＴＦＡＩＬｎ＜ｋ＞となる。
【００２７】
図５は、時系列ブロック間データ拡張回路兼マルチプレクサ１−７の構成を示す回路図である。リードコマンドＲＤｐは、リードレイテンシ調整用のフリップフロップ８−１を介した後、信号ＳＥＬＢｐ＜０＞としてカウンタ用フリップフロップ８−２の先頭に入力される。カウンタ用フリップフロップ８−２の出力は、それぞれ信号ＳＥＬＢｐ＜１＞、信号ＳＥＬＢｐ＜２＞、信号ＳＥＬＢｐ＜３＞となる。図示していないが、カウンタ用フリップフロップ８−２は信号ＳＥＬＢｐ＜０＞でリセットされる。
【００２８】
テストデータ出力時系列圧縮回路１−３〜１−６から出力されたデータＴＦＡＩＬｎ＜ｋ＞、ＴＦＡＩＬｎ＜４＋ｋ＞、ＴＦＡＩＬｎ＜８＋ｋ＞、ＴＦＡＩＬｎ＜１２＋ｋ＞(ｋ＝０，１，２，３)は、マルチプレクサ８−３とＡＮＤ回路８−４に入力される。マルチプレクサ８−３の選択信号は、信号ＳＥＬＢｐ＜０：３＞である。マルチプレクサ８−３は、信号ＳＥＬＢｐ＜０＞が活性化されて“Ｈ”になると、データＴＦＡＩＬｎ＜ｋ＞を選択して出力し、信号ＳＥＬＢｐ＜１＞が活性化されて“Ｈ”になると、データＴＦＡＩＬｎ＜４＋ｋ＞を選択して出力する。同様に、信号ＳＥＬＢｐ＜２＞が活性化されて“Ｈ”になると、データＴＦＡＩＬｎ＜８＋ｋ＞を選択して出力し、信号ＳＥＬＢｐ＜３＞が活性化“Ｈ”すると、データＴＦＡＩＬｎ＜１２＋ｋ＞を選択して出力する。
【００２９】
マルチプレクサ８−３の出力とＡＮＤ回路８−４の出力は、マルチプレクサ８−５に入力される。マルチプレクサ８−５の選択信号は、ブロック間拡張モードを表す信号ＴＭＯＤＥＢＸｐである。信号ＴＭＯＤＥＢＸｐが活性化されて“Ｈ”のとき、マルチプレクサ８−５はマルチプレクサ８−３の出力をテストデータＴＤＯ＜ｋ＞として出力する。これにより、サイクル毎に異なるブロックの時系列圧縮データを出力することが可能となる。また、信号ＴＭＯＤＥＢＸｐが非活性されて“Ｌ”のとき、ＡＮＤ回路８−４の出力をテストデータＴＤＯ＜ｋ＞として出力する。これにより、ブロック間のマルチプレクス機能を可能にしている。
【００３０】
図６に、図１に示した半導体記憶装置の動作波形を示す。テスト用コマンドＴＣＭＤに示したように、クロックＣＬＫの４サイクルおきにリードコマンドＲＤ０、ＲＤ１、ＲＤ２が発行されている。
【００３１】
通常出力されるデータＴＦＡＩＬｎは、クロックＣＬＫの1サイクル毎にパス（ＰＡＳＳ）あるいはフェイル（ＦＡＩＬ）に変化するものであるが、ここでは４サイクルごとに圧縮を掛けるため、４サイクル分のＡＮＤ情報がデータＴＦＡＩＬｎとして４サイクルに渡って出力される。すなわち、データＴＦＡＩＬｎ＜０＞、ＴＦＡＩＬｎ＜４＞、ＴＦＡＩＬｎ＜８＞、及びＴＦＡＩＬｎ＜１２＞に、それぞれのブロックのデータが出力される。最初の４サイクルはそれぞれ順にＦＡＩＬ、ＰＡＳＳ、ＰＡＳＳ、ＦＡＩＬとなっており、次の４サイクルはそれぞれＰＡＳＳ、ＦＡＩＬ、ＦＡＩＬ、ＰＡＳＳ、最後の４サイクルはＦＡＩＬ、ＰＡＳＳ、ＰＡＳＳ、ＰＡＳＳであるときの様子を表している。
【００３２】
出力すべき最初のサイクルでは、信号ＳＥＬＢｐ＜０＞が活性化されて“Ｈ”となり、データＴＦＡＩＬｎ＜０＞（ＦＡＩＬ）が出力される。次のサイクルでは、信号ＳＥＬＢｐ＜１＞が活性化されて“Ｈ”となり、データＴＦＡＩＬｎ＜４＞（ＰＡＳＳ）が出力される。３番目のサイクルでは、信号ＳＥＬＢｐ＜２＞が活性化されて“Ｈ”となり、データＴＦＡＩＬｎ＜８＞（ＰＡＳＳ）が出力される。さらに、４番目のサイクルでは、信号ＳＥＬＢｐ＜３＞が活性化されて“Ｈ”となり、データＴＦＡＩＬｎ＜１２＞（ＦＡＩＬ）が出力される。このようにして、次の４サイクルでは、ＰＡＳＳ、ＦＡＩＬ、ＦＡＩＬ、ＰＡＳＳが出力され、最後の４サイクルではＦＡＩＬ、ＰＡＳＳ、ＰＡＳＳ、ＰＡＳＳが出力される。これにより、ＰＬＬを使用しないとき（図６のクロックＣＬＫが外部クロックに相当するとき）でも、毎サイクルにおいて、圧縮したデータを出力することが可能となり、テスト時間を大幅に短縮することができる。
【００３３】
しかし、図１に示した構成では以下のような問題点があった。それは図１における時系列ブロック間データ拡張回路兼マルチプレクサ１−７は、レイアウト上１箇所に集約されるテスト出力部近くのコントロール部分に配置される場合が多く、その際、コントロール部分に配置されたデータ拡張回路兼マルチプレクサ１−７まで、データＴＦＡＩＬｎの信号線を這わせなければならない、すなわち信号線を引き回ししなければならない。図１に示した構成の場合は、１６(４×４)本の信号線を入出力(ＩＯ)線に対し垂直方向に這わせる必要がでてくる。入出力線はメモリマクロの場合広がりを持っているので、特に配線層が潤沢に使用できない製品については、データＴＦＡＩＬｎの信号線を配線するために必要となる面積がエリア増大に繋がる可能性がある。
【００３４】
以下に、前述した問題を解決するためになされた、本発明の実施形態の半導体記憶装置を説明する。半導体記憶装置としては、メモリ装置単体であってもよいし、ロジック回路とメモリ回路とが混載されたロジック混載メモリであってもよく、またメモリ回路を含むその他の装置にも本発明を適用することができる。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００３５】
［第１実施形態］
図７は、この発明の第１実施形態の半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、複数のメモリマクロにより構成されているが、ここでは、１つのメモリマクロとその出力系の構成を述べる。
【００３６】
メモリマクロ１−０は、メモリコア１−１、コンパレータ兼マルチプレクサ２−１〜２−４、簡易テストデータ出力時系列圧縮回路２−５〜２−８、及び時系列コンパレート結果シリアル転送回路２−９〜２−１２を備えている。
【００３７】
メモリコア１−１は、複数個のメモリセルを有している。メモリコア１−１には、ライトコマンドＷＴｐ、リードコマンドＲＤｐ、及び図示していないクロックＣＬＫｐやアドレスが入力されている。また、メモリコア１−１には、メモリセルに書き込むデータが入力されるデータ入力線ＤＩ＜０：４ｎ＋３＞と、メモリセルから読み出したデータが出力されるデータ出力線ＤＯ＜０：４ｎ＋３＞が接続されているが、これらは図示していない。なお、ｎは０以上の自然数を示す。メモリマクロ１−０は、ライトコマンドＷＴｐが入力されたとき、データ入力線ＤＩ＜０：４ｎ＋３＞に入力されたデータを対応するアドレスのメモリセルへ書き込む。また、リードコマンドＲＤpが入力されたとき、対応するアドレスのメモリセルからデータを読み出し、そのデータをデータ出力線ＤＯ＜０：４ｎ＋３＞を通して出力する。さらに、メモリコア１−１は、メモリセルが不良のときに不良のメモリセルと置き換える複数の冗長セル１−１Ｓを有している。メモリコア１−１内ではメモリセル複数個ごとに救済単位が構成されており、救済単位内に不良のメモリセルが存在する場合、この救済単位を複数の冗長セルからなるスペア単位で置き換える。
【００３８】
メモリ回路を含む大規模集積回路（メモリ混載ＬＳＩ）中のメモリマクロ１−０ではデータ入出力線数が多く、通常のテストでは、テストデータ入力線ＴＤＩ＜０：３＞とテストデータ出力線ＴＤＯ＜０：３＞（ここでは、４ビットを仮定）を通してテストを行う。通常のデータ入出力線の数は４(ｎ＋１)本で、テストデータ入出力線の数は４本なので、これらのテストデータ入出力線は(ｎ＋１)個のブロックに分けてアクセスされる。ブロック選択アドレスＴＢＳ＜０：ｍ＞は、(ｎ＋１)個のブロックのうちから特定のブロックを選択するための信号である。なお、これらには２m+1≧ｎ＋１の関係がある。
【００３９】
例えば、データ入出力線の数が１２８本、テストデータ入出力線の数が４本のとき、ブロック数は３２（＝１２８／４）個、サブブロックは圧縮サイクル数である４個とすると、１つのサブブロックは８（＝３２／４）個のブロックから構成される。
【００４０】
メモリコア１−１を４つのサブブロックに分割し、図７に示すように、メモリコア１−１の出力を４つの出力に分割する。そして、４つのサブブロックから出力されるデータを、それぞれＤＯｐ＜０：４ｉ−１＞、ＤＯｐ＜４ｉ：８ｉ−１＞、ＤＯｐ＜８ｉ：１２ｉ−１＞、ＤＯｐ＜１２ｉ：１６ｉ−１＞とする。これらデータの出力線のそれぞれに対してコンパレータ兼マルチプレクサ２−１〜２−４を接続する。これらコンパレータ兼マルチプレクサ２−１〜２−４の出力は、簡易テストデータ出力時系列圧縮回路２−５〜２−８に入力される。さらに、簡易テストデータ出力時系列圧縮回路２−５〜２−８から出力されるデータＴＦＡＩＬｚｎ＜０：３＞、ＴＦＡＩＬｚｎ＜４：７＞、ＴＦＡＩＬｚｎ＜８：１１＞、ＴＦＡＩＬｚｎ＜１２：１５＞は、時系列コンパレート結果シリアル転送回路２−９〜２−１２を介してテストデータ出力線ＴＤＯ＜０：３＞に出力される。
【００４１】
コンパレータ兼マルチプレクサ２−１〜２−４は、コンパレータとブロック内でのマルチプレクサの機能を有し、その回路構成は図２に示したコンパレータ兼マルチプレクサ４−３と同様である。簡易テストデータ出力時系列圧縮回路２−５〜２−８は、テストデータを時系列にｊクロック分圧縮するものであり、図８に詳細な回路例を示す。さらに、時系列コンパレート結果シリアル転送回路２−９〜２−１２の詳細な回路例を図９に示す。
【００４２】
まず、簡易テストデータ出力時系列圧縮回路について説明する。
【００４３】
図８は、簡易テストデータ出力時系列圧縮回路２−５〜２−８の回路構成例を示す。リードコマンドＲＤｐが、リードデータのレイテンシ調整用のシフトレジスタの最初の入力になっている。シフトレジスタは、シリアルに接続された複数のフリップフロップ３−１から構成されている。シフトレジスタを構成するフリップフロップ３−１の最終出力は、ＯＲ回路３−２の一方の入力端に入力されている。ＯＲ回路３−２の他方の入力端には、信号ＣＣＭＯＤＥｐの反転信号が入力されている。ＯＲ回路３−２の出力は信号ＲＳＴｐである。
【００４４】
圧縮モードでない（信号ＣＣＭＯＤＥｐが“Ｌ”）場合、毎サイクル、信号ＲＳＴｐが活性化されて“Ｈ”となる。信号ＲＳＴｐは、ＯＲ回路３−３の一方の入力端に入力されている。ＯＲ回路３−３の他方の入力端には、フリップフロップ３−５の出力であるデータＴＦＡＩＬｚｎ＜ｋ＞(ｋ＝０，１，２，３)が入力されている。ＯＲ回路３−３の出力は、ＡＮＤ回路３−４の一方の入力端に入力されている。ＡＮＤ回路３−４の他方の入力端には、コンパレータ兼マルチプレクサ２−１〜２−４から出力されるデータＴＦＡＩＬｎｙ＜ｋ＞（ｋ＝０，１，２，３）が入力されている。ＡＮＤ回路３−４の出力は、フリップフロップ３−５に入力されている。フリップフロップ３−５からは、データＴＦＡＩＬｚｎ＜ｋ＞が出力されている。圧縮モードでないときは、信号ＣＣＭＯＤＥｐが“Ｌ”であるため、毎サイクル、ＯＲ回路３−２から出力される信号ＲＳＴｐが活性化されて“Ｈ”となる。これにより、ＯＲ回路３−３の出力が“Ｈ”になり、ＡＮＤ回路３−４は、毎サイクル、データＴＦＡＩＬｎｙ＜ｋ＞を取り込み、フリップフロップ３−５を介してデータＴＦＡＩＬｚｎ＜ｋ＞を出力する。
【００４５】
一方、圧縮モードであるとき（信号ＣＣＭＯＤＥｐが“Ｈ”）は、リードコマンドＲＤｐを入力した後の所定のレイテンシ後に、信号ＲＳＴｐが“Ｈ”となる。データＴＦＡＩＬｚｎ＜ｋ＞は、一度“Ｌ”になると、信号ＲＳＴｐが“Ｈ”にならない限り“Ｌ”であるため、リードコマンドＲＤｐが入力される周期で一度でも“Ｌ”になると、データＴＦＡＩＬｚｎ＜ｋ＞は“Ｌ”となる。
【００４６】
次に、時系列コンパレート結果シリアル転送回路について説明する。
【００４７】
図９は、時系列コンパレート結果シリアル転送回路２−９〜２−１２の回路構成例を示す図である。この図９には、テストデータ出力線ＴＤＯ＜０＞に関する構成しか示していないが、テストデータ出力線ＴＤＯ＜１：３＞に関する構成も、テストデータ出力線ＴＤＯ＜０＞と同様である。すなわち、簡易テストデータ出力時系列圧縮回路２−５〜２−８からそれぞれ出力されるデータＴＦＡＩＬｚｎ＜１：３＞、データＴＦＡＩＬｚｎ＜５：７＞、データＴＦＡＩＬｚｎ＜９：１１＞、データＴＦＡＩＬｚｎ＜１３：１５＞も、時系列コンパレート結果シリアル転送回路２−９〜２−１２にそれぞれ入力されて、テストデータ出力線ＴＤＯ＜１：３＞にそれぞれ出力される。
【００４８】
図９に示すように、時系列コンパレート結果シリアル転送回路２−９〜２−１２の各々は、フリップフロップ９−１とマルチプレクサ９−２からなっている。また、時系列コンパレート結果シリアル転送回路は、２つのデータ入力端子ＳＤ、ＲＤ、選択信号端子Ｓｐ、及び出力端子ＤＯを有している。
【００４９】
信号ＳＨＩＦＴｐが活性化されて“Ｈ”が、選択信号端子Ｓｐを通ってマルチプレクサ９−２の端子Ｓに入力された場合、マルチプレクサ９−２は、端子１に入力された信号を端子Ｑから出力する。信号ＳＨＩＦＴｐが非活性化されて“Ｌ”が、端子Ｓに入力された場合、マルチプレクサ９−２は、端子０に入力されたデータを端子Ｑから出力する。
【００５０】
時系列コンパレート結果シリアル転送回路の各々のマルチプレクサ９−２の端子０には、１つの入力端子ＲＤがそれぞれ接続されている。これら入力端子ＲＤには、簡易テストデータ出力時系列圧縮回路２−５〜２−８から出力されるデータＴＦＡＩＬｚｎ＜０＞、ＴＦＡＩＬｚｎ＜４＞、ＴＦＡＩＬｚｎ＜８＞、ＴＦＡＩＬｚｎ＜１２＞がそれぞれ入力されている。
【００５１】
各々のマルチプレクサ９−２の端子１には、時系列コンパレート結果シリアル転送回路のもう１つの入力端子ＳＤがそれぞれ接続されている。時系列コンパレート結果シリアル転送回路２−９の入力端子ＳＤには隣接する時系列コンパレート結果シリアル転送回路２−１０の出力端子ＤＯが接続されており、この時系列コンパレート結果シリアル転送回路２−１０の入力端子ＳＤには隣接する時系列コンパレート結果シリアル転送回路２−１１の出力端子ＤＯが接続されている。さらに、時系列コンパレート結果シリアル転送回路２−１１の入力端子ＳＤには、隣接する時系列コンパレート結果シリアル転送回路２−１２の出力端子ＤＯが接続されている。このように、時系列コンパレート結果シリアル転送回路２−９〜２−１２は、入出力端子がシリアルにチェーン接続されている。
【００５２】
時系列コンパレート結果シリアル転送回路２−１２の入力端子ＳＤには、電源電位ＶＤＤが供給されている。また、時系列コンパレート結果シリアル転送回路２−９の出力端子ＤＯは、メモリマクロ１−０のテストデータ出力線ＴＤＯ＜０＞に接続されている。マルチプレクサ９−２の端子Ｓには、選択信号端子Ｓｐを介してシフト状態時に活性化（“Ｈ”）する信号ＳＨＩＦＴｐが入力されている。信号ＳＨＩＦＴｐは、クロック信号の４サイクルに１回非活性化（“Ｌ”）される。なおここでは、メモリコアを４つのサブブロックに分割しているため、信号ＳＨＩＦＴｐは４サイクルに１回非活性化されるが、メモリコアをｊ個のサブブロックに分割した場合はｊサイクルに１回非活性化される。
【００５３】
時系列コンパレート結果シリアル転送回路２−９〜２−１２の各々は、クロック信号のｊサイクルに１回、信号ＳＨＩＦＴｐが非活性化（“Ｌ”）されたとき、各サブブロックの簡易テストデータ出力時系列圧縮回路２−５〜２−８から出力されるデータＴＦＡＩＬｚｎ＜０＞、ＴＦＡＩＬｚｎ＜４＞、ＴＦＡＩＬｚｎ＜８＞、ＴＦＡＩＬｚｎ＜１２＞をフリップフロップ９−１に取り込む。他のｊ−１サイクルには、信号ＳＨＩＦＴｐが活性化（“Ｈ”）して、時系列コンパレート結果シリアル転送回路２−９〜２−１２内のフリップフロップ９−１がシフトレジスタチェーンとして繋がって、それぞれのデータがテストデータ出力線ＴＤＯ＜０＞に時系列に転送されることになる。
【００５４】
図１０に、図７に示した第１実施形態の半導体記憶装置の動作波形を示す。テスト用コマンドＴＣＭＤに示すように、クロックＣＬＫの４サイクルおきにリードコマンドＲＤ０、ＲＤ１、ＲＤ２が発行されている。
【００５５】
通常出力されるデータＴＦＡＩＬｚｎは、クロックＣＬＫの1サイクル毎にパス（ＰＡＳＳ）あるいはフェイル（ＦＡＩＬ）に変化するものであるが、ここでは４サイクルごとに圧縮を掛けるため、４サイクル分のＡＮＤ情報がデータＴＦＡＩＬｚｎとして圧縮している４サイクル目の終わりまで出力される。すなわち、データＴＦＡＩＬｚｎ＜０＞、ＴＦＡＩＬｚｎ＜４＞、ＴＦＡＩＬｚｎ＜８＞、及びＴＦＡＩＬｚｎ＜１２＞に、それぞれのサブブロックのデータが出力される。最初の４サイクルはそれぞれ順にＦＡＩＬ、ＰＡＳＳ、ＦＡＩＬ、ＦＡＩＬとなっており、次の４サイクルはそれぞれＰＡＳＳ、ＦＡＩＬ、ＰＡＳＳ、ＰＡＳＳ、最後の４サイクルはＦＡＩＬ、ＰＡＳＳ、ＰＡＳＳ、ＰＡＳＳであるときの様子を表している。
【００５６】
出力すべき最初のサイクルでは、信号ＳＨＩＦＴｐが非活性化されて“Ｌ”となり、時系列コンパレート結果シリアル転送回路２−９〜２−１２内のフリップフロップ９−１には、入力端子ＲＤに入力されたデータＴＦＡＩＬｚｎ＜０＞、ＴＦＡＩＬｚｎ＜４＞、ＴＦＡＩＬｚｎ＜８＞、及びＴＦＡＩＬｚｎ＜１２＞がそれぞれ格納される。よって、時系列コンパレート結果シリアル転送回路２−９からテストデータ出力線ＴＤＯ＜０＞にデータＴＦＡＩＬｚｎ＜０＞（ＦＡＩＬ）が出力される。
【００５７】
次のサイクルでは、信号ＳＨＩＦＴｐが活性化されて“Ｈ”となるため、時系列コンパレート結果シリアル転送回路２−９〜２−１２では、入力端子ＳＤに入力されたデータをシフトレジスタとして転送する。このとき、前サイクルで時系列コンパレート結果シリアル転送回路２−１０内のフリップフロップ９−１に入力端子ＲＤから取り込まれたデータＴＦＡＩＬｚｎ＜４＞（ＰＡＳＳ）が、時系列コンパレート結果シリアル転送回路２−９内のフリップフロップ９−１に取り込まれて、テストデータ出力線ＴＤＯ＜０＞に出力される。このとき、同様に時系列コンパレート結果シリアル転送回路２−１０内のフリップフロップ９−１には、前のサイクルで時系列コンパレート結果シリアル転送回路２−１１内のフリップフロップ９−１に取り込まれたデータＴＦＡＩＬｚｎ＜８＞（ＰＡＳＳ）が取り込まれる。これと同時に、時系列コンパレート結果シリアル転送回路２−１１内のフリップフロップ９−１には、前サイクルで時系列コンパレート結果シリアル転送回路２−１２内のフリップフロップ９−１に取り込まれたデータＴＦＡＩＬｚｎ＜１２＞（ＦＡＩＬ）が取り込まれ、時系列コンパレート結果シリアル転送回路２−１２内のフリップフロップ９−１には電源電位“Ｈ”（ＰＡＳＳ）が取り込まれる。このように、隣の時系列コンパレート結果シリアル転送回路２−１０〜２−１２の出力が１サイクルに１つずつシフトする。
【００５８】
この後同様に、３番目のサイクルではＴＦＡＩＬｚｎ＜８＞（ＰＡＳＳ）がテストデータ出力線ＴＤＯ＜０＞に出力され、４番目のサイクルではＴＦＡＩＬｚｎ＜１２＞（ＦＡＩＬ）がテストデータ出力線ＴＤＯ＜０＞に出力される。これが次の４サイクルでは、ＰＡＳＳ、ＦＡＩＬ、ＦＡＩＬ、ＰＡＳＳと出力され、最後の４サイクルではＦＡＩＬ、ＰＡＳＳ、ＰＡＳＳ、ＰＡＳＳと出力される。これにより、毎サイクル圧縮したデータを出力することが可能となる。
【００５９】
また、このような構成を持つ図７に示した半導体記憶装置では、図９に示したように、時系列コンパレート結果シリアル転送回路２−９〜２−１２間の配線は、シフトチェーンを形成する１本の配線ですみ、しかもこの１本の配線は上層の配線層を使用せずに、下層のローカル配線（例えば、第１層目または第２層目、第３層目のメタル配線）で形成することができる。図１に示した装置では、データＴＦＡＩＬｎ＜０＞、ＴＦＡＩＬｎ＜４＞、ＴＦＡＩＬｎ＜８＞、ＴＦＡＩＬｎ＜１２＞が出力される配線は４本必要であり、この４本の配線が図１の図面においてメモリマクロの水平方向に配線されている。したがって、この実施形態では、前述したように、図１に示した装置に比べて１／４の配線数ですみ、大幅に配線数を削減できる。実際には、テストデータ出力線ＴＤＯ＜０＞、ＴＤＯ＜１＞、ＴＤＯ＜２＞、ＴＤＯ＜３＞にそれぞれ出力するための図９に示した回路が４組必要であるため、この実施形態におけるシフトチェーンを形成する配線数は４本、図１に示した装置における配線数は１６本である。すなわち、隣接した時系列コンパレート結果シリアル転送回路２−９〜２−１２を接続しているので、下層の配線層、例えば第１層目から第３層目のメタル配線を使用して接続すればよく、上層の配線層を１６本使用するものに比べて、配線に必要な面積を大幅に削減できる。
【００６０】
また、データ圧縮された４サイクル目で時系列コンパレート結果シリアル転送回路にデータＴＦＡＩＬｚｎを格納するため、簡易テストデータ出力時系列圧縮回路２−５〜２−８では、テストデータ出力時系列圧縮回路１−３〜１−６で必要であった後段のマルチプレクサ１０−６とフリップフロップ１０−７が削除できる。したがって、素子数としては、テストデータ出力時系列圧縮回路１−３〜１−６の後段のマルチプレクサ１０−６とフリップフロップ１０−７が削除されている分と、時系列コンパレート結果シリアル転送回路２−９でフリップフロップ９−１とマルチプレクサ９−２が増加している分とで相殺できる。このため、素子の形成に必要な面積はほぼ同じである。前述した効果は配線層の使用が少ない製品で特に有効である。
【００６１】
［第２実施形態］
次に、この発明の第２実施形態の半導体記憶装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００６２】
図１１は、この発明の第２実施形態の半導体記憶装置の構成を示すブロック図である。
【００６３】
コマンドとデータの入力が同時ではなく、データの外部入力が困難になる場合もある。このような場合は、図１１に示すように、データコマンド同時入力回路２−１３を、テストデータ入力線ＴＤＩ＜０：３＞とブロック選択アドレスＴＢＳ＜０：ｍ＞の入力の途中にそれぞれ配置する。これにより、外部からはデータとコマンドを４サイクル毎に入れれば良いことになる。
【００６４】
図１２に、データコマンド同時入力回路２−１３の回路図を示す。このデータコマンド同時入力回路２−１３は、シフトレジスタとマルチプレクサ１２−１を備えている。シフトレジスタは複数のフリップフロップ１２−２から構成されている。マルチプレクサ１２−１にはシフトレジスタの最初の入力と最終出力とが入力されており、マルチプレクサ１２−１は選択信号ＳＩＮＥＮｐに応じていずれかの入力を出力する。その他の構成及び効果については第１実施形態と同様である。
【００６５】
以上説明したようにこの実施形態では、テストデータを出力するための配線数を削減できると共に、搭載されたメモリのテスト時間を短縮することができる半導体記憶装置を提供できる。
【００６６】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００６７】
【図１】テスト時間短縮を実現するための半導体記憶装置におけるメモリマクロの構成例を示すブロック図である。
【図２】図１のメモリマクロにおけるテスト入出力データ制御回路の構成例を示す図である。
【図３】図１のメモリマクロにおけるコンパレータ兼マルチプレクサの構成例を示す回路図である。
【図４】図１のメモリマクロにおけるテストデータ出力時系列圧縮回路の構成例を示す回路図である。
【図５】図１のメモリマクロにおける時系列ブロック間データ拡張回路兼マルチプレクサの構成例を示す回路図である。
【図６】図１のメモリマクロにおける動作波形を示すタイミングチャートである。
【図７】この発明の第１実施形態の半導体記憶装置におけるメモリマクロの構成例を示すブロック図である。
【図８】第１実施形態のメモリマクロにおける簡易テストデータ出力時系列圧縮回路の構成例を示す回路図である。
【図９】第１実施形態のメモリマクロにおける時系列コンパレート結果シリアル転送回路の構成例を示す回路図である。
【図１０】第１実施形態のメモリマクロにおける動作波形を示すタイミングチャートである。
【図１１】この発明の第２実施形態の半導体記憶装置におけるメモリマクロの構成例を示すブロック図である。
【図１２】第２実施形態のメモリマクロにおけるデータコマンド同時入力回路の構成例を示す回路図である。
【符号の説明】
【００６８】
１−０…メモリマクロ、１−１…メモリコア、１−１Ｓ…冗長セル、１−２…テスト入出力データ制御回路、１−３，１−４，１−５，１−６…テストデータ出力時系列圧縮回路、１−７…時系列ブロック間データ拡張回路兼マルチプレクサ、２−１，２−２，２−３，２−４…コンパレータ兼マルチプレクサ、２−５，２−６，２−７，２−８…簡易テストデータ出力時系列圧縮回路、２−９，２−１０，２−１１，２−１２…時系列コンパレート結果シリアル転送回路、２−１３…データコマンド同時入力回路、３−１，３−５…フリップフロップ、３−２，３−３…ＯＲ回路、３−４…ＡＮＤ回路、４−１…マルチプレクサ、４−２…フリップフロップ、４−３…コンパレータ兼マルチプレクサ（比較選択回路）、４−１０…ＰチャネルＭＯＳトランジスタ（Ｐｃｈトランジスタ）、４−１１，４−１９…論理和回路（ＯＲ回路）、４−１２…Ｄラッチ、４−１３，４−１５，４−１６…論理積回路（ＡＮＤ回路）、４−１４…ｎチャネルＭＯＳトランジスタ（Ｎｃｈトランジスタ）、４−１７…期待値入力部分、４−１８…データ入力部分、４−２０…フリップフロップ、８−１，８−２…フリップフロップ、８−３，８−５…マルチプレクサ、８−４…ＡＮＤ回路、９−１…フリップフロップ、９−２…マルチプレクサ、１０−１，１０−５，１０−７…フリップフロップ、１０−０…テストデータ出力時系列圧縮回路部、１０−２，１０−３…ＯＲ回路、１０−４…ＡＮＤ回路、１０−６…マルチプレクサ、１２−１…マルチプレクサ、１２−２…フリップフロップ。
【図１】
2008077763.tif 000003
【図２】
2008077763.tif 000004
【図３】
2008077763.tif 000005
【図４】
2008077763.tif 000006
【図５】
2008077763.tif 000007
【図６】
2008077763.tif 000008
【図７】
2008077763.tif 000009
【図８】
2008077763.tif 000010
【図９】
2008077763.tif 000011
【図１０】
2008077763.tif 000012
【図１１】
2008077763.tif 000013
【図１２】
2008077763.tif 000014