(57)【要約】      （修正有）【課題】スピン注入型磁気メモリにおいて、チップ面積および消費電力を低減することができるドライバ配置を有する磁気抵抗性記憶装置を提供する。【解決手段】メモリセルアレイにおいて、２つのビット線（ＢＬ＜０＞−ＢＬ＜３＞）あたり１つのコモン線（ＣＬ＜０＞−ＣＬ＜１＞）を設け、隣接列のメモリセルでコモン線を共有する。データ書込時にビット線およびコモン線をそれぞれ駆動するビット線ドライバおよびコモン線ドライバを、メモリセルアレイの両側に対向して配置する。メモリセルは、各行において各列ごとに異なるワード線に接続するように配置する。【選択図】図７
2008147437.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が注入電流により磁化方向が設定され、その抵抗値によりデータを記憶する可変磁気抵抗素子を有する複数のメモリセル、および
各メモリセル行に対応して対をなして配置される複数のワード線を備え、前記対をなすワード線は、対応の行のメモリセルに交互に接続され、さらに、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
前記複数のビット線の隣接するビット線の対各々の間に前記ビット線と平行に配置され、各々が対応のビット線対に接続するメモリセルに接続される複数のコモン線、
各前記ビット線に対応して配置され、データ書込時、列選択信号と書込データとに応じて対応のビット線に電流を流す複数のビット線ドライバ、および
各コモン線に対応して配置され、データ書込時、前記書込データと前記列選択信号とに従って対応のコモン線に電流を流す複数のコモン線ドライバを備え、選択列のビット線ドライバおよびコモン線ドライバは、データ書込時、一方が電流を供給し、他方が電流を引抜く、磁気抵抗性記憶装置。
【請求項２】
前記ビット線対とコモン線との組において、前記ビット線ドライバとコモン線ドライバとは前記ビット線に関して対向して配置される、請求項１記載の磁気抵抗性記憶装置。
【請求項３】
前記複数のワード線に対応してかつ前記複数のワード線の両側に交互に設けられ、アドレス指定されたワード線を選択状態に駆動する複数のワード線ドライバをさらに備える、請求項１記載の磁気抵抗性記憶装置。
【請求項４】
前記コモン線ドライバは、前記データ読出時、対応のコモン線を固定電位に維持する、請求項１に記載の磁気抵抗性記憶装置。
【請求項５】
各メモリセル列に対応して少なくとも１行に整列して配置され、各々が前記メモリセルと同一構成を有し、固定データを格納する複数のダミーセルと、
前記ダミーセルの行に対応して配置される前記ダミーセルに交互に接続される１対のダミーワード線と、
データ読出時、前記ビット線対の一方にメモリセルのデータが読出され、他方のビット線にダミーセルのデータが読出されるようにアドレス信号に従って前記ダミーワード線を選択するダミーワード線選択ドライバ回路をさらに備える、請求項１に記載の磁気抵抗性記憶装置。
【請求項６】
前記ダミーセルは、前記ビット線対に対応して高抵抗状態の第１のダミーセルと低抵抗状態の第２のダミーセルが配置され、各ビット線対毎に第１および第２のダミーセルの位置が交換され、
各ビット線対に対して配置されるダミーセルは異なるダミーワード線に接続され、
前記磁気抵抗性記憶装置は、さらに、
データ読出時、列アドレス信号に従って２対のビット線を平行して選択する列選択回路と、
前記２対のビット線それぞれに対応して設けられる２対の内部データ読出線と、
前記２対の内部データ読出線各々に対応して設けられ、データ読出時、対応の内部データ読出線対の電流に従ってメモリセルデータを読出す１対のセンスアンプ回路と、
前記内部データ読出データ線対のダミーセルに結合される内部読出データ線を短絡する配線と、
選択ワード線指示信号に従って各前記内部データ読出線対の内部データ読出線のセンスアンプ回路に対する経路を切換える切換回路を変える、請求項１に記載の磁気抵抗性記憶装置。
【請求項７】
前記ビット線対およびコモン線の組毎に、前記ビット線ドライバおよび前記コモン線ドライバは前記ビット線対の両側に交互に配置される、請求項１記載の磁気抵抗性記憶装置。
【請求項８】
前記コモン線に対応して配置され、各々が読出列選択信号に従って導通する複数の読出列選択ゲートと、
前記読出列選択ゲートにより選択されたメモリセルデータを読出す回路とをさらに備える、請求項１記載の磁気抵抗性記憶装置。
【請求項９】
各々が、行列状に配列され、各々が注入電流により磁化方向が設定され、その抵抗値によりデータを記憶する可変磁気抵抗素子を有する複数のメモリセルと、各メモリセル行に対応して配置されて各々に対応の行のメモリセルが接続される複数のワード線と、各メモリセル列に対応して配置されて各々に対応の列のメモリセルが接続する複数のビット線と、各メモリセル列に対応して少なくとも１行に配列されて各々がメモリセルと同一構成を有し固定データを格納するとともに対応の列のビット線に接続する複数のダミーセルと、前記ダミーセルの行に対応して配置され、各行のダミーセルが接続するダミーワード線と、前記複数のビット線の隣接するビット線対各々の間に前記ビット線と平行に配置され、各々が対応のビット線対に接続するメモリセルおよびダミーセルに接続される複数のコモン線とを有する第１および第２のメモリアレイ、
各前記コモン線に対応して設けられ、データ読出時、列選択信号に従って対応のコモン線を選択する複数の列選択ゲート、
データ読出時、前記第１および第２のメモリアレイにおいて一方のメモリアレイからワード線を選択し、他方のメモリアレイにおいてダミーワード線を選択する行選択回路、および
前記列選択回路により選択されたコモン線を流れる電流に従ってメモリセルのデータを検知するセンスアンプを備える、磁気抵抗性記憶装置。
【請求項１０】
前記ダミーセルは、前記ビット線対に対応して高抵抗状態の第１のダミーセルと低抵抗状態の第２のダミーセルが配置され、各ビット線対毎に第１および第２のダミーセルの位置が交換され、
各ビット線対に対して配置されるダミーセルは異なるダミーワード線に接続され、
前記磁気抵抗性記憶装置は、さらに、
データ読出時、列アドレス信号に従って前記第１および第２のメモリアレイにおいて、２対のコモン線を平行して選択する列選択回路と、
前記２対のコモン線それぞれに対応して設けられる２対の内部データ読出線と、
前記２対の内部データ読出線各々に対応して設けられ、データ読出時、対応の内部データ読出線対の電流に従ってメモリセルデータを読出す１対のセンスアンプ回路と、
前記内部データ読出データ線対のダミーセルに結合される内部読出データ線を短絡する配線と、
選択ワード線指示信号に従って各前記内部データ読出線対の内部データ読出線のセンスアンプ回路に対する経路を切換える切換回路を変える、請求項９記載の磁気抵抗性記憶装置。
【請求項１１】
各前記メモリセルは、前記可変抵抗素子と直列に接続されるアクセストランジスタをさらに備え、
行方向において前記可変抵抗素子は整列して配置され、かつ前記アクセストランジスタは行方向に沿ってジグザグ状に位置がずれて配置される、請求項１または９記載の磁気抵抗性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、磁気抵抗性記憶装置（ＭＲＡＭ）に関し、特に、注入電子のスピンの方向により自由層の磁化の方向が決定されるスピン注入型磁気記憶装置に関する。より特定的には、この発明は、スピン注入型磁気記憶装置のメモリセルおよび周辺回路のレイアウト面積を低減するための構成に関する。
【背景技術】
【０００２】
磁気抵抗性記憶装置（ＭＲＡＭ）は、メモリセルが、データを記憶する記憶部と、この記憶部を選択するアクセストランジスタとで構成される。記憶部は、磁気抵抗素子で構成される。この磁気抵抗素子においては、自由層と固定層とがバリア層を挟んで対向して配置される。固定層は、その磁化の方向が固定されており、一方、自由層は、記憶データに応じてその磁化の方向が設定される。自由層および固定層の磁化方向が同じ（平行状態）ときには、この磁気抵抗素子の抵抗値は小さい。一方、自由層と固定層の磁化方向が反対（反平行状態）のときには、この抵抗値が高くなる。この磁気抵抗素子の抵抗値を２値データに対応付けることにより、データを記憶する。
【０００３】
ＭＲＡＭは、従来は、外部から磁界を印加して、この自由層の磁化方向を設定する方法が行なわれていた。この場合、素子の微細化につれて、磁界を誘起するための電流が大きくなるため、磁気抵抗素子に電流を流すスピン注入型ＭＲＡＭが提案されている。このスピン注入ＭＲＡＭ（ＳｐＲＡＭ）については、例えば、非特許文献１（台湾情報記憶学会誌、「スピン・トランスファＭＲＡＭ（ＳｐＲＡＭ）技術」、Y. Huai等、２００４年１２月号、第７５頁ないし第８８頁）において、その動作原理および基本的メモリセル構造が示されている。
【０００４】
この非特許文献１に示されるように、スピン注入型メモリセルは、自由層に注入される電子のスピンの方向に従って、自由層の磁化方向を設定する。固定層から自由層に向かって電子を流す場合、自由層には、固定層の磁化方向により決定されるスピン分極を有する電子が注入される。したがって、この場合、自由層の磁化方向が固定層の磁化方向と同じとなる。一方、自由層から固定層に電子を注入する場合、固定層で、固定層と磁化方向が反対のスピン分極を有する電子が反射されて、自由層の電子にスピン・トルクを伝達する。したがって、自由層には、固定層の磁化方向と反対方向のスピン分極を有する電子が多くなり、固定層と反対の磁化方向に、自由層の磁化が設定される。
【０００５】
上述の様に、スピン注入セルに対してデータを書込む場合、書込データの論理値に応じて、可変磁気抵抗素子（ＭＴＪ素子（磁気トンネル接合素子）またはＴＭＲ素子（トンネル磁気抵抗素子））を介して流れる電流の方向を切換える必要がある。通常、スピン注入セルは、アクセストランジスタとＭＴＪ素子とが、ビット線とコモン線の間に直列に接続される。アクセストランジスタのゲートが、ワード線に接続される。コモン線およびビット線の電圧レベルを、書込データに応じて設定する。たとえば、ビット線からコモン線へ電流を流す場合には、ビット線をハイレベル、コモン線をローレベルに設定する。逆に、コモン線からビット線に電流を流す場合には、コモン線をハイレベル、ビット線をローレベルに設定して電流を流す。通常、各メモリセル列において、選択メモリセルの位置に係らず、ビット線およびコモン線を介して流れる電流の配線抵抗を等しくするために、ビット線およびコモン線は平行に配置される。
【０００６】
一般のメモリにおいて、ワード線を選択状態に駆動するワード線ドライバをメモリアレイにおいて交互配置する構成が、特許文献１（特開２００１−４３６９３号公報）および特許文献２（特開平１０−３１８８７号公報）に示される。これらの特許文献1および２は、グローバルワード線および階層ワード線の階層ワード線構成のメモリにおいて、ローカルワード線の両側に交互にローカルワード線ドライバを配置する。これにより、ローカルワード線ドライバのピッチ条件を緩和する。
【０００７】
また、ＭＲＡＭにおいて、データを正確に読むためにダミーセルを利用する構成が、特許文献３（特開２００２−２２２５８９号公報）に示される。この特許文献３に示される構成においては、高抵抗状態および低抵抗状態の２つのダミーセルを並行して選択してデータを読出す。これらのダミーセルの読出電流を、ミラー比２：１のカレントミラーで受けて平均電流を生成する。メモリセルの読出電流は、ミラー比１：１のカレントミラーで受ける。これにより、メモリセルの読出電流に対する参照電流を生成する。
【特許文献１】特開２００１−４３６９３号公報
【特許文献２】特開平１０−３１８８７号公報
【特許文献３】特開２００２−２２２５８９号公報
【非特許文献１】Y. Huai等、「スピン・トランスファＭＲＡＭ（ＳｐＲＡＭ）技術」、台湾情報記憶学会２００４年、１２月号、第７５頁から第８８頁
【発明の開示】
【発明が解決しようとする課題】
【０００８】
スピン注入ＭＲＡＭにおいては、データ書込は、双方向電流により行なわれる。したがって、ビット線およびコモン線それぞれにドライバを配置する必要があり、ドライバのレイアウト面積が大きくなる。また、メモリセルサイズが微細化された場合、ビット線ピッチまたはコモン線ピッチに応じてドライバを配置する必要があり、これらのドライバのピッチ条件が厳しくなり、メモリセルサイズの微細化に対する１つの障害となる。
【０００９】
また、ビット線およびコモン線が平行に配置され、ビット線およびコモン線の間に、アクセストランジスタおよび可変磁気抵抗素子が直列に接続される。ビット線およびコモン線の対が、メモリセル各列に対応して配置される。このアレイ配置の場合、ビット線とビット線との間またはコモン線とコモン線との間にはメモリセルは配置されない。したがって、メモリセルのピッチは、ビット線およびコモン線の対のピッチにより決定され、メモリセルのレイアウト面積が大きくなり、メモリセルアレイのレイアウト面積を低減するのが困難となる。
【００１０】
上述の特許文献１および２においては、階層ワード線構成において、サブワード線ドライバが、このサブワード線の両側に交互に配置される。このサブワード線の交互配置により、サブワード線ドライバのピッチ条件を緩和し、メモリセルの微細化時にも、余裕をもってワード線ドライバを配置することを図る。しかしながら、これらの特許文献１および２においては、単にワード線ドライバの配置のみが示されている。ワード線ドライバの電流の駆動方向は、選択時にＨレベル（論理ハイレベル）非選択時にＬレベル（論理ローレベル）であり、その電流駆動方向は固定的に定められる。書込データの論理値に応じて双方向に電流を流すドライバの構成およびその配置については何ら示していない。
【００１１】
特許文献３は、高抵抗状態および低抵抗状態のダミーセルを用いてメモリセル読出電流の参照電流を生成する。しかしながら、この特許文献３においては、ビット線ドライバおよびコモン線ドライバの配置については何ら考察していない。
【００１２】
また、非特許文献１においては、１アクセストランジスタ／１ＭＴＪ素子のＭＲＡＭセル構造を示し、スピン注入の基本的動作態様を示すだけであり、具体的なアレイ配置については考察していない。
【００１３】
それゆえ、この発明の目的は、メモリアレイ面積を低減できる磁気抵抗性記憶装置を提供することである。
【００１４】
この発明の他の目的は、面積利用効率を改善することのできるドライバ配置を有する磁気抵抗性記憶装置を提供することである。
【課題を解決するための手段】
【００１５】
この発明は、要約すれば、コモン線を２列のメモリセルで共有し、このコモン線を共有する同一行のメモリセルは、異なるワード線に接続する。
【００１６】
すなわち、この発明に係る磁気抵抗性記憶装置は、１つの実施の形態において、複数のメモリセル、複数のワード線、複数のビット線、複数のコモン線、複数のビット線ドライバ、複数のコモン線ドライバを備える。複数のメモリセルは、行列状に配列され、各々が、注入電流により磁化方向が設定されその抵抗値によりデータを記憶する可変磁気抵抗素子を有する。ワード線は、メモリセル行に対応して対をなして配置される。各メモリセル行において、対を成すワード線が、メモリセルに交互に接続される。複数のビット線の各々は、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する。コモン線は、隣接するビット線の対の間にビット線と平行に配置され、対応のビット線対に接続するメモリセルに接続される。
【００１７】
ビット線ドライバは、各ビット線に対応して配置され、データ書込時、列選択信号と書込データとに応じて対応のビット線に電流を流す。コモン線ドライバは、各コモン線に対応して配置され、データ書込時、書込データと列選択信号とに従って対応のコモン線に電流を流す。ビット線とコモン線との組において、データ書込時、ビット線ドライバおよびコモン線ドライバの一方が電流を供給し、他方が電流を放出する。
【発明の効果】
【００１８】
コモン線を２列のメモリセルにより共有することにより、コモン線の数およびコモン線ドライバの数を低減することができる。応じて、メモリセルのサイズを低減でき、またドライバ全体の占有面積も低減することができる。
【００１９】
また、１つの実施の形態において、ビット線ドライバおよびコモン線ドライバを対向して配置することにより、ドライバのピッチ条件を緩和することができ、また、ドライバ配置領域のレイアウト面積を低減することができる。
【発明を実施するための最良の形態】
【００２０】
［実施の形態１］
図１は、この発明の実施の形態１に従う磁気抵抗性記憶装置の要部の構成を示す図である。図１において、メモリセルアレイ１において、メモリセルＭＣ（ＭＣ０、ＭＣ１）が行列状に配列される。メモリセルＭＣ（ＭＣ０、ＭＣ１）は、それぞれ、データを記憶する可変磁気抵抗素子（ＭＴＪ素子）ＶＲと、この可変磁気抵抗素子ＶＲを選択するアクセストランジスタＡＴを含む。以下の説明において、可変磁気抵抗素子は、ＭＴＪ素子とこのＭＴＪ素子を支持するストラップ配線ならびに上部および下部の電極を含むものとする。ＭＴＪ素子は、固定層、自由層およびこれらの間のバリア層で構成される素子を参照する。
【００２１】
メモリセルの各列に対応してビット線ＢＬ（ＢＬ＜０＞−ＢＬ＜３＞）が配設され、各ビット線には、対応の列のメモリセルが接続される。ビット線ＢＬ（ＢＬ＜０＞−ＢＬ＜３＞）と平行にコモン線ＣＬ（ＣＬ＜０＞，ＣＬ＜１＞）が配置される。コモン線ＣＬは、２列に配列されるメモリセルに対して共通に設けられる。したがって、隣接するビット線対（ＢＬ＜０＞，ＢＬ＜１＞：ＢＬ＜２＞，ＢＬ＜３＞）に対し、１つのコモン線ＣＬ（ＣＬ＜０＞：ＣＬ＜１＞）が配設される。メモリセルＭＣは、この対応のビット線とコモン線との間に、可変磁気抵抗素子ＶＲおよびアクセストランジスタＡＴが直列に接続される。
【００２２】
コモン線ＣＬを、２列のメモリセルで共有するように配設することにより、コモン線の数が低減され、配線レイアウト面積を低減することができる。また、コモン線ＣＬの数が低減されるため、行方向においてメモリセルを高密度で配置することができ、行方向におけるメモリサイズを低減することができる。
【００２３】
メモリセル行それぞれに対応して、２つのワード線ＷＬ（ＷＬ＜ｎ＞，ＷＬ＜ｎ＋１＞）が配設される。各メモリセル行に配列されるワード線対は、対応の行のメモリセルに交互に接続される。このメモリセルの各行において、交互に異なるワード線に接続される構成を、以下、「交互配置型セル構造」と称す。２つの隣接セル列のメモリセルＭＣ０およびＭＣ１により、１つのメモリユニットＭＵ（ＭＵ０，ＭＵ１）が配置され、対応の行のワード線選択時、メモリユニットＭＵにおいて１つのメモリセルが選択されて、ビット線およびコモン線の間に電流が流れる経路を形成する。
【００２４】
メモリセルアレイ１において、さらに、メモリセル列それぞれに対応してダミーセルＤＭ（ＤＭＨ，ＤＭＬ）が設けられる。ビット線対の間に配置されるダミーセルユニットＤＵ（ＤＵ０，ＤＵ１）において、高抵抗状態のダミーセルＤＭＨと低抵抗状態のダミーセルＤＭＬが配置される。これらのダミーセルＤＭＨおよびＤＭＬは、メモリセルＭＣと同じ構成を有し、その可変磁気抵抗素子の抵抗状態が、高抵抗状態および低抵抗状態に、それぞれ固定的に設定される。
【００２５】
このダミーセル行に対応して、参照ワード線ＲＷＬ０およびＲＷＬＥが設けられる。参照ワード線ＲＷＬ０およびＲＷＬＥには、対応のダミーセル行のダミーセルが交互に接続される。ダミーセルユニットＤＵ（ＤＵ０，ＤＵ１）においては、高抵抗状態のダミーセルＤＭＨおよび低抵抗状態のダミーセルＤＭＬが配置され、同一行の隣接するダミーセルユニット間で、高抵抗状態のダミーセルＤＭＨおよび低抵抗状態のダミーセルＤＭＬの位置が異なる。参照ワード線ＲＷＬＯには、高抵抗状態のダミーセルおよび低抵抗状態のダミーセルが各ダミーセルユニットにおいて交互に接続され、参照ワード線ＲＷＬＥにおいて、低抵抗状態のダミーセルＤＭＬおよび高抵抗状態のダミーセルＤＭＨがダミーセルユニット毎に交互に接続される。
【００２６】
ワード線および参照ワード線を選択するために、上側Ｘデコード回路２ｕおよび下側Ｘデコード回路２ｄが設けられる。これらのＸデコード回路２ｕおよび２ｄには、行アドレス信号ＲＡが与えられる。上側Ｘデコード回路２ｕは、奇数ワード線ＷＬ＜ｎ＋１＞および参照ワード線ＲＷＬＥをアドレス信号ＲＡに従って選択し、下側デコード回路２ｄは、偶数ワード線ＷＬ＜ｎ＞および参照ワード線ＲＷＬＯをアドレス信号ＲＡに従って選択する。
【００２７】
ワード線ＷＬ＜ｎ＞およびＷＬ＜ｎ＋１＞それぞれに対応して、ワード線ドライバ３ｎおよび３（ｎ＋１）が、メモリセルアレイ１の両側に対向して配置される。同様に、参照ワード線ＲＷＯおよびＲＷＬＥに対しても、参照ワード線ドライバ４ｏおよび４ｅが、メモリセルアレイ１に関して対向して配置される。これらのワード線ドライバ３ｎ、３（ｎ＋１）、４ｅ、および４ｏは、それぞれ対応のＸデコード回路２ｕおよび２ｄからのワード線選択信号に従って対応のワード線を選択状態に駆動する。
【００２８】
各メモリセル行に対応してワード線対が配置され、応じて、ワード線ピッチが小さくされる。しかしながら、ワード線ドライバ３ｎ，３（ｎ＋１）および参照ワード線ドライバ４ｏおよび４ｅを、メモリセルアレイ１の両側に交互に配置することにより、ワード線ドライバおよび参照ワード線ドライバのピッチ条件を緩和でき、余裕を持って各ワード線に対してワード線ドライバを配置することができる。
【００２９】
また、メモリセルアレイ１において、２列のメモリセルに対応してコモン線ＣＬを配置しており、メモリセルユニットＭＵの行方向の長さが短くなり、応じてメモリセルサイズを低減できる。また、メモリセルアレイ１の行方向についての長さが短くなり、ワード線ＷＬの長さが短くなり、高速で、ワード線を選択状態へ駆動することができる。また、メモリセルアレイ１の行方向についての両側にＸデコード回路およびワード線ドライバを配置することにより、以下の効果が得られる。すなわち、後に説明するように、メモリセルアレイ１の列方向の両側に、データの書込／読出に関連する回路部分（ライトドライバおよびセンスアンプ回路）を配置して、メモリアレイ周辺部の空き領域を低減できる。応じて、効率的に、メモリセルアレイの周辺回路を配置することができ、面積利用効率の観点から周辺回路の配置を最適化することができる。
【００３０】
上側Ｘデコード回路２ａおよび下側Ｘデコード回路２ｄにおいて、一方が、ワード線ＷＬを選択するとき、他方は、参照ワード線ＲＷＬを選択する。したがって、対をなすビット線において、一方にメモリセルとコモン線の間にメモリセルを介して電流が流れる経路が形成され、他方のビット線とコモン線との間に、ダミーセルを介して電流が流れる経路が形成される。したがって、データ読出時、対をなすビット線に相補データが読出されるため、差動信号により、ノイズの影響が抑制された高速読出を実現することができる。
【００３１】
メモリセルアレイ１の一方側に、ビット線ＢＬ＜０＞−ＢＬ＜３＞それぞれに対応してビット線ドライバＢＤＲ０−ＢＤＲ３が設けられる。メモリセルアレイ１の他方側に、コモン線ＣＬ＜０＞およびＣＬ＜１＞それぞれに対応して、コモン線ドライバＣＤＲ１およびＣＤＲ２が設けられる。ビット線ドライバＢＤＲ０−ＢＤＲ３は、Ｙデコード回路５からの書込列選択信号ＷＣＳＬ＜ｍ＞に従って活性化され、書込データに従って対応のビット線を駆動する。ビット線ドライバＢＤＲ０およびＢＤＲ１には、書込ドライバＷＤＲ０からの内部書込データＷＤＢＢ＜０＞が与えられ、ビット線ドライバＢＤＲ２およびＢＤＲ３には、書込ドライバＢＷＤＲ１からの書込データＷＤＢＢ＜１＞が与えられる。
【００３２】
コモン線ドライバＣＤＲ０およびＣＤＲ１は、Ｙデコード回路５からの書込列選択信号ＷＣＳＬ＜ｍ＞に従って活性化されて、活性化時、それぞれ、書込ドライバＷＤＲ０およびＷＤＲ１からの内部書込データＷＤＢＳ＜０＞およびＷＤＢＳ＜１＞に従って対応のコモン線を駆動する。
【００３３】
このメモリセルアレイ１の両側に対向してビット線ドライバＢＤＲ０−ＢＤＲ３とコモン線ドライバＣＤＲ０およびＣＤＲ１を交互に配置することにより、それぞれ、ビット線ピッチおよびコモン線ピッチでこれらのビット線ドライバおよびコモン線ドライバを配置することができ、余裕をもってビット線ドライバおよびコモン線ドライバを配置することができる。
【００３４】
ビット線ドライバＢＤＲ０−ＢＤＲ３およびコモン線ドライバＣＤＲ０、ＣＤＲ１は、非活性化時（非選択時）、出力ハイインピーダンス状態である。従って、データ読出時、コモン線ＣＬ０、ＣＬ１を接地電圧レベルに維持するために、コモン線ＣＬ０、ＣＬ１それぞれに対応してプリチャージゲートＰＧ０、ＰＧ１が設けられる。これらのプリチャージゲートＰＧ０、ＰＧ１は、センスアンプ活性化信号ＳＡＥの活性化時、導通して、対応のコモン線ＣＬ０、ＣＬ１を接地電圧レベルに維持する。従って、データ読出時においては、メモリセルアレイ１のコモン線はすべて接地電圧レベルに維持される。
【００３５】
データ読出のために、さらに、ビット線ＢＬ＜０＞−ＢＬ＜３＞それぞれに対応して、Ｙデコード回路５からの読出列選択信号ＲＣＳＬ＜ｍ＞に従って導通する読出列選択ゲートＣＳＧ０−ＣＳＧ３が設けられる。読出列選択ゲートＣＳＧ０およびＣＳＧ１は、導通時、それぞれビット線ＢＬ＜０＞およびＢＬ＜１＞を、内部読出データ線ＯＬ０およびＢＯＬ０にそれぞれ接続する。読出列選択ゲートＣＳＧ２およびＣＳＧ３は、導通時、それぞれ、ビット線ＢＬ＜２＞およびＢＬ＜３＞を、内部読出データ線ＯＬ１およびＢＯＬ１に接続する。したがって、データの書込および読出時においては、２ビットのデータが並列に書込まれ、読出される。
【００３６】
内部読出データ線ＯＬ０およびＢＯＬ０に対応して切換回路ＳＷ０が設けられ、内部読出データ線ＯＬ１およびＢＯＬ１に対しては切換回路ＳＷ１が設けられる。これらの切換回路ＳＷ０およびＳＷ１は、行アドレスビットＲＡ０に従って、内部で、内部読出データ線の経路を切換える。これにより、ダミーセルに接続するビット線を内部読出データ線において短絡する。
【００３７】
これらの切換回路ＳＷ０およびＳＷ１それぞれに対して、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１が設けられる。センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１の各々の一方のセンスノードが短絡される。データ読出時、高抵抗状態のダミーセルおよび低抵抗状態のダミーセルが並行して選択される。切換回路ＳＷ０およびＳＷ１によりこれらの高抵抗状態のダミーセルおよび低抵抗状態のダミーセルに対する電流供給経路を短絡することにより、これらの高抵抗状態のダミーセルおよび低抵抗状態のダミーセルを流れる電流の平均電流を生成して、メモリセルの読出電流に対する参照電流として利用する。
【００３８】
センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１は、その構成は後に詳細に説明するが、カレントミラー回路を含み、各々、メモリセルを流れる電流を参照電流と比較し、その比較結果に応じた信号を内部読出データＲＯＵＴ＜０＞およびＲＯＵＴ＜１＞として生成する。
【００３９】
メモリセルアレイ１の一方側にビット線ドライバ、書込ドライバおよびセンスアンプ回路を配置することにより、効率的にメモリセルアレイ１の周辺部の面積を利用して、周辺回路を配置することができる。
【００４０】
図２は、図１に示す磁気抵抗性記憶装置のデータ書込の動作を示すタイミング図である。図２においては、１ビットのデータを書込む動作について示す。図１に示す構成においては、実際には、２ビットのデータが、並行して書込まれる。
【００４１】
図２においては、ビット線の電流波形ｉＢＬを示しており、非選択時、ビット線には電流は流れず、ビット線電流ｉＢＬの電流値は０である。
【００４２】
時刻ｔ１ａにおいて、データ書込指示とともに、書込データＤＡＴＡ＜０＞が、Ｈレベルに設定され、応じて書込ドライバＷＤＲ０からの内部書込データＷＤＢＳ＜０＞は、Ｌレベルに設定される。一方、書込ドライバＢＷＤＲ０が生成する内部書込データＷＤＢＢ＜０＞は、書込データＤＡＴＡ＜０＞に従ってＨレベルに設定される。
【００４３】
時刻ｔ２ａにおいて、行アドレス信号ＲＡに従って、下側Ｘデコード回路２ｄが、ワード線ＷＬ＜ｎ＞を指定する行選択信号を生成し、ワード線ドライバ３ｎが、ワード線ＷＬ＜ｎ＞を選択状態のＨレベルへ駆動する。応じて、メモリセルユニットＭＵ０において、メモリセルＭＣ０のアクセストランジスタＡＴが導通し、ビット線ＢＬ＜０＞とコモン線ＣＬ＜０＞の間に電流が流れる経路が形成される。
【００４４】
この行選択動作と並行して、Ｙデコード回路５が、データ書込指示と列アドレス信号ＣＡに従って書込列選択信号ＷＣＳＬ＜ｍ＞を選択状態へ駆動し、コモン線ドライバＣＤＲ０およびビット線ドライバＢＤＲ０が活性化される。これにより、ビット線ＢＬ＜０＞がＨレベルに駆動され、コモン線ＣＬ＜０＞がＬレベルに駆動される。応じて、ビット線ＢＬ＜０＞からメモリセルＭＣ０を介してコモン線ＣＬ＜０＞に電流が流れ、可変磁気抵抗素子（ＭＴＪ素子）ＶＲの抵抗値が、その注入電流により設定される。
【００４５】
このとき、ビット線ドライバＢＤＲ１も、並行して活性化され、内部書込データＷＤＢＢ＜０＞に従って、ビット線ＢＬ＜１＞をＨレベルに駆動する。しかしながら、ワード線ＷＬ＜ｎ＋１＞は、非選択状態であり、メモリセルユニットＭＵ０においてメモリセルＭＣ１のアクセストランジスタは非導通状態であり、メモリセルユニットＭＵ０内のメモリセルＭＣ１へのデータの書込は、行なわれない。
【００４６】
メモリセルユニットＭＵ１においても、内部書込データＷＤＤＢ＜１＞に従って、メモリセルユニットＭＵ０と同様の動作が行われる。
【００４７】
このデータ書込時においては、参照ワード線ＲＷＬＯおよびＲＷＬＥは、常時、非選択状態に維持され、また読出列選択信号ＲＣＳＬ＜ｍ＞も、非選択状態（Ｌレベル）に維持される。
【００４８】
時刻ｔ３ａにおいてデータの書込が完了すると、下側Ｘデコード回路２ｄが非活性化され、ワード線ＷＬ＜ｎ＞が非選択状態へ駆動される。同様に、Ｙデコード回路５も非活性化され、書込列選択信号ＷＣＳＬ＜ｍ＞も非選択状態へ駆動される。応じて、ビット線ドライバＢＤＲ０が非活性化されて、ビット線ＢＬ＜０＞への電流供給が停止される。同様、コモン線ドライバＣＤＲ０も非活性化される。
【００４９】
時刻ｔ１ｂにおいて、次のデータの書込サイクルが始まる。この場合、データＤＡＴＡ＜０＞は、Ｌレベルである。
【００５０】
時刻ｔ２ｂにおいて、上側Ｘデコード回路２ｕにより、行アドレス信号ＲＡに従ってワード線ＷＬ＜ｎ＋１＞が指定され、ワード線ドライバ３（ｎ＋１）により、ワード線ＷＬ＜ｎ＋１＞が選択状態へ駆動される。
【００５１】
このワード線選択動作と並行して、Ｙデコード回路５からの書込列選択信号ＷＣＳＬ＜ｍ＞が再び選択状態へ駆動され、ビット線ドライバＢＤＲ１およびコモン線ドライバＣＤＲ０が活性化される。いま、書込ドライバＷＤＲ０からの内部書込データＷＤＢＳ＜０＞がＨレベルであり、書込ドライバＢＷＤＲ０からの内部書込データＷＤＢＢ＜０＞はＬレベルである。したがって、この場合には、コモン線ＣＬ＜０＞からビット線ＢＬ＜１＞に電流が流れ、メモリユニットＭＵ０においてメモリセルＭＣ１にデータ“０”が書込まれる。メモリセルユニットＭＵ０において、メモリセルＭＣ０はアクセストランジスタＡＴが非導通状態であり、コモン線ＣＬ＜０＞からビット線ＢＬ＜０＞には電流は流れない。
【００５２】
このとき、また、ビット線ドライバＢＤＲ３とコモン線ドライバＣＤＲ１により、メモリユニットＭＵ１においてもメモリセルＭＣ１に対するデータの書込が並行して行なわれる。
【００５３】
時刻ｔ３ｂにおいてデータの書込が完了し、ワード線ＷＬ＜ｎ＋１＞および書込列選択信号ＷＣＳＬ＜ｍ＞が非選択状態へ駆動され、ビット線ドライバおよびコモン線ドライバが非活性化され、ビット線ＢＬ＜１＞に対する電流供給が、停止される。
【００５４】
したがって、隣接する２列のメモリセルに対し共通にコモン線を配置しても、このコモン線を共有するメモリセルを異なるワード線により選択することにより、正確に、データの書込を行なうことができる。
【００５５】
図３は、図１に示す磁気抵抗性記憶装置のデータ読出時の動作を示すタイミング図である。図３においても、１ビットのデータの読出を示す。
【００５６】
時刻ｔ１ａにおいて、データ読出指示に従って、センスアンプ活性化信号ＳＡＥが活性化され、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１が応じて活性化される。これにより、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１が、それぞれ、電流を、内部読出データ線へ供給する。
【００５７】
また、プリチャージゲートＰＧ０およびＰＧ１が導通し、コモン線ＣＬ０およびＣＬ１が接地電圧レベルに維持される。
【００５８】
時刻ｔ２ａにおいて、行および列選択動作が行なわれ、下側Ｘデコード回路２ｄにより、ワード線ＷＬ＜ｎ＞が指定され、ワード線ドライバ３ｎにより、ワード線ＷＬ＜ｎ＞が選択状態へ駆動される。応じて、メモリユニットＭＵ０においてメモリセルＭＣ０が選択される。メモリユニットＭＵ０においてメモリセルＭＣ１は、非選択状態である。
【００５９】
また、上側Ｘデコード回路２ｕおよびダミーワード線ドライバ４ｅにより、参照ワード線ＲＷＬＥが選択状態へ駆動され、ダミーセルユニットＤＵ０においてダミーセルＤＭＬのアクセストランジスタが導通し、ビット線ＢＬ＜１＞とコモン線ＣＬ＜１＞の間に電流が流れる経路を形成する。このとき、また、ダミーセルユニットＤＵ１においても、ダミーセルＤＭＨのアクセストランジスタが導通し、ビット線ＢＬ＜３＞とコモン線ＣＬ＜１＞の間に電流が流れる経路が形成される。
【００６０】
データ読出指示および列アドレス信号ＣＡに従って、Ｙデコード回路５から読出列選択信号ＲＣＳＬ＜ｍ＞が選択状態へ駆動され、読出列選択ゲートＣＳＧ０−ＣＳＧ３が導通する。これにより、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１からの電流が、ビット線ＢＬ＜０＞−ＢＬ＜３＞へ供給される。
【００６１】
ビット線ＢＬ＜０＞には、メモリユニットＭＵ０のメモリセルＭＣ０が接続される。一方、ビット線ＢＬ＜１＞には、ダミーセルＤＭＬが接続される。同様、ビット線ＢＬ＜２＞には、メモリセルユニットＭＵ１のメモリセルＭＣ０が接続され、ビット線ＢＬ＜２＞とコモン線ＣＬ＜１＞との間に電流が流れる経路を形成する。ビット線ＢＬ＜３＞には、ダミーセルユニットＤＵ１のダミーセルＤＭＨが接続し、ビット線Ｂｌ＜３＞とコモン線ＣＬ＜１＞との間に電流が流れる経路を形成する。
【００６２】
切換回路ＳＷ０およびＳＷ１が、行アドレスビットＲＡ０に従って、ビット線ＢＬ＜１＞およびＢＬ＜３＞が接続する内部読出データ線ＲＤＢＢ＜０＞およびＲＤＢＢ＜１＞を短絡する。高抵抗状態のダミーセルＤＭＨおよび低抵抗状態のダミーセルＤＭＬに対し、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１から電流が供給される。これらのダミーセルＤＭＬおよびＤＭＨを流れる電流の平均電流が、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１各々において参照電流として利用され、メモリセルを介して流れるビット線電流との比較が行われる。ここで、図３においては、ビット線電流ｉＢＬ＜０＞およびｉＢＬ＜１＞を代表的に示す。
【００６３】
この平均電流の生成態様については、後に詳細に説明する。簡単に言うと、２つのセンスアンプ回路Ｓ／Ａ０およびＳ／Ａ１によりダミーセルＤＭＬおよびＤＭＨに対して電流が供給される。従って、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１各々は、ダミーセルＤＭＨおよびＤＭＬを流れる電流の合計の１／２倍の電流を供給する。これにより、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１は、高抵抗状態および低抵抗状態のメモリセルをそれぞれ流れる電流の平均電流を生成して参照電流として利用することができる。
【００６４】
このビット線電流の差に応じて、センスアンプ回路Ｓ／Ａ０の出力データＲＯＵＴ＜０＞が確定する。図３においては、Ｈデータを読出す場合の動作波形を示す。これと並行して、図示しない出力データＲＯＵＴ＜１＞も選択メモリセルの記憶データに従ってその状態が確定する。
【００６５】
時刻ｔ４ａにおいてデータ読出が完了し、ワード線ＷＬ＜ｎ＞、参照ワード線ＲＷＬＥ、および読出列選択信号ＲＣＳＬ＜ｍ＞が、非選択状態へ駆動される。応じて、読出列選択ゲートＣＳＧ０−ＣＳＧ３が非導通状態となり、ビット線への電流供給は停止される。したがって、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１において、メモリセル電流および参照電流の差がなくなり、出力信号はＬレベルとなる。
【００６６】
続いて、センスアンプ活性化信号ＳＡＥが非活性化され、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１が非活性化され、また、プリチャージゲートＰＧ０およびＰＧ１も非導通状態となる。
【００６７】
時刻ｔ１ｂにおいて再び、次のデータの読出サイクルが始まり、センスアンプ活性化信号ＳＡＥが活性化される。応じて、プリチャージゲートＰＧ０およびＰＧ１が導通し、コモン線ＣＬ＜０＞およびＣＬ＜１＞が再び接地電圧レベルに駆動される。また、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１が活性化され、内部読出データ線に対して電流を供給する。
【００６８】
時刻ｔ２ｂにおいて、行および列選択動作が行なわれ、ワード線ＷＬ＜ｎ＋１＞が選択状態へ駆動される。この場合、メモリユニットＭＵ０およびＭＵ１において、メモリセルＭＣ１が選択され、ビット線ＢＬ＜１＞とコモン線ＣＬ＜０＞の間にメモリセルを介して電流が流れる経路が形成される。また、ビット線ＢＬ＜３＞とコモン線ＣＬ＜１＞の間にメモリセルを介して電流が流れる経路が形成される。
【００６９】
このとき、参照ワード線ＲＷＬＯがダミーワード線ドライバ４ｏにより選択状態へ駆動される。応じて、ダミーセルユニットＤＵ０およびＤＵ１それぞれにおいて、ダミーセルＤＭＨおよびＤＭＬが選択される。応じて、ダミーセルＤＭＨを介してビット線ＢＬ＜０＞とコモン線ＣＬ＜０＞との間に電流が流れる経路が形成される。また、ビット線ＢＬ＜２＞とコモン線ＣＬ＜１＞との間にダミーセルＤＭＬを介して電流が流れる経路が形成される。
【００７０】
このとき、また、読出列選択ゲートＣＳＧ０−ＣＳＧ３が導通し、各ビット線ＢＬ＜０＞−ＢＬ＜３＞に、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１からの電流が供給される。
【００７１】
切換回路ＳＷ０およびＳＷ１は、行アドレスビットＲＡ０に従って、ビット線ＢＬ＜０＞に接続する内部読出データ線ＲＤＢ＜０＞およびビット線ＢＬ＜２＞に接続する内部読出データ線ＲＤＢ＜１＞を短絡する。
【００７２】
したがって、ビット線ＢＬ＜０＞およびＢＬ＜２＞には、参照電流が流れ、ビット線ＢＬ＜１＞およびＢＬ＜３＞には、メモリセルの記憶データに応じた電流が流れる。
【００７３】
これらのメモリセルを流れるビット線電流およびダミーセルを介して流れる電流の平均電流に従って、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１の出力信号ＲＯＵＴ＜０＞が時刻ｔ３ｂにおいて変化し、その電圧レベルがＨレベルとなる。
【００７４】
時刻ｔ４ｂにおいて、データ読出が完了し、ワード線ＷＬ＜ｎ＋１＞および参照ワード線ＲＷＬＯが非選択状態へ駆動され、また読出列選択ゲートＲＣＳＬ＜ｍ＞も非選択状態へ駆動される。応じて、ビット線に対する電流供給が停止され、ビット線電流ｉＢＬ＜０＞およびｉＢＬ＜１＞が、０となる。また、このとき、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１において、メモリセル電流および参照電流の差が生じず、その出力データＲＯＵＴ＜０＞およびＲＯＵＴ＜１＞も、接地電圧レベルとなる。
【００７５】
上述の様に、データ読出時において、コモン線を共有するメモリセルに接続するビット線に相補データを読出し、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１各々で差動増幅を行なうことにより、微小振幅の信号を検知し高速で内部読出データを生成することができる。また、ビット線対において、ビット線電流にノイズが発生しても、このノイズは、同相のノイズであり、差動増幅動作により相殺される。これにより、ノイズの影響を受けることなく、正確にメモリセルの記憶データを読出すことができる。
【００７６】
図４は、図１に示す切換回路ＳＷ０およびＳＷ１ならびにセンスアンプ回路Ｓ／Ａ０およびＳ／Ａ１の構成を概略的に示す図である。図４において、切換回路ＳＷ０は、行アドレスビットＲＡ０および／ＲＡ０に従って内部読出データ線ＯＬ０をセンスノードＳＩＯおよび／ＳＩＯへ接続するトランスファゲートＮＴ１およびＮＰ２と、行アドレスビット／ＲＡ０およびＲＡ０それぞれに従って、内部読出データ線ＢＯＬ０をセンスノードＳＩ０および／ＳＩ０に結合するトランスファゲートＮＴ３およびＮＴ４を含む。
【００７７】
行アドレスビットＲＡ０および／ＲＡ０は、相補のアドレスビットであり、トランスファゲートＮＴ１およびＮＴ２の一方が導通し、また、トランスファゲートＮＴ３およびＮＴ４の一方が導通する。
【００７８】
切換回路ＳＷ１は、同様、トランスファゲートＮＴ５−ＮＴ８を含む。トランスファゲートＮＴ５は、行アドレスビットＲＡ０に従って、内部読出データ線ＯＬ１を、センスノードＳＩ１に結合する。トランスファゲートＮＰ６は、補の行アドレスビット／ＲＡ０に従って内部読出データ線ＯＬ１を補のセンスノード／ＳＩ１に結合する。トランスファゲートＮＴ７は、補の行アドレスビット／ＲＡ０に従って内部読出データ線ＢＯＬ１を、センスノードＳＩ１に結合する。トランスファゲートＮＴ８は、行アドレスビットＲＡ０に従ってこの内部読出データ線ＢＯＬ１をこのセンスノード／ＳＩ１に結合する。
【００７９】
図４に示す切換回路ＳＷ０およびＳＷ１において、トランスファゲートＮＴ１−ＮＴ８は、各々、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成されるように示す。しかしながら、これらのトランスファゲートは、ＣＭＯＳトランスミッションゲートで構成されてもよい。
【００８０】
センスノード／ＳＩ０および／ＳＩ１が短絡される。内部読出データ線ＢＯＬ０およびＢＯＬ１またはＯＬ０およびＯＬ１に、切換回路ＳＷ０およびＳＷ１により、ダミーセルが接続される内部読出データ線が、補のセンスノード／ＳＩ０および／ＳＩ１にそれぞれ接続される。
【００８１】
センスアンプ回路Ｓ／Ａ０は、電流源ＣＵＲ００およびＣＵＲ０１と、差動アンプＤＦＡ０を含む。電流源ＣＵＲ００およびＣＵＲ０１は、センスアンプ活性化信号ＳＡＥの活性化時、それぞれ、センスノードＳＩ０および／ＳＩ０に、電流を供給する。差動アンプＤＦＡ０は、センスアンプ活性化信号ＳＡＥの活性化時、電流源ＣＵＲ００およびＣＵＲ０１の流す電流を差動増幅した後、電流／電圧変換を行なって内部読出データＲＯＵＴ＜０＞を生成する。
【００８２】
センスアンプ回路Ｓ／Ａ１も、電流源ＣＵＲ１ＯおよびＣＵＲ１１と、差動アンプＤＦＡ１とを含む。電流源ＣＵＲ１０およびＣＵＲ１１は、センスアンプ活性化信号ＳＡＥの活性化時、それぞれセンスノードＳＩ１および／ＳＩ１に電流を供給する。差動アンプＤＦＡ１が、センスアンプ活性化信号ＳＡＥの活性化時、電流源ＣＲ１０およびＣＲ１１を流れる電流を差動増幅し、電流／電圧変換を行なって内部読出データＲＯＵＴ＜１＞を生成する。
【００８３】
内部読出データ線ＯＬ０およびＯＬ１は、図１に示すビット線ＢＬ＜０＞およびＢＬ＜２＞に接続され、内部読出データ線ＢＯＬ０およびＢＯＬ１が、図１に示すビット線ＢＬ＜１＞およびＢＬ＜３＞に接続される。図１に示すワード線ＷＬ＜ｎ＞が選択されるときには、ビット線ＢＬ＜０＞および＜２＞にメモリセルに対する電流が流れ、ビット線ＢＬ＜１＞およびＢＬ＜３＞には、ダミーセルに対する電流が流れる。この場合、行アドレスビットＲＡ０がＨレベルであり、内部読出データ線ＯＬ０およびＯＬ１をセンスノードＳＩ０およびＳＩ１にそれぞれ結合し、補の内部読出データ線ＢＯＬ０およびＢＯＬ１を、補のセンスノード／ＳＩ０および／ＳＩ１に結合する。
【００８４】
逆に、図１に示すワード線ＷＬ＜ｎ＋１＞が選択されるときには、ビット線ＢＬ＜０＞およびＢＬ＜２＞にダミーセルに対する電流が流れ、ビット線ＢＬ＜１＞およびＢＬ＜３＞にメモリセルに対する電流が流れる。この場合には、行アドレスビットＲＡ０がＬレベルであり、内部読出データ線ＯＬ０およびＯＬ１を補のセンスノード／ＳＩ０および／ＳＩ１に結合し、内部読出データ線ＢＯＬ０およびＢＯＬ１を、それぞれ、センスノードＳＩ０およびＳＩ１に結合する。
【００８５】
なお、参照ワード線ＲＷＬＯおよびＲＷＬＥの選択も、同様、データ読出時、行アドレスビットＲＡ０に従って行なわれる。
【００８６】
図５は、図４に示すセンスアンプ回路Ｓ／Ａ０およびＳ／Ａ１の構成の一例を示す図である。センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１は、同一構成を有するため、図５においては、１つのセンスアンプ回路Ｓ／Ａ０の構成を代表的に示す。
【００８７】
図５において、センスアンプ回路Ｓ／Ａ０は、センスアンプ活性化信号／ＳＡＥの活性化時電源ノードＶｄｄと内部ノードＮＤ１０とを接続するＰチャネルＭＯＳトランジスタＰＴ１０と、センスアンプ活性化信号ＳＡＥの活性化に従って内部ノードＮＤ１７を接地ノードに結合するＮチャネルＭＯＳトランジスタＮＴ１６を含む。ここで、電源ノードとその供給する電源電圧を同一の参照符号で示す。
【００８８】
これらのＭＯＳトランジスタＰＴ１０およびＮＴ１６により、センスアンプ活性化信号ＳＡＥの活性化時、センスアンプ回路Ｓ／Ａ１が活性化される。ここで、センスアンプ活性化信号ＳＡＥおよび／ＳＡＥは、互いに相補な信号であり、活性化時、それぞれＨレベルおよびＬレベルとなる。
【００８９】
電流源ＣＵＲ００は、内部ノードＮＤ１０とセンスノードＳＩ０の間に接続されるＰチャネルＭＯＳトランジスタＰＴ１１およびＮチャネルＭＯＳトランジスタＮＴ１０を含む。ＭＯＳトランジスタＰＴ１１は、そのゲートがノードＮＤ１１に接続される。ＭＯＳトランジスタＮＴ１０は、そのゲートに基準電圧Ｖｒｅｆを受け、ノードＮＤ１１からセンスノードＳＩ０に流れる電流を制限する。
【００９０】
電流源ＣＵＲ０１は、ノードＮＤ１０と補のセンスノード／ＳＩ０の間に接続されるＰチャネルＭＯＳトランジスタＰＴ１６およびＮチャネルＭＯＳトランジスタＮＴ１５を含む。ＭＯＳトランジスタＰＴ１６は、そのゲートがノードＮＤ１６に接続される。ＭＯＳトランジスタＮＴ１５は、そのゲートに基準電圧Ｖｒｅｆを受け、ソースフォロアモードで動作して、センスノード／ＳＩ０の電圧レベルを規定する。
【００９１】
差動アンプＤＦＡ０は、動作時、ＭＯＳトランジスタＰＴ１１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＰＴ１２およびＰＴ１３と、動作時、ＭＯＳトランジスタＰＴ１６とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＰＴ１４およびＰＴ１５を含む。ＭＯＳトランジスタＰＴ１２は、差動アンプ電源ノードＶＣＣとノードＮＤ１２の間に接続される。ＭＯＳトランジスタＰＴ１３は、電源ノードＶＣＣとノードＮＤ１３の間に接続される。ＭＯＳトランジスタＰＴ１５が電源ノードＶＣＣとノードＮＤ１５の間に接続されて、ＭＯＳトランジスタＰＴ１４が電源ノードＶＣＣとノードＮＤ１４の間に接続される。このＭＯＳトランジスタＰＴ１３およびＰＴ１４のドレインノードを交差させることにより、電流差動増幅動作を高速化する。
【００９２】
この差動アンプＤＦＡ０は、さらに、ＭＯＳトランジスタＰＴ１２からの電流を受けるＮチャネルＭＯＳトランジスタＮＴ１１と、ＭＯＳトランジスタＰＴ１４からの電流を受けるＮチャネルＭＯＳトランジスタＮＴ１２と、ＭＯＳトランジスタＰＴ１３からの電流を受けるＮチャネルＭＯＳトランジスタＮＴ１３と、ＰチャネルＭＯＳトランジスタＰＴ１５からの電流を受けるＮチャネルＭＯＳトランジスタＮＴ１４を含む。
【００９３】
ＭＯＳトランジスタＮＴ１１は、ノードＮＤ１２とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１２に接続される。ＭＯＳトランジスタＮＴ１２は、ノードＮＤ１４とノードＮＤ１７の間に接続されて、動作時、ＭＯＳトランジスタＮＴ１１とカレントミラー回路を構成する。ＭＯＳトランジスタＮＴ１４は、ノードＮＤ１５とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１５に接続される。ＭＯＳトランジスタＮＴ１３は、ノードＮＤ１３とノードＮＤ１７との間に接続されかつ動作時、ＭＯＳトランジスタＮＴ１４とカレントミラー回路を構成する。
【００９４】
この差動アンプＤＦＡ０は、さらに、プリアンプ活性化信号ＰＡＥの活性化時、ノードＮＤ１３およびＮＤ１４上の信号を増幅して内部読出信号ＳＡ０，／ＳＡ０を生成するアンプＡＭＰＰを含む。この相補読出信号ＳＡ０，／ＳＡ０により読出データＲＯＵＴ＜０＞が形成される。
【００９５】
なお、図５に示す構成において、電源ノードＶｄｄおよび電源ノードＶＣＣは、共通の電源ノードであっても良い。次に、動作について説明する。
【００９６】
相補センスアンプ活性化信号ＳＡＥおよび／ＳＡＥの非活性化時、ＭＯＳトランジスタＰＴ１０およびＮＴ１６は共に非導通状態である。センスノードＳＩ０および／ＳＩ０は、図示しないプリチャージ回路により、接地電圧レベルにプリチャージされる。したがって、ノードＮＤ１１およびＮＤ１６が、それぞれ、ＭＯＳトランジスタＮＴ１０およびＮＴ１５を介して接地電圧レベルに設定される。応じて、ノードＮＤ１３およびＮＤ１４が、それぞれ、ＭＯＳトランジスタＰＴ１３およびＰＴ１４により、電源電圧ＶＣＣレベルにプリチャージされる。
【００９７】
したがって、この初段のセンス出力Ｓｏｕｔおよび／Ｓｏｕｔは、スタンバイ時、電源電圧ＶＣＣレベルである。電源ノードＶＣＣおよびＶｄｄが、同じ電源ノードの場合には、初段センス出力Ｓｏｕｔおよび／Ｓｏｕｔは、電源電圧Ｖｄｄレベルにプリチャージされる。以下の説明においては、電源ノードＶｄｄおよびＶＣＣが別の電源ノードであるとして説明する。
【００９８】
センスアンプ活性化信号／ＳＡＥおよびＳＡＥが活性化されると、ＭＯＳトランジスタＰＴ１０およびＮＴ１６が共に導通状態となる。応じて、ノードＮＤ１０の電圧レベルが電源電圧Ｖｄｄレベルとなり、一方、ノードＮＤ１７が接地電圧レベルに駆動される。
【００９９】
センスアンプ活性化信号ＳＡＥの活性化時、メモリセルアレイ１において、メモリセルの選択動作が行なわれ、センスノードＳＩ０および／ＳＩ０が、切換回路ＳＷ０および読出列選択ゲートを介して選択列のビット線に結合される。
【０１００】
センス動作時において、ＭＯＳトランジスタＰＴ１１およびＮＴ１０を介してセンスノードＳＩ０から選択列のビット線に読出電流が供給される。このセンスノードＳＩ０へ供給される電流の上限値は、ＭＯＳトランジスタＮＴ１０のゲートに与えられる基準電圧Ｖｒｅｆにより設定される。同様、補のセンスノード、すなわち参照センスノード／ＳＩ０に対しても、ＭＯＳトランジスタＰＴ１６およびＮＴ１５により電流が供給され、参照電流が駆動される。この参照電流の上限値も、ＭＯＳトランジスタＮＴ１５により設定される。
【０１０１】
選択メモリセルが、低抵抗状態の場合には、センスノードＳＩ０を流れる電流は、参照センスノード／ＳＩ０を介して流れる電流よりも大きくなり、ＭＯＳトランジスタＰＴ１１を介して流れる電流が、ＭＯＳトランジスタＰＴ１６を介して流れる電流よりも大きくなる。ここで、以下の説明においては、説明を簡単にするために、ＰチャネルＭＯＳトランジスタＰＴ１１−ＰＴ１６のサイズ、すなわちチャネル幅Ｗとチャネル長Ｌの比、Ｗ／Ｌ、は同一とし、また、ＮチャネルＭＯＳトランジスタＮＴ１１−ＮＴ１４のサイズも同一とする。
【０１０２】
ＭＯＳトランジスタＰＴ１２は、ＭＯＳトランジスタＰＴ１１とカレントミラー回路を構成しており、ＭＯＳトランジスタＰＴ１１を介して流れる電流と同じ大きさの電流が、ＭＯＳトランジスタＰＴ１２を介して流れる。ＭＯＳトランジスタＰＴ１２からの電流がＭＯＳトランジスタＮＴ１１に供給される。同様、ＭＯＳトランジスタＰＴ１５およびＰＴ１６はカレントミラー回路を構成しており、ＭＯＳトランジスタＰＴ１６を介して流れる電流と同じ大きさの電流が、ＭＯＳトランジスタＰＴ１５を介して流れる。ＭＯＳトランジスタＰＴ１５からの電流が、ＭＯＳトランジスタＮＴ１４に供給される。
【０１０３】
ＭＯＳトランジスタＮＴ１１およびＮＴ１２がカレントミラー回路を構成しており、ＭＯＳトランジスタＮＴ１２は、ＭＯＳトランジスタＮＴ１１を介して流れる電流と同じ大きなの電流を駆動することができる。同様、ＭＯＳトランジスタＮＴ１４およびＮＴ１３もカレントミラー回路を構成しており、ＭＯＳトランジスタＮＴ１３は、ＭＯＳトランジスタＮＴ１４を介して流れる電流と同じ大きさの電流を駆動することができる。
【０１０４】
ＭＯＳトランジスタＰＴ１３からの電流は、メモリセル電流に相当する電流であり、ＭＯＳトランジスタＰＴ１４を介して流れる電流は参照電流に相当する電流である。この場合、メモリセルの読出電流は、参照電流よりも大きく、ＭＯＳトランジスタＮＴ１３は、ＭＯＳトランジスタＰＴ１３から供給される電流をすべて放電することができず、ノードＮＤ１３の電圧レベルが上昇する。一方、ＭＯＳトランジスタＮＴ１２へは、参照電流が供給され、ＭＯＳトランジスタＮＴ１２は、このＭＯＳトランジスタＰＴ１４からの供給される電流を放電する。したがってノードＮＤ１４の電圧レベルが低下する。したがって、ノードＮＤ１３は、ほぼプリチャージ状態の電源電圧ＶＣＣレベル（またはＶｄｄレベル）に維持され、ノードＮＤ１４の電位が、高速で低下する。
【０１０５】
ノードＮＤ１３およびＮＤ１４の相補信号Ｓｏｕｔおよび／Ｓｏｕｔの電位差が十分に拡大されると、プリアンプ活性化信号ＰＡＥが活性化される。応じて、差動増幅器（プリアンプ）ＡＭＰＰが相補内部信号／ＳｏｕｔおよびＳｏｕｔを差動的に増幅し、内部読出信号ＳＡＯ，／ＳＡＯを生成する。これにより、内部読出データＲＯＵＴ＜０＞が生成される。
【０１０６】
選択メモリセルが高抵抗状態の場合には、動作は、上述の説明と逆となり、センスノードＳＩ０を流れる電流が、参照センスノード／ＳＩ０を流れる電流よりも小さくなる。したがって、ノードＮＤ１４の電位レベルがノードＮＤ１３の電位レベルよりも低くなり、差動増幅器ＡＭＰＰからの内部読出データＲＯＵＴ＜０＞は、低抵抗状態のメモリセルデータの読出時と逆の論理値のデータとなる。
【０１０７】
ＭＯＳトランジスタＮＴ１０およびＮＴ１５のゲートに基準電圧Ｖｒｅｆを与え、その電流駆動力を制限するのは以下の理由による。高抵抗状態のメモリセルのビット線電位が上昇した場合、その読出電流により、メモリセルに電流が流れ、スピン注入により、可変抵抗素子（ＭＴＪ素子）の磁化状態が変化し、高抵抗状態が低抵抗状態に変化することが考えられる。この読出電流に上限値を設けることにより、メモリセルが高抵抗状態であっても、対応のビット線の電位が上昇するのを制限することができ、応じて、メモリセルのスピン注入素子の状態変化が生じるのを防止することができる。これにより、読出電流により、メモリセルの抵抗状態が変化して記憶データが変更されるというリードディスターブの問題を回避することができる。
【０１０８】
図６は、参照電流の生成態様を模式的に示す図である。図６において、センスアンプ回路Ｓ／Ａ０において、ＭＯＳトランジスタＮＴ１５＜０＞から電流Ｉ０が供給され、センスアンプ回路Ｓ／Ａ１において、ＭＯＳトランジスタＮＴ１５＜１＞により電流Ｉ１が供給される。これらの電流源のＭＯＳトランジスタＮＴ１５＜０＞およびＮＴ１５＜１＞は、同じサイズであり、同一の電流駆動特性を有している。センスノード／ＳＩ０および／ＳＩ１が共通に接続されており、同じ動作条件であり、これらの電流Ｉ０およびＩ１が等しくなる。
【０１０９】
これらのＭＯＳトランジスタＮＴ１５＜０＞およびＮＴ１５＜１＞からの電流は、抵抗値Ｒｍａｘを有する高抵抗状態のダミーセルおよび抵抗値Ｒｍｉｎを有する低抵抗状態のダミーセルを介して流れる。高抵抗値Ｒｍａｘを有するダミーセルを介して電流Ｉｍａｘが流れ、低抵抗値Ｒｍｉｎを有するダミーセルを介して、電流Ｉｍｉｎが流れる。したがって、次式が成立する：
Ｉ０＋Ｉ１＝Ｉｍａｘ＋Ｉｍｉｎ。
【０１１０】
Ｉ０＝Ｉ１から、参照電流Ｉｒｅｆとして、次式が求められる：
Ｉｒｅｆ＝Ｉ０＝Ｉ１＝（Ｉｍａｘ＋Ｉｍｉｎ）／２。
【０１１１】
したがって、参照電流として、高抵抗状態のメモリセルおよび低抵抗状態のメモリセルを介して流れる電流の中間値の電流を生成することができ、正確なデータの読出を行なうことが可能となる。
【０１１２】
図７は、メモリセルアレイ１におけるメモリセルの平面レイアウトを概略的に示す図である。図７において、ワード線ＷＬ＜０＞−ＷＬ＜５＞が、列方向において間をおいて、かつ各々Ｘ方向に直線的に延在して配置される。これらのワード線ＷＬ＜０＞−ＷＬ＜５＞は、たとえば第１ポリシリコン配線で構成される。
【０１１３】
Ｙ方向に沿って直線的に延在してかつ互いに間をおいて、ビット線ＢＬ＜０＞−ＢＬ＜３＞が配設される。これらのビット線ＢＬ＜０＞−ＢＬ＜３＞は、たとえば第２メタル配線で形成される。
【０１１４】
この平面レイアウトにおいて、ビット線ＢＬ＜０＞およびＢＬ＜１＞の間に、コモン線ＣＬ＜０＞がＹ方向に直線的に延在して配置される。また、この平面レイアウトにおいてビット線ＢＬ＜２＞およびＢＬ＜３＞の間に、コモン線ＣＬ＜１＞がＹ方向に沿って直線的に延在して配置される。コモン線ＣＬ＜０＞およびＣＬ＜１＞は、例えば第１メタル配線で形成される。
【０１１５】
ビット線ＢＬ＜０＞−ＢＬ＜３＞と平面レイアウトにおいて重なり合うように、かつＹ方向において１本置きのワード線と交差するように、活性領域ＡＲが配置される。この活性領域ＡＲは、トランジスタ形成領域であり、その表面に不純物領域が形成される。これらの活性領域ＡＲは、その周囲に素子分離膜が形成され、隣接活性領域は互いに分離される。
【０１１６】
活性領域ＡＲは、Ｘ方向において、交互に１ワード線ずれてジグザグ状に配置される。したがって、１つのワード線ＷＬ＜ｉ＞に対して設けられる活性領域ＡＲは、１つのビット線置きにＸ方向に整列して配置される。このメモリセルを形成する活性領域ＡＲを、１ワード線ピッチずらせて配置することにより、コモン線ＣＬを共有する構成において、活性領域ＡＲを効率的に配置して、対をなすビット線の一方にメモリセルの記憶部（ＭＴＪ素子）を結合し、また、アクセストランジスタ（ＡＴ）をコモン線に結合することができる。
【０１１７】
各活性領域ＡＲ上に、整列してストラップ層ＳＴＬが設けられる。このストラップ配線ＳＴＬは、ＭＴＪ素子（可変抵抗素子）の支持台であり、コモン線よりも上層の第２ポリシリコン配線でたとえば形成される。このストラップ配線ＳＴＬは、コンタクト／ビアＬＶを介して下部の第１メタル配線を介して対応の活性領域ＡＲに結合される。また、対応のワード線と交差する部分に、固定層および自由層および間のバリア層を含む可変磁気抵抗素子（ＭＴＪ素子）ＭＲが形成される。
【０１１８】
このストラップ配線ＳＴＬに隣接して、コモン線電極取出配線ＴＬが設けられ、対応のコモン線とコンタクトＣＮＴを介して活性領域が接続される。
【０１１９】
このコモン線電極取出配線ＴＬは、Ｘ方向において隣接するメモリセル（活性領域ＡＲ）により共有されるようにＸ方向に２列のメモリセル領域に渡って直線的に延在する。このコモン線電極取出配線ＴＬに関して、この取り出し配線を共有する２つのメモリセルが点対称に配置される。したがって、ビット線ＢＬ＜０＞に整列して配置されるメモリセル（活性領域ＡＲ）については、ＭＴＪ素子ＭＲの左側に、コンタクト／ビアＬＶが設けられ、右側に、コモン線電極取出配線が設けられる。一方、ビット線ＢＬ＜１＞については、ＭＴＪ素子ＭＲの左側にコモン線電極取出配線ＴＬが設けられ、右側にコンタクト／ビアＬＶが設けられる。この点対称なメモリセルのレイアウトにより、ストラップ配線のレイアウトを影響を及ぼすことなく、２列の隣接するメモリセルを共通のコモン線に接続することができる。また、同一行のメモリセルを異なるワード線に交互に接続する交互配置型セル構造を実現することができる。
【０１２０】
図８は、図７に示す線Ｌ８−Ｌ８に沿った断面構造を概略的に示す図である。図８において、メモリセルＭＣは、アクセストランジスタＡＴと、可変磁気抵抗素子ＶＲとを含む。アクセストランジスタＡＴは、ｐ型半導体基板１０表面に形成されるｎ型不純物領域１２ａおよび１２ｂと、これらの不純物領域１２ａおよび１２ｂの間の基板領域表面上に図示しないゲートで絶縁膜を介して形成されるワード線ＷＬ（ＷＬ＜１＞）を含む。隣接メモリセルの間には、素子分離膜１３が形成され、隣接メモリセルが分離される。また、コモン線との接続を示すために、ビット線とは平面図的には重ならないコモン線ＣＬを併せて示す。
【０１２１】
不純物領域１２ａは、コンタクト／ビアＬＶの一部を構成するコンタクトＣＴＡを介して中間第１メタル配線ＩＭＬに結合される。この中間第１メタル配線ＩＭＬは、コンタクト／ビアＬＶの一部を構成するビアＶＶＡを介してストラップ配線ＳＴＬに結合される。
【０１２２】
可変磁気抵抗素子ＶＲは、ストラップ配線ＳＴＬ上に形成されるＭＴＪ素子ＭＲを含む。このＭＴＪ素子ＭＲは、自由層、固定層およびその間のバリア層とを含み、ビット線ＢＬに上部電極（図示せず）が接続され、また、図示しない下部電極がストラップ配線ＳＴＬに結合される。
【０１２３】
図８においては、ワード線ＷＬ＜１＞−ＷＬ＜３＞を併せて示す。ワード線ＷＬ＜２＞は、素子分離領域１３上に形成され、ワード線ＷＬ＜３＞が、隣接行のメモリセルを構成する不純物領域の間の基板領域表面上に配置される。
【０１２４】
中間第１メタル配線ＩＭＬは、コモン線ＣＬと同一層の配線である。コモン線ＣＬは、図７に示すコモン線電極取出配線およびコンタクトＣＮＴを介して不純物領域１２ｂに電気的に接続される。図７に示すように、ビット線ＢＬの間にコモン線ＣＬが配置されており、この第１メタル配線ＩＭＬとコモン線ＣＬとの衝突は防止される。
【０１２５】
可変磁気抵抗素子ＶＲとアクセストランジスタＡＴとを、三次元的に配置することにより、メモリセルのレイアウト面積を低減することができる。また、ワード線対において、交互にワード線に対してアクセストランジスタ（メモリセル）を接続することができ、また列方向において１ワード線おきにワード線に接続されるメモリセルを配置することができ、効率的にメモリセルＭＣを配置することができる。
【０１２６】
［変更例］
図９は、この発明の実施の形態１に従う磁気抵抗性記憶装置のメモリアレイのレイアウトの変更例を示す図である。図９において、活性領域ＡＲは、Ｙ方向に整列して配置され、かつＸ方向において１ワード線ピッチずれて交互にジグザグ状に配置される。一方、ストラップ配線ＳＴＬは、Ｘ方向およびＹ方向に沿ってともに整列して配置される。
【０１２７】
したがって、ストラップ配線ＳＴＬは、各列毎に、活性領域ＡＲと重なり合うように配置され、また別の隣接するビット線においては、２つのメモリセルの活性領域に跨るように配置される。すなわち、ビット線ＢＬ＜０＞およびＢＬ＜２＞においては、ストラップ配線ＳＴＬは、活性領域ＡＲと重なり合うように配置され、ビット線ＢＬ＜１＞およびＢＬ＜３＞においては、ストラップ配線ＳＴＬは、隣接する活性領域ＡＲに跨るように配置される。
【０１２８】
ストラップ配線ＳＴＬ上には、ＭＴＪ素子ＭＲが設けられ、また、ストラップ配線ＳＴＬに対してコンタクト／ビアＬＶが形成される。
【０１２９】
各活性領域ＡＲにおいては、不純物領域が、コンタクトＣＮＴを介してコモン線ＣＬ（ＣＬ＜０＞およびＣＬ＜１＞）に接続される。したがって、各メモリセルにおいて、ストラップ配線ＳＴＬに対し、可変磁気抵抗素子（ＭＴＪ素子）に関して、左側にコンタクト／ビアＬＶが設けられ、右側にコモン線電極取り出し配線ＴＬに対するコンタクトＣＮＴが設けられる。この図９に示すメモリセルの配置の場合、Ｙ方向に沿ってＭＴＪ素子が１ワード線おきにワード線と整列して配置される。
【０１３０】
この図９に示すメモリセルアレイのレイアウトの他の構成は、図７に示すメモリセルアレイのレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３１】
図１０は、図９に示すＬ１０−Ｌ１０に沿った断面構造を概略的に示す図である。メモリセルＭＣの構成は、先の図８に示すメモリセルの断面構造と同じである。ビット線ＢＬ＜３＞に沿ったメモリセルの配置においては、ＭＴＪ素子ＭＲは、隣接ワード線ＷＬ＜１＞またはＷＬ＜３＞と整列して配置され、ストラップ配線ＳＴＬが隣接する２つの活性領域に跨って配置される。これらのワード線ＷＬ＜１＞およびＷＬ＜３＞は、それぞれ、素子分離膜１３上に形成される。なお、図１０に示す構造においても、コモン線ＣＬ＜１＞はビット線と整列していないが、コモン線ＣＬ＜１＞との接続を示すために併せて示す。
【０１３２】
メモリセルＭＣにおいて、活性領域ＡＲの一部を構成する不純物領域１２ａは、コンタクトＣＮＴを介してコモン線ＣＬ＜１＞に接続される。活性領域ＡＲの一部を構成する不純物領域１２ｂが、コンタクト／ビアＬＶの一部を構成するコンタクトＣＴＡを介して中間第１メタル配線ＩＭＬに接続される。このコンタクト／ビアＬＶのビアにより、中間第１メタル配線ＩＭＬがストラップ配線ＳＴＬに接続され、これにより、不純物領域１２ｂが、ストラップ配線ＳＴＬを介してＭＪＴ素子ＭＲに結合される。
【０１３３】
この図１０に示すメモリセルの構造の場合、図８に示すメモリセルの構造と異なり、ストラップ配線ＳＴＬが、Ｙ方向に沿った隣接するメモリセルに跨って配置される。したがって、全メモリセルＭＣおよびダミーセルについて、ストラップ配線ＳＴＬに形成されるＭＪＴ素子ＭＲに関して、左側にコンタクト／ビアＬＶ、右側にコモン線用のコンタクトＣＮＴが形成される。すなわち、ビット線ＢＬ＜０＞−ＢＬ＜３＞において、すべて、このストラップ配線（ＭＪＴ素子ＭＲ）に対するコンタクトの位置関係は同じとなる。
【０１３４】
今、製造工程において、マスクずれにより、ストラップ配線ＳＴＬの位置がずれた場合を考える。この場合、ストラップ配線ＳＴＬが、図１１に示すようにビット線ＢＬと参照ビット線ＺＢＬにおいて、ストラップ配線ＳＴＬが同一方向にずれ、応じて、ＭＴＪ素子ＭＲとコンタクト／ビアＬＶとの相対的な位置ずれは、同じとなる。
【０１３５】
したがって、センスアンプ回路Ｓ／ＡからこのメモリセルＭＣのストラップ配線ＳＴＬ（またはコンタクト／ビアＬＶ）に対する配線抵抗Ｒｍおよびセンスアンプ回路／Ｓ／Ａから参照ビット線ＺＢＬのダミーセルＤＭのストラップ配線（またはコンタクト／ビアＬＶ）に対する配線抵抗Ｒｄのマスクずれによる変動は、同じとなる。これにより、参照電流とメモリセルの読出電流のマスク位置合わせずれによる変動は相殺することができ、マスクずれによる歩留り低下を抑制することができる。
【０１３６】
また、この変更例の構成においても、メモリセルのアクセストランジスタを、Ｘ方向に沿ってジグザグ状に１ワード線分ずれて配置され、また、アクセストランジスタの上層に、ストラップ配線が配置され、メモリセル構造が３次元構造とされている。これにより、ワード線の配置に影響を及ぼすことなく交互配置型セル配置を実現することができ、また、高密度でメモリセルを配置することができる。
【０１３７】
なお、図８および図１０に示す構成において、メモリセル間は素子分離膜で分離している。しかしながら、トレンチ領域によりメモリセル分離を行なうシャロートレンチ分離（ＳＴＩ）構造が用いられてもよい。
【０１３８】
［ドライバの配置］
図１２は、図１に示すビット線ドライバおよびコモン線ドライバの平面レイアウトを概略的に示す図である。図１２を参照して、コモン線配置領域において、Ｎ型活性領域ＡＲＮ０およびＡＲＮ１が行方向において整列して配置され、Ｐ型活性領域ＡＲＰ０およびＡＲＰ１が行方向において整列して配置される。これらの活性領域ＡＲＮ０，ＡＲＰ０は、ビット線ＢＬ＜０＞およびＢＬ＜１＞と対向して、かつそのピッチとほぼ等しい長さを有するように配置される。また、活性領域ＡＲＮ１およびＡＲＰ１が、ビット線ＢＬ＜２＞およびＢＬ＜３＞と対向して、かつそのピッチとほぼ等しい長さを有するように配置される。
【０１３９】
活性領域ＡＲＮ０およびＡＲＮ１を横切るようにゲート電極ＧＴ０およびＧＴ１が形成され、また活性領域ＡＲＰ０およびＡＲＰ１を横切るようにかつ連続してコの字型に形成されるゲート電極ＧＴ２が形成される。ゲート電極ＧＴ０およびＧ１へは、図示しない書込列選択信号が与えられ、ゲート電極ＧＴ２には、インバータＩＶ０を介して補の書込列選択信号が与えられる。
【０１４０】
活性領域ＡＲＮ０およびＡＲＮ１に、それぞれ、ＮチャネルＭＯＳトランジスタＮＱ０およびＮＱ１が形成され、また、活性領域ＡＲＰ０およびゲート電極ＧＴ２により、ＰチャネルＭＯＳトランジスタＰＱ０が形成される。活性領域ＡＲＰ１とゲート電極ＧＴ２とにより、ＰチャネルＭＯＳトランジスタＰＱ１が形成される。
【０１４１】
活性領域ＡＲＮ０およびＡＲＰ０の下側の不純物領域が、配線ＩＣＬ０により相互接続されて、書込データを受ける。また、活性領域ＡＲＮ０およびＡＲＰ０の上側の不純物領域が配線ＩＣＬ１により相互接続される。この配線ＩＣＬ１は、コモン線ＣＬ＜０＞に接続される。
【０１４２】
同様、活性領域ＡＲＮ１およびＡＲＰ１においても、下側の不純物領域が配線ＩＣＬ２により相互接続されて、内部書込データを受ける。また、上側の不純物領域が配線ＩＣＬ３には相互接続され、コモン線ＣＬ＜１＞に接続される。
【０１４３】
ＭＯＳトランジスタＮＱ０およびＰＱ０により、コモン線ドライバＣＤＲ０が形成され、ＭＯＳトランジスタＮＱ１およびＰＱ１により、コモン線ドライバＣＤＲ１が形成される。
【０１４４】
ビット線配置領域において、ビット線ＢＬ＜０＞およびＢＬ＜１＞に対向してビット線ピッチの長さで、列方向において整列してかつ互いに間をおいて活性領域ＡＲＮ２、ＡＲＰ２、ＡＲＰ３およびＡＲＮ３が形成される。また、ビット線ＢＬ＜２＞およびＢＬ＜３＞に対向してかつビット線ピッチの長さで、列方向に互いに間をおいて整列して、活性領域ＡＲＮ４、ＡＲＰ４、ＡＲＮ５およびＡＲＰ５が形成される。これらの活性領域は、４行２列に整列して配置される。活性領域ＡＲＮ２−ＡＲＮ５は、Ｎ型活性領域であり、活性領域ＡＲＰ２−ＡＲＰ５は、Ｐ型活性領域である。
【０１４５】
活性領域ＡＲＮ２およびＡＲＮ３を横切るようにゲート電極ＧＴ３およびＧＴ４が配置され、活性領域ＡＲＮ４およびＡＲＮ５を横切るように、ゲート電極ＧＴ５およびＧＴ６が配置される。活性領域ＡＲＰ２−ＡＲＰ５を横切るようにかつ連続的にＩの字型にゲート電極ＧＴ７が配置される。ゲート電極ＧＴ３−ＧＴ６へは、ノードＣからの書込列選択信号が与えられ、ゲート電極ＧＴ７へは、インバータＩＶ１からの補の書込列選択信号がノードＺＣを介して与えられる。
【０１４６】
活性領域ＡＲＮ２およびＡＲＰ２の上側の不純物領域が、配線ＩＣＬ４およびビット線コンタクトＢＣＴ０を介してビット線ＢＬ＜０＞に接続される。これらの活性領域ＡＲＮ２およびＡＲＰ２の下側の不純物領域は、配線ＩＣＬ５により相互接続されて、書込データを受ける。
【０１４７】
活性領域ＡＲＰ３およびＡＲＮ３の上側の不純物領域が配線ＩＣＬ６により相互接続されて、下側の不純物領域が、配線ＩＣＬ７およびビット線コンタクトＢＣＴ１を介してビット線ＢＬ＜１＞に接続される。
【０１４８】
活性領域ＡＲＮ４およびＡＲＰ４においても、その上側の不純物領域が、配線ＩＣＬ９およびビット線コンタクトＢＣＴ２を介してビット線ＢＬ＜２＞に接続され、その下側の不純物領域が、配線ＩＣＬ８により相互接続される。活性領域ＡＲＰ５およびＡＲＮ５においても、上側の不純物領域が配線ＩＣＬ１０に相互接続され、下側の不純物領域が、配線ＩＣＬ１１およびビット線コンタクトＢＣＴ３を介してビット線ＢＬ＜３＞に接続される。
【０１４９】
活性領域ＡＲＮ２−ＡＲＮ５において、それぞれ、ＮチャネルＭＯＳトランジスタＮＱ２−ＮＱ５が形成され、活性領域ＡＲＰ２−ＡＲＰ５において、それぞれ、ＰチャネルＭＯＳトランジスタＰＱ２−ＰＱ５が形成される。
【０１５０】
ビット線ドライバＢＤＲ０が、ＭＯＳトランジスタＮＱ２およびＰＱ２により形成され、ビット線ドライバＢＤＲ１が、ＭＯＳトランジスタＮＱ３およびＰＱ３により形成される。ビット線ドライバＢＤＲ２が、ＭＯＳトランジスタＮＱ４およびＰＱ４により形成される。ビット線ドライバＢＤＲ３が、ＭＯＳトランジスタＰＱ５およびＮＱ５により形成される。
【０１５１】
配線ＩＣＬ５およびＩＣＬ６は、共通の内部書込データを受けるように接続され、また、配線ＩＣＬ８およびＩＣＬ１０が、同じ内部書込データを受けるように接続される。配線ＩＣＬ５が第１メタル配線で例えば形成される場合、ゲート電極ＧＴ７上にまで、配線ＩＣＬ５を延在させ、制御信号を伝達する配線（ゲート電極ＧＴ３およびＧＴ４に接続される配線）の交差部においてビット線と同層の第２メタル配線を用いて交差構造を形成する。この一例として示す交差構造により、２層メタル配線を用いてこれらの配線ＩＣＬ５およびＩＣＬ６を、同じ内部書込データを受けるように相互接続することができる。
【０１５２】
この図１２に示すように、ビット線ドライバは、行方向においてビット線ピッチで配置しかつ２列に並列して配置する。これにより、余裕を持って、比較的大きな電流駆動力を有するトランスファーゲート（ＭＯＳトランジスタ）を配置することができる。
【０１５３】
コモン線ドライバは、２列のメモリセルにより共有されており、ビット線のピッチで、配置する。この場合、一列に、コモン線ドライバが配置されるだけであり、ビット線ドライバに比べて、その全体のレイアウト面積を低減することができる。
【０１５４】
図１３は、図１２に示すビット線ドライバおよびコモン線ドライバの電気的等価回路を示す図である。この図１３に示すように、コモン線ドライバＣＤＲ０およびＣＤＲ１は、ＣＭＯＳトランスミッションゲートであり、また、ビット線ドライバＢＤＲ０−ＢＤＲ３も、ＣＭＯＳトランスミッションゲートである。それぞれ相補制御信号により、導通／遮断が制御される。
【０１５５】
図１２および図１３に示すように、ビット線ピッチで、ドライバ（コモン線およびビット線ドライバ）を配置することにより、十分余裕を持ってドライバを配置することができる。活性領域のソース／ドレイン領域が長い場合、ソース／ドレイン抵抗が大きくなり、信号を高速で伝達することができなくなる可能性がある。したがって、このチャネル幅は大きくされるものの、ソース領域およびドレイン領域の長さは短くされる。
【０１５６】
２列に整列して各ビット線対ごとにビット線ドライバを配置することにより、十分なチャネル幅を確保することができる。また、書込データをこれらのドライバに伝達する信号線も、対応のビット線の間の配線空き領域を利用して配置することができる（ソース／ドレイン領域は短くでき、その空き領域に配線を配置することができる）。
【０１５７】
［コモン線ドライバの変更例］
図１４は、この発明の実施の形態１のコモン線ドライバの変更例の構成を概略的に示す図である。図１４において、コモン線ドライバＣＤＲは、書込列選択信号ＷＣＳＬと内部書込データＷＤＢＳを受けるＮＡＮＤゲートＮＧ０と、ＮＡＮＤゲートＮＧ０の出力信号に従ってコモン線ＣＬを駆動するインバータＩＶ２を含む。
【０１５８】
この図１４に示すコモン線ドライバＣＤＲの場合、非選択時には、コモン線ＣＬはインバータＩＶ２により、接地電圧レベルに維持される。したがって、コモン線ＣＬを、データ読出時、接地電圧レベルに維持するためのプリチャージゲートＰＧが不要となる。このため、プリチャージゲートＰＧを制御するためのセンスアンプ活性化信号ＳＡＥを伝達する信号線が不要となり、配線レイアウト面積を低減することができる。また、このプリチャージゲートＰＧに対し、センスアンプ活性化信号を伝達する必要がなく、このセンスアンプ活性化信号の充放電電流が削減され、消費電力を低減することができる。
【０１５９】
このコモン線ドライバＣＤＲは、ＮＡＮＤゲートＮＧ０およびインバータＩＶ２の２つのゲート回路を含む。しかしながら、コモン線ドライバＣＤＲは、ビット線ピッチで配置されるため、余裕を持って、これらのＮＡＮＤゲートＮＧ０およびインバータＩＶ２を配することができる。
【０１６０】
以上のように、この発明の実施の形態１に従えば、ビット線対に対して、コモン線を設けられる、２列のメモリセルでコモン線を共有している。したがって、コモン線の数を低減することができ、コモン線ドライバの数を低減でき、コモン線ドライバの全体の配置面積を低減することができる。また、コモン線の数の低減により、メモリセルの行方向のサイズを低減でき、応じてワード線のサイズを低減でき、高速でワード線を選択状態へ駆動することができる。また、ビット線ドライバとコモン線ドライバを対向してメモリセルアレイの行側に配置しており、余裕を持ってビット線ドライバおよびコモン線ドライバをビット線ピッチで配置することができる。
【０１６１】
また、ビット線対において、一方を参照ビット線とし、他方にメモリデータを読出して、センスアンプ回路で差動増幅を行なっている。したがって、ノイズおよび製造ばらつきの影響を低減でき、高速で正確にデータの読出を行なうことができる。
【０１６２】
また、メモリセルにおいて、アクセストランジスタを行方向に沿って交互配置し（１ワード線ピッチ分ずらす）、ＭＴＪ素子は、整列して配置している。したがって、ストラップ配線のマスク位置ずれは、メモリセルおよびダミーセルにおいて同じ方向に生じ、メモリセルデータ読出時、参照電流を確実にマスク位置ずれの影響を相殺して生成することができる。
【０１６３】
［実施の形態２］
図１５は、この発明の実施の形態２に従う磁気抵抗性記憶装置のビット線ドライバおよびコモン線ドライバの配置を概略的に示す図である。図１５において、ビット線ＢＬ＜０＞およびＢＬ＜１＞に対して、ビット線ドライバＢＤＲ０およびＢＤＲ１がメモリセルアレイ１の右側に配置され、コモン線ＣＬ＜０＞に対しては、メモリセルアレイ１の左側に、コモン線ドライバＣＤＲ０が配置される。一方、ビット線ＢＬ＜２＞およびＢＬ＜３＞については、メモリセルアレイ１の左側に、ビット線ドライバＢＤＲ２およびＢＤＲ３が配置され、コモン線ＣＬ＜１＞には、コモン線ドライバＣＤＲ１がメモリセルアレイ１の右側に配置される。したがって、ビット線対とコモン線で構成されるビット線／コモン線単位ＢＣＵごとに、ビット線ドライバとコモン線ドライバの位置が交換される。このビット線ドライバおよびコモン線ドライバの組の配置が、メモリセルアレイ１に対して、各ビット線／コモン線単位ごとに交互に配置される。
【０１６４】
この図１５に示すビット線ドライバおよびコモン線ドライバの配置の場合、２つのビット線ドライバと１つのコモン線ドライバの組が順次配置される。したがって、ビット線ドライバのピッチ条件を緩和することができ、より余裕を持って、ビット線ドライバを配置することができる。また、メモリセルアレイ１において、そのビット線方向の両側にビット線ドライバとコモン線ドライバが配置され、コモン線ドライバおよびビット線ドライバを均一に配置することができ、面積利用効率を改善することができる。また、ビット線ドライバおよびコモン線ドライバを、メモリセルのピッチ（ビット線とコモン線の間のピッチ）に応じて余裕を持って配置することができる。
【０１６５】
メモリセルはＭＣおよびダミーセルＤＭＨおよびＤＭＬの配置とワード線ＷＬ＜０＞およびＷＬ＜１＞と参照ワード線ＲＷＬＥおよびＲＷＬＯの配置は、実施の形態１と同様である。メモリセルが交互配置され、またダミーセルの高抵抗状態のダミーセルＤＭＨおよび低抵抗状態のダミーセルＤＭＬが各ビット／コモン線単位ＢＣＵごとにその位置が交換されて、かつ交互に参照ワード線ＲＷＬＥおよびＲＷＬＯに結合される。
【０１６６】
したがって、この図１５に示す構成においても、上述の効果に加えて、実施の形態１と同様の効果を得ることができる（メモリセルの配置は、実施の形態１と同様である）。
【０１６７】
［実施の形態３］
図１６は、この発明の実施の形態３に従う磁気抵抗性記憶装置の全体の構成を概略的に示す図である。図１６において、メモリセルアレイは、２つのメモリセルアレイ１Ａおよび１Ｂに分割される。メモリセルアレイ１Ａにおいて、メモリセルＭＣＡが行列状に配列され、またダミーセルＤＭＡがメモリセル列それぞれに対応して行方向に整列して配置される。図１６においては、メモリセルＭＣＡ０−ＭＣＡ３を代表的に示す。
【０１６８】
メモリセルＭＣＡは、実施の形態１および２と同様、交互配置型セルであり、対応して配置されるワード線ＷＬＡに交互に配置される。図１６において、ワード線ＷＬＡ＜０＞に、メモリセルＭＣＡ０およびＭＣＡ２が接続され、ワード線ＷＬＡ＜１＞にメモリセルＭＣＡ１およびＭＣＡ３が接続される。メモリセルおよびダミーセルの列に対してビット線が配設される。図１６においては、メモリセルＭＣＡ０−ＭＣＡ３それぞれに対応するビット線ＢＬＡ＜０＞−ＢＬＡ＜３＞を代表的に示す。ダミーセルＤＭＡも交互配置であり、メモリセルＭＣＡと同様の構成を備える。図１６に示す構成においては、参照ワード線ＲＷＬＡＥにダミーセルＤＭＡ０およびＤＭＡ２が接続され、参照ワード線ＲＷＬＡＯに、ダミーセルＤＭＡ１およびＤＭＡ３が接続される。ビット線ＢＬＡ＜０＞−ＢＬＡ＜３＞…に対して、ビット線ドライバ帯２０Ａにおいてビット線ドライバが設けられる。
【０１６９】
ワード線を選択するために、メモリセルアレイ１Ａの上下両側にワード線選択回路１５ＡＯおよび１５ＡＥが設けられる。ワード線選択回路１５ＡＯおよび１５ＡＥは、行アドレス信号ＲＡとブロック選択信号ＢＳとに従ってアドレス指定された行に対応するメモリセルを選択する。
【０１７０】
参照ワード線ＲＷＬＡＥおよびＲＷＬＡＯそれぞれに対応して、参照ワード線選択回路１７ＡＥおよび１７ＡＯが、メモリセルアレイ１Ａに関して対向して設けられる。これらの参照ワード線選択回路１７ＡＥおよび１７ＡＯは、行アドレスビットＲＡ０とブロック選択信号／ＢＳとに従って対応の参照ワード線を選択状態へ駆動する。すなわち、ワード線選択回路１５ＡＯまたは１５ＡＥがワード線を選択する場合、参照ワード線選択回路１７ＡＯおよび１７ＡＥは非活性状態にあり、参照ワード線ＲＷＬＡＥおよびＲＷＬＡＯは被選択状態に維持される。一方、ワード線選択回路１５ＡＯおよび１５ＡＥが非活性状態のときには、補のブロック選択信号／ＢＳに従って参照ワード線選択回路１７ＡＯまたは１７ＡＥが、対応の参照ワード線を選択状態へ駆動する。
【０１７１】
メモリセルアレイ１Ｂにおいても、このメモリセルアレイ１Ａと同様、メモリセルＭＣＢ（ＭＣＢ０−ＭＣＢ３）およびダミーセルＤＭＢ（ＤＭＢ０−ＤＭＢ３）が設けられる。またメモリセル行それぞれに対応してワード線ＷＬＢ（ＷＬＢ＜０＞，ＷＬＢ＜１＞…）が設けられ、またダミーセル行に対応して、参照ワード線ＲＷＬＢＥおよびＲＷＬＢＯが設けられる。
【０１７２】
また、メモリセルアレイ１Ｂの両側に、ワード線選択回路１５ＢＥおよび１５ＢＯが設けられ、また、参照ワード線選択回路１７ＢＯおよび１７ＢＥが設けられる。ビット線ＢＬＢ（ＢＬＢ＜０＞−ＢＬＢ＜３＞）に対応してビット線ドライバ帯２０Ｂにおいてビット線ドライバが設けられる。
【０１７３】
このワード線選択回路１５ＢＯおよび１５ＢＥと参照ワード線選択回路１７ＢＯおよび１７ＢＥの動作は、このメモリセルアレイ１Ａに対して設けられる回路と同じである。メモリセルアレイ１Ｂがブロック選択信号ＢＳにより指定されたときには、ワード線ＷＬＢが選択状態へ駆動され、参照ワード線ＲＷＬＢＥおよびＲＷＬＢＯは非選択状態に維持される。
【０１７４】
これらのメモリセルアレイ１Ａおよび１Ｂのメモリセルおよびダミーセルの配置は実施の形態１と同様である。メモリセルアレイ１Ａおよび１Ｂの周辺回路の配置は、互いに同じである。
【０１７５】
メモリセルアレイ１Ａのコモン線ＣＬＡ＜０＞およびＣＬＡ＜１＞に対して、読出列選択ゲートＲＧＡ０およびＲＧＡ１が設けられ、メモリセルアレイ１Ｂのコモン線ＣＬＢ＜０＞およびＣＬＢ＜１＞に、それぞれ読出列選択ゲートＲＧＢ０およびＲＧＢ１が設けられる。読出列選択ゲートＲＧＡ０およびＲＧＡ１は、導通時、コモン線ＣＬＡ＜０＞およびＣＬＡ＜１＞を、それぞれ内部読出データ線ＲＤＢ＜０＞およびＲＤＢ＜１＞に接続する。読出列選択ゲートＲＧＢ０およびＲＧＢ１は、導通時、コモン線ＣＬＢ＜０＞およびＣＬＢ＜１＞を、それぞれ内部読出データ線ＲＤＢ＜０＞およびＲＤＢ＜１＞に接続する。
【０１７６】
データ読出部の構成は、、切換回路ＳＷ０およびＳＷ１とセンスアンプ回路Ｓ／Ａ０およびＳ／Ａ１が設けられる。この切換回路ＳＷ０およびＳＷ１は、ブロック選択信号ＢＳに従って内部読出データ線とセンスアンプ回路Ｓ／Ａ０およびＳ／Ａ１のセンスノードとの接続を切換える。これらの切換回路ＳＷ０およびＳＷ１ならびにセンスアンプ回路Ｓ／Ａ０およびＳ／Ａ１の内部構成は、先の実施の形態１において示した構成と同じである。
【０１７７】
この図１６に示す磁気抵抗性記憶装置の構成の場合、データ読出時、読出列選択信号ＲＣＳＬ＜ｍ＞に従って、読出列選択ゲートＲＧＡ０，ＲＧＡ１，ＲＧＢ０およびＲＧＢ１が導通する。このとき、ブロック選択信号ＢＳに従って、メモリセルアレイ１Ａおよび１Ｂの一方においてワード線が選択され、他方のメモリセルアレイにおいて参照ワード線が選択される。
【０１７８】
データ読出時、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１からの供給電流は、コモン線からメモリセルを介してビット線に流れる。各ビット線は、データ読出時、先の実施の形態１において図１を参照して示したように、プリチャージゲートが設けられていてもよい。または、ビット線ドライバがデータ読出時、その出力信号をＬレベルに固定する構成が用いられてもよい。メモリセルおよびダミーセルは、互いに異なるメモリセルアレイにおいて選択される。したがって、同時に選択されるダミーセルにおいて、一方が高抵抗状態、他方が低抵抗状態であれば、メモリセルアレイ１Ａおよび１Ｂにおいて同じ位置の列に配置されるダミーセルおよびメモリセルが選択されてもよく、また実施の形態１と同様、異なる列（コモン線を共有するメモリセル列）のダミーセルが選択されてもよい。
【０１７９】
ダミーセルは、メモリセルと同様交互配置型セル構造であり、高抵抗状態および低抵抗状態のダミーセルの組と逆の低抵抗状態および高抵抗状態のダミーセルの組が行方向に沿って交互に配置される。
【０１８０】
たとえば、ワード線ＷＬＡ＜１＞が選択された場合、メモリセルＭＣＡ１およびＭＣＡ３のアクセストランジスタ（図示せず）が導通する。内部読出データ線ＯＬ０およびＯＬ１に、コモン線ＣＬＡ＜０＞およびＣＬＡ＜１＞を介してメモリセルＭＣＡ１およびＭか３が結合される。一方、読出データ線ＢＯＬ０およびＢＯＬ１には、コモン線ＣＬＢ＜０＞およびＣＬＢ＜１＞を介してダミーセルが接続される。センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１において、先の実施の形態１と同様にして、高抵抗状態のダミーセルおよび低抵抗状態のダミーセルを流れる電流の平均電流を参照電流として用いて、メモリセルのデータの読出が行なわれる。
【０１８１】
このセンス動作時、コモン線からビット線へ電流が流れるため、実施の形態１と逆の方向にメモリセルを介して電流が流れるだけである。メモリセルが、そのＭＴＪ素子の抵抗値に応じた電流を流すため、データの読出を正確に行なうことができる。
【０１８２】
なお、コモン線ＣＬＡ＜０＞、ＣＬＡ＜１＞、ＣＬＢ＜０＞およびＣＬＢ＜１＞それぞれにおいて、実施の形態１と同様、読出列選択ゲート近傍に、コモン線ドライバが配置される。
【０１８３】
この図１６に示す構成の場合、クロスエリア（メモリセルアレイ１Ａおよび１Ｂの間の領域）において、データ読出用に読出列選択ゲートが配置されるだけであり、各ビット線に対応して読出列選択ゲートを配置する構成に比べて読出列選択ゲートの数を低減することができる。応じて、読出列選択信号線の負荷が軽減され、読出列選択信号線の充放電電流を低減することができ、また、充放電時間を低減することができ、読出じのアクセス時間および消費電流を低減することができる。
【０１８４】
さらに、メモリセルアレイ１Ａおよび１Ｂにより、センスアンプ回路Ｓ／Ａ０およびＳ／Ａ１を共有することができ、チップ面積を低減することができる。
【０１８５】
図１７は、メモリセルアレイの周辺のビット線ドライバの配置および読出列選択ゲートのレイアウトおよびコモン線ドライバの配置を概略的に示す図である。図１７においては、図面を簡略化するために、メモリセルアレイ１Ｂの周辺回路の配置を示す。メモリセルアレイ１Ａおよび１Ｂにおいては、このクロスエリア（内部読出データ線配置領域）に関して、鏡映対称にセルおよび周辺回路が配置、配線される。
【０１８６】
図１７は、読出列選択ゲートの配置を概略的に示す図である。図１７において、２つのメモリマット３０Ａおよび３０Ｂのうち、メモリセルアレイ１Ｂを含むメモリマット３０Ｂにおける読出列選択ゲートＲＧＢ０およびＲＧＢ１の構成を、代表的に示す。メモリマット３０Ａにおいても、メモリセルアレイ（１Ａ）および周辺回路（ビット線ドライバ、ソース線ドライバ、行選択回路等）が配置される。このメモリマット３０Ａおよび３０Ｂにおいては、図において矢印で示すように、その境界領域において鏡映対称にメモリセルおよび周辺回路が配置される。
【０１８７】
メモリマット３０Ｂにおいては、メモリセルアレイ１Ｂにおけるビット線ＢＬＢ＜０＞−ＢＬＢ＜３＞を代表的に示す。これらのビット線ＢＬＢ＜０＞−ＢＬＢ＜３＞それぞれに対応して、ビット線ドライバ帯２０Ｂにおいて、ビット線ドライバＢＤＲＢ０−ＢＤＲＢ３がそれぞれ設けられる。
【０１８８】
ビット線対ＢＬＢ＜０＞、ＢＬＢ＜１＞の間にコモン線ＣＬＢ＜０＞がビット線と平行に配置され、また、ビット線対ＢＬＢ＜２＞、ＢＬＢ＜３＞の間にコモン線ＣＬＢ＜１＞がビット線と平行に配設される。
【０１８９】
読出列選択ゲートＲＧＢ０は、Ｎ型活性領域ＡＲＮＢ０と、この活性領域ＡＲＮＢ０を横切るように形成されるゲート電極ＧＴＢ０とで構成される。この活性領域ＡＲＮＢ０において、その上側の不純物領域が、コモン線ＣＬＢ＜０＞に結合される。このコモン線ＣＬＢ＜０＞は、また、コモン線ドライバＣＤＲＢ０の出力に結合される。
【０１９０】
読出列選択ゲートＲＧＢ１は、Ｎ型活性領域ＡＲＮＢ１と、活性領域ＡＲＮＢ１を横切るように形成されるゲート電極ＧＴＢ１とで構成される。ゲート電極ＧＴＢ１に、読出列選択信号ＲＣＳＬが与えられる。活性領域ＡＲＮＢ１の上側の不純物領域は、コモン線ＣＬＢ＜１＞に接続される。このコモン線ＣＬＢ＜１＞は、また、コモン線ドライバＣＤＲＢ１の出力に結合される。
【０１９１】
活性領域ＡＲＮＢ０およびＡＲＮＢ１のそれぞれの下側の不純物領域は、それぞれ内部読出データ線ＢＯＬ０およびＢＯＬ１に接続される。
【０１９２】
この図１７に示すように、ビット線対当たり１つの読出列選択ゲートが配置されるだけであり、十分余裕を持って、この読出列選択ゲートを配置することができる。
【０１９３】
コモン線ドライバＣＤＲＢ０、ＣＤＲＢ１およびビット線ドライバＢＤＲＢ０−ＢＤＲＢ３は、先の実施の形態１において示したようにトランスミッションゲートで構成されても良い。
【０１９４】
図１８は、比較のために、実施の形態１において用いられる読出列選択ゲートの平面レイアウトを概略的に示す図である。ビット線ＢＬ＜０＞およびＢＬ＜１＞に対して、Ｎ型活性領域ＡＲＮ１０およびＡＲＮ１１が２列に整列して配置される。同様、ビット線ＢＬ＜２＞およびＢＬ＜３＞に対応して、Ｎ型活性領域ＡＲＮ１２およびＡＲＮ１３が、２列に整列して配置される。これらの活性領域ＡＲＮ１０−ＡＲＮ１３を横切るように、Ｉの字型のゲート電極ＧＴ１０が設けられる。このゲート電極ＧＴ１０には、読出列選択信号ＲＣＳＬが与えられる。
【０１９５】
活性領域ＡＲＮ１０の上側の不純物領域は、ビット線コンタクトＢＣＴ１０を介してビット線ＢＬ＜０＞に接続され、活性領域ＡＲＮ１１の下側の不純物領域が、ビット線コンタクトＢＣＴ１１を介してビット線ＢＬ＜１＞に接続される。活性領域ＡＲＮ１２の上側の不純物領域が、ビット線コンタクトＢＣＴ１２を介してビット線ＢＬ＜２＞に接続される。活性領域ＡＲＮ１３の下側の不純物領域が、ビット線コンタクトＢＣＴ１３を介してビット線ＢＬ＜３＞に接続される。
【０１９６】
この活性領域ＡＲＮ１０−ＡＲＮ１３それぞれが、読出列選択ゲートＣＳＧ０−ＣＳＧ３を形成する領域として利用される。
【０１９７】
これらのビット線ＢＬ＜０＞−ＢＬ＜３＞に対しては、ビット線ドライバＢＤＲ０−ＢＤＲ３が、この読出列選択ゲートに近接して設けられる。一方メモリセルアレイ１の反対側においては、コモン線ＣＬ＜０＞およびＣＬ＜１＞に対応して、コモン線ドライバＣＤＲ０およびＣＤＲ１が設けられる。
【０１９８】
したがって、この図１８に示す構成の場合、各ビット線ごとに読出列選択ゲートＣＳＧ０−ＣＳＧ３を設ける必要があり、読出列選択ゲートを、ビット線ピッチで配置する場合、各ビット線対ごとに２列の読出列選択ゲートを配置することが要求される。また、読出列選択ゲート領域近傍に、ビット線ドライバＢＤＲ０−ＢＤＲ３が配設され、このビット線ドライバＢＤＲ０−ＢＤＲ３を、ＣＭＯＳトランスミッションゲートで構成した場合においても、この読出列選択ゲートおよびビット線ドライバのレイアウト面積が増大する。一方、メモリセルアレイ１の対向側においては、単にコモン線ドライバが設けられるだけであり、面積的に余裕がある。
【０１９９】
したがって、図１７に示すように、コモン線を読出列選択ゲートを介して内部読出データ線に接続することにより、読出列選択ゲートの数を低減でき、応じてレイアウト面積を低減することができる。また、この読出列選択ゲート近傍に、コモン線ドライバを配置することにより、余裕を持って、コモン線ドライバおよび読出列選択ゲートを配置することができる。従って、このコモン線に対して読出列選択ゲートを配置する構成は、メモリセルアレイが１つしか設けられない構成において適用しても、同様、読出列選択ゲートの数および全体のレイアウト面積の低減の効果を得ることができる。
【０２００】
以上のように、この発明の実施の形態３に従えば、メモリセルアレイにおいて、それぞれから、メモリセルおよびダミーセルを選択し、コモン線を内部読出データ線に接続している。したがって、実施の形態１の効果に加えて、さらに、読出列選択ゲートの数を低減でき、応じてレイアウト面積を低減することができる。また、読出列選択信号ＲＣＳＬが駆動する列選択ゲートの数は半減され、応じて、この読出列選択信号線の負荷が軽減され、列選択回路の消費電力を低減できる。また、この読出列選択信号を駆動するトランジスタのサイズも、大きな駆動力が要求されないため、小さくすることができる。
【０２０１】
なお、この発明の実施の形態３においては２つのメモリセルアレイを示している。しかしながら、さらに多くのメモリセルアレイが設けられ、隣接メモリセルアレイ間で、一方がメモリセル他方がダミーセルを選択する構成が用いられればその数は任意に限定されない。
【０２０２】
また、実施の形態１から３においては、２ビット並列アクセスを行なう構成が示される。しかしながら、２ビットを単位として、データを読出す構成、すなわち、２ビットのダミーセルを利用して平均電流を生成する構成であれば、さらに大きな偶数ビット単位でデータのアクセスが行われても良い。
【産業上の利用可能性】
【０２０３】
この発明は、スピン注入型ＭＲＡＭにおいて対して適用することにより、チップ面積を低減でき、かつ消費電力を低減することができる。特に、他のメモリ（フラッシシュメモリまたはダイナミック・ランダム・アクセス・メモリまたはスタティック・ランダム・アクセス・メモリ）およびロジック回路と同一半導体チップ上に集積化される混載メモリに対して適用することにより、小占有面積のＳＯＣ（システム・オン・チップ）を実現するメモリを実現することができる。
【図面の簡単な説明】
【０２０４】
【図１】この発明の実施の形態１に従う磁気抵抗性記憶装置の要部の構成を概略的に示す図である。
【図２】図１に示す記憶装置のデータ書込時の動作を示すタイミング図である。
【図３】図１に示す記憶装置のデータ読出時の動作を示す信号波形図である。
【図４】図１に示す切換回路およびセンスアンプ回路の構成を概略的に示す図である。
【図５】図４に示すセンスアンプ回路の具体的構成の一例を示す図である。
【図６】図５に示すセンスアンプ回路の参照電流の生成態様を示す図である。
【図７】この発明の実施の形態１におけるメモリセルアレイの平面レイアウトを概略的に示す図である。
【図８】図７に示す線Ｌ８−Ｌ８に沿った断面構造を概略的に示す図である。
【図９】この発明の実施の形態１の変更例におけるメモリセルアレイの平面レイアウトを概略的に示す図である。
【図１０】図９に示す線Ｌ１０−Ｌ１０に沿った断面構造を概略的に示す図である。
【図１１】図９に示す平面レイアウトのストラップ配線のマスクずれ時の配線抵抗を模式的に示す図である。
【図１２】この発明の実施の形態１に従う記憶装置のコモン線ドライバおよびビット線ドライバの平面レイアウトを概略的に示す図である。
【図１３】図１２に示す平面レイアウトの電気的等価回路を示す図である。
【図１４】この発明の実施の形態１の変更例のコモン線ドライバの構成を概略的に示す図である。
【図１５】この発明の実施の形態２に従う磁気抵抗性記憶装置の要部の構成を概略的に示す図である。
【図１６】この発明の実施の形態３に従う磁気抵抗性記憶装置の全体の構成を概略的に示す図である。
【図１７】図１６に示す読出列選択ゲートの平面レイアウトを概略的に示す図である。
【図１８】この発明の実施の形態１の読出列選択ゲートの平面レイアウトを比較のために示す図である。
【符号の説明】
【０２０５】
１，１Ａ，１Ｂ  メモリセルアレイ、２ｕ  上側Ｘデコード回路、２ｄ  下側Ｘデコード回路、ＢＤＲ０−ＢＤＲ３  ビット線ドライバ、ＣＤＲ０，ＣＤＲ１  コモン線ドライバ、ＭＣ０，ＭＣ１  メモリセル、ＤＭＬ，ＤＭＨ  ダミーセル、ＭＵ０，ＭＵ１  メモリセルユニット、ＤＵ０，ＤＵ１  ダミーセルユニット、ＣＳＧ０−ＣＳＧ３  読出列選択ゲート、ＳＷ０，ＳＷ１  切換回路、Ｓ／Ａ０，Ｓ／Ａ１  センスアンプ回路、ＰＧ０，ＰＧ１  プリチャージゲート、ＶＲ  可変磁気抵抗素子（ＭＴＪ素子）、ＡＴ  アクセストランジスタ、ＡＲ  活性領域、ＳＴＬ  ストラップ配線、ＬＶ  コンタクト／ビア、ＣＮＴ  コンタクト、ＭＲ  ＭＴＪ素子、ＷＬ＜０＞−ＷＬ＜３＞  ワード線、ＢＬ＜０＞−ＢＬ＜３＞  ビット線、ＡＲＮ０−ＡＲＮ５  Ｎ型活性領域、ＡＲＰ０−ＡＲＰ５  Ｐ型活性領域、ＧＴ０−ＧＴ７  ゲート電極、ＭＣＡ０−ＭＣＡ３，ＭＣＢ０−ＭＣＢ３  メモリセル、ＤＭＡ０−ＤＭＡ３，ＤＭＢ０−ＤＭＢ３  ダミーセル、ＲＧＡ０，ＲＧＡ１，ＲＧＢ０，ＲＢＧ１  読出列選択ゲート、ＷＬＡ＜１＞，ＷＬＡ＜０＞，ＷＬＢ＜０＞，ＷＬＢ＜１＞  ワード線、ＢＬＡ＜０＞−ＢＬＡ＜３＞，ＢＬＢ＜０＞−ＢＬＢ＜３＞  ビット線、ＡＲＮＢ０，ＡＲＮＢ１  Ｎ型活性領域、ＧＴＢ０，ＧＴＢ１  ゲート電極。
【図１】
2008147437.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008147437.tif 000017
【図１６】
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【図１７】
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【図１８】
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