(57)【要約】【課題】微細化してもリーク電流の少ない、信頼性に優れたフルシリサイド化ゲート電極を備えたＭＩＳ型半導体装置の製造方法を提供することにある。【解決手段】シリコン基板１上に、ゲート絶縁膜４及び多結晶シリコン膜５からなるゲート領域を形成した後、プラズマ窒化処理を行って、多結晶シリコン膜５の側面に窒素を導入する。その後、ゲート領域をマスクに、シリコン基板表面にソース、ドレイン領域１０、１１を形成した後、多結晶シリコン膜５上に金属膜１４、１７を形成し、然る後、多結晶シリコン膜５と金属膜１４、１７とをシリサイド化反応させて、多結晶シリコン膜５の全領域がフルシリサイド化されてなるゲート電極１５、１８を形成する。【選択図】図４
2008218876.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜及び多結晶シリコン膜からなるゲート領域を形成する工程（ａ１）と、
前記ゲート領域における前記多結晶シリコン膜の側面に窒素を導入する工程（ｂ１）と、
前記ゲート領域をマスクに、前記半導体基板表面にソース、ドレイン領域を形成する工程（ｃ１）と、
前記多結晶シリコン膜上に金属膜を形成する工程（ｄ１）と、
前記多結晶シリコン膜と前記金属膜とをシリサイド化反応させて、前記多結晶シリコン膜の全領域がフルシリサイド化されてなるゲート電極を形成する工程（ｅ１）と
を含む、ＭＩＳ型半導体装置の製造方法。
【請求項２】
前記工程（ｂ１）の後に、前記ゲート領域の側壁に、側壁絶縁膜を形成する工程をさらに含む、請求項１に記載のＭＩＳ型半導体装置の製造方法。
【請求項３】
前記側壁絶縁膜はシリコン窒化膜で構成されている、請求項２に記載のＭＩＳ型半導体装置の製造方法。
【請求項４】
前記工程（ｂ１）は、前記多結晶シリコン膜の側面をプラズマ窒化処理することによって実行される、請求項１に記載のＭＩＳ型半導体装置の製造方法。
【請求項５】
前記工程（ｂ１）において、前記ゲート領域の前記ゲート絶縁膜の側面にも窒素が導入される、請求項１に記載のＭＩＳ型半導体装置の製造方法。
【請求項６】
前記工程（ｃ１）の後、前記ゲート領域の側方に平坦化された絶縁膜を形成する工程をさらに含み、
前記工程（ｄ１）において、前記金属膜は、前記多結晶シリコン膜上を含む前記絶縁膜上に形成される、請求項１に記載のＭＩＳ型半導体装置の製造方法。
【請求項７】
半導体基板上に、ゲート絶縁膜及び金属膜からなるゲート電極を形成する工程（ａ２）と、
前記ゲート電極の側面に窒素を導入する工程（ｂ２）と、
前記ゲート電極をマスクに、前記半導体基板表面にソース、ドレイン領域を形成する工程（ｃ２）と
を含む、ＭＩＳ型半導体装置の製造方法。
【請求項８】
前記工程（ｂ２）において、前記ゲート絶縁膜の側面にも窒素が導入される、請求項７に記載のＭＩＳ型半導体装置の製造方法。
【請求項９】
前記工程（ｂ２）の後に、前記ゲート電極の側面に、側壁絶縁膜を形成する工程をさらに含む、請求項７に記載のＭＩＳ型半導体装置の製造方法。
【請求項１０】
前記側壁絶縁膜はシリコン窒化膜で構成されている、請求項９に記載のＭＩＳ型半導体装置の製造方法。
【請求項１１】
半導体基板上に、ゲート絶縁膜及びダミーゲート電極からなるゲート領域を形成する工程（ａ３）と、
前記ゲート領域の側壁に、側壁絶縁膜を形成する工程（ｂ３）と、
前記ゲート領域及び前記側壁絶縁膜をマスクに、前記半導体基板表面にソース、ドレイン領域を形成する工程（ｃ３）と、
前記ゲート領域の側方に平坦化された絶縁膜を形成する工程（ｄ３）と、
前記ゲート領域における前記ダミーゲート電極を除去して、前記側壁絶縁膜で画された凹部を形成する工程（ｅ３）と、
前記凹部の側面及び底面上に、表面が窒化された第１の金属薄膜を形成し、さらに、前記凹部内に、第２の金属膜を埋設して、第１の金属薄膜及び第２の金属膜からなるゲート電極を形成する工程（ｆ３）と
を含む、ＭＩＳ型半導体装置の製造方法。
【請求項１２】
前記工程（ａ３）の後に、前記ゲート領域における前記ダミーゲート電極の側面に窒素を導入する工程（ｇ３）をさらに含む、請求項１１に記載のＭＩＳ型半導体装置の製造方法。
【請求項１３】
前記側壁絶縁膜はシリコン窒化膜で構成されている、請求項１１に記載のＭＩＳ型半導体装置の製造方法。
【請求項１４】
前記工程（ｇ３）において、前記ゲート絶縁膜の側面にも窒素が導入される、請求項１２に記載のＭＩＳ型半導体装置の製造方法。
【請求項１５】
請求項１〜６の何れかに記載の方法により製造されたＭＩＳ型半導体装置であって、
前記ＭＩＳ型半導体装置は、多結晶シリコン膜がフルシリサイド化されてなるゲート電極を備え、該ゲート電極の側面には、窒素が導入されている、ＭＩＳ型半導体装置。
【請求項１６】
請求項７〜１０の何れかに記載の方法により製造されたＭＩＳ型半導体装置であって、
該ＭＩＳ型半導体装置は金属ゲート電極を備え、該ゲート電極の側面には、窒素が導入されている、ＭＩＳ型半導体装置。
【請求項１７】
請求項１１〜１４の何れかに記載の方法により製造されたＭＩＳ型半導体装置であって、
該ＭＩＳ型半導体装置は、側壁絶縁膜で画されたゲート領域内に、第２の金属膜が埋設された金属ゲート電極を備え、前記第２の金属膜と前記側壁絶縁膜との間に、表面が窒化された第１の金属薄膜が形成されている、ＭＩＳ型半導体装置。
【請求項１８】
前記側壁絶縁膜で画されたゲート領域内のゲート絶縁膜の側面に、窒素が導入されている、請求項１７に記載のＭＩＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フルシリサイド化ゲート電極または金属ゲート電極を備えたＭＩＳ型半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＭＩＳ型半導体装置のゲート電極として用いられてきたシリコン(ゲルマニウムとの合金も含む）は、近年の半導体装置の微細化・高集積化に伴い、ゲート電極の高抵抗化、ゲート電極の空乏化、及びゲート電極中のボロンのゲート酸化膜または基板中への拡散（ボロンの突き抜け）等の問題が顕在化し、デバイス特性の性能や信頼性が低下するという問題がある。
【０００３】
このようなＳｉゲート電極における問題の解決策として、モリブデン、タングステン、タンタル、チタンなどの高融点金属をゲート電極に用いたメタルゲート電極の導入が検討されている。
【０００４】
メタルゲート電極はＳｉゲート電極に比べ比抵抗が低く、ゲート電極内部の自由電子濃度も高いため、ゲート電極の空乏化の影響も極めて少ない。また、低抵抗化するための不純物の導入が不要であり、ゲート電極中の不純物のゲート絶縁膜中や基板への拡散は起こらない。
【０００５】
しかしながら、メタルゲート電極では、しきい値電圧の制御が高精度で要求される。特に、ＣＭＯＳに用いる場合、ｐＭＯＳ用とｎＭＯＳ用とに、それぞれ別の仕事関数を持つ金属をゲート電極に用いた、いわゆるデュアルメタルゲート電極を用いる必要がある。それ故、ｐＭＯＳ用、ｎＭＯＳ用にそれぞれ別の金属膜を成膜することになり、工程が複雑になると共に、製造コストも増加してしまうという問題がある。
【０００６】
そんな中、多結晶シリコン膜を全てシリサイド化して形成したフルシリサイド化ゲート電極（ＦＵＳＩ（FUlly SIlicided）ゲート電極）が、メタルゲート電極の候補として注目されている。
【０００７】
図１４（ａ）〜（ｄ）は、従来のＦＵＳＩゲート電極を備えたＭＩＳ型半導体装置の一般的な製造方法を示した工程断面図である。
【０００８】
まず、図１４（ａ）に示すように、半導体基板１０１上に、ゲート絶縁膜１０２、多結晶シリコン膜１０３、及び保護膜１０４を順次形成した後、エッチングにより、ゲート領域を形成する。そして、ゲート領域の側壁に側壁絶縁膜１０５を形成した後、半導体基板１０１表面に、ソース、ドレイン１０６をゲート領域に対して自己整合的に形成する。
【０００９】
次に、図１４（ｂ）に示すように、半導体基板１０１上に絶縁膜１０７を形成した後、多結晶シリコン膜１０３が露出するまで絶縁膜１０７を平坦化し、ゲート領域の側方に平坦化された絶縁膜１０７を形成する。
【００１０】
次に、図１４（ｃ）に示すように、半導体基板１０１上に、Ｔｉ、Ｎｉ、Ｃｏ等の金属膜１０８を形成した後、図１４（ｄ）に示すように、熱処理により、多結晶シリコン膜１０３を金属膜１０８と反応させて、多結晶シリコン膜１０３をフルシリサイド化する。そして、未反応の金属膜１０８を除去することによって、ゲート領域にＦＵＳＩゲート電極１０９を形成する。
【００１１】
なお、デュアルゲート電極に適用する場合には、金属とシリコンの組成比を変えたシリサイド膜（例えば、ＮｉＳｉとＮｉ２Ｓｉ）を形成することによって、仕事関数の異なる２種類のフルシリサイド化ゲート電極を形成することができる。組成比の異なるシリサイド膜は、例えば、多結晶シリコン膜及び金属膜との膜厚比を変えることで形成することができる（例えば、特許文献１を参照）。
【特許文献１】米国特許第６５６２７１８号明細書
【非特許文献１】Hi-Deok Lee et al.: International Workshop on Junction Technology 2006(IWJT'06), 15-16 May 2006, Page 143-146
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記したＦＵＳＩゲート電極は、従来のＳｉゲート電極を用いたプロセスと整合性が高いことから、微細化されたＭＩＳ型半導体装置のゲート電極として有望である。
【００１３】
しかしながら、本発明者等がＦＵＳＩゲート電極を備えたＭＩＳ型半導体装置の信頼性を評価している中、ゲート絶縁膜の劣化に起因すると思われるリーク電流の増加に気が付いた。さらに、詳しく検討すると、面積が同じゲート電極においては、ゲート電極の周辺長が大きいものほど、リーク電流の増加が顕著であることが分かった。このことは、リーク電流が、ゲート領域の周辺部で発生していることを示唆する。
【００１４】
そこで、本発明者等は、このリーク電流の発生原因を検討するに、ＦＵＳＩゲート電極の形成工程における特有の現象に着目した。すなわち、ＦＵＳＩゲート電極は、多結晶シリコン膜と金属膜とのシリサイド化反応により形成されるが、その際、形成されたシリサイドは体積膨張を起こす。しかしながら、図１４（ｃ）に示したように、ゲート領域に形成された多結晶シリコン膜１０３は、その周辺を絶縁膜１０７で覆われているため、金属膜１０８とシリサイド化反応してシリサイド膜１０９を形成する際、体積膨張に伴う大きな応力が、絶縁膜１０７側から多結晶シリコン膜１０３の側面に作用するものと考えられる。
【００１５】
ところで、金属膜１０８中の金属元素は、シリサイド化反応の熱処理時に、多結晶シリコン膜１０３中に拡散されるが、金属元素の拡散速度が、多結晶シリコン膜１０３中の応力によって加速されると、図１５に示すように、シリサイド膜１０９と側壁絶縁膜１０３との界面に沿って、金属元素がゲート絶縁膜１０２中に拡散される畏れがある  本発明は、かかる知見に基づきなされたもので、その主な目的は、微細化してもリーク電流の少ない、信頼性に優れたフルシリサイド化ゲート電極を備えたＭＩＳ型半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明のＭＩＳ型半導体装置の製造方法は、ゲート領域に形成された多結晶シリコン膜の側面に予め窒素を導入し、然る後に、多結晶シリコン膜を金属膜と反応させることによって、フルシリサイド化ゲート電極を形成する方法を採用する。すなわち、応力の集中する多結晶シリコン膜の側面に導入された窒素に、金属膜中の金属元素の拡散を抑制する作用をもたらすことによって、その後のシリサイド化の熱処理において、金属膜中の金属元素が多結晶シリコン膜の側面に沿ってゲート絶縁膜中に拡散するのを効果的に防ぐことができる。
【００１７】
本発明に係わるＭＩＳ型半導体装置の製造方法は、半導体基板上にゲート絶縁膜及び多結晶シリコン膜からなるゲート領域を形成する工程と、ゲート領域における多結晶シリコン膜の側面に窒素を導入する工程と、ゲート領域をマスクに半導体基板表面にソース、ドレイン領域を形成する工程と、多結晶シリコン膜上に金属膜を形成する工程と、多結晶シリコン膜と金属膜とをシリサイド化反応させて、多結晶シリコン膜の全領域がフルシリサイド化されてなるゲート電極を形成する工程とを含むことを特徴とする。
【００１８】
このような方法により、フルシリサイド化ゲート電極の形成時に、金属膜中の金属元素がゲート絶縁膜中に拡散するのを防止することができ、リーク電流の少ない、信頼性の高いＭＩＳ型半導体装置を製造することができる。
【発明の効果】
【００１９】
本発明に係るＭＩＳ型半導体装置の製造方法によれば、ゲート領域に形成された多結晶シリコン膜の側面に予め窒素を導入しておくことによって、フルシリサイド化ゲート電極の形成時に、金属膜中の金属元素がゲート絶縁膜中に拡散するのを防止することができ、リーク電流の少ない、信頼性の高いＭＩＳ型半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２１】
（第１の実施形態）
図１（ａ）〜図３（ｄ）は、本発明の第１の実施形態におけるＭＩＳ型半導体装置の製造方法を模式的に示した工程断面図である。なお、本実施形態においては、デュアルゲート構造を備えたＭＩＳ型半導体装置を例に説明するが、勿論、単独のＭＩＳ型半導体装置についても、本発明を適用することができる。
【００２２】
まず、図１（ａ）に示すように、素子分離酸化膜２、ｐウェル３ａ、及びｎウェル３ｂが形成されたシリコン基板（半導体基板）１上に、ゲート絶縁膜（例えば、ＳｉＯ２膜）４、１０〜２００ｎｍの多結晶シリコン膜５、及びＳｉＯ２等からなる保護膜６を形成する。その後、保護膜６上に、ｎチャネル及びｐチャネルのゲート領域を画定するレジストパターン７を形成する。
【００２３】
次に、図１（ｂ）に示すように、レジストパターン７をマスクに、保護膜６、多結晶シリコン膜５、及びゲート絶縁膜４をエッチングして、ゲート領域（ゲート絶縁膜４、多結晶シリコン膜５、及び保護膜６の積層構造からなる）を形成した後、レジストパターン７を除去する。この状態で、ゲート領域における多結晶シリコン膜５の側面に、例えば、プラズマ窒化処理により、窒素を導入する。プラズマ窒化処理の条件としては、例えば、電力１５００Ｗ〜２５００Ｗ、圧力１ｍＴ〜１０Ｔ、周波数１ＫＨＺ〜１ＭＨｚ、時間１０〜３００secが好適である。なお、プラズマ窒化処理工程において、ゲート絶縁膜４の側面にも窒素が同時に導入される。
【００２４】
次に、図１（ｃ）に示すように、ゲート領域の側面に、例えば、ＳｉＯ２またはＳｉ３Ｎ４からなるオフセットサイドウォール８及びサイドウォール９（以下、「側壁絶縁膜」という）を形成する。その後、ゲート領域及び側壁絶縁膜８、９をマスクに、シリコン基板１の表面に、それぞれ砒素及びボロンを選択的にイオン注入して、nチャネルＭＩＳＦＥＴのｎ型ソース、ドレイン領域１０、及びｐチャネルＭＩＳＦＥＴのｐ型ソース、ドレイン領域１１を形成する。
【００２５】
次に、図１（ｄ）に示すように、例えば、熱ＣＶＤ法により、３００℃〜４５０℃の温度で、ＳｉＯ２からなる層間絶縁膜１２を４００〜７００ｎｍ堆積した後、表面を平坦化して、ゲート領域の側方に平坦化された層間絶縁膜１２を形成する。
【００２６】
次に、図２（ａ）に示すように、nチャネルのゲート領域上に、レジストパターン１３を形成した後、図２（ｂ）に示すように、ｐチャネルのゲート領域の保護膜６をエッチングにより除去する。その後、図２（ｃ）に示すように、レジストパターン１３を除去した後、シリサイド化用の金属膜（例えば、Ｎｉ膜）１４を堆積する。
【００２７】
次に、図２（ｄ）に示すように、３５０℃〜４５０℃の温度で、１０〜１２０secの熱処理を行い、多結晶シリコン膜５と金属膜１４とをシリサイド化反応させて、ｐチャネルＭＩＳＦＥＴの多結晶シリコン膜５の全領域がフルシリサイド化されてなるゲート電極１５を形成する。例えば、金属膜１４にＮｉ膜を用いた場合、ゲート電極１５は、金属過剰のＮｉ２Ｓｉ膜となる。その後、未反応の余剰金属膜１４を除去する。
【００２８】
次に、図３（ａ）に示すように、ｐチャネルのゲート領域上に、レジストパターン１６を形成した後、図３（ｂ）に示すように、ｎチャネルのゲート領域の保護膜６をエッチングにより除去する。その後、図３（ｃ）に示すように、レジストパターン１６を除去した後、シリサイド化用の金属膜（例えば、Ｎｉ膜）１７を堆積する。
【００２９】
最後に、図３（ｄ）に示すように、４００℃〜５００℃の温度で、１０〜１２０secの熱処理を行い、多結晶シリコン膜５と金属膜１７とをシリサイド化反応させて、ｎチャネルＭＩＳＦＥＴの多結晶シリコン膜５の全領域がフルシリサイド化されてなるゲート電極１８を形成する。例えば、金属膜１７にＮｉ膜を用いた場合、ゲート電極１８は、ＮｉＳｉ膜となる。その後、未反応の余剰金属膜１７を除去する。
【００３０】
図４は、本実施形態の方法により製造されたＭＩＳ型半導体装置の構成を模式的に示した断面図である。ゲート絶縁膜４上には、多結晶シリコン膜がフルシリサイド化されたゲート電極１５、１８が形成されており、ゲート電極１５、１８の側面近傍の領域１９には、窒素が導入されている。
【００３１】
本実施形態によれば、ゲート領域に形成された多結晶シリコン膜５の側面に予め窒素を導入することによって、フルシリサイド化ゲート電極１５、１８の形成時に、金属膜１４、１７中の金属元素がゲート絶縁膜４中に拡散するのを防止することができる。これは、ゲート領域の側面に導入した窒素が、多結晶シリコン膜５中での金属元素の拡散速度を抑制する効果（例えば、非特許文献１を参照）によるものと考えられる。これにより、リーク電流の少ない、信頼性の高いＭＩＳ型半導体装置を実現することができる。
【００３２】
ここで、多結晶シリコン膜５の側面に窒素を導入する方法は、プラズマ窒化処理以外に、例えば、窒素のイオン注入、窒素雰囲気中でのアニール、窒素含有ガス（例えば、ＮＨ３、ＮＦ３等）中でのアニール等を用いることができる。ゲート電極１５、１８（若しくは、多結晶シリコン膜５）中の窒素濃度は、例えば、１〜５７ａｔ％（５７％は完全なＳｉ３Ｎ４の側壁絶縁膜が形成される状態）程度であり、より好適には、５〜３０ａｔ％（シリサイドの結晶粒界が減少する５ａｔ％以上で、かつ、抵抗値も低く保つことができる３０ａｔ％以下）程度である。
【００３３】
また、シリサイド化用の金属膜１４、１７としては、Ｎｉ以外に、例えば、Ｔｉ、Ｃｏ、Ｐｔ、Ｇｅ、Ｈｆ、Ｚｒ、Ｐｄ等を用いることができる。また、ゲート絶縁膜４としては、例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、または、ＨｆＯ２，ＨｆＳｉＯｘ，ＨｆＳｉＯＮ，ＨｆＡｌＯｘ，ＨｆＡｌＯＮ，ＨｆＬａＯｘ，ＨｆＬａＯＮ，ＨｆＴａＯｘ，ＨｆＴａＯＮ，ＨｆＥｒＯｘ，ＺｒＯ２，Ｌａ２Ｏ３，Ｙ２Ｏ３，Ａｌ２Ｏ３，ＴｉＯ２，Ｔａ２Ｏ５，ＭｇＯ，ＣｅＯ２，Ｃｅ２Ｏ３，Ｓｃ２Ｏ３，Ｄｙ２Ｏ３，Ｐｒ２Ｏ３，Ｇｄ２Ｏ３等の高誘電率材料、もしくはそれらの混晶を用いることができる。また、ゲート絶縁膜４は、単層構造、積層構造のどちらでもよい。
【００３４】
また、ゲート絶縁膜４の堆積後、多結晶シリコン膜５の堆積前に、仕事関数調整のために、金属酸化物や金属酸窒化物によるキャップ層（例えば、ＬａＯｘ，ＡｌＯｘ，ＳｃＯｘ，ＤｙＯｘ，ＬａＯｘＮｙ，ＡｌＯｘＮｙ，ＳｃＯｘＮｙ，ＤｙＯｘＮｙ）を挿入してもよい。
【００３５】
また、側壁絶縁膜８、９に窒化膜を用いることにより、側壁絶縁膜８、９内や、ゲート絶縁膜４と側壁絶縁膜８、９の界面における金属元素の拡散を抑制することができる。これにより、ゲート端でのリーク電流の増加、トランジスタの信頼性と歩留まりの低下を抑制することができる。
【００３６】
なお、多結晶シリコン膜５の側面に窒素を導入する際、ゲート絶縁膜４の側面にも窒素が導入されるが、これにより、ゲート絶縁膜４形成時に膜中に含まれるＨ，Ｃ，Ｃｌなどの不純物元素を窒素で置換することができる。その結果、ゲート絶縁膜４の比誘電率の増加による駆動電流の向上や、ゲート絶縁膜４の熱安定性の向上、ゲート絶縁膜４中の不純物準位を介したリーク電流の低減等の効果も、併せ得ることができる。
【００３７】
この時、ゲート絶縁膜４中の窒素濃度は、例えば、０〜５７ａｔ％（５７ａｔ％はＳｉ３Ｎ４の窒素濃度に相当）程度であり、より好適には、５〜７ａｔ％程度である。窒素濃度を５〜７ａｔ％程度にすることでＢＴＩ（Bias Temperature Instability）の劣化を避けることができる。
【００３８】
また、本実施形態において、多結晶シリコン膜５の側面に窒素を導入することによって、フルシリサイド化されたゲート電極１５、１８の電極中心部分の結晶性は高く、シリサイドの粒径は大きくなり、他方、ゲート電極１５、１８の側壁部分の結晶性は低く、シリサイドの粒径は小さい構造となる。これにより、シリサイド形成速度が、窒素濃度の高いゲート電極１５、１８の側壁部分において多少遅くなるために、フルシリサイド化ゲート電極１５、１８の形成過程の後半において、応力発生のピークを低減することができる。その結果、Ｎｉ等の金属がゲート絶縁膜４を突き抜けることによる歩留まり低下を飛躍的に改善することができる。
【００３９】
さらに、多結晶シリコン膜５の側面に窒素を導入する際に、フルシリサイド化されたゲート電極１５、１８の端部からの中央部へ向かうに連れて、窒素濃度が小さくなるような濃度勾配を持たせた構成にしてもよい。これにより、ソース領域からドレイン領域の方向において、チャネル中心部でゲート絶縁膜中の窒素濃度を低下させることができ、高温時のトランジスタの閾値電圧の変動に関するＢＴＩの劣化を避ける効果が期待できる。
【００４０】
本実施形態において、ゲート絶縁膜４の結晶性は非晶質であってもよい。ゲート絶縁膜４が非晶質の場合、良好な電気特性を得ることができ、さらに窒素が導入されることにより、比誘電率を上昇させ、また、結晶化に対する熱安定性も向上することができる。
【００４１】
また、ゲート絶縁膜４の結晶性は多結晶であってもよい。ゲート絶縁膜４が多結晶の場合、結晶粒界に窒素が導入されることにより、比誘電率を上昇させ、また、ゲート絶縁膜４上部の電極を構成する金属材料の拡散を抑制することができる。結晶性は非晶質の占める割合が多くなり、結晶粒界を流れるリーク電流が減少し、電気特性も改善することができる。これによりトランジスタの歩留まりを向上させることができる。
【００４２】
また、ゲート絶縁膜４の結晶性は単結晶であってもよい。ゲート絶縁膜４が単結晶の場合、膜中に含まれる欠陥が少ないために、良好な絶縁特性を得ることができる。
【００４３】
また、ゲート絶縁膜４の結晶性は非晶質と多結晶から構成されてもよい。この場合、結晶粒界に窒素が導入されることにより、比誘電率を上昇させ、また、ゲート絶縁膜上部の電極を構成する金属材料の拡散を抑制することができる。結晶性は非晶質の占める割合が多くなり、結晶粒界を流れるリーク電流が減少し、電気特性も改善することができる。これによりトランジスタの歩留まりを向上させることができる。
【００４４】
また、ゲート絶縁膜４の結晶性が、側壁近傍では非晶質であり、中心部分では多結晶で構成されていてもよい。この場合、ゲート絶縁膜４上部の電極を構成する金属材料の、ゲート絶縁膜４側壁部分からの拡散を抑制することができる。これによりトランジスタの歩留まりを向上させることができる。窒素が導入されることにより、比誘電率を上昇させ、また結晶性は非晶質の占める割合が多くなり、結晶粒界を流れるリーク電流が減少し、電気特性も改善することができる。
【００４５】
（第１の実施形態の変形例）
第１の実施形態においては、デュアルゲート構造を備えたＭＩＳ型半導体装置を例に説明したが、仕事関数の異なる２種類のフルシリサイド化ゲート電極の形成には、種々の製造方法が適用できる。ここでは、第１の実施形態におけるデュアルゲート電極の他の製造方法の一例を説明する。
【００４６】
図５（ａ）〜図６（ｄ）は、第１の実施形態の変形例におけるＭＩＳ型半導体装置の製造方法を模式的に示した工程断面図である。
【００４７】
図５（ａ）は、第１の実施形態における図１（ａ）〜図１（ｄ）で示した製造工程と同様の方法により、ゲート領域（ゲート絶縁膜４、多結晶シリコン膜５、保護膜６の積層構造からなる）の側方に、平坦化された絶縁膜１２を形成した状態を示す。
【００４８】
次に、図５（ｂ）に示すように、保護膜６を除去した後、図５（ｃ）に示すように、ｎチャネル上にレジストパターン１３を形成し、さらに、図５（ｄ）に示すように、レジストパターン１３をマスクに、ｐチャネル上の多結晶シリコン膜５の一部を除去する。次に、図６（ａ）に示すように、レジストパターン１３を除去した後、シリコン基板１上にシリサイド化用の金属膜（例えば、Ｎｉ膜）１４を堆積した後、図６（ｂ）に示すように、pチャネル上にレジストパターン１６を形成し、さらに、図６（ｃ）に示すように、レジストパターン１６をマスクに、nチャネル上の金属膜１４の一部をエッチングする。
【００４９】
最後に、図６（ｄ）に示すように、レジストパターン１６を除去した後、３００℃〜６００℃の温度で、１０〜１２０sec熱処理を行い、多結晶シリコン膜５をフルシリサイド化してなるゲート電極１５、１８を形成する。その後、未反応の余剰金属膜１４を除去する。
【００５０】
本変形例においては、２つのゲート領域に、膜厚比の異なる多結晶シリコン膜５及び金属膜１４の積層膜を形成することによって、１回の熱処理で、２つのゲート領域における多結晶シリコン膜５をフルシリサイド化して、組成比の異なるフルシリサイド化ゲート電極１５、１８を同時に形成することができる。これにより、製造コストの削減を図ることができる。
【００５１】
（第２の実施形態）
第１の実施形態におけるＭＩＳ型半導体装置の製造方法は、ゲート領域に形成された多結晶シリコン膜の側面に予め窒素を導入することによって、フルシリサイド化ゲート電極の形成時に、シリサイド化用の金属膜中の金属元素がゲート絶縁膜中に拡散するのを防止するという効果を奏する。当該方法を金属ゲート電極に適用しても、同様の効果を発揮することができる。すなわち、金属ゲート電極の側面に予め窒素を導入することによって、その後の熱処理（例えば、ソース、ドレイン領域にイオン注入された不純物の活性化熱処理）時に、金属ゲート電極の側面に沿って、金属ゲート電極中の金属元素がゲート絶縁膜中に拡散するのを防止することができる。これにより、金属の仕事関数が安定し、しきい値電圧のばらつきを小さくすることができる。
【００５２】
図７（ａ）〜図９（ｃ）は、本発明の第２の実施形態におけるＭＩＳ型半導体装置の製造方法を模式的に示した工程断面図である。なお、ゲート電極以外の構成は、第１の実施形態と基本的に同じであるため、同符号を付すとともに、これらの説明を省略する。
【００５３】
まず、図７（ａ）に示すように、素子分離酸化膜２、ｐウェル３ａ、及びｎウェル３ｂが形成されたシリコン基板１上に、ゲート絶縁膜４、１０〜２００ｎｍ程度の厚さのｎチャネル用の金属膜（例えば、ＴａＮ，ＴａＣＮ，ＴａＳｉＮ，ＴａＣ，ＴａＬａＮ，ＴａＣＯ，ＴａＣＮ，Ｔａ２Ｃ，ＺｒＮ，ＨｆＣ，ＨｆＳｉ，Ｗ，ＷＮ，ＷＯ，ＴｉＮ，Ｍｏ，ＭｏＡｌ膜）２０、保護膜６を形成する。その後、保護膜６上にレジストパターン７を形成した後、図７（ｂ）に示すように、レジストパターン７をマスクに、ｎウェル３ｂ上に位置する金属膜２０及び保護膜６をエッチングにより除去する。その後、図７（ｃ）に示すように、レジストパターン７を除去する。
【００５４】
次に、図８（ａ）に示すように、シリコン基板１上に、ｐチャネル用の金属膜（例えば、ＴａＮ，ＴａＣＮＯ，ＴａＣＮ，ＴａＣＯ，ＴａＡｌＮ，ＴｉＮ，ＴｉＳｉＮ，ＴｉＡｌＮ，ＺｒＮ，ＭｏＯ，ＭｏＮ，Ｒｕ，ＲｕＯｘ，ＲｕＡｌＯ，ＲｕＡｌＮ，ＷＯ，ＷＡｌＮ，ＭｏＡｌＮ，ＭｏＨｆＯ，Ｐｔ，ＰｔＧｅ，Ｉｒ膜）２１及び保護膜６を形成した後、ｎウェル３ｂ上に位置する保護膜６上に、レジストパターン７を形成する。その後、エッチバック法により、ｐウェル３ａ上の金属膜２１が露出するまで平坦化を行う。
【００５５】
次に、図８（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、保護膜６が露出するまで平坦化を行い、さらに、図８（ｃ）に示すように、エッチバック法により、金属膜２０、２１が露出するまで異平坦化を行う。なお、このとき、保護膜６と金属膜２１とのエッチング速度の差により、素子分離酸化膜２上の金属膜２１も除去される場合がある。
【００５６】
次に、図９（ａ）に示すように、金属膜２０、２１上に、金属キャップ層（例えば、Ｗ，ＷＮ，Ｔｉ，ＴｉＮ，ＴａＮ）２２を形成した後、図９（ｂ）に示すように、金属キャップ層２２、金属膜２０、２１、及びゲート絶縁膜４を選択的にエッチングして、ｎチャネル及びｐチャネルのゲート領域（ゲート絶縁膜４、金属膜２０、２１、及び金属キャップ層２２の積層構造からなる）を形成する。この状態で、ゲート領域における金属膜２０、２１および、金属キャップ膜２２の側面に、プラズマ窒化処理により、窒素を導入する。プラズマ窒化処理の条件としては、例えば、電力１５００Ｗ〜２５００Ｗ、圧力１ｍＴ〜１０Ｔ、周波数１ＫＨＺ〜１ＭＨｚ、時間１０〜３００secが好適である。なお、プラズマ窒化処理工程において、ゲート絶縁膜４の側面にも窒素が同時に導入される。
【００５７】
最後に、図９（ｃ）に示すように、ゲート領域の側面に、側壁絶縁膜（オフセットサイドウォール８及びサイドウォール９）を形成する。その後、ゲート領域及び側壁絶縁膜８、９をマスクに、シリコン基板１の表面に、それぞれ砒素及びボロンを選択的にイオン注入して、nチャネルＭＩＳＦＥＴのｎ型ソース、ドレイン領域１０、及びｐチャネルＭＩＳＦＥＴのｐ型ソース、ドレイン領域１１を形成する。
【００５８】
本実施形態によれば、金属ゲート電極２０、２１の側面に予め窒素を導入することによって、その後の熱処理時に、金属ゲート電極２０、２１中の金属元素がゲート絶縁膜４中に拡散するのを防止することができ、リーク電流の少ない、信頼性の高いＭＩＳ型半導体装置を製造することができる。
【００５９】
ここで、金属ゲート電極２０、２１の側面に窒素を導入する方法は、第１の実施形態と同様に、プラズマ窒化処理以外に、例えば、窒素のイオン注入、窒素雰囲気中でのアニール、窒素含有ガス中でのアニール等を用いることができる。ここで、ゲート電極２０、２１中の窒素濃度は、例えば、１０〜５７ａｔ％程度であり、より好適には、１０〜３０％ａｔ程度である。
【００６０】
なお、金属ゲート電極２０、２１の側面に窒素を導入する際、ゲート絶縁膜４の側面にも窒素が導入されるが、これにより、ゲート絶縁膜４形成時に膜中に含まれるＨ，Ｃ，Ｃｌなどの不純物元素を窒素で置換することができる。その結果、ゲート絶縁膜４の比誘電率の増加による駆動電流の向上や、ゲート絶縁膜４の熱安定性の向上、ゲート絶縁膜４中の不純物準位を介したリーク電流の低減等の効果も、併せ得ることができる。この時、ゲート絶縁膜４中の窒素濃度は、例えば、０〜５７ａｔ％程度であり、より好適には、５〜７ａｔ％程度である。
【００６１】
なお、本実施形態において、ゲート絶縁膜４の結晶性は、第１の実施形態と同様に、非晶質、多結晶、若しくは単結晶、または、これらを組み合わたものであってもよい。特に、非晶質の場合、良好な電気特性を得ることができ、さらに窒素が導入されることにより、比誘電率を上昇させ、また、結晶化に対する熱安定性も向上することができるのでより好適である。
【００６２】
また、金属ゲート電極２０、２１の材料としては、例えば、Ｓｃ，Ｔｉ，Ｙ，Ｚｒ，Ｎｂ，Ｍｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ｈｆ，Ｔａ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔ等の高融点金属を用いうることができる。その場合、ソース・ドレインの不純物を活性化するためのアニール（例えば、１０００℃以上）に耐えうるトランジスタを作製することができる。
【００６３】
また、金属ゲート電極は、単層構造、積層構造のどちらでもよい。なお、必ずしもデュアルメタルの構成にする必要はなく、ｎ型、ｐ型とも同じ種類の金属ゲート電極を用いてもよい。
【００６４】
また、ゲート絶縁膜４としては、例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、または、ＨｆＯ２，ＨｆＳｉＯｘ，ＨｆＳｉＯＮ，ＨｆＡｌＯｘ，ＨｆＡｌＯＮ，ＨｆＬａＯｘ，ＨｆＬａＯＮ，ＨｆＴａＯｘ，ＨｆＴａＯＮ，ＨｆＥｒＯｘ,ＺｒＯ２，Ｌａ２Ｏ３，Ｙ２Ｏ３，Ａｌ２Ｏ３，ＴｉＯ２，Ｔａ２Ｏ５，ＭｇＯ，ＣｅＯ２，Ｃｅ２Ｏ３，Ｓｃ２Ｏ３，Ｄｙ２Ｏ３，Ｐｒ２Ｏ３，Ｇｄ２Ｏ３，等の高誘電率材料もしくはそれらの混晶を用いることができる。また、ゲート絶縁膜４は、単層構造、積層構造のどちらでもよい。
【００６５】
また、ゲート絶縁膜４と金属ゲート電極２０、２１の間に、仕事関数調整のために金属酸化物や金属酸窒化物によるキャップ層（例えば、ＬａＯｘ，ＡｌＯｘ，ＳｃＯｘ，ＤｙＯｘ，ＬａＯｘＮｙ，ＡｌＯｘＮｙ，ＳｃＯｘＮｙ，ＤｙＯｘＮｙ）を挿入してもよい。
【００６６】
（第２の実施形態の変形例）
第１の実施形態では、図９（ａ）に示した工程において、金属膜２０、２１上に、金属キャップ層２２を形成したが、金属キャップ層２２の代わりに、多結晶シリコンからなるキャップ層を形成して、ＭＩＰＳ（Metal Inserted Poly-Silicon)構造のゲート電極としてもよい。このＭＩＰＳ構造においては、ポリシリコン電極の側壁部分を窒化することにより、薄い金属膜との界面を熱的に安定化し、仕事関数を安定化することできる。これによりしきい値電圧のばらつきを小さくすることができる。
【００６７】
また、多結晶シリコンのキャップ層を形成した後、例えば、図１（ｄ）〜図３（ｄ）に示したようなフルシリサイド化工程を適用して、多結晶シリコンをフルシリサイド化したＭＩＳＴ（Metal Inserted Silicide Technology)構造のゲート電極としてもよい。
【００６８】
これらＭＩＰＳ構造とＭＩＳＴ構造においては、薄い金属膜の側壁部分を窒化することにより、絶縁膜と薄い金属膜の界面、ポリシリコン電極と薄い金属膜の界面を熱的に安定化することができる。これにより、熱処理によって金属原子がサイドウォールから基板や絶縁膜へと拡散するのを防ぐことができる。このため、金属の仕事関数は安定し、しきい値電圧のばらつきを小さくすることができる。
【００６９】
なお、本実施形態においては、ｎＭＯＳとｐＭＯＳで異なるゲート絶縁膜を形成してもよい。その場合は、ｐＭＯＳ側の金属電極をパターニング、エッチバックする工程後に、その下のゲート絶縁膜までエッチバックを行い、それから新たに、異なる材料からなるｐＭＯＳ用ゲート絶縁膜の堆積とｐＭＯＳ用金属電極の堆積を行う。この構成を設けることにより、デバイスアプリケーションにあわせた最適な閾値電圧を有するトランジスタをｃＭＯＳとして構成できるとともに、所望のＩｏｆｆ電流とそれに伴う最も高い駆動能力を有することができる。
【００７０】
（第３の実施形態）
第１及び第２の実施形態においては、ゲート領域に形成された多結晶シリコン膜の側面、または金属ゲートの側面に窒素を導入する方法として、プラズマ窒化処理等の方法を用いたが、本実施形態では、リプレースメントゲート構造の製造工程を利用して、ゲート電極の側面に窒素を導入する方法を説明する。
【００７１】
図１０（ａ）〜図１３（ｂ）は、本発明の第３の実施形態におけるＭＩＳ型半導体装置の製造方法を模式的に示した工程断面図である。なお、ゲート電極以外の構成は、第１の実施形態と基本的に同じであるため、同符号を付すとともに、これらの説明を省略する。
【００７２】
図１０（ａ）に示すように、素子分離酸化膜２、ｐウェル３ａ、及びｎウェル３ｂが形成されたシリコン基板１上に、ゲート絶縁膜４、１０〜２００ｎｍの多結晶シリコン膜（ダミーゲート電極）５ａ、及び保護膜６ａを形成する。その後、保護膜６ａ上に、ｎチャネル及びｐチャネルのゲート領域を画定するレジストパターン７を形成する。
【００７３】
次に、図１０（ｂ）に示すように、レジストパターン７をマスクに、保護膜６ａ、多結晶シリコン膜５ａ、及びゲート絶縁膜４をエッチングして、ゲート領域（ゲート絶縁膜４、多結晶シリコン膜５ａ、及び保護膜６ａの積層構造からなる）を形成した後、レジストパターン７を除去する。この状態で、ゲート領域における多結晶シリコン膜５の側面に、例えば、プラズマ窒化処理により、窒素を導入する。プラズマ窒化処理の条件としては、例えば、電力１５００Ｗ〜２５００Ｗ、圧力１ｍＴ〜１０Ｔ、周波数１ＫＨＺ〜１ＭＨｚ、時間１０〜３００secが好適である。なお、プラズマ窒化処理工程において、ゲート絶縁膜４の側面にも窒素が同時に導入される。
【００７４】
次に、図１０（ｃ）に示すように、ゲート領域の側面に、側壁絶縁膜（オフセットサイドウォール８及びサイドウォール９）を形成した後、ゲート領域及び側壁絶縁膜８、９をマスクに、シリコン基板１の表面に、それぞれ砒素及びボロンを選択的にイオン注入して、nチャネルＭＩＳＦＥＴのｎ型ソース、ドレイン領域１０、及びｐチャネルＭＩＳＦＥＴのｐ型ソース、ドレイン領域１１を形成する。
【００７５】
次に、図１０（ｄ）に示すように、シリコン基板１の表面に層間絶縁膜１２を堆積した後、表面を平坦化して、ゲート領域の側方に平坦化された層間絶縁膜１２を形成する。
【００７６】
次に、図１１（ａ）に示すように、ｎチャネルのゲート領域上に、レジストパターン１３を形成した後、図１１（ｂ）に示すように、ｐチャネルのゲート領域の保護膜６ａ及び多結晶シリコン膜５ａをエッチングにより除去し、側壁絶縁膜８、９で画された凹部３０を形成する。
【００７７】
次に、図１１（ｃ）に示すように、レジストパターン１３を除去した後、凹部３０の側面及び底面上に、表面が窒化された第１の金属薄膜（例えば、ＴａＮ，ＴａＣＮＯ，ＴａＣＮ，ＴａＡｌＮ，ＴｉＮ，ＴｉＳｉＮ，ＴｉＡｌＮ，ＭｏＮ,ＺｒＮ,ＭｏＮ，ＭｏＡｌＮ，ＲｕＡｌＮ，ＷＡｌＮ膜）２３を０．２ｎｍ〜１０ｎｍ形成し、然る後、図１１（ｄ）に示すように、凹部３０内に、第２の金属膜（例えば、Ｃｕ，Ａｌ，Ｗ,Ｒｕ，Ｍｏ，Ａｇ膜）２４を埋設する。さらに、図１２（ａ）に示すように、平坦化を行って、ｐチャネルのゲート領域のみに、表面が窒化された第１の金属薄膜２３及び第２の金属膜２４からなるゲート電極を形成する。
【００７８】
次に、図１２（ｂ）に示すように、ｐチャネルのゲート領域上に、レジストパターン１６を形成した後、図１２（ｃ）に示すように、ｎチャネルのゲート領域の保護膜６ａ及び多結晶シリコン膜５ａをエッチングにより除去し、側壁絶縁膜８、９で画された凹部３１を形成する。
【００７９】
次に、図１２（ｄ）に示すように、レジストパターン１６を除去した後、凹部３１の側面及び底面上に、表面が窒化された第１の金属薄膜（例えば、ＴａＮ，ＴａＣＮ，ＴａＳｉＮ，ＴａＬａＮ，ＷＮ，ＴａＣＮ，ＴｉＮ，ＷＮ）２５を０．２ｎｍ〜１０ｎｍ形成し、然る後、図１３（ａ）に示すように、凹部３１内に、第２の金属膜（例えばＣｕ，Ａｌ，Ｗ,Ｒｕ，Ｍｏ，Ａｇ）２６を埋設する。さらに、図１３（ｂ）に示すように、平坦化を行って、ｎチャネルのゲート領域のみに、表面が窒化された第１の金属薄膜２５及び第２の金属膜２６からなるゲート電極を形成する。
【００８０】
ここで、表面が窒化された第１の金属薄膜２３、２５は、例えば、凹部３０、３１の側面及び底面上に、第１の金属薄膜２３、２５を形成した後、プラズマ窒化等の処理を行うことによって、形成することができる。もしくは、最初から窒化金属薄膜を堆積してもよい。なお、表面が窒化された第１の金属薄膜２３、２５は、２層以上の積層構造にしてもよい。また、第２の金属膜２４、２６は、仕事関数のことなる金属材料が選択される。
【００８１】
本実施形態によれば、第２の金属膜２４、２６と側壁絶縁膜８、９との間に、表面が窒化された第１の金属薄膜２３、２５を形成することによって、側面に窒素が導入された金属ゲート電極と実質的に同一の構成をなす金属ゲート電極を得ることができる。これにより、その後の熱処理時に、金属ゲート電極中の金属元素がゲート絶縁膜４中に拡散するのを防止することができ、リーク電流の少ない、信頼性の高いＭＩＳ型半導体装置を製造することができる。
【００８２】
ここで、第１の金属薄膜２３の材料としては、例えば、ＴａＮ，ＴａＣＮＯ，ＴａＣＮ，ＴａＡｌＮ，ＴｉＮ，ＴｉＳｉＮ，ＴｉＡｌＮ，ＭｏＮ,ＺｒＮ,ＭｏＮ，ＭｏＡｌＮ，ＲｕＡｌＮ，ＷＡｌＮ膜等を、２５の材料としては、例えば、ＴａＮ，ＴａＣＮ，ＴａＳｉＮ，ＴａＬａＮ，ＷＮ，ＴａＣＮ，ＴｉＮ，ＷＮ等を用いうることができる。また、第２の金属膜２４、２６の材料としては、例えば、Ｃｕ，Ａｌ，Ｗ,Ｒｕ，Ｍｏ，Ａｇ等を用いうることができる。
【００８３】
また、ゲート絶縁膜４としては、例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、または、ＨｆＯ２，ＨｆＳｉＯｘ，ＨｆＳｉＯＮ，ＨｆＡｌＯｘ，ＨｆＡｌＯＮ，ＨｆＬａＯｘ，ＨｆＬａＯＮ，ＨｆＴａＯｘ，ＨｆＴａＯＮ，ＨｆＥｒＯｘ，ＺｒＯ２，Ｌａ２Ｏ３，Ｙ２Ｏ３，Ａｌ２Ｏ３，ＴｉＯ２，Ｔａ２Ｏ５，ＭｇＯ，ＣｅＯ２，Ｃｅ２Ｏ３，Ｓｃ２Ｏ３，Ｄｙ２Ｏ３，Ｐｒ２Ｏ３，Ｇｄ２Ｏ３，等の高誘電率材料もしくはそれらの混晶を用いることができる。また、ゲート絶縁膜４は、単層構造、積層構造のどちらでもよい。
また、ゲート絶縁膜４と表面が窒化された第１の金属薄膜２３、２５の間に、仕事関数調整のために金属酸化物や金属酸窒化物によるキャップ層（例えば、ＬａＯｘ，ＡｌＯｘ，ＳｃＯｘ，ＤｙＯｘ，ＬａＯｘＮｙ，ＡｌＯｘＮｙ，ＳｃＯｘＮｙ，ＤｙＯｘＮｙ）を挿入してもよい。
【００８４】
なお、本実施形態においては、ゲート絶縁膜４上にも、表面が窒化された第１の金属薄膜２３、２５が形成されているため、金属ゲート電極中の金属元素が、金属ゲート電極とゲート絶縁膜４との界面を通ってゲート絶縁膜４中へ拡散するのを防止する効果も併せ発揮することができる
また、ゲート領域における多結晶シリコン膜５の側面をプラズマ窒化処理する工程において、ゲート絶縁膜４の側面にも窒素が同時に導入される。ゲート領域の側面を窒化することにより、窒化されていない多結晶シリコンよりもエッチングに対する耐性が向上し、後の工程で多結晶シリコン膜５ａをエッチングして、側壁絶縁膜８、９で画された凹部３０、３１を形成する際に発生する側壁絶縁膜へのダメージを低減することができる。
【００８５】
また、ゲート絶縁膜４の側面に窒素が導入されることにより、ゲート絶縁膜４形成時に膜中に含まれるＨ，Ｃ，Ｃｌなどの不純物元素を窒素で置換することができる。その結果、ゲート絶縁膜４の比誘電率の増加による駆動電流の向上や、ゲート絶縁膜４の熱安定性の向上、ゲート絶縁膜４中の不純物準位を介したリーク電流の低減等の効果も、併せ得ることができる。この時、ゲート絶縁膜４中の窒素濃度は、例えば、０〜５７ａｔ％程度であり、より好適には、５〜７ａｔ％程度である。
【００８６】
なお、本実施形態において、ゲート絶縁膜４の結晶性は、第１の実施形態と同様に、非晶質、多結晶、若しくは単結晶、または、これらを組み合わたものであってもよい。特に、非晶質の場合、良好な電気特性を得ることができ、さらに窒素が導入されることにより、比誘電率を上昇させ、また、結晶化に対する熱安定性も向上することができるのでより好適である。
【００８７】
また、第１の金属薄膜２３、２５の堆積は、例えば、ＣＶＤ，ＡＬＤ，ＡＶＤ，ＰＶＤ法を組み合わせて用いて行うことができる。例えば、１層目の金属薄膜ＡＬＤ法で、２層目の金属薄膜をＰＶＤ法で成膜することで、膜の組成を変化させて、金属やＳｉなどの原子の拡散を抑制させる障壁とすることができる。
【００８８】
また、ポリシリコン電極の除去を行う際、ポリシリコン電極下部のゲート絶縁膜も続けて除去を行ってもよい。その場合は、金属ゲート絶縁膜だけではなく、新たなゲート絶縁膜と金属ゲート電極を形成する。この構成を設けることにより、ゲート電極除去時のエッチングダメージやプラズマダメージがまったくないゲート絶縁膜を設けることができ、信頼性の高いトランジスタを実現できる。
【００８９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００９０】
本発明は、微細化してもリーク電流の少ない、信頼性に優れたフルシリサイド化ゲート電極を備えたＭＩＳ型半導体装置に有用である。
【図面の簡単な説明】
【００９１】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図４】本発明の第１の実施形態におけるＭＩＳ型半導体装置の構成を示した断面図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態の変形例におけるＭＩＳ型半導体装置の製造方法を模式的に示した工程断面図である。
【図６】（ａ）〜（ｄ）は、第１の実施形態の変形例におけるＭＩＳ型半導体装置の製造方法を模式的に示した工程断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第２の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図８】（ａ）〜（ｃ）は、本発明の第２の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第２の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図１０】（ａ）〜（ｄ）は、本発明の第３の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図１１】（ａ）〜（ｄ）は、本発明の第３の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図１２】（ａ）〜（ｄ）は、本発明の第３の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図１３】（ａ）〜（ｂ）は、本発明の第３の実施形態におけるＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図１４】（ａ）〜（ｄ）は、従来のＦＵＳＩゲート電極を備えたＭＩＳ型半導体装置の製造方法を示した工程断面図である。
【図１５】従来のＦＵＳＩゲート電極における課題を説明した断面図である。
【符号の説明】
【００９２】
１      シリコン基板（半導体基板）
２      素子分離酸化膜
３ａ    ｐウェル
３ｂ    ｎウェル
４      ゲート絶縁膜
５      多結晶シリコン膜
５ａ    多結晶シリコン膜（ダミーゲート電極）
６、６ａ    保護膜
７、１３、１６      レジストパターン
８      オフセットサイドウォール
９      サイドウォール
１０、１１      ソース、ドレイン領域
１２      層間絶縁膜
１４、１７      シリサイド化用金属膜
１５、１８      フルシリサイド化ゲート電極
２０、２１      金属膜
２２      金属キャップ層
２３、２５      第１の金属薄膜
２４、２６      第２の金属膜
３０、３１      凹部
【図１】
2008218876.tif 000003
【図２】
2008218876.tif 000004
【図３】
2008218876.tif 000005
【図４】
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【図５】
2008218876.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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