(57)【要約】【課題】簡単な回路構成で、起動時に要する所定の制御時間が短縮できる信号処理装置および信号処理方法を提供する。【解決手段】電源投入時またはリセット時に、経路切替スイッチ（３）を接続してバス１とバス２を共通にし、ＣＰＵ１をマスタとして、スレーブ側のＣＰＵ２をリセット状態（スイッチ（４）を未接続）にする。揮発性メモリ１にチップセレクト信号ＣＳ１を割り当て、もう１つの揮発性メモリ２にチップセレクト信号ＣＳ１を割り当てる。ＣＰＵ１は、ＦＬＡＳＨメモリからデータを読み出して、揮発性メモリ１と揮発性メモリ２に同時に書き込みを行う。書き込み後は、各々のＣＰＵにつき、１個の揮発性メモリの構成で、データ処理を行う。【選択図】図１
2008250533.tif 000002
【特許請求の範囲】
【請求項１】
複数の中央演算処理装置と、
前記複数の中央演算処理装置にそれぞれ対応付けられて接続された揮発性メモリと、
前記複数の中央演算処理装置に接続された経路切替手段と、
前記経路切替手段に接続された、前記信号処理手段の起動時に要するデータが格納された不揮発性メモリと、
前記複数の中央演算処理装置にそれぞれ対応付けられて設けられ、前記不揮発性メモリに格納された前記データを、前記揮発性メモリに書き込む処理を制御する制御手段と、有し、
前記制御手段は、
起動時に、前記経路切替手段を制御し、前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出し、読み出したデータを、前記揮発性メモリへ書き込むように制御する、
ことを特徴とする信号処理装置。
【請求項２】
前記制御手段は、
起動時に、前記経路切替手段を制御し、前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出し、読み出したデータを、前記複数の中央演算処理装置にそれぞれ対応付けられて接続された揮発性メモリへ同時に書き込むように制御する、
ことを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記制御手段は、
前記複数の中央演算処理装置のうちのいずれか１つがリセットされた場合に、前記経路切替手段を制御し、リセットされない前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出し、読み出したデータを、前記揮発性メモリへ書き込むように制御する、
ことを特徴とする請求項１に記載の信号処理装置。
【請求項４】
前記制御手段は、
前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出す処理を実行する場合には、前記揮発性メモリへ書き込み処理のみを行うように制御する、
ことを特徴とする請求項１ないし３のいずれか１項に記載の信号処理装置。
【請求項５】
前記揮発性メモリはＳＤＲＡＭであり、前記不揮発性メモリはＦＬＡＳＨメモリである、ことを特徴とする請求項１ないし４のいずれか１項に記載の信号処理装置。
【請求項６】
複数の中央演算処理装置と、当該複数の中央演算処理装置にそれぞれ対応付けられて接続された揮発性メモリと、起動時に要するデータが記憶された不揮発性メモリと、を有する信号処理装置における信号処理方法において、
起動状態を検出するステップと、
前記検出によって、起動状態が検出された場合には、前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出すステップと、
前記読み出したデータを、前記揮発性メモリへ書き込むステップと、
を具備することを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵを複数備えた信号処理装置およびその信号処理方法に関する。
【背景技術】
【０００２】
ｉＢｕｒｓｔ（登録商標）システムのデータ通信端末装置（ユーザターミナル）において、今までは、伝送速度が１Ｍｂｐｓでデータ通信をする場合、１個のＣＰＵと１個のＦＬＡＳＨメモリと１個の揮発性メモリとで構成していた。しかし、伝送速度を、さらに２Ｍｂｐｓ，５Ｍｂｐｓとデータ通信を向上させるにあたり、パフォーマンスが要求されるが、モデム処理、データフォーマット処理、ホストへの接続とデータ転送の処理等を考えると、２個のＣＰＵ以上のデータ処理が必要である。さらに、伝送速度５Ｍｂｐｓを実現する場合は、現状４個のＣＰＵ構成での分散処理のパフォーマンスが望まれる。
【０００３】
なお、従来技術として、システム起動時にシステム起動プログラムをパッケージ内でフラッシュメモリからRAM にコピーするマルチチップパッケージ型メモリシステムが提案されている（特許文献１参照）。
【特許文献１】特開２００５−１９０３１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したデータ通信端末装置では、電源投入時（イニシャル時）またはリセット時に、高速なデータ処理を実現するために、駆動時に要するデータ（プログラム）が、ＦＬＡＳＨメモリから揮発性メモリに展開され、格納される。上述したように、２個あるいは４個のＣＰＵの構成とした場合に、ＣＰＵ毎に１個のＦＬＡＳＨメモリと１個の揮発性メモリとする構成とした場合には、ＣＰＵが、個々にＦＬＡＳＨメモリから揮発性メモリへデータを転送することになり、データ転送の時間が問題となる。電源投入時またはリセット時の処理は、ＰＣＭＣＩＡ（Personal Computer Memory Card International Association）の規格にあった時間内で行うことが求められ、ＣＰＵが増え、データ量が増えてもその時間を逸脱することは許されない。また、ＣＰＵ毎に１個のＦＬＡＳＨメモリと１個の揮発性メモリとする構成とした場合には、確実にコストアップになる。
【０００５】
本発明は、このような問題点に鑑みてなされたものであり、本発明の目的は、簡単な回路構成で、起動時に要する所定の制御時間が短縮できる信号処理装置および信号処理方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の信号処理装置は、複数の中央演算処理装置と、前記複数の中央演算処理装置にそれぞれ対応付けられて接続された揮発性メモリと、前記複数の中央演算処理装置に接続された経路切替手段と、前記経路切替手段に接続された、前記信号処理手段の起動時に要するデータが格納された不揮発性メモリと、前記複数の中央演算処理装置にそれぞれ対応付けられて設けられ、前記不揮発性メモリに格納された前記データを、前記揮発性メモリに書き込む処理を制御する制御手段と有し、前記制御手段は、起動時に、前記経路切替手段を制御し、前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出し、読み出したデータを、前記揮発性メモリへ書き込むように制御することを特徴とする。
【０００７】
前記制御手段は、起動時に、前記経路切替手段を制御し、前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出し、読み出したデータを、前記複数の中央演算処理装置にそれぞれ対応付けられて接続された揮発性メモリへ同時に書き込むように制御することが好ましい。また、前記制御手段は、前記複数の中央演算処理装置のうちのいずれか１つがリセットされた場合に、前記経路切替手段を制御し、リセットされない前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出し、読み出したデータを、前記揮発性メモリへ書き込むように制御することが好ましい。
【０００８】
また、前記制御手段は、前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出す処理を実行する場合には、前記揮発性メモリへ書き込み処理のみを行うように制御することが好ましく、前記揮発性メモリはＳＤＲＡＭであり、前記不揮発性メモリはＦＬＡＳＨメモリであることが好ましい。
【０００９】
また、本発明の信号処理方法は、複数の中央演算処理装置と、当該複数の中央演算処理装置にそれぞれ対応付けられて接続された揮発性メモリと、起動時に要するデータが記憶された不揮発性メモリと、を有する信号処理装置における信号処理方法において、起動状態を検出するステップと、前記検出によって、起動状態が検出された場合には、前記複数の中央演算処理装置のうちのいずれか１つが、前記不揮発性メモリに格納された前記データを読み出すステップと、前記読み出したデータを、前記揮発性メモリへ書き込むステップとを具備することを特徴とする。
【発明の効果】
【００１０】
本発明は、ＣＰＵを複数備えた信号処理装置において、簡単な回路構成で、起動時に要する所定の制御時間が短縮できる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態について図面を参照して説明する。図１は、本発明の信号処理装置を示すシステム構成図である。なお、本実施の形態では、信号処理装置としてｉＢｕｒｓｔ（登録商標）システムにおけるデータ通信端末装置（ユーザターミナル）を例示して説明する。また、ここでは、ＣＰＵが２個の場合について説明する。図１において、信号処理装置は、アンテナ１１ａ，１１ｂを介して基地局と信号の送受信を行うＲＦ送受信部１２ａ，１２ｂと、信号を処理するＡＳＩＣ部（信号処理手段）１０と、ＡＳＩＣ部１０の起動時に要するデータが格納された不揮発性のＦＬＡＳＨメモリ２５と、ＡＳＩＣ部１０の起動時に要するデータが書き込まれる揮発性メモリ２４ａ，２４ｂと、ＡＳＩＣ部１０を外部コンピュータ等に接続するための入出力インターフェース２１とを備えている。ＡＳＩＣ部１０は、内部に、信号の変復調を行うベースバンド部１３ａ，１３ｂと、データの制御を行うＣＰＵ（中央演算処理装置）１５ａ，１５ｂと、ＦＬＡＳＨメモリ２５に格納されたデータを揮発性メモリ２４ａ，２４ｂに書き込む処理を制御するメモリ制御部（制御手段）１７ａ，１７ｂと、経路切替スイッチ１９とを備えている。揮発性メモリ２４ａは、メモリ制御部１７ａを介してＣＰＵ１５ａに接続されており、揮発性メモリ２４ｂは、メモリ制御部１７ｂを介してＣＰＵ１５ｂに接続されている。また、経路切替スイッチ１９は、メモリ制御部１７ａ，１７ｂおよびＦＬＡＳＨメモリ２５に接続されている。
【００１２】
メモリ制御部１７ａ，１７ｂは、起動時に、経路切替スイッチ１９を制御し、ＣＰＵ１５ａあるいはＣＰＵ１５ｂが、ＦＬＡＳＨメモリ２５に格納されたデータを読み出し、読み出したデータを、揮発性メモリ２４ａ，２４ｂへ書き込むように制御する。また、メモリ制御部１７ａ，１７ｂは、ＣＰＵ１５ａあるいはＣＰＵ１５ｂのいずれか一方が、何らかの障害で、データ（プログラム）処理の続行が不可能となってリセットされた場合に、経路切替スイッチ１９を制御し、リセットされない他方のＣＰＵが、ＦＬＡＳＨメモリ２５に格納されたデータを読み出し、読み出したデータを、揮発性メモリ２４ａ，２４ｂへ書き込むように制御する。
【００１３】
ＣＰＵ１５ａ，１５ｂは、少なくとも７２ＭＨｚ以上で動作させるものとする。２Ｍｂｐｓ以上のデータ転送では、基地局を介して入力されてきたデータを、２つ以上の搬送周波数に基づいて、分散処理を各々のＣＰＵが実行しながら、処理する形態をとる。この方式では、別々に入ってきた信号を分離して、一方の信号をモデム部でデコード後、ＣＰＵ１５ａで管理し、フォーマット展開後、データを揮発性メモリ２４ａに格納する。もう一方の信号についても、モデム部でデコード後、ＣＰＵ１５ｂで管理し、フォーマット展開後、データを揮発性メモリ２４ｂに格納する。また、ＣＰＵ１５ａとＣＰＵ１５ｂは、１００Ｍｂｐｓ以上のデータ転送が可能なローカルバスで接続されており、揮発性メモリ２４ａ，２４ｂに格納されたデータは、ローカルバスを使用してお互いに転送が可能である。
【００１４】
揮発性メモリ２４ａ，２４ｂには、ＰＳＲＡＭやバースト転送が可能なＳＤＲＡＭが用いられる。また、揮発性メモリ２４ａ，２４ｂは、２Ｍｂｐｓ以上のデータ量の格納エリアを有し、揮発性メモリへ格納されたデータは、そのデータを合わせこみ、ＦＯＲＭＡＴ化されてさらに、イーサネット（登録商標）、ＰＣＭＣＩＡ等の入出力インターフェースを介して、外部コンピュータに出力される。
【００１５】
なお、ＡＳＩＣ部１０の駆動時に要するデータ（プログラム）は、信号処理装置の電源投入時（イニシャル時）に、ＦＬＡＳＨメモリ２５から揮発性メモリ２４ａ，２４ｂに展開され、格納される。その場合、１個のＣＰＵが処理を実行する。
【００１６】
次に、本発明の実施例１について説明する。図２は、ＣＰＵが４個の場合におけるバス切り替えの構成を説明する図である。ここで、ＣＰＵ１は、マスタ側に支配されており、経路切替スイッチ（３）は、接続されている。ＣＰＵ１をマスタとすると、ＣＰＵ１は、ＣＰＵ１のＧＰＩＯを使って、スレーブ側のＣＰＵ２〜ＣＰＵ４をリセット状態にする。ＣＰＵ２〜ＣＰＵ４は、リセットがかかり、バス２〜バス４を解放している状態、すなわち、ハイインピーダンスの状態となる。概念上は、スイッチ（４）、（５）が未接続状態である。そのため、ＣＰＵ１のみが、バスを全て占有する。
【００１７】
揮発性メモリ１にチップセレクト信号ＣＳ１を割り当て、揮発性メモリ２〜揮発性メモリ４にもチップセレクト信号ＣＳ１を割り当てる。バス１〜バス４は共通となり、ＣＰＵ１は、ＦＬＡＳＨメモリからデータを読み出して、揮発性メモリ１〜揮発性メモリ４に同時に書き込みを行う。しかしながら、揮発性メモリ１〜揮発性メモリ４に書き込まれたデータを読み出すことは、バスの衝突が発生するため、この段階ではできない。この段階でできるのは書き込みのみである。
【００１８】
揮発性メモリ１〜揮発性メモリ４へのデータの書き込み後、経路切替スイッチ（３）を切り離して、揮発性メモリ１のデータを読み出し、ＳＵＭ値を取り、元のデータと照合して、一致していたら、終了する。さらに、スイッチ（４）を接続して、同様に、揮発性メモリ２のデータを読み出し、ＳＵＭ値を取り、元のデータと照合して、一致していたら、終了する。同様の処理を揮発性メモリ３および揮発性メモリ４について行う。この後は、各々のＣＰＵにつき、１個の揮発性メモリの構成で、データ処理を行う。
【００１９】
次に、本発明の実施例２について説明する。説明を簡単にするため、ＣＰＵが２個の場合で説明する。図２において、揮発性メモリ１にチップセレクト信号ＣＳ１を割り当て、もう１つの揮発性メモリ２にチップセレクト信号ＣＳ２を割り当てる。ＣＰＵ１は、ＦＬＡＳＨメモリからデータを読み出して、揮発性メモリ１にデータの書き込みを行い、揮発性メモリ１への書き込み終了後に、引き続き揮発性メモリ２にデータの書き込みを行う。その他は、実施例１と同様である。実施例２では、揮発性メモリへのデータの書き込みを個別に行うので、実施例１よりもデータ転送時間が長くなる。しかしながら、実施例２では、データ転送時間が長くなるが、揮発性メモリに書き込んだ時点で、書き込みデータ毎に、データの読み出しチェックを行うことができる。
【００２０】
次に、本発明の実施例３について説明する。説明を簡単にするため、ＣＰＵが２個の場合で説明する。図２において、スイッチ（４）を切り離して、スレーブ１のＣＰＵ２にリセットが、かかったままの状態にしておく。経路切替スイッチ（１）を接続し、（２）（３）を切り離して、ＣＰＵ１は、ＦＬＡＳＨメモリからデータを読み出して、揮発性メモリ１に書き込みを行う。揮発性メモリ１へのデータの書き込み後、スイッチ（４）を接続して、ＣＰＵ２のリセットを解除し、経路切替スイッチ（２）を接続し、（１）（３）を切り離して、ＣＰＵ２は、ＦＬＡＳＨメモリからデータを読み出して、揮発性メモリ２に書き込みを行う。
【００２１】
実施例３では、各ＣＰＵはデータバスを別個にする。揮発性メモリへの展開は、各々のＣＰＵが独立して行う。バスを別個にして、電源投入時または、再リセット後の処理として、ＣＰＵから見てＦＬＡＳＨメモリと揮発性メモリが１個づつ搭載する構成となるようにバスを切り替えて、実行する。この場合は、揮発性メモリへの展開は、一方の揮発性メモリへの展開後に実行される。その間、一方のＣＰＵは、リセットがかけられたまま状態であり、データ（プログラム）の展開処理は始まっていない。したがって、実施例３は、実施例１および実施例２よりもデータ転送時間が長くなる。
【００２２】
図３は、バス切り替え部の回路構成図である。ＣＰＵ１５ａとメモリ制御部１７ａとはバスで接続されている。メモリ制御部１７ａは、経路切替スイッチであるセレクタ１９ａを介してアドレス信号をＦＬＡＳＨメモリ２５のアドレス端子に出力し、経路切替スイッチであるセレクタ１９ｂを介して、データ信号をＦＬＡＳＨメモリ２５のデータ端子に出力し、経路切替スイッチであるセレクタ１９ｃを介して読み出し、書き込み信号をＦＬＡＳＨメモリ２５の制御端子に出力する。メモリ制御部１７ｂも同様である。また、メモリ制御部１７ａは、チップセレクト信号ＣＳ１０／，ＣＳ１１／，ＣＳ１２／を出力し、メモリ制御部１７ｂは、チップセレクト信号ＣＳ２０／，ＣＳ２１／，ＣＳ２２／を出力する。チップセレクト信号ＣＳ１０／，ＣＳ２０／は、ゲート回路２２、２３およびセレクタ１９ａ，１９ｂ，１９ｃに出力される。また、ＣＰＵ１５ａとＣＰＵ１５ｂは、高速転送が可能なローカルバスにより接続されている。
【００２３】
図４は、揮発性メモリを切り替える部分の回路構成図である。メモリ制御部１７ａおよびメモリ制御部１７ｂからの制御信号（読み出し信号、書き込み信号）は、セレクタ１９ｄを介して揮発性メモリ２４の制御端子に出力される。また、メモリ制御部１７ａからのチップセレクト信号ＣＳ１１／，ＣＳ１２／およびメモリ制御部１７ｂからのチップセレクト信号ＣＳ２１／，ＣＳ２２／は、セレクタ１９ｅを介して揮発性メモリ２４のチップセレクト端子に出力される。
【００２４】
なお、上述した実施例では、各データ転送に関しても、どちらのＣＰＵからでも、処理ができるような構成をとり、分散処理で手の空いたほうが、処理を行う。また、ＣＰＵ同士は、ステータスをマスタのＣＰＵと調停できるような手段や、リセットをお互いにかける手段を有する。
【００２５】
上述したように、本発明は、起動時に、経路切替スイッチを制御して、バスの接続を切り替えて、１個のＣＰＵが、１個のＦＬＡＳＨメモリに格納されたデータを読み出し、読み出したデータを、同時に複数個の揮発性メモリへ書き込むように制御するので、簡単な回路構成で、起動時に要する所定の制御時間が短縮できる。また、本発明は、いずれか一方のＣＰＵが、何らかの障害で、データ（プログラム）処理の続行が不可能となってリセットされた時に、経路切替スイッチを制御して、バスの接続を切り替えて、リセットされない他方のＣＰＵが、ＦＬＡＳＨメモリに格納されたデータを読み出し、読み出したデータを、揮発性メモリへ書き込むように制御するので、簡単な回路構成で、起動時に要する所定の制御時間が短縮できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の信号処理装置を示すシステム構成図である。
【図２】バス切り替えの構成を説明する図である。
【図３】バス切り替え部の回路構成図である。
【図４】揮発性メモリを切り替える部分の回路構成図である。
【符号の説明】
【００２７】
１０  ＡＳＩＣ部
１１ａ，１１ｂ  アンテナ
１２ａ，１２ｂ  ＲＦ送受信部
１３ａ，１３ｂ  ベースバンド部
１５ａ，１５ｂ  ＣＰＵ
１７ａ，１７ｂ  メモリ制御部
１９  経路切替スイッチ
１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ  セレクタ
２１  入出力インターフェース
２２，２３  ゲート回路
２４ａ，２４ｂ  揮発性メモリ
２５  ＦＬＡＳＨメモリ
【図１】
2008250533.tif 000003
【図２】
2008250533.tif 000004
【図３】
2008250533.tif 000005
【図４】
2008250533.tif 000006