(57)【要約】【課題】損失を低減することや、トランスの発熱を防止できることや、コアの伝熱性を向上できることが可能である複数のトランスを用いたＤＣ−ＤＣコンバータを提供すること、および、このＤＣ−ＤＣコンバータに用いられる一体型トランスを提供すること。【解決手段】スイッチング素子Ｑ１の導通時において、負の起電力が発生する端子ＴＲ１と、正の起電力が発生する端子ＴＲ２とが、ノードＮ１で接続される。トランスＴ１とＴ２とで共用される共通電流経路上に、出力コイルＬ１および出力端子ＴＯ１、ＴＯ２が備えられる。またダイオードＤ１およびＤ２が、ノードＮ３から端子ＴＲ３へ向かう方向およびノードＮ３から端子ＴＲ４へ向かう方向を順方向としてそれぞれ挿入される。第１トランスの動作がフライバック動作に、第２トランスの動作がフォワード動作に、それぞれ割り当てられる。【選択図】図１
2008099514.tif 000002
【特許請求の範囲】
【請求項１】
ギャップを有する第１コアを備え、第１コア１次巻線と第１コア２次巻線とが前記第１コアに巻回される第１トランスと、
前記第１コアよりも狭いギャップを有するかまたはギャップが存在しない第２コアを備え、第２コア１次巻線と第２コア２次巻線とが前記第２コアに巻回される第２トランスと、
前記第１コア１次巻線および前記第２コア１次巻線と直列接続され、所定の周期で導通／非導通状態とされる第１スイッチング素子と、
前記第１スイッチング素子の導通時に第１極性の起電力が発生する前記第１コア２次巻線の第１端子に第１極性端子が接続される第１整流素子と、
前記第１スイッチング素子の導通時に第２極性の起電力が発生する前記第２コア２次巻線の第２端子に前記第１極性端子が接続される第２整流素子と、
前記第１コア２次巻線の前記第１端子の反対側に備えられる第３端子および前記第２コア２次巻線の前記第２端子の反対側に備えられる第４端子を始点とし、前記第１整流素子の前記第２極性端子と前記第２整流素子の前記第２極性端子との接続点を終点とする電流経路上に備えられる出力端子と
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記第１コア１次巻線と前記第２コア１次巻線とを含む閉回路上に備えられ、前記第１スイッチング素子が非導通状態とされる期間中に導通する第２スイッチング素子と、
前記閉回路上に備えられる第２容量素子と
を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
一端が入力直流電源の負極側に接続される第１容量素子と、
前記第１コア１次巻線と同一巻数・同一巻回方向で前記第１コアに巻回される第１コア１次補助巻線と、
前記第２コア１次巻線と同一巻数・同一巻回方向で前記第２コアに巻回される第２コア１次補助巻線とを備え、
前記第１コア１次巻線の一端と前記第２コア１次巻線の一端とが接続され、
前記第１コア１次巻線の他端が前記入力直流電源の正極側に接続され、
前記第２コア１次巻線の他端と前記第１スイッチング素子とが第１接続点で接続され、
前記第１コア１次補助巻線は、前記第１スイッチング素子の非導通時に前記第１コア１次巻線に発生する磁束の向きと逆方向の磁束を発生する巻線方向を有して、前記第１接続点と前記第１容量素子との接続経路上に挿入され、
前記第２コア１次補助巻線は、前記第１スイッチング素子の非導通時に前記第２コア１次巻線に発生する磁束の向きと逆方向の磁束を発生する巻線方向を有して、前記第１接続点と前記第１容量素子との接続経路上に挿入されることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記第１スイッチング素子が非導通状態の際に導通する第２スイッチング素子と、該第２スイッチング素子と直列接続される第２容量素子とを備えるトランスリセット回路を備え、
前記トランスリセット回路は、互いに直列接続される前記第１コア１次補助巻線と前記第２コア１次補助巻線とに対して並列接続されることを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
【請求項５】
ギャップを有し第１磁束ループが周回する第１コアと、
前記第１コアよりも狭いギャップを有するかまたはギャップが存在せず、第２磁束ループが周回するコアであって、前記第１コアとの共有部分を有する第２コアと、
前記共有部分に巻回される第１巻線と、
前記第１コアに巻回され、前記第１コアを磁心として、前記第１巻線と共に第１トランスを構成する第２巻線と、
前記第２コアに巻回され、前記第２コアを磁心として、前記第１巻線と共に第２トランスを構成する第３巻線と
を備えることを特徴とするトランス。
【請求項６】
ＥＥ型またはＥＩ型のコアを備えるトランスであって、
底板に第１外方磁脚、中央磁脚、第２外方磁脚が並列に設けられ、前記第１外方磁脚の高さが前記中央磁脚および前記第２外方磁脚よりも低くされるＥ型コアを備え、
前記中央磁脚によって前記共有部分が構成され、
前記中央磁脚と前記第１外方磁脚によって前記第１磁束ループが構成され、
前記中央磁脚と前記第２外方磁脚によって前記第２磁束ループが構成されることを特徴とする請求項５に記載のトランス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランスを用いるＤＣ−ＤＣコンバータ、および、複数のトランスが一体に成型されるトランスに関するものである。
【背景技術】
【０００２】
図１２に、特許文献１に開示されている、２トランス型ＤＣ−ＤＣコンバ−タの基本回路図を示す。トランスＴ１０１は一次コイルＷ１０１、Ｗ１０２と二次コイルＷ１０３を有し、トランスＴ１０２は一次コイルＷ１０４、Ｗ１０５と二次コイルＷ１０６とを有する。主スイッチＱ１０１をオン、副スイッチＱ１０２をオフし、コンデンサＣ１０１を放電する期間において、エネルギーがコイルＷ１０５およびコイルＷ１０４からコイルＷ１０６側へ伝送され、コイルＷ１０１、Ｗ１０２は磁気エネルギー蓄積を行う。一方、主スイッチＱ１０１をオフ、副スイッチＱ１０２をオンし、コンデンサＣ１０１を充電する期間において、エネルギーがコイルＷ１０１およびコイルＷ１０２からコイルＷ１０３側に伝送され、コイルＷ１０４、Ｗ１０５は磁気エネルギー蓄積を行う。
【０００３】
また図１３に、図１２に示したＤＣ−ＤＣコンバータに用いられる、２つのトランスを一体化したトランスコアの構造を示す。Ｉ形コア３０００は、Ｅ形コア２０００及び第１の側壁部２００３の上に配置されており、Ｉ形コア３０００と中央柱部２００２との間にギャップＧ１０１が形成されている。これにより、Ｉ形コア３０００、第１の側壁部２００３、底板部２００１、中央柱部２００２、ギャップＧ１０１、Ｉ形コア３０００を通過する第１の有ギャップ閉磁気回路６０００が形成されている。有ギャップ閉磁気回路６０００は、トランスＴ１０１用の磁気回路である。Ｉ形コア４０００は、Ｅ形コア２０００及び第２の側壁部２００４の上に配置されており、Ｉ形コア４０００と中央柱部２００２との間にギャップＧ１０２が形成されている。これにより、Ｉ形コア４０００、第２の側壁部２００４、底板部２００１、中央柱部２００２、ギャップＧ１０２、Ｉ形コア４０００を通過する第２の有ギャップ閉磁気回路７０００が形成されている。有ギャップ閉磁気回路７０００は、トランスＴ１０２用の磁気回路である。
【０００４】
１次巻線Ｗ１０１、Ｗ１０４は一体に形成されて所定ターン数だけ中央柱部２００２に巻装され、同様に１次巻線Ｗ１０２、Ｗ１０５は一体に形成されて所定ターン数だけ中央柱部２００２に巻装されている。二次巻線をなすコイルＷ１０３、Ｗ１０６は、中央柱部２００２にそれぞれ逆向きに半ターンだけ巻装されている。このようにして、トランスＴ１０１、Ｔ１０２を一体化した共通トランスが構成される。
【０００５】
尚、その他の関連技術として、特許文献２ないし５に開示されているＤＣ−ＤＣコンバータがある。
【０００６】
【特許文献１】特開２００５−５１９９５号公報
【特許文献２】特開２００５−５１９９４号公報
【特許文献３】特開２００３−７９１４２号公報
【特許文献４】特開２００２−５７０４５号公報
【特許文献５】特開２０００−３５３６２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら従来のＤＣ−ＤＣコンバ−タのトランスでは、トランスＴ１０１、Ｔ１０２のそれぞれにギャップＧ１０１およびＧ１０２が存在する。すると当該ギャップＧ１０１、Ｇ１０２により励磁電流が増え、損失が大きくなるため問題である。またギャップＧ１０１、Ｇ１０２から流れる漏れ磁束により、コアや巻線中に渦電流が誘導される。すると渦電流による損失によりトランスが発熱するため問題である。またギャップＧ１０１、Ｇ１０２部分でコア内部の伝熱性が悪化することにより、別途放熱対策用の部品が必要となるため、コスト上昇や部品点数増大等が発生するため問題である。
【０００８】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、損失を低減すること、トランスの発熱を防止すること、コアの伝熱性を向上することが可能である複数のトランスを用いたＤＣ−ＤＣコンバータを提供すること、および、このＤＣ−ＤＣコンバータに用いられる一体型トランスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、請求項１に係るＤＣ−ＤＣコンバータは、ギャップを有する第１コアを備え、第１コア１次巻線と第１コア２次巻線とが第１コアに巻回される第１トランスと、第１コアよりも狭いギャップを有するかまたはギャップが存在しない第２コアを備え、第２コア１次巻線と第２コア２次巻線とが第２コアに巻回される第２トランスと、第１コア１次巻線および第２コア１次巻線と直列接続され、所定の周期で導通／非導通状態とされる第１スイッチング素子と、第１スイッチング素子の導通時に第１極性の起電力が発生する第１コア２次巻線の第１端子に第１極性端子が接続される第１整流素子と、第１スイッチング素子の導通時に第２極性の起電力が発生する第２コア２次巻線の第２端子に第１極性端子が接続される第２整流素子と、第１コア２次巻線の第１端子の反対側に備えられる第３端子および第２コア２次巻線の第２端子の反対側に備えられる第４端子を始点とし、第１整流素子の第２極性端子と第２整流素子の第２極性端子との接続点を終点とする電流経路上に備えられる出力端子とを備えることを特徴とする。
【００１０】
第１スイッチング素子は、出力端子の出力電圧を予め定められる所定値に調整するように、所定の周期で導通／非導通状態とされる。第１トランスおよび第２トランスの１次側では、第１コア１次巻線と第２コア１次巻線と第１スイッチング素子とが直列接続される。第１整流素子は、第１スイッチング素子の導通時に第１極性の起電力が発生する第１コア２次巻線の第１端子に第１極性端子が接続される。また第２整流素子は、第１スイッチング素子の導通時に第２極性の起電力が発生する第２コア２次巻線の第２端子に第１極性端子が接続される。そして第１コア２次巻線の第１端子の反対側に備えられる第３端子および第２コア２次巻線の第２端子の反対側に備えられる第４端子を始点とし、第１整流素子の第２極性端子と第２整流素子の第２極性端子との接続点を終点とする経路が形成される。この経路上に出力端子が備えられる。またトランスの２次側には、トランスと一体に形成される出力コイル成分が存在する。当該出力コイル成分は、２次巻線と直列接続されるコイルとして等価回路で表すことができる。そして当該コイル成分を用いてＤＣ−ＤＣコンバータを構成してもよいし、別途独立したコイル素子を用いてＤＣ−ＤＣコンバータを構成してもよい。
【００１１】
なお、第１トランスと第２トランスとが別々のコアを用いて構成されていてもよいし、一体型のコアを用いて構成されていてもよいことは言うまでもない。また、第１コア１次巻線と第２コア１次巻線とは別個独立の巻線で構成されてもよいし、１つの巻線に一体化されていてもよいことは言うまでもない。一体化する場合には、巻線の数を減らすことができるため、トランスの１次側の構造を簡略化することが可能となる。
【００１２】
第１整流素子が電流経路の終点から第１端子へ向かう方向を順方向として挿入され、第２整流素子が電流経路の終点から第２端子へ向かう方向を順方向として挿入される場合において、第１極性が負、第２極性が正の場合における動作を説明する。まず第１スイッチング素子が導通状態の際の動作を説明する。この時第１トランスの２次側では、第３端子には負（第１極性）、第１端子には正（第２極性）の電圧が発生する。すると第１整流素子には逆バイアスの電圧が印加されるため、第１コア２次巻線には電流が流れない。また第２トランスの２次側では、第４端子には正（第２極性）、第２端子には負（第１極性）の電圧が発生する。すると第２整流素子には順バイアスの電圧が印加されるため、第２コア２次巻線に電流が流れる。これにより電流経路に第３端子および第４端子から終点の向きの電流が流れ、電流が出力コイル成分を介して出力端子に供給される。このとき出力コイル成分の内部にエネルギーが蓄えられる。
【００１３】
次にスイッチング素子Ｑ１が非導通状態の際の動作を説明する。この時第１トランスの２次側では、第３端子には正（第２極性）、第１端子には負（第１極性）の電圧が発生する。すると第１整流素子には順バイアスの電圧が印加され、第１整流素子が導通状態となるため、第１トランスに蓄積されていたエネルギーが出力端子へ供給される。
【００１４】
また第２トランスの２次側では、第４端子には負（第１極性）、第２端子には正（第２極性）の電圧が発生する。すると第２整流素子には逆バイアスの電圧が印加される。またスイッチング素子Ｑ１が非導通状態とされることにより、出力コイル成分に逆起電力が発生し、この逆起電力によって、第１整流素子を通してさらに出力端子に電流が流される。よって出力コイル成分に蓄積されたエネルギーが、第１整流素子を介して出力端子へ放出される。
【００１５】
以上より、第１トランス側では、第１スイッチング素子の導通時にはエネルギーの蓄積が行われ、非導通時にはトランスの蓄積エネルギーの放出が行われるため、フライバック動作が行われる。また第２トランス側では、第１スイッチング素子の導通時にはエネルギーの伝達が行われ、非導通時には出力コイル成分の蓄積エネルギーの放出が行われるため、フォワード動作が行われる。
【００１６】
これにより、第１トランスの動作をフライバック動作に、第２トランスの動作をフォワード動作に、それぞれ割り当てることができる。そしてフォワード動作が行われる第２トランスでは、負荷電流がエネルギーを運び、励磁電流はエネルギーの運搬に関与しない。よって負荷電流によるエネルギーはトランスを通過するだけであるため、コアは励磁電流によってのみ励磁される。すると第２トランスでは、エネルギーがトランスを通過するだけであり、エネルギーを蓄積する必要がないことから、コアの磁気飽和を防止するためにインダクタンスを小さくする必要がなくなる。よって第２トランスのギャップを第１コアよりも狭くすることや、第２トランスのギャップを不要とすることが可能となる。これにより、トランス全体としてギャップ数を減らすことや、もしくはギャップ間隔の総計値を減らすことができる。
【００１７】
なお、ギャップの形態は、環状のコアの一部が切り離されている形態に限られない。環状コアの一部の断面積が小さくされることで、磁路が狭くされる形態でもよい。また、１つのギャップを複数の小さいギャップに分ける形態であってもよいし、コアの中に微小なギャップを多数包含する、いわゆるダストコアを用いる形態でもよい。そしてギャップを狭くするとは、複数の小さいギャップを備える場合には各々のギャップのトータルの間隔を狭くすることを含み、ダストコアを用いる場合にはコア中の微小ギャップの数を減少させることを含むことは言うまでもない。なお、第１トランスと第２トランスとで磁気特性の異なるコア材料を用いることにより、第１トランスと第２トランスとのインダクタンスを異なる値にすることも可能である。
【００１８】
これにより、第１および第２トランスの全体として、ギャップに起因する励磁電流を減少させることができるため、損失を低減することができる。またギャップから流れる漏れ磁束を減少させることができるため、渦電流による損失によりトランスが発熱することを防止できる。またギャップを無くした部分ではコア内部の伝熱性を向上させることができるため、放熱対策用の部品を減少させることや当該部品を不要とすることができる。
【００１９】
なお、第１トランスと第２トランスとの何れの一方にフライバック動作が割り当てられ、他方にフォワード動作が割り当てられるかは、トランスの２次側に発生する電圧の第１および第２極性の種類や、第１および第２整流素子の極性方向によって異なる。上述した動作説明において、２次側に発生する電圧の極性を入れ替え、第１極性を正、第２極性を負とした場合には、第１トランス側ではフォワード動作が行われ、第２トランス側ではフライバック動作が行われる。また上述した場合において、２次側に発生する電圧の極性は入れ替えずに、第１および第２整流素子の極性を反転させた場合においても、第１トランス側ではフォワード動作が行われ、第２トランス側ではフライバック動作が行われる。そして第１トランス側でフォワード動作が行われ、第２トランス側でフライバック動作が行われる場合においても、本発明の効果が得られることは言うまでもない。
【００２０】
また請求項２に係るＤＣ−ＤＣコンバータは、請求項１に記載のＤＣ−ＤＣコンバータにおいて、第１コア１次巻線と第２コア１次巻線とを含む閉回路上に備えられ、第１スイッチング素子が非導通状態とされる期間中に導通する第２スイッチング素子と、閉回路上に備えられる第２容量素子とを備えることを特徴とする。
【００２１】
例として、第１トランスでフライバック動作が行われ、第２トランスでフォワード動作が行われる場合における動作を説明する。第２コア１次巻線にエネルギーが残存した状態で第１スイッチング素子が非導通状態とされ、第２スイッチング素子が導通状態とされると、第２容量素子に電流が流れ、第２コア１次巻線のエネルギーが開放される。これにより第２コア１次巻線の磁束方向が逆転するため、フォワード動作に用いられる第２トランスのコアをリセットすることが可能となる。なお、第１トランスでフォワード動作が行われ、第２トランスでフライバック動作が行われる場合においても、第１トランスのコアをリセット可能であることは言うまでもない。
【００２２】
また請求項３に係るＤＣ−ＤＣコンバータは、請求項１に記載のＤＣ−ＤＣコンバータにおいて、一端が入力直流電源の負極側に接続される第１容量素子と、第１コア１次巻線と同一巻数・同一巻回方向で第１コアに巻回される第１コア１次補助巻線と、第２コア１次巻線と同一巻数・同一巻回方向で第２コアに巻回される第２コア１次補助巻線とを備え、第１コア１次巻線の一端と第２コア１次巻線の一端とが接続され、第１コア１次巻線の他端が入力直流電源の正極側に接続され、第２コア１次巻線の他端と第１スイッチング素子とが第１接続点で接続され、第１コア１次補助巻線は、第１スイッチング素子の非導通時に第１コア１次巻線に発生する磁束の向きと逆方向の磁束を発生する巻線方向を有して、第１接続点と第１容量素子との接続経路上に挿入され、第２コア１次補助巻線は、第１スイッチング素子の非導通時に第２コア１次巻線に発生する磁束の向きと逆方向の磁束を発生する巻線方向を有して、第１接続点と第１容量素子との接続経路上に挿入されることを特徴とする。
【００２３】
第１コア１次補助巻線は第１コア１次巻線と同一巻数・同一巻回方向で第１コアに巻回されるため、両巻線は磁気結合される。同様に、第２コア１次補助巻線は第２コア１次巻線と同一巻数・同一巻回方向で第２コアに巻回されるため、両巻線は磁気結合される。第１スイッチング素子が非導通状態とされる際、入力直流電源から第１コア１次巻線、第２コア１次巻線、第２コア１次補助巻線、第１コア１次補助巻線を経由してコンデンサＣ１への充電が行われる。このとき、第１コア１次巻線と第１コア１次補助巻線とは、互いに逆向きの磁束が発生し相殺される。同様に第２コア１次巻線と第２コア１次補助巻線とは、互いに逆向きの磁束が発生し相殺される。すると入力直流電源２からコンデンサＣ１までの経路はただの導線と等価になるため、第１容量素子は、入力直流電源によって充電される。一方、第１スイッチング素子が導通状態とされる際には、入力直流電源から第１コア１次巻線および第２コア１次巻線に電流が流れるとともに、コンデンサＣ１から第１コア１次補助巻線および第２コア１次補助巻線に電流が流れる。
【００２４】
これにより、第１スイッチング素子の導通時および非導通時の何れの場合においても、入力直流電源から電流が流れるため、１次側の電流が不連続になることを防止することができ、ノイズ発生等を防止することが可能となる。
【００２５】
また請求項４に係るＤＣ−ＤＣコンバータは、請求項３に記載のＤＣ−ＤＣコンバータにおいて、第１スイッチング素子が非導通状態の際に導通する第２スイッチング素子と、該第２スイッチング素子と直列接続される第２容量素子とを備えるトランスリセット回路を備え、トランスリセット回路は、互いに直列接続される第１コア１次補助巻線と第２コア１次補助巻線とに対して並列接続されることを特徴とする。
【００２６】
これにより、第２トランスのコアをリセットする効果を得ることが可能となる。
【００２７】
また請求項５に係るトランスは、ギャップを有し第１磁束ループが周回する第１コアと、第１コアよりも狭いギャップを有するかまたはギャップが存在せず、第２磁束ループが周回するコアであって、第１コアとの共有部分を有する第２コアと、共有部分に巻回される第１巻線と、第１コアに巻回され、第１コアを磁心として、第１巻線と共に第１トランスを構成する第２巻線と、第２コアに巻回され、第２コアを磁心として、第１巻線と共に第２トランスを構成する第３巻線とを備えることを特徴とする。
【００２８】
第１コアと第２コアとは、共有部分を有することで一体に形成されている。第１巻線と第２巻線とによって第１トランスが構成され、第１巻線と第３巻線とによって第２トランスが構成される。そして第２トランスの第２コアは、第１トランス第１コアよりも狭いギャップを有するかまたはギャップが存在しない構成とされる。
【００２９】
これにより、ギャップを有する第１トランスと、第１トランスよりも狭いギャップを有するかまたはギャップが存在しない第２トランスとを、一体化することができる。よってトランス全体としての小型、軽量化を図ることが可能となる。またこれにより、ギャップ数を減らすことや、もしくはギャップ間隔の総計値を減らすことが可能となるため、トランスと一体に形成されるコイル成分のインダクタンスを大きくすることができる。すると当該コイル成分を等価的に出力コイルとして用いることが可能となるため、出力コイルを独立したコイル素子で構成する必要がなくなり、素子の削減を図ることが可能となる。
【００３０】
また請求項６に係るトランスは、請求項５に記載のトランスにおいて、ＥＥ型またはＥＩ型のコアを備えるトランスであって、底板に第１外方磁脚、中央磁脚、第２外方磁脚が並列に設けられ、第１外方磁脚の高さが中央磁脚および第２外方磁脚よりも低くされるＥ型コアを備え、中央磁脚によって共有部分が構成され、中央磁脚と第１外方磁脚によって第１磁束ループが構成され、中央磁脚と第２外方磁脚によって第２磁束ループが構成されることを特徴とする。
【００３１】
ＥＥ型またはＥＩ型のコアが組み立てられると、中央磁脚と第１外方磁脚を含む第１コアと、中央磁脚と第２外方磁脚を含む第２コアとが一体に形成される。そして第１外方磁脚の高さが中央磁脚および第２外方磁脚よりも低くされる。これにより、第２コアには第１コアよりも狭いギャップが形成されるため、異なるギャップを有する一体型コアを構成することが可能となる。また第２コアにギャップが形成されない構成とすれば、ギャップのある脚の数を減少させることも可能である。
【発明の効果】
【００３２】
本発明によれば、第１トランスの動作をフライバック動作に、第２トランスの動作をフォワード動作に、それぞれ割り当てることにより、トランス全体としてギャップ数を減らすことや、もしくはギャップ間隔の総計値を減らすことができる。よって、励磁電流を減少させることができるため、損失を低減することができる。また漏れ磁束を減少させることができるため、トランスの発熱を防止できる。またコア内部の伝熱性を向上させることができる。またギャップを有する第１コアと、ギャップが存在しない第２コアとを一体化することにより、本発明のＤＣ−ＤＣコンバータに用いられる一体型トランスを提供することができるため、トランスの小型化や部品点数削減等を図ることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明のＤＣ−ＤＣコンバータについて具体化した実施形態を図１乃至図３に基づき図面を参照しつつ詳細に説明する。図１は、本実施形態に係る降圧型のＤＣ−ＤＣコンバータ１の回路図である。ＤＣ−ＤＣコンバータ１の１次側を説明する。第１コア１次巻線Ｗ１の端子ＴＲ９と第２コア１次巻線Ｗ３の端子ＴＲ１０とは、極性を示すドットマークが同一方向となるように直列接続される。第１コア１次巻線Ｗ１の端子ＴＲ５は、入力直流電源２の正極に接続される。また第２コア１次巻線Ｗ３の端子ＴＲ６と、ＮＭＯＳトランジスタにより構成されているスイッチング素子Ｑ１のドレイン端子とが、ノードＮ２で接続される。そしてスイッチング素子Ｑ１と並列に、コンデンサＣ３が接続される。
【００３４】
また平滑用のコンデンサＣ１が備えられる。コンデンサＣ１の一端は入力直流電源２の負極およびスイッチング素子Ｑ１のソース端子に接続され、他端はノードＮ４に接続される。第１コア１次補助巻線Ｗ５は、第１コア１次巻線Ｗ１と同一巻数・同一巻回方向で第１コアに巻回され、互いに磁気結合される。同様に第２コア１次補助巻線Ｗ６は、第２コア１次巻線Ｗ３と同一巻数・同一巻回方向で第２コアに巻回され、互いに磁気結合される。第１コア１次補助巻線Ｗ５の端子ＴＲ１２と第２コア１次補助巻線Ｗ６の端子ＴＲ１１とは、極性を示すドットマークが同一方向となるように直列接続される。第１コア１次補助巻線Ｗ５の端子ＴＲ８は、ノードＮ４でコンデンサＣ１およびＣ２に接続される。また第２コア１次補助巻線Ｗ６の端子ＴＲ７は、ノードＮ２に接続される。またコンデンサＣ２の一端はノードＮ４に接続され、他端はスイッチング素子Ｑ２のドレイン端子に接続される。またスイッチング素子Ｑ２のソース端子はノードＮ２に接続される。
【００３５】
ＤＣ−ＤＣコンバータ１の２次側を説明する。２次側には、第１コア２次巻線Ｗ２および第２コア２次巻線Ｗ４、ダイオードＤ１およびＤ２、出力コイルＬ１、ＬＬ１およびＬＬ２、出力端子ＴＯ１、ＴＯ２が備えられる。第１コア２次巻線Ｗ２は端子ＴＲ１およびＴＲ３を備え、第２コア２次巻線Ｗ４は端子ＴＲ２およびＴＲ４を備える。スイッチング素子の導通時において、端子ＴＲ１および端子ＴＲ４には負の起電力が発生し、端子ＴＲ２および端子ＴＲ３には正の起電力が発生する。そして第１コア２次巻線Ｗ２と第２コア２次巻線Ｗ４とは、ドットマークが同一方向となるように、出力コイルＬＬ１およびＬＬ２を介して直列接続される。
【００３６】
ダイオードＤ１のカソード端子は端子ＴＲ３に接続され、ダイオードＤ２のカソード端子は、端子ＴＲ４に接続される。ダイオードＤ１とＤ２とのアノード端子は、ノードＮ３で共通接続される。トランスＴ１とトランスＴ２とで共用される電流経路が、端子ＴＲ１およびＴＲ２を始点、ノードＮ３を終点として形成される。そして電流経路上に出力コイルＬ１、ＬＬ１、ＬＬ２および出力端子ＴＯ１、ＴＯ２が備えられる。ここで出力コイルＬ１、ＬＬ１およびＬＬ２は、トランスＴ１およびＴ２と一体に形成されるコイル成分を等価的に示したものである。出力コイルＬＬ１の一端は端子ＴＲ１に接続され、出力コイルＬＬ２の一端は端子ＴＲ２に接続される。また出力コイルＬＬ１およびＬＬ２の他端はノードＮ１で共通接続される。このとき出力コイルＬＬ１とＬＬ２とは、極性を示すドットマークが共にノードＮ１側となるようにして互いにトランス結合される。また出力コイルＬ１の一端はノードＮ１に接続され、他端は端子ＴＲ２０を介して出力端子ＴＯ１に接続される。
【００３７】
トランスＴ１およびＴ２の構成を説明する。トランスＴ１およびＴ２は、一体型コアを用いることにより一体として構成される。一体型コアのトランス構造を図２、図３を用いて説明する。図２に示すように、Ｅ型コア２０、３０を互いの磁脚が対向するように組み合わせたＥＥ型コアが用いられる。
【００３８】
Ｅ形コア２０は、平板状の底板部２１に第１外方磁脚２３、中央磁脚２２、第２外方磁脚２４が並列に設けられ、略断面略Ｅ字形状に形成されている。そして第１外方磁脚２３の高さＨ１が中央磁脚２２および第２外方磁脚２４の高さＨ２よりも低くされる。Ｅ形コア３０も同様にして、底板部３１、中央磁脚３２（不図示）、第１外方磁脚３３および第２外方磁脚３４を有して略断面略Ｅ字形状に形成されている。中央磁脚３２、第１外方磁脚３３および第２外方磁脚３４の高さは、全て同一の高さにされる。そしてＥ形コア２０と３０とが、互いの磁脚が対向するように組み合わされることで、ＥＥ型コアが形成される。
【００３９】
ＥＥ型コアの中央磁脚２２、３２に対して、１次巻線が巻回される。１次巻線の巻回は、第１コア１次巻線Ｗ１および第２コア１次巻線Ｗ３、第１コア１次補助巻線Ｗ５および第２コア１次補助巻線Ｗ６が所定ターン数だけ中央磁脚２２、３２に巻装される。
【００４０】
またＥＥ型コアの中央磁脚２２、３２に対して、２次巻線が巻回される。２次巻線は、図２に示すように一枚の薄い導体板により形成されたコイル導体板４１によって構成される。コイル導体板４１は、半円形状のコイル部４５および４６を備える。またコイル導体板４１の端子ＴＲ２０からは出力電流Ｉｏｕｔが出力される。そして組み立て後のＥＥ型コアは、不図示の導体製のベースプレート上に載置、固定される。端子ＴＲ２０と端子ＴＲ３とは、ベースプレートや不図示の整流回路などの他の回路を介して接続される。また同様にして、端子ＴＲ２０と端子ＴＲ４とは、他の回路を介して接続される。
【００４１】
コイル部４５は、第１外方磁脚２３、３３と中央磁脚２２、３２との間を挿通する。よって、コイル部４５によって半ターンの２次巻線が形成され、端子ＴＲ２０から端子ＴＲ３までの不図示のベースプレートを介した配線によって残りの半ターンの２次巻線が形成されることにより、合わせて１ターンの第１コア２次巻線Ｗ２が形成される。また同様にしてコイル部４６は、第２外方磁脚２４、３４と中央磁脚２２、３２との間を挿通する。よって、コイル部４６によって半ターンの２次巻線が形成され、端子ＴＲ２０から端子ＴＲ４までの配線によって残りの半ターンの２次巻線が形成されることにより、合わせて１ターンの第１コア２次巻線Ｗ２が形成される。
【００４２】
また組み立て後のトランスのＡ−Ａ線（図２）における断面図を、図３に示す。第１外方磁脚２３の高さＨ１が、中央磁脚２２および第２外方磁脚２４の高さＨ２よりも低くされることによって、第１外方磁脚２３と３３との間にはギャップＧが形成される。ギャップＧは、コアの磁気飽和を防ぐ役割を有する。一方、第２外方磁脚２４と３４との間、中央磁脚２２と３２との間にはギャップが形成されない。そして、第１コア１次巻線Ｗ１および第１コア１次補助巻線Ｗ５と、第２コア１次巻線Ｗ３および第２コア１次補助巻線Ｗ６との間に、第１コア２次巻線Ｗ２および第２コア２次巻線Ｗ４が挟まれる形態を有している。
【００４３】
第１コアと第２コアとは、共有部分である中央磁脚３２、３３を有することで一体に形成されている。第１コアには、中央磁脚２２、３２と第１外方磁脚２３、３３とギャップＧを通る第１磁束ループＦ１が周回する。また第２コアには、中央磁脚２２、３２と第２外方磁脚２４、３４を通る第２磁束ループＦ２が周回する。そして第１コア１次巻線Ｗ１と第１コア２次巻線Ｗ２とによってトランスＴ１が構成され、第２コア１次巻線Ｗ３と第２コア２次巻線Ｗ４とによってトランスＴ２が構成される。
【００４４】
またコイル導体板４１を流れる出力電流Ｉｏｕｔによって、図３に示すように、ＥＥ型コアには底板部３１、第１外方磁脚２３、３３、底板部２１、第２外方磁脚２４、３４を通る第３磁束ループＦ３が形成される。これにより、ＤＣ−ＤＣコンバータ１の２次側の共通経路（図１）上に、等価的に出力コイルＬ１、ＬＬ１、ＬＬ２を有することになる。
【００４５】
ここで図１３に示す従来のＤＣ−ＤＣコンバ−タのトランスも、Ｉ形コア４０００、ギャップＧ１０２、中央柱部２００２、ギャップＧ１０１、Ｉ形コア３０００、第１の側壁部２００３、底板部２００１、第２の側壁部２００４を通る磁束ループによるコイル成分を有していた。しかしギャップが、ギャップＧ１０１およびＧ１０２の２カ所存在するため、磁束密度が低くなり、コイル成分のインダクタンスを充分に大きくすることが出来なかった。よってトランスと一体に形成されるコイル成分を、等価的に出力コイルとして用いることができないため、別途独立したコイル素子を備える必要があった。一方本実施形態では、ギャップ数を減らすことが可能となるため、第３磁束ループＦ３上には１つのギャップ（ギャップＧ）しか存在しない。すると磁束密度が高くなり、トランスと一体に形成されるコイル成分である出力コイルＬ１、ＬＬ１、ＬＬ２のインダクタンスを大きくすることができるため、当該出力コイルＬ１、ＬＬ１、ＬＬ２を用いてＤＣ−ＤＣコンバータを構成することが可能となる。よって出力コイルを独立したコイル素子で構成する必要がなくなるため、素子の削減を図ることができる。
【００４６】
ＤＣ−ＤＣコンバータ１の回路動作を図１を参照して説明する。説明の簡略化のため、まず、コンデンサＣ２とスイッチング素子Ｑ２を備えるトランスリセット回路、および、第１コア１次補助巻線Ｗ５、第２コア１次補助巻線Ｗ６、コンデンサＣ１を備える１次側の電流を連続させるための回路の動作を無視して説明する。
【００４７】
まず、スイッチング素子Ｑ１が導通状態の際の動作を説明する。トランスＴ１側の動作を説明する。スイッチング素子Ｑ１のゲート端子にハイレベルの信号が入力され、スイッチング素子Ｑ１が導通状態となると、トランスＴ１の第１コア１次巻線Ｗ１のドットマーク側に正の電圧が印加される。このとき第１コア２次巻線Ｗ２のドットマーク側の端子ＴＲ３に正、ノードＮ１側の端子ＴＲ１に負の電圧が発生する。するとダイオードＤ１には逆バイアスの電圧が印加されるため、第１コア２次巻線Ｗ２には電流が流れない。
【００４８】
またスイッチング素子Ｑ１が導通状態の際には、トランスＴ２側では、トランスＴ２の第２コア１次巻線Ｗ３のドットマーク側に正の電圧が印加される。このとき第２コア２次巻線Ｗ４のドットマーク側の端子ＴＲ２に正、ドットマークと反対側の端子ＴＲ４に負の電圧が発生する。するとダイオードＤ２には順バイアスの電圧が印加されるため、第２コア２次巻線Ｗ４に電流Ｉ３が流れる。電流Ｉ３は出力コイルＬ１およびＬＬ２を通して出力端子ＴＯ１、ＴＯ２に供給されるため、出力コイルＬ１およびＬＬ２の内部にエネルギーが蓄えられる。
【００４９】
次にスイッチング素子Ｑ１が非導通状態の際のＤＣ−ＤＣコンバータ１の動作を説明する。トランスＴ１側の動作を説明する。スイッチング素子Ｑ１のゲート端子にローレベルの信号が入力され、スイッチング素子Ｑ１が導通状態から非導通状態へ遷移した瞬間は、磁界の方向も大きさも同一に保たれる。従って、第１コア１次巻線Ｗ１に流れていた電流Ｉ１と同一のアンペアターンを保つように、第１コア２次巻線のドットマーク側の端子ＴＲ３には負、ノードＮ１側の端子ＴＲ１に正の電圧が発生する。するとダイオードＤ１には順バイアスの電圧が印加され、第１整流素子が導通状態となるため、電流Ｉ２が流れ、トランスＴ１に蓄積されていたエネルギーが出力端子ＴＯ１、ＴＯ２へ供給される。
【００５０】
またスイッチング素子Ｑ１が非導通状態の際には、トランスＴ２側では、第２コア２次巻線Ｗ４のドットマーク側の端子ＴＲ２に負、ドットマークと反対側の端子ＴＲ４に正の電圧が発生する。するとダイオードＤ２には逆バイアスの電圧が印加されるため、トランスＴ２を通しての１次側からの電力の伝達は無くなる。またスイッチング素子Ｑ１が非導通状態の際には、出力コイルＬ１に出力端子ＴＯ１側を正、ノードＮ１側を負とする逆起電力が発生する。ここで出力コイルＬ１はダイオードＤ１およびダイオードＤ２の共通経路上に備えられていることから、ダイオードＤ２が非導通状態の場合であっても、ダイオードＤ１を介してエネルギーを放出することが可能とされる。よってこの逆起電力によって、ダイオードＤ１を通してさらに出力端子に電流が流されることで、出力コイルＬ１に蓄積されたエネルギーが出力側へ放出される。また同様にして、出力コイルＬＬ２に蓄積されたエネルギーも出力側へ放出される。
【００５１】
これによりトランスＴ１側では、スイッチング素子Ｑ１の導通時にはエネルギーの蓄積が行われ、非導通時にはトランスＴ１の蓄積エネルギーの放出が行われるため、フライバック動作が行われる。またトランスＴ２側では、スイッチング素子Ｑ１の導通時にはエネルギーの伝達が行われ、非導通時には出力コイルＬ１およびＬＬ２の蓄積エネルギーの放出が行われるため、フォワード動作が行われる。
【００５２】
次に、コンデンサＣ２およびスイッチング素子Ｑ２を備えるトランスリセット回路の動作について、図１を用いて説明する。フォワード動作が行われるトランスＴ２において、第２コア１次巻線Ｗ３にエネルギーが残存した状態でスイッチング素子Ｑ１が非導通状態とされると、スイッチング素子Ｑ２を介してコンデンサＣ２に電流が流れ、第２コア１次巻線Ｗ３のエネルギーが開放される。これにより、第２コア１次巻線Ｗ３の磁束方向が逆転するため、トランスＴ２のコアをリセットすることが可能となる。そしてトランスＴ２の第２コアの動作に関して、スイッチング素子Ｑ１がオンの期間に励磁される量は、スイッチング素子Ｑ２がオンの期間にリセットされる量と等しくなる。
【００５３】
次に、第１コア１次補助巻線Ｗ５、第２コア１次補助巻線Ｗ６、コンデンサＣ１を備える、１次側の電流を連続させるための回路の動作について説明する。スイッチング素子Ｑ１が非導通状態とされる際、入力直流電源２から第１コア１次巻線Ｗ１、第２コア１次巻線Ｗ３、第２コア１次補助巻線Ｗ６、第１コア１次補助巻線Ｗ５を経由してコンデンサＣ１への充電が行われる。このとき、第１コア１次巻線Ｗ１と第１コア１次補助巻線Ｗ５とは、互いに逆向きの磁束が発生し相殺される。また第２コア１次巻線Ｗ３と第２コア１次補助巻線Ｗ６とは、互いに逆向きの磁束が発生し相殺される。すると入力直流電源２からコンデンサＣ１までの経路はただの導線と等価になる。よってコンデンサＣ１は、スイッチング素子Ｑ１が非導通状態の際には、入力直流電源２によって充電される。一方、スイッチング素子Ｑ１が導通状態とされる際には、入力直流電源２から第１コア１次巻線Ｗ１および第２コア１次巻線Ｗ３に電流が流れるとともに、コンデンサＣ１から第１コア１次補助巻線Ｗ５および第２コア１次補助巻線Ｗ６に電流が流れる。
【００５４】
効果を説明する。第１コア１次補助巻線Ｗ５、第２コア１次補助巻線Ｗ６およびコンデンサＣ１を備えない場合には、スイッチング素子Ｑ１が非導通状態の際、入力直流電源２から電流は流れない。すると１次側の電流が不連続となるため、ノイズが発生する問題等があった。しかし本発明に係るＤＣ−ＤＣコンバータ１では、スイッチング素子Ｑ１が非導通状態の際であっても、入力直流電源２からコンデンサＣ１へ充電電流が流れる。すると、スイッチング素子Ｑ１の導通時および非導通時の何れの場合においても、入力直流電源２から電流が流れるため、１次側の電流が不連続になることを防止することができると共に、１次側の電流のピーク値を下げることが可能となる。
【００５５】
以上詳細に説明したとおり、本実施形態に係るＤＣ−ＤＣコンバータ１によれば、トランスＴ１の動作をフライバック動作に、トランスＴ２の動作をフォワード動作に、それぞれ割り当てることができる。そしてフォワード動作が行われるトランスＴ２では、エネルギーがトランスを通過するだけでありエネルギーを蓄積する必要がないことから、飽和電流を大きくする必要がないため、コアのギャップを不要とすることができる。すると、従来技術ではトランスＴ１およびＴ２の両方にギャップを備える必要があったことに比して、本発明ではトランスＴ１のみにギャップを備えればよいため、トランス全体としてギャップ数を減らすことや、もしくはギャップ距離の総計値を減らすことができる。
【００５６】
これにより、トランスＴ１およびＴ２の全体として、ギャップに起因する励磁電流を減少させることができるため、損失を低減することできる。またギャップから流れる漏れ磁束を減少させることができるため、渦電流による損失によりトランスが発熱することを防止できる。またギャップを無くした部分ではコア内部の伝熱が向上するため、放熱対策用の部品を減少させることや当該部品を不要とすることができる。
【００５７】
またトランスＴ２のギャップを無くすことにより、第３磁束ループＦ３のループ上に存在するギャップ数を減らすことや、もしくはギャップ距離の総計値を減らすことができる。すると第３磁束ループＦ３の磁束密度を高めることにより、トランスと一体に形成されるコイル成分の等価回路である出力コイルＬ１、ＬＬ１、ＬＬ２のインダクタンスを大きくすることができるため、当該出力コイルＬ１、ＬＬ１、ＬＬ２を用いてＤＣ−ＤＣコンバータを構成することが可能となる。よって出力コイルを独立したコイル素子で構成する必要がなくなるため、素子の削減を図ることができる。
【００５８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では図１に示すように、２次巻線の巻線方向はドットマークが端子ＴＲ３およびＴＲ２側に来る方向であるとし、また端子ＴＲ３およびＴＲ４にはダイオードＤ１およびＤ２のカソード端子が接続されるとしたが、この形態に限られない。例えば図４に示すように、スイッチング素子Ｑ１が導通状態の際、第１コア２次巻線Ｗ２ａの端子ＴＲ３ａに負、端子ＴＲ１ａに正の電圧が発生し、第２コア２次巻線Ｗ４ａの端子ＴＲ２ａに負、端子ＴＲ４ａに正の電圧が発生するように２次巻線の極性を入れ替え、かつ、ダイオードＤ１およびＤ２の極性を反転させてダイオードＤ１ａおよびＤ２ａとした場合においても、トランスＴ１の動作をフライバック動作に、トランスＴ２の動作をフォワード動作に、それぞれ割り当てることができる。
【００５９】
また本実施形態では、トランスＴ１の動作をフライバック動作に、トランスＴ２の動作をフォワード動作に、それぞれ割り当てることができるとしたが、この形態に限られない。トランスＴ１とトランスＴ２との何れの一方にフライバック動作が割り当てられ、他方にフォワード動作が割り当てられるかは、トランスの２次側に発生する電圧の極性や、ダイオードＤ１およびＤ２の極性方向によって異なる。例えば図１の２次側の接続状態から、第１コア２次巻線Ｗ２およびＷ４の極性（ドットマークの方向）のみを入れ替えれば、トランスＴ１側ではフォワード動作が行われ、トランスＴ２側ではフライバック動作が行われる。また図１の２次側の接続状態から、ダイオードＤ１およびＤ２の極性のみを反転させれば、トランスＴ１側ではフォワード動作が行われ、トランスＴ２側ではフライバック動作が行われる。なお、第１トランス側でフォワード動作が行われ、第２トランス側でフライバック動作が行われる場合においても、本発明の効果が得られることは言うまでもない。
【００６０】
また図５に示すＤＣ−ＤＣコンバータ１ａのように、スイッチング素子Ｑ２に並列にコンデンサＣ５を備えるとしてもよく、これによりＱ２のスイッチングロスの低減を図ることができ、スイッチの寄生出力容量が代用できる。
【００６１】
また図６に示すＤＣ−ＤＣコンバータ１ｂのように、コンデンサＣ２の一端が、ノードＮ５によって入力直流電源２の正極側に接続される形態としてもよい。また図７に示すＤＣ−ＤＣコンバータ１ｃのように、コンデンサＣ２の一端が、ノードＮ６によって入力直流電源２の負極側に接続される形態としてもよい。これらの形態によっても、コンデンサＣ２とスイッチング素子Ｑ２とを備えるトランスリセット回路により、トランスＴ２のコアをリセットすることが可能となる。また入力電圧が変動するとき、スイッチに印可される電圧を低減できる。
【００６２】
また図８に示すＤＣ−ＤＣコンバータ１ｄのように、図１のＤＣ−ＤＣコンバータ１から、１次側の電流を連続させるための回路（第１コア１次補助巻線Ｗ５、第２コア１次補助巻線Ｗ６、およびコンデンサＣ１）を取り除いてもよく、本発明の効果が得られることは言うまでもない。
【００６３】
またコアに備えられるギャップは、インダクタンスを小さくするために用いられる。言い換えると、コアの磁気抵抗を大きくするために用いられる。よって、ギャップの形態は、図３のギャップＧに示すように、環状のコアの一部が切り離されている形態に限られず、磁気抵抗を大きくする形態であればいかなる形態であってもよい。例えば図９の狭磁脚部２３ａに示すように、第１コアＣＲ１の第１外方磁脚２３の一部の断面積が小さくされ磁路が狭くされる形態を有するギャップであってもよい。
【００６４】
またギャップの形態は、コアの形状を変化させることに限られない。ギャップは磁気抵抗を変化させる形態であればよいため、材質を変化させることによってもギャップを形成することができる。例えば図１０に示すように、第１コアＣＲ１のコア材料としてコアの中に微小なギャップを多数包含する材料（いわゆるダストコア）を用い、第２コアＣＲ２のコア材料として微小ギャップを含まない通常のコア材料を用いる形態であってもよい。
【００６５】
また本実施形態では、図１および図２に示すように、１次巻線として第１コア１次巻線Ｗ１と第２コア１次巻線Ｗ３との２つの巻線を備え、１次補助巻線として第１コア１次補助巻線Ｗ５と第２コア１次補助巻線Ｗ６との２つの巻線を備えるとしたが、この形態に限られない。図１１に示すＤＣ−ＤＣコンバータ１ｅのように、第１コア１次巻線Ｗ１および第２コア１次巻線Ｗ３に代えて共通コア１次巻線Ｗ１ｅを備え、また、第１コア１次補助巻線Ｗ５および第２コア１次補助巻線Ｗ６に代えて共通コア１次補助巻線Ｗ５ｅを備える形態としても良い。具体的なトランスの構造としては、図２において、第１コア１次巻線Ｗ１および第１コア１次補助巻線Ｗ５の２つの巻線に代えて共通コア１次巻線Ｗ１ｅを巻回し、第２コア１次巻線Ｗ３および第２コア１次補助巻線Ｗ６の２つの巻線に代えて共通コア１次補助巻線Ｗ５ｅを巻回すればよい。この場合、共通コア１次巻線Ｗ１ｅと第１コア２次巻線Ｗ２とによってトランスＴ１ｅが構成され、共通コア１次巻線Ｗ１ｅと第２コア２次巻線Ｗ４とによってトランスＴ２ｅが構成される。これにより、本発明で用いられる一体型トランスの１次巻線の数を減少させることができるため、よりトランスの構造を簡略化することができ、トランスの小型化やコスト削減を図ることができる。
【００６６】
またＤＣ−ＤＣコンバータ１ｅでは、一端がノードＮ６によって入力直流電源２の負極側に接続され、他端がノードＮ７によってコンデンサＣ２およびスイッチング素子Ｑ２に接続されるコンデンサＣ６を備える。これにより、入力電圧が変動するときスイッチに印加される電圧が低減され、スイッチのサージ電圧も削減される。
【００６７】
またスイッチング素子Ｑ１およびＱ２は、図１に示すようにＮＭＯＳトランジスタとされているが、たとえばＩＧＢＴなどの周知のスイッチング素子に置換してもよいことは言うまでもない。またダイオードＤ１およびＤ２のどちらか又両方を同期整流素子に置換してもよいことは言うまでもない。
【００６８】
尚、端子ＴＲ３は第１端子の一例、端子ＴＲ４は第２端子の一例、端子ＴＲ１は第３端子の一例、端子ＴＲ２は第４端子の一例、ノードＮ２は第１接続点の一例、スイッチング素子Ｑ１は第１スイッチング素子の一例、スイッチング素子Ｑ２は第２スイッチング素子の一例、ダイオードＤ１は第１整流素子の一例、ダイオードＤ２は第２整流素子の一例、コンデンサＣ１は第１容量素子の一例、コンデンサＣ２は第２容量素子の一例、第１コア１次巻線Ｗ１および第２コア１次巻線Ｗ３は第１巻線の一例、第１コア２次巻線Ｗ２は第２巻線の一例、第２コア２次巻線Ｗ４は第３巻線のそれぞれ一例である。
【図面の簡単な説明】
【００６９】
【図１】ＤＣ−ＤＣコンバータ１の回路図である。
【図２】一体型トランスの構造を示す図である。
【図３】一体型トランスの断面図である。
【図４】トランスの２次側の回路構成例である。
【図５】ＤＣ−ＤＣコンバータ１ａの回路図である。
【図６】ＤＣ−ＤＣコンバータ１ｂの回路図である。
【図７】ＤＣ−ＤＣコンバータ１ｃの回路図である。
【図８】ＤＣ−ＤＣコンバータ１ｄの回路図である。
【図９】ギャップ形態の変更例（その１）を示す図である。
【図１０】ギャップ形態の変更例（その２）を示す図である。
【図１１】ＤＣ−ＤＣコンバータ１ｅの回路図である。
【図１２】特許文献１の２トランス型ＤＣ−ＤＣコンバ−タの基本回路図である。
【図１３】特許文献１の２つのトランスを一体化したトランスコアの構造を示す図である。
【符号の説明】
【００７０】
１  ＤＣコンバータ
２  入力直流電源
２０、３０  Ｅ型コア
２３、３３  第１外方磁脚
２４、３４  第２外方磁脚
３２、３３  中央磁脚
４１  コイル導体板
Ｃ１ないしＣ３  コンデンサ
Ｄ１およびＤ２  ダイオード
Ｇ  ギャップ
Ｌ１、ＬＬ１、ＬＬ２  出力コイル
Ｑ１およびＱ２  スイッチング素子
Ｔ１およびＴ２  トランス
ＴＯ１、ＴＯ２  出力端子
ＴＲ１ないしＴＲ１２、ＴＲ２０  端子
Ｗ１  第１コア１次巻線
Ｗ２  第１コア２次巻線
Ｗ３  第２コア１次巻線
Ｗ４  第２コア２次巻線
Ｗ５  第１コア１次補助巻線
Ｗ６  第２コア１次補助巻線
【図１】
2008099514.tif 000003
【図２】
2008099514.tif 000004
【図３】
2008099514.tif 000005
【図４】
2008099514.tif 000006
【図５】
2008099514.tif 000007
【図６】
2008099514.tif 000008
【図７】
2008099514.tif 000009
【図８】
2008099514.tif 000010
【図９】
2008099514.tif 000011
【図１０】
2008099514.tif 000012
【図１１】
2008099514.tif 000013
【図１２】
2008099514.tif 000014
【図１３】
2008099514.tif 000015