(57)【要約】【課題】効果的に電源ノイズの発生を防止しつつ、活性化時間の短縮化を図った半導体集積回路装置を提供する。【解決手段】第１電圧と第２電圧で動作する第１及び第２ＭＯＳ回路を有し、上記第１ＭＯＳ回路の第１電圧線には第１スイッチＭＯＳＦＥＴを介して上記第１電圧を供給し、上記第２ＭＯＳ回路の第１電圧線に第２スイッチＭＯＳＦＥＴを介して上記第１電圧を供給する。制御回路により、上記第１又は第２ＭＯＳ回路を動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオン状態にし、上記第１又は第２ＭＯＳ回路を非動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオフ状態にする。上記第１及び第２スイッチＭＯＳＦＥＴは、オン状態となって上記第１電圧線の負荷容量に電流を流すときのドレイン電圧の変化を一定にする容量素子をゲートとドレインとの間に有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電圧と第２電圧で動作する第１ＭＯＳ回路及び第２ＭＯＳ回路と、
上記第１ＭＯＳ回路の第１電圧線に上記第１電圧を供給する第１スイッチＭＯＳＦＥＴと、
上記第２ＭＯＳ回路の第１電圧線に上記第１電圧を供給する第２スイッチＭＯＳＦＥＴと、
上記第１又は第２ＭＯＳ回路を動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオン状態にし、上記第１又は第２ＭＯＳ回路を非動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオフ状態にする制御回路とを有し、
上記第１及び第２スイッチＭＯＳＦＥＴは、オン状態となって上記第１電圧線の負荷容量に電流を流すときのドレイン電圧の変化を一定にする容量素子をゲートとドレインとの間に有する半導体集積回路装置。
【請求項２】
請求項１において、
上記制御回路は、
上記第１及び第２ＭＯＳ回路の上記第１電圧線が上記第１電圧に対応した所定電圧に到達したことを検出する電圧検出回路と、
上記第１又は第２ＭＯＳ回路を非動作状態から動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴのゲートに伝える第１駆動信号を形成する第１出力回路と、
上記電圧検出回路の出力信号に対応して上記第１又は第２スイッチＭＯＳＦＥＴのゲートに伝える第２駆動信号を形成する第２出力回路と更に有し、
上記第１出力回路から出力される駆動電流は、上記第２出力回路から出力される駆動電流に比べて小さい半導体集積回路装置。
【請求項３】
請求項２において、
上記第１電圧と第２電圧で動作する第３ＭＯＳ回路を更に有し、
上記第３ＭＯＳ回路は、上記第１電圧と上記第２電圧が定常的に供給される半導体集積回路装置。
【請求項４】
上記第１電圧は回路の接地電位であり、
上記第２電圧は正の電源電圧であり、
上記第１及び第２スイッチＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴであり、
上記第１出力回路は、上記第２電圧がソースに供給された第１ＰチャネルＭＯＳＦＥＴと、上記第１ＰチャネルＭＯＳＦＥＴと相補的にスイッチ制御され、上記第１電圧がソースに供給された第２ＮチャネルＭＯＳＦＥＴを含み、
上記第２出力回路は、上記第２電圧がソースに供給された第２ＰチャネルＭＯＳＦＥＴを含む半導体集積回路装置。
【請求項５】
請求項４において、
上記第２電圧よりも大きな第３電圧と上記第１電圧で動作する第４回路を更に備え、
上記第４回路は、上記第１回路及び第２ＭＯＳ回路を構成するＭＯＳＦＥＴによりゲート絶縁膜が厚く形成され、
上記第１及び第２スイッチＭＯＳＦＥＴは、上記第４回路に対応したゲート絶縁膜とされ、
上記第１及び第２ＰチャネルＭＯＳＦＥＴは、上記第３電圧がソースに供給される半導体集積回路装置。
【請求項６】
請求項５において、
上記容量素子は、第１及び第２スイッチＭＯＳＦＥＴのゲート，ドレイン間の寄生容量である半導体集積回路装置。
【請求項７】
請求項５において、
上記容量素子は、第１及び第２スイッチＭＯＳＦＥＴと同じ素子パターンで構成され、ゲートが上記第１及び第２スイッチＭＯＳＦＥＴのゲートとそれぞれ共通接続され、かかるゲートを挟む半導体領域が上記第１及び第２スイッチＭＯＳＦＥＴのドレインとそれぞれ接続されたＭＯＳ容量である半導体集積回路装置。
【請求項８】
請求項５において、
上記容量素子は、上記第１電圧を供給する最上層の配線層と、その下に設けられた配線層からなる配線容量である半導体集積回路装置。
【請求項９】
請求項４において、
上記容量素子と上記第１スイッチＭＯＳＦＥＴ及び第２スイッチＭＯＳＦＥＴのゲート又はドレインとの間に設けられた第３及び４スイッチＭＯＳＦＥＴを更に有し、
上記第３又は第４スイッチＭＯＳＦＥＴは、上記第２出力回路の第２ＰチャネルＭＯＳＦＥＴがオン状態にされるタイミングでオフ状態にされる半導体集積回路装置。
【請求項１０】
請求項４において、
上記第１出力回路の出力信号を受けて、上記第１又は第２スイッチＭＯＳＦＥＴのゲートがしきい値電圧に到達するまでプリチャージ電流を供給するプリチャージ回路を更に有する半導体集積回路装置。
【請求項１１】
請求項２において、
上記電圧検出回路は、
上記第１電圧線が基準電圧以下に低下したことを検出する電圧比較回路と、
上記電圧比較回路の出力信号を遅延させて検出信号を形成する遅延回路からなる半導体集積回路装置。
【請求項１２】
請求項２において、
上記電圧検出回路は、
上記第１電圧線が所定基準電圧から上記第１電圧の中間電圧にまで低下している間に一方向にカウントし、上記中間電圧に到達したときに上記一方向とは逆方向にカウントするカウンタ回路と上記カウント動作を切り替える電圧比較回路とを有し、
上記カウンタ回路の逆方向のカウント終了により上記検出信号を形成する半導体集積回路装置。
【請求項１３】
請求項２において、
上記電圧検出回路は、
上記第１電圧線の電圧変化を電流信号に変換し、かかる電流信号を抵抗に流して電圧信号に変換して検出信号を形成する半導体集積回路装置。
【請求項１４】
請求項４において、
上記第１ないし第３制御信号は、上記内部回路に伝えられ、上記第１と第２入出力回路の３状態出力バッファに伝えられる入力信号及び出力制御信号により、上記所定状態にされることを特徴とする半導体集積回路装置。
【請求項１５】
請求項４において、
第１電圧と第２電圧で動作する第５ＭＯＳ回路と、
上記第５ＭＯＳ回路の第１電圧線に上記第１電圧を供給する第３スイッチＭＯＳＦＥＴとを更に備え、
上記第５ＭＯＳ回路の第１電圧線に上記第１電圧を供給する外部端子は、上記第１、第２ＭＯＳ回路の第１電圧線に上記第１電圧を供給する外部端子と別に設けられる半導体集積回路装置。
【請求項１６】
第１電圧と第２電圧で動作する第１ＭＯＳ回路及び第２ＭＯＳ回路と、
上記第１ＭＯＳ回路の第１電圧線に上記第１電圧を供給する第１スイッチＭＯＳＦＥＴと、
上記第２ＭＯＳ回路の第１電圧線に上記第１電圧を供給する第２スイッチＭＯＳＦＥＴと、
上記第１又は第２ＭＯＳ回路を動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオン状態にし、上記第１又は第２ＭＯＳ回路を非動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオフ状態にする制御回路とを有し、
上記制御回路は、
上記第１及び第２ＭＯＳ回路の上記第１電圧線が上記第１電圧に対応した所定電圧に到達したことを検出する電圧検出回路と、
上記第１又は第２ＭＯＳ回路を非動作状態から動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴのゲートに定電流を供給する第１出力回路と、
上記電圧検出回路の出力信号に対応して上記第１又は第２スイッチＭＯＳＦＥＴのゲートに伝える第２駆動信号を形成する第２出力回路とを有する半導体集積回路装置。
【請求項１７】
第１電圧と第２電圧で動作する第１ＭＯＳ回路及び第２ＭＯＳ回路と、
上記第１ＭＯＳ回路の第１電圧線に上記第１電圧を供給する第１スイッチＭＯＳＦＥＴと、
上記第２ＭＯＳ回路の第１電圧線に上記第１電圧を供給する第２スイッチＭＯＳＦＥＴと、
上記第１又は第２ＭＯＳ回路を動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオン状態にし、上記第１又は第２ＭＯＳ回路を非動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオフ状態にする制御回路とを有し、
上記制御回路は、
上記第１及び第２ＭＯＳ回路の上記第１電圧線が上記第１電圧に対応した所定電圧に到達したことを検出する電圧検出回路と、
上記第１又は第２ＭＯＳ回路を非動作状態から動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴに定電流が流れるようにする第１出力回路と、
上記電圧検出回路の出力信号に対応して上記第１又は第２スイッチＭＯＳＦＥＴのゲートに伝える第２駆動信号を形成する第２出力回路とを有する半導体集積回路装置。
【請求項１８】
第１電圧と第２電圧で動作する第１ＭＯＳ回路及び第２ＭＯＳ回路と、
上記第１ＭＯＳ回路の第１電圧線に上記第１電圧を供給する第１スイッチＭＯＳＦＥＴと、
上記第２ＭＯＳ回路の第１電圧線に上記第１電圧を供給する第２スイッチＭＯＳＦＥＴと、
上記第１又は第２ＭＯＳ回路を動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオン状態にし、上記第１又は第２ＭＯＳ回路を非動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオフ状態にする制御回路とを有し、
上記第１及び第２スイッチＭＯＳＦＥＴは、それぞれ複数個のＭＯＳＦＥＴの並列回路からなり、
上記制御回路は、
上記複数個のスイッチＭＯＳＦＥＴのゲートに供給される駆動信号を所定間隔で順次に立ち上げる駆動信号を形成し、
上記順次にオン状態になるときに上記スイッチＭＯＳＦＥＴに流れる合成電流がほぼ一定になるように上記駆動信号の時間間隔又はスイッチＭＯＳＦＥＴのサイズが設定される半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば待機状態にある論理ブロックを電源遮断させる低消費電力化技術等に利用して有効な技術に関するものである。
【背景技術】
【０００２】
待機状態にある論理ブロックを活性化させる際の電源ノイズを小さく抑えるために、電源電圧を供給するスイッチを所定時間ずつ遅延させながら実電源線に電気的に接続するような制御する例として特開２００３−２８９２４５号がある。複数の内部回路ブロックの各々に対して設けられるメイン電源線とサブ電源線との間にゲート端子間に遅延回路を設けてドミノ倒しのように順次スイッチ制御されるスイッチＭＯＳＦＥＴ群を用いる例として特開平０９−２３１７５６号がある。内部回路の電源スイッチをオフ状態からオン状態に切り替える時に一斉に発生する電流を抑えるために、上記電源スイッチのゲートに供給する制御信号を、電流供給能力の小さい出力回路で供給し、上記制御信号が所定レベルを超えたら、電流供給能力の大きな出力回路で供給する例として、特開２００５−２８６０８２号がある。
【特許文献１】特開２００３−２８９２４５号
【特許文献２】特開平０９−２３１７５６号
【特許文献３】特開２００５−２８６０８２号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１、２の技術では、遅延時間の設定やスイッチＭＯＳＦＥＴのプロセスバラツキの影響を受けて上記電源オン時に流れる電流が比較的大きく変動してしまう。また、順次オンするＭＯＳＦＥＴに対応して供給される電圧が変化するので、例えばＭＯＳＦＥＴのサイズを等しくし、時間間隔を一定にした場合、電圧低下の割合と合成抵抗値の低減の割合がほぼ一定ならほぼ一定の電流が流れるようにできるが、上記特許文献１、２ではそのような配慮が無く、その時々の電圧と合成抵抗値に対応した電流が流れてしまうこととなり電流制御が難しい。この結果、ワーストケースを想定して電流を大きく絞り込むことが必要となり、回路ブロックを活性化するに要する時間が長くなってしまう。特許文献３においても、駆動電流を形成するＭＯＳＦＥＴと、それによりスイッチ制御されるスイッチＭＯＳＦＥＴとのプロセスバラツキ等を考慮したワーストケースを想定して電流を大きく絞り込むことが必要となり、回路ブロックを活性化するに要する時間が遅くなってしまう。
【０００４】
本発明の目的は、効果的に電源ノイズの発生を防止しつつ、活性化時間の短縮化を図った半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１電圧と第２電圧で動作する第１ＭＯＳ回路及び第２ＭＯＳ回路を有し、上記第１ＭＯＳ回路の第１電圧線には第１スイッチＭＯＳＦＥＴを介して上記第１電圧を供給し、上記第２ＭＯＳ回路の第１電圧線に第２スイッチＭＯＳＦＥＴを介して上記第１電圧を供給する。制御回路により、上記第１又は第２ＭＯＳ回路を動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオン状態にし、上記第１又は第２ＭＯＳ回路を非動作状態にするときに上記第１又は第２スイッチＭＯＳＦＥＴをオフ状態にする。上記第１及び第２スイッチＭＯＳＦＥＴは、オン状態となって上記第１電圧線の負荷容量に電流を流すときのドレイン電圧の変化を一定にする容量素子をゲートとドレインとの間に有する。
【発明の効果】
【０００６】
スイッチＭＯＳＦＥＴのオン開始時に容量素子の負帰還作用によりスイッチＭＯＳＦＥＴのドレイン電圧の変化を一定にできるので、効果的に電源ノイズの発生を防止しつつ、活性化時間の短縮化を図ることができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る半導体集積回路装置の一実施例の一部ブロック図が示されている。この実施例の半導体集積回路装置は、その１つが代表として例示的に示されているように、論理回路は、電源電圧ＶＤＤと仮想接地線ＶＳＳＭに与えられた電圧で動作する。上記仮想接地線ＶＳＳＭは、スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎを介して回路の接地線ＶＳＳに接続される。上記スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎは、スイッチ制御回路ＶＳＷＣにより形成された制御信号ＶＰＳＧによりスイッチ制御される。特に制限されないが、上記スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎのゲート電圧は、モニタ信号ＶＰＳＭとして上記スイッチ制御回路ＶＳＷＣに帰還される。
【０００８】
上記スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎは、いわば電源スイッチとして機能し、論理回路が動作を行わないときにオフ状態にされて、論理回路で発生するリーク電流等を遮断して低消費電力化を図る。上記のような論理回路及びスイッチＳＷ１〜ＳＷｎとスイッチ制御回路ＶＳＷＣは、後述するように１の半導体集積回路装置内に複数個が設けられる場合、前記特許文献１〜３にあるように電源オン時に流れる電流が大きいと、回路の接地線ＶＳＳに大きなノイズを発生し、動作中の他の論理回路に誤動作を発生させてしまう。この実施例では、上記スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎを増幅素子と見做してゲートとドレインとの間に容量Ｃ１を接続するものである。このような容量Ｃ１の接続によって、電源オン時にスイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎに流れる電流をみかけ上定電流化することができる。この容量Ｃ１としてはバイアス電圧依存性を持たない素子が望ましい。
【０００９】
図２には、この発明に係る半導体集積回路装置の一実施例の全体ブロック図が示されている。この実施例の半導体集積回路装置は、微細化されたＭＯＳＦＥＴにより構成されるものであり、ＭＯＳＦＥＴのリーク電流を削減する技術が不可欠となる。前記図１のように仮想接地線ＶＳＳＭ１、ＶＳＳＭ２、ＶＳＳＭ３を有する領域Ａ、Ｂ及びＣが設けられる。これらの領域Ａ〜Ｃは、前記図１の論理回路に対応しており、仮想接地線ＶＳＳＭ１、ＶＳＳＭ２、ＶＳＳＭ３と接地線ＶＳＳとの間に、前記図１のスイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎに対応したスイッチＭＯＳＦＥＴＭ１、Ｍ２、Ｍ３が設けられる。これらのスイッチＭＯＳＦＥＴＭ１〜Ｍ３は、それぞれスイッチ制御回路ＶＳＷＣ１〜ＶＳＷＣ３により形成されたスイッチ制御信号によりスイッチ制御される。このスイッチＭＯＳＦＥＴは、各領域Ａ〜Ｃの接地側だけではなく電源側ＶＤＤに挿入することも可能である。
【００１０】
各領域Ａ〜Ｃが動作時にはこのスイッチＭＯＳＦＥＴＭ１〜Ｍ３をオンすることにより、領域Ａ〜Ｃの仮想接地線ＶＳＳＭ１，ＶＳＳＭ２，ＶＳＳＭ３が接地線ＶＳＳに接続されることによりそれぞれの領域の接地線となる。各領域Ａ〜Ｃが待機時にはスイッチＭＯＳＦＥＴＭ１〜Ｍ３をオフすることにより、領域Ａ〜Ｃ内のＭＯＳＦＥＴのリーク電流で仮想接地線ＶＳＳＭ１〜ＭＳＳＭ３電位が上昇し、領域Ａ〜Ｃ内のＭＯＳＦＥＴのリーク電流を抑制することが可能となる。
【００１１】
上記スイッチＭＯＳＦＥＴＭ１〜Ｍ３（図１のＳＷ１〜ＳＷｎ）は、論理回路を構成するゲート絶縁膜が薄くされた薄膜ＭＯＳＦＥＴで作成することも可能である。このような薄型ＭＯＳＦＥＴを用いた場合サブスレッショルドリーク電流は抑制可能だが電源スイッチを流れるゲートトンネルリーク電流は抑制できない。そこで、上記論理回路を構成するＭＯＳＦＥＴよりも厚いゲート絶縁膜とされた厚膜ＭＯＳＦＥＴを用い、高い電圧でスイッチ制御することにより電源スイッチＭＯＳＦＥＴでのゲートリーク電流も抑制可能となり、論理回路のリーク電流の抑制もできる。
【００１２】
同図に示された各領域は、ＣＰＵ（中央処理装置）、ＤＳＰ（デジタル・シグナル・プロセッサ）, 特定用途ＩＰなどの論理回路やＲＡＭ（ランダム・アセクス・メモリ）などからなる。またすべての領域Ａ〜Ｅに電源スイッチＭＯＳＦＥＴを挿入するのではなく、常に動作状態にしておきたいクロック系回路（内部クロック生成回路）やＲＡＭ（メモリ）等は領域Ｄに作成する。つまり、領域Ｄには、前記スイッチＭＯＳＦＥＴが設けられず、電源電圧ＶＤＤと回路の接地電位ＶＳＳが定常的に供給される。またアナログ回路は、論理回路側からのノイズを遮断するため、これらの領域Ａ〜Ｄとは電源ＶＤＤ、接地ＶＳＳを分離した電源ＶＣＣＡ，ＶＳＳＡにより動作させられる領域Ｅに設けられることが好ましい。
【００１３】
上記領域Ａ〜Ｃのように電源スイッチＭＯＳＦＥＴＭ１〜Ｍ３を設け、待機時に電源スイッチＭＯＳＦＥＴＭ１〜Ｍ３をオフ状態にした場合には、それに対応した領域からの信号レベルは不定となる。そのため、各領域間には不定伝播を防止するための回路Ｕ１〜Ｕ３が設けられる。不定伝播を防止するための回路Ｕ１〜Ｕ３は、例えばゲート回路等からなり、不定レベルの伝播を防止する。
【００１４】
各領域Ａ〜Ｃの電源スイッチＭＯＳＦＥＴＭ１〜Ｍ３は、スイッチ制御回路ＶＳＷＣ１〜ＶＳＷＣ３で制御される。スイッチ制御回路ＶＳＷＣ１〜ＶＳＷＣ３は、システムコントローラＳＹＳＣからハンドシェイク通信でリクエスト信号をもらう。待機状態、もしくは動作状態への遷移のためのリクエスト信号ｒｅｑをシステムコントローラＳＹＳＣよりスイッチ制御回路ＶＳＷＣ１〜３が受信すると電源スイッチＭＯＳＦＥＴＭ１〜Ｍ３のオン・オフを制御し、制御が完了した時点で完了信号ａｃｋをシステムコントローラＳＹＳＣに送信する。
【００１５】
電源スイッチＭＯＳＦＥＴＭ１〜Ｍ３のオフからオンへの制御の際、各領域Ａ〜Ｃに対応した仮想接地線ＶＳＳＭ１〜ＶＳＳＭ３に充電されていた電荷が放電されることにより、仮想接地線ＶＳＳＭ１〜ＶＳＳＭ３の電圧は接地線ＶＳＳに対応した０Ｖまで下降する。この放電電流は突入電流と呼ばれるものである。この突入電流は接地電位ＶＳＳに対するノイズ源となるため、前記領域Ｄあるいは電源スイッチＭＯＳＦＥＴがオン状態にある他の領域の動作に影響を及ぼさないような突入電流値を抑制するような制御が必要となるものである。
【００１６】
図３には、図１に示した論理回路の電源投入動作の一例を説明するための波形図が示されている。論理回路の電流遮断状態（待機状態:Sleep) から復帰を行うときには、起動動作(Wake-up) を経て動作状態(Active)になる。リクエスト信号ｒｅｑがロウレベルからハイレベルに変化してアサートされると、スイッチ制御回路ＶＳＷＣは、まず大きなインピーダンスを持つＰチャネルＭＯＳＦＥＴによりスイッチ制御信号ＶＰＳＷをゆっくり（小スルーレートで）立ち上げる。この起動動作(Wake-up) は、Ｔ１、Ｔ２、Ｔ３及びＴ４の４つの期間に分けられる。
【００１７】
期間Ｔ０は、待機状態(Sleep) であり、電源スイッチがオフ状態である。前記図２に示したシステムコントローラＳＹＳＣからリクエスト信号ｒｅｑを受信すると：スイッチ制御回路ＶＳＷＣは、後述する小ドライバにより、図１に示したスイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎのゲート容量の充電を開始する（期間Ｔ１）。これらスイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎのゲート電圧ＶＰＳＧの電位がスイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎのしきい値電圧ＶＴＨを越えると、仮想接地線ＶＳＳＭの放電が開始される。この動作開始により、スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎのゲート電圧ＶＰＳＷの電位はミラー容量Ｃ１の帰還作用により平衡状態になる（期間Ｔ２）。期間Ｔ２において仮想接地線ＶＳＳＭが全電荷を放電して０Ｖになると再びゲート電圧ＶＰＳＧが電位上昇を始める（期間Ｔ３）。この電圧ＶＰＳＧが上記スイッチ制御回路ＶＳＷＣに設けられたシュミットトリガ回路のしきい値を越えると大ドライバをオンし、上記ゲート電圧ＶＰＳＧの上昇を加速させる（期間Ｔ４）。そして、駆動電圧ＶＰＳＧが、例えば電源電圧ＶＣＣの９０％に達したことを検知し、完了信号ａｃｋをシステムコントローラＳＹＳＣに送信し、動作状態（Active) ( 期間Ｔ５）となる。
【００１８】
上記起動動作(Wake-up) の期間Ｔ２において、ゲート電圧ＶＰＳＧが上昇せず平衡状態になり、仮想接地線ＶＳＳＭの電荷を放電することが容量Ｃ１と、上記スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎとからなるミラー効果によるものである。
【００１９】
図４には、上記起動時の期間Ｔ１〜Ｔ３でのスイッチ制御回路ＶＳＷＣと電源スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎの動作を説明するための等価回路図が示されている。スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎは、１つのスイッチＭＯＳＦＥＴＳＷとして示され、前記容量Ｃ１は、ゲート，ドレイン間容量Ｃgdに含まれる。Ｃgsは、上記スイッチＭＯＳＦＥＴＳＷのゲート，ソース間寄生容量である。Ｃgbは上記スイッチＭＯＳＦＥＴＳＷのゲート，基板間容量である。Ｃloadは、仮想接地線ＶＳＳＭの寄生容量であり、スイッチＭＯＳＦＥＴＳＷからみたときの負荷容量である。電流Ｉloadは、上記負荷容量Ｃloadを放電させる電流である。起動動作(Wake-up) に、上記電流Ｉloadにより上記負荷容量Ｃloadを０Ｖに放電させることにより、上記仮想接地線ＶＳＳＭの電位が接地線ＶＳＳに対応した０Ｖにする。Ｉg は、上記スイッチＭＯＳＦＥＴＳＷをオン状態にするための駆動電流であり、スイッチ制御回路ＶＰＳＷに設けられたＰチャネルＭＯＳＦＥＴＭp1により形成される。上記のような起動時での駆動電流Ｉg を形成するＰチャネルＭＯＳＦＥＴＭp1は、そのサイズが小さく制限された電流Ｉg を流すようにされる。Ｖg は、上記電流Ｉg により駆動されるスイッチＭＯＳＦＥＴＳＷのゲート電圧である。
【００２０】
図５には、上記起動時の期間Ｔ１〜Ｔ３でスイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧの波形図が示されている。期間Ｔ１は、ゲート電圧ＶＰＳＧがスイッチＭＯＳＦＥＴＳＷのしきい値電圧以下の期間でスイッチＭＯＳＦＥＴＳＷがオフ状態であるので、電流Ｉload＝０である。このため、Ｉg ≒（Ｃgs＋Ｃgb）×ｄＶg ／ｄｔのような駆動電流が上記ＭＯＳＦＥＴＭp1から流れる。
【００２１】
期間Ｔ２になって、上記ゲート電圧ＶＰＳＧがＭＯＳＦＥＴＳＷのしきい値電圧ＶＴＨを超えてオン状態になると、電流Ｉloadが流れ始めて仮想接地線ＶＳＳＭの下降が開始される。このときの電流Ｉloadは、Ｉload＝Ｃload×ｄＶＳＳＭ／ｄｔ（式１）のようになる。上記式（１）のｄＶＳＳＭ／ｄｔが増加し、Ｉg ＝Ｃgd×ｄＶＳＳＭ／ｄｔ（式２）となると、ｄＶg ／ｄｔ＝０となり、ゲート電圧Ｖg が平衡状態となる。このとき、ｄＶＳＳＭ／ｄｔ＝一定となる。
【００２２】
上記式（１）、（２）によりＩg ＝Ｃgd／Ｃload×Ｉload（式３）が得られる。これにより、突入電流は、Ｉload＝Ｉｄｓ＝Ｃload／Ｃgd×Ｉg のように決められる。負荷容量Ｃloadの放電時間は、ｔ＝ＣＶ／Ｉより、Ｔload＝Ｃload×ＶＳＳＭ(max) ／Ｉloadであるから、式（３）より、Ｔload＝Ｃgd×ＶＳＳＭ(max) ／Ｉg となる。したがって、放電時間Ｔloadは、負荷容量Ｃloadに依存せず、ミラー容量Ｃ１を含むゲート，ドレイン間容量Ｃgdとゲート駆動電流Ｉg により決定される。そして、期間Ｔ３では、負荷容量Ｃloadの電荷が放電されて電流Ｉload＝０になる。したがって、電流Ｉg ＝（Ｃgs＋Ｃgd）×ｄＶg ／ｄｔのような電流となる。
【００２３】
図６には、上記起動時の期間Ｔ１〜Ｔ３でのスイッチ制御回路ＶＳＷＣと電源スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎの他の動作を説明するための等価回路図が示されている。前記図４の等価回路図では、論理回路に発生するリーク電流Ｉleakが零とされるものである。そもそも、上記のようなスイッチＭＯＳＦＥＴＳＷを設けることの理由は、論理回路におけるリーク電流が無視できないので、低消費電力化のために待機時にかかるリーク電流を遮断するためのものである。したがって、負荷容量Ｃloadの放電動作に対応して論理回路の電源線ＶＤＤと仮想接地線ＶＳＳＭとの電圧差が大きくなるに従って大きくなるようなリーク電流Ｉleakが発生することを考慮しなければならない。図６の等価回路図では、かかるリーク電流Ｉleakが図示しない論理回路から流れることを考慮するものである。
【００２４】
図７には、上記図６の等価回路における起動時の期間Ｔ１〜Ｔ３でスイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧの波形図が示されている。期間Ｔ１は、ゲート電圧ＶＰＳＧがスイッチＭＯＳＦＥＴＳＷのしきい値電圧以下の期間でスイッチＭＯＳＦＥＴＳＷがオフ状態であるので、前記図５と同様である。期間Ｔ２ではリーク電流Ｉleakがなければ同図の点線で示すような平衡状態（Ｉg ＝Ｃgd／Ｃload×Ｉload) のゲート電圧Ｖg となる。しかしながら、論理回路からのリーク電流Ｉleakがあるので、Ｉload＝Ｉds−Ｉleakとなる。
【００２５】
したがって、スイッチＭＯＳＦＥＴＳＷに流れる電流Ｉdsは、リーク電流分を上乗せした電流にする必要があるため、上記リーク電流Ｉleak＝０のときに比べて高いゲート電圧Ｖg で平衡状態となる。しかし、リーク電流Ｉleakは、仮想接地線ＶＳＳＭの低下とともに増加する。そのため、Ｉleak→Ｉleak＋ΔＩleakとなると、Ｉloadを一定にするためにＩds＋ΔＩleakとなる図７に示したＶg のようにゲート電圧を上昇させる。つまり、ｄＶＳＳＭ／ｄｔ＝一定となるようにゲート電圧Ｖg を自己補正しながら放電電流Ｉdsを形成する。よって、リーク電流Ｉleakがあっても負荷容量Ｃloadの放電時間Ｔloadは変化しない。突入電流Ｉdsは、上記のようにリーク電流Ｉleakの分が上乗せされる。
【００２６】
この実施例のようにミラー容量Ｃ１を利用するスルーレート駆動方式では、仮想接地線ＶＳＳＭの電位降下スピード（ｄＶＳＳＭ／ｄｔ）が一定となる。この放電時間Ｔloadは、負荷容量Ｃloadの大きさに依存しない。つまり、論理回路の回路規模が大きくても、小さくても依存しないで、スイッチＭＯＳＦＥＴの駆動電流Ｉg とミラー容量Ｃ１（厳密にはＣgd）で放電時間Ｔloadが決定される。そして、Ｃload／Ｃgd×Ｉg で突入電流のピーク値が抑えられる。放電電流が減少した場合、ｄＶＳＳＭ／ｄｔを一定に保つようにゲート電圧Ｖg が自己補正される。そして、論理回路からのリーク電流Ｉleakの有無にかかわらず、上記放電時間Ｔloadを一定にすることができる。
【００２７】
図８には、スイッチＭＯＳＦＥＴＳＷの一実施例の説明図が示されている。図８（Ａ）は、素子レイアイトが示され、図８（Ｂ）には等価回路が示されている。図８（Ａ）に示すように、駆動信号ＶＰＳＧが供給されるゲート電極を挟んでドレイン領域とソース領域が交互に配置され、ドレイン側は上側のメタル層で相互に接続して仮想接地線ＶＳＳＭとする。ソース側は下側のメタル層で相互に接続して接地線ＶＳＳとする。図８（Ａ）では、ゲート電極が５個設けられるので、図８（Ｂ）に示すように５個のＭＯＳＦＥＴが並列形態に接続されたスイッチＭＯＳＦＥＴを得ることができる。
【００２８】
上記のように所定値内に突入電流を抑制するためには大容量Ｃ１を作成する必要がある。スイッチＭＯＳＦＥＴ自体もゲート・ドレイン間に寄生容量をもつため、スイッチＭＯＳＦＥＴの数を多く配置することで、上記のようなミラー容量を作成することも可能である。つまり、動作状態（Active) でのスイッチＭＯＳＦＥＴＳＷのオン抵抗値は、論理回路に流れる動作電流によっても、仮想接地線ＶＳＳＭが浮き上がらない程度であればよいが、上記寄生容量をミラー容量Ｃ１と同等の役割を果たすようにするために、接地電位ＶＳＳを供給するに必要なスイッチＭＯＳＦＥＴＳＷのオン抵抗値よりも、くらべてより小さなオン抵抗値となるように並列接続されるＭＯＳＦＥＴの数を多くする。これにより、その寄生容量によって前記のようなミラー効果を利用してゲート電圧Ｖg が平衡状態となるようにする。
【００２９】
図９には、スイッチＭＯＳＦＥＴＳＷの他の一実施例の説明図が示されている。図９（Ａ）は、素子レイアイトが示され、図９（Ｂ）には等価回路が示されている。前記図８の実施例のようにすると、スイッチＭＯＳＦＥＴＳＷの面積オーバヘッドが大きくなる。そこで、例えば、５個分のＭＯＳＦＥＴのうち、２つのＭＯＳＦＥＴをスイッチＭＯＳＦＥＴとして用い、残り３個のＭＯＳＦＥＴはゲート電極を挟む両領域を上側のメタル層で接続して、図９（Ｂ）に示したようにＭＯＳ容量を構成する。つまり、スイッチＭＯＳＦＥＴは、拡散領域を共有した形でドレインをＶＳＳＭ、ソースをＶＳＳに接続する形で２つのスイッチＭＯＳＦＥＴを作成する。このときソース、ドレインをともにＶＳＳＭに接続することにより、残り３個分のＭＯＳＦＥＴがＭＯＳゲート容量として、上記スイッチＭＯＳＦＥＴのゲートとドレイン間に接続されることになる。このようにタル配線の変更のみで容易にスイッチＭＯＳＦＥＴの配置領域にミラー容量素子を作成可能である。
【００３０】
図１０には、スイッチＭＯＳＦＥＴＳＷとそれに接続される容量の他の一実施例の素子構造断面図が示されている。スイッチＭＯＳＦＥＴは、Ｐ−型ウェルに形成されたＮ＋型領域がドレイン領域とソース領域とされる。上記ドレイン領域とソース領域に挟まれたＰ−ウェル領域の表面にはゲート絶縁膜を介してゲート電極が形成される。上記ドレイン領域とゲート電極とは、それぞれ第１配線層Ｍ１、第２配線層Ｍ２、第３配線層Ｍ３、第４配線層Ｍ４にコンタクトホールを介して接続される。そして、最上層である第５配線層Ｍ５により仮想接地線ＶＳＳＭが構成される。上記ゲート電極は、上記仮想接地線ＶＳＳＭ下の第４配線層に接続されており、かかる第４配線層Ｍ４は上記第５配線層Ｍ５からなる仮想接地線ＶＳＳＭに沿って形成される。これにより、層間絶縁膜を誘電体とするＭＩＭ（Metal-Insulator-Metal）容量が形成される。
【００３１】
図１１には、論理回路部に設けられる仮想接地線ＶＳＳＭの一実施例のレイアウト図が示されている。上記ＶＳＳＭは、仮想接地のため電源幹線として論理回路の素子形成領域内に格子状に張り巡らされる。その電源幹線ＶＳＳＭの１つ下のメタル層Ｍ４を用いてＶＰＳＧを張り巡らせてＭＩＭ容量を形成する。上記仮想接地線ＶＳＳＭは電源幹線であるため、論理回路を構成する素子形成領域内に格子状にくまなく張り巡らせる必要があることから、その下層に上記ＶＰＳＧを張り巡らせることにより大容量を作成することが可能である。同図では、仮想接地線ＶＳＳＭの下層に設けられるＶＰＳＧも同じパターンで形成される。そして、スイッチＭＯＳＦＥＴが設けられる箇所で適宜に上記ゲート電極と接続される。
【００３２】
図１２には、この発明に係る半導体集積回路装置の一実施例の一部ブロック図が示されている。この実施例のスイッチ制御回路ＶＳＷＣは、そのまま前記図１のスイッチ制御回路ＶＳＷＣとして利用することができる。この実施例では、容量Ｃ１がスイッチＭＯＳＦＥＴＭn3により選択的にスイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎのゲート電極と接続される構成とされる。上記容量素子Ｃ１は、前記のように接地線ＶＳＳにノイズを発生させないようにするためには仮想接地線ＶＳＳＭの放電期間中のみ必要である。リクエスト信号ｒｅｑに応じて小ドライバＤrvc1の出力信号をロウレベルにしてＰチャネルＭＯＳ（小ドライバＭＯＳ）Ｍp1をオンし、電圧ＶＰＳＧを介してスイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎを小さくオン状態にして仮想接地線ＶＳＳＭの電圧降下の傾きが一定になるように放電を行う。仮想接地線ＶＳＳＭが放電した後は、スイッチＭＯＳＦＥＴＭn3をオフ状態にして容量素子Ｃ１をスイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎのゲート電極から切り離すことによって、ゲート電圧ＶＰＳＧのＶＣＣまでの充電期間を速くするようにする。それによって、スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎを完全にオン状態とする。
【００３３】
図１２において、シュミットトリガ回路Ｓch1 のしきい値を越えると大ドライバＤrvc2の出力信号をロウレベルにして大きな駆動電流を流すことが可能なＰチャネルＭＯＳＦＥＴ（大ドライバＭＯＳ）Ｍp2をオンし、上記ＮチャネルＭＯＳＦＥＴＭn3をオフにする。このＭＯＳＦＥＴＭn3のオフにより、容量Ｃ１がスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３のゲートから切り離され、上記ＰチャネルＭＯＳＦＥＴＭp2からの大きな電流によりゲート電圧ＶＰＳＧの上昇を加速させる。そして、駆動電圧ＶＰＳＧが、例えば電源電圧ＶＣＣの９０％に達したことをコンパレータＣomp1で検知し、完了信号ａｃｋを前記システムコントローラＳＹＳＣに送信し、論理回路を動作状態（Active) にする。
【００３４】
ＰチャネルＭＯＳＦＥＴ（小ドライバＭＯＳ）Ｍp1は、前記制限されたゲート電流Ｉg を形成して上記スイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３と容量Ｃ１により、仮想接地線ＶＳＳＭの電位をノイズが発生させない程度の電流により０Ｖ付近まで低下させるが、それだけではスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３のオン抵抗値が比較的大きく、論理回路での動作電流により仮想接地線ＶＳＳＭが浮き上がってしまう。前記図３の期間Ｔ３、Ｔ４は、ゲート電圧ＶＰＳＧを電源電圧ＶＣＣのように高くして、スイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３のオン抵抗値を上記論理回路の動作電流に対応して小さくするものである。上記完了信号ａｃｋは、上記ゲート電圧ＶＰＳＧが電源電圧ＶＣＣの９０％程度に達したことを持って論理回路が動作可能状態であることをシステムコントローラＳＹＳＣに知らせる信号である。
【００３５】
図１３には、前記図１２のスイッチ制御回路ＶＳＷＣの動作を説明するための波形図が示されている。図１３（Ａ）は、前記スイッチＭＯＳＦＥＴＭn3が無い場合、つまりは前記図３に対応した波形が比較のために示されている。図１３（Ｂ）は前記図１２に示したスイッチ制御回路ＶＳＷＣの動作波形図であり、スイッチＭＯＳＦＥＴＭn3のオフにより、ミラー容量がスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３のゲート、ドレイン間の寄生容量のみとなり、期間Ｔ４を短くすることができる。
【００３６】
上記スイッチＭＯＳＦＥＴＭn3のオフにより、上記動作状態でも容量Ｃ１には電荷が蓄積されたままとなっている。このことを利用し、スイッチＭＯＳＦＥＴＭn3を期間Ｔ１にオンするようにすれば、その放電によってゲート電圧ＶＰＳＧを立ち上げることができ、期間Ｔ１を短縮することができる。上記期間Ｔ４の短縮に加えて、上記期間Ｔ１も短縮化すると、論理回路が動作可能となるまでの時間、つまりは、リクエスト信号ｒｅｑから上記完了信号ａｃｋまでの時間を短縮化することができる。つまり、論理回路の応答性を向上させることができる。
【００３７】
特に制限されないが、この実施例の半導体集積回路装置は、３．３Ｖのような比較的高い電源電圧ＶＣＣと、１．５〜１．０Ｖのような低い電源電圧ＶＤＤにより動作する。上記電源電圧ＶＣＣは、入出力回路等の動作電圧とされる。上記電源電圧ＶＤＤは、上記論理回路等のような内部回路の動作電圧とされる。このため、上記内部回路と入出力回路との間には、レベルシフト回路が設けられる。厚いゲート絶縁膜のＭＯＳＦＥＴは、上記入出力回路向けのＭＯＳＦＥＴであり、上記電源電圧ＶＣＣに対応した耐圧を持ち、ソース−ドレイン間リーク電流及びゲートリーク電流も小さい。これに対して、薄いゲート絶縁膜のＭＯＳＦＥＴは、上記１．５Ｖ〜１．０Ｖに対応した耐圧しか持たず、低しきい値電圧にされており、高速動作に向けられており、ソース−ドレイン間リーク電流及びゲートリーク電流が大きい。
【００３８】
前記論理回路のリーク電流を制御するスイッチＭＯＳＦＥＴは、前記のようにＰチャネルＭＯＳＦＥＴを用いてもよいが、この場合にはソース，ゲート間電圧がＶＤＤのような小さな電圧に制限されてしまうこと、及びＰチャネルＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴに比べてコンダクタンスが小さいことから、同じオン抵抗値を得るなら大きな面積を必要としてしまう。この実施例のようにＮチャネルＭＯＳＦＥＴを用いた場合には、上記ＰチャネルＭＯＳＦＥＴに比べて単位面積当たりのコンダクタンスが小さいことに加えて、ゲート電圧を上記のような高電圧ＶＣＣを利用することができる。これにより、より小さなサイズのＭＯＳＦＥＴにより、上記スイッチＭＯＳＦＥＴＳＷを構成することができるものとなる。
【００３９】
リーク電流の削減効果を大きくするためには、こまめに論理回路を待機状態と動作状態を切り替える必要がある。そのためには、スイッチ制御回路ＶＳＷＣがシステムコントローラＳＹＳＣよりリクエスト信号ｒｅｑを受信してから完了信号ａｃｋを送信するまでの時間（ウォークアップ）を短縮する必要がある。前記図１２の実施例は、このような要求に応えるためのものである。
【００４０】
前記図１３のタイミングチャートにおける期間Ｔ１及びＴ３は、負荷容量Ｃloadの放電を行っておらずデッドタイムである。そこで、上記応答性の改善のためにこのデッドタイムを短縮化することが有益である。期間Ｔ３の短縮には、仮想接地線ＶＳＳＭの電荷放電が終了してから大ドライバＤrvc2（Ｍp2) をオンするまでの時間を速くする必要がある。そのためには、仮想接地線ＶＳＳＭが０Ｖになったことを検知して大ドライバＤrvc2（Ｍp2) をオンすることが有効である。しかし、仮想接地線ＶＳＳＭの電荷の放電前に大ドライバＤrvc2（Ｍp2) をオンすると、それに対応してスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３のオン抵抗値が急激に低下して過剰な突入電流が流れることになるため、仮想接地線ＶＳＳＭの０Ｖを精度よく検知する必要があるが、負電源を持たない回路によって、０Ｖを検知することは困難である。
【００４１】
図１４には、上記応答性改善に向けたスイッチ制御回路ＶＳＷＣの一実施例の回路図が示されている。この実施例では、仮想接地線ＶＳＳＭの０Ｖ推定回路が設けられる。待機状態、もしくは動作状態への遷移のためのリクエスト信号ｒｅｑを受けて小ドライバＤrvc1をオンさせる動作については、先に示した実施例と同様のため、詳細は省略する。コンパレータＣomp2は、上記仮想接地線ＶＳＳＭの電位と電源電圧ＶＤＤの分圧電圧とを比較する。この分圧電圧は、ＶＤＤの１０％程度に設定される。それ故、コンパレータＣomp2は、上記仮想接地線ＶＳＳＭの電位が電源電圧ＶＤＤの１０％以下になったことを検出する。この検出信号は、遅延回路Ｄly1 により遅延させる。つまり、仮想接地線ＶＳＳＭがＶＤＤの１０％から０Ｖになるであろう時間を上記遅延回路Ｄly1 で推定するものである。上記遅延回路Ｄly1 の出力信号Ｉnfにより、大ドライバＤrvc2をオンさせる。これにより、大ドライバＤrvc2はＰチャネルＭＯＳＦＥＴＭp2をオンにして、スイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧを電源電圧ＶＣＣまで急速に立ち上げる。このようにして、前記図３の期間Ｔ３を短くし、その分上記完了信号ａｃｋの発生を早くすることができる。また、前記図１２の回路も組み合わせて、期間Ｔ１、Ｔ４も短縮すれればよりいっそう論理回路の応答性を改善することができる。上記遅延回路Ｄly1 はインバータチェーンやカウンタ回路などによって作成することができる。
【００４２】
図１５には、上記応答性改善に向けたスイッチ制御回路ＶＳＷＣの他の一実施例の回路図が示されている。前記図１４の構成では、プロセス、電圧、温度ばらつきで仮想接地線ＶＳＳＭの下降スピードが変化するため、対策として遅延回路Ｄly1 に一定のマージンをもたす必要がある。この実施例では、電源電圧ＶＤＤの６０％と３０％の２電圧間の時間をアップカウントする。つまり、コンパレータＣomp3により電源電圧ＶＤＤの６０％を検知し、カウンタＣont をカウントアップ（Ｕp）させる。コンパレータＣomp4により電源電圧ＶＤＤの３０％を検知し、カウンタＣont をカウントアップ（Ｕp）からカウントダウン（Ｄown）に切り替える。前記ミラー容量効果を利用したスルーレート駆動方式では、仮想接地線ＶＳＳＭの下降スピードが途中で変化することはないため、６０％〜３０％までと３０％〜０％までの下降スピードはそれぞれ同じである。この実施例では、６０％〜３０％までの計数値に対して３０％の時点からダウンカウントを開始し、カウンタＣont の計数出力が０になった時点がＶＳＳＭ＝０Ｖと推定するものである。判定回路は、ＶＳＳＭ＝０Ｖを判定した結果として出力信号Ｉｎｆを出力し、大ドライバＤrvc2をオンさせる。これにより、大ドライバＤrvc2はＰチャネルＭＯＳＦＥＴＭp2をオンして、スイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧを電源電圧ＶＣＣまで急速に立ち上げる。
【００４３】
図１６には、図１５のスイッチ制御回路ＶＳＷＣの動作を説明するための波形図が示されている。前記のような仮想接地線ＶＳＳＭの電位変化が前記ミラー容量効果を利用したスルーレート駆動方式では直線的になることから、６０％〜３０％までの計数値を３０％以降カウントダウンさせて計数値が０を持ってＶＳＳＭの０Ｖを推定するものである。この実施例の６０％、３０％には特別な意味はなく、５０％と２５％、４０％と２０％等のようなある２電圧間をカウントできればＶＳＳＭ＝０Ｖを正確に推定できる。
【００４４】
図１７には、上記応答性改善に向けたスイッチ制御回路ＶＳＷＣの他の一実施例の回路図が示されている。この実施例では、仮想接地線ＶＳＳＭの電位の変化を検知し、ＶＳＳＭの電圧変化がなくなった時点で大ドライバＤrvc2をオンする。容量素子Ｃ２によって，ｄＶＳＳＭ／ｄｔを電流に変換する。つまり、ＶＳＳＭの変化に対応して容量素子Ｃ２に充電する電流Ｉa がＰチャネルＭＯＳＦＥＴＭp3に流れる。ＰチャネルＭＯＳＦＥＴＭp4は、上記ＭＯＳＦＥＴＭp3と電流ミラー形態にされており、同様な電流Ｉb が抵抗Ｒ１に流れて電圧信号を発生させる。よって、電流Ｉb が流れなくなった時点がＶＳＳＭ＝０Ｖとなる。この電圧信号は、シュミットトリガ回路Ｓch2 で検出される。フリップフロップ回路ＦＦは、検出結果を受けて出力信号ｄｅｔを出力し、大ドライバＤrvc2をオンさせる。これにより、大ドライバはＰチャネルＭＯＳＦＥＴＭp2をオンさせる。
【００４５】
図１８には、図１７のスイッチ制御回路ＶＳＷＣの動作を説明するためのタイミング図が示されている。リクエスト信号ｒｅｑがロウレベルのとき、論理回路は待機状態にあり、仮想接地線ＶＳＳＭは、論理回路のリーク電流によりＶＤＤのようなハイレベルになっている。リクエスト信号ｒｅｑがハイレベルになって論理回路に起動がかかると、フリップフロップ回路ＦＦがリセットされて、出力信号ｄｅｔはロウレベルにされる。ＶＳＳＭが放電されている間は、電流Ｉa,Ｉb が流れて抵抗Ｒ１に電圧Ｂを発生させる。これにより、シュミットトリガ回路Ｓch2 の出力Ｃはロウレベルになっている。上記仮想接地線ＶＳＳＭの０Ｖより、上記電圧Ｂが無くなった時点でシュミットトリガ回路Ｓch2 の出力Ｃがハイレベルに変化し、フリップフロップ回路ＦＦをセットして出力信号ｄｅｔをハイレベルに変化させて大ドライバＤrvc2をオンさせる。これによりＰチャネルＭＯＳＦＥＴＭp2がオンする。
【００４６】
図１９には、上記応答性改善に向けたスイッチ制御回路ＶＳＷＣの更に他の一実施例の回路図が示されている。この実施例では、期間Ｔ１の短縮化に向けられている。このためにはスイッチ制御回路ＶＳＷＣに、プリチャージ回路Ｐchg1が設けられる。リクエスト信号ｒｅｑの入力に応じて、小ドライバＭＯＳＦＥＴＭp1と同時にプリチャージ回路Ｐchg1を駆動する。期間Ｔ１のみプリチャージ回路Ｐchg1を駆動して電流値を大きくする。プリチャージ回路Ｐchg1は、前記ノイズを発生させないようにするためには、スイッチＭＯＳＦＥＴＳＷが電流を流し始めた時点でオフする必要がある。
【００４７】
図２０には、図１９のプリチャージ回路の一実施例の回路図が示されている。スタート信号ｓｔａｒｔのロウレベルにより、ＰチャネルＭＯＳＦＥＴＭp10 をオンにして、小インピーダンスのＮチャネルＭＯＳＦＥＴＭn14 のゲートに電源電圧に対応したハイレベルにして、スイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧをチャージアップする電流を供給する。この電圧ＶＰＳＧがＮチャネルＭＯＳＦＥＴＭn12 のしきい値電圧に達すると、ダイオード形態のＮチャネルＭＯＳＦＥＴＭn11 の両端を短絡し、上記ＮチャネルＭＯＳＦＥＴＭn14 のゲート電圧をダイオード形態のＮチャネルＭＯＳＦＥＴＭn13 のしきい値電圧に対応した電圧に低下させる。これにより、上記小インピーダンスのＮチャネルＭＯＳＦＥＴＭn14 はオフ状態にされる。これにより、ＭＯＳＦＥＴＭn14 により過剰な突入電流が流れることはない。それ以降は、図１９の小ドライバＤrvc1により駆動されるＰチャネルＭＯＳＦＥＴＭp1からの電流によって、電圧ＶＰＳＧが立ち上げられて、前記期間Ｔ２に入る。
【００４８】
図２１には、前記図１９のスイッチ制御回路ＶＳＷＣの動作を説明するための波形図が示されている。図２１（Ａ）は、前記プリチャージ回路Ｐchg1が無い場合、つまりは前記図３に対応した波形が比較のために示されている。図２１（Ｂ）は前記図１９、図２０に示したスイッチ制御回路ＶＳＷＣの動作波形図であり、プリチャージ回路の動作によって、ゲート電圧ＶＰＳＧが前記しきい値電圧Ｖｔｈまで急速に立ち上げられる。これにより、仮想接地線ＶＳＳＭの放電が終了するまでの時間が、上記プリチャージ回路が無い場合に比べて時間ｔ１だけ短くすることができる。
【００４９】
図２２には、図１９のプリチャージ回路の他の一実施例の回路図が示されている。スタート信号ｓｔａｒｔのロウレベルにより、ＰチャネルＭＯＳＦＥＴＭp20をオンにして、オン状態のＮチャネルＭＯＳＦＥＴＭn21 によりダイオード形態にされるＮチャネルＭＯＳＦＥＴＭn20 に電流を流す。このＭＯＳＦＥＴＭn20 のしきい値電圧に到達するまで上記スイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧを急速に立ち上げる。信号ｓｔｏｐは、仮想接地線ＶＳＳＭの電位が例えばＶＤＤの９０％に低下したときの検知信号とされる。このようにＶＳＳＭの電位が上記ＶＤＤの９０％まで低下した時点でＭＯＳＦＥＴＭn21 はオフ状態となる。このようにプリチャージ回路は、ダイオード接続のＭＯＳＦＥＴを利用することによって、ゲート電圧ＶＰＳＧがＭＯＳＦＥＴのＶth以上に上がらないようにする。
【００５０】
図２３には、この発明に係る半導体集積回路装置に設けられるスイッチ制御回路の一実施例のブロック図が示されている。この実施例では、前記図１のスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３を定電流駆動するスイッチ制御回路ＶＳＷＣに向けられている。
【００５１】
この実施例では、ＰチャネルＭＯＳＦＥＴＭp5から定電流を供給して、スイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧを直線的に変化させるようにするものである。パルス発生回路Ｐgen は、リクエスト信号ｒｅｑによりオンとなる小ドライバＤrvc1の出力信号ｅｎからプリチャージ期間に相当するパルス幅信号を形成する。このプリチャージ期間は、ＭＯＳＦＥＴＭp5をオンに定電流ではなく、ゲート電圧ＶＰＳＧがスイッチＭＯＳＦＥＴＳＷのしきい値電圧に相当する電圧まで立ち上げる。その後に、バイアス回路Ｂgen を動作させて定電流を流すようにするものである。上記バイアス回路Ｂgen は、ＭＯＳＦＥＴＭp5の電流値が一定になるようなバイアスを発生させる。大ドライバＤrvc2、ＰチャネルＭＯＳＦＥＴＭp2、シュミットトリガ回路Ｓch1 、コンパレータＣomp1は、前記実施例と同様である。
【００５２】
図２４には、図２３のパルス発生回路Ｐgen 、バイアス回路Ｂgen の一実施例の回路図が示されている。パルス発生回路Ｐgen は、信号ｅｎを反転遅延させるインバータ回路列と、上記信号ｅｎと上記反転遅延信号を受けるナンド（ＮＡＮＤ）ゲート回路から構成されて、反転遅延時間に対応したパルス幅の１ショットパルスを形成する。この１ショットパルスは、バイアス回路Ｂgen のスタートアップ信号として用いられる。上記バイアス回路Ｂgen は、面積比が１：ｎにされたＮチャネルＭＯＳＦＥＴＭn01 とＭn02 に電流ミラー回路からなるＰチャネルＭＯＳＦＥＴＭp7とＭp8により同じ電流が流れるようにし、シリコンバンドギップに対応したしきい値電圧差分を抵抗Ｒ２に流して定電流を形成する。このようなバイアス回路はスタートアップ回路が必要であるため、パルス発生回路Ｐgen を用いることによってＰチャネルＭＯＳＦＥＴＭp6をオンにして、上記ＭＯＳＦＥＴＭn01 とＭn02 にスタートアップ電流を流す。なお、ＭＯＳＦＥＴＭn03 は、信号ｅｎによりバイアス回路Ｂgen を動作状態にするものである。
【００５３】
上記ＭＯＳＦＥＴＭp8に対して電流ミラー形態にされるＭＯＳＦＥＴＣＭ１の数を適宜に設定することにより、必要な定電流を得て上記スイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧの駆動信号を形成する。この実施例では、ＭＯＳＦＥＴＭp8の電流値がプロセス、電圧、温度のばらつきに関わらず一定となるため高速化が可能となる。さらに、同図では省略されているが、上記パルス発生回路Ｐgen で形成されたパルスによりスイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧのプリチャージ効果によって期間Ｔ１の短縮も可能である。
【００５４】
図２５には、図２４のバイアス回路と駆動ＭＯＳＦＥＴとの電流ミラー構成を説明するための一実施例の回路図が示されている。バイアス回路Ｂgen の定電流回路カレントミラーに対して、１６個のＭＯＳＦＥＴにより×１６の電流を形成するように１６個のＭＯＳＦＥＴの下地を形成しておく。同図では、１６個のＭＯＳＦＥＴに全て上記バイアス回路Ｂgen のＭＯＳＦＥＴＭp8に対してカレントミラー構成にし、バイアス回路Ｂgen で形成した定電流と同じ定電流でスイッチＭＯＳＦＥＴを駆動する。
【００５５】
図２６には、図２４のバイアス回路と駆動ＭＯＳＦＥＴとの電流ミラー構成を説明するための他の一実施例の回路図が示されている。この実施例では、前記のような１６個の下地のＭＯＳＦＥＴのうち２個のＭＯＳＦＥＴを上記バイアス回路Ｂgen のＭＯＳＦＥＴＭp8に対してカレントミラー構成に接続する。このようにすることにより、バイアス回路Ｂgen で形成した定電流の×２の定電流でスイッチＭＯＳＦＥＴを駆動する。このように、上記下地のＭＯＳＦＥＴに対して、ソース・ドレインショートをメタルで変更することにより、論理回路の仮想接地線に設けられたスイッチＭＯＳＦＥＴに対応して上記定電流を切り替えて設定することができる。
【００５６】
図２７には、この発明に係る半導体集積回路装置に設けられるスイッチ制御回路の更に一実施例のブロック図が示されている。この実施例では、前記図１のスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３を定電流駆動するスイッチ制御回路ＶＳＷＣに向けられている。したがって、この実施例のスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３のゲートとドレイン間には容量Ｃ１が不要である。
【００５７】
この実施例のスイッチ制御回路ＶＳＷＣは、スイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３に定電流が流れるようにする。つまり、仮想接地線ＶＳＳＭの放電動作を定電流により放電させるようにするものである。小ドライバＤrvc1は、例えば前記図２４に示したようなバイアス回路を備えており、ＰチャネルＭＯＳＦＥＴＭp1が定電流を流すようにする。このＰチャネルＭＯＳＦＥＴＭp1は、ＮチャネルＭＯＳＦＥＴＭn30 によってダイオード形態にされるＮチャネルＭＯＳＦＥＴＭn31 に流すようにする。このＭＯＳＦＥＴＭn31 と、論理回路の仮想接地線ＶＳＳＭを放電させるスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３とをカレントミラー形態に接続する。上記ＮチャネルＭＯＳＦＥＴＭn31 をダイオード接続するＮチャネルＭＯＳＦＥＴＭn30 は、大ドライバＤrvc2の出力信号によりスイッチ制御される。つまり、前記図１４、図１５、図１７に示したようなＶＳＳＭ＝０Ｖ推定回路の出力により大ドライバＤrvc2がオンすると、ＰチャネルＭＯＳＦＥＴＭp2がオン状態となり、上記ＮチャネルＭＯＳＦＥＴＭn30 がオフ状態となって、図３の期間Ｔ４でのスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３のゲート電圧を電源電圧ＶＣＣまで上昇可能にする。
【００５８】
論理回路のリーク電流をリーク検出回路ＬＤＥＴにより検出し、ＰチャネルＭＯＳＦＥＴＭp30 に流すようにする。この電流は、カレントミラー形態のＭＯＳＦＥＴＭp31 に流して、上記ＭＯＳＦＥＴＭp1で形成された定電流に加えられる。これにより、論理回路のリーク電流分が加算されてスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３に流れるようにされる。つまり、上記ＰチャネルＭＯＳＦＥＴＭp1で設定したスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３に流れる定電流よりも、論理回路からのリーク電流が大きいと、論理回路の仮想接地線ＶＳＳＭの放電が不能となり、論理回路を動作させることができなくなってしまう。この実施例では、スイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３には、上記小ドライバＤrvc1とＰチャネルＭＯＳＦＥＴＭp1で設定された定電流と、上記論理回路のリーク電流に対応した電流を流すようにするので、論理回路の仮想接地線ＶＳＳＭは、上記ＭＯＳＦＥＴＭp1で設定された定電流に従って放電させることができる。
【００５９】
上記ＰチャネルＭＯＳＦＥＴＭp1に流れる電流と、上記スイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３に流れる電流の関係は、ＭＯＳＦＥＴＭn31 とスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３のサイズ比により任意に設定できるので、もしもＭＯＳＦＥＴＭp1に流れる電流とスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３に流れる電流を等しくするなら、Ｍn31 とＳＷ１〜ＳＷ３のサイズ比が等しくされる。このように、この実施例では、電源スイッチとしてのスイッチＭＯＳＦＥＴＳＷ１〜ＳＷ３と、スイッチ制御回路ＶＳＷＣとをカレントミラー構成にすることによって突入電流値を所定の値にコントロールすることができる。そして、カレントミラーでは、ゲート電圧ＶＰＳＧが電源電圧ＶＣＣまでフル振幅しないため，前記のようにＶＳＳＭ＝０Ｖの推定結果によりカレントミラーを解除し、上記大ドライバＤrvc2をオンさせてゲート電圧ＶＰＳＧを電源電圧ＶＣＣまでにフル振幅させる。
【００６０】
図２８には、この発明に係る半導体集積回路装置に設けられるスイッチ制御回路の更に一実施例のブロック図が示されている。この実施例は、スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎを遅延回路ｔ１、ｔ２、ｔ３、…ｔｎ−１、ｔｎにより遅延をもってドミノ倒しのように連続してオンすることによって突入電流を抑制する。この実施例では、前記特許文献１や２と異なる点は、同じ遅延時間を持たせるのではなく、図２９（Ａ）に示した特性図のように指数的に小さくしていくことで仮想接地線ＶＳＳＭの負荷容量を放電させる突入電流を平坦に近づける。また、同じ遅延時間に設定したときには、図２９（Ｂ）に示したようにこれはオンする電源スイッチＭＯＳＦＥＴのサイズを連続的に大きくすることでも実現できる。このときサイズは指数的に大きくなるため、ある時点までは低電圧を用いその後は高電圧を用いることも有効である。
【００６１】
図３０には、この発明に係る半導体集積回路装置の一実施例の全体レイアウト図が示されている。半導体集積回路装置の内部回路は、領域Ａ、Ｂ及びＣは、待機時のリーク電流を遮断する前記のようなスイッチＭＯＳＦＥＴが設けられる。これらのＭＯＳＦＥＴは、スイッチ制御回路ＶＳＷＣによりスイッチ制御される。常時導通領域は、前記図２の領域Ｄに対応しており、例えば、クロック系回路、ＲＡＭ等のようなメモリ回路が設けられる。アナログ領域は、前記図２の領域Ｅに対応しており、デジタル回路側からの電源ノイズの影響を回避するために別電源端子が設けられる。上記領域Ａ〜Ｃ及び常時導通領域との信号授受を行う部分には、前記回路Ｕ１〜Ｕ３に対応したマクロセルが設けられて不定伝播が防止される。同図では、省略されているが、半導体集積回路装置の外部との信号の授受のための入出力回路が設けられる。特に制限されないが、入出力回路は、例えば既存システムとの適合を図るために、３．３Ｖのような高い電源電圧ＶＣＣで動作し、上記内部回路Ａ〜Ｃ等が１．５〜１．０Ｖのような低電圧ＶＤＤで動作させられるものである。
【００６２】
図３１には、この発明に係る半導体集積回路装置のこの発明に係る半導体集積回路装置の他の一実施例の全体ブロック図が示されている。この実施例は、前記図３の実施例の変形例であり、領域Ｄも仮想接地線ＶＳＳＭ４にスイッチＭＯＳＦＥＴＭ４が設けられる。この領域Ｄは、応答性を早くするためにスイッチ制御回路ＶＳＷＣ４は、前記実施例とは異なり、フル振幅の駆動信号でスイッチＭＯＳＦＥＴＭ４をオン状態にする。この構成では、領域Ｄの仮想接地線ＶＳＳＭ４を放電する際に大きな突入電流が流れる。このため、動作中の他の領域Ａ〜Ｃの誤動作を防止するために、上記領域Ｄに接地電位を供給する接地線ＶＳＳ’および電源線ＶＤＤ’は、上記領域Ａ〜Ｃとは分離されて外部端子から独立して別の外部端子から与えられるようにする。これにより、領域Ｄを短時間で動作状態にしつつ、その時に発生する突入電流によるノイズが他の領域Ａ〜Ｃに伝えられるのを防止することができる。なお、前記図３のように、常時動作する回路が必要ならば、領域Ａ〜Ｃと同じ接地線ＶＳＳに接続させるようにすればよい。
【００６３】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、内部回路として高い電源電圧ＶＣＣで動作する回路を設けるようにするものであってもよい。このような高い電圧ＶＣＣで動作する内部回路は、前記のような厚いゲート絶縁膜のＭＯＳＦＥＴで構成されるために、待機時にリーク電流を遮断するスイッチＭＯＳＦＥＴは不要であるが、もしもリーク電流が無視できず、低減したいなら同様なスイッチＭＯＳＦＥＴを設けるようにすればよい。また、内部回路の低電源電圧ＶＤＤは、異なる複数電圧であってもよい。この場合、回路の接地電位ＶＳＳを共通にした場合には、前記同様な突入電流によるノイズ対策が必要となるものである。この発明は、内部回路に待機時のリーク電流を遮断するスイッチＭＯＳＦＥＴを有するＬＳＩ（例：マイコン、システムＬＳＩ等）に広く利用することができる。
【図面の簡単な説明】
【００６４】
【図１】この発明に係る半導体集積回路装置の一実施例を示す一部ブロック図である。
【図２】この発明に係る半導体集積回路装置の一実施例を示す全体ブロック図である。
【図３】図１に示した論理回路の電源投入動作の一例を説明するための波形図である。
【図４】起動時の期間Ｔ１〜Ｔ３でのスイッチ制御回路ＶＳＷＣと電源スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎの動作を説明するための等価回路図である。
【図５】起動時の期間Ｔ１〜Ｔ３でスイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧの波形図である。
【図６】起動時の期間Ｔ１〜Ｔ３でのスイッチ制御回路ＶＳＷＣと電源スイッチＭＯＳＦＥＴＳＷ１〜ＳＷｎの他の動作を説明するための等価回路図である。
【図７】図６の等価回路における起動時の期間Ｔ１〜Ｔ３でスイッチＭＯＳＦＥＴＳＷのゲート電圧ＶＰＳＧの波形図である。
【図８】スイッチＭＯＳＦＥＴＳＷの一実施例の説明図である。
【図９】スイッチＭＯＳＦＥＴＳＷの他の一実施例の説明図である。
【図１０】スイッチＭＯＳＦＥＴＳＷとそれに接続される容量の他の一実施例を示す素子構造断面図である。
【図１１】論理回路部に設けられる仮想接地線ＶＳＳＭの一実施例を示すレイアウト図である。
【図１２】この発明に係る半導体集積回路装置の一実施例を示す一部ブロック図である。
【図１３】図１２のスイッチ制御回路ＶＳＷＣの動作を説明するための波形図である。
【図１４】応答性改善に向けたスイッチ制御回路ＶＳＷＣの一実施例を示す回路図である。
【図１５】応答性改善に向けたスイッチ制御回路ＶＳＷＣの他の一実施例を示す回路図である。
【図１６】図１５のスイッチ制御回路ＶＳＷＣの動作を説明するための波形図である。
【図１７】応答性改善に向けたスイッチ制御回路ＶＳＷＣの他の一実施例を示す回路図である。
【図１８】図１７のスイッチ制御回路ＶＳＷＣの動作を説明するためのタイミング図である。
【図１９】応答性改善に向けたスイッチ制御回路ＶＳＷＣの更に他の一実施例を示す回路図である。
【図２０】図１９のプリチャージ回路の一実施例を示す回路図である。
【図２１】図１９のスイッチ制御回路ＶＳＷＣの動作を説明するための波形図である。
【図２２】図１９のプリチャージ回路の他の一実施例を示す回路図である。
【図２３】この発明に係る半導体集積回路装置に設けられるスイッチ制御回路の一実施例を示すブロック図である。
【図２４】図２３のパルス発生回路とバイアス回路の一実施例を示す回路図である。
【図２５】図２４のバイアス回路と駆動ＭＯＳＦＥＴとの電流ミラー構成を説明するための一実施例を示す回路図である。
【図２６】図２４のバイアス回路と駆動ＭＯＳＦＥＴとの電流ミラー構成を説明するための他の一実施例を示す回路図である。
【図２７】この発明に係る半導体集積回路装置に設けられるスイッチ制御回路の更に一実施例を示すブロック図である。
【図２８】この発明に係る半導体集積回路装置に設けられるスイッチ制御回路の更に一実施例を示すブロック図である。
【図２９】図２８のスイッチ制御回路を説明するための特性図である。
【図３０】この発明に係る半導体集積回路装置の一実施例を示す全体レイアウト図である。
【図３１】この発明に係る半導体集積回路装置のこの発明に係る半導体集積回路装置の他の一実施例を示す全体ブロック図である。
【符号の説明】
【００６５】
ＶＳＷＣ，ＶＳＷＣ１〜ＶＳＷＣ３…スイッチ制御回路、ＳＷ，ＳＷ１〜ＳＷｎ…スイッチＭＯＳＦＥＴ、Ｕ１〜Ｕ３…不定伝播防止回路、ＳＹＳＣ…システムコントローラ、Ｍp1〜Ｍp31 …ＰチャネルＭＯＳＦＥＴ、Ｍn1〜Ｍn31 …ＮチャネルＭＯＳＦＥＴ、Ｄrvc1…小ドライバ、Ｄrvc2…大ドライバ、Ｃ１，Ｃ２…容量、ＶＳＳＭ，ＶＳＳＭ１〜Ｖ
ＳＳＭ４…仮想接地線、ＶＳＳ，ＶＳＳ’…接地線、ＶＤＤ…電源電圧、ＶＣＣ…高電源電圧、Ｓch1,Ｓch2 …シュミットトリガ回路、Ｃomp1Ｃomp2…コンパレータ、Ｄly1 …遅延回路、Ｐgen …パルス発生回路、Ｂgen …バイアス回路、Ｉnv1 …インバータ回路、ｔ１〜ｔｎ…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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