(57)【要約】      （修正有）【課題】透光性共用線がより少ないマスクプロセスで製造され、製造プロセスを簡単化し、更に製造コストを減少させるＴＦＴアレイ基板の製造方法を提供する。【解決手段】薄膜トランジスタアレイ基板およびその製造法を提供する。先ず、基板が提供される。次に、パターン化された第１金属層が形成されて複数の走査線および複数のゲートが形成される。その後、ゲート絶縁層が前記基板上方に形成される。更に、パターン化された半導体層が形成されてチャネル層がゲート上方に形成される。半導体層が透明導電層をパターン化するマスクと同一のマスクでパターン化される。また、パターン化された第２金属層が形成されて複数のデータ線および複数のソースおよび複数のドレインが形成される。その後、誘電層が基板上に形成される。最後に、画素電極が誘電層上に形成される。【選択図】図１Ｈ
2008122923.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造方法であって、前記製造方法が、
基板を提供することと、
複数の第１透明導電パターンおよび複数の第２透明導電パターンを前記基板上に形成することと、
複数の走査線と、複数のゲートと、少なくとも１つの接続パターンとを形成し、そのうち、前記走査線の１つが前記ゲートの１つに電気接続され、各前記ゲートが前記第１透明導電パターンの１つの上に配置され、各前記接続パターンが２つの隣接する第２透明導電パターンに電気接続されることと、
ゲート絶縁層を前記複数の走査線と、前記複数のゲートと、前記少なくとも１つの接続パターンとの上に形成することと、
各前記ゲート上方に複数のチャネル層、ならびに各前記第２透明導電パターン上方にそれぞれ複数の半導体パターンを形成することと、
複数のデータ線を前記ゲート絶縁層上に形成し、複数のソースおよびドレインを前記チャネル層上に形成することと、
誘電層を複数のデータ線と、前記複数のソースおよびドレインとの上に形成し、そのうち、前記誘電層がそれぞれ前記ドレインを露出する複数のコンタクト開口を有することと、
複数の画素電極を前記誘電層に形成し、各画素電極が対応する前記コンタクト開口を介して対応する前記ドレインに電気接続されることと
を含む薄膜トランジスタアレイ基板の製造方法。
【請求項２】
各前記ゲート上方の各前記複数のチャネル層および各前記第２透明導電パターンの上方の各前記複数の半導体パターンが前記第１透明導電パターンおよび前記第２透明導電パターンを形成するマスクと同一のマスクにより形成される請求項１に記載の方法。
【請求項３】
更に、
前記チャネル層にドーピングプロセスを行って複数のオーミックコンタクト層を前記チャネル層の表面に対応して形成することを含む請求項１に記載の方法。
【請求項４】
基板と、
前記基板上に配置される複数の第１透明導電パターンおよび複数の第２透明導電パターンと、
前記基板上に配置される複数の走査線と、
それぞれ前記第１透明導電パターン上に配置され、対応する前記走査線に接続される複数のゲートと、
前記基板上に配置され、２つの隣接する第２透明導電パターンをそれぞれ電気接続する複数の接続パターンと、
前記走査線と、前記第１透明導電パターンと、前記ゲートと、前記第２透明導電パターンと、前記接続パターンとを被覆するゲート絶縁層と、
それぞれ前記第１透明導電パターンに対応する複数のチャネル層であって、前記チャネル層が前記ゲート上方の前記ゲート絶縁層上に配置される複数のチャネル層と、
それぞれ前記チャネル層の両側に配置される複数のソースおよびドレインと、
前記ゲート絶縁層上に配置され、前記ソースに電気接続される複数のデータ線と、
前記チャネル層と、前記データ線と、前記ソースおよびドレインとの上方に配置される誘電層であって、前記誘電層が前記ドレインをそれぞれ露出する複数のコンタクト開口を有する誘電層と、
前記誘電層上に配置される複数の画素電極であって、各画素電極が対応する前記コンタクト開口を介して対応する前記ドレインに電気接続される複数の画素電極と
を含むＴＦＴアレイ基板。
【請求項５】
更に、前記第２透明導電パターンにそれぞれ対応する複数の半導体パターンを含み、前記半導体パターンが前記第２透明導電パターン上方の前記ゲート絶縁層に配置される請求項４に記載のＴＦＴアレイ基板。
【請求項６】
ＴＦＴアレイ基板の製造方法であって、前記製造方法が、
基板を提供することと、
パターン化された透明導電層を前記基板上に形成して複数の透明導電パターンおよび複数の共用線を形成することと、
パターン化された第１金属層を形成して複数の走査線を形成し、各走査線がゲートを前記透明導電パターンの１つの上に延伸することと、
ゲート絶縁層を前記基板上に形成することと、
パターン化された半導体層を前記ゲート絶縁層上に形成してチャネル層を各前記ゲート上方に、半導体パターンを各前記共用線上方に形成し、そのうち、前記半導体層が前記パターン化された透明導電層を形成するマスクと同一のマスクでパターン化されることと、
パターン化された第２金属層を形成して複数のデータ線を形成し、各チャネル層の両側にそれぞれ配置される複数のソースおよび複数のドレインを形成し、そのうち、各ソースが対応する前記データ線に接続されることと、
パターン化された誘電層を前記チャネル層と、前記半導体パターンと、前記データ線と、前記ソースおよびドレインとの上方に形成し、そのうち、前記誘電層がそれぞれ前記ドレインを露出し、前記半導体パターンの両端を分割して浮遊半導体パターンを形成する複数のコンタクト開口を有することと、
複数の画素電極を前記誘電層上に形成し、そのうち、各画素電極が対応する前記コンタクト開口を介して対応する前記ドレインに電気接続されることと
を含む薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記透明導電層が前記画素電極の材料と同一の材料を有する請求項６に記載の方法。
【請求項８】
更に、イオンドーピングプロセスを前記半導体層に行ってオーミックコンタクト層を前記半導体層の表面に形成することを含む請求項６に記載の方法。
【請求項９】
基板と、
前記基板上に配置される複数の透明導電パターンと、
前記基板上に配置される複数の走査線であって、それぞれ、前記走査線がそれらの対応する透明導電パターンに隣接する複数の走査線と、
前記基板上に配置される複数の共用線であって、前記共用線が前記走査線に平行である複数の共用線と、
それぞれ前記透明導電パターン上に配置され、対応する前記走査線に接続される複数のゲートと、
前記走査線と、前記透明導電パターンと、前記共用線と、前記ゲートとを被覆するゲート絶縁層と、
前記透明導電パターンにそれぞれ対応する複数のチャネル層であって、前記チャネル層が前記ゲート上方の前記ゲート絶縁層上に配置される複数のチャネル層と、
前記チャネル層の両側にそれぞれ配置される複数のソースおよびドレインと、
前記ゲート絶縁層上に配置され、前記ソースに電気接続される複数のデータ線であって、前記データ線が前記走査線および前記共用線に電気接続せずに交差する複数のデータ線と、
前記チャネル層と、前記データ線と、前記ソースおよびドレインとの上方に配置される誘電層であって、前記誘電層が前記ドレインをそれぞれ露出する複数のコンタクト開口を有する誘電層と、
前記誘電層上に配置され、対応する前記コンタクト開口を介して対応する前記ドレインに電気接続される複数の画素電極と
を含むＴＦＴアレイ基板。
【請求項１０】
前記透明導電パターンおよび前記共用線が同一層から作られる請求項９に記載のＴＦＴアレイ基板。
【請求項１１】
更に、前記共用線にそれぞれ対応する複数の半導体パターンを含み、前記半導体パターンが前記共用線上方の前記ゲート絶縁層上に配置される請求項９に記載のＴＦＴアレイ基板。
【請求項１２】
前記透明導電パターンおよび前記共用線の材料がＩＴＯ，ＩＺＯ，ＡＺＯまたはそれらの組み合わせを含む請求項９に記載のＴＦＴアレイ基板。
【請求項１３】
前記誘電層が保護層および前記保護層上に配置される平坦化層を含む請求項９に記載のＴＦＴアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、能動デバイスアレイ基板およびその製造方法に関する。特に、本発明は、薄膜トランジスタ（thin film transistor=TFT）アレイ基板およびその製造方法に関する。
【背景技術】
【０００２】
昨今、マルチメディア技術は、半導体デバイスまたはディスプレイ装置の発展によって非常に発達している。ディスプレイに関して言えば、高画質、高空間利用性、低電力消費および無輻射等の特性を有する液晶ディスプレイ（liquid crystal display=LCD）がディスプレイ市場の主流になっている。
【０００３】
ＬＣＤパネルは、薄膜トランジスタ（TFT）アレイ基板と、カラーフィルタ基板と、その２つの間の液晶層とを含む。通常、ＴＦＴアレイ基板は、アレイとして配列された複数の画素構造を有し、従来のＴＦＴアレイ基板の画素構造は、少なくとも５工程のマスクプロセスを通して始めて完成される。第１マスクプロセスは、ゲート（gate）と、走査線（scan line）と、共用線（common line）とを定義することであり、第２マスクプロセスは、チャネル(channel)層を定義することであり、第３マスクプロセスは、ソース(source)と、ドレイン(drain)と、データ線(data line)とを定義することであり、第４マスクプロセスは、保護（passivation）層を定義することであり、第５マスクプロセスは、画素電極(pixel electrode)を定義することである。
【０００４】
更に、各画素電極が共用線の１つを被覆してストレージキャパシタ (storage capacitor)を形成する。通常、画素構造の開口率(aperture rate)がより高いほど、ＬＣＤ全体の発光効率が高くなる。共用線が画素構造の下方に位置するので、共用線が画素構造の開口率に影響を及ぼす可能性がある。この問題を解決するため、インジウム錫酸化物（indium tin oxide=ITO）のような透光性（transmissive）導電材料が共用線の材料として採用されて画素構造の開口率が改善される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、導電材料で共用線を製造する時、共用線を定義する追加的マスクプロセスが必要であるので、製造コストが増加し、導電材料の抵抗が従来使用される金属材料のそれよりも高いので、電力消費(power consumption)およびそれによる信号のひずみ(distortion)が起こる可能性がある。
【０００６】
(発明の目的)
本発明は、透光性（transmissive）共用線がより少ないマスクプロセスで製造され、製造プロセスを簡単化し、更に製造コストを減少させる薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造方法を提供することを目的とする。
【０００７】
本発明は、更に、低製造コストのＴＦＴアレイ基板を提供し、そのＴＦＴアレイ基板が画素開口率を改善させることを目的とする。
【０００８】
本発明は、更に、ＴＦＴアレイ基板の共用線が透光性および非常に良好な導電性特性の両方を兼ね備える高画素開口率を有するＴＦＴアレイ基板を提供し、信号のひずみを減少させることを目的とする。
【課題を解決するための手段】
【０００９】
ここでは、具体的かつ広く記載し、本発明は、ＴＦＴアレイ基板の製造方法を提供する。製造方法は、以下のステップを含む。最初に、基板が提供される。複数のパターン化された第１透明導電パターンおよび複数のパターン化された第２透明導電パターンが基板上に形成される。次に、パターン化された第１金属層が形成されて複数の走査線が形成され、そのうち、各走査線がゲートを対応した第１透明導電パターン上に延伸させ、接続金属パターンを各２つの隣接した第２透明導電パターンの間に形成して２つの隣接する第２透明導電パターンを接続し、走査線に平行する複数の共用線を形成する。その後、ゲート絶縁層が基板上に形成される。また、パターン化された半導体層がゲート絶縁層上に形成されて各ゲート上方にチャネル層が、各第２透明導電パターン上方に半導体パターンが形成され、そのうち、半導体層が第１透明導電パターンおよび第２透明導電パターンを形成するマスクと同一のマスクでパターン化される。更に、パターン化された第２金属層が形成されて複数のデータ線が形成され、走査線と交差し且つ金属パターンを接続し、ソースおよびドレインをそれぞれ各チャネルの両側に形成し、そのうち、各ソースが対応するデータ線に接続される。その後、パターン化された誘電層が基板上に形成されてチャネル層と、半導体層と、データ線と、ソースと、ドレインとを被覆し、そのうち、誘電層が複数のコンタクト窓開口（contact window openings）を有してドレインをそれぞれ露出する。次に、複数の画素電極が誘電層上に形成され、各画素電極が対応するコンタクト窓開口を介して対応するドレインに電気接続される。
【００１０】
本発明の一実施形態において、透明導電パターンが画素電極の材料と同一材料で形成されることができる。
【００１１】
本発明の一実施形態において、半導体層を形成した後または同時にイオンドーピングプロセスが更に実行され、半導体層の表面にオーミックコンタクト層を形成する。
【００１２】
本発明の一実施形態において、誘電層を形成するステップが順に保護層および平坦化層を形成することを含む。
【００１３】
本発明は、更にＴＦＴアレイ基板の製造方法を提供する。製造方法は、以下のステップを含む。最初に、基板が提供される。パターン化された透明導電層が基板上に形成されて複数の透明導電パターンおよび複数の共用線が形成される。次に、パターン化された第１金属層が形成されて複数の走査線が形成され、そのうち、各走査線がゲートを対応する透明導電パターンに延伸させる。また、ゲート絶縁層が基板上に形成される。その後、パターン化された半導体層がゲート絶縁層上に形成されて各ゲート層上方にチャネル層が、各共有線上方に半導体パターンが形成され、そのうち、半導体層が透明半導体層をパターン化するマスクと同一のマスクでパターン化されることができる。更に、パターン化された第２金属層が形成されて複数のデータ線が形成され、走査線と交差し、ソースおよびドレインをそれぞれ各チャネル層の両側に形成し、そのうち、各ソースが対応するデータ線に接続される。その後、パターン化された誘電層が基板上に形成され、チャネル層と、半導体パターンと、データ線と、ソースと、ドレインとを被覆し、そのうち、誘電層が複数のコンタクト窓開口を有し、それぞれドレインを露出し、半導体パターンの両端を分離し、浮遊半導体パターンを形成する。次に、複数の画素電極が誘電層上に形成され、そのうち、各画素電極が対応するコンタクト窓開口を介して対応するドレインに電気接続される。
【００１４】
本発明の一実施形態において、透明半導体層が画素電極の材料と同一材料で製造されることができる。
【００１５】
本発明の一実施形態において、半導体層を形成した後または同時にイオンドーピングプロセスが更に実行され、半導体層の表面にオーミックコンタクト層が形成される。
【００１６】
本発明の一実施形態において、誘電層を形成するステップが順に保護層および平坦化層を形成することを含む。
【００１７】
本発明は、基板と、複数の走査線と、複数のデータ線と、複数の第１透明導電パターンと、複数のゲートと、複数の第２透明導電パターンと、複数の接続金属パターンと、ゲート絶縁層と、複数のチャネル層と、複数の半導体層と、複数のソースおよびドレインと、誘電層と、複数の画素電極とを含むＴＦＴアレイ基板を提供する。走査線が基板上に配置される。第１透明導電パターンが基板上に配置され、それらの対応する走査線に隣接される。ゲートが第１透明導電パターン上に配置され、対応する走査線に電気接続される。第２透明導電パターンが基板上に配置され、それらの対応する走査線に平行に配置される。接続金属パターンの少なくとも１つは、それぞれ２つの隣接する第２透明導電パターンの間に配置されて２つの隣接する第２透明導電パターンが接続され、複数の共用線を走査線に平行に形成される。ゲート絶縁層が走査線と、第１透明導電パターンと、ゲートと、第２導電パターンと、接続金属パターンとを被覆する。チャネル層がゲート上方のゲート絶縁層に配置され、第１透明導電パターンに対応される。半導体パターンが第２透明導電パターンに対応され、第２透明導電パターン上方のゲート絶縁層上に配置される。ソースおよびドレインがそれぞれチャネル層の両側に配置される。データ線がゲート絶縁層上に配置され、ソースに電気接続され、データ線が走査線と接続金属パターンに電気接続されずに交差される。パターン化された誘電層がチャネル層と、半導体層と、データ線と、ソースと、ドレインとの上方に配置され、誘電層が複数のコンタクト窓開口を有してドレインをそれぞれ露出する。画素電極が誘電層に配置され、各画素電極が対応するコンタクト窓開口を介して対応するドレインに電気接続される。
【００１８】
本発明の一実施形態において、第１透明導電パターンの材料が、インジウム錫酸化物（indium tin oxide=ITO）、インジウム亜鉛酸化物（indium zinc oxide=IZO）、アルミニウム亜鉛酸化物（aluminum zinc oxide=AZO）またはそれらの組み合わせを含む。
【００１９】
本発明の一実施形態において、チャネル層および半導体パターンの材料が、アモルファスシリコン（amorphous silicon）を含む。
【００２０】
本発明の一実施形態において、第２透明導電パターンの材料が、ＩＴＯ，ＩＺＯ，ＡＺＯまたはそれらの組み合わせを含む。
【００２１】
本発明の一実施形態において、ＴＦＴアレイ基板が、更に各チャネル層と対応するソースおよびドレインとの間に配置されたオーミックコンタクト層を含む。
【００２２】
本発明の一実施形態において、誘電層が、保護層および保護層上に配置された平坦化層を含む。
【００２３】
本発明が、更に、基板と、複数の走査線と、複数のデータ線と、複数の透明導電パターンと、複数のゲートと、複数の半導体パターンと、ゲート絶縁層と、複数のチャネル層と、複数の共用線と、複数のソースおよびドレインと、パターン化された誘電層と、複数の画素電極とを含むＴＦＴアレイ基板を提供する。走査線およびデータ線が基板上に配置される。透明導電パターンが基板上に配置され、それらの対応する走査線に隣接される。ゲートが透明導電パターン上に配置され、対応する走査線に接続される。共用線が基板上に配置され、走査線に平行にされる。ゲート絶縁層が走査線と、透明導電パターンと、共用線と、ゲートとを被覆する。データ線がゲート絶縁層に配置され、ソースに電気接続され、データ線が走査線および共用線に電気接続されずに交差される。チャネル層が透明導電パターンに対応され、ゲート上方のゲート絶縁層上に配置される。半導体パターンが共用線に対応され、共用線上方のゲート絶縁層上に配置される。ソースおよびドレインがそれぞれチャネル層の両側に配置される。パターン化された誘電層がチャネル層と、半導体層と、データ線と、ソースと、ドレインとの上方に配置され、誘電層が複数のコンタクト窓開口を有して、ドレインをそれぞれ露出する。画素電極が誘電層上に配置され、各画素電極が対応するコンタクト窓開口を介して対応するドレインに電気接続される。
【００２４】
本発明の一実施形態において、透明導電パターンおよび共用線が同一のフィルムで作られる。
【００２５】
本発明の一実施形態において、半導体層の材料が、アモルファスシリコンを含む。
【００２６】
本発明の一実施形態において、透明導電パターンおよび共用線の材料が、インジウム錫酸化物（indium tin oxide=ITO）、インジウム亜鉛酸化物（indium zinc oxide=IZO）、アルミニウム亜鉛酸化物（aluminum zinc oxide=AZO）またはそれらの組み合わせを含む。
【００２７】
本発明の一実施形態において、ＴＦＴアレイ基板が、更に各チャネル層と対応するソースおよびドレインとの間に配置されたオーミックコンタクト層を含む。
【００２８】
本発明の一実施形態において、誘電層が、保護層および保護層上に配置された平坦化層を含む。
【００２９】
本発明の一実施形態において、少なくとも各共用線の一部が導電性材料で製造されて画素開口率が改善され、共用線を形成する透明導電パターンが半導体層を定義するマスクと同一のマスクで定義されて必要なマスクプロセスが減少され、更に製造コストが減少されることができる。更に、本発明中、ＴＦＴアレイ基板上の共用線が金属パターンおよび第１透明導電パターンを接続することにより形成されることもでき、共用線がより低い抵抗を有することができ、従ってＴＦＴアレイ基板の電力消費が減少され、信号のひずみが除去されることができる。
【００３０】
本発明は、更に、本発明の実施形態に係るＴＦＴアレイ基板と、対向基板と、それらの間に配置された液晶層とを含む液晶パネルを提供する。対向基板が、カラーフィルタまたはもう１つの共用線電極を含む基板であることができる。
【発明の効果】
【００３１】
要約すると、本発明中のＴＦＴアレイ基板の製造方法において、半導体層が透明導電層をパターン化するマスクと同一のマスクでパターン化され、このように、共用線を形成する追加的マスクが必要とされない。従来技術に比較して、本発明中のＴＦＴアレイ基板の製造方法は、製造コストを効率的に減少させることができる。更に、少なくとも幾つかの共用線が透明導電材料で製造され、画素開口率が改良されることができ、ＴＦＴアレイ基板の共用線が金属材料および透明導電材料を接続することによって形成されることもできるので、ＴＦＴアレイ基板が低電力消費を有し、信号のひずみが除去されることができる。
【発明を実施するための最良の形態】
【００３２】
＜第１実施形態＞
図１Ａ〜図１Ｈは、本発明の第１実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図であり、図２Ａ〜図２Ｅは、本発明の第１実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。図１Ａおよび図２Ａにおいて、先ず、基板１１０が提供され、基板１１０が１つのアレイとして設計された複数の画素予定領域Ｐを有し（ただ２つの画素予定領域Ｐだけを図２Ａ中に明示する）、各画素予定領域Ｐが能動デバイス領域Ａおよびキャパシタ領域Ｃを有する。パターン化された透明導電層１１２が基板１１０上に形成され、各能動デバイス領域Ａ中に第１透明導電パターン１１２ａが、各キャパシタ領域Ｃ中に第２透明導電パターン１１２ｂが形成される。  
【００３３】
詳細に言えば、化学気相成長法（Chemical vapor deposition=CVD）によって透明導電金属を基板１１０上に堆積することにより透明導電層１１２が形成される。マスクプロセスが堆積された透明導電金属に実行されて第１透明導電パターン１１２ａおよび第２透明導電パターン１１２ｂが形成される。透明導電層１１２の材料が、インジウム錫酸化物（indium tin oxide=ITO）、インジウム亜鉛酸化物（indium zinc oxide=IZO）、アルミニウム亜鉛酸化物（aluminum zinc oxide=AZO）またはそれらの組み合わせであるような低抵抗材料であることができる。
【００３４】
その後、図１Ｂおよび図２Ｂにおいて、パターン化された第１金属層が基板１１０の画素予定領域Ｐ内で形成されて複数の走査線１１４ａが形成され、そのうち、各画素予定領域Ｐ内の走査線１１４ａがゲート１１４ｂを対応する第１透明導電パターン１１２ａに延伸し、２つの隣接する第２透明導電パターン１１２ｂを接続する接続パターンを形成し、例えば、接続金属パターン１１４ｃを２つの隣接する第２透明導電パターン１１２ｂの間に形成する。詳細に言えば、物理気相成長法（physics vapor deposition=PVD）によって１つ以上の金属材料を基板１１０上に堆積することにより第１透明金属層が形成され、マスクプロセスが実行されて金属材料がパターン化され、走査線１１４ａと、ゲート１１４ｂと、接続金属パターン１１４ｃとが同時に形成される。前記金属材料が、アルミニウム、金、銅、モリブデン、クロミウム、チタン、アルミニウム合金、アルミニウムマグネシウム合金、モリブデン合金またはそれらの組み合わせであることができる。
【００３５】
ここで説明すべきことは、接続金属パターン１１４ｃが２つの隣接する画素予定領域Ｐ内で第２透明導電パターン１１２ｂを接続し、複数の共用線ＣＬを走査線１１４ａに平行に形成できることである。ここで留意すべきことは、本実施形態中、共用線ＣＬの幾つかが透明導電材料で製造されるので、画素予定領域Ｐの開口率が改善されることである。更に、第２透明導電パターン１１２ｂを接続する接続金属パターン１１４ｃの抵抗がＩＴＯのそれよりも低いので、このように、本実施形態中、金属材料で製造される共用線ＣＬがより低い抵抗およびより良好な導電性の両方を有する。次に、ゲート絶縁層１１６が基板１１０上に形成される。ゲート絶縁層１１６の材料が、反応性ガス源としてテトラエトキシシラン（tetraethoxysilane =TEOS）で形成されるＳｉＮまたはＳｉＯであることができる。
【００３６】
次に、図１Ｃおよび図２Ｃにおいて、パターン化された半導体層１１８がゲート絶縁層１１６上に形成され、チャネル層１１８ａが各ゲート１１４ｂ上方に、半導体パターン１１８ｂが各第２透明導電パターン１１２ｂ上方に形成される。通常、半導体層１１８がＣＶＤによってアモルファスシリコン（amorphous silicon）を基板１１０上に堆積することにより形成されることができる。マスクプロセスが実行されてゲート絶縁層上に堆積されたアモルファスシリコンがパターン化され、チャネル層１１８ａおよび半導体パターン１１８ｂが形成される。
【００３７】
チャネル層１１８ａおよび金属材料間のコンタクト抵抗を減少させるため、実際にイオンドーピングプロセスが更に実行され、半導体層１１８が形成された後または同時にオーミックコンタクト層１１９ａおよびドープド半導体層１１９ｂが半導体層１１８の表面上に形成される。ここで留意すべきことは、半導体層１１８が第１透明導電パターン１１２ａおよび第２透明導電パターン１１２ｂを含む透明導電層１１２をパターン化するマスクと同一のマスクで形成されることである。
【００３８】
本実施形態中、共用線ＣＬが第２透明導電パターン１１２ｂおよび接続金属パターン１１４ｃで構成され、そのうち、第２透明導電パターン１１２ｂが半導体層１１８をパターン化するマスクと同一のマスクでパターン化され、接続金属パターン１１４ｃと、走査線１１４ａと、ゲート１１４ｂとが同一のマスクプロセスによって形成される。このように、従来技術と比較し、本実施形態では、共用線ＣＬを定義する追加的マスクが必要とされず、従って、製造コストが減少される。
【００３９】
次に、図１Ｄにおいて、金属材料１２１が基板１１０上に形成されてゲート絶縁層１１６と、オーミックコンタクト層１１９ａと、ドープド半導体層１１９ｂとが被覆される。その後、図１Ｅおよび図２Ｄにおいて、金属材料１２１の一部が除去され、金属材料１２１がパターン化されてパターン化された第２金属層１２０が形成され、更に各チャネル層１１８ａの両側に走査線１１４ａとソース１２０Ｓとドレイン１２０Ｄと交差する複数のデータ線１２０ａが形成される。更に、金属材料１２１の一部が除去されると同時に、第２透明導電パターン１１２ｂ上方のドープド半導体層１１９ｂも除去される。各ソース１２０Ｓが対応するデータ線１２０ａに接続される。データ線１２０ａが接続金属パターン１１４ｃが配置される箇所で共用線ＣＬと交差する。
【００４０】
本発明のもう１つの実施形態中、図１Ｄの前記ステップが後方露光プロセスに置き換えられることができ、図１Ｅ中に示すような構造が形成される。特に、図１Ｉにおいて、フォトレジスト層Ｒ１が形成され、オーミックコンタクト層１１９ａと、ドープド半導体層１１９ｂと、ゲート絶縁層１１６とが被覆され、そのうち、フォトレジストＲ１が正型フォトレジストから作られることができる。それから、図１Ｊにおいて、後方露光は、ゲート１１４ｂをマスクとして用いることによりフォトレジスト層Ｒ１に導かれる（conducted）。ゲート１１４が不透明な金属材料で作られる場合、ゲート１１４ｂ上方のフォトレジスト層Ｒ１の領域が露光されない。次に、図１Ｋにおいて、フォトレジスト層Ｒ１が現像され（developed）、フォトレジスト層Ｒ１の露光されていない領域が保留される。その後、図１Ｌにおいて、ゲート１１４ｂ上方の保留されたフォトレジスト層Ｒ１がマスクとして使用され、第２透明導電パターン１１２ｂ上方のドープド半導体層１１９ｂが除去される。ドープド半導体層１１９ｂがドライエッチングによって除去されることができ、例えば、酸素またはＣＦｘを主成分としたガスが反応性ガス源として使用され、バイアスが反応性ガス源に供給されてプラズマが形成され、プラズマでドープド半導体層１１９ｂに異方性エッチングが実行される。それから、保留されたフォトレジスト層Ｒ１が除去される。次に、図１Ｍにおいて、金属材料１２１が基板１１０上に形成され、ゲート絶縁層１１６と、オーミックコンタクト層１１９ａと、半導体パターン１１８ｂとが被覆される。それから、同様に、図１Ｅにおいて、金属材料１２１がパターン化され、パターン化された第２金属層１２０が形成され、更に各チャネル層１１８ａの両側に、走査線１１４ａとソース１２０Ｓとドレイン１２０Ｄとに交差する複数のデータ線１２０ａが形成される。
【００４１】
図１Ｅのステップの後、図１Ｆにおいて、パターン化された誘電層１３０が基板１１０上に形成される。詳細に言えば、誘電層１３０を形成するステップが保護層１３２および平坦化層１３４を順に形成することを含むことができる。保護層１３２の材料が、シリコン酸化物、シリコン窒化物またはシリコン酸化窒化物であることができ、平坦化層１３４の材料が、ポリイミド（polyimide）または有機材料であることができる。図１Ｇにおいて、コンタクト窓開口Ｈ１がドレイン１２０Ｄを露出する誘電層１３０中に形成される。
【００４２】
次に、図１Ｈおよび図２Ｅにおいて、画素電極１４０が誘電層１３０上に形成される。詳細に言えば、先ず、透明電極材料が誘電層１３０上に堆積され、透明電極材料がコンタクト窓開口Ｈ１中に充填される。透明電極材料が透明導電層１１２の材料と同一の材料であることができる。次に、マスクプロセスが透明電極材料に実行されて各画素予定領域Ｐ内に画素電極１４０が定義され、画素電極１４０が対応するコンタクト窓開口Ｈ１を介して対応するドレイン１２０Ｄに電気接続される。第２透明導電パターン１１２ｂおよび接続金属パターン１１４ｃを含む共用線ＣＬと、共用線ＣＬ上方の画素電極１４０とがストレージキャパシタ（storage capacitor）を形成する。上記のように、本実施形態中のＴＦＴアレイ基板１００が完成される。ＴＦＴアレイ基板１００の共用線ＣＬが低抵抗を有することによって、本実施形態中のＴＦＴアレイ基板１００が低電力消費を有する。
【００４３】
ＴＦＴアレイ基板１００が図１Ｈおよび図２Ｅに示される前記方法で製造され、基板１１０と、走査線１１４ａと、データ線１２０ａと、第１透明導電パターン１１２ａと、第２透明導電パターン１１２ｂと、接続金属パターン１１４ｃと、ゲート１１４ｂと、ソース１２０Ｓと、ドレイン１２０Ｄと、ゲート絶縁層１１６と、チャネル層１１８ａと、半導体層１１８ｂと、誘電層１３０と、画素電極１４０とを含む。走査線１１４ａおよびデータ線１２０ａが基板１１０上に配置されて基板１１０上に複数の画素予定領域Ｐが形成され、各画素予定領域Ｐが能動デバイス領域Ａおよびキャパシタ領域Ｃを含む。
【００４４】
第１透明導電パターン１１２ａが対応する能動デバイス領域Ａ内に配置される。ゲート１１４ｂが第１透明導電パターン１１２ａ上に配置され、対応する走査線１１４ａに電気接続される。第２透明導電パターン１１２ｂが対応するキャパシタ領域Ｃ内に配置される。接続金属パターン１１４ｃの少なくとも１つが、それぞれ２つの隣接する第２透明導電パターン１１２ｂ間に配置される。接続金属パターン１１４ｃが隣接する画素予定領域Ｐ内の第２透明導電パターン１１２ｂを接続し、走査線１１４ａに平行な共用線ＣＬを形成することができる。
【００４５】
ゲート絶縁層１１６が走査線１１４ａと、第１透明導電パターン１１２ａと、第２透明導電パターン１１２ｂと、ゲート１１４ｂと、接続金属パターン１１４ｃとを被覆する。チャネル層１１８ａが第１透明導電パターン１１２ａに対応され、ゲート１１４ｂ上方のゲート絶縁層１１６上に配置される。半導体パターン１１８ｂが第２透明導電パターン１１２ｂに対応され、第２透明導電パターン１１２ｂ上方のゲート絶縁層１１６上に配置される。図１Ｈにおいて、ソース１２０Ｓおよびドレイン１２０Ｄがそれぞれチャネル層１１８ａの両側に配置される。誘電層１３０が保護層１３２および保護層１３２上に配置される平坦化層１３４を含む。誘電層１３０がチャネル層１１８ａと、半導体パターン１１８ｂと、オーミックコンタクト層１１９ａと、データ線１２０ａと、ソース１２０Ｓと、ドレイン１２０Ｄとを被覆する。画素電極１４０が誘電層１３０上に形成され、対応するコンタクト窓開口Ｈ１を介して対応するドレイン１２０Ｄに電気接続され、ＴＦＴが完成される。更に、画素電極１４０および対応する共用線ＣＬがストレージキャパシタを形成する。
【００４６】
＜第２実施形態＞
図３Ａ〜図３Ｈは、本発明の第２実施形態に係るＴＦＴアレイ基板の製造フローを説明する断面図であり、図４Ａ〜図４Ｆは、本発明の第２実施形態に係るＴＦＴアレイ基板の製造フローを説明する俯瞰図である。図３Ａおよび図４Ａにおいて、基板１１０が最初に提供され、基板１１０がアレイとして配置された複数の画素予定領域Ｐを有する（図４Ａ中では、ただ２つの画素予定領域Ｐだけを例示的に示す）。各画素予定領域Ｐが能動デバイス領域Ａおよびキャパシタ領域Ｃを有する。パターン化された透明導電層１１２が基板１１０上に形成され、第１透明導電パターン１１２ａが各能動デバイス領域Ａ内に、第２透明導電パターン１１２ｂが各キャパシタ領域Ｃ内に形成される。ここで留意すべきことは、隣接する画素予定領域Ｐ内の第２透明導電パターン１１２ｂが相互に接続されて基板１１０上に共用線ＣＬが形成されることである。言い換えれば、２つ以上の隣接する予定領域Ｐ内で、第２透明導電パターン１１２ｂが連続的に配置され、基板１１０上に１片または単層に形成される。
【００４７】
詳細に言えば、透明導電層１１２がＣＶＤによって透明導電材料を基板１１０上に堆積することにより形成されることができる。マスクプロセスが堆積された透明導電材料に実行され、第１透明導電パターン１１２ａおよび第２透明導電パターン１１２ｂが形成され、それにより共用線ＣＬが形成される。透明導電層１１２の材料が、ＩＴＯ、ＩＺＯ、ＡＺＯまたはそれらの組み合わせであることができる。
【００４８】
図３Ｂおよび図４Ｂにおいて、パターン化された第１金属層１１４が基板１１０上に形成されて複数の走査線１１４ａおよびゲート１１４ｂが形成される。各画素予定領域Ｐ内の走査線１１４ａがゲート１１４ｂを対応する第１透明導電パターン１１２ａに延伸する。詳細に言えば、第１金属層１１４がＰＶＤによって基板１１０上に１つ以上の金属材料を堆積することにより形成されることができ、マスクプロセスが実行されて、例えば、金属材料がパターン化され、走査線１１４ａおよびゲート１１４ｂが形成される。次に、ゲート絶縁層１１６が基板１１０上に形成される。ゲート絶縁層１１６の材料が反応性ガス源としてＴＥＯＳで形成されたＳｉＮまたはＳｉＯであることができる。
【００４９】
その後、図３Ｃおよび図４Ｃにおいて、パターン化された半導体層１１８がゲート絶縁層１１６上に形成され、チャネル層１１８ａが各ゲート１１４ｂ上方に、半導体１１８ｂが各第２透明導電パターン１１２ｂ上方に形成される。通常、半導体層１１８がＣＶＤによって基板１１０上にアモルファスシリコンを堆積することにより形成されることができる。マスクプロセスが実行され、ゲート絶縁層１１６上に堆積されたアモルファスシリコンがパターン化され、チャネル層１１８ａおよび半導体パターン１１８ｂが形成される。
【００５０】
ＴＦＴのソースまたはドレインに対して形成され得るチャネル層１１８ａと金属材料との間のコンタクト抵抗を減少させるため、実際にイオンドーピングプロセスが更に行われて、半導体層１１８が形成された後または同時にオーミックコンタクト層１１９ａおよびドープド半導体層１１９ｂが半導体層１１８の表面上に形成されることができる。ここで強調すべきことは、半導体層１１８が、第１透明導電パターン１１２ａおよび第２透明導電パターン１１２ｂを含む透明導電層１１２をパターン化するマスクと同一のマスクでパターン化されることができることである。このように、従来技術と比較して、共用線ＣＬを定義する追加的マスクが本実施形態中に必要とされないので、製造コストが減少される。更に、本実施形態中の共用線ＣＬが透明導電材料で製造され、画素予定領域Ｐの開口率が改良される。
【００５１】
その後、図３Ｄにおいて、金属材料１２１が基板１１０上に形成されてゲート絶縁層１１６と、ドープド半導体１１９ｂと、オーミックコンタクト層１１９ａとが被覆される。次に、図３Ｅおよび図４Ｄにおいて、金属材料１２１がパターン化されてパターン化された第２金属層１２０が形成され、更に走査線１１４ａとそれぞれ各チャネル層１１８ａの両側に配置されたソース１２０Ｓおよびドレイン１２０Ｄとに交差する複数のデータ線１２０ａが形成される。更に、金属材料１２１が除去されると同時に、第２透明導電パターン１１２ｂ上方にドープド半導体層１１９ｂが除去さる。各ソース１２０Ｓが対応するデータ線１２０ａに接続される。
【００５２】
本発明のもう１つの実施形態中、図３Ｄの前記ステップが後方露光プロセスにより置き換えられて図３Ｅに示すような構造が形成されることができる。特に、図３Ｉにおいて、フォトレジスト層Ｒ２が形成されてオーミックコンタクト層１１９ａと、ドープド半導体層１１９ｂと、ゲート絶縁層１１６とが被覆され、フォトレジスト層Ｒ２が正型フォトレジストから作られることができる。それから、図３Ｊにおいて、後方露光がゲート１１４ｂをマスクとして用いることによってフォトレジスト層Ｒ２に導かれる（conducted）。ゲート１１４が不透明な金属材料から作られる場合、ゲート１１４ｂ上方のフォトレジスト層Ｒ２の領域は露光されない。次に、図３Ｋにおいて、フォトレジスト層Ｒ２の一部が現像され、フォトレジスト層Ｒ２の露光されていない領域が保留される。その後、ゲート１１４ｂ上方の保留されたフォトレジスト層Ｒ２がマスクとして使用されて第２透明導電パターン１１２ｂ上方のドープド半導体層１１９ｂが除去され、半導体パターン１１８ｂが露出される。ドープド半導体１１９ｂがドライエッチングによって除去されることができ、例えば、酸素またはＣＦｘを主成分としたガスが反応性ガス源として使用され、バイアスが反応性ガス源に供給されてプラズマが形成され、プラズマでドープド半導体層１１９ｂに異方性エッチングが実行される。それから、図３Ｌに示すように、保留されたフォトレジスト層Ｒ２が除去される。次に、図３Ｍにおいて、金属材料１２１が基板１１０上に形成され、ゲート絶縁層１１６と、オーミックコンタクト層１１９ａと、半導体パターン１１８ｂとが被覆される。それから、同様に、図３Ｅにおいて、金属材料１２１がパターン化され、パターン化された第２金属層１２０が形成され、更に各チャネル層１１８ａの両側に、走査線１１４ａとソース１２０Ｓとドレイン１２０Ｄとに交差する複数のデータ線１２０ａが形成される。
【００５３】
図３Ｅのステップの後、図３Ｆにおいて、誘電層１３０が基板１１０上に形成される。詳細に言えば、誘電層１３０を形成するステップが保護層１３２および平坦化層１３４を順に形成することを含むことができる。保護層１３２の材料が、シリコン酸化物、シリコン窒化物またはシリコン酸化窒化物であることができ、平坦化層１３４の材料が、ポリイミドまたは有機材料であることができる。次に、図３Ｇおよび図４Ｅにおいて、コンタクト窓開口Ｈ２が誘電層１３０中に形成され、ドレイン１２０Ｄが露出される。更に、スリットＨ３，Ｈ４が誘電層１３０中に形成され、各半導体パターン１１８ｂの両端を分離した各半導体パターン１１８ｂを介して、浮遊半導体パターン１１８ｃが形成される。
【００５４】
その後、図３Ｈおよび図４Ｆにおいて、画素電極１４０が誘電層１３０上に形成される。詳細に言えば、透明電極材料が、先ず誘電層１３０上に堆積され、透明電極材料がコンタクト窓開口Ｈ２中に充填され、ドレイン１２０Ｄと電気接続される。透明電極材料は、透明導電層１１２の材料と同一の材料であることができる。
【００５５】
その後、マスクプロセスが透明電極材料に実行されて各画素予定領域Ｐ内に画素電極１４０が形成され、画素電極１４０が対応するコンタクト窓開口Ｈ２を介して対応するドレイン１２０Ｄに電気接続されることができる。透明導電材料がパターン化されると同時に、スリットＨ３，Ｈ４の内部または上方の透明導電材料が一緒に除去され、浮遊半導体１１８ｃが他の膜から電気的に絶縁される。画素電極１４０が共用線ＣＬ上方に配置されてストレージキャパシタが対応する共用線ＣＬに沿って形成される。上記のように、本実施形態中のＴＦＴアレイ基板２００が完成される。
【００５６】
浮遊半導体１１８ｃを形成する時、もう１つの例として、スリットが、誘電層１３０がその上に形成される前に形成されることができる。更に詳細に言えば、半導体パターン１１８ｂが形成された後、スリットが半導体パターン１１８ｂ中に形成されることができ、それにより浮遊半導体１１８ｃが形成されることができる。それから、誘電層１３０がその上に全面的に（entirely）形成される。
【００５７】
ＴＦＴアレイ基板２００が図３Ｈおよび図４Ｅ中に説明される前記方法で製造され、基板１１０と、走査線１１４ａと、データ線１２０ａと、第１透明導電パターン１１２ａと、第２透明導電パターン１１２ｂと、ゲート１１４ｂと、ソース１２０Ｓと、ドレイン１２０Ｄと、ゲート絶縁層１１６と、チャネル層１１８ａと、半導体層１１８ｂと、誘電層１３０と、画素電極１４０とを含む。走査線１１４ａおよびデータ線１２０ａが基板１１０上に配置され、複数の画素予定領域Ｐが基盤１１０上に定義され、各画素予定領域Ｐが能動デバイス領域Ａおよびキャパシタ領域Ｃを有する。
【００５８】
更に、第１透明送電パターン１１２ａが対応する能動デバイス領域Ａ内に配置される。ゲート１１４ｂが第１透明導電パターン１１２ａ上に配置され、対応する走査線１１４ａに電気接続される。第２透明導電パターン１１２ｂが対応するキャパシタ領域Ｃ内に配置され、隣接する画素予定領域Ｐ内の第２透明導電パターン１１２ｂが相互に接続されて走査線１１４ａに平行な共用線ＣＬが形成される。
【００５９】
本実施形態中、ゲート絶縁層１１６が、走査線１１４ａと、第１透明導電パターン１１２ａと、第２透明導電パターン１１２ｂと、ゲート１１４ｂとを被覆する。チャネル層１１８ａが第１透明導電パターン１１２ａに対応され、ゲート１１４ｂ上方のゲート絶縁層１１６上に配置される。半導体パターン１１８ｂが第２透明導電パターン１１２ｂに対応し、第２透明導電パターン１１２ｂ上方のゲート絶縁層１１６上に配置される。図３Ｈにおいて、ソース１２０Ｓおよびドレイン１２０Ｄがそれぞれチャネル層１１８ａの両側に配置される。誘電層１３０が保護層１３２および保護層１３２上に配置される平坦化層１３４を含むことができる。誘電層１３０がチャネル層１１８ａと、オーミックコンタクト層１１９ａと、半導体パターン１１８ｂと、データ線１２０ａと、ソース１２０Ｓと、ドレイン１２０Ｄとを被覆することができる。画素電極１４０が誘電層１３０上に形成され、対応するコンタクト窓開口Ｈ２を介して対応するドレイン１２０Ｄに電気接続され、ＴＦＴが完成される。更に、画素電極１４０および対応する共用線ＣＬがストレージキャパシタを形成する。
【００６０】
液晶パネルが本発明の実施形態に係るＴＦＴアレイ基板を使用することができる。本発明の実施形態に係るＴＦＴアレイ基板と、対向基板と、それらの間に配置される液晶層とを含む液晶パネルが提供される。対向基板がカラーフィルタまたは他の共用電極を含む基板であることができる。
以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【００６１】
【図１Ａ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｂ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｃ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｄ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｅ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｆ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｇ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｈ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｉ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｊ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｋ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｌ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図１Ｍ】本発明の実施形態に係る薄膜トランジスタ（thin film transistor=TFT）アレイ基板の製造プロセスを説明する断面図である。
【図２Ａ】本発明の第１実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図２Ｂ】本発明の第１実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図２Ｃ】本発明の第１実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図２Ｄ】本発明の第１実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図２Ｅ】本発明の第１実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図３Ａ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｂ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｃ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｄ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｅ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｆ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｇ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｈ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｉ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｊ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｋ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｌ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図３Ｍ】本発明の実施形態に係るもう1つのＴＦＴアレイ基板の製造プロセスを説明する断面図である。
【図４Ａ】本発明の第２実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図４Ｂ】本発明の第２実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図４Ｃ】本発明の第２実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図４Ｄ】本発明の第２実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図４Ｅ】本発明の第２実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【図４Ｆ】本発明の第２実施形態に係るＴＦＴアレイ基板の製造プロセスを説明する俯瞰図である。
【符号の説明】
【００６２】
１００，２００  薄膜トランジスタアレイ基板
１１０  基板
１１２  透明導電層
１１２ａ  第１透明導電パターン
１１２ｂ，１１２ｃ  第２透明導電パターン
１１４  第１金属層
１１４ａ  走査線
１１４ｂ  ゲート
１１４ｃ  接続金属パターン
１１６  ゲート絶縁層
１１８  半導体層
１１８ａ  チャネル層
１１８ｂ  半導体パターン
１１９ａ  オーミックコンタクト層
１１９ｂ  ドープド半導体層
１２０  第２金属層
１２０ａ  データ線
１２０Ｓ  ソース
１２０Ｄ  ドレイン
１２１  金属材料
１３０  誘電層
１３２  保護層
１３４  平坦化層
１４０  画素電極
Ａ  能動デバイス領域
Ｃ  キャパシタ領域
ＣＬ  共用線
Ｈ１，Ｈ２  コンタクト窓開口
Ｈ３，Ｈ４  スリット
Ｐ  画素予定領域  
【図１Ａ】
2008122923.tif 000003
【図１Ｂ】
2008122923.tif 000004
【図１Ｃ】
2008122923.tif 000005
【図１Ｄ】
2008122923.tif 000006
【図１Ｅ】
2008122923.tif 000007
【図１Ｆ】
2008122923.tif 000008
【図１Ｇ】
2008122923.tif 000009
【図１Ｈ】
2008122923.tif 000010
【図１Ｉ】
2008122923.tif 000011
【図１Ｊ】
2008122923.tif 000012
【図１Ｋ】
2008122923.tif 000013
【図１Ｌ】
2008122923.tif 000014
【図１Ｍ】
2008122923.tif 000015
【図２Ａ】
2008122923.tif 000016
【図２Ｂ】
2008122923.tif 000017
【図２Ｃ】
2008122923.tif 000018
【図２Ｄ】
2008122923.tif 000019
【図２Ｅ】
2008122923.tif 000020
【図３Ａ】
2008122923.tif 000021
【図３Ｂ】
2008122923.tif 000022
【図３Ｃ】
2008122923.tif 000023
【図３Ｄ】
2008122923.tif 000024
【図３Ｅ】
2008122923.tif 000025
【図３Ｆ】
2008122923.tif 000026
【図３Ｇ】
2008122923.tif 000027
【図３Ｈ】
2008122923.tif 000028
【図３Ｉ】
2008122923.tif 000029
【図３Ｊ】
2008122923.tif 000030
【図３Ｋ】
2008122923.tif 000031
【図３Ｌ】
2008122923.tif 000032
【図３Ｍ】
2008122923.tif 000033
【図４Ａ】
2008122923.tif 000034
【図４Ｂ】
2008122923.tif 000035
【図４Ｃ】
2008122923.tif 000036
【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【外国語明細書】
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