(57)【要約】【課題】“Ｈ”データ反転書き込みの容易化と、ディスターブの防止による非選択セルのノイズマージン確保ならびに面積削減を同時に両立させる。【解決手段】第１および第２インバータと単一の転送トランジスタＮ３とを有するＳＲＡＭセルＭＣが、ワード線ＷＬとビット線ＢＬの各配線方向にそれぞれ複数配置されているメモリセルアレイ１と、ワード線ＷＬの配線方向に並ぶ所定数のＳＲＡＭセルＭＣを単位として、第２インバータのハイレベル側の給電ノードを共通に接続または結合する共通線（ソース線ＳＬ）と、ソースＳＬ線と電源との第１接続状態と第２接続状態とを切り替える選択回路５と、を有する。【選択図】図８
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【特許請求の範囲】
【請求項１】
入力と出力が相互に接続され入出力の各接続点をストレージノードとする第１および第２インバータと、前記第１インバータの入力と前記第２インバータの出力を接続する第１ストレージノードとビット線に接続され、ワード線により制御される単一の転送トランジスタと、を有するＳＲＡＭセルが、前記ワード線と前記ビット線の各配線方向にそれぞれ複数配置されているメモリセルアレイと、
前記ワード線の配線方向に並ぶ所定数の前記ＳＲＡＭセルを単位として、前記第２インバータのハイレベル側の給電ノードを共通に接続または結合する共通線と、
前記共通線と電源との第１接続状態と第２接続状態とを切り替える選択回路と、
を有する半導体メモリデバイス。
【請求項２】
前記第１インバータが、ハイレベルの正電源線とローレベル電源線との間に直列接続されている第１負荷トランジスタと第１ドライブトランジスタからなり、
前記第２インバータが、前記共通線と前記ローレベル電源線との間に直列接続されている第２負荷トランジスタと第２ドライブトランジスタからなり、
前記第１電源接続状態は、前記正電源線に相当する電源電圧に前記共通線を接続した状態であり、
前記第２電源接続状態は、前記ローレベル電源線に前記共通線を接続した状態である
請求項１に記載の半導体メモリデバイス。
【請求項３】
前記第１インバータが、ハイレベルの正電源線とローレベル電源線との間に直列接続されている第１負荷トランジスタと第１ドライブトランジスタからなり、
前記第２インバータが、前記共通線と前記ローレベル電源線との間に直列接続されている第２負荷トランジスタと第２ドライブトランジスタからなり、
前記第１電源接続状態は、前記正電源線に相当する電源電圧に前記共通線を接続した状態であり、
前記第２電源接続状態は、前記正電源線に相当する前記電源電圧から前記共通線を切り離し、フローティングにした状態である
請求項１に記載の半導体メモリデバイス。
【請求項４】
前記共通線に接続されている所定数のＳＲＡＭセルに対するデータ書き込み時に、前記選択回路を制御して、前記共通線を前記第１電源接続状態から前記第２電源接続状態に切り替える回路を、
さらに有する請求項１に記載の半導体メモリデバイス。
【請求項５】
前記選択回路は、前記ワード線の電位変化に基づいて、前記共通線に接続されている所定数のＳＲＡＭセルに対するデータ書き込み時に、前記共通線を前記第１電源接続状態から前記第２電源接続状態に切り替える
請求項１または４に記載の半導体メモリデバイス。
【請求項６】
前記メモリセルアレイは、前記共通線に接続されている所定数のＳＲＡＭセルを１ユニットとして、当該ユニットを行列状に配置したものであり、
前記ユニットごとに前記選択回路を備え、
各選択回路は、１本の前記ワード線に接続される複数のユニットの１つを活性化するユニット選択信号により制御される
請求項１または４に記載の半導体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのインバータ対でデータを記憶するＳＲＡＭセルを有する半導体メモリデバイスに関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、汎用メモリ、ロジック混載のメモリとして広く用いられている。
【０００３】
図１に、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）を負荷とする６トランジスタ構成のＳＲＡＭセルの回路図を示す。
メモリセル１００は、ＰＭＯＳからなる２つの負荷トランジスタＰ１,Ｐ２と、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）からなる２つのドライバトランジスタＮ１,Ｎ２と、ＮＭＯＳからなる２つの転送トランジスタＮ３,Ｎ４とを有する。
電源電圧Ｖddの供給線と基準電圧（例えば接地電圧）の供給線との間に、負荷トランジスタＰ１とドライバトランジスタＮ１とが縦続接続され、負荷トランジスタＰ２とドライバトランジスタＮ２とが縦続接続されている。
負荷トランジスタＰ２とドライバトランジスタＮ２はゲート同士が共に、負荷トランジスタＰ１とドライバトランジスタＮ１との接続点に接続され、これによりストレージノードＳＮ１を形成している。同様に、負荷トランジスタＰ１とドライバトランジスタＮ１はゲート同士が共に、負荷トランジスタＰ２とドライバトランジスタＮ２との接続点に接続され、これによりストレージノードＳＮ２を形成している。
転送トランジスタＮ３のソースとドレインの一方が、上記ストレージノードＳＮ１に接続され、他方がビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。同様に、転送トランジスタＮ４のソースとドレインの一方が、上記ストレージノードＳＮ２に接続され、他方がビット補線ＢＬ＿に接続され、ゲートがワード線ＷＬに接続されている。
【０００４】
メモリセル１００に“１”データを書き込むには、ビット線ＢＬを“Ｈ”レベル（電源電圧Ｖddレベル）、ビット補線ＢＬ＿を“Ｌ”レベル（接地電圧ＧＮＤレベル）に設定した状態で、ワード線ＷＬの電位を立ち上げて転送トランジスタＮ３,Ｎ４をオンする。“０”データ書き込みでは、ビット線対の電位関係を上記と逆にして、転送トランジスタＮ３,Ｎ４をオンさせる。
これによりビット線対に応じた電位が、ストレージノードＳＮ１,ＳＮ２に書き込まれる。
【０００５】
一方、データの読み出し時には、ビット線対をともに“Ｈ”レベル（＝Ｖddレベル）でフローティングにして、転送トランジスタＮ３,Ｎ４をオンする。
これにより、ストレージノードＳＮ１,ＳＮ２のうち“Ｌ”レベル（＝ＧＮＤレベル）のノードに接続されたドライブトランジスタを介して読み出し電流が流れ、ビット線対の一方で電位低下が生じる。
その後、ビット線対の電位差をセンスアンプにより読み出して、データ判定を行う。
【０００６】
この６トランジスタ構成のＳＲＡＭ１００はロジックプロセスとの親和性が高く、また高速動作が可能である。
ところが、読み出し時に、読み出し対象のセルとビット線ＢＬを共通に接続している他の非選択メモリセルのうち、ストレージノードＳＮ１に“０”データを保持している非選択メモリセルで、この保持された“０”データがビット線電位（電源電圧Ｖdd）からディスターブを受ける。
また、“０”データ書き込みの対象セルが、書き込み前の状態では“１”データ保持である場合、当該書き込み時にビット線ＢＬの電位（ＧＮＤ電位）によって確実に“１”データを反転できるように、メモリセルラッチの安定性を確保する必要がある。その安定性確保のために、図１に示す負荷トランジスタＰ１,Ｐ２と、ドライバトランジスタＮ１,Ｎ２と、転送トランジスタＮ３,Ｎ４との３種類のトランジスタサイズを最適化する必要がある。
【０００７】
図２は、非選択セルのデータ保持時のＳＮＭ（Static Noise Margin）を示す入出力特性図である。
図２において符号“Ｏ”により示すＳ字カーブが、図１に示す負荷トランジスタＰ１とドライバトランジスタＮ１からなるインバータの特性である。このインバータは、ストレージノードＳＮ２の電位（／Ｏ）を入力とし（図２の横軸）、ストレージノードＳＮ１の電位（Ｏ）を出力（図２の縦軸）とする。
一方、図１において負荷トランジスタＰ２とドライバトランジスタＮ２からなるもう一方のインバータは、上記インバータとは入力と出力の関係が逆になり、その入出力特性は、図２において符号“／Ｏ”のＳ字カーブを示す。
【０００８】
このセルは、例えばビット補線ＢＬ＿を入力としたときに、図２に示すように、入力（／Ｏ）が低い側の安定点ＳＰ１と、入力が高い側の安定点ＳＰ２とを有し、この２つの安定点でデータを保持する。
例えばビット補線ＢＬ＿をセル入力とした場合、図２に実線の矢印で示す低い側の入力マージンＳＮＭ(L)と、高い側の入力マージンＳＮＭ(H)とが十分得られている。入力マージンとは、出力が反転しない入力変動の許容量である。以下、これらを総称して、スタティック・ノイズマージンＳＮＭという。
ビット線ＢＬ側を入力としたときは、これとは逆に安定点ＳＰ１がハイ入力側、安定点ＳＰ２がロー入力側となる。また入力マージンは、破線の矢印のようになる。
なお、スタティック・ノイズマージンＳＮＭは、この両方の場合で同時に動作安定性を確保する必要から、図２の実線矢印と破線矢印の２方向の辺を持ち２つのＳ字カーブに内接する正方形の面積として表される。
【０００９】
図３に、データ読み出し時の非選択セルの入出力特性を示す。
データ読み出し時にはビット線対の両方を“Ｈ”レベル（＝Ｖddレベル）にするため、このビット線対を共有する非選択セルにおいて、転送トランジスタＮ３またはＮ４に接続されているストレージノードに“Ｌ”レベルが保持されている場合にディスターブを受け、２つの安定点がΔＶＬまたはΔＶＨだけシフトして、その分、スタティック・ノイズマージンＳＮＭが減少する。
【００１０】
メモリセルは非動作（データ保持）時に限らず、他のセルにデータを書き込んでいる間、さらには、他のセルからデータを読み出ししている間、データ保持の安定性を保証しなければならない。
ところが、上述したように、６トランジスタ型ＳＲＡＭセルは、相補データを保持する２つのストレージノードＳＮ１,ＳＮ２に対し、転送トランジスタＮ３,Ｎ４を介してビット線対が接続されているため、その両方の側でディスターブを受ける。そのため、データ保持の安定性確保が、セル微細化に伴って困難になっている。
また、前述したように３種類、合計６個のトランジスタを有することから、セルサイズが大きく、その結果、メモリセルを多数配置しているＳＲＡＭブロック全体のサイズ（専有面積）が大きい。
【００１１】
解決法の１つとして、５トランジスタ型ＳＲＡＭセルと、その書き込み時のビット補線電圧制御方法が提案されている（例えば、特許文献１参照）。
図４に、上記特許文献１に記載されているセル構成と電圧制御のための手段を示す。
メモリセル１１０は、セル列単位で、１本のビット線ＢＬと、１本のＶＤＤ電源線１１１とを、それぞれ共有する。
図４に示すメモリセル１１０は、図１に示すメモリセル１００と比較すると、転送トランジスタＮ４が省略され、負荷トランジスタＰ２のソースがＶＤＤ電源線１１１に接続されている。一方、転送トランジスタＮ３は、図１の場合と同様、ビット線ＢＬとストレージノードＳＮ１の間に接続され、ワード線ＷＬにより制御される。
ＶＤＤ電源線１１１に、第１の電源（ＶＤＤ）１１２と第２の電源（ＶＤＤ−ΔＶ）１１３の一方が、電源切り替えスイッチ１１４を介して接続可能となっている。
【００１２】
この電源切り替えのための構成は、ストレージノードＳＮ１に“Ｌ”レベル（ＧＮＤレベル）のデータが保持されているときに、ビット線ＢＬから“Ｈ”レベル（電源電圧レベル）のデータを書き込む（以下、“Ｈ”データ反転書き込みという）ときに、データ書き込みにより保持データが反転し難いことを解決するためである。
【００１３】
図１のメモリセル１００では、“Ｈ”データ反転書き込み時には、駆動力の強いドライバトランジスタＮ２がオンすることにより転送トランジスタＮ４を介して“Ｌ”データが第２ストレージノードＳＮ２に書き込まれるため、ドライバトランジスタＮ１は容易にオフし、負荷トランジスタＰ１がオンし、ストレージノードＳＮ１に“Ｈ”データが速やかに書き込まれる。
【００１４】
これに対し、ストレージノードＳＮ２に“Ｌ”データの書き込みができない図４の構成では、ドライバトランジスタＮ１の駆動力が強いため、これが容易にオフしない。
図４に示すメモリセル１１０と、その電源制御の手段は、この“Ｈ”データ反転書き込み時に、負荷トランジスタＰ２のソース電位をΔＶだけ下げて、これによりストレージノードＳＮ２電位も下げ、ドライバトランジスタＮ１のオフ動作を補助するものである。
【００１５】
図５に、図４に示す構成での、データ読み出し時の非選択セルの入出力特性を示す。
図４に示す構成では、ストレージノードＳＮ２（／Ｏ）がディスターブを受けないため、スタティック・ノイズマージンの低下は安定点ＳＰ２側のみとなっている。
【００１６】
図４に示す５トランジスタ型ＳＲＡＭセルは、６トランジスタ型ＳＲＡＭセルに対してＮＭＯＳトランジスタ１つと、ビット線が１本削減できる利点がある。
また、図５に示すようにスタティック・ノイズマージンの低下は安定点ＳＰ２側のみであるため、６トランジスタ型ＳＲＡＭセルに比べてセル安定性確保が容易である。
【００１７】
また、“Ｈ”データ反転書き込みを容易にする他の方法としては、図１に示すドライバトランジスタＮ１のソースをオープンにして、そのドレイン（第１ストレージノードＳＮ１）が容易に反転動作できる構成が知られている（例えば、特許文献２参照）。
図６に、特許文献２に記載されているメモリセルアレイの回路構成を示す。
図６にはワード線を共有する所定数のメモリセル１１０を示す。各メモリセル１１０は、図４と同様な５トランジスタ型である。
同一行に配置されワード線を共有するメモリセル１１０のうち所定数、例えば８個または１６個の単位で、ドライバトランジスタＮ１のソースが共通化され、その共通線とＧＮＤ電位との間に、ＮＭＯＳトランジスタから電源制御ドライバ１１５を配置している。
【００１８】
この構成では、データ読み出しやデータ保持には、電源制御ドライバ１１５のゲートに与える信号ＷＬＷを“Ｈ”レベルとし当該電源制御ドライバ１１５をオンするため、ドライバトランジスタＮ１,Ｎ２のソースをＧＮＤ電位に共通接続した通常のメモリセルと等価となる。
一方、データ書き込み時には、上記信号ＷＬＷを“Ｌ”レベルとして電源制御ドライバ１１５をターンオフさせ、所定数のメモリセル１１０単位で、ドライバトランジスタＮ１のソースをフローティング状態にする。よって、“Ｈ”データ反転書き込み時に、ストレージノードＳＮ１の電位がドライバトランジスタＮ１によるＧＮＤレベルへの固定状態から開放され、そのストレージノード電位の反転が容易になる。
図６に示す構成は、図４に示す構成と同様、６トランジスタ型ＳＲＡＭセルに対しては、セルサイズが縮小可能なことと、読み出し時にスタティック・ノイズマージンＳＮＭを拡大できるという利点がある。
【特許文献１】特開２００４−２５９３５２号公報
【特許文献２】特開平１０−１８８５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところが、図４に示す構成では、同一ビット線ＢＬに接続されている非選択セルに対しても、片側の負荷トランジスタＰ２の電源がΔＶだけ低下するため、この非選択セルのスタティック・ノイズマージンＳＮＭが低下するという不利益がある。つまり、この構成では、選択セルの“Ｈ”データ反転書き込みを可能にすることと、非選択セルのスタティック・ノイズマージンＳＮＭ確保の両立が困難である。
また、ビット補線ＢＬ＿は削減できるが、その代わりにＶＤＤ電源線１１１がセル列ごとに必要である。
【００２０】
図６に示す構成では、負荷トランジスタＰ１に比べサイズが大きくて数倍〜数十倍も大きな駆動力を有するドライバトランジスタＮ１を、さらに所定数個、例えば８個または１６個同時に駆動するには、電源制御ドライバ１１５のＮＭＯＳトランジスタの駆動力を非常に大きくする必要がある。また、電源制御ドライバ１１５に与える信号を上記所定数単位で制御するためにデコーダも必要である。
よって、メモリセル１１０自身のセル面積は縮小できても、ビット当たりの面積は削減できず、むしろ増加する可能性がある。
【００２１】
本発明が解決しようとする課題は、保持データと反対の“Ｈ”データを書き込む“Ｈ”データ反転書き込みの容易化と、ディスターブの防止による非選択セルのノイズマージン確保ならびに面積削減を同時に両立できる半導体メモリデバイスを提供することである。
【課題を解決するための手段】
【００２２】
本発明に係る半導体メモリデバイスは、入力と出力が相互に接続され入出力の各接続点をストレージノードとする第１および第２インバータと、前記第１インバータの入力と前記第２インバータの出力を接続する第１ストレージノードとビット線に接続され、ワード線により制御される単一の転送トランジスタと、を有するＳＲＡＭセルが、前記ワード線と前記ビット線の各配線方向にそれぞれ複数配置されているメモリセルアレイと、前記ワード線の配線方向に並ぶ所定数の前記ＳＲＡＭセルを単位として、前記第２インバータのハイレベル側の給電ノードを共通に接続または結合する共通線と、前記共通線と電源との第１接続状態と第２接続状態とを切り替える選択回路と、を有する。
【００２３】
本発明では好適に、前記第１インバータが、ハイレベルの正電源線とローレベル電源線との間に直列接続されている第１負荷トランジスタと第１ドライブトランジスタからなり、前記第２インバータが、前記共通線と前記ローレベル電源線との間に直列接続されている第２負荷トランジスタと第２ドライブトランジスタからなり、前記第１電源接続状態は、前記正電源線に相当する電源電圧に前記共通線を接続した状態であり、前記第２電源接続状態は、前記ローレベル電源線に前記共通線を接続した状態である。
本発明では好適に、前記第１インバータが、ハイレベルの正電源線とローレベル電源線との間に直列接続されている第１負荷トランジスタと第１ドライブトランジスタからなり、前記第２インバータが、前記共通線と前記ローレベル電源線との間に直列接続されている第２負荷トランジスタと第２ドライブトランジスタからなり、前記第１電源接続状態は、前記正電源線に相当する電源電圧に前記共通線を接続した状態であり、前記第２電源接続状態は、前記正電源線に相当する前記電源電圧から前記共通線を切り離し、フローティングにした状態である。
本発明では好適に、前記共通線に接続されている所定数のＳＲＡＭセルに対するデータ書き込み時に、前記選択回路を制御して、前記共通線を前記第１電源接続状態から前記第２電源接続状態に切り替える回路を、さらに有する。
本発明では好適に、前記選択回路は、前記ワード線の電位変化に基づいて、前記共通線に接続されている所定数のＳＲＡＭセルに対するデータ書き込み時に、前記共通線を前記第１電源接続状態から前記第２電源接続状態に切り替える。
本発明では好適に、前記メモリセルアレイは、前記共通線に接続されている所定数のＳＲＡＭセルを１ユニットとして、当該ユニットを行列状に配置したものであり、前記ユニットごとに前記選択回路を備え、各選択回路は、１本の前記ワード線に接続される複数のユニットの１つを活性化するユニット選択信号により制御される。
【発明の効果】
【００２４】
本発明によれば、“Ｈ”データ書き込みの容易化と、ディスターブの防止による非選択セルのノイズマージン確保ならびに面積削減を同時に両立できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を、図面を参照して説明する。
【００２６】
《メモリセル構成》
図７に、本実施形態のメモリセル（ＳＲＡＭセル）の回路図を示す。
メモリセルＭＣは、正電源電圧として電源電圧Ｖddを供給する電源線と、ローレベル電源電圧としてＧＮＤ電位を与えるＧＮＤ線との間に直列接続された負荷トランジスタＰ１とドライバトランジスタＮ１から、第１インバータが形成されている。また、共通線としてのソース線ＳＬとＧＮＤ線との間に直列接続された負荷トランジスタＰ２とドライバトランジスタＮ２から、第２インバータが形成されている。ドライバトランジスタＮ１,Ｎ２はＮＭＯＳトランジスタから形成され、負荷トランジスタＰ１,Ｐ２はＰＭＯＳトランジスタから形成されている。ドライバトランジスタＮ１,Ｎ２の駆動力およびサイズは、負荷トランジスタＰ１,Ｐ２の駆動力およびサイズより数倍〜数十倍大きい。
負荷トランジスタＰ１とドライバトランジスタＮ１との接続点が第１ストレージノードＳＮ１であり、負荷トランジスタＰ２とドライバトランジスタＮ２の接続点が第２ストレージノードＳＮ２である。
【００２７】
図８に、本実施形態に関わるアレイ構成の基本単位（セルユニット）を示す。
図示するセルユニットＣＵは、ワード線方向に並ぶ、一度にデータが書き込まれる所定数ｍ（ｍ＝８または１６等（数自体は任意））のメモリセルＭＣ０〜ＭＣｍからなる。
セルユニットＣＵごとに、一方の負荷トランジスタＰ２の共通線としてソース線ＳＬがワード線方向に配線されている。ソース線ＳＬは、異なるセルユニットＣＵ間で電気的に分離されている。
【００２８】
ソース線ＳＬは、その電源接続状態を制御する選択回路５の出力に接続されている。
選択回路５は、ユニット選択線ＷＸとワード線ＷＬにより制御され、ソース線ＳＬを第１電源接続状態と、第２電源接続状態とで切り替える回路である。ここで第１電源接続状態とは、ソース線ＳＬが電源電圧Ｖddの供給線に接続されている状態をいう。また、第２電源接続状態とは、ソース線ＳＬがオープン（電源線に対しハイインピーダンスでフローティングの状態）か、あるいは、ＧＮＤ電位に接続されている状態をいう。選択回路５の具体的な構成は後述する。
【００２９】
《全体構成》
図９に、半導体メモリデバイスの概略的なブロック図を示す。
図解する半導体メモリデバイスは、図７および図８に示すメモリセルＭＣをマトリクス状に多数配置したメモリセルアレイ１と、その周辺回路とからなる。
周辺回路は、図９に示すように、Ｘアドレスデコーダ（X-Addressデコーダ）２、Ｙアドレスデコーダ（Y-Addressデコーダ）３、ロウデコーダ４、カラム回路６、Ｉ／Ｏバッファ(Input/Output Buffer)９、制御回路１１を含む。
【００３０】
Ｘアドレスデコーダ２は、入力するＸアドレス信号（X-Address）をデコードし、その結果をロウデコーダ４に送る回路である。
Ｙアドレスデコーダ３は、入力するＹアドレス信号（Y-Address）をデコードし、その結果をカラム回路６に送る回路である。
ロウデコーダ４は、書き込み時および読み出し時にワード線ＷＬを選択する「ＲＷＬデコーダ」の機能を有する。
カラム回路６は、詳細は後述するが、「センスアンプ（Sense Amplifier）」、Ｙアドレスデコーダ３のデコード結果に基づいてビット線ＢＬを選択する「ＢＬセレクタ」、Ｙアドレスデコーダ３のデコード結果に基づいてビット線ＢＬをプリチャージする「ＢＬプリチャージ」、および、書き込み時にユニット単位のビット線ＢＬに書き込みデータを設定する「書き込み(write)ドライバ」の各回路部を有する。各回路の構成例は後述する。
【００３１】
制御回路１１は、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、出力（読み出し）イネーブル信号ＯＥを入力し、これらの３つのイネーブル信号に基づいて動作する３つの制御回路を有する。この３つの制御回路とは、読み出し時にロウデコーダ４およびカラム回路６を制御する読み出し制御(Read Control)回路１１Ａと、書き込み時にロウデコーダ４およびカラム回路６を制御する書き込み制御(Write Control)回路１１Ｂと、図８に示すユニット選択線ＷＸを選択する際に用いる書き込み選択イネーブル信号ＷＬＥを発生するユニット選択制御（ＵＳ Control）回路１１Ｃとを備える。
【００３２】
メモリセルアレイ１において各メモリセルＭＣが、ワード線ＷＬと、ビット線ＢＬとに接続されている。
ワード線ＷＬはワード線ＷＬ(0)〜ＷＬ(N)の合計（Ｎ＋１）本設けられ、ビット線ＢＬはビット線ＢＬ(0)〜ＢＬ(M)の合計（Ｍ＋１）本設けられている。
カラム回路６内に、図８に示すユニット選択線ＷＸを選択するユニット選択回路６１が、ユニット選択線ＷＸごとに設けられている。ユニット選択線ＷＸはユニット選択線ＷＸ(0)〜ＷＸ(M)の合計（Ｍ＋１）本設けられている。
【００３３】
図１０に、図９より詳細なブロック図を示す。
実際のメモリセルアレイ１は、図１０に示すように、複数（ここでは４つ）のセルアレイブロック１−０,１−１,１−２,１−３からなる。
セルアレイブロック１−０,１−１,１−２,１−３の各々にロウデコーダ４、カラム回路６が設けられている。
【００３４】
４つのロウデコーダ４を選択するための回路として、図１０に示すように、Ｘアドレスデコーダ２内に、ブロック選択のためのＸアドレスビットＸ０,Ｘ１をデコードするＸセレクタ２０が設けられている。
Ｘセレクタ２０からは、セルアレイブロック１−０を選択するためのＸセレクト信号Ｘ_ＳＥＬ０、セルアレイブロック１−１を選択するためのＸセレクト信号Ｘ_ＳＥＬ１、セルアレイブロック１−２を選択するためのＸセレクト信号Ｘ_ＳＥＬ２、セルアレイブロック１−３を選択するためのＸセレクト信号Ｘ_ＳＥＬ３が、対応するセルアレイブロックのロウデコーダ４に出力される。
このＸセレクタ２０によって、ロウデコーダ４内にワード線ＷＬごとに設けられているロウデコーダユニット４０により、ワード線駆動が制御される。
【００３５】
４つのカラム回路６を選択する回路として、図１０に示すように、Ｙアドレスデコーダ３内に、ブロック選択のためのＹアドレスビットＹ０,Ｙ１をデコードするＹセレクタ３０が設けられている。
Ｙセレクタ３０からは、セルアレイブロック１−０に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ０、セルアレイブロック１−１に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ１、セルアレイブロック１−２に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ２、セルアレイブロック１−３に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ３が、対応するカラム回路６に出力される。
【００３６】
各カラム回路６内には、センスアンプＳＡ、ＢＬセレクタ６Ｂ、プリチャージ回路(Ｐ.ＣＨＲ)５０、ユニット選択回路(Ｕ.ＳＥＬ)６１、および、ライトドライバ(Ｗ.ＤＲＶ)８０が設けられている。これらはメモリセル列ごとに設けられている。
センスアンプＳＡは、ビット線に読み出された信号電荷を増幅するアンプであり、制御回路１１から出力されるＳＡイネーブル信号ＳＡＥにより制御（起動）される。
ＢＬセレクタ６Ｂは、メモリセルＭＣ側のビット線部分と、センスアンプＳＡやライトドライバ８０が接続されているビット線部分を電気的に分離または接続するスイッチであり、ＹＳＷゲート回路６０から出力されるＹスイッチ信号ＹＳＷにより制御される。
プリチャージ回路５０は、読み出し制御回路１１Ａから出力されるプリチャージ信号（／ＰＲＥ）により制御され、ビット線ＢＬをプルチャージする。
ユニット選択回路６１は、ＵＳ制御回路１１Ｃから出力される書き込み選択イネーブル信号ＷＬＥと、Ｙセレクタ３０から出力されるＹセレクト信号Ｙ_ＳＥＬとを入力し、対応するユニット選択線ＷＸに信号を出力する回路である。
なお、読み出し制御回路１１Ａからは、プリチャージ信号（／ＰＲＥ）とＹスイッチ・イネーブル信号ＹＳＷＥが出力され、ＵＳ制御回路１１Ｃからは書き込み選択イネーブル信号ＷＬＥが出力される。また、制御回路１１からは、書き込みイネーブル信号ＷＥおよび書き込み選択イネーブル信号ＷＬＥが各々、４つのロウデコーダ４に出力可能となっている。
【００３７】
《メモリセル制御系回路》
つぎに、１本のビット線ＢＬに接続されているメモリセル制御系回路の構成を説明する。
図１１に、ビット線ＢＬに接続されているメモリセルＭＣからセンスアンプＳＡまでの回路を示す。
図１１において、図７に示す構成のメモリセルＭＣが行（ロウ）方向に複数（ｍ個）配列され、これによりセルユニットＣＵが形成されている。複数のメモリセルＭＣ１〜ＭＣｍは、ワード線ＷＬとソース線ＳＬをそれぞれ共有する。
各ビット線ＢＬには、ＰＭＯＳトランジスタからなるプリチャージトランジスタＰＴが接続され、これによりプリチャージ回路５０が構成されている。
プリチャージトランジスタＰＴは、そのドレインがビット線ＢＬに接続され、ソースが電圧ＶＢＬの供給線に接続されている。ビット線ごとのプリチャージトランジスタＰＴは、共通のプリチャージ信号（／ＰＲＥ）により制御される。
【００３８】
このプリチャージ回路５０の反メモリセル側に、メモリセルＭＣに接続されプルチャージされたビット線部分を、他の制御回路と電気的に切り離すための回路として、ＢＬセレクタ６Ｂがビット線ＢＬごと設けられている。
ＢＬセレクタ６Ｂは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース同士、ドレイン同士を共通接続しているトランスファゲート回路からなる。そのうちＮＭＯＳトランジスタがＹスイッチ信号ＹＳＷにより制御され、ＰＭＯＳトランジスタが、Ｙスイッチ信号ＹＳＷをインバータＩＮＶ００により反転して発生した信号により制御される。
【００３９】
ＢＬセレクタ６ＢによってメモリセルＭＣ側と切り離されるビット線部分に、ライトドライバ８０と、センスアンプＳＡが接続されている。
【００４０】
ライトドライバ８０は、図示のように、ＰＭＯＳトランジスタ８１とＮＭＯＳトランジスタ８２との接続点を出力とするインバータを備える。このインバータの出力が対応するビット線ＢＬに接続され、そのインバータの入力に、図９のＩ／Ｏバッファ９から書き込み入力データＤＩＮが供給可能になっている。ＰＭＯＳトランジスタ８１のソースと電源電圧Ｖddとの間に、ＰＭＯＳトランジスタ８３が接続され、ＮＭＯＳトランジスタ８２のソースとＧＮＤ電位との間にＮＭＯＳトランジスタ８４が接続されている。
ＮＭＯＳトランジスタ８４は書き込みイネーブル信号ＷＥにより制御され、ＰＭＯＳトランジスタ８３は、書き込みイネーブル信号ＷＥをインバータＩＮＶ０１により反転した信号により制御される。
【００４１】
センスアンプＳＡは、図示のように、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２との接続点を出力とするインバータを備える。このインバータの入力が対応するビット線ＢＬに接続され、そのインバータの出力から、図９のＩ／Ｏバッファ９へ読み出し出力データＤＯＵＴが出力可能になっている。ＰＭＯＳトランジスタ２１のソースと電源電圧Ｖddとの間に、ＰＭＯＳトランジスタ２３が接続され、ＮＭＯＳトランジスタ２２のソースとＧＮＤ電位との間にＮＭＯＳトランジスタ２４が接続されている。
ＮＭＯＳトランジスタ２４はＳＡイネーブル信号ＳＡＥにより制御され、ＰＭＯＳトランジスタ２３は、ＳＡイネーブル信号ＳＡＥをインバータＩＮＶ０２により反転した信号により制御される。
【００４２】
図１２に、Ｘセレクタ２０の回路例を示す。
図解したＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
【００４３】
図１３に、Ｙセレクタ３０の回路例を示す。
図解したＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
【００４４】
図１４に、ＷＬデコーダの基本構成であるロウデコーダユニット４０の回路例を示す。図解したロウデコーダユニット４０は、ロウデコーダ４内にカラム方向のセル数Ｎだけ設けられている（図１０参照）。
このＮ個のロウデコーダユニット４０は、図１２に示すＸセレクタ２０によって選択（活性化）された１つのＸセレクト信号Ｘ_ＳＥＬによって動作し、Ｘアドレス信号におけるＸアドレスビットＸ０,Ｘ１以外のビットのデコード結果に応じた１本のワード線ＷＬを活性化するための回路である。なお、図１４には、ＸアドレスビットＸ０,Ｘ１以外のビットのデコード結果によりＮ個のロウデコーダユニット４０の何れかを活性化する回路部分は図示を省略している。
【００４５】
図１４に図解しているロウデコーダユニット４０は、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力に書き込み選択イネーブル信号ＷＬＥが入力され、他方入力にＸセレクト信号Ｘ_ＳＥＬが入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬが活性化、または非活性となる。
【００４６】
図１５に、ＹＳＷゲート回路６０の回路例を示す。
図解したＹＳＷゲート回路６０は、１つのナンド回路ＮＡＮＤ１２と、その出力に接続されている１つのインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＹスイッチ・イネーブル信号ＹＳＷＥが入力され、他方入力に図１３に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ_ＳＥＬが入力される。このＹスイッチ信号ＹＳＷとＹセレクト信号Ｙ_ＳＥＬがともに活性化（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなり、インバータＩＮＶ２１から活性化レベル（ハイレベル）のＹスイッチ信号ＹＳＷが、図１１のＢＬセレクタ６Ｂに出力される。
【００４７】
つぎに、図１０のカラム回路６内に設けられているユニット選択回路６１の回路例を説明する。
ユニット選択回路６１は、例えば図１６に示す回路から構成できる。
図解した回路は、遅延回路(Delay)６２と、２つのナンド回路ＮＡＮＤ９とＮＡＮＤ１０と、２つのインバータＩＮＶ１７とＩＮＶ１８とから構成されている。
ナンド回路ＮＡＮＤ９の一方入力に、書き込み選択イネーブル信号ＷＬＥが入力され、その他方入力には、書き込み選択イネーブル信号ＷＬＥが遅延回路６２を通って所定時間遅延後に入力される。
３入力を有するナンド回路ＮＡＮＤ１０の第１入力に、インバータＩＮＶ１７の出力が接続され、第２入力にＹセレクト信号Ｙ_ＳＥＬが入力され、第３入力に書き込みイネーブル信号ＷＥが入力される。ナンド回路ＮＡＮＤ１０の出力をインバータＩＮＶ１８で反転し、この反転信号によりユニット選択線ＷＸを制御する。なお、ユニット選択線ＷＸと位相が１８０度異なる信号が必要な場合は、ナンド回路ＮＡＮＤ１０の出力から、これを取り出して用いる。
【００４８】
図１７と図１８は、図８に示す選択回路５の回路例を示すものである。
図１７に図解する選択回路５は、ソースが共に正電源電圧、例えば電源電圧Ｖddに接続されている２つのＰＭＯＳトランジスタ５１,５２と、その共通ドレインとＧＮＤ電位との間に直列接続されている２つのＮＭＯＳトランジスタ５３,５４とを有する。ＰＭＯＳトランジスタ５１と５２の共通ドレインにソース線ＳＬが接続されている。
ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５３がワード線ＷＬに接続されて、その電位により制御され、ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５４がユニット選択線ＷＸに接続され、その電位により制御される。
【００４９】
図１８に示す選択回路５は、図１７の回路からＮＭＯＳトランジスタ５４が省略され、ＮＭＯＳトランジスタ５３のソースが、ユニット選択線ＷＸの信号の反転信号（ＷＸ反転信号）（／ＷＸ）により制御される。このＷＸ反転信号（／ＷＸ）は、図１６の回路から入力してもよいが、ユニット選択線ＷＸともうひとつのユニット選択線が必要となるため、選択回路５内でインバータを設けて発生してもよい。
【００５０】
図１９に、図１６に示すユニット選択回路６１の動作と、その制御による図１７に示す選択回路５の動作波形を示す。
ユニット選択回路６１および選択回路５は、図１９（Ｅ）に示すように、その出力に接続されたソース線ＳＬを、ある一定期間だけハイレベル（Ｖddレベル）からローレベル（ＧＮＤレベル）に設定するための回路である。
【００５１】
図１６に示すユニット選択回路６１において、ナンド回路ＮＡＮＤ１０に書き込みイネーブル信号ＷＥとＹセレクト信号Ｙ_ＳＥＬのハイレベルが順次、入力される（図１９（Ａ）および（Ｂ））。ナンド回路ＮＡＮＤ１０は、３つの入力に全てハイレベルが揃ったときに、出力をローレベルに反転する回路であるから、第１入力変化を待っている。初期状態では、書き込み選択イネーブル信号ＷＬＥがローレベルであるから（図１９（Ｃ））、ナンド回路ＮＡＮＤ１０の第１入力はローレベル、したがってユニット選択線ＷＸの電位もローレベルである（図１９（Ｄ））。
この状態で書き込み選択イネーブル信号ＷＬＥが入力されると、ナンド回路ＮＡＮＤ９の出力がハイレベルに反転し、そのためナンド回路ＮＡＮＤ１０の３入力にハイレベルが揃う結果、ユニット選択線ＷＸの電位がハイレベル（電源電圧Ｖdd）に立ち上がる（図１９（Ｄ））。
その後、遅延回路６２により規定される遅延時間Ｔｄが経過すると、ナンド回路ＮＡＮＤ９が出力を反転し、その結果、ユニット選択線ＷＸの電位が元のローレベル（ＧＮＤレベル）に戻される（図１９（Ｅ））。この動作から、このユニット選択線ＷＸのハイレベルの持続時間は、遅延回路６２の遅延時間でほぼ決まる。
【００５２】
例えば図１７に示す回路は、ワード線ＷＬがハイレベルに立ち上がっているとき、ＮＭＯＳトランジスタ５３がオン状態、ＰＭＯＳトランジスタ５２がオフすることから、ユニット選択線ＷＸの立ち上がりエッジ（フロントエッジ）で、ＮＭＯＳトランジスタ５４がオンし、ソース線ＳＬをＧＮＤレベルに電位降下させる。そして、ユニット選択線ＷＸがローレベルに戻るリアエッジで、ＮＭＯＳトランジスタ５４がオフし、ＰＭＯＳトランジスタ５１がオンするため、ソース線ＳＬをハイレベルに戻す（図１９（Ｅ））。
【００５３】
《“Ｌ”データ読み出し動作》
図２０（Ａ）〜図２０（Ｌ）に、図７に示すストレージノードＳＮ１から“Ｌ”データを読み出すときのタイミングチャートを示す。
図２０（Ａ）に示すように、時間Ｔ０までは、プリチャージ信号（／ＰＲＥ）が“Ｌ”レベルであるため、図１１に示すプリチャージトランジスタＰＴがオンしており、その間にビット線ＢＬが電圧ＶＢＬにプリチャージされる。このとき図２０（Ｇ）に示すように、Ｙスイッチ信号ＹＳＷが“Ｌ”レベルで図１１に示すＢＬセレクタ６Ｂがオフ状態となっている。
時間Ｔ０になると、プリチャージ信号（／ＰＲＥ）が“Ｈ”レベルとなってプリチャージ期間が終了する。
【００５４】
時間Ｔ１にて、図２０（Ｇ）に示すように、Ｙスイッチ信号ＹＳＷが立ち上がり、これによりＢＬセレクタ６Ｂがオンするとともに、図２０（Ｂ）に示すように、ワード線ＷＬが“Ｈ”レベル、例えば電源電圧Ｖddに立ち上がる。
すると、ビット線ＢＬから図７のストレージノードＮＤ１、ドライバトランジスタＮ１を通って読み出し電流が流れる。ドライバトランジスタＮ１の駆動能力は、巨大なビット線ＢＬの負荷容量に比べると非力であるため、図２０（Ｉ）に示すように、ビット線ＢＬの電位降下は徐々に進む。また、第１ストレージノードＳＮ１の電位(Ｏ)は、図２０（Ｊ）に示すように一瞬上がって徐々に低下する。
【００５５】
ビット線ＢＬが十分下がった時間Ｔ２にて、図２０（Ｅ）に示すように、ＳＡイネーブル信号ＳＡＥを立ち上げ、これによりセンスアンプＳＡを活性化する。
特に図示しないが、センスアンプＳＡ自身のインバータ閾値で、このビット線ＢＬを判定し、ＧＮＤレベルの読み出し出力データＤＯＵＴを出力し、その後、Ｙスイッチ信号ＹＳＷがハイレベルに戻されると（時間Ｔ３）、当該“Ｌ”レベルのデータ読出しが終了する。
【００５６】
《“Ｈ”データ読み出し》
図２１（Ａ）〜図２１（Ｌ）に、図７に示すストレージノードＳＮ１から“Ｈ”データを読み出すときのタイミングチャートを示す。
読み出し動作の信号線の制御は、上記“Ｌ”データ読み出しと同じである。ただし、第１ストレージノードＳＮ１の保持データが“Ｈ”レベルであるため、プリチャージされたビット線ＢＬの電位に変化がなく（図２１（Ｉ））、よって、読み出し出力データＤＯＵＴは、センスアンプＳＡによって電源電圧Ｖddのレベルまで持ち上げられた電位をとる。
【００５７】
本実施形態のメモリセルＭＣは５トランジスタ型であるため、上記“Ｈ”データ読み出しにおいて、データ読み出しの対象セル（選択セル）と同一ワード線ＷＬに接続された非選択セルの入出力特性は図５に示したとおりで、非選択ワード線ＷＬに接続されたセルの入出力特性は図２に示したとおりである。
【００５８】
《“Ｌ”データ書き込み動作》
図２２（Ａ）〜図２２（Ｌ）に、図７に示すストレージノードＳＮ１に“Ｌ”データを書き込むときのタイミングチャートを示す。
時間Ｔ０より前のスタンバイ(Standby)状態では、プリチャージ信号（／ＰＲＥ）が“Ｌ”レベルであるため（図２２（Ａ））、ビット線ＢＬの電位は電源電圧Ｖddにプリチャージされている（図２２（Ｉ））。
【００５９】
時間Ｔ０のプリチャージ信号（／ＰＲＥ）の立ち上がりによって、ビット線ＢＬの電位はフローティング状態になる。
次に、時間Ｔ１にて、Ｙスイッチ信号ＹＳＷ、書き込みイネーブル信号ＷＥを立ち上げ（図２２（Ｇ）と（Ｃ））、これによりライトドライバ８０を動作させ、書き込み入力データＤＩＮをライトドライバ８０によってビット線ＢＬに印加する。書き込み入力データＤＩＮは“Ｌ”レベルであるため、ビット線ＢＬは瞬時にＧＮＤレベルまで電位降下する（図２２（Ｉ））。
【００６０】
時間Ｔ２にて、ワード線ＷＬを立ち上げると（図２２（Ｂ））、このワード線ＷＬの立ち上がりに同期して遅延時間Ｔｄでパルス持続時間が決まる負のパルスがソース線ＳＬに発生する。
ソース線ＳＬの電位が“Ｌ”レベルでは、メモリセルＭＣ内のインバータ対からなるラッチ回路は機能しない（相補データを保持できない）。よって、ビット線ＢＬの電位はＧＮＤ、ソース線ＳＬ電位もＧＮＤとなるため、セルラッチデータは第１ストレージノードＳＮ１（Ｏ）、第２ストレージノードＳＮ２（／Ｏ）共にＧＮＤとなる（図２２（Ｊ）と（Ｋ））。
【００６１】
この動作をＳＬリセット(Reset)動作と言う。ＳＬリセット動作時のメモリセルの入出力特性（状態）を、図２３（Ａ）に示す。
リセット状態では、２つのインバータにとって入力が共にロー側の安定点が１つである。
【００６２】
ＳＬリセット後、時間Ｔ３にて、ソース線ＳＬは再度、電源電圧Ｖddになる（図２２（Ｈ））。
これにより、ドライバトランジスタＮ２と負荷トランジスタＰ２からなる第２インバータに電源が供給される。このとき、６トランジスタ型ＳＲＡＭセルと同様、ビット線ＢＬの電位が“Ｌ”レベルで、“Ｌ”レベル書き込み状態となるため、セルには“Ｌ”レベルが書き込まれる。この動作をＳＬセット動作といい、そのセット後のメモリセルの入出力特性（状態）を図２３（Ｂ）に示す。
【００６３】
最後にワード線ＷＬ、Ｙスイッチ信号ＹＳＷ、ＳＡイネーブル信号ＳＡＥを立ち下げて、プリチャージ信号（／ＰＲＥ）を立ち下げることで（時間Ｔ４）、ビット線ＢＬの電位を電圧ＶＢＬ、例えば電源電圧Ｖddにプリチャージし、スタンバイ状態へと戻る。
スタンバイ状態では、図２３（Ｃ）に示すように、安定点が２つ形成され、“Ｌ”データが保持される。なお、図２３で破線の丸印が動作点となる安定点である。
【００６４】
《“Ｈ”データ書き込み動作》
図２４（Ａ）〜図２４（Ｌ）に、図７に示すストレージノードＳＮ１に“Ｈ”データを書き込むときのタイミングチャートを示す。
時間Ｔ０より前のスタンバイ(Standby)状態では、プリチャージ信号（／ＰＲＥ）が“Ｌ”レベルであるため（図２４（Ａ））、ビット線ＢＬの電位は電源電圧Ｖddにプリチャージされている（図２４（Ｉ））。
【００６５】
時間Ｔ０のプリチャージ信号（／ＰＲＥ）の立ち上がりによって、ビット線ＢＬの電位はフローティング状態になる。
次に、時間Ｔ１にて、Ｙスイッチ信号ＹＳＷ、書き込みイネーブル信号ＷＥを立ち上げ（図２４（Ｇ）と（Ｃ））、これによりライトドライバ８０を動作させ、書き込み入力データＤＩＮをライトドライバ８０によってビット線ＢＬに印加する。書き込み入力データＤＩＮは“Ｈ”レベルであるため、ビット線ＢＬは電位変化しない（図２４（Ｉ））。
【００６６】
時間Ｔ２にて、ワード線ＷＬを立ち上げると（図２４（Ｂ））、このワード線ＷＬの立ち上がりに同期して遅延時間Ｔｄでパルス持続時間が決まる負のパルスがソース線ＳＬに発生する。
ソース線ＳＬの電位が“Ｌ”レベルでは、メモリセルＭＣ内のインバータ対からなるラッチ回路は機能しない（相補データを保持できない）。よって、ビット線ＢＬの電位は電源電圧Ｖdd、ソース線ＳＬ電位はＧＮＤとなるため、セルラッチデータは第１ストレージノードＳＮ１（Ｏ）で“Ｈ”レベル（Ｖddレベル）、第２ストレージノードＳＮ２（／Ｏ）で“Ｌ”レベル（ＧＮＤレベル）となる（図２４（Ｊ）と（Ｋ））。
このＳＬリセット動作時のメモリセルの入出力特性（状態）を、図２５（Ａ）に示す。このとき、安定点が形成され、“Ｈ”データが書き込まれる。
【００６７】
ＳＬリセット後、時間Ｔ３にて、ソース線ＳＬは再度、電源電圧Ｖddになる（図２４（Ｈ））。
これにより、ドライバトランジスタＮ２と負荷トランジスタＰ２からなる第２インバータに電源が供給される。このとき、６トランジスタ型ＳＲＡＭセルと同様、ビット線ＢＬの電位が“Ｈ”レベルで、“Ｈ”レベル書き込み状態となるため、セルには“Ｈ”レベルが書き込まれた状態で保持動作（ラッチ動作）を行う。
このＳＬセット動作時のメモリセルの入出力特性（状態）を図２５（Ｂ）に示す。
【００６８】
最後にワード線ＷＬ、Ｙスイッチ信号ＹＳＷ、ＳＡイネーブル信号ＳＡＥを立ち下げて、プリチャージ信号（／ＰＲＥ）を立ち下げることで（時間Ｔ４）、ビット線ＢＬの電位を電圧ＶＢＬ、例えば電源電圧Ｖddにプリチャージし、スタンバイ状態へと戻る。
スタンバイ状態では、図２５（Ｃ）に示すような入出力特性となる。
なお、同一ワード線ＷＬに接続された書き込み非選択セル、同一ユニット選択線ＷＸに接続された非選択セルは、ソース線ＳＬの選択回路５による制御が行われないためデータを保持することが可能である。
【００６９】
ここで、ソース線ＳＬの電位制御を行う選択回路５を構成するＮＭＯＳトランジスタのサイズは、ソース線ＳＬ負荷を十分にＧＮＤ電位へ引き抜くだけのサイズでよい。つまりスタティック・ノイズマージンＳＮＭとは無関係であるため、速度とのトレードオフであるが、ほぼ最小サイズでも選択回路５が正常動作する。
【００７０】
ソース線ＳＬを制御する選択回路５を構成するＰＭＯＳトランジスタのサイズについては、以下の通りである。
“Ｈ”データ読み出し時にディスターブを受けるため、“Ｌ”データを保持するストレージノードの電位がＧＮＤレベルより上がる。つまり、この“Ｌ”レベルのノードによって、非接続セルのＮＭＯＳトランジスタ（ドライバトランジスタ）のゲート電位がＧＮＤレベルより上がる。このとき第２ストレージノードＳＮ２（／Ｏ）出力は電源電圧Ｖddを保持する必要があるため、ディスターブを受けたときのＮＭＯＳトランジスタ（ドライブトランジスタ）のドレイン電流Ｉds以上に、ＰＭＯＳトランジスタ（負荷トランジスタ）のドレイン電流Ｉdsを確保する必要がある。これを補償するサイズがソース線ＳＬ制御ドライバを構成するＰＭＯＳトランジスタには必要とされる。
ただし、ディスターブの程度にもよるが、このドレイン電流は数[μＡ]程度を確保すれば十分であり、ソース線ＳＬを制御する選択回路５のＰＭＯＳトランジスタは、ほぼ最小サイズでも正常動作する。
よって、ソース線ＳＬを制御する選択回路５内のＭＯＳトランジスタサイズはほぼ最小素子サイズで構成可能であり、面積ペナルティが小さい。
【００７１】
図２６に、図７の変形例を示す。
上記説明では、負荷トランジスタＰ２の電源を電源電圧ＶddからＧＮＤ電位に制御するＳＬリセットによりデータ書き込みを実現している。
ただし、図２６に示す選択回路５のように、アンド回路ＡＮＤの出力に、電源電圧Ｖddの供給スイッチとして、ＰＭＯＳトランジスタＰ３を設け、ソース線ＳＬを電源電圧Ｖddの供給状態からフローティング状態に遷移させることもできる。
【００７２】
本実施形態によれば、書き込みイネーブル信号ＷＥがハイレベルで活性化したときに、書き込み選択ビット線以外の電源制御をしないため、電源制御による書き込み時の非選択ビットへのディスターブは発生しない。また、とくに“Ｌ”データ保持のメモリセルに“Ｈ”データを書き込む動作が安定に行うことができる。
また、エリアペナルティも最小限に抑制できる。
【図面の簡単な説明】
【００７３】
【図１】６トランジスタ型ＳＲＡＭセルの回路図である。
【図２】非選択セルのデータ保持時の入出力特性図である。
【図３】データ読み出し時の非選択セルの入出力特性図である。
【図４】背景技術のセル構成と電圧制御のための手段を示す回路図である。
【図５】図４に示す構成での、データ読み出し時の非選択セルの入出力特性図である。
【図６】他の背景技術のメモリセルアレイの回路構成図である。
【図７】本実施形態のメモリセル（ＳＲＡＭセル）の回路図である。
【図８】本実施形態に関わるアレイ構成の基本単位（セルユニット）を示す回路図である。
【図９】本実施形態に関わる半導体メモリデバイスの概略的なブロック図である。
【図１０】図９より詳細なブロック図である。
【図１１】ビット線に接続されているメモリセルからセンスアンプまでの回路図である。
【図１２】Ｘセレクタの回路図である。
【図１３】Ｙセレクタの回路図である。
【図１４】ロウデコーダユニットの回路図である。
【図１５】ＹＳＷゲート回路の回路図である。
【図１６】ユニット選択回路の回路図である。
【図１７】選択回路の一例を示す回路図である。
【図１８】選択回路の他の例を示す回路図である。
【図１９】ユニット選択回路の動作と、その制御による選択回路の動作波形を示すタイミングチャートである。
【図２０】（Ａ）〜（Ｌ）は、“Ｌ”データを読み出すときのタイミングチャートである。
【図２１】（Ａ）〜（Ｌ）は、“Ｈ”データを読み出すときのタイミングチャートである。
【図２２】（Ａ）〜（Ｌ）は、“Ｌ”データを書き込むときのタイミングチャートである。
【図２３】（Ａ）〜（Ｃ）は、“Ｌ”データ書き込み時のメモリセルの入出力特性図である。
【図２４】（Ａ）〜（Ｌ）は、“Ｈ”データを書き込むときのタイミングチャートである。
【図２５】（Ａ）〜（Ｃ）は、“Ｈ”データ書き込み時のメモリセルの入出力特性図である。
【図２６】選択回路の変形例を示す回路図である。
【符号の説明】
【００７４】
１…メモリセルアレイ、２…Ｘアドレスデコーダ、２０…Ｘセレクタ、３…Ｙアドレスデコーダ、３０…Ｙセレクタ、４…ロウデコーダ、４０…ロウデコーダユニット、５…選択回路、５０…プリチャージ回路、６…カラム回路、６Ｂ…ＢＬセレクタ、９…Ｉ／Ｏバッファ、１１…制御回路、１１Ａ…読み出し制御回路、１１Ｂ…書き込み制御回路、１１Ｃ…ＵＳ制御回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＳＮ…ストレージノード、ＳＡ…センスアンプ、ＷＥ…書き込みイネーブル信号、ＰＲＥ…プリチャージ信号、ＳＡＥ…ＳＡイネーブル信号、ＹＳＷ…Ｙスイッチ信号、ＷＬＥ…書き込み選択イネーブル信号
【図１】
2008077754.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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