(57)【要約】【課題】本発明は、Ｎチャネル型の出力トランジスタを駆動するに際して高速スイッチングと消費電力低減の両立を実現することが可能な駆動装置を提供することを目的とする。【解決手段】本発明に係る駆動回路は、昇圧電圧ＶＣＰの印加端と接地端との間に直列接続された一対のスイッチ素子（Ｐ１、Ｎ１）と、両スイッチ素子の接続ノードＡと出力端Ｔ２との間に接続されたクランプ素子ＺＤ１と、を有して成り、接続ノードＡから引き出される電圧信号に基づいて、電源電圧ＶＣＣの印加端と出力端Ｔ２との間に接続されたＮチャネル型の出力トランジスタＱ１を駆動する駆動回路であって、接続ノードＡと昇圧電圧ＶＣＰの印加端及び接地端とを結ぶ電流経路の少なくとも一方に、抵抗と容量を並列接続して成る電流制限部（ＩＬ１、ＩＬ２）を挿入して成る構成とされている。【選択図】図１
2008147755.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧よりも高い昇圧電圧の印加端と接地端との間に直列接続された一対のスイッチ素子と、両スイッチ素子の接続ノードと出力端との間に接続されたクランプ素子と、を有して成り、両スイッチ素子の接続ノードから引き出される電圧信号に基づいて、電源電圧の印加端と前記出力端との間に接続されたＮチャネル型の出力トランジスタを駆動する駆動回路であって、前記両スイッチ素子の接続ノードと前記昇圧電圧の印加端及び前記接地端とを結ぶ電流経路の少なくとも一方に、抵抗と容量を並列接続して成る電流制限部を挿入して成ることを特徴とする駆動回路。
【請求項２】
前記クランプ素子は、ツェナダイオードであることを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記一対のスイッチ素子は、ソースが前記昇圧電圧の印加端に接続された第１のＰチャネル型電界効果トランジスタ、並びに、ソースが前記接地端に接続され、ドレインが第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタであることを特徴とする請求項２に記載の駆動回路。
【請求項４】
ソースが前記昇圧電圧の印加端に接続された第２のＰチャネル型電界効果トランジスタと；ソースが前記出力端に接続され、ドレインが第２のＰチャネル型電界効果トランジスタのドレインに接続され、ゲートが第１のＰチャネル型電界効果トランジスタと第１のＮチャネル型電界効果トランジスタとの接続ノードに接続された第２のＮチャネル型電界効果トランジスタと；を有して成り、前記出力トランジスタのゲート信号として、第２のＰチャネル型電界効果トランジスタと第２のＮチャネル型電界効果トランジスタとの接続ノードから引き出される電圧信号を出力することを特徴とする請求項３に記載の駆動回路。
【請求項５】
請求項１〜請求項４のいずれかに記載の駆動回路を集積化して成ることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎチャネル型の出力トランジスタを駆動する駆動回路、及び、これを用いた半導体装置に関するものである。
【背景技術】
【０００２】
出力トランジスタを駆動する駆動回路に関連する従来技術の一例として、特許文献１には、低電圧振幅の入力信号から生成した高電圧振幅の出力信号を次段の高電圧動作手段に付与する高電圧駆動回路であって、図３に示す通り、２つの電源電圧線ＶＤＤ・ＧＮＤ間に直列接続された相補型の第１及び第２の高耐圧トランジスタＭ１、Ｍ２から構成され、第２の高耐圧トランジスタＭ２の制御電極が入力端子Ｖｉに接続され、第１及び第２の高耐圧トランジスタＭ１、Ｍ２の接続点が出力端子Ｖｏに接続されている高耐圧トランジスタ対と、前記高耐圧トランジスタ対の制御電極間に接続されたキャパシタＣと、第１の高耐圧トランジスタＭ１が接続された電源電圧線ＶＤＤと当該第１の高耐圧トランジスタＭ１の制御電極との間に接続され、当該制御電極の電位をクリップする電圧制限手段（トランジスタＭ３、Ｍ４）と、を有する高電圧駆動回路が開示・提案されている。
【特許文献１】特開平１１−６８５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
確かに、上記従来の高電圧駆動回路であれば、高速スイッチングと消費電力低減の両立を図ることが可能である。
【０００４】
しかしながら、上記の従来技術は、あくまで、上側（ＶＤＤ側）の高耐圧トランジスタＭ１として、Ｐチャネル型電界効果トランジスタを用いる構成を前提とした技術であり、Ｎチャネル型の出力トランジスタを駆動する駆動回路について、これを適用することはできなかった。
【０００５】
本発明は、上記の問題点に鑑み、Ｎチャネル型の出力トランジスタを駆動するに際して高速スイッチングと消費電力低減の両立を実現することが可能な駆動装置、及び、これを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る駆動回路は、電源電圧よりも高い昇圧電圧の印加端と接地端との間に直列接続された一対のスイッチ素子と、両スイッチ素子の接続ノードと出力端との間に接続されたクランプ素子と、を有して成り、両スイッチ素子の接続ノードから引き出される電圧信号に基づいて、電源電圧の印加端と前記出力端との間に接続されたＮチャネル型の出力トランジスタを駆動する駆動回路であって、前記両スイッチ素子の接続ノードと前記昇圧電圧の印加端及び前記接地端とを結ぶ電流経路の少なくとも一方に、抵抗と容量を並列接続して成る電流制限部を挿入して成る構成（第１の構成）とされている。
【０００７】
なお、上記第１の構成から成る駆動回路において、前記クランプ素子は、ツェナダイオードである構成（第２の構成）にするとよい。
【０００８】
また、上記第２の構成から成る駆動回路にて、前記一対のスイッチ素子は、ソースが前記昇圧電圧の印加端に接続された第１のＰチャネル型電界効果トランジスタ、並びに、ソースが前記接地端に接続され、ドレインが第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタである構成（第３の構成）にするとよい。
【０００９】
また、上記第３の構成から成る駆動回路は、ソースが前記昇圧電圧の印加端に接続された第２のＰチャネル型電界効果トランジスタと；ソースが前記出力端に接続され、ドレインが第２のＰチャネル型電界効果トランジスタのドレインに接続され、ゲートが第１のＰチャネル型電界効果トランジスタと第１のＮチャネル型電界効果トランジスタとの接続ノードに接続された第２のＮチャネル型電界効果トランジスタと；を有して成り、前記出力トランジスタのゲート信号として、第２のＰチャネル型電界効果トランジスタと第２のＮチャネル型電界効果トランジスタの接続ノードから引き出される電圧信号を出力する構成（第４の構成）にするとよい。
【００１０】
また、本発明に係る半導体装置は、上記第１〜第４いずれかの構成から成る駆動回路を集積化して成る構成（第５の構成）とされている。
【発明の効果】
【００１１】
本発明に係る駆動回路であれば、Ｎチャネル型の出力トランジスタを駆動するに際して高速スイッチングと消費電力低減の両立を実現することが可能となる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明に係る駆動装置の一実施形態を示す回路図である。
【００１３】
半導体装置ＩＣ１は、本発明に係る駆動回路を集積化して成り、外部端子Ｔ１〜Ｔ３に接続されたＮチャネル型電界効果トランジスタＱ１、Ｑ２（上側出力トランジスタ及び下側出力トランジスタ）を相補的にスイッチング駆動する手段である。
【００１４】
なお、本明細書中で用いている「相補的」という文言は、トランジスタＱ１、Ｑ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＱ１、Ｑ２のオン／オフ遷移タイミングに所定の遅延を与えている場合をも含むものとする。
【００１５】
半導体装置ＩＣ１には、本発明に係る駆動回路の構成要素として、Ｐチャネル型電界効果トランジスタＰ１、Ｐ２と、Ｎチャネル型電界効果トランジスタＮ１、Ｎ２と、ツェナダイオードＺＤ１、ＺＤ２（クランプ素子）と、電流制限部ＩＬ１、ＩＬ２と、が集積化されている。なお、電流制限部ＩＬ１は、抵抗Ｒ１と容量Ｃ１を並列接続して成り、電流制限部ＩＬ２は、抵抗Ｒ２と容量Ｃ２を並列接続して成る。
【００１６】
トランジスタＰ１のソースは、電流制限部ＩＬ１を介して、昇圧電圧ＶＣＰ（例えば、４０［Ｖ］）の印加端に接続されている。トランジスタＮ１のソースは、電流制限部ＩＬ２を介して、接地端に接続されている。トランジスタＰ１、Ｎ１のドレインは、互いに接続されている。トランジスタＰ１、Ｎ１のゲートは、いずれも、制御信号Ｓ１の印加端に接続されている。
【００１７】
トランジスタＰ２のソースは、昇圧電圧ＶＣＰの印加端に接続されている。トランジスタＰ２のドレインは、外部端子Ｔ１に接続されている。トランジスタＰ２のゲートは、制御信号Ｓ２の印加端に接続されている。トランジスタＮ２のドレインは、外部端子Ｔ１に接続されている。トランジスタＮ２のソースは、外部端子Ｔ２に接続されている。トランジスタＮ２のゲートは、トランジスタＰ１、Ｎ１の接続ノードＡに接続されている。
【００１８】
ツェナダイオードＺＤ１のカソードは、トランジスタＮ２のゲートに接続されている。ツェナダイオードＺＤ１のアノードは、トランジスタＮ２のソースに接続されている。ツェナダイオードＺＤ２のカソードは、外部端子Ｔ１に接続されている。ツェナダイオードＺＤ２のアノードは、外部端子Ｔ２に接続されている。
【００１９】
なお、上記のツェナダイオードＺＤ１、ＺＤ２は、トランジスタＱ１、Ｎ２のゲート・ソース間電圧を各々の耐圧（一般的に１５〜２０［Ｖ］）よりも低電圧（５〜１０［Ｖ］程度）にクランプする手段である。
【００２０】
半導体装置ＩＣ１の外部にて、トランジスタＱ１のドレインは、電源電圧ＶＣＣ（例えば、３０［Ｖ］）の印加端に接続されている。トランジスタＱ２のソースは、接地端に接続されている。トランジスタＱ１のソースとトランジスタＱ２のドレインは、互いに接続されており、その接続ノードは、スイッチ電圧ＶＳＷの出力端として、負荷（不図示）に接続される一方、外部端子Ｔ２にも接続されている。トランジスタＱ１のゲートは、外部端子Ｔ１に接続されている。すなわち、トランジスタＱ１のゲート信号としては、トランジスタＰ２、Ｎ２の接続ノードＢから引き出される電圧信号が与えられている。トランジスタＱ２のゲートは、外部端子Ｔ３を介して、制御信号Ｓ２の印加端に接続されている。
【００２１】
次に、上記構成から成る駆動回路の基本動作について、詳細な説明を行う。
【００２２】
制御信号Ｓ１がハイレベルに変遷されると、トランジスタＰ１がオフとなり、トランジスタＮ１がオンとなる。従って、接続ノードＡの電圧レベルがローレベルに立ち下がり、トランジスタＮ２がオフとなる。一方、制御信号Ｓ２がローレベルに変遷されると、トランジスタＰ２がオンとなる。従って、接続ノードＢの電圧レベルがハイレベルに立ち上がり、トランジスタＱ１がオンとなる。また、制御信号Ｓ２のローレベル遷移に応じて、トランジスタＱ２はオフとなる。その結果、トランジスタＱ１、Ｑ２の接続ノードから引き出されるスイッチ電圧ＶＳＷは、ハイレベルに立ち上がる。
【００２３】
上記と逆に、制御信号Ｓ１がローレベルに変遷されると、トランジスタＰ１がオンとなり、トランジスタＮ１がオフとなる。従って、接続ノードＡの電圧レベルがハイレベルに立ち上がり、トランジスタＮ２がオンとなる。一方、制御信号Ｓ２がハイレベルに変遷されると、トランジスタＰ２がオフとなる。従って、接続ノードＢの電圧レベルがローレベルに立ち下がり、トランジスタＱ１がオフとなる。また、制御信号Ｓ２のハイレベル遷移に応じて、トランジスタＱ２はオンとなる。その結果、トランジスタＱ１、Ｑ２の接続ノードから引き出されるスイッチ電圧ＶＳＷは、ローレベルに立ち下がる。
【００２４】
このように、本実施形態の駆動回路では、制御信号Ｓ１、Ｓ２に応じて、トランジスタＱ１、Ｑ２が相補的にスイッチング駆動される。
【００２５】
次に、電流制限部ＩＬ１、ＩＬ２の機能について、詳細な説明を行う。
【００２６】
先述した通り、本実施形態の駆動回路では、トランジスタＱ１、Ｎ２のゲートを保護する手段として、各ゲート・ソース間にクランプ素子としてのツェナダイオードＺＤ１、ＺＤ２が挿入されている。その結果、トランジスタＱ１、Ｎ２のゲート・ソース間電圧を各々の耐圧以下に制限することができる反面、図中の経路ｉ１、ｉ２を介して、電流が浪費されるという問題がある。
【００２７】
すなわち、トランジスタＱ１のオン時には、トランジスタＮ２をオフとすべく、トランジスタＮ１がオンされるので、トランジスタＱ１からツェナダイオードＺＤ１を介してトランジスタＮ１に至る経路ｉ１で電流が浪費される。逆に、トランジスタＱ１のオフ時には、トランジスタＮ２をオンとすべく、トランジスタＰ１がオンされ、接続ノードＡの電圧レベルがハイレベル（昇圧電圧ＶＣＰの近傍）とされるので、ツェナダイオードＺＤ１が降伏し、トランジスタＰ１からツェナダイオードＺＤ１を介してトランジスタＱ２に至る経路ｉ２で電流が浪費される。
【００２８】
特に、トランジスタＱ１、Ｑ２は高耐圧素子なので、僅かな電流の漏れが大きな電力ロスに繋がるほか、スイッチングレギュレータなどへの適用時には、出力電圧にも悪影響を及ぼすおそれがある。
【００２９】
そこで、本実施形態の駆動回路では、上記の経路ｉ１、ｉ２上に、それぞれ電流制限部ＩＬ１、ＩＬ２が挿入されている。
【００３０】
なお、電流制限部ＩＬ１、ＩＬ２として、単純に抵抗Ｒ１、Ｒ２を挿入した場合、その抵抗値を大きく設定するほど、トランジスタＮ２のゲート・ソース間に付随する寄生容量の充放電に時間を要することになるので、トランジスタＮ２の動作スピードが落ちて、制御信号Ｓ１、Ｓ２に対するスイッチ電圧ＶＳＷの応答速度が低下してしまう（図２（ａ）を参照）。このように、電流制限能力と動作スピードとの間にはトレードオフの関係があるので、スイッチング動作の高速化を実現するためには、抵抗Ｒ１、Ｒ２の抵抗値を大きく設定することができず、電流の浪費を十分に抑制することができないおそれがある。
【００３１】
これに対して、本実施形態の駆動回路では、抵抗Ｒ１、Ｒ２にそれぞれ容量Ｃ１、Ｃ２が並列接続されて成る。このように、容量Ｃ１、Ｃ２を並列接続することにより、スイッチング時（容量Ｃ１、Ｃ２の充放電中）には、容量Ｃ１、Ｃ２に電流が流れ、定常時（容量Ｃ１、Ｃ２の充放電後）には、抵抗Ｒ１、Ｒ２に電流が流れる形となるので、スイッチング時と定常時の電流経路を分離することが可能となる。このような電流経路の分離作用により、抵抗Ｒ１、Ｒ２の抵抗値を大きく設定しても、スイッチング時にはその影響が殆ど及ばないため、制御信号Ｓ１、Ｓ２に対するスイッチ電圧ＶＳＷの応答速度の低下が生じにくくなる（図２（ｂ）を参照）。
【００３２】
従って、本実施形態の駆動回路であれば、Ｎチャネル型の出力トランジスタＱ１を駆動するに際して、高速スイッチングと消費電力低減の両立を実現することが可能となる。
【００３３】
なお、容量Ｃ１、Ｃ２の容量値については、トランジスタＮ２の寄生容量値や回路の時定数を考慮して、所望のスイッチングスピードが得られるように適宜設定すればよい。例えば、トランジスタＮ２の寄生容量（１［ｐＦ］未満）を十分に充放電し得るだけの容量（５［ｐＦ］程度）に設定すればよい。
【００３４】
また、抵抗Ｒ１、Ｒ２の抵抗値については、電流の浪費を十分抑制し得る抵抗値（１００［ｋΩ］程度）に適宜設定すればよい。
【００３５】
なお、上記の実施形態では、ハーフブリッジを駆動する駆動回路に本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、フルブリッジを駆動する駆動回路に適用してもよいし、或いは、スイッチングレギュレータなどを構成する出力トランジスタ単体を駆動する駆動回路に適用することも可能である。
【００３６】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００３７】
例えば、上記の実施形態では、接続ノードＡから引き出される電圧信号によってトランジスタＮ２を駆動し、トランジスタＰ２、Ｎ２から成るバッファ段を介して、接続ノードＢから引き出される電圧信号によってトランジスタＱ１を駆動する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、接続ノードＡから引き出される電圧信号によって直接トランジスタＱ１を駆動する構成としてもよいし、逆に、上記のバッファ段をさらに複数介在させる構成としてもよい。
【００３８】
また、上記の実施形態では、トランジスタＱ１、Ｑ２を半導体装置ＩＣ１に外付けした構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、トランジスタＱ１、Ｑ２を半導体装置ＩＣ１に内蔵する構成としてもよい。なお、トランジスタＱ１の集積化に際しては、Ｎチャネル型の方がＰチャネル型よりも素子面積を１／３程度に抑えることができるので有利である。
【００３９】
また、上記の実施形態では、電流制限部ＩＬ１、ＩＬ２をトランジスタＰ１と昇圧電圧ＶＣＰの印加端との間、並びに、トランジスタＮ１と接地端との間に各々挿入した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、接続ノードＡとトランジスタＰ１との間、並びに、接続ノードＡとトランジスタＮ１との間に各々挿入しても構わない。また、電流制限部ＩＬ１、ＩＬ２の一方のみを挿入しても構わない。
【００４０】
上記から分かるように、本発明の技術的範囲は、昇圧電圧ＶＣＰの印加端と接地端との間に直列接続された一対のスイッチ素子（Ｐ１、Ｎ１）と、両スイッチ素子の接続ノードＡと出力端Ｔ２との間に接続されたクランプ素子ＺＤ１と、を有して成り、接続ノードＡから引き出される電圧信号に基づいて、電源電圧ＶＣＣの印加端と出力端Ｔ２との間に接続されたＮチャネル型の出力トランジスタＱ１を駆動する駆動回路であって、接続ノードＡと昇圧電圧ＶＣＰの印加端及び接地端とを結ぶ電流経路の少なくとも一方に、抵抗と容量を並列接続して成る電流制限部（ＩＬ１、ＩＬ２）を挿入して成る駆動回路全般に及ぶものであると言える。
【産業上の利用可能性】
【００４１】
本発明は、プリンタなど高電圧を使用する分野において、Ｎチャネル型の出力トランジスタを駆動する駆動回路に利用可能なものであり、その高速スイッチングと消費電力低減の両立を実現する上で有用な技術である。
【図面の簡単な説明】
【００４２】
【図１】は、本発明に係る駆動装置の一実施形態を示す回路図である。
【図２】は、制御信号Ｓ１、Ｓ２に対するスイッチ電圧ＶＳＷの応答挙動を示すタイミングチャートである。
【図３】は、高電圧駆動回路の一従来例を示す回路図である。
【符号の説明】
【００４３】
ＩＣ１    半導体装置
Ｐ１、Ｐ２    Ｐチャネル型電界効果トランジスタ
Ｎ１、Ｎ２    Ｎチャネル型電界効果トランジスタ
ＺＤ１、ＺＤ２    ツェナダイオード（クランプ素子）
ＩＬ１、ＩＬ２    電流制限部
Ｒ１、Ｒ２    抵抗
Ｃ１、Ｃ２    容量
Ｔ１    外部端子（上側ゲート制御端子）
Ｔ２    外部端子（出力端子）
Ｔ３    外部端子（下側ゲート制御端子）
Ｑ１    Ｎチャネル型電界効果トランジスタ（上側出力トランジスタ）
Ｑ２    Ｎチャネル型電界効果トランジスタ（下側出力トランジスタ）
ＶＣＣ    電源電圧
ＶＣＰ    昇圧電圧
【図１】
2008147755.tif 000003
【図２】
2008147755.tif 000004
【図３】
2008147755.tif 000005