(57)【要約】【課題】半導体装置の出力回路に流れる大電流による配線抵抗の影響を抑制する。【解決手段】増幅部１のＰＭＯＳｐ１と増幅部２のＰＭＯＳｐ２のソースを接続する電源配線ＶＬの中央部に電源電位に接続するためのボンディングパッドＶＰを設け、増幅部１のＮＭＯＳｎ１と増幅部２のＮＭＯＳｎ２のソースを接続する接地配線ＧＬの中央部に接地電位に接続するためのボンディングパッドＧＰを設ける。これにより、ボンディングパッドＶＰ，ＧＰから、増幅部１のＰＭＯＳｐ１及びＮＭＯＳｎ１と増幅部２のＰＭＯＳｐ２及びＮＭＯＳｎ２に個別の経路で電源が供給されるので、増幅部１，２にほぼ同じ電源電圧が供給される。従って、出力回路に流れる大電流による配線抵抗の影響が抑制され、特性の劣化が防止できる。更に、ボンディングパッドＶＰ，ＧＰが素子の上部に設けられているので、レイアウト面積が縮小できる。【選択図】図１
2008147543.tif 000002
【特許請求の範囲】
【請求項１】
電源電位と接地電位の間に直列に接続された第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを有し、これらのトランジスタの接続点から第１の出力信号を出力する第１出力部と、前記電源電位と接地電位の間に直列に接続された第２のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを有し、これらのトランジスタの接続点から前記第１の出力信号に対応する第２の出力信号を出力する第２出力部とを備えた半導体装置において、
前記第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを隣接して配置すると共に、該第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタに隣接して前記第２のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを配置し、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのソースを共通接続する電源配線の中央部に前記電源電位に接続するための電源用ボンディングパッドを設け、前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースを共通接続する接地配線の中央部に前記接地電位に接続するための接地用ボンディングパッドを設けたことを特徴とする半導体装置。
【請求項２】
電源電位と接地電位の間に直列に接続された第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを有し、これらのトランジスタの接続点から第１の出力信号を出力する第１出力部と、前記電源電位と接地電位の間に直列に接続された第２のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを有し、これらのトランジスタの接続点から前記第１の出力信号に対応する第２の出力信号を出力する第２出力部とを備えた半導体装置において、
前記第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを隣接して配置すると共に、該第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタに隣接して前記第２のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを配置し、
前記第１のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのドレインを共通接続する第１のドレイン配線の中央部に前記第１の出力信号を取り出すための第１の出力用ボンディングパッドを設け、前記第２のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのドレインを共通接続する第２のドレイン配線の中央部に前記第２の出力信号を取り出すための第２の出力用ボンディングパッドを設けたことを特徴とする半導体装置。
【請求項３】
電源電位と接地電位の間に直列に接続された第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを有し、これらのトランジスタの接続点から第１の出力信号を出力する第１出力部と、前記電源電位と接地電位の間に直列に接続された第２のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを有し、これらのトランジスタの接続点から前記第１の出力信号に対応する第２出力信号を出力する第２の出力部とを備えた半導体装置において、
前記第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを隣接して配置すると共に、該第１のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタに隣接して前記第２のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを配置し、
前記第１のＰチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタのソースを共通接続する電源配線の中央部に前記電源電位に接続するための電源用ボンディングパッドを設け、
前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースを共通接続する接地配線の中央部に前記接地電位に接続するための接地用ボンディングパッドを設け、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのドレインを共通接続する第１のドレイン配線の中央部に前記第１の出力信号を取り出すための第１の出力用ボンディングパッドを設け、
前記第２のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのドレインを共通接続する第２のドレイン配線の中央部に前記第２の出力信号を取り出すための第２の出力用ボンディングパッドを設けたことを特徴とする半導体装置。
【請求項４】
前記各ボンディングパッドは、２本以上のボンディングワイヤを接続できるサイズであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記各ボンディングパッドは、絶縁層を貫通して設けられたコンタクトを介して電気的に接続された第１及び第２のメタル配線層で構成されたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にスピーカアンプやヘッドホンアンプ等の出力増幅回路のボンディングパッドの配置に関するものである。
【背景技術】
【０００２】
図２は、ＢＴＬ(Bridged  Transless)接続のスピーカアンプの概略の回路図である。
このスピーカアンプは、スピーカＳＰを駆動するための２組の増幅部１，２と、これらの増幅部１，２に相補的な入力信号ＩＮ，／ＩＮを与えるために、入力信号ＩＮを反転する反転増幅部３で構成されている。入力信号ＩＮ，／ＩＮは、それぞれ増幅部１，２へ与えられるようになっている。
【０００３】
増幅部１は、プリアンプＡ１と出力段のＰチャネルＭＯＳトランジスタ(以下、「ＰＭＯＳ」という)ｐ１及びＮチャネルＭＯＳトランジスタ(以下、「ＮＭＯＳ」という)ｎ１で構成されている。ＰＭＯＳｐ１とＮＭＯＳｎ１のゲートには、プリアンプＡ１から駆動信号Ｓ１ａ，Ｓ１ｂがそれぞれ与えられるようになっている。また、ＰＭＯＳｐ１とＮＭＯＳｎ１ソースはそれぞれ電源Ｖと接地Ｇに接続され、ドレインは出力端子Ｏ１に共通接続されている。
【０００４】
同様に、増幅部２は、プリアンプＡ２と出力段のＰＭＯＳｐ２とＮＭＯＳｎ２で構成されている。ＰＭＯＳｐ２とＮＭＯＳｎ２のゲートには、プリアンプＡ２から駆動信号Ｓ２ａ，Ｓ２ｂがそれぞれ与えられ、ソースはそれぞれ電源Ｖと接地Ｇに接続され、ドレインは出力端子Ｏ２に共通接続されている。
【０００５】
図３は、従来のボンディングパッドの配置例を示すレイアウト図で、半導体基板ＳＵＢ上に配置された図２中のＰＭＯＳｐ１，ｐ２及びＮＭＯＳｎ１，ｎ２と、配線及びボンディングパッドのレイアウトを示している。
【０００６】
増幅部１のＰＭＯＳｐ１とＮＭＯＳｎ１は、図の縦方向に並んで配置され、増幅部２のＰＭＯＳｐ２とＮＭＯＳｎ２は、これらのＰＭＯＳｐ１とＮＭＯＳｎ１のそれぞれ右側に隣接して配置されている。これらのトランジスタが形成された半導体基板ＳＵＢ上には、図示しない絶縁層を介してメタル配線層Ｍ１が形成され、このメタル配線層Ｍ１のドレイン配線ＤＬＬ１によって、ＰＭＯＳｐ１とＮＭＯＳｎ１のドレインが共通接続されている。ドレイン配線ＤＬＬ１の一端はトランジスタ形成領域から外側に延伸され、その延伸された箇所に出力用のボンディングパッドＯＰ１が設けられている。同様に、ＰＭＯＳｐ２とＮＭＯＳｎ２のドレインは、メタル配線層Ｍ１のドレイン配線ＤＬＬ２で共通接続され、トランジスタ形成領域から延伸された箇所に出力用のボンディングパッドＯＰ２が設けられている。
【０００７】
メタル配線層Ｍ１の上側には、更に図示しない絶縁層を介してメタル配線層Ｍ２が形成され、このメタル配線層Ｍ２の電源配線ＶＬＬによって、ＰＭＯＳｐ１，ｐ２のソースが共通接続されている。電源配線ＶＬＬの一端はトランジスタ形成領域から外側に延伸され、その延伸された箇所に電源Ｖに接続するためのボンディングパッドＶＰが設けられている。同様に、ＮＭＯＳｎ１，ｎ２のソースは、メタル配線層Ｍ２の接地配線ＧＬＬで共通接続され、トランジスタ形成領域から延伸された箇所に接地Ｇに接続するためのボンディングパッドＧＰが設けられている。
【０００８】
このような配線とボンディングパッドが形成された半導体チップは、パッケージ基板に搭載され、このパッケージ基板の外部接続端子とボンディングパッドとの間がボンディングワイヤによって接続された後、樹脂等で封止されて半導体装置が完成する。
【０００９】
【特許文献１】特開２００６−１２９１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記の構成では半導体装置の出力回路に流れる大電流により、配線の寄生抵抗の影響が無視できないという課題があった。
【００１１】
即ち、前記レイアウトでは、ＮＭＯＳｎ１，ｎ２及びＰＭＯＳｐ１，ｐ２の形成領域の外側に設けられたボンディングパッドＶＰ，ＧＰから電源を供給している。このため、増幅部１のＰＭＯＳｐ１とＮＭＯＳｎ１に供給される電源電圧と、増幅部２のＰＭＯＳｐ２とＮＭＯＳｎ２に供給される電源電圧が、電源配線ＶＬＬ及び接地配線ＧＬＬの配線抵抗のために異なってしまい、ボンディングパッドＯＰ１からの出力特性と、ボンディングパッドＯＰ２からの出力特性に差が出ることによりオフセット電圧が生じ、特性が劣化する。
【００１２】
同様に、出力信号は、ＮＭＯＳｎ１，ｎ２及びＰＭＯＳｐ１，ｐ２の形成領域の外側に設けられたボンディングパッドＯＰ１，ＯＰ２から取り出すようにしている。このため、ドレイン配線ＤＬＬ１，ＤＬＬ２の配線抵抗による電圧降下のために、ボンディングパッドＯＰ１からの出力特性と、ボンディングパッドＯＰ２からの出力特性に差が出ることによりオフセット電圧が生じ、特性が劣化する。
【００１３】
本発明は、半導体装置の出力回路に流れる大電流による配線抵抗の影響を抑制することを目的としている。
【課題を解決するための手段】
【００１４】
本発明は、電源電位と接地電位の間に直列に接続された第１のＰＭＯＳ及びＮＭＯＳを有し、これらのトランジスタの接続点から第１の出力信号を出力する第１出力部と、前記電源電位と接地電位の間に直列に接続された第２のＰＭＯＳ及びＮＭＯＳを有し、これらのトランジスタの接続点から前記第１の出力信号に対応する第２の出力信号を出力する第２出力部とを備えた半導体装置において、前記第１のＰＭＯＳ及びＮＭＯＳを隣接して配置すると共に、該第１のＰＭＯＳ及びＮＭＯＳに隣接して前記第２のＰＭＯＳ及びＮＭＯＳを配置し、前記第１のＰＭＯＳと前記第２のＰＭＯＳのソースを共通接続する電源配線の中央部に前記電源電位に接続するための電源用ボンディングパッドを設け、前記第１のＮＭＯＳと前記第２のＮＭＯＳのソースを共通接続する接地配線の中央部に前記接地電位に接続するための接地用ボンディングパッドを設けたことを特徴としている。
【発明の効果】
【００１５】
本発明では、第１と第２のＰＭＯＳのソースを共通接続する電源配線の中央部に電源電位に接続するための電源用ボンディングパッドを設けると共に、第１と第２のＮＭＯＳのソースを共通接続する接地配線の中央部に接地電位に接続するための接地用ボンディングパッドを設けている。これにより、電源用ボンディングパッドと接地用ボンディングパッドから、第１出力部のＰＭＯＳとＮＭＯＳと、第２出力部のＰＭＯＳとＮＭＯＳに個別の経路で電源電圧が供給されるので、配線抵抗による電圧降下にかかわらず、第１出力部と第２出力部に、ほぼ同じ電源電圧が与えられる。従って、出力回路に流れる大電流による配線抵抗の影響が抑制され、これによる特性の劣化を防止することができるという効果がある。
【００１６】
更に、電源用ボンディングパッドと接地用ボンディングパッドは、第１出力部と第２出力部の中間のトランジスタの上部に設けられているので、トランジスタ形成領域の外部にこれらのボンディングパッドを設けた従来の半導体装置に比べて、レイアウト面積を縮小することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１８】
図１は、本発明の実施例１を示す半導体装置のレイアウト図で、図２の出力回路におけるＰＭＯＳｐ１，ｐ２及びＮＭＯＳｎ１，ｎ２と、配線及びボンディングパッドのレイアウトを示している。この図１で、図３中の要素と共通の要素には共通の符号が付されている。
【００１９】
この半導体装置では、増幅部１のＰＭＯＳｐ１とＮＭＯＳｎ１は、図の縦方向に並んで半導体基板ＳＵＢ上に配置され、増幅部２のＰＭＯＳｐ２とＮＭＯＳｎ２は、これらのＰＭＯＳｐ１とＮＭＯＳｎ１のそれぞれ右側に隣接して配置されている。これらのトランジスタが形成された半導体基板ＳＵＢ上には、図示しない絶縁層を介して第１のメタル配線層Ｍ１が形成され、このメタル配線層Ｍ１によるドレイン配線ＤＬＬ１によって、ＰＭＯＳｐ１とＮＭＯＳｎ１のドレインが共通接続されている。
【００２０】
ドレイン配線ＤＬＬ１の一端は、トランジスタ形成領域から外側に延伸され、その延伸された箇所に出力用のボンディングパッドＯＰ１が設けられている。同様に、ＰＭＯＳｐ２とＮＭＯＳｎ２のドレインは、メタル配線層Ｍ１によるドレイン配線ＤＬＬ２で共通接続され、このドレイン配線ＤＬＬ２のトランジスタ形成領域から延伸された箇所に出力用のボンディングパッドＯＰ２が設けられている。
【００２１】
メタル配線層Ｍ１の上側には、更に図示しない絶縁層を介して第２のメタル配線層Ｍ２が形成され、このメタル配線層Ｍ２による電源配線ＶＬによって、ＰＭＯＳｐ１，ｐ２のソースが共通接続されている。電源配線ＶＬの中央部、即ちＰＭＯＳｐ１，ｐ２の境界線に対応する箇所に、電源Ｖに接続するためのボンディングパッドＶＰが設けられている。同様に、ＮＭＯＳｎ１，ｎ２のソースは、メタル配線層Ｍ２による接地配線ＧＬで共通接続され、この接地配線ＧＬの中央部、即ちＮＭＯＳｎ１，ｎ２の境界線に対応する箇所に接地Ｇに接続するためのボンディングパッドＧＰが設けられている。
【００２２】
図４は図１のＡ−Ａ線に沿う部分の断面図、図５は図１の半導体基板ＳＵＢ上に形成された出力部のトランジスタのパターンを示す平面図、図６は図１のメタル配線層Ｍ１のパターンを示す平面図、図７は図１のメタル配線層Ｍ２のパターンを示す平面図である。以下、これらの図４〜図７を用いて、図１の半導体装置のトランジスタＰ１〜Ｎ２と配線及びボンディングパッドの構造を詳細に説明する。
【００２３】
半導体基板ＳＵＢには、例えばＮ型のシリコン基板が用いられ、ＰＭＯＳｐ１，ｐ２は、このシリコン基板にＰ型イオンが注入されてドレインＤ及びソースＳが形成されている。更に、ドレインＤとソースＳの境界線上には、ゲート絶縁膜を介してゲートＧが形成されている。なお、これらのＰＭＯＳｐ１，ｐ２は、それぞれ複数の素子を並列に接続したもので、本例では図５に示すように、２行×４列のマトリクス状に配置された８個の素子で構成されている。
【００２４】
一方、ＮＭＯＳｎ１，ｎ２は、図４に断面を示すように、Ｎ型のシリコン基板にＰ型イオンを注入して設けられたＰウエル内に、Ｎ型イオンが注入されてドレインＤ及びソースＳが形成されている。その他の構成は、ＰＭＯＳｐ１，ｐ２と同様である。
【００２５】
図４に示すように、出力部のトランジスタ上に絶縁層を介して形成されたメタル配線層Ｍ１は、これらのトランジスタを構成する複数の素子を並列に接続するための配線を行うものである。また、メタル配線層Ｍ１上に絶縁層を介して形成されたメタル配線層Ｍ２は、メタル配線層Ｍ１における配線の間を接続や、外部引き出し用のボンディングパッドの形成に用いるものである。
【００２６】
メタル配線層Ｍ１は、図６に示すように、ＰＭＯＳｐ１とＮＭＯＳｎ１のドレインＤを共通接続するように配置されたドレイン配線ＤＬＬ１と、ＰＭＯＳｐ２とＮＭＯＳｎ２のドレインＤを共通接続するように配置されたドレイン配線ＤＬＬ２に加えて、各トランジスタ内のソースＳを接続するソース配線ＳＬを有している。ドレイン配線ＤＬＬ１，ＤＬＬ２はトランジスタ形成領域から外側に延伸され、その延伸された箇所で共通接続されている。一方、ソース配線ＳＬは複数に分断されており、このメタル配線層Ｍ１内での共通接続は行われていない。ドレイン配線ＤＬＬ１，ＤＬＬ２及び複数のソース配線ＳＬは、図４に示すように、絶縁層を貫通して設けられたコンタクトＣを介して、対応するトランジスタのドレインＤ及びソースＳと電気的に接続されている。
【００２７】
メタル配線層Ｍ２は、図７に示すように、ＰＭＯＳｐ１，ｐ２のソースＳ（即ち、これらのＰＭＯＳｐ１，ｐ２のソースＳに対応してメタル配線層Ｍ１に形成されたソース配線ＳＬ）を一括して覆うように配置された電源配線ＶＬと、ＮＭＯＳｎ１，ｎ２のソースＳ（即ち、これらのＮＭＯＳｎ１，ｎ２のソースＳに対応してメタル配線層Ｍ１に形成されたソース配線ＳＬ）を一括して覆うように配置された接地配線ＧＬを有している。メタル配線層Ｍ２の電源配線ＶＬと接地配線ＧＬは、図４に示すように、絶縁層を貫通して設けられたコンタクトＣを介して、対応するメタル配線層Ｍ１のソース配線ＳＬと電気的に接続されている。
【００２８】
更に、メタル配線層Ｍ２には、出力用のボンディングパッドＯＰ１，ＯＰ２と、ゲート配線Ｇ１ａ，Ｇ１ｂ，Ｇ２ａ，Ｇ２ｂが形成されている。ボンディングパッドＯＰ１，ＯＰ２は、メタル配線層Ｍ１のドレイン配線ＤＬＬ１，ＤＬＬ２において、トランジスタ形成領域から外側に延伸されて共通接続された箇所に対応するものである。ボンディングパッドＯＰ１，ＯＰ２とドレイン配線ＤＬＬ１，ＤＬＬ２は、それぞれ絶縁層を貫通して設けられたコンタクトを介して電気的に接続されている。また、ゲート配線Ｇ１ａ，Ｇ１ｂ，Ｇ２ａ，Ｇ２ｂは、それぞれＰＭＯＳｐ１，ＮＭＯＳｎ１，ＰＭＯＳｐ２，ＮＭＯＳｎ２のゲートＧを共通接続するもので、これらのゲート配線Ｇ１ａ〜Ｇ２ｂは、シリコン基板に形成されたトランジスタのゲートＧに、それぞれ絶縁層を貫通して設けられたコンタクトを介して電気的に接続されている。
【００２９】
メタル配線層Ｍ２の上には、図４に示すように、ほぼ全面的に保護用の絶縁膜が形成され、ボンディングパッドの箇所だけが表面の絶縁膜を除去されてメタル配線層Ｍ２が露出するようになっている。
【００３０】
以上のように、この実施例１の半導体装置では、増幅部１，２のＰＭＯＳｐ１，ｐ２のソースに電源Ｖを供給するための電源配線ＶＬの中央部、即ちＰＭＯＳｐ１，ｐ２の境界線に対応する箇所に、ボンディングパッドＶＰを設けている。同様に、増幅部１，２のＮＭＯＳｎ１，ｎ２のソースを接地Ｇに接続するための接地配線ＧＬの中央部、即ちＮＭＯＳｎ１，ｎ２の境界線に対応する箇所にボンディングパッドＧＰを設けている。これにより、これらのボンディングパッドＶＰ，ＧＰにボンディングワイヤを介して電源電圧を供給すると、増幅部１，２には配線抵抗による電圧降下にかかわらず、ほぼ同じ電源電圧が与えられる。従って、出力回路に流れる大電流による配線抵抗の影響が抑制され、ボンディングパッドＯＰ２からの出力特性の差が小さくなるので、これによる特性の劣化を防止することができるという利点がある。
【００３１】
更に、ボンディングパッドＶＰ，ＧＰは、隣接して形成されたＰＭＯＳｐ１，ｐ２及びＮＭＯＳｎ１，ｎ２の境界線上に設けられているので、トランジスタ形成領域の外側に延伸した電源配線ＶＬＬや接地配線ＧＬＬの端部にボンディングパッドを設けた従来の半導体装置に比べ、レイアウト面積を縮小することができるという利点がある。
【実施例２】
【００３２】
図８は、本発明の実施例２を示す半導体装置のレイアウト図で、図１中の要素と共通の要素には共通の符号が付されている。
【００３３】
この半導体装置では、縦及び横方向にトランジスタが隣接して形成された半導体基板ＳＵＢ上に、絶縁層を介してメタル配線層Ｍ１が形成され、このメタル配線層Ｍ１のドレイン配線ＤＬ１によってＰＭＯＳｐ１とＮＭＯＳｎ１のドレインが共通接続されている。ＰＭＯＳｐ１とＮＭＯＳｎ１の境界線の上部には、メタル配線層Ｍ１の上に絶縁層を介して形成されたメタル配線層Ｍ２による出力用のボンディングパッドＯＰ１が設けられている。
【００３４】
同様に、ＰＭＯＳｐ２とＮＭＯＳｎ２のドレインは、メタル配線層Ｍ１のドレイン配線ＤＬ２によって共通接続され、これらのＰＭＯＳｐ２とＮＭＯＳｎ２の境界線の上部に、メタル配線層Ｍ２による出力用のボンディングパッドＯＰ２が設けられている。そして、ドレイン配線ＤＬ１とボンディングパッドＯＰ１の間、及びドレイン配線ＤＬ２とボンディングパッドＯＰ２の間は、それぞれ絶縁層を貫通して形成されたコンタクトによって電気的に接続されている。
【００３５】
また、メタル配線層Ｍ２の電源配線ＶＬＬによってＰＭＯＳｐ１，ｐ２のソースが共通接続され、この電源配線ＶＬＬの一端がトランジスタ形成領域から外側に延伸され、その延伸された箇所に電源Ｖに接続するためのボンディングパッドＶＰが設けられている。同様に、ＮＭＯＳｎ１，ｎ２のソースは、メタル配線層Ｍ２の接地配線ＧＬＬによって共通接続され、トランジスタ形成領域から延伸された箇所に接地Ｇに接続するためのボンディングパッドＧＰが設けられている。その他の構成は、図１と同様である。
【００３６】
以上のように、この実施例２の半導体装置では、増幅部１のＰＭＯＳｐ１とＮＭＯＳｎ１のドレインを接続するドレイン配線ＤＬ１の中央部、即ちＰＭＯＳｐ１とＮＭＯＳｎ１の境界線に対応する箇所に、ボンディングパッドＯＰ１を設けている。同様に、増幅部２のＰＭＯＳｐ２とＮＭＯＳｎ２のドレインを接続するドレイン配線ＤＬ２の中央部、即ちＰＭＯＳｐ２とＮＭＯＳｎ２の境界線に対応する箇所にボンディングパッドＯＰ２を設けている。これにより、これらのボンディングパッドＯＰ１，ＯＰ２にボンディングワイヤを介して出力端子を接続すると、ドレイン配線ＤＬ１，ＤＬ２が短縮される。従って、配線抵抗による電圧降下が少なくなり、ボンディングパッドＯＰ１からの出力特性と、ボンディングパッドＯＰ２からの出力特性の差が小さくなるので、特性が向上するという利点がある。
【００３７】
更に、ボンディングパッドＯＰ１，ＯＰ２を、それぞれ隣接して形成されたトランジスタの境界線上に設けている。これにより、トランジスタ形成領域の外側に延伸したドレイン配線ＤＬＬ１，ＤＬＬ２の端部にボンディングパッドＯＰ１，ＯＰ２を設けた従来の半導体装置に比べて、レイアウト面積を縮小することができるという利点がある。
【実施例３】
【００３８】
図９は、本発明の実施例３を示す半導体装置のレイアウト図で、図１及び図８中の要素と共通の要素には共通の符号が付されている。
【００３９】
この半導体装置では、縦及び横方向にトランジスタが隣接して形成された半導体基板ＳＵＢ上に、絶縁層を介してメタル配線層Ｍ１が設けられ、このメタル配線層Ｍ１によって図８と同様のドレイン配線ＤＬ１，ＤＬ２が形成されている。更に、メタル配線層Ｍ１の上に絶縁層を介してメタル配線層Ｍ２が設けられ、このメタル配線層Ｍ２によって図１と同様の電源配線ＤＬ及び接地配線ＧＬと、図８と同様の出力用のボンディングパッドＯＰ１，ＯＰ２が形成されている。その他の構成は、図１及び図８と同様である。
【００４０】
以上のように、この実施例３の半導体装置は、実施例１と同様の電源配線ＶＬと接地配線ＧＬを有しているので、実施例１と同様に、出力回路に流れる大電流による配線抵抗の影響が抑制され、これによる特性の劣化を防止することができるという利点がある。
【００４１】
また、この実施例３の半導体装置は、実施例２と同様のドレイン配線ＤＬ１，ＤＬ２を有しているので、実施例２と同様に、配線抵抗による電圧降下が少なくなり、ボンディングパッドＯＰ１からの出力特性と、ボンディングパッドＯＰ２からの出力特性の差が小さくなって特性が向上するという利点がある。
【００４２】
更に、この実施例３の半導体装置は、ボンディングパッドＶＰ，ＧＰを、それぞれ隣接して形成されたトランジスタＰ１，Ｐ２及びＮ１，Ｎ２の境界線上に設け、ボンディングパッドＯＰ１，ＯＰ２を、それぞれ隣接して形成されたトランジスタの境界線上に設けている。これにより、レイアウト面積を更に縮小することができるという利点がある。
【００４３】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  ＰＭＯＳｐ１〜ＮＭＯＳｎ２は、それぞれ８個の素子を並列接続した構成として説明したが、並列接続する素子の数は任意である。
（ｂ）  ボンディングパッドＶＰ，ＧＰ，ＯＰ１，ＯＰ２は、２本またはそれ以上のボンディングワイヤを接続できるサイズに設定することができる。これにより、複数のボンディングワイヤを並列に接続することで、配線抵抗を減少させることができる。
（ｃ）  トランジスタ形成領域の上側に形成されたボンディングパッドＶＰ，ＧＰ，ＯＰ１，ＯＰ２にボンディングワイヤを接続するときの衝撃を緩和するために、これらのボンディングパッドを２層構造にしても良い。即ち、メタル配線層Ｍ２の上側に絶縁層を介して第３のメタル配線層によるボンディングパッドを設け、この第３のメタル配線層とメタル配線層Ｍ２のボンディングパッド間をコンタクトで電気的に接続する。これにより、第３のメタル配線層によるボンディングパッドにボンディングワイヤを接続したときの衝撃が緩和され、その下側に形成されたトランジスタ等の素子への影響を小さくすることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１を示す半導体装置のレイアウト図である。
【図２】ＢＴＬ接続のスピーカアンプの概略の回路図である。
【図３】従来のボンディングパッドの配置例を示すレイアウト図である。
【図４】図１のＡ−Ａ線に沿う部分の断面図である。
【図５】図１の半導体基板ＳＵＢ上に形成された出力部のトランジスタのパターンを示す平面図である。
【図６】図１のメタル配線層Ｍ１のパターンを示す平面図である。
【図７】図１のメタル配線層Ｍ２のパターンを示す平面図である。
【図８】本発明の実施例２を示す半導体装置のレイアウト図である。
【図９】本発明の実施例３を示す半導体装置のレイアウト図である。
【符号の説明】
【００４５】
１，２    増幅部
ＤＬ１，ＤＬ２，ＤＬＬ１，ＤＬＬ２    ドレイン配線
ＧＬ，ＧＬＬ    接地配線
ＧＰ，ＯＰ１，ＯＰ２，ＶＰ    ボンディングパッド
Ｍ１，Ｍ２    メタル配線層
ｎ１，ｎ２    ＮＭＯＳ
ｐ１，ｐ２    ＰＭＯＳ
ＳＵＢ    半導体基板
ＶＬ，ＶＬＬ    電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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