(57)【要約】【課題】  チップ面積を増大させることなく、ゲート保護用ダイオードを内部に有してなるトレンチ型パワーＭＯＳＦＥＴを提供する。【解決手段】  第１導電型の半導体基板１の上部には、第１導電型のエピタキシャル層２、第２導電型のボディ層３、第１導電型のソース拡散層７を備え、ソース拡散層７及びボディ層３を貫通しエピタキシャル層２に達するトレンチ内部に形成されるトレンチゲート電極２２を備える。トレンチゲート電極２２の上部領域とソース拡散層７の上部領域の間には、第１導電型のポリシリコン層１０と第２導電型のポリシリコン層１２とが半導体基板１と平行方向に交互に形成されており、トレンチゲート電極２２とソース拡散層７とが少なくとも二以上のポリシリコン層１０と少なくとも一以上のポリシリコン層１２とを介して接続される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の裏面側に形成されるドレイン電極と、
前記半導体基板の上部に形成される前記第１導電型のエピタキシャル層と、
前記エピタキシャル層の上部に形成される第２導電型のボディ層と、
前記ボディ層の上部に形成される前記第１導電型のソース拡散層と、
前記ソース拡散層及び前記ボディ層を貫通し前記エピタキシャル層に達するトレンチと、
前記トレンチ内部に形成されるトレンチゲート電極と、
前記ソース拡散層及び前記トレンチゲート電極の上部に形成され、前記第１導電型を示す第１領域と前記第２導電型を示す第２領域とを前記半導体基板と平行方向に交互に有してなるポリシリコン層と、を備え、
前記ポリシリコン層が、前記第１領域と前記第２領域とを介して前記ソース拡散層と前記トレンチゲート電極とを接続する構成であることを特徴とするトレンチ型パワーＭＯＳＦＥＴ。
【請求項２】
前記ソース拡散層と前記トレンチゲート電極とを接続する構成において、前記ソース拡散層と前記トレンチゲート電極との間には前記第１領域と前記第２領域との界面が少なくとも２以上存在する構成であることを特徴とする請求項１に記載のトレンチ型パワーＭＯＳＦＥＴ。
【請求項３】
前記ポリシリコン層が、前記ソース拡散層と接触する領域、及び前記トレンチゲート電極と接触する領域が前記第１領域であることを特徴とする請求項２に記載のトレンチ型パワーＭＯＳＦＥＴ。
【請求項４】
請求項１又は請求項２に記載のトレンチ型パワーＭＯＳＦＥＴの製造方法であって、  第１導電型の半導体基板の上部に前記第１導電型の半導体層をエピタキシャル成長させることで前記エピタキシャル層を形成する第１工程と、
前記第１工程終了後、前記エピタキシャル層の表面に対して前記第２導電型のイオン注入を行うことで前記ボディ層を形成する第２工程と、
前記第２工程終了後、前記ボディ層を貫通し前記エピタキシャル層に達する前記トレンチを形成する第３工程と、
前記第３工程終了後、層間絶縁膜を全面に堆積した後、前記トレンチ内部に導電性材料を堆積することで前記トレンチゲート電極を形成する第４工程と、
前記第４工程終了後、前記ボディ層の上面に前記第１導電型のイオン注入を行うことで前記ソース拡散層を形成する第５工程と、
前記第５工程終了後、前記トレンチゲート電極上部の一部領域及び前記ソース拡散層上部の一部領域に形成されている前記層間絶縁膜を除去して当該領域を開口した後、全面にポリシリコン層を堆積する第６工程と、
前記第６工程終了後、前記トレンチゲート電極上部と前記ソース拡散層上部との間の領域内における一又は隣接しない二以上の小領域に対して、当該小領域の上部を第１フォトレジスト膜でマスクすると共に、当該第１フォトレジスト膜でマスクされていない前記ポリシリコン層に対して前記第１導電型のイオン注入を行うことで前記第１領域を形成する第７工程と、
前記第７工程終了後、前記第１フォトレジスト膜を剥離すると共に、前記第１フォトレジスト膜でマスクされた領域以外の領域を第２フォトレジスト膜でマスクすると共に、当該第２フォトレジスト膜でマスクされていない前記ポリシリコン層に対して前記第２導電型のイオン注入を行うことで前記第２領域を形成する第８工程と、
前記第８工程終了後、前記半導体基板の裏面側に導電性材料を堆積することで前記ドレイン電極を形成する第９工程と、を有することを特徴とするトレンチ型パワーＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型パワーＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴは、例えば、家庭用電気機器や自動車のモータの電力変換や電力制御等、幅広い用途に使われているパワーデバイスであり、年々、高速スイッチング、低オン抵抗化など性能向上が求められている。又、パワーＭＯＳＦＥＴを大別すると、縦型と横型の２種類があり、その中でもトレンチ構造を用いた縦型のパワーＭＯＳＦＥＴは高耐圧化、大電流化、低オン抵抗化に適した構造であり、スイッチング素子として極めて有用である。
【０００３】
ところで、パワーＭＯＳＦＥＴのゲート電極は、低損失を実現すべく薄い絶縁膜によって絶縁されているため、ゲート電極に静電気等の過電圧が印加された場合、当該絶縁膜が絶縁破壊を起こし、これによってパワーＭＯＳＦＥＴが初期の出力特性を満足できなくなるという問題がある。
【０００４】
このため、従来より、ゲート電極を保護すべく、ゲート・ソース間にゲート保護用のダイオードを付加し、このダイオードを介してゲート・ソース間を接続する構成が利用されている。尚、このとき、ノイズ等によってダイオードが誤動作することがないよう、２以上のダイオードを逆接続した状態でゲート・ソース間に配されるのが通例である（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】山崎浩著、「パワーＭＯＳＦＥＴの応用技術」、第２版、日刊工業新聞社、２００３年２月、ｐ．１４７−１４９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のゲート保護用のダイオードは、静電気等の過電圧印加に対する耐性向上の目的においては、パワーＭＯＳＦＥＴ素子の近くに形成することが好ましい。しかしながら、実際にはチップ周辺部やゲート引き出し用電極の下に上記ゲート保護用のダイオードを形成することとなり、チップ面積が増大化してしまうという問題があった、
【０００７】
本発明は、上記の問題点に鑑み、チップ面積を増大させることなく、ゲート保護用ダイオードを内部に有してなるトレンチ型パワーＭＯＳＦＥＴ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係るトレンチ型パワーＭＯＳＦＥＴは、第１導電型の半導体基板と、前記半導体基板の裏面側に形成されるドレイン電極と、前記半導体基板の上部に形成される前記第１導電型のエピタキシャル層と、前記エピタキシャル層の上部に形成される第２導電型のボディ層と、前記ボディ層の上部に形成される前記第１導電型のソース拡散層と、前記ソース拡散層及び前記ボディ層を貫通し前記エピタキシャル層に達するトレンチと、前記トレンチ内部に形成されるトレンチゲート電極と、前記ソース拡散層及び前記トレンチゲート電極の上部に形成され、前記第１導電型を示す第１領域と前記第２導電型を示す第２領域とを前記半導体基板と平行方向に交互に有してなるポリシリコン層と、を備え、前記ポリシリコン層が、前記第１領域と前記第２領域とを介して前記ソース拡散層と前記トレンチゲート電極とを接続する構成であることを第１の特徴とする。
【０００９】
本発明に係るトレンチ型パワーＭＯＳＦＥＴの上記第１の特徴構成によれば、ソース拡散層とトレンチゲート電極の上部領域に形成されるポリシリコン層内において、第１領域と第２領域で構成されるダイオード領域が形成され、当該ダイオード領域を介してソース拡散層とトレンチゲート電極とが接続される構成である。従って、トレンチゲート電極とソース拡散層とが逆方向接続のダイオード領域を有するポリシリコン層によって接続される構成とすることで、通常使用時には、ソース端子とゲート端子との間には電流が流れることはなく、過電圧が印加された場合にのみ、ソース端子とゲート端子との間に電流を流してトレンチゲート電極の印加電圧を低下させることができる。又、当該ダイオード領域は、ソース拡散層の上部領域とトレンチゲート電極の上部領域との間に形成されるポリシリコン層によって形成されるため、ダイオード構成領域をＭＯＳＦＥＴ構成領域の周辺部に確保する必要がない。即ち、チップ面積を増大させることなくゲート保護用ダイオードを備えることが可能となる。
【００１０】
又、本発明に係るトレンチ型パワーＭＯＳＦＥＴは、上記第１の特徴構成に加えて、前記ソース拡散層と前記トレンチゲート電極とを接続する構成において、前記ソース拡散層と前記トレンチゲート電極との間には前記第１領域と前記第２領域との界面が少なくとも２以上存在する構成であることを第２の特徴とする。
【００１１】
本発明に係るトレンチ型パワーＭＯＳＦＥＴの上記第２の特徴構成によれば、特に、第１領域と第２領域との界面が少なくとも２以上存在する構成であるため、必ずソース拡散層とトレンチゲート電極との間には逆方向接続を構成するダイオード領域が存在する。従って、通常使用時には、ソース端子とゲート端子との間には電流が流れることはなく、過電圧が印加された場合にのみ、ソース端子とゲート端子との間に電流を流してトレンチゲート電極の印加電圧を低下させることができる。又、当該ダイオード領域は、ソース拡散層の上部領域とトレンチゲート電極の上部領域との間に形成されるポリシリコン層によって形成されるため、ダイオード構成領域をＭＯＳＦＥＴ構成領域の周辺部に確保する必要がない。即ち、チップ面積を増大させることなくゲート保護用ダイオードを備えることが可能となる。
【００１２】
又、本発明に係るトレンチ型パワーＭＯＳＦＥＴは、上記第２の特徴構成に加えて、前記ポリシリコン層が、前記ソース拡散層と接触する領域、及び前記トレンチゲート電極と接触する領域が前記第１領域であることを第３の特徴とする。
【００１３】
又、上記目的を達成するための本発明に係るトレンチ型パワーＭＯＳＦＥＴの製造方法は、上記第１又は第２の特徴構成を有するトレンチ型パワーＭＯＳＦＥＴの製造方法であって、第１導電型の半導体基板の上部に前記第１導電型の半導体層をエピタキシャル成長させることで前記エピタキシャル層を形成する第１工程と、前記第１工程終了後、前記エピタキシャル層の表面に対して前記第２導電型のイオン注入を行うことで前記ボディ層を形成する第２工程と、前記第２工程終了後、前記ボディ層を貫通し前記エピタキシャル層に達する前記トレンチを形成する第３工程と、前記第３工程終了後、層間絶縁膜を全面に堆積した後、前記トレンチ内部に導電性材料を堆積することで前記トレンチゲート電極を形成する第４工程と、前記第４工程終了後、前記ボディ層の上面に前記第１導電型のイオン注入を行うことで前記ソース拡散層を形成する第５工程と、前記第５工程終了後、前記トレンチゲート電極上部の一部領域及び前記ソース拡散層上部の一部領域に形成されている前記層間絶縁膜を除去して当該領域を開口した後、全面にポリシリコン層を堆積する第６工程と、前記第６工程終了後、前記トレンチゲート電極上部と前記ソース拡散層上部との間の領域内における一又は隣接しない二以上の小領域に対して、当該小領域の上部を第１フォトレジスト膜でマスクすると共に、当該第１フォトレジスト膜でマスクされていない前記ポリシリコン層に対して前記第１導電型のイオン注入を行うことで前記第１領域を形成する第７工程と、前記第７工程終了後、前記第１フォトレジスト膜を剥離すると共に、前記第１フォトレジスト膜でマスクされた領域以外の領域を第２フォトレジスト膜でマスクすると共に、当該第２フォトレジスト膜でマスクされていない前記ポリシリコン層に対して前記第２導電型のイオン注入を行うことで前記第２領域を形成する第８工程と、前記第８工程終了後、前記半導体基板の裏面側に導電性材料を堆積することで前記ドレイン電極を形成する第９工程と、を有することを特徴とする。
【００１４】
本発明に係るトレンチ型パワーＭＯＳＦＥＴの製造方法の上記特徴によれば、チップ面積を増大することなくゲート保護用ダイオードを内部に備えるトレンチ型パワーＭＯＳＦＥＴを製造することが可能となる。又、製造の際に別途新たな技術を必要とせず、通常のフォトリソグラフィ技術、エッチング技術、及びイオン注入技術を利用することで上記トレンチ型パワーＭＯＳＦＥＴを製造することが可能である。
【発明の効果】
【００１５】
本発明のトレンチ型パワーＭＯＳＦＥＴの構成によれば、ソース拡散層とトレンチゲート電極の上部領域に形成されるポリシリコン層内において、第１領域と第２領域で構成されるダイオード領域が複数形成され、当該ダイオード領域を介してソース拡散層とトレンチゲート電極とが接続される構成である。特に、第１領域と第２領域との界面が少なくとも２以上存在する構成であるため、必ずソース拡散層とトレンチゲート電極との間には逆方向接続を構成するダイオード領域が存在する。従って、通常使用時には、ソース端子とゲート端子との間には電流が流れることはなく、過電圧が印加された場合にのみ、ソース端子とゲート端子との間に電流を流してトレンチゲート電極の印加電圧を低下させることができる。又、当該ダイオード領域は、ソース拡散層の上部領域とトレンチゲート電極の上部領域との間に形成されるポリシリコン層によって形成されるため、ダイオード構成領域をＭＯＳＦＥＴ構成領域の周辺部に確保する必要がない。即ち、チップ面積を増大させることなくゲート保護用ダイオードを備えることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下において、本発明に係るトレンチ型パワーＭＯＳＦＥＴ（以下、適宜「本発明装置」と呼称する）及びその製造方法（以下、適宜「本発明方法」と呼称する）の実施形態について図１〜図５の各図を参照して説明する。図１及び図２は、本発明方法によって本発明装置を製造する際の製造工程順に示した概略断面図であり、図１（ａ）〜図１（ｈ）、及び図２（ａ）〜図２（ｆ）によって各工程順に示されている（紙面の都合上、２図面に分かれている）。又、図３及び図４は、本発明方法に係る製造工程をフローチャートにしたものであり（紙面の都合上、２図面に分かれている）、以下の文中の各ステップは図３或いは図４に示されるフローチャートの各ステップを表すものとする。
【００１７】
尚、図１及び図２に示される各概略構造図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。
【００１８】
まず、図１（ａ）に示すような、抵抗率が０．００５Ω・ｃｍ〜０．０１Ω・ｃｍの範囲内となるようにＰ型不純物がドープされた厚み５００μｍ〜６００μｍ程度の半導体基板１（Ｓｉ基板として良い）の表面に対し、エピタキシャル成長させることで、図１（ｂ）に示すように基板１よりもドープ濃度が低いＰ−型エピタキシャル層２を形成する（ステップ＃１）。次に、図１（ｃ）に示すように、表面において５×１０１６〜７×１０１７〔ａｔｏｍｓ／ｃｍ３〕程度のドープ濃度となるようにＮ型不純物を構成するイオン（例えばリンイオン）４を注入し、Ｎ型のボディ層３を形成する（ステップ＃２）。このとき、Ｎ型のボディ層３とＰ−型エピタキシャル層２との界面で形成されるＰＮ接合の深さ位置が、製造する本発明装置の電気的特性に応じて設計される所定の深さ位置（例えば本発明装置を４０Ｖで作動させる場合には２．５μｍ〜３μｍの範囲内）となるように、イオン注入エネルギが設定されるものとする。
【００１９】
次に、図１（ｄ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いてＮ型ボディ層３を貫通しＰ−型エピタキシャル層２に達するトレンチ２１を形成する（ステップ＃３）。
【００２０】
次に、図１（ｅ）に示すように、露出表面の全体を酸化することでゲート絶縁膜５を全面に堆積する（ステップ＃４）。このとき堆積されるゲート絶縁膜５の膜厚は、製造する本発明装置の電気的特性に応じ、本発明装置が必要とする絶縁耐圧に応じて設定される（例えば４０Ｖ程度の耐圧を維持するためには膜厚が４０ｎｍ程度となるようにゲート絶縁膜５を堆積する）。
【００２１】
次に、図１（ｆ）に示すように、トレンチ２１の内部を充填するように全面に導電性材料（以下ではポリシリコンとする）６を堆積する（ステップ＃５）。その後、図１（ｇ）に示すように、ポリシリコン６に対してエッチバックを施すことでトレンチ２１の内部に前記ポリシリコン６が充填されて構成されるトレンチゲート電極２２を形成する（ステップ＃６）。このとき、トレンチ２１の内部以外の領域に堆積されたポリシリコン６を完全に除去するものとして良い。
【００２２】
次に、図１（ｈ）に示すように、トレンチゲート電極２２の上部領域をマスクした後、マスクされていない領域に対してＰ型不純物を構成するイオン（例えばホウ素イオン）を注入することで、Ｐ型の不純物が含有されるＰ＋型ソース拡散層７を形成する（ステップ＃７）。このとき、ソース拡散層７に含有されるＰ型不純物濃度が１×１０２０〔ａｔｏｍｓ／ｃｍ３〕程度の高濃度となるように、ドーズ量を設定してイオン注入を行う。
【００２３】
次に、図２（ａ）に示すように、層間絶縁膜８をＣＶＤ法により全面に堆積する（ステップ＃８）。その後、図２（ｂ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、トレンチ電極２２上部の一部領域、及びソース拡散層７の上部の一部領域を開口し、開口部２３及び開口部２４を夫々形成する（ステップ＃９）。
【００２４】
次に、図２（ｃ）に示すように、開口部２３及び開口部２４の内部が充填されるように全面にポリシリコン層９を膜厚２００ｎｍ〜４００ｎｍ程度堆積する（ステップ＃１０）。
【００２５】
次に、図２（ｄ）に示すように、所定のマスクパターンで構成される第１フォトレジスト膜１１によって、トレンチゲート電極２２の上部領域とソース拡散層７の上部領域との間の領域内における一又は不連続な二以上の小領域をマスクした後、マスクされていない領域内に形成されているポリシリコン層９に対してＰ型不純物を構成するイオン（例えばホウ素イオン）を注入し、Ｐ＋型ポリシリコン層１０を形成する（ステップ＃１１）。このとき、ポリシリコン層１０に含有されるＰ型不純物濃度が３×１０１９〜３×１０２０〔ａｔｏｍｓ／ｃｍ３〕程度の高濃度となるように、ドーズ量を設定してイオン注入を行う。又、第１フォトレジスト膜１１でマスクされている領域内に形成されているポリシリコン層９は、ホウ素イオンがドープされていない。
【００２６】
次に、図２（ｅ）に示すように、前記第１フォトレジスト膜１１を剥離した後、ステップ＃１１によってＰ＋型ポリシリコン層１０が形成された領域（以下、「第１領域」と称する）がマスク対象領域となるようなマスクパターンで構成された第２フォトレジスト膜１３によってマスクした後、当該第２フォトレジスト膜１３によってマスクされていない前記第２領域内に形成されているポリシリコン層９に対してＮ型不純物を構成するイオン（例えばリンイオン）を注入し、Ｎ＋型ポリシリコン層１２を形成する（ステップ＃１２）。このとき、ポリシリコン層１２に含有されるＮ型不純物濃度が３×１０１９〜３×１０２０〔ａｔｏｍｓ／ｃｍ３〕程度の高濃度となるように、ドーズ量を設定してイオン注入を行う。これによって、ステップ＃１０で堆積されたポリシリコン層９は、Ｐ＋型ポリシリコン層１０が形成される第１領域と、Ｎ＋型ポリシリコン層１２が形成される領域（以下、「第２領域」と称する）とで構成されることとなる。
【００２７】
従って、図２（ｅ）に示すように、トレンチゲート電極２２の上部に位置する領域と、ソース拡散層７の上部に位置する領域との間には、前記第１領域と前記第２領域とが半導体基板１と平行方向に交互に形成される。そして、トレンチゲート電極２２とソース拡散層７とが少なくとも二以上の第１領域と少なくとも一以上の第２領域とを介して接続される構成となる（図２（ｅ）ではトレンチゲート電極２２とソース拡散層７とが三の第１領域と二の第２領域を介して接続されている）。
【００２８】
その後、図２（ｆ）に示すように、第２フォトレジスト膜１３を剥離した後、層間絶縁膜１４、導電性材料（ソース電極用金属膜）１５を順次堆積し、コンタクトを形成してソース電極端子Ｓ及びゲート電極端子Ｇを構成する。又、ウェハの裏面を研磨した後、裏面側に導電性材料（ドレイン電極用金属膜）１６を構成する。このようにステップ＃１〜ステップ＃１３の各ステップを経ることで、本発明装置が製造される。
【００２９】
このようにして製造された本発明装置は、トレンチゲート電極２２とソース拡散層７とが、二以上のＰ＋型ポリシリコン層（第１領域）１０及び一以上のＮ＋型ポリシリコン層（第２領域）１２によって接続される構成である。言い換えれば、トレンチゲート電極２２とソース拡散層７とを接続するポリシリコン層には、少なくとも二以上のＰＮ接合の界面が含まれるように構成される。従って、トレンチゲート電極２２とソース拡散層７との間には、逆方向に接続されたダイオード領域が一以上存在する構成となる。例えば、図２（ｆ）に示す領域２５においてＰＮ接合とＮＰ接合が交互に複数構成されていることが分かる。即ち、本発明装置は図５に示されるような等価回路で表現することができる。
【００３０】
図５は、本発明装置を等価的に表現した等価回路図である。図２（ｆ）に図示したように、本発明装置に係るゲート電極端子Ｇとソース電極端子Ｓとは、両端子間に複数のＰＮ接合とＮＰ接合が交互に構成されるダイオード領域２５を介在して接続される構成である。従って、通常使用時には、ソース端子Ｓとゲート端子Ｇとの間には当該ダイオード領域２５を介して電流が流れることはなく、過電圧が印加された場合にのみ、ソース端子Ｓとゲート端子Ｇとの間に電流を流してトレンチゲート電極の印加電圧を低下させることができ、これによってトレンチゲート電極に対する過電圧印加を回避することができる。
【００３１】
本発明装置によれば、ゲート電極を保護するためのダイオード領域２５をトレンチゲート電極２２の上部領域とソース拡散層７の上部領域との間の領域内に構成することができるため、ＭＯＳＦＥＴを形成する領域内にゲート保護用ダイオードを構成することができる。即ち、従来のように、ゲート保護用ダイオードを形成するための領域をＭＯＳＦＥＴ形成領域の外部に別途設ける必要がなく、これによってチップ面積の縮小化を図ることができる。
【００３２】
又、上述した本発明方法によれば、フォトリソグラフィ技術、エッチング技術、イオン注入技術等の通常の技術を用いることにより、複雑な工程を経ることなく、ＭＯＳＦＥＴ形成領域の内部にゲート保護用ダイオードが形成されるトレンチ型パワーＭＯＳＦＥＴを製造することができる。
【００３３】
尚、上述の実施形態では、本発明装置としてＰチャネル型パワーＭＯＳＦＥＴを製造する場合を例に挙げて説明を行ったが、Ｎチャネル型パワーＭＯＳＦＥＴを製造する場合においても、各工程において含有する不純物の極性を逆にすることで同様の方法により製造が可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る製造方法によって本発明に係るトレンチ型パワーＭＯＳＦＥＴを製造する際の製造工程順に示した概略断面図
【図２】本発明に係る製造方法によって本発明に係るトレンチ型パワーＭＯＳＦＥＴを製造する際の製造工程順に示した概略断面図
【図３】本発明方法によって本発明に係るトレンチ型パワーＭＯＳＦＥＴを製造する際の製造工程を示すフローチャート
【図４】本発明方法によって本発明に係るトレンチ型パワーＭＯＳＦＥＴを製造する際の製造工程を示すフローチャート
【図５】本発明に係るトレンチ型パワーＭＯＳＦＥＴの等価回路
【符号の説明】
【００３５】
１：    半導体基板
２：    エピタキシャル層
３：    ボディ層
４：    リンイオン
５：    ゲート絶縁膜
６：    導電性材料（ポリシリコン）
７：    ソース拡散層
８：    層間絶縁膜
９：    ポリシリコン層
１０：    Ｐ＋型ポリシリコン層
１１：    第１フォトレジジスと膜
１２：    Ｎ＋型ポリシリコン層
１３：    第２フォトレジスト膜
１４：    層間絶縁膜
１５：    導電性材料（ソース電極用金属膜）
１６：    導電性材料（ドレイン電極用金属膜）
２１：    トレンチ
２２：    トレンチゲート電極
２３：    開口部
２４：    開口部
２５：    ダイオード領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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