(57)【要約】【課題】従来に比べて工程数の削減を実現しながら、トレンチ埋め込み能力を向上させることを目的とする。【解決手段】トレンチ１２上部にのみ第１のシリコン酸化膜１３を形成した状態で、Ｏ３−ＴＥＯＳ−ＣＶＤ法により第２のシリコン酸化膜１４を形成してトレンチ１２埋め込みを行うことにより、容易な方法でトレンチ１２内に成膜速度の異なる下地層を形成することができるため、工程を削減しながら、トレンチ１２埋め込み能力を向上させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁物が埋め込まれたトレンチにより素子分離を行う半導体装置の製造方法であって、
前記絶縁物が埋め込まれたトレンチを形成する際に、
半導体基板の素子分離領域にトレンチを形成する工程と、
前記トレンチの内部表面全面に第１の絶縁膜を形成する工程と、
前記トレンチ内部表面上部に形成された前記第１の絶縁膜を残して前記トレンチ下部に形成された前記第１の絶縁膜のみを除去する工程と、
前記トレンチ内を含む前記半導体基板全面に前記第１の絶縁膜上よりも前記半導体基板上の方が成長速度の速い方法で第２の絶縁膜を形成する工程と、
前記トレンチよりも上部に位置する前記第２の絶縁膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板がシリコン基板であり、前記第１の絶縁膜および前記第２の絶縁膜を形成する方法がシリコンの熱酸化であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜を形成する際に、テトラエトキシシランとオゾンを原料とした熱ＣＶＤ法を用いることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項４】
前記トレンチの下部領域に内向きの傾斜を持たせ、前記トレンチ下部に形成された前記第１の絶縁膜のみを除去する際に、垂直成分のエッチング量の多い異方性を持つ条件で前記第１の絶縁膜をエッチングすることを特徴とする請求項１または請求項２または請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜が除去される前記トレンチ下部が、前記トレンチの深さの２割〜７割の深さの部分であることを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
絶縁物が埋め込まれたトレンチにより素子分離を行う半導体装置であって、
前記絶縁物が埋め込まれたトレンチが、
半導体基板に形成されたトレンチと、
前記トレンチの側壁上部に形成される第１の絶縁膜と、
前記トレンチを充填するように形成される第２の絶縁膜と
を有することを特徴とする半導体装置。
【請求項７】
前記第１の絶縁膜は前記トレンチの側壁上部３割〜８割に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記トレンチの側壁上部は前記トレンチの側壁下部よりも傾斜が大きいことを特徴とする請求項６または請求項７のいずれかに記載の半導体装置。
【請求項９】
前記第１の絶縁膜および前記第２の絶縁膜がシリコン酸化膜であることを特徴とする請求項６または請求項７または請求項８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチによって素子分離を行う半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化・高速化に伴い、半導体装置のサイズの縮小化が進んでいる。半導体装置の微細化・高速化に伴い、半導体装置（例えば、ＭＯＳＦＥＴトランジスタ）の縮小化が進み、素子分離の最小線幅やピッチサイズの縮小に対する要求が高まっている。このような微細化の要求に適した素子分離方法として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が開発されている。これは、素子と素子との間にトレンチを形成したうえで、形成したトレンチを絶縁物で埋め込むものである。
【０００３】
ＳＴＩ構造においては、半導体装置の微細化が進むにつれて、トレンチのアスペクト比（溝深さ／最小溝幅）が大きくなってきており、このような微細でアスペクト比の大きなトレンチを確実に絶縁物で充填する技術が求められている。
【０００４】
このような要求に応えることができる絶縁物の充填法として、Ｏ３（オゾン）とＴＥＯＳ（テトラエチルオルソシリケート）を原料にした熱ＣＶＤ（化学気相成長）法である、Ｏ３−ＴＥＯＳ−ＣＶＤ法が用いられている。Ｏ３−ＴＥＯＳ−ＣＶＤ法は充填の均一性（微細な構造の隅々まで充填できるか否かの性能）において、他の充填法（例えば、プラズマＣＶＤ法）より優れているため、微細でアスペクト比の大きいトレンチに絶縁物を充填する方法として適している。しかしながら、Ｏ３−ＴＥＯＳ−ＣＶＤ法により形成されるＳＴＩ構造にも、トレンチの微細化がさらに進むにつれて、充填するシリコン酸化物の内部にボイドが発生して絶縁物の充填が不確実になり、このことが半導体装置の特性を劣化させる原因になるという問題が発生するようになった。
【０００５】
この埋め込み不良を改善するために、Ｏ３−ＴＥＯＳ−ＣＶＤ法の特徴である成膜速度の下地差による選択性を利用したトレンチ埋め込みが試みられるようになった。
以下、図３，図４を用いて従来の半導体装置の製造方法および半導体装置について説明する。
【０００６】
図３は半導体装置の製造方法におけるトレンチ埋め込み工程を示すフロー図であり、図３（ａ）は従来の半導体装置の製造方法におけるトレンチ埋め込み工程を示すフロー図である。図４は従来の半導体装置の製造方法におけるトレンチ埋め込み工程を示す工程断面図であり、従来のＯ３−ＴＥＯＳ−ＣＶＤ法の特徴である成膜速度の下地差による選択性を利用してトレンチ埋め込みを行う半導体装置の製造方法を示す。
【０００７】
まず、図４（ａ）に示すように、半導体基板１上に８００〜１０００℃程度の熱酸化処理によって１０〜２０ｎｍ程度の膜厚の第１のシリコン酸化膜２を形成する（図３（ａ）ステップ１）。そして、第１のシリコン酸化膜２の上層に、減圧ＣＶＤ法等の手法により、１００〜３００ｎｍ程度の膜厚のシリコン窒化膜３を形成する（図３（ａ）ステップ２）。
【０００８】
さらに、図４（ｂ）に示すように、シリコン窒化膜３上にフォトリソグラフィー技術を用いて、設計に応じたレジストパターン（図示省略）を形成し、その後ドライエッチング技術を用いてシリコン窒化膜３、第１のシリコン酸化膜２、および半導体基板１をエッチングすることで半導体基板１にトレンチ４を形成する（図３（ａ）ステップ３）。トレンチ４を形成したのちレジストパターンを除去する。
【０００９】
次に、図４（ｃ）に示すように、半導体基板１に対して、８００〜１０００℃程度の熱処理を施すことにより、トレンチ４の内面に第２のシリコン酸化膜５を１０〜２０ｎｍ程度の膜厚で形成する（図３（ａ）ステップ４）。
【００１０】
次に、図４（ｄ）に示すように、第２のシリコン酸化膜５を形成後の半導体基板１に対して、プラズマ―窒素処理したうえで（図３（ａ）ステップ５）、Ｏ３−ＴＥＯＳ−ＣＶＤ法により、半導体基板１の表面、すなわち、シリコン窒化膜３の表面、およびトレンチ４の内面に、第３のシリコン酸化膜６を１０ｎｍ〜１００ｎｍ程度の膜厚に形成する（図３（ａ）ステップ６）。
【００１１】
このとき、Ｏ３−ＴＥＯＳ−ＣＶＤ法の特徴として下地依存性があり、シリコン窒化膜３上に形成される第３のシリコン酸化膜６よりトレンチ４内部の第２のシリコン酸化膜５上に形成される第３のシリコン酸化膜６の方が成長速度が早くなる。さらには、このようなＣＶＤ法処理を行う前に、半導体基板１をプラズマ―窒素処理することで、その下地依存性が促進される。そのため、このようにして形成される第３のシリコン酸化膜６では、シリコン窒化膜３上に形成される第３のシリコン酸化膜６の膜厚よりトレンチ４内部に形成される第３のシリコン酸化膜６の膜厚の方が厚くなる。
【００１２】
このようにして第３のシリコン酸化膜６を形成したのち、図４（ｅ）に示すように、弗酸等の溶液を用いて、第３のシリコン酸化膜６を部分的に除去する。すなわち、シリコン窒化膜３の側壁部分に堆積された第３のシリコン酸化膜６の膜厚分だけ第３のシリコン酸化膜６を除去する。このとき、第３のシリコン酸化膜６の膜厚は、上述したように、シリコン窒化膜３上の部位よりトレンチ４内部の方が厚くなっている。そのため、第３のシリコン酸化膜６を、シリコン窒化膜３の側壁部分に堆積された膜厚分だけ除去すると、シリコン窒化膜３の側壁部分に堆積された第３のシリコン酸化膜６とトレンチ４底部に堆積された第３のシリコン酸化膜６だけが選択的に完全に除去され、トレンチ４の内壁には、第３のシリコン酸化膜６が残存することになる。このようにしてトレンチ４内に残存する第３のシリコン酸化膜６がサイドウォール７となる（図３（ａ）ステップ７）。
【００１３】
次に、図４（ｆ）に示すように、半導体基板１に対して、プラズマ―窒素処理を施したのち（図３（ａ）ステップ８）、Ｏ３−ＴＥＯＳ−ＣＶＤ法により、半導体基板１の表面、すなわち、シリコン窒化膜３の表面、およびトレンチ４の内面に、シリコン酸化物充填層８を形成して、トレンチ４をこのシリコン酸化物充填層８により充填する（図３（ａ）ステップ９）。
【００１４】
このとき、Ｏ３−ＴＥＯＳ−ＣＶＤ法には下地依存性があるために、シリコン窒化膜３上に形成されるシリコン酸化物充填層８より第３のシリコン酸化膜６からなるサイドウォール７上に形成されるシリコン酸化物充填層８の方がその成長速度が早くなる。さらには、このようなＣＶＤ法処理を行う前に半導体基板１をプラズマ―窒素処理することで、その下地依存性が促進される。そのため、この方法により形成されるシリコン酸化物充填層８では、シリコン窒化膜３の側壁上での堆積速度が、その下層側にあるトレンチ４（サイドウォール７）上での堆積速度より遅くなる結果、シリコン窒化膜３の側壁での充填が完了する前に、トレンチ４での充填が完了するため、トレンチ４内のシリコン酸化物充填層８にボイドが発生することがなくなり、良好な段差被覆特性を得ることが出来る。
【００１５】
最後に、半導体基板１上に形成されている、シリコン酸化物充填層８，シリコン窒化膜３，第１のシリコン酸化膜２を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等により除去することにより（図３（ａ）ステップ１０）、図４（ｇ）に示す半導体装置の素子分離構造の形成が完了する（例えば、特許文献１参照）。
【特許文献１】特開平１１―２６５９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来の半導体装置の製造方法では、Ｏ３−ＴＥＯＳ−ＣＶＤ法の特徴である成膜速度の下地差による選択性を利用したトレンチ埋め込みを行う為に、図３に示すように、トレンチ形成を行ったあと、トレンチ内部をシリコン酸化膜で充填するまでに、半導体基板酸化，トレンチ内面窒化（プラズマ窒化），シリコン酸化膜形成（Ｏ３−ＴＥＯＳ−ＣＶＤ法），サイドウォール形成（シリコン酸化膜ウェットエッチ），トレンチ内面窒化（プラズマ窒化）の５工程が必要とされる。従来の半導体装置の製造方法ではトレンチ埋め込み能力の向上はもたらされるものの、このような工程数の増加は半導体装置の製造においてはコストの増大をもたらすという問題を有していた。
【００１７】
そこで本発明は、Ｏ３−ＴＥＯＳ−ＣＶＤ法の特徴である成膜速度の下地差による選択性を利用してトレンチ埋め込み能力を向上させると同時に、従来の半導体装置の製造方法に比べ工程数の削減を実現できる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の半導体装置の製造方法は、絶縁物が埋め込まれたトレンチにより素子分離を行う半導体装置の製造方法であって、前記絶縁物が埋め込まれたトレンチを形成する際に、半導体基板の素子分離領域にトレンチを形成する工程と、前記トレンチの内部表面全面に第１の絶縁膜を形成する工程と、前記トレンチ内部表面上部に形成された前記第１の絶縁膜を残して前記トレンチ下部に形成された前記第１の絶縁膜のみを除去する工程と、前記トレンチ内を含む前記半導体基板全面に前記第１の絶縁膜上よりも前記半導体基板上の方が成長速度の速い方法で第２の絶縁膜を形成する工程と、前記トレンチよりも上部に位置する前記第２の絶縁膜を除去する工程とを有することを特徴とする。
【００１９】
また、前記半導体基板がシリコン基板であり、前記第１の絶縁膜および前記第２の絶縁膜を形成する方法がシリコンの熱酸化であることを特徴とする。
また、前記第２の絶縁膜を形成する際に、テトラエトキシシランとオゾンを原料とした熱ＣＶＤ法を用いることを特徴とする。
【００２０】
また、前記トレンチの下部領域に内向きの傾斜を持たせ、前記トレンチ下部に形成された前記第１の絶縁膜のみを除去する際に、垂直成分のエッチング量の多い異方性を持つ条件で前記第１の絶縁膜をエッチングすることを特徴とする。
【００２１】
また、前記第１の絶縁膜が除去される前記トレンチ下部が、前記トレンチの深さの２割〜７割の深さの部分であることを特徴とする。
本発明の半導体装置は、絶縁物が埋め込まれたトレンチにより素子分離を行う半導体装置であって、前記絶縁物が埋め込まれたトレンチが、半導体基板に形成されたトレンチと、前記トレンチの側壁上部に形成される第１の絶縁膜と、前記トレンチを充填するように形成される第２の絶縁膜とを有することを特徴とする。
【００２２】
また、前記第１の絶縁膜は前記トレンチの側壁上部３割〜８割に形成されていることを特徴とする。
また、前記トレンチの側壁上部は前記トレンチの側壁下部よりも傾斜が大きいことを特徴とする。
【００２３】
また、前記第１の絶縁膜および前記第２の絶縁膜がシリコン酸化膜であることを特徴とする。
以上により、工程を削減しながら、トレンチ埋め込み能力を向上させることができる。
【発明の効果】
【００２４】
以上のように、トレンチ上部にのみ酸化膜を形成した状態で、Ｏ３−ＴＥＯＳ−ＣＶＤ法により酸化膜を形成してトレンチ埋め込みを行うことにより、容易な方法でトレンチ内に成膜速度の異なる下地層を形成することができるため、工程を削減しながら、トレンチ埋め込み能力を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
まず、本発明の半導体装置の構造について、図１を参照しながら説明する。
図１は本発明の半導体装置におけるトレンチの構造を示す図である。
図１に示すように、半導体基板１１には深さ３００ｎｍのトレンチ１２が形成されている。トレンチ１２の上部から１５０ｎｍまでの内壁部分には半導体基板１１を熱酸化して形成した膜厚１０ｎｍの第１のシリコン酸化膜１３が形成されている。また、トレンチ１２の内部は、例えばＯ３−ＴＥＯＳ−ＣＶＤ法等の第１のシリコン酸化膜１３上よりも半導体基板１１上の方が成長速度の速い方法により形成された第２のシリコン酸化膜１４が充填されている。ここで、第１のシリコン酸化膜１３および第２のシリコン酸化膜１４は絶縁膜として機能する。
【００２６】
このとき、第１のシリコン酸化膜１３はトレンチ１２の側壁の最上部から約３割〜８割、好ましくは、５割〜７割の深さまでに形成されれば良い。これにより、トレンチ１２の上部と下部の成長速度の違いによる埋め込みが最適に行われる。
【００２７】
また、第１のシリコン酸化膜１３が形成されていないトレンチ１２の側壁の下部は、第１のシリコン酸化膜１３が形成されたトレンチ１２の側壁の上部よりも内向きの傾斜が緩やかなテーパー形状になっていることが好ましい。これにより、成長速度が早いトレンチ１２の側壁の下部における埋め込みが最適に行われる。
【００２８】
このように、トレンチ上部のみにシリコン酸化膜を形成することにより、トレンチを埋め込む際に、シリコン酸化膜と半導体基板のシリコンとのＯ３−ＴＥＯＳ−ＣＶＤ法によるシリコン酸化膜埋め込み時の成長速度が異なるため、トレンチ下部での成長速度が速くなり、ボイド等を発生させない良好な被膜形成が可能となるため、工程を削減しながら、トレンチ埋め込み能力を向上させることができる。
【００２９】
次に、本発明の半導体装置におけるトレンチの製造方法について、図２，図３（ｂ）を参照しながら説明する。
図２は本発明の半導体装置の製造方法におけるトレンチ埋め込み工程を示す工程断面図、図３（ｂ）は本発明の半導体装置の製造方法におけるトレンチ埋め込み工程を示すフロー図である。
【００３０】
まず、図２（ａ）に示すように、半導体基板２１を１０００℃程度の温度で熱酸化することにより、半導体基板表面に膜厚２０ｎｍの第１のシリコン酸化膜２２を形成し（図３（ｂ）ステップ１１）、その後、減圧ＣＶＤ法により膜厚１００ｎｍのシリコン窒化膜２３を形成する（図３（ｂ）ステップ１２）。
【００３１】
次に、図２（ｂ）に示すように、シリコン窒化膜２３上にフォトリソグラフィー技術を用いて、設計に応じたレジストパターン（図示省略）を形成し、その後ドライエッチング技術を用いてシリコン窒化膜２３、第１のシリコン酸化膜２２をエッチングする。続いて、ドライエッチング技術を用いて、半導体基板２１をエッチングする。半導体基板２１のエッチングでは、所望の深さの約半分（ｘ位置）まで半導体基板のエッチングを進めた時点で、その後のトレンチエッチング形状がより大きな内向きの傾斜を持たせる条件に切り替えて半導体基板２１をエッチングしトレンチ２４を形成する（図３（ｂ）ステップ１３）。このようなエッチング方法としては、プラズマ反応チャンバ内に例えば、塩素，酸素，ヘリウム等のガスを用いてシリコンのエッチングを行い、より大きな傾斜を持たせたい時点から、臭化水素ガスを添加すればよい。このような加工を行うことにより、半導体基板２１に上半分は垂直な内壁を持ち、下半分は内向きに傾斜のある内壁をもつトレンチ２４が形成される。
【００３２】
次に、図２（ｃ）に示すように、トレンチ２４が形成された半導体基板２１（第１のシリコン酸化膜２２およびシリコン窒化膜２３を含む）を１０００℃程度の温度で熱酸化することにより、トレンチ２４の内壁部の半導体基板２１に膜厚１０ｎｍである第２のシリコン酸化膜２５を形成する。またこの際、熱酸化にパイロ酸化（水素と酸素の混合ガスを用いた酸化方法）を行うことにより、熱酸化にドライ酸化（酸素ガスのみを用いた酸化方法）を行っている従来の半導体装置とは異なり、シリコン窒化膜２３も２〜３ｎｍ酸化され、シリコン窒化膜２３表面に第３のシリコン酸化膜２６が形成される（図３（ｂ）ステップ１４）。
【００３３】
次に、図２（ｄ）に示すように、ドライエッチング技術を用いて、トレンチ２４の形成された半導体基板２１を、炭化フッ素系のガスで全面エッチングする。炭化フッ素系ガスはシリコン酸化膜のエッチングを行うガスであるが、この時、垂直成分のエッチング量の多い異方性を持つ条件でエッチングすることにより、シリコン窒化膜２３上面に位置している第３のシリコン酸化膜２６および、トレンチ２４底部とトレンチ２４下部の傾斜を持つ部分に形成された第２のシリコン酸化膜２５はエッチング除去される。それに対し、トレンチ２４上部の傾斜を持たない部分の第３のシリコン酸化膜２６および第２のシリコン酸化膜２５はエッチングされずに残る。ここで形成されたトレンチ２４の側壁の材料は上部から、シリコン酸化膜（第３シリコン酸化膜２６と第１のシリコン酸化膜２２と第２のシリコン酸化膜２５）および半導体基板２１であるシリコンの順の構成になる（図３（ｂ）ステップ１５）。
【００３４】
ここで、本実施例ではトレンチ２４側壁の材料を上部から下部にかけて、シリコン酸化膜，シリコンの構成になるように、トレンチ２４内壁の傾斜を上部は垂直形状で下部は傾斜を持つ形状としたが、トレンチ２４内壁の材料が上部から下部にかけて、シリコン酸化膜，シリコンの構成を得る為には、トレンチ２４の内壁上部は必ずしも垂直である必要は無く、シリコントレンチの側壁の傾斜角度がトレンチ下部＜トレンチ上部≦９０°であればよい。さらに、この傾斜角の違いを制御することにより、トレンチ内壁のシリコン酸化膜領域とシリコン領域を制御することができる。この制御により、後のＯ３−ＴＥＯＳ−ＣＶＤ法による埋め込み能力のさらなる改良をはかることができる。
【００３５】
また、ここでは、トレンチの傾斜を用いた異方性エッチングによりトレンチ下部のシリコン酸化膜のみを除去したが、トレンチ上部にのみシリコン酸化膜を残す方法はこれに限らず、その他のエッチング技術等を用いて行っても良い。
【００３６】
次に、図２（ｅ）に示すように、トレンチ２４が形成された半導体基板２１（第１のシリコン酸化膜２２およびシリコン窒化膜２３を含む）に、成膜温度を５４０℃，ＴＥＯＳ流量を１５００ｍｇ／ｍｉｎ，Ｏ３流量を２０ｓｌｍ，圧力６００Ｔｏｒｒの条件で、Ｏ３−ＴＥＯＳ−ＣＶＤ法を用いて第４のシリコン酸化膜２７を堆積する。
【００３７】
このとき、Ｏ３−ＴＥＯＳ−ＣＶＤ法では各下地材料に対して異なる成膜速度を得ることができる。我々は、前記成膜条件ではシリコン上での成膜速度を１と規格化した場合、シリコン酸化膜上の成膜速度は０．７前後，シリコン窒化膜表面が酸化されて形成されたシリコン酸化膜上でも同じく０．７前後であることを知見として得ている。
【００３８】
このような下地依存性から、トレンチ２４の埋め込みについては、トレンチ２４下部はシリコン上の堆積速度が得ることができ、トレンチ上部ではシリコン酸化膜上の成膜速度を得ることができる。すなわち、トレンチ内でのシリコン成膜速度がトレンチ下部＞トレンチ上部を得ることができる。このような埋め込み特性がある場合、埋め込みトレンチ上部の開口を保ったまま、トレンチ２４の下部の埋め込みを実施できる。その結果、図２（ｆ）に示すように、埋め込み不良の発生なくトレンチ２４の内部を第４のシリコン酸化膜で充填することができる（図３（ｂ）ステップ１６）。
【００３９】
また、Ｏ３−ＴＥＯＳ−ＣＶＤ法を用いて形成される第４のシリコン酸化膜２７は、シリコンを熱酸化して形成される第２のシリコン酸化膜２５に比べて膜密度が低く（熱酸化膜は２．３ｇ／ｃｍ３程度に対し、Ｏ３−ＴＥＯＳ−ＣＶＤで形成されるシリコン酸化膜は２．２ｇ／ｃｍ３程度）、また、第４のシリコン酸化膜２７はその原材料（ＴＥＯＳ）中に炭素が含まれているために、炭素濃度が第２のシリコン酸化膜２５に比べて高くなっている。
【００４０】
最後に、半導体基板２１上に形成されている、第４のシリコン酸化膜２７，シリコン窒化膜２３，第１のシリコン酸化膜２２，第３のシリコン酸化膜２６を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等により除去することにより、図２（ｇ）に示す半導体装置の素子分離構造の形成が完了する（図３（ｂ）ステップ１７）。
【００４１】
図３の本発明と従来の半導体装置の製造方法を比較してわかるように、本発明のＯ３−ＴＥＯＳ−ＣＶＤ法の特徴である成膜速度の下地差による選択性を利用してトレンチ埋め込み能力を向上させる方法において、従来に比べ、最低でもＣＶＤ工程を１回，トレンチ内壁窒化工程を２回は低減させることができ、製造コストの低減をはかることができる。
【００４２】
以上のように、トレンチの下部に傾斜を持たせ、トレンチ内部表面を酸化させた後、垂直成分のエッチング量の多いエッチング条件でトレンチ内部の酸化膜をエッチングすることにより、トレンチ上部の酸化膜を残して酸化膜を除去することができるため、工程を削減しながら、Ｏ３−ＴＥＯＳ−ＣＶＤ法による基板上への酸化膜の成膜速度を酸化膜上への成膜速度より早くして、トレンチ埋め込み能力を向上させることができる。
【産業上の利用可能性】
【００４３】
本発明は、工程を削減しながら、トレンチ埋め込み能力を向上させることができ、トレンチによって素子分離を行う半導体装置およびその製造方法等に有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体装置におけるトレンチの構造を示す図
【図２】本発明の半導体装置の製造方法におけるトレンチ埋め込み工程を示す工程断面図
【図３】半導体装置の製造方法におけるトレンチ埋め込み工程を示すフロー図
【図４】従来の半導体装置の製造方法におけるトレンチ埋め込み工程を示す工程断面図
【符号の説明】
【００４５】
１    半導体基板
２    第１のシリコン酸化膜
３    シリコン窒化膜
４    トレンチ
５    第２のシリコン酸化膜
６    第３のシリコン酸化膜
７    サイドウォール
８    シリコン酸化物充填層
１１    半導体基板
１２    トレンチ
１３    第１のシリコン酸化膜
１４    第２のシリコン酸化膜
２１    半導体基板
２２    第１のシリコン酸化膜
２３    シリコン窒化膜
２４    トレンチ
２５    第２のシリコン酸化膜
２６    第３のシリコン酸化膜
２７    第４のシリコン酸化膜
【図１】
2008147414.tif 000003
【図２】
2008147414.tif 000004
【図３】
2008147414.tif 000005
【図４】
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