(57)【要約】      （修正有）【課題】ポリシリコンパターンの形成方法、ポリシリコンパターンを含むダイオード、ポリシリコンパターンを含む多層交差点抵抗性メモリ素子及びダイオードとメモリ素子の製造方法を提供する。【解決手段】多層交差点抵抗性メモリ素子は、配線Ｍ上にポリシリコンからなる第１垂直ダイオードＤ１が等間隔で備えられ、第１垂直ダイオードＤ１は、下第１ｎ型不純物領域ｎ１と上第１ｐ型不純物領域ｐ１とで形成され、第１垂直ダイオードＤ１上には、第１下部電極ＢＥ１、第１抵抗体Ｒ１と第１上部電極ＴＥ１とが順次に積層された構造を有するライン状の第１積層パターンＰ１が備えられる。垂直ダイオードの形成法は、下部膜上にキャッピング膜で覆われた非晶質シリコンパターンを形成するステップと、非晶質シリコンパターンをエキシマーレーザアニーリングによって多結晶化するステップと、キャッピング膜を除去するステップと、を含む。【選択図】図７
2008034809.tif 000002
【特許請求の範囲】
【請求項１】
下部膜上に非晶質シリコンパターンを形成するステップと、
前記非晶質シリコンパターンを覆うキャッピング膜を形成するステップと、
前記非晶質シリコンパターンをエキシマーレーザアニーリングによって多結晶化するステップと、
前記キャッピング膜を除去するステップと、を含むことを特徴とするポリシリコンパターンの形成方法。
【請求項２】
前記下部膜は、金属物質で形成されていることを請求項１に記載のポリシリコンパターンの形成方法。
【請求項３】
前記非晶質シリコンパターンは、１０Å〜１０００００Åの幅に形成されることを特徴とする請求項１に記載のポリシリコンパターンの形成方法。
【請求項４】
前記非晶質シリコンパターンは、１０Å〜３００００Åの厚さに形成されることを特徴とする請求項１に記載のポリシリコンパターンの形成方法。
【請求項５】
前記非晶質シリコンパターンは、円形または四角形に形成されることを特徴とする請求項１に記載のポリシリコンパターンの形成方法。
【請求項６】
前記エキシマーレーザアニーリングは、２００ｍＪ／ｃｍ３〜３０００ｍＪ／ｃｍ３の強度で行われることを特徴とする請求項１に記載のポリシリコンパターンの形成方法。
【請求項７】
前記ポリシリコンパターンの幅は、前記非晶質シリコンパターンの幅よりも狭く、前記ポリシリコンパターンの高さは、前記非晶質シリコンパターンの高さよりも高いことを特徴とする請求項１に記載のポリシリコンパターンの形成方法。
【請求項８】
前記ポリシリコンパターンは、支柱形状に形成されることを特徴とする請求項１に記載のポリシリコンパターンの形成方法。
【請求項９】
請求項１による前記ポリシリコンパターンを形成するステップと、
前記ポリシリコンパターンをｎ型不純物及びｐ型不純物でドーピングするステップと、
前記不純物が活性化されるように前記ポリシリコンパターンをアニーリングするステップと、を含むことを特徴とする垂直ダイオードの形成方法。
【請求項１０】
前記ポリシリコンパターンのアニーリングは、エキシマーレーザを利用して行うことを特徴とする請求項９に記載の垂直ダイオードの形成方法。
【請求項１１】
前記ポリシリコンパターンは、支柱形状を形成することを特徴とする請求項９に記載の垂直ダイオードの形成方法。
【請求項１２】
半導体基板上に配線を形成する工程と、
前記配線上に第１垂直ダイオードを形成する工程と、
前記第１垂直ダイオード上に第１下部電極を形成する工程と、
前記第１下部電極上に前記配線と直交し、第１抵抗体と第１上部電極とが順次に積層された構造を有するライン形態の第１積層パターンを形成する工程と、
前記第１積層パターン上にポリシリコンからなる第２垂直ダイオードを形成する工程と、
前記第２垂直ダイオード上に第２下部電極を形成する工程と、
前記第２下部電極上に前記第１積層パターンと直交し、第２抵抗体と第２上部電極とが順次に積層された構造を有するライン形態の第２積層パターンを形成する工程と、を含み、
前記第１垂直ダイオード及び前記第２垂直ダイオードは、請求項９に記載の方法によって形成することを特徴とする多層交差点抵抗性メモリ素子の製造方法。
【請求項１３】
前記第１垂直ダイオードを形成する工程及び前記第２垂直ダイオードを形成する工程のうち何れか一つは、
前記ポリシリコンパターンを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をポリシリコンパターンが露出されるまでＣＭＰまたはエッチバックする工程と、をさらに含むことを特徴とする請求項１２に記載の多層交差点抵抗性メモリ素子の製造方法。
【請求項１４】
前記第１垂直ダイオード及び前記第２垂直ダイオードのうち少なくとも一つは、支柱形状に形成することを特徴とする請求項１２に記載の多層交差点抵抗性メモリ素子の製造方法。
【請求項１５】
下部膜上に形成されたポリシリコンパターンと、
前記ポリシリコンパターンの下端に形成されたｎ型不純物領域と、
前記ポリシリコンパターンの上端に形成されたｐ型不純物領域と、を備えることを特徴とする垂直ダイオード。
【請求項１６】
前記下部膜は、金属物質で形成されていることを特徴とする請求項１５に記載の垂直ダイオード。
【請求項１７】
前記ポリシリコンパターンは、支柱形状に形成されていることを特徴とする請求項１５に記載の垂直ダイオード。
【請求項１８】
半導体基板上に形成された配線と、
前記配線上に形成された第１垂直ダイオードと、
前記第１垂直ダイオード上に形成された第１下部電極と、
前記第１下部電極上に前記配線と直交して形成されたものであって、第１抵抗体と第１  上部電極とが順次に積層された構造を有するライン状の第１積層パターンと、
前記第１積層パターン上に形成された第２垂直ダイオードと、
前記第２垂直ダイオード上に形成された第２下部電極と、
前記第２下部電極上に前記第１積層パターンと直交して形成されたものであって、第２抵抗体と第２上部電極とが順次に積層された構造を有するライン状の第２積層パターンと、を含み、
前記第１垂直ダイオード及び前記第２垂直ダイオードは、請求項１５に記載のダイオードであることを特徴とする多層交差点抵抗性メモリ素子。
【請求項１９】
前記第１垂直ダイオードおよび前記第２垂直ダイオードは、前記第１垂直ダイオード及び前記第２積層パターンの幅よりも狭いことを特徴とする請求項１８に記載の多層交差点抵抗性メモリ素子。
【請求項２０】
前記第１垂直ダイオードおよび前記第２垂直ダイオードのうち少なくとも一つは、支柱形状であることを特徴とする請求項１８に記載の多層交差点抵抗性メモリ素子。
【請求項２１】
前記第２積層パターン上に、前記第１垂直ダイオード、前記第１下部電極及び前記第１積層パターンを含む積層構造物と同じ構造の積層構造物を少なくとも一つさらに含むことを特徴とする請求項１８に記載の多層交差点抵抗性メモリ素子。
【請求項２２】
前記第２積層パターン上に、前記第１垂直ダイオード、前記第１下部電極、前記第１積層パターン、前記第２垂直ダイオード、前記第２下部電極及び前記第２積層パターンを含む積層構造物と同じ構造の積層構造物を少なくとも一つさらに含むことを特徴とする請求項１８に記載の多層交差点抵抗性メモリ素子。
【請求項２３】
前記第２積層パターン上に、前記第１垂直ダイオード、前記第１下部電極、前記第１積層パターン、前記第２垂直ダイオード、前記第２下部電極及び前記第２積層パターン、前記第１垂直ダイオード、前記第１下部電極、前記第１積層パターンを含む積層構造物と同じ構造の積層構造物を少なくとも一つさらに含むことを特徴とする請求項１８に記載の多層交差点抵抗性メモリ素子。
【請求項２４】
前記配線と前記第１垂直ダイオードとの間、及び前記第１積層パターンと前記第２垂直ダイオードとの間に形成されたバリヤ膜を備えることを特徴とする請求項１８に記載の多層交差点抵抗性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリシリコンパターンの形成方法、ポリシリコンパターンを含むダイオード、ポリシリコンパターンを含む抵抗性メモリ素子及び、前記ダイオードと前記メモリ素子との製造方法に係り、さらに詳細には、エキシマーレーザアニーリング（ＥＬＡ：Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）によるポリシリコンパターンの形成方法、ポリシリコンパターンで形成された垂直ダイオード、ポリシリコンパターンで形成された垂直ダイオードを含む多層交差点抵抗性メモリ素子及び、前記垂直ダイオードと前記メモリ素子との製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、揮発性メモリ素子と不揮発性メモリ素子とに大別されうる。揮発性メモリ素子は、電源が遮断される場合に、記録されたデータが何れも消されるメモリ素子であり、不揮発性メモリ素子は、電源が遮断されても記録されたデータが消されないメモリ素子である。これにより、前記不揮発性メモリ素子は、コンピュータ、移動通信端末機及びメモリカードに広く採択されている。
【０００３】
特に、最近に長時間正常的に保存せねばならないデータの量が増加し、メモリスティックのように、一ヵ所で作業した結果を他の所に移動させるのに使われるデータ保存手段が普及しつつ、不揮発性メモリ素子についての関心が高まっている。
【０００４】
不揮発性メモリ素子を構成する基本要素であるメモリセルの構成は、不揮発性メモリ素子が使われる分野によって変わる。
例えば、現在広く使われている高容量の不揮発性メモリ素子として、ＮＡＮＤ（Ｎｏｔ Ａｎｄ）型フラッシュメモリ素子のメモリセルの場合に、そのトランジスタのゲート構造物は、電荷が保存される、すなわち、データが保存されるフローティングゲートとゲートとの間の絶縁膜及びフローティングゲートを制御するコントロールゲートが順次に積層された構造を有することが一般的である。
【０００５】
しかし、このようなフラッシュメモリ素子は、代表的な揮発性メモリ素子であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に比べて集積度が低く、動作速度が遅いという短所がある。付け加えれば、フラッシュメモリ素子は、フローティングゲート物質としてドーピングされたポリシリコンのような導電物質を使用するため、高集積化時に隣接したゲート構造物間に寄生キャパシタンスが大きくなるという問題が発生する。
【０００６】
これにより、フラッシュメモリ素子の短所を改善できる新たな不揮発性メモリ素子についての研究及び開発が活発に進められている。このような努力の一環として、印加される電圧によって抵抗特性が変わることを利用するＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子が提案された。
【０００７】
特に、ＲＲＡＭ素子の一つである多層交差点ＲＲＡＭ素子は、そのセル構造が簡単であるため、高集積化に非常に有利であるという利点がある。以下、図１を参照して一般的な多層交差点ＲＲＡＭ素子をさらに詳細に説明する。
【０００８】
図１は、一般的な多層交差点ＲＲＡＭ素子の構造を説明するための斜視図であって、これを参照すれば、多層交差点ＲＲＡＭ素子では、半導体基板（図示せず）上に多数の配線Ｍが等間隔で形成される。そして、前記配線Ｍの上面と一定間隔で離隔してライン状の第１積層パターンＰ１が等間隔で形成される。ここで、前記第１積層パターンＰ１は、前記配線Ｍと直交し、第１抵抗体Ｒ１と第１上部電極ＴＥ１とが順次に積層された構造を有する。
【０００９】
前記配線Ｍと第１積層パターンＰ１とが交差される部分には、第１垂直ダイオードＤ１を備えるプラグ型第１積層構造物Ｓ１が介在される。前記第１積層構造物Ｓ１は、第１タングステンプラグＷ１と第１垂直ダイオードＤ１及び第１下部電極ＢＥ１が順次に積層された構造物である。ここで、前記第１垂直ダイオードＤ１は、一般的にＴｉＯ２のようなｎ型酸化膜ｎ０とＮｉＯのようなｐ型酸化膜ｐ０とが順次に積層された構造物で形成される。前記第１タングステンプラグＷ１は、酸化膜材質からなる第１垂直ダイオードＤ１と配線Ｍとの間のコンタクト抵抗を下げるためのものである。
【００１０】
また、前記第１積層パターンＰ１の上面と一定間隔で離隔してライン状の第２積層パターンＰ２が等間隔で形成される。前記第２積層パターンＰ２は、第１積層パターンＰ１と直交し、第２抵抗体Ｒ２と第２上部電極ＴＥ２とが順次に積層された構造を有する。
前記第１積層パターンＰ１と第２積層パターンＰ２とが交差する部分には、第２垂直ダイオードＤ２を備えるプラグ型の第２積層構造物Ｓ２が介在される。前記第２積層構造物Ｓ２は、第２タングステンプラグＷ２と第２垂直ダイオードＤ２及び第２下部電極ＢＥ２が順次に積層された構造物であって、その材質は、前記第１積層構造物Ｓ１と同じである。前記第２積層構造物Ｓ２の構造は、前記第１積層構造物Ｓ１と同じであるので、ここでその詳細図は省略する。
【００１１】
ここで、前記第１抵抗体Ｒ１及び第２抵抗体Ｒ２は、ＮｉＯのような酸化膜であって、データ保存層として作用し、前記第１垂直ダイオードＤ１及び第２垂直ダイオードＤ２は、前述したように、酸化膜からなるＰＮ接合構造であって、順方向にのみ電流を流す整流素子として作用する。
【００１２】
このような多層交差点ＲＲＡＭ素子は、ダイオードと抵抗体とが垂直方向に積層された構造であって、その構造が非常に単純である。したがって、多層交差点ＲＲＡＭ素子は、容易に高集積化され、次期ＮＡＮＤ型素子の最も有力な候補として期待されている。
しかし、前述した従来の多層交差点ＲＲＡＭ素子は、垂直ダイオード物質としてＴｉＯ２及びＮｉＯのような二成分系酸化膜を使用するため、ダイオードを通じた電流密度が十分に高くなく、整流特性がよくないという短所がある。また、前記ダイオード用酸化膜は、その膜質の優秀性のために高温で形成されることが望ましいため、高温工程によるコスト上昇などの問題が発生する。
【００１３】
一方、多層交差点ＲＲＡＭ素子の垂直ダイオードは、単結晶シリコンで形成されることが最も望ましいが、これは、単結晶シリコンからなるダイオードは、二成分系酸化膜からなるダイオードに比べて電流密度が高く、ターンオン電流が低く、漏れ電流が低いためである。しかし、垂直ダイオードは、金属膜または金属酸化膜からなる下地層上に形成されねばならないため、実際的に単結晶シリコンからなるダイオードの形成は不可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする課題は、前記従来の技術の問題点を解決するために案出されたものであって、従来の二成分系酸化膜ダイオードより整流特性が改善されたダイオードを含む多層交差点抵抗性メモリ素子及びその製造方法を提供することである。
本発明が解決しようとする他の課題は、多層交差点抵抗性メモリ素子のためのダイオードの材料として利用されうるポリシリコンパターンの形成方法を提供することである。
本発明が解決しようとする他の課題は、前記ポリシリコンパターンを含むダイオード及びその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記課題を達成するために、本発明は、下部膜上に非晶質シリコンパターンを形成するステップと、前記非晶質シリコンパターンを覆うキャッピング膜を形成するステップと、前記非晶質シリコンパターンをエキシマーレーザアニーリングによって多結晶化するステップと、前記キャッピング膜を除去するステップと、を含むことを特徴とするポリシリコンパターンの形成方法を提供する。
【００１６】
ここで、前記下部膜は、金属物質で形成されうる。
前記非晶質シリコンパターンは、１０Å〜１０００００Åの幅に形成されうる。
前記非晶質シリコンパターンは、１０Å〜３００００Åの厚さに形成されうる。
前記非晶質シリコンパターンは、円形または四角形に形成されうる。
前記エキシマーレーザアニーリングは、２００ｍＪ／ｃｍ３〜３０００ｍＪ／ｃｍ３の強度で行われうる。
【００１７】
前記ポリシリコンパターンの幅は、前記非晶質シリコンパターンの幅より狭く、前記ポリシリコンパターンの高さは、前記非晶質シリコンパターンの高さより高い。
前記ポリシリコンパターンは、支柱形状に形成されうる。
また、前記課題を達成するために、本発明は、前記ポリシリコンパターンの形成方法であって、前記ポリシリコンパターンを形成するステップと、前記ポリシリコンパターンをｎ型不純物及びｐ型不純物でドーピングするステップと、前記不純物が活性化されるように前記ポリシリコンパターンをアニーリングするステップと、を含むことを特徴とする垂直ダイオードの形成方法を提供する。
【００１８】
ここで、前記ポリシリコンパターンのアニーリングは、エキシマーレーザを利用して行える。
前記ポリシリコンパターンは、支柱形状を形成しうる。
【００１９】
また、前記課題を達成するために、本発明は、半導体基板上に配線を形成する工程と、前記配線上に第１垂直ダイオードを形成する工程と、前記第１垂直ダイオード上に第１下部電極を形成する工程と、前記第１下部電極上に前記配線と直交し、第１抵抗体と第１上部電極とが順次に積層された構造を有するライン形態の第１積層パターンを形成する工程と、前記第１積層パターン上にポリシリコンからなる第２垂直ダイオードを形成する工程と、前記第２垂直ダイオード上に第２下部電極を形成する工程と、前記第２下部電極上に前記第１積層パターンと直交し、第２抵抗体と第２上部電極とが順次に積層された構造を有するライン形態の第２積層パターンを形成する工程と、を含み、前記第１及び第２垂直ダイオードは、請求項９に記載の方法によって形成することを特徴とする多層交差点抵抗性メモリ素子の製造方法を提供する。
【００２０】
ここで、前記第１垂直ダイオードを形成する工程及び前記第２垂直ダイオードを形成する工程のうち何れか一つは、前記ポリシリコンパターンを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をポリシリコンパターンが露出されるまでＣＭＰまたはエッチバックする工程と、をさらに含みうる。
【００２１】
前記第１及び第２垂直ダイオードのうち少なくとも一つは、支柱形状に形成しうる。
また、前記課題を達成するために、本発明は、下部膜上に形成されたポリシリコンパターンと、前記ポリシリコンパターンの下端に形成されたｎ型不純物領域と、前記ポリシリコンパターンの上端に形成されたｐ型不純物領域と、を備えることを特徴とする垂直ダイオードを提供する。
【００２２】
ここで、前記下部膜は、金属物質で形成されうる。
前記ポリシリコンパターンは、支柱形状に形成されうる。
また、前記課題を達成するために、本発明は、半導体基板上に形成された配線と、前記配線上に形成された第１垂直ダイオードと、前記第１垂直ダイオード上に形成された第１下部電極と、前記第１下部電極上に前記配線と直交して形成されたものであって、第１抵抗体と第１上部電極とが順次に積層された構造を有するライン状の第１積層パターンと、前記第１積層パターン上に形成された第２垂直ダイオードと、前記第２垂直ダイオード上に形成された第２下部電極と、前記第２下部電極上に前記第１積層パターンと直交して形成されたものであって、第２抵抗体と第２上部電極とが順次に積層された構造を有するライン状の第２積層パターンと、を含み、前記第１及び第２垂直ダイオードは、請求項１５に記載のダイオードであることを特徴とする多層交差点抵抗性メモリ素子を提供する。
【００２３】
ここで、前記第１垂直ダイオードおよび前記第２垂直ダイオードは、前記第１積層パターン及び前記第２積層パターンの幅よりも狭い幅を有しうる。
前記第１垂直ダイオードおよび前記第２垂直ダイオードのうち少なくとも一つは、支柱形状でありうる。
前記本発明のメモリ素子は、前記第２積層パターン上に、前記第１垂直ダイオード、前記第１下部電極及び前記第１積層パターンを含む積層構造物と同じ構造の積層構造物を少なくとも一つさらに含みうる。
【００２４】
前記本発明のメモリ素子は、前記第２積層パターン上に、前記第１垂直ダイオード、前記第１下部電極、前記第１積層パターン、前記第２垂直ダイオード、前記第２下部電極及び前記第２積層パターンを含む積層構造物と同じ構造の積層構造物を少なくとも一つさらに含みうる。
【００２５】
前記本発明のメモリ素子は、前記配線と前記第１垂直ダイオードとの間、及び前記第１積層パターンと前記第２垂直ダイオードとの間に形成されたバリヤ膜を備えうる。
【発明の効果】
【００２６】
本発明は、非晶質シリコンパターンからＥＬＡによって支柱形状のポリシリコンパターンを形成し、前記ポリシリコンパターンから得られた垂直ダイオードを多層交差点抵抗性メモリ素子に適用する。このような本発明によれば、次のような効果が得られる。
第一に、本発明によるポリシリコンダイオードは、従来の二成分系酸化膜ダイオードに比べて順方向の電流密度が高く、漏れ電流が少ないため、このようなポリシリコンダイオードを適用した本発明の多層交差点抵抗性メモリ素子は、優秀な動作特性を有する。
【００２７】
第二に、本発明のポリシリコンダイオードの形成方法は、従来の酸化膜ダイオードの形成方法のように、高温工程を要求せず、比較的低温で進められうるため、本発明によれば、高温工程によるコスト上昇及び素子の信頼性劣化という問題を防止しうる。
【００２８】
第三に、本発明のポリシリコンパターンの形成方法によれば、従来よりも非常に小さい支柱形状のポリシリコンパターンが得られるため、本発明は、素子の高集積化のために非常に有利に適用されうる。
【００２９】
第四に、本発明による多層交差点抵抗性メモリ素子は、電極（[発明を実施するための最良の形態]での配線及び積層パターン）とダイオードとの間のコンタクト抵抗の減少のための別途のタングステンプラグを必要としないため、タングステンプラグの形成によるコスト上昇及び工程数の増加のような色々な問題を防止しうる。
【発明を実施するための最良の形態】
【００３０】
以下、添付された図面を参照して本発明の実施形態によるポリシリコンパターンの形成方法、ポリシリコンパターンを含むダイオード、ポリシリコンパターンを含む多層交差点抵抗性メモリ素子及び、前記ダイオードと前記メモリ素子の製造方法を詳細に説明する。添付された図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。
【００３１】
まず、本発明の要旨を簡略に説明すれば、次の通りである。
本発明では、多層交差点抵抗性メモリ素子用のダイオードの整流特性を改善するために、ダイオード材料として酸化膜ではないポリシリコンを使用する。ポリシリコンからなるダイオードを具現するために、本発明は、非晶質シリコンパターンをＥＬＡによって多結晶化させて支柱形状のポリシリコンパターンを形成した後、前記ポリシリコンパターン内にｎ型及びｐ型不純物をドーピングする方法を提示する。このような方法によれば、ポリシリコンダイオードを容易に具現でき、ポリシリコンダイオードを備える多層交差点抵抗性メモリ素子を製造しうる。
【００３２】
以下では、図２Ａないし図２Ｃを参照して前記ｎ型及びｐ型不純物をドーピングする以前のポリシリコンパターンの形成方法を説明する。
図２Ａないし図２Ｃは、本発明の実施形態によるポリシリコンパターンの形成方法を説明するための工程別断面図である。本実施例は、ダイオードを形成するために、ポリシリコンパターン内にｎ型及びｐ型不純物をドーピングする前のポリシリコンパターンの形成方法を示す。
【００３３】
図２Ａを参照すれば、半導体基板２００上に所定の下部パターン２１０を形成する。前記下部パターン２１０は、金属系物質でありうる。
次いで、前記下部パターン２１０上に第１幅及び第１高さを有するドットタイプの非晶質シリコンパターン２２０を形成する。前記非晶質シリコンパターン２２０は、円形または四角形に形成され、１０Å〜１０００００Åの幅及び１０Å〜３００００Åの厚さに形成されうる。
【００３４】
次いで、前記非晶質シリコンパターン２２０を覆うように前記下部パターン２１０を含む基板２００上にキャッピング膜２３０を形成する。前記キャッピング膜２３０は、シリコン酸化膜で形成されうる。
次いで、前記キャッピング膜２３０が形成された基板結果物にエキシマーレーザを照射して非晶質シリコンパターンの多結晶化を進める。前記エキシマーレーザの強度は、２００ｍＪ／ｃｍ３〜３０００ｍＪ／ｃｍ３でありうる。
【００３５】
エキシマーレーザが照射されれば、非晶質シリコンパターンが形成されていない下部パターン２１０の部分では、レーザが反射される。これは、下部パターン２１０が金属系物質であるためである。一方、非晶質シリコンパターンにはレーザがよく吸収されて、非晶質シリコンパターンの温度が急上昇する。これにより、非晶質シリコンパターンは、部分溶融または完全鎔融される。
【００３６】
図２Ｂを参照すれば、エキシマーレーザによって溶融されたシリコンパターンは、表面張力によって、半球形と類似した形状を有しようとする傾向を表す。一方、溶融されたシリコンパターンが次第に冷却されつつ、その中央下部で結晶化のためのシードが発生する。溶融されたシリコンパターンの中央下部でシードが発生することは、その部分での流体の流れが最も少ないためである。このような中央下部のシードから上方向に多結晶化が進められる。２２０ａは、多結晶化の過程中にあるシリコンパターンを表す。
【００３７】
前記多結晶化が進められる間にキャッピング膜２３０の段差部に欠陥が発生する恐れがある。
図２Ｃを参照すれば、ＥＬＡによる多結晶化を通じて非晶質シリコンパターンから支柱形状のポリシリコンパターン２２０ｂを形成した後に、前記キャッピング膜を除去する。このとき、前記ポリシリコンパターン２２０ｂは、前記第１幅より狭い第２幅及び前記第１高さより高い第２高さを有する。
【００３８】
図３は、本発明でＥＬＡを行う以前の非晶質シリコンパターン（ａ−Ｓｉ）を示す平面写真であり、図４Ａないし図４Ｃは、それぞれ８７０ｍＪ／ｃｍ３、９５０ｍＪ／ｃｍ３及び１０３０ｍＪ／ｃｍ３の強度でＥＬＡを行って形成したポリシリコンパターン（ｐｏｌｙ−Ｓｉ）を示す平面写真である。図３と図４Ａないし図４Ｃを参照すれば、本発明の方法で非晶質シリコンパターン（ａ−Ｓｉ）より狭い幅を有するポリシリコンパターン（ｐｏｌｙ−Ｓｉ）を形成しうるということが確認できる。
【００３９】
一方、図５は、本発明の方法で形成されたポリシリコンパターンの断面写真であって、これを参照すれば、多結晶化されたポリシリコンパターンの微細構造が確認できる。
このように、支柱形状のポリシリコンパターン２２０ｂを形成した後、前記ポリシリコンパターン２２０ｂにｎ型及びｐ型不純物をドーピングすることによって、ポリシリコンからなる垂直ダイオードを具現しうる。
【００４０】
以下では、前記のような方法で形成されたポリシリコンダイオードを備える多層交差点抵抗性メモリ素子の構造を説明する。
図６及び図７は、本発明の実施形態による多層交差点抵抗性メモリ素子の断面図及び斜視図である。
【００４１】
図６及び図７を参照すれば、本発明の多層交差点抵抗性メモリ素子は、半導体基板（図示せず）上に形成された配線Ｍを備える。前記配線Ｍは、金属系物質で形成され、図７に示したように等間隔で複数個が形成される。図示していないが、前記配線Ｍは、その上部にＴｉＮのようなバリヤ膜を備えてもよい。
【００４２】
そして、前記配線Ｍ上にポリシリコンからなる第１垂直ダイオードＤ１が等間隔で備えられる。前記第１垂直ダイオードＤ１は、下端の第１ｎ型不純物領域ｎ１と上端の第１ｐ型不純物領域ｐ１とで形成される。
【００４３】
前記第１垂直ダイオードＤ１上には、第１下部電極ＢＥ１が備えられる。前記第１下部電極ＢＥ１は、前記第１垂直ダイオードＤ１のそれぞれに個別的に形成され、前記第１垂直ダイオードＤ１より大きいサイズのパッド型でありうる。
【００４４】
前記第１下部電極ＢＥ１上には、前記配線Ｍと直交し、第１抵抗体Ｒ１と第１上部電極ＴＥ１とが順次に積層された構造を有するライン状の第１積層パターンＰ１が備えられる。前記第１積層パターンＰ１は、図７に示したように等間隔で複数個が形成される。図示していないが、前記第１積層パターンＰ１は、その上部にバリヤ膜をさらに備えてもよい。
【００４５】
前記第１積層パターンＰ１上にポリシリコンからなる第２垂直ダイオードＤ２が等間隔で備えられる。前記第２垂直ダイオードＤ２は、下端の第２ｎ型不純物領域ｎ２と上端の第２ｐ型不純物領域ｐ２とで形成される。
前記第２垂直ダイオードＤ２上には、第２下部電極ＢＥ２が備えられる。前記第２下部電極ＢＥ２は、第１下部電極ＢＥ１と同様に、前記第２垂直ダイオードＤ２のそれぞれに個別的に形成され、前記第２垂直ダイオードＤ２より大きいサイズのパッド型でありうる。
【００４６】
前記第２下部電極ＢＥ２上には、前記第１積層パターンＰ１と直交し、第２抵抗体Ｒ２と第２上部電極ＴＥ２とが順次に積層された構造を有するライン状の第２積層パターンＰ２が備えられる。前記第２積層パターンＰ２は、図７に示したように、等間隔で複数個が形成される。図示していないが、前記第２積層パターンＰ２は、その上部にバリヤ膜をさらに備えてもよい。
【００４７】
言い換えれば、本発明の多層交差点抵抗性メモリ素子では、配線Ｍと第１積層パターンＰ１とが一定間隔で離隔して相互直交するように形成され、その交差部に第１垂直ダイオードＤ１が備えられる。また、第１積層パターンＰ１と第２積層パターンＰ２とが一定間隔で離隔して直交するように形成され、その交差部に第２垂直ダイオードＤ２が備えられる。
【００４８】
ここで、前記第１垂直ダイオードＤ１及び第２垂直ダイオードＤ２は、それぞれ前記配線Ｍ及び前記第１積層パターンＰ１上に形成された非晶質シリコンパターンをＥＬＡで多結晶化したポリシリコンパターンから形成される。すなわち、前記第１垂直ダイオードＤ１及び第２垂直ダイオードＤ２は、前記図２Ａないし図２Ｃの過程を経て形成した支柱形状のポリシリコンパターン内にｎ型及びｐ型不純物をドーピングすることによって形成される。このように形成された前記第１垂直ダイオードＤ１及び第２垂直ダイオードＤ２は、前記第１積層パターンＰ１及び第２積層パターンＰ２の幅より狭い。例えば、前記第１垂直ダイオードＤ１及び第２垂直ダイオードＤ２の幅は、前記第１積層パターンＰ１及び第２積層パターンＰ２の幅の１／３レベルでありうる。
【００４９】
図６で、説明されていない図面符号ＩＬＤは、層間絶縁膜を表すが、このような層間絶縁膜は、図７に示されていない。
一方、図示していないが、本発明の多層交差点抵抗性メモリ素子は、前記第２積層パターンＰ２上に前記第１垂直ダイオードＤ１、前記第１下部電極ＢＥ１及び前記第１積層パターンＰ１の積層構造物と同じ構造を有する構造物をさらに備えうる。
【００５０】
または、本発明の多層交差点抵抗性メモリ素子は、前記第２積層パターンＰ２上に前記第１垂直ダイオードＤ１、前記第１下部電極ＢＥ１、前記第１積層パターンＰ１、前記第２垂直ダイオードＤ２、前記第２下部電極ＢＥ２及び前記第２積層パターンＰ２の積層構造物と同じ構造を有する構造物を少なくとも１セット以上さらに備えてもよい。
【００５１】
または、本発明の多層交差点抵抗性メモリ素子は、前記第２積層パターンＰ２上に前記第１垂直ダイオードＤ１、前記第１下部電極ＢＥ１、前記第１積層パターンＰ１、前記第２垂直ダイオードＤ２、前記第２下部電極ＢＥ２、前記第２積層パターンＰ２、前記第１垂直ダイオードＤ１、前記第１下部電極ＢＥ１及び前記第１積層パターンＰ１の積層構造物と同じ構造を有する構造物を少なくとも１セット以上さらに備えてもよい。
【００５２】
以下、図８Ａないし図８Ｆを参照して、本発明の実施形態による多層交差点抵抗性メモリ素子の製造方法を説明する。
図８Ａないし図８Ｆは、本発明の実施形態による多層交差点抵抗性メモリ素子の製造方法を説明するための工程別断面図である。
【００５３】
図８Ａを参照すれば、半導体基板（図示せず）上に金属材質の配線Ｍを形成した後に、前記配線Ｍ上にドットタイプの非晶質シリコンパターン２２０を形成する。ここで、前記非晶質シリコンパターン２２０は、円形または四角形に形成され、１０Å〜１０００００Åの幅及び１０Å〜３００００Åの厚さに形成されうる。
【００５４】
次いで、前記非晶質シリコンパターン２２０を覆うように前記配線Ｍを含む基板全面上にキャッピング膜２３０を形成する。前記キャッピング膜２３０は、シリコン酸化膜でありうる。
【００５５】
図８Ｂを参照すれば、前記キャッピング膜が形成された基板結果物にエキシマーレーザを照射して非晶質シリコンパターンの多結晶化を進めることによって、支柱形状のポリシリコンパターン２２０ｂを形成する。前記ポリシリコンパターン２２０ｂは、非晶質シリコンパターンの幅より狭く、非晶質シリコンパターンの高さより高い。このとき、前記エキシマーレーザの強度は、２００ｍＪ／ｃｍ３〜３０００ｍＪ／ｃｍ３でありうる。
前記多結晶化が完了した後に、前記キャッピング膜を湿式洗浄などの方法で除去する。
【００５６】
図８Ｃを参照すれば、前記ポリシリコンパターン２２０ｂを覆うように基板結果物の全面上に層間絶縁膜を形成した後に、前記層間絶縁膜をポリシリコンパターン２２０ｂが露出されるまでＣＭＰまたはエッチバックする。これにより、前記ポリシリコンパターン２２０ｂの周囲に第１層膜絶縁膜ＩＬＤ１が残留される。
【００５７】
図８Ｄを参照すれば、前記ポリシリコンパターン内にｎ型及びｐ型不純物をドーピングした後に、ドーピングされた不純物が活性化されるようにドーピングされたポリシリコンパターンをアニーリングする。これにより、ポリシリコンで形成され、下端の第１ｎ型不純物領域ｎ１と上端の第１ｐ型不純物領域ｐ１とから形成される第１垂直ダイオードＤ１が形成される。
【００５８】
ここで、前記ドーピング時の不純物の浸透深さは、イオン注入エネルギーによって調節されうる。一方、ドーピングされた不純物の活性化のためのアニーリングは、エキシマーレーザを使用して行うことが望ましいが、これは、エキシマーレーザを利用したアニーリング時にドーピングされたポリシリコンパターンにレーザエネルギーが集中して高温工程を回避できるためである。
【００５９】
図８Ｅを参照すれば、前記第１垂直ダイオードＤ１上に所定形状、例えば、四角形のパッド型の第１下部電極ＢＥ１を形成する。前記第１下部電極ＢＥ１は、第１垂直ダイオードＤ１より大きく形成することが望ましい。
【００６０】
次いで、前記第１下部電極ＢＥ１の形成領域以外の第１層間絶縁膜ＩＬＤ１の部分上に第１下部電極ＢＥ１と同じ高さの第２層間絶縁膜ＩＬＤ２を形成する。
次いで、前記第１下部電極ＢＥ１及び第２層間絶縁膜ＩＬＤ２上に前記配線Ｍと直交し、第１抵抗体Ｒ１と第１上部電極ＴＥ１とが順次に積層された構造を有するライン状の第１積層パターンＰ１を形成する。
【００６１】
次いで、前記第１積層パターンＰ１の両側の第２層間絶縁膜ＩＬＤ２の部分上に第１積層パターンＰ１の高さで第３層間絶縁膜ＩＬＤ３を形成する。
図８Ｆを参照すれば、前記第１垂直ダイオードＤ１の形成方法と同じ方法で前記第１積層パターンＰ１上にポリシリコンからなる第２垂直ダイオードＤ２を形成する。前記第２垂直ダイオードＤ２は、下端の第２ｎ型不純物領域ｎ２と上端の第２ｐ型不純物領域ｐ２とで形成される。図面符号ＩＬＤ４は、前記第１層間絶縁膜ＩＬＤ１と同じ方法で形成された第４層間絶縁膜を表す。
【００６２】
次いで、前記第１下部電極ＢＥ１の形成方法と同じ方法で、前記第２垂直ダイオードＤ２上にパッド型の第２下部電極ＢＥ２を形成し、前記第２下部電極ＢＥ２の形成領域以外の第４層間絶縁膜ＩＬＤ４の部分上に第２下部電極ＢＥ２と同じ高さで第５層間絶縁膜ＩＬＤ５を形成する。
【００６３】
次いで、前記第２下部電極ＢＥ２及び第５層間絶縁膜ＩＬＤ５上に前記第１積層パターンＰ１と直交し、第２抵抗体Ｒ２と第２上部電極ＴＥ２とが順次に積層された構造を有するライン状の第２積層パターンＰ２を形成する。
【００６４】
ここで、図示していないが、前記第２積層パターンＰ２上に第１垂直ダイオードＤ１、第１下部電極ＢＥ１及び第１積層パターンＰ１の積層構造物のような１Ｄ−１Ｒ構造物をさらに形成してもよく、次いで、前記１Ｄ−１Ｒ構造物の方向を９０°ほど異ならせて連続的にさらに形成してもよい。
【００６５】
このように、ドットタイプの非晶質シリコンパターンをＥＬＡで多結晶化し、ｎ型及びｐ型不純物をドーピングして得られたポリシリコンダイオードは、従来の二成分系酸化膜ダイオードに比べて順方向電流密度が高く、漏れ電流が少ないので、非常に優秀な整流特性、すなわち優秀なスイッチング特性を表す。
【００６６】
また、本発明によるポリシリコンＰＮ接合は、一般的な方法、すなわち、ドットタイプでパターニングされていない状態の非晶質シリコン膜をＥＬＡで多結晶化し、不純物ドーピング及びパターニングを行う方法で形成した他のポリシリコンＰＮ接合に比べても優秀な整流特性を表す。
【００６７】
図９は、本発明の効果を説明するための電圧−電流（Ｖ−Ｉ）グラフであって、形成条件が異なるＰＮ接合のＶ−Ｉ特性を示す。サンプル１ないしサンプル３は、何れも特性評価のために異なる条件で製造したＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）である。ここで、サンプル１とサンプル２とは、前記一般的な方法で形成したＰＮ接合を含み、サンプル３は、本発明の方法で形成したＰＮ接合を含む。一方、サンプル１は、４５０ｍＪ／ｃｍ３の強度でＥＬＡされ、サンプル２とサンプル３とは、９５０ｍＪ／ｃｍ３の強度でＥＬＡされた。
【００６８】
図９を参照すれば、サンプル３のＶ−Ｉ曲線がサンプル１及びサンプル２のＶ−Ｉ曲線より高い所に位置しているが、これは、サンプル３の順方向の電流密度が相対的に高いということを意味する。すなわち、サンプル３がサンプル１及びサンプル２に比べて短い時間内に多量の電流を流すことができる。サンプル２とサンプル３とのＥＬＡ強度が同じであるにも拘わらず、サンプル３の整流特性がさらに優秀であるというのは、本発明の方法が前記一般的な方法より優秀であるということを表す。
【００６９】
しかも、本発明のポリシリコンダイオードの形成方法は、従来の酸化膜ダイオードの形成方法のように、高温工程を要求せず、比較的低温で進められるため、高温工程によるコスト上昇及び素子の信頼性劣化の問題が防止される。
また、本発明によるポリシリコンパターンの形成方法は、ポリシリコンパターンの微細化に有利であるので、素子の高集積化に適している。
【００７０】
付け加えれば、本発明による多層交差点抵抗性メモリ素子の他の利点としては、従来の構造である図１のような第１タングステンプラグＷ１及び第２タングステンプラグＷ２が必要でないという点である。すなわち、従来の酸化膜ダイオードの場合、下部の配線Ｍとのコンタクト抵抗を低めるためのタングステンプラグが要求されるが、ポリシリコンダイオードは、このような別途のタングステンプラグが要求されない。
【００７１】
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、本発明の実施形態で第１積層パターンＰ１及び第２積層パターンＰ２の構成をさらに多様化しうるであろう。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００７２】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００７３】
【図１】従来の技術による多層交差点抵抗性メモリ素子を示す斜視図である。
【図２Ａ】本発明の実施形態によるポリシリコンパターンの形成方法を説明するための工程別断面図である。
【図２Ｂ】本発明の実施形態によるポリシリコンパターンの形成方法を説明するための工程別断面図である。
【図２Ｃ】本発明の実施形態によるポリシリコンパターンの形成方法を説明するための工程別断面図である。
【図３】本発明のポリシリコンパターンの形成方法でＥＬＡを行う以前の非晶質シリコンパターン（ａ−Ｓｉ）を示す平面写真である。
【図４Ａ】８７０ｍＪ／ｃｍ３の強度でＥＬＡを行って形成したポリシリコンパターン（ｐｏｌｙ−Ｓｉ）を示す平面写真である。
【図４Ｂ】９５０ｍＪ／ｃｍ３の強度でＥＬＡを行って形成したポリシリコンパターン（ｐｏｌｙ−Ｓｉ）を示す平面写真である。
【図４Ｃ】１０３０ｍＪ／ｃｍ３の強度でＥＬＡを行って形成したポリシリコンパターン（ｐｏｌｙ−Ｓｉ）を示す平面写真である。
【図５】本発明の方法で形成されたポリシリコンパターンの断面写真である。
【図６】本発明の実施形態による多層交差点抵抗性メモリ素子の断面図である。
【図７】本発明の実施形態による多層交差点抵抗性メモリ素子の斜視図である。
【図８Ａ】本発明の実施形態による多層交差点抵抗性メモリ素子の製造方法を説明するための工程別断面図である。
【図８Ｂ】本発明の実施形態による多層交差点抵抗性メモリ素子の製造方法を説明するための工程別断面図である。
【図８Ｃ】本発明の実施形態による多層交差点抵抗性メモリ素子の製造方法を説明するための工程別断面図である。
【図８Ｄ】本発明の実施形態による多層交差点抵抗性メモリ素子の製造方法を説明するための工程別断面図である。
【図８Ｅ】本発明の実施形態による多層交差点抵抗性メモリ素子の製造方法を説明するための工程別断面図である。
【図８Ｆ】本発明の実施形態による多層交差点抵抗性メモリ素子の製造方法を説明するための工程別断面図である。
【図９】本発明の利点を説明するための３サンプルの電圧−電流（Ｖ−Ｉ）グラフである。
【符号の説明】
【００７４】
Ｄ１,Ｄ２    第１垂直ダイオード及び第２垂直ダイオード
Ｐ１,Ｐ２    第１積層パターン及び第２積層パターン
ＢＥ１,ＢＥ２    第１下部電極及び第２下部電極
Ｒ１,Ｒ２    第１抵抗体及び第２抵抗体
ＴＥ１,ＴＥ２    第１上部電極及び第２上部電極
ｎ１,ｎ２    第１ｎ型不純物領域及び第２ｎ型不純物領域
ｐ１,ｐ２    第１ｐ型不純物領域及び第２ｐ型不純物領域
【図１】
2008034809.tif 000003
【図２Ａ】
2008034809.tif 000004
【図２Ｂ】
2008034809.tif 000005
【図２Ｃ】
2008034809.tif 000006
【図６】
2008034809.tif 000007
【図７】
2008034809.tif 000008
【図８Ａ】
2008034809.tif 000009
【図８Ｂ】
2008034809.tif 000010
【図８Ｃ】
2008034809.tif 000011
【図８Ｄ】
2008034809.tif 000012
【図８Ｅ】
2008034809.tif 000013
【図８Ｆ】
2008034809.tif 000014
【図９】
2008034809.tif 000015
【図３】
2008034809.tif 000016
【図４Ａ】
2008034809.tif 000017
【図４Ｂ】
2008034809.tif 000018
【図４Ｃ】
2008034809.tif 000019
【図５】
2008034809.tif 000020