(57)【要約】【課題】メモリのＥＣＣ回路のテストを少ない付加回路で行う。【解決手段】初期データと初期データに基づいてパリティビット生成回路３００で生成されたパリティビットをデータメモリ２００とパリティビットメモリ４００に書込んだ後、初期データと１ビット値の異なるデータをデータメモリ２００のみに書き込むように制御して、メモリ読出し時に初期データに基づくパリティビットを用いてエラー検出訂正回路５００でエラー訂正させて、エラー訂正された読出しデータと初期データとを比較することでＥＣＣ回路のテストを行う。【選択図】図１
2008176828.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するデータ用メモリと、
前記データ用メモリに書き込まれるデータを常時受信してパリティビットデータを生成するパリティビット生成手段と、
前記パリティビット生成手段で生成された前記パリティビットデータを記憶するパリティ用メモリと、
前記データ用メモリから読み出された読出しデータと前記パリティ用メモリから読み出されたパリティビットデータとを受信して、前記読出しデータのエラー検出と訂正を行うエラー検出訂正手段と、
前記パリティ用メモリへの前記パリティビットデータの書き込みを抑制する抑制手段と、
第１データを前記データ用メモリに書き込むと同時に、前記パリティビット生成手段で生成された前記第１データのパリティビットデータを前記第１データの書き込みアドレスと対応するアドレスの前記パリティ用メモリに書き込み、前記抑制手段によって前記パリティ用メモリへの書き込みを抑制した状態で、前記第１データと１ビット値が異なる第２データを生成して、前記データ用メモリの前記第１データと同じアドレスに書き込み、前記データ用メモリと前記パリティ用メモリから同時に読み出した前記第２データおよび前記第１データのパリティビットデータとを前記エラー検出訂正回路に入力して前記第２データのエラー検出と訂正を行い、その訂正されたデータと前記第１データを比較して検査するテスト手段と
を有することを特徴とするエラー検出訂正回路のテスト回路。
【請求項２】
前記抑止手段は、前記テスト手段から前記エラー検出訂正回路のテストモードが指定された時に前記パリティ用メモリへの前記パリティビットデータの書き込みを抑制することを特徴とする請求項１に記載のエラー検出訂正回路のテスト回路。
【請求項３】
前記テスト手段は、１ビット値が異なる第２データを少なくとも前記データ用メモリのビット幅分順次生成して前記検査を実行することを特徴とする請求項１に記載のエラー検出訂正回路のテスト回路。
【請求項４】
データ用メモリに検査データを書き込むと同時に、パリティビット生成手段によって生成された前記検査データのパリティビットデータをパリティ用メモリに書き込み、前記データ用メモリから前記検査データを読み出す時に同時に前記パリティ用メモリから前記パリティビットデータを読み出し、前記パリティビットデータを用いて前記検査データのエラー検出訂正を行うエラー検出訂正回路が付加されたメモリ装置の前記エラー検出訂正回路を検査する方法であって、
第１データを前記データ用メモリに書き込むと同時に、前記パリティビット生成手段で生成された前記第１データのパリティビットデータを前記第１データの書き込みアドレスと対応するアドレスの前記パリティ用メモリに書き込み、
抑制手段によって前記パリティ用メモリへの書き込みを抑制した状態で、前記第１データと１ビット値が異なる第２データを生成して、前記データ用メモリの前記第１データと同じアドレスに書き込み、
前記データ用メモリと前記パリティ用メモリから同時に読み出した前記第２データおよび前記第１データのパリティビットデータとを前記エラー検出訂正回路に入力して前記第２データのエラー検出と訂正を行い、
その訂正されたデータと前記第１データを比較して検査する
ことを特徴とするエラー検出訂正回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エラー検出訂正回路のテスト回路およびテスト方法に関する。
【背景技術】
【０００２】
情報処理システムの信頼性向上のため、情報処理システムで使用するメモリ装置にエラー検出／訂正回路（Error Check and Correct回路。以下ＥＣＣ回路と略す。）を備えるものが使用されている。ＥＣＣ回路は、メモリ装置に書き込んだデータにノイズやソフト・エラーなどでデータ誤りが発生した時、読み出し時に誤りを検出し、その誤りが訂正可能であれば訂正して、メモリ装置から読み出されるデータの信頼性を高めるものである。
【０００３】
ＥＣＣ回路を除くメモリ装置のメモリ機能は、ＢＩＳＴ回路などを用いてテストを行うことができるが、ＥＣＣ回路は、その機能の正常性を試験する時は、ＥＣＣ回路の機能により一般に誤りデータをメモリ装置に書込むことができないため、なんらかの試験用のメモリや回路が必要であった。その一例として、ＥＣＣ回路の機能を検証するデータをメモリに記憶させる代わりに、メモリから読み出された正常データの１ビットを反転させた検証データを自動生成する回路を設け、その検証データをＥＣＣ回路に入力して１ビットエラーの検出と１ビットのエラーが訂正されていることを確認することでＥＣＣ回路の機能検証を行う技術が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２０００−２４２５１５号公報  （第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のように擬似エラーデータを生成する回路を設け、そのデータのエラーを検出させ、そのエラーを訂正させてＥＣＣ機能を検査する方法では、テスト用のデータを記憶するメモリは不要であるものの、ＥＣＣ機能で使用するコードが１ビット訂正２ビット検出（Single-bit Error Correct Double-bit Error Detect：ＳＥＣＤＥＤ）コード（６４ビット＋７ビット）のように生成対象のデータ長が大きくなる場合、付加する擬似エラーデータ生成回路の回路規模が大きくなるという問題があった。
【０００５】
本発明は、上記問題を解決するためになされたもので、ＥＣＣ回路のテストを可能としながら、データ長が長くなっても少ない付加回路規模でＥＣＣ機能を検査するテスト回路とテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明のエラー検出訂正回路のテスト回路は、データを記憶するデータ用メモリと、前記データ用メモリに書き込まれるデータを常時受信してパリティビットデータを生成するパリティビット生成手段と、前記パリティビット生成手段で生成された前記パリティビットデータを記憶するパリティ用メモリと、前記データ用メモリから読み出された読出しデータと前記パリティ用メモリから読み出されたパリティビットデータとを受信して、前記読出しデータのエラー検出と訂正を行うエラー検出訂正手段と、前記パリティ用メモリへの前記パリティビットデータの書き込みを抑制する抑制手段と、第1データを前記データ用メモリに書き込むと同時に、前記パリティビット生成手段で生成された前記第１データのパリティビットデータを前記第１データの書き込みアドレスと対応するアドレスの前記パリティ用メモリに書き込み、前記抑制手段によって前記パリティ用メモリへの書き込みを抑制した状態で、前記第１データと１ビット値が異なる第２データを生成して、前記データ用メモリの前記第１データと同じアドレスに書き込み、前記データ用メモリと前記パリティ用メモリから同時に読み出した前記第２データおよび前記第１データのパリティビットデータとを前記エラー検出訂正回路に入力して前記第２データのエラー検出と訂正を行い、その訂正されたデータと前記第１データを比較して検査するテスト手段とを有することを特徴とする。
【０００７】
また、本発明のエラー検出訂正回路のテスト方法は、データ用メモリに検査データを書き込むと同時に、パリティビット生成手段によって生成された前記検査データのパリティビットデータをパリティ用メモリに書き込み、前記データ用メモリから前記検査データを読み出す時に同時に前記パリティ用メモリから前記パリティビットデータを読み出し、前記パリティビットデータを用いて前記検査データのエラー検出訂正を行うエラー検出訂正回路が付加されたメモリ装置の前記エラー検出訂正回路を検査する検査方法であって、第１データを前記データ用メモリに書き込むと同時に、前記パリティビット生成手段で生成された前記第１データのパリティビットデータを前記第１データの書き込みアドレスと対応するアドレスの前記パリティ用メモリに書き込み、抑制手段によって前記パリティ用メモリへの書き込みを抑制した状態で、前記第１データと１ビット値が異なる第２データを生成して、前記データ用メモリの前記第１データと同じアドレスに書き込み、前期データ用メモリと前記パリティ用メモリから同時に読み出した前記第２データおよび前記第１データのパリティビットデータとを前記エラー検出訂正回路に入力して前記第２データのエラー検出と訂正を行い、その訂正されたデータと前記第１データを比較して検査することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、初期データと初期データに基づいてパリティビット生成回路で生成されたパリティビットデータをデータ用メモリとパリティ用メモリに書き込んだ後、パリティ用メモリの書き込みを抑止した状態で、初期データと１ビット値の異なるデータを同じアドレスのデータ用メモリに書き込むことで、メモリ読出し時に初期データに基づくパリティビットデータを用いてエラー検出訂正回路でエラー訂正させて、エラー訂正された読出しデータと初期データとを比較することでＥＣＣ回路の検査を行うことができ、少ない付加回路でＥＣＣ回路を検査することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例を説明する。
【実施例】
【００１０】
本発明の実施例１を、図１乃至図３を参照して説明する。
【００１１】
図１は、本発明の実施例に係るＥＣＣ回路をテストするためのメモリ、プロセッサを内蔵するエラー検出訂正回路のテスト回路の構成を示すブロック図である。図２は、図１のメモリ書込み信号制御回路の構成を示すブロック図である。図３は、図１のエラー検出訂正回路のテスト回路を用いて検査する動作を示すフローチャートである。
【００１２】
図１に示す実施例に係るテスト回路１は、プログラムを実行するＣＰＵ１００と、データを記憶するデータ用メモリ２００と、パリティビット生成回路３００と、パリティビットデータを記憶するパリティ用メモリ４００と、エラー検出訂正回路５００と、メモリ書込み信号制御回路６００とから構成される。
【００１３】
データ用メモリ２００は、ＣＰＵ１００が実行するプログラムのプログラムコードやデータを記憶し、ＣＰＵ１００とメモリアドレスバス（図示を省略）とデータバス１１０に接続される。このデータ用メモリ２００に、メモリ書込み信号制御回路６００からメモリ書込み信号６１０が入力されると、メモリアドレスバスで指定されるアドレスにデータバス１１０から入力されるデータが書き込まれる。また、図示を省略したメモリ読出し信号が入力されると、メモリアドレスバスで指定されるアドレスからデータを読み出して、読出しデータ２１０を出力する。データ用メモリ２００からの読出しデータ２１０は、エラー検出訂正回路５００に入力され、このエラー検出訂正回路５００を介してデータバス１１０に出力される。
【００１４】
パリティビット生成回路３００は、データバス１１０からのデータを受信し、受信したデータの１ビット誤り訂正・２ビット誤り検出コードとなるパリティビットデータを生成して、パリティビットデータ３１０としてパリティ用メモリ４００に出力する。なお、パリティビット生成回路３００で生成されるパリティビットデータは、ハミングコードに限定されず、エラー検出訂正が可能な付加コードであればよい。
【００１５】
パリティ用メモリ４００は、データ用メモリ２００に記憶されるデータに対応してパリティビット生成回路３００で生成された誤り検出訂正符号であるパリティビットデータを記憶するため、ＣＰＵ１００とメモリアドレスバス（図示を省略）を介して接続されている。
【００１６】
また、パリティ用メモリ４００は、メモリ書込み信号制御回路６００からメモリ書込み信号６２０が入力されると、図示を省略したメモリアドレスバスで指定されるアドレスにパリティビットデータ３１０が書き込まれる。そして、図示を省略したメモリ読出し信号が入力されると、メモリアドレスバスで指定されるアドレスからパリティビットデータを読み出し、読出しパリティビットデータ４１０としてエラー検出訂正回路５００に入力される。
【００１７】
エラー検出訂正回路５００は、図示を省略したメモリ読出し信号が入力されると、データ用メモリ２００とパリティ用メモリ４００から読み出された読出しデータ２１０と読出しパリティビットデータ４１０を受信し、読出しパリティビットデータ４１０を用いて読出しデータ２１０の誤りを検出・訂正して、そのデータをデータバス１１０を介してＣＰＵ１００に出力する。なお、エラー検出訂正回路５００で誤りが検出されなければ、読み出しデータ２１０の復号化されたデータが出力される。
【００１８】
メモリ書込み信号制御回路６００は、ＣＰＵ１００からのメモリ書込み信号１５０を受信し、データ用メモリ２００にメモリ書込み信号６１０を、パリティ用メモリ４００にメモリ書込み信号６２０を出力する。
【００１９】
図２は、メモリ書込み信号制御回路６００の構成を示し、テスト制御レジスタ６０１と２入力のＡＮＤ回路６０２から構成される。
【００２０】
メモリ書込み信号制御回路６００では、ＣＰＵ１００から出力されるメモリ書込み信号１５０がデータ用メモリ２００用のメモリ書込み信号６１０となって出力されるとともに、ＡＮＤ回路６０２の一方に入力される。ＡＮＤ回路６０２の他方にはテスト制御レジスタ６０１の信号が入力されている。そのＡＮＤ回路６０２からパリティ用メモリ４００用のメモリ書込み信号６２０が出力される。なお、テスト制御レジスタ６０１は、制御や入出力信号の図示を省略しているがＣＰＵ１００から読み書き可能なレジスタであり、電源投入直後などの初期状態は論理「１」となって、「１」信号が出力される。
【００２１】
次に、図３を参照しながら、ＥＣＣ回路のテスト動作の詳細を説明する。
【００２２】
この実施例の説明では、データ用メモリ２００とパリティ用メモリ４００のメモリ単体テストは、ＢＩＳＴ（Built In Self-Test）などにより別途行われ、各メモリは正常に動作するものとする。そして、ＣＰＵ１００は、図示しないメモリよりテストプログラムを読み込み、テスト動作を行うものとする。更に、検査対象のＥＣＣ回路はパリティビット生成回路３００、エラー検出訂正回路５００、およびそれぞれのメモリ２００，４００との接続回路などが含まれる。
【００２３】
まず、ＣＰＵ１００は、例えば６４ビット長の第１レジスタに保持されている第１データＲ１［００００００００００００００００Ｈ（Ｈ：１６進表示）］を、上述した動作にてデータ用メモリ２００に書き込む（ステップＳ１００）。
【００２４】
この時、書込みメモリアドレスは、検査対象のＥＣＣ回路動作には影響しないので、データ用メモリ２００のメモリ空間の任意のメモリアドレスであって良い。ここでは、例えばデータ用メモリ２００に割り付けられているメモリアドレス１０００Ｈ（Ｈ：１６進表示）に第１データＲ１を書き込むとする。
【００２５】
よって、ＣＰＵ１００は、図示しないメモリアドレスバスにアドレス１０００Ｈを出力し、データバス１１０に第１データＲ１を出力し、メモリ書込み信号１５０をアクティブ「１」とする。メモリ書込み信号制御回路６００のテスト制御レジスタ６０１は、初期値「１」信号を出力しているため、メモリ書込み信号１５０に従ってメモリ書込み信号６１０とメモリ書込み信号６２０はアクティブ「１」になる。これにより、データ用メモリ２００のアドレス１０００Ｈには、第１データＲ１が書込まれる。また、第１データＲ１は、データバス１１０を介してパリティビット生成回路３００に入力されて、７ビット長の第１パリティビットデータＡが生成され、パリティ用メモリ４００のアドレス１０００Ｈには第１パリティビットデータＡが書き込まれる。
【００２６】
次に、ＣＰＵ１００はテストモードとなって、テストフラグをＯＮとし、６４ビット長の第２レジスタに１をセットする（ステップＳ１１０）。
【００２７】
この時、テストモードとなったＣＰＵ１００は、書き込み命令でテスト制御レジスタ６０１に「０」を設定する。
【００２８】
次に、ＣＰＵ１００は、第１データＲ１と第２データＲ２の排他的論理和演算を行って、第３レジスタにその結果（第３データＲ３）を書き込む（ステップＳ１２０）。
【００２９】
この時、第１データが［オール０］で、第２データが［１Ｈ］であるので、排他的論理和演算結果の［０００００００００００００００１Ｈ］が第３レジスタに書き込まれる。即ち、故意に１ビットエラーとなるデータを生成したことになる。
【００３０】
次に、ＣＰＵ１００は、データ用メモリ２００のアドレス１０００Ｈに、第３レジスタに保持されている第３データＲ３［０００００００００００００００１Ｈ］を書き込む（ステップＳ１３０）。
【００３１】
この時、ＣＰＵ１００は、図示しないメモリアドレスバスに１０００Ｈを出力し、データバス１１０に第３データＲ３［０００００００００００００００１Ｈ］を出力し、アクティブ「１」のメモリ書込み信号１５０を出力する。テスト制御レジスタ６０１からは、「０」信号が出力されているため、メモリ書込み信号１５０の変化に従ってメモリ書込み信号６１０はアクティブ「１」となるが、メモリ書込み信号６２０の出力は「０」である。このため、データ用メモリ２００のアドレス１０００Ｈには、第３データＲ３［０００００００００００００００１Ｈ］が書込まれるが、パリティビット生成回路３００によって生成される第３データＲ３に対応する７ビット長の第２パリティビットデータＸは、パリティ用メモリ４００のアドレス１０００Ｈに書き込まれない。
【００３２】
次に、ＣＰＵ１００は、データ用メモリ２００のアドレス１０００Ｈから第３データＲ３を読み出す（ステップＳ１４０）。
【００３３】
この時、ＣＰＵ１００は、図示しないメモリアドレスバスに１０００Ｈを出力するとともに、図示しないメモリ読出し信号をアクティブとする。これにより、データ用メモリ２００は、メモリアドレス１０００Ｈからの読出しデータ２１０として上記第３データＲ３を読み出しエラー検出訂正回路５００に出力する。また、パリティ用メモリ４００は、メモリアドレス１０００Ｈからの読出しパリティビットデータ４１０としてステップＳ１００で書き込んだ第１データＲ１の第１パリティビットデータＡを読み出し、エラー検出訂正回路５００に出力する。
【００３４】
エラー検出訂正回路５００は、受信した読出しデータ２１０（即ち、第３データＲ３）を読出しパリティビットデータ４１０（即ち、第１パリティビットデータ）を用いてエラー検出・訂正動作を行う。読出しデータ２１０の第３データＲ３は、第１データＲ１と最下位ビットの１ビットが異なっている。このため、第１データＲ１の第１パリティビットデータＡを用いることで、エラー検出訂正回路５００は、読出しデータ２１０（第３データＲ３）を第１データＲ１に正しく訂正して、データバス１１０を介してＣＰＵ１００に出力する。
【００３５】
次に、ＣＰＵ１００は、データバス１１０を介して受信したデータ（第１データＲ１）が第１レジスタの内容と等しいかを調べる（ステップＳ１５０）。そしてもし、両データが不一致であればテストフラグをＯＦＦとして（ステップＳ２００）、ＥＣＣ回路の検査が「異常」であるとして終了する。なお、テストフラグをＯＦＦとすると、ＣＰＵ１００はテストモードを解除するため書き込み命令でテスト制御レジスタ６０１に「１」を設定してテストを終了する。
【００３６】
ＥＣＣ回路が正常動作している場合は、両データが一致する。一致した場合は、第２レジスタの値を左に１ビットシフトする（ステップＳ１６０）。
【００３７】
この時ＣＰＵ１００は、第２レジスタの値を左に１ビットシフトすると共に最下位ビットには「０」を挿入し、最上位ビットのデータを捨てる。その結果、第２レジスタの値は［２Ｈ］となり、論理「１」のビット位置が上位側にシフトして「１０」のデータを生成する。
【００３８】
次に、第２レジスタの値が「０」であるか調べ（ステップＳ１７０）、この場合、「２Ｈ」であるのでステップＳ１２０に戻り、上記ステップＳ１２０乃至ステップＳ１６０の動作を行う。こうして、ＥＣＣ回路が正常動作である場合は、論理「１」のビット位置を上位側にシフトした検査データを次々と生成し、その検査データを用いたＥＣＣ回路の検査を継続する。テストステップを繰り返す毎に、ステップＳ１２０〜ステップＳ１４０における第２レジスタおよび第３レジスタおよび第３データＲ３の値は、２Ｈ、４Ｈ、８Ｈ、１０Ｈ、・・・のように変化することになる。
【００３９】
そして、第２レジスタの値が「０」となった時は、ＣＰＵ１００はテストフラグをＯＦＦとし（ステップＳ１８０）、ＥＣＣ回路の検査が「正常」であったとして終了する。なお、テストフラグがＯＦＦとされると、ＣＰＵ１００はテストモードを解除するため書き込み命令でテスト制御レジスタ６０１に「１」を設定する。
【００４０】
上述のように、初期データと、その初期データに基づいてパリティビット生成回路で生成されたパリティビットデータを、それぞれデータ用メモリとパリティ用メモリに書き込んだ後、初期データと１ビット値の異なるデータをデータ用メモリの同じ番地に書き込むように制御することで、同データをデータ用メモリから読み出す時に初期データに基づくパリティビットデータを用いてエラー検出訂正回路でエラー訂正させて、エラー訂正されたデータと初期データとを比較することで、ＥＣＣ回路の検査を行うことができ、少ない付加回路でＥＣＣ回路を検査するテスト回路を提供できる。
【００４１】
また、テスト回路はメモリのデータバス幅に依存しないので、キャッシュメモリなどのようにメモリのデータ長（ビット幅）が長くなっても、従来のような擬似エラーデータを生成回路のようにデータ長に比例して付加回路が増加することがなく、少ない付加回路でＥＣＣ回路のテストを行うことができる。
【００４２】
また、テスト回路によるメモリの書き込みおよび読み出しのデータバス上に追加回路がないため、読み出しおよび書き込み時のデータ伝送に新たな遅延がなく、メモリのアクセス速度の低下を避けることができる。
【００４３】
本発明は、上記実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変形して実施できることは勿論である。
【００４４】
例えば、初期データのデータ１として［０Ｈ］を用いて説明したが、データ１は任意のデータパターンを用いて良く、初期データパターンを変化させるテストステップを組み合わせることで、検査精度の向上を容易に図ることができる。
【００４５】
また、上述の実施例ではデータの１ビットエラーを訂正させてＥＣＣ回路の検査を行わせていて、第２レジスタに「１」を初期値として設定しているが、任意の２ビットに”１”を設定してよく、この時はエラー検出訂正回路５００の図示しないエラー検出信号をＣＰＵ１００のステータス信号入力に接続してプログラムでエラー検出信号を検査するように設計すれば、ＥＣＣ回路の２ビットエラーの検出を検査することができる。なお、この時は、第２レジスタの左シフト動作はローテート(循環)させるようにして、レジスタ長の回数だけシフト動作を行ったかをカウンタなどを用いて調べて、テスト動作を終了させるように制御する手順でテストを行う。
【００４６】
また更に、メモリ書込み信号制御回路６００においてテスト制御レジスタ６０１ではなく、チップ外部からの信号を入力するようにしてメモリ書込み信号を制御するようにしてもよく、テスト専用の回路を削減することができる。
【００４７】
また更に、データバス１１０やメモリアドレスバスやメモリの読み書き信号をチップ外部と直接入出力できるインターフェースを設けて、外部のメモリテスターでＥＣＣ回路の検査をするようにしても良く、通常使用しないテストプログラムを記憶するメモリをチップ内に設ける必要がなくチップサイズを削減することができる。
【００４８】
また更に、上述のテストプログラムでＥＣＣ機能付きメモリに対して入出力制御対象であったデータバス１１０やメモリアドレスバスやメモリの読み書き信号などを、チップのＩ／Ｏポートと入出力するプログラムをＣＰＵに実行させて、Ｉ／Ｏポートを介して外部のテスターで上述のテストプログラムと同等のＥＣＣ回路の検査を行わせるようにしてもよく、この場合は、チップ内の信号線に新たなインターフェース回路が追加されないため配線容量などの増加による動作速度の低下を避けることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明に係わる実施例のＥＣＣ回路のテスト回路の構成を示すブロック図。
【図２】本実施例のメモリ書込み信号制御回路の構成を示す図。
【図３】本実施例のテスト手順を示すフローチャート。
【符号の説明】
【００５０】
１  テスト回路
１００  ＣＰＵ
１１０  データバス
１５０  書込み信号
２００  データ用メモリ
２１０  読出しデータ
３００  パリティビット生成回路
３１０  パリティビットデータ
４００  パリティビット用メモリ
４１０  読出しパリティビットデータ
５００  エラー検出訂正回路
６００  メモリ書込み信号制御回路
６１０、６２０  メモリ書込み信号
【図１】
2008176828.tif 000003
【図２】
2008176828.tif 000004
【図３】
2008176828.tif 000005