(57)【要約】【課題】機能の異なる２つ以上の半導体チップを積層した半導体装置の信頼性を向上させることのできる技術を提供する。【解決手段】コントローラチップ用の第１ボンディングパッド１０ｃとフラッシュメモリチップ用の第２ボンディングパッド１０ｍとを繋ぐ実配線パターン１５が相対的に少なく、隣接する実配線パターン１５が０．５ｍｍ以上離れている箇所に、ダミー配線パターン１７を実配線パターン１５の延在する一つの方向と同じ方向にほぼ等間隔で配置する。これにより、ＤＡＦとＳＲとの間に形成される空隙が小さくなり、モールド時の圧力によって空隙が押しつぶされて、モールド後は空隙が形成されないので、ＳＲとＤＡＦとの密着性を良好なものとして、半導体装置の信頼性を向上させることができる。【選択図】図４
2008218848.tif 000002
【特許請求の範囲】
【請求項１】
平面形状が四角形から成る配線基板上に機能の異なる２つ以上の半導体チップが積層され、前記配線基板に形成された最上層の複数の実配線パターンを覆う保護膜と第１半導体チップの裏面とが粘着フィルムを介して接着された半導体装置であって、
前記配線基板は、前記配線基板の第１辺に沿って配置され、前記配線基板上に搭載された前記第１半導体チップの外部端子とボンディングワイヤで電気的に接続された複数の第１ボンディングパッドと、前記第１辺と交差する第２辺に沿って配置され、前記第１半導体チップ上に搭載された第２半導体チップの外部端子とボンディングワイヤで電気的に接続された複数の第２ボンディングパッドと、前記第１辺と前記第２辺とが互いに交差する第１角部側の前記複数の実配線パターンが形成された第１領域と、前記配線基板の中心を原点として前記第１角部と対向する第２角部側の前記実配線パターンが前記第１領域よりも少なく形成された第２領域とを有し、
前記第２領域には、ダミー配線パターンが形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記ダミー配線パターンは前記第１半導体チップが搭載される領域内に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記ダミー配線パターンは前記実配線パターンが延在する一つの方向と同じ方向に形成されていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、前記ダミー配線パターンは前記実配線パターンの一つのピッチと同じピッチで形成されていることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、前記第１半導体チップの厚さは前記配線基板の厚さよりも厚いことを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置において、前記第１半導体チップの厚さは前記粘着フィルムの厚さの１０倍以上であることを特徴とする半導体装置。
【請求項７】
請求項２記載の半導体装置において、前記第１半導体チップの厚さは０．２ｍｍよりも厚いことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記第２領域に形成された前記実配線パターンでは、互いに隣接する前記実配線パターンの間のピッチが０．５ｍｍ以上離れた箇所に前記ダミー配線パターンが形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記ダミー配線パターンは、前記第１および第２半導体チップのそれぞれの外部端子と電気的に接続されていないことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記第１半導体チップはメモリチップ、前記第２半導体チップはコントローラチップであることを特徴とする半導体装置。
【請求項１１】
（ａ）平面形状が、一対の第１辺と、前記第１辺と交差する一対の第２辺とを有する四角形から成り、第１辺に沿って配置された複数の第１ボンディングパッドと、前記第２辺に沿って配置された第２ボンディングパッドと、前記第１辺と前記第２辺とが互いに交差する第１角部側の複数の実配線パターンが形成された第１領域と、前記配線基板の中心を原点として前記第１角部と対向する第２角部側の前記実配線パターンが前記第１領域よりも少なく形成された第２領域とを備え、前記第２領域にはダミー配線パターンが形成され、前記実配線パターンおよび前記ダミー配線パターンが保護膜で覆われた配線基板を用意する工程と、
（ｂ）粘着フィルムを介して前記配線基板上に回路形成面を上向きにして第１半導体チップを搭載する工程と、
（ｃ）前記第１半導体チップ上に回路形成面を上向きにして第２半導体チップを搭載する工程と、
（ｄ）前記第１半導体チップの外部端子と前記配線基板の前記第１ボンディングパッドとをボンディングワイヤを用いて接続し、前記第２半導体チップの外部端子と前記配線基板の前記第２ボンディングパッドとをボンディングワイヤを用いて接続する工程と、
（ｅ）前記配線基板上に搭載された前記第１および第２半導体チップ、ならびに前記ボンディングワイヤを樹脂により封止する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記ダミー配線パターンは前記第１半導体チップが搭載される領域内に形成されていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、前記ダミー配線パターンは隣接する前記実配線パターンが延在する一つの方向と同じ方向に形成されていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、前記ダミー配線パターンは前記実配線パターンの一つのピッチと同じピッチで形成されていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、前記第１半導体チップの厚さは前記配線基板の厚さよりも厚いことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法において、前記第１半導体チップの厚さは前記粘着フィルムの厚さの１０倍以上であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２記載の半導体装置の製造方法において、前記第１半導体チップの厚さは０．２ｍｍよりも厚いことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、前記第２領域に形成された前記実配線パターンでは、互いに隣接する前記実配線パターンの間のピッチが０．５ｍｍ以上離れた箇所に前記ダミー配線パターンが形成されていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、前記ダミー配線パターンは、前記第１および第２半導体チップのそれぞれの外部端子と電気的に接続されていないことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１記載の半導体装置の製造方法において、前記第１半導体チップはメモリチップ、前記第２半導体チップはコントローラチップであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造技術に関し、特に、積層された２つ以上の半導体チップを含む小型パッケージ構造の半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えばパッケージ基板の主面上に実装された半導体チップを封止部材によって封止した構成を持つ半導体装置において、パッケージ基板の主面および裏面に配線用の導体パターンを配置した他に、その配線用の導体パターンが配置されていない領域にダミー用の導体パターンを配置してパッケージ基板における導体パターンの密度を高めることにより、半導体装置の製造工程中の熱処理によるパッケージ基板の反りやうねり等を低減する技術が特開２００４−１７２６４７号公報（特許文献１）に開示されている。
【０００３】
また、半導体チップの回路形成面が上向きに搭載され、配線基板と上記半導体チップとがワイヤーボンドで電気的接続がなされ、上記半導体チップと上記配線基板を構成する絶縁基板との間に複数の配線が存在する樹脂封止型半導体装置において、上記配線が形成されていない絶縁基板上の領域に一または複数のダミー配線を形成することにより、パッケージに入るクラック等の問題を解消する技術が特開平１１−３４０２４９号公報（特許文献２）に開示されている。
【特許文献１】特開２００４−１７２６４７号公報（段落［００５１］〜［００５２］、図１０、図１２）
【特許文献２】特開平１１−３４０２４９号公報（段落［００２２］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置の高機能化および小型化を実現するために、１つの半導体装置内に機能の異なる複数の半導体チップを積層して搭載することが有効とされている。半導体チップを配線基板に搭載する際に使用する接着材としては、液状から成るペースト（ペースト材）を使用することが提案されている。これは、配線基板の主面にはソルダーレジスト（Solder Resist、絶縁膜；以下、ＳＲと記す）が形成されているが、このＳＲの下に設けられた実配線パターンの影響で、ＳＲの平坦性が阻害されてその表面には凹凸が形成される。簡略すると、ＳＲの平坦度は相対的に低いものである。そのため、配線基板と配線基板上に搭載される半導体チップとの間に隙間が生じないように、ペーストを用いることが考えられる。
【０００５】
しかしながら、近年では、配線基板の主面の平坦度を向上させる技術も提案されており、ペーストに代わり、特殊粘着フィルムが用いられてきている。特殊粘着フィルムの中でもダイアタッチフィルム（Die Attach Film；以下、ＤＡＦと記す）はピックアップ性または濡れ性等に優れていることから、主として大型で、かつ薄い半導体製品に用いられている。
【０００６】
さらにＤＡＦはペーストタイプの接着材と比較すると、例えば下記に記載する利点を有している。（１）ペーストタイプの接着材の場合は、接着材のワイヤボンディングパッドへの流出を防ぐためにＳＲを開口してダムを設ける領域が必要となるが、ＤＡＦの場合は、その領域が不要となるので半導体製品の小型化が可能となる。（２）ペーストタイプの接着材の場合は、半導体チップをマウントした後に熱処理が必要となるが、ＤＡＦの場合は、その熱処理が不要となるので、配線基板の反りが低減でき、かつ半導体チップの搭載精度を向上することができる。
【０００７】
しかしながら、ＤＡＦを用いて半導体チップを配線基板に固着した半導体装置については、以下に説明する種々の技術的課題が存在する。
【０００８】
本発明者らは、現在、機能の異なる２つ以上の半導体チップを積層したＳｉＰ（System in Package）、具体的にはメモリチップ上にコントローラチップを積層した樹脂封止型パッケージを有する半導体製品を開発している。
【０００９】
このとき、半導体装置の小型化も実現するためには、上段側の半導体チップ（コントローラチップ）と電気的に接続される配線基板のボンディングパッドを、下段側の半導体チップ（メモリチップ）と電気的に接続される配線基板のボンディングパッドが配置されている箇所（配線基板の第１辺に沿った箇所）とは異なる位置（配線基板の第１辺と交差する第２辺に沿った箇所）に配置することが有効である。
【００１０】
また、製造コストの観点を考慮した場合、製品形態毎に装置を設けてしまうと半導体装置の製造コストが増加してしまう。そのため、例えば封止工程に関しては１つの成形金型で複数品種の製品を製造できるように、汎用性を持たせた金型を用いて半導体装置を製造している。簡略すると、積層する半導体チップの枚数が増えても、同じ金型で対応できるように、成形金型のキャビティの深さを相対的に大きくしている。
【００１１】
しかしながら、近年では半導体装置の薄型化も要求されている。そのため、半導体チップの厚さが薄くなると、上記したような成形金型を用いて樹脂封止工程を行った場合、上段側の半導体チップ上の封止樹脂の厚さが厚くなってしまう。その結果、封止樹脂が所定の厚さよりも厚くなり、パッケージが反るという問題が発生する。
【００１２】
そこで、このパッケージの反りを抑える方法の一つとして、本願発明者らは、封止する樹脂の量を低減して、下段側の半導体チップの厚さを相対的に厚く（例えば０．２ｍｍ以上）形成する方法を検討した。
【００１３】
ところが、下段側の半導体チップの厚さが配線基板よりも厚くなると、下段側の半導体チップの最上層の実配線パターンが比較的疎な領域、例えば隣接する実配線パターンがある程度（例えば０．５ｍｍ以上）離れた箇所を有する領域において、配線基板の最表面に形成されたＳＲとメモリチップの裏面に貼り付けられたＤＡＦとの密着が悪くなり、半導体装置の信頼性が低下することが明らかとなった。
【００１４】
半導体チップの厚さが相対的に薄ければ、半導体チップの抗折強度も低いため、半導体チップを搭載する際の荷重により配線基板の主面の凹凸にならって半導体チップを搭載することができる。これにより、ＳＲとＤＡＦとの間の空隙を埋めることが可能である。しかしながら、前述したように、半導体チップの厚さを厚くしたことで、半導体チップ自体の抗折強度も向上し、半導体チップに荷重をかけたとしてもＳＲとＤＡＦとの間の空隙を埋めることができなくなった。このＳＲとＤＡＦとの密着が悪い領域ではＳＲとＤＡＦとの間に僅かな空隙が残っており、この空隙内の空気が原因となって、例えばメモリチップが配線基板から剥がれるまたはパッケージにクラックが発生するなどの不具合が生じている。
【００１５】
本発明の目的は、機能の異なる２つ以上の半導体チップを積層した半導体装置の信頼性を向上させることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、配線基板上にメモリチップおよびコントローラチップが積層され、配線基板に形成された最上層の実配線パターンを覆う保護膜とメモリチップの裏面とがＤＡＦを介して接着された半導体装置であって、配線基板は、配線基板の第１辺に沿って配置され、メモリチップの外部端子とボンディングワイヤで電気的に接続された複数の第１ボンディングパッドと、第１辺と交差する第２辺に沿って配置され、メモリチップ上に搭載されたコントローラチップの外部端子とボンディングワイヤで電気的に接続された複数の第２ボンディングパッドと、第１辺と第２辺とが互いに交差する第１角部側の実配線パターンが相対的に多く形成された第１領域と、配線基板の中心を原点として第１角部と対向する第２角部側の実配線パターンが相対的に少なく形成された第２領域とを有し、第２領域に形成された隣接する実配線パターンが０．５ｍｍ以上離れた箇所には、隣接する実配線パターンの間にダミー配線パターンが形成されているものである。
【００１９】
本発明は、第１辺に沿って配置された複数の第１ボンディングパッドと、第１辺と交差する第２辺に沿って配置された第２ボンディングパッドと、第１辺と第２辺とが互いに交差する第１角部側の実配線パターンが相対的に多く形成された第１領域と、配線基板の中心を原点として第１角部と対向する第２角部側の実配線パターンが相対的に少なく形成された第２領域とを備え、第２領域において隣接する実配線パターンが０．５ｍｍ以上離れた箇所には、隣接する実配線パターンの間にダミー配線パターンが形成され、実配線パターンおよびダミー配線パターンが保護膜で覆われた配線基板を用意する工程と、ＤＡＦを介して配線基板上に回路形成面を上向きにしてメモリチップを搭載する工程と、メモリチップ上に回路形成面を上向きにしてコントローラチップを搭載する工程と、メモリチップの外部端子と配線基板の第１ボンディングパッドとをボンディングワイヤを用いて接続し、コントローラチップの外部端子と配線基板の第２ボンディングパッドとをボンディングワイヤを用いて接続する工程と、メモリチップ、コントローラチップ、第１および第２ボンディングワイヤを樹脂により封止する工程とを含むものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
配線基板に形成される最上層の実配線パターンが比較的疎な領域において、ＳＲとＤＡＦとの間に形成される空隙が小さくなり、モールド時の圧力によって空隙が押しつぶされるので、モールド後は空隙が形成されずにＳＲとＤＡＦとの良好な密着性が得られて、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
まず、本発明の実施の形態による半導体装置およびその製造方法がより明確となると思われるため、本発明者らによって推定されたＳＲとＤＡＦとの間の空隙の発生原因について説明する。
【００２５】
図１に、本発明者らによって推定されたＳＲとＤＡＦとの間の空隙の発生原因を説明するための半導体装置の要部断面の模式図を示す。（ａ）は半導体チップの厚さが０．０９ｍｍ、配線基板に形成された最上層の隣接する実配線パターンの間隔が０．２５ｍｍの場合のチップマウント後およびモールド後の模式図、（ｂ）は半導体チップの厚さが０．２２ｍｍ、配線基板に形成された最上層の隣接する実配線パターンの間隔が０．２５ｍｍの場合のチップマウント後およびモールド後の模式図、（ｃ）は半導体チップの厚さが０．０９ｍｍ、配線基板に形成された最上層の隣接する実配線パターンの間隔が０．５ｍｍ以上の場合のチップマウント後およびモールド後の模式図、（ｄ）は半導体チップの厚さが０．２２ｍｍ、配線基板に形成された最上層の隣接する実配線パターンの間隔が０．５ｍｍ以上の場合のチップマウント後およびモールド後の模式図であり、いずれの場合もＤＡＦの厚さは０．０２ｍｍ、ＳＲの塗布厚さは０．０１５ｍｍ、実配線パターンの厚さは０．０１５〜０．０２ｍｍ、配線基板の厚さは０．２ｍｍである。なお、ＳＲの塗布厚さを０．０１５ｍｍよりも厚くしてもよく、これにより段差の平坦化を実現することは可能である。しかし、ＳＲの塗布厚さが厚くなり過ぎるとＳＲに形成される開口部の加工精度が悪くなることから、本実施の形態ではＳＲの塗布厚さをＤＡＦの厚さよりも薄い、例えば０．０１５ｍｍとしている。
【００２６】
図１（ａ）に示すように、例えば半導体チップ１の厚さが相対的に薄い０．０９ｍｍの場合（半導体チップ１の厚さが配線基板２の厚さよりも薄い、あるいは半導体チップ１の厚さがＤＡＦ３の厚さの１０倍よりも薄い場合）は、チップマウント後の半導体チップ１に反りが生じ、ＤＡＦ３とＳＲ５との間に空隙６ができる。しかし、この空隙６は完全に空気を取り囲むようには形成されておらず、モールド時の圧力（荷重）によって外部へ空隙６内の空気を逃がすことができるので、モールド後は空隙６が形成されずにＤＡＦ３とＳＲ５とは密着する。
【００２７】
図１（ｂ）に示すように、例えば半導体チップ１の厚さが相対的に厚い０．２２ｍｍの場合（半導体チップ１の厚さが配線基板２の厚さよりも厚い、あるいは半導体チップ１の厚さがＤＡＦ３の厚さの１０倍と同じかまたはそれよりも厚い場合）であって、さらに隣接する実配線パターン４の間隔が０．２５ｍｍと狭い場合は、チップマウント後に半導体チップ１が反らないので、隣接する実配線パターン４の間にＳＲ５の凹部が生じて空隙６ができる。この空隙６はＳＲ５の表面を平坦化してＳＲ５の公差（最大寸法と最小寸法との差）を小さくした場合でも発生する。しかし、この空隙６の体積は相対的に小さく、さらには、ＤＡＦ３の硬度が半導体チップ１よりも低いことからモールド時の圧力によってＤＡＦ３の形状が変形し、空隙６にＤＡＦ３の一部が充填されて、空隙６内に取り残されていた空気を外部へ逃がすことができるので、モールド後は空隙６が形成されずにＤＡＦ３とＳＲ５とが密着する。
【００２８】
図１（ｃ）に示すように、例えば半導体チップ１の厚さが相対的に薄い０．０９ｍｍの場合（半導体チップ１の厚さが配線基板２の厚さよりも薄い、あるいは半導体チップ１の厚さがＤＡＦ３の厚さの１０倍よりも薄い場合）は、チップマウント後の半導体チップ１に反りが生じ、ＤＡＦ３とＳＲ５との間に空隙６ができる。この空隙６の体積は、前記図１（ａ）に示した隣接する実配線パターン４の間隔が０，２５ｍｍと狭い場合と異なり、相対的に大きいことから、モールド時の圧力によって空隙６にＤＡＦ３の一部が充填され難くなる。しかし、半導体チップ１の厚さが相対的に薄く形成されているため、モールド時の圧力により半導体チップ１が、隣接する実配線パターン４の間に生じるＳＲ５の凹部に倣うように搭載（実装）される。なお、本願発明者らがより詳細に検討したところ、半導体チップ１の厚さがＤＡＦ３の厚さの約６倍以下であれば、半導体チップ１に形成された隣接する実配線パターン４の間隔に依存することなく、モールド後のＤＡＦ３とＳＲ５との間には空隙６は形成されない。
【００２９】
図１（ｄ）に示すように、例えば半導体チップ１の厚さが相対的に厚い０．２２ｍｍの場合（半導体チップ１の厚さが配線基板２の厚さよりも厚い、あるいは半導体チップ１の厚さがＤＡＦ３の厚さの１０倍と同じかまたはそれよりも厚い場合）であって、さらに隣接する実配線パターン４の間隔が０．５ｍｍ以上と広い場合は、チップマウント後に半導体チップ１が反らないので、隣接する実配線パターン４の間にＳＲ５の凹部が生じて空隙６ができる。この空隙６の体積は、前記図１（ｂ）に示した隣接する実配線パターン４の間隔が０．２５ｍｍと狭い場合と異なり、相対的に大きいことから、モールド時の圧力によって空隙６は押しつぶされず、モールド後もＤＡＦ３とＳＲ５との間に空隙６が残り、密着不良が発生する。
【００３０】
前記図１（ａ）、（ｂ）、（ｃ）および（ｄ）に示した結果から、ＤＡＦ３を用いた樹脂封止型パッケージにおいて、半導体チップ１の厚さが相対的に厚い場合にＤＡＦ３とＳＲ５との良好な密着を得るには、ＳＲ５の表面の平坦化に加えて、配線基板２の最上層に設けられる実配線パターン４を比較的密に形成することが必要であることが分かる。例えば前記図１（ｄ）に示したように、隣接する実配線パターン４が０．５ｍｍ以上離れ、さらに搭載する半導体チップ１の厚さが、例えば配線基板２の厚さよりも厚いと、モールド後もＤＡＦ３とＳＲ５との間に空隙６が残り、この空隙６に起因してＤＡＦ３とＳＲ５との間に密着不良が生じる。しかし、この場合は、例えば前記図１（ｂ）に示したものと同様にして、隣接する実配線パターン４の間にダミー配線パターンをほぼ等間隔で形成することにより、モールド後にＤＡＦ３とＳＲ５との間に空隙６を残すことなくＤＡＦ３とＳＲ５との密着性を向上させることが可能となる。
【００３１】
次に、本実施の形態による半導体装置および半導体装置に用いられる配線基板について図２〜図４を用いて説明する。図２は本実施の形態による半導体装置の機能を説明するブロック図、図３は本発明の前提として検討した従来技術による配線基板に形成された最上層の実配線パターンを示す配線基板の要部平面図、図４は本実施の形態による配線基板に形成された最上層の実配線パターンを示す配線基板の要部平面図である。なお、本実施の形態では、半導体装置として、メモリチップ上にコントローラチップを積層したＳｉＰを例示する。ＳｉＰはＣＰＵ（Central Processing Unit）やメモリなどの複数の半導体チップを１つのパッケージに形成してシステム化を実現するシステムソリューションである。
【００３２】
まず、図２を用いて、ＳｉＰを構成するコントローラチップ１Ａおよびメモリチップ１Ｂの機能とそれに伴うピン構成について説明する。ここでは、本実施の形態に即し、メモリチップ１Ｂとして、フラッシュメモリが形成されたメモリチップを有する場合について説明するが、メモリチップの数や種類については、この例に限られるものではない。コントローラチップ１Ａの主な役割の一つとして、システムの外部に設けられた外部ＬＳＩ（Large Scale Integration）１Ｃとシステムの内部に設けられたメモリチップ１Ｂとの間を仲介してデータの入出力を行うために、外部インタフェース用の論理アドレス（外部アドレス）をフラッシュメモリの物理アドレスに変換する作業がある。コントローラチップ１Ａがこのような役割を担う場合、コントローラチップ１Ａには、コントローラチップ１Ａとメモリチップ１Ｂとの間のインタフェースに必要なピン数以外に、外部インタフェースを構成するピンが必要になる。従って、コントローラチップ１Ａは、外部インタフェースに必要なピン数の分、メモリチップ１Ｂに比較してピン数が多くなる。
【００３３】
外部インタフェースを介して出力されたデータは、外部ＬＳＩ１Ｃを介してさまざまな情報に変換され、人間と情報をやり取りするヒューマンインタフェース機器やネットワーク機器などに出力される。例えば音声情報は、スピーカーを介して音声として出力され、画像情報は、液晶（ＬＣＤ（Liquid Crystal Display））などの画像表示装置を介して画像として出力される。もちろん、ヒューマンインタフェース機器やネットワーク機器などから入力された情報が外部ＬＳＩ１Ｃを介してコントローラチップ１Ａの外部インタフェースに入力される場合もある。本実施の形態のコントローラチップ１Ａは、外部インタフェースとしてＰＣＩ（Peripheral Components Interconnect）バスとＵＳＢ（Universal Serial）バスとを有している。このように、コントローラチップ１Ａが複数種類の外部インタフェースを持つ場合は、コントローラチップ１Ａの外部インタフェースが一種類の場合に比較してコントローラチップ１Ａに必要なピン数が多くなる。
【００３４】
コントローラチップ１Ａには、ＭＰＵ（Micro Processing Unit）以外にさまざまな回路を有する場合があり、その場合は、それぞれの回路に対して安定した電源を供給するためにより多くのピン数が必要となる。例えば本実施の形態のコントローラチップ１Ａは、Ａ／Ｄ（Analog/Digital）変換回路やＰＬＬ（Phase Locked Loop）回路を有しているが、Ａ／Ｄ変換回路やＰＬＬ回路は、自らが電源ノイズ源になり得ると共に、外部からの電源ノイズに弱い性質を持つため、ＭＰＵとは分離された電源供給ピンを持っており、これがコントローラチップ１Ａのピン数をさらに増やす原因となっている。また、コントローラチップ１Ａは、外部インタフェース回路を有しているが、外部インタフェース回路における安定した信号増幅を実現するためには、ＭＰＵなどの内部回路とは独立した電源供給ピンを必要とするので、これもコントローラチップ１Ａのピン数を増やす原因となっている。
【００３５】
ところで、前述したように、コントローラチップ１Ａが、システムの外部に設けられた外部ＬＳＩ１Ｃとシステムの内部に設けられたメモリチップ１Ｂとの間を仲介してデータの入出力を行うため、外部インタフェース用の論理アドレス（外部アドレス）をフラッシュメモリの物理アドレスに変換する役割を担う場合、配線基板にはコントローラチップ１Ａのピンとメモリチップ１Ｂのピンとを繋ぐ実配線パターンが形成されることになる。
【００３６】
図３に、本発明者らが検討した従来の配線基板に形成された実配線パターンの一例である配線基板の要部平面図を示す。
【００３７】
コントローラチップの有する性能を出すためおよびパッケージサイズを小さくするために、平面形状が一対の第１辺（短辺）１２と、前記第１辺と交差する一対の第２辺（長辺）１３とを有する四角形（長方形）から成る配線基板１１において、コントローラチップ用の複数の第１ボンディングパッド１０ｃを配線基板１１の一辺（第１辺）１２に沿って配置し、メモリチップ用の複数の第２ボンディングパッド１０ｍを上記第１辺１２と交差する他の一辺（第２辺）１３に沿って配置し、コントローラチップ用の複数の第１ボンディングパッド１０ｃの配列方向とメモリチップ用の複数の第２ボンディングパッド１０ｍの配列方向とが交差するように、コントローラチップ用の複数の第１ボンディングパッド１０ｃおよびメモリチップ用の複数の第２ボンディングパッド１０ｍを配置している。従って、コントローラチップ用の複数の第１ボンディングパッド１０ｃの配列とメモリチップ用の複数の第２ボンディングパッド１０ｍの配列とがＬ字状となっていることおよび配線基板１１にはコントローラチップ１Ａのピンとメモリチップ１Ｂのピンとを繋ぐ配線パターンが形成されていることなどの理由から、配線基板１１には実配線パターン１５が相対的に多く形成された第１領域と、実配線パターン１５が第１領域よりも相対的に少なく形成された第２領域とが存在することになる。上記第１領域は、例えば配線基板１１の第１辺１２と第２辺１３とが交差する第１角部１４の側の領域であり、上記第２領域は、例えば配線基板１１の中心を原点として第１角部１４と対向する第２角部１６の側の領域である。
【００３８】
第１角部１４の側の第１領域に形成された実配線パターン１５の多くはほぼ等間隔に配置されており、その間隔は０．５ｍｍよりも小さい。これに対して、第２角部１６の側の第２領域では、実配線パターン１５が形成されていない箇所および実配線パターン１５とこれに隣接する他の実配線パターン１５との間隔が０．５ｍｍ以上となる箇所が多くある。そのため、前記図１（ｃ）を用いて説明した実配線パターン４の配置と同様に、半導体チップの厚さが配線基板１１の厚さよりも厚い、あるいは半導体チップの厚さがＤＡＦの厚さの１０倍と同じかまたはそれよりも厚い場合は、この第２領域においてモールド後もＤＡＦとＳＲとの間に空隙が残り、メモリチップと配線基板１１との間に密着不良が発生してしまう。
【００３９】
図４に、本実施の形態による配線基板に形成された実配線パターンの一例である配線基板の要部平面図を示す。
【００４０】
本実施の形態による配線基板に形成された実配線パターン１５は、前記図３に示した従来の実配線パターン１５と同じである。従って、配線基板１１には第１辺１２と第２辺１３とが交差する第１角部１４の側に実配線パターン１５が相対的に多く形成された第１領域と、第１角部１４と対向する第２角部１６の側に実配線パターン１５が相対的に少なく形成された第２領域とが存在する。
【００４１】
しかし、実配線パターン１５が比較的粗な第２領域であって、実配線パターン１５が形成されていない箇所および隣接する実配線パターン１５が０．５ｍｍ以上離れている箇所、実配線パターン１５が比較的密な第１領域であっても、隣接する実配線パターン１５が０．５ｍｍ以上離れている箇所には、実配線パターン１５とこれに隣接する他の実配線パターン１５との間にダミー配線パターン１７（図中、網掛けのハッチングで示す）が配置されている。このダミー配線パターン１７は、複数の実配線パターン１５のうち、第２辺１３に沿って延在する実配線パターン１５と並んでほぼ等間隔のピッチで形成されており、メモリチップが搭載される領域内のみに設けられている。メモリチップが搭載される領域内にのみ、ダミー配線パターン１７を形成する理由は、配線基板１１の反り対策である。配線基板１１は、主面側（半導体チップを搭載する面）と裏面側（外部端子を形成する面）における配線パターンの比率をほぼ均等にしないと反りが発生する。そのため、メモリチップが搭載される領域以外にもダミー配線パターン１７を設けた場合、配線基板１１の主面側における配線パターンの比率が裏面側よりも大きくなり、配線基板１１が反ってしまい、その結果、メモリチップを配線基板１１に搭載することが困難となる。これにより、本実施の形態では、メモリチップが搭載される領域にのみ、ダミー配線パターン１７を形成している。また、ダミー配線パターン１７とこれに隣接する実配線パターン１５、またはダミー配線パターン１７とこれに隣接する他のダミー配線パターン１７との間隔は０．５ｍｍよりも小さい。また、ダミー配線パターン１７の幅は全て同じであることが望ましく、実配線パターン１５の幅と同じとすることもできる。
【００４２】
このように、実配線パターン１５が比較的粗な第２領域であって、実配線パターン１５が形成されていない箇所および隣接する実配線パターン１５が０．５ｍｍ以上離れている箇所、ならびに実配線パターン１５が比較的密な第１領域であって、隣接する実配線パターン１５が０．５ｍｍ以上離れている箇所にダミー配線パターン１７を複数本配置することにより、前記図１（ｂ）を用いて説明した実配線パターン４の配置と同様に、半導体チップの厚さが配線基板１１の厚さよりも厚い、あるいは半導体チップの厚さがＤＡＦの厚さの１０倍と同じかまたはそれよりも厚い場合であっても、ＤＡＦとＳＲとの間に形成される空隙を小さくすることができる。従って、モールド時の圧力によって空隙を押しつぶし、空隙内に取り残されていた空気を外部へ逃がすことができるので、モールド後は空隙が形成されずにＤＡＦとＳＲとの密着が良好となる。このとき、ダミー配線パターン１７を１つの太い配線として形成しない理由としては、実際に信号配線されている実配線パターン１５の幅と同一化しないと、ダミー配線パターン１７の上に形成するＳＲの平坦度が悪くなる。また、配線パターンとＳＲとの接着性は、ＳＲと配線基板１１との接着性に比べ低いため、配線幅の大きいダミー配線パターン１７を形成した場合、ＳＲがダミー配線パターン１７から剥離し易くなる。そこで、本実施の形態では、配線基板１１上に形成するダミー配線パターン１７の幅を実配線パターン１５の幅とほぼ同一化させ、複数本配置している。
【００４３】
次に、本実施の形態による前記図４に示した配線基板を有する半導体装置（ＳｉＰ）の製造方法の一例を図５〜図２０を用いて工程順に説明する。図５は半導体装置の製造方法の工程図、図６〜図２０は製造工程中の要部模式図、半導体装置の平面図または要部断面図である。なお、以下の説明では、半導体ウエハ上に回路パターンを形成した後のバックグラインドから、配線基板上に積層されたフラッシュメモリチップおよびコントローラチップを樹脂で保護するモールド、さらに半導体装置の選別・外観検査などの各工程について説明する。
【００４４】
まず、半導体ウエハの回路形成面に集積回路を形成する。半導体ウエハはシリコン単結晶からなり、その直径は、例えば２００ｍｍまたは３００ｍｍ、その厚さは、例えば０．７ｍｍ以上（ウエハ工程への投入時の値）である。本実施の形態では、フラッシュメモリチップが形成された半導体ウエハ（以下、メモリ用ウエハと記す）とコントローラチップが形成された半導体ウエハ（以下、コントローラ用ウエハと記す）とが用意され、各半導体ウエハの最表面は耐熱性コーティング材であるポリイミド樹脂（ＰｉＱ）により覆われている。なお。以下に説明される製造工程のうち、集積回路形成工程からダイシング後のＵＶ照射工程までは、フラッシュメモリチップに対する処理とコントローラチップに対する処理とは別々に行われるが、その内容はほぼ同じである。
【００４５】
次に、メモリ用ウエハに作られたフラッシュメモリチップの良・不良を判定し、同様にコントローラ用ウエハに作られたコントローラチップの良・不良を判定する。不良と判断されたフラッシュメモリチップおよびコントローラチップには、不良のマーキングが打たれる。
【００４６】
次に、メモリ用ウエハの回路形成面に形成されたポリイミド樹脂（ＰｉＱ）上に粘着テープ（ＢＧテープ）を貼り付け、同様にコントローラ用ウエハの回路形成面に粘着テープを貼り付ける。ここで粘着テープは自己剥離型テープ、すなわち紫外線硬化型（UV cure type）でも熱硬化型でもエネルギービーム硬化型でもよいし、紫外線硬化型でも熱硬化型でもエネルギービーム硬化型でもない一般の粘着テープ（非自己剥離型テープ）でもよい。
【００４７】
次に、図６に示すように、メモリ用ウエハ２０ｍの裏面（回路形成面と反対側の面）を砥石２１により研削して、メモリ用ウエハ２０ｍの厚さを、例えば０．２２ｍｍとする。同様にコントローラ用ウエハ２０ｃの裏面を研削して、コントローラ用ウエハ２０ｃの厚さを、例えば０．１２ｍｍとする（図５のバックグラインド工程１００ｍ，１００ｃ）。
【００４８】
次に、メモリ用ウエハ２０ｍを洗浄し、乾燥させ、同様にコントローラ用ウエハ２０ｃを洗浄し、乾燥させる。その後、図７に示すように、メモリ用ウエハ２０ｍの裏面にＤＡＦおよびダイシングテープが積層された一体タイプのフィルム２２を貼り付ける。同様にコントローラ用ウエハ２０ｃの裏面にＤＡＦおよびダイシングテープが積層された一体タイプのフィルム２２を貼り付ける（図５のウエハマウント工程１０１ｍ，１０１ｃ）。ＤＡＦの厚さは、例えば０．０２ｍｍである。ウエハマウントでは、予めフィルム２２を貼り付けた環状のフレームを用意しておく。このフィルム２２とメモリ用ウエハ２０ｍの裏面とが貼着され、続いて、メモリ用ウエハ２０ｍの回路形成面から粘着テープ（ＢＧテープ）が剥離される。同様にこのフィルム２２とコントローラ用ウエハ２０ｃの裏面とが貼着され、続いて、コントローラ用ウエハ２０ｃの回路形成面から粘着テープが剥離される。このようにメモリ用ウエハ２０ｍおよびコントローラ用ウエハ２０ｃをフレームに貼り直すのは、後のダイシング工程でメモリ用ウエハ２０ｍの回路形成面およびコントローラ用ウエハ２０ｃの回路形成面に形成されているアライメントマークを基準としてそれぞれダイシングを行うため、アライメントマークが形成されている回路形成面を上面とするためである。なお、メモリ用ウエハ２０ｍの裏面およびコントローラ用ウエハ２０ｃの裏面に貼着されるフィルム２２をＤＡＦおよびダイシングテープが積層された一体タイプとしたが、一体タイプとせずに、ＤＡＦとダイシングテープとを別々に貼り付けてもよい。
【００４９】
次に、図８に示すように、メモリ用ウエハ２０ｍをダイシングし、同様にコントローラ用ウエハ２０ｃをダイシングする（図５のダイシング工程１０２ｍ，１０２ｃ）。メモリ用ウエハ２０ｍはフラッシュメモリチップに個片化され、コントローラ用ウエハ２０ｃはコントローラチップに個片化されるが、個片化された後もメモリ用ウエハ２０ｍの各フラッシュメモリチップまたはコントローラ用ウエハ２０ｃの各コントローラチップはフィルム２２を介してフレーム２３に固定されているため、整列した状態を維持している。メモリ用ウエハ２０ｍおよびコントローラ用ウエハ２０ｃは、ダイシングブレード２４と呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃を用いて、スクライブライン（半導体ウエハから個々のチップに切り分けるため、チップ境界に引かれたライン）に沿って縦、横にカットされる。
【００５０】
次に、メモリ用ウエハ２０ｍに紫外線を照射し、同様にコントローラ用ウエハ２０ｃに紫外線を照射する。フィルム２２の裏面側からＵＶを照射することにより、フィルム２２のフラッシュメモリチップと接する面の粘着力が低下して、フラッシュメモリチップがフィルム２２から剥がれやすくなり、同様に、フィルム２２のコントローラチップと接する面の粘着力が低下して、コントローラチップがフィルム２２から剥がれやすくなる。
【００５１】
次に、フレーム２３を押し下げてフィルム２２を引き延ばすことにより、フラッシュメモリチップを個々に分割し、同様にコントローラチップを個々に分割する。この方法は、所謂、エキスパンド方式と呼ばれるが、半導体チップを個々に分割する方法としてはこれに限定されるものではない。例えば各列の半導体チップに力を加えることにより、半導体チップを個々に分割する、所謂、クラッキング方式を採用することもできる。
【００５２】
次に、ウエハテスト工程において良と判断されたフラッシュメモリチップを１個ずつフィルム２２から引き剥がしてピックアップする。ＵＶ照射によりフィルム２２とフラッシュメモリチップとの接着力が弱められているため、薄く強度が低下しているフラッシュメモリチップであっても、確実にピックアップすることができる。
【００５３】
次に、配線基板を準備する。本実施の形態の配線基板１１aは、マトリックス型の基板となっており、配線基板１１ａの長手方向を列とし、この列の方向と直交する方向を行とすると、例えばＳｉＰ１つ分に該当する単位フレーム（１つの半導体装置を形成する領域）が６行５列に配置された構成となっている。なお、本実施の形態におけるマトリックス型の基板とは、行と列のそれぞれの中に単位フレームを２つ以上有するものである。
【００５４】
この単位フレームのそれぞれは、前記図４に示す配線基板１１であり、厚さと交差する平面形状が、一対の第１辺と、第１辺と交差する一対の第２辺を有する四角形である。本実施の形態では、例えば第２辺の長さが第１辺の長さよりも長い長方形である。単位フレームの表面には、フラッシュメモリチップ２５が接合されるチップ搭載領域の周囲に配置する複数の第１ボンディングパッド３１ｃおよび複数の第２ボンディングパッド３１ｍがＳＲ２７から露出している。第１ボンディングパッド３１ｃは、単位フレームの一辺（第１辺）に沿って配置され、第２ボンディングパッド３１ｍは、上記第１辺と交差する他の一辺（第２辺）に沿って配置されており、第１ボンディングパッド３１ｃの配列と第２ボンディングパッド３１ｍの配列とはＬ字状となっている。後のワイヤボンディング工程において、第１ボンディングパッド３１ｃはコントローラチップの表面の縁辺に配列された外部端子と接続され、第２ボンディングパッド３１ｍはフラッシュメモリチップ２５の表面の縁辺に配列された外部端子と接続される。
【００５５】
そして、図９および図１０に示すように、ピックアップされたフラッシュメモリチップ２５を配線基板１１ａの表面に搭載する（図５の第１チップマウント工程１０３）。このとき、複数のダミー配線パターン１７は、下段側の半導体チップ（フラッシュメモリチップ２５）の裏面下の領域にのみ配置された状態となっている。配線基板１１ａの厚さは、例えば０．２ｍｍである。ピックアップされたフラッシュメモリチップ２５は、配線基板１１ａ上の所定位置に搬送され、配線基板１１ａのアイランド（チップ搭載領域）上にＤＡＦ２６を介して、ここにフラッシュメモリチップ２５を押し付ける。これによりフラッシュメモリチップ２５を配線基板１１ａに貼り付ける。ここで、本実施の形態で使用するフラッシュメモリチップ２５は、厚さと交差する平面形状が四角形（長方形）である。また、フラッシュメモリチップ２５の表面には、複数の外部端子が縁辺（長辺）に沿って形成された、所謂、片辺パッド構造である。
【００５６】
次に、ウエハテスト工程において良と判断されたコントローラチップを１個ずつフィルム２２から引きはがしてピックアップする。ＵＶ照射によりフィルム２２とコントローラチップとの接着力が弱められているため、薄く強度が低下しているコントローラチップであっても、確実にピックアップすることができる。コントローラチップの平面形状は四角形（長方形）から成り、その外形サイズは、フラッシュメモリチップの外形サイズよりも小さい。また、コントローラチップ２８の表面には、複数の外部端子が縁辺（長辺）に沿って形成された、所謂、片辺パッド構造である。
【００５７】
次に、図１１および図１２に示すように、ピックアップされたコントローラチップ２８をフラッシュメモリチップ２５上に搭載する（図５の第２チップマウント工程１０４）。ピックアップされたコントローラチップ２８は、フラッシュメモリチップ２５上の所定位置に搬送され、絶縁性ペーストを用いてフラッシュメモリチップ２５のチップ搭載領域上に接合する。詳細には、図１１に示すように、フラッシュメモリチップ２５の短辺側に寄せて（各配線基板の第１辺に沿うように）コントローラチップ２８を搭載している。
【００５８】
次に、コントローラチップ２８の表面の縁辺に配列された外部端子、フラッシュメモリチップ２５の表面の縁辺に配列された外部端子、および配線基板１１ａの表面に配列された第１および第２ボンディングパッド３１ｃ，３１ｍ等の表面をプラズマ洗浄する。
【００５９】
次に、図１３および図１４に示すように、コントローラチップ２８の表面の縁辺に配列された外部端子２９ｃと配線基板１１ａの表面に配列された第１ボンディングパッド３１ｃとを第１ボンディングワイヤ３０ｃを用いて接続し、フラッシュメモリチップ２５の表面の縁辺に配列された外部端子２９ｍと配線基板１１ａの表面に配列された第２ボンディングパッド３１ｍとを第２ボンディングワイヤ３０ｍを用いて接続する（図５のワイヤボンディング工程１０５）。
【００６０】
次に、図１５に示すように、フラッシュメモリチップ２５およびコントローラチップ２８が実装された配線基板１１ａの外観検査を行った後、フラッシュメモリチップ２５およびコントローラチップ２８が実装された配線基板１１ａを金型成形機にセットし、温度を上げ液状化した樹脂３２を圧送して流し込み、フラッシュメモリチップ２５およびコントローラチップ２８等を樹脂３２で封入してモールド成形する（図５のモールド工程１０６）。本実施の形態におけるモールド工程では、６行５列に実装されたフラッシュメモリチップ２５およびコントローラチップ２８等をまとめて１つにモールド成形したが、１列１行に実装されたフラッシュメモリチップ２５およびコントローラチップ２８等を各々１つずつモールド成形してもよい。続いて、例えば１７０℃の温度でベーク処理を行う。
【００６１】
フラッシュメモリチップ２５とコントローラチップ２８とを積層したＳｉＰでは、実配線パターンが比較的密な第１領域と、実配線パターンが比較的粗な第２領域とを有する配線基板１１ａが用いられるが、配線基板１１ａの厚さ（例えば０．２ｍｍ）よりも厚いフラッシュメモリチップ２５（例えば０．２２ｍｍ）、あるいはＤＡＦ２６の厚さ（例えば０．０２ｍｍ）の１０倍と同じかまたはそれよりも厚いフラッシュメモリチップ２５がこの配線基板１１に搭載されても、隣接する実配線パターンが０．５ｍｍ以上離れている箇所にはダミー配線パターンが実配線パターンの延在する一つの方向と同一方向にほぼ等間隔で配置されて、ＤＡＦ２６とＳＲ２７との間に形成される空隙が小さいので、モールド時の圧力によって空隙が押しつぶされて、モールド後は空隙が形成されずにＤＡＦ２６とＳＲ２７との良好な密着性を得ることができる。これにより、ＳｉＰの信頼性を向上させることができる。
【００６２】
次に、図１６に示すように、配線基板１１ａの裏面に露出する電極３３に半田ボール３４を接続した後（図５のボールマウント工程１０７）、図１７に示すように、配線基板１１ａからダイシングブレード３５を用いて１個１個のＳｉＰに切り分ける（図５の個片切断工程１０８）。その後、図１８、図１９および図２０に示すように、樹脂３２上に品名などを捺印し、仕上がった１個１個のＳｉＰを製品規格に沿って選別し、さらに最終外観検査を経て製品が完成する（図５の選別・外観検査工程１０９）。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば前記実施の形態では、フラッシュメモリチップとコントローラチップとを積層したＳｉＰに本発明を適用した場合について説明したが、これに限定されるものではなく、機能の異なる２つ以上の半導体チップを積層した半導体にも適用することができる。
【００６５】
また、例えば前記実施の形態では、フラッシュメモリチップが片辺パッド構造である場合について説明したが、これに限定されるものではなく、一対の長辺のそれぞれに沿って複数の外部端子が形成されている、所謂、両辺パッド構造であってもよい。この場合、メモリチップ上に搭載されたコントローラチップが搭載されている配線基板の短辺側が第１領域となり、前記短辺と対向する辺側が第２領域となる。
【産業上の利用可能性】
【００６６】
本発明は、機能の異なる２つ以上の半導体チップを積層した半導体装置に適用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明者らによって推定されたＳＲとＤＡＦとの間の空隙の発生原因を説明するための半導体装置の要部断面の模式図である。
【図２】本実施の形態による半導体装置の機能を説明するブロック図である。
【図３】本発明の前提として検討した従来技術による配線基板に形成された実配線パターンを示す配線基板の要部平面図である。
【図４】本実施の形態による配線基板に形成された実配線パターンを示す配線基板の要部平面図である。
【図５】本実施の形態による半導体装置の製造方法の工程図である。
【図６】本実施の形態による半導体装置の製造工程を示す要部模式図である。
【図７】図６に続く半導体装置の製造工程中の要部模式図である。
【図８】図７に続く半導体装置の製造工程中の要部模式図である。
【図９】図８に続く半導体装置の製造工程中の要部模式図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図９および図１０に続く半導体装置の製造工程中の要部模式図である。
【図１２】図９および図１０に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１１および図１２に続く半導体装置の製造工程中の要部模式図である。
【図１４】図１１および図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１３および図１４に続く半導体装置の製造工程中の要部模式図である。
【図１６】図１５に続く半導体装置の製造工程中の要部模式図である。
【図１７】図１６に続く半導体装置の製造工程中の要部模式図である。
【図１８】図１７に続く半導体装置の製造工程中の要部模式図である。
【図１９】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１７に続く半導体装置の製造工程中の平面図である。
【符号の説明】
【００６８】
１  半導体チップ
１Ａ  コントローラチップ
１Ｂ  メモリチップ
１Ｃ  外部ＬＳＩ
２  配線基板
３  ダイアタッチフィルム（ＤＡＦ）
４  実配線パターン
５  ソルダーレジスト（ＳＲ）
６  空隙
１０ｃ  第１ボンディングパッド
１０ｍ  第２ボンディングパッド
１１，１１ａ  配線基板
１２  第１辺
１３  第２辺
１４  第１角部
１５  実配線パターン
１６  第２角部
１７  ダミー配線パターン
２０ｃ  コントローラ用ウエハ
２０ｍ  メモリ用ウエハ
２１  砥石
２２  フィルム
２３  フレーム
２４  ダイシングブレード
２５  フラッシュメモリチップ
２６  ダイアタッチフィルム（ＤＡＦ）
２７  ソルダーレジスト（ＳＲ）
２８  コントローラチップ
２９ｃ，２９ｍ  外部端子
３０ｃ  第１ボンディングワイヤ
３０ｍ  第２ボンディングワイヤ
３１ｃ  第１ボンディングパッド
３１ｍ  第２ボンディングパッド
３２  樹脂
３３  電極
３４  半田ボール
３５  ダイシングブレード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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