(57)【要約】【課題】層間絶縁膜による埋め込み時にボイドが発生するのを効果的に抑制でき、したがってコンタクトプラグ間の短絡を解消できる半導体装置の製造方法を提供すること。【解決手段】半導体基板１の表面で活性領域３０Ａを仕切るように、素子分離領域７を定める凹溝を形成する。凹溝内に第１の絶縁膜７を埋め込む。第１の絶縁膜７の表面を平坦化する。第１の絶縁膜７を所定の厚さ分だけエッチングする。第１の絶縁膜７をエッチングすることにより生じた帯状の窪みを、第２の絶縁膜９で埋め込む。この第２の絶縁膜９の表面は基板表面よりも高いレベルにある。半導体基板１上にポリシリコン膜１１ｗを堆積する。フォトリソグラフィおよび第２の絶縁膜９に対して選択的なエッチングを行って、ポリシリコン膜１１ｗを、素子分離領域７に対して垂直に互いに平行に帯状に延びるゲート電極配線に加工する。それから、層間絶縁膜１９を堆積する。【選択図】図９Ｂ
2008147493.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面にゲート絶縁膜を形成した後、浮遊ゲートの材料となる第１のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面でトランジスタ素子が形成されるべき活性領域に対応して、互いに平行に一方向に帯状に延びる第１のパターンマスクを設ける工程と、
上記第１のパターンマスクを用いて上記第１のポリシリコン膜の表面から上記半導体基板の所定の深さまでエッチングして、上記第１のポリシリコン膜およびゲート絶縁膜を帯状に加工するとともに、上記半導体基板の表面に素子分離領域を定める凹溝を形成する工程と、
上記第１のパターンマスクを除去した後、上記凹溝内を埋めるとともに上記帯状に加工された第１のポリシリコン膜の上面を越えるレベルまで上記半導体基板上に第１の絶縁膜を堆積する工程と、
上記第１の絶縁膜の表面を平坦化する工程と、
上記第１のポリシリコン膜に対して選択的に上記第１の絶縁膜を所定の厚さ分だけエッチングする工程と、
上記第１の絶縁膜をエッチングすることにより上記第１のポリシリコン膜同士の間に生じた帯状の窪みを、上記第１の絶縁膜に対して選択的にエッチング可能な材料からなる第２の絶縁膜で埋め込む工程と、
上記半導体基板上に第３の絶縁膜を薄い厚さに形成し、続いて第２のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面で互いに平行に上記一方向に対して垂直に帯状に延びる第２のパターンマスクを設ける工程と、
上記第２のパターンマスクを用いて上記第２のポリシリコン膜を上記第２の絶縁膜に対して選択的にエッチングしてゲート電極配線として帯状に加工するとともに、上記第３の絶縁膜のうち上記第２のパターンマスクに覆われていない部分を除去し、さらに、上記帯状に加工された第１のポリシリコン膜のうち上記第２のパターンマスクに覆われていない部分を除去して上記第１のポリシリコン膜を直方体状の浮遊ゲートに加工する工程と、
上記第２のパターンマスクを除去した後、上記半導体基板上の凹凸を埋めて上記帯状に加工された第２のポリシリコン膜の上面を越えるレベルまで層間絶縁膜を堆積する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記凹溝を形成するためのエッチングを、レジストとシリコン窒化膜との積層膜からなる第１のパターンマスクを用いて行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
上記第２の絶縁膜がシリコン窒化膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
上記第２の絶縁膜を堆積する厚さは、上記平坦化後に上記第１の絶縁膜をエッチングした厚さ分に実質的に等しいことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
上記帯状の窪みを上記第２の絶縁膜で埋め込む工程は、
上記窪みを埋めるように上記半導体基板上に上記第２の絶縁膜を堆積する工程と、
エッチバックを行って、上記第２の絶縁膜のうち上記第１の絶縁膜上に存する部分を残す一方、上記ポリシリコン膜または第１のポリシリコン膜上に存する部分を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
上記第２の絶縁膜を堆積する厚さは６０ｎｍ乃至１２０ｎｍの範囲内であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
上記第３の絶縁膜はシリコン酸化膜とシリコン窒化膜との積層またはシリコン酸化膜とシリコン酸窒化膜との積層からなることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
上記層間絶縁膜を上下に貫通して、上記活性領域のうち上記ゲート電極配線で覆われていない部分に達する穴を設け、この穴にコンタクトプラグを形成することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の表面で互いに平行に一方向に延び、トランジスタ素子を構成する活性領域と、
上記活性領域の間で上記一方向に延び、上記活性領域同士を電気的に分離する素子分離領域とを備え、
上記素子分離領域は、上記半導体基板の表面に形成された凹溝と、この凹溝を埋める第１の絶縁体と、この第１の絶縁体上に設けられ上記第１の絶縁体とは異なる材料からなる第２の絶縁体とを有し、この第２の絶縁体の表面は上記半導体基板の表面よりも高いレベルにあり、
それぞれ上記一方向に対して垂直な方向に延びて上記活性領域におけるトランジスタ素子の浮遊ゲート上を通る複数のゲート電極配線と、
上記第２の絶縁体とは異なる材料からなり、上記活性領域におけるトランジスタ素子のソース・ドレイン領域の表面と上記素子分離領域の第２の絶縁体の表面とを連続的に覆うとともに上記ゲート電極配線の上面を越えるレベルまで設けられた層間絶縁膜と、
上記層間絶縁膜を上下に貫通して、上記活性領域のうち上記ゲート電極配線で覆われていない部分に接するコンタクトプラグとを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置およびその製造方法に関し、より詳しくは、半導体基板の表面に、トランジスタなどの素子が形成された活性領域と、そのような活性領域同士を電気的に分離する素子分離領域とを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、この種の半導体装置としては、図１２に示すように、半導体基板１０１上に、トランジスタなどの素子が形成された活性領域１３０Ａ，１３０Ａと、そのような活性領域１３０Ａ，１３０Ａ同士を電気的に分離する素子分離領域１０７，１０７とを有するものがある（例えば、特許文献１（特開平２−２７３９３０号公報）参照。）。半導体基板１０１の表面で、素子分離領域１０７，１０７が一方向に延び、それに対して垂直な方向にゲート電極配線１１１ｗ，１１１ｗが延びている。ゲート電極配線１１１ｗ，１１１ｗは層間絶縁膜１１９で覆われている。素子分離領域１０７，１０７同士の間でかつゲート電極配線１１１ｗ，１１１ｗ同士の間に相当する領域に、層間絶縁膜１１９を上下に貫通するコンタクトプラグ１２１，１２１が設けられている。図１３Ａは図１２のものをゲート電極配線１１１ｗ，１１１ｗが延びる方向から見たところ、図１３Ｂは図１２のものを素子分離領域１０７，１０７が延びる方向から見たところをそれぞれ示している。なお、薄い絶縁膜１１８は図１２では図示を省略されている。近年の半導体装置では、図１３Ａに示すようにゲート電極配線１１１ｗ，１１１ｗ同士の間を埋め込む層間絶縁膜１１９が高アスペクト比（つまり、深さ／幅が大）になっているため、ゲート電極配線１１１ｗ，１１１ｗ間にボイド（空隙）１３１が発生する傾向がある。このため、図１３Ｂ中に示すコンタクトホール１２３，１２３を開口した後、そこに金属材料からなるコンタクトプラグ１２１，１２１を形成する時に、ボイド１３１に金属材料が入り込んで、短絡が発生するという問題がある。
【０００３】
この対策として、例えば特許文献２（特開２００１−３３８９７７号公報）では、図１３Ｂ中に示すようなコンタクトホール１２３，１２３を開口した後、コンタクトホール１２３，１２３の内壁を覆うように薄い絶縁膜を形成し、エッチバックする技術が提案されている。これにより、コンタクトホール１２３，１２３の内壁に現れたボイド１３１をその薄い絶縁膜で埋めて、コンタクトプラグ１２１，１２１間の短絡を防止するようにしている。
【特許文献１】特開平２−２７３９３０号公報
【特許文献２】特開２００１−３３８９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年の半導体装置では、コンタクトホール１２３，１２３のパターンが微細になっているので、コンタクトホール１２３，１２３の内壁を覆うように薄い絶縁膜を形成するのが困難である。
【０００５】
そこで、この発明の課題は、層間絶縁膜による埋め込み時にボイドが発生するのを効果的に抑制でき、したがってコンタクトプラグ間の短絡を解消できる半導体装置の製造方法を提供することにある。
【０００６】
また、この発明の課題は、そのような製造方法によって作製される半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明の半導体装置の製造方法は、
半導体基板の表面にゲート絶縁膜を形成した後、浮遊ゲートの材料となる第１のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面でトランジスタ素子が形成されるべき活性領域に対応して、互いに平行に一方向に帯状に延びる第１のパターンマスクを設ける工程と、
上記第１のパターンマスクを用いて上記第１のポリシリコン膜の表面から上記半導体基板の所定の深さまでエッチングして、上記第１のポリシリコン膜およびゲート絶縁膜を帯状に加工するとともに、上記半導体基板の表面に素子分離領域を定める凹溝を形成する工程と、
上記第１のパターンマスクを除去した後、上記凹溝内を埋めるとともに上記帯状に加工された第１のポリシリコン膜の上面を越えるレベルまで上記半導体基板上に第１の絶縁膜を堆積する工程と、
上記第１の絶縁膜の表面を平坦化する工程と、
上記第１のポリシリコン膜に対して選択的に上記第１の絶縁膜を所定の厚さ分だけエッチングする工程と、
上記第１の絶縁膜をエッチングすることにより上記第１のポリシリコン膜同士の間に生じた帯状の窪みを、上記第１の絶縁膜に対して選択的にエッチング可能な材料からなる第２の絶縁膜で埋め込む工程と、
上記半導体基板上に第３の絶縁膜を薄い厚さに形成し、続いて第２のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面で互いに平行に上記一方向に対して垂直に帯状に延びる第２のパターンマスクを設ける工程と、
上記第２のパターンマスクを用いて上記第２のポリシリコン膜を上記第２の絶縁膜に対して選択的にエッチングしてゲート電極配線として帯状に加工するとともに、上記第３の絶縁膜のうち上記第２のパターンマスクに覆われていない部分を除去し、さらに、上記帯状に加工された第１のポリシリコン膜のうち上記第２のパターンマスクに覆われていない部分を除去して上記第１のポリシリコン膜を直方体状の浮遊ゲートに加工する工程と、
上記第２のパターンマスクを除去した後、上記半導体基板上の凹凸を埋めて上記帯状に加工された第２のポリシリコン膜の上面を越えるレベルまで層間絶縁膜を堆積する工程とを備えたことを特徴とする。
【０００８】
ここで、上記第３の絶縁膜の「薄い厚さ」とは、上記第３の絶縁膜を介した容量結合により、上記ゲート電極配線（第２のポリシリコン膜）による上記浮遊ゲート（第１のポリシリコン膜）の電位制御が可能な厚さを意味する。
【０００９】
この発明の半導体装置の製造方法によれば、活性領域上では第２の絶縁膜が積層されていないが、素子分離領域上では第２の絶縁膜はその表面が上記半導体基板の表面よりも高いレベルまで積層されている。したがって、上記層間絶縁膜を堆積する工程で、素子分離領域上でのアスペクト比が小さくなって、素子分離領域上でのボイドの発生が効果的に抑制される。したがって、活性領域上にそれぞれ上記層間絶縁膜を上下に貫通するコンタクトプラグを設けるとき、コンタクトプラグ間の短絡が生じなくなる。この結果、作製される半導体装置の歩留りおよび信頼性が向上する。
【００１０】
また、上記素子分離領域上に積層されている第２の絶縁膜は、第１の絶縁膜に対して選択的にエッチング可能な材料からなるので、上記第２の絶縁膜の存在によって、上記凹溝を埋める第１の絶縁膜が工程中の薬液洗浄工程で膜減りするのを抑制できる。それとともに、コンタクトホール形成時にセルフアライメントが可能となる。
【００１１】
また、この製造方法により作製された半導体装置では、上記第３の絶縁膜を介した容量結合により、上記ゲート電極配線によって上記浮遊ゲートの電位が制御される。したがって、作製された半導体装置は、いわゆるフラッシュメモリとして動作できる。
【００１２】
一実施形態の半導体装置の製造方法では、上記第１のパターンマスクはレジストとシリコン窒化膜との積層膜からなることを特徴とする。
【００１３】
この一実施形態の半導体装置の製造方法では、上記第１のパターンマスクはレジストとシリコン窒化膜との積層膜からなるので、上記凹溝を形成する工程が円滑に行われる。
【００１４】
一実施形態の半導体装置の製造方法では、上記第２の絶縁膜がシリコン窒化膜であることを特徴とする。
【００１５】
この一実施形態の半導体装置の製造方法では、上記第２の絶縁膜がシリコン窒化膜であるから、上記第１の絶縁膜と第２の絶縁膜に対して選択的にエッチング可能な上記第１の絶縁膜として、通常用いられるシリコン酸化膜を採用できる。
【００１６】
一実施形態の半導体装置の製造方法では、上記第２の絶縁膜を堆積する厚さは、上記平坦化後に上記第１の絶縁膜をエッチングした厚さ分に実質的に等しいことを特徴とする。
【００１７】
この一実施形態の半導体装置の製造方法では、上記第１の絶縁膜をエッチングした厚さ分の窪みを上記第２の絶縁膜が埋める。したがって、上記半導体基板上を平坦化できる。
【００１８】
一実施形態の半導体装置の製造方法では、上記帯状の窪みを上記第２の絶縁膜で埋め込む工程は、上記窪みを埋めるように上記半導体基板上に上記第２の絶縁膜を堆積する工程と、エッチバックを行って、上記第２の絶縁膜のうち上記第１の絶縁膜上に存する部分を残す一方、上記ポリシリコン膜または第１のポリシリコン膜上に存する部分を除去する工程とを含むことを特徴とする。
【００１９】
この一実施形態の半導体装置の製造方法では、上記帯状の窪みを上記第２の絶縁膜で首尾良く埋め込むことができる。これにより、上記第２の絶縁膜を上記素子分離領域上のみに設けることができる。したがって、後の工程で層間絶縁膜を上下方向に貫通して上記活性領域に達するコンタクトホールを容易に形成できる。
【００２０】
一実施形態の半導体装置の製造方法では、上記第２の絶縁膜を堆積する厚さは６０ｎｍ乃至１２０ｎｍの範囲内であることを特徴とする。
【００２１】
この一実施形態の半導体装置の製造方法では、作製すべき半導体装置の他の構成要素の寸法に応じて、上記第２の絶縁膜を堆積する厚さを可変して設定できる。
【００２２】
一実施形態の半導体装置の製造方法では、上記第３の絶縁膜はシリコン酸化膜とシリコン窒化膜との積層またはシリコン酸化膜とシリコン酸窒化膜との積層からなることを特徴とする。
【００２３】
この一実施形態の半導体装置の製造方法では、上記ゲート電極配線と浮遊ゲートとの間の絶縁性を確保しながら、上記ゲート電極配線（第２のポリシリコン膜）による上記浮遊ゲート（第１のポリシリコン膜）の電位制御を行うことが可能になる。
【００２４】
一実施形態の半導体装置の製造方法では、上記層間絶縁膜を上下に貫通して、上記活性領域のうち上記ゲート電極配線で覆われていない部分に達する穴を設け、この穴にコンタクトプラグを形成することを特徴とする。
【００２５】
この一実施形態の半導体装置の製造方法は、上記活性領域のうち上記ゲート電極配線で覆われていない部分に導通するように、コンタクトプラグを設けることができる。
【００２６】
この発明の半導体装置は、
半導体基板の表面で互いに平行に一方向に延び、トランジスタ素子を構成する活性領域と、
上記活性領域の間で上記一方向に延び、上記活性領域同士を電気的に分離する素子分離領域とを備え、
上記素子分離領域は、上記半導体基板の表面に形成された凹溝と、この凹溝を埋める第１の絶縁体と、この第１の絶縁体上に設けられ上記第１の絶縁体とは異なる材料からなる第２の絶縁体とを有し、この第２の絶縁体の表面は上記半導体基板の表面よりも高いレベルにあり、
それぞれ上記一方向に対して垂直な方向に延びて上記活性領域におけるトランジスタ素子の浮遊ゲート上を通る複数のゲート電極配線と、
上記第２の絶縁体とは異なる材料からなり、上記活性領域におけるトランジスタ素子のソース・ドレイン領域の表面と上記素子分離領域の第２の絶縁体の表面とを連続的に覆うとともに上記ゲート電極配線の上面を越えるレベルまで設けられた層間絶縁膜と、
上記層間絶縁膜を上下に貫通して、上記活性領域のうち上記ゲート電極配線で覆われていない部分に接するコンタクトプラグとを備えたことを特徴とする。
【００２７】
この発明の半導体装置は、上記発明の半導体装置の製造方法により、コンタクトプラグ間の短絡が生じることなく作製される。この結果、この半導体装置は、歩留り良く作製され、しかも信頼性が高いものとなる。
【００２８】
上記浮遊ゲートおよびゲート電極配線はポリシリコンからなるのが望ましい。
【００２９】
上記第２の絶縁体は上記第１の絶縁体および層間絶縁膜に対して選択的にエッチング可能な材料からなるのが望ましい。
【発明を実施するための最良の形態】
【００３０】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３１】
ここでは、一実施形態の半導体装置の製造方法を適用して半導体装置としてのフラッシュメモリを作製する場合について説明する。
【００３２】
まず、図１に示すように、半導体基板としてのシリコン基板１の表面にゲート絶縁膜２を形成した後、浮遊ゲートの材料となる第１のポリシリコン膜３と、シリコン窒化膜（ＳｉＮ膜）４を堆積する。ここで、第１のポリシリコン３の膜厚は、２００ｎｍ〜４００ｎｍの範囲内であるのが望ましく、この例では２００ｎｍとする。
【００３３】
次に、フォトリソグラフィを行って、シリコン基板１の表面で互いに平行に一方向（図１の紙面に垂直な方向）に帯状に延びる素子分離領域形成用の第１のパターンマスクとしてのフォトレジスト５を設ける。フォトレジスト５はシリコン基板１の表面のうちトランジスタ素子が形成される活性領域３０Ａに対応して設けられる。
【００３４】
次に、図２Ａに示すように、フォトレジスト５をマスクとして用いてシリコン窒化膜４の表面からシリコン基板１の所定の深さまで通常の異方性ドライエッチングを行って、シリコン窒化膜４、第１のポリシリコン膜３およびゲート絶縁膜２を帯状に加工するとともに、シリコン基板１の表面に素子分離領域を定める凹溝６を形成する。凹溝６のパターンは、図２Ｂ（図２Ａのものを真上から見たところを示す。）に示すように、シリコン基板１の表面で互いに平行に一方向（図２Ｂにおける上下方向）に帯状に延びている。
【００３５】
ここで、凹溝６の深さ（シリコン基板１の表面からの深さ）は、デバイスの性能に合わせて決定されるが、通常２００ｎｍ〜４００ｎｍの範囲内であるのが望ましく、この例では３５０ｎｍとする。
【００３６】
なお、シリコン窒化膜４は、第１のポリシリコン膜３から凹溝６までをエッチングする間、フォトレジスト５とともに第１のパターンマスクとして働く。つまり、この例では、第１のパターンマスクは実質的にはフォトレジスト５とシリコン窒化膜４との積層膜からなる。これにより、凹溝６を形成する工程が円滑に行われる。
【００３７】
次に、フォトレジスト５を除去した後、図３に示すように、凹溝６内、帯状に加工された第１のポリシリコン膜３の側面（およびシリコン窒化膜４の表面（図示せず））に沿って、薄いシリコン酸化膜８を形成する。続いて、ＣＶＤ（化学気相成長）法により、凹溝６内を埋めるとともに帯状に加工された第１のポリシリコン膜３の上面を越えるレベルまでシリコン基板１上に第１の絶縁膜としてのシリコン酸化膜７を堆積する。
【００３８】
次に、ＣＭＰ（化学機械研磨）処理を行って、図３に示すように、シリコン酸化膜７の表面を平坦化する。つまり、シリコン酸化膜７の表面とシリコン窒化膜４の表面とを同じ平面にする。
【００３９】
次に、図４に示すように、第１のポリシリコン膜３に対して選択的にシリコン酸化膜７を、この例では厚さ１５０ｎｍ分だけエッチングする。これにより、第１のポリシリコン膜３同士の間に帯状の窪み３３を生じさせる。
【００４０】
次に、その窪み３３を、シリコン酸化膜７に対して選択的にエッチング可能な材料からなる第２の絶縁膜としてのシリコン窒化膜９で埋め込む。具体的には、その窪み３３を埋めるようにシリコン窒化膜９を厚さ１５０ｎｍ分だけＣＶＤ法により堆積し、続いて、最表面から１６０ｎｍ分だけエッチバックを行って、シリコン窒化膜９のうちシリコン酸化膜７上に存する部分を残す一方、第１のポリシリコン膜３上に存する部分を除去する。この例では、シリコン窒化膜９を堆積する厚さがシリコン酸化膜７をエッチングした厚さ分に等しいので、エッチバックの結果、シリコン基板１上を良好に平坦化できる。このようにして、帯状の窪み３３をシリコン窒化膜９で首尾良く埋め込むことができる。この結果、素子分離領域（シリコン酸化膜）７上にはシリコン窒化膜９が厚さ１４０ｎｍ分だけ残る。
【００４１】
なお、シリコン窒化膜９を堆積する厚さは、作製すべき半導体装置の他の構成要素の寸法に応じて、可変して設定される。例えば、ゲート電極の高さ（後述の浮遊ゲートとゲート電極配線の合計の高さを意味する。以下同様。）が５００ｎｍである場合は、一般的にはゲート電極間の間隔は２００ｎｍ程度に設定される。この場合、シリコン窒化膜９を堆積する厚さは１５０ｎｍとする。また、ゲート電極の高さが３００ｎｍである場合は、一般的にはゲート電極間の間隔は１２０ｎｍ程度に設定される。この場合、シリコン窒化膜９を堆積する厚さは８０ｎｍとする。
【００４２】
次に、図５Ａに示すように、第３の絶縁膜１０を薄い厚さ（例えば１５ｎｍ）に形成する。この例では、第３の絶縁膜１０は、シリコン窒化膜をシリコン酸化膜で挟んだ積層（つまり、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜という三層構造）からなっている。これにより、第３の絶縁膜１０は、ゲート電極配線（後述の第２のポリシリコン膜１１）と浮遊ゲート（第１のポリシリコン膜３）との間の絶縁性を確保しながら、ゲート電極配線による浮遊ゲートの電位制御を可能する。ただし、絶縁性がよければ、第３の絶縁膜１０の構成はこれに限るものではない。例えば、第３の絶縁膜１０はシリコン酸化膜とシリコン酸窒化膜との積層からなっていても良い。
【００４３】
続いて、その上に、ゲート電極配線の材料となる第２のポリシリコン膜１１を厚さ３００ｎｍだけ堆積する。
【００４４】
次に、フォトリソグラフィを行って、ゲート電極配線形成用の第２のパターンマスクとしてのフォトレジスト１２を形成する。図５Ｂ（図５Ａのものを真上から見たところを示す。）に示すように、フォトレジスト１２は、シリコン基板１の表面で互いに平行に、素子分領域７が延びる方向に対して垂直な方向（図５Ｂにおける左右方向）に帯状に延びている。
【００４５】
次に、図６Ａおよび図６Ｂ（図６Ａのものを真上から見たところを示す。）に示すように、フォトレジスト１２をマスクとして用いて第２のポリシリコン膜１１をシリコン窒化膜９に対して選択的にエッチングしてゲート電極配線１１ｗとして帯状に加工する。さらに、そのエッチングを継続して、第３の絶縁膜１０のうちゲート電極配線１１ｗ直下から外れた部分を除去するとともに、帯状に加工された第１のポリシリコン膜３のうちゲート電極配線１１ｗに覆われていない部分を除去して、第１のポリシリコン膜３を直方体状（島状）の浮遊ゲート３ｇに加工する。
【００４６】
次に、図７Ａおよび図７Ｂ（図７Ａのものを真上から見たところを示す。）に示すように、フォトレジスト１２を除去した後、活性領域３０Ａのうちゲート電極配線１１ｗで覆われていない部分（図７Ｂ中の白い矩形部分）に砒素を注入し、アニールすることにより、ソースドレイン領域２４（図１０参照）を形成する。
【００４７】
なお、浮遊ゲート３ｇを形成した後、ＬＤＤ（ライトリ・ドープト・ドレイン）構造を形成するための低濃度注入を行い、酸化膜を堆積してエッチバックした後、高濃度のソースドレイン注入を行うことによって、ＬＤＤ構造のソースドレインを有するトランジスタを形成することも可能である。
【００４８】
次に、図８Ａ，図８Ｂ，図８Ｃに示すように、薄い絶縁膜１８を形成した後、シリコン基板１上の凹凸を埋めてゲート電極配線１１ｗの上面を越えるレベルまで層間絶縁膜１９を堆積する。なお、図８Ａ，図８Ｂ，図８Ｃは図８ＤにおけるVIIIＡ−VIIIＡ線矢視断面、VIIIＢ−VIIIＢ線矢視断面、VIIIＣ−VIIIＣ線矢視断面に相当する。
【００４９】
次に、図９Ａおよび図９Ｂ（図９Ａのものを斜め上方から見たところを示す。）に示すように、層間絶縁膜１９を上下に貫通して、活性領域３０Ａのうちゲート電極配線１１ｗで覆われていない部分に達する穴（これを「コンタクトホール」と呼ぶ。）２３を形成する。なお、シリコン窒化膜９は、素子分離領域７上のみに設けられ、活性領域３０Ａ上には設けられていないので、コンタクトホール２３を容易に形成できる。このコンタクトホール２３に金属材料を埋め込んで、活性領域３０Ａに導通するコンタクトプラグ２１を設ける。
【００５０】
このようにして、フラッシュメモリを作製することができる。このフラッシュメモリでは、ゲート電極配線１１ｗによって第３の絶縁膜１０（図８Ｃ参照）を介した容量結合により浮遊ゲート３ｇの電位が制御される。
【００５１】
この製造方法によれば、図９Ａおよび図９Ｂによって良く分かるように、活性領域３０Ａ上ではシリコン窒化膜９が積層されていないが、素子分離領域（凹溝６を埋めるシリコン酸化膜７）上ではシリコン窒化膜９が積層されている。したがって、層間絶縁膜１９を堆積する工程で、素子分離領域７上でのアスペクト比が小さくなって、素子分離領域７上でのボイドの発生を効果的に抑制できる。したがって、活性領域３０Ａ上に層間絶縁膜１９を上下に貫通するコンタクトプラグ２１を設けるとき、コンタクトプラグ２１，２１間の短絡が生じなくなる。この結果、作製されるフラッシュメモリの歩留りおよび信頼性を向上させることができる。
【００５２】
具体的には、本実施形態のように、ゲート電極の高さ（浮遊ゲート３ｇとゲート電極配線１１ｗの合計の高さ）を５００ｎｍ、ゲート電極間の間隔を２００ｎｍとすると、アスペクト比は２．５となる。ゲート電極の形状にもよるが、一般的に言って、アスペクト比が２より大きくなると、ボイドが発生する確率が高くなる。本実施形態では、活性領域３０Ａ上は、アスペクト比が大きい領域であり（アスペクト比２．５）、図９Ａ中に示すように、ボイド３１が発生する可能性がある。しかしながら、素子分離領域７上ではシリコン窒化膜９が厚さ１５０ｎｍ分だけ形成されているため、素子分離領域７上でのアスペクト比は１．４２となって、素子分離領域７上でボイド３１の発生を解消できる。活性領域３０Ａ上に層間絶縁膜１９を上下に貫通するコンタクトプラグ２１を設けるとき、コンタクトプラグ２１，２１間の短絡が生じるのを防止できる。
【００５３】
また、本実施形態では、素子分離領域７上に積層されているシリコン窒化膜９は、既述のようにシリコン酸化膜に対して選択的にエッチング可能な性質を有している。したがって、例えば図１０に示すように、仮にコンタクトホール２３形成時のマスク２２が位置ずれしたとしても、このシリコン窒化膜９の存在によって、素子分離領域をなすシリコン酸化膜７が工程中の薬液洗浄工程で膜減りするのを抑制できる。それとともに、コンタクトホール２３形成時にセルフアライメントが可能となる。
【００５４】
これに対して、図１１に示す従来例のように、素子分離領域１０７上にシリコン窒化膜が設けられていない場合は、コンタクトホール１２３形成時のマスク１２２が位置ずれしたとき、素子分離領域をなすシリコン酸化膜１０７が工程中の薬液洗浄工程で膜減りする。このため、コンタクトホール１２３に金属材料を埋め込んでコンタクトプラグを形成すると、ソースドレイン領域２４とシリコン基板１０１とが短絡するという不具合が生ずる。この結果、コンタクトホール１２３と他の構成要素との間の位置合わせマージンを大きくせざるを得ず、セルフアライメントでコンタクトホールを形成することはできない。
【図面の簡単な説明】
【００５５】
【図１】この発明の一実施形態の半導体装置の製造方法を説明する工程断面図である。
【図２Ａ】上記半導体装置の製造方法を説明する工程断面図である。
【図２Ｂ】図２Ａのものを真上から見たところを示す平面図である。
【図３】上記半導体装置の製造方法を説明する工程断面図である。
【図４】上記半導体装置の製造方法を説明する工程断面図である。
【図５Ａ】上記半導体装置の製造方法を説明する工程断面図である。
【図５Ｂ】図５Ａのものを真上から見たところを示す平面図である。
【図６Ａ】上記半導体装置の製造方法を説明する工程断面図である。
【図６Ｂ】図６Ａのものを真上から見たところを示す平面図である。
【図７Ａ】上記半導体装置の製造方法を説明する工程断面図である。
【図７Ｂ】図７Ａのものを真上から見たところを示す平面図である。
【図８Ａ】上記半導体装置の製造方法を説明する工程断面図である。
【図８Ｂ】図８Ａが示すのと同じ工程における上記半導体装置の別の箇所を示す断面図である。
【図８Ｃ】図８Ａが示すのと同じ工程における上記半導体装置のさらに別の箇所を示す断面図である。
【図８Ｄ】上記半導体装置において図８Ａ乃至図８Ｂが示す箇所を説明する平面図である。
【図９Ａ】上記半導体装置の製造方法を説明する工程断面図である。
【図９Ｂ】図９Ａのものを斜め上方から見たところを示す斜視図である。
【図１０】上記半導体装置の製造方法においてコンタクトホールの位置ずれが生じたときの作用を説明する図である。
【図１１】従来の半導体装置の製造方法においてコンタクトホールの位置ずれが生じたときの不具合を説明する図である。
【図１２】従来の半導体装置の構成を示す斜視図である。
【図１３Ａ】図１２の従来の半導体装置をゲート電極配線が延びる方向から見たところを示す図である。
【図１３Ｂ】図１２の従来の半導体装置を右側方から見たところを示す図である。
【符号の説明】
【００５６】
１  シリコン基板
２  ゲート絶縁膜
３  第１のポリシリコン膜
３ｇ  浮遊ゲート
４  シリコン窒化膜
６  凹溝
７  シリコン酸化膜
９  シリコン窒化膜
１１  第２のポリシリコン膜
１１ｗ  ゲート電極配線
１９  層間絶縁膜
３１  ボイド
【図１】
2008147493.tif 000003
【図２Ａ】
2008147493.tif 000004
【図２Ｂ】
2008147493.tif 000005
【図３】
2008147493.tif 000006
【図４】
2008147493.tif 000007
【図５Ａ】
2008147493.tif 000008
【図５Ｂ】
2008147493.tif 000009
【図６Ａ】
2008147493.tif 000010
【図６Ｂ】
2008147493.tif 000011
【図７Ａ】
2008147493.tif 000012
【図７Ｂ】
2008147493.tif 000013
【図８Ａ】
2008147493.tif 000014
【図８Ｂ】
2008147493.tif 000015
【図８Ｃ】
2008147493.tif 000016
【図８Ｄ】
2008147493.tif 000017
【図９Ａ】
2008147493.tif 000018
【図９Ｂ】
2008147493.tif 000019
【図１０】
2008147493.tif 000020
【図１１】
2008147493.tif 000021
【図１２】
2008147493.tif 000022
【図１３Ａ】
2008147493.tif 000023
【図１３Ｂ】
2008147493.tif 000024