(57)【要約】【課題】エンジン制御用センサ信号をフィルタリングするアナログフィルタ回路による位相遅れを補償する。【解決手段】気筒内圧センサからのＣＰＳ信号に対してフィルタ処理を行うエンジン制御装置１では、ＣＰＳ信号がアナログフィルタ回路（アンチエリアシングフィルタ）３３に入力され、そのフィルタ回路３３の出力をＡ／Ｄ変換器４１により一定時間毎にＡ／Ｄ変換したデータがデジタルフィルタ４３に入力され、ＣＰＳ信号の値を収集すべき収集期間において、そのフィルタ４３の出力が順次ＲＡＭ４７に記憶される。そして、ＲＡＭ４７内の収集期間分のデータが、最後から最初のものへの逆順に、フィルタ４３と同一の位相遅れ補償用デジタルフィルタ５１に入力され、更にそのフィルタ５１の出力が、フィルタ回路３３と同じ特性を有した位相遅れ補償用デジタルフィルタ５３に入力され、そのフィルタ５３の出力が、ＣＰＳ信号のフィルタ処理後のデータとなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
車両のエンジンを制御するために用いられるセンサ信号に対してフィルタ処理を行う処理装置であって、
前記センサ信号が入力されるアナログフィルタ回路と、
前記アナログフィルタ回路の出力を一定時間毎にＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記センサ信号の値を収集すべき期間（以下、収集期間という）において、前記Ａ／Ｄ変換手段によりＡ／Ｄ変換された一定時間毎のデータが順次記憶されるメモリと、
前記アナログフィルタ回路と同じ特性を有したデジタルフィルタである位相遅れ補償用デジタルフィルタとを備え、
前記メモリに記憶された前記収集期間分のデータを、最後のものから最初のものへの逆順に前記位相遅れ補償用デジタルフィルタに入力し、その位相遅れ補償用デジタルフィルタの出力を、前記センサ信号に対してフィルタ処理を行った後のデータとして出力するように構成されていること、
を特徴とするエンジン制御用センサ信号の処理装置。
【請求項２】
車両のエンジンを制御するために用いられるセンサ信号に対してフィルタ処理を行う処理装置であって、
前記センサ信号が入力されるアンチエリアシングフィルタとしてのアナログフィルタ回路と、
前記アナログフィルタ回路の出力を一定時間毎にＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によりＡ／Ｄ変換された一定時間毎のデータが入力されるデジタルフィルタと、
前記センサ信号の値を収集すべき期間（以下、収集期間という）において、前記デジタルフィルタから出力される一定時間毎のデータが順次記憶されるメモリと、
前記デジタルフィルタと同一のデジタルフィルタである第１の位相遅れ補償用デジタルフィルタと、
前記アナログフィルタ回路と同じ特性を有したデジタルフィルタである第２の位相遅れ補償用デジタルフィルタとを備え、
前記メモリに記憶された前記収集期間分のデータを、最後のものから最初のものへの逆順に、前記第１の位相遅れ補償用デジタルフィルタと前記第２の位相遅れ補償用デジタルフィルタとのうちの一方に入力し、更に、その一方の位相遅れ補償用デジタルフィルタの出力を、他方の位相遅れ補償用デジタルフィルタに入力して、その他方の位相遅れ補償用デジタルフィルタの出力を、前記センサ信号に対してフィルタ処理を行った後のデータとして出力するように構成されていること、
を特徴とするエンジン制御用センサ信号の処理装置。
【請求項３】
請求項１又は請求項２に記載のエンジン制御用センサ信号の処理装置において、
前記センサ信号は、前記エンジンの気筒内圧力を検出する気筒内圧センサからの信号であること、
を特徴とするエンジン制御用センサ信号の処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンジン制御用センサ信号に対してフィルタ処理を行う技術に関する。
【背景技術】
【０００２】
従来より、車両のエンジン制御の分野においては、エンジン側に気筒（シリンダ）内の圧力を検出するための気筒内圧センサ（Ｃｙｌｉｎｄｅｒ  Ｐｒｅｓｓｕｒｅ  Ｓｅｎｓｏｒ：燃焼室圧センサとも呼ばれる）を設け、そのセンサからの信号に基づき点火時期や空燃比を制御することが知られている（例えば、特許文献１参照）。
【０００３】
また例えば、ディーゼルエンジンにおいては、気筒内圧センサからの信号（以下、ＣＰＳ信号ともいう）に基づき着火時期（燃焼時期）や燃焼状態を予測して、燃料の噴射時期や噴射量をフィードバック制御することにより、高出力、低エミッションのエンジンが実現可能になると考えられている。更に、ＣＰＳ信号は、失火検出やノック検出など、色々な状態検出のために用いることができる。
【０００４】
ところで、ＣＰＳ信号をエンジンの制御に用いる場合には、ノイズ除去のためのフィルタが必要になる。特に、ＣＰＳ信号には、センサの特性上、共振ノイズなどにより、使用周波数帯に近い周波数帯にノイズが乗るため、そのノイズの影響を抑えるためにある程度高次のフィルタが必要となる。
【０００５】
ここで、ＣＰＳ信号からノイズを除去するための手法としては、ノイズ除去用のフィルタとして、アナログフィルタ回路のみを用いる第１の手法と、デジタルフィルタを用いる第２の手法とが考えられるが、第２の手法においても、アナログフィルタ回路は必要となる。デジタルフィルタを用いる場合、アナログ信号の段階（即ち、Ａ／Ｄ変換器によるサンプリング前の段階）でエリアシングノイズ（折り返し雑音）防止のための前処理が必要となり、その前処理のためのアナログフィルタであるアンチエリアシングフィルタが必要となるからである。
【０００６】
また、第２の手法によれば、第１の手法よりもアナログフィルタ回路の次数を低く設定することができ、回路構成の小型化と低コスト化とを達成するのに有利である。つまり、デジタルフィルタの次数を出来る限り高く設定し、その分、アナログフィルタ回路（アンチエリアシングフィルタ）の次数を低く設定することができるからである。しかし、それにも限界があり、やはりある程度高次（例えば２次程度）のアナログフィルタは必要となる。
【特許文献１】特開平９−２７３４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、フィルタでは、高次になるほど、入力信号に対する出力信号の位相遅れが大きくなるが、前述のようにＣＰＳ信号は着火時期を検出するのに使用されるため、そのＣＰＳ信号に対してフィルタ処理を行う場合のフィルタによる位相遅れは小さいことが好ましい。
【０００８】
しかし、アナログフィルタ回路による位相遅れを補償する好適な方法がなかった。
尚、デジタルフィルタにおいては、そのデジタルフィルタと同一のデジタルフィルタを位相遅れ補償用として用意し、デジタルフィルタの出力を、最後のものから最初のものへの逆順に、位相遅れ補償用デジタルフィルタに入力させ、その位相遅れ補償用デジタルフィルタから位相遅れの無いフィルタ結果を得る、といったゼロ位相フィルタの構成が知られている。
【０００９】
そこで、本発明は、エンジン制御用センサ信号をフィルタリングするアナログフィルタ回路による位相遅れを補償可能な処理装置の提供を目的としている。
【課題を解決するための手段】
【００１０】
請求項１の処理装置は、車両のエンジンを制御するために用いられるセンサ信号に対してフィルタ処理を行うものであり、センサ信号が入力されるアナログフィルタ回路と、そのアナログフィルタ回路の出力を一定時間毎にＡ／Ｄ変換する（即ち、サンプリングする）Ａ／Ｄ変換手段と、メモリとを備えている。そして、メモリには、センサ信号の値を収集すべき期間（以下、収集期間という）において、Ａ／Ｄ変換手段によりＡ／Ｄ変換された一定時間毎のデータ（サンプリングデータ）が順次記憶される。
【００１１】
更に、請求項１の処理装置には、前記アナログフィルタ回路と同じ特性を有したデジタルフィルタである位相遅れ補償用デジタルフィルタが備えられている。
そして、この処理装置では、メモリに記憶された収集期間分のデータを、最後のものから最初のものへの逆順に位相遅れ補償用デジタルフィルタに入力し、その位相遅れ補償用デジタルフィルタの出力を、センサ信号に対してフィルタ処理を行った後のデータとして出力するようになっている。
【００１２】
このような請求項１の処理装置によれば、位相遅れ補償用デジタルフィルタの出力は、センサ信号に対して位相遅れの無いフィルタ処理後の信号を示すものとなり、アナログフィルタ回路による位相遅れを補償することができる。しかも、デジタルフィルタによって位相遅れ補償を行うため、小型化も達成することができる。
【００１３】
次に、請求項２の処理装置も、車両のエンジンを制御するために用いられるセンサ信号に対してフィルタ処理を行うものである。
このため、請求項２の処理装置は、センサ信号が入力されるアンチエリアシングフィルタとしてのアナログフィルタ回路と、そのアナログフィルタ回路の出力を一定時間毎にＡ／Ｄ変換する（即ち、サンプリングする）Ａ／Ｄ変換手段と、そのＡ／Ｄ変換手段によりＡ／Ｄ変換された一定時間毎のデータ（サンプリングデータ）が入力されるデジタルフィルタと、メモリとを備えている。そして、メモリには、センサ信号の値を収集すべき期間（収集期間）において、デジタルフィルタから出力される一定時間毎のデータ（即ち、フィルタ処理後のデータ）が順次記憶される。
【００１４】
更に、請求項２の処理装置には、前記デジタルフィルタと同一のデジタルフィルタである第１の位相遅れ補償用デジタルフィルタと、前記アナログフィルタ回路と同じ特性を有したデジタルフィルタである第２の位相遅れ補償用デジタルフィルタとが備えられている。
【００１５】
そして、この処理装置では、メモリに記憶された収集期間分のデータを、最後のものから最初のものへの逆順に、第１の位相遅れ補償用デジタルフィルタと第２の位相遅れ補償用デジタルフィルタとのうちの一方に入力し、更に、その一方の位相遅れ補償用デジタルフィルタの出力を、他方の位相遅れ補償用デジタルフィルタに入力して、その他方の位相遅れ補償用デジタルフィルタの出力を、センサ信号に対してフィルタ処理を行った後のデータとして出力するようになっている。
【００１６】
このような請求項２の処理装置によれば、上記他方の位相遅れ補償用デジタルフィルタの出力は、センサ信号に対して位相遅れの無いフィルタ処理後の信号を示すものとなる。なぜなら、デジタルフィルタによる位相遅れが第１の位相遅れ補償用デジタルフィルタにより補償されるだけでなく、更に、アナログフィルタ回路による位相遅れも第２の位相遅れ補償用デジタルフィルタにより補償されるからである。しかも、アナログフィルタ回路による位相遅れをデジタルフィルタによって補償するため、小型化も達成することができる。また更に、請求項２の処理装置によれば、デジタルフィルタの次数を出来る限り高く設定し、その分、アナログフィルタ回路（アンチエリアシングフィルタ）の次数を低く設定することができるため、回路構成の小型化と低コスト化とを達成するのに有利である。
【００１７】
ところで、請求項１，２の処理装置において、処理対象のセンサ信号としては、特に、エンジンの気筒内圧力を検出する気筒内圧センサからの信号（ＣＰＳ信号）とするのが良い。既述したように、ＣＰＳ信号からノイズを除去するためにはある程度高次のフィルタが必要となり、そのフィルタによる位相遅れが大きくなり易くなるが、ＣＰＳ信号は概して着火時期を検出するのに使用されるため、フィルタによる位相遅れを確実に抑制することが望まれるからである。
【発明を実施するための最良の形態】
【００１８】
本発明が適用された実施形態のエンジン制御装置（以下、ＥＣＵという）について説明する。
まず図１に示すように、本実施形態のＥＣＵ１が制御対象とするエンジン３は、例えばシリンダ５を４つ有した４気筒のディーゼルエンジンであり、そのエンジン３の吸気経路７には、上流側から順に、ターボチャージャーのコンプレッサ９、インタークーラー１１、スロットルバルブ１３、及びＭＡＰセンサ１５が設けられている。尚、ＭＡＰセンサ１５は、エンジン３の吸気量と吸気圧を検出するためのセンサである。
【００１９】
また、エンジン３の吸気経路７と排気経路１７との間には、ＥＧＲ（ＥＸＨＡＵＳＴ  ＧＡＳ  ＲＥＣＩＲＣＵＬＡＴＩＯＮ）用の配管１９が設けられており、その配管１９には、ＥＧＲクーラー２１と、ＥＧＲ量を制御するためのＥＧＲバルブ２３が設けられている。
【００２０】
更に、エンジン３には、気筒内圧センサ２５とクランクセンサ２７が設けられている。尚、気筒内圧センサ２５は各気筒毎に設けられるが、ここでは１つの気筒についてのみ図示して説明する。また、クランクセンサ２７は、外周に歯が形成されたシグナルロータと電磁ピックアップや磁気検知素子等を備えた周知のものであり、そのクランクセンサ２７からクランク軸の回転に応じて出力される回転信号（以下、ＮＥ信号という）は、エンジンのクランク軸が所定角度（本実施形態では１０°）回転する毎に有効エッジとしての立ち上がりエッジが発生する信号である（図６参照）。
【００２１】
そして、上記ＭＡＰセンサ１５、気筒内圧センサ２５、及びクランクセンサ２７からの各信号は、ＥＣＵ１に入力される。
ＥＣＵ１は、上記各センサからの信号に基づいて、各気筒毎に設けられたインジェクタ２９やＥＧＲバルブ２３を駆動することにより、エンジン３に対する燃料噴射やＥＧＲ量を制御する。特に、気筒内圧センサ２５からのＣＰＳ信号に基づいて着火時期を検出し、その検出結果をＥＧＲ制御や燃料噴射制御に用いる。また、ＥＣＵ１は、図示しないアクセルペダル操作量センサからの信号等に基づいて、スロットルバルブ１３の開度を調節するためのアクチュエータを駆動する。
【００２２】
次に、ＥＣＵ１の内部構成のうち、ＣＰＳ信号からノイズを除去するためのフィルタ処理に関する部分について説明する。
図２に示すように、ＥＣＵ１は、気筒内圧センサ２５からのＣＰＳ信号をＥＣＵ１内に取り込むための入力回路３１と、その入力回路３１により取り込まれたＣＰＳ信号が入力されるアナログフィルタ回路３３と、そのアナログフィルタ回路３３の出力（即ち、アナログフィルタ回路３３を通過したＣＰＳ信号）が入力されるマイコン３５とを備えている。尚、ＣＰＳ信号には共振ノイズが重畳し易いため、本実施形態では、マイコン３５にてＣＰＳ信号の一定時間毎のＡ／Ｄ変換（即ち、サンプリング）及び各Ａ／Ｄ変換値に対するデジタルフィルタ処理を行うようになっている。このため、アナログフィルタ回路３３は、アンチエリアシングフィルタである。
【００２３】
そして、マイコン３５は、ＣＰＵ３９と、そのＣＰＵ３９によるソフトウェア処理と並行して動作可能なハードウェアブロックであるＡＤＣ・ＤＭＡモジュール３７とを備えている。
【００２４】
ＡＤＣ・ＤＭＡモジュール３７には、アナログフィルタ回路３３の出力を一定時間毎にＡ／Ｄ変換するＡ／Ｄ変換器（ＡＤＣ）４１と、Ａ／Ｄ変換器４１によりＡ／Ｄ変換された一定時間毎のデータ（Ａ／Ｄ変換値）が入力されて、その時系列のデータに対してデジタルフィルタ処理を行うデジタルフィルタ４３と、ＲＡＭ４７と、デジタルフィルタ４３から出力される一定時間毎のデータ（フィルタ処理後のＡ／Ｄ変換値）をＲＡＭ４７に順次ＤＭＡ転送するＤＭＡ転送部４５とが設けられている。
【００２５】
そして、ＣＰＵ３９は、デジタルフィルタ４３と同一のデジタルフィルタである位相遅れ補償用デジタルフィルタ５１と、アナログフィルタ回路（アンチエリアシングフィルタ）３３と同じ特性を有したデジタルフィルタである位相遅れ補償用デジタルフィルタ５３とを備えている。尚、その２つの位相遅れ補償用デジタルフィルタ５１，５３は、実際には、ソフトウェアによるデジタルフィルタであり、その各デジタルフィルタ５１，５３用のプログラムをＣＰＵ３９が実行することで実現されるものである。つまり、ＣＰＵ３９は、デジタルフィルタ５１の処理と、デジタルフィルタ５３の処理とを実行するようになっている。
【００２６】
また、図示は省略しているが、マイコン３５には、ＣＰＵ３９が実行するプログラムが記憶されたＲＯＭや、プログラムの実行時に作業領域として用いられるＲＡＭ等も備えられている。
【００２７】
次に、アナログフィルタ回路３３について説明する。
図３に示すように、本実施形態のアナログフィルタ回路３３は、抵抗Ｒ１，Ｒ２，Ｒ３、コンデンサＣ１，Ｃ２及びオペアンプＯＰ１からなる一般的な正帰還型２次ローパスフィルタである。尚、図３における抵抗Ｒ０は、気筒内圧センサ２５の端子のうち、グランドラインに接続されない方のプラス側端子に気筒内圧に応じたＣＰＳ信号を発生させるための抵抗である。
【００２８】
そして、このアナログフィルタ回路３３では、抵抗Ｒ１の抵抗Ｒ２側とは反対側の端部にＣＰＳ信号が入力され、オペアンプＯＰ１の出力端子からフィルタ後の信号が出力される。
【００２９】
次に、アナログフィルタ回路３３に対応する位相遅れ補償用デジタルフィルタ５３について説明する。
位相遅れ補償用デジタルフィルタ５３は、アナログフィルタ回路３３を離散化することにより、そのアナログフィルタ回路３３と伝達関数が同じになるようにしたデジタルフィルタであり、以下の手順で設計されている。尚、以下の各式において、Ｒ１は、抵抗Ｒ１の抵抗値であり、Ｒ２は、抵抗Ｒ２の抵抗値であり、Ｃ１は、コンデンサＣ１の静電容量であり、Ｃ２は、コンデンサＣ２の静電容量であり、Ｔは、ＣＰＳ信号のＡ／Ｄ変換器４１によるサンプリング間隔である。
【００３０】
まず、アナログフィルタ回路３３の図３における各部の電圧Ｖｉｎ，Ｖｋ，Ｖｏｕｔ及び電流Ｉ０，Ｉ１，Ｉ２の各々については、下記の式１〜式５が成立する。尚、式１〜式５において、Ｖｉｎ，Ｖｋ，Ｖｏｕｔ，Ｉ０，Ｉ１，Ｉ２に付加されている（ｔ）は、その電圧又は電流が時間領域のものであることを示している。
【００３１】
【数１】
2008169728.tif 000003
【００３２】
そして、式１〜式５をラプラス変換（ｓ変換）すると、下記の式６〜式１０となる。尚、式６〜式１０において、Ｖｉｎ，Ｖｋ，Ｖｏｕｔ，Ｉ０，Ｉ１，Ｉ２に付加されている（ｓ）は、その電圧又は電流がｓ領域のものであることを示している。
【００３３】
【数２】
2008169728.tif 000004
【００３４】
そして、式６〜式１０から、アナログフィルタ回路３３のｓ領域の伝達関数Ｆ（ｓ）は、下記の式１１となる。
【００３５】
【数３】
2008169728.tif 000005
【００３６】
次に、式１１の伝達関数Ｆ（ｓ）を、下記式１２に示す双一次変換の関係式によって離散化すると、アナログフィルタ回路３３のｚ領域の伝達関数Ｆ（ｚ）は、下記の式１３となる。
【００３７】
【数４】
2008169728.tif 000006
【００３８】
【数５】
2008169728.tif 000007
【００３９】
尚、以上の式変形の遷移を図で表すと、図４のようになる。また、式１３におけるａ１〜ａ３，ｂ１〜ｂ３は、下記の式１４〜式１９で表され、その式１４〜式１９におけるＡ，Ｂは、下記の式２０，式２１で表される。
【００４０】
【数６】
2008169728.tif 000008
【００４１】
そして、位相遅れ補償用デジタルフィルタ５３は、それの伝達関数Ｆ（ｚ）が式１３の伝達関数Ｆ（ｚ）となるように、図５の如く、係数がａ１の乗算部６１と、係数がａ２の乗算部６２と、係数がａ３の乗算部６３と、係数がｂ１の乗算部６４と、係数がｂ２の乗算部６５と、係数がｂ３の乗算部６６と、２つの遅延演算部６７，６８と、４つの加算部６９〜７２とから構成される。
【００４２】
このように、位相遅れ補償用デジタルフィルタ５３の係数は、時間領域で記述された微分方程式の関数をｓ変換して伝達関数Ｆ（ｓ）を求め、その伝達関数Ｆ（ｓ）をｚ変換することで、アナログフィルタ回路３３を構成する各素子の定数から算出することができるのである。
【００４３】
次に、マイコン３５で実施される処理の内容について説明する。尚、以下の説明において、ＴＤＣとは、気筒の圧縮行程上死点のことであり、ＣＡとは、クランクアングルを意味している。そして、例えば、「ＢＴＤＣ５０°ＣＡ」とは、ＴＤＣより５０°ＣＡ前のことであり、「ＡＴＤＣ５０°ＣＡ」とは、ＴＤＣより５０°ＣＡ後のことである。
【００４４】
まず、図６に示すように、本実施形態では、ＢＴＤＣ４０°ＣＡからＡＴＤＣ４０°ＣＡまでの８０°ＣＡ分の期間におけるＣＰＳ信号のフィルタ結果に基づいて着火時期を検出するが、その８０°ＣＡ分の期間におけるフィルタ結果を安定させるために、その期間の前後１０°ＣＡ分のデータも収集するようにしている。尚、後ろ側も１０°ＣＡ分だけ多く収集するのは、位相遅れ補償用デジタルフィルタ５１，５３による位相遅れ補償を行うためである。
【００４５】
このため、本実施形態では、ＢＴＤＣ５０°ＣＡからＡＴＤＣ５０°ＣＡまでの１００°ＣＡ分の期間が、ＣＰＳ信号の値を収集すべき収集期間となっている。
そこで、マイコン３５のＣＰＵ３９は、図６に示すように、ＮＥ信号が立ち上がる毎に起動されるＮＥ割り込み処理のうち、ＢＴＤＣ５０°ＣＡのタイミングで起動されるＮＥ割り込み処理により、Ａ／Ｄ変換器４１とデジタルフィルタ４３を起動すると共に、ＤＭＡ転送部４５を起動する。そして、ＣＰＵ３９は、収集期間の終了タイミング（ＡＴＤＣ５０°ＣＡのタイミング）が到来すると、そのタイミングで起動されるＮＥ割り込みの処理により、Ａ／Ｄ変換器４１、デジタルフィルタ４３、及びＤＭＡ転送部４５の各動作を停止させる。
【００４６】
このため、ＢＴＤＣ５０°ＣＡからＡＴＤＣ５０°ＣＡまでの収集期間においては、アナログフィルタ回路３３を通過したＣＰＳ信号がＡ／Ｄ変換器４１によりサンプリングされると共に、そのサンプリングデータがデジタルフィルタ４３に入力され、更に、そのデジタルフィルタ４３から出力されるフィルタ処理後のデータが、ＤＭＡ転送部４５によってＲＡＭ４７に順次記憶されることとなる。
【００４７】
そして、収集期間が終了すると、マイコン３５では、図７に示すように、ＲＡＭ４７に記憶された収集期間分のデータが、最後のものから最初のものへの逆順に、位相遅れ補償用デジタルフィルタ５１へ入力される。つまり、ＣＰＵ３９が、ＲＡＭ４７内に記憶されたデータを、最後のものから最初のものへの逆順に読み出すと共に、その読み出した各データに対して、デジタルフィルタ４３と同じ位相遅れ補償用デジタルフィルタ５１の処理を行う。
【００４８】
更に、マイコン３５では、位相遅れ補償用デジタルフィルタ５１の出力が、位相遅れ補償用デジタルフィルタ５３に入力される。つまり、ＣＰＵ３９が、位相遅れ補償用デジタルフィルタ５１の各処理結果に対して、図５に示した位相遅れ補償用デジタルフィルタ５３の処理を行う。
【００４９】
そして、ＣＰＵ３９は、位相遅れ補償用デジタルフィルタ５３の出力（位相遅れ補償用デジタルフィルタ５３の処理結果）を、センサ信号に対してフィルタ処理を行った後のデータとして出力する。
【００５０】
尚、位相遅れ補償用デジタルフィルタ５３の出力は、デジタルフィルタ４３の出力に対して時間的並びが逆になるため、ＣＰＵ３９又は他のＣＰＵは、その位相遅れ補償用デジタルフィルタ５３の出力の並びを反対にしたデータ列に基づいて着火時期を検出する。
【００５１】
以上のようなＥＣＵ１によれば、デジタルフィルタ４３による位相遅れが位相遅れ補償用デジタルフィルタ５１により補償されるだけでなく、更に、アナログフィルタ回路３３による位相遅れも位相遅れ補償用デジタルフィルタ５３により補償される。このため、エンジンの制御（着火時期の検出）に用いられる位相遅れ補償用デジタルフィルタ５３の出力は、図８に例示するように、入力信号としてのＣＰＳ信号に対して位相遅れの無いフィルタ処理後の信号を示すものとなる。よって、着火時期を、フィルタ３３，４３による位相遅れに影響されることなく的確に検出することができるようになる。尚、図８は、１Ｈｚの正弦波に２０Ｈｚのノイズを重畳させた信号を、図２の構成におけるアナログフィルタ回路３３の入力信号として、デジタルフィルタ４３の出力（遅れ補償なし）と、位相遅れ補償用デジタルフィルタ５３の出力（遅れ補償あり）とを、シミュレーションした結果を表すグラフであり、横軸が時間で縦軸が信号値である。
【００５２】
しかも、アナログフィルタ回路３３による位相遅れをデジタルフィルタ５３によって補償するため、小型化も達成することができる。
また更に、デジタルフィルタ４３の次数を出来る限り高く設定し、その分、アナログフィルタ回路３３の次数を低く設定することができるため、回路構成の小型化と低コスト化とを達成するのに一層有利である。
【００５３】
尚、本実施形態においては、Ａ／Ｄ変換器４１がＡ／Ｄ変換手段に相当し、ＲＡＭ４７がメモリに相当し、位相遅れ補償用デジタルフィルタ５１が第１の位相遅れ補償用デジタルフィルタに相当し、位相遅れ補償用デジタルフィルタ５３が第２の位相遅れ補償用デジタルフィルタに相当している。
【００５４】
一方、上記実施形態において、デジタルフィルタ４３と位相遅れ補償用デジタルフィルタ５１とを削除することも可能である。つまり、回路構成は複雑になるものの、アナログフィルタ回路３３の次数を必要なだけ高く設定して、そのアナログフィルタ回路３３のみによりＣＰＳ信号からノイズを除去するように構成しても良い。
【００５５】
以上、本発明の一実施形態について説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々なる態様で実施し得ることは勿論である。
【００５６】
例えば、位相遅れ補償用デジタルフィルタ５１と位相遅れ補償用デジタルフィルタ５３との処理順序は、図２，図７に示したものとは逆でもよい。つまり、位相遅れ補償用デジタルフィルタ５３の処理の方を先に行うようにしても良い。
【００５７】
また、位相遅れ補償用デジタルフィルタ５１，５３は、ソフトウェアに限らず、ハードウェアによって実現しても良い。
同様に、デジタルフィルタ４３は、ハードウェアに限らず、ソフトウェアによって実現しても良い。
【００５８】
また、Ａ／Ｄ変換器４１によるＡ／Ｄ変換データ（サンプリングデータ）は、ソフトウェアによってＲＡＭ４７に格納するように構成しても良い。
一方、アナログフィルタ回路３３（アンチエリアシングフィルタ）の次数は、２次に限らず、それより高次であっても良い。
【００５９】
また、フィルタ処理対象のセンサ信号としては、ＣＰＳ信号以外でも良い。
【図面の簡単な説明】
【００６０】
【図１】実施形態のエンジン制御システムを表す構成図である。
【図２】ＥＣＵの内部構成を表す構成図である。
【図３】アナログフィルタ回路の構成を表す構成図である。
【図４】アナログフィルタ回路による位相遅れを補償するためのデジタルフィルタの設計手法を説明する説明図である。
【図５】アナログフィルタ回路による位相遅れを補償するためのデジタルフィルタの構成を表す構成図である。
【図６】ＣＰＳ信号の値を収集すべき収集期間を表すタイムチャートである。
【図７】ＥＣＵのマイコンで行われる処理の流れを表す説明図である。
【図８】実施形態の効果を説明する説明図である。
【符号の説明】
【００６１】
１…ＥＣＵ（エンジン制御装置）、３…エンジン、５…シリンダ、７…吸気経路、９…コンプレッサ、１１…インタークーラー、１３…スロットルバルブ、１５…ＭＡＰセンサ、１７…排気経路、１９…配管、２１…ＥＧＲクーラー、２３…ＥＧＲバルブ、２５…気筒内圧センサ、２７…クランクセンサ、２９…インジェクタ、３１…入力回路、３３…アナログフィルタ回路（アンチエリアシングフィルタ）、３５…マイコン、３７…ＡＤＣ・ＤＭＡモジュール、３９…ＣＰＵ、４１…Ａ／Ｄ変換器、４３…デジタルフィルタ、４５…ＤＭＡ転送部、４７…ＲＡＭ、５１，５３…位相遅れ補償用デジタルフィルタ
【図１】
2008169728.tif 000009
【図２】
2008169728.tif 000010
【図３】
2008169728.tif 000011
【図４】
2008169728.tif 000012
【図５】
2008169728.tif 000013
【図６】
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【図７】
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【図８】
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