(57)【要約】【課題】出力信号に対する１/ｆノイズの影響を低減できる光電変換装置及び撮像システムを提供する。【解決手段】本発明の第１側面に係る光電変換装置は、光電変換部と、第１濃度で第１導電型の不純物がドーピングされた第１半導体領域と、前記光電変換部と前記第１半導体領域との間に配され、前記光電変換部で生成された前記第１導電型の電荷を前記第１半導体領域に転送する電荷転送部と、前記第１半導体領域の周辺に配され、前記第１濃度より低い第２濃度で前記第１導電型の不純物がドーピングされて形成された第２半導体領域とを備え、前記第２半導体領域は、少なくとも前記増幅部が前記電圧を増幅する際に空乏化することを特徴とする。【選択図】図１
2008218756.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、
第１濃度で第１導電型の不純物がドーピングされた第１半導体領域と、
前記光電変換部と前記第１半導体領域との間に配され、前記光電変換部で生成された前記第１導電型の電荷を前記第１半導体領域に転送する電荷転送部と、
前記第１半導体領域の周辺に配され、前記第１濃度より低い第２濃度で前記第１導電型の不純物がドーピングされて形成された第２半導体領域と、
を備え、
前記第２半導体領域は、少なくとも前記増幅部が前記電圧を増幅する際に空乏化する
ことを特徴とする光電変換装置。
【請求項２】
前記光電変換部を他の光電変換部と分離するように素子分離領域の下に配された領域であり、前記第１導電型と反対導電型である第２導電型の第３半導体領域をさらに備え、
前記第２半導体領域は、前記第１半導体領域と前記第３半導体領域との間に配されている
ことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記電荷転送部と前記第１半導体領域との間に配され、前記第１導電型と反対導電型である第２導電型の不純物がドーピングされた第４半導体領域をさらに備えた
ことを特徴とする請求項１又は２に記載の光電変換装置。
【請求項４】
前記光電変換部、前記第１半導体領域、前記第２半導体領域、及び前記第４半導体領域が形成される半導体基板をさらに備え、
前記第４半導体領域は、前記半導体基板の表面近傍に形成されている
ことを特徴とする請求項３に記載の光電変換装置。
【請求項５】
前記第１半導体領域により保持された前記第１導電型の電荷による電圧を増幅する増幅部をさらに備え、
前記第２半導体領域は、前記第１半導体領域と前記増幅部との間に配されている
ことを特徴とする請求項１から４のいずれか１項に記載の光電変換装置。
【請求項６】
前記増幅部は、
前記第１導電型の電荷による電圧が入力されるゲート電極と、
前記第１濃度で前記第１導電型の不純物がドーピングされ、ソース領域を形成する第１ソース領域と、
前記第１ソース領域の周辺に配され、前記第２濃度で前記第１導電型の不純物がドーピングされて形成されたソース領域を形成する第２ソース領域と、
を含む
ことを特徴とする請求項５に記載の光電変換装置。
【請求項７】
請求項１から６のいずれか１項に記載の光電変換装置と、
前記光電変換装置へ光を結像する光学系と、
前記光電変換装置からの出力信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及び撮像システムに関する。
【背景技術】
【０００２】
図４は、光電変換装置１の典型的な回路図である。図４において、ＰＵは単位画素、２は入射光によって発生した信号電荷を蓄積するための光電変換部である。光電変換部２は、例えば、フォトダイオードである。３は、後述のフローティングディフュージョン（以下、ＦＤとする）領域４に保持された第１導電型（Ｎ型）の電荷による電圧を増幅する増幅部である。増幅部３は、例えば、増幅用のＭＯＳトランジスタである。４は信号電荷を保持する領域でありＭＯＳトランジスタ３のゲート電極に接続されているＦＤ領域である。５は、光電変換部２に蓄積した信号電荷をＦＤ領域４に転送するための電荷転送部である。電荷転送部５は、例えば、転送用のＭＯＳトランジスタである。６はＦＤ領域４をリセットするためのＭＯＳトランジスタ、７は出力画素を選択するためのＭＯＳトランジスタ、８は電荷転送部５のゲートにパルスを印加し電荷転送動作を制御するための制御線である。９はＭＯＳトランジスタ６のゲートにパルスを印加しリセット動作を制御するための制御線、１０はＭＯＳトランジスタ７のゲートにパルスを印加し選択動作を制御するための制御線である。１１は、電源配線であって、増幅用ＭＯＳトランジスタ３のドレインおよびリセット用ＭＯＳトランジスタ６のドレインに接続され、それらに電源電位を供給している。１２は選択された画素の増幅信号が出力される出力線、１３は定電流源として動作し増幅部３（増幅用ＭＯＳトランジスタ）とソースフォロワを形成するＭＯＳトランジスタである。１４はＭＯＳトランジスタ１３が定電流動作するような電位をＭＯＳトランジスタ１３のゲート電極に供給する配線である。
【０００３】
上記の単位画素ＰＵをマトリックス状に配列したものは画素配列を形成する。その画素配列において、出力線１２は各列の画素の共通線、制御線８、９、１０はそれぞれ各行の画素の共通線となっており、制御線１０によって選択された行の画素のみが出力線１２に信号を出力する。
【０００４】
次に、光電変換装置１の動作を簡単に説明する。制御線１０によって選択用ＭＯＳトランジスタがＯＮ状態となる行の画素について、まず制御線９にパルスが印加され、ＦＤ領域４がリセットされる。増幅用ＭＯＳトランジスタ３と定電流用ＭＯＳトランジスタ１３とでソースフォロワが形成されるから、リセット電位に対応した出力電位が出力線１２にあらわれる。次に、制御線８にパルスを印加することによって光電変換部２に蓄積された信号電荷がＦＤ領域４に転送されると、この信号電荷量に応じた電圧分だけＦＤ領域４の電位が変化し、その電位変化分が出力線１２にもあらわれる。出力線１２にあらわれるリセット電位にはＦＤ領域４をリセットするときのリセットノイズがのっているが、信号電荷量に対応した電位変化分はリセットノイズをふくまない信号である。光電変換装置１では、このリセットノイズを取り除き、信号のみを取り出すための読み出し回路（図示せず）が、出力線１２に接続されている。そのような読み出し回路には、クランプ回路によってリセットノイズを除くものがある。あるいは、そのような読み出し回路には、ノイズ信号と光信号とを別々に保持してそれぞれ水平走査の読み出し時に最終段の差動アンプに導くことによってリセットノイズを除くものがある。このようにリセットノイズを除くためのいくつかの構成が提案されているが、本発明とは直接の関係がないので詳しい説明は省略する。
【０００５】
次に、光電変換装置１の典型的な構造断面図を図５に示す。図５において、１５は第１導電型の基板領域である。第１導電型は、例えば、Ｎ型である。１６は第２導電型のウエルである。第２導電型は、第１導電型（Ｎ型）と反対導電型であり、例えばＰ型である。１７はウエル１６中に形成される第１導電型（Ｎ型）の半導体領域、１８は第１導電型（Ｎ型）の半導体領域１７上部に形成される比較的不純物濃度の高い第２導電型（Ｐ型）の半導体層である。１６、１８、及び１７で光電変換部２が形成され、半導体領域１７には入射光によって発生した信号電荷（電子）が蓄積される。１９はＦＤ領域４となる不純物濃度の高い第１導電型（Ｎ型）の拡散層領域である。２０は半導体領域１７に蓄積された信号電荷（電子）を半導体領域１９へ転送するためのゲート電極である。１７，１９，２０で電荷転送部５が形成される。２１は半導体領域１９と接続する配線用金属、２２は増幅用のＭＯＳトランジスタのゲート電極である。２３、２４はそれぞれ前記ＭＯＳトランジスタのソース、ドレインとなる不純物濃度の高い第１導電型（Ｎ型）の拡散層領域である。２２、２３、及び２４で増幅部３が形成される。２５、２６はそれぞれソース２３、ドレイン２４に接続する配線用金属、２７は素子分離領域である。素子分離領域２７は、例えばＬＯＣＯＳといわれる素子分離のための厚い酸化膜である。２８は、光電変換部２を他の光電変換部（図示せず）と分離するように素子分離領域２７の下に配された領域であり、第２導電型（Ｐ型）の領域である第３半導体領域である。第３半導体領域２８は、例えば、素子分離領域２７の下にある第２導電型（Ｐ型）のチャンネルストッパーであり、ウエル１６と同じ導電性であって、より不純物濃度の高い半導体層で形成される。図５において、半導体領域１７に蓄積される信号電荷が転送動作時に半導体領域１９に転送される。半導体領域１７では、信号電荷が転送された直後に空乏化するように、第１導電型（Ｎ型）の不純物濃度が設定されている。また、図４に示すリセット用、選択用、増幅用のＭＯＳトランジスタがいずれも同じ構造をとっているので、図５において図示しないリセット用及び選択用のＭＯＳトランジスタも増幅部３と同様な構造になる。なお、ゲート電極２０，２２及び配線用金属２１，２５，２６を除く上述の構成要素は、いずれも、半導体基板ＳＢに埋め込み層として形成されている。
【０００６】
以上のような光電変換装置１において、光電変換部２の信号電荷が半導体領域１９（ＦＤ領域４）へ転送された後に、半導体領域１７に信号電荷が残らない構成となるため、光電変換部２より発生する電気的ノイズは無視できる。また、先に述べたように半導体領域１９（ＦＤ領域４）のリセットノイズが読み出し回路において除去されるため、ＣＭＯＳセンサのＳＮ比を考える際にリセットノイズの影響は無視できる。
【特許文献１】特開平１１−１１２０１８号公報
【特許文献２】特開２００４−１０４１１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図４及び図５に示す光電変換装置１において、ノイズが完全になくなるわけではない。光電変換装置１のノイズには、リセットノイズ以外に、例えば、増幅部３で発生する１/ｆノイズがある。
【０００８】
本発明の目的は、出力信号に対する１/ｆノイズの影響を低減できる光電変換装置及び撮像システムを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１側面に係る光電変換装置は、光電変換部と、第１濃度で第１導電型の不純物がドーピングされた第１半導体領域と、前記光電変換部と前記第１半導体領域との間に配され、前記光電変換部で生成された前記第１導電型の電荷を前記第１半導体領域に転送する電荷転送部と、前記第１半導体領域の周辺に配され、前記第１濃度より低い第２濃度で前記第１導電型の不純物がドーピングされて形成された第２半導体領域とを備え、前記第２半導体領域は、少なくとも前記増幅部が前記電圧を増幅する際に空乏化することを特徴とする。
【００１０】
本発明の第２側面に係る撮像システムは、本発明の第１側面に係る光電変換装置と、前記光電変換装置へ光を結像する光学系と、前記光電変換装置からの出力信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、出力信号に対する１/ｆノイズの影響を低減できる。
【発明を実施するための最良の形態】
【００１２】
本発明の第１実施形態に係る光電変換装置１００について、図１を用いて説明する。図１は、本発明の第１実施形態に係る光電変換装置１００の構造断面図である。以下では、図５に示される光電変換装置１と異なる部分を中心に説明する。
【００１３】
光電変換装置１００は、第１半導体領域１２９、電荷転送部１０５、第２半導体領域１３０、及び増幅部１０３を備える点で、光電変換装置１（図５参照）と異なる。
【００１４】
第１半導体領域１２９は、第１濃度で第１導電型（Ｎ型）の不純物がドーピングされ、第１導電型（Ｎ型）の電荷を保持する。第１濃度は、配線用金属２１と電気的な接続を確立するのに必要な値以上の濃度である。
【００１５】
電荷転送部１０５は、第１半導体領域１２９、第２半導体領域１３０、半導体領域１７、及びゲート電極２０で形成される。電荷転送部１０５は、光電変換部２と第１半導体領域１２９との間に配され、光電変換部２で生成された第１導電型（Ｎ型）の電荷を第１半導体領域１２９に転送する。
【００１６】
第２半導体領域１３０は、第１半導体領域１２９の周辺に配され、第１濃度より小さい第２濃度で第１導電型（Ｎ型）の不純物がドーピングされて形成されている。また、第２半導体領域１３０は、第１半導体領域１２９と増幅部１０３との間に配されており、第１半導体領域１２９と第３半導体領域２８との間に配されている。第３半導体領域２８は、光電変換部２を他の光電変換部（図示せず）と分離するように素子分離領域２７の下に配された領域であり、第１導電型と反対導電型である第２導電型（Ｐ型）の領域であるである。第２濃度は、ウエル１６の不純物濃度、第２半導体領域１３０のＰＮ接合深さ、動作電圧に依存する。一般のＣＭＯＳセンサにおいて、ウエル１６の不純物濃度が５×１０１６/ｃｍ３、ＰＮ接合深さが約０．３μｍ、センサ動作によって領域１３０にかかる逆バイアス電圧（動作電圧）が約２Ｖである。本発明の光電変換装置１００でも、これらの値から何倍もずれることはまずない。よってこれらの値をもとにすると、第２濃度は、例えば、５×１０１６／ｃｍ３以上４×１０１７／ｃｍ３未満の値である。第２半導体領域１３０は、このような第２濃度で第１導電型（Ｎ型）の不純物がドーピングされているので、少なくとも増幅部１０３が電圧を増幅する際に空乏化する。
【００１７】
ここで、第１半導体領域１２９及び第２半導体領域１３０（ＦＤ領域１０４）は、図５における半導体領域１９（ＦＤ領域４）に相当する。図５に示す半導体領域１９（ＦＤ領域４）では、ＦＤ容量が、第１導電型（Ｎ型）の半導体領域１９と第２導電型（Ｐ型）のウエル領域１６や第２導電型（Ｐ型）分離領域２８とで形成されるＰＮ接合容量を含む。また、ＦＤ容量が、第１導電型（Ｎ型）の半導体領域１９と転送ゲート２０およびリセットトランジスタ６のゲートとの容量、ＦＤが接続される増幅部３のゲートとそのソースおよびドレインとの容量、およびＦＤと接続する配線用金属２１の寄生容量を含む。それらの容量の合計が概ね半導体領域１９のＦＤ容量となる。
【００１８】
それに対して、図１に示す本発明の第１実施形態における第１半導体領域１２９及び第２半導体領域１３０によれば、上記ＦＤ容量に寄与する半導体領域は、金属との接合近傍の不純物濃度の濃い半導体部分を除いて空乏化する構造となっている。このため、ＦＤ容量に寄与する要素の中で、ＰＮ接合容量、第１半導体領域１２９とゲート２０との容量、増幅部１０３のゲート電極２２と第１ドレイン領域１３３との間の容量が、図５に示す構造に比べて低減された構造となっている。
【００１９】
増幅部１０３は、第１ソース領域１３１、第２ソース領域１３２、第１ドレイン領域１３３、第２ドレイン領域１３４、及びゲート電極２２で形成される。増幅部１０３は、第１半導体領域１２９により保持された第１導電型（Ｎ型）の電荷による電圧がゲート電極２２に入力され、その電圧を増幅する。増幅部１０３は、第１ソース領域１３１、第２ソース領域１３２、第１ドレイン領域１３３、及び第２ドレイン領域１３４を備える点で、増幅部３（図５参照）と異なる。
【００２０】
第１ソース領域１３１は、第１濃度で第１導電型（Ｎ型）の不純物がドーピングされ、第１導電型（Ｎ型）の電荷を保持する。第１濃度は、配線用金属２５と電気的な接続を確立するのに必要な値以上の濃度である。
【００２１】
第２ソース領域１３２は、第１ソース領域１３１の周辺に配され、第１濃度より小さい第２濃度で第１導電型（Ｎ型）の不純物がドーピングされて形成されている。また、第２ソース領域１３２は、第１ソース領域１３１と第３半導体領域２８との間に配されている。第２濃度は、ウエル１６の不純物濃度、第２半導体領域１３０のＰＮ接合深さ、動作電圧に依存する。一般のＣＭＯＳセンサにおいて、ウエル１６の不純物濃度が５×１０１６/ｃｍ３、ＰＮ接合深さが約０．３μｍ、センサ動作によって領域１３０にかかる逆バイアス電圧（動作電圧）が約２Ｖである。本発明の光電変換装置１００でも、これらの値から何倍もずれることはまずない。よってこれらの値をもとにすると、第２濃度は、例えば、５×１０１６／ｃｍ３以上４×１０１７／ｃｍ３未満の値である。第２ソース領域１３２は、このような第２濃度で第１導電型（Ｎ型）の不純物がドーピングされているので、少なくとも増幅部１０３が電圧を増幅する際に空乏化する。
【００２２】
第１ドレイン領域１３３は、第１濃度で第１導電型（Ｎ型）の不純物がドーピングされ、第１導電型（Ｎ型）の電荷を保持する。第１濃度は、配線用金属２６と電気的な接続を確立するのに必要な値以上の濃度である。
【００２３】
第２ドレイン領域１３４は、第１ドレイン領域１３３の周辺に配され、第１濃度より小さい第２濃度で第１導電型（Ｎ型）の不純物がドーピングされて形成されている。また、第２ドレイン領域１３４は、第１ドレイン領域１３３と第３半導体領域２８との間に配されている。第２濃度は、ウエル１６の不純物濃度、第２半導体領域１３０のＰＮ接合深さ、動作電圧に依存する。一般のＣＭＯＳセンサにおいて、ウエル１６の不純物濃度が５×１０１６/ｃｍ３、ＰＮ接合深さが約０．３μｍ、センサ動作によって領域１３０にかかる逆バイアス電圧（動作電圧）が約２Ｖである。本発明の光電変換装置１００でも、これらの値から何倍もずれることはまずない。よってこれらの値をもとにすると、第２濃度は、例えば、５×１０１６／ｃｍ３以上４×１０１７／ｃｍ３未満の値である。第２ドレイン領域１３４は、このような第２濃度で第１導電型（Ｎ型）の不純物がドーピングされているので、少なくとも増幅部１０３が電圧を増幅する際に空乏化する。
【００２４】
また、出力線１２（図４参照）の容量は、１２に接続する選択用ＭＯＳトランジスタ７のソース容量と配線容量との和である。大部分の選択用ＭＯＳトランジスタ７は選択されないオフ状態であり、オフ状態のＭＯＳトランジスタのゲート電位はＬｏｗレベルとなる。これにより、大部分の選択用ＭＯＳトランジスタ７のソース容量は、その一部である接合容量及びゲート−ソース間容量が低減されているので、全体として低減されている。このため、出力線１２の容量も低減しており、画素の出力の高速化を実現できる。
【００２５】
なお、ゲート電極２０，２２及び配線用金属２１，２５，２６を除く上述の構成要素は、半導体基板ＳＢに埋め込み層として形成されている。
【００２６】
また、本第１実施形態で、１３０、１３２、１３４の各領域はセンサ動作中常に空乏化している必要はない。たとえば増幅部１０３（増幅用のＭＯＳトランジスタ）はソースフォロワ動作をする時、一般にそのソース電位よりゲート電位のほうが高く、第２ソース領域１３２のうちゲート２２から第１ソース領域１３１の間は空乏化しているとは必ずしもいえない。このような部分は画素のＭＯＳトランジスタの一部であって、全体としてみれば画素のＦＤ容量の低減効果は確かである。また第２半導体領域１３０も隣接するリセット用のＭＯＳトランジスタ、または転送用のＭＯＳトランジスタのゲートがＨｉｇｈ状態の時のように、一時的には空乏化していると必ずしもいえない状態がある。しかし、本発明の本質とは関係ないことは上記の説明から自明であろう。
【００２７】
以上のように、本発明の第１実施形態によれば、図５に示す構造に比べてＦＤ容量を低減できる。ＦＤ容量を形成する第１導電型（Ｎ型）の半導体領域のうち、配線接続用金属の近傍以外の全域または少なくとも一部を空乏化し、ＦＤ容量を低減する。ここで、光電変換装置１００において、光電変換部２、第１半導体領域１２９及び第２半導体領域１３０（ＦＤ領域１０４）、増幅部１０３、読み出し回路（図示せず）の順で信号経路が形成される。そして、光電変換部２に蓄積される信号電荷をＱｓ、ＦＤ領域１０４のＦＤ容量をＣＦＤとすると、ＦＤ領域１０４における信号電圧はＱｓ/ＣＦＤと表される。このことは、ＦＤ領域１０４での信号変換のゲインが１/ＣＦＤに比例することを意味する。よって、ＦＤ領域１０４のＦＤ容量が低減しているので、１／ｆノイズの主たるノイズ源である増幅部１０３（増幅用のＭＯＳトランジスタ）に至る前の段階で大きなゲインの信号変換を行うことができる。すなわち、増幅部１０３で発生する１／ｆノイズによる影響を受ける前に、ＦＤ領域１０４における電荷から電圧への変換効率を向上して、光信号（電圧）を増幅できる。その結果、出力信号に対する１/ｆノイズの影響を低減できる。
【００２８】
さらに、出力線の容量が低減されているために、画素の出力の高速化が可能となる。
【００２９】
また、画素の読み出し動作において電流が流れるトランジスタのドレインにおけるゲート近傍が空乏化されているので、ホットキャリアによるトランジスタの劣化を防止でき、トランジスタの信頼性も向上する。
【００３０】
なお、第１導電型がＮ型、第２導電型がＰ型である代わりに、第１導電型がＰ型、第２導電型がＮ型であってもよい。
【００３１】
次に、本発明の光電変換装置を適用した撮像システムの一例を図２に示す。
【００３２】
撮像システム９０は、図２に示すように、主として、光学系、撮像装置８６及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。撮像装置８６は、光電変換装置１００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００３３】
シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。
【００３４】
撮影レンズ９２は、入射した光を屈折させて、撮像装置８６の光電変換装置１００へ被写体の像を結像させる。
【００３５】
絞り９３は、光路上において撮影レンズ９２と光電変換装置１００との間に設けられ、撮影レンズ９２を通過後に光電変換装置１００へ導かれる光の量を調節する。
【００３６】
撮像装置８６の光電変換装置１００は、光電変換装置１００に結像された被写体の像を画像信号に変換する。撮像装置８６は、その画像信号を光電変換装置１００から読み出して出力する。
【００３７】
撮像信号処理回路９５は、撮像装置８６に接続されており、撮像装置８６から出力された画像信号（出力信号）を処理する。
【００３８】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【００３９】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００４０】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００４１】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００４２】
タイミング発生部９８は、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００４３】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００４４】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００４５】
以上の構成により、光電変換装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００４６】
本発明の第２実施形態に係る光電変換装置２００について、図３を用いて説明する。図３は、本発明の第２実施形態に係る光電変換装置２００の構造断面図である。以下では、第１実施形態と異なる部分を中心に説明する。
【００４７】
光電変換装置２００は、基本的な構成は第１実施形態と同様であるが、第２半導体領域２３０及び第４半導体領域２３５を備える点で、第１実施形態と異なる。
【００４８】
第２半導体領域２３０は、第１半導体領域１２９の周辺に配されいる点は第１実施形態と同様であるが、半導体基板ＳＢの表面近傍に形成されていない点で第１実施形態と異なる。
【００４９】
第４半導体領域２３５は、電荷転送部２０５と第１半導体領域１２９との間に配され、第２導電型（Ｐ型）の不純物がドーピングされた領域である。第４半導体領域２３５は、半導体基板ＳＢの表面近傍に形成されている。
【００５０】
ここで、第１半導体領域１２９、第２半導体領域２３０、及び第４半導体領域２３５は、ＦＤ領域２０４を形成する。このようなＦＤ領域２０４において、半導体基板ＳＢの表面近傍の部分が空乏化しないので、空乏化していると多く発生する半導体基板ＳＢの表面近傍の部分の暗電流が低減されて、センサ信号への暗電流ノイズを小さく抑えることができる。
【００５１】
一般に、ＣＭＯＳセンサに特有の問題として、各行で信号の蓄積開始、終了のタイミングが異なるために、動きの速い被写体を撮ると映像が歪むことがあげられている。この問題を解決するために、全画素同一タイミングで、フォトダイオードの信号を遮光されたＦＤ領域に転送し、その後前記転送された信号を行ごとに読み出していくという駆動方法がとられることがある。このとき、本第２実施形態によれば、ＦＤ領域の暗電流を抑制することができ、ＦＤ領域に転送された信号をその読み出しが行われるまでＦＤ領域に好適に保持することができるので、センサ信号への暗電流ノイズを小さく抑えることができる。
【００５２】
以上のように、本発明の第２実施形態によれば、高ＳＮ比、高速読み出し、高い信頼性に加え、暗電流ノイズが低い光電変換装置（イメージセンサ）を実現できる。
【００５３】
なお、増幅用及び選択用のＭＯＳトランジスタのソース（第１ソース領域１３１、第２ソース領域１３２）、ドレイン（第１ドレイン領域１３３、第２ドレイン域１３４）は、ＦＤ領域２０４と同様な構造をとる必要がない。
【００５４】
また、この第２実施形態で設定されるべき領域１３２、１３４の不純物濃度についてはむろん第１実施形態と同様である。領域２３０については、第２導電型（Ｐ型）領域に上下はさまれる形となるので、第１実施形態の約４倍つまり、２×１０１７/ｃｍ３でほぼ完全に空乏化して十分な効果を得ることができる。また、領域２３０については、１．６×１０１８/ｃｍ３以上だと本発明の効果を得ることができなくなる。
【００５５】
また、単位画素ＰＵは、例えば、図４に示すような４つのＭＯＳトランジスタを含む構成をとる代わりに、リセット用のＭＯＳトランジスタ又は選択用のＭＯＳトランジスタが省かれた構成をとってもよい。そのような構造は、例えば、特開平１１−１１２０１８又は特開２００４−１０４１１６に開示されている。
【００５６】
なお、本発明が適用される光電変換装置（ＣＭＯＳセンサ）において、画素部以外の周辺回路を構成するＭＯＳトランジスタは、画素のＭＯＳトランジスタと同じ構成をとってもよい。あるいは、周辺回路を構成するＭＯＳトランジスタは、画素のＭＯＳトランジスタとは別の、周辺回路に適した構成をとってもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態に係る光電変換装置の構造断面図。
【図２】本発明の光電変換装置を適用した撮像システムの一例を示す図。
【図３】本発明の第２実施形態に係る光電変換装置の構造断面図。
【図４】光電変換装置の典型的な回路図。
【図５】光電変換装置の典型的な構造断面図。
【符号の説明】
【００５８】
１，１００，２００  光電変換装置
２  光電変換部
３，１０３  増幅部
５，１０５，２０５  電荷転送部
２２  ゲート電極
２８  第３半導体領域
１２９  第１半導体領域
１３０，２３０  第２半導体領域
１３１  第１ソース領域
１３２  第２ソース領域
２３５  第４半導体領域
ＳＢ  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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