(57)【要約】【課題】薄膜トランジスタにおいて電極を信頼性よく形成できるようにした表示装置の製造方法の提供。【解決手段】ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、  少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼＵ字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、  前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなる。【選択図】図１
2008181907.tif 000002
【特許請求の範囲】
【請求項１】
ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼＵ字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする表示装置の製造方法。
【請求項２】
基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼＵ字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記突出部が形成された部分を含んで外方にはみ出し部を有するパターンで形成されていることを特徴とする表示装置。
【請求項３】
前記突出部はその先端が半円形状となっていることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記突出部はその先端が矩形状となっていることを特徴とする請求項２に記載の表示装置。
【請求項５】
前記一方の電極は、前記導電体層によって構成されるドレイン信号線と接続部を介して電気的に接続されるドレイン電極で構成され、前記突出部は前記接続部を兼ねて構成されていることを特徴とする請求項２に記載の表示装置。
【請求項６】
ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼＵ字状をなし、該結合部が他の部分よりも幅広で形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする表示装置の製造方法。
【請求項７】
基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼＵ字状をなし、該結合部が他の部分よりも幅広で形成された幅広部を有するパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記幅広部を含む部分を含んで外方にはみ出し部を有するパターンで形成されていることを特徴とする表示装置。
【請求項８】
前記一方の電極の結合部は、前記他方の電極に対して反対側の辺部がＵ字状をなし、該結合部の中央に及んで幅広となる幅広部を有することを特徴とする請求項７に記載の表示装置。
【請求項９】
前記一方の電極の結合部は、前記他方の電極側の辺部がＵ字状をなし、該他方の電極に対して反対側の辺部がコ字状をなすことを特徴とする請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置及びその製造方法に係り、特に、薄膜トランジスタを備える表示装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の表示装置は、その表示部にマトリックス状に配置された複数の画素を有し、その各画素列を、その各画素に備えられる薄膜トランジスタをゲート信号線を介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対応する画素に共通に接続されたドレイン信号線を介して映像信号を供給するように構成されている。
【０００３】
そして、前記薄膜トランジスタとして、半導体層に対してゲート電極を下層に配置させるいわゆるボトムゲート型と称されるものがあり、その製造にあって、いわゆるレジストリフロー方式と称される方法を用いる場合がある。
【０００４】
すなわち、半導体層の上面の導電体層をパターン化させてドレイン電極およびソース電極を形成した後に、これら電極の上面に形成されているフォトレジスト膜を残存させ、該フォトレジスト膜をリフローさせることによって、前記半導体層を選択エッチングするためのマスクとなるフォトレジスト膜（変形フォトレジスト膜）を形成するようになっている。
【０００５】
このような方法を用いることにより、半導体層の選択エッチングのためのマスクの形成にあってフォトリソグラフィ技術を用いることを一回分省略できることから、製造の工程数を低減させることができる。
【０００６】
この方法の詳細は、たとえば下記特許文献１によって開示されている。
【特許文献１】特開２００２−８３７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、このようにして形成される薄膜トランジスタは、たとえば、それら各電極のうち一方の電極をＵ字状のパターンとした場合に、平行に配置される２つの棒状からなる各導電体層の結合部において、外側から内側にかけて抉り部が発生し、また、最悪の場合、該抉り部の抉りが進行し、電極が該結合部の部分で分断されるという不都合が生じることが確認された。
【０００８】
本発明者等は、この原因を追及した結果、電極の上面に形成されているフォトレジスト膜をリフローさせた場合、該電極の前記結合部の外方側の端部（先端部）において、該フォトレジスト膜が充分に被うように流動せず、この個所においてマスクが形成されなくなってしまう性質があることが判明した。
【０００９】
本発明の目的は、薄膜トランジスタにおいて電極を信頼性よく形成できるようにした表示装置の製造方法を提供することにある。
【００１０】
本発明の他の目的は、薄膜トランジスタにおいて電極を信頼性よく形成できるようにした表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
（１）本発明による表示装置の製造方法は、たとえば、ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼＵ字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする。
【００１３】
（２）本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼＵ字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記突出部が形成された部分を含んで外方にはみ出し部を有するパターンで形成されていることを特徴とする。
【００１４】
（３）本発明による表示装置は、たとえば、（２）の構成を前提とし、前記突出部はその先端が半円形状となっていることを特徴とする。
【００１５】
（４）本発明による表示装置は、たとえば、（２）の構成を前提とし、前記突出部はその先端が矩形状となっていることを特徴とする。
【００１６】
（５）本発明による表示装置は、たとえば、（２）の構成を前提とし、前記一方の電極は、前記導電体層によって構成されるドレイン信号線と接続部を介して電気的に接続されるドレイン電極で構成され、前記突出部は前記接続部を兼ねて構成されていることを特徴とする。
【００１７】
（６）本発明による表示装置の製造方法は、たとえば、ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼＵ字状をなし、該結合部が他の部分よりも幅広で形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする。
【００１８】
（７）本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼＵ字状をなし、該結合部が他の部分よりも幅広で形成された幅広部を有するパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記幅広部が形勢された部分を含んで外方にはみ出し部を有パターンで形成されていることを特徴とする。
【００１９】
（８）本発明による表示装置は、たとえば、（７）の構成を前提とし、前記一方の電極の結合部は、前記他方の電極に対して反対側の辺部がＵ字状をなし、該結合部の中央に及んで幅広となる幅広部を有することを特徴とする。
【００２０】
（９）本発明による表示装置は、たとえば、（７）の構成を前提とし、前記一方の電極の結合部は、前記他方の電極側の辺部がＵ字状をなし、該他方の電極に対して反対側の辺部がコ字状をなすことを特徴とする。
【００２１】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２２】
このように構成した表示装置は、その薄膜トランジスタにおいて電極を信頼性よく形成できるようになる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を用いて本発明による表示装置の実施例を説明する。
【００２４】
図２は、本発明による表示装置としてたとえば液晶表示装置を例に挙げ、その液晶表示部における画素の等価回路の一実施例を示している。また、図２は、液晶を介して対向配置される各基板の一方の基板ＳＵＢの液晶側に面に形成される回路を示し、互いに隣接するたとえば２×３個の画素における回路を示している。
【００２５】
図２において、各画素は、図中ｙ方向に伸張し隣接する一対のドレイン信号線ＤＬ、ｘ方向に伸張し隣接する一対のゲート信号線ＧＬによって、他の隣接する画素とそれぞれ領域が画されるようになっている。
【００２６】
そして、画素の一角において、ＭＩＳ型構造からなる薄膜トランジスタＴＦＴ（Thin Film Transistor）が形成され、そのゲート電極は近接するゲート信号線ＧＬに接続され、ドレイン電極は近接するドレイン信号線ＤＬに接続されている。
【００２７】
また、各画素の領域内において一対の電極からなる画素電極ＰＸと対向電極ＣＴとが形成され、該画素電極ＰＸは前記薄膜トランジスタＴＦＴのソース電極に接続され、該対向電極ＣＴは図中Ｘ方向に伸張するコモン信号線ＣＬに接続されている。
【００２８】
このような回路構成において、各画素の対向電極ＣＴにコモン信号線ＣＬを介して基準電圧（映像信号に対して基準となる電圧）を印加し、ゲート信号線ＧＬにたとえば図中上方から順次ゲート電圧を印加することによって画素行が選択され、その選択のタイミングに応じて、各ドレイン信号線ＤＬに映像信号を供給することにより、前記画素行の各画素に前記ゲート電圧によってオンされた薄膜トランジスタＴＦＴを介して画素電極ＰＸに該映像信号の電圧が印加される。そして、該画素電極ＰＸと対向電極ＣＴの間に前記映像信号の電圧に対応する強度のいわゆる横電界が発生し、この横電界の強度に応じて液晶の分子を挙動させるようになっている。
【００２９】
このように示した回路は、そのゲート信号線ＧＬ、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴにおいて、幾何学的に同様の配置となっているが、たとえば、対向電極ＣＴは画素の大部分（たとえば８０％以上）の領域に面状に形成され、画素電極ＰＸは絶縁膜を介して前記対向電極ＣＴと重畳された複数の帯状電極から構成されている。
【００３０】
このため、画素電極ＰＸと対向電極ＣＴとの間には液晶とともに前記絶縁膜を誘電体膜とする容量素子が形成され、前記画素電極ＰＸに映像信号が印加された場合、その映像信号の印加は該容量素子によって比較的長い時間蓄積されるようになっている。
【００３１】
図３は、たとえば透明基板からなる前記基板ＳＵＢの液晶側の面に形成された画素の構成を示した図である。図３に示す画素は一つの画素を示している。
【００３２】
図３において、その（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線における断面図、（ｃ）は（ａ）のｃ−ｃ線における断面図である。
【００３３】
まず、基板ＳＵＢの液晶側の面（表面）には、ゲート信号線ＧＬおよびコモン信号線ＣＬが比較的大きな距離を有して平行に形成されている。
【００３４】
ゲート信号線ＧＬとコモン信号線ＣＬの間の領域には、たとえばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる対向電極ＣＴが形成されている。対向電極ＣＴは、そのコモン信号線ＣＬ側の辺部において該コモン信号線ＣＬに重畳されて形成され、これにより、該コモン信号線ＣＬと電気的に接続されて形成されている。
【００３５】
そして、基板ＳＵＢの表面には、前記ゲート信号線ＧＬ、コモン信号線ＣＬ、および対向電極ＣＴをも被うようにして絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。
【００３６】
前記絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所において、たとえばアモルファスシリコンからなる半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。
【００３７】
なお、この半導体層ＡＳは、後述でも明らかとなるが、該薄膜トランジスタＴＦＴの形成領域に限らず、ドレイン信号線ＤＬの下層において、および該ドレイン信号線ＤＬと薄膜トランジスタＴＦＴのドレイン電極ＤＴとを電気的に接続する接続部ＪＣの下層において、および薄膜トランジスタＴＦＴのソース電極ＳＴの該薄膜トランジスタＴＦＴの形成領域を超えて延在する部分の下層において、それぞれ、形成されている。このような半導体層ＡＳは、該薄膜トランジスタＴＦＴを、たとえば、いわゆるレジストリフロー方法で形成することによって、上述したパターンで構成され、たとえばドレイン信号線ＤＬにおいて段差を少なく構成でき、いわゆる段切れの不都合を回避できる効果を奏する。なお、以下の説明において、前記半導体層ＡＳのうち薄膜トランジスタＴＦＴの形成領域以外の領域に形成された半導体層を符号ＡＳ’で示す場合がある。
【００３８】
そして、図中ｙ方向に伸張してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはその一部において前記薄膜トランジスタＴＦＴ側に延在する延在部を有し、この延在部（接続部ＪＣ）は前記半導体層ＡＳ上に形成された該薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続されている。この場合、前記接続部ＪＣはたとえば前記ゲート信号線ＧＬに重畳して形成されたものとなっている。
【００３９】
また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向し、かつ、該半導体層ＡＳ上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。
【００４０】
なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極ＤＴおよびソース電極ＳＴをパターニングして形成した後に、該ドレイン電極ＤＴおよびソース電極ＳＴをマスクとして該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴおよびソース電極ＳＴのそれぞれの間に高濃度の不純物層を残存させ、この不純物層をオーミックコンタクト層として形成するためである。
【００４１】
このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬをゲート電極としたいわゆる逆スタガ構造のＭＩＳ構造のトランジスタが構成されることになる。
【００４２】
なお、ＭＩＳ構造のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴと、画素電極ＰＸと接続される側をソース電極ＳＴと称している。
【００４３】
基板ＳＵＢの表面には、前記薄膜トランジスタＴＦＴをも被って保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させるために設けられるようになっている。また、この保護膜ＰＡＳは、前記対向電極ＣＴと後述の画素電極ＰＸとの間に介在して設けられ、前記絶縁膜ＧＩとともに、該対向電極ＣＴと画素電極ＰＸの間に設けられた容量素子の誘電体膜としても機能するようになっている。
【００４４】
前記保護膜ＰＡＳの上面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電材からなり、前記対向電極ＣＴと広い面積にわたって重畳して形成されている。
【００４５】
そして、該画素電極ＰＸは、多数のスリットがその長手方向と交叉する方向に並設されて形成され、これによって両端が互いに接続された多数の帯状の電極からなる電極群を有するようにして形成されている。
【００４６】
また、前記基板ＳＵＢの表面には、画素電極ＰＸをも被って配向膜（図示せず）が形成され、この配向膜によって該配向膜と直接に接触する液晶の分子の初期配向方向を設定するようになっている。
【００４７】
なお、画素電極ＰＸの各電極は、図３（ａ）に示すように、画素の領域をたとえば図中上下に２分割させ、その一方の領域にはたとえばゲート信号線ＧＬの走行方向に対して＋４５°方向に延在するように形成され、他方の領域には−４５°方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットの方向（画素電極ＰＸの電極群の方向）が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。このことから、必ずしもこのような構成にする必要のないものである。
【００４８】
上述した実施例では、薄膜トランジスタＴＦＴの半導体層はアモルファスシリコンで形成したものであるが、ポリシリコンで形成したものであってもよい。
【００４９】
図１は、図３で示した薄膜トランジスタＴＦＴ（図中点線枠Ｑの部分）を拡大して示した平面図である。
【００５０】
ゲート信号線ＧＬを被って形成される絶縁膜ＧＩ（図示せず）の上面に半導体層ＡＳが形成されている。
【００５１】
前記半導体層ＡＳは、この半導体層ＡＳの上面にパターン化されて形成された導電体層とほぼ同形のフォトレジスト膜（変形フォトレジスト膜）をマスクとした選択エッチングによって形成され、そのパターンは、概略的には、該導電体層とほぼ同様の形状となっている。この半導体層ＡＳのパターンについては後にさらに詳述する。
【００５２】
前記導電体層は、まず、前記ゲート信号線ＧＬに重畳して配置される半導体層ＡＳ上に形成される薄膜トランジスタＴＦＴのドレイン電極ＤＴとソース電極ＳＴとから構成されている。
【００５３】
前記ドレイン電極ＤＴは、平面的に観た場合にほぼＵ字状をなし、２つの棒状からなる各導電体層が、その長手方向を図中ｙ方向に一致させて平行に配置され、図中下方の端部において導電体層によって互いに結合された結合部ＣＢを有する（図中上方の端部において開放部を有する）パターンで形成されている。
【００５４】
そして、２つの棒状からなる前記各導電体層および結合部ＣＢを構成する導電体層においてそれぞれの幅がほぼ均一になるように形成されているとともに、前記結合部ＣＢのほぼ中央部にあって前記チャネル領域ＣＨと反対側の辺に半円形の形状からなる突出部ＰＪを有するパターンで形成されている。
【００５５】
これにより、該ドレイン電極ＤＴは、前記結合部ＣＢのほぼ中央部において、該中央部を除く他の部分よりも幅が大きく形成されるようになる。
【００５６】
このようなパターンで構成される前記ドレイン電極ＤＴは、後の説明で明らかとなるように、その形成の際において、前記結合部ＣＢが前記チャネル領域ＣＨと反対側の辺が必要以上に抉られたパターンで形成され、最悪の場合、前記結合部ＣＢが分断されてしまう不都合の発生を回避できる構成となっている。
【００５７】
なお、このドレイン電極ＤＴは、前記導電体層の選択エッチングによって、ドレイン信号線ＤＬの形成とともに形成され、該ドレイン信号線ＤＬと電気的接続を図る接続部ＪＣを備えて構成されるようになっている。
【００５８】
また、前記ドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴがあり、このソース電極ＳＴは、前記ドレイン電極ＤＴの開放部の側から挿入され結合部ＣＢの側へかけて延在する線状のパターンから構成され、図中ｙ方向に延在して配置されている。
【００５９】
これにより、前記ドレイン電極ＤＴは、平面的に観た場合、ソース電極ＳＴの先端部を囲むようにして配置されるパターンを構成し、前記ドレイン電極ＤＴとソース電極ＳＴが相互に対向する半導体層ＡＳ面にＵ字状のチャネル領域ＣＨが構成されるようになる。これにより、該チャネル領域ＣＨにおけるチャネル幅を大きく形成することができる。
【００６０】
なお、前記ソース電極ＳＴは、前記ゲート信号線ＧＬに対し図中上方の画素領域側へ該ゲート信号線ＧＬを越えて延在され、図示しない画素電極ＰＸとの接続を図るべくパッド部ＰＤに接続されている。このパッド部ＰＤも前記導電体層の選択エッチングによって形成され、前記ソース電極ＳＴとともに形成されるようになっている。
【００６１】
そして、前記半導体層ＡＳは、ドレイン信号線ＤＬ、接続部ＪＣ、ドレイン電極ＤＴ、ソース電極ＳＴ、およびパッド部ＰＤをそれぞれ構成する導電体層の下層の領域（導電体層と重なる領域）、およびドレイン電極ＤＴとソース電極ＳＴとの間のチャネル領域ＣＨはもちろんのこと、これによって定められる輪廓よりも、さらに該輪廓のほぼ全周にわたって、外方に若干延在するはみ出し部を有するようにして形成されている。
【００６２】
ここで、該半導体層ＡＳの外方へのはみ出し部において前記輪廓の「ほぼ」全周にわたってとしたのは、前記全周の一部において、たとえば、前記ドレイン電極ＤＴの前記開放部（前記結合部ＣＢに対して反対側の部分）側の電極端ＴＥにおいて前記半導体層ＡＳの外方へのはみ出しが形成されない場合が往々にしてあるからである。導電体層に前記電極端ＴＥのように突出した部分が存在するとフォトレジスト膜のリフローの際に、該フォトレジスト膜が前記電極端ＴＥを被うように該電極端ＴＥの外方に及んで流動しない場合があるからである。
【００６３】
しかし、この場合においても、ドレイン電極ＤＴの前記結合部ＣＢにあって、前記突出部ＰＪが形成されているため、該突出部ＰＪおよび前記結合部ＣＢの外方への前記半導体層ＡＳのはみ出しが確保されるようになっている。
【００６４】
ドレイン電極ＤＴに前記突出部ＰＪを設けることによって、リフロー前におけるフォトレジスト膜は該突出部ＰＪの上方に形成されている分だけ増量されて存在することになり、リフローの際に、該フォトレジスト膜は該突出部ＰＪの先端の外方にも及んで流動し易くなり、該突出部ＰＪは変形フォトレジスト膜によって充分に被われるようになるからである。
【００６５】
図４は、本発明による表示装置の製造方法の一実施例を前記薄膜トランジスタＴＦＴの部分において示した工程図である。図４に示す各工程図は図１のVI−VIにおける断面を示している。以下、図４を用いて工程順に説明する。
【００６６】
まず、図４（ａ）に示すように、主表面（液晶側の面）に、ゲート信号線ＧＬ、および該ゲート信号線ＧＬをも被って絶縁膜ＧＩが形成された基板ＳＵＢを用意する。
【００６７】
そして、前記基板ＳＵＢの絶縁膜ＧＩの上面の全域に、たとえばＣＶＤ方法を用いて半導体層ＡＳおよび導電体層ＣＤＴを順次積層する。
【００６８】
ここで、前記半導体層ＡＳはたとえばアモルファスＳｉからなり、その表面は高濃度のｎ型不純物がドープされた高濃度不純物層ＣＮＬとして形成されている。この高濃度不純物層ＣＮＬは薄膜トランジスタＴＦＴのオーミックコンタクト層として機能させるものである。
【００６９】
次に、図４（ｂ）に示すように、前記導電体層ＣＤＴの表面の全域にフォトレジスト膜を塗布し、このフォトレジスト膜を周知のフォトリソグラフィ技術により選択的に除去してパターン化する。
【００７０】
ここで、残存されたフォトレジスタ膜ＰＴＲのパターンは、前記導電体層ＣＤＴの選択エッチングによって残存させようとするパターンと同様となっている。
【００７１】
次に、図４（ｃ）に示すように、残存されたフォトレジスト膜ＰＴＲをマスクとして導電体層ＣＤＴおよび前記高濃度不純物層ＣＮＬを順次選択エッチングする。ここで、たとえば、導電体層ＣＤＴにはいわゆるウェットエッチングを用い、高濃度不純物層ＣＮＬにはドライエッチングを用いる。
【００７２】
この選択エッチングによって残存された導電体層ＣＤＴによって、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴと、前記ドレイン電極ＤＴに接続されるドレイン信号線ＤＬ（該ドレイン電極ＤＴとの接続部ＪＣも含む）、前記ソース電極ＳＴの画素電極と接続されるパッド部ＰＤが形成されるようになる。
【００７３】
なお、導電体層ＣＤＴおよび前記高濃度不純物層ＣＮＬの選択エッチングが終了した段階でも前記フォトレジスト膜ＰＴＲを除去することなく次の工程に移行することになる。
【００７４】
次に、図４（ｄ）に示すように、前記フォトレジスト膜ＰＴＲをリフローさせて変形フォトレジスト膜ＰＴＲ’を形成する。このリフローによる変形フォトレジスト膜ＰＴＲ’は、たとえば、前記フォトレジスト膜ＰＴＲを有機溶媒溶液の蒸気中に１〜３分間曝し、これによって、該フォトレジスト膜ＰＴＲに有機溶媒溶液を徐々に浸透させ、該フォトレジスト膜ＰＴＲに溶解を起こさせるようにして形成する。
【００７５】
このリフローによって、パターン化された導電体層ＣＤＴの上方に形成されている前記フォトレジスト膜ＰＴＲは、平面的に観た場合、該導電体層ＣＤＴの外方に及んで、換言すれば、該導電体層ＣＤＴの輪廓からはみ出した部分に及んで流動することになる。
【００７６】
この場合、当該導電体層ＣＤＴに対して隣接して配置される他の導電体層ＣＤＴがある場合、当該導電体層ＣＤＴから流動したフォトレジスト膜ＰＴＲと他の導電体層ＣＤＴから流動したフォトレジスト膜ＰＴＲは互いに合流し合い、当該導電体層ＣＤＴと他の導電体層ＣＤＴの間の狭い領域は該フォトレジスト膜ＰＴＲ（ＰＴＲ’）によって埋められることになる。すなわち、ドレイン電極ＤＴとソース電極ＳＴの間のチャネル領域ＣＨに相当する部分において該変形フォトレジスト膜ＰＴＲ’で埋められるようになる。
【００７７】
さらに、前記フォトレジスト膜ＰＴＲのリフローの際、前記導電体層ＣＤＴのうち、前記ドレイン電極ＤＴの開放部（前記結合部ＣＢに対して反対側の部分）側の電極端ＴＥにおいて、フォトレジスト膜が充分に被われない場合がある。上述したように、フォトレジスト膜ＰＴＲのリフローにおいて、該フォトレジスト膜ＰＴＲは前記電極端ＴＥの外方には流動し難い性質を有するからである。
【００７８】
そして、前記ドレイン電極ＤＴの結合部ＣＢに形成された突出部ＰＪの先端ＰＦにおいては、上述したように、該突出部ＰＪの上方に形成されたフォトレジスト膜ＰＴＲが該突出部ＰＪを被ってリフローされるようになる。図１のV−Vに対応する部分の断面図である図５は、リフローによる変形フォトレジスト膜ＰＴＲ’が前記ドレイン電極ＤＴの結合部ＣＢが前記突出部ＰＪとともに充分被われていることを示した図である。
【００７９】
なお、この場合において、前記導電体層ＣＤＴがたとえばアルミニウム（Ａｌ）、チタン（Ｔｉ）、あるいはモリブデン（Ｍｏ）で構成されている場合であって、半導体層ＡＳをドライエッチングで選択エッチングをする場合であっても、該導電体層ＣＤＴは変形フォトレジスト膜ＰＴＲ’によって充分に被われていることから、該導電体層ＣＤＴからのヒロックの発生を回避できる効果も有する。
【００８０】
次に、図４（ｅ）に示すように、リフローされた変形フォトレジスト膜ＰＴＲ’をマスクとし、このマスクから露出された半導体層ＡＳをたとえばドライエッチングにより選択エッチングする。これにより該半導体層ＡＳは図１に示したようなパターンで形成される。
【００８１】
そして、図４（ｆ）に示すように、前記変形フォレジスト膜ＰＴＲ’を除去することによって、薄膜トランジスタＴＦＴの形成が終了する。その後は、該薄膜トランジスタＴＦＴをも被って基板ＳＵＢの表面に前記保護膜ＰＡＳを形成し、この保護膜ＰＡＳの上面に画素電極ＰＸを形成する。
【００８２】
なお、このような工程を経るにあたって、薄膜トランジスタＴＦＴのドレイン電極ＤＴが突出部ＰＪを有しないパターンで形成していた場合、図１に対応した図１０に示すように、該ドレイン電極ＤＴの結合部ＣＢの外側辺の一部にその下層の半導体層ＡＳとともに抉り部ＳＣＰが発生してしまう場合がある。この部分において変形フォトレジスト膜ＰＴＲ’が充分に被われていない状態でエッチングがなされるからである。
【００８３】
上述した実施例では、薄膜トランジスタＴＦＴのドレイン電極ＤＴに形成した前記突出部ＰＪは、半円形の形状としたものであるが、必ずしもこの形状に限定されることはない。たとえば、図１と対応して描かれた図６に示すように、該ドレイン電極ＤＴに形成される前記突出部ＰＪを矩形からなる形状とするようにしてもよい。要は、該突出部ＰＪを設けることにより、該ドレイン電極ＤＴの結合部ＣＢのほぼ中央部において、該中央部を除く他の部分よりも幅が大きく形成されるようになればよい。
【００８４】
このことから、図７に示すように、ドレイン電極ＤＴを、その開放部側において幅ｗを有し、結合部ＣＢにおいてその中央部に近づくに従い幅を徐々に大きくし該中央部で最大の幅Ｗ（＞ｗ）を有するようなパターンで形成するようにしてもよい。
【００８５】
また、図８に示すように、ドレイン電極ＤＴを、ソース電極ＳＴの側の辺において結合部ＣＢで円弧を有するＵ字状とし、ソース電極ＳＴの側の辺に対して反対の辺において結合部ＣＢで矩形を有するほぼコ字状とすることによって、その開放部側において幅ｗを有し結合部ＣＢの中央部で幅Ｗ（＞ｗ）を有するようなパターンで形成するようにしてもよい。
【００８６】
さらに、図９は、薄膜トランジスタＴＦＴのドレイン電極ＤＴにおいて、その結合部ＣＢに突出部ＰＪを形成する場合、該突出部ＰＪをドレイン信号線ＤＬとの接続部ＪＣと兼用させた構成としたものである。
【００８７】
このため、図９において、Ｕ字状をなすドレイン電極ＤＴは、たとえば、その開放部側の２つの棒状からなる各導電体層が、その長手方向を図中ｘ方向に一致させて平行に配置され、結合部ＣＢは前記ドレイン信号線ＤＬ側に位置づけられるようにして構成されている。
【００８８】
また、これにより、図中ｘ方向に延在して配置されるソース電極ＳＴは、画素電極ＰＸ（図示せず）と接続される側において屈曲され、ゲート信号線ＧＬに対して図中上側の画素領域のパッド部ＰＤに接続されて構成されている。
【００８９】
このように構成した薄膜トランジスタＴＦＴは、そのドレイン電極ＤＴとドレイン信号線ＤＬとの電気的接続を図る接続部ＪＣによって、たとえば図１に示した突出部ＰＪと同様の効果が得られることになる。また、該ドレイン電極ＤＬは、その開放部側において幅ｗを有し結合部ＣＢの中央部で幅Ｗ（＞ｗ）を有するパターンで形成されることになる。
【００９０】
なお、これまでの各実施例において、ドレイン電極ＤＴをＵ字状にするのではなく、ソース電極ＳＴをＵ字状にするようにしてもよいことはもちろんである。
【００９１】
上述した実施例の液晶表示装置は、その液晶（液晶分子）が基板ＳＵＢに対していわゆる横電界と称される電界によって駆動されるようになっているものである。しかし、これに限定されることはなく、たとえば、いわゆる縦電界と称される電界によって駆動される液晶表示装置にも適用できる。
【００９２】
上述した実施例では、液晶表示装置を例に挙げて本発明の表示装置を説明したものである。しかし、本発明は、たとえば有機ＥＬ表示装置等の他の表示装置にも適用できる。有機ＥＬ表示装置においてもたとえば画素毎に薄膜トランジスタを備えて構成され、上述したと同様の課題を有するからである。
【００９３】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００９４】
【図１】本発明による表示装置の一実施例を示す構成図で、薄膜トランジスタの部分を示した平面図である。
【図２】本発明による表示装置の画素の一実施例を示す等価回路図である。
【図３】本発明による表示装置の画素の一実施例を示す構成図である。
【図４】本発明による表示装置の製造方法の一実施例を示す工程図である。
【図５】本発明による表示装置の製造の一工程における該表示装置の断面を示す図である。
【図６】本発明による表示装置の他の実施例を示す構成図である。
【図７】本発明による表示装置の他の実施例を示す構成図である。
【図８】本発明による表示装置の他の実施例を示す構成図である。
【図９】本発明による表示装置の他の実施例を示す構成図である。
【図１０】本発明を適用しない場合の不都合を示す説明図である。
【符号の説明】
【００９５】
ＳＵＢ……基板、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……コモン信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＧＩ……絶縁膜、ＡＳ……半導体層、ＰＡＳ……保護膜、ＣＨ……チャネル領域、ＪＣ……接続部、ＤＴ……ドレイン電極、ＣＢ……結合部、ＰＪ……突出部、ＳＴ……ソース電極、ＰＤ……パッド部、ＣＤＴ……導電体層、ＰＴＲ……フォトレジスト膜、ＰＴＲ’……変形フォトレジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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