(57)【要約】【課題】ゲート−ドレイン間のブレークダウン電圧を向上させることができ、パワーデバイスへの適用に適した窒化物半導体素子およびその製造方法を提供すること。【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が、順に積層された窒化物半導体積層構造部１を備えている。窒化物半導体積層構造部１には、壁面７および引き出し部５が形成されている。壁面７および引き出し部５にはゲート絶縁膜８が形成され、このゲート絶縁膜８上にはゲート電極９が形成されている。また、引き出し部５にはドレイン電極６が形成され、ｎ型ＧａＮ層４にはソース電極１１が形成されている。そして、ゲート絶縁膜８は、ｎ型ＧａＮ層４の上面および引き出し部５の上面に形成された第２部分１４と、壁面７に形成された第１部分１５とに区別され、第２部分１４の厚みが第１部分１５の厚みより厚くなるように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、
前記壁面およびこの壁面に連続する前記第１層の露出面に、前記第１、第２および第３層に跨るように、かつ、前記壁面に接する第１部分より前記第１層の露出面に接する第２部分が厚くなるように、形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極と、を含む、窒化物半導体素子。
【請求項２】
前記第２層における前記壁面に形成され、前記第２層とは異なる伝導特性を有する第４層をさらに含む、請求項１に記載の窒化物半導体素子。
【請求項３】
前記ゲート絶縁膜における前記第１部分が、酸化シリコン、窒化シリコン、酸窒化シリコンまたはこれらの組み合わせを含む、請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記ゲート絶縁膜における前記第２部分が、窒化シリコンを含む、請求項１〜３のいずれか一項に記載の窒化物半導体素子。
【請求項５】
前記ゲート絶縁膜は、前記第１、第２および第３層に接する下側絶縁膜と、
前記下側絶縁膜の上に形成された上側絶縁膜と、を含み、
前記下側絶縁膜が窒化シリコンからなり、前記上側絶縁膜が酸化シリコンからなる、請求項１〜４のいずれか一項に記載の窒化物半導体素子。
【請求項６】
III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層を含む積層構造を有する窒化物半導体積層構造部を形成する積層工程と、
前記第１、第２および第３層に跨る壁面を形成すると共に、この壁面に連続するように、前記第１層の一部を露出させる、壁面形成工程と、
前記壁面および露出した前記第１層の露出面に、前記第１、第２および第３層に跨るように、かつ、前記壁面に接する第１部分より前記第１層の露出面に接する第２部分が厚くなるように、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように、ゲート電極を形成するゲート電極形成工程と、
前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と、
前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、を含む、窒化物半導体素子の製造方法。
【請求項７】
前記ゲート絶縁膜形成工程は、ＥＣＲ成膜法またはマグネトロンスパッタ成膜法で絶縁膜を成膜する工程を含む、請求項６に記載の窒化物半導体素子の製造方法。
【請求項８】
前記壁面形成工程は、前記窒化物半導体積層構造部の前記壁面の面方位が、前記窒化物半導体積層構造部の積層界面に対して４５°〜９０°の角度で傾斜した面となるように、前記第１、第２および第３層をエッチングする工程を含む、請求項６または７に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体を用いた窒化物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するＧａＮデバイスの開発が検討されている（たとえば、非特許文献１参照）。
【０００３】
これまでに提案されているＧａＮデバイスとしては、たとえば、ｎ型の窒化物半導体層（ドレイン領域）、ｐ型の窒化物半導体層（ゲート領域）およびｎ型の窒化物半導体層（ソース領域）からなる積層構造を有する、縦型ｎチャネル型のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（ＭＩＳＦＥＴ）を例示できる。
このようなＭＩＳＦＥＴにおいては、ドレイン領域にドレイン電極が接続され、ソース領域にソース電極が接続されている。また、ドレイン領域、ゲート領域およびソース領域に跨るようにゲート絶縁膜が形成され、このゲート絶縁膜を挟んでゲート領域に対向するようにゲート電極が形成されている。
【０００４】
そして、このＭＩＳＦＥＴの動作を説明すると、たとえば、まず、ソース電極が接地され、ソース−ドレイン間に、ドレイン側が正となるバイアスが与えられる。このとき、ドレイン領域およびゲート領域の界面のｐｎ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に、ソース電極を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアスが印加されると、ゲート領域におけるゲート絶縁膜との界面付近に電子が誘起され、反転層（チャネル）が形成される。そして、この反転層を介して、ソース−ドレイン間が導通することにより、ＭＩＳＦＥＴのトランジスタ動作が実現される。
【非特許文献１】大久保聡著、「もう光るだけじゃない  機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、従来のＭＩＳＦＥＴにおけるゲート絶縁膜は、ゲート閾値電圧の低減化を図るべく、薄く設計されている。
ところが、このように設計された膜厚のゲート絶縁膜では、ゲート電極がドレイン側のｎ型窒化物半導体層に対向した場合に、ドレイン電極に高電圧が印加されることなどにより、ドレイン電極に印加された電圧とゲート電極に印加された電圧との差が生じると、その高電圧に耐えることができずに絶縁破壊を起こすおそれがある。
【０００６】
そこで、ゲート絶縁膜の膜厚を厚くして耐圧性を向上させる対策が考えられるが、一様に膜厚を厚くすると、ゲート閾値電圧が高くなるという不具合が発生してしまう。
そこで、この発明の目的は、ゲート−ドレイン間のブレークダウン電圧を向上させることができ、パワーデバイスへの適用に適した窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型不純物を含む第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を有する窒化物半導体積層構造部と、前記壁面およびこの壁面に連続する前記第１層の露出面に、前記第１、第２および第３層に跨るように、かつ、前記壁面に接する第１部分より前記第１層の露出面に接する第２部分が厚くなるように、形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極と、を含む、窒化物半導体素子である。
【０００８】
この構成によれば、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層を積層することによって、ｎｐｎ構造の窒化物半導体積層構造部が形成されている。窒化物半導体積層構造部には、第１、第２および第３層に跨る壁面およびこの壁面に連続する第１層の露出面が形成されている。壁面および第１層の露出面には、第１、第２および第３層に跨るようにゲート絶縁膜が形成されている。また、ゲート絶縁膜を挟んで第２層における壁面に対向するようにゲート電極が形成されている。
【０００９】
こうして、たとえば、第１層に電気的に接続されるようにドレイン電極が形成され、さらに第３層に電気的に接続されるようにソース電極が形成されることによって、縦型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下、このトランジスタを単に「ＭＩＳＦＥＴ」という。）の構成にすることができる。
そして、このＭＩＳＦＥＴでは、ゲート絶縁膜における、壁面に接する第１部分より第１層の露出面に接する第２部分が厚く形成されている。たとえば、第１部分が、ゲート閾値電圧の低減化を図るために薄く形成されている場合に、第２部分は、ＭＩＳＦＥＴの最大電圧に対する耐圧性の実現するために第１部分より厚く形成されている。これによって、ドレイン電極に高電圧が印加されて、第２部分に高電圧が掛かった場合であっても、ゲート絶縁膜の絶縁破壊を防止することができると共に、ゲート閾値電圧を低く抑えることもできる。その結果、低ゲート閾値電圧などのトランジスタ特性を損なうことなく、ゲート−ドレイン間のブレークダウン電圧を向上させることができ、良好なパワーデバイスを実現することができる。
【００１０】
さらに、窒化物半導体素子を縦型ＭＩＳＦＥＴとしての基本構造にすることにより、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもできる。また、当該ＭＩＳＦＥＴは、縦型構造であるので、集積によって大電流を容易に流すことができ、かつ、第１層の膜厚を厚くすることによって、容易に高耐圧性を確保することもできる。そのため、有効なパワーデバイスを提供することもできる。むろん、III族窒化物半導体層によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
【００１１】
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
次に、このＭＩＳＦＥＴの動作について説明する。まず、ソース電極が接地され、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第１および第２層の界面のｐｎ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に、第２層に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、第２層においてゲート電極に対向する表面付近の領域（チャネル領域）に電子が誘起され、反転層（チャネル）が形成される。この反転層を介して、第１および第３層間が導通し、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００１２】
また、請求項２記載の発明は、前記第２層における前記壁面に形成され、前記第２層とは異なる伝導特性を有する第４層をさらに含む、請求項１に記載の窒化物半導体素子である。
この構成によれば、第２層における壁面には、第２層とは伝導特性の異なる領域である第４層が形成されている。そして、この第４層に接するようにゲート絶縁膜が形成され、ゲート絶縁膜を挟んで第４層に対向するようにゲート電極が形成されている。
【００１３】
これによって、上記したＭＩＳＦＥＴの動作時において、反転層（チャネル）が形成される領域が第４層となる。そのため、この第４層が、たとえば第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であると、反転層が形成される領域の伝導特性が第２層の伝導特性と同じである場合と比較して、反転層を形成するために必要なゲート閾値電圧を低く抑えることができる。リーチスルーブレークダウン電圧の値を決定する主たる要因は第２層全体のアクセプタ濃度であり、この構成では第２層全体のアクセプタ濃度を低くしているわけではない。したがって、ＭＩＳＦＥＴの高耐圧性を確保しつつ、ゲート閾値電圧を小さくでき、良好なパワーデバイスを実現することができる。
【００１４】
なお、第４層は、上記した第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であってもよいし、たとえば、ｎ型半導体、ｉ型半導体、ならびにｎ型不純物およびｐ型不純物を含む半導体のうちのいずれかであってもよい。第４層をｎ型半導体とする場合には、電界効果トランジスタのノーマリオフ動作を実現するため、ｎ型不純物の濃度を適宜制御することができる。
【００１５】
また、請求項３記載の発明は、前記ゲート絶縁膜における前記第１部分が、酸化シリコン、窒化シリコンまたはこれらの組み合わせを含む、請求項１または２に記載の窒化物半導体素子である。ゲート絶縁膜における第１部分が、酸化シリコンなどのバンドギャップの大きく絶縁破壊電圧の大きい絶縁膜であれば、ゲート電極と第２層との間を良好に絶縁することができ、これらの間にリーク電流が流れることを抑制することができる。また、ゲート絶縁膜における第１部分が窒化シリコンであれば、つまり、窒化シリコンが壁面に直接接触するように形成されていれば、壁面とゲート絶縁膜との界面準位を低減することができるので、ＭＩＳＦＥＴがオフのときのソース−ドレイン間のリーク電流を抑制することができる。なお、酸化シリコンのようにバンドギャップの大きい絶縁膜としては、これらの他に、たとえば、酸化ガリウム（Ｇａ2Ｏ3）、シリコン酸窒化物（ＳｉＯＮ）、酸化マグネシウム（ＭｇＯ）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、酸化ガドリニウム（Ｇｄ2Ｏ3）などが例示される。
【００１６】
また、請求項４に記載されているように、前記ゲート絶縁膜における前記第２部分は、窒化シリコン（ＳｉＮ）など、バンドギャップが酸化シリコンに比べて低い材料を含んでもよい。むろん、上記例示したＳｉＯ2、Ｇａ2Ｏ3、ＳｉＯＮ、ＭｇＯ、ＺｒＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｇｄ2Ｏ3などであってもよい。
また、請求項５記載の発明は、前記ゲート絶縁膜は、前記第１、第２および第３層に接する下側絶縁膜と、前記下側絶縁膜の上に形成された上側絶縁膜と、を含み、前記下側絶縁膜が窒化シリコンからなり、前記上側絶縁膜が酸化シリコンからなる、請求項１〜４のいずれか一項に記載の窒化物半導体素子である。
【００１７】
この構成によれば、第１、第２および第３層に接するように窒化シリコンからなる下側絶縁膜が形成されているので、壁面とゲート絶縁膜との界面準位を低減することができる。その結果、ＭＩＳＦＥＴがオフのときのソース−ドレイン間のリーク電流を抑制することができる。さらに、下側絶縁膜の上に酸化シリコンからなる上側絶縁膜が形成されているので、ゲート電極と第２層との間を良好に絶縁することができ、これらの間にリーク電流が流れることを抑制することもできる。
【００１８】
また、請求項６記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、ｐ型不純物を含む第２層、およびｎ型の第３層を含む積層構造を有する窒化物半導体積層構造部を形成する積層工程と、前記第１、第２および第３層に跨る壁面を形成すると共に、この壁面に連続するように、前記第１層の一部を露出させる、壁面形成工程と、前記壁面および露出した前記第１層の露出面に、前記第１、第２および第３層に跨るように、かつ、前記壁面に接する第１部分より前記第１層の露出面に接する第２部分が厚くなるように、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように、ゲート電極を形成するゲート電極形成工程と、前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と、前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、を含む、窒化物半導体素子の製造方法である。この方法により、上述した構成のＭＩＳＦＥＴを作製することができる。
【００１９】
また、請求項７記載の発明は、前記ゲート絶縁膜形成工程は、ＥＣＲ成膜法またはマグネトロンスパッタ成膜法で絶縁膜を成膜する工程を含む、請求項６に記載の窒化物半導体素子の製造方法である。
この方法によれば、ゲート絶縁膜がＥＣＲ（電子サイクロトロン共鳴）成膜法またはマグネトロンスパッタ成膜法で成膜される。これらの成膜法は、異方性の成膜法であるため、たとえば、窒化物半導体積層構造部の壁面に直交する方向の成膜性より、第１層の露出面に直交する方向の成膜性が高くなるように、これらの成膜法でゲート絶縁膜を成膜することによって、ゲート絶縁膜における第２部分を第１部分より厚くすることができる。
【００２０】
さらに、請求項８に記載されているように、前記壁面形成工程は、前記窒化物半導体積層構造部の前記壁面の面方位が、前記窒化物半導体積層構造部の積層界面に対して４５°〜９０°の角度で傾斜した面となるように、前記第１、第２および第３層をエッチングする工程を含んでいてもよい。この方法により、たとえば、窒化物半導体積層構造部がｃ面（０００１）を主面として積層されていれば、壁面の面方位は、（１０-１１）、（１０-１３）、（１１-２２）などのセミポーラ面や、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面などとなる。壁面の面方位を、ｃ面（０００１）と異なる面方位とすることにより、第２層とゲート絶縁膜との界面付近に、第２層の自然分極に起因する余計な分極電荷が発生することを抑制することができる。また、壁面の面方位が、窒化物半導体積層構造部の積層界面に対して４５°〜９０°の角度で傾斜した面であれば、異方性成膜の特徴が顕著に現われるので、ゲート絶縁膜を異方性の成膜法で成膜した場合に、ゲート絶縁膜における第２部分を、第１部分より一層厚く形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
この電界効果トランジスタ（窒化物半導体素子）は、基板１２と、この基板１２の上に成長させられたＧａＮ化合物半導体層からなる窒化物半導体積層構造部１を備えている。
【００２２】
基板１２としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
窒化物半導体積層構造部１は、ｎ型ＧａＮ層２（第１層）と、ｐ型ＧａＮ層３（第２層）と、ｎ型ＧａＮ層４（第３層）とを備え、これら各ＧａＮ層は、この順に積層されている。なお、窒化物半導体積層構造部１は、少なくともｎ型のIII族窒化物半導体層、ｐ型のIII族窒化物半導体層、およびｎ型のIII族窒化物半導体層を備えていればよく、たとえば、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に加え、基板１２とｎ型ＧａＮ層２との間にｉ型ＧａＮ層などが積層して形成される構成であってもよい。
【００２３】
窒化物半導体積層構造部１は、断面矩形となるようにｎ型ＧａＮ層４からｎ型ＧａＮ層２が露出する深さまで積層界面を横切る方向にエッチングされている。そして、ｎ型ＧａＮ層２は、窒化物半導体積層構造部１の両側から、窒化物半導体積層構造部１の積層界面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部５を有している。すなわち、窒化物半導体積層構造部１から幅方向に引き出された引き出し部５は、この実施形態では、ｎ型ＧａＮ層２の延長部で構成されており、その上面が壁面７（後述）と連続するｎ型ＧａＮ層２の露出面となっている。
【００２４】
そして、この引き出し部５の上面（ｎ型ＧａＮ層２の露出面）には、ドレイン電極６が接触して形成されている。これによって、ドレイン電極６は、ｎ型ＧａＮ層２と電気的に接続されることになる。
一方、窒化物半導体積層構造部１の幅方向中間付近には、引き出し部５が形成されるにともない、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨る壁面７が形成されている。
【００２５】
ｐ型ＧａＮ層３における壁面７付近の領域１０は、ｐ型ＧａＮ層３とは異なる伝導特性を有する半導体、たとえば、ｐ型ＧａＮ層３のアクセプタ濃度より低いアクセプタ濃度を有するｐ-型半導体からなる。また、領域１０の、壁面７と直交する方向の厚みは、たとえば、数ｎｍ〜１００ｎｍである。なお、領域１０は、ｐ型ＧａＮ層３とは異なる伝導特性を有する半導体であれば、ｐ-型半導体に限られず、たとえば、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、およびｎ型およびｐ型の不純物を含む半導体などであってもよい。この領域１０の表面近傍には、ゲート電極９に適切なバイアス電圧が与えられることにより、ｎ型ＧａＮ層２、４間を電気的に導通させる反転層（チャネル）が形成される。
【００２６】
ｎ型ＧａＮ層４の上には、ソース電極１１が形成されている。ソース電極１１は、ｎ型ＧａＮ層４と電気的に接続されることになる。また、ソース電極１１は、図示しない位置でｐ型ＧａＮ層３と短絡されていることもある。
さらに、ｎ型ＧａＮ層４の上面（ソース電極１１形成部分を除く）、壁面７および引き出し部５の上面（ドレイン電極６形成部分を除く）には、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨るように、ゲート絶縁膜８が形成されている。
【００２７】
ゲート絶縁膜８は、形成される位置により、ｎ型ＧａＮ層４の上面および引き出し部５の上面（ｎ型ＧａＮ層２の露出面）に形成された第２部分１４と、壁面７に形成された第１部分１５とに区別される。
第２部分１４は、たとえば、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、シリコン酸窒化物（ＳｉＯＮ）、酸化マグネシウム（ＭｇＯ）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、酸化ガドリニウム（Ｇｄ2Ｏ3）などを用いて構成できる。
【００２８】
また、第２部分１４の厚みは、たとえば、第２部分１４が酸化シリコンを用いて構成される場合には、０．２μｍ〜０．３μｍの範囲であることが好ましい。通常、酸化シリコン膜は、０．１μｍの厚みで約９０Ｖの電圧に耐えることができる。そのため、酸化シリコンからなる第２部分１４は、その厚みが０．２μｍ〜０．３μｍの範囲であれば、約１８０Ｖ〜約２７０Ｖの電圧に対しても絶縁破壊を起こすことなく絶縁膜としての機能を保持することができる。
【００２９】
一方、第１部分１５は、たとえば、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸化ガリウム（Ｇａ2Ｏ3）、シリコン酸窒化物（ＳｉＯＮ）、酸化マグネシウム（ＭｇＯ）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、酸化ガドリニウム（Ｇｄ2Ｏ3）またはこれらの組み合わせなどを用いて構成できる。第１部分１５が酸化シリコンなどのバンドギャップが大きく絶縁破壊電圧の大きい絶縁膜であれば、ゲート電極９（後述）とｐ型ＧａＮ層３との間を良好に絶縁することができ、これらの間にリーク電流が流れることを抑制することができる。また、第１部分１５が窒化シリコンであれば、壁面７とゲート絶縁膜８との界面準位を低減することができるので、この電界効果トランジスタがオフのときのソース−ドレイン間のリーク電流を抑制することができる。
【００３０】
また、第１部分１５の厚みは、第２部分１４の厚みの１／５〜１／２であることが好ましく、たとえば、第１部分１５が酸化シリコンを用いて構成される場合には、０．０５μｍ〜０．１μｍの範囲であることが好ましい。第１部分１５の厚みが０．０５μｍ〜０．１μｍの範囲であれば、ゲート閾値電圧を低くすることができると共に、約４５Ｖ〜約９０Ｖの電圧に対しても絶縁破壊を起こすことなく絶縁膜としての機能を保持することができる。すなわち、通常のパワーデバイスで印加されるゲート電圧によって絶縁破壊することがない。
【００３１】
このように、この電界効果トランジスタでは、第２部分１４の厚みが第１部分１５の厚みより厚くなるように構成されている。なお、例示した第２部分１４および第１部分１５の厚みは、ゲート絶縁膜８を構成する材料や電界効果トランジスタの最大電圧の大きさなどに応じて、適宜変更される。
そして、ゲート絶縁膜８の上には、ゲート絶縁膜８を挟んで領域１０に対向するようにゲート電極９が形成されている。
【００３２】
また、窒化物半導体積層構造部１は、基板１２の上に、たとえば、いわゆるＭＯＣＶＤ成長（Metal Oxide Chemical Vapor Deposition：有機金属化学気相成長）によって形成されている。
たとえば、主面がｃ面（０００１）の基板１２を用いると、この基板１２の上にエピタキシャル成長によって成長させられる窒化物半導体積層構造部１、すなわち、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４は、やはりｃ面（０００１）を主面として積層されることになる。また、断面矩形の窒化物半導体積層構造部１の壁面７の面方位は、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面となる。
【００３３】
ゲート電極９としては、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料を適用することができる。
【００３４】
ドレイン電極６は、少なくともＡｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。ソース電極１１もドレイン電極６と同様に、Ａｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。Ａｌを含む金属でドレイン電極６およびソース電極１１を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極６およびソース電極１１は、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００３５】
次に上記の電界効果トランジスタの動作について説明する。
ソース電極１１がグランド電位に接地された状態（このとき、ｐ型ＧａＮ層３もグランド電位となる。）で、ソース電極１１とドレイン電極６との間に、ドレイン電極６側が正となるバイアス電圧（この実施形態では２００Ｖ）が与えられる。これにより、ｎ型ＧａＮ層２とｐ型ＧａＮ層３との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層４とｎ型ＧａＮ層２との間、すなわち、ソース−ドレイン間は、遮断状態となる。
【００３６】
この状態から、ゲート電極９に対して、ゲート電極９側が正となる所定の電圧（ゲート閾値電圧）以上のバイアス電圧（この実施形態では３０Ｖ）を印加すると、領域１０の表面近傍に電子が誘起されて、反転層が形成される。この反転層を介して、ｎ型ＧａＮ層２とｎ型ＧａＮ層４との間が導通する。こうして、ソース−ドレイン間が導通することになる。このとき、ゲート絶縁膜８の第２部分１４の膜厚方向Ｖ1には、ドレイン電極に印加された電圧（２００Ｖ）とゲート電極９に印加された電圧（３０Ｖ）との差である１７０Ｖの電圧が掛かる。一方、第１部分１５の膜厚方向Ｖ2には、ゲート電極９に印加された３０Ｖの電圧が掛かる。このように、第２部分１４および第１部分１５に対してそれぞれ上記した電圧が掛かる場合であっても、上述したように、第２部分１４および第１部分１５が、それぞれが適切な膜厚に形成されているので、ゲート絶縁膜８の絶縁破壊が防止される。
【００３７】
また、領域１０がｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ-型半導体からなるため、より低いゲート閾値電圧で領域１０に電子を誘起させることができる。領域１０のｐ型不純物濃度を適切に定めておけば、ゲート電極９に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極９にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００３８】
図２Ａ〜図２Ｅは、図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図２Ａに示すように、基板１２の上に、たとえば、ＭＯＣＶＤ成長法によって、順に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が成長させられる。こうして、基板１２上に、窒化物半導体積層構造部１が形成される（積層工程）。なお、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４を成長させるときのｎ型不純物としては、たとえばＳｉを用いればよい。また、ｐ型ＧａＮ層３を成長させるときのｐ型不純物としては、たとえば、Ｍｇ、Ｃなどを用いればよい。また、ｎ型ＧａＮ層２およびｐ型ＧａＮ層３を形成するための成長法としては、液相エピタキシャル成長法（ＬＰＥ法）、気相エピタキシャル成長法（ＶＰＥ法）または分子線エピタキシャル成長法（ＭＢＥ法）のいずれの方法が適用されてもよい。
【００３９】
窒化物半導体積層構造部１が形成された後には、図２Ｂに示すように、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面である壁面７が切り出されるように、窒化物半導体積層構造部１がストライプ状にエッチングされる（壁面形成工程）。このように、壁面７が、窒化物半導体積層構造部１の積層界面であるｃ面（０００１）に対して傾斜したｍ面（１０-１０）またはａ面（１１-２０）であれば、後述するマグネトロンスパッタ成膜法やＥＣＲ（電子サイクロトロン共鳴）成膜法などの異方性成膜の特徴が顕著に現われるので、ゲート絶縁膜８をこれらの異方性成膜法で成膜した場合に、ゲート絶縁膜８における第２部分１４を、第１部分１５より一層厚く形成することができる。
【００４０】
こうして、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る断面矩形の溝１３が形成されて、基板１２上に、複数本（図２Ｂでは２本のみ示す）の窒化物半導体積層構造部１がストライプ状に整形されると共に、ｎ型ＧａＮ層２の延長部からなる引き出し部５、ならびに、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４からなる壁面７が同時に形成される。
【００４１】
溝１３の形成（壁面７の形成）は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。さらに、その後必要に応じて、ドライエッチングによってダメージを受けた溝１３内の壁面７を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチング処理には、水酸化カリウム（ＫＯＨ）やアンモニア水などを用いることが好ましい。このウェットエッチング処理を施すことにより、ダメージを受けた壁面７の表層が除去され、ダメージの少ない壁面７を得ることができる。壁面７のダメージを低減しておくことにより、領域１０の結晶状態を良好に保つことができ、また、壁面７とゲート絶縁膜８との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができると共に、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００４２】
次いで、窒化物半導体積層構造部１上に、ゲート絶縁膜８が形成される（ゲート絶縁膜形成工程）。
ゲート絶縁膜８の形成は、たとえば、マグネトロンスパッタ成膜法やＥＣＲ成膜法など、異方性の成膜方法で行なわれる。これらのうち、この実施形態では、マグネトロンスパッタ成膜法で行なわれ、より具体的には、まず、窒化物半導体積層構造部１が形成された基板１２が、対向電極型の成膜装置に入れられ、その対向電極型の装置内にＡｒ+プラズマを発生させる。
【００４３】
次いで、ターゲット（たとえば酸化シリコンなど）に所定の電圧（たとえば３００Ｖ）の電圧が印加され、発生したＡｒ+プラズマがターゲットに照射される。これにより、図２Ｃに示すように、酸化シリコンが窒化物半導体積層構造部１にスパッタリングされて、絶縁膜１６が形成される。
マグネトロンスパッタ成膜法では、たとえば、壁面７が引き出し部５の上面（ｎ型ＧａＮ層２の露出面）に対して７５°の傾斜角度で傾斜した面であれば、引き出し部５の上面（ｎ型ＧａＮ層２の露出面）およびｎ型ＧａＮ層４の上面に対する壁面７の成膜比は、１／５〜１／２である。そのため、この実施形態のように上記した傾斜角度が９０°である場合には、引き出し部５の上面（ｎ型ＧａＮ層２の露出面）およびｎ型ＧａＮ層４の上面に対する壁面７の成膜比が１／２未満となるので、絶縁膜１６は、引き出し部５の上面（ｎ型ＧａＮ層２の露出面）およびｎ型ＧａＮ層４での上面（第２部分１４となる部分）の厚みが壁面７（第１部分１５となる部分）での厚みより厚くなるように形成される。また、このとき、絶縁膜１６の形成と並行して、ターゲット（酸化シリコン）中の酸素などのスパッタ粒子が弾き出されてｐ型ＧａＮ層にインプランテーションされる。これにより、ｐ型ＧａＮ層３とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ-型半導体の領域１０が形成される。
【００４４】
そして、絶縁膜１６が形成された後、図２Ｄに示すように、絶縁膜１６の不要部分（ゲート絶縁膜８以外の部分）がエッチングにより除去されることにより、第２部分１４と第１部分１５とを有するゲート絶縁膜８が形成される（ゲート絶縁膜形成工程）。
次に、公知のフォトリソグラフィ技術により、ゲート絶縁膜８の上に、ドレイン電極６およびソース電極１１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成され、これらの電極（６、１１）の材料として用いられるメタル（たとえば、白金、アルミニウムなど）がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分（電極（６、１１）以外の部分）がフォトレジストと共にリフトオフされる。これにより、引き出し部５の上面（ｎ型ＧａＮ層２の露出面）に接触するようにドレイン電極６が、また、ｎ型ＧａＮ層４の上面に接触するようにソース電極１１が形成される（図２Ｅ参照）。
【００４５】
そして、ドレイン電極６およびソース電極１１が形成された後には、熱アロイ（アニール処理）が行なわれ、ドレイン電極６およびソース電極１１の場合と同様の方法により、ゲート絶縁膜８を挟んで領域１０と対向するゲート電極９が形成される（図２Ｅ参照）。
以上により、図１に示す構造の電界効果トランジスタを得ることができる。
なお、図１および図２においては、ｐ型ＧａＮ層３における壁面７にのみ、領域１０が示されているが、実際にはｎ型ＧａＮ層２やｎ型ＧａＮ層４における壁面７にも変質領域が形成されている。ただ、これらｎ型ＧａＮ層２やｎ型ＧａＮ層４における壁面７に変質領域が形成されても、デバイスとしての効果に変化がないので、図１では変質領域を省略している。
【００４６】
また、基板１２上にストライプ状に形成された複数の窒化物半導体積層構造部１は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部１のゲート電極９、ドレイン電極６およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極６は、隣接する窒化物半導体積層構造部１間で共有することができる。
以上のように、この実施形態によれば、ゲート絶縁膜８の第１部分１５は、ゲート閾値電圧の低減化を図るために薄く（たとえば、ゲート閾値電圧：３０Ｖ、ゲート絶縁膜８の構成材料：酸化シリコンの場合には、膜厚が０．０５μｍ〜０．１μｍ）形成されている。一方、第２部分１４は、この電界効果トランジスタの最大電圧に対する耐圧性を実現するために、第１部分１５より厚く（たとえば、最大電圧：２００Ｖ、ゲート絶縁膜８の構成材料：酸化シリコンの場合には、膜厚が０．２μｍ〜０．３μｍ）形成されている。
【００４７】
これによって、ドレイン電極６に最大電圧が印加されて、第２部分１４に高電圧が掛かった場合であっても、ゲート絶縁膜８の絶縁破壊を防止することができると共に、領域１０に反転層を形成するために必要なゲート閾値電圧を低く抑えることもできる。その結果、低ゲート閾値電圧などのトランジスタ特性を損なうことなく、ゲート−ドレイン間のブレークダウン電圧を向上させることができ、良好なパワーデバイス動作（高温動作、大電流密度、高速スイッチングなど）を実現することができる。
【００４８】
また、ｐ型ＧａＮ層３における壁面７に露出した表面に形成した領域１０に接するようにゲート絶縁膜８を形成する構造を採用することにより、反転層の形成に必要なゲート閾値電圧を小さくすることができる。その結果、リーチスルーブレークダウンが起こらないようにｐ型ＧａＮ層３のアクセプタ濃度を高くしたまま、ゲート閾値電圧を下げ、良好なトランジスタ動作を行なうことができ、良好なパワーデバイスを実現することができる。
【００４９】
さらに、領域１０の不純物濃度と膜厚の制御によってノーマリオフ動作が可能であり、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４を積層した縦型のトランジスタ構造なので、集積によって大電流を流すことができ、かつ、高耐圧の電界効果トランジスタを実現することもできる。
以上、この発明の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
【００５０】
たとえば、上述の実施形態では、壁面７は、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面となるように形成されているとしたが、図３に示すように、窒化物半導体積層構造部１の積層界面に対して４５°〜９０°の角度で傾斜した面、たとえば、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となるように形成されてもよい。
【００５１】
また、上述の実施形態では、ドレイン電極６は、引き出し部５の上面（ｎ型ＧａＮ層２の露出面）に接触して形成されているとしたが、たとえば、基板１２として導電性基板を適用し、この導電性基板の窒化物半導体積層構造部１が形成された表面と反対側の表面全域を覆うように、接触して形成されてもよい。また、電界効果トランジスタの製造工程において、ｎ型ＧａＮ層２に溝１３とは別の溝を設け、この溝にドレイン電極６を埋め込むことによって、ドレイン電極６とｎ型ＧａＮ層２とを電気的に接続してもよい。さらに、電界効果トランジスタの製造工程において、基板１２を、たとえば、レーザリフトオフ法、ＣＭＰ（化学的機械的研磨）処理、エッチング処理などの方法によって除去し、この除去によって露出したｎ型ＧａＮ層２の表面全域を覆うように、接触して形成されてもよい。
【００５２】
また、上述の実施形態では、ゲート絶縁膜８をマグネトロンスパッタ成膜法などの異方性成膜法によってのみ形成したが、たとえば、窒化物半導体積層構造部１上に絶縁膜１６を形成した後、絶縁膜１６における引き出し部５の上面およびｎ型ＧａＮ層４の上面に形成された部分以外の膜をエッチングにより除去し、この残った絶縁膜の上に、プラズマＣＶＤ（化学気相成長）成膜法など、等方性の成膜方法によってさらに絶縁膜を形成することによってゲート絶縁膜８を形成してもよい。こうすることによって、ゲート絶縁膜８における第２部分１４を、第１部分１５より一層厚く形成することができる。
【００５３】
また、ゲート絶縁膜８は、窒化シリコンからなる絶縁膜および酸化シリコンからなる絶縁膜を、たとえば、異方性成膜法によってこの順に形成することによって、図４に示すように、窒化シリコンからなる下側ゲート絶縁膜２１（下側絶縁膜）が、酸化シリコンからなる上側ゲート絶縁膜２２（上側絶縁膜）および各ＧａＮ層２，３，４の表面によって挟まれる構成であってもよい。
【００５４】
また、上述の実施形態では、ソース電極１１およびドレイン電極６は、各ｎ型ＧａＮ層（２、４）に接触して形成されるとしたが、各ｎ型ＧａＮ層（２、４）と導通していれば接触していなくてもよく、たとえば、ソース電極１１およびドレイン電極６と各ｎ型ＧａＮ層（２、４）との間に、さらにｎ型の半導体層（たとえばｎ型ＧａＮ層）を介在させてもよい。
【００５５】
また、上述の実施形態では、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４は、それぞれ１層として形成されているとしたが、III族窒化物半導体からなる層であれば、たとえば、組成や不純物濃度の異なる半導体層が２層以上積層されて構成される層であってもよい。
さらに、上述の実施形態では、壁面７は、引き出し部５が形成されるにともない形成されているとしたが、たとえば、図５に示すように、窒化物半導体積層構造１の幅方向中間付近に、ｎ型ＧａＮ層４からｐ型ＧａＮ層３を貫通してｎ型ＧａＮ層２の層厚方向途中に至る深さのトレンチ１７を形成し、このトレンチ１７の形成にともない形成されるトレンチ１７の側面であってもよい。なお、この場合には、トレンチ１７の底面２０が、壁面７と連続するｎ型ＧａＮ層２の露出面となる。また、トレンチ１７の内面（壁面７および底面２０）を含む各ＧａＮ層２，３，４の表面には、ゲート絶縁膜８が形成されており、このゲート絶縁膜８のうち、壁面７に接する部分は第１部分１５であり、底面２０に接する部分は第２部分１４である。
【００５６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００５７】
【図１】この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図２Ａ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図２Ｂ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ａの次の工程を示す図である。
【図２Ｃ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｂの次の工程を示す図である。
【図２Ｄ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｃの次の工程を示す図である。
【図２Ｅ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｄの次の工程を示す図である。
【図３】この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図４】この発明の第３の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図５】この発明の第４の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【符号の説明】
【００５８】
１    窒化物半導体積層構造部
２    ｎ型ＧａＮ層
３    ｐ型ＧａＮ層
４    ｎ型ＧａＮ層
５    引き出し部
６    ドレイン電極
７    壁面
８    ゲート絶縁膜
９    ゲート電極
１０  領域
１１  ソース電極
１４  第２部分
１５  第１部分
１６  絶縁膜
２０  底面
２１  下側ゲート絶縁膜
２２  上側ゲート絶縁膜
【図１】
2008218846.tif 000003
【図２Ａ】
2008218846.tif 000004
【図２Ｂ】
2008218846.tif 000005
【図２Ｃ】
2008218846.tif 000006
【図２Ｄ】
2008218846.tif 000007
【図２Ｅ】
2008218846.tif 000008
【図３】
2008218846.tif 000009
【図４】
2008218846.tif 000010
【図５】
2008218846.tif 000011