(57)【要約】【課題】オーバープリチャージを防止し、情報の読み出し動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供する。【解決手段】ＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）１は、メモリセルアレイ１１と、ダミーメモリセルアレイ（リファレンス回路）１２と、センスアンプ１３と、負荷回路１４及び１５と、プリチャージ回路１６及び１７と、基準電圧発生回路２０とを備えている。基準電圧発生回路２０のレギュレータ２１から供給される制御信号ＦＸがプリチャージ回路１６のトランジスタＴ２０のゲート電極に供給され、このトランジスタＴ２０はセンスノードＮ１へのオーバープリチャージを防止する。【選択図】図１
2008077750.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルがビット線を介してセンスノードに接続され、前記センスノードの電圧をセンスし前記メモリセルに記憶されるデータを読み出すセンスアンプと、
前記センスノードに接続された第１の負荷素子と、
前記センスノードを充電する第１のプリチャージトランジスタと、
前記センスノードの過充電電圧を制限する第１の電圧制限トランジスタと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
ダミーメモリセルと、
前記ダミーメモリセルにダミービット線を介してダミーセンスノードに接続され、前記ダミーセンスノードの電圧と前記センスノードの電圧との差を増幅する前記センスアンプと、
前記ダミーセンスノードに接続された第２の負荷素子と、
前記ダミーセンスノードを充電する第２のプリチャージトランジスタと、
前記ダミーセンスノードの過充電電圧を制限する第２の電圧制限トランジスタと、
を更に備えたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の電圧制限トランジスタは、前記センスノードと前記第１のプリチャージトランジスタとの間に直列に接続されたｎチャネル導電型トランジスタであり、
前記第２の電圧制限トランジスタは、前記ダミーセンスノードと前記第２のプリチャージトランジスタとの間に直列に接続されたｎチャネル導電型トランジスタであることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の電圧制御トランジスタのゲート電極、前記第２の電圧制御トランジスタのゲート電極のそれぞれに、過充電電圧を制限する制御電圧を供給する基準電圧発生回路を更に備えたことを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記基準電圧発生回路は、電源電圧から基準電圧を生成するバンドギャップ参照電位発生回路と、前記バンドギャップ参照電位発生回路から出力される基準電圧から前記制御電圧を生成するレギュレータと、を更に備えたことを特徴とする請求項１乃至請求項４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にビット線にプリチャージしメモリセルに記憶されたデータをセンスアンプにおいて読み出す不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
図６に示すように、ＮＯＲ型フラッシュメモリ１００は、メモリセルアレイ１０１と、ダミーメモリセルアレイ（リファレンス回路）１０２と、センスアンプ１０３と、負荷回路１０４及び１０５と、プリチャージ回路１０６及び１０７とを備えている。メモリセルアレイ１０１においては、ビット線ＢＬ１とワード線ＷＬとの交差部に１ビットの情報を記憶するメモリセルＭ１が配置され、このメモリセルＭ１が行列状に複数配列されている。ダミーメモリセルアレイ１０２においては、ダミービット線ＢＬ０とセレクト線ＳＣＴとの間にダミーメモリセルＭ０が配置されている。ビット線ＢＬ１には寄生容量Ｃ１が付加され、ダミービット線ＢＬ０には寄生容量Ｃ０が付加されている。
【０００３】
センスアンプ１０３は、ソース領域を共有するｐチャネル導電型トランジスタ（ＭＯＳＦＥＴ）Ｔ９及びＴ１１と、ソース領域を共有するｎチャネル導電型トランジスタＴ１０及びＴ１２と、トランジスタＴ９及びＴ１１に電源電圧Ｖｄｄを供給するｐチャネル導電型トランジスタＴ１３とを備えている。トランジスタＴ９のドレイン領域とトランジスタＴ１０のドレイン領域との間は接続されており、このドレイン領域にはメモリセルＭ１に記憶された情報を出力する出力端子ＯＵＴが接続されている。トランジスタＴ１１のドレイン領域とトランジスタＴ１２のドレイン領域及びゲート電極との間は接続されている。トランジスタＴ１０のゲート電極とトランジスタＴ１２のゲート電極との間は接続されている。トランジスタＴ９のゲート電極はセンスアンプ１０３のセンスノードＮ１を通してプリチャージ回路１０６に接続され、トランジスタＴ１１のゲート電極はダミーセンスノードＮ０を通してプリチャージ回路１０７に接続されている。
【０００４】
負荷回路１０４はｐチャネル導電型トランジスタＴ５とｎチャネル導電型トランジスタＴ６との直列回路により構成されている。トランジスタＴ５のソース領域はセンスアンプ１０３のトランジスタＴ９のソース領域に接続され、ゲート電極はトランジスタＴ９のゲート電極に接続されている。つまり、トランジスタＴ５及びＴ９はミラー回路になっている。トランジスタＴ６のソース領域はビット線ＢＬ１に接続されている。トランジスタＴ５及びＴ６のドレイン領域は、センスアンプ１０３のセンスノードＮ１に接続されている。負荷回路１０５はｐチャネル導電型トランジスタＴ７とｎチャネル導電型トランジスタＴ８との直列回路により構成されている。トランジスタＴ７のソース領域はセンスアンプ１０３のトランジスタＴ１１のソース領域に接続され、ゲート電極はトランジスタＴ１１のゲート電極に接続されている。同様に、トランジスタＴ７及びＴ１１はミラー回路になっている。トランジスタＴ８のソース領域はダミービット線ＢＬ０に接続されている。トランジスタＴ７及びＴ８のドレイン領域はセンスアンプ１０３のダミーセンスノードＮ０に接続されている。
【０００５】
プリチャージ回路１０６はｐチャネル導電型トランジスタＴ１及びトランジスタＴ２の直列回路により構成されている。トランジスタＴ１のソース領域は電源電圧Ｖｄｄに接続され、トランジスタＴ２のドレイン領域及びゲート電極はセンスアンプ１０３のセンスノードＮ１に接続されている。プリチャージ回路１０７はｐチャネル導電型トランジスタＴ３及びＴ４の直列回路により構成されている。トランジスタＴ３のソース領域は電源電圧Ｖｄｄに接続され、トランジスタＴ４のドレイン領域及びゲート電極はセンスアンプ１０３のダミーセンスノードＮ０に接続されている。
【０００６】
次に、図７を使用し、ＮＯＲ型フラッシュメモリ１００の情報読み出し動作を説明する。ここで、メモリセルＭ１にはＬ（ロウ）データが記憶されているものとする。まず、データアクセス前の定常状態においては、ビット線ＢＬ１及びＢＬ０、負荷回路１０４の出力線であるセンスアンプ１０３のセンスノードＮ１、負荷回路１０５の出力線であるセンスアンプ１０３のダミーセンスノードＮ０、センスアンプ１０３の出力端子ＯＵＴはすべてＬレベルにある。
【０００７】
データアクセス時において、ワード線ＷＬがＨ（ハイ）レベルに設定されると、このワード線ＷＬに接続されたメモリセルＭ１はＯＮ状態になる。同様に、セレクト線ＳＣＴがＨレベルに設定されると、このセレクト線ＳＣＴに接続されたダミーメモリセルＭ０はＯＮ状態になる。そして、センスアンプ１０３において、信号ＳＡＯＮＢがＨレベルからＬレベルに変化すると、トランジスタＴ１３がＯＦＦ状態からＯＮ状態に変化する。これにより、トランジスタＴ５からビット線ＢＬ１を通してメモリセルＭ１に電流ｉ１が流れ、センスアンプ１０３のセンスノードＮ１はＬレベルから電流ｉ１に応じたレベルになる。同時に、センスアンプ１０３において、トランジスタＴ７からダミービット線ＢＬ０を通してダミーメモリセルＭ０に電流ｉ０が流れ、ダミーセンスノードＮ０はＬレベルから電流ｉ０に応じたレベルになる。そして、センスノードＮ１とダミーセンスノードＮ０の振幅差が約１００ｍＶになると、センスアンプ１０３の出力端子ＯＵＴにＨレベルが出力される。
【０００８】
電源電圧Ｖｄｄが１．６Ｖのとき、ＤＣ状態においてセンスアンプ１０３のセンスノードＮ１には約０．９５Ｖが出力される。ダミーセンスノードＮ０には約１．２５Ｖが出力される。そして、負荷回路１０４のトランジスタＴ６のゲート電極、負荷回路１０５のトランジスタＴ８のゲート電極のそれぞれには約０．８Ｖのゲート信号ＢＳが印加される。
【０００９】
プリチャージ回路１０６はセンスアンプ１０３のセンスノードＮ１に予めプリチャージを行う。センスノードＮ１にはビット線ＢＬ１の寄生容量Ｃ１が付加されており、微小な電流ｉ１においてはセンスノードＮ１の充電に時間を要するので、センスアンプ１０３の出力端子ＯＵＴへの出力信号が遅延する。これはＮＯＲ型フラッシュメモリ１００の情報読み出し動作においてアクセスタイムの遅延を招く。同様に、プリチャージ回路１０７はセンスアンプ１０３のダミーセンスノードＮ０を予めプリチャージする。
【００１０】
プリチャージ回路１０６は、メモリセルＭ１に接続されたワード線ＷＬが活性化されるタイミングにおいて、トランジスタＴ１のゲート電極に印加される信号ＡＣＣＢをＨレベルからＬレベルに変化させ、電源電圧ＶｄｄからトランジスタＴ２を通してセンスノードＮ１にプリチャージ電流を高速に供給する。プリチャージ回路１０７は、同様に、ダミーメモリセルＭ０に接続されたセレクト線ＳＣＴが活性化されるタイミングにおいて、トランジスタＴ３のゲート電極に印加される信号ＡＣＣＢをＨレベルからＬレベルに変化させ、電源電圧ＶｄｄからトランジスタＴ４を通してダミーセンスノードＮ０にプリチャージ電流を高速に供給する。このように、情報の読み出し動作に際して、予めセンスノードＮ１、ダミーセンスノードＮ０のそれぞれをプリチャージすることにより、充電時間を短縮し、アクセスタイムの高速化を図ることができる。
【００１１】
また、負荷回路１０４のトランジスタＴ６、負荷回路１０５のトランジスタＴ８のそれぞれにおいて、閾値電圧が０Ｖに設定され、ゲート信号ＢＳが約０．８Ｖに設定されることにより、ビット線ＢＬ１、ダミービット線ＢＬ０はいずれもプリチャージの際に０．８Ｖ以上にならない。すなわち、ビット線ＢＬ１が０．８Ｖ以上になるとトランジスタＴ６はＯＦＦ状態になり、ダミービット線ＢＬ０が０．８Ｖ以上になるとトランジスタＴ８はＯＦＦ状態になる。ビット線ＢＬ１に供給されるプリチャージ電圧を制限することによって、メモリセルＭ１に記憶されたデータの誤書き換えを防止することができる。
【００１２】
なお、プリチャージ動作を行う半導体メモリ装置に関しては、例えば下記特許文献１に記載されている。
【００１３】
【特許文献１】特開平３−２６３６９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
前述のＮＯＲ型フラッシュメモリ１００においては、以下の点について配慮がなされていなかった。プリチャージ回路１０６のトランジスタＴ１及びＴ２、プリチャージ回路１０７のトランジスタＴ３及びＴ４においては、いずれも製造プロセスにばらつきが生じ、電流駆動能力が設計値を上回ることがある。このようなプリチャージ回路１０６及び１０７を有するＮＯＲ型フラッシュメモリ１００においては、図７に示すように、センスアンプ１０３のセンスノードＮ１及びダミーセンスノードＮ０が立ち上がり初期にオーバープリチャージ状態になる。電源電圧Ｖｄｄが１．６Ｖのとき、前述のように、センスアンプ１０３のセンスノードＮ１とダミーセンスノードＮ０との振幅差が約１００ｍＶになると、センスアンプ１０３の出力端子ＯＵＴにＨレベルが出力される。ところが、オーバープリチャージ状態になると、１００ｍＶの振幅差になるまでに時間を要し、結果的にセンスアンプ１０３の出力端子ＯＵＴにＨレベルが出力されるまでの時間が長くなる。このため、アクセスタイムに遅延が生じる。
【００１５】
更に、プリチャージ回路１０６のトランジスタＴ２、プリチャージ回路１０７のトランジスタＴ４はいずれもｐチャネル導電型トランジスタにより構成されているので、トランジスタＴ２及びＴ４の移動度はｎチャネル導電型トランジスタに比べて小さい。従って、トランジスタＴ２及びＴ４のトランジスタサイズは電流駆動能力を確保するために大きくなり、寄生容量が増大するので、センスノードＮ１及びダミーセンスノードＮ０を充電するまでに要する時間が長くなり、結果的にアクセスタイムに遅延が生じる。
【００１６】
本発明は上記課題を解決するためになされたものであり、本発明の目的は、オーバープリチャージを防止することができ、情報の読み出し動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することである。
【００１７】
更に、本発明の目的は、プリチャージ回路の寄生容量を減少することができ、情報の読み出し動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明の一実施の形態に係る特徴は、不揮発性半導体記憶装置において、メモリセルと、メモリセルがビット線を介してセンスノードに接続され、センスノードの電圧をセンスしメモリセルに記憶されるデータを読み出すセンスアンプと、センスノードに接続された負荷素子と、センスノードを充電するプリチャージトランジスタと、センスノードの過充電電圧を制限する電圧制限トランジスタとを備える。この電圧制限トランジスタはダミーセンスノード側にも備える。更に、電圧制限トランジスタはｎチャネル導電型により構成される。
【００１９】
この不揮発性半導体記憶装置においては、電圧制御トランジスタのゲート電極に過充電電圧を制御する制御電圧を供給する基準電圧発生回路を更に備えることが好ましい。また、基準電圧発生回路は、電源電圧から基準電圧を生成するバンドギャップ参照電位発生回路と、バンドギャップ参照電位発生回路から出力される基準電圧から制御電圧を生成するレギュレータとを更に備えることが好ましい。
【発明の効果】
【００２０】
本発明によれば、オーバープリチャージを防止することができ、情報の読み出し動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することができる。
【００２１】
更に、本発明によれば、プリチャージ回路の寄生容量を減少することができ、情報の読み出し動作速度の高速化を実現することができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施の形態について、図面を参照して詳細に説明する。本実施の形態は、本発明をＮＯＲ型フラッシュメモリ（ＮＯＲ型ＥＥＰＲＯＭ）に適用した例を説明するものである。
【００２３】
［不揮発性半導体記憶装置の回路システムの構成］
図１に示すように、本発明の一実施の形態に係るＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）１は、メモリセルアレイ１１と、ダミーメモリセルアレイ（リファレンス回路）１２と、センスアンプ１３と、負荷回路１４及び１５と、プリチャージ回路１６及び１７と、基準電圧発生回路２０とを備えている。
【００２４】
メモリセルアレイ１１においては、ビット線ＢＬ１とワード線ＷＬとの交差部に１ビットの情報を記憶するメモリセルＭ１が配置され、このメモリセルＭ１が行列状に複数配列されている。本実施の形態において、メモリセルＭ１には、電荷蓄積層（フローティングゲート電極）及び制御電極（コントロールゲート電極）を有するｎチャネル導電型電界効果トランジスタを実用的に使用することができる。ワード線ＷＬはメモリセルＭ１の制御電極に一体化されかつ電気的に接続されている。ビット線ＢＬ１は、メモリセルＭ１のドレイン領域に接続され、例えばワード線ＷＬよりも上層のアルミニウム合金配線により構成されている。メモリセルＭ１のソース領域にはソース線（基準電源Ｖｓｓ）が接続されている。
【００２５】
ダミーメモリセルアレイ１０２においては、ダミービット線ＢＬ０とセレクト線ＳＣＴとの交差部にダミーメモリセルＭ０が配置されている。ダミーメモリセルＭ０は基本的にはメモリセルＭ０と同様にｎチャネル導電型電界効果トランジスタにより構成されている。このダミーメモリセルＭ０のゲート電極にはセレクト線ＳＣＴが接続され、ドレイン領域にはダミービット線ＢＬ０が接続され、ソース領域にはソース線（基準電源Ｖｓｓ）が接続されている。
【００２６】
ビット線ＢＬ１には寄生容量Ｃ１が付加され、ダミービット線ＢＬ０には寄生容量Ｃ０が付加されている。
【００２７】
センスアンプ１３は、ソース領域を共有するｐチャネル導電型トランジスタ（ＭＩＳＦＥＴ：metal  insulator  semiconductor  field  effect  transistor）Ｔ９及びＴ１１と、ソース領域を共有するｎチャネル導電型トランジスタＴ１０及びＴ１２と、トランジスタＴ９及びＴ１１に電源電圧Ｖｄｄを供給するｐチャネル導電型トランジスタＴ１３とを備えている。トランジスタＴ９のドレイン領域とトランジスタＴ１０のドレイン領域との間は互いに接続されており、このドレイン領域にはメモリセルＭ１に記憶された情報を出力する出力端子ＯＵＴが接続されている。トランジスタＴ１１のドレイン領域とトランジスタＴ１２のドレイン領域及びゲート電極との間は接続されている。トランジスタＴ１０のゲート電極とトランジスタＴ１２のゲート電極との間は接続されている。トランジスタＴ９のゲート電極はセンスアンプ１３のセンスノードＮ１を通してプリチャージ回路１６に接続されている。同様に、トランジスタＴ１１のゲート電極はセンスアンプ１３のダミーセンスノードＮ０を通してプリチャージ回路１７に接続されている。
【００２８】
負荷回路１４はｐチャネル導電型トランジスタ（第１の負荷素子）Ｔ５とｎチャネル導電型トランジスタＴ６との直列回路により構成されている。トランジスタＴ５のソース領域はセンスアンプ１３のトランジスタＴ９のソース領域に接続され、ゲート電極はトランジスタＴ９のゲート電極に接続されている。つまり、トランジスタＴ５及びＴ９はミラー回路になっている。トランジスタＴ６のソース領域はビット線ＢＬ１に接続されている。トランジスタＴ５及びＴ６のドレイン領域はセンスアンプ１３のセンスノードＮ１に接続されている。負荷回路１０５はｐチャネル導電型トランジスタ（第２の負荷素子）Ｔ７とｎチャネル導電型トランジスタＴ８との直列回路により構成されている。トランジスタＴ７のソース領域はセンスアンプ１０３のトランジスタＴ１１のソース領域に接続され、ゲート電極はトランジスタＴ１１のゲート電極に接続されている。同様に、トランジスタＴ７及びＴ１１はミラー回路になっている。トランジスタＴ８のソース領域はダミービット線ＢＬ０に接続されている。トランジスタＴ７及びＴ８のドレイン領域はセンスアンプ１０３のダミーセンスノードＮ０に接続されている。
【００２９】
プリチャージ回路１６は、センスノードＮ１にプリチャージを行うｐチャネル導電型トランジスタ（第１のプリチャージトランジスタ）Ｔ１と、センスノードＮ１の過充電電圧を制限するｎチャネル導電型トランジスタ（第１の電圧制限トランジスタ）Ｔ２０との直列回路により構成されている。トランジスタＴ１のソース領域は電源電圧Ｖｄｄに接続され、トランジスタＴ２０のソース領域はセンスアンプ１３のセンスノードＮ１に接続されている。トランジスタＴ２０のゲート電極は過充電電圧を制御する制御電圧ＦＸを供給する基準電圧発生回路２０に接続されている。トランジスタＴ２０がｎチャネル導電型により構成され、電子の移動度は正孔の移動度に比べて大きいので、同等の電流駆動能力を確保する場合には、トランジスタＴ２０のトランジスタサイズを小さくすることができる。そして、トランジスタＴ２０のゲート電極に制御電圧ＦＸを供給することにより、センスノードＮ１にはトランジスタＴ２０のゲート容量が付加されなくなる。すなわち、センスノードＮ１に付加される寄生容量を減少することができ、センスノードＮ１の充電速度を高速化することができる。トランジスタＴ２０の寄生容量の減少はプリチャージ回路１６の全体的な寄生容量の減少になる。
【００３０】
同様に、プリチャージ回路１７は、ダミーセンスノードＮ０にプリチャージを行うｐチャネル導電型トランジスタ（第２のプリチャージトランジスタ）Ｔ３と、ダミーセンスノードＮ０の過充電電圧を制御するｎチャネル導電型トランジスタ（第２の電圧制限トランジスタ）Ｔ４０との直列回路により構成されている。トランジスタＴ３のソース領域は電源電圧Ｖｄｄに接続され、トランジスタＴ４０のソース領域はセンスアンプ１３のダミーセンスノードＮ０に接続されている。トランジスタＴ４０のゲート電極には、基準電圧発生回路２０が接続されており、過充電電圧を制御する制御電圧ＦＸが供給される。更に、同様に、トランジスタＴ４０がｎチャネル導電型により構成され、電子の移動度は正孔の移動度に比べて大きいので、同等の電流駆動能力を確保する場合には、トランジスタＴ４０のトランジスタサイズを小さくすることができる。そして、トランジスタＴ４０のゲート電極に制御電圧ＦＸを供給することにより、ダミーセンスノードＮ０にはトランジスタＴ４０のゲート容量が付加されなくなる。すなわち、ダミーセンスノードＮ０に付加される寄生容量を減少することができ、ダミーセンスノードＮ０の充電速度を高速化することができる。トランジスタＴ４０の寄生容量の減少はプリチャージ回路１７の全体的な寄生容量の減少になる。
【００３１】
［基準電圧発生回路の構成］
基準電圧発生回路２０は、図２に示すように、ＮＯＲ型フラッシュメモリ（半導体チップ）１の外部の電源電圧ＶＥＸＴから基準電圧ＶＲＥＦを生成するバンドギャップ参照電位発生回路（ＢＧＲ回路）２２と、バンドギャップ参照電位発生回路２２から出力される基準電圧ＶＲＥＦからプリチャージ回路１６のトランジスタＴ２０のゲート電極、プリチャージ回路１７のトランジスタＴ４０のゲート電極のそれぞれに供給される制御電圧ＦＸを生成するレギュレータ２１とを備えている。
【００３２】
バンドギャップ参照電位発生回路２２は、ｐチャネル導電型トランジスタＴＢ１〜ＴＢ７と、ｎチャネル導電型トランジスタＴＢ１１〜ＴＢ１４と、ダイオードＤ１〜Ｄ３と、抵抗Ｒ１及びＲ２とを備えている。バンドギャップ参照電位発生回路２２においては、図３に示すように、電源電圧ＶＥＸＴが所定電圧レベル以上になると、基準電圧ＶＲＥＦは電源電圧ＶＥＸＴの電圧レベルに依存性を持たない一定電圧レベルになる。
【００３３】
レギュレータ２１は、ｐチャネル導電型トランジスタＴＢ８〜ＴＢ１０と、ｎチャネル導電型トランジスタＴＢ１５〜ＴＢ１７と、抵抗Ｒ３及びＲ４とを備えている。レギュレータ２１から出力される制御電圧（制御信号）ＦＸは、プリチャージ回路１６のトランジスタＴ２０のゲート電極、プリチャージ回路１７のトランジスタＴ４０のゲート電極に供給される。
【００３４】
メモリセルＭ１のデータアクセスのとき、レギュレータ２１から供給される制御電圧ＦＸにはセンスアンプ１３のダミーセンスノードＮ０と等しい電圧レベルが与えられる。レギュレータ２１は、図４に示すように、基準電圧ＶＲＥＦの電圧レベルに応じて、本実施の形態においては若干高い電圧レベルの制御電圧ＦＸを出力する。制御電圧ＦＸの電圧レベルは次式（１）により表すことができる。
【数１】
2008077750.tif 000003
【００３５】
例えばレギュレータ２１から出力される基準電圧ＶＲＥＦの電圧レベルＶ（ＶＲＥＦ）が１.２Ｖの場合、抵抗Ｒ３とＲ４との抵抗比が次式（２）のように設定されると、制御電圧ＦＸの電圧レベルＶ（ＦＸ）は１.２５Ｖになる。
【数２】
2008077750.tif 000004
【００３６】
［不揮発性半導体記憶装置の情報読み出し動作］
次に、本実施の形態に係るＮＯＲ型フラッシュメモリ１の情報読み出し動作を、メモリセルＭ１にＬデータが記憶されているものとし、前述の図１乃至図４を参照しつつ、図５を用いて説明する。
【００３７】
まず、図５に示すように、データアクセス前の定常状態において、ビット線ＢＬ１及びダミービット線ＢＬ０、センスアンプ１３のセンスノードＮ１及びダミーセンスノードＮ０、センスアンプ１３の出力端子ＯＵＴはすべてＬレベルにある。ここで、図５においては、複数の電圧レベルを一緒に表し、かつ見やすくするために、同一電圧レベルの部分は便宜的に若干ずらして示す。
【００３８】
データアクセス時において、ワード線ＷＬがＨレベルに設定されると、メモリセルＭ１のゲート電極がＨレベルになり、メモリセルＭ１はＯＮ状態になる。同時に、セレクト線ＳＣＴがＨレベルに設定され、ダミーメモリセルＭ０のゲート電極がＨレベルになり、ダミーメモリセルＭ０がＯＮ状態になる。
【００３９】
そして、センスアンプ１３において、信号ＳＡＯＮＢがＨレベルからＬレベルに変化すると、トランジスタＴ１３がＯＦＦ状態からＯＮ状態に変化する。これにより、トランジスタＴ５からビット線ＢＬ１を通してメモリセルＭ１に電流ｉ１が流れ、センスアンプ１３のセンスノードＮ１はＬレベルから電流ｉ１に応じたレベルになる。同時に、センスアンプ１３において、トランジスタＴ７からダミービット線ＢＬ０を通してダミーメモリセルＭ０に電流ｉ０が流れ、ダミーセンスノードＮ０はＬレベルから電流ｉ０に応じたレベルになる。このとき、ダミーメモリセルＭ０の電流駆動能力は電流ｉ０＜電流ｉ１の関係となるように設定されているので、センスアンプ１３のセンスノードＮ１の電圧レベルとダミーセンスノードＮ０の電圧レベルとの関係はＮ１＜Ｎ０になる。
【００４０】
ここで、電源電圧Ｖｄｄが１.６Ｖである場合、センスアンプ１３のセンスノードＮ１とダミーセンスノードＮ０との間の振幅差が約１００ｍＶになると、Ｌレベルであったセンスアンプ１３の出力端子ＯＵＴはＨレベルに変化する。電源電圧Ｖｄｄが１.６Ｖのとき、ＤＣ状態においてダミーセンスノードＮ０は約１.２５Ｖ、センスノードＮ１は約０.９５Ｖになる。そして、負荷回路１４のトランジスタＴ６及び負荷回路１５のトランジスタＴ８のそれぞれのゲート電極には約０．８Ｖの信号ＢＳが供給される。
【００４１】
次に、プリチャージ回路１６はセンスアンプ１３のセンスノードＮ１にプリチャージを行い、プリチャージ回路１７はセンスアンプ１３のダミーセンスノードＮ０にプリチャージを行う。プリチャージ回路１６は、メモリセルＭ１に接続されたワード線ＷＬが活性化されるタイミングにおいて、トランジスタＴ１のゲート電極に印加される信号ＡＣＣＢをＨレベルからＬレベルに変化させ、電源電圧Ｖｄｄからトランジスタ（第１の電圧制限トランジスタ）Ｔ２０を通してセンスノードＮ１にプリチャージ電流を高速に供給する。センスノードＮ１の寄生容量は減少されているので、プリチャージ電流をより一層高速に供給することができる。
【００４２】
このとき、プリチャージ回路１６のトランジスタＴ２０は、そのゲート電極に過充電電圧に至らないような一定電圧の制御電圧ＦＸが供給されているので、電源電圧ＶｄｄからトランジスタＴ１を通してセンスノードＮ１に供給される電流を制限し、オーバープリチャージを防止することができる。具体的には、図２に示す外部の電源電圧ＶＥＸＴが基準電圧発生回路２０のバンドギャップ参照電位発生回路２２において基準電圧ＶＲＥＦに変換され、この基準電圧ＶＲＥＦからレギュレータ２１において安定した制御電圧ＦＸ例えば１．２５Ｖが生成されるので、トランジスタＴ２０の閾値電圧Ｖｔｈを０Ｖに制御することができ、センスノードＮ１は１．２５Ｖを超えてプリチャージされない。センスノードＮ１が１．２５Ｖを超えると、プリチャージ回路１６において、トランジスタＴ２０がＯＦＦ状態になり、電源電圧ＶｄｄからトランジスタＴ１を通してセンスノードＮ１に電流は供給されない。
【００４３】
同様に、プリチャージ回路１７は、ダミーメモリセルＭ０に接続されたセレクト線ＳＣＴが活性化されるタイミングにおいて、トランジスタＴ３のゲート電極に印加される信号ＡＣＣＢをＨレベルからＬレベルに変化させ、電源電圧ＶｄｄからトランジスタＴ４を通してダミーセンスノードＮ０にプリチャージ電流を高速に供給する。ダミーセンスノードＮ０の寄生容量は減少されているので、プリチャージ電流をより一層高速に供給することができる。このとき、プリチャージ回路１７のトランジスタＴ４０は、そのゲート電極に過充電電圧に至らないような一定電圧の制御電圧ＦＸが供給されているので、電源電圧ＶｄｄからトランジスタＴ３を通してダミーセンスノードＮ０に供給される電流を制限し、オーバープリチャージを防止することができる。具体的には、基準電圧発生回路２０から安定した制御電圧ＦＸ例えば１．２５Ｖが生成されるので、トランジスタＴ４０の閾値電圧Ｖｔｈを０Ｖに制御することができ、ダミーセンスノードＮ０は１．２５Ｖを超えてプリチャージされない。ダミーセンスノードＮ０が１．２５Ｖを超えると、プリチャージ回路１７において、トランジスタＴ４０がＯＦＦ状態になり、電源電圧ＶｄｄからトランジスタＴ３を通してダミーセンスノードＮ０に電流は供給されない。
【００４４】
このように構成される本実施の形態に係るＮＯＲ型フラッシュメモリ１においては、情報の読み出し動作に際して、予めセンスノードＮ１、ダミーセンスノードＮ０のそれぞれをプリチャージすることにより、充電時間を短縮しつつ、プリチャージ回路１６のトランジスタＴ２０によりセンスノードＮ１のオーバープリチャージを防止することができ、プリチャージ回路１７のトランジスタＴ４０によりダミーセンスノードＮ０のオーバープリチャージを防止することができる。この結果、オーバープリチャージに起因するアクセスタイムの遅延を防止することができるので、ＮＯＲ型フラッシュメモリ１の情報読み出し動作のアクセスタイムの高速化を図ることができる。
【００４５】
更に、プリチャージ回路１６のトランジスタＴ２０、プリチャージ回路１７のトランジスタＴ４０がそれぞれｎチャネル導電型トランジスタにより構成されているので、プリチャージ回路１６、１７のそれぞれに付加される寄生容量を減少することができるので、ＮＯＲ型フラッシュメモリ１の情報読み出し動作のアクセスタイムの高速化を図ることができる。
【００４６】
（その他の実施の形態）
なお、本発明は、前述の一実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本発明は、不揮発性半導体記憶装置として、ビット構成単位において複数個直列にメモリセルを接続したＮＡＮＤ型フラッシュメモリに適用することができる。
【００４７】
また、本発明は、半導体チップにフラッシュメモリ（フラッシュメモリの周辺回路は含まれる）のみ搭載する単体デバイスに限らず、同一半導体チップにフラッシュメモリ、ロジック、他の不揮発性メモリや揮発性メモリを搭載する、ＣＰＵ、ＭＰＵ等の複合デバイスに適用することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施の形態に係るＮＯＲ型フラッシュメモリのシステム回路図である。
【図２】図１に示すＮＯＲ型フラッシュメモリの基準電圧発生回路の回路図である。
【図３】図１及び図２に示す基準電圧発生回路において外部の電源電圧に対する基準電圧の出力特性を示す図である。
【図４】図１及び図２に示す基準電圧発生回路において外部の電源電圧に対する基準電圧並びに制御電圧の出力特性を示す図である。
【図５】図１に示すＮＯＲ型フラッシュメモリにおいて情報読み出し動作を示すタイムチャートである。
【図６】本発明の先行技術を説明するＮＯＲ型フラッシュメモリのシステム回路図である。
【図７】図６に示すＮＯＲ型フラッシュメモリにおいて情報読み出し動作を示すタイムチャートである。
【符号の説明】
【００４９】
１  ＮＯＲ型フラッシュメモリ
１１  メモリセルアレイ
１２  ダミーメモリセルアレイ
１３  センスアンプ
１４、１５  負荷回路
１６、１７  プリチャージ回路
２０  基準電圧発生回路
２１  レギュレータ
２２  バンドギャップ参照電位発生回路
Ｔ１、Ｔ３、Ｔ５〜Ｔ１３、Ｔ２０、Ｔ４０、ＴＢ１〜ＴＢ１７  トランジスタ
Ｍ１  メモリセル
Ｍ０  ダミーメモリセル
Ｎ１  センスノード
Ｎ０  ダミーセンスノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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