(57)【要約】【課題】デカップリングセルの配置を短時間で網羅的に行うことができるデカップリングセル配置方法を提供すること。【解決手段】セル配置装置は、タイミング解析結果から着目パスにおけるタイミングスラック量を、当該着目パスの電源ノイズに対するタイミング余裕度として抽出し、該タイミング余裕度をノイズ許容量に変換し、該ノイズ許容量と着目パスにおける電源ノイズ量とを比較し、該比較結果に基づいてその着目パスに対するデカップリングセルの配置の要否を判断するようにした。即ち、タイミング余裕度に基づき、電源ノイズ量を算出し、その電源ノイズ量とノイズ許容量とを比較してデカップリングセルの配置するようにした。【選択図】図２
2008250630.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置の配置情報に対して、デカップリングセルを配置する位置情報を記憶装置に記憶するデカップリングセル配置装置が実行するデカップリングセル配置方法であって、
前記デカップリングセル配置装置は、タイミング解析結果から着目パスにおけるタイミングスラック量を、当該着目パスの電源ノイズに対するタイミング余裕度として抽出し、該タイミング余裕度をノイズ許容量に変換し、該ノイズ許容量と着目パスにおける電源ノイズ量とを比較し、該比較結果に基づいてその着目パスに対するデカップリングセルの配置の要否を判断するようにした、ことを特徴とするデカップリングセル配置方法。
【請求項２】
前記デカップリングセル配置装置は、
記憶装置に記憶されたタイミング解析結果から着目パスにおけるタイミングスラック量を取得する第１のステップと、
前記着目パスにおける理想電圧における基準遅延時間とそのＤＣ的電源電圧依存性を得る第２のステップと、
前記ＤＣ的電源電圧依存性に基づいて、タイミングスラック量と等価な遅延変動量を示すＤＣ的電圧ドロップ量を得る第３のステップと、
前記ＤＣ的電圧ドロップ量に基づいて前記基準遅延時間に対するノイズ許容量を得る第４のステップと、
電源ノイズ解析結果から着目パスにおける電源ノイズ波形を得る第５のステップと、
電源ノイズ波形に対して前記基準遅延時間内におけるノイズの積分値を順次算出し、該算出した複数の積分値から積分量最大値を得る第６のステップと、
前記ノイズ許容量と前記積分量最大値とを比較する第７のステップと、
比較結果に基づき、着目パスにおける電源ノイズ量を低減するためデカップリングセルを追加配置する第８のステップと、
を実行する、ことを特徴とする請求項１に記載のデカップリングセル配置方法。
【請求項３】
前記デカップリングセル配置装置は、前記第１のステップにおいて、着目パスのパス遅延値に対して電源電圧変動の許容値を設定し、その設定したパス遅延値に対するタイミングスラック量を取得する、ことを特徴とする請求項２に記載のデカップリングセル配置方法。
【請求項４】
前記デカップリングセル配置装置は、前記第６のステップにおいて、着目パスを構成する複数のインスタンスにおける電源ノイズ波形のうち、最大の変動量を示す電源ノイズ波形を選択し、その電源ノイズ波形における積分値を順次算出する、ことを特徴とする請求項２又は３に記載のデカップリングセル配置方法。
【請求項５】
前記デカップリングセル配置装置は、前記第６のステップにおいて、前記基準遅延時間の範囲を経過時間に沿って順次移動させて前記積分値を順次算出する、ことを特徴とする請求項２乃至４のうちの何れか一項に記載のデカップリングセル配置方法。
【請求項６】
前記デカップリングセル配置装置は、前記第８のステップにおいて、前記電源ノイズ波形を、前記ノイズ許容量に応じてスケーリングし、そのスケーリング後のピーク値をターゲットドロップ量とし、そのターゲットドロップ量に基づいて配置するデカップリングセルの容量値を設定するようにした、ことを特徴とする請求項２乃至５のうちの何れか一項に記載のデカップリングセル配置方法。
【請求項７】
前記デカップリングセル配置装置は、前記第８のステップにおいて、前記電源ノイズ波形に対応するインスタンスの近傍にデカップリングセルを配置するようにその配置位置を決定し、前記デカップリングセルの容量値と配置位置とを記憶するようにした、ことを特徴とする請求項２乃至６のうちの何れか一項に記載のデカップリングセル配置方法。
【請求項８】
半導体集積回路装置の配置情報に対して、デカップリングセルを配置する位置情報を記憶装置に記憶するデカップリングセル配置装置であって、
タイミング解析結果から着目パスにおけるタイミングスラック量を、当該着目パスの電源ノイズに対するタイミング余裕度として抽出し、該タイミング余裕度をノイズ許容量に変換し、該ノイズ許容量と着目パスにおける電源ノイズ量とを比較し、該比較結果に基づいてその着目パスに対するデカップリングセルの配置の要否を判断するようにした、ことを特徴とするデカップリングセル配置装置。
【請求項９】
記憶装置に記憶されたタイミング解析結果から着目パスにおけるタイミングスラック量を取得するスラック量取得手段と、
前記着目パスにおける理想電圧における基準遅延時間とそのＤＣ的電源電圧依存性を得る依存性取得手段と、
前記ＤＣ的電源電圧依存性に基づいて、タイミングスラック量と等価な遅延変動量を示すＤＣ的電圧ドロップ量を得るドロップ量取得手段と、
前記ＤＣ的電圧ドロップ量に基づいて前記基準遅延時間に対するノイズ許容量を得る許容値取得手段と、
電源ノイズ解析結果から着目パスにおける電源ノイズ波形を得るノイズ波形取得手段と、
電源ノイズ波形に対して前記基準遅延時間内におけるノイズの積分値を順次算出し、該算出した複数の積分値から積分量最大値を得る最大値取得手段と、
前記ノイズ許容量と前記積分量最大値とを比較する比較手段と、
比較結果に基づき、着目パスにおける電源ノイズ量を低減するためデカップリングセルを追加配置する配置手段と、
を備えた、ことを特徴とする請求項８に記載のデカップリングセル配置装置。
【請求項１０】
前記スラック量取得手段は、着目パスのパス遅延値に対して電源電圧変動の許容値を設定し、その設定したパス遅延値に対するタイミングスラック量を取得する、ことを特徴とする請求項９に記載のデカップリングセル配置装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置にデカップリングセル（キャパシタ）を配置するデカップリングセル配置方法及びデカップリングセル配置装置に関するものである。
近年の半導体装置は、大規模化にともなって同時期に動作する素子数が増大している。このことは、電源ノイズの発生の原因となり、半導体装置の安定した動作の妨げとなる。そこで、半導体装置の高電位側電源配線と低電位側電源配線との間にデカップリングセル（キャパシタ）を介在させることにより、電源ノイズの低減が図られている。そして、このようなデカップリングセル容量を備えた半導体装置において、そのデカップリング容量を効率的にレイアウトし、かつ設計工数を削減することが必要となっている。
【背景技術】
【０００２】
近年の半導体装置は、プロセスの微細化、高速化、低電圧化、高集積化が進められている。高集積化により、多くのセルが同じタイミングで動作するようになってきている。この同時動作により、半導体装置内において、電源電圧が変動し、その変動により発生する電源ノイズや、電源電圧の変動によるタイミングのズレにより誤動作を招く場合がある。このため、半導体装置には、電源電圧の変動を抑制するためにデカップリングセルが設けられている。
【０００３】
従来、デカップリングセルの配置は、半導体装置の設計段階において、電源ノイズ（ＤｖＤ）解析が可能なＥＤＡツールを用いて動的な電源電圧の変動を求め、ノイズ量を低減するように行われている。しかし、ノイズ量は解るものの、デカップリングセルを配置する位置やその容量値対するノイズ量の判断基準は不明である。このため、デカップリングセルを配置したレイアウトデータを用いて再度解析を行う、つまりカットアンドトライ的にデカップリングセルを配置していた。この手法では、デカップリングセルの配置に時間がかかり、高集積化された半導体装置には不適当である。また、上記手法では、電源ノイズの影響により発生するタイミングのズレによる動作不良等を解消することができない。
【０００４】
上記の問題に対し、電源変動の影響が懸念されるパスを抽出し、Ｓｐｉｃｅ等の動作シミュレーションを行い、その結果がタイミング的に違反しているか否かを判断し、違反している場合にパスの近傍にデカップリングセルを追加し、その追加後のデータに対して再度解析を行う、という手法が行われている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、この手法では、配置したデカップリングセルがタイミング等に与える影響が再度解析を行った結果でしかわからないため、容量値を集束させる、つまり１つのパスにおける不具合を解消するために必要な容量値を決定するまでに要する時間が判らない。また集束に要する時間は、パス毎に異なる場合がある。このため、一定の時間で処理するパスの数が制限され、集積化されて多数のパスを含む半導体装置の全体に対してデカップリングセルの要否判断と容量値の決定を網羅的に行うことができないという問題がある。
【０００６】
本発明は上記問題点を解決するためになされたものであって、その目的は、デカップリングセルの配置を短時間で網羅的に行うことができるデカップリングセル配置方法及びデカップリングセル配置装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明は、半導体集積回路装置の配置情報に対して、デカップリングセルを配置する位置情報を記憶装置に記憶するデカップリングセル配置装置が実行するデカップリングセル配置方法であって、前記デカップリングセル配置装置は、タイミング解析結果から着目パスにおけるタイミングスラック量を、当該着目パスの電源ノイズに対するタイミング余裕度として抽出し、該タイミング余裕度をノイズ許容量に変換し、該ノイズ許容量と着目パスにおける電源ノイズ量とを比較し、該比較結果に基づいてその着目パスに対するデカップリングセルの配置の要否を判断するようにした。
【０００８】
この構成によれば、タイミング余裕度に基づき、電源ノイズ量を算出し、その電源ノイズ量とノイズ許容値とを比較してデカップリングセルを配置するようにしたため、電源ノイズ量に応じてデカップリングセルの容量値が容易に決定される。その結果、デカップリングセルがタイミングに与える影響を再度解析する必要がなく、手戻りが少ないため適したデカップリングセルを短時間で配置することができる。
【０００９】
請求項２に記載の発明は、請求項１に記載のデカップリングセル配置方法において、前記デカップリングセル配置装置は、記憶装置に記憶されたタイミング解析結果から着目パスにおけるタイミングスラック量を取得する第１のステップと、前記着目パスにおける理想電圧における基準遅延時間とそのＤＣ的電源電圧依存性を得る第２のステップと、前記ＤＣ的電源電圧依存性に基づいて、タイミングスラック量と等価な遅延変動量を示すＤＣ的電圧ドロップ量を得る第３のステップと、前記ＤＣ的電圧ドロップ量に基づいて前記基準遅延時間に対するノイズ許容量を得る第４のステップと、電源ノイズ解析結果から着目パスにおける電源ノイズ波形を得る第５のステップと、電源ノイズ波形に対して前記基準遅延時間内におけるノイズの積分値を順次算出し、該算出した複数の積分値から積分量最大値を得る第６のステップと、前記ノイズ許容量と前記積分量最大値とを比較する第７のステップと、比較結果に基づき、着目パスにおける電源ノイズ量を低減するためデカップリングセルを追加配置する第８のステップと、を実行するようにした。
【００１０】
この構成によれば、タイミング余裕度に基づき、電源ノイズ量を算出し、その電源ノイズ量とノイズ許容値とを比較してデカップリングセルの配置するようにしたため、電源ノイズ量に応じてデカップリングセルの容量値が容易に決定される。その結果、デカップリングセルがタイミングに与える影響を再度解析する必要がなく、手戻りが少ないため適したデカップリングセルを短時間で配置することができる。また、ＤＣ的電源電圧依存性を求め、そのＤＣ的電圧ドロップ量に基づいてノイズ許容値を設定するようにしたため、Ｓｐｉｃｅを用いる場合に比べて簡易にデカップリングセルを配置することができる。
【００１１】
請求項３に記載の発明は、請求項２に記載のデカップリングセル配置方法において、前記デカップリングセル配置装置は、前記第１のステップにおいて、着目パスのパス遅延値に対して電源電圧変動の許容値を設定し、その設定したパス遅延値に対するタイミングスラック量を取得するようにした。この構成によれば、着目パスにおいて、遅延値に対応して容易にタイミング余裕度を得ることができる。
【００１２】
請求項４に記載の発明は、請求項２又は３に記載のデカップリングセル配置方法において、前記デカップリングセル配置装置は、前記第６のステップにおいて、着目パスを構成する複数のインスタンスにおける電源ノイズ波形のうち、最大の変動量を示す電源ノイズ波形を選択し、その電源ノイズ波形における積分値を順次算出するようにした。この構成によれば、着目パスにおいて、効果の大きな場所にデカップリングセルを配置することができる。
【００１３】
請求項５に記載の発明は、請求項２乃至４のうちの何れか一項に記載のデカップリングセル配置方法において、前記デカップリングセル配置装置は、前記第６のステップにおいて、前記基準遅延時間の範囲を経過時間に沿って順次移動させて前記積分値を順次算出するようにした。
【００１４】
請求項６に記載の発明は、請求項２乃至５のうちの何れか一項に記載のデカップリングセル配置方法において、前記デカップリングセル配置装置は、前記第８のステップにおいて、前記電源ノイズ波形を、前記ノイズ許容量に応じてスケーリングし、そのスケーリング後のピーク値をターゲットドロップ量とし、そのターゲットドロップ量に基づいて配置するデカップリングセルの容量値を設定するようにした。この構成によれば、電源ノイズ量に対応してデカップリングセルの容量を容易に設定することができる。
【００１５】
請求項７に記載の発明は、請求項２乃至６のうちの何れか一項に記載のデカップリングセル配置方法において、前記デカップリングセル配置装置は、前記第８のステップにおいて、前記電源ノイズ波形に対応するインスタンスの近傍にデカップリングセルを配置するようにその配置位置を決定し、前記デカップリングセルの容量値と配置位置とを記憶するようにした。
【００１６】
請求項８に記載の発明は、半導体集積回路装置の配置情報に対して、デカップリングセルを配置する位置情報を記憶装置に記憶するデカップリングセル配置装置であって、タイミング解析結果から着目パスにおけるタイミングスラック量を、当該着目パスの電源ノイズに対するタイミング余裕度として抽出し、該タイミング余裕度をノイズ許容量に変換し、該ノイズ許容量と着目パスにおける電源ノイズ量とを比較し、該比較結果に基づいてその着目パスに対するデカップリングセルの配置の要否を判断するようにした。
【００１７】
この構成によれば、タイミング余裕度に基づき、電源ノイズ量を算出し、その電源ノイズ量とノイズ許容量とを比較してデカップリングセルを配置するようにしたため、電源ノイズ量に応じてデカップリングセルの容量値が容易に決定される。その結果、デカップリングセルがタイミングに与える影響を再度解析する必要がなく、手戻りが少ないため適したデカップリングセルを短時間で配置することができる。
【００１８】
請求項９に記載の発明は、請求項８に記載のデカップリングセル配置装置において、記憶装置に記憶されたタイミング解析結果から着目パスにおけるタイミングスラック量を取得するスラック量取得手段と、前記着目パスにおける理想電圧における基準遅延時間とそのＤＣ的電源電圧依存性を得る依存性取得手段と、前記ＤＣ的電源電圧依存性に基づいて、タイミングスラック量と等価な遅延変動量を示すＤＣ的電圧ドロップ量を得るドロップ量取得手段と、前記ＤＣ的電圧ドロップ量に基づいて前記基準遅延時間に対するノイズ許容量を得る許容値取得手段と、電源ノイズ解析結果から着目パスにおける電源ノイズ波形を得るノイズ波形取得手段と、電源ノイズ波形に対して前記基準遅延時間内におけるノイズの積分値を順次算出し、該算出した複数の積分値から積分量最大値を得る最大値取得手段と、前記ノイズ許容量と前記積分量最大値とを比較する比較手段と、比較結果に基づき、着目パスにおける電源ノイズ量を低減するためデカップリングセルを追加配置する配置手段と、を備えた。
【００１９】
この構成によれば、タイミング余裕度に基づき、電源ノイズ量を算出し、その電源ノイズ量とノイズ許容量とを比較してデカップリングセルの配置するようにしたため、電源ノイズ量に応じてデカップリングセルの容量値が容易に決定される。その結果、デカップリングセルがタイミングに与える影響を再度解析する必要がなく、手戻りが少ないため適したデカップリングセルを短時間で配置することができる。また、ＤＣ的電源電圧依存性を求め、そのＤＣ的電圧ドロップ量に基づいてノイズ許容量を設定するようにしたため、Ｓｐｉｃｅを用いる場合に比べて簡易にデカップリングセルを配置することができる。
【００２０】
請求項１０に記載の発明は、請求項９に記載のデカップリングセル配置装置において、前記スラック量取得手段は、着目パスのパス遅延値に対して電源電圧変動の許容値を設定し、その設定したパス遅延値に対するタイミングスラック量を取得するようにした。この構成によれば、着目パスにおいて、遅延値に対応して容易にタイミング余裕度を得ることができる。
【発明の効果】
【００２１】
本発明によれば、デカップリングセルの配置を短時間で網羅的に行うことが可能なデカップリングセル配置方法及びデカップリングセル配置装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を具体化した一実施形態を図１〜図９に従って説明する。
図１は、デカップリングセル配置装置１１の概略構成図である。
デカップリングセル配置装置１１は一般的なＣＡＤ(Computer Aided Design) 装置からなり、中央処理装置（以下、ＣＰＵ）１２、メモリ１３、記憶装置１４、表示装置１５、入力装置１６、及びドライブ装置１７を備え、それらはバス１８を介して相互に接続されている。
【００２３】
ＣＰＵ１２は、メモリ１３を利用してプログラムを実行し、デカップリングセル配置に必要な処理を実現する。メモリ１３には、デカップリングセル配置処理を行うために必要なプログラムとデータが格納され、メモリ１３としては、通常、キャッシュ・メモリ，システム・メモリ，及びディスプレイ・メモリ等（図示略）を含む。
【００２４】
表示装置１５は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これには通常、ＣＲＴ，ＬＣＤ，ＰＤＰ等（図示略）が用いられる。入力装置１６は、ユーザからの要求や指示、パラメータの入力に用いられ、これにはキーボード及びマウス装置等（図示略）が用いられる。
【００２５】
記憶装置１４は、通常、磁気ディスク装置，光ディスク装置，光磁気ディスク装置等（図示略）を含む。記憶装置１４には、図１に示すデカップリングセル配置処理のためのプログラムデータ（以下、プログラム）及び各種のデータファイル（以下、ファイル）３１〜３３が格納される。ＣＰＵ１２は、入力装置１６による指示に応答してプログラムや各種ファイルに格納されるデータを適宜メモリ１３へ転送し、プログラムを逐次実行する。そして、ＣＰＵ１２は、プログラムの実行に必要なファイルやデータの読み込み、プログラムの実行によるファイルやデータの作成を、記憶装置１４に対して行う。この記憶装置１４は、データベースとしても使用される。
【００２６】
ＣＰＵ１２が実行するプログラムは、記録媒体１９にて提供される。ドライブ装置１７は、記録媒体１９を駆動し、その記憶内容にアクセスする。ＣＰＵ１２は、ドライブ装置１７を介して記録媒体１９からプログラムを読み出し、それを記憶装置１４にインストールする。尚、記録媒体１９に格納して提供するものは、プログラムに限らず、ライブラリ等の各種データを提供しても良い。
【００２７】
記録媒体１９としては、メモリカード，フレキシブルディスク，光ディスク(CD-ROM,DVD-ROM,… )，光磁気ディスク(MO,MD,…)等（図示略）、任意のコンピュータ読み取り可能な記録媒体を使用することができる。尚、半導体メモリや外部接続されるハードディスク装置等が用いられても良い。この記録媒体１９に、上述のプログラムを格納しておき、必要に応じて、メモリ１３にロードして使用することもできる。
【００２８】
尚、記録媒体１９には、通信媒体を介してアップロード又はダウンロードされたプログラムを記録した媒体、ディスク装置、通信媒体を介してセル配置装置１１（コンピュータ）が接続されるサーバ装置の記憶装置、等を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、自身又は他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。
【００２９】
図２は、デカップリングセル配置処理のフローチャートである。
上記セル配置装置１１は、このステップ２１〜２８の各処理を実行し、半導体集積回路装置（ＬＳＩ）におけるデカップリングセル配置を行う。この処理において、セル配置装置１１は、ファイル３１，３２のデータ（情報）に基づいて算出した数値に基づいて、デカップリングセルの追加配置の要否を判断し、ファイル３３にデカップリングセルの位置情報を格納する。これらファイル３１〜３３は、図１に示す記憶装置１４に格納されている。また、セル配置装置１１は、上記処理において算出した一時的な値をワーク領域３５に格納する。このワーク領域３５は、図１に示すメモリ１３又は記憶装置１４上に作成される。
【００３０】
各ステップについて説明する。
先ず、ステップ２１（スラック量取得手段）において、セル配置装置１１は、ファイル３１のタイミング解析結果から着目パスのタイミングスラック量Ｔｓを取得する。タイミング解析結果は、例えば静的タイミング解析ツール（ＳＴＡ）により生成される。ＳＴＡは、回路素子や配線の信号遅延時間を積算し、信号経路（パス）の伝播遅延時間を計算する。セル配置装置１１は、半導体集積回路を構成する所定のパスに着目し、その着目パスにおけるタイミングスラック量Ｔｓを、電源ノイズに対するタイミング余裕度として抽出する。更に、セル配置装置１１は、そのタイミング余裕度を電源ノイズ許容量に変換する。この変換としては、固定値、着目パスにおけるパス遅延と所定の係数値により算出した値を用いる。
【００３１】
一例として、図３（ａ）に示すように、２つのフリップフロップ回路（以下、ＦＦ回路）４１，４２に対してクロック信号ＣＫがバッファ回路４３，４４を介してそれぞれ供給され、第１のＦＦ回路４１の出力信号が複数の論理回路（例えばバッファ回路）４５を介して第２のＦＦ回路４２に供給される場合を考える。この回路において、クロック信号ＣＫを第２のＦＦ回路４２に供給するクロックパスと、第１のＦＦ回路４１の出力信号が第２のＦＦ回路４２に供給されるデータパスが存在する。ＦＦ回路４１，４２は、クロック信号の立ち上がりエッジにおける入力信号を保持し、その入力信号レベルと等しいレベルの信号を出力する。
【００３２】
図３（ｂ）に示すように、第１のＦＦ回路４１におけるクロック信号ＣＫ１の立ち上がりに対し、第２ＦＦ回路４２におけるクロック信号ＣＫ２の立ち上がりは、クロック信号ＣＫを伝達する配線経路（クロックパス）における遅延を受ける。この遅延時間がクロックパス遅延である。一方、第１のＦＦ回路４１の出力信号の変化に対し、第２のＦＦ回路４２の入力信号の変化は、それらの間のパス（データパス）における遅延（バッファ回路４５による遅延、等）を受ける。例えば、第２のＦＦ回路４２において必要なセットアップ（ＳＥＴＵＰ）時間はセルライブラリに格納されており、このセットアップ時間と、データの変化からクロック信号ＣＫ２の立ち上がりまでの時間との差がタイミング余裕度（タイミングスラック量）となる。
【００３３】
パスおける遅延時間は、電源電圧変動の影響を受ける。クロック信号による同期した動作により問題となり得るのは、電源電圧の降下である。例えば、バッファ回路では、電源電圧の降下により出力信号を変化させる時間が長くなる、つまり遅延時間が増加する。従って、図３（ａ）に示す回路において、タイミングを厳しくする（タイミング余裕を少なくする）には、第２のＦＦ回路４２における入力信号のタイミングを遅らせるか、第２のＦＦ回路４２におけるクロック信号ＣＫ２の立ち上がりタイミングを進める。
【００３４】
電源電圧の降下を設計段階で考慮するため、半導体集積回路装置における電源電圧変動の許容値をパスの遅延時間に対して加味する、つまりパスにおけるタイミングを変更する。それらのタイミングの変更は、タイミング解析に用いられるオンチップバラツキ係数（ＯＣＶ係数）に対して電源電圧変動係数（ＤｖＤ係数）を、所定の演算式（例えば、ＯＣＶ＝（ＯＣＶ×（１−ＤｖＤ係数））により考慮することにより行うことが可能である。上記したように、電源電圧の変動（降下）は、遅延時間を増加させる。従って、遅延時間を増加可能なパスを着目パス（又は対象パスという）とする。図３（ａ）に示す回路では、セットアップ時間について考慮する場合にはデータパスが着目パスとなる、ホールド時間について考慮する場合にはクロックパスが着目パスとなる。着目パスにおいて、遅延時間を増加させてタイミング解析を行い、その解析結果におけるタイミングスラック量Ｔｓを取得する。尚、パスにおける遅延時間を変更するためにＤｖＤ係数を用いたが、許容量を固定値にて設定してもよい。
【００３５】
次に、ステップ２２（依存性取得手段）において、セル配置装置１１は、着目パスにおける理想電圧時の遅延量（基準遅延時間）Ｔｐと、そのＤＣ電源電圧の依存性を得る。例えば、図４（ａ）に示すように、セル４５ａ，４５ｂの電源端子に対し、高電位電源Ｖに接続された電圧源４６から駆動電圧を供給する。そして、その電圧源４６における電圧を変更することで、電源電圧のＤＣ的な変化に対する遅延時間の変化の特性を取得する。各セルにおける理想電圧時の遅延時間は、セルライブラリに格納されている。遅延計算又はＳｐｉｃｅを用い、図４（ｂ）に示すように、着目パス、つまりバッファ回路４５ａの入力信号の変化（図３（ａ）に示す第１のＦＦ回路４１の出力信号の変化）から第２のＦＦ回路４２の入力信号が変化するまでに要する時間を基準遅延時間Ｔｐとして算出する。更に、電源電圧を変化（−ΔＶ）させた時の遅延時間の増加（ΔＤ）を求める。これらにより、図４（ｃ）に示すように、電源電圧に対する遅延時間ＤのＤＣ特性（電圧−遅延値特性）を求める。尚、図において、この特性の傾きα（＝ΔＤ／ΔＶ）等のパラメータを求めることとしてもよい。尚、図４（ｃ）において、横軸Ｖ−ΔＶは電源電圧の降下を示し、縦軸Ｄ＋ΔＤは遅延時間の増加を示す。
【００３６】
次に、ステップ２３（ドロップ量取得手段）において、セル配置装置１１は、タイミングスラック量Ｔｓと等価な遅延変動量を示すＤＣ的電圧ドロップ量Ｄｄを得る。図５に示すように、基準遅延時間Ｔｐに対して、タイミングスラック量Ｔｓだけ変化した点における電圧値を求め、その電圧値と基準電圧（高電位電源Ｖ）との差を、ＤＣ的電圧ドロップ量Ｄｄとする。尚、特性の傾きαによりＤＣ的電圧ドロップ量Ｄｄ（＝Ｔｓ／α）により求めても良い。また、セルの特性に応じて、既知の一次式による近似を行うようにしてもよい。
【００３７】
次に、ステップ２４（許容値取得手段）において、セル配置装置１１は、基準遅延時間Ｔｐ内でのノイズ許容量Ｃｓを算出する。図６に示すように、ノイズ許容量Ｃｓは、基準遅延時間ＴｐとＤＣ的電圧ドロップ量Ｄｄとの積（Ｃｓ＝Ｔｐ・Ｄｄ）として求める。
【００３８】
次に、ステップ２５（ノイズ波形取得手段）において、セル配置装置１１は、電源ノイズ解析結果から着目パスを構成するインスタンス（回路図上で使用される論理素子（論理ゲート）や回路ブロック：セル，マクロセル等）の電源端子における電源ノイズ波形を得る。図７に示すように、ファイル５１〜５３の配置情報（レイアウトデータ），タイミングデータ，セルライブラリに基づいて、既存のＤｖＤ解析ツール５４を実行し、その実行結果である電源電圧変動波形を電源ノイズ波形としてファイル５５に格納する。セル配置装置１１は、このファイル５５に格納された電源ノイズ波形を読み込む。尚、この電源ノイズ解析は、セル配置装置１１が行っても、他のコンピュータにて行っても良い。
【００３９】
次に、ステップ２６（最大値取得手段）において、セル配置装置１１は、基準遅延時間Ｔｐにおけるノイズの積分値を得る。図８（ａ）は、１つのインスタンスにおける電源ノイズ波形を示す。セル配置装置１１は、着目パス内の各インスタンスにおける電源ノイズ波形のうち、変動量Ｖｐｅａｋが最大となる電源ノイズ波形を対象とする。セル配置装置１１は、図８（ｂ）に示すように、時間経過に従って、積分値を得る基準遅延時間Ｔｐを移動させ、それぞれの積分値を求める。その積分値は、図８（ｂ）において、太線のように変化する。そして、セル配置装置１１は、最大の積分値（積分量最大値）Ｉｎを求める。
【００４０】
次に、ステップ２７（比較手段）において、セル配置装置１１は、ステップ２４において求めたノイズ許容量Ｃｓとステップ２６において求めた積分量最大値Ｉｎとを大小比較する。そして、セル配置装置１１は、積分量最大値Ｉｎがノイズ許容量Ｃｓより大きい（Ｙｅｓ）場合には、ステップ２８に移行し、その着目パスに対してデカップリングセルの配置を行う。一方、積分量最大値Ｉｎがノイズ許容量Ｃｓ以下（Ｎｏ）の場合、セル配置装置１１は、その着目パスに対してデカップリングセルの配置が必要無いとして次の着目パスに対する検証を行うべく、ステップ２１に移行する。
【００４１】
ステップ２８（配置手段）において、セル配置装置１１は、着目パスにおける電源ノイズ量を低減するためデカップリングセルを追加配置する。追加する対象は、パス内のピークドロップ発生箇所であり、この発生箇所は、ステップ２６において選択した電源ノイズ波形のインスタンスである。また、セル配置装置１１は、図９に示すように、積分量最大値Ｉｎがノイズ許容量Ｃｓ以下となるように電源ノイズ波形Ｌ１をスケーリング（電圧方向に縮小）し、その縮小波形Ｌ２におけるピーク値をターゲットドロップ量ＴＤとする。そして、セル配置装置１１は、電源ノイズ波形の最大値Ｖｐｅａｋとターゲットドロップ量ＴＤに基づいて配置するデカップリングセルの容量値を決定する。そして、セル配置装置１１は、決定したデカップリングセルの配置位置及び容量値を図２に示すファイル３３に格納する。そして、次の着目パスに対する解析を行うべく、ステップ２１へ移行する。尚、ステップ２７及びステップ２８において、その時の着目パスが解析対象のパスの最終、つまり対象とする全てのパスについてデカップリングセルの配置の要否を判断し終わると、セル配置装置１１は、図２に示す処理を終了する。
【００４２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）セル配置装置１１は、タイミング解析結果から着目パスにおけるタイミングスラック量を、当該着目パスの電源ノイズに対するタイミング余裕度として抽出し、該タイミング余裕度をノイズ許容量に変換し、該ノイズ許容量と着目パスにおける電源ノイズ量とを比較し、該比較結果に基づいてその着目パスに対するデカップリングセルの配置の要否を判断するようにした。その結果、デカップリングセルがタイミングに与える影響を再度解析する必要がなく、手戻りが少ないため適したデカップリングセルを短時間で配置することができる。
【００４３】
（２）セル配置装置１１は、先ず、ステップ２１においてタイミング解析結果から着目パスにおけるタイミングスラック量を取得し、次に、ステップ２２において着目パスにおける理想電圧における基準遅延時間とそのＤＣ的電源電圧依存性を得る。次に、ステップ２３においてＤＣ的電源電圧依存性に基づいて、タイミングスラック量と等価な遅延変動量を示すＤＣ的電圧ドロップ量を求め、ステップ２４においてＤＣ的電圧ドロップ量に基づいて基準遅延時間に対するノイズ許容量を求める。次に、ステップ２５において電源ノイズ解析結果から着目パスにおける電源ノイズ波形を求め、ステップ２６において電源ノイズ波形に対して基準遅延時間内におけるノイズの積分値を順次算出し、該算出した複数の積分値から積分量最大値を得る。次に、ステップ２７においてノイズ許容量と積分量最大値とを比較し、ステップ２８において比較結果に基づき、着目パスにおける電源ノイズ量を低減するためデカップリングセルを追加配置するようにした。その結果、手戻りが少ないため適したデカップリングセルを短時間で配置することができる。また、ＤＣ的電源電圧依存性を求め、そのＤＣ的電圧ドロップ量に基づいてノイズ許容量を設定するようにしたため、Ｓｐｉｃｅを用いる場合に比べて簡易にデカップリングセルを配置することができる。
【００４４】
（３）セル配置装置１１は、ステップ２１において、着目パスのパス遅延値に対して電源電圧変動の許容値を設定し、その設定したパス遅延値に対するタイミングスラック量を取得するようにした。この構成によれば、着目パスにおいて、遅延値に対応して容易にタイミング余裕度を得ることができる。
【００４５】
（４）セル配置装置１１は、ステップ２６において、着目パスを構成する複数のインスタンスにおける電源ノイズ波形のうち、最大の変動量を示す電源ノイズ波形を選択し、その電源ノイズ波形における積分値を順次算出するようにした。この構成によれば、着目パスにおいて、効果の大きな場所にデカップリングセルを配置することができる。
【００４６】
（５）セル配置装置１１は、ステップ２８において、電源ノイズ波形を、ノイズ許容量に応じてスケーリングし、そのスケーリング後のピーク値をターゲットドロップ量とし、そのターゲットドロップ量に基づいて配置するデカップリングセルの容量値を設定するようにした。この構成によれば、電源ノイズ量に対応してデカップリングセルの容量を容易に設定することができる。
【００４７】
尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施の形態において、セル配置装置１１は、プログラムを実行するコンピュータにて実現したが、各ステップに対応する手段として動作する回路を組み合わせてセル配置装置を構成してもよい。
【００４８】
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）
半導体集積回路装置の配置情報に対して、デカップリングセルを配置する位置情報を記憶装置に記憶するデカップリングセル配置装置が実行するデカップリングセル配置方法であって、
前記デカップリングセル配置装置は、タイミング解析結果から着目パスにおけるタイミングスラック量を、当該着目パスの電源ノイズに対するタイミング余裕度として抽出し、該タイミング余裕度をノイズ許容量に変換し、該ノイズ許容量と着目パスにおける電源ノイズ量とを比較し、該比較結果に基づいてその着目パスに対するデカップリングセルの配置の要否を判断するようにした、ことを特徴とするデカップリングセル配置方法。
（付記２）
前記デカップリングセル配置装置は、
記憶装置に記憶されたタイミング解析結果から着目パスにおけるタイミングスラック量を取得する第１のステップと、
前記着目パスにおける理想電圧における基準遅延時間とそのＤＣ的電源電圧依存性を得る第２のステップと、
前記ＤＣ的電源電圧依存性に基づいて、タイミングスラック量と等価な遅延変動量を示すＤＣ的電圧ドロップ量を得る第３のステップと、
前記ＤＣ的電圧ドロップ量に基づいて前記基準遅延時間に対するノイズ許容量を得る第４のステップと、
電源ノイズ解析結果から着目パスにおける電源ノイズ波形を得る第５のステップと、
電源ノイズ波形に対して前記基準遅延時間内におけるノイズの積分値を順次算出し、該算出した複数の積分値から積分量最大値を得る第６のステップと、
前記ノイズ許容量と前記積分量最大値とを比較する第７のステップと、
比較結果に基づき、着目パスにおける電源ノイズ量を低減するためデカップリングセルを追加配置する第８のステップと、
を実行する、ことを特徴とする付記１に記載のデカップリングセル配置方法。
（付記３）
前記デカップリングセル配置装置は、前記第１のステップにおいて、着目パスのパス遅延値に対して電源電圧変動の許容値を設定し、その設定したパス遅延値に対するタイミングスラック量を取得する、ことを特徴とする付記２に記載のデカップリングセル配置方法。
（付記４）
前記デカップリングセル配置装置は、前記第６のステップにおいて、着目パスを構成する複数のインスタンスにおける電源ノイズ波形のうち、最大の変動量を示す電源ノイズ波形を選択し、その電源ノイズ波形における積分値を順次算出する、ことを特徴とする付記２又は３に記載のデカップリングセル配置方法。
（付記５）
前記デカップリングセル配置装置は、前記第６のステップにおいて、前記基準遅延時間の範囲を経過時間に沿って順次移動させて前記積分値を順次算出する、ことを特徴とする付記２乃至４のうちの何れか一項に記載のデカップリングセル配置方法。
（付記６）
前記デカップリングセル配置装置は、前記第８のステップにおいて、前記電源ノイズ波形を、前記ノイズ許容量に応じてスケーリングし、そのスケーリング後のピーク値をターゲットドロップ量とし、そのターゲットドロップ量に基づいて配置するデカップリングセルの容量値を設定するようにした、ことを特徴とする付記２乃至５のうちの何れか一項に記載のデカップリングセル配置方法。
（付記７）
前記デカップリングセル配置装置は、前記第８のステップにおいて、前記電源ノイズ波形に対応するインスタンスの近傍にデカップリングセルを配置するようにその配置位置を決定し、前記デカップリングセルの容量値と配置位置とを記憶するようにした、ことを特徴とする付記２乃至６のうちの何れか一項に記載のデカップリングセル配置方法。
（付記８）
半導体集積回路装置の配置情報に対して、デカップリングセルを配置する位置情報を記憶装置に記憶するデカップリングセル配置装置であって、
タイミング解析結果から着目パスにおけるタイミングスラック量を、当該着目パスの電源ノイズに対するタイミング余裕度として抽出し、該タイミング余裕度をノイズ許容量に変換し、該ノイズ許容量と着目パスにおける電源ノイズ量とを比較し、該比較結果に基づいてその着目パスに対するデカップリングセルの配置の要否を判断するようにした、ことを特徴とするデカップリングセル配置装置。
（付記９）
記憶装置に記憶されたタイミング解析結果から着目パスにおけるタイミングスラック量を取得するスラック量取得手段と、
前記着目パスにおける理想電圧における基準遅延時間とそのＤＣ的電源電圧依存性を得る依存性取得手段と、
前記ＤＣ的電源電圧依存性に基づいて、タイミングスラック量と等価な遅延変動量を示すＤＣ的電圧ドロップ量を得るドロップ量取得手段と、
前記ＤＣ的電圧ドロップ量に基づいて前記基準遅延時間に対するノイズ許容量を得る許容値取得手段と、
電源ノイズ解析結果から着目パスにおける電源ノイズ波形を得るノイズ波形取得手段と、
電源ノイズ波形に対して前記基準遅延時間内におけるノイズの積分値を順次算出し、該算出した複数の積分値から積分量最大値を得る最大値取得手段と、
前記ノイズ許容量と前記積分量最大値とを比較する比較手段と、
比較結果に基づき、着目パスにおける電源ノイズ量を低減するためデカップリングセルを追加配置する配置手段と、
を備えた、ことを特徴とする付記８に記載のデカップリングセル配置装置。
（付記１０）
前記スラック量取得手段は、着目パスのパス遅延値に対して電源電圧変動の許容値を設定し、その設定したパス遅延値に対するタイミングスラック量を取得する、ことを特徴とする付記９に記載のデカップリングセル配置装置。
（付記１１）
前記デカップリングセル配置装置は、前記第６のステップにおいて、着目パスを構成する複数のインスタンスにおける電源ノイズ波形のうち、最大の変動量を示す電源ノイズ波形を選択し、その電源ノイズ波形における積分値を順次算出する、ことを特徴とする付記９又は１０に記載のデカップリングセル配置装置。
（付記１２）
前記デカップリングセル配置装置は、前記第６のステップにおいて、前記基準遅延時間の範囲を経過時間に沿って順次移動させて前記積分値を順次算出する、ことを特徴とする付記９乃至１１のうちの何れか一項に記載のデカップリングセル配置装置。
（付記１３）
前記デカップリングセル配置装置は、前記第８のステップにおいて、前記電源ノイズ波形を、前記ノイズ許容量に応じてスケーリングし、そのスケーリング後のピーク値をターゲットドロップ量とし、そのターゲットドロップ量に基づいて配置するデカップリングセルの容量値を設定するようにした、ことを特徴とする付記９乃至１２のうちの何れか一項に記載のデカップリングセル配置装置。
（付記１４）
前記デカップリングセル配置装置は、前記第８のステップにおいて、前記電源ノイズ波形に対応するインスタンスの近傍にデカップリングセルを配置するようにその配置位置を決定し、前記デカップリングセルの容量値と配置位置とを記憶するようにした、ことを特徴とする付記９乃至１３のうちの何れか一項に記載のデカップリングセル配置装置。
【図面の簡単な説明】
【００４９】
【図１】一実施形態のデカップリングセル配置装置の概略構成図である。
【図２】デカップリングセル配置処理のフローチャートである。
【図３】（ａ）（ｂ）はスラック量取得の説明図である。
【図４】（ａ）〜（ｃ）はドロップ量対遅延変動特性抽出の説明図である。
【図５】タイミングスラックから電圧ドロップ量の変換を示す説明図である。
【図６】ノイズ許容量算出の説明図である。
【図７】ノイズ波形の算出を示すフローチャートである。
【図８】（ａ）（ｂ）はノイズ波形積分値算出の説明図である。
【図９】デカップリングセルの追加判定の説明図である。
【符号の説明】
【００５０】
１１  デカップリングセル配置装置
Ｃｓ  ノイズ許容量
Ｄｄ  ＤＣ的電圧ドロップ量
Ｉｎ  積分量最大値
Ｌ１  電源ノイズ波形
ＴＤ  ターゲットドロップ量
Ｔｐ  基準遅延時間
Ｔｓ  タイミングスラック量
【図１】
2008250630.tif 000003
【図２】
2008250630.tif 000004
【図３】
2008250630.tif 000005
【図４】
2008250630.tif 000006
【図５】
2008250630.tif 000007
【図６】
2008250630.tif 000008
【図７】
2008250630.tif 000009
【図８】
2008250630.tif 000010
【図９】
2008250630.tif 000011