(57)【要約】【課題】メモリセルユニットを微細化・簡略化し、メモリセルトランジスタを積層化して大容量化する。【解決手段】アノード領域をソース線ＳＴＬに接続された第１ソース線側ダイオードＤＳと、カソード領域を第１ビット線ＢＬに接続された第１ビット線側ダイオードＤＢと、第１ソース線側ダイオードＤＳのカソード領域と第１ビット線側ダイオードＤＢのアノード領域との間に接続され，メモリセルトランジスタＭ１０,Ｍ１１,…が複数個，直列接続された第１メモリセルストリングとを備え、第１メモリセルストリングは半導体基板１０上に配置され、第１ソース線側ダイオードＤＳは、ソース線ＳＴＬと第１メモリセルストリングとを接続するコンタクト内に半導体基板１０上に縦方向に配置され、第１ビット線側ダイオードＤＢは第１ビット線ＢＬと第１メモリセルストリングとを接続するコンタクト内に半導体基板１０上に縦方向に配置される不揮発性半導体記憶装置。【選択図】図５
2008034456.tif 000002
【特許請求の範囲】
【請求項１】
アノード領域をソース線に接続された第１ソース線側ダイオードと、
カソード領域を第１ビット線に接続された第１ビット線側ダイオードと、
前記第１ソース線側ダイオードのカソード領域と前記第１ビット線側ダイオードのアノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリング
とを備え、前記第１メモリセルストリングは半導体基板上に配置され、前記第１ソース線側ダイオードは、前記ソース線と前記第１メモリセルストリングとを接続するコンタクト内に前記半導体基板上に縦方向に配置され、前記第１ビット線側ダイオードは前記第１ビット線と前記第１メモリセルストリングとを接続するコンタクト内に前記半導体基板上に縦方向に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
アノード領域をソース線に接続された第１ソース線側ダイオードと、
カソード領域を第１ビット線に接続された第１ビット線側ダイオードと、
前記第１ソース線側ダイオードのカソード領域と前記第１ビット線側ダイオードのアノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリングと、
アノード領域を前記ソース線に接続された第２ソース線側ダイオードと、
カソード領域を第２ビット線に接続された第２ビット線側ダイオードと、
前記第２ソース線側ダイオードのカソード領域と前記第２ビット線側ダイオードのアノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第２メモリセルストリング
とを備え、前記第１メモリセルストリング，及び前記第２メモリセルストリングは半導体基板上に層間絶縁膜を介して積層化配置され、前記第１，及び第２ソース線側ダイオードは、前記ソース線と前記第１，及び前記第２メモリセルストリングとを接続するコンタクト内に前記半導体基板上に縦方向に配置され、前記第１ビット線側ダイオードは前記第１ビット線と前記第１メモリセルストリングとを接続するコンタクト内に,前記第２ビット線側ダイオードは前記第２ビット線と前記第２メモリセルストリングとを接続するコンタクト内に前記半導体基板上に縦方向に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
アノード領域を第１ソース線に接続された第１ソース線側ダイオードと、
カソード領域を第１ビット線に接続されたビット線側ダイオードと、
前記第１ソース線側ダイオードのカソード領域と前記ビット線側ダイオードのアノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリングと、
アノード領域を第２ソース線に接続された第２ソース線側ダイオードと、
前記第２ソース線側ダイオードのカソード領域と前記ビット線側ダイオードの前記アノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第２メモリセルストリング
とを備え、前記第１メモリセルストリング，前記第２メモリセルストリングは半導体基板上に層間絶縁膜を介して同層に形成され、前記第１ソース線側ダイオードは前記第１ソース線と前記第１メモリセルストリングとを接続するコンタクト内に,前記第２ソース線側ダイオードは前記第２ソース線と前記第２メモリセルストリングとを接続するコンタクト内に前記半導体基板上に縦方向に配置され、前記ビット線側ダイオードは前記ビット線と前記第１,及び第２メモリセルストリングを接続するコンタクト内に前記半導体基板上に縦方向に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記メモリセルトランジスタは、前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置された電荷蓄積層と、前記電荷蓄積層上に配置されたコントロールゲート電極層とを備えることを特徴とする請求項１乃至請求項３の内、何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルトランジスタは、前記ビット線と直交する行方向に延伸するバックゲート配線に接続される半導体領域を備えることを特徴とする請求項１乃至請求項４の内、何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、選択ゲートトランジスタの代わりにダイオードを配置し、製造工程を簡略化し、又メモリセルトランジスタを積層化して大容量化するＮＡＮＤ型不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性半導体記憶装置は、ゲート絶縁膜中に電荷蓄積層を含むトランジスタ、例えば、フローティングゲート電極層を有する積層ゲート構造のメモリセルトランジスタ、或いは、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造からなる絶縁膜(ＯＮＯ構造)をゲート絶縁膜としたメモリセルトランジスタ（ＭＯＮＯＳ構造或いはＳＯＮＯＳ構造）をメモリセルとして複数個、直列接続し、その両端を通常のＭＯＳトランジスタからなる選択ゲートトランジスタで挟んだ構成を有する。
【０００３】
選択ゲートトランジスタがメモリセルトランジスタと同構造の積層構造からなるトランジスタである場合には、特に選択ゲートトランジスタをターゲットに書き込み、消去を行なう意図はなくても、読み出し状態の電圧ストレスなどで選択ゲートトランジスタの電荷蓄積層に電子、正孔が蓄積される可能性は皆無ではない。その場合、選択ゲートトランジスタがｎチャネルＭＯＳトランジスタの場合、それぞれ、しきい値が高くなってオン（ＯＮ）しなくなったり、しきい値が下がってオフ（ＯＦＦ）しなくなって、選択性を阻害するという問題が発生する。そのため、選択ゲートトランジスタは、メモリセルトランジスタとは別の製造工程を必要とする。
【０００４】
メモリセルトランジスタがＯＮＯ構造を有する場合は、シリコン半導体基板上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を形成した後、或いは、シリコン酸化膜、シリコン窒化膜を形成した後、選択ゲートトランジスタ領域となる部分は、一旦、形成した絶縁膜を剥離し、その後、酸化によって、シリコン酸化膜を形成し、選択ゲートトランジスタを通常のＭＯＳ構造のトランジスタとして形成する。
【０００５】
フローティングゲート構造を有するメモリセルトランジスタの場合は、リソグラフィを含めてゲートの加工においては、選択ゲートトランジスタとメモリセルトランジスタとが同一構造であることが望ましい。したがって、下層のゲート電極は各選択ゲートトランジスタ毎には分離しないものの選択ゲートトランジスタも２層構造となるが、そのままでは、フローティングゲート構造となるため、セルアレイ端、乃至はセルアレイ内に、フローティングゲート電極層とコントロールゲート電極層からなる２層ゲートを、コンタクトする部分を設ける必要がある。
【０００６】
以上のように、選択ゲートトランジスタの存在が製造工程を煩雑にし、かつ、選択ゲートトランジスタとメモリセルトランジスタとの間には、ゲート絶縁膜の作りわけに伴うスペースを必要としたり、２層のゲート電極を短絡させるための場所が必要となり、メモリセルサイズ、或いはメモリセルアレイ領域の増大を招く。
【０００７】
ＮＡＮＤ型不揮発性半導体記憶装置において、ソース側選択ゲートトランジスタの代わりにメモリセルストリングと直列にダイオードを接続し、ダイオードの逆方向のＯＦＦを利用してチャネル領域のチャージアップにより書き込みを禁止し、読み出し時にはソース側―に電圧が印加されてダイオードをＯＮにすると共に、他の直列のメモリセルトランジスタのゲート電極に電圧を印加しておくことにより、対象セルのメモリセルトランジスタがＯＮになるかＯＦＦになるかにより‘１’又は‘０’の状態を読み出すことができる半導体記憶装置については、既に開示されている（例えば、特許文献１参照。）。
【０００８】
直列接続されたＮＡＮＤストリングに配置されたＯＮＯ構造の電荷蓄積誘電体層を有する薄膜トランジスタ（ＴＦＴ）からなるメモリセルトランジスタを３次元フラッシュメモリに適用する例ついては、既に開示されている（例えば、特許文献２、及び非特許文献１参照。）。同様に、３次元マスクプログラマブルＲＯＭ及びその周辺回路構成についても、既に開示されている（例えば、特許文献３参照。）。
【０００９】
微細化により、メモリの大容量化が実現されてきたが、微細化されるに伴い投資額が大きくなってきている。そのため、工程は長くなるが、ランニングコストの下がってきた設備を用い、積層化して、安価な大容量メモリを実現させようとする流れが実現されつつある（例えば、非特許文献１参照。）。
【００１０】
ダイオード／アンチフューズメモリセルであって、８層に縦方向に配置されたスタック構造を有する３次元ＰＲＯＭについては、既に開示されている（例えば、非特許文献２参照。）。更に又、プログラム抑制電圧をセルフブーストすることによってページプログラム電流を低下でき、かつインターリーブされたデータパスによって高速の読み出しスループットを達成する、順次増分ステップパルス（ISPP: Incremental step pulse programming）方式によるＮＡＮＤフラッシュメモリについても、既に開示されている（例えば、非特許文献３参照。）。
【特許文献１】特開平５−３２６８９２号公報（特に、図４参照）
【特許文献２】米国特許出願公開第２００４／０１２４４６６号明細書
【特許文献３】米国特許出願公開第２００４／０１５５３０２号明細書
【非特許文献１】エイ・ジェイ・ウォーカーら、“超高密度ファイル記憶応用のための３次元薄膜トランジスタ（ＴＦＴ）−ＳＯＮＯＳメモリセル”、２００３年、ＶＬＳＩシンポジウム、テクノロジーダイジェスト、２００３年、６月（A.J.Walker,et.al,“ 3D TFT−SONOS  Memory Cell for Ultra−High Density File Storage Applications, ”  2003 Symposium on VLSI Technology Digest of Technical.Papers ,June 2003）
【非特許文献２】エム・ジョンソンら、“ダイオード／アンチフューズメモリセルを有する５１２ＭビットＰＲＯＭ”、米国電気電子協会、ジャーナル・オブ・ソリッド・ステート・サーキット、第３８巻、１１号、２００３年、１１月、ｐｐ．１９２０−１９２８（M.Johnson,et.al,“512−Mb PROM With a Three-Dimensional  Array of Diode/Antifuse  Memory Cells,” IEEE J.Solid-State Circuits, Vol.38, No.11, pp.1920−1928,Nov. 2003）
【非特許文献３】ケイーディースンら、“順次増分ステップパルス方式による３．３Ｖ，３２Ｍビット，ＮＡＮＤフラッシュメモリ”、１９９５年米国電気電子協会（ＩＥＥＥ）、国際固体回路会議、１９９５年２月、ｐｐ．１２８−１２９（K-D.Sung,et.al,”A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme,” 1995 IEEE International Solid-State Circuits Conference Digest of Technical Papers, pp.128−129,15-17 Feb. 1995）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、ＮＡＮＤ型不揮発性半導体記憶装置において、選択ゲートトランジスタの代わりにダイオードを配置してメモリセルユニットを微細化，簡略化し、又メモリセルトランジスタを積層化して大容量化する。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、（イ）アノード領域をソース線に接続された第１ソース線側ダイオードと、（ロ）カソード領域を第１ビット線に接続された第１ビット線側ダイオードと、（ハ）第１ソース線側ダイオードのカソード領域と第１ビット線側ダイオードのアノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリングとをとを備え、（ニ）第１メモリセルストリングは半導体基板上に配置され、第１ソース線側ダイオードは、ソース線と第１メモリセルストリングとを接続するコンタクト内に半導体基板上に縦方向に配置され、第１ビット線側ダイオードは第１ビット線と第１メモリセルストリングとを接続するコンタクト内に半導体基板上に縦方向に配置される不揮発性半導体記憶装置が提供される。
【００１３】
本発明の他の態様によれば、（イ）アノード領域をソース線に接続された第１ソース線側ダイオードと、（ロ）カソード領域を第１ビット線に接続された第１ビット線側ダイオードと、（ハ）第１ソース線側ダイオードのカソード領域と第１ビット線側ダイオードのアノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリングと、（ニ）アノード領域をソース線に接続された第２ソース線側ダイオードと、（ホ）カソード領域を第２ビット線に接続された第２ビット線側ダイオードと、（ヘ）第２ソース線側ダイオードのカソード領域と第２ビット線側ダイオードのアノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第２メモリセルストリングとを備え、（ト）第１メモリセルストリング，及び第２メモリセルストリングは半導体基板上に層間絶縁膜を介して積層化配置され、第１，及び第２ソース線側ダイオードは、ソース線と第１,及び第２メモリセルストリングとを接続するコンタクト内に半導体基板上に縦方向に配置され、第１ビット線側ダイオードは第１ビット線と第１メモリセルストリングとを接続するコンタクト内に,第２ビット線側ダイオードは第２ビット線と第２メモリセルストリングとを接続するコンタクト内に半導体基板上に縦方向に配置される不揮発性半導体記憶装置不揮発性半導体記憶装置が提供される。
【００１４】
本発明の他の態様によれば、（イ）アノード領域を第１ソース線に接続された第１ソース線側ダイオードと、（ロ）カソード領域を第１ビット線に接続されたビット線側ダイオードと、（ハ）第１ソース線側ダイオードのカソード領域とビット線側ダイオードのアノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリングと、（ニ）アノード領域を第２ソース線に接続された第２ソース線側ダイオードと、（ホ）第２ソース線側ダイオードのカソード領域とビット線側ダイオードのアノード領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第２メモリセルストリングとを備え、（ヘ）第１メモリセルストリング，第２メモリセルストリングは半導体基板上に層間絶縁膜を介して同層に形成され、第１ソース線側ダイオードは第１ソース線と第１メモリセルストリングとを接続するコンタクト内に,第２ソース線側ダイオードは第２ソース線と第２メモリセルストリングとを接続するコンタクト内に半導体基板上に縦方向に配置され、ビット線側ダイオードはビット線と第１,及び第２メモリセルストリングを接続するコンタクト内に半導体基板上に縦方向に配置される不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１５】
本発明のＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタの代わりにダイオードを配置してメモリセルユニットを微細化，簡略化し、又メモリセルトランジスタを積層化して大容量化することができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の第１乃至第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１７】
また、以下に示す第１乃至第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
[第１の実施の形態]
（スタックゲート積層構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの一例は、ソース／ドレイン領域と、ソース／ドレイン領域間のチャネル領域と、チャネル領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたフローティングゲート電極と、フローティングゲート電極上に配置されたゲート間絶縁膜と、及びゲート間絶縁膜上に配置されたコントロールゲート電極とからなるスタックゲート積層構造を備える。
【００１９】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタがスタックゲート積層構造を備えるＮＡＮＤセルユニット１５０の模式的回路構成は、図１に示すように、アノード領域をソース線ＳＴＬに接続されたソース線側ダイオードＤＳと、カソード領域をビット線ＢＬに接続されたビット線側ダイオードＤＢと、ソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続されたメモリセルストリングを備える。
【００２０】
（ＳＯＮＯＳ構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの別の例は、ソース／ドレイン領域と、ソース／ドレイン領域間のチャネル領域と、チャネル領域上に配置されたＯＮＯ絶縁膜と、及びＯＮＯ絶縁膜上に配置されたコントロールゲート電極層とからなるＳＯＮＯＳ構造を備える。
【００２１】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタがＳＯＮＯＳ構造を備えるＮＡＮＤセルユニット１５０の模式的回路構成は、図２に示すように、アノード領域をソース線ＳＴＬに接続されたソース線側ダイオードＤＳと、カソード領域をビット線ＢＬに接続されたビット線側ダイオードＤＢと、ソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続されたメモリセルストリングを備える。
【００２２】
（全体ブロック構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成は、図３に示すように、半導体チップ１上に配置され、メモリセルアレイ２と、メモリセルアレイ２の周辺部に配置されたローアドレスデコーダ３，及びカラムアドレスデコーダ４と、ステータスレジスタ５と、入出力回路６と、ＳＧＤ／ＳＧＳ／ＧＣスイッチ１１６と、センスアンプ１２０，及びデータレジスタ１１８と、制御回路１１０，及び高電圧発生回路１１４と、レディー／ビジー出力回路１１２，アドレスレジスタ１０４，コマンドレジスタ１０６，及び動作ロジックコントロール回路１０８とが配置される。
【００２３】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の詳細な全体ブロック構成は、図４に示すように、メモリセルアレイ２と、メモリセルアレイ２の列方向の周辺部に配置される，センスアンプ１２０，データレジスタ１１８，及びカラムアドレスデコーダ４と、メモリセルアレイ２の行方向の周辺部に配置される，ＳＧＤ／ＳＧＳ／ＣＧスイッチ１１６，及びローアドレスデコーダ３と、ＳＧＤ／ＳＧＳ／ＣＧスイッチ１１６，メモリセルアレイ２，及びセンスアンプ１２０に高電圧信号パルスを供給する高電圧発生回路１１４と、高電圧発生回路１１４，及びメモリセルアレイ２の周辺回路部に制御信号を供給する制御回路１１０と、制御回路１１０にコマンド信号を供給するコマンドレジスタ１０６と、カラムアドレスデコーダ４，及びローアドレスデコーダ３にアドレス信号を供給するアドレスレジスタ１０４と、制御回路１１０から制御信号を受信するステータスレジスタ５，及びレディー／ビジー出力回路１１２と、制御回路１１０に制御信号を供給する動作ロジックコントロール回路１０８と、動作ロジックコントロール回路１０８から制御信号を受信し，ステータスレジスタ５からステータス情報を受信し，コマンドレジスタ１０６にコマンド信号を供給し，アドレスレジスタ１０４，及びデータレジスタ１１８との間でデータを送受信する入出力回路６とを備える。
【００２４】
図４に示すように、入出力回路６には、アドレス・データ・コマンド入出力ポートＩ／Ｏ１〜Ｉ／Ｏ８が接続されている。又、図４に示すように、動作ロジックコントロール回路１０８には、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰが供給される。又、図４に示すように、レディー／ビジー出力回路１１２からはＭＯＳトランジスタを介してレディー／ビジー出力信号ＲＹ／／ＢＹが出力される。ＶＣＣは外部電源電位であり、ＶＳＳは接地電位を示す。ＶＣＣはそのまま内部電位ＶＤＤとして使われる場合もあるが、内部で電源電位ＶＤＤに変換される場合もある。
【００２５】
（素子構造）
ダイオードの配置スペースを節約し、集積度を上げるためには、ソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢは半導体基板１０に対して縦方向に形成することが望ましい。尚、半導体基板１０はバルク半導体であっても良く、或いは又、半導体基板上にウェル拡散領域を備えていても良い。
【００２６】
以下の本発明の第１の実施の形態に係る不揮発性半導体記憶装置の説明においては、メモリセルトランジスタとして、スタックゲート積層構造のＴＦＴを有する例を説明するが、ＳＯＮＯＳ構造のＴＦＴを有する場合も同様に積層化形成可能である。
【００２７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、選択ゲートトランジスタの代わりにダイオードとすることでメモリセルユニットの簡略化を図る。
【００２８】
図５（ａ），及び（ｂ）に、選択素子としてＭＯＳトランジスタではなくダイオードを用い、メモリセルトランジスタとしてスタックゲート積層構造を用いた場合の４ＮＡＮＤセルの回路構成と、模式的断面構造を示す。メモリセルトランジスタとしてはｎＭＯＳを想定している。導電型を反対にして、メモリセルトランジスタとしてｐＭＯＳを用いても良いこと明らかである。その場合、電位関係、ダイオードのアノード、カソードは逆となる。
【００２９】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、図５（ａ），（ｂ）に示すように、メモリセルトランジスタを積層化した場合の第１層目を例として示す。図示していないが、ソース／ドレイン領域１２とコントロールゲート電極１５の位置関係を変えてもかまわない。
【００３０】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの模式的回路構成は、図５（ａ）に示すように、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳと、カソード領域をビット線ＢＬに接続されたビット線側ダイオードＤＢと、ソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳと、このソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【００３１】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図５（ｂ）に示すように、半導体基板１０と、半導体基板１０上に配置されたソース／ドレイン領域１２と、ソース／ドレイン領域１２間のチャネル領域と、チャネル領域上に配置されたゲート絶縁膜１１と、ゲート絶縁膜１１上に配置されたフローティングゲート電極１３と、フローティングゲート電極１３上に配置されたゲート間絶縁膜１４と、及びゲート間絶縁膜１４上に配置されたコントロールゲート電極１５とかなるスタックゲート積層構造を備える。
【００３２】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造は、図５（ｂ）に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたソース線側ダイオードＤＳのＤＳカソード領域２２と、ＤＳカソード領域２２上に配置されたＤＳアノード領域２１と、ＤＳアノード領域２１上に配置された第１コンタクトプラグ２６と、第１コンタクトプラグ２６上に配置され，行方向に延伸するソース線ＳＴＬｉ−１に接続された金属電極層２７と、半導体基板１０に配置されたドレイン領域１２と、ドレイン領域１２上に配置された第２コンタクトプラグ２６と、第２コンタクトプラグ２６上に配置された金属電極層２８と、金属電極層２８上に配置されたＤＢアノード領域１８と、ＤＢアノード領域１８上に配置されたＤＢカソード領域１９と、ＤＢカソード領域１９と接続され，列方向に延伸するビット線２０と、ソース線側ダイオードＤＳのＤＳカソード領域２２とビット線側ダイオードＤＢのＤＢアノード領域１８に接続されるドレイン領域１２との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【００３３】
更に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、図５（ａ），及び（ｂ）に示すように、列方向に隣接するメモリセルストリングにおいて、ビット線側ダイオードＤＢを共通に使用している。即ち、図５（ａ），及び（ｂ）に示すように、ビット線側ダイオードＤＢを中心に配置して、ビット線ＢＬが延伸する列方向にメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなるメモリセルストリングは、折り返すように配置され、両側のメモリセルストリングは、ビット線側ダイオードＤＢを共通に使用してビット線ＢＬと接続し、ソース線ＳＴＬｉ−１，及びＳＴＬｉ間に配置される。
【００３４】
更に、図５（ａ），及び（ｂ）に示されたソース線ＳＴＬｉ−１，ソース線側ダイオードＤＳ，メモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３，ビット線側ダイオードＤＢ，及びビット線ＢＬからなるＮＡＮＤセルユニット３５の構成は、層間絶縁膜３４を介して半導体基板１０に対して垂直方向に積層化配置されていても良い。
【００３５】
即ち、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介してメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が積層化配置され、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介してメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が積層化配置され、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介してメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が積層化配置される。
【００３６】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、各々のメモリセルトランジスタのコントロールゲート電極１５に接続されるワード線ＣＧ１０，ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ２０，ＣＧ２１，ＣＧ２２，ＣＧ２３，…，ＣＧ４０，ＣＧ４１，ＣＧ４２，ＣＧ４３は、ビット線ＢＬと直交する行方向に延伸する。
【００３７】
金属電極層２７に接続されたソース線ＳＴＬと、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域のｎ型シリコン層に対して、ソース線側ダイオードＤＳを形成するため、ｐ型シリコン層からなるＤＳアノード領域２１をコンタクトに埋め込む。即ち、最もソース線ＳＴＬ寄りのメモリセルトランジスタのソース領域をＤＳカソード領域２２として形成し、ＤＳカソード領域２２とコンタクトプラグ２６との間にＤＳアノード領域２１を縦方向に埋め込むように形成する。
【００３８】
ビット線ＢＬ側は、最もビット線ＢＬ寄りのメモリセルトランジスタＭ１３のドレイン領域１２に対してコンタクトプラグ２６によって一旦オーミックコンタトを形成した後、コンタクトプラグ２６上に金属電極層２８を配置し、金属電極層２８上にｐ型シリコン層からなるＤＢアノード領域１８，ｎ型シリコン層からなるＤＢカソード領域１９を順次埋め込み、ビット線側ダイオードＤＢを形成する。
【００３９】
以上のように、ソース線側コンタクト，ビット線側コンタクト中に、それぞれソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢを形成することによって、ＮＡＮＤセルユニットの占有面積を小さくすることができる。
【００４０】
ソース線ＳＴＬ側のソース線側ダイオードＤＳはｐｎ接合ではなく、ショットキー接合であってもかまわない。ビット線ＢＬ側のビット線側ダイオードＤＢもｐｎ接合によるダイオードである必然性はない。読み出しの電流方向は一方向でかまわないため、選択素子はＭＯＳトランジスタではなくダイオードで構成することができる。２端子素子であるため、ソース線ＳＴＬとビット線ＢＬの電圧の高低関係で選択する。
【００４１】
（動作電圧例）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにスタックゲート積層構造を有するメモリセルトランジスタを使用したＮＡＮＤセルユニットの動作電圧の一例は、図６に示すように表される。
【００４２】
選択されたメモリセルストリングについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおける基板、ビット線ＢＬ、ソース線ＳＴＬ、選択ワード線ＣＧ、及び非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択メモリセルストリングについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるビット線ＢＬ、ソース線ＳＴＬ、及び選択ワード線ＣＧについてパルス電圧状態が示されている。ここで、図６において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、及びＶＭＭはブートストラップ電圧を示す。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）よりも高く設定する。
【００４３】
読み出し動作はソース線ＳＴＬからビット線ＢＬに充電する形式をとり、選択されたメモリセルトランジスタのしきい値に応じて、ビット線ＢＬの電位が接地電位ＶＳＳのままか、ハイレベル“Ｈ”になるため、その電位をセンスアンプＳ／Ａで判断する。
【００４４】
書き込みベリファイの場合は、例えば、選択されたワード線ＣＧの電位が０Ｖより高いこと、消去ベリファイの場合は、例えば、選択されたメモリセルストリング内のワード線ＣＧの電位がすべて０Ｖであることなどの電位関係が異なるだけで、基本的には読み出し動作と同様である。
【００４５】
書き込みに関しては、セルフブーストによって“１”書き込み(消去状態を保つ)を達成するために、ソース線ＳＴＬから一旦、ＮＡＮＤセルユニットのチャネル下を充電する。その後、“０”書き込みの場合は、ビット線ＢＬを０Ｖにして放電、チャネル電位をＶＢＩ(ＢＬ側ダイオードのビルトイン電圧、シリコンのｐｎダイオードの場合０．６Ｖ程度)に、“１”書き込みの場合はＢＬを高電位の電源電位ＶＤＤとするとすることで、プリチャージ状態を保持し、選択されたワード線ＣＧをＶＰＰ(書き込み電圧)、選択されたＮＡＮＤストリング内の非選択のワード線ＣＧをブートストラップ電圧（ＶＭＭ）に昇圧し、チャネル電位を書き込みが起こらない電位にブートストラップする。
【００４６】
尚、ブートストラップ電圧ＶＭＭの電位は、チャネル電位が低電位の場合に、選択されたＮＡＮＤストリング内の非選択のメモリセルトランジスタに“０”書き込みが行われず、“１”書き込みされたメモリセルトランジスタのチャネル電位が十分上昇して、消去状態を保持できるような電位に設定される。ソース線ＳＴＬのプリチャージ電圧は電源電圧ＶＤＤでもかまわないが、ＶＤＤが１．８Ｖ程度の場合は、ＶＭＭを使用する方が望ましい。
【００４７】
“１”書き込み時のビット線ＢＬの電圧はブートストラップした電位が抜けない電位となれば問題ないが、ソース線ＳＴＬのプリチャージ電圧に準ずることが余計な電源回路を作らなくて済むという点で有利である。
【００４８】
消去動作は、半導体基板１０に消去電圧ＶＥＥを印加し、選択されたワード線ＣＧを接地電位ＶＳＳとし、ソース線ＳＴＬはフローティング状態とする。以下、消去動作について詳述する。
【００４９】
まず、ソース線ＳＴＬよりソース線側ダイオードＤＳを介して、ソース線ＳＴＬに最も近いメモリセルトランジスタＭ１０のソース領域に高電位が印加され、消去動作が行われる。次に、ソース線ＳＴＬに最も近いメモリセルトランジスタＭ１０のワード線ＣＧの電位をＶＸＸに昇圧し、メモリセルトランジスタＭ１０のドレイン領域に高電位を転送する。つまり、次のメモリセルトランジスタＭ１１のソース領域に高電位が印加されて、消去が行われる。次に、このメモリセルトランジスタＭ１１のワード線ＣＧの電位をＶＸＸに昇圧し、このメモリセルトランジスタＭ１１のドレイン領域に高電位を転送する。つまり、次のメモリセルトランジスタＭ１２のソース領域に高電位が印加されて、消去動作が行われる。以上の動作を繰り返し、選択されたメモリセルストリングのメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，及びＭ１３を消去する。
【００５０】
ソース線側ダイオードＤＳのビルトイン電圧をＶＢＩとすると、ＶＸＸは高電位（ＶＥＥ−ＶＢＩ）が転送できるような電圧である。ＶＥＥは、コントロールゲート電極とフローティングゲート電極とのキャパシティブカップリンによって、半導体基板１０に対して、低い電位で十分な電界が印加できる値である。
【００５１】
本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタの代わりにダイオードを配置してメモリセルユニットを微細化，簡略化し、又メモリセルトランジスタを積層化して大容量化することができる。
【００５２】
[第２の実施の形態]
（素子構造）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、埋め込み絶縁膜（ＢＯＸ）３２上に配置されたメモリセルトランジスタＭ１０，Ｍ１１,…,Ｍ１３を備える。ダイオードの配置スペースを節約し、集積度を上げるためには、ソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢは埋め込み絶縁膜（ＢＯＸ）３２上の半導体層(半導体がシリコンの場合はＳＯＩ構造)に対し縦方向に作成することが望ましい。
【００５３】
薄い半導体層を使ってメモリセルトランジスタを構成することにより、カットオフ特性の優れたメモリセルトランジスタが実現できる。
【００５４】
以下の本発明の第２の実施の形態に係る不揮発性半導体記憶装置の説明においては、メモリセルトランジスタとして、スタックゲート積層構造のＴＦＴを有する例を説明するが、ＳＯＮＯＳ構造のＴＦＴを有する場合も同様に積層化形成可能である。
【００５５】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、選択ゲートトランジスタの代わりにダイオードとすることでメモリセルユニットの簡略化を図る。
【００５６】
図７（ａ），及び（ｂ）に、選択素子としてＭＯＳトランジスタではなくダイオードを用い、メモリセルトランジスタとしてスタックゲート積層構造を用いた場合の４ＮＡＮＤセルの回路構成と、模式的断面構造を示す。メモリセルトランジスタとしてはｎＭＯＳを想定している。導電型を反対にして、メモリセルトランジスタとしてｐＭＯＳを用いても良いこと明らかである。その場合、電位関係、ダイオードのアノード、カソードは逆となる。
【００５７】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、図７（ａ），及び（ｂ）に示すように、メモリセルトランジスタを積層化した場合の第１層目を例として示す。図示していないが、ソース／ドレイン領域１２とコントロールゲート電極１５の位置関係を変えてもかまわない。
【００５８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの模式的回路構成は、図７（ａ）に示すように、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳと、カソード領域をビット線ＢＬに接続されたビット線側ダイオードＤＢと、ソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳと、このソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【００５９】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図７（ｂ）に示すように、半導体基板１０と、半導体基板１０上に配置された埋めこみ絶縁膜３２と、埋めこみ絶縁膜３２上に配置されたソース／ドレイン領域１２と、ソース／ドレイン領域１２間のチャネル領域２５と、チャネル領域２５上に配置されたゲート絶縁膜１１と、ゲート絶縁膜１１上に配置されたフローティングゲート電極１３と、フローティングゲート電極１３上に配置されたゲート間絶縁膜１４と、及びゲート間絶縁膜１４上に配置されたコントロールゲート電極１５とからなるスタックゲート積層構造を備える。
【００６０】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造は、図７（ｂ）に示すように、半導体基板１０と、半導体基板１０上に配置された埋めこみ絶縁膜３２と、埋め込み絶縁膜３２上に配置された素子分離領域８と、素子分離領域８に挟まれた埋め込み絶縁膜３２上に配置されたソース線側ダイオードＤＳのＤＳカソード領域２２と、ＤＳカソード領域２２上に配置されたＤＳアノード領域２１と、ＤＳアノード領域２１上に配置されたコンタクトプラグ２６と、そのコンタクトプラグ２６上に配置され，行方向に延伸するソース線ＳＴＬｉ−１に接続された金属電極層２７と、埋め込み絶縁膜３２上に配置されたドレイン領域１２と、ドレイン領域１２上に配置されたコンタクトプラグ２６と、このコンタクトプラグ２６上に配置された金属電極層２８と、金属電極層２８上に配置されたＤＢアノード領域１８と、ＤＢアノード領域１８上に配置されたＤＢカソード領域１９と、ＤＢカソード領域１９と接続され，列方向に延伸するビット線２０と、ソース線側ダイオードＤＳのＤＳカソード領域２２とＤＢアノード領域１８に接続されるドレイン領域１２との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【００６１】
更に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、図７（ａ），及び（ｂ）に示すように、列方向に隣接するメモリセルストリングにおいて、ビット線側ダイオードＤＢを共通に使用している。即ち、図７（ａ），及び（ｂ）に示すように、ビット線側ダイオードＤＢを中心に配置して、ビット線ＢＬが延伸する列方向にメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなるメモリセルストリングは、折り返すように配置され、両側のメモリセルストリングは、ビット線側ダイオードＤＢを共通に使用してビット線ＢＬと接続し、ソース線ＳＴＬｉ−１，及びＳＴＬｉ間に配置される。
【００６２】
更に、図７（ａ），及び（ｂ）に示されたソース線ＳＴＬｉ−１，ソース線側ダイオードＤＳ，メモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３，ビット線側ダイオードＤＢ，及びビット線ＢＬからなるＮＡＮＤセルユニット３５の構成は、層間絶縁膜３４を介して半導体基板１０に対して垂直方向に積層化配置されていても良い。
【００６３】
即ち、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介してメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が積層化配置され、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介してメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が積層化配置され、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介してメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が積層化配置される。
【００６４】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、各々のメモリセルトランジスタのコントロールゲート電極１５に接続されるワード線ＣＧ１０，ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ２０，ＣＧ２１，ＣＧ２２，ＣＧ２３，…，ＣＧ４０，ＣＧ４１，ＣＧ４２，ＣＧ４３は、ビット線ＢＬと直交する行方向に延伸する。
【００６５】
金属電極層２７に接続されたソース線ＳＴＬと、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域のｎ型シリコン層に対して、ソース線側ダイオードＤＳを形成するため、ｐ型シリコン層からなるＤＳアノード領域２１をコンタクトに埋め込む。即ち、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域をＤＳカソード領域２２として形成し、ＤＳカソード領域２２とコンタクトプラグ２６との間にＤＳアノード領域２１を縦方向に埋め込むように形成する。
【００６６】
ビット線ＢＬ側は、最もビット線ＢＬ寄りのメモリセルトランジスタＭ１３のドレイン領域１２に対してコンタクトプラグ２６によって一旦オーミックコンタトを形成した後、コンタクトプラグ２６上に金属電極層２８を配置し、金属電極層２８上にｐ型シリコン層からなるＤＢアノード領域１８，ｎ型シリコン層からなるＤＢカソード領域１９を順次埋め込み、ビット線側ダイオードＤＢを形成する。
【００６７】
以上のように、ソース線ＳＴＬ側のコンタクト，ビット線ＢＬ側のコンタクト中に、それぞれソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢを形成することによって、ＮＡＮＤセルユニットの占有面積を小さくすることができる。
【００６８】
ソース線ＳＴＬ側のソース線側ダイオードＤＳはｐｎ接合ではなく、ショットキー接合であってもかまわない。ビット線ＢＬ側のビット線側ダイオードＤＢもｐｎ接合によるダイオードである必然性はない。読み出しの電流方向は一方向でかまわないため、選択素子はＭＯＳトランジスタではなくダイオードで構成することができる。２端子素子であるため、ソース線ＳＴＬとビット線ＢＬの電圧の高低関係で選択する。
【００６９】
図７に示す構造は、基板にＳＯＩ基板を用いた場合である。メモリセルトランジスタのソース／ドレイン領域１２は埋め込絶縁膜（ＢＯＸ）３２まで達せず、ＳＯＩ内に共通のバックゲートとしてのｐ型領域が存在する場合は、このｐ型領域に対してバックゲート線ＢＧＬを接続して、第２の実施の形態に係る不揮発性半導体記憶装置と同様に一括消去の動作をさせることができる。
【００７０】
図７に示すように、メモリセルトランジスタのソース／ドレイン領域１２は埋め込み絶縁膜３２まで達する場合は、特に消去動作モードの場合、ソース／ドレイン領域１２で挟まれたチャネル領域２５にバックゲート線ＢＧＬを接続してバックゲート電位を供給することが難しい。この場合には、後述するようにに最も近いメモリセルトランジスタＭ１０のワード線ＣＧの電位をＶＸＸに昇圧し、図９に示すような動作波形を用いる。
【００７１】
（動作電圧例）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにスタックゲート積層構造のメモリセルトランジタを使用したＮＡＮＤセルユニットの動作電圧の一例は図８に示すように表される。
【００７２】
選択されたメモリセルストリングについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるビット線ＢＬ、ソース線ＳＴＬ、選択ワード線ＣＧ、及び非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択のメモリセルストリングについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるビット線ＢＬ、ソース線ＳＴＬ、及びワード線ＣＧについてパルス電圧状態が示されている。ここで、図８において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、ＶＭＭはブートストラップ電圧を示す。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）よりも高く設定する。
【００７３】
図８に従う消去動作における動作波形は、図９に示すように表される。図９において、ＶＢＩはＰ−Ｎ接合のビルトインポテンシャルを示す。図９は、ソース線ＳＴＬ，ワード線ＣＧ２０〜ＣＧ２３，ワード線ＣＧ３０〜ＣＧ３３，及びワード線ＣＧ４０〜ＣＧ４３、ビット線ＢＬ、選択ワード線ＣＧ１０、選択ワード線ＣＧ１１、選択ワード線ＣＧ１２、及び選択ワード線ＣＧ１３に印加されるパルス電圧状態が示されている。図９に示すように、ビット線ＢＬの電位は、｜Ｖｔｈ（‘１’）｜−ＶＢＩで表される。Ｖｔｈ（‘１’）は、‘１’書き込み状態におけるしきい値電圧を示す。もともとの各メモリセルトランジスタのしきい値電圧によって、中間波形は異なることから、ビット線ＢＬの電位は、図９に示すように表される。
【００７４】
図８に従う書き込み動作における動作波形は、図１０に示すように表される。図１０には、ソース線ＳＴＬ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、及び選択されたワード線ＣＧト線に印加されるパルス電圧状態が示されている。
【００７５】
図８に従う読み出し動作における動作波形は、図１１に示すように表される。図１１には、ソース線ＳＴＬ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、及び選択されたワード線ＣＧに印加されるパルス電圧状態が示されている。
【００７６】
読み出し動作は、ソース線ＳＴＬからビット線ＢＬに充電する形式をとり、選択されたメモリセルトランジスタのしきい値に応じて、ビット線ＢＬの電位が接地電位ＶＳＳのままか、ハイレベル“Ｈ”になるため、その電位をセンスアンプＳ／Ａで判断する。
【００７７】
書き込みベリファイの場合は、例えば、選択されたワード線ＣＧの電位が０Ｖより高いこと、消去ベリファイの場合は、例えば、選択されたメモリセルストリング内のワード線ＣＧの電位がすべて０Ｖであることなどの電位関係が異なるだけで、基本的には読み出し動作と同様である。
【００７８】
書き込みに関しては、セルフブーストによって“１”書き込み(消去状態を保つ)を達成するために、ソース線ＳＴＬから一旦、ＮＡＮＤセルユニットのチャネル下を充電する。その後、“０”書きの場合は、ビット線ＢＬを０Ｖにして放電、チャネル電位をＶＢＩ(ＢＬ側ダイオードのビルトイン電圧、シリコンのｐｎダイオードの場合０．６Ｖ程度)に、“１”書きの場合はビット線ＢＬを高電位の電源電位ＶＤＤとすることで、プリチャージ状態を保持し、選択されたワード線ＣＧをＶＰＰ(書き込み電圧)、選択されたＮＡＮＤストリング内の非選択のワード線ＣＧをブートストラップ電圧（ＶＭＭ）に昇圧し、チャネル電位を書き込みが起こらない電位にブートストラップする。
【００７９】
尚、ブートストラップ電圧ＶＭＭの電位は、チャネル電位が低電位の場合に、選択されたＮＡＮＤストリング内の非選択のメモリセルトランジスタに“０”書き込みが行われず、“１”書き込みされたメモリセルトランジスタのチャネル電位が十分上昇して、消去状態を保持できるような電位に設定される。ソース線ＳＴＬのプリチャージ電圧は電源電圧ＶＤＤでもかまわないが、ＶＤＤが１．８Ｖ程度の場合は、ＶＭＭを使用する方が望ましい。“１”書きＢＬの電圧はブートストラップした電位が抜けない電位となれば問題ないが、ソース線ＳＴＬのプリチャージ電圧に準ずることが余計な電源回路を作らなくて済むという点で有利である。以下、消去動作について詳述する。
【００８０】
まず、ソース線ＳＴＬよりソース線側ダイオードＤＳを介して、ソース線ＳＴＬに最も近いメモリセルトランジスタＭ１０のソース領域に高電位（ＶＥＥ−ＶＢＩ(ソース線側ダイオードＤＳのビルトイン電圧)）が印加され、消去動作が行われる。次に、ソース線ＳＴＬメモリセルトランジスタＭ１０のドレイン領域に高電位を転送する。つまり、次のメモリセルトランジスタＭ１１のソース領域に高電位が印加されて、消去が行われる。次に、このメモリセルトランジスタＭ１１のワード線ＣＧの電位をＶＸＸに昇圧し、このメモリセルトランジスタＭ１１のドレイン領域に高電位を転送する。つまり、次のメモリセルトランジスタＭ１２のソース領域に高電位が印加されて、消去動作が行われる。以上の動作を繰り返し、選択されたメモリセルストリングのメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，及びＭ１３を消去する。
【００８１】
ソース線側ダイオードＤＳのビルトイン電圧をＶＢＩとすると、ＶＸＸは高電位（ＶＥＥ−ＶＢＩ）が転送できるような電圧である。ＶＥＥは、コントロールゲート電極とフローティングゲート電極とのキャパシティブカップリンによって、半導体基板１０に対して、低い電位で十分な電界が印加できる値である。
【００８２】
メモリセルトランジスタとしてはｎＭＯＳを想定している。導電型を反対にして、メモリセルトランジスタとしてｐＭＯＳを用いても良いこと明らかである。その場合、電位関係、ダイオードのアノード、カソードは逆となる。
【００８３】
本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタの代わりにダイオードを配置してメモリセルユニットを微細化，簡略化し、メモリセルトランジスタを作成することによりカットオフ特性を向上することができる。つまり、読み出し特性を向上することができる。
【００８４】
[第３の実施の形態]
（スタックゲート積層構造）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタがスタックゲート積層構造を備えるＮＡＮＤセルユニット１５０が４層積層化された模式的回路構成例は、図１２に示すように、アノード領域をソース線ＳＴＬに接続された第１ソース線側ダイオードＤＳ１と、カソード領域を第１ビット線ＢＬ１に接続されたビット線側ダイオードＤＢ１と、第１ソース線側ダイオードＤＳ１のカソード領域と第１ビット線側ダイオードＤＢ１のアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第１メモリセルストリングと、アノード領域をソース線ＳＴＬに接続された第２ソース線側ダイオードＤＳ２と、カソード領域を第２ビット線ＢＬ２に接続された第２ビット線側ダイオードＤＢ２と、第２ソース線側ダイオードＤＳ２のカソード領域と第２ビット線側ダイオードＤＢ２のアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第２メモリセルストリングと、アノード領域をソース線ＳＴＬに接続された第３ソース線側ダイオードＤＳ３と、カソード領域を第３ビット線ＢＬ３に接続された第３ビット線側ダイオードＤＢ３と、第３ソース線側ダイオードＤＳ３のカソード領域と第３ビット線側ダイオードＤＢ３のアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第３メモリセルストリングと、
アノード領域をソース線ＳＴＬに接続された第４ソース線側ダイオードＤＳ４と、カソード領域を第４ビット線ＢＬ４に接続された第４ビット線側ダイオードＤＢ４と、第４ソース線側ダイオードＤＳ４のカソード領域と第４ビット線側ダイオードＤＢ４のアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第４メモリセルストリングとを備える。
【００８５】
（ＳＯＮＯＳ構造）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタがＳＯＮＯＳ構造を備えるＮＡＮＤセルユニット１５０が４層積層化された模式的回路構成例は、図１３に示すように、アノード領域をソース線ＳＴＬに接続された第１ソース線側ダイオードＤＳ１と、カソード領域を第１ビット線ＢＬ１に接続されたビット線側ダイオードＤＢ１と、第１ソース線側ダイオードＤＳ１のカソード領域と第１ビット線側ダイオードＤＢ１のアノード領域との間に接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第１メモリセルストリングと、アノード領域をソース線ＳＴＬに接続された第２ソース線側ダイオードＤＳ２と、カソード領域を第２ビット線ＢＬ２に接続された第２ビット線側ダイオードＤＢ２と、第２ソース線側ダイオードＤＳ２のカソード領域と第２ビット線側ダイオードＤＢ２のアノード領域との間に接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第２メモリセルストリングと、アノード領域をソース線ＳＴＬに接続された第３ソース線側ダイオードＤＳ３と、カソード領域を第３ビット線ＢＬ３に接続された第３ビット線側ダイオードＤＢ３と、第３ソース線側ダイオードＤＳ３のカソード領域と第３ビット線側ダイオードＤＢ３のアノード領域との間に接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第３メモリセルストリングと、アノード領域をソース線ＳＴＬに接続された第４ソース線側ダイオードＤＳ４と、カソード領域を第４ビット線ＢＬ４に接続された第４ビット線側ダイオードＤＢ４と、第４ソース線側ダイオードＤＳ４のカソード領域と第４ビット線側ダイオードＤＢ４のアノード領域との間に接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第４メモリセルストリングとを備える。
【００８６】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の第１乃至第４メモリセルストリングにおいて、各々のメモリセルトランジスタのコントロールゲート電極は、それぞれ異なるワード線ＣＧ１０，ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ２０，ＣＧ２１，ＣＧ２２，ＣＧ２３，…，ＣＧ４０，ＣＧ４１，ＣＧ４２，ＣＧ４３に接続される。
【００８７】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、第１乃至第４メモリセルストリングは、互いに層間絶縁膜で絶縁された４層の積層化構造として配置される。したがって、１６個直列接続されるＮＡＮＤ型メモリセルトランジスタの占有面積を、４個直列接続されるＮＡＮＤ型メモリセルトランジスタの占有面積で実現することができる。
【００８８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、１個のメモリセルストリングにおいて直列接続されるメモリセルトランジスタの数は４個に限定されるものではない。又、積層数も４層に限定されるものではない。例えば、高速読み出しを実現するために、メモリセルストリングを唯一つのメモリセルトランジスタで構成することもできる。
【００８９】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、ソース線側ダイオードＤＳ１乃至ＤＳ４及びビット線側ダイオードＤＢ１乃至ＤＢ４は、いずれも半導体基板上に縦方向に配置される。又、ソース線側ダイオードＤＳ１乃至ＤＳ４は、例えば、ソース線ＳＴＬとメモリセルストリングを接続するためのコンタクト内に存在しても良い。或いは又、ビット線側ダイオードＤＢ１乃至ＤＢ４は、例えば、ビット線ＢＬとメモリセルストリングを接続するためのコンタクト内に存在しても良い。
【００９０】
（素子構造）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、層間絶縁膜３４中に配置されたメモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３を積層化することで大容量化を図っている。ただし、セルフブーストによって、“１”書き込み(消去状態を保つ)を達成するためには、ソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢのカットオフ特性が重要である。又、ダイオードの配置スペースを節約し、集積度を上げるためには、ソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢは縦方向に作成することが望ましい。
【００９１】
層間絶縁膜３４中に積層化されて形成されるメモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３は、ＴＦＴによって形成される。レーザーアニール技術等によって、堆積したアモルファスシリコン、或いはポリシリコンを再結晶化して、メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３のソース／ドレイン領域１２，及びチャネル領域２５を形成することができる。或いは又、堆積したアモルファスシリコン、或いはポリシリコンをそのままでも、メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３のソース／ドレイン領域１２，及びチャネル領域２５を形成することができる。メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３のゲート構造が、ＯＮＯ構造の場合はトラップ準位に、フローティングゲート構造の場合はフローティングゲート電極層に電子、或いは正孔が蓄積され、しきい値が変化すればよいからである。
【００９２】
アモルファスシリコン、ポリシリコンをレーザーアニール等により単結晶化した場合は、ＳＯＮＯＳ／ＴＦＴ構造、浅いソース／ドレイン領域１２による、図１４（ｂ）に示すような構造がより作成しやすくなる。
【００９３】
アモルファスシリコン、ポリシリコンを使用する場合、ダングリングボンドを抑えるため、窒化する場合がある。したがって、ＳＮＯＮＯＮＳという構造をとることもある。又、コントロールゲート側のシリコン酸化膜のかわりに、比誘電率の大きいアルミナ膜（Ａｌ2Ｏ3）を使った構造、ＳＡＮＯＳという構造をとることもある。又、コントロールゲートに金属を使ったＭＯＮＯＳ構造、或いはＭＡＮＯＳ構造を採用しても良い。メモリセルトランジスタとして適用されるＴＦＴはｎチャネル型であることを想定しているがｐチャネル型でもかまわない。その場合、以下に示す電位関係、ソース線側ダイオードＤＳ，ビット線側ダイオードＤＢのアノード，カソードの関係は逆となる。
【００９４】
以下の本発明の第３の実施の形態に係る不揮発性半導体記憶装置の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明するが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
【００９５】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、選択ゲートトランジスタの代わりにダイオードとすることでメモリセルユニットの簡略化を図る。
【００９６】
図１４（ａ），及び（ｂ）に、選択素子としてＭＯＳトランジスタではなくダイオードを用い、メモリセルトランジスタとしてスＳＯＮＯＳ／ＴＦＴ構造を用いた場合の４ＮＡＮＤセルの回路構成と、模式的断面構造を示す。メモリセルトランジスタとしてはｎＭＯＳを想定している。導電型を反対にして、メモリセルトランジスタとしてｐＭＯＳを用いても良いこと明らかである。その場合、電位関係、ダイオードのアノード、カソードは逆となる。
【００９７】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、図１４（ａ），及び（ｂ）に示すように、メモリセルトランジスタを積層化した場合のある特定の１層を例として示す。図示していないが、ソース／ドレイン領域１２とコントロールゲート電極２３の位置関係を変えてもかまわない。
【００９８】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの模式的回路構成は、図１４（ａ）に示すように、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳと、カソード領域をビット線ＢＬに接続されたビット線側ダイオードＤＢと、ソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳと、このソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【００９９】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図１４（ｂ）に示すように、層間絶縁膜３４と、層間絶縁膜３４中に配置されたソース／ドレイン領域１２と、ソース／ドレイン領域１２間のチャネル領域２５と、チャネル領域２５上に配置されたＯＮＯ絶縁膜２４と、ＯＮＯ絶縁膜２４上に配置されたコントロールゲート電極２３とからなるＳＯＮＯＳ／ＴＦＴ構造を備える。
【０１００】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造は、図１４（ｂ）に示すように、層間絶縁膜３４と、層間絶縁膜３４中に配置された素子分離領域８と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたソース線側ダイオードＤＳのＤＳカソード領域２２と、ＤＳカソード領域２２下に配置されたＤＳアノード領域２１と、ＤＳアノード領域２１下に配置され，行方向に延伸するソース線ＳＴＬｉ−１に接続された金属電極層２７と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたドレイン領域１２と、ドレイン領域１２上に配置されたコンタクトプラグ２６と、このコンタクトプラグ２６上に配置されたＤＢアノード領域１８と、ＤＢアノード領域１８上に配置されたＤＢカソード領域１９と、ＤＢカソード領域１９と接続され，列方向に延伸するビット線２０と、ソース線側ダイオードＤＳのＤＳカソード領域２２とＤＢアノード領域１８に接続されるドレイン領域１２との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１０１】
更に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、図１４（ａ），及び（ｂ）に示すように、列方向に隣接するメモリセルストリングにおいて、ビット線側ダイオードＤＢを共通に使用している。即ち、図１４（ａ），及び（ｂ）に示すように、ビット線側ダイオードＤＢを中心に配置して、ビット線ＢＬが延伸する列方向にメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなるメモリセルストリングは、折り返すように配置され、両側のメモリセルストリングは、ビット線側ダイオードＤＢを共通に使用してビット線ＢＬと接続し、ソース線ＳＴＬｉ−１，及びＳＴＬｉ間に配置される。
【０１０２】
更に、図１４（ａ），及び（ｂ）に示されたソース線ＳＴＬｉ−１，ソース線側ダイオードＤＳ，メモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３，ビット線側ダイオードＤＢ，及びビット線ＢＬからなるＮＡＮＤセルユニット３５の構成は、層間絶縁膜３４を介して垂直方向に積層化配置されていても良い。
【０１０３】
即ち、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介してメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が積層化配置され、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介してメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が積層化配置され、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介してメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が積層化配置される。
【０１０４】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、各々のメモリセルトランジスタのコントロールゲート電極２３に接続されるワード線ＣＧ１０，ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ２０，ＣＧ２１，ＣＧ２２，ＣＧ２３，…，ＣＧ４０，ＣＧ４１，ＣＧ４２，ＣＧ４３は、ビット線ＢＬと直交する行方向に延伸する。
【０１０５】
金属電極層２７に接続されたソース線ＳＴＬと、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域のｎ型シリコン層に対して、ソース線側ダイオードＤＳを形成するため、ｐ型シリコン層からなるＤＳアノード領域２１をコンタクトに埋め込む。即ち、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域をＤＳカソード領域２２として形成し、ＤＳカソード領域２２と金属電極層２７との間にＤＳアノード領域２１を縦方向に埋め込むように形成する。
【０１０６】
ビット線ＢＬ側は、最もビット線ＢＬ寄りのメモリセルトランジスタＭ１３のドレイン領域１２に対してコンタクトプラグ２６によって一旦オーミックコンタトを形成した後、このコンタクトプラグ２６上にｐ型シリコン層からなるＤＢアノード領域１８，ｎ型シリコン層からなるＤＢカソード領域１９を順次埋め込み、ビット線側ダイオードＤＢを形成する。
【０１０７】
以上のように、ソース線ＳＴＬ側のコンタクト，ビット線ＢＬ側のコンタクト中に、それぞれソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢを形成することによって、ＮＡＮＤセルユニットの占有面積を小さくすることができる。
【０１０８】
ソース線ＳＴＬ側のソース線側ダイオードＤＳはｐｎ接合ではなく、ショットキー接合であってもかまわない。ビット線ＢＬ側のビット線側ダイオードＤＢもｐｎ接合によるダイオードである必然性はない。読み出しの電流方向は一方向でかまわないため、選択素子はＭＯＳトランジスタではなくダイオードで構成することができる。２端子素子であるため、ソース線ＳＴＬとビット線ＢＬの電圧の高低関係で選択する。
【０１０９】
（動作電圧例）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジタを使用したＮＡＮＤセルユニットの動作電圧の一例は図１５に示すように表される。
【０１１０】
選択されたメモリセルストリングについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるビット線ＢＬ、ソース線ＳＴＬ、選択ワード線ＣＧ、及び非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択のメモリセルストリングについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるビット線ＢＬ、ソース線ＳＴＬ、及びワード線ＣＧについてパルス電圧状態が示されている。ここで、図１５において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、ＶＭＭはブートストラップ電圧を示す。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）よりも高く設定する。
【０１１１】
図１５に従う消去動作における動作波形は、図９と同様に表される。図９には、ソース線ＳＴＬ，ワード線ＣＧ２０〜ＣＧ２３，ワード線ＣＧ３０〜ＣＧ３３，及びワード線ＣＧ４０〜ＣＧ４３、ビット線ＢＬ、選択ワード線ＣＧ１０、選択ワード線ＣＧ１１、選択ワード線ＣＧ１２、及び選択ワード線ＣＧ１３に印加されるパルス電圧状態が示されている。図９に示すように、ビット線ＢＬの電位は、｜Ｖｔｈ（‘１’）｜−ＶＢＩで表される。Ｖｔｈ（‘１’）は、‘１’書き込み状態におけるしきい値電圧を示す。もともとの各メモリセルトランジスタのしきい値電圧によって、中間波形は異なることから、ビット線ＢＬの電位は、図９に示すように表される。
【０１１２】
図１５に従う書き込み動作における動作波形は、図１０と同様に表される。図１０には、ソース線ＳＴＬ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、及び選択されたワード線ＣＧト線に印加されるパルス電圧状態が示されている。
【０１１３】
図１５に従う読み出し動作における動作波形は、図１１と同様に表される。図１１には、ソース線ＳＴＬ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、及び選択されたワード線ＣＧに印加されるパルス電圧状態が示されている。
【０１１４】
読み出し動作は、ソース線ＳＴＬからビット線ＢＬに充電する形式をとり、選択されたメモリセルトランジスタのしきい値に応じて、ビット線ＢＬの電位が接地電位ＶＳＳのままか、ハイレベル“Ｈ”になるため、その電位をセンスアンプＳ／Ａで判断する。
【０１１５】
書き込みベリファイの場合は、例えば、選択されたワード線ＣＧの電位が０Ｖより高いこと、消去ベリファイの場合は、例えば、選択されたメモリセルストリング内のワード線ＣＧの電位がすべて０Ｖであることなどの電位関係が異なるだけで、基本的には読み出し動作と同様である。
【０１１６】
書き込みに関しては、セルフブーストによって“１”書き込み(消去状態を保つ)を達成するために、ソース線ＳＴＬから一旦、ＮＡＮＤセルユニットのチャネル下を充電する。その後、“０”書きの場合は、ビット線ＢＬを０Ｖにして放電、チャネル電位をＶＢＩ(ＢＬ側ダイオードのビルトイン電圧、シリコンのｐｎダイオードの場合０．６Ｖ程度)に、“１”書きの場合はＢＬを高電位の電源電位ＶＤＤとすることで、プリチャージ状態を保持し、選択されたワード線ＣＧをＶＰＰ(書き込み電圧)、選択されたＮＡＮＤストリング内の非選択のワード線ＣＧをブートストラップ電圧（ＶＭＭ）に昇圧し、チャネル電位を書き込みが起こらない電位にブートストラップする。
【０１１７】
尚、ブートストラップ電圧ＶＭＭの電位は、チャネル電位が低電位の場合に、選択されたＮＡＮＤストリング内の非選択のメモリセルトランジスタに“０”書き込みが行われず、“１”書き込みされたメモリセルトランジスタのチャネル電位が十分上昇して、消去状態を保持できるような電位に設定される。ソース線ＳＴＬのプリチャージ電圧は電源電圧ＶＤＤでもかまわないが、ＶＤＤが１．８Ｖ程度の場合は、ＶＭＭを使用する方が望ましい。“１”書きＢＬの電圧はブートストラップした電位が抜けない電位となれば問題ないが、ソース線ＳＴＬのプリチャージ電圧に準ずることが余計な電源回路を作らなくて済むという点で有利である。以下、消去動作について詳述する。
【０１１８】
まず、ソース線ＳＴＬよりソース線側ダイオードＤＳを介して、ソース線ＳＴＬに最も近いメモリセルトランジスタＭ１０のソース領域に高電位（ＶＥＥ−ＶＢＩ(ソース線側ダイオードＤＳのビルトイン電圧)）が印加され、消去動作が行われる。次に、ソース線ＳＴＬメモリセルトランジスタＭ１０のドレイン領域に高電位を転送する。つまり、次のメモリセルトランジスタＭ１１のソース領域に高電位が印加されて、消去が行われる。次に、このメモリセルトランジスタＭ１１のワード線ＣＧの電位をＶＸＸに昇圧し、このメモリセルトランジスタＭ１１のドレイン領域に高電位を転送する。つまり、次のメモリセルトランジスタＭ１２のソース領域に高電位が印加されて、消去動作が行われる。以上の動作を繰り返し、選択されたメモリセルストリングのメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，及びＭ１３を消去する。
【０１１９】
ソース線側ダイオードＤＳのビルトイン電圧をＶＢＩとすると、ＶＸＸは高電位（ＶＥＥ−ＶＢＩ）が転送できるような電圧である。ＶＥＥは、コントロールゲート電極とＯＮＯ絶縁膜２４中のチャージトラップレベルとのキャパシティブカップリンによって、半導体基板１０に対して、低い電位で十分な電界が印加できる値である。
【０１２０】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化した模式的回路構成は、図１６に示すように、第１層目は、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳ１と、カソード領域をビット線ＢＬ１に接続されたビット線側ダイオードＤＢ１と、ソース線側ダイオードＤＳ１のカソード領域とビット線側ダイオードＤＢ１のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳ１と、このソース線側ダイオードＤＳ１のカソード領域とビット線側ダイオードＤＢ１のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１２１】
第２層目は、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳ２と、カソード領域をビット線ＢＬ２に接続されたビット線側ダイオードＤＢ２と、ソース線側ダイオードＤＳ２のカソード領域とビット線側ダイオードＤＢ２のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳ２と、このソース線側ダイオードＤＳ２のカソード領域とビット線側ダイオードＤＢ２のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１２２】
第３層目は、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳ３と、カソード領域をビット線ＢＬ３に接続されたビット線側ダイオードＤＢ３と、ソース線側ダイオードＤＳ３のカソード領域とビット線側ダイオードＤＢ３のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳ３と、このソース線側ダイオードＤＳ３のカソード領域とビット線側ダイオードＤＢ３のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１２３】
第４層目は、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳ４と、カソード領域をビット線ＢＬ４に接続されたビット線側ダイオードＤＢ４と、ソース線側ダイオードＤＳ４のカソード領域とビット線側ダイオードＤＢ４のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳ４と、このソース線側ダイオードＤＳ４のカソード領域とビット線側ダイオードＤＢ４のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１２４】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化した，Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造は、図１７に示すように、図１４（ｂ）に示した構造を層間絶縁膜３４中に４層積層化した構成を有する。
【０１２５】
（第３の実施の形態の変形例）
本発明の第３の実施の形態の変形例に係る不揮発性半導体記憶装置であって、図１７の構造に対し、ビット線ＢＬとソース線ＳＴＬの位置関係を逆転した場合のＮＡＮＤセルユニットを４層積層化した、Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造は、図１８に示すように表される。
【０１２６】
本発明の第３の実施の形態の変形例に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造の１層は、図１８に示すように、層間絶縁膜３４と、層間絶縁膜３４中に配置された素子分離領域８と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたソース線側ダイオードＤＳのＤＳカソード領域２２と、ＤＳカソード領域２２上に配置されたＤＳアノード領域２１と、ＤＳアノード領域２１上に配置され，行方向に延伸するソース線ＳＴＬｉ−１に接続された金属電極層２７と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたドレイン領域１２と、ドレイン領域１２下に配置されたコンタクトプラグ２６と、このコンタクトプラグ２６下に配置されたＤＢアノード領域１８と、ＤＢアノード領域１８下に配置されたＤＢカソード領域１９と、ＤＢカソード領域１９と接続され，列方向に延伸するビット線２０と、ソース線側ダイオードＤＳのＤＳカソード領域２２とＤＢアノード領域１８に接続されるドレイン領域１２との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１２７】
更に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、図１８に示すように、列方向に隣接するメモリセルストリングにおいて、ビット線側ダイオードＤＢを共通に使用している。即ち、図１８に示すように、ビット線側ダイオードＤＢを中心に配置して、ビット線ＢＬが延伸する列方向にメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなるメモリセルストリングは、折り返すように配置され、両側のメモリセルストリングは、ビット線側ダイオードＤＢを共通に使用してビット線ＢＬと接続している。
【０１２８】
更に、図１８に示すように、ソース線ＳＴＬｉ−１，ソース線側ダイオードＤＳ，メモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３，ビット線側ダイオードＤＢ，及びビット線ＢＬからなるＮＡＮＤセルユニット３５の構成は、層間絶縁膜３４を介して垂直方向に積層化配置されている。
【０１２９】
即ち、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介してメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が積層化配置され、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介してメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が積層化配置され、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介してメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が積層化配置される。
【０１３０】
本発明の第４３の実施の形態の変形例に係る不揮発性半導体記憶装置において、各々のメモリセルトランジスタのコントロールゲート電極２３に接続されるワード線ＣＧ１０，ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ２０，ＣＧ２１，ＣＧ２２，ＣＧ２３，…，ＣＧ４０，ＣＧ４１，ＣＧ４２，ＣＧ４３は、ビット線ＢＬと直交する行方向に延伸する。
【０１３１】
金属電極層２７に接続されたソース線ＳＴＬと、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域のｎ型シリコン層に対して、ソース線側ダイオードＤＳを形成するため、ｐ型シリコン層からなるＤＳアノード領域２１をコンタクトに埋め込む。即ち、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域をＤＳカソード領域２２として形成し、ＤＳカソード領域２２と金属電極層２７との間にＤＳアノード領域２１を縦方向に埋め込むように形成する。
【０１３２】
ビット線ＢＬ側は、最もビット線ＢＬ寄りのメモリセルトランジスタＭ１３のドレイン領域１２とビット線ＢＬ間を接続するコンタクト部分において、ビット線ＢＬ上にｎ型シリコン層からなるＤＢカソード領域１９を形成し、ＤＢカソード領域１９上にｐ型シリコン層からなるＤＢアノード領域１８を形成し、ＤＢアノード領域１８上にコンタクトプラグ２６を形成して、ビット線側ダイオードＤＢを形成する。
【０１３３】
以上のように、ソース線ＳＴＬ側のコンタクト，ビット線ＢＬ側のコンタクト中に、それぞれソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢを形成することによって、ＮＡＮＤセルユニットの占有面積を小さくすることができる。
【０１３４】
図１８に示す例では、アモルファスシリコン，若しくはポリシリコンをソース／ドレイン領域１２、チャネル領域２５に用いる例を示している。メモリセルトランジスタはＳＯＮＯＳ構造を有する。アモルファスシリコン、ポリシリコン使用の場合、ダングリングボンドを抑えるため、窒化する場合がある。したがって、ＳＮＯＮＯＮＳという構造をとることもある。ＳＯＮＯＳ／ＴＦＴはｎチャネル型であることを想定しているがｐチャネル型でもかまわない。
【０１３５】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットアレイの模式的回路構成は、例えば、図１９に示すように表される。列方向に延伸するビット線ＢＬ１，ＢＬ２，…，ＢＬｊ，ＢＬｊ＋１，…と、行方向に延伸するソース線…，ＳＴＬｉ−１，ＳＴＬｉ，…，ＳＴＬｋ＋１，ＳＴＬｋ＋２，…とを備え、ＮＡＮＤセルユニット３５は、列方向に延伸するビット線ＢＬ１，ＢＬ２，…，ＢＬｊ，ＢＬｊ＋１，…と、行方向に延伸するソース線…，ＳＴＬｉ−１，ＳＴＬｉ，…，ＳＴＬｋ＋１，ＳＴＬｋ＋２，…との交差部に配置される。図１９に示す模式的回路構成は、隣接するＮＡＮＤセルユニット３５が、図１６に示すように、ビット線側ダイオードＤＢを共通に使用する回路構成を備える。
【０１３６】
本発明の第３の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタの代わりにダイオードを配置してメモリセルストリングを微細化，簡略化し、メモリセルトランジスタを積層化して大容量化することができる。
【０１３７】
[第４の実施の形態]
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化した模式的回路構成は、図２０に示すように表される。本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、ＮＡＮＤセルユニットを積層化した場合、上下でソース線ＳＴＬ，或いはビット線ＢＬを共有化する構造を有する点に特徴を有する。
【０１３８】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化し、上下でビット線ＢＬ乃至はソース線ＳＴＬを共有化した，Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造は、図２１に示すように表される。本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、図２１に示すように、チャネル領域２５、ソース／ドレイン領域１２とコントロールゲート電極２３の上下関係が各層毎に入れ替わっているが、すべて同じ関係でも構わない。
【０１３９】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化した模式的回路構成は、図２０に示すように、第１層目は、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳ１と、カソード領域をビット線ＢＬ１に接続されたビット線側ダイオードＤＢ１と、ソース線側ダイオードＤＳ１のカソード領域とビット線側ダイオードＤＢ１のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉ＋１に接続されたソース線側ダイオードＤＳ１と、このソース線側ダイオードＤＳ１のカソード領域とビット線側ダイオードＤＢ１のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１４０】
第２層目は、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳ２と、カソード領域をビット線ＢＬ２に接続されたビット線側ダイオードＤＢ２と、ソース線側ダイオードＤＳ２のカソード領域とビット線側ダイオードＤＢ２のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉ＋１に接続されたソース線側ダイオードＤＳ２と、このソース線側ダイオードＤＳ２のカソード領域とビット線側ダイオードＤＢ２のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１４１】
第３層目は、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳ３と、カソード領域をビット線ＢＬ２に接続されたビット線側ダイオードＤＢ３と、ソース線側ダイオードＤＳ３のカソード領域とビット線側ダイオードＤＢ３のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉ＋２に接続されたソース線側ダイオードＤＳ３と、このソース線側ダイオードＤＳ３のカソード領域とビット線側ダイオードＤＢ３のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１４２】
第４層目は、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳ４と、カソード領域をビット線ＢＬ３に接続されたビット線側ダイオードＤＢ４と、ソース線側ダイオードＤＳ４のカソード領域とビット線側ダイオードＤＢ４のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉ＋２に接続されたソース線側ダイオードＤＳ４と、このソース線側ダイオードＤＳ４のカソード領域とビット線側ダイオードＤＢ４のアノード領域との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１４３】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造は、図２１に示すように、１層目は、層間絶縁膜３４と、層間絶縁膜３４中に配置された素子分離領域８と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたソース線側ダイオードＤＳ１のＤＳカソード領域２２と、ＤＳカソード領域２２上に配置されたＤＳアノード領域２１と、ＤＳアノード領域２１上に配置され，行方向に延伸するソース線ＳＴＬｉ−１に接続された金属電極層２７と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたドレイン領域１２と、ドレイン領域１２下に配置されたコンタクトプラグ２６と、このコンタクトプラグ２６下に配置されたＤＢアノード領域１８と、ＤＢアノード領域１８下に配置されたＤＢカソード領域１９と、ＤＢカソード領域１９と接続され，列方向に延伸するビット線ＢＬ１と、ソース線側ダイオードＤＳのＤＳカソード領域２２とＤＢアノード領域１８に接続されるドレイン領域１２との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。更に、１層目は、ビット線側ダイオードＤＢ１を共通に使用し、ビット線側ダイオードＤＢ１を中心に配置して、ビット線ＢＬ１が延伸する列方向にメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなるメモリセルストリングが折り返すように配置され、両側のメモリセルストリングは、ビット線側ダイオードＤＢ１を共通に使用してビット線ＢＬ１と接続し、ソース線ＳＴＬｉ−１，及びＳＴＬｉ＋１間に配置される。
【０１４４】
２層目は、層間絶縁膜３４と、層間絶縁膜３４中に配置された素子分離領域８と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたソース線側ダイオードＤＳ２のＤＳカソード領域２２と、ＤＳカソード領域２２下に配置されたＤＳアノード領域２１と、ＤＳアノード領域２１下に配置され，行方向に延伸する１層目と共通のソース線ＳＴＬｉ−１に接続された金属電極層２７と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたドレイン領域１２と、ドレイン領域１２上に配置されたコンタクトプラグ２６と、このコンタクトプラグ２６上に配置されたＤＢアノード領域１８と、ＤＢアノード領域１８上に配置されたＤＢカソード領域１９と、ＤＢカソード領域１９と接続され，列方向に延伸するビット線ＢＬ２と、ソース線側ダイオードＤＳのＤＳカソード領域２２とＤＢアノード領域１８に接続されるドレイン領域１２との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。更に、２層目は、ビット線側ダイオードＤＢ２を共通に使用し、ビット線側ダイオードＤＢ２を中心に配置して、ビット線ＢＬ２が延伸する列方向にメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３からなるメモリセルストリングが折り返すように配置され、両側のメモリセルストリングは、ビット線側ダイオードＤＢ２を共通に使用してビット線ＢＬ２と接続し、ソース線ＳＴＬｉ−１，及びＳＴＬｉ＋１間に配置される。
【０１４５】
３層目は、層間絶縁膜３４と、層間絶縁膜３４中に配置された素子分離領域８と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたソース線側ダイオードＤＳ３のＤＳカソード領域２２と、ＤＳカソード領域２２上に配置されたＤＳアノード領域２１と、ＤＳアノード領域２１上に配置され，行方向に延伸するソース線ＳＴＬｉに接続された金属電極層２７と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたドレイン領域１２と、ドレイン領域１２下に配置されたコンタクトプラグ２６と、このコンタクトプラグ２６下に配置されたＤＢアノード領域１８と、ＤＢアノード領域１８下に配置されたＤＢカソード領域１９と、ＤＢカソード領域１９と接続され，列方向に延伸する，２層目のビット線と共通のビット線ＢＬ２と、ソース線側ダイオードＤＳ３のＤＳカソード領域２２とＤＢアノード領域１８に接続されるドレイン領域１２との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。更に、３層目は、ビット線側ダイオードＤＢ３を共通に使用し、ビット線側ダイオードＤＢ３を中心に配置して、ビット線ＢＬ２が延伸する列方向にメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３からなるメモリセルストリングが折り返すように配置され、両側のメモリセルストリングは、ビット線側ダイオードＤＢ３を共通に使用してビット線ＢＬ２と接続し、ソース線ＳＴＬｉ，及びＳＴＬｉ＋２間に配置される。
【０１４６】
４層目は、層間絶縁膜３４と、層間絶縁膜３４中に配置された素子分離領域８と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたソース線側ダイオードＤＳ４のＤＳカソード領域２２と、ＤＳカソード領域２２上に配置されたＤＳアノード領域２１と、ＤＳアノード領域２１下に配置され，行方向に延伸するソース線ＳＴＬｉに接続された金属電極層２７と、素子分離領域８に挟まれ，層間絶縁膜３４上に配置されたドレイン領域１２と、ドレイン領域１２上に配置されたコンタクトプラグ２６と、このコンタクトプラグ２６上に配置されたＤＢアノード領域１８と、ＤＢアノード領域１８上に配置されたＤＢカソード領域１９と、ＤＢカソード領域１９と接続され，列方向に延伸する，ビット線ＢＬ３と、ソース線側ダイオードＤＳ４のＤＳカソード領域２２とＤＢアノード領域１８に接続されるドレイン領域１２との間に接続され，ＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。更に、４層目は、ビット線側ダイオードＤＢ３を共通に使用し、ビット線側ダイオードＤＢ３を中心に配置して、ビット線ＢＬ３が延伸する列方向にメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３からなるメモリセルストリングが折り返すように配置され、両側のメモリセルストリングは、ビット線側ダイオードＤＢ４を共通に使用してビット線ＢＬ３と接続し、ソース線ＳＴＬｉ，及びＳＴＬｉ＋２間に配置される。
【０１４７】
更に、図２１に示すように、ソース線ＳＴＬｉ−１，ソース線側ダイオードＤＳ，メモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３，ビット線側ダイオードＤＢ，及びビット線ＢＬからなるＮＡＮＤセルユニット３５の構成は、層間絶縁膜３４を介して垂直方向に積層化配置されている。
【０１４８】
即ち、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介してメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が積層化配置され、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介してメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が積層化配置され、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介してメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が積層化配置される。
【０１４９】
本発明の第４の実施の形態の変形例に係る不揮発性半導体記憶装置において、各々のメモリセルトランジスタのコントロールゲート電極２３に接続されるワード線ＣＧ１０，ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ２０，ＣＧ２１，ＣＧ２２，ＣＧ２３，…，ＣＧ４０，ＣＧ４１，ＣＧ４２，ＣＧ４３は、ビット線ＢＬと直交する行方向に延伸する。
【０１５０】
金属電極層２７に接続されたソース線ＳＴＬと、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域のｎ型シリコン層に対して、ソース線側ダイオードＤＳを形成するため、ｐ型シリコン層からなるＤＳアノード領域２１をコンタクトに埋め込む。即ち、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域をＤＳカソード領域２２として形成し、ＤＳカソード領域２２と金属電極層２７との間にＤＳアノード領域２１を縦方向に埋め込むように形成する。
【０１５１】
ビット線ＢＬ側は、最もビット線ＢＬ寄りのメモリセルトランジスタＭ１３のドレイン領域１２とビット線ＢＬ間を接続するコンタクト部分において、ビット線ＢＬ上にｎ型シリコン層からなるＤＢカソード領域１９を形成し、ＤＢカソード領域１９上にｐ型シリコン層からなるＤＢアノード領域１８を形成し、ＤＢアノード領域１８上にコンタクトプラグ２６を形成して、ビット線側ダイオードＤＢを形成する。
【０１５２】
以上のように、ソース線ＳＴＬ側のコンタクト，ビット線ＢＬ側のコンタクト中に、それぞれソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢを形成することによって、ＮＡＮＤセルユニットの占有面積を小さくすることができる。
【０１５３】
図２１に示す例では、アモルファスシリコン，若しくはポリシリコンをソース／ドレイン領域１２、チャネル領域２５に用いる例を示している。メモリセルトランジスタはＳＯＮＯＳ構造を有する。アモルファスシリコン、ポリシリコン使用の場合、ダングリングボンドを抑えるため、窒化する場合がある。したがって、ＳＮＯＮＯＮＳという構造をとることもある。ＳＯＮＯＳ／ＴＦＴはｎチャネル型であることを想定しているがｐチャネル型でもかまわない。
【０１５４】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化した場合のメモリセルアレイ端部における配線接続を説明する模式的平面パターンは、図２２に示すように表される。
【０１５５】
図２２（ａ）には、セルアレイ１層目とＣＭＯＳ層を接続するコンタクトプラグ５６の配置例が示されている。メモリセルアレイのソース／ドレイン領域１２上に配置されたコントロールゲート電極２３は、メモリセルアレイの周辺部に行方向に延伸し、メモリセルアレイの周辺部において、図２２（ａ）に示すように、金属電極層１０２を介してコンタクトプラグ５６と接続される。
【０１５６】
図２２（ｂ）には、セルアレイ２層目とセルアレイ１層目を接続するコンタクトプラグ５７の配置例が示されている。メモリセルアレイのソース／ドレイン領域１２上に配置されたコントロールゲート電極２３は、メモリセルアレイの周辺部に行方向に延伸し、メモリセルアレイの周辺部において、図２２（ｂ）に示すように、金属電極層１００を介してコンタクトプラグ５７と接続される。
【０１５７】
図２２（ｃ）には、セルアレイ３層目とセルアレイ２層目を接続するコンタクトプラグ５８の配置例が示されている。メモリセルアレイのソース／ドレイン領域１２上に配置されたコントロールゲート電極２３は、メモリセルアレイの周辺部に行方向に延伸し、メモリセルアレイの周辺部において、図２２（ｃ）に示すように、金属電極層９８を介してコンタクトプラグ５８と接続される。
【０１５８】
図２２（ｄ）には、セルアレイ４層目とセルアレイ３層目を接続するコンタクトプラグ５９の配置例が示されている。メモリセルアレイのソース／ドレイン領域１２上に配置されたコントロールゲート電極２３は、メモリセルアレイの周辺部に行方向に延伸し、メモリセルアレイの周辺部において、図２２（ｄ）に示すように、金属電極層９６を介してコンタクトプラグ５９と接続される。
【０１５９】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルアレイを積層化構成することにより、シリコン基板表面に空きスペースができる。このような空きスペースに対して、ソース線ＳＴＬ，ワード線ＣＧのドライバ、センスアンプＳ／Ａなどを、一部をレイアウトすることが可能となる。このように、空きスペースを利用することにより、チップサイズの縮小化を図ることができる。
【０１６０】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、例えば、図２３に示すように、ソース／ドレイン領域１２上に、偶数番ソース線／ワード線３６，及び奇数番ソース線／ワード線３８を行方向に延伸するように配置し、偶数番ビット線４０，及び奇数番ビット線４２を列方向に延伸するように配置する。図２３に示すように、ソース／ドレイン領域１２の行方向の周辺部においては、偶数番ソース線／ワード線用デコーダ／ドライバ領域４４，及び偶数番ソース線／ワード線用デコーダ／ドライバ領域４４を配置する。又、図２３に示すように、ソース／ドレイン領域１２の列方向の周辺部においては、偶数番ビット線用デコーダ／センスアンプ領域４８，及び奇数番ビット線用デコーダ／センスアンプ領域５０を配置する。
【０１６１】
図２３に示すように半導体基板表面上の空きスペースを利用して、チップサイズを縮小化することは、本発明の第５の実施の形態に係る不揮発性半導体記憶装置に限定されるものではなく、前述の第１乃至第４の実施の形態に係る不揮発性半導体記憶装置においても同様に適用される。
【０１６２】
本発明の第４の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタの代わりにダイオードを配置してメモリセルユニットを微細化，簡略化し、メモリセルトランジスタを積層化して大容量化することができる。
【０１６３】
又、本発明の第４の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、半導体基板表面にできる空きスペースを利用することにより、チップサイズの縮小化を図ることができる。
【０１６４】
[第５の実施の形態]
（素子構造）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置においては、行方向に延伸するバックゲート線ＢＧＬを有し、半導体領域２９と接続する。第３乃至第４の実施の形態と組み合わせることも可能である。ダイオードの配置スペースを節約し、集積度を上げるためには、ソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢは半導体領域２９に対して縦方向に作成することが望ましい。半導体領域２９に対しては、コンタクトプラグ３０によってバックゲート電極を接続する。
【０１６５】
以下の本発明の第５の実施の形態に係る不揮発性半導体記憶装置の説明においては、メモリセルトランジスタとして、行方向に延伸するバックゲート線ＢＧＬに接続された半導体領域２９を有する，スタックゲート積層構造のＴＦＴを有する例の積層化構造を説明するが、行方向に延伸するバックゲート線ＢＧＬに接続された半導体領域２９を有する，ＳＯＮＯＳ構造のＴＦＴを有する場合も同様に積層化形成可能である。
【０１６６】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置においては、選択ゲートトランジスタの代わりにダイオードとすることでメモリセルユニットの簡略化を図る。
【０１６７】
図２４（ａ），及び（ｂ）に、選択素子としてＭＯＳトランジスタではなくダイオードを用い、行方向に延伸するバックゲート線ＢＧＬに接続された半導体領域２９を有する，メモリセルトランジスタとしてスタックゲート積層構造を用いた場合の４ＮＡＮＤセルの回路構成と、模式的断面構造を示す。メモリセルトランジスタとしてはｎＭＯＳを想定している。導電型を反対にして、メモリセルトランジスタとしてｐＭＯＳを用いても良いこと明らかである。その場合、電位関係、ダイオードのアノード、カソードは逆となる。
【０１６８】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置においては、図２４（ａ），及び（ｂ）に示すように、行方向に延伸するバックゲート線ＢＧＬに接続された半導体領域２９を有する，メモリセルトランジスタを積層化した場合の第１層目を例として示す。図示していないが、ソース／ドレイン領域１２とコントロールゲート電極１５の位置関係を変えてもかまわない。
【０１６９】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、行方向に延伸するバックゲート線ＢＧＬに接続された半導体領域２９を有する，メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの模式的回路構成は、図２４（ａ）に示すように、アノード領域をソース線ＳＴＬｉ−１に接続されたソース線側ダイオードＤＳと、カソード領域をビット線ＢＬに接続されたビット線側ダイオードＤＢと、ソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、アノード領域をソース線ＳＴＬｉに接続されたソース線側ダイオードＤＳと、このソース線側ダイオードＤＳのカソード領域とビット線側ダイオードＤＢのアノード領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングと、各メモリセルトランジスタの半導体領域２９に接続され，行方向に延伸するバックゲート線ＢＧＬとを備える。
【０１７０】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図２４（ｂ）に示すように、半導体領域２９と、半導体領域２９上に配置されたソース／ドレイン領域１２と、ソース／ドレイン領域１２間のチャネル領域と、チャネル領域上に配置されたゲート絶縁膜１１と、ゲート絶縁膜１１上に配置されたフローティングゲート電極１３と、フローティングゲート電極１３上に配置されたゲート間絶縁膜１４と、及びゲート間絶縁膜１４上に配置されたコントロールゲート電極１５とからなるスタックゲート積層構造を備える。
【０１７１】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、行方向に延伸するバックゲート線ＢＧＬに接続された半導体領域２９を有する，メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造は、図２４（ｂ）に示すように、半導体領域２９と、半導体領域２９に配置された素子分離領域８と、素子分離領域８に挟まれた半導体領域２９に配置されたソース線側ダイオードＤＳのＤＳカソード領域２２と、ＤＳカソード領域２２上に配置されたＤＳアノード領域２１と、ＤＳアノード領域２１上に配置されたコンタクトプラグ２６と、そのコンタクトプラグ２６上に配置され，行方向に延伸するソース線ＳＴＬｉ−１に接続された金属電極層２７と、半導体領域２９に配置されたドレイン領域１２と、ドレイン領域１２上に配置されたコンタクトプラグ２６と、このコンタクトプラグ２６上に配置された金属電極層２８と、金属電極層２８上に配置されたＤＢアノード領域１８と、ＤＢアノード領域１８上に配置されたＤＢカソード領域１９と、ＤＢカソード領域１９と接続され，列方向に延伸するビット線２０と、ソース線側ダイオードＤＳのＤＳカソード領域２２とＤＢアノード領域１８に接続されるドレイン領域１２との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域１２を介して直列に接続されたメモリセルストリングとを備える。
【０１７２】
更に、本発明の第５の実施の形態に係る不揮発性半導体記憶装置においては、図２４（ａ），及び（ｂ）に示すように、列方向に隣接するメモリセルストリングにおいて、ビット線側ダイオードＤＢを共通に使用している。即ち、図２４（ａ），及び（ｂ）に示すように、ビット線側ダイオードＤＢを中心に配置して、ビット線ＢＬが延伸する列方向にメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなるメモリセルストリングは、折り返すように配置され、両側のメモリセルストリングは、ビット線側ダイオードＤＢを共通に使用してビット線ＢＬと接続し、ソース線ＳＴＬｉ−１，及びＳＴＬｉ間に配置される。
【０１７３】
更に、図２４（ａ），及び（ｂ）に示されたソース線ＳＴＬｉ−１，ソース線側ダイオードＤＳ，メモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３，ビット線側ダイオードＤＢ，及びビット線ＢＬからなるＮＡＮＤセルユニット３５の構成は、層間絶縁膜３４を介して半導体領域２９に対して垂直方向に積層化配置されていても良い。
【０１７４】
即ち、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介してメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が積層化配置され、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介してメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が積層化配置され、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介してメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が積層化配置される。
【０１７５】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、各々のメモリセルトランジスタのコントロールゲート電極１５に接続されるワード線ＣＧ１０，ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ２０，ＣＧ２１，ＣＧ２２，ＣＧ２３，…，ＣＧ４０，ＣＧ４１，ＣＧ４２，ＣＧ４３は、ビット線ＢＬと直交する行方向に延伸する。
【０１７６】
金属電極層２７に接続されたソース線ＳＴＬと、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域のｎ型シリコン層に対して、ソース線側ダイオードＤＳを形成するため、ｐ型シリコン層からなるＤＳアノード領域２１をコンタクトに埋め込む。即ち、最もソース線ＳＴＬ寄りのメモリセルトランジスタＭ１０のソース領域をＤＳカソード領域２２として形成し、ＤＳカソード領域２２とコンタクトプラグ２６との間にＤＳアノード領域２１を縦方向に埋め込むように形成する。
【０１７７】
ビット線ＢＬ側は、最もビット線ＢＬ寄りのメモリセルトランジスタＭ１３のドレイン領域１２に対してコンタクトプラグ２６によって一旦オーミックコンタトを形成した後、コンタクトプラグ２６上に金属電極層２８を配置し、金属電極層２８上にｐ型シリコン層からなるＤＢアノード領域１８，ｎ型シリコン層からなるＤＢカソード領域１９を順次埋め込み、ビット線側ダイオードＤＢを形成する。
【０１７８】
以上のように、ソース線側コンタクト，ビット線側コンタクト中に、それぞれソース線側ダイオードＤＳ，及びビット線側ダイオードＤＢを形成することによって、ＮＡＮＤセルユニットの占有面積を小さくすることができる。
【０１７９】
ソース線ＳＴＬ側のソース線側ダイオードＤＳはｐｎ接合ではなく、ショットキー接合であってもかまわない。ビット線ＢＬ側のビット線側ダイオードＤＢもｐｎ接合によるダイオードである必然性はない。読み出しの電流方向は一方向でかまわないため、選択素子はＭＯＳトランジスタではなくダイオードで構成することができる。２端子素子であるため、ソース線ＳＴＬとビット線ＢＬの電圧の高低関係で選択する。
【０１８０】
（動作電圧例）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、行方向に延伸するバックゲート線ＢＧＬに接続された半導体領域２９をチャネル領域とする，スタックゲート積層構造のメモリセルトランジスタを使用したＮＡＮＤセルユニットの動作電圧の一例は、図２５に示すように表される。
【０１８１】
選択されたメモリセルストリングについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるバックゲート線ＢＧＬ、ビット線ＢＬ、ソース線ＳＴＬ、選択ワード線ＣＧ、及び非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択メモリセルストリングについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるバックゲート線ＢＧＬ、ビット線ＢＬ、ソース線ＳＴＬ、及び選択ワード線ＣＧについてパルス電圧状態が示されている。ここで、図２５において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、及びＶＭＭはブートストラップ電圧を示す。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）よりも高く設定する。
【０１８２】
図２５に従う消去動作における動作波形は、図２６に示すように表される。消去動作では選択メモリセルストリング内のメモリセルトランジスタが一括で消去状態となる。図２６において、ＶＢＩはＰ−Ｎ接合のビルトインポテンシャルを示す。図２６には、ソース線ＳＴＬ，選択ワード線ＣＧ、ビット線ＢＬ、及びバックゲート線ＢＧＬに印加されるパルス電圧状態が示されている。図２６に示すように、ビット線ＢＬの電位は、ＶＥＥ−ＶＢＩで表される。
【０１８３】
図２５に従う書き込み動作における動作波形は、図２７に示すように表される。図２７には、ソース線ＳＴＬ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、選択されたワード線ＣＧ、及びバックゲート線ＢＧＬに印加されるパルス電圧状態が示されている。
【０１８４】
図２５に従う読み出し動作における動作波形は、図２８に示すように表される。図２８には、ソース線ＳＴＬ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、選択されたワード線ＣＧ、及びバックゲート線ＢＧＬに印加されるパルス電圧状態が示されている。
【０１８５】
読み出し動作は、ソース線ＳＴＬからビット線ＢＬに充電する形式をとり、選択されたメモリセルトランジスタのしきい値に応じて、ビット線ＢＬの電位が接地電位ＶＳＳのままか、ハイレベル“Ｈ”になるため、その電位をセンスアンプＳ／Ａで判断する。
【０１８６】
書き込みベリファイの場合は、例えば、選択されたワード線ＣＧの電位が０Ｖより高いこと、消去ベリファイの場合は、例えば、選択されたメモリセルストリング内のワード線ＣＧの電位がすべて０Ｖであることなどの電位関係が異なるだけで、基本的には読み出し動作と同様である。
【０１８７】
書き込みに関しては、セルフブーストによって“１”書き込み(消去状態を保つ)を達成するために、ソース線ＳＴＬから一旦、ＮＡＮＤセルユニットのチャネル下を充電する。その後、“０”書き込みの場合は、ビット線ＢＬを０Ｖにして放電、チャネル電位をＶＢＩ(ＢＬ側ダイオードのビルトイン電圧、シリコンのｐｎダイオードの場合０．６Ｖ程度)に、“１”書きの場合はＢＬを高電位の電源電位ＶＤＤとすることで、プリチャージ状態を保持し、選択されたワード線ＣＧをＶＰＰ(書き込み電圧)、選択されたＮＡＮＤストリング内の非選択のワード線ＣＧをブートストラップ電圧（ＶＭＭ）に昇圧し、チャネル電位を書き込みが起こらない電位にブートストラップする。
【０１８８】
尚、ブートストラップ電圧ＶＭＭの電位は、チャネル電位が低電位の場合に、選択されたＮＡＮＤストリング内の非選択のメモリセルトランジスタに“０”書き込みが行われず、“１”書き込みされたメモリセルトランジスタのチャネル電位が十分上昇して、消去状態を保持できるような電位に設定される。ソース線ＳＴＬのプリチャージ電圧は電源電圧ＶＤＤでもかまわないが、ＶＤＤが１．８Ｖ程度の場合は、ＶＭＭを使用する方が望ましい。
【０１８９】
“１”書き込み時のビット線ＢＬの電圧はブートストラップした電位が抜けない電位となれば問題ないが、ソース線ＳＴＬのプリチャージ電圧に準ずることが余計な電源回路を作らなくて済むという点で有利である。
【０１９０】
消去動作は、バックゲート線ＢＧＬに消去電圧ＶＥＥを印加し、選択されたワード線ＣＧを接地電位ＶＳＳとし、ソース線ＳＴＬはフローティング状態とする。以下、消去動作について詳述する。
【０１９１】
まず、ソース線ＳＴＬよりソース線側ダイオードＤＳを介して、ソース線ＳＴＬに最も近いメモリセルトランジスタＭ１０のソース領域に高電位が印加され、消去動作が行われる。次に、ソース線ＳＴＬに最も近いメモリセルトランジスタＭ１０のワード線ＣＧの電位をＶＸＸに昇圧し、メモリセルトランジスタＭ１０のドレイン領域に高電位を転送する。つまり、次のメモリセルトランジスタＭ１１のソース領域に高電位が印加されて、消去が行われる。次に、このメモリセルトランジスタＭ１１のワード線ＣＧの電位をＶＸＸに昇圧し、このメモリセルトランジスタＭ１１のドレイン領域に高電位を転送する。つまり、次のメモリセルトランジスタＭ１２のソース領域に高電位が印加されて、消去動作が行われる。以上の動作を繰り返し、選択されたメモリセルストリングのメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，及びＭ１３を消去する。
【０１９２】
ソース線側ダイオードＤＳのビルトイン電圧をＶＢＩとすると、ＶＸＸは高電位（ＶＥＥ−ＶＢＩ）が転送できるような電圧である。ＶＥＥは、コントロールゲート電極とフローティングゲート電極とのキャパシティブカップリンによって、半導体基板１０に対して、低い電位で十分な電界が印加できる値である。
【０１９３】
本発明の第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、行方向に延伸するバックゲート線ＢＧＬに接続されたバックゲート構造を備えることで、消去動作では選択ブロック内のメモリセルトランジスタを一括で消去状態とすることができる。第１〜第４の実施の形態と組み合わせることにより、つまり、選択ゲートトランジスタの代わりにダイオードを配置してメモリセルユニットを微細化，簡略化し、メモリセルトランジスタを積層化して大容量化することができる。
【０１９４】
[その他の実施の形態]
上記のように、本発明は第１乃至第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１９５】
更に又、第１乃至第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
【０１９６】
更に又、第１乃至第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、積層構造、ＳＯＮＯＳ構造、ＭＯＮＯＳ構造に限られるものではない。側壁コントロールゲート型構造、或いはＳＯＩ構造を適用しても良い。
【０１９７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１９８】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの模式的回路構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ構造を備えるＮＡＮＤセルユニットの模式的回路構成図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の詳細な全体ブロック構成図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの（ａ）模式的回路構成図、及び（ｂ）Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作電圧の一例。
【図７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの（ａ）模式的回路構成図、及び（ｂ）Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図８】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作電圧の一例。
【図９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、図８に従う消去動作における動作波形図
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、図８に従う書き込み動作における動作波形図。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、図８に従う読み出し動作における動作波形図。
【図１２】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の回路構成であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットを４層積層化した不揮発性半導体記憶装置の模式的回路構成図。
【図１３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の回路構成であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ層構造を備えるＮＡＮＤセルユニットを４層積層化した不揮発性半導体記憶装置の模式的回路構成図。
【図１４】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットの積層化構造の場合のある１層における，（ａ）模式的回路構成図、及び（ｂ）Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図１５】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の動作電圧の一例。
【図１６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化した模式的回路構成図。
【図１７】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化した、Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図１８】本発明の第３の実施の形態の変形例に係る不揮発性半導体記憶装置であって、図１７構造に対し、ビット線ＢＬとソース線ＳＴＬの位置関係を逆転した場合ＮＡＮＤセルユニットを４層積層化した、Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図１９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットアレイの模式的回路構成図。
【図２０】本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化した模式的回路構成図。
【図２１】本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化し、上下でビット線ＢＬ乃至はソース線ＳＴＬを共有化した，Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図２２】本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、ダイオードを選択ゲートとし、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を備えるＮＡＮＤセルユニットを４層積層化した場合のメモリセルアレイ端部における配線接続を説明する模式的平面パターン図であって、（ａ）セルアレイ１層目とＣＭＯＳ層を接続するコンタクト、（ｂ）セルアレイ２層目とセルアレイ１層目を接続するコンタクト、（ｃ）セルアレイ３層目とセルアレイ２層目を接続するコンタクト、及び（ｄ）セルアレイ４層目とセルアレイ３層目を接続するコンタクトも模式図。
【図２３】本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、メモリセルアレイを積層化構成することにより、半導体基板表面にできる空きスペースを利用することにより、チップサイズの縮小化を図る平面パターン構成例。
【図２４】本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、ダイオードを選択ゲートとし、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの（ａ）模式的回路構成図、及び（ｂ）Ｉ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図２５】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の動作電圧の一例。
【図２６】本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、図２５に従う消去動作における動作波形図
【図２７】本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、図２５に従う書き込み動作における動作波形図。
【図２８】本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、図２５に従う読み出し動作における動作波形図。
【符号の説明】
【０１９９】
８…素子分離領域（ＳＴＩ）
１０…半導体基板
１１…ゲート絶縁膜
１２…ソース／ドレイン領域
１３…フローティングゲート電極
１４…ゲート間絶縁膜
１５，２３…コントロールゲート電極
１８…ＤＢアノード領域
１９…ＤＢカソード領域
２０…ビット線（ＢＬ）
２１…ＤＳアノード領域
２２…ＤＳカソード領域
２４…ＯＮＯ絶縁膜
２５…チャネル領域
２６，３０，５６，５７，５８，５９…コンタクトプラグ
２７，２８，９６，９８，１００，１０２…金属電極層
２９…半導体領域
３１…バックゲート線（ＢＧＬ）
３２…埋め込み絶縁膜（ＢＯＸ）
３４…層間絶縁膜
ＳＴＬ，ＳＴＬｉ−２，ＳＴＬｉ−１，ＳＴＬｉ，ＳＴＬｉ＋１，ＳＴＬｉ＋２，…，ＳＴＬｋ＋１，ＳＴＬｋ＋２，…，…ソース線
ＢＬ，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…，ＢＬｊ，ＢＬｊ＋１，…，…ビット線
ＣＧ１０，ＣＧ１１，…，ＣＧ４２，ＣＧ４３…ワード線
Ｍ１０，Ｍ１１，…，Ｍ４２，Ｍ４３…メモリセルトランジスタ
ＤＳ，ＤＳ１，ＤＳ２，ＤＳ３，ＤＳ４…ソース線側ダイオード
ＤＢ，ＤＢ１，ＤＢ２，ＤＢ３，ＤＢ４…ビット線側ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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