(57)【要約】      （修正有）【課題】プリント基板をマルチベンダ化し、異なる種類の半導体を実装可能なプリント基板を提供する。【解決手段】IVH（インター・スティシャル・ビアホール）基板６の一方の面に、第一の半導体デバイス２Ａを実装するための配線を施し、他方の面に、第一の半導体デバイス２Ａとピン位置やピン数が異なる第二の半導体デバイス２Ｂを実装するための配線を施す。本発明のIVH基板６により、一方の面を第一の半導体デバイス２Ａ実装用に用いることができ、他方の面を第二の半導体デバイス２Ｂ実装用に用いることができるので、本発明のIVH基板に実装する半導体デバイスを変更しても、同一の基板を用いることができるようになる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第一の半導体デバイスを実装可能な配線パターンが形成された第一の信号配線層の表面と、第一の回路を実装可能な配線パターンが形成された共通信号配線層の表面とを有する第一の面と、
前記第一の面の反対面であって、第二の半導体デバイスを実装可能な配線パターンが形成された第二の信号配線層の表面とを有する第二の面とを備え、
前記第一の信号配線層と前記第二の信号配線層は電気的に分離されており、前記共通信号配線層は前記第一の信号配線層及び前記第二の信号配線層のいずれか一方と電気的に接続可能であることを特徴とするプリント基板。
【請求項２】
請求項１において、
前記共通信号配線層が前記第一の信号配線層及び前記第二の信号配線層のいずれか一方と電気的に接続し、他方と電気的に分離するための接続切換回路が実装されることを特徴とするプリント基板。
【請求項３】
請求項１又は２において、
前記共通信号配線層を伝送するパラレル信号をシリアル信号に変換して前記第一の信号配線層及び前記第二の信号配線層に転送し、前記第一の信号配線層及び前記第二の信号配線層のいずれか一方を伝送するシリアル信号をパラレル信号に変換して前記共通信号配線層に転送する変換回路が実装されることを特徴とするプリント基板。
【請求項４】
請求項１において、
前記共通信号配線層と前記第一の信号配線層及び前記第二の信号配線層のいずれか一方との間に挟まれた絶縁フィルムを備え、
前記共通信号配線層は前記第一の信号配線層及び前記第二の信号配線層のいずれか一方と電気的に分離し、他方と電気的に接続することを特徴とするプリント基板。
【請求項５】
第一の回路を実装可能な配線パターンが形成された共通信号配線層の表面を有する第一の面と、
前記第一の面の反対面であって、前記共通信号配線層の前記表面と反対面側にビルドアップされたビルドアップ層の表面を有する第二の面とを備え、
前記ビルドアップ層は、当該ビルドアップ層に実装される半導体デバイスを前記共通信号配線層と電気的に接続可能とする配線パターンが形成された信号配線層であることを特徴とするプリント基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、PLD(Programmable Logic Device)などの半導体デバイスが実装される多層プリント基板に関し、特に、ピン数やピン位置が異なる複数のPLDを実装可能であって且つ低コストで作成可能なプリント基板に関する。
【背景技術】
【０００２】
近年、ハードウェアを構成する主たる半導体デバイスとして、PLD(Programmable Logic Device)が利用されてきている。PLD(Programmable Logic Device)は、論理的な回路構造をプログラミングによって変更可能な半導体デバイスであり、一種のセミカスタムLSIである。開発・製造期間を短縮でき、コストを抑えて個別用途に特化させることができるため、その便利さから、市場規模は拡大傾向にある。PLDには、PAL(Programmable Array Logic)、GAL(Generic Array Logic)、CPLD(Complex Programmable Logic Device)、FPGA(Field Programmable Gate Array等の種類がある。
【０００３】
PLDは、プリント基板に実装されるが、PLDは多種多様なものが供給されており、ベンダ毎にそのピン数やピン位置などの仕様が異なっているため、実装するPLDの仕様に合わせたプリント基板を開発する必要がある。
【０００４】
図１は、従来技術におけるPLDを実装したプリント基板を示す図である。例えば、複数の信号配線層（図１では、一例として片側２層ずつ）が積層されたスルーホール基板５の一方の面に、PLD２とそれと接続する周辺回路１が実装される。スルーホール基板５は、実装されるPLD２のピン数やピン位置などの仕様に合わせて、スルーホールの位置や配線を設計する必要がある。スルーホール基板の場合、両面におけるスルーホールの位置は同じ位置のため、一方の面に当初実装したPLD２に代わって、他方の面に、ピン数やピン位置が異なるPLD２を実装しようとすると、ピン位置が合わず、それを合わすために、ピンとスルーホールとを接続するための余分な配線を面表面に施す必要が生じる。余分な配線により、一方の面と他方の面とでの配線長が異なり、信号伝送時間の遅延やずれにつながるおそれがある。
【０００５】
下記特許文献１は、汎用の半導体装置をインナビアホールを用いた立体配線を有する多層配線板の両側に該多層配線板を介して対向するように実装し、両半導体装置の電極端子間を接続する構成を開示している。
【特許文献１】特開平１１−１５４７２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
昨今におけるPLDの技術的進歩はめざましく、微細プロセスの新デバイスが登場するたびにPLDの価格は下がっている。従って、装置開発コスト削減の観点から、開発対象の装置に実装されるPLDをより低コストのものに変更する場合が想定される。しかしながら、PLDのベンダを変更してより低コストの別のPLDを用いることとしても、その別のPLDを実装するための新規なプリント基板を開発する必要が生じる。すなわち、変更後のベンダのPLDと変更前のベンダのPLDでは、ピン数やピン位置などの仕様が異なり、プリント基板は、実装されるPLDの仕様に合わせて作成されるので、PLDのベンダを変更すると、変更前のベンダのPLDを実装可能に作成したプリント基板が使えなくなる。上述したように、スルーホール基板を用いる場合は、ピン位置やピン数などが異なる複数種類のPLDに実質的に対応できない。
【０００７】
従って、その別のPLDを実装可能な新たなプリント基板を開発する必要が生じ、PLDのコストが下がっても、プリント基板の開発コストが発生してしまうため、これが装置開発全体のコストダウンの障害となっている。そのため、一つのプリント基板が異なるベンダのPLDに対応可能とするため、プリント基板をマルチベンダ化することが望まれている。
【０００８】
そこで、本発明の目的は、プリント基板をマルチベンダ化し、異なる種類の半導体デバイスを実装可能なプリント基板を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明のプリント基板の構成は、第一の半導体デバイスを実装可能な配線パターンが形成された第一の信号配線層の表面と、第一の回路を実装可能な配線パターンが形成された共通信号配線層の表面とを有する第一の面と、前記第一の面の反対面であって、第二の半導体デバイスを実装可能な配線パターンが形成された第二の信号配線層の表面とを有する第二の面とを備え、前記第一の信号配線層と前記第二の信号配線層は電気的に分離されており、前記共通信号配線層は前記第一の信号配線層及び前記第二の信号配線層のいずれか一方と電気的に接続可能であることを特徴とする。
【００１０】
本発明のプリント基板の別の構成は、一の回路を実装可能な配線パターンが形成された共通信号配線層の表面を有する第一の面と、前記第一の面の反対面であって、前記共通信号配線層の前記表面と反対面側にビルドアップされたビルドアップ層の表面を有する第二の面とを備え、前記ビルドアップ層は、当該ビルドアップ層に実装される半導体デバイスを前記共通信号配線層と電気的に接続可能とする配線パターンが形成された信号配線層であることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、マルチベンダ対応のプリント基板を提供することができる。使用する半導体デバイスが変更になった場合に、変更後の半導体デバイスの仕様に合わせたプリント基板を開発することなく、同一のプリント基板を使うことができ、新たなプリント基板の開発費の削減、プリント基板の共通化による製品コスト低減が実現される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態について説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１３】
本発明では、IVH(Interstitial Via Hole：インター・スティシャル・ビアホール)基板を用いて、異なるベンダの半導体デバイスを実装可能にしたプリント基板を提供する。IVH基板は、接続を必要とする2つまたはそれ以上の複数の信号層の層間を接続するための貫通していないビア（インター・スティシャル・ビアホール：IVH）を有する基板である。これが内層に設けられるとベリード・ビアホール、一端が表面層に設けられるとブラインド・ビアホールと呼ばれる。接続が必要な信号層間にのみビアが設けられ、基板の両面を貫通するスルーホールではないので、片面ごとに独立して（電気的に分離して）異なる位置にビアを設けた配線が可能となる。
【００１４】
IVH基板のこのような特性を利用して、本発明では、IVH基板の一方の面は、第一の半導体デバイス（例えばPLD）を実装するための配線を施し、他方の面は、第一の半導体デバイスとピン位置やピン数が異なる第二の半導体デバイス（例えばPLD）を実装するための配線を施したIVH基板を提供する。第一の半導体デバイスと第二の半導体デバイスは、それぞれベンダが異なる半導体デバイスである。ベンダが異なると、ピン数やピン位置が異なるため、異なるベンダの半導体デバイスを用いることとすると、従来、半導体デバイスを実装する基板も新たに設計する必要があったが、本発明のIVH基板により、一方の面を第一の半導体デバイス実装用に用いることができ、他方の面を第二の半導体デバイス実装用に用いることができるので、本発明のIVH基板に実装する半導体デバイスを変更しても、同一の基板を用いることができるようになる。
【００１５】
従って、半導体デバイスの変更に伴う新たなプリント基板の開発コストを削減することができるともに、半導体デバイスを変更しても共通の基板を用いることができることで、大量生産によるコストダウンも期待できる。
【００１６】
図２は、本発明の実施の形態におけるプリント基板（ＩＶＨ基板）の第一の構成例を示す図である。図２（ａ）は、ＩＶＨ基板に実装される回路構成を示す図であって、図２（ｂ）は、当該回路が実装されたＩＶＨ基板の層構成を示す図である。
【００１７】
図２（ａ）において、周辺回路１は、インターフェース回路４を介して、半導体デバイス２Ａ又は２Ｂのいずれか一方と切り替え可能に接続する（両方が同時に実装されているのではなく、どちらか一方が選択されて、対応する面に実装されている）。インターフェース回路４は、パラレル／シリアル変換器であり、例えば、入力信号バス１６本及び出力信号バス１６本により周辺回路１と接続し、入力信号１本及び出力信号１本により半導体デバイス２Ａ又は２Ｂと接続し、時分割処理によりパラレル信号をシリアル信号（又はシリアル信号をパラレル信号）に変換する。
【００１８】
インターフェース回路４は、半導体デバイス２Ａ又は２Ｂいずれか一方との接続を切り替える接続切換回路４１を内蔵し、接続切換回路４１により選択された半導体デバイス側と接続し、選択されなかった半導体デバイス側とは電気的に絶縁される。すなわち、インターフェース回路４は接続切換回路４１として機能する。
【００１９】
図２（ｂ）において、ＩＶＨ基板６は、電源層６１とグランド層６２とを備え、電源層６１側に、信号配線層６３Ａと信号配線層６４がそれぞれ２層ずつ積層される。また、グランド層側には、信号配線層６３Ｂと信号配線層６５がそれぞれ２層ずつ積層される。いずれの信号配線層の層間は、インター・スティシャル・ビアホール（ＩＶＨ）により接続される。
【００２０】
信号配線層６３Ａ、６３Ｂは、周辺回路１とインターフェース回路４とを接続する共通配線パターンが形成された層であり、信号配線層６４は、インターフェース回路４を介して、共通配線パターンと半導体デバイス２Ａとを接続する配線パターンが形成された層であり、信号配線層６５は、インターフェース回路４を介して、共通配線パターンと半導体デバイス２Ｂとを接続する配線パターンが形成された層である。
【００２１】
このように、ＩＶＨ基板６の一方の面に、半導体デバイス２Ａ用の信号配線層６４を設け、他方の面に半導体デバイス２Ｂ用の信号配線層６５を設けることで、ＩＶＨ基板６に実装する半導体デバイスが半導体デバイス２Ａから半導体デバイス２Ｂに変更になった場合でも、半導体デバイス２ＢをＩＶＨ基板６の他方の面（信号配線層６５側）に実装し、インターフェース回路４における切換回路を半導体２Ｂとの接続に切り替えることで、半導体デバイス２Ａ用に用いていたＩＶＨ基板６を半導体デバイス２Ｂ用として用いることができるようになる。
【００２２】
半導体デバイス２Ｂが実装される場合、インターフェース回路４に内蔵された接続切換回路４１は、信号配線層６３を信号配線層６５と導通するように切り替えられ、信号配線層６３と信号配線層６４とは電気的に絶縁される。また、本発明では、ＩＶＨ基板を用いることにより、信号配線層６４と信号配線層６５間を導通させるスルーホールは設けられず、信号配線層６４と信号配線層６５とは電気的に分離されている。従って、信号配線層６５を介してインターフェース回路４と半導体デバイス２Ｂ間を流れる信号は、信号配線層６４には流れない。仮に、信号配線層６４が絶縁されていないと、半導体デバイス２Ａが実装されていない信号配線層６４の配線パターン上の開放されたビアから電波が輻射され、その輻射により、周辺回路１やインターフェース回路４など周辺に存在する回路にノイズ発生させたり、誤作動を引き起こすなどの悪影響を及ぼす恐れがある。第一の構成例では、インターフェース回路４に内蔵される接続切換回路４１により、半導体デバイスが実装されない側の信号配線層との絶縁が図られるため、このような不都合を防止することができる。
【００２３】
また、周辺回路１と半導体デバイス２Ａ又は２Ｂとの間に、インターフェース回路４を設け、半導体デバイス２Ａ又は２Ｂの信号線数を最小限にすることにより、半導体デバイス２Ａの使用ピン数を最小にすることができ、配線パターンを簡略化することができる。
【００２４】
図３は、本発明の実施の形態におけるプリント基板（ＩＶＨ基板）の第二の構成例を示す図である。図３（ａ）は、ＩＶＨ基板に実装される回路構成を示す図であって、図３（ｂ）は、当該回路が実装されたＩＶＨ基板の層構成を示す図である。
【００２５】
図３（ａ）において、周辺回路１は、例えば入力信号バス１６本及び出力信号バス１６本により、半導体デバイス２Ａ又は２Ｂの両方と接続可能となっている。すなわち、図２（ａ）と比較して、インターフェース回路４を介さずに、周辺回路１と半導体デバイス２Ａ又は２Ｂが直接接続する。
【００２６】
パラレル信号をシリアル信号に変換するインターフェース回路４が設けられないので、周辺回路１の信号バスは分岐されて、半導体デバイス２Ａ又は２Ｂと接続する配線パターンとなっており、この点で、各信号配線層における配線パターンは図２（ａ）の配線パターンと異なるが、ＩＶＨ基板６自体の構成は、図２（ｂ）の構成とほぼ同一である。
【００２７】
すなわち、図３（ｂ）において、ＩＶＨ基板６は、図２（ｂ）と同様に、電源層６１とグランド層６２とを備え、電源層６１側に、信号配線層６３Ａと信号配線層６４がそれぞれ２層ずつ積層される。また、グランド層側には、信号配線層６３Ｂと信号配線層６５がそれぞれ２層ずつ積層される。いずれの信号配線層の層間は、インター・スティシャル・ビアホール（ＩＶＨ）により接続される。信号配線層６３Ａ、６３Ｂは、周辺回路１と信号配線層６４及び信号配線層６５の配線パターンとを接続可能にする共通配線パターンを有し、信号配線層６４は、信号配線層６３Ａの共通配線パターンと半導体デバイス２Ａとを接続する配線パターンが形成された層であり、信号配線層６５は、信号配線層６３Ｂの共通配線パターンと半導体デバイス２Ｂとを接続する配線パターンが形成された層である。
【００２８】
第一の構成例では、インターフェース回路４に内蔵される接続切換回路４１により、半導体デバイスが実装されていない側の信号配線層との絶縁が図られているが、第二の構成例では、接続切換回路４１が設けられない。そこで、図３（ｂ）に示されるように、例えば、半導体デバイス２Ｂが信号配線層６４上に実装され、信号配線層６５が用いられない場合、信号配線層６３Ａ及び６３Ｂと信号配線層６５とを電気的に分離する絶縁フィルム７を信号配線層６５と信号配線層６３との間に挟み、信号配線層６５上の開放されたビアからの電波輻射を防止する。
【００２９】
半導体デバイス２Ａが信号配線層６５上に実装され、信号配線層６４が用いられない場合は、信号配線層６４と信号配線層６３Ａとの間に絶縁フィルム７を挟み、信号配線層６４の配線パターン上の開放されたビアからの電波輻射を防止する。
【００３０】
絶縁フィルム７は、ＩＶＨ基板６の製造段階で挟み込む必要があり、半導体デバイス２Ａ又は２ＢのいずれがＩＶＨ基板６に実装されるかで、絶縁フィルム７を設ける位置は異なるが、信号配線層自体の構成は、いずれの半導体デバイスが実装された場合でも同一であり、絶縁フィルム７の配置位置を変えるだけで、変更した半導体デバイスに対応したＩＶＨ基板を製造することができる。
【００３１】
図４は、本発明の実施の形態におけるプリント基板（ＩＶＨ基板）の第三の構成例を示す図である。図４（ａ）は、ＩＶＨ基板に実装される回路構成を示す図であって、図４（ｂ）は、当該回路が実装されたＩＶＨ基板の層構成を示す図である。
【００３２】
図４（ａ）において、周辺回路１は、例えば入力信号バス１６本及び出力信号バス１６本により、半導体デバイス２Ａ又は２Ｂのいずれか一方と接続可能となっている。すなわち、図２（ａ）と比較して、周辺回路１からの信号バスは分岐せずに、半導体デバイス２Ａ又は２Ｂのいずれか一方と接続する配線パターンとなる。また、図１（ａ）におけるインターフェース回路４を介さずに、周辺回路１と半導体デバイス２Ａ又は２Ｂが直接接続する。
【００３３】
図４（ｂ）において、ＩＶＨ基板６は、電源層６１とグランド層６２とを備え、電源層６１側とグランド層６２側の両側にそれぞれ周辺回路１と接続するための共通配線パターンを有する共通信号配線層６６Ａ、６６Ｂが２層ずつ積層される。周辺回路１は共通信号配線層６６Ａ上に実装されるものとする。電源層６１、グランド層６２、共通信号配線層６６Ａ、６６Ｂからなる６層をベース層と呼ぶ。このベース層は、どの半導体デバイスに対しても共通配線パターンを有する配線層である。さらに、ＩＶＨ基板６のビルドアップ層として、半導体デバイス２Ａが実装される場合は、半導体デバイス２Ａを実装可能な専用信号配線層６７が積層され、半導体デバイス２Ｂが実装される場合は、半導体デバイス２Ｂを実装可能な専用信号配線層６７が積層される。
【００３４】
専用信号配線層６７は、それぞれ、共通信号配線層６６Ｂと半導体デバイス２Ａ又は２Ｂとを接続するための信号配線層であり、ＩＶＨ基板６のビルドアップ層として形成される。
【００３５】
ビルドアップ層は、ＩＶＨ基板を製造する際に、通常使用される標準的な層数（例えば、６層又は１２層など）で足りない場合に、ベース層に追加で積層される配線層であり、必要に応じてビルドアップ層が積層されたＩＶＨ基板を製造することができる。第三の構成例では、共通信号配線層６６Ｂの配線パターンを実装される半導体デバイス専用の配線パターンに変換する変換配線パターンを有する変換層をＩＶＨ基板６のビルドアップ層として積層する。すなわち、ビルドアップ層は、当該ビルドアップ層に実装される半導体デバイスを共通配線パターンと電気的に接続するための変換配線パターンを有する。
【００３６】
実装する半導体デバイスを変更する場合は、一から配線パターンを設計し直す必要はなく、周辺回路１との接続のための共通配線パターンを有するベース層は変更せずに、実装する半導体デバイスに対応した変換配線パターンを有するビルドアップ層をベース層に積層したＩＶＨ基板６を製造することで、実装する半導体デバイスに対応するＩＶＨ基板６を製造することができる。第三の構成例のようにＩＶＨ基板を形成することで、実装される半導体デバイス専用のＩＶＨ基板を容易に製造することができる。
【００３７】
実装する半導体デバイスを変更する場合、従来、変更前の半導体デバイス用に設計された配線パターンを有するプリント基板上に、当該配線パターンを変更後の半導体デバイス用に設計された配線パターンに変換する変換基板を実装し、当該変換基板の上に変更後の半導体デバイスを実装する手法が存在する。しかしながら、この手法では、もともとのプリント基板の製造に加えて、さらに、変換基板を新たに製造する必要があり、コスト増となる。
【００３８】
また、変更前の配線パターンは、使用されていた半導体デバイスの種類によって異なり、変換のための配線パターンは、変更前の配線パターンに応じて、その都度設計し直す必要がある。
【００３９】
これに対して、第三の構成例では、ベース層の共通配線パターンは、いずれの半導体デバイスに対しても共通であり、実装する半導体デバイスに対応する配線パターンの設計は、この共通配線パターンからの変換だけですむ。しかも、ビルドアップ層の積層は、一つの基板の製造工程の中の一工程であり、別途変換基板を製造する場合に比べて、工数やコストに顕著なメリットがある。
【００４０】
また、第三の構成例のＩＶＨ基板は、第一及び第二の構成例のように、複数の半導体デバイスを実装可能なＩＶＨ基板ではなく、一つの半導体デバイスのみ実装可能に形成されるので、開放されたビアは存在せず、電波輻射による問題も生じない。
【００４１】
このように、本発明によれば、プリント基板のマルチベンダ化が可能となり、プリント基板に実装する半導体デバイスを変更する場合に、その変更に伴う新たなプリント基板の開発を削減でき、迅速且つ低コストでのデバイス変更が実現される。
【００４２】
（付記１）
第一の半導体デバイスを実装可能な配線パターンが形成された第一の信号配線層の表面と、第一の回路を実装可能な配線パターンが形成された共通信号配線層の表面とを有する第一の面と、
前記第一の面の反対面であって、第二の半導体デバイスを実装可能な配線パターンが形成された第二の信号配線層の表面とを有する第二の面とを備え、
前記第一の信号配線層と前記第二の信号配線層は電気的に分離されており、前記共通信号配線層は前記第一の信号配線層及び前記第二の信号配線層のいずれか一方と電気的に接続可能であることを特徴とするプリント基板。
【００４３】
（付記２）
付記１において、
前記共通信号配線層が前記第一の信号配線層及び前記第二の信号配線層のいずれか一方と電気的に接続し、他方と電気的に分離するための接続切換回路が実装されることを特徴とするプリント基板。
【００４４】
（付記３）
付記１又は２において、
前記共通信号配線層を伝送するパラレル信号をシリアル信号に変換して前記第一の信号配線層及び前記第二の信号配線層に転送し、前記第一の信号配線層及び前記第二の信号配線層のいずれか一方を伝送するシリアル信号をパラレル信号に変換して前記共通信号配線層に転送する変換回路が実装されることを特徴とするプリント基板。
【００４５】
（付記４）
付記１において、
前記共通信号配線層と前記第一の信号配線層及び前記第二の信号配線層のいずれか一方との間に挟まれた絶縁フィルムを備え、
前記共通信号配線層は前記第一の信号配線層及び前記第二の信号配線層のいずれか一方と電気的に分離し、他方と電気的に接続することを特徴とするプリント基板。
【００４６】
（付記５）
第一の回路を実装可能な配線パターンが形成された共通信号配線層の表面を有する第一の面と、
前記第一の面の反対面であって、前記共通信号配線層の前記表面と反対面側にビルドアップされたビルドアップ層の表面を有する第二の面とを備え、
前記ビルドアップ層は、当該ビルドアップ層に実装される半導体デバイスを前記共通信号配線層と電気的に接続可能とする配線パターンが形成された信号配線層であることを特徴とするプリント基板。
【００４７】
（付記６）
付記１乃至５のいずれかにおいて、
インター・スティシャル・ビアホール基板であることを特徴とするプリント基板。
【図面の簡単な説明】
【００４８】
【図１】従来技術におけるPLDを実装したプリント基板を示す図である。
【図２】本発明の実施の形態におけるプリント基板の第一の構成例を示す図である。
【図３】本発明の実施の形態におけるプリント基板の第二の構成例を示す図である。
【図４】本発明の実施の形態におけるプリント基板の第三の構成例を示す図である。
【符号の説明】
【００４９】
１：周辺回路、２Ａ：半導体デバイス（ＰＬＤ）、２Ｂ：半導体デバイス（ＰＬＤ）、４：インターフェース回路、４１：接続切換回路、５：スルーホール基板、６：ＩＶＨ基板、７：絶縁フィルム：
【図１】
2008147499.tif 000003
【図２】
2008147499.tif 000004
【図３】
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【図４】
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