(57)【要約】【課題】アクティブエリアの孤立パターンにおける先細りや欠けによるダスト不良を防止できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に沿って設けられ電流経路が直列接続される選択トランジスタおよびメモリセルを備えたメモリセル列を含む複数のアクティブエリアＡＡと、前記第１方向と交差する第２方向に沿って隣接する２つの前記アクティブエリアの最先端部の一端の間に設けられた第１延設部５１と、前記第２方向に沿って隣接する２つの前記アクティブエリアの最先端部の他端の間に設けられた第２延設部５２とを具備し、前記第１及び第２延設部により前記２つのアクティブエリアをループ状に接続する。【選択図】      図１
2008218569.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に沿って設けられ、電流経路が直列接続される選択トランジスタおよびメモリセルを備えたメモリセル列を含む複数のアクティブエリアと、
前記第１方向と交差する第２方向に沿って隣接する２つの前記アクティブエリアの最先端部の一端の間に設けられた第１延設部と、
前記第２方向に沿って隣接する２つの前記アクティブエリアの最先端部の他端の間に設けられた第２延設部とを具備し、前記第１及び第２延設部により前記２つのアクティブエリアをループ状に接続すること
を特徴とする半導体記憶装置。
【請求項２】
第１方向に沿って設けられ、電流経路が直列接続される選択トランジスタおよびメモリセルを備えたメモリセル列を含む複数のアクティブエリアと、
前記第１方向と交差する第２方向に沿って複数の前記アクティブエリアの最先端部の一端を接続するように設けられた第１延設部と、
前記第２方向に沿って複数の前記アクティブエリアの最先端部の他端を接続するように設けられた第２延設部とを具備すること
を特徴とする半導体記憶装置。
【請求項３】
前記第２方向における前記複数のアクティブエリアの線幅と、前記第１方向における前記第１延設部および第２延設部の線幅は等しいこと
を特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記複数のアクティブエリアのそれぞれは、前記メモリセル列の電流経路の一端に接続されたビット線コンタクトと、前記メモリセル列の電流経路の他端に接続されたソース線コンタクトとを備えること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第２方向のループ形状内の第１スペース幅と前記ループ形状外であって前記第２方向の隣接するアクティブエリアの第２スペース幅のパターン配置は、前記第１スペース幅が前記第２スペース幅よりも大きいパターンか、または前記第１スペース幅が前記第２スペース幅よりも小さいパターンかのいずれか一方が繰り返されるパターン配置であること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という特徴を生かし、最近では、携帯オーディオ機器をはじめ、様々な電子機器のメインメモリとして使用されはじめている。
【０００３】
このＮＡＮＤ型フラッシュメモリのアクティブエリアが半導体基板上に形成される際には、アクティブエリアのそれぞれが、一方向に沿ったライン（line）状の孤立パターンによって形成されていた。
【０００４】
そのため、上記アクティブエリアの最先端部の一端および他端は、“先細り”や“欠け”が発生し、これによりダストが発生する。その結果、当該ダストによるダスト不良が発生する、という問題があった。また、上記ダスト不良によって、歩留まりが低下するという問題もある。
【０００５】
上記のように、従来の半導体記憶装置およびその製造方法では、アクティブエリアの孤立パターンにおける先細りや欠けによるダスト不良が発生するという問題があった。
【特許文献１】特開平８−５５９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、アクティブエリアの孤立パターンにおける先細りや欠けによるダスト不良を防止できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、第１方向に沿って設けられ、電流経路が直列接続される選択トランジスタおよびメモリセルを備えたメモリセル列を含む複数のアクティブエリアと、前記第１方向と交差する第２方向に沿って隣接する２つの前記アクティブエリアの最先端部の一端の間に設けられた第１延設部と、前記第２方向に沿って隣接する２つの前記アクティブエリアの最先端部の他端の間に設けられた第２延設部とを具備し、前記第１及び第２延設部により前記２つのアクティブエリアをループ状に接続する半導体記憶装置を提供できる。
【０００８】
この発明の一態様によれば、第１方向に沿って設けられ、電流経路が直列接続される選択トランジスタおよびメモリセルを備えたメモリセル列を含む複数のアクティブエリアと、前記第１方向と交差する第２方向に沿って複数の前記アクティブエリアの最先端部の一端を接続するように設けられた第１延設部と、前記第２方向に沿って複数の前記アクティブエリアの最先端部の他端を接続するように設けられた第２延設部とを具備する半導体記憶装置を提供できる。
【発明の効果】
【０００９】
この発明によれば、アクティブエリアの孤立パターンにおける先細りや欠けによるダスト不良を防止できる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
[第１の実施形態（隣接する２つのＡＡをループ状に接続する一例）]
＜１．平面構造例＞
まず、図１および図２を用いて、この発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイの平面構造例について説明する。本例では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。
【００１２】
図示するように、メモリセルアレイ１１は、ビット線（ＢＬ）方向に沿って配置された複数のアクティブエリアＡＡ（Active Area）と、ビット線（ＢＬ）方向に沿って配置されたダミーアクティブエリア（ダミーＡＡ）とを備えている。
【００１３】
さらに、メモリセルアレイ１１は、ＢＬ方向と交差するワード線（ＷＬ）方向に沿って隣接する２つのアクティブエリアＡＡの最先端部の一端の間に設けられた第１延設部５１と、上記２つのアクティブエリアＡＡの最先端部の他端の間に設けられ上記第１延設部５１と共に上記隣接する２つのアクティブエリアＡＡをループ状に接続する第２延設部５２を備えている。以下、このアクティブエリアＡＡ、第１延設部５１および第２延設部５２により素子分離絶縁膜ＳＴＩを囲む形状を、ループ形状と称する。
【００１４】
アクティブエリアＡＡのＷＬ方向の線幅は、最小加工寸法Ｆ(  feature size)程度となるように形成されている。第１延設部５１，第２延設部５２のＢＬ方向の線幅も、最小加工寸法Ｆ程度となるように形成されている。また、ループ形状により囲まれるＷＬ方向の素子分離絶縁膜ＳＴＩの線幅およびＷＬ方向に隣接するループ形状外の素子分離膜ＳＴＩの線幅も最小加工寸法Ｆ程度となるように形成されている。
【００１５】
即ち、ループ形状のピッチＰを最小加工寸法Ｆによって４等分するように、アクティブエリアＡＡ、第１延設部５１，第２延設部５２、および素子分離膜ＳＴＩのＷＬ方向のサイズが設定されている。
【００１６】
ダミーアクティブエリアＡＡのＷＬ線方向における線幅は、３Ｆ程度である。
【００１７】
また、上記アクティブエリアＡＡは、電流経路であるソース／ドレインが直列接続された選択トランジスタおよびメモリセルを備えたメモリセル列を含んでいる。メモリセルは、ワード線ＷＬとアクティブエリアＡＡ上に配置されたビット線ＢＬ（図示せず）との交差位置にそれぞれ設けられている。選択トランジスタは、セレクトゲート線ＳＧＳ、ＳＧＤと上記アクティブエリアＡＡとの交差位置にそれぞれ設けられている。
【００１８】
メモリセルアレイ１１は、複数（本例では、ｎ個）のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎを備えている。ブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎは、ＢＬ方向に並んで配置される。ブロックＢＬＯＣＫ１〜ＢＬＯＣＫｎとは、消去の最小単位、即ち、一度に消去できる最小のメモリセル数を意味する。
【００１９】
図２に示すように、ビット線と電気的に接続するためのビット線コンタクトＢＣが、アクティブエリアＡＡ上に設けられる。図示しないが、このビット線コンタクトＢＣは、ＢＬ方向に隣接する２つのブロックＢＬＯＣＫにおいて共有される。
【００２０】
ソース線と電気的に接続するためのソース線コンタクトＳＣが、アクティブエリアＡＡ上に設けられる。このソース線コンタクトＳＣは、ＢＬ方向に隣接する２つのブロックＢＬＯＣＫにおいて共有される。
【００２１】
＜２．第１、第２延設部の構造例＞  
次に、図３および図４を用いて、第１延設部５１，第２延設部５２の構造例について、説明する。ここで、図３および図４は、説明のため、ゲート間絶縁膜ＩＰＤまでの積層構造を示している。
【００２２】
図３に示すように、第１延設部５１は、アクティブエリアＡＡの最先端部の一端の積層構造と同様の積層構造により構成されている。即ち、第１延設部５１は、半導体基板２１上に順次設けられたトンネル絶縁膜Ｇox、浮遊電極ＦＧ、およびゲート間絶縁膜ＩＰＤにより構成されている。
【００２３】
図４に示すように、第２延設部５２は、同様に、アクティブエリアＡＡの最先端部の他端の積層構造と同様の積層構造により構成されている。即ち、第２延設部５２は、半導体基板２１上に順次設けられたトンネル絶縁膜Ｇox、浮遊ゲート電極ＦＧ、およびゲート間絶縁膜ＩＰＤにより構成されている。
【００２４】
＜３．断面構造例＞  
次に、図５乃至図７を用いて、本例に係る半導体記憶装置のメモリセルアレイの断面構造例について説明する。図５は、図１中のＸ−Ｘ´線における断面図であって、第１延設部５１を含むアクティブエリアＡＡの最先端部の一端を示すものである。
【００２５】
図示するように、アクティブエリアＡＡは、半導体基板２１上に順次形成されたトンネル絶縁膜Ｇox、浮遊電極ＦＧ、およびゲート間絶縁膜Ｔox（ＩＰＤ）からなる積層構造である。ダミーＡＡについても、アクティブエリアＡＡと同様の積層構造である。
【００２６】
また、ゲート間絶縁膜Ｔox上に層間絶縁膜２７−１、２７−２が設けられている。アクティブエリアＡＡ上に対応する層間絶縁膜２７−１中にビット線ＢＬが設けられている。ダミーＡＡ上に対応する層間絶縁膜２７−１中にダミービット線が設けられている。
【００２７】
図６は、図１中のＹ−Ｙ´線における断面図である。図示するように、第１延設部５１，第２延設部５２は設けられず、ポリシリコン層６１、シリサイド層６１Ｓからなる制御電極ＣＧ（ワード線ＷＬ）が設けられている点で、上記図５の断面構造と相違している。
【００２８】
ポリシリコン層６１は、ＷＬ方向に沿ってゲート間絶縁膜Ｔox上に設けられている。シリサイド層６１Ｓは、ＷＬ方向に沿ってポリシリコン層６１上に設けられている。
【００２９】
図７は、図１中のＺ−Ｚ´線における断面図である。図示するように、メモリセル列は、メモリセル列を選択する選択トランジスタＳ１、Ｓ２と複数のメモリセルＭＴにより構成されている。
【００３０】
メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの交差位置にそれぞれ設けられたＭＩＳＦＥＴ構造である。メモリセルＭＴの電流経路であるソース／ドレインは隣接するメモリセルＭＴに直列接続され、電流経路の一端はＭＩＳＦＥＴからなる選択トランジスタＳ２を介してビット線ＢＬに接続され、電流経路の他端はＭＩＳＦＥＴからなる選択トランジスタＳ１を介してソース線ＳＬに接続される。
【００３１】
メモリセルＭＴのそれぞれは、半導体基板２１中に形成されたＰウェル（P-Well：図示せず）上に設けられたトンネル絶縁膜Ｇox、トンネル絶縁膜Ｇox上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜Ｔox、ゲート間絶縁膜Ｔox上に設けられた制御電極ＣＧ（ワード線ＷＬ）を備えた積層構造である。制御電極ＣＧは、ポリシリコン層６１およびポリシリコン層６１上に設けられたシリサイド層６１Ｓにより形成されている。上記浮遊電極ＦＧは、メモリセルＭＴのそれぞれに電気的に分離されている。制御電極ＣＧは、ＷＬ線方向のメモリセルＭＴにおいて、電気的に共通接続されている。
【００３２】
また、メモリセルＭＴのそれぞれは、上記積層構造の側壁上に沿って設けられたスペーサ２４、および上記積層構造を挟むように半導体基板（Ｐウェル）２１中に設けられたソースＳまたはドレインＤを備えている。
【００３３】
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜Ｇox、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇを備えている。ゲート間絶縁膜ＩＰＤは、ゲート電極Ｇの中央が分離され、その上下層が電気的に接続するように設けられている。ゲート電極Ｇは、ポリシリコン層６２およびポリシリコン層６２上に設けられたシリサイド層６２Ｓにより形成されている。
【００３４】
選択トランジスタＳ１、Ｓ２は、ゲート電極Ｇの側壁上に沿って設けられたスペーサ２４、およびゲート電極Ｇを挟むように半導体基板（Ｐウェル）２１中に設けられたソースＳまたはドレインＤを備えている。
【００３５】
ビット線ＢＬは、層間絶縁膜２７−１中のビット線コンタクトＢＣ−１〜ＢＣ−３を介して選択トランジスタＳ２のドレインＤと電気的に接続されている。
【００３６】
ソース線ＳＬは、層間絶縁膜２７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介して選択トランジスタＳ１のソースＳと電気的に接続されている。
【００３７】
＜４．全体構造＞  
次に、この実施形態に係るＮＡＮＤ型フラッシュメモリの全体構造について、図８を用い説明する。
【００３８】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ワード線制御回路３１、ビット線制御回路３２、カラムデコーダ３３、データ入出力バッファ３４、データ入出力端子３５、制御信号及び制御電圧発生回路３７、および制御信号入力端子３８により構成されている。
【００３９】
メモリセルアレイ１１は、上記に説明したように構成されている。このメモリセルアレイ１１には、ワード線を制御するワード線制御回路３１とビット線を制御するためのビット制御回路３２とが接続されている。
【００４０】
ワード線制御回路３１は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００４１】
ビット線制御回路３２は、ビット線ＢＬを介してメモリセルアレイ１１中のメモリセルのデータを読み出したり、ビット線ＢＬを介してメモリセルアレイ１１中のメモリセルの状態を検出したり、ビット線ＢＬを介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路３２には、カラムデコーダ３３、データ入出力バッファ３４が接続されている。
【００４２】
ビット線制御回路３２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ３３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ３４を介してデータ入出力端子３５から外部へ出力される。データ入出力端子３５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。
【００４３】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子３５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子３５に入力された書き込みデータは、データ入出力バッファ３４を介して、カラムデコーダ３３によって選択されたデータ記憶回路（図示せず）に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路３７に供給される。
【００４４】
制御信号及び制御電圧発生回路３７は、上記メモリセルアレイ１１、ビット線制御回路３２、カラムデコーダ３３、データ入出力バッファ３４、およびワード線制御回路３１に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路３７によって制御される。制御信号及び制御電圧発生回路３７は、制御信号入力端子３８に接続され、ホスト機器から制御信号入力端子３８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。
【００４５】
ここで、上記ワード線制御回路３１、ビット線制御回路３２、カラムデコーダ３３、制御信号及び制御電圧発生回路３７は、書き込み回路、および読み出し回路を構成している。
【００４６】
＜５．ブロックＢＬＯＣＫの構成例＞  
次に、メモリセルアレイ１１を構成するブロックＢＬＯＣＫの構成例について、図９を用いて説明する。ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。
【００４７】
ブロックＢＬＯＣＫ１は、ＷＬ方向に配置された複数のメモリセル列２２から構成される。メモリセル列２２は、電流経路が直列接続される８個のメモリセルＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。
【００４８】
本例では、ＮＡＮＤストリングは、８個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。選択トランジスタＳ１は、ビット線ＢＬに接続され、セレクトゲートトランジスタＳ２は、ソース線ＳＬに接続される。
【００４９】
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルＭＴに共通に接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＳも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。
【００５０】
＜６．製造方法＞  
次に、本例の半導体記憶装置の製造方法について、図面を用いて説明する。この説明において、図１０Ｘ乃至図１６Ｘは、各工程におけるメモリセルアレイ１１中のＸ−Ｘ´線における断面図である。図１０Ｙ乃至図１６Ｙは、各工程におけるメモリセルアレイ１１中のＹ−Ｙ´線における断面図である。図１０Ｚ乃至１２Ｚは、各工程におけるメモリセルアレイ１１中のＺ−Ｚ´線方向の断面図である。図１１乃至図１３は、各工程におけるメモリセルアレイ１１を示す平面図である。
【００５１】
まず、図示は省略するが、Ｐ型シリコン基板（Si-sub）２１中に、例えば、イオン注入法等を用いて、Ｎ型不純物を導入し、Ｎ型ウェル（n-well）を形成する。続いて、上記形成したＮ型ウェル中に、例えば、イオン注入法を用いて、濃度が１０１４ｃｍ−３から１０１９ｃｍ−３程度となるようなボロン等のＰ型不純物を導入し、Ｐ型ウェル（p-well）を形成する。
【００５２】
続いて、図１０Ｘ乃至図１０Ｚに示すように、上記Ｐ型ウェル上に、例えば、熱酸化法等を用いて、酸化膜を形成し、トンネル絶縁膜Ｇoxを形成する。続いて、トンネル絶縁膜Ｇox上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いてポリシリコン層等を形成し、浮遊電極ＦＧを形成する。
【００５３】
続いて、図１１、図１１Ｘ乃至図１１Ｚに示すように、浮遊電極ＦＧ上に、ＢＬ方向に沿って、例えばＣＶＤ法およびフォトリソグラフィー法等を用いて、マスク材４０，４１（いわゆる芯）を形成する。図示するように、マスク材４０，４１は、異なる材料から構成されている。この工程の際、マスク材４０，４１のＷＬ方向の線幅は、ほぼ等しく最小加工寸法Ｆ程度となるように形成する。
【００５４】
続いて、図１２、図１２Ｘ乃至図１２Ｚに示すように、マスク材４０，４１上に、さらに、これらを完全に覆うようにマスク材４３を形成する。続いて、マスク材４３を、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングにより、マスク材４０，４１の側壁（サイドウォール）のみに自己整合的に残存させる。マスク材４０，４１の側壁に形成するマスク材４３のＷＬ方向の幅は、ほぼ最小加工寸法Ｆ程度となる。
【００５５】
尚、この工程において、上記ＲＩＥ法等の異方性エッチングをさらに継続することにより、マスク材４３のＷＬ方向の幅を最小加工寸法Ｆ以下とすることも可能である。
【００５６】
続いて、図１３、図１３Ｘ乃至図１３Ｙに示すように、アクティブエリアＡＡとなるマスク材４０，４１を選択的に除去し、側壁であるマスク材４３を残存させたループ形状のマスクパターンを形成する。
【００５７】
続いて、図１４Ｘおよび図１４Ｙに示すように、上記ループ形状を含むマスクパターンをマスクとして、ＲＩＥ法等の異方性エッチングを行い、浮遊電極ＦＧおよびトンネル絶縁膜Ｇoxを貫通するトレンチをシリコン基板２１中に形成する。
【００５８】
続いて、図１５Ｘおよび図１５Ｙに示すように、メモリセルアレイ１１中のマスク材４０，４１，４３を除去する。続いて、例えば、ＣＶＤ法を用いて、上記トレンチ内にシリコン酸化膜等を埋め込み形成する。
【００５９】
続いて、図１６Ｘおよび図１６Ｙに示すように、例えばＲＩＥ法等の異方性エッチングを浮遊電極ＦＧ表面上まで行い、トレンチ内に上記シリコン酸化膜を残存させて素子分離絶縁膜ＳＴＩを形成する。続いて、浮遊電極ＦＧ上に、例えば、ＣＶＤ法等を用いて、シリコン酸化膜またはオキシナイトライド膜等を堆積し、ゲート間絶縁膜Ｔoxを形成する。このゲート間絶縁膜Ｔoxのその他の材料としては、例えば、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ（oxide/ nitride/ oxide）膜、シリコン窒化膜によってＯＮＯ構造を挟み込んだＮＯＮＯＮ膜、さらにＡｌ２Ｏ３膜、ＨｆＡｌＯ膜、ＨｆＳｉＯｘなどの高誘電率材料を含む膜を適用することが可能である。
【００６０】
続いて、選択トランジスタＳ１、Ｓ２の中央近傍に対応する部分の絶縁膜を選択的に開口し、ゲート間絶縁膜ＩＰＤを形成する。
【００６１】
以後、周知の製造工程を用いて、制御電極ＣＧ、層間絶縁膜２７−１、２７−２、ビット線コンタクトＢＣ、ソース線コンタクトＳＣ、ビット線ＢＬ、ソース線ＳＬを形成し、図１乃至図７に示す半導体記憶装置を製造する。
【００６２】
＜７．本例に係る効果＞  
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記（１）乃至（４）の効果が得られる。  
（１）アクティブエリアの孤立パターンにおける先細りや欠けによるダスト不良を防止できる。  
上記のように、本例に係る半導体記憶装置のメモリセルアレイ１１は、ワード線方向に沿って隣接する２つのアクティブエリアＡＡの最先端部の一端の間に設けられた第１延設部５１と、上記２つのアクティブエリアＡＡの最先端部の他端の間に設けられ上記第１延設部５１と共に上記隣接する２つのアクティブエリアＡＡをループ状に接続する第２延設部５２を備えている。
【００６３】
そのため、アクティブエリアＡＡを半導体基板２１上に形成する際には、ライン（line）状の孤立パターンではなく、ＷＬ方向の隣接する２つのアクティブエリアＡＡがループ状に接続されたループ形状により形成される。
【００６４】
したがって、上記アクティブエリアＡＡの最先端部の一端および他端が、“先細り”や“欠け”の発生を防止でき、これによるダストの発生を防止することができる。その結果、アクティブエリアの孤立パターンにおける先細りや欠けによる当該ダストによるダスト不良を防止することができる。加えて、上記ダスト不良を防止することができることにより、歩留まりを向上できるというメリットもある。
【００６５】
（２）製造コストの低減に対して有利である。  
上記ループ形状のマスクパターンは、マスク材４０，４１の側壁にマスク材４３を自己整合的に残存させることにより形成する。そのため、アクティブエリアＡＡ、および第１延設部５１，第２延設部５２のパターニングを一度に行うことができる。
【００６６】
その結果、第１延設部５１，第２延設部５２のパターニングを別途行う必要がない点で、製造コストの低減に対して有利である。
【００６７】
（３）アクティブエリアＡＡ形成時のマージンを大きく確保することができる。  
図１３、図１３Ｘ、図１３Ｙに示すように、アクティブエリアＡＡに対応するループ形状のマスクパターンは、同一線幅（Ｆ）および同一スペース（Ｆ）となるように形成する。そのため、アクティブエリアＡＡ形成時のマージンを大きく確保することができる。
【００６８】
（４）微細化に対して有利である。  
マスク材４０，４１に残存させるマスク材４３のＷＬ方向のサイズは、上記ＲＩＥ法等の異方性エッチングをさらに継続することにより、マスク材４３のＷＬ方向の幅を最小加工寸法Ｆ以下とすることも可能である。そのため、通常のＰＥＰ（photo engraving process）で決定される最小加工寸法Ｆよりも小さくすることができる。
【００６９】
その結果、このようなループ形状のマスクパターンをマスクとして浮遊電極ＦＧおよびトンネル絶縁膜Ｔoxのエッチングを行うことにより、アクティブエリアＡＡのパターニングを極めて狭く、最小加工寸法Ｆ以下とすることができる点で、微細化に対して有利である。
【００７０】
［第２の実施形態（最先端部の一端および他端の全てを接続する一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１７乃至図１９を用いて説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７１】
図示するように、この実施形態に係るメモリセルアレイ１１は、第１延設部５１，第２延設部５２が、メモリセルアレイ１１中の全てアクティブエリアＡＡの最先端部の一端および他端を接続するようにＷＬ方向に沿って延設されている点で上記第１の実施形態と相違している。その他の断面構造は、上記第１の実施形態と同様である。
【００７２】
製造方法に関しては、以下の点で上記第１の実施形態と相違する。  
即ち、図１０Ｘ乃至図１０Ｚと同様に、半導体基板２１上にトンネル絶縁膜Ｇoxおよび浮遊電極ＦＧを形成する。
【００７３】
続いて、浮遊電極ＦＧ上にフォトレジストを塗布する。続いて、上記フォトレジストに露光および現像を行って、第１延設部５１，第２延設部５２に対応するフォトレジストが、アクティブエリアＡＡの最先端部の一端および他端をＷＬ方向に沿って全て接続するように形成する。
【００７４】
続いて、上記フォトレジストをマスクとして、ＲＩＥ法等の異方性エッチングを行い、アクティブエリアＡＡおよび第１延設部５１，第２延設部５２を形成する。
【００７５】
上記のように、この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。  
（１）即ち、本例のアクティブエリアＡＡを半導体基板２１上に形成する際でも、ライン（line）状の孤立パターンではなく、アクティブエリアＡＡの最先端部の一端および他端をＷＬ方向に沿って全て接続したパターンによって形成する。
【００７６】
そのため、上記アクティブエリアＡＡの最先端部の一端および他端は、“先細り”や“欠け”の発生を防止でき、これによるダストの発生を防止することができる。
【００７７】
また、必要に応じ、本例のような構成および製造方法を適用することが可能である。
【００７８】
［第３の実施形態（第１、第２延設部のその他の一例）］
次に、第３の実施形態に係る半導体記憶装置について、図２０および図２１を用いて説明する。この実施形態は、第１、第２延設部のその他の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７９】
図示するように、本例に係る第１延設部５１，第２延設部５２は、ＢＬ方向に隣接する２つのアクティブエリアＡＡをループ状に接続するように設けられ、かつＷＬ方向の間隔Ｗ１がアクティブエリアＡＡの間隔である最小加工寸法Ｆより大きく設けられている点で、上記第１の実施形態と相違している。換言すれば、上記第１、第２の実施形態に比べ、第１延設部５１，第２延設部５２を細切れ状に形成している。
【００８０】
製造方法に関しては、以下の点で上記第１の実施形態と相違する。  
即ち、図１０Ｘ乃至図１０Ｚと同様に、半導体基板２１上にトンネル絶縁膜Ｇoxおよび浮遊電極ＦＧを形成する。
【００８１】
続いて、浮遊電極ＦＧ上にフォトレジストを塗布する。続いて、上記フォトレジストに露光および現像を行って、第１延設部５１，第２延設部５２上に対応するフォトレジストが、ＢＬ方向に隣接する２つのアクティブエリアＡＡをループ状に接続し、かつＷＬ方向の間隔がアクティブエリアＡＡの間隔となるフォトレジストよりも大きくなるように形成する。
【００８２】
続いて、上記フォトレジストをマスクとして、ＲＩＥ法等の異方性エッチングを行い、隣接する２つのアクティブエリアＡＡをループ状に接続するアクティブエリアＡＡおよび第１延設部５１，第２延設部５２を形成する。
【００８３】
上記のように、この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。  
さらに、本例の係る第１延設部５１，第２延設部５２は、本例の係る第１延設部５１，第２延設部５２は、ＢＬ方向に隣接する２つのアクティブエリアＡＡをループ状に接続するように設けられ、かつＷＬ方向の間隔Ｗ１がアクティブエリアＡＡの間隔Ｆがより大きく設けられている。換言すれば、上記第１、第２の実施形態に比べ、第１延設部５１，第２延設部５２を細切れ状に形成している。
【００８４】
そのため、上記フォトレジストに露光および現像を行う際に、第１延設部５１，第２延設部５２近傍のフォトリソグラフィーの光強度の極端な低下を回避することができる。そのため、第１延設部５１，第２延設部５２とアクティブエリアＡＡとの共通マージンを確保することができる点で有利である。
【００８５】
また、必要に応じ、本例のような構成および製造方法を適用することが可能である。
【００８６】
［変形例（ＡＡのスペース幅が大（ＦL）小（Ｆs）大（ＦL）…と繰り返される一例）］
次に、変形例に係る半導体記憶装置について、図２２を用いて説明する。この変形例は、ＷＬ方向に沿ったループ形状の内外のスペース幅が、大（ＦL），小（Ｆs），大（ＦL），小（Ｆs）…と繰り返される一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８７】
図示するように、本例は、ＷＬ方向に沿ったループ形状内の第１スペース幅ＦLと、ＷＬ方向のループ形状外であって隣接するアクティブエリアＡＡの第２スペース幅Ｆsとが以下の点で上記第１の実施形態と相違している。即ち、第１スペース幅ＦLが第２スペース幅Ｆsよりも大きくなるパターンが繰り返されている（大（ＦL），小（Ｆs），大（ＦL），小（Ｆs）…）。
【００８８】
一方、アクティブエリアＡＡおよび第１延設部５１，第２延設部５２の線幅は、上記第１の実施形態と同様に、ほぼ等しく最小加工寸法Ｆ程度となるように形成されている。また、アクティブエリアＡＡのＷＬ方向のピッチＰも上記第１の実施形態と同様である。
【００８９】
次に、本変形例に係る半導体記憶装置の製造方法について、図２３および図２４を用いて説明する。  
まず、上記と同様の工程を用いて、半導体基板２１に形成したＰ型ウェル上に、トンネル絶縁膜Ｇox、および浮遊電極ＦＧを順次形成する。
【００９０】
続いて、図２３に示すように、浮遊電極ＦＧ上に、ＢＬ方向に沿って例えばＣＶＤ法等を用いて、マスク材４０，４１（芯）を順次形成する。この工程の際、マスク材４０，４１のＷＬ方向の線幅は、上記最小加工寸法Ｆよりも大きいＦLとなるように（ＦL＞Ｆ）形成される。このように、マスク材４０，４１のＷＬ方向のサイズが、上記最小加工寸法Ｆよりも大きいＦLとなるのは、上記マスク材４０，４１（芯）を形成する際のバラつきに起因する。
【００９１】
続いて、図２４に示すように、マスク材４０，４１上に、さらに、これらを完全に覆うマスク材４３を形成し、マスク材４３をマスク材４０，４１の側壁（サイドウォール）のみに自己整合的に残存させる。この際、マスク材４０，４１の側壁に形成するマスク材４３のＷＬ方向のサイズは、上記と同様に、ほぼ最小加工寸法Ｆ程度となるように形成される。
【００９２】
さらに、上記工程において、マスク材４０，４１のＷＬ方向のピッチＰも上記第１の実施形態と同様である。そのため、ＷＬ方向のアクティブエリアＡＡのスペース幅Ｆsは、ＷＬ方向のアクティブエリアＡＡのサイズＦよりも小さく形成される（Ｆs＜Ｆ）。
【００９３】
以後、上記第１の実施形態と同様の製造工程を行い、図２２に示す半導体記憶装置を製造する。
【００９４】
この変形例に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。また、必要に応じ、本例のような構成および製造方法を適用することが可能である。
【００９５】
尚、この変形例では、ループ形状内のＷＬ方向に沿った第１スペース幅ＦLと、ループ形状外のＷＬ方向に沿った隣接するアクティブエリアＡＡの第２スペース幅Ｆsとのパターン配置は、第１スペース幅ＦLが第２スペース幅Ｆsよりも大きいパターンが繰り返されている（大（ＦL），小（Ｆs），大（ＦL），小（Ｆs），…）場合を示した。
【００９６】
しかし、同様の理由から、ループ形状内のＷＬ方向に沿った第１スペース幅と、ループ形状外のＷＬ方向に沿った隣接するアクティブエリアＡＡの第２スペース幅とのパターン配置は、第１スペース幅が第２スペース幅よりも小さいパターンが繰り返される（小，大，小，大，…）場合も考えられる。
【００９７】
以上、第１乃至第３の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示す平面図。
【図２】第１の実施形態に係る半導体記憶装置を示す平面図。
【図３】第１の実施形態に係る半導体記憶装置を示す斜視図。
【図４】第１の実施形態に係る半導体記憶装置を示す斜視図。
【図５】図１中のＸ−Ｘ´線における断面図。
【図６】図１中のＹ−Ｙ´線における断面図。
【図７】図１中のＺ−Ｚ´線における断面図。
【図８】図１中の１つのブロックを示す回路図。
【図９】第１の実施形態に係る半導体記憶装置の全体図。
【図１０Ｘ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１０Ｙ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１０Ｚ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１１】第１の実施形態に係る半導体記憶装置の一製造工程を示す平面図。
【図１１Ｘ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１１Ｙ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１１Ｚ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１２】第１の実施形態に係る半導体記憶装置の一製造工程を示す平面図。
【図１２Ｘ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１２Ｙ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１２Ｚ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１３】第１の実施形態に係る半導体記憶装置の一製造工程を示す平面図。
【図１３Ｘ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１３Ｙ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１４Ｘ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１４Ｙ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１５Ｘ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１５Ｙ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１６Ｘ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１６Ｙ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１７】本発明の第２の実施形態に係る半導体記憶装置を示す平面図。
【図１８】第２の実施形態に係る半導体記憶装置を示す平面図。
【図１９】図１７中のＸ−Ｘ´線における断面図。
【図２０】本発明の第３の実施形態に係る半導体記憶装置を示す平面図。
【図２１】第３の実施形態に係る半導体記憶装置を示す平面図。
【図２２】本発明の変形例に係る半導体記憶装置を示す平面図。
【図２３】変形例に係る半導体記憶装置の一製造工程を示す平面図。
【図２４】変形例に係る半導体記憶装置の一製造工程を示す平面図。
【符号の説明】
【００９９】
５１…第１延設部、５２…第２延設部、ＡＡ…アクティブエリア、ＳＴＩ…素子分離絶縁膜、ＢＬＯＣＫ１，ＢＬＯＣＫｎ…ブロック、ＷＬ…ワード線、ＳＧＳ、ＳＧＤ…セレクトゲート線、Ｆ…最小加工寸法、Ｐ…ピッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ｘ】
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【図１０Ｙ】
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【図１０Ｚ】
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【図１１】
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【図１１Ｘ】
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【図１１Ｙ】
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【図１１Ｚ】
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【図１２】
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【図１２Ｘ】
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【図１２Ｙ】
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【図１２Ｚ】
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【図１３】
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【図１３Ｘ】
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【図１３Ｙ】
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【図１４Ｘ】
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【図１４Ｙ】
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【図１５Ｘ】
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【図１５Ｙ】
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【図１６Ｘ】
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【図１６Ｙ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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