(57)【要約】【課題】複数のＦＥＴが直列接続されて成るスイッチ半導体集積回路装置にあって、確実に、オフ容量の低減化と容量の非線形性の抑制を図り、確実に前述した相互変調歪の改善を図る。【解決手段】複数のＦＥＴが直列接続され許容入力電力の増大化がなされるスタック構成によるスイッチ回路であり、この構成において、相互に接続されるソース電極Ｓおよび／またはドレイン電極Ｄに対して、基板バイアス電圧が印加された電極を対向配置する構成とし、スタック接続された少なくとも一部のＦＥＴにおいてのソースにオフ時のゲート・ソース間Ｖｇｓが安定して一定に高められることによってオフ動作を確実にし、オフ容量の低減化と容量特性の非線形性の抑制を図ることができたものである。【選択図】図３
2008034406.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にアイソレーション領域によって分離された複数の電界効果トランジスタが直列接続された半導体装置であって、
該相互に直列接続された少なくとも一部の電界効果トランジスタのソース電極またはドレイン電極に対向して、基板にバイアスを印加することができるように上記アイソレーション領域表面にコンタクトされた表面バイアス電極を配置したことを特徴とするスイッチ半導体集積回路装置。
【請求項２】
上記アイソレーション領域表面にコンタクトされた表面バイアス電極を上記相互に直列接続された全ての電界効果トランジスタのソース電極に対向して配置したことを特徴とする請求項１に記載のスイッチ半導体集積回路装置。
【請求項３】
上記アイソレーション領域表面にコンタクトされた表面バイアス電極を上記相互に直列接続された全ての電界効果トランジスタのドレイン電極に対向して配置したことを特徴とする請求項１に記載のスイッチ半導体集積回路装置。
【請求項４】
上記基板表面バイアス電極が、該基板表面バイアス電極の対向する上記ソース電極およびドレイン電極に関するゲート電極に平行に配置されたことを特徴とする請求項１に記載のスイッチ半導体集積回路装置。
【請求項５】
上記基板表面バイアス電極の上記ソース電極およびドレイン電極との対向長が、該ソース電極およびドレイン電極の上記ゲート電極との対向長以上に選定されたことを特徴とする請求項１に記載のスイッチ半導体集積回路装置。
【請求項６】
上記アイソレーション領域が、不純物導入により所要の分布抵抗を有する構成とされたことを特徴とする請求項１に記載のスイッチ半導体集積回路装置。
【請求項７】
上記基板表面バイアス電極が、上記アイソレーション領域表面に選択的に不純物導入がなされて形成されたコンタクト領域上にコンタクトされたことを特徴とする請求項１に記載のスイッチ半導体集積回路装置。
【請求項８】
上記電界効果トランジスタが接合ゲート型電界効果トランジスタ、ショットキーゲート型電界効果トランジスタ、絶縁ゲート型電界効果トランジスタ、ヘテロ接合を有する電界効果トランジスタであることを特徴とする請求項１に記載のスイッチ半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば携帯通信機の高周波（ＲＦ）アンテナスイッチに用いて好適なスイッチ半導体集積回路装置に関する。
【背景技術】
【０００２】
図１（ａ）は、ＲＦフロントエンド部に用いられる電界効果トランジスタ（ＦＥＴ）によるＲＦスイッチ（ＳＷ）回路を構成する集積回路の最小単位の基本回路構成を示す。
このスイッチ回路は、オン・オフがなされるポート１（Ｐｏｒｔ１）およびポート２（Ｐｏｒｔ２）間にシリーズ（Ｓｅｒｉｅｓ）ＦＥＴを有し、このシリーズＦＥＴのラインと接地間にシャント（Ｓｈｕｎｔ）ＦＥＴが挿入されて成り、Ｐｏｒｔ１とＰｏｒｔ２間がオンの場合、等価回路的には、図１（ｂ）に示すように、ＣＲ回路となっている。
そして、スイッチオン時にあっては、シャントＦＥＴのゲート電圧Ｖｃ１をオフ電圧とし、シリーズＦＥＴのゲート電圧Ｖｃ２をオン電圧とすることによって、Ｐｏｒｔ１とＰｏｒｔ２間をオンとする。このとき、シャントＦＥＴは、高周波の流れ込みを回避するために低オフ容量であることが必要となる。
【０００３】
一方、スイッチオフ時には、シリーズＦＥＴをオフとし、シャントＦＥＴをオンとしてシリーズＦＥＴに漏れる高周波信号をシャントＦＥＴによってグランドに引き込み、高アイソレーションが行われる。
このスイッチ回路における、損失は、直流（ＤＣ）的な抵抗損と交流（ＡＣ）的な容量損の和で表される。したがって、この損失の観点から、シリーズＦＥＴの低オン抵抗化と、シャントＦＥＴの低オフ容量化が重要となる。
【０００４】
大信号入力時でもシャントＦＥＴのオフ状態を維持することができるようにＦＥＴが複数段直列接続されたその接続中間点にバイアスを印加できる回路、あるいはソース・ドレイン間を抵抗を介して接続する回路が提案されている（特許文献１および２参照）。
【０００５】
一方、第２世代から第３世代携帯電話にシステムが移り変わることによって、挿入損失やアイソレーション特性だけでなく、歪み特性も重要になってきた。
第３世代携帯で採用されているＷ−ＣＤＭＡシステムのように、デゥープレクサー（Ｄｕｐｌｅｘｅｒ）によって送受信信号を選別するシステムでは、非線形性を有するＳＷデバイスを使うと、大気中に存在する妨害波と送信波とがミキシングされて、相互変調歪み（ＩＭＤ）が発生し、受信経路内に侵入するという問題が生じる。
例えば、送信波（ｆＴＸ）が１．９５ＧＨｚ、受信波（ｆＲＸ）が２．１４ＧＨｚとする。デゥープレクサーはこの２周波数しか通さないとする。ここでアンテナからＳＷに１９０ＭＨｚの妨害波（ｆｂｌｏｃｋ）が、送信経路からＳＷ（スイッチ）に１．９５ＧＨｚの送信波（ｆＴＸ）が入ってきたとする。ＳＷデバイスが非線形であるとすると、その非線形性によって周波数のミキシングが起こり、ｆＴＸ＋ｆｂｌｏｃｋ＝１．９５ＧＨｚ＋１９０ＭＨｚ＝２．１４ＧＨｚの２次ＩＭＤが発生する。
この作り出された周波数は、受信波と同じ周波数なので、デゥープレクサーを通過し、受信経路内に侵入してしまい、ノイズとなることがＩＭＤ（相互歪み）問題なのである。
また、そのＳＷの非線形性によって高調波が発生するが、この高調波歪みの問題は第２世代携帯電話システムの問題の一つとして挙がっている。
【０００６】
これらの歪み問題を解決するためには、Ｓｈｕｎｔ  ＦＥＴのオフ容量の非線形性を抑制することが有効であることが、電圧に依存する容量と依存しない容量に関するシミュレーションの結果から分かる。したがって、Ｓｈｕｎｔ  ＦＥＴのオフ容量の非線形性がＩＭＤや高調波が発生させている要因の一つとして考えられる。
【０００７】
従来、上述したスイッチ回路の低オフ容量化については、オーミック電極幅を小さくしたり、配線容量を低減したり、ＦＥＴの形成部の半導体構造、すなわちエピタキシー構造を最適化するなどの方法によってオフ容量の低減化の工夫がなされてきた。
しかしながら、オフ容量の線形性についての改善を安定して良好に行うことにおいて、未だ不十分である。
【特許文献１】特開２０００−２７７７０３号公報
【特許文献２】特開２００４−３２０４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本出願人は、先に、特願２００５−００８５５１号において、半導体基板の素子分離領域に正の電圧を印加して、電界効果トランジスタの周辺に正の電圧を印加することで、ゲート直下のチャネル層を空乏化する効果を高め、これによってオフ容量の低減化を図り、相互変調歪の低減化を図るようにした半導体装置の提案を行った。
【０００９】
本発明は、許容入力電力を大とするために、複数の電界効果トランジスタを直列接続するスタック構成とするスイッチ半導体集積回路装置にあって、確実に、オフ容量の低減化が図られ、また、容量の非線形性の抑制が図られるようにすることによってより確実に前述した相互変調歪の改善を図ることができるようにしたスイッチ半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明によるスイッチ半導体集積回路装置は、半導体基板上にアイソレーション領域によって分離された複数の電界効果トランジスタが直列接続された半導体装置であって、該相互に直列接続された少なくとも一部の電界効果トランジスタのソース電極またはドレイン電極に対向して、基板にバイアスを印加することができるように上記アイソレーション領域表面にコンタクトされた表面バイアス電極を配置したことを特徴とする。
【００１１】
また、上述の構成にあって、上記アイソレーション領域表面にコンタクトされた表面バイアス電極を上記相互に直列接続された全ての電界効果トランジスタのソース電極に対向して配置したことを特徴とする。
【００１２】
また、上述の構成にあって、上記アイソレーション領域表面にコンタクトされた表面バイアス電極を上記相互に直列接続された全ての電界効果トランジスタのドレイン電極に対向して配置したことを特徴とする。
【００１３】
上述したように、本発明においては、複数のＦＥＴが直列接続され許容入力電力の増大化がなされるスタック構成によるスイッチ回路であり、この構成において、相互に接続されるソース電極および／またはドレイン電極に対して、基板バイアスが印加された電極を対向配置する構成としたことから、スタック接続された少なくとも一部のＦＥＴにおいてのゲート・ソース間の電圧Ｖｇｓが安定して一定に高められる。このように、Ｖｇｓが高められることにより、入力電力による、容量の振られを抑制することができる。
【００１４】
また、本発明によるスイッチ半導体集積回路装置は、上記基板表面バイアス電極が、該基板表面バイアス電極の対向する上記ソース電極およびドレイン電極に関するゲート電極に平行に配置されたことを特徴とする。
【００１５】
また、本発明は、上記基板表面バイアス電極の上記ソース電極およびドレイン電極との対向長が、該ソース電極およびドレイン電極の上記ゲート電極との対向長以上の長さに選定されたことを特徴とする。
また、本発明は、上記アイソレーション領域が、不純物導入により所要の分布抵抗を有する構成とされたことを特徴とする。
【００１６】
また、本発明は、上記ソース電極およびドレイン電極と対向して配置される上記基板表面バイアス電極が、上記アイソレーション領域の表面に選択的に不純物導入により形成されたコンタクト領域上にコンタクトされたことを特徴とする。
【００１７】
また、本発明は、上記電界効果トランジスタが接合ゲート型電界効果トランジスタ、ショットキーゲート電界効果トランジスタ、絶縁ゲート型電界効果トランジスタであることを特徴とする。
【発明の効果】
【００１８】
本発明によるスイッチ半導体集積回路装置においては、直列接続された複数の電界効果トランジスタ（ＦＥＴ）の少なくとも一部のＦＥＴのソース電極またはドレイン電極に対向して、基板にバイアスを印加することができる表面バイアス電極をアイソレーション領域の表面に配置したことから、基板表面バイアスに正の電圧を印加すると、この基板表面バイアス電極と対向する直列接続したソース・ドレインの接続部に、アイソレーション領域による分布抵抗を介して正の電圧が印加される。
ここで、この複数のＦＥＴのゲートに、オフ電圧の負の電圧が印加されているとすると、そのソース・ドレインの接続部に与えられている正の所定電圧によってゲート・ソース間の電圧（Ｖｇｓ）が大、すなわち電位差が大となる。したがって、このゲート直下におけるチャネルが完全に空乏化されることにより、確実なオフ容量の低減がなされる。
また、大信号が入力された場合でも、容量が電圧によって振れることが抑制される。すなわち容量の線形性も高まる。よって、オフ容量の低減により容量損失を低減でき、容量の線形性が向上することによりＩＭＤや高調波歪の発生を抑制できる。
【００１９】
そして、直列接続されるＦＥＴについて、全てのソース・ドレイン接続部に上述した所定の基板バイアス電圧を印加するときは、直列接続された全てのスタックＦＥＴのＶｇｓが大となって、一部のＦＥＴに接続したものよりも、よりオフ容量の低減化が図られ、且つ容量の線形性が向上することにより高周波遮断を確実に行い、ＩＭＤや高調波歪みを発生させにくくすることができる。
【発明を実施するための最良の形態】
【００２０】
本発明によるスイッチ半導体集積回路装置の実施形態例を説明する。これら実施形態例においては、４個のＦＥＴ（ＦＥＴ１〜ＦＥＴ４）が、直列接続された場合であるが、いうまでもなく、本発明はこの例に限られるものではない。
［第１の実施形態］
この第１の実施形態について実施例１〜６を挙げて説明する。
（実施例１）
図２（ａ）は、このスイッチ半導体集積回路装置の要部の模式的平面図で、同図（ｂ）は、その等価回路図である。
また、図３（ａ）および（ｂ）は、図２（ａ）のａ−ａ線上およびｂ−ｂ線上の概略断面図である。
この実施例においては、各ＦＥＴ１〜ＦＥＴ４のそれぞれがアイソレーション領域２によって分離された２つの活性領域３が設けられ、各活性領域３にそれぞれ１つのＦＥＴ素子が配置された構成とした場合である。
そして、これらＦＥＴ１〜ＦＥＴ４のスタック方向に沿うように、各活性領域３を横切るゲート電極Ｇが形成される。
これらゲート電極Ｇは、各ＦＥＴ１〜ＦＥＴ４のそれぞれにおいて、各ＦＥＴ素子に対してジグザグパターンにゲート電極自体もしくは配線によって連続して形成され、共通のゲート電極端子４Ｇに接続されている。
そして、各活性領域３において、それぞれゲート電極Ｇを挟んでこれと平行に対向してソース電極Ｓおよびドレイン電極Ｄが形成される。
【００２１】
アイソレーション領域２は、半導体基板１に所要の不純物例えばボロンイオン（Ｂ＋）が注入されて所要の比抵抗を有する半導体層とされる。
アイソレーション領域２上には、基板表面バイアス電極５が配置される。基板表面バイアス電極５は、活性領域３間および図２（ａ）において左右両最外側に位置するドレイン電極Ｄに対向して、ゲート電極Ｇの延長方向に平行に延びる電極部５ａを有する。また、基板表面バイアス電極５は、これら電極部５ａの一端と連結され、各ＦＥＴ１〜ＦＥＴ４の配置部間に電極部５ａと交差する方向に延びる交差電極部５ｂと、ＦＥＴのスタック部の周囲に配置された外周電極部５ｃとを有し、基板表面バイアス電圧が印加される端子４ｓｕｂに接続される。
基板表面バイアス電極５の少なくとも電極部５ａは、図３（ａ）に示すように、アイソレーション領域２の表面に例えばＺｎ拡散によってｐ型コンタクト領域７を形成し、この表面に基板表面バイアス電極５の電極部５ａがコンタクトされる。
【００２２】
この実施例においては、４段構成のＦＥＴ１〜ＦＥＴ４の各２つの活性領域３を横切って配置された各ゲート電極Ｇを挟んでその両側に、ソース電極Ｓおよびドレイン電極Ｄが、ゲート電極Ｇに対向してこれと平行にそれぞれ櫛歯状に配置される。そして、この場合、各ソース電極Ｓが、各活性領域３において、基板表面バイアス電極５の電極部５ａと対向する側位置に配置される。
【００２３】
初段のＦＥＴ１の櫛歯状のドレイン電極Ｄと、終段のＦＥＴ４の櫛歯状のソース電極Ｓは、それぞれ図示しないがドレイン端子とソース端子に接続されるドレイン接続配線層６Ｄとソース接続配線層６Ｓに連結される。
また、各ＦＥＴ１〜ＦＥＴ３のソース電極Ｓは、それぞれ各次段のＦＥＴ２〜ＦＥＴ４のドレイン電極Ｄに、各段間に形成した中間配線層９によって接続される。これら中間配線層９は、各ＦＥＴ１〜ＦＥＴ４間において、櫛歯状のソース電極Ｓおよびドレイン電極Ｄやこれら間のゲート電極Ｇと交叉する方向に沿って配置される。
この中間配線層９は、図３（ｂ）に示すように、各ＦＥＴ１〜ＦＥＴ４間に配置されたバイアス電極５の交差電極部５ｂ上に例えばＳｉＮによる絶縁層８を介して配置される。
【００２４】
この実施例のスイッチ半導体集積回路装置においては、基板表面バイアス電極５の電極部５ａが、全ソース電極Ｓおよびドレイン電極Ｄに対向する配置関係とした場合である。
したがって、この構成によるスイッチ半導体集積回路装置によれば、図２（ｂ）に示すように、全てのＦＥＴ１〜ＦＥＴ４のソース電極Ｓおよびドレイン電極Ｄの接続部に正の基板バイアス電極端子４ｓｕｂからアイソレーション領域２の分布抵抗を介して正のバイアスが印加される。すなわち正の一定電位とされた構成とされる。
【００２５】
このように、この実施例においては、直列接続される全ＦＥＴ１〜ＦＥＴ４において、ソースおよびドレインの接続部に正の一定電圧が印加されていることから、全てのＦＥＴ１〜ＦＥＴ４が安定したオフ動作がなされる。そして、このオフ動作は、ＦＥＴ１〜ＦＥＴ４のゲート電極に負の電圧が印加されることによって各チャネルがピンチオフされるものであるが、各ＦＥＴ１〜ＦＥＴ４のソースには、負のゲート電圧と逆極性の正の電圧が印加されていることから、ゲート・ソース間の電位差が大となってこれら間の電圧Ｖｇｓが大となる。すなわち深まる。
このため、オフ時におけるチャネルの空乏化が良好に行われ、良好なピンチオフがなされると共に、オフ容量の低減化が図られ、オフ時の高周波の遮断を確実に行うことができる。そして、この現象は、全ＦＥＴ１〜ＦＥＴ４についてなされるので、スイッチ回路としては、きわめて確実なオフ動作とオフ容量の低減化が図られることになる。
【００２６】
次に、この構成によるスイッチ半導体集積回路装置の詳細を製造方法と共に説明する。
この実施例におけるＦＥＴは、ヘテロ構造を有するＨＥＭＴ（High Electron Mobility Transistor）によって構成した場合である。
図４は、このＨＥＭＴを有するスイッチ半導体集積回路装置を構成する半導体基板１の概略断面図である。
この半導体基板１は、例えば、半絶縁性ＧａＡｓによるサブストレイト１０１上に、ＡｌＧａＡｓとＧａＡｓの各層の積層によるマルチバッファー層１０２、ｎ＋−ＡｌＧａＡｓによる電子供給層１０３、ｉ−ＡｌＧａＡｓによるスペーサー層１０４、ｉ−ＩｎＧａＡｓによるチャネル層１０５、ｉ−ＡｌＧａＡｓによるスペーサー層１０６、ｎ＋−ＡｌＧａＡｓによる電子供給層１０７、ｉ−ＡｌＧａＡｓによるバリア層１０８、ｎ＋−ＧａＡｓによるキャップ層１０９が順次エピタキシャル成長されて成る。
【００２７】
このように各半導体層がエピタキシャル成長されて成る半導体基板１に、図２および図３で説明した、各ＦＥＴ１〜ＦＥＴ４を構成する活性領域３を区分するアイソレーション２が、例えばボロンのイオン注入によって形成される。
そして、アイソレーション領域２の基板バイアス電極５の形成部下に、Ｚｎ拡散によるコンタクト領域７を形成する。
そして、基板表面バイアス電極５および基板表面バイアス電極端子４ｓｕｂの形成、ゲート電極Ｇの形成、ソース電極Ｓおよびドレイン電極Ｄの形成、ドレインおよびソース接続配線層６Ｄおよび６Ｓ等を形成する。
基板表面バイアス電極５は、例えばコンタクト領域７上に、順次、下層よりＴｉ，Ｐｔ，Ａｕが形成された金属積層膜により形成される。
また、ソース電極Ｓおよびドレイン電極Ｄは、チャネル層１０５とコンタクトをとるために、下層よりＡｕＧｅ，Ｎｉ，Ａｕ層を順次積層し、アロイすることによって形成することができる。
【００２８】
ドレイン接続配線層６Ｄ、中間配線層９、最終段のソース電極Ｓに連結されるソース接続配線層６Ｓ等の配線層は、金属層の形成およびパターン化によって形成することができる。
【００２９】
（実施例２）
図５（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図５において、図２と対応する部分には同一符号を付して重複説明を省略する。
この例においては、全ＦＥＴ１〜ＦＥＴ４に関して、基板表面バイアス電極５の電極部５ａの両側の活性領域３に、それぞれ３本の櫛歯状にドレイン電極Ｄが配置され、その間に２本の櫛歯状ソース電極Ｓがそれゲート電極Ｇを介して配置されたＦＥＴ素子構成が形成された構成とされている。
【００３０】
この構成においては活性領域３間に配置された基板表面バイアス電極５の電極部５ａの両側に、各ＦＥＴ１〜ＦＥＴ４のドレイン電極Ｄが対向配置されている（ＤＤＤＤパターンと呼称する）。
そして、この例では、第２段〜第４段のＦＥＴ２〜ＦＥＴ４のそれぞれの電極部５ａに隣接する各ドレイン電極Ｄ、すなわち電圧Ｖｓｕｂが印加されたドレイン電極Ｄが、それぞれ前段のＦＥＴ１〜ＦＥＴ３のソース電極Ｓに中間配線層９を介して接続されている。
また、各ＦＥＴ１〜ＦＥＴ４の図５（ａ）において最右のＦＥＴ素子の電極、この例ではドレインＤに対向して電極部５ａを配置した。
したがって、構成においては、図５（ｂ）に示すように、全ＦＥＴ１〜ＦＥＴ４の相互の接続部と初段のＦＥＴ１のドレインに所定の基板バイアス電圧Ｖｓｕｂが印加される構成となり、ＦＥＴ１のドレイン電極Ｄに対しても正の電圧Ｖｓｕｂが印加される。
この場合においても、全ＦＥＴ１〜ＦＥＴ４間のソースおよびドレインの相互の接続部に所定の正の電圧Ｖｓｕｂが印加されることによって、実施例１で説明したように、確実なオフ動作と、オフ容量の低減化を図ることができる。
【００３１】
（実施例３）
図６（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図６において、図２および図５と対応する部分には同一符号を付して重複説明を省略する。
この例においても、各ＦＥＴ１〜ＦＥＴ４がそれぞれ２つの活性領域３を有し、各活性領域３において複数のゲート部を配置した構成としたものである。
そして、この場合、全ＦＥＴ１〜ＦＥＴ４に関して、基板表面バイアス電極５の電極部５ａの両側の活性領域３に、それぞれ３本の櫛歯状にソース電極Ｓが配置され、その間に２本の櫛歯状ドレイン電極Ｄがそれぞれゲート電極Ｇを介して配置された構成とした。
そして、この構成においては活性領域３間に配置された基板表面バイアス電極５の電極部５ａの両側に各ＦＥＴ１〜ＦＥＴ４のソース電極Ｓが対向配置されたパターン（ＳＳＳＳパターンと呼称する）とした場合である。
この例においても、全ＦＥＴ１〜ＦＥＴ４の電極部５ａと隣接する正の電圧Ｖｓｕｂが印加されたソース電極Ｓが、それぞれ、各次段のＦＥＴ２〜ＦＥＴ４のドレイン電極Ｄに中間配線層９を介して接続された構成とされ、終段のＦＥＴ４のソース電極Ｓにも電圧Ｖｓｕｂが印加された構成とされている。
このように、この実施例は、図６（ｂ）に示すように、ＦＥＴ１〜ＦＥＴ４の相互の接続部と終段のＦＥＴ４のソースに所定の正の電圧Ｖｓｕｂが印加される構成であり、前述したように、全ＦＥＴ１〜ＦＥＴ４が、確実なオフ動作ができ、かつオフ容量の低減化を図ることができる。
【００３２】
（実施例４）
図７（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図７において、図２、図５、図６と対応する部分には同一符号を付して重複説明を省略する。
この例においては、ＦＥＴ１についてのみ、図６で示した実施例３の構成とし、ＦＥＴ２〜ＦＥＴ４については、図５の実施例２の構成とした場合である。すなわちＦＥＴ１に関しては基板表面バイアス電極５の電極部５ａの両側に近接してソース電極Ｓが配置され、ＦＥＴ２〜ＦＥＴ４については、電極部５ａの両側にドレイン電極Ｄが隣接して配置された構成（ＳＤＤＤパターンと呼称する）を有し、これらに所定の固定電圧が印加される構成とされている。
すなわち、この場合においても、ＦＥＴ１〜ＦＥＴ４の相互に中間配線層９を介して接続される少なくともソースもしくはドレイン電極のいずれかに固定電圧が印加される構成とされている。したがって、図７（ｂ）に示すように、全ＦＥＴ１〜ＦＥＴ４のドレイン電極Ｄおよびソース電極Ｓの接続部に所定の正の電圧Ｖｓｕｂが印加されることになる。その結果、確実なオフ動作とオフ容量の低減化を図ることができる。
【００３３】
（実施例５）
図８（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図８において、図２、図５〜図７と対応する部分には同一符号を付して重複説明を省略する。
この例においては、第１および第２段のＦＥＴ１およびＦＥＴ２において、図６で示した実施例３の形態をとり、第３段および第４段のＦＥＴ３およびＦＥＴ４において、図５で示した実施例２の形態としたパターン（ＳＳＤＤ）をとった場合である。
【００３４】
この場合は、ＦＥＴ１およびＦＥＴ２においては、基板表面バイアス電極５の電極部５ａの両側に隣接して、ソース電極Ｓが配置され、ＦＥＴ３およびＦＥＴ４においては電極部５ａの両側に隣接して、ドレイン電極Ｄが配置された構成とされる。
この例では、電極部５ａと隣接して所定の正の電圧Ｖｓｕｂが印加されるＦＥＴ１およびＦＥＴ２のソース電極Ｓが、それぞれ次段のドレイン電極Ｄに中間配線層９を介して接続され、終段のＦＥＴ４の電極部５ａとの隣接によって所定の正の電圧Ｖｓｕｂが印加されたドレイン電極Ｄが、前段のＦＥＴ３のソース電極Ｓに中間配線層９を介して接続された構成を有する。
したがって、この場合においても、図８（ｂ）の等価回路に示すように、全ＦＥＴ１〜ＦＥＴ４の相互の接続部に正の所定の基板バイアス電圧Ｖｓｕｂが印加される構成であり、同様に確実なオフ動作とオフ容量の低減化を図ることができる。
【００３５】
（実施例６）
図９（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図９において、図２、図５〜図８と対応する部分には同一符号を付して重複説明を省略する。
この例においては、第１〜第３段のＦＥＴ１〜ＦＥＴ３において、図６で示した実施例３の形態をとり、最終段のＦＥＴ４において、図５で示した実施例２の形態としたパターン（ＳＳＳＤパターンと呼称する。）をとった場合である。
【００３６】
したがって、この場合は、基板表面バイアス電極５の電極部５ａの両側に隣接して、ＦＥＴ１〜ＦＥＴ３においてのソース電極Ｓが配置され、ＦＥＴ４においては電極部５ａの両側に隣接して、ドレイン電極Ｄが配置された構成とされる。
この場合においては、ＦＥＴ１〜ＦＥＴ３の、電極部５ａに隣接し、所定の正の電圧Ｖｓｕｂが印加されるソース電極Ｓが、それぞれ次段のＦＥＴ２〜ＦＥＴ４のドレイン電極Ｄに中間配線層９を介して接続される。
したがって、この場合、図９（ｂ）の等価回路に示すように、全ＦＥＴ１〜ＦＥＴ４の相互の接続部に所定の基板バイアス電圧Ｖｓｕｂが印加される構成であり、実施例１で説明したと同様に確実なオフ動作とオフ容量の低減化を図ることができる。
【００３７】
上述した第１の実施形態例においては、ＦＥＴ１〜ＦＥＴ４の全直列接続部に所定の正の電圧Ｖｓｕｂが印加される構成とした場合で、この場合もっとも確実なオフ動作とオフ容量の低減が図られる。
【００３８】
図１０は、ＦＥＴにおけるゲート電圧Ｖｇをパラメータとしたオフ容量Ｃｏｆｆ−ドレイン電圧Ｖｄ特性を示す。ソースは接地されている。これを見て明らかなように、ゲート電圧Ｖｇが深くなるほど、ゲート・ソース間の電位差が大となってこれら間の電位差Ｖｇｓ（ここではソースが接地されているのでＶｇｓ＝｜Ｖｇ｜）が大となることによって、オフ容量Ｃｏｆｆが小さくなり、同時に非線形が抑制され、高い線形性を示す。ここで容量の線形性の説明をする。容量の線形性の定義を、ドレイン電圧Ｖｄ＝−１〜＋１ＶのＣｏｆｆの傾き（ΔＣｏｆｆ／ΔＶｄ）とすると、ΔＣｏｆｆ／ΔＶｄが小さいことを、オフ容量の線形性が高いと定義する。このとき、Ｖｇが深くなるほど、ΔＣｏｆｆ／ΔＶｄは小さくなる。言い換えれば、Ｖｇが深くなるほど、オフ容量の線形性が高くなっている。
したがって、上述したように、複数のＦＥＴが直列接続された各ＦＥＴの接続部に正の電圧を印加する構成にとすることによって、ゲート・ソース間の電位差が大となってこれらの間の電位差Ｖｇｓが大となることによって、オフ容量の低減と非線形性の改善が図られることがわかる。
そして、このようにドレイン電圧に対する線形性が高まった本発明のアンテナスイッチ回路に適用すると相互変調歪ＩＭＤや高調波の発生を改善することができる。
【００３９】
上述した第１の実施形態においては、スタックされたＦＥＴの直列接続部のすべてに所定の電圧Ｖｓｕｂが印加される構成とした場合であるが、第２の実施形態においては、一部の接続部において所定の電圧Ｖｓｕｂが印加される構成とするものであり、これによって第１の実施形態に比しては効果が低いが、従来に比して改善することができる。
【００４０】
［第２の実施形態］
（実施例７）
図１１（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図１１において、図２および図５〜図９と対応する部分には同一符号を付して重複説明を省略する。
この例においても第１段〜第４段のＦＥＴ１〜ＦＥＴ４のそれぞれの２つの活性領域３間に、基板表面バイアス電極５の電極部５ａが配置された構成を有し、１つおきの第１段および第３段のＦＥＴ１およびＦＥＴ３において、前述した図６（実施例３）における各段のパターンと同様の構成とし、第２段および第４段のＦＥＴ２およびＦＥＴ４において、前述した図５（実施例２）における各段のパターンと同様の構成としてパターン（ＳＤＳＤパターンと呼称する）構成とした。
しかしながら、この例においては、第２段および第３段のＦＥＴ２およびＦＥＴ３間の相互に接続されるソースおよびドレインに関するいずれにおいても、電極部５ａと隣接することがない。
したがって、図１１（ｂ）の回路に示されるように、ＦＥＴ２およびＦＥＴ３の相互の接続部には、所定の電圧Ｖｓｕｂが印加されないものである。
【００４１】
（実施例８）
図１２（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図１２において、図２、図５〜図９及び図１１と対応する部分には同一符号を付して重複説明を省略する。
この例においても第１段〜第４段のＦＥＴ１〜ＦＥＴ４のそれぞれの活性領域３間に、基板表面バイアス電極５の電極部５ａが配置された構成を有する。
しかしながら、この例では、第１段、第２段および第４段のＦＥＴ１、ＦＥＴ２およびＦＥＴ４においては、前述した図６（実施例３）における各段のパターンと同様の構成とし、第３段のＦＥＴ３においては、前述した図５（実施例２）における各段のパターンと同様のパターンとした配列（ＳＤＳＤパターンと呼称する）構成とした。
そして、この例においては、第３段および第４段のＦＥＴ３およびＦＥＴ４間の相互に接続されるソース電極Ｓおよびドレイン電極Ｄに関するいずれにおいても、電極部５ａと隣接することがない。
したがって、図１２（ｂ）の回路に示されるように、ＦＥＴ３およびＦＥＴ４の接続部には、所定の電圧Ｖｓｕｂが印加されないものである。
【００４２】
（実施例９）
図１３（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図１２において、図２、図５〜図９及び図１１〜図１２と対応する部分には同一符号を付して重複説明を省略する。
この例においても第１段〜第４段のＦＥＴ１〜ＦＥＴ４のそれぞれの活性領域３間に、基板表面バイアス電極５の電極部５ａが配置された構成を有する。
しかしながら、この例では、第１段および第４段のＦＥＴ１およびＦＥＴ４においては、前述した図６（実施例３）における各段のパターンと同様の構成とし、第２段および第３段のＦＥＴ２およびＦＥＴ３においては、前述した図５（実施例２）における各段のパターンと同様のパターンとした配列（ＳＤＤＳパターンと呼称する）構成とした。
そして、この例においては、第３段および第４段のＦＥＴ３およびＦＥＴ４間の相互に接続されるソース電極Ｓおよびドレイン電極Ｄに関するいずれにおいても、電極部５ａと隣接することがない。
したがって、図１２（ｂ）の回路に示されるように、ＦＥＴ３およびＦＥＴ４の接続部には、所定の電圧Ｖｓｕｂが印加されないものである。
【００４３】
（実施例１０）
図１４（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図１４において、図２、図５〜図９及び図１１〜図１３と対応する部分には同一符号を付して重複説明を省略する。
この例においても第１段〜第４段のＦＥＴ１〜ＦＥＴ４のそれぞれの活性領域３間に、基板表面バイアス電極５の電極部５ａが配置された構成を有する。
しかしながら、この例では、第１段および第４段のＦＥＴ１およびＦＥＴ４においては、前述した図５（実施例２）における各段のパターンと同様の構成とし、第２段および第３段のＦＥＴ２およびＦＥＴ３においては、前述した図６（実施例３）における各段のパターンと同様のパターンとした配列（ＤＳＳＤパターンと呼称する）構成とした。
そして、この例においては、第１段および第２段のＦＥＴ１およびＦＥＴ２間の相互に接続されるソース電極Ｓおよびドレイン電極Ｄに関するいずれにおいても、電極部５ａと隣接することがない。
したがって、この実施例においては、図１４（ｂ）の回路に示されるように、ＦＥＴ１およびＦＥＴ２の接続部には、所定の電圧Ｖｓｕｂが印加されないものである。
【００４４】
（実施例１１）
図１５（ａ）および（ｂ）は、この実施例によるスイッチ半導体集積回路装置の概略平面図および等価回路図である。図１５において、図２、図５〜図９及び図１１〜図１４と対応する部分には同一符号を付して重複説明を省略する。
この例においても第１段〜第４段のＦＥＴ１〜ＦＥＴ４のそれぞれの活性領域３間に、基板表面バイアス電極５の電極部５ａが配置された構成を有する。
しかしながら、この例では、第１段、第３段および第４段のＦＥＴ１、ＦＥＴ３およびＦＥＴ４においては、前述した図５（実施例２）における各段のパターンと同様の構成とし、第２段のＦＥＴ２においては、前述した図６（実施例３）における各段のパターンと同様のパターンとした配列（ＤＳＤＤパターンと呼称する）構成とした。
そして、この例においては、第１段および第２段のＦＥＴ１およびＦＥＴ２間の相互に接続されるソース電極Ｓおよびドレイン電極Ｄに関するいずれにおいても、電極部５ａと隣接することがない。
したがって、この実施例においては、図１５（ｂ）の回路に示されるように、ＦＥＴ１およびＦＥＴ２の接続部には、所定の電圧Ｖｓｕｂが印加されないものである。
【００４５】
上述した第２の実施形態におけるように、直列接続される一部の段のＦＥＴ間においてのみ、所定の正の電圧Ｖｓｕｂを印加する構成とする場合においても、この段のＦＥＴに関しては確実なオフとオフ容量の低減化が図られることから従来に比しては、改善される。
【００４６】
上述した各実施例によるスタック構造の実際の実験結果を図１６〜図１８に示す。この場合、ゲート電圧Ｖｇ＝−２Ｖとし、Ｖｓｕｂ＝＋１Ｖとした。
図１６は、ドレイン電圧とオフ容量の関係を対比して示した曲線で、第１の実施形態による各例を黒塗りプロット点で示し、第２の実施形態による例を白抜きプロット点をもって示した。
これによれば、第１の実施形態のように全てのＦＥＴ１〜ＦＥＴ４の相互の接続部に正の所定電圧Ｖｓｕｂが印加された構成による場合、一部の接続部に正の所定電圧Ｖｓｕｂが印加された構成による第２の実施形態（中間部位にバイアスがかからない形態）による場合に比し、オフ容量が低減し、また線形性が高い傾向を示すものである。例えば線形性の定義を、ドレイン電圧Ｖｄ＝−１〜＋１ＶのＣｏｆｆの傾き（ΔＣｏｆｆ／ΔＶｄ）とすると、ΔＣｏｆｆ／ΔＶｄが小さいことを、オフ容量の線形性が高いと定義する。このとき、第１の実施形態では第２の実施形態に比してΔＣｏｆｆ／ΔＶｄは小さくなる。言い換えれば、第１の実施形態では第２の実施形態に比して、オフ容量の線形性が高くなる。
【００４７】
また、図１７では、第１の実施形態のパターンの方が第２の実施形態のパターンよりもΔＣｏｆｆ／ΔＶｄが小さいことが分かる。すなわち第１の実施形態のパターンの方が第２の実施形態のパターンよりも容量の線形性が高いことがわかる。
この結果を踏まえて、図１８の第１および第２の実施形態例のＩＭＤを見ると、第１の実施形態の方が第２の実施形態よりもＩＭＤが低減、特に３次ＩＭＤが低減していることがうかがえる。
【００４８】
上述したように、本発明構成によれば、複数のＦＥＴが直列接続された各ＦＥＴの接続部に正の電圧を印加する構成としてオフ時のゲート電圧が深まる構成としたことによってオフ容量の低減と非線形性の改善が図られることが分かる。
そして、このようにオフ容量を低減することによって、ＡＣ的な容量損失を低減でき、且つオフ容量の線形性が高まることによって冒頭に述べたアンテナスイッチ回路に適用して相互変調歪（ＩＭＤ）や高調波歪の発生を改善することができる。
【００４９】
上述したように、本発明は、複数のＦＥＴの直列接続によるスタック構成として大入力容量化を図るスイッチ、すなわちオン・オフがなされる回路を構成するものであり、これは例えば図１に示すように、アンテナスイッチ回路におけるシャントＦＥＴおいてスタック構成とする場合に適用することが望ましい。しかしながら、上述のシリーズＦＥＴに適用することもできる。更に、同一半導体基板１に、それぞれスタック型のシリーズＦＥＴとシャントＦＥＴを本発明構成によって形成して、例えばアンテナスイッチの集積回路を構成することができる。
【００５０】
なお、上述した例では、スイッチ回路を構成する電界効果トランジスタがＨＥＭＴである場合について説明したが、例えば接合ゲート電界効果トランジスタ、ショットキーゲート電界効果トランジスタ、絶縁ゲート電界効果トランジスタ等によって構成することもできる。
また、本発明は上述した例に限られるものではなく、例えばコンタクト領域７を形成しないで基板表面バイアス電極をコンタクトするなど請求の範囲に記載された本発明にあって種々の変形変更を行うことができることはいうまでもない。
【図面の簡単な説明】
【００５１】
【図１】（ａ）および（ｂ）はスイッチＳＷ基本回路の構成を示す回路図および等価回路図である。
【図２】（ａ）および（ｂ）は本発明によるスイッチ半導体集積回路装置の一例の配置パターンを示す要部の概略平面図およびその等価回路図である。
【図３】（ａ）および（ｂ）は図２のａ−ａ線上およびｂ−ｂ線上の概略断面図である。
【図４】本発明によるスイッチ半導体集積回路を構成する半導体基板の一例を示す概略断面図である。
【図５】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図６】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図７】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図８】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図９】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図１０】ゲート電圧をパラメータとしたドレイン電圧―オフ容量を示した図である。
【図１１】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図１２】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図１３】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図１４】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図１５】（ａ）および（ｂ）は、本発明によるスイッチ半導体集積回路装置の一例の要部の概略断面図およびその等価回路図である。
【図１６】本発明の第１および第２の実施形態によるスイッチ半導体集積回路のドレイン電圧―オフ容量の説明図である。
【図１７】第１および第２の実施形態によるスイッチ半導体集積回路の電圧変化に対するオフ容量の変化の比との関係を示す図である。
【図１８】第１および第２の実施形態によるスイッチ半導体集積回路のＩＭＤとの関係を示す図である。
【符号の説明】
【００５２】
１……半導体基板、２……アイソレーション領域、３……活性領域、４Ｇ……ゲート電極端子、４ｓｕｂ……基板表面バイアス電極端子、５……基板表面バイアス電極、５ａ……電極部、５ｂ……交差電極部、５ｃ……外周電極部、６Ｄ……ドレイン接続配線層、６Ｓ……ソース接続配線層、７……コンタクト領域、８……絶縁層、９……中間配線層
【図１】
2008034406.tif 000003
【図２】
2008034406.tif 000004
【図３】
2008034406.tif 000005
【図４】
2008034406.tif 000006
【図５】
2008034406.tif 000007
【図６】
2008034406.tif 000008
【図７】
2008034406.tif 000009
【図８】
2008034406.tif 000010
【図９】
2008034406.tif 000011
【図１０】
2008034406.tif 000012
【図１１】
2008034406.tif 000013
【図１２】
2008034406.tif 000014
【図１３】
2008034406.tif 000015
【図１４】
2008034406.tif 000016
【図１５】
2008034406.tif 000017
【図１６】
2008034406.tif 000018
【図１７】
2008034406.tif 000019
【図１８】
2008034406.tif 000020