(57)【要約】【課題】電界効果トランジスタの周波数特性の低下を抑制し、かつ、オンゲートリーク電流及びオフゲートリーク電流の抑制を行う。【解決手段】ゲート電極１２２及びドレイン電極１１８との間に位置する第４の電極１２６を具備し、ゲート電極とドレイン電極との距離をＬｇｄとし、かつ、ドレイン電極と第４の電極との距離を（ＦＰ２−Ｄ）としたとき、０．２５≦（ＦＰ２−Ｄ）／Ｌｇｄ≦０．５となるように、第４の電極を配設する。【選択図】図１
2008034522.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極とゲート電極とドレイン電極とを具備する電界効果トランジスタにおいて、
前記ゲート電極と前記ドレイン電極との間に位置する第４の電極を具備し、
前記ゲート電極と前記ドレイン電極との距離をＬｇｄとし、前記ドレイン電極と前記第４の電極との距離を（ＦＰ２−Ｄ）としたとき、
０．２５≦（ＦＰ２−Ｄ）／Ｌｇｄ≦０．５となるように、前記第４の電極が配設されている
ことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、前記第４の電極がフィールドピニングプレート電極であることを特徴とする電界効果トランジスタ。
【請求項３】
請求項１又は２に記載の電界効果トランジスタにおいて、該電界効果トランジスタの構造が、ＭＩＳ構造であることを特徴とする電界効果トランジスタ。
【請求項４】
請求項１〜３のいずれか１項に記載の電界効果トランジスタにおいて、該電界効果トランジスタがＡｌＧａＮ／ＧａＮ−ＨＥＭＴであることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＧａＮ電界効果トランジスタ（ＦＥＴ）に関し、ゲート耐圧の向上、特にＦＥＴのオン状態におけるゲート耐圧を向上したＧａＮ−ＦＥＴに関するものである。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）のうち、特に、ＭＥＳ−ＦＥＴ（Metal-Semiconductor FET）においては、ショトキー電極であるゲート電極からの逆方向リーク電流、すなわちゲートリーク電流が必ず存在する。高出力電力ＦＥＴのような素子においては、ドレイン端子に高電圧が印加されるため、ゲート・ドレイン間の電位差によってゲートリーク電流が増大することが問題となる。
【０００３】
ここで、ゲートリーク電流が増大することによって、ＦＥＴが破壊するゲート電圧をゲート耐圧という。一般的に、ＦＥＴがピンチオフ状態すなわちドレイン電流がゲート電圧によって遮断されている状態にあるときのゲート耐圧をオフ耐圧といい、このときのゲートリーク電流をオフゲートリーク電流という。又、ＦＥＴにドレイン電流が流れているときの状態におけるゲート耐圧をオン耐圧といい、このときのゲートリーク電流をオンゲートリーク電流という。
【０００４】
高出力電力ＦＥＴにおいては、オフ耐圧の向上が高出力を得るための重要な特性とされているが、オン耐圧もＦＥＴの安定動作上、重要な指標の一つとなる。その理由は、次の通りである。ＦＥＴにおいて、オン状態ではドレイン電流とチャネル抵抗によりＦＥＴ自体が自己発熱するために、ゲートショトキー接合部の温度が上昇する。そして、この温度上昇によって、オン耐圧が低下してオンゲートリーク電流が増大することによって、ＦＥＴの破壊に繋がるからである。
【０００５】
従って、オフ耐圧及びオン耐圧の双方を併せ持つことが、高出力電力ＦＥＴの特性向上には必要となる。
【０００６】
ここで、背景技術の一例として、高出力電力ＦＥＴとしてのＡｌＧａＮ／ＧａＮ−ＨＥＭＴの従来構造について、図６を参照して説明する。図６は、高出力電力ＦＥＴとしてのＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造断面図である。
【０００７】
先ず、半絶縁性（Semi-Insulating：ＳＩ）ＳｉＣ基板１００上に、ＭＯＣＶＤ法により、バッファ層１０２としてＧａＮ又はＡｌＮ層、ＧａＮチャネル層１０４、ＡｌＧａＮ電子供給層１０８、及びキャップ層１１０としてＵＩＤ（Un-Intentionally-Doped）−ＧａＮ層とが順次結晶成長されている。この様な積層構造を形成すると、ＧａＮチャネル層１０４とＡｌＧａＮ電子供給層１０８とのエネルギーバンドギャップの違いから、ＧａＮチャネル層１０４内のＡｌＧａＮ電子供給層１０８側に２次元電子ガス層１０６が形成される。この様な積層構造体に対して、Ａｒ（アルゴン）イオン等をイオン注入して、素子分離用のアイソレーション領域１１２が形成されている。通常、このイオン注入工程によって、積層構造体のキャップ層１１０の表面から２次元電子ガス層１０６の下側までの深さまで、選択イオン注入を行って、ＧａＮ−ＨＥＭＴの活性領域以外のキャリヤを殺して絶縁領域に変え、アイソレーション領域１１２が形成される。
【０００８】
以上のような構造を持つ積層構造体を半導体本体１０とする。又、この半導体本体１０の表面、すなわちキャップ層１１０の表面及びアイソレーション領域１１２の表面からなる平坦面を第１主面２０とする。
【０００９】
以上のような半導体本体１０の第１主面２０上に、第１の絶縁膜としての窒化シリコン膜１１４、及び、第１主面２０とオーミック接触が取られたオーミック電極としてのソース電極１１６及びドレイン電極１１８が形成されている。次に、第２の絶縁膜として窒化シリコン膜１２０、及び、第１主面２０とショトキー接触が取られた電極としてのゲート電極１２２が形成されている。オーミック電極及びゲート電極の材料構成としては、オーミック電極がＴｉ及びＡｌの２層構造で厚みはそれぞれ１５ｎｍ及び２００ｎｍである。又、ゲート電極は、Ｎｉ及びＡｕの２層構造で厚みはそれぞれ５０ｎｍ及び５００ｎｍである。
【００１０】
ここで、このＡｌＧａＮ／ＧａＮ−ＨＥＭＴの主なデバイスデザインルールとしては、ゲート・ソース電極間距離（Ｌｇｓ）を０．７５μｍ、ゲート長（Ｌｇ）を０．７μｍ、ゲート電極長（ＧＭ）を１．０μｍ、ゲート幅（Ｗｇ）を１０μｍ（図示せず）、ゲート・ドレイン電極間距離（Ｌｇｄ）を４．９μｍとした。
【００１１】
次に、以上のような構造を有する従来のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの特性について、図７を参照して説明する。図７は、図６を参照して説明した従来のＧａＮ−ＨＥＭＴの環境温度２００℃におけるＩｄｓ−Ｖｄｓ特性及びゲートリーク電流特性を説明するための図である。横軸はソース・ドレイン間印加電圧（Ｖｄｓ：単位Ｖ）、左縦軸はソース・ドレイン間電流（Ｉｄｓ：単位Ａ）、及び右縦軸は各Ｖｄｓにおけるゲートリーク電流（Ｉｇ：単位Ａ）を示した。ゲート電圧Ｖｇとしては、＋１Ｖ〜−５Ｖ（１Ｖステップ）であり、ゲートリーク電流Ｉｇとして、Ｖｇが＋１Ｖにおけるオンゲートリーク電流（曲線Ａ）及びＶｇが−５Ｖにおけるオフゲートリーク電流（曲線Ｂ）を示してある。このような環境温度２００℃において、従来構造のＧａＮ−ＨＥＭＴにおいては、前述したようにチャネル温度の上昇によりオンゲートリーク電流（曲線Ａ）がオフゲートリーク電流（曲線Ｂ）を上回ることが観測された。
【００１２】
このような従来のＦＥＴにおけるゲート耐圧を向上させるためのＦＥＴ構造の一つに、フィールドプレート（Field Plate：ＦＰ）電極構造が提案されている（非特許文献１及び非特許文献２）。これは、ゲート電極のドレイン電極側端がドレイン電極方向に庇の張り出したゲート電極構造であり、ガンマゲート構造ともいう。
【００１３】
図８はＦＰ電極構造ＦＥＴを説明するための図であり、一例として、ＦＰ電極構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造断面図を示してある。この場合、半導体本体１０と第１主面上に形成された電極構造などの条件、及びデザインルール等は、図６を用いて既に説明した従来のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造と同様である。ただし、ＦＰ電極構造を形成するために、ゲート電極形成時にゲート電極を、第２の絶縁膜としての窒化シリコン膜１２０上のドレイン側に向かって、庇の張り出した形状のＦＰ電極長サイズのマスクパターンを用いて、ＦＰ電極１２４が形成されていることを特徴としている。このＦＰ電極１２４の電極材料は、ゲート電極形成工程と同時に形成するために、従来のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造の説明で既に示したように、ゲート電極と同様のＮｉ及びＡｕの２層構造で、厚みはそれぞれ５０ｎｍ及び５００ｎｍである。
【００１４】
ここで、このＦＰ電極構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの主なデバイスデザインルールとしては、ゲート・ソース電極間距離（Ｌｇｓ）を０．７５μｍ、ゲート長（Ｌｇ）を０．７μｍ、ゲート電極長（ＧＭ）を１．０μｍ、ゲート幅（Ｗｇ）を１０μｍ（図示せず）、ゲート・ドレイン電極間距離（Ｌｇｄ）を４．９μｍとした。
【００１５】
この様なＦＰ電極構造を有するゲート電極１２５を採用することにより、ゲート電極のドレイン側端部に集中する電界が緩和されるため、ＦＰ電極構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴのオフ耐圧は向上する。例えば、ＦＰ電極長を１．２μｍ程度にすることで、オフゲートリーク電流がＦＰ電極構造の無い通常のＡｌＧａＮ／ＧａＮ−ＨＥＭＴと比較して、約１／３以下に減少した報告もある（非特許文献１）。
【００１６】
図９は、図８を参照して説明したＦＰ電極構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの環境温度２００℃におけるゲートリーク電流のＦＰ電極長依存性を示した図である。横軸はＦＰ電極長（単位：μｍ）、及び縦軸はゲートリーク電流（Ｉｇ：単位ゲート幅当たりの電流：ｍＡ／ｍｍ）を表示している。オンゲートリーク電流（曲線Ａ）は、ゲート電圧Ｖｇが＋１Ｖ、及びソース・ドレイン間電圧Ｖｄｓが６０Ｖにおけるゲート電流Ｉｇの変化を示す。又、オフゲートリーク電流（曲線Ｂ）は、Ｖｇが−５Ｖ、及びＶｄｓが６０ＶにおけるＩｇの変化を示す。
【００１７】
図９に示される様に、ゲートリーク電流Ｉｇの最大スペックを約１ｍＡ／ｍｍと仮に規定すると、オフゲートリーク電流（曲線Ｂ）はＦＰ電極長が０．２５μｍ程度以上において既に抑制されているが、オンゲートリーク電流（曲線Ａ）はＦＰ電極長が２μｍ程度以上まで延伸しないと抑制されないことがわかる。
【００１８】
しかしながら、ＦＰ電極構造はゲート電極がドレイン電極方向に張り出した構造であるため、ゲート・ドレイン間容量（Ｃｇｄ）が増大してＦＥＴの周波数特性を劣化させるという影響を及ぼす。特に、このようなＣｇｄの増大は、ＦＥＴの電力利得を劣化させる。従って、このＦＰ電極構造を有するＦＥＴにおいては、ＦＰ電極長と周波数特性との間にはトレードオフの関係がある。
【００１９】
又、背景技術例としては、特許文献１に記載されているように、ゲート電圧と独立に制御できる電界制御電極をゲート・ドレイン間に配置するという提案もある。この提案の場合、ゲート・ドレイン間容量（Ｃｇｄ）を抑制することによって、ＦＥＴの周波数特性を向上することができる。又、この特許文献１によれば、電界制御電極幅をドレイン側へ延伸することで、電流コラプス抑制効果が向上するものの、電界制御電極による寄生容量が増大するためにＦＥＴの周波数特性が劣化するという問題点があった。又、電界制御電極の位置によってはＦＥＴのオフ耐圧は向上するものの、ＦＥＴのオン耐圧の向上には不十分であった。さらに、特許文献１においては、電界制御電極幅に対する記述はあるものの、電界制御電極幅を固定したとき、ゲート・ドレイン間のどこに配置するかということの記述はされていない。
【非特許文献１】Electrochemical Society Proceedings. Jun. p.405 (2004)
【非特許文献２】CSIC 2005 Digest pp.170-172
【特許文献１】特開２００４−２１４４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
以上説明したように、ＦＰ電極構造においてはオン耐圧とオフ耐圧とを両立させて向上させるためにはＦＰ電極幅を増大しなければならず、それによってゲート・ドレイン間容量（Ｃｇｄ）が増大してＦＥＴの周波数特性を劣化させるという悪影響を及ぼす問題があった。
【００２１】
又、特許文献１によれば、電界制御電極構造においては電界制御電極の設置位置に対する記載が無く、さらには、ゲート電極に近い位置での電界制御電極ではオフ耐圧の向上には有効であるが、オン耐圧の向上は見込めない。さらに、電界制御電極幅をドレイン電極側へ延伸することで電流コラプスの増大は抑制できるという記載はあるものの、これはＦＰ電極構造と同様に電界制御電極の寄生容量のために、ＦＥＴの周波数特性に悪影響を及ぼす。従って、電界制御電極構造においても、電界制御電極幅の増大とＦＥＴの周波数特性にはトレードオフの関係があるということができる。
【００２２】
従って、この発明の目的は、以上のような問題点を鑑み、ショトキーゲートのドレイン端側から離れた領域に電界集中領域を設けることで、電界効果トランジスタの周波数特性の低下を抑制し、かつ、オンゲートリーク電流及びオフゲートリーク電流の抑制を行う、電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、この発明の電界効果トランジスタによれば、下記の特徴を有している。
【００２４】
第１の発明によれば、ソース電極とゲート電極とドレイン電極とを具備する電界効果トランジスタにおいて、ゲート電極とドレイン電極との間に位置する第４の電極を具備し、ゲート電極とドレイン電極との距離をＬｇｄとし、ドレイン電極と第４の電極との距離を（ＦＰ２−Ｄ）としたとき、０．２５≦（ＦＰ２−Ｄ）／Ｌｇｄ≦０．５となるように、第４の電極が配設されている。
【００２５】
次に、第２の発明によれば、第１の発明の電界効果トランジスタにおいて、上記第４の電極がフィールドピニングプレート電極（Field Pining Plate：ＦＰ２電極と定義する）である。このＦＰ２電極は、電界効果トランジスタにおいて、ショトキーゲート電極のドレイン側端部から意図的に離れた領域に、電界集中を行わせる領域として第４の電極を設けたものである。
【００２６】
又、第３の発明によれば、上記第１の発明又は第２の発明の電界効果トランジスタにおいて、電界効果トランジスタの構造が、ＭＩＳ構造である。
【００２７】
そして、第４の発明によれば、上記第１の発明〜第３の発明のいずれかの電界効果トランジスタにおいて、電界効果トランジスタがＡｌＧａＮ／ＧａＮ−ＨＥＭＴである。
【発明の効果】
【００２８】
第１及び第２の発明によれば、電界効果トランジスタにおいて、ショトキーゲート電極のドレイン側端部から意図的に離れた領域に、電界集中領域であるフィールドピニングプレート電極（ＦＰ２電極）を第４の電極として設けることで、電界効果トランジスタのオンゲートリーク電流とオフゲートリーク電流との抑制を両立し、かつ周波数特性も劣化しないという効果を奏する。
【００２９】
第３の発明によれば、上記電界集中領域、すなわちＦＰ２電極をショトキーゲート電極のドレイン側端部から離れた位置に配設することで、ＭＩＳ構造の電界効果トランジスタにおけるゲート絶縁膜を薄層化しても絶縁耐圧が低下しないという効果を奏する。
【００３０】
第４の発明によれば、第１から第３の発明による効果と同様の効果をＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいても奏する。
【発明を実施するための最良の形態】
【００３１】
以下、図を参照して、この発明の実施形態につき説明する。なお、これらの図は、この発明が理解できる程度に構成要素の形状、大きさ及び配置関係を概略的に示してあるにすぎず、また、以下に説明する数値的及びその他の条件は単なる好適例であり、この発明はこの発明の実施形態にのみ何等限定されるものではない。なお、断面図において、図の複雑化を防ぐために、断面を表すハッチング等を一部省略して示してある。以下、電界効果トランジスタとして、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを一例に挙げて説明する。
【００３２】
（第１の実施形態）
図１は、この発明の第１の実施形態を説明するための、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造断面図である。以下、図１を参照して説明する。尚、半導体本体１０の積層構造は、既に図６を参照して説明した従来のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの場合の積層構造と同様であるので、同様の構成要件には同様の符号を付して説明し、特に必要がある場合を除きその詳細な説明は省略する。
【００３３】
この第１の実施形態では、半導体本体１０の第１主面２０上に、一例として、第１の絶縁膜としての窒化シリコン膜１１４が５０ｎｍ厚みで堆積されている。この第１の絶縁膜としての窒化シリコン膜１１４には、第１主面２０を露出する開口１１４ａ、１１４ｂ及び１１４ｃが形成されている。さらに、この開口１１４ａ及び１１４ｂに露出している第１主面２０のキャップ層１１０とオーミック接触が取られたオーミック電極としてソース電極１１６及びドレイン電極１１８が形成されている。
【００３４】
この第１の実施形態では、これらソース電極１１６及びドレイン電極１１８間に、第４の電極１２６が設けられている。この第４の電極１２６をフィールドピニングプレート電極（Field Pining Plate：ＦＰ２電極）と称する。このＦＰ２電極１２６は、一例として、第１の絶縁膜である窒化シリコン膜１１４上の、ゲート電極１２２とドレイン電極１１８との間に設けられている。
【００３５】
第１の絶縁膜である窒化シリコン膜１１４、ソース電極１１６及びドレイン電極１１８の上側に、第２の絶縁膜として窒化シリコン膜１２０が５０ｎｍ厚みに形成されている。この第２の絶縁膜としての窒化シリコン膜１２０には、第１の絶縁膜としての窒化シリコン膜１１４に設けられた開口１１４ｃと形状及び大きさが同一で、この開口１１４ｃに連通する開口１２０ａが設けられていて、これら両開口で１つの一体化した開口１２３を形成している。この開口１２３に露出した第１主面２０のキャップ層１１０とショトキー接触が取られた電極として、ゲート電極１２２が形成されている。
【００３６】
一例として、ソース電極１１６及びドレイン電極１１８のオーミック電極は、Ｔｉ層及びＡｌ層の２層構造で、これらの層の厚みはそれぞれ１５ｎｍ及び２００ｎｍである。又、一例として、ゲート電極１２２は、Ｎｉ層及びＡｕ層の２層構造で、これらの層の厚みはそれぞれ５０ｎｍ及び５００ｎｍである。さらに、一例として、ＦＰ２電極１２６は、Ｔｉ層、Ｐｔ層及びＡｕ層の３層構成で、これらの層の厚みはそれぞれ５０ｎｍ、２５ｎｍ及び５０ｎｍである。
【００３７】
ここで、この第１の実施形態におけるＦＰ２電極を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの主なデバイスデザインルールとしては、一例として、ゲート・ソース電極間距離（Ｌｇｓ）を０．７５μｍ、ゲート長（Ｌｇ）を０．７μｍ、ゲート電極長（ＧＭ）を１．０μｍ、ゲート幅（Ｗｇ）を１０μｍ（図示せず）、ゲート・ドレイン電極間距離（Ｌｇｄ）を４．０μｍとする。又、ＦＰ２電極長は、一例として、０．５μｍである。そして、ＦＰ２電極のドレイン電極側端からドレイン電極のＦＰ２電極側端の間の距離を、ＦＰ２−Ｄと称することにする。又、ＦＰ２電極１２６はソース電極１１６と共通になるように配線されている。
【００３８】
次に、以上のような構造を有するこの発明の第１の実施形態におけるＦＰ２電極を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの特性について、図２を参照して説明する。図２は、図１を参照して説明したＦＰ２電極を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの環境温度２００℃におけるＩｄｓ−Ｖｄｓ特性及びゲートリーク電流特性を説明するための図である。図中、周知の通り、各特性曲線が測定法に起因してループを描いている。
【００３９】
この場合、Ｌｇｄに対するＦＰ２−Ｄの比、すなわちＦＰ２−Ｄ／ＬｇｄをＲで表記したときの値が０．５の場合の測定結果である。横軸はソース・ドレイン間印加電圧（Ｖｄｓ：単位Ｖ）、左縦軸はソース・ドレイン間電流（Ｉｄｓ：単位Ａ）、及び右縦軸は各Ｖｄｓにおけるゲートリーク電流（Ｉｇ：単位Ａ）を示した。ゲート電圧Ｖｇとしては、＋１Ｖ〜−５Ｖ（１Ｖステップ）であり、ゲートリーク電流Ｉｇとして、Ｖｇが＋１Ｖにおけるオンゲートリーク電流（曲線Ａ）及びＶｇが−５Ｖにおけるオフゲートリーク電流（曲線Ｂ）を示してある。尚、オフゲートリーク電流（曲線Ｂ）は、Ｉｄｓ−Ｖｄｓ特性曲線と重複している。
【００４０】
この結果から、環境温度２００℃において、図７で示した従来構造のＧａＮ−ＨＥＭＴの特性と比較すると、オンゲートリーク電流（曲線Ａ）及びオフゲートリーク電流（曲線Ｂ）共にゲートリーク電流が減少していて、ＦＰ２電極構造の効果を示している。特に、オフゲートリーク電流（曲線Ｂ）については、微少電流となっていることがわかる。すなわち、ＦＰ２電極を配設することによりＡｌＧａＮ／ＧａＮ−ＨＥＭＴのゲート耐圧が向上していることがわかる。
【００４１】
図３は、図１を参照して説明したＦＰ２電極構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの環境温度２００℃におけるゲートリーク電流のＦＰ２−Ｄ依存性を示した図である。ここで、横軸はＬｇｄに対するＦＰ２−Ｄの比、すなわちＦＰ２−Ｄ／ＬｇｄをＲで示し、及び縦軸はゲートリーク電流（Ｉｇ：単位ゲート幅当たりの電流：ｍＡ／ｍｍ）を表示している。このとき、ＦＰ２電極はソース電極と共通になっていて、電圧は０Ｖに固定されている。オンゲートリーク電流（曲線Ａ）は、ゲート電圧Ｖｇが＋１Ｖ、ソース・ドレイン間電圧Ｖｄｓが６０Ｖにおけるゲート電流Ｉｇの変化を示す。又、オフゲートリーク電流（曲線Ｂ）は、Ｖｇが−５Ｖ、Ｖｄｓが６０ＶにおけるＩｇの変化を示す。すなわち、Ｒが１に近いほどＦＰ２電極のドレイン電極側端部がゲート電極側に接近することを示し、Ｒが１の場合はＦＰ２電極が無い場合を示す。一方、Ｒが０に近いほどＦＰ２電極のドレイン側端部がドレイン電極側にあることを示す。
【００４２】
図３に示される様に、ゲートリーク電流Ｉｇの最大スペックを約１ｍＡ／ｍｍと仮に規定すると、オフゲートリーク電流（曲線Ｂ）は、Ｌｇｄに対するＦＰ２−Ｄの比、すなわち、Ｒが０．７５以下において既に抑制されているが、オンゲートリーク電流（曲線Ａ）は、Ｌｇｄに対するＦＰ２−Ｄの比、すなわち、ＲがＲ≦０．５の範囲でなければ抑制されないことがわかる。又、Ｒが０．２５未満の場合には、ＦＰ２電極のドレイン電極側端部において静電破壊が発生した。
【００４３】
以上の結果から、この発明のＦＰ２電極構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいては、Ｌｇｄに対するＦＰ２−Ｄの比、すなわちＲが０．２５≦Ｒ≦０．５の範囲内にＦＰ２電極が配設されていることが、オフゲートリーク電流とオンゲートリーク電流とを抑制するために必要な条件であることがわかる。又、ＦＰ２電極長は一定であるため、寄生容量成分によるトランジスタの周波数特性の劣化はない。
【００４４】
以上のように、この第１の実施形態によればＦＰ２電極のドレイン側端部の位置、すなわちＲの値によりオンゲートリーク電流値が変化し、０．２５≦Ｒ≦０．５の範囲でＦＰ２電極を配設することが重要であることがわかる。すなわち、ゲート・ドレイン間に高電圧が印加された場合、電界集中が起こる位置は、ＦＰ２電極とドレイン電極間に限定されるため、その電界集中領域がゲート電極のドレイン側端部より離れた位置にあることが重要であることを意味する。
【００４５】
これを理解するために、図４を用いて説明する。この図は、デバイスシミュレータを用いて、図１で参照したＦＰ２電極を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、Ｒの値が０．５になるようにＦＰ２電極１２６を配設した場合における電位分布をデバイス断面において計算した電位分布図である。シミュレーション条件として、ドレイン電圧Ｖｄｓは１００Ｖ及びゲート電圧Ｖｇは＋１Ｖである。
【００４６】
図４において、縦軸は、半導体本体１０の第１主面２０からのＳＩ−ＳｉＣ基板１００方向への深さを単位μｍで示し、横軸は、ＦＰ２電極を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴのソース電極１１６端から第１主面２０に平行にドレイン電極１１８方向へ向かった距離を単位μｍで示してある。第１主面２０の下層には、２次元電子ガス層１０６が形成されていて、ソース電極１１６とドレイン電極１１８との間には、ゲート電極１２２及びＦＰ２電極１２６が配設されている。この場合、Ｌｇｄに対するＦＰ２−Ｄの比、すなわち、Ｒの値は０．５である。又、ＦＰ２電極と第１主面との間には第１の絶縁膜としての窒化シリコン膜１１４が形成されている。
【００４７】
ドレイン電圧Ｖｄｓが１００Ｖであるので、電位分布はソース電極１１６から０Ｖ、そしてドレイン電極１１８までの１００Ｖの間に電位が分布している。分布領域をソース電極側からａ領域、そしてドレイン電極１１８直下のｌ領域まで１２分割して表示してある。各領域の電位は、それぞれ、ａ領域の電位は、０．０Ｖより低い領域である。ｂ領域の電位は、０．０Ｖより高い領域である。ｃ領域の電位は、１０．０Ｖより高い領域である。ｄ領域の電位は、２０．０Ｖより高い領域である。ｅ領域の電位は、３０．０Ｖより高い領域である。ｆ領域の電位は、４０．０Ｖより高い領域である。ｇ領域の電位は、５０．０Ｖより高い領域である。ｈ領域の電位は、６０．０Ｖより高い領域である。ｉ領域の電位は、７０．０Ｖより高い領域である。ｊ領域の電位は、８０．０Ｖより高い領域である。ｋ領域の電位は、９０．０Ｖより高い領域である。及びｌ領域の電位は、１００．０Ｖより高い領域である。
【００４８】
以上のシミュレーション結果から、ｄ領域からｊ領域、すなわち２０．０Ｖから８０．０Ｖの電位領域がＦＰ２電極１２６のドレイン電極１１８側端部に集中している。すなわち、電位変化点がゲート電極１２２のドレイン側端部より離れた位置、ＦＰ２電極１２６のドレイン側端部に集中していて、ゲート電極への電界集中が緩和されていることがわかる。
【００４９】
（第２の実施形態）
この発明の第２の実施形態について、第４の電極としてのＦＰ２電極を有するＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴについて説明する。
【００５０】
図５は、ＦＰ２電極を有するＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造断面図である。半導体本体１０の構成については、図６を参照して説明した従来構造と同様なので、ここでは説明を省略する。又、半導体本体１０上に形成された絶縁膜及び各電極構造においても、第１の実施形態と同様である。ただし、この第２の実施形態においては、第１の実施形態とは異なり、ゲート電極１２２と第１主面２０のキャップ層１１０との間にゲート絶縁膜１２８として窒化シリコン膜が２．５ｎｍの厚みで形成され、ゲート構造としてはＭＩＳ型のトランジスタ構造になっている。又、主なデバイスデザインルールとしては、第１の実施形態で説明した内容と同一であるので、ここでは説明を省略する。
【００５１】
第１の実施形態で説明したように、この第２の実施形態におけるＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいても、ＦＰ２電極１２６を配設することにより、ＦＰ２電極１２６のドレイン電極側端部で電界が集中することから、ゲート電極１２２直下に存在するゲート絶縁膜１２８を有するＭＩＳ型のＦＥＴは、ＦＰ２電極１２６を配設しないＭＩＳ型のＦＥＴに比べて、ＭＩＳ構造における絶縁破壊耐圧が向上することになる。すなわち、このＦＰ２電極１２６を配設することにより、ＭＩＳ構造のゲート絶縁膜１２８を２．５ｎｍと薄層化しても絶縁耐圧の低下しないＭＩＳ型ＦＥＴを得ることができる。
【００５２】
以上のように、この第２の実施形態によれば、ＦＰ２電極を配設したＭＩＳ型のＦＥＴにおいては、第１の実施形態において、図４を用いて説明した電位分布図と同様に、ドレイン電極に高電圧が印加されたとき、電位変化点がＦＰ２電極のドレイン電極側端部に集中する。そのために、ゲート電極直下のＭＩＳ構造部に印加される電界が緩和され、ＭＩＳ構造のＦＥＴの絶縁破壊耐圧が向上する。さらに、ＦＰ２電極の配設位置に関しても、０．２５≦Ｒ≦０．５の範囲内に配設した方が有効である。これは、第１の実施形態と同様に、この第２の実施形態のＭＩＳ型のＦＥＴにおいても印加される電界強度に同様のＲ依存性があるためである。又、ＦＰ２電極長は一定であるため、寄生容量成分によるトランジスタの周波数特性の劣化はない。
【図面の簡単な説明】
【００５３】
【図１】この発明の第１の実施形態を説明するためのＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造断面図である。
【図２】この発明の第１の実施形態を説明するためのＡｌＧａＮ／ＧａＮ−ＨＥＭＴのトランジスタ特性を示す図である。
【図３】この発明の第１の実施形態を説明するためのＡｌＧａＮ／ＧａＮ−ＨＥＭＴのＲ−Ｉｇ特性図である。
【図４】この発明の第１の実施形態を説明するためのＡｌＧａＮ／ＧａＮ−ＨＥＭＴの電位分布を示す図である。
【図５】この発明の第２の実施形態を説明するためのＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造断面図である。
【図６】背景技術を説明するための従来のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造断面図である。
【図７】背景技術を説明するための従来のＡｌＧａＮ／ＧａＮ−ＨＥＭＴのトランジスタ特性を示す図である。
【図８】背景技術を説明するための従来のＦＰ電極構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造断面図である。
【図９】背景技術を説明するための従来のＦＰ電極構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴのＦＰ電極長−Ｉｇ特性図である。
【符号の説明】
【００５４】
１０：半導体本体
２０：第１主面
１００：ＳＩ−ＳｉＣ基板
１０２：バッファ層
１０４：ＧａＮチャネル層
１０６：２次元電子ガス層
１０８：ＡｌＧａＮ電子供給層
１１０：キャップ層
１１２：アイソレーション領域
１１４、１２０：窒化シリコン膜
１１４ａ１１４ｂ、１１４ｃ：開口
１１６：ソース電極
１１８：ドレイン電極
１２０ａ、１２３：開口
１２２：ゲート電極
１２４：ＦＰ電極
１２５：ＦＰ電極構造を有するゲート電極
１２６：第４の電極、ＦＰ２電極
１２８：ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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