(57)【要約】【課題】ガラス基板上にＭＯＳトランジスタと、バイポーラトランジスタを同時に集積できる素子構造および製法を提供する。【解決手段】絶縁基板（１０１）上に形成された半導体薄膜（１０５）に形成されたエミッタ（１０２）、ベース（１０３）、およびコレクタ（１０４）を有するラテラルバイポーラトランジスタ（１００）において、半導体薄膜（１０５）が所定の方向に結晶化された半導体薄膜であるラテラルバイポーラトランジスタ。また、絶縁基板上に形成された半導体薄膜に形成されたＭＯＳ−バイポーラハイブリッドトランジスタ（２００）において、半導体薄膜（２０５）は所定の方向に結晶化された半導体薄膜であるＭＯＳ−バイポーラハイブリッドトランジスタ。【選択図】      図１Ａ
2008034826.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成された半導体薄膜に形成されたソース、チャネル及びドレイン領域を有し、前記チャネル領域表面には絶縁膜を介してゲート電極が形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタと同一の絶縁基板上に形成された半導体薄膜に形成されたエミッタ、ベース、コレクタを有するラテラルバイポーラトランジスタとを少なくとも１個以上含むことを特徴とする薄膜半導体装置。
【請求項２】
絶縁基板上に非単結晶半導体薄膜を形成する工程と、
この非単結晶半導体薄膜に逆ピークパターン状のパルスレーザ光を照射して結晶化領域を形成する工程と、
前記結晶化領域にラテラルバイポーラ薄膜トランジスタ、ＭＯＳ薄膜トランジスタの少なくとも１種の薄膜トランジスタを形成する工程と、
を具備することを特徴とする薄膜トランジスタの製造方法。
【請求項３】
絶縁基板上に形成された半導体薄膜に形成されたエミッタ、ベース、およびコレクタを有するラテラルバイポーラトランジスタにおいて、前記半導体薄膜が所定方向に結晶化された半導体薄膜であるラテラルバイポーラ薄膜トランジスタ。
【請求項４】
前記ラテラルバイポーラトランジスタのキャリアの移動方向が前記半導体薄膜の結晶化の方向である請求項３記載のラテラルバイポーラ薄膜トランジスタ。
【請求項５】
前記コレクタを結晶化された半導体薄膜の結晶成長開始点側に、そして前記エミッタを結晶成長終了点側に配置した請求項４項記載のラテラルバイポーラ薄膜トランジスタ。
【請求項６】
絶縁基板上に形成された半導体薄膜に形成されたエミッタ、ベース、コレクタ及び前記ベースに接続された引き出し電極を有し、ベース領域の表面には絶縁膜を介してゲート電極が形成されており、前記ベース引き出し電極と前記ゲート電極は同電位となるように接続されており、前記エミッタはＭＯＳトランジスタのソースとして、前記ベースはＭＯＳトランジスタのチャネルとして、そして前記コレクタはＭＯＳトランジスタのドレインとしても動作するＭＯＳ−バイポーラハイブリッド薄膜トランジスタにおいて、前記半導体薄膜は所定の方向に結晶化された半導体薄膜であるハイブリッド薄膜トランジスタ。
【請求項７】
それぞれがトランジスタを形成する複数のエミッタ(ソース)、ベース（チャネル）およびコレクタ（ドレイン）を含み、各エミッタ(ソース)は共通のエミッタ(ソース)電極に接続され、各ベース（チャネル）は共通のベース（ゲート）電極に接続され、各コレクタ（ドレイン）は共通のコレクタ（ドレイン）電極に接続されている請求項６記載のハイブリッドトランジスタ。
【請求項８】
前記ＭＯＳ−バイポーラハイブリッドトランジスタにおけるキャリアの移動方向が前記半導体薄膜の結晶化の方向である請求項６または７記載のハイブリッドトランジスタ。
【請求項９】
絶縁基板上に形成された半導体薄膜に形成されたソース、チャネル、およびドレイン領域を有し、前記チャネル領域の表面には絶縁膜を介してゲート電極が形成されたＭＯＳ薄膜トランジスタにおいて、前記半導体薄膜が所定の方向に結晶化された半導体薄膜であり、前記ソースを結晶成長開始点側に、前記ドレインを結晶成長終了点側になるように配置したＭＯＳ薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁基板上に形成した薄膜トランジスタに関する。
【背景技術】
【０００２】
ＯＡ機器等の画像情報、文字情報の表示装置として、薄膜トランジスタ（Thin Film Transistor；以下ＴＦＴと記す）を用いたアクティブマトリックス方式の平面型ディスプレイが知られている。近年、マルチメディア通信技術の発展に伴い、パーソナル用途向けの小型軽量で、高解像度、高画質を有し、かつドライバ回路やその他のメモリ回路、ＤＡコンバータ回路、画像処理回路などの画像表示にかかわる周辺機能をディスプレイパネル上に集積したシステムオンパネルとよばれる機能集積型のディスプレイが次世代のディスプレイとして注目を集めている。
【０００３】
従来、ディスプレイ用ガラス基板上に形成されるＴＦＴには電界効果型トランジスタの一種であるＭＯＳ（Metal Oxide Semiconductor）型トランジスタがもっぱら用いられている。ＭＯＳ型のトランジスタはディスプレイの表示画素スイッチやシフトレジスタ等のデジタル回路を構成する上では有利であるため広く用いられている。
【特許文献１】特開２００３−７６３４５
【特許文献２】特開２００５−１８０８８
【特許文献３】特開平１０−３２３３７
【非特許文献１】B.Y.TSAUR, MEMBER, IEEE, D. J. SILVERSMITH, SENIOR MEMBER,IEEE, J.C.C. FAN, AND R.W,MOUNTAIN; “Fully Isolated Lateral Bipolar-MOS Transistors Fabricated in Zone-Melting-Recrystallized Si Filmes on SiO2 “ IEEE ELECTRON DEVICE LETTERRS,VOL,EDL-4,NO.8 ,pp.269-271 AUGUST 1983
【非特許文献２】JAMES C. STURM, MEMBER,IEEE, JAMES P. McVITTIE, MEMBER, IEEE, JAMES F. GIBBONS, FELLOW,IEEE AND L.PFIFFER “A Lateral Silicon-on-Insulator Bipolar Transistor with a Self- Alingned Base Contact ” 0741-3106/87/0300-0104$01.00 (c) 1987 IEEE
【非特許文献３】Stephen Parke, Fariborz Assaderaghi Jian Chen, Joe King, Chenming Hu, and Ping K..Ko “A Versatile, SOI BiCMOS Technology with Complementary Lateral BJT’s” ,0-7803-0817-4/92 $3.00 (c) IEDM92 453-456 1992 IEEE
【非特許文献４】T. Shino, K. Inoh T. Yamada, H .Nii, S. Kawanaka, T. Fuse, M. Yoshimi, Y. Katsumata, S. Watanabe, and J. Matsunaga “A 31 GHz fmax Lateral BJT on SOI Using Self-Aligned External Base Formation Technology” ; 0-7803-4774-9/98$10.00(c) IERM 98 953-956 1998 IEEE
【非特許文献５】Richard McCartney, Jsmes Kozisek , Marshall Bell ”9.3:WhisperBus TM:An Advanced Interconnect Link For TFT Column Driver Data ”,SID 01 DIGEST, pp.1-4
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、ディスプレイ基板上に表示機能以外に、多様な機能を集積してディスプレイデバイスの高付加価値化を図る試みがなされている。例えば、特開２００５−１８０８８号には、個々の画素内に光電変換素子を設けてライトペン等の光による入力機能を搭載した液晶表示装置が開示されている。
【０００５】
例えば、上記の例のような場合、光電流を検出して増幅する機能が必要となる。しかしＭＯＳ型トランジスタで構成したソース接地型増幅回路では入力インピーダンスが高く、電流を直接増幅することができない。このような場合、ゲート接地による電流バッファ回路を設けて電流を受けることが行われる。しかし、ＭＯＳ型トランジスタだけで十分なゲインを得るためには、回路構成が複雑となる。このため簡単な回路では十分な検出感度が得られにくい問題がある。
【０００６】
一方、電流を入力信号とするトランジスタとしては、バイポーラトランジスタが知られている。単結晶ＳｉあるいはＳＯＩ（Silicon On Insulator）基板を用いる場合には、同一基板内に、バイポーラ型トランジスタとＣＭＯＳ型トランジスタを混在させ、必要に応じて使い分けるＢｉＣＭＯＳ技術がすでに確立している。しかしながら、ガラス基板のような耐熱性の低い基板上にこのような２種のデバイスを混在させる構成を形成することは従来の技術では困難であった。その理由は、本発明者はこの要求を満足する技術について研究しており、例えば１ｍ近い大型ガラス基板上で実現できる最小加工寸法はせいぜい３ミクロン程度にとどまることによることが判った。さらに、低温でガラス基板上に形成できるＳｉ薄膜の結晶品質が低く、Ｓｉ薄膜層内の少数キャリア寿命が短いことも理由の１つと考えられる。
【０００７】
本発明の目的は上記課題を解決するためになされたもので、耐熱性の低い絶縁基板上に設けた半導体薄膜にラテラルバイポーラ薄膜トランジスタやＭＯＳ薄膜トランジスタなど少なくとも一種を形成した薄膜トランジスタ、ハイブリッド薄膜トランジスタ、ＭＯＳ薄膜トランジスタ、薄膜半導体装置を提供するものである。
【０００８】
例えば、ガラス基板上にＭＯＳトランジスタと、バイポーラトランジスタを集積できる素子構造および製法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明においては以下の構成を含む。
【００１０】
本発明の実施形態に記載の発明は、絶縁基板上に形成された半導体薄膜に形成されたソース、チャネル及びドレイン領域を有し、チャネル領域表面には絶縁膜を介してゲート電極が形成されたＭＯＳトランジスタと、ＭＯＳトランジスタと同一の絶縁基板上に形成された半導体薄膜に形成されたエミッタ、ベース、コレクタを有するラテラルバイポーラトランジスタとを少なくとも１個以上含むことを特徴とする薄膜半導体装置を含む。
【００１１】
また、本発明の実施形態に記載の発明は、絶縁基板上に非単結晶半導体薄膜を形成する工程と、この非単結晶半導体薄膜に逆ピークパターン状のパルスレーザ光を照射して結晶化領域を形成する工程と、結晶化領域にラテラルバイポーラ薄膜トランジスタ、ＭＯＳ薄膜トランジスタの少なくとも１種の薄膜トランジスタを形成する工程とを具備することを特徴とする薄膜トランジスタの製造方法を含む。
【００１２】
さらに、本発明の実施形態に記載の発明は、絶縁基板上に形成された半導体薄膜に形成されたエミッタ、ベース、およびコレクタを有するラテラルバイポーラトランジスタにおいて、半導体薄膜が所定の方向に結晶化された半導体薄膜であるラテラルバイポーラ薄膜トランジスタを含む。
【００１３】
さらに、ラテラルバイポーラトランジスタのキャリアの移動方向が半導体薄膜の結晶化の方向であるラテラルバイポーラ薄膜トランジスタ、コレクタを結晶化された半導体薄膜の結晶成長開始点側に、そしてエミッタを結晶成長終了点側に配置したラテラルバイポーラ薄膜トランジスタを含む。
【００１４】
さらに、本発明の実施形態に記載の発明は、絶縁基板上に形成された半導体薄膜に形成されたエミッタ、ベース、コレクタ及びベースに接続された引き出し電極を有し、ベース領域の表面には絶縁膜を介してゲート電極が形成されており、ベース引き出し電極とゲート電極は同電位となるように接続されており、エミッタはＭＯＳトランジスタのソースとして、ベースはＭＯＳトランジスタのチャネルとして、そしてコレクタはＭＯＳトランジスタのドレインとしても動作するＭＯＳ−バイポーラハイブリッド薄膜トランジスタにおいて、半導体薄膜は所定の方向に結晶化された半導体薄膜であるハイブリッド薄膜トランジスタを含む。
【００１５】
さらに、それぞれがトランジスタを形成する複数のエミッタ(ソース)、ベース（チャネル）およびコレクタ（ドレイン）を含み、各エミッタ(ソース)は共通のエミッタ(ソース)電極に接続され、各ベース（チャネル）は共通のベース（ゲート）電極に接続され、各コレクタ（ドレイン）は共通のコレクタ（ドレイン）電極に接続されているハイブリッドトランジスタ、ＭＯＳ−バイポーラハイブリッドトランジスタにおけるキャリアの移動方向が半導体薄膜の結晶化の方向であるハイブリッド薄膜トランジスタを含む。
【００１６】
さらに、本発明の実施形態に記載の発明は、絶縁基板上に形成された半導体薄膜に形成されたソース、チャネル、およびドレイン領域を有し、チャネル領域の表面には絶縁膜を介してゲート電極が形成されたＭＯＳ薄膜トランジスタにおいて、半導体薄膜が所定の方向に結晶化された半導体薄膜であり、ソースを結晶成長開始点側に、ドレインを結晶成長終了点側になるように配置したＭＯＳ薄膜トランジスタを含む。
【００１７】
本発明の実施形態に記載の発明は、さらに、ベース長（ＬＢ）が２μｍ以下であるラテラルバイポーラ薄膜トランジスタ、ベース幅（ｗ）が５μｍ以下であるラテラルバイポーラ薄膜トランジスタ、ベース電極がベースの両側から引き出されているラテラルバイポーラ薄膜トランジスタ、ベース電極がベース動作領域に直接接続されているラテラルバイポーラ薄膜トランジスタを含む。
【発明の効果】
【００１８】
耐熱性の低い絶縁基板上にラテラルバイポーラ薄膜トランジスタ、ＭＯＳ薄膜トランジスタなどの少なくとも１種を設けることができる。さらに、ガラス基板上にＭＯＳトランジスタと、バイポーラトランジスタを集積できる素子構造およびその製法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００２０】
（実施の形態１）
図１Ａは、本発明の実施の形態１にかかる、無アルカリガラス基板１０１上に形成されたバイポーラトランジスタ１００の平面図である。図１Ｂは図１ＡのＸ−Ｘ´線での断面図である。また、図１Ｃは図１ＡのＹ−Ｙ´線での断面図である。
【００２１】
図１Ａ〜１Ｃに結晶化された半導体薄膜１０５に形成されたエミッタ１０２、ベース１０３、コレクタ１０４が示されている。半導体薄膜１０５は所定の方向に結晶化されている。所定の方向に結晶化された半導体薄膜１０５とは、例えば逆ピークパターン状の光強度分布を有するパルスレーザ光を半導体薄膜に照射して横方向（水平方向）に結晶化された結晶領域である。所定の方向に結晶化された半導体薄膜１０５は、後に詳しく述べる結晶化方法によって形成することができる。半導体薄膜１０５上には、エミッタ電極１０６、ベース電極１０７、コレクタ電極１０８が形成されている。
【００２２】
バイポーラトランジスタ１００全体は、図１Ｂ、Ｃに示すように、無アルカリガラス基板１０１上の例えば膜厚５０ｎｍのＳｉＮｘ膜１０９と、膜厚１００ｎｍのＳｉО２膜１１０からなるバッファ絶縁膜１１１の上に形成されている。このバッファ絶縁膜１１１はガラス基板１０１からの不純物の拡散を防止する役割を持つ。バッファ絶縁膜１１１としては例示以外の構成、例えばＳｉО２膜のみ、ＳｉＮｘ膜のみ等他の構成を使用することができ、使用可能な基板としては、耐熱性の低い基板で、無アルカリガラスに限定するものではなく、例えば石英基板、プラスチック基板、表面にＳｉО２膜の形成されたシリコン基板等を使用することができる。
【００２３】
前記ＳｉО２膜１１０上には、図２に示すようにトランジスタ１００を構成する膜厚２００ｎｍで略Ｔ字型を有する結晶化された半導体薄膜、例えば所定の方向に結晶化されたＳｉ膜からなる島状領域のパターン１１２が形成されている。半導体材料はＳｉに限定されるものではなく、例えばＧｅ、ＧａＡｓ等を使用することができる。膜厚も２００ｎｍに限定されるわけではない。結晶化されたＳｉ膜とはバッファ絶縁膜１１１上に成膜されたＳｉ膜の総てが結晶化された場合に限らず、トランジスタ形成領域のみ形成したものも含むものとする。
【００２４】
結晶化されたＳｉ膜１０５内には、Ｎ＋型にドープされたエミッタ１０２、Ｎ−型にドープされたコレクタ１０４、Ｎ＋型にドープされたコレクタコンタクト部１１３、Ｐ−型にドープされたベース１０３、Ｐ＋型にドープされたベースコンタクト部１０４が形成されている。
【００２５】
Ｓｉ膜１０５上には、例えばＳｉO２膜からなる第１の層間絶縁膜１１５に設けたコンタクトスルーホール１１６を介して、例えばTi／Ａｌ／Tiの３層金属膜よりなる電極配線（１０６，１０７，１０８）が接続されている。そして、上記部材全部を覆うように、例えばＳｉO２からなる第２の層間絶縁膜２２が形成されている。
【００２６】
ベース領域１０３の幅Ｗは、この実施の形態においては５μｍであり、長さ（エミッターコレクタ間距離に等しい）ＬＢは１．０μｍである。エミッタ１０２には１×１０２０（ｃｍ−３）のリンがドープされている。また、この実施の形態において、ベースには１×１０１６（ｃｍ−３）のボロンがドープされており、ベースコンタクト部１１４には１×１０２０（ｃｍ−３）のボロンがドープされている。そして、コレクタ１０４には１×１０１７（ｃｍ−３）のリンが、コレクタコンタクト部１１３は１×１０２０（ｃｍ−３）のリンがドープされている。これらの選択的なドーピングは通常の半導体製造技術におけるイオン注入技術を用いて行うことができる。ドーピング材料は上記材料に限定されるものではない。この構造はＭОＳトランジスタとの同時形成を可能とするため、電流をＳｉ膜の膜厚方向ではなく、水平方向に流すＮＰＮ型のラテラルバイポーラ薄膜トランジスタ素子であり、ベースコンタクトもベースの側面から引き出す構造を持つ。第１の実施形態に示すＮＰＮ型に限定するものではなく、ＰＮＰ型ラテラルバイポーラ薄膜トランジスタ素子として形成することも可能である。
【００２７】
このトランジスタ１００の動作は、通常のバイポーラトランジスタと同様である。コレクタ１０４に正電圧を印加しながら、ベース１０３−エミッタ１０２間にベース電流を流して、エミッタ−コレクタ間の電流を制御する。
【００２８】
ラテラルバイポーラ薄膜トランジスタにおいて、電流増幅率ｈFEを決める最も重要なパラメータは、Ｓｉ膜の結晶品質と、ベース長ＬＢである。Ｓｉ膜の品質は後述するような、レーザを用いた横方向結晶成長法を採用することにより、数ミクロン以上の長さを持つ結晶膜を使用することにより解決される。この場合、ラテラルバイポーラトランジスタにおけるキャリアの移動方向は半導体薄膜の結晶化の方向であることが望ましい。移動するキャリアが結晶粒界を殆ど横切らないからである。また、ベース長ＬＢは最大でも２μｍ以下、望ましくは１μｍ以下とすることが、大きなｈFEを確保する上で重要であることが分った。従来のディスプレイで用いられている多結晶シリコンＴＦＴでは、正孔の寿命が短い上に、リソグラフィの制限から１μｍ以下のベース長形成が困難であるため、大きなｈFEを得ることは困難である。
【００２９】
また、図１Ａに示すような側面からコンタクトを引き出す構造ではトランジスタの幅Ｗの設計が重要である。バイポーラ動作はベースから注入される正孔が存在する領域でのみ起こる。正孔の濃度は側面コンタクトから離れると減少する。この低下の程度はＳｉ膜中の正孔の拡散距離で決まる。発明者らのシミュレーション実験によれば、側面部から５μｍ以上離れると正孔濃度は著しく低下しほとんどコレクタ電流が流れないことが分かった。このため、ベースの幅Ｗは５μｍ程度以下、望ましくは３μｍ以下とすることが望ましい。
【００３０】
また、図１Ａではベースの一方の側面からだけコンタクトを引き出しているが、図３Ａに示すように両側から引き出してもよい。このようにすることで、バイポーラトランジスタとして働く有効なＳｉ膜の幅を大きくできるため、コレクタ電流を大きくできる。また図３Ｂに示すように、ベース電極１０７がエミッタ１０２とコレクタ１０４に挟まれたベース動作領域１１８に直接接続されている構造とすることも可能である。
【００３１】
絶縁基板上のラテラルバイポーラ薄膜トランジスタは、ベース−エミッタ間、コレクタ−ベース間の接合断面積が小さく、従って接合容量が小さいため、高周波動作に適するものである。
【００３２】
一方、デメリットとしては、エミッタ断面積が小さいことから、通常の縦型バイポーラトランジスタのように大きな電流を取り出すことができないことである。駆動電流自体は同じＳｉ薄膜上に形成したＭОＳトランジスタより小さい。このため、従来、バイポーラトランジスタの利点として認識されている大きな電流駆動能力という特徴はこのデバイスにはあてはまらない。むしろ、小電流で高速動作に適したデバイスである。この特徴は、ディスプレイの入出力インターフェイスや、電流センシングのための前置アンプ等には好適なものである。
【００３３】
図４は図１Ａ〜図１Ｃに示した第１の実施の形態のラテラルバイポーラ薄膜トランジスタ１００における入出力特性である。図４の横軸はエミッタ−コレクタ間電圧、縦軸はコレクタ電流である。ベース電流を５μＡステプで増加させ測定した結果を示す。また図５はＧｕｍｍｅｌプロットである。図５の横軸はベース−エミッタ間電圧、縦軸はそれぞれベース電流およびコレクタ電流である。図４から、例えば出力電流０．０１ｍＡで１０以上の電流増幅率が得られていることが分かる。また、良好な飽和特性が得られており、アナログ回路への適用に望ましい特性が得られていることがわかる。
【００３４】
（実施の形態２）
図６に本発明の実施の形態２にかかるガラス基板上のＭＯＳ−バイポーラハイブリッド薄膜トランジスタ２００の平面図を示す。図７は図６のＺ−Ｚ´線における断面図である。また、図８は図１ＡのＡ−Ａ´線における断面図である。ＭＯＳ−バイポーラハイブリッド薄膜トランジスタはＭＯＳトランジスタとバイポーラトランジスタの双方の機能を有するトランジスタである。ＭＯＳトランジスタのソースはバイポーラトランジスタのエミッタとしても機能し、ＭＯＳトランジスタのチャネルはバイポーラトランジスタのベースとしても機能し、ＭＯＳトランジスタのドレインはバイポーラトランジスタのコレクタとしても機能する。
【００３５】
全体は無アルカリガラス基板２０１上に膜厚５０ｎｍｎｏＳｉＮｘ膜２０２と、膜厚１００ｎｍのＳｉＯ２膜２０３からなるバッファ絶縁膜２０４の上に形成されている。使用可能な基板材料としては、無アルカリガラス基板に限定するものではなく、例えば石英基板、プラスチック基板、表面にＳｉО２膜の形成されたシリコン基板等を使用することができる。バッファ絶縁膜２０４はガラス基板２０１からの不純物の拡散を防止する役割を持つ。バッファ絶縁膜２０４としては例示以外の構成、例えばＳｉО２膜のみ、ＳｉＮｘ膜のみ等他の構成を使用することができる。場合によってはガラス基板２０１等の絶縁基板上に直接半導体薄膜２０５形成しても良い。
【００３６】
ＳｉＯ２膜２０３上には、実施の形態１と同様に、トランジスタを構成する一例として膜厚２００ｎｍで略Ｔ字型を有する半導体薄膜２０５、一例としてＳｉ膜が形成されている(図２の１１２参照)。この実施の形態においてＳｉ膜としては後に詳述するレーザを用いた横方向結晶成長法により形成された数ミクロン以上の長さを持つ単結晶粒を有するＳｉ膜が使用される。半導体薄膜２０５内には、Ｎ＋型にドープされたエミッタ（ソース）２０６、Ｎ−型にドープされたコレクタ（ドレインの一部）２０７、Ｎ＋型にドープされたコレクタコンタクト（ドレインの一部）２０８、Ｐ−にドープされたベース（チャネル）２０９、Ｐ＋型にドープされたベース（チャネル）コンタクト２１０が形成されている。本実施の形態の素子では、ベース上に、膜厚３０ｎｍのＳｉＯ２からなるゲート絶縁膜２１４を介してＭｏＷ合金膜よりなるゲート電極２１１が形成されている点が第1の実施の形態と異なる。以上の説明はＮＰＮトランジスタ（ＮチャネルＭＯＳ薄膜トランジスタ）に関するものであるが、同様にＰＮＰトランジスタ（ＰチャネルＭＯＳ薄膜トランジスタ）構造とすることもできる。
【００３７】
Ｓｉ膜２０５およびゲート電極２１１上には、第１の層間絶縁膜２１５に設けたコンタクトスルーホール２１６を介して、Ｔｉ／Ａｌ／Ｔｉの３層金属膜よりなる配線２１３が接続されている。図８のＡ−Ａ´の断面図から分かるように、ゲート電極２１１とベース（チャネル）コンタクト２１２は、電極配線パターン２１３、この実施の形態ではＴｉ／Ａｌ／Ｔｉの３層金属膜のパターンにより接続され同電位となるように構成される。
【００３８】
上記部材全部を覆うようにＳｉＯ２からなる第２の層間絶縁膜２１７が形成されている。
【００３９】
ベース領域の幅Ｗおよび長さＬＢは以下の値に限定されるものではないが、この実施の形態において、ベース領域の幅Ｗは２．５μｍ、長さ（エミッターコレクタ間距離に等しい）ＬＢは１μｍである。
【００４０】
第１の実施の形態と同様、エミッタ（ソース）２０６にはリンが、ベース(チャネル)２０９にはボロンが、そして、コレクタ(ドレイン)２０７、２０８にはリンがドープされている。なお、ドーピング材料は上記材料に限定されるものではない。これら不純物原子の選択的なドーピングは通常の半導体製造技術におけるイオン注入技術を用いて行うことができる。
【００４１】
上記ＭＯＳ−バイポーラハイブリッド薄膜トランジスタ２００は、実施の形態１のラテラルバイポーラ薄膜トランジスタ１００と同一の絶縁基板、例えば無アルカリガラス基板、上に形成することができる。かかる場合、これらのトランジスタが形成される半導体薄膜（１０５、２０５）の単結晶化は同一の結晶化工程において行なうことができる。
【００４２】
図９は図６〜８に示したハイブリッド薄膜トランジスタ（この例ではベース（チャネル）幅Ｗが５μｍ）を２０個並列に接続したベース（チャネル）幅Ｗが全体で１００μｍのハイブリッド薄膜トランジスタの一部を示す平面図である。Ｓｉパターン２１９上に間隔を置いて形成された複数のベース（チャネル）２０９を挿んで、それぞれ対応する複数のエミッタ（ソース）２０６およびコレクタ（ドレイン）２０７が形成されている。各ベース（ゲート電極）２０９、エミッタ（ソース）、およびコレクタ（ドレイン）は、共通のゲート(ベース)電極２２０、共通のエミッタ（ソース）電極２２１、そして共通のコレクタ（ドレイン）電極２２２に接続されている。
【００４３】
上述のように、側面コンタクトの素子ではベース（チャネル）幅に制限があるため、大きな電流を駆動するトランジスタでは、Ｗの小さいトランジスタを複数並列に並べることで、良好な特性を維持することができる。また、このような構造は大電流動作時に素子の自己発熱を防止できる。
【００４４】
本素子の動作は、通常のバイポーラトランジスタと同様に、コレクタ（ドレイン）２０８に正電圧を印加しながら、ベース（ゲート）２０９−エミッタ（ソース）２０６間にベース電流を流して、エミッタ（ソース）−コレクタ（ドレイン）間の電流を制御する。ゲート電極２１１とベース（チャネル）コンタクト２１２は接続されているため、この時にベース-エミッタ間に印加される１〜２Ｖの電圧がゲート-ソース間の電圧となる。この電圧がＭＯＳトランジスタのしきい電圧Ｖｔより大きければ、チャネル領域２０９に表面チャネルが形成され、表面電流が流れる。バイポーラ動作によりエミッタ（ソース２０６）からベース（チャネル）２０９に注入された電子はこの表面チャネルを流れる。このため、この素子はバイポーラ単独あるいはMOS単独で動作させる場合より大きな駆動電流が得られることになる。
【００４５】
図１０および図１１は上述のハイブリッドＴＦＴの入出力特性とＧｕｍｍｅｌプロットである。図４、５に示したラテラルバイポーラ薄膜トランジスタ１００よりも大きな駆動電流が得られる。また、電流増幅率ｈFEも大きいことが分かる。図１０の電流値はベース電極を接続せず、ＭＯＳ単独で動作させた時の電流の約２倍となっていることがわかった。
【００４６】
図１２は実施形態２のハイブリッドＴＦＴ２００のコレクタ（ドレイン）電流と電流増幅率ｈFEとの関係を示す。最大で５００近い電流増幅率ｈFEが得られている。このように、ハイブリッド動作させることでより高い電流ゲインが得られる。
【００４７】
図１３ＡはＳｉ膜２０５の膜の品質を変えたハイブリッドＴＦＴ２００において、ＭＯＳモードで動作させた時の電界効果移動度と、バイポーラモードで動作させた時の電流増幅率の関係を示す。電界効果移動度と電流増幅率はほぼ比例し、例えば１０以上のｈFEとなるためには、３５０（ｃｍ２／Ｖ・／ｓ）の表面チャネル移動度が得られるような高品質のＳｉ膜が必要である。このため結晶化されたＳｉ膜を使用するのが好適である。
【００４８】
図１３ＢはハイブリッドＴＦＴ２００におけるベース長ＬＢに対するエミッタコレクタ間のキャリア通過時間（τ）を示す。キャリア通過時間（τ）は、１／ＩCに対する１／２πｆTのプロットから導かれる。キャリア通過時間はベース長ＬＢに対して殆ど直線的に増加し、電子の移動がドリフトによって制限されていることを示している。これには表面チャネルの存在が寄与しており、表面チャネルは注入された電子を効果的に吸収してベース内での移動を増加させている。
【００４９】
図１４Ａおよび図１４Ｂは、上述のバイポーラＴＦＴ１００あるいはハイブリッドＴＦＴ２００と同時に同一の基板上に形成可能なＭＯＳ型ＴＦＴ３００の断面図および平面図である。全体は無アルカリガラス基板３０１上に膜厚５０ｎｍのＳｉＮｘ膜３２１と、膜厚１００ｎｍのＳｉＯ２膜３２２からなるバッファ絶縁膜の上に形成されている。
【００５０】
ＭＯＳ型ＴＦＴ３００は通常の電界効果トランジスタと同様に、ドープする不純物の適切な選択によりソースまたはドレイン３２４、チャネル３３０を有するＰ型トランジスタまたはＮ型トランジスタとすることができる。例えばアモルファスＳｉ膜を所定の方向に結晶化することにより形成することができるシリコン単結晶領域３２３上には、例えば膜厚３０ｎｍのＳｉＯ２からなるゲート絶縁膜３２５が形成されている。そしてその表面には単結晶領域３２３を横断して延在する例えばＭｏＷ合金膜よりなるゲート電極３２６が形成されている。チャネル長はこのゲート電極３２６の幅により規定される。そして、上記部材全部を覆うように例えばＳｉＯ２からなる層間絶縁膜３２７が形成されている。層間絶縁膜３２７に設けたコンタクトスルーホール３２８を介して、例えばＴｉ／Ａｌ／Ｔｉの３層金属膜よりなる電極配線３２９が形成されている。なお金属膜はＴｉ／Ａｌ／Ｔｉ以外にも種々の導電材料が使用可能である。
【００５１】
図１４ＣにＮチャネル  ポリ−ＳｉＭＯＳ型薄膜トランジスタとＳＯＩ−ＭＯＳ型薄膜トランジスタのゲート長に対するブレークダウン電圧（ＶBD）を示す。表示装置に使用されるＭＯＳ型薄膜トランジスタにおいては、フローティング−ボディ効果によって生じるＶBDの低下が重大な問題となる。結晶化されたポリ−ＳｉＭＯＳ型薄膜トランジスタはＳＯＩ−ＭＯＳ型薄膜トランジスタより高いブレークダウン電圧を有しており、表示装置に用いる素子として好適なものである。
【００５２】
（半導体薄膜の形成）
例えば液晶パネルを用いた画像表示のための制御は、通常の薄膜トランジスタの製造に使用されているような、基板、例えばガラス基板上に形成されたアモルファスシリコン薄膜を用いた薄膜トランジスタを用いて行うことが可能である。一般にアモルファスシリコン薄膜はアニールして使用される。しかし、ディスプレイ基板としては、以下に述べるアレイ状に形成された実質的に単結晶薄膜からなる複数の島状領域を有する基板を使用するのが特に有効である。かかる基板においては、ディスプレイ装置が必要とするような大面積の基板において、実質的に単結晶薄膜からなる複数の領域を、基板全体として均一な状態で得ることが可能だからである。実質的にと表現したのは、この部分は完全な単結晶薄膜により形成されることが望ましいが、以下に述べる本発明に係る方法で結晶成長させた場合に、複数の単結晶領域により形成される場合もあるからである。
【００５３】
図１５は本発明において使用されるかかる基板４００の電子顕微鏡像である。アレイ状の単結晶薄膜からなる複数の領域を形成する基板は、ガラス基板に限定するものではないが、この実施例では透明な無アルカリガラス基板１０１、２０１が用いられている。このディスプレイ用の基板は、二次元のマトリクス状に配置されたシリコン薄膜からなる約５μｍ×５μｍの大きさの例えばシリコン薄膜からなる領域が、例えば縦横５μｍの間隔で敷き詰められた構造をもつ。
【００５４】
図１５において、個々の単結晶領域４０１を囲む境界部分には多結晶領域４０２が存在し、多数の結晶粒界４０３が存在する。この結晶粒界４０３にはキャリアの発生・再結合中心として働く電気的に活性な欠陥が存在する。このため、この多結晶領域４０２は薄膜トランジスタのベースあるいはチャネル領域部分の形成からは除外される。
【００５５】
図１６は図１５内の単結晶領域の1つである領域Ａを拡大したものである。５μｍの領域のうち、周辺部の０．５μｍ程度の領域は多結晶領域４０２であり、結晶粒界に見られる多数の欠陥が存在する。したがって、トランジスタのベース（チャネル）領域は、この０．５μｍ程度の欠陥領域４０２を含まないように配置する。
【００５６】
かかる結晶化された半導体薄膜を有する基板の製造方法は、本出願人により平成１５年８月２９日に出願された特願２００３−２０９５９８号明細書に詳しく記載されている。
【００５７】
ここでは図１５および図１６に示すような、５μｍピッチで配列された１辺が約４μｍの大きさのほぼ矩形の単結晶領域を有する薄膜アレイを形成する方法の例について説明する。
【００５８】
ディスプレイ基板として使用する基板がガラス基板の場合、単結晶を得るためにシリコンウエハを作製する時のような高温は使用できない。このため、まず任意の方法によりガラス基板に例えば非晶質シリコン薄膜を成膜する。次にパルス状の紫外レーザ光をこの非晶質シリコン薄膜に照射し非晶質シリコン膜を溶融する。続いて溶融したシリコンを再結晶化させて部分的に単結晶化されたシリコン薄膜領域を得る。この実施例ではシリコンを用いているが、例えばIII-V族半導体を使用する等、使用される半導体材料はシリコンに限定されるものではない。
【００５９】
再結晶させる場合、できるだけ大きな面積を持つ単結晶化領域を得るための一方法として、各アレイ部分毎に温度傾斜を与えて薄膜を溶融し、その後温度傾斜を有するまま基板温度を低下させ再結晶する方法を用いる。このため、適当なパターンを持つ位相シフトマスクを用いて逆ピークパターン状の光強度分布を有する透過光を生成し、基板表面に照射されるレーザビームの光強度に空間分布を持たせ、横方向（水平方向）に温度傾斜を与える手法を採用する。この方法により、レーザビームの照射後の非照射期間において、溶融時の温度傾斜に基き基板の各部分の温度がそれぞれ低下し、低温の部分から順次高温部分に向かって固液界面が移動し、横方向の結晶成長が生ずる。このため、最初に生じた多結晶部分から特に成長に適した結晶部分を種とする結晶成長が拡大し、大きな単結晶の領域が得られる。場合によっては、複数の単結晶領域が形成される場合もあるが、この場合でも成長した結晶の大きさは通常薄膜トランジスタのチャネル領域の大きさよりも大きい。この方法により、１辺が約４μｍの大きさのほぼ矩形の複数の実質的に単結晶の領域４０１を有するアレイを得ることができる。
【００６０】
次に、例えば位相シフトマクを使用した上記再結晶工程を、図１７およびを参照して説明する。図１７（Ａ）に示す位相シフトマスク５１０は、透明媒質、例えば、石英基材に厚さの異なる互いに隣合う領域を設けたものである。そして、これら領域間の段差部(位相シフト部)５１０ａの境界で、入射するレーザ光線を回折並びに干渉させる。このようにして入射したレーザ光線の強度について周期的な空間分布を付与するものである。
【００６１】
この位相シフトマスク５１０は、隣接するパターンが逆位相（１８０°のずれ）となるように構成される。即ち、交互に配列された領域は、位相がπの第１のストリップ領域（位相領域）５１０ｂと、位相が０の第２のストリップ領域（位相領域）５１０ｃとからなる。これらストリップ領域(位相シフト線領域)はこの例では１０μｍの幅を有する。具体的には、この位相シフトマスク５１０は、屈折率が１．５の矩形の石英基板を２４８ｎｍの光に対して位相がπに相当する深さ、即ち２４８ｎｍの深さにパターンエッチングして作製する。このエッチングにより薄く形成された領域が第１のストリップ領域５１０ｂとなり、エッチングされない領域が第２のストリップ領域５１０ｃとなる。
【００６２】
このような構成の位相シフトマスク５１０においては、厚い第２の位相領域５１０ｃを通過したレーザ光は、薄い第１の位相領域５１０ｂを通過したレーザ光に比較して１８０°遅れる。この結果、レーザ光間で、干渉と回折とが生じ、図１７Ｂに示すような逆ピークパターン状のレーザ光の強度分布５３０が得られる。即ち、位相シフト部を通過した光は、隣接する透過光相互が逆位相となるため、これら領域間の対応する位置で光強度が最小、例えば０となる。このため、光強度が最小の部分の温度が最も低くなり、基板表面に周期的な温度分布５４０が形成される。
【００６３】
レーザ光の照射が停止されると、まずこの温度の最小の部分３４１もしくはこれの近傍の領域において温度が融点以下となり、半導体が再結晶化する際に核となる多数の多結晶が発生する。このためこの温度の最小の部分５４１においては最初は多結晶が生成される。しかし、温度傾斜により順次結晶が成長する間に、特に成長に適した結晶方位を有する結晶部分の成長が拡大し、このため各温度傾斜部５４２において実質的に単結晶の領域が得られる。
【００６４】
この説明においては、位相シフトマスク５１０は、図１７Ａおよび図１７Ｂに示されるように位相シフト部が互いに平行な複数の直線状になっているもので説明したが、これに限定されることはない。例えば、位相シフト線を直交させ、位相が０とπの部分を市松格子状に配列させることも可能である（図示せず）。この場合は、位相シフト線に沿って格子状の光強度０の領域ができる。このために、結晶の核はこの線上の任意の位置で発生するので、結晶粒の位置、形の制御が難しくなる場合がある。
【００６５】
結晶核の発生を制御するためには、光強度が０となる領域は所定の周期で点状に分布して形成されることが望ましい。このための１方法として、例えば直交する位相シフト線の各位相シフト量はそれぞれ１８０°未満にする。この場合、各位相シフト線に対応する位置においては光強度は減少するものの完全には０にはならない。しかし、以下に述べるようにシフト量の適切な選択により、位相シフト線の交点の周囲の複素透過率の和を０にすることが可能である。この場合はこの交点に対応する位置の光強度を０にすることができる。
【００６６】
この一例を図１７Ｃを参照して説明する。位相シフトマスク５７０は、各組が図１７に示されるような厚さの異なる４つの正方形の領域５５０ｅ、５５０ｆ、５５０ｇ、５５０ｈにより構成されている正方形のパターン５５２からなる複数の組を有する。各組においては、図１７Ｃに示されるように、第１の領域５５０ｅが一番薄く、位相が０となっている。第４の領域５５０ｈは一番厚く、位相が第１の領域５５０ｅとは３π／２ずれている。これら領域５５０ｅ，５５０ｈの厚さとの間の厚さを有する第２、第３の領域５５０ｆ，５５０ｇは、第１の領域に対して位相がπ／２、πと夫々ずれている。
【００６７】
このようなマスクにおいては、第１ないし第４の領域が隣り合う部分、即ち、正方形のパターンの中心点５５１が、強度０の領域となる。従って、この点が結晶成長の核となる。図１７Ｃにおいてパターンの中心点即ち各格子点５５１を強度０の領域とすることができる。このため結晶粒の発生位置を容易に制御できる。このような位相シフトマスクを使用した技術は、特願２００２−１２０３１２号を基礎出願とし、本願人と同じ出願人による２００３年３月１９日出願の国際出願ＰＣＴ／ＪＰ０３／０３３６６の明細書に記載されている。
【００６８】
（実施の形態３）
図１８は単結晶Ｓｉ膜を形成するために用いた他の位相シフとマスク５６０の断面図と光強度分布の模式図である。この位相シフトマスク５６０は例えば石英板５６１上にＳｉＯ２で構成された所定のサイズの複数の凸パターン５６２が所定の密度で配置された構造を有する。この位相シフタ５６０に空間的に均一化されたレーザ光５６３を通過させることにより、多層基板(図示せず)の照射面に、鋸歯状の繰り返しパターンの光強度分布５６４を形成することができる。
【００６９】
この実施の形態では、凸パターン５６２の繰り返しのピッチＬｘは１０μｍとしたが、この値は設計により所望の値に設定可能である。図１８の光強度分布５６４は傾斜の異なる一対の直線部５６５、５６６により各鋸の歯の部分が形成されている。なお、光度分布はかかる鋸歯状の分布に限定されるものではなく、結晶化に適する任意の光度分布を採用
することができる。
【００７０】
図１９は本発明により形成された結晶化されたＳｉ膜の表面ＳＥＭ像である。かかるレーザ光の照射により多層基板を加熱し半導体膜を溶融した後、レーザ光の照射を停止して降温することにより、半導体膜を結晶化させる。この際に、溶融再結晶化はレーザ強度の低い領域から高い領域向かって（図１９の上から下に）起こる。その結果、結晶化開始部５７０では多結晶状態であるが、基板水平方向に結晶成長が進むに従い結晶化容易な方向性を有する結晶粒が次第に大きくなる。このため、後に形成されるＴＦＴの寸法を超える単結晶粒の集合とすることが可能である。結晶化が進み、隣接する結晶化領域と衝突する結晶化終了部５７１近傍では多結晶となる。
【００７１】
上記実施形態では、結晶化のためのレーザ光としてパルス状の紫外レーザ光の例について説明したが、レーザ光は、非晶質半導体（シリコン）薄膜が溶融するエネルギーのレーザ光を出射すればよく、連続発振型レーザ光を使用してもよい。連続発振型レーザ光を使用した結晶化装置は、レーザ光源と非晶質半導体（シリコン）薄膜とを相対的に移動させた状態で連続発振型レーザ光を出射することにより大粒径の結晶化領域を形成することができる。
【００７２】
上記実施形態においては結晶化領域の大きさは、少なくとも各トランジスタのチャネル領域（活性層）が一つの結晶化領域内に形成される大きさである。
【００７３】
図１９にはこの膜上に配置したバイポーラトランジスタのパターンイメージを示す。トランジスタは電流が流れるコレクタ、エミッタ方向と結晶成長方向を平行となるように配置してある。このようにすることにより、キャリアの流れが結晶粒界によって妨げられることがないのでより良好な特性が得られる。また、本配置ではコレクタを結晶成長開始点に近く、エミッタを結晶成長終了点に近くなるように配置した。このような配置を以下Ｆｏｒｗａｒｄ配置と定義する、コレクタとエミッタの位置を交換した配置をＲｅｖｅｒｓｅ配置と定義する。
【００７４】
図２０は、図１９のトランジスタのＦｏｒｗａｒｄ配置とＲｅｖｅｒｓｅ配置におけるＧｕｍｍｅｌプロットである。Ｆｏｒｗａｒｄ配置（図２０ａ）の方がＲｅｖｅｒｓｅ配置(図２０ｂ)に比べ、電流増幅率が大きい。図２１はそれぞれの配置での電流増幅率βをベースーエミッタ間電圧Ｖｂｓに対してプロットした図である。Ｆｏｒｗａｒｄ配置ではβは３０近い値となっているのに対し、Ｒｅｖｅｒｓｅ配置ではβは６程度にとどまる。この結果から、コレクタを結晶成長開始点に近く、エミッタを結晶成長終了点に近くなるように配置した方がより良好なトランジスタ特性が得られ望ましい。このような特性の非対称性はベース-コレクタ接合とベース-エミッタ接合で電気特性が異なることに起因すると考えられる。
【００７５】
図２２は同じ素子でベース-コレクタ接合とベース-エミッタ接合のダイオード特性を示す。べース-コレクタ接合の方が、逆方向リーク電流が大きく、順方向特性のｎ値も大きく、再結合中心としてはたらく欠陥密度がべース-コレクタ接合の方が大きいことが分かる。これは、図１９のＳＥＭ像から分かるように、横方向結晶成長の進行に伴い結晶粒の幅が大きくなるため結晶成長終了点に近づくに従って結晶粒界の密度が小さくなるためと考えられる。以上のように、一方向に成長させた結晶上にバイポーラトランジスタを形成する場合はコレクタを結晶成長開始点に近く、エミッタを結晶成長終了点に近くなるように形成することでより大きな電流増幅率を得ることが出来る。
【００７６】
図２３は図１９と同じ形態を持つ結晶上に配置したＭОＳトランジスタの平面模式図である。トランジスタは電流が流れるソース−ドレイン方向と結晶成長方向を平行となるように配置してある。このようにすることにより、キャリアの流れが結晶粒界によって妨げられることがないのでより良好な特性が得られる。また、本配置ではドレインを結晶成長開始点に近く、ソースを結晶成長終了点に近くなるように配置した。このような配置をバイポーラトランジスタの場合と同様に以下Ｆｏｒｗａｒｄ配置と定義する、ドレインとソースの位置を交換した配置を同様にＲｅｖｅｒｓｅ配置と定義する。図２４はこのように配置されたＭОＳトランジスタの断面透過電子顕微鏡像である。
【００７７】
図２５はこのように作製されたＭОＳトランジスタのＩＤ−ＶＧ特性をソース、ドレイン電圧を０．１Ｖから５，１Ｖの間で変化させながらＦｏｒｗａｒｄ配置およびＲｅｖｅｒｓｅ配置で測定した結果である。図２６は図２５の結果からトランジスタのしきい電圧Ｖｔｈをドレイン電圧の関数としてプロットした結果である。
【００７８】
Ｒｅｖｅｒｓｅ配置ではＶｔｈのドレイン電圧依存性は小さいが、Ｆｏｒｗａｒｄ配置ではドレイン電圧の増大と共にＶｔｈは低下し、ドレイン電圧０，５Ｖ以上ではＶｔｈは負の値となっている。また、ゲート電圧を負の領域でのリーク電流のドレイン電圧依存性がＦｏｒｗａｒｄ配置の方が大きいことが分かる。
【００７９】
Ｖｔｈの低下はドレイン接合漏洩電流に起因するボディの電位変調によると考えられる。Ｆｏｒｗａｒｄ配置における中程度のＶｄ領域における緩やかに低下するＶｔｈはドレイン漏洩およびインパクトイオン化の双方によるボディ電位変調に関連していると考えられる。Ｆｏｒｗａｒｄ配置およびＲｅｖｅｒｓｅ配置間のＶｔｈの低下の程度の相違は２つの配列間のボディ電位変調の強さが異なることを示している。
【００８０】
Ｖｔｈがドレイン電圧の増大と共に低下すると、実際に回路内で使用するドレイン電圧で大きな貫通電流が流れることになり望ましくない。このようなＶｔｈのドレイン電圧依存性の非対称性は、図２１や図２２に示したドレイン接合とソース接合でのリーク電流や電流増幅率βの非対称性によることが詳細な解析により判明している。図２１はＶｂｓに対するβの変化について示す。βはＦｏｒｗａｒｄ配置およびＲｅｖｅｒｓｅ配置の間で約５倍異なることに注目願いたい。接合の漏洩電流およびバイポーラ利得の双方が相異するため、ソースとドレインを交代した場合においてＶｔｈの低下について非対称性をもたらすものと考えられる。
【００８１】
この結果から、一方向に成長させた結晶上にＭОＳトランジスタを形成する場合は、ソースを結晶成長開始点に近く、ドレインを結晶成長終了点に近くなるように形成することでＶｔｈのドレイン電圧依存性やドレインリーク電流より小さく出来るため望ましい。
【００８２】
（実施の形態４）
図１Ａや図６に示したガラス基板上のラテラルバイポーラトランジスタ１００あるいはハイブリッドトランジスタ２００は、前述したように、通常のバイポーラトランジスタとは違い、大きな駆動電流が必要な回路で用いるのではなく、比較的小さい電流を増幅するのに適したものである。そのような特徴を利用したディスプレイデバイス６００への応用として、電流駆動型のシリアルインターフェイスが考えられる。図２７にそのような電流駆動型インターフェイスのフロントエンド回路６０１の一例を示す。
【００８３】
画像の精細度や色数が増大すると、それだけ伝送すべきデータ量も増大する。しかし、一方で画像表示のリフレッシュ速度は一定であるため、データ量が増えれば、伝送路６０２のクロック周波数を高くする必要がある。このように、伝送路６０２の周波数が高くなると、不要な電磁輻射が伝送路から放射され電磁干渉（ＥＭＩ）により外部機器にノイズをもたらすという問題が生ずる。こために、ＬＶＤＳ（Low Voltage Differential Signaling）等で知られる、低電圧の差動駆動によりＥＭＩを低下させる手法が採用されている。そのような技術の一例は例えば特開２００２−１７６３５０号に開示されている。
【００８４】
また、ＥＭＩをさらに効果的に低減できる伝送方式として近年、電流駆動によるシリアルインターフェイスが提案されている。一例が特開２００３−７６３４５号に開示されている。図２７に示した回路はシステム側から２値の電流信号Ｉｓｉｇが供給されることを想定し、これを入力インタフェース回路（ＩＦ）６０３で受け電圧信号に変換し、レベルシフト回路６０４で電圧増幅を行い、これを以降のシリアルパラレル変換回路６０５に送り出す構成となっている。ここで、入力インターフェイス回路の入力部にラテラルバイポーラトランジスタを用いている点に特徴がある。
【００８５】
図２８に入力インタフェース回路（ＩＦ）６０３、レベルシフト回路６０４の回路構成例を示す。入力部はエミッタ接地のラテラルバイポーラトランジスタＱ１とゲート接地のＭＯＳトランジスタＭ１をカスコード接続した構成となってる。Ｑ１において入力信号Isigを電流増幅する。Ｍ１と負荷抵抗Ｒｄにより電圧信号に変換する。その後この電圧信号はＣＭＯＳインバータからなるレベルシフト回路６０４に入力される。入力に電流を直接増幅できるバイポーラトランジスタＱ１を用いることにより、入力される信号電流Ｉｓｉｇのレベルをより小さくできる。このため、信号送信システム側での消費電力を低減できる。
【００８６】
図２９は図２８の回路における、入力電流信号Ｉｓｉｇ、ラテラルバイポーラトランジスタＱ１に流れるコレクタ電流Ｉｃおよびレベルシフト回路６０４の出力電圧Ｖｏｕｔの信号波形と示す。Ｉｓｉｇのレベルは０〜７０μＡと非常に小さいため、ＥＭＩは極小化されている。また、４トランジスタからなる極めて簡単な回路で０〜７０μＡの電流信号を０〜３Vの電圧信号に変換できる。
【００８７】
本実施例では入力インタフェイス回路６０３にラテラルバイポーラトランジスタとＭＯＳトランジスタのカスコード接続回路を、レベルシフト回路６０４にはＣＭＯＳインバータを用いた。しかし、回路構成はこれらに限定されるものではなく、一般的な差動増幅回路等も用いることができる。
【００８８】
図３０は図２７に示すインターフェイス回路６０３を具備した液晶表示装置全体の構成図である。インターフェイス回路６０３は、映像信号だけでなく、クロック信号Ｉｃｌｋ、制御信号等を電流信号として受け、電圧信号に変換する。レベルシフト回路６０４を経て適正な電圧レベルに調整された後、映像信号はシリアルパラレル変換回路６０５によりパラレル信号化される。またクロック信号Ｉｃｌｋはパラレル化の程度に応じて分周回路６１２により分周され、タイミングコントローラ６０６に送られる。またパラレル化された映像信号はバッファメモリ６０７を経て分周されたクロック信号とともに水平ドライバ回路６０８に送られる、水平ドライバ回路６０８で適切なタイミングで映像信号をラッチし、これを信号線毎に設けたＤＡ変換回路６０９に送りアナログ信号に変換して表示部に供給される。表示部では垂直走査回路６１０から供給される走査信号によって各画素に設けられたスイッチトランジスタ６１１がオン、オフされ水平ドライバ回路からのアナログ電圧を液晶層に供給しアクティブマトリクス表示部６１４により画像表示が行われる。
【００８９】
図３０は液晶表示装置６２０の全体鳥瞰図である。図３１は液晶表示装置６２０の断面図を示す。透明絶縁基板６２１および６２２の間に液晶材料６２３が配置される。透明絶縁基板６２１には、図２７のアクティブマトリクス回路によりそれぞれ駆動されるマトリクス状に配置された複数の画素電極６２４が形成されている。透明絶縁基板６２２には対向電極６２５が配置されている。図２７のスイッチトランジスタ６１１によって各画素電極６２４の電位が制御される。対向電極６２５と各画素電極６２４の間に配置された液晶材料６２３にかかる電位が制御されることにより、液晶材料６２３の光学特性が制御される。
【００９０】
電流駆動型入力インターフェイスを採用し、さらに表示装置側の入力回路にラテラルバイポーラトランジスタＱ１を用いることで、従来より低い信号レベルで信号伝送できるためＥＭＩの低減およびシステム全体の消費電力を低減できる。また、本方式は電流インターフェイスの低ＥＭＩ性から伝送周波数を高くできるためより、高精細、多階調の液晶表示装置に好適である。
【００９１】
また、本実施の形態においては、電流駆動による信号伝送をディスプレイ外部システムとディスプレイ基板の間の伝送路に適用した例を説明したが、本発明はこれに限定されず、アクティブマトリクス基板内の回路ブロック内での信号伝送にも用いることが可能である。例えば、水平ドライバ回路が複数のブロックに分けて構成される場合、各ブロック間の信号伝送に用いることもできる。
【００９２】
（実施の形態５）
図３２は、本発明の第５の実施の形態にかかるアクティブマトリクス型表示装置の構成図である。無アルカリガラス基板７０１上に複数の走査配線７０２と複数の映像信号配線７０３とがマトリクスを構成するように配置され、それらの配線で規定される矩形の画素領域内に２個のＰ型薄膜トランジスタと容量素子が配置されてなるＴＦＴアクティブマトリクス表示部７０７と、これを駆動するために、ＴＦＴで構成された走査回路７０４および信号供給回路７０５が配置される。本実施の形態は、有機ＬＥＤ素子に電流を供給し発光させることによって表示動作を行うものであり、有機ＬＥＤ素子への電流供給源７０６が同一基板上に形成されＴＦＴアクティブマトリクス表示部７０７内のトランジスタに電流供給配線７０８によって電流が供給される構成を持つ。
【００９３】
外部から供給される電源電圧ＤＣを変換してこれらの駆動回路に必要な電圧として供給するためのＤＣ−ＤＣコンバータ回路７０９および、映像データ、制御信号等を受け取り、必要な処理を行い駆動回路７０４、７０５に供給するタイミングコントロール回路７１０がやはりＴＦＴにより構成されてガラス基板上に集積されている。
【００９４】
本実施の形態においては、外部からの圧縮された画像データを受信するための素子として金属薄膜で構成されたインダクタ７１１がＴＦＴアクティブマトリクス表示部７０７の外のガラス基板上の領域に形成され、このインダクタ７１１は信号増幅回路７１２および圧縮データを展開するための展開回路とを含むデータ処理回路に接続されている。またデータ処理回路に隣接し、圧縮された画像データを一端蓄積し、かつ、データ展開処理時に利用される半導体メモリ回路７１３がＴＦＴが形成されている。これらの回路、メモリ回路７１３は全て、ガラス基板上に形成されたＴＦＴで構成されている。
【００９５】
図３３はディスプレイ基板上のインダクタ素子７１１と、データ送信側システムを構成する基板７１４上に形成された別のインダクタ素子ＴＬによって構成される誘導結合性の非接触伝送路の断面模式図を示す。
【００９６】
システム基板７１４上には画像データ送信回路７１５と自己インダクタンスＬ１のインダクタ７１６が形成され。ディスプレイ基板上の自己インダクタンスＬ２インダクタ７１１とほぼ同軸に配置される。画像データ送信回路７１５からの信号電圧はこれらの間の相互インダクタンスＬｍを介して、インダクタ７１６からインダクタ７１１へ伝送され、データ処理回路内のＴＦＴによって増幅されメモリに蓄積される。
【００９７】
図３４は、上記のシステムにおいてインダクタRLで受信した信号の増幅回路７１２にラテラルバイポーラトランジスタを用いた回路構成を示す。
【００９８】
本システムでは信号伝送路は２つの対向するインダクタ７１６と７１１の間の電磁結合（結合係数ｋ）によって形成される。送信回路では信号は送信インダクタ７１６に供給する電流を０〜２ｍＡの間で変化させることで生成される。受信側インダクタ７１１にはＩｓｉｇが変化している間のみ、Ｉｓｉｇの電流変化率と結合係数ｋに比例した電流が表れる。この信号は振幅が数μＡと小さく、そのままＭＯＳ型ＴＦＴ回路で電圧に変換することは困難である。このため、一旦ラテラルバイポーラトランジスタＱ１で電流増幅したあと、カスコード接続されたＭ１とＲｄで電圧に変換し、増幅回路７１７に送られ電圧増幅される。同図でＲ１、Ｒ２はＱ１にバイアス電流を供給するための抵抗である。本回路ではインダクタ７１１で検出される電流の振幅が小さいためＱ１にはバイアス電流を流し適切な動作点に設定しておく必要がある。
【００９９】
図３５は、同図の入力信号送信インダクタの電流Ｉｓｉｇ、受信インダクタの電流Ｉｉｎおよび増幅回路の出力電圧Ｖｏｕｔの波形を示す。適切な信号伝送が行われていることがわかる。本実施の形態のようなインダクタを用いた非接触型の信号伝送系においてラテラルバイポーラトランジスタを用いることで、より低いレベルの信号の信号検出が可能となるので、伝送時のノイズマージンの確保、伝送速度の向上が可能となる。
【０１００】
（実施の形態６）
図３６および図３７に本発明の第６の実施の形態にかかるディスプレイ基板７２１および光受信回路７２２を示す。第１の実施の形態における容量結合による信号伝送に代え、光結合により非接触の信号伝送を行うものである。この実施の形態では伝送手段として、光伝送路を用いる。容量やインダクタの代わりに光センサをディスプレイ基板７２１上に集積する。図３７は光センサからの信号電流を受信する回路の構成例である。この例では単結晶シリコン薄膜で構成したフォトダイオード７２３およびインターフェイス回路７２４等から構成される。インターフェイス回路７２４の構成は前記、第５の実施の形態と同様であり、フォトダイオード７２３からの電流信号を電流増幅し、電圧信号に変換した後、シリアルパラレル変換回路に送出する。
【０１０１】
信号伝送手段として、光を用いることにより、電磁ノイズの影響を排除できる。また入力部にバイポーラトランジスタを用いることで良好なＳＮ比を達成できる。このことにより、伝送速度を向上させることが できる。特に透明なガラス基板上に単結晶シリコン薄膜で構成したフォトダイオードを用いることにより、ガラス基板の表裏どちら側に送信回路を配置しても信 号を受信できるため、実装の自由度が大きくなる。
【０１０２】
［産業上の利用可能性］
本発明は、携帯情報端末や携帯電話用の画像表示デバイスやパ-ソナルコンピュータ等の情報機器の画像表示装置として利用可能である。
【図面の簡単な説明】
【０１０３】
【図１Ａ】本発明の第1の実施の形態にかかる薄膜トランジスタの平面図。
【図１Ｂ】本発明の第１の実施の形態にかかる薄膜トランジスタのＸ−Ｘ´断面図。
【図１Ｃ】本発明の第１の実施の形態にかかる薄膜トランジスタのＹ−Ｙ´断面図。
【図２】本発明の第1の実施の形態にかかる半導体薄膜のパターン図。
【図３Ａ】本発明の第1の実施の形態においてベース電極をベース層の両側から取り出した薄膜トランジスタの平面図。
【図３Ｂ】本発明の第1の実施の形態において、実質的なベース領域に直接ベース電極を形成した薄膜トランジスタの平面図。
【図４】本発明の第1の実施の形態の薄膜トランジスタの入出力特性。
【図５】本発明の第1の実施の形態の薄膜トランジスタのＧｕｍｍｅｌプロット。
【図５】本発明の実施の形態に用いられる結晶アレイパターンの電子顕微鏡像。
【図６】本発明の第２の実施の形態にかかる薄膜トランジスタの平面図。
【図７】本発明の第２の実施の形態にかかる薄膜トランジスタのＺ−Ｚ´断面図。
【図８】本発明の第２の実施の形態にかかる薄膜トランジスタのＡ−Ａ´断面図。
【図９】本発明の第２の実施の形態にかかる薄膜トランジスタを２０個並列に接続したベース幅１００ミクロンのトランジスタの一部を示す平面図。
【図１０】本発明の第２の実施の形態の薄膜トランジスタの入出力特性。
【図１１】本発明の第２の実施の形態の薄膜トランジスタのＧｕｍｍｅｌプロット。
【図１２】本発明の第２の実施の形態の薄膜トランジスタの電流増幅率のコレクタ電流依存性。
【図１３Ａ】本発明の第２の実施の形態の薄膜トランジスタの電流増幅率と電界効果移動度の関係。
【図１３Ｂ】本発明の第２の実施の形態の薄膜トランジスタにおける、ベース長に対する固有のキャリア通過時間を示す。
【図１４Ａ】本発明の第１または第２の実施の形態のトランジスタと共に形成可能なＭＯＳ型薄膜トランジスタの断面図。
【図１４Ｂ】図１４ＡのＭＯＳ型薄膜トランジスタの平面図。
【図１４Ｃ】Ｎ−チャネル  ポリーＳｉＭＯＳ型薄膜トランジスタおよびＳＯＩＭＯＳ型薄膜トランジスタのゲート長に対するソース−ドレイン間のブレークダウン電圧（ＶBD）。
【図１５】本発明の第１および第２の実施の形態において用いることのできる結晶アレイパターンの電子顕微鏡像。
【図１６】本発明の実施の形態において用いられる結晶アレイパターンの電子顕微鏡像の拡大図である。
【図１７Ａ】本発明の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクおよび単結晶アレイを得るために用いられる位相シフト結晶化法におけるレーザ光の光度分布および温度分布を示す図である。
【図１７Ａ】本発明の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクを示す図である。
【図１７Ｂ】本発明の実施の形態において位相シフトマスクの断面およびレーザ光の光度分布および温度分布を示す図である。
【図１７Ｃ】本発明の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクの他の例示す図である。
【図１８】本発明の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクの他の例示す図である。
【図１９】結晶化されたＳｉ膜の表面ＳＥＭ像である。
【図２０】本発明の第３の実施の形態にかかるバイポーラ薄膜トランジスタのＧｕｍｍｅｌプロットである。
【図２１】本発明の第３の実施の形態にかかるバイポーラ薄膜トランジスタの電流増幅率βのベース電圧依存性である。
【図２２】本発明の第３の実施の形態にかかるバイポーラ薄膜トランジスタのベース-エミッタ間およびベース-コレクタ間の接合特性図である。
【図２３】本発明の第３の実施の形態にかかるＳｉ結晶膜の電子顕微鏡像およびその上に配置されたＭＯＳ型薄膜トランジスタの模式図である。
【図２４】本発明の第３の実施の形態にかかるMOS型薄膜トランジスタの断面透過電子顕微鏡像である。
【図２５】本発明の第３の実施の形態にかかるMOS型薄膜トランジスタのID-VG特性図である。
【図２６】本発明の第３の実施の形態にかかるMOS型薄膜トランジスタのしきい電圧Ｖｔｈのドレイン電圧依存性である。
【図２７】本発明の第４の実施の形態にかかる液晶表示装置の全体構成図である。
【図２８】本発明の第４の実施の形態にかかる信号インターフェイス回路構成図である。
【図２９】本発明の第４の実施の形態にかかる信号インターフェイス回路の入力電流、コレクタ電流、出力電圧波形である。
【図３０】本発明の第４の実施の形態にかかる液晶表示装置の斜視図である。
【図３１】本発明の第４の実施の形態にかかる液晶表示装置の断面図である。
【図３２】本発明の第５の実施の形態にかかる液晶表示装置の全体構成図である。
【図３３】本発明の第５の実施の形態にかかる誘導結合性の非接触伝送路の断面模式図である。
【図３４】本発明の第５の実施の形態にかかる信号インターフェイス回路構成図である。
【図３５】本発明の第５の実施の形態にかかる信号インターフェイス回路の信号電流、検出電流、出力電圧波形である。
【図３６】本発明の第６の実施の形態にかかる液晶表示装置の全体構成図である。
【図３７】本発明の第６の実施の形態にかかる信号インターフェイス回路構成図である。
【符号の説明】
【０１０４】
１００  …  バイポーラトランジスタ、  １０１  …  無アルカリガラス、  １０２  …  エミッタ、  １０３  …  ベース、  １０４  …  コレクタ、  １０５  …  半導体薄膜（Ｓｉ膜）、  １０６  …  エミッタ電極、  １０７  …  ベース電極、  １０８  …  コレクタ電極、  １０９  …  ＳｉＮｘ膜、  １１０  …  ＳｉО２膜、  １１１  …  バッファ絶縁膜、  １１２…  パターン、  １１３  …  コレクタコンタクト部、  １１４  …  ベースコンタクト部、  １１５  …  第１の層間絶縁膜、  １１６  コンタクトスルーホール…  、  １１７  …  第２の層間絶縁膜、  １１８  …  ベース動作領域、  ２００  …  ＭＯＳ−バイポーラハイブリッドトランジスタ、  ２０１  …  ガラス基板、  ２０２  …  ＳｉＮｘ膜、  ２０３  …  ＳｉＯ２膜、  ２０４  …  バッファ絶縁膜、  ２０５  …  半導体薄膜（Ｓｉ膜）、  ２０６  …  エミッタ（ソース）、  ２０７  …  コレクタ（ドレインの一部）、  ２０８  …  コレクタコンタクト（ドレインの一部）、  ２０９  …  ベース（チャネル）、  ２１０  …  ベース（チャネル）コンタクト、  ２１１  …  ゲート電極、  ２１２  …  ベース（チャネル）コンタクト、  ２１３  …  電極配線パターン、  ２１４  …  ゲート絶縁膜、  ２１５  …  第１の層間絶縁膜、  ２１６  …  コンタクトホール、  ２１７  …  第２の層間絶縁膜、  ２１９  …  Ｓｉパターン、  ２２０  …  ゲート(ベース)電極、  ２２１  …  エミッタ（ソース）電極２２１、  ２２２…  ドレイン(コレクタ)電極、  ３００  …  ＭＯＳ型ＴＦＴ、  ３０１  …  ガラス基板、  ３２１  …  ＳｉＮｘ膜、  ３２２  …  ＳｉＯ２膜、  ３２３  …  シリコン単結晶領域、  ３２４  …  ソースまたはドレイン、  ３２５  …  ゲート絶縁膜、  ３２６  …  ゲート電極、  ３２７  …  層間絶縁膜、  ３２８  …  コンタクトスルーホール、  ３２９  …  電極配線、  ３３０  …  チャネル、  ４００  …  基板、  ４０１  …  単結晶領域、  ４０２  …  多結晶領域、  ４０３  …  結晶粒界、  ５１０  …  位相シフトマスク、  ５１０ａ  …  段差部、  ５１０ｂ  …  第１のストリップ領域、  ５１０ｃ  …  第２のストリップ領域、  ５３０  …  光強度分布、  ５４０  …  温度分布、  ５４１  …  温度最小部分、  ５４２  …  温度傾斜部、  ５５０  …  位相シフトマスク、  ５５０ｅ、５５０ｆ、５５０ｇ、５５０ｈ  …  正方形領域、  ５６０  …  位相シフトマスク、  ５６１  …  石英基板、  ５６２  …  凸パターン、  ５６３  …  レーザ光、  ５６４  …  光強度分布、  ５６５、５６６  …  直線部、  ５７０  …  結晶化開始部、  ５７１  …  結晶化終了部、  ６００  …  ディスプレイデバイス、  ６０１  …  フロントエンド回路、  ６０２  …  伝送路、  ６０３  …  入力インタフェース回路、  ６０４  …  レベルシフト回路、  ６０５  …  シリアルパラレル変換回路、  ６０６  …  タイミングコントローラ、  ６０７  …  バッファメモリ、  ６０８  …  水平ドライバ回路、  ６０９  …  ＤＡ変換回路、  ６１０  …  垂直走査回路、  ６１１  …  スイッチングトランジスタ、  ６１２  …  分周回路、  ６１３  …  バッファ分周回路、  ６１４  …  アクティブマトリクス表示部、６１５  …  走査配線、  ６１６  …  映像信号配線、  ６１７  …  基板、  ６１８  …  ラッチ回路、６��０  …  液晶表示装置、６２１，６２２  …  透明絶縁基板、６２３  …  液晶材料、６２４  …  画素電極、６２５  …  対向電極、  ７０１  …  無アルカリガラス基板、  ７０２  …  走査配線、  ７０３  …  映像信号配線、  ７０４  …  走査回路、  ７０５  …  信号供給回路、  ７０６  …  電流供給源、  ７０７  …  ＴＦＴアクティブマトリクス表示部、  ７０８  …  電流供給配線、  ７０９  …  ＤＣ−ＤＣコンバータ回路、  ７１０  …  タイミングコントロール回路、  ７１１  …  インダクタ、  ７１２  …  信号増幅回路、  ７１３  …  半導体メモリ回路、  ７１４  …  システム基板、  ７１５  …  画像データ送信回路、  ７１６  …  インダクタ、  ７１７  …  増幅回路、  ７２１  …  ディスプレイ基板、  ７２２  …光受信回路  、  ７２３  …  フォトダイオード、  ７２４  …  インターフェイス回路
【図１Ａ】
2008034826.tif 000003
【図１Ｂ】
2008034826.tif 000004
【図１Ｃ】
2008034826.tif 000005
【図２】
2008034826.tif 000006
【図３Ａ】
2008034826.tif 000007
【図３Ｂ】
2008034826.tif 000008
【図４】
2008034826.tif 000009
【図５】
2008034826.tif 000010
【図６】
2008034826.tif 000011
【図７】
2008034826.tif 000012
【図８】
2008034826.tif 000013
【図９】
2008034826.tif 000014
【図１０】
2008034826.tif 000015
【図１１】
2008034826.tif 000016
【図１２】
2008034826.tif 000017
【図１３Ａ】
2008034826.tif 000018
【図１３Ｂ】
2008034826.tif 000019
【図１４Ａ】
2008034826.tif 000020
【図１４Ｂ】
2008034826.tif 000021
【図１４Ｃ】
2008034826.tif 000022
【図１５】
2008034826.tif 000023
【図１６】
2008034826.tif 000024
【図１７Ａ】
2008034826.tif 000025
【図１７Ｂ】
2008034826.tif 000026
【図１７Ｃ】
2008034826.tif 000027
【図１８】
2008034826.tif 000028
【図１９】
2008034826.tif 000029
【図２０】
2008034826.tif 000030
【図２１】
2008034826.tif 000031
【図２２】
2008034826.tif 000032
【図２３】
2008034826.tif 000033
【図２４】
2008034826.tif 000034
【図２５】
2008034826.tif 000035
【図２６】
2008034826.tif 000036
【図２７】
2008034826.tif 000037
【図２８】
2008034826.tif 000038
【図２９】
2008034826.tif 000039
【図３０】
2008034826.tif 000040
【図３１】
2008034826.tif 000041
【図３２】
2008034826.tif 000042
【図３３】
2008034826.tif 000043
【図３４】
2008034826.tif 000044
【図３５】
2008034826.tif 000045
【図３６】
2008034826.tif 000046
【図３７】
2008034826.tif 000047
【手続補正書】
【提出日】平成19年7月4日(2007.7.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
【図１Ａ】本発明の第1の実施の形態にかかる薄膜トランジスタの平面図。
【図１Ｂ】本発明の第１の実施の形態にかかる薄膜トランジスタのＸ−Ｘ´断面図。
【図１Ｃ】本発明の第１の実施の形態にかかる薄膜トランジスタのＹ−Ｙ´断面図。
【図２】本発明の第1の実施の形態にかかる半導体薄膜のパターン図。
【図３Ａ】本発明の第1の実施の形態においてベース電極をベース層の両側から取り出した薄膜トランジスタの平面図。
【図３Ｂ】本発明の第1の実施の形態において、実質的なベース領域に直接ベース電極を形成した薄膜トランジスタの平面図。
【図４】本発明の第1の実施の形態の薄膜トランジスタの入出力特性。
【図５】本発明の第1の実施の形態の薄膜トランジスタのＧｕｍｍｅｌプロット。
【図６】本発明の第２の実施の形態にかかる薄膜トランジスタの平面図。
【図７】本発明の第２の実施の形態にかかる薄膜トランジスタのＺ−Ｚ´断面図。
【図８】本発明の第２の実施の形態にかかる薄膜トランジスタのＡ−Ａ´断面図。
【図９】本発明の第２の実施の形態にかかる薄膜トランジスタを２０個並列に接続したベース幅１００ミクロンのトランジスタの一部を示す平面図。
【図１０】本発明の第２の実施の形態の薄膜トランジスタの入出力特性。
【図１１】本発明の第２の実施の形態の薄膜トランジスタのＧｕｍｍｅｌプロット。
【図１２】本発明の第２の実施の形態の薄膜トランジスタの電流増幅率のコレクタ電流依存性。
【図１３Ａ】本発明の第２の実施の形態の薄膜トランジスタの電流増幅率と電界効果移動度の関係。
【図１３Ｂ】本発明の第２の実施の形態の薄膜トランジスタにおける、ベース長に対する固有のキャリア通過時間を示す。
【図１４Ａ】本発明の第１または第２の実施の形態のトランジスタと共に形成可能なＭＯＳ型薄膜トランジスタの断面図。
【図１４Ｂ】図１４ＡのＭＯＳ型薄膜トランジスタの平面図。
【図１４Ｃ】Ｎ−チャネル  ポリーＳｉＭＯＳ型薄膜トランジスタおよびＳＯＩＭＯＳ型薄膜トランジスタのゲート長に対するソース−ドレイン間のブレークダウン電圧（ＶBD）。
【図１５】本発明の第１および第２の実施の形態において用いることのできる結晶アレイパターンの電子顕微鏡像。
【図１６】本発明の実施の形態において用いられる結晶アレイパターンの電子顕微鏡像の拡大図である。
【図１７Ａ】本発明の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクを示す図である。
【図１７Ｂ】本発明の実施の形態において位相シフトマスクの断面およびレーザ光の光度分布および温度分布を示す図である。
【図１７Ｃ】本発明の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクの他の例示す図である。
【図１８】本発明の実施の形態において単結晶アレイを得るために用いられる位相シフトマスクの他の例示す図である。
【図１９】結晶化されたＳｉ膜の表面ＳＥＭ像である。
【図２０】本発明の第３の実施の形態にかかるバイポーラ薄膜トランジスタのＧｕｍｍｅｌプロットである。
【図２１】本発明の第３の実施の形態にかかるバイポーラ薄膜トランジスタの電流増幅率βのベース電圧依存性である。
【図２２】本発明の第３の実施の形態にかかるバイポーラ薄膜トランジスタのベース-エミッタ間およびベース-コレクタ間の接合特性図である。
【図２３】本発明の第３の実施の形態にかかるＳｉ結晶膜の電子顕微鏡像およびその上に配置されたＭＯＳ型薄膜トランジスタの模式図である。
【図２４】本発明の第３の実施の形態にかかるMOS型薄膜トランジスタの断面透過電子顕微鏡像である。
【図２５】本発明の第３の実施の形態にかかるMOS型薄膜トランジスタのID-VG特性図である。
【図２６】本発明の第３の実施の形態にかかるMOS型薄膜トランジスタのしきい電圧Ｖｔｈのドレイン電圧依存性である。
【図２７】本発明の第４の実施の形態にかかる液晶表示装置の全体構成図である。
【図２８】本発明の第４の実施の形態にかかる信号インターフェイス回路構成図である。
【図２９】本発明の第４の実施の形態にかかる信号インターフェイス回路の入力電流、コレクタ電流、出力電圧波形である。
【図３０】本発明の第４の実施の形態にかかる液晶表示装置の斜視図である。
【図３１】本発明の第４の実施の形態にかかる液晶表示装置の断面図である。
【図３２】本発明の第５の実施の形態にかかる液晶表示装置の全体構成図である。
【図３３】本発明の第５の実施の形態にかかる誘導結合性の非接触伝送路の断面模式図である。
【図３４】本発明の第５の実施の形態にかかる信号インターフェイス回路構成図である。
【図３５】本発明の第５の実施の形態にかかる信号インターフェイス回路の信号電流、検出電流、出力電圧波形である。
【図３６】本発明の第６の実施の形態にかかる液晶表示装置の全体構成図である。
【図３７】本発明の第６の実施の形態にかかる信号インターフェイス回路構成図である。