(57)【要約】【課題】少なくとも一方の共振器端面の近傍の部分のｐ側電極を容易にエッチング除去して共振器端部を電流非注入領域とすることができ、しかもドライエッチング時のエッチング面の荒れも生じない半導体レーザの製造方法を提供する。【解決手段】レーザ構造を形成するＧａＮ系半導体層１２上に、最下層がＰｄ膜１６からなり、最上層がＰｔ膜１７からなる金属積層膜をストライプ状に形成し、この金属積層膜をエッチングマスクとしてＧａＮ系半導体層１２をドライエッチングすることによりリッジストライプ１８を形成し、この際、エッチング終了時点でＰｔ膜１７がほぼ除去されるようにする。次に、Ｐｄ膜１６および残存するＰｔ膜１７のうちのｐ側電極として用いる部分以外の部分を、王水を用いてウェットエッチングすることにより除去する。【選択図】図１０
2008034587.tif 000002
【特許請求の範囲】
【請求項１】
レーザ構造を形成する窒化物系ＩＩＩ−Ｖ族化合物半導体層上に、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をストライプ状に形成する工程と、
上記金属積層膜をエッチングマスクとして上記窒化物系ＩＩＩ−Ｖ族化合物半導体層をドライエッチングすることによりリッジストライプを形成し、この際、エッチング終了時点で上記白金膜がほぼ除去されるようにする工程と、
上記パラジウム膜および残存する上記白金膜のうちのｐ側電極として用いる部分以外の部分を、王水を用いてウェットエッチングすることにより除去する工程とを有する
ことを特徴とする半導体レーザの製造方法。
【請求項２】
上記エッチング終了時点で上記白金膜が完全に除去されるようにすることを特徴とする請求項１記載の半導体レーザの製造方法。
【請求項３】
上記パラジウム膜と上記白金膜との間に金膜を有し、上記エッチング終了時点で上記白金膜が完全に除去され、上記金膜がほぼ除去されるようにすることを特徴とする請求項１記載の半導体レーザの製造方法。
【請求項４】
上記パラジウム膜および残存する上記白金膜のうちのｐ側電極として用いる部分の端面と少なくとも一方の共振器端面との間の距離ａは０＜ａ≦４５μｍであることを特徴とする請求項１記載の半導体レーザの製造方法。
【請求項５】
窒化物系ＩＩＩ−Ｖ族化合物半導体層上に、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜を所定の形状に形成する工程と、
上記金属積層膜をエッチングマスクとして上記窒化物系ＩＩＩ−Ｖ族化合物半導体層をドライエッチングし、この際、エッチング終了時点で上記白金膜がほぼ除去されるようにする工程と、
選択された部分の上記パラジウム膜および残存する上記白金膜を、王水を用いてウェットエッチングすることにより除去する工程とを有する
ことを特徴とする半導体素子の製造方法。
【請求項６】
基体上に、最下層がウェットエッチングが容易な第１の金属膜からなり、最上層がドライエッチング耐性を有し、ウェットエッチングが困難な第２の金属膜からなる金属積層膜を所定の形状に形成する工程と、
上記金属積層膜をエッチングマスクとして上記基体をドライエッチングし、この際、エッチング終了時点で上記第２の金属膜がほぼ除去されるようにする工程と、
選択された部分の上記第１の金属膜および残存する上記第２の金属膜を、ウェットエッチングすることにより除去する工程とを有する
ことを特徴とする素子の製造方法。
【請求項７】
上記第１の金属膜と上記第２の金属膜との間にウェットエッチングが困難な第３の金属膜を有し、上記エッチング終了時点で上記第２の金属膜が完全に除去され、上記第３の金属膜がほぼ除去されるようにしたことを特徴とする請求項６記載の素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体レーザの製造方法、半導体素子の製造方法および素子の製造方法に関し、例えば、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザの製造に適用して好適なものである。
【背景技術】
【０００２】
ＧａＮなどの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザをリッジストライプ構造とする場合、レーザ構造を形成する窒化物系ＩＩＩ−Ｖ族化合物半導体層上にｐ側電極を形成し、このｐ側電極をエッチングマスクとして下層の窒化物系ＩＩＩ−Ｖ族化合物半導体層を反応性イオンエッチング（ＲＩＥ）法によりドライエッチングすることによりリッジストライプをｐ側電極に対して自己整合的に形成する方法がある。
一方、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体レーザにおいて、共振器端面の近傍の部分のｐ側電極を除去して共振器端部を電流非注入領域とすることにより、光学損傷（Catastrophic Optical Damage,ＣＯＤ）を防止する技術が知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００２−４３６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、本発明者らの検討によれば、ｐ側電極として下層がパラジウム（Ｐｄ）膜で上層が白金（Ｐｔ）膜であるＰｄ／Ｐｔ膜を用い、このｐ側電極をエッチングマスクとしてドライエッチングすることによりリッジストライプを形成する場合に、共振器端面の近傍の部分のｐ側電極を除去することは困難である。すなわち、このｐ側電極の下層のＰｄ膜の厚さは例えば５０ｎｍ程度、上層のＰｔ膜の厚さは例えば１００ｎｍ程度にするが、ＲＩＥ法によるＰｔ膜のエッチング速度は例えば０．０１μｍ／分程度、窒化物系ＩＩＩ−Ｖ族化合物半導体層のエッチング速度は例えば０．１３μｍ／分程度であるため、リッジストライプを形成するためのエッチング深さが例えば０．５μｍ程度であるとすると、ドライエッチング終了時点においてもＰｔ膜は少なくとも５０ｎｍ程度以上の厚さ残っている。このため、ドライエッチング終了後に、ｐ側電極を王水を用いたウェットエッチングにより部分的にエッチング除去しようとしても、王水によるＰｔ膜のエッチング速度は著しく遅いため、実用的にはこの方法を用いることは困難である。
一方、仮にｐ側電極としてＰｄ／Ｐｔ膜の代わりにＰｄ膜単層を用いるとすると、ドライエッチング終了後にこのｐ側電極を王水を用いたウェットエッチングにより容易に部分的にエッチング除去することが可能であるが、この場合には、ドライエッチング時にスパッタされたパラジウムが窒化物系ＩＩＩ−Ｖ族化合物半導体層のエッチング面にランダムに付着する結果、その後のプロセスの継続が困難になるほどエッチング面が荒れてしまうため、実用的にはこの方法を用いることも困難である。
【０００４】
そこで、この発明が解決しようとする課題は、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をエッチングマスクとして窒化物系ＩＩＩ−Ｖ族化合物半導体層をドライエッチングすることによりリッジストライプを形成した後に、少なくとも一方の共振器端面の近傍の部分のｐ側電極を容易にエッチング除去して共振器端部を電流非注入領域とすることができ、しかもドライエッチング時のエッチング面の荒れも生じない半導体レーザの製造方法を提供することである。
この発明が解決しようとする課題は、より一般的には、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をエッチングマスクとして窒化物系ＩＩＩ−Ｖ族化合物半導体層をドライエッチングした後に、選択された部分の金属積層膜を容易にエッチング除去することができ、しかもドライエッチング時のエッチング面の荒れも生じない半導体素子の製造方法を提供することである。
この発明が解決しようとする課題は、さらに一般的には、最下層がパラジウム膜などのウェットエッチングが容易な第１の金属膜からなり、最上層が白金膜などの、ドライエッチング耐性を有し、ウェットエッチングが困難な第２の金属膜からなる金属積層膜をエッチングマスクとして基体をドライエッチングした後に、選択された部分の金属積層膜を容易にエッチング除去することができ、特に第１の金属膜がパラジウム膜で第２の金属膜が白金膜である場合にはドライエッチング時のエッチング面の荒れも生じない素子の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、第１の発明は、
レーザ構造を形成する窒化物系ＩＩＩ−Ｖ族化合物半導体層上に、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をストライプ状に形成する工程と、
上記金属積層膜をエッチングマスクとして上記窒化物系ＩＩＩ−Ｖ族化合物半導体層をドライエッチングすることによりリッジストライプを形成し、この際、エッチング終了時点で上記白金膜がほぼ除去されるようにする工程と、
上記パラジウム膜および残存する上記白金膜のうちのｐ側電極として用いる部分以外の部分を、王水を用いてウェットエッチングすることにより除去する工程とを有する
ことを特徴とする半導体レーザの製造方法である。
【０００６】
金属積層膜の白金膜の厚さは、ドライエッチングによる窒化物系ＩＩＩ−Ｖ族化合物半導体層および白金膜のエッチング速度に基づいて、エッチング終了時点でこの白金膜がほぼ除去されるように選ばれる。好適には、ドライエッチングによるエッチング終了時点でこの白金膜が完全に除去されるようにする。金属積層膜のパラジウム膜の厚さは、下地の窒化物系ＩＩＩ−Ｖ族化合物半導体層に対して良好なオーミック接触特性が安定して得られるように適宜選ばれる。金属積層膜は、最下層のパラジウム膜と最上層の白金膜との二層の金属膜からなるものだけでなく、最下層のパラジウム膜と最上層の白金膜との間に、一層または二層以上の他の金属膜を有するものであってもよい。具体的には、例えば、パラジウム膜と白金膜との間に金膜を有してもよい。この場合、例えば、ドライエッチングによるエッチング終了時点で金属積層膜のうちの最上層の白金膜が完全に除去され、中間層の金膜がほぼ除去されるようにする。パラジウム膜および残存する白金膜のうちのｐ側電極として用いる部分の端面と少なくとも一方の共振器端面との間の距離ａは必要に応じて選ばれるが、一般的には０＜ａ≦４５μｍ、好適には３μｍ≦ａ≦４５μｍ、より好適には５μｍ≦ａ≦４５μｍ、最も好適には１５μｍ≦ａ≦４５μｍである。
【０００７】
窒化物系ＩＩＩ−Ｖ族化合物半導体層は、最も一般的には、ＡｌX Ｂy Ｇａ1-x-y-z Ｉｎz Ａｓu Ｎ1-u-v Ｐv （ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｕ≦１、０≦ｖ≦１、０≦ｘ＋ｙ＋ｚ＜１、０≦ｕ＋ｖ＜１）からなり、より具体的には、ＡｌX Ｂy Ｇａ1-x-y-z Ｉｎz Ｎ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ＜１）からなり、典型的には、ＡｌX Ｇａ1-x-z Ｉｎz Ｎ（ただし、０≦ｘ≦１、０≦ｚ≦１）からなる。
【０００８】
第２の発明は、
窒化物系ＩＩＩ−Ｖ族化合物半導体層上に、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜を所定の形状に形成する工程と、
上記金属積層膜をエッチングマスクとして上記窒化物系ＩＩＩ−Ｖ族化合物半導体層をドライエッチングし、この際、エッチング終了時点で上記白金膜がほぼ除去されるようにする工程と、
選択された部分の上記パラジウム膜および残存する上記白金膜を、王水を用いてウェットエッチングすることにより除去する工程とを有する
ことを特徴とする半導体素子の製造方法である。
【０００９】
第２の発明において、半導体素子には、半導体レーザや発光ダイオードのような半導体発光素子のほか、半導体受光素子、さらには高電子移動度トランジスタなどの電界効果トランジスタ（ＦＥＴ）やヘテロ接合バイポーラトランジスタ（ＨＢＴ）のような電子走行素子が含まれる。最終的に残されるパラジウム膜あるいはパラジウム膜および白金膜は、これらの半導体素子の電極や配線などとして用いられる。
第２の発明においては、その性質に反しない限り、第１の発明に関連して述べたことが成立する。
【００１０】
第３の発明は、
基体上に、最下層がウェットエッチングが容易な第１の金属膜からなり、最上層がドライエッチング耐性を有し、ウェットエッチングが困難な第２の金属膜からなる金属積層膜を所定の形状に形成する工程と、
上記金属積層膜をエッチングマスクとして上記基体をドライエッチングし、この際、エッチング終了時点で上記金属積層膜のうちの上記第２の金属膜がほぼ除去されるようにする工程と、
選択された部分の上記第１の金属膜および残存する上記第２の金属膜を、ウェットエッチングすることにより除去する工程とを有する
ことを特徴とする素子の製造方法である。
【００１１】
金属積層膜の最下層である、ウェットエッチングが容易な第１の金属膜は、例えば、王水を用いて実用的なエッチング速度で容易にウェットエッチング可能なパラジウム膜などであり、金属積層膜の最上層である、ドライエッチング耐性を有し、ウェットエッチングが困難な第２の金属膜は、例えば、ＲＩＥ法などによりドライエッチングする際にエッチングマスクとして働く程度にエッチング速度が小さく、しかも王水を用いても実用的なエッチング速度でウェットエッチングが困難な白金膜などである。
【００１２】
第２の金属膜の厚さは、ドライエッチングによる基体および第２の金属膜のエッチング速度に基づいて、エッチング終了時点でこの第２の金属膜がほぼ除去されるように選ばれる。好適には、ドライエッチングによるエッチング終了時点で第２の金属膜が完全に除去されるようにする。金属積層膜は、最下層の第１の金属膜と最上層の第２の金属膜との二層の金属膜からなるものだけでなく、最下層の第１の金属膜と最上層の第２の金属膜との間に、一層または二層以上の他の金属膜を有するものであってもよい。具体的には、例えば、第１の金属膜と第２の金属膜との間に、ウェットエッチングが困難な第３の金属膜を有し、ドライエッチングによるエッチング終了時点で金属積層膜のうちの第２の金属膜が完全に除去され、中間の第３の金属膜がほぼ除去されるようにしてもよい。
【００１３】
基体は、基板上に素子構造を形成する層が形成されたものや、基板そのものであってよい。この素子は、半導体素子（半導体発光素子、半導体受光素子、電子走行素子など）のほか、圧電素子、焦電素子、光学素子（非線形光学結晶を用いる第２次高調波発生素子など）、誘電体素子（強誘電体素子を含む）、超伝導素子などの各種のものであってよい。また、基板の材料あるいは素子構造を形成する材料は、窒化物系ＩＩＩ−Ｖ族化合物半導体のほか、ウルツ鉱型（wurtzit)構造、より一般的には六方晶系の結晶構造を有する他の半導体、例えばＺｎＯ、α−ＺｎＳ、α−ＣｄＳ、α−ＣｄＳｅなどであってもよく、他の結晶構造を有する各種の半導体であってもよく、さらには、圧電素子、焦電素子、光学素子、誘電体素子、超伝導素子などでは例えば酸化物などの各種の材料を用いることができる。
第３の発明においては、その性質に反しない限り、第１および第２の発明に関連して述べたことが成立する。
【００１４】
上述のように構成された第１および第２の発明においては、王水を用いたウェットエッチングでは容易にエッチング除去することができない白金膜は、リッジストライプを形成するためのドライエッチングによりほぼ除去されるため、その後に王水を用いてウェットエッチングすることによりパラジウム膜および残存する白金膜を容易にエッチング除去することができる。また、ドライエッチングを行っている間、金属積層膜の部分では常に最表面は白金膜であり、パラジウム膜の表面は露出せず、白金膜が完全に除去されてパラジウム膜の表面が露出する場合でもエッチング終了時点で初めて露出するに過ぎないため、ドライエッチング時の窒化物系ＩＩＩ−Ｖ族化合物半導体層のエッチング面の荒れの問題もない。
また、第３の発明においては、ウェットエッチングでは容易にエッチング除去することができない第２の金属膜は、基体をドライエッチングする際にほぼ除去されるため、その後にウェットエッチングすることにより第１の金属膜および残存する第２の金属膜を容易にエッチング除去することができる。
【発明の効果】
【００１５】
第１の発明によれば、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をエッチングマスクとして窒化物系ＩＩＩ−Ｖ族化合物半導体層をドライエッチングすることによりリッジストライプを形成した後に、少なくとも一方の共振器端面の近傍の部分のｐ側電極を容易にエッチング除去して共振器端部を電流非注入領域とすることができ、しかもドライエッチング時のエッチング面の荒れも生じない。
第２の発明によれば、最下層がパラジウム膜からなり、最上層が白金膜からなる金属積層膜をエッチングマスクとして窒化物系ＩＩＩ−Ｖ族化合物半導体層をドライエッチングした後に、選択された部分の金属積層膜を容易にエッチング除去することができ、しかもドライエッチング時のエッチング面の荒れも生じない。
第３の発明によれば、最下層がパラジウム膜などのウェットエッチングが容易な第１の金属膜からなり、最上層が白金膜などのドライエッチング耐性を有し、ウェットエッチングが困難な第２の金属膜からなる金属積層膜をエッチングマスクとして窒化物系ＩＩＩ−Ｖ族化合物半導体層などの基体をドライエッチングした後に、選択された部分の金属積層膜を容易にエッチング除去することができ、特に第１の金属膜がパラジウム膜で第２の金属膜が白金膜である場合にはドライエッチング時のエッチング面の荒れも生じない。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
図１〜図１８はこの発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を示す。このＧａＮ系半導体レーザはリッジストライプ構造を有し、共振器端面の近傍の部分のｐ側電極を除去して共振器の両端部を電流非注入領域としたものである。
この第１の実施形態においては、まず、図１Ａに示すように、ｎ型ＧａＮ基板１１上にレーザ構造を形成するＧａＮ系半導体層１２を成長させ、このＧａＮ系半導体層１２上に絶縁膜１３を形成した後、この絶縁膜１３上にレジスト１４をコーティングする。絶縁膜１３としては例えばＳｉＯ2 膜を用いることができるが、これに限定されるものではない。次に、所定の形状のマスクパターンが形成されたフォトマスク１５を用いてレジスト１４を露光する。
【００１７】
レーザ構造を形成するＧａＮ系半導体層１２の具体例として、ＳＣＨ（Separate Confinement Heterostructure）構造を有するＧａＮ系半導体レーザの例を挙げると、下層から順に、ｎ型ＡｌＧａＮクラッド層、ｎ型ＧａＮ光導波層、アンドープのＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層、アンドープＩｎＧａＮ劣化防止層、ｐ型ＡｌＧａＮキャップ層、ｐ型ＧａＮ光導波層、ｐ型ＡｌＧａＮクラッド層およびｐ型ＧａＮコンタクト層である。
【００１８】
次に、図１Ｂに示すように、以上のようにして選択的に露光されたレジスト１４を現像することにより開口１４ａを形成する。この開口１４ａの平面形状は、後に形成されるリッジストライプの形状に対応したストライプ形状を有する。この開口１４ａは実際には所定のピッチで互いに平行に多数形成されるが、ここでは一つだけ示してある。
次に、図１Ｃに示すように、レジスト１４をエッチングマスクとして絶縁膜１３をエッチングすることにより開口１３ａを形成する。例えば、絶縁膜１３としてＳｉＯ2 膜を用いる場合には、フッ酸系のエッチャントを用いてウェットエッチングするが、これに限定されるものではない。
【００１９】
次に、図２Ａに示すように、レジスト１４を残したままの状態で、ｎ型ＧａＮ基板１１の面に対して垂直な方向から例えば真空蒸着法によりＰｄ膜１６およびＰｔ膜１７を順次形成する。ここで、Ｐｔ膜１７の厚さは、後にリッジストライプを形成するために行うＲＩＥ法によるドライエッチングの終了時点でこのＰｔ膜１７がほぼエッチング除去されて極薄く、例えば５ｎｍ以下あるいは３ｎｍ以下の厚さだけ残る厚さとする。具体的には、例えば、Ｐｄ膜１６の厚さは１５０ｎｍ、Ｐｔ膜１７の厚さは３０ｎｍとするが、これに限定されるものではない。
【００２０】
次に、レジスト１４をその上に形成されたＰｄ膜１６およびＰｔ膜１７とともに除去する（リフトオフ）。こうして、図２Ｂに示すように、一方向に延在するストライプ形状のＰｄ膜１６およびＰｔ膜１７が形成される。このストライプ形状のＰｄ膜１６およびＰｔ膜１７の幅は例えば１０〜１２μｍであるが、これに限定されるものではない。
次に、図２Ｃに示すように、絶縁膜１３をエッチング除去する。例えば、絶縁膜１３としてＳｉＯ2 膜を用いる場合には、フッ酸系のエッチャントを用いてウェットエッチングするが、これに限定されるものではない。図３にこの状態の斜視図を示す。また、図４にこの状態の平面図を、ｎ型ＧａＮ基板１１のより広い領域にわたって示す。図４には１チップ領域の形状および大きさの一例を示すが、これに限定されるものではない。
【００２１】
次に、図５に示すように、ストライプ形状のＰｄ膜１６およびＰｔ膜１７をエッチングマスクとしてＧａＮ系半導体層１２を例えば塩素系のエッチングガスを用いたＲＩＥ法により所定の深さまでドライエッチングしてリッジストライプ１８を形成する。このとき、既に述べたように、Ｐｔ膜１７の厚さはこのドライエッチングの終了時点でこのＰｔ膜１７がほぼエッチング除去されて極薄く、例えば５ｎｍ以下あるいは３ｎｍ以下の厚さだけ残る厚さとしているため、ドライエッチングを行っている間は常にＰｔ膜１７によりＰｄ膜１６が覆われている状態となっている。このため、ドライエッチング時にＰｄ膜１６の表面がスパッタされてＰｄが付着することによるエッチング面の荒れが生じるおそれがなく、後のプロセスの実施に支障を生じたり、レーザの信頼性に悪影響を及ぼすおそれがない。このＲＩＥ法によるエッチング速度は、例えば、Ｐｔ膜１６については０．０１μｍ／分、ＧａＮ系半導体層１２については０．１３μｍ／分である。リッジストライプ１８の高さは例えば０．４〜０．５μｍであるが、これに限定されるものではない。図６にこの状態の斜視図を示す。リッジストライプ１８は、例えば、ＧａＮ系半導体層１２が上記の具体例のような構成を有する場合、そのｐ型ＡｌＧａＮクラッド層の途中の深さまで形成される。最終的に残されたストライプ形状のＰｄ膜１６およびＰｔ膜１７がｐ側電極を構成する。
【００２２】
次に、図７Ａに示すように、Ｐｄ膜１６およびＰｔ膜１７の部分を含むＧａＮ系半導体層１２の全面にレジスト１９をコーティングした後、所定の形状のマスクパターンが形成されたフォトマスク２０を用いてレジスト１９を露光する。
次に、図７Ｂに示すように、こうして選択的に露光されたレジスト１９を現像することにより開口１９ａを形成する。図８にこの状態の平面図を、ｎ型ＧａＮ基板１１のより広い領域にわたって示す。図７Ｂは図８のＢ−Ｂ線に沿っての断面図に相当する。この開口１９ａの平面形状は、共振器端面形成位置を中心に共振器長方向に片側ａずつ、合計の幅２ａを有し、リッジストライプ１８の中心線を中心に片側ｂずつ、合計の幅２ｂを有する長方形の形状を有する。
【００２３】
次に、図７Ｃに示すように、このレジスト１９をエッチングマスクとして王水を用いてウェットエッチングすることにより、極薄く残されたＰｔ膜１７およびＰｄ膜１６をエッチング除去する。ここで、王水によるＰｔ膜１７のエッチング速度はＰｄ膜１６に比べて極めて小さいが、このＰｔ膜１７は極薄いため、短時間でこのＰｔ膜１７をエッチング除去することができ、その後はＰｄ膜１６を十分なエッチング速度でエッチング除去することができる。王水によるＰｄ膜１６のエッチング速度は例えば約５０ｎｍ／分である。こうして、レジスト１９の開口１９ａの内部のＰｄ膜１６およびＰｔ膜１７を完全にエッチング除去することができる。
【００２４】
次に、図９ＡおよびＢに示すように、レジスト１９を除去する。図１０にこの状態の斜視図を示す。また、図１１にこの状態の平面図を、ｎ型ＧａＮ基板１１のより広い領域にわたって示す。ここで、図９Ａは図１１のＡ−Ａ線に沿っての断面図、図９Ｂは図１１のＢ−Ｂ線に沿っての断面図である。
次に、図１２Ａに示すように、Ｐｄ膜１６およびＰｔ膜１７の部分を含むＧａＮ系半導体層１２の全面に絶縁膜２０を真空蒸着法などにより形成する。絶縁膜１３としては例えばＳｉＯ2 膜を用いることができるが、これに限定されるものではない。この絶縁膜１３の厚さは例えば２００ｎｍであるが、これに限定されるものではない。
次に、図１２Ｂに示すように、絶縁膜２０上にレジスト２１をコーティングした後、所定の形状のマスクパターンが形成されたフォトマスク２２を用いてレジスト２１を露光する。レジスト２１の厚さは例えば０．８μｍであるが、これに限定されるものではない。
次に、図１２Ｃに示すように、こうして選択的に露光されたレジスト２１を現像することにより、リッジストライプ１８の上方に開口２１ａを形成する。
【００２５】
次に、図１３Ａに示すように、例えばＲＩＥ法によりレジスト２１および絶縁膜２０をエッチバックすることにより、リッジストライプ１８の上方の絶縁膜２０をエッチング除去してＰｔ膜１７を露出させる。
次に、図１３Ｂに示すように、レジスト２１を除去する。
次に、図１３Ｃに示すように、絶縁膜２０およびＰｔ膜１７上にレジスト２３をコーティングした後、このレジスト２３の表面をクロロベンゼンで処理することにより硬化させて硬化層２４を形成する。これらのレジスト２３およびクロロベンゼンによる硬化層２４の合計の厚さは例えば３．０μｍであるが、これに限定されるものではない。次に、アイソレーション電極に対応した形状のマスクパターンが形成されたフォトマスク２５を用いてレジスト２３および硬化層２４を露光する。
【００２６】
次に、図１４Ａに示すように、こうして露光されたレジスト２３および硬化層２４を現像することにより所定の形状の開口２６を形成する。このとき、硬化層２４は開口２６の内部に突き出た庇状の形状となる。
次に、図１４Ｂに示すように、レジスト２３および硬化層２４を残したままの状態で、ｎ型ＧａＮ基板１１の面に対して垂直な方向から例えば真空蒸着法により例えばＴｉ膜、Ｐｔ膜およびＮｉ膜を順次形成してＴｉ／Ｐｔ／Ｎｉ膜２７を形成する。このＴｉ／Ｐｔ／Ｎｉ膜２７は、例えば、最下層のＴｉ膜の厚さは１０ｎｍ、Ｐｔ膜の厚さは１００ｎｍ、最上層のＮｉ膜の厚さは１００ｎｍとするが、これに限定されるものではない。
次に、レジスト２３および硬化層２４をその上に形成されたＴｉ／Ｐｔ／Ｎｉ膜２７とともに除去する（リフトオフ）。このとき、硬化層２４は開口２６の内部に突き出た庇状であるため、このリフトオフを容易に行うことができる。こうして、図１４Ｃに示すように、Ｔｉ／Ｐｔ／Ｎｉ膜２７からなるアイソレーション電極２８が形成される。
【００２７】
次に、図１５Ａに示すように、アイソレーション電極２８を覆うように全面にレジスト２９をコーティングした後、このレジスト２９の表面をクロロベンゼンで処理することにより硬化させて硬化層３０を形成する。これらのレジスト２９およびクロロベンゼンによる硬化層３０の合計の厚さは例えば３．０μｍであるが、これに限定されるものではない。次に、パッド電極に対応した形状のマスクパターンが形成されたフォトマスク３１を用いてレジスト２９および硬化層３０を露光する。
次に、図１５Ｂに示すように、こうして露光されたレジスト２９および硬化層３０を現像することにより所定の形状の開口３２を形成する。このとき、硬化層３０は開口３２の内部に突き出た庇状の形状となる。
次に、図１５Ｃに示すように、レジスト２９および硬化層３０を残したままの状態で、ｎ型ＧａＮ基板１１の面に対して垂直な方向から例えば真空蒸着法により例えばＴｉ膜、Ｐｔ膜およびＡｕ膜を順次形成してＴｉ／Ｐｔ／Ａｕ膜３３を形成する。このＴｉ／Ｐｔ／Ａｕ膜３３は、例えば、最下層のＴｉ膜の厚さは１０ｎｍ、Ｐｔ膜の厚さは１００ｎｍ、最上層のＡｕ膜の厚さは３００ｎｍとするが、これに限定されるものではない。
【００２８】
次に、レジスト２９および硬化層３０をその上に形成されたＴｉ／Ｐｔ／Ａｕ膜３３とともに除去する（リフトオフ）。このとき、硬化層３０は開口３２の内部に突き出た庇状であるため、このリフトオフを容易に行うことができる。こうして、図１６に示すように、Ｔｉ／Ｐｔ／Ａｕ膜３３からなるパッド電極３４が形成される。
次に、各チップ領域におけるｎ型ＧａＮ基板１１の裏面に例えばリフトオフ法によりｎ側電極３５を形成する。
次に、上述のようにしてレーザ構造が形成されたｎ型ＧａＮ基板１１を劈開したりすることなどによりレーザバーを形成して両共振器端面を形成する。次に、これらの共振器端面に端面コーティングを施した後、このレーザバーを劈開したりすることなどによりチップ化する。
以上により、目的とするＧａＮ系半導体レーザが製造される。
こうしてチップ化されたＧａＮ系半導体レーザを図１７および図１８に示す。ここで、図１７は斜視図、図１８Ａは図１７のＡ−Ａ線に沿っての断面図、図１８Ｂは図１７のＢ−Ｂ線に沿っての断面図、図１８Ｃは図１７のＣ−Ｃ線に沿っての断面図を示す。このＧａＮ系半導体レーザでは、両共振器端面から共振器長方向の幅ａの部分にＰｄ膜１６およびＰｔ膜１７からなるｐ側電極が形成されておらず、この部分が電流非注入領域となっている。
【００２９】
図１９〜図２１は、このＧａＮ系半導体レーザにおいて共振器端面からの電流非注入領域の幅ａをそれぞれ１５μｍ、３０μｍ、４５μｍに変えて最大出力測定実験を行った結果を示す。比較のために、図２２に電流非注入領域を設けていないＧａＮ系半導体レーザの最大出力測定実験の結果も示す。ただし、いずれのＧａＮ系半導体レーザも、リッジストライプ１８の幅（ストライプ幅）は１２μｍ、共振器長は１．４ｍｍである。また、測定は２５℃で行った。図２２に示すように、電流非注入領域を設けていないＧａＮ系半導体レーザでは、注入電流が２０００ｍＡ以上になると光出力が急激に減少してしまうのに対し、図１９〜図２１に示すように、電流非注入領域の幅ａが１５μｍ、３０μｍ、４５μｍのいずれでも、少なくとも２５００ｍＡまでは光出力が急激に減少するのが防止されている。
【００３０】
図２３は、このＧａＮ系半導体レーザにおいて共振器端面からの電流非注入領域の幅ａを３０μｍとしたときのエージング試験の結果を示す。比較のために、図２４に、電流非注入領域を設けていないＧａＮ系半導体レーザのエージング試験の結果を示す。ただし、いずれのＧａＮ系半導体レーザも、リッジストライプ１８の幅（ストライプ幅）は１２μｍ、共振器長は１．４ｍｍである。また、測定は２５℃で行った。図２４に示すように、電流非注入領域を設けていないＧａＮ系半導体レーザでは、７０時間程度のエージングでもＣＯＤにより端面劣化が生じてしまい光出力が急激に減少してしまうのに対し、図２３に示すように、電流非注入領域の幅ａが３０μｍのＧａＮ系半導体レーザでは、エージング時間が３００時間程度でも光出力の減少は極めて少なく、良好なエージング特性を有する。
【００３１】
以上のように、この第１の実施形態によれば、ストライプ形状のＰｄ膜１６およびＰｔ膜１７からなるｐ側電極に対してリッジストライプ１８が形成された構造を有し、両共振器端面の近傍の部分のｐ側電極を除去して共振器の両端部を電流非注入領域としたＧａＮ系半導体レーザを容易に製造することができる。このＧａＮ系半導体レーザは、共振器の両端部が電流非注入領域となっていることにより共振器端面のＣＯＤを有効に防止することができ、長寿命化および信頼性の向上を図ることができる。
【００３２】
次に、この発明の第２の実施形態によるＧａＮ系半導体レーザの製造方法について説明する。
この第２の実施形態においては、第１の実施形態と同様に工程を進めて、図２Ｃ、図３および図４に示すように、ｎ型ＧａＮ基板１１上にストライプ形状のＰｄ膜１６およびＰｔ膜１７を形成する。
次に、このストライプ形状のＰｄ膜１６およびＰｔ膜１７をエッチングマスクとしてＧａＮ系半導体層１２を例えば塩素系のエッチングガスを用いたＲＩＥ法により所定の深さまでドライエッチングしてリッジストライプ１８を形成する。このとき、第１の実施形態と異なり、このドライエッチングの終了時点でＰｔ膜１７が完全にエッチング除去されてＰｄ膜１６の表面が露出するようにする。この状態を図２５に示す。図２６にこの状態の斜視図を示す。
この後、第１の実施形態と同様に工程を進めて、図２７に示すように、目的とするＧａＮ系半導体レーザを製造する。ここで、図２７Ａ、ＢおよびＣはそれぞれ図１８Ａ、ＢおよびＣに対応する。
この第２の実施形態によれば、第１の実施形態と同様な利点を得ることができる。
【００３３】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
具体的には、例えば、上述の第１および第２の実施形態においては、この発明をＳＣＨ構造のＧａＮ系半導体レーザの製造に適用した場合について説明したが、この発明は、例えば、ＤＨ（Double Heterostructure）構造のＧａＮ系半導体レーザの製造に適用することも可能である。
【図面の簡単な説明】
【００３４】
【図１】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図２】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図３】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための斜視図である。
【図４】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための平面図である。
【図５】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図６】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための斜視図である。
【図７】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図８】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための平面図である。
【図９】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１０】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための斜視図である。
【図１１】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための平面図である。
【図１２】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１３】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１４】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１５】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１６】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１７】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための斜視図である。
【図１８】この発明の第１の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図１９】この発明の第１の実施形態により製造されるＧａＮ系半導体レーザの電流非注入領域の幅が１５μｍのときの最大出力特性の測定結果を示す略線図である。
【図２０】この発明の第１の実施形態により製造されるＧａＮ系半導体レーザの電流非注入領域の幅が３０μｍのときの最大出力特性の測定結果を示す略線図である。
【図２１】この発明の第１の実施形態により製造されるＧａＮ系半導体レーザの電流非注入領域の幅が４５μｍのときの最大出力特性の測定結果を示す略線図である。
【図２２】この発明の第１の実施形態により製造されるＧａＮ系半導体レーザとの比較例のＧａＮ系半導体レーザの最大出力特性の測定結果を示す略線図である。
【図２３】この発明の第１の実施形態により製造されるＧａＮ系半導体レーザのエージング特性の測定結果を示す略線図である。
【図２４】この発明の第１の実施形態により製造されるＧａＮ系半導体レーザとの比較例のＧａＮ系半導体レーザのエージング特性の測定結果を示す略線図である。
【図２５】この発明の第２の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【図２６】この発明の第２の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための斜視図である。
【図２７】この発明の第２の実施形態によるＧａＮ系半導体レーザの製造方法を説明するための断面図である。
【符号の説明】
【００３５】
１１…ｎ型ＧａＮ基板、１２…ＧａＮ系半導体層、１３、２０…絶縁膜、１４、１９、２１、２３、２９…レジスト、１５、２０、２２、２５、３１…フォトマスク、１６…Ｐｄ膜、１７…Ｐｔ膜、１８…リッジストライプ、２４、３０…硬化層、２８…アイソレーション電極、３４…パッド電極、３５…ｎ側電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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