(57)【要約】【課題】バスアービタを必要とせず、かつ、効率的な多重バスシステムを容易に設計できる多重バスインタフェースモジュール、および、当該多重バスインタフェースモジュールを備えた多重バスシステムを提供する。【解決手段】本発明の多重バスインタフェースモジュールＲＢ＿ＨＢ２は、互いに直列に接続される、複数の中間内部インタフェースモジュールＦＭｎ３を備え、個々のＦＭｎ３が、上流のＲＢ＿ＨＢ２からの入力リンクまたは機能ブロックＦＢ１からの入力リンクを、ＦＢ１の反対側への出力リンクまたは下流のＲＢ＿ＨＢ２への出力リンクに接続し、かつ、ＦＢ１の反対側からの入力リンクまたは上流のＲＢ＿ＨＢ２からの入力リンクを、ＦＢ１側の出力リンクに接続することができる。よって、個々のＦＭｎ３がデータ伝送経路を決定することになり、バスアービタを必要としない多重バスシステムを実現できる。【選択図】図１
2008181424.tif 000002
【特許請求の範囲】
【請求項１】
個別に機能ブロックに接続され、かつ、上流および下流の多重バスインタフェースモジュールとそれぞれ接続されており、上記機能ブロック間のデータ通信を中継する多重バスインタフェースモジュールであって、
互いに直列に接続されている複数の中間内部インタフェースモジュールをさらに備えており、
上記複数の中間内部インタフェースモジュールのうち、いずれか一端にあるものは、上記機能ブロックに接続されており、
上記各中間内部インタフェースモジュールは、
上記機能ブロック側からの入力リンクを、下流の多重バスインタフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、
上流の多重バスインタフェースモジュールからの入力リンクを、上記機能ブロック側への出力リンク、または下流の多重バスインタフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、
上記機能ブロックの反対側からの入力リンクを、上記機能ブロック側への出力リンクに接続することを特徴とする多重バスインタフェースモジュール。
【請求項２】
上記中間内部インタフェースモジュールは、
上流の多重バスインタフェースモジュールからの入力リンクから入力された上記データが、本多重バスインタフェースモジュールに接続されている上記機能ブロック宛てのデータであるとき、
上流の多重バスインタフェースモジュールからの入力リンクを、上記機能ブロック側の出力リンクに接続することを特徴とする、請求項１に記載の多重バスインタフェースモジュール。
【請求項３】
上記中間内部インタフェースモジュールは、
上記機能ブロック側からの入力リンクから入力されたデータ、および、上流の多重バスインタフェースモジュールからの入力リンクから入力されたデータのうち、いずれの優先度が高いのかを判定し、
判定した結果、優先度の高いデータを入力した入力リンクを、下流の多重バスインタフェースモジュールへの出力リンクに接続することを特徴とする、請求項１に記載の多重バスインタフェースモジュール。
【請求項４】
上記複数の中間内部インタフェースモジュールのうち、もう一方の一端にある中間内部インタフェースモジュールは、終端内部インタフェースモジュールとして機能し、
上記終端内部インタフェースモジュールは、
上記機能ブロック側からの入力リンクを、下流の多重バスインタフェースモジュールへの出力リンクに接続し、かつ、
上流の多重バスインタフェースモジュールからの入力リンクを、下流の多重バスインタフェースモジュールへの出力リンク、または、上記機能ブロック側の出力リンクに接続することを特徴とする、請求項１に記載の多重バスインタフェースモジュール。
【請求項５】
請求項１〜４のいずれか１項に記載の多重バスインタフェースモジュールを備えており、上記機能ブロック間のデータ通信を所定の数の多重バスを介して行う多重バスシステムであって、
上記各多重バスインタフェースモジュールが、いずれも、上記多重バスの数以上の数の上記中間内部インタフェースモジュールを備えていることを特徴とする多重バスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重バス上のデータ伝送を中継する多重バスインタフェースモジュール、および、当該多重バスインタフェースモジュールを備えた多重バスシステムに関するものである。
【背景技術】
【０００２】
従来、プロセッサ装置や記憶装置等の複数の機能ブロックを相互に接続する手段として、バスが選択されている。バスを用いたシステム構成はバスシステムと呼ばれている。
【０００３】
このバスシステムにおいては、バスに複数の機能ブロックが接続されている場合、１つの機能ブロックがバスを使用して、他の機能ブロックに、データを伝送することによって、１つのバスを排他的に使用することになる。したがって、機能ブロック間の複数のデータ通信を、１つのバスにおいて同時に使用することができないため、機能ブロックからのバスの使用要求に対して、バスの使用権を調停管理するバスアービタが必要となる。
【０００４】
つまり、上記バスアービタは、各機能ブロックがバスの使用を要求してきた場合に、バスを使用する順序を調停管理する役割を担う。
【０００５】
ここで、バスシステムにおいてバスの数が１つであった場合、多数の機能ブロックが同時にバスを使用しようとすると、最も優先順位の高い機能ブロック以外は、バスを使用できない状態に陥ることになるため、機能ブロック間のデータ通信の効率が悪くなるという問題がある。
【０００６】
上記のような、問題を解決するため、特許文献１および２において、複数のバスを使用した多重バスシステムが報告されている。
【０００７】
以下に、図２４を参照して、基本的な多重バスシステムの構成および制御を説明する。
【０００８】
モジュール１０３は、機能ブロック１０４と、バスインタフェースモジュール１０５と、バスインタフェースモジュール１０６とによって構成される。バス１０１またはバス１０２を使用したい場合は、機能ブロック１０４が、バスリクエスト信号をバスインタフェースモジュール１０５またはバスインタフェースモジュール１０６を介して、バス１０１またはバス１０２に送る。さらに、バス１０１またはバス１０２に送られたバスリクエスト信号は、バスリクエストライン１０８、１０９を介して、バスアービタ１０７に送られる。
【０００９】
ここで、バスアービタ１０７は、バス１０１およびバス１０２の使用状態を監視しており、機能ブロック１０４からのバスリクエスト信号を検知した際、その時のバスの使用状態に応じて、空き状態となっているバスへ、バスアクナレッヂライン１１０または１１１を介して、バス確認応答信号を送出する。また、バス１０１，１０２が共に使用状態であった場合は、どちらか一方のバスが空き状態になるのを監視し、バスが空き状態になった際に、バス確認応答信号を、バスアクナレッヂライン１１０または１１１を介して送出する。
【００１０】
次に、バスインタフェースモジュール１０５または１０６を介して、バス確認応答信号を機能ブロック１０４が検知する。機能ブロック１０４は、上記バス確認応答信号を検知したことによって、バスの使用許可をバスアービタ１０７より受けたと判断し、その後、機能ブロック１０４は、バス確認応答信号が供給されたバスを使用して、他のモジュール１０３とデータの送受信を行う。
【００１１】
上記の構成は、バスの数を２重とした場合の多重バスシステムであるが、バスの数を増やすことも可能である。このときは、新たに追加されたバスに対応する、バスインタフェースモジュールをモジュール１０３に追加する必要がある。
【００１２】
また近年では、データを単方向に伝送するリングバスを用いたバスシステムが利用されている。リングバスを使用したバスシステムの一例が、特許文献３において報告されている。
【００１３】
以下に、図２５（ａ）および（ｂ）を参照して、リングバスを使用したバスシステムの基本的な構造および動作を説明する。
【００１４】
図２５（ａ）は、リングバスを使用したバスシステムのブロック図であり、図２５（ｂ）は、バスインタフェースモジュール（特許文献３では、ノードとして記載）１２１および機能ブロック１２２の詳細なブロック図である。
【００１５】
図２５（ａ）に示すように、リングバスを使用したバスシステムは、データを単方向に伝送するリングバス１２４と、複数のバスインタフェースモジュール１２１と、機能ブロック１２２と、バスアービタ１２３とを備える。バスインタフェースモジュール１２１は互いに隣り合うバスインタフェースモジュール１２１と、リングバス１２４によって連結されている。また、各バスインタフェースモジュール１２１には対応する機能ブロック１２２が接続されている。さらに、各バスインタフェースモジュール１２１および各機能ブロック１２２とバスアービタ１２３とは、リングバス１２４とは異なる経路によって接続されている。また、図２５（ｂ）に示すように、バスインタフェースモジュール１２１はマルチプレクサ１２５を備えている。なお、図２５（ａ）に示す、バスインタフェースモジュール１２１と機能ブロック１２２とバスアービタ１２３とは、リングバス１２４とは異なる経路で接続されているが、同図においては、上記接続線を図示していない。
【００１６】
次に、リングバスを用いたバスシステムの動作を説明する。まずは、機能ブロック１２２がデータを出力する動作について述べる。
【００１７】
機能ブロック１２２がリングバス１２４を使用したい場合、バスアービタ１２３に対して、バスリクエスト信号を送る。バスアービタ１２３がバスリクエスト信号を検知すると、所定アルゴリズムに従って、バスアービタ１２３がバス確認応答信号を、マルチプレクサ１２５と機能ブロック１２２とに送る。
【００１８】
ここで、機能ブロック１２２は、バス確認応答信号を検知したことによって、リングバス１２４の使用が許可されたとして、マルチプレクサ１２５にデータを送出する。また、マルチプレクサ１２５においては、機能ブロック１２２が検知した信号と同じバス確認応答信号を、すでに検知しており、対応する機能ブロック１２２からのデータを、マルチプレクサ１２５の出力端からリングバス１２４に送出する。
【００１９】
一方、リングバス１２４が他の機能ブロック１２２によって使用中であった場合、バスアービタ１２３はマルチプレクサ１２５および機能ブロック１２２に、リングバス１２４が空き状態となるまで、バス確認応答信号を送出しない。
【００２０】
ここで、マルチプレクサ１２５は、バス確認応答信号を検知しない間は、リングバス１２４に連結された入力端に、他の機能ブロック１２２からのデータが入力されれば、入力されたデータを出力端に通過させる。
【００２１】
次に、上流側のリングバス１２４より入力されたデータを受け取る制御について説明する。
【００２２】
各バスインタフェースモジュール１２１は、上流側のリングバス１２４より入力されたデータを、対応する機能ブロック１２２に送る。データを送られた機能ブロック１２２は、自己宛のデータかどうかを確認し、自己宛のデータであった場合は、該データを自己に取り込む。
【００２３】
上記は、リングバスを用いたバスシステムの説明として、１重の階層となるリングバスを用いたバスシステムを示したが、リングバスを多重にしたバスシステムを構成することもできる。この多重化された複数階層のリングバスを用いたバスシステムの場合は、対応する１つの機能ブロックに対して、多重化されたリングバスの階層数分のバスインタフェースモジュールを備えることにより、バスの多重化を実現できる。
【００２４】
また、特許文献４においては、リングバスシステムにおける、リングバスの使用効率を高める方法が報告されている。ここでは、リングバスと機能ブロックとを接続するバスインタフェースモジュールに、モジュールインタフェース回路を備えることにより、１つのバスインタフェースモジュールに複数の機能ブロックを接続している。
【００２５】
以上のように、従来のリングバスシステムを含めたバスシステムにおいては、バスアービタが各バスの使用状況を監視し、各機能ブロックからのバス使用要求を調停管理することによって、各機能ブロック間のデータ通信を可能としている。
【特許文献１】特開昭６１−１１７６４９号公報（１９８６年６月５日公開）
【特許文献２】特開平５−３１４０６３号公報（１９９３年１１月２６日公開）
【特許文献３】特開２００３−２１８８９１号公報（２００３年７月３１日公開）
【特許文献４】特開昭６３−１２４１６０号公報（１９８８年５月２７日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、バスの多重化を進めた場合や、機能ブロックの個数や位置を変更した場合、従来のバスシステムにおいては、バスアービタを備えていることにより、バスアービタの設計変更が必要となる。
【００２７】
さらに、従来のバスシステムにおいては、１つのバスを１つのデータ通信が排他的に専有することで、バスの利用効率が悪いという問題がある。
【００２８】
図を参照して具体的に述べると、図２６に示すように、Ｍｏｄｕｌｅ１０３ａとＭｏｄｕｌｅ１０３ｆとのデータの送受信によってバス１０１を使用し、Ｍｏｄｕｌｅ１０３ｂとＭｏｄｕｌｅ１０３ｃとのデータの送受信によってバス１０２を使用している場合では、Ｍｏｄｕｌｅ１０３ｄとＭｏｄｕｌｅ１０３ｅとの間において、該Ｍｏｄｕｌｕｅ間を結ぶ使用可能なバスがないため、データの送受信を行うことができない。
【００２９】
さらに、従来の多重化された複数階層のリングバスを用いた多重バスシステムにおいても、バス上のデータ転送を制御するバスアービタが必要となる。リングバスを用いた多重バスシステムにバスアービタを備えることにより、バスシステムが大規模な多重バスシステムとなり、設計が複雑となるという問題がある。
【００３０】
本発明は、上記課題を解決するためになされたものであり、その目的は、バスアービタを必要とせず、かつ、効率的な多重バスシステムを容易に設計できる多重バスインタフェースモジュール、および、当該多重バスインタフェースモジュールを備えた多重バスシステムシステムを提供することにある。
【課題を解決するための手段】
【００３１】
本発明に係る多重バスインタフェースモジュールは、上記の課題を解決するために、
上記各中間内部インタフェースモジュールは、
上記機能ブロック側からの入力リンクを、下流の多重バスインタフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、
上流の多重バスインタフェースモジュールからの入力リンクを、上記機能ブロック側への出力リンク、または下流の多重バスインタフェースモジュールへの出力リンク、または上記機能ブロックの反対側への出力リンクに接続し、かつ、
上記機能ブロックの反対側からの入力リンクを、上記機能ブロック側への出力リンクに接続することを特徴とする。
【００３２】
上記の構成において、本構成の多重バスインタフェースモジュール（以下、本モジュールと略す）が備える各中間内部インタフェースモジュール（以下、内部モジュールと略す）は、自身が有する入力リンクおよび出力リンクを互いに適宜接続することによって、機能ブロックまたは上流の本モジュールから入力されるデータの通信を中継する。
【００３３】
さらに、本モジュール内の各内部モジュールは、互いに、データを柔軟に受け渡すことができる。たとえば、本モジュール内に、直列に接続される３つの内部モジュール（Ｍ１，Ｍ２，Ｍ３と省略する）が備えられているとする。なお、機能ブロックにはＭ１が接続されているとする。
【００３４】
このとき、Ｍ１は、機能ブロックからの入力リンクを、下流の本モジュールへの出力リンク、または、Ｍ２への出力リンクに接続する。これにより、機能ブロックから入力されたデータを、下流の本モジュール、または隣のＭ２に伝送する。さらに、上流の本モジュールからの入力リンクを、機能ブロックへの出力リンク、または、下流の本モジュールへの出力リンク、または、Ｍ２への出力リンクに接続する。これにより、上流の本モジュールから入力されたデータを、機能ブロック、または、下流の本モジュール、または、隣のＭ２に伝送する。さらに、Ｍ２からの入力リンクを、機能ブロックへの出力リンクに接続する。これにより、Ｍ２から入力されたデータを、機能ブロックに出力する。
【００３５】
一方、Ｍ２は、Ｍ１からの入力リンクを、下流の本モジュールへの出力リンク、または、Ｍ３への出力リンクに接続する。これにより、Ｍ１から入力されたデータを、下流の本モジュール、または隣のＭ３に伝送する。さらに、上流の本モジュールからの入力リンクを、Ｍ１への出力リンク、または、下流の本モジュールへの出力リンク、または、Ｍ３への出力リンクに接続する。これにより、上流の本モジュールから入力されたデータを、Ｍ１、または、下流の本モジュール、または、隣のＭ３に伝送する。さらに、Ｍ３からの入力リンクを、Ｍ１への出力リンクに接続する。これにより、Ｍ３から入力されたデータを、Ｍ１に出力する。
【００３６】
一方、Ｍ３は、Ｍ２からの入力リンクを、下流の本モジュールへの出力リンクに接続する。Ｍ３には、これ以上の内部モジュールが直列に接続されていないからである。これにより、Ｍ２から入力されたデータを、下流の本モジュールに伝送する。さらに、上流の本モジュールからの入力リンクを、Ｍ２への出力リンク、または、下流の本モジュールへの出力リンクに接続する。これにより、上流の本モジュールから入力されたデータを、Ｍ２または下流の本モジュールに出力する。
【００３７】
以上のように、Ｍ１〜Ｍ３が、自身の入力リンクおよび出力リンクの接続状況を、柔軟に組み替えることによって、各Ｍ１〜Ｍ３に接続されている、下流および上流への本モジュールへのデータ伝送用のバスを、それぞれ柔軟に利用できる。たとえば一例として、上流の本モジュールからＭ２に入力されたデータを、Ｍ２から下流の本モジュールに伝送するバス接続を確立することができる。または、他の例として、上流の本モジュールからＭ１に入力されたデータを、Ｍ１、Ｍ２、およびＭ３を通じて、Ｍ３から下流の本モジュールに伝送するバス接続も、確立することができる。
【００３８】
また、ある２つの本モジュール間において、ある階層の内部モジュール同士がリンクを互いに接続していたとしても、そのようなリンク接続の構築状況にかかわらず、他の２つの本モジュール間において、同一階層の他の内部モジュール同士は、独自に、リンク接続を構築できる。具体的には、Ｍ１〜Ｍ３をそれぞれ備えている本モジュールが、５つ、リング状に接続されているとする。ここで、第１の本モジュールのＭ１と、第２の本モジュールのＭ１とが、第１のデータを伝送するためのリンク接続を構築しているとする。このとき、たとえば、第３の本モジュールとＭ１と、第４の本モジュールのＭ１とが、第１のデータとは異なる第２のデータを伝送するための他のリンク接続を構築することが可能である。このように本モジュールは、多重バスを効率よく利用できる。
【００３９】
以上のように、本モジュールは、データを伝送するための伝送経路を、自ら決定し、構築する。このことから、本モジュールを備える多重バスシステムは、従来では必要だったバスアービタが無くても正常に動作する。
【００４０】
また、システムに接続する機能ブロックを追加したいときには、当該機能ブロックに接続する本モジュールをシステムに追加すればよい。さらに、バスの多重度を変更したいときには、各本モジュールが備える中間モジュールの数を、いずれも、バスの数に応じたものにするだけでよい。これらのことから、多重バスシステムの設計を容易に変更できる。
【００４１】
したがって、本構成の多重バスインタフェースモジュールによれば、バスアービタを必要とせず、かつ、効率的な多重バスシステムを容易に設計できる効果を奏する。
【００４２】
本発明に係る多重バスインタフェースモジュールでは、さらに、
上記中間内部インタフェースモジュールは、
上流の多重バスインタフェースモジュールからの入力リンクから入力された上記データが、本多重バスインタフェースモジュールに接続されている上記機能ブロック宛てのデータであるとき、
上流の多重バスインタフェースモジュールからの入力リンクを、上記機能ブロック側の出力リンクに接続することを特徴とする。
【００４３】
上記の構成によれば、各内部モジュールは、上流の本モジュールからの入力リンクから入力されたデータが、当該内部モジュールを備える本モジュールに接続されている機能ブロック宛てのデータであるとき、当該入力リンクを、機能ブロック側の出力リンクに接続する。たとえば、ある機能ブロックに接続されたある本モジュールのＭ３に、上流の本モジュールから、当該機能ブロック宛てのデータが入力されたとすると、当該入力データは、Ｍ３、Ｍ２、およびＭ１を経由して、当該機能ブロックに伝送される。
【００４４】
したがって、ある機能ブロックから伝送されたデータを、宛先の機能ブロックに確実に伝送することができるという効果を奏する。
【００４５】
本発明に係る多重バスインタフェースモジュールでは、さらに、
上記中間内部インタフェースモジュールは、
上記機能ブロック側からの入力リンクから入力されたデータ、および、上流の多重バスインタフェースモジュールからの入力リンクから入力されたデータのうち、いずれの優先度が高いのかを判定し、
判定した結果、優先度の高いデータを入力した入力リンクを、下流の多重バスインタフェースモジュールへの出力リンクに接続することが好ましい。
【００４６】
上記のように、上記優先度の高いデータが入力された入力リンクを優先して、空き状態にある出力リンクに接続することにより、優先度の高いデータのデータ通信に対して、優先的に伝送経路を確立することができ、効率のよいデータ通信を実現できる効果を奏する。
【００４７】
本発明に係る多重バスインタフェースモジュールでは、さらに、
上記複数の中間内部インタフェースモジュールのうち、もう一方の一端にある中間内部インタフェースモジュールは、終端内部インタフェースモジュールとして機能し、
上記終端内部インタフェースモジュールは、
上記機能ブロック側からの入力リンクを、下流の多重バスインタフェースモジュールへの出力リンクに接続し、かつ、
上流の多重バスインタフェースモジュールからの入力リンクを、下流の多重バスインタフェースモジュールへの出力リンク、または、上記機能ブロック側の出力リンクに接続することを特徴とする。
【００４８】
上記の特徴を備えたことにより、終端内部インタフェースモジュールは、機能ブロックの反対側への出力リンクを備えることがない。さらに、この終端内部インタフェースモジュールを、機能ブロックの反対側の一端に配置していることにより、多重バスインタフェースモジュールは、出力先が不明な出力リンクを持つことがない。よって、機能ブロック間のデータ通信におけるデータの消失を防止できる効果を奏する。
【００４９】
本発明に係る多重バスシステムは、上記の課題を解決するために、
上述したいずれかの多重バスインタフェースモジュールを備えており、上記機能ブロック間のデータ通信を所定の数の多重バスを介して行う多重バスシステムであって、
上記各多重バスインタフェースモジュールが、いずれも、上記多重バスの数以上の数の上記中間内部インタフェースモジュールを備えていることを特徴としている。
【００５０】
上記の構成によれば、バスアービタを必要とせず、かつ、多重バスを容易に設計できる多重バスシステムを提供できる効果を奏する。
【発明の効果】
【００５１】
本発明に係る多重バスインタフェースモジュールおよび多重バスシステムは、以上のように、多重バスインタフェースモジュール内に、複数の中間内部インタフェースモジュールを備えており、中間内部インタフェースモジュールが、自身の入力リンクと出力リンクとの接続を、独自の判断で柔軟に組み替えることができる。したがって、上記多重バスインタフェースモジュールを備えた多重バスシステムは、バスアービタを必要せず、設計が容易になり、かつ、多重バスを効率的に利用できるという効果を奏する。
【発明を実施するための最良の形態】
【００５２】
以下、本発明に係る実施の形態を図面に基づいて説明する。
【００５３】
（多重バスインタフェースモジュールの構成）
図１〜３は、本発明に係る多重バスインタフェースモジュールを用いた、多重バスシステムの構成を示すブロック図および説明図である。
【００５４】
図１は、本発明に係る多重バスインタフェースモジュールのブロック図である。同図に示すように、多重バスインタフェースモジュールＲＢ＿ＨＢ（特許請求の範囲に記載した多重バスインタフェースモジュールに相当。以下、ＲＢ＿ＨＢと略称する）２は、１つの終端内部インタフェースモジュールＦＭｇ（特許請求の範囲に記載した終端内部インタフェースモジュールに相当。以下、ＦＭｇと略称する）４と、少なくとも１つ以上の中間内部インタフェースモジュールＦＭｎ（特許請求の範囲に記載した中間内部インタフェースモジュールに相当。以下、ＦＭｎと略称する）３とによって構成されている。
【００５５】
さらに、ＦＭｎ３とＦＭｇ４とは、ＲＢ＿ＨＢ２内において、直列に接続され、ＦＭｇ４は、機能モジュールＦＢ（特許請求の範囲に記載した機能ブロックに相当。以下、ＦＢと略称する）１と最も離れた位置に配置されている。
【００５６】
同図に示すように、ＦＭｇ４は、上流のＲＢ＿ＨＢ２（図示せず）と接続する１つの階層の上流側リングバス５ａと、下流のＲＢ＿ＨＢ２（図示せず）と接続する、該上流側リングバスと同階層の下流側リングバス５ｂとに接続しており、さらに、ＦＢ１側に配置された１つのＦＭｎ３と接続している。
【００５７】
また、直列に接続された複数のＦＭｎ３のうち、一端に配置された１つのＦＭｎ３はＦＭｇ４と接続しており、さらに、他方の一端に配置された１つのＦＭｎ３は機能モジュールＦＢ１と接続している。各ＦＭｎ３は、上流のＲＢ＿ＨＢ２と接続する１つの階層の上流側リングバス５ａと、下流のＲＢ＿ＨＢ２と接続する、該階層の下流側リングバス５ｂとに接続している。
【００５８】
上記の各ＦＭｎ３およびＦＭｇ４は、同図に示すように、階層ごとの各リングバス５ａ，５ｂに対応しており、各リングバス５ａ，５ｂに対して並列に接続されている。さらにＦＢ１から最も離れた位置にＦＭｇ４を配置し、ＦＢ１とＦＭｇ４との間にＦＭｎ３を、直列に配置している構成となっている。
【００５９】
よって、多重バスシステムにおける、リングバス５ａ，５ｂの階層数がＮ重であった場合、ＲＢ＿ＨＢ２は、Ｎ−１個のＦＭｎ３と、１つのＦＭｇ４とによって構成される。
【００６０】
なお、ＦＭｇ４に接続するＦＭｎ３と、ＦＢ１に接続するＦＭｎ３とが同一であっても良い。具体的には、リングバスシステムの構成が、２重の階層のリングバスであった場合、１つのＦＭｎ３と１つのＦＭｇ４とによって、ＲＢ＿ＨＢ２を構成することになる。
【００６１】
（ＦＢ１の構成）
次に、図２は、ＲＢ＿ＨＢ２に接続する、ＦＢ１のブロック図である。ＦＢ１は、ＲＢ＿ＨＢ２とのコネクタモジュールであるＲＢ＿ＣＮ６と、機能モジュールＦＢ１のコアであり、演算や記憶等の機能を有するＦＢ＿ＣＯＲＥ５とを備える。
【００６２】
（多重バスシステムの構成）
次に、図３は、本発明の多重バスインタフェースモジュールを用いた、多重バスシステムの模式図である。同図に示すように、各ＦＢ１は対応するＲＢ＿ＨＢ２のそれぞれに接続し、ＲＢ＿ＨＢ２は、上流および下流のＲＢ＿ＨＢ２と、リングバス５を介して接続している。
【００６３】
なお、同図においては、２重階層のリングバスによってバスシステムを構成しているが、バス帯域を拡げるために、さらに多重階層のリングバスによってバスシステムを構成することも、もちろん可能である。このときは、多重化されたリングバスの階層数分だけ、対応するＦＭｎ３およびＦＭｇ４がＲＢ＿ＨＢ２に必要となる。言い換えれば、Ｎ重に多重化されたリングバスを用いたバスシステムの場合、Ｎ−１個のＦＭｎと、１個のＦＭｇとによって、１つのＲＢ＿ＨＢ２を構成することになる。
【００６４】
（ＦＭｎ３およびＦＭｇ４の構成）
次に、図４を参照して、本発明に係るＦＭｎ３およびＦＭｇ４の詳細な構成を説明する。
【００６５】
図４は、ＦＭｎ３およびＦＭｇ４の入力リンクおよび出力リンクを示す模式図である。同図に示すように、終端内部インタフェースモジュールであるＦＭｇ４は、上流のＲＢ＿ＨＢ２（図示せず）と接続する上流側リングバスからの入力リンクであるＷＩ４０と、下流のＲＢ＿ＨＢ２（図示せず）と接続する下流側リングバスへの出力リンクであるＷＯ４１と、ＦＭｎ３からの入力リンクであるＲＩ４２（特許請求の範囲に記載の、機能ブロック側からの入力リンクに相当）と、ＦＭｎ３への出力リンクであるＲＯ４３（特許請求の範囲に記載の、機能ブロック側への出力リンクに相当）と、を備えている。
【００６６】
一方、中間内部インタフェースモジュールであるＦＭｎ３は、上流のＲＢ＿ＨＢ２と接続する上流側リングバスからの入力リンクであるＷＩ３０と、下流のＲＢ＿ＨＢ２と接続する下流側リングバスへの出力リンクであるＷＯ３１と、ＦＢ１またはＦＢ１側のＦＭｎ３からの入力リンクであるＲＩ３２（特許請求の範囲に記載の、機能ブロック側からの入力リンクに相当）と、ＦＢ１またはＦＢ１側のＦＭｎ３へのデータの出力リンクであるＲＯ３３（特許請求の範囲に記載の、機能ブロック側への出力リンクに相当）と、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３からの入力リンクであるＧＩ３４（特許請求の範囲に記載の、機能ブロックの反対側からの入力リンクに相当）と、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３への出力リンクであるＧＯ３５（特許請求の範囲に記載の、機能ブロックの反対側への出力リンクに相当）と、を備えている。
【００６７】
（ＦＢ間の要求信号および要求応答信号の流れ）
次に、図５〜図７を用いて、本発明における、ＦＢ１間におけるデータ通信の流れの概略を述べる。
【００６８】
図５は、ＦＢ１ａとＦＢ１ｃとの間における、書き込みまたは読み出しを要求する要求信号と、該要求信号に対して、書き込みまたは読み出しを許可する要求応答信号との、伝送経路を示す説明図である。
【００６９】
図５においては、書き込みまたは読み出しの要求元のＦＢをＦＢ１ａとし、要求先のＦＢをＦＢ１ｃとする。また、ＦＢ１ｂは、他のＦＢ（図示せず）との間に、既にリンクが確立した伝送経路１２を介して、データ信号の伝送を行っている。なお、前記データ信号とは、ＦＢ固有の情報データを含むデータ信号であり、言い換えれば、書き込みや読み出しの目的となるデータを含むデータ信号である。
【００７０】
本発明に係る多重バスシステムにおいては、バスアービタが存在しないため、ＦＢ１ａからの要求信号を、バスインタフェースモジュールＲＢ＿ＨＧ２ａ〜２ｃおよびリングバス５を介して、直接要求先のＦＢ１ｃに出す。
【００７１】
このとき、書き込み要求または読み出し要求の要求信号を受けたＲＢ＿ＨＧ１ａ〜１ｃの各々が、接続された下流側リングバス５の使用状態を確認し、該使用状態が空き状態となる下流側リングバス５を選択し、要求先のＦＢ１ｃに要求信号を伝送する。ここで、要求先のＦＢ１ｃは、要求元のＦＢ１ａからの要求信号を受信すると、書き込み、または読み出しを許可する要求応答信号を、要求信号が伝送された伝送経路１１を介して、要求元のＦＢ１ａに出す。
【００７２】
このように、ＦＢ１ａがＦＢ１ｃからの要求応答信号を受信したことによって、ＦＢ１ａとＦＢ１ｃとの間における、データ通信のリンクが確立したことになる。
【００７３】
なお、要求応答信号は、単方向のリングバスに逆行してデータ通信を行っている。これは、リングバスを含む伝送経路が、伝送信号のデータ構造に対応した複数の結線で構成されており、要求応答信号に対応する結線は、リングバスの単方向とは逆方向となる結線でとなっているためである。このリングバスを構成する結線を、図６を参照して以下に説明する。
図６は、ＦＢ間における、リングバスを含む伝送経路の結線を示す説明図である。
【００７４】
同図に示すように、リングバス含む伝送経路は、伝送信号のデータ構造を構成する各情報に対応した結線で構成されている。具体的には、要求信号またはデータ信号を構成する４つ情報である、ＲＥＱ，ＶＡＬ，ＥＲＲ，ＤＡＴＡに対応する結線と、要求応答信号を構成する２つの情報である、ＡＣＫ，ＣＨＧに対応する結線とで構成されている。
【００７５】
ここで、同図に示すように、要求信号またはデータ信号に対応する結線は、リングバスの順方向となる結線を用いて信号を伝送し、一方、要求応答信号は、リングバスとは逆方向となる結線を用いて信号を伝送している。よって、要求応答信号は、単方向のリングバスに逆行してデータ通信を行うことができる。
【００７６】
なお、要求応答信号，データ信号，要求応答信号のデータ構造については後述とする。
【００７７】
（ＦＢ間のデータ信号の流れ）
次に、図７を参照して、リンクが確立した後の、データ信号の伝送について説明する。
【００７８】
図７は、ＦＢ１ａとＦＢ１ｃとの間における、リンクが確立した後の、データ信号を伝送する伝送経路を示す説明図である。
【００７９】
要求元のＦＢ１ａと要求先のＦＢ１ｃとのリンクが確立した後、リンクが確立した伝送経路１１を通して、ＦＢ１ａがデータ信号をバースト伝送する。なお、図５，図７における実線は、リンクが確立し、データ信号を伝送している伝送経路を示し、点線は、リンクを確立するための要求信号および要求応答信号を伝送している伝送経路を示している。
【００８０】
（ＦＭｎ３およびＦＭｇ４内の伝送経路）
次に、図８，図９を参照して、ＦＭｎ３内部およびＦＭｇ４内部における、入力された上記要求信号、要求応答信号、およびデータ信号の伝送経路について説明する。なお、以下では要求信号、要求応答信号、およびデータ信号を特に区別しない場合は、伝送信号と称する。
【００８１】
図８は、ＦＭｇ４内部における、伝送信号の伝送経路を示す説明図である。
【００８２】
同図に示すように、上流側リングバスに接続されたＷＩ４０は、ＦＭｎ３への出力部であるＲＯ４３と、下流側リングバスに接続されたＷＯ４１とに、伝送経路を持っている。さらに、ＦＭｎ３からの入力部であるＲＩ４２は、下流側リングバスに接続されたＷＯ４１のみに、伝送経路を持っている。
【００８３】
図９は、ＦＭｎ３内部における、伝送信号の伝送経路を示す説明図である。
【００８４】
同図に示すように、上流側リングバスに接続されたＷＩ３０は、ＦＢ１またはＦＢ１側のＦＭｎ３への出力部であるＲＯ３３と、下流側リングバスに接続されたＷＯ３１と、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３への出力部であるＧＯ３５とに、伝送経路を持っている。さらに、ＦＢ１またはＦＢ１側のＦＭｎ３からの入力部であるＲＩ３２は、下流側リングバスに接続されたＷＯ３１と、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３への出力部であるＧＯ３５とに、伝送経路を持っている。また、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３からの入力部であるＧＩ３４は、ＦＢ１またはＦＢ１側のＦＭｎ３への出力部であるＲＯ３３のみに、伝送経路を持っている。
【００８５】
次に、図８，図９に示したＦＭｎ３およびＦＭｇ４における、動作アルゴリズムについて述べる。
【００８６】
（ＦＭｇ４の動作アルゴリズム）
まず、図８を参照して、ＦＭｇ４の動作アルゴリズムについて説明する。ＦＭｇ４のＷＩ４０に入力された伝送信号に対しては、該伝送信号は該ＦＭｇ４を含むＲＢ＿ＨＢ２に対応するＦＢ１宛の伝送信号（以下、自己モジュール宛の信号と記載）であるかを、該ＦＭｇ４が判別する。ここで、ＷＩ４０に入力された上記伝送信号が自己モジュール宛の信号であった場合、該ＦＭｇ４は、ＷＩ４０とＲＯ４３との間に伝送経路を確立し、入力された伝送信号をＲＯ４３より出力する。
【００８７】
一方、ＷＩ４０に入力された伝送信号が、自己モジュール宛の信号でない場合、該ＦＭｇ４は、Ｗ１４０とＷＯ４１との間に伝送経路を確立し、入力されたデータを、ＷＯ４１と接続する下流側のリングバスを介して、下流のＲＢ＿ＨＢ２に伝送する。
【００８８】
なお、ＦＭｇ４のＷＩ４０に入力された伝送信号が、自己モジュール宛の信号かを判別するために、該伝送信号には、宛先となるＦＢ１を特定するためのＩＤが記録されている。入力された伝送信号に記録される上記ＩＤを、ＦＭｇ４は検出して、上記の判別を行っている。上記伝送信号の詳細な構成については後述とする。
【００８９】
また、ＲＩ４２に入力された伝送信号に対しては、該ＦＭｇ４が、ＲＩ４２とＷＯ４１との間に伝送経路を確立し、入力された伝送信号を、ＷＯ４１に接続される下流側のリングバスを介して、下流のＲＢ＿ＨＢ２に出力する。
【００９０】
なお、ＲＩ４２とＷＩ４０とに、異なる伝送信号が入力され、この２つの伝送信号がＷＯ４１より出力される伝送信号であった場合、ＦＭｇ４は、上記２つの伝送信号に記録された、各々の優先度を示すＰＲＩ値（特許請求の範囲に記載の、優先度に相当）を検出する。さらにＦＭｇ４は、検出された２つのＰＲＩ値を比較し、優先度が高いとされる伝送信号を入力したＲＩ４２またはＷＩ４０と、ＷＯ４１との間に伝送経路を確立する。
【００９１】
一方、ＰＲＩ値の比較において、優先度が低いと判別された伝送信号は、入力したＲＩ４２またはＷＩ４０において待機状態となる。ここで、優先度が高いと判断された伝送信号のデータ通信が完了し後、言い換えれば、ＷＯ４１に接続される伝送経路が空き状態になった後、ＦＭｇ４は、優先度が低いと判断された伝送信号を入力したＲＩ４２またはＷＩ４０と、ＷＯ４１との間に伝送経路を確立し、ＷＯ４１より伝送信号を出力する。
【００９２】
なお、優先度が低いと判断された伝送信号が待機状態にある際に、ＲＩ４２またはＷＩ４０に、新たに優先度が高い伝送信号が入力されると、優先度が低い伝送信号は、優先度の比較に負け続け、データ通信が完了しないという問題が発生する。ここで、ＦＭｇ４は、一定時間毎に、待機状態となる伝送信号のＰＲＩ値を増加し、待機状態となる伝送信号の優先度を高めている。これにより、ＦＭｇ４は、優先度が低い伝送信号のデータ通信が完了しないという問題を防止している。
【００９３】
また、上記伝送信号の一方がデータ信号である場合、言い換えれば、すでにリンクが確立した状態である場合、ＦＭｇ４は、上記のＰＲＩ値の比較を行わず、リンクが確立している伝送経路を優先する。
【００９４】
（ＦＭｎ３の動作アルゴリズム）
次に、図９を参照して、ＦＭｎ３の動作アルゴリズムについて説明する。ＦＭｎ３のＷＩ３０に入力された伝送信号に対しては、該伝送信号は該ＦＭｎ３を含むＲＢ＿ＨＢ２に対応するＦＢ１宛の伝送信号（以下、自己モジュール宛の信号と記載）かを、該ＦＭｎ３が判別する。ここで、上記伝送信号が自己モジュール宛の信号であった場合、該ＦＭｎ３は、ＷＩ３０とＲＯ３３との間に伝送経路を確立し、入力された伝送信号をＲＯ３３に接続されるＦＢ１またはＦＢ１側のＦＭｎ３へ出力する。
【００９５】
一方、ＷＩ３０に入力された伝送信号が、自己モジュール宛の信号でない場合、該ＦＭｎ３は、ＷＯ３１に接続されるリングバスが空き状態となっているかを確認する。このとき、ＷＯ３１に接続されるリングバスが空き状態であった場合、該ＦＭｎ３は、ＷＩ３０とＷＯ３１との間に伝送経路を確立し、ＷＩ３０に入力された伝送信号を、ＷＯ３１に接続される下流側のリングバスを介して、下流のＲＢ＿ＨＢ２に出力する。また、ＷＯ３１に接続されるリングバスが、他のデータ通信によって使用状態であった場合、該ＦＭｎ３は、ＷＩ３０とＧＯ３５との間に伝送経路を確立し、入力された伝送信号を、ＧＯ３５を介して、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３へ出力する。なお、ＦＭｎ３のＷＩ３０に入力された伝送信号が、自己モジュール宛の信号であるかを判別するために、伝送信号に記録される上記ＩＤを、ＦＭｎ３は検出して確認を行う。
【００９６】
また、ＲＩ３２に入力された伝送信号に対して、該ＦＭｎ３は、ＷＯ３１に接続されるリングバスが空き状態となっているかを確認する。このとき、ＷＯ３１に接続されるリングバスが空き状態であった場合は、ＲＩ３２とＷＯ３１との間に伝送経路を確立し、入力された伝送信号を、ＷＯ３１に接続される下流側のリングバスを介して、下流のＲＢ＿ＨＢ２に出力する。また、ＷＯ３１に接続されるリングバスが、他のデータ通信によって使用状態であった場合は、ＲＩ３２とＧＯ３５との間に伝送経路を確立し、入力された伝送信号をＧＯ３５より、ＦＭｇ４またはＦＭｇ４側のＦＭｎ３に出力する。
【００９７】
さらに、ＧＩ３４に入力された伝送信号に対して、該ＦＭｎ３は、ＧＩ３４とＲＯ３３との間に伝送経路を確立し、入力された伝送信号をＲＯ３３より出力する。ここでＧＩ３４へ入力された伝送信号は、同じＲＢ＿ＨＢ２内のＦＭｎ３またはＦＭｇ４において、言い換えれば、該ＧＩ３４に接続されるＦＭｎ３またはＦＭｇ４において、自己モジュール宛の信号であることが確認されている。したがって、ＧＩ３４からの伝送経路はＲＯ３３にのみ接続されることになる。
【００９８】
なお、ＧＩ３４とＷＩ３０とに、異なる伝送信号が入力され、この２つの伝送信号がＲＯ３３より出力される伝送信号であった場合、ＦＭｎ３は、上記２つの伝送信号に記録された、各々の優先度を示すＰＲＩ値を検出する。さらにＦＭｎ３は、検出された２つのＰＲＩ値を比較し、優先度が高いとされる伝送信号を入力したＧＩ３４またはＷＩ３０と、ＲＯ３３との間に伝送経路を確立する。
【００９９】
一方、ＰＲＩ値の比較において、優先度が低いと判別された伝送信号は、入力したＧＩ３４またはＷＩ３０において待機状態となる。ここで、優先度が高いと判断された伝送信号のデータ通信が完了し後、言い換えれば、ＲＯ３３に接続される伝送経路が空き状態になった後、ＦＭｎ３は、優先度が低いと判断された伝送信号を入力したＧＩ３４またはＷＩ３０と、ＲＯ３３との間に伝送経路を確立し、ＲＯ３３より伝送信号を出力する。
【０１００】
なお、優先度が低いと判断された伝送信号が待機状態にある際に、ＧＩ３４またはＷＩ３０に、新たに優先度が高い伝送信号が入力されると、優先度が低い伝送信号は、優先度の比較に負け続け、データ通信が完了しないという問題が発生する。ここで、ＦＭｎ３は、一定時間毎に、待機状態となる伝送信号のＰＲＩ値を増加し、待機状態となる伝送信号の優先度を高めている。これにより、ＦＭｎ３は、優先度が低い伝送信号のデータ通信が完了しないという問題を防止している。
【０１０１】
また、上記伝送信号の一方がデータ信号である場合、言い換えれば、すでにリンクが確立した状態である場合は、上記のＰＲＩ値の比較を行わず、リンクが確立している伝送経路を優先する。
【０１０２】
次に、ＲＩ３２とＷＩ３０とに、異なる伝送信号が入力され、この２つの伝送信号がＷＯ３１より出力される伝送信号であった場合、ＦＭｎ３は、上記２つの伝送信号に記録された、各々の優先度を示すＰＲＩ値を検出する。さらに該ＦＭｎ３は、検出された２つのＰＲＩ値を比較し、優先度が高いとされる伝送信号を入力したＲＩ３２またはＷＩ３０と、ＷＯ３１との間に伝送経路を確立する。一方、ＰＲＩ値の比較において、優先度が低いと判別された伝送信号を入力したＲＩ３２またはＷＩ３０は、ＧＯ３５との間に伝送経路が確立される。
【０１０３】
ここでも、上記伝送信号の一方がデータ信号である場合、言い換えれば、すでにリンクが確立した状態である場合、ＦＭｎ３は、上記のＰＲＩ値の比較を行わず、リンクが確立している伝送経路を切断することはない。
【０１０４】
（書き込み要求時におけるデータ通信の流れ）
次に、図１０〜図１３を参照して、機能モジュールＦＢ１間における、書き込みの要求信号の伝送から、リンクが確立し、データ信号を伝送するまでの、ＲＢ＿ＨＢ２の動作を説明する。
【０１０５】
ここで、図１０〜図１３においては、書き込みの要求元のＦＢをＦＢ１ａとし、要求先のＦＢをＦＢ１ｃとしている。また、ＦＢ１ｂは、他のＦＢ（図示せず）との間に、既にリンクが確立した伝送経路１２を介して、データ信号の伝送が行われている。
【０１０６】
図１０は、ＦＢ１ａからの書き込み要求の要求信号を、伝送している段階を示す説明図である。
【０１０７】
同図に示すように、ＦＢ１ａは書き込みの要求信号を、伝送経路１１を用いてＦＢ１ｃに送出する。ＦＢ１ａからの要求信号は、ＦＢ１ａに対応するＲＢ＿ＨＢ２ａに入力される。ここで、ＲＢ＿ＨＢ２ａは、同図に示すように、空き状態にある下流側リングバスを介して、伝送経路１１を確立し、次のＲＢ＿ＨＢ２ｂに要求信号を伝送している。
【０１０８】
次に、図１１は、ＦＢ１ａからの書き込み要求の要求信号が、要求先となるＦＢ１ｃに到達した段階を示す説明図である。
【０１０９】
同図に示すように、ＲＢ＿ＨＢ２ｂは、入力された上記要求信号が、自己モジュール宛の信号でないことを確認し、下流側のリングバスに上記要求信号を出力する。しかしながら、ＲＢ＿ＨＢ２ａから要求信号を受けたＲＢ＿ＨＢ２ｂにおいて、該要求信号を受けた上流側リングバスと同階層となる下流側リングバスは、すでにＦＢ１ｂによる伝送経路１２によって使用されている。したがって、ＲＢ＿ＨＢ２ｂは、上記要求信号を受けた上流側リングバスと異なる階層の、空き状態にある下流側リングバスを選択し、伝送経路１１を確立する。確立した伝送経路１１を用いて、ＲＢ＿ＨＢ２ｂは、該要求信号をＲＢ＿ＨＢ２ｃに出力する。
【０１１０】
さらに、ＲＢ＿ＨＢ２ｃは、入力された要求信号が、自己モジュール宛の信号であることを確認し、ＦＢ１ｃに、上記要求信号を出力する。
【０１１１】
次に、図１２は、ＦＢ１ｃからの要求応答信号が、書き込み要求元のＦＢ１ａに到達した段階を示す説明図である。
【０１１２】
同図に示すように、ＦＢ１ｃは、ＦＢ１ａからの書き込み要求信号を受けとった後、上記要求信号に対する要求応答信号を、要求信号が伝送された伝送経路１１を介して、ＦＢ１ａに出力する。ここで、ＦＢ１ａが、上記の書き込み要求信号に対する、ＦＢ１ｃからの要求応答信号を受けとったことによって、ＦＢ１ａからＦＢ１ｃへのリンクが確立する。
【０１１３】
次に、図１３は、ＦＢ１ａとＦＢ１ｃとの間において、リンク確立後のデータ通信が行われている段階を示す説明図である。
【０１１４】
図１２を参照して述べた、ＦＢ１ａからＦＢ１ｃへのリンクが確立した後、図１３に示すように、リンクが確立した伝送経路１１を介して、ＦＢ１ａはＦＢ１ｃに、書き込みデータであるデータ信号を伝送する。
【０１１５】
（読み出し要求時のデータ通信の流れ）
次に、図１４〜図１８を参照して、機能モジュールＦＢ間における、読み出し要求信号の伝送から、リンクが確立し、データ信号を伝送するまでの、ＲＢ＿ＨＢ２の動作を説明する。
【０１１６】
ここで、図１４〜図１８においては、読み出し要求元のＦＢをＦＢ１ａとし、要求先のＦＢをＦＢ１ｃとしている。また、ＦＢ１ｂは、他のＦＢ（図示せず）との間に、既にリンクが確立した伝送経路１２を通して、データ信号の伝送が行われている。
【０１１７】
図１４は、ＦＢ１ａからＦＢ１ｃへの読み出し要求信号が到達した段階を示す説明図である。
【０１１８】
同図に示すように、ＦＢ１ａは読み出しの要求信号を、伝送経路１１を用いてＦＢ１ｃに送出する。ＦＢ１ａからの要求信号は、ＦＢ１ａに対応するＲＢ＿ＨＢ２ａに入力される。ここで、ＲＢ＿ＨＢ２ａは、同図に示すように、空き状態にある下流側リングバスを介して、伝送経路１１を確立し、次のＲＢ＿ＨＢ２ｂに要求信号を伝送している。
【０１１９】
ＲＢ＿ＨＢ２ｂは、入力された上記要求信号が、自己モジュール宛の信号でないことを確認し、下流側のリングバスに上記要求信号を出力する。しかしながら、ＲＢ＿ＨＢ２ａから要求信号を受けたＲＢ＿ＨＢ２ｂにおいて、該要求信号を受けた上流側リングバスと同階層となる下流側リングバスは、すでにＦＢ１ｂによる伝送経路１２によって使用されている。したがって、ＲＢ＿ＨＢ２ｂは、上記要求信号を受けた上流側リングバスと異なる階層の、空き状態にある下流側リングバスを選択し、伝送経路１１を確立する。確立した伝送経路１１を用いて、ＲＢ＿ＨＢ２ｂは、該要求信号をＲＢ＿ＨＢ２ｃに出力する。
【０１２０】
さらに、ＲＢ＿ＨＢ２ｃは、入力された要求信号が、自己モジュール宛の信号であることを確認し、ＦＢ１ｃに、上記要求信号を出力する。
【０１２１】
次に、図１５は、ＦＢ１ａからの読み出し要求信号に対する、ＦＢ１ｃからの要求応答信号が、ＦＢ１ａに到達した段階を示す説明図である。
【０１２２】
ＦＢ１ａからの読み出し要求信号を受けとったＦＢ１ｃは、図１５に示すように、上記要求信号に対する要求応答信号を、要求信号が伝送された伝送経路１１を介して、ＦＢ１ａに出力する。上記要求応答信号を出力したと同時に、読み出し要求信号の伝送経路１１とは異なる伝送経路を介して、ＦＢ１ｃは、ＦＢ１ａに対して、書き込み要求信号を出力する。
【０１２３】
次に、図１６は、ＦＢ１ｃからの書き込み要求信号が、ＦＢ１ａに到達した段階を示す説明図である。
【０１２４】
同図に示すように、ＦＢ１ｃからの書き込み要求信号を受けたＲＢ＿ＨＢ２ｃは、空き状態となる下流側リングバスを選択し、書き込み要求信号を、ＲＢ＿ＨＢ２ｂに出力する。次に、ＲＢ＿ＨＢ２ｂは、入力された上記要求信号が、自己モジュール宛の信号でないことを確認し、空き状態である下流側リングバスを介して、上記要求信号をＲＢ＿ＨＢ２ａに出力する。ＲＢ＿ＨＢ２ａは、入力された書き込み要求信号が、自己モジュール宛の信号であることを確認し、ＦＢ１ａに、書き込み要求信号を出力する。
【０１２５】
次に、図１７は、ＦＢ１ｃからの書き込み要求信号に対する、ＦＢ１ａから要求応答信号が、ＦＢ１ｃに到達した段階を示す説明図である。
【０１２６】
同図に示すように、ＦＢ１ａは、ＦＢ１ｃからの書き込み要求信号を受けとった後、書き込み要求信号に対する要求応答信号を、書き込み要求信号が伝送された伝送経路１３を介して、ＦＢ１ｃに出力する。ここで、ＦＢ１ｃが、上記の書き込み要求信号に対する、ＦＢ１ａからの要求応答信号を受けとったことにより、ＦＢ１ｃからＦＢ１ａへのリンクが確立する。
【０１２７】
次に、図１８は、ＦＢ１ｃとＦＢ１ａとの間において、リンク確立後のデータ通信が行われている段階を示す説明図である。
【０１２８】
図１７を参照して述べた、ＦＢ１ｃからＦＢ１ａへのリンクが確立した後、図１８に示すように、リンクが確立した伝送経路１３を介して、ＦＢ１ｃはＦＢ１ａに、読み出しデータであるデータ信号を伝送する。
【０１２９】
（ＦＢ間の書き込みのシーケンス）
以上で述べた、機能モジュールＦＢ間における、データの書き込み、および読み出しのシーケンスを図にすると、図１９（ａ）、（ｂ）となる。
【０１３０】
図１９（ａ）は、データの書き込み時の、書き込み要求元のＦＢと、書き込み要求先のＦＢとの伝送信号の送受信を示すシーケンス図である。
【０１３１】
同図における、ＦＢ（ＳＲＣ）は、書き込み要求元のＦＢを示し、ＦＢ（ＤＳＴ）は、書き込み要求先のＦＢを示す。また、Ｗｒｉｔｅ  ＲＥＱは書き込み要求信号を示し、Ｗｒｉｔｅ  ＡＣＫは、書き込み要求信号に対する、書き込み要求応答信号を示し、Ｂｕｒｓｔ  Ｗｒｉｔｅは、バースト伝送によるデータ信号を示す。
【０１３２】
さらに、Ｌｉｎｋ  Ｓｅａｒｃｈは、Ｗｒｉｔｅ  ＲＥＱの伝送における、ＦＢ（ＳＲＣ）からＦＢ（ＤＳＴ）までの伝送時間を示している。Ｆｉｘｅｄ  Ｌｉｎｋは、Ｗｒｉｔｅ  ＡＣＫの伝送における、ＦＢ（ＤＳＴ）が出力してから、ＦＢ（ＳＲＣ）に到達するまでの時間、つまり、ＦＢ（ＤＳＴ）が出力してから、リンクが確立するまでの時間を示している。Ｂｕｒｓｔ  Ｔｒａｎｓｍｉｓｓｉｏｎは、データ信号のバースト伝送に要した時間を示している。
【０１３３】
同図に示すように、ＦＢ（ＳＲＣ）から出力されたＷｒｉｔｅ  ＲＥＱを、ＦＢ（ＤＳＴ）が受けとり、その後、ＦＢ（ＤＳＴ）がＷｒｉｔｅ  ＡＣＫを出力し、ＦＢ（ＳＲＣ）がＷｒｉｔｅ  ＡＣＫを受けとる。このとき、ＦＢ（ＳＲＣ）およびＦＢ（ＤＳＴ）間のリンクが確立する。次に、ＦＢ（ＳＲＣ）からＦＢ（ＤＳＴ）までのリンクが確立したことにより、ＦＢ（ＳＲＣ）はＦＢ（ＤＳＴ）に、Ｂｕｒｓｔ  Ｗｒｉｔｅをバースト伝送している。
【０１３４】
（ＦＢ間の読み出しのシーケンス）
図１９（ｂ）は、データの読み出し時の、読み出し要求元のＦＢと、読み出し要求先のＦＢとの、伝送信号の受け渡しを示すシーケンス図である。
【０１３５】
同図における、ＦＢ（ＳＲＣ）は、読み出し要求元のＦＢを示し、ＦＢ（ＤＳＴ）は、読み出し要求先のＦＢを示す。また、Ｒｅａｄ  ＲＥＱは、読み出し要求信号を示し、Ｒｅａｄ  ＡＣＫは、読み出し要求信号に対する、読み出し要求応答信号を示し、Ｗｒｉｔｅ  ＲＥＱは、読み出し要求先であるＦＢ（ＤＳＴ）より出力される書き込み要求信号を示し、Ｗｒｉｔｅ  ＡＣＫは、ＦＢ（ＤＳＴ）からの書き込み要求信号に対する、書き込み要求応答信号を示し、Ｂｕｒｓｔ  Ｗｒｉｔｅは、バースト伝送によるデータ信号を示す。
【０１３６】
さらに、Ｒｅａｄ  Ｌｉｎｋ  Ｓｅａｒｃｈは、Ｒｅａｄ  ＲＥＱの伝送における、ＦＢ（ＳＲＣ）からＦＢ（ＤＳＴ）まで伝送時間を示している。Ａｃｋｎｏｗｌｅｄｇｅは、ＦＢ（ＳＲＣ）からのＲｅａｄ  ＲＥＱに対する、Ｒｅａｄ  ＡＣＫの伝送時間を示している。Ｗｒｉｔｅ  Ｌｉｎｋ  Ｓｅａｒｃｈは、Ｗｒｉｔｅ  ＲＥＱの伝送における、ＦＢ（ＤＳＴ）からＦＢ（ＳＲＣ）までの伝送時間を示している。Ｆｉｘｅｄ  Ｌｉｎｋは、Ｗｒｉｔｅ  ＡＣＫの伝送における、ＦＢ（ＳＲＣ）が出力してから、ＦＢ（ＤＳＴ）に到達するまでの時間、つまり、ＦＢ（ＳＲＣ）が出力してから、リンクが確立するまでの時間を示している。Ｂｕｒｓｔ  Ｔｒａｎｓｍｉｓｓｉｏｎは、データ信号のバースト伝送に要した時間を示している。
【０１３７】
同図に示すように、ＦＢ（ＳＲＣ）から出力されたＲｅａｄ  ＲＥＱを、ＦＢ（ＤＳＴ）が受けとり、その後、ＦＢ（ＤＳＴ）がＲｅａｄ  ＡＣＫを出力し、ＦＢ（ＳＲＣ）がＲｅａｄ  ＡＣＫを受けとる。ここで、ＦＢ（ＤＳＴ）は、Ｒｅａｄ  ＡＣＫを出力したと同時に、Ｗｒｉｔｅ  ＲＥＱをＦＢ（ＳＲＣ）に対して出力する。Ｗｒｉｔｅ  ＲＥＱを受けとったＦＢ（ＳＲＣ）は、ＦＢ（ＤＳＴ）に対して、Ｗｒｉｔｅ  ＡＣＫを出力し、Ｗｒｉｔｅ  ＡＣＫをＦＢ（ＤＳＴ）が受けとる。このとき、ＦＢ（ＳＲＣ）およびＦＢ（ＤＳＴ）間のリンクが確立したことになる。次に、ＦＢ（ＳＲＣ）からＦＢ（ＤＳＴ）までのリンクが確立したことにより、ＦＢ（ＤＳＴ）はＦＢ（ＳＲＣ）に、Ｂｉｒｓｔ  Ｗｒｉｔｅをバースト伝送している。
【０１３８】
（伝送信号のデータ構造）
次に、図２０〜図２３を参照して、本発明の実施の形態における、ＦＢ間のデータを伝送する伝送信号のデータ構造を説明する。
【０１３９】
図２０（ａ）は、書き込みまたは読み出しの要求信号、およびバースト伝送によるデータ信号のデータ構造を示す説明図であり、図２０（ｂ）は、上記要求信号に対する要求応答信号のデータ構造を示す説明図である。
【０１４０】
図２０（ａ）に示すように、要求信号およびデータ信号のデータ構造は、伝送信号が、要求信号であるかを示すＲＥＱフラグと、バースト伝送されるデータであるかを示すＶＡＬフラグと、リンク切断などが発生したことを、データの出力先に伝えるためのＥＲＲフラグとを有している。また、同図のＤＡＴＡは、伝送信号の種類ごとに異なる情報が記録されており、詳細は後述とする。また、上記ＲＥＱフラグ、ＶＡＬフラグ、およびＥＲＲフラグは、１ｂｉｔの情報により表現される。またＤＡＴＡは、８〜２５６ｂｉｔの可変のｂｉｔ長により表現される。
【０１４１】
また、図２０（ｂ）に示すように、要求信号に対する要求応答信号のデータ構造は、伝送信号が要求応答信号であるかを示すＡＣＫフラグと、要求信号の伝送経路が変更となったことを示すＣＨＧフラグとによって構成される。また、上記ＡＣＫフラグ、およびＣＨＧフラグは、１ｂｉｔの情報により表現される。
【０１４２】
（書き込み時における伝送信号のデータ構造）
以下に、図２１（ａ）を参照して、書き込み要求時における、要求信号のデータ構造の一例を述べる。
【０１４３】
図２１（ａ）は、書き込み要求時における、書き込み要求信号のデータ構造を示す説明図である。
【０１４４】
同図に示すように、ＲＥＱフラグは、この伝送信号が要求信号であることを示すため、１の情報が記録されている。要求信号はバースト伝送されないため、ＶＡＬフラグには、０の情報が記録されている。同図における例では、リンク切断などのエラーが発生していないものとしており、ＥＲＲフラグには、０の情報が記録されている。
【０１４５】
なお、ここでは、ＤＡＴＡを６４ｂｉｔとしており、書き込み要求時の要求信号としての、ＤＡＴＡ内のデータ構造は以下のとおりとなる。
【０１４６】
同図に示すように、ＤＡＴＡ内のデータ構造は、要求元のＦＢに対応する各ＦＢを識別するＩＤであるＳＲＣ＿ＩＤと、要求先のＦＢに対応するＩＤであるＤＳＴ＿ＩＤと、該伝送信号が書き込み要求信号かを示す情報であるＲＷと、データを流す方向を示す情報であるＤＩＲと、該伝送信号の優先度を示す情報であるＰＲＩと、半分のサイズのシングルワード伝送を行う場合のフラグであるＳＨＷと、バースト伝送時のデータの伝送長を示す情報であるＬＥＮと、ＦＢ固有の情報データであるＯＰＴとによって構成される。
【０１４７】
また、上記ＳＲＣ＿ＩＤおよびＤＳＴ＿ＩＤは８ｂｉｔの情報により表現され、ＲＷ、ＤＩＲ、およびＳＨＷは１ｂｉｔの情報により表現され、ＰＲＩは５ｂｉｔの情報により表現され、ＬＥＮは８ｂｉｔの情報により表現され、ＯＰＴは３２ｂｉｔの情報により表現される。
【０１４８】
同図において、ＳＲＣ＿ＩＤには、送信元のＦＢのＩＤである、００の情報を記録しており、ＤＳＴ＿ＩＤには、送信先のＦＢのＩＤである、０２の情報を記録しており、ＲＷには、書き込み要求信号であることを示す、１の情報を記録しており、ＤＩＲには、データの進行方向を示す、０の情報を記録しており、ＰＲＩには、該伝送信号の優先度を示す、１０の情報を記録しており、ＳＨＷには、シングルワード伝送を行っていないことを示す、０の情報を記録しており、ＬＥＮには、書き込み要求の対象となる、バースト伝送時のデータの伝送長を示す、０３の情報を記録している。なお、該伝送信号は書き込み要求信号であるため、ＯＰＴには、情報を記録していない。
【０１４９】
次に、図２１（ｂ）を参照して、書き込み要求時における、要求応答信号のデータ構造の一例を述べる。
【０１５０】
図２１（ｂ）は、書き込み要求信号に対する、要求応答信号のデータ構造を示す説明図である。
【０１５１】
同図に示すように、ＡＣＫフラグには、要求応答信号であることを示す、１の情報を記録しており、ＣＨＧフラグには、要求信号の伝送経路から変更となっていないことを示す、０の情報を記録している。
【０１５２】
（読み込み時における伝送信号のデータ構造）
以下に、図２２を参照して、読み出し要求時における、要求信号のデータ構造の一例を述べる。
【０１５３】
図２２は、読み出し要求時における、読み出し要求信号のデータ構造を示す説明図である。
【０１５４】
同図に示すように、ＲＥＱフラグは、この伝送信号が要求信号であることを示すため、１の情報を記録している。要求信号はバースト伝送されないため、ＶＡＬフラグには、０の情報を記録している。同図における例では、リンク切断などのエラーが発生していないものとしており、ＥＲＲフラグには、０の情報を記録している。
【０１５５】
なお、ここでは、ＤＡＴＡを６４ｂｉｔとしており、書き込み要求時の要求信号として、ＤＡＴＡ内のデータ構造は以下のとおりとなる。
【０１５６】
同図に示すように、ＤＡＴＡ内のデータ構造は、要求元のＦＢに対応する各ＦＢを識別するＩＤであるＳＲＣ＿ＩＤと、要求先のＦＢに対応するＩＤであるＤＳＴ＿ＩＤと、該伝送信号が読み出し要求信号かを示す情報であるＲＷと、データを流す方向を示す情報であるＤＩＲと、該伝送信号の優先度を示す情報であるＰＲＩと、半分のサイズのシングルワード伝送を行う場合のフラグであるＳＨＷと、バースト伝送時のデータの伝送長を示す情報であるＬＥＮと、ＦＢ固有の情報データであるＯＰＴとにより構成される。
【０１５７】
また、上記ＳＲＣ＿ＩＤおよびＤＳＴ＿ＩＤは８ｂｉｔの情報により表現され、ＲＷ、ＤＩＲ、およびＳＨＷは１ｂｉｔの情報により表現され、ＰＲＩは５ｂｉｔの情報により表現され、ＬＥＮは８ｂｉｔの情報により表現され、ＯＰＴは３２ｂｉｔの情報により表現される。
【０１５８】
同図において、ＳＲＣ＿ＩＤには、送信元のＦＢのＩＤである、００の情報を記録しており、ＤＳＴ＿ＩＤには、送信先のＦＢのＩＤである、０２の情報を記録しており、ＲＷには、読み出し要求信号であることを示す、０の情報を記録しており、ＤＩＲには、データの進行方向を示す、０の情報を記録しており、ＰＲＩには、該伝送信号の優先度を示す、１０の情報を記録しており、ＳＨＷには、シングルワード伝送を行っていないことを示す、０の情報を記録しており、ＬＥＮには、書き込み要求の対象となる、バースト伝送時のデータの伝送長を示す、０３の情報を記録している。なお、該伝送信号は書き込み要求信号であるため、ＯＰＴには、情報を記録していない。
【０１５９】
なお、読み出し要求信号に対する、要求応答信号のデータ構造については、図２１（ｂ）において示した、書き込み要求信号に対する、要求応答信号と同一の構成となるため、読み出し要求信号に対する要求応答信号の説明は省略する。
【０１６０】
（データ信号のデータ構造）
次に、図２３を参照して、バースト伝送されるデータ信号のデータ構造について説明する。同時に示すように、データ信号のデータ構造については、該伝送信号が要求信号かデータ信号なのかを示すＲＥＱフラグと、バースト伝送されるデータであるかを示すＶＡＬフラグと、リンク切断などが発生したことを、データの出力先に伝えるためのＥＲＲフラグとを有している。同図において、ＲＥＱフラグには、データ信号であることを示す、０の情報を記録しており、ＶＡＬフラグには、バースト伝送されるデータであることを示す、１の情報を記録しており、ＥＲＲフラグには、リンク切断などが発生していないことを示す、０の情報を記録している。さらに、ＤＡＴＡには、ＦＢ固有の情報データを記録している。ここで、ＤＡＴＡのビット長は、使用するシステムアーキテクチャに合わせて決定され、同図における例では、ＤＡＴＡのビット長を６４ｂｉｔとしている。そのため、要求先のＦＢに書き込まれる情報データが、６４ｂｉｔを越えるデータであった場合は、複数回のバースト伝送によって、上記情報データを伝送することになる。
【０１６１】
なお、上記の伝送信号のデータ構造を構成する各情報のビット数は、上記のビット数に限るものではなく、バスシステムに接続されるＦＢの個数などにより、適宜変更可能である。
【０１６２】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１６３】
本発明は、多重バスを用いてデータ通信を行う多重バスシステムにおいて、バスアービタを必要とせず、多重バスを効率的に利用することができる多重バスインタフェースを提供するものであり、特に、多重バスで複数のプロセッサ装置および記憶装置を相互接続した、マルチプロセッサシステムにおいて利用することが可能である。
【図面の簡単な説明】
【０１６４】
【図１】本発明の実施の形態における、多重バスインタフェースモジュールＲＢ＿ＨＢの構成を示すブロック図である。
【図２】本発明の実施の形態における、多重バスインタフェースモジュールＲＢ＿ＨＢに接続する、機能モジュールＦＢの構成を示すブロック図である。
【図３】本発明の実施の形態における、２重の階層となるリングバスを用いた、多重バスシステムを示す模式図である。
【図４】本発明の実施の形態における、多重バスインタフェースモジュールＲＢ＿ＨＢにおける、内部インタフェースモジュールＦＭｎおよびＦＭｇの構成を示す模式図である。
【図５】本発明の実施の形態における、機能モジュールＦＢ間で、リンクが確立している段階を示す説明図である。
【図６】本発明の実施の形態における、ＦＢ間の伝送経路の結線を示す説明図である。
【図７】本発明の実施の形態における、機能モジュールＦＢ間で、データ信号をバースト伝送している段階を示す説明図である。
【図８】本発明の実施の形態における、内部インタフェースモジュールＦＭｇ内の伝送経路を示す模式図である。
【図９】本発明の実施の形態における、内部インターフェイルモジュールＦＭｎ内の伝送経路を示す模式図である。
【図１０】本発明の実施の形態における、書き込み要求時の要求信号を伝送している段階を示す説明図である。
【図１１】本発明の実施の形態における、書き込み要求時の要求信号が、要求先の機能モジュールＦＢに到達した段階を示す説明図である。
【図１２】本発明の実施の形態における、書き込み要求時の要求応答信号が、要求元の機能モジュールＦＢに到達し、リンクが確立している段階を示す説明図である。
【図１３】図１２における、リンクが確立した伝送経路を介して、機能モジュールＦＢ間でデータ信号のバースト伝送が行われている段階を示す説明図である。
【図１４】本発明の実施の形態における、読み出し要求時の要求信号が、要求先の機能モジュールＦＢに到達した段階を示す説明図である。
【図１５】本発明の実施の形態における、読み出し要求時の要求応答信号が、要求元の機能モジュールＦＢに到達した段階を示す説明図である。
【図１６】本発明の実施の形態における、読み出し要求時の、読み出し要求先からの書き込み要求信号が、読み出し要求元の機能モジュールＦＢに、到達した段階を示す説明図である。
【図１７】本発明の実施の形態における、図１６の書き込み要求信号に対する、要求応答信号が、機能モジュールＦＢに到達し、読み出し要求のリンクが確立した段階を示す説明図である。
【図１８】図１７における、リンクが確立した伝送経路を介して、機能モジュールＦＢ間でデータ信号のバースト伝送が行われている段階を示す説明図である。
【図１９】（ａ）は、本発明の実施の形態における、書き込み要求時の伝送信号の流れを示すシーケンス図であり、（ｂ）は、本発明の実施の形態における、読み出し要求時の伝送信号の流れを示すシーケンス図である。
【図２０】（ａ）および（ｂ）は、本発明の実施の形態における、伝送信号のデータ構造を示す説明図である。
【図２１】（ａ）は、本発明の実施の形態における、書き込み時の要求信号のデータ構造を示す説明図であり、（ｂ）は、本発明の実施の形態における、要求応答信号のデータ構造を示す説明図である。
【図２２】本発明の実施の形態における、読み出し要求信号のデータ構造を示す説明図である。
【図２３】本発明の実施の形態における、データ信号のデータ構造を示す説明図である。
【図２４】従来例における、多重バスを用いた、多重バスシステムを示すブロック図である。
【図２５】（ａ）および（ｂ）は、従来例における、リングバスを用いたバスシステムを示すブロック図である。
【図２６】従来例における、多重バスシステムでの使用可能な伝送経路を示す説明図である。
【符号の説明】
【０１６５】
１      機能モジュールＦＢ（機能ブロック）
１ａ    機能モジュールＦＢ（機能ブロック）
１ｂ    機能モジュールＦＢ（機能ブロック）
１ｃ    機能モジュールＦＢ（機能ブロック）
２      多重バスインタフェースモジュールＲＢ＿ＨＢ（多重バスインタフェースモジュール）
２ａ    多重バスインタフェースモジュールＲＢ＿ＨＢ（多重バスインタフェースモジュール）
２ｂ    多重バスインタフェースモジュールＲＢ＿ＨＢ（多重バスインタフェースモジュール）
２ｃ    多重バスインタフェースモジュールＲＢ＿ＨＢ（多重バスインタフェースモジュール）
３      中間内部インタフェースモジュールＦＭｎ（中間内部インタフェースモジュール）
４      終端内部インタフェースモジュールＦＭｇ（終端内部インタフェースモジュール）
５      リングバス
５ａ    上流側リングバス
５ｂ    下流側リングバス
１０１  バス
１０２  バス
１０３  モジュール
１０３ａ  モジュール
１０３ｂ  モジュール
１０３ｃ  モジュール
１０３ｄ  モジュール
１０３ｅ  モジュール
１０３ｆ  モジュール
１０４  機能ブロック
１０５  バスインタフェースモジュール
１０６  バスインタフェースモジュール
１０７  バスアービタ
１２１  バスインタフェースモジュール
１２２  機能ブロック
１２３  バスアービタ
１２４  リングバス
１２４ａ  リングバス
１２４ｂ  リングバス
１２６ａ  モジュール
１２６ｂ  モジュール
１２６ｃ  モジュール
１２６ｄ  モジュール
１２６ｅ  モジュール
１２６ｆ  モジュール
【図１】
2008181424.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008181424.tif 000007
【図６】
2008181424.tif 000008
【図７】
2008181424.tif 000009
【図８】
2008181424.tif 000010
【図９】
2008181424.tif 000011
【図１０】
2008181424.tif 000012
【図１１】
2008181424.tif 000013
【図１２】
2008181424.tif 000014
【図１３】
2008181424.tif 000015
【図１４】
2008181424.tif 000016
【図１５】
2008181424.tif 000017
【図１６】
2008181424.tif 000018
【図１７】
2008181424.tif 000019
【図１８】
2008181424.tif 000020
【図１９】
2008181424.tif 000021
【図２０】
2008181424.tif 000022
【図２１】
2008181424.tif 000023
【図２２】
2008181424.tif 000024
【図２３】
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【図２４】
2008181424.tif 000026
【図２５】
2008181424.tif 000027
【図２６】
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