(57)【要約】【課題】耐圧の異方性による耐圧低下を防止した高耐圧半導体装置を提供する。【解決手段】ＳｉＣ基板の上面に形成された第１導電型ＳｉＣ層と、この層の略中央の活性層を取り囲むように、ＳｉＣ層の表面に形成された第２導電型の第１ＳｉＣ領域と、第１ＳｉＣ領域の外側に接して形成され、第１領域の不純物濃度より低い濃度を有する第２導電型の第２ＳｉＣ領域と、活性層上に設けられた第１電極と、基板の裏面に設けられた第２電極とを具備し、ＳｉＣの比誘電率をε、ＳｉＣの＜０００１＞方向、＜１１−２０＞方向の破壊電界強度を夫々Ｅc1、Ｅｃ2、電荷素量をｑ、ＳｉＣ層中のドナー濃度をＮｄとする時、第1領域のドーズ量が１．２εＥｃ1／ｑ以下で０．８εＥｃ1／ｑ以上、幅が（εＥｃ1／ｑＮｄ−０．４εＥｃ2／ｑＮｄ）以上であり、第２領域のドース量が１．１εＥｃ2／ｑ以下で０．４εＥｃ2／ｑ以上、幅が０．４εＥｃ2／ｑＮｄ以上である。【選択図】      図１
2008034646.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素よりなる半導体基板と、
前記半導体基板の上面に形成された炭化珪素からなる第１導電型の半導体層と、
前記半導体層の実質的中央部の活性層を取り囲むように、前記半導体層の表面に形成された炭化珪素からなる第２導電型の第１の半導体領域と、
前記半導体層の表面で、前記第１の半導体領域の外側に接して形成され、前記第１の半導体領域の不純物濃度より低い濃度を有する炭化珪素からなる第２導電型の第２の半導体領域と、
前記半導体層の前記活性層上に設けられた第１の電極と、
前記半導体基板の裏面に設けられた第２の電極と、
を具備し、前記炭化珪素の比誘電率をε、前記炭化珪素の＜０００１＞方向、＜１１−２０＞方向の破壊電界強度を夫々Ｅc1、Ｅｃ2、電荷素量をｑ、前記半導体層中のドナー濃度をＮｄとするとき、
前記第1の半導体領域の不純物濃度と深さの積が０．８εＥｃ1／ｑ以上で１．２εＥｃ1／ｑ以下であり、前記第２の半導体領域の不純物濃度と深さの積が０．４εＥｃ2／ｑ以上で１．１εＥｃ2／ｑ以下であることを特徴とする半導体装置。
【請求項２】
前記第２の半導体領域の深さは、前記第１の半導体領域の深さよりも深いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
炭化珪素よりなる半導体基板と、
前記半導体基板の上面に形成された炭化珪素からなる第１導電型の半導体層と、
前記半導体層の実質的中央部の活性層を取り囲むように、前記半導体層の表面に形成された炭化珪素からなる第２導電型の第１の半導体領域と、
前記半導体層の表面で、前記第１の半導体領域の外側に接して形成され、前記第１の半導体領域の不純物濃度より低い濃度を有する炭化珪素からなる第２導電型の第２の半導体領域と、
前記第２の半導体領域中で、前記第１の半導体領域の外側に形成され、前記第１の半導体領域のドナー濃度と実質的に同じ濃度を有する炭化珪素からなる複数の第３の半導体領域と、
前記半導体層の前記活性層上に設けられた第１の電極と、
前記半導体基板の裏面に設けられた第２の電極と、
を具備し、前記炭化珪素の比誘電率をε、前記炭化珪素の＜０００１＞方向、＜１１−２０＞方向の破壊電界強度を夫々Ｅc1、Ｅｃ2、電荷素量をｑ、前記半導体層中のドナー濃度をＮｄとするとき、
前記第1の半導体領域の不純物濃度と深さの積が０．８εＥｃ1／ｑ以上で８εＥｃ1／ｑ以下であり、
前記第２の半導体領域の不純物濃度と深さの積が０．４εＥｃ2／ｑ以上で１．１εＥｃ2／ｑ以下であることを特徴とする半導体装置。
【請求項４】
前記複数の第３の半導体領域は、前記第１の半導体領域を取り囲むリング状であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の半導体領域の深さは、前記第１の半導体領域の深さよりも深く、前記第２の半導体領域は、前記第１の半導体領域をその前記底部および側部より取り囲んでいることを特徴とする請求１または３に記載の半導体装置。
【請求項６】
前記半導体層の表面端部に形成された第１導電型の第４の半導体領域をさらに具備し、前記第２の半導体領域は、前記第４の半導体領域の内側端部と離隔していることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記第1の半導体領域は、前記第１の電極と接続していることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記半導体基板は第１導電型であり、前記第１の電極は、前記半導体層とショットキー接触をなし、前記活性層にショットキーバリアーダイオード構造が形成されている請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記第１の半導体領域に囲まれた前記活性層の上面に、第２導電型の第５の半導体領域をさらに具備し、
前記半導体基板は第１導電型であり、前記活性層にｐｎダイオード構造が形成されている請求項１〜７のいずれかに記載の半導体装置。
【請求項１０】
前記半導体基板は第１導電型であり、前記活性層にＭＯＳＦＥＴ構造が形成されている請求項１〜６のいずれかに記載の半導体装置。
【請求項１１】
前記半導体基板は第２導電型であり、前記活性層にＩＧＢＴ構造が形成されている請求項１〜６のいずれかに記載の半導体装置。
【請求項１２】
前記半導体基板は、表面の法線ベクトルが＜０００１＞方向若しくは＜０００−１＞方向であるか、または前記いずれかの方向に対して８度以下のズレがあることを特徴とする請求項１〜１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーバリアダイオード、ＰＮダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ等の高耐圧半導体装置に関する。
【背景技術】
【０００２】
半導体パワーデバイスにおいてはオン抵抗を最小化し、耐圧を最大化するようなデバイス構造及びデバイス材料が求められる。従来はシリコンを半導体材料として半導体パワーデバイスを作成し、デバイス終端部で電界集中が生じる箇所はＪＴＥ（Junction Termination Extension）と呼ばれる表面に形成したＰＮ接合や、ｎ型半導体基板表面にp型層のリング構造を作成し電界緩和するように設計して高耐圧化を行ってきた。
【０００３】
従来、例えばショットキーダイオードにおいては、ショットキー電極部分から外側に連続してＪＴＥとしてのｐ- 層（所謂ＲＥＳＵＲＦ層）を形成することにより、逆バイアス印加時にｐ- 層が空乏化させ、ショットキー電極端の電界を緩和して高耐圧を得ている。耐圧は、ｐ- 層の濃度を深さ方向に積分した量、つまりｐ- 層形成のためのイオン注入のドーズ量に主に依存する。理想耐圧が得られるためにはそのドーズ量は破壊電界強度をＥc、誘電率をε電荷素量をｑとしてεＥc/ｑに近い値である必要がある（非特許文献１参照）。
【０００４】
最近、シリコンを材料としたパワーデバイスの性能を飛躍的に凌駕する、炭化珪素（ＳｉＣ）を材料としたパワーデバイスが開発されている。炭化珪素はワイドバンドギャップ半導体であり、破壊電界強度がシリコンの１０倍近い大きさなのでパワー半導体の耐圧とオン抵抗のトレードオフを改善できる（非特許文献２参照）。炭化珪素を材料とする高耐圧半導体デバイスにおいてもシリコンと同様、表面にＪＴＥ構造を形成して高耐圧化を行ってきた。
【０００５】
しかしながら、炭化珪素においては破壊電界強度に異方性があるため、ＪＴＥ構造の端部での電界が、最も破壊電界強度が最も大きいＣ軸方向から斜めにずれるため、耐圧が顕著に低下するという問題があった。Ｃ軸（＜０００１＞方向）とこれに直交するＡ軸（＜１１−２０＞方向、但し、符号「−」は結晶学において数字の上に付ける「−」（バー）を表わしている）における破壊電界強度を、それぞれＥｃ1、Ｅｃ2とし、ＳｉＣ基板中のドナー濃度をＮｄとすると、Ｅｃ1、Ｅｃ2は以下の式で表わされることが報告されている（非特許文献３参照）。
【０００６】
Ｅｃ1＝２．７０×１０6（Ｎｄ／１０16）0.1［Ｖ／ｃｍ］…（１）
Ｅｃ2＝２．１２×１０6（Ｎｄ／１０16）0.1［Ｖ／ｃｍ］…（２）
耐圧の異方性により、Ａ軸方向では耐圧がＣ軸の理想耐圧より１割以上低下することが分かる。
【非特許文献１】“power semiconductor devices”, B. Jayant Baliga, PWS publishing
【非特許文献２】ＳｉＣ素子の基礎と応用、荒井和雄編、オーム社、１６５〜１６８頁
【非特許文献３】“Physical modeling and scaling properties of 4H-SiC power devices”, T. Hatakeyama, C. Ohta, J. Nishio, T. Shinohe, Proc. of 2005 International Conference on Simulation of Semiconductor Processes and Devices (SISPAD) P.171-17 (2005)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、このような問題点に鑑みて成されたものであり、その目的は耐圧の異方性による耐圧低下を防止した高耐圧半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置の第１は、炭化珪素よりなる半導体基板と、前記半導体基板の上面に形成された炭化珪素からなる第１導電型の半導体層と、前記半導体層の実質的中央部の活性層を取り囲むように、前記半導体層の表面に形成された炭化珪素からなる第２導電型の第１の半導体領域と、前記半導体層の表面で、前記第１の半導体領域の外側に接して形成され、前記第１の半導体領域の不純物濃度より低い濃度を有する炭化珪素からなる第２導電型の第２の半導体領域と、前記半導体層の前記活性層上に設けられた第１の電極と、前記半導体基板の裏面に設けられた第２の電極とを具備し、前記炭化珪素の比誘電率をε、前記炭化珪素の＜０００１＞方向、＜１１−２０＞方向の破壊電界強度を夫々Ｅc1、Ｅｃ2、電荷素量をｑ、前記半導体層中のドナー濃度をＮｄとするとき、前記第1の半導体領域の不純物濃度と深さの積が０．８εＥｃ1／ｑ以上で１．２εＥｃ1／ｑ以下であり、前記第２の半導体領域の不純物濃度と深さの積が０．４εＥｃ2／ｑ以上で１．１εＥｃ2／ｑ以下であることを特徴とする。
【０００９】
また、本発明の半導体装置の第２は、炭化珪素よりなる半導体基板と、前記半導体基板の上面に形成された炭化珪素からなる第１導電型の半導体層と、前記半導体層の実質的中央部の活性層を取り囲むように、前記半導体層の表面に形成された炭化珪素からなる第２導電型の第１の半導体領域と、前記半導体層の表面で、前記第１の半導体領域の外側に接して形成され、前記第１の半導体領域の不純物濃度より低い濃度を有する炭化珪素からなる第２導電型の第２の半導体領域と、前記第２の半導体領域中で、前記第１の半導体領域の外側に形成され、前記第１の半導体領域のドナー濃度と実質的に同じ濃度を有する炭化珪素からなる複数の第３の半導体領域と、前記半導体層の前記活性層上に設けられた第１の電極と、前記半導体基板の裏面に設けられた第２の電極とを具備し、前記炭化珪素の比誘電率をε、前記炭化珪素の＜０００１＞方向、＜１１−２０＞方向の破壊電界強度を夫々Ｅc1、Ｅｃ2、電荷素量をｑ、前記半導体層中のドナー濃度をＮｄとするとき、前記第1の半導体領域の不純物濃度と深さの積が０．８εＥｃ1／ｑ以上で８εＥｃ1／ｑ以下であり、前記第２の半導体領域の不純物濃度と深さの積が０．４εＥｃ2／ｑ以上で１．１εＥｃ2／ｑ以下であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、破壊電界強度に異方性のある半導体において破壊電界強度の異方性による耐圧低下を防止することができる。本発明により耐圧を最大化できるので半導体本来の性能を引き出すことができ、面積あたりのオン抵抗が最小にして、最高の耐圧を示す高耐圧半導体装置を提供することができる。これにより、素子の高耐圧化、高電流密度化が達成できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を用いて詳細に説明する。
【００１２】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態にかかる高耐圧半導体装置の模式的な断面図及び上面図であり、図１は図２のＡ−Ａ´線に沿った断面に相当する。ここでは高耐圧半導体装置の一つとして、ショットキーバリアダイオードを用いて説明する。
【００１３】
図１に示すように、第１の実施形態のショットキーバリアダイオードは、ｎ+ 型ＳｉＣ半導体基板１上にエピタキシャル成長されたｎ−型ＳｉＣ半導体層２に形成されている。ｎ−型半導体層２の表面には、ＪＴＥ構造としての低不純物濃度の第1のｐ-型領域６が形成されている。第１のｐ-型領域６は、ショットキー電極３と一部重なり接続しており、電極３の周囲に広がっている。さらに第1のｐ-型領域６の外側に、これに接してこれより低濃度の第２のp-型領域７が形成されている。第２のp-型領域７の不純物濃度は、第1のｐ-型領域６の不純物濃度よりも低く設定されている。さらに、ｎ−型半導体層２の表面端部にはｎ+ 型チャネルストッパ領域８が形成されている。また、第２のp-型領域７の外側端部と、ｎ+ 型チャネルストッパ領域８の内側端部は離隔している。
【００１４】
ｎ−型半導体層２の上面は、シリコン酸化膜９で覆われ、例えばＴｉにより形成されたショットキー電極３の上部を開口した後、例えばＡｌからなる第１の電極（アノード電極）４を形成されている。さらにポリイミド等の保護膜１０で全面が覆われ、第１の電極４の上部が開口されている。ｎ+ 型ＳｉＣ半導体基板１の裏面には、例えばＮｉからなる第２の電極（カソード電極）５が形成されている。
【００１５】
平面的には図３に示すように、中心部にショットキー電極３が形成され、その周りにＪＴＥとしての第1のｐ-型領域６、第２のｐ-型領域７が形成されている。但し、図２の平面図は、半導体層２に第1のｐ-型領域６、第２のｐ-型領域７、ショットキー電極３が形成された直後の上面であることを注記する。第1のｐ-型領域６、第２のｐ-型領域７の幅ｗ1 、ｗ2 は、後述のように、ショットキーダイオードのドリフト層（ｎ−型半導体層）２のドナー濃度（Ｎｄ）によって決定される。
【００１６】
ここで、第1のｐ-型領域６より外側の領域を終端領域１１と称し、第1のｐ-型領域６と第２のｐ-型領域７を併せた領域を接合終端構造（ＪＴＥ）と称する。第1のｐ-型領域６に囲まれた中心領域がショットキーダイオードとしての活性領域である。
【００１７】
本実施形態で使用するＳｉＣ半導体基板は、前述のように耐圧に異方性を有している。＜０００１＞方向の破壊電界強度をＥｃ1、＜１１−２０＞方向の破壊電圧強度をＥｃ2とすると、図３に示すように、Ｅｃ1＞Ｅｃ2となる。また、夫々の数値は、前述の式（１）、（２）によって計算できる。
【００１８】
また、ＳｉＣ基板の製造には、ＳｉＣ結晶の品質の点から、ＳｉＣのエピタキシャル成長が必要である。ＳｉＣのエピタキシャル成長膜は、結晶角度のＣ軸と呼ばれる＜０００１＞方向から僅かに傾けたＳｉＣ面上に形成される。通常、ＳｉＣ基板の主面は、＜０００１＞方向に対して、８度以下傾いた（オフした）法線を備えている。
【００１９】
前述の式（１）、（２）による破壊電圧強度は、オフ角度が０度の場合のものであるが、８度オフにおける、基板に垂直方向の破壊電圧強度Ｅｃ1´、基板に平行方向の破壊電圧強度Ｅｃ2´は夫々以下の式により与えられる。
【００２０】
Ｅｃ1´＝２．６８×１０6（Ｎｄ／１０16）0.1［Ｖ／ｃｍ］…（３）
Ｅｃ2´＝２．１４×１０6（Ｎｄ／１０16）0.1［Ｖ／ｃｍ］…（４）
即ち（１）式と（３）式の違い、及び（２）式と（４）式の違いは１％に満たないので、８度オフであっても０度オフとほぼ同一視できる。
【００２１】
図４は、従来のショットキバリアダイオード（通常のＲＥＳＵＲＦ層を１つ備える）における破壊電界強度の異方性による耐圧の劣化を示すシミュレーション結果である。半導体層として、４Ｈ−ＳｉＣ（シリコンカーバイド）を用いている。横軸はｐ-半導体領域（ＲＥＳＵＲＦ）の不純物濃度であり、縦軸は絶縁破壊耐圧を示す。一般に、絶縁破壊耐圧は半導体領域の濃度と深さの積の関数であり、この計算では半導体領域の深さは０．６μｍにしている。破壊電界強度の等方性を仮定し、その絶対値を＜０００１＞方向の値に設定したシミュレーション結果を○印のデータで示す。この結果によれば第1の半導体領域の濃度を最適化すれば耐圧は＜０００１＞方向の理想耐圧（＜０００１＞限界として示す）にほぼ等しい値が得られる。
【００２２】
一方、現実にあわせて破壊電界強度の異方的を導入し、＜０００１＞方向と＜１１２０＞方向の破壊電界強度を実験による値に設定して絶縁破壊耐圧を計算した結果を、×印のデータで示す。計算結果によれば、絶縁破壊耐圧が＜０００１＞方向の理想耐圧と比べて１０％程度低下し、またｐ-領域（ＲＥＳＵＲＦ）の最適濃度も理想耐圧の場合と異なる。ｐ-層（ＲＥＳＵＲＦ）の設計濃度を、従来の設計手法（等方性シミュレーション）による最適値に設定すると、耐圧が５０％以上低下する。
【００２３】
図５は、従来の技術による素子の耐圧低下が、破壊電界強度の異方性にあることを示す図である。ｐ-層の設計濃度を従来の設計の最適値に設定すると、終端構造の端で電界の方向がＣ軸に垂直方向にずれるため耐圧が低下する。矢印で示したものが電界の大きさと方向である、ＲＥＳＵＲＦの端部では、矢印が基板面に平行な方向に大きく伸びているのがわかる。この方向の破壊強度は図３で説明したように、基板面に垂直方向よりも小さいので、耐圧が低下するのである。なお、電界強度の分布が等電線で示されている。
【００２４】
図６は、図１に示す高耐圧半導体装置（×印のデータで示す）と、従来の高耐圧半導体装置（本発明の第１のｐ-型層に相当するＲＥＳＵＲＦのみ備える、菱形印のデータで示す）の耐圧を、シミュレーションにより比較した図である。横軸は、従来の技術ではｐ- 型層（ＲＥＳＵＲＦ）のドーズ量（濃度を深さ方向に積分したもの）であり、本実施形態では内側の第１のｐ- 型層6におけるドーズ量である。本実施形態により、耐圧を＜０００１＞方向の限界値まで向上せしめることが可能となる。第1のｐ- 型層6の不純物濃度と深さの積に関しては、図６よりεＥc1／ｑで最大の効果が得られ、０．８εＥc1／ｑ以上１．２εＥc1／ｑ以下まで効果が認められる。
【００２５】
より詳細には、ドーズ量が規定の量より多い場合はＲＥＳＵＲＦ層端で電界集中が起こり、一方ドーズ量が少ない場合はＲＥＳＵＲＦ層が完全に空乏化してしまい、ＲＥＳＵＲＦ層の電界遮蔽効果が不足するので、電極端で電界集中が発生する。従って、第１のｐ-型層のドーズ量はεＥc1／ｑとするのが好ましく、余裕を考えて０．８εＥc1／ｑ以上１．２εＥc1／ｑ以下が認められるということである。
【００２６】
図７、８は第１の実施形態の効果を説明する図面である。図７は素子中の最大電界部（第１のｐ- 型領域６の端部）の拡大図である。本実施形態では、最大電界の方向は＜０００１＞方向（基板面に垂直方向）に揃っている。即ち、破壊強度の弱い横側からの電界を第２のｐ-型領域で７で抑制し、破壊強度の強い縦方向で電界を受ける構造となっている。
【００２７】
図８は第２のｐ- 型領域７の終端での電界の方向と分布を示す図である。第２のｐ- 型領域終端部の電界は＜１１２０＞方向の最大電界以下に抑えられている。本実施形態では外側の終端構造（第２のｐ- 型領域７）は＜１１２０＞方向の電界緩和を目的とし、内側の終端構造（第１のｐ- 型領域６）は＜０００１＞方向の電界緩和構造に寄与することがこの図により示されている。
【００２８】
図９は第２のｐ- 型領域７の最適濃度範囲をシミュレーションにより求めた図である。第２のｐ- 型領域７のドーズ量が１．１εＥc2／ｑを超えると、この領域の端部で電界集中が起こり耐圧が急落する。一方下限に関しては効果は０．４εＥc2/qまで効果が認められる。
【００２９】
図１０は、第２のｐ- 型領域７のドーズ量が最適値より小さくなると、第１のｐ- 型領域６の耐圧のマージンが小さくなることを示しているが、ピーク値がシングルＪＴＥ耐圧限界値を上回っているので、横方向電界緩和の効果は持続していることがわかる。なお、シングルＪＴＥ耐圧限界値とは、ＪＴＥ（ＲＥＳＵＲＦ）が１つの場合に、これ以上耐圧を上げられない限界値のことである。
【００３０】
ＪＴＥ領域の長さは、電極周辺部の空乏層の横方向と同じ程度以上に設定し、この領域の空乏層からの電気力線を終端する。この空乏層の横方向の広がりは、縦方向の空乏層の長さと同じでεＥｃ／ｑＮｄで表わされる。本実施形態の場合、ＪＴＥは第１のｐ- 型層６とこれに隣接した第２のｐ- 型層７からなるので、この２つでεＥｃ／ｑＮｄを満足すればよい。第２のｐ- 型層７で４０％程度を負担すればよいので、第２のｐ- 型層７が完全空乏化するためには、その幅ｗ2 は０．４εＥｃ2／ｑＮｄ以上εＥｃ2／ｑＮｄ以下となる。また、第１のｐ- 型層６が完全空乏化しないようにするために、その幅ｗ1はεＥｃ1／ｑＮｄ−εＥｃ2／ｑＮｄ以上、好ましくはεＥｃ1／ｑＮｄ−０．４εＥｃ2／ｑＮｄ以上とすればよい。但し、上式に於いて、ＳｉＣの比誘電率をε、ＳｉＣの＜０００１＞方向、＜１１−２０＞方向の破壊電界強度を夫々Ｅc1、Ｅｃ2、電荷素量をｑ、ＳｉＣ層中のドナー濃度をＮｄとする。
【００３１】
以上のように、第１の実施形態によれば、低濃度の第１のｐ- 型層の外側に、これよりさらに低濃度の第２のｐ- 型層をこれに接して設けることにより、破壊電界強度に異方性のある半導体において耐圧を最大化できるので、半導体本来の性能を引き出すことができる。
【００３２】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係る半導体装置の断面図である。第１の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
【００３３】
第２の実施形態が第１の実施形態と異なる点は、第２のｐ- 型層７の中に第１のｐ- 型層６と同程度の濃度を有する複数のリング６´を有することである。
【００３４】
第１のｐ- 型層６の周辺に、これと同程度の濃度を有するリング６´を配置することにより、第１のｐ- 型層への電界集中が緩和され、第１のｐ- 型層のドーズのマージンを７倍以上広げることが可能となる。より詳細には、第１のｐ- 型層６のドーズ（不純物濃度と深さの積）が０．８εＥｃ1／ｑ以上で８εＥｃ1／ｑ以下であれば良い。また、第１の実施形態と同様に、第２のｐ- 型層７のドーズは０．４εＥｃ2／ｑ以上で１．１εＥｃ2／ｑ以下とすることができる。幅についても、第２のｐ- 型層７の幅ｗ2 は０．４εＥｃ2／ｑＮｄ以上εＥｃ2／ｑＮｄ以下とし、第１のｐ- 型層６の幅ｗ1はεＥｃ1／ｑＮｄ−εＥｃ2／ｑＮｄ以上、好ましくはεＥｃ1／ｑＮｄ−０．４εＥｃ2／ｑＮｄ以上とすればよい。
【００３５】
（第３の実施形態）
図１２は、本発明の第３の実施形態に係る半導体装置の断面図である。第１の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
【００３６】
第３の実施形態が第１の実施形態と異なる点は、第２のｐ- 型層７の深さを第１のｐ- 型層６よりも深くしたことである。
【００３７】
第２のｐ- 型層７の深さを深くすることにより、横方向電界の遮断効果を高めることが可能となる。
【００３８】
（第４の実施形態）
図１３は、本発明の第４の実施形態に係る半導体装置の断面図である。第３の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
【００３９】
第４の実施形態が第３の実施形態と異なる点は、第２のｐ- 型層７の深さを第１のｐ- 型層６よりも深くし、かつ第１のｐ- 型層６を下及び横から包み込むようにしたことである。
【００４０】
第２のｐ- 型層７の深さを深くすることにより、横方向電界の遮断効果を高めることが可能となる上，包み込むことによりＪＴＥ外側の角における電界集中を緩和することができる。
【００４１】
（第５の実施形態）
図１４は、本発明の第５の実施形態に係る半導体装置の断面図である。第４の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
【００４２】
第５の実施形態が第４の実施形態と異なる点は、第２のｐ- 型層７の深さを第１のｐ- 型層６よりも深くし、第１のｐ- 型層６を下及び横から包み込むようにし、かつ第２のｐ- 型層７の中に第１のｐ- 型層６と同程度の濃度を有する複数のリング６´を有するようにしじたことである。
【００４３】
第２のｐ- 型層７の深さを深くすることにより、横方向電界の遮断効果を高めることが可能となる上，ＪＴＥ外側の角における電界集中を緩和することができ、かつドーズのマージンを広げることが可能となる。
【００４４】
（第６の実施形態）
図１５は、本発明の第６の実施形態に係る半導体装置の断面図である。第１の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
【００４５】
第６の実施形態が第１の実施形態と異なる点は、半導体装置をショットキーダイオードからｐｎダイオードに変更したことである。即ち、第１のｐ- 型層６に囲まれた活性領域の表面に、ｐ+ アノード領域１１を設け、その上にアノード電極４を設けたことである。
【００４６】
このように構成しても、第１の実施形態と同様な効果を奏することができる。なお、ＪＴＥ構造に関し、第２〜第５の実施形態と同様にできることは言うまでもない。
【００４７】
（第７の実施形態）
図１６は、本発明の第７の実施形態に係る半導体装置の断面図である。第１の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
【００４８】
第７の実施形態が第１の実施形態と異なる点は、半導体装置をショットキーダイオードから縦型ＭＯＳＦＥＴに変更したことである。図において、参照番号１２は、ｐ型領域である。ｐ型領域１２と第２のｐ- 型層７の間に、第１のｐ- 型層６が形成されている。参照番号１５がｎ型ソース領域、１６が絶縁膜、１７がゲート電極、１８がソース電極（第１の電極）である。
【００４９】
ｎ+ 型半導体基板１がドレイン領域になるが、これをｐ型に変えればＩＧＢＴとすることができる。
【００５０】
このように構成しても、第１の実施形態と同様な効果を奏することができる。なお、ＪＴＥ構造に関し、第２〜第５の実施形態と同様にできることは言うまでもない。
【００５１】
以上、本発明を実施形態を通じ説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態に係る半導体装置の断面図。
【図２】第１の実施形態に係る半導体装置の上面図。
【図３】炭化珪素の耐圧の面方位依存性を説明する図。
【図４】耐圧のリサーフ層（ＪＴＥ）ドーピング濃度依存性を、耐圧の等方性、異方性に関し、夫々シミュレーションした結果を示す図。
【図５】シングルリサーフ層（ＪＴＥ）における電界分布と、電界強度の方向、大きさをシミュレーションした結果を示す図。
【図６】第１の実施形態における、第１のｐ- 型層のドーズ量と耐圧の関係を示す図。
【図７】第１の実施形態における、第１のｐ- 型層と第２のｐ- 型層の境界付近の電界分布を示す図。
【図８】第１の実施形態における、第２のｐ- 型層の終端部付近の電界分布を示す図。
【図９】第１の実施形態における、第２のｐ- 型層のドーズ量と耐圧の関係を示す図。
【図１０】第１の実施形態における、第１のｐ- 型層のドーズ量と耐圧の関係を、第２のｐ- 型層のドーズ量との関連で示す図。
【図１１】本発明の第２の実施形態に係る半導体装置の断面図。
【図１２】本発明の第３の実施形態に係る半導体装置の断面図。
【図１３】本発明の第４の実施形態に係る半導体装置の断面図。
【図１４】本発明の第５の実施形態に係る半導体装置の断面図。
【図１５】本発明の第６の実施形態に係る半導体装置の断面図。
【図１６】本発明の第７の実施形態に係る半導体装置の断面図。
【符号の説明】
【００５３】
１…炭化珪素（ＳｉＣ）基板
２…炭化珪素（ＳｉＣ）層
３…ショットキー電極
４…第１の電極
５…第２の電極
６…第１のｐ- 型層
７…第２のｐ- 型層
８…チャネルストッパ層
９…シリコン酸化膜
１０…保護膜
１１…ｐ型領域
１２…ｐ型領域
１５…ソース領域
１６…ゲート絶縁膜
１７…ゲート電極
１８…ソース電極（第１の電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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