(57)【要約】【課題】安定化容量の直列接続された複数のセルキャパシタの接続点の中間電位を適切に制御できるようにすることを目的とする。【解決手段】電源電圧を昇圧し昇圧電圧ＶＰＰをメモリコア１２に供給する昇圧電源回路１１、昇圧電圧ＶＰＰを供給する電源線と接地の間に直列接続された安定化容量１４を構成するセルキャパシタＣ１，Ｃ２、及びセルキャパシタＣ１，Ｃ２の接続点に中間電位Ｖｂｉａｓを供給するバイアス発生回路１３に加え、さらに昇圧電圧ＶＰＰを設定値に下げるクランプ回路１５を備え、昇圧電源回路１１が昇圧動作を停止する場合に、クランプ回路１５により昇圧電圧ＶＰＰを設定値にクランプし、その後の通常動作への移行時に中間電位Ｖｂｉａｓが昇圧電圧側や接地電位側に大きく逸脱することを防止できるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリコア部と、
第１の電源電圧を昇圧して第２の電源電圧を上記メモリコア部に供給する昇圧電源回路と、
上記昇圧電源回路からの上記第２の電源電圧を供給する電源線と接地との間に直列に接続された第１及び第２のキャパシタと、
上記第１のキャパシタと上記第２のキャパシタの接続点に中間電位を供給するバイアス発生回路と、
上記昇圧電源回路が昇圧動作を停止する場合に、上記第２の電源電圧を設定値に下げるクランプ回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
上記クランプ回路は、低消費電力モード時に上記第２の電源電圧を設定値に下げることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
上記クランプ回路は、上記第２の電源電圧を供給する電源線と接地との間に接続されたスイッチング回路であることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
上記クランプ回路は、ドレインが上記第２の電源電圧を供給する電源線に接続され、ソースが接地され、ゲートに上記低消費電力モードであるか否かを示す信号が供給されるトランジスタを有することを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
上記クランプ回路は、ドレイン及びゲートが上記第２の電源電圧を供給する電源線に接続された第１のトランジスタと、ドレインが上記第１のトランジスタのソースに接続され、ソースが接地され、ゲートに上記低消費電力モードであるか否かを示す信号が供給される第２のトランジスタとを有することを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
上記第１及び第２のキャパシタは、メモリセルキャパシタを用いて構成されることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
【請求項７】
入力される外部コマンドに応じて、上記低消費電力モード状態と通常動作状態とを切り替え可能であることを特徴とする請求項２記載の半導体記憶装置。
【請求項８】
複数のメモリセルを有するメモリコア部と、
第１の電源電圧を昇圧して第２の電源電圧を上記メモリコア部に供給する昇圧電源回路と、
上記昇圧電源回路からの上記第２の電源電圧を供給する電源線と接地との間に直列に接続された複数のキャパシタと、
上記直列接続されたキャパシタの接続点に中間電位を供給するバイアス発生回路と、
上記昇圧電源回路による昇圧動作が停止される低消費電力モード時に、上記第２の電源電圧を設定値に下げるクランプ回路とを備えることを特徴とする半導体記憶装置。
【請求項９】
上記複数のキャパシタは、それぞれメモリセルキャパシタを用いて構成されることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
複数のメモリセルを有するメモリコア部と、第１の電源電圧を昇圧して第２の電源電圧を上記メモリコア部に供給する昇圧電源回路と、上記昇圧電源回路からの上記第２の電源電圧を供給する電源線と接地との間に直列に接続された複数のキャパシタと、上記直列接続されたキャパシタの接続点に中間電位を供給するバイアス発生回路と、低消費電力モード時に上記第２の電源電圧を設定値に下げるクランプ回路とを有する半導体記憶装置と、
上記半導体記憶装置に対してコマンドを入力し、当該コマンドにより上記半導体記憶装置の動作状態を制御可能な制御装置とを備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、通常動作時よりも消費電力が小さい低消費電力状態を持つ半導体記憶装置に用いて好適なものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置においては、電源電圧の変動を抑えるために電源線と接地線との間に安定化容量（デカップリングキャパシタ）を設けることが一般に行われる。この安定化容量をＤＲＡＭのメモリセルに使用されるセルキャパシタで形成することが考えられている。例えば、特許文献１には、複数のセルキャパシタを分離して配置することで面積効率の優れた容量素子を実現することが記載されている。
【０００３】
しかし、ＤＲＡＭのセルキャパシタは、印加電圧の制限値（キャパシタ耐圧）が低いため、そのままでは高電圧電源の安定化容量としては使用できない。そこで、高電圧電源に対しては、複数のセルキャパシタを高電圧電源線と接地線との間に直列接続することで分圧し、各セルキャパシタに印加される電圧がキャパシタ耐圧を超えないように、セルキャパシタの接続点に一定の中間電位を与える回路を設ける。例えば、特許文献２、３には、複数のセルキャパシタを直列接続して形成された安定化容量において、セルキャパシタの接続点の中間電位を維持する回路について記載されている。
【０００４】
図８は、複数のセルキャパシタを直列接続した安定化容量を設けた従来の半導体記憶装置の構成を示す図である。図８においては、半導体記憶装置における電源に係る回路部分を示している。
【０００５】
まず、低消費電力状態信号ＤＰＤＳがローレベル（以下、“Ｌ”と記す。）である場合、すなわち通常動作時よりも消費電力を減らす状態である低消費電力モード（Deep Power Down：ＤＰＤ、パワーダウンモードともいう。）でない場合について説明する。このとき、昇圧電源回路１０１は、図示しない外部電源より供給される電源電圧ＶＤＤを昇圧してメモリコア１０２に昇圧電圧ＶＰＰを供給する。
【０００６】
ここで、昇圧電圧ＶＰＰの変動を抑えるための安定化容量１０４は、セルキャパシタＣ１，Ｃ２で構成されている。セルキャパシタＣ１，Ｃ２は、各々複数のセルキャパシタで構成されている。セルキャパシタＣ１の一端に昇圧電圧ＶＰＰが供給され、セルキャパシタＣ１の他端とセルキャパシタＣ２の一端の接続点に中間電位Ｖｂｉａｓが供給され、セルキャパシタＣ２の他端が接地されている。
【０００７】
バイアス発生回路１０３は、セルキャパシタＣ１とＣ２の接続点に供給する中間電位Ｖｂｉａｓを制御する。バイアス発生回路１０３は、昇圧電圧ＶＰＰを検出し、セルキャパシタＣ１，Ｃ２に印加される電圧がキャパシタ耐圧を超えないように中間電位Ｖｂｉａｓを制御する。
【０００８】
次に、低消費電力状態信号ＤＰＤＳがハイレベル（以下、“Ｈ”と記す。）である場合、すなわち低消費電力モードである場合について説明する。このとき、消費電力を削減するために、昇圧電源回路１０１は、外部電圧ＶＤＤの昇圧動作を停止し、昇圧電圧ＶＰＰの供給線（電源線）はフローティングになる。また、同様に、バイアス発生回路１０３も動作を停止し、中間電位Ｖｂｉａｓの供給線はフローティングになる。
【０００９】
図８に示した従来の半導体記憶装置の動作を、図９を参照して詳細に説明する。以下では、セルキャパシタＣ１，Ｃ２は容量が同じであるとする。
【００１０】
起動時（期間Ｓ１）では、昇圧電源回路１０１及びバイアス発生回路１０３は、“Ｌ”の低消費電力状態信号ＤＰＤＳを受ける。昇圧電源回路１０１は、外部電源より供給される電源電圧ＶＤＤを昇圧して、メモリコア１０２に供給する昇圧電圧ＶＰＰを所定の電圧に上昇させる。昇圧電圧ＶＰＰの安定化容量１０４を構成するセルキャパシタＣ１，Ｃ２における中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰの分圧レベルになる。ここで、セルキャパシタＣ１，Ｃ２は同じ容量を有するので、中間電位Ｖｂｉａｓは昇圧電圧ＶＰＰの電圧上昇の（１／２）で追従する。バイアス発生回路１０３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。
【００１１】
通常動作時（期間Ｓ２）では、昇圧電源回路１０１及びバイアス発生回路１０３は、“Ｌ”の低消費電力状態信号ＤＰＤＳを受ける。昇圧電源回路１０１は、電源電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを所定の電圧に維持する。また、セルキャパシタＣ１，Ｃ２の中間電位は、昇圧電圧ＶＰＰを分圧した（ＶＰＰ／２）になるので、バイアス発生回路１０３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。
【００１２】
そして、低消費電力モード時（期間Ｓ３）、昇圧電源回路１０１及びバイアス発生回路１０３は、“Ｈ”の低消費電力状態信号ＤＰＤＳを受ける。“Ｈ”の低消費電力状態信号ＤＰＤＳを受けた昇圧電源回路１０１及びバイアス発生回路１０３は、消費電力を減らすために動作を停止し、昇圧電圧ＶＰＰ及び中間電位Ｖｂｉａｓのそれぞれの供給線はフローティングになる。セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰが分圧された（ＶＰＰ／２）になる。
その後、低消費電力モード時においては、昇圧電圧ＶＰＰは、メモリコア１０２のリーク電流により接地電位に向かって徐々に低下していく。また、中間電位Ｖｂｉａｓも、（ＶＰＰ／２）で徐々に低下していく。
【００１３】
次に、低消費電力モードから通常動作への移行時（期間Ｓ４）では、昇圧電源回路１０１及びバイアス発生回路１０３は、“Ｌ”の低消費電力状態信号ＤＰＤＳを受け、それぞれ動作を開始する。昇圧電源回路１０１は、電源電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを所定の電圧に上昇させる。セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰの電圧上昇の（１／２）で追従する。バイアス発生回路１０３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。
【００１４】
その後、昇圧電圧ＶＰＰが所定の電圧になり、中間電位Ｖｂｉａｓが（ＶＰＰ／２）になると、通常動作を開始する。この通常動作時（期間Ｓ５）では、上述した通常動作時（期間Ｓ２）と同様に動作する。
【００１５】
【特許文献１】特開平１０−１２８３８号公報
【特許文献２】特許第３３９９５１９号公報
【特許文献３】特開２００６−６６０１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の半導体記憶装置において、起動時及び通常動作時には、バイアス発生回路１０３により中間電位Ｖｂｉａｓが制御され維持される。しかし、低消費電力モード時には、バイアス発生回路１０３が停止し動作していないので、例えば、図１０に示すように中間電位Ｖｂｉａｓが昇圧電圧ＶＰＰに近づく場合がある。図１０において、Ｓ１は起動時を示し、Ｓ２は通常動作時を示している。また、Ｓ３は低消費電力モード時、Ｓ４は低消費電力モードから通常動作への移行時、Ｓ５は通常動作時を示している（後述する図１１においても同じ。）。
【００１７】
その後、低消費電力モードから通常動作への移行時（期間Ｓ４）では、低消費電力状態信号ＤＰＤＳを受けて、昇圧電源回路１０１は、外部電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを所定の電圧に上昇させ、バイアス発生回路１０３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。そのため、セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、低消費電力モード時の電圧から昇圧電圧ＶＰＰの電圧上昇分の（１／２）上昇し、通常動作時における中間電位Ｖｂｉａｓから大きく逸脱する場合がある。このとき、セルキャパシタＣ２の印加電圧がキャパシタ耐圧より大きな電圧Ｖ１になると、セルキャパシタＣ２の破壊やリーク電流の増加等の不具合が発生し、信頼性に影響を及ぼす。
【００１８】
また、低消費電力モード時に、例えば、図１１に示すように中間電位Ｖｂｉａｓが接地電位に近づく場合がある。
その後、低消費電力モードから通常動作への移行時（期間Ｓ４）では、低消費電力状態信号ＤＰＤＳを受けて、昇圧電源回路１０１は、外部電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを所定の電圧に上昇させ、バイアス発生回路１０３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、低消費電力モード時の電圧から昇圧電圧ＶＰＰの電圧上昇分の（１／２）上昇し、通常動作時における中間電位Ｖｂｉａｓから大きく逸脱する場合がある。このとき、セルキャパシタＣ１の印加電圧がキャパシタ耐圧より大きな電圧Ｖ２になると、セルキャパシタＣ１の破壊やリーク電流の増加等の不具合が発生し、信頼性に影響を及ぼす。
【００１９】
このように従来の半導体記憶装置においては、低消費電力モードから通常動作への移行時における中間電位Ｖｂｉａｓの変動により、安定化容量１０４を構成するセルキャパシタＣ１，Ｃ２にキャパシタ耐圧を超える電圧が印加されてしまうことがあった。
本発明は、安定化容量を構成する直列接続された複数のセルキャパシタの接続点の中間電位を適切に制御できるようにすることを目的とする。
【課題を解決するための手段】
【００２０】
本発明の半導体記憶装置は、第１の電源電圧を昇圧して第２の電源電圧を複数のメモリセルを有するメモリコア部に供給する昇圧電源回路と、上記第２の電源電圧を供給する電源線と接地の間に直列に接続された複数のキャパシタと、その直列接続されたキャパシタの接続点に中間電位を供給するバイアス発生回路とに加え、さらに昇圧電源回路が昇圧動作を停止する場合に、上記第２の電源電圧を設定値に下げるクランプ回路を備える。
本発明によれば、昇圧電源回路が昇圧動作を停止する場合に、クランプ回路が第２の電源電圧を設定値にクランプして、その後の通常動作への移行時における中間電位が第２の電源電圧側や接地電位側に大きく逸脱することを防止することができる。
【発明の効果】
【００２１】
本発明によれば、昇圧電源回路が昇圧動作を停止する場合に、クランプ回路が第２の電源電圧を設定値にクランプすることにより、その後の通常動作への移行時に中間電位が第２の電源電圧側や接地電位側に大きく逸脱することを防止し、各キャパシタに耐圧を超える電圧が印加されないように中間電位を適切に制御することができる。したがって、キャパシタの破壊やリーク電流の増加等の不具合が発生することを防止して、信頼性を確保することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面に基づいて説明する。
【００２３】
図１は、本発明の実施形態による半導体記憶装置の構成例を示す図であり、ここでは本発明の要素的特徴のみを示している。
昇圧電源回路１１は、図示しない外部電源より供給される電源電圧ＶＤＤを昇圧して、メモリコア１２に昇圧電圧ＶＰＰを供給する。ここで、メモリコア１２は、後述するように例えばＤＲＡＭ型のメモリコアであり、セルキャパシタ（メモリセルキャパシタ）によって構成される複数のメモリセルを有する。
【００２４】
安定化容量１４は、昇圧電圧ＶＰＰの変動を抑えるためのものであり、複数のキャパシタＣ１，Ｃ２で構成されている。キャパシタＣ１，Ｃ２は、メモリセルに使用されるキャパシタと同様のセルキャパシタを用いて構成されている。セルキャパシタＣ１の一端に昇圧電圧ＶＰＰが供給され、セルキャパシタＣ１の他端とセルキャパシタＣ２の一端が接続され、セルキャパシタＣ２の他端が接地されている。すなわち、安定化容量１４を構成するキャパシタＣ１，Ｃ２は、昇圧電圧ＶＰＰを供給する供給線（電源線）と接地との間に直列接続されている。また、セルキャパシタＣ１の他端とセルキャパシタＣ２の一端の接続点には中間電位Ｖｂｉａｓが供給されている。
【００２５】
バイアス発生回路１３は、昇圧電圧ＶＰＰを検出して、セルキャパシタＣ１，Ｃ２の印加電圧がキャパシタ耐圧を超えないように、セルキャパシタＣ１とＣ２の接続点に供給する中間電位Ｖｂｉａｓを制御する。中間電位Ｖｂｉａｓは、例えばセルキャパシタＣ１、Ｃ２の容量比に応じて昇圧電圧ＶＰＰを分圧した電位であり、セルキャパシタＣ１、Ｃ２の容量が等しい場合には、ＶＰＰ／２（もしくは略ＶＰＰ／２）となる。
クランプ回路１５は、昇圧電圧ＶＰＰを設定値に下げるための回路、すなわち昇圧電圧ＶＰＰを供給する供給線（電源線）を所定電位にクランプする回路である。
【００２６】
昇圧電源回路１１、バイアス発生回路１３、及びクランプ回路１５には、通常動作時よりも消費電力を減らす状態である低消費電力モード（パワーダウンモード）か否かを示す低消費電力状態信号ＤＰＤＳが供給されている。本実施形態では、低消費電力状態信号ＤＰＤＳがハイレベル（“Ｈ”）のときに低消費電力モードであり、ローレベル（“Ｌ”）のときに低消費電力モードでない（例えば、通常動作状態）とする。昇圧電源回路１１、バイアス発生回路１３、及びクランプ回路１５は、低消費電力状態信号ＤＰＤＳに応じて動作が制御される。
【００２７】
具体的には、低消費電力状態信号ＤＰＤＳが“Ｌ”である場合、昇圧電源回路１１は、外部電源より供給される電源電圧ＶＤＤを昇圧して昇圧電圧ＶＰＰを供給し、バイアス発生回路１３は、昇圧電圧ＶＰＰを検出して中間電位Ｖｂｉａｓの制御を行う。低消費電力状態信号ＤＰＤＳが“Ｌ”である場合、クランプ回路１５はクランプ動作を行わない。
【００２８】
一方、低消費電力状態信号ＤＰＤＳが“Ｈ”である場合、すなわち低消費電力モード時には、昇圧電源回路１１及びバイアス発生回路１３は、動作を停止し、その出力はフローティングになる。また、低消費電力状態信号ＤＰＤＳが“Ｈ”である場合、クランプ回路１５が動作し、昇圧電圧ＶＰＰが所定の電圧にクランプされる。つまり、低消費電力状態信号ＤＰＤＳが“Ｈ”である場合には、中間電位Ｖｂｉａｓの供給線はフローティングになり、昇圧電圧ＶＰＰはクランプ回路１５により設定電圧に下げられてクランプされる。
【００２９】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図２は、第１の実施形態における半導体記憶装置の構成例を示す図である。この図２において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００３０】
第１の実施形態における半導体記憶装置は、図２に示すようにクランプ回路１５Ａが昇圧電圧ＶＰＰの供給線と接地の間に接続されたスイッチング回路で構成されている。具体的には、クランプ回路１５Ａは、スイッチング回路としてのｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称す。）Ｍ１で構成されている。ｎＭＯＳトランジスタＭ１のドレインは、昇圧電圧ＶＰＰの供給線に接続され、ソースは接地されている。また、ｎＭＯＳトランジスタＭ１のゲートには、低消費電力状態信号ＤＰＤＳが供給されている。
【００３１】
低消費電力状態信号ＤＰＤＳが“Ｈ”の場合には、ｎＭＯＳトランジスタＭ１はオン状態となり、昇圧電圧ＶＰＰを接地に短絡させる（昇圧電圧ＶＰＰを接地電位にクランプする）。一方、低消費電力状態信号ＤＰＤＳが“Ｌ”の場合には、ｎＭＯＳトランジスタＭ１はオフ状態となり、昇圧電圧ＶＰＰのクランプ動作は行わない。
【００３２】
第１の実施形態における半導体記憶装置の動作を、図３を参照して説明する。以下では、セルキャパシタＣ１，Ｃ２は容量が同じであるとする。
【００３３】
起動時（期間Ｓ１）では、昇圧電源回路１１、バイアス発生回路１３及びクランプ回路１５Ａは、“Ｌ”の低消費電力状態信号ＤＰＤＳを受ける。昇圧電源回路１１は、外部電源より供給される電源電圧ＶＤＤを昇圧して、メモリコア１２に供給する昇圧電圧ＶＰＰを所定の電圧に上昇させる。昇圧電圧ＶＰＰの安定化容量１４を構成するセルキャパシタＣ１，Ｃ２における中間電位Ｖｂｉａｓは、セルキャパシタＣ１，Ｃ２の容量比に応じた昇圧電圧ＶＰＰの分圧レベルになる。セルキャパシタＣ１，Ｃ２は同じ容量を有するので、中間電位Ｖｂｉａｓは昇圧電圧ＶＰＰの電圧上昇の（１／２）で追従する。バイアス発生回路１３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。クランプ回路１５Ａは、低消費電力状態信号ＤＰＤＳが“Ｌ”であるので、ｎＭＯＳトランジスタＭ１がオフ状態となり昇圧電圧ＶＰＰのクランプ動作を行わない。
【００３４】
通常動作時（期間Ｓ２）では、昇圧電源回路１１、バイアス発生回路１３及びクランプ回路１５Ａは、“Ｌ”の低消費電力状態信号ＤＰＤＳを受ける。昇圧電源回路１１は、電源電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを所定の電圧に維持する。また、セルキャパシタＣ１，Ｃ２の中間電位は、昇圧電圧ＶＰＰを分圧した（ＶＰＰ／２）になるので、バイアス発生回路１３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。クランプ回路１５Ａは、昇圧電圧ＶＰＰのクランプ動作を行わない。
【００３５】
そして、低消費電力モード時（期間Ｓ３）、昇圧電源回路１１、バイアス発生回路１３、及びクランプ回路１５Ａは、“Ｈ”の低消費電力状態信号ＤＰＤＳを受ける。昇圧電源回路１１は、消費電力を減らすために動作を停止する。また、クランプ回路１５Ａは、ｎＭＯＳトランジスタＭ１がオン状態になり、昇圧電圧ＶＰＰを接地電位にクランプする。セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰが接地電位であるので接地電位になる。また、バイアス発生回路１３は、消費電力を減らすために動作を停止し、中間電位Ｖｂｉａｓの供給線はフローティングになる。
【００３６】
次に、低消費電力モードから通常動作への移行時（期間Ｓ４）では、昇圧電源回路１１、バイアス発生回路１３及びクランプ回路１５Ａは、“Ｌ”の低消費電力状態信号ＤＰＤＳを受ける。したがって、昇圧電源回路１１及びバイアス発生回路１３はそれぞれ動作を開始し、クランプ回路１５Ａはクランプ動作を行わない。昇圧電源回路１１は、電源電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを所定の電圧に上昇させる。セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰの電圧上昇の（１／２）で追従する。バイアス発生回路１３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。
【００３７】
その後、昇圧電圧ＶＰＰが所定の電圧になり、中間電位Ｖｂｉａｓが（ＶＰＰ／２）になると、通常動作を開始する。この通常動作時（期間Ｓ５）では、上述した通常動作時（期間Ｓ２）と同様に動作する。
【００３８】
以上、第１の実施形態によれば、低消費電力モード時にクランプ回路１５Ａが昇圧電圧ＶＰＰを接地電位にクランプすることにより、低消費電力モードから通常動作への移行時には、昇圧電圧ＶＰＰ及び中間電位Ｖｂｉａｓは、ともに接地電位から電圧が上昇する。そのため、中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰ側にも接地電位側にも逸脱することなく（ＶＰＰ／２）になる。したがって、セルキャパシタＣ１，Ｃ２にそのキャパシタ耐圧を超える電圧が印加されないように中間電位Ｖｂｉａｓを適切に制御することができ、セルキャパシタの破壊やリーク電流の増加等の不具合が発生することを防止し、信頼性を確保することができる。
【００３９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図４は、第２の実施形態における半導体記憶装置の構成例を示す図である。この図４において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。
【００４０】
第２の実施形態における半導体記憶装置は、図４に示すようにクランプ回路１５Ｂが２つのｎＭＯＳトランジスタＭ１１、Ｍ１２で構成されている。ｎＭＯＳトランジスタＭ１１のドレイン及びゲートは、昇圧電圧ＶＰＰの供給線に接続され、ソースはｎＭＯＳトランジスタＭ１２のドレインに接続されている。つまり、ｎＭＯＳトランジスタＭ１１は、ダイオード接続されている。ｎＭＯＳトランジスタＭ１２のソースは接地され、ゲートには低消費電力状態信号ＤＰＤＳが供給されている。
【００４１】
低消費電力状態信号ＤＰＤＳが“Ｈ”の場合には、ｎＭＯＳトランジスタＭ１２はオン状態となり、ダイオード接続されているｎＭＯＳトランジスタＭ１１のソースを接地に短絡させるので、昇圧電圧ＶＰＰをｎＭＯＳトランジスタの閾値電圧Ｖｔｈに短絡させる（昇圧電圧ＶＰＰを電圧Ｖｔｈにクランプする）。一方、低消費電力状態信号ＤＰＤＳが“Ｌ”の場合には、ｎＭＯＳトランジスタＭ１２はオフ状態となり、クランプ動作は行われない。
【００４２】
第２の実施形態における半導体記憶装置の動作を、図５（Ａ）を参照して説明する。なお、セルキャパシタＣ１，Ｃ２は容量が同じであるとする。図５（Ａ）においては、バイアス発生回路１３が停止し動作していない低消費電力モード時に、中間電位Ｖｂｉａｓが昇圧電圧ＶＰＰに近づく場合を示している。
【００４３】
起動時（期間Ｓ１）では、昇圧電源回路１１、バイアス発生回路１３及びクランプ回路１５Ｂは、“Ｌ”の低消費電力状態信号ＤＰＤＳを受ける。昇圧電源回路１１は、外部電源より供給される電源電圧ＶＤＤを昇圧して、メモリコア１２に供給する昇圧電圧ＶＰＰを所定の電圧に上昇させる。昇圧電圧ＶＰＰの安定化容量１４を構成するセルキャパシタＣ１，Ｃ２における中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰの分圧レベルになる。セルキャパシタＣ１，Ｃ２は同じ容量を有するので、中間電位Ｖｂｉａｓは昇圧電圧ＶＰＰの電圧上昇の（１／２）で追従する。バイアス発生回路１３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。クランプ回路１５Ｂは、低消費電力状態信号ＤＰＤＳが“Ｌ”であるので、昇圧電圧ＶＰＰのクランプ動作を行わない。
【００４４】
通常動作時（期間Ｓ２）では、昇圧電源回路１１、バイアス発生回路１３及びクランプ回路１５Ｂは、“Ｌ”の低消費電力状態信号ＤＰＤＳを受ける。昇圧電源回路１１は、電源電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを所定の電圧に維持する。また、セルキャパシタＣ１，Ｃ２の中間電位は、昇圧電圧ＶＰＰを分圧した（ＶＰＰ／２）になるので、バイアス発生回路１３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。クランプ回路１５Ｂは、昇圧電圧ＶＰＰのクランプ動作を行わない。
【００４５】
そして、低消費電力モード時（期間Ｓ３）、昇圧電源回路１１、バイアス発生回路１３、及びクランプ回路１５Ｂは、“Ｈ”の低消費電力状態信号ＤＰＤＳを受ける。昇圧電源回路１１は、消費電力を減らすために動作を停止するが、クランプ回路１５Ｂは、クランプ動作を行い、昇圧電圧ＶＰＰをｎＭＯＳトランジスタの閾値電圧Ｖｔｈにクランプする。セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰを（１／２）に分圧した（Ｖｔｈ／２）になる。また、バイアス発生回路１３は、消費電力を減らすために動作を停止し、中間電位Ｖｂｉａｓの供給線はフローティングになる。
【００４６】
ここで、起動時及び通常動作時には、バイアス発生回路１３により中間電位Ｖｂｉａｓが制御され維持されるが、図５（Ａ）に示す例では、低消費電力モード時において、中間電位Ｖｂｉａｓは、時間の経過に伴って昇圧電圧ＶＰＰに等しいｎＭＯＳトランジスタの閾値電圧Ｖｔｈに近づく場合を示している。
【００４７】
低消費電力モードから通常動作への移行時（期間Ｓ４）では、昇圧電源回路１１、バイアス発生回路１３及びクランプ回路１５Ｂは、“Ｌ”の低消費電力状態信号ＤＰＤＳを受ける。したがって、昇圧電源回路１１及びバイアス発生回路１３はそれぞれ動作を開始し、クランプ回路１５Ｂはクランプ動作を行わない。昇圧電源回路１１は、電源電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを所定の電圧に上昇させる。セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰの電圧上昇の（１／２）だけ上昇する。バイアス発生回路１３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。
【００４８】
このとき、セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈから電圧が上昇するため、Ｖｔｈ＋（ＶＰＰ−Ｖｔｈ）／２＝ＶＰＰ／２＋Ｖｔｈ／２となる。すなわち、低消費電力モードから通常動作への移行時におけるセルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、ほぼ昇圧電圧ＶＰＰの（１／２）となる。
【００４９】
その後、昇圧電圧ＶＰＰが所定の電圧になり、中間電位Ｖｂｉａｓが（ＶＰＰ／２）になると、通常動作を開始する。この通常動作時（期間Ｓ５）では、上述した通常動作時（期間Ｓ２）と同様に動作する。
【００５０】
第２の実施形態における半導体記憶装置の他の動作例を、図５（Ｂ）を参照して説明する。なお、セルキャパシタＣ１，Ｃ２は容量が同じであるとする。図５（Ｂ）においては、バイアス発生回路１３が停止し動作していない低消費電力モード時に、中間電位Ｖｂｉａｓが接地電位に近づく場合を示している。
【００５１】
起動時（期間Ｓ１）、通常動作時（期間Ｓ２）、及び低消費電力モード時（期間Ｓ３）は、図５（Ａ）を参照して説明した動作と同様であるので説明は省略する。ただし、図５（Ｂ）に示す例では、低消費電力モード時において、中間電位Ｖｂｉａｓは、時間の経過に伴って接地電位になるものとする。
【００５２】
低消費電力モードから通常動作への移行時（期間Ｓ４）では、昇圧電源回路１１、バイアス発生回路１３及びクランプ回路１５Ｂは、“Ｌ”の低消費電力状態信号ＤＰＤＳを受ける。昇圧電源回路１１は、電源電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを所定の電圧に上昇させる。セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰの電圧上昇の（１／２）だけ上昇する。バイアス発生回路１３は、中間電位Ｖｂｉａｓを（ＶＰＰ／２）にするように動作する。クランプ回路１５Ｂはクランプ動作を行わない。
【００５３】
このとき、セルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、接地電位から電圧が上昇するため、（ＶＰＰ−Ｖｔｈ）／２＝ＶＰＰ／２−Ｖｔｈ／２となる。すなわち、低消費電力モードから通常動作への移行時におけるセルキャパシタＣ１，Ｃ２の中間電位Ｖｂｉａｓは、ほぼ昇圧電圧ＶＰＰの（１／２）となる。
【００５４】
その後、昇圧電圧ＶＰＰが所定の電圧になり、中間電位Ｖｂｉａｓが（ＶＰＰ／２）になると、通常動作を開始する。この通常動作時（期間Ｓ５）では、通常動作時（期間Ｓ２）と同様に動作する。
【００５５】
第２の実施形態によれば、低消費電力モード時にクランプ回路１５Ｂが昇圧電圧ＶＰＰをｎＭＯＳトランジスタの閾値電圧Ｖｔｈにクランプすることにより、低消費電力モードから通常動作への移行時における中間電位Ｖｂｉａｓは、昇圧電圧ＶＰＰ側にも接地電位側にも大きく逸脱することなくほぼ（ＶＰＰ／２）になる。したがって、セルキャパシタＣ１，Ｃ２にそのキャパシタ耐圧を超える電圧が印加されないように中間電位Ｖｂｉａｓを適切に制御することができ、セルキャパシタの破壊やリーク電流の増加等の不具合が発生することを防止し、信頼性を確保することができる。
【００５６】
（本実施形態による半導体記憶装置の全体構成）
図６は、本発明の実施形態による半導体記憶装置の全体構成例を示すブロック図である。この図６において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付している。
【００５７】
本実施形態による半導体記憶装置２０は、コマンド制御回路２１、動作制御回路２２、アドレス入力回路２３、アドレスデコーダ２４、データ入出力回路２５、昇圧電源回路１１、メモリコア１２、バイアス発生回路１３、安定化容量１４、及びクランプ回路１５を有する。
【００５８】
コマンド制御回路２１は、チップイネーブル信号／ＣＥ１、ＣＥ２、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥを外部コマンドＣＭＤとして受信する。コマンド制御回路２１は、受信した外部コマンドＣＭＤを解読し、解読結果を内部コマンド信号として動作制御回路に出力する。内部コマンド信号により示されるコマンドとしては、読み出しコマンド、書き込みコマンド、低消費電力モードコマンド等がある。例えば、外部コマンドＣＭＤを構成するチップイネーブル信号ＣＥ２を“Ｌ”にすることにより、半導体記憶装置２０を低消費電力状態にし、チップイネーブル信号ＣＥ２を“Ｈ”にすることにより、半導体記憶装置２０を通常動作状態にすることができる。
【００５９】
動作制御回路２２は、コマンド制御回路２１から供給される内部コマンド信号（読み出しコマンド、書き込みコマンド、低消費電力モードコマンド等）、及び半導体記憶装置２０の内部で生成されるリフレッシュコマンドに応じて、メモリコア１２に対して読み出し動作、書き込み動作及びリフレッシュ動作を行うためのタイミング信号や低消費電力状態信号ＤＰＤＳを生成する。また、動作制御回路２２は、内部コマンド信号である読み出しコマンド又は書き込みコマンドと、内部で生成されるリフレッシュコマンドとが競合する場合には、これらコマンドの調停を行うアービタ（図示せず）を有する。なお、リフレッシュコマンドは、リフレッシュタイマ（図示せず）により周期的に生成される。
【００６０】
動作制御回路２２により生成されたタイミング信号は、メモリコア１２及びデータ入出力回路２５等に供給される。また、動作制御回路２２により生成された低消費電力状態信号ＤＰＤＳは、昇圧電源回路１１、バイアス発生回路１３及びクランプ回路１５等に供給される。
【００６１】
アドレス入力回路２３は、アドレス端子を介して外部アドレス信号ＡＤＤを受け、受けた外部アドレス信号ＡＤＤをアドレスデコーダ２４に供給する。アドレスデコーダ２４は、アドレス入力回路２３から供給される外部アドレス信号ＡＤＤをデコードし、そのデコード信号をメモリコア１２に出力する。
【００６２】
データ入出力回路２５は、読み出し動作時には、メモリコア１２からコモンデータバスを介して転送される読み出しデータを、外部データ端子を介してデータ信号ＤＡＴとして出力する。また、データ入出力回路２５は、書き込み動作時には、外部データ端子を介してデータ信号ＤＡＴとして入力される書き込みデータを受信し、受信した書き込みデータをコモンデータバスを介してメモリコア１２に転送する。データ入出力回路２５におけるデータの入出力動作は、動作制御回路２２からのタイミング信号に基づいて行われる。
【００６３】
昇圧電源回路１１は、動作制御回路２２から低消費電力状態信号ＤＰＤＳを受け、低消費電力状態信号ＤＰＤＳが“Ｌ”の場合、すなわち低消費電力モードでない場合には、図示しない電源より供給される電源電圧ＶＤＤを昇圧して、メモリコア１２に供給する昇圧電圧ＶＰＰを所定の電圧に上昇させる。一方、低消費電力状態信号ＤＰＤＳが“Ｈ”の場合、すなわち低消費電力モードであれば、昇圧電源回路１１は、電源電圧ＶＤＤの昇圧動作を停止する。
【００６４】
メモリコア１２は、ＤＲＡＭ型のメモリコアであり、メモリセルアレイ２６、ワードデコーダ２７、センスアンプ２８、及びコラムデコーダ２９を有する。メモリセルアレイ２６は、アレイ状に配置された複数のメモリセル（ダイナミックメモリセル）を有し、各メモリセルは、転送トランジスタ及びデータを記憶するためのセルキャパシタを含む。また、メモリセルアレイ２６は、各メモリセルの転送トランジスタのゲートに接続されたワード線、及び転送トランジスタのデータ入出力ノードに接続されたビット線を有する。
【００６５】
ワードデコーダ２７は、供給されるデコード信号のロウデコード信号に応じて、複数のワード線のうちから何れかのワード線を選択する。センスアンプ２８は、例えば読み出し動作時に、ビット線を介してメモリセルから読み出されるデータの信号量を増幅する。コラムデコーダ２９は、供給されるデコード信号のコラムデコード信号に応じて、ビット線に読み出されセンスアンプ２８で増幅された読み出しデータをコモンデータバスに伝達し、あるいはコモンデータバスを介して供給される書き込みデータをビット線に伝達するためのコラムスイッチを制御する制御信号を出力する。
【００６６】
安定化容量１４は、昇圧電圧ＶＰＰの変動を抑えるためのものであり、昇圧電圧ＶＰＰを供給する供給線（電源線）と接地との間に直列接続された複数のキャパシタＣ１，Ｃ２で構成されている。キャパシタＣ１，Ｃ２は、メモリセルに使用されるキャパシタと同様のセルキャパシタを用いて構成されている。
【００６７】
バイアス発生回路１３は、動作制御回路２２から低消費電力状態信号ＤＰＤＳを受け、低消費電力状態信号ＤＰＤＳが“Ｌ”である（低消費電力モードでない）場合には、安定化容量１４のセルキャパシタＣ１，Ｃ２に印加される電圧がキャパシタ耐圧を超えないように、セルキャパシタＣ１とＣ２の接続点に供給する中間電位Ｖｂｉａｓを制御する。一方、低消費電力状態信号ＤＰＤＳが“Ｈ”である（低消費電力モードである）場合には、バイアス発生回路１３は動作しない。
【００６８】
クランプ回路１５は、動作制御回路２２から低消費電力状態信号ＤＰＤＳを受け、低消費電力状態信号ＤＰＤＳが“Ｌ”である（低消費電力モードでない）場合には、動作しない。一方、クランプ回路１５は、低消費電力状態信号ＤＰＤＳが“Ｈ”である（低消費電力モードである）場合には、昇圧電圧ＶＰＰを設定値にクランプする。
【００６９】
なお、上述した各実施形態においては、安定化容量１４を構成する直列接続されたセルキャパシタＣ１、Ｃ２の接続点に供給される中間電位Ｖｂｉａｓは、セルキャパシタＣ１、Ｃ２の容量比に応じて昇圧電圧ＶＰＰを分圧した電位としているが、これに限定されるものではない。セルキャパシタＣ１、Ｃ２に印加される電圧がそれぞれのキャパシタ耐圧を超えないようにする電位であれば良く、セルキャパシタＣ１の耐圧をＶＣ１、セルキャパシタＣ２の耐圧をＶＣ２とすると、中間電位Ｖｂｉａｓは、（ＶＰＰ−Ｖｂｉａｓ）≦ＶＣ１かつＶｂｉａｓ≦ＶＣ２を満たす電位であれば良い。
【００７０】
また、上述した実施形態では、安定化容量１４は２つのセルキャパシタＣ１，Ｃ２により構成しているが、２つに限らず、それ以上の複数のセルキャパシタを直列接続して構成するようにしても良い。その場合には、安定化容量１４を構成する各セルキャパシタの接続点に適宜中間電位Ｖｂｉａｓを供給するようにし、バイアス発生回路１３により各中間電位Ｖｂｉａｓを適切に制御すれば良い。
【００７１】
次に、上述した実施形態における半導体記憶装置と、半導体記憶装置に外部コマンドＣＭＤを供給し半導体記憶装置の動作状態を制御可能なＣＰＵ（制御装置）とを有する電子装置を適用した携帯電話装置について説明する。
【００７２】
図７は、本実施形態における電子装置を適用した携帯電話装置の構成例を示すブロック図である。基本的な構成は、従来の携帯電話装置と同様であり、アンテナ３１を備えた送受信部３２と、送信信号の変調、受信信号の復調及び音声とデータの分別処理を行う音声信号処理部３３と、音声を入出力する音声入出力部３４と、送信データの符号化及び受信データの復号化に係る処理を行うＤＳＰ（Digital Signal Processor）３５と、送受信の制御及び各機能部を統括的に制御して各機能を実現させるＣＰＵ３６と、処理プログラムや受信データ等を格納するメモリ部３７と、電話番号や指示操作等を入力する入力部３８と、データを表示する表示部３９とから構成されている。
【００７３】
メモリ部３７は、上述した昇圧電源回路１１、メモリコア１２、バイアス発生回路１３、セルキャパシタで構成される安定化容量１４、及びクランプ回路１５を有する本発明の実施形態における半導体記憶装置２０で構成される。メモリ部３７は、ＣＰＵ３６から外部コマンドＣＭＤが供給され、当該外部コマンドＣＭＤによりメモリコア１２の動作モード（動作状態）が制御される。例えば、メモリ部３７では、ＣＰＵ３６からの外部コマンドに応じて、データの読み出し動作や書き込み動作が行われる。また、例えば、メモリ部３７の動作状態が、ＣＰＵ３６からの外部コマンドに応じて通常動作状態や低消費電力モード状態に切り替えられ、メモリ部３７を使用しない場合には、ＣＰＵ３６からの外部コマンドＣＭＤに基づく低消費電力モードコマンドによって、消費電力を減らすようにメモリ部３７の動作を停止又は一部制限することができる。
【００７４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７５】
（付記１）複数のメモリセルを有するメモリコア部と、
第１の電源電圧を昇圧して第２の電源電圧を上記メモリコア部に供給する昇圧電源回路と、
上記昇圧電源回路からの上記第２の電源電圧を供給する電源線と接地との間に直列に接続された第１及び第２のキャパシタと、
上記第１のキャパシタと上記第２のキャパシタの接続点に中間電位を供給するバイアス発生回路と、
上記昇圧電源回路が昇圧動作を停止する場合に、上記第２の電源電圧を設定値に下げるクランプ回路とを備えることを特徴とする半導体記憶装置。
（付記２）上記クランプ回路は、低消費電力モード時に上記第２の電源電圧を設定値に下げることを特徴とする付記１記載の半導体記憶装置。
（付記３）上記クランプ回路は、上記第２の電源電圧を供給する電源線と接地との間に接続されたスイッチング回路であることを特徴とする付記１記載の半導体記憶装置。
（付記４）上記クランプ回路は、上記第２の電源電圧を接地電位に下げることを特徴とする付記１記載の半導体記憶装置。
（付記５）上記クランプ回路は、ドレインが上記第２の電源電圧を供給する電源線に接続され、ソースが接地され、ゲートに上記低消費電力モードであるか否かを示す信号が供給されるトランジスタを有することを特徴とする付記２記載の半導体記憶装置。
（付記６）上記クランプ回路は、ドレイン及びゲートが上記第２の電源電圧を供給する電源線に接続された第１のトランジスタと、ドレインが上記第１のトランジスタのソースに接続され、ソースが接地され、ゲートに上記低消費電力モードであるか否かを示す信号が供給される第２のトランジスタとを有することを特徴とする付記２記載の半導体記憶装置。
（付記７）上記第１及び第２のキャパシタは、メモリセルキャパシタを用いて構成されることを特徴とする付記１記載の半導体記憶装置。
（付記８）上記中間電位は、直列接続された上記第１及び上記第２のキャパシタの容量比に応じて、上記第２の電源電圧を分圧した電位であることを特徴とする付記１記載の半導体記憶装置。
（付記９）上記第１及び上記第２のキャパシタの容量は等しく、上記中間電位は上記第２の電源電圧の（１／２）もしくは略（１／２）の電位であることを特徴とする付記１記載の半導体記憶装置。
（付記１０）上記中間電位は、上記第１及び上記第２のキャパシタにそれぞれ印加される電圧が耐圧を超えない電位であることを特徴とする付記１記載の半導体記憶装置。
（付記１１）入力される外部コマンドに応じて、上記低消費電力モード状態と通常動作状態とを切り替え可能であることを特徴とする付記１記載の半導体記憶装置。
（付記１２）複数のメモリセルを有するメモリコア部と、
第１の電源電圧を昇圧して第２の電源電圧を上記メモリコア部に供給する昇圧電源回路と、
上記昇圧電源回路からの上記第２の電源電圧を供給する電源線と接地との間に直列に接続された複数のキャパシタと、
上記直列接続されたキャパシタの接続点に中間電位を供給するバイアス発生回路と、
上記昇圧電源回路による昇圧動作が停止される低消費電力モード時に、上記第２の電源電圧を設定値に下げるクランプ回路とを備えることを特徴とする半導体記憶装置。
（付記１３）上記クランプ回路は、上記第２の電源電圧を供給する電源線と接地との間に接続されたスイッチング回路であることを特徴とする付記１２記載の半導体記憶装置。
（付記１４）上記クランプ回路は、ドレインが上記第２の電源電圧を供給する電源線に接続され、ソースが接地され、ゲートに上記低消費電力モードであるか否かを示す信号が供給されるトランジスタを有することを特徴とする付記１２記載の半導体記憶装置。
（付記１５）上記クランプ回路は、ドレイン及びゲートが上記第２の電源電圧を供給する電源線に接続された第１のトランジスタと、ドレインが上記第１のトランジスタのソースに接続され、ソースが接地され、ゲートに上記低消費電力モードであるか否かを示す信号が供給される第２のトランジスタとを有することを特徴とする付記１２記載の半導体記憶装置。
（付記１６）上記複数のキャパシタは、それぞれメモリセルキャパシタを用いて構成されることを特徴とする付記１２記載の半導体記憶装置。
（付記１７）各キャパシタにそれぞれ印加される電圧を耐圧以下とする上記中間電位を上記直列接続されたキャパシタの接続点に供給することを特徴とする付記１２記載の半導体記憶装置。
（付記１８）複数のメモリセルを有するメモリコア部と、第１の電源電圧を昇圧して第２の電源電圧を上記メモリコア部に供給する昇圧電源回路と、上記昇圧電源回路からの上記第２の電源電圧を供給する電源線と接地との間に直列に接続された複数のキャパシタと、上記直列接続されたキャパシタの接続点に中間電位を供給するバイアス発生回路と、低消費電力モード時に上記第２の電源電圧を設定値に下げるクランプ回路とを有する半導体記憶装置と、
上記半導体記憶装置に対してコマンドを入力し、当該コマンドにより上記半導体記憶装置の動作状態を制御可能な制御装置とを備えることを特徴とする電子装置。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態による半導体記憶装置の要素的特徴を示す構成図である。
【図２】第１の実施形態による半導体記憶装置の要素的特徴を示す図である。
【図３】第１の実施形態における各状態に応じた電圧変化を示す図である。
【図４】第２の実施形態による半導体記憶装置の要素的特徴を示す図である。
【図５】第２の実施形態における各状態に応じた電圧変化を示す図である。
【図６】本発明の実施形態による半導体記憶装置の構成例を示すブロック図である。
【図７】本発明の実施形態における電子装置を適用した携帯電話装置の構成例を示す図である。
【図８】従来の半導体記憶装置の構成を示す図である。
【図９】従来の半導体記憶装置での各状態に応じた電圧変化を示す図である。
【図１０】従来の半導体記憶装置における問題点を説明するための図である。
【図１１】従来の半導体記憶装置における問題点を説明するための図である。
【符号の説明】
【００７７】
１１  昇圧電源回路
１２  メモリコア
１３  バイアス発生回路
１４  安定化容量
１５  クランプ回路
２０  半導体記憶装置
２１  コマンド制御回路
２２  動作制御回路
２３  アドレス入力回路
２４  アドレスデコーダ
２５  データ入出力回路
３１  アンテナ
３２  送受信部
３３  音声信号処理部
３４  音声入出力部
３５  ＤＳＰ
３６  ＣＰＵ
３７  メモリ部
３８  入力部
３９  表示部
１０１  昇圧電源回路
１０２  メモリコア
１０３  バイアス発生回路
１０４  安定化容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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