(57)【要約】【課題】  高信頼性・高集積性の半導体記憶装置を実現すること。【解決手段】  本発明によれば、直列に接続された電気的に書き換え可能な複数のメモリセルからなるメモリストリングスを複数有するメモリセル領域と、ゲート配線よりも上層に形成された複数の第１の配線層と、前記第１の配線層の上層に形成された複数の第２の配線層と、前記メモリセル領域のワード線方向の一端側に配置されたブロックデコーダと、前記メモリセル領域を中心として前記ブロックデコーダが配置された前記一端側とは反対側に形成された複数の拡散層領域と、前記複数のメモリセルに接続された複数のワード線と、を有する半導体記憶装置において、前記複数のワード線のうち前記ゲート配線、前記第１の配線層及び前記第２の配線層の三層配線からなる複数のワード線を介して前記ブロックデコーダと前記拡散層領域とが接続される。【選択図】  図４
2008034491.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された電気的に書き換え可能な複数のメモリセルからなるメモリストリングスを複数有するメモリセル領域と、
ゲート配線よりも上層に形成された複数の第１の配線層と、
前記第１の配線層の上層に形成された複数の第２の配線層と、
前記メモリセル領域のワード線方向の一端側に配置されたブロックデコーダと、
前記メモリセル領域を中心として前記ブロックデコーダが配置された前記一端側とは反対側に形成された拡散層領域と、
前記複数のメモリセルに接続された複数のワード線と、
を有する半導体記憶装置において、
前記複数のワード線のうち少なくとも一つのワード線は、前記ゲート配線、前記第１の配線層及び前記第２の配線層でなる第１の複数配線層部と、前記ゲート配線及び前記第１の配線層でなる第２の複数配線層部とを有し、前記第１の複数配線層によって前記メモリセルと前記ブロックデコーダとが接続され、且つ、前記第２の複数配線層によって前記メモリセルと前記拡散層領域とが接続されることを特徴とする半導体記憶装置。
【請求項２】
形成する前記拡散層領域の個数及び当該拡散層領域に接続する前記ゲート配線、前記第１の配線層及び前記第２の配線層の三層配線からなるワード線の本数は、任意に選択することが可能であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
直列に接続された電気的に書き換え可能な複数のメモリセルからなるメモリストリングスを複数有するメモリセル領域と、
ゲート配線よりも上層に形成された複数の第１の配線層と、
前記第１の配線層の上層に形成された複数の第２の配線層と、
前記メモリセル領域のワード線方向の一端側に配置されたブロックデコーダと、
前記メモリセル領域を中心として前記ブロックデコーダが配置された前記一端側とは反対側に配置されたＮチャネル型トランジスタと、
前記複数のメモリセルに接続された複数のワード線と、
を有する半導体記憶装置において、
前記複数のワード線のうち少なくとも一つのワード線は、前記ゲート配線、前記第１の配線層及び前記第２の配線層でなる第１の複数配線層部と、前記ゲート配線及び前記第１の配線層でなる第２の複数配線層部とを有し、前記第１の複数配線層によって前記メモリセルと前記ブロックデコーダとが接続され、且つ、前記第２の複数配線層によって前記メモリセルと前記Ｎチャネル型トランジスタのソース又はドレインとが接続されることを特徴とする半導体記憶装置。
【請求項４】
前記Nチャネル型トランジスタのゲートは、接地電位が印加されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記複数のメモリセルに接続された複数のワード線のゲート配線は、前記複数のメモリセルのビット線方向に関して概ね左右対称に配置されることを特徴とする請求項１乃至４の何れか一に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な半導体記憶装置に関する。半導体記憶装置の中でも、特に、不揮発性半導体記憶装置における配線のレイアウト配置技術に関する。
【背景技術】
【０００２】
近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のＮＯＲ型フラッシュメモリと比較して、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されてきている。
【０００３】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置における配線の幅及び間隔（ライン・アンド・スペース）は、フォトリソグラフィの微細加工技術が進歩するにつれて、スケーリングされていく。一般的に、より大容量のＮＡＮＤ型フラッシュメモリを実現するために、ＮＡＮＤストリングのサイズが小さくなっていくと、それに伴い転送トランジスタのサイズを小さくする必要がある。
【特許文献１】特開平８−３４００８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、転送トランジスタのサイズを小さくしてしまうと、ワード線ＷＬをＮＡＮＤストリングスのメモリセルまで引き出すゲート配線ＧＣ及び第１の配線層Ｍ０のライン・アンド・スペースを十分に確保することが出来なくなる。その結果、各ワード線ＷＬの配線間の耐圧も低下してしまう。また、配線、配線層間絶縁膜及びコンタクト等をプラズマプロセスで加工する過程で配線等に帯電する電荷と相俟って、酸化膜の絶縁破壊によるメモリセルのワード線とセルウェル間ショート等の不良が引き起こされる可能性が高まる。このように、微細化が進むＮＡＮＤ型フラッシュメモリにあっては、信頼性の維持及び集積化の向上双方の要請を満足することが困難となっている。
【０００５】
そこで、本発明は配線等のレイアウトを工夫することで、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止し、且つ、ブロックデコーダの回路面積の増加を抑制して、高信頼性、高歩留まりで、且つ高集積性の半導体記憶装置を実現するものである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、直列に接続された電気的に書き換え可能な複数のメモリセルからなるメモリストリングスを複数有するメモリセル領域と、
ゲート配線よりも上層に形成された複数の第１の配線層と、
前記第１の配線層の上層に形成された複数の第２の配線層と、
前記メモリセル領域のワード線方向の一端側に配置されたブロックデコーダと、
前記メモリセル領域を中心として前記ブロックデコーダが配置された前記一端側とは反対側に形成された複数の拡散層領域と、
前記複数のメモリセルに接続された複数のワード線と、
を有する半導体記憶装置において、
前記複数のワード線のうち前記ゲート配線、前記第１の配線層及び前記第２の配線層の三層配線からなる複数のワード線を介して前記ブロックデコーダと前記拡散層領域とが接続されていることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００７】
本発明の一実施形態に係る半導体記憶装置によれば、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止することが可能となる。また、ブロックデコーダの回路面積の増加を抑制することも可能となる。これにより、本発明の一実施形態によれば、高信頼性、高歩留まり、且つ高集積性の半導体記憶装置が実現できる。
【発明を実施するための最良の形態】
【０００８】
一般に、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置には、大容量であることだけでなく、高い信頼性が要求されている。ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリの高信頼性を実現するためには、トンネル酸化膜の高耐圧化が必要となる。従って、トンネル酸化膜を薄膜化することは容易ではなく、その結果、書き込み電圧を低くすることも容易ではない。
【０００９】
ＮＡＮＤ型フラッシュメモリの大容量化を実現するために、高集積化のためのチップシュリンクを進める必要があるにも拘わらず、このような事情から、書き込み電圧のスケーリング、書き込み電圧等の高電圧を印加する高耐圧トランジスタのスケーリングが困難になってきている。しかしながら、配線のライン・アンド・スペースは、微細加工技術が進歩するにつれてスケーリングされる。その結果、加工世代が進むにつれて、狭い配線層間の絶縁膜に印加される電界が強くなる。
【００１０】
一方、一般に、不揮発性半導体記憶装置のプロセスの側面からは、トランジスタのゲート配線加工後の熱工程では、温度の低い加工プロセスが望まれる。これは、高温の熱工程を経ることによるトランジスタのジャンクション部及びチャネル部の不純物プロファイルの悪化を防止するためである。
【００１１】
また、通常のプロセスでは、上層の配線ほど融点の低い金属が用いられるので、基本的には、上層配線ほど配線層間の絶縁膜は低温で形成されることになり、絶縁膜の膜質が悪くなる傾向がある。その結果、上層配線ほど、その耐圧は悪くなる。
【００１２】
一般に、不揮発性半導体記憶装置においては、メモリセルのワード線及びビット線がメモリセルアレイとコンタクトをとり、周辺回路部へ引き出される領域において、上述のような問題が顕著に現れる。なぜなら、メモリセルにおいては、ワード線及びビット線は、ほぼプロセスの最小寸法で加工されることになるが、ワード線及びビット線が引き出される領域では、配線のライン・アンド・スペースが緩和されて引き出されるため、上層配線あるいは下層配線と組み合わせて配線されることになるからである。ここで、最小寸法とは、フォトリソグラフィ加工技術により決まる最小線幅と、配線間に電位差が生じた時に、絶縁破壊による配線間ショートが発生しない最小のスペースとのことをいう。
【００１３】
また、メモリセルに隣接するブロックデコーダ及びセンスアンプに関しては、セルアレイ内よりも緩和された寸法で加工されるが、周辺回路の加工寸法よりも微細な加工寸法の配線が用いられる。したがって、メモリセルを駆動するブロックデコーダ、センスアンプ等の領域では、特に上述のような問題が顕著に現れる。
【００１４】
また、一般的な半導体記憶装置においては、チップ面積、とりわけ昇圧回路の面積（負荷容量）を低減するために、メモリセルのワード線をゲート配線層ＧＣ及び第１の金属配線層による配線（以下、「第１の配線層Ｍ０」という。）を用いてブロックデコーダの転送トランジスタに接続している。しかしながら、微細化が進むにつれて、ワード線をゲート配線層ＧＣ及び第１の配線層Ｍ０だけで転送トランジスタに接続するのが困難となってきている。
【００１５】
また、一般的な半導体記憶装置の製造工程においては、配線、配線層間絶縁膜及びコンタクト等の加工はプラズマプロセスにより行われることが多い。そのため、加工する配線、配線層間絶縁膜及びコンタクトが帯電することは不可避となっている。
【００１６】
例えば、エッチング加工する際には、精密なパターン制御が可能な高密度プラズマを用いたドライエッチングプロセスが用いられる。また、層間絶縁膜を生成する際は、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）を用いたプラズマプロセスよりも、シランを用いた高密度プラズマプロセスの方が、より密な絶縁膜を形成できるため、高密度プラズマプロセスを用いて生成するのが一般的である。
【００１７】
これらの工程で配線等に帯電した電荷は放出されず、配線等に帯電し、配線等にダメージを与えることとなる。上述したとおり、特に上層配線ほど配線層間の絶縁膜の耐圧は悪くなるため、電荷によるダメージを受けやすい。また、帯電した電荷は、帯電した配線等にダメージを加えるのみならず、第２の金属配線層による配線（以下、「第２の配線層Ｍ１」という。）から第２の配線層Ｍ１と第１の配線層Ｍ０とを接続するコンタクト、第１の配線層Ｍ０、そして第１の配線層Ｍ０とゲート配線層ＧＣとを接続するコンタクトを通してメモリセルのトランジスタ領域に達し、酸化膜にダメージを加え絶縁破壊によるショート等の不良をも引き起こす。つまり、製造工程で帯電する電荷によるダメージを防止することなくして、高信頼性、高歩留まりの半導体記憶装置を実現することは困難となっている。
【００１８】
そこで、本発明者は、配線のレイアウトを工夫することで、配線等を加工する際に配線等に帯電する電荷を放電し、且つブロックデコーダの回路面積の増加を抑制することが可能となることを見出し、これにより高信頼性、高歩留まりで、且つ高集積性の半導体記憶装置を実現することを可能とした。
【００１９】
以下、本発明の一実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の半導体記憶装置及びその製造方法の例を示しており、本発明の半導体記憶装置及びその作成方法は、それら実施形態に限定されるわけではない。また、以下の実施形態では、ＮＡＮＤ型フラッシュメモリを例にとり説明するが、本発明は、ＮＡＮＤ型フラッシュメモリに限定されるわけではなく、他の半導体メモリにも用いることが可能である。
【００２０】
（実施形態１）
図１は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の概略構成例を示すブロック図である。本実施形態１に係るＮＡＮＤ型フラッシュメモリ１は、メモリセル３がマトリックス状に配置されたセルアレイ２、ブロックデコーダ４、センスアンプ部５、センスアンプ部５にあるＨｖ−Ｔｒ領域６及びセンスアンプ領域７、周辺回路８、そしてパッド部９とを備える。
【００２１】
図２は、本実施形態１のＮＡＮＤ型フラッシュメモリ１のブロックデコーダ４の回路構成例を示す概略図である。図２において、４ａはｋ番目のブロックデコーダであり、アドレスデコード回路４ｃ、レベルシフタ４ｄ、ワード線ＷＬ０<０>〜ＷＬ３１<０>、ＳＧ２＜０＞及び選択ゲート線ＳＧ１に電圧を転送する転送回路４ｅ、選択ゲート線ＳＧ２<０>にＳＧＤＳの電圧を転送する回路４ｆ並びに選択ゲート線ＳＧ１にＳＧＤＳの電圧を転送する回路４ｋを有している。また、４ｂは（ｋ＋１）番目のブロックデコーダであり、アドレスデコード回路４ｇ、レベルシフタ４ｈ、ワード線ＷＬ０<１>〜ＷＬ３１<１>、ＳＧ２＜１＞及び選択ゲート線ＳＧ１に電圧を転送する転送回路４ｉ、選択ゲート線ＳＧ２<１>にＳＧＤＳの電圧を転送する回路４ｊ並びに選択ゲート線ＳＧ１にＳＧＤＳの電圧を転送する回路４ｋを有している。なお、図２で示すとおり、本発明の一実施形態に係る半導体記憶装置においては、回路４ｋはｋ番目のブロックデコーダ４ａと（ｋ＋１）番目のブロックデコーダ４ｂとで共有する構成を採用している。
【００２２】
ｋ番目のブロックデコーダ４ａ及び（ｋ＋１）番目のブロックデコーダ４ｂには、それぞれ、各々のブロックアドレスが入力される。入力されたブロックアドレスは、それぞれ、アドレスデコード回路４ｃ及び４ｇに入力され、デコードされる。デコードされたブロックアドレスは、レベルシフタ回路４ｄ及び４ｈでその電圧レベルが変換され、ＸＦＥＲＧ０及びＸＦＥＲＧ１を経由して転送回路４ｅ及び４ｉを構成する転送トランジスタのゲート電極に送信される。転送回路４ｅの転送トランジスタは、ｋ番目のブロックが選択ブロックである場合に、このＸＦＥＲに印加される電圧によりオンし、ＳＧＤ、ＳＧＳ、ＣＧ０〜ＣＧ３１へ入力される電圧を、それぞれ、ＳＧ１、ＳＧ２＜０＞、ＷＬ０<０>〜ＷＬ３１<０>へ転送する。転送回路４ｉについても同様である。
【００２３】
図３は、本実施形態１のＮＡＮＤ型フラッシュメモリのブロックデコーダ４における転送回路４ｅのＷＬに電圧を転送する回路レイアウトの概略図である。図３においては、“ＡＡ”は活性領域（ＡＡ０、ＡＡ１、ＡＡ２、・・・、ＡＡ２９、ＡＡ３０、ＡＡ３１）、“ＧＣ”はゲート配線（ＧＣ０、ＧＣ１、ＧＣ２、・・・、ＧＣ２９、ＧＣ３０、ＧＣ３１）、“Ｍ０”は第１の金属配線層Ｍ０、“Ｍ１”は第２の金属配線層による配線Ｍ１を示している。本実施形態１においては、“ＡＡ”、“ＧＣ”、“Ｍ０”及び“Ｍ１”が、この順番で順次積層されている。なお、図３においては、説明の便宜上、活性領域ＡＡ、ゲート配線ＧＣ、第１の配線層Ｍ０及び第２の配線層Ｍ１のサイズ比は、概略で図示してある。
【００２４】
図３において、ＣＤは、活性領域（基板又はＰウェル上の拡散層領域（不純物領域））と第１の配線層Ｍ０とを接続するコンタクト（ＣＤ１（１）、ＣＤ１（２））であり、ＣＧは、ゲート配線ＧＣと第１の配線層Ｍ０とを接続するコンタクト（ＣＧ１（０）、ＣＧ１（１）、ＣＧ１（２）、・・・、ＣＧ１（８）、ＣＧ１（９））であり、Ｖ１は、第１の配線層Ｍ０と第２の配線層Ｍ１とを接続するコンタクト（Ｖ１（1）、Ｖ１（２））である。
【００２５】
図３に示す本実施形態１の転送回路のレイアウト配置においては、ＷＬ０<０>〜ＷＬ３１<０>を、ゲート配線層ＧＣ、第１の配線層Ｍ０及び第２の配線層Ｍ１の三層を用いることによってＮＡＮＤストリングのメモリセルまで引き出している。ＮＡＮＤストリングのメモリセルにおいて、図３に示すとおり、ＮＡＮＤストリングのメモリセルのゲート配線が、それぞれ、ワード線ＷＬ０<０>〜ＷＬ３１<０>の一部として機能している。配線４０はゲート配線（ＧＣ０、ＧＣ１、ＧＣ２、・・・、ＧＣ２９、ＧＣ３０、ＧＣ３１）を相互に接続する第１の配線層Ｍ０による配線である。ワード線ＷＬ０<０>〜ＷＬ３１<０>及び配線４０は、転送トランジスタ上では可能な限り概略真っ直ぐ（概略直線状）になるようなパターンによって形成されている。ワード線ＷＬ０<０>〜ＷＬ３１<０>を加工する際には、通常の半導体プロセスで用いるフォトリソグラフィ技術が用いられるので、ワード線ＷＬ０<０>〜ＷＬ３１<３１>及び配線４０を転送トランジスタ上では概略真っ直ぐ（概略直線状）になるように加工することによって、加工が容易で高歩留まりを実現するワード線を形成できることになる。
【００２６】
また、本実施形態１のレイアウト配置においては、ゲート配線層ＧＣ、第１の配線層Ｍ０及び第２の配線層Ｍ１の三層の配線を用いているので、配線ピッチを緩和することができ、また、配線間耐圧も緩和することができる。配線層を加工する温度は上層配線層ほど低くなり、それに伴い、同じ配線層間又は上下配線層間の層間絶縁膜を形成する温度も上層配線ほど低くなる。層間絶縁膜は、高温で形成するほど絶縁耐性が良くなる一方、上層に形成される層間絶縁膜は、低温で形成されることになる。よって、上層の配線ほど、即ちゲート配線ＧＣよりも第１の配線層Ｍ０の方が、第１の配線層Ｍ０よりも第２の配線層Ｍ１の方が、配線間耐圧が弱いので、ゲート配線ＧＣの配線幅をＷＧＣ、第１の配線層の配線幅をＷＭ０、第２の配線層Ｍ１の配線幅をＷＭ１とすると、ＷＧＣ≦ＷＭ０≦ＷＭ１であるのが好ましい。また、同様の理由から、ゲート配線ＧＣ同士間のスペースをＳＧＣ、第１の配線層同士間のスペースをＳＭ０、第２の配線層同士間のスペースをＳＭ１とすると、ＳＧＣ≦ＳＭ０≦ＳＭ１であるのが好ましい。
【００２７】
図４は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を構成するＮＡＮＤストリング一個分のレイアウトパターンの一例を示す平面図である。本実施形態１においては、メモリセルのワード線方向の端部の一端側（図４においてはＮＡＮＤストリングの左側）にブロックデコーダを配置し、メモリセル領域を中心としてブロックデコーダが配置された一端側とは反対側（図４においてはＮＡＮＤストリングの右側）に拡散層領域（不純物領域）を形成する。なお、説明の便宜上、図４においては、ゲート配線ＧＣ（ワード線ＷＬ）パターンのＰ及びＰ’、第１の配線層Ｍ０及び第２の配線層Ｍ１について、その一部を示すにとどめている。また、メモリセル領域の活性領域及びブロックデコーダ領域のレイアウトについても、図４においては省略している。
【００２８】
本実施形態の場合、拡散層領域（不純物領域）は、P基板あるいはPウェル上にN型拡散層領域（不純物領域）を形成する。拡散層領域（不純物領域）は、通常チップ動作では逆バイアスになるように接続し、実動作に影響がでないように配慮する。これにより、帯電したプラズマ電荷が、負電荷の場合、上記PN接合が順方向バイアスとなり、N型拡散層領域（不純物領域）からP基板、あるいはPウェルに負電荷が放電され、プラズマ電荷の帯電を緩和できる。逆に、帯電したプラズマ電荷が正電荷の場合は、上記PN接合が逆方向バイアスとなり、逆方向バイアスリーク電流でもって、有限時間内にN型拡散層領域（不純物領域）からP基板、あるいはPウェルに負電荷が放電され、同じくプラズマ電荷の帯電を緩和できる。このように、配線やコンタクトのプラズマ帯電電荷を放電する経路をPN接合で構成し、配線やコンタクトとPN接合をできるだけ下層の配線で接続する。この動作原理は、半導体装置のパッド入力保護素子と同じ原理である。
【００２９】
また、本実施形態１の拡散層領域（不純物領域）はトランジスタではないため、拡散層領域（不純物領域）に接続する配線及び配線層のレイアウトが概略真っ直ぐ（概略直線状）を維持できる限度で、形成する拡散層領域（不純物領域）の間隔を狭くすることができる。
【００３０】
ここで、図５及び図６を用いて、メモリセルのワード線ＷＬ（ゲート配線ＧＣ）をブロックデコーダ４の転送トランジスタ及び拡散層領域（不純物領域）へ引き出す配線のレイアウトについて説明する。
【００３１】
図５は、本実施形態１のＮＡＮＤ型フラッシュメモリのメモリセルアレイ２の一部及びブロックデコーダ４の一部を構成するレイアウトパターンの一例を示す模式図である。図５においては、図４の一点鎖線で結ばれたＡＡ’間の模式図を示しており、また、説明の便宜上、配線、配線層間絶縁膜等の奥行き及びメモリセル領域のトランジスタの一部を省略している。図５においては、“Ｔｒ１”はブロックデコーダ４の一部を構成する転送トランジスタ、“ＤＡ”は拡散層領域（不純物領域）、“ＡＡ”は活性領域（基板又はＰウェル上の拡散層領域（不純物領域））、“ＧＣ”はゲート配線層（ワード線ＷＬ）、“Ｍ０”は第１の配線層、“Ｍ１”は第２の配線層を示している。本実施形態１においては、“ＡＡ”、“ＧＣ”、“Ｍ０”及び“Ｍ１”が、この順番で順次積層されている。なお、図５においては、説明の便宜上、活性領域ＡＡ、ゲート配線層ＧＣ、第１の配線層Ｍ０及び第２の配線層Ｍ１のサイズ比は、概略で図示してある。
【００３２】
図５において、“ＣＤ”は、活性領域（基板又はＰウェル上の拡散層領域（不純物領域））と第１の配線層Ｍ０とを接続するコンタクト（ＣＤ２（１）、ＣＤ２（２））であり、“ＣＳ”は、ゲート配線層ＧＣと第１の配線層Ｍ０とを接続するコンタクト（ＣＳ１、ＣＳ２）であり、“Ｖ”は、第１の配線層Ｍ０と第２の配線層Ｍ１とを接続するコンタクト（Ｖ２（１）、Ｖ２（２））である。
【００３３】
図５に示すとおり、本実施形態１においては、メモリセルのワード線ＷＬを、ゲート配線層ＧＣ、第１の配線層Ｍ０及び第２の配線層Ｍ１の三層を用いることによってブロックデコーダ４の転送トランジスタＴｒ１を引き出し、かつ、ゲート配線ＧＣ及び第１の配線層Ｍ０の二層を用いることによって拡散層領域（不純物領域）ＤＡまで引き出すように配線をレイアウトする。すなわち、ブロックデコーダ４の転送トランジスタＴｒ１のソース／ドレインと第１の配線層Ｍ０のワード線ＷＬ１（１）とはコンタクトＣＤ２（１）により接続され、第１の配線層Ｍ０のワード配線ＷＬ１（１）と第２の配線層Ｍ１のワード線ＷＬ２（１）とはコンタクトＶ２（１）により接続される。ここで、ソース／ドレインとは、ソース及びドレインのうち少なくともいずれかの機能を果たす不純物領域のことをいう。また、第２の配線層Ｍ１のワード線ＷＬ２（１）と第１の配線層Ｍ０のワード線ＷＬ１（２）とはコンタクトＶ２（２）により接続され、第１の配線層Ｍ０のワード線ＷＬ１（２）とゲート配線層ＧＣのワード線ＷＬ３（１）はコンタクトＣＳ１により接続される。また、ゲート配線層ＧＣのワード線ＷＬ３（１）と第１の配線層Ｍ０のワード線ＷＬ１（３）とはコンタクトＣＳ２により接続され、第１の配線層Ｍ０のワード線ＷＬ１（３）と拡散層領域（不純物領域）ＤＡ１とはコンタクトＣＤ２（２）により接続される。
【００３４】
このように配線をレイアウトすることで、配線、配線層間絶縁膜及びコンタクトを加工する工程で帯電した電荷Ｅを拡散層領域（不純物領域）ＤＡへ放電し、帯電を抑制することができる。すなわち、図５において二点鎖線で示したとおり、配線等を加工する際に帯電した電荷Ｅは、第２の配線層Ｍ１のワード線ＷＬ２（１）、コンタクトＶ２（２）、第１の配線層ＷＬ１（２）、コンタクトＣＳ１、ゲート配線層ＧＣのワード線ＷＬ３（１）、コンタクトＣＳ２、第１の配線層ＷＬ１（３）、そしてコンタクトＣＤ２（２）を通して、拡散層領域（不純物領域）ＤＡ１へ放電される。これにより、電荷がメモリセル及びブロックデコーダ４の転送トランジスタのゲート配線に帯電し、ゲート絶縁膜に電界ストレスがかかるのを抑制し、ゲート絶縁膜破壊を抑制し、高信頼性、高歩留まりの半導体記憶装置を実現することが可能となる。
【００３５】
また、本実施形態１においては、ゲート配線ＧＣ、第１の配線層Ｍ０及び第２の配線層Ｍ１の三層の配線を用いてブロックデコーダ４の転送トランジスタにメモリセルのワード線ＷＬを接続するため、ブロックデコーダ４の回路面積の増加を抑制することも可能となる。
【００３６】
なお、本実施形態１のＮＡＮＤ型フラッシュメモリ１は、メモリセルのワード線ＷＬの全てをゲート配線層、第１の配線層Ｍ０及び第２の配線層Ｍ１の三層を用いてブロックデコーダ４の転送トランジスタへ引き出すわけではない。電荷によるダメージの懸念が低く、且つ第１の配線層Ｍ０のみでブロックデコーダ４の転送トランジスタまで引き出すことが可能なワード線については、第２の配線層Ｍ１を介してではなく、第１の配線層Ｍ０を介してワード線をブロックデコーダ４まで引き出すことが可能である。
【００３７】
図６は、本実施形態１のＮＡＮＤ型フラッシュメモリのメモリセルアレイ２の一部及びブロックデコーダの一部を構成するレイアウトパターンの一例を示す断面図である。図６においては、図４の一点鎖線で結ばれたＢＢ’間の模式図を示している。また、説明の便宜上、配線、配線層間絶縁膜等の奥行き及びメモリセル領域のトランジスタの一部を省略している。また、図６においては、“Ｔｒ２”はブロックデコーダ４の一部を構成する転送トランジスタである。“ＡＡ”、“ＧＣ”、“Ｍ０”、“Ｍ１”、“ＣＤ”、“ＣＳ”についての説明は図５と同様である。本実施形態１においては、“ＡＡ”、“ＧＣ”、“Ｍ０”及び“Ｍ１”が、この順番で順次積層されている。なお、図６においては、説明の便宜上、活性領域ＡＡ、ゲート配線ＧＣ、第１の配線層Ｍ０及び第２の配線層Ｍ１のサイズ比は、概略で図示してある。
【００３８】
図６に示すとおり、本実施形態１においては、ワード線ＷＬを、ゲート配線層ＧＣ及び第１の配線層Ｍ０の二層を用いることによってブロックデコーダ４の転送トランジスタＴｒ２まで引き出すよう配線をレイアウトする。すなわち、転送トランジスタＴｒ２のソース／ドレインと第１の配線層Ｍ０のワード配線ＷＬ１（４）とは、コンタクトＣＤ２（４）により接続され、ワード線ＷＬ１（４）とゲート配線層ＧＣのワード線ＷＬ３（２）とは、コンタクトＣＳ３により接続される。
【００３９】
なお、ＮＡＮＤストリングのメモリセルにおいては、図３において説明したとおり、メモリセルのゲート配線が、それぞれ、ワード線ＷＬ０<０>〜ＷＬ３１<０>の一部として機能している。また、ワード線ＷＬは、メモリセルアレイ２上では可能な限り概略真っ直ぐ（概略直線状）になるようなパターンによって形成されている。ワード線ＷＬを加工する際には、通常の半導体プロセスで用いるフォトリソグラフィ技術が用いられるので、ワード線ＷＬをメモリセルアレイ２上では概略真っ直ぐ（概略直線状）になるように加工することによって、加工が容易で高歩留まりを実現するワード線を形成できることになる。
【００４０】
以上に説明したとおり、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリによれば、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止することが可能となる。また、ブロックデコーダ４の回路面積の増加を抑制することも可能となる。これにより、本発明の一実施形態によれば、高信頼性、高歩留まり、且つ高集積性の半導体記憶装置が実現できる。
【００４１】
（実施形態２）
図７は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を構成するＮＡＮＤストリング一個分のレイアウトパターンの一例を示す平面図である。本実施形態２においては、メモリセルのワード線方向の端部の一方（図７においてはＮＡＮＤストリングの左側）にブロックデコーダ４を配置し、メモリセル領域を中心としてブロックデコーダ４が配置された一端側とは反対側（図７においてはＮＡＮＤストリングの右側）に拡散層領域（不純物領域）を形成する。なお、説明の便宜上、図７においても、ゲート配線ＧＣ（ワード線ＷＬ）のレイアウトパターンであるＰ及びＰ’、第１の配線層Ｍ０及び第２の配線層Ｍ１について、その一部を示すにとどめている。また、メモリセル領域の活性領域及びブロックデコーダ領域のレイアウトについても、図７において省略している。
【００４２】
図７に示すとおり、本実施形態２のＮＡＮＤ型フラッシュメモリにおいては、拡散層領域（不純物領域）ＤＡ１と拡散層領域（不純物領域）ＤＡ２との間にゲート配線ＧＣ５０を配置し、これに０Ｖの電圧を印加する。これにより、チップの実動作において、拡散層領域（不純物領域）ＤＡ１とＤＡ２との間のフィールド素子分離領域に大きな電位差が生じた場合でも、配置したゲート配線により、電流のフィールド間リークを抑制することが可能となる。
【００４３】
また、拡散層領域（不純物領域）相互間にゲート配線を配置することで被覆率を確保することができるため、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程の際にディッシングが発生するのを防止することが可能となる。ここで、ＣＭＰ工程とは、半導体製造において使われるウェーハ平坦化又はウェーハ表面から過剰物質を取り除くためのプロセスを言い、ディッシングとはＣＭＰ工程においてパッドで研磨している間に凹部ができてしまう現象である。ディッシングが生じると、上層配線のオープン乃至ショートが生じやすくなり、ウェーハの平坦性を悪化させ、悪化の度合によってはフォトリソグラフィ工程で焦点深度の問題を引き起こす。
【００４４】
図１乃至図３についての説明は、実施形態１と同様であるため、本実施形態２においては説明を省略する。また、図５乃至図６で説明した、メモリセルのワード線をブロックデコーダ４の転送トランジスタ又は拡散層領域（不純物領域）ＤＡ１へ引き出す配線のレイアウトパターンについても、実施形態１と同様であるため、本実施形態２においては説明を省略する。
【００４５】
以上に説明したとおり、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリによれば、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止することが可能となる。また、フィールド間リークを抑制すると共に、ＣＭＰ工程においてディッシングの発生を防止することが可能となる。また、ブロックデコーダ４の回路面積の増加を抑制することも可能となる。これにより、本発明の一実施形態によれば、高信頼性、高歩留まり、且つ高集積性の半導体記憶装置が実現できる。
【００４６】
（実施形態３）
本実施形態３のＮＡＮＤストリング一個分のレイアウトパターンは、図７と同様である。ただし、実施形態２と異なり、本実施形態３において拡散層領域（不純物領域）ＤＡ１と拡散層領域（不純物領域）ＤＡ２との間に配置するゲート配線ＧＣ５０がフローティングの配線となっている。また、拡散層領域（不純物領域）ＤＡ１及びＤＡ２間のフィールド間リークが小さい場合は、本実施形態２を適用することも可能である。
【００４７】
その他の説明は、実施形態２と同様であるため、本実施形態３においては説明を省略する。
【００４８】
以上に説明したとおり、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリによれば、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止することが可能となる。また、フィールド間リークを抑制すると共に、ＣＭＰ工程においてディッシングの発生を防止することが可能となる。また、ブロックデコーダの回路面積の増加を抑制することも可能となる。これにより、本発明の一実施形態によれば、高信頼性、高歩留まり、且つ高集積性の半導体記憶装置が実現できる。
【００４９】
（実施形態４）
図８は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を構成するＮＡＮＤストリング一個分のレイアウトパターンの一例を示す平面図である。本実施形態４においては、実施形態１乃至３と異なり、メモリセルのワード線方向の端部の一端側（図８においてはＮＡＮＤストリングの左側）にブロックデコーダを配置し、メモリセル領域を中心としてブロックデコーダが配置された一端側とは反対側（図８においてはＮＡＮＤストリングの右側）に高耐圧の(高電圧印加可能な)Ｎチャネル型トランジスタを配置する。Ｎチャネル型トランジスタのゲートには、例えば接地電位(０Ｖ)を印加し、ソース／ドレインには、ブロックデコーダにおいて、ゲート配線層ＧＣ、第１の配線層Ｍ０、第２の配線層Ｍ１の３層で接続されるワード線を接続する。これにより、高耐圧のＮチャネル型トランジスタのソース／ドレインの拡散層領域（不純物領域）が実施形態1、２及び３の拡散層領域（不純物領域）として機能し、高耐圧のＮチャネル型トランジスタはゲート電圧０Ｖでもってソース／ドレイン間の電圧をカットオフする素子構成になる。なお、説明の便宜上、図８においても、ゲート配線ＧＣ（ワード線ＷＬ）のパターンであるＰ及びＰ’、第１の配線層Ｍ０及び第２の配線層Ｍ１について、その一部を示すにとどめている。また、メモリセル領域の活性領域及びブロックデコーダ領域のレイアウトについても、図８において省略している。
【００５０】
図１乃至図３についての説明は、実施形態１と同様であるため、本実施形態４においては説明を省略する。また、図６で説明した、ゲート配線層ＧＣ、第１の配線層Ｍ０の二層の配線を用いてワード線をブロックデコーダ４の転送トランジスタへ引き出す配線のレイアウトパターンについても、実施形態１と同様であるため、本実施形態４においては説明を省略する。
【００５１】
図９は、本実施形態４に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部及びブロックデコーダ４の一部を構成するレイアウトパターンの一例を示す模式図である。図９においては、図８の一点鎖線で結ばれたＣＣ’間の模式図を示している。また、説明の便宜上、配線、配線層間絶縁膜等の奥行き及びメモリセル領域のトランジスタの一部を省略している。また、図９において、“Ｔｒ３”はブロックデコーダ４の一部を構成する転送トランジスタ、“Ｔｒ４”はＮチャネル型トランジスタである。“ＡＡ”、“ＧＣ”、“Ｍ０”、“Ｍ１”、“ＣＤ”、“ＣＳ”、“Ｖ”、“Ｅ”についての説明は図５と同様であるため、本実施形態４においては説明を省略する。なお、図９においては、説明の便宜上、活性領域ＡＡ、ゲート配線ＧＣ、第１の配線層Ｍ０及び第２の配線層Ｍ１のサイズ比は、概略で図示してある。
【００５２】
本実施形態４においても、図５と同様に、電荷によるダメージが懸念されるワード線ＷＬを、ゲート配線層ＧＣ、第１の配線層Ｍ０及び第２の配線層Ｍ１の三層を用いることによってブロックデコーダ４の転送トランジスタＴｒ３まで引き出し、かつ、ゲート配線ＧＣ及び第１の配線層Ｍ０の二層を用いることによってＮチャネル型トランジスタのソース／ドレインまで引き出すよう配線をレイアウトする。すなわち、ブロックデコーダ４の転送トランジスタＴｒ３のソース／ドレインと第１の配線層Ｍ０のワード配線ＷＬ１（５）とは、コンタクトＣＤ２（５）により接続され、ワード線ＷＬ１（５）と第２の配線層Ｍ１のワード線ＷＬ２（２）は、コンタクトＶ２（３）により接続される。また、第２の配線層Ｍ１のワード線ＷＬ２（２）と第１の配線層Ｍ０のワード線ＷＬ１（６）とは、コンタクトＶ２（４）により接続され、第１の配線層Ｍ０のワード線ＷＬ１（６）とゲート配線層ＧＣのワード線ＷＬ３（２）とはコンタクトＣＳ４により接続される。ゲート配線層ＧＣのワード線ＷＬ３（２）と第１の配線層Ｍ０のワード線ＷＬ１（７）とは、コンタクトＣＳ５により接続され、第１の配線層Ｍ１のワード線ＷＬ１（７）とＮチャネル型トランジスタＴｒ４のソース／ドレインとは、コンタクトＣＤ２（６）により接続される。
【００５３】
このように配線をレイアウトすることで、配線、配線層間絶縁膜及びコンタクトを加工する工程で帯電した電荷ＥをＮチャネル型トランジスタＴｒ４のソース／ドレインへ放出しカットオフすることができる。すなわち、図９において二点鎖線で示したとおり、配線等を加工する際に帯電した電荷Ｅは、第２の配線層Ｍ１のワード線ＷＬ２（２）、コンタクトＶ２（４）、第１の配線層ＷＬ１（６）、コンタクトＣＳ４、ゲート配線層ＧＣのワード線ＷＬ３（２）、コンタクトＣＳ５、第１の配線層ＷＬ１（７）、そしてコンタクトＣＤ２（６）を通じて、Ｎチャネル型トランジスタＴｒ４のソース／ドレインへ放出する。Ｎチャネル型トランジスタＴｒ４のゲート電極には０Ｖを印加するため、Ｎチャネル型トランジスタＴｒ４のソース／ドレインへ流れこむ電荷は、カットオフされる。これにより、電荷がメモリセルに流れ込むことを防止し、高信頼性、高歩留まりの半導体記憶装置を実現することが可能となる。
【００５４】
以上に説明したとおり、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリによれば、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止することが可能となる。また、ブロックデコーダ４の回路面積の増加を抑制することも可能となる。これにより、本発明の一実施形態によれば、高信頼性、高歩留まり、且つ高集積性の半導体記憶装置が実現できる。
【００５５】
（実施形態５）
ここで、ゲート配線ＧＣ（ワード線ＷＬ）のパターンの別の例について説明する。本実施形態５のゲート配線層ＧＣ（ワード線ＷＬ）パターンのレイアウトは、上述の実施形態で説明した例に用いることができる。
【００５６】
図１０は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのゲート配線ＧＣ（ワード線ＷＬ）層パターンのレイアウトの一例を示す平面図である。選択ゲート（ｓｅｌｅｃｔ  ｇａｔｅ）６０及び６１、並びに３２本のゲート配線ＧＣ（ワード線ＷＬ）ゲートパターンＰ（Ｐ１−Ｐ２５、Ｐ１’−Ｐ７’）を含む配線パターン群は、半導体基板（ウェハ）６２の上方に配置されている。
【００５７】
３２本のゲート配線ＧＣ（ワード線ＷＬ）ゲートパターンＰは、選択ゲート６０及び６１の間に、一定のピッチで配置されている。ピッチは必ずしも一定である必要はない。３２本のゲート配線ＧＣ（ワード線ＷＬ）ゲートパターンＰの長手方向は同じであり、該長手方向と垂直な方向に３２本のゲート配線ＧＣ（ワード線ＷＬ）ゲートパターンＰは配置されている。図１０においては、説明の便宜上、参照符号Ｐ１−Ｐ２５のうち、Ｐ１、Ｐ２、Ｐ３、Ｐ２５のみが記載されている。
【００５８】
選択ゲート６０下に配置されているゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１−Ｐ２５は、下側に配置されたものほど、ゲートパターン部の長手方向の寸法が長くなっている。
【００５９】
ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ２のゲートパターン部の長手方向の寸法は、一定寸法だけ、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１のゲートパターン部の長手方向の寸法よりも長い。同様に、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ３のゲートパターン部の長手方向の寸法は、一定寸法だけ、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ２のゲートパターン部の長手方向の寸法よりも長い。
【００６０】
すなわち、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｉ（ｉ＝２−２５）のゲートパターン部の長手方向の寸法は、一定寸法だけ、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｉ−１のゲートパターン部の長手方向の寸法よりも長くなっている。
【００６１】
ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｉのゲートパターン部の長手方向の寸法とゲート配線ＧＣ（ワード線ＷＬ）パターンＰｉ−１のゲートパターン部の長手方向の寸法との差（一定寸法）は、各ｉで必ずしも同じである必要はない。
【００６２】
ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１よりも一定寸法だけ長いゲート配線ＧＣ（ワード線ＷＬ）パターンＰ２の部分上には、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１のゲート引き出し部が配置されている。同様に、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ２よりも一定寸法だけ長いゲート配線ＧＣ（ワード線ＷＬ）パターンＰ３の部分上には、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ２のゲート引き出し部が配置されている。
【００６３】
すなわち、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｉ−１よりも一定寸法だけ長いゲート配線ＧＣ（ワード線ＷＬ）パターンＰｉの部分上（オープン・スペース内）には、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｉのゲート引き出し部が配置されている。したがって、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｉ−１のゲート引き出し部とゲート配線ＧＣ（ワード線ＷＬ）パターンＰｉのゲート引き出し部とが、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰの配列方向に関して、オーバーラップしないように、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１−Ｐ２５は配置されることになる。
【００６４】
一方、選択ゲート６１上に配置されているゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１’−Ｐ７’は、上側に配置されたものほど、ゲートパターン部の長手方向の寸法が長くなっている。
【００６５】
ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ２’のゲートパターン部の長手方向の寸法は、一定寸法だけ、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１’のゲートパターン部の長手方向の寸法よりも長い。同様に、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ３’のゲートパターン部の長手方向の寸法は、一定寸法だけ、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ２’のゲートパターン部の長手方向の寸法よりも長い。
【００６６】
すなわち、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｊ’（ｊ＝２−７）のゲートパターン部の長手方向の寸法は、一定寸法だけ、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｊ−１’のゲートパターン部の長手方向の寸法よりも長くなっている。
【００６７】
ＣＧ配線パターンＰｊ’のゲートパターン部の長手方向の寸法とゲート配線ＧＣ（ワード線ＷＬ）パターンＰｊ−１’のゲートパターン部の長手方向の寸法との差（一定寸法）は、各ｊで必ずしも同じである必要はない。
【００６８】
ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１’よりも一定寸法だけ長いＣＧ配線パターンＰ２’の部分上には、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１’のゲート引き出し部が配置されている。同様に、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ２’よりも一定寸法だけ長いゲート配線ＧＣ（ワード線ＷＬ）パターンＰ３’の部分上には、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ２’のゲート引き出し部が配置されている。
【００６９】
すなわち、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｊ−１’よりも一定寸法だけ長いゲート配線ＧＣ（ワード線ＷＬ）パターンＰｊ’の部分上（オープン・スペース内）には、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｊ’のゲート引き出し部が配置されている。したがって、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰｊ−１’のゲート引き出し部とゲート配線ＧＣ（ワード線ＷＬ）パターンＰｊ’のゲート引き出し部とが、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰの配列方向に関して、オーバーラップしないように、ゲート配線ＧＣ（ワード線ＷＬ）パターンＰ１’−Ｐ７’は配置されることになる。
【００７０】
以上に説明したとおり、ゲート配線ＧＣのレイアウトを工夫することで、配線の加工が容易となり、高歩留まりの半導体記憶装置を実現することが可能となる。
【００７１】
なお、上述の実施形態では、マスクパターンの作成方法について述べたが、これを用いてマスク基板上にマスクパターンを形成することによりフォトマスクを製造することが可能となる。さらに、このフォトマスクを用いて、半導体基盤上のレジストに半導体層のパターンを形成することにより半導体装置を製造することが可能となる。
【００７２】
また、本発明の一実施形態に係る半導体記憶装置及びその製造方法によれば、形成する拡散層領域（不純物領域）の個数、配置するＮチャネル型トランジスタの個数、拡散層領域（不純物領域）又はＮチャネル型トランジスタに接続するメモリセルのワード線の本数は、任意に選択することが可能である。
【００７３】
また、本発明の一実施形態に係る半導体記憶装置及びその製造方法によれば、図４、図７及び図８で示すとおり、メモリセルのワード線は、メモリセルのビット線方向に関して概ね左右対称に配置する。ワード線ＷＬを加工する際には、通常の半導体プロセスで用いるフォトリソグラフィ技術が用いられるので、上述したようにワード線ＷＬをメモリセルアレイ２上では概略真っ直ぐ（概略直線状）になるように加工することと併せて、加工が容易で高歩留まりの半導体記憶装置を実現することができる。
【００７４】
また、本発明の一実施形態に係る半導体記憶装置よると、第２の配線層Ｍ１は、ビット線として用いるようにしてもよい。
【００７５】
また、本発明の一実施形態に係る半導体記憶装置によれば、前記半導体記憶装置は、ＮＯＲ型フラッシュメモリであるようにしてもよい。
【００７６】
また、本発明の一実施形態によれば、直列に接続された電気的に書き換え可能な複数のメモリセルからなるメモリストリングスを複数有するメモリセル領域と、
ゲート配線よりも上層に形成された複数の第１の配線層と、
前記第１の配線層の上層に形成された複数の第２の配線層と、
前記メモリセル領域のワード線方向の一端側に配置されたブロックデコーダと、
前記メモリセル領域を中心として前記ブロックデコーダが配置された前記一端側とは反対側に形成された複数の拡散層領域と、
前記複数の拡散層領域同士の中間に配置された他のゲート配線と、
前記複数のメモリセルに接続された複数のワード線と、
を有する半導体記憶装置において、
前記複数のワード線のうち少なくとも一つのワード線は、前記ゲート配線、前記第１の配線層及び前記第２の配線層でなる第１の複数配線層部と、前記ゲート配線及び前記第１の配線層でなる第２の複数配線層部とを有し、前記第１の複数配線層によって前記メモリセルと前記ブロックデコーダとが接続され、且つ、前記第２の複数配線層によって前記メモリセルと前記拡散層領域とが接続されることを特徴とする半導体記憶装置が提供される。
【００７７】
また、本発明の一実施形態によれば、前記他のゲート配線は、接地電位が印加されていることを特徴とする半導体記憶装置が提供される。
【００７８】
これによれば、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止することが可能となる。また、フィールド間リークを抑制すると共に、ＣＭＰ工程においてディッシングの発生を防止することが可能となる。また、ブロックデコーダ４の回路面積の増加を抑制することも可能となる。これにより、本発明の一実施形態によれば、高信頼性、高歩留まり、且つ高集積性の半導体記憶装置が実現できる。
【００７９】
本発明の一実施形態によれば、直列に接続された電気的に書き換え可能な複数のメモリセルからなるメモリストリングスを複数有するメモリセル領域を形成し、
ゲート配線よりも上層に複数の第１の配線層を形成し、当該第１の配線層の上層に複数の第２の配線層を形成し、
前記メモリセル領域のワード線方向の一端側にブロックデコーダを配置し、
前記メモリセル領域を中心として前記ブロックデコーダを配置した前記一端側とは反対側に拡散層領域を形成し、
前記複数のメモリセルに接続された複数のワード線を配置した半導体記憶装置において、
前記複数のワード線のうち少なくとも一つのワード線は、前記ゲート配線、前記第１の配線層及び前記第２の配線層でなる第１の複数配線層部と、前記ゲート配線及び前記第１の配線層でなる第２の複数配線層部とを有し、前記第１の複数配線層によって前記メモリセルと前記ブロックデコーダとを接続し、且つ、前記第２の複数配線層によって前記メモリセルと前記拡散層領域とを接続することを特徴とする半導体記憶装置の製造方法が提供される。
【００８０】
これによれば、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止することが可能となる。また、ブロックデコーダ４の回路面積の増加を抑制することも可能となる。これにより、本発明の一実施形態によれば、高信頼性、高歩留まり、且つ高集積性の半導体記憶装置が実現できる。
【００８１】
また、本発明の一実施形態によれば、直列に接続された電気的に書き換え可能な複数のメモリセルからなるメモリストリングスを複数有するメモリセル領域を形成し、
ゲート配線よりも上層に複数の第１の配線層を形成し、当該第１の配線層の上層に複数の第２の配線層を形成し、
前記メモリセル領域のワード線方向の一端側にブロックデコーダを配置し、
前記メモリセル領域を中心として前記ブロックデコーダを配置した前記一端側とは反対側に拡散層領域を形成し、
前記複数の拡散層領域同士の中間に他のゲート配線を配置し、
前記複数のメモリセルに接続された複数のワード線を配置した半導体記憶装置において、
前記複数のワード線のうち少なくとも一つのワード線は、前記ゲート配線、前記第１の配線層及び前記第２の配線層でなる第１の複数配線層部と、前記ゲート配線及び前記第１の配線層でなる第２の複数配線層部とを有し、前記第１の複数配線層によって前記メモリセルと前記ブロックデコーダとを接続し、且つ、前記第２の複数配線層によって前記メモリセルと前記拡散層領域とを接続していることを特徴とする半導体記憶装置の製造方法が提供される。
【００８２】
また、本発明の一実施形態によれば、前記他のゲート配線は、接地電位が印加されていることを特徴とする半導体記憶装置の製造方法が提供される。
【００８３】
これによれば、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止することが可能となる。また、フィールド間リークを抑制すると共に、ＣＭＰ工程においてディッシングの発生を防止することが可能となる。また、ブロックデコーダ４の回路面積の増加を抑制することも可能となる。これにより、本発明の一実施形態によれば、高信頼性、高歩留まり、且つ高集積性の半導体記憶装置が実現できる。
【００８４】
また、本発明の一実施形態によれば、直列に接続された電気的に書き換え可能な複数のメモリセルからなるメモリストリングスを複数有するメモリセル領域を形成し、
ゲート配線よりも上層に複数の第１の配線層を形成し、当該第１の配線層の上層に複数の第２の配線層を形成し、
前記メモリセル領域のワード線方向の一端側にブロックデコーダを配置し、
前記メモリセル領域を中心として前記ブロックデコーダを配置した前記一端側とは反対側にＮチャネル型トランジスタを配置し、
前記複数のメモリセルに接続された複数のワード線を配置した半導体記憶装置において、
前記複数のワード線のうち少なくとも一つのワード線は、前記ゲート配線、前記第１の配線層及び前記第２の配線層でなる第１の複数配線層部と、前記ゲート配線及び前記第１の配線層でなる第２の複数配線層部とを有し、前記第１の複数配線層によって前記メモリセルと前記ブロックデコーダとを接続し、且つ、前記第２の複数配線層によって前記メモリセルと前記Ｎチャネル型トランジスタのソース又はドレインとを接続することを特徴とする半導体記憶装置の製造方法が提供される。
【００８５】
また、本発明の一実施形態によれば、前記Nチャネル型トランジスタのゲートは接地電位が印加されることを特徴とする半導体記憶装置の製造方法が提供される。
【００８６】
これによれば、配線、配線層間絶縁膜及びコンタクト等を加工する工程で帯電する電荷により引き起こされる絶縁膜の絶縁破壊等を防止することが可能となる。また、ブロックデコーダ４の回路面積の増加を抑制することも可能となる。これにより、本発明の一実施形態によれば、高信頼性、高歩留まり、且つ高集積性の半導体記憶装置が実現できる。
【００８７】
以上に説明したとおり、本発明によると、小型、大容量、且つ高信頼性且つ高歩留まりの半導体記憶装置が実現できる。本発明の半導体記憶装置は、コンピュータを始めとし、ディジタルスチルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成図である。
【図２】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのブロックデコーダ４の一部の回路構成の概略図である。
【図３】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのブロックデコーダ４における転送回路のレイアウトの概略図である。
【図４】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を構成するＮＡＮＤストリング一個分のレイアウトパターンの一例を示す平面図である。
【図５】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部及びブロックデコーダ４の一部を構成するレイアウトパターンの一例を示す模式図である。
【図６】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部及びブロックデコーダ４の一部を構成するレイアウトパターンの一例を示す模式図である。
【図７】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を構成するＮＡＮＤストリング一個分のレイアウトパターンの一例を示す平面図である。
【図８】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を構成するＮＡＮＤストリング一個分のレイアウトパターンの一例を示す平面図である。
【図９】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部及びブロックデコーダ４の一部を構成するレイアウトパターンの一例を示す模式図である。
【図１０】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのゲート配線ＧＣ（ワード線ＷＬ）パターンのレイアウトの一例を示す平面図である。
【符号の説明】
【００８９】
１  ＮＡＮＤ型フラッシュメモリ
２  メモリセル
３  セルアレイ
４  ブロックデコーダ
５  センスアンプ部
６  Ｈｖ−Ｔｒ領域
７  センスアンプ領域
８  周辺回路
９  パッド部
４ａ    ｋ番目のブロックデコーダ
４ｂ    （ｋ＋１）番目のブロックデコーダ
４ｃ、４ｇ    アドレスでコード回路
４ｄ、４ｈ    転送回路
４ｅ、４ｉ    転送回路
４ｆ、４ｊ    転送回路
ＷＬ０<０>〜ＷＬ３１<０>、ＷＬ０<１>〜ＷＬ３１<１>    ワード線
ＳＧ１、ＳＧ２<０>、ＳＧ２<１>    選択ゲート線
Ｔｒ１〜Ｔｒ３    ブロックデコーダ４の転送トランジスタ
Ｔｒ４  Ｎチャネル型トランジスタ
ＡＡ    活性領域
ＤＡ    拡散層領域（不純物領域）
ＷＬ１（１）〜ＷＬ１（７）    ワード線（第１の配線層Ｍ０）
ＷＬ２（１）〜ＷＬ２（２）    ワード線（第２の配線層Ｍ１）
ＷＬ３（１）〜ＷＬ３（２）    ワード線（ゲート配線層ＧＣ）
ＣＤ２（１）〜ＣＤ２（６）    コンタクト
ＣＳ１〜ＣＳ５    コンタクト
Ｖ２（１）〜Ｖ２（４）    コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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