(57)【要約】【課題】絶縁型電源装置において多相構成を採用する場合においても絶縁素子の使用個数を削減する。【解決手段】本絶縁型多相電源装置は、第1トランスの二次巻線に接続される第1FETと、第2トランスの二次巻線に接続される第2FETと、第1トランスの一次巻線に接続され、入力電圧を変換するための第1インバータと、第2トランスの一次巻線に接続され、入力電圧を変換するための第2インバータと、絶縁素子を介して得た、第1及び第2FETの出力に基づき、第1FET及び第1インバータを制御するための第1信号と第2FET及び第2インバータを制御するための第2信号を生成する制御回路と、第1信号と第2信号とを合成する合成回路と、合成回路と接続された絶縁回路と、当該絶縁回路から得られた信号から第1信号と第2信号とを再生し、第1信号に基づく信号を第1FETに供給し、第2信号に基づく信号を第2FETに供給する再生回路とを有する。【選択図】図２
2008054464.tif 000002
【特許請求の範囲】
【請求項１】
各々一次巻線及び二次巻線を有する第１及び第２のトランスと、
前記第１のトランスの二次巻線に接続される第１のスイッチング素子と、
前記第２のトランスの二次巻線に接続される第２のスイッチング素子と、
前記第１のトランスの一次巻線に接続され、入力電源からの入力電圧を変換するための第１のインバータ回路と、
前記第２のトランスの一次巻線に接続され、前記入力電源からの入力電圧を変換するための第２のインバータ回路と、
絶縁素子を介して得た、前記第１のスイッチング素子及び前記第２のスイッチング素子の出力に基づき、前記第１のスイッチング素子及び前記第１のインバータ回路を制御するための第１の信号と前記第２のスイッチング素子及び前記第２のインバータ回路を制御するための第２の信号を生成する制御回路と、
前記第１の信号と前記第２の信号とを合成する合成回路と、
前記合成回路と接続された絶縁回路と、
前記絶縁回路と接続され、当該絶縁回路から得られた信号から前記第１の信号と前記第２の信号とを再生し、前記第１の信号に基づく信号を前記第１のスイッチング素子に供給し、前記第２の信号に基づく信号を前記第２のスイッチング素子に供給する再生回路と、
を有し、
前記第１のスイッチング素子のオンになる期間と前記第２のスイッチング素子とがオンになる期間が、互いに重複する部分を有しつつずれるように前記制御回路によって制御される
ことを特徴とする絶縁型多相電源装置。
【請求項２】
前記合成回路が、前記第１の信号の最大電圧又は振幅と前記第２の信号の最大電圧又は振幅とを異なるようにする回路を含む請求項１記載の絶縁型多相電源装置。
【請求項３】
前記絶縁回路が、トランスとフォトカプラとコンデンサとのいずれかを含む請求項１記載の絶縁型多相電源装置。
【請求項４】
前記絶縁回路が、
前記合成回路の出力に接続される第１のコンデンサと、
前記第１及び第２のトランスの一次巻線側のグランドに接続される第２のコンデンサと、
前記第１のコンデンサの出力と前記第２のコンデンサの出力とを比較するコンパレータと、
を含む請求項１記載の絶縁型多相電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁型多相電源装置に関する。
【背景技術】
【０００２】
例えば、特開２００３−１０２１７５号公報には、少なくとも２つの出力トランスを備え、１つのトランスの出力を全波整流又は半波整流したときに生ずるリプル、又は出力を生じない負の半サイクルを、他のトランスの全波整流波形又は半波整流の正の半サイクル波形で重畳、補償することにより、平滑回路を必要とせず、リプルを事実上含まない直流出力を生成するＤＣ−ＤＣコンバータ装置が開示されている。
【０００３】
この公報では非絶縁型の電源装置のみが取り扱われているが、絶縁型の電源装置に単純に変形すれば、図１に示すような回路となる。図１に示した絶縁型電源装置は、入力電源Ｖiに接続されており且つ入力電源Ｖiの入力電圧を変換するインバータＩ及びインバータＩＩと、インバータＩに一次巻線が接続されているトランスＴ１００１と、インバータＩＩに一次巻線が接続されているトランスＴ１００２と、ドレインがトランスＴ１００１の二次巻線に接続されソースが負荷１００７に接続されているＦＥＴ１００５と、ドレインがトランスＴ１００２の二次巻線に接続されソースが負荷１００７に接続されているＦＥＴ１００６と、負荷１００７並びにトランスＴ１００１及びＴ１００２の二次巻線に接続されている絶縁素子１０１１と、絶縁素子１０１１の出力に接続されインバータＩ及びＩＩ並びにＦＥＴ１００５及び１００６に対する周知のＰＷＭ（Pulse Width Modulation）制御を実施するＰＷＭ制御回路１０１２と、インバータＩに対するＰＷＭ制御回路１０１２からの出力とＦＥＴ１００５のゲートに接続された絶縁素子１００９と、インバータＩＩに対するＰＷＭ制御回路１０１２からの出力とＦＥＴ１００６のゲートに接続された絶縁素子１０１０とを有する。
【０００４】
図１に示した絶縁型電源装置では、インバータＩに含まれるスイッチング素子とＦＥＴ１００５とのスイッチングが同期し、インバータＩＩに含まれるスイッチング素子とＦＥＴ１００６とのスイッチングが同期する必要があるため、絶縁素子１０１１を介してトランスＴ１００１及びＴ１００２の二次巻線側の信号を一次巻線側にフィードバックすると共に、インバータＩに対するＰＷＭ制御回路１０１２からの出力を絶縁素子１００９でＦＥＴ１００５のゲートに伝え、インバータＩＩに対するＰＷＭ制御回路１０１２からの出力を絶縁素子１０１０でＦＥＴ１００６のゲートに伝える。
【０００５】
ＦＥＴ１００５のスイッチングは、ＦＥＴ１００５の左横に示されたような信号に従って行われ、ＦＥＴ１００６のスイッチングは、ＦＥＴ１００６の左横に示されるような信号に従って行われる。すなわち、ＦＥＴ１００５がオンになっている間に、ＦＥＴ１００６はオフになり、ＦＥＴ１００６がオンになっている間に、ＦＥＴ１００５がオフになる。但し、両方がオンになっている期間が、いずれかのＦＥＴのオフの期間の両脇に設けられており、負荷１００７に出力される電圧は、トランスＴ１００１及びＴ１００２の出力電圧と等しくなる。
【特許文献１】特開２００３−１０２１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上で述べたような従来技術の単純な応用では、インバータ１つにつき絶縁素子が１つ必要となる。当然ながら絶縁素子の個数が増えればコストが増加し、サイズも大きくなってしまう。また、絶縁素子はその特性のばらつきが大きいため、インバータＩとＦＥＴ１００５のスイッチング、インバータＩＩとＦＥＴ１００６のスイッチングにずれが生ずる場合がある。従って、絶縁素子の使用個数は少ない方が好ましい。
【０００７】
従って、本発明の目的は、絶縁型電源装置において多相構成を採用する場合においても絶縁素子の使用個数を削減するための技術を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る絶縁型多相電源装置は、各々一次巻線及び二次巻線を有する第１及び第２のトランスと、第１のトランスの二次巻線に接続される第１のスイッチング素子と、第２のトランスの二次巻線に接続される第２のスイッチング素子と、第１のトランスの一次巻線に接続され、入力電源からの入力電圧を変換するための第１のインバータ回路と、第２のトランスの一次巻線に接続され、入力電源からの入力電圧を変換するための第２のインバータ回路と、絶縁素子を介して得た、第１のスイッチング素子及び第２のスイッチング素子の出力に基づき、第１のスイッチング素子及び第１のインバータ回路を制御するための第１の信号と第２のスイッチング素子及び第２のインバータ回路を制御するための第２の信号を生成する制御回路と、第１の信号と第２の信号とを合成する合成回路と、合成回路と接続された絶縁回路と、絶縁回路と接続され、当該絶縁回路から得られた信号から第１の信号と第２の信号とを再生し、第１の信号に基づく信号を第１のスイッチング素子に供給し、第２の信号に基づく信号を第２のスイッチング素子に供給する再生回路とを有する。そして、第１のスイッチング素子のオンになる期間と第２のスイッチング素子とがオンになる期間が、互いに重複する部分を有しつつずれるように制御回路によって制御される。
【０００９】
このような構成を採用することによって絶縁回路を削減することができるようになる。なお、３以上のインバータ回路にも対処することができる。
【００１０】
なお、上で述べた合成回路が、第１の信号の最大電圧又は振幅と第２の信号の最大電圧又は振幅とを異なるようにする回路を含むようにしてもよい。電圧レベルをシフトさせ、再生回路において第１の信号と第２の信号を弁別するものである。但し合成回路は、レベルシフトに限定されるものではない。また、レベルシフトの具体的手法も様々である。
【００１１】
また、上で述べた絶縁回路が、トランスとフォトカプラとコンデンサとのいずれかを含むようにしてもよい。コンデンサを用いれば、トランスとフォトカプラより応答速度が速いので、相数が増加しても対処可能となる。
【００１２】
また、上で述べた絶縁回路が、合成回路の出力に接続される第１のコンデンサと、第１及び第２のトランスの一次巻線側のグランドに接続される第２のコンデンサと、第１のコンデンサの出力と第２のコンデンサの出力とを比較するコンパレータとを含むようにしてもよい。トランスの一次巻線側のノイズを二次巻線側に伝えないようにすることができる。
【００１３】
以下、実施の形態において回路例を示すが、本発明はこれに限定されるものではない。
【発明の効果】
【００１４】
本発明によれば、絶縁型電源装置において多相構成を採用する場合においても絶縁素子の使用個数を削減することができるようになる。
【発明を実施するための最良の形態】
【００１５】
図２に本発明の一実施の形態に係る絶縁型の２相式電源装置を示す。この絶縁型２相式電源装置１０は、入力電源Ｖiに接続されており且つ入力電源Ｖiの入力電圧を変換するインバータＩ及びインバータＩＩと、インバータＩに一次巻線が接続されているトランスＴ１と、インバータＩＩに一次巻線が接続されているトランスＴ２と、ドレインがトランスＴ１の二次巻線に接続されソースが負荷３に接続されているＦＥＴ１と、ドレインがトランスＴ２の二次巻線に接続されソースが負荷３に接続されているＦＥＴ２と、負荷３並びにトランスＴ１００１及びＴ１００２の二次巻線に接続されている絶縁素子４と、絶縁素子４の出力に接続されインバータＩ及びＩＩ並びにＦＥＴ１及び２に対する周知のＰＷＭ制御を実施するＰＷＭ制御回路５と、ＰＷＭ制御回路５がインバータＩに出力する第１の出力とインバータＩＩに出力する第２の出力とに接続されているパルス合成回路６と、パルス合成回路６の出力に接続されている絶縁回路７と、入力が絶縁回路７の出力に接続されており且つ出力がＦＥＴ１のゲートとＦＥＴ２のゲートとに接続されているパルス再生回路８とを有する。
【００１６】
例えば、インバータＩは２つのスイッチング素子（例えばＦＥＴ）を有しており、そのうちの第１のスイッチング素子は、ＦＥＴ１と同期してスイッチングされる。但し、第１のスイッチング素子は、インバータＩに対するＰＷＭ制御回路５の第１の出力にＮＯＴ回路を介して接続されている。インバータＩの第２のスイッチング素子は、パルス合成回路６に接続されている、インバータＩに対するＰＷＭ制御回路５の第１の出力に接続されている。同様に、インバータＩＩは２つのスイッチング素子（例えばＦＥＴ）を有しており、そのうちの第１のスイッチング素子は、ＦＥＴ２と同期してスイッチングされる。但し、第１のスイッチング素子は、インバータＩＩに対するＰＷＭ制御回路５の第２の出力にＮＯＴ回路を介して接続されている。インバータＩＩの第２のスイッチング素子は、パルス合成回路６に接続されている、インバータＩＩに対するＰＷＭ制御回路５の第２の出力に接続されている。
【００１７】
絶縁型２相式電源装置１０では、絶縁素子４を介してトランスＴ１及びＴ２の二次巻線側の出力信号を一次巻線側にフィードバックすると共に、パルス合成回路６と絶縁回路７とパルス再生回路８とを介してインバータＩ及びインバータＩＩに対するＰＷＭ制御回路５からの出力をＦＥＴ１のゲート及びＦＥＴ２のゲートに伝えている。
【００１８】
ＦＥＴ１のスイッチングは、図３（ａ）で示すような波形の信号に従って行われ、ＦＥＴ１だけの場合には負荷３にも図３（ａ）で示すような出力ＶL1が現れる。一方、ＦＥＴ２のスイッチングは、図３（ｂ）で示すような波形の信号に従って行われ、ＦＥＴ２だけの場合には負荷３にも図３（ｂ）で示すような出力ＶL2が現れる。すなわち、ＦＥＴ１の出力がハイの期間ｔ１の間に、ＦＥＴ２の出力は、両脇にハイの期間が設けられているがローの期間ｔ２が設けられるようになっている。同様に、ＦＥＴ２の出力がハイの期間の間に、ＦＥＴ１の出力は、両脇にハイの期間が設けられているが、ローの期間が設けられるようになっている。そして、実際には負荷３には、図３（ａ）及び図３（ｂ）に示した出力ＶL1及びＶL2を重畳した出力Ｖoが、図３（ｃ）に示すように出力される。このようにすることによって、一方の電圧変化時のリプルを他方で抑えることができるため、平滑回路が不要な構成となっている。
【００１９】
本実施の形態では、トランスＴ１及びＴ２の一次巻線側から二次巻線側の信号伝達は、１つの絶縁回路７で実施される。しかし２つの信号を１つの絶縁回路７で伝達するため、パルス合成回路６とパルス再生回路８とが必要となる。
【００２０】
なお、絶縁回路７は、図４（ａ）に示すようなパルストランスであってもよいし、図４（ｂ）に示すようなフォトカプラであってもよいし、図４（ｃ）に示すようなコンデンサであってもよい。コンデンサは、パルストランスやフォトカプラより高速応答が可能なので、本実施の形態に適している。
【００２１】
但し、単純なコンデンサでは、トランスＴ１及びＴ２の一次巻線側と二次巻線側とではグランドが異なり、ノイズがそのまま伝達されてしまい、二次巻線側で異常な処理が行われる可能性がある。
【００２２】
その場合には、例えば図４（ｄ）のような絶縁回路を用いればよい。図４（ｄ）に示した絶縁回路において、入力信号端子は、抵抗Ｒ１１の一端とコンデンサＣ１の一端とに接続されている。入力グランド端子は、トランスＴ１及びＴ２の一次巻線側のグランドに接地されており、抵抗Ｒ１１の他端とコンデンサＣ２の一端とに接続されている。コンデンサＣ１の他端は、抵抗Ｒ１２の一端とコンパレータ２１の正極側入力端子とに接続されている。抵抗Ｒ１２の他端は、トランスＴ１及びＴ２の二次巻線側のグランドに接地されている。また、コンデンサＣ２の他端は、抵抗Ｒ１３の一端とコンパレータ２１の負極側入力端子とに接続されている。抵抗Ｒ１３の他端は、コンパレータ２１の出力端子と出力信号端子とに接続されている。出力グランド端子は、トランスＴ１及びＴ２の二次巻線側のグランドに接地されている。
【００２３】
このような絶縁回路を用いれば、グランドにのっているノイズと、信号にのっているノイズとが同じであれば、コンパレータ７でキャンセルされて、出力信号端子に出力されるようになる。
【００２４】
なお、絶縁素子４も、図４（ａ）乃至（ｄ）のいずれであってもよい。
【００２５】
次に、パルス合成回路６とパルス再生回路８との具体的な例を図５に示す。インバータＩに対するＰＷＭ制御回路５の第１の出力は、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、トランジスタ３１のベースに接続されている。トランジスタ３１のコレクタは、抵抗Ｒ３の一端に接続されており、抵抗Ｒ３の他端は電源Ｖ２（例えば４Ｖ）に接続されている。
【００２６】
また、インバータＩＩに対するＰＷＭ制御回路５の第２の出力は、抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は、トランジスタ３２のベースに接続されている。トランジスタ３２のコレクタは、抵抗Ｒ４の一端に接続されており、抵抗Ｒ４の他端は電源Ｖ１（例えば３Ｖ）に接続されている。トランジスタ３２のエミッタは、ダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードは、トランジスタ３１のエミッタと、抵抗Ｒ５の一端と、絶縁回路７の入力信号端子とに接続されている。抵抗Ｒ５の他端は、接地されている。
【００２７】
例えば、図６（ａ）において実線で示された信号ａが、インバータＩに対するＰＷＭ制御回路５の第１の出力の信号を表しており、点線で示された信号ｂが、インバータＩＩに対するＰＷＭ制御回路５の第２の出力の信号を表しているものとする。そうすると、パルス合成回路６では、信号ａは電源Ｖ２の電圧（例えば４Ｖ）でレベルシフトされ、信号ｂは電源Ｖ１の電圧（例えば３Ｖ）でレベルシフトされ、足し合わされる。すなわち、図６（ｂ）に示すように、信号ａのパルスの部分は４Ｖを最大値とするパルスとなり、信号ｂのパルスの部分は３Ｖを最大値とするパルスとなり、それらが交互に出現するような信号が生成される。図６（ｂ）に示すような信号が絶縁回路７の入力信号端子に入力されると、絶縁回路７の出力信号端子では、図６（ｃ）に示すような信号が検出される。波形は多少崩れるが、上で述べたレベルシフトの効果は保持されている。
【００２８】
また、絶縁回路７の出力信号端子は、コンパレータ３４の正極側入力端子と、抵抗Ｒ７の一端と、ダイオードＤ２のカソードと、排他的論理和回路ＸＯＲの第１の入力端子とに接続されている。抵抗Ｒ７の他端は接地されている。ダイオードＤ２のアノードも接地されている。さらに、コンパレータ３４の負極側入力端子は、電源Ｖ３（例えば３Ｖ）に接続されている。コンパレータ３４の出力端子は、抵抗Ｒ６の一端と、排他的論理和回路ＸＯＲの第２の入力端子とに接続されている。抵抗Ｒ６の他端は、ハイとローを反転させるＮＯＴ回路３５の入力端子に接続されている。ＮＯＴ回路３５の出力端子は、ＦＥＴ１のゲートに接続されている。排他的論理和回路ＸＯＲの出力端子は、ＮＯＴ回路３６の入力端子に接続されている。ＮＯＴ回路３６の出力端子は、ＦＥＴ２のゲートに接続されている。
【００２９】
コンパレータ３４では、電源Ｖ３の出力電圧（例えば３Ｖ）より高い電圧が正極側入力端子に入力されると、オンの出力を行う。すなわち、最大電圧が４Ｖにレベルシフトされた信号ａのオンの部分が再生される（図６（ｄ）の信号ａ'）。一方、排他的論理和回路ＸＯＲの第１の入力には図６（ｃ）の信号が入力され、第２の入力には図６（ｄ）の信号ａ'が入力されるので、その排他的論理和によって、図６（ｄ）で点線で表され且つ信号ｂに対応する信号ｂ'が再生される。
【００３０】
ＦＥＴ１のゲートには、図６（ｄ）の信号ａ'をＮＯＴ回路３５で反転させた信号が入力される。また、ＦＥＴ２のゲートには、図６（ｄ）の信号ｂ'をＮＯＴ回路３６で反転させた信号が入力される。そうすれば、図３で示したようなスイッチング及び出力が行われるようになる。
【００３１】
このようなパルス合成回路６とパルス再生回路８を導入することによって、サイズやコストの点で問題となる絶縁回路の数を削減することができる。また、絶縁回路の特性ばらつきを調整する必要が無くなる。
【００３２】
以上本発明の実施の形態を説明したが、本発明はこれに限定されるものではない。例えば、２相の例を示したが３相以上の電源装置にも適用できる。なお、相数が多くなれば、それだけ絶縁回路７も高速応答できるような回路でなければならず、高速応答可能なコンデンサが好ましくなる。但し、コンデンサに限定するものではない。さらに、絶縁回路７の数は１に限定されず、例えば５相の場合には、３相分で１つの絶縁回路を設け、２相分でもう１つの絶縁回路を設けるなどの手法を採用することも可能である。
【００３３】
さらに、図５では、レベルシフトを行ってパルスの合成を行うような例を示したが、他の手法を用いてパルスを合成するようにしてもよい。
【００３４】
また、図５の例では、トランジスタ及び電源を用いてレベルシフトを行う例を示したが、降下電圧ＶFの異なるダイオードを用いてレベルシフトを行って信号の重ね合わせを行うようにしてもよい。
【００３５】
図５では、３Ｖと４Ｖにレベルシフトする例を示したが、絶縁回路７で対応可能な電圧値及び電圧差であれば、どのような値にしてもよい。
【００３６】
その他、上記のような機能を実現するようなどのような回路であってもよい。
【図面の簡単な説明】
【００３７】
【図１】従来技術を適用した絶縁型２相式電源装置を示す図である。
【図２】本発明の実施の形態に係る絶縁型２相式電源装置を示す図である。
【図３】（ａ）乃至（ｃ）は、絶縁型２相式電源装置の出力を説明するための図である。
【図４】（ａ）乃至（ｄ）は、絶縁回路の一例を示す図である。
【図５】パルス合成回路及びパルス再生回路の一例を示す図である。
【図６】（ａ）乃至（ｄ）は、パルス合成回路及びパルス再生回路の信号処理を説明するための図である。
【符号の説明】
【００３８】
１，２  ＦＥＴ    ３  負荷    ４  絶縁素子
５  ＰＷＭ制御回路    ６  パルス合成回路    ７  絶縁回路
８  パルス再生回路    １０  絶縁型２相式電源装置
Ｔ１，Ｔ２  トランス
【図１】
2008054464.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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