(57)【要約】【課題】レジストパーティクルに起因するパターン欠陥による製造歩留まりの低下を抑制することができる半導体製造装置および半導体装置の製造方法を提供する。【解決手段】基板上にレジスト膜を形成するレジスト膜形成ユニット１２を備える。また、レジスト膜形成ユニット１２において基板上にレジスト塗布が開始されてから、レジスト膜形成ユニット１２と隔離されたバッファユニット１３への当該基板の搬出が完了するまでの時間、または、レジスト膜形成ユニット１２において基板上へのレジスト塗布が終了してから、バッファユニット１３への当該基板の搬出が完了するまでの時間を算出する停滞時間算出手段２１を備える。さらに、停滞時間算出手段２１が算出した時間が設定値以上のときにアラームを発生する報知手段２２を備える。また、報知手段２２は、算出された時間が設定値以上のときは、異常として、該当基板の再生処理を指示する。【選択図】図１
2008218623.tif 000002
【特許請求の範囲】
【請求項１】
基板上にレジスト膜を形成し、当該レジスト膜を露光することにより、レジスト膜からなるパターンを形成する半導体製造装置において、
基板上にレジスト膜を形成するレジスト膜形成ユニットと、
前記レジスト膜形成ユニットにおいて基板上にレジスト塗布が開始されてから、前記レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間、または、前記レジスト膜形成ユニットにおいて基板上へのレジスト塗布が終了してから、前記レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間を算出する時間算出手段と、
前記算出された時間が設定値以上のときにアラームを発生する手段と、
を有することを特徴とする半導体製造装置。
【請求項２】
前記時間算出手段が、少なくとも２つ以上の、装置状態を報告する装置処理情報を取得し、取得した装置処理情報から、前記レジスト膜形成ユニットにおいて基板上にレジスト塗布が開始されてから、前記レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間、または、前記レジスト膜形成ユニットにおいて基板上へのレジスト塗布が終了してから、前記レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間を算出する請求項１記載の半導体製造装置。
【請求項３】
前記装置処理情報の１つが、前記レジスト膜形成ユニットと隔離された空間への基板の搬出完了を報告する装置処理情報であり、
他の装置処理情報が、基板上へのレジスト塗布の開始を報告する装置処理情報、または、基板上へのレジスト塗布の終了を報告する装置処理情報の少なくとも１つである請求項２記載の半導体製造装置。
【請求項４】
前記時間算出手段が、
前記レジスト膜形成ユニット内の画像を取得する手段と、
取得した画像を処理する手段と、
前記処理した画像と、予め登録された画像とを比較する手段と、
画像比較結果から、前記レジスト膜形成ユニットにおいて基板上にレジスト塗布が開始されてから、前記レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間、または、前記レジスト膜形成ユニットにおいて基板上へのレジスト塗布が終了してから、前記レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間を求める手段と、
を有する請求項１記載の半導体製造装置。
【請求項５】
前記時間算出手段が算出した時間が設定値以上のときに、当該時間が算出された基板の再生処理を指示する手段を有する請求項１から請求項４のいずれか１項に記載の半導体製造装置。
【請求項６】
前記レジスト膜形成ユニットの直後、かつ前記レジスト膜形成ユニットと隔離された空間に設けられた、レジスト膜が形成された基板を収納可能なバッファユニットをさらに備えた請求項１から請求項５のいずれか１項に記載の半導体製造装置。
【請求項７】
基板上にレジスト膜を形成し、当該レジスト膜を露光することにより、レジスト膜からなるパターンを形成する半導体装置の製造方法において、
基板上にレジスト膜を形成する工程と、
レジスト膜が形成された基板を、前記レジスト膜の形成が行われる空間と隔離された空間に搬出する工程と、
基板上にレジスト塗布が開始されてから前記隔離された空間への当該基板の搬出が完了するまでの時間、または、基板上へのレジスト塗布が終了してから前記隔離された空間への当該基板の搬出が完了するまでの時間を算出する工程と、
前記算出された時間が設定値以上のときはアラームを発生する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記基板上にレジスト塗布が開始されてから前記隔離された空間への当該基板の搬出が完了するまでの時間、または、前記基板上へのレジスト塗布が終了してから前記隔離された空間への当該基板の搬出が完了するまでの時間が、少なくとも２つ以上の、装置状態を報告する装置処理情報に基づいて算出される請求項７記載の半導体装置の製造方法。
【請求項９】
前記装置処理情報の１つが、前記隔離された空間への基板の搬出完了を報告する装置処理情報であり、
他の装置処理情報が、基板上へのレジスト塗布の開始を報告する装置処理情報、または、基板上へのレジスト塗布の終了を報告する装置処理情報の少なくとも１つである請求項８記載の半導体装置の製造方法。
【請求項１０】
前記時間を算出する工程が、
前記レジスト膜の形成が行われる空間内の画像を取得する工程と、
取得した画像を処理する工程と、
前記処理した画像と、予め登録された画像とを比較する工程と、
画像比較結果から、基板上にレジスト塗布が開始されてから前記隔離された空間への当該基板の搬出が完了するまでの時間、または、基板上へのレジスト塗布が終了してから前記隔離された空間への当該基板の搬出が完了するまでの時間を求める工程と、
有する請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造装置および半導体装置の製造方法に関し、特にリソグラフィ工程に適用される半導体製造装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造ラインは、成膜、リソグラフィ、エッチング、不純物注入、不純物拡散などの複数の基板処理工程から構成されている。このような半導体装置の製造ラインでは、基板処理工程間のハンドリング回数を削減するために、インライン方式の半導体製造装置が導入されている。インライン方式の半導体製造装置では、複数の基板処理工程にわたって、処理対象基板が自動的に搬送され、各基板処理が連続的に実施される。このようなインライン方式の半導体製造装置を使用することにより、欠陥密度の低減や汚染の防止、さらには生産性向上が実現されている。特にリソグラフィ工程では、レジスト膜形成工程、露光工程、および露光されたレジスト膜の現像工程などがインライン接続され連続処理されることが多い（例えば、特許文献１等参照。）。
【０００３】
図９は、リソグラフィ工程における従来の半導体製造装置の構成を示す概略構成図である。図９に示すように、半導体製造装置は、搬送装置１０３によりインライン接続された塗布現像装置１０１と、露光装置１０２とを備える。塗布現像装置１０１と露光装置１０２は、インラインコントローラ１０４とデータや制御信号の授受が可能となるように電気的に接続されている。インラインコントローラ１０４は、ホストコンピュータ１０５の指示に基づいて、半導体製造装置を制御する。
【０００４】
図９に示す半導体製造装置は、以下のようにして、半導体基板を処理する。図１０はリソグラフィ工程における従来の半導体製造装置において実施される基板処理の手順を示すフローチャートである。まず、塗布現像装置１０１が、塗布現像装置１０１にセットされたキャリアから半導体基板を払い出す（ステップＳ１０１）。塗布現像装置１０１は、払い出した半導体基板に、剥がれ防止剤塗布、冷却などの前処理を行う（ステップＳ１０２）。次いで、前処理が完了した半導体基板表面に化学増幅型のレジストを塗布し、半導体基板上にレジスト膜を形成する（ステップＳ１０３）。その後、レジスト膜が形成された半導体基板に対して、ベーク（加熱処理）を行う（ステップＳ１０４）。塗布現像装置１０１は、ベークが完了した半導体基板を、搬送装置１０３を介して、露光装置１０２へ搬送する。
【０００５】
露光装置１０２は、塗布現像装置１０１から搬入された半導体基板上のレジスト膜に対して光などを照射して露光を行う（ステップＳ１０５）。露光装置１０２は、次に、露光が完了した半導体基板を、搬送装置１０３を介して塗布現像装置１０１へ搬送する。
【０００６】
塗布現像装置１０１は、露光装置１０２から搬入された半導体基板に対して露光後のベークを行う（ステップＳ１０６）。ベークが完了すると、半導体基板上のレジスト膜を現像し（ステップＳ１０７）、現像後のベークを行う（ステップＳ１０８）。塗布現像装置１０１は、ベークが完了した半導体基板をキャリアへ収納する（ステップＳ１０９）。
【０００７】
以上のような一連の基板処理の過程で、塗布現像装置１０１、あるいはインラインコントローラ１０４は、露光装置１０２に半導体基板を搬送した後、塗布現像装置１０１へ半導体基板が戻ってくるまでの時間を計測する。そして、計測された時間が、予め設定された時間以上になった場合はアラームを発生する。アラームが発生した場合、そのとき処理されていた半導体基板に異常が発生したとして、当該半導体基板上のレジスト膜を剥離した後、再度、レジスト塗布、露光、現像などの一連の処理（再生処理）を行う。
【０００８】
このように、塗布現像装置１０１を搬出されてから、露光装置１０２で露光が行われ、塗布現像装置１０１に搬入されるまでの時間を監視することにより、当該時間の差異に起因して発生するレジストパターン寸法の変動を防止することができる。この結果、不良の発生を未然に防止することができる。
【特許文献１】特開２００５−４５１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の構成では、何らかのトラブルにより、半導体基板にレジストを塗布する塗布現像装置１０１のレジスト膜形成ユニットにおいて、レジスト塗布済みの半導体基板が停滞した場合、パターン欠陥が発生することがある。本願発明者は、このようなパターン欠陥の発生原因を検討した結果、レジストが塗布された半導体基板がレジスト膜形成ユニット内で停滞する間に、レジスト膜形成ユニット内を浮遊するレジストパーティクルがレジスト膜上に付着することがパターン欠陥の原因であるとの知見を得た。
【００１０】
レジストパーティクルの付着は、上述のレジストパターン寸法の変動が生じる時間に比べて極めて短い時間で発生する。このため、レジストパーティクルの付着が発生した半導体基板に対して露光を行った場合、所望寸法のレジストパターンを得ることができる。このため、現像後に実施されるレジストパターン寸法の抜き取り検査では、レジストパーティクルの付着により、パターン欠陥が発生している基板であるか否かを判定することは困難である。さらに、このようなレジストパーティクルの付着に起因するパターン欠陥は、形成するレジストパターン寸法の微細化に伴って、その影響が大きくなる。したがって、将来的にパターン寸法の微細化がより進行した場合、半導体装置の製造歩留まりを著しく低下させることになる。
【００１１】
本発明は、上記課題を解決するためになされたものであり、レジストパーティクルに起因するパターン欠陥による製造歩留まりの低下を抑制することができる半導体製造装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体製造装置は、以下の技術的手段を採用している。まず、本発明は、基板上にレジスト膜を形成し、当該レジスト膜を露光することにより、レジスト膜からなるパターンを形成する半導体製造装置を前提としている。そして、本発明に係る半導体製造装置は、基板上にレジスト膜を形成するレジスト膜形成ユニットを備える。また、半導体製造装置は、レジスト膜形成ユニットにおいて基板上にレジスト塗布が開始されてから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間、または、レジスト膜形成ユニットにおいて基板上へのレジスト塗布が終了してから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間を算出する停滞時間算出手段を備える。さらに、停滞時間算出手段が算出した時間が設定値以上のときにアラームを発生する報知手段を備える。
【００１３】
本構成によれば、何らかのトラブルが発生し、レジスト膜形成ユニットにおいて、レジスト塗布済みの基板が停滞した場合でも、レジスト塗布済み基板の停滞時間が設定値以上のときはアラームが発報される。したがって、レジストパーティクルの付着によるパターン欠陥の発生を未然に防止することができる。
【００１４】
また、上記構成において、レジスト膜形成ユニットの直後、かつレジスト膜形成ユニットと隔離された空間に設けられた、レジスト膜が形成された基板を１枚あるいは複数枚収納可能なバッファユニットをさらに備えてもよい。この場合、レジスト塗布済み基板は速やかにバッファユニットに収納される。このため、レジスト膜形成ユニット内で停滞することがない。したがって、レジスト膜上へのレジストパーティクルの付着によるパターン欠陥の発生を防ぐことができる。また、万が一、バッファユニットの収納枚数を越えたり、その他の原因により、レジスト膜形成ユニットにおいて、レジスト塗布済みの基板が停滞したりした場合でも、レジスト塗布済み基板の停滞時間が設定値以上のときはアラームが発報される。したがって、レジストパーティクルの付着によるパターン欠陥の発生を未然に防止することができる。
【００１５】
上記構成において、停滞時間算出手段は、少なくとも２つ以上の、装置状態を報告する装置処理情報を取得し、取得した装置処理情報から、レジスト膜形成ユニットにおいて基板上にレジスト塗布が開始されてから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間を算出する構成を採用することができる。また、停滞時間算出手段は、取得した装置処理情報から、レジスト膜形成ユニットにおいて基板上へのレジスト塗布が終了してから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間を算出する構成を採用することができる。ここで、装置処理情報は、例えば、ＣＥＩＤ（Collection Event ID）である。これにより、レジスト膜形成ユニットにおいて基板上にレジスト塗布が開始されてから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間、または、レジスト膜形成ユニットにおいて基板上へのレジスト塗布が終了してから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間を正確に算出することができる。
【００１６】
この場合、装置処理情報の１つを、レジスト膜形成ユニットと隔離された空間への基板の搬出完了を報告する装置処理情報とし、他の装置処理情報を、基板上へのレジスト塗布の開始を報告する装置処理情報、または、基板上へのレジスト塗布の終了を報告する装置処理情報の少なくとも１つとすることができる。
【００１７】
また、上記停滞時間算出手段が、画像取得手段、画像処理手段、画像比較手段、および演算手段を備える構成であってもよい。この場合、画像取得手段は、レジスト膜形成ユニット内の画像を取得する。画像処理手段は、画像取得手段が取得した画像に対して、所定領域の画像を抽出する等の画像処理をする。画像比較手段は、画像処理手段により処理された画像と、予め登録された画像とを比較する。そして、レジスト膜形成ユニットにおいて、基板上にレジスト塗布が開始された時刻、基板上へのレジスト塗布が終了した時刻、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了した時刻等を求める。演算手段は、比較の結果求められた時刻から、レジスト膜形成ユニットにおいて基板上にレジスト塗布が開始されてから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間、または、レジスト膜形成ユニットにおいて基板上へのレジスト塗布が終了してから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間を求める。
【００１８】
本構成によっても、レジスト膜形成ユニットにおいて基板上にレジスト塗布が開始されてから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間、または、レジスト膜形成ユニットにおいて基板上へのレジスト塗布が終了してから、レジスト膜形成ユニットと隔離された空間への当該基板の搬出が完了するまでの時間を正確に算出することができる。
【００１９】
さらに、以上の構成において、停滞時間算出手段が算出した時間が設定値以上のときに、当該時間が算出された基板の再生処理を指示する手段をさらに備えてもよい。
【００２０】
一方、他の観点では、本発明は、基板上にレジスト膜を形成し、当該レジスト膜を露光することにより、レジスト膜からなるパターンを形成する半導体装置の製造方法を提供することもできる。すなわち、本発明に係る半導体装置の製造方法は、まず、基板上にレジスト膜を形成する。次いで、レジスト膜が形成された基板を、上記レジスト膜の形成が行われる空間と隔離された空間に搬出する。また、基板上にレジスト塗布が開始されてから上記隔離された空間への当該基板の搬出が完了するまでの時間、または、基板上へのレジスト塗布が終了してから上記隔離された空間への当該基板の搬出が完了するまでの時間を算出する。そして、算出された時間が設定値以上のときはアラームを発生する。
【００２１】
本構成において、基板上にレジスト塗布が開始されてから上記隔離された空間への当該基板の搬出が完了するまでの時間、または、基板上へのレジスト塗布が終了してから上記隔離された空間への当該基板の搬出が完了するまでの時間は、少なくとも２つ以上の、装置状態を報告する装置処理情報に基づいて算出する構成を採用することができる。
【００２２】
この場合、装置処理情報の１つを、レジスト膜の形成が行われる空間と隔離された空間への基板の搬出完了を報告する装置処理情報とし、他の装置処理情報を、基板上へのレジスト塗布の開始を報告する装置処理情報、または、基板上へのレジスト塗布の終了を報告する装置処理情報の少なくとも１つとすることができる。
【００２３】
また、上記時間は、以下のようにして求めることもできる。まず、レジスト膜の形成が行われる空間内の画像を取得し、取得した画像を処理する。次いで、処理した画像と、予め登録された画像とを比較し、画像比較結果から、基板上にレジスト塗布が開始されてから上記隔離された空間への当該基板の搬出が完了するまでの時間、または、基板上へのレジスト塗布が終了してから上記隔離された空間への当該基板の搬出が完了するまでの時間を求める。
【発明の効果】
【００２４】
本発明によれば、レジスト膜形成ユニット内でのレジスト塗布済み基板の停滞に起因するパターン欠陥の発生を未然に防止することができる。その結果、半導体装置の製造歩留りを向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下に本発明の実施形態について図面を参照して説明する。以下の実施形態では、半導体基板上に化学増幅型のレジスト膜を形成し、当該レジスト膜を露光することにより、レジスト膜からなるパターンを形成する半導体製造装置として本発明を具体化している。なお、以下の説明では、略同一の機能および構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２６】
（第１の実施形態）
図１は、本発明に係る第１の実施形態の半導体製造装置を示す図である。なお、図１において、実線で示す矢印は、半導体基板の搬送経路を示している。また、図１において、破線で示す矢印は、データや制御信号の伝送経路を示している。
【００２７】
図１に示すように、本実施形態の半導体製造装置１０は、従来と同様に、搬送装置３によりインライン接続された塗布現像装置１と、露光装置２とを備える。なお、本実施形態の半導体製造装置１０も、従来と同様に、図示しないホストコンピュータの指示に基づいて、図示しないインラインコントローラが半導体製造装置１０の各部の動作を制御している。
【００２８】
本実施形態の塗布現像装置１は、搬入用ポート３１、搬出用ポート３２、前処理ユニット１１、レジスト膜形成ユニット１２、バッファユニット１３、露光前ベークユニット１４、露光後ベークユニット１５、現像ユニット１６、現像後ベークユニット１７を備える。
【００２９】
搬入用ポート３１には、処理対象の半導体基板を複数枚収容したキャリアがセットされ、搬出用ポート３２には、処理済の半導体基板を収容するキャリアがセットされる。前処理ユニット１１は、レジスト膜の形成に先立って、レジスト膜を形成する半導体基板に対して、剥がれ防止剤塗布や冷却などの前処理を行う。レジスト膜形成ユニット１２は、半導体基板にレジストを塗布し、半導体基板上にレジスト膜を形成する。また、レジスト膜形成ユニット１２は、塗布現像装置１が備える他のユニットと、例えば、隔壁により空間的に隔離されている。そして、レジスト膜形成ユニット１２と他のユニットとの間の半導体基板の搬送は、その隔壁に開閉可能に設けられた入出扉を搬送時に開放することで行われる。
【００３０】
バッファユニット１３は、レジスト膜形成ユニット１２の直後に配置されており、レジスト膜が形成された半導体基板を収納する。本実施形態では、バッファユニット１３は複数枚の半導体基板を収納可能に構成されている。
【００３１】
露光前ベークユニット１４、露光後ベークユニット１５、および現像後ベークユニット１７は、半導体基板に対して加熱処理を行う。現像ユニット１６は、露光装置２において露光が成されたレジスト膜を現像し、レジスト膜のパターンを形成する。
【００３２】
また、本実施形態では、半導体製造装置１０は、検査装置４１およびレジスト剥離装置４３とともに使用される。検査装置４１は、レジスト膜パターンのマクロ検査、重ね合わせ測定、レジストパターンの寸法測定等の検査を行う。レジスト剥離装置４３は、半導体基板上のレジスト膜パターンの剥離を行う。
【００３３】
なお、塗布現像装置１の各部の間における半導体基板の搬送は、図示しない公知のウェハ搬送機構により行われる。
【００３４】
さらに、本実施形態の半導体製造装置１０は、停滞時間算出手段２１と報知手段２２とを備える。停滞時間算出手段２１は、専用の演算回路や、プロセッサとＲＡＭやＲＯＭ等のメモリとを備えたハードウェア、および当該メモリに格納され、プロセッサ上で動作するソフトウェア等として実現することができる。停滞時間算出手段２１には、塗布現像装置１から出力される装置状態を報告する装置処理情報であるＣＥＩＤ（Collection Event ID）が入力される。ここでは、主としてレジスト膜形成ユニット１２の状態を報告するＣＥＩＤが入力されている。停滞時間算出手段２１は、入力された装置処理情報に基づいて、基板上にレジスト塗布が開始されてからバッファユニット１３への当該基板の搬出が完了するまでの時間、または、基板上へのレジスト塗布が終了してからバッファユニット１３への当該基板の搬出が完了するまでの時間を算出する。また、報知手段２２は、停滞時間算出手段２１が算出した時間が、予め登録されている設定値以上のときにアラームを発生する。
【００３５】
図２は、上述の半導体製造装置が、半導体基板上にレジスト膜のパターンを形成する手順を示すフローチャートである。図２に示すように、まず、塗布現像装置１においてロットが投入されると、塗布現像装置１の搬入用ポート３１にセットされたキャリアから半導体基板が取り出される（ステップＳ１）。取り出された半導体基板は前処理ユニット１１に搬入され、前処理ユニット１１において前処理が行われる（ステップＳ２）。前処理が完了した半導体基板は、レジスト膜形成ユニット１２に搬入され、半導体基板上に化学増幅型のレジストが塗布される（ステップＳ３）。これにより、半導体基板上にレジスト膜が形成される。このとき、塗布現像装置１は、レジスト塗布開始を報告するＣＥＩＤとレジスト塗布完了を報告するＣＥＩＤとを停滞時間算出手段２１に出力する。また、当該半導体基板をレジスト膜形成ユニット１２から搬出したときに、バッファユニット１３への搬出完了を報告するＣＥＩＤを停滞時間算出手段２１に出力する。
【００３６】
レジスト膜形成ユニットから搬出された半導体基板は、バッファユニット１３に格納される（ステップＳ４）。バッファユニット１３に格納された半導体基板は、露光前ベークユニット１４が、直前の半導体基板の処理を完了し、次の半導体基板の処理が可能な状態になると、露光前ベークユニット１４に搬入される。そして、露光前ベークが行われる（ステップＳ５）。ベークされた半導体基板は、搬送装置３を介して露光装置２へ搬送される。
【００３７】
露光装置２は、塗布現像装置１から搬入された半導体基板上のレジスト膜に対して光などを照射して露光を行う（ステップＳ６）。露光装置２は、露光が完了した半導体基板を、搬送装置３を介して塗布現像装置１へ搬送する。
【００３８】
露光装置２から搬入された半導体基板は、露光後ベークユニット１５に搬入され、露光後ベークが行われる（ステップＳ７）。ベークが完了した半導体基板は現像ユニット１６に搬入され、露光されたレジスト膜が現像される（ステップＳ８）。現像された半導体基板は、現像後ベークユニット１７に搬入され、現像後ベークが行われる（ステップＳ９）。ベークされた半導体基板は搬出用ポート３２にセットされたキャリアに収納される（ステップＳ１０）。
【００３９】
次に、搬出用ポート３２にセットされたキャリアに、収納すべき半導体基板が全て収容されると、当該キャリアが検査装置４１に搬入される。検査装置４１において、上述の検査が実施され（ステップＳ１１）、検査結果が規格内であれば、各半導体基板は次工程の処理を実施する次処理装置４２に進められる（ステップＳ１２Ｙｅｓ、Ｓ１３Ｙｅｓ、Ｓ１４）。また、検査結果が規格外であれば、半導体基板は、レジスト剥離装置４３に搬入され、レジスト膜のパターンが剥離された後、再度、レジスト塗布、露光、現像などの一連の処理（再生処理）が行われる（ステップＳ１２Ｙｅｓ、Ｓ１３Ｎｏ、Ｓ１５）。なお、本実施形態では、同一ロットに属する半導体基板は、前処理ユニット１１が次基板の処理が可能となったときに、順次、前処理ユニット１１に搬入されている。
【００４０】
以上の処理と並行して、本実施形態の半導体製造装置１０では、以下の処理が行われている。停滞時間算出手段２１は、塗布現像装置１から、レジスト塗布開始を報告するＣＥＩＤ、レジスト塗布完了を報告するＣＥＩＤ、およびバッファユニット１３への半導体基板の搬出完了を報告するＣＥＩＤを受信すると、各ＣＥＩＤを受信したときに、受信時刻と、受信したＣＥＩＤに対応する半導体基板を特定する識別子（例えば、基板ＩＤ等）とを対応づけて記録する。そして、停滞時間算出手段２１は、バッファユニット１３への半導体基板の搬出完了を報告するＣＥＩＤを受信したときに、その半導体基板のレジスト膜形成ユニット１２内停滞時間を算出する。この停滞時間Ｔ（ｎ）は、例えば、ｎ枚目の半導体基板に対して、レジスト塗布完了を報告するＣＥＩＤを受信した時刻Ｔ２（ｎ）、ｎ枚目の半導体基板に対して、バッファユニット１３への搬出完了を報告するＣＥＩＤを受信した時刻Ｔ３（ｎ）とすると以下の式（１）により求めることができる。
【００４１】
Ｔ（ｎ）＝Ｔ３（ｎ）−Ｔ２（ｎ）・・・（１）
【００４２】
以上のようにして算出された停滞時間Ｔ（ｎ）は、半導体基板を特定する識別子とともに、報知手段２２に入力される。報知手段２２は入力された停滞時間Ｔ（ｎ）と、予め登録されている設定値Ｔｒｅｆとを比較する（ステップＳ１２）。そして、入力された停滞時間Ｔ（ｎ）が設定値Ｔｒｅｆ以上であるときは、アラームを発生する。本実施形態では、報知手段２２がアラームを発生した場合、検査装置４１にその旨を、半導体基板を特定する識別子とともに通知する。通知を受信した検査装置４１は、該当する半導体基板を検査する際に、検査結果に関わらずその半導体基板をレジスト剥離装置４３に搬入する（ステップＳ１２Ｎｏ、Ｓ１５）。また、報知手段２２は、入力された停滞時間Ｔ（ｎ）が設定値Ｔｒｅｆ未満であるときは、検査装置４１にその旨を、半導体基板を特定する識別子とともに通知する。通知を受信した検査装置４１は、該当する半導体基板を検査する際に、検査結果にしたがって、次処理装置４２またはレジスト剥離装置４３に搬入する（ステップＳ１２Ｙｅｓ、Ｓ１３）。なお、報知手段２２は、入力された停滞時間Ｔ（ｎ）が設定値Ｔｒｅｆ未満であるときは、特に何も行わない構成であってもよい。この場合、検査装置４１はアラームが通知された場合にのみ、該当する半導体基板をレジスト剥離装置４３に搬入することになる。また、報知手段２２が、再生処理を指示することは、必須ではなく、音、光、警告表示等、作業者に異常を通知可能な任意の方式によりアラームを発報する構成であってもよい。
【００４３】
図３は、レジスト膜形成ユニット内でのレジスト塗布済み基板の停滞時間とレジストパターン寸法との関係を示す図である。寸法測定に用いたレジストパターンはＬ／Ｓ（Line and Space）パターンであり、レジスト仕上がり寸法の目標値は０．１８μｍ（Space）である。図３において、横軸がレジスト膜形成ユニット内での停滞時間に対応し、縦軸がレジストパターン寸法に対応する。
【００４４】
図３から、レジスト膜形成ユニット内でのレジスト塗布済み基板の停滞時間が１００秒程度では、レジスト寸法精度には全く影響を及ぼさないことが理解できる。
【００４５】
また、図４は、レジスト膜形成ユニット内でのレジスト塗布済み基板の停滞時間とパターン欠陥数との関係を示す図である。確認に用いたレジストパターンはＬ／Ｓ（Line and Space）でレジスト仕上がり寸法の目標値は０．１８μｍ（Space）である。図４において、横軸がレジスト膜形成ユニット内での停滞時間に対応し、縦軸がパターン欠陥数に対応する。
【００４６】
図４から、レジスト膜形成ユニット内でのレジスト塗布済み基板の停滞時間と、パターン欠陥数には正の相関があることが理解できる。また、図３および図４より、従来法では、レジスト膜形成ユニット内でのレジスト塗布済み基板の停滞時間に起因するパターン欠陥数の増大を検出できないことが理解できる。
【００４７】
なお、図４の例では、設定値Ｔｒｅｆは、例えば、９０秒程度にするとよい。図３および図４に示す関係は、レジスト膜の種類と目標寸法値によって影響が異なるため、予め各々の条件で、図３および図４に示す関係を取得しておくことで、適切な設定値Ｔｒｅｆを決定することができる。
【００４８】
また、停滞時間Ｔ（ｎ）は、ｎ枚目の半導体基板に対して、レジスト塗布開始を報告するＣＥＩＤを受信した時刻Ｔ１（ｎ）として、以下の式（２）により求めてもよい。
【００４９】
Ｔ（ｎ）＝Ｔ３（ｎ）−Ｔ１（ｎ）・・・（２）
【００５０】
この場合の設定値Ｔｒｅｆは、上述の設定値Ｔｒｅｆに、半導体基板へのレジスト塗布に要するプロセス時間を加算した値となる。
【００５１】
以上説明したように、本実施形態によれば、何らかのトラブルが発生した場合でも、レジスト塗布済みの半導体基板は速やかにバッファユニットに収納される。このため、レジスト塗布済みの半導体基板がレジスト膜形成ユニット内で停滞することがない。したがって、レジスト膜上へのレジストパーティクルの付着によるパターン欠陥の発生を防ぐことができる。また、万が一、バッファユニットの収納枚数を越えたり、その他の原因により、レジスト膜形成ユニットにおいて、レジスト塗布済みの基板が停滞したりした場合でも、レジスト塗布済み基板の停滞時間が設定値以上のときはアラームが発報される。したがって、レジストパーティクルの付着によるパターン欠陥の発生を未然に防止することができる。
【００５２】
（第２の実施形態）
第１の実施形態において説明した、停滞時間Ｔ（ｎ）により再生処理の要否を判定する手法は、バッファユニットを備えない半導体製造装置に対しても適用可能である。そこで、第２の実施形態では、バッファユニットを備えない半導体製造装置について停滞時間Ｔ（ｎ）により再生処理の要否を判定する手法を適用した事例を説明する。図５は、本実施形態の半導体製造装置を示す概略構成図である。なお、図５において、実線で示す矢印は、半導体基板の搬送経路を示している。また、図５において、破線で示す矢印は、データや制御信号の伝送経路を示している。
【００５３】
図５に示すように、本実施形態の半導体製造装置２０は、図１に示した半導体製造装置１０から、バッファユニット１３を削除した構成を有している。すなわち、レジスト膜形成ユニット１２の直後に、露光前ベークユニット１４が配置されている。また、本実施形態では、レジスト膜形成ユニット１２は、塗布現像装置が備える他のユニットと、例えば、隔壁により空間的に分離されている。そして、レジスト膜形成ユニット１２と他のユニットとの間の半導体基板の搬送は、その隔壁に開閉可能に設けられた入出扉を搬送時に開放することで行われる。他の構成は図１に示した半導体製造装置と同一であるので、ここでの説明は省略する。
【００５４】
図６は、本実施形態の半導体製造装置２０が、半導体基板上にレジスト膜のパターンを形成する手順を示すフローチャートである。第１の実施形態と同様に、本実施形態の半導体製造装置２０は、まず、塗布現像装置１において、塗布現像装置１の搬入用ポート３１にセットされたキャリアから半導体基板が取り出される（ステップＳ１）。取り出された半導体基板は前処理ユニット１１に搬入され、前処理が実施される（ステップＳ２）。前処理が完了した半導体基板は、レジスト膜形成ユニット１２に搬入され、半導体基板上に化学増幅型のレジストが塗布される（ステップＳ３）。このとき、塗布現像装置１は、レジスト塗布開始を報告するＣＥＩＤと、レジスト塗布完了を報告するＣＥＩＤとを停滞時間算出手段２１に出力する。また、当該半導体基板をレジスト膜形成ユニット１２から搬出したときに、露光前ベークユニット１４への搬出完了を報告するＣＥＩＤを停滞時間算出手段２１に出力する。
【００５５】
レジスト膜形成ユニット１２から搬出された半導体基板は、露光前ベークユニット１４が、直前の半導体基板の処理を完了し、次の半導体基板の処理が可能な状態になると、露光前ベークユニット１４に搬入される。なお、本実施形態では、露光前ベークユニット１４に搬入されるまでの間、レジスト膜が形成された半導体基板は、図示しないウェハ搬送機構上で待機している。そして、露光前ベークが行われる（ステップＳ５）。ベークされた半導体基板は、搬送装置３を介して露光装置２へ搬送される。露光装置２に搬送された以降の処理は、第１の実施形態と同様であるので、ここでの説明は省略する。
【００５６】
本実施形態においても、上記式（１）により、停滞時間算出手段２１が算出した停滞時間Ｔ（ｎ）が、報知手段２２に予め登録された設定値Ｔｒｅｆ以上であるときは、検査装置４１は、該当する半導体基板を検査する際に、検査結果に関わらず、その半導体基板をレジスト剥離装置４３に搬入する（ステップＳ１２Ｎｏ、Ｓ１５）。
【００５７】
したがって、本実施形態によれば、何らかのトラブルが発生し、レジスト膜形成ユニット内でレジスト塗布済みの基板が停滞した場合でも、レジスト塗布済み基板の停滞時間が設定値以上のときはアラームが発報される。したがって、レジストパーティクルの付着によるパターン欠陥の発生を未然に防止することができる。
【００５８】
なお、停滞時間Ｔ（ｎ）は、第１の実施形態と同様に、上述の式（２）により算出することも可能である。
【００５９】
（第３の実施形態）
第１および第２の実施形態では、レジスト膜形成ユニットにおける停滞時間を、装置処理情報（ＣＥＩＤ）に基づいて算出した。しかしながら、レジスト膜形成ユニットにおける停滞時間は、他の手法によっても算出することができる。
【００６０】
図７は、本発明に係る第３の実施形態の半導体製造装置を示す概略構成図である。なお、図７において、実線で示す矢印は、半導体基板の搬送経路を示している。また、図７において、破線で示す矢印は、データや制御信号の伝送経路を示している。
【００６１】
図７に示すように、本実施形態の半導体製造装置３０は、停滞時間算出手段２１の構成が第１の実施形態で説明した半導体製造装置１０と異なっている。本実施形態では、停滞時間算出手段２１は、画像取得手段２１１、画像処理手段２１２、画像比較手段２１３、および演算手段２１４を備えている。画像取得手段２１１は、例えば、レジスト膜形成ユニット１２において、半導体基板が載置され、レジスト塗布が行われるスピンコータ上に配置されたＣＣＤカメラ等の撮像手段によって構成されている。そして、画像取得手段２１１は、スピンコータ上の画像をリアルタイムで取得する。画像処理手段２１２は、画像取得手段２１１が取得した画像を処理する。ここでは、画像処理手段２１２は、画像取得手段２１１が取得した画像から予め設定されている所定のエリアの画像を抽出する。画像処理手段２１２により抽出された画像は、画像比較手段２１３に逐次入力される。
【００６２】
画像比較手段２１３は、画像処理手段２１２から入力された画像と、予め登録された画像とを比較する。画像比較手段２１３には、レジスト塗布が開始されたときの画像、レジスト塗布が完了したときの画像、バッファユニット１３への半導体基板の搬出が完了したときの画像が予め登録されている。例えば、レジスト塗布が開始されたときの画像は、半導体基板の中央部にレジストが滴下された画像である。レジスト塗布が完了したときの画像は、レジストが基板周縁部まで広がった画像である。バッファユニット１３への半導体基板の搬出が完了したときの画像は、当該搬送を行う搬送アームが半導体装置の搬送を完了したときの画像である。なお、各画像が１つの撮像手段により取得できない場合は、複数の撮像手段を設ければよい。画像比較手段２１３は、当該比較により、レジスト塗布が開始された時刻、レジスト塗布が完了した時刻、およびバッファユニット１３への搬出が完了した時刻を求める。画像比較手段２１３は、求めたそれぞれの時刻を演算手段２１４に入力する。演算手段２１４は、上述の式（１）にしたがって、停滞時間Ｔ（ｎ）を算出する。なお、画像処理手段２１２、画像比較手段２１３、および演算手段２１４は、専用の演算回路や、プロセッサとＲＡＭやＲＯＭ等のメモリとを備えたハードウェア、および当該メモリに格納され、プロセッサ上で動作するソフトウェア等として実現することができる。なお、画像処理手段２１２は、画像抽出に限らず、エッジ強調等の任意の画像処理を行ってもよい。
【００６３】
以上のようにして算出された停滞時間Ｔ（ｎ）は、半導体基板を特定する識別子とともに、報知手段２２に入力される。報知手段２２は入力された停滞時間Ｔ（ｎ）と、予め登録されている設定値Ｔｒｅｆとを比較する。そして、入力された停滞時間Ｔ（ｎ）が設定値Ｔｒｅｆ以上であるときは、アラームを発生する。
【００６４】
上述の半導体製造装置３０が、半導体基板上にレジスト膜のパターンを形成する手順は、停滞時間Ｔ（ｎ）の求め方以外は、第１の実施形態と同一であり、図２に示したフローチャートと同一になる。このため、ここでの説明は省略する。
【００６５】
本実施形態では、第１の実施形態と同様に、何らかのトラブルが発生した場合でも、レジスト塗布済みの半導体基板は速やかにバッファユニットに収納される。このため、レジスト塗布済みの半導体基板がレジスト膜形成ユニット内で停滞することがない。したがって、レジスト膜上へのレジストパーティクルの付着によるパターン欠陥の発生を防ぐことができる。また、万が一、バッファユニットの収納枚数を越えたり、その他の原因により、レジスト膜形成ユニットにおいて、レジスト塗布済みの基板が停滞したりした場合でも、レジスト塗布済み基板の停滞時間が設定値以上のときはアラームが発報される。したがって、レジストパーティクルの付着によるパターン欠陥の発生を未然に防止することができる。
【００６６】
なお、停滞時間Ｔ（ｎ）は、第１の実施形態と同様に、上述の式（２）により算出することも可能である。
【００６７】
（第４の実施形態）
第３の実施形態において説明した、レジスト膜形成ユニット１２内の画像に基づいて求めた停滞時間Ｔ（ｎ）により再生処理の要否を判定する手法は、バッファユニットを備えない半導体製造装置に対しても適用可能である。そこで、第４の実施形態では、バッファユニットを備えない半導体製造装置についてレジスト膜形成ユニット１２内の画像に基づいて求めた停滞時間Ｔ（ｎ）により再生処理の要否を判定する手法を適用した事例を説明する。図８は、本実施形態の半導体製造装置を示す概略構成図である。なお、図８において、実線で示す矢印は、半導体基板の搬送経路を示している。また、図８において、破線で示す矢印は、データや制御信号の伝送経路を示している。
【００６８】
図８に示すように、本実施形態の半導体製造装置４０は、図７に示した半導体製造装置３０から、バッファユニット１３を削除した構成を有している。すなわち、レジスト膜形成ユニット１２の直後に、露光前ベークユニット１４が配置されている。また、本実施形態では、レジスト膜形成ユニット１２は、塗布現像装置１が備える他のユニットと、例えば、隔壁により空間的に分離されている。そして、レジスト膜形成ユニット１２と他のユニットとの間の半導体基板の搬送は、その隔壁に開閉可能に設けられた入出扉を搬送時に開放することで行われる。他の構成は図７に示した半導体製造装置と同一であるので、ここでの説明は省略する。
【００６９】
なお、上述の半導体製造装置４０が、半導体基板上にレジスト膜のパターンを形成する手順は、停滞時間Ｔ（ｎ）の求め方以外は、第２の実施形態と同一であり、図６に示したフローチャートと同一になる。このため、ここでの説明は省略する。
【００７０】
本実施形態では、第２の実施形態と同様に、何らかのトラブルが発生し、レジスト膜形成ユニット内でレジスト塗布済みの基板が停滞した場合でも、レジスト塗布済み基板の停滞時間が設定値以上のときはアラームが発報される。したがって、レジストパーティクルの付着によるパターン欠陥の発生を未然に防止することができる。
【００７１】
なお、停滞時間Ｔ（ｎ）は、第１の実施形態と同様に、上述の式（２）により算出することも可能である。
【００７２】
以上説明したように、本発明によれば、レジスト膜形成ユニット内でのレジスト塗布済み基板の停滞に起因するパターン欠陥の発生を未然に防止することができる。その結果、半導体装置の製造歩留まりを向上させることができる。
【００７３】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、上述の各実施形態では、検査装置に対して、停滞時間Ｔ（ｎ）が設定値Ｔｒｅｆ以上となった基板の再生処理を指示する構成とした。しかしながら、検査装置における検査は、同一ロットに属する一部の半導体基板に対してのみ実施されることもある。この場合は、停滞時間Ｔ（ｎ）が設定値Ｔｒｅｆ以上となった半導体基板が属するロットに対し、検査の実施有無に関わらず、再生処理を指示する構成にすればよい。また、本発明は、基板上にレジスト膜が形成される空間内での半導体基板の停滞時間を管理することにより、レジストパーティクルに起因するパターン欠陥の発生を抑制する技術である。したがって、半導体製造装置の構成は、上述の構成に限定されるものではなく、本発明は、基板上にレジスト膜を形成するユニットを備えるいかなる半導体製造装置に対しても適用することができる。
【産業上の利用可能性】
【００７４】
本発明は、レジストパーティクルによるパターン欠陥の発生を抑制できるという効果を有し、半導体製造装置および半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態における半導体製造装置を示す概略構成図
【図２】本発明の第１および第３の実施形態における基板処理の手順を示すフローチャート
【図３】レジスト塗布済み基板の停滞時間とレジストパターン寸法との関係を示す図
【図４】レジスト塗布済み基板の停滞時間とパターン欠陥数との関係を示す図
【図５】本発明の第２の実施形態における半導体製造装置を示す概略構成図
【図６】本発明の第２および第４の実施形態における基板処理の手順を示すフローチャート
【図７】本発明の第３の実施形態における半導体製造装置を示す概略構成図
【図８】本発明の第４の実施形態における半導体製造装置を示す概略構成図
【図９】従来の半導体製造装置を示す概略構成図
【図１０】従来の基板処理の手順を示すフローチャート
【符号の説明】
【００７６】
１  塗布現像装置
２  露光装置
３  搬送装置
１０、２０、３０、４０  半導体製造装置
１２  レジスト膜形成ユニット
１３  バッファユニット
２１  停滞時間算出手段
２２  報知手段
２１１  画像取得手段
２１２  画像処理手段
２１３  画像比較手段
２１４  演算手段
【図１】
2008218623.tif 000003
【図２】
2008218623.tif 000004
【図３】
2008218623.tif 000005
【図４】
2008218623.tif 000006
【図５】
2008218623.tif 000007
【図６】
2008218623.tif 000008
【図７】
2008218623.tif 000009
【図８】
2008218623.tif 000010
【図９】
2008218623.tif 000011
【図１０】
2008218623.tif 000012