(57)【要約】【課題】コンタクトプラグと半導体基板との間の接触面積を十分に確保できるようにする。【解決手段】一対の選択ゲートトランジスタのゲート電極ＳＧ間に、シリコン窒化膜１１を介してＢＰＳＧ膜１４が形成される。ＢＰＳＧ膜１４の上面部１４ａの高さ位置は各ゲート電極ＳＧの上面部ＳＧａの高さ位置より高さＨだけ高く形成される。ＢＰＳＧ膜１４上、ゲート電極ＳＧ上、シリコン窒化膜１１上にシリコン窒化膜１２が形成される。シリコン窒化膜１２がシリコン窒化膜１１の内側下方に延出することが無いので、一対のシリコン窒化膜１１で挟まれる領域において、コンタクトホール径がシリコン窒化膜１２に当接して小さくなることが無くなる。【選択図】図３
2008218452.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極に隣接して形成され、前記半導体基板と上層配線とを電気的に接続するコンタクトプラグと、
前記コンタクトプラグと前記ゲート電極との間に、前記ゲート電極と所定間隔をもって形成されると共に、上面部の高さが前記ゲート電極の上面の高さよりも高く形成された電極間絶縁膜と、
前記ゲート電極および電極間絶縁膜の上並びに前記ゲート電極と前記電極間絶縁膜との間に前記電極間絶縁膜と異なる材料により形成された絶縁層とを備えたことを特徴とする半導体装置。
【請求項２】
前記電極間絶縁膜は、その上面部が平坦面として形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電極間絶縁膜はシリコン酸化膜からなり、前記絶縁層はシリコン窒化膜からなることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記電極間絶縁膜は、ＢＰＳＧ膜であることを特徴とする請求項１ないし３の何れかに記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極間に所定間隔をもって電極間絶縁膜を形成する工程であって、前記電極間絶縁膜の上面部を平坦面にすると共に当該上面部を前記ゲート電極の上面の高さよりも高く形成する工程と、
前記電極間絶縁膜およびゲート電極上並びに前記ゲート電極と前記電極間絶縁膜との間に前記電極間絶縁膜とは材質が異なる絶縁層を形成する工程と、
前記バリア膜および電極間絶縁膜に前記半導体基板上に貫通するコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えばフラッシュメモリ装置は、電源供給されなくてもデータを保持できるため、マルチメディアカード用メモリとして広く普及している。このようなフラッシュメモリ装置は、半導体基板上にゲート絶縁膜を介して積層ゲート電極を行列状に配列してメモリセルを多数構成することで高集積化が図られているものがある（例えば、特許文献１参照）。
【０００３】
一般的には、半導体基板上にゲート絶縁膜を介してゲート電極（浮遊ゲート電極および制御ゲート電極）を構成するが、近年、メモリセルの書込消去処理の高速化の要求が顕著となっており、この目的を実現するためには制御ゲート電極を低抵抗化する必要がある。このような低抵抗化の要求を満たすため、制御ゲート電極の上部に構成する合金層としてコバルトなどの低抵抗な金属材料を合金化する方法が考慮されるようになってきている。
【０００４】
このような合金層を形成するときには、高温の熱処理などを施すことが工程上困難なため、低抵抗な金属材料を制御ゲート電極の基層上に成膜して合金化する前に当該基層を分断加工する必要がある。分断加工してから合金化するまでの間に分断領域に電極間絶縁膜を形成するが、当該電極間絶縁膜の加工前後においてシリコン窒化膜をＣＭＰ(Chemical Mechanical Polishing)ストッパ膜および水素進入防止バリア膜としてそれぞれ成膜する必要がある。
【０００５】
選択ゲートトランジスタのゲート電極の上側壁肩部分では、ＣＭＰストッパ膜としてのシリコン窒化膜と水素進入防止バリア膜としてのシリコン窒化膜とが積層構造となり、シリコン窒化膜の幅方向の膜厚が厚く形成されることがある。選択ゲートトランジスタのゲート電極の上側壁肩部分でシリコン窒化膜の幅方向の膜厚が厚くなると、当該ゲート電極間で例えばビット線コンタクトプラグを十分なマージンを確保しながら形成するスペースを確保することが困難となる。すると、製造時に電極間絶縁膜をエッチング処理したときにマスクパターンの合わせずれが引き起こされると、ゲート電極の上側壁肩部分の厚いシリコン窒化膜の影響によって自己整合的にコンタクトが形成されることになり所謂セルフアラインコンタクト構造となり、コンタクトプラグと半導体基板との間の接触面積を十分に確保できない虞がある。尚、上記した課題は浮遊ゲートおよび制御ゲートを積層した積層ゲートに限らず単層のゲート構造にも同様に生じる問題となる。またゲート電極の上側壁肩部に工程上必要な厚い単層膜が形成されていても同様に生じる問題となる。
【特許文献１】特開２００６−６０１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、コンタクトプラグと半導体基板との間の接触面積を十分に確保できるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に隣接して形成され、前記半導体基板と上層配線とを電気的に接続するコンタクトプラグと、前記コンタクトプラグと前記ゲート電極との間に、前記ゲート電極と所定間隔をもって形成されると共に、上面部の高さが前記ゲート電極の上面の高さよりも高く形成された電極間絶縁膜と、前記ゲート電極および電極間絶縁膜の上並びに前記ゲート電極と前記電極間絶縁膜との間に前記電極間絶縁膜と異なる材料により形成された絶縁層とを備えたことを特徴とした半導体装置を提供する。
【０００８】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極間に所定間隔をもって電極間絶縁膜を形成する工程であって、前記電極間絶縁膜の上面部を平坦面にすると共に当該上面部を前記ゲート電極の上面の高さよりも高く形成する工程と、前記電極間絶縁膜およびゲート電極上並びに前記ゲート電極と前記電極間絶縁膜との間に前記電極間絶縁膜とは材質が異なる絶縁層を形成する工程と、前記バリア膜および電極間絶縁膜に前記半導体基板上に貫通するコンタクトホールを形成する工程と、前記コンタクトホール内にコンタクトプラグを形成する工程とを備えたことを特徴とした半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、コンタクトプラグと半導体基板との間の接触面積を十分に確保することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、本実施形態に係る特徴部分を中心に示すもので、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置１の電気的構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１２】
ＮＡＮＤ型フラッシュメモリ装置１のメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。
【００１３】
ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介してソース線ＳＬに接続されている。
【００１４】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。また、図３は、図２のＡ−Ａ線に沿う断面図を模式的に示している。図２に示すように、半導体基板としてのシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本並設されており、これにより素子領域（活性領域：アクティブエリア）Ｓａが図２中のＹ方向に沿って形成されＸ方向に複数に分離形成されている。
【００１５】
ワード線ＷＬは、素子領域Ｓａに交差してＸ方向に沿って形成されており、Ｙ方向に離間して複数本形成されている。また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って形成されている。一対の選択ゲート線ＳＧＬ１間の素子領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１６】
ワード線ＷＬと交差する素子領域Ｓａ上にはメモリセルトランジスタのゲート電極ＭＧが形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１７】
図３は、図２中のＡ−Ａ線に沿う断面図を模式的に示し、素子領域Ｓａにおける選択ゲートトランジスタのゲート電極ＳＧやメモリセルトランジスタのゲート電極ＭＧを中心として示している。この図３に示すように、メモリセルトランジスタのゲート電極ＭＧは、
シリコン基板２上に、シリコン酸化膜３、多結晶シリコン層４、ＯＮＯ膜５、多結晶シリコン層６、コバルトシリサイド（ＣｏＳｉ２）層７を順次積層した構造をなしている。
【００１８】
シリコン酸化膜３は、シリコン基板２が熱酸化処理されることによって構成されておりゲート絶縁膜、トンネル絶縁膜として構成される。多結晶シリコン層４は、リン等の不純物がドープされており、浮遊ゲート電極ＦＧとして構成される。多結晶シリコン層６は、リン等の不純物がドープされており制御ゲート電極ＣＧの基層として構成される。コバルトシリサイド層７は制御ゲート電極ＣＧの基層上に形成された低抵抗化金属合金化層である。多結晶シリコン層６およびコバルトシリサイド層７によって制御ゲート電極ＣＧを構成している。ＯＮＯ膜５は、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間のゲート間絶縁膜、多結晶シリコン層４および６間のインターポリ絶縁膜、導電層間絶縁膜として機能する。
【００１９】
選択ゲートトランジスタのゲート電極ＳＧは、メモリセルトランジスタのゲート電極ＭＧとほぼ同様の構造をなしており、異なる部分は多結晶シリコン層４および６間のＯＮＯ膜５に貫通孔５ａが設けられ、当該貫通孔５ａ内に多結晶シリコン層６が埋込まれ当該多結晶シリコン層４および６間が構造的および電気的に接続されているところにある。
【００２０】
ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧ−ＭＧ間には、シリコン基板２の表層にソース／ドレイン領域として低濃度の不純物拡散層２ａが形成されている。また、ゲート電極ＳＧ−ＳＧ間には低濃度の不純物拡散層２ａが形成されると共に、その中央に高濃度の不純物拡散層２ｂが形成され、ゲート電極ＳＧ脇にドーパント濃度の低い不純物拡散層２ａを設けることによってＬＤＤ（Lightly Doped Drain(Diffusion)）構造を構成している。
【００２１】
ゲート電極ＭＧおよびＳＧの各側壁面にはシリコン酸化膜３の表面から所定高さに至るまで保護用のシリコン酸化膜８が薄く形成されている。ゲート電極ＭＧ−ＭＧ間、ＳＧ−ＭＧ間には、シリコン酸化膜８の内側にＨＴＯ(High Temperature Oxide：高温酸化膜)によるスペーサ膜９が形成されており、このスペーサ膜９の内側にはポリシラザン膜などの塗布型絶縁膜１０が形成されている。これらの各膜８〜１０は、その上面高さが各ゲート電極ＭＧ、ＳＧの上面高さよりも高く形成されている。
【００２２】
他方、一対の選択ゲート電極ＳＧ−ＳＧ間においては、シリコン酸化膜８の側壁面上およびシリコン基板１の表面上を渡りシリコン窒化膜１１が形成されている。尚、シリコン窒化膜１１とシリコン基板２との間に保護用にシリコン酸化膜が介在する構造に適用しても良い。
【００２３】
また一対の選択ゲート電極ＳＧ間において、シリコン窒化膜１１の内側にＢＰＳＧ(Boro-Phospho Silicate Glass)膜１４形成されている。このＢＰＳＧ膜１４は、その上面部１４ａが実質的に平坦面に形成されており、その上面部１４ａの高さ位置がゲート電極ＳＧの上面部ＳＧａの高さ位置より所定高さＨだけ高く形成され、上側壁面部１４ｂがシリコン基板２の表面に直交するように形成されている。尚、製造上の工程を経ると実際の製品においては上面が凹凸状となることもあるため、前述の記載では「実質的に平坦面」としているが、本願発明の「平坦面」とは実質的に平坦面を含むものとする。
【００２４】
各ゲート電極ＳＧ、ＭＧの上面上、ゲート電極ＳＧ−ＭＧ間の膜８〜１０上、ゲート電極ＭＧ−ＭＧ間の膜８〜１０上、および一対のゲート電極ＳＧ間のＢＰＳＧ膜１４の上には、これらの膜上を覆うように不要物通過(浸透)抑制用のバリア膜としてのシリコン窒化膜１２（本発明の絶縁層に相当）が形成されている。このシリコン窒化膜１２は、その下端部１２ａが選択ゲート電極ＳＧを構成するコバルトシリサイド膜７の側壁上部７ａとＢＰＳＧ膜１４の上側壁面部１４ｂとの間に位置して形成され、当該下端部１２ａ側がコバルトシリサイド膜７の側壁上部７ａの側壁面に沿って構成されており、下端部１２ａが少なくとも多結晶シリコン層６の上面より上方まで所定距離離間して構成されている。このシリコン窒化膜１２の下端部１２ａは、コバルトシリサイド膜７の上面より下方で且つ下面より上方に位置している。
【００２５】
シリコン窒化膜１２は、複数のゲート電極ＳＧ、ＭＧおよびＢＰＳＧ膜１４の上面上を渡って形成されているが、各ゲート電極ＳＧ、ＭＧおよびＢＰＳＧ膜１４の上ではほぼ同一膜厚である。したがって、２の選択ゲート電極ＳＧ間の領域においては、ビット線コンタクトＣＢの直ぐ脇に位置したシリコン窒化膜１２は、その上面部１２ｃが実質的に平坦面に形成されている。
【００２６】
尚、シリコン窒化膜１２は、その選択ゲート電極ＳＧの上方に位置して窪部１２ｂが形成されている。シリコン窒化膜１２上にはＴＥＯＳ膜１３が埋込まれており、当該ＴＥＯＳ膜１３の上には多層構造（符号なし）を介してビット線ＢＬが電気的に接続されている。
【００２７】
選択ゲート電極ＳＧ−ＳＧ間の一部には、コンタクトホール１５がビット線コンタクトＣＢの形成領域に形成されている。このコンタクトホール１５は、ビット線コンタクトＣＢの形成領域に対し、ＴＥＯＳ膜１３およびシリコン窒化膜１２、１１を貫通しシリコン基板２上の表面を露出するように形成されている。このコンタクトホール１５の内側にはコンタクトプラグ１６が埋込まれており、シリコン基板２の表層とビット線ＢＬとを電気的および構造的に接続している。
【００２８】
次に、上記メモリセル領域の構造を製造する場合の製造工程について説明する。尚、以下の説明では、本実施形態に係る特徴部分を中心に説明するが、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、一般的に必要な工程があれば付加しても良い。また以下に記載する膜の膜厚は適宜変更して適用しても良い。
【００２９】
図４に示すように、シリコン基板２に熱酸化処理を施しシリコン酸化膜３を形成し、次にＬＰ−ＣＶＤ法により多結晶シリコン層４、ＯＮＯ膜５、制御ゲート電極ＣＧの基層としての多結晶シリコン層６を順次積層形成する。尚、これらの工程中に選択ゲート電極ＳＧ用として、多結晶シリコン層４および６間に位置するＯＮＯ膜５の一部を除去処理することによって貫通孔５ａを形成する。その後に、多結晶シリコン層６を埋込んでいるため、多結晶シリコン層４および６間が構造的および電気的に接続されるようになる。
【００３０】
次に、多結晶シリコン層６の上にハードマスクとなるシリコン窒化膜１６を積層形成する。次に、シリコン窒化膜１６の上にレジスト（図示せず）を塗布してフォトリソグラフィ処理によりパターンニングし、ドライエッチング処理（例えばＲＩＥ(Reactive Ion Etching)法）によりシリコン窒化膜１６を分断すると共に、当該分断されたシリコン窒化膜１６をマスクとしてＲＩＥ法によりエッチング処理することによって選択ゲート電極ＳＧ用のゲート電極形成領域Ｇの積層膜４〜６と、メモリセルトランジスタのゲート電極ＭＧ用のゲート電極形成領域Ｇの積層膜４〜６とを分断する。次に、レジストを除去する。尚、レジストの除去処理はシリコン窒化膜１６を分断した直後であっても良い。次に、ＲＴＯ(Rapid Thermal Oxidation)処理等を用いて積層膜４〜６の側壁面に沿ってシリコン酸化膜８を形成し、不純物をイオン注入することで低濃度の不純物導入層（ソース／ドレイン領域）２ａを形成する。
【００３１】
次に、図５に示すように、ＨＴＯ(High Temperature Oxidation)処理を用いて積層膜３〜６を覆うようにスペーサ膜９を全面に渡って薄く形成する。尚、このスペーサ膜９を成膜することによってゲート電極ＳＧ、ＭＧの各ゲート電極形成領域Ｇ−Ｇ間の上部が閉塞しないように形成する。
【００３２】
次に、図６に示すように、ポリシラザン等の溶剤を塗布しゲート電極ＳＧ−ＳＧ間、ＳＧ−ＭＧ間、ＭＧ−ＭＧ間における各ゲート電極形成領域Ｇ−Ｇ間に塗布型絶縁膜１０を形成し熱処理によって変成させる。これにより、各ゲート電極形成領域Ｇ−Ｇ間の狭い空間にも塗布型絶縁膜１０が埋込まれるようになる。次に、シリコン窒化膜１６をストッパーとしてＣＭＰ（Chemical Mechanical Polishing）法により平坦化処理する。
【００３３】
次に、図７に示すように、レジスト１７を塗布し、当該レジスト１７を隣り合う選択ゲート電極ＳＧ−ＳＧの各ゲート電極形成領域Ｇ−Ｇ間のみ開口するようにパターンニングし、当該領域内の塗布型絶縁膜１０をウェットエッチング処理などによって除去処理する。
【００３４】
次に、図８に示すように、アッシング処理などを施すことによってレジスト１７を除去し、次に、ＴＥＯＳ等のスペーサ膜１８を全面に形成し、当該スペーサ膜１８をドライエッチング処理（例えばＲＩＥ法）によって加工処理する。次に、スペーサ膜１８をマスクとして選択ゲート電極ＳＧ−ＳＧ間におけるゲート電極形成領域Ｇ−Ｇ間の一部中央にイオン注入処理を行い不純物拡散領域（ドレイン領域）２ｂを形成する。
【００３５】
次に、図９に示すように、レジスト１９を塗布し、当該レジスト１９に対して選択ゲート電極ＳＧ−ＳＧ間におけるゲート電極形成領域Ｇ−Ｇ間を含む領域のみを開口するパターンニングを行い、当該パターンニングされたレジスト１９をマスクとして弗酸系の薬液処理（ウェットエッチング処理）を行うことによって選択ゲート電極ＳＧ−ＳＧ間におけるゲート電極形成領域Ｇ−Ｇ間のシリコン窒化膜１１およびスペーサ膜１８を除去する。
【００３６】
次に、図１０に示すように、アッシング等の処理によってレジスト１９を除去し、シリコン窒化膜１６の上面上、選択ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜８の側壁面上、およびシリコン基板１の表層の拡散層２ａの表面上を覆うように、ＬＰ−ＣＶＤ法により１０ｎｍのシリコン窒化膜１１をストッパー膜として成膜し、シリコン窒化膜１１上にＢＰＳＧ膜１４を埋込み、高温ウェット酸化雰囲気中でメルト処理を行ってからシリコン窒化膜１１をストッパーとしてＣＭＰ法により平坦化処理し、ＢＰＳＧ膜１４の上面部１４ａを実質的に平坦面に形成する。
【００３７】
次に、図１１に示すように、ＢＰＳＧ膜１４との間で高選択性を備えた条件下でシリコン窒化膜１１をウェットエッチング処理する。ウェットエッチング処理を施すときには、リン酸を含む薬液（例えばＨ３ＰＯ４）を適用する。次に、ＢＰＳＧ１４との間で高選択性を備えた条件下でドライエッチング処理による酸化膜除去技術にて、制御ゲートとなる多結晶シリコン層７の露出表面の自然酸化膜等を剥離して清浄化する。すると、多結晶シリコン層７の上面６ａや上側壁面６ｂを綺麗に露出させることができる。また、ＢＰＳＧ膜１４の上面１４ａや上側壁部１４ｂを露出させることができる。尚、選択ゲート電極ＳＧ用の多結晶シリコン層６とＢＰＳＧ膜１４との間に形成されたシリコン窒化膜１１は、この工程を経て多結晶シリコン層６の下面より上方で且つ上面部６ａより下方に上端部１１ａが位置するように残留する。
【００３８】
次に、図１２に示すように、コバルト（Ｃｏ）／チタン（Ｔｉ）／窒化チタン（ＴｉＮ）のプラズマスパッタ処理と、ランプアニール処理などの熱処理と未反応の金属剥離処理とを段階的に施すことによって多結晶シリコン層６上にコバルトシリサイド（ＣｏＳｉ２）膜７を形成することによって各ゲート電極ＳＧ、ＭＧを形成する。なお、この際、未反応の金属剥離処理後の各ゲート電極ＳＧ、ＭＧの高さが、膜８〜１０の高さやＢＰＳＧ膜１４の高さよりも低くなるようにコバルトシリサイド膜７を形成する。
【００３９】
次に、図１３に示すように、コバルトシリサイド膜７やその他の膜８〜１１および１４の上に水素などの不要物透過（通過）抑制用のバリア膜としてシリコン窒化膜１２をＬＰ−ＣＶＤ法により薄く形成する。これにより、選択ゲート電極ＳＧの側壁面に沿ってシリコン窒化膜１１および１２が一体で連続的に形成されるようになる。次に、ＬＰ−ＣＶＤ法によりシリコン窒化膜１２上にＴＥＯＳ膜１３を４００ｎｍ程度成膜し、その上にレジスト（図示せず）を塗布してパターンニングし、当該レジストパターンをマスクとしてＲＩＥ法によりＴＥＯＳ膜１３、シリコン窒化膜１２、ＢＰＳＧ膜１４を貫通してシリコン基板２上の表面を露出するようにコンタクトホール１５を形成する。
【００４０】
コンタクトホール１５の形成工程時には、隣り合う選択ゲート電極ＳＧ間において、ＢＰＳＧ膜１４の上面部１４ａが実質的に平坦面に形成されているため、シリコン窒化膜１２に対しホールを形成したとしてもシリコン窒化膜１２の垂直方向の膜厚が薄いため、シリコン窒化膜１２をほぼ垂直に分断できるようになる。また、コンタクトホール１５の形成領域およびその直ぐ脇の領域内においては、シリコン窒化膜１２の上面部１２ｃは、実質的に平坦面に形成されているため、前述同様にシリコン窒化膜１２の垂直方向の膜厚が薄くなり、シリコン窒化膜１２をほぼ垂直に分断できるようになる。
【００４１】
次に、図３に示すように、コンタクトホール１５内にコンタクトプラグ１６を形成するが、背景技術欄で説明したようなセルフアライン構造とすることなくビット線コンタクトＣＢを構成できる。尚、その上にヴィアコンタクトを介してビット線ＢＬを形成するが本実施形態の特徴には直接関係しないためその説明を省略する。
【００４２】
本実施形態によれば、ＢＰＳＧ膜１４の上面部１４ａの高さ位置を各ゲート電極ＳＧの上面部ＳＧａの高さ位置より高さＨだけ高く形成し、上面部１４ａを平坦面に形成し、当該上面部１４ａ上にシリコン窒化膜１２を形成し、平坦面となる上面部１４ａを介してコンタクトホール１５を形成している。また、ビット線コンタクトＣＢの形成領域およびその直ぐ脇に位置したシリコン窒化膜１２の上面部１２ｃを平坦面として形成し、当該上面部１２ｃを介してコンタクトホール１５を形成している。したがって、たとえ設計ルールの縮小化に伴い選択ゲート電極ＳＧ−ＳＧ間の間隔が狭くなったとしてもコンタクトホール１５の開口幅のシリコン窒化膜１２による狭窄化を抑制できる。したがって、たとえ製造時にマスク合わせずれが生じたとしてもコンタクトプラグ１６の径の縮小化を防ぐことができ、コンタクトプラグ１６とシリコン基板２との間の接触性を十分に確保することができるようになり、ビット線ＢＬの読出しスピードの低減を防ぐことができる。
【００４３】
また、シリコン窒化膜１１および１２が選択ゲートＳＧおよびＢＰＳＧ膜１４の側壁面に沿って形成されているため、ＣＭＰ法のストッパー膜として機能するシリコン窒化膜１１や不要物透過抑制用のバリア膜として機能するシリコン窒化膜１２の幅方向（図中Ｙ方向）の膜厚が厚くなることを防止し、選択ゲート電極ＳＧ−ＳＧ間のスペースをより確保できるようになる。したがって、コンタクトプラグ１６とシリコン基板２との間の接触面積を十分に確保できるようになる。これにより、読出しスピードを向上できる。
【００４４】
また、隣り合うメモリセルトランジスタのゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間には酸化膜系の膜８〜１０により埋込まれており、シリコン窒化膜１１および１２が入り込まないように形成されているため、隣り合うワード線ＷＬ−ＷＬ間、ワード線ＷＬ−選択ゲート線ＳＧＬ１間の寄生容量を抑制することができる。
【００４５】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば以下に示す変形または拡張が可能である。
前述実施形態では、ゲート電極としてコバルトシリサイド膜７を適用したが、本発明ではタングステンシリサイド膜やその他の金属シリサイド膜などの金属合金層を適用可能である。
【００４６】
本発明のゲート電極として、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとを積層した積層ゲート電極を適用した実施形態を示したが、複数のゲート電極が並設されており当該複数のゲート電極間にコンタクトプラグを形成する構造であれば、単層のゲート電極を複数並設した構造にも適用可能である。
【００４７】
電極間絶縁膜としてＢＰＳＧ膜１４を適用したが、本発明では他材料の絶縁膜を適用可能である。
異質絶縁膜としてシリコン窒化膜１２を適用したが、本発明では電極間絶縁膜と異なる材料であれば他材料の絶縁膜を適用可能である。
【００４８】
浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間のゲート間絶縁膜としてＯＮＯ膜５を適用したがアルミナ（Ａｌ２Ｏ３）膜などの他の高誘電率材料を適用可能である。
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた目的を達成することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態に係る半導体装置の電気的構成図
【図２】メモリセル領域の一部を模式的に示す平面図
【図３】図２のＡ−Ａ線に沿う縦断面図
【図４】製造工程の一段階を模式的に示す図３相当図（その１）
【図５】製造工程の一段階を模式的に示す図３相当図（その２）
【図６】製造工程の一段階を模式的に示す図３相当図（その３）
【図７】製造工程の一段階を模式的に示す図３相当図（その４）
【図８】製造工程の一段階を模式的に示す図３相当図（その５）
【図９】製造工程の一段階を模式的に示す図３相当図（その６）
【図１０】製造工程の一段階を模式的に示す図３相当図（その７）
【図１１】製造工程の一段階を模式的に示す図３相当図（その８）
【図１２】製造工程の一段階を模式的に示す図３相当図（その９）
【図１３】製造工程の一段階を模式的に示す図３相当図（その１０）
【符号の説明】
【００５０】
図面中、２はシリコン基板（半導体基板）、３はゲート絶縁膜、ＦＧは浮遊ゲート電極（ゲート電極）、ＣＧは制御ゲート電極（ゲート電極）、１２はシリコン窒化膜（絶縁層、バリア膜）、１４はＢＰＳＧ膜（電極間絶縁膜）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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