(57)【要約】【課題】製造プロセスにおける半導体基板やゲート絶縁膜、第１及び第２の導電層（金属ゲート電極材料）へのダメージを可及的に抑止し、ゲート抵抗値及びゲートリーク電流の増加を防止して、極めて信頼性の高い金属ゲートＣＭＯＳ型の半導体装置を実現する。【解決手段】レジストマスク９を用いて、第２の導電層８及びマスク層６をドライエッチングして除去する。このとき、レジストマスク９の形状に倣ってｎＭＯＳ領域２ｂ上に相当する部分のみを覆い、第１の導電層５から素子分離構造４上で離間するように、第２の導電層８が残存する。【選択図】図２
2008034751.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート電極を有する第１のトランジスタと、前記第１のゲート電極と仕事関数の異なる第２のゲート電極を有し、前記第１のトランジスタと反対導電型の第２のトランジスタとを含む半導体装置であって、
前記第１のゲート電極は、第１の導電層及び第３の導電層を含む積層構造とされており、
前記第２のゲート電極は、第２の導電層及び前記第３の導電層を含む積層構造とされており、
前記第１の導電層及び前記第２の導電層の少なくとも一方は、金属を含有する導電材料からなり、
前記第３の導電層は、ゲート幅方向に前記第１の導電層上から前記第２の導電層上へかけて一体形成されて前記第１の導電層と前記第２の導電層とを電気的に接続しており、
前記第１の導電層と前記第２の導電層との境界部分に存在する導電部材が前記第３の導電層のみであることを特徴とする半導体装置。
【請求項２】
前記境界部分は、前記第１のトランジスタ及び前記第２のトランジスタの活性領域を画定する素子分離領域上の部分であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の導電層と前記第２の導電層とが相異なる膜厚に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の導電層及び前記第２の導電層において、一方の厚い層はエッチングレートの高い導電材料からなり、他方の薄い層は前記一方の厚い層よりもエッチングレートの低い導電材料からなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１のゲート電極を有する第１のトランジスタと、前記第１のゲート電極と仕事関数の異なる第２のゲート電極を有し、前記第１のトランジスタと反対導電型の第２のトランジスタとを含む半導体装置の製造方法であって、
半導体基板の全面に、ゲート絶縁膜及び第１の導電層を順次積層する第１の工程と、
前記第１の導電層を加工し、前記第１のトランジスタの形成領域にのみ前記第１の導電層を残す第２の工程と、
前記第１の導電層上を含む前記半導体基板の全面に、第２の導電層を形成する第３の工程と、
前記第２の導電層を加工し、前記第１の導電層と離間するように、前記第２のトランジスタの形成領域にのみ前記第２の導電層を残す第４の工程と、
前記第１の導電層と前記第２の導電層とを同時に加工し、前記第１のトランジスタの形成領域にはゲート絶縁膜上に前記第１の導電層を、前記第２のトランジスタの形成領域にはゲート絶縁膜上に前記第２の導電層をそれぞれ電極形状に残す第５の工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第４の工程の後、前記第５の工程の前に、前記第１の導電層上及び前記第２の導電層上を含む前記半導体基板の全面に、第３の導電層を形成する第６の工程を更に含み、
前記第５の工程において、前記第３の導電層及び前記第１の導電層と、前記第３の導電層及び前記第２の導電層とを同時に加工し、前記第１の導電層及び前記第２の導電層をそれぞれ電極形状に残すとともに、ゲート幅方向に前記第１の導電層上から前記第２の導電層上へかけて一体形成されて前記第１の導電層と前記第２の導電層とを電気的に接続するように、前記第３の導電層を電極形状に残すことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の工程において、前記第１の導電層上に第１のマスク層を積層し、
前記第２の工程において、先ず前記第１のマスク層を加工して、前記第１のトランジスタの形成領域にのみ前記第１のマスク層を残した後、前記第１のマスク層を用いて前記第１の導電層をウェットエッチングにより加工し、前記第１のトランジスタの形成領域にのみ前記第１の導電層を残し、
前記第３の工程において、前記第１のマスク層上を含む前記半導体基板の全面に、前記第２の導電層を形成し、
前記第４の工程において、前記第２の導電層を加工する際に、前記第１のマスク層を除去することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第１の工程において、前記第１の導電層上に第１のマスク層を積層し、
前記第２の工程において、先ず前記第１のマスク層を加工して、前記第１のトランジスタの形成領域にのみ前記第１のマスク層を残した後、前記第１のマスク層を用いて前記第１の導電層をウェットエッチングにより加工し、前記第１のトランジスタの形成領域にのみ前記第１の導電層を残し、
前記第３の工程において、前記第２の導電層上に第２のマスク層を形成し、
前記第４の工程において、前記第２のマスク層及び前記第２の導電層を加工して、前記第２のトランジスタの形成領域にのみ前記第２の導電層及び前記第２のマスク層を残し、
前記第５の工程の前に、前記第１のマスク層及び前記第２のマスク層をウェットエッチングにより除去する第７の工程を更に含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項９】
前記第３の工程において、前記第２のマスク層を酸化性ガスを含まない雰囲気で形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の工程において、前記第１のマスク層を酸化性ガスを含まない雰囲気で形成することを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のゲート電極を有する第１のトランジスタと、前記第１のゲート電極と仕事関数の異なる第２のゲート電極を有し、前記第１のトランジスタと反対導電型の第２のトランジスタとを含む、いわゆるＣＭＯＳ型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高性能のＣＭＯＳ型のＬＳＩを形成する上で、ゲート電極の空乏化を抑制することは非常に重要である。近年では、ゲート電極の材料として、一般的に用いられている多結晶シリコンに代わって、タングステン（Ｗ）やタンタル（Ｔａ）、窒化チタン（ＴｉＮ）等の金属含有の導電材料が着目されており、ゲート空乏化の抑制に対する優れた効果が期待されている。
【０００３】
多結晶シリコンをゲート電極の材料に用いるＣＭＯＳトランジスタ（多結晶シリコンゲートＣＭＯＳトランジスタ）では、しきい値電圧を低減するため、ＣＭＯＳＬＳＩのｎＭＯＳトランジスタではｎ型多結晶シリコン（多数キャリアが電子となる）、ｐＭＯＳトランジスタではｐ型多結晶シリコン（多数キャリアが正孔となる）とするのが一般的である。一方、金属含有の導電材料をゲート電極の材料に用いるＣＭＯＳトランジスタ（金属ゲートＣＭＯＳトランジスタ）では、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異なる仕事関数を有する導電材料を用いることが必要となる。この際、ｎＭＯＳトランジスタでは、シリコンの伝導帯下端に近い仕事関数を有し、ｐＭＯＳトランジスタでは、シリコンの価電子帯の上端に近い仕事関数を有する導電材料を用いることが望ましい。
【０００４】
金属ゲートＣＭＯＳトランジスタの具体例としては、非特許文献１及び特許文献１の技術が公知とされている。以下、非特許文献１及び特許文献１について図１８，図１９を用いて簡略に説明する。
【０００５】
非特許文献１の主構成を図１８に示す。
ここでは、図１８（ａ），（ｂ）のように第１の金属ゲート電極材料１０３をゲート絶縁膜１０２を介したシリコン基板１０１上の全面に堆積した後、図１８（ｃ）のように第１の金属ゲート電極材料１０３を加工してｐＭＯＳ領域のみに第１の金属ゲート電極材料を残す。続いて、図１８（ｄ）のように第２の金属ゲート電極材料１０４、第３の金属ゲート電極材料を全面に順次堆積することにより、ｎＭＯＳトランジスタ，ｐＭＯＳトランジスタで異なる仕事関数を有する導電材料がゲート絶縁膜１０２の直上に形成される。そして、所期のパターニングにより、図１８（ｅ）〜（ｇ）のように、ｐＭＯＳ領域では３層のゲート電極となり、ｎＭＯＳ領域では２層のゲート電極が形成される。
【０００６】
特許文献１の主構成を図１９に示す。
ここでは、図１９（ａ）のように第１の金属ゲート電極材料１１３を第１のゲート絶縁膜１１２を介してシリコン基板１１１上の全面に堆積した後、図１９（ｂ），（ｃ）のように第１の金属ゲート電極材料１１３を加工してｐＭＯＳ領域のみに第１の金属ゲート電極材料１１３を残す。続いて、図１９（ｄ）のように第２のゲート絶縁膜１１４及び第２の金属ゲート電極材料１１５を全面に順次堆積し、図１９（ｅ）のように第２の金属ゲート電極１１５材料及び第２のゲート絶縁膜１１４をパターニングして、ｐＭＯＳ領域の第１のゲート絶縁膜１１２及び第１の金属ゲート電極材料１１３と第２のゲート絶縁膜１１４を介して接触するように、ｎＭＯＳ領域のみに第２の金属ゲート電極材料１１５及び第２のゲート絶縁膜１１４を残す。そして、図１９（ｆ）のように第３の金属ゲート電極材料１１６を全面に堆積し、図１９（ｇ）のように所期のパターニングにより、ｐＭＯＳ領域，ｎＭＯＳ領域の各々で２層のゲート電極が形成される。
【０００７】
【特許文献１】特開２００２−３５９２９５号公報
【非特許文献１】S.B.Samavedam, et al.,IEDM Tech. Dig.(2002),P433
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、非特許文献１のように、ｐＭＯＳ領域とｎＭＯＳ領域とでゲート電極材料の膜厚が異なる場合、ゲート電極材料を加工する際のエッチング工程において、ゲート電極材料の薄い方の領域のゲート絶縁膜がより長くエッチングに晒される。これにより、例えば図２０に示すように、ゲート絶縁膜１０２がダメージを受けたり、シリコン基板１０１の表層がエッチングされてしまうという問題がある。
【０００９】
また、特許文献１では、図１９（ｅ）〜（ｇ）のように、ｐＭＯＳ領域の第１の金属ゲート電極材料１１３と、ｎＭＯＳ領域の第２の金属ゲート電極材料１１５とが、第２のゲート絶縁膜１１４を介して接触する構成を採る。図１９（ｅ）において、第２の金属ゲート電極材料１１５を第１の金属ゲート電極材料１１３と極薄の第２のゲート絶縁膜１１４を介して接触する形状に正確にパターニングすることは至難であり、実際上、若干の合わせ余裕を持たせる必要がある。
【００１０】
上記の合わせ余裕を持たせる場合、図１９（ｅ）の状況は図２１（ａ）のようになり、レジストマスク１１７（及び反射防止膜）の一部がｎＭＯＳ領域にかかるように形成される。そして、図２１（ｂ）のように第２の金属ゲート電極材料１１５及び第２のゲート絶縁膜１１４をパターニングする。このとき、ｐＭＯＳ領域のｎＭＯＳ領域との隣接部分には、第１の金属ゲート電極材料１１３上に第２のゲート絶縁膜１１４及び第２の金属ゲート電極材料１１５が残存することになる。そして、ｐＭＯＳ領域，ｎＭＯＳ領域の各々で２層のゲート電極をパターン形成した際に、図２１（ｃ）のように上記の隣接部分に電極材料が残存する。この残存物は、デバイス設計によっては端子間の短絡等の原因となる場合がある。そこで、この残存物を除去するために、ゲート電極形成時にオーバーエッチングを行えば、図２１（ｄ）のように、シリコン基板１１１がダメージを受けたり、表層がエッチングされてしまう。
【００１１】
更に特許文献１では、図１９（ｅ）におけるエッチング処理やレジスト除去の灰化処理により、第１及び第２のゲート電極材料がダメージを受けて変質するという問題も見逃せない。
【００１２】
上述のように、非特許文献１、特許文献１の何れの技術を採用しても、第１及び第２の金属ゲート電極材料やゲート絶縁膜、シリコン基板へのダメージを避けることはできない。更に特許文献１の技術を採用し、合わせ余裕を考慮すれば、更にシリコン基板へのダメージを甘受せざるを得なくなる。
【００１３】
本発明は、上記の課題に鑑みてなされたものであり、製造プロセスにおける半導体基板やゲート絶縁膜、第１及び第２の導電層（金属ゲート電極材料）へのダメージを可及的に抑止し、ゲート抵抗値及びゲートリーク電流の増加を防止して、極めて信頼性の高い金属ゲートＣＭＯＳ型の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、第１のゲート電極を有する第１のトランジスタと、前記第１のゲート電極と仕事関数の異なる第２のゲート電極を有し、前記第１のトランジスタと反対導電型の第２のトランジスタとを含む半導体装置であって、前記第１のゲート電極は、第１の導電層及び第３の導電層を含む積層構造とされており、前記第２のゲート電極は、第２の導電層及び前記第３の導電層を含む積層構造とされており、前記第１の導電層及び前記第２の導電層の少なくとも一方は、金属を含有する導電材料からなり、前記第３の導電層は、ゲート幅方向に前記第１の導電層上から前記第２の導電層上へかけて一体形成されて前記第１の導電層と前記第２の導電層とを電気的に接続しており、前記第１の導電層と前記第２の導電層との境界部分に存在する導電部材が前記第３の導電層のみである。
【００１５】
本発明の半導体装置の製造方法は、第１のゲート電極を有する第１のトランジスタと、前記第１のゲート電極と仕事関数の異なる第２のゲート電極を有し、前記第１のトランジスタと反対導電型の第２のトランジスタとを含む半導体装置の製造方法であって、半導体基板の全面に、ゲート絶縁膜及び第１の導電層を順次積層する第１の工程と、前記第１の導電層を加工し、前記第１のトランジスタの形成領域にのみ前記第１の導電層を残す第２の工程と、前記第１の導電層上を含む前記半導体基板の全面に、第２の導電層を形成する第３の工程と、前記第２の導電層を加工し、前記第１の導電層と離間するように、前記第２のトランジスタの形成領域にのみ前記第２の導電層を残す第４の工程と、前記第１の導電層と前記第２の導電層とを同時に加工し、前記第１のトランジスタの形成領域にはゲート絶縁膜上に前記第１の導電層を、前記第２のトランジスタの形成領域にはゲート絶縁膜上に前記第２の導電層をそれぞれ電極形状に残す第５の工程とを含む。
【発明の効果】
【００１６】
本発明によれば、製造プロセスにおける半導体基板やゲート絶縁膜、第１及び第２の導電層（第１及び第２の金属ゲート電極材料）へのダメージを可及的に抑止し、ゲート抵抗値及びゲートリーク電流の増加を防止する、極めて信頼性の高い金属ゲートＣＭＯＳ型の半導体装置が実現する。
【発明を実施するための最良の形態】
【００１７】
−本発明の基本骨子−
本発明では、金属ゲートＣＭＯＳトランジスタについて、製造プロセスにおける半導体基板やゲート絶縁膜、第１及び第２の導電層（第１及び第２の金属ゲート電極材料）へのダメージを、工程数増加・工程複雑化等の諸問題を惹起することなく可及的に抑止すべく、以下のような構成を採る。
【００１８】
本発明では、第１の導電層（第１の金属ゲート電極材料）を覆うように基板全体に形成された第２の導電層（第２の金属ゲート電極材料）を加工する際に、第１の導電層と離間した状態となるように、第２のトランジスタの形成領域にのみ第２の導電層を残す。第１の導電層と第２の導電層との間隔を可及的に小さくした方が高集積化の点では有利であるが、実際上、これは不可能である。本発明では、第１の導電層と第２の導電層との離間距離（両者間の間隙幅）を厳格に規定する必要がないため、リソグラフィー時の十分な合わせ余裕を確保することができる。そして、第１の導電層と第２の導電層とが離間した状態で、即ち半導体基板上における両者の境界部分に導電材料が存しない状態で、両者をそれぞれ電極形状に同時加工する。そのため、当該境界部分に導電材料が残存することなく、互いに離間した状態で第１の導電層と第２の導電層とがそれぞれ電極形状に加工されてゲート電極が形成される。従って、導電材料の残存物を除去するオーバーエッチング工程が全く不要となり、半導体基板やゲート絶縁膜へのエッチングダメージの懸念はない。
【００１９】
ここで、第１の導電層上に第１のマスク層を積層しても良い。この場合、先ず第１のマスク層を加工して、第１のトランジスタの形成領域にのみ第１のマスク層を残した後、第１のマスク層を用いて第１の導電層をウェットエッチング（薬液洗浄）により加工し、第１のトランジスタの形成領域にのみ第１の導電層を残す。このように、第１の導電層を加工する際に、第１のマスク層を用いたウェットエッチングを行うことにより、ドライエッチングや灰化処理によるゲート絶縁膜の削れ、表面の変質等の諸ダメージを抑制することができ、ゲートリーク電流増加等の不具合の発生を防止することが可能となる。
【００２０】
更に、第２の導電層の堆積時にも、第２の導電層を覆うように第２のマスク層を積層し、第２の導電層及び第２のマスク層の積層体を加工して、第２のトランジスタの形成領域にのみ（第１の導電層と離間するように）積層体を残すようにしても良い。この場合、第２の導電層を加工した後、ウェットエッチングにより第１及び第２のマスク層を除去することにより、ドライエッチングや灰化処理のような第１及び第２の導電層へのダメージを懸念することなく、第１及び第２の導電層に変質等のない状態で各ゲート電極を形成することができる。
【００２１】
ここで、第１のマスク層（及び第２のマスク層）の成膜を、酸化性ガスが含まれない雰囲気で行うことにより、第１の導電層（及び第２の導電層）の表面酸化を抑制することができ、ゲート抵抗増加等の不具合の発生を防止することが可能となる。
【００２２】
更に、第１及び第２の導電層上に第３の導電層を設け、各ゲート電極を２層構造として、ゲート抵抗の低減を図るようにしても良い。
ここで、互いに離間するように加工された第１の導電層及び第２の導電層を覆うように第３の導電層を堆積するため、第１の導電層と第２の導電層との境界部分の間隙には、導電部材としては第３の導電層のみが存する状態となる。
【００２３】
ところで、第１のトランジスタ領域と第２のトランジスタ領域（一方がｐＭＯＳ領域であり、他方がｎＭＯＳ領域である。）とがゲート幅方向で隣接し、両トランジスタのゲート電極同士が電気的に接続される形態を採ることがある。本発明ではこの形態に対応すべく、第３の導電層及び第１の導電層と、第３の導電層及び第２の導電層とを、ゲート幅方向で隣接する第１のトランジスタ領域及び第２のトランジスタ領域に亘って電極形状に同時加工する。このとき、第１の導電層及び第２の導電層がそれぞれ島状にパターニングされるとともに、第３の導電層がゲート幅方向に第１の導電層上から第２の導電層上へかけて一体形成されて第１の導電層と第２の導電層とを電気的に接続して、第１のトランジスタ領域には第１の導電層及び第３の導電層が積層された第１のゲート電極が、第２のトランジスタ領域には第２の導電層及び第３の導電層が積層された第２のゲート電極がそれぞれ同時形成される。
【００２４】
このとき上記したように、第１の導電層と第２の導電層との境界部分に存在する導電部材は第３の導電層のみである。本発明では、ゲート電極の加工前において、第１の導電層と第２の導電層とを離間配置することにより、半導体基板上における両者の間隙部分には導電部材が存しない状態とされている。従って、間隙部分の導電部材による不測の短絡等の発生を全く懸念することなく、ゲート絶縁膜や半導体基板にエッチングダメージを及ぼすこともなく、ゲート幅方向では第３の導電層のみにより第１の導電層と第２の導電層とを所期の状態に電気的接続することができる。
【００２５】
更に、第１及び第２の導電層について、電極形状に同時加工する際のエッチングレートの高い導電材料からなる層を厚く形成し、他方のエッチングレートの低い導電材料からなる層を前記一方の層よりも薄く形成する。これにより、第１の導電層と第２の導電層とのエッチングレート差を両者の膜厚で相殺することができ、ゲート電極の形成時における半導体基板へのエッチングダメージを最少に抑えることが可能となる。
【００２６】
−本発明を適用した好適な諸実施形態−
以下、上述した基本骨子を踏まえ、本発明を適用した金属ゲートＣＭＯＳトランジスタ及びその製造方法の好適な諸実施形態について、図面を参照しながら詳細に説明する。なお、以下の諸実施形態では、説明の便宜上、金属ゲートＣＭＯＳトランジスタの構成を製造方法と共に説明する。
【００２７】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１〜図３は、第１の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００２８】
初めに、図１（ａ）に示すように、シリコン半導体基板１上で活性領域であるｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂを画定した後、ゲート絶縁膜３を形成する。
詳細には、先ず例えばＳＴＩ（shallow Trench Isolation）法により、シリコン半導体基板１の素子分離領域に分離溝４ａを形成し、当該分離溝４ａ内を絶縁物、例えば酸化シリコンで充填して、素子分離構造４を形成する。このとき、素子分離構造４により、シリコン半導体基板１上で活性領域であるｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂが画定される。
【００２９】
次に、シリコン半導体基板１の表層を熱酸化し、全面にシリコン酸化（ＳｉＯ2）膜を例えば膜厚２ｎｍ程度に形成する。その後、例えばＮ2プラズマ処理によりシリコン酸化膜を窒化し、シリコン酸窒化（ＳｉＯＮ）膜からなるゲート絶縁膜３を形成する。
【００３０】
続いて、図１（ｂ）に示すように、第１の導電層５及びマスク層６を積層形成する。
詳細には、先ず、ゲート絶縁膜３を覆うように全面に第１の導電層５を形成する。ここでは、第１の導電層５の材料を例えばタングステン（Ｗ）とし、スパッタ法によりＷ膜を例えば膜厚５０ｎｍ程度に堆積し、第１の導電層５を形成する。
【００３１】
次に、第１の導電層５を覆うように全面にマスク層６を形成する。ここでは、マスク層６の材料を例えば多結晶シリコンとし、例えばジシラン（Ｓｉ2Ｈ6）を原料として、ＣＶＤ法により多結晶シリコン膜を例えば膜厚５０ｎｍ程度に堆積し、マスク層６を形成する。
【００３２】
ここで、マスク層６の成膜を、上記のように酸化性ガス（酸素（Ｏ2）やオゾン（Ｏ3）等）が含まれない雰囲気で行うことにより、第１の導電層５の表面酸化を抑制することができ、ゲート抵抗増加等の不具合の発生を防止することが可能となる。
【００３３】
続いて、図１（ｃ）に示すように、マスク層６をｐＭＯＳ領域２ａのみに残すようにパターニングする。
詳細には、先ず、マスク層６上の全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。そして、リソグラフィーにより、マスク層６上でｐＭＯＳ領域２ａ上に相当する部分のみを覆う形状にレジスト（及び反射防止膜）を加工し、レジストマスク７を形成する。
【００３４】
次に、レジストマスク７を用いてマスク層６をドライエッチングし、レジストマスク７の形状に倣ってｐＭＯＳ領域２ａ上に相当する部分のみを覆う形状にマスク層６を残す。
【００３５】
続いて、図１（ｄ）に示すように、第１の導電層５をｐＭＯＳ領域２ａのみに残すようにパターニングする。
詳細には、先ず、例えばＯ2プラズマを用いた灰化処理により、レジストマスク７を灰化除去する。
【００３６】
次に、マスク層６を用いて第１の導電層５をウェットエッチングする。ここでは、例えば８０℃の硫酸（Ｈ2ＳＯ4）／過酸化水素水（Ｈ2Ｏ2）溶液にシリコン半導体基板１を浸して露出した部分の第１の導電層５を溶解除去し、マスク層６の形状に倣ったｐＭＯＳ領域２ａ上のみに相当する部分の第１の導電層５を残す。
【００３７】
このように、第１の導電層５を加工する際に、マスク層６を用いたウェットエッチングを行うことにより、ドライエッチングや灰化処理によるゲート絶縁膜３の削れ、表面の変質等の諸ダメージを抑制することができ、ゲートリーク電流増加等の不具合の発生を防止することが可能となる。
【００３８】
続いて、図２（ａ）に示すように、全面に第２の導電層８を形成する。
詳細には、第１の導電層５及びマスク層６の積層体を覆うように全面に第２の導電層８を形成する。ここでは、第２の導電層８の材料を例えばタンタル（Ｔａ）とし、例えばスパッタ法によりＴａ膜を例えば膜厚５０ｎｍ程度に堆積し、第２の導電層８を形成する。
【００３９】
続いて、図２（ｂ）に示すように、ｎＭＯＳ領域２ｂ上のみに相当する部分であり、積層体の側面を覆う第２の導電層８の部分８ａから離間するように、レジストマスク９を形成する。
詳細には、先ず、第２の導電層８上の全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。
【００４０】
次に、リソグラフィーにより、第２の導電層８上でｎＭＯＳ領域２ｂ上のみに相当する部分であり、積層体の側面を覆う第２の導電層８の部分８ａから若干離間するように、レジスト（及び反射防止膜）を加工し、レジストマスク９を形成する。ここで、レジストマスク９の部分８ａからの離間状態としては、レジストマスク９の端部９ａが素子分離構造４の上部に位置するのであれば良く、離間距離を厳格に規定する必要はない。
【００４１】
続いて、図２（ｃ）に示すように、第２の導電層８及びマスク層６をドライエッチングする。
詳細には、レジストマスク９を用いて、第２の導電層８及びマスク層６をドライエッチングして除去する。このとき、レジストマスク９の形状に倣ってｎＭＯＳ領域２ｂ上に相当する部分のみを覆い、第１の導電層５から素子分離構造４上で離間するように、第２の導電層８が残存する。
【００４２】
本実施形態では、上記のように、第１の導電層５と第２の導電層８とを両者を隔てる素子分離構造４上で離間するように形成する。この場合、第１の導電層５と第２の導電層８との離間距離（両者間の間隙幅）を厳格に規定する必要がないため、リソグラフィー時の十分な合わせ余裕を確保することができる。そして、第１の導電層５と第２の導電層８とが離間した状態で、即ち素子分離構造４上における両者の境界部分で導電材料が存しない状態で、両者をそれぞれ電極形状に同時加工する。そのため、後述のように、当該境界部分に導電材料が残存することなく、互いに離間した状態で第１の導電層５と第２の導電層８とがそれぞれ電極形状に加工されてゲート電極が形成される。従って、導電材料の残存物を除去するオーバーエッチング工程が全く不要となり、シリコン半導体基板１やゲート絶縁膜３へのエッチングダメージの懸念はない。
【００４３】
続いて、図２（ｄ）に示すように、例えばＯ2プラズマを用いた灰化処理により、レジストマスク９を除去する。
【００４４】
続いて、図３（ａ）に示すように、全面にキャップ層１０を形成する。
詳細には、第１及び第２の導電層５，８上を覆うように全面にゲート電極のキャップ層１０を形成する。キャップ層１０の材料として、ここではＳｉＮとする。例えばヘキサクロロジシラン（ＨＣＤ）及びアンモニア（ＮＨ3）を原料として、ＣＶＤ法によりＳｉＮ膜を膜厚８０ｎｍ程度に堆積し、キャップ層１０を形成する。
【００４５】
続いて、図３（ｂ）に示すように、ｐＭＯＳ領域２ａにはゲート電極１１ａを、ｎＭＯＳ領域２ｂにはゲート電極１１ｂを同時形成する。
詳細には、先ず、キャップ層１０を覆うように全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。そして、リソグラフィーによりレジストを加工して、ｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂに電極形状のレジストマスク１２ａ，１２ｂを形成する。
【００４６】
次に、レジストマスク１２ａ，１２ｂを用いて、キャップ層１０及び第１の導電層５と、キャップ層１０及び第２の導電層８とを同時にドライエッチングする。このとき、レジストマスク１２ａ，１２ｂの形状に倣った電極形状に、キャップ層１０及び第１の導電層５とキャップ層１０及び第２の導電層８とが残り、ｐＭＯＳ領域２ａには上面にキャップ層１０が設けられたゲート電極１１ａが、ｎＭＯＳ領域２ｂには上面にキャップ層１０が設けられたゲート電極１１ｂが形成される。
【００４７】
続いて、図３（ｃ）に示すように、ｐＭＯＳ領域２ａにはＬＤＤ領域１３ａ、サイドウォールスペーサ１４ａ及びソース／ドレイン領域１５ａを、ｎＭＯＳ領域２ｂにはＬＤＤ領域１３ｂ、サイドウォールスペーサ１４ｂ及びソース／ドレイン領域１５ｂをそれぞれ形成する。
【００４８】
詳細には、先ず、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量１×１０15／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極１１ａ上のキャップ膜１０がイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるゲート電極１１ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａが形成される。
【００４９】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量１×１０15／ｃｍ2、加速エネルギー５ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極１１ｂ上のキャップ膜１０がイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるゲート電極１１ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂが形成される。
【００５０】
次に、レジストマスクを例えば灰化処理により除去した後、ゲート電極１１ａ，１１ｂ上のキャップ膜１０を覆うように全面に絶縁膜、ここではシリコン酸化膜を例えばＣＶＤ法により堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、ゲート電極１１ａ，１１ｂ及びキャップ膜１０の側面にのみシリコン酸化膜を残し、サイドウォールスペーサ１４ａ，１４ｂを形成する。
【００５１】
次に、レジストマスクを例えば灰化処理により除去した後、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量３×１０15／ｃｍ2、加速エネルギー２５ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極１１ａ上のキャップ膜１０及びサイドウォールスペーサ１４ａがイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるサイドウォールスペーサ１４ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａと一部重畳するソース／ドレイン領域１５ａが形成される。
【００５２】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量５×１０15／ｃｍ2、加速エネルギー４０ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極１１ｂ上のキャップ膜１０及びサイドウォールスペーサ１４ｂがイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるサイドウォールスペーサ１４ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂと一部重畳するソース／ドレイン領域１５ｂが形成される。
その後、レジストマスクを例えば灰化処理により除去する。
【００５３】
しかる後、層間絶縁膜やコンタクト孔、ゲート電極１１ａ，１１ｂやソース／ドレイン領域１５ａ，１５ｂと電気的に接続される配線層等の形成を経て、金属ゲートＣＭＯＳトランジスタを完成させる。
【００５４】
以上説明したように、本実施形態によれば、製造プロセスにおけるシリコン半導体基板１やゲート絶縁膜３、第１及び第２の導電層５，８へのダメージを可及的に抑止し、ゲート抵抗値及びゲートリーク電流の増加を防止する、極めて信頼性の高い金属ゲートＣＭＯＳトランジスタが実現する。
【００５５】
（変形例）
ここで、第１の実施形態の変形例について説明する。第１の実施形態では、ゲート電極１１ａ，１１ｂを、夫々単層の導電層から形成する場合について例示したが、本例では複数層、具体的には２層に形成する場合を例示する。更に本例の金属ゲートＣＭＯＳトランジスタは、着目するＭＯＳトランジスタ（例えばｐＭＯＳトランジスタ）のゲート長方向及びゲート幅方向の夫々に隣接するように、反対導電型のＭＯＳトランジスタ（例えばｎＭＯＳトランジスタ）が設けられてなるものである。なお、第１の実施形態の構成部材等と同様のものについては同符号を付す。
【００５６】
図４は、第１の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート長方向に沿った概略断面図である。図５は、第１の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート幅方向に沿った概略断面図である。
【００５７】
先ず、第１の実施形態と同様に、図１（ａ）〜（ｄ），図２（ａ）〜（ｄ）の各工程を経る。ここで、図１（ｂ）で第１の導電層５の代わりに第１の導電層４１を、図２（ａ）で第２の導電層８の代わりに第２の導電層４２をそれぞれ形成する。
【００５８】
第１の導電層４１については、その材料を例えば窒化チタン（ＴｉＮ）とし、四塩化チタン（ＴｉＣｌ4）及びアンモニア（ＮＨ3）を原料として、化学気相成長法（ＣＶＤ法）によりＴｉＮ膜を例えば膜厚１０ｎｍ程度に堆積して形成する。
第２の導電層４２については、その材料を例えばタンタル（Ｔａ）とし、例えばスパッタ法によりＴａ膜を例えば膜厚１０ｎｍ程度に堆積して形成する。
【００５９】
そして、第１の導電層４１と第２の導電層４２とを両者を隔てる素子分離構造４上で離間するようにパターニングする。このとき本例では、ゲート幅方向に沿った断面で見れば、図２（ｄ）と同様、図５（ａ）に示すように、ゲート幅方向で隣接するｐＭＯＳ領域２ａ及びＭＯＳ領域２ｂにおいて、第１の導電層４１と第２の導電層４２とが素子分離構造４上で離間した状態となる。
【００６０】
続いて、図４（ａ）に示すように、全面に第３の導電層１６及びキャップ層１７を形成する。
詳細には、先ず、第１及び第２の導電層４１，４２上を覆うように全面に第３の導電層１６を形成する。ここでは、第３の導電層１６の材料を例えばタングステン（Ｗ）とし、例えばスパッタ法によりＷ膜を例えば膜厚５０ｎｍ程度に堆積し、第３の導電層１６を形成する。ここで、互いに離間するように加工された第１及び第２の導電層４１，４２を覆うように第３の導電層１６を堆積するため、第１の導電層４１と第２の導電層４２との境界部分の間隙には、導電部材としては第３の導電層１６のみが存する状態となる。
【００６１】
次に、第３の導電層１６上に、ゲート電極のキャップ層１７を形成する。キャップ層１７の材料として、ここではＳｉＮとする。例えばヘキサクロロジシラン（ＨＣＤ）及びアンモニア（ＮＨ3）を原料として、ＣＶＤ法によりＳｉＮ膜を膜厚５０ｎｍ程度に堆積し、キャップ層１７を形成する。
【００６２】
続いて、図４（ｂ）に示すように、ｐＭＯＳ領域２ａにはゲート電極１８ａを、ｎＭＯＳ領域２ｂにはゲート電極１８ｂを同時形成する。
詳細には、先ず、キャップ層１７を覆うように全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。そして、リソグラフィーによりレジストを加工して、ｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂに電極形状のレジストマスク１９ａ，１９ｂを形成する。
【００６３】
次に、レジストマスク１９ａ，１９ｂを用いて、キャップ層１７、第３の導電層１６及び第１の導電層４１と、キャップ層１７、第３の導電層１６及び第２の導電層４２とを同時にドライエッチングする。このとき、レジストマスク１９ａ，１９ｂの形状に倣った電極形状にキャップ層１７、第３の導電層１６及び第１の導電層４１と、キャップ層１７、第３の導電層１６及び第２の導電層４２とが残る。
【００６４】
このとき、ゲート幅方向に沿った断面で見れば、図５（ｂ）に示すように、第１及び第２の導電層４１，４２がそれぞれ島状にパターニングされるとともに、第３の導電層１６がゲート幅方向に第１の導電層４１上から第２の導電層４２上へかけて帯状に一体形成される。その結果、ｐＭＯＳ領域２ａには第１の導電層４１及び第３の導電層１６からなる２層のゲート電極１８ａが、ｎＭＯＳ領域２ｂには第２の導電層４２及び第３の導電層１６からなる２層のゲート電極１８ｂが、第３の導電層１６により両者が電気的に接続された形で形成される。なお、図５（ｂ）では、図４（ｂ）におけるレジストパターン１９ａのゲート幅方向に沿った断面を示す。
【００６５】
ここで、ゲート電極１８ａ，１８ｂが形成された様子を図６の斜視図として示す。図６では、ゲート電極１８ａ，１８ｂの形成状態を特に明確に示す意図から、キャップ層１７及びレジストマスク１９ａ，１９ｂの図示を省略する。
【００６６】
上記したように、第１の導電層４１と第２の導電層４２との境界部分に存在する導電部材は第３の導電層１６のみである。本例では、ゲート電極１８ａ，１８ｂの加工前において、第１の導電層４１と第２の導電層４２とを離間配置することにより、シリコン半導体基板１上における両者の間隙部分には導電部材が存しない状態とされている。従って、間隙部分の導電部材による不測の短絡等の発生を全く懸念することなく、ゲート絶縁膜３やシリコン半導体基板１にエッチングダメージを及ぼすこともなく、ゲート幅方向では第３の導電層１６のみにより第１の導電層４１と第２の導電層４２とを所期の状態に電気的接続することができる。
【００６７】
続いて、図４（ｃ）に示すように、ｐＭＯＳ領域２ａにはＬＤＤ領域１３ａ、サイドウォールスペーサ１４ａ及びソース／ドレイン領域１５ａを、ｎＭＯＳ領域２ｂにはＬＤＤ領域１３ｂ、サイドウォールスペーサ１４ｂ及びソース／ドレイン領域１５ｂをそれぞれ形成する。
【００６８】
詳細には、先ず、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量１×１０15／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極１８ａ上のキャップ膜１７がイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるゲート電極１８ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａが形成される。
【００６９】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量１×１０15／ｃｍ2、加速エネルギー５ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極１８ｂ上のキャップ膜１７がイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるゲート電極１８ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂが形成される。
【００７０】
次に、レジストマスクを例えば灰化処理により除去した後、ゲート電極１８ａ，１８ｂ上のキャップ膜１７を覆うように全面に絶縁膜、ここではシリコン酸化膜を例えばＣＶＤ法により堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、ゲート電極１８ａ，１８ｂ及びキャップ膜１７の側面にのみシリコン酸化膜を残し、サイドウォールスペーサ１４ａ，１４ｂを形成する。
【００７１】
次に、レジストマスクを例えば灰化処理により除去した後、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量３×１０15／ｃｍ2、加速エネルギー２５ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極１８ａ上のキャップ膜１７及びサイドウォールスペーサ１４ａがイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるサイドウォールスペーサ１４ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａと一部重畳するソース／ドレイン領域１５ａが形成される。
【００７２】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量５×１０15／ｃｍ2、加速エネルギー４０ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極１８ｂ上のキャップ膜１７及びサイドウォールスペーサ１４ｂがイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるサイドウォールスペーサ１４ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂと一部重畳するソース／ドレイン領域１５ｂが形成される。
その後、レジストマスクを例えば灰化処理により除去する。
【００７３】
しかる後、層間絶縁膜やコンタクト孔、ゲート電極１８ａ，１８ｂやソース／ドレイン領域１５ａ，１５ｂと電気的に接続される配線層等の形成を経て、金属ゲートＣＭＯＳトランジスタを完成させる。
【００７４】
以上説明したように、本例によれば、製造プロセスにおけるシリコン半導体基板１やゲート絶縁膜３、第１及び第２の導電層４１，４２へのダメージを可及的に抑止し、ゲート抵抗値及びゲートリーク電流の増加を防止する、極めて信頼性の高い２層の金属ゲートＣＭＯＳトランジスタが実現する。
【００７５】
なお本例では、ゲート電極１８ａ，１８ｂを２層の導電層で形成する場合を例示したが、第３の導電層１６上に更に導電層を積層し、３層以上の導電層でｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂにそれぞれゲート電極を形成するようにしても良い。
【００７６】
（第２の実施形態）
次いで、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様に金属ゲートＣＭＯＳトランジスタを作製するが、第１の導電層上に第１のマスクを形成するのと同様に、第２の導電層上に第２のマスクを形成する点で相違する。なお、第１の実施形態の構成部材等と同様のものについては同符号を付す。
図７〜図９は、第２の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００７７】
初めに、図７（ａ）に示すように、シリコン半導体基板１上で活性領域であるｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂを画定した後、ゲート絶縁膜２１を形成する。
詳細には、先ず例えばＳＴＩ（shallow Trench Isolation）法により、シリコン半導体基板１の素子分離領域に分離溝４ａを形成し、当該分離溝４ａ内を絶縁物、例えば酸化シリコンで充填して、素子分離構造４を形成する。このとき、素子分離構造４により、シリコン半導体基板１上で活性領域であるｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂが画定される。
【００７８】
次に、シリコン半導体基板１の表層を熱酸化し、全面にシリコン酸化（ＳｉＯ2）膜を例えば膜厚０．５ｎｍ程度に形成する。その後、例えば３００℃、０．１２５Torrの雰囲気で、四塩化ハフニウム（ＨｆＣｌ4）及び水蒸気（Ｈ2Ｏ）を原料として、原子層成長法（Atomic Layer Deposition：ＡＬＤ法）によりハフニア（ＨｆＯ2）膜を例えば膜厚３ｎｍ程度に堆積する。そして、例えば８００℃、０．７６Torrの酸素（Ｏ2）／窒素（Ｎ2）雰囲気（Ｏ2：０．２％）で５秒間程度の熱処理を行い、ＳｉＯ2膜及びＨｆＯ2膜の積層構造とされたゲート絶縁膜２１を形成する。
【００７９】
続いて、図７（ｂ）に示すように、第１の導電層５及び第１のマスク層２２を積層形成する。
詳細には、先ず、ゲート絶縁膜３を覆うように全面に第１の導電層５を形成する。ここでは、第１の導電層５の材料を例えばタングステン（Ｗ）とし、スパッタ法によりＷ膜を例えば膜厚５０ｎｍ程度に堆積し、第１の導電層５を形成する。
【００８０】
次に、第１の導電層５を覆うように全面に第１のマスク層２２を形成する。ここでは、第１のマスク層２２の材料を例えば酸化シリコン（ＳｉＯ2）とし、例えばテトラエトキシシラン（ＴＥＯＳ）及び酸素（Ｏ2）を原料として、ＣＶＤ法によりシリコン酸化膜を例えば膜厚３０ｎｍ程度に堆積し、第１のマスク層２２を形成する。
【００８１】
続いて、図７（ｃ）に示すように、第１のマスク層２２をｐＭＯＳ領域２ａのみに残すようにパターニングする。
詳細には、先ず、第１のマスク層２２上の全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。そして、リソグラフィーにより、第１のマスク層２２上でｐＭＯＳ領域２ａ上に相当する部分のみを覆う形状にレジスト（及び反射防止膜）を加工し、レジストマスク７を形成する。
【００８２】
次に、レジストマスク７を用いて第１のマスク層２２をドライエッチングし、レジストマスク７の形状に倣ってｐＭＯＳ領域２ａ上に相当する部分のみを覆う形状に第１のマスク層２２を残す。
【００８３】
続いて、図７（ｄ）に示すように、例えばＯ2プラズマを用いた灰化処理により、レジストマスク７を灰化除去する。
【００８４】
続いて、図８（ａ）に示すように、第１の導電層５をｐＭＯＳ領域２ａのみに残すようにパターニングする。
詳細には、第１のマスク層２２を用いて第１の導電層５をウェットエッチング、ここでは例えば８０℃の硫酸（Ｈ2ＳＯ4）／過酸化水素水（Ｈ2Ｏ2）溶液にシリコン半導体基板１を浸し、第１のマスク層２２の形状に倣ってｐＭＯＳ領域２ａ上に相当する部分のみを覆う形状に第１の導電層５を残す。
【００８５】
このように、第１の導電層５を加工する際に、第１のマスク層２２を用いたウェットエッチングを行うことにより、ドライエッチングや灰化処理によるゲート絶縁膜２１の削れ、表面の変質等の諸ダメージを抑制することができ、ゲートリーク電流増加等の不具合の発生を防止することが可能となる。
【００８６】
続いて、図８（ｂ）に示すように、全面に第２の導電層８及び第２のマスク層２４を順次形成する。
詳細には、先ず、第１の導電層５及び第１のマスク層２２の積層体を覆うように全面に第２の導電層８を形成する。ここでは、第２の導電層８の材料を例えばタンタル（Ｔａ）とし、例えばスパッタ法によりＴａ膜を例えば膜厚５０ｎｍ程度に堆積し、第２の導電層８を形成する。
【００８７】
次に、第２の導電層８を覆うように全面に第２のマスク層２４を形成する。ここでは、第２のマスク層２４の材料を例えば酸化シリコン（ＳｉＯ2）とし、例えばテトラエトキシシラン（ＴＥＯＳ）及び酸素（Ｏ2）を原料として、ＣＶＤ法によりシリコン酸化膜を例えば膜厚３０ｎｍ程度に堆積し、第２のマスク層２４を形成する。
【００８８】
続いて、図８（ｃ）に示すように、第２のマスク層２４及び第２の導電層２３をドライエッチングする。
詳細には、先ず、ｎＭＯＳ領域２ｂ上のみに相当する部分であり、第１の導電層５及び第１のマスク層２２の積層体の側面を覆う第２のマスク層２４の部分２４ａから離間するように、レジストマスク９を形成する。
即ち、第２の導電層８上の全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。その後、リソグラフィーにより、第２のマスク層２４上でｎＭＯＳ領域２ｂ上のみに相当する部分であり、第１の導電層５及び第１のマスク層２２の積層体の側面を覆う第２のマスク層２４の部分から若干離間するように、レジスト（及び反射防止膜）を加工し、レジストマスク９を形成する。ここで、レジストマスク９の前記部分からの離間状態としては、レジストマスク９の端部９ａが素子分離構造４の上部に位置するのであれば良く、離間距離を厳格に規定する必要はない。
【００８９】
次に、レジストマスク９を用いて、第２のマスク層２４及び第２の導電層８をドライエッチングして除去する。このとき、レジストマスク９の形状に倣ってｎＭＯＳ領域２ｂ上に相当する部分のみを覆い、第１の導電層５及び第１のマスク層２２の積層体から素子分離構造４上で離間するように、第２の導電層８及び第２のマスク層２４の積層体が残存する。
【００９０】
本実施形態では、上記のように、第１の導電層５と第２の導電層８とを両者を隔てる素子分離構造４上で離間するように形成する。この場合、第１の導電層５と第２の導電層８との離間距離（両者間の間隙幅）を厳格に規定する必要がないため、リソグラフィー時の十分な合わせ余裕を確保することができる。そして、第１の導電層５と第２の導電層８とが離間した状態で、即ち素子分離構造４上における両者の境界部分で導電材料が存しない状態で、両者をそれぞれ電極形状に同時加工する。そのため、後述のように、当該境界部分に導電材料が残存することなく、互いに離間した状態で第１の導電層５と第２の導電層８とがそれぞれ電極形状に加工されてゲート電極が形成される。従って、導電材料の残存物を除去するオーバーエッチング工程が全く不要となり、シリコン半導体基板１やゲート絶縁膜２１へのエッチングダメージの懸念はない。
【００９１】
続いて、図８（ｄ）に示すように、例えばＯ2プラズマを用いた灰化処理により、レジストマスク９を除去する。
【００９２】
続いて、図９（ａ）に示すように、第１及び第２のマスク層２２，２４をウェットエッチングにより除去する。
詳細には、シリコン半導体基板１を例えば希釈フッ化水素水溶液（ｄＨＦ）に浸し、第１及び第２のマスク層２２，２４を溶解除去する。
【００９３】
このように、第１及び第２の導電層５，８を直接覆う第１及び第２のマスク層２２，２４をウェットエッチングにより除去することにより、ドライエッチングや灰化処理のような第１及び第２の導電層５，８へのダメージを懸念することなく、第１及び第２の導電層５，８に変質等のない状態で各ゲート電極を形成することができる。
【００９４】
続いて、図９（ｂ）に示すように、全面にキャップ層２０を形成する。
詳細には、第１及び第２の導電層５，８上を覆うように全面にゲート電極のキャップ層２０を形成する。キャップ層２０の材料として、ここではＳｉＮとする。例えばヘキサクロロジシラン（ＨＣＤ）及びアンモニア（ＮＨ3）を原料として、ＣＶＤ法によりＳｉＮ膜を膜厚８０ｎｍ程度に堆積し、キャップ層２０を形成する。
【００９５】
続いて、図９（ｃ）に示すように、ｐＭＯＳ領域２ａにはゲート電極２５ａを、ｎＭＯＳ領域２ｂにはゲート電極２５ｂを同時形成する。
詳細には、先ず、キャップ層２０を覆うように全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。そして、リソグラフィーによりレジストを加工して、ｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂに電極形状のレジストマスク１２ａ，１２ｂを形成する。
【００９６】
次に、レジストマスク１２ａ，１２ｂを用いて、キャップ層２０及び第１の導電層５と、キャップ層２０及び第２の導電層８とを同時にドライエッチングする。このとき、レジストマスク１２ａ，１２ｂの形状に倣った電極形状に、キャップ層２０及び第１の導電層５とキャップ層２０及び第２の導電層８とが残り、ｐＭＯＳ領域２ａには上面にキャップ層２０が設けられたゲート電極２５ａが、ｎＭＯＳ領域２ｂにはキャップ層２０が設けられたゲート電極２５ｂが形成される。
【００９７】
続いて、図９（ｄ）に示すように、ｐＭＯＳ領域２ａにはＬＤＤ領域１３ａ、サイドウォールスペーサ１４ａ及びソース／ドレイン領域１５ａを、ｎＭＯＳ領域２ｂにはＬＤＤ領域１３ｂ、サイドウォールスペーサ１４ｂ及びソース／ドレイン領域１５ｂをそれぞれ形成する。
【００９８】
詳細には、先ず、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量１×１０15／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極２５ａ上のキャップ膜２０がイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるゲート電極２５ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａが形成される。
【００９９】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量１×１０15／ｃｍ2、加速エネルギー５ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極２５ｂ上のキャップ膜２０がイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるゲート電極２５ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂが形成される。
【０１００】
次に、レジストマスクを例えば灰化処理により除去した後、ゲート電極２５ａ，２５ｂ上のキャップ膜２０を覆うように全面に絶縁膜、ここではシリコン酸化膜を例えばＣＶＤ法により堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、ゲート電極２５ａ，２５ｂ及びキャップ膜２０の側面にのみシリコン酸化膜を残し、サイドウォールスペーサ１４ａ，１４ｂを形成する。
【０１０１】
次に、レジストマスクを例えば灰化処理により除去した後、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量３×１０15／ｃｍ2、加速エネルギー２５ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極２５ａ上のキャップ膜２０及びサイドウォールスペーサ１４ａがイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるサイドウォールスペーサ１４ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａと一部重畳するソース／ドレイン領域１５ａが形成される。
【０１０２】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量５×１０15／ｃｍ2、加速エネルギー４０ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極２５ｂ上のキャップ膜２０及びサイドウォールスペーサ１４ｂがイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるサイドウォールスペーサ１４ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂと一部重畳するソース／ドレイン領域１５ｂが形成される。
その後、レジストマスクを例えば灰化処理により除去する。
【０１０３】
しかる後、層間絶縁膜やコンタクト孔、ゲート電極２５ａ，２５ｂやソース／ドレイン領域１５ａ，１５ｂと電気的に接続される配線層等の形成を経て、金属ゲートＣＭＯＳトランジスタを完成させる。
【０１０４】
以上説明したように、本実施形態によれば、製造プロセスにおけるシリコン半導体基板１やゲート絶縁膜２１、第１及び第２の導電層５，８へのダメージを可及的に抑止し、ゲート抵抗値及びゲートリーク電流の増加を防止する、極めて信頼性の高い金属ゲートＣＭＯＳトランジスタが実現する。
【０１０５】
（変形例）
ここで、第２の実施形態の変形例について説明する。第２の実施形態では、ゲート電極２５ａ，２５ｂを、夫々単層の導電層から形成する場合について例示したが、本例では複数層、具体的には２層に形成する場合を例示する。更に本例の金属ゲートＣＭＯＳトランジスタは、着目するＭＯＳトランジスタ（例えばｐＭＯＳトランジスタ）のゲート長方向及びゲート幅方向の夫々に隣接するように、反対導電型のＭＯＳトランジスタ（例えばｎＭＯＳトランジスタ）が設けられてなるものである。なお、第２の実施形態の構成部材等と同様のものについては同符号を付す。
【０１０６】
図１０は、第２の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート長方向に沿った概略断面図である。図１１は、第２の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート幅方向に沿った概略断面図である。
【０１０７】
先ず、第２の実施形態と同様に、図７（ａ）〜（ｄ），図８（ａ）〜（ｄ），図９（ａ）の各工程を経て、図７（ｂ）で第１の導電層５の代わりに第１の導電層４１を、図８（ｂ）で第２の導電層８の代わりに第２の導電層４３をそれぞれ形成する。
【０１０８】
第１の導電層４１については、その材料を例えば窒化チタン（ＴｉＮ）とし、四塩化チタン（ＴｉＣｌ4）及びアンモニア（ＮＨ3）を原料として、化学気相成長法（ＣＶＤ法）によりＴｉＮ膜を例えば膜厚１０ｎｍ程度に堆積して形成する。
第２の導電層４３については、その材料を例えばタンタルシリコンナイトライド（ＴａＳｉＮ）とし、例えばスパッタ法によりＴａＳｉＮ膜を例えば膜厚２５ｎｍ程度に堆積して形成する。
【０１０９】
ここで、第２の導電層４３は、後述のゲート電極形成時において、第１の導電層４１と略同時にエッチングが終了するように、その膜厚が調節されている。即ち、ＴｉＮとＴａＳｉＮとでは、前者の方が後者よりもエッチングレートが低い。そこで、同時のドライエッチング時に両者のエッチングが略同時に終了するように、ＴａＳｉＮ膜をＴｉＮ膜よりも厚く（一例として上記のように、ＴｉＮ膜を１０ｎｍ程度、ＴａＳｉＮ膜を２５ｎｍ程度に）形成する。
【０１１０】
そして、第１の導電層４１と第２の導電層４３とを両者を隔てる素子分離構造４上で離間するように形成する。このとき本例では、ゲート幅方向に沿った断面で見れば、図９（ａ）と同様、図１１（ａ）に示すように、ゲート幅方向で隣接するｐＭＯＳ領域２ａ及びＭＯＳ領域２ｂにおいて、第１の導電層４１と第２の導電層４３とが素子分離構造４上で離間した状態となる。
【０１１１】
続いて、図１０（ａ）に示すように、全面に第３の導電層２６及びキャップ層１７を形成する。
詳細には、先ず、第１及び第２の導電層４１，４３上を覆うように全面に第３の導電層２６を形成する。ここでは、第３の導電層２６の材料を例えば窒化タンタル（ＴａＮ）として、例えばスパッタ法によりＴａＮ膜を例えば膜厚５０ｎｍ程度に堆積し、第３の導電層２６を形成する。ここで、互いに離間するように加工された第１及び第２の導電層４１，４３を覆うように第３の導電層２６を堆積するため、第１の導電層４１と第２の導電層４３との境界部分の間隙には、導電部材としては第３の導電層２６のみが存する状態となる。
【０１１２】
次に、第３の導電層２６上に、ゲート電極のキャップ層１７を形成する。キャップ層１７の材料として、ここではＳｉＮとする。例えばヘキサクロロジシラン（ＨＣＤ）及びアンモニア（ＮＨ3）を原料として、ＣＶＤ法によりＳｉＮ膜を膜厚５０ｎｍ程度に堆積し、キャップ層１７を形成する。
【０１１３】
続いて、図１０（ｂ）に示すように、ｐＭＯＳ領域２ａにはゲート電極２７ａを、ｎＭＯＳ領域２ｂにはゲート電極２７ｂを同時形成する。
詳細には、先ず、キャップ層１７を覆うように全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。そして、リソグラフィーによりレジストを加工して、ｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂに電極形状のレジストマスク１９ａ，１９ｂを形成する。
【０１１４】
次に、レジストマスク１９ａ，１９ｂを用いて、キャップ層１７、第３の導電層２６及び第１の導電層４１と、キャップ層１７、第３の導電層２６及び第２の導電層４３とを同時にドライエッチングする。このとき、レジストマスク１９ａ，１９ｂの形状に倣った電極形状にキャップ層１７、第３の導電層２６及び第１の導電層４１と、キャップ層１７、第３の導電層２６及び第２の導電層４３とが残る。
【０１１５】
このとき、ゲート幅方向に沿った断面で見れば、図１１（ｂ）に示すように、第１及び第２の導電層４１，４３がそれぞれ島状にパターニングされるとともに、第３の導電層２６がゲート幅方向に第１の導電層４１上から第２の導電層４３上へかけて一体形成される。その結果、ｐＭＯＳ領域２ａには第１の導電層４１及び第３の導電層２６からなる２層のゲート電極２７ａが、ｎＭＯＳ領域２ｂには第２の導電層４３及び第３の導電層２６からなる２層のゲート電極２７ｂが、第３の導電層２６により両者が電気的に接続された形で形成される。なお、図１１（ｂ）では、図１０（ｂ）におけるレジストパターン１９ａのゲート幅方向に沿った断面を示す。
【０１１６】
上記したように、第１の導電層４１と第２の導電層４３とは同時にドライエッチングが終了するように、各々の膜厚が調節されている。この構成により、第１の導電層４１と第２の導電層４３とのエッチングレート差を両者の膜厚で相殺することができ、ゲート電極２７ａ，２７ｂの形成時におけるシリコン半導体基板１へのエッチングダメージを最少に抑えることが可能となる。
【０１１７】
ここで、ゲート電極２７ａ，２７ｂが形成された様子を図１２の斜視図として示す。図１２では、ゲート電極２７ａ，２７ｂの形成状態を特に明確に示す意図から、キャップ層１７及びレジストマスク１９ａ，１９ｂの図示を省略する。
【０１１８】
上記したように、第１の導電層４１と第２の導電層４３との境界部分に存在する導電部材は第３の導電層２６のみである。本例では、ゲート電極２７ａ，２７ｂの加工前において、第１の導電層４１と第２の導電層４３とを離間配置することにより、シリコン半導体基板１上における両者の間隙部分には導電部材が存しない状態とされている。従って、間隙部分の導電部材による不測の短絡等の発生を全く懸念することなく、ゲート絶縁膜２１やシリコン半導体基板１にエッチングダメージを及ぼすこともなく、ゲート幅方向では第３の導電層２６のみにより第１の導電層４１と第２の導電層４３とを所期の状態に電気的接続することができる。
【０１１９】
続いて、図１０（ｃ）に示すように、ｐＭＯＳ領域２ａにはＬＤＤ領域１３ａ、サイドウォールスペーサ１４ａ及びソース／ドレイン領域１５ａを、ｎＭＯＳ領域２ｂにはＬＤＤ領域１３ｂ、サイドウォールスペーサ１４ｂ及びソース／ドレイン領域１５ｂをそれぞれ形成する。
【０１２０】
詳細には、先ず、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量１×１０15／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極２７ａ上のキャップ膜１７がイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるゲート電極２７ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａが形成される。
【０１２１】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量１×１０15／ｃｍ2、加速エネルギー５ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極２７ｂ上のキャップ膜１７がイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるゲート電極２７ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂが形成される。
【０１２２】
次に、レジストマスクを例えば灰化処理により除去した後、ゲート電極２７ａ，２７ｂ上のキャップ膜１７を覆うように全面に絶縁膜、ここではシリコン酸化膜を例えばＣＶＤ法により堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、ゲート電極２７ａ，２７ｂ及びキャップ膜１７の側面にのみシリコン酸化膜を残し、サイドウォールスペーサ１４ａ，１４ｂを形成する。
【０１２３】
次に、レジストマスクを例えば灰化処理により除去した後、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量３×１０15／ｃｍ2、加速エネルギー２５ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極２７ａ上のキャップ膜１７及びサイドウォールスペーサ１４ａがイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるサイドウォールスペーサ１４ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａと一部重畳するソース／ドレイン領域１５ａが形成される。
【０１２４】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量５×１０15／ｃｍ2、加速エネルギー４０ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極２７ｂ上のキャップ膜１７及びサイドウォールスペーサ１４ｂがイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるサイドウォールスペーサ１４ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂと一部重畳するソース／ドレイン領域１５ｂが形成される。
その後、レジストマスクを例えば灰化処理により除去する。
【０１２５】
しかる後、層間絶縁膜やコンタクト孔、ゲート電極２７ａ，２７ｂやソース／ドレイン領域１５ａ，１５ｂと電気的に接続される配線層等の形成を経て、金属ゲートＣＭＯＳトランジスタを完成させる。
【０１２６】
以上説明したように、本例によれば、製造プロセスにおけるシリコン半導体基板１やゲート絶縁膜２１、第１及び第２の導電層４１，４３へのダメージを可及的に抑止し、ゲート抵抗値及びゲートリーク電流の増加を防止する、極めて信頼性の高い２層の金属ゲートＣＭＯＳトランジスタが実現する。
【０１２７】
なお本例では、ゲート電極２７ａ，２７ｂを２層の導電層で形成する場合を例示したが、第３の導電層２６上に更に導電層を積層し、３層以上の導電層でｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂにそれぞれゲート電極を形成するようにしても良い。
【０１２８】
（第３の実施形態）
次いで、第３の実施形態について説明する。本実施形態では、第２の実施形態の変形例と同様に金属ゲートＣＭＯＳトランジスタを作製するが、ゲート絶縁膜や第１及び第２の導電層の材料、膜厚等が異なる点で相違する。なお、第２の実施形態の構成部材等と同様のものについては同符号を付す。
図１３〜図１５は、第３の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す、ゲート長方向に沿った概略断面図である。図１６は、第３の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート幅方向に沿った概略断面図である。
【０１２９】
初めに、図１３（ａ）に示すように、シリコン半導体基板１上で活性領域であるｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂを画定した後、ゲート絶縁膜３１を形成する。
詳細には、先ず例えばＳＴＩ（shallow Trench Isolation）法により、シリコン半導体基板１の素子分離領域に分離溝４ａを形成し、当該分離溝４ａ内を絶縁物、例えば酸化シリコンで充填して、素子分離構造４を形成する。このとき、素子分離構造４により、シリコン半導体基板１上で活性領域であるｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂが画定される。
【０１３０】
次に、シリコン半導体基板１の表層を熱酸化し、全面にシリコン酸化（ＳｉＯ2）膜を例えば膜厚０．５ｎｍ程度に形成する。その後、例えば２８０℃、０．３Torrの雰囲気で、テトラ−ターシャル−ブトキシ−ハフニウム（ＨＴＢ）及びジシラン（Ｓｉ2Ｈ6）を原料として、有機金属化学気相成長法（ＭＯＣＶＤ法）によりハフニウムシリケート（ＨｆＳｉＯ）膜を例えば膜厚２．５ｎｍ程度に堆積する。そして、例えば７００℃、０．７６Torrのアンモニア（ＮＨ3）／窒素（Ｎ2）雰囲気で熱処理を行い、ＨｆＳｉＯＮとされたゲート絶縁膜３１を形成する。
【０１３１】
続いて、図１３（ｂ）に示すように、第１の導電層３２及び第１のマスク層３３を積層形成する。
詳細には、先ず、ゲート絶縁膜３を覆うように全面に第１の導電層３２を形成する。ここでは、第１の導電層３２の材料を例えばタングステン（Ｗ）とし、例えばスパッタ法によりＷ膜を例えば膜厚２０ｎｍ程度に堆積し、第１の導電層３２を形成する。
【０１３２】
次に、第１の導電層３２を覆うように全面に第１のマスク層３３を形成する。ここでは、第１のマスク層３３の材料を例えば窒化シリコン（ＳｉＮ）とし、例えばヘキサクロロジシラン（ＨＣＤ）及びアンモニア（ＮＨ3）を原料として、ＣＶＤ法によりシリコン窒化膜を例えば膜厚３０ｎｍ程度に堆積し、第１のマスク層３３を形成する。
【０１３３】
ここで、第１のマスク層３３の成膜を、上記のように酸化性ガス（酸素（Ｏ2）やオゾン（Ｏ3）等）が含まれない雰囲気で行うことにより、第１の導電層３２の表面酸化を抑制することができ、ゲート抵抗増加等の不具合の発生を防止することが可能となる。
【０１３４】
続いて、図１３（ｃ）に示すように、第１のマスク層３３をｐＭＯＳ領域２ａのみに残すようにパターニングする。
詳細には、先ず、第１のマスク層３３上の全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。そして、リソグラフィーにより、第１のマスク層３３上でｐＭＯＳ領域２ａ上に相当する部分のみを覆う形状にレジスト（及び反射防止膜）を加工し、レジストマスク７を形成する。
【０１３５】
次に、レジストマスク７を用いて第１のマスク層３３をドライエッチングし、レジストマスク７の形状に倣ってｐＭＯＳ領域２ａ上に相当する部分のみを覆う形状に第１のマスク層３３を残す。
【０１３６】
続いて、図１３（ｄ）に示すように、例えばＯ2プラズマを用いた灰化処理により、レジストマスク７を灰化除去する。
【０１３７】
続いて、図１４（ａ）に示すように、第１の導電層３２をｐＭＯＳ領域２ａのみに残すようにパターニングする。
詳細には、第１のマスク層３３を用いて第１の導電層３２をウェットエッチング、ここでは例えば６０℃の過酸化水素水（Ｈ2Ｏ2／Ｈ2Ｏ）溶液にシリコン半導体基板１を浸し、第１のマスク層３３の形状に倣ってｐＭＯＳ領域２ａ上に相当する部分のみを覆う形状に第１の導電層３２を残す。
【０１３８】
このように、第１の導電層３２を加工する際に、第１のマスク層３３を用いたウェットエッチングを行うことにより、ドライエッチングや灰化処理によるゲート絶縁膜３１の削れ、表面の変質等の諸ダメージを抑制することができ、ゲートリーク電流増加等の不具合の発生を防止することが可能となる。
【０１３９】
続いて、図１４（ｂ）に示すように、全面に第２の導電層３４及び第２のマスク層３５を順次形成する。
詳細には、先ず、第１の導電層３２及び第１のマスク層３３の積層体を覆うように全面に第２の導電層３４を形成する。ここでは、第２の導電層３４の材料を例えばタンタルシリサイド（ＴａＳｉ）とし、例えばスパッタ法によりＴａＳｉ膜を例えば膜厚２５ｎｍ程度に堆積し、第２の導電層３４を形成する。ここで、第２の導電層３４は、後述のゲート電極形成時において、第２の導電層３４と略同時にエッチングが終了するように、その膜厚が調節されている。即ち、ＷとＴａＳｉとでは、前者の方が後者よりもエッチングレートが低い。そこで、同時のドライエッチング時に両者のエッチングが略同時に終了するように、ＴａＳｉ膜をＷ膜よりも厚く（一例として上記のように、Ｗ膜を２０ｎｍ程度、ＴａＳｉ膜を２５ｎｍ程度に）形成する。
【０１４０】
次に、第２の導電層３４を覆うように全面に第２のマスク層３５を形成する。ここでは、第２のマスク層３５の材料を例えば窒化シリコン（ＳｉＮ）とし、例えばヘキサクロロジシラン（ＨＣＤ）及びアンモニア（ＮＨ3）を原料として、ＣＶＤ法によりシリコン窒化膜を例えば膜厚３０ｎｍ程度に堆積し、第２のマスク層３５を形成する。
【０１４１】
ここで、第２のマスク層３５の成膜を、上記のように酸化性ガス（酸素（Ｏ2）やオゾン（Ｏ3）等）が含まれない雰囲気で行うことにより、第２の導電層３４の表面酸化を抑制することができ、ゲート抵抗増加等の不具合の発生を防止することが可能となる。
【０１４２】
続いて、図１４（ｃ）に示すように、第２のマスク層３５及び第２の導電層３４をドライエッチングする。
詳細には、先ず、ｎＭＯＳ領域２ｂ上のみに相当する部分であり、第１の導電層３２及び第１のマスク層３３の積層体の側面を覆う第２のマスク層３５の部分３５ａから離間するように、レジストマスク９を形成する。
即ち、第２の導電層３４上の全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。その後、リソグラフィーにより、第２のマスク層３５上でｎＭＯＳ領域２ｂ上のみに相当する部分であり、第１の導電層３２及び第１のマスク層３３の積層体の側面を覆う第２のマスク層３５の部分から若干離間するように、レジスト（及び反射防止膜）を加工し、レジストマスク９を形成する。ここで、レジストマスク９の前記部分からの離間状態としては、レジストマスク９の端部９ａが素子分離構造４の上部に位置するのであれば良く、離間距離を厳格に規定する必要はない。
【０１４３】
次に、レジストマスク９を用いて、第２のマスク層３５及び第２の導電層３４をドライエッチングして除去する。このとき、レジストマスク９の形状に倣ってｎＭＯＳ領域２ｂ上に相当する部分のみを覆い、第１の導電層３２及び第１のマスク層３３の積層体から素子分離構造４上で離間するように、第２の導電層３４及び第２のマスク層３５の積層体が残存する。
【０１４４】
本実施形態では、上記のように、第１の導電層３２と第２の導電層３４とを両者を隔てる素子分離構造４上で離間するように形成する。この場合、第１の導電層３２と第２の導電層３４との離間距離（両者間の間隙幅）を厳格に規定する必要がないため、リソグラフィー時の十分な合わせ余裕を確保することができる。そして、第１の導電層３２と第２の導電層３４とが離間した状態で、即ち素子分離構造４上における両者の境界部分で導電材料が存しない状態で、両者をそれぞれ電極形状に同時加工する。そのため、後述のように、当該境界部分に導電材料が残存することなく、互いに離間した状態で第１の導電層３２と第２の導電層３４とがそれぞれ電極形状に加工されてゲート電極が形成される。従って、導電材料の残存物を除去するオーバーエッチング工程が全く不要となり、シリコン半導体基板１やゲート絶縁膜３１へのエッチングダメージの懸念はない。
【０１４５】
続いて、図１４（ｄ）に示すように、例えばＯ2プラズマを用いた灰化処理により、レジストマスク９を除去する。
【０１４６】
続いて、図１５（ａ）に示すように、第１及び第２のマスク層３３，３５をウェットエッチングにより除去する。
詳細には、シリコン半導体基板１を例えば希釈フッ化水素水溶液（ｄＨＦ）に浸し、第１及び第２のマスク層３３，３５を溶解除去する。
このとき本実施形態では、ゲート幅方向に沿った断面で見れば、図１５（ａ）と同様、図１６（ａ）に示すように、ゲート幅方向で隣接するｐＭＯＳ領域２ａ及びＭＯＳ領域２ｂにおいて、第１の導電層３２と第２の導電層３４とが素子分離構造４上で離間した状態となる。
【０１４７】
このように、第１及び第２の導電層３２，３４を直接覆う第１及び第２のマスク層３３，３５をウェットエッチングにより除去することにより、ドライエッチングや灰化処理のような第１及び第２の導電層３２，３４へのダメージを懸念することなく、第１及び第２の導電層３２，３４に変質等のない状態で各ゲート電極を形成することができる。
【０１４８】
続いて、図１５（ｂ）に示すように、全面に第３の導電層３７及びキャップ層１７を形成する。
詳細には、先ず、第１及び第２の導電層３２，３４上を覆うように全面に第３の導電層３７を形成する。ここでは、第３の導電層３７の材料を例えばタングステン（Ｗ）として、例えばスパッタ法によりＷ膜を例えば膜厚５０ｎｍ程度に堆積し、第３の導電層３７を形成する。ここで、互いに離間するように加工された第１及び第２の導電層３２，３４を覆うように第３の導電層３７を堆積するため、第１の導電層３２と第２の導電層３４との境界部分の間隙には、導電部材としては第３の導電層３７のみが存する状態となる。
【０１４９】
次に、第３の導電層３７上に、ゲート電極のキャップ層１７を形成する。キャップ層１７の材料として、ここではＳｉＮとする。例えばヘキサクロロジシラン（ＨＣＤ）及びアンモニア（ＮＨ3）を原料として、ＣＶＤ法によりＳｉＮ膜を膜厚５０ｎｍ程度に堆積し、キャップ層１７を形成する。
【０１５０】
続いて、図１５（ｃ）に示すように、ｐＭＯＳ領域２ａにはゲート電極３８ａを、ｎＭＯＳ領域２ｂにはゲート電極３８ｂを同時形成する。
詳細には、先ず、キャップ層１７を覆うように全面にレジストを塗布した後、レジスト上に反射防止膜を形成する。そして、リソグラフィーによりレジストを加工して、ｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂに電極形状のレジストマスク１９ａ，１９ｂを形成する。
【０１５１】
次に、レジストマスク１９ａ，１９ｂを用いて、キャップ層１７、第３の導電層３７及び第１の導電層３２と、キャップ層１７、第３の導電層３７及び第２の導電層３４とを同時にドライエッチングする。このとき、レジストマスク１９ａ，１９ｂの形状に倣った電極形状にキャップ層１７、第３の導電層３７及び第１の導電層３２と、キャップ層１７、第３の導電層３７及び第２の導電層３４とが残る。
【０１５２】
このとき、ゲート幅方向に沿った断面で見れば、図１６（ｂ）に示すように、第１及び第２の導電層３２，３４がそれぞれ島状にパターニングされるとともに、第３の導電層３７がゲート幅方向に第１の導電層３２上から第２の導電層３４上へかけて一体形成される。その結果、ｐＭＯＳ領域２ａには第１の導電層３２及び第３の導電層３７からなる２層のゲート電極３８ａが、第３の導電層３７により両者が電気的に接続された形でｎＭＯＳ領域２ｂには第２の導電層３４及び第３の導電層３７からなる２層のゲート電極３８ｂが形成される。
【０１５３】
上記したように、第１の導電層３２と第２の導電層３４とは同時にドライエッチングが終了するように、各々の膜厚が調節されている。この構成により、第１の導電層３２と第２の導電層３４とのエッチングレート差を両者の膜厚で相殺することができ、ゲート電極３８ａ，３８ｂの形成時におけるシリコン半導体基板１へのエッチングダメージを最少に抑えることが可能となる。
【０１５４】
ここで、ゲート電極３８ａ，３８ｂが形成された様子を図１７の斜視図として示す。図１８では、ゲート電極３８ａ，３８ｂの形成状態を特に明確に示す意図から、キャップ層１７及びレジストマスク１９ａ，１９ｂの図示を省略する。
【０１５５】
上記したように、第１の導電層３２と第２の導電層３４との境界部分に存在する導電部材は第３の導電層３７のみである。本実施形態では、ゲート電極３８ａ，３８ｂの加工前において、第１の導電層３２と第２の導電層３４とを離間配置することにより、シリコン半導体基板１上における両者の間隙部分には導電部材が存しない状態とされている。従って、間隙部分の導電部材による不測の短絡等の発生を全く懸念することなく、ゲート絶縁膜３１やシリコン半導体基板１にエッチングダメージを及ぼすこともなく、ゲート幅方向では第３の導電層３７のみにより第１の導電層３２と第２の導電層３４とを所期の状態に電気的接続することができる。
【０１５６】
続いて、図１５（ｄ）に示すように、ｐＭＯＳ領域２ａにはＬＤＤ領域１３ａ、サイドウォールスペーサ１４ａ及びソース／ドレイン領域１５ａを、ｎＭＯＳ領域２ｂにはＬＤＤ領域１３ｂ、サイドウォールスペーサ１４ｂ及びソース／ドレイン領域１５ｂをそれぞれ形成する。
【０１５７】
詳細には、先ず、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量１×１０15／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極３８ａ上のキャップ膜１７がイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるゲート電極３８ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａが形成される。
【０１５８】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量１×１０15／ｃｍ2、加速エネルギー５ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極３８ｂ上のキャップ膜１７がイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるゲート電極３８ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂが形成される。
【０１５９】
次に、レジストマスクを例えば灰化処理により除去した後、ゲート電極３８ａ，３８ｂ上のキャップ膜１７を覆うように全面に絶縁膜、ここではシリコン酸化膜を例えばＣＶＤ法により堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、ゲート電極３８ａ，３８ｂ及びキャップ膜１７の側面にのみシリコン酸化膜を残し、サイドウォールスペーサ１４ａ，１４ｂを形成する。
【０１６０】
次に、レジストマスクを例えば灰化処理により除去した後、ｎＭＯＳ領域２ｂを覆いｐＭＯＳ領域２ａを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクを用いてｐＭＯＳ領域２ａにｐ型不純物、例えばフッ化ホウ素（ＢＦ2）をドーズ量３×１０15／ｃｍ2、加速エネルギー２５ｋｅＶの条件でイオン注入する。このとき、ｐＭＯＳ領域２ａではゲート電極３８ａ上のキャップ膜１７及びサイドウォールスペーサ１４ａがイオン注入のマスクとなり、ｐＭＯＳ領域２ａにおけるサイドウォールスペーサ１４ａの両側の部分にＢＦ2がイオン注入され、ＬＤＤ領域１３ａと一部重畳するソース／ドレイン領域１５ａが形成される。
【０１６１】
次に、レジストマスクを例えば灰化処理により除去した後、ｐＭＯＳ領域２ａを覆いｎＭＯＳ領域２ｂを開口するレジストマスク（不図示）を形成する。このレジストマスクを用いてｎＭＯＳ領域２ｂにｎ型不純物、例えば砒素（Ａｓ）をドーズ量５×１０15／ｃｍ2、加速エネルギー４０ｋｅＶの条件でイオン注入する。このとき、ｎＭＯＳ領域２ｂではゲート電極３８ｂ上のキャップ膜１７及びサイドウォールスペーサ１４ｂがイオン注入のマスクとなり、ｎＭＯＳ領域２ｂにおけるサイドウォールスペーサ１４ｂの両側の部分にＡｓがイオン注入され、ＬＤＤ領域１３ｂと一部重畳するソース／ドレイン領域１５ｂが形成される。
その後、レジストマスクを例えば灰化処理により除去する。
【０１６２】
しかる後、層間絶縁膜やコンタクト孔、ゲート電極３８ａ，３８ｂやソース／ドレイン領域１５ａ，１５ｂと電気的に接続される配線層等の形成を経て、金属ゲートＣＭＯＳトランジスタを完成させる。
【０１６３】
以上説明したように、本実施形態によれば、製造プロセスにおけるシリコン半導体基板１やゲート絶縁膜３１、第１及び第２の導電層３２，３４へのダメージを可及的に抑止し、ゲート抵抗値及びゲートリーク電流の増加を防止する、極めて信頼性の高い２層の金属ゲートＣＭＯＳトランジスタが実現する。
【０１６４】
なお本実施形態では、ゲート電極３８ａ，３８ｂを２層の導電層で形成する場合を例示したが、第３の導電層３７上に更に導電層を積層し、３層以上の導電層でｐＭＯＳ領域２ａ及びｎＭＯＳ領域２ｂにそれぞれゲート電極を形成するようにしても良い。
【図面の簡単な説明】
【０１６５】
【図１】第１の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート長方向に沿った概略断面図である。
【図５】第１の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート幅方向に沿った概略断面図である。
【図６】第１の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの概略構成を示す斜視図である。
【図７】第２の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第２の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】第２の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート長方向に沿った概略断面図である。
【図１１】第２の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート幅方向に沿った概略断面図である。
【図１２】第２の実施形態の変形例による金属ゲートＣＭＯＳトランジスタの概略構成を示す斜視図である。
【図１３】第３の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す、ゲート長方向に沿った概略断面図である。
【図１４】図１３に引き続き、第３の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す、ゲート長方向に沿った概略断面図である。
【図１５】図１４に引き続き、第３の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法を工程順に示す、ゲート長方向に沿った概略断面図である。
【図１６】第３の実施形態による金属ゲートＣＭＯＳトランジスタの製造方法の主工程を順に示す、ゲート幅方向に沿った概略断面図である。
【図１７】第２の実施形態による金属ゲートＣＭＯＳトランジスタの概略構成を示す斜視図である。
【図１８】非特許文献１の主構成を示す概略断面図である。
【図１９】特許文献１の主構成を示す概略断面図である。
【図２０】非特許文献１の問題点を説明するための概略断面図である。
【図２１】特許文献１の問題点を説明するための概略断面図である。
【符号の説明】
【０１６６】
１  シリコン半導体基板
２ａ  ｐＭＯＳ領域
２ｂ  ｎＭＯＳ領域
３，２１，３１  ゲート絶縁膜
４  素子分離構造
５，３２，４１  第１の導電層
６  マスク層
７，１２ａ，１２ｂ，１９ａ，１９ｂ  レジストマスク
８，３４，４２，４３  第２の導電層
１１ａ，１１ｂ，１８ａ，１８ｂ，２５ａ，２５ｂ，２７ａ，２７ｂ，３６ａ，３６ｂ，３８ａ，３８ｂ  ゲート電極
１６，２６，３７  第３の導電層
２２，３３  第１のマスク層
２４，３５  第２のマスク層
【図１】
2008034751.tif 000003
【図２】
2008034751.tif 000004
【図３】
2008034751.tif 000005
【図４】
2008034751.tif 000006
【図５】
2008034751.tif 000007
【図６】
2008034751.tif 000008
【図７】
2008034751.tif 000009
【図８】
2008034751.tif 000010
【図９】
2008034751.tif 000011
【図１０】
2008034751.tif 000012
【図１１】
2008034751.tif 000013
【図１２】
2008034751.tif 000014
【図１３】
2008034751.tif 000015
【図１４】
2008034751.tif 000016
【図１５】
2008034751.tif 000017
【図１６】
2008034751.tif 000018
【図１７】
2008034751.tif 000019
【図１８】
2008034751.tif 000020
【図１９】
2008034751.tif 000021
【図２０】
2008034751.tif 000022
【図２１】
2008034751.tif 000023