(57)【要約】【課題】基板または基板上部の層をエッチングする際の加工安定性を向上させる。【解決手段】シリコン基板１０１の素子形成面の上部に接してＳｉＮ膜１２９を形成し、ＳｉＮ膜１２９を選択的に除去して開口部１１５を形成する。そして、開口部１１５が形成されたシリコン基板１０１の素子形成面をプラズマに曝し、開口部１１５を形成する工程で開口部１１５の側壁に付着した堆積物１１３を除去した後、ＳｉＮ膜１２９をマスクとしてシリコン基板１０１を選択的に除去して凹部を形成する。【選択図】図４
2008218999.tif 000002
【特許請求の範囲】
【請求項１】
表面に第１の層を有する基板上に第１の膜を形成する工程と、
前記第１の膜に開口部を形成する工程と、
プラズマ処理によって、開口部を形成する前記工程で前記開口部の側壁に付着した堆積物を除去する工程と、
堆積物を除去する前記工程の後、前記第１の膜をマスクとして前記第１の層を選択的に除去する工程と、
を含む、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記基板はシリコン基板であり、
前記第１の層は前記シリコン基板の一部であり、
第１の層を選択的に除去する前記工程は、前記シリコン基板を選択的に除去して前記シリコン基板に凹部を形成する工程である、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記凹部は、素子分離用の溝であり、
凹部を形成する前記工程の後、前記シリコン基板上に前記凹部を埋め込むように絶縁膜を形成する工程と、
前記凹部の外部に形成された前記絶縁膜を除去する工程と、
をさらに含む、半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記第１の層は、前記基板上に形成された第２の膜である、半導体装置の製造方法。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置の製造方法において、
前記第１の膜はシリコン含有膜を含む、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１の膜は、ＳｉＮ膜、ＳｉＯ2膜、およびこれらの積層膜、のいずれか１つである、半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
開口部を形成する前記工程は、分子内に炭素原子およびフッ素原子を含むガスを少なくとも用いて前記第１の膜をエッチングする工程を含む、半導体装置の製造方法。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置の製造方法において、
前記プラズマ処理は、Ｏ２、Ｏ３、Ｎ２、Ｈ２、およびＮＨ３からなる群から選択される一種以上を少なくとも含むガスを用いて施される、半導体装置の製造方法。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置の製造方法において、
第１の膜を形成する前記工程の後、開口部を形成する前記工程の前に、前記第１の膜の上面に接して、所定のパターンを有するレジスト膜を形成する工程をさらに含み、
開口部を形成する前記工程は、前記レジスト膜をマスクとして前記第１の膜に前記開口部を形成する工程である、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記プラズマ処理は、前記レジスト膜がエッチングされる膜厚が５ｎｍ以上３０ｎｍ以下となる条件で施される、半導体装置の製造方法。
【請求項１１】
請求項１乃至８いずれかに記載の半導体装置の製造方法において、
第１の膜を形成する前記工程の後、開口部を形成する前記工程の前に、
前記第１の膜の上面に接して炭素含有膜を形成する工程と、
前記炭素含有膜上に、所定のパターンを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記炭素含有膜をパターニングする工程と、
をさらに含み、
開口部を形成する前記工程は、前記炭素含有膜をマスクとして前記第１の膜に前記開口部を形成する工程である、半導体装置の製造方法。
【請求項１２】
請求項１乃至８いずれかに記載の半導体装置の製造方法において、
第１の膜を形成する前記工程の後、開口部を形成する前記工程の前に、
前記第１の膜の上面に接して炭素含有膜を形成する工程と、
前記炭素含有膜上に、無機材料からなる反射防止膜を形成する工程と、
前記反射防止膜上に、所定のパターンを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記反射防止膜および前記炭素含有膜をパターニングする工程と、
をさらに含み、
開口部を形成する前記工程は、前記炭素含有膜および前記反射防止膜をマスクとして前記第１の膜に前記開口部を形成する工程である、
半導体装置の製造方法。
【請求項１３】
請求項１１または１２に記載の半導体装置の製造方法において、
前記炭素含有膜はアモルファスカーボン膜である、半導体装置の製造方法。
【請求項１４】
請求項１１乃至１３いずれかに記載の半導体装置の製造方法において、
前記プラズマ処理は、前記レジスト膜がエッチングされる膜厚に換算して５ｎｍ以上３０ｎｍ以下となる条件で施される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、シリコン基板またはシリコン基板上に形成された層をエッチングする技術に関する。
【背景技術】
【０００２】
ＬＳＩで用いられる素子分離膜は、シリコン基板に形成された素子分離用の溝に絶縁膜を埋め込むことによって形成される。シリコン基板の素子分離用の溝は、一般に以下のような方法で形成される。シリコン基板上にシリコン酸化膜（ＳｉＯ2）およびシリコン窒化膜（ＳｉＮ）を形成し、場合によってはその上にエッチングのハードマスクとなる膜を形成する。ついで、その上に所定のパターンを有するレジストを形成し、ハードマスク、シリコン窒化膜、シリコン酸化膜、およびシリコン基板の表面一部をエッチングする。このようにして、シリコン基板に素子分離用の溝が形成される。
【０００３】
従来の素子分離用の溝の形成方法の一例を図８（ａ）〜図８（ｃ）に示す。図８（ａ）〜図８（ｃ）は、レジストマスクを用いてシリコン基板に素子分離用の溝を形成する工程断面図である。
シリコン基板２０１上に、ＳｉＯ2膜２２１、ＳｉＮ膜２２３、および有機反射防止膜２２７を形成する。ついで、その上に所定のパターンを有するレジスト膜２０７を形成する（図８（ａ））。このレジスト膜２０７をマスクとして、有機反射防止膜２２７、ＳｉＮ膜２２３、ＳｉＯ2膜２２１、シリコン基板２０１を順次エッチングする（図８（ｂ））。その後、レジスト膜２０７を剥離し、素子分離用の溝となる凹部２１７を形成する（図８（ｃ））。
【０００４】
従来の素子分離用の溝の形成方法の他の一例を図９（ａ）〜図９（ｃ）に示す。図９（ａ）〜図９（ｃ）は、ハードマスクを用いてシリコン基板に素子分離用の溝を形成する工程断面図である。
シリコン基板２０１上に、ＳｉＯ2膜２２１、ＳｉＮ膜２２３、ハードマスクとして機能するアモルファスカーボン膜２０５、および無機反射防止膜２２５を形成する。ついで、その上に所定のパターンを有するレジスト膜２０７を形成する（図９（ａ））。このレジスト膜２０７をマスクとして、無機反射防止膜２２５、アモルファスカーボン膜２０５をエッチングする。このエッチングにおいて、レジスト膜２０７は消失する。ついで、アモルファスカーボン膜２０５をマスクとしてＳｉＮ膜２２３、ＳｉＯ2膜２２１、シリコン基板２０１を順次エッチングする（図９（ｂ））。無機反射防止膜２２５は、ＳｉＮ膜２２３のエッチング中に消失する。その後、アモルファスカーボン膜２０５をＯ2プラズマによるアッシングによって除去し、素子分離用の溝となる凹部２１７を形成する（図９（ｃ））。
【０００５】
このようなハードマスクを用いた素子分離用の溝の形成方法は、特許文献１にも記載されている。
【０００６】
以上、シリコン基板に素子分離用の溝を形成する例に説明したが、一般に、シリコン基板に凹部を形成する際には、マスクを用いて選択的にシリコン基板をエッチングする方法が用いられている。
【０００７】
また、技術分野は異なるが、パッシベーション膜の加工技術として、特許文献２に記載のものがある。特許文献２には、パッシベーション膜のエッチング後、酸素プラズマにより堆積物を除去することが記載されている。また、高分子堆積膜に関しては、特許文献３にも記載されている。特許文献３には、配線層の形成に関する技術が開示されている。
【特許文献１】特開２０００−２００８２８号公報
【特許文献２】特開平５−１０９７０２号公報
【特許文献３】特開２００５−４５１７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者らが従来の凹部の形成技術について検討したところ、素子の微細化に伴い、シリコン基板に設計通りの寸法で凹部を形成することが困難な場合があることが見出された。
そこで、本発明者らがこの原因を調査した。その結果、シリコン基板上に形成したＳｉＮ膜等の膜に開口部を形成した際に、開口部の側壁に堆積物が付着してしまい、シリコン基板のエッチング時に、この堆積物がマスクとなり、膜に形成された開口部よりも狭い領域しかシリコン基板が除去されていないことが見出された。また、シリコン基板のエッチング後にアッシングが行われる場合には、開口部側壁に付着した堆積物が除去されて、シリコン基板の側面とその上部の膜との間に段差が発生していることが見出された。
以下、具体例を挙げてこの点を説明する。
【０００９】
図１０および図１１は、本発明者らが見出した堆積物の付着を説明するための工程断面図である。
まず、図１０（ａ）に示したように、シリコン基板２０１上に、ＳｉＮ膜２０３、アモルファスカーボン膜２０５、所定のパターンを有するレジスト膜２０７を形成する。
【００１０】
ついで、レジスト膜２０７をマスクとして、アモルファスカーボン膜２０５をパターニングして所定の位置に開口部２１１を形成する（図１０（ｂ））。その後、レジスト膜２０７とアモルファスカーボン膜２０５をマスクとしてＳｉＮ膜２０３を選択的にエッチングし、開口部２１５を形成する。レジスト膜２０７は、このエッチング中に消失する。このＳｉＮ膜２０３のエッチングのときに、開口部２１５の側壁に堆積物２１３が付着する（図１０（ｃ））。
【００１１】
その後、アモルファスカーボン膜２０５およびＳｉＮ膜２０３をマスクとしてシリコン基板２０１を選択的にエッチングし、凹部２１７を形成する（図１１（ａ））。そして、アモルファスカーボン膜２０５を除去する。このとき、アモルファスカーボン膜２０５とともに堆積物２１３が除去される（図１１（ｂ））。これにより、シリコン基板２０１とＳｉＮ膜２０３との間に段差２３１が形成されてしまう。
なお、ここではＳｉＮ膜２０３上にアモルファスカーボン膜２０５を設ける場合について説明したが、アモルファスカーボン膜２０５を用いずに、ＳｉＮ膜２０３上にレジスト膜２０７を直接形成し、上述の手順に準じてシリコン基板２０１に凹部２１７を形成した場合にも、同様に、段差２３１が形成された。
【００１２】
図１２（ａ）〜図１２（ｃ）は、本発明者らが見出した堆積物の付着を説明するための、別の工程断面図である。
図１２（ａ）に示したように、シリコン基板２０１上に、ＳｉＯ2膜２２１、ＳｉＮ膜２２３、アモルファスカーボン膜２０５、無機反射防止膜２２５、所定のパターンを有するレジスト膜２０７を形成する。
【００１３】
この場合、シリコン基板２０１のエッチングの際に、ＳｉＮ膜２２３のみではなくハードマスクとなるアモルファスカーボン膜２０５をもマスクとして、シリコン基板２０１をエッチングすることになる。これにより、ＳｉＮ膜２２３の後退が抑制される。
【００１４】
この場合にも、ＳｉＮ膜２２３のエッチング中に、堆積物２１３が側壁に堆積する（図１２（ｂ））。そのため、シリコン基板２０１をエッチングした際にその堆積物２１３がマスクとなり、ＳｉＮ膜２２３およびＳｉＯ2膜２２１とシリコン基板２０１との界面に段差２３１が発生してしまう（図１２（ｃ））。
【００１５】
このように、シリコン基板に凹部を形成する際には、ＳｉＯ2膜やＳｉＮ膜などの無機膜、アモルファスカーボンなどのハードマスクがマスクとして用いられているが、本発明者らは、これらマスクの形成の際に、マスクの開口部の側壁に堆積物が付着してしまうことを見出した。
【００１６】
以上、シリコン基板に凹部を形成する場合を例に説明したが、他の基板または基板の上部に設けられた層をエッチングする際にも、開口部の側壁にこうした付着物が生じる場合がある。
【課題を解決するための手段】
【００１７】
本発明者らは、上述した段差の形成を抑制し、寸法の制御性を向上させる方法を検討した。その結果、マスクとなるハードマスクや無機膜に開口部を形成した後、シリコン基板をエッチングする前に、ハードマスクや無機膜の側壁に付着した堆積物をプラズマ処理により除去する工程を追加して行うことにより、ハードマスクや無機膜の側壁への付着物を効果的に除去してシリコン基板のエッチングにおいて、寸法の制御性を向上させることができることを見出した。また、他の基板や基板上に設けられた層をエッチングする際にも、上記方法により寸法の制御性を向上させることができる。
【００１８】
本発明によれば、
表面に第１の層を有する基板上に第１の膜を形成する工程と、
前記第１の膜に開口部を形成する工程と、
プラズマ処理によって、開口部を形成する前記工程で前記開口部の側壁に付着した堆積物を除去する工程と、
堆積物を除去する前記工程の後、前記第１の膜をマスクとして前記第１の層を選択的に除去する工程と、
を含む、半導体装置の製造方法が提供される。
【００１９】
第１の層は、基板の一部であってもよく、基板上に形成された第２の膜であってもよい。
基板は、シリコン基板であってもよい。
第１の層がシリコン基板である場合、第１の層を選択的に除去する工程は、シリコン基板を選択的に除去してシリコン基板に凹部を形成する工程である。
【００２０】
本発明の製造方法においては、マスクとなる第１の膜に開口部を形成した後、第１の層、たとえばシリコン基板、に凹部を形成する前に、開口部の側壁に付着した堆積物を除去する。シリコン基板のエッチング前に、素子形成面をプラズマに曝して開口部側壁の堆積物を除去することにより、第１の膜に設けられた開口部の寸法よりも凹部が小さく形成されてしまうことを抑制し、開口部の寸法に対応する凹部をシリコン基板に確実に形成することができる。また、シリコン基板に形成された凹部の側壁と第１の膜の開口部側壁との間に段差が形成されることが抑制される。このため、シリコン基板に凹部を形成する際の寸法制御性を向上させることができる。よって、シリコン基板に微細な凹部を形成する場合にも、良好な寸法精度で形成することができる。
【００２１】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【発明の効果】
【００２２】
以上説明したように本発明によれば、シリコン基板に凹部を形成する際の寸法精度を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
【００２４】
（第一の実施形態）
図１〜図３は、本実施形態の半導体装置の製造工程を示す断面図である。
本実施形態の半導体装置の製造方法は、以下の工程を含む。
表面に第１の層を有する基板（たとえばシリコン基板１０１等の半導体基板）の素子形成面の上部に、第１の膜として、たとえばＳｉＯ2膜１０２、ＳｉＮ膜１０３をこの順に積層した膜、を形成する工程、
ＳｉＯ2膜１０２およびＳｉＮ膜１０３を選択的に除去して開口部１１５を形成する工程、
開口部１１５が形成されたシリコン基板１０１の素子形成面をプラズマに曝し、開口部１１５を形成する工程で開口部１１５の側壁に付着した堆積物１１３を除去する工程、および
堆積物１１３を除去する工程の後、ＳｉＯ2膜１０２およびＳｉＮ膜１０３をマスクとして第１の層（シリコン基板１０１）を選択的に除去して凹部１１７を形成する工程。
【００２５】
ここで、第１の層は、基板と異なる材料からなる層であってもよいし、基板の一部であってもよい。本実施形態では、第１の層は、シリコン基板１０１のうち、表面から所定の厚さまでの部分とする。すなわち、シリコン基板１０１のうち、厚さ方向にて、シリコン基板の素子形成面の表面から凹部の下部までの部分のシリコン基板が第１の層となる。したがって、上記第１の層を選択的に除去する工程は、本実施形態ではシリコン基板１０１を選択的に除去して凹部１１７を形成する工程である。
以下、図１〜図３を参照して、各工程をさらに具体的に説明する。
【００２６】
まず、図１（ａ）に示したように、シリコン基板１０１上に接してＳｉＯ2膜１０２、ＳｉＮ膜１０３、炭素含有膜たとえばアモルファスカーボン膜１０５、およびレジスト膜１０７をこの順に形成する。その後、レジスト膜１０７を所定の形状にパターニングして、後に凹部１１７（図１では不図示、図２（ｂ）に図示）が形成される領域の上部に開口部１０９を形成する。
【００２７】
次に、パターニングされたレジスト膜１０７をマスクとしてドライエッチングを施すことにより、アモルファスカーボン膜１０５をパターニングする。これにより、所定の位置に開口部１１１が形成される（図１（ｂ））。アモルファスカーボン膜１０５のエッチングガスの具体例としては、Ｏ2など、分子中に酸素原子を含有するガスが挙げられる。また、このとき、プラズマを発生させて酸素ラジカルによりドライエッチングを行ってもよい。このアモルファスカーボン膜１０５のエッチングの際に、レジスト膜１０７は消失してもよいし、その一部が残存してもよい。本実施形態では、図１（ｂ）のように、レジスト膜１０７が消失した場合を示す。
【００２８】
続いて、開口部１１１が形成されたアモルファスカーボン膜１０５をハードマスクとして、ＳｉＮ膜１０３およびＳｉＯ2膜１０２を順次ドライエッチングすることにより、ＳｉＮ膜１０３およびＳｉＯ2膜１０２に開口部１１５を形成する。エッチングガスとしては、たとえば分子内に炭素原子およびフッ素原子を含むガスを少なくとも用いる。エッチングガスとして、さらに具体的には、ＣＦ4、ＣＨＦ3、ＣＨ2Ｆ2など、フルオロカーボン系のガスの少なくとも１つを用いる。エッチングガスとして１種類のガスを用いてもよいし、２種以上のガスを組み合わせて用いてもよい。
【００２９】
こうしたガスを用いたエッチングにより、ＳｉＮ膜１０３およびＳｉＯ2膜１０２に形成された開口部１１５の側壁に、堆積物１１３が付着する（図１（ｃ））。堆積物１１３は、構成元素としてＣ、ＦおよびＳｉを含む高分子であると推察される。
なお、図１（ｃ）においては、アモルファスカーボン膜１０５の上面から開口部１１５の側壁にわたって堆積物１１３が付着する場合を例示したが、エッチング条件により、堆積物１１３が、開口部１１５の底面に付着してもよい。
【００３０】
次に、付着した堆積物１１３を除去する（図２（ａ））。具体的には、シリコン基板１０１の素子形成面を、酸素原子を含むプラズマに曝して軽いプラズマ処理を行うことにより、堆積物１１３を除去する。プラズマ処理は、ＳｉＮ膜１０３およびＳｉＯ2膜１０２とシリコン基板１０１との間に段差が形成されないようにＳｉＮ膜１０３の側壁に堆積した堆積物１１３が除去される程度であればよく、等方的にエッチングが進行するように、たとえばバイアスパワー無しの条件でプラズマ処理を行う。
また、後述するアモルファスカーボン膜１０５の除去のためのプラズマアッシングの条件に比べて、堆積物１１３を除去するプラズマ処理では、アモルファスカーボン膜１０５のエッチングレートが小さく、また短時間で堆積物１１３が充分除去できるように、プラズマ量およびパワーを調整する。
このプラズマ処理の条件は、用いるガスの種類に応じて実験的に決定することができる。さらに具体的には、たとえば、Ｏ2流量１００ｓｃｃｍ、ソースパワー３００Ｗ、圧力７Ｐａとする。
【００３１】
また、凹部１１７の寸法制御性をさらに向上させるためには、ＳｉＮ膜１０３上に、マスクとして機能する程度の厚さのアモルファスカーボン膜１０５を残す条件でプラズマ処理を行うのがよく、アモルファスカーボン膜１０５の劣化が抑制される条件とすることがさらに好ましい。さらに、ＳｉＮ膜１０３およびＳｉＯ2膜１０２の膜厚の減少を抑制するために、プラズマ処理を、シリコンエッチング後のＳｉＮ膜１０３およびＳｉＯ2膜１０２の形状に影響を与えない程度に行うことが好ましい。
【００３２】
また、堆積物１１３を除去する際は、レジスト膜１０７はすでに除去されているが、レジスト膜１０７のエッチング量に換算したときに、レジスト膜１０７のエッチング量が５ｎｍ以上３０ｎｍ以下とすることが好ましい。これによって、堆積物１１３をさらに確実に除去しつつ、アモルファスカーボン膜１０５の劣化を最小限に抑えることができる。
【００３３】
ついで、ＳｉＯ2膜１０２、ＳｉＮ膜１０３およびアモルファスカーボン膜１０５をマスクとしてシリコン基板１０１を選択的にドライエッチングして凹部１１７を形成する（図２（ｂ））。本実施形態および以下の実施形態では、凹部１１７が素子分離用の溝である場合を例に説明する。
シリコン基板１０１をエッチングするエッチングガスとして、たとえば、ＨＢｒ、Ｃｌ2、ＳＦ6などハロゲン元素を含んだガスの少なくとも１つと、Ｏ2ガス、Ｎ2ガス、Ｈｅガスの少なくともいずれか１つのガスと、を混合した混合ガスを使用する。
このエッチングにおいて、堆積物１１３が予め除去されているため、ＳｉＮ膜１０３およびＳｉＯ2膜１０２に形成された開口部の寸法に対応する寸法で凹部１１７を形成することができる。このため、ＳｉＮ膜１０３およびＳｉＯ2膜１０２とシリコン基板１０１の界面に段差が発生しないようにすることができる。
なお、図２（ｂ）に示したように、シリコン基板１０１のエッチング時に、アモルファスカーボン膜１０５の一部がエッチングされてもよい。
【００３４】
次いで、酸素プラズマアッシング等のプラズマアッシングにより、ＳｉＮ膜１０３の上部に残存する膜、ここではアモルファスカーボン膜１０５を除去してＳｉＮ膜１０３の上面を露出させる（図２（ｃ））。プラズマアッシングは、上述した堆積物１１３を除去するプラズマ処理とは異なる条件で行う。プラズマアッシングの条件は、たとえば、Ｏ2流量３ｓｌｍ、マイクロ波パワー３ｋＷ、圧力２００Ｐａとする。
【００３５】
以上のような方法でシリコン基板１０１に形成された凹部１１７は、たとえば、素子分離用の溝である。この場合、その後この溝を絶縁膜で埋め込み、素子分離膜１１９を形成する。その方法を以下に説明する。
シリコン基板１０１の上部に、凹部１１７を埋めこみ、かつＳｉＮ膜１０３上を覆うように、素子分離膜１１９として機能する絶縁膜を形成する。素子分離膜１１９としては、ＳｉＯ2膜が例示される。このような絶縁膜は、ＣＶＤ法により成膜することができる。その後、図３に示すように、凹部１１７の外部に形成された絶縁膜をＳｉＮ膜１０３が露出するまで化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）によって除去する。これにより、凹部１１７に埋め込まれた素子分離膜１１９が形成される。素子分離膜１１９の表面と、ＳｉＮ膜１０３との表面は、ほぼ同一の高さ寸法となっている。
【００３６】
以上の手順により、本実施形態の半導体装置が得られる。
なお、以上の手順の後、ウェットエッチングにより、ＳｉＮ膜１０３を除去してもよい。また、その後、シリコン基板１０１の素子形成領域にトランジスタ等の所定の素子を形成してもよい。
【００３７】
次に、本実施形態の作用効果を説明する。
本実施形態では、シリコン基板のエッチングのマスクとして機能するＳｉＮ膜１０３およびＳｉＯ2膜１０２をエッチングした後、シリコン基板１０１のエッチング前に、ＳｉＮ膜１０３およびＳｉＯ2膜１０２の開口部１１５側壁に付着した堆積物１１３をプラズマ処理により除去する。これにより、ＳｉＮ膜１０３およびＳｉＯ2膜１０２に形成した開口部１１５の寸法どおりに凹部１１７を形成することができる。よって、シリコン基板１０１とそのエッチングのマスクとの界面での段差の発生を抑え、シリコン基板１０１のエッチングの際の形状、寸法の制御性を向上させることができる。
【００３８】
ここで、図１０〜図１２を参照すると、前述したように、シリコン基板のエッチングのマスク上にアモルファスカーボン膜を残存させた場合にも、シリコン基板に凹部を形成する際の寸法制御が困難となり、シリコン基板とシリコン基板のエッチングのマスクとの界面に、段差が形成されてしまうことがあった。
これに対し、本実施形態では、シリコン基板１０１の形成前に開口部１１５の側壁に付着した堆積物１１３を除去することにより、堆積物１１３がマスクとなってＳｉＮ膜１０３およびＳｉＯ2膜１０２とシリコン基板１０１との界面近傍に段差が形成されることを抑制できる。
【００３９】
また、本実施形態において、ＳｉＮ膜１０３およびＳｉＯ2膜１０２のエッチング後、アモルファスカーボン膜１０５を残存させたまま堆積物１１３を除去するプラズマ処理を行うため、凹部１１７を形成するエッチングの制御性をさらに向上させることができる。
【００４０】
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
【００４１】
（第二の実施形態）
第一の実施形態では、シリコン基板１０１上に、Ｓｉ含有膜、炭素含有膜（アモルファスカーボン膜）およびレジスト膜をこの順に積層する場合を例に示したが、アモルファスカーボン膜を用いなくてもよい。以下、具体的に説明する。
図４および図５は、本実施形態の半導体装置の製造工程を示す断面図である。
本実施形態では、シリコン基板１０１上に、第１の膜として、ＳｉＮ膜１２９およびレジスト膜１０７をこの順に形成する。
【００４２】
その後、レジスト膜１０７を所定の形状にパターニングして開口部１０９を形成する（図４（ａ））。そして、レジスト膜１０７をマスクとしてＳｉＮ膜１２９を選択的にエッチングして開口部１１５を形成する。その後、開口部１１５の側壁に付着した堆積物１１３（図４（ｂ））をプラズマ処理により除去する（図４（ｃ））。プラズマ処理の条件は、たとえば、第一の実施形態において提示した条件とする。プラズマ処理の条件は、たとえば、レジスト膜１０７のエッチング量が５ｎｍ以上３０ｎｍ以下となるようにする。なお、図４（ｂ）においては、堆積物１１３が開口部１１５の側壁に付着している様子を示したが、レジスト膜１０７の上面および開口部１１５の底部にも堆積物１１３が付着していてもよい。
【００４３】
そして、レジスト膜１０７およびＳｉＮ膜１２９をマスクとしてシリコン基板１０１を選択的にエッチングし、シリコン基板１０１に凹部１１７を形成する（図５）。
【００４４】
本実施形態においても、ＳｉＮ膜１２９のエッチングによる開口部１１５の形成後、凹部１１７の形成前にシリコン基板１０１の素子形成面をプラズマに曝すため、第一の実施形態と同様の作用効果が得られる。
【００４５】
（第三の実施形態）
第一の実施形態では、シリコン基板１０１上に、Ｓｉ含有膜、アモルファスカーボン膜およびレジスト膜をこの順に積層する場合を例示したが、アモルファスカーボン膜上にさらに無機材料によって構成される反射防止膜を設けてもよい。以下に、具体的に説明する。
図６および図７は、本実施形態の半導体装置の製造工程を示す断面図である。
はじめに、シリコン基板１０１上に、ＳｉＯ2膜１２１をたとえば５〜１５ｎｍの膜厚で形成し、次いでＳｉＮ膜１２３をたとえば５０〜１５０ｎｍの膜厚で形成する。その上に、アモルファスカーボン膜１０５をたとえば５０〜１５０ｎｍの膜厚で形成する。アモルファスカーボン膜１０５に接してその上面に、無機反射防止膜１２５として、たとえばＳｉを含む絶縁膜をたとえば１０〜５０ｎｍの膜厚で形成する。無機反射防止膜１２５上に、レジスト膜１０７を形成し、レジスト膜１０７を所定の形状にパターニングする（図６（ａ））。
【００４６】
次に、レジスト膜１０７をマスクとして、無機反射防止膜１２５およびアモルファスカーボン膜１０５をドライエッチングしてパターニングする。アモルファスカーボン膜１０５は、たとえばＯ2を主として含むガスでエッチングされるため、アモルファスカーボン膜１０５のエッチングの際にレジスト膜１０７は除去される。一方、無機反射防止膜１２５はＯ2プラズマに対する耐性が高いため、アモルファスカーボン膜１０５エッチング中のエッチングマスクとして機能する。
【００４７】
無機反射防止膜１２５およびアモルファスカーボン膜１０５のエッチングの後、これらをマスクとしてＳｉＮ膜１２３およびＳｉＯ2膜１２１をドライエッチングする（図６（ｂ））。このドライエッチングにおいて、無機反射防止膜１２５はエッチングされ、除去される。本実施形態においても、このエッチングの際に、開口部側壁に堆積物１１３が付着する。なお、図６（ｂ）においては、堆積物１１３が開口部の側壁に付着している様子を示したが、アモルファスカーボン膜１０５の上面および開口部の底部にも堆積物１１３が付着していてもよい。
【００４８】
この後、堆積物１１３を除去可能で、ＳｉＮ膜１２３、ＳｉＯ2膜１２１およびシリコン基板１０１をエッチングしないガス、たとえばＯ2、Ｏ3、Ｎ2、Ｈ2、ＮＨ3からなる群から選択される一種以上を少なくとも含むガス、でプラズマ処理を行い、堆積物１１３を除去する（図７（ａ））。このプラズマ処理は、ＳｉＮ膜１２３の側壁に堆積した堆積物１１３の除去を目的とするため、等方的にエッチングが進行するように、たとえばバイアスパワー無しの条件で施す。また、このプラズマ処理は、レジスト膜１０７のエッチング量に換算したときに、レジスト膜１０７のエッチング量が５ｎｍ以上３０ｎｍ以下となるようにする。これによって、ハードマスクとなっているアモルファスカーボン膜１０５の膜減りを最小限に抑制することができる。さらに、このプラズマ処理は、シリコンエッチング後のＳｉＮ膜１２３の形状に影響を与えない程度になされることが好ましい。
【００４９】
このプラズマ処理を施した後、アモルファスカーボン膜１０５、ＳｉＮ膜１２３およびＳｉＯ2膜１２１をマスクとしてシリコン基板１０１をたとえば表面から２００〜４００ｎｍの深さまでエッチングして、シリコン基板に凹部１１７を形成する。本実施形態においても、シリコン基板１０１のエッチングの際にＳｉＮ膜１２３の側壁に堆積した堆積物１１３が除去されているため、ＳｉＮ膜１２３およびＳｉＯ2膜１２１とシリコン基板１０１の界面において段差は発生しない（図７（ｂ））。このため、本実施形態においても、第一および第二の実施形態と同様の作用効果が得られる。
また、本実施形態においても、堆積物１１３の除去の際のプラズマ処理が軽いプラズマ処理なので、マスクとなるアモルファスカーボン膜１０５を充分な膜厚で残存させることができる。
【００５０】
ここで、素子分離溝の形成においては、素子分離膜の幅寸法の微細化に伴い、その寸法制御とともに、ＳｉＮ膜１２３の膜厚確保が非常に重要となってきている。素子分離膜は、前述のように、絶縁膜をＣＭＰによって研磨することによって形成するが、この絶縁膜は一般にＳｉＮ膜１２３よりも研磨されやすい。そのため、厚さの薄いＳｉＮ膜１２３をＣＭＰの際のストッパー膜として使用した場合には、素子分離膜がシリコン基板１０１表面の位置よりも低くなってしまう可能性もある。
また、シリコン基板１０１に形成された凹部１１７の素子分離用の溝以外の利用例として、凹部にウェルを形成する例があげられる。ＳｉＮ膜１２３の膜厚が変動すると、シリコン基板１０１中にウェルを形成する際に、所望の深さのウェルを形成することが困難となる懸念がある。
【００５１】
この点、本実施形態では、シリコン基板１０１のエッチング前に堆積物１１３を除去するとともに、ＳｉＮ膜１２３上にアモルファスカーボン膜１０５および無機反射防止膜１２５を設けることにより、ＳｉＮ膜１２３のエッチング後の膜厚の減少をさらに確実に抑制することができる。このため、後工程で凹部１１７中に、素子分離膜を形成したり、ウェルを形成したりする場合にも、さらに半導体装置の製造歩留まりを向上させることができる。
【００５２】
また、堆積物１１３を除去する際には、プラズマアッシング装置を用いてもよい。ただし、条件については、レジスト膜やアモルファスカーボン膜を除去するためのプラズマアッシングの条件では、マスクとしているアモルファスカーボン膜１０５も除去されてしまい、ＳｉＮ膜１２３が露出する懸念がある。したがって、堆積物１１３の除去のプラズマ処理の条件は、上述のＳｉＮ膜１２３の膜厚の減少を抑制するために、プラズマアッシングとは異なる条件、すなわち軽いプラズマ処理により行うのがよい。
【００５３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５４】
たとえば、第１の膜、つまりシリコン基板のエッチングのマスクとして機能する膜として、第一および第三の実施形態ではＳｉＯ2膜１０２とＳｉＮ膜の積層膜、第二の実施形態では、ＳｉＮ膜を用いる場合を例に説明したが、シリコン基板のエッチングのマスクの材料はこれらに限定されない。シリコン基板のエッチングのマスクとして、たとえば、ＳｉＮ膜、ＳｉＯ2膜、ＳｉＯＮ膜などのシリコン含有膜が挙げられ、これらの単層膜であってもよく、またこれらの積層膜であってもよい。
また、以上の第一および第三の実施形態では、炭素含有膜としては、ハードマスクとしても機能するアモルファスカーボン膜を用いる場合を例に説明したが、炭素含有膜としては、アモルファスカーボン膜に換えて有機膜を用いてもよい。この有機膜は、アモルファスカーボンと同様に、酸素プラズマでアッシング除去され、その上層に形成されるレジスト膜とはパターンニングの際に選択性を有するものであればよい。
【００５５】
また、第１の膜をマスクとしてエッチングが施される第１の層として、シリコン基板の表面一部を例示したが、本発明はこれに限定されない。第１の層の他の例として、基板上に形成された膜であってもよい。この膜を、第２の膜と称する。
たとえば、第２の膜として、多結晶シリコン膜が挙げられる。多結晶シリコン膜は、たとえばゲート電極の膜として用いられ、基板上にゲート酸化膜を介して形成される。この多結晶シリコン膜の上面に、第１の膜として、たとえばＳｉＮ膜を形成する。このＳｉＮ膜は、多結晶シリコン膜のエッチングの際のマスクとして機能する。次いで、このＳｉＮ膜を、所定のパターンを有するレジスト膜をマスクとして選択的にエッチングし、ＳｉＮ膜の開口部を形成する。次いで、ＳｉＮ膜の開口部の側壁に付着した堆積物をプラズマ処理により除去する。その後、このＳｉＮ膜をマスクとして、多結晶シリコン膜を選択的にエッチングする。これにより、ＳｉＮ膜で形成した開口部の寸法どおりに多結晶シリコン膜をエッチングすることができ、ゲート電極を寸法精度よく形成することができる。ゲート電極となる膜の例として、多結晶シリコン膜のほか、金属シリサイド膜、多結晶シリコン膜と金属シリサイド膜との積層膜が挙げられる。
【００５６】
また、以上の実施形態においては、ＳｉＯ2膜、ＳｉＮ膜の開口部側壁に付着した堆積物１１３を除去する際に、Ｏ2プラズマに曝す例を示したが、プラズマ処理に用いるガスの種類はＯ2、Ｏ3等の分子内に酸素原子を含むものには限られず、他に、Ｎ2、Ｈ2、ＮＨ3等の分子内に窒素原子を含むものが挙げられる。また、ガスは、少なくともこれらのうちのいずれかを含んでいればよく、不活性ガスで適宜希釈して用いてもよい。
【実施例】
【００５７】
以下に、本発明の実施例と比較例を説明する。
（実施例）
第三の実施形態の方法を用いて半導体装置を作製した。
シリコン基板上に、ＳｉＯ2膜（１０ｎｍ）、ＳｉＮ膜（１００ｎｍ）、アモルファスカーボン膜（１００ｎｍ）、無機反射防止膜（Ｓｉを含む絶縁膜、３０ｎｍ）を積層した。
次に、無機反射防止膜上に所定のパターンのレジストマスクを形成し、無機反射防止膜をＣＦ4ガスにより、５ｍｍＴｏｒｒの圧力のもとで、ドライエッチングした。
さらに、Ｏ2ガスとＨＢｒガスとを混合したガスを使用し、プラズマを発生させてアモルファスカーボン膜をドライエッチングした。このとき、無機反射防止膜上のマスクは、ドライエッチングにより除去された。一方で、無機反射防止膜はほとんど除去されることがなかった。
次に、ＳｉＮ膜およびＳｉＯ2膜のドライエッチングを行った。エッチングガスとしては、ＣＨＦ3ガスを使用し、圧力を５０ｍｍＴｏｒｒとした。
このエッチングにより、無機反射防止膜は除去された。また、アモルファスカーボン膜は、１０〜４０ｎｍ程度エッチングされた。
【００５８】
次に、Ｏ2流量１００ｓｃｃｍ、ソースパワー３００Ｗ、圧力７Ｐａの条件でプラズマ処理を行い、ＳｉＮ膜およびＳｉＯ2膜の側壁に付着した堆積物を除去した。このプラズマ処理は、レジスト膜のエッチング量に換算して１０ｎｍとなる条件だった。
次に、シリコン基板をドライエッチングして、シリコン基板に溝状の凹部を形成した。エッチングガスとしては、Ｃｌ２ガスを使用した。このとき、シリコン基板とＳｉＯ2膜との界面において、シリコン基板側壁とＳｉＯ2膜側壁との間に段差は形成されなかった。また、シリコン基板のエッチングにおいて、アモルファスカーボン膜は、２０〜７０ｎｍ程度エッチングされたが、ＳｉＮ膜が露出することはなかった。
【００５９】
その後、酸素プラズマアッシングによりアモルファスカーボン膜の除去を行った。アッシング条件は、Ｏ2流量３ｓｌｍ、マイクロ波パワー３ｋＷ、圧力２００Ｐａとした。アモルファスカーボン膜の除去により、ＳｉＮ膜の上面が露出した。
【００６０】
（比較例）
堆積物を除去するプラズマ処理を行わない点以外は、上述の実施例に準じて半導体装置を作製した。ＳｉＮ膜の開口部の側壁に、片側あたり厚さ５ｎｍ程度の堆積物が認められ、その堆積物が残存した状態でシリコン基板をエッチングしたため、シリコン基板とＳｉＯ2膜との界面において５ｎｍ程度の段差が生じた。
【図面の簡単な説明】
【００６１】
【図１】実施形態における半導体装置の製造工程を示す断面図である。
【図２】実施形態における半導体装置の製造工程を示す断面図である。
【図３】実施形態における半導体装置の製造工程を示す断面図である。
【図４】実施形態における半導体装置の製造工程を示す断面図である。
【図５】実施形態における半導体装置の製造工程を示す断面図である。
【図６】実施形態における半導体装置の製造工程を示す断面図である。
【図７】実施形態における半導体装置の製造工程を示す断面図である。
【図８】従来の半導体装置の製造工程を示す断面図である。
【図９】従来の半導体装置の製造工程を示す断面図である。
【図１０】本発明者らが見出した知見を説明するための半導体装置の製造工程を示す断面図である。
【図１１】本発明者らが見出した知見を説明するための半導体装置の製造工程を示す断面図である。
【図１２】本発明者らが見出した知見を説明するための半導体装置の製造工程を示す断面図である。
【符号の説明】
【００６２】
１０１  シリコン基板
１０２  ＳｉＯ2膜
１０３  ＳｉＮ膜
１０５  アモルファスカーボン膜
１０７  レジスト膜
１０９  開口部
１１１  開口部
１１３  堆積物
１１５  開口部
１１７  凹部
１１９  素子分離膜
１２１  ＳｉＯ2膜
１２３  ＳｉＮ膜
１２５  無機反射防止膜
１２９  ＳｉＮ膜
２０１  シリコン基板
２０３  ＳｉＮ膜
２０５  アモルファスカーボン膜
２０７  レジスト膜
２１１  開口部
２１３  堆積物
２１５  開口部
２１７  凹部
２２１  ＳｉＯ2膜
２２３  ＳｉＮ膜
２２５  無機反射防止膜
２２７  有機反射防止膜
２３１  段差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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