(57)【要約】【課題】メモリー制御装置において物理的に故障しているかどうかのみの確認しか可能でなく、タイミング的に問題がある場合などの検証を行うことができない。【解決手段】高速インターフェイスを所有するＤＤＲ−ＳＤＲＡＭなどのメモリー制御装置において、物理的に故障しているかどうかのみならずタイミング的に問題があるかどうかを含めて確認を行うことを目的として、外部メモリー（例えばＤＤＲ−ＳＤＲＡＭ）への書込み信号と外部メモリー（例えばＤＤＲ−ＳＤＲＡＭ）からの読み出し信号を比較判別することによって、メモリー制御装置のＣＬＫ及び外部メモリーのＣＬＫの周波数を変化させることを特徴としたメモリー制御装置。【選択図】図１
2008077305.tif 000002
【特許請求の範囲】
【請求項１】
外部にＤＤＲ−ＳＤＲＡＭを備えた高速インターフェイスを所有するシステムにおいて、水晶発振器と、水晶発振器から供給されるＣＬＫを逓倍し内部回路用システムクロックや外部ＳＤＲＡＭ用クロックを発生させるクロック発生回路と、前記システムクロックに同期して外部ＳＤＲＡＭを制御する信号を発生させるメモリーコントローラーと、内部回路及びＳＤＲＡＭをテストするためのＴＥＳＴ信号を発生させるＴＥＳＴ信号発生回路と、前記メモリーコントローラーの出力信号と前記ＴＥＳＴ信号発生回路の出力信号とを切換えて出力する切換回路と、前記切換回路からの出力信号から外部ＳＤＲＡＭを制御するための信号を発生させる外部メモリーＩ／Ｆ回路と、前記外部メモリーＩ／Ｆ回路の入力信号と外部ＳＤＲＡＭの出力信号から作成される外部メモリーＩ／Ｆ回路の出力信号とを比較し判別するデータ判別回路と、前記データ判別回路の出力信号から前記クロック発生回路における逓倍率を決定しクロック発生回路に出力するクロック制御回路を備え、前記データ判別回路の出力信号に応じて内部回路用システムクロックや外部ＳＤＲＡＭ用クロックの周波数を制御することを特徴としたメモリー制御装置。
【請求項２】
前記データ判別回路の判別結果をシステム外部へモニターするため前記クロック制御回路への出力信号とは別に前記データ判別回路から出力し、前記クロック制御回路の逓倍率をシステム外部へモニターするため前記クロック発生回路への出力信号とは別に前記クロック制御回路から出力することを特徴とした請求項１記載のメモリー制御装置。
【請求項３】
ＩＩＣデコーダ回路を備え、前記データ判別回路からの外部モニター用信号と前記クロック制御回路からの外部モニター用逓倍率をシステム外部にあるマイコンへ出力することを特徴とした請求項１記載のメモリー制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速インターフェイスを所有するシステムに関わり、さらに詳しくはＤＤＲ−ＳＤＲＡＭなどのメモリーを制御するメモリー制御装置に関わる。
【背景技術】
【０００２】
従来のメモリー制御装置の一例を図５に示す。以下、従来のメモリー制御装置について図５を参照しながら説明する。図５において、４１は水晶発振器、４２は水晶クロックを逓倍して出力するクロック発生回路、４３はメモリーコントローラー、４６は外部メモリーＩ／Ｆ回路、４７は出力バッファ、４８は入出力バッファ、４９はＬＳＩ外部に設けられた、例えば、ＳＤＲＡＭにより構成される外部メモリーである。
【０００３】
また、２０２は水晶発振器４１からクロック発生回路４２に出力されたＳＤＲＡＭ−ＣＬＫ発生用水晶ＣＬＫの信号線であり、２０４はクロック発生回路４２からメモリーコントローラー４３に出力されたＳＤＲＡＭ−ＣＬＫ信号用の信号線であり、２０６はメモリーコントローラー４３から外部メモリーＩ／Ｆ回路４６に出力された通常制御用のＤＡＴＡ（データ）／ＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）転送用の信号線であり、２０８は外部メモリーＩ／Ｆ回路４６から出力バッファ４７に出力されるＤＡＴＡ（データ）／ＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）を転送するための信号線であり、２１０は出力バッファ４７からＬＳＩの外部に接続された外部メモリー４９に出力されるＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）転送用の信号線であり、２１２は外部メモリーＩ／Ｆ回路４６から入出力バッファ４８に出力されるデータ書き込み信号であるＤＡＴＡ＿ＷＲＩＴＥ信号転送用の信号線であり、２１４は入出力バッファ４８からＬＳＩの外部に接続された外部メモリー４９に出力されるＬＳＩ出力ＤＡＴＡを転送する信号線であり、２１６は反対にＬＳＩの外部に接続された外部メモリー４９から入出力バッファ４８に出力されるＳＤＲＡＭ内のデータであるＳＤＲＡＭ出力ＤＡＴＡを転送する信号線であり、２１８は入出力バッファ４８から外部メモリーＩ／Ｆ回路４６に出力されるＩ／Ｆ回路入力ＤＡＴＡを転送する信号線である。なお、これ以降の説明においては、上述した内容と同様の内容については、適宜その説明を省略する。
【０００４】
以上のように構成された従来のメモリー制御装置について、以下その動作を説明する。クロック発生回路４２では、水晶発振器４１から供給されるクロックを所定の倍率にて逓倍しメモリーコントローラー４３及び外部メモリーＩ／Ｆ回路４６及び外部メモリー４９へ出力する。メモリーコントローラー４３では、入力されたＣＬＫに同期した外部メモリー制御信号を発生し外部メモリーＩ／Ｆ回路４６へ供給する。外部メモリーＩ／Ｆ回路では供給された制御信号から外部メモリー４９へ書き込むための信号や外部メモリー４９から読み出すための信号を作成し、出力バッファ４７を通してコマンド及びアドレス信号を外部メモリー４９へ出力すると共に、入出力バッファ４８を通して外部メモリー４９に対して、書込みデータを出力して読み出しデータを入力する。なお、ここでは前記メモリーコントローラー４３と前記外部メモリーＩ／Ｆ回路４６を別々に記載しているが同じ回路で両方の動作をしている場合もある。以上のような動作によりメモリー制御装置はデータの書込み及び読み出し動作を行っていることが知られている。
【特許文献１】特開平３−２９２７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来の技術において外部メモリー４９を含めたメモリー制御装置の動作確認を行う場合、例えば上記特許文献１に示される技術を応用して、外部メモリーＩ／Ｆ回路４６に入力される信号線２０６を介して入力される信号（書込みデータ）と出力される信号２２０（読出しデータ）を比較し外部メモリーＩ／Ｆ回路４６以降の動作確認を行う手段が考えられる。
【０００６】
しかしながらこのような方法では物理的に故障しているかどうかのみの確認しかできず、例えばタイミング的に問題がある場合などの検証を行うことができないという課題があった。
【課題を解決するための手段】
【０００７】
この課題を解決するために本発明のメモリー制御装置は、水晶発振器と、水晶発振器から供給されるＣＬＫを逓倍し内部回路用システムクロックや外部ＳＤＲＡＭ用クロックを発生させるクロック発生回路と、前記システムクロックに同期して外部ＳＤＲＡＭを制御する信号を発生させるメモリーコントローラーと、内部回路及びＳＤＲＡＭをテストするためのＴＥＳＴ信号を発生させるＴＥＳＴ信号発生回路と、前記メモリーコントローラーの出力信号と前記ＴＥＳＴ信号発生回路の出力信号とを切換えて出力する切換回路と、前記切換回路からの出力信号から外部ＳＤＲＡＭを制御するための信号を発生させる外部メモリーＩ／Ｆ回路と、前記外部メモリーＩ／Ｆ回路の入力信号と外部ＳＤＲＡＭの出力信号から作成される外部メモリーＩ／Ｆ回路の出力信号とを比較し判別するデータ判別回路と、前記データ判別回路の出力信号から前記クロック発生回路における逓倍率を決定しクロック発生回路に出力するクロック制御回路を備え、前記データ判別回路の出力信号に応じて内部回路用システムクロックや外部ＳＤＲＡＭ用クロックの周波数を制御することを特徴とする。
【発明の効果】
【０００８】
以上のように本発明のメモリー制御装置によれば、物理的に故障しているかどうかのみならずタイミング的に問題があるかどうかを含めて確認を行うことができる。
【発明を実施するための最良の形態】
【０００９】
（実施の形態１）
以下に本発明の第１の発明の実施の形態について図１及び図４を用いて説明する。まず、最初に本願発明の構成について図１を参照しながら説明する。図１において、１１は水晶発振器、１２は水晶発振器から供給されるＣＬＫを逓倍し内部回路用システムクロックや外部ＳＤＲＡＭ用クロックを発生させるクロック発生回路、１３はクロック発生回路１２から出力されたシステムクロックに同期して外部メモリーであるＳＤＲＡＭを制御する信号を発生させるメモリーコントローラー、１４はＬＳＩ内の内部回路及び外部メモリー１９の一例であるＳＤＲＡＭをテストするためのＴＥＳＴ信号を発生させるＴＥＳＴ信号発生回路、１５はメモリーコントローラー１３の出力信号とＴＥＳＴ信号発生回路１４の出力信号とを切換えて出力する切換回路、１６は切換回路１５から供給されたメモリーコントローラー１３の出力信号又はＴＥＳＴ信号発生回路１４の出力信号から外部メモリー１９へ書き込むための信号（コマンド信号、アドレス信号、データ信号等）や外部メモリー１９から読み出すための信号を作成し、出力バッファ１７を通してコマンド及びアドレス信号を外部メモリー１９へ出力すると共に、入出力バッファ１８を通して書込みデータを出力し、読み出しデータを入力する外部メモリーＩ／Ｆ回路、１９は外部メモリーである。さらに、１１０は前記外部メモリーＩ／Ｆ回路１６からの入力信号と外部メモリー１９からの出力信号から作成される外部メモリーＩ／Ｆ回路１６の出力信号とを比較・判別するデータ判別回路であり、１１１は前記データ判別回路１１０の出力信号から前記クロック発生回路１２における逓倍率を決定しクロック発生回路に出力するクロックである。なお、上述した説明においては、説明の簡単化のため出力バッファ１７と入出力バッファ１８を別の構成にしたが、一つのバッファの領域を出力バッファと入出力バッファとに分割することにより実現することも可能である。また、これらの回路は、図示していないＣＰＵ等により制御されている。
【００１０】
また、２０２は水晶発振器１１からクロック発生回路１２に出力されたＳＤＲＡＭ−ＣＬＫ発生用水晶ＣＬＫ用の信号線であり、２０４はクロック発生回路１２からメモリーコントローラー１３に出力されたＳＤＲＡＭ−ＣＬＫ信号用の信号線であり、２０６はメモリーコントローラー１３から外部メモリーＩ／Ｆ回路１６に出力された通常制御用のＤＡＴＡ（データ）／ＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）転送用の信号線であり、２０８は外部メモリーＩ／Ｆ回路１６から出力バッファ１７に出力されるＤＡＴＡ（データ）／ＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）転送用の信号線であり、２１０は出力バッファ１７からＬＳＩの外部に接続された外部メモリー１９に出力されるＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）転送用の信号線であり、２１２は外部メモリーＩ／Ｆ回路１６から入出力バッファ１８に出力されるデータ書き込み信号であるＤＡＴＡ＿ＷＲＩＴＥ信号転送用の信号線であり、２１４は入出力バッファ１８からＬＳＩの外部に接続された外部メモリー１９に出力されるＬＳＩ出力ＤＡＴＡを転送する信号線であり、２１６は反対にＬＳＩの外部に接続された外部メモリー１９から入出力バッファ１８に出力されるＳＤＲＡＭ内のデータであるＳＤＲＡＭ出力ＤＡＴＡを転送する信号線であり、２１８は入出力バッファ１８から外部メモリーＩ／Ｆ回路１６に出力されるＩ／Ｆ回路入力ＤＡＴＡを転送する信号線である。さらに、実施の形態１においては、２２２としてＴＥＳＴ信号発生回路１４から切換回路１５にＴＥＳＴ信号を転送する信号線を備え、２２４として切換回路１５において選択されたＴＥＳＴ信号発生回路からの出力信号又はメモリーコントローラー１３からの出力信号を出力する信号線を備え、２２６としてデータ判別回路１１０からクロック制御回路１１１に出力されたデータ判別回路１１０の判別結果を出力する信号線を備え、２２８としてクロック制御回路１１１からクロック発生回路１２に出力するクロック倍率制御信号を転送する信号線を備えている。
【００１１】
以上のように構成された図１のメモリー制御装置について、図１及び図４を用いてその動作を説明する。図４は、本発明における動作の一例をフローチャートとしてまとめたものである。
【００１２】
図１において、クロック発生回路１２はクロック制御回路１１１からのクロック倍率制御信号２２８に基づき、水晶発振器１１から供給されるクロック信号を逓倍しＳＤＲＡＭ−ＣＬＫ信号２０４として出力する。切換回路１５は通常動作中はメモリーコントローラーからの制御信号を出力するが動作確認を行う場合はＴＥＳＴ信号発生回路１４からの制御信号を出力する。以降外部メモリーＩ／Ｆ回路から外部メモリーまでの動作は従来例と変わらないため説明を省略する。
【００１３】
データ判別回路１１０は、切換回路からの出力信号２２４（書込みデータ）と外部メモリーから読み出された外部メモリーＩ／Ｆ回路の出力信号２２０（読み出しデータ）に対し其々の遅延を調整したうえで、具体的には、信号線２２４から信号線２２０に到達するまでのメモリー制御装置及び外部メモリーにおける遅延を考慮し、その遅延時間を信号線２２４に付加することにより、書込みデータと読み出しデータを比較し等しいかどうか判別する。その比較の結果が、書込みデータと読み出しデータが一致しない場合には、生じている問題がＬＳＩ及び外部メモリーにおけるタイミング的な問題であると仮定して、クロック制御回路１１１に対しクロック逓倍率を減少させるための判別結果クロック制御信号２２６を出力する。なお、時間の比較については、各信号線への入力時間であっても、各信号線への出力時間であってもよい。また、遅延時間については、各回路による遅延時間に加えて、付加時間として一定の時間を追加して比較を行うことも可能である。
【００１４】
クロック制御回路１１１は、入力された判別結果クロック制御信号２２６に基づきクロック発生回路１２に出力するクロック倍率制御信号２２８を所定の値だけ減少して出力する。これら一連の動作をデータ判別回路１１０にてデータ比較結果が等しくなるまで繰り返す。
【００１５】
以上ようにして、物理的に故障しているかどうかのみならずタイミング的に問題があるかどうかを含めて確認を行うことができる。具体的にはデータ判別回路での比較結果＝ＯＫとなった場合のクロック倍率制御信号を確認することにより、このシステムが問題なく使用できるかどうか判断することができる。但し、物理的故障の判定については、クロック周波数を下限まで下げても比較結果＝ＮＧとして判別する。
【００１６】
詳細な処理の内容について、図４を参照して説明する。最初に、クロック制御回路１１１からクロック発生回路１２に対して、予め設定された初期値のクロック倍率制御信号２２８を出力する指示を行う（ステップ１）。次に、ステップ１により設定されたクロック倍率により、水晶発振器１１から出力された水晶ＳＤＲＡＭ−ＣＬＫ発生用水晶ＣＬＫ２０２を逓倍して、そのＣＬＫをメモリーコントローラー１３及び外部メモリーＩ／Ｆ回路及び外部メモリーにクロック信号を入力する（ステップ２）。なお、この実施の形態においては、初期値の設定についてもクロック制御回路１１１からクロック発生回路１２に対して、予め設定された初期値のクロック倍率制御信号２２８を出力しているが、本願発明はこれに限定されるものではなく、従来技術と同様に、水晶発生器１１から信号線２０２を解して出力された信号をクロック発生回路１２に入力することにより初期値の設定を行うことも可能である。
【００１７】
さらに、切換回路１５においてメモリーコントローラー１３から出力信号を選択する場合には、メモリーコントローラー１３がクロック発生回路１２から信号線２０４を介して入力されたＳＤＲＡＭ−ＣＬＫ信号に基づいてメモリーコントローラー１３からの通常制御用のＤＡＴＡ（データ）／ＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）が出力される（ステップ３）。これに対して、切換回路１５においてＴＥＳＴ信号発生回路１４からの出力信号を選択する場合には、ＴＥＳＴ信号発生回路１４がクロック発生回路１２から入力されたＳＤＲＡＭ−ＣＬＫに基づいてＴＥＳＴ信号発生回路からのＴＥＳＴ制御用のＤＡＴＡ（データ）／ＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）が出力される（ステップ４）。
【００１８】
さらに、切換回路１５からＴＥＳＴ制御用のＤＡＴＡ（データ）／ＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）が出力された場合には、外部メモリーＩ／Ｆ回路１６において、供給されたＴＥＳＴ制御用の信号から外部メモリー１９に書き込むための信号を作成し、出力バッファ１７を通してＴＥＳＴ制御用のＤＡＴＡ（データ）／ＣＭＤ（コマンド）／ＡＤＤＲ（アドレス）が外部メモリー１９に出力される。さらに、この外部メモリー１９から信号線２１６を介してＳＤＲＡＭ出力ＤＡＴＡを入出力バッファ１８を通して外部メモリーＩ／Ｆ１６に出力する（ステップ５）。
【００１９】
次に、データ判別回路１１０において、（１）切換回路１５から出力されたＴＥＳＴ信号の出力時間に外部メモリーＩ／Ｆ回路の処理の遅延分を追加した時間と実際に外部メモリーＩ／Ｆ回路１６から出力された時間（２）外部メモリーＩ／Ｆ回路１６から出力されたＩＦ回路出力ＤＡＴＡ＿ＷＲＩＴＥ信号の出力時間に入出力バッファ１８及び外部メモリー１９の処理による遅延分を追加した時間と実際に入出力バッファ１８から外部メモリーＩ／Ｆ回路１６に信号線２１８を介して入力されるＩ／Ｆ回路入力ＤＡＴＡの入力時間（３）外部メモリーＩ／Ｆ回路１６に信号線２１８を介して入力されるＩ／Ｆ回路入力ＤＡＴＡの入力時間に外部メモリーＩ／Ｆ回路１６の処理の遅延分を追加した時間と実際に外部メモリーＩ／Ｆ回路１６からメモリーコントローラー１３に出力された時間とを比較する（ステップ６）。なお、上述した例においては、３つの場所における経過時間を比較しているが、本願発明はこれに限定されるものではなく、信号の経過時間を計測可能な信号線であれば比較することが可能である。また、比較する箇所を多くすることにより、さらに正確な計測を行うことが可能になる。
【００２０】
次に、データ判別回路１１０において、上記の比較した値の中で一つでも時間が一致しない場合には、データ判別回路１１０からクロック制御回路１１１に信号線２２６を介して判別結果クロック制御信号を出力し、クロック制御回路１１１からクロック発生回路１２により逓倍する倍率を変更するために信号線２２８を介してクロック倍率制御信号をクロック発生回路１２に出力する。（ステップ７）。以上のような処理をデータ判別回路１１０における経過時間の比較が一致するまで上記の処理を繰り返す。
【００２１】
一方、データ判別回路１１０において、上記の比較した値の全てが一致した場合には、エラーは生じていないことがわかるため、設定された倍率でクロック発生回路１２からの信号を出力する（ステップ８）。
【００２２】
以上ようにして、内部回路及び外部メモリーでの信号の経過時間を判別することにより、各回路にエラーがあるか否かを時間情報に基づいて判別することにより、信号の処理においてどの部分に問題があるかを判別することが可能になる。なお、以上の実施の形態１での説明は、一例を説明したものであり、これ以外の実現方法も可能である。
【００２３】
（実施の形態２）
以下に本発明の請求項２に記載された発明の実施の形態について図２を用いて説明する。実施の形態１と同じ回路及び同じ動作を行う部分や本発明に直接関連しない部分は説明を省略する。
【００２４】
図２における図１との相違点は、（１）データ判別回路１１０への入力信号と（２）データ判別回路１１０及びクロック制御回路１１１から出力されるモニター信号である。データ判別回路への新たな入力信号となる信号線２０８と２０２と２１８における信号は、データ判別回路１１０における判別データの種類を増やすことにより、ＮＧ場所の特定を容易にする。
【００２５】
また、データ判別回路１１０及びクロック制御回路１１１からのモニター信号はＬＳＩなどに組み込まれたメモリー制御装置においてＬＳＩの出力ピンとして出力することによりＬＳＩ外部より確認結果を容易に判断できるようにする。
【００２６】
以上ようにして、メモリー制御装置におけるタイミング的あるいは物理的故障の場所を容易に特定するとともにその確認結果を外部から容易に判断できるようにすることができる。なお、以上の実施の形態２での説明は、一例を説明したものであり、これ以外の実現方法も可能である。
【００２７】
（実施の形態３）
以下に本発明の請求項３に記載された発明の実施の形態について図３を用いて説明する。実施の形態１あるいは実施の形態２と同じ回路及び同じ動作を行う部分や本発明に直接関連しない部分は説明を省略する。
【００２８】
実施の形態３に新たに追加される構成は、図３に示すようにＩＩＣデコーダ回路１１２である。実施の形態２において説明した図２との相違点は、ＬＳＩの外部ピンとしてデータ判別回路１１０及びクロック制御回路１１１のモニター信号を出力するのではなく、これらの信号を外部マイコンとやり取りすることができるようにＩＩＣデコーダ回路１１２へ出力する。ＩＩＣデコーダ回路１１２では入力されたこれらのモニター信号をＲＥＡＤデータとしてＩＩＣバスデータに変換して外部マイコンがＲＥＡＤできるようにする。
【００２９】
以上ようにして、ＬＳＩのピン数を増やすことなくメモリー制御装置におけるタイミング的あるいは物理的故障の場所を容易に特定するとともにその確認結果を外部から容易に判断できるようにすることができる。なお、以上の実施の形態３での説明は、一例を説明したものであり、これ以外の実現方法も可能である。
【００３０】
以上のように、本発明は、水晶発振器と、水晶発振器から供給されるＣＬＫを逓倍し内部回路用システムクロックや外部ＳＤＲＡＭ用クロックを発生させるクロック発生回路と、前記システムクロックに同期して外部ＳＤＲＡＭを制御する信号を発生させるメモリーコントローラーと、内部回路及びＳＤＲＡＭをテストするためのＴＥＳＴ信号を発生させるＴＥＳＴ信号発生回路と、前記メモリーコントローラーの出力信号と前記ＴＥＳＴ信号発生回路の出力信号とを切換えて出力する切換回路と、前記切換回路からの出力信号から外部ＳＤＲＡＭを制御するための信号を発生させる外部メモリーＩ／Ｆ回路と、前記外部メモリーＩ／Ｆ回路の入力信号と外部ＳＤＲＡＭの出力信号から作成される外部メモリーＩ／Ｆ回路の出力信号とを比較・判別するデータ判別回路と、前記データ判別回路の出力信号から前記クロック発生回路における逓倍率を決定しクロック発生回路に出力するクロック制御回路を備えたことを特徴としたものであり、前記データ判別回路の出力信号に応じて内部回路用システムクロックや外部ＳＤＲＡＭ用クロックの周波数を制御することにより物理的に故障しているかどうかのみならずタイミング的に問題があるかどうかを含めて確認を行うことが可能になるという作用を有する。
【００３１】
また、物理的故障の判定については、クロック周波数を下限まで下げて動作確認をおこなう必要がなく、確認結果ＮＧとして判別することが可能であるため、簡単な処理により内部回路のエラーを判別可能になるものである。
【産業上の利用可能性】
【００３２】
本発明にかかるメモリー制御装置は、高速インターフェイスを所有するシステムに関わり、さらに詳しくはＤＤＲ−ＳＤＲＡＭなどのメモリーを制御するメモリー制御装置に関して有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明におけるメモリー制御装置のブロック図
【図２】本発明におけるメモリー制御装置のブロック図
【図３】本発明におけるメモリー制御装置のブロック図
【図４】本発明におけるメモリー制御装置に関する簡単な動作フローチャート
【図５】従来のメモリー制御装置のブロック図
【符号の説明】
【００３４】
１１    水晶発振器
１２    クロック発生回路
１３    メモリーコントローラー
１４    ＴＥＳＴ信号発生回路
１５    切換回路
１６    外部メモリーＩ／Ｆ回路
１７    出力バッファ
１８    入出力バッファ
１９    外部メモリー
１１０    データ判別回路
１１１    クロック制御回路
１１２    ＩＩＣデコーダ回路
【図１】
2008077305.tif 000003
【図２】
2008077305.tif 000004
【図３】
2008077305.tif 000005
【図４】
2008077305.tif 000006
【図５】
2008077305.tif 000007