(57)【要約】【課題】モジュール型センサアセンブリ及びその製作方法を提供する。【解決手段】モジュール型センサアセンブリ（１０）並びにモジュール型センサアセンブリ（１０）の製作方法（７０）を提供する。モジュール型センサアセンブリ（１０）は、電子素子アレイ（１４）とスタック式構成で結合させたセンサアレイ（１２）を含む。センサアレイ（１２）は、その各々が複数のセンササブアレイ（１８）を備えた複数のセンサモジュール（２２）を備える。電子素子アレイ（１４）は、その各々が複数の集積回路チップ（２０）を備えた複数の集積回路モジュール（２４）を備える。センサモジュール（２２）は、フリップチップテクノロジーを介して電子素子モジュール（２４）と結合させることがある。【選択図】図３
2008147622.tif 000002
【特許請求の範囲】
【請求項１】
その各々が複数のセンササブアレイ（１８）を備える複数のセンサモジュール（２２）を備えたセンサアレイ（１２）と、
前記センサアレイ（１２）と結合されると共に、その各々が複数の集積回路チップ（２０）を備える複数の集積回路モジュール（２４）を備えた電子素子アレイ（１４）と、
を備えるセンサアセンブリ（１０）。
【請求項２】
相互接続（１６）は、フリップチップバンプ結合、原子結合、低温融合結合、張り合わせ式金製バンプまたはインジウム製バンプ、銅圧縮結合、異方性導電フィルム、あるいはこれらの組み合わせのうちの１つを備える、請求項２に記載のセンサアセンブリ（１０）。
【請求項３】
前記センササブアレイ（１８）の各々は、容量性マイクロマシン加工超音波トランスジューサ（ｃＭＵＴ）、テルル化亜鉛カドミウム（ＣＺＴ）センサ、圧電トランスジューサ（ＰＺＴ）、圧電マイクロマシン加工超音波トランスジューサ（ＰＭＵＴ）、フォトセンサアレイのうちの１つを備える、請求項１に記載のセンサアセンブリ（１０）。
【請求項４】
前記複数の集積回路チップ（２０）の各々は、該集積回路チップ（２０）の単一のエッジに沿って配列されると共に該集積回路チップ（２０）をセンサシステムに結合するように構成させた入力／出力パッド領域（２６）を備える、請求項１に記載のセンサアセンブリ（１０）。
【請求項５】
前記複数の集積回路チップ（２０）の各々は、該集積回路チップ（２０）の複数のエッジに沿って配列されると共に該集積回路チップ（２０）を超音波システムに結合するように構成させた入力／出力パッド領域（２６）を備える、請求項１に記載のセンサアセンブリ（１０）。
【請求項６】
前記センサアレイ（１２）は前記電子素子アレイ（１４）の上に重ね合わされている、請求項１に記載のセンサアセンブリ（１０）。
【請求項７】
前記センサアレイ（１２）を前記電子素子アレイ（１４）に結合するように構成させた相互接続（１６）をさらに備えており、該相互接続（１６）は該センサアレイ（１２）を該電子素子アレイ（１４）に機械的に結合すると共に該センサアレイ（１２）と該電子素子アレイ（１４）の間で電気信号を送信するように構成させた複数の導電性バンプ（３６）を備えている、請求項１に記載のセンサアセンブリ（１０）。
【請求項８】
センサアセンブリ（１０）の製作方法であって、
その各々が複数のセンササブアレイ（１８）を備える複数のセンサモジュール（２２）を提供する工程と、
その各々が複数の集積回路チップ（２０）を備える複数の電子素子モジュール（２４）を提供する工程と、
前記複数のセンサモジュール（２２）の各々を複数の集積回路モジュール（２４）のうちの対応するモジュールにスタック配列で結合させる工程と、
を含む方法。
【請求項９】
複数のセンサモジュール（２２）を提供する前記工程は、
前記複数のセンササブアレイ（１８）の各々をウェハ（２８）上に製作する工程と、
前記複数のセンササブアレイ（１８）の各々を電気的にテストする工程と、
前記ウェハ（２８）上で電気的に良好なセンササブアレイ（３４）を特定する工程と、
電気的に良好なセンササブアレイ（３４）の前記特定の後に、前記ウェハ（２８）をスクライビングし、単一の横列に配列されたＭ個のセンササブアレイ（１８）をその各々が備える複数のセンサモジュール（２２）を生成する工程であって、スクライビングパターンが該センサモジュール（２２）の数を最大化するように選択されており、該センサモジュール（２２）内のあらゆるセンササブアレイ（３４）が電気的に良好なセンササブアレイ（３４）であるような生成工程と、
を含む請求項８に記載の方法。
【請求項１０】
複数の電子素子モジュール（２４）を提供する前記工程は、
前記複数の集積回路チップ（２０）の各々をウェハ上に製作する工程と、
前記複数の集積回路チップ（２０）の各々を電気的にテストする工程と、
前記ウェハ上で電気的に良好な集積回路チップ（２０）を特定する工程と、
電気的に良好な集積回路チップ（２０）の前記特定の後に、前記ウェハをスクライビングし、単一の横列に配列されたＮ個の集積回路チップ（２０）をその各々が備える複数の電子素子モジュール（２４）を生成する工程であって、スクライビングパターンが該電子素子モジュール（２４）の数を最大化するように選択されており、該電子素子モジュール（２４）内のあらゆる集積回路チップ（２０）が電気的に良好な集積回路チップであるような生成工程と、
を含む請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的にはセンサアセンブリに関し、より具体的には、モジュール型センサアセンブリ並びにモジュール型センサアセンブリの製作方法に関する。
【背景技術】
【０００２】
センサアセンブリは典型的には、超音波応用やコンピュータ断層（ＣＴ）など非破壊評価（ＮＤＥ）や医用診断撮像を含む用途で利用されている。センサアセンブリは一般に、電子素子アレイと結合させたアレイセンサを含む。センサアレイは一般に、数百個または数千個の個別のセンサを含む。同様に電子素子アレイはビーム形成、信号増幅、制御機能、信号処理などのためのセンサに対する電気的制御を提供するように電気的に結合させた数百個または数千個の集積インタフェース回路（すなわち、「セル」）を含む。
【０００３】
広範に用いられているセンサの具体的なタイプの１つは超音波トランスジューサである。広範に知られた超音波トランスジューサの２つのタイプは、容量性マイクロマシン加工超音波トランスジューサ（ｃＭＵＴ）と圧電トランスジューサ（ＰＺＴ）である。ＰＺＴセンサは一般に、機械的応力を受けたときに電気を発生させることができる圧電セラミックを含む。ｃＭＵＴトランスジューサは典型的には、シリコンサブストレート内に形成されたキャビティを覆うように配置させて柔軟な膜を形成することによって製作される。シリコンサブストレート内でこの膜に並びにキャビティの基部に電極を付けること、かつこの電極間に適当な電圧を加えることによって、ｃＭＵＴを付勢させて超音波を発生させることができる。同様に適当にバイアスを与えると、反射した超音波エネルギーを取り込みこのエネルギーを電気的バイアスを受けた膜の動きに変換し信号を発生させることによって、ｃＭＵＴの膜を用いて超音波信号を受信することができる。
【特許文献１】米国特許第６５５１２４８号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
センサアレイと電子素子アレイを製作しかつこれら２つのアレイを互いに結合させることは、数多くの設計上の困難をもたらす。半導体ベースのセンサは一般に、ウェハの形態で製作されてダイシングされ、これによって多数のセンサチップが得られる。ＰＺＴセンサは一般に、セラミックブロック材料をダイシングすることによって製作される。ＰＺＴセンサは、セラミック、整合材料及び減衰材料の層から形成されることが多い。各センササブアレイは典型的には多くのセンサを含む。このセンサアレイ内の各センササブアレイまたはチップは典型的には、各センサに対する個別の制御を提供するために１つの集積回路チップに結合させている。その各々が無数の電気的接続を有するセンサ及びチップが数百個または数千個ある場合、こうしたセンサアセンブリの製作及び組み上げは困難を生じる可能性がある。その用途がセンサアセンブリのサイズ低減を要求する場合、この問題が増幅される。センサアセンブリを人体の内部、あるいは人体外部の小さな表面上で使用するように設計する場合、センサアセンブリの全体サイズを低減させることが一般に望ましい。
【０００５】
センサアセンブリのサイズを低減させる一方法は、そのセンサアレイを電子素子アレイの上に配置させて実装効率を高めることである。しかし、センサアレイを電子素子アレイの上に重ね合わせると多種多様な設計上の困難が導入されることになる。さらに、センサアレイの製造しやすさ、センサアセンブリの形成、並びにセンサアセンブリに出入りする信号のルート設定を整頓させる機構の提供を考慮すると、設計、製造及び信頼度の懸念が惹起する。
【０００６】
本発明の実施形態は、上で記載した問題点のうちの１つまたは複数の問題を目標とすることがある。
【課題を解決するための手段】
【０００７】
本願発明の好適な実施例においては、モジュール型センサアセンブリ及びその製作方法が提供される。モジュール型センサアセンブリ（１０）は、電子素子アレイ（１４）とスタック式構成で結合させたセンサアレイ（１２）を含む。センサアレイ（１２）は、その各々が複数のセンササブアレイ（１８）を備えた複数のセンサモジュール（２２）を備える。電子素子アレイ（１４）は、その各々が複数の集積回路チップ（２０）を備えた複数の集積回路モジュール（２４）を備える。センサモジュール（２２）は、フリップチップテクノロジーを介して電子素子モジュール（２４）と結合させることがある。
【発明を実施するための最良の形態】
【０００８】
本発明に関するこれらの特徴、態様及び利点、並びにその他の特徴、態様及び利点については、同じ参照符号が図面全体を通じて同じ部分を表している添付の図面を参照しながら以下の詳細な説明を読むことによってより理解が深まるであろう。
【０００９】
先ず図１を参照すると、本発明の実施形態により製作できるセンサアセンブリ１０のブロック図を表している。センサアセンブリ１０は相互接続１６を介して電子素子アレイ１４と結合させたセンサアレイ１２を含む。センサアレイ１２は多数の個別のチップまたは素子を含み、また各センササブアレイは数百個または数千個の個別のセンサを含む。各センサは例えば、ＰＺＴ素子やｃＭＵＴとすることができる。別法として各センサは、ＰＭＮ−ＰＴ、ポリふっ化ビニリデン（ＰＶＤＦ）センサ、テルル化亜鉛カドミウム（ＣＺＴ）センサ、圧電マイクロマシン加工超音波トランスジューサ（ＰＭＵＴ）などの代替的な圧電材料（すなわち、単結晶材料）を含むことがある。電子素子アレイ１４は、センサアレイ１２の制御及び／またはセンサアレイから受け取った信号の処理を行うように構成させた多数の集積回路（ＩＣ）チップを含む。相互接続１６は一般に、センサアレイ１２と電子素子アレイ１４の間に電気的インタフェースを提供する。さらに本発明の実施形態では、センサアレイ１２と電子素子アレイ１４がスタック式構成で配列されているため、相互接続１６によりさらにセンサアレイ１２と電子素子アレイ１４の間に機械的インタフェースが提供される（これについては以下でさらに記載することにする）。センサアセンブリ１０は、インタフェース１７を介してシステム（図示せず）と結合させることがある。インタフェース１７は、センサアセンブリ１０と超音波システムなどのセンサシステムの間で信号及びセンサ情報を導くための双方向信号経路を提供するように構成されている。
【００１０】
本発明の実施形態では、センササブアレイとＩＣチップの間には一般に１対１対応が存在する。すなわち、センサアセンブリ１０内の各センササブアレイごとに１つのＩＣチップが存在する。センササブアレイ対ＩＣチップの比は１対１以外の比（例えば、２：１、３：１など）とすることがある。しかしながらセンサアセンブリ１０は、センササブアレイの制御及び／または受信信号の処理のために複数の個別のセンササブアレイと複数の個別のＩＣチップとを含んでいる。センササブアレイのＩＣチップとの関係についは以下で詳細に記載することにする。
【００１１】
ここで図２を参照すると、図１のセンサアセンブリ１０の平面図を表している。上述のように、センサアセンブリ１０は一般に超音波システムやＣＴシステムなど例えば多数の駆動装置、送信器、受信器、信号プロセッサ、変換器、交換型ネットワーク、メモリデバイス、ユーザインタフェース及び映像モニタを含み得るシステムと結合されている。簡略とするために、これらの追加的なシステム構成要素、並びにセンサアセンブリ１０からシステムまでの相互接続ワイヤ／ケーブルは図２において省略してある。しかし当業者であれば、超音波システムやＣＴシステムにおいてこうした追加的な構成要素が利用されることがあることを理解されよう。
【００１２】
図２を再度参照すると、センサアレイ１２は電子素子アレイ１４の上に重ね合わせられている。相互接続１６は、センサアレイ１２と電子素子アレイ１４の間に電気的及び機械的結合を提供する。例示的な一実施形態では、センサアレイ１２はフリップチップテクノロジーを介して電子素子アレイ１４に結合されており、また相互接続１６は複数の導電性バンプを含んでいる。相互接続１６については、以下で図７及び１３を参照しながらさらに説明することにする。ここに図示したセンサアレイ１２は、その各横列が多くのセンサ（図示せず）を有する２横列のセンササブアレイ１８を含む。上で記載したように、電子素子アレイ１４はさらに複数の個別のＩＣチップ２０を含む。例示的な一実施形態では、各センササブアレイ１８に対応して１つのＩＣチップ２０が存在している。
【００１３】
さらに、図２に示したセンサアセンブリ１０は単一の電子素子アレイ１４に単一のセンサアレイ１２が結合されるように図示しているが、本発明の実施形態に従った別のスタック式構成も可能である。例示的な一実施形態では、第２のセンサアレイ（図示せず）は第２の相互接続（図示せず）を介して電子素子アレイ１４のもう一方の面と結合させることがある。この配列では、そのスタックは電子素子アレイを２つのセンサアレイの間に挟み込むようにして含んでおり、これらセンサアレイの各々はそれぞれの相互接続を介して電子素子アレイのそれぞれの側に結合されることになる。別の実施形態では、第２の電子素子アレイを含むことがある。この実施形態では、図２に示したのと実質的に同じセンサアセンブリ１０であるような別のセンサアセンブリ１０を図２の電子素子アレイ１４の背面側と結合させることがある。すなわち、背中合わせに結合されかつ２つのセンサアレイの間に挟み込まれた２つの電子素子アレイを含むスタックが生成されるように２つのセンサアセンブリ１０を互いに重ね合わせることがあり、この際センサアレイの各々は、それぞれの相互接続を介して電子素子アレイのうちのそれぞれのアレイに結合させている。
【００１４】
本発明の実施形態では、センサアセンブリ１０は全体として「モジュール式」となっている。すなわち、センサアレイ１２と電子素子アレイ１４がモジュール単位で製造されている。より具体的にはセンサアレイ１２は、その各々が多数のセンササブアレイ１８を含んだ多数のセンサモジュールを含む。同様に電子素子アレイ１４は、その各々が多数のＩＣチップ２０を含んだ多数のＩＣモジュールを含む。各センサモジュール内のセンササブアレイ１８の数並びに各ＩＣモジュール内のＩＣチップ２０の数は、例えば製造しやすさ、信頼度及び／または電気的性能を最適化するように選択されることがある。さらに本発明の実施形態では、ＩＣモジュールとセンサモジュールは互いに独立して製作される。各モジュールが製作されてテストが終わった後で、センサモジュールとＩＣモジュールを互いに結合させることがある（これについては以下でさらに記載することにする）。このモジュール方式はさらに、結合したセンサモジュール及びＩＣモジュールのグループ分けまで拡張されており、これらのセンサ／ＩＣグループ分け「モジュール」を互いに隣りあわせて配置することによって、より大型のアレイの構築が可能となる。これらのモジュールはさらに、１つのグループとしてテストを受けると共に、後に現場で不良であるあるいは故障したと判定された場合に（アレイ全体の廃棄を要することなく）稼働中のアレイアセンブリにおいて交換することができる。
【００１５】
ここで図３を見ると、センサアセンブリ１０の例示的な一実施形態の分解図を表している。例証を目的として、図３に示した相互接続１６は単に中実なシートで表している。しかし図７及び１３を参照しながら以下でさらに記載することにするが、相互接続１６はセンササブアレイ１８とＩＣチップ２０のうちの一方または両方の上にある導電性バンプなど多数の個別の相互接続を備えることがあり、この際センササブアレイ１８とＩＣチップ２０はバンプをリフローさせることによって結合させることがある。したがって、図３の相互接続１６は便宜上及び簡略とするため単一のシートとして表している。当業者であれば様々なタイプの相互接続（これらのうちの幾つかを以下でさらに詳細に記載する）を利用できることを理解されよう。図３に示した実施形態は６つのセンサモジュール２２を含む。各センサモジュール２２は、その各々が互いに隣り合わせに配列されている３つのセンササブアレイ１８を含む。したがって各センサモジュール２２は「３×１モジュール」（３つのセンササブアレイが１つの列に配列されている）である。各センサモジュール２２内のセンササブアレイ１８の数は、指定された用途や製造者の製作能力に応じて異なることがある。さらなる検討事項の１つはセンササブアレイ１８の各々に関する信頼性と堅牢性である。ウェハをダイシングしてセンサモジュール２２を形成させた後のセンササブアレイ１８の堅牢性及び信頼性がより高いほど、より大きなセンサモジュール２２が可能となる。製造者が単一のセンササブアレイ１８の不良を懸念する場合に、センサモジュール２２のサイズを最小化することによりセンサモジュール２２内のセンササブアレイ１８のうちの１つの不良のために廃棄せねばならなくなる良好センササブアレイ１８の数を低下させるように製造者が選択することがある。本明細書で使用する場合、「モジュール」とは製作中のあらゆる時点において互いの分離またはダイシングを受けないチップまたはデバイスの一群（ここでは、センササブアレイ１８）のことを指している。
【００１６】
本発明のさらに別の実施形態では、電子素子アレイ１４もまたモジュール式となっている。電子素子アレイ１４は多数のＩＣモジュール２４を含む。各ＩＣモジュールは多数のＩＣチップ２０を含む。ここに図示した実施形態では、ＩＣモジュール２４の各々もまた１つの３×１モジュールである。すなわち各ＩＣモジュール２４は単一の横列に互いに隣り合わせて配列して３つのＩＣチップ２０を含む。各センサモジュール２２内のセンササブアレイ１８の数の場合と同様に、各ＩＣモジュール２４内のＩＣチップ２０の数も製造しやすさ、信頼度及び／または電気的性能を最適化するように選択される。
【００１７】
ＩＣモジュール２４とセンサモジュール２２を互いに独立に製作しテストすることによって、異なるタイプのモジュール（センサまたはＩＣ）の製作に利用されるテクノロジーに関する進歩や制約が互いに影響し合うことがない。例えば標準ＣＭＯＳテクノロジーを利用して製作されることがあるＩＣモジュール２４では、ＣＭＯＳテクノロジーの進歩やこれに関する制約はセンサモジュール２２の製作に影響を及ぼさない。同様に、センサモジュール２２の製作に関する進歩や制約はＩＣモジュールの製作に悪影響を与えない。さらに、各タイプのモジュールを相互接続１６によって結合してセンサアセンブリを形成する前に各タイプのモジュールをテストし廃棄することが可能であるため、補修が低減すると共に、組み上げ不良による廃棄量を最小限にすることができる。相互接続１６は、モジュール式のみで実現させること、単一のＩＣ対センササブアレイのみで実現させること、あるいはアレイ全体について同時に実現させることがあり得る。
【００１８】
さらに、利用する相互接続テクノロジーのタイプに応じて、センサアセンブリ１０に関するモジュール型設計によってセンサアセンブリ１０の補修が容易になる一方、不良に由来する廃棄の量を最小化することができる。例えば、組み上げが完了しセンサモジュール２２をＩＣモジュール２４と結合させた後で、ある１つのセンササブアレイ１８に不良が存在している場合、不良のセンササブアレイ１８を含むセンサモジュール２２を交換することができる。単一のセンサモジュール２２だけを交換することによって、機能しているセンササブアレイ（すなわち、不良の素子を包含するモジュール内に含まれるもの）を廃棄する数が最小限となるので有利である。したがって、不良のセンサモジュール２２と結合しているＩＣチップ２０、並びに残りのセンサモジュール２２は交換の必要がない。相互接続テクノロジー自体が組み上げた後に不良のモジュールを交換できるようにセンサモジュール２２をＩＣモジュール２４から切り離すようになっていない場合でも、不良のセンササブアレイ１８を有するセンサモジュール２２と結合しているＩＣモジュール２４内のＩＣチップ２０のみが廃棄されることになるため不良の素子と結合している良好なデバイスを廃棄することに起因する無駄も最小化される。このことは特に、センサモジュール２２とＩＣモジュール２４の比が１：１のシステムで好都合となり得る。電子素子アレイ１４もモジュール型であるため、同じ利点は個別のＩＣチップ２０の不良に対しても適用される。
【００１９】
図４は、例示的な電子素子アレイ１４の上面図を表している。図４の電子素子アレイ１４は９×１のＩＣモジュール２４を２つ含む。すなわち各ＩＣモジュール２４は、１つの横列内に隣り合わせて配列させた９つのＩＣチップ２０を含む。上で記載したように、ＩＣモジュール２４内にあるＩＣチップ２０の数は上述した多数の変動要因に応じて異なることがある。したがって、各ＩＣモジュール２４はチップＮ個分（ＮはＩＣチップ２０の数）の幅とすることがある。本例ではＮ＝９である。本発明のさらに別の実施形態では各ＩＣチップ２０が、各ＩＣチップ２０（及び対応するセンササブアレイ１８）を超音波システム（図示せず）などのシステムに結合させるためのＩ／Ｏパッド領域２６を含むので有利である。Ｉ／Ｏパッド領域２６は図４に示すように、各ＩＣチップ２０の単一のエッジに沿って配列させ得るので有利である。別法として各ＩＣチップ２０は、複数のエッジに沿って配列させた複数のＩ／Ｏパッド領域を含むことがある。例示的な一実施形態では、Ｉ／Ｏパッド領域２６はフレックスケーブルと結合させることがある（これについては図７を参照しながらさらに詳細に記載することにする）。さらにそのＩ／Ｏ構成に応じて、複数の横列（例えば、３×２のＩＣモジュール２４）を含むようなＩ／Ｃモジュール２４を形成することもできる。各ＩＣチップ２０のサイズは、ＩＣチップ２０の上に事実上重ね合わされることになる対応する各センササブアレイ１８がＩ／Ｏパッド領域２６を含めないでＩＣチップ２０と実質的に同じサイズになるようにしている。すなわちセンサアレイ１２を電子素子アレイ１４と結合させた後において、各ＩＣチップ２０のＩ／Ｏパッド領域２６は上に重ねたセンササブアレイ１８の専有面積を超える広さになることがある。別法として、Ｉ／Ｏパッド信号を電子素子アレイ１４からセンサアレイ１２の最上部まで導き、ここで柔軟なアセンブリにワイヤ結合または直接接続できるようにするため、ウェハ貫通ビアを利用することがある（これについては以下でさらに説明し例証することにする）。
【００２０】
図５は、例示的なセンサアレイ１２の上面図を表している。図５のセンサアレイ１２は３×１のセンサモジュール２２を６つ備えることがある。すなわち各センサモジュール２２は１つの横列内に隣り合わせて配列させた３つのセンササブアレイ１８を備える。各センサモジュール２２内のセンササブアレイ１８の数は異なることがある。したがって各センサモジュール２２はセンササブアレイＭ個分（Ｍはセンササブアレイ１８の数）の幅とすることがある。本例ではＭ＝３である。さらにそのＩ／Ｏ構成に応じて、複数の横列（例えば、３×２のセンササブアレイ１８）を含むようなセンササブアレイ１８を利用することもできる。上で記載したように、図５に示した３×１のセンサモジュール２２を６つ備えたセンサアレイ１２は、３×１のＩＣモジュール２４を６つ備えた同様の構成とした電子素子アレイ１４と結合させることが可能である。すなわち、センサモジュール２２とＩＣモジュール２４には１：１対応関係を存在させることができる。しかし様々なモジュール配列の利点に応じて、その比は異なることがある。例えば、３×１のセンサモジュール２２を６つ備えた図５のセンサアレイ１２を、９×１のＩＣモジュールを２つ備えた図４の電子素子アレイ１４と結合させることがある。この例示的なセンサアセンブリ１０の構成では、図４の電子素子アレイ１４と図５のセンサアレイ１２を組み合わせることによって、電子素子モジュール２４に対するセンサモジュール２２の比が１：１ではなく３：１となる。
【００２１】
ここで図６を見ると、複数のダイをその上に製作して有するウェハ２８の上面図を参照することによって本発明の実施形態の利点のうちの１つを説明している。このダイは例えば、センササブアレイ１８かＩＣチップ２０のいずれを備えることもある。このダイは、良好なダイ３０か不良なダイ３２かを特定するためにその電気的機能がテストされることがある。電気的テストの前に具体的なスクライビングパターンを決定するのではなく、ダイシングの後でどのダイによって具体的なモジュールを製作するかを事前決定することによって、電気的に良好なダイ３０が特定された後でスクライビングパターンを決定することが可能である。電気的テストの後でスクライビングパターンを決定することによって、ウェハ２８上の電気的に良好なダイ３０の箇所に基づいた電気的に良好なモジュール３４の最大数の特定が得られる。図６で指摘しているように、電気的に良好なダイ３０のそれぞれが特定された後で、電気的に良好なモジュール３４の数が最大となるようにスクライビングパターンを決定することが可能である。本例では、各モジュール３４（太線で示す）は３つの電気的に良好なダイ３０を含む。図６の例証では、電気的に良好な１６個のモジュール３４を生成することができる。この考え方はセンサモジュール２２やＩＣモジュール２４、あるいはこれら両方の製作に適用することができる。したがって、センサアセンブリ１０の製作に既知の良好なダイ３０を有するモジュール３４を利用することができる。センサと電子素子アレイの歩留まりの決定が独立であるため、得られる合成歩留まりは、２つの製作工程を組み合わせたとした場合に得られる歩留まりより高くなる。
【００２２】
ここで図７を参照すると、電子素子アレイ１４をセンサアレイ１２並びにシステムと相互接続する例示的な一実施形態を表しているセンサアセンブリ１０の一部分の側面断面像を提示している。図７に示すようにセンサアレイ１２はフリップチップテクノロジーを用いて電子素子アレイ１４と結合させることがある。さらに詳細には図１３を参照しながら記載することにするが、センサアレイ１２は、導電性バンプ３６によって電子素子アレイ１４と結合させることがある。導電性バンプ３６は電子素子アレイ１４とセンサアレイ１２の間に電気的相互接続を形成する。図７の例示的な実施形態では、センサアレイ１２と電子素子アレイ１４の各々はそれぞれ導電性パッド３８と４０を含む。本明細書で使用する場合、「フリップチップテクノロジー」とは、導電性パッド３８若しくは導電性パッド４０上、あるいはこれら両者の上に導電性材料を配置させ、次いで該材料を用いてセンサアレイ１２を電子素子アレイ１４に電気的及び／または機械的に結合させるような任意の技法を含む。したがって図７〜１３を参照しながら説明し例証する実施形態は導電性パッド３８及び／または４０上に金属バンプを形成するために導電性金属を被着することを含むが、金属と非金属の組み合わせ（例えば、導電性エポキシバンプをその上に形成させて有する金製スタッドバンプ（ｓｔｕｄ  ｂｕｍｐ））が利用されることもある。別法としてバンプではなく、センサアレイ１２及び導電性パッド３８の背面を覆うように、かつ／または電子素子アレイ１４及びパッド４０の背面を覆うように異方性（ａｎｉｓｏｔｒｏｐｉｃ）導電フィルムを配置させることにより、フリップチップテクノロジーを介してアレイを互いに結合させることがある。
【００２３】
相互接続１６はさらに、アンダーフィル（ｕｎｄｅｒｆｉｌｌ）材料４２を含むことがあり、このアンダーフィル材料４２は従来の細管アンダーフィルとするか、センサアレイ１２と電子素子アレイ１４の間に配置または注入し得る「フラクシング（ｆｌｕｘｉｎｇ）エポキシ」の特徴を有する無フロー（ｎｏ−ｆｌｏｗ）のアンダーフィルとするかのいずれとすることも可能である。別法として、アンダーフィル材料４２は電子素子アレイ１４のセンサアレイへの結合、あるいはこの逆での結合の前に電子素子アレイ１４上に配置させ得る中実のプリフォームを備えることがある。この実施形態では、このプリフォームを貫通するアパーチャを形成し、バンプ材料の被着を受け容れるように構成させた導電性パッド３８／４０と整列した開口部を生成させることがある。ある種の実施形態では、アンダーフィル材料はさらに、望ましい音響特性を有する材料、並びに電気的及び機械的性能を向上させるような熱負荷をもつ材料を備えるまたは含むことがある。さらに相互接続１６の高さは、センサアレイ１２と電子素子アレイ１４の間で良好な音響的整合またはエネルギー移転を提供すること、あるいはセンサアレイ１２に戻される音響エネルギーを十分に減衰させることなど指定された音響性能を提供できるように調整を受けることがある。別法として、アンダーフィル材料４２は省略されることがある。
【００２４】
上で記載したように、電子素子アレイ１４の各ＩＣチップは、対応するＩＣチップ及びセンササブアレイをシステム（超音波システムなど）と電気的に結合するためのＩ／Ｏパッド３９を有するＩ／Ｏパッド領域２６を含む。例示的な一実施形態では、Ｉ／Ｏパッド領域２６はさらに、フレックスケーブル４４などの伝達媒質を通じてセンサアセンブリ１０に出入りする信号を導くために使用されることがある導電性バンプ４６を含む。Ｉ／Ｏパッド領域２６は各ＩＣチップの単一の側に沿って配列されており、さらにＩ／Ｏパッド領域２６は上に覆っているセンサアレイ１２の占有面積を超えて拡がっているため、センサアセンブリ１０に対して出入りさせる電気的アクセスが容易になる。センサアレイ１２と電子素子アレイ１４の間に導電性バンプ３６の融解によって接続を生成させるために、はんだリフロー（ｓｏｌｄｅｒ  ｒｅｆｌｏｗ）が用いられる。この処理法は自己整列式であり、したがってセンサと電子素子アレイの位置調整が容易になる。図７の例示的な図面は導電性バンプ３６を導電性バンプ４６と比べてより大きく図示しているが、ある種の実施形態では、導電性バンプ３６が導電性バンプ４６より小さいことや、導電性バンプ４６と概ね同じサイズであることがあり得ることを理解されたい。さらにある種の実施形態では、Ｉ／Ｏパッド領域２６内の各バンプは、相互接続領域１６内のバンプと比較して異なるサイズ、異なる材料及び／または異なるリフロー特性を有することがある。さらに、図示した実施形態は電子素子アレイ１４上にＩ／Ｏパッド領域２６を提供すると共にそのフレックスケーブル４４がこれに結合されているが、これに代えて、センサアセンブリ１０をシステムと電気的に結合させるようにフレックスケーブル４４を取り付けできるようにしてセンサアレイ１２上にＩ／Ｏパッド領域が製作されることもある。
【００２５】
図８〜１２は、センサアレイ１２を電子素子アレイ１４に機械的かつ電気的に結合させるため及び／またはセンサアセンブリ１０をシステムに結合させるために異なる構成及び機構を利用しているセンサアセンブリ１０の代替的実施形態の断面図を表している。例えば図８に示した実施形態では、図７を参照して上で記載したような導電性バンプ３６を介してセンサアレイ１２を電子素子アレイと結合させている。しかし図７のようにフレックスケーブル４４と結合させた導電性バンプ４６を介して電子素子アレイ１４をシステムと電気的に結合させるのではなく、例えばエポキシ、ペーストまたは接着剤を介して電子素子アレイ１４をサブストレート４８に機械的に結合させている。サブストレート４８は、例えばプリント回路基板、セラミック、フレックス、リジッドフレックスあるいはＦＲ４を備えることがある。電子素子アレイ１４（またしたがって、センサアセンブリ１０全体）が結合ワイヤ５０を介してサブストレート４８と電気的に結合されている。この実施形態では、電子素子アレイ１４のＩ／Ｏ領域２６は結合ワイヤを電気的に結合するためのワイヤ結合パッド５２を含むことが理解されよう。サブストレート４８はさらに、サブストレート４８を用いてセンサアレイ１０をシステムと結合できるようにするためにワイヤ結合パッド５４及びサブストレート４８を介する導電性ルート（図示せず）を備える。図示していないが、センサアレイ１２と電子素子アレイ１４の間の領域はさらに、図７のアンダーフィル材料４２を参照しながら上で記載したようなアンダーフィル材料を含むことがある。
【００２６】
図９は、センサアセンブリ１０の別の代替的実施形態の断面図を表している。図９の実施形態では、センサアセンブリ１０は第１の電子素子アレイ１４Ａ及び第２の電子素子アレイ１４Ｂを含む。センサアレイ１２は導電性バンプ３６を介して第１の電子素子アレイ１４Ａと結合させている。第１の電子素子アレイ１４Ａは、エポキシ、ペースト、接着剤を介して、あるいは直接の機械的結合（例えば、融合結合、原子結合、または圧縮性結合）を介して、第２の電子素子アレイ１４Ｂと機械的に結合させている。第２の電子素子アレイ１４Ｂは、エポキシ、ペーストまたは接着剤を介してサブストレート４８と結合させている。電子素子アレイ１４Ａ及び１４Ｂの各々は、結合ワイヤ５０を介してサブストレート４４と電気的に結合させている。図示した実施形態では、センサアレイ１２はさらに、結合ワイヤ５０を介してサブストレート４４と電気的に結合させている。したがってセンサアレイ１２はさらに結合ワイヤパッド５６を含む。別法としてそのセンサアレイ１２は導電性バンプ３６を通じて第１の電子素子アレイ１４Ａと電気的に結合させることがあり、またセンサアレイ１２からの信号は次いで第１の電子素子アレイ１４Ａからの結合ワイヤ５０を介してサブストレート４８まで導かれることがある。図示していないが、センサアレイ１２と第１の電子素子アレイ１４Ａはさらに、図７のアンダーフィル材料４２を参照しながら上で記載したようなアンダーフィル材料を含むことがある。
【００２７】
図１０〜１２は、ウェハ貫通ビアを用いてセンサアレイ１２を電子素子アレイ１４に結合させている代替的実施形態を表している。具体的には図１０は、ウェハ貫通ビアを利用しているセンサアセンブリ１０の別の代替的実施形態の断面図を表している。図１０の実施形態では、ウェハ６０の一方の側にアクティブなセンサ５８が製作されるようにしてセンサアレイ１２を製作している。センサアレイ１２のウェハ６０を通るように金属などの導体材料で満たしたウェハ貫通ビア６２を形成し、ウェハ６０の背面上でセンサ５８をパッド３８と電気的に結合させている。センサアレイ１２は上で記載したような導電性バンプ３６を介して電子素子アレイ１４と電気的に結合させている。図示していないが、センサアレイ１２と第１の電子素子アレイ１４Ａはさらにその間に、図７のアンダーフィル材料４２を参照しながら上で記載したようなアンダーフィル材料を含むことがある。
【００２８】
図１１は、ウェハ貫通ビアを利用しているセンサアセンブリ１０のさらに別の代替的実施形態の断面図を表している。図１１の実施形態では、図１０を参照しながら記載したようなウェハ貫通ビア６２を有するウェハ６０の一方の側にアクティブなセンサ５８が製作されるようにしてセンサアレイ１２が製作されている。しかし図１０のようにセンサアレイ１２を電子素子アレイ１４と電気的に結合させるために導電性バンプ３６を利用するのではなく、センサアレイ１２は電子素子アレイ１４に直接結合させている。ビア６２は、電子素子アレイ１４上のパッド４０と電気的に結合させ、これによって信号経路を提供している。
【００２９】
図１２は、ウェハ貫通ビアを利用しているセンサアセンブリ１０のさらに別の代替的実施形態の断面図を表している。図１２の実施形態では、図１０の実施形態の場合のようにセンサアレイ１２上のパッド３８と電子素子アレイ上のパッド４０とをその間に配置させた導電性バンプ３６を介して直接結合することによってセンサ５８を電子素子アレイ１４に結合させるのではなく、電子素子アレイ１４の上面にある再分布層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｌａｙｅｒ：ＲＤＬ）６４を利用している。ＲＤＬ層６４は、ＲＤＬ６４を導電性バンプ３６に結合するためのパッド６６を含む。ＲＤＬ６４はさらに、その内部を貫通するように形成されると共に電子素子アレイ１４のパッド４０と結合させた導電経路６８を含む。電子素子アレイ１４上にＲＤＬ層６４を組み込むことによって、ＲＤＬ層６４はその間に電気的接続を提供するように構成されるためセンサアレイ１２のパッド３８と電子素子アレイ１４のパッド４０を整列させる必要がなくなる。代替的実施形態ではそのセンサアレイ１２は、電子素子アレイ１４上のＲＤＬ層６４に加えて、あるいはこれに代えて、ＲＤＬ層を有することがある。
【００３０】
ここで図１３を見ると、本発明の実施形態によるセンサアセンブリ１０を製作するための例示的な処理法７０の流れ図を表している。処理法７０は具体的には、図７を参照しながら例証し説明した実施形態を製作することを目的としている。したがって処理法７０は、図７との相互参照により最上の理解が得られよう。図８〜１２を参照しながら例証した様々な実施形態を製作するために必要となる処理法７０に関する変形形態については、当業者であれば理解されよう。
【００３１】
上で記載したように、センサアレイ１２と電子素子アレイ１４は互いに独立に製作される。したがって、センサアレイ１２と電子素子アレイ１４は同時に製作されることがある。ブロック７２に示すようにセンサアレイ１２が製作される。本処理法のこの時点において、製作されたセンサアレイ１２並びに電子素子アレイ１４をテストし、周知の良好な歩留まりを有するダイを決定することができる。製作した後でモジュールのダイシングの前に、ブロック７４に示すように電気伝導性のバンプをセンサアレイ１２の背面上でパッド３８と結合させている。センサアレイ１２に対する処理は一般に、センサアレイ１２の背面上で導電性パッド３８に対するアンダーバンプ冶金（ｕｎｄｅｒ−ｂｕｍｐ  ｍｅｔａｌｌｕｒｇｙ：ＵＢＭ）を被着すること（すなわち、導電性パッド３８を「バンピングする」こと）を含む。例示的な一実施形態では、ＵＢＭはチタンニッケル銅からなる。ＵＢＭが被着された後、ＵＢＭ層上に金層などの保護層を被着させることがある。同様に、ブロック７６に示すように電子素子アレイ１４を製作した後で、ブロック７８に示すように電子素子アレイ１４の背面上で電気伝導性のバンプを導電性パッド４０上に被着させることがある。一実施形態では、チタンニッケル銅などのＵＢＭ層が、Ｉ／Ｏパッド領域２６内のパッドを含むパッド４０の各々の上に被着される。次に、共融のスズ鉛や無鉛スズ銀銅合金などのはんだ合金層が、電子素子アレイ１４のＵＢＭ層に被着される。無鉛スズや銀（ただし、これらに限らない）を含む別の材料を利用してセンサアレイ１２及び／または電子素子アレイ１４をバンプさせることがあることが理解されよう。センサアレイ１２に対する電子素子アレイ１４の相互接続は電子素子アレイ１４とフレックスケーブル４４（図７）の間の相互接続と異なるため、Ｉ／Ｏパッド領域２６内のパッドは異なるバンプを受けることがある。すなわちＩ／Ｏパッド領域２６内のバンプは、相互接続領域１６内のバンプと比較して異なるサイズ、異なる材料及び異なるリフロー特性を有することがある。例示的な一実施形態では、Ｉ／Ｏパッド領域２６内のパッド３９上へのＵＢＭ層の被着の後で、Ｉ／Ｏパッド領域２６内のパッド上のＵＢＭ層上に金層を被着させている。Ｉ／Ｏパッド領域２６内のパッド３９をバンプさせた後、ブロック８０に示すようにフレックスキャリア４４（図７）を取り付けることがある。代替的実施形態では、センサアセンブリ１０全体を構成し終わった後でフレックスケーブル４４を取り付けることも可能である。
【００３２】
センサアレイ１２と電子素子アレイ１４をバンプさせかつフレックスキャリア４０をＩ／Ｏパッド領域２６に取り付けた後で、ブロック８２に示すようにセンサアレイ１２を電子素子アレイ１４の上面に配置させることがある。センサアレイ１２と電子素子アレイ１４は、アレイをフリップチップ位置に配列させたときに、各アレイ上のバンプが別のアレイ上のバンプと整列するようにしてバンプされることが理解されよう。次にブロック８４に示すように、電子素子アレイ１４上のバンプの各々とセンサアレイ１２上のバンプの各々によってセンサアレイ１２から電子素子アレイ１４までのそれぞれの単一の相互接続が形成されるようにしてバンプがリフローを受ける。このことは図７の参照番号３６で最適に図示している。最後にリフローの後で、液体アンダーフィル材料の細管特性を用いてアンダーフィルを施し、ブロック８６に示すように電子素子アレイ１４とセンサアレイ１２の間の領域を完全に満たすことがある。代替的実施形態では、センサアレイ１２と電子素子アレイ１４のいずれか一方（両方ではなく）がバンプを受け、引き続いて互いにフリップチップ結合されることがある。したがって、工程７４または７８は省略されることがある。またさらに別の実施形態では、電子素子アレイ１４の一部分だけ（例えば、Ｉ／Ｏ領域）をバンプする間に、センサアレイ１２全体をバンプすると有利となり得る。
【００３３】
さらに、本発明の様々な実施形態においてセンサアセンブリ１０がモジュール型の態様であるため、製作処理法７０の間の様々な時点でテストすることが可能となることを理解すべきである。例えば処理法７０によれば、工程７２と７４の間で、工程７６と７８の間で、工程８０と８２の間で、及び／または工程８６の後でテストを実施することができる。テストの量並びに処理法７０内でテストを実施する時点はその用途に応じて様々とすることができる。
【００３４】
本発明のある種の特徴についてのみ本明細書において図示し説明してきたが、当業者によって多くの修正や変更がなされるであろう。したがって、添付の特許請求の範囲は、本発明の真の精神の範囲に属するこうした修正や変更のすべてを包含させるように意図したものであることを理解されたい。また、図面の符号に対応する特許請求の範囲中の符号は、単に本願発明の理解をより容易にするために用いられているものであり、本願発明の範囲を狭める意図で用いられたものではない。そして、本願の特許請求の範囲に記載した事項は、明細書に組み込まれ、明細書の記載事項の一部となる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態により製作できるセンサアセンブリのブロック図である。
【図２】本発明の実施形態により製作できるモジュール型センサアセンブリの平面図である。
【図３】図２に示したモジュール型センサアセンブリの分解図である。
【図４】本発明の実施形態により製作できる電子素子アレイの一部分の上面図である。
【図５】本発明の実施形態により製作できるセンサアレイの一部分の上面図である。
【図６】本発明の実施形態によるセンサモジュールまたは電子素子モジュールを形成するようにダイシングし得る個別のセンサアレイまたは個別の集積回路（ＩＣ）電子デバイスからなるウェハの上面図である。
【図７】本発明の例示的な実施形態によるセンサアレイと電子素子アレイの間の相互接続並びにセンサアセンブリとシステムの間の相互接続に関する代替的実施形態を表した断面図である。
【図８】本発明の例示的な実施形態によるセンサアレイと電子素子アレイの間の相互接続並びにセンサアセンブリとシステムの間の相互接続に関する代替的実施形態を表した断面図である。
【図９】本発明の例示的な実施形態によるセンサアレイと電子素子アレイの間の相互接続並びにセンサアセンブリとシステムの間の相互接続に関する代替的実施形態を表した断面図である。
【図１０】本発明の例示的な実施形態によるセンサアレイと電子素子アレイの間の相互接続並びにセンサアセンブリとシステムの間の相互接続に関する代替的実施形態を表した断面図である。
【図１１】本発明の例示的な実施形態によるセンサアレイと電子素子アレイの間の相互接続並びにセンサアセンブリとシステムの間の相互接続に関する代替的実施形態を表した断面図である。
【図１２】本発明の例示的な実施形態によるセンサアレイと電子素子アレイの間の相互接続並びにセンサアセンブリとシステムの間の相互接続に関する代替的実施形態を表した断面図である。
【図１３】本発明の実施形態によるセンサアセンブリの製作方法を表した流れ図である。
【符号の説明】
【００３６】
１０  センサアセンブリ
１２  センサアレイ
１４  電子素子アレイ
１６  相互接続
１７  インタフェース
１８  センササブアレイ
２０  ＩＣチップ
２２  センサモジュール
２４  電子素子／Ｉ／Ｃモジュール
２６  Ｉ／Ｏパッド領域
２８  ウェハ
３０  良好なダイ
３２  不良のダイ
３４  電気的に良好なモジュール
３６  導電性バンプ
３８  導電性パッド
３９  導電性パッド
４０  導電性パッド
４２  アンダーフィル材料
４４  フレックスケーブル
４６  導電性バンプ
４８  サブストレート
５０  結合ワイヤ
５２  ワイヤ結合パッド
５４  ワイヤ結合パッド
５６  結合ワイヤパッド
５８  センサ
６０  ウェハ
６２  ウェハ貫通ビア
６４  再分布層
６６  パッド
６８  導電経路
７０  処理法
７２  処理工程
７４  処理工程
７６  処理工程
７８  処理工程
８０  処理工程
８２  処理工程
８４  処理工程
８６  処理工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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