(57)【要約】【課題】大規模集積回路内に形成される長い信号線路或いは接続される被駆動回路の数が多数存在する等により形成される静電容量の容量値が大きい信号線路の信号伝送特性を改善する。【解決手段】駆動回路及び被駆動回路の電源電圧の中点電圧を出力し、出力インピーダンスが低い付加回路を信号線路に接続し、信号線路の電位を電源電圧の中点電圧に維持すると共に、駆動回路から出力される駆動信号を中点電圧（被駆動回路の閾値電圧）を中心に小振幅で励振させ、この小振幅に制限された駆動信号により被駆動回路を駆動させる。【選択図】図６
2008054352.tif 000002
【特許請求の範囲】
【請求項１】
伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を備える信号伝送回路において、
前記信号線路に対し、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする信号伝送回路。
【請求項２】
前記被駆動回路は、入力された電圧に応じて２値の出力電圧のいずれかを出力するディジタル回路を有し、
前記付加回路が、前記ディジタル回路の出力が前記２値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力することを特徴とする請求項１に記載の信号伝送回路。
【請求項３】
前記付加回路が、電源電圧ＶSS及びＶDDのほぼ中点の電圧を出力することを特徴とする請求項２に記載の信号伝送回路。
【請求項４】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項１に記載の信号伝送回路。
【請求項５】
前記付加回路の出力インピーダンスが、前記駆動回路の出力インピーダンスの１／２から１／４の大きさであることを特徴とする請求項４に記載の信号伝送回路。
【請求項６】
前記付加回路が、第１のインバータと、前記第１のインバータの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項１に記載の信号伝送回路。
【請求項７】
前記被駆動回路は第２のインバータを有し、前記第１のインバータが、前記第２のインバータとほぼ等しいベータレシオを有することを特徴とする請求項６に記載の信号伝送回路。
【請求項８】
前記付加回路が、Ｐ型ＦＥＴ及びＮ型ＦＥＴを有し、前記Ｐ型ＦＥＴ及び前記Ｎ型ＦＥＴのゲートのそれぞれに、順方向バイアス電圧が印加されることを特徴とする請求項１に記載の信号伝送回路。
【請求項９】
前記付加回路が、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する電圧源を有することを特徴とする請求項１に記載の信号伝送回路。
【請求項１０】
前記付加回路が、前記電圧源が出力した前記電圧の出力インピーダンスを下げる低インピーダンスバッファ回路を更に有することを特徴とする請求項９に記載の信号伝送回路。
【請求項１１】
前記信号線路と、前記付加回路との間に流れる電流を遮断する遮断手段を備えることを特徴とする請求項１から１０のいずれかに記載の信号伝送回路。
【請求項１２】
前記付加回路が、ＮＡＮＤゲートと、前記ＮＡＮＤゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項１に記載の信号伝送回路。
【請求項１３】
前記ＮＡＮＤゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項１２に記載の信号伝送回路。
【請求項１４】
前記付加回路が、ＮＯＲゲートと、前記ＮＯＲゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項１に記載の信号伝送回路。
【請求項１５】
前記ＮＯＲゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項１４に記載の信号伝送回路。
【請求項１６】
前記付加回路が、前記信号線路の終端に接続されることを特徴とする請求項１に記載の信号伝送回路。
【請求項１７】
伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を有する信号伝送回路を形成されたＣＭＯＳ半導体デバイスにおいて、
前記信号伝送回路が、前記信号線路に対し、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路を有することを特徴とするＣＭＯＳ半導体デバイス。
【請求項１８】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項１７に記載のＣＭＯＳ半導体デバイス。
【請求項１９】
前記付加回路のベータレシオが、前記被駆動回路のベータレシオにほぼ等しいことを特徴とする請求項１７に記載のＣＭＯＳ半導体デバイス。
【請求項２０】
伝送信号を送り出す駆動回路を有する第１半導体デバイスと、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、前記伝送信号を取り込む被駆動回路を有する第２半導体デバイスと、前記伝送信号を前記駆動回路から前記被駆動回路に伝搬させる信号線路のパターンとを備える回路基板において、
前記信号線路に対し、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする回路基板。
【請求項２１】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項２０に記載の回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号伝送回路、ＣＭＯＳ半導体デバイス、及び回路基板に関し、特に、付加回路を有する信号伝送回路、ＣＭＯＳ半導体デバイス、及び回路基板に関する。
【背景技術】
【０００２】
半導体集積回路素子の規模の増大と共に、これを形成する半導体チップの形状も大形化され、内部に形成される信号線（例えばクロックを分配する信号線、バスラインを構成する信号線等）の配線長が長くなる傾向にある。
【０００３】
図１に集積回路素子内に形成される信号線の各種の形態を示す。大規模集積回路素子は一辺が約１５〜２０ｍｍ程度の正四角形の半導体チップＣＰに形成される。従って内部に形成される信号線ＬＩＮの線路長は長いもので２０ｍｍ以上に達する例も少なくない。
【０００４】
図１に示すＡは駆動回路ＤＲと被駆動回路ＲＣとの間の信号線路ＬＩＮの線路長が１００μｍ以下の配線形態を示す。Ｂは線路長が２０ｍｍ以上の場合の配線形態を示す。Ｃはバスライン或はクロック分配線路のように被駆動回路ＲＣが信号線路ＬＩＮに多数接続されている場合の配線形態を示す。
【０００５】
図２にこれらの各配線形態Ａ、Ｂ、Ｃの電気的な等価回路を示す。
【０００６】
駆動回路ＤＲと被駆動回路ＲＣとの間を接続する信号線路ＬＩＮには配線容量ＣＬが発生し、また被駆動回路ＲＣの入力端には入力容量ＣＧが形成される。これらの配線容量ＣＬと入力容量ＣＧは配線形態Ａ、Ｂ、Ｃによってそれぞれ異なる値となる。入力容量ＣＧは接続される被駆動回路ＲＣの個数に比例した値となり、また配線容量ＣＬは信号線路ＬＩＮの長さに比例した値となる。
【０００７】
この視点で配線形態Ａ、Ｂ、Ｃを見ると、配線形態Ａが信号線路ＬＩＮに接続される容量値が最も小さく、次に配線形態Ｂ、配線形態Ｃの順に静電容量値の値が大きくなり、この静電容量の値によって信号の伝送特性に大きな違いが発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図３にこれらの各種配線形態Ａ、Ｂ、Ｃの信号線路にステップパルスを与えた場合のステップ応答波形を示す。図３Ａは図１に示した配線形態Ａのステップ応答波形、図３Ｂは図１に示した配線形態Ｂのステップ応答波形、図３Ｃは図１に示した配線形態Ｃのステップ応答波形を示す。図３から明らかなように、図１に示した配線形態Ａの線路長ではステップ波形の立上りの遅れはほとんど見られないが、配線形態ＢとＣではステップ波形は大きくなまり、大きな応答遅れを発生する。特に信号線路ＬＩＮが長く、然も被駆動回路ＲＣが多数接続される配線形態Ｃでその傾向が著るしく現れる。
【０００９】
図４にパルス応答波形を示す。配線形態Ａは入力したパルスはほぼ正常に被駆動回路ＲＣに伝達されるが、配線形態ＢとＣではパルスはほとんど被駆動回路ＲＣに伝達されない。つまり、パルス幅が狭いパルスは容量性が大きい信号線路では伝達できないことが解る。この点が半導体チップの大形化を阻害する要因となっている。
【００１０】
また同様の現象として回路基板（プリント配線基板）に実装した集積回路素子の相互間を接続する信号線路にも当てはまる内容である。
【００１１】
尚、半導体集積回路素子の集積度を高めるために、トランジスタ等の素子の加工寸法は微細化し、配線の線幅は細く形成しなければならない。この点で信号線路に発生する静電容量値は小さくなるものと考えられるが、線幅を細く形成するのと同時に絶縁層の厚みも薄く形成されるので、結果として信号線路の配線容量ＣＬ及び被駆動回路ＲＣの入力容量ＣＧは集積度の向上のために形成面積が縮小化されたとしても大きく減少することはない。
【００１２】
一方、この不都合を解決するに例えば図５に示すようにクロックパルスを多数の回路領域ＭＡＰに配給する回路において、信号線路に大容量駆動回路ＤＲ１、中容量駆動回路ＤＲ２、小容量駆動回路ＤＲ３を接続する方法も考えられるが、このように各信号線路ＬＩＮに駆動回路ＤＲ１、ＤＲ２、ＤＲ３を接続すると、集積回路内の回路が多くなり、消費電力も増大する。また、通過する回路が多くなるので、タイミング精度も劣化する。
【００１３】
この発明の目的は集積回路内の集積度を高めることなく、長い信号線路でも確実に信号を伝送することができる信号伝送回路を提案しようとするものである。
【００１４】
そこで本発明は、上記の課題を解決することのできる信号伝送回路、ＣＭＯＳ半導体デバイス、及び回路基板を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１５】
この発明では、信号線路の何れかに出力インピーダンスが低く、電源電圧の中点の電圧を出力する付加回路を接続した構成の信号伝送回路を提案するものである。
【００１６】
この発明による信号伝送回路によれば配線容量又は入力容量が大きい信号線路に対し、何れかに出力インピーダンスが低く、電源電圧の中点の電位を出力する付加回路を接続することにより、信号線路の電位は電源電圧の中点電位を中心に駆動される。つまり、被駆動回路は自己の閾値電圧を中心に駆動される。
【００１７】
付加回路の出力インピーダンスが低いことから、信号の振幅は小振幅に抑えられる。然し被駆動回路は自己の閾値を中心に駆動されるから、与えられる信号の振幅は小振幅であっても、確実にオン、オフ動作し、信号を受信することができる。また、付加回路の出力インピーダンスが低いために、伝送信号の遷移時間を決定する時定数（この場合は抵抗と容量の積）が小さくなるため、高速な信号を通過させることができる。
【００１８】
よって配線容量及び入力容量の和の値が大きい形態の信号線路であっても、入力されたパルスに波形歪みを与えることなく伝送することができる。
【００１９】
加えて伝送信号の振幅が小さくなるため、配線容量、入力容量への過渡的な充放電電流が小さくなり、動作時の消費電力も減らすことができる。
【００２０】
上記課題を解決するために、本発明の一つの形態は、伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を備える信号伝送回路において、前記信号線路に対し、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする信号伝送回路を提供する。
【００２１】
本形態の一つの態様においては、上記信号伝送回路において、前記被駆動回路は、入力された電圧に応じて２値の出力電圧のいずれかを出力するディジタル回路を有し、前記付加回路が、前記ディジタル回路の出力が前記２値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力する。
【００２２】
本形態の別の態様においては、上記信号伝送回路において、前記付加回路が、電源電圧ＶSS及びＶDDのほぼ中点の電圧を出力する。
【００２３】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【００２４】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路の出力インピーダンスが、前記駆動回路の出力インピーダンスの１／２から１／４の大きさである。
【００２５】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、第１のインバータと、前記第１のインバータの入力端子と出力端子を接続した帰還回路を有する。
【００２６】
本形態の更に別の態様においては、上記信号伝送回路において、前記被駆動回路は第２のインバータを有し、前記第１のインバータが、前記第２のインバータとほぼ等しいベータレシオを有する。
【００２７】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、Ｐ型ＦＥＴ及びＮ型ＦＥＴを有し、前記Ｐ型ＦＥＴ及び前記Ｎ型ＦＥＴのゲートのそれぞれに、順方向バイアス電圧が印加される。
【００２８】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する電圧源を有する。
【００２９】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記電圧源が出力した前記電圧の出力インピーダンスを下げる低インピーダンスバッファ回路を更に有する。
【００３０】
本形態の更に別の態様においては、上記信号伝送回路において、前記信号線路と、前記付加回路との間に流れる電流を遮断する遮断手段を備える。
【００３１】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、ＮＡＮＤゲートと、前記ＮＡＮＤゲートの一つの入力端子と出力端子を接続した帰還回路を有する。
【００３２】
本形態の更に別の態様においては、上記信号伝送回路において、前記ＮＡＮＤゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有する。
【００３３】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、ＮＯＲゲートと、前記ＮＯＲゲートの一つの入力端子と出力端子を接続した帰還回路を有する。
【００３４】
本形態の更に別の態様においては、上記信号伝送回路において、前記ＮＯＲゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有する。
【００３５】
本形態の更に別の態様においては、上記信号伝送回路において、前記付加回路が、前記信号線路の終端に接続される。
【００３６】
また、上記課題を解決するために、本発明の別の形態は、伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を有する信号伝送回路を形成されたＣＭＯＳ半導体デバイスにおいて、前記信号伝送回路が、前記信号線路に対し、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路を有することを特徴とするＣＭＯＳ半導体デバイスを提供する。
【００３７】
本形態の一つの態様においては、上記ＣＭＯＳ半導体デバイスにおいて、前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【００３８】
本形態の別の態様においては、上記ＣＭＯＳ半導体デバイスにおいて、前記付加回路のベータレシオが、前記被駆動回路のベータレシオにほぼ等しい。
【００３９】
また、上記課題を解決するために、本発明の更に別の形態は、伝送信号を送り出す駆動回路を有する第１半導体デバイスと、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、前記伝送信号を取り込む被駆動回路を有する第２半導体デバイスと、前記伝送信号を前記駆動回路から前記被駆動回路に伝搬させる信号線路のパターンとを備える回路基板において、前記信号線路に対し、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路を備えることを特徴とする回路基板を提供する。
【００４０】
本発明の一つの態様においては、前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【００４１】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【発明の効果】
【００４２】
この発明によれば付加回路を信号線路ＬＩＮに接続することにより、信号線路ＬＩＮは電源電圧の中点電圧を中心にわずかな振幅で励振される。また、応答速度を劣化させる容量と並列に低抵抗が挿入されることにより遷移時間が短くなる。この結果、被駆動回路ＲＣは駆動回路ＤＲの信号の反転のタイミングから電圧がわずかに変化したタイミングで反転動作し、駆動回路ＤＲから送られた信号の反転のタイミングをわずかな時間遅れで検出することができる。つまり、被駆動回路ＲＣの応答速度を高速化することができる。この結果、駆動回路ＤＲからパルス幅が狭いパルスが出力されても、このパルスを確実に検出し、被駆動回路ＲＣの出力側に再現することができる。また、この発明では付加回路が出力する中点電圧ＶCは電源電圧が変動しても、その変動に追従して変化するからこの点で電源電圧の変動があっても被駆動回路ＲＣの閾値に追従し、常に正常動作させることができる。
【００４３】
よって、半導体チップＣＰの形状が大きい大規模な半導体集積回路において、例えばクロック配給用の信号線路の全長が長くなっても、このクロック配給用の信号線路の終端側まで確実にクロックを送り込むことができる。
【００４４】
また、クロック配給線路に限らずバスラインのように、各所にデータの受取回路が接続され、入力容量が多数接続される配線形態の信号線路であっても全てのデータ受取回路にデータを送り込むことができる。よってこの発明を適用することにより大規模集積回路の実現が可能となる。
【００４５】
被駆動回路のベータレシオと等しいベータレシオを有し、全帰還回路を備える付加回路は、被駆動回路の論理的閾値電圧に合致した電圧を自動的に発生することができる。特に、同一のデバイス（半導体チップ）上に、被駆動回路ＲＣおよび付加回路が共に形成される場合には、例えば温度変動によって被駆動回路ＲＣの論理的閾値電圧が変動しても、付加回路の出力電圧もその論理的閾値電圧に追従して変動するので、精度の高い伝送が可能となる。また、同一デバイス上に被駆動回路ＲＣおよび付加回路が共に形成される場合には、そのデバイス内の信号の伝送は、製造偏差による影響を受けない。
【００４６】
更に、この発明では付加回路及び中点電圧源等の回路に遮断終端ＣＵＴを付設し、この遮断手段によって付加回路及び中点電圧源等の回路を流れる電流を遮断の状態に制御できる構成を提案したから、仮に付加回路及び中点電圧源が静止状態でもアイドリング電流を消費する回路であっても、遮断状態に制御することにより、アイドリング電流を除去することができる。
【００４７】
この結果、付加回路或いは中点電圧源を組込んだ集積回路素子を製造した場合、その半導体集積回路素子をテストする場合、静止電流測定を簡単に実施できる利点も得られる。
【発明を実施するための最良の形態】
【００４８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４９】
図６にこの発明による信号伝送回路の一実施例を示す。図６に示すＤＲ、ＲＣ、ＬＩＮ、ＣＬ、ＣＧは図で説明したと同様に駆動回路、被駆動回路、信号線路、配線容量、入力容量をそれぞれ示す。
【００５０】
この発明では信号線路ＬＩＮの何れかに付加回路を接続する。付加回路は例えばＣＭＯＳ回路で構成されるインバータＩＶ（極性反転回路）に全帰還回路ＮＦを接続して構成することができる。
【００５１】
高速信号伝送を行う場合には、信号線路で伝播された信号が、被駆動回路で反射し、被駆動回路で取り込まれる信号波形に、オーバーシュート及びアンダーシュートが生じることがある。このようなオーバーシュート及びアンダーシュートを小さくするために、付加回路を信号線路ＬＩＮの終端に接続してもよい。
【００５２】
図７にその具体的回路構造の一例を示す。この例では駆動回路ＤＲと被駆動回路ＲＣもＣＭＯＳ回路で構成したインバータを用いた例を示す。付加回路もＣＭＯＳ回路構造のインバータに全帰還回路ＮＦを接続して構成することができる。この付加回路の回路構造によれば、インバータの入力端子及び出力端子の共通接続点Ｊの電位を電源電圧ＶDD−ＶSSのほぼ中点電位に安定させることができる。図８を用いてその理由を説明する。
【００５３】
図８において、曲線ＹはインバータＩＶの直流伝達特性（入力電圧に対する出力電圧の関係）を示している。
【００５４】
インバータは論理反転（否定）の機能を有しているため、論理的閾値の近傍で右下がりの特性を示す。
【００５５】
ここで、本発明による付加回路を構成するため、入力と出力の端子を短絡して（あるいは抵抗のような素子で接続して）全帰還をかけると、入力と出力電圧が等しい値になるので、曲線Ｙに重ねてＶｉｎ＝Ｖｏｕｔの直線Ｘを描くと、この回路の出力電圧は直線Ｘと曲線Ｙの交点に等しくなることが判る。
【００５６】
この交点はちょうど直流伝達特性において出力電圧が反転する点であり、すなわち、インバータの論理的閾値に等しい。
【００５７】
インバータを構成するＰ型ＦＥＴとＮ型ＦＥＴのオン抵抗が等しい場合はこの交点は電源電圧のちょうど中点になる。
【００５８】
ここで簡単のためにオン抵抗という語を用いたが、実際には非線形性を持っている。もう少し正確に表現するため、ＦＥＴのドレイン電流の流れ易さを表す指標として、ドレイン係数βという数字を用いることにする。
【００５９】
ドレイン電流係数  β；ＭＯＳＦＥＴの大きさ、アスペクト比等で定まる比例定数である。
【００６０】
Ｎ型ＦＥＴ，Ｐ型ＦＥＴのβをそれぞれβｎ、βｐとすると、
【００６１】
βｎ＝（Ｗ／Ｌｅｆｆ）・（εｏｘ／Ｔｏｘ）・μｎ，ｅｆｆ
【００６２】
βｐ＝（Ｗ／Ｌｅｆｆ）・（εｏｘ／Ｔｏｘ）・μｐ，ｅｆｆ
【００６３】
Ｗ；ゲート幅、Ｌｅｆｆ；実効ゲート長、Ｔｏｘ；ゲート酸化膜厚、εｏｘ；ゲート酸化膜誘電率、μｎ，ｅｆｆ；電子の実効移動度、μｐ，ｅｆｆ；正孔の実効移動度
【００６４】
このβを使えばＭＯＳＦＥＴのドレイン電流は以下のように簡単に表すことができる。
Ｉｄ＝β｛（Ｖｇｓ−Ｖｔ）Ｖｄｓ−（１／２）（Ｖｄｓ２）｝
【００６５】
（Ｖｄｓ≦Ｖｇｓ−Ｖｔ）
Ｉｄ＝（１／２）β（Ｖｇｓ−Ｖｔ）２    （Ｖｄｓ＞Ｖｇｓ−Ｖｔ）
【００６６】
シリコンの場合、正孔の移動度は電子の移動度の約半分だから、Ｎ型ＦＥＴとＰ型ＦＥＴを同じ形に作れば（閾値電圧は等しいという前提で）、
（１） Ｎ型ＦＥＴはＰ型ＦＥＴの倍の電流が流れる。
（２） Ｎ型ＦＥＴのオン抵抗はＰ型ＦＥＴの半分である。
と言える。
【００６７】
通常の素子においては、Ｎ型ＦＥＴとＰ型ＦＥＴのβを等しくとるか、あるいは形状（Ｗ，Ｈ）を等しくするのが普通である。
【００６８】
Ｐ型ＦＥＴのβｐとＮ型ＦＥＴのβｎの比（βＲ＝βｎ／βｐ、ベータレシオ）を１０倍程度変えた場合、概ね、図８に示す曲線Ｙ１とＹ２の曲線程度の変化になる。但し、Ｙ１は例えば、βｎ＞βｐ，（βＲ＝１０）、Ｙ２はβｎ＜βｐ，（βＲ＝０．１）とすることができる（βｎ，βｐはそれぞれＮ型ＦＥＴ，Ｐ型ＦＥＴのドレイン電流係数）。
【００６９】
この場合、被駆動回路ＲＣを構成するインバータＩＶもＮ型ＦＥＴＱNとＰ型ＦＥＴＱPのベータレシオを付加回路と同様に設定することにより、被駆動回路ＲＣが反転動作する閾値電圧を電源電圧ＶDD−ＶSSの中点電圧に合致させることができる。従って付加回路を構成するインバータＩＶと被駆動回路ＲＣを構成するインバータの関係を上述のような関係（一般にベータレシオを等しく採ると言われている）に設定することにより、被駆動回路ＲＣは自己の閾値電圧を中心に駆動回路ＤＲから送られて来る信号を受取ることになる。
【００７０】
図９にこの信号伝送回路の等価回路を示す。駆動回路ＤＲは等価的にスイッチＳＷで表すことができる。ＲOUTは駆動回路ＤＲの出力インピーダンスを示す。図９では信号線路ＬＩＮの直流抵抗は省略して示す。ＲＭは付加回路の出力インピーダンスに等しい等価抵抗器を表す。つまり、付加回路は抵抗値がＲTの等価抵抗器ＲＭを通じて中点電圧ＶCに接続された回路として表わすことができる。
【００７１】
駆動回路ＤＲにおいてスイッチＳＷが接点Ａ側に切替わると、信号線路ＬＩＮには出力インピーダンスＲOUTを通じて正極電圧ＶDDが印加される。このとき等価抵抗器ＲＭのインピーダンスＲTに電流Ｉ１が流れ接続点Ｊには中点電圧ＶCより正側に偏倚する電圧Ｅ１（図１０Ａ及びＢ）が発生する。この電圧Ｅ１は
【００７２】
Ｅ１＝（ＶDD−ＶC）ＲT／（ＲT＋ＲOUT）
で表わされる。
【００７３】
一方、駆動回路ＤＲにおいて、スイッチＳＷが接点Ｂ側に切替わると、信号線路ＬＩＮには電源電圧ＶSSが与えられる。よってこのとき付加回路のインピーダンスＲTには電流Ｉ２が流れ、接点Ｊの電圧は中点電位ＶCよりＥ２だけ負側に振れる。この電圧Ｅ２は
【００７４】
Ｅ２＝（ＶSS−ＶC）ＲT／（ＲT＋ＲOUT）
で表される。
【００７５】
付加回路の等価抵抗器ＲＭの抵抗値ＲTは上述したように小さい値でＲT＜＜ＲOUTの関係となる。従って接続点Ｊに発生する信号の振幅Ｅ１とＥ２は微少な値となる。然も、被駆動回路ＲＣは中点電位ＶCを反転動作の閾値として動作するから、接続点Ｊに発生する電圧Ｅ１とＥ２の振幅の範囲内に存在する電圧ＥAとＥB（図１０Ｂ）で確実に反転動作する。従って被駆動回路ＲＣは接続点Ｊの電位が中点電圧ＶCをわずかに横切ると直ちに反転動作し、配線容量ＣＬ及び入力容量ＣＧの和の値が大きく、信号線路ＬＩＮの電位変化に遅れが有っても、被駆動回路ＲＣの出力は図１０Ｃに示すように、波形歪がほとんどない波形で伝送することができる。
【００７６】
出力インピーダンスＲTと出力インピーダンスＲOUTの関係について説明する。
電圧Ｅ１及びＥ２は、上式で示されるように、ＲTとＲOUTの関数である。ＲT値を小さくするほど、電圧Ｅ１とＥ２は微少な値となる。しかし、被駆動回路ＲＣは、閾値電圧を有しており、被駆動回路ＲＣの信号の感度範囲で、ＲTの値を定めなければならない。入力がＬであるときに被駆動回路ＲＣが安定したＬ又はＨの値を出力することのできる最大の入力電圧をＶthLとし、入力がＨであるときに被駆動回路ＲＣが安定したＨ又はＬの値を出力することのできる最小の入力電圧をＶthHとする。入力をＬから徐々に大きくした場合において、被駆動回路ＲＣの出力が実質的に変化し始めるときの入力電圧をＶthLとし、入力をＨから徐々に小さくした場合において、被駆動回路ＲＣの出力が実質的に変化し始めるときの入力電圧をＶthHとしてもよい。例えば、被駆動回路ＲＣの入力電圧ＶthHが、ＶC＋（ＶDD−ＶC）×0.2程度であり、同様に入力電圧ＶthLが、ＶC＋（ＶSS−ＶC）×0.2程度であるとき、電圧Ｅ１とＥ２の式より、ＲTとＲOUTの比は、（１）：（４以下）であるのが好ましい。また、ＲTをＲOUTで除した値は、１／２から１／４の間にあるのが更に好ましい。
【００７７】
本明細書では、用語「中点電圧」は、必ずしも電源電圧ＶDDからＶSSの間の中心の電圧だけを意味するものではない。図８に関して説明したように、中点電圧は、ベータレシオの値に応じて、電源電圧ＶDDからＶSSの間のいずれかの電圧を意味し、中心の電圧から変動し得る。
【００７８】
従って、図１１に示すように信号線路ＬＩＮに多数の被駆動回路ＲＣが接続されている信号線路ＬＩＮであっても、この信号線路ＬＩＮに付加回路を接続することにより、各被駆動回路ＲＣを駆動回路ＤＲの出力電圧の変化に追従して動作し、例えば各被駆動回路ＲＣに同一タイミングの（時間のずれのない）クロックパルスを与えることができる。
【００７９】
図１２は図１１の変形実施例を示す。この実施例では信号線路ＬＩＮの何れの位置に付加回路を接続しても、正常に動作することを表わしている。
【００８０】
上述した説明は全て同一半導体チップ内に形成された信号線路ＬＩＮについて述べた。集積回路の外部に形成する信号線路ＬＩＮにこの発明を適用する場合には図１３に示すように、例えば集積回路素子ＬＳＩ１とＬＳＩ２の間に接続される信号線路ＬＩＮの場合は、信号線路ＬＩＮの終端側に付加回路を接続しなければならない。つまり、集積回路素子の外部に形成される信号線路ＬＩＮは一般に特性インピーダンスを所定のインピーダンスに整合させるために、例えばマイクロストリップラインのような分布常数回路が用いられる。分布常数回路は部分的に誘導性及び容量性を呈するため、結果的には図１３に示すように信号線路ＬＩＮの終端に付加回路を接続することが望ましい。
【００８１】
図１３は、本発明の実施例である回路基板を示す。この回路基板は、ＬＳＩ１とＬＳＩ２と、信号線路ＬＩＮのパターンを有する。信号線路ＬＩＮには、付加回路が接続されている。ＬＳＩ１は、伝送信号を送り出す駆動回路を有し、ＬＳＩ２は、伝送信号を取り込む被駆動回路を有する。付加回路は、上述したように、信号線路ＬＩＮの終端に接続されている。この付加回路は、これまでの実施例と同様に、電源電圧ＶSSより大きく、電源電圧ＶDDより小さい所定の電圧を出力する。また、付加回路は、ＬＳＩ１の駆動回路の出力インピーダンスよりも低い出力インピーダンスを有している。
【００８２】
図１４及び図１５は付加回路の変形実施例を示す。図１４に示す付加回路はＰ型ＦＥＴＱP及びＮ型ＦＥＴＱNのゲートにそれぞれ順方向バイアス電圧を直接与える構造とした場合を示す。このように構成することにより、Ｐ型ＦＥＴＱPと、Ｎ型ＦＥＴＱNは常時オンの状態を維持し、接続点Ｊの電位を電圧ＶDDとＶSSの中点電圧に維持し、低インピーダンスの中点電圧源として動作する。
【００８３】
図１５は低インピーダンスバッファ回路ＬＯＷと中点電圧源ＥＪＶとを組合せて付加回路を構成した場合を示す。低インピーダンスバッファ回路ＬＯＷの構成はインバータと全く逆で正極電圧ＶDD側にＮ型ＦＥＴＱNのドレインを接続し、負極電圧ＶSS側にＰ型ＦＥＴＱPのドレインを接続し、ゲート及びソースをそれぞれ共通に接続し、ゲートの共通接続点に中点電圧源ＥＪＶから中点電圧ＶCを与える。
【００８４】
図１６に図１５に示した低インピーダンスバッファ回路ＬＯＷの等価回路を示す。図１５に示したインピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥＴＱNとＰ型ＦＥＴＱPは利得１の電圧バッファとして見ることができ、図１０に示したと同様に出力インピーダンスに等しい抵抗値ＲＵを持つ等価抵抗器ＲＭと中点電圧源ＥＪＶとによって表現することができる。
【００８５】
従って、駆動回路ＤＲがＬ論理を出力している状態では、等価抵抗器ＲＭから信号線路ＬＩＮに向かって電流Ｉ１が流れ、接続点Ｊの電位を中点電位から、わずかに負電位ＶSS（Ｌ論理）方向に偏倚させる。従ってこのとき被駆動回路ＲＣはＨ論理を出力する状態である。
【００８６】
一方、駆動回路ＤＲがＨ論理を出力する状態に反転すると、等価抵抗器ＲＭには信号線路ＬＩＮから中点電圧源ＥＪＶに向かって電流Ｉ２が流れる。この電流Ｉ２が流れることによって接続点Ｊの電位は中点電位ＶCからわずかに正極電圧ＶDDに近ずく方向に偏倚される。よってこの状態では被駆動回路ＲＣはＬ論理を出力する状態に反転される。
【００８７】
図１６に示した等価抵抗器ＲＭの抵抗値ＲＵは図９に示した等価抵抗器の抵抗値ＲTよりは大きくなるが、ＲOUT＞＞ＲＵの関係は維持され接続点Ｊの電位変化をわずかな振幅変動に抑えることができる。よって図９と図１０を使って説明したと同様に駆動回路ＤＲの出力の状態が反転したタイミングから被駆動回路ＲＣの閾値を横切るまでの時間（電圧変化が小さいから）を短くでき、図１５に示した実施例によっても被駆動回路ＲＣの応答速度を高めることができる。
【００８８】
尚、図１５に示した実施例では中点電圧源ＥＪＶを抵抗分割回路によって構成した場合を示したが、この中点電圧源ＥＪＶに図７に示した付加回路又は図１４に示した付加回路を用いることもできる。中点電圧源ＥＪＶと低インピーダンスバッファ回路ＬＯＷとによって付加回路を構成する場合、図１７に示すように１個の中点電圧源ＥＪＶによって複数の低インピーダンスバッファ回路ＬＯＷに中点電圧ＶCを与え、複数の信号線路に対して付加回路を接続するように構成することもできる。
【００８９】
ところでＣＭＯＳ構造の半導体集積回路では能動素子が静止状態に維持されている状態では消費電流はほとんど０に近い値に収束する。従って通常半導体集積回路素子を試験する場合、この静止時の電流を測定し、その電流値が規定した値以下であるか否かをテストする項目がある。これに対し、上述した付加回路を半導体集積回路素子に組込んだとすると、付加回路は静止状態でも電流を消費する。この結果、付加回路を組込んだ集積回路素子は静止電流測定が不可能な素子となる。
【００９０】
図１８乃至図２１に示す実施例ではこの不都合を解消するために付加回路に遮断手段ＣＵＴを付加し、この遮断手段ＣＵＴに制御信号を与え、必要に応じて付加回路に流れる電流を遮断させ静止電流測定を可能とするように構成したものである。
【００９１】
図１８に示す例では図７に示した付加回路に遮断手段ＣＵＴを付加した例を示す。遮断手段ＣＵＴは制御端子ＣＴを有し、この制御端子ＣＴにこの例ではＨ論理を与えることにより付加回路は動作状態に維持され、Ｌ論理を与えると非動作状態に切替えられ、付加回路は電流を全く消費しない状態に制御されるように構成した場合を示す。
【００９２】
つまり、制御端子ＣＴにＨ論理を与えると、ＦＥＴＱ１、Ｑ３がオフ、Ｑ２、Ｑ４がオンの状態に制御される。ＦＥＴＱ２がオン、Ｑ１がオフの状態に制御されることから、ＦＥＴＱ５がオン、Ｑ６がオフの状態に制御される。結果として、ＦＥＴＱ４とＱ５がオンの状態に制御され、これらＦＥＴＱ４とＱ５を通じてＦＥＴＱPとＱNのゲート相互が接続された状態に維持されて付加回路として動作する。
【００９３】
制御電子ＣＴにＬ論理を与えると、ＦＥＴＱ１、Ｑ３がオン、ＦＥＴＱ２、Ｑ４がオフの状態に制御される。ＦＥＴＱ１がオン、ＦＥＴＱ２がオフの状態に制御されることから、ＦＥＴＱ５はオフ、Ｑ６がオンの状態に制御される。つまり、ＦＥＴＱ４とＱ５がオフの状態に制御され、ＦＥＴＱ３とＱ６がオンの状態に制御されるから、ＦＥＴＱPとＱNはオフの状態に制御される。ここでＦＥＴＱ１、Ｑ３、Ｑ６がオンの状態に制御されるが、これらに直列に接続されているＦＥＴＱ２、Ｑ４、Ｑ５がオフの状態制御されるから付加回路には全く電源電流が流れないことになる。よって制御端子ＣＴにＬ論理を与えた状態にすれば静止電流測定を行うことができる。
【００９４】
図１９に示す実施例では遮断手段ＣＵＴを一般にアナログスイッチ等と呼ばれているスイッチ素子ＡＮＳによって構成した場合を示す。スイッチ端子ＡＮＳをオフの状態に制御することにより、付加回路を構成するＦＥＴＱPとＱNはオフの状態に制御される。
【００９５】
図２０は図１４に示した付加回路に遮断手段ＣＵＴを付加した場合を示す。図１８との違いはＦＥＴＱ４のソース電極が負極電源ＶSSに接続されている点と、ＦＥＴＱ５のソース電極が正極電源ＶDDに接続されている点である。制御端子ＣＴにＨ論理を与えることによりこれらのＦＥＴＱ４とＱ５をオンの状態に制御すると、Ｐ型ＦＥＴＱPのゲートとＮ型ＦＥＴＱNのゲートには順方向バイアス電圧ＶSSとＶDDが与えられ、Ｐ型ＦＥＴＱPとＮ型ＦＥＴＱNはオンの状態に制御され、付加回路として動作する。
【００９６】
制御端子ＣＴにＬ論理を与えると、ＦＥＴＱ４とＱ５がオフ、Ｑ３とＱ６がオンの状態に制御され、この状態ではＰ型ＦＥＴＱPとＮ型ＦＥＴＱNはオフの状態に制御され、電流の消費をほぼ０の状態に制御される。
【００９７】
図２１は図１５に示した低インピーダンスバッファ回路ＬＯＷと中点電圧源ＥＪＶとを組合せて付加回路を構成した場合に、遮断手段を付加した構成を示す。また、この実施例では図７に示した付加回路を中点電圧源ＥＪＶに流用した場合を示す。ＣＵＴ１は中点電圧源ＥＪＶを構成するＰ型ＦＥＴＱP１とＮ型ＦＥＴＱN１を遮断の状態に制御するための遮断手段、ＣＵＴ２は低インピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥＴＱN２とＰ型ＦＥＴＱP２を遮断の状態に制御するための遮断手段を示す。
【００９８】
制御端子ＣＴにＨ論理を与えると、遮断手段ＣＵＴ１ではＦＥＴＱ４−１とＱ５−１がオンの状態に制御され、中点電圧源ＥＪＶを構成するＰ型ＦＥＴＱP１とＮ型ＦＥＴＱN１の各ゲートがこれらＦＥＴＱ４−１とＱ５−１を通じて接続される。この結果、図７に示した回路と同一の回路が構成され、接続点Ｊ１に中点電圧を出力する。
【００９９】
一方、遮断手段ＣＵＴ２では入力端子ＣＴにＨ論理が与えられることにより、ＦＥＴＱ４−２とＦＥＴＱ５−２がオンの状態に制御される。この結果、低インピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥＴＱN２とＰ型ＦＥＴＱP２はゲートがＦＥＴＱ４−２とＦＥＴＱ５−２を通じて共通接続され、この共通接続点に中点電圧源ＥＪＶから中点電圧が与えられる。よって、この状態ではＮ型ＦＥＴＱN２とＰ型ＦＥＴＱP２は図１５に示した低インピーダンスバッファ回路ＬＯＷと同じ回路構造とされ、接続点Ｊ２に駆動回路ＤＲから信号電位が与えられることにより、図１５で説明したと同様に動作する。
【０１００】
入力端子ＣＴにＬ論理が与えられると、遮断手段ＣＵＴ１ではＦＥＴＱ３−１とＱ６−１がオン、Ｑ４−１とＱ５−１がオフに制御されるから中間電圧源ＥＪＶを構成するＰ型ＦＥＴＱP１とＮ型ＦＥＴＱN１はオフに制御される。
【０１０１】
遮断手段ＣＵＴ２ではＦＥＴＱ４−２とＦＥＴＱ５−２がオフ、Ｑ３−２とＱ６−２がオンの状態に制御されるから、低インピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥＴＱN２とＰ型ＦＥＴＱP２はオフの状態に制御される。
【０１０２】
よってこの図２１に示す付加回路でも制御端子ＣＴにＬ論理を与えると全ての電流が遮断の状態となり、静止電流測定を行うことができる。
【０１０３】
これまでの実施例では、付加回路として、インバータＩＶに全帰還回路ＮＦを接続した構成について説明してきた。以下に、インバータＩＶ以外の回路、例えば、ＮＡＮＤゲート、ＮＯＲゲートを利用して、付加回路を形成する実施例について説明する。
【０１０４】
図２２は、本発明による信号伝送回路の別の実施例を示す。図６に示された実施例と比較すると、図６に示された付加回路が、インバータＩＶを有するのに対し、本実施例による付加回路は、ＮＡＮＤゲートを有している。図２２に示された付加回路は、ＮＡＮＤゲートに全帰還回路ＮＦを接続して構成される。また、ＮＡＮＤゲートは、複数の入力端子を有するので、図示されるように、一つの端子を制御端子ＣＴとして利用することが可能である。
【０１０５】
図２３は、ＮＡＮＤゲートを用いた付加回路の具体的な構成の一例を示す。この回路構成は、制御端子ＣＴの入力信号をＨ論理とＬ論理の間で切り替えることにより、付加回路の動作をオン／オフすることができる。この実施例では、制御端子ＣＴにＨ論理を与えると、付加回路は動作状態に維持されて、中点電位を出力することができ、制御端子ＣＴにＬ論理を与えると、付加回路は非動作状態に切り替えられ、出力をＨとする。
【０１０６】
図２３の回路図を参照して、制御端子ＣＴにＨ論理を与えると、ＦＥＴＱ１がオン、ＦＥＴＱ４がオフの状態に制御される。従って、ＦＥＴＱ２とＦＥＴＱ３のドレイン相互が接続された状態に維持されて、付加回路が動作状態に維持され、中点電位を出力する。前述したように、被駆動回路を構成するＮ型ＦＥＴＱNとＰ型ＦＥＴＱPのベータレシオを付加回路と同様に設定することにより、被駆動回路ＲＣが反転動作する閾値電圧を電源電圧ＶDD−ＶSSの中点電圧に合致させることができ、被駆動回路ＲＣは自己の閾値電圧を中心に駆動回路ＤＲから送られて来る信号を受取ることが可能となる。
【０１０７】
一方、制御端子ＣＴにＬ論理を与えると、ＦＥＴＱ１がオフ、ＦＥＴＱ４がオンの状態に制御される。従って、共通接続点Ｊの電位は、常にＨになる。半導体集積回路素子の漏れ電流試験（静止電流試験）時には、送信側（駆動回路ＤＲ）の出力を、共通接続点Ｊの電位に等しく設定する必要がある。
【０１０８】
このように、制御端子ＣＴの入力を制御することによって、ＮＡＮＤゲートを用いて構成された付加回路の動作をオン／オフすることができる。
【０１０９】
図２４は、本発明による信号伝送回路の更に別の実施例を示す。図６に示された実施例と比較すると、図６に示された付加回路が、インバータＩＶを有するのに対し、本実施例による付加回路は、ＮＯＲゲートを有している。図２４に示された付加回路は、ＮＯＲゲートに全帰還回路ＮＦを接続して構成される。また、ＮＯＲゲートは、複数の入力端子を有するので、図示されるように、一つの端子を制御端子ＣＴとして利用することが可能である。
【０１１０】
図２５は、ＮＯＲゲートを用いた付加回路の具体的な構成の一例を示す。この回路構成は、制御端子ＣＴの入力信号をＨ論理とＬ論理の間で切り替えることにより、付加回路の動作をオン／オフすることができる。この実施例では、制御端子ＣＴにＬ論理を与えると、付加回路は動作状態に維持されて、中点電位を出力することができ、制御端子ＣＴにＨ論理を与えると、付加回路は非動作状態に切り替えられ、出力をＬとする。
【０１１１】
図２５の回路図を参照して、制御端子ＣＴにＬ論理を与えると、ＦＥＴＱ１がオフ、ＦＥＴＱ２がオンの状態に制御される。ＦＥＴＱ３のドレインがＦＥＴＱ２のソースに接続しており、ＦＥＴＱ２がオンの状態となることから、ＦＥＴＱ３とＦＥＴＱ４のドレイン相互が接続された状態に維持されて、付加回路として動作状態に維持され、中点電位を出力する。前述したように、被駆動回路を構成するＮ型ＦＥＴＱNとＰ型ＦＥＴＱPのベータレシオを付加回路と同様に設定することにより、被駆動回路ＲＣが反転動作する閾値電圧を電源電圧ＶDD−ＶSSの中点電圧に合致させることができ、被駆動回路ＲＣは自己の閾値電圧を中心に駆動回路ＤＲから送られて来る信号を受取ることが可能となる。
【０１１２】
一方、制御端子ＣＴにＨ論理を与えると、ＦＥＴＱ１がオン、ＦＥＴＱ２がオフの状態に制御される。ＦＥＴＱ１がオン状態になるので、共通接続点Ｊの電位は、常にＬになる。半導体集積回路素子の漏れ電流試験（静止電流試験）時には、送信側（駆動回路ＤＲ）の出力を、共通接続点Ｊの電位に等しく設定する必要がある。
【０１１３】
このように、制御端子ＣＴの入力を制御することによって、ＮＯＲゲートを用いて構成された付加回路の動作をオン／オフすることができる。
【０１１４】
本発明の実施例を説明するために、用語「中点電圧」が用いられてきたが、「中点電圧」は、必ずしも電源電圧ＶDDからＶSSの間の中心の電圧だけを意味するものではない。図８に関して説明したように、中点電圧は、ベータレシオの値に応じて、電源電圧ＶDDからＶSSの間のいずれかの電圧を意味し、中心の電圧から変動し得る。例えば、図１５に示された「中点電圧源」は、必ずしも電源電圧ＶDDからＶSSの間の中心の電圧だけを出力するのではなく、被駆動回路ＲＣの閾値電圧に対応する電圧を出力することができる。
【０１１５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【０１１６】
【図１】従来の技術の不都合を説明するための半導体チップの拡大平面図である。
【図２】従来の技術を説明するための接続図である。
【図３】図２の動作状態を説明するための波形図である。
【図４】図２の動作の他の状態を説明するための波形図である。
【図５】従来技術で発生する課題を解決する一つの方法を説明するための半導体チップの拡大平面図である。
【図６】この発明の概要を説明するためのブロック図である。
【図７】図６に示したブロック図の各部の具体的に示した接続図である。
【図８】図７に示した実施例の動作を説明するためのグラフである。
【図９】図７に示した実施例の動作を説明するための等価回路図である。
【図１０】図９に示した等価回路の各部の波形を示す波形図である。
【図１１】この発明の実用例を説明するためのブロック図である。
【図１２】この発明の実用例の他の例を説明するためのブロック図である。
【図１３】この発明の実用例の更に他の例を示すブロック図である。
【図１４】この発明に用いる付加回路の変形例を説明するための接続図である。
【図１５】この発明に用いる付加回路の更に他の変形例を説明するための接続図である。
【図１６】図１５の等価回路図である。
【図１７】図１５に示した実施例の実用例を説明するためのブロック図である。
【図１８】この発明に用いた付加回路に遮断手段を付加した例を説明するための接続図である。
【図１９】図１８に示した遮断手段の他の例を説明するための接続図である。
【図２０】図１４に示した付加回路に遮断手段を付加した構成を説明するための接続図である。
【図２１】図１５に示した付加回路と、図７に示した付加回路を中点電圧源とした場合に、これらの付加回路と中点電圧源に遮断手段を付加した構成を説明するための接続図である。
【図２２】本発明による信号伝送回路の別の実施例を示すブロック図である。
【図２３】ＮＡＮＤゲートを用いた付加回路の具体的な構成の一例を示す。
【図２４】本発明による信号伝送回路の更に別の実施例を示すブロック図である。
【図２５】ＮＯＲゲートを用いた付加回路の具体的な構成の一例を示す。
【符号の説明】
【０１１７】
ＤＲ駆動回路
ＲＣ被駆動回路
ＬＩＮ信号線路
ＣＬ線路容量
ＣＧ入力容量
ＥＪＶ中点電圧源
ＣＵＴ遮断手段
【図１】
2008054352.tif 000003
【図２】
2008054352.tif 000004
【図３】
2008054352.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2008054352.tif 000021
【図２０】
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【図２１】
2008054352.tif 000023
【図２２】
2008054352.tif 000024
【図２３】
2008054352.tif 000025
【図２４】
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【図２５】
2008054352.tif 000027
【手続補正書】
【提出日】平成19年10月25日(2007.10.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を備える信号伝送回路において、
前記信号線路に対して入力端子が接続された論理反転機能を有する第１のゲートと、前記第１のゲートの入力端子と出力端子を接続した帰還回路を有する付加回路を備え、
前記第１のゲートが、前記被駆動回路が有する第２のゲートとほぼ等しいベータレシオを有することを特徴とする信号伝送回路。
【請求項２】
前記被駆動回路は、入力された電圧に応じて２値の出力電圧のいずれかを出力するディジタル回路を有し、
前記付加回路が、前記ディジタル回路の出力が前記２値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力することを特徴とする請求項１に記載の信号伝送回路。
【請求項３】
前記付加回路が、電源電圧ＶSS及びＶDDのほぼ中点の電圧を出力することを特徴とする請求項２に記載の信号伝送回路。
【請求項４】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項１に記載の信号伝送回路。
【請求項５】
前記付加回路の出力インピーダンスが、前記駆動回路の出力インピーダンスの１／２から１／４の大きさであることを特徴とする請求項４に記載の信号伝送回路。
【請求項６】
前記第１のゲートおよび前記第２のゲートは、インバータであることを特徴とする請求項１に記載の信号伝送回路。
【請求項７】
前記信号線路と、前記付加回路との間に流れる電流を遮断する遮断手段を備えることを特徴とする請求項１から６のいずれかに記載の信号伝送回路。
【請求項８】
前記付加回路が、前記第１のゲートであるＮＡＮＤゲートと、前記ＮＡＮＤゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項１に記載の信号伝送回路。
【請求項９】
前記ＮＡＮＤゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項８に記載の信号伝送回路。
【請求項１０】
前記付加回路が、前記第１のゲートであるＮＯＲゲートと、前記ＮＯＲゲートの一つの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項１に記載の信号伝送回路。
【請求項１１】
前記ＮＯＲゲートが、前記信号線路と前記付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有することを特徴とする請求項１０に記載の信号伝送回路。
【請求項１２】
前記付加回路が、前記信号線路の終端に接続されることを特徴とする請求項１に記載の信号伝送回路。
【請求項１３】
伝送信号を送り出す駆動回路と、前記伝送信号を伝搬させる信号線路と、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、前記信号線路で伝播された前記伝送信号を取り込む被駆動回路を有する信号伝送回路を形成されたＣＭＯＳ半導体デバイスにおいて、
前記信号伝送回路が、前記信号線路に対して入力端子が接続された論理反転機能を有する第１のゲートと、前記第１のゲートの入力端子と出力端子を接続した帰還回路を有する付加回路を有し、
前記第１のゲートが、前記被駆動回路が有する第２のゲートとほぼ等しいベータレシオを有することを特徴とするＣＭＯＳ半導体デバイス。
【請求項１４】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項１３に記載のＣＭＯＳ半導体デバイス。
【請求項１５】
前記付加回路のベータレシオが、前記被駆動回路のベータレシオにほぼ等しいことを特徴とする請求項１３に記載のＣＭＯＳ半導体デバイス。
【請求項１６】
伝送信号を送り出す駆動回路を有する第１半導体デバイスと、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、前記伝送信号を取り込む被駆動回路を有する第２半導体デバイスと、前記伝送信号を前記駆動回路から前記被駆動回路に伝搬させる信号線路のパターンとを備える回路基板において、
前記信号線路に対して入力端子が接続された論理反転機能を有する第１のゲートと、前記第１のゲートの入力端子と出力端子を接続した帰還回路を有する付加回路を有し、
前記第１のゲートが、前記被駆動回路が有する第２のゲートとほぼ等しいベータレシオを有することを特徴とする回路基板。
【請求項１７】
前記付加回路が、前記駆動回路の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項１６に記載の回路基板。