(57)【要約】【課題】トレンチ内に層間絶縁膜を完全に埋め込む縦型ＭＯＳＦＥＴにおいて、信頼性を向上させる。【解決手段】ｎ＋型半導体基板１１上にエピタキシャル成長法を用いてエピタキシャル層１２を形成し、エピタキシャル層表面１２ａから底面がエピタキシャル層１２の途中に達するまでゲートトレンチ１３を形成する。ゲートトレンチ１３の内側にゲート絶縁膜１４を形成し、さらにこのゲート絶縁膜１４の内側にポリシリコン１５を埋め込む。ポリシリコン１５及びｎ−型エピタキシャル層表面１２ａにＨＴＯ膜１６を形成する。この状態で、ＨＴＯ膜を介して、エピタキシャル層表面１２ａにイオン注入を行い、ｐ型ベース拡散層１７、ｎ＋型ソース拡散層１８を形成する。ＨＴＯ膜１６上にＣＶＤ酸化膜２０を形成する。ＣＶＤ酸化膜２０上に、リフロー性を有したＢＰＳＧ膜１９を堆積した後、９００〜１１００℃の高温熱処理行うことにより、ＢＰＳＧ膜１９を平坦化する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板の表面及び半導体基板に形成されたトレンチ内のポリシリコンの上に第１酸化膜を形成し、
前記第１酸化膜を介して半導体基板に第１導電型のベース拡散層及び第２導電型のソース拡散層を形成し、
前記第１酸化膜の上に第２酸化膜を形成し、
前記第２酸化膜の上にリフロー性を有する絶縁膜を形成し、
前記絶縁膜を平坦化すると共に前記ソース拡散層を所定の深さまで拡散させる熱処理を行い、
平坦化された前記絶縁膜の表面から前記トレンチの間口部までエッチングを行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１酸化膜を形成する前に、前記ポリシリコンの上を覆うように前記トレンチ内に第３酸化膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２酸化膜の膜厚は、前記熱処理の温度が９００℃以下であるときは２４Åより厚いことを特徴とする請求項１又は２記載の半導体装の製造方法。
【請求項４】
前記第２酸化膜の膜厚は、前記熱処理の温度が９５０℃以下であるときは８０Åより厚いことを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項５】
前記第２酸化膜の膜厚は、前記熱処理の温度が１０００℃以下であるときは２００Åより厚いことを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項６】
前記第２酸化膜の膜厚は、前記熱処理の温度が１１００℃以下であるときは１２００Åより厚いことを特徴とする請求項1又は２記載の半導体装置の製造方法。
【請求項７】
前記第２酸化膜は、ＣＶＤ酸化膜である請求項１〜６のうちいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第３酸化膜は、ＮＳＧ膜である請求項１〜７のうちいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
この半導体基板上に形成された第２導電型の第１のドレイン領域と、
前記第１のドレイン領域上に形成された第１導電型のベース拡散領域と、
前記拡散領域の表面に選択的に形成された第２導電型のソース拡散領域と、
前記半導体基板の主面から、底面が前記ドレイン領域に位置するように形成されたトレンチと、
前記トレンチの側面に形成された絶縁膜と、
前記絶縁膜上に形成されたポリシリコンと、
前記トレンチ内に埋め込まれ、前記ポリシリコン上に形成された第１酸化膜と、
前記トレンチ内に埋め込まれ、前記第１酸化膜上に形成された第２酸化膜と、
前記トレンチ内に埋め込まれ、前記第２酸化膜上に形成されたリフロー性を有する絶縁膜とを有する半導体装置。
【請求項１０】
前記トレンチ内に埋め込まれ、前記ポリシリコンと前記第１酸化膜との間に形成された第３酸化膜を更に有する請求項９記載の半導体装置。
【請求項１１】
前記第２酸化膜の膜厚は、２４〜１００００Åである請求項９又は１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にトレンチゲートを有する縦型ＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
近年、微細加工技術の発展により半導体装置の高集積化が急速に進められている。中でも、トレンチ内にゲート電極が埋め込まれた縦型ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）は、低オン抵抗化及び高耐圧化を実現させる半導体装置として広く知られており、さらなる低オン抵抗化及び低コスト化を図るための高集積化が求められている（特許文献１、２）。このＵＭＯＳＦＥＴの高集積化の方法としては、エピタキシャル層内に形成されるトレンチをより深く形成してトレンチ開口幅を小さくする方法や、トレンチ内に層間絶縁膜を完全に埋め込みトレンチ間の距離を狭める方法が知られている（特許文献３、４）。
【０００３】
ここで、トレンチ内に層間絶縁膜を完全に埋め込むＵＭＯＳＦＥＴの従来の製造工程をｎチャネル型を例にして説明する。図９に示すように、半導体基板８１上にエピタキシャル成長法によりｎ−型エピタキシャル層８２を形成し、このｎ−型エピタキシャル層８２の主面からｎ−型エピタキシャル層８２の途中に至るまでゲートトレンチ８３を形成する。次に、このゲートトレンチ８３内側にゲート絶縁膜８４を形成し、さらにこの内側にゲート電極となるポリシリコン８５を埋め込む。次に、このポリシリコン８５の上面及びｎ−型エピタキシャル層表面８２ａにＨＴＯ（High Temperature Oxide）膜８６を形成する。
【０００４】
次に、ＨＴＯ膜８６を介してイオン注入を行い、ｎ−型エピタキシャル層表面８２ａにｐ型ベース拡散層８７及びｎ＋型ソース拡散層８８を形成する。その後、ＨＴＯ膜８６上にＢＰＳＧ（Boron Phosphorus Silicate Glass）膜８９を形成する。なお、このＢＰＳＧ膜８９はリフロー性を有しており、ＢＰＳＧ膜８９生成後に熱処理を行うことにより、ＢＰＳＧ膜８９の表面を平坦化する。この平坦化されたＢＰＳＧ膜８９の表面からゲートトレンチ８３の間口部分の高さまでエッチバックを行い、ｎ−型エピタキシャル層８２上に形成されたＨＴＯ膜８６及びＢＰＳＧ膜８９を除去する。その後、全面にソース電極９０を形成する（図１０）。また、半導体基板８１の裏面にドレイン電極９１を形成する。このように、ゲート電極（ポリシリコン８５）とソース電極９０間の層間絶縁膜（ＢＰＳＧ膜８９）をゲートトレンチ８３の中に埋め込むことにより、セル間のピッチを狭くすることができる。
【特許文献１】特開２００５−８６１４０号公報
【特許文献２】特開２００１−３６０７４号公報
【特許文献３】特開２００３−１０１０２７号公報
【特許文献４】ＵＳＰ６，３５１，００９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように製造されるＵＭＯＳＦＥＴでは、層間絶縁膜であるＢＰＳＧ膜８９をゲートトレンチ８３内に完全に埋め込むため、ゲート電極であるポリシリコン８５がゲートトレンチ８３深くに位置している。そのため、ポリシリコン８５の位置に合わせてｎ＋型ソース拡散層８８も深くまで形成しなければならない。ここで、ｎ＋型ソース拡散層８８を拡散させる工程は、工程数削減のためにＢＰＳＧ膜８９を平坦化するための熱処理に兼ねられており、十分にｎ＋型ソース拡散層８８を拡散させるためには、この熱処理を高温化する必要がある。しかしながら、ＢＰＳＧ膜８９とｎ−型エピタキシャル層８２との間に介するＨＴＯ膜８６は、前述したようにＨＴＯ膜８６を介してイオン注入を行いｐ型ベース拡散層８７及びｎ＋型ソース拡散層８８を形成するため、膜厚が薄く形成されている。そのためＢＰＳＧ膜８９を平坦化する熱処理を高温化すると、ＢＰＳＧ膜８９に含まれるボロンやリンがＨＴＯ膜８６を通り抜けてｎ−型エピタキシャル層８２に拡散しやすくなり、半導体装置の信頼性が低下するという問題点を有する。
【０００６】
よって、トレンチ内に層間絶縁膜を埋め込むＵＭＯＳＦＥＴにおいては、熱処理工程においてＢＰＳＧ膜からボロンやリンなどの不純物が拡散してしまい信頼性が低下してしまうことがあった。
【課題を解決するための手段】
【０００７】
本発明による半導体装置の製造方法は、半導体基板の表面及び半導体基板に形成されたトレンチ内のポリシリコンの表面に薄い第１酸化膜を形成し、前記第１酸化膜を介して半導体基板に第１導電型のベース拡散層及び第２導電型のソース拡散層を形成し、前記第１酸化膜の上に第２酸化膜を形成し、前記第２酸化膜の上にリフロー性を有する絶縁膜を形成し、前記絶縁膜を平坦化すると共に前記ソース拡散層を所定の深さまで拡散させる熱処理を行い、平坦化された前記絶縁膜の表面から前記トレンチの間口部までエッチングを行う。
【発明の効果】
【０００８】
本発明によれば、トレンチ内に層間絶縁膜を完全に埋め込むＵＭＯＳＦＥＴにおいて、信頼性を向上させる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して本発明の実施の形態について説明する。
[第１の実施形態]
図１は、本発明の第１の実施形態に係る半導体装置１０の縦断面図である。以下、「ｎ＋型」は、高濃度のｎ型不純物がドープされたｎ型半導体を示し、「ｎ−型」は、低濃度のｎ型不純物がドープされたｎ型半導体を示す。同様に、「ｐ＋型」は、高濃度のｐ型不純物がドープされたｐ型半導体を示し、「ｐ−型」は、低濃度のｐ型不純物がドープされたｐ型半導体を示している。また、図１の紙面左右方向を「Ｘ方向」と定義し、紙面上下方向を「Ｙ方向」と定義する。
【００１０】
図１に示すように、半導体装置１０は、ｎ＋型半導体基板１１を備えて構成されている。このｎ＋型半導体基板１１上には、ｎ−型エピタキシャル層１２が形成され、このエピタキシャル層１２の上には、ｐ型ベース拡散層１７が形成されている。また、ｐ型ベース拡散層１７の表面には、底面がｎ−型エピタキシャル層１２中に達するゲートトレンチ１３がＸ方向に周期的に形成されている。このゲートトレンチ１３の側壁には、ゲート絶縁膜１４が形成されている。また、ゲート絶縁膜１４の内側にはポリシリコン１５が形成されている。
【００１１】
また、ポリシリコン１５の上面には、ｐ型ベース拡散層１７の表面よりもＹ方向に下がった位置までＨＴＯ膜１６が形成されている。このＨＴＯ膜１６上には、ゲートトレンチ１３の間口部までＣＶＤ（Chemical Vapor Deposition）酸化膜２０が形成されている。また、ゲートトレンチ１３の間口部の横には、ｎ＋型ソース拡散層１８が形成されている。その上面にソース電極２１が形成され、ｎ＋型ソース拡散層１８及びｐ型ベース拡散層１７に電気的に接続される。ｎ＋型半導体基板１１の裏面にはドレイン電極２２が形成される。
【００１２】
次に、このように構成された半導体装置１０の製造方法ついて説明する。図２は、半導体装置１０の第１工程図である。はじめに、ｎ＋型半導体基板１１上にエピタキシャル成長法を用いてエピタキシャル層１２を形成する。次に、エピタキシャル層表面１２ａから底面がエピタキシャル層１２の途中に達するまでゲートトレンチ１３を形成する。次に、このゲートトレンチ１３の内側にゲート絶縁膜１４を形成し、さらにこのゲート絶縁膜１４の内側にポリシリコン１５を埋め込む。なお、このポリシリコン１５の表面は、ｎ−型エピタキシャル層表面１２ａより低い位置に形成されている。次に、このポリシリコン１５及びｎ−型エピタキシャル層表面１２ａにＨＴＯ膜１６を形成する。この状態で、図２に示すように、ＨＴＯ膜１６を介して、エピタキシャル層表面１２ａにｐ型不純物をイオン注入し、ｐ型ベース拡散層１７を形成する。さらに、同様に、ｐ型ベース拡散層１７の上部にＨＴＯ膜１６を介してｎ型不純物をイオン注入し、ゲートトレンチ１３の間口部の横にｎ＋型ソース拡散層１８を形成する。
【００１３】
次に、図３に示すように、ＨＴＯ膜１６上にＣＶＤ酸化膜２０を形成する。この際、ＣＶＤ酸化膜２０は、ＣＶＤ酸化膜２０下の形状に沿って堆積されるため、ゲートトレンチ１３上に位置するＣＶＤ酸化膜２０ａは、エピタキシャル層１２ａ表面上に位置するＣＶＤ酸化膜２０ｂより下がった位置まで堆積されることとなる。次に、このＣＶＤ酸化膜２０上に、リフロー性を有したＢＰＳＧ膜１９を堆積する。なお、堆積されたＢＰＳＧ膜１９の表面は、ＢＰＳＧ膜１９下のＣＶＤ酸化膜２０の表面の凹凸（２０ａ、２０ｂ）に沿った形状となる（図示せず）。
【００１４】
次に、この状態で９００〜１１００℃の高温熱処理を行うことにより、ＢＰＳＧ膜１９を図３に示すように平坦化する。この高温熱処理は、工程数を削減するために、イオン注入によって形成されたｎ＋型ソース拡散層１８をポリシリコン１５の高さまで熱拡散させる工程を兼ねている。その後、平坦化されたＢＰＳＧ膜１９の表面からゲートトレンチ１３の間口部分までエッチバックすることにより、図１に示すような半導体装置１０が形成される。すなわち、ＢＰＳＧ膜１９は、図３において表面に凹凸を有していたＣＶＤ酸化膜２０及びＨＴＯ膜１６の表面を図１に示すよう平坦化するために用いられる。
【００１５】
このように形成された半導体装置では、ＢＰＳＧ膜１９の下に形成されたＣＶＤ酸化膜２０（図３）によって、ＢＰＳＧ膜１９に含まれるボロンやリンの半導体層（ｐ型ベース拡散層１７、ｎ＋型ソース拡散層１８及びｎ−型エピタキシャル層１２等）への拡散を防ぐことができる。これにより、高温熱処理によってｎ＋型ソース拡散層１８を所望の深さまで十分に熱拡散させると共に、この熱処理時のＢＰＳＧ膜１９に含まれるボロンやリンの半導体層への拡散を低減させることができる。これにより、半導体装置１０の信頼性を向上させることができる。
【００１６】
なお、ＣＶＤ酸化膜２０の膜厚ｔは、ＢＰＳＧ膜１９から半導体層へのボロンやリンの熱拡散を確実に防ぐ厚さに設定しなければならない。ここで、高温処理（９００〜１１００℃）において、リンの拡散係数はボロンの拡散係数よりも大きい。そのため、リンの拡散係数及び工程バラつきを考慮してＣＶＤ酸化膜２０の膜厚ｔを設定すればよい。ここで、ＢＰＳＧ膜１９中のリン濃度は約３〜５（ｍｏｌ％）であり、ボロン濃度は約１０〜１１（ｍｏｌ％）である。また、１０００℃におけるＳｉＯ２中のリンの拡散係数は約１×１０−１４（ｃｍ２／ｓｅｃ）であり、Ｓｉ中のリンの拡散係数は約５×１０−１３（ｃｍ２／ｓｅｃ）である。また、１０００℃におけるＳｉＯ２中のリンの拡散係数は、１０００℃におけるＳｉ中のリンの拡散係数の１／５０である。
【００１７】
一方、ＳＩＭＳ(Secondary Ionization Mass Spectrometer)分析において、１０００℃の熱処理を３０分行った後のＳｉ中のリンの拡散深さは約１．０（μｍ）であることがわかった。この結果から、１０００℃の熱処理を３０分行った後のＳｉＯ２中のリンの拡散深さは、Ｓｉ中のリンの拡散深さの１／５０である２００Åと推定される。以上より、ＣＶＤ酸化膜２０の膜厚ｔは、熱処理の温度が１０００℃である場合には２００Åより厚く設定すればよいことが推定される。同様の方法により、９００℃、９５０℃、１０００℃及び１１００℃における、ＣＶＤ酸化膜１０に必要な膜厚ｔを表１に示す。
【表１】
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図４は、熱処理温度（℃）と最小膜厚（Å）の関係を示す図である。この図は、表１に示される熱処理温度（℃）と最小膜厚（Å）の関係を片対数グラフ上にプロットしたものである。なお、プロットした点は近似曲線Ｌによって近似することができる。ＣＶＤ酸化膜２０の膜厚ｔは、図４より、ＢＰＳＧ膜１９成膜後の熱処理温度に対する近似曲線の値よりも大きい値に設定すればよい。更に熱処理温度に加えて、ゲートトレンチ１３内のポリシリコン１５上の埋め込み性、製造コスト、ＣＶＤ酸化膜２０を除去する際のエッチングバラつきを考慮すると、ＣＶＤ酸化膜２０の膜厚ｔは、２４〜１００００Åであることが望ましい。
【００１８】
なお、第１の実施形態では、ｎチャネル型のＵＭＯＳＦＥＴを例として説明を行ったが、本発明をｐチャネル型のＵＭＯＳＦＥＴに適用しても本発明の効果を奏することができる。ｐチャネル型ＵＭＯＳＦＥＴに本発明を適用させるためには、図１におけるすべての半導体層の導電型を反転させればよい。
【００１９】
[第２の実施形態]
図５は、本発明の第２の実施形態に係る半導体装置４０の構成を示す縦断面図である。第２の実施形態の特徴は、ＨＴＯ酸化膜１６の下にＮＳＧ（Non-doped Silicate Glass）膜４１が形成されている点にある。以下、略同一構成については同一符号を付すこととする。
【００２０】
図５に示すように、この半導体装置４０は、ｎ＋型半導体基板１１を備えて構成されている。このｎ＋型半導体基板１１上には、ｎ−型エピタキシャル層１２が形成され、このエピタキシャル層１２の上には、ｐ型ベース拡散層１７が形成されている。また、ｐ型ベース拡散層１７の表面には、底面がｎ−型エピタキシャル層１２中に達するゲートトレンチ１３がＸ方向に周期的に形成されている。このゲートトレンチ１３の側壁には、ゲート絶縁膜１４が形成されている。また、ゲート絶縁膜１４の内側にはポリシリコン１５が形成されている。
【００２１】
また、ポリシリコン１５の上面には、ゲートトレンチ１３内にＮＳＧ膜４１が形成されている。ＮＳＧ膜４１はＣＶＤ酸化膜と同程度まで絶縁耐圧の高い膜を形成でき、しかもリフロー性を有するため、このゲートトレンチ１３に埋め込む層間絶縁膜として適している。このＮＳＧ膜４１の上には、ゲートトレンチ１３内にＨＴＯ膜１６が形成されている。このＨＴＯ膜１６上には、ゲートトレンチ１３の間口部までＣＶＤ酸化膜２０が形成されている。また、ゲートトレンチ１３の間口部の横には、ｎ＋型ソース拡散層１８が形成されている。
【００２２】
次に、このように構成された半導体装置４０の製造方法について説明する。図６は、半導体装置４０の第１工程図である。はじめに、ｎ＋型半導体基板１１上にエピタキシャル成長法によりエピタキシャル層１２を形成する。次に、エピタキシャル層表面１２ａから底面がエピタキシャル層１２至るゲートトレンチ１３をＸ方向に周期的に形成する。次に、このゲートトレンチ１３の内側に、ゲート絶縁膜１４を形成し、更にゲート絶縁膜１４の内側にポリシリコン１５を埋め込む。次に、このポリシリコン１５上にＮＳＧ膜４１を堆積させる。ここで、ＮＳＧ膜４１は、ゲートトレンチ１３の内部に形成されており、エピタキシャル層表面１２ａには形成されていない。次に、このＮＳＧ膜４１とエピタキシャル層１２上に、ＨＴＯ膜１６を堆積する。この状態で、ＨＴＯ膜１６を介して不純物のイオン注入を行うことにより、ｎ−型エピタキシャル層１２内にｐ型ベース拡散層１７及びｎ＋型ソース拡散層１８を形成する。
【００２３】
次に、図７に示すように、ＨＴＯ膜１６上にＣＶＤ酸化膜２０を形成し、さらにＣＶＤ酸化膜２０上にＢＰＳＧ膜１９を堆積する。前述したように、ＢＰＳＧ膜１９の堆積後では、ＢＰＳＧ膜１９の表面はＣＶＤ酸化膜２０のプロファイルに沿った凹凸を有している（図示しない）。次に、高温化処理を行うことによってリフロー性を有するＢＰＳＧ膜１９表面の凹凸を平坦化する。さらに、平坦化されたＢＰＳＧ膜１９の表面から、ゲートトレンチ１３の間口部までエッチバックすることにより、ｎ−型エピタキシャル層表面１２ａのＢＰＳＧ膜１９、ＣＶＤ膜２０及びＨＴＯ膜１６を除去する。これにより、図５に示す半導体装置４０が形成される。その後、第１の実施形態と同様に、ソース電極２１及びドレイン電極２２が形成される。
【００２４】
このように製造される半導体装置４０では、ＨＴＯ膜１６とポリシリコン１５との間にＮＳＧ膜４１が形成されているため、第１の実施形態に比べて、ゲートトレンチ１３上部のＨＴＯ膜１６ａとエピタキシャル層表面１２ａのＨＴＯ膜１６ｂとの高さの差が小さい（図６参照）。そのため、ｐ型ベース拡散層１７及びｎ＋型ソース拡散層１８を形成する工程では、ゲートトレンチ１３の側壁から不純物がイオン注入されることを抑制することができる。これにより、ｎ＋型ソース拡散層１８がゲートトレンチ１３側壁近傍において深く入り込むことを抑制することができる。すなわち、第２の実施形態では、ゲート長が短くなることで顕著になるパンチスルー現象を第１の実施形態よりも抑制することができる。この結果、半導体装置の信頼性を更に向上させることができる。
【００２５】
また、第１の実施形態に係る半導体装置１０（図１）及び第２の実施形態に係る半導体装置４０（図５）では、製造工程において形成されたＢＰＳＧ膜１９は完全にエッチングにより除去されている。これは、ＨＴＯ膜１６やＣＶＤ酸化膜２０などの膜厚や、ＢＰＳＧ膜１９を除去するエッチバックが設定通りに製造された場合である。しかしながら、ＢＰＳＧ膜１９からのボロン及びリンの拡散を防ぐという本発明の効果は、形成されたＢＰＳＧ膜１９が完全に除去されなくても得ることが出来る。
【００２６】
図８は、第２の実施形態に係る半導体装置においてＢＰＳＧ膜１９が完全に除去されなかった場合の半導体装置４０'である。この半導体装置４０'は、第２の実施形態でのＣＶＤ酸化膜２０上にＢＰＳＧ膜１９が残留している。このような半導体装置４０'では、更に、例えば、第２の実施形態においてＮＳＧ膜４１のエッチバックが過剰に行われた場合でも、ゲートトレンチ１３の上部にはＣＶＤ酸化膜２０、ＨＴＯ膜１６、ＮＳＧ膜４１及びＢＰＳＧ膜１９が積層されているため、層間絶縁膜の膜厚を十分に確保することができる。これにより、エッチバックのバラつきを小さくし、十分な層間膜厚を確保することができる。この結果、ｎ＋型ソース拡散層１８を高温熱処理によって所望の深さまで熱拡散させると共に、ＢＰＳＧ膜１９からの不純物拡散を抑制することができる。これにより、トレンチ内に層間絶縁膜が完全に埋め込まれるＵＭＯＳＦＥＴの信頼性を向上させることができる。
【００２７】
なお、ここでは第２の実施形態においてＢＰＳＧ膜１９が残された場合について説明したが、第１の実施形態においてＢＰＳＧ膜１９が残留していても同様の効果を得ることが出来る。また、第１及び第２の実施形態において、形成される酸化膜（ＨＴＯ膜１６、ＣＶＤ酸化膜２０、ＮＳＧ膜４１など）の種類は、これに限定されることなく種種に変更可能である。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態に係る半導体装置１０の縦断面図である。
【図２】半導体装置１０の第１工程図である。
【図３】半導体装置１０の第２工程図である。
【図４】熱処理温度（℃）と最小膜厚（Å）の関係を示す図である。
【図５】第２の実施形態に係る半導体装置４０の縦断面図である。
【図６】半導体装置４０の第１工程図である。
【図７】半導体装置４０の第２工程図である。
【図８】第２の実施形態に係る他の半導体装置４０'の縦断面図である。
【図９】従来の半導体装置の第１工程図断面である。
【図１０】従来の半導体装置の第２工程図断面である。
【符号の説明】
【００２９】
１１...ｎ＋型半導体基板
１２...ｎ−型エピタキシャル層
１３...ゲートトレンチ
１４...ゲート絶縁膜
１５...ポリシリコン
１６...ＨＴＯ膜
１７...ｐ型ベース拡散層
１８...ｎ＋型ソース拡散層
１９...ＢＰＳＧ膜
２０...ＣＶＤ酸化膜
２１...ソース電極
２２...ドレイン電極
４１...ＮＳＧ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008147339.tif 000008
【図６】
2008147339.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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