(57)【要約】【課題】耐圧特性を保持しながら、ｐ型炭化珪素チャネル層のオン抵抗を下げることができる炭化珪素半導体装置を提供する。【解決手段】本発明に係る炭化珪素半導体装置は、ｎ型炭化珪素基板１表面に形成されるｎ型炭化珪素ドリフト層２と、ｐ型炭化珪素ドリフト層２上に形成されるｐ型炭化珪素チャネル層４と、ｐ型炭化珪素チャネル層４の下面に接してｐ型炭化珪素ドリフト層２中に設けられるｐ型炭化珪素ベース層３とを備える。そして、ｎ型炭化珪素ソース層５は、ｐ型炭化珪素チャネル層４上に形成される。ソース電極９は、ｎ型炭化珪素ソース層５、および、ｐ型炭化珪素ベース層３に電気的に接続して設けられ、ドレイン電極１０は、ｎ型炭化珪素基板１裏面に設けられる。ゲート電極９は、ｎ型炭化珪素ソース層５表面から、ｐ型炭化珪素チャネル層４を貫通して、ｎ型炭化珪素ドリフト層２に達するトレンチ１２内壁にゲート絶縁膜８を介して形成される。【選択図】図１
2008147232.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素半導体基板表面に形成される第１導電型炭化珪素ドリフト層と、
前記第１導電型炭化珪素ドリフト層上に形成される第２導電型炭化珪素チャネル層と、
前記第２導電型炭化珪素チャネル層の下面に接して前記第１導電型炭化珪素ドリフト層中に設けられる第２導電型炭化珪素ベース層と、
前記第２導電型炭化珪素チャネル層上に形成される第１導電型炭化珪素ソース層と、
前記第１導電型炭化珪素ソース層、および、前記第２導電型炭化珪素ベース層に電気的に接続して設けられるソース電極と、
前記第１導電型炭化珪素半導体基板裏面に設けられるドレイン電極と、
前記第１導電型炭化珪素ソース層表面から、前記第２導電型炭化珪素チャネル層を貫通して、前記第１導電型炭化珪素ドリフト層に達するトレンチ内壁に絶縁膜を介して形成されるゲート電極とを備え、
前記第２導電型炭化珪素ベース層は、前記トレンチと離れて設けられた、
炭化珪素半導体装置。
【請求項２】
前記第２導電型炭化珪素チャネル層の厚さｄ（μｍ）は以下の式（１）〜（３）を満足する、
請求項１に記載の炭化珪素半導体装置。
【数１】
2008147232.tif 000005
【数２】
2008147232.tif 000006
ｄ＞ｄ1＋ｄ2・・・（３）
ただし、
εr：炭化珪素の比誘電率
ε0：真空誘電率（Ｆ／ｍ）
ｅ：電子の電荷量（Ｃ）
Ｎd1：前記第１導電型炭化珪素ドリフト層の不純物濃度（ｃｍ-3）
Ｎd2：前記第１導電型炭化珪素ソース層の不純物濃度（ｃｍ-3）
Ｎa：前記第２導電型炭化珪素チャネル層の不純物濃度（ｃｍ-3）
Ｖd：前記第１導電型炭化珪素ドリフト層と前記第２導電型炭化珪素チャネル層が形成するｐｎ接合間における炭化珪素の拡散電位（ｅＶ）
Ｖ：前記第１導電型炭化珪素ドリフト層と前記第２導電型炭化珪素チャネル層が形成するｐｎ接合に対して逆方向に印加される電圧の電位ポテンシャル（ｅＶ）
【請求項３】
前記第２導電型炭化珪素チャネル層の不純物濃度は、前記第２導電型炭化珪素ベース層の不純物濃度よりも低い、
請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記第２導電型炭化珪素ベース層の下端は、前記トレンチの下端よりも下方に位置する、
請求項１乃至請求項３のいずれかに記載の炭化珪素半導体装置。
【請求項５】
（ａ）第１導電型炭化珪素半導体基板表面に第１導電型炭化珪素ドリフト層を形成する工程と、
（ｂ）前記第１導電型炭化珪素ドリフト層上に第２導電型炭化珪素チャネル層をエピタキシャル方法により形成する工程と、
（ｃ）前記第２導電型炭化珪素チャネル層上に第１導電型炭化珪素ソース層を形成する工程と、
（ｄ）前記第２導電型炭化珪素チャネル層の下面に接して前記第１導電型炭化珪素ドリフト層中に第２導電型炭化珪素ベース層を設ける工程と、
（ｅ）前記第１導電型炭化珪素ソース層表面から、前記第２導電型炭化珪素チャネル層を貫通して、前記第１導電型炭化珪素ドリフト層に達するとともに、前記第２導電型炭化珪素ベース層と離れてトレンチを形成する工程と、
（ｆ）前記トレンチ内壁に絶縁膜を介してゲート電極を形成する工程と、
（ｇ）前記第１導電型炭化珪素ソース層、および、前記第２導電型炭化珪素ベース層に電気的に接続するソース電極を設けるとともに、前記第１導電型炭化珪素半導体基板裏面にドレイン電極を設ける工程とを備える、
炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置およびその製造方法に関し、特に炭化珪素半導体パワー素子に関するものである。
【背景技術】
【０００２】
珪素を用いたパワーデバイスの物性限界を打破するために、炭化珪素を用いたパワーデバイス用ＤＭＯＳＦＥＴの開発が行われている。特に、デバイスのオン／オフを制御するＭＯＳチャネル部において、素子のチャネル抵抗を小さくするためにチャネル移動度の向上や、チャネル長の短縮に関する開発が精力的に行われている。
【０００３】
特許文献１に示されるパワーＭＯＳＦＥＴは、ＵＭＯＳＦＥＴと呼ばれ、高電圧かつ高パワーの用途において有用な周知のデバイスである。ＵＭＯＳＦＥＴは、Ｕ字形溝内にトレンチゲート電極部が形成されたＭＯＳＦＥＴであり、Ｕ字形溝の溝側壁に形成される酸化物層と、当該酸化物層に接して形成されるゲート電極とを備える。また、このＵＭＯＳＦＥＴは、ソース電極とドレイン電極とを備える。ゲート電極に正の電圧が印加されていない場合には、ｐ型炭化珪素ベース層は、ｎ型炭化珪素ソース層をｎ型炭化珪素ドリフト層から電気的に分離する（オフ状態）。ゲート電極に正の電圧が印加された場合には、Ｕ字形溝の側壁に沿ったｐ型炭化珪素ベース層中に電子反転層、つまり、チャネルが形成される。その結果、ドレイン電極から、ｎ型炭化珪素基板とｎ型炭化珪素ドリフト層とｐ型炭化珪素ベース層、そして、ｎ型炭化珪素ソース層とを通って、ソース電極に向かって電流の流れが生じる（オン状態）。
【０００４】
【特許文献１】米国特許第５５０６４２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
炭化珪素は珪素と比べて絶縁破壊電界が１０倍と大きく、それを縦型パワーＭＯＳＦＥＴ用の材料として用いた場合、高耐圧・低抵抗で、スイッチング損失の少ないユニポーラ素子ができる。しかし、縦型ＭＯＳＦＥＴのオン／オフを制御するトレンチゲート電極部において、炭化珪素上にゲート絶縁用熱酸化膜を用いた場合、ＭＯＳチャネル移動度は炭化珪素と熱酸化膜間の界面形成される界面準位により低くなり、素子全体としてのオン抵抗が増大する。
【０００６】
このチャネル抵抗を下げるためには、チャネル長さを短縮するか、あるいは、ｐ型炭化珪素ベース層のアクセプタ不純物濃度を下げることによりチャネル移動度を上げる方法が有効である。
【０００７】
しかし、特許文献１に記載された構造からなるＵＭＯＳＦＥＴでは、ｐ型炭化珪素ベース層がチャネルを形成する。そのため、チャネル長を短縮する場合には、オフ耐圧用のｐ型炭化珪素ベース層の厚さを薄くしなければならず、耐圧特性を保持できなくなる。また、ｐ型炭化珪素ベース層のアクセプタ不純物濃度を下げると、チャネル形成部のｐ型アクセプタ不純物濃度を下げなければならず、耐圧特性を保持できなくなる。以上のように、耐圧特性を保持しながら、チャネルのオン抵抗を下げることができないという問題があった。
【０００８】
本発明は、上記のような問題点を解決するためになされたものであり、耐圧特性を保持しながら、チャネルのオン抵抗を下げることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の請求項１に係る炭化珪素半導体装置は、第１導電型炭化珪素半導体基板表面に形成される第１導電型炭化珪素ドリフト層と、前記第１導電型炭化珪素ドリフト層上に形成される第２導電型炭化珪素チャネル層と、前記第２導電型炭化珪素チャネル層の下面に接して前記第１導電型炭化珪素ドリフト層中に設けられる第２導電型炭化珪素ベース層と、前記第２導電型炭化珪素チャネル層上に形成される第１導電型炭化珪素ソース層と、前記第１導電型炭化珪素ソース層、および、前記第２導電型炭化珪素ベース層に電気的に接続して設けられるソース電極と、前記第１導電型炭化珪素半導体基板裏面に設けられるドレイン電極と、前記第１導電型炭化珪素ソース層表面から、前記第２導電型炭化珪素チャネル層を貫通して、前記第１導電型炭化珪素ドリフト層に達するトレンチ内壁に絶縁膜を介して形成されるゲート電極とを備え、前記第２導電型炭化珪素ベース層は、前記トレンチと離れて設けられている。
【発明の効果】
【００１０】
本発明の炭化珪素半導体装置によれば、耐圧特性を保持しながら、第２導電型炭化珪素チャネル層のオン抵抗を下げることができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、本実施の形態に係る炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴの断面図である。炭化珪素ＭＯＳＦＥＴは、ｎ型炭化珪素基板１と、ｎ型炭化珪素ドリフト層２と、ｐ型炭化珪素ベース層３と、ｐ型炭化珪素チャネル層４と、ｎ型炭化珪素ソース層５と、ｐ型炭化珪素コンタクト層６と、ゲート絶縁膜７と、ゲート電極８と、ソース電極９と、ドレイン電極１０と、トレンチゲート電極部１１を備える。
【００１２】
本実施の形態にかかる炭化珪素半導体装置の構造を、図２〜図７を用いて、その製造方法とともに説明する。図２において、まず、第１導電型炭化珪素ドリフト層であるｎ型炭化珪素ドリフト層２が、第１導電型炭化珪素半導体基板であるｎ型炭化珪素基板１表面に形成される。ｎ型炭化珪素ドリフト層２は、熱ＣＶＤ（Chemical Vapor Deposition）からなるエピタキシャル方法により形成される。ｎ型炭化珪素ドリフト層２は、例えば、温度１５００〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス流量：Ｈ2＝５０ｌ／ｍｉｎ、生成ガス流量：ＳｉＨ4／Ｃ3Ｈ8／Ｎ2＝９ｃｃｍ／４．５ｃｃｍ／１．５ｃｃｍ、ｎ型ドーパント濃度５ｅ１５〜１．５ｅ１６ｃｍ-3の条件で、膜厚が７〜１５μｍとなるように形成される。
【００１３】
次に、第２導電型炭化珪素チャネル層であるｐ型炭化珪素チャネル層４が、ｎ型炭化珪素ドリフト層２上に形成される。ｐ型炭化珪素チャネル層４は、ｎ型炭化珪素ドリフト層２形成後、生成ガスのうち、Ｎ2をＴＭＡ（トリメチルアルミニウム）に切り換えて、エピタキシャル方法により形成される。本実施の形態では、ｐ型炭化珪素チャネル層４をエピタキシャル方法により形成するが、Ａｌイオンのイオン注入により形成してもよい。このｐ型炭化珪素チャネル層４の膜厚、および、アクセプタ不純物濃度については後述する。
【００１４】
次に、第１導電型炭化珪素ソース層であるｎ型炭化珪素ソース層５が、ｐ型炭化珪素チャネル層４上に形成される。ｎ型炭化珪素ソース層５は、ｐ型炭化珪素チャネル層４形成後、生成ガスのうち、ＴＭＡを再びＮ2に切り換えて、エピタキシャル方法により形成される。ｎ型炭化珪素ソース層５は、例えば、ドーパント濃度１ｅ１９〜３ｅ１９ｃｍ-3の条件で、膜厚が０．１〜１．０μｍとなるように形成される。本実施の形態では、ｎ型炭化珪素ソース層５をエピタキシャル方法により形成するが、Ｎイオンのイオン注入により、上記と同様の深さ、不純物濃度を有するｎ型炭化珪素ソース層５を形成してもよい。
【００１５】
上述したｐ型炭化珪素チャネル層４の膜厚、および、アクセプタ不純物濃度は、ｎ型炭化珪素ドリフト層２とｎ型炭化珪素ソース層５との間で、短チャネル効果によるパンチスルーが起こらないように設定する必要がある。
【００１６】
ｎ型炭化珪素ドリフト層２とｐ型炭化珪素チャネル層４の界面から、ｐ型炭化珪素チャネル層４側に形成される空乏層の幅ｄ1（μｍ）は、以下の式で表される。ここで、εrは炭化珪素の比誘電率、ε0は真空誘電率（Ｆ／ｍ）、ｅは電子の電荷量（Ｃ）、Ｎd1はｎ型炭化珪素ドリフト層２のドナー不純物濃度（ｃｍ-3）、Ｎaはｐ型炭化珪素チャネル層４のアクセプタ不純物濃度（ｃｍ-3）、Ｖdはｎ型炭化珪素ドリフト層２とｐ型炭化珪素チャネル層４が形成するｐｎ接合間における炭化珪素の拡散電位（ｅＶ）である。Ｖは、ｎ型炭化珪素ドリフト層２とｐ型炭化珪素チャネル層４が形成するｐｎ接合に対して逆方向に印加される電圧の電位ポテンシャル（ｅＶ）である。
【００１７】
【数１】
2008147232.tif 000003
【００１８】
同様に、ｎ型炭化珪素ソース層５とｐ型炭化珪素チャネル層４の界面から、ｐ型炭化珪素チャネル層４側に形成される空乏層の幅ｄ2（μｍ）は、以下の式で表される。ここで、Ｎd2はｎ型炭化珪素ソース層５のドナー不純物濃度（ｃｍ-3）である。
【００１９】
【数２】
2008147232.tif 000004
【００２０】
ｎ型炭化珪素ドリフト層２とｎ型炭化珪素ソース層５との間で短チャネル効果によるパンチスルーが起こらないようにするためには、ｐ型炭化珪素チャネル層４の膜厚ｄが以下の条件を満たすことが必要である。
ｄ＞ｄ1＋ｄ2・・・（３）
【００２１】
εrを９．７、ε0を８．８５×１０-12（Ｆ／ｍ）、ｅを１．６×１０-19（Ｃ）、Ｎd1を１．０×１０16（ｃｍ-3）、Ｎd2を３．０×１０19（ｃｍ-3）、Ｖdを２．９１（ｅＶ）とする。また、ＯＦＦ時のドレイン電圧は、ｎ型炭化珪素ドリフト層２と、後述するｐ型炭化珪素ベース層３との間に広がる空乏層に印加される。そのため、理想的には、ｎ型炭化珪素ドリフト層２とｐ型炭化珪素チャネル層４には電圧は印加されないため、電圧Ｖは０（ｅＶ）とする。図８は、これらの数値を代入し、縦軸にチャネル長（ｄ）あるいは空乏層厚（ｄ1＋ｄ2）、横軸にアクセプタ不純物濃度（Ｎa）を取って図に表したものである。図には、ｄ1＋ｄ2がＮaに対して略直線的に変化する曲線が示されている。式（１）〜（３）を満たす領域は、図８の斜線で示される領域内に限定される。
【００２２】
チャネル抵抗は、チャネル長ｄと、チャネル移動度によって決まる。一般的に、チャネル移動度はｐ型炭化珪素チャネル層４のアクセプタ不純物濃度Ｎaに依存するため、換言すれば、チャネル抵抗は、チャネル長ｄと、アクセプタ不純物濃度Ｎaに依存する。そのため、最適なチャネル抵抗を求めるためには、チャネル抵抗を、チャネル長ｄと、アクセプタ不純物濃度Ｎaで表し、図８の領域内で最小となるチャネル長ｄの値とアクセプタ不純物濃度Ｎaの値の組み合わせで設定することが望ましい。
【００２３】
以上のように形成される図２の次には、図３のように、第２導電型炭化珪素ベース層であるｐ型炭化珪素ベース層３が、ｐ型炭化珪素チャネル層４の下面に接してｎ型炭化珪素ドリフト層２中に設けられる。
【００２４】
具体的には、ｎ型炭化珪素ソース層５の上にパターンマスクを形成し、ｐ型炭化珪素チャネル層４の最深部から０．７〜１．０μｍの領域に濃度５×ｅ17〜２×ｅ18ｃｍ-3のＡｌイオンを選択的に注入して、ｐ型炭化珪素ベース層３を形成する。ここで、ｎ型炭化珪素ソース層５のＮ濃度は、ｐ型炭化珪素ベース層３のＡｌ濃度よりも十分に高く設定されている。そのため、ｐ型炭化珪素ベース層３を形成するために、上記のＡｌイオン注入を行っても、ｐ型炭化珪素ベース層３上方の結晶表面付近のｎ型炭化珪素ソース層５は十分有効にｎ型ドーパントとして機能する。なお、本実施の形態では、ｐ型炭化珪素ベース層３のアクセプタ不純物濃度は、ｐ型炭化珪素チャネル層４のアクセプタ不純物濃度よりも高くしている。換言すれば、ｐ型炭化珪素チャネル層４のアクセプタ不純物濃度は、ｐ型炭化珪素ベース層３のアクセプタ不純物濃度よりも低くしている。また、隣り合うｐ型炭化珪素ベース層３同士は、例えば、２〜４μｍ離れて配置される。
【００２５】
次に図４のように、ｎ型炭化珪素ソース層５の一部をｐ型にし、後述するソース電極９とｐ型炭化珪素ベース層３とを接続するｐ型炭化珪素コンタクト層６を形成する。具体的には、ｐ型炭化珪素ベース層３を形成するパターンマスク除去後、ｎ型炭化珪素ソース層５の上に新たにパターンマスクを形成し、Ａｌイオンを高い濃度１．５ｅ20〜５．０ｅ20ｃｍ-3で、ｐ型炭化珪素ベース層３に至る深さまで注入することにより形成する。このように、ｐ型炭化珪素ベース層３より濃度が高いｐ型炭化珪素コネクタ層６を、ソース電極９とｐ型炭化珪素ベース層３の間に設けることにより、ソース電極９とｐ型炭化珪素ベース層３との間にショットキ障壁が生じることを防ぐことができる。マスク除去後、アニール装置によって素子基板を１４００〜１９００℃のアニール処理し、注入イオン領域を電気的に活性化させる。
【００２６】
次に、ｎ電型炭化珪素ソース層５表面から、ｐ型炭化珪素チャネル層４を貫通して、ｎ型炭化珪素ドリフト層２に達するトレンチ１２内壁に絶縁膜であるゲート絶縁膜を介して形成されるゲート電極８を形成する。トレンチゲート電極部１１は、ゲート絶縁膜７とゲート電極８を備える。
【００２７】
具体的には、図５に示すように、犠牲酸化、あるいは、ＲＩＥ（Reactive Ion Etching）により、一対の隣り合うｐ型炭化珪素ベース層３間の中央に、幅が０．２〜２．０μｍ、深さがｐ型炭化珪素チャネル層４の最深部と接するｎ型炭化珪素ドリフト層２まで達するトレンチ１２を形成する。このため、図５のように、ｐ型炭化珪素ベース層３は、トレンチ１２と離れて設けられることになる。また、トレンチ１２の下端は、ｐ型炭化珪素ベース層３の下端よりも上方に位置するように形成される。換言すれば、ｐ型炭化珪素ベース層３の下端は、トレンチ１２の下端よりも下方に位置するように形成される。
【００２８】
次に、図６に示すように、トレンチ１２内壁を含む素子表面に、ゲート絶縁膜７が形成される。その後、トレンチ１２内壁に形成されたゲート絶縁膜７に少なくとも接触するゲート電極８を選択的に形成する。このゲート電極８は、例えば、電極形成技術、リソグラフィ技術およびエッチング技術により形成される。
【００２９】
次に、図７に示すように、ソース電極９は、ｎ型炭化珪素ソース層５、および、ｐ型炭化珪素ベース層３に電気的に接続して設けられる。本実施の形態では、ソース電極９は、ｐ型炭化珪素コネクタ層６により、ｐ型炭化珪素ベース層３と電気的に接続される。また、ドレイン電極１０は、ｎ型炭化珪素基板１裏面に設けられる。これらの電極は、例えば、リソグラフィ技術、エッチング技術、および、電極形成技術により形成される。
【００３０】
最後に、ソース電極９およびドレイン電極１０を、接触している炭化珪素と合金化させるために、ｎ型炭化珪素基板１に対して、例えば、基板９５０〜１０００℃、処理時間２０〜６０秒間、昇温速度１０〜２５℃／秒のＲＴＡ（Rapid Thermal Anneal）処理を行う。これにより、図７に示すような素子構造の主要部が完成する。
【００３１】
以上のように構成される炭化珪素ＭＯＳＦＥＴでは、ゲート電極８に正の電圧を印加した場合には、トレンチ１２側壁のゲート絶縁膜７と接するｐ型炭化珪素チャネル層４の界面近傍付近に電子反転層が形成され、ＭＯＳＦＥＴがＯＮする。一方、ゲート電極８に電圧を印加しない場合には、ドレイン電極１０に印加された電圧は、ｐ型炭化珪素ベース層３とｎ型炭化珪素ドリフト層２の間に広がる空乏層にかかり、ＭＯＳＦＥＴがＯＦＦする。
【００３２】
このような動作をする炭化珪素ＭＯＳＦＥＴでは、オフ耐圧用のｐ型炭化珪素ベース層３とｐ型炭化珪素チャネル層４が独立して形成可能な構成となっている。そのため、デバイスのオフ耐圧を保持するｐ型炭化珪素ベース層３を十分厚く形成して、十分なオフ耐圧を得る一方で、チャネル長を決めるｐ型炭化珪素チャネル層４を、ｐ型炭化珪素ベース層３の厚さと無関係に、十分薄く形成することができる。そして、ｐ型炭化珪素チャネル層４の厚さを薄くすれば、ゲート酸化膜／炭化珪素界面の欠陥起因準位を低減することができ、チャネル移動度を高くすることができる。その結果、チャネルのオン抵抗を下げることができる。このようにして、耐圧特性を保持と、チャネルのオン抵抗の低下をトレードオフなしに実現することができる。
【００３３】
さらに、ｐ型炭化珪素チャネル層４を薄くした場合には、必要とされるトレンチ１２を浅くすることができるため、従来のＵＭＯＳＦＥＴと比べて、トレンチゲート電極部１１の高密度化に極めて有利である。
【００３４】
また、ｐ型炭化珪素チャネル層４の膜厚ｄを、ｎ型炭化珪素ドリフト層２とｐ型炭化珪素チャネル層４の間に形成される空乏層の幅と、ｎ型炭化珪素ソース層５とｐ型炭化珪素チャネル層４の間に形成される空乏層の幅の和より大きくしている。このため、ｎ型炭化珪素ドリフト層２とｎ型炭化珪素ソース層５との間で短チャネル効果によるパンチスルーを防ぐことができる。
【００３５】
また、ｐ型炭化珪素チャネル層４のアクセプタ不純物濃度は、ｐ型炭化珪素ベース層３のアクセプタ不純物濃度よりも低い。これにより、オフ耐圧を保持しつつ、チャネルのオン抵抗をさらに下げることが可能となる。
【００３６】
また、ｐ型炭化珪素ベース層３の下端は、トレンチ１２の下端よりも下方に位置するため、トレンチ１２下方においても、ｐ型炭化珪素ベース層３による空乏層が広がる。そのため、トレンチ１２下方はその空乏層にシールドされることになり、トレンチ１２底部での電界集中を回避することができる。こうして、オン／オフ制御時のトレンチゲート電極部１１の電圧耐性を向上させることができるようになる。
【００３７】
また、一般的な横型チャネルを有するＭＯＳＦＥＴの場合、チャネル幅を０．５μｍ以下に微細化するためには、リソグラフィー技術において少なくとも±０．２μｍ内の精度が要求され、作成が困難である。しかし、本実施の形態では、縦型チャネルを有するＭＯＳＦＥＴであり、ｐ型炭化珪素チャネル層４をエピタキシャル方法により形成している。このような成膜工程は、そのオーダーにおいても比較的精度よく膜厚の寸法を制御することができるため、容易に短チャネルを形成することができる。
【図面の簡単な説明】
【００３８】
【図１】実施の形態１に係る炭化珪素半導体装置を示す断面図である。
【図２】実施の形態１に係る炭化珪素半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る炭化珪素半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る炭化珪素半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る炭化珪素半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る炭化珪素半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る炭化珪素半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る炭化珪素半導体装置を構成するｐ型炭化珪素チャネル層４の膜厚とアクセプタ不純物濃度の設定範囲を示す図である。
【符号の説明】
【００３９】
１  ｎ型炭化珪素基板、２  ｎ型炭化珪素ドリフト層、３  ｐ型炭化珪素ベース層、４  ｐ型炭化珪素チャネル層、５  ｎ型炭化珪素ソース層、６  ｐ型炭化珪素コンタクト層、７  ゲート絶縁膜、８  ゲート電極、９  ソース電極、１０  ドレイン電極、１１  トレンチゲート電極部、１２  トレンチ。
【図１】
2008147232.tif 000007
【図２】
2008147232.tif 000008
【図３】
2008147232.tif 000009
【図４】
2008147232.tif 000010
【図５】
2008147232.tif 000011
【図６】
2008147232.tif 000012
【図７】
2008147232.tif 000013
【図８】
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