(57)【要約】【課題】電流駆動能力とショートチャンネル效果(Short channel effect)の改善でトランジスタの制御能力を向上させ高速の低電圧半導体素子を提供する。【解決手段】本発明は半導体素子及びその製造方法に関し、特にゲート電極でサラウンディングチャンネル構造を取り囲むよう素子を設計することにより、電流駆動能力とショートチャンネル效果の改善によってトランジスタの制御能力を向上させ、高速の低電圧半導体素子を形成することができる技術である。【選択図】図２
2008034785.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成され、活性領域を画成する素子分離構造と、
ソース／ドレーン領域を連結し、前記活性領域下側の半導体基板と所定距離分離したサラウンドチャンネル構造と、
前記サラウンドチャンネル構造を取り囲むゲート電極を含むことを特徴とする半導体素子。
【請求項２】
前記サラウンドチャンネル構造は複数個に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記活性領域の長手方向でリセスチャンネル構造をさらに含み、下部リセスチャンネル構造の幅は上部リセスチャンネル構造の幅より広いことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記サラウンドチャンネル構造とその下側の前記半導体基板の間で分離した所定距離は１００Å〜２，０００Åであることを特徴とする請求項１に記載の半導体素子。
【請求項５】
ゲート領域の長手方向で前記サラウンドチャンネル構造の水平幅は５０Å〜１，０００Åであること特徴とする請求項１に記載の半導体素子。
【請求項６】
半導体基板に素子分離構造を形成して活性領域を画成する段階と、
リセスマスクで前記活性領域を食刻してリセスチャンネル構造を形成し、下側の前記半導体基板と所定距離分離したサラウンドチャンネル構造を形成する段階と、
ゲートハードマスク層パターンと前記リセスチャンネル構造を埋め込み、前記サラウンドチャンネル構造を取り囲むゲート電極を含むゲート構造物を形成する段階を含むことを特徴とする半導体素子の製造方法。
【請求項７】
前記活性領域を画成する段階は、
前記半導体基板の上部に前記活性領域を覆うパッド絶縁膜パターンを形成する段階と、
前記パッド絶縁膜パターンの側壁にスペーサを形成する段階と、
前記スペーサと前記パッド絶縁膜パターンを食刻マスクに露出した前記半導体基板を食刻してトレンチを形成する段階と、
前記スペーサを除去してその下部の前記半導体基板を露出する段階と、
前記露出した半導体基板を含む前記トレンチを埋め込む素子分離用絶縁膜を形成する段階と、
前記パッド絶縁膜パターンを露出するまで前記素子分離用絶縁膜を平坦化食刻し、素子分離構造を形成する段階を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記パッド絶縁膜パターンは酸化膜、窒化膜、ポリシリコン層及びこれらの組合せのうち選択されたいずれかで形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
ゲート領域の長手方向で前記スペーサの厚さは１００Å〜１，２００Åであること特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１０】
前記スペーサ除去工程は湿式食刻法で行われることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記トレンチと前記素子分離用絶縁膜の界面に熱酸化膜、窒化膜、酸化膜及びこれらの組合せのうち選択されたいずれか１つの膜を形成する段階をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１２】
前記活性領域を画成する段階は、
前記半導体基板の上部に素子分離領域を画成するパッド絶縁膜パターンを形成する段階と、
前記パッド絶縁膜パターンを食刻マスクに露出した前記半導体基板を食刻してトレンチを形成する段階と、
前記パッド絶縁膜パターンを所定厚さに食刻して前記活性領域の端部に前記半導体基板を露出する段階と、
前記露出した半導体基板を含む前記トレンチを埋め込む素子分離構造を形成する段階を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１３】
ゲート領域の長手方向で前記パッド絶縁膜パターンの一側の食刻された水平厚さは１００Å〜１，２００Åであることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記リセスチャンネル構造を形成する段階は、
前記活性領域の上部にリセス領域を画成するハードマスク層パターンを形成する段階と、
前記リセス領域の下部に露出した前記半導体基板を食刻して第１リセスを形成し、ゲート領域の長手方向の前記素子分離構造の側壁にフィン型半導体基板を形成する段階と、
前記第１リセスと前記ハードマスク層パターンの側壁にリセス側壁スペーサを形成する段階と、
前記リセス側壁スペーサを食刻マスクに前記第１リセス下部に露出した前記半導体基板を食刻して第２リセスを形成し、前記フィン型半導体基板が下部の半導体基板と所定距離分離してサラウンドチャンネル構造を形成する段階と、
前記サラウンドチャンネル構造と前記ハードマスク層パターンの間に露出した前記素子分離構造を食刻して前記サラウンドチャンネル構造を露出する段階と、
前記ハードマスク層パターンを除去して前記半導体基板を露出する段階を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１５】
前記ハードマスク層パターンの形成段階は、
前記半導体基板と前記素子分離構造の上部にハードマスク層を形成する段階と、
前記ハードマスク層の上部に感光膜を形成する段階と、
アイランドリセスマスクで前記感光膜を露光及び現像して前記リセス領域を画成する感光膜パターンを形成する段階と、
前記感光膜パターンを食刻マスクに前記ハードマスク層を食刻してハードマスク層パターンを形成する段階と、
前記感光膜パターンを除去する段階を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記ゲート領域の長手方向で前記アイランドリセスマスクの幅は、前記活性領域の幅より広いことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記ハードマスク層は酸化膜、ポリシリコン層及びこれらの組合せのうち選択されたいずれかで形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記第２リセス形成のための食刻工程は、等方性食刻法で行われることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１９】
前記フィン型半導体基板は、複数個に形成されることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２０】
前記サラウンドチャンネル構造と下側の前記半導体基板の間に分離された前記所定距離は１００Å〜２，０００Åであること特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２１】
前記ゲート構造物の形成段階は、
前記リセスチャンネル構造を埋め込み、前記サラウンドチャンネル構造を取り囲むゲート導電層を形成する段階と、
前記ゲート導電層の上部にゲートハードマスク層を形成する段階と、
ゲートマスクを食刻マスクに前記ゲートハードマスク層と前記ゲート導電層をパターニングしてゲート構造物を形成する段階を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項２２】
前記ゲート導電層は下部ゲート導電層と上部ゲート導電層の積層構造で形成することを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記下部ゲート導電層はポリシリコン層を含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記上部ゲート導電層はコバルト（Ｃｏ）層、ニッケル（Ｎｉ）層、チタン（Ｔｉ）層、チタン窒化（ＴｉＮ）膜、タングステン（Ｗ）層、タングステン窒化（ＷＮ）膜、アルミニウム（Ａｌ）層、銅（Ｃｕ）層、タングステンシリサイド（ＷＳｉｘ）層、コバルトシリサイド（ＣｏＳｉｘ）層、チタンシリサイド（ＴｉＳｉｘ）層、ニッケルシリサイド（ＮｉＳｉｘ）層及びこれらの組合せのうち選択されたいずれかで形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２５】
前記サラウンドチャンネル構造を含む前記露出した半導体基板にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ素子に関し、特にサラウンドチャンネルトランジスタ(Surrounded channel transistor)を備えた半導体素子とその製造方法に関する。
【背景技術】
【０００２】
一般に、セルトランジスタのチャンネル長が減少するほど、セルトランジスタのしきい値電圧を合わせるため、セルチャンネルのイオン濃度が増加する。これにより、Ｓ／Ｄ領域の電界が増加して漏れ電流が増加し、結局、ＤＲＡＭのリフレッシュ特性は悪化する。さらに、デザインルールの減少により、ショートチャンネル效果(Short channel effect)に関する問題がますます克服し難くなった。従って、セルトランジスタのチャンネル長を伸ばすためリセストランジスタとフィン型トランジスタのような多重チャンネルフィールド效果トランジスタ(Multi-channel Field Effect Transistor、以下、ＭｃＦＥＴと記す)が提案された。
しかし、ＭｃＦＥＴ技術では追加的蒸着工程と平坦化食刻工程により工程の複雑度が増加するデメリットがある。さらに、フィン型トランジスタ技術ではデザインルールの減少に伴いフィン型チャンネルの厚さと高さを調節し難いデメリットがある。そして、フィン型チャンネルの下部が半導体基板と連結されているので、デザインルールの減少に伴いフィン型チャンネルの高さがソース／ドレーン領域の深さより浅い場合、ソース／ドレーン領域の間にパンチスルー(Punch-through)現象が容易に発生するデメリットがある。従って、ゲート制御能力を向上させ、素子の性能を改善する新しい構造の素子が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は前記のような問題点を解決するためのもので、素子分離構造の形成時、側壁絶縁膜を形成し半導体基板を食刻して素子分離構造とリセスチャンネル構造の形成に対する食刻工程でサラウンディングチャンネル構造を形成する。さらに、サラウンディングチャンネル構造の水平厚さに対する工程マージンを向上させるため素子分離構造の形成時、側壁絶縁膜を形成する。そして、ソース／ドレーン領域間のパンチスルー現象を防止するためサラウンディングチャンネル構造を下部の半導体基板から所定距離分離する。従って、本発明の一実施形態に係る半導体素子及びその製造方法は、電流駆動能力とショートチャンネル效果(Short channel effect)の改善でトランジスタの制御能力を向上させ高速の低電圧半導体素子を提供することができる。
【課題を解決するための手段】
【０００４】
本発明の一実施形態に係る半導体素子は、
半導体基板に形成され、活性領域を画成する素子分離構造と、ソース／ドレーン領域を連結し、活性領域下側の半導体基板と所定距離分離したサラウンドチャンネル構造(Surrounded channel structure)と、サラウンドチャンネル構造を取り囲むゲート電極を含むことを特徴とする。
【０００５】
さらに、本発明の他の実施形態に係る半導体素子の製造方法は、
半導体基板に素子分離構造を形成し活性領域を画成する段階と、リセスマスクで所定領域の活性領域を食刻してリセスチャンネル構造を形成し、ゲート領域の長手方向で下側の半導体基板と所定距離分離したサラウンドチャンネル構造を形成する段階と、ゲートハードマスク層パターンとリセスチャンネル構造を埋め込みサラウンドチャンネル構造を取り囲むゲート電極を含むゲート構造物を形成する段階を含むことを特徴とする。
【発明の効果】
【０００６】
本発明に係る半導体素子及びその製造方法は、素子分離構造とリセスチャンネル構造の形成に対する食刻工程でサラウンドチャンネル構造を形成し工程を単純化することができる。さらに、素子分離構造の形成時に形成された側壁絶縁膜の厚さでサラウンドチャンネル構造の水平厚さを決め、これに対する工程マージンを向上させることができる。そして、サラウンドチャンネル構造を下部の半導体基板から所定距離分離しソース／ドレーン領域間のパンチスルー現象を防止することができる。結局、素子の電流駆動能力とショートチャンネル效果を改善することができる。従って、トランジスタの制御能力を向上させ高速の低電圧半導体素子を提供できるメリットがある。
【発明を実施するための最良の形態】
【０００７】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図１は、本発明の一実施形態に係る半導体素子のレイアウトである。半導体素子は活性領域１０１、リセスゲート領域１０３及びゲート領域１０５を含む。活性領域１０１は素子分離構造１２５により画成される。本発明の一実施形態によると、リセスゲート領域１０３はアイランド型(Island type)であり、ゲート領域１０５の長手方向でリセスゲート領域１０３の幅は活性領域１０１の幅より広いのが好ましい。
【０００８】
図２は、本発明の一実施形態に係る半導体素子の断面図であり、図２（ｉ)は図１のＩ−Ｉ’に沿う断面図で、図２（ii）は図1のII-II'に沿う断面図である。本発明に係る半導体素子は、図１に示した活性領域１０１を画成する素子分離構造２２５と、ソース／ドレーン領域を連結し、図１の活性領域１０１下側の半導体基板２１０と所定距離分離したサラウンドチャンネル構造２４０と、これを取り囲むゲート電極２９３を含む。本発明の一実施形態によると、サラウンドチャンネル構造２４０は図１のゲート領域１０５の長手方向で活性領域１０１下側の半導体基板２１０に複数個に形成される。特に、サラウンドチャンネル構造２４０は二重サラウンドチャンネル構造に形成されるのが好ましい。さらに、本発明に係る半導体素子は図１に示した活性領域１０１の長手方向でリセスチャンネル構造２４５をさらに含む。ここで、下部リセスチャンネル構造２４５の幅は上部リセスチャンネル構造より少なくとも同じであることが好ましい。本発明の他の実施形態によると、サラウンドチャンネル構造２４０とその下側の半導体基板２１０の間で分離された所定距離は１００Å〜２，０００Åであるのが好ましい。さらに、図１に示したゲート領域１０５の長手方向でサラウンドチャンネル構造２４０の幅は５０Å〜１，０００Åであることが好ましい。
【０００９】
図３ａ〜図３ｈは、本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。ここで、図３ａ（ｉ)〜図３ｈ（ｉ)は図１のＩ−Ｉ’に沿う断面図で、図３ａ（ii)〜図３ｈ（ii）は図１のII−II’に沿う断面図である。半導体基板３１０の上部に第１パッド絶縁膜３１３、第２パッド絶縁膜(図示省略)及び第１ハードマスク層(図示省略)を形成する。次に、全体表面の上部に感光膜(図示省略)を形成した後、これを素子分離マスク(図示省略)に露光及び現像して感光膜パターン(図示省略)を形成する。以後、感光膜パターンをマスクに第１ハードマスク層及び第２パッド絶縁膜を食刻して第１ハードマスク層パターン３１７と第２パッド絶縁膜パターン３１５を形成した後、感光膜パターンを除去する。次に、第１ハードマスク層パターン３１７と第２パッド絶縁膜パターン３１５の側壁に第１絶縁スペーサ３１９を形成した後、第１絶縁スペーサ３１９と第１ハードマスク層パターン３１７を食刻マスクに第１パッド絶縁膜３１３と半導体基板３１０を食刻し素子分離用トレンチ３２０を形成する。本発明の一実施形態によると、第１パッド絶縁膜３１３は酸化膜であるのが好ましく、第２パッド絶縁膜パターン３１５は窒化膜で形成するのが好ましい。さらに、第１ハードマスク層パターン３１７は酸化膜、ポリシリコン層またはこれらの組合せで形成するのが好ましく、第１絶縁スペーサ３１９は酸化膜、窒化膜またはこれらの組合せであるのが好ましい。一方、第1絶縁スペーサ３１９の幅は後続するサラウンドチャンネル構造の水平厚さに応じて決めることができ、サラウンドチャンネル構造の水平厚さより後続する食刻工程及び熱酸化工程により損なわれる半導体基板の厚さほどさらに厚くなければならない。特に、第１絶縁スペーサ３１９の厚さは１００Å〜１，２００Åであるのが好ましい。
【００１０】
一方、本発明の他の実施形態によると、第１パッド絶縁膜、第２パッド絶縁膜及び第１ハードマスク層が形成された半導体基板３１０の上部に素子分離領域を画成する感光膜パターン(図示省略)を形成した後、感光膜パターンをマスクに第１ハードマスク層、第２パッド絶縁膜及び第１パッド絶縁膜３１３を食刻し第１パッド絶縁膜パターン、第２パッド絶縁膜パターン及び第１ハードマスク層パターンを形成する。次に、感光膜パターンを除去した後、第１ハードマスク層パターン、第２パッド絶縁膜パターン及び第１パッド絶縁膜パターンの側壁に第１絶縁スペーサを形成した後、第１絶縁スペーサと第１ハードマスク層パターンを食刻マスクに半導体基板３１０を食刻して素子分離用トレンチ３２０を形成することができる。
【００１１】
図３ｂに示されているように、第１絶縁スペーサ３１９とその下部の第１パッド絶縁膜３１３を除去して半導体基板３１０を露出した後、露出した半導体基板３１０とトレンチ３２０を含む全体表面の上部に素子分離用の絶縁膜(図示省略)を形成する。次に、第２パッド絶縁膜パターン３１５を露出するまで素子分離用絶縁膜を平坦化食刻し、図１に示した活性領域１０１を画成する素子分離構造３２５を形成する。本発明の一実施形態によると、素子分離用絶縁膜とトレンチ３２０の界面に熱酸化膜、窒化膜、酸化膜またはこれらの組合せのうち選択されたいずれか１つの膜をさらに形成することができる。素子分離用絶縁膜は酸化膜であるのが好ましい。さらに、第１絶縁スペーサ３１９とその下部の第１パッド絶縁膜３１３に対する除去工程は湿式食刻法で行われるのが好ましい。本発明の他の実施形態によると、素子分離構造３２５の形成のための素子分離用絶縁膜に対する平坦化食刻はＣＭＰまたはエッチバック(Etch-back)法で行われるのが好ましい。
【００１２】
図３ｃに示されているように、所定厚さの素子分離構造３２５を食刻してその高さを低めた後、第２パッド絶縁膜パターン３１５及び第１パッド絶縁膜３１３を除去し半導体基板３１０を露出する。次に、露出した半導体基板３１０にバッファ層３２７を形成した後、ウェル及びチャンネルイオンの注入工程を行い半導体基板３１０に不純物を注入する。以後、全体構造物の上部に第２ハードマスク層３２９を形成する。本発明の一実施形態によると、第２パッド絶縁膜パターン３１５及び第１パッド絶縁膜３１３に対する除去工程は湿式食刻法で行うのが好ましい。さらに、バッファ層３２７は酸化膜で形成し、第２ハードマスク層３２９はポリシリコン層、非晶質炭素膜、窒化膜、Ｓｉｏｎ膜またはこれらの組合せで形成するのが好ましい。
【００１３】
図３ｄに示されているように、第２ハードマスク層３２９の上部に感光膜(図示省略)を形成した後、これをリセスゲートマスク(図示省略)に露光及び現像して図１に示したリセスゲート領域１０３を画成する感光膜パターン３３３を形成する。次に、感光膜パターン３３３を食刻マスクに第２ハードマスク層３２９を食刻し、バッファ層３２７と素子分離構造３２５の一部を露出するリセス領域(図示省略)を形成した後、リセス領域内に露出したバッファ層３２７及び半導体基板３１０を食刻して第１リセス３３５を形成する。以後、感光膜パターン３３３を除去する。本発明の一実施形態によると、リセス領域はアイランド型で、図１に示したゲート領域１０５の長手方向でリセス領域の幅は活性領域１０１の線幅より広いのが好ましい。さらに、図１に示したゲート領域１０５の長手方向に沿う素子分離構造３２５の側壁にフィン型半導体基板３３７を形成し、フィン型半導体基板３３７の厚さｔｃは後続するサラウンドチャンネル構造の水平厚さより以後の熱酸化工程で損なわれる半導体基板の厚さほどさらに厚くなければならない。特に、フィン型半導体基板３３７の厚さｔｃは７０Å〜１，１５０Åであるのが好ましい。
【００１４】
図３ｅに示されているように、全体構造物の上部に第２絶縁膜(図示省略)を形成した後、これを食刻して第１リセス３３５の側壁に第２絶縁スペーサ３３９を形成する。次に、第１リセス３３５の下部に露出した半導体基板３１０を食刻して第２リセス３４３を形成する。本発明の一実施形態によれば、第２リセス３４３ の形成のための食刻工程は等方性食刻法で行われるのが好ましい。この際、図１に示した活性領域１０１の長手方向で第２リセス３４３の幅は少なくとも第１リセス３３５の幅と同じであるのが好ましい。また、図１に示したゲート領域１０５の長手方向に沿い素子分離構造３２５の側壁に形成された図３ｄに示したフィン型半導体基板３３７が下部半導体基板３１０と所定距離分離し、素子分離構造３２５と第２絶縁スペーサ３３９の間にサラウンドチャンネル構造３４０を形成する。本発明の他の実施形態によると、サラウンドチャンネル構造３４０は複数個に形成される。特に、サラウンドチャンネル構造３４０は二重サラウンドチャンネル構造に形成されるのが好ましい。一方、サラウンドチャンネル構造３４０は図１に示した活性領域１０１の長手方向で後続するソース／ドレーン領域が形成される半導体基板３１０を連結する。本発明の他の実施形態によると、サラウンドチャンネル構造３４０とその下側の半導体基板３１０の間で分離された所定距離は２００Å〜２，０００Åであるのが好ましい。
【００１５】
図３ｆに示されているように、露出した素子分離構造３２５を食刻しサラウンドチャンネル構造３４０の上部及び素子分離構造３２５との隣接部分を露出した後、残存する第２絶縁スペーサ３３９と残存する第２ハードマスク層３２９を除去しサラウンドチャンネル構造３４０を完全に露出する。本発明の一実施形態によると、残存する第２ハードマスク層３２９と第２絶縁スペーサ３３９に対する除去工程は湿式食刻法で行われるのが好ましい。
【００１６】
図３ｇに示されているように、バッファ層３２７を除去しサラウンドチャンネル構造３４０を含む半導体基板３１０を露出した後、露出した半導体基板３１０の上部にゲート絶縁膜３６０を形成する。次に、全体構造物の上部にゲート導電層３６５を形成してサラウンドチャンネル構造３４０を取り囲み、第１リセス３３５及び第２リセス３４３を埋め込む。以後、ゲート導電層３６５の上部にゲートハードマスク層３９０を形成する。本発明の一実施形態によると、バッファ層３２７に対する除去工程は湿式食刻法で行われるのが好ましい。本発明の他の実施形態によると、ゲート導電層３６５は下部ゲート導電層３７０と上部ゲート導電層３８０の積層構造で形成するのが好ましい。さらに、下部ゲート導電層３７０はポリシリコン層を含むのが好ましく、上部ゲート導電層３８０はコバルト（Ｃｏ）層、ニッケル（Ｎｉ）層、チタン（Ｔｉ）層、チタン窒化（ＴｉＮ）膜、タングステン（Ｗ）層、タングステン窒化（ＷＮ）膜、アルミニウム（Ａｌ）層、銅（Ｃｕ）層、タングステンシリサイド（ＷＳｉｘ）層、コバルトシリサイド（ＣｏＳｉｘ）層、チタンシリサイド（ＴｉＳｉｘ）層、ニッケルシリサイド（ＮｉＳｉｘ）層またはこれらの組合せで形成するのが好ましい。
【００１７】
図３ｈに示されているように、ゲートマスク（図示省略)を食刻マスクにゲートハードマスク層３９０及びゲート導電層３６５をパターニングし、ゲートハードマスク層パターン３９５とゲート電極３９３を含むゲート構造物３９７を形成する。この際、ゲート構造物３９７の下部は図１に示した活性領域１０１の長手方向でリセスチャンネル構造３４５とゲート領域１０５の長手方向でゲート電極で取り囲まれたサラウンドチャンネル構造３４０を含む。
以後の工程はコンタクトプラグの形成、ビットラインコンタクト及びビットラインの形成、キャパシタコンタクト及びキャパシタの形成、金属配線コンタクト及び金属配線の形成のような一般的なトランジスタの製造工程を行って半導体素子を完成する。
【００１８】
図４ａ及び図４ｂは本発明の他の実施形態に係る半導体素子の製造工程を示した断面図である。ここで、図４ａ（ｉ）及び図４ｂ（ｉ）は図１のＩ−Ｉ'に沿う断面図であり、図４ａ（ii）及び図４ｂ（ii）は図１のII−II'に沿う断面図である。
【００１９】
図４ａに示されているように、半導体基板４１０の上部に第１パッド絶縁膜４１３及び第２パッド絶縁膜４１５を形成する。次に、全体表面の上部に感光膜(図示省略)を形成した後、これを素子分離マスクに露光及び現像して感光膜パターン(図示省略)を形成する。以後、感光膜パターンをマスクに第２パッド絶縁膜４１５、第１パッド絶縁膜４１３及び所定厚さの半導体基板４１０を食刻して素子分離用トレンチ４２０を形成した後、感光膜パターンを除去する。次に、所定厚さの第２パッド絶縁膜４１５を食刻して第１パッド絶縁膜４１３の上部の第２パッド絶縁膜が減少した第２パッド絶縁膜パターン４１７を形成する。本発明の一実施形態によると、第１パッド絶縁膜４１３は酸化膜であり、第２パッド絶縁膜４１５は窒化膜であるのが好ましい。さらに、第２パッド絶縁膜に対する食刻工程により減少した第２パッド絶縁膜４１５の一側の厚さは後続するサラウンドチャンネル構造の厚さに応じて決めることができ、サラウンドチャンネル構造の水平厚さより後続する食刻工程及び熱酸化工程により損なわれる半導体基板の厚さほどさらに厚くなければならない。特に、第２パッド絶縁膜に対する食刻工程により減少した第２パッド絶縁膜４１５の一側の厚さは１００Å〜１，２００Åであるのが好ましい。
【００２０】
図４ｂに示されているように、第２パッド絶縁膜パターン４１７を食刻マスクに露出した第１パッド絶縁膜４１３を食刻した後、全体構造物の上部に素子分離用絶縁膜(図示省略)を形成する。次に、第２パッド絶縁膜パターン４１７を露出するまで素子分離用絶縁膜を平坦化食刻して素子分離構造４２５を形成する。本発明の一実施形態によると、素子分離構造４２５の形成のための平坦化食刻工程はＣＭＰまたはエッチバック法で行われるのが好ましい。さらに、以後の工程は図３ｃ〜図３ｈの半導体素子の製造方法と同様に行うことができる。
【００２１】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る半導体素子のレイアウトである。
【図２】本発明の一実施形態に係る半導体素子の断面図である。
【図３ａ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｂ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｃ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｄ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｅ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｆ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｇ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図３ｈ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ａ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｂ】本発明の他の実施形態に係る半導体素子の製造方法を示した断面図である。
【符号の説明】
【００２３】
１０１  活性領域
１０３  リセスゲート領域
１０５  ゲート領域
１１０、２１０、３１０、４１０  半導体基板
１２５、２２５、３２５、４２５  素子分離構造
２４０、３４０  サラウンドチャンネル構造
２４５  リセスチャンネル構造
２９３、３９３  ゲート電極
２９７、３９７  ゲート構造物
３１３、４１３  第１パッド絶縁膜
３１５、４１７  第２パッド絶縁膜パターン
３１７  第１ハードマスク層パターン
３１９  第１絶縁スペーサ
３２０、４２０  素子分離用トレンチ
３２７  バッファ層
３２９  第２ハードマスク層
３３３  感光膜パターン
３３５  第１リセス
３３７  フィン型半導体基板
３３９  第２絶縁スペーサ
３４３  第２リセス
３６０  ゲート絶縁膜
３６５  ゲート導電層
３７０  下部ゲート導電層
３８０  上部ゲート導電層
３９０  ゲートハードマスク層
３９５  ゲートハードマスク層パターン
４１５  第２パッド絶縁膜
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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【図４ａ】
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【図４ｂ】
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