(57)【要約】【課題】銅配線上に形成された導電層と銅配線との短絡や、ショートマージンの低下を防ぐ。【解決手段】半導体装置１００は、半導体基板１０２上に形成された絶縁膜１０４中に埋め込まれ、表面に複数のヒロック１０８が形成された下層銅配線１０６と、絶縁膜１０４および下層銅配線１０６上に形成された第１の層間絶縁膜１１２と、第１の層間絶縁膜１１２上に形成された第２の層間絶縁膜１１６と、第２の層間絶縁膜１１６上に形成された容量素子１２０とを含む。複数のヒロック１０８のうちの高さが最も高い少なくとも一つの上面が、第２の層間絶縁膜１１６の下面と接している。【選択図】図１
2008218902.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜中に埋め込まれ、表面に複数のヒロックが形成された銅配線と、
前記絶縁膜および前記銅配線上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された導電層と、
を含み、
前記複数のヒロックのうち、高さが最も高い少なくとも一つの上面が、前記第２の層間絶縁膜の下面と接する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁膜および前記銅配線上に形成された拡散防止膜をさらに含み、
前記第１の層間絶縁膜は、前記拡散防止膜を介して、前記絶縁膜および前記銅配線上に形成されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記拡散防止膜は、前記複数のヒロックの側面および、前記複数のヒロックのうちの前記第２の層間絶縁膜の下面と接しているヒロック以外のヒロックの上面に沿って形成された半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記第２の層間絶縁膜の下面と接しているヒロックは、前記第２の層間絶縁膜と接する領域に形成されたＣｕ−Ｓｉ層を含む半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記第１の層間絶縁膜は、前記第２の層間絶縁膜と接する領域に形成された改質膜を含む半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記第２の層間絶縁膜上に、前記導電層である下部電極、容量膜、および上部電極がこの順で積層された容量素子をさらに含む半導体装置。
【請求項７】
半導体基板上に形成された絶縁膜中に設けられた凹部に銅を含む導電材料を埋め込み、前記凹部外部に露出した前記導電材料を化学機械研磨法により除去して銅配線を形成する工程と、
前記半導体基板全面に熱処理を施す工程と、
前記絶縁膜および前記銅配線上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面を平坦化する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に導電層を形成する工程と、
を含み、
前記熱処理を施す工程において、前記銅配線の表面に複数のヒロックが形成され、
前記第１の層間絶縁膜の表面を平坦化する工程において、前記第１の層間絶縁膜の表面に少なくとも一つのヒロックが露出される半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記熱処理を施す工程の後、前記第１の層間絶縁膜を形成する工程の前に、前記絶縁膜および前記銅配線上に拡散防止膜を形成する工程をさらに含み、
前記第１の層間絶縁膜は、前記拡散防止膜を介して、前記絶縁膜および前記銅配線上に形成される半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記拡散防止膜を形成する工程において、前記拡散防止膜は、前記銅配線表面に形成された前記複数のヒロックの側面および上面を覆うように形成される半導体装置の製造方法。
【請求項１０】
請求項７から９いずれかに記載の半導体装置の製造方法において、
前記第１の層間絶縁膜の表面を平坦化する工程の後に、前記第１の層間絶縁膜の表面を改質する工程をさらに含み、当該工程の後に前記第２の層間絶縁膜を形成する工程を行う半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第１の層間絶縁膜の表面を改質する工程において、Ｈｅガス、Ｎ２ガス、またはアンモニアガス雰囲気下で、前記第１の層間絶縁膜の表面にプラズマ照射して前記第１の層間絶縁膜を改質する半導体装置の製造方法。
【請求項１２】
請求項７から１１いずれかに記載の半導体装置の製造方法において、
前記第２の層間絶縁膜を形成する工程において、Ｓｉ含有ガスを含む成膜ガスにより前記第２の層間絶縁膜を形成するとともに、前記第１の層間絶縁膜の表面に露出した前記ヒロックの表面にＳｉ−Ｃｕ合金膜を形成する半導体装置の製造方法。
【請求項１３】
請求項７から１２いずれかに記載の半導体装置の製造方法において、
前記第２の層間絶縁膜上に導電層を形成する工程において、前記導電層として容量素子の下部電極を形成し、
当該工程の後に、前記下部電極上に容量膜および上部電極をこの順で積層する工程をさらに含み、前記容量素子を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、容量素子については、従来のＭＯＳ型容量素子に比し、寄生抵抗および寄生容量が著しく小さいＭＩＭ（Metal-Insulator-Metal）型容量素子が利用されるようになっている。また、このようなＭＩＭ型容量素子をロジックデバイス中に組み込みワンチップ化した構造も開発されている。かかる構造を実現するには、両デバイスの構造および製造プロセスの統合を図る必要がある。ロジックデバイスでは、配線を多層に積層した構造が一般的に利用されている。こうした多層配線構造に、ＭＩＭ型容量素子の構造およびプロセスを如何に適合させるかが重要な技術的課題となる。このような観点から、ＭＩＭ型容量素子の電極をロジックデバイスの多層配線構造と同様の手法で製造するプロセスが開発されている。
【０００３】
従来、ＭＩＭ型容量素子は、特許文献１に記載されたとおり、下層に配線が存在しない領域に形成されることが多く、微細な配線が高い密度で存在する領域の上層に形成されることは稀であった。
【特許文献１】特開２００３−２５８１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、素子の高集積化が進んだ今日では、半導体装置の面積を縮小するために、高い密度で配線が形成された領域の上層にもＭＩＭ型容量素子を形成する必要が生じている。この場合、以下のような課題が存在する。
【０００５】
現在一般に、ロジックデバイスの多層配線には低抵抗の銅配線が用いられている。銅配線の形成には、ダマシン法が広く用いられている。ダマシン法においては、まず、シリコン酸化膜等の絶縁膜に溝を形成した後、銅の拡散を防止するバリアメタル層を形成する。つづいて、溝をめっき等により銅で埋め込んだ後、ＣＭＰで研磨を行うことにより、配線を形成する。その後、銅配線上にＳｉＣＮ膜等の拡散防止膜を形成するが、拡散防止膜形成の前処理の熱処理により、配線の表面にヒロックが生じて配線表面に急峻な段差が生じた状態となってしまう。この段差は、その上に形成される拡散防止膜にも反映され、さらにその上層の層間絶縁膜や容量素子にも反映されることになる。容量素子にこのような急峻な段差が残ったままだと、下層配線上のヒロックの上面と容量素子の下部電極の接触による下層配線と容量素子間の短絡や、短絡に至らないまでもヒロックの上面が容量素子の下部電極に接近することによるショートマージンの低下を招くことになる。これは、ＭＩＭ型容量素子の歩留まりの低下や使用時の信頼性の低下につながる。
同様に、本課題は、上部にＭＩＭ型容量素子を用いた場合だけでなく、ダマシン構造を有する通常の多層配線の場合においても生じうる課題である。すなわち、多層配線を形成する場合において、下層配線上のヒロックに起因する段差は、上層配線にも反映される。結果として下層配線のヒロックと上層配線の接触による上下配線間の短絡や、ショートマージンの低下が生じることになる。
【課題を解決するための手段】
【０００６】
本発明によれば、
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜中に埋め込まれ、表面に複数のヒロックが形成された銅配線と、
前記絶縁膜および前記銅配線上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された導電層と、
を含み、
前記複数のヒロックのうち、高さが最も高い少なくとも一つの上面が、前記第２の層間絶縁膜の下面と接する半導体装置が提供される。
【０００７】
本発明によれば、
半導体基板上に形成された絶縁膜中に設けられた凹部に銅を含む導電材料を埋め込み、前記凹部外部に露出した前記導電材料を化学機械研磨法により除去して銅配線を形成する工程と、
前記半導体基板全面に熱処理を施す工程と、
前記絶縁膜および前記銅配線上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面を平坦化する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に導電層を形成する工程と、
を含み、
前記熱処理を施す工程において、前記銅配線の表面に複数のヒロックが形成され、
前記第１の層間絶縁膜の表面を平坦化する工程において、前記第１の層間絶縁膜の表面に少なくとも一つのヒロックが露出される半導体装置の製造方法が提供される。
【０００８】
このような構成とすれば、複数のヒロックのうち、高さが最も高い少なくとも一つの上面と、第１の層間絶縁膜の上面とを略同一平面上にすることができる。これにより、銅配線の表面にヒロックが形成されていたとしても、銅配線上に形成される第１の層間絶縁膜の上面を平坦にすることができ、その上に形成される第２の層間絶縁膜も平坦にすることができる。また、ヒロックと導電層との間に第２の層間絶縁膜が介在しているので、銅配線と導電層と接触を防ぐことができる。これにより、第２の層間絶縁膜上に形成される導電層と下層の銅配線との短絡やショートマージンの低下を防ぐことができる。
ここで、第２の層間絶縁膜上に形成される導電層は、容量素子の下部電極とすることができ、半導体装置は、下部電極上に容量膜および上部電極がこの順で積層された容量素子を含む構成とすることができる。本発明の構成により、歩留まりおよび信頼性に優れた容量素子を備える半導体装置およびその製造方法が実現される。また、ヒロックと容量素子の下部電極との間に第２の層間絶縁膜が介在しているので、銅配線と下部電極との接触を防ぐことができ、これらの電気特性を良好に保つことができる。
【発明の効果】
【０００９】
本発明によれば、銅配線上に形成された導電層と銅配線との短絡や、ショートマージンの低下を防ぐことができる半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施の形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１１】
図１は、本実施の形態における半導体装置１００の一例を示す断面図である。
半導体装置１００は、シリコン基板等の半導体基板１０２、その上に形成された絶縁膜１０４、絶縁膜１０４中に形成された下層銅配線１０６、絶縁膜１０４上に形成された拡散防止膜１１０、拡散防止膜１１０の上に形成された第１の層間絶縁膜１１２、第１の層間絶縁膜１１２の上に形成された第２の層間絶縁膜１１６、および第２の層間絶縁膜１１６の上に形成された容量素子１２０を含む。図示していないが、半導体基板１０２上にはトランジスタ等の素子が形成される。また、絶縁膜１０４は、複数の層により構成することができ、たとえばコンタクトプラグ等が埋め込まれた構成とすることができる。また、半導体基板１０２と絶縁膜１０４との間に他の絶縁層が介在していてもよい。
【００１２】
本実施の形態において、下層銅配線１０６は、銅を主成分とした材料により構成される。下層銅配線１０６は、銅に加えて、たとえばＡｌ、Ｐｄ、Ａｇ等銅以外の他の金属を含む構成としてもよい。なお、絶縁膜１０４と下層銅配線１０６との界面には、銅の拡散を防止するバリアメタル（図示せず）が設けられている。
【００１３】
本実施の形態において、下層銅配線１０６表面には、ヒロック１０８（第１のヒロック１０８ａ、第２のヒロック１０８ｂおよび第３のヒロック１０８ｃ（ヒロックの高さ１０８ｂ＞１０８ａ＞１０８ｃ）。以下、これらのヒロックをまとめてヒロック１０８という。）が形成されている。ヒロック１０８は、下層銅配線１０６表面のグレインバウンダリがぶつかることにより生じるものであり、銅（Ｃｕ）により構成された突起物である。
【００１４】
拡散防止膜１１０は、ヒロック１０８の側面を覆うように形成されている。拡散防止膜（キャップ膜）１１０は、銅の拡散を防止する機能を有する。拡散防止膜１１０の材料としては、たとえば、ＳｉＣＮまたはシリコン窒化膜（ＳｉＮｘ）等を用いることができる。拡散防止膜１１０をこのような材料で構成した場合、拡散防止膜１１０を第１の層間絶縁膜１１２等にプラグホールを形成する際のエッチングストッパ膜として機能させることもできる。拡散防止膜１１０の膜厚は、たとえば、５０ｎｍ〜１５０ｎｍである。
【００１５】
ここで、ヒロック１０８のうち、高さが最も高い少なくとも一つ（ここでは第１のヒロック１０８ａおよび第２のヒロック１０８ｂ）の上面は、第２の層間絶縁膜１１６の下面と接している。また、第２の層間絶縁膜１１６の下面と接している第１のヒロック１０８ａおよび第２のヒロック１０８ｂの上面は合金化されており、合金膜１１８（Ｓｉ−Ｃｕ合金膜）となっている。このような合金膜１１８および拡散防止膜１１０で周囲を覆われているため、第１のヒロック１０８ａおよび第２のヒロック１０８ｂを構成する銅が周囲の絶縁膜中に拡散するのを防ぐことができる。上面が第２の層間絶縁膜１１６の下面と接していない第３のヒロック１０８ｃは、側面および上面の全面が拡散防止膜１１０により覆われている。これにより、第３のヒロック１０８ｃを構成する銅が周囲の絶縁膜中に拡散するのを防ぐことができる。
【００１６】
第１の層間絶縁膜１１２は、ＣＭＰ等による平坦化が可能な絶縁膜であれば、どのような膜種であってもよい。第１の層間絶縁膜１１２は、たとえばシリコン酸化膜（ＳｉＯ２）、ＳｉＯＣ、ＳｉＣＮ、Ｌ−Ｏｘ等のＳｉ含有膜により構成することができる。第１の層間絶縁膜１１２の膜厚は、たとえば、１００ｎｍ〜４００ｎｍである。第１の層間絶縁膜１１２は、さらに、第２の層間絶縁膜１１６と接する領域に形成された改質膜１１４を含む。改質膜１１４は、第１の層間絶縁膜１１２を構成する膜をプラズマ照射等により改質させた層である。このような層を設けることにより、第１の層間絶縁膜１１２と第２の層間絶縁膜１１６との密着性を良好にすることができる。
【００１７】
第２の層間絶縁膜１１６も、たとえばシリコン酸化膜（ＳｉＯ２）、ＳｉＯＣ、ＳｉＣＮ、Ｌ−Ｏｘ等のＳｉ含有膜により構成することができる。第２の層間絶縁膜１１６は、第１の層間絶縁膜１１２と同種の膜により構成してもよく、異なる種類の膜により構成してもいずれでもよい。第２の層間絶縁膜１１６の膜厚は、たとえば、１００ｎｍ〜４００ｎｍである。
【００１８】
容量素子１２０は、ＭＩＭ型容量素子であり、第２の層間絶縁膜１１６上に設けられた下部電極１２２、下部電極１２２上に設けられた容量膜１２４、および容量膜１２４上に設けられた上部電極１２６によって構成されている。
【００１９】
下部電極１２２の材料としては、たとえば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）または窒化タングステン（ＷＮ）等の金属を用いることができる。上部電極１２６の材料としては、下部電極１２２と同様のものを用いてもよく、相異なるものを用いてもよい。容量膜１２４の材料としては、たとえば、シリコン窒化膜、ＺｒＯ、ＴａＯまたはＺｒＴａＯ等を用いることができる。容量膜１２４は、ＣＶＤまたは反応性スパッタ等により成膜することができる。下部電極１２２、容量膜１２４および上部電極１２６の厚さは、たとえば、それぞれ１５０ｎｍ〜３００ｎｍ、１０ｎｍ〜２０ｎｍおよび１００ｎｍ〜２００ｎｍである。
【００２０】
次に、図２から図５を参照しつつ、本実施の形態における半導体装置１００の製造手順を説明する。
【００２１】
まず、トランジスタや抵抗素子等が形成された半導体基板１０２上に、ＣＶＤ（Chemical Vapor Deposition）により、絶縁膜１０４を形成する。つづいて、ダマシン法により下層銅配線１０６を形成する。まず、フォトリソグラフィーおよびドライエッチング工程を経て、下層銅配線１０６を形成するための配線溝を形成する。
【００２２】
次いで、タンタルナイトライド（ＴａＮ）等からなるバリアメタル（図示せず）を、膜厚３０ｎｍ〜５０ｎｍ程度で全面に形成する。その後、銅シード層を５０ｎｍ〜２００ｎｍ成膜し、その上に電解メッキ法により銅膜を５００ｎｍ〜１０００ｎｍ成膜する。つづいて、アルゴンまたは窒素等の不活性ガス雰囲気中で２００℃以上５００℃以下の温度範囲で熱処理を行う。この熱処理により、銅膜中のグレインが成長し、下層銅配線１０６を低抵抗化することができる。つづいて、ＣＭＰ処理により絶縁膜１０４の上面が露出するまで銅膜を研磨する。これにより、下層銅配線１０６が形成される（図２（ａ））。なお、銅膜成膜後に熱処理を行うと、銅膜表面にヒロックが発生するが、このようなヒロックは、ＣＭＰ処理時に除去される。
【００２３】
その後、絶縁膜１０４上に拡散防止膜１１０を形成するが、拡散防止膜１１０を成膜する前に、下層銅配線１０６表面の酸化膜を除去したり、拡散防止膜１１０との密着性を向上させるために、前処理を行う。この前処理工程において熱処理が行われ、下層銅配線１０６表面のグレインバウンダリがぶつかることにより、下層銅配線１０６表面に第１のヒロック１０８ａ〜第３のヒロック１０８ｃ等のヒロック１０８が生じる（図２（ｂ））。具体的には、前処理としては、ＮＨ３ガスやＳｉＨ４ガス雰囲気下で約３５０℃程度の熱処理条件で、下層銅配線１０６表面にプラズマ照射を行う。ヒロック１０８は、種々のサイズに成長するが、たとえば２μｍ程度まで成長するものもある。
【００２４】
つづいて、ＣＶＤにより全面に拡散防止膜１１０を形成する。このとき、拡散防止膜１１０は、第１のヒロック１０８ａ〜第３のヒロック１０８ｃの上面および側面に形成される（図３（ａ））。
【００２５】
つづいて、拡散防止膜１１０の上に、ＣＶＤにより第１の層間絶縁膜１１２を成膜する。第１の層間絶縁膜１１２の膜厚は、たとえば２００ｎｍ程度とすることができる。上述したように、２μｍ程度の高さのヒロック１０８が生じると、拡散防止膜１１０上に第１の層間絶縁膜１１２を形成しても段差を吸収することができず、第１の層間絶縁膜１１２の表面にも段差が生じている（図３（ｂ））。そのため、ヒロック１０８をこのままの状態としておくと、容量素子１２０へも段差が反映されてしまうことになる。
【００２６】
本実施の形態においては、上記のような段差の問題を解消するために、第１の層間絶縁膜１１２を成膜後、第１の層間絶縁膜１１２表面をＣＭＰ処理により研磨して平坦化する。これにより、第１の層間絶縁膜１１２の膜厚を、たとえば１００ｎｍ程度とする。また、このとき、第１の層間絶縁膜１１２の表面に高さがより高い第１のヒロック１０８ａおよび第２のヒロック１０８ｂが露出する（図４（ａ））。このようにして第１の層間絶縁膜１１２の表面を平坦化することにより、その上に形成される層を平坦にすることができる。
【００２７】
しかし、第１の層間絶縁膜１１２上にそのまま容量素子１２０を形成すると、第１の層間絶縁膜１１２表面に露出したヒロック１０８と容量素子１２０の下部電極１２２とが接触してしまう。このような状態で下層銅配線１０６または下部電極１２２に電圧を印加すると、これらの間が導通してしまう。これにより、意図しない導通が生じたり、高抵抗化が生じるという問題がある。本実施の形態においては、上記のような導通の問題を解消するために、第１の層間絶縁膜１１２上にさらに第２の層間絶縁膜１１６を形成する。これにより、ヒロック１０８と下部電極１２２とが絶縁され、意図しない導通等を防ぐことができる。
【００２８】
第１の層間絶縁膜１１２上に第２の層間絶縁膜１１６を形成する前に、第１の層間絶縁膜１１２と第２の層間絶縁膜１１６との密着性を良好にするために、第１の層間絶縁膜１１２の表面を改質させる。具体的には、Ｈｅガス、Ｎ２ガス、またはアンモニアガス雰囲気下で、第１の層間絶縁膜１１２上全面にプラズマ照射を行う（図４（ｂ））。これにより、第１の層間絶縁膜１１２表面が改質され、改質膜１１４が形成される（図５（ａ））。改質膜１１４は、ＳｉＯまたはＳｉＯＮ等である。
【００２９】
その後、第１の層間絶縁膜１１２の上に、ＣＶＤにより第２の層間絶縁膜１１６を成膜する。第２の層間絶縁膜１１６の膜厚は、たとえば１００ｎｍ程度とすることができる。第２の層間絶縁膜１１６をＳｉ含有膜により構成する場合、成膜ガスには、ＳｉＨ４等のＳｉ含有ガスが含まれる。そのため、第２の層間絶縁膜１１６が成膜される際に、第１の層間絶縁膜１１２表面に露出した第１のヒロック１０８ａおよび第２のヒロック１０８ｂの表面のＣｕがＳｉ含有ガスと反応して、この部分が合金化され、合金膜（Ｃｕ−Ｓｉ合金）１１８が形成される（図５（ｂ））。第２の層間絶縁膜１１６は、平坦化された第１の層間絶縁膜１１２上に形成されるため、第２の層間絶縁膜１１６の表面も平坦とすることができる。
【００３０】
その後、第２の層間絶縁膜１１６上に、下部電極１２２、容量膜１２４および上部電極１２６をこの順で成膜する。これにより、図１に示した構造の半導体装置１００が形成される。
【００３１】
次に、本実施の形態の効果を説明する。本実施の形態においては、下層銅配線１０６上に拡散防止膜１１０および第１の層間絶縁膜１１２を形成した後に、第１の層間絶縁膜１１２表面が平坦化される。そのため、第２の層間絶縁膜１１６を平坦な面上に形成することができ、第２の層間絶縁膜１１６の表面も平坦にすることができる。これにより、下層銅配線１０６表面にヒロック１０８が形成されていても、容量素子１２０を平坦に形成することができる。さらに、第１の層間絶縁膜１１２を平坦化した後にその上にさらに第２の層間絶縁膜１１６を形成するので、ヒロック１０８と容量素子１２０の下部電極１２２との導通（ショート）を防ぐこともできる。これにより、下層銅配線１０６および下部電極１２２の電気特性を良好に保つことができ、歩留まりおよび信頼性に優れた容量素子１２０を備える半導体装置１００およびその製造方法が実現される。さらにヒロック上面のＣｕ−Ｓｉ（１１８）により、Ｃｕヒロックから層間膜（１１６）へのＣｕの拡散を防ぐ事ができる。
【００３２】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００３３】
以上の実施の形態においては、下部電極１２２、容量膜１２４、および上部電極１２６の面積をとくに規定していないが、たとえば、下部電極１２２は、容量膜１２４および上部電極１２６に比して面積が大きくなりようにしてもよい。このようにすると、下部電極１２２のうち容量膜１２４および上部電極１２６が設けられていない部分にビアプラグを接続することにより、下部電極１２２に対して半導体装置１００の上側からコンタクトをとることが可能となる。
【００３４】
以上の実施の形態において、半導体装置１００が容量素子１２０を含む場合を例として説明したが、本発明は、多層配線構造にも適用することができる。すなわち、図１に示した容量素子１２０にかえて、下層銅配線１０６上に上層配線が形成された場合にも適用することができる。ここで、上層配線は、銅配線としてもよく、他の材料により構成されたものとしてもよい。通常、多層配線構造は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有する半導体基板上に形成されたローカル配線層、その上に形成されたセミグローバル配線層、さらにその上に形成されたグローバル配線層を含む。図１に示した下層銅配線１０６と上層配線（不図示）とは、上層配線が下層銅配線１０６の上方に位置するという関係を満たす限り、このような多層配線構造のどの層に設けられたものであってもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態における半導体装置の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【符号の説明】
【００３６】
１００ 半導体装置
１０２ 半導体基板
１０４ 絶縁膜
１０６ 下層銅配線
１０８ ヒロック
１０８ａ 第１のヒロック
１０８ｂ 第２のヒロック
１０８ｃ 第３のヒロック
１１０ 拡散防止膜
１１２ 第１の層間絶縁膜
１１４ 改質膜
１１６ 第２の層間絶縁膜
１１８ 合金膜
１２０ 容量素子
１２２ 下部電極
１２４ 容量膜
１２６ 上部電極
【図１】
2008218902.tif 000003
【図２】
2008218902.tif 000004
【図３】
2008218902.tif 000005
【図４】
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【図５】
2008218902.tif 000007