(57)【要約】【課題】電源線の配線抵抗に起因する画面の輝度ムラ（シェーディング）を抑制して表示部の大型化、高精細化および低消費電力化を図る。【解決手段】電流駆動の電気光学素子（有機発光ダイオードＯＬＥＤ(i,j)）を各々が含む画素回路３(i,j)がマトリクス状に配置されている表示パネル２内で同一行に属する画素回路群に接続する第１電源線と第２電源線の一方（例えば電源線３２(i)）の電位を駆動レベル（ハイレベルＶＤＤＶ２）と非駆動レベル（ローレベルＶＳＳＶ２）に交互に切り替えて駆動する駆動部（第２スキャナ４２）と、ハイレベルＶＤＤＶ２と同じ電圧を供給する駆動電圧供給線４７と、電源線３２(i)に対し、第２スキャナ４２が接続される側と反対側に接続され、当該電源線３２(i)の第２スキャナ４２による電位変化に応答して、当該電源線３２(i)を電圧供給線４７と接続し又は非接続にするスイッチ４８(i)と、を有する。【選択図】図５
2008122498.tif 000002
【特許請求の範囲】
【請求項１】
電流によって駆動される電気光学素子を各々が含む画素回路がマトリクス状に配置されている表示パネルの駆動回路であって、
前記表示パネル内で同一行に属する画素回路群に接続する第１電源線と第２電源線の一方電位を駆動レベルと非駆動レベルに交互に切り替えて、前記電気光学素子に流す電流をＡＣ駆動する駆動部と、
前記駆動レベルと同じ電圧を供給する駆動電圧供給線と、
前記ＡＣ駆動される駆動対象の電源線に対し、前記駆動部が接続される側と反対側に接続され、当該駆動対象の電源線の前記駆動部による電位変化に応答して、当該駆動対象の電源線を前記駆動電圧供給線と接続し又は非接続にするスイッチと、
を有する表示パネルの駆動回路。
【請求項２】
前記スイッチは、前記ＡＣ駆動される前記駆動対象の電源線が前記駆動レベルにあるとき、当該駆動対象の電源線を前記駆動電圧供給線に電気的に接続する
請求項１に記載の表示パネルの駆動回路。
【請求項３】
前記スイッチが、ソースが前記駆動電圧供給線に接続され、ドレインが前記駆動対象の電源線に接続されているＰチャネル型の電界効果トランジスタであり、
入力に前記駆動対象の電源線が接続され、出力によって前記電界効果トランジスタのゲートを制御するインバータを有する
請求項１に記載の表示パネルの駆動回路。
【請求項４】
前記インバータの出力と前記電界効果トランジスタのゲートとの間に、前記駆動対象の電源線の電位変化より早く前記電界効果トランジスタのゲートの制御論理を確定する論理回路が接続されている
請求項３に記載の表示パネルの駆動回路。
【請求項５】
前記論理回路は、一方入力に前記インバータの出力が接続され、他方入力に前記動作対象の電源線がハイレベルからローレベルに遷移する前にローレベルからハイレベルに遷移する制御信号が入力可能であり、出力に前記電界効果トランジスタのゲートが接続されているオアゲート回路である
請求項４に記載の表示パネルの駆動回路。
【請求項６】
前記駆動対象の電源線と前記インバータの入力との間に、前記駆動対象の電源線の電圧を前記駆動部から出力される電源電圧に近づける電圧補償回路が接続されている
請求項３に記載の表示パネルの駆動回路。
【請求項７】
前記駆動部は、前記電気光学素子が接続されている前記画素回路内の経路に第１電源電圧と第２電源電圧を印加して前記電気光学素子に駆動電流を流す際に、前記第１電源電圧と前記第２電源電圧の一方を“Ｈ”レベル電位と“Ｌ”レベル電位の２値で切り替えるＡＣ駆動を行い、
前記“Ｈ”レベルと前記“Ｌ”レベルの一方と、前記第１および第２電源電圧のうちＡＣ駆動されない電源電圧の電位との電位差により、前記電気光学素子に電流が供給され、前記“Ｈ”レベルと前記“Ｌ”レベルの他方の電位と、前記ＡＣ駆動されない電源電圧の電位との電位差では前記電気光学素子に電流が流れないように、前記“Ｈ”レベルおよび前記“Ｌ”レベルと、前記ＡＣ駆動されない電源電圧の電位との相対的電位差が決められている
請求項１に記載の表示パネルの駆動回路。
【請求項８】
前記画素回路は、
前記第１電源線と前記第２電源線との間に縦続接続されているＰチャネル型の駆動トランジスタおよび前記電気光学素子と、
前記駆動トランジスタのゲートと信号入力線との間に結合キャパシタを介して接続されているスイッチング・トランジスタと、
前記結合キャパシタと前記スイッチング・トランジスタとの接続ノードと所定電圧との間に接続されている保持キャパシタと、
前記接続ノードとオフセット電圧の供給線との間に接続されているオフセット・トランジスタと、
前記駆動トランジスタのゲートとドレインとの間に接続されているシャント・トランジスタと、
を含む請求項１に記載の表示パネルの駆動回路。
【請求項９】
前記画素回路は、
前記第１電源線と前記第２電源線との間に縦続接続されているＮチャネル型の駆動トランジスタおよび前記電気光学素子と、
前記駆動トランジスタのゲートと信号入力線との間に接続されているスイッチング・トランジスタと、
前記駆動トランジスタのゲートとソース間に接続されている保持キャパシタと、
前記駆動トランジスタのゲートとオフセット電圧の供給線との間に接続されているオフセット・トランジスタと、
を含む請求項１に記載の表示パネルの駆動回路。
【請求項１０】
第１電源線および第２電源線の電位差により発生する電流によって駆動される電気光学素子を各々が含む複数の画素回路を行表示の単位として有する表示部と、
前記第１電源線と前記第２電源線の一方電位を駆動レベルと非駆動レベルに交互に切り替えてＡＣ駆動する駆動部と、
前記駆動レベルと同じレベルの電圧を供給する駆動電圧供給線と、
前記表示部に対し前記駆動部と反対の側に配置され、前記ＡＣ駆動される駆動対象の電源線と前記駆動電圧供給線との間に接続され、当該駆動対象の電源線の前記駆動部による電位変化に応答してオンとオフが制御されるスイッチと、
を有する表示装置。
【請求項１１】
共通の電源線に並列に接続され、各々が電気光学素子を含む複数の画素回路を、前記電源線の印加電圧により電流駆動する画素回路の駆動方法であって、
前記電源線の一方端側で印加電圧を駆動レベルと非駆動レベルに交互に切り替えるＡＣ駆動のステップと、
前記電源線の他方端側で、前記ＡＣ駆動される前記電源線の電位変化に応答して、前記駆動レベルの電圧供給をオンまたはオフする電圧補償のステップと、
を有する画素回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流によって駆動される電気光学素子を各々に含む画素回路がマトリクス状に配置されている表示パネルの駆動回路、表示装置、ならびに、画素回路の駆動方法に関する。
【背景技術】
【０００２】
電流駆動により画素を駆動する表示装置（ディスプレイ）としては、赤(Ｒ),緑(Ｇ),青(Ｂ)のＬＥＤ部品を集積化している画素ユニットをマトリクス状に配置して、主に屋外ディスプレイに用いられるもの（以下、単に「ＬＥＤディスプレイ」という）の他に、いわゆる有機ＥＬディスプレイが知られている。
有機ＥＬディスプレイは、複数の画素回路をマトリクス状に配置する表示部と、その駆動部とを、１枚の基板に半導体プロセス技術を用いてＴＦＴ(thin film transistor)により形成した表示パネルを有する。あるいは、表示パネルの駆動回路はフレキシブル基板により提供され、両者の電気的接続を行う。
【０００３】
有機ＥＬディスプレイの画素回路は様々なものが提案されている（例えば、特許文献１、２参照）。
主なものでは４トランジスタ（４Ｔ）・１キャパシタ（１Ｃ）型や４Ｔ・２Ｃ型（上記特許文献１）、５Ｔ・１Ｃ型や３Ｔ・１Ｃ型（上記特許文献２）などが知られている。
【０００４】
これらは何れもＴＦＴの特性バラツキに起因する画質低下を防止するものであり、画素回路内部で駆動電流を一定に制御し、これによって画面全体のユニフォミティを向上させることを目的とする。とくに画素回路内で有機ＬＥＤを電源に接続するときに、入力する映像信号の画素データに応じて電流量を制御する駆動トランジスタの特性バラツキが、直接的に有機ＬＥＤの発光輝度に影響を与える。このため、駆動トランジスタの特性、すなわち閾値電圧の補正を行う必要がある。さらには、閾値電圧補正を前提として、駆動トランジスタの電流駆動能力から閾値バラツキ起因成分等を減じた駆動能力成分（一般には、移動度と称されている）を補正すると、より一層高いユニフォミティが得られる。
【０００５】
このような補正機能を画素回路ごとに持たせると、一般には、画素回路内のトランジスタ数やキャパシタ数が増加する。また、より高い補正精度にするには、さらに画素回路の素子数が増える傾向にある。
【０００６】
ところで、駆動部の構成も種々知られている。
前述した特許文献１および２に開示されているように、表示部はアクティブマトリックス駆動され、駆動部として、表示部の水平辺（画面の横方向）に沿って配置される水平駆動回路（Ｈスキャナ）と、垂直辺（画面の縦方向）に沿って配置される垂直駆動回路（Ｖスキャナ）とを備える有機ＥＬディスプレイが一般的である。
【０００７】
ところが、特許文献１や２に開示されている画素回路は、発光時間の終点制御等の目的で設けられ、有機ＬＥＤの駆動電流経路の遮断を制御するためだけにトランジスタを有することから、その分、画素回路の面積が大きい。
【０００８】
電流遮断制御のトランジスタを画素回路から削除するためには、電源線をハイレベルとローレベルで電位変化させる、電源供給のＡＣ駆動を行うとよい。
ＡＣ駆動のためには、スキャナが電源供給のＡＣ駆動のために必要となる。ただし、電流遮断制御のトランジスタを画素回路ごとに有する上記特許文献１や２のディスプレイにおいても、電流遮断制御のトランジスタをオンまたはオフさせるスキャナが必要であるため、スキャナ数は変わらない。
よって、この電源供給のＡＣ駆動の技術は、画素回路の内のトランジスタを減らし表示部の画素集積度を上げて高精細化しても、駆動部の回路規模は増大しないという利点がある。
【特許文献１】特表２００２−５１４３２０号公報
【特許文献２】特開２００５−３４５７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＬＥＤディスプレイや有機ＥＬディスプレイ等の電流駆動型の表示装置は、他のタイプの表示装置と同様に大画面化、高精細化の要求が強い。特に有機ＥＬディスプレイは、上述したＴＦＴに起因するトランジスタ特性バラツキ、有機（ＬＥＤ）薄膜の特性低下によって大画面化、高精細化が困難とされてきたが、近年、画素回路改良や有機薄膜の膜質改善が進み、テレビジョン受像やビデオ再生に適した大画面化および高精細化への期待が高まっている。
【００１０】
前述した電源供給をＡＣ駆動する画素回路は、トランジスタ数の削減により、この期待に応えるものであるが、その一方で、以下の欠点がある。
表示画面が大きくなり、あるいは高精細化すると、スキャナによりＡＣ駆動する電源線の負荷が大きくなり、とくに配線抵抗により画素回路に印加する電源電圧の電圧降下が顕著になる。駆動回路が表示部のＴＦＴと同じプロセスで同一基板に形成されている有機ＥＬディスプレイの場合、その基板の多層配線構造内に電源線が形成される。また、有機ＥＬディスプレイは電流駆動のため、配線抵抗が大きいと、その影響が電源電圧の電圧降下に顕著に現れる。この電源電圧の電圧降下を抑制するには、大画面化、高精細化の進展とともに電源線の配線抵抗を下げる必要があるが、基板に形成される多層配線構造では、その対策がとりにくい。
【００１１】
電源供給のＡＣ駆動のためのスキャナを、Ｖスキャナの一つとして例えば表示部の水平方向の一方側に１つ配置すると、当該スキャナから距離が遠くなる表示部の他方端側ほど上記電源電圧の電圧降下が著しい。
なお、電源駆動以外の他のスキャナは、一般的に、映像信号（画素データ）のサンプリングや補正等のために画素回路内に設けられているＭＯＳトランジスタの絶縁ゲートに接続されるため、駆動電流が余り流れない。つまり、上記電圧降下の不利益は、ＡＣ駆動される電源線に特有である。
【００１２】
この電源線の電圧降下が著しいと、スキャナに近い側と遠い側で、徐々に有機ＬＥＤ（画素）の輝度差が変化する。これはユニフォミティ低下現象の一種であり、一般に、シェーディングと称される画質低下の原因となる。
【００１３】
図１（Ａ）および図１（Ｂ）はシェーディングの説明図である。
図１（Ａ）に映像信号が持つ輝度を、表示配列に合わせて模式的に示す。また、図１（Ｂ）に、表示映像の画素の輝度を示す。ここで白抜きは輝度が高く、斜線は輝度が低いことを表している。
図１（Ｂ）に示すように、水平方向のアドレスｒの画素カラムがスキャナに最も近い画素カラムであり、水平方向のアドレスｌの画素カラムがスキャナに最も遠い。これらの２つの画素カラムは、表示前の映像信号の輝度差でみると差がない場合であっても（図１（Ａ））、実際にパネルに表示させると、図１（Ｂ）に示すように、スキャナまでの距離が異なると輝度差が明確に生じる（シェーディング）。
このシェーディングは、電流駆動の電気光学素子を自発光させるディスプレイの大画面化、高精細化の進展を阻害している。
【００１４】
対策として、電源線のＡＣ駆動を行うＶスキャナを表示部の水平方向（横方向）両側に、合計２つ設けることも考えられる。
しかし、この対策を実施した場合、ガラス基板上にポリシリコンＴＦＴを用いてＶスキャナを形成するとパネルサイズが増大する。とくにＶスキャナは表示部の周囲に設けられ映像表示に寄与しない部分であるため、この映像表示に寄与しない部分の割合が増えると、表示画面周囲の枠部分が小さいデザインが可能な表示パネルの実現が困難になる。
また、電流駆動能力が高いＶスキャナが２つ設けられると、表示部周辺の回路での消費電力が増大する。
さらに、Ｖスキャナを動作させる映像信号を入力する端子は、信号遅延抑制のために可能な限りＶスキャナの近くに配置する必要があるが、２つのＶスキャナが表示部の水平方向の両側に互いに離れているため、それぞれに映像入力の端子を設け、これにより端子数が増加する。
【００１５】
本発明が解決しようとする課題は、電源線の配線抵抗に起因する画面の輝度ムラ（シェーディング）を抑制して表示部の大型化、高精細化および低消費電力化が可能な表示装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明に係る表示パネルの駆動回路は、電流によって駆動される電気光学素子を各々が含む画素回路がマトリクス状に配置されている表示パネルの駆動回路であって、前記表示パネル内で同一行に属する画素回路群に接続する第１電源線と第２電源線の一方電位を駆動レベルと非駆動レベルに交互に切り替えて、前記電気光学素子に流す電流をＡＣ駆動する駆動部と、前記駆動レベルと同じ電圧を供給する駆動電圧供給線と、前記ＡＣ駆動される駆動対象の電源線に対し、前記駆動部が接続される側と反対側に接続され、当該駆動対象の電源線の前記駆動部による電位変化に応答して、当該駆動対象の電源線を前記駆動電圧供給線と接続し又は非接続にするスイッチと、を有する。
本発明では好適に、前記スイッチは、前記ＡＣ駆動される前記駆動対象の電源線が前記駆動レベルにあるとき、当該駆動対象の電源線を前記駆動電圧供給線に電気的に接続する。
【００１７】
スイッチがＰチャネル型の電界効果トランジスタの場合、入力に前記駆動対象の電源線が接続され、出力によって前記電界効果トランジスタのゲートを制御するインバータを有することが望ましい。
この場合、さらに望ましくは、前記インバータの出力と前記電界効果トランジスタのゲートとの間に、前記駆動対象の電源線の電位変化より早く前記電界効果トランジスタのゲートの制御論理を確定する論理回路が接続されている。
本発明では好適に、前記駆動対象の電源線と前記インバータの入力との間に、前記駆動対象の電源線の電圧を前記駆動部から出力される電源電圧に近づける電圧補償回路が接続されている。
【００１８】
本発明に係る表示装置は、第１電源線および第２電源線の電位差により発生する電流によって駆動される電気光学素子を各々が含む複数の画素回路を行表示の単位として有する表示部と、前記第１電源線と前記第２電源線の一方電位を駆動レベルと非駆動レベルに交互に切り替えてＡＣ駆動する駆動部と、前記駆動レベルと同じレベルの電圧を供給する駆動電圧供給線と、前記表示部に対し前記駆動部と反対の側に配置され、前記ＡＣ駆動される駆動対象の電源線と前記駆動電圧供給線との間に接続され、当該駆動対象の電源線の前記駆動部による電位変化に応答してオンとオフが制御されるスイッチと、を有する。
【００１９】
本発明に係る画素回路の駆動方法は、共通の電源線に並列に接続され、各々が電気光学素子を含む複数の画素回路を、前記電源線の印加電圧により電流駆動する画素回路の駆動方法であって、前記電源線の一方端側で印加電圧を駆動レベルと非駆動レベルに交互に切り替えるＡＣ駆動のステップと、前記電源線の他方端側で、前記ＡＣ駆動される前記電源線の電位変化に応答して、前記駆動レベルの電圧供給をオンまたはオフする電圧補償のステップと、を有する。
【００２０】
以上の構成によれば、ある画素行を駆動する際に、駆動対象の画素回路群が接続されている駆動対象の電源線（第１電源線または第２電源線）の駆動部による電位変化に応答して、スイッチがオンする。スイッチは、駆動対象の電源線の駆動部と反対側の端部に設けられ、これがオンすると当該電源線が、駆動レベルと同じ電圧を供給する駆動電圧供給線に電気的に接続される。このため、何も対策されない場合はシェーディングが生じるような配線抵抗や寄生容量などの負荷が大きな電源線であっても、その負荷の表示画面に対する影響が防止または軽減される。
【発明の効果】
【００２１】
本発明によれば、いわゆるシェーディングと呼ばれる画面の輝度ムラを抑制して表示部の大型化、高精細化および低消費電力な表示パネルの駆動回路、表示装置、および、画素回路の駆動方法を提供できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を、有機発光ダイオード（有機ＬＥＤ）を電気光学素子として画素回路ごとに含む有機ＥＬディスプレイを例として図面を参照して説明する。なお、本発明は有機ＥＬディスプレイに限らず、たとえば個別部品のＬＥＤを実装して画素ユニットを構成したＬＥＤディスプレイ等、電流駆動の電気光学素子を画素回路に含む表示装置に広く適用できる。
【００２３】
図２に、実施形態に関わる有機ＥＬディスプレイの主要な構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路（ＰＩＸ.Ｃ.）３がマトリクス状に配置されている表示部２と、表示部２を動作する各種回路を含む周辺回路部とを有する。図２には、周辺回路部内の垂直駆動回路（Ｖスキャナ）４が示されている。
なお、図２に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉと、水平方向（横方向）のアドレスｊを持つことを意味する。これらのアドレスｉとｊは共に１以上の整数をとる。このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
【００２４】
後述するように画素回路３(i,j)の構成に応じて、Ｖスキャナ４が走査して電圧供給すべき画素回路の制御ノード数は異なる。ここでは一例として、画素回路の制御ノード数は４であり、それに対応してＶスキャナ４は４つのスキャナ、すなわち第１スキャナ（Ｖ.ＳＣＡＮ.１）４１、第２スキャナ（Ｖ.ＳＣＡＮ.２）４２、第３スキャナ（Ｖ.ＳＣＡＮ.３）４３、および、第４スキャナ（Ｖ.ＳＣＡＮ.４）４４を含む。
【００２５】
第１スキャナ４１は、第１スキャン信号ＶＳＣＡＮ１(1),ＶＳＣＡＮ１(2),ＶＳＣＡＮ１(3),…（以下、ＶＳＣＡＮ１(i)と表記）を、例えばこの順で表示部２に供給する。同様に、第２スキャナ４２は、第２スキャン信号ＶＳＣＡＮ２(1),ＶＳＣＡＮ２(2),ＶＳＣＡＮ２(3),…（以下、ＶＳＣＡＮ２(i)と表記）を、例えばこの順で表示部２に供給する。また、第３スキャナ４３は、第３スキャン信号ＶＳＣＡＮ３(1),ＶＳＣＡＮ３(2),ＶＳＣＡＮ３(3),…（以下、ＶＳＣＡＮ３(i)と表記）を、例えばこの順で表示部２に供給する。
【００２６】
垂直アドレスｉ＝１を持ち第１行に配列されている複数の画素回路３(1,j)に、第１スキャン信号ＶＳＣＡＮ１(1)が第１スキャナ４１から並列に入力され、第２スキャン信号ＶＳＣＡＮ２(1)が第２スキャナ４２から並列に入力され、第３スキャン信号ＶＳＣＡＮ３(1)が第３スキャナ４３から並列に入力され、第４スキャン信号ＶＳＣＡＮ４(1)が第４スキャナ４４から並列に入力されることが可能に、４本の走査線が接続されている。
このことは第２行の画素回路３(2,j)に入力される４本の走査線、さらには、第３行の画素回路３(3,j)に入力される４本の走査線についても同様である。
【００２７】
第１列の画素回路３(i,1)は、その各信号入力ノードが第１信号線ＳＩＧ(1)に共通接続されている。同様に、第２列の画素回路３(i,2)は、その各信号入力ノードが第２信号線ＳＩＧ(2)に共通接続され、第３列の画素回路３(i,3)は、その各信号入力ノードが第３信号線ＳＩＧ(3)に共通接続されている。
これらの信号線ＳＩＧ(1),ＳＩＧ(2),ＳＩＧ(3),…（以下、信号入力線ＳＩＧ(j)という）に対し、表示行（表示ラインともいう）を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の信号入力線ＳＩＧ(j)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
なお、カラー表示の場合、赤(Ｒ),緑(Ｇ),青(Ｂ)ごとに画素回路が割り当てられ、その３色を１組として駆動を行う。
【００２８】
図３（Ａ）と図３（Ｂ）に、概略的な画素回路の構成と、２つのＡＣ駆動方法を示す。
図解する第ｉ行,第ｊ列の画素回路３(i,j)は、電気光学素子としての有機発光ダイオードＯＬＥＤ(i,j)、ＮＭＯＳトランジスタからなるトランジスタＴｒ１、ＰＭＯＳトランジスタからなるトランジスタＴｒ３、および、補正部３１(i,j)を有する。
【００２９】
有機発光ダイオードＯＬＥＤ（i,j）は、特に図示しないが、例えば、透明ガラス等からなる基板の上に、透明導電層などからなる第１電極（アノード電極）、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機膜を構成する積層体を形成し、この積層体の上に第２電極（カソード電極）を形成した構造を有する。アノード電極が正側の第１電源に接続され、カソード電極が負側の第２電源に接続される。これらの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードＯＬＥＤは、有機膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。
【００３０】
図３（Ａ）および図３（Ｂ）において、有機発光ダイオードＯＬＥＤ(i,j)のカソードが第２電源電圧ＶＳＳ１に接続されている。
トランジスタＴｒ３は、有機発光ダイオードＯＬＥＤ(i,j)のアノードと第１電源電圧ＶＤＤ１との間に接続されている。トランジスタＴｒ３は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＳＳ１との電位差に応じて流れる駆動電流量を制御することから、以下、“駆動トランジスタ”と称する。
【００３１】
駆動トランジスタＴｒ３の特性、特に閾値電圧Ｖｔは、有機発光ダイオードＯＬＥＤ(i,j)の駆動電流量に直接的に影響し、この閾値電圧Ｖｔがばらつくと、有機発光ダイオードＯＬＥＤ(i,j)の発光輝度もばらつく。また、さらに発光輝度の均一性を上げるには、いわゆる移動度μと呼ばれているデバイス特性のバラツキも抑制する必要がある。
【００３２】
補正部３１(i,j)は、これらのバラツキ補正のために設けられ、本実施形態で、その構成は任意である。
補正部３１(i,j)はトランジスタＴｒ１のソースとドレインの一方と、駆動トランジスタＴｒ３のゲートとの間に接続されている。ただし、図解する、この接続は一般的に示すもので、より正確には、有機発光ダイオードＯＬＥＤ(i,j)のアノードと駆動トランジスタＴｒ３のゲート間等に接続される素子（キャパシタやトランジスタ等）が、この補正部３１(i,j)に含まれる。なお、後述する画素回路例で、補正部の具体的構成を述べる。
【００３３】
トランジスタＴｒ１のソースとドレインのもう片方は、信号入力線ＳＩＧ(j)に接続されている。信号入力線ＳＩＧ(j)に、不図示のＨスキャナ等からデータ電圧Ｖsig(j)が印加される。トランジスタＴｒ１は、このデータ電圧印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、データ電圧Ｖsig(j)を有効レベルとするデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
また、トランジスタＴｒ１は、補正部３１(i,j)内の、例えばオフセットレベル（初期レベル）を取り込むトランジスタと兼用されることがある。その場合、信号入力線ＳＩＧ(j)に、このオフセットレベルとデータ電圧Ｖsig(j)を交互に印加する必要があり、その役目は不図示のＨスキャナが担う。
【００３４】
図３（Ａ）では、第１電源電圧ＶＤＤ１をＡＣ駆動する。駆動トランジスタＴｒ３のソースに、第１電源電圧ＶＤＤ１として２値変化する第２スキャン信号（以下、電源スキャン信号という）ＶＳＣＡＮ２(i)が印加される。この信号は、図２の第２スキャナ４２から第１行の画素回路３(1,j)に並列に供給され、図３（Ａ）に示すように、第２電源電圧ＶＳＳ１と同等なローレベルＶＳＳＶ２と、それより十分高いハイレベルＶＤＤＶ２との何れかを持つ。電源スキャン信号ＶＳＣＡＮ２(i)がハイレベルＶＤＤＶ２を持つとき、有機発光ダイオードＯＬＥＤ(i,j)が発光可能である。このためＶＤＤＶ２が駆動レベル、ＶＳＳＶ２が非駆動レベルである。
【００３５】
図３（Ｂ）では、第２電源電圧ＶＳＳ１をＡＣ駆動する。有機発光ダイオードＯＬＥＤ(i,j)のカソードに、第２電源電圧ＶＳＳ１として２値変化するＶＳＣＡＮ２(i)が印加される。この信号は、図３（Ｂ）に示すように、図３（Ａ）の電源パルスを反転した信号として、図２の第２スキャナ４２から第１行の画素回路３(1,j)に並列に供給される。よって、駆動レベルと非駆動レベルの関係が、上記図３（Ａ）の場合と逆になる。この場合、有機発光ダイオードＯＬＥＤ(i,j)のカソード電位を引き下げることで、当該ＬＥＤが発光可能である。
【００３６】
ここで駆動トランジスタＴｒ３を通して供給される駆動電流は、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsに依存して、その電流量が制御される。ゲート電位が上がるとゲート−ソース間電圧Ｖgsが小さくなって駆動トランジスタＴｒ３の駆動電流量が減少する。逆に、ゲート電位が下がるとゲート−ソース間電圧Ｖgsが大きくなって駆動トランジスタＴｒ３の駆動電流量が増加する。
【００３７】
概略的な動作を、閾値電圧Ｖｔ補正を行う場合で説明すると、以下の如くである。
駆動トランジスタＴｒ３のゲートには、信号入力線ＳＩＧ(j)からのデータ電圧Ｖsig(j)がサンプリング・トランジスタＴｒ１でサンプリングされた後、補正部３１(i,j)を通って印加される。
より詳しくは、サンプリングの前に、補正部３１(i,j)内の保持キャパシタ（不図示）によって、駆動トランジスタＴｒ３のゲート電位が、その閾値電圧Ｖｔのレベルで保持され、その状態のゲートにサンプリング後のデータ電圧Ｖsig(j)が加わるため、ゲート電位は“Ｖｔ＋Ｖsig(j)”となって保持される。このときのデータ電圧Ｖsig(j)の大きさに応じて駆動トランジスタＴｒ３がオンする。閾値電圧Ｖｔが大きくオンし難い駆動トランジスタＴｒ３の場合は“Ｖｔ＋Ｖsig(j)”も大きい、逆に、閾値電圧Ｖｔが小さくオンし易い駆動トランジスタＴｒ３の場合は“Ｖｔ＋Ｖsig(j)”も小さい。よって駆動電流から閾値電圧Ｖｔのバラツキの影響が排除され、データ電圧Ｖsig(j)が一定ならば、駆動電流も一定となる。
この一定な電流値に駆動されて有機発光ダイオードＯＬＥＤ(i,j)が発光する。
【００３８】
図３（Ａ）および図３（Ｂ）に示すＡＣ駆動パルス波形における期間Ｔは、有機発光ダイオードＯＬＥＤ(i,j)に電流を流さない非駆動期間を規定するものであるが、この期間Ｔの間に補正部３１(i,j)により補正動作の大部分が行われる。また、期間Ｔの前エッジは、その前の動作サイクルにおける有機発光ダイオードＯＬＥＤ(i,j)の発光時間の終点を制御する。期間Ｔの長さは、この補正と発光時間制御という２つの観点から決められる。
【００３９】
なお、トランジスタＴｒ１をＰＭＯＳトランジスタ、駆動トランジスタＴｒ３をＮＭＯＳトランジスタとすることもできる。
また、個別部品のＬＥＤを発光させるＬＥＤディスプレイでは、製品として駆動トランジスタＴｒ３のバラツキが保証されている場合、補正部３１(i,j)を省略可能である。
【００４０】
図４は、第１行の画素回路３(1,j)を片側からＡＣ電源駆動する際の不都合を説明するための図である。
表示部２は図３（Ａ）に示す画素回路３(i,j)がマトリクス状に配置されている。表示部２の水平方向（横方向）の一方側に、電源線３２(i)をＡＣ駆動する第２スキャナ４２が配置されている。ここで図４では、第２スキャナ４２に最も近い第ｒ列の画素回路３(i,r)と、第２スキャナ４２から最も遠い第ｌ列の画素回路３(i,l)のみ示す。
第２スキャナ４２は、画素回路の行ごとに、第１電源電圧ＶＤＤ１の電源線３２(i)をＡＣ駆動する駆動ユニット４２Ａ(i)を備える。駆動ユニット４２Ａ(i)は、その出力段にインバータＩＮＶ１（バッファでも可）を有する。インバータＩＮＶ１は、ハイレベルＶＤＤＶ２の電源線とローレベルＶＳＳＶ２の電源線との間に縦続接続されているＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６を有する。インバータＩＮＶ１は、その出力が第１電源電圧ＶＤＤ１の電源線３２(i)に接続され、電源線３２(i)を電源スキャン信号ＶＳＣＡＮ２(i)でＡＣ駆動する。
ここで画素行と同じ数だけ駆動ユニット４２Ａ(i),４２Ａ(i+1),４２Ａ(i+3),…が設けられおり、どの駆動ユニットも構成が同じで、駆動能力も等しい。
【００４１】
駆動ユニット４２Ａ(i)が電源線３２(i)を駆動する場合を例とすると、電源線３２(i)は配線抵抗を有するため駆動時に電圧降下が生じる。したがって、第２スキャナ４２に最も近い第ｒ列の画素回路３(i,r)の電源供給ノードＮＤｒに比べ、第２スキャナ４２から最も遠い第ｌ列の画素回路３(i,l)の電源供給ノードＮＤｌでの電圧降下が著しく大きくなる。その間の他の列では、第２スキャナ４２から遠くなるほど電圧降下も次第に大きくなる。
これにより有機発光ダイオードＯＬＥＤ(i,j)の駆動電流Ｉoledが第２スキャナ４２に遠いほど減少し、表示映像に前述したシェーディングが生じる。
【００４２】
以下、このシェーディング抑制のために設ける回路手段の実施形態を説明する。
【００４３】
《第１実施形態》
図５は、第１実施形態に関わる表示部２およびその駆動部の一部を示す回路図である。
表示パネルの、表示部２以外のエリアのうち、画素回路アレイから見て第２スキャナ４２と反対の側（図２のエリア５）に、第２スキャナ４２内のハイレベルＶＤＤＶ２と同じ電圧を供給する電圧供給線４７が列（カラム）方向に配線されている。そして、第２スキャナ４２と各電源線３２(i)との接続と非接続を制御するスイッチ４８(i)が設けられている。
スイッチ４８(i)は、当該スイッチに接続されている電源線３２(i)の駆動ユニット４２Ａ(i)によるＡＣ駆動に応答してオンとオフが制御される。
このスイッチ４８(i)は、例えば、対応する駆動ユニット４２Ａ(i)が“Ｈ”レベル（ハイレベルＶＤＤＶ２）を出力するとき、すなわち有機発光ダイオードＯＬＥＤ(i,j)に電流を流して発光可能とするときにオンし、それ以外でオフするように制御される。
【００４４】
これによって、パネル表示エリアの水平方向の両側で供給電圧の電位差を小さくすることが可能となる。また、パネル表示エリアの水平方向に並ぶ駆動対象の画素回路群で、両側からの電源供給を受けて供給電圧の均一性が向上する。その結果、電源線の配線抵抗に起因し表示パネル内水平方向位置に依存する画素の表示輝度差、すなわちシェーディングが抑制できる。
【００４５】
《第２実施形態》
図６は、第２実施形態に関わる表示部２およびその駆動部の一部を示す回路図である。
図６において電圧供給線４７およびスイッチ４８(i)を有することは第１実施形態（図５）と共通する。
ただし、ここではスイッチ４８(i)がＰＭＯＳトランジスタから構成されている。スイッチ４８(i)はＮＭＯＳトランジスタでもよいが、ＰＭＯＳトランジスタにすると、いわゆる“Ｖｔｈ落ち(Vth drop)”と呼ばれるトランジスタ自身による電圧降下が防止でき、その分、電源線３２(i)の電圧補償効果（電圧降下分を補う効果）が高いため好ましい。
【００４６】
スイッチ４８(i)をＰＭＯＳ構成としたことに関連して、電源線３２(i)の電位論理を反転するインバータＩＮＶ２が設けられている。
インバータＩＮＶ２は、ハイレベルＶＤＤＶ２の電源線とローレベルＶＳＳＶ２の電源線との間に縦続接続されているＰＭＯＳトランジスタ４９とＮＭＯＳトランジスタ５０を有する。インバータＩＮＶ２の入力が電源線３２(i)に接続され、出力がスイッチ４８(i)（ＰＭＯＳトランジスタ）のゲートに接続されている。
なお、スイッチ４８(i)をＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース同士、ドレイン同士を接続してトランスミッション・ゲートとしてもよい。この場合、ＰＭＯＳトランジスタのゲートはインバータＩＮＶ２を介して電源線３２(i)に接続され、ＮＭＯＳトランジスタのゲートは電源線３２(i)に直接接続される。
【００４７】
なお、スイッチ４８(i)をＮＭＯＳトランジスタとする場合は、例えばインバータを２段接続するバッファ構成とするとよい。
【００４８】
本実施形態によれば、第１実施形態と同様にいわゆるシェーディングの抑制効果が得られ、そのときスイッチ４８(i)をＰＭＯＳトランジスタとしたことによる高い電圧補償効果が得られる。
【００４９】
《第３実施形態》
上記第２実施形態の回路（図６）では、スイッチ４８(i)がオンしているとき、当該スイッチ自身で電源線３２(i)の“Ｈ”レベルを支えていることから、つぎに電源線３２(i)の電位が“Ｌ”レベルに遷移しようとすると、スイッチ自身が電圧降下を補償するため電荷を補おうとするフィードバックがかかり、さらにゲートを開く向きに制御される。したがって、スイッチ４８(i)とインバータＩＮＶ２のトランジスタサイズを最適化しないとスイッチ４８(i)のオフ動作ができない、あるいは、できても時間がかかる。
【００５０】
本実施形態は、この点を改善するものである。
図７は、第３実施形態に関わる表示部２およびその駆動部の一部を示す回路図である。
図７において電圧供給線４７およびスイッチ４８(i)を有することは第１実施形態（図５）と共通する。また、スイッチ４８(i)を制御するためのインバータＩＮＶ２を有すること自体は第２実施形態（図６）と共通する。
【００５１】
ただし、本実施形態では、図７に示すように、オア回路ＯＲ１が新たに設けられている。オア回路ＯＲ１の一方入力にインバータＩＮＶ２の出力が接続されている。オア回路ＯＲ１の他方入力は、列（カラム）方向の複数のオア回路ＯＲ１で共通なイネーブル信号線５１に接続されている。また、オア回路ＯＲ１の出力がスイッチ４８(i)のゲートに接続されている。イネーブル信号線５１には、インバータＩＮＶ３を介してローアクティブのイネーブル信号ＶＥＮＢ２が印加されている。なお、イネーブル信号ＶＥＮＢ２がハイアクティブであればインバータＩＮＶ３は不要である。
【００５２】
ここでイネーブル信号ＶＥＮＢ２は電源線３２(i)がハイレベルＶＤＤＶ２からローレベルＶＳＳＶ２に遷移するより若干前に、“Ｌ”レベルに遷移しスイッチ動作を許可する信号である。よって、イネーブル信号ＶＥＮＢ２が“Ｌ”レベルとなり、オア回路ＯＲ１の一方入力が“Ｈ”レベルとなると、オア回路ＯＲ１の出力が“Ｈ”レベルとなりスイッチ４８(i)がオフし、その後、若干遅れて電源線３２(i)がハイレベルＶＤＤＶ２からローレベルＶＳＳＶ２に遷移する。
このようにオア回路ＯＲ１を設けることによって、スイッチ４８(i)がオンからオフするゲート制御論理がいち早く確定し、その後に、電源線３２(i)が電位低下するため、スイッチ４８(i)を確実にオフすることが可能となる。
【００５３】
図８（Ａ）〜（Ｅ）に、この動作のタイミングを示す。
イネーブル信号ＶＥＮＢ２のレベル遷移によりスイッチ４８(i)のゲート制御論理が確定してから実際の接続と非接続のスイッチングが行われていることが分かる。
【００５４】
本実施形態によれば、第１実施形態と同様にいわゆるシェーディングの抑制効果、第２実施形態と同様なＰＭＯＳトランジスタによる高い電圧補償効果に加え、そのスイッチ動作が確実に行えるという効果が得られる。
【００５５】
《第４実施形態》
上述した第２および第３実施形態では、さらに改善すべき点としてインバータＩＮＶ２の貫通電流の発生がある。
インバータＩＮＶ２は入力電位が十分高いとき、または、十分低いときは、出力をハイレベルＶＤＤＶ２またはローレベルＶＳＳＶ２に接続している。このときは、ＰＭＯＳトランジスタ４９とＮＭＯＳトランジスタ５０の一方がオフしているため、これらを通してハイレベルＶＤＤＶ２からローレベルＶＳＳＶ２に貫通電流が流れない。ところが、本実施形態のように電圧降下が生じている電源線３２(i)の電位を入力する場合、インバータＩＮＶ２の入力がハイレベルとローレベルの中間の任意の電位を持つことになり、その場合、ＰＭＯＳトランジスタ４９とＮＭＯＳトランジスタ５０が共に弱いオン状態となって、インバータＩＮＶ２に貫通電流が流れる。よって、インバータＩＮＶ２による大きな電力消費が生じる。この電力消費量は単一のインバータＩＮＶ２では比較的小さい場合でも、表示パネル全体では大きい。
【００５６】
本実施形態は、この点を改善するものである。
図９は、第２実施形態を、貫通電流防止の点において改善する表示部２およびその駆動部の一部を示す回路図である。
図９において電圧供給線４７およびスイッチ４８(i)を有することは第１実施形態（図５）と共通する。また、スイッチ４８(i)を制御するためのインバータＩＮＶ２を有すること自体は第２実施形態（図６）と共通する。
【００５７】
ただし、本実施形態では、図９に示すように、電源線３２(i)とインバータＩＮＶ２の入力の間に、電源線３２(i)の電圧降下を補償して駆動ユニット４２Ａ(i)の出力レベルに戻す電圧補償回路（Ｖ.ＣＯＭＰ）６０が新たに設けられている。
【００５８】
図１０（Ａ）は電圧補償回路６０の入出力接続関係を示すブロック図、図１０（Ｂ）は具体例としての回路図である。
図１０（Ａ）に示す電圧補償回路６０の入力(in)には電源スキャン信号ＶＳＣＡＮ２(i)が印加されるため、その電位がハイレベルとローレベルに交互に変化する。電圧補償回路６０の出力(out)はインバータＩＮＶ２の入力に接続されている。電圧補償回路６０には、図１０の駆動ユニット４２Ａ(i)の駆動電圧、すなわちハイレベルＶＤＤＶ２とローレベルＶＳＳＶ２の電源電圧が供給されている。
【００５９】
より詳細には、図１０（Ｂ）に示すように、ハイレベルＶＤＤＶ２とローレベルＶＳＳＶ２の２電源間に、２つのＣＭＯＳ対、すなわちＰＭＯＳトランジスタ６１inとＮＭＯＳトランジスタ６２inからなるＣＭＯＳ対と、ＰＭＯＳトランジスタ６１outとＮＭＯＳトランジスタ６２outからなるＣＭＯＳ対が互いに並列に接続されている。
ＰＭＯＳトランジスタ６１inのゲートがＰＭＯＳトランジスタ６１outとＮＭＯＳトランジスタ６２outの接続点と結合し、ＰＭＯＳトランジスタ６１outのゲートがＰＭＯＳトランジスタ６１inとＮＭＯＳトランジスタ６２inの接続点と結合し、これにより４トランジスタによるラッチ回路が構成されている。ＰＭＯＳトランジスタ６１outとＮＭＯＳトランジスタ６２outの接続点がインバータＩＮＶ２に接続されて出力(out)（図１０（Ａ））を構成している。ＮＭＯＳトランジスタ６２outのゲートは当該電圧補償回路６０の基準電圧として、電源振幅の半分の電位を与える電圧（ＶＤＤＶ２＋ＶＳＳＶ２）／２が付与されている。
【００６０】
この回路構成では、入力論理が“Ｈ”レベルのときに出力も“Ｈ”レベルをとるが、入力が理想的なハイレベルＶＤＤＶ２から下がっていても、当該ラッチ回路が反転動作する中間レベル（上記基準電圧）まで下がらなければ、出力を理想的なハイレベルＶＤＤＶ２に引き上げる電圧補償を行う。入力論理が“Ｌ”レベルの場合は逆の動作となるが、本実施形態では電源スキャン信号ＶＳＣＡＮ２(i)のハイレベルの電圧低下を防止する目的であるため、ハイレベル側の電圧補償効果に大きな意味がある。
【００６１】
なお、当該電圧補償回路６０はノイズ吸収の機能もあり、その場合、ハイレベル側とローレベル側の電圧補償の双方が有効に働いて負または正のノイズを電源線３２(i)から有効に除去する。
【００６２】
本実施形態によれば、第１実施形態と同様にいわゆるシェーディングの抑制効果、第２実施形態と同様なＰＭＯＳトランジスタによる高い電圧補償効果に加え、電圧補償回路６０の電圧補償効果によりインバータＩＮＶ２の貫通電流発生を防止して消費電力の低減を図るという効果が得られる。
【００６３】
なお、本実施形態を第３実施形態に適用することも可能である。この場合、電圧補償回路６０を図７の電源線３２(i)とインバータＩＮＶ２の間に接続すると、上述した電圧補償効果が同様に得られる。この場合、スイッチ４８(i)のスイッチ動作を確実に行えるという効果が、上述した効果に追加される。
【００６４】
電圧補償回路６０の電圧補償効果は、ハイレベル側で電圧降下した電源線３２(i)を電圧供給線４７に接続するというスイッチ４８(i)の機能を同時に実行しているという見方ができる。よって、スイッチ４８(i)をアシストする効果もある。
この点を考慮すると、電圧補償回路６０をスイッチ４８(i)と電圧供給線４７の代わりに用いることができる。つまり、特に図示しないが、スイッチ４８(i)を電圧補償回路６０で置き換え、電圧供給線４７を省略し、電圧補償回路６０の出力はオープンとする。これにより電圧補償回路６０が持つ閾値レベルを基準として、それより高い電圧範囲内ならば電源線３２(i)に電圧降下が生じても、当該電源線の電位をハイレベルＶＤＤＶ２に速やかに引き上げることができる。その際、電圧補償回路６０の入力はＮＭＯＳトランジスタの絶縁ゲートで受けているためハイインピーダンスであり、電源線３２(i)に対する負荷が小さい。したがって、回路規模は第１および第２実施形態より若干大きくなるが、電源線３２(i)の負荷を増大させない利点がある。
【００６５】
上述した第１〜第４実施形態では、ハイレベルＶＤＤＶ２をＡＣ駆動したが、図３（Ｂ）に示すようにローレベルＶＳＳＶ２をＡＣ駆動してもよい。
【００６６】
つぎに、以上の第１〜第４実施形態に適用可能な画素回路例を、２例以下に説明する。
【００６７】
[画素回路例１]
図１１に、ＰＭＯＳドライブの画素回路を示す。
図解する画素回路３Ａ（３(i,j)に相当）は、４つのトランジスタＴｒ１,Ｔｒ３,Ｔｒ４,Ｔｒ５、２つのキャパシタＣｓ,Ｃｃ、および、１つの有機発光ダイオードＯＬＥＤを有する。
駆動トランジスタＴｒ３はＰＭＯＳトランジスタであり、そのソースが電源スキャン信号ＶＳＣＡＮ２(i)によりＡＣ駆動される第１電源電圧ＶＤＤ１の供給線に接続されている。また、駆動トランジスタＴｒ３のドレインが有機発光ダイオードＯＬＥＤのアノードに接続されている。有機発光ダイオードＯＬＥＤのカソードは一定な第２電源電圧ＶＳＳ１の供給線に接続されている。
【００６８】
駆動トランジスタＴｒ３のゲートと信号入力線ＳＩＧとの間に結合キャパシタＣｃとサンプリング・トランジスタＴｒ１が直列接続されている。駆動トランジスタＴｒ３のゲートとドレイン間にシャント・トランジスタＴＲ４が接続されている。
駆動トランジスタＴｒ３のゲートとソース間に蓄積キャパシタＣｓが接続されている。また、結合キャパシタＣｃとサンプリング・トランジスタＴｒ１の接続ノードとオフセット電圧Ｖofsの供給線との間に、オフセット・トランジスタＴＲ５が接続されている。
【００６９】
サンプリング・トランジスタＴｒ１は第１スキャン信号ＶＳＣＡＮ１(i)によりオンとオフが制御され、シャント・トランジスタＴＲ４は第３スキャン信号ＶＳＣＡＮ３(i)によりオンとオフが制御され、さらに、オフセット・トランジスタＴＲ５は第４スキャン信号ＶＳＣＡＮ４(i)によりオンとオフが制御される。これらの制御タイミングおよびＡＣ電源駆動タイミングは、図２に示す４つの第１〜第４スキャナ４１〜４４により制御される。
【００７０】
図１２（Ａ）〜（Ｇ）に、図１１の画素回路３Ａの動作タイミングチャートを示す。
図１２（Ｅ）に示すように時間Ｔ０でＶｔｈ補正期間が開始されると、図１２（Ｂ）に示すように第３スキャン信号（以下、“入力等化スキャン信号”という）ＶＳＣＡＮ３(i)が“Ｈ”レベルに遷移して、駆動トランジスタＴｒ３のゲートがドレインと接続される。また、図１２（Ｃ）に示すように第４スキャン信号ＶＳＣＡＮ４(i)が“Ｈ”レベルに遷移して、オフセット・トランジスタＴＲ５がオンし、図１２（Ｅ）に示すようにノードＮＤ１の電位（Ｖin）が、オフセット電圧Ｖofsに設定される。
一方、図１２（Ｂ）に示すように電源スキャン信号ＶＳＣＡＮ２(i)が“Ｈ”レベル（ハイレベルＶＤＤＶ２）から“Ｌ”レベル（ローレベルＶＳＳＶ２）に遷移する。ここで、ローレベルＶＳＳＶ２は、駆動トランジスタＴｒ３とＯＬＥＤの直列接続に微小な電流が流れるような電圧値を有する。十分な時間が経過すると、図１２（Ｆ）に示すように、駆動トランジスタＴｒ３の駆動トランジスタＴｒ３のゲート電圧Ｖｇは、ローレベルＶＳＳＶ２から駆動トランジスタＴｒ３のしきい値電圧Ｖth3だけ高い電圧（ＶＳＳＶ２＋Ｖth3）に収束する。
【００７１】
つぎに、図１２（Ｃ）および（Ｄ）に示すように、時間Ｔ１にて第３スキャン信号ＶＳＣＡＮ３(i)と第４スキャン信号ＶＳＣＡＮ４(i)が共に“Ｌ”レベルになると、シャント・トランジスタＴＲ４およびオフセット・トランジスタＴＲ５がオフする。これにより、ノードＮＤ１がフローティングになるとともに、駆動トランジスタＴｒ３のゲートとドレインが切り離され、図１２（Ｇ）に示すようにＶｔｈ補正期間が終了する。
【００７２】
この状態で、図１２（Ａ）に示すように、時間Ｔ２にて第１スキャン信号ＶＳＣＡＮ１(i)が“Ｈ”レベルに遷移してデータ書き込み期間が開始される（図１２（Ｇ））。
データ電圧Ｖsig(i)がサンプリング・トランジスタＴｒ１によってサンプリングされ、図１２（Ｅ）に示すように、ノードＮＤ１の電位が、オフセット電圧Ｖofsからサンプリングデータ値（−Ｖdata）だけ変動する。ここで、結合キャパシタＣｃが蓄積キャパシタＣｓより十分大きく“Ｃｃ＞＞Ｃｓ”を満たす場合、駆動トランジスタＴｒ３のゲート電圧Ｖｇは、結合キャパシタＣｃを介してノードＮＤ１と同様の値（−Ｖdata）だけ変動する。そのため、駆動トランジスタのＴｒ３のゲート電圧Ｖｇ（ゲート−ソース間電圧Ｖgs）は、図１２（Ｆ）に示すように“ＶＳＳＶ２−Ｖdata＋Ｖth3”となる。この電圧（ＶＳＳＶ２−Ｖdata＋Ｖth3）は蓄積キャパシタＣｓに保持される。
図１２（Ａ）に示すように、時間Ｔ３にて第１スキャン信号ＶＳＣＡＮ１(i)が“Ｌ”レベルになると、データ書き込み期間が終了する（図１２（Ｇ））。
【００７３】
次に、図１２（Ｂ）に示すように、時間Ｔ４にて、電源スキャン信号ＶＳＣＡＮ２(i)を“Ｌ”レベルから“Ｈ”レベルに遷移させる。これにより発光期間が開始する（図１２（Ｇ））。
ここでハイレベルＶＤＤＶ２は、駆動トランジスタＴｒ３が飽和動作に必要な電圧条件を満たしている。このとき、保持容量Ｃｓによって駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsは一定値に保たれ、有機発光ダイオードＯＬＥＤの発光が可能となる。また、駆動トランジスタＴｒ３のゲート電圧Ｖｇは、ハイレベルＶＤＤＶ２とローレベルＶＳＳＶ２の差電圧だけ上昇するため、駆動トランジスタＴｒ３を流れる電流の増加分は、駆動トランジスタＴｒ３のしきい値電圧Ｖth3に依存しない値を有する。ただし、駆動トランジスタＴｒ３のゲート電圧Ｖｇはサンプリングデータ値Ｖdataに依存しており、そのため、有機発光ダイオードＯＬＥＤはサンプリングデータ値Ｖdata（データ電圧Ｖsig(i)）に応じた輝度で発光する。
【００７４】
[画素回路例２]
図１３に、他の画素回路３Ｂの構成図を示す。
図解する画素回路３Ｂが図１２と異なる点は、駆動トランジスタＴｒ３がＮＭＯＳ構成であること、および、オフセット電圧Ｖofsがローレベルに規定されていることである。
【００７５】
図１４（Ａ）〜（Ｅ）に動作タイミングチャートを示す。
図１４（Ｃ）に示すように、時間Ｔ０にて第４スキャン信号ＶＳＣＡＮ４(i)が“Ｌ”レベルから“Ｈ”レベルに立ち上がると、オフセット・トランジスタＴＲ５がオンし準備期間が始まる（図１４（Ｅ））。
すると、図１４（Ｄ）に示すように、駆動トランジスタＴｒ３のゲートにオフセット電圧Ｖofsが設定され（Ｖｇ＝Ｖofs）、このとき電源スキャン信号ＶＳＣＡＮ２(i)がローレベルＶＳＳＶ２であるため（図１４（Ｂ））、駆動トランジスタＴｒ３を介して、そのソース電位ＶｓがローレベルＶＳＳＶ２をとる。
ここでオフセット電圧Ｖofsは、後述するしきい値補正後に駆動トランジスタＴｒ３がオンしない値を有する。すなわち、有機発光ダイオードＯＬＥＤのしきい値電圧をＶth(oled)、駆動トランジスタＴｒ３のしきい値電圧をＶth3とすると、オフセット電圧Ｖofsは次式(1)を満たす必要がある。
【００７６】
［数１］
Ｖofs＜ＶＳＳ１＋Ｖth(oled)＋Ｖth3…(1)
【００７７】
また、電源スキャン信号ＶＳＣＡＮ２(i)のローレベルＶＳＳＶ２は、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsがしきい値電圧Ｖth3より大きくなるように、駆動トランジスタＴｒ３のソースノードを下げる必要がある。すなわち、ローレベルＶＳＳＶ２は次式(2)を満たす必要がある。
【００７８】
［数２］
ＶＳＳＶ２＜Ｖofs−Ｖth3…(2)
【００７９】
図１４（Ｅ）に示すように、この状態で時間Ｔ１にてＶｔｈ補正期間が開始する。
電源スキャン信号ＶＳＣＡＮ２(i)が時間Ｔ１にてハイレベルＶＤＤＶ２に立ち上がると、駆動トランジスタＴｒ３がオンしてそのドレイン電位Ｖｄも持ち上がるが、ゲート−ソース間電圧Ｖgsがしきい値電圧Ｖth3と等しくなる（Ｖgs＝Ｖth3）時点で駆動トランジスタＴｒ３がオフする。よって、Ｖｔｈ補正期間の終点（時間Ｔ２）以降、図１４（Ｅ）に示すように、駆動トランジスタＴｒ３のソース電位Ｖｓが“Ｖofs−Ｖth3”を維持し、しきい値電圧Ｖth3が蓄積キャパシタＣｓに保持される。このとき、有機発光ダイオードＯＬＥＤがオンしないことは、オフセット電圧Ｖofsの設定により保証されている。
【００８０】
図１４（Ａ）に示すように、時間Ｔ３で第１スキャン信号ＶＳＣＡＮ１(i)がハイレベルＶＤＤＶ２になると、信号書き込み期間が開始する（図１４（Ｅ））。信号書き込み期間は、同時に、移動度（μ）の補正期間を兼ねる。
なお、信号入力線ＳＩＧからサンプリング・トランジスタＴｒ１を介しての駆動トランジスタＴｒ３のゲートへ信号を書き込む時の時定数は、後述する駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsの放電時の時定数よりも短く設定される。以下の説明では、駆動トランジスタＴｒ３のゲートへの書き込み時定数は、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsの放電時間の時定数に対して無視できるほど短いと仮定する。
【００８１】
時間Ｔ３にてサンプリング・トランジスタＴｒ１がオンすると、図１４（Ｄ）に示すように、駆動トランジスタＴｒ３のゲート電圧Ｖｇが速やかに“Ｖofs＋Ｖdata”に設定される。ここで、有機発光ダイオードＯＬＥＤの容量Ｃoledが蓄積キャパシタＣｓより十分大きく、駆動トランジスタＴｒ３のソース電位Ｖｓは変動しないとする。
駆動トランジスタＴｒ３のゲート電圧Ｖｇの電位上昇分（Ｖdata）は、しきい値電圧Ｖth3を保持している蓄積キャパシタＣｓを介してソース電位Ｖｓに伝達されようとするが、上記のようにソース電位Ｖｓが変動しないため、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsが“Ｖth3＋Ｖdata”となる（蓄積キャパシタＣｓの保持電荷量がサンプリングデータ値Ｖdata分だけ増える）。このため、駆動トランジスタＴｒ３に電流が流れ、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgs、すなわち蓄積キャパシタＣｓの両端の電圧が放電される。このときの放電速度は、駆動トランジスタＴｒ３の駆動能力（移動度μに比例）によって決まる。すなわち、駆動トランジスタＴｒ３の駆動能力が小さい場合、その放電量は小さく、駆動トランジスタＴｒ３の駆動能力が大きい場合、その放電量は大きい。このため、サンプリングデータ値Ｖdataが同じならば、放電の終点（時間Ｔ４）における駆動トランジスタＴｒ３のソース電位Ｖｓは、駆動トランジスタＴｒ３の駆動能力がばらついてもほぼ一定に保持され、結果として駆動能力、すなわち移動度μのバラツキが補正される。この移動度補正期間を兼ねる信号書き込み期間は、第１スキャン信号ＶＳＣＡＮ１(i)がローレベルＶＳＳＶ２になる時間Ｔ４で終了する（図１４（Ａ）および（Ｅ））。
【００８２】
時間Ｔ４の到達とともに発光期間が開始する（図１４（Ｅ））。
第１スキャン信号ＶＳＣＡＮ１(i)がローレベルＶＳＳＶ２になると、蓄積キャパシタＣｓに駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖgsが保持されたまま、時間Ｔ４で駆動トランジスタＴｒ３によって決定される電流量になるように、駆動トランジスタＴｒ３のソースノード、すなわち、有機発光ダイオードＯＬＥＤのアノード電位がＯＬＥＤ駆動電圧ＶＥＬになる。なお、このとき駆動トランジスタＴｒ３が飽和動作するようにハイレベルＶＤＤＶ２を設定する必要がある。すなわち、ハイレベルＶＤＤＶ２は次式(3)を満たす必要がある。
【００８３】
［数３］
ＶＤＤＶ２＞ＶＥＬ＋（Ｖgs−Ｖth3）…(3)
【００８４】
なお、図１１および図１３でサンプリング・トランジスタＴｒ１と、シャント・トランジスタＴＲ４を共有化して、データ電圧Ｖsigとオフセット電圧Ｖofsを時分割的に書き込むことも可能である。
【００８５】
本実施形態によれば、有機ＥＬディスプレイの画素回路で、有機発光ダイオードＯＬＥＤ(i,j)に電流を供給する画素電源をＶスキャナでＡＣ駆動しながら、Ｖスキャナの配線抵抗の影響により生じるシェーディングを防止または抑圧できる。その際、第１〜第４実施形態で個別に述べた追加の効果が得られる。
また、電源電圧のＡＣ駆動により、有機発光ダイオードＯＬＥＤ(i,j)への電源供給経路の遮断を制御する電源遮断制御トランジスタを１つ、画素回路から省略できる。本実施形態で例示する画素回路はＴＦＴの閾値電圧Ｖｔ（および移動度μ）に起因した輝度ムラを補正する機能を有する。第２スキャナ４２は１つで済むため、表示部２の水平方向の両側に２つ設ける必要がない。
【００８６】
以上より、ＴＦＴばらつきによる輝度ムラ補正、画素回路の素子数削減、水平方向の画素位置に依存した輝度差（シェーディング）の解消または抑制、Ｖスキャナ左右駆動の不要を同時に実現でき、高画質で高精細かつ低消費な有機ＥＬディスプレイを実現することが可能である。
なお、表示部２の水平方向の両側に２つ設ける必要がないことは、表示部２の映像表示に寄与しないエリアの増大を防ぎ、これによって、ディスプレイ装置の前面に大きく表示エリアをとって、そのデザインの自由度を高くすることができる有機ＥＬ表示パネルを提供できる。
【図面の簡単な説明】
【００８７】
【図１】（Ａ）および（Ｂ）はシェーディングの説明図である。
【図２】本発明の実施形態に関わる有機ＥＬディスプレイの主要な構成を示すブロック図である。
【図３】（Ａ）および（Ｂ）は、概略的な画素回路の構成と、２つのＡＣ駆動方法を示す図である。
【図４】第１行の画素回路群を片側からＡＣ電源駆動する際の不都合を説明するための図である。
【図５】第１実施形態に関わる表示部およびその駆動部の一部を示す回路図である。
【図６】第２実施形態に関わる表示部およびその駆動部の一部を示す回路図である。
【図７】第３実施形態に関わる表示部およびその駆動部の一部を示す回路図である。
【図８】（Ａ）〜（Ｅ）は第３実施形態の動作タイミングチャートである。
【図９】第４実施形態に関わる表示部およびその駆動部の一部を示す回路図である。
【図１０】（Ａ）は電圧補償回路のブロック図、（Ｂ）はその回路図である。
【図１１】画素回路例１の回路図である。
【図１２】（Ａ）〜（Ｇ）は画素回路例１の動作タイミングチャートである。
【図１３】画素回路例２の回路図である。
【図１４】（Ａ）〜（Ｅ）は画素回路例１の動作タイミングチャートである。
【符号の説明】
【００８８】
１…有機ＥＬディスプレイ、２…表示部、３(i,j)…第ｉ行,第ｊ列の画素回路、３１(i,j)…補正部、４…Ｖスキャナ、４１…第１スキャナ、４２…第２スキャナ（ＡＣ電源駆動スキャナ）、４２Ａ(i)…第ｉ行の駆動ユニット、４３…第３スキャナ、４４…第４スキャナ、４５,４９,６１in,６１out…ＰＭＯＳトランジスタ、４６,５０,６２in,６２out…ＰＭＯＳトランジスタ、４７…電圧供給線、４８(i)…スイッチ、５１…イネーブル信号線、６０…電圧補償回路、ＯＬＥＤ(i,j)…有機発光ダイオード、Ｔｒ１…サンプリング・トランジスタ、Ｔｒ３…駆動トランジスタ、ＶＳＣＡＮ１(i)…第１スキャン信号（サンプリング・スキャン信号）、ＶＳＣＡＮ２(i)…第２スキャン信号（電源スキャン信号）、ＳＩＧ(j)…信号入力線、Ｖsig…データ電圧、Ｖdata…サンプリングデータ値、ＶＥＬ…ＯＬＥＤ駆動電圧、ＶＤＤ１…第１電源電圧、ＶＳＳ１…第２電源電圧、ＶＤＤＶ２…ハイレベル（駆動レベル）、ＶＳＳＶ２…ローレベル（非駆動レベル）、Ｉoled…駆動電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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