(57)【要約】【課題】優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できるようにする。【解決手段】不揮発性半導体記憶装置は、行列状に配置された複数のメモリセルと、行方向に延びる複数のビット線と、列方向に延びる複数のワード線及び複数のリセット信号線と、複数のメモリセルと接続されたセルプレート線とを備えている。各メモリセルは、第１の端子がセルプレート線ＣＰと接続された容量素子Ｃｓと、容量素子Ｃｓの第２の端子と対応するビット線との間に接続され、ゲート端子が対応するワード線と接続された選択トランジスタＱ１と、容量素子Ｃｓの第２の端子と対応するセルプレート線ＣＰとの間に接続され、ゲート端子が対応するリセット信号線ＲＳＴと接続されたリセットトランジスタＱ２と、リセットトランジスタＱ２とセルプレート線ＣＰとの間に接続された抵抗素子２２とを有している。【選択図】図３
2008181578.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
行ごとに形成された複数のビット線と、
列ごとに形成された複数のワード線及び複数のリセット信号線と、
前記複数のメモリセルと接続されたセルプレート線とを備え、
前記各メモリセルは、
第１の端子が前記セルプレート線と接続された容量素子と、
前記容量素子の第２の端子と対応する前記ビット線との間に接続され、ゲート端子が対応する前記ワード線と接続された選択トランジスタと、
前記容量素子の第２の端子と対応する前記セルプレート線との間に接続され、ゲート端子が対応する前記リセット信号線と接続されたリセットトランジスタと、
前記リセットトランジスタと前記セルプレート線との間に接続された抵抗素子とを有していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記各選択トランジスタは、半導体基板に互いに間隔をおいて形成された第１の拡散層及び第２の拡散層と、前記半導体基板における前記第１の拡散層と前記第２の拡散層との間の領域の上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有し、
前記各リセットトランジスタは、前記第１の拡散層及び半導体基板に前記第１の拡散層と間隔をおいて形成された第３の拡散層と、前記半導体基板における前記第１の拡散層と前記第３の拡散層との間の領域の上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有し、
前記第１の拡散層は前記容量素子と接続され、
前記第２の拡散層は前記対応するビット線と接続され、
前記第３の拡散層は前記抵抗素子を介して前記セルプレート線と接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記抵抗素子の抵抗値は前記第３の拡散層の抵抗値よりも大きいことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記抵抗素子の抵抗値は前記第３の拡散層の抵抗値の５倍以上且つ１００倍以下であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体基板の上に層間絶縁膜を介在させて形成された第１の配線層をさらに備え、
前記抵抗素子は前記第１の配線層に形成されていることを特徴とする請求項２から４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記抵抗素子は前記半導体基板における前記第３の拡散層の周囲の領域に形成された非シリサイド化拡散層からなることを特徴とする請求項２から４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
行列状に配置された複数のメモリセルと、
行ごとに形成された複数のビット線と、
列ごとに形成された複数のワード線及び複数のリセット信号線と、
前記複数のメモリセルと接続されたセルプレート線とを備え、
前記各メモリセルは、
第１の端子が前記セルプレート線と接続された容量素子と、
前記容量素子の第２の端子と対応する前記ビット線との間に接続され、ゲート端子が対応する前記ワード線と接続された選択トランジスタと、
前記容量素子の第２の端子と対応する前記セルプレート線との間に接続され、ゲート端子が対応する前記リセット信号線と接続されたリセットトランジスタとを有し、
前記各選択トランジスタは、半導体基板に互いに間隔をおいて形成された第１の拡散層及び第２の拡散層と、前記半導体基板における前記第１の拡散層と前記第２の拡散層との間の領域の上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有し、
前記各リセットトランジスタは、前記第１の拡散層及び半導体基板に前記第１の拡散層と間隔をおいて形成された第３の拡散層と、前記半導体基板における前記第１の拡散層と前記第３の拡散層との間の領域の上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有し、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が厚いことを特徴とする不揮発性半導体記憶装置。
【請求項８】
行列状に配置された複数のメモリセルと、
行ごとに形成された複数のビット線と、
列ごとに形成された複数のワード線及び複数のリセット信号線と、
前記複数のメモリセルと接続されたセルプレート線とを備え、
前記各メモリセルは、
第１の端子が前記セルプレート線と接続された容量素子と、
前記容量素子の第２の端子と対応する前記ビット線との間に接続され、ゲート端子が対応する前記ワード線と接続された選択トランジスタと、
前記容量素子の第２の端子と対応する前記セルプレート線との間に接続され、ゲート端子が対応する前記リセット信号線と接続されたリセットトランジスタとを有し、
前記各選択トランジスタは、半導体基板に互いに間隔をおいて形成された第１の拡散層及び第２の拡散層と、前記半導体基板における前記第１の拡散層と前記第２の拡散層との間の領域の上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有し、
前記各リセットトランジスタは、前記第１の拡散層及び半導体基板に前記第１の拡散層と間隔をおいて形成された第３の拡散層と、前記半導体基板における前記第１の拡散層と前記第３の拡散層との間の領域の上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有し、
前記第１の拡散層は、前記第１のゲート電極及び前記第２のゲート電極と接する領域を除く領域におけるゲート幅方向の長さが、前記第１のゲート電極及び前記第２のゲート電極と接する領域におけるゲート幅方向の長さよりも短く、
前記第２の拡散層は、前記第１のゲート電極と接する領域を除く領域におけるゲート幅方向の長さが、前記第１のゲート電極と接する領域におけるゲート幅方向の長さよりも短いことを特徴とする不揮発性半導体記憶装置。
【請求項９】
行列状に配置された複数のメモリセルと、
行ごとに形成された複数のビット線と、
列ごとに形成された複数のワード線及び複数のリセット信号線と、
前記複数のメモリセルと接続されたセルプレート線とを備え、
前記各メモリセルは、
第１の端子が前記セルプレート線と接続された容量素子と、
前記容量素子の第２の端子と対応する前記ビット線との間に接続され、ゲート端子が対応する前記ワード線と接続された選択トランジスタと、
前記容量素子の第２の端子と対応する前記セルプレート線との間に接続され、ゲート端子が対応する前記リセット信号線と接続されたリセットトランジスタとを有し、
前記各ワード線及び各リセット信号線は、前記容量素子に保持された電荷が前記ビット線に読み出されていない待機モードにおいて、接地電圧よりも電圧が高い活性化状態であることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記活性状態は、電源電圧を昇圧した電圧レベルであることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記活性状態は、電源電圧と同一の電圧レベルであり、
前記待機モードにおいて、前記各ビット線の電圧レベル及び前記各セルプレート線の電圧レベルは、前記各選択トランジスタ及び各リセットトランジスタがオン状態となる電圧レベルであることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１２】
前記待機モードにおいて、前記ビット線の電圧レベル及び前記セルプレート線の電圧レベルは、前記待機モードを除く他の状態とは異なる電圧レベルであることを特徴とする請求項９から１１のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１３】
前記各メモリセルの動作を制御する制御回路と、
前記複数のワード線及び複数のリセット信号線のそれぞれの状態を制御する行デコーダ部とをさらに備え、
前記制御回路は、前記メモリセルを前記待機モードにする待機モード信号を生成し、
前記行デコーダ部は、前記待機モード信号を受けた場合に、前記各ワード線及び各リセット信号線を前記活性状態とすることを特徴とする請求項９から１２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１４】
前記複数のメモリセルの動作を制御する制御回路と、
前記セルプレート線にプレート電圧を供給するプレート電圧生成部とをさらに備え、
前記制御回路は、前記メモリセルを前記待機モードにする待機モード信号を生成し、
前記プレート電圧生成部は、前記待機モード信号を受けて、前記セルプレート線の電圧レベルを制御することを特徴とする請求項９から１２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１５】
前記ビット線をプリチャージするビット線プリチャージ回路をさらに備え、
前記ビット線プリチャージ回路は、前記待機モード信号を受けて、前記ビット線の電圧レベルを制御することを特徴とする請求項１３又は１４に記載の不揮発性半導体記憶装置。
【請求項１６】
前記複数のメモリセルは、前記ワード線、リセット信号線、セルプレート線及びビット線が互いに独立した複数のメモリアレイブロックに分割されており、
前記待機モードは、前記メモリアレイブロックごとに設定されることを特徴とする請求項９から１５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１７】
行列状に配置された複数のメモリセルと、
行ごとに形成された複数のビット線と、
列ごとに形成された複数のワード線及び複数のリセット信号線と、
前記複数のメモリセルと接続されたセルプレート線とを備え、
前記各メモリセルは、
第１の端子が前記セルプレート線と接続された容量素子と、
前記容量素子の第２の端子と対応する前記ビット線との間に接続され、ゲート端子が対応する前記ワード線と接続された選択トランジスタと、
前記容量素子の第２の端子と対応する前記セルプレート線との間に接続され、ゲート端子が対応する前記リセット信号線と接続されたリセットトランジスタとを有し、
前記各ワード線、各リセット信号線、各ビット線及びセルプレート線は、前記容量素子に保持された電荷が前記ビット線に読み出されていない待機モードにおいて、接地電圧と同一の電圧レベルであることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
前記容量素子は強誘電体容量素子であることを特徴とする請求項１から１７のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、強誘電体キャパシタを用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
記憶素子に強誘電体キャパシタを採用した強誘電体メモリ（ＦｅＲＡＭ）は、フラッシュメモリ及びＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の従来の書き換え可能な不揮発性半導体記憶装置と比べて、書き換え回数、アクセススピード及び消費電力等の特性が優れている。このため、強誘電体メモリの開発は、近年盛んに行われている。特に、ここ数年で微細化技術及び信頼性技術が急速に進歩したため、ＩＣカード又はＩＣタグといったビット容量が小さい分野からその市場規模を広げつつある。また、その優れた特性から、今後も携帯情報機器等を中心として強誘電体メモリへのニーズが増すものと考えられる。
【０００３】
不揮発性メモリに共通する課題として記憶データの信頼性向上がある。信頼性を向上させるためには、電源オフ状態におけるデータの保持特性を向上させるだけでなく、電源投入時、遮断時、待機モード及び動作モードにおけるデータ破壊の発生を防止することが重要である。不揮発性メモリにおけるデータ破壊の発生を防止するためには、揮発性メモリ以上に回路設計面及び構成面から十分な対策を取る必要がある。
【０００４】
一般的な強誘電体メモリはダイナミックアクセスラム（ＤＲＡＭ）と同じ選択トランジスタとキャパシタとが直列接続されたメモリセル構成を採用している。強誘電体メモリは、強誘電体からなるキャパシタが、両電極に電界を印加した際に、印加した電界の向きに応じた極性に分極する特性を利用してデータの記録を行う。このため、フローティングゲートへのキャリア注入及び放出によりデータの記録を行うフラッシュメモリ及びＥＥＰＲＯＭ等と比べ、誤動作及びノイズ等によるデータ破壊の危険性が高い。
【０００５】
強誘電体メモリの動作方式は、キャパシタと接続されたセルプレート線を駆動するプレート線駆動方式が主流である。プレート線駆動方式は、データ記録時においてキャパシタへの印加電圧を電源電圧と同じ電圧に設定することができる。このため、動作マージンを拡大することができるが、セルプレート線を駆動しなければならず、高速動作に難がある。
【０００６】
強誘電体メモリを高速動作させる方法として、例えばＤＲＡＭと同様にセルプレート線電圧を電源電圧（Ｖｃｃ）の２分の１のレベルに固定する方式が知られている。この場合には、データ記録時においてキャパシタへの印加電圧が電源電圧の半分になり、動作マージンが小さくなる。さらに、セルプレート線の電位が１／２Ｖｃｃに固定された状態が長時間続くと、リーク電流により強誘電体キャパシタの分極データが破壊されるおそれがある。
【０００７】
データ破壊の防止については特許文献１〜４に種々の方法が開示されている。例えば、特許文献３においては、リセットトランジスタを設け、待機モードにおいてキャパシタの両端子間の電位を１／２Ｖｃｃレベルとすることにより、データの破壊を防止している。
【特許文献１】特許第３１８３０７６号公報
【特許文献２】特開平８−１８０６７１号公報
【特許文献３】特開２００１−０８５６３２号公報
【特許文献４】特開２００１−５１６９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来技術により、高速動作とデータ破壊防止とが可能となるが、セルプレート線等をグランドレベル以上の電圧に固定するため、待機モード時又は動作モード時の非選択セルにおける消費電力を増大させる。これまでは、前述したように強誘電体メモリがＤＲＡＭやフラッシュメモリなどと比較してビット容量の小規模な分野に採用されているため、このような消費電力の増大についてはほとんど考慮されていない。
【０００９】
しかし、強誘電体メモリの高速動作性や低消費電力性に対する評価は高く、より大容量（数Ｍ〜数十Ｍビット）の強誘電体メモリを開発することが求められている。大容量の強誘電体メモリを開発するためには、より微細化された製造プロセスを適用する必要があり、メモリセルを構成するトランジスタやキャパシタの面積が縮小される。従って、動作マージン拡大を目的にメモリアレイ領域内における電源電圧を制御回路用電源電圧よりも高く設定する手段などが採用される。
【００１０】
このような条件下においては、選択トランジスタにおける電界集中が増大し、拡散層から半導体基板へのリーク電流は製品保証規格に対して無視できないレベルとなるという問題が生じる。
【００１１】
本発明は、前記従来の問題を解決し、優れた高速動作性と低消費電力性とを兼ね備えた大容量の強誘電体記憶装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は不揮発性半導体記憶装置を、リセットトランジスタとセルプレート線との間に接続された抵抗素子を有する構成とする。
【００１３】
具体的に本発明に係る第１の不揮発性半導体記憶装置は、行列状に配置された複数のメモリセルと、行ごとに形成された複数のビット線と、列ごとに形成された複数のワード線及び複数のリセット信号線と、複数のメモリセルと接続されたセルプレート線とを備え、各メモリセルは、第１の端子がセルプレート線と接続された容量素子と、容量素子の第２の端子と対応するビット線との間に接続され、ゲート端子が対応するワード線と接続された選択トランジスタと、容量素子の第２の端子と対応するセルプレート線との間に接続され、ゲート端子が対応するリセット信号線と接続されたリセットトランジスタと、リセットトランジスタとセルプレート線との間に接続された抵抗素子とを有していることを特徴とする。
【００１４】
第１の不揮発性半導体記憶装置によれば、リセットトランジスタとセルプレート線との間に接続された抵抗素子を有しているため、セルプレート線からリセットトランジスタに流れる電流を抑制することができる。従って、待機モード又は非選択状態において、オフ状態の選択トランジスタの拡散層から基板に流れるリーク電流を大幅に抑えることができる。その結果、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置を実現できる。
【００１５】
第１の不揮発性半導体記憶装置において、各選択トランジスタは、半導体基板に互いに間隔をおいて形成された第１の拡散層及び第２の拡散層と、半導体基板における第１の拡散層と第２の拡散層との間の領域の上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有し、各リセットトランジスタは、第１の拡散層及び半導体基板に第１の拡散層と間隔をおいて形成された第３の拡散層と、半導体基板における第１の拡散層と第３の拡散層との間の領域の上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有し、第１の拡散層は容量素子と接続され、第２の拡散層は対応するビット線と接続され、第３の拡散層は抵抗素子を介してセルプレート線と接続されていることが好ましい。
【００１６】
第１の不揮発性半導体記憶装置において、抵抗素子の抵抗値は第３の拡散層の抵抗値よりも大きいことが好ましい。より望ましくは、抵抗素子の抵抗値は第３の拡散層の抵抗値の５倍以上且つ１００倍以下である。このような構成とすることにより、リセットトランジスタの動作に影響を与えることなく、リーク電流を確実に低減することが可能となる。
【００１７】
第１の不揮発性半導体記憶装置において、半導体基板の上に層間絶縁膜を介在させて形成された第１の配線層をさらに備え、抵抗素子は第１の配線層に形成されていることが好ましい。また、抵抗素子は半導体基板における第３の拡散層の周囲の領域に形成された非シリサイド化拡散層からなっていてもよい。
【００１８】
本発明に係る第２の不揮発性半導体記憶装置は、行列状に配置された複数のメモリセルと、行ごとに形成された複数のビット線と、列ごとに形成された複数のワード線及び複数のリセット信号線と、複数のメモリセルと接続されたセルプレート線とを備え、各メモリセルは、第１の端子がセルプレート線と接続された容量素子と、容量素子の第２の端子と対応するビット線との間に接続され、ゲート端子が対応するワード線と接続された選択トランジスタと、容量素子の第２の端子と対応するセルプレート線との間に接続され、ゲート端子が対応するリセット信号線と接続されたリセットトランジスタとを有し、各選択トランジスタは、半導体基板に互いに間隔をおいて形成された第１の拡散層及び第２の拡散層と、半導体基板における第１の拡散層と第２の拡散層との間の領域の上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有し、各リセットトランジスタは、第１の拡散層及び半導体基板に第１の拡散層と間隔をおいて形成された第３の拡散層と、半導体基板における第１の拡散層と第３の拡散層との間の領域の上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有し、第１のゲート絶縁膜は、第２のゲート絶縁膜よりも膜厚が厚いことを特徴とする。
【００１９】
第２の不揮発性半導体記憶装置によれば、第１のゲート絶縁膜は、第２のゲート絶縁膜よりも膜厚が厚いため、待機モード又は非選択状態においてオフ状態の選択トランジスタのゲート電極と拡散層との間の電界集中が緩和される。従って、半導体基板へのリーク電流を低く抑えることができるので、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。
【００２０】
本発明に係る第３の不揮発性半導体記憶装置は、行列状に配置された複数のメモリセルと、行ごとに形成された複数のビット線と、列ごとに形成された複数のワード線及び複数のリセット信号線と、複数のメモリセルと接続されたセルプレート線とを備え、各メモリセルは、第１の端子がセルプレート線と接続された容量素子と、容量素子の第２の端子と対応するビット線との間に接続され、ゲート端子が対応するワード線と接続された選択トランジスタと、容量素子の第２の端子と対応するセルプレート線との間に接続され、ゲート端子が対応するリセット信号線と接続されたリセットトランジスタとを有し、各選択トランジスタは、半導体基板に互いに間隔をおいて形成された第１の拡散層及び第２の拡散層と、半導体基板における第１の拡散層と第２の拡散層との間の領域の上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有し、各リセットトランジスタは、第１の拡散層及び半導体基板に第１の拡散層と間隔をおいて形成された第３の拡散層と、半導体基板における第１の拡散層と第３の拡散層との間の領域の上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有し、第１の拡散層は、第１のゲート電極及び第２のゲート電極と接する領域を除く領域におけるゲート幅方向の長さが、第１のゲート電極及び第２のゲート電極と接する領域におけるゲート幅方向の長さよりも短く、第２の拡散層は、第１のゲート電極と接する領域を除く領域におけるゲート幅方向の長さが、第１のゲート電極と接する領域におけるゲート幅方向の長さよりも短いことを特徴とする。
【００２１】
第３の不揮発性半導体記憶装置によれば、第１の拡散層及び第２の拡散層において所定の領域の幅が狭くなっているため、ゲート幅を短くすることなく、第１の拡散層及び第２の拡散層の面積を小さくすることができる。従って、拡散層から半導体基板へのリーク電流を低く抑えることができるので、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。
【００２２】
本発明に係る第４の不揮発性半導体記憶装置は、行列状に配置された複数のメモリセルと、行ごとに形成された複数のビット線と、列ごとに形成された複数のワード線及び複数のリセット信号線と、複数のメモリセルと接続されたセルプレート線とを備え、各メモリセルは、第１の端子がセルプレート線と接続された容量素子と、容量素子の第２の端子と対応するビット線との間に接続され、ゲート端子が対応するワード線と接続された選択トランジスタと、容量素子の第２の端子と対応するセルプレート線との間に接続され、ゲート端子が対応するリセット信号線と接続されたリセットトランジスタとを有し、各ワード線及び各リセット信号線は、容量素子に保持された電荷がビット線に読み出されていない待機モードにおいて、接地電圧よりも電圧が高い活性化状態であることを特徴とする。
【００２３】
第４の不揮発性半導体記憶装置によれば、各ワード線及び各リセット信号線は、容量素子に保持された電荷がビット線に読み出されていない待機モードにおいて、接地電圧よりも電圧が高い活性化状態であるため、待機モード又は非選択状態において、選択トランジスタがオン状態となる。従って、選択トランジスタの拡散層において電界集中が生じることがなく、拡散層から半導体基板へのリーク電流を低く抑えることができる。その結果、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。
【００２４】
第４の不揮発性半導体記憶装置において、活性状態は、電源電圧を昇圧した電圧レベルであることが好ましい。
【００２５】
第４の不揮発性半導体記憶装置において、活性状態は、電源電圧と同一の電圧レベルであり、待機モードにおいて、各ビット線の電圧レベル及び各セルプレート線の電圧レベルは、各選択トランジスタ及び各リセットトランジスタがオン状態となる電圧レベルであることが好ましい。
【００２６】
第４の不揮発性半導体記憶装置において、待機モードにおいて、ビット線の電圧レベル及びセルプレート線の電圧レベルは、待機モードを除く他の状態とは異なる電圧レベルであることが好ましい。
【００２７】
第４の不揮発性半導体記憶装置において、複数のメモリセルの動作を制御する制御回路と、複数のワード線及び複数のリセット信号線のそれぞれの状態を制御する行デコーダ部とをさらに備え、制御回路は、メモリセルを待機モードにする待機モード信号を生成し、行デコーダ部は、待機モード信号を受けた場合に、各ワード線及び各リセット信号線を活性状態とすることが好ましい。
【００２８】
第４の不揮発性半導体記憶装置において、複数のメモリセルの動作を制御する制御回路と、セルプレート線にプレート電圧を供給するプレート電圧生成部とをさらに備え、制御回路は、メモリセルを待機モードにする待機モード信号を生成し、プレート電圧生成部は、待機モード信号を受けて、セルプレート線の電圧レベルを制御することが好ましい。
【００２９】
第４の不揮発性半導体記憶装置において、ビット線をプリチャージするビット線プリチャージ回路をさらに備え、ビット線プリチャージ回路は、待機モード信号を受けて、ビット線の電圧レベルを制御することが好ましい。
【００３０】
第４の不揮発性半導体記憶装置において、複数のメモリセルは、ワード線、リセット信号線、セルプレート線及びビット線が互いに独立した複数のメモリアレイブロックに分割されており、待機モードは、メモリアレイブロックごとに設定されることが好ましい。
【００３１】
本発明に係る第５の不揮発性半導体記憶装置は、行列状に配置された複数のメモリセルと、行ごとに形成された複数のビット線と、列ごとに形成された複数のワード線及び複数のリセット信号線と、複数のメモリセルと接続されたセルプレート線とを備え、各メモリセルは、第１の端子がセルプレート線と接続された容量素子と、容量素子の第２の端子と対応するビット線との間に接続され、ゲート端子が対応するワード線と接続された選択トランジスタと、容量素子の第２の端子と対応するセルプレート線との間に接続され、ゲート端子が対応するリセット信号線と接続されたリセットトランジスタとを有し、各ワード線、各リセット信号線、各ビット線及びセルプレート線は、容量素子に保持された電荷がビット線に読み出されていない待機モードにおいて、接地電圧と同一の電圧レベルであることを特徴とする。
【００３２】
第５の不揮発性半導体記憶装置によれば、各ビット線及びセルプレート線は、待機モードにおいて、接地電圧と同一の電圧レベルであるため、選択トランジスタの拡散層に電界集中が生じることがない。従って、拡散層から半導体基板へのリーク電流を低く抑えることができるので、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。
【００３３】
第１〜第４の不揮発性半導体記憶装置において、容量素子は強誘電体容量素子であることが好ましい。
【発明の効果】
【００３４】
本発明に係る不揮発性半導体記憶装置によれば、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
本発明の第１の実施形態について、図面を参照して説明する。図１は第１の実施形態に係る不揮発性半導体記憶装置のブロック構成を示している。図１に示すように、メモリセルアレイ部４０及びセンスアンプ部４１に行列を選択する行デコーダ部４３及び列デコーダ部４４が接続され、行デコーダ部４３及び列デコーダ部４４はアドレスバッファ部４５と接続されている。セルプレート電圧はプレート電圧生成部４２により供給され、外部との信号入出力は、入出力バッファ部４６により制御される。センスアンプ部４１、プレート電圧生成部４２、行デコーダ部４３、列デコーダ部４４、アドレスバッファ部４５及び入出力バッファ部４６は、制御部４７により制御される。
【００３６】
図２は第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ部及びセンスアンプ部４１の回路構成を示している。メモリセルアレイ部４０は、複数のメモリセル１９が行列状に配置されている。センスアンプ部４１は、メモリセル１９の読み出しに用いるセンスアンプ２０及びビット線プリチャージ回路２１が、行ごとに配置されている。なお、図２にはメモリセル１９が３行３列に配置された例を記載しているが、行数及び列数は任意の数でかまわない。
【００３７】
各メモリセル１９は、種々の信号線とそれぞれ接続されている。本実施形態における信号線は、ビット線、ワード線、リセット信号線及びセルプレート線を含む。
【００３８】
ビット線は行ごとにデータ信号用と参照信号用とが一対となって設けられており、図２には、データ信号用のＢＬ0、ＢＬ1及びＢＬ2と参照信号用の／ＢＬ0、／ＢＬ1及び／ＢＬ2とが示されている。本実施形態においては、ｎ列目のメモリセル１９はデータ信号用のビット線ＢＬnと接続され、ｎ＋１列目のメモリセル１９は参照信号用のビット線／ＢＬnと接続されている。
【００３９】
ワード線及びリセット信号線は、列ごとにそれぞれ設けられており、図２には、ＷＬ0、ＷＬ1及びＷＬ2と、ＲＳＴ0、ＲＳＴ1及びＲＳＴ2とが示されている。セルプレート線ＣＰは、すべてのメモリセル１９に共通である。
【００４０】
ビット線プリチャージ回路２１は、ビット線プリチャージ信号線ＢＰＥ１及びビット線プリチャージ信号線ＢＰＥ２によって駆動され、各行のビット線を電源電圧の２分の１（１／２Ｖｃｃ）レベル及び接地（０Ｖ）レベルにプリチャージする。例えば、ｎ行目に設けられたビット線プリチャージ回路２１は、ビット線ＢＬn及びビット線／ＢＬnをプリチャージする。
【００４１】
センスアンプ２０は、センスアンプ信号線ＳＡＥにより駆動され各行に設けられた一対のビット線の電位差を増幅する。例えばｎ行目に設けられたセンスアンプ２０は、ビット線ＢＬnとビット線／ＢＬnとの電位差を増幅して出力する。
【００４２】
図３はメモリセル１９の詳細を示している。ｎ行ｎ列目のメモリセル１９を例として示すが、他のメモリセルも接続されている信号線が異なるだけで基本的に同じである。本実施形態のメモリセル１９は１トランジスタ１キャパシタ（１Ｔ１Ｃ）型である。強誘電体キャパシタＣｓの一方の端子はセルプレート線ＣＰと接続されており、セルプレート線ＣＰはプレート電圧生成部４２と接続されている。
【００４３】
強誘電体キャパシタＣｓの他方の端子は選択トランジスタＱ１を介してビット線ＢＬ0に接続されている。選択トランジスタＱ１のゲートはワード線ＷＬnと接続されている。強誘電体キャパシタＣｓと選択トランジスタＱ１とが接続されたノード（ストレージノード）ＳＴは、リセットトランジスタＱ２及び抵抗素子２２を介してプレート電圧生成部４２と接続されている。リセットトランジスタＱ２のゲートはリセット信号線ＲＳＴnと接続されている。
【００４４】
本実施形態の不揮発性半導体記憶装置は、メモリセル１９が動作モードにおいて非選択状態の場合又は待機モードの場合には、強誘電体キャパシタＣｓに妨害電圧が印加され、データが破壊されることを防止するために、リセットトランジスタＱ２が設置されている。メモリセルが非選択状態の場合又は待機モードの際には、リセットトランジスタＱ２をオン状態とし、強誘電体キャパシタＣｓのストレージノードＳＴの電位をセルプレート線ＣＰの電位と同電位にすることにより、強誘電体キャパシタＣｓの両電極間に電界がかからないようにしている。
【００４５】
図４は、本実施形態のメモリセル１９の基本的な駆動タイミングを示している。なお、図４においては、ｎ行ｎ列目のメモリセルからデータ信号を読み出しｎ行ｎ＋１列目のメモリセルから参照信号を読み出す例について示している。
【００４６】
まず、電源投入時には電源電圧Ｖｃｃの供給により、ビット線プリチャージ信号線ＢＰＥ１とリセット信号ＲＳＴn及びリセット信号線ＲＳＴn+1がハイ（“Ｈ”）レベルとなり、セルプレート線ＣＰはロー（“Ｌ”）レベルから１／２Ｖｃｃレベルとなる。また同じくビット線ＢＬn及びビット線／ＢＬnも１／２Ｖｃｃレベルとなる。なお、本実施形態においては、“Ｈ”レベルは昇圧電源（Ｖｐｐ）レベルである。
【００４７】
次に、読み出し動作を行う場合には、まず、ビット線プリチャージ信号線ＢＰＥ１が“Ｌ”レベルになりビット線プリチャージ信号線ＢＰＥ２が“Ｈ”レベルとになることによりビット線ＢＬn及び／ＢＬnが“Ｌ”レベルにプリチャージされる。続いて、リセット信号線ＲＳＴnが“Ｌ”レベルになり、リセットトランジスタＱ２がオフ状態となった後、ワード線ＷＬnが“Ｈ”レベルとなる。これにより、選択トランジスタＱ１がオン状態となり、キャパシタＣｓに１／２Ｖｃｃに相当する電界が印加され、記憶されたデータ極性（ここでは１データ）に応じた電荷チャージによりビット線ＢＬnの電位が上昇する。対を成すビット線／ＢＬnには参照電位が印加され、センスアンプイネーブル信号ＳＡＥが“Ｈ”レベルになることによりビット線の電位はセンスアンプ２０により増幅され、最終的にはデータ線にデータが出力される。
【００４８】
強誘電体記憶装置における読み出し動作は破壊読み出しであるがセンスアンプ２０が活性化している期間にデータが再書き込みされる。続いて、ワード線ＷＬnが“Ｌ”レベルとなった後、リセット信号ＲＳＴnが“Ｈ”レベルとなりリセットトランジスタＱ２は再びオン状態となる。同じくビット線プリチャージ信号線ＢＰＥ１が“Ｈ”レベルとなることによりビット線ＢＬn及び／ＢＬnが再び１／２Ｖｃｃレベルに設定される。
【００４９】
次に、待機モードについて説明する。電源線の電圧がＶｃｃに維持され、セルプレート線ＣＰの電圧が１／２Ｖｃｃに維持されたまま、ワード線ＷＬnとビット線ＢＬn及び／ＢＬnとが非選択状態となりビット線プリチャージ信号線ＢＰＥ１とリセット信号線ＲＳＴnが“Ｈ”レベルとなる。
【００５０】
なお、ｎ行ｎ列目のメモリセルのデータを読み出す場合について説明したが、他のメモリセルについても、駆動するワード線、ビット線及びリセット信号線が異なるだけで基本的には同じである。
【００５１】
次に、第１の実施形態の不揮発性半導体記憶装置について動作モードにおける非選択状態のメモリセル又は待機モードのメモリセルの電力消費について図面を用いて説明する。図５はメモリセル１９の選択トランジスタＱ１及びリセットトランジスタＱ２が形成された領域の断面構成を示している。なお、図５は、ｎ行ｎ列目のメモリセル１９を示しているが、他のメモリセルも接続されている信号線が異なるだけで基本的には同じである。
【００５２】
半導体基板３５にＮ型の第１の拡散層３２、第２の拡散層３３及び第３の拡散層３４が互いに間隔をおいて形成されている。半導体基板３５における第１の拡散層３２と第２の拡散層３３との間の領域の上には、第１のゲート電極５１が第１のゲート絶縁膜５２を介して形成され、第１の拡散層３２と第３の拡散層３４との間の領域の上には、第２のゲート電極５３が第２のゲート絶縁膜５４を介して形成されている。第１のゲート電極５１及び第２のゲート電極５３はそれぞれ、列方向に延びるワード線ＷＬn及びリセット信号線ＲＳＴnである。
【００５３】
第１の拡散層３２、第２の拡散層３３、第１のゲート絶縁膜５２及び第１のゲート電極５１により選択トランジスタＱ１が形成され、第１の拡散層３２、第３の拡散層３４、第２のゲート絶縁膜５４及び第２のゲート電極５３によりリセットトランジスタＱ２が形成されている。
【００５４】
第２の拡散層３３は、ビット線ＢＬnと接続されている。第１の拡散層３２は、強誘電体キャパシタＣｓを介してセルプレート線ＣＰと接続されている。第３の拡散層３４は抵抗素子２２を介してセルプレート線ＣＰと接続されている。第１の拡散層３２はストレージノードＳＴである。
【００５５】
待機モードの場合及び動作モードであっても非選択状態の場合には、ワード線ＷＬnは“Ｌ”レベルであるため、選択トランジスタＱ１はオフ状態である。従って、第２の拡散層３３の電位は、ビット線ＢＬnの電位と等しく、１／２Ｖｃｃレベルである。一方、リセット信号線ＲＳＴnは“Ｈ”レベルであり、リセットトランジスタＱ２はオン状態である。従って、第１の拡散層３２の電位と第３の拡散層３４の電位とは等しくなる。従って、第３の拡散層３４が抵抗素子２２を介さずにセルプレート線ＣＰと直接接続されている場合には、第１の拡散層３２の電位及び第３の拡散層３４の電位は１／２Ｖｃｃレベルとなる。
【００５６】
この状態において、メモリセル１９において消費される電流の大部分は、第１の拡散層３２、第２の拡散層３３及び第３の拡散層３４から半導体基板３５へ流れるリーク電流である。リセットトランジスタＱ２はオン状態であるため、第３の拡散層３４からのリーク電流はごく僅かである。しかし、オフ状態である選択トランジスタＱ１においては、第１のゲート電極５１と第１の拡散層３２との間（図５のｄ点）及び第１のゲート電極５１と第２の拡散層３３との間（図５のｃ点）において１／２Ｖｃｃレベルの電圧による電界集中が発生する。このため、電界集中に起因して大きなリーク電流が発生する。
【００５７】
しかし、本実施形態の不揮発性半導体記憶装置は、第３の拡散層３４が抵抗素子２２を介してセルプレート線ＣＰと接続されている。このため、プレート電圧生成部４２からリセットトランジスタＱ２及び第１の拡散層３２を経由して半導体基板３５にリーク電流が流れる経路に抵抗素子２２が挿入されており、リーク電流を大幅に抑制することができる。また、リセットトランジスタＱ２は、待機モードの場合及び動作モードにおける非選択状態の場合に妨害電圧等により記録データが破壊されることを防止するためのものである。従って、大きな電流供給能力を必要としないので、プレート電圧生成部４２との間に抵抗素子２２を設けることの影響はほとんどない。
【００５８】
抵抗素子２２は以下のようにして形成すればよい。図６はリセットトランジスタＱ２とプレート電圧生成部４２とを接続する経路に抵抗素子２２を挿入した形態のマスクレイアウトを示している。リセットトランジスタＱ２のドレイン又はソースと接続された拡散層６３とプレート電圧生成部４２と接続されたメタル配線６５との間にジグザグに形成されたポリシリコン配線からなる抵抗素子２２が挿入されている。ポリシリコン配線と拡散層６３とはコンタクト６６を介して接続され、ポリシリコン配線とメタル配線６５とはコンタクト６７を介して接続されている。
【００５９】
このようにすることにより、ポリシリコン配線の長さを長くすることができ、抵抗素子２２の抵抗値を十分大きくすることができる。抵抗素子２２の抵抗値は、拡散層６３、メタル配線６５の配線抵抗よりも十分に大きければよく、例えば拡散層６３の抵抗値の５倍〜１００倍程度とすればよい。なお、ポリシリコン配線の表面をシリサイド化してもよい。また、適当な抵抗値が得られる導電性材料であればどのようなものでもよく、ポリシリコン配線に代えて半導体基板内に形成された拡散層等を用いてもよい。
【００６０】
また、図７に示すように、高抵抗化処理マスクレイヤ６１を用いて拡散層６３を高抵抗化してもよい。拡散層６３の高抵抗化は、拡散層６３のマスクレイヤ６１に囲まれた領域の表面を非シリサイド化することにより行えばよい。さらに、他の方法により抵抗素子２２を形成してもよい。
【００６１】
本実施形態の不揮発性半導体記憶装置は、第１の拡散層３２から半導体基板３５へのリーク電流を抑制することが可能であり、待機モードの場合及び動作モードにおいて非選択状態の場合のメモリセルの消費電力を低減することができる。さらには、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。また、リセットトランジスタＱ２とプレート電圧生成部４２との間に抵抗素子２２を設けるだけでよく、複雑な回路設計及び動作制御が不要である。また、極端なレイアウト面積の増大が生じることもない。
【００６２】
なお、本実施形態においては、強誘電体記憶装置を例に説明したが、プレート電圧固定方式を用いた他の半導体記憶装置の低消費電力化に適用した場合にも同様の効果が得られる。
【００６３】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図８は第２の実施形態に係る不揮発性半導体記憶装置のメモリセルの選択トランジスタＱ１及びリセットトランジスタＱ２が形成された領域の断面構成を示している。図８において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。また、不揮発性半導体記憶装置の全体的な構成は第１の実施形態と同様である。
【００６４】
図８に示すように本実施形態の不揮発性半導体記憶装置は、第３の拡散層３４がセルプレート線ＣＰと直接接続されている。しかし、第１のゲート絶縁膜５２の膜厚が第２のゲート絶縁膜５４の膜厚よりも厚い。このため、第１のゲート電極５１と第１の拡散層３２及び第２の拡散層３３との間の電界集中が緩和され、半導体基板３５へのリーク電流を低く抑えることができる。
【００６５】
第２の実施形態の不揮発性半導体記憶装置は、第１の拡散層３２から半導体基板３５へのリーク電流を抑制することが可能であり、待機モードの場合及び動作モードにおいて非選択状態の場合のメモリセルの消費電力を低減することができる。さらには、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。また、選択トランジスタのゲート絶縁膜の膜厚を厚くするだけでよく、複雑な回路設計及び動作制御が不要である。また、極端なレイアウト面積の増大が生じることもない。
【００６６】
なお、本実施形態においては、強誘電体記憶装置を例に説明したが、プレート電圧固定方式を用いた他の半導体記憶装置の低消費電力化に適用した場合にも同様の効果が得られる。
【００６７】
また、本実施形態においても、リセットトランジスタとプレート電圧生成部との間に抵抗素子を設けてもよい。
【００６８】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図９（ａ）及び（ｂ）は第３の実施形態に係る不揮発性半導体記憶装置のメモリセルの選択トランジスタＱ１及びリセットトランジスタＱ２が形成された領域を示し、（ａ）は平面構成を示し、（ｂ）は断面構成を示している。図９（ｂ）において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。また、不揮発性半導体記憶装置の全体的な構成は第１の実施形態と同様である。
【００６９】
図９に示すように第１の拡散層３２及び第２の拡散層３３に切り欠き部が設けられている。具体的には、第１の拡散層３２は、中央部におけるゲート幅方向の長さが、第１のゲート電極５１及び第２のゲート電極５３と接する領域における長さより短くなっている。また、第２の拡散層３３は、第１のゲート電極と接する領域を除く領域におけるゲート幅方向の長さが、第１のゲート電極５１と接する領域における長さよりも短くなっている。
【００７０】
第１の拡散層３２及び第２の拡散層３３に切り欠き部を設けることにより、選択トランジスタＱ１のゲート幅を変更することなく第１の拡散層３２及び第２の拡散層３３の面積を小さくすることができる。従って、第１の拡散層３２及び第２の拡散層３３から半導体基板３５に流れるリーク電流を低減することができる。
【００７１】
第３の実施形態の不揮発性半導体記憶装置は、第１の拡散層３２から半導体基板３５へのリーク電流を抑制することが可能であり、待機モードの場合及び動作モードにおいて非選択状態の場合のメモリセルの消費電力を低減することができる。さらには、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。また、拡散層を形成する際のマスクを変更するだけでよく、複雑な回路設計及び動作制御が不要である。また、レイアウト面積の増大が生じることもない。
【００７２】
なお、本実施形態においては、強誘電体記憶装置を例に説明したが、プレート電圧固定方式を用いた他の半導体記憶装置の低消費電力化に適用した場合にも同様の効果が得られる。
【００７３】
また、本実施形態においても、リセットトランジスタとプレート電圧生成部との間に抵抗素子を設けてもよい。また、第１のゲート絶縁膜の膜厚を第２のゲート絶縁膜の膜厚よりも厚くしてもよい。
【００７４】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図１０は、第４の実施形態に係る不揮発性半導体記憶装置における行デコーダ部４３の周辺部分を拡大して示している。本実施形態の不揮発性半導体記憶装置における全体的なブロック構成は第１の実施形態と同じであるが、制御部４７と行デコーダ部４３とが、ワード線イネーブル信号線ＷＬＥ及び待機モードイネーブル信号線ＳＴＢＭにより接続されている。
【００７５】
動作モードにおいて記録データの書き込みや読み出しといった通常の動作サイクルにおいては、ワード線イネーブル信号ＷＬＥが活性化され、待機モードイネーブル信号線ＳＴＢＭが非活性化される。これにより、行デコーダ部４３において１つのロウアドレスが選択され、選択されたロウアドレスに対応するワード線及びリセット信号線がそれぞれ活性化され“Ｈ”レベルとなり、他のワード線及びリセット信号線は“Ｌ”レベルとなる。
【００７６】
待機モードにおいては、待機モードイネーブル信号線ＳＴＢＭが活性化される。これにより行デコーダ２９においてすべてのロウアドレスが選択される。このため、ワード線イネーブル信号線ＷＬＥが活性化されると、すべてのワード線及びリセット信号線が活性化され“Ｈ”レベルとなる。このため、第４の実施形態の不揮発性半導体記憶装置の動作は以下のようになる。
【００７７】
図１１は、本実施形態のメモリセル１９の基本的な駆動タイミングを示している。図１１に示すように動作モードにおいては、待機モードイネーブル信号線ＳＴＢＭが“Ｌ”レベルである。このため、図４に示した第１の実施形態の不揮発性半導体装置と同一の読み出し動作を行う。
【００７８】
一方、待機モードにおいては、待機モードイネーブル信号線ＳＴＢＭが“Ｈ”レベルとなる。これによりワード線ＷＬn及びワード線ＷＬn+1が“Ｈ”レベルとなる。このため、本実施形態の不揮発性半導体記憶装置は、待機モードにおいて選択トランジスタＱ１及びリセットトランジスタＱ２がオン状態となる。
【００７９】
待機モードにおいて選択トランジスタＱ１をオン状態とすることにより、本実施形態のメモリセルにおけるリーク電流は以下のようになる。図１２は、本実施形態の半導体記憶装置のメモリセル１９の選択トランジスタＱ１及びリセットトランジスタＱ２が形成された領域の断面構成を示している。なお、図１２において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８０】
図１２に示すように、本実施形態の不揮発性半導体記憶装置においては、第３の拡散層３４がセルプレート線ＣＰと直接接続されている。しかし、待機モードにおいて、選択トランジスタＱ１及びリセットトランジスタＱ２の両方がオン状態となるため、第１のゲート電極５１と第１の拡散層３２及び第２の拡散層３３との間の電界集中が生じない。同様に、第２のゲート電極５３と第１の拡散層３２及び第３の拡散層３４との間の電界集中も生じない。従って、半導体基板３５へのリーク電流を低く抑えることができる。実際のリーク電流測定によれば選択トランジスタＱ１をオン状態とすることによりリーク電流は２桁減少する。
【００８１】
第４の実施形態の不揮発性半導体記憶装置は、第１の拡散層３２から半導体基板３５へのリーク電流を抑制することが可能であり、待機モードの場合のメモリセルの消費電力を低減することができる。さらには、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。また、待機モードにおいてワード線及びリセット信号線を活性状態とするだけでよく、複雑な回路設計及び動作制御が不要である。また、極端なレイアウト面積の増大が生じることもない。
【００８２】
なお、本実施形態においては、強誘電体記憶装置を例に説明したが、プレート電圧固定方式を用いた他の半導体記憶装置の低消費電力化に適用した場合にも同様の効果が得られる。
【００８３】
（第５の実施形態）
以下に、本発明の第５の実施形態について図面を参照して説明する。図１３は第５の実施形態に係る不揮発性半導体記憶装置のセンスアンプ部４１、プレート電圧生成部４２及び行デコーダ部４３の周辺部分を拡大して示している。不揮発性半導体記憶装置の全体的なブロック構成は第１の実施形態の図１と同一である。
【００８４】
本実施形態の半導体記憶装置は、待機モードにおいて待機モードイネーブル信号線ＳＴＢＭが活性状態となると、行デコーダ部４３がすべてのワード線及びリセット信号線をＶｃｃレベルとする。また、待機モードイネーブル信号線ＳＴＢＭが活性状態となると、各ビット線及びセルプレート線の電圧が選択トランジスタＱ１及びリセットトランジスタのＱ２の閾値電圧Ｖｔｈの分だけ下降し、Ｖｃｃ−Ｖｔｈとなる。このため、第５の実施形態の不揮発性半導体記憶装置の動作は以下のようになる。
【００８５】
図１４は、本実施形態のメモリセル１９の基本的な駆動タイミングを示している。図１４に示すように動作モードにおいては、図１１に示した第４の実施形態の不揮発性半導体装置と同一の読み出し動作を行う。一方、待機モードにおいても基本的な動作は第４の実施形態と同じであり、待機モードにおいて選択トランジスタＱ１及びリセットトランジスタＱ２がオン状態となる。但し、本実施形態においてはワード線ＷＬn、ワード線ＷＬn+1、リセット信号線ＲＳＴn及びリセット信号線ＲＳＴn+1のレベルがＶｐｐレベルではなくＶｃｃレベルとなっている。また、セルプレート線ＣＰ及びビット線ＢＬn、ビット線／ＢＬnのレベルは、１／２Ｖｃｃ−Ｖｔｈレベルとなっている。本実施形態の不揮発性半導体記憶装置は、待機モードにおいて選択トランジスタＱ１がオン状態となる。
【００８６】
本実施形態の不揮発性半導体記憶装置においても第４の実施形態と同様に、待機モードにおいて、選択トランジスタＱ１及びリセットトランジスタＱ２の両方がオン状態となるため、第１のゲート電極５１と第１の拡散層３２及び第２の拡散層３３との間の電界集中及び第２のゲート電極５３と第１の拡散層３２及び第３の拡散層３４との間の電界集中が生じない。また、ワード線及びリセット信号線の電圧レベルがＶｃｃであるため、待機モードにおいては電源昇圧の必要がない。さらに、セルプレート線ＣＰ及びビット線ＢＬn及びビット線／ＢＬnの電圧が１／２Ｖｃｃから閾値Ｖｔｈ分だけ降圧されているため、消費電力をさらに低減することが可能である。
【００８７】
第５の実施形態の不揮発性半導体記憶装置は、第１の拡散層３２から半導体基板３５へのリーク電流を抑制することが可能であり、待機モードの場合のメモリセルの消費電力を低減することができる。さらには、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。待機モードにおいてワード線及びリセット信号線を活性状態とするだけでよく、複雑な回路設計及び動作制御が不要である。また、極端なレイアウト面積の増大が生じることもない。
【００８８】
なお、本実施形態においては、強誘電体記憶装置を例に説明したが、プレート電圧固定方式を用いた他の半導体記憶装置の低消費電力化に適用した場合にも同様の効果が得られる。
【００８９】
（第６の実施形態）
以下に、本発明の第６の実施形態について図面を参照して説明する。図１５は第６の実施形態に係る不揮発性半導体記憶装置のメモリセル１９の基本的な駆動タイミングを示している。第６の実施形態の不揮発性半導体記憶装置のブロック回路構成等は他の実施形態とほぼ同じであり説明を省略する。図１５に示すように、動作モードにおいては図１１及び図１４と同一の読み出し動作を行う。一方、待機モードイネーブル信号線ＳＴＢＭが“Ｌ”レベルとなり待機モードになると、セルプレート線ＣＰ、ワード線ＷＬn、ワード線ＷＬn+1、リセット信号線ＲＳＴn、リセット信号線ＲＳＴn+1、ビット線ＢＬn及びビット線／ＢＬnが“Ｌ”レベル（０Ｖ）となる。
【００９０】
このため、選択トランジスタＱ１及びリセットトランジスタＱ２は共にオフ状態となる。従って、第２の拡散層３３の電位はビット線ＢＬnと等しい０Ｖとなる。また、第３の拡散層３４の電位はセルプレート線ＣＰと等しい０Ｖとなる。その結果、メモリセル部において消費される電流は０になる。
【００９１】
待機モードにおいてメモリセルアレイ部を構成するすべての拡散層及び電極を０Ｖに設定することによりメモリセル領域内における消費電力を大幅に低減することが可能である。また、メモリアレイ部に含まれるすべてのメモリセルに対して、このような動作を行わせるのではなく、メモリアレイ部を複数のブロックに分割し、分割したブロック単位でこのような動作を行わせてもよい。
【００９２】
第６の実施形態の不揮発性半導体記憶装置は、第１の拡散層３２から半導体基板３５へのリーク電流を抑制することが可能であり、待機モードの場合のメモリセルの消費電力を低減することができる。さらには、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現できる。また、待機モードにおいてワード線、リセット信号線、セルプレート線及びビット線を０Ｖとするだけでよく、複雑な回路設計及び動作制御が不要である。また、極端なレイアウト面積の増大が生じることもない。
【００９３】
なお、本実施形態においては、強誘電体記憶装置を例に説明したが、プレート電圧固定方式を用いた他の半導体記憶装置の低消費電力化に適用した場合にも同様の効果が得られる。
【００９４】
また、第４〜第６の実施形態に示した不揮発性半導体記憶装置と、第１〜第３の実施形態に示した不揮発性半導体記憶装置とを組み合わせてもよい。例えば、リセットトランジスタとセルプレート線との間に抵抗素子を挿入した第１の実施形態の不揮発性半導体記憶装置において、待機モードの場合に、ワード線及びリセット信号線をＶｐｐとするような構成としてもよい。
【産業上の利用可能性】
【００９５】
本発明に係る不揮発性半導体記憶装置は、優れた高速動作性と低消費電力性を兼ね備えた大容量の強誘電体記憶装置が実現でき、強誘電体キャパシタを用いた不揮発性メモリ等として有効である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を示すブロック図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイ部を示す回路図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルを示す回路図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の選択トランジスタ及びリセットトランジスタを示す断面図である。
【図６】本発明の第１の実施形態に係る抵抗素子を形成する際のマスクレイアウトの一例を示す平面図である。
【図７】本発明の第１の実施形態に係る抵抗素子を形成する際のマスクレイアウトの一例を示す平面図である。
【図８】本発明の第２の実施形態に係る不揮発性半導体記憶装置の選択トランジスタ及びリセットトランジスタを示す断面図である。
【図９】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の選択トランジスタ及びリセットトランジスタを示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図１０】本発明の第４の実施形態に係る不揮発性半導体記憶装置の要部の構成を示すブロック図である。
【図１１】本発明の第４の実施形態に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【図１２】本発明の第４の実施形態に係る不揮発性半導体記憶装置の選択トランジスタ及びリセットトランジスタを示す断面図である。
【図１３】本発明の第５の実施形態に係る不揮発性半導体記憶装置の要部の構成を示すブロック図である。
【図１４】本発明の第５の実施形態に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【図１５】本発明の第６の実施形態に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
【００９７】
１９      メモリセル
２０      センスアンプ
２１      ビット線プリチャージ回路
２２      抵抗素子
２９      行デコーダ
３２      第１の拡散層
３３      第２の拡散層
３４      第３の拡散層
３５      半導体基板
４０      メモリセルアレイ部
４１      センスアンプ部
４２      プレート電圧生成部
４３      行デコーダ部
４４      列デコーダ部
４５      アドレスバッファ部
４６      入出力バッファ部
４７      制御部
５１      第１のゲート電極
５２      第１のゲート絶縁膜
５３      第２のゲート電極
５４      第２のゲート絶縁膜
６１      マスクレイヤ
６３      拡散層
６５      メタル配線
６６      コンタクト
６７      コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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