(57)【要約】【課題】不揮発性半導体メモリの製造プロセスを容易化でき、かつ、製造歩留まりを向上できる。【解決手段】本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板３０上の導電材３５上に、第１のマスク材３６を形成する工程と、第１のマスク材３６を特殊パターンのマスクに加工する工程と、導電線材３５上及び第１のマスク材３６上に、第２のマスク材３７を形成する工程と、第２のマスク材３７上に、ラインアンドスペースのパターンの側壁芯材を形成する工程と、スリミングした側壁芯材の側面上に、側壁マスク３９を形成する工程と、側壁芯材の除去後、側壁マスク３９をマスクとして、第２のマスク材３７を加工する工程と、マスク材３６，３７をマスクとして、導電材３５をエッチングし、ラインアンドスペースのパターンのワード線を形成する工程とを備える。【選択図】      図５４
2008218573.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に導電材を形成する工程と、前記導電材上に、第１のマスク材を形成する工程と、前記第１のマスク材を特殊パターンのマスクに加工する工程と、前記導電材及び前記加工された第１のマスク材上に、第２のマスク材を形成する工程と、前記第２のマスク材上に、ラインアンドスペースのパターンの側壁芯材を形成する工程と、前記側壁芯材の幅を小さくする工程と、前記側壁芯材の幅を小さくした後、前記側壁芯材の側面上に側壁マスクを形成する工程と、前記側壁芯材を除去した後、前記側壁マスクをマスクとして、前記第２のマスク材を選択的に加工し、前記第１及び第２のマスク材を残存させる工程と、前記残存した第１及び第２のマスク材をマスクとして、前記導電材をエッチングし、ラインアンドスペースのパターンのワード線を形成する工程とを具備する不揮発性半導体メモリの製造方法。
【請求項２】
半導体基板上に第１の絶縁層を形成する工程と、前記第１の絶縁層上に、第２の絶縁層を形成する工程と、前記第２の絶縁層上に第１のマスク材を形成する工程と、前記第１のマスク材に開口部を形成し、前記第２の絶縁層の上面の一部を露出させる工程と、前記第１のマスク材及び前記第２の絶縁層上に、第２のマスク材を形成する工程と、前記第２のマスク材上に、ラインアンドスペースのパターンの側壁芯材を形成する工程と、前記側壁芯材の幅を小さくする工程と、前記側壁芯材の幅を小さくした後、前記側壁芯材の側面上を取り囲むようにループ状の側壁マスクを形成する工程と、前記側壁芯材を除去した後、前記側壁マスクをマスクとして、前記第２のマスク材を選択的に加工し、前記第１及び第２のマスク材を残存させる工程と、前記残存した第１及び第２のマスク材をマスクとして、前記第２の絶縁層を加工し、前記第２の絶縁層内に第１の凹部を形成する工程と、前記第１及び第２のマスク材を除去した後、前記第１の凹部に導電材を埋め込み、ラインアンドスペースのパターンのビット線を形成する工程とを具備する不揮発性半導体メモリの製造方法。
【請求項３】
前記側壁芯材は、前記側壁芯材のビット線の延びる方向の寸法が、前記開口部のビット線の延びる方向の寸法よりも長くなるように形成されることを特徴とする請求項２に記載の不揮発性半導体メモリの製造方法。
【請求項４】
前記第２の絶縁層内に第１の凹部を形成する際に、さらに、第２の凹部が、前記第１の凹部と同時に形成され、前記第２の凹部の寸法は、前記第１の凹部の寸法よりも大きいことを特徴とする請求項２に記載の不揮発性半導体メモリの製造方法。
【請求項５】
前記第２のマスク材の加工の際のエッチング条件は、前記第１のマスク材のエッチング選択比が、前記第２のマスク材のエッチング選択比よりも小さいことを特徴とする請求項１又は２に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリの製造方法に係り、特に、微細なラインアンドスペースのパターンの製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、様々な電子機器に搭載されている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、記憶容量の増大のため、メモリセルの微細化が推し進められている。
【０００４】
微細なメモリセルを形成するための方法として、例えば、側壁をマスクとして下地層を加工する微細加工技術が提案されている（例えば、特許文献１参照）。この技術は、フォトリソグラフィの露光限界を超えたラインアンドスペースのパターンを形成することができる。
【０００５】
一方、メモリセルアレイ内及びその周辺エリア内には、例えば、セレクトゲート線やコンタクトエリアのフリンジのように、微細なラインアンドスペースのパターンよりも寸法が大きいパターン（以下、特殊パターン）が、複数存在する。
【０００６】
一般に、そのような特殊パターンは、上述のような微細加工技術とは別の工程で形成され、その工程は、例えば、レジストを用いたフォトリソグラフィにより行われる。
【０００７】
特殊パターンの形成は、ラインアンドスペースの加工のための側壁マスク形成後に行われ、その際、ラインアンドスペースのパターン内には、レジストが塗布されている。
【０００８】
露光限界を超えたラインアンドスペースのパターン内へのレジストの塗布、或いは、レジストの剥離は困難であり、それらが、微細なラインアンドスペースのパターンの加工時に、大きな問題を引き起こす可能性がある。
【０００９】
例えば、レジストの剥離が十分に行えず、レジストが微細なラインアンドスペースのうちスペース部に残存していると、その残存したレジストが、微細なラインアンドスペースのパターンの加工時にマスクとなってしまう。
【００１０】
それにより、微細なパターンの加工が不十分となり、隣接するワード線間或いはフローティングゲート電極間のショートを引き起こす原因となる。
【特許文献１】特開平８−５５９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、微細なラインアンドスペースのパターンを有する不揮発性半導体メモリの製造プロセスを容易化でき、かつ、製造歩留まりを向上できる技術を提案する。
【課題を解決するための手段】
【００１２】
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板上に導電材を形成する工程と、前記導電材上に、第１のマスク材を形成する工程と、前記第１のマスク材を特殊パターンのマスクに加工する工程と、前記導電材及び前記加工された第１のマスク材上に、第２のマスク材を形成する工程と、前記第２のマスク材上に、ラインアンドスペースのパターンの側壁芯材を形成する工程と、前記側壁芯材の幅を小さくする工程と、前記側壁芯材の幅を小さくした後、前記側壁芯材の側面上に側壁マスクを形成する工程と、前記側壁芯材を除去した後、前記側壁マスクをマスクとして、前記第２のマスク材を選択的に加工し、前記第１及び第２のマスク材を残存させる工程と、前記残存した第１及び第２のマスク材をマスクとして、前記導電材をエッチングし、ラインアンドスペースのパターンのワード線を形成する工程とを備える。
【００１３】
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板上に第１の絶縁層を形成する工程と、前記第１の絶縁層上に、第２の絶縁層を形成する工程と、前記第２の絶縁層上に第１のマスク材を形成する工程と、前記第１のマスク材に開口部を形成し、前記第２の絶縁層の上面の一部を露出させる工程と、前記第１のマスク材及び前記第２の絶縁層上に、第２のマスク材を形成する工程と、前記第２のマスク材上に、ラインアンドスペースのパターンの側壁芯材を形成する工程と、前記側壁芯材の幅を小さくする工程と、前記側壁芯材の幅を小さくした後、前記側壁芯材の側面上を取り囲むようにループ状の側壁マスクを形成する工程と、前記側壁芯材を除去した後、前記側壁マスクをマスクとして、前記第２のマスク材を選択的に加工し、前記第１及び第２のマスク材を残存させる工程と、前記残存した第１及び第２のマスク材をマスクとして、前記第２の絶縁層を加工し、前記第２の絶縁層内に第１の凹部を形成する工程と、前記第１及び第２のマスク材を除去した後、前記第１の凹部に導電材を埋め込み、ラインアンドスペースのパターンのビット線を形成する工程とを備える。
【発明の効果】
【００１４】
本発明によれば、微細なラインアンドスペースのパターンを有する不揮発性半導体メモリの製造プロセスを容易化でき、かつ、製造歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１６】
１．  概要  
本発明の実施形態は、リソグラフィの解像度限界よりも微細なラインアンドスペースのパターンとそれよりも加工寸法の大きいパターンとを有する不揮発性半導体メモリの製造方法を提案する。
【００１７】
本発明の実施形態では、加工寸法の大きい特殊パターンのためのマスク（ハードマスク）が形成された後に、微細なラインアンドスペースのパターンのためのマスクが形成されることを特徴とする。
【００１８】
それゆえ、従来のように、微細なラインアンドスペースのパターンの形成後に、特殊パターンのためのレジストマスクを形成する必要がなく、微細なラインアンドスペースのパターン内へのレジストの塗布及びレジストの剥離が不要となる。
【００１９】
したがって、レジストに起因する微細なパターンの加工不良を防止できる。
【００２０】
また、本発明の実施形態によれば、微細なラインアンドスペースのパターンと特殊パターンとを、同時に加工することができる。
【００２１】
したがって、不揮発性半導体メモリの製造工程を容易化できる。
【００２２】
尚、本発明の実施形態において、特殊パターンとは、微細なライン＆スペースのパターン（例えば、ワード線）よりも加工寸法が大きいパターンであり、例えば、セレクトゲート線や周辺トランジスタのゲート線、コンタクトエリアに設けられるフリンジなどのパターンである。
【００２３】
２．  実施の形態  
（１）  全体構成  
（ａ）  フラッシュメモリ  
はじめに、本実施形態の製造方法が適用されるフラッシュメモリについて、説明する。
【００２４】
図１は、本実施形態に係るフラッシュメモリのメモリチップの主要部を示すブロック図である。
【００２５】
メモリセルアレイ１は、複数のメモリセルとセレクトゲートトランジスタとを有する。
【００２６】
ワード線・セレクトゲート線ドライバ２は、メモリセルアレイ１内のワード線及びセレクトゲート線に接続される。ワード線・セレクトゲート線ドライバ２は、アドレスバッファ８からのアドレス信号に基づいて選択されたメモリセルにアクセスするために、ワード線及びセレクトゲート線を駆動する。
【００２７】
カラムデコーダ５は、アドレスバッファ８からのアドレス信号に基づいて、メモリセルアレイ１のカラムを選択し、選択されたビット線を駆動する。
【００２８】
ウェル・ソース線電位制御回路３は、メモリセルアレイ１内のウェル領域の電位及びソース線の電位を制御する。
【００２９】
メモリチップの全体的な動作は、外部装置（例えば、ホストマイコン）からの制御信号に基づき、コマンドインターフェイス回路１２及びステートマシーン１３により制御され、フラッシュメモリの動作モード（書き込み、読み出し、消去）に応じて、データ回路４、センスアンプ６、電位生成回路９、書き込み制御回路１０、一括検知回路１１が、それぞれ制御される。
【００３０】
（ｂ）  メモリセルアレイ  
以下、図２及び図３を用いて、メモリセルアレイの構成について、ＮＡＮＤ型フラッシュメモリを例として、説明する。図２は、メモリセルアレイ内の１つのブロックの等価回路図を示し、図３は、メモリセルアレイのｙ方向の断面構造を示す。
【００３１】
図２に示すように、ブロックＢＬＯＣＫｉは、ｘ方向に並んだ複数のセルユニットＣＵから構成される。セルユニットＣＵは、直列接続される８個のメモリセルＭ１〜Ｍ８からなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端及び他端にそれぞれ接続されるセレクトゲートトランジスタＳＴ１，ＳＴ２とから構成される。尚、ＮＡＮＤストリングは、８個のメモリセルＭ１〜Ｍ８に限定されない。
【００３２】
図３に示すように、メモリセルＭ１〜Ｍ８及びセレクトゲートトランジスタＳＴ１，ＳＴ２は、ｐ型シリコン基板２１−１内のｐ型ウェル領域２１−３内に配置される。
【００３３】
メモリセルＭ１〜Ｍ８は、フローティングゲート電極ＦＧとコントロールゲート電極（ワード線）ＷＬ１〜ＷＬ８とからなるスタックゲート構造となっている。但し、メモリセルＭ１〜Ｍ８は、フローティングゲート電極を有するスタックゲート構造に限定されず、例えば、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリセルでもよい。
【００３４】
ワード線（コントロールゲート電極）ＷＬ１〜ＷＬ８は、ｘ方向に延び、ｘ方向の複数のメモリセルに共通に接続される。
【００３５】
セレクトゲートトランジスタＳＴ１，ＳＴ２は、スタックゲート構造のセレクトゲート線ＳＧＳ，ＳＧＤを構成し、ゲート間絶縁膜の一部が除去されて、フローティングゲート電極とコントロールゲート電極が電気的に接続されている。
【００３６】
セレクトゲート線ＳＧＤ，ＳＧＳは、ｘ方向に延び、ｘ方向に隣接する複数のセレクトゲートトランジスタＳＴ１，ＳＴ２に共通に接続される。
【００３７】
セレクトゲートトランジスタＳＴ１の拡散層（ドレイン拡散層）２２は、コンタクトプラグＣＰ１を経由して、第１のメタル層ＭＥ０に接続される。また、第１のメタル層ＭＥ０は、ビアプラグＶ１を経由して、ビット線ＢＬとしての第２のメタル層ＭＥ１に接続される。ビット線ＢＬは、ビット線電位制御回路に接続される。
【００３８】
セレクトゲートトランジスタＳＴ２の拡散層（ソース拡散層）２３は、コンタクトプラグＣＰ２を経由して、ソース線ＳＬとしての第１のメタル層ＭＥ０に接続される。ソース線ＳＬは、図１に示したソース線電位制御回路３に接続される。
【００３９】
ｐ型シリコン基板２１−１内のｎ型ウェル領域２１−２及びｐ型ウェル領域２１−３は、同電位に設定するため、ｎ型拡散層２４及びｐ型拡散層２５をそれぞれ経由し、電位設定線２６に接続される。
【００４０】
以下、ワード線（メモリセル）が形成される層と、ワード線が形成される層よりも上のビット線が形成される層とに分けて、構造及びその製造方法について、詳細に説明する。
【００４１】
（２）  ワード線及びセレクトゲート線の構造及び製造方法  
（ａ）  配線レイアウト  
図４及び図５を用いて、本実施形態の製造方法が適用される配線レイアウトについて説明する。
【００４２】
図４及び図５は、メモリセルアレイ周辺に配置されるワード線・セレクトゲート線ドライバ２及びコンタクトエリア１５の位置関係を示すと共に、本実施形態のワード線及びセレクトゲート線の配線レイアウトの一例を示している。  
メモリセルアレイは、ｙ方向に並んで配置される複数のブロックから構成され、図４及び図５に示すように、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内には、それぞれ、複数のワード線ＷＬと、これらを挟み込む２つのセレクトゲート線ＳＧとが配置される。
【００４３】
図４の例では、メモリセルアレイの両端にそれぞれワード線・セレクトゲート線ドライバ２が配置される。図５の例では、メモリセルアレイの一端にワード線・セレクトゲート線ドライバ２が配置される。
【００４４】
メモリセルアレイ１とワード線・セレクトゲート線ドライバ２などの周辺回路は、配線ピッチが異なる。そのため、メモリセルアレイ１とワード線・セレクトゲート線ドライバ２との間には、配線ピッチを変換するためのコンタクトエリア１５が配置されている。
【００４５】
２つのセレクトゲート線ＳＧのうち一つは、ソース線側セレクトゲートトランジスタのセレクトゲート線ＳＧＳであり、他の一つは、ビット線側セレクトゲートトランジスタのセレクトゲート線ＳＧＤである。
【００４６】
図４及び図５に示す例では、ワード線ＷＬは、例えば、Ｌ字型に近似する構造となっており、全体として、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側に存在する２つのセレクトゲート線ＳＧを多重に取り囲んでいる。即ち、複数のワード線ＷＬの端部は、コンタクトエリア１５内において、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）の境界側のセレクトゲート線ＳＧ側（ｙ方向、下向き又は上向き）に折り曲げられる。以下では、このような配線パターンを、Ｌ字型形状と呼ぶ。
【００４７】
そして、図４及び図５に示すように、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）内のワード線ＷＬは、メモリセルアレイの端部、或いは、メモリセルアレイ以外のエリアで、互いに分断され、それぞれ独立性が確保される。
【００４８】
上述のＬ字型形状のような配線レイアウトにおいては、ワード線ＷＬが折り曲げられた箇所からその先端までの間にコンタクトプラグ（コンタクトホール）が接続される。コンタクトプラグは、コンタクトエリア１５に設けられたフリンジに配置される。
【００４９】
以下では、簡単化のため、図４の破線に囲まれた領域のみを図示し、本発明の実施形態のワード線、セレクトゲート線及びフリンジの構造について、説明する。
【００５０】
（ｂ）  構造  
図６乃至図１０を用いて、本実施形態の製造方法が適用されるメモリセルアレイ及びコンタクトエリアの構造について、説明する。
【００５１】
図６は、図４の破線に囲まれた領域のワード線及びセレクトゲート線の構造を示す平面図である。図７は、図６のＶＩＩ−ＶＩＩ線に沿う断面図であり、図８は、図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。また、図９は、図６のＩＸ−ＩＸ線に沿う断面図であり、図１０は、図６のＸ−Ｘ線に沿う断面図である。
【００５２】
図７乃至図１０に示すように、メモリセル及びセレクトゲートトランジスタは、ウェル領域（図示せず）が形成された半導体基板３０上に配置される。
【００５３】
メモリセルは、メモリセルエリアＭＡ内に配置される。本実施形態においては、メモリセルは、ゲート絶縁膜３２上に形成されるフローティングゲート電極３３とコントロールゲート電極（ワード線）３５（ＷＬ）から構成されるスタックゲート構造となっている。そして、フローティングゲート電極３３とワード線３５との間の全体に、ゲート間絶縁膜３４が配置される。
【００５４】
セレクトゲートトランジスタは、セレクトゲートエリアＳＡ内に配置される。セレクトゲートトランジスタは、ゲート間絶縁膜３４の一部が除去され、フローティングゲート電極３３とコントロールゲート電極３５が接続されてセレクトゲート線３５（ＳＧ）を構成する。
【００５５】
メモリセル及びセレクトゲートトランジスタは、半導体基板３０内に形成された拡散層４０Ａによって、直列接続されている。
【００５６】
そして、隣接する２つのセレクトゲートトランジスタが共有する拡散層４０Ｂには、コンタクトプラグＣＰを経由して、第１のメタル層ＭＥ０が接続される。
【００５７】
また、周辺回路に用いられる周辺トランジスタについても、説明する。図１１乃至図１３には、周辺エリアに配置される低耐圧系及び高耐圧系ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを、それぞれ一つずつ図示する。
【００５８】
図１１は、周辺エリアの平面図を示す。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿う断面図であり、図１３は、図１１のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
【００５９】
周辺トランジスタは、Ｎチャネル或いはＰチャネルＭＩＳトランジスタから構成される。周辺トランジスタも、メモリセルが形成されるのと同時に形成されるため、スタックゲート構造となり、ゲート間絶縁膜３４の一部が除去され、フローティングゲート電極３３とコントロールゲート電極３５が接続されて、ゲート線３５（ＧＬ）を構成する。
【００６０】
ゲート線３５（ＧＬ）には、コンタクトプラグＣＰを経由して、第１のメタル層ＭＥ０が接続される。
【００６１】
周辺トランジスタは、半導体基板３０内に形成された拡散層４０Ｃ，４０Ｄを、ソース或いはドレインとする。拡散層４０Ｃ，４０Ｄには、コンタクトプラグＣＰを経由して、第１のメタル層ＭＥ０が接続される。
【００６２】
尚、ここでは図示していないが、コントロールゲート電極（ワード線）３５（ＷＬ）とワード線ドライバとを接続するメタル層は、例えば、第１のメタル層ＭＥ０により構成される。
【００６３】
ワード線ＷＬは、コンタクトエリア１５内に延び、コンタクトエリア１５内のフリンジＦと接続されている。また、フリンジＦには、コンタクトプラグＣＰが接続されている。
【００６４】
本実施形態のワード線の形状によれば、フリンジＦ及びコンタクトプラグＣＰは、コンタクトエリア１５内において、ワード線の折り曲げ位置を調整することで、２次元（ｘ方向及びｙ方向）で、その位置、サイズ、さらには、互いのピッチを自由に調整できる。
【００６５】
それゆえ、例えば、図１４に示すように、フリンジＦのサイズ（ｙ方向）を大きくできる。この場合には、コンタクトプラグＣＰのレイアウトを、ワード線ＷＬが変わるたびに、ｙ方向にずらして設定できるため、ワード線ＷＬとワード線ドライバを接続するためのメタル層のレイアウトが簡単にできる。
【００６６】
そして、ワード線ＷＬは、それぞれの独立性を確保するため、一部が分断されている。
【００６７】
その分断箇所は、図６の箇所に限定されず、例えば、図１５に示すように、ｙ方向に隣接するフリンジ間で分断されてもよい。
【００６８】
ワード線ＷＬは、ラインアンドスペースのパターンを有している。そして、ワード線ＷＬは、側壁マスクを用いて、フォトリソグラフィの解像度の限界よりも微細なパターンとなるように形成される。
【００６９】
一方、セレクトゲート線ＳＧ、フリンジＦ及び図１３に示す周辺トランジスタのゲート線ＧＬは、これらのパターンの加工寸法がワード線ＷＬのラインアンドスペースのパターンの加工寸法よりも大きい特殊パターンである。
【００７０】
以下、本発明の実施形態の微細なラインアンドパターンのワード線と特殊パターンとを形成する製造方法について、説明する。
【００７１】
（ｃ）  製造方法  
はじめに、図１６乃至図２０を用いて本実施形態に係るメモリセルアレイ近傍の製造方法の一工程を説明する。図１６は、メモリセルアレイ近傍の平面図を示し、図１７は図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図を示し、図１８は図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図を示す。また、図１９は、図１６のＸＩＸ−ＸＩＸ線に沿う断面図を示し、図２０は、図１６のＸＸ−ＸＸ線に沿う断面図を示す。
【００７２】
メモリセルアレイ近傍においては、図１７乃至図２０に示すように、ウェル領域（図示せず）が形成された半導体基板３０内に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁層３１が、形成される。そして、素子分離絶縁層３１により囲まれた素子領域上にゲート絶縁膜材３２が形成される。ゲート絶縁膜材３２は、例えば、酸化シリコン又はこれを含む積層構造である。
【００７３】
続いて、フローティングゲート電極材３３、ゲート間絶縁膜材３４及びワード線材（導電材）３５が、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜材３２上に、順次形成される。
【００７４】
また、図２１乃至図２３を用いて、周辺エリアにおいての製造工程を説明する。図２１は、周辺エリアの平面図を示し、図２２は図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図を示し、図２３は図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図を示す。
【００７５】
周辺エリアにおいては、図２２及び図２３に示すように、メモリセルアレイが形成されるのと同時工程で、フローティングゲート電極材３３、ゲート間絶縁膜材３４及びワード線材（導電材）３５が、半導体基板３０表面のゲート絶縁膜材３２上に、順次形成される。
【００７６】
尚、メモリセルの形成予定領域では、フローティングゲート電極材３３とワード線材３５との間の全体に、ゲート間絶縁膜材３４が形成される。一方、セレクトゲート線及び周辺トランジスタのゲート線の形成予定領域では、フローティングゲート電極材３３と、ワード線材３５との間のゲート間絶縁膜材３４の一部が除去され、フローティングゲート電極材３３とワード線３５が接続される。
【００７７】
フローティングゲート電極材３３は、例えば、導電性ポリシリコンが用いられる。ゲート間絶縁膜材３４は、例えば、酸化シリコン、窒化シリコン、これらの積層構造、Ａｌ２Ｏ３やＨＦＳｉＯＮなどの高誘電体材料の単層構造またはこれらを含む積層構造である。ワード線材３５も導電材料であり、例えば、導電性ポリシリコンが用いられる。尚、ワード線材３５は、導電性ポリシリコンとシリサイドとの積層構造でもよい。
【００７８】
この後、ワード線材３５上には、第１のマスク材３６が、例えば、ＣＶＤ法により、形成される。この第１のマスク材３６は、後の工程で、特殊パターンを形成するためのマスクとなる。第１のマスク材は、例えば、酸化シリコン、窒化シリコン及びこれらを含む材料である。
【００７９】
尚、本発明の実施形態において、第１のマスク材３６は、１層構造であるが、２層以上のマスク材からなる積層構造でもよい。
【００８０】
次に、図２４乃至図３１を用いて、上記に続く製造工程を説明する。図２４は、メモリセルアレイ近傍の平面図を示し、図２５乃至図２８は、図２４のＸＸＶ−ＸＸＶ線、ＸＸＶＩ−ＸＸＶＩ線、ＸＸＶＩＩ−ＸＶＩＩ線、ＸＸＶＩＩＩ−ＸＸＶＩＩＩ線のそれぞれ荷に沿う断面図を示す。また、図２９は周辺エリアの平面図を示し、図３０及び図３１は、図２９のＸＸＸ−ＸＸＸ線、ＸＸＸＩ−ＸＸＸＩ線のそれぞれに沿う断面図を示す。
【００８１】
図２４乃至図３１に示すように、特殊パターンの形成予定領域に、第１のマスク材３６にパターニングが施され、所定の形状の特殊パターンとなるように、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、加工される。特殊パターンの形成予定領域は、図２４乃至図２８に示すように、例えば、セレクトゲート線、コンタクトエリア１５内のフリンジ、また、図２９乃至図３１に示すように、周辺トランジスタのゲート電極が形成される領域である。
【００８２】
第１のマスク材３６の加工サイズは、セレクトゲート、周辺トランジスタのゲート及びフリンジのサイズ及びピッチを考慮したサイズで形成される。
【００８３】
ここで、第１のマスク材３６の加工時には、メモリセルアレイ内にラインアンドスペースのパターンは形成されていないため、この第１のマスク材３６が、ラインアンドスペースのパターンのスペースに残存することもない。
【００８４】
続いて、図３２乃至図３９を用いて、上記に続く製造工程を説明する。図３２は、メモリセルアレイ近傍の平面図を示し、図３３乃至図３６は、図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線、ＸＸＸＩＶ−ＸＸＸＩＶ線、ＸＸＸＶ−ＸＸＸＶ線、ＸＸＸＶＩ−ＸＸＸＶＩ線のそれぞれに沿う断面図を示す。また、図３７は、周辺エリアの平面図を示し、図３８及び図３９は、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線、ＸＸＸＩＸ−ＸＸＸＩＸ線のそれぞれに沿う断面図を示す。
【００８５】
図３２乃至図３９に示すように、ワード線材３５及び第１のマスク材３６上の全面に、第２のマスク材３７及び側壁芯材３８が、例えば、ＣＶＤ法により、順次形成される。
【００８６】
第２のマスク材３７は、例えば、第１のマスク材３６と異なる材料からなる。そして、第２のマスク材３７のエッチング条件において、第１のマスク材３６のエッチング選択比が、第２のマスク材３７のエッチング選択比よりも、十分に小さくなる材料で、それぞれ形成される。尚、本発明の実施形態において、第２のマスク材３７は、１層構造であるが、２層以上のマスク材からなる積層構造でもよい。
【００８７】
続いて、図４０乃至図４７を用いて、上記に続く製造工程を説明する。図４０は、メモリセルアレイ近傍の平面図を示し、図４１乃至図４４は、図４０のＸＬＩ−ＸＬＩ線、ＸＬＩＩ−ＸＬＩＩ線、ＸＬＩＩＩ−ＸＬＩＩＩ線、ＸＬＩＶ−ＸＬＩＶ線のそれぞれに沿う断面図を示す。また、図４５は周辺エリアの平面図を示し、図４６及び図４７は、図４５のＸＬＶＩ−ＸＬＶＩ線、ＸＬＶＩＩ−ＸＬＶＩＩ線のそれぞれに沿う断面図を示す。
【００８８】
メモリセルアレイ内においては、図４１乃至図４４に示すように、側壁芯材３８が、例えば、転写パターンによりパターニングされた後、所定のパターンとなるように、例えば、ＲＩＥ法により、加工される。具体的には、側壁芯材３８は、例えば、閉ループ形状のパターンとなるように、セレクトゲートエリアＳＡを取り囲み、メモリセルエリアＭＡ内においては、ラインアンドスペースのパターンとなるように加工される。
【００８９】
この際、周辺エリアにおいては、図４６及び図４７に示すように、側壁芯材３８が除去され、第２のマスク材３７が露出する。
【００９０】
そして、加工された側壁芯材３８は、スリミング技術により、さらに加工され、メモリセルエリアＭＡ内の側壁芯材３８の幅が、フォトリソグラフィの解像度限界よりも小さくされる。
【００９１】
ここで、図４１及び図４２においては、破線は、スリミング前の側壁芯材３８のパターンを表し、実線は、スリミング後の側壁芯材３８のパターンを表す。スリミング前のラインアンドスペースのピッチは、例えば、１２０ｎｍであり、側壁芯材の幅（ライン）は、例えば、６０ｎｍに設定され、隣接する２つの側壁芯材３８間の間隔（スペース）は、例えば、６０ｎｍに設定される。
【００９２】
そして、スリミング技術により、側壁芯材３８の幅は、例えば、３０ｎｍにされ、隣接する２つの側壁芯材３８間の間隔は、例えば、９０ｎｍに加工される。
【００９３】
また、本実施形態においては、転写パターンによって、側壁芯材にパターニングを施した後、側壁芯材に対してエッチング及びスリミングを行う方法について、説明した。しかし、それに限定されず、例えば、レジストを用いて、側壁芯材をフォトリソグラフィの解像度の限界よりも小さくしてもよい。  
具体的には、側壁芯材３８上に、さらに、レジストを塗布する。レジストは、フォトリソグラフィプロセス及びエッチングにより、所定の閉ループ形状のパターンに加工される。パターン加工されたレジストは、さらに、スリミング技術により、フォトリソグラフィの解像度の限界よりも小さい寸法に加工される。そして、スリミングされたレジストをマスクとして、側壁芯材３８が加工されると、図４２乃至図４６に示す形状となる。
【００９４】
続いて、図４８乃至図５２を用いて、上記に続く製造工程を説明する。図４８は、メモリセルアレイ近傍の平面図を示し、図４９乃至図５２は、図４８のＸＬＩＸ−ＸＬＩＸ線、Ｌ−Ｌ線、ＬＩ−ＬＩ線、ＬＩＩ−ＬＩＩ線に沿う断面図を示す。
【００９５】
側壁芯材３８のスリミングの後、側壁マスク材が全面に形成される。その後、側壁マスク材に対して、エッチバックを行うと、図４９乃至図５２に示すように、側壁芯材３８の側面上に側壁マスク材が残存し、後の工程で微細なラインアンドスペースのパターンに加工するための側壁マスク３９が形成される。
【００９６】
尚、周辺エリアにおいて、形成された側壁マスク材は除去され、図４６及び図４７に示すのと同様に、第２のマスク材３７が露出した構造となる。
【００９７】
続いて、図５３乃至図６０を用いて、上記に続く製造工程を説明する。図５３は、メモリセルアレイ近傍の平面図を示し、図５４乃至図５７は、図５３のＬＩＶ−ＬＩＶ線、ＬＶ−ＬＶ線、ＬＶＩ−ＬＶＩ線、ＬＶＩＩ−ＬＶＩＩ線にそれぞれ沿う断面図を示す。また、図５８は、周辺エリアの平面図を示し、図５９及び図６０は、図５８のＬＩＸ−ＬＩＸ線、ＬＸ−ＬＸ線にそれぞれ沿う断面図を示す。
【００９８】
側壁芯材３８を除去した後、図５４乃至図５７に示すように、側壁マスク３９をマスクとして、第２のマスク材３７が、例えば、ＲＩＥ法により、エッチングされる。この際、第２のマスク材３７のエッチングが進行すると、第１のマスク材３６が露出し、第１のマスク材３６も、同一のエッチング条件下にさらされる。しかし、上述のように、第２のマスク材３７のエッチング条件において、第１のマスク材３６のエッチング選択比が、第２のマスク材３７のエッチング選択比よりも、十分に小さくなるように、それぞれ形成されている。それゆえ、第２のマスク材３７のエッチング条件下では、第１のマスク材３６は、特殊パターン（セレクトゲート、フリンジ）の形成予定領域のワード線材３５上に残存する。
【００９９】
また、側壁マスク３９が形成されない周辺回路エリアにおいては、第２のマスク材３７が除去され、図５９及び図６０に示すように、第１のマスク材３６が、特殊パターン（ゲート線）の形成予定領域のワード線材３５上に残存する。
【０１００】
第１及び第２のマスク材３６，３７をマスクとして、ワード線材３５、ゲート間絶縁膜材３４、フローティングゲート材３３及びゲート絶縁膜材３２が、順次エッチングされる。その後、側壁マスク３９、第１及び第２のマスク材３６，３７が除去される。
【０１０１】
すると、図６乃至図１３示すように、微細なラインアンドスペースのパターンのワード線３５（ＷＬ）と、加工寸法の大きい特殊パターンのセレクトゲート線３５（ＳＧ）、フリンジ３５（Ｆ）及び周辺トランジスタのゲート線３５（ＧＬ）が、同時に形成される。
【０１０２】
さらに、ゲート電極をマスクとして、半導体基板３０内に、拡散層４０Ａ，４０Ｂ，４０Ｃ，４０Ｄが形成される。その後、ワード線３５（ＷＬ）の分断がなされ、半導体基板３０上の全面に、絶縁層４１が形成される。
【０１０３】
メモリセルアレイ内では、第１のメタル層ＭＥ０が、絶縁層４１内に埋め込まれたコンタクトプラグＣＰを経由して、隣接する２つセレクトゲートトランジスタで共有される拡散層４０Ｂに接続されるように、形成される。コンタクトエリア１５内では、引き出し配線としての第１のメタル層ＭＥ０が、コンタクトプラグＣＰを経由して、フリンジＦに接続されるように、形成される。また、周辺エリア内では、第１のメタル層ＭＥ０が、コンタクトプラグＣＰを経由して、拡散層４０Ｃ，４０Ｄ及びゲート線３５（ＧＬ）に接続されるように、形成される。
【０１０４】
以上の製造工程により、本実施形態のワード線及びセレクトゲート線が完成する。
【０１０５】
従来では、特殊パターンの形成が、ワード線３５（ＷＬ）のラインアンドスペースのパターンのためのマスクを形成した後に行われていたため、レジストのような特殊パターンのためのマスク材が、ラインアンドスペースためのマスクパターン内に塗布される。
【０１０６】
したがって、微細なラインアンドスペースのパターン内へのレジストの塗布及びレジストの剥離が困難となり、それらが、ラインアンドスペースのパターンの加工の際に、加工不良を引き起こす原因となっていた。
【０１０７】
しかし、本発明の実施形態によれば、特殊パターンのマスク形成工程とラインアンドスペースのマスク形成工程の順序が、従来の工程の順序とは、逆の順序となっている。即ち、特殊パターンのためのマスクが、ラインアンドスペースのパターンためのマスクが形成される前に、ワード線材上に形成される。
【０１０８】
それゆえ、特殊パターンのマスク材を、微細なラインアンドスペースのパターン内に形成する必要がない。そのため、例えば、ラインアンドスペースのパターン内に残存したマスク材によるワード線の加工不良は生じない。
【０１０９】
また、本発明の実施形態によれば、ラインアンドスペースのパターンと特殊パターンとを同時に加工できる。それゆえ、不揮発性半導体メモリの製造プロセスを容易化できる。
【０１１０】
したがって、本発明の実施形態によれば、不揮発性半導体メモリの製造方法を容易化でき、不揮発性半導体メモリの製造歩留まりを向上できる。
【０１１１】
尚、本実施形態は、ワード線がリソグラフィの解像度限界よりも小さい微細なラインアンドスペースのパターンと特殊パターンとを有していれば適用でき、メモリセルは、フローティングゲート電極を有するスタックゲート構造のメモリセルに限定されない。例えば、ＭＯＮＯＳ構造のメモリセルでもよい。
【０１１２】
（３）  ビット線の構造及び製造方法  
図３に示したように、ビット線は、ワード線やフリンジ等が形成された後に、それらの配線層よりも上層に、形成される。
【０１１３】
ビット線は、ワード線と同様に、リソグラフィの解像度の限界よりも微細なラインアンドスペースのパターンで形成される。
【０１１４】
また、ソース線や周辺トランジスタの配線或いはシャント配線は、ビット線のラインアンドスペースのパターンよりも加工寸法の大きい特殊パターンで、形成される。
【０１１５】
それゆえ、ビット線の形成時にも、ワード線の形成時と同様の問題が発生する。
【０１１６】
以下では、ビット線の製造方法について、説明する。
【０１１７】
以下、簡単化のため、メモリセルアレイの端部の一部の図示し、説明する。尚、上述と同一部材は、同一符号を付し、詳細な説明は省略する。
【０１１８】
（ａ）  構造  
図６１乃至図６３を用いて、ビット線の構造について、説明する。
【０１１９】
図６１は、ビット線の構造を示す平面図である。図６２は、図６１のＬＸＩＩ−ＬＸＩＩ線に断面図であり、図６３は、図６１のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図である。図６３において、奥行き方向に位置するコンタクトプラグＣＰ、ビアプラグＶ１及び第１のメタル層ＭＥ０を、破線で示す。
【０１２０】
図６１乃至図６３に示すように、ビット線ＢＬは、ｙ方向に延び、ワード線と同様に、リソグラフィの解像度の限界よりも微細なパターンで形成される。そして、ビット線ＢＬは、ビアプラグＶ１及び第１のメタル層ＭＥ０を経由して、セレクトゲートトランジスタのドレイン拡散層４０Ｂに接続される。
【０１２１】
また、ビット線ＢＬと同じ層内には、第２のメタル層ＭＥ１が形成される。第２のメタル層ＭＥ１は、例えば、メモリセルアレイのソース線やシャント配線、図１に示した複数の周辺回路を互いに接続するための配線である。
【０１２２】
また、図６４乃至図６６は、周辺エリアの構造を示す。図６４は、周辺トランジスタのゲート引き出し配線の構造を示す平面図である。図６５は、図６４のＬＸＶ−ＬＸＶ線に沿う断面図であり、図６６は、図６５のＬＸＶＩ−ＬＸＶＩ線に沿う断面図である。図６５においては、奥行き方向に位置するコンタクトプラグＣＰ、ビアプラグＶ１及び第１のメタル層ＭＥ０を、破線で示す。
【０１２３】
図６４乃至図６６に示すように、周辺エリアにおいては、周辺トランジスタのゲート引き出し線としての第２のメタル層ＭＥ１が形成される。
【０１２４】
ゲート引き出し線としての第２のメタル層ＭＥ１は、ビアプラグＶ１及び第１のメタル層ＭＥ０を経由して、周辺トランジスタのゲート線３５（ＧＬ）に接続される。
【０１２５】
ソース線及びゲート引き出し線としての第２のメタル層ＭＥ１は、特殊パターンであり、ビット線ＢＬの加工寸法よりも大きい。ビット線ＢＬ、第２のメタル層ＭＥ１及びビアプラグＶ１は、例えば、アルミニウム、銅、これらの合金などから構成される。
【０１２６】
ビット線ＢＬ及び特殊パターンの配線（第２のメタル層ＭＥ１）は、絶縁層（第２の絶縁層）５１に形成された凹部に埋め込まれる、いわゆる、ダマシン構造の配線となっている。即ち、微細なラインアンドスペースのパターン及び特殊パターンを埋め込むための凹部を、絶縁層５１に形成するプロセスが必要となる。
【０１２７】
以下、本発明の実施形態の微細なラインアンドパターンのビット線と特殊パターンとを形成する製造方法について、説明する。
【０１２８】
（ｂ）  製造方法
はじめに、図６７及び図６８を用いて、ビット線の製造工程を説明する。図６７は、メモリセルアレイ近傍の平面図を示し、図６８は、図６７のＬＸＶＩＩＩ−ＬＸＶＩＩＩ線に沿う断面図を示す。また、図６９及び図７０を用いて、周辺エリアのゲート引き出し線の製造工程を説明する。図６９は、周辺エリアの平面図を示し、図７０は図６９のＬＸＸ−ＬＸＸ線に沿う断面図を示す。
【０１２９】
図６７及び図６８に示すように、メモリセルアレイ内においては、図６乃至図６０に示す製造工程の後、第１のメタル層ＭＥ０及び絶縁層４１上に、例えば、ＣＶＤ法により、絶縁層５０が形成される。次に、ビアプラグＶ１が、第１のメタル層ＭＥ０と接続するように、絶縁層（第１の絶縁層）５０内に形成される。続いて、絶縁層（第２の絶縁層）５１が、例えば、ＣＶＤ法により、絶縁層５０上に形成される。さらに、絶縁層５１上には、第１のマスク材５２が形成される。
【０１３０】
そして、第１のマスク材５２には、パターニングが施され、例えば、ＲＩＥ法により、ラインアンドスペースのパターンや特殊パターンの形成予定領域の全面を露出させるように、開口部Ａが形成される。
【０１３１】
開口部Ａのｙ方向（ビット線の延びる方向）の寸法は、例えば、ビット線の長さとなるように形成される。また、開口部Ａのｘ方向の端部は、ｘ方向の最端部に位置するメモリセルよりもコンタクトエリア側に位置するように設定される。
【０１３２】
また、図６９及び図７０に示すように、周辺エリア内においては、メモリセルアレイ内と同様に、絶縁層５０，５１、ビアプラグＶ１及び第１のマスク材５２が、絶縁層４１上に、順次形成される。そして、第１のマスク材５２には、パターニングが施され、ゲート引き出し配線の形成予定領域に、開口部Ｂが形成される。
【０１３３】
尚、第１のマスク材５２は、１層構造であるが、２層以上のマスク材からなる積層構造でもよい。
【０１３４】
続いて、図７１乃至図７４を用いて、上記に続く製造工程を説明する。図７１は、メモリセルアレイ近傍の平面図を示し、図７２は、図７１のＬＸＸＩＩ−ＬＸＸＩＩ線に沿う断面図を示す。また、図７３は、周辺エリアの平面図を示し、図７４は、図７３のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図を示す。
【０１３５】
図７１乃至図７４に示すように、メモリセルアレイ及び周辺エリアの絶縁層５１及び第１のマスク材５２上に、第２のマスク材５３が、例えば、ＣＶＤ法により、形成される。さらに、第２のマスク材５３上には、側壁芯材５４が形成される。尚、第２のマスク材５３は、１層構造であるが、２層以上のマスク材からなる積層構造でもよい。
【０１３６】
続いて、図７５及び図７６を用いて、上記に続く製造工程を説明する。図７５は、メモリセルアレイ近傍の平面図を示し、図７６は、図７５のＬＸＸＶＩ−ＬＸＸＶＩ線に沿う断面図を示す。
【０１３７】
図７５及び図７６に示すように、メモリセルアレイ内においては、側壁芯材５４が、ラインアンドスペースとなるように加工される。この際、ビット線の形成予定領域に、側壁芯材５４が残存するように加工される。その後、加工された側壁芯材５４は、さらに、スリミング技術により加工され、側壁芯材の幅が、フォトリソグラフィの解像度限界よりも小さくされる。
【０１３８】
この際、側壁芯材５４のパターン加工及びスリミングは、上述のワード線の際と同様に、転写パターン、又は、レジストマスクを用いたフォトリソグラフィ技術で形成される。
【０１３９】
図７６において、破線は、スリミング前の側壁芯材５４のパターンを表し、実線は、スリミング後の側壁芯材５４のパターンを表す。スリミング前のラインアンドスペースのピッチは、例えば、１２０ｎｍに設定される。つまり、側壁芯材５４の幅（ライン）は、例えば、６０ｎｍに設定され、隣接する側壁芯材５４間の間隔（スペース）は、例えば、６０ｎｍに設定される。そして、スリミング技術により、側壁芯材５４の幅は、例えば、３０ｎｍにされ、側壁芯材５４間の間隔は、例えば、９０ｎｍにされる。
【０１４０】
また、側壁芯材のｙ方向（ビット線が延びる方向）の寸法は、例えば、図６７に示す開口部Ａのｙ方向の寸法よりも長くなるように設定される。
【０１４１】
周辺エリアにおいては、側壁芯材が除去され、図７３及び図７４に示す第２のマスク５３の上面が露出する構造となる。
【０１４２】
続いて、図７７及び図７８を用いて、上記に続く製造工程を説明する。図７７は、メモリセルアレイ近傍の平面図を示し、図７８は、図７７のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図を示す。
【０１４３】
側壁マスク材が、全面に形成された後、側壁マスク材に対してエッチバックが施される。すると、図７７及び図７８に示すように、側壁芯材５４の側面上にのみ側壁マスク材が残存し、側壁芯材５４の周囲を取り囲むループ状の側壁マスク５５が、第２のマスク材５３上に形成される。
【０１４４】
続いて、図７９及び図８１を用いて、上記に続く製造工程を説明する。図７９は、メモリセルアレイ近傍の平面図を示し、図８０は、図７９のＬＸＸＸ−ＬＸＸＸ線に沿う断面図を示す。また、図８１は、周辺エリアの平面図を示し、図８２は、図８１のＬＸＸＸＩＩ−ＬＸＸＸＩＩ線に沿う断面図を示す。
【０１４５】
側壁芯材５４を除去した後、側壁マスク５５をマスクとして、第２のマスク材５３に対して、エッチングを行う。すると、メモリセルアレイ内においては、図７９及び図８０に示すように、第２のマスク材５３によるラインアンドスペースのパターンが形成される。
【０１４６】
この際、第２のマスク材５３のエッチングが進行すると、第１のマスク材５２が露出し、第１のマスク材５２も、同一のエッチング条件下にさらされる。しかし、上述のように、第２のマスク材５３のエッチング条件において、第１のマスク材５２のエッチング選択比が、第２のマスク材５３のエッチング選択比よりも、十分に小さくなるように、それぞれ形成されている。それゆえ、第２のマスク材５３のエッチング条件下では、第１のマスク材５２は、残存する。
【０１４７】
その後、第１及び第２のマスク材５２，５３をマスクとして、絶縁層５１に対してエッチングを行う。すると、絶縁層５１内に、ラインアンドスペースのパターンの凹部（第１の凹部）Ｃが形成される。
【０１４８】
この際、開口部Ａのｙ方向の寸法は、側壁芯材、即ち、ループ状のパターンの内側のｙ方向の寸法より短い。そのため、ビット線が埋め込まれる凹部Ｃのｙ方向の寸法は、開口部Ａのｙ方向の寸法に設定される。これにより、後の工程でビット線が埋め込まれる絶縁層５１内の凹部の独立性が確保される。
【０１４９】
また、これと同時に、第１のマスク材５２とｘ方向の最端部に位置する第２のマスク材５３により、特殊パターンのための凹部（第２の凹部）が形成される。
【０１５０】
周辺エリアにおいては、図８１及び図８２に示すように、ゲート引き出し線が埋め込まれる凹部Ｂが、絶縁層５１内に形成される。
【０１５１】
側壁マスク５５、第１及び第２のマスク材５２，５３を除去した後、第２のメタル材（導電材）が、例えば、スパッタリング法により、絶縁層５１全面に形成される。そして、絶縁層５１の上面をストッパとして、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、第２のメタル材に対して、平坦化処理がなされる。
【０１５２】
すると、図６１乃至６３に示すように、メモリセルアレイ内では、ラインアンドスペースのパターンのビット線ＢＬが、絶縁層５１内の凹部に埋め込まれた構造となる。それと同時に、特殊パターン（ソース線）としての第２のメタル層ＭＥ１が、絶縁層５１内に形成された凹部に埋め込まれた構造となる。
【０１５３】
また、図６４乃至図６６に示すように、周辺エリア内では、特殊パターン（ゲート引き出し線）としての第２のメタル層ＭＥ１が、絶縁層５１内の凹部（開口部Ｂ）に埋め込まれた構造となる。
【０１５４】
ビット線ＢＬ及び第２のメタル層ＭＥ１は、例えば、アルミニウム、銅、これらの合金などから構成される。
【０１５５】
以上の製造工程により、本実施形態のビット線が完成する。
【０１５６】
よって、本実施形態によれば、フォトリソグラフィの解像度の限界よりも微細なラインアンドスペースのパターンと特殊パターンのための凹部を同時に形成できる。
【０１５７】
そのため、従来のように、微細なラインアンドスペースのパターンの形成の後に、レジストを用いて、特殊パターンを形成するための工程を別途行う必要はなく、特殊パターンのためのマスク材を、微細なラインアンドスペースのパターン内に形成する必要もない。
【０１５８】
したがって、残存したマスク材による微細なラインアンドスペースのパターンの加工不良は生じない。
【０１５９】
また、従来では、第１のマスク材５２が形成されず、凹部を形成する絶縁層５１上に、ループ状の側壁マスクが直接形成される製造工程となる。
【０１６０】
この構造で、絶縁層５１内にビット線を埋め込むための凹部が形成されと、ループ状のパターンの内側に形成される凹部は、独立性が確保されるが、ループ状のパターンの外側に形成される凹部は、絶縁層５１内で繋がった構造となってしまう。
【０１６１】
それゆえ、従来では、ループ状のパターンの内側のラインパターンでは、ビット線の独立性を確保できる。しかし、隣接する２つのループ状のパターンにより形成されるラインパターンでは、ビット線の独立性を確保できず、それぞれ独立したビット線となるように、メタル層を分離する工程が必要となる。その分離工程は、解像度の限界よりも微細なパターンに対して行うため、加工の難度が高く、また、工程数も増加してしまう。
【０１６２】
しかし、本発明の実施形態によれば、隣接するループ状のパターンにより形成されるラインパターンは、ループ状のパターンの形成よりも前の工程で形成される第１のマスク層５２が、凹部Ｃの形成の際にマスクとなるため、開口部Ａのｙ方向の寸法によりビット線の長さを事前に設定しておくことで、メタル層の加工を行わずとも、それぞれのラインパターンとしての凹部Ｃの独立性を確保できる。
【０１６３】
それゆえ、本発明の実施形態によれば、加工難度の高い工程を用いることなく、ビット線の独立性を、容易に確保することができる。
【０１６４】
したがって、本発明の実施形態によれば、不揮発性半導体メモリの製造方法を容易化でき、且つ、不揮発性半導体メモリの製造歩留まりを向上できる。
【０１６５】
また、本発明の実施形態によれば、ラインアンドスペースのパターンと特殊パターンとを、同時に加工できる。それゆえ、不揮発性半導体メモリの製造プロセスを簡略化できる。
【０１６６】
３．  その他  
また、本発明の例は、先願（特願２００６−１７６７９９）に記載された各実施例に対しても適用可能である。
【０１６７】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１６８】
【図１】本発明の実施形態のフラッシュメモリのブロック図。
【図２】１ブロック内のセルユニットを示す図。
【図３】メモリセルアレイの断面構図を示す図。
【図４】ワード線のレイアウトの一例を示す図。
【図５】ワード線のレイアウトの一例を示す図。
【図６】メモリセルアレイ近傍のレイアウトの一例を示す平面図。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】図６のＩＸ−ＩＸ線に沿う断面図。
【図１０】図８のＸ−Ｘ線に沿う断面図。
【図１１】周辺トランジスタの構造を示す平面図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】図１１のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１４】メモリセルアレイ近傍のレイアウトの一例を示す平面図。
【図１５】メモリセルアレイ近傍のレイアウトの一例を示す平面図。
【図１６】メモリセルアレイの製造方法の一工程を示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う
【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】図１６のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】図１６のＸＸ−ＸＸ線に沿う断面図。
【図２１】周辺エリアの製造方法の一工程を示す平面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。
【図２４】メモリセルアレイの製造方法の一工程を示す平面図。
【図２５】図２４のＸＸＶ−ＸＸＶ線に沿う断面図。
【図２６】図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。
【図２７】図２４のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図。
【図２８】図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。
【図２９】周辺エリアの製造方法の一工程を示す平面図。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面図。
【図３２】メモリセルアレイの製造方法の一工程を示す平面図。
【図３３】図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。
【図３４】図３２のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。
【図３５】図３２のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。
【図３６】図３２のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図。
【図３７】周辺エリアの製造方法の一工程を示す平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。
【図３９】図３９のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図。
【図４０】メモリセルアレイの製造方法の一工程を示す平面図。
【図４１】図４０のＸＬＩ−ＸＬＩ線に沿う断面図。
【図４２】図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。
【図４３】図４０のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図。
【図４４】図４０のＸＬＩＶ−ＸＬＩＶ線に沿う断面図。
【図４５】周辺エリアの製造方法の一工程を示す平面図。
【図４６】図４５のＸＬＶＩ−ＸＬＶＩ線に沿う断面図。
【図４７】図４５のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図。
【図４８】メモリセルアレイの製造方法の一工程を示す平面図。
【図４９】図４８のＸＬＩＸ−ＸＬＩＸ線に沿う断面図。
【図５０】図４８のＬ−Ｌ線に沿う断面図。
【図５１】図４８のＬＩ−ＬＩ線に沿う断面図。
【図５２】図４８のＬＩＩ−ＬＩＩ線に沿う断面図。
【図５３】メモリセルアレイの製造方法の一工程を示す平面図。
【図５４】図５３のＬＩＶ−ＬＩＶ線に沿う断面図。
【図５５】図５３のＬＶ−ＬＶ線に沿う断面図。
【図５６】図５３のＬＶＩ−ＬＶＩ線に沿う断面図。
【図５７】図５３のＬＶＩＩ−ＬＶＩＩ線に沿う断面図。
【図５８】周辺エリアの製造方法の一工程を示す平面図。
【図５９】図５８のＬＩＸ−ＬＩＸ線に沿う断面図。
【図６０】図５８のＬＸ−ＬＸ線に沿う断面図。
【図６１】ビット線のレイアウトを示す平面図。
【図６２】図６１のＬＸＩＩ−ＬＸＩＩ線に沿う断面図。
【図６３】図６１のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図。
【図６４】周辺エリアの引き出し配線の一例を示す平面図。
【図６５】図６４のＬＸＶ−ＬＸＶ線に沿う断面図。
【図６６】図６４のＬＸＶＩ−ＬＸＶＩ線に沿う断面図。
【図６７】メモリセルアレイの製造方法の一工程を示す平面図。
【図６８】図６７のＬＸＶＩＩＩ−ＬＸＶＩＩＩ線に沿う断面図。
【図６９】周辺エリアの製造方法の一工程を示す平面図。
【図７０】図６９のＬＸＸ−ＬＸＸ線に沿う断面図。
【図７１】メモリセルアレイの製造方法の一工程を示す平面図。
【図７２】図７１のＬＸＸＩＩ−ＬＸＸＩＩ線に沿う断面図。
【図７３】周辺エリアの製造方法の一工程を示す平面図。
【図７４】図７３のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図。
【図７５】メモリセルアレイの製造方法の一工程を示す平面図。
【図７６】図７５のＬＸＸＶＩ−ＬＸＸＶＩ線に沿う断面図。
【図７７】メモリセルアレイの製造方法の一工程を示す平面図。
【図７８】図７７のＬＸＸＶＩＩ−ＬＸＸＶＩＩ線に沿う断面図。
【図７９】メモリセルアレイの製造方法の一工程を示す平面図。
【図８０】図７９のＬＸＸＸ−ＬＸＸＸ線に沿う断面図。
【図８１】周辺エリアの製造方法の一工程を示す平面図。
【図８２】図８１のＬＸＸＸＩＩ−ＬＸＸＸＩＩ線に沿う断面図。
【符号の説明】
【０１６９】
１：メモリセルアレイ、２：ワード線・セレクトゲート線ドライバ、３：ウェル・ソース線電位制御回路、４：データ回路、５：カラムデコーダ、６：センスアンプ、７：データ入出力バッファ、８：アドレスバッファ、９：電位生成回路、１０：書き込み制御回路、１１：一括検知回路、１２：コマンドインターフェイス回路、１３：ステートマシーン、１４：メモリチップ、１５、コンタクトエリア、２１−１：ｐ型半導体基板、２１−２：ｎ型ウェル領域、２１−３：ｐ型ウェル領域、２２：ドレイン拡散層、２３：ソース拡散層、２４：ｎ型拡散層、２５：ｐ型拡散層、２６：電位設定線、３０：半導体基板、３１：素子分離絶縁層、３２：ゲート絶縁膜材、３３：フローティングゲート電極材、３４：ゲート間絶縁膜材、３５：ワード線材、３６，５２：第１のマスク材、３７，５３：第２のマスク材、３８，５４：側壁芯材、３９，５５：側壁マスク、４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ：拡散層、４１，５０，５１：絶縁層、Ｆ：フリンジ、ＳＬ：ソース線、ＣＰ：コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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