(57)【要約】【課題】表示装置においてＰＷＭ階調表示に利用するクロック周波数の低下を図る。【解決手段】各々ＰＷＭによる階調表示を行う各画素２０を、複数の副画素１０に分割し、各副画素１０には、デジタル表示データの互いに異なるビット位置に対応するデータ信号を供給し、１画素２０を構成する複数の副画素１０の内、少なくとも１つに対しＰＷＭデータ信号を供給することで、副画素への分割数に応じてクロック周波数の低減を図る。なお、他方の副画素１０に対し、デジタル表示データの上位ビットに対応するデータ信号を供給することで、１画素の選択期間中におけるレベルを固定でき、簡素な駆動回路で実現できる。【選択図】図１
2008122751.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅変調によって各画素での階調表現を行う表示装置であって、
複数の走査線と複数のデータ線との交差に対応して設けられた画素を備える表示部と、前記画素を駆動するための駆動部と、を備え、
前記画素は、スイッチング素子をそれぞれ有する複数の副画素に分割され、
前記駆動部は、前記画素の表示内容に応じたデジタル表示データについて、互いに異なる所定ビットに応じたデータ信号を、前記複数の副画素の対応する副画素にそれぞれ供給し、前記複数の副画素の内の少なくとも一方に供給されるデータ信号は、パルス幅変調されたデータ信号であることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記駆動部は、前記各画素を構成する前記複数の副画素の内の残りの副画素に対し、該副画素の選択期間中の全期間、該副画素に割り当てられたデジタル表示データの所定ビットに応じた同一電圧レベルのデータ信号を供給することを特徴とする表示装置。
【請求項３】
請求項１に記載の表示装置において、
前記駆動部は、前記各画素を構成する前記複数の副画素の内の残りの副画素に対し、該副画素に割り当てられたデジタル表示データの最上位ビットに応じたデータ信号を供給することを特徴とする表示装置。
【請求項４】
請求項２又は請求項３に記載の表示装置において、
前記駆動部は、前記画素を構成する前記複数の副画素に対する前記デジタル表示データのビットの割り当てを、該デジタル表示データの示す階調レベルに応じて前記副画素間で切り替えることを特徴とする表示装置。
【請求項５】
請求項１に記載の表示装置において、
前記駆動部は、前記各画素を構成する前記複数の副画素の内の残りの副画素に対しても、該副画素に割り当てられたデジタル表示データの所定ビットに応じ、パルス幅変調されたデータ信号を供給することを特徴とする表示装置。
【請求項６】
請求項１乃至請求項４のいずれか一項に記載の表示装置において、
前記各副画素に設けられたスイッチング素子は、二端子型スイッチング素子であり、
前記複数の走査線と前記複数のデータ線との交差領域周辺において、
前記画素を構成する前記複数の副画素の前記二端子型スイッチング素子と液晶素子とが、対応して設けられたそれぞれ別のデータ線と、対応する同一の走査線との間に、直列に接続されていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調によって階調表現を行う液晶表示装置等の表示装置に関する。
【背景技術】
【０００２】
表示装置として、液晶表示装置（以下ＬＣＤという）が広く知られている。このＬＣＤは、一対の基板間に液晶が封入され、液晶の配向を画素毎に制御して表示を行っており、現在、コンピュータモニターや、携帯情報機器などのモニターとして用いられている。さらに、各画素にこの画素を制御するためのスイッチング素子を備えるいわゆるアクティブマトリクス型ＬＣＤは、高精細で高品質な表示が可能であるため、表示装置への採用が進んでいる。
【０００３】
図７は、上記アクティブマトリクス型ＬＣＤの各画素の等価回路の一例を示している。図７に示す回路では、各画素２００を個別に制御するためのスイッチング素子として、薄膜ダイオード（Thin Film Diode：以下、ＴＦＤという）等の二端子型スイッチング素子を用いており、画素２００は、回路的にはデータ線２１２と走査線２１４との間にこのＴＦＤ２１６と液晶容量２１８とが直列に接続されている。ここで、データライン２１２は、一方の基板上にストライプ状に形成されており、このデータ線２１２にＴＦＤ２１６を介して画素毎に個別に形成された画素電極が接続されている。また、走査線２１４は、他方の基板上に前記データ線２１２と交差する方向にストライプ状に形成され、画素電極２２０と、走査線２１４とが間に液晶層を挟んで交差する領域に各画素２００が構成されている。
【０００４】
このような２端子型スイッチング素子（ＴＦＤ２１６）を採用したＬＣＤでは、特許文献１に開示されているように、階調表示を実行するため、データ信号をパルス幅変調（ＰＷＭ）して、得られたＰＷＭデータ信号をデータ線２１２を介して各画素２００に供給する。
【０００５】
図８は、図７に示すＬＣＤの駆動波形の一例を示している。走査線２１４には、１水平走査（１Ｈ）期間中の後半に、この走査線２１４に接続された画素を選択するためにＨｉｇｈレベルとなる選択信号ＣＯＭが出力される。データ線２１２には、対応する画素２００が選択期間となる１Ｈの後半の期間において、表示データの輝度に応じた期間、点灯レベルとなるＰＷＭデータ信号Ｄａｔａが出力される。
【０００６】
例えば、各画素が全６４階調（０〜６３）表示を行う場合において、表示データが１６階調（１６／６３階調）を示す場合には、選択期間（０．５Ｈ）の１６／６３の期間のみ、点灯レベル（選択信号との電位差が画素の点灯レベルとなるようなオンレベル）となるデータ信号Ｄａｔａを供給する。また、表示データが４８階調（４８／６３階調）を示す場合には、選択期間の４８／６３の期間のみ、点灯レベルとなるデータ信号Ｄａｔａを供給する。
【０００７】
【特許文献１】特開２０００−２７６０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このようにＰＷＭデータ信号によって各画素２００で階調表示を行う場合には、上記駆動波形から理解できるように、ＰＷＭデータを作成するため、１画素の選択期間をさらに表示階調数で除した周期を有するクロックが必要となる。このようなＰＷＭ駆動のためのクロックは、駆動部に内蔵発振回路を設けるか、或いは外部から供給されるドットクロックＤＣＫを利用して作成される。例えば、駆動部に、外部から供給される表示データ（映像信号）を一旦蓄積する画像メモリを設けない場合には、外部からのドットクロックＤＣＫをＰＷＭ駆動のためのクロックに利用することとなる。この場合、ドットクロックＤＣＫは、通常、データ転送クロックとして用いられており、ＱＶＧＡ型パネルの場合には、約５ＭＨｚである。
【０００９】
ここで、アクティブマトリクス型ＬＣＤは、大型の表示装置に採用される一方で、小型の表示装置にも採用されることが多くなっている。小型の表示装置では、表示部の面積が限られているため、大型の表示装置と比較して解像度が低い。つまり、小型表示装置用に供給されるドットクロックの周波数は低くなる方向にある。すると、このドットクロックが、ＰＷＭデータ信号を作成するためのクロックとしては、周波数が小さすぎ（解像度が低い）、十分な階調表現が難しくなる。したがって、ドットクロックＤＣＫから、より周波数の高いクロックを作成するために逓倍回路が必要となってしまう。
【００１０】
逆に、大型化がさらに進むことで、１画素の選択期間（０．５Ｈ）はさらに短くなり、ＰＷＭデータ信号を作成するクロックとしてより高い周波数が必要となり、消費電力の上昇を招いてしまう。
【００１１】
本発明は、表示装置において低いクロック周波数でパルス幅変調による高い階調表現を実現することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、パルス幅変調によって各画素での階調表現を行う表示装置であって、複数の走査線と複数のデータ線との交点に対応して設けられた画素を備える表示部と、前記画素を駆動するための駆動部と、を備え、前記画素は、スイッチング素子をそれぞれ有する複数の副画素に分割され、前記駆動部は、前記画素の表示内容に応じたデジタル表示データについて、互いに異なる所定ビットに応じたデータ信号を、前記複数の副画素の対応する副画素にそれぞれ供給し、前記複数の副画素の内の少なくとも一方に供給されるデータ信号は、パルス幅変調されたデータ信号である。
【００１３】
本発明の他の態様では、上記表示装置において、前記駆動部は、前記各画素を構成する前記複数の副画素の内の残りの副画素に対し、該副画素の選択期間中の全期間、該副画素に割り当てられたデジタル表示データの所定ビットに応じた同一電圧レベルのデータ信号を供給する。
【００１４】
本発明の他の態様では、上記表示装置において、前記駆動部は、前記各画素を構成する前記複数の副画素の内の残りの副画素に対し、該副画素に割り当てられたデジタル表示データの最上位ビットに応じたデータ信号を供給する。
【００１５】
さらに本発明の他の態様では、上記表示装置において、前記駆動部は、前記画素を構成する前記複数の副画素に対する前記デジタル表示データのビットの割り当てを、該デジタル表示データの示す階調レベルに応じて前記副画素間で切り替える。
【００１６】
本発明の他の態様では、上記表示装置において、前記駆動部は、前記各画素を構成する前記複数の副画素の内の残りの副画素に対しても、該副画素に割り当てられたデジタル表示データの所定ビットに応じ、パルス幅変調されたデータ信号を供給する。
【００１７】
本発明の他の態様では、上記表示装置において、前記各副画素に設けられたスイッチング素子は、二端子型スイッチング素子であり、前記複数の走査線と前記複数のデータ線との交差領域周辺において、前記画素を構成する前記複数の副画素の前記二端子型スイッチング素子と液晶素子とが、対応して設けられたそれぞれ別のデータ線と、対応する同一の走査線との間に、直列に接続されている。
【発明の効果】
【００１８】
以上説明したように、この発明では、パルス幅変調によって階調表現を行う表示装置において、１画素を複数の副画素に分割し、１画素における表示内容に応じたデジタル表示データの異なる桁（ビット位置）を各副画素に供給するデータ信号に割り当てる。つまり、ＰＷＭ駆動による階調表示に加えて画素分割による面積階調をすることにより、ＰＷＭデータ信号を作成するためのクロック周波数を低く抑制しつつ、高い階調表現を実現できる。
【００１９】
また、他方の副画素に供給するデータ信号として、デジタル表示データの上位側のビットに対応するデータ信号を供給すれば、１画素の選択期間中におけるこのデータ信号のレベルは、一例として、ＨｉｇｈはＬｏｗレベルに固定することができ、駆動部の構成の簡素化を図ることが容易となる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の好適な実施の形態（以下実施形態という）について説明する。なお、以下において本実施形態に係る表示装置として、各画素にスイッチ素子を備えるアクティブマトリクス型ＬＣＤ（液晶表示装置）例に説明する。
【００２１】
［実施形態１］
図１は、本実施形態１に係るＬＣＤの概略構成を示している。ＬＣＤは、パネル上の表示部３０に、複数の画素２０が、マトリクス状に配列されており、各画素２０は、各画素２０を選択する複数の走査線１２と、データ信号を供給するための複数のデータ線１４との各交差領域又はその付近に設けられている。なお、図１の例では、走査線（コモン電極）１２は、行方向（水平走査方向）に沿って延在形成され、データ線（セグメント電極）１４は、列方向（垂直走査方向）に沿って延在形成されている。
【００２２】
各画素２０を駆動するための駆動部１００は、全ては図示していないが、データ線駆動回路１１０、走査線駆動回路１７０、制御回路１８０を備える。データ線駆動回路１１０は、各画素２０の各副画素１０に接続された対応するデータ線１４に、対応するデータ信号［Ｄａｔａ］を供給するための回路であり、走査線駆動回路１７０は、各画素２０を行毎に順次選択していくための選択信号［ＣＯＭ］を出力する回路である。また、制御回路１８０は、例えば外部から供給される垂直同期信号Ｖsync、水平同期信号Ｈsync、ドットクロックＤＣＫから、データ転送クロック、ＰＷＭ基本クロックＣＬＫや、各種タイミング信号を作成し、上記データ線駆動回路１５０、走査線駆動回路１７０に供給する。
【００２３】
なお、これらの駆動部１００は、ＬＣＤのパネル基板上に、スイッチング素子などと共にその構成の一部が内蔵形成することも可能であるし、１又は複数の集積回路（ＩＣ）を備えるいわゆるドライバＩＣによって構成することができる。
【００２４】
ここで、本実施形態に係る各画素２０は、パルス幅変調によって階調を表示し、表示部３０全体として、所望のイメージを表示する。そして、本実施形態では、この画素２０が、それぞれ複数の副画素１０に分割されている。つまり、パルス幅変調による階調表示だけでなく、面積階調表示も行われる。各副画素１０は、それぞれ対応するデータ線１４−１，１４−２と、走査線１２との間に、スイッチング素子１６と、表示素子１８とが直列に接続されている。ここで、スイッチング素子１６としては、例えば、薄膜ダイオード（ＴＦＤ）等の２端子スイッチング素子を採用し、表示素子１８として液晶素子（液晶容量）を用いている。なお、図１では、データ線側にスイッチング素子１６を接続し、走査線側に表示素子１８を接続しているが、データ線１４と走査線１２との間に表示素子１８、スイッチング素子１６の順に接続しても良い。
【００２５】
１画素２０を構成する副画素１０の数は、図１の例では２であり、２つの副画素１０ｎ−１、１０ｎ−２には、上述のように対応するデータ線１４−１，１４−２から、画素２０のデジタル表示データの互いに異なるビット位置に対応したデータ信号［Ｄａｔａ＿Ｘｎ１］、［Ｄａｔａ＿Ｘｎ２］がそれぞれ供給されている。ここで、データ信号［Ｄａｔａ＿Ｘｎ１］は、デジタル表示データの下位側ビットに割り当てられたデータ信号であり、パルス幅変調により、該下位側ビットが示す値に応じた期間だけ、Ｈｉｇｈレベル又はＬｏｗレベルとなる。一方、データ信号［Ｄａｔａ＿Ｘｎ２］には、デジタル表示データの最上位ビットが割り当てられ、１単位期間中の信号レベルはＨｉｇｈ又はＬｏｗのいずれかである。
【００２６】
次に、本実施形態のＬＣＤの駆動方法と、データ線駆動回路１１０の構成について、さらに図２及び図３を参照して説明する。図２は、このＬＣＤのｍ行、ｎ列における画素を駆動するための駆動波形の例、図３は、本実施形態のデータ線駆動回路１１０の一部構成を示している。まず、ｍ行目の走査線１２には、１水平走査（１Ｈ）期間中の後半（０．５Ｈ）に、この走査線１２に接続された画素を選択するためにＨｉｇｈレベルとなる選択信号［ＣＯＭ＿Ｙｍ］が出力される。
【００２７】
一方、ｍ行目のｎ列目の画素２０を構成する副画素１０ｎ−１、１０ｎ−２に対しては、対応する画素２０が選択期間となる１Ｈの後半の期間において、データ線１４−１、１４−２から、対応する副画素１０ｎ−１、１０ｎ−２に、表示データの階調（輝度レベル）に応じた期間、点灯レベルとなるデータ信号［Ｄａｔａ＿Ｘｎ１］、［Ｄａｔａ＿Ｘｎ２］が出力される。
【００２８】
図３に示すように、データ線駆動回路１１０は、例えば外部から順次供給される所定ｊビット数（ここでは６ビット）のデジタル表示データを取り込み、その内の下位ｋビット（ｋ＜ｊであり、ここでｋ＝５、０ビット目〜４ビット目）が一致検出回路１１２に供給され、一致検出回路１１２は、別途供給されるドットクロックＤＣＫを利用したクロックＣＬＫに従って、その下位ｋビットのデジタル表示データを取り込んでデコードし、デコード結果として電圧選択信号をＰＷＭ発生回路１１４に出力する。なお、一致検出回路１１２には、０．５Ｈ毎にリセット信号［ＲＥＳＥＴ］が供給され、出力がリセットされる。
【００２９】
ＰＷＭ発生回路１１４は、一致検出回路１１２から供給される電圧選択信号に応じて、選択期間（１Ｈ期間中における前半または後半の０．５Ｈ）中に、データ線１４−１に出力するデータ信号［Ｄａｔａ＿Ｘｎ１］のＨｉｇｈレベル、Ｌｏｗレベルを選択し、デジタル表示データの下位ｋビットに応じた期間、副画素に該副画素を点灯状態とするパルス波形のＰＷＭデータ信号を発生する。なお、このＰＷＭデータ信号は、出力バッファ１１６を介して対応するデータ線１４−１に出力される。
【００３０】
また、本実施形態では、ｊビットのデジタル表示データの最上位ビットは、パルス幅変調処理されることなく、出力バッファ１１８を介して対応するデータ線１４−２にデータ信号［Ｄａｔａ＿Ｘｎ２］として出力される。
【００３１】
なお、ＬＣＤでは、液晶層を交流駆動することが必要であるため、図示していないが、データ線駆動回路１１０の中に、データ線１４−１、１４−２のそれぞれに対応して、交流駆動信号等に応じてデータ信号レベルを周期的に極性反転する反転部等が設けられている。
【００３２】
ここで、各画素が全６４階調（０〜６３）表示を行う場合を例に具体的に説明する。図２に示すように、ｍ行ｎ列の位置の画素２０に対するデジタル表示データが１６階調（１６／６３階調）を示す場合には、副画素１０ｎ−２に対しては、デジタル表示データの最上位ビットは「０」であるから、選択期間（０．５Ｈ）の間、つまり３２／３２の期間、副画素を非点灯（ＯＦＦ）とするレベルのデータ信号［Ｄａｔａ＿Ｘｎ２］を出力する。一方、副画素１０ｎ−１に対しては、選択期間（０．５Ｈ）の１６／３２の期間、点灯（ＯＮ）とするレベルのデータ信号［Ｄａｔａ＿Ｘｎ１］を供給する。
【００３３】
また、表示データが４８階調（４８／６３階調）を示す場合には、副画素１０ｎ−２に対しては、デジタル表示データの最上位ビットは「１」であるから、選択期間（０．５Ｈ）の間、つまり３２／３２の期間、副画素を点灯（ＯＮ）とするレベルのデータ信号［Ｄａｔａ＿Ｘｎ２］が出力される。一方、副画素１０ｎ−１に対しては、選択期間（０．５Ｈ）の１６／３２の期間、点灯（ＯＮ）とするレベルのデータ信号［Ｄａｔａ＿Ｘｎ１］を供給する。このように、１画素２０を構成する２つの副画素１０−１，１０−２がｊビットのデジタル表示データに対して、それぞれ２ｊ−１階調を表現することで、合計として目的とする階調２ｊを１画素で表現することができる。
【００３４】
ここで、ＱＶＧＡ型のＬＣＤを例に挙げると、このＬＣＤの１フレームは、約１６．７ｍｓｅｃであり、１Ｈ期間は、１６．７／３２０であるから約５０μｓｅｃとなる。上記の通り、２端子型スイッチング素子であるＴＦＤを用いたＬＣＤでは、０．５Ｈが１行についての選択期間であるから、１行に対する選択期間は、約２５μｓｅｃである。
【００３５】
液晶は図４に示すようなガンマ特性を備えており、そのガンマ計数は２．２程度である。パルス幅変調によって１選択期間中に６４階調を表現しようとした場合、１階調分を最低限認識できるようにするには、１選択期間中に２５０クロック（ＰＷＭ信号の発生のための基準クロック数）が必要となる。これを上記ＱＶＧＡパネルサイズの場合に当てはめると、１クロックＣＬＫは、２５／２５０＝１００ｎｓｅｃとなる（１０ＭＨｚ）。一方、ＱＶＧＡの場合に外部から供給されるドットクロックＤＣＫは、約５ＭＨｚである。したがって、このドットクロックＤＣＫをＰＷＭ信号発生のための基準クロックとして用いることができない。
【００３６】
これに対し、本実施形態では、１画素を複数に分割する。１画素を２等分した場合、一方の副画素がＯＮ、他方がオフの場合、１画素の透過率は５０％となる。副画素の各特性は同一であるから、各幅画素は、１選択期間中に３２階調を表現すれば良く、クロック数は１２５で足り、１クロックＣＬＫは、２５／１２５＝０．２μｓｅｃとなる（２ＭＨｚ）。したがって、外部から供給されるドットクロックＤＣＫを図３に示すＰＷＭ信号発生用のクロックＣＬＫとして用いて十分な精度を実現できる。
【００３７】
なお、１画素の分割数は、もちろん２には限らず、さらに多くし、分割数、つまり副画素の数に対応してデータ線を増やし、デジタル表示データの所定のビット位置を割り当てればよい。
【００３８】
本実施形態では、デジタル表示データの最上位ビットを一方の副画素１０−２に割り当てており、そのため、この各副画素１０−２に出力するデータ信号は、上述のように最上位ビットの「１」、「０」に応じて、オンレベル、オフレベルを切り替えて出力するだけで足りる。したがって、（原理的には最上位ビットに対応するデータ信号もＰＷＭ信号と見なすことができるが）図３に示すように副画素１０−２に対するデータ線駆動回路にはＰＷＭ発生回路などを設ける必要がなく、他方の副画素１０−１に対してのみＰＷＭ発生回路を設けてＰＷＭデータ信号を出力すればよい。よって、簡易な回路構成によって、ＰＷＭ階調表示と面積階調表示とが達成される。また、ＰＷＭ用のクロック周波数を低く抑えることができるため、ＬＣＤの消費電力の低減の観点でも有利である。特に、大型のＬＣＤパネルにこのＰＷＭ階調表示を適用した場合、高い階調表示品質を実現するためには高い周波数のクロックが必要となるが、本実施形態によれば、そのクロックの周波数を低くでき、表示品質を維持しながら消費電力を低減することができる。
【００３９】
なお、実施形態１においては、固定レベルのデータ信号を出力する副画素１０を１０−２、ＰＷＭデータ信号を出力する副画素１０を１０−１としたが、副画素１０−１に固定レベル、副画素１０−２にＰＷＭのデータ信号を出力しても良い。
【００４０】
［実施形態２］
図５は、実施形態２に係るＬＣＤのデータ線駆動回路１１０の構成を示している。上記実施形態１では、１画素２０を複数の副画素１０−１，１０−２に分割した場合に、一方の副画素（１０−１）に、ＰＷＭデータ信号を出力し、他方の副画素（１０−２）に対しては、デジタル表示データの最上位ビットに応じたデータ信号を出力する。これに対し、実施形態２では、どちらの副画素１０に対しても、ＰＷＭデータ信号を出力可能な構成を採用する。
【００４１】
図５に示すデータ線駆動回路１１０では、１画素を２分割した場合に、２ｊビットのデジタル表示データに対し、その上位２ビットデータ［５−４］を副画素１０−２に割り当て、残りの２ｊ−２ビットデータ［３−０］を他方の副画素１０−１に割り当てる。また、両方の副画素１０−１，１０−２に対して、それぞれ一致検出回路１２２，１３２、ＰＷＭ発生回路１２４，１３４を設け、供給されるデジタル表示データの下位４ビット、上位２ビットをそれぞれデコードし、対応するパルス幅の電圧信号をＰＷＭデータ信号として出力バッファ１２６，１３６からデータ線１４−１，１４−２に出力している。
【００４２】
このような構成を採用することにより、１つの副画素で表示する階調数又はその階調数を表現するために必要な１選択期間中のＰＷＭのクロック周波数を低減することができる。
【００４３】
また、図６の駆動波形に示すように、デジタル表示データの示す階調レベルに応じて、固定レベルのデータ信号を出力する副画素とＰＷＭデータ信号を出力する副画素とを切り替えても良い。これにより、副画素に掛かる電圧を均等化することが出来るので、焼きつきを防止することができる。
【００４４】
例えば、ｍ行ｎ列の位置の画素２０に対するデジタル表示データが１６階調（１６／６３階調）を示す場合には、上記実施形態１と同様に、副画素１０ｎ−２に対しては、全選択期間、この副画素を非点灯（ＯＦＦ）とするレベルのデータ信号［Ｄａｔａ＿Ｘｎ２］を出力し、副画素１０ｎ−１に対しては、選択期間（０．５Ｈ）の１６／３２の期間、点灯（ＯＮ）とするレベルのデータ信号［Ｄａｔａ＿Ｘｎ１］を供給する。
【００４５】
しかし、表示データが４８階調（４８／６３階調）を示す場合には、副画素１０ｎ−１に対しては、デジタル表示データの最上位ビット「１」に対応して、その選択期間（０．５Ｈ）の間、つまり３２／３２の期間、この副画素１０−１を点灯（ＯＮ）とするレベルのデータ信号［Ｄａｔａ＿Ｘｎ１］を出力する。一方、副画素１０ｎ−２に対しては、選択期間（０．５Ｈ）の１６／３２の期間、点灯（ＯＮ）とするレベルのデータ信号［Ｄａｔａ＿Ｘｎ１］を供給する。
【００４６】
このようにデジタル表示データの階調レベルに応じて固定レベルのデータ信号と、ＰＷＭデータ信号とを出力する副画素を切り替えるためには、例えば図３に示すデータ線駆動回路１１０において、デジタル表示データをデコードし、このデータが示す階調レベルに応じて、ＰＷＭ発生回路１１４側からのデータ信号の出力先をデータ線１４−１から１４−２に切り替えるスイッチと、逆に出力バッファ１１８からのデータ信号の出力先をデータ線１４−２から１４−１に切り替えるスイッチを設ければよい。
【００４７】
このように、階調レベルによって、固定レベルのデータ信号が出力される副画素１０を切り替えることにより、各画素の液晶容量をより均一に交流駆動することができる。
【００４８】
［画素分割面積比について］
以上、実施形態１及び２では、１画素の分割面積比は、１対１の場合を例に説明したが、面積比はこれには限らない。分割面積比は、各副画素に対応付けるデジタル表示データのビット数に応じて変更することができる。つまり、実施形態１のように一方の副画素１０にデジタル表示データの上位１ビットを割り当てる場合、２つの副画素の面積比は、１対１とする。また、実施形態２において図５を参照して説明したように、一方の副画素１０−２に上位２ビットのデジタル表示データを割り当てる場合には、副画素１０−２の面積：副画素１０−１の面積は３対１とする。
【００４９】
また、副画素の面積比は、ＰＷＭ駆動のための基本クロックＣＬＫの分解能が最小になるように設定することができる。例えば、図４のγ特性から理解できるように、２５５クロックＣＬＫ中、１００クロックＣＬＫまではほとんど液晶の輝度（透過率）は変化しない。したがって、輝度、つまり階調を制御するために有効なＣＬＫ数は、２５５−１００＝１５５である。したがって、１５５の半分のＣＬＫ数で階調表現ができるように面積比を設定することができる。
【００５０】
例えば、約１７８クロックＣＬＫの時の透過率は、０．１５％である。よって、クロック分解能の観点から、画素の分割比は、上位ビット割り当て副画素面積：下位ビット割り当ての副画素面積＝１７：３とすることができる。
【００５１】
なお、データ線駆動回路側の処理の容易さを考慮すると、面積分割比はビット単位で制御することが好適である。そこで、例えば、割り当てビット数とクロック数との関係をさらに考慮して近似し、一番近い分割数として、上位３ビットを一方の副画素に供給するとした場合、上位３ビット割り当ての副画素面積：下位ビット割り当ての副画素面積を７：１に設定することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態に係るＬＣＤの概略構成を示す図である。
【図２】本発明の実施形態１に係るＬＣＤの駆動波形の一例を示す図である。
【図３】本発明の実施形態１に係るデータ線駆動回路の構成を説明する図である。
【図４】本発明の実施形態に係るＬＣＤにおけるガンマ刻み特性を示す図である。
【図５】本発明の実施形態２に係るＬＣＤの駆動波形の一例を示す図である。
【図６】本発明の実施形態２に係るデータ線駆動回路の構成を説明する図である。
【図７】従来のアクティブマトリクス型ＬＣＤの画素の等価回路を示す図である。
【図８】図８のＬＣＤの動作波形を示す図である。
【符号の説明】
【００５３】
１０  副画素、１２  走査線、１４，１４−１，１４−２  データ線、１６  スイッチング素子（ＴＦＤ）、１８  表示素子（液晶表示素子、液晶容量）、２０  画素、３０  表示部、１００  駆動部、１１０  データ線駆動回路、１１２  一致検出回路、１１４  ＰＷＭ発生回路、１１６，１１８，１２６，１３６  出力バッファ、１７０  走査線駆動回路、１８０  制御回路。
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図４】
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