(57)【要約】【課題】SRAMのメモリセルアレイにおいて、データ書込み時と読み出し時にSNM が低いメモリセルのデータが破壊されることを防ぐ。また、データ書込みトランスファゲート用トランジスタを共有して、メモリセルの面積削減を図る。【解決手段】データを記憶するデータラッチ回路に対し、データ書込みトランスファゲートWT0 、WT1 と、書き込みバッファ用のトランジスタWD0 、WD1 を接続して書き込み用のパスを設け、このパスをワード線WLとデータ書込み用ビット線WBL 、/WBLで制御する。また、ラッチ回路に対し、読み出しドライバ用トランジスタRD0、RD1 と、読み出しトランスファゲート用トランジスタRT0、RT1 を接続して読み出し用のパスを設け、このパスをワード線WL、読み出し用ビット線/RBL、RBLおよびデータラッチ回路のデータで制御する。【選択図】    図１
2008034037.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが行列状に配置されたメモリセルアレイと、
前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、
前記メモリセルアレイの同一列のメモリセルに共通に接続された書き込み用の第１、第２のビット線および読み出し用の第３のビット線を有し、
前記メモリセルは、
第１の負荷トランジスタおよび第１の駆動トランジスタを有する第１のインバータと、
第２の負荷トランジスタおよび第２の駆動トランジスタを有し、前記第１のインバータに対して入力ノード・出力ノード間がクロスカップル接続された第２のインバータと、
前記第１のインバータの出力ノードにソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第１の書き込みトランスファゲート用トランジスタと、
前記第２のインバータの出力ノードにソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第２の書き込みトランスファゲート用トランジスタと、
前記第１の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、基準電位にソース、ドレイン領域の他方が接続され、前記第１のビット線にゲートが接続された第１の書き込みバッファ用トランジスタと、
前記第２の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、基準電位にソース、ドレイン領域の他方が接続され、前記第２のビット線にゲートが接続された第２の書き込みバッファ用トランジスタと、
前記第３のビット線にソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された読み出しトランスファゲート用トランジスタと、
前記読み出しトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、前記基準電位にソース、ドレイン領域の他方が接続され、前記第１のインバータの出力ノードにゲートが接続された読み出しドライバ用トランジスタを具備し、
前記各メモリセルにおいて、前記第１の負荷トランジスタ、第１の駆動トランジスタ、第１の書き込みトランスファゲート用トランジスタ、および第１の書き込みバッファ用トランジスタからなる第１組のトランジスタと、前記第２の負荷トランジスタ、第２の駆動トランジスタ、第２の書き込みトランスファゲート用トランジスタ、および第２の書き込みバッファ用トランジスタからなる第２組のトランジスタとが半導体基板上に配置されており、
前記読み出しトランスファゲート用トランジスタおよび読み出しドライバ用トランジスタは、前記第２の書き込みトランスファゲート用トランジスタおよび第２の駆動トランジスタが配置された領域と前記第２の負荷トランジスタが配置された領域との間の領域に配置されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方と前記第１の書き込みバッファ用トランジスタのソース、ドレイン領域の一方とが前記半導体基板に形成された第１の拡散層を介して接続されており、
前記第２の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方と前記第２の書き込みバッファ用トランジスタのソース、ドレイン領域の一方とが前記半導体基板に形成された第２の拡散層を介して接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
メモリセルが行列状に配置されたメモリセルアレイと、
前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、
前記メモリセルアレイの同一列のメモリセルに共通に接続された書き込み用の第１、第２のビット線および読み出し用の第３、第４のビット線を有し、
前記メモリセルは、
第１の負荷トランジスタおよび第１の駆動トランジスタを有する第１のインバータと、
第２の負荷トランジスタおよび第２の駆動トランジスタを有し、前記第１のインバータに対して入力ノード・出力ノード間がクロスカップル接続された第２のインバータと、
前記第１のインバータの出力ノードにソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第１の書き込みトランスファゲート用トランジスタと、
前記第２のインバータの出力ノードにソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第２の書き込みトランスファゲート用トランジスタと、
前記第１の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、基準電位にソース、ドレイン領域の他方が接続され、前記第１のビット線にゲートが接続された第１の書き込みバッファ用トランジスタと、
前記第２の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、基準電位にソース、ドレイン領域の他方が接続され、前記第２のビット線にゲートが接続された第２の書き込みバッファ用トランジスタと、
前記第３のビット線にソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第１の読み出しトランスファゲート用トランジスタと、
前記第１の読み出しトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、前記基準電位にソース、ドレイン領域の他方が接続され、前記第２のインバータの出力ノードにゲートが接続された第１の読み出しドライバ用トランジスタと、
前記第４のビット線にソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第２の読み出しトランスファゲート用トランジスタと、
前記第２の読み出しトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、前記基準電位にソース、ドレイン領域の他方が接続され、前記第１のインバータの出力ノードにゲートが接続された第２の読み出しドライバ用トランジスタを具備することを特徴とする半導体記憶装置。
【請求項４】
前記メモリセルは、使用トランジスタが２組に分割され、かつ分割された２組のトランジスタが半導体基板上で点対称に配置されており、
前記第１の読み出しトランスファゲート用トランジスタおよび第１の読み出しドライバ用トランジスタは、前記第１の駆動トランジスタおよび第１の書き込みトランスファゲート用トランジスタが配置された領域と前記第１の負荷トランジスタが配置された領域との間の領域に配置されており、
前記第２の読み出しトランスファゲート用トランジスタおよび第２の読み出しドライバ用トランジスタは、前記第２の書き込みトランスファゲート用トランジスタおよび第２の駆動トランジスタが配置された領域と前記第２の負荷トランジスタが配置された領域との間の領域に配置されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第１の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方と前記第１の書き込みバッファ用トランジスタのソース、ドレイン領域の一方とが前記半導体基板に形成された第１の拡散層を介して接続されており、
前記第２の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方と前記第２の書き込みバッファ用トランジスタのソース、ドレイン領域の一方とが前記半導体基板に形成された第２の拡散層を介して接続されていることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１および第２の書き込みバッファ用トランジスタが複数個のメモリセルで共有されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
前記第１の書き込みバッファ用トランジスタが列方向に隣接した２個のメモリセルで共有されており、第２の書き込みバッファ用トランジスタが列方向に隣接した２個のメモリセルで共有されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイは、第１のパターンレイアウトを有する第１のメモリセル領域および前記第１のパターンレイアウトに対して線対称である第２のパターンレイアウトを有する第２のメモリセル領域が列方向に交互に繰り返すように配置され、前記第１のメモリセル領域が行方向に連続的に繰り返す行および前記第２のメモリセル領域が行方向に連続的に繰り返す行が列方向に交互に繰り返すように配置されていることを特徴とする請求項４記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイは、前記第１のメモリセル領域の第１の書き込みバッファ用トランジスタと前記第１のメモリセル領域に対して列方向の一方側に隣接して配置される前記第２のメモリセル領域の第１の書き込みバッファ用トランジスタとが隣接して配置されており、前記第１のメモリセル領域の第２の書き込みバッファ用トランジスタと前記第１のメモリセル領域に対して列方向の他方側に隣接して配置される前記第２のメモリセル領域の第２の書き込みバッファ用トランジスタとが隣接して配置されていることを特徴とする請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にスタティック型ランダムアクセスメモリ（SRAM）のメモリセルおよびメモリセルアレイの構成に関するもので、例えばSRAMあるいはそれを搭載したＬＳＩに使用されるものである。
【背景技術】
【０００２】
近年、半導体記憶装置の集積度を向上させるため、メモリセルを構成するトランジスタのサイズの微細化が進み、各トランジスタの閾値のばらつきの増大が深刻な問題となっている。従来のSRAMのメモリセルアレイを構成する６トランジスタ型のメモリセルにおいては、メモリセルを構成するトランジスタの閾値ばらつきの影響により、いわゆるスタティックノイズマージン（SNM ）が低下し、メモリセルによっては、SNM が十分でないものが現れるという問題が発生している。SNM が低く、データの安定性が低いメモリセルでは、メモリセルにデータを書き込んだり、メモリセルからデータを読み出したりするために、あるワード線を選択すると、このワード線に接続されている全てのメモリセルのNMOSトランスファゲートがオンになってしまい、データ記憶用のラッチ回路の記憶状態が反転し、データが破壊されてしまうライトディスターブ、およびリードディスターブの問題が発生する可能性がある。
【０００３】
このようなSNM の低下を引き起こす閾値ばらつきの大きな原因は２点あり、１点はトランジスタのサイズ（幅・長さ）のばらつき、もう１点はドーパントの密度の揺らぎによるものである。
【０００４】
閾値のばらつきを減らすための加工面からの対策として、メモリセルのセルレイアウトを工夫することが挙げられる。例えば、メモリセルを構成するトランジスタを２組に分割し、分割した２組のトランジスタが点対称となるように、例えば、ポリシリコンゲート、コンタクト、ソース／ドレイン／ゲート領域（以下、アクティブエリアと称する）およびメタル配線等が配置される。このようなレイアウトを有するセル（以下、点対称セルと称する）では、トランジスタの閾値のばらつきを低減するために、各トランジスタのアクティブエリアおよびポリシリコンゲートが直線に近い形で配置される。このようなレイアウトを有するセルアレイでは、全てのアクティブエリアおよびポリシリコンゲートが一方向に揃うので、リソグラフィー加工のし易いパターンとなる。その結果、各トランジスタのゲート幅や長さのばらつきが軽減され、トランジスタの閾値ばらつきが減少する。
【０００５】
ところで、微細化が進んだトランジスタでは、もうひとつの閾値ばらつきの要因となるドーパントの密度揺らぎによる閾値ばらつきが支配的になりつつあり、加工面からの対策も限界に来ている。そのため、セルサイズの更なる縮小やSRAMの更なる低電圧化が難しくなっている。
【０００６】
なお、特許文献１には、６トランジスタ型のSRAMセルに対して、読み出し専用のトランスファゲートおよび読み出しバッファ用トランジスタを追加することにより、データ記憶の安定性を向上させ、かつ、セル電流を大きくして動作速度を高くすることが開示されている。
【特許文献１】特開２００５−３０２２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の事情に鑑みてなされたもので、メモリセルのパターン面積の増大を抑制しつつ、メモリセルのライトディスターブおよびリードディスターブの発生が防止できるスタテッィク型の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体記憶装置は、メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、前記メモリセルアレイの同一列のメモリセルに共通に接続された書き込み用の第１、第２のビット線および読み出し用の第３のビット線を有し、前記メモリセルは、第１の負荷トランジスタおよび第１の駆動トランジスタを有する第１のインバータと、第２の負荷トランジスタおよび第２の駆動トランジスタを有し、前記第１のインバータに対して入力ノード・出力ノード間がクロスカップル接続された第２のインバータと、前記第１のインバータの出力ノードにソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第１の書き込みトランスファゲート用トランジスタと、前記第２のインバータの出力ノードにソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第２の書き込みトランスファゲート用トランジスタと、前記第１の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、基準電位にソース、ドレイン領域の他方が接続され、前記第１のビット線にゲートが接続された第１の書き込みバッファ用トランジスタと、前記第２の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、基準電位にソース、ドレイン領域の他方が接続され、前記第２のビット線にゲートが接続された第２の書き込みバッファ用トランジスタと、前記第３のビット線にソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された読み出しトランスファゲート用トランジスタと、前記読み出しトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、前記基準電位にソース、ドレイン領域の他方が接続され、前記第１のインバータの出力ノードにゲートが接続された読み出しドライバ用トランジスタを具備し、前記各メモリセルにおいて、前記第１の負荷トランジスタ、第１の駆動トランジスタ、第１の書き込みトランスファゲート用トランジスタ、および第１の書き込みバッファ用トランジスタからなる第１組のトランジスタと、前記第２の負荷トランジスタ、第２の駆動トランジスタ、第２の書き込みトランスファゲート用トランジスタ、および第２の書き込みバッファ用トランジスタからなる第２組のトランジスタとが半導体基板上に配置されており、前記読み出しトランスファゲート用トランジスタおよび読み出しドライバ用トランジスタは、前記第２の書き込みトランスファゲート用トランジスタおよび第２の駆動トランジスタが配置された領域と前記第２の負荷トランジスタが配置された領域との間の領域に配置されていることを特徴とする。
【０００９】
本発明の半導体記憶装置は、メモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの同一行のメモリセルに共通に接続されたワード線と、前記メモリセルアレイの同一列のメモリセルに共通に接続された書き込み用の第１、第２のビット線および読み出し用の第３、第４のビット線を有し、前記メモリセルは、第１の負荷トランジスタおよび第１の駆動トランジスタを有する第１のインバータと、第２の負荷トランジスタおよび第２の駆動トランジスタを有し、前記第１のインバータに対して入力ノード・出力ノード間がクロスカップル接続された第２のインバータと、前記第１のインバータの出力ノードにソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第１の書き込みトランスファゲート用トランジスタと、前記第２のインバータの出力ノードにソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第２の書き込みトランスファゲート用トランジスタと、前記第１の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、基準電位にソース、ドレイン領域の他方が接続され、前記第１のビット線にゲートが接続された第１の書き込みバッファ用トランジスタと、前記第２の書き込みトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、基準電位にソース、ドレイン領域の他方が接続され、前記第２のビット線にゲートが接続された第２の書き込みバッファ用トランジスタと、前記第３のビット線にソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第１の読み出しトランスファゲート用トランジスタと、前記第１の読み出しトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、前記基準電位にソース、ドレイン領域の他方が接続され、前記第２のインバータの出力ノードにゲートが接続された第１の読み出しドライバ用トランジスタと、前記第４のビット線にソース、ドレイン領域の一方が接続され、前記ワード線にゲートが接続された第２の読み出しトランスファゲート用トランジスタと、前記第２の読み出しトランスファゲート用トランジスタのソース、ドレイン領域の他方にソース、ドレイン領域の一方が接続され、前記基準電位にソース、ドレイン領域の他方が接続され、前記第１のインバータの出力ノードにゲートが接続された第２の読み出しドライバ用トランジスタを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、メモリセルのパターン面積の増大を抑制しつつ、メモリセルのライトディスターブおよびリードディスターブの発生が防止できるスタテッィク型の半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
本出願人は、回路的な対策により、読み出し時および書き込み時に非選択セルのディスターブを無くし、SNM の大幅な改善を実現するために図１に示すような１０トランジスタ型のメモリセルを特願２００６−４２７０４号により提案した。
【００１２】
図１のメモリセルは、負荷用のPMOSトランジスタL0および駆動（ドライバ）用のNMOSトランジスタD0からなるインバータIV0 と、負荷用のPMOSトランジスタL1および駆動用のNMOSトランジスタD1からなりインバータIV0 に対して入力ノード・出力ノード間がクロスカップル接続されてデータラッチ回路を構成するインバータIV1 と、それぞれNMOSトランジスタからなる書き込みトランスファゲート用トランジスタWT0 およびWT1 と、それぞれNMOSトランジスタからなる書き込みバッファ用トランジスタWD0 およびWD1 と、それぞれNMOSトランジスタからなる読み出しトランスファゲート用トランジスタRT1 および読み出しドライバ用トランジスタRD1 とから構成されている。図１のメモリセルに接続されるビット線として、データ書込み用の相補ビット線WBL 、/WBLと、読み出し用の１本のビット線RBL の２種類が用いられる。
【００１３】
書き込みトランスファゲート用トランジスタWT0 のソース、ドレイン領域の一方はインバータIV0 の出力ノードに接続されており、ゲートはワード線WLに接続されている。同様に、書き込みトランスファゲート用トランジスタWT1 のソース、ドレイン領域の一方はインバータIV1 の出力ノードに接続されており、ゲートはワード線WLに接続されている。
【００１４】
書き込みバッファ用トランジスタWD0 のソース、ドレイン領域の一方は書き込みトランスファゲート用トランジスタWT0 のソース、ドレイン領域の他方に接続され、ソース、ドレイン領域の他方は基準電位VSSに接続されており、ゲートはビット線/WBLに接続されている。同様に、書き込みバッファ用トランジスタWD1 のソース、ドレイン領域の一方は、書き込みトランスファゲート用トランジスタWT1 のソース、ドレイン領域の他方に接続され、ソース、ドレイン領域の他方は基準電位VSSに接続されており、ゲートはビット線WBL に接続されている。
【００１５】
読み出しトランスファゲート用トランジスタRT1 のソース、ドレイン領域の一方はビット線RBL に接続されており、ゲートはワード線WLに接続されている。読み出しドライバ用トランジスタRD1 のソース、ドレイン領域の一方は読み出しトランスファゲート用トランジスタRT1 のソース、ドレイン領域の他方に接続され、ソース、ドレイン領域の他方は基準電位VSSに接続されており、ゲートはインバータIV0 の出力ノードに接続されている。
【００１６】
図１のメモリセルの動作を簡単に説明する。メモリセルに対するデータの書き込み時は、ワード線WLが選択され、かつデータ書込み用のビット線WBL 、/WBLに対して相補なレベルの書き込みデータが供給される。このとき、書き込みトランスファゲート用トランジスタWT0 およびWT1 がオンし、ビット線WBL 、/WBLの相補データに応じて書き込みバッファ用のトランジスタWD0 およびWD1 のいずれか一方がオンし、インバータIV0 およびIV1 からなるデータラッチ回路にデータが書き込まれる。
【００１７】
メモリセルからのデータの読み出し時は、ワード線WLが選択され、データ書込み用のビット線WBL 、/WBLが共に“Ｌ”レベルに設定される。このとき、読み出しトランスファゲート用トランジスタRT1 がオンし、読み出しドライバ用トランジスタRD1 がデータラッチ回路の記憶データに応じてオンまたはオフし、データラッチ回路の記憶データが読み出し用のビット線RBL に読み出される。
【００１８】
図１のメモリセルでは、データの書き込み時およびメモリセルからのデータ読み出し時に、ワード線WLが選択されて、書き込みトランスファゲート用トランジスタWT0 およびWT1 がオン状態になっても、データラッチ回路の一対の記憶保持ノードがデータ書込み用のビット線WBL 、/WBLと接続されることがない。すなわち、データラッチ回路はビット線ノイズからのディスターブを受けないので、SNM が大幅に改善する。
【００１９】
図１に示した１０トランジスタ型のメモリセルを実際にレイアウトする際、パターン面積の増加を引き起こさないように工夫することが望ましい。また、図１に示した１０トランジスタ型のメモリセルは、データ読み出しに際して１本のビット線RBL にデータを読み出すので、ビット線RBL に接続されるメモリセルの数が少ない場合には有効である。
【００２０】
しかし、ビット線RBL に接続されるメモリセルの数が増えていくと、前述した従来例の６トランジスタ型のメモリセルのように差動方式でデータを読み出す方法が有効になる場合がある。
【００２１】
＜第１の実施形態＞
図２は、図１に示したSRAMセルのレイアウトを概略的に示す平面図である。第１の実施形態のSRAMセルは、前述したように本出願人により提案された特願２００６−４２７０４号のSRAMセルと比べて、同様の回路構成を有するが、レイアウトが異なる。
【００２２】
図２には、半導体基板上に形成されたトランジスタのソース／ドレイン／ゲート領域（アクティブエリア）、ポリシリコンゲート配線、コンタクト、メタル配線が示されている。図２に示すように、SRAMセル内の１０個のトランジスタが２分割され、２分割された２組のトランジスタが配置されている。すなわち、第１組をなす負荷トランジスタL0、駆動トランジスタD0、書き込みトランスファゲート用トランジスタWT0 および書込みバッファ用トランジスタWD0 と、第２組をなす負荷トランジスタL1、駆動トランジスタD1、書込みトランスファゲート用トランジスタWT1 、書き込みバッファ用トランジスタWD1 とが配置されている。さらに、読み出しトランスファゲート用トランジスタRT1 および読み出しドライバ用トランジスタRD1 は、書き込みトランスファゲート用トランジスタWT1 および駆動トランジスタD1が配置された領域と、負荷トランジスタL1が配置された領域との間の領域に配置されている。
【００２３】
書き込みトランスファゲート用トランジスタWT0 のソース、ドレイン領域の他方と書き込みバッファ用トランジスタWD0 のソース、ドレイン領域の一方とは、半導体基板に形成された拡散層２１ａを介して接続されている。同様に、書き込みトランスファゲート用トランジスタWT1 のソース、ドレイン領域の他方と書き込みバッファ用トランジスタWD1 のソース、ドレイン領域の一方とは、半導体基板に形成された拡散層２１ｂを介して接続されている。なお、図中、N0〜N9、N11 〜N16 はノードを示す。
【００２４】
このようなレイアウトによれば、書き込みバッファ用トランジスタWD0 のソースノードN12 と書き込みトランスファゲート用トランジスタWT0 のソース・ドレイン領域の一方のノードN12 との間は、上層のメタル配線を介することなく、拡散層２１ａを介して接続される。同様に、書き込みバッファ用トランジスタWD1 のソースノードN0と書き込みトランスファゲート用トランジスタWT1 のソース・ドレイン領域の一方のノードN2との間は、上層のメタル配線を介することなく、拡散層２１ｂを介して接続される。ノードN0、N2間およびノードN11 、N12 間を上層のメタル配線により接続する場合は、ノードN0、N2及びノードN11 、N12 に対応してそれぞれ上層のメタル配線に接続するためのビアや中継配線用の配線層による配線パターンを配置する必要がある。これに対して、本実施形態では、ノードN0、N2間およびノードN11 、N12 間を、拡散層を介して接続しているので、上層のメタル配線の配置に対する制約が少なくなり、パターン面積の増加を抑制することができる。
【００２５】
なお、図２に示したレイアウトを用いる場合、アクティブエリアを一方向にのみ延長して形成することができず、縦横方向の二方向に延長して形成しなければならない。この場合、リソグラフィー的な理由から、例えば図３に示すように、アクティブエリアＡＡのパターンの角が丸まり、その角の近くにあるトランジスタのゲート幅がばらつく原因となる。なお、図３中、ＧＣはゲート配線である。このようなトランジスタのばらつきは、図２に示したレイアウトでは、トランジスタWD1、WT1、WD0、WT0で発生する。しかし、これらのトランジスタは、SRAMセル中のクロスカップル接続されたインバータを構成するものではない。従って、これらのトランジスタのばらつきは、SRAMのセル電流などのアナログ的な性能パラメータには影響を与えるが、SRAMの動作不良の原因となるSNM に対しては悪影響を与えない。
【００２６】
図１のメモリセルを行列状に配置したセルアレイでは、選択セルにデータを書き込む際、選択行のワード線WLが“Ｈ”レベルに設定され、選択列のデータ書込み用のビット線WBL 、/WBLが、書き込みデータに応じて一方が“Ｌ”レベル、他方が“Ｈ”レベルに設定される。この際、書き込みバッファ用のトランジスタWD0 およびWD1 は、データラッチ回路の記憶データとは逆のデータを書き込む場合に備えて、駆動力、即ち、トランジスタのチャネル幅を大きくする必要がある。したがって、その分、メモリセルの面積が大きくなる。この点を改善するために、前述したように本出願人が特願２００６−４２７０４号により提案したSRAMセルと同様に、セルアレイを図４に示すように構成すればよい。
【００２７】
図４は、図１に示すメモリセルを複数個設けて構成されるセルアレイの回路図である。図４では列方向に隣接している３個のメモリセルMC0 、MC1 、MC2 のみを示している。書き込みバッファ用のトランジスタWD0 およびWD1 はそれぞれ、列方向に隣接する２個のメモリセルで共有されている。すなわち、メモリセルMC1 とこのメモリセルに対して列方向の一方側に隣接しているメモリセルMC2 とで書き込みバッファ用のトランジスタWD0 が共用されており、メモリセルMC1 とこのメモリセルに対して列方向の他方側に隣接しているメモリセルMC0 とで書き込みバッファ用のトランジスタWD1 が共用されている。
【００２８】
図４のセルアレイにおいて、選択セルにデータを書き込む際の動作、および選択セルからデータを読み出す際の動作は、図１に示したメモリセルの動作と同様である。このセルアレイでは、列方向に隣接する２個のメモリセルで書き込みバッファ用のトランジスタWD0およびWD1 が共有できるので、トランジスタWD0 およびWD1 のサイズを同じにする場合は、トランジスタWD0 およびWD1 の１セル当りの占有面積を1/2 にできる。したがって、メモリセルの面積を小さくできるという効果が得られる。また、MC0に付随する書き込みバッファトランジスタ及びMC1に付随する書き込みトランジスタを共同でWD1として使用できるので、２倍の駆動力を得ることが出来る。
【００２９】
＜第２の実施形態＞
前述した第１の実施形態における１０トランジスタ型のメモリセルでは、データ読み出しの際、１本のビット線RBL にデータを読み出すため、ビット線RBL に接続されるメモリセルの数が少ない場合には有効である。しかし、ビット線RBL に接続されるメモリセルの数が増えていくと、差動方式で読み出す方法が有効になる場合がある。
【００３０】
第２の実施形態に係るメモリセルは、１２トランジスタ型のメモリセルを採用し、データラッチ回路から２本の読み出し用ビット線に対して差動方式でデータを読み出すようにしたものである。
【００３１】
図５は、本発明の第２の実施形態に係るSRAMのメモリセルアレイに使用される１２トランジスタ型のSRAMセルを示す回路図である。このSRAMセルは、負荷用のPMOSトランジスタL0および駆動（ドライバ）用のNMOSトランジスタD0からなる第１のインバータIV0 と、負荷用のPMOSトランジスタL1および駆動用のNMOSトランジスタD1からなるインバータIV1 と、それぞれNMOSトランジスタからなるデータ書込みトランスファゲート用トランジスタWT0 およびWT1 と、それぞれNMOSトランジスタからなる書き込みバッファ用のトランジスタWD0 およびWD1 と、それぞれNMOSトランジスタからなる読み出しトランスファゲート用トランジスタRT0 およびRT1 と、それぞれNMOSトランジスタからなる読み出しドライバ用トランジスタRD0 およびRD1 とから構成されている。
【００３２】
図５に示すメモリセルが図１のものと異なる点は、読み出しトランスファゲート用トランジスタRT0 、読み出しドライバ用トランジスタRD0 、および読み出し用のビット線/RBLが追加されていることである。ビット線/RBLは先のビット線RBL と相補対をなす。
【００３３】
読み出しトランスファゲート用トランジスタRT0 のソース、ドレイン領域の一方はビット線/RBL に接続されており、ゲートはワード線WLに接続されている。読み出しドライバ用トランジスタRD0 のソース、ドレイン領域の一方は読み出しトランスファゲート用トランジスタRT0 のソース、ドレイン領域の他方に接続され、ソース、ドレイン領域の他方は基準電位VSSに接続されており、ゲートはインバータIV1 の出力ノードに接続されている。
【００３４】
図５のメモリセルは、複数個が行列状に配置されてメモリセルアレイを構成している。
【００３５】
次に、図５のメモリセルを有するメモリセルアレイにおいて、選択されたメモリセルにデータを書き込む際の動作および選択されたメモリセルからデータを読み出す際の動作を説明する。メモリセルにデータを書き込む際には、選択行のワード線WLが“Ｈ”レベルに設定され、選択列のビット線WBL および/WBLが書き込むべきデータに応じて一方が“Ｌ”レベル、他方が“Ｈ”レベルに設定される。また、非選択行のワード線WLが全て“Ｌ”レベルに設定され、非選択列のビット線WBL および/WBLが共に“Ｌ”レベルに設定される。また、データ読み出し用のビット線/RBL、RBL は全て“Ｈ”レベルに設定される。
【００３６】
選択されたメモリセルにデータを書き込む際、選択行のワード線WLが“Ｈ”レベルに設定されるので、選択メモリセルと同一行のワード線WLに接続されている全てのメモリセルの書き込みトランスファゲート用トランジスタWT0 およびWT1 がオンする。
【００３７】
しかし、選択行のワード線に接続されている非選択のメモリセルでは、ビット線WBL および/WBLが共に“Ｌ”レベルに設定されており、書き込みバッファ用トランジスタWD0 およびWD1 が共にオフ状態になっているので、ビット線からのディスターブを受けず、データが破壊されることを防ぐことができる。
【００３８】
また、選択されたメモリセルと同一行のワード線WLに接続されている全てのメモリセルの読み出しトランスファゲート用トランジスタRT0 、RT1 がオン状態になる。しかし、読み出しトランスファゲート用トランジスタRT0 、RT1 およびそれに直列接続されている読み出しドライバ用トランジスタRD0 、RD1 からなるパスは、データを書き込む際とは別のパスになっている。つまり、読み出しトランスファゲート用トランジスタRT0 、RT1 がオンになった場合でも、そのソース／ドレイン領域はデータラッチ回路に接続されていないので、データ読み出し用のビット線/RBL、RBL の“Ｈ”レベルがデータラッチ回路に伝達されて記憶データにディスターブを与えることはない。
【００３９】
以上のことから、図５のメモリセルを有するメモリセルアレイでは、従来のSRAMセルを有するメモリセルアレイで発生するような、データの書き込み時に選択行のワード線に接続されている非選択セルのうちでSNM が低く、データの安定性が低いメモリセルのデータが破壊されるライトディスターブの問題が回避できる。
【００４０】
一方、選択セルからデータを読み出す際には、選択行のワード線WLが“Ｈ”レベルに設定され、選択列のデータ読み出し用のビット線/RBL、RBL が共に“Ｈ”レベルに設定され、かつ非選択行のワード線WLが“Ｌ”レベルに設定され、非選択列のデータ読み出し用のビット線/RBL、RBLが共に“Ｈ”レベルに設定される。また、データ書込み用のビット線WBLおよび/WBLは全て“Ｌ”レベルに設定される。データを読み出す際には、読み出しドライバ用トランジスタRD0 、RD1 と読み出しトランスファゲート用トランジスタRT0 、RT1 で構成されたパスが使用され、選択されたメモリセルの読み出しドライバ用トランジスタRD0 、RD1 のオン、オフ状態が記憶データに応じて変わり、データ読み出し用のビット線/RBL、RBL に差動データを取り出すことができる。
【００４１】
図５のSRAMメモリセルを使用したメモリセルアレイにおいて、選択セルからデータを読み出す際、データを書き込む際と同様に、選択セルと同一行のワード線WLに接続されている全てのメモリセルの読み出しトランスファゲート用トランジスタRT0 、RT1 がオン状態になる。しかし、読み出しトランスファゲート用トランジスタRT0 、RT1 がオン状態になった時、SNM が低く、データの安定性が低いメモリセルが存在していたとしても、読み出しトランスファゲート用トランジスタRT0 、RT1 のソース、ドレイン領域はデータラッチ回路に接続されていないので、データ読み出し用のビット線/RBL、RBL の“Ｈ”レベルがデータラッチ回路に伝達されてデータに影響が与えられることはない。
【００４２】
また、データ読み出しの際、データを書き込む際と同様に、選択セルと同一行のワード線WLに接続されている全てのメモリセルの書き込みトランスファゲート用トランジスタWT0 およびWT1 がオン状態になる。しかし、全てのデータ書込み用のビット線WBL および/WBLは共に“Ｌ”レベルに設定されており、書き込みバッファ用のトランジスタWD0 およびWD1 は共にオフ状態になっているので、SNM が低く、データの安定性が低いメモリセルが存在していたとしても、データが破壊されてしまうことを防ぐことができる。
【００４３】
以上のことから、図５のメモリセルを使用したメモリセルアレイでは、前述した従来例のメモリセルを使用したメモリセルアレイで存在する問題点、即ち、リードディスターブの問題を回避することができる。
【００４４】
図６は、図５に示したSRAMセルのレイアウトを概略的に示す平面図である。図６には、半導体基板上に形成されたトランジスタのソース／ドレイン／ゲート領域（アクティブエリア）、拡散層配線およびメタル配線が示されている。図６に示すように、使用トランジスタは２分割され、２分割された２組のトランジスタが点対称になるように配置されている。即ち、負荷トランジスタL0、駆動トランジスタD0、書き込みトランスファゲート用トランジスタWT0 、書き込みバッファ用トランジスタWD0 、読み出しトランスファゲート用トランジスタRT0 および読み出しドライバ用トランジスタRD0 からなる第１組のトランジスタと、負荷トランジスタL1、駆動トランジスタD1、書き込みトランスファゲート用トランジスタWT1 、書き込みバッファ用トランジスタWD1 、読み出しトランスファゲート用トランジスタRT1 および読み出しドライバ用トランジスタRD1 からなる第２組のトランジスタが点対称になるように配置されている。
【００４５】
この場合、読み出しトランスファゲート用トランジスタRT0 および読み出しドライバ用トランジスタRD0 は、書き込みトランスファゲート用トランジスタWT0 および第２の駆動トランジスタD0が配置された領域と、負荷トランジスタL0が配置された領域との間の領域に配置されている。そして、書き込みトランスファゲート用トランジスタWT0 のソース、ドレイン領域の他方と書き込みバッファ用トランジスタWD0 のソース、ドレイン領域の一方とは、SRAMセルが配置される半導体基板の表層部に形成された拡散層５１ａを介して接続されている。
【００４６】
上記と同様に、読み出しトランスファゲート用トランジスタRT1 および読み出しドライバ用トランジスタRD1 は、書き込みトランスファゲート用トランジスタWT1 および駆動トランジスタD1が配置された領域と、負荷トランジスタL1が配置された領域との間の領域に配置されている。そして、書き込みトランスファゲート用トランジスタWT1 のソース、ドレイン領域の他方と書き込みバッファ用トランジスタWD1 のソース、ドレイン領域の一方とは、SRAMセルが配置される半導体基板の表層部に形成された拡散層５１ｂを介して接続されている。
【００４７】
このような１２トランジスタ型のメモリセルのレイアウトによれば、第１の実施形態における１０トランジスタ型のメモリセルのレイアウトについて図２を参照して前述したのとほぼ同様の効果が得られる。
【００４８】
＜第３の実施形態＞
図５のメモリセルアレイでは、選択セルにデータを書き込む際、選択行のワード線WLが“Ｈ”レベルに設定され、選択列のデータ書込み用のビット線WBL および/WBLが、書き込むべきデータに応じて、一方が“Ｌ”レベル、他方が“Ｈ”レベルに設定される。この際、書き込みバッファ用のトランジスタWD0 およびWD1 は、データラッチ回路の記憶データとは逆のデータを書き込む場合に備えて、駆動力、即ち、トランジスタのチャネル幅を大きくする必要がある。したがって、その分、メモリセルの面積が大きくなる。この点を改善した一具体例について以下に説明する。
【００４９】
図７は、第３の実施形態に係るSRAMのメモリセルアレイの回路図である。図７では、列方向に隣接している２個のメモリセルMC0 、MC1 のみを示している。書き込みバッファ用のトランジスタWD0 およびWD1 は、２個のメモリセルMC0 、MC1 を含む同一列の複数個のメモリセルで共有されている。即ち、各メモリセルの書き込みトランスファゲート用トランジスタWT0 のソース、ドレイン領域の他方が共通に接続され、この共通接続ノードと基準電位VSSとの間に書き込みバッファ用のトランジスタWD0 のソース、ドレイン領域が接続されている。同様に、各メモリセルの書き込みトランスファゲート用トランジスタWT1 のソース、ドレイン領域の他方が共通に接続され、この共通接続ノードと基準電位VSS との間に書き込みバッファ用のトランジスタWD1 のソース、ドレイン領域が接続されている。
【００５０】
図７のメモリセルアレイにおいて、選択セルにデータを書き込む際の動作、および選択セルからデータを読み出す際の動作は、図５に示したメモリセルの動作と同じである。図７のメモリセルアレイでは、同一列に配置されている複数個（ｎ個）のメモリセルで書き込みバッファ用のトランジスタWD0 およびWD1 が共有できるので、メモリセルの面積を小さくできるという効果が得られる。
【００５１】
＜第４の実施形態＞
図８は、第４の実施形態に係るSRAMのメモリセルアレイの回路図である。図８では、列方向に隣接している３個のメモリセルMC0 、MC1 、MC2 のみを示している。書き込みバッファ用のトランジスタWD0 およびWD1 はそれぞれ、列方向に隣接する２個のメモリセルで共有されている。すなわち、メモリセルMC1 とこのメモリセルに対して下の向き（第１の向き）で隣接しているメモリセルMC2 とで書き込みバッファ用のトランジスタWD0 が共用されており、メモリセルMC1 とこのメモリセルに対して上の向き（第２の向き）で隣接しているメモリセルMC0 とで書き込みバッファ用のトランジスタWD1 が共用されている。
【００５２】
図８のメモリセルアレイにおいて、選択セルにデータを書き込む際の動作、および選択セルからデータを読み出す際の動作は、図７に示したメモリセルの動作と同様である。このメモリセルアレイでは、列方向に隣接する２個のメモリセルで書き込みバッファ用のトランジスタWD0 およびWD1 が共有できるので、トランジスタWD0 およびWD1 のサイズを同じにする場合は、トランジスタWD0 およびWD1 の１セル当りの占有面積を1/2 にできる。したがって、メモリセルの面積を小さくできるという効果が得られる。また、MC0に付随する書き込みバッファトランジスタ及びMC1に付随する書き込みトランジスタを共同でWD0として使用できるので、２倍の駆動力を得ることが出来る。
【００５３】
図９は、図８のメモリセルアレイを実際にチップ上にレイアウトした場合のパターン平面図である。メモリセル領域８０ａ、８０ｂ内ではそれぞれ、前述したように２分割された２組のトランジスタが点対称の位置に配置されている。そして、図中の上下方向（ビット線方向、列方向）に隣接する２つのメモリセル領域８０ａ、８０ｂの各パターンは、互いに上下方向に反転した向き（線対称）となるレイアウトを有する。即ち、メモリセルMC1 のメモリセル領域８０ｂは、メモリセルMC0 のメモリセル領域８０ａとメモリセルMC2 のメモリセル領域（図示せず）に対して線対称のパターンレイアウトを有し、メモリセルMC0 のメモリセル領域８０ａとメモリセルMC2 のメモリセル領域８０ｂのパターンレイアウトは同じ向きになっている。このようなレイアウトを有することにより、メモリセル領域の境界で電源配線やビット線に接続されたコンタクトが共有でき、セル面積を小さくできるという利点がある。
【００５４】
また、列方向に隣接するメモリセルMC0 とメモリセルMC1 の２つのメモリセル領域で書き込みバッファ用のトランジスタWD1 を共有しており、列方向に隣接するメモリセルMC1 とメモリセルMC2 の２つのメモリセル領域で書き込みバッファ用のトランジスタWD0 を共有するので、メモリセル面積を小さくできる。なお、トランジスタWD0 、WD1 の形成領域では、各トランジスタは、並列接続された２個のトランジスタで構成されている。
【００５５】
トランジスタWD0 のソース、ドレイン領域のうち基準電位VSS に接続されていない側の領域と、トランジスタWD1 のソース、ドレイン領域のうち基準電位VSS に接続されていない側の領域とは、互いに点対称の位置となる。例えば、メモリセルMC1 のメモリセル領域８０ｂに着目すると、書き込みバッファ用のトランジスタWD0 のソース、ドレイン領域のうち基準電位VSS に接続されていない側の領域がメモリセルMC1 のメモリセル領域の図中右下に、書き込みバッファ用のトランジスタWD1 のソース、ドレイン領域のうち基準電位VSS に接続されていない側の領域がメモリセルMC1 のメモリセル領域８０ｂの図中左上にそれぞれ配置される。メモリセルMC1 に対して上側に隣接するメモリセルMC0 では、書き込みバッファ用のトランジスタWD1 のソース、ドレイン領域のうち基準電位VSS に接続されていない側の領域がメモリセルMC0 のメモリセル領域の図中左下に、書き込みバッファ用のトランジスタWD0 のソース、ドレイン領域のうち基準電位VSS に接続されていない側の領域がメモリセルMC0 のメモリセル領域８０ａの図中右上にそれぞれ配置される。さらに、メモリセルMC1 に対して下側に隣接するメモリセルMC2 では、書き込みバッファ用のトランジスタWD0 のソース、ドレイン領域のうち基準電位VSS に接続されていない側の領域がメモリセルMC2 のメモリセル領域の図中右上に、書き込みバッファ用のトランジスタWD1 のソース、ドレイン領域のうち基準電位VSS に接続されていない側の領域がメモリセルMC2 のメモリセル領域の図中左下にそれぞれ配置される。
【００５６】
そして、上記したメモリセルMC0 のような第１のパターンレイアウトを有する第１のメモリセル領域８０ａと、第１のパターンレイアウトに対して線対称である上記したメモリセルMC1 のような第２のパターンレイアウトを有する第２のメモリセル領域８０ｂが列方向に交互に繰り返すように配置されている。また、第１のメモリセル領域が行方向に連続的に繰り返す行および第２のメモリセル領域が行方向に連続的に繰り返す行が列方向に交互に繰り返すように配置されている。
【００５７】
なお、図９に示したメモリセルアレイのパターンレイアウトでは、列方向に隣接する２つのメモリセル領域において、共有される書き込みバッファ用のトランジスタ、例えばメモリセルMC0 とメモリセルMC1 のメモリセル領域のトランジスタWD1 、あるいはメモリセルMC1 とメモリセルMC2 のメモリセル領域のトランジスタWD0 が配置されている領域は、WD0 についてはメモリセル領域の行方向における右側に突出した突出パターン領域、WD1 についてはメモリセル領域の行方向における左側に突出した突出パターン領域となっている。また、上記突出パターン領域に対応して凹没した凹没パターン領域を有する。そして、行方向に隣接するセル領域は、一方のメモリセル領域の突出パターン領域が他方のメモリセル領域の凹没パターン領域内に入り込むように配置されている。これにより、メモリセルアレイのパターンレイアウトにはデッドスペースが発生しないという利点がある。
【００５８】
以上述べたように、列方向に隣接した２つのメモリセル領域で書き込みバッファ用のトランジスタWD0 およびWD1 を共有するレイアウトを採用すると、書き込みバッファトランジスタは２倍の駆動力を得ることが出来る。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係るSRAMのメモリセルアレイに使用される１０トランジスタ型のSRAMセルを示す回路図。
【図２】図１に示したSRAMセルのレイアウトを概略的に示す平面図。
【図３】図２に示したレイアウトを用いる場合にリソグラフィー的な理由から一部のトランジスタのアクティブエリアのパターンの角が丸まる様子を示す図。
【図４】第１の実施形態に係るSRAMのメモリセルアレイの一例を示す回路図。
【図５】本発明の第２の実施形態に係るSRAMのメモリセルアレイに使用される１２トランジスタ型のSRAMセルを示す回路図。
【図６】図５に示したSRAMセルのレイアウトを概略的に示す平面図。
【図７】第３の実施形態に係るSRAMのメモリセルアレイの回路図。
【図８】第４の実施形態に係るSRAMのメモリセルアレイの回路図。
【図９】図８のメモリセルアレイを実際にチップ上にレイアウトした場合のパターンの一例を示す平面図。
【符号の説明】
【００６０】
IV0 、IV1 …インバータ、L0、L1 …負荷用のPMOSトランジスタ、D0、D1 …ドライバ用のNMOSトランジスタ、WT0、WT1 …書き込みトランスファゲート用トランジスタ、WD0、WD1 …書き込みバッファ用トランジスタ、RD0、RD1 …読み出しドライバ用トランジスタ、RT0、RT1 …読み出しトランスファゲート用トランジスタ、WBL、/WBL …データ書込み用のビット線、/RBL、RBL…データ読み出し用のビット線。
【図１】
2008034037.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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