(57)【要約】【課題】本発明は、ガードリングのＮ型領域に櫛状の凹凸を持たせることにより、Ｐ−Ｎ接合面積を増やし、チップサイズを大きくすること無く、効果的にラッチアップ現象を抑制する相補型半導体集積回路装置に関する技術を提供するものである。【解決手段】第１の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備え、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第２導電型ガードリング領域と、前記第２導電型ガードリング領域を３次元的に包含する第１導電型ガードリング領域を備え、前記第２導電型ガードリング領域が、半導体基板の表面上に、櫛状の構造を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、
前記ガードリング領域が、回路電源もしくは、基板電位に接続された第２導電型ガードリング領域と、前記第２導電型ガードリング領域を３次元的に包含する第１導電型ガードリング領域を備え、
前記第２導電型ガードリング領域が、半導体基板の表面上に、櫛状の構造を備えることによって、
第２導電型ガードリング領域を３次元的に包含する上記第１導電型ガードリング領域との間に形成されるＰ−Ｎ接合面積を増加できることを特徴とする相補型半導体集積回路装置。
【請求項２】
第１の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、
前記ガードリング領域が、回路電源もしくは、基板電位に接続された第２導電型ガードリング領域と、前記第２導電型ガードリング領域を３次元的に包含する第１導電型ガードリング領域を備え、
前記第２導電型ガードリング領域が、半導体基板の表面上に等間隔に一列に並んだ複数の島状の構造からなるガードリング列から構成されることによって、
第２導電型ガードリング領域を３次元的に包含する上記第１導電型ガードリング領域との間に形成されるＰ−Ｎ接合面積を増加できることを特徴とする相補型半導体集積回路装置。
【請求項３】
第１の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、
前記ガードリング領域が、回路電源もしくは、基板電位に接続された第２導電型ガードリング領域と、前記第２導電型ガードリング領域を３次元的に包含する第１導電型ガードリング領域を備え、
前記第２導電型ガードリング領域が、半導体基板の表面上に等間隔に一列に並んだ複数の島状の構造からなる複数の並列するガードリング列から構成され、さらに隣り合うガードリング列のそれぞれの島状の構造が、互い違いに配置されることによって、
第２導電型ガードリング領域を３次元的に包含する上記第１導電型ガードリング領域との間に形成されるＰ−Ｎ接合面積を増加できることを特徴とする相補型半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型半導体集積回路装置に関し、さらに詳細には入出力端子からのノイズに対し、ラッチアップ防止用にガードリングのレイアウトを最適化した半導体装置とそのレイアウト方法に関する。
【背景技術】
【０００２】
相補型半導体集積回路（以下ＣＭＯＳ−ＩＣと呼ぶ）の共通の問題として、微細化するにつれてラッチアップ現象が顕著に発生することがある。
【０００３】
特に、入出力回路は、外部に接続されるため、外部からパルス電圧が印加された場合は、入出力回路がトリガーとなって、内部回路のラッチアップ現象を引き起こす。ラッチアップ現象は、寄生ＰＮＰＮサイリスタがオン状態に入り、電源端子間に過大電流が流れて素子を破壊する現象である。ラッチアップ現象を防止するために、Ｐ、Ｎ形のガードリングを基板表面に形成することが一般的におこなわれている。
【０００４】
図４は、従来のＣＭＯＳ−ＩＣの平面図を示す。図５は、その断面図と、さらに、図６には、断面図に対し、寄生素子が付記されている。
【０００５】
図５において、比較的高抵抗のＰ型シリコン基板１には、内部回路部１００と、ガードリング領域１０１、入出力回路部１０２が設けられ、内部回路部１００には、Ｎ型ウエル領域２がイオン注入法等により選択的に設けられている。そしてＮ型ウエル領域２内にはＰ型ソース，ドレイン領域３，４及びＮ型低抵抗領域５とが設けられており、これらＰ型ソース，ドレイン領域３，４間のシリコン基板１上にはゲート酸化膜を介してゲート電極６ａが設けられＰチャンネルＭＯＳトランジスタが形成されている。
【０００６】
また、Ｎ型ウエル領域２が形成されていないＰ型シリコン基板１表面には、Ｎ型ソース，ドレイン領域８，７及びＰ型低抵抗領域９と、これらＮ型ソース，ドレイン領域８，７間のシリコン基板１上に、ゲート酸化膜を介してゲート電極６ｂによるＮチャンネルＭＯＳトランジスタが形成されている。
【０００７】
また、ＰチャンネルＭＯＳトランジスタのＰ型ソース領域３とＮ型低抵抗領域５とはＡＬ配線等により電気的に電源ＶＤＤに接続されている。一方、ＮチャンネルＭＯＳトランジスタのＮ型ソース領域８とＰ型低抵抗領域９とは基準電位（ＧＮＤ）に接続されている。
【０００８】
次に、入出力回路部１０２には、Ｎ型ソース領域３３と、Ｎ型ウエル領域３１と、Ｎ型ウエル領域３１内に形成されたＮ型ドレイン領域３２が設けられ、これらソース，ドレイン領域３３，３２間のシリコン基板１上にはゲート酸化膜を介してゲート電極６ｃが設けられ、パワーＭＯＳＦＥＴが形成されている。
【０００９】
ガードリング領域１０１は、ＧＮＤに接続され、基板の電位を安定させるＰ型低抵抗領域４１と、Ｎ型ウェル領域４２と、Ｎ型ウェル領域４２内にあって、ＡＬ配線等により電気的にＶＤＤもしくは、ＧＮＤに接続されたＮ型低抵抗領域４３からなる。
【００１０】
Ｎ型ウェル領域４２は、内部回路部１００と入出力回路部１０２を隔てるように配置されている。
【００１１】
このように構成されたＣＭＯＳ−ＩＣにおいては、図６のように、意図せぬ寄生素子が必然的に形成される。
【００１２】
以下では、この寄生素子について説明する。
【００１３】
ＰチャンネルＭＯＳトランジスタのＰ型ソース領域３とＮ型ウエル領域２及びＰ型シリコン基板１とそれぞれエミッタ，ベース，コレクタとする寄生ＰＮＰトランジスタＱ１，並びにＮチャンネルＭＯＳトランジスタのＮ型ソース領域８とＰ型シリコン基板１及びＮ型ウエル領域２とをそれぞれエミッタ，ベース，コレクタとする寄生ＮＰＮトランジスタＱ２が形成される。
【００１４】
なお図６におけるＲ１は、Ｎ型コンタクト領域からＰ型シリコン基板１に至る迄のＮ型ウエル領域２の内部抵抗であり、これはすなわちＴｒ１のエミッタ・ベース間に位置するバイアス抵抗となりうる。同様に、Ｒ２はＰ型低抵抗領域９からＮ型ウエル領域２に至る迄のＰ型シリコン基板１の内部抵抗であり、Ｔｒ２のベース・エミッタ間に位置するバイアス抵抗になりうる。
【００１５】
次に、入出力回路部１０２のＮ型ウェル領域３１と、Ｐ型シリコン基板１とＮ型ソース領域３３をそれぞれエミッタ、ベース、コレクタとする寄生ＮＰＮトランジスタＱ３と、パワーＭＯＳＦＥＴのＮ型ウェル領域３１と、Ｐ型シリコン基板１とＰチャンネルＭＯＳトランジスタのＮ型ウェル領域２をそれぞれエミッタ、ベース、コレクタとする寄生ＮＰＮトランジスタＱ４が形成される。
【００１６】
さらに、パワーＭＯＳＦＥＴのＮ型ウェル領域３１と、Ｐ型シリコン基板１と、ガードリング領域１０１のＮ型低抵抗領域４１をそれぞれエミッタ、ベース、コレクタとする寄生ＮＰＮトランジスタＱ５が形成される。
【００１７】
このような構成のＣＭＯＳ−ＩＣにおいて、たとえば、マイナス電圧のサージパルスが外部より入力された場合、すなわち、パワーＭＯＳＦＥＴのドレイン領域３２にマイナス電圧が印加されると、寄生ＮＰＮトランジスタＱ３、寄生ＮＰＮトランジスタＱ４、寄生ＮＰＮトランジスタＱ５が導通しうる。
【００１８】
寄生ＮＰＮトランジスタＱ４が導通すると、Ｎ型ウエル領域２の内部抵抗Ｒ１に電位差が生じ、次に、寄生ＰＮＰトランジスタＱ１が導通し、さらに寄生ＮＰＮトランジスタＱ２が導通して、ＰチャンネルＭＯＳトランジスタのＰ型ソース領域３と、Ｎ型ウエル領域２、Ｐ型シリコン基板１、Ｎ型ソース領域８によりＰＮＰＮサイリスタ構造が形成され、ラッチアップ現象が生じる。
【００１９】
ガードリング領域１０１は、寄生ＮＰＮトランジスタＱ５を形成することにより、寄生ＮＰＮトランジスタＱ４の導通を防ぎ、ラッチアップ現象を防止する。
【００２０】
特許文献１には、ガードリング領域１０１における、ＧＮＤに接続されたＰ型低抵抗領域４１と、ＶＤＤもしくはＧＮＤに接続されたＮ型低抵抗領域４３を、多重に交互に配置することにより、Ｎ型低抵抗領域４３を幅広く配置するよりも効果的にラッチアップ現象を防ぐ技術が紹介されている。
【特許文献１】特開２００２−０５７２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、特許文献１が示す従来の技術では、多重にガードリングを設けるために、本来のチップの特性には寄与しないガードリング領域の占める割合が大きくなり、不要に面積が大きくなるという課題があった。
【００２２】
本発明は上記従来の課題を解決するもので、チップサイズを大きくすること無く、効果的にラッチアップ現象を抑制する相補型半導体集積回路装置に関する技術を提供するものである。
【課題を解決するための手段】
【００２３】
本発明の請求項１記載の相補型半導体集積回路装置は、第１の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第２導電型ガードリング領域と、前記第２導電型ガードリング領域を３次元的に包含する第１導電型ガードリング領域を備え、前記第２導電型ガードリング領域が、半導体基板の表面上に、櫛状の構造を備えることによって、 第２導電型ガードリング領域を３次元的に包含する上記第１導電型ガードリング領域との間に形成されるＰ−Ｎ接合面積を増加できることを特徴とする。
【００２４】
また、本発明の請求項２記載の相補型半導体集積回路装置は、第１の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第２導電型ガードリング領域と、前記第２導電型ガードリング領域を３次元的に包含する第１導電型ガードリング領域を備え、前記第２導電型ガードリング領域が、半導体基板の表面上に等間隔に一列に並んだ複数の島状の構造からなるガードリング列から構成されることによって、第２導電型ガードリング領域を３次元的に包含する上記第１導電型ガードリング領域との間に形成されるＰ−Ｎ接合面積を増加できることを特徴とする。
【００２５】
また、本発明の請求項３記載の相補型半導体集積回路装置は、第１の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備えた半導体装置において、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第２導電型ガードリング領域と、前記第２導電型ガードリング領域を３次元的に包含する第１導電型ガードリング領域を備え、前記第２導電型ガードリング領域が、半導体基板の表面上に等間隔に一列に並んだ複数の島状の構造からなる複数の並列するガードリング列から構成され、さらに隣り合うガードリング列のそれぞれの島状の構造が、互い違いに配置されることによって、第２導電型ガードリング領域を３次元的に包含する上記第１導電型ガードリング領域との間に形成されるＰ−Ｎ接合面積を増加できることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、パワーＭＯＳＦＥＴのドレイン端子や、入出力端子の保護回路に印加されたマイナスパルスに対し、比較的小さなガードリング領域で効果的にラッチアップを防ぐことができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る相補型半導体集積回路装置について、図面を参照しながら説明する。
【００２８】
まず、図１（ａ）は、本発明の第１の実施形態である相補型半導体集積回路装置を半導体チップの上から見た平面図になる。図１（ｂ）は、第１の実施形態である相補型半導体集積回路装置の断面図と、形成される寄生素子を示した図である。
【００２９】
図１（ａ）、（ｂ）において、比較的高抵抗のＰ型シリコン基板１には、内部回路部１００と、ガードリング領域１０１、入出力回路部１０２が設けられ、内部回路部１００には、Ｎ型ウエル領域２がイオン注入法等により選択的に設けられている。そしてＮ型ウエル領域２内にはＰ型ソース，ドレイン領域３，４及びＮ型低抵抗領域５とが設けられており、これらＰ型ソース，ドレイン領域３，４間のシリコン基板１上にはゲート酸化膜を介してゲート電極６ａが設けられＰチャンネルＭＯＳトランジスタが形成されている。
【００３０】
また、Ｎ型ウエル領域２が形成されていないＰ型シリコン基板１表面には、Ｎ型ソース，ドレイン領域８，７及びＰ型低抵抗領域９と、これらＮ型ソース，ドレイン領域８，７間のシリコン基板１上に、ゲート酸化膜を介してゲート電極６ｂによるＮチャンネルＭＯＳトランジスタが形成されている。
【００３１】
また、ＰチャンネルＭＯＳトランジスタのＰ型ソース領域３とＮ型低抵抗領域５とはＡＬ配線等により電気的に電源ＶＤＤに接続されている。一方、ＮチャンネルＭＯＳトランジスタのＮ型ソース領域８とＰ型低抵抗領域９とは基準電位（ＧＮＤ）に接続されている。
【００３２】
次に、入出力回路部１０２には、Ｎ型ソース領域３３と、Ｎ型ウエル領域３１と、Ｎ型ウエル領域３１内に形成されたドレイン領域３２が設けられ、これらソース，ドレイン領域３３，３２間のシリコン基板１上にはゲート酸化膜を介してゲート電極６ｃが設けられ、パワーＭＯＳＦＥＴが形成されている。
【００３３】
さらに内部回路部１００と入出力回路部１０２の間には、ガードリング領域１０１が設けられている。
【００３４】
ガードリング領域１０１は、Ｎ型ウェル領域４４と、Ｎ型ウェル領域４４内にあって、ＡＬ配線等により電気的にＶＤＤもしくは、ＧＮＤに接続されたＮ型低抵抗領域４５と、ＧＮＤに接続されたＰ型低抵抗領域４１と、Ｐ型低抵抗領域４１によって電位を固定された、Ｎ型ウェル領域４４の周囲のＰ型シリコン基板１によって形成される。
【００３５】
Ｎ型ウェル領域４４は、内部回路部１００と入出力回路部１０２を隔てるように配置され、その平面図において、入出力回路部１０２と、内部回路部１００に向けて凹凸を有した櫛状の構造とし、これにより、Ｎ型ウェルとＰ型シリコン基板１との間に生じるＰ−Ｎ接合面積を大きくしている。
【００３６】
このような構成のＣＭＯＳ−ＩＣにおいて、図１（ｂ）のような意図せぬ寄生素子が必然的に形成される。
【００３７】
ＰチャンネルＭＯＳトランジスタのＰ型ソース領域３とＮ型ウエル領域２及びＰ型シリコン基板１と夫々エミッタ，ベース，コレクタとする寄生ＰＮＰトランジスタＱ１、並びにＮチャンネルＭＯＳトランジスタのＮ型ソース領域８とＰ型シリコン基板１及びＮ型ウエル領域２とを夫々エミッタ，ベース，コレクタとする寄生ＮＰＮトランジスタＱ２が形成される。
【００３８】
なお図１（ｂ）におけるＲ１は、Ｎ型低抵抗領域５からＰ型シリコン基板１に至る迄のＮ型ウエル領域２の内部抵抗であり、Ｔｒ１のエミッタ・ベース間に位置するバイアス抵抗である。同様に、Ｒ２はＰ型低抵抗領域９からＮ型ウエル領域２に至る迄のＰ型シリコン基板１の内部抵抗であり、Ｔｒ２のベース・エミッタ間に位置するバイアス抵抗である。
【００３９】
次に、入出力回路部１０２のＮ型ウェル領域３１と、Ｐ型シリコン基板１とＮ型ソース領域３３をそれぞれエミッタ、ベース、コレクタとする寄生ＮＰＮトランジスタＱ３と、パワーＭＯＳＦＥＴのＮ型ウェル領域３１と、Ｐ型シリコン基板１とＰチャンネルＭＯＳトランジスタのＮ型ウェル領域２をそれぞれエミッタ、ベース、コレクタとする寄生ＮＰＮトランジスタＱ４が形成される。
【００４０】
さらに、パワーＭＯＳＦＥＴのＮ型ウェル領域３１と、Ｐ型シリコン基板１と、ガードリング領域１０１のＮ型低抵抗領域４５をそれぞれエミッタ、ベース、コレクタとする寄生ＮＰＮトランジスタＱ５が形成される。
【００４１】
このような構成のＣＭＯＳ−ＩＣにおいて、たとえば、マイナス電圧のサージパルスが外部より入力された場合、すなわち、パワーＭＯＳＦＥＴのドレイン領域３２にマイナス電圧が印加されると、寄生ＮＰＮトランジスタＱ３、寄生ＮＰＮトランジスタＱ４、寄生ＮＰＮトランジスタＱ５が導通しうる。
【００４２】
寄生ＮＰＮトランジスタＱ４が導通すると、Ｎ型ウエル領域２の内部抵抗Ｒ１に電位差が生じ、次に、寄生ＰＮＰトランジスタＱ１が導通し、さらに寄生ＮＰＮトランジスタＱ２が導通して、ＰチャンネルＭＯＳトランジスタのＰ型ソース領域３と、Ｎ型ウエル領域２、Ｐ型シリコン基板１、Ｎ型ソース領域８によりＰＮＰＮサイリスタ構造が形成され、ラッチアップ現象が生じる。
【００４３】
ラッチアップ現象を防ぐには、Ｑ４の導通を防ぐことが必要である。
【００４４】
そのためには、パワーＭＯＳＦＥＴのドレイン領域３２にマイナス電圧が印加され、Ｑ３，Ｑ５が導通するが、これら寄生ＮＰＮトランジスタの電流能力が印加されたマイナスパルスに対して十分に大きければ、寄生ＮＰＮトランジスタＱ４の導通を防ぐことが出来る。
【００４５】
本発明の第１の実施形態によれば、Ｎウェル領域４４の形状に凹凸を持たせ、Ｐ型シリコン基板１との間に生じるＰ−Ｎ接合面積を大きくしたことによって、寄生ＮＰＮトランジスタＱ５の電流能力が向上し、ラッチアップ現象を抑制することができる。
【００４６】
前述の特許文献１にあるようにガードリング構造を多重にするよりも、ガードリング領域の面積を比較的小さくしたままラッチアップ現象を抑制する効果をあげることができる。
【００４７】
（第２の実施形態）
図２は本発明の第２の実施形態である相補型半導体集積回路装置の平面図を示す。
【００４８】
図２において、比較的高抵抗のＰ型シリコン基板１には、内部回路部１００と、ガードリング領域１０１、入出力回路部１０２が設けられ、内部回路部１００には、Ｎ型ウエル領域２がイオン注入法等により選択的に設けられている。そしてＮ型ウエル領域２内にはＰ型ソース，ドレイン領域３，４及びＮ型低抵抗領域５とが設けられており、これらＰ型ソース，ドレイン領域３，４間のシリコン基板１上にはゲート酸化膜を介してゲート電極６ａが設けられＰチャンネルＭＯＳトランジスタが形成されている。
【００４９】
また、Ｎ型ウエル領域２が形成されていないＰ型シリコン基板１表面には、Ｎ型ソース，ドレイン領域８，７及びＰ型低抵抗領域９と、これらＮ型ソース，ドレイン領域８，７間のシリコン基板１上に、ゲート酸化膜を介してゲート電極６ｂによるＮチャンネルＭＯＳトランジスタが形成されている。
【００５０】
また、ＰチャンネルＭＯＳトランジスタのＰ型ソース領域３とＮ型低抵抗領域５とはＡＬ配線等により電気的に電源ＶＤＤに接続されている。一方、ＮチャンネルＭＯＳトランジスタのＮ型ソース領域８とＰ型低抵抗領域９とは基準電位（ＧＮＤ）に接続されている。
【００５１】
次に、入出力回路部１０２には、Ｎ型ソース領域３３と、Ｎ型ウエル領域３１と、Ｎ型ウエル領域３１内に形成されたドレイン領域３２が設けられ、これらソース，ドレイン領域３３，３２間のシリコン基板１上にはゲート酸化膜を介してゲート電極６ｃが設けられ、パワーＭＯＳＦＥＴが形成されている。
【００５２】
さらに内部回路部１００と入出力回路部１０２の間には、ガードリング領域１０１が設けられている。
【００５３】
ガードリング領域１０１は、Ｎ型ウェル領域４２と、Ｎ型ウェル領域４２内にあって、ＡＬ配線等により電気的にＶＤＤもしくは、ＧＮＤに接続されたＮ型低抵抗領域４３からなる小島状のＮ型ガードアイランド４６が複数個Ｐ型低抵抗領域４１に沿って等間隔に一列に配置されたＮ型ガードアイランド列４７と、ＧＮＤに接続されたＰ型低抵抗領域４１と、Ｐ型低抵抗領域４１によって電位を固定された、Ｎ型ガードアイランド４６の周囲のＰ型シリコン基板１によって形成される。
【００５４】
Ｎ型ガードアイランド列４７は、内部回路部１００と入出力回路部１０２を隔てるように配置されている。
【００５５】
このように構成されたＣＭＯＳ−ＩＣにおいては、図２には図示していないが、前述の本発明の第１の実施形態と同様に寄生素子が形成される。
【００５６】
ここでは、前述の本発明の第１の実施形態と同様の動作をする寄生素子についての説明は省略する。
【００５７】
本発明の第２の実施形態によれば、Ｎ型ガードアイランド領域46が複数個並べられていることにより、Ｐ型シリコン基板１との間に生じるＰ−Ｎ接合面積が大きくなり、寄生ＮＰＮトランジスタＱ５の電流能力が向上し、ラッチアップ現象を抑制することができる。
【００５８】
（第３の実施形態）
図３は本発明の第３の実施形態である相補型半導体集積回路装置の半導体チップの上から見た平面図になる。
【００５９】
図３において、比較的高抵抗のＰ型シリコン基板１には、内部回路部１００と、ガードリング領域１０１、入出力回路部１０２が設けられ、内部回路部１００には、Ｎ型ウエル領域２がイオン注入法等により選択的に設けられている。そしてＮ型ウエル領域２内にはＰ型ソース，ドレイン領域３，４及びＮ型低抵抗領域５とが設けられており、これらＰ型ソース，ドレイン領域３，４間のシリコン基板１上にはゲート酸化膜を介してゲート電極６ａが設けられＰチャンネルＭＯＳトランジスタが形成されている。
【００６０】
また、Ｎ型ウエル領域２が形成されていないＰ型シリコン基板１表面には、Ｎ型ソース，ドレイン領域８，７及びＰ型低抵抗領域９と、これらＮ型ソース，ドレイン領域８，７間のシリコン基板１上に、ゲート酸化膜を介してゲート電極６ｂによるＮチャンネルＭＯＳトランジスタが形成されている。
【００６１】
また、ＰチャンネルＭＯＳトランジスタのＰ型ソース領域３とＮ型低抵抗領域５とはＡＬ配線等により電気的に電源ＶＤＤに接続されている。一方、ＮチャンネルＭＯＳトランジスタのＮ型ソース領域８とＰ型低抵抗領域９とは基準電位（ＧＮＤ）に接続されている。
【００６２】
次に、入出力回路部１０２には、Ｎ型ソース領域３３と、Ｎ型ウエル領域３１と、Ｎ型ウエル領域３１内に形成されたドレイン領域３２が設けられ、これらソース，ドレイン領域３３，３２間のシリコン基板１上にはゲート酸化膜を介してゲート電極６ｃが設けられ、パワーＭＯＳＦＥＴが形成されている。
【００６３】
さらに内部回路部１００と入出力回路部１０２の間には、ガードリング領域１０１が設けられている。
【００６４】
ガードリング領域１０１は、Ｎ型ウェル領域４２と、Ｎ型ウェル領域４２内にあって、ＡＬ配線等により電気的にＶＤＤもしくは、ＧＮＤに接続されたＮ型低抵抗領域４３からなる小島状のＮ型ガードアイランド４６が、複数個Ｐ型低抵抗領域４１に沿って等間隔に一列に配置された第１のＮ型ガードアイランド列４８と、同様に配置された第２のＮ型ガードアイランド列４９と、ＧＮＤに接続されたＰ型低抵抗領域４１と、Ｐ型低抵抗領域４１によって電位を固定されたＮ型ガードアイランド４６の周囲のＰ型シリコン基板１によって形成される。
【００６５】
第１のＮ型ガードアイランド列４８と第２のＮ型ガードアイランド列４９は、一定の間隔で隣り合わせに並べられ、さらに、パワーＭＯＳＦＥＴ側から進入するキャリアをブロックするように、Ｎ型ガードアイランド４６の半個分ずらしたように配置されている。
【００６６】
図３には図示していないが、前述の本発明の第１の実施形態と同様の寄生素子が形成される。
【００６７】
ここでは、前述の本発明の第１の実施形態と同様の動作をする寄生素子についての説明は省略する。
【００６８】
このようにガードリング領域を、細かいＮ型ガードアイランドを複数個配置しＮ型ガードアイランド列とし、さらに二重に配列することにより、Ｐ−Ｎ接合面積を大幅に増加させ、より効果的にラッチアップを抑制することができる。
【００６９】
また、ここでは、Ｎ型ガードアイランド列が２列に配置された場合を例にとって説明したが、これが３列、４列と複数列になるほどよりラッチアップ抑制の効果が得られることは言うまでもない。
【００７０】
また、入出力回路としてパワーＭＯＳＦＥＴを例にとって説明しているが、入出力端子に接続されるＮ型領域を備えた保護素子と置き換えてもよい。
【産業上の利用可能性】
【００７１】
本発明は、相補型半導体集積回路装置に関し、特に相補型半導体集積回路装置のラッチアップ防止対策として有用である。
【図面の簡単な説明】
【００７２】
【図１】（ａ）第１の実施形態に係る相補型半導体集積回路装置の平面図、（ｂ）断面図と寄生素子の略図
【図２】第２の実施形態に係る相補型半導体集積回路装置の平面図
【図３】第３の実施形態に係る相補型半導体集積回路装置の平面図
【図４】従来例の相補型半導体集積回路装置の平面図
【図５】同断面図
【図６】同寄生素子の略図
【符号の説明】
【００７３】
１  Ｐ型シリコン基板
２  Ｎ型ウェル領域
３  Ｐ型ソース領域
４  Ｐ型ドレイン領域
５  Ｎ型低抵抗領域
６ａ，６ｂ，６ｃ  ゲート電極
７  Ｎ型ドレイン領域
８  Ｎ型ソース領域
９  Ｐ型低抵抗領域
３１  Ｎ型ウェル領域
３２  Ｎ型ドレイン領域
３３  Ｎ型ソース領域
４１  Ｐ型低抵抗領域
４２  Ｎ型ウェル領域
４３  Ｎ型低抵抗領域
４６  Ｎ型ガードアイランド
４７  Ｎ型ガードアイランド列
４８  第１のＮ型ガードアイランド列
４９  第２のＮ型ガードアイランド列
１００  内部回路部
１０１  ガードリング領域
１０２  入出力回路部
【図１】
2008218794.tif 000003
【図２】
2008218794.tif 000004
【図３】
2008218794.tif 000005
【図４】
2008218794.tif 000006
【図５】
2008218794.tif 000007
【図６】
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