(57)【要約】【構成】サンプルホールド回路２２ａおよび２２ｂはそれぞれ、ＣＣＤイメージャ１６から出力された画素信号の基準レベルおよび信号レベルを検出する。検出された基準レベルおよび信号レベルの差分を示す差分レベル信号は、演算回路２４から出力される。ＣＰＵ４２は、ＣＣＤイメージャ１６の動作モードおよびＶＧＡ２６の設定ゲインを参照して、上述の基準レベルから信号レベルへの変化を示すエッジの鮮鋭度を判別する。サンプルホールド回路２２ａおよび２２ｂのレベル検出時期は、判別された鮮鋭度が高いほど互いに近づけられる。【効果】差分レベル信号を正確に検出することができる。【選択図】図１
2008099047.tif 000002
【特許請求の範囲】
【請求項１】
撮像手段から出力された画素信号のレベルを基準レベルから信号レベルへの変化を示すエッジが現れる前の第１時期に検出する第１検出手段、
前記撮像手段から出力された画素信号のレベルを前記エッジが現れた後の第２時期に検出する第２検出手段、
前記第１検出手段によって検出されたレベルと前記第２検出手段によって検出されたレベルとの差分を示す差分レベル信号を出力する出力手段、
前記エッジの鮮鋭度を判別する判別手段、および
前記判別手段によって判別された鮮鋭度が高いほど前記第１時期および前記第２時期を互いに近づける制御手段を備える、画素レベル検出回路。
【請求項２】
前記判別手段は前記撮像手段から出力された画素信号によって再現される画像の解像度を判別する解像度判別手段を含み、
前記制御手段は前記解像度判別手段によって判別された解像度が高いほど前記第１時期を前記第２時期に近づける第１時期制御手段を含む、請求項１記載の画素レベル検出回路。
【請求項３】
前記判別手段は前記撮像手段から出力された画素信号を形成する信号レベルの大きさを判別するレベル判別手段をさらに含み、
前記制御手段は前記レベル判別手段によって判別された大きさが小さいほど前記第２時期を前記第１時期に近づける第２時期制御手段をさらに含む、請求項２記載の画素レベル検出回路。
【請求項４】
請求項１ないし３のいずれかに記載の画素レベル検出回路を備える、電子カメラ。
【請求項５】
撮像手段から出力された画素信号のレベルを基準レベルから信号レベルへの変化を示すエッジが現れる前の第１時期に検出する第１検出手段、
前記撮像手段から出力された画素信号のレベルを前記エッジが現れた後の第２時期に検出する第２検出手段、および
前記第１検出手段によって検出されたレベルと前記第２検出手段によって検出されたレベルとの差分を示す差分レベル信号を出力する出力手段を備える画素レベル検出回路のプロセサに、
前記エッジの鮮鋭度を判別する判別ステップ、および
前記判別手段によって判別された鮮鋭度が高いほど前記第１時期および前記第２時期を互いに近づける制御ステップを実行させるための、画素レベル検出プログラム。
【請求項６】
撮像手段から出力された画素信号のレベルを基準レベルから信号レベルへの変化を示すエッジが現れる前の第１時期に検出する第１検出手段、
前記撮像手段から出力された画素信号のレベルを前記エッジが現れた後の第２時期に検出する第２検出手段、および
前記第１検出手段によって検出されたレベルと前記第２検出手段によって検出されたレベルとの差分を示す差分レベル信号を出力する出力手段を備える画素レベル検出回路によって実行される画素レベル検出方法であって、
前記エッジの鮮鋭度を判別する判別ステップ、および
前記判別手段によって判別された鮮鋭度が高いほど前記第１時期および前記第２時期を互いに近づける制御ステップを備える、画素レベル検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画素レベル検出回路に関し、特にたとえば電子カメラに適用され、撮像装置から出力された画素信号の基準レベルおよび光強度レベルの差分を検出する、画素レベル検出回路に関する。
【背景技術】
【０００２】
従来のこの種の回路の一例が、特許文献１に開示されている。この従来技術によれば、ＳＨＰパルスおよびＳＨＤパルスがタイミングジェネレータからＣＤＳ／ＡＧＣ回路に与えられる。ＣＤＳ／ＡＧＣ回路にはまた、ＣＣＤイメージセンサによって生成された撮像信号がケーブルを介して与えられる。撮像信号は、ＣＤＳ／ＡＧＣ回路において、ＳＨＰパルスおよびＳＨＤパルスに基づく相関二重サンプリング処理を施される。ＳＨＰパルスおよびＳＨＤパルスの発生タイミングはケーブルに設けられた抵抗に印加される電圧値に基づいて補正され、これによって的確な相関二重サンプリング処理が可能となる。
【特許文献１】特開平１０−３２７４７号公報［H04N 5/232, 5/225, 7/18］
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来技術では、ＳＨＰパルスの立ち上がりがプリチャージ期間の中央に合わせられ、かつＳＨＤパルスの立ち上がりがデータ期間の中央に合わせられるように、ＳＨＰパルスおよびＳＨＤパルスの発生タイミングが調整される。このため、ＳＨＰパルスの立ち上がりタイミングとＳＨＤパルスの立ち上がりタイミングとの間には、相応の時間差が生じる。すると、高周波ノイズがＳＨＰパルスおよびＳＨＤパルスのいずれか一方の立ち上がりタイミングにおいてのみ発生し、プリチャージレベル（基準レベル）およびデータレベル（信号レベル）の差分の検出精度が低下する可能性がある。
【０００４】
それゆえに、この発明の主たる目的は、基準レベルおよび光強度レベルの差分を検出する精度の低下を抑制することができる、画素レベル検出回路を提供することである。
【課題を解決するための手段】
【０００５】
請求項１の発明に従う画素レベル検出回路(20, 40, 42：実施例で相当する参照符号。以下同じ)は、撮像手段(16)から出力された画素信号のレベルを基準レベルから信号レベルへの変化を示すエッジが現れる前の第１時期に検出する第１検出手段(22a)、撮像手段から出力された画素信号のレベルをエッジが現れた後の第２時期に検出する第２検出手段(22b)、第１検出手段によって検出されたレベルと第２検出手段によって検出されたレベルとの差分を示す差分レベル信号を出力する出力手段(24)、エッジの鮮鋭度を判別する判別手段(S23, S29, S31, S37)、および判別手段によって判別された鮮鋭度が高いほど第１時期および第２時期を互いに近づける制御手段(S25, S27, S33, S35, S39, S41)を備える。
【０００６】
第１検出手段は、撮像手段から出力された画素信号のレベルを、基準レベルから信号レベルへの変化を示すエッジが現れる前の第１時期に検出する。また、第２検出手段は、撮像手段から出力された画素信号のレベルを、上述のエッジが現れた後の第２時期に検出する。第１検出手段によって検出されたレベルと第２検出手段によって検出されたレベルとの差分を示す差分レベル信号は、出力手段によって出力される。上述のエッジの鮮鋭度は、判別手段によって判別される。制御手段は、判別手段によって判別された鮮鋭度が高いほど、第１時期および第２時期を互いに近づける。
【０００７】
第１時期および第２時期はそれぞれ、基準レベルから信号レベルへの変化を示すエッジの前後に割り当てられる。エッジの鮮鋭度が低ければ第１時期および第２時期は互いに遠ざけられ、エッジの鮮鋭度が高ければ第１時期および第２時期は互いに近づけられる。
【０００８】
エッジの鮮鋭度が低いときに第１時期および第２時期を互いに遠ざけることで、エッジの鈍化に起因する差分レベル信号の精度の低下を抑制することができる。また、エッジの鮮鋭度が高いときに第１時期および第２時期を互いに近づけることで、高周波ノイズの発生に起因する差分レベル信号の精度の低下を抑制することができる。
【０００９】
請求項２の発明に従う画素レベル検出回路は、請求項１に従属し、判別手段は撮像手段から出力された画素信号によって再現される画像の解像度を判別する解像度判別手段(S23, S31, S37)を含み、制御手段は解像度判別手段によって判別された解像度が高いほど第１時期を第２時期に近づける第１時期制御手段(S25, S27)を含む。
【００１０】
請求項３の発明に従う画素レベル検出回路は、請求項２に従属し、判別手段は撮像手段から出力された画素信号を形成する信号レベルの大きさを判別するレベル判別手段(S29)をさらに含み、制御手段はレベル判別手段によって判別された大きさが小さいほど第２時期を第１時期に近づける第２時期制御手段(S33, S35, S39, S41)をさらに含む。
【００１１】
請求項４の発明に従う電子カメラ(10)は、請求項１ないし３のいずれかに記載の画素レベル検出回路を備える。
【００１２】
請求項５の発明に従う画素検出プログラムは、撮像手段から出力された画素信号のレベルを基準レベルから信号レベルへの変化を示すエッジが現れる前の第１時期に検出する第１検出手段(22a)、撮像手段から出力された画素信号のレベルをエッジが現れた後の第２時期に検出する第２検出手段(22b)、および第１検出手段によって検出されたレベルと第２検出手段によって検出されたレベルとの差分を示す差分レベル信号を出力する出力手段(24)を備える画素レベル検出回路のプロセサ(46)に、エッジの鮮鋭度を判別する判別ステップ(S23, S29, S31, S37)、および判別手段によって判別された鮮鋭度が高いほど第１時期および第２時期を互いに近づける制御ステップ(S25, S27, S33, S35, S39, S41)を実行させるための、画素レベル検出プログラムである。
【００１３】
請求項１の発明と同様、差分レベル信号の精度の低下を抑制することができる。
【００１４】
請求項６の発明に従う画素レベル検出方法は、撮像手段から出力された画素信号のレベルを基準レベルから信号レベルへの変化を示すエッジが現れる前の第１時期に検出する第１検出手段(22a)、撮像手段から出力された画素信号のレベルをエッジが現れた後の第２時期に検出する第２検出手段(22b)、および第１検出手段によって検出されたレベルと第２検出手段によって検出されたレベルとの差分を示す差分レベル信号を出力する出力手段(24)を備える画素レベル検出回路によって実行される画素レベル検出方法であって、エッジの鮮鋭度を判別する判別ステップ(S23, S29, S31, S37)、および判別手段によって判別された鮮鋭度が高いほど第１時期および第２時期を互いに近づける制御ステップ(S25, S27, S33, S35, S39, S41)を備える。
【００１５】
請求項１の発明と同様、差分レベル信号の精度の低下を抑制することができる。
【発明の効果】
【００１６】
この発明によれば、エッジの鮮鋭度が低いときに第１時期および第２時期を互いに遠ざけることで、エッジの鈍化に起因する差分レベル信号の精度の低下を抑制することができる。また、エッジの鮮鋭度が高いときに第１時期および第２時期を互いに近づけることで、高周波ノイズの発生に起因する差分レベル信号の精度の低下を抑制することができる。
【００１７】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００１８】
図１を参照して、この実施例の電子カメラ１０は、光学レンズ１２および絞り機構１４を含む。被写界の光学像は、これらの部材を通してＣＣＤイメージャ１６の撮像面に照射される。
【００１９】
被写界を表すリアルタイム動画像（スルー画像）をＬＣＤモニタ３６に表示するとき、ＣＰＵ４８は間引き読み出しモードをドライバ１８ｂに設定する。ドライバ１８ｂは、撮像面の露光とこれによって生成された電荷のラスタ走査態様での間引き読み出しとを繰り返し実行するべく、対応するタイミング信号をイメージセンサ１６に与える。この結果、被写界を表す低解像度の画像信号が３０ｆｐｓのフレームレートでＣＣＤイメージャ１６から出力される。なお、ドライバ１８ｂは、各フレームの画像信号の出力タイミングを規定する垂直同期信号ＶｓｙｎｃをＣＰＵ４２に与える。
【００２０】
画像信号を形成する各ラインの画素信号は、図２（Ａ）に示す波形を有する。図２（Ａ）によれば、画素信号は、基準レベル（プリチャージレベル）Ｌｒｅｆおよび信号レベル（データレベル）Ｌｓｉｇのほかに、ＣＣＤイメージャ１６の出力端に設けられた図示しないＦＤＡ(Floating Diffusion Amplifier) のリセット動作に起因するリセットレベルＬｒｓｔを有する。まずリセットレベルＬｒｓｔが現れ、次に基準レベルＬｒｅｆが現れ、その後に信号レベルＬｓｉｇが現れる。ここで、リセットレベルＬｒｓｔ，基準レベルＬｒｅｆおよび信号レベルＬｓｉｇの間には、Ｌｒｓｔ＞Ｌｒｅｆ＞Ｌｓｉｇの関係が成立する。
【００２１】
ＣＣＤイメージャ１６から出力された画像信号は、ＣＤＳ(Correlation Double Sampling)回路２０を形成するサンプルホールド回路２２ａおよび２２ｂに与えられる。サンプルホールド回路２２ａおよび２２ｂにはまた、ＣＰＵ４２から出力されたＳＨＰパルスおよびＳＨＤパルスがそれぞれ与えられる。
【００２２】
ＳＨＰパルスは図２（Ｂ）に示す波形を有し、ＳＨＤパルスは図２（Ｃ）に示す波形を有する。図２（Ｂ）および図２（Ｃ）から分かるように、ＳＨＰパルスおよびＳＨＤパルスの周期はいずれも１画素期間に相当する。ただし、ＳＨＰパルスは基準レベル期間Ｔｒｅｆの終了時期直前に立ち上がり、ＳＨＤパルスは信号レベル期間Ｔｓｉｇの開始時期直後に立ち上がる。サンプルホールド回路２２ａは、ＳＨＰパルスが立ち上がった時点のレベルつまり基準レベルＬｒｅｆをサンプルしかつホールドする。同様に、サンプルホールド回路２２ｂは、ＳＨＤパルスが立ち上がった時点のレベルつまり信号レベルＬｓｉｇをサンプルしかつホールドする。こうして、各画素信号の基準レベルＬｒｅｆおよび信号レベルＬｓｉｇが検出される。
【００２３】
サンプルホールド回路２２ａから出力された基準レベルＬｒｅｆは演算回路２４のプラス入力端子に与えられ、サンプルホールド回路２２ｂから出力された信号レベルＬｓｉｇは演算回路２４のマイナス入力端子に与えられる。演算回路２４は、基準レベルＬｒｅｆから信号レベルＬｓｉｇを引き算し、差分レベル信号を出力する。演算回路２４ひいてはＣＤＳ回路２０から出力される差分レベル信号は、ＦＤＡのリセット動作に起因するノイズつまりリセットノイズが除去された画素信号に相当する。
【００２４】
このような相関二重サンプリング処理が施された画素信号は、ＶＧＡ(Variable Gain Amplifier)２６によって増幅される。加算器２８は、増幅された画素信号をクランプ回路３２から出力されたクランプレベル信号と加算する。加算器２８から出力された画素信号はＡ／Ｄ変換器３０によって画素データに変換され、変換された画素データはクランプ回路３２に与えられる。クランプ回路３２は、与えられた画素データに基づいてクランプレベルを算出し、算出されたクランプレベルを有するクランプレベル信号を加算器２８に与える。この結果、各画素信号の基準レベルがクランプレベル（黒レベル）に合わせられる。
【００２５】
Ａ／Ｄ変換器３０から出力された画素データはまた、データ処理回路３４に与えられる。データ処理回路３４は与えられた画素データに基づいてＬＣＤモニタ３６を駆動し、この結果、スルー画像が画面に表示される。
【００２６】
データ処理回路３４はまた、与えられた画素データに基づいてＹデータ（輝度データ）を作成し、作成されたＹデータをＣＰＵ４２に与える。ＣＰＵ４２は、与えられたＹデータに基づいて被写界の明るさを評価し、適正露光量を確保するべく評価結果に基づいて絞り機構１４の絞り量またはＣＣＤイメージャ１６の露光期間を調整する。絞り量を調整するとき、ＣＰＵ４２は対応する命令をドライバ１８ａに与える。絞り機構１４はドライバ１８ａによって駆動され、これによって絞り量が所望の値に調整される。また、露光期間を調整するとき、ＣＰＵ４２は対応する命令をドライバ１８ｂに与える。ＣＣＤイメージャ１６の露光期間は、ドライバ１８ｂによって調整される。
【００２７】
ＶＧＡ２６の設定ゲインは、絞り量および／または露光期間の調整では適正露光量を確保できないときに増大される。つまり、絞り量および／または露光期間が調整された後に得られたＹデータが示す輝度レベルが閾値ＴＨＬ１以下のとき、ＶＧＡ２６の設定ゲインがＣＰＵ４２によって増大される。増大された設定ゲインは、たとえば撮像面のパン／チルトに起因する露光量の増大によって輝度レベルが閾値ＴＨＬ２（＞ＴＨＬ１）を上回ったとき、ＣＰＵ４２によって速やか減少される。露光調整は、設定ゲインの減少後に実行される。こうして、スルー画像の明るさが適度に調整される。
【００２８】
キー入力装置４４によって記録操作が行われると、ＣＰＵ４２は全画素読み出しモードをドライバ１８ｂに設定する。ドライバ１８ｂは、撮像面の露光とこれによって生成された電荷のラスタ走査態様での全画素読み出しとを１回ずつ実行するべく、対応するタイミング信号をイメージセンサ１６に与える。この結果、被写界を表す高解像度の画像信号がＣＣＤイメージャ１６から出力される。
【００２９】
出力された画像信号を形成する複数の画素信号は、上述と同じ処理を施される。データ処理回路３４には、ＦＤＡのリセットノイズが除去されかつ基準レベルＬｒｅｆが黒レベルに合わせられた画素データが与えられる。データ処理回路３４は、与えられた画素データからなる１フレームの画像データにＪＰＥＧ圧縮を施し、圧縮画像データをファイル形式で記録媒体３８に記録する。記録処理が完了すると、上述した間引き読み出しモードの下での処理が再開される。
【００３０】
露光不足状態でＣＣＤイメージャ１６によって生成される画素信号は、図３（Ａ）に示す波形を描く。一方、適正露光状態でＣＣＤイメージャ１６によって生成される画素信号は、図３（Ｂ）に示す波形を描く。図３（Ａ）および図３（Ｂ）のいずれにおいても、実線は間引き読み出しモードの下での画素信号の波形を示し、破線は全画素読み出しモードの下での画素信号の波形を示す。
【００３１】
露光不足状態および適正露光状態のいずれにおいても、間引き読み出しモードで生成される画素信号の基準レベル期間Ｔｒｅｆは、全画素読み出しモードで生成される画素信号の基準レベル期間Ｔｒｅｆよりも短い。つまり、基準レベル期間Ｔｒｅｆの開始時期は間引き読み出しモードおよび全画素読み出しモードの間で一致するものの、間引き読み出しモードに対応する基準レベル期間Ｔｒｅｆの終了時期は全画素読み出しモードに対応する基準レベル期間Ｔｒｅｆの終了時期よりも先に現れる。
【００３２】
同様に、露光不足状態および適正露光状態のいずれにおいても、間引き読み出しモードで生成される画素信号の信号レベル期間Ｔｓｉｇは、全画素読み出しモードで生成される画素信号の信号レベル期間Ｔｓｉｇよりも短い。つまり、基準レベル期間Ｔｒｅｆの終了時期は間引き読み出しモードおよび全画素読み出しモードの間で一致するものの、間引き読み出しモードに対応する信号レベル期間Ｔｓｉｇの開始時期は全画素読み出しモードに対応する信号レベル期間Ｔｓｉｇの開始時期よりも遅く現れる。
【００３３】
このような波形特性の相違は、ＣＣＤイメージャ１６の電荷転送動作が間引き読み出しモードと全画素読み出しモードとの間で相違することに起因する。全画素読み出しモードに対応する基準レベル期間Ｔｒｅｆの終端部分に現れるエッジの鮮鋭度は、間引き読み出しモードに対応する基準レベル期間Ｔｒｅｆの終端部分に現れるエッジの鮮鋭度よりも高くなる。
【００３４】
また、間引き読み出しモードで生成される画素信号の基準レベル期間Ｔｒｅｆの長さは、露光不足状態および適正露光状態の間でほぼ一致する。同様に、全画素読み出しモードで生成される画素信号の基準レベル期間Ｔｒｅｆの長さも、露光不足状態および適正露光状態の間でほぼ一致する。しかし、間引き読み出しモードおよび全画素読み出しモードのいずれにおいても、露光不足状態で生成される画素信号の信号レベル期間Ｔｓｉｇは、適正露光状態で生成される画素信号の信号レベル期間Ｔｓｉｇよりも長くなる。
【００３５】
これは、画素信号のレベルが基準レベルＬｒｅｆから信号レベルＬｓｉｇに遷移するときの時定数の相違に起因する。このため、全画素読み出しモードに対応する信号レベル期間Ｔｓｉｇの始端部分に現れるエッジの鮮鋭度も、間引き読み出しモードに対応する信号レベル期間Ｔｓｉｇの始端部分に現れるエッジの鮮鋭度よりも高くなる。
【００３６】
図２（Ａ）〜図２（Ｃ）から分かるように、ＳＨＰパルスは基準レベル期間Ｔｒｅｆの終了時期直前に立ち上がり、ＳＨＤパルスは信号レベル期間Ｔｓｉｇの開始時期直後に立ち上がる。一方、図３（Ａ）〜図３（Ｂ）から分かるように、基準レベル期間Ｔｒｅｆが現れる時期はＣＣＤイメージャ１６の動作モードによって相違し、信号レベル期間Ｔｓｉｇが現れる時期はＣＣＤイメージャ１６の動作モードおよび露光状態によって相違する。
【００３７】
したがって、間引き読み出しモードが選択されたときのＳＨＰパルスの立ち上がり時期は、全画素読み出しモードが選択されたときのＳＨＰパルスの立ち上がり時期よりも早くされる。また、間引き読み出しモードが選択されたときのＳＨＤパルスの立ち上がり時期は、全画素読み出しモードが選択されたときのＳＨＤパルスの立ち上がり時期よりも遅くされる。さらに、間引き読み出しモードおよび全画素読み出しモードのいずれにおいても、適正露光状態におけるＳＨＤパルスの立ち上がり時期は、露光不足状態におけるＳＨＤパルスの立ち上がり時期よりも遅くされる。
【００３８】
なお、間引き読出モードが選択されたときのＳＨＰパルスの立ち上がり時期を“ＳＨＰ１”と定義し、全画素読出モードが選択されたときのＳＨＰパルスの立ち上がり時期を“ＳＨＰ２”と定義する。また、露光不足状態で全画素読出モードが選択されたときのＳＨＤパルスの立ち上がり時期を“ＳＨＤ１”と定義し、露光不足状態で間引き読出モードが選択されたときのＳＨＤパルスの立ち上がり時期を“ＳＨＤ２”と定義する。さらに、適正露光状態で全画素読出モードが選択されたときのＳＨＤパルスの立ち上がり時期を“ＳＨＤ３”と定義し、適正露光状態で間引き読出モードが選択されたときのＳＨＤパルスの立ち上がり時期を“ＳＨＤ４”と定義する。
【００３９】
このように、エッジの鮮鋭度が低いときは、ＳＨＤパルスの立ち上がり時期およびＳＨＰパルスの立ち上がり時期が互いに遠ざけられる。これによって、エッジの鈍化に起因する差分レベル信号の検出精度の低下を抑制することができる。
【００４０】
また、エッジの鮮鋭度が高いときは、ＳＨＰパルスの立ち上がり時期およびＳＨＤパルスの立ち上がり時期が互いに近づけられる。これによって、高周波ノイズの発生に起因する差分レベル信号の検出精度の低下を抑制することができる。つまり、図４（Ａ）に示す画素信号のエッジを跨ぐように図４（Ｂ）に示す高周波ノイズが重畳されると、重畳後の画素信号つまり合成信号は、図４（Ｃ）に示す波形を描く。しかし、ＳＨＰパルスの立ち上がり時期およびＳＨＤパルスの立ち上がり時期が互いに近接するため、差分レベル“Ｌｒｅｆ−Ｌｓｉｇ”が正確に検出される。
【００４１】
ＣＰＵ４２は、ＶＧＡ２６の設定ゲインを制御するべく図５に示すフロー図に従う処理を実行し、ＣＤＳ回路２０の相関二重サンプリング処理を制御するべく図６に示すフロー図に従う処理を実行する。なお、これらのフロー図に対応する制御プログラムは、フラッシュメモリ４６に記憶される。
【００４２】
図５を参照して、ステップＳ１ではＶＧＡ２６の設定ゲインを初期化する。設定ゲインは“１．０”を示す。垂直同期信号Ｖｓｙｎｃが発生するとステップＳ３でＹＥＳと判断し、データ処理回路３４から出力されたＹデータが示す輝度レベルを判別する。具体的には、輝度レベルが閾値ＴＨＬ１以下であるか否かをステップＳ５で判別し、輝度レベルが閾値ＴＨＬ２を上回るか否かをステップＳ７で判別する。ステップＳ５でＹＥＳであればステップＳ９に進み、ステップＳ７でＹＥＳであればステップＳ１３に進み、ステップＳ５およびＳ７のいずれもＮＯであればステップＳ５に戻る。ステップＳ９では、露光調整が完了したか否かを判別する。ＮＯであればそのままステップＳ３に戻り、ＹＥＳであればステップＳ１１でＶＧＡ２６の設定ゲインを増大させてからステップＳ３に戻る。ステップＳ１３ではＶＧＡ２６の設定ゲインを減少させ、その後にステップＳ３に戻る。
【００４３】
図６を参照して、垂直同期信号Ｖｓｙｎｃが発生すると、ステップＳ２１からステップＳ２３に進み、現時点のＣＣＤイメージャ１６の動作モードを判別する。動作モードが間引き読み出しモードであればステップＳ２５に進み、ＳＨＰパルスの立ち上がり時期を“ＳＨＰ１”に設定するようパルス発生回路４０に命令する。動作モードが全画素読み出しモードであればステップＳ２７に進み、ＳＨＰパルスの立ち上がり時期を“ＳＨＰ２”に設定するようパルス発生回路４０に命令する。
【００４４】
ステップＳ２９ではＶＧＡ２６の設定ゲインが閾値ＴＨＧを上回るか否かを判別し、ＹＥＳであれば露光量が不足しているとしてステップＳ３１に進む一方、ＮＯであれば適性露光量が確保されているとしてステップＳ３７に進む。ステップＳ３１およびＳ３７のいずれにおいても、ＣＣＤイメージャ１６の動作モードが間引き読み出しモードであるか否かを判別する。
【００４５】
ステップＳ３１でＮＯであればステップＳ３３に進み、ＳＨＤパルスの立ち上がり時期を“ＳＨＤ１”に設定するようパルス発生回路４０に命令する。ステップＳ３１でＹＥＳであればステップＳ３５に進み、ＳＨＤパルスの立ち上がり時期を“ＳＨＤ２”に設定するようパルス発生回路４０に命令する。ステップＳ３７でＮＯであればステップＳ３９に進み、ＳＨＤパルスの立ち上がり時期を“ＳＨＤ３”に設定するようパルス発生回路４０に命令する。ステップＳ３７でＹＥＳであればステップＳ４１に進み、ＳＨＤパルスの立ち上がり時期を“ＳＨＤ４”に設定するようパルス発生回路４０に命令する。ステップＳ３３，Ｓ３５，Ｓ３９またはＳ４１の処理が完了すると、ステップＳ２１に戻る。
【００４６】
以上の説明から分かるように、サンプルホールド回路２２ａは、ＣＣＤイメージャ１６から出力された画素信号の基準レベルＬｒｅｆを“ＳＨＰ１”または“ＳＨＰ２”に相当する時期に検出する。また、サンプルホールド回路２２ｂは、ＣＣＤイメージャ１６から出力された画素信号の信号レベルＬｓｉｇを“ＳＨＤ１”，“ＳＨＤ２”，“ＳＨＤ３”または“ＳＨＤ４”に相当する時期に検出する。ここで、“ＳＨＰ１”または“ＳＨＰ２”は、基準レベルＬｒｅｆから信号レベルＬｓｉｇへの変化を示すエッジが現れる前の時期である。一方、“ＳＨＤ１”，“ＳＨＤ２”，“ＳＨＤ３”または“ＳＨＤ４”は、このエッジが現れた後の時期である。
【００４７】
サンプルホールド回路２２ａによって検出された基準レベルＬｒｅｆとサンプルホールド回路２２ｂによって検出された信号レベルＬｓｉｇとの差分を示す差分レベル信号は、演算回路２４から出力される。ＣＰＵ４２は、ＣＣＤイメージャ１６の動作モードおよびＶＧＡ２６の設定ゲインを参照して、上述のエッジの鮮鋭度を判別する(S23, S29, S31, S37)。ＣＰＵ４２はまた、判別された鮮鋭度が高いほど、サンプルホールド回路２２ａおよび２２ｂのレベル検出時期を互いに近づける。
【００４８】
サンプルホールド回路２２ａのレベル検出時期およびサンプルホールド回路２２ｂのレベル検出時期はそれぞれ、基準レベルＬｒｅｆから信号レベルＬｓｉｇへの変化を示すエッジの前後に割り当てられる。エッジの鮮鋭度が低ければ２つのレベル検出時期は互いに遠ざけられ、エッジの鮮鋭度が高ければ２つのレベル検出時期は互いに近づけられる。
【００４９】
エッジの鮮鋭度が低いときにレベル検出時期を互いに遠ざけることで、エッジの鈍化に起因する差分レベル信号の精度の低下を抑制することができる。また、エッジの鮮鋭度が高いときにレベル検出時期を互いに近づけることで、高周波ノイズの発生に起因する差分レベル信号の精度の低下を抑制することができる。
【００５０】
なお、この実施例では、ＳＨＤパルスの発生時期を動作モード毎に２つとしているが、ＶＧＡ２６の設定ゲインをより厳密に判別し、３つ以上の発生時期の中から最適の発生時期を選択するようにしてもよい。
【図面の簡単な説明】
【００５１】
【図１】この発明の実施例の構成を示すブロック図である。
【図２】（Ａ）はＣＣＤから出力される画素信号の一部を示す波形図であり、（Ｂ）はＣＰＵから出力されるＳＨＰの一部を示す波形図であり、（Ｃ）はＣＰＵから出力されるＳＨＤの一部を示す波形図である。
【図３】（Ａ）は露光不足の状態でのＣＤＳ回路の動作の一部を示す図解図であり、（Ｂ）は適正露光の状態でのＣＤＳ回路の動作の一部を示す図解図である。
【図４】（Ａ）は全画素読み出しモードで生成される画素信号の一例を示す波形図であり、（Ｂ）は高周波ノイズの一例を示す波形図であり、（Ｃ）は画素信号と高周波ノイズとの合成信号の一例を示す波形図である。
【図５】図１実施例に適用されるＣＰＵの動作の一部を示すフロー図である。
【図６】図１実施例に適用されるＣＰＵの動作の他の一部を示すフロー図である。
【符号の説明】
【００５２】
１０  …電子カメラ
１６  …ＣＣＤイメージャ
２０  …ＣＤＳ回路
２２ａ，２２ｂ  …サンプルホールド回路
２４  …演算回路
２６  …ＶＧＡ回路
３４  …データ処理回路
４０  …パルス発生回路
４２  …ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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