(57)【要約】【課題】電力用半導体装置に使われるスイッチング素子において、耐圧を低下させることなくオン抵抗の電圧依存性を改善する。【解決手段】ＲＥＳＵＲＦＭＯＳＦＥＴにおいて、Ｎ型ドリフト領域１０２の表面部におけるドレイン領域１０９とドリフト埋め込み領域１１４との間に、ドリフト領域１０２の他の部分と比べてより高いＮ型不純物濃度を有するＮ型上部拡散領域１１５が設けられている。【選択図】図１
2008034449.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の上に形成された第２導電型のドリフト領域と、
前記ドリフト領域の表面部に形成された第２導電型のドレイン領域と、
前記ドレイン領域との間に前記ドリフト領域が介在するように前記半導体基板の表面部における前記ドレイン領域から所定の間隔離れた位置に形成された第２導電型のソース領域と、
前記ドレイン領域と前記ソース領域との間に位置する前記ドリフト領域の内部に形成され且つ前記半導体基板と電気的に接続された第１導電型のドリフト埋め込み領域と、
前記半導体基板の表面部における前記ソース領域と隣接する位置に形成され且つ前記ソース領域と電気的に接続された第１導電型のコンタクト領域と、
前記半導体基板の表面部における前記ドリフト領域と隣接する位置に前記コンタクト領域及び前記ソース領域をそれぞれ囲むように形成された第１導電型のウェル領域と、
前記ドリフト領域と前記ソース領域との間に位置する前記ウェル領域の上に絶縁膜を介して形成されたゲート電極とを備え、
前記ドリフト領域の表面部における前記ドレイン領域と前記ドリフト埋め込み領域との間に、前記ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域が設けられていることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の上に形成された第２導電型のドリフト領域と、
前記ドリフト領域の表面部に形成された第１導電型のコレクタ領域と、
前記コレクタ領域との間に前記ドリフト領域が介在するように前記半導体基板の表面部における前記コレクタ領域から所定の間隔離れた位置に形成された第２導電型のソース領域と、
前記コレクタ領域と前記ソース領域との間に位置する前記ドリフト領域の内部に形成され且つ前記半導体基板と電気的に接続された第１導電型のドリフト埋め込み領域と、
前記半導体基板の表面部における前記前記ソース領域と隣接する位置に形成され且つ前記ソース領域と電気的に接続された第１導電型のコンタクト領域と、
前記半導体基板の表面部における前記ドリフト領域と隣接する位置に前記コンタクト領域及び前記ソース領域をそれぞれ囲むように形成された第１導電型のエミッタ領域と、
前記ドリフト領域と前記ソース領域との間に位置する前記エミッタ領域の上に絶縁膜を介して形成されたゲート電極とを備え、
前記ドリフト領域の表面部における前記コレクタ領域と前記ドリフト埋め込み領域との間に、前記ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域が設けられていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記高濃度領域よりも前記ドレイン領域から離れた位置に他の高濃度領域が設けられており、
前記他の高濃度領域の第２導電型の不純物濃度は前記高濃度領域よりも低いことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記高濃度領域よりも前記コレクタ領域から離れた位置に他の高濃度領域が設けられており、
前記他の高濃度領域の第２導電型の不純物濃度は前記高濃度領域よりも低いことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記高濃度領域内の第２導電型の不純物濃度は、前記ドレイン領域から離れるに従って連続的に低くなることを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記高濃度領域内の第２導電型の不純物濃度は、前記コレクタ領域から離れるに従って連続的に低くなることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ドリフト埋め込み領域は複数設けられていることを特徴とする半導体装置。
【請求項８】
第１導電型の半導体基板の上に形成された第２導電型のドリフト領域と、前記ドリフト領域の表面部に形成された第２導電型のドレイン領域と、前記ドレイン領域との間に前記ドリフト領域が介在するように前記半導体基板の表面部における前記ドレイン領域から所定の間隔離れた位置に形成された第２導電型のソース領域と、前記ドレイン領域と前記ソース領域との間に位置する前記ドリフト領域の内部に形成され且つ前記半導体基板と電気的に接続された第１導電型のドリフト埋め込み領域と、前記半導体基板の表面部における前記ソース領域と隣接する位置に形成され且つ前記ソース領域と電気的に接続された第１導電型のコンタクト領域と、前記半導体基板の表面部における前記ドリフト領域と隣接する位置に前記コンタクト領域及び前記ソース領域をそれぞれ囲むように形成された第１導電型のウェル領域と、前記ドリフト領域と前記ソース領域との間に位置する前記ウェル領域の上に絶縁膜を介して形成されたゲート電極とを備えた半導体装置の製造方法において、
前記ドリフト領域の表面部における前記ドレイン領域と前記ドリフト埋め込み領域との間に、前記ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域をイオン注入により形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項９】
第１導電型の半導体基板の上に形成された第２導電型のドリフト領域と、前記ドリフト領域の表面部に形成された第１導電型のコレクタ領域と、前記コレクタ領域との間に前記ドリフト領域が介在するように前記半導体基板の表面部における前記コレクタ領域から所定の間隔離れた位置に形成された第２導電型のソース領域と、前記コレクタ領域と前記ソース領域との間に位置する前記ドリフト領域の内部に形成され且つ前記半導体基板と電気的に接続された第１導電型のドリフト埋め込み領域と、前記半導体基板の表面部における前記ソース領域と隣接する位置に形成され且つ前記ソース領域と電気的に接続された第１導電型のコンタクト領域と、前記半導体基板の表面部における前記ドリフト領域と隣接する位置に前記コンタクト領域及び前記ソース領域をそれぞれ囲むように形成された第１導電型のエミッタ領域と、前記ドリフト領域と前記ソース領域との間に位置する前記エミッタ領域の上に絶縁膜を介して形成されたゲート電極とを備えた半導体装置の製造方法において、
前記ドリフト領域の表面部における前記コレクタ領域と前記ドリフト埋め込み領域との間に、前記ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域をイオン注入により形成する工程を備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、スイッチング用半導体素子と制御回路及び保護回路とが同一の基板上に形成された半導体装置に関する。
【背景技術】
【０００２】
電力変換機器や電力制御機器などに用いられる電力用半導体装置では、電流のオン・オフを切り換えるための高耐圧パワートランジスタなどのスイッチング素子と、トランジスタ素子等の能動素子並びに抵抗素子及び容量素子等から構成される制御回路及び保護回路とを同一基板上に形成することにより、小型化・軽量化・高機能化が実現されている。このような電力用半導体装置は、オフィス機器や家電製品などの各種電子機器のスイッチング電源として広く用いられている。
【０００３】
この電力用半導体装置に対しては、電力損失を極力減少させるためにオン時の電圧降下が少ないことが要望されており、特に高耐圧が要求される分野に用いられる電力用半導体装置としては、ＲＥＳＵＲＦ（REduced SURface Field ）ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Tranjistor ）などが適している。
【０００４】
以下、従来例として、特許文献１に示すＲＥＳＵＲＦＭＯＳＦＥＴの構成及び動作について説明する。
【０００５】
図２０は、半導体基板上にＲＥＳＵＲＦＭＯＳＦＥＴが形成された従来の半導体装置の断面構成を示している。
【０００６】
図２０に示すように、Ｐ型シリコン（Ｓｉ）よりなる半導体基板２０１の上には、Ｎ型ドリフト領域２０２とＰ型ウェル領域２０３とが隣り合うように形成されている。ウェル領域２０３の表面部には、ドリフト領域２０２よりも不純物濃度が高いＮ型ソース領域２０４が選択的に形成されている。ドリフト領域２０２とソース領域２０４とに挟まれた部分のウェル領域２０３の上にはゲート酸化膜２０５を介してポリシリコンからなるゲート電極２０６が形成されている。ウェル領域２０３の表面部におけるソース領域２０４と隣接する位置には、ウェル領域２０３よりも不純物濃度が高いＰ型コンタクト領域２０７が形成されている。コンタクト領域２０７及びソース領域２０４の表面上には両者に共通に接続されたソース電極２０８が形成されている。ドリフト領域２０２の表面部におけるゲート電極２０６を挟んでソース領域２０４から離れた位置には、ドリフト領域２０２よりも不純物濃度が高いＮ型ドレイン領域２０９が形成されている。ドレイン領域２０９の表面上にはドレイン電極２１０が形成されている。ドレイン領域２０９とソース領域２０４との間に位置するドリフト領域２０２の内部には、半導体基板２０１と電気的に接続されたＰ型ドリフト埋め込み領域２１１が形成されている。
【０００７】
以上のように構成された従来の半導体装置では、ドレイン電極２１０とソース電極２０８との間に電圧を印加した状態でゲート電極２０６とソース電極２０８との間にゲート電極２０６が高電位になるように規定電圧以上の電圧を印加することによって、ウェル領域２０３におけるゲート電極２０６の直下に強反転状態のチャネルが形成され、当該チャネルを通ってドレイン電極２１０とソース電極２０８との間に電流が流れる（以下、オン状態と称する）。
【０００８】
また、ゲート電極２０６とソース電極２０８との間に印加する電圧を上記規定電圧よりも低くすると、チャネルが消失し、ウェル領域２０３とドレイン領域２０９との間に、逆バイアス電圧が印加されたｐｎ接合が形成されるようになり、ドレイン電極２１０とソース電極２０８との間に電流が流れなくなる（以下、オフ状態と称する）。
【０００９】
ここで、図２０に示す従来の半導体装置では、ソース領域２０４とドレイン領域２０９との間に位置するドリフト領域２０２の内部にドリフト埋め込み領域２１１が設けられているため、ドレイン電極２１０とソース電極２０８との間に高電圧が印加された場合、ドリフト埋め込み領域２１１とドリフト領域２０２との接合面及びドリフト領域２０２と半導体基板２０１との接合面の両方から同時に空乏層が形成される。従って、ドリフト領域２０２の不純物濃度を高くしてオン抵抗を低減した場合にも、ドリフト領域２０２の全体（つまりドリフト埋め込み領域２１１の上側及び下側の両方）に空乏層が形成される結果、高電圧をブロックすることができる。すなわち、従来のＲＥＳＵＲＦＭＯＳＦＥＴでは、ドリフト領域２０２の内部にドリフト埋め込み領域２１１を設けることにより、高耐圧を実現しつつ、オン抵抗を小さくすることによってオン電流を大きくすることができる。
【特許文献１】特許３６３１７７３号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図２０に示す従来例の場合、高耐圧且つ低オン抵抗を実現するために、ドリフト領域２０２の不純物濃度がドリフト領域２０２の全域に亘って均一となるように設定されているため、次のような問題が生じる。すなわち、ドリフト領域２０２全域の不純物濃度が均一であるため、オン状態においてドレイン電極２１０に電圧を印加すると、ドレイン領域２０９近傍のポテンシャル分布が高くなる。このため、図２１に示すように、ドレイン電極２１０に印加する電圧に依存して、ドリフト領域２０２中に形成される空乏層がドレイン領域２０９近傍、つまりドレイン領域２０９とドリフト埋め込み領域２１１との間にまで広がってしまう。その結果、オン抵抗において支配的であるドリフト領域２０２表面部（具体的にはドリフト埋め込み領域２１１の上側に位置するドリフト領域２０２）の電流経路の断面積が低下するので、ドレイン電極２１０に印加する電圧を大きくすると、オン抵抗が増加してしまうという問題が生じる。
【００１１】
また、図２０に示す従来例において、オン抵抗の増加を低減するために、ドリフト領域２０２の不純物濃度をドリフト領域２０２の全域に亘って均一に高くすると、次のような別の問題も生じる。すなわち、高出力帯域での需要が多い７００Ｖ以上の耐圧を有するＲＥＳＵＲＦＭＯＳＦＥＴを構成しようとすると、ドリフト領域２０２の高不純物濃度に起因してウェル領域２０３とドリフト領域２０２との接合部近傍に電界が集中する一方、当該電界集中を回避するためにドリフト領域２０２の長さ（具体的にはドレイン領域２０９からウェル領域２０３とドリフト領域２０２との接合部までの距離）を長くすると、オン抵抗が増加してしまう。
【００１２】
前記に鑑み、本発明は、電力用半導体装置における前記従来の問題点を解決すること、つまり、耐圧を低下させることなくオン抵抗特性のドレイン電圧依存性を改善できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本願発明者らは種々の検討を重ねた結果、次のような発明を想到した。図２２は、本発明の基本概念を示す図である。尚、図２２において、図２０に示す従来例と同一の構成要素には同一の符号を付すことにより、説明を省略する。図２２に示すように、本発明は、ドリフト領域２０２の表面部におけるドレイン領域２０９とドリフト埋め込み領域２１１との間に、ドリフト領域２０２の他の部分と比べてより高いＮ型の不純物濃度を有する高濃度領域を設けることを特徴とする。
【００１４】
本発明によると、オン状態においてドレイン電極２１０に電圧を印加した場合にも、ドリフト領域２０２中に形成される空乏層がドレイン領域２０９の近傍、つまりドレイン領域２０９とドリフト埋め込み領域２１１との間にまで広がることを効果的に抑制することができる。その結果、オン抵抗において支配的であるドリフト領域２０２表面部（つまりドリフト埋め込み領域２１１の上側に位置するドリフト領域２０２）の電流経路の断面積を大きくできるので、ドレイン電極２１０に印加する電圧を大きくしても、オン抵抗の増加を抑えることができる。すなわち、オン抵抗特性のドレイン電圧依存性を改善することができる。
【００１５】
また、本発明によると、ドリフト領域２０２の表面部におけるドレイン領域２０９とドリフト埋め込み領域２１１との間の高濃度領域のみについて不純物濃度を高く設定しているため、言い換えると、ドリフト領域２０２の他の部分の不純物濃度、特に、ウェル領域２０３とドリフト領域２０２との接合部近傍のドリフト領域２０２内部の不純物濃度については、前記高濃度領域に不純物を追加的にドープする前の低いレベルの濃度に設定しているため、ウェル領域２０３とドリフト領域２０２との接合部近傍での電界集中を抑制することができる。すなわち、従来構造のようにドリフト領域２０２の長さ（つまりドレイン領域２０９からウェル領域２０３とドリフト領域２０２との接合部までの距離）を長くしなくても、高耐圧を維持することができる。
【００１６】
従って、本発明によると、耐圧を低下させることなくオン抵抗特性のドレイン電圧依存性を改善することができる。
【００１７】
具体的には、本発明に係る第１の半導体装置は、第１導電型の半導体基板の上に形成された第２導電型のドリフト領域と、前記ドリフト領域の表面部に形成された第２導電型のドレイン領域と、前記ドレイン領域との間に前記ドリフト領域が介在するように前記半導体基板の表面部における前記ドレイン領域から所定の間隔離れた位置に形成された第２導電型のソース領域と、前記ドレイン領域と前記ソース領域との間に位置する前記ドリフト領域の内部に形成され且つ前記半導体基板と電気的に接続された第１導電型のドリフト埋め込み領域と、前記半導体基板の表面部における前記ソース領域と隣接する位置に形成され且つ前記ソース領域と電気的に接続された第１導電型のコンタクト領域と、前記半導体基板の表面部における前記ドリフト領域と隣接する位置に前記コンタクト領域及び前記ソース領域をそれぞれ囲むように形成された第１導電型のウェル領域と、前記ドリフト領域と前記ソース領域との間に位置する前記ウェル領域の上に絶縁膜を介して形成されたゲート電極とを備え、前記ドリフト領域の表面部における前記ドレイン領域と前記ドリフト埋め込み領域との間に、前記ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域が設けられている。
【００１８】
尚、本願において、「第１導電型の半導体基板」とは、「基板とその上に形成された第１導電型の半導体層」も含めるものとする。
【００１９】
本発明の第１の半導体装置によると、ドリフト領域の表面部におけるドレイン領域とドリフト埋め込み領域との間に、ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域が設けられている。このため、オン状態においてドレイン領域に電圧を印加した場合にも、ドリフト領域中に形成される空乏層がドレイン領域の近傍、つまりドレイン領域とドリフト埋め込み領域との間にまで広がることを効果的に抑制することができる。その結果、オン抵抗において支配的であるドリフト領域表面部（つまりドリフト埋め込み領域の上側に位置するドリフト領域）の電流経路の断面積を大きくできるので、ドレイン領域に印加する電圧を大きくしても、オン抵抗の増加を抑えることができる。すなわち、オン抵抗特性のドレイン電圧依存性を改善することができる。
【００２０】
また、本発明の第１の半導体装置によると、ドリフト領域の表面部におけるドレイン領域とドリフト埋め込み領域との間の高濃度領域のみについて不純物濃度を高く設定しているため、言い換えると、ドリフト領域の他の部分の不純物濃度、特に、ウェル領域とドリフト領域との接合部近傍のドリフト領域内部の不純物濃度については、前記高濃度領域に不純物を追加的にドープする前の低いレベルの濃度に設定しているため、ウェル領域とドリフト領域との接合部近傍での電界集中を抑制することができる。すなわち、従来構造のようにドリフト領域の長さ（つまりドレイン領域からウェル領域とドリフト領域との接合部までの距離）を長くしなくても、高耐圧を維持することができる。
【００２１】
従って、本発明の第１の半導体装置によると、耐圧を低下させることなくオン抵抗特性のドレイン電圧依存性を改善することができる。
【００２２】
また、本発明に係る第２の半導体装置は、第１導電型の半導体基板の上に形成された第２導電型のドリフト領域と、前記ドリフト領域の表面部に形成された第１導電型のコレクタ領域と、前記コレクタ領域との間に前記ドリフト領域が介在するように前記半導体基板の表面部における前記コレクタ領域から所定の間隔離れた位置に形成された第２導電型のソース領域と、前記コレクタ領域と前記ソース領域との間に位置する前記ドリフト領域の内部に形成され且つ前記半導体基板と電気的に接続された第１導電型のドリフト埋め込み領域と、前記半導体基板の表面部における前記前記ソース領域と隣接する位置に形成され且つ前記ソース領域と電気的に接続された第１導電型のコンタクト領域と、前記半導体基板の表面部における前記ドリフト領域と隣接する位置に前記コンタクト領域及び前記ソース領域をそれぞれ囲むように形成された第１導電型のエミッタ領域と、前記ドリフト領域と前記ソース領域との間に位置する前記エミッタ領域の上に絶縁膜を介して形成されたゲート電極とを備え、前記ドリフト領域の表面部における前記コレクタ領域と前記ドリフト埋め込み領域との間に、前記ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域が設けられている。
【００２３】
本発明の第２の半導体装置によると、ドリフト領域の表面部におけるコレクタ領域とドリフト埋め込み領域との間に、ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域が設けられている。このため、オン状態においてコレクタ領域に電圧を印加した場合にも、ドリフト領域中に形成される空乏層がコレクタ領域の近傍、つまりコレクタ領域とドリフト埋め込み領域との間にまで広がることを効果的に抑制することができる。その結果、オン抵抗において支配的であるドリフト領域表面部（つまりドリフト埋め込み領域の上側に位置するドリフト領域）の電流経路の断面積を大きくできるので、コレクタ領域に印加する電圧を大きくしても、オン抵抗の増加を抑えることができる。すなわち、オン抵抗特性のコレクタ電圧依存性を改善することができる。
【００２４】
また、本発明の第２の半導体装置によると、ドリフト領域の表面部におけるコレクタ領域とドリフト埋め込み領域との間の高濃度領域のみについて不純物濃度を高く設定しているため、言い換えると、ドリフト領域の他の部分の不純物濃度、特に、エミッタ領域とドリフト領域との接合部近傍のドリフト領域内部の不純物濃度については、前記高濃度領域に不純物を追加的にドープする前の低いレベルの濃度に設定しているため、エミッタ領域とドリフト領域との接合部近傍での電界集中を抑制することができる。すなわち、従来構造のように、コレクタ領域からエミッタ領域までのドリフト領域の長さを長くしなくても、高耐圧を維持することができる。
【００２５】
さらに、本発明の第２の半導体装置によると、オン状態においてソース領域からコレクタ領域に向かって流れる電子電流が、エミッタ領域、ドリフト領域及びコレクタ領域により構成されるｐｎｐトランジスタのベース電流となるので、コレクタ領域から大量の正孔がドリフト領域に注入される。その結果、電荷中性条件を満足するためにドリフト領域内に電子もソース領域からエミッタ領域を経由して注入される。このため、ドリフト領域内の電子及び正孔の両方の濃度が増加するので、コレクタ領域とソース領域との間のオン抵抗は大幅に低下する。
【００２６】
従って、本発明の第２の半導体装置によると、耐圧を低下させることなくオン抵抗特性のコレクタ電圧依存性を改善することができると同時に、オン抵抗をさらに低減することができる。
【００２７】
また、本発明の第１の半導体装置においては、前記高濃度領域よりも前記ドレイン領域から離れた位置に他の高濃度領域が設けられており、前記他の高濃度領域の第２導電型の不純物濃度は前記高濃度領域よりも低いこと、言い換えると、ドリフト領域の表面部におけるドレイン領域とドリフト埋め込み領域との間に、ドレイン領域から離れるに従ってより低い不純物濃度を持つ複数の高濃度領域が設けられていることが好ましい。このようにすると、ドリフト領域内部の電界を均一化することができるので、耐圧をより高めることができる。
【００２８】
また、本発明の第２の半導体装置においては、前記高濃度領域よりも前記コレクタ領域から離れた位置に他の高濃度領域が設けられており、前記他の高濃度領域の第２導電型の不純物濃度は前記高濃度領域よりも低いこと、言い換えると、ドリフト領域の表面部におけるコレクタ領域とドリフト埋め込み領域との間に、ドレイン領域から離れるに従ってより低い不純物濃度を持つ複数の高濃度領域が設けられていることが好ましい。このようにすると、ドリフト領域内部の電界を均一化することができるので、耐圧をより高めることができる。
【００２９】
また、本発明の第１の半導体装置においては、前記高濃度領域内の第２導電型の不純物濃度は、前記ドレイン領域から離れるに従って連続的に低くなることが好ましい。このようにすると、高濃度領域内の第２導電型の不純物濃度を、ドレイン領域形成時におけるドレイン領域からの熱拡散によって制御できるので、製造工程を簡単化することができる。
【００３０】
また、本発明の第１の半導体装置においては、前記高濃度領域内の第２導電型の不純物濃度は、前記コレクタ領域から離れるに従って連続的に低くなることが好ましい。このようにすると、高濃度領域内の第２導電型の不純物濃度を、コレクタ領域形成時におけるコレクタ領域からの熱拡散によって制御できるので、製造工程を簡単化することができる。
【００３１】
さらに、本発明の第１又は第２の半導体装置においては、前記ドリフト埋め込み領域は複数設けられていることが好ましい。このようにすると、当該各ドリフト埋め込み領域とドリフト領域との接合面積がより大きくなり、ドレイン領域又はコレクタ領域とソース領域との間に高電圧が印加された場合にも、各ドリフト埋め込み領域とドリフト領域との接合面及びドリフト領域と半導体基板との接合面の両方から同時に空乏層が広がる。従って、ドリフト領域の不純物濃度を高くしてオン抵抗を低減した場合にも、ドリフト領域の全体（最も上に位置するドリフト埋め込み領域の上側に位置するドリフト領域も含む）に空乏層が形成される結果、高電圧をブロックすることができる。
【００３２】
また、本発明に係る第１の半導体装置の製造方法は、第１導電型の半導体基板の上に形成された第２導電型のドリフト領域と、前記ドリフト領域の表面部に形成された第２導電型のドレイン領域と、前記ドレイン領域との間に前記ドリフト領域が介在するように前記半導体基板の表面部における前記ドレイン領域から所定の間隔離れた位置に形成された第２導電型のソース領域と、前記ドレイン領域と前記ソース領域との間に位置する前記ドリフト領域の内部に形成され且つ前記半導体基板と電気的に接続された第１導電型のドリフト埋め込み領域と、前記半導体基板の表面部における前記ソース領域と隣接する位置に形成され且つ前記ソース領域と電気的に接続された第１導電型のコンタクト領域と、前記半導体基板の表面部における前記ドリフト領域と隣接する位置に前記コンタクト領域及び前記ソース領域をそれぞれ囲むように形成された第１導電型のウェル領域と、前記ドリフト領域と前記ソース領域との間に位置する前記ウェル領域の上に絶縁膜を介して形成されたゲート電極とを備えた半導体装置の製造方法であって、前記ドリフト領域の表面部における前記ドレイン領域と前記ドリフト埋め込み領域との間に、前記ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域をイオン注入により形成する工程を備えている。
【００３３】
本発明の第１の半導体装置の製造方法によると、ドリフト領域の表面部におけるドレイン領域とドリフト埋め込み領域との間に、ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域をイオン注入により形成するため、当該高濃度領域を容易に形成することができると共に当該高濃度領域をドリフト領域の表面部の所望の深さまで形成することができる。このため、オン状態においてドレイン領域に電圧を印加した場合にも、ドリフト領域中に形成される空乏層がドレイン領域の近傍、つまりドレイン領域とドリフト埋め込み領域との間にまで広がることを効果的に抑制することができる。その結果、オン抵抗において支配的であるドリフト領域表面部（つまりドリフト埋め込み領域の上側に位置するドリフト領域）の電流経路の断面積を大きくできるので、ドレイン領域に印加する電圧を大きくしても、オン抵抗の増加を抑えることができる。すなわち、オン抵抗特性のドレイン電圧依存性を改善することができる。
【００３４】
また、本発明の第１の半導体装置の製造方法によると、ドリフト領域の表面部におけるドレイン領域とドリフト埋め込み領域との間の高濃度領域のみについてイオン注入により不純物濃度を高く設定できるため、言い換えると、ドリフト領域の他の部分の不純物濃度、特に、ウェル領域とドリフト領域との接合部近傍のドリフト領域内部の不純物濃度については、前記高濃度領域に不純物を追加的にドープする前の低いレベルの濃度に設定することができるため、ウェル領域とドリフト領域との接合部近傍での電界集中を抑制することができる。すなわち、従来技術のようにドリフト領域の長さ（つまりドレイン領域からウェル領域とドリフト領域との接合部までの距離）を長くしなくても、高耐圧を維持することができる。
【００３５】
従って、本発明の第１の半導体装置の製造方法によると、耐圧を低下させることなくオン抵抗特性のドレイン電圧依存性を改善することができる。
【００３６】
また、本発明に係る第２の半導体装置の製造方法は、第１導電型の半導体基板の上に形成された第２導電型のドリフト領域と、前記ドリフト領域の表面部に形成された第１導電型のコレクタ領域と、前記コレクタ領域との間に前記ドリフト領域が介在するように前記半導体基板の表面部における前記コレクタ領域から所定の間隔離れた位置に形成された第２導電型のソース領域と、前記コレクタ領域と前記ソース領域との間に位置する前記ドリフト領域の内部に形成され且つ前記半導体基板と電気的に接続された第１導電型のドリフト埋め込み領域と、前記半導体基板の表面部における前記ソース領域と隣接する位置に形成され且つ前記ソース領域と電気的に接続された第１導電型のコンタクト領域と、前記半導体基板の表面部における前記ドリフト領域と隣接する位置に前記コンタクト領域及び前記ソース領域をそれぞれ囲むように形成された第１導電型のエミッタ領域と、前記ドリフト領域と前記ソース領域との間に位置する前記エミッタ領域の上に絶縁膜を介して形成されたゲート電極とを備えた半導体装置の製造方法であって、前記ドリフト領域の表面部における前記コレクタ領域と前記ドリフト埋め込み領域との間に、前記ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域をイオン注入により形成する工程を備えている。
【００３７】
本発明の第２の半導体装置の製造方法によると、ドリフト領域の表面部におけるコレクタ領域とドリフト埋め込み領域との間に、ドリフト領域の他の部分と比べてより高い第２導電型の不純物濃度を有する高濃度領域をイオン注入により形成するため、当該高濃度領域を容易に形成することができると共に当該高濃度領域をドリフト領域の表面部の所望の深さまで形成することができる。このため、オン状態においてコレクタ領域に電圧を印加した場合にも、ドリフト領域中に形成される空乏層がコレクタ領域の近傍、つまりコレクタ領域とドリフト埋め込み領域との間にまで広がることを効果的に抑制することができる。その結果、オン抵抗において支配的であるドリフト領域表面部（つまりドリフト埋め込み領域の上側に位置するドリフト領域）の電流経路の断面積を大きくできるので、コレクタ領域に印加する電圧を大きくしても、オン抵抗の増加を抑えることができる。すなわち、オン抵抗特性のドレイン電圧依存性を改善することができる。
【００３８】
また、本発明の第２の半導体装置の製造方法によると、ドリフト領域の表面部におけるコレクタ領域とドリフト埋め込み領域との間の高濃度領域のみについてイオン注入により不純物濃度を高く設定できるため、言い換えると、ドリフト領域の他の部分の不純物濃度、特に、エミッタ領域とドリフト領域との接合部近傍のドリフト領域内部の不純物濃度については、前記高濃度領域に不純物を追加的にドープする前の低いレベルの濃度に設定することができるため、エミッタ領域とドリフト領域との接合部近傍での電界集中を抑制することができる。すなわち、従来技術のように、コレクタ領域からエミッタ領域までのドリフト領域の長さを長くしなくても、高耐圧を維持することができる。
【００３９】
さらに、本発明の第２の半導体装置の製造方法によると、上記本発明の第１の半導体装置と比べてよりオン抵抗を低減できる上記本発明の第２の半導体装置を製造することができる。
【００４０】
従って、本発明の第２の半導体装置の製造方法によると、耐圧を低下させることなくオン抵抗特性のコレクタ電圧依存性を改善することができると同時に、オン抵抗をさらに低減することができる。
【発明の効果】
【００４１】
以上のように、本発明によると、電力用半導体装置において耐圧を低下させることなくオン抵抗特性のドレイン電圧依存性又はコレクタ電圧依存性を改善することができる。
【発明を実施するための最良の形態】
【００４２】
（第１の実施形態）
−  構造  −
以下、本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。図１は、本実施形態の半導体装置の一例である、半導体基板上に形成されたＲＥＳＵＲＦＭＯＳＦＥＴの模式的な断面構成を示している。
【００４３】
図１に示すように、例えば不純物濃度が１×１０１４ｃｍ−３程度から１×１０１７ｃｍ−３程度までのＰ型シリコン（Ｓｉ）よりなる半導体基板１００の上部には、例えば厚さが１０μｍ程度で不純物濃度が１×１０１４ｃｍ−３程度の低不純物濃度のＰ型半導体層１０１が形成されている。Ｐ型半導体層１０１中には、例えば不純物濃度が１〜５×１０１６ｃｍ−３程度で厚さが４〜８μｍ程度のＮ型ドリフト領域１０２と例えば不純物濃度が１×１０１６ｃｍ−３から１×１０１７ｃｍ−３程度までのＰ型ウェル領域１０３とが互いに隣り合うように形成されている。Ｐ型ウェル領域１０３の表面部には、ドリフト領域１０２よりも不純物濃度が高い高不純物濃度のＮ型ソース領域１０４が選択的に形成されている。Ｎ型ドリフト領域１０２とＮ型ソース領域１０４とに挟まれた部分のＰ型ウェル領域１０３の上には、例えば酸化シリコン（ＳｉＯ２  ）よりなるゲート酸化膜１０５を介して例えばポリシリコンよりなるゲート電極１０６が形成されている。Ｐ型ウェル領域１０３の表面部におけるソース領域１０４と隣接する位置には、Ｐ型ウェル領域１０３よりも不純物濃度が高い高不純物濃度のＰ型コンタクト領域１０７が形成されている。Ｐ型コンタクト領域１０７及びＮ型ソース領域１０４の表面上には両者に共通に電気的に接続された例えばＡｌＳｉＣｕなどのアルミニウム合金よりなるソース電極１０８が形成されている。また、Ｎ型ドリフト領域１０２の表面部におけるゲート電極１０６を挟んでＮ型ソース領域１０４から離れた位置には、Ｎ型ドリフト領域１０２よりも不純物濃度が高い高不純物濃度のＮ型ドレイン領域１０９が形成されている。すなわち、ソース領域１０４とドレイン領域１０９とは、両者の間にドリフト領域１０２が介在するように所定の間隔離して配置される。ドレイン領域１０９の表面上には、当該ドレイン領域１０９と電気的に接続された例えばＡｌＳｉＣｕなどのアルミニウム合金よりなるドレイン電極１１０が形成されている。さらに、Ｎ型ドリフト領域１０２におけるドレイン領域１０９からＰ型ウェル領域１０３までの部分の上、及びＰ型ウェル領域１０３におけるＮ型ドリフト領域１０２の反対側の端部の上には、Ｐ型半導体層１０１上に形成されたトランジスタを分離するための例えば酸化シリコン（ＳｉＯ２  ）よりなる素子分離１１１（１１１ａ及び１１１ｂ）が形成されている。また、ゲート電極１０６等からなる上記トランジスタを覆うように、例えば酸化シリコン（ＳｉＯ２  ）膜とＢＰＳＧ（boro-phospho silicate glass ）膜との積層構造よりなる層間絶縁膜１１２が形成されている。ここで、ソース電極１０８及びドレイン電極１１０はそれぞれ層間絶縁膜１１２を貫通するように設けられている。また、ゲート電極１０６、ソース電極１０８及びドレイン電極１１０のそれぞれの間は層間絶縁膜１１２によって分離されている。さらに、ソース電極１０８及びドレイン電極１１０のそれぞれの層間絶縁膜１１２からの突出部の上を含む層間絶縁膜１１２の上には、例えば窒化シリコン（ＳｉＮ）よりなる保護膜１１３が形成されている。尚、ドレイン領域１０９とソース領域１０４との間に位置するＮ型ドリフト領域１０２の内部には、Ｎ型ドリフト領域１０２の���面から例えば１．２μｍ程度の深さに厚さが１．０μｍ程度で不純物濃度が１．０×１０１６ｃｍ−３程度から１．０×１０１７ｃｍ−３程度までのＰ型ドリフト埋め込み領域１１４が半導体基板１００の基板面にほぼ平行に延びるように形成されている。ここで、Ｐ型ドリフト埋め込み領域１１４は、半導体基板１００に電気的に接続されている。
【００４４】
本実施形態の特徴は、ドリフト領域１０２の表面部におけるドレイン領域１０９とドリフト埋め込み領域１１４との間に、つまりドレイン領域１０９の近傍に、例えばドリフト領域１０２の表面から１．２〜８．０μｍ程度の厚さで不純物濃度が１×１０１７ｃｍ−３程度から１×１０１８ｃｍ−３程度までの高濃度のＮ型上部拡散領域１１５が選択的に形成され、それによってＲＥＳＵＲＦＭＯＳＦＥＴが構成されていることである。
【００４５】
ここで、Ｎ型上部拡散領域１１５におけるＮ型不純物の濃度を、Ｎ型ドリフト領域１０２（Ｎ型上部拡散領域１１５を除く他の部分）に対して１桁以上、つまり１０倍以上の濃度勾配を生じる高濃度に設定する。これにより、オン状態においてドレイン電極１１０に電圧を印加した場合でも、ドリフト領域１０２中に形成される空乏層がドレイン領域１０９の近傍、つまりドレイン領域１０９とドリフト埋め込み領域１１４との間にまで広がることを効果的に抑制することができる。
【００４６】
以上に説明したように、本実施形態の半導体装置によると、オン状態においてドレイン電極１１０に電圧を印加した場合でも、ドリフト領域１０２中に形成される空乏層がドレイン領域１０９の近傍、つまりドレイン領域１０９とドリフト埋め込み領域１１４との間にまで広がることを効果的に抑制することができる。その結果、オン抵抗において支配的であるドリフト領域１０２表面部（つまりドリフト埋め込み領域１１４の上側に位置するドリフト領域１０２）の電流経路の断面積を大きくできるので、ドレイン電極１１０に印加する電圧を大きくしても、オン抵抗の増加を抑えることができる。すなわち、オン抵抗特性のドレイン電圧依存性を改善することができる。
【００４７】
また、本実施形態の半導体装置によると、ドリフト領域１０２の表面部におけるドレイン領域１０９とドリフト埋め込み領域１１４との間のＮ型上部拡散領域１１５のみについて不純物濃度を高く設定しているため、言い換えると、ドリフト領域１０２の他の部分の不純物濃度、特に、ウェル領域１０３とドリフト領域１０２との接合部近傍のドリフト領域１０２内部の不純物濃度については、前記Ｎ型上部拡散領域１１５に不純物を追加的にドープする前の低いレベルの濃度に設定しているため、ウェル領域１０３とドリフト領域１０２との接合部近傍での電界集中を抑制することができる。すなわち、図２０に示す従来構造のようにドリフト領域２０２の長さ（つまりドレイン領域２０９からウェル領域２０３とドリフト領域２０２との接合部までの距離）を長くしなくても、高耐圧を維持することができる。
【００４８】
従って、本実施形態の半導体装置によると、ドリフト領域１０２の表面部におけるドレイン領域１０９とドリフト埋め込み領域１１４との間に、つまりドレイン領域１０９の近傍に、ドリフト領域１０２の他の部分と比べてより高いＮ型不純物濃度を有するＮ型上部拡散領域１１５を設けることにより、耐圧を低下させることなくオン抵抗特性のドレイン電圧依存性を改善することができる。
【００４９】
−  製造方法  −
以下、図２〜図１３を用いて第１の実施形態に係る半導体装置の製造方法について説明する。図２は本実施形態の半導体装置の製造方法におけるエピタキシャル成長工程を示す断面図であり、図３は本実施形態の半導体装置の製造方法におけるＮ型不純物層拡散工程を示す断面図であり、図４は本実施形態の半導体装置の製造方法におけるボロン注入工程を示す断面図であり、図５は本実施形態の半導体装置の製造方法におけるＰ型不純物層拡散工程を示す断面図であり、図６は本実施形態の半導体装置の製造方法におけるボロン注入工程を示す断面図であり、図７は本実施形態の半導体装置の製造方法におけるリン注入工程を示す断面図であり、図８は本実施形態の半導体装置の製造方法におけるゲート電極形成工程を示す断面図であり、図９は本実施形態の半導体装置の製造方法におけるヒ素注入工程を示す断面図であり、図１０は本実施形態の半導体装置の製造方法におけるボロン注入工程を示す断面図であり、図１１は本実施形態の半導体装置の製造方法における層間絶縁膜形成工程を示す断面図であり、図１２は本実施形態の半導体装置の製造方法におけるコンタクトホール形成工程を示す断面図であり、図１３は本実施形態の半導体装置の製造方法における配線層形成工程を示す断面図である。尚、図２〜図１３において、図１に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００５０】
まず、図２に示すように、例えば不純物濃度が１×１０１４ｃｍ−３程度から１×１０１７ｃｍ−３程度までのＰ型シリコンよりなる半導体基板１００上に、例えばエピタキシャル成長法により厚さが１０μｍ程度で不純物濃度が１×１０１４ｃｍ−３程度のＰ型シリコンよりなるＰ型半導体層１０１を形成する。
【００５１】
次に、図３に示すように、半導体層１０１上に例えばＳｉＯ２  膜（図示省略）を形成した後、所望の領域にレジストパターン（図示省略）を形成し、当該レジストパターンをマスクとして前記ＳｉＯ２  膜をエッチングしてＳｉＯ２  パターン（図示省略）を形成した後、前記レジストパターンを除去する。続いて、前記ＳｉＯ２  膜パターンをマスクとして、例えばリン等のＮ型不純物を５．０×１０１２ｃｍ−２程度のドーズ量、１５０ｋｅＶ程度の加速エネルギーでＰ型半導体層１０１に注入した後、例えば１２００℃程度の窒素雰囲気中で４時間程度から１０時間程度までの熱処理を行う。これによって、例えば不純物濃度が１〜５×１０１６ｃｍ−３程度で厚さが４〜８μｍ程度のＮ型ドリフト領域１０２が形成する。尚、以下の説明では、Ｐ型半導体層１０１やＮ型ドリフト領域１０２等も含めて半導体基板１００と称する場合がある。
【００５２】
次に、図４に示すように、Ｐ型半導体層１０１上にＳｉＯ２  膜１１及びＳｉＮ膜１２を順次形成した後、所望の領域に形成したレジストパターン（図示省略）をマスクとしてＳｉＯ２  膜１１及びＳｉＮ膜１２をエッチングし、ＳｉＯ２  膜１１及びＳｉＮ膜１２をパターニングする。続いて、前記レジストパターンを除去した後、パターニングされたＳｉＯ２  膜１１及びＳｉＮ膜１２の上を含む所定の領域が開口されたレジストパターン１３を形成し、当該レジストパターン１３をマスクとして例えばボロン等のＰ型不純物を１〜５×１０１３ｃｍ−２程度のドーズ量、１００ｋｅＶ程度の加速エネルギーでＳｉＯ２  膜１１及びＳｉＮ膜１２を貫通させてＰ型半導体層１０１に注入する。
【００５３】
その後、図５に示すように、レジストパターン１３を除去した後、ＳｉＮ膜１２をマスクとして半導体基板１００を熱酸化して例えば酸化シリコン（ＳｉＯ２  ）よりなる素子分離１１１（１１１ａ及び１１１ｂ）を形成し、その後、ＳｉＮ膜１２及びＳｉＯ２  膜１１を除去する。この熱酸化工程において図４に示す工程で注入したボロンが拡散し、例えば不純物濃度が１×１０１６ｃｍ−３から１×１０１７ｃｍ−３程度までのＰ型ウェル領域１０３が形成される。
【００５４】
次に、図６に示すように、Ｎ型ドリフト領域１０２の所定部分（素子分離１１１ａが形成されている部分）上が開口されたレジストパターン１４を形成した後、当該レジストパターン１４をマスクとして例えばボロン等のＰ型不純物を４．０×１０１２ｃｍ−２程度のドーズ量、１２５０ｋｅＶ程度の加速エネルギーで素子分離１１１ａを貫通させてＮ型ドリフト領域１０２内に注入する。
【００５５】
次に、図７に示すように、レジストパターン１４を除去した後、本発明の高濃度領域（図１のＮ型上部拡散領域１１５）の形成領域が開口されたレジストパターン１５を形成した後、当該レジストパターン１５をマスクとして例えばリン等のＮ型不純物を１．０×１０１３ｃｍ−２程度から１．０×１０１６ｃｍ−２程度までのドーズ量、６００ｋｅＶ程度の加速エネルギーで注入する。
【００５６】
その後、図８に示すように、レジストパターン１５を除去した後、半導体基板１００上に例えばＳｉＯ２  膜及びポリシリコン膜を順次形成し、その後、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとして前記ＳｉＯ２  膜及び前記ポリシリコン膜をエッチングし、ＲＥＳＵＲＦＭＯＳＦＥＴのゲート絶縁膜及びゲート電極となるゲート絶縁膜１０５及びゲート電極１０６を形成する。尚、この熱処理工程（ＳｉＯ２  膜及びポリシリコン膜の堆積工程における熱処理）により、図６及び図７に示す工程で注入したボロン及びリンが活性化され、図８に示すように、Ｐ型ドリフト埋め込み領域１１４及びＮ型上部拡散領域１１５が形成される。ここで、Ｎ型上部拡散領域１１５は、例えば１×１０１７ｃｍ−３程度から１×１０１８ｃｍ−３程度までの不純物濃度を有すると共にドリフト領域１０２の表面から１．２〜８．０μｍ程度の厚さを持つように形成される。
【００５７】
次に、図９に示すように、ソース領域及びドレイン領域の形成領域が開口されたレジストパターン１６を形成し、当該レジストパターン１６をマスクとして例えばヒ素等のＮ型不純物を５．０×１０１５ｃｍ−２程度のドーズ量、８０ｋｅＶ程度の加速エネルギーで注入する。
【００５８】
その後、図１０に示すように、レジストパターン１６を除去した後、コンタクト領域の形成領域が開口されたレジストパターン１７を形成し、当該レジストパターン１７をマスクとして例えばボロン等のＰ型不純物を２．０×１０１５ｃｍ−２程度のドーズ量、５０ｋｅＶ程度の加速エネルギーで注入する。
【００５９】
続いて、図１１に示すように、レジストパターン１７を除去した後、半導体基板１００上に、例えばＳｉＯ２  膜とＢＰＳＧ膜との積層膜からなる層間絶縁膜１１２を堆積し、その後、例えば９００℃程度の温度で熱処理を行って層間絶縁膜１１２の表面を平坦化する。尚、この熱処理工程により、図９に示す工程で注入したヒ素、及び図１０に示す工程で注入したボロンが活性化され、図１１に示すように、Ｎ型ソース領域１０４、Ｎ型ドレイン領域１０９及びＰ型コンタクト領域１０７が形成される。
【００６０】
次に、図１２に示すように、ソース電極形成領域及びドレイン電極形成領域が開口されたレジストパターン（図示省略）を形成し、当該レジストパターンをマスクとして層間絶縁膜１１２をエッチングし、コンタクトホール１１２ａ及び１１２ｂを形成する。
【００６１】
最後に、図１３に示すように、層間絶縁膜１１２上に、例えばスパッタリング法によりＡｌＳｉＣｕなどのＡｌを主成分とする合金よりなる膜をコンタクトホール１１２ａ及び１１２ｂが埋まるように形成した後、ソース電極形成領域及びドレイン電極形成領域を覆うレジストパターン（図示省略）をマスクとして前記合金膜をエッチングし、ソース電極１０８及びドレイン電極１１０を形成する。その後、前記レジストパターンを除去した後、ソース電極１０８及びドレイン電極１１０の上を含む層間絶縁膜１１２の上に、例えばプラズマＣＶＤ（chemical vapor deposition ）法により窒化シリコンよりなる保護膜１１３を形成する。これにより、第１の実施形態に係る半導体装置が得られる。
【００６２】
本実施形態では、Ｎ型上部拡散領域１１５におけるＮ型不純物の濃度を、Ｎ型ドリフト領域１０２（Ｎ型上部拡散領域１１５を除く他の部分）と比べて１桁（１０倍）以上高く設定している。これにより、オン状態においてドレイン電極１１０に電圧を印加した場合でも、ドリフト領域１０２中に形成される空乏層がドレイン領域１０９の近傍、つまりドレイン領域１０９とドリフト埋め込み領域１１４との間にまで広がることを効果的に抑制することができる。その結果、オン抵抗において支配的であるドリフト領域１０２表面部（つまりドリフト埋め込み領域１１４の上側に位置するドリフト領域１０２）の電流経路の断面積を大きくできるので、ドレイン電極１１０に印加する電圧を大きくしても、オン抵抗の増加を抑えることができる。すなわち、オン抵抗特性のドレイン電圧依存性を改善することができる。
【００６３】
また、本実施形態によると、ドリフト領域１０２の表面部におけるドレイン領域１０９とドリフト埋め込み領域１１４との間のＮ型上部拡散領域１１５のみについてイオン注入により不純物濃度を高く設定しているため、言い換えると、ドリフト領域１０２の他の部分の不純物濃度、特に、ウェル領域１０３とドリフト領域１０２との接合部近傍のドリフト領域１０２内部の不純物濃度については、前記Ｎ型上部拡散領域１１５に不純物を追加的にドープする前の低いレベルの濃度に設定しているため、ウェル領域１０３とドリフト領域１０２との接合部近傍での電界集中を抑制することができる。すなわち、図２０に示す従来構造のようにドリフト領域２０２の長さ（つまりドレイン領域２０９からウェル領域２０３とドリフト領域２０２との接合部までの距離）を長くしなくても、高耐圧を維持することができる。
【００６４】
従って、本実施形態によると、ドリフト領域１０２の表面部におけるドレイン領域１０９とドリフト埋め込み領域１１４との間に、つまりドレイン領域１０９の近傍に、ドリフト領域１０２の他の部分と比べてより高いＮ型不純物濃度を有するＮ型上部拡散領域１１５を設けることにより、耐圧を低下させることなくオン抵抗特性のドレイン電圧依存性を改善することができる。また、本実施形態の方法によると、イオン注入によりＮ型上部拡散領域１１５を容易に形成することができると共に当該Ｎ型上部拡散領域１１５をドリフト領域１０２の表面部の所望の深さまで形成することができる。
【００６５】
（第２の実施形態）
−  構造  −
以下、本発明の第２の実施形態に係る半導体装置について図１４を参照しながら説明する。図１４は、本実施形態の半導体装置の一例である、半導体基板上に形成された横型構造のＩＧＢＴ（Insulated Gate Bipolar Transistor ）の模式的な断面構成を示している。尚、図１４に示すＰ型エミッタ領域１１７及びコレクタ電極１１８は、図１に示す第１の実施形態の半導体装置におけるＰ型ウェル領域１０３及びドレイン電極１１０と同一の構成部材であり、それぞれの名称のみが異なる。また、図１４において、図１に示す第１の実施形態の半導体装置の構成部材と同一の構成部材には同一の符号を付すことにより、重複する説明を省略する。
【００６６】
図１４に示すように、本実施形態の半導体装置においても第１の実施形態と同様にドリフト領域１０２の表面部に本発明のＮ型上部拡散領域１１５が形成されている。従って、第１の実施形態と同様に次のような効果が得られる。
【００６７】
すなわち、本実施形態の半導体装置によると、オン状態においてコレクタ電極１１８に電圧を印加した場合でも、ドリフト領域１０２中に形成される空乏層がコレクタ領域１１６の近傍、つまりコレクタ領域１１６とドリフト埋め込み領域１１４との間にまで広がることを効果的に抑制することができる。その結果、オン抵抗において支配的であるドリフト領域１０２表面部（つまりドリフト埋め込み領域１１４の上側に位置するドリフト領域１０２）の電流経路の断面積を大きくできるので、コレクタ電極１１８に印加する電圧を大きくしても、オン抵抗の増加を抑えることができる。すなわち、オン抵抗特性のドレイン電圧依存性を改善することができる。
【００６８】
また、本実施形態の半導体装置によると、ドリフト領域１０２の表面部におけるコレクタ領域１１６とドリフト埋め込み領域１１４との間のＮ型上部拡散領域１１５のみについて不純物濃度を高く設定しているため、言い換えると、ドリフト領域１０２の他の部分の不純物濃度、特に、エミッタ領域１１７とドリフト領域１０２との接合部近傍のドリフト領域１０２内部の不純物濃度については、前記Ｎ型上部拡散領域１１５に不純物を追加的にドープする前の低いレベルの濃度に設定しているため、エミッタ領域１１７とドリフト領域１０２との接合部近傍での電界集中を抑制することができる。すなわち、従来構造のようにコレクタ領域からエミッタ領域までのドリフト領域の長さを長くしなくても、高耐圧を維持することができる。
【００６９】
さらに、本実施形態の半導体装置においては、図１に示す第１の実施形態のＲＥＳＵＲＦＭＯＳＦＥＴと異なり、Ｎ型ドレイン領域１０９の代わりに、Ｐ型コレクタ領域１１６が形成されている。これにより、オン状態において、ソース領域１０４からコレクタ領域１１６に向かって流れる電子電流が、エミッタ領域１１７、ドリフト領域１０２及びコレクタ領域１１６により構成されるｐｎｐトランジスタのベース電流となるので、コレクタ領域１１６から大量の正孔がドリフト領域１０２に注入される。その結果、電荷中性条件を満足するためにドリフト領域１０２内に電子もソース領域１０４からエミッタ領域１１７を経由して注入される。このため、ドリフト領域１０２内の電子及び正孔の両方の濃度が増加するので、コレクタ領域１１６とエミッタ領域１１７との間のオン抵抗は大幅に低下する。
【００７０】
従って、本実施形態の半導体装置によると、耐圧を低下させることなくオン抵抗特性のコレクタ電圧依存性を改善することができると同時に、オン抵抗をさらに低減することができる。
【００７１】
−  製造方法  −
以下、図２〜図８及び図１５〜図１９を用いて第２の実施形態に係る半導体装置の製造方法について説明する。ここで、図２〜図８は第１の実施形態に係る半導体装置の製造方法で既に説明したとおりの工程を示す断面図である。また、図１５は本実施形態の半導体装置の製造方法におけるヒ素注入工程を示す断面図であり、図１６は本実施形態の半導体装置の製造方法におけるボロン注入工程を示す断面図であり、図１７は本実施形態の半導体装置の製造方法における層間絶縁膜形成工程を示す断面図であり、図１８は本実施形態の半導体装置の製造方法におけるコンタクトホール形成工程を示す断面図であり、図１９は本実施形態の半導体装置の製造方法における配線層形成工程を示す断面図である。
【００７２】
尚、本実施形態の半導体装置の製造方法が第１の実施形態に係る半導体装置の製造方法と実質的に異なっている点は、図１６に示す工程でＰ型コレクタ領域１１６の形成をボロン注入により行っていることだけである。また、本実施形態においては、図２〜図１３に示す第１の実施形態と同一の構成部材には同一の符号を付すことにより、第１の実施形態と重複する説明を省略する。
【００７３】
まず、第１の実施形態と同様に、図２〜図８に示すように、例えばＰ型シリコンよりなる半導体基板１００上にＰ型半導体層１０１を形成した後、半導体層１０１上にＮ型ドリフト領域１０２、素子分離１１１（１１１ａ及び１１１ｂ）、Ｐ型エミッタ領域１１７、Ｐ型ドリフト埋め込み領域１１４、Ｎ型上部拡散領域１１５、ゲート絶縁膜１０５及びゲート電極１０６を形成する。ここで、Ｐ型エミッタ領域１１７は、図１４で説明したように、図１に示す第１の実施形態のＰ型ウェル領域１０３と同一の構成部材であり、図４に示すボロン注入工程で形成することができる。
【００７４】
次に、図１５に示すように、ソース領域の形成領域が開口されたレジストパターン１８を形成し、当該レジストパターン１８をマスクとして例えばヒ素等のＮ型不純物を５．０×１０１５ｃｍ−２程度のドーズ量、８０ｋｅＶ程度の加速エネルギーで注入する。
【００７５】
その後、図１６に示すように、レジストパターン１８を除去した後、コンタクト領域及びコレクタ領域の形成領域が開口されたレジストパターン１９を形成し、当該レジストパターン１９をマスクとして例えばボロン等のＰ型不純物を２．０×１０１５ｃｍ−２程度のドーズ量、５０ｋｅＶ程度の加速エネルギーで注入する。
【００７６】
続いて、図１７に示すように、レジストパターン１９を除去した後、半導体基板１００上に、例えばＳｉＯ２  膜とＢＰＳＧ膜との積層膜からなる層間絶縁膜１１２を堆積し、その後、例えば９００℃程度の温度で熱処理を行って層間絶縁膜１１２の表面を平坦化する。尚、この熱処理工程により、図１５に示す工程で注入したヒ素、及び図１６に示す工程で注入したボロンが活性化され、図１７に示すように、Ｎ型ソース領域１０４、Ｐ型コンタクト領域１０７及びＰ型コレクタ領域１１６が形成される。
【００７７】
次に、図１８に示すように、ソース電極形成領域及びコレクタ電極形成領域が開口されたレジストパターン（図示省略）を形成し、当該レジストパターンをマスクとして層間絶縁膜１１２をエッチングし、コンタクトホール１１２ａ及び１１２ｂを形成する。
【００７８】
最後に、図１９に示すように、層間絶縁膜１１２上に、例えばスパッタリング法によりＡｌＳｉＣｕなどのＡｌを主成分とする合金よりなる膜をコンタクトホール１１２ａ及び１１２ｂが埋まるように形成した後、ソース電極形成領域及びコレクタ電極形成領域を覆うレジストパターン（図示省略）をマスクとして前記合金膜をエッチングし、ソース電極１０８及びコレクタ電極１１８を形成する。その後、前記レジストパターンを除去した後、ソース電極１０８及びコレクタ電極１１８の上を含む層間絶縁膜１１２の上に、例えばプラズマＣＶＤ法により窒化シリコンよりなる保護膜１１３を形成する。これにより、第２の実施形態に係る半導体装置が得られる。
【００７９】
ここで、本実施形態の半導体装置においても第１の実施形態と同様にドリフト領域１０２の表面部に本発明のＮ型上部拡散領域１１５が形成される。従って、第１の実施形態と同様に次のような効果が得られる。
【００８０】
すなわち、本実施形態によると、オン状態においてコレクタ電極１１８に電圧を印加した場合でも、ドリフト領域１０２中に形成される空乏層がコレクタ領域１１６の近傍、つまりコレクタ領域１１６とドリフト埋め込み領域１１４との間にまで広がることを効果的に抑制することができる。その結果、オン抵抗において支配的であるドリフト領域１０２表面部（つまりドリフト埋め込み領域１１４の上側に位置するドリフト領域１０２）の電流経路の断面積を大きくできるので、コレクタ電極１１８に印加する電圧を大きくしても、オン抵抗の増加を抑えることができる。すなわち、オン抵抗特性のドレイン電圧依存性を改善することができる。
【００８１】
また、本実施形態によると、ドリフト領域１０２の表面部におけるコレクタ領域１１６とドリフト埋め込み領域１１４との間のＮ型上部拡散領域１１５のみについてイオン注入により不純物濃度を高く設定しているため、言い換えると、ドリフト領域１０２の他の部分の不純物濃度、特に、エミッタ領域１１７とドリフト領域１０２との接合部近傍のドリフト領域１０２内部の不純物濃度については、前記Ｎ型上部拡散領域１１５に不純物を追加的にドープする前の低いレベルの濃度に設定しているため、エミッタ領域１１７とドリフト領域１０２との接合部近傍での電界集中を抑制することができる。すなわち、従来構造のようにコレクタ領域からエミッタ領域までのドリフト領域の長さを長くしなくても、高耐圧を維持することができる。
【００８２】
さらに、本実施形態においては、図１に示す第１の実施形態のＲＥＳＵＲＦＭＯＳＦＥＴと異なり、Ｎ型ドレイン領域１０９の代わりに、Ｐ型コレクタ領域１１６が形成されている。これにより、オン状態において、ソース領域１０４からコレクタ領域１１６に向かって流れる電子電流が、エミッタ領域１１７、ドリフト領域１０２及びコレクタ領域１１６により構成されるｐｎｐトランジスタのベース電流となるので、コレクタ領域１１６から大量の正孔がドリフト領域１０２に注入される。その結果、電荷中性条件を満足するためにドリフト領域１０２内に電子もソース領域１０４からエミッタ領域１１７を経由して注入される。このため、ドリフト領域１０２内の電子及び正孔の両方の濃度が増加するので、コレクタ領域１１６とエミッタ領域１１７との間のオン抵抗は大幅に低下する。
【００８３】
従って、本実施形態によると、耐圧を低下させることなくオン抵抗特性のコレクタ電圧依存性を改善することができると同時に、オン抵抗をさらに低減することができる。また、本実施形態によると、イオン注入によりＮ型上部拡散領域１１５を容易に形成することができると共に当該Ｎ型上部拡散領域１１５をドリフト領域１０２の表面部の所望の深さまで形成することができる。
【００８４】
尚、第１又は第２の実施形態において、ドリフト領域１０２の表面部におけるドレイン領域１０９又はコレクタ領域１１６とドリフト埋め込み領域１１４との間に、単一のＮ型上部拡散領域１１５を設けた。しかし、単一のＮ型上部拡散領域１１５に代えて、ドレイン領域１０９又はコレクタ領域１１６から離れるに従ってより低い不純物濃度を持つ複数のＮ型上部拡散領域を設けてもよい。このようにすると、ドリフト領域内部の電界を均一化することができるので、耐圧をより高めることができる。
【００８５】
また、第１又は第２の実施形態において、Ｎ型上部拡散領域１１５内のＮ型不純物濃度を、ドレイン領域１０９又はコレクタ領域１１６から離れるに従って連続的に低くしてもよい。このようにすると、Ｎ型上部拡散領域１１５のＮ型不純物濃度を、ドレイン領域１０９又はコレクタ領域１１６の形成時におけるドレイン領域１０９又はコレクタ領域１１６からの熱拡散によって制御できるので、製造工程を簡単化することができる。
【００８６】
また、第１又は第２の実施形態において、ドリフト領域１０２の内部に単一のドリフト埋め込み領域１１４を設けた。しかし、これに代えて、複数のドリフト埋め込み領域を設けてもよい。このようにすると、当該各ドリフト埋め込み領域とドリフト領域１０２との接合面積がより大きくなり、ドレイン電極１１０又はコレクタ電極１１８とソース電極１０８との間に高電圧が印加された場合にも、各ドリフト埋め込み領域とドリフト領域１０２との接合面及びドリフト領域１０２と半導体層１０１との接合面の両方から同時に空乏層が広がる。従って、ドリフト領域１０２の不純物濃度を高くしてオン抵抗を低減した場合にも、ドリフト領域１０２の全体（最も上に位置するドリフト埋め込み領域の上側に位置するドリフト領域１０２も含む）に空乏層が形成される結果、高電圧をブロックすることができる。
【産業上の利用可能性】
【００８７】
本発明は、高耐圧半導体素子の耐圧を低下させることなくオン抵抗特性の印加電圧依存性を改善できるという効果を奏し、スイッチング素子と制御回路及び保護回路とが同一の基板上に形成された電力用半導体装置等への適用が有効である。
【図面の簡単な説明】
【００８８】
【図１】図１は、本発明の第１の実施形態に係る半導体装置を示す模式的な構成断面図である。
【図２】図２は、本発明の第１の実施形態に係る半導体装置の製造方法におけるエピタキシャル成長工程を示す断面図である。
【図３】図３は、本発明の第１の実施形態に係る半導体装置の製造方法におけるＮ型不純物層拡散工程を示す断面図である。
【図４】図４は、本発明の第１の実施形態に係る半導体装置の製造方法におけるボロン注入工程を示す断面図である。
【図５】図５は、本発明の第１の実施形態に係る半導体装置の製造方法におけるＰ型不純物層拡散工程を示す断面図である。
【図６】図６は、本発明の第１の実施形態に係る半導体装置の製造方法におけるボロン注入工程を示す断面図である。
【図７】図７は、本発明の第１の実施形態に係る半導体装置の製造方法におけるリン注入工程を示す断面図である。
【図８】図８は、本発明の第１の実施形態に係る半導体装置の製造方法におけるゲート電極形成工程を示す断面図である。
【図９】図９は、本発明の第１の実施形態に係る半導体装置の製造方法におけるヒ素注入工程を示す断面図である。
【図１０】図１０は、本発明の第１の実施形態に係る半導体装置の製造方法におけるボロン注入工程を示す断面図である。
【図１１】図１１は、本発明の第１の実施形態に係る半導体装置の製造方法における層間絶縁膜形成工程を示す断面図である。
【図１２】図１２は、本発明の第１の実施形態に係る半導体装置の製造方法におけるコンタクトホール形成工程を示す断面図である。
【図１３】図１３は、本発明の第１の実施形態に係る半導体装置の製造方法における配線層形成工程を示す断面図である。
【図１４】図１４は、本発明の第２の実施形態に係る半導体装置を示す模式的な構成断面図である。
【図１５】図１５は、本発明の第２の実施形態に係る半導体装置の製造方法におけるヒ素注入工程を示す断面図である。
【図１６】図１６は、本発明の第２の実施形態に係る半導体装置の製造方法におけるボロン注入工程を示す断面図である。
【図１７】図１７は、本発明の第２の実施形態に係る半導体装置の製造方法における層間絶縁膜形成工程を示す断面図である。
【図１８】図１８は、本発明の第２の実施形態に係る半導体装置の製造方法におけるコンタクトホール形成工程を示す断面図である。
【図１９】図１９は、本発明の第２の実施形態に係る半導体装置の製造方法における配線層形成工程を示す断面図である。
【図２０】図２０は、従来例に係る半導体装置を示す模式的な構成断面図である。
【図２１】図２１は、従来例に係る半導体装置におけるドレイン電極に電圧を印加した場合の空乏層の広がりを示した断面図である。
【図２２】図２２は、本発明の基本概念を示す図である。
【符号の説明】
【００８９】
１１    ＳｉＯ２  膜
１２    ＳｉＮ膜
１３    レジストパターン
１４    レジストパターン
１５    レジストパターン
１６    レジストパターン
１７    レジストパターン
１８    レジストパターン
１９    レジストパターン
１００    半導体基板
１０１    Ｐ型半導体層
１０２    Ｎ型ドリフト領域
１０３    Ｐ型ウェル領域
１０４    Ｎ型ソース領域
１０５    ゲート絶縁膜
１０６    ゲート電極
１０７    Ｐ型コンタクト領域
１０８    ソース電極
１０９    Ｎ型ドレイン領域
１１０    ドレイン電極
１１１（１１１ａ、１１１ｂ）    素子分離
１１２    層間絶縁膜
１１２ａ、１１２ｂ    コンタクトホール
１１３    保護膜
１１４    Ｐ型ドリフト埋め込み領域
１１５    Ｎ型上部拡散領域
１１６    Ｐ型コレクタ領域
１１７    Ｐ型エミッタ領域
１１８    コレクタ電極
２０１    半導体基板
２０２    Ｎ型ドリフト領域
２０３    Ｐ型ウェル領域
２０４    Ｎ型ソース領域
２０５    ゲート酸化膜
２０６    ゲート電極
２０７    Ｐ型コンタクト領域
２０８    ソース電極
２０９    Ｎ型ドレイン領域
２１０    ドレイン電極
２１１    Ｐ型ドリフト埋め込み領域
【図１】
2008034449.tif 000003
【図２】
2008034449.tif 000004
【図３】
2008034449.tif 000005
【図４】
2008034449.tif 000006
【図５】
2008034449.tif 000007
【図６】
2008034449.tif 000008
【図７】
2008034449.tif 000009
【図８】
2008034449.tif 000010
【図９】
2008034449.tif 000011
【図１０】
2008034449.tif 000012
【図１１】
2008034449.tif 000013
【図１２】
2008034449.tif 000014
【図１３】
2008034449.tif 000015
【図１４】
2008034449.tif 000016
【図１５】
2008034449.tif 000017
【図１６】
2008034449.tif 000018
【図１７】
2008034449.tif 000019
【図１８】
2008034449.tif 000020
【図１９】
2008034449.tif 000021
【図２０】
2008034449.tif 000022
【図２１】
2008034449.tif 000023
【図２２】
2008034449.tif 000024