(57)【要約】【課題】本発明は、計算機のグラフィックおよびビデオ表示システムにおいて、表示プロセッサとメモリ間に大規模なバスを設けることにより、インターフェース処理速度の高速化を実現し、またチップ内の消費電力を制御、抑制することにより、グラフィックおよびビデオ表示において高速化を実現する。【解決手段】グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、画素データを処理するための画素データユニット（ＰＤＵ）とから構成され、ＤＲＡＭと同じ集積回路（ＩＣ）チップに集積される。また更に、該ＩＣチップは、ＤＲＡＭからＰＤＵに同時に画素データのブロックを転送するパラレルバスを含み、ＰＤＵは処理された画素データを表示するために画素データブロックを処理する。【選択図】図１
2008181136.tif 000002
【特許請求の範囲】
【請求項１】
シングルチップ表示プロセッサにおいて、
（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
（ｂ）ＤＲＡＭと同じ集積回路（ＩＣ）チップに集積され、前記画素データを処理する画素データユニット（ＰＤＵ）とから構成され、
（ｃ）前記ＩＣは、ＤＲＡＭから前記ＰＤＵへ同時に画素データのブロックを転送するパラレルバスを含み、
前記ＰＤＵは、処理された画素データを表示するために、画素データのブロックを処理可能であり、
（ｄ）前記ＤＲＡＭは、複数のワード線の行と、前記ワード線の行と直交する複数のビット線の列と、前記ビット線とワード線に接続され、それぞれ画素データのビットを記憶するビット記憶セルと、前記ビット線に接続されたセンスアンプの行と、センスアンプのグループの動作を可能にするために複数の前記センスアンプの前記グループに接続された選択線と、を備え、前記センスアンプと選択線は前記ワード線と平行に前記ＩＣチップに支持され、前記パラレルバスを構成するデータバス線はそれぞれセンスアンプの出力に接続されており、ビット線に平行に前記ＩＣチップに支持されており、
（ｅ）前記ＰＤＵは、４つのビット線の列と等しいピッチ間隔を有し、１ビットＰＤＵから構成され、データを並列に処理するために、対応するデータバスからのビットを同時に受信する、
ことを特徴とするシングルチップ表示プロセッサ。
【請求項２】
シングルチップ表示プロセッサにおいて、
（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
（ｂ）プログラムによって発行されたプログラム命令に従って画素データを処理し、前記ＤＲＡＭと同一の集積回路チップに集積化されたグラフィックプロセッサと、
（ｃ）前記ＩＣチップは、ＤＲＡＭフレームバッファからグラフィックプロセッサへとグラフィックプロセッサからＤＲＡＭへ画素データのブロックを並行して転送するパラレルバスを含み、
前記グラフィックプロセッサは処理された画素データの後に続く表示のために、前記画素データのブロックを処理し、画素データをフレームバッファに書き込み可能であり、
（ｄ）前記グラフィックプロセッサは、レジスタを備え、このレジスタは、アクセスを許容する回路を介して一組のデータバス線に接続し、最大電圧ＶＤＤが印加される電源端と接地電圧ＶＳＳが印加される接地端との間に配置されたインバータから構成され、最大電圧ＶＤＤと接地電圧ＶＳＳの差の中間の電圧をデータバス線にプリチャージすることにより一組のデータバス線に対するインバータにアクセスするサイクルを実行し、インバータを一組のデータバス線に接続するために各レジスタを選択し、電源端の電圧を最大電圧ＶＤＤに、接地端の電圧を接地電圧ＶＳＳに設定する手段を備える、
ことを特徴とするシングルチップ表示プロセッサ。
【請求項３】
前記中間電圧はＶＤＤ／２である請求項２に記載のプロセッサ。
【請求項４】
シングルチップ表示プロセッサは、
（ａ）グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）から構成されたフレームバッファと、
（ｂ）前記フレームバッファと同じ集積回路（ＩＣ）チップに集積され、プログラムによって発行されたプログラム命令に従って、前記画素データを処理するグラフィックプロセッサと、
から構成され、
（ｃ）前記ＩＣチップは、ＤＲＡＭ内において複数のセンスアンプと接続され、ＤＲＡＭフレームバッファからグラフィックプロセッサへ、そしてグラフィックプロセッサからＤＲＡＭフレームへと画素データのブロックを並列に転送するパラレルバスを含み、
前記グラフィックプロセッサは、前記画素データのブロックを処理し、続いて画素データを表示すること、および、処理された画素データをフレームバッファに書き込むことができる、
ことを特徴とする、シングルチップ表示プロセッサ。
【請求項５】
前記グラフィックプロセッサは、フレームバッファとピッチ合わせされている複数の画素データユニットから構成されている、
ことを特徴とする、請求項４に記載のシングルチップ表示プロセッサ。
【請求項６】
その入力がパラレルバスに接続され、フレームバッファから画素データを並列に受信し、受信した画素データを表示回路により処理するために出力する、出力レジスタをさらに備える、
ことを特徴とする、請求項４に記載のシングルチップ表示プロセッサ。
【請求項７】
画素データを受信する入力端と、パラレルバスを介してフレームバッファにビデオ画素データを並列に転送するために、パラレルバスに接続された出力と、を備えた、入力レジスタをさらに備える、
ことを特徴とする、請求項４に記載のシングルチップ表示プロセッサ。
【請求項８】
画素データを受信する入力と、パラレルバスを介してフレームバッファにビデオ画素データを並列に転送する、パラレルバスに接続された出力と、を備えた、レジスタをさらに備える、
ことを特徴とする、請求項６に記載のシングルチップ表示プロセッサ。
【請求項９】
表示プロセッサにおいてデータを処理する方法であって、
（ｄ）グラフィック画素データとビデオ画素データの少なくとも１つをフレームバッファとして機能するダイナミックランダムアクセスメモリ（ＤＲＡＭ）に記憶し、
（ｅ）プログラムによって発行されたプログラム命令に従って、前記画素データをグラフィックプロセッサにおいて処理し、
（ｆ）ＤＲＡＭからグラフィックプロセッサへ、そしてグラフィックプロセッサからＤＲＡＭへと画素データのブロックを並列に、ＤＲＡＭ内で複数のセンスアンプと接続されているパラレルバスを介して、画素データのブロックを並列に転送し、
を備え、
前記画素データのブロックはグラフィックプロセッサによって処理され、処理された画素データは、パラレルバスを介してＤＲＡＭに書き込まれる、
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ビットマップメモリーを利用した計算機端末表示に対する計算機モニター表示制御装置、特にフレームバッファメモリシステムと、それからの信号入力の前に計算機モニターに対して画素データを処理するフレームバッファメモリに接続した画素論理回路に関連する。
【背景技術】
【０００２】
よく知られている通り、画素は、いくつかの色を表示する計算機表示装置上の画像の構成要素である。各論理的画素は実際には、赤、緑、青の３つの画素から定義されるデータからなり、それらは、視覚的に混ぜられ、表示装置上の点に色をつける。本願において、「画素」という言葉は、１つの論理画素、即ち、データにより定義される赤、緑、青の組を意味する。
【０００３】
フレームバッファは、表示装置に表示される全画素数からなるフレームを含むメモリ（記憶領域）である。ＶＧＡモニターは６４０ｘ４８０画素の大きさのフレームの表示装置を有し、それゆえＶＧＡフレームバッファは６４０ｘ４８０あるいは３０７，２００画素を保持することができるメモリである。
【０００４】
画素は任意の数のビットをデジタル信号で記憶され、標準的な「原色」表示装置は１画素当り２４ビットを使用し、各画素の赤、緑、青色に対し、８ビットを使用する。もう１つの標準は、画素あたり８ビットのものである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
計算機の表示装置を制御するための多くのシステムが存在するが、多くのシステムはグラフィック（図形）プロセッサ、フレームバッファ、画素論理動作に対し別々の集積回路を持つ。グラフィックプロセッサは、１つのチップあるいは必要な処理機能を実行するために内部で接続された複数のチップでありうる。フレームバッファは、メモリ制御チップ並びに複数のビデオランダムアクセスメモリ（ＶＲＡＭ）あるいはダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップからなる。画素論理回路は通常、複数の高速論理回路、高速スタティックランダムアクセスメモリ（ＳＲＡＭ）チップおよび３重ランダムアクセスメモリ−デジタル／アナログ変換チップ（ＲＡＭＤＡＣ）から構成される。
【０００６】
表示制御システムの限界処理の１つは、できるだけ早くグラフィック（図形）処理を行うことである。問題点はシステムの最大速度を決定する。グラフィックシステムにおいて大きな問題点の１つは、グラフィックプロセッサとフレームバッファメモリのインターフェース処理速度である。これら２つのシステム間のバス幅はシステムが画素を処理する速度（１秒間に処理される画素数）に比例する。最近のシステムは１６ビットあるいは３２ビットインターフェースを持ち、最も強力なシステムでは６４ビットのインターフェースを持つ。
【０００７】
もう１つの大きな問題点はグラフィックプロセッサとＲＡＭＤＡＣの間に存在する。これら２つのインターフェースの容量負荷の駆動において消費される電力は、グラフィックシステム全対の電力の相当の部分を占める。
【課題を解決するための手段】
【０００８】
本発明は実質的にパーソナルコンピュータあるいはワークステーションのグラフィックまたは／あるいはビデオ表示システムの高速化を上記問題点を取り除くことにより実現する。表示プロセッサのメモリと画素プロセッサ間の大規模パラレルバスを与えることにより実現される。全画素線のデータ、フレームもしくはフレームの一部は、画素プロセッサが同時に処理された他のビットと共に各ビットを処理することにより、メモリと画素プロセッサ間で同時に伝送される。例えば、バスは、上記の従来技術のように最大６４ビットの代わりに、５１２８本の差動バス線から構成されることができる。大規模パラレルバスを与えるために、表示プロセッサのＤＲＡＭメモリのアーキテクチャが改変される。さらに、速度利得を実現するために、制御回路のような補助回路と同様に、メモリ、表示プロセッサ、デコーダ等が同じ集積回路に集積される。
【０００９】
回路の大規模な並列処理により、回路は、システム電源からの突然の大容量の電力の需要の衝撃を最小にし、集積された表示プロセッサにおいて電力消費を最小にする具体化の中に含まれる。
【００１０】
ＲＡＭＤＡＣ機能はまた、図形処理の実行において、制限要因として図形制御−ＲＡＭＤＡＣバスを除外することにより同一チップ上で集積される。
【００１１】
本発明において、メモリ制御、基本的な画素プロセッサないしＲＡＭＤＡＣを含む画素論理システムを含むフレームバッファシステム全体は、１つの集積回路チップに集積される。これは１つの独立したＩＣとして実現されるか、もしくはグラフィックプロセッサが同じＩＣに集積されることができる。本発明のフレームバッファはＤＲＡＭとして実現され、現状のＤＲＡＭプロセス（必要とされるバッファの大きさにに対する適当な次元と共に）を使用して製作される。画素プロセッサは、ＤＲＡＭフレームバッファに対し強く結合した１ブロックの論理回路として実現される。出力画素論理回路はむしろ高速論理回路、多数の高速ＳＲＡＭないし３つの高速ＤＡＣで実現される。
【００１２】
本発明は、Ｗｉｎｄｏｗｓ（登録商標） ３．１、Ｃｈｉｃａｇｏ（Ｗｉｎｄｏｗｓ ４）、Ｗｉｎｄｏｗｓ ＮＴ（登録商標）のようなビットマップ画素グラフィックシステムを使用する任意の表示装置を制御するために使用することができる。後述する本発明の説明により、設計が任意の表示の大きさに対しサポートできることが理解できる。ここで説明する実施例は、１２８０ｘ１０２４画素の表示サイズに対し行われている。また、実施例は６４０ｘ４８０画素のＶＧＡ表示に対する原色（１画素当たり２４ビット）をサポートするために使用することができる。これらのチップの中の３つを１組として、１２８０ｘ１０２４画素まですべてのビット配置画面に対する原色をサポートするために同時に動作させることができる。
【００１３】
１つのチップ上で８ビットフレームバッファにより１２８０ｘ１０２４をサポートするため、１０メガビットのＤＲＡＭがチップに集積されなければならない。チップの停止を考慮した時、１６メガビットＤＲＡＭ過程において実現されなければならない。しかしながら、例えばより小さい表示のサポートに対するより小さいチップは他の技術を使用することにより実現できる。
【００１４】
前述したように、シングルチップグラフィックシステムは、新規のアーキテクチャの中で大規模パラレルバスを使用する。これは、フレームバッファメモリと画素プロセッサ（画素データユニットＰＤＵ、最も基本的なしかし最も頻繁に使用されるグラフィックコマンドのいくつかを実現する基本グラフィックプロセッサ）間の最大の幅を持つインターフェースを与える。ここで述べられている実施例において、インターフェースバスは５１２８ビット幅であり、最も強力な以前のシステムにおいて最大幅のバス（６４ビット）より大きい大きさである。ＰＤＵは３２ビットバスを使用しグラフィックプロセッサの残りの部分にインターフェースされる。
【００１５】
本発明は、多くの異なる動作モードで使用できる。例えば、任意の大きさの１つのグラフィックウィンドウの表示に使用できる。また、任意の数のグラフィックウィンドウに対して使用できる。それにより、これらの中の任意の１つのウィンドウはリアルタイムビデオを表示することができる。本発明はまた種々のビデオ入力間のレート変換を実現し、それらを画素レートに同期させる。それはまた、動画ビデオウィンドウが表示全体をカバーすることを可能とする。それにより、動画ビデオが、ＧＲＥＹ８、ＲＧＢ３３２、ＲＧＢ５６５、ＲＧＢ５５５、ＡＲＧＢ８８８８、ＬＵＴ８、ＲＧＢ８８８、ＹＵＶ４１１、ＹＵＶ４２２、ＹＵＶ４２０等のようなフォーマットを含む種々の異なるフォーマットで入力される。
【００１６】
本発明において、さらに、ミラーリングのような、さらなるビデオ機能がサポートされる。ビデオは表示装置上に正しい方向で表示されるか、もしくは水平方向に鏡のように写し出される。これにより、ユーザが鏡に写した自分自身を見れるビデオ会議モードのサポートを可能とする。
【００１７】
ここで使用される新規のアーキテクチャと回路はまた、回路が１つのＩＣで５１２８ビットで同時に動作しなければならないようなシステムにおいて必要な多大な電力の浪費を避けるために、増大を抑制する電力を供給する。
【００１８】
本発明の実施例において、画素データを処理するための画素データユニット（ＰＤＵ）はＤＲＡＭと同じ集積回路（ＩＣ）内に集積され、ＩＣチップはさらに画素データのブロックを同時にＤＲＡＭからＰＤＵに転送するための大規模パラレルバスを含み、ＰＤＵは処理された画素データを結果として表示するために画素データのブロックを処理できるような、シングルチップ表示プロセッサはグラフィック（図形）画素データとビデオ画素データの少なくともどちらか１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）から構成される。
【００１９】
本発明のもう１つの実施例において、画素データを表示システムに供給する方法は、フレームバッファへの画素データの記憶と、グラフィック出力シフトレジスタの対応する並列入力へ送信される画素ビットと同じ数のバス線を有する大規模パラレルバス経由のフレームバッファの１行からの画素データの並列送信と、シフトレジスタから表示回路へのデータの順次的読み込みとから構成される。
【発明を実施するための最良の形態】
【００２０】
図１は基本的なパーソナルコンピュータのアーキテクチャを示す。中央演算処理装置（ＣＰＵ）１は一般的にＩＳＡバスとして知られている標準バス３にインターフェースされる。ＣＰＵはバス３を介して、立ち上げ時プログラムを記憶した読みだし専用メモリ（ＲＯＭ）、および計算機で使用されるプログラム、ファイル、データを格納するランダムアクセスメモリ（ＲＡＭ）７と通信する。ＣＰＵ１はまたプログラム、ファイル、データを不揮発的に記憶したハードディスク装置９、プリンター１０、キーボード１１および指示装置１２（マウスやトラックボールのようなもの）とバス３を介して通信する。
【００２１】
より旧式なコンピュータにおいて、表示装置１３はＩＳＡバスに接続された表示プロセッサを介してバスにインターフェースされている。近年、速度に対する計算機の要求は、例えばビデオや他のマルチメディアアプリケーションを操作するためのいくつかの変更を必要としてきた。計算機の１つの重大な速度の問題点は、マルチメディアに含まれる信号を充分な速度で処理できなかったＩＳＡバスの速度であった。それゆえ、ローカルバスあるいはＶＥＳＡバスのような、図１においてＩＳＡバスよりずっと高速で動作しバッファ１７を介して計算機システムＣＰＵ１にインターフェースするシステムバス１５のような新しいバスが作られた。ビデオインターフェース回路１９は、グラフィックプロセッサ２１と補助回路と同様にバス１５に接続される。グラフィックプロセッサ２１からのデジタル出力信号は、各画素の色が取り出される参照テーブル（ＬＵＴ：Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）２３に与えられ、ＬＵＴの出力信号は、表示装置に与えられるためにアナログの赤、緑、青色信号に変換するデジタルアナログ変換器に与えられる。
【００２２】
一般的に知られているように、グラフィックプロセッサ２１は描画装置２７、表示プロセッサ２８、およびＣＲＴ制御装置２９から構成される。グラフィックプロセッサ２１は表示画素データを、フレームバッファと呼ばれるＶＲＡＭ（ビデオランダムアクセスメモリ）のようなメモリ３１の中に記憶する。ここで、画素データは描画装置２７によって生成または修正され、表示プロセッサ２８によってＶＲＡＭ３１の中に再記憶され、ＣＲＴ制御装置２９により表示のためにＬＵＴ２３に出力される。
【００２３】
グラフィックプロセッサ２１はバス３３を介してＶＲＡＭ３１に接続され、そのサイズはシステムバスと、表示プロセッサ２８により操作されるバスサイズによって決定されてきた。以前から知られているように、このバスは１６ビットあるいは３２ビットの幅を持ち、もっとも強力な最近の計算機のみ６４ビットバスを持つ。グラフィックプロセッサ２１の速度は、ＶＲＡＭ３１に対しデータを伝送する速度によって制限されるシステムが画素を処理することができる速度に比例する。この速度はバス３３の幅によって制限されてきた。
【００２４】
図２において、従来技術のシステムバスに接続された構成要素は、本発明のシングルチップ表示プロセッサにより取って代わられた。具体例については後述する。
【００２５】
図１のシステムのグラフィックプロセッサ２１の代わりに、表示プロセッサ４０は、３２ビットバス４１を介してシステムバス１５と制御入力（図示していない）に接続されており、４ビットバス４２を介してデジタル化されたビデオ信号を受信する。表示プロセッサ４０は１つの集積回路において、ＤＲＡＭ４４、画素プロセッサ４６、画素論理システム４５、および３重ＲＡＭＤＡＣ４９から構成される。後述するように、これは更に、画素フレームバッファサブシステム、画素出力経路サブシステム、ビデオ入力フォーマッタ４８、およびフレームバッファ制御を説明している。これらは、グラフィックアクセラレータの機能を与えるため内部で接続されている。
【００２６】
描画装置４７は、後段の処理のためにメモリ４４に格納されたグラフィックデータをバス４１を介して生成するためにシステムバスに接続されている。あるいは、描画装置４７は、後述するように本発明により描画機能が与えられるため、主計算プロセッサから画素プロセッサに対するプログラム命令において実現される。この説明において、各画素は８ビットで記述されている。
【００２７】
図３において、本発明の実施例を構成するフレームバッファと画素出力経路サブシステムを示す。１画素当り８ビットのバッファサブシステムは実施例の最大のサブシステムを形成し、８つの別々のフレームバッファブロック５０からなる。これらの各ブロックは、８ビット画素によって定義される全体のフレームの各画素の１ビットを保持する。この構成により、シングルフレームバッファブロック内で、全画素が１ビットずつ互いに画素間で処理するスピードとバンド幅を促進するような相互作用が起こる。
【００２８】
３２ビットバス５２（図２のバス４１に対応）は各フレームバッファサブシステムをシステムグラフィックプロセッサに接続する。システムは１サイクル３２ビットで読みだす。しかしながら、書き込みサイクルの間、システムは全ての８つのバッファブロック５０に対しデータを送信し、２５６（３２ｘ８）ビットの有効書き込み幅を許可する。しかし、システムバス幅は、必要なシリコン領域とバス幅に比例して増加するスループットの間で決定される。システムバスが２のべき乗の数となる任意の数の伝導体を持つことが可能であることは認めなければならない。
【００２９】
２番目の重要なサブシステムは、画素出力経路サブシステム５４である。画素出力経路サブシステム５４はグラフィック画素入力ポートとビデオ画素入力ポート（図中、「グラフィック入力」と「ビデオ入力」）からなり、それらのいずれも３２ビット（４画素）幅からなり、それらはそれぞれフレームバッファのグラフィック出力ポートとビデオ出力ポートに接続される。画素出力経路サブシステム５４は各出力サイクルに対する唯一の画素に対するデータを必要とする。グラフィック出力とビデオ出力に対する４画素幅入力により、フレームバッファ出力動作において、１／４の出力サイクルスピードでの動作が可能となる。しかしながら、これら入力の他の幅（ビット容量）は、フレームバッファ（後述）の出力レジスタが他のスピードで動作することを可能とするため使用される。例えば、８個のグラフィック出力とビデオ出力に対する入力画素幅は、フレームバッファ出力レジスタが１／８の出力周波数で動作することを可能にする。
【００３０】
画素出力経路サブシステム５４は、グラフィック入力とビデオ入力上の画素データを受信し、これらの画素を入力し、赤、緑、青のアナログ信号（図２のＲＧＢ）をモニター上の表示装置に対して出力する。画素出力経路サブシステム５４の詳細な動作については、図１８に関連して以下に説明する。
【００３１】
フレームバッファ制御５６は、フレームバッファブロック５０に接続され、「フレームバッファ制御」バス上の制御データをシステムプロセッサから受信し、またＤＲＡＭの制御、画素データユニットの動作のようなフレームバッファの機能、ビデオ入力、ビデオ出力、グラフィック出力動作からなるフレームバッファの動作を制御する。
【００３２】
ビデオ入力フォーマッタ５８中のビデオデータは、１６ビットバス「ビデオ入力」上のビデオ画素の入力を受信し、これらの画素を効果的に記憶するためにビデオ画素を再フォーマットする。
【００３３】
図４は、図３に説明されたものと同一のフレームバッファブロック５０のブロック構成図であり、それは１２８０ｘ１０２４を形成する１ビット画素フレームバッファブロックである。これは２５６０行と５４４列からなる表示画素を記憶するＤＲＡＭ５８を使用することにより実現される。
【００３４】
表示装置によく似たメモリを構成するのは有利である。例えば、表示画素の１つの行をメモリの１つの行に記憶すべきである。画素が表示画面上に表示された時、同時に１つの画素が表示される。最初に１つの行が走査され、それから行間を再トレースし、次の行が走査される。それゆえ、１つの行の全ての画素が、次の行の画素を読む前に読み出される。このように、ＤＲＡＭは、ファーストページモードに似た方法で読み出される。この動作は、行に対するアクセスがその行からのビットをアクセスするよりも長い時間がかかるという理由から従来のランダムアクセスより速い速度で動作する。またそれは、行サイクルが行からのビットを読みだすよりもずっと大きい電力を使用するという理由からずっと少ない電力で使用できる。
【００３５】
２５６０列幅に選ばれた各ＤＲＡＭバッファブロックのサイズは、ＤＲＡＭバッファブロックのアスペクトレシオの最適化と、１つのワード線（行）が最大２５００列を持つ（容量と速度の考慮に従う）という事実の、２つの要因に基づいている。それゆえ、１２８０ｘ１０２８画素のシステムによってサポートされる最大表示画面サイズに対して、２行の画素はＤＲＡＭバッファブロックの１つの行に適合する。それゆえ表示装置の１０２４行をサポートするため、ＤＲＡＭは５１２行が必要である。ＤＲＡＭの３２行の特別行がプロトタイプシステムの各バッファブロックに追加され、それは、グラフィックプロセッサに対するメモ書き用メモリのように、ＰＤＵレジスタに対する画素の色やパターンを記憶し、テキストに対するフォントを記憶し、ビデオを記憶する等種々の目的に利用される。メモリの別々の領域において、動画ビデオに対する画素データを記憶することは、実際の表示メモリ領域に記憶するよりは、しばしば有利であり、それにより、ビデオデータをグラフィックデータとは異なるフォーマットで記憶でき、多くの高度な表示機能が処理できる。それゆえ、ＤＲＡＭの特別な３２行（あるいはそれに等価な表示画素の６４行）はこれらの項目を記憶するのに使用される。
【００３６】
もちろん、もし、表示装置が最大１２８０ｘ１０２４画素でなかったら、動画ビデオデータを含み高解像度のビデオデータの記憶を可能にするこれらの機能に対してより多くの線が利用できる。本発明は、ＤＲＡＭの３２行の特別行を使用することで制限されるものではない、より少ないあるいはより多い数の特別行を使用してもよい。
【００３７】
２５６０行、５６４列のＤＲＡＭバッファブロックサイズはもう１つのよい選択である。これは８ビット画素モードにおいて１２８０ｘ１０２４画素表示のサポート、および原色モードにおいて（画素あたり２４ビット）、８００ｘ６００（ＳＶＧＡ）表示をサポートをする。
【００３８】
一般的に、本発明は最も重要と考えられる要因に依存する任意の効果的なサイズのＤＲＡＭアレイを使用する時に利用される。
【００３９】
各フレームバッファブロック５０はまたビデオ入力シフトレジスタ６０、ビデオ出力シフトレジスタ６２、グラフィック出力シフトレジスタ６４の３つのシフトレジスタからなり、メモリ制御６６に接続された制御入力を持つ。ビデオ出力シフトレジスタはビデオ出力ポート「ビデオ出力」を有し、グラフィック出力シフトレジスタはグラフィック出力ポート「グラフィック出力」を有し、該グラフィック出力ポートは「ビデオ入力」と画素出力経路サブシステム５４の入力ポートの（図３）「グラフィック入力」に対する入力となる。これらの３つのシフトレジスタ６０、６２、６４は外部のソースからのビデオ画素データを入力、および表示装置への伝送に対する画素出力経路サブシステム５４へのビデオ画素データとグラフィック画素データの出力のために使用される。入力および出力される画素は同時に１つの画素に伝送され、これらシフトレジスタは、ＶＲＡＭ（ビデオランダムアクセスメモリ）と同様に行に沿って連続的に構成される。上記シフトレジスタは６４０ビット幅（後述する３２０ビットレジスタ２個より構成される。）である。
【００４０】
これらのシフトレジスタはＤＲＡＭバッファブロックと等しいピッチ間隔であるべきである、すなわち、各レジスタビット記憶構造が、集積回路においてＤＲＡＭバッファブロックの４列と等しい物理的な幅であるということは重要なことである。
【００４１】
シフトレジスタが１２８０ビット幅のピッチ間隔の等しいシフトレジスタから構成された時、これは６４０ビット形式の２倍の集積回路の領域を必要とするが、シフトレジスタへ１２８０画素の全ての線を記憶することができる。一般的にここで説明された機能的な方法によって、ピッチ間隔の等しいシフトレジスタの有効な幅が利用される。
【００４２】
それぞれのシフトレジスタは類似の方法で動作するので、グラフィック出力シフトレジスタ６４の動作についてのみ、以下に説明する。
【００４３】
表示装置がインターバルを再トレースする間、システムプロセッサは新しい画素の行を表示装置に出力するよう要求する。ＤＲＡＭフレームバッファ６５の中の１つのワード線は論理レベルが「ＨＩＧＨ」になり、ＤＲＡＭの行が読み出される。この行の３２０ビットは、データバス６８を介して１つのサイクルの中で、グラフィック出力シフトレジスタ６４に伝送される。システムが最初の画素に対して要求した時、グラフィック出力シフトレジスタ６４はデータを順次シフトし出力し始める。これら３２０画素に対するシフトアウト期間の間はいつでも、システムは次の３２０画素の組を要求できる。次にＤＲＡＭバッファブロックは次の３２０画素を含んだ行を読みだし、これらを２番目の３２０ビットグラフィック出力レジスタに書き込む（グラフィック出力レジスタは２つの３２０ビットレジスタから構成されることに注意する）。
【００４４】
最初の３２０画素の組が順次読みだされると即座に、２番目のグラフィック出力レジスタ６４が読みだされ始める。次に、２番目のグラフィック出力レジスタ６４が読みだされている間はいつでも、その次の３２０画素が最初の３２０ビットレジスタにロードされる。この過程は線を構成する最後のデータが読みだされるまで続く（すなわち、最大で、１２８０画素幅の最大画面の４倍まで）。
【００４５】
この実施例において並列に動作する８つのフレームバッファ５０が存在し、グラフィック画素は１画素当り８ビットで格納され、１画素あたり１ビットのみが各グラフィック出力レジスタ６４から必要とされる。しかしながら、シフトレジスタのサイクル時間が、同時に１ビットが出力される場合よりも４倍遅くなるように４ビットが並列に出力される。約７０Ｈｚのリフレッシュレートで動作する１２８０ｘ１０２４画素の画面サイズの場合、出力画素レートは１３５ＭＨｚである。並列な４ビットの出力では、シフトレジスタは３４ＭＨｚでの動作のみが必要であり、これにより実現が容易となる。
【００４６】
ビデオ出力シフトレジスタ６２はグラフィック出力シフトレジスタ６４と類似の方法で動作すべきである。該ビデオ出力シフトレジスタ６２はビデオウィンドウに遭遇した時に使用される。システムは、該ビデオ出力シフトレジスタ６２がフレームバッファブロック６５からの更なる３２０ビットのデータをロードされるタイミングを決定する。このデータはグラフィック出力レジスタ６４に対し出力される。
【００４７】
ビデオ入力シフトレジスタ６０は４ビットバスで示され、ビデオデータストリームを転送するための「ビデオ入力」バスを有する。シフトレジスタ６０は、それの３２０ビットレジスタの１つがいっぱいになるまでビデオデータを計算し、またフレームバッファにこのデータをダウンロードする。この入力ビデオデータストリームは、図２の入力４２に示されているように、ＶＥＳＡ（ビデオ電子標準協会）のメディアチャンネルのようなチップ外部のソースからから発生する。それゆえ、デジタル化されたビデオデータは、画素あたり３２ビットモードでおいてでさえ、４ビットバスに入力され相対的に遅い速度で実行される。
【００４８】
画素データユニット（ＰＤＵ）７０は、各フレームバッファブロック６５とピッチ間隔が等しく、メモリ制御６６と同様に大規模パラレルバス６８に接続されている。各ＰＤＵは、画素の処理に対して異なった機能を利用しながら６４０画素が同時に処理されるように６４０ビットを処理する。一般的に、ＰＤＵに対して任意のビット幅が使用される。しかしながら、６４０の幅が、この回路がＤＲＡＭ６５とピッチ間隔を等しくするためには望ましい（１ＰＤＵビットは各４ＤＲＡＭ列に対応する）。
【００４９】
シフトレジスタに関して、必要とされる集積回路のチップの領域を最小化は、より大きなスループットとＰＤＵ幅のビット数の最大化の間の関係で決定される。例えば、３２０ビット幅は、同様の動作を許すために、集積回路の１／２の領域のみを必要とするが、２倍のサイクル数を必要とする。しかしながら、任意のＰＤＵのビットサイズが選ばれても、それはＤＲＡＭに対してピッチ間隔が等しくなければならない。
【００５０】
ビットマップ画素において実行されるために必要な一般的な動作は、１ビットブロック転送である、すなわち、任意の画素ブロックを論理動作を同時に実行する表示画面上の新しい位置（フレームバッファＤＲＡＭの一部分からまた別の部分へ）へ移動することである。８つのフレームバッファブロックのそれぞれが、フレーム全体の各画素の１ビットを保持するため、これら転送機能は各フレームバッファブロックに対して全く局所的であり、８ブロック全てにおいて同時に起こりうる。垂直方向に移動するために、ＤＲＡＭは１つの行にアクセスし、これをセンスアンプあるいはＰＤＵレジスタの中に記憶する、次にこれを別の行に書き戻す。水平方向に移動するために、システムはＰＤＵレジスタに対して３２ビットワードでアクセスすることができるため（本実施例において）、任意の画素が、システムバスを使用し、３２ビットまでのブロック内を同時に３２の倍数ごとに、水平方向に移動される。高解像度の移動なために、システムバスを介して各ＰＤＵとメモリ制御６６にそれぞれ接続されたバレルシフター７２が利用される。
【００５１】
各フレームバッファブロックに対するメモリ制御６６はＤＲＡＭを制御するために標準メモリ制御回路を含む。またそれは、ＰＤＵ７０の動作に対する命令デコーダとＰＤＵ７０、バレルシフター７２のアドレス指定と制御を行う回路を含む。
【００５２】
メモリ制御６６は領域デコーダを含むべきである。通常、デコーダは入力の組の１つを選択する。例えば、２０個の３２ビット幅ＰＤＵ回路に対して、通常のデコーダは２０個のＰＤＵの中のただ１つのみのアクセスを許可する。領域デコーダは１つのＰＤＵ、２０個すべての２つの隣接したアドレスを持つＰＤＵ、あるいは隣接したアドレスを持つ制限数（すなわち２０）までの任意の数のＰＤＵにアクセスすることを許す。これにより、多くの異なる幅のデータがシステムによりＰＤＵに書き込まれる。例えば、それにより、システムがシングルサイクルの中で全ての幅のＰＤＵレジスタを消去することが許される。
【００５３】
部分的な領域デコード機能が実行される。これは、２０個のＰＤＵから１個か、２０個か、あるいは２個か４個かまたは８個のグループのＰＤＵを選択するようないくつかの領域デコード機能を許す。このデコーダを使用する利点は標準的なプリでコードアドレスにより実行されることである。１ビットの各プリデコードバスを１に設定することを許可することだけでなく、各バス上の任意の数のビットを１に設定できる。これは、密度の高い等しいピッチ間隔を持つ回路において、さらなる領域を必要とせず、レジスタへの書き込みに対してずっと高い自由度を与える。
【００５４】
全領域あるいは部分的な領域デコードはＰＤＵに対してのみだけではなく、シフトレジスタとＤＲＡＭそれ自身に対しても利用される。シフトレジスタにおいて各３２０ビットレジスタの１部分がロードされ、あるいはメモリに対して書き込まれる。ＤＲＡＭにおいて、複数のワード線が「ＨＩＧＨ」になることが許される。これはメモリのフラッシュ消去またはメモリのサブセクションのフラッシュ消去ないしメモリのラージセクションへのパターンのロードを許可する。
【００５５】
図５は２５６０ｘ５４４ビットのＤＲＡＭの詳細なブロック構成図である。ＤＲＡＭブロックサイズは、ビット線の容量とセル容量の比率が妥当な値（１０のオーダー）のままであるように２７２行に制限される（制限されたブロックは構成要素７４に示されている）。センスアンプ７６の行は、標準的なＤＲＡＭのようにＤＲＡＭセル読みだしないし再記録するためのアレイの各サイドに沿って配置される。本発明においてビット線センスアンプは、関連するメモリアレイがアクセスされていない時にＰＤＵの動作に対する一時的データレジスタのような追加の機能を持つことができる。本実施例において、Ｘデコーダ７８Ａ、７８Ｂに対するアドレスは、「Ｘアドレス」入力線を経由する。これらの中で１つのデコーダアレイのみが、ある１つの時間において可能状態となる、すなわち最も重要な「Ｘアドレス」ビットが、Ｘデコーダ７８Ａに対し反転しないで使用され、Ｘデコーダ７８Ｂの可能状態に対して反転して使用される。
【００５６】
本発明で使用されているＤＲＡＭ７４と標準的なＤＲＡＭの大きな違いは、広域なデータバス構造である。標準的なＤＲＡＭにおいて１つのワード線は、１行のセンスアンプにより１行のセルのアクセスないし読みだしを許す。次にこれらのセンスアンプの小さいサブセットはＹ選択信号により可能状態となり、該サブセットによりセル内に記憶されたデータをデータバス上に出力する。データバスは、４ビットあるいは可能であれば８ビット幅でしかなく、センスアンプ上を行とワード線に対して平行に走っている。Ｙ選択線は、列とビット線に対して平行に複数のＤＲＡＭアレイとセンスアンプの行の上を走っている。
【００５７】
本発明において、データバスとＹ選択線の位置は図６に示されているように物理的に交換される。この図において、よく知られているようにワード線（行）８１はビット線（列）８２と直交しその交点に隣接して、ビット記憶セル８３は、ワード線を介してセル行が可能状態にされた時に、該行上のセルに記憶された電荷がビット線に出力されるように接続される。センスアンプの行はビット線に接続される。よく知られているように各センスアンプはビット線ポート、データバスポートないしＹ選択ポートを有する。
【００５８】
前述したように従来技術においては、各センスアンプのデータバスポートに並列に接続されたデータバスはワード線に平行に走り、Ｙ選択線はビット線に平行に走っている。しかしながら、本発明においては、データバス線８６はビット線に平行に走り、１組は２つのセンスアンプのデータバスポートに接続されている。このように、４ビット線ごとに１つのデータバスの組があり多くのデータバスの組により大規模パラレルバス６８が構成される。
【００５９】
一方、Ｙ選択線はセンスアンプ８４に対しページモードで作用し、それゆえ、複数のセンスアンプが同時に選択される。このようにＹ選択線は多数のセンスアンプのＹ選択ポートに接続されている。Ｙ選択線は、ワード線に平行に走り、各データバスに接続された２つのセンスアンプ８４から１つを選択するために２本の線のみが必要とされる。
【００６０】
図６はさらに、レジスタ６４の代表的な１つおよびＰＤＵ７０に対する大規模データバス線の拡張を示す。
【００６１】
前述したように、センスアンプ８４はＹ選択ポートを経由してアドレス指定され、データを同時にレジスタ６４、ＰＤＵ７０等に対して送信するためにデータをデータバス線に出力する。
【００６２】
本実施例の６４０ビット幅のデータバスにより、データバス上のデータの同時の使用に対してセンスアンプの１／２が選択される。前述したように、２つのＹ選択線８７はワード線の行に平行に走る。６４０ビット幅のＰＤＵに対して走るデータバス線は１サイクル中での完全なロードと読みだしの実行を許可する。この方法は任意の数のデータバス線に対して利用される。例えば、１２８０データバスはすべての行のセンスアンプがデータバスに同時にアクセスできるようにビット線に対して平行に走る。
【００６３】
図７は、２０個の３２ビットＰＤＵユニット９０からなる６４０ビットＰＤＵを示す。各３２ビットＰＤＵは３２個の同一の１ビットＰＤＵから構成される。３２ビットＰＤＵユニットのそれぞれは、ＰＤＵアドレスとバッファグローバル信号をデコードする専用ＰＤＵデコーダ９１によって制御される。前述したように、ＰＤＵはＤＲＡＭと１つのＰＤＵに対して４列という間隔の整合性をもつ。ＤＲＡＭ集積回路のレイアウトにおいて、金属のワード線がポリシリコンのワード線に接続されているセル間でギャップが設けられている。このギャップはＰＤＵデコーダ９１を位置付けるＰＤＵおよびＤＲＡＭに対する追加の電源線において使用される。
【００６４】
図８は、１ビットＰＤＵのブロック構成図である。１ビットＰＤＵは、ソースレジスタ９３、行き先レジスタ９４、ブラシレジスタ（Ｂｒｕｓｈ Ｒｅｇｉｓｔｅｒ）９５、ＲＯＰ４レジスタ９６およびマスクレジスタ９７、システムバスインターフェース９９、ないしＲＯＰ４（４入力ラスター動作）回路９８から構成される。これらの回路のすべてはデータバスインターフェース１００を経由して大規模パラレルデータバス６８に接続される。
【００６５】
１ビットＰＤＵは、４入力ラスター動作機能を使用する標準的なビットブロック伝送（ＢｉｔＢｌｔ）コマンドを実行するために必要な最小の回路である。ＢｉｔＢｌｔはもっともよく使われるグラフィックコマンドであるため、より速くより効果的にこのコマンドが実行されるほど、グラフィックプロセッサはより強力になりうる。本発明により、ＢｉｔＢｌｔコマンドを１サイクルで実行でき、６４０画素（５１２８ビット）かそれ以上を同時に処理できる。
【００６６】
知られている通り、４入力ＢｉｔＢｌｔコマンドは基本的に表示装置上の１つの位置（ソース）から表示装置上の２番目の位置（行き先）へのソースと行き先の画素の間で定義された論理的動作を伴った画素ブロックのコピーである。例えば、ソース画素は書き込みが行われる行き先画素との間で、ＡＮＤか、ＯＲか、もしくはＸＯＲされる。さらに、ブラシ変数は、さらなる可能な機能のためにソースと行き先画素に対して論理的に動作する。本構成において、３つの変数に対する任意の論理的動作はソース、行き先、ブラシの間で出力をマスクする４番目の１ビット変数と共に許される。３つの変数において２５６の可能な論理動作が存在するため、各ＰＤＵはすべての動作の実行と出力のマスキングを行う。
【００６７】
図８に示された例において、３つの変数はソース、行き先、ブラシレジスタ９３、９４、９５の中で保持され、マスクビットがマスクレジスタ９７の中で保持される。ＲＯＰ４プロセッサ９８は実際の動作を実行し、ＲＯＰ４レジスタはＲＯＰ４プロセッサの出力データを保持する。
【００６８】
すべてのＰＤＵユニットのレジスタは２つのレジスタバスＲＢ０とＲＢ１に対して２つのポートを持ち、メモリ（大規模パラレルバス６８を通して）、システムバス（システムインターフェース９９を介しシステムバスＳＢを通して）、あるいは他の任意のＰＤＵレジスタによってアクセスされうる。すべてのレジスタは同時にＲＯＰ４プロセッサ９８に１つのサイクルで動作が完遂するように接続されうる。
【００６９】
１ビットＰＤＵのレイアウトは図８に示されたレイアウトに従う。レジスタとＲＯＰ４プロセッサは列上にありＤＲＡＭに対しておよび互いにピッチ間隔が等しくされている。２つの異なった金属のバス（１つのバスはデータバスとシステムインターフェースへ延び、１つのバスはＲＯＰ４プロセッサ９８とレジスタを接続している）はこの回路上を走り、それぞれすべてのレジスタに接続されているが、１つはＲＯＰ４プロセッサ９８上で接続が切れている。
【００７０】
ＰＤＵのＲＢ０インターフェースが直接的に大規模パラレルデータバスにインターフェースするため、ＤＲＡＭのセンスアンプがＰＤＵの動作に対して一時的記憶レジスタとして使用することができる。
【００７１】
ＰＤＵとシフトレジスタから構成される集積回路の高い集積度のために、追加の要素を作り、誤りの発見された要素に取って代わるようなリダンダンシー（余分な構成要素）を利用することが好ましい。ＤＲＡＭに対しては、よく知られている修復技術を使用して、使用されていないＤＲＡＭセルの追加の列とセンスアンプが誤りの見つかったものに取って代わるような列のリダンダンシーが使用されるべきである。
【００７２】
図９は、ソース、行き先、ブラシ、およびＲＯＰ４レジスタに対して使用される回路の概略図である。レジスタをできるだけ小さくするために、それらが４列のＤＲＡＭと等しいピッチ間隔であるため、レジスタは交差した１対のインバータ１０２から構成されるべきであることが望ましい。この回路にアクセスするために、２組のＮＭＯＳ型電界効果トランジスタ（ＦＥＴ）が使用されるのが好ましい、各組のトランジスタはそれぞれのゲートを１ビットＰＤＵに対するＲＢ０＿ＡＣＣとＲＢ１＿ＡＣＣ線入力に接続され、それぞれのソースは互いに接続され、インバータ１０２のそれぞれのポートの１つに接続されており、１組のそれぞれのドレインはＲＢ０とＲＢ１のリード線に接続される（前述）、他の組のドレインは２つのバスの位相が反転したＲＢ０＿、ＲＢ１＿のリード線に接続されている。相互結合された１組のインバータの反対の極性を持った共通ソースはそれぞれ１ビットＰＤＵに対するＰＲとＰＲ＿リード線入力に接続されている。
【００７３】
ＰＤＵのレイアウトのために、２ポートレジスタが使用される。また、すべてのレジスタをＲＯＰ４プロセッサに接続するためにバスが使用される。２ポートの各ＰＤＵレジスタによって、レジスタにアクセスするための最大の柔軟性が得られ、これらのレジスタはすべて同じ設計であるため、１つのレジスタに対してのみ実施されればよい。
【００７４】
このレジスタの設計は多くの点でＤＲＡＭのセンスアンプに類似しているということが理解できる。このように、このレジスタがインバータ１０２に対し過剰電圧をかけることにより書き込まれた場合、５１２８個のレジスタに同時に書き込む時に多大な電力が消費される。それゆえ、インバータは、不当な力による過剰な電圧が各ビットにかからないような方法で書き込まれるのが好ましい。
【００７５】
書き込みにおいて、相互結合されたインバータは、最大電圧（ＶＤＤ）電源（以下、電源と称す）と接地（ＶＳＳ）に接続されるよりも、ＰＲ線とＰＳ＿線に接続される。書き込みは、ＰＲ線とＰＳ＿線を１／２ＶＤＤに等しくすることにより始まる。次に入力データがレジスタバスに与えられる。選択線ＲＢ０＿ＡＣＣあるいはＲＢ１＿ＡＣＣは論理的に「ＨＩＧＨ」になり、最終的にＰＲとＰＳ＿線は過度に速い立ち上げ時間を伴わず徐々にそれぞれＶＤＤとＶＳＳになる。
【００７６】
ＦＥＴにアクセスするＮＭＯＳはＶＤＤを通過させないが、ＶＤＤ−Ｖｔの値は通過させるということに注意すべきである。ここでＶｔはＦＥＴの動作しきい電圧値である。レジスタを読み込む時のこの問題を解決するため２つの方法がある。
【００７７】
最初の方法において、レジスタバスに対して、読み込み動作前にあらかじめＶＤＤの電圧が加えられる。しかしながら、この動作に対する５１２８個の別々のバス上のＶＳＳに対する相互結合の適当な側を落とすために必要な電源電圧は非常に高いので、以下に述べる第２の方法が好ましい。
【００７８】
第２の方法において、電圧ＶＰＰを供給することができる電源が、レジスタをアクセスするために使用される。ＶＰＰはチップ内あるいはチップ外で生成され、ＶＤＤよりも高いＶｔ電圧よりもわずかに高い電圧である。レジスタをアクセスするため、ＲＢ０＿ＡＣＣとＲＢ１＿ＡＣＣの電圧が上げられた時、それらはＶＰＰとなるまで電圧を上げられまた、結果としてＲＢ０とＲＢ１バスの上の電圧はＶＤＤになる。ＶＰＰ電源は５１２８レジスタを同時にアクセスするために十分に強力でなくてはならない。これを可能とするために、ＲＢ０＿ＡＣＣとＲＢ１＿ＡＣＣは最初のＶＤＤまでの引上のタイミングを合わし、次にＶＰＰ電圧電源がこれらの線をＶＤＤからＶＰＰへ引き上げる。
【００７９】
図１０は、マスクレジスタを示したものである。このレジスタは図９に示したレジスタ構成と、３番目のポート、ＤＡＴＡ、ないしＲＯＰ４プロセッサに直接接続されるＤＡＴＡ＿を含むことを除けば同じものである。
【００８０】
図１１は、ＲＯＰ４プロセッサのブロック構成図である。命令（例えば、入力バスＲＯＰ３上において、３入力上で２５６の論理動作を指示する）は、８対１マルチプレクサ１０６を使用することにより実行される。ＲＯＰ３バスは８ビットバスであり、即ち命令はマルチプレクサ１０６に対する入力データとして使用される８ビットである。３つのレジスタ９３、９４、９５からの３つの値（マルチプレクサ１０６のそれぞれの入力に対応するＳＲＣ，ＳＲＣ＿，ＢＲＵＳＨ，ＢＲＵＳＨ＿，ＤＥＳＴ，ＤＥＳＴ＿線によって伝送される）はマルチプレクサに対する線を選択する時に使用される。２対１マルチプレクサ１０８に対するマスクレジスタ入力、ＭＡＳＫ、ＭＡＳＫ＿は、ＲＯＰ４の出力線ＯＵＴ、ＯＵＴ＿上への出力に対するマルチプレクサ１０６の出力の選択か、あるいはＤＥＳＴと名付けられたポートに接続する経路を介して行き先値をそれ自身に戻す古い行き先値の書き込みを決定する。
【００８１】
図１２は、８対１マルチプレクサの概略図である。ここで複数（８）のパラレル線（１つの線がＲＯＰ３バスの１つの線を形成する）上のＦＥＴ１１０は、それらのソースをドレイン回路に直列に接続され、前述した選択方法に従い、ゲートはソース、行き先、ブラシレジスタに接続された線に接続されている。パラレル線の反対の端は１つにまとめて接続され、またマルチプレクサの出力に接続される。集積回路のレイアウトを小さく保つために、ＮＭＯＳ通過トランジスタが、以前に説明した実現において使用される一方で、標準的なＣＭＯＳロジックあるいはＣＭＯＳ伝送ゲートを使用することにより、マルチプレクサの他の実現が使用される。
【００８２】
図１３は、２対１マルチプレクサ実現の概略図である。ＮＭＯＳ型ＦＥＴ１１２Ａ、１１２Ｂの組のゲートはそれぞれ２ビットバスＲＯＰ４の線（図１１のＭＡＳＫ、ＭＡＳＫ＿のリード線に対応した）に接続される。ＦＥＴ１１２Ａのドレインは、ＲＯＰ３＿ＯＵＴ線を介して８対１マルチプレクサ１０６の出力に接続され、ＦＥＴ１１２ＢのドレインはＤＥＳＴポートに接続される。ＦＥＴ１１２Ａ、１１２Ｂは共に出力ポートＯＵＴ、インバータ１１４の入力、出力ポートＯＵＴ＿に接続される出力に接続される。
【００８３】
ＮＭＯＳ型ＦＥＴがＶＤＤ−Ｖｔのみを通過させるということから、２対１マルチプレクサにおいてインバータ１１４を通してしきい損失が存在するということに注意すべきである。それゆえ、２対１マルチプレクサにおいてインバータのしきい値は（ＶＤＤ−Ｖｔ）／２に設定されるべきである。それゆえ、もしＯＵＴリード線が論理的に「ＨＩＧＨ」レベルになった時、それは、ＶＤＤ−Ｖｔの電圧になる。しかしながら、ＲＯＰ４レジスタが上述したタイプであるので、この電圧と接地の差を容易に検出できる。それゆえ、最大のＶＤＤ値は、ＲＯＰ４制御装置の出力データが保存された時、そのレジスタに再記憶される。
【００８４】
図１４はデータバスインターフェース１００の構成概略図である。ＤＲＡＭデータバス（ＤＢ、ＤＢ＿）とＰＤＵレジスタバス（ＲＢ、ＲＢ＿）間のインターフェースは図８に示されている。この回路はＤＲＡＭのセンスアンプにアクセスするビット線に対する回路に類似している。ＡＣＣＥＳＳ線を介して可能状態にされるゲートを持つ２つのＮＭＯＳ型ＦＥＴ１８０Ａ、１８０Ｂは、ソース・ドレイン回路を通して、データバスＤＢ、ＤＢ＿がレジスタバスＲＢ、ＲＢ＿を駆動、あるいはレジスタバスがデータバスを駆動するのを許可する。
【００８５】
ＦＥＴ１８１、１８２Ａ、１８２Ｂにおいて、それらのゲートはＥＱＵ線に接続されており、ソース・ドレイン回路はそれぞれ、（ＤＢ、ＤＢ＿）、（ＶＢＬＰ、ＤＢ）、（ＶＢＬＰ、ＤＢ＿）にアクセスし、ＥＱＵ線に制御信号が現われた時、ソース・ドレイン回路を通して、データバスを共通電圧ＶＢＬＰに等しくする。このように電圧を等しくすることは、センスアンプあるいはレジスタバスがデータバスＤＢ、ＤＢ＿に書き込む前に必要である。ＶＢＬＰはＶＤＤ／２に等しく、レジスタバスが書き込む前に、データバスに対するこの中間電圧でのプリチャージを許す。もし、データバスがレジスタ線に書き込む場合、レジスタバスはＶＤＤ／２にプリチャージされなければならない、また上記回路は、システムバスインターフェース９９の中にある（図８）。
【００８６】
ＤＲＡＭへの書き込みに対しては、以下の順序に従うｉ）システムバスインターフェース９９を使用してレジスタバスがＶＢＬＰ＝ＶＤＤ／２にプリチャージされる。
ｉｉ）ＰＤＵの１つのレジスタが、レジスタの電圧値までレジスタバスを駆動するように、レジスタバスに対して可能状態にされる。同時にデータバスはデータバスインターフェース１００を使用してＶＤＤ／２にプリチャージされる。
ｉｉｉ）レジスタバスがレジスタを駆動するために、ＤＢ＿ＡＣＣＥＳＳ信号が「ＨＩＧＨ］になる。同時にアドレス指定されたＤＲＡＭのセンスアンプはＶＤＤ／２にプリチャージされる。
ｉｖ）センスアンプが、データバスがセンスアンプに対して書き込みができるように、データバスに対して可能状態にされる。同時にビット線はＶＤＤ／２にプリチャージされる。
ｖ）センスアンプが、センスアンプの電圧値までビット線を駆動するように、ビット線に対して可能状態にされる。同時にワード線は、ビット線がアクセスしたセルに書き込みができるように論理的に「ＨＩＧＨ」レベルになる。メモリの読みだしは逆の順序になる。
【００８７】
図１５は図８に示されたシステムバスインターフェース９９の概略図である。該システムバスインターフェース９９は、レジスタバス線ＲＢ、ＲＢ＿をプリチャージし、ＶＢＬＢ、ＥＱＵ、ないしＲＢおよびＲＢ＿に接続され、図１４（図１４のＤＢ、ＤＢ＿線に対してＲＢ、ＲＢ＿バス線に入れ替える）の回路の中のＦＥＴ１８１、１８２、１８２Ｂと類似の方法で動作する３つのＮＭＯＳ型ＦＥＴ１８４、１８５Ａ、１８５Ｂからなる。
【００８８】
図１５の回路はまた、ＳＢ線からのＲＢ、ＲＢ＿線の間において、３状態反転バッファ１８８、１８９からなる単一終了３状態バスインターフェースに対する微分を含み、バッファ１８８はＳＢ入力線上の信号を反転し、バッファ１８８、１８９からの微分出力を生じるインバータ１９０と直列に接続されている。バッファ１８８、１８９はＲＷ＿ＡＣＣバスを介して可能状態にされる。
【００８９】
３状態バッファ１９１はバッファ１８９に対して逆の平行な方向で接続され、ＲＢ＿バス線からのＳＢ線を駆動し、ＲＷ＿ＡＣＣを介して可能状態にされる。
【００９０】
上述した回路は、微分レジスタバスＲＢ、ＲＢ＿が単一終了ＳＢバスに対する読みだしまたは書き込みを可能とする。
【００９１】
図１６は、図４に関連した２ｘ３２０ビットシフトレジスタを説明したブロック構成図である。シフトレジスタは制御バスを介して制御回路１１８に接続された２つの同一の３２０ビットシフトレジスタセグメント１１６からなる。各シフトレジスタセグメント１１６は２ポートが好ましく、大容量パラレルデータバス６８を介してＤＲＡＭに接続した３２０ビット読みだし／書き込みパラレルポートＤＢ、ＤＢ＿と、データをシフトイン／アウトするための４ビット読みだし／書き込みシリアルポートＳＨ＿ＤＡＴＡ、ＳＨ＿ＤＡＴＡ＿を持つ。
【００９２】
制御回路１１８は、シフトレジスタに対して、２つのアドレスをプリデコードする（各ポートに対して１つ）。プリデコードアドレスは最終デコーダに対し必要とされる回路を制限するために使用され、またパラレルポートに対し領域デコーダを実現する。
【００９３】
図１７は図１６に関連した３２０ビットシフトレジスタを説明したブロック構成図である。それは、それぞれ専用のデコーダとイネーブル回路１２２を伴った１０個の３２ビットシフトレジスタユニット１２０からなる。前述したように、データバスは領域デコーダあるいは改変された領域デコーダを使用して３２ビットでアクセスされる。それゆえ、単一サイクルの中で、１つの３２ビットブロックがアクセスされるか、１０個の３２ビットブロック全てがアクセスされるか、あるいはこれらのブロックのいくつかがアクセスされる。シリアルポートが４ビットアクセスに制限されているため、この実施例において、１つの３２ビットシフトレジスタのみが上記アクセスにより可能状態にされる。
【００９４】
ＰＤＵに関して言えば、１２８列ごとに１つのデコーダが存在する。それゆえに、デコーダとイネーブル回路１２２は、集積回路の中のＤＲＡＭセル間のワード線のストラップがあるレジスタ間の空き領域に配置される。
【００９５】
図１８は図１７に関連した３２０ビットシフトレジスタにおいて使用されるシングル３２ビットシフトレジスタユニットを説明したブロック構成図である。図示されたように直列に接続された８つの４ビットレジスタ１２４から構成され、ＮＡＮＤゲート１２５からなるシリアルポートデコーダは制御回路１１８（図１６）に接続された入力を持ち、その出力はインバータ１２６の入力に接続され、該インバータの出力はレジスタ１２４のアクセスポートに接続されている。レジスタ１２４は、等しいピッチ間隔で、非常に小さくなければならなく、２つのポートを持ち、同じクロックタイミングで動作するというＰＤＵレジスタに対するものと同じ制限を持っている。それゆえ、各レジスタは、ＰＤＵ中にあるものと同じものである。
【００９６】
図１９は図３に示された出力経路サブシステム５４のブロック構成図である。このサブシステムは、画素のフォーマットおよび制御のよく知られた機能、参照テーブルを使用した色に対する論理画素の翻訳、ないし表示装置への出力に対するデジタルの色信号のアナログ値への変換を実現する。しかしながら、従来技術との比較においては、フレームバッファと同様、同じチップ内に集積されており、またそのためにＤＲＡＭプロセスの中で設計される。
【００９７】
グラフィック画素データとビデオ画素データは、「グラフィック」と「ビデオ」バス上でフレームバッファの中のシフトレジスタから４つの８ビット画素を同時に受信し、グラフィックフォーマッタ１３０とビデオフォーマッタ１３１へ出力される。該フォーマッタにおいて、画素は、１サイクル１画素のデータ流れを可能にするためにフォーマットされ、再度タイミングが合わされる。最終的なビデオ信号は、ＹＵＶのようなフォーマットのビデオ信号がＲＧＢに変換される色領域変換器３３に与えられる。
【００９８】
フォーマットされたグラフィックデータはグラフィックフォーマッタ１３０からグラフィックデータ参照テーブル１３５へ出力され、そこでは、論理８ビット画素値が３つの８ビット値に変換される。色領域変換器の出力はビデオ参照テーブル１３７に与えられる。ビデオ信号がすでにＲＧＢの形式であるため、該テーブル１３７は画素の色のガンマ補正に対してのみ使用される。これらの参照テーブルは２５６ｘ２４ビットＳＲＡＭによって実現される。
【００９９】
上記参照テーブル１３５、１３７の出力は、以下のように、表示装置への出力に対してグラフィックあるいはビデオ信号の２つのうちの１つを選択するマルチプレクサ３９の入力に与えられる。
【０１００】
フレームバッファグラフィック領域内で、特別な８ビットの値は、他の値がそうするように画素の色を示すのではなく、ビデオウィンドウの端を示す。この画素値は表示装置にグラフィックデータではなくビデオデータが送られることを示す。これを実現するために、ビデオキーカラーレジスタ１４１は、システムバスＳＹＳから受信した特別なビット値を記憶する。グラフィックフォーマッタ１３０の出力からのグラフィック画素はコンパレータ（比較器）１４３の入力の１つに与えられる、すなわち、レジスタ１４１に記憶された特別なビット値がコンパレータ１４３のもう一方の入力に与えられる。コンパレータ１４３は特別ビット値のグラフィックデータを比較し、またフレームバッファからのビデオウィンドウのビット値の端はコンパレータによって検出され、出力制御回路１４５に対し信号を出力する。出力制御は、ビデオ入力信号をグラフィック入力信号の代わりにその出力に渡すことにより、マルチプレクサ３９にスイッチ信号を出す。出力信号はマルチプレクサ１４７に与えられる。ビデオウィンドウの反対の端は、リーディング端と類似の方法で検出される。
【０１０１】
カーソル定義データはスタティックランダムメモリ（ＳＲＡＭ）１４９に記憶され、読み出し出力が制御信号１４５を出力するために「カーソル」入力に与えられる。システムプロセッサは、カーソルがある位置を検出し、それはカーソルアドレス回路１５１をアドレスＣＵＲ＿ＲＯＷによって可能状態にし、ＳＲＡＭ１４９にアドレスを与える。ＳＲＡＭから受信したデータから、出力制御１４５は、カーソル前景色（カーソル前景色レジスタ１５３によって記憶されシステムバスＳＹＳから受信したデータを定義する）、後景色（カーソル後景色レジスタ１５５によって記憶されシステムバスＳＹＳから受信したデータを定義する）、グラフィック参照テーブル１３５からのグラフィック画素、ビデオ参照テーブル１３７からのビデオ画素もしくは、グラフィック画素またはビデオ画素（もしカーソルが反転ビデオモードであれば）の反転の中のどれを表示装置に送信するか、もしくは上記回路からのその入力が出力に渡されるものを制御するためにマルチプレクサ１４７に制御信号を与えるかを決定する。
【０１０２】
マルチプレクサ１４７からの出力データは３つの８ビットデジタルアナログ変換器１５７に与えられ、データはそれぞれ赤、緑、青のＲＧＢ信号に変換されビデオモニターの使用に対し、赤、緑、青のポートに出力される。
【０１０３】
本発明により消費される電力は、電力を浪費する多数の回路が同時に動作するために最小であるべきであるということに注意すべきである。例えば、５１２８までＰＤＵは同時に動作する。本発明において電力の浪費を最小にする特別な技術の１つはここで説明されたようなレジスタの構成、構造、動作を使用することである。この方法において、バスはＶＳＳの振れに対する最大のＶＤＤより小さい値をもち、データはさらに検出され最大論理値で記憶される。
【０１０４】
本発明の２番目の高い電力利用部分は大容量で広域なデータバスである。５１２８までデータバスは同時にアクセスされる。もしＶＳＳ電圧の振れに対する最大のＶＤＤがすべてのこれらのデータバス上で許されれば、大量の電力が必要とされるであろう。
【０１０５】
図２０はこれらのデータバスにおいて使用された電力を最小化するための回路を示す。データバス電圧を制限する回路自己時間は最大ＶＤＤよりずっと小さい値までゆれる。
【０１０６】
相互結合インバータ１５９Ａ、１５９Ｂはそれぞれセンスアンプの送信と受信を形成する。アクセスＦＥＴ１６１を介してデータバスリード線の対ＤＢとＤＢ＿に連結されている。電源入力はＰＲ＿ＴとＰＳ＿Ｔリード線にそれぞれ接続されアクセスＦＥＴ１６１のゲートはセンスアンプの送信のためのＤＢ＿ＳＥＬ＿Ｔリード線とセンスアンプの受信のためのＤＢ＿ＳＥＬ＿Ｒリード線にそれぞれ接続されている。これらは、同時に動作する６３９個の同一のセンスアンプに沿ってフレームバッファの中に位置する。
【０１０７】
ダミーデータバス、ＤＤＢ、ＤＤＢ＿とそれに接続する以下に述べる他の回路が、本当のデータバス上の電圧がセンスアンプを読み出すためにそれの受信を可能にするために十分に分割される時を決定するために使用される。これらの他の回路はメモリ制御の中に位置する。
【０１０８】
ＦＥＴ１６４は保護ダイオードのように動作する。データバスに対するレジスタ転送を実行する前に、データバスは最初に、ＶＤＤ／２のような所定のプリチャージ電圧にＥＱＵ信号を出力することにより、プリチャージされなければならない。本当のデータバスＤＢ、ＤＢ＿とダミーデータバスＤＢ、ＤＢ＿はプリチャージ回路１６９、１７０を介して前述した方法でプリチャージされる。データが転送される各レジスタビットは、ＤＢ＿ＳＥＬ＿Ｒ制御信号が、プリチャージされたデータバスがレジスタノートに対しプリチャージ電圧までチャージすることを可能にすることにより、もしくは、示されたように同時にＰＳ＿ＲとＰＲ＿Ｒ制御線を指定した時に、各レジスタビットにおいて各々のプリチャージトランジスタを使用することにより、プリチャージされなければならない。
【０１０９】
データバスのプリチャージとレジスタのプリチャージができなくなった後、送信センスアンプ１５９Ａは最初に電荷をデータバスＤＢとＤＢ＿に出力するように可能状態にされる。受信センスアンプはこの間、ＰＲ＿ＲとＰＳ＿Ｒリード線を強制的にＶＤＤ／２の電圧にすることにより均一にされる。データバスがチャージされる時、ダミーデータバスも、ＦＥＴ１６５を通してダミーデータバスＤＤＢ、ＤＤＢ＿にアクセスするＦＥＴ１６３を介して同時にチャージされる。ＦＥＴ１６３、１６５は、センスアンプ１５９Ａの中のＦＥＴと同じサイズでありまたそれぞれＦＥＴ１６１にアクセスするべきである。
【０１１０】
差動アンプ１６７はダミーデータバスに接続されており、該データバスはダミーデータバス（ここでは本当のデータバス）が読み出し可能である時を検出する大きさに作られる。その大きさは、マージンが任意の２つのデータバスの差をカバーするように含まれるように作られなければならない。
【０１１１】
ダミーデータバスが常に既知の方向に移動することより、作動アンプは所定のオフセットで設計される。ＤＤＢ電圧はＤＤＢ＿がＶＳＳまで変化する間ＶＤＤまで変化する。オフセットの設定の１つの方法は、例えば、トランジスタ１６８とトランジスタ１６９を等しく、しかし２００ｍＶから５００ｍＶのオフセットを設定するためにトランジスタ１７０の長さに対する幅の割合い（Ｗ／Ｌ）を１７１より小さくすることである。
【０１１２】
差動アンプが読み出し可能信号を検出した時、ＤＢ＿ＯＫリード線上のデータバスＯＫ信号が活動状態にされる。この信号は送信センスアンプ１５９Ａを不可能状態にし、受信センスアンプ１５９Ｂを可能状態にするために使用される。
【０１１３】
プリチャージ回路１７２はセンスアンプ１５９Ｂをプリチャージするために回路１６９の代わりに選択的に使用され、ＦＥＴ１６１とセンスアンプ１５９Ｂのインターフェースに接続される。プリチャージ回路１７２は、使用されている時は、プリチャージ回路１６９と類似の方法でＶＢＬＰ電圧線とＥＱＵ可能線に接続される。
【０１１４】
この方法において、データバス電圧はデータの正確な読み出しに必要な電圧以上に上昇しないよう制限される、それはほとんど常にＶＤＤより小さく、結果としてかなりの電圧が節約でき浪費を防げる。
【０１１５】
本発明において、当業者は、前述した実施例の別の構成、具体例、あるいはバリエーションを考えることができる。請求の範囲で記載されていることは、すべて本発明の一部分として考えられる。
【図面の簡単な説明】
【０１１６】
【図１】従来技術に基づいた基本的パーソナルコンピュータのアーキテクチャーのブロック構成図。
【図２】本発明におけるパーソナルコンピュータの表示プロセッサの一部分のブロック構成図。
【図３】本発明における実施例のフレームバッファと画素出力経路サブシステムのブロック構成図。
【図４】フレームバッファサブシステムの一部分を形成するために使用される１つのフレームバッファブロックのブロック構成図。
【図５】１つのフレームバッファのＤＲＡＭの詳細なブロック構成図。
【図６】行、列、センスアンプ、データバス線およびＹ選択線の位置を示すＤＲＡＭの部分的に概略図を部分的にブロック構成を表す図。
【図７】画素データユニット（ＰＤＵ）のブロック構成図。
【図８】図７の画素データユニット（ＰＤＵ）を構成するものと同等の１ビットＰＤＵのブロック構成図。
【図９】図８の１ビットＰＤＵの中で使用されている、ソースレジスタ、行き先レジスタ、ブラシレジスタあるいはプロセッサのレジスタの概略図。
【図１０】マスクレジスターの概略図。
【図１１】ＲＯＰ４プロセッサーのブロック構成図。
【図１２】８対１マルチプレクサの実現概略図。
【図１３】２対１マルチプレクサの実現概略図
【図１４】図８に示されたデータバスインターフェースの構成概略図。
【図１５】図８に示されたシステムバスインターフェースの構成概略図。
【図１６】図４に関連した任意の２つの３２０ビットシフトレジスタのブロック構成図。
【図１７】図１６に関連した１つの３２０ビットシフトレジスタのブロック構成図。
【図１８】図１７で説明されている３２０ビットシフトレジスタの中で使用される１つの３２ビットシフトレジスタのブロック構成図。
【図１９】図３で示されている出力経路サブシステムのブロック構成図。
【図２０】本発明における、大規模パラレルデータバスの中で使用される電源パワーを最小にするための回路図。
【符号の説明】
【０１１７】
１ ＣＰＵ、３ ＩＳＡバス、５ ＲＯＭ、７ ＲＡＭ、９ ディスク、１０ プリンター、１１ キーボード、１２ 指示装置、１３ 表示装置、１５ システムバス、１７ バッファ、１９ ビデオインターフェース、２１ グラフィックプロセッサ、２３ 参照テーブル（ＬＵＴ）、２７，４７ 描画装置、２８，４０ 表示プロセッサ、２９ ＣＲＴ制御装置、３１ ＶＲＡＭ、３３ データバス、３９，１０６，１４７ マルチプレクサ、４１，４２，５２ バス、４４ ＤＲＡＭ、４５ 画素論理システム、４６ 画素プロセッサ、４８，５８ ビデオ入力フォーマッタ、４９ ＲＡＭＤＡＣ、５０ フレームバッファ、５４ 画素出力経路サブシステム、５６ フレームバッファ制御、６０ ビデオ入力シフトレジスタ、６２ ビデオ出力シフトレジスタ、６４ グラフィック出力シフトレジスタ、６５ ＤＲＡＭ、６６ メモリ制御、６８ 大規模パラレルバス、７０，９０ 画素データユニット（ＰＤＵ）、７２ バレルシフター、７４ ＤＲＡＭ、７６，８４ センスアンプ、７８Ａ，７８Ｂ Ｘデコーダ、７９，１９０ インバータ、８１ ワード線（行）、８２ ビット線（列）、８３ ビット記憶セル、８６ データバス、８７ Ｙ選択線、９１ ＰＤＵデコーダ、９３ ソースレジスタ、９４ 行き先レジスタ、９５ ブラシレジスタ、９６ ＲＯＰ４レジスタ、９７ マスクレジスタ、９８ ＲＯＰ４、９９ システムバスインターフェース、１００ データバスインターフェース、１０２，１１４，１２６ インバータ、１０４，１１０，１１２Ａ，１１２Ｂ，１６１，１６３，１６４，１６５，１８０Ａ，１８０Ｂ，１８１，１８２Ａ，１８２Ｂ，１８４，１８５Ａ，１８５Ｂ 電界効果トランジスタ（ＦＥＴ）、１０８ ２対１（２ｔｏ１）マルチプレクサ、１１６ シフトレジスタ、１１８ 制御回路、１２０ ３２０ビットシフトレジスタ、１２２ イネーブル回路、１２４ ４ビットシフトレジスタ、１２５ ＮＡＮＤゲート、１３０ グラフィックフォーマッタ、１３１ ビデオフォーマッタ、１３３ 色領域（カラースペース）変換器、１３５ グラフィック参照テーブル、１３７ ビデオ参照テーブル、１４１ ビデオキーカラーレジスタ、１４３ コンパレータ（比較器）、１４５ 出力制御、１５１ カーソルアドレス回路、１５３ カーソル前景色レジスタ、１５５ カーソル後景色レジスタ、１５７ デジタル・アナログ（Ｄ／Ａ）変換器、１５９Ａ 送信センスアンプ、１５９Ｂ 受信センスアンプ、１６７ 差動アンプ、１６９，１７０，１７２ プリチャージ回路、１８８，１８９，１９１ ３状態反転バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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