(57)【要約】【課題】フルシリサイドゲート電極を有し、電気特性に優れたＣＭＯＳデバイスを容易に製造することが可能な半導体装置の製造方法を得る。【解決手段】半導体基板における第１の導電型の領域上の高誘電率ゲート絶縁膜上に第１のポリシリコンゲート電極を、第２の導電型の領域上の高誘電率ゲート絶縁膜上に第２のポリシリコンゲート電極を形成する工程と、シリサイド化反応を抑制するシリサイド化反応抑制金属の元素を第２のポリシリコンゲート電極には注入せずに第１のポリシリコンゲート電極に注入する工程と、シリサイド化反応抑制金属の元素の注入後に、シリサイド化する金属の膜を少なくとも第１および第２のポリシリコンゲート電極上に形成する工程と、金属の膜を形成した半導体基板を熱処理して第１および第２のポリシリコンゲート電極をシリサイド化させてそれぞれをフルシリサイド電極とする熱処理工程と、を含む。【選択図】        図１
2008218836.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における第１の導電型の領域上に高誘電率材料からなる第１のゲート絶縁膜を形成し、前記半導体基板における第２の導電型の領域上に高誘電率材料からなる第２のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜上にポリシリコンからなる第１のポリシリコンゲート電極を、前記第２のゲート絶縁膜上にポリシリコンからなる第２のポリシリコンゲート電極を、形成するポリシリコンゲート電極形成工程と、
前記第１のポリシリコンゲート電極を形成した前記第１の導電型の領域に第１のソース・ドレイン領域を、前記第２のポリシリコンゲート電極を形成した前記第２の導電型の領域に第２のソース・ドレイン領域を、それぞれ形成するソース・ドレイン領域形成工程と、
シリサイド化反応を抑制するシリサイド化反応抑制金属の元素を、前記第２のポリシリコンゲート電極には注入せずに前記第１のポリシリコンゲート電極に注入する注入工程と、
前記シリサイド化反応抑制金属の元素の注入後、シリサイド化する第１の金属の膜を少なくとも前記第１および第２のポリシリコンゲート電極上に形成する第１の金属膜形成工程と、
前記第１の金属の膜の形成後、前記半導体基板を熱処理して前記第１および第２のポリシリコンゲート電極をシリサイド化させてそれぞれをフルシリサイド電極とする第１の熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の熱処理工程において、シリサイド化反応が未反応の前記第１の金属の膜を除去すること、
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリサイド化反応抑制金属がフッ素であること、
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
シリサイド化する第１の金属がニッケルであること、
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ポリシリコンゲート電極形成工程と前記ソース・ドレイン領域形成工程との間に、
前記第１および第２のポリシリコンゲート電極上に、該第１および第２のポリシリコンゲート電極のシリサイド化を防止する第１および第２の防止層をそれぞれ形成する防止層形成工程を有し、
前記ソース・ドレイン領域形成工程と前記注入工程との間に、
前記第１のゲート絶縁膜、第１のポリシリコンゲート電極および第１の防止層の側壁と、前記第２のゲート絶縁膜、第２のポリシリコンゲート電極および第２の防止層の側壁と、にサイドウォールをそれぞれ形成するサイドウォール形成工程と、
前記サイドウォールの形成後、シリサイド化する第２の金属の膜を少なくとも前記第１および第２のソース・ドレイン領域上に形成する第２の金属膜形成工程と、
前記第２の金属の膜を形成した前記半導体基板を熱処理して前記第１および第２のソース・ドレイン領域の表面をシリサイド化させる第２の熱処理工程と、
を有すること、
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
半導体基板における第１の導電型の領域上に高誘電率材料からなる第１のゲート絶縁膜を形成し、前記半導体基板における第２の導電型の領域上に高誘電率材料からなる第２のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜上にポリシリコンからなる第１のポリシリコンゲート電極を、前記第２のゲート絶縁膜上にポリシリコンからなる第２のポリシリコンゲート電極を、形成するポリシリコンゲート電極形成工程と、
前記第１のポリシリコンゲート電極を形成した前記第１の導電型の領域に第１のソース・ドレイン領域を、前記第２のポリシリコンゲート電極を形成した前記第２の導電型の領域に第２のソース・ドレイン領域を、それぞれ形成するソース・ドレイン領域形成工程と、
シリサイド化反応を促進するシリサイド化反応促進金属の元素を、前記第１のポリシリコンゲート電極には注入せずに前記第２のポリシリコンゲート電極に注入する注入工程と、
前記シリサイド化反応促進金属の元素の注入後、シリサイド化する第１の金属の膜を少なくとも前記第１および第２のポリシリコンゲート電極上に形成する第１の金属膜形成工程と、
前記第１の金属の膜の形成後、前記半導体基板を熱処理して前記第１および第２のポリシリコンゲート電極をシリサイド化させてそれぞれをフルシリサイド電極とする第１の熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の熱処理工程において、シリサイド化反応が未反応の前記第１の金属の膜を除去すること、
を特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記シリサイド化反応促進金属がシリコンであること、
を特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
シリサイド化する第１の金属がニッケルであること、
を特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記ポリシリコンゲート電極形成工程と前記ソース・ドレイン領域形成工程との間に、
前記第１および第２のポリシリコンゲート電極上に、該第１および第２のポリシリコンゲート電極のシリサイド化を防止する第１および第２の防止層をそれぞれ形成する防止層形成工程を有し、
前記ソース・ドレイン領域形成工程と前記注入工程との間に、
前記第１のゲート絶縁膜、第１のポリシリコンゲート電極および第１の防止層の側壁と、前記第２のゲート絶縁膜、第２のポリシリコンゲート電極および第２の防止層の側壁と、にサイドウォールをそれぞれ形成するサイドウォール形成工程と、
前記サイドウォールの形成後、シリサイド化する第２の金属の膜を少なくとも前記第１および第２のソース・ドレイン領域上に形成する第２の金属膜形成工程と、
前記第２の金属の膜を形成した前記半導体基板を熱処理して前記第１および第２のソース・ドレイン領域の表面をシリサイド化させる第２の熱処理工程と、
を有すること、
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
半導体基板における第１の導電型の領域上に高誘電率材料からなる第１のゲート絶縁膜を形成し、前記半導体基板における第２の導電型の領域上に高誘電率材料からなる第２のゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第１のゲート絶縁膜上にポリシリコンからなる第１のポリシリコンゲート電極を、前記第２のゲート絶縁膜上にポリシリコンからなる第２のポリシリコンゲート電極を、形成するポリシリコンゲート電極形成工程と、
前記第１のポリシリコンゲート電極を形成した前記第１の導電型の領域に第１のソース・ドレイン領域を、前記第２のポリシリコンゲート電極を形成した前記第２の導電型の領域に第２のソース・ドレイン領域を、それぞれ形成するソース・ドレイン領域形成工程と、
シリサイド化反応を抑制するシリサイド化反応抑制金属の元素を、前記第２のポリシリコンゲート電極には注入せずに前記第１のポリシリコンゲート電極に注入する第１の注入工程と、
シリサイド化反応を促進するシリサイド化反応促進金属の元素を、前記第１のポリシリコンゲート電極には注入せずに前記第２のポリシリコンゲート電極に注入する第２の注入工程と、
前記シリサイド化反応抑制金属および前記シリサイド化反応促進金属の元素の注入後、シリサイド化する金属の膜を少なくとも前記第１および第２のポリシリコンゲート電極上に形成する金属膜形成工程と、
前記金属の膜の形成後、前記半導体基板を熱処理して前記第１および第２のポリシリコンゲート電極をシリサイド化させてそれぞれをフルシリサイド電極とする熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、フルシリサイドゲート電極を有するＣＭＯＳ型の半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスでは、ゲート絶縁膜としてシリコン酸（窒）化膜が、またゲート電極の材料としてｐ型及びｎ型ポリシリコンが広く用いられている。ゲート電極の材料にポリシリコンを用いる場合には、不純物の注入種，注入量等を調整することにより、個々のトランジスタに最適な閾値制御を可能としている。しかしながら、ゲート電極の材料にポリシリコンを用いる場合には、電界印加時にポリシリコン自体が空乏化を起こし、実効的な電気的ゲート絶縁膜厚が増加するという問題が発生する。
【０００３】
また、デバイス性能向上のため、ゲート絶縁膜として、シリコン酸（窒）化膜に代わり、ＨｆＳｉＯＮに代表される高誘電率（ｈｉｇｈ−ｋ）材料からなる高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜の実用化が検討されている。しかしながら、ｈｉｇｈ−ｋ材料とポリシリコン電極を併用した場合には、特にｐ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor field effect transistor）において、トランジスタ動作時の閾値電圧の上昇が顕著に起こり（例えば文献１参照）、デバイス性能が劣化するという問題が発生する。
【０００４】
このようなポリシリコンゲート電極の欠点を解決するため、金属シリサイドをゲート電極に用いる構造（フルシリサイド（ＦＵＳＩ：Fully Silicided）ゲート構造）が検討されている（例えば文献２参照）。フルシリサイドゲート構造では、ポリシリコン上にＮｉ等のシリサイド化反応する金属を成膜して熱処理を行うことによりシリサイド膜を形成し、該シリサイド膜をゲート電極に用いる。これにより、上述したようなゲート電極の空乏化現象が抑制できるため、実効的な電気的ゲート絶縁膜厚の増加を解消することができる。
【０００５】
また、ゲート絶縁膜にｈｉｇｈ−ｋゲート絶縁膜を用いる場合には、フルシリサイドゲート電極を形成する材料，相の組成，結晶構造，膜厚等により、その実効仕事関数の制御が可能であることが分かっており（例えば文献３参照）、ｐ型，ｎ型のそれぞれのトランジスタにおいて所望の閾値電圧を得ることができる。
【０００６】
【非特許文献１】C. Hobbs et al., "Fermi Level Pinning at the PolySi/Metal Oxide Interface“ VLSI Symp.Tech.Dig., 2003 p9
【非特許文献２】J. Kedzierski et al., “Threshold voltage control in NiSi-gated MOSFETs through silicidation induced impurity segregation (SIIS)“ IEDM Tech. Dig., (2002) p247
【非特許文献３】K. Takahashi et al., “Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices” IEDM Tech. Dig., (2004) p91
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前述のように、高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜とフルシリサイド（ＦＵＳＩ）ゲート構造とを用いる場合には、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとではゲート電極に用いるフルシリサイド膜の組成を変える必要がある。そこで従来は、ｐ型，ｎ型のそれぞれで所望の組成のＦＵＳＩゲートを形成するには、シリサイド化反応させるポリシリコン膜を部分的にエッチバックする、あるいは、シリサイド化金属を部分的に再堆積する等の方法により、ｐ型領域，ｎ型領域の膜厚比を異なるようにしてから、シリサイド化反応を行い、各々異なる組成のシリサイド膜を形成している。
【０００８】
このため、シリサイド化反応させるポリシリコン膜を部分的にエッチバックする際には、工程の複雑化やエッチバックプロセスによるトランジスタ形状の悪化等の問題が発生する。また、シリサイド化金属を部分的に再堆積する場合には、再堆積しない領域を保護する膜を部分的に形成する必要があり、工程の複雑化や装置の不純物汚染等が懸念される。
【０００９】
本発明は、上記に鑑みてなされたものであって、フルシリサイドゲート電極を有し、電気特性に優れたＣＭＯＳデバイスを容易に製造することが可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施例によれば、ゲート電極に金属シリサイド膜を用い、ゲート絶縁膜に高誘電率材料を用いるＣＭＯＳトランジスタを有する半導体装置の製造方法において、ニッケル（Ｎｉ）と反応させるポリシリコン層に対してシリサイド化反応の抑制効果を発揮する元素を予め注入しておくことで、従来技術と比べて簡単な工程によりｐ型、ｎ型それぞれのＭＩＳＦＥＴ上において、異なるＮｉＳｉｘ相からなるゲート電極が形成される半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明の一実施例によれば、ゲート電極に金属シリサイド膜を用い、ゲート絶縁膜に高誘電率材料を用いるＣＭＯＳトランジスタを有する半導体装置の製造方法において、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとの閾値をそれぞれ異なる値に制御して、各々に最適な閾値を有するトランジスタを容易に形成することができ、電気特性、信頼性に優れた半導体装置を容易に作製することができる半導体装置の製造方法を提供できる、という効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施の形態にかかる半導体装置の製造方法を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置（ＣＭＯＳデバイス）の構成を示す断面図であり、本発明を適用して作製した半導体装置（ＣＭＯＳデバイス）の構成を示す断面図である。まず、半導体装置の構成について説明する。本実施の形態にかかる半導体装置１０はＣＭＯＳトランジスタを有する半導体装置（ＣＭＯＳデバイス）であり、半導体基板であるシリコン基板１０１の表層に、各トランジスタ素子を分離するための素子分離膜１０２と、ＭＩＳ  ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であるｐＭＩＳＦＥＴ１００ｐとｎＭＩＳＦＥＴ１００ｎとが形成されている。
【００１４】
ｐＭＩＳＦＥＴ１００ｐは、半導体基板であるシリコン基板１０１のｐＭＩＳＦＥＴ領域ａｐに形成されており、シリコン基板１０１の表層に、素子分離膜１０２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔てて一対のソース・ドレイン領域１０３ｐが形成されている。
【００１５】
ソース・ドレイン領域１０３ｐ上には、ニッケル（Ｎｉ）をシリサイド化したシリサイド層１０７ｐが形成されている。そして、シリコン基板１０１上において一対のソース・ドレイン領域１０３ｐにより規定されたチャネル領域には、図１に示すようにシリコン基板１０１側から、高誘電率材料からなる高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐと、該高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐ上に形成されたニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｐと、が形成されている。
【００１６】
高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐとしては、例えばハフニウムシリケート（ＨｆＳｉＯ）やハフニウムアルミネート（ＨｆＡｌＯ）、またこれらを窒化処理したものなどが用いられる。また、ニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｐは、例えばＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉ等の組成を有するニッケル（Ｎｉ）リッチなニッケル（Ｎｉ）フルシリサイドゲート電極である。
【００１７】
また、高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐおよびニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｐの側壁には、窒化膜からなるサイドウォール１０６ｐが形成されている。
【００１８】
一方、ｎＭＩＳＦＥＴ１００ｎは、半導体基板であるシリコン基板１０１のｎＭＩＳＦＥＴ領域ａｐに形成され、シリコン基板１０１の表層に、素子分離膜１０２間の領域であってトランジスタ素子が形成される能動領域にチャネル領域を規定するように互いに距離を隔てて一対のソース・ドレイン領域１０３ｎが形成されている。
【００１９】
ソース・ドレイン領域１０３ｎ上には、ニッケル（Ｎｉ）をシリサイド化したシリサイド層１０７ｎが形成されている。そして、シリコン基板１０１上において一対のソース・ドレイン領域１０３ｎにより規定されたチャネル領域には、図１に示すようにシリコン基板１０１側から、高誘電率材料からなる高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｎと、該高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｎ上に形成されたニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｎと、が形成されている。
【００２０】
高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｎとしては、例えばハフニウムシリケート（ＨｆＳｉＯ）やハフニウムアルミネート（ＨｆＡｌＯ）、またこれらを窒化処理したものなどが用いられる。また、ニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｎは、ＮｉＳｉ（ニッケルモノシリサイド）の組成を有するニッケル（Ｎｉ）フルシリサイドゲート電極である。
【００２１】
また、高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｎおよびニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｎの側壁には、窒化膜からなるサイドウォール１０６ｎが形成されている。
【００２２】
そして、素子分離膜１０２、シリサイド化したシリサイド層１０７ｐ，１０７ｎ、を覆って層間絶縁膜１０８が形成されている。
【００２３】
以上のように構成された本実施の形態にかかる半導体装置１０においては、ゲート絶縁膜として高誘電率材料からなる高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐ，１０５ｎを用いている。半導体装置の微細化に伴ってゲート絶縁膜（シリコン酸化膜）が薄くなった場合などには、トンネリングによる漏れ電流の発生や不純物がゲート電極から絶縁膜中への拡散などに起因した電気特性の低下、信頼性の低下が生じる。
【００２４】
しかしながら、本実施の形態にかかる半導体装置１０においてはゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐ，１０５ｎを用いている。したがって、本実施の形態にかかる半導体装置においては、電気特性、信頼性に優れた半導体装置が実現されている。
【００２５】
また、本実施の形態にかかる半導体装置１０においては、金属シリサイドをゲート電極に用いたフルシリサイドゲート構造を有している。このようなフルシリサイドゲート構造を有することにより、本実施の形態にかかる半導体装置１０は、ゲート電極材料としてポリシリコン系の材料を用いた場合のようにゲート電極材料の空乏化に起因した実効的な電気的ゲート絶縁膜の膜厚の増加が効果的に抑制されている。したがって、本実施の形態にかかる半導体装置１０においては、実効的ゲート絶縁膜膜厚の薄膜化が可能な半導体装置が実現されている。
【００２６】
そして、本実施の形態にかかる半導体装置１０においては、ｐＭＩＳＦＥＴ１００ｐにおけるゲート電極が、例えばＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉ等の組成を有するニッケル（Ｎｉ）リッチなニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｐとされ、ｎＭＩＳＦＥＴ１００ｎにおけるゲート電極が、ＮｉＳｉ（ニッケルモノシリサイド）やＮｉＳｉ2の組成を有するニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｎとされている。
【００２７】
このように、本実施の形態にかかる半導体装置１０においては、ニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｐとニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｎとがそれぞれ異なる組成を有する材料により構成される。そして、この組成の違いにより閾値がｐＭＩＳＦＥＴ１００ｐとｎＭＩＳＦＥＴ１００ｎとにおいてそれぞれ異なる値に制御され、各々に最適な閾値を有するトランジスタが形成されている。
【００２８】
したがって、本実施の形態にかかる半導体装置１０においては、ｐＭＩＳＦＥＴ１００ｐとｎＭＩＳＦＥＴ１００ｎとがそれぞれ組成の異なるニッケル（Ｎｉ）シリサイドからなるゲート電極を備え、各々に最適な閾値を有するトランジスタが形成されている。
【００２９】
つぎに、以上のような本実施の形態にかかる半導体装置１０の製造方法について図２−１〜図２−９に示す図面を用いて説明する。まず、図２−１に示すように、例えば表層部が（１００）の面方位を有するシリコン基板１０１の表面にシャロウトレンチ分離（Shallow Trench Isolation：ＳＴＩ）法により素子分離膜１０２を形成する。
【００３０】
続いて、イオン注入法を用いて、シリコン基板１０１のｐＭＩＳＦＥＴ領域ａｐにはｎ型ウェルを、ｎＭＩＳＦＥＴ領域ａｎにはｐ型ウェルを形成し（図示せず）、一つのシリコン基板１０１上に複数のデバイス形成領域を形成する。
【００３１】
続いて、公知の洗浄技術を用いてシリコン基板１０１の表面を洗浄し、例えば有機金属気相堆積法（Metal Organic Chemical Vapor Deposition ：ＭＯＣＶＤ）を用いて、図２−２に示すように高誘電率材料からなるゲート絶縁膜用の金属酸化膜１１１を形成する。この高誘電率材料からなる金属酸化膜１１１としては、例えばハフニウムシリケート（ＨｆＳｉＯ）やハフニウムアルミネート（ＨｆＡｌＯ）、またはこれらを窒化処理したものを用いることができる。
【００３２】
次に、図２−２に示すように金属酸化膜１１１上にゲート電極用のポリシリコン膜１１２を堆積する。このとき、ポリシリコン膜１１２に対しては、ゲート注入を行ってドーピングを行っても良い。そして、図２−２に示すように、このポリシリコン膜１１２上にシリコン窒化膜等からなるハードマスク１１３を形成する。このハードマスク１１３は、後述するソース・ドレイン領域１０３ｐ，１０３ｎの形成時、およびニッケル（Ｎｉ）シリサイド層１０７ｐ，１０７ｎの形成時における、ポリシリコンゲート電極１１２ａｐ，１１２ａｎに対するドーピングやシリサイド化反応を防止するための防止層（マスク）である。
【００３３】
この後、公知のトランジスタ形成の工程を経て、トランジスタの形成までを行う。すなわち、公知の写真製版技術およびエッチング技術を用いて、高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐ，１０５ｎおよびポリシリコンゲート電極１１２ａｐ，１１２ａｎを形成するとともに、ハードマスク１１３をポリシリコンゲート電極１１２ａｐ，１１２ａｎの上部のみに残すように成形してハードマスク１１３ａｐ，１１３ａｎを形成する。ここで、ｐＭＩＳＦＥＴ領域ａｐおよびｎＭＩＳＦＥＴ領域ａｎにおけるポリシリコンゲート電極１１２ａｐとポリシリコンゲート電極１１２ａｎの厚みは略同一とされている。次に公知の技術により、図２−３に示すようにソース・ドレイン領域１０３ｐ，１０３ｎを形成する。なお、ソース・ドレインエクステンション層を設けても良い。
【００３４】
つぎに、図２−３に示すように高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐ、ポリシリコンゲート電極１１２ａｐ，およびハードマスク１１３ａｐの側壁に窒化膜からなるサイドウォール１０６ｐを形成する。また、高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｎ、ポリシリコンゲート電極１１２ａｎおよびハードマスク１１３ａｎの側壁に窒化膜からなるサイドウォール１０６ｎを形成する。
【００３５】
そして、シリサイド化反応する金属としてニッケル膜をシリコン基板１０１の全面に体積してシリサイド化熱処理を行うことにより、ニッケル（Ｎｉ）をシリサイド化したニッケル（Ｎｉ）シリサイド層１０７ｐを図２−３に示すようにソース・ドレイン領域１０３ｐ上に、ニッケル（Ｎｉ）をシリサイド化したニッケル（Ｎｉ）シリサイド層１０７ｎを図２−３に示すようにソース・ドレイン領域１０３ｎ上に、形成する。
【００３６】
次に、層間絶縁膜１０８をシリコン基板１０１の全面に堆積し、ＣＭＰ（Chemical Mechanical Polishing）技術を用いて、図２−４に示すようにポリシリコンゲート電極１１２ａｐ，１１２ａｎ上部のハードマスク１１３ａｐ，１１３ａｎが露出するまで、層間絶縁膜１０８を研磨する。次に、ポリシリコンゲート電極１１２ａｐ，１１２ａｎ上のハードマスク１１３ａｐ，１１３ａｎを写真製版技術、エッチング技術を用いて除去することにより、図２−５に示すようにポリシリコンゲート電極１１２ａｐ，１１２ａｎを露出させる。
【００３７】
次に、シリコン基板１０１の全面にレジストを成膜し、図２−６に示すようにｎＭＩＳＦＥＴ領域ａｎを開口させたレジストマスク１１４を、写真製版技術を用いて形成する。そして、該レジストマスク１１４をマスクとして用いて、図２−７に示すようにｎＭＩＳＦＥＴ領域ａｎに対してイオン注入法によりフッ素（Ｆ）等の、シリサイド化反応を抑制する元素（シリサイド化反応抑制元素）を注入（プリドーピング）する。これにより、シリサイド化反応抑制元素が注入（プリドーピング）されたポリシリコンゲート電極１１２ｂを形成する。
【００３８】
なお、ここでは、図２−６に示すようにｎＭＩＳＦＥＴ領域ａｎを開口させたレジストマスク１１４を用いてｎＭＩＳＦＥＴ領域ａｎに対してシリサイド化反応抑制元素を注入しているが、少なくともｎＭＩＳＦＥＴ領域ａｎのポリシリコンゲート電極１１２ａｎに対して、シリサイド化反応抑制元素を注入すればよい。
【００３９】
イオン注入は、注入エネルギーを２ｋｅＶ〜３０ｋｅＶの範囲内として行う。また、ポリシリコンゲート電極１１２ａｎに注入するシリサイド化反応抑制元素がシリコン基板１０１へ突き抜けることを防止するため、元素の種類により注入エネルギーを変えることが好ましい。また、シリサイド化反応抑制元素の注入量は、１×１０14ｃｍ-2〜１×１０16ｃｍ-2の範囲とすることが好ましい。
【００４０】
また、このｎＭＩＳＦＥＴ領域ａｎに対するシリサイド化反応抑制元素の注入時にはｐＭＩＳＦＥＴ領域ａｐはレジストマスクで覆われており、該ｐＭＩＳＦＥＴ領域ａｐに対してはシリサイド化反応抑制元素のイオン注入を行わない。すなわち、ｎＭＩＳＦＥＴ領域ａｎに対するシリサイド化反応抑制元素の注入時に、ポリシリコンゲート電極１１２ａｐに対してはシリサイド化反応抑制元素のイオン注入を行わない。
【００４１】
次に、レジストマスク１１４を除去し、シリサイド化反応する金属として例えばニッケル（Ｎｉ）膜１１５を図２−８に示すようにシリコン基板１０１の全面に堆積する。そして、シリサイド化熱処理の温度、時間、回数、選択的なニッケル（Ｎｉ）除去のタイミングなどの条件を制御して、シリサイド化熱処理および未反応ニッケル（Ｎｉ）の選択除去を行う。なお、ここでは、シリサイド化反応する金属としてニッケル（Ｎｉ）を用いる場合を例に説明するが、シリサイド化反応する金属はこれに限定されるものではなく、白金（Ｐｔ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、エルビウム（Ｅｒ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）などの金属を用いることも可能である。
【００４２】
ここで、ポリシリコンゲート電極１１２ａ、１１２ｂをシリサイド化するためのニッケル（Ｎｉ）膜１１５の膜厚は、ｐＭＩＳＦＥＴ領域ａｐおよびｎＭＩＳＦＥＴ領域ａｎにおいて略同一とされている。また、シリサイド化熱処理条件もｐＭＩＳＦＥＴ領域ａｐおよびｎＭＩＳＦＥＴ領域ａｎにおいて同一とされている。このように、熱処理によるポリシリコンゲート電極１１２ａ，１１２ｂとニッケル（Ｎｉ）とのシリサイド化反応と、未反応ニッケル（Ｎｉ）の選択的な除去とを組み合わせることにより、ゲート電極としてＮｉxＳｉy（ｘ，ｙは整数）の組成比を有するニッケル（Ｎｉ）シリサイドを形成する。
【００４３】
このとき、ポリシリコンゲート電極１１２ａｐの膜厚、ニッケル（Ｎｉ）膜の堆積膜厚、シリサイド化熱処理の温度、時間、回数、選択的なニッケル（Ｎｉ）除去のタイミングなどの条件を制御することによりＮｉxＳｉy（ｘ，ｙは整数）の組成比を制御して、図２−９に示すようにｐＭＩＳＦＥＴ領域ａｐにはＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉ等のニッケル（Ｎｉ）リッチなニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｐが形成される。
【００４４】
一方、ｎＭＩＳＦＥＴ領域ａｎには上述したようにフッ素（Ｆ）元素がイオン注入されている。フッ素（Ｆ）元素がシリコン（Ｓｉ）中に注入されていると、ニッケル（Ｎｉ）のシリコン（Ｓｉ）中への拡散速度が抑制されることが知られている（例えば、「M. Tsuchiaki et al., “Suppression of Thermally Induced Leakage of NiSi-Silicided Shallow Junctions by Pre-Silicide Fluorine Implantation” JJAP, 44(2005) p1673」参照）。したがって、ポリシリコンゲート電極１１２ｂの膜厚（元のポリシリコンゲート電極１１２ａｎの膜厚）、ニッケル（Ｎｉ）膜の堆積膜厚、シリサイド化熱処理の温度、時間、回数、選択的なニッケル（Ｎｉ）除去のタイミングなどの条件を制御することにより、ゲート電極としてＮｉxＳｉy（ｘ，ｙは整数）の組成比を有するニッケル（Ｎｉ）シリサイドを形成する。
【００４５】
このとき、フッ素（Ｆ）元素が注入されたｎＭＩＳＦＥＴ領域ａｎでは、フッ素（Ｆ）元素のシリサイド化反応抑制効果により図２−９に示すようにニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｐが形成される。このニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｐは、ＮｉＳｉ（ニッケルモノシリサイド）の組成を有する。以上により図１に示す本実施の形態にかかる半導体装置１０を形成することができる。
【００４６】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、ポリシリコンゲート電極１１２ａをシリサイド化するためのシリサイド金属を堆積する前に、ｎＭＩＳＦＥＴ領域ａｎのポリシリコンゲート電極１１２ａに対して、シリサイド化反応を抑制するフッ素（Ｆ）元素をイオン注入（プリドーピング）する。そして、シリサイド化反応する金属として例えばニッケル（Ｎｉ）膜１１５をシリコン基板１０１の全面に堆積し、シリサイド化熱処理を行う。
【００４７】
これにより、フッ素（Ｆ）元素が注入されていないｐＭＩＳＦＥＴ領域ａｐのポリシリコンゲート電極１１２ａｐでは十分にゲートポリシリコンがシリサイド化反応するため、金属（ニッケル）リッチな（例えばＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉの組成を有する）ニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｐが形成される。一方、ｎＭＩＳＦＥＴ領域ａｎのポリシリコンゲート電極１１２ａｎはフッ素（Ｆ）元素が注入されたポリシリコンゲート電極１１２ｂとされているため、該フッ素（Ｆ）元素のシリサイド化反応抑制効果により、金属モノシリサイドの（ＮｉＳｉの組成を有する）ニッケル（Ｎｉ）フルシリサイドゲート電極１０４ｎが形成される。
【００４８】
すなわち、本実施の形態にかかる半導体装置の製造方法によれば、ニッケル（Ｎｉ）と反応させるポリシリコン層に対してシリサイド化反応の抑制効果を発揮する元素を予め注入しておくことで、従来技術と比べて簡単な工程によりｐ型、ｎ型それぞれのＭＩＳＦＥＴ上において、異なるＮｉＳｉｘ相からなるゲート電極を形成することが可能となる。そして、本実施の形態にかかる半導体装置の製造方法によれば、ポリシリコンゲート電極１１２ａの膜厚，シリサイド金属の膜厚，シリサイド化熱処理条件をｐＭＩＳＦＥＴ領域ａｐおよびｎＭＩＳＦＥＴ領域ａｎにおいて同一としながら、ｐ型、ｎ型それぞれのＭＩＳＦＥＴ上において、異なるＮｉＳｉｘ相からなるゲート電極を形成することが可能となる。
【００４９】
これにより、ｐＭＩＳＦＥＴ１００ａｐとｎＭＩＳＦＥＴ１００ａｎとの閾値をそれぞれ異なる値に制御して、各々に最適な閾値を有するトランジスタを容易に形成することができ、電気特性、信頼性に優れた半導体装置を容易に作製することができる。
【００５０】
また、本実施の形態にかかる半導体装置の製造方法によれば、工程の複雑化やエッチバックプロセスによるトランジスタ形状の悪化等の問題を生じることなく、製造装置の不純物汚染も発生させることなく、高品質の半導体装置を作製することができる。
【００５１】
実施の形態２．
図３は、本発明の実施の形態２にかかる半導体装置（ＣＭＯＳデバイス）の構成を示す断面図であり、本発明を適用して作製した半導体装置（ＣＭＯＳデバイス）の構成を示す断面図である。実施の形態２にかかる半導体装置２０は、後述する実施の形態２にかかる半導体装置の製造方法により形成されたニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｐを有するｐＭＩＳＦＥＴ２００ｐと、後述する本実施の形態にかかる半導体装置の製造方法により形成されたニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｎを有するｎＭＩＳＦＥＴ２００ｎと、を備えて構成される点である。
【００５２】
なお、シリコン基板１０１、素子分離膜１０２、層間絶縁膜１０８、ｐＭＩＳＦＥＴ２００ｐにおけるニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｐ以外の構成およびｎＭＩＳＦＥＴ２００ｎにおけるニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｎ以外の構成は、上述した実施の形態１にかかる半導体装置１０と同じであるため、半導体装置１０と同じ符号を付すことで、ここでは詳細な説明は省略する。
【００５３】
本実施の形態にかかる半導体装置２０において、ニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｐは、例えばＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉ等の組成を有するニッケル（Ｎｉ）リッチなニッケル（Ｎｉ）フルシリサイドゲート電極である。また、ニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｎは、ＮｉＳｉ（ニッケルモノシリサイド）の組成を有するニッケル（Ｎｉ）フルシリサイドゲート電極である。
【００５４】
以上のように構成された本実施の形態にかかる半導体装置２０においては、ゲート絶縁膜として高誘電率材料からなる高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐ，１０５ｎを用いている。高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐ，１０５ｎは、電気特性を低下させずに半導体装置の微細化に対応可能である。したがって、本実施の形態にかかる半導体装置２０においては、上述した実施の形態１にかかる半導体装置１０と同様に、電気特性、信頼性に優れた半導体装置が実現されている。
【００５５】
また、本実施の形態にかかる半導体装置においては、金属シリサイドをゲート電極に用いたフルシリサイドゲート構造を有している。このようなフルシリサイドゲート構造を有することにより、本実施の形態にかかる半導体装置２０は、ゲート電極材料としてポリシリコン系の材料を用いた場合のようにゲート電極材料の空乏化に起因した実効的な電気的ゲート絶縁膜の膜厚の増加が効果的に抑制されている。したがって、本実施の形態にかかる半導体装置２０においては、上述した実施の形態１にかかる半導体装置１０と同様に、実効的ゲート絶縁膜膜厚の薄膜化が可能な半導体装置が実現されている。
【００５６】
そして、本実施の形態にかかる半導体装置２０においては、ｐＭＩＳＦＥＴ２００ｐにおけるゲート電極が、例えばＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉ等の組成を有するニッケル（Ｎｉ）リッチなニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｐとされ、ｎＭＩＳＦＥＴ２００ｎにおけるゲート電極が、ＮｉＳｉ（ニッケルモノシリサイド）やＮｉＳｉ2の組成を有するニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｎとされている。
【００５７】
このように、本実施の形態にかかる半導体装置２０においては、ニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｐとニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｎとがそれぞれ異なる組成を有する材料により構成される。そして、この組成の違いにより閾値がｐＭＩＳＦＥＴ２００ｐとｎＭＩＳＦＥＴ２００ｎとにおいてそれぞれ異なる値に制御され、各々に最適な閾値を有するトランジスタが形成されている。
【００５８】
したがって、本実施の形態にかかる半導体装置２０においては、ｐＭＩＳＦＥＴ２００ｐとｎＭＩＳＦＥＴ２００ｎとがそれぞれ組成の異なるニッケル（Ｎｉ）シリサイドからなるゲート電極を備え、各々に最適な閾値を有するトランジスタが形成されている。
【００５９】
つぎに、以上のような本実施の形態にかかる半導体装置２０の製造方法について図４−１〜図４−８に示す図面を用いて説明する。まず、上述した実施の形態１の場合と同様の工程を実施して（図２−１〜図２−５に対応）、図４−１に示すようにポリシリコンゲート電極１１２ａｐ、１１２ａｎを有する半導体装置（中間体）を作製する。
【００６０】
次に、シリコン基板１０１の全面にレジストを成膜し、図４−２に示すようにｐＭＩＳＦＥＴ領域ａｐを開口させたレジストマスク１２４を、写真製版技術を用いて形成する。そして、該レジストマスク１２４をマスクとして用いて、図４−３に示すようにｐＭＩＳＦＥＴ領域ａｐに対してシリサイド化反応を促進する元素（シリサイド化反応促進元素）をイオン注入法により注入（プリドーピング）する。このようにシリサイド化反応促進元素を注入（プリドーピング）することにより、ポリシリコンゲート電極１１２ａｐを、アモルファス化やポリシリコングレインの破壊によりシリサイド化反応が促進される状態にする。
【００６１】
シリサイド化反応促進元素としては、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タングステン（Ｗ）等の、シリサイド化反応を促進する元素を単独で、またはこれらの注入元素のうち２種類以上を用いることができる。これにより、ｐＭＩＳＦＥＴ領域ａｐのポリシリコンゲート電極１１２ａｐを、シリサイド化反応促進元素が注入されたポリシリコンゲート電極１１２ｃとする。ここでは、シリサイド化反応促進元素として例えばシリコン（Ｓｉ）を用いる。シリコンは半導体基板の材料としても用いられているおり、金属元素のように製造プロセス中に於ける汚染の原因となる虞が無いため、シリサイド化反応促進元素として一番好ましい。
【００６２】
また、ここでは、図４−３に示すようにｐＭＩＳＦＥＴ領域ａｐを開口させたレジストマスク１２４を用いてｐＭＩＳＦＥＴ領域ａｐに対してシリサイド化反応促進元素を注入しているが、少なくともｐＭＩＳＦＥＴ領域ａｐのポリシリコンゲート電極１１２ａｐに対して、シリサイド化反応促進元素を注入すればよい。
【００６３】
ポリシリコンゲート電極１１２ａｐ，ａｎを形成するためのポリシリコン膜１１２は数百度レベルの比較的高温の環境下で形成される。比較的高温で形成したポリシリコンに対して常温でシリコン（Ｓｉ）を注入することにより、Ｓｉ−Ｓｉ間の結合力を弱まらせることができ、このあとニッケル（Ｎｉ）を堆積させた後に熱処理を施すと、ニッケル（Ｎｉ）とシリコン（Ｓｉ）との反応が促進される。
【００６４】
イオン注入は、注入エネルギーを２ｋｅＶ〜３０ｋｅＶの範囲内として行う。また、ポリシリコンゲート電極１１２ａｐに注入するシリサイド化反応促進元素がシリコン基板１０１へ突き抜けることを防止するため、元素の種類により注入エネルギーを変えることが好ましい。また、シリサイド化反応促進元素の注入量は、１×１０14ｃｍ-2〜１×１０16ｃｍ-2の範囲とすることが好ましい。
【００６５】
また、このｐＭＩＳＦＥＴ領域ａｐに対するシリサイド化反応促進元素の注入時にはｎＭＩＳＦＥＴ領域ａｎはレジストマスクで覆われており、該ｎＭＩＳＦＥＴ領域ａｎに対してはシリサイド化反応促進元素のイオン注入を行わない。すなわち、ｐＭＩＳＦＥＴ領域ａｐに対するシリサイド化反応促進元素の注入時に、ポリシリコンゲート電極１１２ａｎに対してはシリサイド化反応促進元素のイオン注入を行わない。
【００６６】
次に、レジストマスク１２４を除去し、シリサイド化反応する金属として例えばニッケル（Ｎｉ）膜１１５を図４−４に示すようにシリコン基板１０１の全面に堆積する。そして、シリサイド化熱処理の温度、時間、回数、選択的なニッケル（Ｎｉ）除去のタイミングなどの条件を制御して、シリサイド化熱処理および未反応ニッケル（Ｎｉ）の選択除去を行う。なお、ここでは、シリサイド化反応する金属としてニッケル（Ｎｉ）を用いる場合を例に説明するが、シリサイド化反応する金属はこれに限定されるものではなく、白金（Ｐｔ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、エルビウム（Ｅｒ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）などの金属を用いることも可能である。
【００６７】
ここで、ポリシリコンゲート電極１１２ａｎ、１１２ｃをシリサイド化するためのニッケル（Ｎｉ）膜１１５の膜厚は、ｐＭＩＳＦＥＴ領域ａｐおよびｎＭＩＳＦＥＴ領域ａｎにおいて略同一とされている。また、シリサイド化熱処理条件もｐＭＩＳＦＥＴ領域ａｐおよびｎＭＩＳＦＥＴ領域ａｎにおいて同一とされている。このように、熱処理によるポリシリコンゲート電極１１２ａｎ，１１２ｃとニッケル（Ｎｉ）とのシリサイド化反応と、未反応ニッケル（Ｎｉ）の選択的な除去とを組み合わせることにより、ゲート電極としてＮｉxＳｉy（ｘ，ｙは整数）の組成比を有するニッケル（Ｎｉ）シリサイドを形成する。
【００６８】
ｐＭＩＳＦＥＴ領域ａｐには上述したようにシリサイド化反応促進元素としてシリコン（Ｓｉ）元素がイオン注入されている。これにより、ポリシリコンゲート電極１１２ｃの膜厚（元のポリシリコンゲート電極１１２ａｐの膜厚）、ニッケル（Ｎｉ）膜の堆積膜厚、シリサイド化熱処理の温度、時間、回数、選択的なニッケル（Ｎｉ）除去のタイミングなどの条件を制御することにより、ゲート電極としてＮｉxＳｉy（ｘ，ｙは整数）の組成比を有するニッケル（Ｎｉ）シリサイドを形成する。このとき、シリコン（Ｓｉ）元素のシリサイド化反応促進効果により、図４−５に示すようにｐＭＩＳＦＥＴ領域ａｐにはＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉ等のニッケル（Ｎｉ）リッチなニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｐが形成される。
【００６９】
一方、図４−５に示すようにｎＭＩＳＦＥＴ領域ａｎには、ＮｉＳｉ（ニッケルモノシリサイド）の組成を有するニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｎが形成される。以上により図３に示す本実施の形態にかかる半導体装置２０を形成することができる。
【００７０】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、ポリシリコンゲート電極１１２ａをシリサイド化するためのシリサイド金属を堆積する前に、ｐＭＩＳＦＥＴ領域ａｐのポリシリコンゲート電極１１２ａｐに対して、シリサイド化反応を促進するシリサイド化反応促進元素をイオン注入（プリドーピング）する。そして、シリサイド化反応する金属として例えばニッケル（Ｎｉ）膜１１５をシリコン基板１０１の全面に堆積し、シリサイド化熱処理を行う。
【００７１】
ｐＭＩＳＦＥＴ領域ａｐのポリシリコンゲート電極１１２ａｐは、シリサイド化反応促進元素が注入（プリドーピング）されたポリシリコンゲート電極１１２ｃとされているため、該シリサイド化反応促進元素のシリサイド化促進効果により、ポリシリコンゲート電極１１２ｃでは十分にゲートポリシリコンがシリサイド化反応する。これにより、ｐＭＩＳＦＥＴ領域ａｐには金属（ニッケル）リッチな（例えばＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉの組成を有する）ニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｐが形成される。
【００７２】
一方、シリサイド化反応促進元素が注入されていないｎＭＩＳＦＥＴ領域ａｎには、金属モノシリサイドの（ＮｉＳｉの組成を有する）ニッケル（Ｎｉ）フルシリサイドゲート電極２０４ｎが形成される。
【００７３】
すなわち、本実施の形態にかかる半導体装置の製造方法によれば、ニッケル（Ｎｉ）と反応させるポリシリコン層に対してシリサイド化反応の促進効果を発揮する元素を予め注入しておくことで、従来技術と比べて簡単な工程によりｐ型、ｎ型それぞれのＭＩＳＦＥＴ上において、異なるＮｉＳｉｘ相からなるゲート電極を形成することが可能となる。そして、本実施の形態にかかる半導体装置の製造方法によれば、ポリシリコンゲート電極１１２ａの膜厚，シリサイド金属の膜厚，シリサイド化熱処理条件をｐＭＩＳＦＥＴ領域ａｐおよびｎＭＩＳＦＥＴ領域ａｎにおいて同一としながら、ｐ型、ｎ型それぞれのＭＩＳＦＥＴ上において、異なるＮｉＳｉｘ相からなるゲート電極を形成することが可能となる。
【００７４】
これにより、ｐＭＩＳＦＥＴ２００ａｐとｎＭＩＳＦＥＴ２００ａｎとの閾値をそれぞれ異なる値に制御して、各々に最適な閾値を有するトランジスタを容易に形成することができ、電気特性、信頼性に優れた半導体装置を容易に作製することができる。
【００７５】
また、本実施の形態にかかる半導体装置の製造方法によれば、工程の複雑化やエッチバックプロセスによるトランジスタ形状の悪化等の問題を生じることなく、製造装置の不純物汚染も発生させることなく、高品質の半導体装置を作製することができる。
【００７６】
実施の形態３．
図５は、本発明の実施の形態３にかかる半導体装置（ＣＭＯＳデバイス）の構成を示す断面図であり、本発明を適用して作製した半導体装置（ＣＭＯＳデバイス）の構成を示す断面図である。実施の形態３にかかる半導体装置３０は、後述する実施の形態３にかかる半導体装置の製造方法により形成されたニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｐを有するｐＭＩＳＦＥＴ３００ｐと、後述する本実施の形態にかかる半導体装置の製造方法により形成されたニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｎを有するｎＭＩＳＦＥＴ３００ｎと、を備えて構成される点である。
【００７７】
なお、シリコン基板１０１、素子分離膜１０２、層間絶縁膜１０８、ｐＭＩＳＦＥＴ２００ｐにおけるニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｐ以外の構成およびｎＭＩＳＦＥＴ３００ｎにおけるニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｎ以外の構成は、上述した実施の形態１にかかる半導体装置１０と同じであるため、半導体装置１０と同じ符号を付すことで、ここでは詳細な説明は省略する。
【００７８】
本実施の形態にかかる半導体装置３０において、ニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｐは、例えばＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉ等の組成を有するニッケル（Ｎｉ）リッチなニッケル（Ｎｉ）フルシリサイドゲート電極である。また、ニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｎは、ＮｉＳｉ（ニッケルモノシリサイド）やＮｉＳｉ2の組成を有するニッケル（Ｎｉ）フルシリサイドゲート電極である。
【００７９】
以上のように構成された本実施の形態にかかる半導体装置３０においては、ゲート絶縁膜として高誘電率材料からなる高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐ，１０５ｎを用いている。高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜１０５ｐ，１０５ｎは、電気特性を低下させずに半導体装置の微細化に対応可能である。したがって、本実施の形態にかかる半導体装置３０においては、上述した実施の形態１，２にかかる半導体装置１０，２０と同様に、電気特性、信頼性に優れた半導体装置が実現されている。
【００８０】
また、本実施の形態にかかる半導体装置においては、金属シリサイドをゲート電極に用いたフルシリサイドゲート構造を有している。このようなフルシリサイドゲート構造を有することにより、本実施の形態にかかる半導体装置３０は、ゲート電極材料としてポリシリコン系の材料を用いた場合のようにゲート電極材料の空乏化に起因した実効的な電気的ゲート絶縁膜の膜厚の増加が効果的に抑制されている。したがって、本実施の形態にかかる半導体装置３０においては、上述した実施の形態１，２にかかる半導体装置１０，２０と同様に、薄膜化が可能な半導体装置が実現されている。
【００８１】
そして、本実施の形態にかかる半導体装置３０においては、ｐＭＩＳＦＥＴ３００ｐにおけるゲート電極が、例えばＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉ等の組成を有するニッケル（Ｎｉ）リッチなニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｐとされ、ｎＭＩＳＦＥＴ３００ｎにおけるゲート電極が、ＮｉＳｉ（ニッケルモノシリサイド）の組成を有するニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｎとされている。
【００８２】
このように、本実施の形態にかかる半導体装置３０においては、ニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｐとニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｎとがそれぞれ異なる組成を有する材料により構成される。そして、この組成の違いにより閾値がｐＭＩＳＦＥＴ３００ｐとｎＭＩＳＦＥＴ３００ｎとにおいてそれぞれ異なる値に制御され、各々に最適な閾値を有するトランジスタが形成されている。
【００８３】
したがって、本実施の形態にかかる半導体装置３０においては、ｐＭＩＳＦＥＴ３００ｐとｎＭＩＳＦＥＴ３００ｎとがそれぞれ組成の異なるニッケル（Ｎｉ）シリサイドからなるゲート電極を備え、各々に最適な閾値を有するトランジスタが形成されている。
【００８４】
つぎに、以上のような本実施の形態にかかる半導体装置３０の製造方法について図６−１〜図６−８に示す図面を用いて説明する。まず、上述した実施の形態１の場合と同様の工程を実施して（図２−１〜図２−５に対応）、図６−１に示すようにポリシリコンゲート電極１１２ａｐ、１１２ａｎを有する半導体装置（中間体）を作製する。
【００８５】
次に、シリコン基板１０１の全面にレジストを成膜し、図６−２に示すようにｎＭＩＳＦＥＴ領域ａｎを開口させたレジストマスク１１４を、写真製版技術を用いて形成する。そして、該レジストマスク１１４をマスクとして用いて、図６−３に示すようにｎＭＩＳＦＥＴ領域ａｎに対してイオン注入法によりフッ素（Ｆ）等の、シリサイド化反応抑制元素を注入（プリドーピング）する。これにより、シリサイド化反応抑制元素が注入（プリドーピング）されたポリシリコンゲート電極１１２ｂを形成する。
【００８６】
なお、ここでは、図６−２に示すようにｎＭＩＳＦＥＴ領域ａｎを開口させたレジストマスク１１４を用いてｎＭＩＳＦＥＴ領域ａｎに対してシリサイド化反応抑制元素を注入しているが、少なくともｎＭＩＳＦＥＴ領域ａｎのポリシリコンゲート電極１１２ａｎに対して、シリサイド化反応抑制元素を注入すればよい。
【００８７】
イオン注入は、注入エネルギーを２ｋｅＶ〜３０ｋｅＶの範囲内として行う。また、ポリシリコンゲート電極１１２ａｎに注入するシリサイド化反応抑制元素がシリコン基板１０１へ突き抜けることを防止するため、元素の種類により注入エネルギーを変えることが好ましい。また、シリサイド化反応抑制元素の注入量は、１×１０14ｃｍ-2〜１×１０16ｃｍ-2の範囲とすることが好ましい。
【００８８】
また、このｎＭＩＳＦＥＴ領域ａｎに対するシリサイド化反応抑制元素の注入時にはｐＭＩＳＦＥＴ領域ａｐはレジストマスクで覆われており、該ｐＭＩＳＦＥＴ領域ａｐに対してはシリサイド化反応抑制元素のイオン注入を行わない。すなわち、ｎＭＩＳＦＥＴ領域ａｎに対するシリサイド化反応抑制元素の注入時に、ポリシリコンゲート電極１１２ａｐに対してはシリサイド化反応抑制元素のイオン注入を行わない。
【００８９】
次に、レジストマスク１１４を除去し、シリコン基板１０１の全面に再度レジストを成膜し、図６−４に示すようにｐＭＩＳＦＥＴ領域ａｐを開口させたレジストマスク１２４を、写真製版技術を用いて形成する。そして、該レジストマスク１２４をマスクとして用いて、図６−５に示すようにｐＭＩＳＦＥＴ領域ａｐに対してシリサイド化反応を促進する元素（シリサイド化反応促進元素）をイオン注入法により注入（プリドーピング）する。このようにシリサイド化反応促進元素を注入（プリドーピング）することにより、ポリシリコンゲート電極１１２ａｐを、アモルファス化やポリシリコングレインの破壊によりシリサイド化反応が促進される状態にする。
【００９０】
シリサイド化反応促進元素としては、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タングステン（Ｗ）等の、シリサイド化反応を促進する元素を単独で、またはこれらの注入元素のうち２種類以上を用いることができる。これにより、ｐＭＩＳＦＥＴ領域ａｐのポリシリコンゲート電極１１２ａｐを、シリサイド化反応促進元素が注入されたポリシリコンゲート電極１１２ｃとする。ここでは、シリサイド化反応促進元素として例えばシリコン（Ｓｉ）を用いる。
【００９１】
また、ここでは、図６−５に示すようにｐＭＩＳＦＥＴ領域ａｐを開口させたレジストマスク１２４を用いてｐＭＩＳＦＥＴ領域ａｐに対してシリサイド化反応促進元素を注入しているが、少なくともｐＭＩＳＦＥＴ領域ａｐのポリシリコンゲート電極１１２ａｐに対して、シリサイド化反応促進元素を注入すればよい。
【００９２】
比較的高温で形成したポリシリコンに対して常温でシリコン（Ｓｉ）を注入することにより、ポリシリコンゲート電極１１２ａｐのＳｉ−Ｓｉ間の結合力を弱まらせることができ、このあとニッケル（Ｎｉ）を堆積させた後に熱処理を施すと、ニッケル（Ｎｉ）とシリコン（Ｓｉ）との反応が促進される。
【００９３】
次に、レジストマスク１２４を除去し、シリサイド化反応する金属として例えばニッケル（Ｎｉ）膜１１５を図６−６に示すようにシリコン基板１０１の全面に堆積する。そして、シリサイド化熱処理の温度、時間、回数、選択的なニッケル（Ｎｉ）除去のタイミングなどの条件を制御して、シリサイド化熱処理および未反応ニッケル（Ｎｉ）の選択除去を行う。
【００９４】
ここで、ポリシリコンゲート電極１１２ａｎ、１１２ｃをシリサイド化するためのニッケル（Ｎｉ）膜１１５の膜厚は、ｐＭＩＳＦＥＴ領域ａｐおよびｎＭＩＳＦＥＴ領域ａｎにおいて略同一とされている。また、シリサイド化熱処理条件もｐＭＩＳＦＥＴ領域ａｐおよびｎＭＩＳＦＥＴ領域ａｎにおいて同一とされている。このように、熱処理によるポリシリコンゲート電極１１２ｂ，１１２ｃとニッケル（Ｎｉ）とのシリサイド化反応と、未反応ニッケル（Ｎｉ）の選択的な除去とを組み合わせることにより、ゲート電極としてＮｉxＳｉy（ｘ，ｙは整数）の組成比を有するニッケル（Ｎｉ）シリサイドを形成する。
【００９５】
ｐＭＩＳＦＥＴ領域ａｐには上述したようにシリサイド化反応促進元素としてシリコン（Ｓｉ）元素がイオン注入されている。これにより、ポリシリコンゲート電極１１２ｃの膜厚（元のポリシリコンゲート電極１１２ａｐの膜厚）、ニッケル（Ｎｉ）膜の堆積膜厚、シリサイド化熱処理の温度、時間、回数、選択的なニッケル（Ｎｉ）除去のタイミングなどの条件を制御することにより、ゲート電極としてＮｉxＳｉy（ｘ，ｙは整数）の組成比を有するニッケル（Ｎｉ）シリサイドを形成する。このとき、シリコン（Ｓｉ）元素のシリサイド化反応促進効果により、図６−７に示すようにｐＭＩＳＦＥＴ領域ａｐにはＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉ等のニッケル（Ｎｉ）リッチなニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｐが形成される。
【００９６】
一方、ｎＭＩＳＦＥＴ領域ａｎには上述したようにフッ素（Ｆ）元素がイオン注入されている。これにより、ポリシリコンゲート電極１１２ｂの膜厚（元のポリシリコンゲート電極１１２ａｎの膜厚）、ニッケル（Ｎｉ）膜の堆積膜厚、シリサイド化熱処理の温度、時間、回数、選択的なニッケル（Ｎｉ）除去のタイミングなどの条件を制御することにより、ゲート電極としてＮｉxＳｉy（ｘ，ｙは整数）の組成比を有するニッケル（Ｎｉ）シリサイドを形成する。
【００９７】
このとき、フッ素（Ｆ）元素が注入されたｎＭＩＳＦＥＴ領域ａｎでは、フッ素（Ｆ）元素のシリサイド化反応抑制効果により図６−７に示すようにニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｐが形成される。このニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｐは、ＮｉＳｉ（ニッケルモノシリサイド）の組成を有する。以上により図５に示す本実施の形態にかかる半導体装置１０を形成することができる。
【００９８】
上述したように、本実施の形態にかかる半導体装置の製造方法は上述した実施の形態１にかかる半導体装置の製造方法と、実施の形態２にかかる半導体装置の製造方法と、を組み合わせた半導体装置の製造方法である。本実施の形態にかかる半導体装置の製造方法によれば、シリサイド化反応促進元素のシリサイド化促進効果により、ｐＭＩＳＦＥＴ領域ａｐには金属（ニッケル）含有量の多い（例えばＮｉ31Ｓｉ12，Ｎｉ2ＳｉやＮｉ3Ｓｉの組成を有する）ニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｐが形成される。
【００９９】
一方、シリサイド化反応抑制元素のシリサイド化反応抑制効果により、ｎＭＩＳＦＥＴ領域ａｎには金属含有量の少ない（例えばＮｉＳｉやＮｉＳｉ2の組成を有する）ニッケル（Ｎｉ）フルシリサイドゲート電極３０４ｎが形成される。これにより、ｐＭＩＳＦＥＴ３００ａｐとｎＭＩＳＦＥＴ３００ａｎとの閾値をそれぞれ異なる値に制御して、各々に最適な閾値を有するトランジスタを容易に形成することができ、電気特性、信頼性に優れた半導体装置を容易に作製することができる。
【０１００】
そして、本実施の形態にかかる半導体装置の製造方法によれば、シリサイド化反応促進元素のシリサイド化促進効果とシリサイド化反応抑制元素のシリサイド化反応抑制効果との両方を用いているため、実施の形態１、実施の形態２の場合よりも、ｐＭＩＳＦＥＴ３００ａｐとｎＭＩＳＦＥＴ３００ａｎとの閾値をそれぞれ異なる値により確実に制御して、各々に最適な閾値を有するトランジスタを容易に形成することができ、電気特性、信頼性に優れた半導体装置を容易に作製することができる。
【０１０１】
また、本実施の形態にかかる半導体装置の製造方法によれば、シリサイド化反応促進元素のシリサイド化促進効果とシリサイド化反応抑制元素のシリサイド化反応抑制効果との両方を用いているため、製造プロセスにおける制御のマージンが広がり、製造プロセスにおける制御の自由度が大きくなる。
【産業上の利用可能性】
【０１０２】
以上のように、本発明にかかる半導体装置の製造方法は、ＣＭＯＳデバイスの製造に有用であり、特に、４５ｎｍノード以降のＣＭＯＳデバイスに適している。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２−１】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２−２】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２−３】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２−４】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２−５】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２−６】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２−７】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２−８】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２−９】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図４−１】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図４−２】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図４−３】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図４−４】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図４−５】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。
【図６−１】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図６−２】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図６−３】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図６−４】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図６−５】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図６−６】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図６−７】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【符号の説明】
【０１０４】
１０  半導体装置
２０  半導体装置
３０  半導体装置
１０１  シリコン基板
１０２  素子分離膜
１０３ｐ  ソース・ドレイン領域
１０３ｎ  ソース・ドレイン領域
１０４ｐ  フルシリサイドゲート電極
１０４ｎ  フルシリサイドゲート電極
１０５ｐ  ゲート絶縁膜
１０５ｎ  ゲート絶縁膜
１０６ｐ  サイドウォール
１０６ｎ  サイドウォール
１０７ｐ  シリサイド層
１０７ｎ  シリサイド層
１０８  間絶縁膜
１１１  金属酸化膜
１１２  ポリシリコン膜
１１２ａｐ  ポリシリコンゲート電極
１１２ａｎ  ポリシリコンゲート電極
１１２ｂ  ポリシリコンゲート電極
１１２ｃ  ポリシリコンゲート電極
１１３  ハードマスク
１１３ａｐ  ハードマスク
１１３ａｎ  ハードマスク
１１４  レジストマスク
１１５  ニッケル膜
１２４  レジストマスク
２０４ｐ  フルシリサイドゲート電極
２０４ｎ  フルシリサイドゲート電極
３０４ｐ  フルシリサイドゲート電極
３０４ｎ  フルシリサイドゲート電極
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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