(57)【要約】【課題】メモリシステム内に備える強誘電体メモリのエンデュランス劣化を抑制すると共に、データ保持特性の向上を図る。【解決手段】強誘電体メモリ１０には、メモリセルへのデータの書込み時間の設定データが予め記憶される。この設定データは、電源オン状態と、電源オフの指示時とで異なる２種類のデータである。電源投入時、強誘電体メモリ１０に記憶された前記設定データは、制御回路９によりラッチ回路１１に記憶、保持される。このラッチ回路１１に保持された設定データに基づいて、電源オン状態、電源オフ指示時別に、強誘電体メモリ１０のデータ書き込みが行われる。従って、メモリシステム別に、その動作状況に応じた動作タイミングで強誘電体メモリ１０の動作を制御することが可能になる。また、電源オン状態での強誘電体メモリセル１０への不必要なストレス印加を防止できると共に、電源オフ後のデータ保持特性が向上する。【選択図】図６
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【特許請求の範囲】
【請求項１】
ラッチ回路に保持された第１の制御信号の出力タイミング及び第２の制御信号の出力タイミングを受けて、第１の制御回路及び第２の制御回路の動作を制御するタイミング発生回路と、
前記第１の制御信号が入力されて制御信号を出力する前記第１の制御回路と、前記第１の制御回路から出力された制御信号が入力されて動作するメモリアドレス指定回路、データ読み出し回路、データ増幅／書込み回路、データ入出力回路とを備え、前記第１の制御信号の出力タイミングと前記第２の制御信号の出力タイミングとを予め記憶している強誘電体メモリと、
前記第２の制御信号が入力されて制御信号を出力する前記第２の制御回路と、前記第２の制御回路から出力された制御信号が入力されて動作するメモリアドレス指定回路、データ読み出し／書込み回路、データ入出力回路とを備えた揮発性メモリとを備えたメモリシステムにおいて、
前記第１の制御信号の出力タイミング及び第２の制御信号の出力タイミングは、互いに前記強誘電体メモリと前記揮発性メモリとの間で電流消費タイミングがずれるように設定されており、
前記第１の制御回路は、電源投入時に前記強誘電体メモリに記憶されている前記第１の制御信号の出力タイミング及び前記第２の制御信号の出力タイミングを前記ラッチ回路に転送する
ことを特徴とするメモリシステム。
【請求項２】
前記請求項１記載のメモリシステムは、１チップ上に搭載されている
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステム及び半導体集積回路に関し、特に、動作タイミングを外部から設定できて、システムで要求される適切なタイミングで動作可能なメモリシステム及び半導体集積回路に関する。
【背景技術】
【０００２】
一般に、半導体メモリは、システムセット上では他の半導体素子、例えばＤ／Ａコンバータ、Ａ／Ｄコンバータ、ＣＰＵ又は制御ロジック回路と共に共通のボードに搭載される。また、メモリ混載デバイスでも、半導体メモリは前記と同様にマイコンや制御ロジック回路と共通のチップに搭載される。前者はパッケージに組込まれた形やベアチップの形で、後者は共有プロセスを用いて形成されて他のデバイスと共にチップに搭載される。
【０００３】
パッケージ品を除いたベアチップ状態での半導体メモリのセット搭載品や、制御ロジック回路との共通プロセスを用いたメモリ混載品では、半導体メモリに対する制御信号の発生回路は、その回路面積分を縮小するために、制御ロジック回路とその機能を共有化される場合がある。この場合には、半導体メモリには、前記共用化された制御ロジック回路から所定のタイミングをもってメモリ制御信号が供給されて来る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、半導体メモリは、マイコン等と共通ボード又は共通システム上に組み上げる場合、そのセット全体の中でメモリとして要求される動作速度で動作するデバイスを選んで、組み込む必要がある。
【０００５】
しかしながら、複数の半導体メモリを同一システム内に組み込んだ場合、共用化された制御ロジック回路から２個以上の半導体メモリに対して同一タイミングでメモリ制御信号が供給されるため、これらの半導体メモリが同一タイミングで動作し、同一タイミングで電流消費して、ピーク電流が大きくなってしまう欠点がある。
【０００６】
また、同一システム内の半導体メモリに対して、予め定めた適切なタイミングで動作するようにメモリ制御信号を出力する設定をした場合であっても、前記半導体メモリに対する供給電源電圧やメモリ周囲温度に変化が生じると、この変化に応じて半導体メモリの動作タイミングも変化し、ズレが生じて、所定の適切タイミングでは動作しなくなる欠点が生じる。
【０００７】
以上のピーク電流の増大と動作タイミングの変化が生じるという欠点は、システムセットに限定されず、メモリ混載デバイスでも同様である。
【０００８】
以上説明したように半導体メモリやこれを含むシステムでは、他の半導体メモリとの同時動作、供給電源電圧又は周囲温度などの動作状況に拘わらず動作タイミングが固定されている欠点を有するが、この欠点は、不揮発性メモリである強誘電体メモリでも同様に存在する。以下、強誘電体メモリ（ＦｅＲＡＭ）における欠点を説明する。
【０００９】
先ず、強誘電体メモリの劣化について説明する。強誘電体メモリにおいてデータの読み書きを繰り返す際、即ち、強誘電体で分極反転を繰り返す際には、この強誘電体には、分極反転の繰り返しに起因して残留分極が減少する等の強誘電体疲労劣化現象が存在する。強誘電体メモリは破壊読み出しメモリであるので、書込み動作でも読み出し動作でも、強誘電体の分極反転に伴ってこの強誘電体疲労劣化現象が発生し、データ保持期間の減少、読み出し不能、データ書き替え不能という信頼性不具合が起きる。この強誘電体疲労劣化現象の１つであるエンデュランス劣化は、その劣化度合いがデータ書込み時でのメモリセルへの印加電圧とその印加時間とに依存しており、高電圧で印加時間が長いほどその劣化は促進され、書込み電圧が低く且つ電圧印加時間が短いほど、この劣化現象は抑えられる。しかしながら、この書き込み動作の場合、動作タイミングが予め定めた所定タイミングであってデータ書込み時間が固定されているため、メモリセルへのストレスが必要以上にかかってしまう場合もあって、強誘電体疲労劣化現象が促進されてしまうことがあり、信頼性の面で望ましくない。
【００１０】
強誘電体メモリについては、従来、例えば特願平１-２４８９２１号において、読み出し動作時にメモリセルに印加される電圧を低電圧化してエンデュランス劣化を抑制する方法が開示されている。また、特願平１-１４１５２１号には、読み出し動作時にメモリセルに印加される電圧を高電圧と低電圧とに切り換えて、通常のデータ記憶動作時はＤＲＡＭ（揮発性メモリ）として動作させる方法が提案されている。しかし、これら従来の場合には、半導体メモリ内を多電源電圧化に対応させるために、レイアウト面積が増加したり、トランジスタ性能のばらつきに起因してメモリセルへの印加電圧値の精度が低下して、エンデュランス劣化に対する低電圧化効果がロット間でばらついたり、読み出し電荷量が不足して、読み出し不良が発生し易くなるという問題がある。
【００１１】
本発明は以上の点に着目し、その目的は、半導体メモリを搭載したシステムセット又は混載デバイスにおいて、半導体メモリの動作タイミングをその動作状況に応じて変更可能に構成する。
【課題を解決するための手段】
【００１２】
前記目的を達成するため、本発明では、半導体メモリの動作タイミングを多種に亘って予め保持しておき、その中から動作状況に応じた１つの動作タイミングを選択し、この動作タイミングで半導体メモリの動作を制御する。
【００１３】
すなわち、請求項１記載の発明のメモリシステムは、ラッチ回路に保持された第１の制御信号の出力タイミング及び第２の制御信号の出力タイミングを受けて、第１の制御回路及び第２の制御回路の動作を制御するタイミング発生回路と、前記第１の制御信号が入力されて制御信号を出力する前記第１の制御回路と、前記第１の制御回路から出力された制御信号が入力されて動作するメモリアドレス指定回路、データ読み出し回路、データ増幅／書込み回路、データ入出力回路とを備え、前記第１の制御信号の出力タイミングと前記第２の制御信号の出力タイミングとを予め記憶している強誘電体メモリと、前記第２の制御信号が入力されて制御信号を出力する前記第２の制御回路と、前記第２の制御回路から出力された制御信号が入力されて動作するメモリアドレス指定回路、データ読み出し／書込み回路、データ入出力回路とを備えた揮発性メモリとを備えたメモリシステムにおいて、前記第１の制御信号の出力タイミング及び第２の制御信号の出力タイミングは、互いに前記強誘電体メモリと前記揮発性メモリとの間で電流消費タイミングがずれるように設定されており、前記第１の制御回路は、電源投入時に前記強誘電体メモリに記憶されている前記第１の制御信号の出力タイミング及び前記第２の制御信号の出力タイミングを前記ラッチ回路に転送することを特徴とする。
【００１４】
請求項２記載の発明の半導体集積回路は、前記請求項１記載のメモリシステムは、１チップ上に搭載されていることを特徴とする。
【００１５】
以上により、請求項１及び請求項２記載の発明では、不揮発性メモリに出力される第１の信号の出力タイミングと、他のメモリに出力される第２の信号の出力タイミングとを異なるように設定できるので、この不揮発性メモリと他のメモリとの電流消費タイミングをずらすことができ、システム全体でのピーク電流が小さく抑制される。
【００１６】
特に、不揮発性メモリの動作に必要なタイミング制御を行うタイミング発生回路を不揮発性メモリ内で自ら持つので、メモリシステムから不揮発性メモリに与えられる入力信号間でレーシングが発生する場合であっても、このレーシングが有効に防止される。また、次の電源投入時には、必要データをＦｅＲＡＭ自身が内部制御回路を用いて読み出すことができるので、電源オフ後のデータ保持用不揮発性メモリ素子が不要になる。
【発明の効果】
【００１７】
以上説明したように、請求項１及び請求項２記載の発明のメモリシステムによれば、システム内に備える不揮発性メモリと他のメモリとの電流消費タイミングをずらすことができるので、システム全体でのピーク電流を小さく抑制できる。
【００１８】
特に、メモリシステムから不揮発性メモリに与えられる入力信号間でレーシングが発生する場合であっても、このレーシングを有効に防止できると共に、電源オフ後のデータ保持用の不揮発性メモリ素子を不要にできる効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を用いて説明する。
【００２０】
（実施の形態）
図１は本発明の実施の形態のメモリシステムの概略構成を示す。同図のメモリシステムは、複数個のチップが集合したチップセット、又は１つのチップ上に搭載されたシステムＬＳＩ（半導体集積回路）であって、１０は不揮発性メモリである強誘電体メモリ、１４はロジック回路、２０は前記メモリ１０とは別途に設けられた他のメモリであって例えばＳＲＡＭ等の揮発性メモリで構成される。この別途設けられたメモリ２０は揮発性に限らず、不揮発性であっても良い。
【００２１】
前記強誘電体メモリ１０は、メモリアドレス指定回路１と、データ読み出し回路（セルドライブブロック）２と、データ増幅／書込み回路（データ増幅ブロック）３と、データ入出力回路４と、これ等回路１〜４への各制御信号５、６、７、８を出力する制御回路９とを備える。前記メモリアドレス指定回路１は、例えば外部入力アドレスに基づいたワード線選択までを実施し、前記データ読み出し回路２は、強誘電体メモリセルからデータを読み出すためにメモリセル（データ保持素子）への電圧印加（セルプレート線の駆動）を実施する。また、前記データ増幅／書込み回路３は、データ読み出し回路２の動作により読み出されたメモリセルからの微小電荷を増幅してデータ入出力回路４へ転送する。データ入出力回路４は、前記増幅されたデータを出力し、又は外部からの入力データの取り込みを実施する。
【００２２】
前記制御回路（他のタイミング発生回路）９は、前記各回路（以下、回路ブロックという）１〜４の動作順序（シーケンス）を検知及び管理する機能を備えている。また、この制御回路９は、また、後述するタイミング発生回路１３からの制御信号１２を使用しない時、例えば電源投入時などでは、強誘電体メモリ１０を通常動作させるための各回路ブロック１〜４の基本動作を制御する機能をも有している。
【００２３】
前記揮発性メモリ２０は、メモリアドレス指定回路１５と、データ読み出し／書込み回路１６と、データ入出力回路１７と、これら回路ブロック１５〜１７への制御信号１８を出力する制御回路１９とを備える。
【００２４】
更に、ロジック回路１４は、ラッチ回路１１と、強誘電体メモリ１０の制御回路９への入力信号（制御信号）１２と揮発性メモリ２０の制御回路１９への制御信号２１とを発生するタイミング発生回路１３とを備える。前記ラッチ回路１１は、電源投入時に強誘電体メモリ１０から読み出されるデータを電源オンの間保持する。前記タイミング発生回路１３は、ラッチ回路１１で保持されたデータに基づいて前記強誘電体メモリ１０への制御信号（第１の信号）１２及び前記揮発性メモリ２０への制御信号（第２の信号）２１の出力タイミングを動作状況に応じて切り替えて、強誘電体メモリ１０と揮発性メモリ２０との動作タイミングを変更する。
【００２５】
前記ロジック回路１４のタイミング発生回路１３の内部構成を図２に示す。同図のタイミング発生回路１３は強誘電体メモリ１０に対する構成部分のみが例示され、揮発性メモリ２０に対する構成部分については同一構成であるので省略されている。同図において、１３ａは切換スイッチ、１３ｂは遅延回路であって、２個の遅延回路１３ｂ、１３ｂ間に切換スイッチ１３ａが配置されている。また、タイミング発生回路１３には、前記複数（同図では３個）の切換スイッチ１３ａを制御するコード回路１３ｃが配置される。前記コード回路１３ｃは、前記ラッチ回路１１から受けたタイミングデータＤ０、Ｄ１及びそれ等の反転データ／Ｄ０、／Ｄ１に基づいて前記複数の切換スイッチ１３ａを制御する。例えば、データＤ０、Ｄ１が（１、１）である電源オン状態では、制御信号１２の入力パス１３ｄを図中左端の切換スイッチ１３ａのみを経て出力パス１３ｅに接続する。また、データＤ０、Ｄ１が（０、０）である電源オフ指示時には、図中右端の切換スイッチ１３ａにより入力パス１３ｄを出力パス１３ｅに接続して、２個の遅延回路１３ｂ、１３ｂを介して制御信号１２を遅らせて出力する。
【００２６】
次に、以上のような構成のメモリシステムの動作を説明する。ここで、制御信号１２の具体例を図３に基いて説明する。ここでは、揮発性メモリ（ＳＲＡＭ）２０と互換性のある信号を用いてロジック回路１４から強誘電体メモリ１０の内部動作を制御する場合を説明する。
【００２７】
図３において、／ＷＥは読み出し動作と書込み動作の識別信号、ＣＰはメモリセルからのデータ読み出しを開始する信号、／ＯＥはデータ出力の起動、停止を制御する信号、ＳＡＥは読み出されたデータの増幅動作の起動、停止を制御する信号である。同図は、強誘電体メモリ１０と揮発性メモリ２０との間で動作タイミングを異ならせた場合の説明図である。即ち、信号／ＷＥ、信号ＣＰ、信号／ＯＥ及び信号ＳＡＥの立上り及び立下りタイミングを強誘電体メモリ１０と揮発性メモリ２０とで同一タイミングとせず、異なるタイミングに設定したものである。これ等の各メモリ１０、２０別の４種の信号／ＷＥ、ＣＰ、／ＯＥ及びＳＡＥの立上り及び立下りタイミングは、予め、強誘電体メモリ１０に記憶され、電源投入時に制御回路９により強誘電体メモリ１０から読み出され、ラッチ回路１１に転送されて格納される。
【００２８】
従って、本実施の形態では、図３に示すように、消費電流のピーク値は、同図に実線で示したように強誘電体メモリ１０と揮発性メモリ２０とで時期的に分散して、同図に一点鎖線で示すように揮発性メモリ２０が強誘電体メモリ１０と同一タイミングで動作する場合のように消費電流が集中しないので、システム全体のピーク電流値を小さく抑制することが可能である。
【００２９】
前記強誘電体メモリ１０及び揮発性メモリ２０へのタイミング制御信号／ＷＥ、ＣＰ／ＯＥ、及びＳＡＥの各タイミングデータは、システム毎に強誘電体メモリ１０に記憶、設定される。これらのタイミングデータは強誘電体メモリ１０に保存できるので、随時、データの書き換えが可能であり、各システム別にピーク電流を低く抑制することが可能である。
【００３０】
以上、読み出し動作についてのみ述べたが、書き込み動作についても同様に扱うことができる。従って、本実施の形態では、読み出し動作時及び書き込み動作時の双方でシステム全体のピーク電流を低く抑制することが可能である。
【００３１】
続いて、電源投入時から電源オン状態及び電源オフ指示時までの本実施の形態のメモリシステムの動作を説明する。
【００３２】
電源投入時では、制御回路９の制御の下で、アドレス指定回路１は特定アドレスを選択して、対応するメモリセルに記憶された動作タイミングデータが読み出され、増幅されて、データ入出力回路４からラッチ回路１１へ転送され、記憶保持される。この動作タイミングデータは、電源投入の完了時から電源オフの指示を外部から受けるまでの期間（電源オン状態）と、外部から電源オフの指示を受けた時点から実際に電源供給が停止されるまでの期間（電源オフ指示時）との２つの場合の強誘電体メモリ１０の動作タイミングデータである。
【００３３】
ロジック回路１４のタイミング発生回路１３は、電源オン状態では、ラッチ回路１１に格納された電源オン状態での動作タイミングデータに対応した動作タイミング及びパルス幅で制御信号１２を出力する。ここで、制御信号１２の具体例を図４に基いて説明する。図４において、／ＣＥは動作の起動、停止を制御する信号、ＷＬはワード線選択信号、／ＷＥは読み出し動作と書込み動作の識別信号、ＣＰは既述したようにメモリセルからのデータ読み出しを開始する信号、／ＯＥはデータ出力の起動、停止を制御する信号、ＳＡＥは読み出されたデータの増幅動作起動、停止を制御する信号である。
【００３４】
図４において、符号Ａの時点では、ロジック回路１４の制御信号／ＣＥの立下りでアドレスを取込み、ワード線の選択まで行う。続いて、符号Ｂの時点で、ロジック回路１４の信号／ＷＥの立下りで信号ＣＰが立上り、メモリセルからのデータの読み出し動作が始まる。その後、符号Ｃの時点では、ロジック回路１４の信号／ＯＥの立下りで信号ＳＡＥが起動し、センスアンプによる読み出しデータの増幅動作が始まる。強誘電体メモリ１０では、３つの信号／ＣＥ、／ＷＥ、／ＯＥにより図中に示した起動期間Ｉ、読み出し期間II、書き込み期間IIIに各々分割される。図中符号Ｃから符号Ｄまでの期間（４）と符号Ｄから符号Ｅまでの期間（５）との合計期間（４）＋（５）がデータの書き込み期間に相当する。従って、信号／ＯＥの立下りから信号／ＷＥの立上りまでの期間と、信号／ＷＥの立上りから信号／ＯＥの立上りまでの期間とにより、データの書込み期間を自由に設定できる。従って、本具体例では、信号／ＷＥと信号／ＯＥのタイミングデータが電源オン状態と電源オフ指示時とで異なる。これを更に具体的に説明する。
【００３５】
電源オン状態では、強誘電体メモリ１０のエンデュランス劣化を防ぐために、データ書込み時間を短くする。一方、電源オフ指示時は、この後の電源オフ状態でのデータ保持特性を良くするようにデータ書込み時間を長くする。これは、図４に示した電源オン状態の場合と図５に示した電源オフ指示時の場合とを比較して判るように、図５の電源オフ指示時には、図中期間（４）及び期間（５）を各々長く設定するタイミング、即ち、符号Ｃで示す信号／ＯＥの立下りタイミングは同一だが、符号Ｄで示す／ＷＥの立上りタイミングを図４よりも遅くして期間（パルス幅)（４）を長く設定すると共に、符号Ｅで示す信号／ＯＥの立上りタイミングも図４よりも遅くして期間（パルス幅)（５）を長く設定する。これにより、電源オフ指示時での強誘電体メモリ１０へのデータの書き込み時間を長くできる。
【００３６】
従って、本実施の形態においては、強誘電体メモリ１０には予め電源オン状態及び電源オフ指示時での強誘電体メモリ１０の動作タイミングデータが記憶され、このデータが電源投入時に読み出されてラッチ回路１１に転送、格納、保持される。そして、電源オン状態では、短いデータ書き込み時間により、強誘電体メモリ１０のメモリセルへのストレスが必要以上にかかって強誘電体疲労劣化現象が促進されることを防止でき、信頼性の向上が図られると共に、メモリシステム外から電源オフの指示が入力された電源オフの指示時には、長いデータ書き込み時間により電源オフ後のデータ保持特性の向上を図ることができる。
【００３７】
電源オフ指示時には、強誘電体メモリ１０は全メモリセルのリフレッシュ動作を実施する。これは１サイクルでデータを再書き込みできるメモリセルが多くなるので、電源オフ指示時でのシーケンスの高速化に寄与する。
【００３８】
更に、強誘電体メモリ１０及び揮発性メモリ２０には、各々、制御回路９、１９が内蔵され、これ等制御回路９、１９は対応するメモリの動作シーケンスの検知機能を持っているので、仮にロジック回路１４のタイミング発生回路１３から入力される制御信号間でレーシングが発生する場合であっても、このレーシングによって強誘電体メモリ１０や揮発性メモリ２０の動作タイミングに不具合が発生することが確実に防止される。
【００３９】
尚、本実施の形態では、強誘電体メモリ１０内での動作タイミングの切換え、及び強誘電体メモリ１０と揮発性メモリ２０との間での動作タイミングの変更制御は、ロジック回路１４を強誘電体メモリ１０の外部に設置することによりシステム上で実施したが、これらの機能を強誘電体メモリ１０内に備えて実施するよう構成しても良いのは勿論である。
【００４０】
また、本実施の形態では、電源投入時に強誘電体メモリ１０から読み出したデータ書込み時間の動作タイミングデータを電源オン状態の間保持しておくラッチ回路１１をロジック回路１４に含め、このロジック回路１４を強誘電体メモリ１０の外部に配置したが、これらの機能を強誘電体メモリ１０の自身内に備えても、同様の効果が得られるのは勿論である。
【００４１】
（参考例）
次に、本発明の参考例のメモリシステムについて図面を用いて説明する。
【００４２】
図６は、本発明の参考例のメモリシステムの概略構成を示す。同図のメモリシステムは、前記図１に示したメモリシステムの強誘電体メモリ１０とロジック回路１４とを備え、揮発性メモリ２０は有しない。
【００４３】
前記強誘電体メモリ１０は、電源電位供給回路２６から電源供給を受ける。この電源電位供給回路２６は、外部信号により電源から電源電位の供給を受け又はその供給が停止され、その電源電位の供給を受けている際にはその受けた電源電位を調整して、調整後の電源電位を第２の電源電位として電源線２８を経て強誘電体メモリ１０を含むメモリシステム内のデバイスに供給する。
【００４４】
また、図６のメモリシステムには、前記電源電位供給回路２６から供給されている第２の電源電位を検知する電源電位検知回路２４と、メモリシステムの温度（周囲温度）を検知する温度検知回路２２とが備えられる。前記温度検知回路２２は、例えばメモリシステムの温度変化に伴うトランジスタの特性変化をモニターして、室温からの温度のずれを検知し、その温度ずれに対応したタイミングデータの選択信号２３を発生する。また、前記電源電位検知回路２４は、メモリシステム内のデバイスの動作に伴う第２の電源電位の変化を参照電位からの電圧値のずれ又は参照電流からの電流値のずれ等により検知して、第２の電源電位の基準電源電位からのずれを検知し、そのずれに対応したタイミングデータの選択信号２５を発生させる。前記温度検知回路２２からの選択信号２３及び電源電位検知回路２４からの選択信号２５は、共に、ロジック回路１４のラッチ回路１１に出力される。
【００４５】
前記強誘電体メモリ１０には、予め図７に示すように、メモリシステムの温度に対する強誘電体メモリ１０へのデータ書込必要時間特性と、図８に示すように、電源電位供給回路２６から供給されている第２の電源電位に対する強誘電体メモリ１０へのデータ書込必要時間特性とが記憶され、この両特性が電源投入時に制御回路９により読み出されてラッチ回路１１に格納、保持される。前記図７の温度に対するデータ書込必要時間特性は、高温度時には書込必要時間を短くし、低温度時には書込必要時間を長く設定する特性である。また、前記図８の第２の電源電位に対するデータ書込必要時間特性は、高電源電位時には書込必要時間を短くし、低電源電位時には書込必要時間を長く設定する特性である。
【００４６】
前記ロジック回路１４のラッチ回路１１は、前記温度検知回路２２からの選択信号２３を受けて、メモリシステムの温度に対応するデータ書込必要時間を図７の特性から選択してタイミング発生回路１３に出力すると共に、前記電源電位検知回路２４からの選択信号２５を受けて、メモリシステムに供給されている第２の電源電位に対応するデータ書込必要時間を図８の特性から選択してタイミング発生回路１３に出力する。
【００４７】
前記タイミング発生回路１３は、レイアウト面積を縮小するために、切換スイッチ１３ａ及び遅延回路１３ｂの個数が制限されている。この制限上、例えばメモリシステム内のデバイスの動作に伴う第２の電源電位の変化やシステム温度の変化に対応したタイミング発生が、内部に備える素子規模では実現できない場合には、図９に示すように、例えばタイミングデータＤ０、Ｄ１を（０、１）に設定して図９中央に位置する切換スイッチ１３ａを切換えて、同図左側の遅延回路１３ｂのみを経て入力パス１３ｄを出力パス１３ｅに接続すると共に、制御信号２７を"１"に設定する。更に、このタイミング発生回路１３は、電源オフ指示時にも、電源電位供給回路２６への制御信号２７を"１"に設定する。
【００４８】
電源電位供給回路２６は、前記タイミング発生回路１３からの"１"の制御信号２７を受けた際には、その電源線２８に出力する第２の電源電位を高く変更する機能を有する。
【００４９】
従って、本参考例では、電源投入時に強誘電体メモリ１０から図７及び図８の書込必要時間特性が読み出されてラッチ回路１１に記憶される。
【００５０】
その後、メモリシステムの温度変化に応じて、温度検知回路２２がそのメモリシステムの温度に対応した選択信号２３をラッチ回路１１に出力し、このラッチ回路１１がメモリシステムの温度に対応したデータ書込必要時間を図７の特性から選択して、タイミング発生回路１３がこのデータ書込必要時間に基づいて制御回路９を通じて強誘電体メモリ１０でのデータ書き込みを制御する。従って、メモリシステムが高温度にある場合であっても、データ書込必要時間の短縮設定によって、強誘電体メモリ１０には必要以上のストレス印加が防止されると共に電圧印加時間が適切になるので、信頼性の向上を図ることができる。
【００５１】
また、電源電位供給回路２６からメモリシステムに供給されている第２の電源電位が変化すると、電源電位検知回路２４がこの変化を検知して、この変化した電源電位に対応する選択信号２５をラッチ回路１１に出力する。ラッチ回路１１は、前記選択信号２５に基づいて、変化した第２の電源電位に応じたデータ書込必要時間を図８の特性から選択して、タイミング発生回路１３がこのデータ書込必要時間に基づいて制御回路９を通じて強誘電体メモリ１０でのデータ書き込みを制御する。従って、メモリシステムに供給されている第２の電源電位が変動する場合であっても、強誘電体メモリ１０には必要以上のストレスの印加が防止されると共に電圧印加時間が適切になるので、信頼性の向上を有効に図ることができる。
【００５２】
更に、前記システム温度の変化や電源電位の変化に応じてラッチ回路１１から適切なデータ書込必要時間が出力された場合であっても、タイミング発生回路１３がその素子規模上、このデータ書込必要時間に対応するタイミングを設定できないときには、タイミング発生回路１３から"１"の制御信号２７が出力されて、電源電位供給回路２６がその電源線２８に供給する第２の電源電位を高く変更する。従って、強誘電体メモリ１０では、データ書込必要時間に対応するパルス幅が得られなくても、高い電源電位によりデータの書き込みを良好に行うことができる。
【００５３】
加えて、本参考例では、電源オフ指示時には、タイミング発生回路１３から"１"の制御信号２７が出力されて、電源電位供給回路２６から強誘電体メモリ１０に供給される第２の電源電位が高く変更されるので、この電源オフ指示時での長いデータ書き込み時間の設定と共に、データ書き込みの高速化と、データ保持特性の向上に寄与する。
【００５４】
尚、本参考例では、温度検知回路２２、電源電位検知回路２４、及び電源電位供給回路２６を強誘電体メモリ１０の外部に配置したが、これ等を強誘電体メモリ１０の自身内に配置しても良いのは勿論である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態のメモリシステムの全体構成を示す図である。
【図２】同メモリシステムに備えるタイミング発生回路の内部構成を示す図である。
【図３】同メモリシステムに備える強誘電体メモリと揮発性メモリとの動作タイミングを説明する図である。
【図４】同強誘電体メモリの電源オン状態でのデータ読み出し動作タイミングを説明する図である。
【図５】同強誘電体メモリの電源オフ指示時でのデータ読み出し動作タイミングを説明する図である。
【図６】本発明の参考例のメモリシステムの全体構成を示す図である。
【図７】システム温度に対する強誘電体メモリのデータ書込必要時間特性を示す図である。
【図８】電源電位に対する強誘電体メモリのデータ書込必要時間特性を示す図である。
【図９】同メモリシステムに備えるタイミング発生回路の内部構成を示す図である。
【符号の説明】
【００５６】
１            メモリアドレス指定回路（回路ブロック）
２            データ読み出し回路（セルドライブブロック）
３            データ増幅／書込み回路（データ増幅ブロック）
４            データ入出力回路（回路ブロック）
９            制御回路（他のタイミング発生回路）
１０          強誘電体メモリ（不揮発性メモリ）
１１          ラッチ回路（データ保持回路）
１２          制御信号（第１の信号）
１３          タイミング発生回路
１３ａ        切換スイッチ
１３ｂ        遅延回路
１４          ロジック回路
１５          アドレス指定回路
１６          データ読み出し／書込み回路
１７          データ入出力回路
１９          制御回路
２０          揮発性メモリ（他のメモリ）
２１          制御信号（第２の信号）
２２          温度検知回路
２３、２５    選択信号
２４          電源電位検知回路
２６          電源電位供給回路
２８          電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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