(57)【要約】【課題】半導体集積回路装置内に備えたモニタ用被測定素子が局所ばらつきを有する場合であっても、動作速度の高速化や低消費電力化を実現可能な半導体集積回路装置を提供する。【解決手段】モニタ回路１０５Ａ内のモニタ用被測定素子選択部１０３Ａによって、ＭＯＳＦＥＴ群１０２Ａからモニタ用ＭＯＳＦＥＴ１０１Ａを選択する。ここで、前記ＭＯＳＦＥＴ群１０２Ａの各々のＭＯＳＦＥＴのサブスレッショルド領域若しくは飽和領域の任意のゲート電圧値におけるドレイン電流の値を測定パラメータとして測定し、そのドレイン電流の値が中央値であるＭＯＳＦＥＴをモニタ用ＭＯＳＦＥＴ１０１Ａとして選択する。その後、前記モニタ回路１０５Ａで選択したモニタ用ＭＯＳＦＥＴ１０１Ａのドレイン電流値１０４Ａに基づき、動作パラメータ調整回と１０７によって、基板の基板電圧１０８を調整して、その基板電圧１０８を集積回路本体１０６Ａに供給する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に複数のＭＯＳＦＥＴを有する集積回路本体と、
前記複数のＭＯＳＦＥＴと同一基板上に配置された複数の被測定素子と、
前記複数の被測定素子のうち、測定パラメータの値が所定の順位である被測定素子をモニタ用被測定素子として選択するモニタ回路と、
前記モニタ用被測定素子の測定パラメータに基づいて、前記集積回路本体に供給する動作パラメータを調整する動作パラメータ調整回路とを備えた
ことを特徴とする半導体集積回路装置。
【請求項２】
半導体基板上に複数のＭＯＳＦＥＴを有する集積回路本体と、
前記複数のＭＯＳＦＥＴと同一基板上に配置された複数の被測定素子と、
前記複数の被測定素子のうち、測定パラメータの値が最大値、最小値及び中央値の何れか１つの値である被測定素子をモニタ用被測定素子として選択するモニタ回路と、
前記モニタ用被測定素子の測定パラメータに基づいて、前記集積回路本体に供給する動作周波数、電源電圧及び基板電圧の少なくとも１つの動作パラメータを調整する動作パラメータ調整回路とを備えた
ことを特徴とする半導体集積回路装置。
【請求項３】
前記請求項１又は２記載の半導体集積回路装置において、
前記複数の被測定素子の各々は、ＭＯＳＦＥＴであると共に、
前記測定パラメータは、当該ＭＯＳＦＥＴのサブスレッショルド領域若しくは飽和領域のゲート電圧値におけるドレイン電流である
ことを特徴とする半導体集積回路装置。
【請求項４】
前記請求項３記載の半導体集積回路装置において、
前記集積回路本体の回路ブロックがメモリであるとき、前記モニタ回路は、前記ドレイン電流の値が最小値であるＭＯＳＦＥＴをモニタ用被測定素子として選択する
ことを特徴とする半導体集積回路装置。
【請求項５】
前記請求項４記載の半導体集積回路装置において、
前記メモリは、
ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、ＦＬＡＳＨ  Ｍｅｍｏｒｙ、ＲＲＡＭ、ＰＲＡＭ、ＦｅＲＡＭ又はＭＲＡＭである
ことを特徴とする半導体集積回路装置。
【請求項６】
前記請求項３記載の半導体集積回路装置において、
前記集積回路本体の回路ブロックがロジックであるとき、前記モニタ回路は、前記ドレイン電流の値が中央値であるＭＯＳＦＥＴをモニタ用被測定素子として選択する
ことを特徴とする半導体集積回路装置。
【請求項７】
前記請求項１又は２記載の半導体集積回路装置において、
前記複数の被測定素子の各々は、複数のインバータ回路を直列接続したチェインであると共に、
前記測定パラメータは、当該チェインにおける遅延時間である
ことを特徴とする半導体集積回路装置。
【請求項８】
前記請求項７記載の半導体集積回路装置において、
前記モニタ回路は、
前記複数のチェインの各々の出力をＡＮＤ回路で接続した回路である
ことを特徴とする半導体集積回路装置。
【請求項９】
前記請求項７記載の半導体集積回路装置において、
前記モニタ回路は、
前記複数のチェインの各々の出力をＯＲ回路で接続した回路である
ことを特徴とする半導体集積回路装置。
【請求項１０】
前記請求項８記載の半導体集積回路装置において、
前記動作パラメータ調整回路は、
前記集積回路本体に供給する動作周波数を調整する動作周波数制御回路、前記集積回路本体に供給する電源電圧を調整する電源電圧制御回路及び前記集積回路本体に供給する基板電圧を調整する基板電圧制御回路の少なくとも１つを備えると共に、
前記モニタ用被測定素子の測定パラメータに基づいて、前記動作周波数制御回路、前記電源電圧制御回路及び前記基板電圧制御回路を制御する命令発生回路を備える
ことを特徴とする半導体集積回路装置。
【請求項１１】
前記請求項１０記載の半導体集積回路装置において、
前記命令発生回路は、
オペレーティングシステムからの命令、アプリケーションソフトウエアからの命令、外部からの信号入力、メモリからの信号及び前記集積回路本体の処理負荷量の少なくとも１つに基づいて命令信号を発生して、前記前記動作周波数制御回路、前記電源電圧制御回路及び前記基板電圧制御回路を制御する
ことを特徴とする半導体集積回路装置。
【請求項１２】
前記請求項１〜１１の何れか一項に記載の半導体集積回路装置において、
複数のモニタ回路と複数の動作パラメータ調整回路とを同一基板上に備える
ことを特徴とする半導体集積回路装置。
【請求項１３】
前記請求項１２記載の半導体集積回路装置において、
前記集積回路本体は、複数個の回路ブロックによって構成され、
前記複数個の回路ブロックの各々に対応した複数のモニタ回路と複数の動作パラメータ調整回路とを備え、
前記複数のモニタ回路の少なくとも１つは、他のモニタ回路とは異なる順位の測定パラメータの値の被測定素子をモニタ用被測定素子としてを選択する
ことを特徴とする半導体集積回路装置。
【請求項１４】
前記請求項１又は２記載の半導体集積回路装置において、
前記モニタ回路及び前記動作パラメータ調整回路の少なくとも１つは、前記集積回路本体に近接して形成されている
ことを特徴とする半導体集積回路装置。
【請求項１５】
前記請求項１又は２記載の半導体集積回路装置において、
当該半導体集積回路装置は、さらにパッドを備え、
前記モニタ回路及び前記動作パラメータ調整回路の少なくとも１つは、前記パッドの周辺に形成されている、又は、一部若しくは全部が前記パッドの下部に形成されている
ことを特徴とする半導体集積回路装置。
【請求項１６】
前記請求項１又は２記載の半導体集積回路装置において、
前記モニタ回路及び前記動作パラメータ調整回路の少なくとも１つは、基板の中央に形成されている
ことを特徴とする半導体集積回路装置。
【請求項１７】
半導体基板上に複数のＭＯＳＦＥＴを有する集積回路本体と、
前記複数のＭＯＳＦＥＴと同一基板上に配置された複数の被測定素子と、
前記複数の被測定素子のうち、測定パラメータの値が所定の順位である被測定素子をモニタ用被測定素子として選択するモニタ回路と、
前記モニタ用被測定素子の測定パラメータに基づいて、前記集積回路本体に供給する動作パラメータを調整する動作パラメータ調整回路と、
パッドとを備え、
前記モニタ用被測定素子及び前記集積回路本体の一部若しくは全部が前記パッドの下部に形成されている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、動作速度の高速化及び低消費電力化に関するものである。
【背景技術】
【０００２】
近年、多機能かつ低消費電力な機器の市場が拡大しており、その内部に搭載される半導体集積回路装置には動作速度の高速化及び低消費電力化が求められている。
【０００３】
従来、低消費電力化を実現する半導体集積回路装置として、例えば特許文献１に記載される技術がある。前記特許文献１記載の半導体集積回路装置は、モニタ用ＭＯＳＦＥＴ（モニタ用被測定素子）のドレイン電流と、集積回路本体内の複数のＭＯＳＦＥＴのドレイン電流とが一定になるように、半導体基板の基板電圧を調整する基板電圧調整回路を備えた半導体集積回路装置である。前記半導体集積回路装置では、ＭＯＳＦＥＴのサブスレッショルド領域若しくは飽和領域のゲート電圧値のドレイン電流に、温度依存性やプロセスばらつき依存性が発生することを防止するために、ＭＯＳＦＥＴの基板電圧を制御している。
【０００４】
図１１に、前記特許文献１に開示された基板電圧調整技術を適用した半導体集積回路装置の全体構造のブロック図を示す。
【０００５】
同図において、半導体集積回路装置１０は、半導体基板上に複数のＭＯＳＦＥＴを有する集積回路本体１６と、モニタ用ＭＯＳＦＥＴ１１のドレイン電流をモニタするドレイン電流モニタ回路１５と、前記モニタ用ＭＯＳＦＥＴ１１のドレイン電流が一定になるように、半導体基板の基板電圧Ｖｂを調整する基板電圧調整回路１４とを備える。
【０００６】
前記ドレイン電流モニタ回路１５は、さらに定電流源１２を有し、前記モニタ用ＭＯＳＦＥＴ１１は、前記集積回路本体１６内の複数のＭＯＳＦＥＴと同一基板上に形成されている。ここで、前記モニタ用ＭＯＳＦＥＴ１１のゲート電圧は、前記集積回路本体１６の電源電圧ＶＤＤ以下の任意の電圧１７に設定されている。
【０００７】
前記基板電圧調整回路１４は、前記モニタ用ＭＯＳＦＥＴ１１のドレイン端子と、前記集積回路本体１６内の複数のＭＯＳＦＥＴのドレイン端子とを接地電位ＶＳＳに接続した状態で、前記モニタ用ＭＯＳＦＥＴ１１のソース電位と、予め設定した所定の基準電位とを比較する比較回路１３とを備え、前記比較回路１３の比較結果を前記モニタ用ＭＯＳＦＥＴ１１の基板電圧Ｖｂにフィードバックして、前記基板電圧Ｖｂを調整している。
【０００８】
また、動作速度の高速化及び低消費電力化を両立する半導体集積回路装置として、例えば特許文献２に記載されるように、半導体集積回路装置の特性ばらつきを抑制して回路の性能を向上させる技術がある。
【０００９】
図１２に、前記特許文献２に開示された半導体集積回路装置の全体構成のブロック図を示す。
【００１０】
同図は、インバータ回路を直列接続したチェインをモニタ用被測定素子（図示せず）としてモニタ回路（図示せず）によってモニタして、前記モニタ用被測定素子の測定パラメータに基づいて、動作周波数や電源電圧や基板電圧を制御する半導体集積回路装置２０である。
【００１１】
前記半導体集積回路装置２０において、モニタ用被測定素子の測定パラメータは、命令発生回路２１に供給される。その後、前記命令発生回路２１からの命令信号ＣＳ１、ＣＳ２、ＣＳ３に基づいて、クロック周波数制御回路２２、電源電圧制御回路２３、基板電圧制御回路２４の各々がクロック信号、電源電圧、基板電圧を制御して、そのクロック信号、電源電圧、基板電圧をレジスタ回路ＲＥＧ０１、ＲＥＧ０２と論理回路ＬＯＧとを備えた集積回路本体２５に供給する。当該半導体集積回路装置２０によって、動作速度を低下させることなく消費電力を低減させる、又は消費電力を増加させることなく動作速度を向上させることを実現している。
【特許文献１】特開２００４−１６５６４９号公報
【特許文献２】特開２００１−３４５６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記特許文献１及び前記特許文献２記載の半導体集積回路装置では、モニタ用被測定素子自体が、製造時に局所的にランダムにばらつく製造ばらつき（以下、局所ばらつきと言う）を持つ場合には、その局所ばらつきの影響が基板電圧等の動作パラメータの調整に影響を与えてしまうという問題がある。
【００１３】
離散的不純物分布のランダム性に起因するゆらぎや、ゲートポリシリコンのライン端ラフネスに起因する特性ゆらぎにより、局所ばらつきは微細プロセスで増大している。そのため、前記特許文献１及び前記特許文献２記載において、モニタ用被測定素子がＭＯＳＦＥＴであるときには、モニタ用ＭＯＳＦＥＴのドレイン電流の測定パラメータが、局所ばらつき分布において最大値、最小値、中心値の何れであるかが不明であり、前記モニタ用ＭＯＳＦＥＴのドレイン電流が局所ばらつき分布の最大値の特性を持つ際に基板電圧制御を行った場合には、集積回路本体が動作しない可能性が生じる。
【００１４】
また、モニタ用被測定素子がインバータ回路を直列接続した遅延回路であるときには、局所ばらつき分布において遅延時間が最小となる遅延回路をモニタ用被測定素子としてモニタする場合にも、集積回路本体が動作しない可能性が生じる。
【００１５】
本発明は、前記の課題に着目してなされてものであり、その目的は、半導体集積回路装置内に備えた複数の被測定素子が局所ばらつきを有する場合であっても、動作速度の高速化及び低消費電力化を実現可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明では、集積回路本体と、動作パラメータ調整回路と、モニタ回路とを備えた半導体集積回路装置において、前記モニタ回路の内部に、複数の被測定素子を設けて、それら各々の被測定素子の測定パラメータを求め、その測定パラメータの値が所定の順位である被測定素子を用いて動作パラメータを調整する構成を採用する。
【００１７】
具体的に、請求項１記載の発明の半導体集積回路装置は、半導体基板上に複数のＭＯＳＦＥＴを有する集積回路本体と、前記複数のＭＯＳＦＥＴと同一基板上に配置された複数の被測定素子と、前記複数の被測定素子のうち、測定パラメータの値が所定の順位である被測定素子をモニタ用被測定素子として選択するモニタ回路と、前記モニタ用被測定素子の測定パラメータに基づいて、前記集積回路本体に供給する動作パラメータを調整する動作パラメータ調整回路とを備えたことを特徴とする。
【００１８】
請求項２記載の発明の半導体集積回路装置は、半導体基板上に複数のＭＯＳＦＥＴを有する集積回路本体と、前記複数のＭＯＳＦＥＴと同一基板上に配置された複数の被測定素子と、前記複数の被測定素子のうち、測定パラメータの値が最大値、最小値及び中央値の何れか１つの値である被測定素子をモニタ用被測定素子として選択するモニタ回路と、前記モニタ用被測定素子の測定パラメータに基づいて、前記集積回路本体に供給する動作周波数、電源電圧及び基板電圧の少なくとも１つの動作パラメータを調整する動作パラメータ調整回路とを備えたことを特徴とする。
【００１９】
請求項３記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記複数の被測定素子の各々は、ＭＯＳＦＥＴであると共に、前記測定パラメータは、当該ＭＯＳＦＥＴのサブスレッショルド領域若しくは飽和領域のゲート電圧値におけるドレイン電流であることを特徴とする。
【００２０】
請求項４記載の発明は、前記請求項３記載の半導体集積回路装置において、前記集積回路本体の回路ブロックがメモリであるとき、前記モニタ回路は、前記ドレイン電流の値が最小値であるＭＯＳＦＥＴをモニタ用被測定素子として選択することを特徴とする。
【００２１】
請求項５記載の発明は、前記請求項４記載の半導体集積回路装置において、前記メモリは、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、ＦＬＡＳＨ  Ｍｅｍｏｒｙ、ＲＲＡＭ、ＰＲＡＭ、ＦｅＲＡＭ又はＭＲＡＭであることを特徴とする。
【００２２】
請求項６記載の発明は、前記請求項３記載の半導体集積回路装置において、前記集積回路本体の回路ブロックがロジックであるとき、前記モニタ回路は、前記ドレイン電流の値が中央値であるＭＯＳＦＥＴをモニタ用被測定素子として選択することを特徴とする。
【００２３】
請求項７記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記複数の被測定素子の各々は、複数のインバータ回路を直列接続したチェインであると共に、前記測定パラメータは、当該チェインにおける遅延時間であることを特徴とする。
【００２４】
請求項８記載の発明は、前記請求項７記載の半導体集積回路装置において、前記モニタ回路は、前記複数のチェインの各々の出力をＡＮＤ回路で接続した回路であることを特徴とする。
【００２５】
請求項９記載の発明は、前記請求項７記載の半導体集積回路装置において、前記モニタ回路は、前記複数のチェインの各々の出力をＯＲ回路で接続した回路であることを特徴とする。
【００２６】
請求項１０記載の発明は、前記請求項８記載の半導体集積回路装置において、前記動作パラメータ調整回路は、前記集積回路本体に供給する動作周波数を調整する動作周波数制御回路、前記集積回路本体に供給する電源電圧を調整する電源電圧制御回路及び前記集積回路本体に供給する基板電圧を調整する基板電圧制御回路の少なくとも１つを備えると共に、前記モニタ用被測定素子の測定パラメータに基づいて、前記動作周波数制御回路、前記電源電圧制御回路及び前記基板電圧制御回路を制御する命令発生回路を備えることを特徴とする。
【００２７】
請求項１１記載の発明は、前記請求項１０記載の半導体集積回路装置において、前記命令発生回路は、オペレーティングシステムからの命令、アプリケーションソフトウエアからの命令、外部からの信号入力、メモリからの信号及び前記集積回路本体の処理負荷量の少なくとも１つに基づいて命令信号を発生して、前記前記動作周波数制御回路、前記電源電圧制御回路及び前記基板電圧制御回路を制御することを特徴とする。
【００２８】
請求項１２記載の発明は、前記請求項１〜１１の何れか一項に記載の半導体集積回路装置において、複数のモニタ回路と複数の動作パラメータ調整回路とを同一基板上に備えることを特徴とする。
【００２９】
請求項１３記載の発明は、前記請求項１２記載の半導体集積回路装置において、前記集積回路本体は、複数個の回路ブロックによって構成され、前記複数個の回路ブロックの各々に対応した複数のモニタ回路と複数の動作パラメータ調整回路とを備え、前記複数のモニタ回路の少なくとも１つは、他のモニタ回路とは異なる順位の測定パラメータの値の被測定素子をモニタ用被測定素子としてを選択することを特徴とする。
【００３０】
請求項１４記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記モニタ回路及び前記動作パラメータ調整回路の少なくとも１つは、前記集積回路本体に近接して形成されていることを特徴とする。
【００３１】
請求項１５記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、当該半導体集積回路装置は、さらにパッドを備え、前記モニタ回路及び前記動作パラメータ調整回路の少なくとも１つは、前記パッドの周辺に形成されている、又は、一部若しくは全部が前記パッドの下部に形成されていることを特徴とする。
【００３２】
請求項１６記載の発明は、前記請求項１又は２記載の半導体集積回路装置において、前記モニタ回路及び前記動作パラメータ調整回路の少なくとも１つは、基板の中央に形成されていることを特徴とする。
【００３３】
請求項１７記載の発明の半導体集積回路装置は、半導体基板上に複数のＭＯＳＦＥＴを有する集積回路本体と、前記複数のＭＯＳＦＥＴと同一基板上に配置された複数の被測定素子と、前記複数の被測定素子のうち、測定パラメータの値が所定の順位である被測定素子をモニタ用被測定素子として選択するモニタ回路と、前記モニタ用被測定素子の測定パラメータに基づいて、前記集積回路本体に供給する動作パラメータを調整する動作パラメータ調整回路と、パッドとを備え、前記モニタ用被測定素子及び前記集積回路本体の一部若しくは全部が前記パッドの下部に形成されていることを特徴とする。
【００３４】
以上により、請求項１及び請求項３〜１７記載の発明では、複数の被測定素子を設けて各々の被測定素子の測定パラメータを測定し、その測定パラメータが所定の順位のものをモニタ用被測定素子として選択して動作パラメータを調整するので、前記複数の被測定素子の各々が局所ばらつきを有する場合であっても、局所ばらつきによる測定パラメータの変動による影響を低減して動作パラメータを調整することが可能となる。
【００３５】
また、請求項２記載の発明では、複数の被測定素子のうち、測定パラメータの値が最大値、最小値及び中央値の何れか１つの値である被測定素子をモニタ用被測定素子として選択するので、動作周波数、電源電圧や基板電圧等の動作パラメータを適切に調整することが可能となる。
【発明の効果】
【００３６】
以上説明したように、請求項１〜１７記載の発明の半導体集積回路装置によれば、複数の被測定素子の中からモニタ用被測定素子を選択するので、局所ばらつきの影響を低減して動作パラメータの調整を行うことが可能となり、当該半導体集積回路装置の動作速度の高速化及び低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の半導体集積回路装置を図面に基づいて説明する。
【００３８】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体集積回路装置の全体構成を示したブロック図である。
【００３９】
同図において、半導体集積回路装置１００Ａは、半導体基板（図示せず）上に複数のＭＯＳＦＥＴを有する集積回路本体１０６Ａと、モニタ回路１０５Ａと、動作パラメータ調整回路１０７とを備えている。
【００４０】
前記モニタ回路１０５Ａは、前記集積回路本体１０６Ａ内の複数のＭＯＳＦＥＴと同一基板上に複数のＭＯＳＦＥＴ（複数の被測定素子）から成るＭＯＳＦＥＴ群１０２Ａを備えると共に、前記ＭＯＳＦＥＴ群１０２Ａからモニタ用ＭＯＳＦＥＴ（モニタ用被選択素子）１０１Ａを選択するモニタ用被測定素子選択部１０３Ａを備えている。前記モニタ回路１０５Ａ内のモニタ用被測定素子選択部１０３Ａは、前記ＭＯＳＦＥＴ群１０２Ａのうち、測定パラメータの値が所定の順位であるＭＯＳＦＥＴをモニタ用ＭＯＳＦＥＴ１０１Ａとして選択する。
【００４１】
前記動作パラメータ調整回路１０７は、前記モニタ用ＭＯＳＦＥＴ１０１Ａの測定パラメータ１０４Ａに基づいて、前記集積回路本体１０６Ａに供給する動作パラメータ１０８を調整する。
【００４２】
本実施形態において、まず、モニタ回路１０５Ａ内のモニタ用被測定素子選択部１０３Ａによって、ＭＯＳＦＥＴ群１０２Ａからモニタ用ＭＯＳＦＥＴ１０１Ａを選択する。ここで、前記ＭＯＳＦＥＴ群１０２Ａの各々のＭＯＳＦＥＴのサブスレッショルド領域若しくは飽和領域の任意のゲート電圧値におけるドレイン電流の値を測定パラメータとして測定し、そのドレイン電流の値が中央値であるＭＯＳＦＥＴをモニタ用ＭＯＳＦＥＴ１０１Ａとして選択する。
【００４３】
その後、前記モニタ回路１０５Ａで選択したモニタ用ＭＯＳＦＥＴ１０１Ａのドレイン電流値（測定パラメータ）１０４Ａに基づき、動作パラメータ調整回と１０７によって、基板の基板電圧（動作パラメータ）１０８を調整して、その基板電圧１０８を集積回路本体１０６Ａに供給する。
【００４４】
以上説明したように、本実施形態では、複数のＭＯＳＦＥＴ１０２Ａを設けて、各々のＭＯＳＦＥＴのドレイン電流の値を測定し、そのうち、中央値の順位のＭＯＳＦＥＴをモニタ用ＭＯＳＦＥＴ１０１Ａとして選択して、そのドレイン電流の値１０４Ａに基づいて基板電圧１０８を調整するので、前記複数のＭＯＳＦＥＴ１０２Ａの各々が局所ばらつきを有する場合であっても、その影響を低減して基板電圧を調整することが可能となる。
【００４５】
尚、本実施形態において、測定パラメータ１０４Ａとしてドレイン電流の値を測定したが、被測定素子における遅延時間等であってもよいのは勿論である。
【００４６】
また、モニタ用ＭＯＳＦＥＴ１０１Ａとして測定パラメータが中央値の値であるＭＯＳＦＥＴを選択したが、最小値等の所定の順位のものを選択してもよく、動作パラメータ調整回路１０７において調整する動作パラメータ１０８は、動作周波数や電源電圧等であってもよい。
【００４７】
（第２の実施形態）
図２は、本発明の第２の実施形態の半導体集積回路装置の全体構成を示したブロック図である。
【００４８】
同図に示すように、半導体集積回路装置１００Ｂは、半導体基板（図示せず）上に複数のＭＯＳＦＥＴを有する集積回路本体１０６Ｂと、半導体基板の基板電圧２００を調整する基板電圧調整回路（動作パラメータ調整回路）２０４と、ドレイン電流モニタ回路（モニタ回路）２０５とを備える。
【００４９】
前記ドレイン電流モニタ回路２０５は、定電流源２０２と、複数のＭＯＳＦＥＴ（複数の被測定素子）から成るＭＯＳＦＥＴ群２０９と、スイッチアレイ２０８と、モニタ用被測定素子選択部１０３Ｂとを有し、前記ＭＯＳＦＥＴ群２０９のゲート電圧は、集積回路本体１０６Ｂの電源電圧ＶＤＤ以下の任意の電圧２０６に設定される。前記ＭＯＳＦＥＴ群２０９は、前記集積回路本体１０６Ｂ内の複数のＭＯＳＦＥＴと同一基板上に形成されている。
【００５０】
ここで、前記モニタ用被測定素子選択部１０３Ｂ内のＭＯＳＦＥＴ選択制御回路２１３から出されるスイッチアレイ選択信号２１１によって、前記スイッチアレイ２０８を切り替えることで、ＭＯＳＦＥＴ群２０９から２つのＭＯＳＦＥＴを選択する。その選択された２つのＭＯＳＦＥＴは、前記モニタ用被測定素子選択部１０３Ｂ内の大小比較回路２１２においてドレイン電流値（測定パラメータ）の大小比較が行われる。その比較結果２１０に応じて、再度、スイッチアレイ選択信号２１１によってスイッチアレイ２０８を切り替え、大小比較回路２１２において、前記ＭＯＳＦＥＴ群２０９の２つのＭＯＳＦＥＴ同士の大小比較を順次繰り返し行わせる。この大小比較を繰り返し行うことによって、ＭＯＳＦＥＴ群２０９からドレイン電流が最大値、最小値又は中央値の値であるＭＯＳＦＥＴをモニタ用ＭＯＳＦＥＴ（モニタ用被測定素子）２０１として選択して、そのモニタ用ＭＯＳＦＥＴのドレイン電流値（測定パラメータ）２５０を、後段の基板電圧調整回路２０４に出力する。
【００５１】
前記基板電圧調整回路２０４は、前記モニタ用ＭＯＳＦＥＴ２０１のドレイン端子と集積回路本体１０６Ｂ内の複数のＭＯＳＦＥＴのドレイン端子とを接地電位ＶＳＳに接続した状態で、前記モニタ用ＭＯＳＦＥＴ２０１のソース電位と予め設定した所定の基準電位ＶＤＤとを比較する比較回路２０３を有し、前記比較回路２０３の比較結果を前記モニタ用ＭＯＳＦＥＴ２０１の基板電圧２００にフィードバックして、前記基板電圧２００を調整する。
【００５２】
ここで、集積回路本体１０６Ｂが、複数のメモリセルがアレイ状に搭載されるＳＲＡＭ等のメモリマクロのときには、その集積回路本体１０６Ｂの動作速度は、その内部で駆動するＭＯＳＦＥＴのドレイン電流が最も小さい値によって決まる。
【００５３】
図３は、ＳＲＡＭの要部構成を示したブロック図である。同図では、ＳＲＡＭセルを１個のみ図示している。
【００５４】
同図において、集積回路本体１０６Ｂ内のＳＲＡＭセル３５０は、２個のインバータからなるフリップフロップＦＦと、ワード線ＷＬで駆動される２個のトランスファゲートＴＧ０、ＴＧ１と、データ線Ｄ、ＤＢとを備える。
【００５５】
前記ＳＲＡＭセル３５０の読み出し速度は、前記データ線Ｄ、ＤＢを駆動するＭＯＳＦＥＴのドレイン電流の大きさによって決まる。前記ドレイン電流の値が小さいほど、読み出し速度は遅くなり、集積回路本体（メモリマクロ）１０６Ｂ全体の動作速度は、読み出し速度が最も遅いＳＲＡＭセル（メモリセル）の動作速度によって決まるので、メモリマクロ全体の動作速度は、各々のＳＲＡＭセルのデータ線Ｄ、ＤＢを駆動するＭＯＳＦＥＴのドレイン電流が最も小さい値によって決まる。従って、図２のＭＯＳＦＥＴ群２０９のうち、ドレイン電流が最小値の値であるＭＯＳＦＥＴをモニタ用ＭＯＳＦＥＴ２０１として選択することにより、集積回路本体１０６Ｄの動作安定性を図ることができる。
【００５６】
尚、上記ではメモリマクロがＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）の場合について説明したが、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＲＯＭ、ＦＬＡＳＨ  Ｍｅｍｏｒｙ、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）やＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）であっても同様である。
【００５７】
また、集積回路本体１０６Ｂがロジックパスのとき、その集積回路本体１０６Ｂの動作速度は、ロジックパスを構成する複数のＭＯＳＦＥＴの平均的な値によって決まる。
【００５８】
ロジックパスの段数がＮ段である場合には、局所ばらつきによる遅延時間のばらつきは、Ｎの平方根の逆数に比例して圧縮されるので、ＭＯＳＦＥＴ群２０９のうち、ドレイン電流が中央値であるＭＯＳＦＥＴをモニタ用ＭＯＳＦＥＴ２０１として選択する。
【００５９】
以上説明したように、本実施形態では、複数のＭＯＳＦＥＴ２０９を設けて、ドレイン電流が最小値の値であるＭＯＳＦＥＴや、遅延時間が中央値の値であるＭＯＳＦＥＴをモニタ用ＭＯＳＦＥＴ２０１として選択し、そのモニタ用ＭＯＳＦＥＴ２０１のドレイン電流に応じて集積回路本体１０６Ｂに供給される基板電圧２００を制御するので、半導体集積回路装置１００Ｂの低消費電力化を図ることが可能となる。
【００６０】
尚、本実施形態において、集積回路本体１０６Ｂに近接した位置に、ドレイン電流モニタ回路２０５と基板電圧調整回路２０４とを配置することにより、集積回路本体１０６Ｂの特性により近い測定パラメータを測定して、その測定パラメータによって動作パラメータを調整することが可能となる。
【００６１】
（第３の実施形態）
図４は、本発明の第３の実施形態の半導体集積回路装置の全体構成を示したブロック図である。
【００６２】
本実施形態の半導体集積回路装置１００Ｃが図２に示した第２の実施形態の半導体集積回路装置１００Ｂと異なる点は、集積回路本体１０６Ｃの内部にＳＲＡＭ１１０、ＲＯＭ１１１、ロジック回路１１２の３つの回路ブロックを備えていると共に、２つの基板電圧調整回路２０４Ａ、２０４Ｂと、２つのドレイン電流モニタ回路２０５Ａ、２０５Ｂとを備えている点のみである。その他の構成は、第２の実施形態と同様であるので、その説明は省略する。
【００６３】
前記ロジック回路１１２の動作速度は、ロジックパスを構成する複数のＭＯＳＦＥＴの平均的な値で決まるので、ロジック回路１１２の基板電圧２００Ａを調整する際には、ドレイン電流が中央値の値のモニタ用ＭＯＳＦＥＴ２０１Ａを選択する。
【００６４】
また、前記ＲＯＭ１１１及び前記ＳＲＡＭ１１０の動作速度は、駆動するＭＯＳＦＥＴのドレイン電流値が最も小さい値で決まるので、ＲＯＭ１１１及びＳＲＡＭ１１０の基板電圧２００Ｂを調整する際には、ドレイン電流が最小値の値のモニタ用ＭＯＳＦＥＴ２０１Ｂを選択する。
【００６５】
上記のように、本実施形態では、集積回路本体１０６Ｃ内の回路ブロックに対応した各々異なる順位のモニタ用ＭＯＳＦＥＴ２０１Ａ、２０１Ｂを選択して、基板電圧２００Ａ、２００Ｂを調整することで半導体集積回路装置１００Ｃの動作速度の向上や低消費電力化を図ることが可能となる。
【００６６】
尚、本実施形態においては、集積回路本体１０６Ｃに供給される基板電圧２００Ａ、２００Ｂを調整したが、動作周波数や電源電圧等の動作パラメータであってもよいのは勿論である。
【００６７】
（第４の実施形態）
図５は、本発明の第４の実施形態の半導体集積回路装置の全体構成を示したブロック図である。
【００６８】
本実施形態の半導体集積回路装置１００Ｄが図１に示した第１の実施形態の半導体集積回路装置１００Ａと異なる点は、被測定素子として、複数のインバータ回路を直列接続したチェインを用いると共に、測定パラメータとして、チェインの遅延時間を用いている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。
【００６９】
同図において、複数のＭＯＳＦＥＴを有する集積回路本体１０６Ｄと同一基板上には、複数のチェイン（複数の被測定素子）から成るチェイン群１０２Ｂが設けられている。前記チェイン群１０２Ｂの各々のチェインは、複数のインバータ回路が直列接続されている。
【００７０】
本実施形態では、モニタ用被測定素子選択部１０３Ｃによって、チェイン群１０２Ｂからモニタ用チェイン（モニタ用被測定素子）１０１Ｂを選択する。この選択の際には、各々のチェインの遅延時間を測定パラメータとして測定する。その後、前記モニタ用チェイン１０１Ｂの遅延時間（測定パラメータ）１０４Ｂを動作パラメータ調整回路１０７に入力する。ここで、モニタ用チェイン１０１Ｂの測定パラメータとして遅延時間を１０４Ｂを用いることにより、集積回路本体１０６Ｄのパス遅延時間との高い相関をとることができ、その値に対応して、動作パラメータ調整回路１０７において、動作周波数や基板電圧や電源電圧といった動作パラメータ１０８を調整し、集積回路本体１０６Ｄの動作速度の高速化や低消費電力化を図ることが可能となる。
【００７１】
（第５の実施形態）
図６は、本発明の第５の実施形態の半導体集積回路装置の全体構成を示したブロック図である。
【００７２】
本実施形態の半導体集積回路装置１００Ｅが図５に示した第４の実施形態の半導体集積回路装置１００Ｄと異なる点は、モニタ用被測定素子選択部として多入力ＡＮＤ回路１０３Ｄを用いている点のみである。その他の構成は、第４の実施形態と同様であるので、その説明は省略する。
【００７３】
モニタ用チェイン１０１Ｂは、複数のインバータ回路を直列接続したチェインで構成されるので、そのチェインの段数に応じて局所ばらつきによる遅延時間のばらつきが圧縮される。集積回路本体１０６Ｆがロジック回路であるとき、そのロジックパスの段数がＮ段の場合には、局所ばらつきによる遅延時間のばらつきはＮの平方根の逆数に比例して圧縮される。
【００７４】
本実施形態では、多入力ＡＮＤ回路１０３Ｄを用いることにより、局所ばらつきによる遅延時間のばらつきを圧縮したチェインの最大遅延時間をモニタして、動作パラメータ調整回路１０７に供給することが可能となる。
【００７５】
上記のように、本実施形態では、集積回路本体１０６Ｅのロジックパスの最大遅延時間により近い測定パラメータをモニタして、動作パラメータ調整回路１０７において動作周波数や基板電圧や電源電圧といった動作パラメータ１０８を調整し、その調整した動作パラメータ１０８を集積回路本体１０６Ｅに与えることによって、半導体集積回路装置１００Ｅの動作安定性の向上を図ることが可能となる。
【００７６】
（第６の実施形態）
図７は、本発明の第６の実施形態の半導体集積回路装置の全体構成を示したブロック図である。
【００７７】
本実施形態の半導体集積回路装置１００Ｆが図６に示した第５の実施形態の半導体集積回路装置１００Ｅと異なる点は、多入力ＡＮＤ回路１０３Ｄの代わりに、多入力ＯＲ回路１０３Ｅをモニタ用被測定素子選択部として用いている点のみである。その他の構成は、第５の実施形態と同様であるので、その説明は省略する。
【００７８】
本実施形態では、多入力ＯＲ回路１０３Ｅを用いることにより、複数のチェイン１０２Ｂのうち、最小遅延時間のチェインをモニタ用チェイン１０１Ｂとして選択することができる。従って、集積回路本体１０６Ｆにホールドエラーが厳しくなる短いパスがあるときに、そのホールドエラーを回避して半導体集積回路装置１００Ｆの動作安定性の向上を図ることが可能となる。
【００７９】
また、ホールドエラーが厳しくなる短いパスのみ、集積回路本体１０６Ｆ内の他の回路ブロックと別の基板電圧又は別の電源電圧を供給することで、動作安定性をより高めることができる。
【００８０】
（第７の実施形態）
図８は、本発明の第７の実施形態の半導体集積回路装置の全体構成を示したブロック図である。
【００８１】
本実施形態の半導体集積回路装置１００Ｇが図６に示した第５の実施形態の半導体集積回路装置１００Ｅと異なる点は、多入力ＡＮＤ回路１０３Ｄの後段に命令発生回路３００と、クロック周波数制御回路３０２と、電源電圧制御回路３０３と、基板電圧制御回路３０４とを設け、前記３つの回路３０２、３０３、３０４によって、集積回路本体１０６Ｇに供給されるクロック信号、電源電圧及び基板電圧を調整している点のみである。その他の構成は、第５の実施形態と同様であるので、その説明は省略する。
【００８２】
本実施形態では、命令発生回路３００に、モニタ用被測定素子１０１Ｂの測定パラメータである最大遅延時間１０４Ｂを供給する。前記命令発生回路３００では、その最大遅延時間１０４Ｂに基づいて、命令信号３０１Ａ、３０１Ｂ、３０１Ｃを発生させる。前記命令信号３０１Ａ、３０１Ｂ、３０１Ｃによって、クロック周波数制御回路３０２、電源電圧制御回路３０３、基板電圧制御回路３０４の各々では、動作周波数、電源電圧及び基板電圧を制御して、その動作周波数、電源電圧及び基板電圧を集積回路本体１０６Ｇに供給する。
【００８３】
ここで、集積回路本体１０６Ｇが複数のメモリセルがアレイ状に搭載されるＳＲＡＭ、ＤＲＡＭ、ＲＯＭなどのメモリマクロであるとき、その動作速度は、各々のメモリセルを駆動するＭＯＳＦＥＴのパス遅延時間が最も小さい値で決まる。本実施形態では、チェイン群１０２Ｂのうち、遅延時間が最大のチェインをモニタ用チェイン１０１Ｂとして選択し、ワーストケースによる動作周波数や基板電圧や電源電圧といった動作パラメータ１０８を命令発生回路３００に与えて、クロック周波数制御回路３０２、電源電圧制御回路３０３、基板電圧制御回路３０４の各々で調整した動作周波数、電源電圧及び基板電圧を
レジスタ回路ＲＥＧ０１、ＲＥＧ０２や論理回路ＬＯＧに供給する。
【００８４】
上記のように本実施形態では、遅延時間が最大値のチェインをモニタ用チェイン１０１Ｂとして選択して、集積回路本体１０６Ｇに供給される動作周波数、電源電圧及び基板電圧のワーストケースを想定して、動作パラメータを調整するので、半導体集積回路装置１００Ｇの動作安定性の向上を図ることができる。
【００８５】
尚、命令発生回路３００が発生する命令信号３０１Ａ、３０１Ｂ、３０１Ｃは、オペレーティングシステムからの命令、アプリケーションソフトウエアからの命令、半導体集積回路装置１０１Ｇ外部からの信号入力、メモリからの信号入力、集積回路本体１０６Ｃの処理負荷量などに応じて生成される。
【００８６】
（第８の実施形態）
図９は、本発明の第９の実施形態の半導体集積回路装置の全体構成を示したブロック図である。
【００８７】
本実施形態の半導体集積回路装置１００Ｈが図１に示した第１の実施形態の半導体集積回路装置１００Ａと異なる点は、モニタ回路１０５Ａがパッド９００の下部に配置されていると共に、集積回路本体１０６Ａがパッド９０１の下部に配置されている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。
【００８８】
本実施形態において、モニタ用被測定素子１０１Ａを有するモニタ回路１０５Ａの一部又は全部がパッド９００の下部に配置されている。また、集積回路本体１０６Ａの一部又は全部についても、パッド９０１の下部に配置されている。ここで、パッド９００、９０１にかかる応力のためにその下部に配置されているモニタ回路１０５Ａや集積回路本体１０６Ａの回路特性が変動するが、共にパッド９００、９０１の下部に配置されているので、共に同様の応力を受ける。
【００８９】
上記のように、本実施形態では、集積回路本体１０６Ａとモニタ用被測定素子１０１Ａとの動作条件を同一にするので、前記集積回路本体１０６Ａと前記モニタ用被測定素子１０１Ａとが同一の動作条件下で動作パラメータ１０８が調整されるので、より高い精度で動作パラメータ１０８を調整して、半導体集積回路装置１００Ｈの動作速度の向上と低消費電力化を図ることが可能となる。
【００９０】
また、モニタ回路１０５Ａの一部又は全部や、集積回路本体１０６Ａの一部又は全部をパッド９００、９０１の下部に配置するので、半導体集積回路装置１００Ｈのチップ面積を削減することができる。
【００９１】
尚、動作パラメータ調整回路１０７の一部又は全部をパッド９００、９０１の下部に配置することによって、さらなるチップ面積の削減が可能となる。
【００９２】
また、複数の被測定素子１０２Ａからモニタ用被測定素子１０１Ａを選択するのみならず、１つの被測定素子をモニタ用被測定素子として配置した場合であっても、チップ面積の削減が可能である。
【００９３】
（第９の実施形態）
図１０は、本発明の第９の実施形態の半導体集積回路装置の全体構成を示したブロック図である。
【００９４】
本実施形態の半導体集積回路装置１００Ｉが図１に示した第１の実施形態の半導体集積回路装置１００Ａと異なる点は、モニタ回路１０５Ａ、動作パラメータ調整回路１０７、及び集積回路本体１０６Ａが電源電圧線１００２の下部に配置されている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。
【００９５】
本実施形態において、集積回路本体は、ＳＲＡＭ１０１０、ロジック回路１０１１、ＤＲＡＭ１０１２及びＲＯＭ１０１３によって構成されている。
【００９６】
同図において、対向する電源電圧パッド１０００、１００１を結ぶ電源電圧線１００２の中央付近では、電源電圧降下量の値が最大値の値となり、その中央付近の位置にモニタ回路１０５Ａと動作パラメータ調整回路１０７とを配置することで、測定パラメータ１０４Ａの値が劣化するモニタ用被測定素子１０１Ａを選択することができる。このような被測定素子をモニタ用被測定素子１０１Ａとして選択することにより、測定パラメータ１０４Ａが劣化した場合であっても、モニタ用被測定素子１０１Ａのドレイン電流値や遅延時間といった測定パラメータ１０４Ａの値に対応して動作パラメータ調整回路１０７を調整し、動作周波数や基板電圧や電源電圧といった動作パラメータ１０８をＳＲＡＭ１０１０に与え、半導体集積回路装置１００Ｉの動作速度の向上と低消費電力化を図ることが可能となる。
【００９７】
尚、本実施形態では、ＳＲＡＭ１０１０にのみ動作パラメータ１０８を供給しているが、ロジック回路１０１１やＤＲＡＭ１０１２やＲＯＭ１０１３等にも動作パラメータ１０８を供給してもよい。
【００９８】
上記のように、本発明では、複数の被測定素子を設けて各々の被測定素子の測定パラメータを測定し、その測定パラメータが所定の順位のものをモニタ用被測定素子として選択して動作パラメータを調整するので、前記複数の被測定素子の各々が局所ばらつきを有する場合であっても、局所ばらつきによる測定パラメータの変動による影響を低減して動作パラメータを調整することが可能となる。
【産業上の利用可能性】
【００９９】
以上説明したように、本発明は、製造時に被測定素子自体が局所的にランダムにばらつく製造ばらつきの影響を低減して動作パラメータの調整を行うので、特に、動作速度の向上や消費電力の低減を実現する半導体集積回路装置等として有用である。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態の半導体集積回路装置の全体構成のブロック図である。
【図２】本発明の第２の実施形態の半導体集積回路装置の全体構成のブロック図である。
【図３】ＳＲＡＭの要部構成のブロック図である。
【図４】本発明の第３の実施形態の半導体集積回路装置の全体構成のブロック図である。
【図５】本発明の第４の実施形態の半導体集積回路装置の全体構成のブロック図である。
【図６】本発明の第５の実施形態の半導体集積回路装置の全体構成のブロック図である。
【図７】本発明の第６の実施形態の半導体集積回路装置の全体構成のブロック図である。
【図８】本発明の第７の実施形態の半導体集積回路装置の全体構成のブロック図である。
【図９】本発明の第８の実施形態の半導体集積回路装置の全体構成のブロック図である。
【図１０】本発明の第９の実施形態の半導体集積回路装置の全体構成のブロック図である。
【図１１】従来の半導体集積回路装置の全体構成のブロック図である。
【図１２】従来の他の半導体集積回路装置の全体構成のブロック図である。
【符号の説明】
【０１０１】
１００Ａ、１００Ｂ、１００Ｃ、
１００Ｄ、１００Ｅ、１００Ｆ、
１００Ｇ、１００Ｈ、１００Ｉ    半導体集積回路装置
１０１Ａ                            モニタ用ＭＯＳＦＥＴ（モニタ用被測定素子）
１０１Ｂ                            モニタ用チェイン（モニタ用被測定素子）
１０２Ａ                            ＭＯＳＦＥＴ群（複数の被測定素子）
１０２Ｂ                            チェイン群（複数の被測定素子）
１０３Ａ、１０３Ｂ、１０３Ｃ        モニタ用被測定素子選択部
１０３Ｄ                            多入力ＡＮＤ回路（モニタ用被測定素子選択部）
１０３Ｅ                            多入力ＯＲ回路（モニタ用被測定素子選択部）
１０４Ａ、１０４Ｂ                  測定パラメータ
１０５Ａ、１０５Ｂ、１０５Ｃ        モニタ回路
１０６Ａ、１０６Ｂ、
１０６Ｃ、１０６Ｄ、
１０６Ｅ、１０６Ｆ、１０６Ｇ    集積回路本体
１０７                              動作パラメータ調整回路
１０８                              動作パラメータ
１１０、１０１０                    ＳＲＡＭ（回路ブロック）
１１１、１０１３                    ＲＯＭ（回路ブロック）
１１２、１０１１                    ロジック回路（回路ブロック）
２００、２００Ａ、２００Ｂ          基板電圧（動作パラメータ）
２０１、２０１Ａ、２０１Ｂ          モニタ用ＭＯＳＦＥＴ（モニタ用被測定素子）
２０４、２０４Ａ、２０４Ｂ          基板電圧調整回路（動作パラメータ調整回路）
２０５、２０５Ａ、２０５Ｂ          ドレイン電流モニタ回路（モニタ回路）
２０９                              ＭＯＳＦＥＴ群（複数の被測定素子）
２５０、２５０Ａ、２５０Ｂ          ドレイン電流値（測定パラメータ）
３００                              命令発生回路
３０１Ａ、３０１Ｂ、３０１Ｃ        命令信号
３０２                              クロック周波数制御回路（動作周波数制御回路）
３０３                              電源電圧制御回路
３０４                              基板電圧制御回路
３５０                              ＳＲＡＭセル
９００、９０１                      パッド
１０００、１００１                  電源電圧パッド
１００２                            電源電圧線
１０１２                            ＤＲＡＭ
【図１】
2008099032.tif 000003
【図２】
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【図３】
2008099032.tif 000005
【図４】
2008099032.tif 000006
【図５】
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【図６】
2008099032.tif 000008
【図７】
2008099032.tif 000009
【図８】
2008099032.tif 000010
【図９】
2008099032.tif 000011
【図１０】
2008099032.tif 000012
【図１１】
2008099032.tif 000013
【図１２】
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