(57)【要約】【課題】通電による二つの層の反応を利用したヒューズ素子を作製する。【解決手段】酸化物又は窒化物からなる第１の層と、窒化又は酸化することにより高抵抗化する第２の層により、第１の層と第２の層が接するヒューズ素子を作製する。例えば、第１の層としてインジウム錫酸化物、第２の層としてアルミニウムを用いてヒューズ素子を作製する。第１の層と第２の層に電圧をかけてジュール熱を発生させることで、インジウム錫酸化物中の酸素がアルミニウムに侵入し、アルミニウムが酸化アルミニウムに変化して絶縁性を発現する。該ヒューズ素子はＴＦＴ形成工程と同様の工程にて作製することができる。【選択図】図１
2008034838.tif 000002
【特許請求の範囲】
【請求項１】
第１の層と第２の層の一部又は全部が接して設けられたヒューズ素子であって、
前記第１の層は酸素又は窒素を含む化合物を主成分とし、
前記第２の層は導電性を有し、且つ酸化又は窒化により絶縁性を発現する物質を主成分とし、
前記第１の層と前記第２の層の一方又は双方に通電することで熱が発生し、前記第２の層の一部又は全部が酸化又は窒化されて第２の層の電気抵抗が高くなることを特徴とするヒューズ素子。
【請求項２】
第１の層と、前記第１の層と一部又は全部が接して設けられた第２の層と、前記第１の層と一部が接するように設けられた第３の層と、を有するヒューズ素子であって、
前記第１の層は酸素又は窒素を含む化合物を主成分とし、
前記第２の層は導電性を有し、且つ酸化又は窒化により絶縁性を発現する物質を主成分とし、
前記第３の層は導電性を有し、且つ第１の電極と第２の電極を形成し、
前記第１の電極と前記第２の電極の間に通電することで熱が発生し、前記第２の層の一部又は全部が酸化又は窒化されて第２の層の電気抵抗が高くなることを特徴とするヒューズ素子。
【請求項３】
第１の層と、前記第１の層と一部又は全部が接して設けられた第２の層と、前記第２の層と一部が接するように設けられた第３の層と、を有するヒューズ素子であって、
前記第１の層は酸素又は窒素を含む化合物を主成分とし、
前記第２の層は導電性を有し、且つ酸化又は窒化により絶縁性を発現する物質を主成分とし、
前記第３の層は導電性を有し、且つ第１の電極と第２の電極を形成し、
前記第１の電極と前記第２の電極の間に通電することで熱が発生し、前記第２の層の一部又は全部が酸化又は窒化されて第２の層の電気抵抗が高くなることを特徴とするヒューズ素子。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記酸素又は窒素を含む物質は、酸化物、窒化物又は酸化窒化物のいずれかであることを特徴とするヒューズ素子。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１の層が導電性であることを特徴とするヒューズ素子。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記第１の層は、インジウム錫酸化物、酸化珪素を含むインジウム錫酸化物又は酸化インジウム酸化亜鉛からなることを特徴とするヒューズ素子。
【請求項７】
請求項１乃至請求項４のいずれか一項において、
前記第２の層は、アルミニウム、ビスマス又はスズからなることを特徴とするヒューズ素子。
【請求項８】
請求項１乃至請求項４のいずれか一項において、
前記第１の層がインジウム錫酸化物を主成分とし、
前記第２の層がアルミニウムを主成分とすることを特徴とするヒューズ素子。
【請求項９】
請求項１乃至請求項８のいずれか一項に記載のヒューズ素子を有する半導体装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項に記載のヒューズ素子を有する記憶回路。
【請求項１１】
請求項１０において、
前記ヒューズ素子がマトリクス状に配置されていることを特徴とする記憶回路。
【請求項１２】
請求項１１において、
前記ヒューズ素子にはトランジスタが接続され、
前記トランジスタは一のヒューズ素子を選択することを特徴とする記憶回路。
【請求項１３】
請求項１０乃至請求項１２のいずれか一項に記載の記憶回路を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶素子を有する半導体装置とその作製方法に関するものである。特に、記憶素子としてヒューズ素子を用いた半導体装置に関する。
【背景技術】
【０００２】
現代のように、多くの電子機器を使用する社会では、さまざまなデータが生成され、又は使用されており、これらのデータを保存するためには、記憶装置（以下、メモリという。）が必要である。現在、生産され、又は使用されているさまざまなメモリは、各々に長所と短所があり、扱うデータの種類又は用途に応じて使い分けられている。
【０００３】
メモリの種類は揮発性メモリと不揮発性メモリに大別される。揮発性メモリとは、電力が供給されていないと記憶内容が失われてしまうメモリである。不揮発性メモリとは、電力が供給されていなくても記憶内容が保持されるメモリである。揮発性メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が挙げられる。揮発性メモリは、電源を切ると記憶内容が失われてしまうために、用途が大きく限定されてしまうが、アクセス時間が短いので、コンピュータのキャッシュメモリ等に使用されている。ＤＲＡＭは、メモリセルのサイズが小さいので、大容量化が容易であるが、制御方法が複雑であり、消費電力が大きい。ＳＲＡＭのメモリセルはＣＭＯＳで構成されており、作製工程や制御方法は簡単であるが、一のメモリセルに６つのトランジスタを要するため、大容量化には不向きである。
【０００４】
電力が供給されずとも記憶内容が保持される不揮発性メモリは大きく３つに分けられる。すなわち、リライタブル型、ライトワンス型、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）である。リライタブル型は有限回数内で何度も記憶内容を書き換えることができる。ライトワンス型はメモリの使用者が一度だけデータを書き込むことができる。マスクＲＯＭはメモリの製造時にデータの内容が決定され、そのデータ内容を書き換えることができない。
【０００５】
リライタブル型不揮発性メモリとしては、ＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ等が挙げられる。ＥＰＲＯＭは書き込み操作が容易であり、ビットあたりの単価も比較的小さいが、書き込みや消去に専用のプログラム装置と消去装置が必要である。フラッシュメモリ又は強誘電体メモリは、使用している基板上で書き換えが可能で、アクセス時間も短く、低消費電力であるが、製造時にフローティングゲートや、強誘電体層を作り込む工程を要するため、ビットあたりの単価が高い。
【０００６】
ライトワンス型不揮発性メモリのメモリセルは、ヒューズ若しくはアンチヒューズ、クロスポインタダイオード、ＯＬＥＤ（有機発光ダイオード）、双安定液晶素子、または熱や光が加えられることにより状態が変化する他のデバイスから構成されている。通常、メモリは各々のメモリセルが、ある２つの状態（第１の状態及び第２の状態という。）のうち、どちらか一方の状態を取ることでデータを記憶する。ライトワンス型の記憶装置では、製造時には全てのメモリセルが一方の状態（第１の状態）となるように製造され、書き込み処理により、選択されたメモリセルが他方の状態（第２の状態）へ変化する。この第１の状態から第２の状態への変化は不可逆であり、一度変化したメモリセルを元に戻すことはできない。
【０００７】
ところで、基板上にメモリと、その他の機能回路が作りこまれている半導体装置の例として、ＩＣタグを挙げることができる。ＩＣタグが有するメモリは、ＳＲＡＭやマスクＲＯＭ、フラッシュメモリ、又は強誘電体メモリ等である。マスクＲＯＭは、メモリ製造時にデータ内容が決定されるため、ＩＣタグの使用者はデータの書き込みができない。そして、一のデータに対して一のメモリを要するため、異なるデータ内容のメモリが必要な場合には、データの種類に応じたフォトマスクが必要になる。従って、マスクＲＯＭはコスト面で実用的ではない。
【０００８】
上述したライトワンス型メモリは、中央処理装置（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ。以下、ＣＰＵという。）や演算機能回路、整流回路、制御回路等（以下これらの回路を、ライトワンス型のメモリと区別して、その他の機能回路と記す）とは、作製工程が異なることが多い。そのため、上記の回路を構成するＴＦＴと同一基板上に作製する場合であっても、異なる材料を用いて、異なる作製工程にて作製する必要があった。
【０００９】
なお、フラッシュメモリや強誘電体メモリは、上述のようにゲート絶縁層の中にフローティングゲートや強誘電体層を作り込む工程等、メモリを作り込むための特別な工程を必要としている。逆に、ＩＣタグ内に作られているメモリ以外の回路は、すべてＣＭＯＳ作製工程範囲内で作りこむことが可能である。つまり、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）作製技術を用いて作製することが可能である。そのため、有用なメモリをＴＦＴ作製技術により作製することができれば、同一基板上にメモリとその他の機能回路を搭載した半導体装置を作製することができる。
【００１０】
上述のＩＣタグ又はＩＤチップ等と呼ばれるものも、ＴＦＴ作製工程により作製することが可能である。ＩＤチップでは、ＩＣチップ内の記憶素子に必要な情報が記憶され、非接触手段、一般には無線通信手段を用いて内部の情報が読みとられる。このようなＩＤチップの実用化によって、商品流通などの簡素化、高効率化、低コスト化、高セキュリティ化が可能になると期待されている。
【００１１】
ＩＤチップは、個別情報を識別するための記憶保持部を有する。記憶された個別情報により、一のＩＤチップを別のＩＤチップと区別する。これにより、例えば商品の識別や在庫の管理が可能になる。ＩＤチップを用いた個体認証の一例について図４を参照して説明する。図４はバッグが有する個別情報を非接触で読み取る個体認証の概念図である。特定の個別情報を記憶したＩＤチップ４０１はバッグ４０４の外側に貼付等されることにより、バッグ４０４に装備されている。このＩＤチップ４０１に対して、リーダ／ライタ４０３のアンテナユニット４０２から電磁波が発信される。発信された電磁波を受信すると、ＩＤチップ４０１は該ＩＤチップが有する個別情報をアンテナユニット４０２に対して送信する。アンテナユニット４０２は受信した個別情報をリーダ／ライタ４０３に送信し、リーダ／ライタ４０３は個別情報を判別する。このようにして、バッグ４０４の情報をリーダ／ライタ４０３が得る。図４に示すようなシステムを用いることによって、物流管理、集計、偽造品の除去等が容易になる。
【００１２】
このような個々のＩＤチップに個別情報を記憶させる技術の一つに、ヒューズメモリ素子（ヒューズ素子を利用した不揮発性メモリの記憶素子）がある。ヒューズメモリ素子とは、メモリセルに選択的に高い電圧を印加することで、選択箇所を絶縁し、又は高抵抗な状態にして、情報を記憶させる記憶素子である。従来のヒューズメモリ素子は、選択的に接合破壊や溶断を行うことで絶縁するものであった（例えば、特許文献１）。
【００１３】
一方、ヒューズ素子と同様の素子として、アンチヒューズ素子がある。アンチヒューズ素子は第１の状態では高抵抗であるが、電圧をかけることで、低抵抗な第２の状態へ遷移する。（例えば、特許文献２）。
【特許文献１】特開２００５−２５１１８３号公報
【特許文献２】特開平５−１３６２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来のヒューズメモリ素子のように接合破壊や溶断を行うと、接合破壊部又は溶断部が絶縁を確実に行うことができるよう、十分な領域が必要であり、装置の小型化の妨げになる。特に、パターン配線の微細化、装置の小型化が要求されているＩＣタグ等には特に不向きである。また、接合破壊及び溶断では構造自体が変形するため、素子内の他の配線への影響が少なからず存在する。
【００１５】
また、従来の半導体装置には他にも以下のような課題がある。一つには、メモリ回路にマスクＲＯＭを用いた場合、チップ製造時以外には書き込みをおこなうことができない点である。従って、チップ製造時以外にデータの書き込みを行うことが可能なＩＤチップが求められている。また、メモリ回路にＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に代表されるＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を用いた場合、ユーザーが自由に内容を書き換えられる反面、本来のユーザー以外の人が、認証用として書き換えられるべきでない情報を書き換えることが可能になり、偽造をおこなうことも可能である。これはＩＤタグのセキュリティ性の観点から、致命的な重大な欠陥となる。従って、そのような偽造を防止するため１回のみの書き込みが可能なＩＤチップが求められている。ヒューズ部を絶縁し、又は高抵抗にすることで記憶を保持する、１度だけ書き込みが可能なメモリとして、ＰＲＯＭ（Ｐｒｏｇｒａｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）がある。
【００１６】
本発明は、ＰＲＯＭとしてヒューズメモリ素子を用いることで、本来のユーザー以外の人が情報の書き換えや偽造を行うことができない半導体装置の提供を課題とする。
【００１７】
また、従来の記憶素子の多くは、記憶素子を作製するための特有の工程を必要としている。したがって、他の機能回路と同一基板上に作製することが困難である。他の機能回路と同一基板上に作製したときであっても、ＴＦＴ作製工程以外の工程を追加する必要がある。これは、一の機能を有する半導体装置、例えばＩＣタグ等を作製するにあたり、メモリの作製のために余計なコストがかかるということである。本発明は、他の機能回路と同一基板上に、ＴＦＴ作製工程を用いて作製されたヒューズメモリ素子を提供する。また、本発明は、記憶素子を他の機能回路と同一基板上に作製した場合であっても、製品の仕様の限定や生産性の低下を生じさせることなく、使いやすく安価な記憶素子を有する半導体装置を提供する。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、記憶素子としてヒューズ素子を有する。ヒューズメモリ素子は、酸化により絶縁性を発現する物質を有する第１の層上に酸素を有する第２の層が設けられた積層構造を有する。このような積層構造に、電磁波又は直接的な通電を行う等の方法により選択的に電圧を印加し、これを電気的に高抵抗にする（望ましくは絶縁する）ことで所望の回路構成を実現する。
【００１９】
第１の層は、膜厚を薄くすることでシート抵抗が増大する。シート抵抗とは、単位面積あたりの抵抗をいう。シート抵抗が増大することで、通電によるジュール熱が増加する。ジュール熱の増加により酸素を有する第２の層から酸素が放出され、第１の層中に供給される。これらの酸素が第１の層に存在する物質を酸化することで酸化物を形成し、第１の層を電気的に絶縁又は高抵抗な状態とすることができる。
【００２０】
本発明の一は、第１の層と第２の層の一部又は全部が接して設けられたヒューズ素子であって、第１の層は酸化物、窒化物又は酸化窒化物を主成分とし、第２の層は導電性を有し、且つ酸化又は窒化により絶縁性を発現する物質を主成分とし、第１の層と第２の層の一方又は双方に通電することで熱が発生し、前記第２の層の一部又は全部が酸化又は窒化されて抵抗が高くなることを特徴とするヒューズ素子である。
【００２１】
本発明の一は、第１の層と、第１の層と一部又は全部が接して設けられた第２の層と、第１の層と一部が接するように選択的に設けられた第３の層と、を有するヒューズ素子であって、第１の層は酸素又は窒素を含む化合物を主成分とし、第２の層は導電性を有し、且つ酸化又は窒化により絶縁性を発現する物質を主成分とし、第３の層は導電性を有し、且つ第１の電極と第２の電極を形成し、第１の電極と第２の電極の間に通電することで熱が発生し、前記第２の層の一部又は全部が酸化又は窒化されて抵抗が高くなることを特徴とするヒューズ素子である。
【００２２】
本発明の一は、第１の層と、第１の層と一部又は全部が接して設けられた第２の層と、第２の層と一部が接するように選択的に設けられた第３の層と、を有するヒューズ素子であって、第１の層は酸素又は窒素を含む化合物を主成分とし、第２の層は導電性を有し、且つ酸化又は窒化により絶縁性を発現する物質を主成分とし、第３の層は導電性を有し、且つ第１の電極と第２の電極を形成し、第１の電極と第２の電極の間に通電することで熱が発生し、前記第２の層の一部又は全部が酸化又は窒化されて抵抗が高くなることを特徴とするヒューズ素子である。
【００２３】
上記構成の本発明において、酸素又は窒素を含む物質は、酸化物、窒化物又は酸化窒化物のいずれかであることが好ましい。
【００２４】
上記構成の本発明において、第１の層は導電性であることが好ましい。
【００２５】
上記構成の本発明において、第１の層は、インジウム錫酸化物、酸化珪素を含むインジウム錫酸化物又は酸化インジウム酸化亜鉛を有することが好ましい。
【００２６】
上記構成の本発明において、第２の層は、アルミニウム、ビスマス又はスズを有することが好ましい。
【００２７】
上記構成の本発明において、第１の層はインジウム錫酸化物を主成分とし、第２の層はアルミニウムを主成分とすることが好ましい。
【００２８】
本発明のヒューズ素子は半導体装置に搭載することができる。
【００２９】
本発明のヒューズ素子は、マトリクス状に配置されていることが好ましい。
【００３０】
本発明のヒューズ素子はトランジスタに接続され、該トランジスタにより一のヒューズ素子を選択する構成であることが好ましい。
【００３１】
なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。
【００３２】
なお、本発明において、酸化窒化物とは、酸化及び窒化された化合物をいい、酸化窒化珪素及び窒化酸化珪素を含むものとする。
【発明の効果】
【００３３】
本発明のヒューズ素子は、確実に絶縁を行うための十分な領域が不要なため、ヒューズ素子及び該ヒューズ素子を有する半導体装置を小型化できる。更には、ヒューズ素子が絶縁され、又は高抵抗化されることにより配線の変形が生じないため、他の回路の特性の悪化及びこれに起因する歩留まりの低下を防止することができる。
【００３４】
本発明のヒューズ素子は、ＴＦＴ作製工程にて形成することが可能なため、半導体装置の動作に必要な他の回路と同一基板上に形成することができる。
【００３５】
本発明のヒューズ素子を用いた記憶素子への書き込みは一回のみ可能なため、個体識別情報の信頼性も高く、セキュリティの高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。
【００３７】
（実施の形態１）
本発明の実施の形態の一例について図１を参照して説明する。図１（Ａ）のヒューズ素子１１４は、基板１１０上に端子電極となる端子電極層１１１を有し、基板１１０及び端子電極層１１１上の一部又は全部を覆って設けられた第１ヒューズ層１１２を有し、第１ヒューズ層１１２上に第２ヒューズ層１１３を有する。端子電極層１１１は隔離されて設けられている。
【００３８】
基板１１０には絶縁性を有する基板（絶縁性基板）を用いる。例えば、ガラス基板やプラスチック基板等を用いることができる。本実施の形態では、基板１１０として、ガラス基板を用いる。基板１１０として用いるガラス基板は特定のものに限定されず、石英ガラス基板でもよいし、ほう珪酸ガラス基板のような無アルカリガラス基板でもよいし、アルミノ珪酸ガラス基板でもよい。
【００３９】
また、基板１１０は作製工程において必要な耐熱性を有し、且つ表面に絶縁性を有していればよいため、導電性基板又は半導体基板上に絶縁膜を形成したものを用いても良い。
【００４０】
まず、基板１１０上にヒューズ素子の端子電極層１１１を形成する。端子電極層１１１は導電性物質であればよい。端子電極層１１１は、抵抗の低い物質を用いて設けられることが好ましく、後の工程で形成される第１ヒューズ層１１２及び第２ヒューズ層１１３の形成を阻害しない物質を用いる。ここでは、例えばチタンを用いるとよい。
【００４１】
次に、基板１１０及び端子電極層１１１上に第１ヒューズ層１１２を形成する。第１ヒューズ層１１２としては導電性酸化物を用いるとよく、代表的にはＩＴＯ（インジウム錫酸化物）、ＩＺＯ（酸化亜鉛（ＺｎＯ）を含むインジウム酸化物）、ＺｎＯ（酸化亜鉛）等が挙げられる。また、ＩＴＯに酸化珪素が２〜１０重量％含まれたターゲットを用いてスパッタリング法により形成した、ＩＴＳＯ（酸化珪素（ＳｉＯ２）を含むインジウム錫酸化物）を用いてもよい。なお、ＩＺＯとは、酸化インジウムにＺｎＯが２〜２０重量％含まれたターゲットを用いてスパッタリング法により形成した酸化物導電性材料である。この他、ＺｎＯにガリウム（Ｇａ）をドープした導電性材料、ＳｎＯ２（酸化錫）、Ｇａ２Ｏ３をドープしたＺｎＯ、Ａｌ２Ｏ３をドープしたＺｎＯ、ＳｉＯ２をドープしたＺｎＯを用いてもよい。形成には公知の方法を用いればよく、例えばスパッタリング法、ＣＶＤ法、液滴吐出法等が挙げられる。ここでは第１ヒューズ層１１２としてＩＴＯを用いる。
【００４２】
次に、絶縁性酸化物の前駆体である第２ヒューズ層１１３を形成する。第２ヒューズ層１１３は酸化されることで絶縁性を発現する、導電性物質により形成する。例えば、アルミニウム、スズ、ビスマス等を用いることができる。ここでは第２ヒューズ層１１３をアルミニウムにより形成する。端子電極層１１１と第１ヒューズ層１１２が接するように積層して形成される。このようにしてヒューズ素子１１４が作製される（図１（Ａ）を参照）。
【００４３】
以上のようにして作製されたヒューズ素子に電圧をかけることで、ジュール熱を発生させる。ここでは端子電極層１１１としてチタン、第１ヒューズ層１１２としてＩＴＯ、第２ヒューズ層１１３としてアルミニウムを用いているため、第１ヒューズ層１１２に含まれる酸素を第２ヒューズ層１１３に拡散させ、第２ヒューズ層１１３を酸化する。電圧の印加には定電圧電源を用いる。ここで定電流電源を用いると、第１ヒューズ層１１２及び第２ヒューズ層１１３が低抵抗なため、容易に導通して短絡してしまい、十分なジュール熱が発生しないためである。定電圧電源を用いて徐々に電流量を増加していくことでジュール熱が発生し、第２ヒューズ層１１３が酸化され、絶縁性酸化物１１６になる。ここでは絶縁性酸化物１１６は酸化アルミニウムである。また、第１ヒューズ層１１２は酸素の含有量が減少し、変質した第２の層１１５へと変質するため、電気抵抗が変化し、良好な導電性を有さないことになる（図１（Ｂ）を参照）。
【００４４】
以上説明したように、本発明を用いることで接合破壊やヒューズ溶断を行うことなくヒューズ素子を作製することが可能になる。そのため、従来は必要であった絶縁を行うための十分な領域が必要でない。このため、ヒューズ素子を小型化でき、該ヒューズ素子を有する半導体装置も小型化することができる。そして、接合破壊やヒューズ溶断を行う場合のような配線の変形が生じないため、ヒューズ素子以外の配線部への影響がなく、特性の悪化や歩留まりの低下を防ぐことができ、信頼性が向上する。
【００４５】
本実施の形態では、第１ヒューズ層１１２に酸素を有する導電性の物質を用い、第２ヒューズ層１１３に酸化物が絶縁性物質となる導電性の物質を用いたが、本発明はこれに限定されるものではなく、この積層構造を逆にしてもよい。つまり、第１ヒューズ層１１２を、酸化物が絶縁性を有する物質になる導電性の物質により形成し、第２ヒューズ層１１３には、酸素を有する導電性の物質を用いることができる。しかし、この積層構造では、電圧をかけることで第１ヒューズ層１１２において極めて容易に導通してしまい、短絡する恐れがある。そのため、端子電極の間隔を十分にとる必要がある。
【００４６】
また、本実施の形態では端子電極層１１１と第１ヒューズ層１１２は接して形成したが、本発明はこれに限定されない。例えば、端子電極層１１１と第２ヒューズ層１１３が接するように形成してもよい（図８（Ａ）及び（Ｃ）を参照。）。また、第１ヒューズ層１１２と第２ヒューズ層１１３を形成した後に端子電極層１１１を形成してもよい（図８（Ｂ）及び（Ｃ）を参照。）。つまり、ヒューズとなる二つの層より上に端子電極層が形成されていてもよい。
【００４７】
本発明により、絶縁性基板上にＴＦＴ作製工程を用いて小型のヒューズ素子を形成することができる。また、接合破壊や溶断を行う従来のヒューズ素子のような配線の変形が生じないため、ヒューズ素子以外の配線部への影響が少なく、特性の悪化や歩留まりの低下を防ぐことができる。また、ヒューズメモリ素子では書き込みは一回のみ可能なため、ＩＤチップ等に本発明を適用することでセキュリティの高い半導体装置を提供することができる。
【００４８】
（実施の形態２）
本実施の形態では、ＩＣタグ等の無線通信可能な半導体装置に本発明を適用したヒューズメモリ素子を搭載した形態について説明する。本発明の半導体装置の構成の一例について、図３を参照して説明する。本発明の半導体装置１００は、演算処理回路１０１、記憶回路１０２、アンテナ１０３、電源回路１０４、復調回路１０５及び変調回路１０６を有する。
【００４９】
演算処理回路１０１は、復調回路１０５から入力される信号に基づき、命令の解析、記憶回路１０２の制御、外部に送信するデータの変調回路１０６への出力などを行う。
【００５０】
記憶回路１０２は、記憶素子を含む回路と、データの書き込みやデータの読み出しを行う制御回路を有する。記憶回路１０２には、少なくとも、半導体装置自体の個体識別番号が記憶されている。個体識別番号は、他の半導体装置と区別するために用いられる。また、記憶回路１０２は、有機メモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びフラッシュメモリ等から選択された一種又は複数種を有する。個体識別番号を、書き換え可能なフラッシュメモリ等に書き込むと、容易に書き換えられてしまい、セキュリティ性に重大な欠陥を有することになる。そのため、個体識別番号の記憶にはライトワンス型のＲＯＭを用いる。本実施の形態では、ライトワンス型のＲＯＭとして、本発明を適用したヒューズ素子を用いることができる。
【００５１】
アンテナ１０３は、リーダ／ライタのアンテナ１０７から供給された搬送波を、交流の電気信号に変換する。また、変調回路１０６により、負荷変調が加えられる。電源回路１０４は、アンテナ１０３が変換した交流の電気信号を用いて電源電圧を生成し、各回路に電源電圧を供給する。
【００５２】
復調回路１０５は、アンテナ１０３が変換した交流の電気信号を復調し、復調した信号を演算処理回路１０１に供給する。変調回路１０６は、演算処理回路１０１から供給される信号に基づいてアンテナ１０３に負荷変調を加える。
【００５３】
リーダ／ライタのアンテナ１０７は、アンテナ１０３に加えられた負荷変調を、搬送波として受信する。また、リーダ／ライタのアンテナ１０７は、搬送波を半導体装置１００に送信する。なお、搬送波とは、リーダ／ライタのアンテナ１０７が送受信する電磁波であり、リーダ／ライタのアンテナ１０７は変調回路１０６により変調された搬送波を受信する。
【００５４】
記憶回路１０２に本発明を適用した記憶素子を搭載し、マトリクス状に配置した構成について図６に示す。なお、図６では記憶素子として本発明のヒューズ素子のみを用いているが、本発明はこれに限定されるものではない。記憶回路１０２は、半導体装置１００の個体識別情報を記憶するためのヒューズ素子を用いた第１の記憶回路と、その他のメモリを用いた第２の記憶回路と、を有していても良い。ヒューズ素子ではないその他のメモリを用いた第２の記憶回路として、例えば記憶回路１０２が、ヒューズ素子以外にＳＲＡＭも有することで、演算処理回路１０１にて生成されたデータの一時的な記憶等が可能となり、半導体装置１００の特性が向上する。
【００５５】
図６は本発明の記憶素子をマトリクス状に配置した記憶回路１０２の構成の一例を示す。記憶回路１０２は、メモリセル１０２１がマトリクス状に配置されたメモリセルアレイ１０２３と、カラムデコーダ１０２５、読み出し回路１０２６及びセレクタ１０２７を有するビット線駆動回路１０２４と、ロウデコーダ１０３０及びレベルシフタ１０３１を有するワード線駆動回路１０２９と、書き込み回路等を有し外部とのやりとりを行うインターフェース１０２８と、を有する。なお、図６に示す記憶回路１０２の構成は一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよく、書き込み回路をビット線駆動回路内に設けてもよい。
【００５６】
メモリセル１０２１は、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第１の配線と、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第２の配線と、ＴＦＴ１０３２と、記憶素子１０３３と、を有する。記憶素子１０３３は、実施の形態１にて説明したヒューズ素子１１４に相当する。
【００５７】
次に、本発明のメモリセルへの書き込み及び読み込み動作について、図５を参照しながら説明する。なお、ここではメモリセルに「１」が書き込まれた状態を第２の状態（絶縁状態）、「０」が書き込まれた状態を第１の状態（導通状態）とする。
【００５８】
まず、メモリセル１０２１に「１」を書き込むための回路動作の一例を述べる。書き込み処理は、メモリセル１０２１のワード線Ｗ０を選択し、ビット線Ｂ０に電流を流すことで行われる。つまり、書き込みを行いたいメモリセルをワード線Ｗ０により選択し、記憶素子１０３３が第１の状態（導通状態）から第２の状態（絶縁状態）へ移行し、絶縁させ、又は高抵抗化させることが可能な電圧をかければよい。例えば、この電圧を１０Ｖとする。このとき、他のメモリセル内の記憶素子５０６、記憶素子５０７及び記憶素子５０８に書き込みが行われることを防止するためにＴＦＴ５０２、ＴＦＴ５０３及びＴＦＴ５０４をオフにする。例えば、ワード線Ｗ１及びビット線Ｂ１は０Ｖ（基準電位）としておくとよい。ワード線Ｗ０のみが選択されたタイミングで、記憶素子１０３３を第１の状態から第２の状態へと移行するのに十分な電圧を、ビット線Ｂ０に対してかけることで、記憶素子１０３３に「１」が書き込まれた状態にすることができる。
【００５９】
次に、メモリセル１０２１の読み出し処理の例を示す。読み出し処理は、メモリセル１０２１の記憶素子１０３３に「１」が書き込まれた第２の状態（絶縁状態）であるか、「０」が書き込まれた第１の状態（導通状態）であるかを判別すればよい。メモリセル１０２１に「０」が書き込まれている状態であるか、「１」が書き込まれている状態であるかを読み出す場合について説明する。ワード線Ｗ０を選択してＴＦＴ１０３２をオンにする。ここで、ＴＦＴ１０３２がオンの状態でビット線Ｂ０に所定の電圧をかける。ここでは、所定の電圧を５Ｖとする。このとき、記憶素子１０３３が第１の状態、つまり、導通状態であれば、電流はメモリセル１０２１内の接地している配線へと流れてしまい、ビット線Ｂ０の電圧は０Ｖになる。逆に、記憶素子１０３３が第２の状態、つまり、絶縁（又は高抵抗）状態であれば、電流はメモリセル１０２１内の接地している配線に流れてしまうことなく、ビット線Ｂ０の電圧は５Ｖで維持される。このように、ビット線の電圧により「０」が書き込まれているか、「１」が書き込まれているかを判別することができる。
【００６０】
以上のように、本発明のヒューズ素子は書き込み処理及び読み出し処理を行うことができるが、更にセキュリティ性の高いヒューズメモリを作製することも可能である。例えば、本実施形態では書き込み時のビット線の電圧を１０Ｖとし、読み出し時のビット線の電圧を５Ｖとした。書き込みは初期設定時のみ行うものとすると、ビット線の電圧を初期設定時に限って１０Ｖまで昇圧でき、初期設定終了時に１０Ｖまで昇圧できない構成とすればよい。例えば、７Ｖまでしか昇圧できない構成とすればよい。昇圧には、チャージポンプ回路等を用いればよい。
【００６１】
次に、本発明の半導体装置の作製工程について図２（Ａ）を参照して説明する。なお、図２（Ａ）は本発明を適用して作製したＴＦＴ部及びヒューズ素子部の断面図のみを示すが、本発明はこれに限定されるものではなく、必要に応じて他の層を有していても良い。
【００６２】
基板２００は、絶縁性を有する物質であるガラス基板を用いることができる。または、可撓性基板である、プラスチック基板を用いてもよい。石英基板等を用いてもよい。ガラス基板の場合には、その面積や形状に大きな制限はない。そのため、基板２００として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。この点は、円形の単結晶シリコン基板を用いる場合と比較すると、大きな優位点である。また、基板２００がプラスチック基板の場合には、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。また、基板２００がプラスチック基板の場合には、作製工程の処理温度に耐えうる耐熱性のプラスチックを用いる必要がある。好適には、ガラス基板上に剥離層を設け、剥離層上にＴＦＴを設けた後、該ＴＦＴを剥離して、剥離したＴＦＴをプラスチック基板上に設ける。
【００６３】
基板２００上に第１の絶縁層２０１を形成する。第１の絶縁層２０１は、基板２００からの不純物の侵入を防止する。第１の絶縁層２０１は、スパッタリング法又はプラズマＣＶＤ法等により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、窒素を含む酸化珪素（酸化窒化珪素）等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を主成分として含む物質であり、窒化珪素、酸素を含む窒化珪素（窒化酸化珪素）等が該当する。なお、絶縁層２０１は、必要のない場合には設けなくてもよい。ここでは酸化窒化珪素により形成する。
【００６４】
次に、第１の絶縁層２０１上に半導体層２０２を形成する。半導体層２０２には珪素を用いる。半導体層２０２の形成には、シランに代表される半導体材料ガスを用いることができる。半導体層２０２として、ＬＰＣＶＤ法、プラズマＣＶＤ法、気相成長法、又はスパッタリング法で形成される非晶質半導体膜を用いることができる。更には、非晶質半導体膜を光エネルギー又は熱エネルギーにより結晶化させた多結晶半導体膜、或いはセミアモルファス半導体（Ｓｅｍｉ−Ａｍｏｒｐｈｏｕｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ＳＡＳという。）膜等を用いてもよく、膜厚は２５〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）にすればよい。なお、微結晶半導体（マイクロクリスタル半導体）もＳＡＳに含まれる。ここではレーザー照射により結晶化した多結晶半導体膜をパターン形成する。
【００６５】
次に、半導体層２０２にイオン注入法等により不純物元素を導入する。導入する不純物元素は、ＴＦＴの導電型と逆の導電型の不純物元素を導入する。すなわち、ｎ型ＴＦＴにはｐ型を付与する不純物元素を、ｐ型ＴＦＴにはｎ型を付与する不純物元素を導入する。ｎ型を付与する不純物元素としては、リン（Ｐ）又はヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）又はガリウム（Ｇａ）等を用いることができる。この工程はチャネルドープと呼ばれる。チャネルドープを行うことで、ＴＦＴの閾値を制御することができる。
【００６６】
次に、半導体層２０２上に第２の絶縁層２０３を形成する。第２の絶縁層は第１の絶縁層と同様の材料により形成することができる。すなわち、スパッタリング法又はプラズマＣＶＤ法等により、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素等を形成すればよい。ここでは、酸化窒化珪素により形成する。
【００６７】
次に、第１の層２０４を形成する。第１の層２０４は単層でも積層でもよい。第１の層２０４を単層で形成する場合には、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる膜等を用いることができる。ここではタンタル（Ｔａ）の上にタングステン（Ｗ）を積層して、積層構造となるようパターン形成する。
【００６８】
次に、絶縁層を形成してからドライエッチングを行うことでサイドウォール２０５を形成する。絶縁層には酸化珪素を主成分とする絶縁層を用いる。また、酸化珪素だけでなく、酸化窒化珪素でもよいし、窒化酸化珪素でもよい。形成するにあたって用いる材料や方法は第１の絶縁層２０１及び第２の絶縁層２０３と同様である。全面に形成した絶縁層に対してドライエッチングを行うことでサイドウォール２０５を形成する。サイドウォール２０５は第１の層２０４の側壁に形成される絶縁層である。
【００６９】
次に、サイドウォール２０５が形成された状態で半導体層２０２に不純物を導入する。サイドウォール２０５が存在する状態で不純物をイオン注入法により導入することにより、半導体層２０２の不純物領域に濃度の異なる二つの領域が形成される。すなわち、サイドウォール２０５と重畳する領域の半導体層２０２は低濃度不純物領域２０７となり、サイドウォール２０５と重畳しない領域の半導体層２０２は高濃度不純物領域２０８となる。ここでは、例えば、不純物元素としてリン（Ｐ）を５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加し、ｎ型のＴＦＴを形成することができる。また、ｐ型を示す不純物元素を添加して、ｐ型のＴＦＴを形成しても良い。ｎ型を付与する不純物元素としては、リン（Ｐ）又はヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）又はガリウム（Ｇａ）等を用いることができる。なお、第１の層と重畳する領域はチャネル形成領域２０６となる。
【００７０】
また、本実施の形態ではサイドウォールの形成後に不純物元素を導入することでＬＤＤ領域を形成する場合について示したが、サイドウォールの形成前に不純物を導入（ライトドープ）し、サイドウォールの形成後に再度不純物を導入（ヘビードープ）することで低濃度不純物領域を形成してもよい。この場合、ライトドープ時には添加される不純物の量が少なくなるようにイオンの加速電圧等を制御し、ヘビードープ時には高濃度不純物領域が形成される程度の条件により不純物を導入すればよい。ｎ型のＴＦＴではライトドープ、ヘビードープともにｎ型を付与する不純物を導入する。
【００７１】
次に、第３の絶縁層２０９を形成する。第３の絶縁層２０９は第１の絶縁層２０１や第２の絶縁層２０３と同様の材料を用いて形成する。
【００７２】
次に、第４の絶縁層２１０を形成する。第４の絶縁層２１０は第１の絶縁層等と同様の材料、同様の方法により形成してもよいが、より好ましくは塗布法等によりポリイミド、アクリル等に代表されるような有機材料により形成する。
【００７３】
次に、第３の絶縁層２０９と第４の絶縁層２１０に開口部を形成する。開口部の形成はドライエッチング法により、被開口層の材料に適したエッチング条件で行えばよい。エッチングは半導体層２０２の高濃度不純物領域２０８が露出されるように行う。開口部を形成した後に第２の層２１１を形成する。第２の層２１１は第１の層２０４と同様の材料、同様の方法により形成すればよい。
【００７４】
ここで、ヒューズ素子を形成する。まず、ヒューズ素子の端子電極２１２を形成する。ヒューズ素子の端子電極２１２は第１の層２０４等と同様に形成することができる。ここでは、端子電極２１２は第２の層２１１と同様に形成してもよいし、第２の層２１１と同一層として形成してもよい。ここではチタンを用いて形成する。
【００７５】
次に、第１ヒューズ層２１３と第２ヒューズ層２１４を形成する。第１ヒューズ層２１３と第２ヒューズ層２１４は実施の形態１における、第１ヒューズ層１１２及び第２ヒューズ層１１３に相当する。第１ヒューズ層２１３は導電性酸化物であり、第２ヒューズ層２１４は絶縁性酸化物を形成する前駆体となる物質を用いる。ここでは、第１ヒューズ層にＩＴＯを用い、第２ヒューズ層にアルミニウムを用いる。第１ヒューズ層２１３と第２ヒューズ層２１４を連続して積層形成することで、本発明のヒューズ素子を形成することができる。また、これらの積層順序は逆でもよい。つまり、第１ヒューズ層２１３に絶縁性酸化物を形成する前駆体となる物質を、第２ヒューズ層２１４に導電性酸化物を用いて形成してもよい。ただし、第１ヒューズ層２１３に導電性酸化物を、第２ヒューズ層２１４に絶縁性酸化物を形成する前駆体を用いる方が好ましい。
【００７６】
以上説明したように作製した、ＴＦＴとヒューズ素子が同一基板上に形成された素子では、ＴＦＴにより所望のヒューズ素子を選択して絶縁させ、又は高抵抗化させることが可能である。本実施の形態にて作製方法を説明したＴＦＴとヒューズ素子についての回路図の一部を図５に示している。図５では一のヒューズ素子に一のＴＦＴを備えた素子をマトリクス状に配置している。このような構成をとることにより、ＴＦＴを用いてヒューズメモリを選択的に絶縁させ、又は高抵抗化させることができる。
【００７７】
なお、本発明はこれに限定されるものではない。例えば、図２（Ｂ）に示すように、ＴＦＴのゲート電極として機能する第１の層と同一の層として、同一の工程にて形成しても良いし、図２（Ｃ）に示すように、ＴＦＴのソース電極及びドレイン電極として機能する第２の層と同一の層として、同一の工程にて形成しても良い。
【００７８】
以上のように、本発明により、絶縁性基板上にＴＦＴ作製工程を用いて小型のヒューズ素子を作製することができる。また、接合破壊や溶断を行う従来のヒューズのように配線の変形が生じないため、ヒューズ部以外の配線部への影響がなく、特性の悪化や歩留まりの低下を防ぐことができる。また、ヒューズ素子を用いたメモリでは書き込みは一回のみ可能なため、ＩＤチップ等の記憶回路に本発明を用いることでセキュリティ性の高い半導体装置を提供することができる。
【００７９】
（実施の形態３）
本発明を適用した半導体装置１００は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品とは、例えば、鍵（図７（Ａ）参照）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図７（Ｂ）参照）、書籍類、容器類（シャーレ等、図７（Ｃ）参照）、包装用容器類（包装紙やボトル等、図７（Ｅ）（Ｆ）参照）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）、装身具（鞄や眼鏡等、図７（Ｄ）参照）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等である。本発明の半導体装置は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込んだりして、固定される。また、システムとは、物品管理システム、認証機能システム、流通システム等であり、本発明の半導体装置を用いることにより、システムの高機能化、多機能化、高付加価値化を図ることができる。本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【図面の簡単な説明】
【００８０】
【図１】本発明のヒューズ素子を示す図。
【図２】ＴＦＴ基板上に本発明のヒューズ素子を形成した図。
【図３】本発明の半導体装置の一形態を示す図。
【図４】本発明の半導体装置を利用した一形態を示す図。
【図５】本発明のヒューズメモリを搭載した半導体装置を示す回路図。
【図６】本発明のヒューズメモリを搭載した半導体装置を示す回路図。
【図７】本発明の半導体装置の搭載例を示す図。
【図８】本発明のヒューズ素子を示す図。
【符号の説明】
【００８１】
１００    半導体装置
１０１    演算処理回路
１０２    記憶回路
１０３    アンテナ
１０４    電源回路
１０５    復調回路
１０６    変調回路
１０７    リーダ／ライタのアンテナ
１１０    基板
１１１    端子電極層
１１２    第１ヒューズ層
１１３    第２ヒューズ層
１１４    ヒューズ素子
１１５    第２の層
１１６    絶縁性酸化物
２００    基板
２０１    絶縁層
２０２    半導体層
２０３    絶縁層
２０４    第１の層
２０５    サイドウォール
２０６    チャネル形成領域
２０７    低濃度不純物領域
２０８    高濃度不純物領域
２０９    絶縁層
２１０    絶縁層
２１１    第２の層
２１２    端子電極
２１３    第１ヒューズ層
２１４    第２ヒューズ層
４０１    ＩＤチップ
４０２    アンテナユニット
４０３    リーダ／ライタ
４０４    バッグ
５０２    ＴＦＴ
５０３    ＴＦＴ
５０４    ＴＦＴ
５０６    記憶素子
５０７    記憶素子
５０８    記憶素子
１０２１    メモリセル
１０２３    メモリセルアレイ
１０２４    ビット線駆動回路
１０２５    カラムデコーダ
１０２６    回路
１０２７    セレクタ
１０２８    インターフェース
１０２９    ワード線駆動回路
１０３０    ロウデコーダ
１０３１    レベルシフタ
１０３２    ＴＦＴ
１０３３    記憶素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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