(57)【要約】【課題】Ｄ／Ａ変換器のスイッチ数が少なく、かつ全体の占有面積を削減する。【解決手段】ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コードに変換するコード変換部４０と、複数の基準電圧を発生する基準電圧発生部（下位レジスタ・ストリング４６）と、基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタを有する部分（上位セレクタ４４）とを有する。複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、を備える。複数のトランジスタは、ゲート電極と制御線との接続と非接続の組み合わせによって所定コードの配列がプログラムされている。その配列のビット変化箇所で、複数のトランジスタの局部チャネルのオンとオフを制御するゲート電極が省略されている。【選択図】図１０
2008054016.tif 000002
【特許請求の範囲】
【請求項１】
入力するディジタル信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する変換部を有し、当該変換部が、
前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コードに変換し、複数の制御線から出力するコード変換部と、
複数の基準電圧を発生する基準電圧発生部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極と前記制御線との接続と非接続の組み合わせによって前記所定コードの配列がプログラムされ、
前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する２つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が省略されている
ディジタル−アナログ変換器。
【請求項２】
前記制御線は、前記所定コードのビットごとに正論理と負論理の対で設けられ、
前記ゲート電極が接続される制御線が、正論理の制御線であるか負論理の制御線であるかに応じて、前記所定コードの各ビットがプログラムされている
請求項１に記載のディジタル−アナログ変換器。
【請求項３】
Ｎビットの前記所定コードに対応して前記制御線が２Ｎ本設けられて前記複数のトランジスタに交差し、
前記複数のトランジスタの各々に（Ｎ−１）個の前記ゲート電極が設けられ、当該（Ｎ−１）個のゲート電極は、各々が対応する制御線対の正論理側または負論理側に接続されている
請求項２に記載のディジタル−アナログ変換器。
【請求項４】
入力するディジタル信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する変換部を有し、当該変換部が、
前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コードに変換し、当該所定コードを、正論理と負論理の対で設けられている複数の制御線から単位コードごとに並列に出力するコード変換部と、
複数の基準電圧を発生する基準電圧発生部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極を制御線対の正論理側に接続するか負論理側に接続するかの組み合わせによって前記所定コードの配列がプログラムされ、
前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する２つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が、当該ゲート電極に対応する局部チャネルを常時オンする電圧供給線に接続され、正論理の制御線と負論理の制御線の双方に接続されていない
ディジタル−アナログ変換器。
【請求項５】
Ｎビットの前記所定コードに対応して前記制御線が２Ｎ本設けられて前記複数のトランジスタに交差し、
前記複数のトランジスタの各々にＮ個の前記ゲート電極が設けられ、前記Ｎ個のゲート電極のうち（Ｎ−１）個は、各々が対応する制御線対の正論理側または負論理側に接続され、残りの１個のゲート電極は、当該ゲート電極に対応する局部チャネルを常時オンする電圧供給線に接続され、対応する制御線対の正論理側と負論理側の双方に接続されていない
請求項４に記載のディジタル−アナログ変換器。
【請求項６】
前記基準電圧発生部が、複数のレジスタ素子の直列接続体からなり、最大電圧と最小電圧が両端に印加されるときに互いに異なる複数の電圧値を発生するレジスタ・ストリングを含み、
前記レジスタ素子間の接続ノードに対し１つおきに接続されている複数の前記トランジスタの出力を共通接続する共通線と、残りの接続ノードに接続されている複数の前記トランジスタの出力を共通接続する他の共通線を持ち、当該２つの共通線から、他の変換部の基準電圧を出力する出力部を有する
請求項１または４に記載のディジタル−アナログ変換器。
【請求項７】
前記複数のトランジスタの各々が、
複数のゲート電極と、
当該複数のゲート電極の各々と電気的に結合して発生する各局部チャネルにより、入力側の一方端部と出力側の他方端部が導通可能な半導体チャネル層と、
を有する
請求項１または４に記載のディジタル−アナログ変換器。
【請求項８】
前記所定コードがグレイコードである
請求項１または５に記載のディジタル−アナログ変換器。
【請求項９】
入力するディジタル信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する変換部を有し、当該変換部が、
前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コードに変換し、当該所定コードを、複数の制御線から単位コードごとに並列に出力するコード変換部と、
複数の基準電圧を発生する基準電圧発生部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極と前記制御線との接続と非接続の組み合わせによって前記所定コードの配列がプログラムされ、当該プログラムの例外として、前記制御線ごとに入力される桁コード内のビット変化箇所に対応する前記トランジスタの部分が、前記桁コードが示す論理値に拘わらず前記局部チャネルがオンとなるように形成されている
ディジタル−アナログ変換器。
【請求項１０】
画素がアレイ状に配置されている画素部と、
前記画素部の画素列ごとに設けられている複数の信号線と、
複数のレジスタ素子の直列接続体からなり、最大電圧と最小電圧が両端に印加されるときに値が異なる複数の基準電圧を発生する１つのレジスタ・ストリングと、
前記信号線ごとに設けられ、ディジタルの映像信号を入力し前記信号線に出力するアナログ信号に変換する複数の変換部と、
を備え、
前記変換部内の、前記映像信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する部分が、
前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コードに変換し、複数の制御線から出力するコード変換部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極と前記制御線との接続と非接続の組み合わせによって前記所定コードの配列がプログラムされ、
前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する２つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が省略されている
映像表示装置。
【請求項１１】
画素がアレイ状に配置されている画素部と、
前記画素部の画素列ごとに設けられている複数の信号線と、
複数のレジスタ素子の直列接続体からなり、最大電圧と最小電圧が両端に印加されるときに値が異なる複数の基準電圧を発生する１つのレジスタ・ストリングと、
前記信号線ごとに設けられ、ディジタルの映像信号を入力し前記信号線に出力するアナログ信号に変換する複数の変換部と、
を備え、
前記変換部内の、前記映像信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する部分が、
前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コードに変換し、当該所定コードを、正論理と負論理の対で設けられている複数の制御線から単位コードごとに並列に出力するコード変換部と、
前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、
前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、
を備え、
前記複数のトランジスタは、前記ゲート電極を制御線対の正論理側に接続するか負論理側に接続するかの組み合わせによって前記所定コードの配列がプログラムされ、
前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する２つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が、当該ゲート電極に対応する局部チャネルを常時オンする電圧供給線に接続され、正論理の制御線と負論理の制御線の双方に接続されていない
映像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力するディジタル信号をアナログ信号に変換するディジタル−アナログ変換器、当該変換器を、画素部を駆動する信号線ごとに有する映像表示装置に関する。
【背景技術】
【０００２】
図１に、レジスタ・ストリング型のＤ／Ａコンバータの基本構成を示す。
出力すべきアナログ電圧の最小電圧（アナログ下限値）Ｖｂの入力端子Ｔｂと、上記アナログ電圧の最大電圧（アナログ上限値）Ｖｔの入力端子Ｔｔとの間に、複数Ｎ個のレジスタ素子ＲＥ０,ＲＥ１,…,ＲＥ(2N-2),ＲＥ(2N-1)の直列接続体からなるレジスタ・ストリングＲＳが接続されている。
各レジスタ素子間のノード、および、末端のレジスタ素子と入力端子Ｔｂまたは入力端子Ｔｔとの接続ノード（ここでは入力端子Ｔｂ側の接続ノード）に、各々スイッチが接続されている。図１の例では、レジスタ素子ＲＥ０とＲＥ１との接続ノードにスイッチＳ０が接続され、同様に、レジスタ素子ＲＥ１とＲＥ２との接続ノードにスイッチＳ１が接続され、この接続関係がレジスタ素子を１つずつシフトしながら他のスイッチＳ３〜Ｓ(2N-1)でも繰り返されている。
Ｎ個のスイッチＳ０〜Ｓ(2Ｎ-1)のレジスタ素子と反対の側が短絡され出力端子Ｔｏに接続されている。
このＤ／Ａコンバータは、入力されるＮビットのディジタル信号に応じて一のスイッチを選択すると、（Ｖｔ−Ｖｂ）を２Ｎに等分割した所望のアナログのＤＣ電圧が出力電圧Ｖｏとして出力端子Ｔｏから得られる。
【０００３】
この構成のＤ／Ａコンバータは、ビット数をＮとすると必要なアナログスイッチ（スイッチ）の数が２Ｎ個となり、多ビットの変換の場合はスイッチが膨大な数になってしまう不利益がある。
【０００４】
このスイッチ数を削減することが可能な複数段構成のＤ／Ａコンバータが知られている（例えば、特許文献１参照）。
特許文献１には、上位ｍビットを変換する初段Ｄ／Ａコンバータと、下位ｎビットを変換する次段Ｄ／Ａコンバータとの２段構成が開示されている。そして、初段Ｄ／Ａコンバータがレジスタ・ストリング型であり、そのスイッチ接続構成が２例開示されている。以下、このスイッチ接続構成を説明する。
【０００５】
図２（Ａ）は、上位Ｄ／Ａコンバータの回路図である。なお、この図はレジスタ素子ＲＥとスイッチの番号配列順が図１と逆になっている。
図示したＤ／Ａコンバータは、図１と同様な抵抗ストリングＲＳにおいて、レジスタ素子ＲＥ間のノードに対し、２つのスイッチＳｉｔとＳｉｂ(i=1,2,3,4,…)が並列に接続されている。このうち半数のスイッチＳｉｔ群の出力が共通接続されて出力端子Ｔｏｔに接続され、残り半数のスイッチＳｉｂ群の出力が共通接続されて出力端子Ｔｏｂに接続されている。
【０００６】
図２（Ｂ）に、入力ビット数が４ビットの場合における、対で選択されオンするスイッチと入力ビットとの対応を示す。この対応のように、常に２つ選択されるスイッチは、レジスタ素子ＲＥの両端のスイッチであり、よって、２つの出力端子ＴｏｔとＴｏｂからは、入力されるディジタル信号の上位ビットのコードにより特定される一のレジスタ素子ＲＥｉ(i=1,2,3,4,…)の両端の電圧ＶｔｔとＶｂｂが出力される。この電圧ＶｔｔとＶｂｂの値は、どのレジスタ素子ＲＥが選択されるかにより異なるが、電圧ＶｔｔとＶｂｂの電圧差は一定であり、下位Ｄ／Ａレジスタの基準電圧となる。
例えばスイッチＳ３ｔとＳ４ｂが選択されてオンすると、抵抗Ｒ３の両端の電圧が、下位Ｄ／Ａコンバータに供給される。
【０００７】
下位Ｄ／Ａコンバータが抵抗ストリング型の場合、選択された２つの電圧を下位抵抗ストリングＲＳの両端に印加し、同様にして下位のＤ／Ａ変換を行う。この下位Ｄ／Ａコンバータは、１つのアナログ出力を得るため図１と同じ構成で実現される。なお、特許文献１では下位Ｄ／ＡコンバータはＲ−２Ｒラダー抵抗型となっている。
【０００８】
図２（Ａ）に示す構成を上位Ｎビットに用い、図１に示す構成を下位Ｍビットに用いると、全体のスイッチ数は、上位スイッチ数（２×２Ｎ−２）と下位スイッチ数（２Ｍ）を足した数となる。
図２（Ａ）における全体のスイッチ数は、図１における１段構成時のスイッチ数２（Ｎ＋Ｍ）よりは削減されるが、レジスタ素子ＲＥ間のノードにスイッチが２つ接続されるため、スイッチの削減率が低い。
【０００９】
さらにスイッチ数を削減している構成が、特許文献１に開示されている。
図３（Ａ）は、この構成の上位Ｄ／Ａコンバータの回路図である。
図２（Ａ）においてはレジスタ素子ＲＥ間のノードに２つのスイッチが接続されているのに対し、図３（Ａ）に示す構成では１つである。よってスイッチ数は半減されている。スイッチＳ０ｔ,Ｓ１ｂ,Ｓ２ｔ，Ｓ３ｂ,…において、出力端子ＴｏｔとＴｏｂに対して、スイッチを交互に接続している。
【００１０】
図３（Ｂ）に、入力ビット数が４ビットの場合における、対で選択されてオンするスイッチと入力ビットの対応関係を示す。
この対応関係が示すように、常に２つ選択されるスイッチは、レジスタ素子ＲＥの両端のスイッチである点は、図２（Ｂ）の場合と同じである。ただし、この場合は同じスイッチが２回ずつ選択される。
この図３（Ａ）に図解するＤ／Ａコンバータは、図２（Ａ）に図解するＤ／Ａコンバータより、さらにスイッチ数を削減できる。
【特許文献１】特開２００３−２２４４７７号公報（従来技術の記載、図１０、図１１、図１３等）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、この構成ではスイッチＳ０ｔ,Ｓ１ｂ,Ｓ２ｔ，Ｓ３ｂ,…を必要に応じてオンまたはオフさせる制御信号がスイッチごとに異なる。つまり、あるスイッチに着目すると、このスイッチをオンさせる組み合わせが上述したように２組あるため、当該スイッチに制御信号が印加されるときに、他のスイッチを同時にオンする制御信号の論理の組み合わせが２通りある。
したがって、入力するディジタル信号からスイッチのオンとオフの制御信号を発生するデコーダが必要であり、そのデコーダからスイッチへ接続する配線がスイッチの数だけ必要になる。よって、スイッチ数は削減できても、デコーダおよび配線の占有面積により、Ｄ／Ａコンバータの面積が大きいという不利益がある。
【００１２】
本発明が解決しようとする課題は、スイッチ数が少なく、かつ全体の占有面積も小さいＤ／Ａコンバータと、当該Ｄ／Ａコンバータを含む映像表示装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係るディジタル−アナログ変換器は、入力するディジタル信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する変換部を有し、当該変換部が、前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コード（例えば、グレイコード）に変換し、複数の制御線から出力するコード変換部と、複数の基準電圧を発生する基準電圧発生部と、前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、を備え、前記複数のトランジスタは、前記ゲート電極と前記制御線との接続と非接続の組み合わせによって前記所定コードの配列がプログラムされ、前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する２つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が省略されている。
【００１４】
本発明に係る他のディジタル−アナログ変換器は、入力するディジタル信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する変換部を有し、当該変換部が、前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コード（例えば、グレイコード）に変換し、当該所定コードを、正論理と負論理の対で設けられている複数の制御線から単位コードごとに並列に出力するコード変換部と、複数の基準電圧を発生する基準電圧発生部と、前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、を備え、前記複数のトランジスタは、前記ゲート電極を制御線対の正論理側に接続するか負論理側に接続するかの組み合わせによって前記所定コードの配列がプログラムされ、前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する２つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が、当該ゲート電極に対応する局部チャネルを常時オンする電圧供給線に接続され、正論理の制御線と負論理の制御線の双方に接続されていない。
【００１５】
本発明に係る他のディジタル−アナログ変換器は、入力するディジタル信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する変換部を有し、当該変換部が、前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コード（例えば、グレイコード）に変換し、当該所定コードを、複数の制御線から単位コードごとに並列に出力するコード変換部と、複数の基準電圧を発生する基準電圧発生部と、前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、を備え、前記複数のトランジスタは、前記ゲート電極と前記制御線との接続と非接続の組み合わせによって前記所定コードの配列がプログラムされ、当該プログラムの例外として、前記制御線ごとに入力される桁コード内のビット変化箇所に対応する前記トランジスタの部分が、前記桁コードが示す論理値に拘わらず前記局部チャネルがオンとなるように形成されている。
【００１６】
本発明に係る映像表示装置は、画素がアレイ状に配置されている画素部と、前記画素部の画素列ごとに設けられている複数の信号線と、複数のレジスタ素子の直列接続体からなり、最大電圧と最小電圧が両端に印加されるときに値が異なる複数の基準電圧を発生する１つのレジスタ・ストリングと、前記信号線ごとに設けられ、ディジタルの映像信号を入力し前記信号線に出力するアナログ信号に変換する複数の変換部と、を備え、前記変換部内の、前記映像信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する部分が、前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コード（例えば、グレイコード）に変換し、複数の制御線から出力するコード変換部と、前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、を備え、前記複数のトランジスタは、前記ゲート電極と前記制御線との接続と非接続の組み合わせによって前記所定コードの配列がプログラムされ、前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する２つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が省略されている。
【００１７】
本発明に係る他の映像表示装置は、画素がアレイ状に配置されている画素部と、前記画素部の画素列ごとに設けられている複数の信号線と、複数のレジスタ素子の直列接続体からなり、最大電圧と最小電圧が両端に印加されるときに値が異なる複数の基準電圧を発生する１つのレジスタ・ストリングと、前記信号線ごとに設けられ、ディジタルの映像信号を入力し前記信号線に出力するアナログ信号に変換する複数の変換部と、を備え、前記変換部内の、前記映像信号の全ビット幅に含まれる最下位側ビット幅以外のビット幅の全部または一部をアナログ値に変換する部分が、前記ディジタル信号のコードを、連続する単位コード間で１桁ずつビットが変化する配列の所定コード（例えば、グレイコード）に変換し、当該所定コードを、正論理と負論理の対で設けられている複数の制御線から単位コードごとに並列に出力するコード変換部と、前記基準電圧ごとに設けられ、対応する基準電圧の出力を制御する複数のトランジスタと、前記複数のトランジスタの各チャネルに対し複数設けられ、各々が局部チャネルのオンとオフを制御するゲート電極と、を備え、前記複数のトランジスタは、前記ゲート電極を制御線対の正論理側に接続するか負論理側に接続するかの組み合わせによって前記所定コードの配列がプログラムされ、前記複数のトランジスタの各トランジスタ、または、当該複数のトランジスタのうちで最大と最小の基準電圧を出力する２つのトランジスタの一方あるいは双方を除く各トランジスタにおいて、当該トランジスタに対応する単位コードと上位または下位の一方の側に隣接する単位コードとの間でビットが変化している桁に対応する部分で、前記ゲート電極が、当該ゲート電極に対応する局部チャネルを常時オンする電圧供給線に接続され、正論理の制御線と負論理の制御線の双方に接続されていない。
【発明の効果】
【００１８】
本発明によれば、スイッチ数が少なく、かつ全体の占有面積も小さいＤ／Ａコンバータと、当該Ｄ／Ａコンバータを含む映像表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を、ディジタル−アナログ変換器を信号線駆動ユニットごとに内蔵する映像表示装置を例として図面を参照して説明する。
【００２０】
《第１実施形態》
図４は、本発明の実施形態に関わる映像表示装置として液晶表示パネルの構成例を示す回路図である。
図４は、簡略化のために、４行×４列分の画素配列を例に示している。
図示の液晶表示パネル１において、行列状に配置された４行×４列分の画素１１の各々は、薄膜トランジスタＴＦＴと、薄膜トランジスタＴＦＴのソースとドレインの一方に、画素電極が接続される液晶セルＬＣと、当該ソースまたはドレインに一方の電極が接続される保持容量Ｃｓとから構成されている。これら画素１１の各々に対して、信号線（データ線）１２−１〜１２−４が列ごとにその画素配列方向に沿って配線され、ゲート線１３−１〜１３−４が行ごとにその画素配列方向に沿って配線されている。
【００２１】
画素１１の各々において、薄膜トランジスタＴＦＴのソース（または、ドレイン）は、対応するデータ線１２−１〜１２−４に各々接続されている。薄膜トランジスタＴＦＴのゲートは、ゲート線１３−１〜１３−４に各々接続されている。液晶セルＬＣの対向電極および保持容量Ｃｓの他方の電極は、各画素間で共通にＣｓライン１４に接続されている。このＣｓライン１４に、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００２２】
以上により、画素１１が行列状に配置され、これら画素１１に対してデータ線１２−１〜１２−４が列ごとに配線され、かつゲート線１３−１〜１３−４が行ごとに配線されて画素部２が構成されている。画素部２において、ゲート線１３−１〜１３−４の各一端は、垂直ドライバ（Ｖ・ＤＲＶ）３の各行の出力端に接続されている。
【００２３】
垂直ドライバ３は、１画面の表示期間ごとに垂直方向（列方向）に走査してゲート線１３−１〜１３−４に接続される各画素１１を行単位で順次選択する。すなわち、垂直ドライバ３からゲート線１３−１に対して垂直走査パルスが与えられるときに１行目の各列の画素が選択され、ゲート線１３−２に対して垂直走査パルスが与えられるときに２行目の各列の画素が選択される。以下同様にして、ゲート線１３−３，１３−４に対して垂直走査パルスが順に与えられる。
【００２４】
画素部２の列方向の一方に、水平ドライバ（Ｈ・ＤＲＶ）４が配置されている。また、垂直ドライバ３や水平ドライバ４に対して各種のクロック信号や制御信号を与えるタイミングジェネレータ（ＴＧ）５が設けられている。
【００２５】
水平ドライバ４は、半導体多チャンネル・ディスプレイドライバであり、データ線１２−１,１２−２,…ごとに駆動ユニットを有する。
【００２６】
図５に、水平ドライバ４のブロック図を示す。このブロック図には、本実施形態の要部であるディジタル−アナログ変換器に関する構成（Ｄ／Ａ部）のみ示す。このＤ／Ａ部は、レジスタ・ストリング型のＤ／Ａコンバータであり、ここでは上位と下位でそれぞれレジスタ・ストリングを用いるＤ／Ａ変換を行う。
【００２７】
水平ドライバ４は、データ線ごとに駆動ユニット４Ａを有する（図では５ユニットまで表示）。データ入力端子Ｔｄｉは、ディジタル（映像）信号としてのディジタルデータを入力する端子であり、全ての駆動ユニット４Ａに共通に設けられている。データ出力端子Ｔｄｏは駆動ユニット４Ａごとに設けられている。
【００２８】
駆動ユニット４Ａは、シフトレジスタ４２、ラッチ回路４３、上位セレクタ４４、下位セレクタ４７、および、バッファアンプ４８を含む。また、全ての駆動ユニットに共通な構成としてコード変換回路４０と上位レジスタ・ストリング４５が設けられている。なお、下位レジスタ・ストリングは各下位セレクタ４７に内蔵されている。
【００２９】
特に図示しないがタイミングジェネレータ５（図４）からのクロック信号がシフトレジスタ４２やラッチ回路４３に入力される。その他、このクロック信号は、同期を取ることが必要な箇所に適宜入力され、これによって全ての駆動ユニット４Ａが同期してデータ入力、処理およびデータ出力を行う。
【００３０】
データ入力端子Ｔｄｉから（Ｎ＋Ｍ）ビットのディジタルデータが入力される。このディジタルデータは上位Ｎビットと下位Ｍビットにより構成される。ディジタルデータは、コード変換回路４０に入力され、ここでバイナリコードから所定コードに変換される。所定コードとは、連続する単位コード間で１桁ずつビットが変化する配列を有するものである。かかる所定コードとして代表的なものではグレイコードがあり、以下、コード変換回路４０はバイナリ・グレイコード変換を行うものとする。単位コードが上記（Ｎ＋Ｍ）ビットのディジタルデータを表現し、全ての単位コードで必要なデータ表現を網羅する。
【００３１】
バイナリコードからグレイコードに変換されたディジタルデータが、図５でコード変換回路４０に隣接する駆動ユニット４Ａのシフトレジスタ４２に入力され、駆動ユニット４Ａの配列方向にシフトレジスタ４２内を順次転送される。
点順次駆動の場合は転送されたデータは順次（一定の時間間隔で次々に）各チャネル内のラッチ回路４３に出力されて一時保持され、順次次段に送られる。一方、線順次駆動の場合は全てのシフトレジスタ４２にデータが揃った時点で一斉にラッチ回路４３に１表示ライン分のデータが出力され、一斉に次段に送られる。
【００３２】
ラッチ回路４３の出力は２系統に分けられている。すなわち、ラッチ回路４３に保持される上位Ｎビットが上位セレクタ４４に出力され、下位Ｍビットが下位セレクタ４７に出力される。
上位セレクタ４４は、図３（Ａ）に示すスイッチＳ０ｔ,Ｓ１ｂ,Ｓ２ｔＳ３ｂ,…と同様に、Ｎ個のスイッチを有する。Ｎ個のスイッチの何れかが選択されてオンすることにより上位セレクタ４４が動作する。一方、下位セレクタ４７は、図１のセレクト上位スイッチＳ０〜Ｓ(2N-1)と同様に、２Ｍ個のスイッチを有し、その何れかが選択されてオンすることにより動作する。
【００３３】
本実施形態では、最下位側ビット幅を変換する下位セレクタ４７はスイッチ数が多い図１の構成を取らざるを得ないが、それより上位のビット変換では最もスイッチ数が少ない図３（Ａ）の構成を採用する。図３（Ａ）の構成では、各スイッチが対でオンする必要があり、詳細は後述するが本実施形態では、その対でスイッチをオンさせるためにグレイコード等のビット変化する桁が単位コード内で１つの所定コードを用いる。
これにより、スイッチを対でオンさせるための特殊なデコーダが不要となる。
【００３４】
図５に示す水平ドライバ４は、全ての上位セレクタ４４に共通な上位レジスタ・ストリング４５を有する。
上位レジスタ・ストリング４５は、図３（Ａ）に示す抵抗ストリングＲＳと同様、上位ビット数Ｎに対応した数、すなわちＮ個の上位レジスタ素子（図１のレジスタ素子ＲＥ０〜ＲＥ(N-1)に相当）の直列接続体である。また、下位セレクタ４７に内蔵される不図示の下位レジスタ・ストリングは、図１に示す抵抗ストリングＲＳと同様、下位ビット数Ｍに対応した数、すなわち２Ｍ個の下位レジスタ素子の直列接続体である。
【００３５】
上位レジスタ・ストリング４５の一方端に、Ｖｔ入力端子Ｔｔを介してアナログ上限電圧Ｖｔが印加され、その他方端に、Ｖｂ入力端子Ｔｂを介してアナログ下限電圧Ｖｂが印加される。この電圧印加時に、レジスタ素子の抵抗値が“Ｒ”で等しい場合、レジスタ素子間に（Ｖｔ−Ｖｂ）を等間隔に分割した上位電圧値が、レジスタ素子同士の接続ノードに発生する。この上位電圧値は、下位セレクタ４７の基準電圧（上位セレクタ４４に与えられる上記閾値電圧Ｖｔやアナログ下限値Ｖｂに相当する電圧）となるため、以下、基準電圧という。なお、レジスタ素子の抵抗値を全て等しくする必要はなく、複数のレジスタ素子から出力される電圧値が互いに異なるようにレジスタ素子の各抵抗値が決められる。
このレジスタ素子間に発生する基準電圧は全ての上位セレクタ４４に供給される。また、図３（Ａ）と同様な接続関係の場合、アナログ上限値Ｖｔとアナログ下限値Ｖｂも上位セレクタ４４に供給される。
【００３６】
なお、図１とは異なり、アナログ上限値Ｖｔとアナログ下限値Ｖｂの一方を上位セレクタ４４に供給する構成でもよい。この場合、レジスタ素子の数を１つ図３（Ａ）の場合より増やす必要がある。
【００３７】
上位セレクタ４４の各スイッチに入力される基準電圧は、レジスタ素子の抵抗値が等しい場合、（Ｖｔ−Ｖｂ）／Ｎで表される一定電圧差で順次変化する電圧値を持つ。レジスタ素子の抵抗値が異なる場合は、その抵抗値の変化に応じて基準電圧は異なる値を持つ。
上位セレクタ４４は、上位レジスタ・ストリング４５で発生するＮ個の基準電圧から、入力される上位ビットに応じた電圧値を有し、電圧差が上記一定電圧差を保つ２つの基準電圧を選択して出力する。
下位セレクタ４７は、２つの基準電圧を内蔵の下位レジスタ・ストリングの両端に印加して、この電位差間をさらに細分化して２Ｍ個の電圧を発生させる。そして、入力される下位ビットに応じて一のアナログ電圧を、２Ｍ個の電圧から１つ選択し出力する。
【００３８】
下位セレクタ４７から出力されるアナログ電圧は、バッファアンプ４８を通り、必要なら更に処理された後に、データ出力端子Ｔｄｏから、それぞれ対応する信号線（図４のデータ線１２−１〜１２−４）に入力されて、当該信号線を駆動する。
【００３９】
図６に、図５に示す上位セレクタ４４、上位レジスタ・ストリング４５および下位セレクタ４７部分の回路図を示す。
アナログ下限値Ｖｂの入力端子Ｔｂと、アナログ上限値Ｖｔの入力端子Ｔｔとの間に、複数Ｎ個のレジスタ素子ＲＥ０,ＲＥ１,…,ＲＥ(N-1)の直列接続体からなるレジスタ・ストリングＲＳが接続されて、図５の上位レジスタ・ストリング４５が構成されている。
【００４０】
各レジスタ素子間のノード、および、末端のレジスタ素子と入力端子Ｔｂまたは入力端子Ｔｔとの接続ノード（ここでは入力端子Ｔｔ側の接続ノード）に、各々スイッチが接続されている。
図６の例では、入力端子Ｔｔと抵抗素子ＲＥ０との接続ノードにスイッチＳ０ｔが接続され、レジスタ素子ＲＥ０とＲＥ１との接続ノードにスイッチＳ１ｂが接続され、同様に、レジスタ素子ＲＥ１とＲＥ２との接続ノードにスイッチＳ２ｔが接続され、この接続関係がレジスタ素子を１つずつシフトしながら他のスイッチＳ３ｂ,Ｓ４ｔ,Ｓ５ｂ,Ｓ６ｔ,Ｓ７ｂ,…でも繰り返されている。
これらのスイッチは図５の上位セレクタ４４に含まれる。
【００４１】
上位セレクタ４４内で、偶数番目のスイッチ、すなわちＳ０ｔ,Ｓ２ｔ,Ｓ４ｔ,Ｓ６ｔ,…の出力が共通化され（共通線５０）、奇数番目のスイッチ、すなわちＳ１ｂ,Ｓ３ｂ,Ｓ５ｂ,Ｓ６ｂ,…の出力が共通化されている（共通線５１）。
【００４２】
一方、下位セレクタ４７内に、レジスタ素子ｒｅ０,ｒｅ１,ｒｅ２,ｒｅ３の直列接続体である下位レジスタ・ストリング４６が設けられている。下位レジスタ・ストリング４６の一方端にスイッチＳｔｂ１とＳｔｂ３が並列に接続され、他方端にスイッチＳｔｂ０とＳｔｂ２が並列に接続されている。スイッチＳｔｂ０とＳｔｂ１の各入力が共通線５０と５１に接続され、スイッチＳｔｂ２とＳｔｂ３の各入力が同様に、共通線５０と５１に接続されている。
これらの４つのスイッチＳｔｂ０,Ｓｔｂ１,Ｓｔｂ２,Ｓｔｂ３は、上記共通線５０と５１から出力される２つの基準電圧の大小関係を適宜反転して、下位レジスタ・ストリング４６のレジスタ素子ｒｅ０側に高い方の基準電圧が印加され、レジスタ素子ｒｅ３側に低い方の基準電圧が印加されるようにするためである。４つのスイッチＳｔｂ０,Ｓｔｂ１,Ｓｔｂ２,Ｓｔｂ３は上位セレクタ４４に含まれるスイッチであり、その制御信号は１ビットで済み、不図示の制御部から与えられる。
【００４３】
下位セレクタ４７には、さらに、下位Ｍビットを変換するための２Ｍ（ここではＭ＝２）個のスイッチＳ０,Ｓ１,Ｓ２,Ｓ３が設けられ、それぞれレジスタ素子ｒｅ０とｒｅ１間、レジスタ素子ｒｅ１とｒｅ２間、レジスタ素子ｒｅ２とｒｅ３間、レジスタ素子ｒｅ３の他端に接続されている。
【００４４】
つぎに、図５に示すコード変換回路４０で変換されるバイナリ（Ｂ）コードとグレイ（Ｇ）コードおよび変換回路の構成を説明する。
図７にＢコードとＧコードの対応と、それぞれの配列を示す。ここでは３桁のコードを例とする。
Ｂコードは下位コードから順番に桁上がりするのに対して、Ｇコードは、例えば「１００」という単位コード（通常、これをＧコードという）が、隣の「１０１」の単位コードとの間でビット変化する桁が１つと定められている。この規則性が、全ての数を表現する単位コードの配列において遵守されている。これに対し、Ｂコードではビット変化する桁数は１または２で、その規則性が複雑である。
本実施形態は、Ｇコードの規則性の単純さを利用して上位セレクタを実現するものである。
【００４５】
図８に、コード変換回路４０の回路例を示す。
図解するコード変換回路４０は、（Ｂ２,Ｂ１,Ｂ０）で一般化されているＢコードを入力し、（Ｇ２,Ｇ１,Ｇ０）で一般化されているＧコードの単位コード（以下、Ｇ単位コードという）を出力する。
コード変換回路４０は、２つの排他的論理和（ＥＸＯＲ）ゲート回路５２と５３からなる。ＥＸＯＲゲート回路５２の一方入力に、Ｂコードの最下位ビットＢ０が入力され、ＥＸＯＲゲート回路５２の他方入力とＥＸＯＲゲート回路５３の一方入力にビットＢ１が入力され、ＥＸＯＲゲート回路５３の他方入力に最上位ビットＢ２が入力されている。
一方ＥＸＯＲゲート回路５２からＧ単位コードの最下位ビットＧ０が出力され、ＥＸＯＲゲート回路５３からビットＧ１が出力される。Ｇ単位コードの最上位ビットＧ２は、Ｂコードの最上位ビットＢ２がそのまま出力される。
ＥＸＯＲゲート回路は“１”が入力に揃ったときに“０”を出力することを例外とする論理和回路であるため、例えばＢコード（Ｂ２,Ｂ１,Ｂ０）＝（１,１,１）が入力されたときにＧ単位コード（Ｇ２,Ｇ１,Ｇ０）＝（１,０,０）を出力する。
【００４６】
図６に示す上位セレクタ４４は、上位ビット数Ｎと同じ数のスイッチＳ０ｔ,Ｓ１ｂ,Ｓ２ｔ,Ｓ３ｂ,Ｓ４ｔ,Ｓ５ｂ,Ｓ６ｔ,Ｓ７ｂ,…を有するが、それぞれにＮビット分の制御線を入力していたのでは制御線の配線数が膨大な数になり、その配線スペースを確保すると、スイッチ数を削減した効果を著しく損なう。
そこで、本実施形態ではマルチゲート・トランジスタを用い、そのゲート接続パターンでコード配列を予めプログラムしておき、これにより制御線数を削減する。
【００４７】
図９は、このマルチゲート・トランジスタの説明図であり、ここでは４ビットのＢコード配列がプログラムされている場合を示す。ここでは、マルチゲートを有する２つのトランジスタ（上述した個々のスイッチに相当）Ｍ１とＭ２が２つ示されている。
トランジスタＭ１とＭ２は同様な構成を有する。以下トランジスタＭ１で説明する。
【００４８】
トランジスタＭ１は、例えば半導体基板に不純物を拡散して設けられる、あるいは、基板に絶縁された半導体導電膜からなる半導体チャネル層６１を有する。図示例の半導体チャネル層６１は、一方に長い矩形パターンを有し、その入力端部ＩＮ１がレジスタ素子ＲＥの何れかのノードに接続されて、ある値の基準電圧を入力する。また、当該トランジスタＭ１がオンすると、半導体チャネル層６１の他方側の出力端部ＯＵＴ１から、入力した基準電圧を出力する。
【００４９】
半導体チャネル層６１の幅（短辺の長さ）を横切るように、各ビット（コードの桁）に対応する４本のゲート電極Ｇ１０,Ｇ１１,Ｇ１２,Ｇ１３が所定間隔で配置されている。これらゲート電極Ｇ１０,Ｇ１１,Ｇ１２,Ｇ１３の各々と、半導体チャネル層６１の間には薄いゲート絶縁膜（通常、酸化膜）が介在し、これによりＭＯＳ構造が形成されている。このＭＯＳ構造により制御されるゲート電極直下の半導体チャネル層６１の部分が局部チャネルとなっている。局部チャネル間の半導体チャネル層６１の部分は不純物濃度を高くして導電率が高められている。このため４つのＭＯＳ構造（単位ＭＯＳトランジスタ）が全てオンしたときに４つの局部チャネルが、間に導電率が高い不純物領域を介してチャネルとしてつながり、トランジスタＭ１がオンする。一方、１つでも局部チャネルがオンできないときは、チャネルが途中で電気的に切断されてトランジスタＭ１はオフとなる。
各ゲート電極は、たとえばポリシリコンから形成されている。
【００５０】
局部チャネルをオンするかどうかは、各ゲート電極に印加される電圧によって決まる。たとえばＮチャネル型の場合、正電圧（例えば電源電圧Ｖdd）印加でオン、電圧印加がない（または０[Ｖ]の電圧印加）で局部チャネルがオフとなる。この局部チャネルのオンまたはオフは、入力する４ビットに対応する配線（制御線）とゲート電極との接続関係で決まる。
【００５１】
図９の例では、制御線はビットごとに正論理線と負論理線との対で設けられている。制御線は、ゲート電極より上層の例えばポリシリコン層や金属配線層からなる。
本実施形態で正論理とはビットが“１”のときに局部チャネルをオンさせる論理であり、負論理とは、その逆である。図９に示す制御線の符号のうち“Ｂ（バー）”を付加していない制御線が正論理線Ｌ０,Ｌ１,Ｌ２,Ｌ３、“Ｂ”を付加した符号の制御線が負論理線Ｌ０Ｂ,Ｌ１Ｂ,Ｌ２Ｂ,Ｌ３Ｂである。
【００５２】
図９に示すコンタクト６３によって、ビット（桁）ごとに、局部チャネルをオンさせるときは正論理線に接続し、オフさせるときは負論理線に接続されている。図９のトランジスタＭ１は入力されるＢコード＝（１,１,０,１）で半導体チャネル層６１がオンするようにコンタクト６３を正論理線に接続するか、負論理線に接続するかが決められている。また、トランジスタＭ２は、入力されるＢコード＝（１,１,０,０）で半導体チャネル層６１がオンするようにコンタクト６３を正論理線に接続するか、負論理線に接続するかが決められている。
各コンタクト６３は、ゲート電極と制御線を接続する導電性プラグ（および局部配線）等から形成されている。
【００５３】
このようにマルチゲート・トランジスタ（トランジスタＭ１,Ｍ２）と、そのゲート電極の制御線に対する接続関係で、Ｂコード配列がプログラムされており、これによって制御線数を減らし、あるいは、デコーダを不要としている。
ところが、図９のトランジスタ構造をそのまま図６に示すスイッチＳ０ｔ,Ｓ１ｂ,Ｓ２ｔ,Ｓ３ｂ,Ｓ４ｔ,Ｓ５ｂ,Ｓ６ｔ,Ｓ７ｂ,…に適用できない。なぜなら、これらのスイッチは、その１つのスイッチが連続する２つのディジタルコードに対してオンしなければならないというルールがあり、図９の構造では、部分的には可能でもコード配列全体に対し上記ルールを守ることが不可能だからである。
【００５４】
図１０に、本実施形態においてＧコードの配列がプログラムされているマルチゲート・トランジスタ型のセレクタを示す。なお、図１０では簡略化のため３ビット対応にしている。
図解するセレクタが、図９を用いて説明したものと異なる点は、Ｎビットの単位Ｇコードが並列入力される複数２Ｎ本の制御線により制御されるゲート電極が、単位Ｇコードの各桁でビット変化する箇所で省略されていることである。ゲート電極下方の局部チャネルは電圧が印加されていないときに常時オンし、また、ゲート電極が形成されていないときも常時オンする。このため、ビット変化箇所に対応する１つのゲート電極を、トランジスタで形成しないようにすると、この部分に対応するＧ単位コードの桁が“１”でも“０”でも、当該局部チャネルはオン状態を維持する。
【００５５】
具体的に図１０は、３つのＧ単位コード＝（０,０,０）、（０,０,１）、（０,１,１）に対応してトランジスタＭ０、Ｍ１、Ｍ２が形成されている。この３つのトランジスタＭ０,Ｍ１,Ｍ２は、図６に現れていない下位側の３スイッチＳ(N-1)ｂ,Ｓ(N-2)ｔ,Ｓ(N-3)ｂに該当する。
３つのトランジスタＭ０,Ｍ１,Ｍ２の入力ＩＮ０,ＩＮ１,ＩＮ２に、それぞれ図示のようなレジスタ素子ＲＥ(N-2),ＲＥ(N-3),…が接続されている。そして、入力ＩＮ０,ＩＮ１,ＩＮ２に、それぞれ基準電圧ＶＲ０,ＶＲ１,ＶＲ２が印加される。
図１０ではトランジスタＭ１で最下位の桁部分のゲート電極が省略されているため“ｘ”（“１”又は“０”：任意）となり、トランジスタＭ２では真ん中の桁部分のゲート電極が省略されているため、その桁が“ｘ”となる。
よって、入力される単位Ｇコードが（０,０,１）のときにトランジスタＭ１とＭ２の双方がオンする。つぎに、単位Ｇコードが（０,１,１）が入力されると同様にして、トランジスタＭ２とその次の不図示のトランジスタが選択される。このように隣接する２つのトランジスタを対で選択する動作が可能になる。
【００５６】
図１１は、マルチゲート・トランジスタ型のセレクタを使用することを前提とする、図６のスイッチ部分のより詳細な等価回路である。
図１１に示す上位セレクタ４４および下位セレクタ４７は、上位３ビットをＧコード（Ｇ４,Ｇ３,Ｇ２）で入力し、下位２ビットをＢコード（Ｂ０,Ｂ１）で入力し、それぞれ変換し、その結果、出力端子Ｔｏから１つのアナログ電圧を得るための構成である。有効入力ビット数は５であるが、その他、トランジスタＭ２０〜２３で基準電圧の大小関係を反転制御するための１ビットのＢコード（Ｂ２）が必要である。
【００５７】
上位セレクタ４４は、１つのスイッチに３個の単位トランジスタｍ０〜ｍ２６のうち、ゲート電極が省略されている単位トランジスタｍ３,ｍ７,ｍ９,ｍ１４,ｍ１５,ｍ１９,ｍ２１は形成されず、その部分の局部チャネルが常時オンとなっている。
基準電圧の大小関係を反転制御するための４つのトランジスタＭ２０〜２３が、共通線５０と５１に接続され、さらに上位セレクタ４４の上位出力ノードＴと、下位出力ノードＢに下位レジスタ・ストリング４６が接続されている。下位レジスタ・ストリング４６に接続されている２ビットを変換する下位セレクタ４７の部分（図中の他の破線部分Ｃ）は、図９と同様にして形成されているため、ここでの説明を省略する。
【００５８】
上位セレクタ４４には、９個の基準電圧ＶＲ０〜ＶＲ８が与えられ、その一つを入力されるＧ単位コード（Ｇ４,Ｇ３,Ｇ２）に応じて出力することができる。図１１において破線で囲む部分Ａが、図１０のパターン図に対応する。
図１１では、図１０で説明したゲート電極の省略手法が、他の上位のトランジスタにも展開されている。
【００５９】
この３ビットのセレクタは、以下の手順で構成する。
まず、ビット数分のゲート電極配置が可能なマルチゲート・トランジスタを、９つ用意する。そして、基準電圧ＶＲ０,ＶＲ１,ＶＲ２,…,ＶＲ８に接続されるトランジスタをそれぞれ順番にＧコードの（０,０,０）、（０,０,１）、（０,１,１）、…、（１,０,０）に対応させる。さらに３個直列接続されている単位トランジスタのそれぞれを左から右へコードの上位から下位へ対応させる。
このように対応させた後、Ｇコードで１つ前のコードから変化したビットに対応する単位トランジスタのゲートを取り去り、その部分で単位トランジスタを形成させないで常時オンさせる。Ｇコードの最初と最後の単位トランジスタは３個とも残しておくようにする。なお、配置によっては、単位トランジスタを３個とも残しておくトランジスタは、Ｇコードの最初と最後の一方に対応するトランジスタのみとしてもよい。これは、アナログ上限値Ｖｔとアナログ下限値Ｖｂの一方をそのまま基準電圧として出力させる場合である。さらに、全てのスイッチで単位トランジスタを３つとも残す構成も可能である。
【００６０】
動作を、図１０および図１１を用いて説明する。
単位トランジスタＭ０〜Ｍ２６はＮ型ＭＯＳトランジスタであるとすると、ディジタル信号の“１”でオンし、導通する。ここで上位３ビットに（０,０,０）のＧ単位コードが入ると制御線Ｇ２Ｂ、Ｇ３Ｂ、Ｇ４Ｂにゲート電極が接続されているトランジスタ（単位トランジスタｍ２,ｍ１,ｍ０を有するトランジスタ）がオンする。また、制御線Ｂ２Ｂに接続されているトランジスタもオンし、上位出力ノードＴには基準電圧ＶＲ１が現れ、下位出力ノードＢには基準電圧ＶＲ０が現れる。
【００６１】
上位３ビットが（０,１,０）の場合は、図８に示すコード変換回路４０によるグレイコード変換により（０,１,１）に変換される。このＧ単位コード（０,１,１）に割り当てられているトランジスタは、単位トランジスタｍ１１,ｍ１０,(ｍ９)を有するトランジスタであるが、このうち単位トランジスタｍ９は形成されていない。よって、このトランジスタと、その隣の、単位トランジスタｍ８,(ｍ７),ｍ６を有するトランジスタも同時にオンする。なぜならこのトランジスタは真ん中の単位トランジスタｍ７が省略されているからである。よって、上位出力ノードＴには基準電圧ＶＲ３、下位出力ノードＢには基準電圧ＶＲ２が現れる。
【００６２】
このような単位トランジスタの省略を、図７に示すＧコード配列全体に対して行うと、下位セレクタ４７に必要な基準電圧を上位出力ノードＴと下位出力ノードＢに出力することができる。
【００６３】
ただし、この構成の場合、下位レジスタ・ストリング４６に与える電圧の大小関係が上位側の最下位ビットの値によって逆転するため、図１１ではトランジスタＭ２０〜Ｍ２３を設け、ビットＢ２によって選択する２つのトランジスタの組み合わせを変えることで、この不具合を解消している。
なお、上位出力ノードＴと下位出力ノードＢに出力される基準電圧の値と下位ビットとの対応で下位スイッチＳ０〜Ｓ４（図６参照）の選択の仕方を変えることによって、図１１のトランジスタＭ２０〜Ｍ２３を省略することもできる。
【００６４】
図１１の出力端子Ｔｏから出力されるアナログ電圧は、図５のバッファアンプ４８を通り、対応する信号線に出力される。
以上より、スイッチの数が少なく、かつ制御線も少なくして占有面積の小さいＤ／Ａ部を有する駆動ユニット４Ａが実現できる。映像表示装置の大型化が進み、その水平画素数が増大しているため、この個々の駆動ユニット４Ａの占有面積縮小は、駆動ＩＣの小型化、低コスト化に大きく寄与する。
【００６５】
《第２実施形態》
図１２に第２実施形態における、上位セレクタ４４のスイッチ部分の等価回路を示す。
上記第１実施形態では、ゲート電極をビット変化箇所で省略して、その部分の単位トランジスタが形成されないようにしたが、本実施形態では、単位トランジスタ自身は形成されるが、当該単位トランジスタのゲートを正論理線と負論理線の何れにも接続しないで、所定の電圧供給線、例えば電源電圧供給線に接続し、これにより局部チャネルが常時オンさせる。
図１２では、単位トランジスタｍ３,ｍ７,ｍ９,ｍ１４,ｍ１５,ｍ１９,ｍ２１箇所で、ゲート電極が正論理線と負論理線の何れにも接続されず、常時オンのために電源電圧Ｖddに電気的に固定されていることが分かる。
【００６６】
《第３実施形態》
また、バイナリコードをグレイコードに変換するものに限らず、グレイコードではなくとも連続するコードで変化するビットが１桁のものなら同様の効果が得られる。
図１３に、このようなコードの配列例を示す。
このコードはグレイコードとは異なるが上下のコードと異なるビットは１つだけになっている。バイナリコードを、このようなコードに変換し、その配列を上述した第１〜第３実施形態のいずれかの手法でトランジスタアレイ内にプログラムすることで、上述した実施形態と同様の効果が得られる。
【００６７】
なお、上記第１〜第３実施形態では、２段のＤ／Ａ変換部であるが、それ以上の複数段のものでも適用可能である。
また、Ｄ／Ａ変換部をレジスタ・ストリング型にしているが、それ以外の構成でも適用可能である。つまり、複数の基準電圧を発生する基準電圧発生部を有していれば、これがレジスタ・ストリング型でなくとも構わない。
さらに液晶表示装置以外の表示装置、その他オーディオ機器等のＤ／Ａコンバータにも適用可能である。
【００６８】
本発明の実施形態によれば、Ｄ／Ａコンバータのビット数が増えた場合でも面積の増大を抑えることが可能になる。
面積の増大を抑えることにより各配線ノードに付く寄生容量の増大を抑えることができ、変換スピードの劣化を抑えることが可能になる。
【図面の簡単な説明】
【００６９】
【図１】背景技術に関し、レジスタ・ストリング型のＤ／Ａコンバータの基本構成を示す回路図である。
【図２】（Ａ）は背景技術に関する上位Ｄ／Ａコンバータの回路図、（Ｂ）はそのスイッチと入力ビットの対応図である。
【図３】（Ａ）は他の背景技術に関する上位Ｄ／Ａコンバータの回路図、（Ｂ）はそのスイッチと入力ビットの対応図である。
【図４】本発明の実施形態に関わる映像表示装置として液晶表示パネルの構成例を示す回路図である。
【図５】水平ドライバのブロック図である。
【図６】上位および下位セレクタ部分と上位レジスタ・ストリングの回路図である。
【図７】ＢコードとＧコードの配列対応図である。
【図８】コード変換回路の回路図である。
【図９】Ｂコード対応のマルチゲート・トランジスタの概略パターン図である。
【図１０】Ｇコード対応のマルチゲート・トランジスタの概略パターン図である。
【図１１】図６のスイッチ部分のより詳細な等価回路である。
【図１２】第２実施形態における、上位セレクタのスイッチ部分の等価回路である。
【図１３】第３実施形態に関わる、グレイコード以外の他の所定コードの配列図である。
【符号の説明】
【００７０】
１…液晶表示パネル、２…画素部、３…垂直ドライバ、４…水平ドライバ、４Ａ…駆動ユニット、４０…コード変換回路、４２…シフトレジスタ、４３…ラッチ回路、４４…上位セレクタ、４５…上位レジスタ・ストリング、４６…下位レジスタ・ストリング、４７…下位セレクタ、４８…バッファアンプ、５…タイミングジェネレータ、１２−１〜１２−４…データ線、６１等…半導体チャネル層、６３…コンタクト、Ｔｄｉ…データ入力端子、Ｔｄｏ…データ出力端子、Ｔ…上位出力ノード、Ｂ…下位出力ノード、Ｓ０ｔ等…上位スイッチ、Ｍ１等…トランジスタ、ｍ０等…単位トランジスタ、ＲＥ…レジスタ素子、Ｌ０等…制御線（正論理線）、Ｌ０Ｂ等…負論理線、ＶＲｘ(x=0〜2N-1)…基準電圧、Ｖｔ…アナログ上限値、Ｖｂ…アナログ下限値
【図１】
2008054016.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2008054016.tif 000015
【手続補正書】
【提出日】平成19年1月23日(2007.1.23)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2008054016.tif 000016
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2008054016.tif 000017