(57)【要約】【課題】本発明は、新規なＲＯＭがプログラマブルロジックコントローラ用増設記憶装置に搭載されたとしても旧バージョンのプログラマブルロジックコントローラをそのまま使用可能なプログラマブルロジックコントローラ用増設記憶装置およびプログラマブルロジックコントローラシステムを提供する【解決手段】本発明では、プログラマブルロジックコントローラの記憶容量を拡張するためのプログラマブルロジックコントローラ用増設記憶装置において、ＲＯＭと、前記ＲＯＭを特定し識別するための第１識別子を前記プログラマブルロジックコントローラが認識可能な第２識別子に変換する変換部を備える。【選択図】図２
2008176700.tif 000002
【特許請求の範囲】
【請求項１】
プログラマブルロジックコントローラの記憶容量を拡張するためのプログラマブルロジックコントローラ用増設記憶装置において、
ＲＯＭと、
前記ＲＯＭを特定し識別するための第１識別子を前記プログラマブルロジックコントローラが認識可能な第２識別子に変換する変換部を備えること
を特徴とするプログラマブルロジックコントローラ用増設記憶装置。
【請求項２】
前記変換部は、
複数の第２識別子を記憶する第２識別子記憶部と、
前記複数の第２識別子から一の第２識別子を選択する選択部とを備え、
前記ＲＯＭを特定し識別するための第１識別子を前記選択部が選択した第２識別子に変換すること
を特徴とする請求項１に記載のプログラマブルロジックコントローラ用増設記憶装置。
【請求項３】
前記第１および第２識別子は、前記ＲＯＭの製造メーカを特定し識別するメーカ識別子と、前記製造メーカにおける前記ＲＯＭの品番を特定し識別するデバイス識別子とを備えること
を特徴とする請求項２に記載のプログラマブルロジックコントローラ用増設記憶装置。
【請求項４】
前記プログラマブルロジックコントローラから出力される出力信号の電圧レベルを、前記ＲＯＭへ入力される入力信号の電圧レベルへ変換すると共に、前記ＲＯＭから出力される出力信号の電圧レベルを、前記プログラマブルロジックコントローラへ入力される入力信号の電圧レベルへ変換する電圧変換部をさらに備えること
を特徴とする請求項１ないし請求項３の何れか１項に記載のプログラマブルロジックコントローラ用増設記憶装置。
【請求項５】
前記プログラマブルロジックコントローラから供給される電力の電圧レベルを、前記ＲＯＭの駆動電圧の電圧レベルおよび前記変換部の駆動電圧の電圧レベルへ変換する電源部をさらに備えること
を特徴とする請求項１ないし請求項４の何れか１項に記載のプログラマブルロジックコントローラ用増設記憶装置。
【請求項６】
プログラマブルロジックコントローラと、前記プログラマブルロジックコントローラの記憶容量を拡張するためのプログラマブルロジックコントローラ用増設記憶装置とを備えるプログラマブルロジックコントローラシステムにおいて、
前記プログラマブルロジックコントローラ用増設記憶装置は、請求項１ないし請求項５の何れか１項に記載のプログラマブルロジックコントローラ用増設記憶装置であること
を特徴とするプログラマブルロジックコントローラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルロジックコントローラの記憶容量を拡張するためのプログラマブルロジックコントローラ用増設記憶装置およびこのプログラマブルロジックコントローラ用増設記憶装置を備えたプログラマブルロジックコントローラシステムに関する。
【背景技術】
【０００２】
プログラマブルロジックコントローラ（以下、「ＰＬＣ」と略記する。）は、プログラマブルコントローラやシーケンスコントローラとも呼ばれ、例えば工場などに設置される製造装置等の外部装置をシーケンス制御する場合等に用いられる。
【０００３】
ＰＬＣ１０２は、例えば、図７に示すように、内部バスによって相互に接続されたＩ／Ｏバスコネクタ１１６、演算処理部１１７および記憶部１１８を備えて構成され、記憶部１１８のＲＡＭ１８１に記憶されているシーケンスプログラムおよびＲＯＭ１８２に記憶されているシステムプログラム（ファームウェア）を演算処理部１１７のＡＳＩＣ１７１やＣＰＵ１７２が実行することによってＩ／Ｏバスコネクタ１１６に接続されている図略の外部装置をシーケンス制御する。そして、ＰＬＣ１０２は、増設メモリ用コネクタ１１９も備えており、この増設メモリ用コネクタ１１９を介して、プログラマブルロジックコントローラ用増設記憶装置（以下、「ＰＬＣ用増設記憶装置」と略記する。）１０１と電気的に接続され、ＰＬＣ１０２における記憶部１１８の記憶容量を拡張可能に構成されている。
【０００４】
このＰＬＣ用増設記憶装置１０１は、ＰＬＣ１０２の増設メモリ用コネクタ１１９と電気的に接続可能な増設メモリ用コネクタ１１１と、ＥＥＰＲＯＭの一種であるフラッシュＲＯＭ（フラッシュメモリ）１１４とを備えて構成されており、フラッシュＲＯＭ１１４は、増設メモリ用コネクタ１１１、１１９を介してＰＬＣ１０２の内部バスに電気的に接続されるようになっている。プログラマブルコントローラシステムＰは、このようなＰＬＣ用増設記憶装置１０１とＰＬＣ１０２とを備えて構成される。
【０００５】
ＰＬＣ用増設記憶装置１０１は、ＰＬＣ１０２の記憶部１１８の記憶容量を単に拡張（増加）させる目的に使用されてもよいが、様々な用途にも活用される。例えば、ＰＬＣ１０２のシーケンスプログラムは、通常、パーソナルコンピュータや専用のツール等がＰＬＣ１０２に接続され、パーソナルコンピュータや専用のツール等からＰＬＣ１０２における記憶部１８のＲＡＭ１８１に書き込まれるが、このシーケンスプログラムをＰＬＣ用増設記憶装置１０１のフラッシュＲＯＭ１１４に予め書き込んでおいてこのＰＬＣ用増設記憶装置１０１をＰＬＣ１０２に接続することによって、ＰＬＣ用増設記憶装置１０１のフラッシュＲＯＭ１１４からシーケンスプログラムをＰＬＣ１０２のＲＡＭ１８１に転送するために、ＰＬＣ用増設記憶装置１０１が利用される。また例えば、ＰＬＣ１０２に不具合が生じた場合に、製造メーカにＰＬＣ１０２を持ち込んでＰＬＣ１０２の不具合を解消してもよいが、不具合の原因がシーケンスプログラムのバグによって生じているケースが多いことから、ＰＬＣ１０２にＰＬＣ用増設記憶装置１０１を接続してＰＬＣ１０２のシーケンスプログラムをＰＬＣ用増設記憶装置１０１に転送し、シーケンスプログラムだけを製造メーカに持ち込んでシーケンスプログラムの解析およびバグ取りを行うために、ＰＬＣ用増設記憶装置１０１が利用される。さらに、このような場合に、バグを取った後のシーケンスプログラムをＰＬＣ１０１へ戻すために、ＰＬＣ用増設記憶装置１０１が利用される。
【０００６】
このように使用されるＰＬＣ用増設記憶装置１０１とＰＬＣ１０２との間のデータ交換は、ＰＬＣ用増設記憶装置１０１に搭載されたフラッシュＲＯＭ１１４の型式に応じた所定の手順に従って実行される。この所定の手順を構成する命令コードやデータ転送単位等あるいは手順そのものがフラッシュＲＯＭの型式によって異なる場合がある。このため、ＰＬＣ１０２は、フラッシュＲＯＭの個々の型式に対応可能なように構成されており、ＰＬＣ用増設記憶装置１０１からフラッシュＲＯＭ１１４を特定し識別する識別子を読み込み、自機に接続されたＰＬＣ用増設記憶装置１０１のフラッシュＲＯＭ１１４を特定し、当該フラッシュＲＯＭ１１４の型式に応じた所定の手順に従ってＰＬＣ用増設記憶装置１０１のフラッシュＲＯＭ１１４とデータの交換を行っている。
【０００７】
このＰＬＣ用増設記憶装置１０１に搭載されるフラッシュＲＯＭ１１４は、日々改良され、市場に新規な型式のフラッシュＲＯＭが投入される結果、旧式のフラッシュＲＯＭが市場から消えてしまい、新規な型式のフラッシュＲＯＭ１１４がＰＬＣ用増設記憶装置１０１に搭載されることになる。その一方で、フラッシュＲＯＭとデータを交換する際の前記所定の手順は、ＰＬＣ１０２の記憶部１１８に予め記憶されており、フラッシュＲＯＭ１１４の識別子に基づいて当該フラッシュＲＯＭ１１４に対応する前記所定の手順が判断されている。このため、新規な型式のフラッシュＲＯＭ１１４の前記所定の手順が旧式のフラッシュＲＯＭ１１４の前記所定の手順に同一または類似するため、旧式のフラッシュＲＯＭ１１４の前記所定の手順によって新規な型式のフラッシュＲＯＭ１１４とデータ交換が可能であるとしても、新規な型式のフラッシュＲＯＭ１１４がＰＬＣ用増設記憶装置１０１に搭載されると、ＰＬＣ１０２は、この新規な型式のフラッシュＲＯＭ１１４に対応するフラッシュＲＯＭ１１４の識別子がＰＬＣ１０２の記憶部１１８に予め記憶されていないため、ＰＬＣ用増設記憶装置１０１からフラッシュＲＯＭ１１４の識別子がＰＬＣ１０２に通知されても、フラッシュＲＯＭ１１４の識別子に基づいて当該フラッシュＲＯＭ１１４に対応する前記所定の手順を判断することができず、ＰＬＣ用増設記憶装置１０１のフラッシュＲＯＭ１１４とデータを交換することができない。
【０００８】
このため、従来では、ＰＬＣ１０２の製造メーカは、ＰＬＣ１０２における記憶部１１８の記憶内容を新規な型式のフラッシュＲＯＭに対応した新規な記憶内容に書き換えるバージョンアップを行ったＰＬＣ１０２を製造し、ＰＬＣ１０２を市場に供給している。
【０００９】
特許文献１には、ワンチップマイコンのプログラムを訂正する技術が開示されており、特許文献１に開示の技術は、マイコンのプログラム内にバージョン番号等のＩＤ番号を保持しておき、不揮発性メモリ内に訂正データの他に前記ＩＤ番号を記憶しておき、マイコンがマイコンのプログラム内に保持されているＩＤ番号と、不揮発性メモリ内に記憶されているＩＤ番号とのマッチングをチェックし、等しければそのマイコン用の訂正データであるとしてそれを読み込みデータの訂正を行うものである。
【特許文献１】特開平０９−２６５３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、新規な型式のフラッシュＲＯＭを搭載したＰＬＣ用増設記憶装置に応じてバージョンアップしたＰＬＣを市場に供給したとしても、旧バージョンのＰＬＣを所持して使用しているユーザも存在し、このような旧バージョンのＰＬＣには、当然ながら新規な型式のフラッシュＲＯＭを搭載したＰＬＣ用増設記憶装置が使用できない。
【００１１】
このような場合、旧バージョンのＰＬＣにおける記憶部の記憶内容を新規なフラッシュＲＯＭに対応可能な記憶内容を書き加えることが考えられる。しかしながら、この新規な記憶内容を書き加えるために、ユーザに販売店やメーカ等へＰＬＣ１０２を持ち込ませることは、ユーザにとって煩雑であり手間がかかるという不都合がある。また、この新規な記憶内容をユーザに配布してユーザに新規な記憶内容を書き加えてもらうことは、新規な記憶内容の書き加えに例えばパーソナルコンピュータや所定のツール等が必要であるばかりか、不慣れなユーザにとっては、記憶内容の書き加えが難しいという不都合がある。
【００１２】
前記特許文献１に記載の技術もこのような不都合を解消することはできない。
【００１３】
本発明は、上述の事情に鑑みて為された発明であり、新規なＲＯＭがＰＬＣ用増設記憶装置に搭載されたとしても旧バージョンのＰＬＣをそのまま使用可能なＰＬＣ用増設記憶装置を提供することを目的とする。そして、このようなＰＬＣ用増設記憶装置を伴うＰＬＣシステムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明者は、種々検討した結果、上記目的は、以下の本発明により達成されることを見出した。即ち、本発明に係る一態様では、プログラマブルロジックコントローラの記憶容量を拡張するためのプログラマブルロジックコントローラ用増設記憶装置において、ＲＯＭと、前記ＲＯＭを特定し識別するための第１識別子を前記プログラマブルロジックコントローラが認識可能な第２識別子に変換する変換部を備えることを特徴とする。
【００１５】
このような構成のプログラマブルロジックコントローラ用増設記憶装置では、プログラマブルロジックコントローラからＲＯＭの識別子が要求された場合に、変換部が自機に搭載されているＲＯＭの第１識別子を、プログラマブルロジックコントローラが認識可能な第２識別子に変換した後に、プログラマブルロジックコントローラへ応答するので、プログラマブルロジックコントローラは、この第２識別子に基づいてＲＯＭに対応する前記所定の手順を判断することができ、プログラマブルロジックコントローラ用増設記憶装置のＲＯＭとデータを交換することができる。このように新規な型式のＲＯＭを搭載したプログラマブルロジックコントローラ用増設記憶装置であったとしても、プログラマブルロジックコントローラは、見かけ上、自機の認識可能な旧式のＲＯＭを搭載したＰＬＣ用増設記憶装置のように見え、プログラマブルロジックコントローラ用増設記憶装置の新規な型式ＲＯＭとデータを交換することができる。したがって、新規なＲＯＭがＰＬＣ用増設記憶装置に搭載されたとしても旧バージョンのプログラマブルロジックコントローラをそのまま使用可能である。
【００１６】
そして、上述のプログラマブルロジックコントローラ用増設記憶装置において、前記変換部は、複数の第２識別子を記憶する第２識別子記憶部と、前記複数の第２識別子から一の第２識別子を選択する選択部とを備え、前記ＲＯＭを特定し識別するための第１識別子を前記選択部が選択した第２識別子に変換することを特徴とする。
【００１７】
このような構成のプログラマブルロジックコントローラ用増設記憶装置では、複数の第２識別子を記憶することでき、これら複数の第２識別子から一の第２識別子を選択可能であるので、１個の変換部で複数の型式のＲＯＭに対応することが可能となる。このため、新規な型式のＲＯＭを搭載したプログラマブルロジックコントローラ用増設記憶装置を製造する際に、新規な型式のＲＯＭごとに変換部を個別に用意する必要がなくなり、変換部を共通化することができる。
【００１８】
また、上述のプログラマブルロジックコントローラ用増設記憶装置において、前記第１および第２識別子は、前記ＲＯＭの製造メーカを特定し識別するメーカ識別子と、前記製造メーカにおける前記ＲＯＭの品番を特定し識別するデバイス識別子とを備えることを特徴とする。
【００１９】
このような構成のプログラマブルロジックコントローラ用増設記憶装置では、１個の変換部で複数の型式のＲＯＭに対応する場合では、メーカ識別子が共通する複数の第２識別子に対してメーカ識別子を１個だけ記憶しておけばよく、第２識別子を記憶するための記憶容量を低減することができる。
【００２０】
さらに、これら上述のプログラマブルロジックコントローラ用増設記憶装置において、前記プログラマブルロジックコントローラから出力される出力信号の電圧レベルを、前記ＲＯＭへ入力される入力信号の電圧レベルへ変換すると共に、前記ＲＯＭから出力される出力信号の電圧レベルを、前記プログラマブルロジックコントローラへ入力される入力信号の電圧レベルへ変換する電圧変換部をさらに備えることを特徴とする。
【００２１】
このような構成のプログラマブルロジックコントローラ用増設記憶装置では、前記電圧変換部を備えているので、プログラマブルロジックコントローラにおける入出力信号の電圧レベルとプログラマブルロジックコントローラ用増設記憶装置における入出力信号の電圧レベルが不一致であっても相互に信号を送受信することができる。
【００２２】
また、これら上述のプログラマブルロジックコントローラ用増設記憶装置において、前記プログラマブルロジックコントローラから供給される電力の電圧レベルを、前記ＲＯＭの駆動電圧の電圧レベルおよび前記変換部の駆動電圧の電圧レベルへ変換する電源部をさらに備えることを特徴とする。
【００２３】
このような構成のプログラマブルロジックコントローラ用増設記憶装置では、前記電源部を備えているので、プログラマブルロジックコントローラから供給される電力の電圧レベルと異なる電圧レベルで駆動されるＲＯＭおよび変換部を採用することができる。
【００２４】
そして、本発明に係る他の一態様では、プログラマブルロジックコントローラと、前記プログラマブルロジックコントローラの記憶容量を拡張するためのプログラマブルロジックコントローラ用増設記憶装置とを備えるプログラマブルロジックコントローラシステムにおいて、前記プログラマブルロジックコントローラ用増設記憶装置は、これら上述の何れかのプログラマブルロジックコントローラ用増設記憶装置であることを特徴とする。
【００２５】
このような構成のプログラマブルロジックコントローラシステムでは、新規な型式のＥＥＰＲＯＭを搭載したプログラマブルロジックコントローラ用増設記憶装置が採用される場合でもプログラマブルロジックコントローラをバージョンアップすることなく、そのままプログラマブルロジックコントローラを使用可能である。
【発明の効果】
【００２６】
本発明に係るプログラマブルロジックコントローラ用増設記憶装置およびプログラマブルロジックコントローラは、新規なＲＯＭがプログラマブルロジックコントローラ用増設記憶装置に搭載されたとしてもプログラマブルロジックコントローラをそのまま使用することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。
【００２８】
ＲＯＭ（Read Only Memory）は、不揮発性の記憶素子であり、製造の際に記憶内容が作り込まれるマスクＲＯＭ、および、製造後に記憶内容を書き込めるＰＲＯＭ（Programmable Read Only Memory）やＥＰＲＯＭ（Erasable Programmable Read Only Memory）やＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等がある。実施形態では、ＥＥＰＲＯＭに適用された場合について以下に説明するが、本発明は、これらマスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ等にも同様に適用される。
【００２９】
図１は、実施形態におけるプログラマブルロジックコントローラシステムの構成を示すブロック図である。図２は、実施形態におけるプログラマブルロジックコントローラ用増設記憶装置の構成を示すブロック図である。図３は、実施形態におけるＩＤ変換部の構成を示す図である。図４は、実施形態におけるフラッシュＲＯＭの第１識別子を読み出す命令を説明するための図である。
【００３０】
図１において、プログラマブルロジックコントローラシステム（以下、「ＰＬＣシステム」と略記する。）Ｓは、プログラマブルロジックコントローラ（ＰＬＣ）２と、プログラマブルロジックコントローラ２の記憶容量を増設するためのプログラマブルロジックコントローラ用増設記憶装置（ＰＬＣ用増設記憶装置）１とを備えて構成される。
【００３１】
ＰＬＣ２は、Ｉ／Ｏバスコネクタ１６と、演算処理部１７と、記憶部１８と、増設メモリ用コネクタ１９とを備えて構成される。
【００３２】
Ｉ／Ｏバスコネクタ１６は、図略の外部装置と電気的に接続するためのコネクタである。
【００３３】
外部装置は、例えばスイッチやセンサ等のＰＬＣ２へデータを出力する外部入力装置、例えばリレーや表示器等のＰＬＣ２からデータが入力されこのデータに応じた動作を実行する外部出力装置、および、ＰＬＣ２へデータを出力すると共にＰＬＣからデータが入力されこのデータに応じた動作を実行する外部入出力装置である。外部装置は、Ｉ／Ｏバスコネクタ１６を介してＰＬＣ２の内部バスに接続され、演算処理部１７に電気的に接続される。
【００３４】
記憶部１８は、外部装置をシーケンス制御するためのシーケンスプログラムやシーケンスプログラムの実行処理を管理するシステムプログラム（ファームウェア）等の各プログラム、および、ＰＬＣ用増設記憶装置１に搭載されるフラッシュＲＯＭを特定し識別するための第２識別子等のこれら各プログラムの実行に必要なデータや各プログラムの実行中に生じるデータ等の各データを記憶する回路である。例えば、記憶部１８は、例えばボタン電池等の図略の電源によってバックアップされた揮発性の記憶素子であるＲＡＭ（Random Access Memory）８１と、不揮発性の記憶素子であるＲＯＭ８２とを備えて構成される。前記シーケンスプログラムは、ＲＡＭ８１に記憶され、前記システムプログラムや前記各プログラムの実行に必要なデータは、ＲＯＭ８２に記憶される。また、ＲＡＭ８１は、演算処理部１７の所謂ワーキングメモリにもなる。
【００３５】
なお、記憶部１８は、書換え可能な不揮発性の記憶素子である例えばＥＥＰＲＯＭやハードディスク等を備えて構成されてもよい。特に、シーケンスプログラムがこの書き換え可能な不揮発性の記憶素子に記憶される場合には、ＲＡＭ８１のバックアップ電源は、必ずしも必要ではない。
【００３６】
第２識別子は、当該ＰＬＣ２の製造中において、当該ＰＬＣ２用に製造されているＰＬＣ用増設記憶装置１に搭載されるフラッシュＲＯＭの識別子であり、当該ＰＬＣ２が認識可能なフラッシュＲＯＭの識別子である。第２識別子は、１または複数の符号から構成される符号列であり、例えば、フラッシュＲＯＭの製造メーカを特定し識別するメーカ識別子（メーカＩＤ）と、前記製造メーカにおけるフラッシュＲＯＭ１４の品番を特定し識別するデバイス識別子（デバイスＩＤ）とを備えて構成されている。この第２識別子のメーカＩＤは、例えば、１６進数表示で“ＢＦ”であり、デバイスＩＤは、例えば、１６進数表示で“１０”である。以下、識別子、アドレスおよびデータは、同様に１６進数で表示され、末尾に“Ｈ”が付加される。例えば、上記例では、メーカＩＤは、“ＢＦＨ”と表示され、デバイスＩＤは、“１０Ｈ”と表示される。
【００３７】
演算処理部１７は、システムプログラムを実行し、Ｉ／Ｏバスコネクタ１６を介して外部装置から入力された外部信号に応じてシーケンスプログラムを実行することによって外部装置をシーケンス制御するための制御信号を生成してＩ／Ｏバスコネクタ１６を介して外部装置へこの制御信号を出力する回路である。演算処理部１７は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）７１、ＣＰＵ（Central Processing Unit）７２およびその周辺回路を備えて構成される。ＰＬＣ２が動作する上で必要な演算処理を全てＣＰＵによって実行するように演算処理部１７が構成されてもよいが、本実施形態では、単純な命令や高速な処理（短時間の処理）が必要とされる命令をそれ専用に特化した回路構成に設計されたＡＳＩＣ７１によって実行し、残余の命令をＣＰＵ７２によって実行するように演算処理部１７が構成されている。このように演算処理部１７を構成することによって総合的な処理速度が高速化される。
【００３８】
増設メモリ用コネクタ１９は、ＰＬＣ用増設記憶装置１と電気的に接続するためのコネクタである。
【００３９】
これらＩ／Ｏバスコネクタ１６、演算処理部１７、記憶部１８および増設メモリ用コネクタ１９は、データを相互に交換することができるように相互に内部バスによって接続されている。
【００４０】
ＰＬＣ用増設記憶装置１は、ＰＬＣ２における記憶部１８の記憶容量を拡張（増加）するための装置であって、例えば、図２に示すように、増設メモリ用コネクタ１１と、電圧変換部１２と、ＩＤ変換部１３と、フラッシュＲＯＭ１４と、電源部１５とを備えて構成される。
【００４１】
増設メモリ用コネクタ１１は、ＰＬＣ２と電気的に接続するためのコネクタである。
【００４２】
電圧変換部１２は、ＰＬＣ２から出力される出力信号の電圧レベルを、ＩＤ変換部１３を介してフラッシュＲＯＭ１４へ入力される入力信号の電圧レベルへ変換すると共に、ＩＤ変換部１３を介してフラッシュＲＯＭ１４から出力される出力信号の電圧レベルを、前記プログラマブルロジックコントローラへ入力される入力信号の電圧レベルへ変換する回路である。電圧変換部１２は、例えば、双方向バッファＩＣ２１と、バッファＩＣ２２とを備えて構成される。
【００４３】
双方向バッファＩＣ２１には、信号のＨｉ（ハイ）を表す電圧レベルが５ＶであってＬｏｗ（ロー）を表す電圧レベルが０Ｖである場合に入力信号がＨｉであるかＬｏｗであるかを判別するための５Ｖ用閾値、および、信号のＨｉを表す電圧レベルが３．３ＶであってＬｏｗを表す電圧レベルが０Ｖである場合に入力信号がＨｉであるかＬｏｗであるかを判別するための３Ｖ用閾値が設定されている。双方向バッファＩＣ２１は、ＰＬＣ２から出力されるＤＡＴＡ信号の電圧レベルが５Ｖ用閾値以上である場合には、このＤＡＴＡ信号をＨｉであると判断して、電圧レベルが３．３ＶのＨｉを表すＤＡＴＡ信号をＩＤ変換部１３を介してフラッシュＲＯＭ１４へ出力すると共に、ＰＬＣ２から出力されるＤＡＴＡ信号の電圧レベルが５Ｖ用閾値未満である場合には、このＤＡＴＡ信号をＬｏｗであると判断して、電圧レベルが０ＶのＬｏｗを表すＤＡＴＡ信号をＩＤ変換部１３を介してフラッシュＲＯＭ１４へ出力する。そして、双方向バッファＩＣ２１は、ＩＤ変換部１３を介してフラッシュＲＯＭ１４から出力されるＤＡＴＡ信号の電圧レベルが３．３Ｖ用閾値以上である場合には、このＤＡＴＡ信号をＨｉであると判断して、電圧レベルが５ＶのＨｉを表すＤＡＴＡ信号をＰＬＣ２へ出力すると共に、ＩＤ変換部１３を介してフラッシュＲＯＭ１４から出力されるＤＡＴＡ信号の電圧レベルが３．３Ｖ用閾値未満である場合には、このＤＡＴＡ信号をＬｏｗであると判断して、電圧レベルが０ＶのＬｏｗを表すＤＡＴＡ信号をＰＬＣ２へ出力する。このように動作することによって、双方向バッファＩＣ２１は、ＰＬＣ２から出力されるＤＡＴＡ信号のＨｉおよびＬｏｗにおける電圧レベルである５Ｖおよび０Ｖを、フラッシュＲＯＭ１４における入力信号のＨｉおよびＬｏｗにおける電圧レベルである３．３Ｖおよび０Ｖへ変換すると共に、フラッシュＲＯＭ１４から出力されるＤＡＴＡ信号のＨｉおよびＬｏｗにおける電圧レベルである３．３Ｖおよび０Ｖを、ＰＬＣにおける入力信号のＨｉおよびＬｏｗにおける電圧レベルである５Ｖおよび０Ｖへ双方向で変換する。
【００４４】
バッファＩＣ２２には、信号のＨｉを表す電圧レベルが５ＶであってＬｏｗ（ロー）を表す電圧レベルが０Ｖである場合に入力信号がＨｉであるかＬｏｗであるかを判別するための５Ｖ用閾値が設定されている。バッファＩＣ２２は、ＰＬＣ２から出力されるＡＤＤＲ信号、ＣＳ信号、ＲＤ信号およびＷＲ信号の電圧レベルが５Ｖ用閾値以上である場合には、このＡＤＤＲ信号、ＣＳ信号、ＲＤ信号およびＷＲ信号をＨｉであると判断して、電圧レベルが３．３ＶのＨｉを表すＡＤＤＲ信号、ＣＳ信号、ＲＤ信号およびＷＲ信号をＩＤ変換部１３を介してフラッシュＲＯＭ１４へ出力すると共に、ＰＬＣ２から出力されるＡＤＤＲ信号、ＣＳ信号、ＲＤ信号およびＷＲ信号の電圧レベルが５Ｖ用閾値未満である場合には、このＡＤＤＲ信号、ＣＳ信号、ＲＤ信号およびＷＲ信号をＬｏｗであると判断して、電圧レベルが０ＶのＬｏｗを表すＡＤＤＲ信号、ＣＳ信号、ＲＤ信号およびＷＲ信号をＩＤ変換部１３を介してフラッシュＲＯＭ１４へ出力する。このように動作することによって、バッファＩＣ２２は、ＰＬＣ２から出力されるＡＤＤＲ信号、ＣＳ信号、ＲＤ信号およびＷＲ信号のＨｉおよびＬｏｗにおける電圧レベルである５Ｖおよび０Ｖを、フラッシュＲＯＭ１４における入力信号のＨｉおよびＬｏｗにおける電圧レベルである３．３Ｖおよび０Ｖへ単一方向で変換する。
【００４５】
ＤＡＴＡ信号は、データを表す信号であり、増設メモリ用コネクタ１１から電圧変換部１２の双方向バッファＩＣ２１およびＩＤ変換部１３を介してフラッシュＲＯＭ１４に接続されるＤＡＴＡバスによって、ＰＬＣ２とフラッシュＲＯＭ１４との間で双方向で伝送される。ＡＤＤＲ信号は、フラッシュＲＯＭ１４のメモリアドレスを表す信号であり、増設メモリ用コネクタ１１から電圧変換部１２のバッファＩＣ２２およびＩＤ変換部１３を介してフラッシュＲＯＭ１４に接続されるＡＤＤＲバスによって、ＰＬＣ２からフラッシュＲＯＭ１４へ伝送される。ＣＳ信号は、フラッシュＲＯＭ１４を制御するための信号であり、ＲＤ信号は、フラッシュＲＯＭ１４からデータの読み出しを行うためのストローブ信号であり、そして、ＷＲ信号は、フラッシュＲＯＭ１４へデータの書き込みを行うためのストローブ信号である。ＣＳ信号、ＲＤ信号およびＷＲ信号は、増設メモリ用コネクタ１１から電圧変換部１２のバッファＩＣ２２およびＩＤ変換部１３を介してフラッシュＲＯＭ１４に接続されるＣＳライン、ＲＤラインおよびＷＲラインによって、それぞれ、ＰＬＣ２からフラッシュＲＯＭ１４へ伝送される。
【００４６】
フラッシュＲＯＭ１４は、当該フラッシュＲＯＭ１４を特定し識別するための第１識別子が登録されている。フラッシュＲＯＭ１４は、前記第２識別子によって特定され識別されるフラッシュＲＯＭ（旧式のフラッシュＲＯＭ）よりも新規な型式のフラッシュＲＯＭであり、データ交換の際に用いられる前記所定の手順が旧式のフラッシュＲＯＭの前記所定の手順に同一または類似するため、旧式のフラッシュＲＯＭの前記所定の手順によってデータ交換が可能であるものである。
【００４７】
この第１識別子は、ＰＬＣ２の記憶部１８に記憶されている第２識別子と異なっており、ＰＬＣ２が認識不能なフラッシュＲＯＭの識別子である。第１識別子は、１または複数の符号から構成される符号列であり、例えば、第２識別子と同様に、メーカＩＤとデバイスＩＤとを備えて構成されている。この第１識別子のメーカＩＤは、例えば、“ＣＡＨ”であり、デバイスＩＤは、例えば、“１１Ｈ”である。
【００４８】
フラッシュＲＯＭ１４は、電気的に記憶内容を書き換えることができる不揮発性の記憶素子であるＥＥＰＲＯＭの一種であり、複数のバイトから成るブロック単位で予め消去してから書き込みを行うものである。
【００４９】
電源部１５は、ＰＬＣ２から供給される電力の電圧レベルを、フラッシュＲＯＭ１４の駆動電圧の電圧レベルおよびＩＤ変換部１３の駆動電圧の電圧レベルへ変換する回路である。電源部１５は、例えばレギュレータＩＣを備えて構成され、ＰＬＣ２から供給される電力の電圧レベルである５Ｖを、フラッシュＲＯＭ１４の駆動電圧の電圧レベルおよびＩＤ変換部１３の駆動電圧の電圧レベルである３．３Ｖへ変換する。
【００５０】
ＩＤ変換部１３は、フラッシュＲＯＭ１４を特定し識別するための前記第１識別子をＰＬＣ２が認識可能な前記第２識別子に変換する回路である。
【００５１】
ＩＤ変換部１３は、例えば、図３に示すように、端子３１（３１Ｄ、３１Ａ、３１Ｃ、３１Ｒ、３１Ｗ）、３３（３３Ｄ、３３Ａ、３３Ｃ、３３Ｒ、３３Ｗ）と、増幅回路３２（３２−１〜３２−９）と、マルチプレクサ（ＭＸ）３４と、ＩＤアドレスデータ判別回路３５と、コマンド判別回路３６と、アンド回路３７と、メーカＩＤ記憶部３８と、デバイスＩＤ記憶部３９とを備えて構成される。なお、本明細書において、総称する場合には添え字を省略した参照符号で示し、個別の構成を指す場合には添え字を付した参照符号で示す。
【００５２】
増設メモリ用コネクタ１１に接続されるＤＡＴＡバスは、端子３１Ｄに接続され、端子３１Ｄは、増幅回路３２−１、３２−２を介して端子３３Ｄに接続され、端子３３Ｄは、フラッシュＲＯＭ１４に接続されるＤＡＴＡバスに接続される。そして、端子３３Ｄは、増幅回路３２−４、マルチプレクサ３４および増幅回路３２−３を介して端子３１Ｄに接続される。さらに、増幅回路３２−１の出力は、コマンド判別回路３６のデータ入力にも接続されており、増幅回路３２−４の出力は、アンド回路３７の第１入力にも接続されている。
【００５３】
増幅回路３２−１、３２−４は、分岐ロスを補償するように、予め設定された増幅率でそれぞれＤＡＴＡ信号を増幅し、増幅回路３２−２、３２−３は、ＩＤ変換部１３内での伝送ロスを補償するように、予め設定された増幅率でそれぞれＤＡＴＡ信号を増幅する。
【００５４】
マルチプレクサ３４は、３入力１出力のセレクタであり、ＩＤアドレスデータ判別回路３５のセレクト信号に応じて３入力から選択した入力と出力とを電気的に接続する。この３入力は、Ａ入力、Ｂ入力およびＣ入力であり、Ａ入力は、増幅回路３２−４の出力に接続され、Ｂ入力は、メーカＩＤを記憶するメーカＩＤ記憶回路３８に接続され、Ｃ入力は、デバイスＩＤを記憶するデバイスＩＤ記憶回路３９に接続されている。そして、マルチプレクサ３４の出力は、増幅回路３２−３の入力に接続され、セレクト信号が入力されるセレクト入力は、ＩＤアドレスデータ判別回路３５のセレクト出力に接続されている。メーカＩＤ記憶回路３８には、例えば、本実施形態では、メーカＩＤとして前記第２識別子のメーカＩＤに対応した“ＢＦＨ”が記憶され、デバイスＩＤ記憶回路３９には、例えば、本実施形態では、デバイスＩＤとして前記第２識別子のデバイスＩＤに対応した“１０Ｈ”が記憶されている。メーカＩＤ記憶回路３８およびデバイスＩＤ記憶回路３９は、ＰＬＣ２が認識可能な第２識別子を記憶する第２識別子記憶部の一例に相当し、例えばＥＥＰＲＯＭやＲＯＭ等の不揮発性の記憶素子を備えて構成される。
【００５５】
増設メモリ用コネクタ１１に接続されるＡＤＤＲバスは、端子３１Ａに接続され、端子３１Ａは、増幅回路３２−５、３２−６を介して端子３３Ａに接続され、端子３３Ａは、フラッシュＲＯＭ１４に接続されるＡＤＤＲバスに接続される。そして、増幅回路３２−５の出力は、ＩＤアドレスデータ判別回路３５のアドレス入力およびコマンド判別回路３６のアドレス入力にも接続されている。
【００５６】
増幅回路３２−５は、分岐ロスを補償するように、予め設定された増幅率でそれぞれＡＤＤＲ信号を増幅し、増幅回路３２−６は、ＩＤ変換部１３内での伝送ロスを補償するように、予め設定された増幅率でそれぞれＡＤＤＲ信号を増幅する。
【００５７】
コマンド判別回路３６は、データ入力から入力された増幅回路３２−１からのＤＡＴＡ信号およびアドレス入力から入力された増幅回路３２−５からのＡＤＤＲ信号に基づいてＰＬＣ２がフラッシュＲＯＭ１４へ指示した命令（コマンド）を判別する回路であり、マルチプレクサ３４のモードを設定するモード信号を出力するモード出力は、ＩＤアドレスデータ判別回路３５のモード入力およびアンド回路３７の第２入力に接続される。
【００５８】
フラッシュＲＯＭ１４へ指示する命令は、アドレスおよびデータを備えて構成されており、フラッシュＲＯＭ１４における所定のアドレスに所定のデータが書き込まれることによってフラッシュＲＯＭ１４が当該命令に対応する動作を実行する。本実施形態におけるフラッシュＲＯＭ１４の第１識別子を読み出す命令は、例えば、図４に示すように、５つのステップによって構成される。まず、第１ステップでは、所定の第１アドレス（例えば“５５５５Ｈ”）に所定の第１データ（例えば“ＡＡＨ”）が書き込まれ、第２ステップでは、所定の第２アドレス（例えば“２ＡＡＡＨ”）に所定の第２データ（例えば“５５Ｈ”）が書き込まれ、第３ステップでは、所定の第３アドレス（例えば“５５５５Ｈ”）に所定の第３データ（例えば“９０Ｈ”）が書き込まれ、第４ステップでは、所定の第４アドレス（例えば“００００Ｈ”）が指定されてこの第４アドレスに書き込まれている第４データ（例えば“ＢＦＨ”）が読み出され、第５ステップでは、所定の第５アドレス（例えば“０００１Ｈ”）が指定されてこの第５アドレスに書き込まれている第５データ（例えば“１０Ｈ”）が読み出される。
【００５９】
モード信号は、メーカＩＤ記憶回路３８に記憶されているメーカＩＤ、および、デバイスＩＤ記憶回路３９に記憶されているデバイスＩＤを読み出すＩＤ読出しモードを表すＩＤ読出しモード信号と、フラッシュＲＯＭ１４のデータを読み出すデータ読出しモードを表すデータ読出しモード信号とを備えて構成されている。コマンド判別回路３６は、増幅回路３２−１からのＤＡＴＡ信号および増幅回路３２−５からのＡＤＤＲ信号がフラッシュＲＯＭ１４の第１識別子を読み出す命令である場合には、そのモード出力からＩＤ読出しモードを表すＩＤ読出しモード信号を出力し、そして、増幅回路３２−１からのＤＡＴＡ信号および増幅回路３２−５からのＡＤＤＲ信号がフラッシュＲＯＭ１４の第１識別子を読み出すコマンドではない場合には、そのモード出力からデータ読出しモードを表すデータ読出しモード信号を出力する。例えば、本実施形態では、ＩＤ読出しモード信号は、Ｈｉであり、データ読出しモード信号は、Ｌｏｗに設定されている。
【００６０】
アンド回路３７は、フラッシュＲＯＭ１４がＤＡＴＡ信号を出力するタイミングをモニタ（監視）するための回路であり、第１入力から入力された増幅回路３２−４からのＤＡＴＡ信号と、第２入力から入力されたコマンド判別回路３６からのモード信号とのアンド（ａｎｄ、論理積）をとって、その結果に応じてＨｉまたはＬｏｗをＩＤアドレスデータ判別回路３５に出力する。
【００６１】
ＩＤアドレスデータ判別回路３５は、アドレス入力から入力された増幅回路３２−５からのＡＤＤＲ信号、モード入力から入力されたコマンド判別回路３６からのモード信号、および、アンド回路３７からの出力信号に基づいてマルチプレクサ３４の出力に接続する入力を判別し、判別結果に対応したセレクト信号をセレクト出力からマルチプレクサ３４へ出力する回路である。ＩＤアドレスデータ判別回路３５は、増幅回路３２−５からのＡＤＤＲ信号がフラッシュＲＯＭ１４における第１識別子を記憶しているアドレスであって、コマンド判別回路３６からのモード信号がＩＤ読出しモード信号である場合には、アンド回路３７の出力がＨｉになるタイミングでセレクト出力からセレクト信号としてＩＤ読出しモードセレクト信号を出力し、残余の場合には、セレクト出力からセレクト信号としてデータ読出しモードセレクト信号を出力する。ＩＤ読出しモードセレクト信号は、Ｂ入力およびＣ入力を出力に接続するようにマルチプレクサ３４を制御するための信号であり、データ読出しモードセレクト信号は、Ａ入力を出力に接続するようにマルチプレクサ３４を制御するための信号である。
【００６２】
増設メモリ用コネクタ１１に接続されるＣＳライン、ＲＤラインおよびＷＲラインは、端子３１Ｃ、端子３１Ｒおよび端子３１Ｗにそれぞれ接続され、端子３１Ｃ、端子３１Ｒおよび端子３１Ｗは、それぞれ、増幅回路３２−７、増幅回路３２−８および増幅回路３２−９を介して端子３３Ｃ、端子３３Ｒおよび端子３３Ｗに接続され、端子３３Ｃ、端子３３Ｒおよび端子３３Ｗは、それぞれ、フラッシュＲＯＭ１４に接続されるＣＳライン、ＲＤラインおよびＷＲラインに接続される。
【００６３】
増幅回路３２−７〜３２−９は、ＩＤ変換部１３内での伝送ロスを補償するように、予め設定された増幅率でそれぞれＣＳ信号、ＲＤ信号およびＷＲ信号を増幅する。
【００６４】
このような回路構成のＩＤ変換部１３は、例えば、ＡＳＩＣまたはプログラマブルロジックデバイス（ＰＬＤ（Programmable Logic Device））等の集積回路によって構成される。
【００６５】
ＰＬＣ用増設記憶装置１は、その増設メモリ用コネクタ１１がＰＬＣ２の増設メモリ用コネクタ１９と接続されることによってＰＬＣ２に接続され、そのフラッシュＲＯＭ１４がＩＤ変換部１３、電圧変換部１２、増設メモリ用コネクタ１１および増設メモリ用コネクタ１９を介してＰＬＣ２の内部バスに接続され、ＰＬＣ２における記憶部１８の記憶容量を拡張する。
【００６６】
次に、ＰＬＣ用増設記憶装置１の動作について説明する。
【００６７】
例えば、ＰＬＣ用増設記憶装置１がＰＬＣ２に装着された状態でＰＬＣ２が起動されたり、ＰＬＣ２の稼働中にＰＬＣ２にＰＬＣ用増設記憶装置１が装着されたり等すると、ＰＬＣ２は、ＰＬＣ用増設記憶装置１とデータ交換を可能とするために、ＰＬＣ用増設記憶装置１のフラッシュＲＯＭ１４に対応する前記所定の手順を判断すべく、ＰＬＣ用増設記憶装置１へフラッシュＲＯＭ１４の識別子（第１識別子）を要求する旨の信号（識別子要求信号）をＰＬＣ用増設記憶装置１へ送信する。
【００６８】
ＰＬＣ用増設記憶装置１では、ＰＬＣ２から供給された電力の電圧レベルが電源部１５でＩＤ変換部１３の駆動電圧の電圧レベルおよびフラッシュＲＯＭ１４の駆動電圧の電圧レベルに変換されて供給されることによって、ＩＤ変換部１３およびフラッシュＲＯＭ１４が動作中であり、ＰＬＣ２からこの識別子要求信号を受信すると、ＰＬＣ用増設記憶装置１は、ＩＤ変換部１３でフラッシュＲＯＭ１４の第１識別子を第２識別子に変換してＰＬＣ２へ第２識別子を送信する。
【００６９】
より具体的には、ＰＬＣ２は、ＰＬＣ用増設記憶装置１へフラッシュＲＯＭ１４の識別子（第１識別子）を要求する旨の信号として、まず、第１ステップで前記第１アドレス（“５５５５Ｈ”）のＡＤＤＲ信号および前記第１データ（例えば“ＡＡＨ”）のＤＡＴＡ信号をＰＬＣ用増設記憶装置１へ送信する。このＡＤＤＲ信号は、電圧変換部１２のバッファＩＣ２２で信号の電圧レベルが変換され、このＤＡＴＡ信号は、電圧変換部１２の双方向バッファＩＣ２１で信号の電圧レベルが変換される。
【００７０】
ＡＤＤＲ信号およびＤＡＴＡ信号がＩＤ変換部１３に入力されると、ＡＤＤＲ信号は、増幅回路３２−５で増幅され、ＩＤアドレスデータ判別回路３５、コマンド判別回路３６および増幅回路３２−６へそれぞれ入力され、ＤＡＴＡ信号は、増幅回路３２−１で増幅され、コマンド判別回路３６および増幅回路３２−２へそれぞれ入力される。増幅回路３２−６に入力されたＡＤＤＲ信号は、増幅されてフラッシュＲＯＭ１４へ出力され、増幅回路３２−２に入力されたＤＡＴＡ信号は、増幅されてフラッシュＲＯＭ１４へ出力される。
【００７１】
次に、第２ステップでＰＬＣ２は、前記第２アドレス（“２ＡＡＡＨ”）のＡＤＤＲ信号および前記第２データ（例えば“５５Ｈ”）のＤＡＴＡ信号をＰＬＣ用増設記憶装置１へ送信する。ＰＬＣ用増設記憶装置１に入力されたＡＤＤＲ信号およびＤＡＴＡ信号は、電圧変換部１２で信号の電圧レベルがそれぞれ変換され、ＩＤ変換部１３に入力される。ＩＤ変換部１３に入力されると、ＡＤＤＲ信号は、増幅回路３２−５で増幅され、ＩＤアドレスデータ判別回路３５、コマンド判別回路３６および増幅回路３２−６へそれぞれ入力され、ＤＡＴＡ信号は、増幅回路３２−１で増幅され、コマンド判別回路３６および増幅回路３２−２へそれぞれ入力される。増幅回路３２−６に入力されたＡＤＤＲ信号は、増幅されてフラッシュＲＯＭ１４へ出力され、増幅回路３２−２に入力されたＤＡＴＡ信号は、増幅されてフラッシュＲＯＭ１４へ出力される。
【００７２】
次に、第３ステップでＰＬＣ２は、前記第３アドレス（“５５５５Ｈ”）のＡＤＤＲ信号および前記第２データ（例えば“９０Ｈ”）のＤＡＴＡ信号をＰＬＣ用増設記憶装置１へ送信する。ＰＬＣ用増設記憶装置１に入力されたＡＤＤＲ信号およびＤＡＴＡ信号は、電圧変換部１２で信号の電圧レベルがそれぞれ変換され、ＩＤ変換部１３に入力される。ＩＤ変換部１３に入力されると、ＡＤＤＲ信号は、増幅回路３２−５で増幅され、ＩＤアドレスデータ判別回路３５、コマンド判別回路３６および増幅回路３２−６へそれぞれ入力され、ＤＡＴＡ信号は、増幅回路３２−１で増幅され、コマンド判別回路３６および増幅回路３２−２へそれぞれ入力される。増幅回路３２−６に入力されたＡＤＤＲ信号は、増幅されてフラッシュＲＯＭ１４へ出力され、増幅回路３２−２に入力されたＤＡＴＡ信号は、増幅されてフラッシュＲＯＭ１４へ出力される。
【００７３】
コマンド判別回路３６では、第１ないし第３ステップでＡＤＤＲ信号およびＤＡＴＡ信号がフラッシュＲＯＭ１４の識別子（第１識別子）を要求する旨の信号であると判断すると、すなわち、ＡＤＤＲ信号およびＤＡＴＡ信号が前記第１アドレスないし第３アドレス（“５５５５Ｈ”、“２ＡＡＡＨ”、“５５５５Ｈ”）および前記第１データないし第３データ（“ＡＡＨ”、“５５Ｈ”、“９０Ｈ”）であると、モード出力からＩＤ読出しモード信号を出力する。このＩＤ読出しモード信号は、ＩＤアドレスデータ判別回路３５およびアンド回路３７へ入力される。
【００７４】
次に、第４ステップでＰＬＣ２は、前記第４アドレス（“００００Ｈ”）のＡＤＤＲ信号をＰＬＣ用増設記憶装置１へ送信する。ＰＬＣ用増設記憶装置１に入力されたＡＤＤＲ信号は、電圧変換部１２で信号の電圧レベルがそれぞれ変換され、ＩＤ変換部１３に入力される。ＩＤ変換部１３に入力されると、ＡＤＤＲ信号は、増幅回路３２−５で増幅され、ＩＤアドレスデータ判別回路３５、コマンド判別回路３６および増幅回路３２−６へそれぞれ入力される。増幅回路３２−６に入力されたＡＤＤＲ信号は、増幅されてフラッシュＲＯＭ１４へ出力される。
【００７５】
次に、第５ステップでＰＬＣ２は、前記第５アドレス（“０００１Ｈ”）のＡＤＤＲ信号をＰＬＣ用増設記憶装置１へ送信する。ＰＬＣ用増設記憶装置１に入力されたＡＤＤＲ信号は、電圧変換部１２で信号の電圧レベルがそれぞれ変換され、ＩＤ変換部１３に入力される。ＩＤ変換部１３に入力されると、ＡＤＤＲ信号は、増幅回路３２−５で増幅され、ＩＤアドレスデータ判別回路３５、コマンド判別回路３６および増幅回路３２−６へそれぞれ入力される。増幅回路３２−６に入力されたＡＤＤＲ信号は、増幅されてフラッシュＲＯＭ１４へ出力される。
【００７６】
ＩＤアドレスデータ判別回路３５では、モード入力からＩＤ読出しモード信号が入力されており、第４および第５ステップでＡＤＤＲ信号がフラッシュＲＯＭ１４の識別子（第１識別子）が格納されているアドレスであると判断すると、すなわち、ＡＤＤＲ信号が前記第４アドレスおよび第５アドレス（“００００Ｈ”、“０００１Ｈ”）であると、アンド回路３７からＨｉが入力されたタイミングで、セレクト出力からＩＤ読出しモードセレクト信号をマルチプレクサ３４へ出力する。フラッシュＲＯＭ１４は、第１ないし第５ステップに応答して第１識別子（メーカＩＤ“ＣＡＨ”であってデバイスＩＤ“１１Ｈ”）をＤＡＴＡ信号で端子３３ＤからＩＤ変換部１３へ出力しており、この第１識別子のＤＡＴＡ信号が増幅回路３２−４を介してマルチプレクサ３４のＡ入力およびアンド回路３７の第１入力に入力される。このため、アンド回路３７は、コマンド判別回路３６からＨｉのＩＤ読出しモード信号が入力されている状態で、フラッシュＲＯＭ１４から第１識別子のＤＡＴＡ信号が入力される結果、フラッシュＲＯＭ１４から第１識別子のＤＡＴＡ信号が入力されるタイミングでＩＤアドレスデータ判別回路３５へＨｉを出力する。これによってＩＤアドレスデータ判別回路３５は、フラッシュＲＯＭ１４が第１ないし第５ステップに応答して第１識別子をＤＡＴＡ信号で端子３３ＤからＩＤ変換部１３へ出力したタイミングでセレクト出力からＩＤ読出しモードセレクト信号をマルチプレクサ３４へ出力することができる。
【００７７】
マルチプレクサ３４では、ＩＤアドレスデータ判別回路３５からＩＤ読出しモードセレクト信号が入力されると、Ｂ入力およびＣ入力を出力へ電気的に接続する。このため、Ａ入力から入力されたフラッシュＲＯＭ１４の第１識別子は、マルチプレクサ３４から出力されず、ＩＤメーカ記憶回路３８に記憶されているメーカＩＤ“ＢＦＨ”およびデバイスＩＤ記憶回路３９に記憶されているデバイスＩＤ“１０Ｈ”がマルチプレクサ３４および増幅回路３２−３を介してＩＤ変換部１３から電圧変換部１２へ出力される。このため、フラッシュＲＯＭ１４の第１識別子（メーカＩＤ“ＣＡＨ”であってデバイスＩＤ“１１Ｈ”）は、ＩＤ変換部１３で第２識別子（メーカＩＤ“ＢＦＨ”であってデバイスＩＤ“１０Ｈ”）に変換される。ここで、ＩＤアドレスデータ判別回路３５は、上述したように、フラッシュＲＯＭ１４が第１ないし第５ステップに応答して第１識別子をＤＡＴＡ信号で端子３３ＤからＩＤ変換部１３へ出力したタイミングでセレクト出力からＩＤ読出しモードセレクト信号をマルチプレクサ３４へ出力しているので、ＩＤ変換部１３は、フラッシュＲＯＭ１４が第１識別子を出力したタイミングで第２識別子を電圧変換部１２へ出力することができる。
【００７８】
この第２識別子のＡＤＤＲ信号は、電圧変換部１２のバッファＩＣ２２で信号の電圧レベルが変換され、ＰＬＣ２へ出力される。
【００７９】
ＰＬＣ２は、このＰＬＣ用増設記憶装置１から受信した第１識別子に対応する前記所定の手順でＰＬＣ用増設記憶装置１のフラッシュＲＯＭとデータの交換を開始する。データの交換を開始すると、そのＡＤＤＲ信号およびＤＡＴＡ信号は、識別子要求信号ではないので、コマンド判別回路３６は、データ読出しモード信号をモード出力からＩＤアドレスデータ判別回路３５へ出力する。このデータ読出しモード信号がモード入力から入力されると、ＩＤアドレスデータ判別回路３５は、データ読出しモードセレクト信号をセレクト出力からマルチプレクサ３４へ出力する。データ読出しモードセレクト信号がセレクト入力から入力されると、マルチプレクサ３４は、出力にＡ入力を電気的に接続する。
【００８０】
このようにＰＬＣ用増設記憶装置１が動作するので、ＰＬＣ２は、この第２識別子に基づいてフラッシュＲＯＭ１４に対応する前記所定の手順を判断することができ、ＰＬＣ用増設記憶装置１のフラッシュＲＯＭ１４とデータを交換することができる。このように新規な型式のフラッシュＲＯＭ１４を搭載したＰＬＣ用増設記憶装置１であったとしても、ＰＬＣ２は、見かけ上、自機の認識可能な旧式のフラッシュＲＯＭを搭載したＰＬＣ用増設記憶装置１のように見え、ＰＬＣ用増設記憶装置１の新規な型式のフラッシュＲＯＭ１４とデータを交換することができる。したがって、新規なフラッシュＲＯＭ１４がＰＬＣ用増設記憶装置１に搭載されたとしても旧バージョンのＰＬＣ２をそのまま使用することができる。そして、ＰＬＣ用増設記憶装置１が動作するので、このＰＬＣシステムＳでは、新規な型式のフラッシュＲＯＭ１４を搭載したＰＬＣ用増設記憶装置１が採用される場合でもＰＬＣ２をバージョンアップすることなく、そのままＰＬＣを使用することができる。
【００８１】
また、ＰＬＣ用増設記憶装置１では、電圧変換部１２を備えているので、ＰＬＣにおける入出力信号の電圧レベルとＰＬＣ用増設記憶装置１における入出力信号の電圧レベルが不一致であっても相互に信号を送受信することができる。
【００８２】
そして、ＰＬＣ用増設記憶装置１では、電源部１５を備えているので、ＰＬＣ２から供給される電力の電圧レベルと異なる電圧レベルで駆動されるフラッシュＲＯＭ１４および変換部１３を採用することができる。
【００８３】
なお、上述の実施形態では、ＰＬＣ用増設記憶装置１は、１個の第２識別子を記憶し、第１識別子を第２識別子に変換するように構成されたが、複数の第２識別子を記憶し、複数の第２識別子から選択された１つの第２識別子で第１識別子を変換するように構成されてもよい。
【００８４】
図５は、実施形態における他の構成に係るＩＤ変換部の構成の一部を示す図である。図６は、実施形態におけるさらに他の構成に係るＩＤ変換部の構成の一部を示す図である。
【００８５】
このような構成のＩＤ変換部１３ａは、例えば、図５に示すように、図３に示すＩＤ変換部１３におけるメーカＩＤ記憶回路３８およびデバイスＩＤ記憶回路３９に代え、選択部４１、複数のメーカＩＤ記憶回路４２および複数のデバイスＩＤ記憶回路４３が採用される。ＩＤ変換部１３ａにおける他の構成は、ＩＤ変換部１３と同様である。
【００８６】
複数のメーカＩＤ記憶回路４２および複数のデバイスＩＤ記憶回路４３は、複数の第２識別子を記憶する第２識別子記憶部の一例に相当し、３個の第２識別子を記憶可能とするために、３個の第１ないし第３メーカＩＤ記憶回路４２−１〜４２−３および第１ないし第３デバイスＩＤ記憶回路４３−１〜４３−３を備えて構成されている。
【００８７】
選択部４１は、複数の第２識別子から一の第２識別子を選択するスイッチ回路である。本実施形態では、図５に示すように、選択部４１は、第１ないし第３メーカＩＤ記憶回路４２−１〜４２−３および第１ないし第３デバイスＩＤ記憶回路４３−１〜４３−３のうちから１組のメーカＩＤ記憶回路４２とデバイスＩＤ記憶回路４３をマルチプレクサのＢ入力およびＣ入力に電気的に接続するために、６入力２出力のスイッチ回路、例えばディップスイッチやジャンパースイッチ等で構成される。そして、ユーザの選択操作によって、第１ないし第３メーカＩＤ記憶回路４２−１〜４２−３および第１ないし第３デバイスＩＤ記憶回路４３−１〜４３−３のうちから１組のメーカＩＤ記憶回路４２とデバイスＩＤ記憶回路４３がマルチプレクサのＢ入力およびＣ入力に電気的に接続される。
【００８８】
このような構成のＩＤ変換部１３ａでは、ＰＬＣ用増設記憶装置１に採用され得る３種類の型式の異なるフラッシュＲＯＭ１４に対応する３種類の第２識別子が第１ないし第３メーカＩＤ記憶回路４２−１〜４２−３および第１ないし第３デバイスＩＤ記憶回路４３−１〜４３−３に記憶される。そして、ＰＬＣ用増設記憶装置１に実際に搭載される新規な型式のフラッシュＲＯＭ１４に合わせてユーザが選択部４１を操作することによって、ＰＬＣ用増設記憶装置１に実際に搭載される新規な型式のフラッシュＲＯＭ１４に合った第２識別子がマルチプレクサ３４に出力可能な状態とされる。
【００８９】
このような構成のＰＬＣ用増設記憶装置１では、複数の第２識別子を記憶することでき、これら複数の第２識別子から一の第２識別子を選択可能であるので、１個のＩＣ変換部１３ａで複数の型式のフラッシュＲＯＭ１４に対応することが可能となる。このため、新規な型式のフラッシュＲＯＭ１４を搭載したＰＬＣ用増設記憶装置１を製造する際に、新規な型式のフラッシュＲＯＭ１４ごとにＩＣ変換部１３を個別に用意する必要がなくなり、ＩＣ変換部１３をＩＣ変換部１３ａで共通化することができる。
【００９０】
また、このような構成のＩＤ変換部１３ｂは、例えば、図６に示すように、図３に示すＩＤ変換部１３におけるメーカＩＤ記憶回路３８およびデバイスＩＤ記憶回路３９に代え、選択部４６、複数のメーカＩＤ記憶回路４７および複数のデバイスＩＤ記憶回路４８が採用される。ＩＤ変換部１３ｂにおける他の構成は、ＩＤ変換部１３と同様である。
【００９１】
複数のメーカＩＤ記憶回路４７および複数のデバイスＩＤ記憶回路４８は、複数の第２識別子を記憶する第２識別子記憶部の一例に相当し、４個の第２識別子を記憶可能とするために、２個の第１および第２メーカＩＤ記憶回路４７−１、４７−２および第１ないし第４デバイスＩＤ記憶回路４８−１〜４３−４を備えて構成されている。
【００９２】
選択部４６は、複数の第２識別子から一の第２識別子を選択するスイッチ回路である。本実施形態では、図６に示すように、選択部４６は、第１および第２メーカＩＤ記憶回路４７−１、４７−２ならびに第１ないし第４デバイスＩＤ記憶回路４８−１〜４８−４のうちから１組のメーカＩＤ記憶回路４７とデバイスＩＤ記憶回路４８をマルチプレクサのＢ入力およびＣ入力に電気的に接続するために、６入力２出力のスイッチ回路、例えばディップスイッチやジャンパースイッチ等で構成される。そして、ユーザの選択操作によって、第１および第２メーカＩＤ記憶回路４７−１、４７−２ならびに第１ないし第４デバイスＩＤ記憶回路４８−１〜４８−４のうちから１組のメーカＩＤ記憶回路４７とデバイスＩＤ記憶回路４８がマルチプレクサのＢ入力およびＣ入力に電気的に接続される。
【００９３】
このような構成のＩＤ変換部１３ｂでは、ＰＬＣ用増設記憶装置１に採用され得る４種類の型式の異なるフラッシュＲＯＭ１４に対応する４種類の第２識別子が第１および第２メーカＩＤ記憶回路４７−１、４７−２ならびに第１ないし第４デバイスＩＤ記憶回路４８−１〜４８−４に記憶される。そして、ＰＬＣ用増設記憶装置１に実際に搭載される新規な型式のフラッシュＲＯＭ１４に合わせてユーザが選択部４６を操作することによって、ＰＬＣ用増設記憶装置１に実際に搭載される新規な型式のフラッシュＲＯＭ１４に合った第２識別子がマルチプレクサ３４に出力可能な状態とされる。
【００９４】
このような構成のＰＬＣ用増設記憶装置１では、複数の第２識別子を記憶することでき、これら複数の第２識別子から一の第２識別子を選択可能であるので、１個のＩＣ変換部１３ｂで複数の型式のフラッシュＲＯＭ１４に対応することが可能となる。このため、新規な型式のフラッシュＲＯＭ１４を搭載したＰＬＣ用増設記憶装置１を製造する際に、新規な型式のフラッシュＲＯＭ１４ごとにＩＣ変換部１３を個別に用意する必要がなくなり、ＩＣ変換部１３をＩＣ変換部１３ｂで共通化することができる。
【００９５】
そして、第１および第２識別子は、メーカＩＤとデバイスＩＤとを備えて構成され、メーカＩＤ記憶回路４７およびデバイスＩＤ記憶回路４８にそれぞれ記憶されるので、メーカＩＤが共通する複数の第２識別子に対してメーカＩＤを１個だけ記憶しておけばよく、第２識別子を記憶するための記憶容量を低減することができる。図６に示す例では、第１および第２デバイスＩＤ記憶回路４８−１、４８−２に記憶されるデバイスＩＤのメーカＩＤが共通であり、この共通のメーカＩＤが第１メーカＩＤ記憶回路４７−１に記憶されている。そして、第３および第４デバイスＩＤ記憶回路４８−３、４８−４に記憶されるデバイスＩＤのメーカＩＤが共通であり、この共通のメーカＩＤが第１メーカＩＤ記憶回路４７−２に記憶されている。
【００９６】
また、ＥＥＰＲＯＭには、予め設定された所定のデータ容量を１ページとして書き込みの際にこの１ページ分のデータを一括転送するページ転送モードを備えるものもあるが、本発明は、このようなページ転送モードを備えるＥＥＰＲＯＭにも適用可能である。このようなＥＥＰＲＯＭをフラッシュＲＯＭ１４として備えるＰＬＣ用増設記憶装置では、１ページ分のデータを記憶することができるページバッファ記憶部およびこのページバッファ記憶部を制御するページバッファ制御部をさらに備えて構成される。
【００９７】
ページバッファ記憶部は、例えば、１ページ分のデータ容量に対応する記憶容量を備える例えばＲＡＭを備えて構成される。ページバッファ記憶部は、ＤＡＴＡバス、ＡＤＤＲバス、ＣＳライン、ＲＤラインおよびＷＲラインによってIＤ変換部１３に接続され、ＤＡＴＡ信号、ＡＤＤＲ信号、ＣＳ信号、ＲＤ信号およびＷＲ信号が伝送される。
【００９８】
ページバッファ制御部は、先頭アドレスを記憶するレジスタおよびページバッファ記憶部のアドレスをインクリメントするためのクロック発振器等を備えて構成される。
【００９９】
第２識別子と第１識別子との変換は、ＩＤ変換部１３によって上述の通りに実行される。
【０１００】
書き込みの際にページ転送モードを実行するコマンドがＰＬＣ２からＰＬＣ用増設記憶装置１に入力されると、ページバッファ制御部は、次のように動作する。すなわち、ページバッファ制御部は、フラッシュＲＯＭ（ＥＥＰＲＯＭ）１４に書き込むべきデータの先頭アドレスがＰＬＣ２から入力されると、この先頭アドレスを例えばページバッファ制御部のレジスタに記憶する。ページバッファ制御部は、ページ転送が開始されると、クロック発振器のクロックに応じてインクリメントされる番地に従って、ページ転送されたデータをページバッファ記憶部へ記憶する。１ページ分のデータの転送が終了すると、ページバッファ制御部は、ページバッファ記憶部にバッファしたデータを、レジスタに記憶した先頭アドレスから１バイトずつ順次にフラッシュＲＯＭ（ＥＥＰＲＯＭ）１４に書き込んで、ページバッファ記憶部からフラッシュＲＯＭ（ＥＥＰＲＯＭ）１４へ書き込む。
【０１０１】
データがフラッシュＲＯＭ（ＥＥＰＲＯＭ）１４から読み出される場合では、ページバッファ記憶部を介することなく、上述の通りに動作してデータが読み出される。
【０１０２】
本発明を表現するために、上述において図面を参照しながら実施形態を通して本発明を適切且つ十分に説明したが、当業者であれば上述の実施形態を変更及び/又は改良することは容易に為し得ることであると認識すべきである。従って、当業者が実施する変更形態又は改良形態が、請求の範囲に記載された請求項の権利範囲を離脱するレベルのものでない限り、当該変更形態又は当該改良形態は、当該請求項の権利範囲に包括されると解釈される。
【図面の簡単な説明】
【０１０３】
【図１】実施形態におけるプログラマブルロジックコントローラシステムの構成を示すブロック図である。
【図２】実施形態におけるプログラマブルロジックコントローラ用増設記憶装置の構成を示すブロック図である。
【図３】実施形態におけるＩＤ変換部の構成を示す図である。
【図４】実施形態におけるフラッシュＲＯＭの第１識別子を読み出す命令を説明するための図である。
【図５】実施形態における他の構成に係るＩＤ変換部の構成の一部を示す図である。
【図６】実施形態におけるさらに他の構成に係るＩＤ変換部の構成の一部を示す図である。
【図７】背景技術におけるプログラマブルロジックコントローラシステムの構成を示すブロック図である。
【符号の説明】
【０１０４】
Ｐ、Ｓ  プログラマブルコントローラシステム
１、１０１  プログラマブルロジックコントローラ用増設記憶装置
２、  プログラマブルロジックコントローラ
１１、１９、１１１、１１８  増設メモリ用コネクタ
１２  電圧変換部
１３、１３ａ、１３ｂ  変換部
１５  電源部
１６、１１６  バスコネクタ
１７、１１７  演算処理部
１８、１１８  記憶部
３４  マルチプレクサ
３５  ＩＤアドレスデータ判別回路
３６  コマンド判別回路
３７  アンド回路
３８、４２、４７  メーカＩＤ記憶回路
３９、４３、４８  デバイスＩＤ記憶回路
４１、４６  選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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