(57)【要約】【課題】微細化してもキャパシタ上に形成される絶縁膜の平坦性が良好な半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板１０１の上方に設けられた開口部１０８に沿って断面凹形状に形成された下部電極１０９と、下部電極１０９の内面および上面上に形成された容量絶縁膜１１０と、容量絶縁膜１１０上に形成された上部電極１１１とを有するキャパシタを備えている。上部電極１１１は、容量絶縁膜１１０の内面上に形成され、開口部１０８を埋める第１の導電性膜１１１ａと、第１の導電性膜１１１ａの上面から容量絶縁膜１０９の上面にわたって形成された第２の導電性膜１１１ｂとから構成される。【選択図】図１
2008147594.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１の不純物拡散層および第２の不純物拡散層と、前記半導体基板のうち平面的に見て前記第１の不純物拡散層と前記第２の不純物拡散層との間に位置する領域の上に形成されたゲート電極とを有するトランジスタと、
前記半導体基板および前記ゲート電極の上に形成された第１の層間絶縁膜と、
前記半導体基板のうち前記第１の不純物拡散層上に形成され、前記第１の層間絶縁膜を貫通するコンタクトプラグと、
前記第１の層間絶縁膜上に形成され、且つ前記コンタクトプラグの上方領域に開口部が形成された第２の層間絶縁膜と、
前記コンタクトプラグ上に前記開口部の内面に沿って断面凹形状に形成され、前記第１の不純物拡散層に電気的に接続される下部電極と、前記下部電極の内面および上面の上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有するキャパシタとを備えており、
前記上部電極は、前記容量絶縁膜の内面上に形成され、前記開口部を埋める第１の導電性膜と、前記第１の導電性膜の上面から前記容量絶縁膜の上面にわたって形成された第２の導電性膜とから構成される半導体装置。
【請求項２】
前記第２の導電性膜の膜厚は、前記第１の導電性膜の膜厚よりも小さい請求項１に記載の半導体装置。
【請求項３】
前記第２の導電性膜は、前記第１の導電性膜とは異なる材料から構成される請求項１または２に記載の半導体装置。
【請求項４】
前記第２の導電性膜の膜厚は、５ｎｍ以上３０ｎｍ以下である請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記第１の導電性膜の膜厚は、１０ｎｍ以上２００ｎｍ以下である請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記下部電極および前記上部電極は、それぞれ窒化チタンから構成される請求項１、２、４、５のうちいずれか１つに記載の半導体装置。
【請求項７】
前記第１の導電性膜は窒化チタンから構成され、前記第２の導電性膜は窒化タングステンから構成される請求項３〜５のうちいずれか１つに記載の半導体装置。
【請求項８】
前記容量絶縁膜は、金属酸化物から構成される請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項９】
第１の不純物拡散層および第２の不純物拡散層とゲート電極とを有するトランジスタと、下部電極、容量絶縁膜、および第１の導電性膜と第２の導電性膜とから構成される上部電極を有するキャパシタと、第１の層間絶縁膜と、第２の層間絶縁膜と、コンタクトプラグとを備えた半導体装置の製造方法であって、
半導体基板上に前記ゲート電極を形成し、前記半導体基板内に前記ゲート電極をマスクとして、前記第１の不純物拡散層および前記第２の不純物拡散層を形成する工程（ａ）と、
前記半導体基板および前記ゲート電極の上に、前記第１の層間絶縁膜を形成する工程（ｂ）と、
前記第１の不純物拡散層上に、前記第１の層間絶縁膜を貫通する前記コンタクトプラグを形成する工程（ｃ）と、
前記第１の層間絶縁膜上に、前記コンタクトプラグの上面に達する開口部が設けられた前記第２の層間絶縁膜を形成する工程（ｄ）と、
前記開口部の内面上に、前記コンタクトプラグを介して前記第１の不純物拡散層に電気的に接続される前記下部電極を形成する工程（ｅ）と、
前記下部電極の内面および上面上に前記容量絶縁膜を形成する工程（ｆ）と、
少なくとも前記開口部が埋まるまで前記容量絶縁膜上に前記第１の導電性膜を堆積させる工程（ｇ）と、
前記容量絶縁膜の上面が露出するまで前記第１の導電性膜を除去する工程（ｈ）と、
前記容量絶縁膜の上面および前記第１の導電性膜の上面上に前記第２の導電性膜を堆積させ、前記第１の導電性膜と前記第２の導電性膜とから構成される前記上部電極を形成する工程（ｉ）とを備えている半導体装置の製造方法。
【請求項１０】
前記工程（ｉ）の後に、前記容量絶縁膜の側面、前記第２の層間絶縁膜、および前記上部電極の上に、第３の層間絶縁膜を形成する工程（ｊ）と、
前記第３の層間絶縁膜を平坦化する工程（ｋ）とをさらに備えている請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｊ）で形成される前記第２の導電性膜の膜厚は、前記工程（ｈ）の後での前記第１の導電体膜の膜厚より小さい請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の導電性膜は、前記第１の導電性膜とは異なる材料から構成される請求項９〜１１のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記下部電極および前記上部電極は、それぞれ窒化チタンから構成される請求項９〜１１のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記第１の導電性膜は窒化チタンから構成され、前記第２の導電性膜は窒化タングステンから構成される請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記容量絶縁膜は、金属酸化物から構成される請求項９〜１４のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤＲＡＭ（Dynamic Random Access Memory）などに用いられる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置のＤＲＡＭにおいては、大容量化に伴う微細化が進められている。ＤＲＡＭのキャパシタ構造は、シリコン基板に溝を形成し、その溝の内部にキャパシタを形成するトレンチ型と、基板上に積層した膜内にキャパシタを形成するスタック型とに大別される。ＤＲＡＭの微細化を実現するために、スタック型キャパシタとして、層間絶縁膜内にキャパシタを形成するための溝を開口し、該溝の側壁および底面の上に下部電極、容量絶縁膜、および上部電極が順次設けられている溝型スタックトキャパシタ構造が採用されている。ここで、溝型スタックトキャパシタ構造において、電荷保持特性を維持し、十分なセル容量値を確保するためには、キャパシタが設けられる溝の高さを大きく形成する必要がある。これに伴い、配線層と基板とを接続するコンタクトプラグも延長した構造を有することが必要となっている。このため、溝型スタックトキャパシタ構造では、上部電極の上に形成される層間絶縁膜が十分な膜厚を有し、上部電極と配線との間に生じる寄生容量を抑制することができること、さらに、層間絶縁膜を貫通するコンタクトプラグの形成が容易に実施できることが要求されている。
【０００３】
ここで、従来の代表的な溝型スタックトキャパシタを有するＤＲＡＭおよびその形成方法について説明する。図４は、従来のスタックトキャパシタを有するＤＲＡＭの構成を示す断面図である。
【０００４】
図４に示すように、従来のＤＲＡＭは、シリコン基板５０１と、シリコン基板５０１上に形成されたＤＲＡＭセルトランジスタゲート５０２と、シリコン基板５０１およびＤＲＡＭセルトランジスタゲート５０２の上に形成された第１の層間膜５０３と、シリコン基板５０１内に形成された不純物拡散層（図示せず）上に形成され、第１の層間膜５０３を貫通する第１のコンタクトプラグ５０４ａ、５０４ｂと、第１の層間膜５０３上に形成されたシリコン窒化膜５０５と、シリコン窒化膜５０５上に形成され、第１のコンタクトプラグ５０４ａの上面に達する溝が設けられた第２の層間膜５０６とを備えている。
【０００５】
さらに、従来のＤＲＡＭは、第２の層間膜５０６に設けられた溝に下から順に形成された下部電極５０９、容量絶縁膜５１０、および上部電極５１３と、上部電極および第２の層間膜５０６の上に形成された第３の層間膜５１５と、第１のコンタクトプラグ５０４ｂ上に形成され、第２の層間膜５０６および第３の層間膜５１５を貫通する第２のコンタクトプラグ５１６とが形成されている。なお、第１のコンタクトプラグ５０４ａを介して、不純物拡散層と下部電極５０９とは電気的に接続されている。
【０００６】
以上、説明したように、図４に示す従来のＤＲＡＭは、上部電極５１３の一部が第２の層間膜５０６上に形成され、上部電極５１３の上面および上端の側面が第３の層間膜５１５と接した構造を有している。
【０００７】
次に、従来のスタックトキャパシタを有するＤＲＡＭの形成方法について図面を参照しながら説明する。図５（ａ）〜（ｉ）および図６（ａ）〜（ｃ）は、それぞれ従来のＤＲＡＭの形成方法を示す断面図である。
【０００８】
まず、図５（ａ）に示すように、シリコン基板５０１の上にＤＲＡＭセルトランジスタゲート５０２を形成した後、シリコン基板５０１およびＤＲＡＭセルトランジスタゲート５０２の上に第１の層間膜５０３を形成する。次に、シリコン基板５０１内に形成された不純物拡散層（図示せず）上に、第１の層間膜５０３を貫通する第１のコンタクトプラグ５０４ａ、５０４ｂを形成する。
【０００９】
続いて、図５（ｂ）に示すように、第１の層間膜５０３および第１のコンタクトプラグ５０４ａ、５０４ｂの上にシリコン窒化膜５０５を堆積する。その後、図６（ｃ）に示すように、シリコン窒化膜５０５上に化学気相成長（ＣＶＤ）法により第２の層間膜５０６を形成する。
【００１０】
次に、図５（ｄ）に示すように、第２の層間膜５０６に第１のコンタクトプラグ５０４ａの上面に達する溝５０７をリソグラフィ法およびドライエッチングにより形成する。その後、図５（ｅ）に示すように、溝５０７の内面および第２の層間膜５０６の上面上に第１の導電体膜５０８を堆積する。続いて、図５（ｆ）に示すように、第１の導電体膜５０８が溝５０７の内面のみに残るように、第２の層間膜５０６の上面に堆積した第１の導電体膜５０８をリソグラフィ法およびドライエッチングにより除去することにより、第１の導電体膜からなる下部電極５０９を形成する。
【００１１】
次に、図５（ｇ）に示すように、第２の層間膜５０６および下部電極５０９の上に容量絶縁膜５１０を堆積した後、容量絶縁膜５１０上に第２の導電体膜５１１を堆積する。
【００１２】
続いて、図５（ｈ）に示すように、第２の導電体膜５１１の上に、レジストマスク５１２をリソグラフィ法により形成する。その後、図５（ｉ）に示すように、レジストマスク５１２をマスクとしてドライエッチングにより容量絶縁膜５１０および第２の導電体膜５１１の一部を除去することで、下部電極５０９、容量絶縁膜５１０、および第２の導電体膜５１１から構成される上部電極を有するキャパシタを形成する。このような方法を用いることで、上部電極５１３の一部が第２の層間膜５０６の上に形成される。
【００１３】
続いて、図６（ａ）に示すように、第２の層間膜５０６および上部電極５１３の上に例えばシリコン酸化膜５１４を堆積する。このとき、シリコン酸化膜５１４の膜厚は、上部電極５１３の膜厚よりも大きくする。
【００１４】
次に、図６（ｂ）に示すように、シリコン酸化膜５１４を化学機械研磨（ＣＭＰ）法により研磨して平坦化させることで、第３の層間膜５１５を形成する。その後、図６（ｃ）に示すように、第１のコンタクトプラグ５０４ｂ上に、第２の層間膜５０６および第３の層間膜５１５を貫通する第２のコンタクトプラグ５１６を形成する。                  
【００１５】
上述の従来のＤＲＡＭの製造方法では、第３の層間膜５１５を形成する際に、上部電極５１３の膜厚よりも厚い絶縁膜を堆積させることで、上部電極５１３と第２の層間膜５０６との段差を緩和させ、ＣＭＰ法等により平坦化を行っている。
【特許文献１】特開２００４-３４９４６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述の従来のＤＲＡＭでは、キャパシタの上に層間膜を形成する際に、層間膜を容易に平坦化できず、例えば、その後の工程でビット線コンタクトを形成できないあるいは、配線層をパターニングできないといった不具合が生じる場合がある。
【００１７】
ここで、従来のＤＲＡＭの製造方法によると、ＣＭＰ研磨後に上部電極５１３および第３の層間膜５１５の上部に形成される配線層同士の寄生容量を低減させるため、第３の層間膜５１５は十分な膜厚を有している必要がある。例えば、上部電極５１３の膜厚を１００ｎｍとした場合、第２の層間膜５０６の上面のうち上部電極が存在する領域と存在しない領域とでは、１００ｎｍの段差が生じる。この上に第３の層間膜５１５を平坦に形成するためには、十分な膜厚を有する絶縁膜を堆積し、その後十分な研磨を行う必要がある。しかしながら、半導体装置の微細化が進むと、第３の層間膜５１５のさらに良好な平坦性を確保しなければならない。例えば、図４に示すように、第２のコンタクトプラグ５１６は上部電極５１３の側方に形成されているが、半導体装置の微細化が進み、開口径が例えば５０ｎｍとなると、リソグラフィによるパターニングの際のフォーカスマージンが確保できず、開口不良となってしまうおそれがある。
【００１８】
また、図７（ａ）〜（ｃ）は、それぞれ従来のＤＲＡＭにおける層間絶縁膜の不具合を示す図である。従来の溝型スタックトキャパシタを形成する場合には、図７（ａ）に示すように、上部電極５１３上に第３の層間膜５１５を堆積した後に、溝の内部にボイド５２２が発生するおそれがある。この溝内部に設けられた第３の層間膜５１５を平坦に形成するためには、十分な絶縁膜の堆積と研磨が必要となる。しかしながら、この第３の層間膜５１５上に形成される配線層の微細化が進むと、コンタクトと同様にパターニングが困難になるといった問題も生じる。ここで、ボイド５２２の隙間量を低減するには、図７（ｂ）に示すように上部電極５１３の膜厚を厚くすることが有効であるが、この場合には上部電極５１３の加工時に生じる層間膜削れ量５２１が、上部電極５１３の膜厚が小さい場合（図７（ｃ）参照）の層間膜削れ量５２０に比べて増加する。このため、第３の層間膜５１５を堆積した際の表面に生じる段差はさらに大きくなり、平坦化するためには多くの労力が必要となる。このように、従来のＤＲＡＭでは、キャパシタの上に形成される層間膜の平坦化を容易に行うことができず、微細なコンタクト形成あるいは、配線層の形成が困難となる場合があった。なお、これと同様な不具合は、ＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えたＦｅＲＡＭ（Ferroelectric Random Access Memory）にも起こりうる。
【００１９】
本発明は、上記問題に鑑み、微細化してもキャパシタ上に形成される絶縁膜の平坦性が良好な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された第１の不純物拡散層および第２の不純物拡散層と、前記半導体基板のうち平面的に見て前記第１の不純物拡散層と前記第２の不純物拡散層との間に位置する領域の上に形成されたゲート電極とを有するトランジスタと、前記半導体基板および前記ゲート電極の上に形成された第１の層間絶縁膜と、前記半導体基板のうち前記第１の不純物拡散層上に形成され、前記第１の層間絶縁膜を貫通するコンタクトプラグと、前記第１の層間絶縁膜上に形成され、且つ前記コンタクトプラグの上方領域に開口部が形成された第２の層間絶縁膜と、前記コンタクトプラグ上に前記開口部の内面に沿って断面凹形状に形成され、前記第１の不純物拡散層に電気的に接続される下部電極と、前記下部電極の内面および上面の上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有するキャパシタとを備えており、前記上部電極は、前記容量絶縁膜の内面上に形成され、前記開口部を埋める第１の導電性膜と、前記第１の導電性膜の上面から前記容量絶縁膜の上面にわたって形成された第２の導電性膜とから構成される。
【００２１】
この構成によれば、第１の導電性膜が上部電極の一部として、開口部に埋め込まれているため、従来の半導体装置に比べ、開口部の中央にボイドが発生しにくくなっている。また、第２の導電性膜を上部電極の一部として、第２の層間絶縁膜の上方に比較的薄い膜厚で形成できるので、第２の層間絶縁膜の上面と上部電極（第２の導電性膜）の上面との段差を従来の半導体装置に比べて小さくすることができる。このため、上部電極および第２の層間絶縁膜の上にさらに絶縁膜などを備える場合は、良好な平坦性を有する絶縁膜を比較的容易に形成することができる。したがって、本実施形態の半導体装置では、キャパシタ上に良好な平坦性を有する層間絶縁膜を備え、微細なコンタクトや配線の形成が可能な半導体装置を実現することができる。
【００２２】
なお、前記第２の導電性膜の膜厚は、前記第１の導電性膜の膜厚よりも小さいことが好ましい。この場合、第２の導電性膜の膜厚を十分に大きくすることで、半導体装置が微細化されてもキャパシタの十分な静電容量を確保することができ、第２の導電性膜の膜厚をより小さくすることで、上部電極の上面と第２の層間絶縁膜の上面との段差をより小さくすることができる。これにより、上述の効果をさらに向上させることができる。
【００２３】
また、前記第２の導電性膜は、前記第１の導電性膜とは異なる材料から構成されることが好ましい。この場合、第１の導電性膜および第２の導電性膜が形成される箇所に応じて好適な材料を選択することができる。なお、前記第１の導電性膜は窒化チタンから構成され、前記第２の導電性膜は窒化タングステンから構成されることがより好ましい。窒化タングステンを第２の導電性膜の材料として用いると、容量絶縁膜上に窒化タングステンを形成する際に、原料として還元性の高いＷＦ６を用いるため、容量絶縁膜が還元されるのを防ぐことができる。
【００２４】
また、本発明の半導体装置の製造方法は、第１の不純物拡散層および第２の不純物拡散層とゲート電極とを有するトランジスタと、下部電極、容量絶縁膜、および第１の導電性膜と第２の導電性膜とから構成される上部電極を有するキャパシタと、第１の層間絶縁膜と、第２の層間絶縁膜と、コンタクトプラグとを備えた半導体装置の製造方法であって、前記半導体基板上に前記ゲート電極を形成し、前記半導体基板内に前記ゲート電極をマスクとして、前記第１の不純物拡散層および前記第２の不純物拡散層を形成する工程（ａ）と、前記半導体基板および前記ゲート電極の上に、前記第１の層間絶縁膜を形成する工程（ｂ）と、前記第１の不純物拡散層上に、前記第１の層間絶縁膜を貫通する前記コンタクトプラグを形成する工程（ｃ）と、前記第１の層間絶縁膜上に、前記コンタクトプラグの上面に達する開口部が設けられた前記第２の層間絶縁膜を形成する工程（ｄ）と、前記開口部の内面上に、前記コンタクトプラグを介して前記第１の不純物拡散層に電気的に接続される前記下部電極を形成する工程（ｅ）と、前記下部電極の内面および上面上に前記容量絶縁膜を形成する工程（ｆ）と、少なくとも前記開口部が埋まるまで前記容量絶縁膜上に前記第１の導電性膜を堆積させる工程（ｇ）と、前記容量絶縁膜の上面が露出するまで前記第１の導電性膜を除去する工程（ｈ）と、前記容量絶縁膜の上面および前記第１の導電性膜の上面上に前記第２の導電性膜を堆積させ、前記第１の導電性膜と前記第２の導電性膜とから構成される前記上部電極を形成する工程（ｉ）とを備えている。
【００２５】
この方法によれば、工程（ｇ）において第１の導電性膜を上部電極の一部として開口部に埋め込むため、従来の半導体装置のように開口部の中央付近に層間絶縁膜を形成する必要がない。そして、第１の導電性膜を埋め込む際の開口部の径を従来の方法でシリコン酸化膜を形成する際の開口部の径より大きくできるので、ボイドを発生させることなく第１の導電性膜を埋め込むことができる。したがって、開口部の中央付近にボイドが発生するのを防ぐことができる。さらに、工程（ｉ）において第１の導電性膜および容量絶縁膜上に第２の導電性膜を形成することで、従来の半導体装置よりも上部電極の上面と第２の層間絶縁膜の上面との段差を小さくすることが可能となる。これにより、後の工程でキャパシタ上に層間絶縁膜などを設ける場合、層間絶縁膜を十分に大きな膜厚で堆積する必要がないため、効率的に層間絶縁膜を形成することができ、比較的容易に層間絶縁膜を平坦化することが可能となる。その結果、本実施形態の半導体装置の製造方法を用いると、微細化されても比較的容易にキャパシタ上に良好な平坦性を有する層間絶縁膜を形成することができ、その後の工程においても微細なコンタクトや配線層の作製することが可能となるため、歩留まり良く半導体装置を製造することができる。
【００２６】
また、前記工程（ｊ）で形成される前記第２の導電性膜の膜厚は、前記工程（ｈ）の後での前記第１の導電体膜の膜厚より小さいことが好ましい。この場合、第２の導電性膜の膜厚を十分に大きくすることで、半導体装置が微細化されてもキャパシタの十分な静電容量を確保することができ、第２の導電性膜の膜厚をより小さくすることで、上部電極の上面と第２の層間絶縁膜の上面との段差をより小さくすることができる。これにより、上述の効果をさらに向上させることができる。
【００２７】
また、前記第２の導電性膜は、前記第１の導電性膜とは異なる材料から構成されることが好ましい。この場合、第１の導電性膜および第２の導電性膜が形成される箇所に応じて好適な材料を選択することができる。なお、前記第１の導電性膜は窒化チタンから構成され、前記第２の導電性膜は窒化タングステンから構成されることがより好ましい。窒化タングステンを第２の導電性膜の材料として用いると、容量絶縁膜上に窒化タングステンを形成する際に、原料として還元性の高いＷＦ６を用いるため、容量絶縁膜が還元されるのを防ぐことができる。
【発明の効果】
【００２８】
本発明の半導体装置およびその製造方法によると、上部電極が開口部の内部とその上方に分けて形成されているため、キャパシタ上に良好な平坦性を有する層間絶縁膜を備えることができる。その結果、微細なコンタクトや配線を比較的容易に、歩留まり良く製造することが可能となる。
【発明を実施するための最良の形態】
【００２９】
（実施形態）
以下、本発明の実施形態に係る半導体装置として、溝型スタックトキャパシタを備えたＤＲＡＭの半導体装置について図面を参照しながら説明する。図１は、本実施形態に係る半導体装置の構成を示す断面図である。
【００３０】
図１に示すように、本実施形態の半導体装置は、半導体基板１０１と、半導体基板１０１内に形成された第１の不純物拡散層１１５ａおよび第２の不純物拡散層１１５ｂと、半導体基板１０１のうち平面的に見て第１の不純物拡散層１１５ａと第２の不純物拡散層１１５ｂとの間に位置する領域の上にゲート絶縁膜を挟んで形成されたゲート電極１０２と、半導体基板１０１およびゲート電極１０２の上に形成され、例えばシリコン酸化膜からなる第１の層間絶縁膜１０３と、第１の不純物拡散層１１５ａおよび第２の不純物拡散層１１５ｂ上にそれぞれ形成され、第１の層間絶縁膜１０３を貫通する第１のコンタクトプラグ１０４および第２のコンタクトプラグ１０５と、第１の層間絶縁膜１０３上に形成され、例えばシリコン窒化膜からなるエッチングストッパ膜１０６とを備えている。
【００３１】
さらに、本実施形態の半導体装置は、エッチングストッパ膜１０６上に形成され、第１のコンタクトプラグ１０４の上方領域に開口部１０８が設けられた第２の層間絶縁膜１０７と、第１のコンタクトプラグ１０４上に開口部１０８に沿って形成され、ＴｉＮ（窒化チタン）などからなる下部電極１０９と、下部電極１０９の内面と上面、および第２の層間絶縁膜１０７の一部の上に形成され、ＨｆＯｘ膜などからなる容量絶縁膜１１０と、容量絶縁膜１１０上に設けられ、ＴｉＮなどからなる上部電極１１１とを備えている。なお、下部電極１０９と容量絶縁膜１１０と上部電極１１１とからなるキャパシタは、第１のコンタクトプラグ１０４を介して第１の不純物拡散層１１５ａと電気的に接続されている。また、下部電極１０９は膜厚が１０〜３０ｎｍで、容量絶縁膜１１０は１０ｎｍ程度でそれぞれ形成されている。
【００３２】
ここで、上部電極１１１は、容量絶縁膜１１０の内面上に形成され、開口部１０８を埋める第１の導電性膜１１１ａと、第１の導電性膜１１１ａの上面から容量絶縁膜１１０の上面にわたって形成された第２の導電性膜１１１ｂとから構成されている。第１の導電性膜１１１ａは例えば膜厚が５０ｎｍの窒化チタンからなり、第２の導電性膜１１１ｂは、ｍ例えば膜厚が２０ｎｍの窒化チタンからなる。
【００３３】
さらに、本実施形態の半導体装置は、第２の層間絶縁膜１０７、容量絶縁膜１１０の側面、第１の導電性膜１１１ａの上に形成された第３の層間絶縁膜１１３と、第２のコンタクトプラグ１０５上に形成され、エッチングストッパ膜１０６、第２の層間絶縁膜１０７および第３の層間絶縁膜１１３を貫通する第３のコンタクトプラグ１１４とを備えている。
【００３４】
本実施形態の半導体装置の特徴は、第１の導電性膜１１１ａが上部電極１１１の一部として、開口部１０８に埋め込まれていることである。このため、従来の半導体装置に比べ、開口部１０８の中央にボイドが発生しにくくなっている。また、第２の導電性膜１１１ｂが上部電極１１１の一部として、第２の層間絶縁膜１０７の上方に比較的薄い膜厚で形成されており、第２の層間絶縁膜１０７の上面と上部電極１１１（第２の導電性膜１１１ｂ）の上面との段差が従来の半導体装置に比べて小さくなっているため、上部電極１１１および第２の層間絶縁膜１０７上に良好な平坦性を有する第３の層間絶縁膜１１３を備えることができる。したがって、本実施形態の半導体装置では、キャパシタ上に良好な平坦性を有する層間絶縁膜を備え、微細なコンタクトや配線の形成が可能な半導体装置を実現することができる。なお、第２の導電性膜１１１ｂを従来の半導体装置の上部電極に比べて薄く形成することができるのは、開口部１０８が第１の導電性膜１１１ａによって埋め込まれているので、ボイドの発生を考慮する必要がないためである。
【００３５】
次に、本実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図２（ａ）〜（ｈ）および図３（ａ）〜（ｆ）は、それぞれ本実施形態に係る半導体装置の製造方法を示す断面図である。
【００３６】
最初に、図２（ａ）に示す工程では、例えばシリコンからなる半導体基板１０１上にＤＲＡＭセルトランジスタのゲート電極１０２を形成した後、ゲート電極１０２をマスクとして、半導体基板１０１内に第１の不純物拡散層１１５ａおよび第２の不純物拡散層１１５ｂを形成する。次いで、半導体基板１０１およびゲート電極１０２の上に第１の層間絶縁膜１０３を形成する。続いて、第１の不純物拡散層１１５ａ上に第１の層間絶縁膜１０３を貫通する第１のコンタクトプラグ１０４を形成し、第２の不純物拡散層１１５ｂ上に第１の層間絶縁膜１０３を貫通する第２のコンタクトプラグ１０５を形成する。
【００３７】
次に、図２（ｂ）に示す工程では、例えばシリコン窒化膜からなり膜厚が３０ｎｍのエッチングストッパ膜１０６を堆積させる。その後、図２（ｃ）に示す工程では、エッチングストッパ膜１０６上に例えばシリコン酸化膜からなり、膜厚が５００ｎｍの第２の層間絶縁膜１０７を形成する。
【００３８】
次に、図２（ｄ）に示す工程では、リソグラフィ法とドライエッチングにより第１のコンタクトプラグ１０４の上面が露出するまで、第２の層間絶縁膜１０７およびエッチングストッパ膜１０６を除去することで、キャパシタを形成するための開口部１０８を形成する。開口部１０８は、例えば開口径が０．１５μｍ、深さが０．２０μｍの長さで形成される。
【００３９】
次に 、図２（ｅ）に示す工程では、開口部１０８の内面上に、例えば窒化チタンからなり膜厚が２０ｎｍの下部電極１０９を形成する。続いて、図２（ｆ）に示す工程では、下部電極１０９および第２の層間絶縁膜１０７の上に、例えばＨｆＯｘ膜からなり膜厚が１０ｎｍの容量絶縁膜１１０を堆積させる。
【００４０】
次に、図２（ｇ）に示す工程では、開口部１０８を埋めるように、容量絶縁膜１１０上に例えば膜厚が８０ｎｍのＴｉＮ膜からなる第１の導電性膜１１１ａを堆積させる。
【００４１】
続いて、図２（ｈ）に示す工程では、前の工程（図２（ｇ））で堆積させた第１の導電性膜１１１ａをＣＭＰ法にて容量絶縁膜１１０の上面が露出するまで除去することにより、開口部１０８に埋め込まれた第１の導電性膜１１１ａを形成する。なお、この時、容量絶縁膜１１０のうち第２の層間絶縁膜１０７上に形成された容量絶縁膜１１０は、第１の導電性膜１１１ａと一緒に除去されてもよい。
【００４２】
次に、図３（ａ）に示す工程では、容量絶縁膜１１０の上面および第１の導電性膜１１１ａ上面の上に、例えば膜厚が２０ｎｍでＴｉＮ膜などからなる第２の導電性膜１１１ｂを形成する。その後、図３（ｂ）に示す工程では、容量絶縁膜１１０および第２の導電性膜１１１ｂの一部をリソグラフィ法およびドライエッチングにより除去することで、第１の導電性膜１１１ａと第２の導電性膜１１１ｂとから構成される上部電極１１１を形成する。
【００４３】
次に、図３（ｃ）に示す工程では、第２の層間絶縁膜１０７、容量絶縁膜１１０の側面、および第２の導電性膜１１１ｂの上に、例えばシリコン酸化膜からなり、膜厚が２２０ｎｍの第３の層間絶縁膜１１３を堆積させる。続いて、図３（ｄ）に示す工程では、ＣＭＰ法を用いて例えば１２０ｎｍ分の膜を研磨して平坦化することで、第３の層間絶縁膜１１３を形成する。この時、第３の層間絶縁膜１１３の膜厚は１００ｎｍとなる。
【００４４】
続いて、図３（ｅ）に示す工程では、リソグラフィおよびドライエッチングにより、エッチングストッパ膜１０６、第２の層間絶縁膜１０７、および第３の層間絶縁膜１１３を貫通し、第２のコンタクトプラグ１０５の上面に達するコンタクトホール１２４を形成する。
【００４５】
次に、図３（ｆ）に示す工程では、コンタクトホール１２４に例えばＴｉＮやＷなどの導電性材料を埋め込むことにより、第２のコンタクトプラグ１０５に接続される第３のコンタクトプラグ１１４を形成する。以降、所定の工程を経て本実施形態の半導体装置を製造することができる。
【００４６】
本実施形態の半導体装置の製造方法の特徴は、図２（ｈ）に示す工程で開口部１０８に第１の導電性膜１１１ａを埋め込んだ後、第２の導電性膜１１１ｂを設けることで、第１の導電性膜１１１ａと第２の導電性膜１１１ｂとから構成される上部電極１１１を形成することにある。この方法によれば、第１の導電性膜１１１ａを上部電極１１１の一部として開口部１０８に埋め込むため、従来の半導体装置のように開口部１０８の中央付近に層間絶縁膜を形成する必要がない。そして、第１の導電性膜１１１ａを埋め込む際の開口部１０８の径を従来の方法でシリコン酸化膜５１４（図６（ａ）参照）を形成する際の開口部５０７の径より大きくできるので、ボイドを発生させることなく第１の導電性膜１１１ａを埋め込むことができる。したがって、開口部１０８の中央付近にボイドが発生するのを防ぐことができる。さらに、第１の導電性膜１１１ａおよび容量絶縁膜１１０上に第２の導電性膜１１１ｂを形成することで、従来の半導体装置よりも上部電極１１１の上面と第２の層間絶縁膜１０７の上面との段差を小さくすることが可能となる。これにより、キャパシタ上に第３の層間絶縁膜１１３を十分に大きな膜厚で堆積する必要がないため、効率的に第３の層間絶縁膜１１３を形成することができ、比較的容易に第３の層間絶縁膜１１３を平坦化することが可能となる。その結果、本実施形態の半導体装置の製造方法を用いると、微細化されても比較的容易にキャパシタ上に良好な平坦性を有する層間絶縁膜を形成することができ、その後の工程においても微細なコンタクトや配線層の作製することが可能となるため、歩留まり良く半導体装置を製造することができる。
【００４７】
また、本実施形態の半導体装置およびその製造方法では、第２の導電性膜１１１ｂの膜厚が第１の導電性膜１１１ａの膜厚よりも小さいことが好ましい。この場合、ｃなお、第１の導電性膜１１１ａの膜は１０ｎｍ以上２００ｎｍ以下であれば好ましく、第２の導電性膜の膜厚は５ｎｍ以上３０ｎｍ以下であれば好ましい。また、本実施形態の製造方法において、キャパシタの高さとなる第２の層間絶縁膜１０７の膜厚を０．２μｍとしたが、０．２μｍ以上２μｍ以下の範囲であっても同様な効果が得られる。
【００４８】
なお、本実施形態の半導体装置およびその製造方法では、上部電極１１１および下部電極１０９はＴｉＮから構成されることが好ましい。ただし、これに限定されるものではなく、上部電極１１１および下部電極１０９が窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ）、白金（Ｐｔ）、窒化ケイ素チタン（ＴｉＳｉＮ）などの金属膜およびその積層膜であっても上述の効果が得られる。
【００４９】
また、本実施形態の半導体装置およびその製造方法では、第２の導電性膜１１１ｂは、第１の導電性膜１１１ａとは異なる材料から構成されることが好ましい。例えば、第１の導電性膜１１１ａが窒化チタンから構成され、第２の導電性膜１１１ｂが窒化タングステンから構成されるようにすることが好ましい。この場合、窒化タングステンを第２の導電性膜１１１ｂの材料として用いると、容量絶縁膜１１０上に窒化タングステンを形成する際に、原料として還元性の高いＷＦ６を用いるため、容量絶縁膜１１０が還元されるのを防ぐことができる。
【００５０】
また、容量絶縁膜１１０の材料としては金属酸化物から構成されることが好ましい。具体的には、本実施形態で用いたＨｆＯｘ以外に、酸化タンタル（ＴａＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ニオブ（ＮｂＯｘ）、酸化アルミニウム（ＡｌＯｘ）などの金属酸化膜およびその積層膜であってもよい。
【産業上の利用可能性】
【００５１】
本発明の半導体装置およびその製造方法によれば、例えばＤＲＡＭなどのスタックトキャパシタを有する半導体装置の微細化に有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態における半導体装置の断面図である。
【図２】（ａ）〜（ｈ）は、本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｆ）は、本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図４】従来のスタックトキャパシタを有するＤＲＡＭの構成を示す断面図である。
【図５】（ａ）〜（ｉ）は、従来の半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｃ）は、従来のＤＲＡＭにおける層間絶縁膜の不具合を示す断面図である。
【符号の説明】
【００５３】
１０１      半導体基板 
１０２      ゲート電極 
１０３      第１の層間絶縁膜 
１０４      第１のコンタクトプラグ 
１０５      第２のコンタクトプラグ 
１０６      エッチングストッパ膜 
１０７      第２の層間絶縁膜 
１０８      開口部 
１０９      下部電極 
１１０      容量絶縁膜 
１１１      上部電極 
１１１ａ    第１の導電性膜 
１１１ｂ    第２の導電性膜 
１１３      第３の層間絶縁膜 
１１４      第３のコンタクトプラグ 
１１５ａ    第１の不純物拡散層 
１１５ｂ    第２の不純物拡散層 
１２４      コンタクトホール
５０１      シリコン基板 
５０２      ＤＲＡＭセルトランジスタゲート 
５０３      第１の層間膜 
５０４ａ、５０４ｂ      第１のコンタクトプラグ 
５０５      シリコン窒化膜 
５０６      第２の層間膜 
５０７      溝 
５０８      第１の導電体膜 
５０９      下部電極 
５１０      容量絶縁膜 
５１１      第２の導電体膜 
５１２      レジストマスク 
５１３      上部電極 
５１４      シリコン酸化膜
５１５      第３の層間膜 
５１６      第２のコンタクトプラグ 
５２０、５２１      層間膜削れ量 
５２２      ボイド 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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