(57)【要約】【課題】平坦化工程の実行後であっても、デバイス領域とスクライブ領域とを認識・判別することのできる、半導体装置の製造方法及び半導体ウエハを提供する。【解決手段】半導体ウエハは、単結晶シリコン（Ｓｉ）からなる半導体基板１００と、該半導体基板１００の上表面に積層されるようにして形成された、同じく単結晶シリコン（Ｓｉ）からなる半導体層２００とを有して構成される。半導体デバイスが作製される領域であるデバイス領域１０ａを区画形成するとともに、当該半導体ウエハのダイシング時に切り代となる領域であるスクライブ領域１０ｂに位置する半導体層２００の上表面に、アライメントマーク３０（第１酸化膜）が露出するように形成されている。【選択図】図３
2008218656.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板と同一の結晶構造を持つ、同半導体基板の上表面に積層されるように形成された半導体層とを有する半導体ウエハの前記半導体層に、互いに導電型の異なるコラムが隣接して繰り返し配列されるコラム構造を半導体デバイスの一部として作製するとともに、前記半導体層の上表面に第４エピタキシャル層をさらに堆積形成し、この第４エピタキシャル層内部に前記半導体デバイスの残りの部分を作製することで前記半導体デバイスを完成する、半導体装置の製造方法であって、
前記半導体基板の上表面に前記半導体層を積層するように形成する半導体層形成工程と、
前記半導体デバイスが作製される領域であるデバイス領域を区画形成するとともに当該半導体ウエハのダイシング時に切り代となる領域であるスクライブ領域に位置する前記半導体層の上表面に、選択的な熱酸化処理を通じて第１酸化膜を形成する酸化膜形成工程と、
前記デバイス領域に位置する前記半導体層の上表面から前記半導体基板の上表面に至る、前記コラム構造を形成するためのトレンチを形成するトレンチ形成工程と、
前記トレンチを介して露出した前記半導体基板の上表面に堆積形成して該トレンチを埋めつつ、前記デバイス領域に位置する前記半導体層の上表面に前記半導体層と同一の結晶構造を持つ第１エピタキシャル層を堆積形成するとともに、前記スクライブ領域に位置する前記半導体層の上表面に、前記半導体層とは異なる結晶構造を持つ第２エピタキシャル層を堆積形成するエピタキシャル層形成工程と、
前記第１エピタキシャル層と共々、前記第２エピタキシャル層を前記第１酸化膜が露出するまで薄層化して、前記半導体層の上表面を平坦化する平坦化工程と、
前記平坦化工程にて平坦化された前記半導体層の上表面に、前記半導体デバイスの残りの部分を形成するための第４エピタキシャル層を堆積形成する再エピタキシャル層形成工程と、
結晶構造の違いに起因して生じる前記第４エピタキシャル層の第１段差を前記半導体デバイス形成用マスクの基準位置として、前記半導体デバイスの残りの部分を前記第４エピタキシャル層内部に作製し、前記半導体デバイスを完成するデバイス作製工程とを備えることを特徴とする、半導体装置の製造方法。
【請求項２】
前記スクライブ領域は、複数の直線状の領域であり、
前記酸化膜形成工程では、これら複数の直線状の領域が交差する交差領域に位置する前記第１酸化膜を所定のアライメントパターンに形成することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板と、該半導体基板と同一の結晶構造を持つ、同半導体基板の上表面に積層されるように形成された半導体層とを有する半導体ウエハの前記半導体層に、互いに導電型の異なるコラムが隣接して繰り返し配列されるコラム構造を半導体デバイスの一部として作製するとともに、前記半導体層の上表面に第４エピタキシャル層をさらに堆積形成し、この第４エピタキシャル層内部に前記半導体デバイスの残りの部分を作製することで前記半導体デバイスを完成する、半導体装置の製造方法であって、
前記半導体基板の上表面に前記半導体層を積層するように形成する半導体層形成工程と、
前記半導体デバイスが作製される領域であるデバイス領域を区画形成するとともに当該半導体ウエハのダイシング時に切り代となる領域であるスクライブ領域に位置する前記半導体層の上表面に、選択的な熱酸化処理を通じて第１酸化膜を形成する酸化膜形成工程と、
前記デバイス領域に位置する前記半導体層の上表面から前記半導体基板の上表面に至る、前記コラム構造を形成するためのトレンチを形成するトレンチ形成工程と、
前記トレンチを介して露出した前記半導体基板の上表面に堆積形成して該トレンチを埋めつつ、前記デバイス領域に位置する前記半導体層の上表面に前記半導体層と同一の結晶構造を持つ第１エピタキシャル層を堆積形成するとともに、前記スクライブ領域に位置する前記半導体層の上表面に、前記半導体層とは異なる結晶構造を持つ第２エピタキシャル層を堆積形成するエピタキシャル層形成工程と、
前記第１エピタキシャル層と共々、前記第２エピタキシャル層を前記第１酸化膜が露出するまで薄層化して、前記半導体層の上表面を平坦化する平坦化工程と、
前記平坦化工程の実行後に、前記半導体層の上表面が露出するまで前記第１酸化膜の少なくとも一部を除去する第１酸化膜除去工程と、
前記平坦化工程にて平坦化された前記半導体層の上表面に、前記半導体デバイスの残りの部分を形成するための第４エピタキシャル層を堆積形成する再エピタキシャル層形成工程と、
前記第１酸化膜が除去されたことに起因して生じる前記第４エピタキシャル層の第２段差をデバイス形成用マスクの基準位置として、前記半導体デバイスの残りの部分を前記第４エピタキシャル層内部に作製し、前記半導体デバイスを完成するデバイス作製工程とを備えることを特徴とする、半導体装置の製造方法。
【請求項４】
前記スクライブ領域は、複数の直線状の領域であり、
前記酸化膜形成工程では、これら複数の直線状の領域が交差する交差領域の近傍に位置する前記第１酸化膜を所定のアライメントパターンに形成し、
前記第１酸化膜除去工程では、前記酸化膜形成工程にて所定のアライメントパターンに形成された前記第１酸化膜を除去することを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記酸化膜形成工程では、前記熱酸化処理を通じて、前記半導体ウエハ端部の上表面〜前記半導体ウエハの側面〜前記半導体ウエハ端部の下表面を覆う第２酸化膜を形成し、
前記エピタキシャル層形成工程では、前記半導体層とは異なる結晶構造を持つ第３エピタキシャル層を前記第２酸化膜の上表面に堆積形成し、
前記平坦化工程では、前記第３エピタキシャル層を前記第２酸化膜が露出するまで薄層化して、前記半導体層の上表面を平坦化するとともに、前記第３エピタキシャル層と前記第２酸化膜との硬度の差異に基づいて、平坦化を終了することを特徴とする、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記平坦化工程の実行後に、前記第２酸化膜を除去する第２酸化膜除去工程をさらに備えることを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記酸化膜形成工程では、酸化膜形成用マスクを減圧化学気相成長を通じて前記半導体ウエハに形成した上で、前記熱酸化処理を実行することを特徴とする、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記酸化膜形成工程では、酸化膜形成用マスクをプラズマ化学気相成長を通じて前記半導体ウエハに形成した上で、前記熱酸化処理を実行することを特徴とする、請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記トレンチ形成工程では、エッチングを通じて前記トレンチを形成しており、前記第１酸化膜の上表面と前記半導体層の上表面との間に前記酸化膜形成工程において生じた第３段差に基づいて、エッチング用マスクを配置することを特徴とする、請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記平坦化工程では、前記第２エピタキシャル層と前記第１酸化膜との硬度の差異に基づいて、平坦化を終了することを特徴とする、請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
半導体基板と、該半導体基板と同一の結晶構造を持つ、同半導体基板の上表面に積層されるように形成された半導体層とを有して構成され、互いに導電型の異なるコラムが隣接して繰り返し配列されるコラム構造を有する半導体デバイスの一部として前記コラム構造が前記半導体層に作製される半導体ウエハであって、
前記半導体デバイスが作製される領域であるデバイス領域を区画形成するとともに、当該半導体ウエハのダイシング時に切り代となる領域であるスクライブ領域に位置する前記半導体層の上表面に、第１酸化膜が露出するように形成されていることを特徴とする半導体ウエハ。
【請求項１２】
前記第１酸化膜には、前記半導体層の上表面に堆積形成される第４エピタキシャル層内部に前記半導体デバイスの残りの部分を作製する際に使用されるデバイス形成用マスクの基準位置を示すアライメントマークが形成されており、
前記アライメントマークは、前記第１酸化膜の一部が所定のアライメントパターンに形成された部分であることを特徴とする請求項１１に記載の半導体ウエハ。
【請求項１３】
前記第１酸化膜には、前記半導体層の上表面に堆積形成される第４エピタキシャル層内部に前記半導体デバイスの残りの部分を作製する際に使用されるデバイス形成用マスクの基準位置を示すアライメントマークが形成されており、
前記アライメントマークは、前記第１酸化膜の一部が所定のアライメントパターンに除去され、前記半導体層の上表面が露出された部分であることを特徴とする請求項１１に記載の半導体ウエハ。
【請求項１４】
前記半導体ウエハ端部の上表面〜前記半導体ウエハの側面〜前記半導体ウエハ端部の下表面を覆う第２酸化膜が形成されており、
前記第２酸化膜は、該第２酸化膜の表面のうちの、前記半導体ウエハ端部の上表面側及び下表面側のいずれか一方の表面が、露出されていることを特徴とする請求項１１〜１３のいずれかに記載の半導体ウエハ。
【請求項１５】
前記スクライブ領域は、複数の直線状の領域であり、
前記アライメントマークは、これら直線状の領域が交差する領域である交差領域に位置する前記第１酸化膜に形成されていることを特徴とする請求項１１〜１４のいずれか一項に記載の半導体ウエハ。
【請求項１６】
前記スクライブ領域は、複数の直線状の領域であり、
前記アライメントマークは、これら直線状の領域が交差する領域である交差領域の近傍に位置する前記第１酸化膜に形成されていることを特徴とする請求項１１〜１４のいずれか一項に記載の半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば３次元構造を有するＭＯＳトランジスタ素子やスーパージャンクション構造を有するトランジスタ素子のような半導体装置を製造する方法及びそうした半導体装置を製造するに有益な半導体ウエハに関する。
【背景技術】
【０００２】
この種の半導体装置の製造方法及び半導体ウエハとして、従来、例えば特許文献１に記載の技術が知られている。以下、この文献に記載の技術を含め、一般に知られている技術について説明する。
【０００３】
半導体装置を製造するに際しては、まず、図８（ａ）に示すように、例えば単結晶シリコン（Ｓｉ）からなる高濃度Ｎ型の半導体基板１００を準備し、この半導体基板１００と同一の結晶構造を持つ低濃度Ｎ型の半導体層２００を、例えばエピタキシ法を通じて半導体基板１００上表面に積層されるように所定の層厚にて形成する。次に、図８（ｂ）に示すように、半導体層２００のうち、各種デバイスが後工程において作製される領域であるデバイス領域２１０、及び、ダイシング時に切り代となる領域であるスクライブ領域２２０に、半導体層２００の上表面から半導体基板１００の上表面に至るトレンチ２３０及び２４０をそれぞれ、例えばエッチングを通じて複数形成する。なお、このとき、スクライブ領域２２０におけるトレンチ２４０間の間隔を、デバイス領域２１０におけるトレンチ２３０間の間隔よりも狭く形成する。次に、図８（ｃ）に示すように、例えばエピタキシ法を通じて、半導体基板１００と同一の結晶構造を有する低濃度Ｐ型のエピタキシャル膜３００を、トレンチ２３０及び２４０内に埋設・形成するとともに、半導体層２００上表面に堆積・形成する。これにより、デバイス領域２１０に対しては、互いに導電型の異なるコラムが隣接して繰り返し配列されるコラム構造が形成される。一方、スクライブ領域２２０に対しても、導電型の異なるコラムが隣接して繰り返し配列されるコラム構造が形成されるものの、スクライブ領域２２０に形成されたコラム構造は、デバイス領域２１０に形成されたコラム構造とは異なる目的で使用される。詳しくは、エピタキシャル膜３００のうち、トレンチ２３０及び２４０直上部分と半導体層２００直上部分との間には、成膜される膜厚が異なるため、図８（ｃ）に示されるように、段差Ｄが生じる。この段差Ｄは、トレンチ２３０間の間隔とトレンチ２４０間の間隔が異なることから、デバイス領域２１０における間隔とスクライブ領域２２０における間隔も異なっている。こうした段差Ｄ間の間隔の違いに基づいて、デバイス領域２１０及びスクライブ領域２２０を判別することができる。したがって、スクライブ領域２２０に対して形成されたコラム構造は、デバイス領域２１０に対して半導体デバイスを後工程において作製する際に使用されるデバイス形成用マスクの基準位置、すなわち、アライメントマークとして使用される。このようにして、図８（ｃ）に示すように、上表面に段差Ｄが形成された半導体ウエハ４００が作製されることとなる。
【特許文献１】特開２００５−２８６０９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記半導体ウエハ４００をそのまま用いることができれば、アライメントマーク（半導体ウエハ４００上表面に形成された段差Ｄ間の間隔）に基づいて、デバイス領域２１０及びスクライブ領域２２０を判別することができるものの、実際には、デバイス領域２１０にデバイスを作製する前に、例えば研磨布を用いた機械研磨を通じて、図８（ｄ）に示されるように、半導体ウエハ４００の上表面が平坦に研磨されてしまう。こうした平坦化工程の実行後にあっては、アライメントマークを認識することができないため、デバイス領域２１０及びスクライブ領域２２０を認識・判別することは難しい。
【０００５】
詳しくは、先の図８（ｃ）に示したように、また、既述したように、エピタキシ法を通じて、トレンチ２３０内にＰ型のエピタキシャル膜３００を形成している。半導体基板１００が単結晶シリコンから構成されているため、その上表面に形成されるエピタキシャル膜３００も、その結晶構造を引き継ぎ、単結晶シリコンにて形成される。また、半導体層２００も単結晶シリコンにて形成されている。したがって、これらエピタキシャル膜３００及び半導体層２００の光学的な特性が同一となり、段差Ｄを平坦化する上記平坦化処理の実行後にあっては、エピタキシャル膜３００と半導体層２００とを判別することが難しくなってしまう。
【０００６】
本発明は、こうした実情に鑑みてなされたものであって、その目的は、平坦化工程の実行後であっても、デバイス領域とスクライブ領域とを認識・判別することのできる、半導体装置の製造方法及び半導体ウエハを提供することにある。
【課題を解決するための手段】
【０００７】
こうした目的を達成するため、請求項１に記載の発明では、半導体基板と、該半導体基板と同一の結晶構造を持つ、同半導体基板の上表面に積層されるように形成された半導体層とを有する半導体ウエハの前記半導体層に、互いに導電型の異なるコラムが隣接して繰り返し配列されるコラム構造を半導体デバイスの一部として作製するとともに、前記半導体層の上表面に第４エピタキシャル層をさらに堆積形成し、この第４エピタキシャル層内部に前記半導体デバイスの残りの部分を作製することで前記半導体デバイスを完成する、半導体装置の製造方法として、前記半導体基板の上表面に前記半導体層を積層するように形成する半導体層形成工程と、前記半導体デバイスが作製される領域であるデバイス領域を区画形成するとともに当該半導体ウエハのダイシング時に切り代となる領域であるスクライブ領域に位置する前記半導体層の上表面に、選択的な熱酸化処理を通じて第１酸化膜を形成する酸化膜形成工程と、前記デバイス領域に位置する前記半導体層の上表面から前記半導体基板の上表面に至る、前記コラム構造を形成するためのトレンチを形成するトレンチ形成工程と、前記トレンチを介して露出した前記半導体基板の上表面に堆積形成して該トレンチを埋めつつ、前記デバイス領域に位置する前記半導体層の上表面に前記半導体層と同一の結晶構造を持つ第１エピタキシャル層を堆積形成するとともに、前記スクライブ領域に位置する前記半導体層の上表面に、前記半導体層とは異なる結晶構造を持つ第２エピタキシャル層を堆積形成するエピタキシャル層形成工程と、前記第１エピタキシャル層と共々、前記第２エピタキシャル層を前記第１酸化膜が露出するまで薄層化して、前記半導体層の上表面を平坦化する平坦化工程と、前記平坦化工程にて平坦化された前記半導体層の上表面に、前記半導体デバイスの残りの部分を形成するための第４エピタキシャル層を堆積形成する再エピタキシャル層形成工程と、結晶構造の違いに起因して生じる前記第４エピタキシャル層の第１段差を前記半導体デバイス形成用マスクの基準位置として、前記半導体デバイスの残りの部分を前記第４エピタキシャル層内部に作製し、前記半導体デバイスを完成するデバイス作製工程とを備えることとした。
【０００８】
半導体装置の製造方法としてのこのような方法では、平坦化工程において、第１エピタキシャル層と共々、第２エピタキシャル層を第１酸化膜が露出するまで薄層化し、半導体層の上表面を平坦化した後、再エピタキシャル層形成工程において、平坦化された半導体層の上表面に第４エピタキシャル層を堆積形成する。この再エピタキシャル層形成工程が開始される前にあっては、第１酸化膜が露出しているため、第１酸化膜の光学的な特徴とエピタキシャル層の光学的な特徴との差異に基づき、デバイス領域とスクライブ領域とを光学的に認識することが可能である。また、再エピタキシャル層形成工程が開始されると、形成される第４エピタキシャル層は、通常、該第４エピタキシャル層が形成される箇所の結晶構造を引き継いで堆積形成される。そのため、第４エピタキシャル層のうちの第１酸化膜の上表面に堆積形成される部分は、第４エピタキシャル層のうちの第１酸化膜が形成されていない箇所の上表面に堆積形成される部分と、その結晶構造が異なることはもちろんのこと、成長する速度も異なり、ひいては、第１段差が生じることとなる。そのため、再エピタキシャル層形成工程が進行してからは、結晶構造の違いに起因して生じる第１段差をデバイス形成用マスクの基準位置とすることで、デバイス領域及びスクライブ領域とを認識することが可能である。このようにして、平坦化処理の実行後であっても、デバイス領域とスクライブ領域とを認識・判別することができるようになる。
【０００９】
ここで、例えば請求項２に記載の発明では、前記スクライブ領域を、複数の直線状の領域とし、前記酸化膜形成工程では、これら複数の直線状の領域が交差する交差領域に位置する前記第１酸化膜を所定のアライメントパターンに形成することとした。
【００１０】
半導体装置の製造方法としてのこのような方法では、基本的に、先の請求項１に記載の方法と同様に、スクライブ領域に対応する部分が第４エピタキシャル層上表面に第１段差として出現する。ただし、この方法によれば、そうした第１段差のうちの交差領域に対応する部分には、第１酸化膜のアライメントパターンが転写されるため、デバイス領域及びスクライブ領域をより正確に認識することができるようになる。
【００１１】
一方、上記目的を達成するため、請求項３に記載の発明では、半導体基板と、該半導体基板と同一の結晶構造を持つ、同半導体基板の上表面に積層されるように形成された半導体層とを有する半導体ウエハの前記半導体層に、互いに導電型の異なるコラムが隣接して繰り返し配列されるコラム構造を半導体デバイスの一部として作製するとともに、前記半導体層の上表面に第４エピタキシャル層をさらに堆積形成し、この第４エピタキシャル層内部に前記半導体デバイスの残りの部分を作製することで前記半導体デバイスを完成する、半導体装置の製造方法として、前記半導体基板の上表面に前記半導体層を積層するように形成する半導体層形成工程と、前記半導体デバイスが作製される領域であるデバイス領域を区画形成するとともに当該半導体ウエハのダイシング時に切り代となる領域であるスクライブ領域に位置する前記半導体層の上表面に、選択的な熱酸化処理を通じて第１酸化膜を形成する酸化膜形成工程と、前記デバイス領域に位置する前記半導体層の上表面から前記半導体基板の上表面に至る、前記コラム構造を形成するためのトレンチを形成するトレンチ形成工程と、前記トレンチを介して露出した前記半導体基板の上表面に堆積形成して該トレンチを埋めつつ、前記デバイス領域に位置する前記半導体層の上表面に前記半導体層と同一の結晶構造を持つ第１エピタキシャル層を堆積形成するとともに、前記スクライブ領域に位置する前記半導体層の上表面に、前記半導体層とは異なる結晶構造を持つ第２エピタキシャル層を堆積形成するエピタキシャル層形成工程と、前記第１エピタキシャル層と共々、前記第２エピタキシャル層を前記第１酸化膜が露出するまで薄層化して、前記半導体層の上表面を平坦化する平坦化工程と、前記平坦化工程の実行後に、前記半導体層の上表面が露出するまで前記第１酸化膜の少なくとも一部を除去する第１酸化膜除去工程と、前記平坦化工程にて平坦化された前記半導体層の上表面に、前記半導体デバイスの残りの部分を形成するための第４エピタキシャル層を堆積形成する再エピタキシャル層形成工程と、前記第１酸化膜が除去されたことに起因して生じる前記第４エピタキシャル層の第２段差をデバイス形成用マスクの基準位置として、前記半導体デバイスの残りの部分を前記第４エピタキシャル層内部に作製し、前記半導体デバイスを完成するデバイス作製工程とを備えることとした。
【００１２】
半導体装置の製造方法としてのこのような方法では、平坦化工程において、第１エピタキシャル層と共々、第２エピタキシャル層を第１酸化膜が露出するまで薄層化し、半導体層の上表面を平坦化した後、第１酸化膜除去工程において、半導体層の上表面が露出するまで第１酸化膜の少なくとも一部を除去し、その後、再エピタキシャル層形成工程を開始する。既述したように、再エピタキシャル層形成工程にて形成される第４エピタキシャル層は、通常、該第４エピタキシャル層が形成される箇所の結晶構造を引き継いで堆積形成される。そのため、第４エピタキシャル層のうちの第１酸化膜が除去された箇所の上表面に堆積形成される部分と、第４エピタキシャル層のうちのそもそも第１酸化膜が形成されていなかった箇所の上表面に堆積形成される部分とは、その結晶構造が同一となり、成長する速度も略同一であって、デバイス領域及びスクライブ領域とを認識・判別することができないようにも思われる。しかしながら、平坦化工程が既に実行された後であるため、第１酸化膜を除去したことに起因して生じる第２段差は、再エピタキシャル形成工程が進行してしまっていても、第４エピタキシャル層の上表面に残される。そのため、そうした第２段差を基準位置とすることで、平坦化処理の実行後であっても、デバイス領域とスクライブ領域とを認識・判別することができるようになる。
【００１３】
ここで、例えば請求項４に記載の発明では、前記スクライブ領域は、複数の直線状の領域であり、前記酸化膜形成工程では、これら複数の直線状の領域が交差する交差領域の近傍に位置する前記第１酸化膜を所定のアライメントパターンに形成し、前記第１酸化膜除去工程では、前記酸化膜形成工程にて所定のアライメントパターンに形成された前記第１酸化膜を除去することとした。
【００１４】
半導体装置の製造方法としてのこのような方法では、基本的に、先の請求項３に記載の方法と同様に、スクライブ領域に対応する部分が第４エピタキシャル層上表面に第２段差として出現する。ただし、この方法によれば、そうした第２段差のうちの交差領域に対応する部分に、第１酸化膜のアライメントパターンが転写されるため、デバイス領域及びスクライブ領域をより正確に認識することができるようになる。
【００１５】
ところで、背景技術の欄に記載した技術においては、例えば研磨布を用いた機械研磨を通じて、例えば予め定められた時間だけ機械研磨するなどの時間管理により、半導体ウエハ４００上表面を平坦化していた。こうした時間管理のみによる平坦化工程では、平坦化する設備にもよるが、例えば図９（ａ）に示すように、半導体ウエハ４００の中央部が外周部（端部）に比べて厚くなってしまったり、逆に、例えば図９（ｂ）に示すように、半導体ウエハの外周部（端部）に比べて薄くなってしまったりして、十分な加工精度が得られないことが懸念される。
【００１６】
その点、上記請求項１〜４のいずれかに記載の製造方法において、例えば請求項５に記載の発明のように、前記酸化膜形成工程では、前記熱酸化処理を通じて、前記半導体ウエハ端部の上表面〜前記半導体ウエハの側面〜前記半導体ウエハ端部の下表面を覆う第２酸化膜を形成し、前記エピタキシャル層形成工程では、前記半導体層とは異なる結晶構造を持つ第３エピタキシャル層を前記第２酸化膜の上表面に堆積形成し、前記平坦化工程では、前記第３エピタキシャル層を前記第２酸化膜が露出するまで薄層化して、前記半導体層の上表面を平坦化するとともに、前記第３エピタキシャル層と前記第２酸化膜との硬度の差異に基づいて、平坦化を終了することが望ましい。
【００１７】
半導体装置の製造方法としてのこのような方法では、酸化膜形成工程において、半導体ウエハ端部の上表面〜半導体ウエハの側面〜半導体ウエハ端部の下表面に、これらを覆う第２酸化膜を形成する。次に、エピタキシャル層形成工程において、第３エピタキシャル層を第２酸化膜の上表面に堆積形成する。そして、平坦化工程において、例えば研磨布を用いた機械研磨を通じて、第３エピタキシャル層を第２酸化膜が露出するまで薄層化して、半導体層の上表面を平坦化する。
【００１８】
ここで、第２酸化膜は、第３エピタキシャル層よりも硬度が大きく、研磨布に対する抵抗力も大きい。そのため、第２酸化膜が露出した後の薄層化速度は、硬度の大きい第２酸化膜を研磨することになるため、硬度の小さい第３エピタキシャル層を研磨していた、第２酸化膜が露出する前の薄層化速度よりも遅くなり、半導体ウエハの薄層化に時間を要することになる。したがって、例えば半導体ウエハの薄層化速度を監視しつつ、薄層化速度が急激に遅くなった時点で機械研磨（平坦化）を終了する等、第３エピタキシャル層と第２酸化膜との硬度の差異に基づいて、平坦化を終了することとすれば、平坦化を的確に終了することができるため、先の図９（ａ）及び（ｂ）に示したような、半導体ウエハの中央部が外周部に比べて厚くなったり薄くなったりすることが少なくなる。
【００１９】
なお、上記請求項５に記載の製造方法において、例えば請求項６に記載の発明のように、前記平坦化工程の実行後、前記第２酸化膜を除去する第２酸化膜除去工程をさらに備えることとしてもよい。
【００２０】
また、酸化膜形成工程では、例えば請求項７に記載の発明のように、酸化膜形成用マスクを減圧化学気相成長を通じて前記半導体ウエハに形成した上で、前記熱酸化処理を実行することとしてもよく、例えば請求項８に記載の発明のように、酸化膜形成用マスクをプラズマ化学気相成長を通じて前記半導体ウエハに形成した上で、前記熱酸化処理を実行することとしてもよい。ちなみに、上記請求項７に記載の発明では、減圧化学気相成長を通じて半導体ウエハの上表面及び下表面の両面に酸化膜形成用マスクを薄い膜厚にて形成することができる。換言すれば、高い加工精度でもって酸化膜形成用マスクを形成することができる。したがって、そうした酸化膜形成用マスク及び熱酸化処理を通じて形成される第１酸化膜も、その形状を精度良く設定することができる。また、上記請求項８に記載の発明では、半導体ウエハの上表面及び下表面のいずれか一方の表面にのみ酸化膜形成用マスクを形成することができ、酸化膜形成用マスクが形成されない他方の表面には、熱酸化処理による酸化膜が形成されることとなる。こうした酸化膜は、既述したように、エピタキシャル層と比較して硬度が高いため、半導体ウエハのそりを抑制することができるようになる。
【００２１】
また、上記請求項１〜８のいずれかに記載の製造方法において、例えば請求項９に記載の発明のように、前記トレンチ形成工程では、エッチングを通じて前記トレンチを形成しており、前記第１酸化膜の上表面と前記半導体層の上表面との間に前記酸化膜形成工程において生じた第３段差に基づいて、エッチング用マスクを配置することもできる。
【００２２】
さらに、上記請求項１〜９のいずれかに記載の製造方法において、例えば請求項１０に記載の発明のように、前記平坦化工程では、前記第２エピタキシャル層と前記第１酸化膜との硬度の差異に基づいて、平坦化を終了することとしてもよい。
【００２３】
半導体装置の製造方法としてのこのような方法では、酸化膜形成工程において、スクライブ領域に第１酸化膜を形成する。次に、エピタキシャル層形成工程において、第２エピタキシャル層を第１酸化膜の上表面に堆積形成する。そして、平坦化工程において、例えば研磨布を用いた機械研磨を通じて、第１エピタキシャル層と共々、第２エピタキシャル層を第１酸化膜が露出するまで薄層化して、半導体層の上表面を平坦化する。
【００２４】
ここで、第１酸化膜は、第２エピタキシャル層よりも硬度が大きく、研磨布に対する抵抗力も大きい。そのため、第１酸化膜が露出した後の薄層化速度は、硬度の大きい第１酸化膜を研磨することになるため、硬度の小さい第２エピタキシャル層を研磨していた、第１酸化膜が露出する前の薄層化速度よりも遅くなり、半導体ウエハの薄層化に時間を要することになる。したがって、例えば半導体ウエハの薄層化速度を監視しつつ、薄層化速度が急激に遅くなった時点で機械研磨（平坦化）を終了する等、第２エピタキシャル層と第１酸化膜との硬度の差異に基づいて、平坦化を終了することとすれば、平坦化を的確に終了することができるため、先の図９（ａ）及び（ｂ）に示したような、半導体ウエハの中央部が外周部に比べて厚くなったり薄くなったりすることが少なくなる。なお、上記請求項５に記載の方法と併用も可能であり、併用する場合、平坦化をより的確に終了することができるようになる。
【００２５】
他方、上記目的を達成するため、請求項１１に記載の発明では、半導体基板と、該半導体基板と同一の結晶構造を持つ、同半導体基板の上表面に積層されるように形成された半導体層とを有して構成され、互いに導電型の異なるコラムが隣接して繰り返し配列されるコラム構造を有する半導体デバイスの一部として前記コラム構造が前記半導体層に作製される半導体ウエハとして、前記半導体デバイスが作製される領域であるデバイス領域を区画形成するとともに、当該半導体ウエハのダイシング時に切り代となる領域であるスクライブ領域に位置する前記半導体層の上表面に、第１酸化膜が露出するように形成されていることとした。
【００２６】
こうした半導体ウエハに対しては、通常、例えばエピタキシ法を通じて、半導体層の上表面に（第４）エピタキシャル層を形成する（再）エピタキシャル層形成工程と、堆積形成された（第４）エピタキシャル層内部に半導体デバイスの残りの部分を作製するデバイス作製工程とを通じて、半導体装置が製造される。（再）エピタキシャル層形成工程が開始される前にあっては、第１酸化膜が露出しているため、例えば光の反射率が異なる等、第１酸化膜の光学的な特徴と半導体層の光学的な特徴の差異に基づき、デバイス領域とスクライブ領域とを光学的に認識することができる。また、（再）エピタキシャル層形成工程が開始されると、堆積形成される（第４）エピタキシャル層は、通常、このエピタキシャル層が堆積形成される箇所の結晶構造を引き継いで堆積形成される。そのため、デバイス領域に堆積形成されるエピタキシャル層は、半導体層と同一の結晶構造を有することになる。しかしながら、スクライブ領域に位置する半導体層の上表面には、第１酸化膜が露出するように形成されていることから、このスクライブ領域に堆積形成されるエピタキシャル層は、半導体層の結晶構造を引き継ぐことができず、デバイス領域に堆積形成されるエピタキシャル層と異なる結晶構造を有することになる。このように、デバイス領域及びスクライブ領域間で、エピタキシャル層の結晶構造が異なると、エピタキシャル層の成長速度が異なり、ひいては、堆積形成されるエピタキシャル層の層厚も異なることになる。したがって、（再）エピタキシャル層形成工程が進行し、堆積形成されたエピタキシャル層内部に第１酸化膜が埋没しても、結晶構造の違いに起因して生じる層厚の相違、すなわち、エピタキシャル層に生じる（第１）段差に基づいて、デバイス領域とスクライブ領域とを認識することができるようになる。
【００２７】
上記請求項１１に記載の半導体ウエハにおいて、例えば請求項１２に記載の発明では、前記第１酸化膜には、前記半導体層の上表面に堆積形成される第４エピタキシャル層内部に前記半導体デバイスの残りの部分を作製する際に使用されるデバイス形成用マスクの基準位置を示すアライメントマークが形成されており、前記アライメントマークは、前記第１酸化膜の一部が所定のアライメントパターンに形成された部分であることとした。あるいは、上記請求項１１に記載の半導体ウエハにおいて、例えば請求項１３に記載の発明では、前記第１酸化膜には、前記半導体層の上表面に堆積形成される第４エピタキシャル層内部に前記半導体デバイスの残りの部分を作製する際に使用されるデバイス形成用マスクの基準位置を示すアライメントマークが形成されており、前記アライメントマークは、前記第１酸化膜の一部が所定のアライメントパターンに除去され、前記半導体層の上表面が露出された部分であることとした。
【００２８】
半導体ウエハとしてのこれら構造では、半導体ウエハに対して上述した（再）エピタキシャル層形成工程が開始されると、基本的に、先の請求項１１に記載の半導体ウエハと同様に、スクライブ領域に対応する部分が（第４）エピタキシャル層上表面に（第１あるいは第２）段差として出現する。ただし、この構造によれば、そうした（第１あるいは第２）段差のうちのアライメントマークに対応する部分には、アライメントパターンが転写されるため、デバイス領域及びスクライブ領域をより正確に認識することができるようになる。
【００２９】
上記請求項１１〜１３のいずれかに記載の半導体ウエハにおいて、例えば請求項１４に記載の発明では、まず、前記半導体ウエハ端部の上表面〜前記半導体ウエハの側面〜前記半導体ウエハ端部の下表面を覆う第２酸化膜が形成されていることとした。
【００３０】
こうした半導体ウエハに対しては、通常、半導体層の上表面にエピタキシャル層をさらに形成する（再）エピタキシャル層形成工程と、該エピタキシャル層形成工程を通じて形成されたエピタキシャル層及び半導体層に半導体デバイスを作製するデバイス作製工程とを通じて、半導体デバイスが作製されることはした通りである。そうした（再）エピタキシャル層形成工程では、半導体層の上表面にエピタキシャル層が形成されることはもちろんのこと、第２酸化膜の表面にもエピタキシャル層が形成されることがある。そうした場合、第２酸化膜の表面に形成されたエピタキシャル層を介して、「半導体基板下表面→第２酸化膜の表面に形成されたエピタキシャル層→半導体層に形成されたエピタキシャル層」といった経路にて、半導体基板の不純物が拡散することが懸念される。
【００３１】
その点、上記請求項１４に記載の発明のように、前記第２酸化膜のうちの、前記半導体ウエハ端部の上表面側及び下表面側のいずれか一方の表面は露出されていることとすれば、上記経路が切断されることとなるため、半導体基板の不純物が拡散することが抑制されるようになる。
【００３２】
なお、請求項１５に記載の発明のように、前記スクライブ領域は、複数の直線状の領域であり、前記アライメントマークは、これら直線状の領域が交差する領域である交差領域に位置する前記第１酸化膜に形成されていることとしてもよい。あるいは、請求項１６に記載の発明のように、前記スクライブ領域は、複数の直線状の領域であり、前記アライメントマークは、これら直線状の領域が交差する領域である交差領域の近傍に位置する前記第１酸化膜に形成されていることとしてもよい。
【発明を実施するための最良の形態】
【００３３】
以下、本発明に係る半導体ウエハの一実施の形態について、図１〜図３を併せ参照しつつ説明する。なお、図１は、本実施の形態の半導体ウエハの平面構造を示す平面図であり、図２は、図１中のＩＩ−ＩＩ線に沿った断面図であり、図３は、図１中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００３４】
これら図１〜図３に示すように、また、以下に詳述するように、本実施の形態の半導体ウエハ１では、半導体デバイスが作製される領域であるデバイス領域１０ａを区画形成するとともに、当該半導体ウエハ１のダイシング時に切り代となる領域であるスクライブ領域１０ｂに位置する半導体層２００の上表面に、第１酸化膜２０が露出するように形成されている。これにより、デバイス領域１０ａとスクライブ領域１０ｂとを認識・判別しようとしている。
【００３５】
本実施の形態の半導体ウエハ１は、図２及び図３に示されるように、例えば単結晶シリコンから形成された高濃度Ｎ導電型の半導体基板１００と、同じく単結晶シリコンから形成された低濃度導電型の半導体層２００とを有している。すなわち、半導体基板１００を構成するシリコンの結晶構造は、半導体層２００を構成するシリコンの結晶構造と同一の単結晶であり、この半導体層２００は、半導体基板１００の上表面に積層されるように形成されている。
【００３６】
半導体ウエハ１は、同図２及び図３に示されるように、互いに導電型の異なるコラムが隣接して繰り返し配列されるコラム構造を半導体層２００内部に有している。後述するが、この半導体層２００の上表面に、例えばエピタキシ法を通じてエピタキシャル層（図示略）をさらに堆積形成し、その堆積形成されたエピタキシャル層内部に、例えば３次元構造を有するＭＯＳトランジスタ素子やスーパージャンクション構造を有するトランジスタ素子が作製される。その際、半導体層２００内部に形成されたコラム構造は、そうしたトランジスタ素子の一部として機能することになる。
【００３７】
半導体ウエハ１の中央部は、図１に示されるように、基本的に、そうしたトランジスタ素子を含む半導体デバイスが作製される領域であるデバイス領域１０ａ、及び、半導体ウエハ１のダイシング時に切り代となる領域であるスクライブ領域１０ｂに、分割されている。詳しくは、スクライブ領域１０ｂは、デバイス領域１０ａを複数の矩形状に区画形成する複数の直線状の領域であり、このスクライブ領域１０ｂに位置する半導体層２００上表面の全面に、図２に示すように、例えば酸化シリコン（ＳｉＯ２）から形成された第１酸化膜２０が、露出するように所定の膜厚に形成されている。ちなみに、図３に示すように、直線状のスクライブ領域１０ｂが交差する交差領域１０ｃ（図１）に位置する第１酸化膜２０は所定のアライメントパターンに形成されており、第１酸化膜２０のうちのアライメントパターンに形成された部分は、デバイス形成用マスクの基準位置を示すアライメントマーク３０として機能する。
【００３８】
半導体ウエハ１の外周部（端部）には、図１〜図３に示すように、例えば酸化シリコン（ＳｉＯ２）から形成された第２酸化膜４０が形成されている。この第２酸化膜４０は、図２及び図３に示されるように、「半導体ウエハ１（正確には半導体層２００）端部の上表面〜半導体ウエハ１（正確には半導体層２００及び半導体基板１００）側面〜半導体ウエハ１（正確には半導体基板１００）端部の下表面」を覆うように、所定の膜厚にて形成されている。
【００３９】
以上説明した構造を有する半導体ウエハ１に対しては、既述したように、例えばエピタキシ法を通じて、半導体層２００の上表面にさらにエピタキシャル層（図示略）を形成する（再）エピタキシャル層形成工程と、その堆積形成されたエピタキシャル層及び半導体層２００内部に半導体デバイスを作製するデバイス作製工程とを通じて、半導体装置が製造される。
【００４０】
そうした（再）エピタキシャル層形成工程が開始される前にあっては、第１酸化膜２０及びアライメントマーク３０が当該半導体ウエハ１の上表面に露出しているため、例えば光の反射率が異なる等、第１酸化膜２０及びアライメントマーク３０の光学的な特徴と半導体層２００の光学的な特徴の差異に基づいて、デバイス領域１０ａとスクライブ領域１０ｂとを光学的に認識することができる。
【００４１】
次に、（再）エピタキシャル層形成工程が開始されると、堆積形成されるエピタキシャル層は、基本的に、このエピタキシャル層が堆積形成される箇所の結晶構造を引き継ぐ。したがって、デバイス領域１０ａに位置する半導体層２００は単結晶シリコンで構成されていることから、デバイス領域１０ａに堆積形成されるエピタキシャル層は、単結晶構造を有することになる。しかしながら、スクライブ領域１０ｂ及び交差領域１０ｃの上表面にはそれぞれ第１酸化膜２０及びアライメントマーク３０が形成されており、ウエハ端部１０ｄの上表面には第２酸化膜４０が形成されていることから、これら領域に堆積形成されるエピタキシャル層は、半導体層２００の結晶構造を引き継ぐことができず、多結晶構造を有することになる。
【００４２】
このように、結晶構造が異なると、（再）エピタキシャル層形成工程において堆積形成されるエピタキシャル層の成長速度が異なり、ひいては、堆積形成されたエピタキシャル層の層厚も異なることになる。具体的には、（再）エピタキシャル層形成工程において、単結晶構造にて成長する速度は、多結晶構造にて成長する速度よりも遅いため、デバイス領域１０ａに堆積形成されるエピタキシャル層の層厚の方が、スクライブ領域１０ｂや交差領域１０ｃ並びにウエハ端部１０ｄに堆積形成されるエピタキシャル層の層厚よりも薄くなる。そのため、これら領域間の層厚が異なり、堆積形成されるエピタキシャル層には、（第１）段差が形成されることになる。したがって、（再）エピタキシャル層形成工程が進行し、堆積形成されたエピタキシャル層内部に第１酸化膜２０及びアライメントマーク３０が埋没しても、結晶構造の違いに起因して生じる（第１）段差に基づいて、デバイス領域１０ａとスクライブ領域１０ｂとを認識することができる。
【００４３】
なお、交差領域１０ｃに位置する第１酸化膜２０が所定のアライメントパターンに形成されることで、アライメントマーク３０が構成されていることは既述した通りである。アライメントマーク３０は、実際には、図３に示されるように、第１酸化膜２０が形成されている部分３０ａと、第１酸化膜２０が形成されていない部分３０ｂとから構成されている。部分３０ａは、第１酸化膜２０と同様に、酸化シリコン（ＳｉＯ２）からなる一方、部分３０ｂは、後述するが、単結晶シリコンからなる。したがって、（再）エピタキシャル層形成工程が進行し、堆積形成されたエピタキシャル層内部にアライメントマーク３０が埋没しても、該アライメントマーク３０の部分３０ａに対応した突起（後述の第１段差Ｄ１（図５（ｃ）参照））がエピタキシャル層上表面に形成される。すなわち、所定のアライメントパターンに形成されたアライメントマーク３０がエピタキシャル層上表面に転写される。そのため、こうした突起（転写されたアライメントパターン）を基準として、デバイス領域１０ａとスクライブ領域１０ｂとをより的確に認識し、デバイス形成用マスクの位置合わせを正確に実行することができるようになる。
【００４４】
また、そうした（再）エピタキシャル層形成工程では、半導体層２００の上表面にエピタキシャル層が堆積形成されることはもちろんのこと、第２酸化膜４０の表面にもエピタキシャル層（図示略）が形成されることがある。そうした場合にあっては、第２酸化膜４０の表面に形成されたエピタキシャル層を介して、「半導体基板１００下表面→第２酸化膜４０の表面に形成されたエピタキシャル層→半導体層２００上表面に形成されたエピタキシャル層」といった経路にて、半導体基板１００の不純物が拡散することが懸念される。
【００４５】
その点、半導体ウエハ１としての上記構造では、第２酸化膜４０のうちの、半導体ウエハ１（正確には半導体層２００）端部の上表面及び下表面の両表面が露出しているため、上記経路は切断されている。したがって、半導体基板１００の不純物が拡散することを抑制することができる。
【００４６】
次に、上記構造を有する半導体ウエハを含む半導体装置を製造する方法について、図４及び図５を併せ参照しつつ説明する。なお、図４（ａ）〜（ｃ）は、本発明に係る半導体装置の製造方法の一実施の形態について、その製造プロセスを模式的に示した側面断面図であり、図５（ａ）〜（ｄ）は、図４に続く製造プロセスを模式的に示した側面断面図である。
【００４７】
上記構造を有する半導体ウエハを含む半導体装置を製造するに際しては、まず、半導体層形成工程として、例えばエピタキシ法を通じて、単結晶シリコンから形成された高濃度Ｎ導電型の半導体基板１００の上表面に、同じく単結晶シリコンから形成された低濃度Ｎ導電型の半導体層２００を積層するように形成する。なお、半導体基板１００を構成するシリコンは、半導体層２００を構成するシリコンと同一の単結晶構造を有する。こうした半導体ウエハを形成（準備）すると、次に、図４（ａ）〜（ｃ）に示される、酸化膜形成工程が実行される。
【００４８】
酸化膜形成工程では、まず、図４（ａ）に示されるように、例えばシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスとを気相で化学反応させる、いわゆるＣＶＤ（減圧化学気相成長）を通じて、「半導体層２００の上表面〜半導体層２００及び半導体基板１００の各側面〜半導体基板１００の下表面」に渡って、例えば膜厚「１５０ｎｍ」にて、酸化膜形成用マスク５０となるシリコン窒化膜（ＳｉＮ）を堆積形成する。そして、半導体層２００側のシリコン窒化膜上表面に、例えば膜厚「１．２５μｍ」にて、ポジ型のフォトレジスト（図４（ａ）では図示略）を塗布（スピンコーティング）する。
【００４９】
酸化膜形成工程では、次に、例えばフォトリソグラフィ及びドライエッチングを通じて、第１酸化膜２０及びアライメントマーク３０並びに第２酸化膜４０を形成したい部分を雰囲気に露出させる。詳しくは、上記フォトレジスト６０がシリコン窒化膜上表面に塗布された半導体ウエハを図示しない露光装置にセットし、所定のアライメントパターンが焼き付けられている図示しないマスクを通して、レーザ光をフォトレジスト６０に照射する。このフォトレジスト６０はポジ型であるため、レーザ光に露光された部分は現像液に溶解して除去され、露光されなかった部分はシリコン窒化膜上に残されることになる。そして、フォトレジスト６０を例えば１５０度で焼き固めた後、こうしたフォトレジスト６０をマスクとして、シリコン窒化膜をプラズマガス中で、ドライエッチング除去する。こうして、図４（ｂ）に示すような酸化膜形成用マスク５０が形成される。すなわち、ウエハ端部１０ｄ（半導体ウエハの端から内方へおよそ「１０ｍｍ」までの領域）では、酸化膜形成用マスク５０を介して、半導体層２００端部の上表面並びに半導体層２００及び半導体基板１００の各側面（後に第２酸化膜４０が形成される部分）が雰囲気に露出する。また、交差領域１０ｃでは、酸化膜形成用マスク５０を介して、後に第１酸化膜２０及びアライメントマーク３０が形成される部分が雰囲気に露出する。なお、残されたフォトレジスト６０は、例えば酸素プラズマを通じて灰化除去（アッシング）される。
【００５０】
酸化膜形成工程では、続いて、酸化膜形成用マスク５０が形成された半導体ウエハを例えば「９５０度」という高温の酸化性雰囲気中に収容し、スチームを用いた、いわゆるウエット酸化を例えば「６２０分間」実行する。これにより、酸化膜形成用マスク５０に覆われず雰囲気に露出していた部分が選択的に酸化され、図４（ｃ）に示すように、交差領域１０ｃには、アライメントマーク３０となる酸化膜が形成され、ウエハ端部１０ｄには、第２酸化膜４０が形成されることになる。なお、図示を割愛しているが、スクライブ領域１０ｂには、第１酸化膜２０が形成されることになる（図２参照）。
【００５１】
こうして酸化膜形成工程を終えると、次に、この酸化膜形成工程にて使用された酸化膜形成用マスク５０を除去し、半導体層２００にコラム構造を形成するためのトレンチを形成するトレンチ形成工程を実行する。
【００５２】
詳しくは、トレンチ形成工程では、まず、図５（ａ）に示すように、第１酸化膜２０及びアライメントマーク３０の上表面と半導体層２００の上表面との間に、上記酸化膜形成用マスク５０を除去したことにより生じる（第３）段差Ｄ３に基づいて、図示しないエッチング用マスクを配置する。そして、デバイス領域１０ａに位置する半導体層２００に対し、エッチング用マスクを介したエッチングを実行し、半導体層２００の上表面から半導体基板１００の上表面に至るトレンチ（図５（ａ）では図示略）を複数形成する。そして、エッチング用マスクを除去した上で、続くエピタキシャル層形成工程を実行する。
【００５３】
続くエピタキシャル層形成工程では、例えばエピタキシ法を通じて、上記トレンチ７０を介して露出した半導体基板１００の上表面や半導体層２００上表面に対し、エピタキシャル層を堆積形成する。詳しくは、図５（ｂ）に示すように、まず、トレンチ７０を介して露出した半導体基板１００の上表面に第１エピタキシャル層８０ａが堆積形成され、トレンチ７０を埋める。トレンチ７０を埋め尽くすと、次に、第１エピタキシャル層８０ａは、デバイス領域１０ａに位置する半導体層２００の直上部分及びトレンチ７０の直上部分に堆積形成される。なお、この第１エピタキシャル層８０ａは、トレンチ７０内部にあっては、半導体基板１００の結晶構造を引き継ぐため、単結晶構造を有することになり、デバイス領域１０ａに位置する半導体層２００の直上部分にあっても、半導体層２００の結晶構造を引き継ぐため、単結晶構造を有することになる。また、第１エピタキシャル層８０ａの上表面には、図５（ｂ）に示されるように、デバイス領域１０ａに位置する半導体層２００にトレンチ７０が形成されていることに起因して、凹凸が形成される。一方、図示しないスクライブ領域１０ｂ及び交差領域１０ｃにおいては、図示しない第１酸化膜２０及びアライメントマーク３０（正確には部分３０ａ）の上表面に、第２エピタキシャル層８０ｂが堆積形成される。この第２エピタキシャル層８０ｂは、半導体層２００の結晶構造を引き継ぐことができないため、多結晶構造を有することになる。また、第２エピタキシャル層８０ｂの上表面にも、図５（ｂ）に示されるように、交差領域１０ｃに位置する半導体層２００にアライメントマーク３０が形成されていることに主に起因して、凹凸が形成される。他方、ウエハ端部１０ｄにおいては、第２酸化膜４０の上表面に、第３エピタキシャル層８０ｃが堆積形成される。この第３エピタキシャル層８０ｃは、半導体層２００の結晶構造を引き継ぐことはできないため、多結晶構造を有することになる。
【００５４】
次に、エピタキシャル層形成工程において凹凸が形成された半導体層２００上表面を平坦にすべく、平坦化工程を実行する。この平坦化工程においては、例えば研磨布を用いた機械研磨を通じて、第１エピタキシャル層８０ａと共々、第２エピタキシャル層８０ｂを、図示しない第１酸化膜２０及びアライメントマーク３０が雰囲気に露出するまで薄層化するとともに、第３エピタキシャル層８０ｃを第２酸化膜４０が雰囲気に露出するまで薄層化して、半導体層２００上表面を平坦化する。ここで、第１酸化膜２０及びアライメントマーク３０並びに第２酸化膜４０は、第１〜第３エピタキシャル層８０ａ〜８０ｃよりもそれぞれ硬度が大きく、研磨布に対する抵抗力も大きい。そのため、第１酸化膜２０及びアライメントマーク３０並びに第２酸化膜４０の露出後の薄層化速度は、これらの露出前の薄層化速度よりも遅くなり、半導体層２００の平坦化に時間を要することになる。したがって、例えば、半導体層２００の薄層化速度を監視しつつ、薄層化速度が急激に遅くなった時点で機械研磨（平坦化）を終了することで、図５（ｃ）に示すような、半導体層２００上表面が平坦化された半導体ウエハが得られることになる。このように、第１酸化膜２０及びアライメントマーク３０並びに第２酸化膜４０と第１〜第３エピタキシャル層８０ａ〜８０ｃとの硬度の差異に基づいて、平坦化を的確に終了することができるため、先の図９（ａ）及び（ｂ）に示したような、半導体ウエハの中央部が外周部に比べて厚くなったり薄くなったりすることが少なくなる。また、デバイス領域１０ａに位置する半導体層２００の上表面、交差領域１０ｃに位置するアライメントマーク３０の上表面、並びに、ウエハ端部１０ｄに位置する第２酸化膜４０の上表面はそれぞれ、確かに平坦化されているものの、図５（ｃ）に示すように、デバイス領域１０ａに位置する半導体層２００の上表面と、交差領域１０ｃに位置するアライメントマーク３０の上表面との間に、段差Ｄ４が形成されている。平坦化工程においては、既述したように、半導体ウエハの上表面にやわらかい研磨布を押圧して研磨する機械研磨を採用している。そのため、研磨布は、機械研磨の際に、半導体ウエハ上表面の形状に合わせて変形するため、第１エピタキシャル層８０ａの上表面も第２エピタキシャル層８０ｂの上表面も同様に研磨され、こうした段差Ｄ４が形成されることになる。また、第２酸化膜４０に堆積形成されたエピタキシャル層８０ｃを除去することにより、先の半導体ウエハ１（図１〜図３参照）が完成することになる。
【００５５】
次に、こうして半導体層２００上表面が平坦化された半導体ウエハに対し、半導体層２００の上表面に、半導体デバイスの残りの部分を内部に形成するための第４エピタキシャル層を堆積形成する再エピタキシャル層形成工程を実行する。
【００５６】
そうした再エピタキシャル層形成工程が開始される前にあっては（図５（ｃ）参照）、第１酸化膜２０及びアライメントマーク３０が半導体ウエハの上表面に露出しているため、例えば光の反射率が異なる等、第１酸化膜２０及びアライメントマーク３０の光学的な特徴と半導体層２００の光学的な特徴の差異に基づいて、デバイス領域１０ａとスクライブ領域１０ｂとを光学的に認識することができることは、既述した通りである。
【００５７】
また、再エピタキシャル層形成工程が開始されると、デバイス領域１０ａに位置する半導体層２００は単結晶シリコンで構成されていることから、デバイス領域１０ａに堆積形成される（第４）エピタキシャル層８０ｄは、単結晶構造を有することになる。一方、スクライブ領域１０ｂ及び交差領域１０ｃの上表面にはそれぞれ第１酸化膜２０及びアライメントマーク３０が形成されていることから、これら領域１０ｂ及び１０ｃに堆積形成される（第４）エピタキシャル層８０ｅのうち、第１酸化膜２０及びアライメントマーク３０上表面に形成される部分は、半導体層２００の結晶構造を引き継ぐことはできず、多結晶構造を有することになる。また、これら領域１０ｂ及び１０ｃに堆積形成される（第４）エピタキシャル層８０ｅのうち、半導体層２００上表面に形成される部分は、半導体層２００の結晶構造を引き継ぐことができ、単結晶構造を有することになる。同じく、ウエハ端部１０ｄの上表面には第２酸化膜４０が形成されていることから、このウエハ端部１０ｄに堆積形成される（第４）エピタキシャル層８０ｆも、半導体層２００の結晶構造を引き継ぐことができず、多結晶構造を有することになる。したがって、再エピタキシャル層形成工程において、単結晶構造にて成長する速度は、多結晶構造にて成長する速度よりも遅いため、デバイス領域１０ａに堆積形成されるエピタキシャル層８０ｄの層厚の方が、スクライブ領域１０ｂや交差領域１０ｃ並びにウエハ端部１０ｄに堆積形成されるエピタキシャル層８０ｅ並びに８０ｆの層厚よりも薄くなる。そのため、これら領域間の層厚が異なり、堆積形成されたエピタキシャル層には、（第１）段差Ｄ１が形成されることになる。したがって、再エピタキシャル層形成工程が進行し、堆積形成されたエピタキシャル層内部に第１酸化膜２０及びアライメントマーク３０が埋没しても、結晶構造の違いに起因して生じる段差Ｄ１に基づいて、デバイス領域１０ａとスクライブ領域１０ｂとを認識することができる。特に、アライメントマーク３０上表面に堆積形成されたエピタキシャル層上表面には、アライメントパターンが転写される。そのため、デバイス作製工程では、デバイス領域１０ａとスクライブ領域１０ｂとをより的確に認識し、デバイス形成用マスクの位置合わせを正確に実行することができるようになる。
【００５８】
次に、主に（第４）エピタキシャル層８０ｄに半導体デバイスの残りの部分を作製する、デバイス作製工程を実行する。なお、デバイス作製工程における具体的な作製手順については、半導体デバイスの種類によって異なり、また、周知でもあるため、詳細についてのここでの説明を割愛するが、上述した段差Ｄ１、特に、アライメントパターンが転写された部分をデバイス形成用マスクの位置合わせの基準位置として使用し、３次元構造を有するＭＯＳトランジスタ素子やスーパージャンクション構造を有するトランジスタ素子のような半導体装置が完成することになる。
【００５９】
なお、本発明に係る半導体装置の製造方法及び半導体ウエハは、上記実施の形態で例示した方法及び構成に限られるものではなく、本実施の形態を適宜変更した例えば次の形態として実行することもできる。
【００６０】
上記実施の形態の半導体ウエハ１では、アライメントマーク３０は、交差領域１０ｃに位置する第１酸化膜２０に形成されていたが、アライメントマーク３０の形成位置は、これに限らない。他に例えば、図１に対応する図として図６に示すように、アライメントマーク３０が交差領域１０ｃ近傍の近傍領域１０ｅに位置する第１酸化膜２０に形成された半導体ウエハ１ａとしてもよい。要は、第１酸化膜に形成されていれば、上記実施の形態の半導体ウエハ１に準じた効果を得ることはできる。
【００６１】
上記実施の形態の半導体ウエハ１（変形例を含む）では、スクライブ領域１０ｂは、複数の矩形状に区画形成する複数の直線状の領域としていたが、これに限らない。デバイス領域１０ａの形状については、矩形状の他にも多角状や円形状など、任意である。要は、スクライブ領域が、そうした任意の形状を有するデバイス領域を区画形成するとともに、当該半導体ウエハのダイシング時に切り代となる領域であればよい。
【００６２】
上記実施の形態の半導体ウエハ１（変形例を含む）では、「半導体ウエハ１端部の上表面〜半導体ウエハ１側面〜半導体ウエハ１端部の下表面」を覆うように、所定の膜厚にて形成され、かつ、第２酸化膜４０の上表面及び下表面が露出するように形成された構造が採用されていたが、これに限らず、第２酸化膜４０の上表面及び下表面の少なくともいずれか一方が露出するように形成された構造を採用してもよい。これによっても、第２酸化膜４０表面に形成されるエピタキシャル層を介して半導体基板１０の不純物が拡散する経路を切断することができるため、上記実施の形態の半導体ウエハ１に準じた効果を得ることができるようになる。また、こうした不純物の外方拡散が生じない、あるいは、不純物の外方拡散が半導体層２００に作製される半導体デバイスの動作に影響を与えないのであれば、第２酸化膜４０を割愛した構造を採用してもよい。
【００６３】
上記実施の形態の半導体ウエハ１（変形例を含む）では、酸化膜形成用マスク５０が予め所定のアライメントパターニングされ、熱酸化されることにより、アライメントマーク３０が所定のアライメントパターンに形成された構造を採用していたが、これに限らない。他に例えば、熱酸化を通じて予め形成された第１酸化膜２０をエッチング除去することにより、アライメントマーク３０が所定のアライメントパターンに形成された構造を採用してもよい。これによっても、半導体ウエハ１に準じた効果を得ることはできる。
【００６４】
上記実施の形態の半導体層地の製造方法では、トレンチ形成工程において、先の図５（ａ）に示すように、第１酸化膜２０及びアライメントマーク３０の上表面と半導体層２００の上表面との間に、酸化膜形成用マスク５０を除去したことにより生じる（第３）段差Ｄ３に基づいて、エッチング用マスクを配置していたが、これに限らない。他に例えば、第１酸化膜２０及びアライメントマーク３０が雰囲気に露出しているため、半導体層２００との光学的な特徴の差異に基づいて、エッチング用マスクを配置してもよい。
【００６５】
上記実施の形態の半導体装置の製造方法（変形例を含む）では、平坦化工程において、第１〜第３エピタキシャル層８０ａ〜８０ｃと、第１酸化膜及びアライメントマーク３０並びに第２酸化膜４０との硬度の差異に基づいて、平坦化を終了していたがこれに限らない。他に例えば、第１及び第２エピタキシャル層８０ａ及び８０ｂと第１酸化膜２０及びアライメントマーク３０との硬度の差異にのみ基づき平坦化を終了してもよく、あるいは、第３エピタキシャル層８０ｃと第２酸化膜４０との硬度の差異のみに基づき平坦化を終了してもよい。このように変形しても、上記実施の形態に準じた効果を得ることはできる。
【００６６】
上記実施の形態の半導体層の製造方法（変形例を含む）では、酸化膜形成工程において、図４（ａ）に示すように、酸化膜形成用マスク５０を減圧化学気相成長を通じて半導体ウエハに形成した上で熱酸化処理を実行していたが、これに限らない。他に例えば、酸化膜形成用マスクをプラズマ化学気相成長を通じて半導体ウエハに形成した上で熱酸化処理を実行してもよい。要は、第１酸化膜２０及びアライメントマーク３０並びに第２酸化膜４０を熱酸化を通じて精度良く形成することができれば、酸化膜形成用マスクの形成方法は任意である。
【００６７】
上記実施の形態の半導体装置の製造方法（変形例を含む）では、図５（ｄ）に示すように、結晶構造の違いに起因して第４エピタキシャル層８０ｄ〜８０ｆに生じる段差Ｄ１をデバイス形成用マスクの基準位置として、デバイス領域１０ａに位置する半導体層２００内部に半導体デバイスを作製していたが、基準位置を認識する方法としてはこれに限らない。他に例えば、先の図５（ｄ）に続く図として図７（ａ）に示すように、平坦化工程の実行後、半導体層２００の上表面が露出するまでアライメントマーク３０（あるいは第１酸化膜２０）並びに第２酸化膜４０を除去する第１酸化膜除去工程並びに第２酸化膜除去工程を実行する。そして、デバイス作製工程では、図７（ｂ）に示すように、アライメントマーク３０（あるいは第１酸化膜２０）が除去されたことに起因して、第４エピタキシャル層８０ｄと８０ｈとの（第２）段差Ｄ２を、デバイス形成用マスクの基準位置として使用し、デバイス領域１０ａに位置する半導体層２００内部に半導体デバイスを作製してもよい。半導体装置としてのこのような方法では、再エピタキシャル層形成工程において、
アライメントマーク３０（第１酸化膜２０）が除去された箇所の上表面に堆積形成される第４エピタキシャル層８０ｇと、そもそもアライメントマーク３０（第１酸化膜２０）が形成されていなかった箇所の上表面に堆積形成される第４エピタキシャル層８０ｈとは、その結晶構造が同一となり、成長する速度も略同一であって、デバイス領域１０ａとスクライブ領域１０ｂとを認識・判別することができないようにも思われる。しかしながら、平坦化工程が既に実行された後であるため、アライメントマーク３０（あるいは第１酸化膜２０）を除去したことに起因して生じる（第２）段差Ｄ２は、再エピタキシャル形成工程が進行してしまっていても、第４エピタキシャル層の上表面に残される。そのため、そうした（第２）段差Ｄ２を、デバイス形成用マスクの基準位置とすることができ、平坦化処理の実行後であっても、デバイス領域とスクライブ領域とを認識・判別することができるようになる。もっとも、第２酸化膜除去工程については、これを割愛しても、所期の目的を達成することはできる。
【００６８】
上記実施の形態の半導体装置の製造方法（変形例を含む）では、先の図４（ｂ）に示すように、「半導体層２００の上表面〜半導体層２００及び半導体基板１００の各側面〜半導体基板１００の下表面」に渡って形成されていた酸化膜形成用マスク５０のうち、「半導体ウエハ端部の上表面〜半導体ウエハ側面〜半導体ウエハ端部の下表面」の部分を、上記フォトリソグラフィ及びエッチングを通じて除去していた。そして、続く酸化膜形成工程において、「半導体ウエハ端部の上表面〜半導体ウエハ側面〜半導体ウエハ端部の下表面」に第２酸化膜４０を形成していた。しかし、この第２酸化膜４０については、これを形成しなくともよい。すなわち、半導体ウエハの全表面に渡って形成された酸化膜形成用マスク５０のうち、「半導体ウエハ端部の上表面〜半導体ウエハ側面〜半導体ウエハ端部の下表面」の部分を除去することなく、続く酸化膜形成工程を実行することとしてもよい。これにより、第２酸化膜４０は形成されないものの、所期の目的を達成することはできる。
【図面の簡単な説明】
【００６９】
【図１】本発明に係る半導体ウエハの一実施の形態について、その平面構造を示す平面図。
【図２】同実施の形態の半導体ウエハの側面構造を示す断面図であって、図１のＩＩ−ＩＩ線に沿った断面図。
【図３】同実施の形態の半導体ウエハの側面構造を示す断面図であって、図１のＩＩＩ−ＩＩＩ線に沿った断面図。
【図４】本発明に係る半導体装置の製造方法の一実施の形態について、（ａ）〜（ｃ）は、その製造プロセスを模式的に示す側面断面図。
【図５】本発明に係る半導体装置の製造方法の一実施の形態について、（ａ）〜（ｄ）は、図４に続く製造プロセスを模式的に示す側面断面図。
【図６】半導体ウエハの変形例について、その平面構造を示す平面図。
【図７】半導体装置の製造方法の変形例について、（ａ）及び（ｂ）は、その製造プロセスを模式的に示す側面断面図。
【図８】従来の半導体装置の製造方法について、（ａ）〜（ｄ）は、その製造プロセスを模式的に示す側面断面図。
【図９】（ａ）及び（ｂ）は、従来の半導体装置の製造方法の平坦化工程において、生じることのある半導体ウエハの片削りを示す側面断面図。
【符号の説明】
【００７０】
１…半導体ウエハ、１０ａ…デバイス領域、１０ｂ…スクライブ領域、１０ｃ…交差領域、１０ｄ…ウエハ端部、１０ｅ…近傍領域、２０…第１酸化膜、３０…アライメントマーク、３０ａ、３０ｂ…部分、４０…第２酸化膜、５０…酸化膜形成用マスク、６０…フォトレジスト、７０…コラム構造形成用トレンチ、８０ａ…第１エピタキシャル層、８０ｂ…第２エピタキシャル層、８０ｃ…第３エピタキシャル層、８０ｄ〜８０ｉ…第４エピタキシャル層、１００…半導体基板、２００…半導体層、２１０…デバイス領域、２２０…アライメント領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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