(57)【要約】【課題】短い発振安定時間を確保するとともに、低消費電流な発振回路を提供することを主たる目的とする。【解決手段】発振回路１０は、増幅回路（インバータ回路１１）を有し、インバータ回路１１の出力端子を介してクロック信号ＣＬＫが出力される。インバータ回路１１は、第１のインバータ１２と第２のインバータ１３とから構成されている。インバータ回路１１は制御回路３０と接続され、制御信号Ｃｔｒｌに応じてその駆動能力が調節されている。具体的には例えば、発振回路１０の動作開始直後から発振が安定するまでの一定期間は、制御回路３０からハイレベルの制御信号Ｃｔｒｌ１（Ｈ），Ｃｔｒｌ２（Ｈ）が第１及び第２のインバータ１２，１３に供給され、両者が同時に動作する。そして発振安定時間経過後は、第１及び第２のインバータ１２，１３のいずれか一方のみが動作を継続し、他方は動作を停止する。【選択図】図１
2008147815.tif 000002
【特許請求の範囲】
【請求項１】
振動子と、
前記振動子の両端と接地端子との間に接続された容量素子と、
前記振動子と並列接続された増幅回路と、
前記増幅回路の駆動能力を調節する制御回路とを備えることを特徴とする発振回路。
【請求項２】
前記増幅回路は第１及び第２のインバータ回路を含み、
前記制御回路は、発振開始から一定期間、前記第１及び第２のインバータ回路の両者を動作させ、
発振安定時間経過後に前記第１及び第２のインバータ回路のいずれか一方のみを動作させ、他方の動作を停止するように制御することを特徴とする請求項１に記載の発振回路。
【請求項３】
前記振動子は、セラミック振動子または水晶振動子であることを特徴とする請求項１または請求項２に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータ等に用いられる発振回路に関するものである。
【背景技術】
【０００２】
従来よりマイクロコンピュータ等に用いられる発振回路として、水晶振動子やセラミック振動子などの固体振動子（電圧を印加することで固有の振動を起こす部品）を用いたものが広く知られている。
【０００３】
図３は従来例に係る発振回路の概略である。この発振回路１００は、ＬＳＩ内部に増幅回路としてＣＭＯＳインバータから成るインバータ回路１０１を有し、インバータ回路１０１の出力端子を介してクロック信号ＣＬＫが出力される。インバータ回路１０１の入力端子及び出力端子は、一対の外部端子（外部接続端子１０２，１０３）と接続されている。外部接続端子１０２と外部接続端子１０３の間には、インバータ回路１０１にバイアスを与える帰還抵抗１０４がインバータ回路１０１に対して並列に接続されている。
【０００４】
また、ＬＳＩ外部であって、外部接続端子１０２と外部接続端子１０３の間には、外付けの振動子１０５（セラミック振動子や水晶振動子）が接続されている。振動子１０５の両端と接地端子ＧＮＤとの間には、それぞれ容量素子１０６，１０７が接続されている。容量素子１０６，１０７の電気容量（Ｆ）は、期待する周波数のクロック信号ＣＬＫが得られるように設計されている。以上が従来の発振回路１００の回路構成の概略である。
【０００５】
このような発振回路１００は、回路が起動して発振を開始してから当該発振が安定するまでに一定の時間が必要となる。以下、この待ち時間を発振安定時間と略す。発振安定時間が経過するまでは、出力されるクロック信号ＣＬＫの振幅が小さく、高い周波数成分が多く含まれているため、マイクロコンピュータを動作させるクロック信号の規格を満たすことができない。
【０００６】
そのため、従来の発振回路１００では、発振安定時間を出来る限り短くする観点から、インバータ回路１０１の駆動能力を高く設計していた。つまり、インバータ回路１０１が低出力インピーダンスとなるように、回路を構成するトランジスタのサイズ（ＧＷ／ＧＬ）を大きくしていた。なお、ＧＷはトランジスタのチャネル幅を意味し、ＧＬはチャネル長を意味する。
【０００７】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開平１０−２２４１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、インバータ回路１０１を構成するトランジスタのサイズを大きくすると、発振安定時間を短くできる一方で消費電流が増大するという問題があった。
【０００９】
そこで本発明は、短い発振安定時間を確保するとともに、低消費電流な発振回路を提供することを主たる目的とする。
【課題を解決するための手段】
【００１０】
本発明は上記課題に鑑みてなされたものであり、主な特徴は以下のとおりである。すなわち本発明の発振回路は、振動子と、前記振動子の両端と接地端子との間に接続された容量素子と、前記振動子と並列接続された増幅回路と、前記増幅回路の駆動能力を調節する制御回路とを備えることを特徴とする。
【００１１】
また、前記増幅回路は第１及び第２のインバータ回路を含み、前記制御回路は、発振開始から一定期間、前記第１及び第２のインバータ回路の両者を動作させ、発振安定時間経過後に前記第１及び第２のインバータ回路のいずれか一方のみを動作させるように制御することを特徴とする。
【発明の効果】
【００１２】
本発明は、発振回路を構成する増幅回路の駆動能力を調節する制御回路を備えている。そのため、発振安定時間が経過する前後で駆動能力を調節することが可能となり、短い発振安定時間を確保するとともに、従来構造に比して低消費電流な発振回路を実現することができる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の実施形態について図面を参照しながら説明する。なお、従来と同様の構成については同一の符号を示しその説明を省略するか簡略する。
【００１４】
図１は本実施形態に係る発振回路１０の構成の一例を示す回路図の概略である。発振回路１０は、ＬＳＩ内部に増幅回路としてＣＭＯＳインバータを含むインバータ回路１１を有し、インバータ回路１１の出力端子を介してクロック信号ＣＬＫが出力される。
【００１５】
インバータ回路１１の入力端子及び出力端子は、一対の外部端子（外部接続端子１０２と外部接続端子１０３）と接続されている。そして、外部接続端子１０２と外部接続端子１０３の間には、帰還抵抗１０４がインバータ回路１１に対して並列に接続されている。
【００１６】
インバータ回路１１は、スイッチ素子付きの第１のインバータ１２と第２のインバータ１３とから構成されている。第１のインバータ１２は、例えば図２に示すように電源電圧Ｖｄｄを供給する端子（以下、電源供給端子）１４と接地端子ＧＮＤとの間に接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳとする）１５とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとする）１６とから成るＣＭＯＳインバータ１７と、電源供給端子１４とＰＭＯＳ１５との間に接続されたスイッチ用のＰＭＯＳ１８と、ＮＭＯＳ１６と接地端子ＧＮＤとの間に接続されたスイッチ用のＮＭＯＳ１９とから構成されている。同様に、第２のインバータ１３は、ＰＭＯＳ２０及びＮＭＯＳ２１とから成るＣＭＯＳインバータ２２と、スイッチ用のＰＭＯＳ２３及びＮＭＯＳ２４とから構成されている。
【００１７】
インバータ回路１１は制御回路３０と接続され、制御回路３０から供給される制御信号Ｃｔｒｌに応じてその駆動能力が調節されている。具体的には例えば、発振回路１０の動作開始直後から発振が安定するまでの一定期間は、制御回路３０からハイレベルの制御信号Ｃｔｒｌ１（Ｈ），Ｃｔｒｌ２（Ｈ）が第１及び第２のインバータ１２，１３に供給される。これにより、ＰＭＯＳ１８，２３及びＮＭＯＳ１９，２４はオンし、第１及び第２のインバータ１２，１３の両者が同時に動作する。なお、図２において＊Ｃｔｒｌは制御信号Ｃｔｒｌの逆相の信号であること意味する。
【００１８】
発振安定時間経過後、制御回路３０によっていずれかの制御信号Ｃｔｒｌ１，Ｃｔｒｌ２の一方をハイレベルからロウレベルに変化させる。これによりＰＭＯＳ１８とＮＭＯＳ１９、あるいはＰＭＯＳ２３とＮＭＯＳ２４のいずれかの一組がオフする。そして、第１及び第２のインバータ１２，１３のいずれか一方のみが動作を継続し、他方は動作を停止する。換言すれば制御回路３０を用いて動作するインバータの数を変え、インバータ回路１１全体としての駆動能力を切り換えている。なお、いずれか一方のインバータのみの動作であってもクロック信号ＣＬＫの発振に悪影響が生じないように第１及び第２のインバータ１２，１３の駆動能力が設計されているものとする。
【００１９】
なお、制御回路３０は少なくともタイマー回路（不図示）を含み、発振開始からの時間の経過をカウントする。そして、制御信号Ｃｔｒｌ１あるいはＣｔｒｌ２の信号を変化させる時点は、発振安定時間の長さを考慮しながらタイマー回路で任意に設定できるものとする。
【００２０】
また、ＬＳＩ外部であって、外部接続端子１０２と外部接続端子１０３の間には、外付けの振動子１０５（セラミック振動子や水晶振動子）がインバータ回路１１及び帰還抵抗１０４に対して並列に接続されている。振動子１０５の両端と接地端子ＧＮＤとの間には、それぞれ容量素子１０６，１０７が接続されている。
【００２１】
このように、本実施形態では制御回路３０を用い、発振開始からの時間の経過に応じてインバータ回路１１の駆動能力を調節している。そのため、発振開始直後から発振が安定するまでの時間は、駆動能力が高い状態でインバータ回路１１を動作させて短い発振安定時間を確保することができる。そして、発振安定時間経過後はインバータ回路１１を構成する一部のインバータのみを動作させて低消費電流を実現することができる。例えば第１及び第２のインバータ１２，１３が同じサイズのトランジスタから構成されていた場合、発振安定時間経過後の消費電流を発振安定時間経過前に比べて半分にすることができる。
【００２２】
本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。例えば、上記ではインバータ回路１１が第１及び第２のインバータ１２，１３から成る構成を示したが、更に複数のインバータから構成されていてもよい。また、最適な消費電流になるように第１のインバータ１２と第２のインバータ１３とで、構成するトランジスタのサイズを変えてもよい。本発明は振動子を用いた発振回路に広く適用できるものである。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係る発振回路を示す回路図である。
【図２】本発明の実施形態に係るインバータ回路の一例を示す回路図である。
【図３】従来の発振回路を示す回路図である。
【符号の説明】
【００２４】
１０  発振回路    １１  インバータ回路    １２  第１のインバータ
１３  第２のインバータ    １４  電源供給端子    
１５，１８，２０，２３  Ｐチャネル型ＭＯＳトランジスタ
１６，１９，２１，２４  Ｎチャネル型ＭＯＳトランジスタ
１７，２２  ＣＭＯＳインバータ    ３０  制御回路    １００  発振回路
１０１  インバータ回路    １０２  外部接続端子    １０３  外部接続端子
１０４  帰還抵抗    １０５  振動子    １０６，１０７  容量素子
ＣＬＫ  クロック信号    Ｏｕｔ  出力端子    Ｖｄｄ  電源電圧
【図１】
2008147815.tif 000003
【図２】
2008147815.tif 000004
【図３】
2008147815.tif 000005