(57)【要約】【課題】閉じ込め型のセンスアンプ動作における閉じ込め動作の開始タイミングを調整できるようにする。【解決手段】複数のメモリセルを有するメモリセルアレイのビット線に対して切り離し可能なように接続され、メモリセルからのデータ読み出し動作中にメモリセルアレイのビット線を切り離してデータ信号を増幅する閉じ込め動作を行うセンスアンプ３１に加え、センスアンプでの閉じ込め動作に係るタイミングを調整するタイミング調整回路３６を設け、閉じ込め動作のタイミングを調整可能にし、閉じ込め動作のタイミングを設定できるようにする。【選択図】図３
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【特許請求の範囲】
【請求項１】
閉じ込め型のセンスアンプ動作を行う半導体記憶装置であって、
複数のビット線と、当該ビット線に交差するように配置された複数のワード線と、上記ビット線と上記ワード線の交差部に設けられた複数のメモリセルを有するメモリセルアレイと、
上記メモリセルアレイのビット線に対して切り離し可能なように接続され、上記メモリセルからのデータ読み出し動作中に上記メモリセルアレイのビット線を切り離してデータ信号を増幅する閉じ込め動作を行うセンスアンプと、
上記センスアンプでの閉じ込め動作に係るタイミングを調整するタイミング調整回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
上記タイミング調整回路は、上記閉じ込め動作を開始するタイミングを調整することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
上記タイミング調整回路は、上記センスアンプの活性化信号に対応する制御信号を遅延させて出力し、上記閉じ込め動作を開始するタイミングを指示することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
上記タイミング調整回路は、設定値に応じて上記制御信号に係る遅延量を変更可能であることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
閉じ込め型のセンスアンプ動作を行う半導体記憶装置であって、
複数のビット線と、当該ビット線に交差するように配置された複数のワード線と、上記ビット線と上記ワード線の交差部に設けられた複数のメモリセルを有するメモリセルアレイと、
上記メモリセルからのデータ読み出し動作中に上記メモリセルアレイのビット線を切り離してデータ信号を増幅する閉じ込め動作を行うセンスアンプと、
上記センスアンプでの閉じ込め動作に係るタイミングを調整するタイミング調整回路と、
上記メモリセルアレイのビット線と上記センスアンプのビット線を接続するためのスイッチ回路と、
上記タイミング調整回路からのタイミング制御信号に基づいて、上記スイッチング回路を開閉制御するスイッチ制御回路とを備えることを特徴とする半導体記憶装置。
【請求項６】
上記タイミング調整回路は、上記閉じ込め動作を開始するタイミングを調整することを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
上記タイミング調整回路は、上記センスアンプの活性化信号に対応する制御信号を遅延回路により遅延させタイミング制御信号として出力することを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
上記遅延回路は、定電流源を用いた遅延回路であることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
上記遅延回路は、ＣＲ素子を用いた遅延回路であることを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
閉じ込め型のセンスアンプ動作を行う半導体記憶装置のタイミング制御方法であって、
複数のメモリセルを有するメモリセルアレイのビット線に対して切り離し可能なように接続され、上記メモリセルからのデータ読み出し動作中に上記メモリセルアレイのビット線を切り離してデータ信号を増幅する閉じ込め動作を行うセンスアンプ、及び上記閉じ込め動作に係るタイミングを調整するタイミング調整回路を有する上記半導体記憶装置に対する試験を行う場合に、
上記閉じ込め動作に係るタイミングを通常使用するタイミングとは異なるタイミングに変更するタイミング変更ステップと、
上記タイミング変更ステップで変更されたタイミングでデータ読み出し動作を行い、読み出した結果に基づいて上記センスアンプの良否判定を行う判定ステップとを有することを特徴とするタイミング制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及びその動作に係るタイミング制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のような半導体記憶装置は、年々、微細化が進んでいる。微細化が進んでいくと半導体記憶装置内における配線間距離が小さくなり、カップリング容量が増大していく。このカップリング容量の増大は、ノイズによる誤動作を招く原因となる。
【０００３】
特に、ＤＲＡＭにおいては、微細化の進行に伴ってセル面積も小さくなるため、メモリセルに接続されるビット線の配線間距離も小さくなる。その結果、ビット線間容量が大きくなり、メモリセルに記憶されているデータの読み出し時に、センスアンプにてノイズによる誤動作が発生するおそれが強まる。
【０００４】
この問題を回避する１つの方法として、閉じ込め型のセンスアンプ動作が知られている（例えば、特許文献１、２参照。）。閉じ込め型のセンスアンプ動作は、センスアンプ内のビット線と、メモリセルが接続されたメモリセル側のビット線とをトランスファゲートを介して接続し、メモリセルからのデータ読み出し時に一定時間だけセンスアンプ内のビット線とメモリセル側のビット線とを電気的に切り離すことにより実現される。
【０００５】
具体的には、図１０に示すように、ワード線ＷＬを選択し（時刻Ｔ１１）、メモリセルに記憶されているデータがビット線に出力される。このとき、センスアンプ内のビット線とメモリセル側のビット線を接続するトランスファゲートの制御信号ＭＵＸは、ハイレベル（以下、“Ｈ”と記す。）であり、トランスファゲートがオン状態となり、センスアンプ内のビット線ＢＬ０，／ＢＬ０とメモリセル側のビット線ＢＬ１，／ＢＬ１は接続されている。
【０００６】
その後、センスアンプ活性化信号ＬＥを“Ｈ”にし、センスアンプを活性化させる（時刻Ｔ１２）。このとき、トランスファゲートの制御信号ＭＵＸをロウレベル（以下、“Ｌ”と記す。）にして、トランスファゲートをオフ状態にし、センスアンプ内のビット線ＢＬ０，／ＢＬ０とメモリセル側のビット線ＢＬ１，／ＢＬ１を切り離す。これにより、センスアンプ内のビット線ＢＬ０，／ＢＬ０のみの増幅が行われる（時刻Ｔ１２〜Ｔ１３参照）。
【０００７】
そして、センスアンプ内のビット線ＢＬ０，／ＢＬ０の増幅が完了したら、トランスファゲートの制御信号ＭＵＸを再度“Ｈ”にして、センスアンプ内のビット線ＢＬ０，／ＢＬ０とメモリセル側のビット線ＢＬ１，／ＢＬ１とを接続する（時刻Ｔ１３）。こうすることで、センスアンプ内のビット線ＢＬ０，／ＢＬ０での増幅結果をメモリセル側のビット線ＢＬ１，／ＢＬ１に伝達させ、メモリセルへのデータのリストアを行う。続いて、ワード線を非選択状態にし（時刻Ｔ１４）、動作を終了する。なお、図１０において、ＳＴＮは、メモリセルにおけるストレージノード（メモリセルを構成するキャパシタに接続されたノード）の電位レベルである。
【０００８】
上述したように動作させることで、閉じ込め型のセンスアンプ動作においては、ビット線の電位をセンスアンプによって増幅するときに、メモリセル側のビット線間容量の影響が及ばなくなり、ノイズによる誤動作の発生を抑制することができる。
【０００９】
【特許文献１】特開平９−６３２６６号公報
【特許文献２】特開平２−３０１０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の閉じ込め型のセンスアンプ動作を行う半導体記憶装置においては、閉じ込め動作を開始するタイミング、言い換えればトランスファゲートをオフ状態にしてセンスアンプ内のビット線とメモリセル側のビット線を切り離すタイミングは、固定されていた。そのため、製造バラツキ等によって生じる最適なタイミングとのずれを調整することができない、評価・試験のときに不良を加速するために厳しいタイミングに調整することができない、といった問題があった。
本発明は、閉じ込め型のセンスアンプ動作を行う半導体記憶装置にて、閉じ込め動作に係るタイミングを調整できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイのビット線に対して切り離し可能なように接続され、メモリセルからのデータ読み出し動作中にメモリセルアレイのビット線を切り離してデータ信号を増幅する閉じ込め動作を行うセンスアンプと、センスアンプでの閉じ込め動作に係るタイミングを調整するタイミング調整回路とを備える。
【発明の効果】
【００１２】
本発明によれば、タイミング調整回路を設けて、閉じ込め動作のタイミングを調整可能にすることにより、閉じ込め動作のタイミングを厳しいタイミングや最適なタイミングに設定することができ、評価・試験において不良を加速させて不良品となり得る製品を検出したり、歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。
【００１４】
以下では、本発明の実施形態における半導体記憶装置として、１トランジスタ−１キャパシタ型のメモリセルを有するＤＲＡＭを一例に説明する。
図１は、本発明の一実施形態による半導体記憶装置の構成例を示すブロック図である。
図１に示すように、本実施形態による半導体記憶装置は、コマンド入力回路１１、アドレス入力回路１２、データ入出力回路１３、制御回路１４、及びメモリコア１５を有する。
【００１５】
コマンド入力回路１１は、チップイネーブル信号（／ＣＥ１、ＣＥ２）、アウトプットイネーブル信号（／ＯＥ）、及びライトイネーブル信号（／ＷＥ）を外部コマンドＣＭＤとして受信する。コマンド入力回路１１は、受信した外部コマンドＣＭＤを解読し、解読結果を内部コマンド信号として制御回路１４に出力する。内部コマンド信号により示されるコマンドとしては、読み出しコマンド、書き込みコマンド等がある。
【００１６】
アドレス入力回路１２は、アドレス端子を介して外部アドレス信号ＡＤＤを受け、受けた外部アドレス信号ＡＤＤを制御回路１４に供給する。
データ入出力回路１３は、データ読み出し動作時には、メモリコア１５からデータバスを介して転送される読み出しデータを、外部データ端子を介してデータ信号ＤＡＴとして出力する。また、データ入出力回路１３は、データ書き込み動作時には、外部データ端子を介してデータ信号ＤＡＴとして入力される書き込みデータを受信し、受信した書き込みデータをデータバスを介してメモリコア１５に転送する。データ入出力回路１３におけるデータの入出力動作は、制御回路１４からの指示に基づいて行われる。
【００１７】
制御回路１４は、コマンド入力回路１１から供給される内部コマンド信号（読み出しコマンド、書き込みコマンド等）、及び半導体記憶装置内部で生成されるリフレッシュコマンドに応じて、メモリコア１５に対してデータ読み出し動作及びデータ書き込み動作を行うためのタイミング信号を生成し、生成したタイミング信号をメモリコア１５等に供給する。また、制御回路１４は、アドレス入力回路１２から供給される外部アドレス信号ＡＤＤをデコードし、そのデコード信号をメモリコア１５に供給する。
【００１８】
また、制御回路１４は、内部コマンド信号である読み出しコマンド又は書き込みコマンドと、内部で生成されるリフレッシュコマンドとが競合する場合には、これらコマンドの調停を行うアービトレーション機能を有する。なお、リフレッシュコマンドは、図示しないリフレッシュタイマにより周期的に生成される。
【００１９】
また、制御回路１４は、閉じ込め型のセンスアンプ動作における閉じ込め動作の開始タイミング等を調整するための、図３に示すような回路を有している。この閉じ込め動作のタイミング調整に係る回路については後述する。
【００２０】
メモリコア１５は、メモリセルアレイ１６、ロウデコーダ１７、センスアンプ１８、及びコラムデコーダ１９を有する。メモリセルアレイ１６は、アレイ状に配置された複数のメモリセル（ダイナミックメモリセル）を有し、各メモリセルは、１つの転送トランジスタ及びデータを記憶するための１つのキャパシタを有する。また、メモリセルアレイ１６は、メモリセルの転送トランジスタのゲートに接続されたワード線、及び転送トランジスタのデータ入出力ノードに接続されたビット線を有する。
【００２１】
ロウデコーダ１７は、供給されるデコード信号のロウデコード信号に応じて、複数のワード線のうちから何れかのワード線を選択する。
センスアンプ１８は、例えばデータ読み出し動作時に、メモリセルから読み出されるデータに応じたビット線の電位（データ信号）を増幅する。このとき、センスアンプ１８は、センスアンプ内のビット線とメモリセル側のビット線とを切り離して、センスアンプ内のビット線の電位の増幅が完了した後に、メモリセル側のビット線に再接続する閉じ込め動作を行って、ビット線の電位を増幅する。
【００２２】
コラムデコーダ１９は、供給されるデコード信号のコラムデコード信号に応じて、ビット線に読み出されたセンスアンプ１８で増幅された読み出しデータをデータバスに伝達し、あるいはデータバスを介して供給される書き込みデータをビット線に伝達するためのコラムゲートを制御する制御信号を出力する。
【００２３】
図２は、本実施形態におけるセンスアンプの構成を示す回路図である。
【００２４】
センスアンプ２１は、検知・増幅のためのＮチャネルセンスアンプ２２と、リストアのためのＰチャネルセンスアンプ２３を有する。
Ｎチャネルセンスアンプ２２は、ゲート及びドレインが交差結合された（クロスカップリングされた）２つのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとも称す。）Ｍ１、Ｍ２を有する。ＮＭＯＳトランジスタＭ１は、ドレインがセンスアンプ２１内のビット線ＢＬ０に接続され、ゲートがセンスアンプ２１内のビット線／ＢＬ０に接続される。ＮＭＯＳトランジスタＭ２は、ドレインがビット線／ＢＬ０に接続され、ゲートがビット線ＢＬ０に接続される。また、ＮＭＯＳトランジスタＭ１及びＭ２のソースが、ゲートにセンスアンプ活性化信号ＬＥＺが供給されるＮＭＯＳトランジスタＭ３のソースに共通接続される。ＮＭＯＳトランジスタＭ３のドレインは基準電位Ｖｓｓに接続される。
【００２５】
Ｐチャネルセンスアンプ２３は、ゲート及びドレインが交差結合された２つのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとも称す。）Ｍ４、Ｍ５を有する。ＰＭＯＳトランジスタＭ４は、ドレインがビット線ＢＬ０に接続され、ゲートがビット線／ＢＬ０に接続される。ＰＭＯＳトランジスタＭ５は、ドレインがビット線／ＢＬ０に接続され、ゲートがビット線ＢＬ０に接続される。また、ＰＭＯＳトランジスタＭ４及びＭ５のソースが、ゲートにセンスアンプ活性化信号ＬＥＸが供給されるＰＭＯＳトランジスタＭ６のソースに共通接続される。ＰＭＯＳトランジスタＭ６のドレインは、電源電圧Ｖｉｉに接続される。
【００２６】
センスアンプ２１内のビット線対ＢＬ０、／ＢＬ０は、ＮＭＯＳトランジスタＭ７、Ｍ８を有するゲート回路（スイッチ回路）２４−１を介して、第１のメモリブロック内（メモリセル側）のビット線対ＢＬ１、／ＢＬ１に接続される。具体的には、センスアンプ２１内のビット線ＢＬ０は、ゲートに制御信号ＭＵＸ１が供給されたＮＭＯＳトランジスタＭ７で構成されるトランスファゲートを介してメモリセル側のビット線ＢＬ１に接続され、センスアンプ２１内のビット線／ＢＬ０は、ゲートに制御信号ＭＵＸ１が供給されたＮＭＯＳトランジスタＭ８で構成されるトランスファゲートを介してメモリセル側のビット線／ＢＬ１に接続される。
【００２７】
つまり、センスアンプ２１内のビット線対ＢＬ０、／ＢＬ０とメモリセル側のビット線対ＢＬ１、／ＢＬ１は切り離し可能なように接続され、電気的に接続するか、あるいは切り離すかを制御信号ＭＵＸ１に応じて切り替え可能になっている。制御信号ＭＵＸ１がハイレベル（“Ｈ”）の場合にビット線対ＢＬ０、／ＢＬ０とビット線対ＢＬ１、／ＢＬ１が接続され、制御信号ＭＵＸ１がロウレベル（“Ｌ”）の場合にビット線対ＢＬ０、／ＢＬ０とビット線対ＢＬ１、／ＢＬ１が切り離される。
【００２８】
第１のメモリブロック内のビット線対ＢＬ１、／ＢＬ１には、ビット線対を所定電位（例えば電源電圧Ｖｉｉの１／２）にプリチャージしイコライズするためのプリチャージ・イコライズ回路２５−１が接続される。プリチャージ・イコライズ回路２５−１は、ゲートにイコライズ信号ＥＱＬ１が供給された３つのＮＭＯＳトランジスタＭ９，Ｍ１０，Ｍ１１を有し、イコライズ信号ＥＱＬ１に応じてＮＭＯＳトランジスタＭ９，Ｍ１０，Ｍ１１がオン状態となることで、ビット線対を所定電位にプリチャージ及びイコライズする。
【００２９】
また、第１のメモリブロック内のビット線対ＢＬ１、／ＢＬ１に交差するようにして複数のワード線ＷＬが配置されており、ビット線ＢＬ１及び／ＢＬ１とワード線ＷＬとの交差部にメモリセル２６が設けられる。メモリセル２６は、転送トランジスタとしてのＮＭＯＳトランジスタＮＴ及びセルキャパシタＣｅｌｌを有する。セルキャパシタＣｅｌｌの一端は、ゲートがワード線ＷＬに接続された転送トランジスタＮＴを介してビット線ＢＬ１に接続され、他端はセルプレート電位Ｖｐｌに接続される。ここで、転送トランジスタＮＴとセルキャパシタＣｅｌｌの上記一端との接続ノードをメモリセルにおけるストレージノードＳＴＮと称する。
【００３０】
第２のメモリブロックも第１のメモリブロックと同様に構成される。すなわち、第２のメモリブロック内（メモリセル側）のビット線対ＢＬ２、／ＢＬ２が、ゲート回路２４−２を介してセンスアンプ２１内のビット線対ＢＬ０、／ＢＬ０に切り離し可能なように接続され、第２のメモリブロック内のビット線対ＢＬ２、／ＢＬ２には、プリチャージ・イコライズ回路２５−２が接続される。また、図示していないが第２のメモリブロックにおいても、ビット線対ＢＬ２、／ＢＬ２に交差するようにして複数のワード線ＷＬが配置され、ビット線ＢＬ２及び／ＢＬ２とワード線ＷＬとの交差部にメモリセルが設けられる。
【００３１】
また、センスアンプ２１内のビット線ＢＬ０、／ＢＬ０は、ゲートがコラム選択線ＣＳＬに接続されたＮＭＯＳトランジスタＭ１２、Ｍ１３で構成されるコラムゲートを介して、ローカルデータバスＬＤＢに接続される。コラム選択線ＣＳＬが選択されることでコラムゲートがオン状態となり、ビット線ＢＬ０、／ＢＬ０の電位がローカルデータバスＬＤＢに出力される。
【００３２】
図３は、本実施形態において、閉じ込め型のセンスアンプ動作における閉じ込め動作のタイミング調整に係る回路構成を示す図である。
【００３３】
センスアンプ３１に対してそれぞれ複数のメモリセルを有する第１及び第２のメモリブロック３２、３３が設けられている。図２に示したようにして、センスアンプ３１内のビット線（ＢＬ０、／ＢＬ０）と第１のメモリブロック３２内のビット線（ＢＬ１、／ＢＬ１）が、制御信号ＭＵＸ１によりオン／オフ制御されるトランスファゲートを介して接続される。センスアンプ３１内のビット線（ＢＬ０、／ＢＬ０）とメモリセル側のビット線（ＢＬ１、／ＢＬ１）は、制御信号ＭＵＸ１が“Ｈ”のときに接続された状態となり、制御信号ＭＵＸ１が“Ｌ”のときに切り離された状態となる。
【００３４】
同様に、センスアンプ３１内のビット線（ＢＬ０、／ＢＬ０）と第２のメモリブロック３３内のビット線（ＢＬ２、／ＢＬ２）が、制御信号ＭＵＸ２によりオン／オフ制御されるトランスファゲートを介して接続される。センスアンプ３１内のビット線（ＢＬ０、／ＢＬ０）とメモリセル側のビット線（ＢＬ２、／ＢＬ２）は、制御信号ＭＵＸ２が“Ｈ”のときに接続された状態となり、制御信号ＭＵＸ２が“Ｌ”のときに切り離された状態となる。
【００３５】
制御信号ＭＵＸ１は、第１のＭＵＸ制御回路３４より出力され、制御信号ＭＵＸ２は、第２のＭＵＸ制御回路３５より出力される。ＭＵＸ制御回路３４、３５には、メモリブロック選択信号ＢＳＥＬ１、ＢＳＥＬ２、及びタイミング制御信号ＴＳＡＥ、／ＭＵＸＢＳＴが入力されており、これらの入力される信号に基づいて、ＭＵＸ制御回路３４、３５は、制御信号ＭＵＸ１、ＭＵＸ２をそれぞれ生成し出力する。ＭＵＸ制御回路３４、３５は、本発明のスイッチ制御回路を構成する。
【００３６】
ここで、メモリブロック選択信号ＢＳＥＬ１、ＢＳＥＬ２は、非選択時においては“Ｌ”であり、第１のメモリブロック３２を選択するときにＢＳＥＬ１のみが“Ｈ”となり、第２のメモリブロック３３を選択するときにＢＳＥＬ２のみが“Ｈ”となる。
【００３７】
また、タイミング制御信号ＴＳＡＥは、閉じ込め型のセンスアンプ動作において、制御信号ＭＵＸ１、ＭＵＸ２を“Ｈ”から“Ｌ”にするタイミング、すなわちセンスアンプ内のビット線とメモリセル側のビット線を切り離すタイミング（閉じ込め動作の開始タイミング）を示す信号である。また、タイミング制御信号／ＭＵＸＢＳＴは、負論理の信号であり、閉じ込め型のセンスアンプ動作において、閉じ込め動作後に制御信号ＭＵＸ１、ＭＵＸ２を再度“Ｈ”にするタイミング、すなわちセンスアンプ内のビット線とメモリセル側のビット線を再度接続するタイミングを示す信号である。
【００３８】
タイミング制御信号ＴＳＡＥは、タイミング調整回路３６から出力される。タイミング調整回路３６は、後述するようにセンスアンプ３１の活性化信号に対応する信号ｐｓａｅｚを設定された遅延量だけ遅延させ、タイミング制御信号ＴＳＡＥとして出力する。
【００３９】
図４は、ＭＵＸ制御回路の構成を示す回路図である。図４は、図３において第１のメモリブロック３２に係る制御信号ＭＵＸ１を生成し出力するＭＵＸ制御回路３４を示している。なお、制御信号ＭＵＸ２を出力するＭＵＸ制御回路３５については、メモリブロック選択信号ＢＳＥＬ１、ＢＳＥＬ２を入れ替え、制御信号ＭＵＸ１を制御信号ＭＵＸ２とすることで同様に構成される。
【００４０】
タイミング制御信号／ＭＵＸＢＳＴは、直列接続されたインバータ４１、４２、４３、４４を介してＰＭＯＳトランジスタＭ２１のゲートに供給される。なお、タイミング制御信号／ＭＵＸＢＳＴの入力ノードからＰＭＯＳトランジスタＭ２１のゲートに向かって、インバータ４１、４２、４３、４４は、この順で接続される。ＰＭＯＳトランジスタＭ２１は、ソースに電源電圧Ｖｉｉよりも高い電源電圧Ｖｐｐが供給され、ドレインが制御信号ＭＵＸ１の出力ノードに接続される。
【００４１】
メモリブロック信号ＢＳＥＬ２は、インバータ４５、４６を介してＮＭＯＳトランジスタＭ２２のゲートに供給される。ＮＭＯＳトランジスタＭ２２は、ソースが基準電位Ｖｓｓに接続され、ドレインが制御信号ＭＵＸ１の出力ノードに接続される。
【００４２】
また、メモリブロック信号ＢＳＥＬ２は、ＰＭＯＳトランジスタＭ２３のゲート、及びＮＭＯＳトランジスタ２４のゲートに供給されるとともに、インバータ４５を介してＮＭＯＳトランジスタＭ２５のゲートに供給される。ＰＭＯＳトランジスタＭ２３のソース及びＮＭＯＳトランジスタＭ２５のソースは、インバータ４２の出力とインバータ４３の入力との接続点に接続される。ＰＭＯＳトランジスタＭ２３のドレインとＮＭＯＳトランジスタＭ２４のドレインが接続され、ＮＭＯＳトランジスタのソースは基準電位Ｖｓｓに接続される。
【００４３】
ＰＭＯＳトランジスタＭ２３のドレインとＮＭＯＳトランジスタＭ２４のドレインとの接続点、及びＮＭＯＳトランジスタＭ２５のドレインは、ＮＡＮＤ回路（否定論理積演算回路）４７の一方の入力端に接続されるとともに、インバータ４８を介してＮＯＲ回路（否定論理和演算回路）４９の一方の入力端に接続される。
【００４４】
メモリブロック信号ＢＳＥＬ１及びタイミング制御信号ＴＳＡＥは、ＮＡＮＤ回路５０に入力される。ＮＡＮＤ回路５０の出力は、レベル変換回路５１及びインバータ５２を介して、ＮＡＮＤ回路４７の他方の入力端とＮＯＲ回路４９の他方の入力端に供給される。ここで、レベル変換回路５１は、出力する“Ｈ”の信号の電位を電源電圧Ｖｐｐとするものであり、入力された信号は内部の信号伝達経路にて論理が反転され出力される。
【００４５】
ＮＡＮＤ回路４７の出力は、ＰＭＯＳトランジスタＭ２６のゲートに供給される。ＰＭＯＳトランジスタＭ２６は、ソースに電源電圧Ｖｐｐよりも低い電源電圧Ｖｏｏが供給され、ドレインが制御信号ＭＵＸ１の出力ノードに接続される。
【００４６】
また、ＮＯＲ回路４９の出力は、ＮＭＯＳトランジスタＭ２７のゲートに供給される。ＮＭＯＳトランジスタＭ２７は、ダイオード接続されたＮＭＯＳトランジスタＭ２８を介してソースが基準電位Ｖｓｓに接続され、ドレインが制御信号ＭＵＸ１の出力ノードに接続される。
【００４７】
以上のように、ＭＵＸ制御回路３４を構成することで、ＰＭＯＳトランジスタＭ２１はタイミング制御信号／ＭＵＸＢＳＴが“Ｌ”のときのみオン状態となり、ＮＭＯＳトランジスタＭ２２はメモリブロック選択信号ＢＳＥＬ１が“Ｈ”のときのみオン状態となる。また、ＰＭＯＳトランジスタＭ２６は、メモリブロック選択信号ＢＳＥＬ１及びタイミング制御信号ＴＳＡＥの少なくとも一方が“Ｌ”、かつメモリブロック選択信号ＢＳＥＬ２が“Ｌ”、かつタイミング制御信号／ＭＵＸＢＳＴが“Ｈ”のとき、オン状態となる。また、ＮＭＯＳトランジスタＭ２７は、メモリブロック選択信号ＢＳＥＬ１及びタイミング制御信号ＴＳＡＥ、／ＭＵＸＢＳＴが“Ｈ”、かつメモリブロック選択信号ＢＳＥＬ２が“Ｌ”のとき、オン状態となる。
【００４８】
したがって、第１及び第２のメモリブロックの両方が選択されていない場合には、メモリブロック選択信号ＢＳＥＬ１、ＢＳＥＬ２がともに“Ｌ”かつタイミング制御信号／ＭＵＸＢＳＴが“Ｈ”であるので、トランジスタＭ２６がオン状態となり、トランジスタＭ２１、Ｍ２２、Ｍ２７がオフ状態となる。したがって、制御信号ＭＵＸ１は“Ｈ”（電圧Ｖｏｏ）となる。
【００４９】
また、第１のメモリブロックが選択された場合には、メモリブロック選択信号ＢＳＥＬ１が“Ｈ”となり、メモリブロック選択信号ＢＳＥＬ２が“Ｌ”になる。
この状態で、例えば、データ読み出し動作において、センスアンプにおける閉じ込め動作を開始する以前は、タイミング制御信号ＴＳＡＥが“Ｌ”、タイミング制御信号／ＭＵＸＢＳＴが“Ｈ”であるので、トランジスタＭ２６がオン状態となり、トランジスタＭ２１、Ｍ２２、Ｍ２７がオフ状態となる。したがって、制御信号ＭＵＸ１は“Ｈ”（電圧Ｖｏｏ）となる。
【００５０】
そして、閉じ込め動作を開始するタイミングで、タイミング制御信号ＴＳＡＥが“Ｌ”から“Ｈ”に変化すると、トランジスタＭ２７がオン状態となり、トランジスタＭ２１、Ｍ２２、Ｍ２６がオフ状態となる。したがって、制御信号ＭＵＸ１は“Ｌ”となる。
続いて、タイミング制御信号／ＭＵＸＢＳＴが“Ｈ”から“Ｌ”に変化すると、トランジスタＭ２１がオン状態となり、トランジスタＭ２２、Ｍ２６、Ｍ２７がオフ状態となる。したがって、制御信号ＭＵＸ１は“Ｈ”（電圧Ｖｐｐ）となる。
【００５１】
図５は、タイミング調整回路の構成を示す回路図である。
図５において、入力される信号ｐｓａｅｚは、センスアンプ活性化信号に対応する信号であり、センスアンプ活性化信号と同じタイミングで活性化される。信号ｐｓａｅｚは、直列接続されたインバータ６１、６２を介して、ＮＡＮＤ回路６３の一方の入力と、ＰＭＯＳトランジスタＭ３１及びＮＭＯＳトランジスタＭ３２のゲートに供給される。
【００５２】
ＰＭＯＳトランジスタＭ３１は、ソースに電源電圧Ｖｉｉが供給され、ドレインがＮＭＯＳトランジスタＭ３２のドレインに接続される。ＮＭＯＳトランジスタＭ３２は、ソースがＮＭＯＳトランジスタＭ３３のドレインに接続される。ＮＭＯＳトランジスタＭ３３は、ソースが基準電位Ｖｓｓに接続され、ゲートに所定電位の信号Ｖｒｅｆが供給され、定電流源として機能する。
【００５３】
ＰＭＯＳトランジスタＭ３１のドレインとＮＭＯＳトランジスタＭ３２のドレインの接続点がインバータ６４を介して、ＮＡＮＤ回路６３の他方の入力に接続される。ＮＡＮＤ回路６３の出力端は、インバータ６５を介してタイミング制御信号ＴＳＡＥの出力ノードに接続される。すなわち、ＮＡＮＤ回路６３の出力が、反転されてタイミング制御信号ＴＳＡＥとして出力される。
【００５４】
ここで、インバータ６４の入力ノードには、ＮＭＯＳトランジスタで構成された容量Ｃ１，Ｃ２が、１組のＮＭＯＳトランジスタとＰＭＯＳトランジスタでそれぞれ構成されたトランスファゲート６６、６７を介して接続される。ここで、容量Ｃ１と容量Ｃ２の容量値は、同じであっても良いが、後述する遅延量のバリエーションを多くするために異なることが望ましい。
【００５５】
トランスファゲート６６、６７は、プログラマブル素子６８、６９より出力されるトリミング信号ｔｒｉｍ０、ｔｒｉｍ１により制御される。プログラマブル素子６８、６９は、ヒューズ回路等で構成される。ヒューズ回路を用いた場合には、ヒューズを選択して切断等することにより、トリミング信号ｔｒｉｍ０、ｔｒｉｍ１を制御することができる。
【００５６】
上述のように構成したタイミング調整回路によれば、ゲートに所定電位の信号Ｖｒｅｆを供給することでＮＭＯＳトランジスタＭ３３を定電流源として機能させるとともに、設定に応じて出力されるトリミング信号ｔｒｉｍ０、ｔｒｉｍ１によってトランスファゲート６６、６７をオン／オフ制御することにより、インバータ６４の入力ノードにおける容量を増減させる。このような定電流源を用いた遅延回路を用いることにより、信号ｐｓａｅｚの変化に対してタイミング制御信号ＴＳＡＥが変化するまでの遅延量を制御することができ、センスアンプでの閉じ込め動作を開始するタイミングを調整することが可能になる。
【００５７】
次に、本実施形態による半導体記憶装置の動作について説明する。以下では、本実施形態による半導体記憶装置での読み出し動作についてのみ説明する。
図６は、本実施形態による半導体記憶装置の動作波形を示す図である。図６においては、第１のメモリブロックに対する読み出し動作での閉じ込め型のセンスアンプ動作に係る動作波形を一例として示している。
【００５８】
まず、第１のメモリブロックに対する読み出し動作を開始する前（例えば、時刻Ｔ１）においては、メモリブロック選択信号ＢＳＥＬ１、ＢＳＥＬ２、及びタイミング制御信号ＴＳＡＥが“Ｌ”であり、タイミング制御信号／ＭＵＸＢＳＴが“Ｈ”であるので、制御信号ＭＵＸ１は、“Ｈ”（電圧Ｖｏｏ）を維持している。また、メモリセルアレイにおけるワード線ＷＬは非選択状態、センスアンプ活性化信号ＬＥＺは不活性状態である。したがって、センスアンプ内のビット線ＢＬ０、／ＢＬ０とメモリセル側のビット線ＢＬ１、／ＢＬ１は接続されており、かつプリチャージ・イコライズ回路により所定電位にプリチャージ及びイコライズされている。なお、図示していないが制御信号ＭＵＸ２も“Ｈ”（電圧Ｖｏｏ）を維持している。
【００５９】
そして、第１のメモリブロックに対する読み出し動作を開始すると、メモリブロック選択信号ＢＳＥＬ１が“Ｈ”になることでワード線ＷＬが選択され（時刻Ｔ２）、メモリセルに記憶されているデータがビット線に出力される。このとき、メモリブロック選択信号ＢＳＥＬ１及びタイミング制御信号／ＭＵＸＢＳＴが“Ｈ”、かつメモリブロック選択信号ＢＳＥＬ２が“Ｌ”であるので、制御信号ＭＵＸ１は“Ｈ”（電圧Ｖｏｏ）を維持する。したがって、センスアンプ内のビット線ＢＬ０、／ＢＬ０とメモリセル側のビット線ＢＬ１、／ＢＬ１を接続するゲート回路内のトランスファゲートはオン状態であり、センスアンプ内のビット線ＢＬ０，／ＢＬ０とメモリセル側のビット線ＢＬ１，／ＢＬ１は接続されている。
【００６０】
一方、図示していないが、制御信号ＭＵＸ２は“Ｌ”（電圧Ｖｓｓ）になり、メモリブロック選択信号ＢＳＥＬ１が“Ｈ”である期間において維持される。したがって、センスアンプ内のビット線ＢＬ０、／ＢＬ０とメモリセル側のビット線ＢＬ２、／ＢＬ２を接続するゲート回路内のトランスファゲートはオフ状態となり、センスアンプ内のビット線ＢＬ０，／ＢＬ０とメモリセル側のビット線ＢＬ２，／ＢＬ２は切り離される。
【００６１】
その後、センスアンプ活性化信号ＬＥＺを“Ｈ”にし、センスアンプを活性化させる（時刻Ｔ３）と、センスアンプ活性化信号ＬＥＺに対応する信号ｐｓａｅｚも活性化される。これにより、設定に応じたトリミング信号ｔｒｉｍ０、ｔｒｉｍ１によって調整された遅延量だけタイミング調整回路３６により遅延され、タイミング調整信号ＴＳＡＥが“Ｈ”になる。タイミング調整信号ＴＳＡＥが“Ｌ”から“Ｈ”に変化することで、制御信号ＭＵＸ１が“Ｌ”になる。すなわち、センスアンプ活性化信号ＬＥＺを“Ｈ”にした後、設定された（図５に示したインバータ６４の入力ノードに付加する容量に応じた）遅延量だけ経過すると（図６においては、遅延量０、Ｄ１、Ｄ２の場合を例示）、制御信号ＭＵＸ１が“Ｌ”になる。
【００６２】
したがって、センスアンプ内のビット線ＢＬ０、／ＢＬ０とメモリセル側のビット線ＢＬ１、／ＢＬ１を接続するゲート回路内のトランスファゲートはオフ状態となり、センスアンプ内のビット線ＢＬ０，／ＢＬ０とメモリセル側のビット線ＢＬ１，／ＢＬ１が切り離される。そして、センスアンプ内のビット線ＢＬ０，／ＢＬ０のみの増幅が行われる。
【００６３】
そして、センスアンプ内のビット線ＢＬ０，／ＢＬ０の増幅が完了したら、タイミング制御信号／ＭＵＸＢＳＴを“Ｌ”にすることで、制御信号ＭＵＸ１を再度“Ｈ”（電圧Ｖｐｐ）にして、センスアンプ内のビット線ＢＬ０，／ＢＬ０とメモリセル側のビット線ＢＬ１，／ＢＬ１とを接続する（時刻Ｔ４）。こうすることで、センスアンプ内のビット線ＢＬ０，／ＢＬ０での増幅結果をメモリセル側のビット線ＢＬ１，／ＢＬ１に伝達させ、メモリセルにおけるストレージノードＳＴＮのリストアを行う。
【００６４】
続いて、ワード線を非選択状態にし（時刻Ｔ５）、動作を終了する。このとき、メモリブロック選択信号ＢＳＥＬ１、ＢＳＥＬ２、及びタイミング制御信号ＴＳＡＥが“Ｌ”となり、タイミング制御信号／ＭＵＸＢＳＴが“Ｈ”となる。したがって、制御信号ＭＵＸ１、ＭＵＸ２は、ともに“Ｈ”（電圧Ｖｏｏ）になる。
【００６５】
図７は、本実施形態における半導体記憶装置に対する試験フローの一例を示す図である。
半導体記憶装置に対する試験工程内で、タイミング調整回路３６による遅延調整を利用してタイミング変更試験を行う場合には、試験装置を用いて、まずテストモードにエントリすることで、読み出し動作における閉じ込め動作に係るタイミングを通常使用するタイミングとは、別のタイミングに変更する（Ｓ１１）。このタイミングの変更は、上述したトリミング信号ｔｒｉｍ０、ｔｒｉｍ１によって実現される。つまり、タイミング試験においては、変更したいタイミングに合わせたトリミング信号ｔｒｉｍ０、ｔｒｉｍ１が出力されるようプログラマブル素子６８、６９に設定を行えば良い。また、テストモードへのエントリは、外部コマンドＣＭＤにより行うようにしても良いし、テストモードに移行させるためのモード端子等を半導体記憶装置に設けてそれを用いるようにしても良い。
【００６６】
閉じ込め動作に係るタイミングを変更した後、半導体記憶装置で実際の読み出し動作を行う（Ｓ１２）。そして、読み出された結果に基づいて、試験装置は、変更したタイミングでのパス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）の判定を行う（Ｓ１３）。判定の結果、パスとなった場合には試験を終了し、フェイルとなった場合にはそのセンスアンプについては冗長することで救済する（Ｓ１４）。
【００６７】
以上、本実施形態によれば、タイミング調整回路３６を設け、閉じ込め型のセンスアンプ動作における閉じ込め動作のタイミングを調整可能にすることにより、評価・試験にて不良を加速させるような厳しいタイミングに設定することができる。したがって、評価・試験において明らかな不良品に加え、不良品となり得る製品を検出することができ、そのような品質の低い製品が出荷されることを防ぐことができる。また、製造バラツキ等を考慮した最適なタイミングに調整することができ、歩留まりの向上を図ることができる。
【００６８】
なお、図５に示したタイミング調整回路３６の構成は一例であり、本発明はこれに限定されるものではない。例えば、タイミング調整回路３６を、図８及び図９に示すように、ＣＲ素子を用いた遅延回路を用いて構成するようにしても良い。
【００６９】
図８は、タイミング調整回路の他の構成を示す回路図である。
図８において、入力される信号ｐｓａｅｚは、図５に示した信号ｐｓａｅｚと同じであり、直列接続されたインバータ７０、７１を介して、ＮＡＮＤ回路７２の一方の入力端に供給される。また、信号ｐｓａｅｚは、インバータ７０、７１を介して、ＮＡＮＤ回路７３、７４、７５、７５の一方の入力端に供給される。ＮＡＮＤ回路７３、７４、７５、７５の他方の入力端には、それぞれデコード信号ｄｅｃ３、ｄｅｃ２、ｄｅｃ１、ｄｅｃ０が供給される。
【００７０】
ＮＡＮＤ回路７７は、一方の入力端に電源電圧Ｖｉｉが供給され、他方の入力端にＮＡＮＤ回路７３の出力が供給される。ＮＡＮＤ回路７７の出力は、インバータ７８、抵抗Ｒ３を介してＮＡＮＤ回路７９の一方の入力端に供給される。ＮＡＮＤ回路７９は、他方の入力端にＮＡＮＤ回路７４の出力が供給され、出力がインバータ８０、抵抗Ｒ２を介してＮＡＮＤ回路８１の一方の入力端に供給される。
【００７１】
同様に、ＮＡＮＤ回路８１は、他方の入力端にＮＡＮＤ回路７５の出力が供給され、出力がインバータ８２、抵抗Ｒ１を介してＮＡＮＤ回路８３の一方の入力端に供給される。ＮＡＮＤ回路８３は、他方の入力端にＮＡＮＤ回路７６の出力が供給され、出力がインバータ８４、抵抗Ｒ０、及びインバータ８５を介してＮＡＮＤ回路７２の他方の入力端に供給される。ＮＡＮＤ回路７２の出力端は、インバータ８６を介してタイミング制御信号ＴＳＡＥの出力ノードに接続される。すなわち、ＮＡＮＤ回路７２の出力が、反転されてタイミング制御信号ＴＳＡＥとして出力される。
【００７２】
ここで、ＮＡＮＤ回路７９、８１、８３の上記一方の入力端、及びインバータ回路８５の入力端には、ＮＭＯＳトランジスタで構成された容量Ｃ１３，Ｃ１２、Ｃ１１、Ｃ１０がそれぞれ接続される。
【００７３】
また、デコード信号ｄｅｃ３、ｄｅｃ２、ｄｅｃ１、ｄｅｃ０は、図９に示すデコード信号生成回路により生成される。
プログラマブル素子８７、８８より出力されるトリミング信号ｔｒｉｍ０、ｔｒｉｍ１をそれぞれ反転した信号がＮＡＮＤ回路８９に入力され、その出力がインバータを介してデコード信号ｄｅｃ０として出力される。トリミング信号ｔｒｉｍ０と同極性の信号及びトリミング信号ｔｒｉｍ１を反転した信号がＮＡＮＤ回路９０に入力され、その出力がインバータを介してデコード信号ｄｅｃ１として出力される。また、トリミング信号ｔｒｉｍ０を反転した信号及びトリミング信号ｔｒｉｍ１と同極性の信号がＮＡＮＤ回路９１に入力され、その出力がインバータを介してデコード信号ｄｅｃ２として出力される。同様に、トリミング信号ｔｒｉｍ０、ｔｒｉｍ１と同極性の信号がＮＡＮＤ回路９２に入力され、その出力がインバータを介してデコード信号ｄｅｃ３として出力される。
【００７４】
つまり、図９に示すデコード信号生成回路は、プログラマブル素子８７、８８より出力されるトリミング信号ｔｒｉｍ０、ｔｒｉｍ１をデコードして、デコード信号ｄｅｃ３、ｄｅｃ２、ｄｅｃ１、ｄｅｃ０のうち何れか１つを“Ｈ”にする。ここで、プログラマブル素子８７、８８は、ヒューズ回路等で構成される。ヒューズ回路を用いた場合には、ヒューズを選択して切断等することにより、トリミング信号ｔｒｉｍ０、ｔｒｉｍ１を制御することができる。
【００７５】
図８及び図９に示すようにしてタイミング調整回路３６を構成しても、上述した実施形態と同様の効果を得ることができる。図８に示すタイミング調整回路３６においては、デコード信号ｄｅｃ３が“Ｈ”、すなわちトリミング信号ｔｒｉｍ０、ｔｒｉｍ１がともに“Ｈ”のとき、閉じ込め動作の開始タイミングがもっとも遅くなり、デコード信号ｄｅｃ０が“Ｈ”、すなわちトリミング信号ｔｒｉｍ０、ｔｒｉｍ１がともに“Ｌ”のとき、閉じ込め動作の開始タイミングがもっとも早くなる。
【００７６】
また、上述した本実施形態においては、ＤＲＡＭを一例として説明したが、本発明はこれに限定するものではなく、データ読み出し動作において、データを読み出したメモリセルに対してそのデータの書き込みを行うリストア動作を行う半導体記憶装置に適用することが可能である。
【００７７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７８】
（付記１）閉じ込め型のセンスアンプ動作を行う半導体記憶装置であって、
複数のビット線と、当該ビット線に交差するように配置された複数のワード線と、上記ビット線と上記ワード線の交差部に設けられた複数のメモリセルを有するメモリセルアレイと、
上記メモリセルアレイのビット線に対して切り離し可能なように接続され、上記メモリセルからのデータ読み出し動作中に上記メモリセルアレイのビット線を切り離してデータ信号を増幅する閉じ込め動作を行うセンスアンプと、
上記センスアンプでの閉じ込め動作に係るタイミングを調整するタイミング調整回路とを備えることを特徴とする半導体記憶装置。
（付記２）上記データ読み出し動作中に、閉じ込め動作における信号の増幅が完了した後、上記メモリセルアレイのビット線に上記センスアンプを再接続することを特徴とする付記１記載の半導体記憶装置。
（付記３）上記タイミング調整回路は、上記閉じ込め動作を開始するタイミングを調整することを特徴とする付記１記載の半導体記憶装置。
（付記４）上記タイミング調整回路は、上記センスアンプの活性化信号に対応する制御信号を遅延させて出力し、上記閉じ込め動作を開始するタイミングを指示することを特徴とする付記３記載の半導体記憶装置。
（付記５）上記タイミング調整回路は、上記制御信号を遅延させる定電流源を用いた遅延回路を備えることを特徴とする付記４記載の半導体記憶装置。
（付記６）上記タイミング調整回路は、上記制御信号を遅延させるＣＲ素子を用いた遅延回路を備えることを特徴とする付記４記載の半導体記憶装置。
（付記７）上記タイミング調整回路は、設定値に応じて上記制御信号に係る遅延量を変更可能であることを特徴とする付記４記載の半導体記憶装置。
（付記８）閉じ込め型のセンスアンプ動作を行う半導体記憶装置であって、
複数のビット線と、当該ビット線に交差するように配置された複数のワード線と、上記ビット線と上記ワード線の交差部に設けられた複数のメモリセルを有するメモリセルアレイと、
上記メモリセルからのデータ読み出し動作中に上記メモリセルアレイのビット線を切り離してデータ信号を増幅する閉じ込め動作を行うセンスアンプと、
上記センスアンプでの閉じ込め動作に係るタイミングを調整するタイミング調整回路と、
上記メモリセルアレイのビット線と上記センスアンプのビット線を接続するためのスイッチ回路と、
上記タイミング調整回路からのタイミング制御信号に基づいて、上記スイッチング回路を開閉制御するスイッチ制御回路とを備えることを特徴とする半導体記憶装置。
（付記９）上記タイミング調整回路は、上記閉じ込め動作を開始するタイミングを調整することを特徴とする付記８記載の半導体記憶装置。
（付記１０）上記タイミング調整回路は、上記センスアンプの活性化信号に対応する制御信号を遅延回路により遅延させタイミング制御信号として出力することを特徴とする付記９記載の半導体記憶装置。
（付記１１）上記遅延回路は、定電流源を用いた遅延回路であることを特徴とする付記１０記載の半導体記憶装置。
（付記１２）上記遅延回路は、ＣＲ素子を用いた遅延回路であることを特徴とする付記１０記載の半導体記憶装置。
（付記１３）上記タイミング調整回路は、上記閉じ込め動作に係るタイミングの調整にプログラマブル素子を用いることを特徴とする付記８記載の半導体記憶装置。
（付記１４）上記タイミング調整回路は、ヒューズ回路を有し、
上記ヒューズ回路のヒューズの切断の有無に応じて上記閉じ込め動作を開始するタイミングを変更することを特徴とする付記９記載の半導体記憶装置。
（付記１５）上記タイミング調整回路による上記閉じ込め動作に係るタイミングの調整は、上記半導体記憶装置が通常動作状態とは異なるテスト状態にて実行可能であることを特徴とする付記８記載の半導体記憶装置。
（付記１６）閉じ込め型のセンスアンプ動作を行う半導体記憶装置のタイミング制御方法であって、
複数のメモリセルを有するメモリセルアレイのビット線に対して切り離し可能なように接続され、上記メモリセルからのデータ読み出し動作中に上記メモリセルアレイのビット線を切り離してデータ信号を増幅する閉じ込め動作を行うセンスアンプ、及び上記閉じ込め動作に係るタイミングを調整するタイミング調整回路を有する上記半導体記憶装置に対する試験を行う場合に、
上記閉じ込め動作に係るタイミングを通常使用するタイミングとは異なるタイミングに変更するタイミング変更ステップと、
上記タイミング変更ステップで変更されたタイミングでデータ読み出し動作を行い、読み出した結果に基づいて上記センスアンプの良否判定を行う判定ステップとを有することを特徴とするタイミング制御方法。
（付記１７）上記判定ステップにて不良と判定されたセンスアンプを冗長する冗長救済ステップをさらに有することを特徴とする付記１６記載のタイミング制御方法。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施形態による半導体記憶装置の構成例を示す図である。
【図２】本実施形態におけるセンスアンプの構成を示す回路図である。
【図３】本実施形態における閉じ込め動作のタイミング調整に係る回路構成を示す図である。
【図４】ＭＵＸ制御回路の構成を示す回路図である。
【図５】タイミング調整回路の構成を示す回路図である。
【図６】本実施形態における閉じ込め型センスアンプ動作の動作波形を示す図である。
【図７】本実施形態における半導体記憶装置に対する試験フローの一例を示す図である。
【図８】タイミング調整回路の他の構成を示す回路図である。
【図９】デコード信号生成回路の構成を示す回路図である。
【図１０】閉じ込め型センスアンプ動作の動作波形を示す図である。
【符号の説明】
【００８０】
１１  コマンド入力回路
１２  アドレス入力回路
１３  データ入出力回路
１４  制御回路
１５  メモリコア
１６  メモリセルアレイ
１７  ロウデコーダ
１８、３１  センスアンプ
１９  コラムデコーダ
３２、３３  メモリブロック
３４、３５  ＭＵＸ制御回路
３６  タイミング制御回路
【図１】
2008077805.tif 000003
【図２】
2008077805.tif 000004
【図３】
2008077805.tif 000005
【図４】
2008077805.tif 000006
【図５】
2008077805.tif 000007
【図６】
2008077805.tif 000008
【図７】
2008077805.tif 000009
【図８】
2008077805.tif 000010
【図９】
2008077805.tif 000011
【図１０】
2008077805.tif 000012