(57)【要約】【課題】本発明は、簡易な構成で容易に発振周波数の制御をすることができる発振回路を提供する。【解決手段】直列に接続された複数のインバータＩＮＶ１〜ＩＮＶ７のうち、一端に位置するインバータＩＮＶ１の入力端子と他端に位置するインバータＩＮＶ７の出力端子とを接続することにより、複数のインバータがリング状に接続されたリングオシレータ１０Ｒと、複数のインバータのうち、所望の少なくとも１つのインバータＩＮＶ１、ＩＮＶ３及びＩＮＶ５の出力端子に選択的に接続された少なくとも１つのキャパシタＣ１〜Ｃ３と、複数のインバータのうち、キャパシタが出力端子に接続されたインバータの電源端子に選択的に接続され、インバータを動作させる動作電流を調整する少なくとも１つの電流調整用トランジスタＭ２、Ｍ４、Ｍ６、Ｍ１０、Ｍ１２及びＭ１４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列に接続された複数のインバータのうち、一端に位置する前記インバータの入力端子と他端に位置する前記インバータの出力端子とを接続することにより、前記複数のインバータがリング状に接続されたリングオシレータと、
前記複数のインバータのうち、所望の少なくとも１つのインバータの出力端子に選択的に接続された少なくとも１つのキャパシタと、
前記複数のインバータのうち、前記キャパシタが出力端子に接続された前記インバータの電源端子に選択的に接続され、前記インバータを動作させる動作電流を調整する少なくとも１つの電流調整用トランジスタと
を備えることを特徴とする発振回路。
【請求項２】
前記キャパシタは、
前記インバータを形成するトランジスタが有する寄生容量より大きい容量を有する
ことを特徴とする請求項１に記載の発振回路。
【請求項３】
前記電流調整用トランジスタは、
前記インバータの第１の電源端子と第１の電位側電源との間に接続され、かつ前記インバータの第２の電源端子と前記第１の電位より低い第２の電位側電源との間にそれぞれ接続された
ことを特徴とする請求項１に記載の発振回路。
【請求項４】
前記電流調整用トランジスタと共にカレントミラー回路を形成し、前記電流調整用トランジスタに流れる電流の基準電流を生成する基準電流生成用トランジスタ
をさらに備えることを特徴とする請求項１に記載の発振回路。
【請求項５】
直列に接続された複数のインバータのうち、一端に位置する前記インバータの入力端子と他端に位置する前記インバータの出力端子とを接続することにより、前記複数のインバータがリング状に接続されたリングオシレータと、
前記複数のインバータのうち、所望の少なくとも１つのインバータの出力端子に選択的に接続された少なくとも１つのキャパシタと、
前記複数のインバータのうち、前記キャパシタが出力端子に接続された前記インバータの電源端子に選択的に接続され、前記インバータを動作させる動作電流を調整する少なくとも１つの電流調整用トランジスタと
を有する発振回路と、
前記発振回路によって生成されたクロック信号に基づいて動作する半導体集積回路と
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関する。
【背景技術】
【０００２】
従来、発振回路としては、複数のＣＭＯＳインバータ（以下、これをインバータと呼ぶ）をリング状に接続することにより形成されたリングオシレータがある。かかるリングオシレータは、各インバータを動作させる動作電流を調整することにより、各インバータの遅延時間を変化させ、これにより当該リングオシレータから出力されるクロック信号の発振周波数を制御する。
【０００３】
しかし、かかるリングオシレータでは、各インバータの動作電流と、生成されるクロック信号の発振周波数との間における線形性を確保することができない。従って、このリングオシレータは、発振周波数を制御しようとすると、各インバータの動作電流に対して複雑な調整を行わなければならないという問題があった。
【特許文献１】特開平１１−８５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、簡易な構成で容易に発振周波数の制御をすることができる発振回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様による発振回路は、
直列に接続された複数のインバータのうち、一端に位置する前記インバータの入力端子と他端に位置する前記インバータの出力端子とを接続することにより、前記複数のインバータがリング状に接続されたリングオシレータと、
前記複数のインバータのうち、所望の少なくとも１つのインバータの出力端子に選択的に接続された少なくとも１つのキャパシタと、
前記複数のインバータのうち、前記キャパシタが出力端子に接続された前記インバータの電源端子に選択的に接続され、前記インバータを動作させる動作電流を調整する少なくとも１つの電流調整用トランジスタと
を備える。
【０００６】
また本発明の一態様による半導体装置は、
直列に接続された複数のインバータのうち、一端に位置する前記インバータの入力端子と他端に位置する前記インバータの出力端子とを接続することにより、前記複数のインバータがリング状に接続されたリングオシレータと、
前記複数のインバータのうち、所望の少なくとも１つのインバータの出力端子に選択的に接続された少なくとも１つのキャパシタと、
前記複数のインバータのうち、前記キャパシタが出力端子に接続された前記インバータの電源端子に選択的に接続され、前記インバータを動作させる動作電流を調整する少なくとも１つの電流調整用トランジスタと
を有する発振回路と、
前記発振回路によって生成されたクロック信号に基づいて動作する半導体集積回路と
を備える。
【発明の効果】
【０００７】
本発明の発振回路によれば、簡易な構成で容易に発振周波数の制御をすることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。
【０００９】
図１に、本発明の実施の形態による発振回路１０の構成を示す。この発振回路１０は、リングオシレータ１０Ｒを有し、リングオシレータ１０Ｒは、インバータＩＮＶ１〜ＩＮＶ７を直列に接続し、かつインバータＩＮＶ１の入力端子と、インバータＩＮＶ７の出力端子とを接続することにより形成される。
【００１０】
インバータＩＮＶ１の出力端子と、低電位側電源ＶＳＳとの間には、インバータＩＮＶ１から出力される出力信号の伝達を遅延させるためのキャパシタＣ１が接続されている。同様に、インバータＩＮＶ３及びＩＮＶ５の出力端子と、低電位側電源ＶＳＳとの間には、キャパシタＣ２及びＣ３がそれぞれ接続されている。
【００１１】
本実施の形態の場合、これらキャパシタＣ１〜Ｃ３の容量は、インバータＩＮＶ１〜ＩＮＶ７を形成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが有する寄生容量より非常に大きく、当該寄生容量を無視できる程度の値になるように選定されている。
【００１２】
インバータＩＮＶ１の高電位側電源端子（第１の電源端子）と、高電位側電源ＶＤＤ（第１の電位側電源）との間には、インバータＩＮＶ１に供給する電流（すなわちインバータＩＮＶ１を動作させる動作電流）を制限及び調整するための電流調整用トランジスタとして、ＰＭＯＳトランジスタＭ２が接続されている。具体的には、インバータＩＮＶ１の高電位側電源端子には、ＰＭＯＳトランジスタＭ２のドレインが接続され、ＰＭＯＳトランジスタＭ２のソースには、高電位側電源ＶＤＤが接続されている。
【００１３】
また、インバータＩＮＶ１の低電位側電源端子（第２の電源端子）と、低電位側電源ＶＳＳ（第２の電位側電源）との間には、電流調整用トランジスタとして、ＮＭＯＳトランジスタＭ１０が接続されている。具体的には、インバータＩＮＶ１の低電位側電源端子には、ＮＭＯＳトランジスタＭ１０のドレインが接続され、NＭＯＳトランジスタＭ１０のソースには、低電位側電源ＶＳＳが接続されている。
【００１４】
同様に、インバータＩＮＶ３の高電位側電源端子と、高電位側電源ＶＤＤとの間には、電流調整用トランジスタとして、ＰＭＯＳトランジスタＭ４が接続され、インバータＩＮＶ３の低電位側電源端子と、低電位側電源ＶＳＳとの間には、電流調整用トランジスタとして、ＮＭＯＳトランジスタＭ１２が接続されている。
【００１５】
同様に、インバータＩＮＶ５の高電位側電源端子と、高電位側電源ＶＤＤとの間には、電流調整用トランジスタとして、ＰＭＯＳトランジスタＭ６が接続され、インバータＩＮＶ５の低電位側電源端子と、低電位側電源ＶＳＳとの間には、電流調整用トランジスタとして、ＮＭＯＳトランジスタＭ１４が接続されている。
【００１６】
なお、これらＰＭＯＳトランジスタＭ２、Ｍ４及びＭ６と、ＮＭＯＳトランジスタＭ１０、Ｍ１２及びＭ１４は、素子のサイズが等しくなるように形成されている。
【００１７】
これに対して、インバータＩＮＶ２の高電位側電源端子は、高電位側電源ＶＤＤに接続され、インバータＩＮＶ２の低電位側電源端子は、低電位側電源ＶＳＳに接続されている。同様に、インバータＩＮＶ４、ＩＮＶ６及びＩＮＶ７の高電位側電源端子は、高電位側電源ＶＤＤに接続され、インバータＩＮＶ４、ＩＮＶ６及びＩＮＶ７の低電位側電源端子は、低電位側電源ＶＳＳに接続されている。
【００１８】
ところで、可変電流源Ｉ２の一端と、高電位側電源ＶＤＤとの間には、ＰＭＯＳトランジスタＭ１が接続されている。また、可変電流源Ｉ２の一端は、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ４及びＭ６のゲートに接続され、可変電流源Ｉ２の他端は、低電位側電源ＶＳＳに接続されている。
【００１９】
これにより、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ４及びＭ６は、基準電流生成用トランジスタとしてのＰＭＯＳトランジスタＭ１をマスタとするカレントミラー回路を形成する。従って、ＰＭＯＳトランジスタＭ２、Ｍ４及びＭ６には、ＰＭＯＳトランジスタＭ１に流れる電流と同一の電流がそれぞれ流れる。
【００２０】
これに対して、可変電流源Ｉ１の一端と、低電位側電源ＶＳＳとの間には、ＮＭＯＳトランジスタＭ９が接続されている。また、可変電流源Ｉ１の一端は、ＮＭＯＳトランジスタＭ９、Ｍ１０、Ｍ１２及びＭ１４のゲートに接続され、可変電流源Ｉ１の他端は、高電位側電源ＶＤＤに接続されている。
【００２１】
これにより、ＮＭＯＳトランジスタＭ９、Ｍ１０、Ｍ１２及びＭ１４は、基準電流生成用トランジスタとしてのＮＭＯＳトランジスタＭ９をマスタとするカレントミラー回路を形成する。従って、ＮＭＯＳトランジスタＭ１０、Ｍ１２及びＭ１４には、ＮＭＯＳトランジスタＭ９に流れる電流と同一の電流がそれぞれ流れる。
【００２２】
この発振回路１０は、可変電流源Ｉ１及びＩ２において生成される電流を調整することにより、当該発振回路１０から出力されるクロック信号の発振周波数を制御する。
【００２３】
本実施の形態の場合、インバータＩＮＶ２、ＩＮＶ４、ＩＮＶ６及びＩＮＶ７には、電流調整用トランジスタが接続されておらず、従って、インバータＩＮＶ１、ＩＮＶ３及びＩＮＶ５より大きい動作電流が流れる。
【００２４】
また、キャパシタＣ１〜Ｃ３の容量は、インバータＩＮＶ１〜ＩＮＶ７を形成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが有する寄生容量より非常に大きく、当該寄生容量を無視できる程度の値になるように選定されている。
【００２５】
これにより、インバータＩＮＶ２、ＩＮＶ４、ＩＮＶ６及びＩＮＶ７は、高速に動作し、これらインバータＩＮＶ２、ＩＮＶ４、ＩＮＶ６及びＩＮＶ７における遅延時間を短縮することができる。
【００２６】
因みに、遅延時間とは、インバータＩＮＶの入力信号が“Ｈ”レベルから“Ｌ”レベルに変化するタイミングから、出力信号が“Ｌ”レベルから“Ｈ”レベルに変化するタイミングまでに要する時間を意味する。
【００２７】
一方、インバータＩＮＶ１、ＩＮＶ３及びＩＮＶ５を動作させる動作電流は、電流調整用トランジスタ（Ｍ２、Ｍ４、Ｍ６、Ｍ１０、Ｍ１２及びＭ１４）によって調整される。
【００２８】
すなわち、インバータＩＮＶ１、ＩＮＶ３及びＩＮＶ５の動作電流を調整することにより、キャパシタＣ１〜Ｃ３を充放電する充放電電流を変化させ、当該充放電に要する充放電時間を変化させる。これにより、インバータＩＮＶ１、ＩＮＶ３及びＩＮＶ５から出力される出力信号を伝達する際における遅延時間を変化させ、クロック信号の発振周波数を制御する。
【００２９】
このように、発振回路１０全体の遅延時間における、インバータＩＮＶ１〜ＩＮＶ７の遅延時間が占める割合を低下させ、キャパシタＣ１〜Ｃ３に起因する遅延時間が占める割合を増加させる。
【００３０】
従って、クロック信号の発振周波数は、キャパシタＣ１〜Ｃ３に起因する遅延時間によってほぼ決定される。すなわち、クロック信号の発振周波数を、可変電流源Ｉ１及びＩ２において生成される電流と、キャパシタＣ１〜Ｃ３の容量とによって容易に決定することが可能となる。
【００３１】
これにより、動作電流と発振周波数との間における線形性を確保することができ、よって動作電流に対して複雑な調整を行うことなく、動作電流を単調に増加又は減少させるだけの簡単な調整で、容易に発振周波数の制御をすることができる。
【００３２】
ここで図２に、比較例として、全てのインバータＩＮＶ１〜ＩＮＶ７に、電流調整用トランジスタ（ＰＭＯＳトランジスタＭ２〜Ｍ８、ＮＭＯＳトランジスタＭ１０〜Ｍ１６）が接続された発振回路２０の構成を示す。
【００３３】
この比較例の場合、発振回路２０全体の遅延時間における、インバータＩＮＶ１〜ＩＮＶ７の遅延時間が占める割合が大きく、インバータＩＮＶ１〜ＩＮＶ７の遅延時間を無視することはできない。従って、発振回路２０から出力されるクロック信号の発振周波数は、インバータＩＮＶ１〜ＩＮＶ７の遅延時間と、キャパシタＣ１〜Ｃ３に起因する遅延時間とによって決定され、動作電流と発振周波数との間における線形性を確保することができない。
【００３４】
ここで図３に、発振周波数対動作電流特性のシミュレーション結果を示す。この図３に示すように、比較例の発振回路２０では、発振周波数が低くなることに応じて線形性を確保できなくなっているが、本実施の形態の発振回路１０では、発振周波数が低くなっても、線形性を確保している。
【００３５】
さらに図４に、発振周波数に対する誤差率の一例を示す。この場合、発振周波数を５ＭＨｚに設定した場合に、実際に生成されるクロック信号の発振周波数が５ＭＨｚになるように発振回路１０及び２０を形成する。そして、かかる発振回路１０及び２０において、発振周波数を変化させることにより得られた誤差率を示す。
【００３６】
この図４に示すように、比較例の発振回路２０では、発振周波数が２ＭＨｚのときに、約１３％の誤差が生じているのに対し、本実施の形態の発振回路１０では、約３％の誤差が生じるだけで済む。
【００３７】
なお、図５に、本実施の形態による発振回路１０を使用する半導体装置として半導体メモリ３０の一例を示す。この場合、タイミング発生器５０（半導体集積回路）は、発振回路１０において生成されたクロック信号を基にタイミング信号を生成し、これをＳＲＡＭ６０に与える。ＳＲＡＭ６０は、このタイミング信号に基づいてメモリセルに対するデータの書き込み及び読み出しを実行し、当該読み出したデータを出力回路７０を介して外部に出力する。
【００３８】
なお、上述の実施の形態は一例であって、本発明を限定するものではない。例えば、本実施の形態による発振回路１０を使用する半導体装置としてＩＣカード８０の一例を示す。このＩＣカード８０は、ＥＥＰＲＯＭ１１０と、ＥＥＰＲＯＭ１１０の動作を制御するマイクロコントローラ１００と、ＥＥＰＲＯＭ１１０に対するデータの書き込み及び読み出しを実行する際に使用されるクロック信号を生成する発振回路１０とを有する。
【００３９】
また、上述の実施の形態では、インバータＩＮＶ１〜ＩＮＶ７のうち、インバータＩＮＶ１、ＩＮＶ３及びＩＮＶ５に選択的にキャパシタ及び電流調整用トランジスタを接続したが、インバータＩＮＶ２、ＩＮＶ４及びＩＮＶ６に選択的にキャパシタ及び電流調整用トランジスタを接続しても良く、他の種々の変更を行うことが可能である。また、インバータＩＮＶにキャパシタ及び電流調整用トランジスタの両方を接続する必要はなく、例えば、電流調整用トランジスタのみを接続して、キャパシタを接続しない場合であっても良い。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態による発振回路の構成を示す回路図である。
【図２】比較例による発振回路の構成を示す回路図である。
【図３】発振周波数対動作電流特性を示す説明図である。
【図４】発振周波数に対する誤差率の関係を示す説明図である。
【図５】本発明の実施の形態による半導体装置の構成を示すブロック図である。
【図６】他の実施の形態による半導体装置の構成を示すブロック図である。
【符号の説明】
【００４１】
１０  発振回路
１０Ｒ  リングオシレータ
ＩＮＶ１〜ＩＮＶ７  インバータ
Ｃ１〜Ｃ３  キャパシタ
Ｍ１〜Ｍ８  ＰＭＯＳトランジスタ
Ｍ１０〜Ｍ１６  ＮＭＯＳトランジスタ
Ｉ１、Ｉ２  可変電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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