(57)【要約】      （修正有）【課題】装置全体の大きさを増すことなく高密度配線化が可能な半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、半導体構成体４の側方に中間導体層１１と絶縁層１２とが交互に積層されていると共に、少なくとも半導体構成体４の外部接続用電極５と同一の層に導体層１１を有している。本半導体装置の製造方法は、半導体構成体４を支える支持体をなす基板１上に半導体構成体４を搭載する工程と、当該基板１上に絶縁層１２と金属箔を積層して、当該半導体構成体の側方に絶縁層１２と中間導体層１１の積層部を設けると共に当該半導体構成体４の上面及び側面を当該絶縁層１２からフローした樹脂で被覆する工程と、当該中間導体層１１上に絶縁層と金属箔を積層して、当該半導体構成体４の外部接続用電極５と同一の層に導体層１３を設ける工程とを有する。【選択図】図１
2008218635.tif 000002
【特許請求の範囲】
【請求項１】
上面に複数の外部接続用電極を有する半導体構成体と、当該半導体構成体を支える支持体と、当該半導体構成体の上方及び側方に設けられた絶縁層と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置であって、当該半導体構成体の側方に絶縁層と中間導体層の積層部が設けられていると共に、少なくとも当該外部接続用電極と同一の層に導体層が設けられていることを特徴とする半導体装置。
【請求項２】
前記外部接続用電極と同一の層に設けられた導体層及び各中間導体層が、それぞれめっき接続層間ビアで層間接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記めっき接続層間ビアが、同軸上に少なくとも２段以上積み上げられたスタックドビア構造となっていることを特徴とする請求項２記載の半導体装置。
【請求項４】
上面に複数の外部接続用電極を有する半導体構成体と、当該半導体構成体を支える支持体と、当該半導体構成体の上方及び側方に設けられた絶縁層と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置の製造方法であって、少なくとも、半導体構成体を支える支持体をなす基板上に半導体構成体を搭載する工程と、当該基板上に絶縁層と金属箔を積層して、当該半導体構成体の側方に絶縁層と中間導体層の積層部を設けると共に当該半導体構成体の上面及び側面を当該絶縁層からフローした樹脂で被覆する工程と、当該中間導体層上に絶縁層と金属箔を積層して、当該外部接続用電極と同一の層に導体層を設ける工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
更に、めっき接続層間ビアを形成し、前記外部接続用電極と同一の層に設けられた導体層及び各中間導体層をそれぞれ層間接続する工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記絶縁層と中間導体層の積層部を設ける工程が、半導体構成体に対応した部分に開口部を有するキャリア付金属箔と絶縁層を積層する工程から成り、且つ、当該半導体構成体よりも上面位置が高くなる厚さを有するキャリアを用いて積層することを特徴とする請求項４又は５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にウエハーレベルＣＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｃｈｉｐ  ｓｉｚｅ  ｐａｃｋａｇｅ）を有機基板に内蔵した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、電子機器の軽薄短小化が進み、機器に搭載される半導体装置としてはウエハーレベルＣＳＰと呼ばれる半導体装置が使用されている。このウエハーレベルＣＳＰは、一般に複数の外部接続用の接続パッドが形成されたベアの半導体装置の上面に封止材を設け、次いで、当該封止材の各接続パッドに対応する部分に開口部を形成し、次いで、当該開口部を介して各接続パッドに接続される再配線を形成し、次いで、各再配線の他の接続部に柱状の外部接続用電極を形成すると共に、絶縁樹脂で封止後、研磨にて外部接続用電極が露出するまで研磨し、次いで、露出した外部接続用電極にはんだを形成することによって製造されている。
【０００３】
しかしながら、通常ウエハーレベルＣＳＰは、ベアチップの半導体装置の上面に外部接続用電極をマトリクス状に配列するため、外部接続用電極数の多い半導体装置では外部接続用電極サイズ及びピッチが極端に小さくなってしまう結果、マザーボードとの接続が困難になる。すなわち、半導体装置の外部接続用電極ピッチを狭くすることはできても、狭くすることでマザーボードとの接続精度が劣化することから、単純に狭くはできないという問題があった。
【０００４】
また、外部接続用電極ピッチが小さくなることによって、マザーボードとの接合強度が不足したり、ボンディング時に電極間の短絡が発生したりする問題があり、さらに、半導体装置とマザーボードの線膨張係数の差に起因して発生する応力により外部接続用電極が断線してしまうという問題もあった。
【０００５】
そこで、図１８に示したような半導体装置が既に提案されている（例えば特許文献１参照）。
【０００６】
即ち、当該半導体装置Ｐ１０１は、支持体１と、当該支持体１の上面に接着層８を介して設けられた半導体構成体４と、当該支持体１の上下両面に設けられた導体層２と、当該半導体構成体４の側方に設けられた絶縁層１１２と、当該絶縁層１１２上かつ当該半導体構成体４より外側に設けられた再配線層１７と、貫通スルーホール１２０とを有して成り、当該半導体構成体４に設けられた外部接続用電極５の電極ピッチを、再配線層１７により拡幅することによって、マザーボードへの搭載を精度良く行えるようにしたものである。
【０００７】
ここで、半導体構成体４は、シリコン７の上面に複数の外部接続用電極５が設けられていると共に、前記外部接続用電極５の側面に封止材６が形成されているものであり、以降本明細書で用いる半導体構成体とは、基本的に当該構成の半導体構成体を示すものとする。
【０００８】
しかしながら、前記半導体装置Ｐ１０１は、半導体構成体４と再配線層１７の接続以外の層間接続手段に貫通スルーホール１２０を用いているため、昨今の高密度配線化に対応しきれないという不具合があった。
【０００９】
そこで、図１９に示したように、再配線を施した半導体装置を更に有機基板に内蔵し、当該内蔵された半導体装置の周囲に複数の導体層を設け、当該導体層の層間接続手段に導電ペースト充填ビアを用いることで、高密度配線化した半導体装置が提案されている（例えば特許文献２参照）。
【００１０】
即ち、当該半導体装置Ｐ２０１は、半導体構成体４を接着層８を介して支持体２０９に配置し、再配線層１７を施した半導体装置Ｐ２０５と、当該半導体装置Ｐ２０５の周囲に絶縁層２１２と共に配置された導体層２０２と、当該導体層２０２の層間接続を担う導電ペースト充填ビア２２０と、再配線層１７を更に再配線した再配線層２１７とを備えている。
【００１１】
前記半導体装置Ｐ２０１は、半導体装置Ｐ２０５の側方に導体層２０２及び導電ペースト充填ビア２２０が設けられ、各導体層を導電ペースト充填ビア２２０で層間接続しているため、貫通スルーホールで層間接続する場合と比較して高密度配線化した半導体装置が得られる。
【００１２】
しかしながら、前記半導体装置Ｐ２０１の構成では、半導体構成体４を内蔵し再配線した半導体装置Ｐ２０５を更に絶縁層中に埋め込む構成となるため、装置全体が大きくなってしまうというものであった。
【００１３】
また、層間接続に用いている導電ペースト充填ビア２２０は、めっき接続層間ビアと比較してビア径が大きく、特に半導体構成体周辺にビアを設ける場合にある程度の加工スペースを設けなければならず、高密度配線化に対して最適な配置には出来なかった。
【００１４】
また、図１８の半導体装置Ｐ１０１では、半導体構成体４を絶縁層１１２中に埋め込んだ後、研磨により外部接続用電極５を露出させるようにしているところ、図１９の半導体装置Ｐ２０１は、当該半導体装置Ｐ１０１と同じ要領で形成した半導体構成体Ｐ２０５を更に絶縁層２１２で埋め込む構成となっているため、半導体構成体Ｐ２０５の側面近傍部や外部接続用電極５と同一の層に導体層を設けることができなかった。
【特許文献１】特開２００４−２２１４１７号公報
【特許文献２】特開２００５−２１６９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上記の問題と実状に鑑みてなされたもので、半導体構成体を有機基板に内蔵し、当該内蔵された半導体構成体の側方に導体層を設けた構造の半導体装置において、装置全体の大きさを増すことなく高密度配線化が可能な半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１６】
すなわち、請求項１に係る本発明は、上面に複数の外部接続用電極を有する半導体構成体と、当該半導体構成体を支える支持体と、当該半導体構成体の上方及び側方に設けられた絶縁層と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置であって、当該半導体構成体の側方に絶縁層と中間導体層の積層部が設けられていると共に、少なくとも当該外部接続用電極と同一の層に導体層が設けられていることを特徴とする半導体装置により上記課題を解決したものである。
【００１７】
この半導体装置は、従来デットスペースとなる外部接続用電極と同一の層に導体層が設けられた構造となっているため、多くの配線可能領域を確保できると共に、半導体装置全体の大きさを増すことなく高密度配線化が可能となる。
【００１８】
また、再配線層直下にあたる外部接続用電極と同一の層に配線パターンを設けることが可能となり、半導体構成体からの再配線が効率的且つ最適に行えると共に、従来の構成ならば裏面まで引き回さなければならないような回路の場合でも、より少ない層の間で配線回路を集約することができる。
【００１９】
また、請求項２に係る本発明は、前記外部接続用電極と同一の層に設けられた導体層及び各中間導体層が、それぞれめっき接続層間ビアで層間接続されていることを特徴としている。
【００２０】
この半導体装置は、導電ペースト充填ビアよりも小径化が可能なめっき接続層間ビアで導体層が接続されているため、従来に比して半導体構成体の近傍にも層間接続ビアを設けることが可能となる。
【００２１】
また、請求項３に係る本発明は、前記めっき接続層間ビアが、同軸上に少なくとも２段以上積み上げられたスタックドビア構造となっていることを特徴としている。
【００２２】
この半導体装置は、スタックドビア構造となっているため、半導体装置をより小型・高密度配線化することができる。
【００２３】
また、請求項４に係る本発明は、上面に複数の外部接続用電極を有する半導体構成体と、当該半導体構成体を支える支持体と、当該半導体構成体の上方及び側方に設けられた絶縁層と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置の製造方法であって、少なくとも、半導体構成体を支える支持体をなす基板上に半導体構成体を搭載する工程と、当該基板上に絶縁層と金属箔を積層して、当該半導体構成体の側方に絶縁層と中間導体層の積層部を設けると共に当該半導体構成体の上面及び側面を当該絶縁層からフローした樹脂で被覆する工程と、当該中間導体層上に絶縁層と金属箔を積層して、当該外部接続用電極と同一の層に導体層を設ける工程とを有することを特徴とする半導体装置の製造方法により上記課題を解決したものである。
【００２４】
この製造方法によれば、小型・高密度配線化を図った半導体装置を容易に得ることが可能となる。
【００２５】
また、請求項５に係る本発明は、前記製造方法において、更に、めっき接続層間ビアを形成し、前記外部接続用電極と同一の層に設けられた導体層及び各中間導体層をそれぞれ層間接続する工程を有することを特徴としている。
【００２６】
この製造方法によれば、より小型・高密度配線化を図った半導体装置を容易に得ることが可能となる。
【００２７】
また、請求項６に係る本発明は、前記絶縁層と中間導体層の積層部を設ける工程が、半導体構成体に対応した部分に開口部を有するキャリア付金属箔と絶縁層を積層する工程から成り、且つ、当該半導体構成体よりも上面位置が高くなる厚さを有するキャリアを用いて積層することを特徴としている。
【００２８】
この製造方法によれば、半導体構成体に必要以上の圧力を掛けることなく、積層工程を容易に行うことができる。
【発明の効果】
【００２９】
本発明によれば、半導体構成体を有機基板に内蔵し、内蔵された半導体構成体の側方に導体層を設けた構造の半導体装置において、装置全体の大きさを増すことなく高密度配線化が可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３０】
本発明半導体装置の実施の形態を図１を用いて説明する。
【００３１】
図１において、Ｐ１は半導体装置で、上面に複数の外部接続用電極５を有する半導体構成体４と、当該半導体構成体４を支える支持体１と、当該半導体構成体４の上方及び側方に設けられた絶縁層１２と、当該半導体構成体４の上方及び側方の絶縁層１２上に設けられた再配線層１７とを有している。また、当該半導体構成体４の側方には絶縁層１２と中間導体層１１の積層部が設けられていると共に、当該外部接続用電極５と同一の層に導体層１３が設けられ、且つ当該導体層１３及び各中間導体層１１は、同軸上に複数段積み上げられたスタックドビア構造のめっき接続層間ビア２０でそれぞれ接続されている。
【００３２】
尚、図１中、２は支持体１の表裏に形成された導体層、６は半導体構成体４を構成する封止材、７は同じく半導体構成体４を構成するシリコンである。
【００３３】
次に、本発明半導体装置の製造方法の実施の形態を図２〜図１７を用いて説明する。
【００３４】
まず、図２（ａ）に示すように、半導体構成体４を支える支持体１となる絶縁層１ａの上下両面に導体層２を備えた基板を用意する。尚、前記基板は、多層基板でも構わない。
【００３５】
次に、図２（ｂ）に示すように、前記基板の上下両面のエッチングをしない箇所をエッチングレジスト３ａで覆う。尚、前記エッチングレジスト３ａは、ドライフィルム又はインキでも構わない。
【００３６】
次に、図２（ｃ）に示すように、回路形成を行い、その後、エッチングレジスト３ａを剥離し、図３（ｄ）に示すように、ビア形成用のウインドウ２１を設けた状態とする。
【００３７】
次に、図３（ｅ）に示すように、前記ウインドウ２１があけられた箇所にレーザ加工装置等を用いて非貫通穴２５をあける。
【００３８】
次に、ホールクリーニング等の化学処理、無電解銅めっき処理、電解銅めっき処理の順で実施して、図３（ｆ）に示すようなめっき層２ａを設けた状態とする。
【００３９】
次に、図４（ｇ）に示すように、エッチングをしない箇所をエッチングレジスト３ｂで覆った後、回路形成を行い（図４（ｈ）参照）、次いで、エッチングレジスト３ｂを剥離することによって、めっき接続層間ビア２０を備えた図４（ｋ）に示す基板を得る。
【００４０】
次に、図５（ｍ）に示すように、当該基板に接着層８を介して半導体構成体４を搭載し、図５（ｎ）に示すような構造体Ｐ２を得る。
【００４１】
次に、図５（ｑ）に示すように、当て板としてのキャリア１０に、中間導体層１１となる金属箔としての銅箔１１ａを積層後剥離可能な状態で張り合わせてあるキャリア付銅箔９と、絶縁層１２をパンチングプレス機等を用いてパンチングして半導体構成体４に対応した部分に開口部、すなわち前記半導体構成体４にはめ込む窓抜きをした後、前記構造体Ｐ２にレイアップし、真空積層プレス機等を用いて積層を行い、図６（ｒ）に示すような状態とする。すなわち、当該積層により、絶縁層１２からフローした樹脂が半導体構成体４の側面と上面を被覆する結果、半導体構成体４はその上方及び側方に形成された絶縁層１２より取り囲まれた状態となる。
【００４２】
ここで、半導体構成体４よりも低い段階の積層工程においては、図５（ｑ）に示すように、半導体構成体４よりも上面位置が高くなる厚さを有するキャリア１０を用いて積層するのが、半導体構成体４に必要以上の圧力（負荷）を掛けずに積層できるため好ましい。また、当該キャリア１０の種類としては、積層後に剥離可能であれば、銅、アルミニウム、ニッケル等の金属箔や、熱、光等を当てることによって剥離する樹脂のいずれを用いても構わない。更に、金属箔の代わりに樹脂付金属箔（例えば、樹脂付銅箔）を用いることも可能である。
【００４３】
但し、半導体構成体４に対応した開口部を設ける際に、加工精度、位置合わせ精度、搬送の容易性、等の点から、当て板と金属箔、又は当て板とＲＣＣが積層後剥離可能な状態で張り合わせてあるものが望ましい。
【００４４】
次に、図６（ｓ）に示すように、前記キャリア１０を剥離後、図６（ｔ）に示すように、エッチングをしない箇所をエッチングレジスト３ｃで覆った後、図７（ｕ）に示すように、回路形成を行い、その後、エッチングレジスト３ｃを剥離して、図７（ｖ）に示すように、中間導体層１１とビア形成用のウインドウ２２を設けた状態とする。
【００４５】
次に、図７（ｗ）に示すように、前記ウインドウ２２があけられた箇所にレーザ加工装置等を用いて非貫通穴２６をあけ、ホールクリーニング等の化学処理、無電解銅めっき処理の順で実施した後、図８（ｘ）に示すように、めっきレジスト３ｄを設ける。
【００４６】
次に、図８（ｙ）に示すように、電解銅めっき処理を実施した後、めっきレジスト３ｄを剥離することによって、図８（ｚ）に示すようなめっき層２ｂを設けた状態とする。
【００４７】
次に、図９（Ａａ）に示すように、エッチングをしない箇所をエッチングレジスト３ｅで覆った後、図９（Ａｂ）に示すように、回路形成を行い、その後、エッチングレジスト３ｅを剥離して、めっき接続層間ビア２０を備えた図９（Ａｃ）に示すような状態とする。
【００４８】
次に、図１０（Ａｄ）に示すように、絶縁層１４及び導体層１３となる金属箔としての銅箔１３ａをパンチングプレス機等を用いてパンチングして半導体構成体４に対応した部分に開口部、すなわち前記半導体構成体４にはめ込む窓抜きをした後レイアップし、真空積層プレス機等を用いて積層プレスを行い、図１０（Ａｅ）に示すような状態とする。
【００４９】
次に、図１０（Ａｆ）に示すように、エッチングをしない箇所をエッチングレジスト３ｆで覆った後、図１１（Ａｇ）に示すように、回路形成を行い、その後、エッチングレジスト３ｆを剥離して、図１１（Ａｈ）に示すように、外部接続用電極５と同一の層に導体層１３とビア形成用のウインドウ２３を設けた状態とする。
【００５０】
次に、図１１（Ａｋ）に示すように、前記ウインドウ２３があけられた箇所にレーザ加工装置等を用いて非貫通穴２７をあけ、ホールクリーニング等の化学処理、無電解銅めっき処理の順で実施した後、図１２（Ａｍ）に示すように、めっきレジスト３ｇを設ける。
【００５１】
次に、図１２（Ａｎ）に示すように、電解銅めっき処理を実施した後、めっきレジスト３ｇを剥離することによって、図１２（Ａｑ）に示すようなめっき層２ｃを設けた状態とする。
【００５２】
次に、図１３（Ａｒ）に示すように、エッチングをしない箇所をエッチングレジスト３ｈで覆った後、図１３（Ａｓ）に示すように、回路形成を行い、その後、エッチングレジスト３ｈを剥離して、めっき接続層間ビア２０を備えた図１３（Ａｔ）に示すような構造体Ｐ３を得る。
【００５３】
次に、図１４（Ａｕ）に示すように、前記構造体Ｐ３の表裏に絶縁層１６及び導体層１５となる金属箔としての銅箔１５ａをレイアップし、真空積層プレス機等を用いて積層プレスを行い、図１４（Ａｖ）に示すような状態とする。
【００５４】
次に、図１４（Ａｗ）に示すように、エッチングをしない箇所をエッチングレジスト３ｋで覆った後、図１５（Ａｘ）に示すように、回路形成を行い、その後、エッチングレジスト３ｋを剥離して、図１５（Ａｙ）に示すように、導体層１５とビア形成用のウインドウ２４を設けた状態とする。
【００５５】
次に、図１５（Ａｚ）に示すように、前記ウインドウ２４があけられた箇所にレーザ加工装置等を用いて非貫通穴をあけ、ホールクリーニング等の化学処理、無電解銅めっき処理、電解銅めっき処理の順で実施して、図１６（Ｂａ）に示すようなめっき層２ｄを設けた状態とする。
【００５６】
次に、図１６（Ｂｂ）に示すように、エッチングをしない箇所をエッチングレジスト３ｍで覆った後、図１６（Ｂｃ）に示すように、回路形成を行い、次いで、図１７（Ｂｄ）に示すようにエッチングレジスト３ｍを剥離した後、ソルダーレジスト３ｎを形成することによって、再配線層１７とスタックドビア構造のめっき接続層間ビア２０を備えた図１７（Ｂｅ）の半導体装置Ｐ１を得る。
【００５７】
上記の実施の形態により説明した本発明の特徴として下記の４つが挙げられる。
【００５８】
先ず、本発明１つ目の特徴は、半導体構成体４を支える支持体１上に絶縁層１２と銅箔１１ａを積層することによって、当該半導体構成体４の側方に絶縁層１２と中間導体層１１を形成すると共に当該半導体構成体４の側面を当該絶縁層１２からフローした樹脂で被覆するようにし、更に、少なくとも外部接続用電極５と同一の層に導体層１３を形成するようにしたところにある。
【００５９】
これにより、従来の半導体装置では形成できなかった、半導体構成体４の側面近傍と、外部接続用電極５と同一の層に導体層１３が設けることも可能となるため、半導体装置の小型化及び高密度配線化を図ることができる。
【００６０】
本発明の２つ目の特徴は、層間接続用のビアとして、めっき接続層間ビア２０を用いることでビアの小径化を図ることにある。
【００６１】
一般的に、図１９に示したような導電ペースト充填ビアの径は１００μｍ程度であるのに対し、めっき接続層間ビアの径は５０μｍとなる。
【００６２】
これにより、設けるビアの径は約２分の１程度となるため、半導体構成体周辺に設けるビアをより狭ピッチ化することができ、以って、高密度配線化が可能となると共に、半導体装置全体を小型化することができる。
【００６３】
また、上記めっき接続層間ビア２０が、同軸上に少なくとも２段以上積み上げられたスタックドビア構造である場合には、更なる高密度配線化が可能となる。
【００６４】
本発明の３つ目の特徴は、図１９に示したような導電ペースト充填ビア２２０を設けた複数基板の一括積層ではなく、めっき接続層間ビア２０を設ける逐次積層を用いたことで、位置合わせ精度が向上することにある。
【００６５】
導電ペースト充填ビア２２０を設けた複数基板の一括積層の場合、位置合わせ精度の関係から、通常ビア径に加えて±５０μｍ程度のアニュラリング（ズレ見込み量）が必要となり、構成する層数分だけこのアニュラリングが積算され、構成する層数が多くなるほどアニュラリングの合計数も多くなるが、めっき接続層間ビア２０を設ける逐次積層の場合、非貫通穴を形成するためのターゲットマークが各層毎にあるため、アニュラリングが各層毎に加算されることなく、結果として位置合わせ精度が向上する。
【００６６】
本発明の４つ目の特徴は、内蔵する半導体構成体４が周囲より突出した状態での積層工程では、半導体構成体４に対応した開口部を有する当て板（キャリア１０）を介して積層することにある。
【００６７】
これにより、当該半導体構成体４に必要以上の積層圧力が加わらないため、当該半導体構成体４が損傷または破壊されてしまうのを防止できる。
【００６８】
尚、本発明を説明するに当たって、上記の実施の形態を例として説明したが、本発明の構成はこれらの限りでなく、また、これらの例により何ら制限されるものではなく、本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の半導体装置例を示す概略断面工程説明図。
【図２】本発明の半導体装置の製造方法例を示す概略断面工程説明図。
【図３】図２に続く概略断面工程説明図。
【図４】図３に続く概略断面工程説明図。
【図５】図４に続く概略断面工程説明図。
【図６】図５に続く概略断面工程説明図。
【図７】図６に続く概略断面工程説明図。
【図８】図７に続く概略断面工程説明図。
【図９】図８に続く概略断面工程説明図。
【図１０】図９に続く概略断面工程説明図。
【図１１】図１０に続く概略断面工程説明図。
【図１２】図１１に続く概略断面工程説明図。
【図１３】図１２に続く概略断面工程説明図。
【図１４】図１３に続く概略断面工程説明図。
【図１５】図１４に続く概略断面工程説明図。
【図１６】図１５に続く概略断面工程説明図。
【図１７】図１６に続く概略断面工程説明図。
【図１８】従来の製造方法によって製造された半導体装置例を示す概略断面説明図。
【図１９】別の従来の製造方法によって製造された半導体装置例を示す概略断面説明図。
【符号の説明】
【００７０】
１，２０９：支持体
１ａ，１２，１４，１６，１１２，２１２：絶縁層
２，１３，１５，２０２：導体層
２ａ，２ｂ，２ｃ，２ｄ：めっき層
３ａ，３ｂ，３ｃ，３ｅ，３ｆ，３ｈ，３ｋ，３ｍ：エッチングレジスト
３ｄ，３ｇ：めっきレジスト
４：半導体構成体
５：外部接続用電極
６：封止材
７：シリコン
８：接着層
９：キャリア付銅箔
１０：キャリア
１１：中間導体層
１１ａ，１３ａ，１５ａ：銅箔
１７，２１７：再配線層
２０：めっき接続層間ビア
２１〜２４：ウインドウ
２５〜２８：非貫通穴
１２０：貫通スルーホール
２２０：導電ペースト充填ビア
３ｎ：ソルダーレジスト
Ｐ２，Ｐ３：構造体
Ｐ１，Ｐ１０１，Ｐ２０１，Ｐ２０５：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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