(57)【要約】【課題】読み出しおよび書き込み動作の高速化と、低消費電力化を図る。【解決手段】メモリセルアレイ１と、読み出しビット線ＲＢＬと、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬの電圧をセンスするセンスアンプＳＡと、センスアンプに接続されている第１および第２センス線（センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡ）と、ＲＢＬセンス線ＲＢＬ＿ＳＡと読み出しビット線ＲＢＬとの電気的な接続と非接続を制御する読み出しビット線スイッチ（ＢＬスイッチ８０(i)）と、ＷＢＬセンス線ＷＢＬ＿ＳＡと書き込みビット線ＷＢＬ間に接続され、両者の電気的な接続と非接続を制御可能な書き込みバッファＷＢＵＦとを有する。【選択図】図８
2008034007.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがアレイ状に配列されているメモリセルアレイと、
前記メモリセルのデータ出力ノードに接続され、前記メモリセルアレイ内の一方向に並ぶ複数のメモリセルで共有されている読み出しビット線と、
前記メモリセルのデータ入力ノードに接続され、前記複数のメモリセルで共有されている書き込みビット線と、
前記読み出しビット線の電圧をセンスするセンスアンプと、
前記センスアンプに接続されている第１および第２センス線と、
前記第１センス線と前記読み出しビット線との電気的な接続と非接続を制御する読み出しビット線スイッチと、
前記第２センス線と前記書き込みビット線間に接続され、当該第２センス線と前記書き込みビット線との電気的な接続と非接続を制御可能な書き込みバッファと、
を有する半導体メモリデバイス。
【請求項２】
前記書き込みバッファは、入出力間を電気的に接続し前記メモリセルに書き戻すべきハイレベル電圧を出力する第１出力状態と、入出力間を電気的に接続し前記メモリセルに書き戻すべきローレベル電圧を出力する第２出力状態と、入出力間の電気的な非接続状態との３状態を持つ３ステートバッファである
請求項１に記載の半導体メモリデバイス。
【請求項３】
ビット線スイッチ制御回路と書き込み制御回路とを有し、
前記読み出しビット線スイッチを制御する信号を前記ビット線スイッチ制御回路から供給し、
前記書き込みバッファを制御する信号を前記書き込み制御回路から供給する
請求項１に記載の半導体メモリデバイス。
【請求項４】
ビット線スイッチ制御回路と読み出し制御回路とを有し、
前記読み出しビット線スイッチを制御する信号を前記ビット線スイッチ制御回路から供給し、
前記書き込みバッファを制御する信号を、前記読み出し制御回路から出力され前記センスアンプを制御する信号で共用する
請求項１に記載の半導体メモリデバイス。
【請求項５】
前記センスアンプが、ハイレベルの電源電圧とローレベルの電源電圧との間に接続され、前記第１センス線の電圧と前記第２センス線の電圧とを差動電圧センスし、前記ハイレベルの電源電圧と前記ローレベルの電源電圧とに増幅するクロスカップル・ラッチ型センスアンプである
請求項１に記載の半導体メモリデバイス。
【請求項６】
前記センスアンプが、インバータを含み、当該インバータの閾値を参照電圧とするシングルエンド型センスアンプである
請求項１に記載の半導体メモリデバイス。
【請求項７】
前記センスアンプが、内部のＮＭＯＳトランジスタの閾値を参照電圧とするシングルエンド型センスアンプである
請求項１に記載の半導体メモリデバイス。
【請求項８】
前記書き込みビット線に、前記書き込みバッファが当該書き込みビット線を前記第２センス線と電気的に非接続に制御するときにオンして前記第２センス線に一定電圧を印加するリセットスイッチが接続されている
請求項１に記載の半導体メモリデバイス。
【請求項９】
ビット線スイッチ制御回路は、前記読み出しビット線スイッチを、メモリセルにアクセスしないスタンバイ状態ではオンするように制御する回路である
請求項１に記載の半導体メモリデバイス。
【請求項１０】
ビット線スイッチ制御回路は、前記読み出しビット線スイッチを、前記読み出しワード線が活性化して前記読み出しビット線を放電しはじめてから一定期間でオフし、メモリセルにアクセスしないスタンバイ状態になると再び前記読み出しビット線スイッチをオンするように制御する回路である
請求項１に記載の半導体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルの出力ノードに読み出しビット線が接続され、入力ノードに書き込みビット線が接続され、当該ビット線対を介してデータの書き込みまたは読み出しを行う半導体メモリデバイスに関する。
【背景技術】
【０００２】
データ入力ノードが書き込みビット線に接続され、データ出力ノードが読み出しビット線に接続されているメモリセルとして、いわゆるゲインセルが知られている。
ゲインセルとは、ゲートに付加されている容量成分に電荷を保持してデータ記憶を行うアンプトランジスタを備え、その保持電荷量に応じて読み出し時にアンプトランジスタがオンするか否かに応じて、記憶データを読み出しビット線の電圧変化に変換して読み出すメモリセルである。
【０００３】
図１に、３トランジスタ（３Ｔ）型ゲインセル（以下、単にメモリセルという）の等価回路を示す。
図示のメモリセルＭＣａは、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわちセレクトトランジスタＳＴおよびアンプトランジスタＡＴとを有する。
【０００４】
書き込みトランジスタＷＴのソース・ドレイン領域の一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。
アンプトランジスタＡＴのソースが接地電圧（コモンソース線ＣＳＬ）に接続され、ドレインがセレクトトランジスタＳＴのソースに接続され、ゲートがストレージノードＳＮに接続されている。
セレクトトランジスタＳＴのドレインが読み出しビット線ＲＢＬに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。
【０００５】
図２に、メモリセル制御系回路の一例を示す。
図２において、図１に示す構成のメモリセルＭＣａが列（カラム）方向に複数配列されている。複数のメモリセルＭＣａは、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬ、すなわちビット線対を共有する。
このビット線対には、それぞれＰＭＯＳトランジスタからなる２つのプリチャージトランジスタＰＴｒ,ＰＴｗを有するプリチャージ回路５０が接続されている。プリチャージトランジスタＰＴｒは、そのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方が電圧ＶＲＢＬの供給線に接続されている。プリチャージトランジスタＰＴｗは、そのソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方が電圧ＶＷＢＬの供給線に接続されている。２つのプリチャージトランジスタＰＴｒ,ＰＴｗは、共通のプリチャージ・イネーブル信号ＰＲＥにより制御される。
【０００６】
読み出しビット線ＲＢＬと書き込みビット線ＷＢＬのビット線対には、さらに、クロスカップル・ラッチ型センスアンプ（以下、単にセンスアンプという）ＳＡが接続されている。
このセンスアンプＳＡは、図示のように、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からなるインバータの入力と出力が互いにクロス接続されている。
２つのＰＭＯＳトランジスタ２１の共通ソースと電源電圧線との間に、ローアクティブのＳＡイネーブル反転信号（／ＳＡＥＰ）により制御されるＰＭＯＳトランジスタ２３が接続されている。また、２つのＮＭＯＳトランジスタ２２の共通ソースと接地電圧との間に、ハイアクティブのＳＡイネーブル信号ＳＡＥＮにより制御されるＮＭＯＳトランジスタ２４が接続されている。この２つのＳＡイネーブル信号（ＳＡＥＮと／ＳＡＥＰ）は、それぞれ、行（ロウ）方向に並ぶ他のセンスアンプＳＡ（不図示）と共有されている。
このようなクロスカップル・ラッチ型センスアンプＳＡを用いるメモリセル制御系回路は、たとえば特許文献１に記載されている。
【０００７】
これらのプリチャージ回路５０、センスアンプＳＡが接続されている読み出しビット線ＲＢＬと書き込みビット線ＷＢＬを、他の制御回路と電気的に切り離す回路として、ＢＬセレクタ６Ｂが設けられている。
ＢＬセレクタ６Ｂは、読み出しビット線ＲＢＬとグローバル読み出しビット線ＧＲＢＬとの間に接続されているＮＭＯＳスイッチ６１ｒと、書き込みビット線ＷＢＬとグローバル書き込みビット線ＧＷＢＬとの間に接続されているＮＭＯＳスイッチ６１ｗとからなる。
【０００８】
図３（Ａ）〜図３（Ｇ）に、ストレージノードＳＮの“Ｌ”データを読み出すときのタイミングチャートを示す。この読み出し動作時に、図３（Ｃ）に示す書き込みワード線ＷＷＬは常時“Ｌ”レベルで非活性となっている。
図３（Ａ）に示す時間Ｔ０までの期間は、ローアクティブのプリチャージ・イネーブル信号ＰＲＥが“Ｌ”レベルであるので、図２の２つのプリチャージトランジスタＰＴｒ,ＰＴｗが共にオンしている。このため、読み出しビット線ＲＢＬに電圧ＶＲＢＬ（たとえば電源電圧Ｖdd＝１.８[Ｖ]）が設定（プリチャージ）され、書き込みビット線ＷＢＬに、電圧ＶＲＢＬよりも低い電圧ＶＷＢＬ（たとえば１.４[Ｖ]）が設定（プリチャージ）されている。時間Ｔ０でプリチャージ・イネーブル信号ＰＲＥを非活性（“Ｈ”レベル）にして、読み出しビット線ＲＢＬおよび書き込みビット線ＷＢＬを、上記プリチャージの電圧を保持したままフローティング状態にする。
【０００９】
図３（Ｂ）に示すように、時間Ｔ１にて読み出しワード線ＲＷＬに“Ｈ”レベル、たとえば電源電圧Ｖddのパルスを印加する。これにより図１および図２に示すセレクトトランジスタＳＴがオン可能となるが、ストレージノードＳＮの電圧が“Ｌ”レベルのため、アンプトランジスタＡＴはオフしたままである。よって、読み出しビット線ＲＢＬの電圧は電源電圧Ｖdd（＝１.８[Ｖ]）のままである。
図３（Ｄ）と図３（Ｅ）に示すように、時間Ｔ２にてＳＡイネーブル信号ＳＡＥＮを“Ｈ”レベルにして活性化し、ＳＡイネーブル反転信号（／ＳＡＥＰ）を“Ｌ”レベルにして活性化する。これにより図２のクロスカップル・ラッチ型センスアンプＳＡが動作し、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬの電圧との微小電位差（約０.４[Ｖ]）を振幅１.８[Ｖ]の信号に増幅する。この読み出しビット線ＲＢＬが書き込みビット線ＷＢＬより高い信号が、メモリセルＭＣａ内の“Ｌ”データに対応する。
その後、図２に示すＢＬセレクタ６Ｂを構成するＮＭＯＳスイッチ対６１ｒ,６１ｗをオンするために、図３（Ｆ）のＹスイッチ信号ＹＳＷを“Ｈ”レベルにして、読み出した“Ｌ”データを後段の回路に伝送する。
【００１０】
図４（Ａ）〜図４（Ｇ）に、ストレージノードＳＮの“Ｈ”データを読み出すときのタイミングチャートを示す。
この動作は、ストレージノードＳＮの保持データが“Ｈ”レベルを持つ以外、電圧レベル制御（図４（Ａ）〜図４（Ｆ））は、上記“Ｌ”データ読み出し時と同じである。
この“Ｈ”データ読み出しでは、ストレージノードＳＮの保持データが、図１のアンプトランジスタＡＴがオン可能な閾値電圧より高い電圧レベルに設定され、かつ、当該読み出し時にも、その電圧関係が維持されているとする。
したがって、図４（Ｂ）の時間Ｔ１にて、読み出しワード線ＲＷＬが活性化してセレクトトランジスタＳＴがオンしたときに、アンプトランジスタＡＴのソースとドレイン間に電圧が印加されることから、当該アンプトランジスタＡＴもオンする。よって、読み出しビット線ＲＢＬの電圧は、オン状態のセレクトトランジスタＳＴおよびアンプトランジスタＡＴを介してコモンソース線ＣＳＬにディスチャージされる。すると図４（Ｇ）に示すように、読み出しビット線ＲＢＬの電圧は、書き込みビット線ＷＢＬの電圧よりも低い電圧となる電圧反転が生じる。
図４（Ｄ）と図４（Ｅ）に示すように時間Ｔ２にてセンスアンプＳＡを活性化すると、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬの電圧との上記電圧反転後の電位差をセンスアンプＳＡが振幅１.８[Ｖ]の信号に増幅する。この読み出しビット線ＲＢＬが書き込みビット線ＷＢＬより低い信号が、メモリセルＭＣａ内の“Ｈ”データに対応する。
その後、図４（Ｆ）に示すようにＹスイッチ信号ＹＳＷを“Ｈ”レベルにして、図２のＢＬセレクタ６Ｂを活性化し、読み出した“Ｈ”データを後段の回路に伝送する。
【００１１】
図５（Ａ）〜図５（Ｉ）に、ストレージノードＳＮへの“Ｌ”データ書き込み時のタイミングチャートを示す。また図６（Ａ）〜図６（Ｉ）に、ストレージノードＳＮへの“Ｈ”データ書き込み時のタイミングチャートを示す。
図５と図６の動作のいずれにおいても、書き込みワード線ＷＷＬの活性化前（時間Ｔ４より前）に、上述した読み出し動作を行い、書き込みビット線ＷＢＬに再書き込みするための電圧をセットしておく必要がある。これは、以下の理由による。
【００１２】
図２には、メモリセルアレイの１列のメモリセル群と、その制御回路からなる構成（以下、カラムユニットという）のみ示す。ただし、実際の半導体メモリでは、これと同じ構成が行（ロウ）方向に繰り返し配置されている。そして、同一行のメモリセルが、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬを共有している。
このような半導体メモリでランダムアクセスのためには、同一行内で、たとえば１バイト（８ビット）等の所定数を単位としたメモリセルの書き込みが必要である。そのとき、書き込み対象のカラムユニットにおけるグローバル書き込みビット線ＧＷＢＬに書き込みデータを不図示の書き込み回路からセットし、Ｙスイッチ信号ＹＳＷを活性化して、この書き込みデータで書き込みビット線ＷＢＬの電位を強制的に更新する。
【００１３】
一方、非書き込み対象のカラムユニットでは、リフレッシュ動作を行う。つまり、メモリセルに記憶されているデータを読み出しビット線ＲＢＬに読み出したときは、セル記憶データと読み出しデータは論理が反転しているため（図３（Ｇ）および図４（Ｇ）参照）、この読み出しによってセル記憶データが書き込みビット線ＷＢＬに最大振幅（＝１.８[Ｖ]）でセットされる（図３（Ｇ）と図４（Ｇ）とＷＢＬ参照）。この非書き込み対象のカラムユニットでは、Ｙスイッチ信号ＹＳＷを活性化しないように制御する。すると、その後の書き込みワード線ＷＷＬの活性化によって、再書き込み（リフレッシュ）が可能である。
【００１４】
以上の説明から明らかなように、このような制御を行う半導体メモリでは、書き込み動作の前に読み出し動作を行って、書き込みビット線ＷＢＬに再書き込みするための電圧をセットしておく必要がある。
図５および図６の時間Ｔ３の前までは、図３と図４を用いて説明した読み出し動作である。よって、ここでの説明を省略する。
【００１５】
ただし、“Ｌ”データ書き込み（図５）と“Ｈ”データ書き込み（図６）では、書き込みデータの電圧関係が反転しているため、これに対応してグローバル読み出しビット線ＧＲＢＬとグローバル書き込みビット線ＧＷＢＬの電圧関係を図５と図６で反転している。
具体的には、“Ｌ”データ書き込みの場合、図５（Ｈ）に示すようにグローバル読み出しビット線ＧＲＢＬにハイレベル（＝１.８[Ｖ]）の電圧が設定され、図５（Ｉ）に示すようにグローバル書き込みビット線ＧＷＢＬにローレベル（＝０[Ｖ]）の電圧が設定されている。
これに対し、“Ｈ”データ書き込みの場合、図６（Ｈ）に示すようにグローバル読み出しビット線ＧＲＢＬにローレベル（＝０[Ｖ]）の電圧が設定され、図６（Ｉ）に示すようにグローバル書き込みビット線ＧＷＢＬにハイレベル（＝１.８[Ｖ]）の電圧が設定されている。
【００１６】
読み出し動作完了後、時間Ｔ３にて、図２のＹスイッチ信号ＹＳＷを活性化する。すると、図５の“Ｌ”データ書き込みの対象セルを含むカラムユニット、図６の“Ｈ”データ書き込みの対象セルを含む他のカラムユニットの双方において、ビット線対（読み出しビット線ＲＢＬと書き込みビット線ＷＢＬ）の電圧が反転動作する。逆の言い方をすると、この反転動作が書き込み対象セルに対して起こるように、グローバル書き込みビット線ＧＷＢＬ等の電圧（書き込み電圧）が設定されている。
一方、タイミングチャートを示していない非書き込み対象セルを含むカラムユニットでは、Ｙスイッチ信号ＹＳＷが“Ｈ”レベルに遷移しないため、ビット線対は時間Ｔ３直前の状態を、時間Ｔ３経過後も維持する。
【００１７】
つぎに、図５（Ｃ）および図６（Ｃ）に示すように、時間Ｔ４にて書き込みワード線ＷＷＬをハイレベルに立ち上げる。これによって、図１の書き込みトランジスタＷＴがオンし、書き込みビット線ＷＢＬに強制設定されている書き込みデータがストレージノードＳＮに書き込まれる。
このとき前述したように、Ｙスイッチ信号ＹＳＷにより選択されていないカラムユニットでは、元々書き込まれていたストレージノード電圧を増幅したデータが書き込みビット線ＷＢＬに読み出されている。したがって、書き込みワード線ＷＷＬの活性化によって、この読み出されたデータが非選択メモリセルのストレージノードＳＮに再度書き込まれ、これによりリフレッシュ動作が実行される。
【００１８】
書き込み後は、図７に示すように、書き込みワード線ＷＷＬの電圧をローレベル（＝０[Ｖ]）に立ち下げて、書き込みトランジスタＷＴをオフする。このとき読み出しワード線ＲＷＬの電圧を０[Ｖ]に保ったままとし、セレクトトランジスタＳＴのオフ状態を、次に読み出しを行う時まで維持する。このスタンバイ時には、ストレージノードＳＮがフローティングとなり、その蓄積電荷が保持される。
蓄積電荷は、主に書き込みトランジスタＷＴのソース側拡散層と基板間の容量と、当該ソース側拡散層と書き込みトランジスタＷＴのゲート間の容量と、アンプトランジスタＡＴのＭＯＳゲート容量（寄生容量を含む）とに蓄積されている。したがってストレージノードＳＮの電圧は、書き込みトランジスタＷＴでの拡散層接合リーク、アンプトランジスタＡＴでのゲートリーク等により減少していく。このため、書き込み後に一定時間を経過するたびに再書き込み（リフレッシュ）を行う必要がある。上記構成では、同一行に接続されている他のメモリセルの書き込み時に、このリフレッシュを実行できる。
【特許文献１】特開２００１−２９１３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
このように、読み出し動作をクロスカップル・ラッチ型センスアンプＳＡを用いて行うと、“Ｈ”データまたは“Ｌ”データの一方の読み出し時にビット線対の電圧を反転しなければならない。
しかし、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの寄生抵抗および容量負荷がメモリ規模の増大とともに増えている。
したがって、実際に読み出しを開始する図４の時間Ｔ１から、ビット線対が反転して十分に電位差が開く時間Ｔ２までに時間を要し、このことが読み出し動作の高速化の妨げとなっている。
また、クロスカップル・ラッチ型センスアンプＳＡが行う反転動作では、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬが中間電位である期間が長い。このため、図２のセンスアンプＳＡを構成するＣＭＯＳインバータ（ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２）に大きな貫通電流が流れ、そのことが低消費電力化の妨げとなっている。
さらに、負荷の大きい読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの充放電電流が大きく、このことが低消費電力化の妨げとなっている。
【００２０】
一方、書き込み動作をクロスカップル・ラッチ型センスアンプＳＡを用いて行うと、書き込み時にビット線対の電圧を反転しなければならない。
この反転動作では、上記ビット線対の寄生抵抗および負荷容量の増大によって、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの電圧反転を開始する図５および図６の時間Ｔ３から、実際に書き込みが可能となる時間Ｔ４までに時間を要し、そのことが書き込み動作の高速化の妨げとなっている。
さらに、この書き込み動作では予め読み出し動作を行う必要があり、読み出し動作では、上記したようにビット線対の電圧が反転して十分に電位差が開く時間を待つ必要から、書き込みサイクル時間がなお一層長くなっている。
この書き込み時の反転動作は、外から与えられる書き込みデータによって強制的になされる。この反転動作が開始される図５および図６の時間Ｔ３では、それより前の時間Ｔ２でセンスアンプＳＡが活性化しているため、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬが中間電位である期間が長い。このため、図２のセンスアンプＳＡを構成するＣＭＯＳインバータに大きな貫通電流が流れ、そのことが低消費電力化の妨げとなっている。
さらに、負荷の大きい読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの充放電電流が大きく、低消費電力化の妨げとなっている。しかも、ストレージノードに直接接続しない読み出しビット線ＲＢＬの電圧振幅が、書き込み動作として必要なため、読み出しビット線ＲＢＬの電圧をスイングする時に電流消費し、低消費電力化の妨げとなっている。
【００２１】
ところで、１トランジスタ−１キャパシタ型のＤＲＡＭセルの分野において、ビット線とセンスアンプＳＡを分離するトランジスタを設けている構成が知られている（たとえば、特開２００５−１４５９３１号公報）。
しかし、この構成はセンス動作高速化を目的としたものであり、ＤＲＡＭセルへの再書き込み動作のためビット線対は０[Ｖ]と電源電圧Ｖddとの電位差を増幅する。そのため、読み出し動作、書き込み動作時に活性化したビット線対に多大な充放電電流が発生し、このことが低消費電力化の妨げとなっている。
【００２２】
本発明が解決しようとする課題は、データの入力（書き込み）と出力（読み出し）を異なるノードで行うメモリセルを有する半導体メモリデバイスにおいて、読み出しおよび書き込み動作の高速化と、低消費電力化を図ることである。
【課題を解決するための手段】
【００２３】
本発明に係る半導体メモリデバイスは、メモリセルがアレイ状に配列されているメモリセルアレイと、前記メモリセルのデータ出力ノードに接続され、前記メモリセルアレイ内の一方向に並ぶ複数のメモリセルで共有されている読み出しビット線と、前記メモリセルのデータ入力ノードに接続され、前記複数のメモリセルで共有されている書き込みビット線と、前記読み出しビット線の電圧をセンスするセンスアンプと、前記センスアンプに接続されている第１および第２センス線と、前記第１センス線と前記読み出しビット線との電気的な接続と非接続を制御する読み出しビット線スイッチと、前記第２センス線と前記書き込みビット線間に接続され、当該第２センス線と前記書き込みビット線との電気的な接続と非接続を制御可能な書き込みバッファと、を有する。
本発明では好適に、前記書き込みバッファは、入出力間を電気的に接続し前記メモリセルに書き戻すべきハイレベル電圧を出力する第１出力状態と、入出力間を電気的に接続し前記メモリセルに書き戻すべきローレベル電圧を出力する第２出力状態と、入出力間の電気的な非接続状態との３状態を持つ３ステートバッファである。
【００２４】
本発明では好適に、ビット線スイッチ制御回路と書き込み制御回路とを有し、前記読み出しビット線スイッチを制御する信号を前記ビット線スイッチ制御回路から供給し、前記書き込みバッファを制御する信号を前記書き込み制御回路から供給する。
本発明では好適に、ビット線スイッチ制御回路と読み出し制御回路とを有し、前記読み出しビット線スイッチを制御する信号を前記ビット線スイッチ制御回路から供給し、前記書き込みバッファを制御する信号を、前記読み出し制御回路から出力され前記センスアンプを制御する信号で共用する。
【００２５】
前記センスアンプが、ハイレベルの電源電圧とローレベルの電源電圧との間に接続され、前記第１センス線の電圧と前記第２センス線の電圧とを差動電圧センスし、前記ハイレベルの電源電圧と前記ローレベルの電源電圧とに増幅するクロスカップル・ラッチ型センスアンプである。
あるいは、前記センスアンプが、インバータを含み、当該インバータの閾値を参照電圧とするシングルエンド型センスアンプである。
あるいは、前記センスアンプが、内部のＮＭＯＳトランジスタの閾値を参照電圧とするシングルエンド型センスアンプである。
【００２６】
本発明では好適に、前記書き込みビット線に、前記書き込みバッファが当該書き込みビット線を前記第２センス線と電気的に非接続に制御するときにオンして前記第２センス線に一定電圧を印加するリセットスイッチが接続されている。
【発明の効果】
【００２７】
本発明によれば、データの入力（書き込み）と出力（読み出し）を異なるノードで行うメモリセルを有する半導体メモリデバイスにおいて、読み出しおよび書き込み動作の高速化と、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を、ゲインセルを記憶素子として有する半導体メモリデバイスを例として図面を参照して説明する。
【００２９】
《全体構成》
図８に、半導体メモリデバイスの概略的なブロック図を示す。
図解されている半導体メモリデバイスは、図１に示すメモリセルＭＣａをマトリクス状に多数配置しているメモリセルアレイ１と、その周辺回路とを有する。
周辺回路は、図８に示すように、Ｘアドレスデコーダ（X-Addressデコーダ）２、Ｙアドレスデコーダ（Y-Addressデコーダ）３、ロウデコーダ４、カラム回路６、ビット線分離（ＢＬＩ：Bit Line Isolation）回路８、Ｉ／Ｏバッファ(Input/Output Buffer)９、ＷＢＬ接続制御回路１０、および、制御回路１１を含む。
この半導体メモリデバイスはＢＬＩ回路８とＷＢＬ接続制御回路１０を有することが大きな特徴の１つである。ＢＬＩ回路８およびＷＢＬ接続制御回路１０の詳細は後述する。
【００３０】
Ｘアドレスデコーダ２は、入力するＸアドレス信号（X-Address）をデコードし、その結果をロウデコーダ４に送る回路である。
Ｙアドレスデコーダ３は、入力するＹアドレス信号（Y-Address）をデコードし、その結果をカラム回路６に送る回路である。
ロウデコーダ４は、書き込みワード線ＷＷＬを選択して所定電圧を印加するためのＷＷＬデコーダ４Ａと、読み出しワード線ＲＷＬを選択して所定電圧を印加するためのＲＷＬデコーダ４Ｂとを有する。
カラム回路６は、詳細は後述するが、クロスカップル・ラッチ型センスアンプ（以下、単にセンスアンプ（Sense Amplifier）という）ＳＡのアレイ６Ａと、Ｙアドレスデコーダ３のデコード結果に基づいてビット線対ＲＢＬ,ＷＢＬを選択するＢＬセレクタ６Ｂと、ビット線ＢＬ（正確にはセンス線）のプリチャージ回路（ＢＬ・ＰＣＨ）６Ｃとを有する。
【００３１】
制御回路１１は、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、出力（読み出し）イネーブル信号ＯＥを入力し、これらの３つのイネーブル信号に基づいて動作する３つの制御回路を有する。この３つの制御回路とは、読み出し時にロウデコーダ４およびカラム回路６を制御する読み出し制御(Read Control)回路１１Ａと、書き込みおよび読み出し時にロウデコーダ４、カラム回路６およびＷＢＬ接続制御回路１０を制御する書き込み制御(Write Control)回路１１Ｂと、ＢＬＩ回路８を制御するＢＬＩ制御（BLI Control）回路１１Ｃとを備える。このＢＬＩ制御回路１１Ｃが本発明の「ビット線スイッチ制御回路」の例に該当する。
【００３２】
メモリセルアレイ１において各メモリセルＭＣａが、書き込みワード線ＷＷＬと読み出しワード線ＲＷＬからなるワード線対と、ビット線対ＲＢＬ,ＷＢＬとに接続されている。
書き込みワード線ＷＷＬは書き込みワード線ＷＷＬ(0)〜ＷＷＬ(N)の合計（Ｎ＋１）本設けられ、同様に、読み出しワード線ＲＷＬは読み出しワード線ＲＷＬ(0)〜ＲＷＬ(N)の合計（Ｎ＋１）本設けられている。
また、書き込みビット線ＷＢＬは書き込みビット線ＷＢＬ(0)〜ＷＢＬ(M)の合計（Ｍ＋１）本設けられ、同様に、読み出しビット線ＲＢＬは読み出しビット線ＲＢＬ(0)〜ＲＢＬ(M)の合計（Ｍ＋１）本設けられている。
さらに、カラム回路６内のＳＡアレイ６Ａに接続されているローカルビット線として、読み出しビット線ＲＢＬのセンス線（以下、ＲＢＬセンス線という）ＲＢＬ＿ＳＡ(0)〜ＲＢＬ＿ＳＡ(M)と、書き込みビット線ＷＢＬのセンス線（以下、ＷＢＬセンス線という）ＷＢＬ＿ＳＡ(0)〜ＷＢＬ＿ＳＡ(M)とが設けられている。ＲＢＬセンス線ＲＢＬ＿ＳＡが本発明の「第１センス線」に該当し、ＷＢＬセンス線ＷＢＬ＿ＳＡが本発明の「第２センス線」に該当する。
【００３３】
図８に示すＢＬＩ回路８は、読み出しビット線ＲＢＬ(0)〜ＲＢＬ(M)に対して設けられている（２Ｍ＋１）個のＢＬスイッチ８０(0)〜８０(M)の各々が読み出しビット線ＲＢＬごとに設けられ、図８の例ではＣＭＯＳトランスファゲートから構成されている。
ＢＬＩ回路８内に、ＣＭＯＳトランスファゲートのＰＭＯＳトランジスタを制御するために、ＣＭＯＳトランスファゲートのＮＭＯＳトランジスタを制御するＢＬ分離信号ＢＬＩを反転するインバータＩＮＶｒを有する。
ＢＬスイッチ８０(0)〜８０(M)の各々が本発明の「ビット線制御スイッチ」の例に該当する。
【００３４】
図８において、ＢＬスイッチ８０(0)は、読み出しビット線ＲＢＬ(0)とＲＢＬセンス線ＲＢＬ＿ＳＡ(0)との接続を制御する。同様に、ＢＬスイッチ８０(M)は、読み出しビット線ＲＢＬ(M)とＲＢＬセンス線ＲＢＬ＿ＳＡ(M)との接続を制御する。
ＢＬスイッチ８０(0)〜８０(M)の各々はＢＬ分離信号ＢＬＩにより制御される。ＢＬ分離信号ＢＬＩは、ＢＬＩ制御回路１１Ｃから供給される。
【００３５】
ＷＢＬ接続制御回路１０は、書き込みビット線ＷＢＬごとに設けられた接続制御部１０Ａ(0)〜１０Ａ(M)と、インバータＩＮＶｗとを有する。インバータＩＮＶｗの入力に、書き込み制御回路１１Ｂから書き込みイネーブル信号ＷＥが供給され、この書き込みイネーブル信号ＷＥと、インバータＩＮＶｗの出力とが、接続制御部１０Ａ(0)〜１０Ａ(M)の各々に共通な制御信号として出力されている。
接続制御部１０Ａ(0)〜１０Ａ(M)の各々は、書き込みバッファＷＢＵＦと、リセットトランジスタ１０ｒｔとを含む。接続制御部１０Ａ(0)の書き込みバッファＷＢＵＦは、ＷＢＬセンス線ＷＢＬ＿ＳＡ(0)と書き込みビット線ＷＢＬ(0)との間に接続され、接続制御部１０Ａ(M)の書き込みバッファＷＢＵＦは、ＷＢＬセンス線ＷＢＬ＿ＳＡ(M)と書き込みビット線ＷＢＬ(M)との間に接続されている。各書き込みバッファＷＢＵＦの正論理制御入力に書き込みイネーブル信号ＷＥが入力可能で、負論理制御入力にインバータＩＮＶｗの出力信号が入力可能となっている。
【００３６】
図９に、図８のより詳細なブロック図を示す。
実際のメモリセルアレイ１は、図９に示すように、複数（ここでは４つ）のセルアレイブロック１−０,１−１,１−２,１−３からなる。
セルアレイブロック１−０,１−１,１−２,１−３の各々にロウデコーダ４、カラム回路６、ＢＬＩ回路８およびＷＢＬ接続制御回路１０が設けられている。各ロウデコーダ４において、図８ではＷＷＬデコーダ４ＡとＲＷＬデコーダ４Ｂを有するが、図９では、この２つのデコーダの機能を統合したワード線デコーダ４ＡＢを備える。
【００３７】
４つのロウデコーダ４を選択するための回路として、図９に示すように、Ｘアドレスデコーダ２内に、ブロック選択のためのＸアドレスビットＸ０,Ｘ１をデコードするＸセレクタ２０が設けられている。
Ｘセレクタ２０からは、セルアレイブロック１−０を選択するためのＸセレクト信号Ｘ_ＳＥＬ０、セルアレイブロック１−１を選択するためのＸセレクト信号Ｘ_ＳＥＬ１、セルアレイブロック１−２を選択するためのＸセレクト信号Ｘ_ＳＥＬ２、セルアレイブロック１−３を選択するためのＸセレクト信号Ｘ_ＳＥＬ３が、対応するセルアレイブロックのロウデコーダ４に出力される。
【００３８】
４つのカラム回路６を選択する回路として、図９に示すように、Ｙアドレスデコーダ３内に、ブロック選択のためのＹアドレスビットＹ０,Ｙ１をデコードするＹセレクタ３０が設けられている。
Ｙセレクタ３０からは、セルアレイブロック１−０に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ０、セルアレイブロック１−１に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ１、セルアレイブロック１−２に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ２、セルアレイブロック１−３に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ３が、対応するカラム回路６に出力される。
【００３９】
各カラム回路６内には、ＳＡアレイ６ＡとＢＬセレクタ６Ｂのほかに、ＹＳＷゲート回路６０が設けられている。
ＹＳＷゲート回路６０は、制御回路１１内の書き込み制御回路１１Ｂから出力されるＹスイッチ・イネーブル信号ＹＳＷＥと、Ｙセレクタ３０から出力されるＹセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれか一の信号とを入力し、これらの信号から、ＢＬセレクタ６Ｂに出力するＹスイッチ信号ＹＳＷを生成する回路である。
なお、制御回路１１内のＢＬＩ制御回路１１Ｃからは、ＢＬ分離信号ＢＬＩが、４つのＢＬＩ回路８の各々に出力可能となっている。また、制御回路１１内の書き込み制御回路１１Ｂからは、書き込みイネーブル信号ＷＥが、４つのＷＢＬ接続制御回路１０の各々に出力可能となっている。さらに、制御回路１１からは、書き込みイネーブル信号ＷＥ、ＲＷＬイネーブル信号ＲＷＬＥおよびＷＷＬイネーブル信号ＷＷＬＥが各々、４つのロウデコーダ４に出力可能となっている。
【００４０】
《メモリセル制御系回路》
つぎに、ビット線対ＲＢＬ,ＷＢＬに接続されているメモリセル制御系回路の構成を説明する。
図１０に、ビット線対ＲＢＬ,ＷＢＬに接続されているメモリセルＭＣａからＳＡアレイ６Ａまでの回路を示す。
図１０において、図１に示す構成のメモリセルＭＣａが列（カラム）方向に複数（Ｎ個）配列されている。複数のメモリセルＭＣａは、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬ（ビット線対ＲＢＬ,ＷＢＬ）を共有する。
【００４１】
読み出しビット線ＲＢＬに、図８に示して既に説明したＢＬＩ回路８が設けられている。
より詳細には、読み出しビット線ＲＢＬとＲＢＬセンス線ＲＢＬ＿ＳＡとの間に、ＮＭＯＳトランジスタからなるＢＬスイッチ８ｉｒと、ＰＭＯＳトランジスタからなるＢＬスイッチ８ｉｒｐが並列に接続されている（ＢＬスイッチ８０ｉ）。
このうちＢＬスイッチ８ｉｒがＢＬ分離信号ＢＬＩにより制御され、ＢＬスイッチ８ｉｒｐが、ＢＬ分離信号ＢＬＩをインバータＩＮＶｒにより反転したＢＬ分離反転信号（／ＢＬＩ）により制御される。
インバータＩＮＶｒは図示のようにカラムユニットの近くに設けてもよいし、ＢＬＩ制御回路１１Ｃ内に設け、そこから４つの制御信号を供給してもよい。
前述したように、ＢＬＩ回路８内のＢＬスイッチ８０(i)は、読み出しビット線ＲＢＬとＲＢＬセンス線ＲＢＬ＿ＳＡとの接続を制御するＮＭＯＳトランジスタである。
このように、読み出しビット線ＲＢＬの、ＲＢＬセンス線ＲＢＬ＿ＳＡを介したセンスアンプＳＡに対する電気的な分離が可能な構成を有することが本実施形態の大きな特徴の一つである。
【００４２】
本実施形態の大きな特徴の他の一つは、接続制御部１０Ａ内に、書き込みビット線ＷＢＬとＷＢＬセンス線ＷＢＬ＿ＳＡとの電気的分離（非接続）と接続を、書き込みバッファＷＢＵＦで行うことである。また、他の特徴は、書き込みバッファＷＢＵＦと連動して動作するリセットトランジスタ１０ｒｔを有することである。
リセットトランジスタ１０ｒｔは、書き込みビット線ＷＢＬと接地電圧との間に接続されているＮＭＯＳトランジスタである。
【００４３】
書き込みバッファＷＢＵＦは、ＷＢＬセンス線ＷＢＬ＿ＳＡの電圧を入力とし、書き込みビット線ＷＢＬ側を出力するとする２段のインバータを備える。各インバータは、ハイレベル電源側のＰＭＯＳトランジスタ４１とローレベル電源側のＮＭＯＳトランジスタ４２とからなる。２つのＰＭＯＳトランジスタ４１のソースと、ハイレベル側の第１電源との間にＰＭＯＳトランジスタ４４が接続されている。２つのＮＭＯＳトランジスタ４２のソースとローレベル側の第２電源との間にＮＭＯＳトランジスタ４３が接続されている。
ＰＭＯＳトランジスタ４４は、リセットトランジスタ１０ｒｔと共に、インバータＩＮＶｗの出力（書き込みイネーブル信号ＷＥの反転信号）により制御される。ＮＭＯＳトランジスタ４３は、書き込みイネーブル信号ＷＥにより制御される。
【００４４】
この構成から明らかなように、書き込みバッファＷＢＵＦは、入出力間を電気的に接続しメモリセルに書き戻すべきハイレベル電圧を出力する第１出力状態と、入出力間を電気的に接続し前記メモリセルに書き戻すべきローレベル電圧を出力する第２出力状態と、入出力間の電気的な非接続状態との３状態を持つ３ステートバッファである
ここで「バッファ」はハイレベルの第１電源とローレベルの第２電源から電源供給を受け、入力される“Ｈ”レベルと“Ｌ”レベルの信号振幅を第１電源電圧と第２電源電圧との電源電圧差に増幅する機能を有することを意味する。
この機能は、本例のようにＳＡのアレイ６Ａが、後述するようにクロスカップル・ラッチ型センスアンプからなる場合は必ずしも必要でないが、センスアンプによる信号振幅を補助する意味で好ましい。
【００４５】
一方、リセットトランジスタ１０ｒｔは、書き込みバッファＷＢＵＦのＰＭＯＳトランジスタ４４がオフする上記入出力間の非接続状態においてオンし、書き込みビット線ＷＢＬを一定電圧、ここでは接地電圧に固定する機能を有する。このリセットトランジスタ１０ｒｔは必須の構成ではないが、読み出しビット線ＲＢＬの電位が大きく変動する読み出し時に両側の他のセルの書き込みビット線ＷＢＬを接地して、読み出しビット線ＲＢＬに容量カップリングによる誘導ノイズが生じることを防止する電磁シールドの効果を奏するため、リセットトランジスタ１０ｒｔを設けることが望ましい。
【００４６】
ＲＢＬセンス線ＲＢＬ＿ＳＡとＷＢＬセンス線ＷＢＬ＿ＳＡからなるセンス線対（以下、符号“ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡ”により表記）には、それぞれＰＭＯＳトランジスタからなる２つのプリチャージトランジスタＰＴｒ,ＰＴｗを有するプリチャージ回路５０が接続されている。プリチャージ回路５０は図８において、カラム回路６内に設けられている。
プリチャージトランジスタＰＴｒは、そのドレインが読み出しビット線ＲＢＬに接続され、ソースが電圧ＶＲＢＬの供給線に接続されている。プリチャージトランジスタＰＴｗは、そのドレインが書き込みビット線ＷＢＬに接続され、ソースが電圧ＶＷＢＬの供給線に接続されている。２つのプリチャージトランジスタＰＴｒ,ＰＴｗは、共通のプリチャージ・イネーブル信号ＰＲＥにより制御される。
【００４７】
センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡ”には、さらに、クロスカップル・ラッチ型センスアンプＳＡ（以下、単にセンスアンプＳＡという）が接続されている。
このセンスアンプＳＡは、図示のように、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からなるインバータの入力と出力が互いにクロス接続されている。
２つのＰＭＯＳトランジスタ２１の共通ソースと電源電圧線との間に、ローアクティブのＳＡイネーブル反転信号（／ＳＡＥＰ）により制御されるＰＭＯＳトランジスタ２３が接続されている。また、２つのＮＭＯＳトランジスタ２２の共通ソースと接地電圧との間に、ハイアクティブのＳＡイネーブル信号ＳＡＥＮにより制御されるＮＭＯＳトランジスタ２４が接続されている。この２つのＳＡイネーブル信号（ＳＡＥＮと／ＳＡＥＰ）は、それぞれ、行（ロウ）方向に並ぶ他のセンスアンプＳＡ（不図示）と共有されている。
【００４８】
センスアンプＳＡが接続されているセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡを、他の制御回路と電気的に切り離すための回路として、ＢＬセレクタ６Ｂが設けられている。
ＢＬセレクタ６Ｂは、ＲＢＬセンス線ＲＢＬ＿ＳＡとグローバル読み出しビット線ＧＲＢＬとの間に接続されているＮＭＯＳスイッチ６１ｒと、ＷＢＬセンス線ＷＢＬ＿ＳＡとグローバル書き込みビット線ＧＷＢＬとの間に接続されているＮＭＯＳスイッチ６１ｗとからなるスイッチの対（ＮＭＯＳスイッチ対）を、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡごとに備える。
【００４９】
図１１に、Ｘセレクタ２０の回路例を示す。
図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
【００５０】
図１２に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
【００５１】
図１３に、ワード線デコーダ４ＡＢの基本構成であるロウデコーダユニット４０の回路例を示す。図解されているロウデコーダユニット４０は、ワード線デコーダ４ＡＢ内にカラム方向のセル数Ｎだけ設けられている（図９参照）。
このＮ個のロウデコーダユニット４０は、図１１に示すＸセレクタ２０によって選択（活性化）された１つのＸセレクト信号Ｘ_ＳＥＬによって動作し、Ｘアドレス信号におけるＸアドレスビットＸ０,Ｘ１以外のビットのデコード結果に応じた１対のワード線対（読み出しワード線ＲＷＬと書き込みワード線ＷＷＬ）を活性化するための回路である。なお、図１３には、ＸアドレスビットＸ０,Ｘ１以外のビットのデコード結果によりＮ個のロウデコーダユニット４０の何れかを活性化する回路部分は図示を省略している。
【００５２】
図１３に図解しているロウデコーダユニット４０は、４つのナンド回路ＮＡＮＤ８〜ＮＡＮＤ１１、５つのインバータＩＮＶ１６〜ＩＮＶ２０から構成されている。
インバータＩＮＶ１６,１７とナンド回路ＮＡＮＤ８によって読み出しワード線ＲＷＬの活性化回路が構成される。そのうちナンド回路ＮＡＮＤ８の一方入力にＲＷＬイネーブル信号ＲＷＬＥが印加される。書き込みイネーブル信号ＷＥは非アクティブ時（読み出し時）にローレベルを持つ。このとき、インバータＩＮＶ１６の出力がハイレベルとなり、これがナンド回路ＮＡＮＤ８の他方入力に与えられる。したがって、ナンド回路ＮＡＮＤ８出力がローレベルとなり、これがインバータＩＮＶ１７により反転されて、ナンド回路ＮＡＮＤ１０の一方入力に印加されるＲＷＬ活性信号ＲＷＬＡＣＴがアクティブ（ハイレベル）になる。
このときナンド回路ＮＡＮＤ１０の他方入力に印加されるＸセレクト信号Ｘ_ＳＥＬ（Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれか）がアクティブ（ハイレベル）ならば、ナンド回路ＮＡＮＤ１０の出力がローレベルとなり、インバータＩＮＶ９の出力に接続されている読み出しワード線ＲＷＬがハイレベルで活性化される。
【００５３】
ナンド回路ＮＡＮＤ９とインバータＩＮＶ１８によって書き込みワード線ＷＷＬの活性化回路が構成されている。
書き込みイネーブル信号ＷＥは書き込み時にアクティブとなってハイレベルとなる。この書き込みイネーブル信号ＷＥがナンド回路ＮＡＮＤ９の一方入力に入力され、他方入力にＷＷＬイネーブル信号ＷＷＬＥが入力される。したがって、書き込みイネーブル信号ＷＥとＷＷＬイネーブル信号ＷＷＬＥがともにアクティブ（ハイレベル）のときに、ナンド回路ＮＡＮＤ９の出力がローレベルとなり、これがインバータＩＮＶ１８により反転されて、ナンド回路ＮＡＮＤ１１の一方入力に印加されるＷＷＬ活性信号ＷＷＬＡＣＴがアクティブ（ハイレベル）になる。
このときナンド回路ＮＡＮＤ１１の他方入力に印加されるＹセレクト信号Ｙ_ＳＥＬ（Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれか）がアクティブ（ハイレベル）ならば、ナンド回路ＮＡＮＤ１１の出力がローレベルとなり、インバータＩＮＶ２０の出力に接続されている書き込みワード線ＷＷＬがハイレベルで活性化される。
【００５４】
図１４に、ＹＳＷゲート回路６０の回路例を示す。
図解されているＹＳＷゲート回路６０は、１つのナンド回路ＮＡＮＤ１２と、その出力に接続されている１つのインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＹスイッチ・イネーブル信号ＹＳＷＥが入力され、他方入力に図１２に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ_ＳＥＬが入力される。このＹスイッチ信号ＹＳＷとＹセレクト信号Ｙ_ＳＥＬがともに活性化（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなり、インバータＩＮＶ２１から活性化レベル（ハイレベル）のＹスイッチ信号ＹＳＷが、図１０のＢＬセレクタ６Ｂに出力される。
【００５５】
図１５に、図１０のグローバル読み出しビット線ＧＲＢＬとグローバル書き込みビット線ＧＷＢＬに接続されているアンプ回路の回路例を示す。
図解されているアンプ回路６Ｃは、図１０では図示を省略しているが、各カラム回路６内に設けられている。
アンプ回路６Ｃは、カレントミラー型アンプであり、２つのＰＭＯＳトランジスタ６２ｒ,６２ｗと、３つのＮＭＯＳトランジスタ６３ｒ,６３ｗおよび６４とを有する。ＮＭＯＳトランジスタ６３ｒのゲートにグローバル読み出しビット線ＧＲＢＬが接続され、ＮＭＯＳトランジスタ６３ｗのゲートにグローバル書き込みビット線ＧＷＢＬが接続されている。
電源電圧Ｖddの供給線に、ソースとゲートが各々共通接続されているＰＭＯＳトランジスタ６２ｒ,６２ｗが接続され、接地電圧の供給線に、ソースが共通接続されているＮＭＯＳトランジスタ６３ｒ,６３ｗが、ＮＭＯＳトランジスタ６４を介して接続されている。ＰＭＯＳトランジスタ６２ｒとＮＭＯＳトランジスタ６３ｒのドレイン同士が共通接続され、その共通接続点が、ＰＭＯＳトランジスタ６２ｒ,６２ｗのゲートに接続されている。ＰＭＯＳトランジスタ６２ｗとＮＭＯＳトランジスタ６３ｗのドレイン同士が共通接続され、その共通接続点から出力電圧Ｖｏが出力可能となっている。なお、この出力電圧Ｖｏに代えて不図示のラッチ回路からデータの入力が可能である。
このアンプ回路６Ｃは、ＮＭＯＳトランジスタ６４のゲートに供給されるメインアンプ・イネーブル信号ＭＡＥによって活性化される。
【００５６】
なお、グローバル読み出しビット線ＧＲＢＬは、ＰＭＯＳトランジスタ６５ｒを介して電源電圧Ｖddに接続可能であり、グローバル書き込みビット線ＧＷＢＬはＰＭＯＳトランジスタ６５ｗを介して電源電圧Ｖddに接続可能である。ＰＭＯＳトランジスタ６５ｒ,６５ｗは、図１０のプリチャージトランジスタＰＴｒ,ＰＴｗと同様に、プリチャージ・イネーブル信号ＰＲＥにより制御される。
【００５７】
図１６に、ＢＬ分離信号ＢＬＩを発生するドライバ回路（以下、ＢＬＩドライバという）の回路例を示す。このＢＬＩドライバ１１０は、図８および図９のＢＬＩ制御回路１１Ｃ内に設けられ、本発明の「ビット線スイッチ制御回路」の例に該当する。
図示したＢＬＩドライバ１１０は、所定数のバッファからなる遅延部１１１と、２つの負論理入力のアンド回路（等価的なノア回路であることから、以下、ノア回路ＮＯＲという）ＮＯＲ０,１とを有する。
ノア回路ＮＯＲ０の一方入力に、遅延部１１１を介してＲＷＬイネーブル信号ＲＷＬＥが入力可能になっている。ノア回路ＮＯＲ０の他方入力が、ノア回路ＮＯＲ１の出力に接続されている。ノア回路ＮＯＲ１の一方入力が、ＢＬ分離信号ＢＬＩが出力されるノア回路ＮＯＲ０の出力に接続されている。ノア回路ＮＯＲ１の他方入力に、プリチャージ・イネーブル信号ＰＲＥが入力可能になっている。
【００５８】
《ビット線分離信号の制御》
つぎに、図１６の回路における動作、すなわちビット線分離信号制御について、図１７のタイミングチャートを用いて説明する。この説明では図１０、図１３、図１６等を適宜参照する。
図１７において、符号Ｔｐｃが「プリチャージ期間」、符号Ｔｓｂが「スタンバイ期間」、符号Ｔｒが「読み出し期間」を、それぞれ表す。なお、図１７は、これら４期間の各種信号レベルの組み合わせを説明するものであり、実際の動作において各期間の順番は任意である。
【００５９】
プリチャージ期間Ｔｐｃにおいては、図１７（Ａ）に示すように、プリチャージ・イネーブル信号ＰＲＥが“Ｌ”レベルとなっていることから、図１０のプリチャージ回路５０において、プリチャージトランジスタＰＴｒ,ＰＴｗが共にオンする。このとき特に図示していないが、ＢＬ分離信号ＢＬＩおよびＷＢＬ分離信号ＢＬＩＷがともに“Ｈ”レベル、Ｙスイッチ信号ＹＳＷが“Ｌ”レベルとなることから、図１０のビット線対ＲＢＬ,ＷＢＬと、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡが、グローバルビット線対ＧＲＢＬ,ＧＷＢＬと切り離された状態でプリチャージされる。
プリチャージ・イネーブル信号ＰＲＥが不活性（“Ｈ”レベル）に遷移してから、ＲＷＬイネーブル信号ＲＷＬＥが活性化（“Ｈ”レベル）に遷移するまではスタンバイ期間Ｔｓｂと称する。
【００６０】
上記プリチャージ期間Ｔｐｃおよびスタンバイ期間Ｔｓｂは、図１７（Ｂ）に示すように、ＲＷＬイネーブル信号ＲＷＬＥが不活性な“Ｌ”レベルを持つ。また、特に図示しないが、このとき書き込みイネーブル信号ＷＥが不活性な“Ｌ”レベルを持つ。
これらの期間中、図１６のノア回路ＮＯＲ０の一方入力が“Ｌ”レベルであるため、その出力信号であるＢＬ分離信号ＢＬＩが“Ｈ”レベルを持つ（図１７（Ｃ））。
【００６１】
図１７（Ｂ）に示すように、ＲＷＬイネーブル信号ＲＷＬＥが“Ｈ”レベルに遷移すると、読み出し期間Ｔｒが開始する。
すると、図１６の遅延部１１１により規定される遅延時間Ｔｄを経過した後に、ノア回路ＮＯＲ０の出力が反転し、ＢＬ分離信号ＢＬＩが“Ｌ”レベルに遷移する（図１７（Ｃ））。よって、図１０のＢＬスイッチ８ｉｒ,８ｉｗがオフし、ビット線対ＲＢＬとセンス線対ＲＢＬ＿ＳＡとが電気的に切り離される。なお、この読み出し期間Ｔｒ中、不図示の書き込みイネーブル信号ＷＥが“Ｌ”レベルであるため、図１０の書き込みバッファＷＢＵＦが入出力の非接続状態であり、またリセットトランジスタ１０ｒｔがオンして、書き込みビット線ＷＢＬを接地電圧に接続している。
さらに、図１３に示す回路においてＲＷＬイネーブル信号ＲＷＬＥが“Ｈ”レベルに遷移すると、インバータＩＮＶ１７から出力されるＲＷＬ活性信号ＲＷＬＡＣＴが活性化レベル（“Ｈ”レベル）になり、その結果、読み出しワード線ＲＷＬの電位が“Ｈ”レベルとなって活性化される。この読み出しワード線ＲＷＬの活性化は、Ｘアドレス信号のＸアドレスビットＸ０,Ｘ１によって選択されたメモリセルブロックにおいて、Ｘアドレス信号の他のビットをデコードした結果に応じ、そのブロック内の一の読み出しワード線ＲＷＬに対して行われる。
その結果、当該活性化された読み出しワード線ＲＷＬの所定メモリセルのストレージノードＳＮに記憶されているデータが読み出される。なお、読み出し動作の詳細は後述する。
【００６２】
なお、この読み出し期間Ｔｒ後に書き込み（再書き込み）を行う場合は、不図示の書き込みイネーブル信号ＷＥが活性化するため、図１０の書き込みバッファＷＢＵＦがオンし、読み出しデータを第１電源または第２電源の電圧レベルで書き込みビット線ＷＢＬに出力する。この書き込みバッファＷＢＵＦの動作の詳細は後述する。
【００６３】
図１３において、この書き込み前の状態では、イネーブル信号ＷＥが“Ｌ”レベルであることから、インバータＩＮＶ１８の出力信号であるＷＷＬ活性信号ＷＷＬＡＣＴが非活性な“Ｌ”レベル、よって書き込みワード線ＷＷＬの電位が“Ｌ”レベルで非活性となっている。
この状態で書き込みイネーブル信号ＷＥが活性化し、ＷＷＬイネーブル信号ＷＷＬＥが活性化すると、図１３のナンド回路ＮＡＮＤ９の出力が反転し、ＷＷＬ活性信号ＷＷＬＡＣＴが活性レベルの“Ｈ”レベルになる。その結果、書き込みワード線ＷＷＬが活性化する。なお、この書き込みワード線ＷＷＬの活性化は、Ｘアドレス信号のＸアドレスビットＸ０,Ｘ１によって選択されたメモリセルブロックにおいて、Ｘアドレス信号の他のビットをデコードした結果に応じ、そのブロック内の一の書き込みワード線ＷＷＬに対して行われる。
その結果、当該活性化された書き込みワード線ＷＷＬの所定メモリセルのストレージノードＳＮに、予め書き込みビット線ＷＢＬに設定されている電圧（書き込みデータ）が書き込まれる。書き込み動作の詳細は後述する。
【００６４】
その後、図１７（Ａ）に示すプリチャージ・イネーブル信号ＰＲＥが活性レベル（“Ｌ”レベル）に推移するとプリチャージが再度行われる。また、図１６のノア回路ＮＯＲ０の入力に“Ｌ”レベルが揃い、その出力信号であるＢＬ分離信号ＢＬＩが図１７（Ｃ）のように“Ｈ”レベルに反転する。このため、図１０のＢＬスイッチ８ｉｒ,８ｉｗがオンし、ビット線対のプリチャージ電圧が、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡに供給される。また、書き込みの終了とともに、書き込みバッファＷＢＵＦが入出力の非接続状態になり、かつ、リセットトランジスタ１０ｒｔがオンして書き込みビット線ＷＢＬに接地電圧が印加される。
以上より、最初のプリチャージ期間Ｔｐｃの状態が再現される。
【００６５】
つぎに、メモリセルのデータ読み出し動作を、“Ｈ”データ読み出しと、“Ｌ”データ読み出しに分けて説明する。この説明では、図１７の説明で述べた動作を前提とし、図１、図１０、図１３、図１４、図１６等を適宜参照する。したがって、ビット線分離信号の制御、および、その制御による図１０、図１３、図１６の詳細な回路動作は、以下の説明において繰り返さない。
【００６６】
《“Ｈ”データ読み出し動作》
図１８（Ａ）〜図１８（Ｋ）に、図１のストレージノードＳＮの“Ｈ”データを読み出すときのタイミングチャートを示す。
図１８において、時間Ｔｒ０が読み出し期間Ｔｒの開始時間であり、それ以前に図１７で説明したプリチャージ期間Ｔｐｃとスタンバイ期間Ｔｓｂの制御が行われる。
【００６７】
ここでプリチャージ期間Ｔｐｃとスタンバイ期間Ｔｓｂにおいては、図１８（Ｅ）に示すように、ＢＬ分離信号ＢＬＩの印加電圧を電源電圧Ｖdd（＝１.８[Ｖ]）とする。
また、書き込みイネーブル信号ＷＥが“Ｌ”レベルであることから（図１８（Ｃ））、図１０に示す書き込みバッファＷＢＵＦによって書き込みビット線ＷＢＬとＷＢＬセンス線ＷＢＬ＿ＳＡとが非接続となっており、書き込みビット線ＷＢＬはリセットトランジスタ１０ｒｔによって接地されている（図１８（Ｉ））。
さらに、図１８（Ｈ）に示すように、Ｙスイッチ信号ＹＳＷが“Ｌ”レベルである。これは、図１４においてナンド回路ＮＡＮＤ１４に入力されているＹスイッチ・イネーブル信号ＹＳＷＥが非活性の“Ｌ”レベルであるため、ナンド回路ＮＡＮＤ１４の出力が“Ｈ”レベル、よってＹスイッチ信号ＹＳＷが“Ｌ”レベルとなるからである。これにより、上記プリチャージ時のビット線対とセンス線対は、図１０のグローバルビット線対ＧＲＢＬ,ＧＷＢＬから電気的に切り離されている。
【００６８】
最初に、プリチャージ期間Ｔｐｃにおいてプリチャージ・イネーブル信号ＰＲＥを“Ｈ”レベルにする（図１８（Ａ））。
すると、図１８（Ｊ）に示すように、ＲＢＬセンス線ＲＢＬ＿ＳＡ読み出しが（たとえば電源電圧Ｖdd＝１.８[Ｖ]）に、ＷＢＬセンス線ＷＢＬ＿ＳＡが、電圧ＶＲＢＬよりも低い電圧ＶＷＢＬ（たとえば１.８[Ｖ]）に各々プリチャージされる。このとき、ＢＬ分離信号ＢＬＩが“Ｈ”レベル（＝１.８[Ｖ]）であることから（図１８（Ｅ））、読み出しビット線ＲＢＬとＲＢＬセンス線ＲＢＬ＿ＳＡが電気的に接続されて同電位となる。これにより、図１８（Ｉ）に示すように、読み出しビット線ＲＢＬにもプリチャージ電圧（ＶＲＢＬ＝１.８[Ｖ]）が伝達される。
また、図１５のＰＭＯＳトランジスタ６５ｒ,６５ｗがオンして、グローバル読み出しビット線ＧＲＢＬおよびグローバル書き込みビット線ＧＷＢＬが電源電圧Ｖdd（＝１.８[Ｖ]）にプリチャージされている（図１８（Ｋ））。
プリチャージの終了後は、図１８（Ａ）に示すように、プリチャージ・イネーブル信号ＰＲＥを“Ｌ”レベルにして、読み出しビット線ＲＢＬおよびセンス線対（ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡ）、ならびに、グローバルビット線対（ＧＲＢＬ,ＧＷＢＬ）をプリチャージ状態でフローティングにしておく。
【００６９】
図１７（Ｂ）のＲＷＬイネーブル信号ＲＷＬＥが“Ｈ”レベルに立ち上がると、それに応じて時間Ｔｒ０にて、図１８（Ｂ）の読み出しワード線ＲＷＬが活性化し、たとえば電源電圧Ｖddのパルスが印加すされる。すると、図１のセレクトトランジスタＳＴがオンする。このとき、ストレージノードＳＮの電圧が“Ｈ”レベルのためアンプトランジスタＡＴもオンする。よって、読み出しビット線ＲＢＬおよびＲＢＬセンス線ＲＢＬ＿ＳＡの電圧（＝１.８[Ｖ]）は、オン状態のセレクトトランジスタＳＴおよびアンプトランジスタＡＴを介してディスチャージされ、ＷＢＬセンス線ＷＢＬ＿ＳＡの電圧（＝１.４[Ｖ]）よりも低い電圧となる（図１８（Ｉ）および図１８（Ｊ））。
このセンス線対における電圧関係の逆転は、図１８（Ｅ）に示すＢＬ分離信号ＢＬＩが“Ｌ”レベル（＝０[Ｖ]）に推移する時間Ｔｒ１までに起こる。言い換えると、上記ビット線電圧関係の逆転が起きて読み出し可能な電圧差となるように、図１６に示す遅延部１１１の遅延時間Ｔｄが決められている。
【００７０】
時間Ｔｒ１にてＢＬ分離信号ＢＬＩが“Ｌ”レベルに立ち下がると、このタイミングで読み出しビット線ＲＢＬから負荷、すなわち図１０のＲＢＬセンス線ＲＢＬ＿ＳＡの配線負荷、ならびに、センスアンプＳＡの負荷が切り離される。したがって、図１８（Ｊ）に示すように、ＲＢＬセンス線ＲＢＬ＿ＳＡの電位変化が停止する。
【００７１】
続く時間Ｔｒ２にて、図１０のセンスアンプＳＡに印加されるＳＡイネーブル信号ＳＡＥＮ、ＳＡイネーブル反転信号（／ＳＡＥＰ）を活性化して、センスアンプＳＡを動作させる。すると、図１８（Ｊ）に示すように、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡの電位差が、電源電圧Ｖddと接地電圧レベルとの大きな振幅にまで増幅される。
この振幅増幅の途中（時間Ｔｒ３）にて、読み出しワード線ＲＷＬの電圧を立ち下げる（図１８（Ｂ））。
【００７２】
このとき、センス動作するのはＲＢＬセンス線ＲＢＬ＿ＳＡ、ＷＢＬセンス線ＷＢＬ＿ＳＡのみで、読み出しビット線ＲＢＬの負荷が切り離されているため、センスアンプＳＡが高速センス動作をする。また、読み出しビット線ＲＢＬの電位増幅をしないので、センスアンプＳＡの消費電力も少ない。
このセンス動作が開始されたときは、ＢＬ分離信号ＢＬＩが“Ｌ”レベルであり、読み出しビット線ＲＢＬは、センスアンプと切り離されているが、読み出しワード線ＲＷＬがハイレベルのままであると、セル電流が流れ消費電流が増加する。したがって、図１８（Ｂ）の時間Ｔｒ３にて読み出しワード線ＲＷＬを“Ｌ”レベルに立ち下げる。よって、このときからセル電流がオフして読み出しビット線ＲＢＬのディスチャージが止まり、これにより大きな負荷の読み出しビット線ＲＢＬの振幅変化を抑えることが可能で、結果として低消費電力となる。
【００７３】
そして、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡが十分電圧振幅したタイミング（時間Ｔｒ４）で、図１８（Ｈ）に示すようにＹスイッチ信号ＹＳＷを活性化し、“Ｈ”レベルに遷移させる。これにより、図１０のＮＭＯＳスイッチ対６１ｒ,６１ｗがオンし、グローバル読み出しビット線ＧＲＢＬ、グローバル書き込みビット線ＧＷＢＬへ読み出しデータが伝播する（図１８（Ｋ）。
【００７４】
グローバルビット線対ＧＲＢＬ,ＧＷＢＬに対し、図１５に示すアンプ回路６Ｃが接続されている。
時間Ｔｒ４になると、グローバルビット線対ＧＲＢＬ,ＧＷＢＬがセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡに接続される。そのため、グランドレベルのＲＢＬセンス線ＲＢＬ＿ＳＡに接続されたグローバル読み出しビット線ＧＲＢＬの電位がディスチャージされ、１.８[Ｖ]から下がり始める。ただし、負荷容量に応じた電荷配分によりグランドレベルまでは電位低下しない。
【００７５】
その後、特にタイミングチャートには示さないが、メインアンプ・イネーブル信号ＭＡＥを活性化（“Ｈ”レベル）にして、カレントミラー型のアンプ回路６Ｃを動作させる。そのため、このグローバル読み出しビット線ＧＲＢＬとグローバル書き込みビット線ＧＷＢＬのとの電位差がアンプ回路６Ｃで電源電圧Ｖdd振幅の信号に増幅される。増幅後の信号（読み出しデータ）は、出力信号Ｖｏとしてアンプ回路６Ｃから、後段の回路へと伝播される。つまり、読み出しデータは、図８のカラム回路６からＩ／Ｏバッファ９を経て、外部に出力される。
時間Ｔｒ５にて必要な制御信号を、プリチャージ状態に戻すと、当該読み出し動作が終了する。
【００７６】
《“Ｌ”データ読み出し》
図１９（Ａ）〜図１９（Ｋ）に、図１のストレージノードＳＮの“Ｌ”データを読み出すときのタイミングチャートを示す。これらの図および以下の説明では、既に説明した“Ｈ”データ読み出し時と異なる点のみ説明する。
【００７７】
基本的な制御、動作は“Ｈ”データ読み出し時と同様であり、読み出しビット線ＲＢＬとセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡに対しては電圧ＶＲＢＬ（１.８[Ｖ]）または電圧ＶＷＢＬ（１.４[Ｖ]）でプリチャージを行い、書き込みビット線ＷＢＬは接地電圧で電位を固定する。同時に、グローバルビット線対ＧＲＢＬ,ＧＷＢＬに対しては電源電圧Ｖdd（１.８[Ｖ]）のプリチャージを行う。また、読み出し期間Ｔｒ０で読み出しワード線ＲＷＬを立ち上げ、その後、遅延時間Ｔｄ経過後にＢＬ分離信号ＢＬＩを立ち下げる動作自体は“Ｈ”データ読み出し時と同様である。
ただし、“Ｌ”データ読み出し時には、図１のアンプトランジスタＡＴがオンしないため、読み出しワード線ＲＷＬが時間Ｔｒ０で上がっても、読み出しビット線ＲＢＬの放電が起こらない。したがって、図１９（Ｉ）および図１９（Ｊ）に示すように、読み出しビット線ＲＢＬおよびＲＢＬセンス線ＲＢＬ＿ＳＡの電圧が電源電圧Ｖddのままである。
そして時間Ｔｒ１にて、ＢＬ分離信号ＢＬＩを立ち下げ、続く時間Ｔｒ２にてセンスアンプＳＡを活性化する。これにより、書き込みイネーブル信号ＷＥが常時“Ｌ”レベルで書き込みバッファＷＢＵＦにより書き込みビット線ＷＢＬから切り離されている軽負荷のＷＢＬセンス線ＷＢＬ＿ＳＡが、プリチャージ電圧の１.４[Ｖ]からグランドレベルに電圧振幅する。
その後は、“Ｈ”レベル読み出し時と同様にして、Ｙスイッチ信号ＹＳＷを活性化し、図１５のアンプ回路６Ｃを動作させてデータ読み出しを行う。
【００７８】
以上の“Ｈ”または“Ｌ”レベルの読み出しにおいて、時間Ｔｒ２から時間Ｔｒ３までにセンス動作する際に、センスアンプＳＡから見た負荷、すなわち読み出しビット線ＲＢＬの配線負荷、書き込みビット線ＷＢＬの配線負荷、ならびに、Ｎ個のメモリセルＭＣａの負荷が、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡからＢＬＩ回路８および書き込みバッファＷＢＵＦによって電気的に切り離されている。このため、センスアンプＳＡは高速センス動作をする。
また、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの電位増幅をしないので、センスアンプＳＡの消費電力も少ない。
また、高速センス動作では、センスアンプＳＡの入力ノード電位が、電源電圧Ｖddとグランドレベルとの間の電位である時間がより短くなる。したがって、センスアンプＳＡのＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からなるインバータを流れる貫通電流を少なくでき、この意味でもセンスアンプＳＡの消費電力を少なくできる。
【００７９】
《データ書き込み》
つぎに、メモリセルへのデータ書き込み動作を説明する。
データ書き込みには、図１のストレージノードＳＮの電圧をハイレベルにする“Ｈ”データ書き込みと、ローレベルにする“Ｌ”データ書き込みがある。このそれぞれの書き込みにおいて、書き込み前のストレージノードＳＮが“Ｈ”データの場合と“Ｌ”データの場合がある。
【００８０】
図２０（Ａ）〜図２０（Ｋ）に、ストレージノードＳＮが“Ｌ”データの場合に、反転データの“Ｌ”を書き込み時のタイミングチャートを、図２１（Ａ）〜図２１（Ｋ）にストレージノードＳＮへが“Ｌ”データの場合に、反転データの“Ｈ”を書き込み時のタイミングチャートを示す。これらのタイミングチャートは、書き込み対象のメモリセルから記憶データを読み出して、その記憶データを書き込みビット線ＷＢＬ上で反転して新たな書き込みデータを設定し、設定した書き込みデータを上記メモリセルに書き込む場合を示すものである。
【００８１】
図１８および図１９の読み出し動作では、読み出し期間Ｔｒ中、書き込みイネーブル信号ＷＥを非活性（“Ｌ”レベル）で維持している。
これに対し書き込み動作では、図２０（Ｈ）および図２１（Ｈ）に示すようにＹスイッチ信号ＹＳＷを立ち上げる前に、図２０（Ｃ）および図２１（Ｃ）に示すように、書き込みイネーブル信号ＷＥを“Ｈ”レベルに立ち上げる。このとき（時間Ｔｗ０）から書き込み期間Ｔｗが開始する。
【００８２】
図２０と図２１の動作のいずれにおいても、書き込み期間Ｔｗより前に上述したプリチャージおよび読み出し動作を行い、グローバル書き込みビット線ＧＷＢＬに再書き込みするための電圧をセットしておく必要がある。これは、以下の理由による。
【００８３】
図１０には、メモリセルアレイの１列のメモリセル群と、その制御回路からなる構成（以下、カラムユニットという）のみ示す。ただし、実際の半導体メモリでは、これと同じ構成が行（ロウ）方向に繰り返し配置されている。そして、同一行のメモリセルが、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬを共有している。
このような半導体メモリでランダムアクセスのためには、同一行内で、たとえば１バイト（８ビット）等の所定数を単位としたメモリセルの書き込みが必要である。そのとき、書き込み対象のカラムユニットにおけるグローバル書き込みビット線ＧＷＢＬに書き込みデータをセットし、Ｙスイッチ信号ＹＳＷを活性化して、この書き込みデータで書き込みビット線ＷＢＬの電位を強制的に更新する。
【００８４】
一方、非書き込み対象のカラムユニットでは、以下のようなリフレッシュ動作を行う。
メモリセルに記憶されているデータを読み出しビット線ＲＢＬに読み出したときは、セル記憶データと読み出しデータは論理が反転している（図１８（Ｊ）および図１９（Ｊ）参照）。したがって、書き込みビット線ＷＢＬに、セル記憶データの論理と対応したリフレッシュ電圧が本来なら出現していなければならない（図３および図４では出現している）。
しかし、本実施形態では読み出し時にビット線対ＲＢＬ,ＷＢＬをセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡと切り離し、しかも書き込みビット線ＷＢＬは接地電圧で保持しているため（図１８（Ｉ）および図１９（Ｉ））、このままではリフレッシュ動作ができない。
【００８５】
そこで、本実施形態では、書き込み動作の前に読み出し動作を行って、当該非書き込み対象の非選択のカラムユニットにおいて、グローバル書き込みビット線ＧＷＢＬに再書き込みするためのリフレッシュ電圧をセットしておく必要がある。そして、書き込み対象のカラムユニットのみ、そのリフレッシュ電圧を、外部からの書き込みデータで強制的に書き換える必要がある。
【００８６】
ただし、“Ｌ”データ書き込み（図２０）と“Ｈ”データ書き込み（図２１）では、書き込みデータの電圧関係が反転しているため、これに対応してグローバル読み出しビット線ＧＲＢＬとグローバル書き込みビット線ＧＷＢＬの電圧関係を図２０と図２１で反転している。
具体的には、“Ｌ”データ書き込みの場合、図２０（Ｋ）に示すようにグローバル読み出しビット線ＧＲＢＬにハイレベル（＝１.８[Ｖ]）の電圧が設定され、グローバル書き込みビット線ＧＷＢＬにローレベル（＝０[Ｖ]）の電圧が設定されている。
これに対し、“Ｈ”データ書き込みの場合、図２１（Ｋ）に示すようにグローバル読み出しビット線ＧＲＢＬにローレベル（＝０[Ｖ]）の電圧が設定され、グローバル書き込みビット線ＧＷＢＬにハイレベル（＝１.８[Ｖ]）の電圧が設定されている。
【００８７】
図２０と図２１における時間Ｔｒ３までの読み出し動作は、図１８および図１９と同じである。したがって、ここでは重複する説明は行わない。
【００８８】
時間Ｔｒ２にて電圧センスによる読み出し動作を開始してから、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡの電圧差が十分大きくなった時間Ｔｗ０のタイミングで、図２０（Ｃ）および図２１（Ｃ）に示すように、書き込みイネーブル信号ＷＥを“Ｈ”レベルにして活性化する。
図１７を用いて既に説明した回路動作によって、書き込みイネーブル信号ＷＥが“Ｈ”レベルになると、これに対応して書き込みビット線ＷＢＬの接地電圧印加が解除されると共に書き込みバッファＷＢＵＦが動作し、入力電圧に応じて出力を電源電圧Ｖddまたは０[Ｖ]にドライブする。このため、とくにＷＢＬセンス線ＷＢＬ＿ＳＡが“Ｈ”レベルの図２０の場合、書き込みバッファＷＢＵＦが、その出力に接続されている書き込みビット線ＷＢＬを０[Ｖ]から電源電圧Ｖdd（＝１.８[Ｖ]）にドライブする（図２０（Ｉ））。一方、図２１の場合は、書き込みビット線ＷＢＬ電位変化は生じない。なお、図２０（Ｅ）および図２１（Ｅ）に示すように、ＢＬ分離信号ＢＬＩが“Ｌ”レベルを維持するため、読み出しビット線ＲＢＬとＲＢＬセンス線ＲＢＬ＿ＳＡは電気的に切り離されたままである。
【００８９】
これに続く時間Ｔｗ１にて、図１４に示すＹＳＷゲート回路６０によってＹスイッチ信号ＹＳＷが活性化し、書き込み対象セルを含む選択されたカラムユニットにおいて、ＲＢＬセンス線ＲＢＬ＿ＳＡの電圧と、電気的に接続された状態のＷＢＬセンス線ＷＢＬ＿ＳＡおよび書き込みビット線ＷＢＬの電圧とを、大小関係において反転させる。
このとき、読み出しビット線ＲＢＬは、メモリセルアレイ側の負荷を切り離したまま電圧反転するため、ＲＢＬセンス線ＲＢＬ＿ＳＡの反転は高速である。また、読み出しビット線ＲＢＬを振幅させないので、その分、アンプ回路６Ｃの消費電力が少なくなる。この反転が高速であることは、センスアンプＳＡの入力が中間電圧、すなわちグランドレベルの電圧と電源電圧Ｖddとの間の電圧になっている時間が短いことを意味する。よって、センスアンプＳＡが反転動作するときの貫通電流を少なくでき、その意味でも低消費電力が達成される。
【００９０】
つぎに、反転動作が十分完了した時間Ｔｗ２のタイミングで、図２０（Ｄ）および図２１（Ｄ）に示すように、書き込みワード線ＷＷＬをハイレベルに立ち上げて活性化する。これによって、選択されたカラムユニット内の、活性化された書き込みワード線ＷＷＬに接続されているメモリセルにおいて、図１の書き込みトランジスタＷＴがオンし、書き込みビット線ＷＢＬに強制設定されている“Ｌ”または“Ｈ”の書き込みデータがストレージノードＳＮに書き込まれる。
【００９１】
《リフレッシュ動作》
つぎに、書き込み時の非選択セルに対するリフレッシュ動作を説明する。
図２２（Ａ）〜図２２（Ｋ）に、ストレージノード電圧が“Ｈ”の場合のタイミングチャートを、図２３（Ａ）〜図２３（Ｋ）に、ストレージノード電圧が“Ｌ”の場合のタイミングチャートを、それぞれ示す。
【００９２】
リフレッシュ動作を行う非選択セルのカラム制御が、書き込み対象の選択セルのカラム制御と異なる点は、図２２（Ｋ）と図２３（Ｋ）に示すように、グローバルビット線対ＧＲＢＬ,ＧＷＢＬにデータを設定しないため共に１.８[Ｖ]のプリチャージ電圧のままである点と、Ｙスイッチ信号ＹＳＷをオンしない点である（同図（Ｈ））。
【００９３】
図２０および図２１で既に説明したように、リフレッシュ動作においても、書き込みイネーブル信号ＷＥを活性化すると、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡに読み出されているデータ（読み出しデータ）に応じて、書き込みビット線ＷＢＬが電位変化するため、ストレージノードＳＮに保持されていたデータが書き込みビット線ＷＢＬに設定される。後は、書き込みワード線ＷＷＬを立ち上げることにより、再書き込みが行われる。
【００９４】
つぎに、本実施形態の変形(variation)を説明する。
【００９５】
《ＢＬＩ回路の変形》
リセットトランジスタ１０ｒｔは、図１０ではＮＭＯＳトランジスタにより接地電圧に固定する構成にしているが、ＰＭＯＳトランジスタにより電源電圧Ｖddに固定することができる。または、電源電圧Ｖddと接地電圧の任意中間電位にリセットする構成も可能である。書き込みビット線ＷＢＬのリセット電圧はメモリセルの保持特性、特に書き込みトランジスタＷＴのオフリーク電流の大小に影響するため、その影響を考慮して最適な電位設定にすることが望ましい。
【００９６】
さらに図１０に示すＢＬスイッチ８０(i)はＮＭＯＳトランジスタとＰＭＯＳトランジスタを組み合わせたトランスファゲートで構成しているが、ＮＭＯＳトランジスタのみ、または、ＰＭＯＳトランジスタのみで構成することも可能である。
ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのみで上記ＢＬスイッチを構成した場合、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの電圧の上限は、ＢＬスイッチのゲート電圧から、ＢＬスイッチの閾値電圧Ｖthだけ落ちた電圧となる。このため、書き込み時にＢＬ分離信号ＢＬＩの活性化電圧を昇圧、または降圧する必要がある。さらに、ＰＭＯＳトランジスタでＢＬスイッチを構成する場合は、ＮＭＯＳトランジスタで構成したときとＢＬ分離信号ＢＬＩの活性化論理が反反転する。
これに対し、図２３のようにＢＬスイッチをトランスファゲートで構成した場合、ＢＬスイッチの素子数が増え、ＢＬ分離信号ＢＬＩとＷＢＬ分離信号ＢＬＩＷの各々を相補信号とする必要があるため配線領域が増加する、というデメリットがある。しかし、ＢＬ分離信号ＢＬＩとＷＢＬ分離信号ＢＬＩＷとの活性化信号レベルを昇圧する必要がない。よって周辺回路の構成が簡略化できるというメリットがある。
【００９７】
図２４に、ＢＬスイッチの制御信号に関する変形例を示す。
図解されている回路では、ＢＬスイッチ８０(i)の制御信号を、ＳＡイネーブル信号ＳＡＥＮとＳＡイネーブル反転信号（／ＳＡＥＰ）と共通にしている。つまり、ＳＡイネーブル信号ＳＡＥＮをＢＬスイッチ８ｉｒｐのゲートに印加し、ＳＡイネーブル反転信号（／ＳＡＥＰ）をＢＬスイッチ８ｉｒのゲートに印加している。
この回路構成では、図１０に比べて制御信号数が減る点が有利である。
【００９８】
図２５に、センスアンプＳＡの変形例を示す。
図解されているセンスアンプＳＡでは、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からなるインバータを１つ有し、その入力をＲＢＬセンス線ＲＢＬ＿ＳＡに接続し、出力をＷＢＬセンス線ＷＢＬ＿ＳＡに接続している。このセンスアンプＳＡは、いわゆるシングルエンド型と称され、そのインバータの閾値が参照電圧となる。この回路は、センスアンプ構成素子数が少なく、電圧ＶＷＢＬによる書き込みビット線ＷＢＬ＿ＳＡのプリチャージ制御、および、プリチャージ電圧が不要、と言う点がある。具体的には、図２５のプリチャージ回路５０においては、プリチャージトランジスタＰＴｗが省略されている。
【００９９】
図２６と同様の利点を持ち、更にセンスアンプ構成素子数を減らした構成を、図２６と２７に示す。
図２６に示すセンスアンプＳＡは、ＷＢＬセンス線ＷＢＬ＿ＳＡと接地電圧との間に縦続接続されているＮＭＯＳトランジスタ２５ｎ,２４を有し、ＮＭＯＳトランジスタ２５ｎのゲートが入力になっている。この構成では、ＮＭＯＳトランジスタ２５ｎの閾値電圧が参照電圧となる。
図２７に示すセンスアンプＳＡは、電源電圧とＷＢＬセンス線ＷＢＬ＿ＳＡとの間に、ＰＭＯＳトランジスタ２３,２５ｐを縦続接続させ、ＰＭＯＳトランジスタ２５ｐの閾値電圧が参照電圧となる。
【０１００】
図２８に、センスノード対の容量アンバランスに補正した回路構成を示す。
クロスカップル型のセンスアンプＳＡにておいて正確に電位差をセンス動作するにあたって、センスノードの容量アンバランスは誤読み出しの原因となる。そこで、負荷回路７０を新たに追加している。負荷回路７０は、ＲＢＬセンス線ＲＢＬ＿ＳＡに負荷としての書き込みバッファＷＢＵＦの入力インバータと同様な付加回路１０ｘを接続し、ＷＢＬセンス線ＷＢＬ＿ＳＡに負荷としてのＢＬスイッチ８０(i)と同様なＣＭＯＳトランスゲートを接続することによって、負荷容量の均衡化を図っている。
【０１０１】
なお、本実施形態におけるメモリセルは図１の構成に限らず、ストレージノードＳＮの電圧をアンプトランジスタで増幅して読み出す構成に広く適用できる。また、書き込みまたは読み出し時にキャパシタを介してストレージノードＳＮのハイレベルの電圧を昇圧する構成でもよい。
【０１０２】
本実施形態によれば、データ読み出しの項目の最後に述べたように、ＢＬＩ回路８の作用によって時間Ｔｒ２から時間Ｔｒ３までの電圧センス時間が短くでき、そのため高速センス動作が行えるという利点がある。また、それによってセンスアンプＳＡの低消費電力化が図れるという利益が得られる。この時間Ｔｒ２から時間Ｔｒ３までの電圧センス時間は、図５および図６では時間Ｔ２から時間Ｔ３までの時間に相当することから、電圧センス時間の短縮が図られていることが図からも読み取れる。
【０１０３】
また、本実施形態によれば、データ書き込み動作の項目中で述べたように、時間Ｔｗ１から時間Ｔｗ２までの書き込みデータによるビット線対電圧の反転動作が短くでき、これによって、さらには、書き込みに先立つ読み出し動作の短縮化との相乗効果によって、書き込み動作サイクル時間が大幅に短縮されるという利点がある。そして、それによってアンプ回路６ＣおよびセンスアンプＳＡの低消費電力化が測れるという利益が得られる。この時間Ｔｗ１から時間Ｔｗ２までの電圧反転時間は、図５および図６では時間Ｔ３から時間Ｔ４までの時間に相当することから、電圧反転時間の短縮が図られていることが図からも読み取れる。
アンプ回路６ＣおよびセンスアンプＳＡの低消費電力化は、データ書き込み動作の項目中で述べたように、書き込み対象セルと同一行の非選択のセルを含むカラムユニットにおいても得られる利益である。
【０１０４】
以上より、本発明の適用によって、半導体メモリデバイスの高速動作と低消費電力の双方が達成されることが、実施形態において明らかにされた。
【図面の簡単な説明】
【０１０５】
【図１】背景技術および実施形態に関わる３Ｔ型ゲインセルの等価回路図である。
【図２】背景技術のメモリセル制御系回路を含む回路図である。
【図３】（Ａ）〜（Ｇ）は、図２の構成で“Ｌ”データを読み出すときのタイミングチャートである。
【図４】（Ａ）〜（Ｇ）は、図２の構成で“Ｈ”データを読み出すときのタイミングチャートである。
【図５】（Ａ）〜（Ｉ）は、図２の構成で“Ｌ”データを書き込むときのタイミングチャートである。
【図６】（Ａ）〜（Ｉ）は、図２の構成で“Ｈ”データを書き込むときのタイミングチャートである。
【図７】背景技術のゲインセルがデータを保持しているときの等価回路図である。
【図８】実施形態の半導体メモリデバイスの概略的なブロック図である。
【図９】図８のより詳細なブロック図の例である。
【図１０】カラムユニットの回路図である。
【図１１】Ｘセレクタの回路図である。
【図１２】Ｙセレクタの回路図である。
【図１３】ロウデコーダユニットの回路図である。
【図１４】ＹＳＷゲート回路の回路図である。
【図１５】アンプ回路の構成を示す回路図である。
【図１６】ＢＬＩドライバの回路図である。
【図１７】（Ａ）〜（Ｃ）は、ビット線分離信号制御のタイミングチャートである。
【図１８】（Ａ）〜（Ｋ）は、実施形態で“Ｈ”データを読み出すときのタイミングチャートである。
【図１９】（Ａ）〜（Ｋ）は、実施形態で“Ｌ”データを読み出すときのタイミングチャートである。
【図２０】（Ａ）〜（Ｋ）は、実施形態で“Ｌ”データを書き込むときのタイミングチャートである。
【図２１】（Ａ）〜（Ｋ）は、実施形態で“Ｈ”データを書き込むときのタイミングチャートである。
【図２２】（Ａ）〜（Ｋ）は、実施形態で“Ｈ”データのリフレッシュ時のタイミングチャートである。
【図２３】（Ａ）〜（Ｋ）は、実施形態で“Ｌ”データのリフレッシュ時のタイミングチャートである。
【図２４】ＢＬスイッチ制御の変形例を示すカラムユニットの回路図である。
【図２５】センスアンプの変形例を示すカラムユニットの回路図である。
【図２６】センスアンプの他の変形例を示すカラムユニットの回路図である。
【図２７】センスアンプの他の変形例を示すカラムユニットの回路図である。
【図２８】負荷回路を追加したカラムユニットの回路図である。
【符号の説明】
【０１０６】
１…メモリセルアレイ、２…Ｘアドレスデコーダ、２０…Ｘセレクタ、３…Ｙアドレスデコーダ、３０…Ｙセレクタ、４…ロウデコーダ、４Ａ…ＷＷＬデコーダ、４Ｂ…ＲＷＬデコーダ、４ＡＢ…ワード線デコーダ、４０…ロウデコーダユニット、５…ＢＬリセット回路、５０…プリチャージ回路、６…カラム回路、６Ａ…ＳＡアレイ、６Ｂ…ＢＬセレクタ、６Ｃ…アンプ回路、６０…ＹＳＷゲート回路、７０…負荷回路、８…ＢＬＩ回路、８ｉｒ,８ｉｒｐ…ＢＬスイッチ、９…Ｉ／Ｏバッファ、１０…ＷＢＬ接続制御回路、１０Ａ…接続制御部、１０ｒｔ…リセットトランジスタ、１１…制御回路、１１Ａ…読み出し制御回路、１１Ｂ…書き込み制御回路、１１Ｃ…ＢＬＩ制御回路、ＭＣａ…メモリセル、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＧＲＢＬ…グローバル読み出しビット線、ＧＷＢＬ…グローバル書き込みビット線、ＣＳＬ…コモンソース線、ＷＴ…書き込みトランジスタ、ＡＴ…アンプトランジスタ、ＳＴ…セレクトトランジスタ、ＰＴｒ,ＰＴｗ…プリチャージトランジスタ、ＳＮ…ストレージノード、ＳＡ…センスアンプ、ＷＢＵＦ…書き込みバッファ、ＳＡＯ…センスアンプ出力、ＷＥ…書き込みイネーブル信号、ＷＷＬＥ…ＷＷＬイネーブル信号、ＲＷＬＥ…ＲＷＬイネーブル信号、ＰＲＥ…プリチャージ・イネーブル信号、ＢＬＩＲ…ＲＢＬ分離信号、／ＢＬＩＲ…ＲＢＬ分離反転信号、ＢＬＩＷ…ＷＢＬ分離信号、／ＢＬＩＷ…ＷＢＬ分離反転信号、ＳＡＥＮ…ＳＡイネーブル信号、／ＳＡＥＰ…ＳＡイネーブル反転信号、ＹＳＷ…Ｙスイッチ信号
【図１】
2008034007.tif 000003
【図２】
2008034007.tif 000004
【図３】
2008034007.tif 000005
【図４】
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【図５】
2008034007.tif 000007
【図６】
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【図７】
2008034007.tif 000009
【図８】
2008034007.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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