(57)【要約】【課題】  処理単位のデータを出力可能とし、後処理の負荷を下げる。【解決手段】  データレジスタ１３のデータにおいて、プリアンブルの末尾を検出したときに、末尾に続くデータ部分をシフトレジスタ１１に書き戻し、データ部分のビット数をビットカウンタ１２のカウント値とする。送信データを１ビットずつシフトレジスタ１１に取り込んで上記カウント値をインクリメントし、この値が処理単位のビット数となったときにシフトレジスタ１１のデータをデータレジスタ１３に書き込み、処理単位の送信データを読み出し可能とする。【選択図】  図１
2008077124.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路からシリアル通信にて入力される送信データを第２の回路に中継するインターフェース回路であって、
前記シリアル通信の所定のクロック周期で入力される前記送信データを１ビットずつ後段のレジスタにシフトし、前記送信データの処理単位となる所定のビット数分のレジスタを有するシフトレジスタと、
前記シフトレジスタへ入力される前記送信データのビット数を前記所定のビット数まで繰り返しカウントするビットカウンタと、
前記第２の回路により読み出されるものであり、前記カウンタのカウント値が前記ビット数となったときに前記シフトレジスタの各レジスタの値が書き込まれるデータレジスタと、
前記送信データのプリアンブルの末尾が検出されたときに前記データレジスタに格納されていた前記プリアンブルに続くデータ部分を前記シフトレジスタの入力段のレジスタに前記データ部分の最下位ビットが位置するように書き込むとともに、前記データ部分のビット数を前記ビットカウンタのカウント値とするシフトレジスタ設定回路と、
を備えたことを特徴とするインターフェース回路。
【請求項２】
前記第２の回路は、前記データレジスタから読み出したデータを被処理データとする制御回路を含み、
前記制御回路は、前記被処理データから前記プリアンブルの末尾を検出し、前記シフトレジスタ設定回路を制御して、前記被処理データに含まれる前記データ部分を前記シフトレジスタに書き込むとともに、前記データ部分のビット数を前記ビットカウンタのカウント値とする
ことを特徴とすることを特徴とする請求項１に記載のインターフェース回路。
【請求項３】
前記第１の回路は無線回路を含むことを特徴とする請求項１又は請求項２に記載のインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェース回路に関し、特に無線回路等からなる通信ＬＳＩ（Large Scale Integration）からシリアル通信されるデータを所定のビット数単位でＣＰＵ（Central Processing Unit）に渡すインターフェース回路に関するものである。
【背景技術】
【０００２】
現在、特許文献１に開示される技術のように、通信ＬＳＩとＣＰＵとによるシリアル通信が利用されている。シリアル通信は、例えば、図６に示すように通信ＬＳＩ６１とＣＰＵ６２との間をクロック信号線６１ａとデータ信号線６１ｂとを含む２線以上の信号線で接続し、クロック信号線６１ａのクロック信号に同期してデータ信号線６１ｂのデータ信号の状態を変化させてデータをビット毎に伝送するもので、特許文献２に開示されるように慣用技術である。特許文献１に開示されるシリアル通信のためのシリアルインターフェース回路は、特許文献２に開示されるようにＣＰＵによって実現される。
【０００３】
通信ＬＳＩ６１とＣＰＵ６２との組み合わせによるデータ通信の動作は次の通りとなる。通信ＬＳＩ６１からクロック信号に同期した送信データが出力され、クロック信号の立ち上り(又は立下りの所定の一方)に同期してデータ信号線６１ｂのデータ信号の状態を１ビットずつＣＰＵ６２の内部のレジスタに取り込む。ＣＰＵ６２は、送信データを所定のビット数、例えば、８ビットが揃った時点で処理する。この種の同期通信では、送信データの先頭に付加したパターンにより同期を取り、その後、順次例えば８ビット毎に送信データを取り出して効率的に処理する。
【０００４】
また、通信ＬＳＩ６１としては無線回路６３を備えたものがあり、無線回路６３等による無線通信では、有線通信と比較すると、混信やノイズなどの影響によって送信データのビットが欠落する危険性が高く、例えば、特許文献３に開示されるように、送信データの先頭に複数のバイト列からなる用途別のデータを付加して通信を行う。これら用途別のデータは、プリアンブル、ヘッダ等と称され、用途毎に異なるデータとしてこれによって個々の通信プロトコルを判別するなどして通信が可能としてある。無線通信の場合には、同時に複数の無線送信機から送信データが送信されると、混信、ノイズ等の影響により送信データのビット欠落が発生しやすく、また、多種類の無線送信機をそれぞれ判別するために、複数のバイト列からなるプリアンブル、ヘッダ等を利用するのである。
【特許文献１】特開平５−３３６１２１号公報
【特許文献２】特開昭６２−１０３７４５号公報
【特許文献３】特開平１１−２２０４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
複数のバイト列からなるプリアンブル、ヘッダ等の判別処理は、ＣＰＵ６２に内蔵の同期通信回路を介してＲＡＭ（Random Access Memory）等の作業領域に取り込み、ＣＰＵ６２の処理により所定のプリアンブルと一致するか否か１ビットずつ比較してプリアンブルを検出し、換言すれば、これに続くデータの先頭の位置を特定する。プリアンブル、ヘッダ等は所定の処理単位、例えば、８ビット（１バイト）で構成される
同期通信回路は、所定の処理単位の８ビット分のレジスタを有するシフトレジスタに一旦送信データを蓄え、８ビット単位で作業領域に出力するものであるため、送信データをこのビット単位で作業領域に読み出すこととなる。プリアンブルか否かの一致処理はシフトレジスタのデータを作業領域に読み出して１ビットずつプリアンブルと比較して、プリアンブルとの一致箇所を検出する。
【０００６】
先頭の位置を特定した後は、送信データを８ビット受ける毎に割り込み処理を行い、送信データを８ビット単位で後処理のために作業領域に格納する。ここで、プリアンブルの一部の欠落等により、プリアンブルの末尾（ＬＳＢ：Less Significant Bit）が検出されたとき、換言すれば、それに続くデータの先頭（ＭＳＢ：Most Significant Bit）の位置が特定されたときにシフトレジスタにデータの先頭が既に入力されている場合が多く、データの先頭がシフトレジスタに対してビットずれをもって格納されることとなる。このビットずれはその後の総ての送信データについて及ぶため、その後もシフトレジスタに送信データが８ビット入力される毎に割り込み処理を行い、同様にビットシフトして８ビット単位で送信データを格納する。ビットシフト処理では、複数のビット単位に渡る送信データに対してシフト演算を施すものとなるため、処理が煩雑となる。
【０００７】
例として図７には、送信データ７１、７２、７３として、末尾のプリアンブルとしての“１０１０１０１１（ＡＢＨ（末尾のＨは、これが１６進数表記であることを示す、以下同様））”、プリアンブルに続く“１０１１０００１（Ｂ１Ｈ）”、“１０１１００１０（Ｂ２Ｈ）”を送り、上記のビットずれが２ビットの場合を示してある。図７の（ａ）にはプリアンブルを示す。図７の（ｂ）には送信データ７１、７２、７３が送信されてシフトレジスタに入力される状態を示し、各ビットは同図の左（上位側）から順に送信される。図７の（ｃ）は、割り込み処理毎のシフトレジスタのデータの状態を示してあり、データの先頭の位置を特定したタイミングを前回の状態として、そこから送信データが８ビット入力される毎の状態を示してある。
【０００８】
同図の場合、送信データ７２を後処理のために作業領域に格納する処理では、例えば、図７の（ｄ）に示すように、プリアンブルに続くビット列“１０”の２ビットと、その後続のビット列の上位６ビット“１１０００１”とに基づくシフト演算と論理和とを組み合わせて“１０１１０００１”を得ている。このように８ビット入力される毎の割り込み処理では、今回の割り込み処理の際にシフトレジスタにデータの末尾が含まれるデータを得るとすれば、作業領域に保持した前回の割り込み処理の際のシフトレジスタの内容を左に(上位側に)６ビットだけシフトし（または、右に２ビットローティトし）、今回の割り込み処理の際のシフトレジスタの内容を右に(下位側に)２ビットだけシフトし、これらの論理和をとることによって目的の送信データを得ている。このようにＣＰＵによる割り込み処理は煩雑なものとなっていた。
【０００９】
そこで、本発明の目的は、ＣＰＵによる割り込み処理を簡素化することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明のインターフェース回路は、
第１の回路からシリアル通信にて入力される送信データを第２の回路に中継するインターフェース回路であって、
前記シリアル通信の所定のクロック周期で入力される前記送信データを１ビットずつ後段のレジスタにシフトする、前記送信データの処理単位となる所定のビット数分のレジスタを有するシフトレジスタと、
前記シフトレジスタへ入力される前記送信データのビット数を前記所定のビット数まで繰り返しカウントするビットカウンタと、
前記第２の回路により読み出されるものであり、前記カウンタのカウント値が前記所定のビット数となったときに前記シフトレジスタの各レジスタの値が書き込まれるデータレジスタと、
前記送信データのプリアンブルの末尾が検出されたときに前記データレジスタに格納されていた前記プリアンブルに続くデータ部分を前記シフトレジスタの入力段のレジスタに最下位ビットが位置するように書き込むとともに、前記データ部分のビット数を前記ビットカウンタのカウント値とするシフトレジスタ設定回路と、
を備えたことを特徴とする。
【００１１】
また、前記第２の回路は、前記データレジスタから読み出したデータを被処理データとする制御回路を含み、
前記制御回路は、前記被処理データから前記プリアンブルの末尾を検出し、前記シフトレジスタ設定回路を制御して、前記被処理データに含まれる前記データ部分を前記シフトレジスタに書き込むとともに、前記データ部分のビット数を前記ビットカウンタのカウント値とする
ことを特徴とすることが好ましい。
【００１２】
また、前記第１の回路は無線回路を含むことも好ましい。
【発明の効果】
【００１３】
本発明のインターフェース回路によれば、所定の処理単位のデータを出力可能としたのでＣＰＵによる割り込み処理を簡素化することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施の形態に係るインターフェース回路について説明する。
【００１５】
図１に示すように、本発明の実施の形態に係るインターフェース回路１は、通信ＬＳＩ２と、ＣＰＵ３との間に設けられ、通信ＬＳＩ２から出力される同期シリアル通信によって送られたデータを受信し、このデータを所定の処理単位で内部のデータレジスタに格納し、この内容をＣＰＵ３が読み取ることによって、ＣＰＵ３は所定の処理単位、本例では８ビットずつ、データの受信する構成となっている。
【００１６】
インターフェース回路１は、通信ＬＳＩ２からのクロック信号線２ａとデータ信号線２ｂとに接続されたシフトレジスタ１１を備える。シフトレジスタ１は、所定の処理単位の８ビットに対応する図示しない８段のレジスタからなるシフトレジスタであり、クロック信号線２ａのクロック信号の立ち上りに同期してデータ信号線２ｂのデータ信号の状態を入力段のレジスタから１ビットずつ取り込むとともに、前段のレジスタから後段のレジスタへと取り込んだデータをシフトする。
【００１７】
ビットカウンタ１２は、クロック信号線２ａと接続されクロック信号線２ａのクロック信号の立ち上りをカウントし、カウント値が所定の値の８に達すると信号線１２ａを介してシフトレジスタ１１にキャリー信号を出力し、カウント値をクリアする。換言すれば、ビットカウンタ１２は、シフトレジスタ１１へ入力されるデータのビット数をカウントし、所定の処理単位の８ビット分のカウントが完了するとその旨をシフトレジスタ１１に伝える。
【００１８】
データレジスタ１３は、ビットカウンタ１２が処理単位の８ビット分のカウントが完了したときにデータ信号線１１ａを介してシフトレジスタ１１の各レジスタに格納された値が並列に書き込まれるレジスタで、処理単位の８ビットのデータが格納される。データレジスタ１３は、データを格納すると、信号線１３ａを介してＣＰＵ３に対してデータ入力信号を出力する。これにより、ＣＰＵ３は、データ入力信号に応答し、データ信号線１３ｂを介してデータレジスタ１３に格納されたデータの各ビットを並列に読み出すことが可能となる。
【００１９】
シフトレジスタ設定回路１４は、データ信号線３ａを介してＣＰＵ３の制御によりデータが書き込まれるように構成され、また、データ信号線１４ａを介してその内容をシフトレジスタ１１に並列に書き込むように構成されている。また、後述するようにシフトレジスタ設定回路１４は、ＣＰＵ３の制御によって、データ信号線１４ｂを介して、プリアンブルの末尾を検出したときにデータレジスタ１３に格納されたプリアンブルのビット数をビットカウンタ１２にカウント値として書き込むものである。
【００２０】
リセット回路１５は、信号線３ｂを介したＣＰＵ３の制御によってインターフェース回路１をリセットするものであり、これによりシフトレジスタ１１のデータ、ビットカウンタ１２のカウント値、データレジスタ１３のデータが総て“０”にリセットされる。
【００２１】
通信ＬＳＩ２は、図示しないＲＦ受信部、ＲＦ送信部、復調部、変調部、同期シリアル通信部等からなる無線回路２１を備え、無線信号から復調したデータをクロック信号線２ａのクロック信号に同期して、データ信号線２ｂのデータ信号として出力する。
【００２２】
ＣＰＵ３は、データレジスタ１３を介してシフトレジスタ１１に入力されたデータを読み取る。また、ＣＰＵ３は、読み取ったデータを１ビットずつ所定のプリアンブルと比較してプリアンブルとの一致箇所を探し、プリアンブルに続くデータの先頭（ＭＳＢ）の位置を特定する。
【００２３】
次に実施形態に係るインターフェース回路１の動作を説明する。ここで、インターフェース回路１を介して通信ＬＳＩ２からＣＰＵ３へと送信する送信データを、 “ＡＡＨ”、“ＡＡＨ”、“ＡＡＨ”、“ＡＡＨ”の４バイトのプリアンブルと、これに続く、“２４Ｈ”、“３１Ｈ”、“３２Ｈ”、“３３Ｈ”、“３４Ｈ”、“ＥＥＨ”、“０ＤＨ”の７バイトのデータとして説明する。図２の（ａ）は、この送信データを２進数表記のビット列として示したものである。この送信データは、通信ＬＳＩ２が図示しない他の通信ＬＳＩと無線回路２１によって無線通信して受信したデータであり、ビットの欠落等がない理想的な無線通信が行われた場合のものである。このような送信データがデータ信号線２ｂを介して通信ＬＳＩ２からインターフェース回路１にクロック信号線２ａのクロック信号に同期して、“１”をデータ信号線２ｂの“Ｈ”レベルに対応させ、“０”をデータ信号線２ｂの“Ｌ”レベルに対応させて、１ビットずつ送信される。このときデータ信号線２ｂに現れる信号をデータ信号という。
【００２４】
インターフェース回路１のシフトレジスタ１１は、図３の（ａ）乃至（ｃ）に示すようにクロック信号線２ａのクロック信号が“Ｌ”レベルから“Ｈ”レベルに立ち上がるときに、既存のデータの各ビットを上位側（ＭＳＢの側）に１ビットだけシフトしつつデータ信号の“Ｈ”レベルを“１”に対応させ、データ信号の“Ｌ”レベルを“０”に対応させて、入力段となるレジスタに取り込む、換言すれば、最下位のビット（ＬＳＢ）として取り込む。
【００２５】
ビットカウンタ１２は、クロック信号線２ａのクロック信号が“Ｌ”レベルから“Ｈ”レベルに立ち上がるときにカウント値を１だけ増加させ、シフトレジスタ１１へ入力されるデータのビット数をカウントする。ビットカウンタ１２は、カウント値が“８”となるとキャリー信号をシフトレジスタ１１に出力し、カウント値を“０”に戻す。シフトレジスタ１１に所定の処理単位の８ビットのデータが入力される毎にキャリー信号が発生することとなる。
【００２６】
キャリー信号を受けたシフトレジスタ１１はデータの各ビットを並列にデータレジスタ１３に転送し、その後に自身の各レジスタのデータを総て“０”としてリセットする。
【００２７】
データレジスタ１３はシフトレジスタ１１から転送されたデータを各ビットに対応する内部のレジスタに書き込み、転送されたデータを格納する。データレジスタ１３は、データを格納すると、ＣＰＵ３に対してデータ入力信号を出力する。
【００２８】
ここで、ＣＰＵ３は、図４のフローチャートに示す割り込み処理を行っており、データ入力信号を受けると（ステップ４１）、これに応答してデータレジスタ１３からデータを読み出す（ステップ４２）。プリアンブルの末尾、換言すれば、プリアンブルに続くデータの先頭の位置を検出済みでなければ（ステップ４３）、プリアンブルの末尾の検出処理を行う（ステップ４４）。
【００２９】
プリアンブルの末尾の検出処理としては、具体的には、図５に示すように、ＣＰＵ３は、図示しないＲＡＭ（Random Access Memory）等の作業領域において、前回読み出したデータレジスタ１３のデータ（前回のデータ）と、今回読み出したデータレジスタ１３のデータ（今回のデータ）とをこの順に並べ、前回のデータのＭＳＢをそのＭＳＢとし、今回のデータのＬＳＢをそのＬＳＢとする対象データを生成する。次にＣＰＵ３は、最後のプリアンブル、つまり、４バイト目のプリアンブル“１０１０１０１１（ＡＢＨ）”を参照データとし、そのＭＳＢを対象データのＭＳＢと一致させて、対象データと１ビットずつ比較し、総てのビットで一致していれば、参照データのＬＳＢと一致した対象データのビットをプリアンブルの末尾（ＬＳＢ）として、このビットの次のビットの位置をプリアンブルに続くデータの先頭（ＭＳＢ）の位置として特定する。ここで、ＣＰＵ３は、総てのビットで一致していなければ、参照データを対象データの下位側に１ビットだけシフトして、対象データと１ビットずつ比較し、総てのビットが一致した箇所をもってプリアンブルとしてその末尾を検出する、換言すればこれに続くデータの先頭を特定するまで、ビットシフトと比較を繰り返す。
【００３０】
図５の（ａ）には、ビットの欠落等のない理想的な無線通信が行われた場合を示してあり、特にシフトレジスタ１１に４バイト目のプリアンブル“１０１０１０１１（ＡＢＨ）”が入力され、これを今回のデータとしてデータレジスタ１３を介してＣＰＵ３が取り込んだときのＣＰＵ３のプリアンブルの末尾の検出動作概要を示してある。図５の（ａ）では、参照データを８ビットだけシフトしたときにプリアンブルの末尾が検出される状態を示している。
【００３１】
プリアンブルの末尾を検出すると（ステップ４５）、ＣＰＵ３は、データレジスタ１３から読み出したデータにプリアンブルに続くデータ部分があるか否か判定する（ステップ４６）。ここでは、シフトレジスタ１１のＬＳＢとプリアンブルのＬＳＢとが一致しており、未だプリアンブルに続くデータ部分はシフトレジスタ１１に格納されていない。
【００３２】
この場合ＣＰＵ３は、後述するような、シフトレジスタ設定回路１４に対するビットカウンタ１２のカウント値の書き換えの指示、及びシフトレジスタ１１へのデータ部分の書き込みの指示を行わず、データレジスタ１３から読み出したデータをそのまま所定の処理単位のデータとして後の処理のために作業領域に書き込み、データ入力信号を待つ、すなわち、ステップ４１の処理に戻る。
【００３３】
ＣＰＵ３による、データレジスタ１３からのデータの読取り、プリアンブルの末尾の検出、データ部分の有無の判定処理はクロック信号の１周期のうちに完了する。
【００３４】
この後にプリアンブルに続くデータの先頭は、ビットカウンタ１２のカウント値が“１”となるのと同期してシフトレジスタ１１のＬＳＢに取り込まれ、カウント値が“８”となると同期してシフトレジスタ１１のＭＳＢにシフトされ、最終的にはデータレジスタ１３のＭＳＢに書き込まれることとなる。
【００３５】
ＣＰＵ３は、データ入力信号に応答し（ステップ４１）、これを読み取り（ステップ４２）、プリアンブルの末尾を検出済みであるので、このデータをプリアンブルの後のデータとして処理し（ステップ４７）、同期シリアル通信が継続していればステップ４１の処理に戻る。
【００３６】
ここで、データの先頭は、ＣＰＵ３がこれを読み取るときには、データレジスタ１３に対してビットずれをもたずに格納されている。これ以後も、シフトレジスタ１１にデータが８ビット入力する毎に、ビットカウンタ１２からキャリー信号が出力され、データレジスタ１３にシフトレジスタ１１の内容が書き込まれて、データレジスタ１３からＣＰＵ３に対してデータ入力信号が出力される。
【００３７】
次に、無線通信においてビットの欠落が生じる等の場合について述べる。この条件の方が一般的に発生しやすい。この場合、通信ＬＳＩ２からインターフェース回路１へは、例えば、図２の（ｂ）に示すような状態で送信データが送られる。図２の（ｂ）では、図２の（ａ）の４バイト目のプリアンブルの上位側の４ビットが欠落した場合の状態を示してある。このため、本来、４バイト目のプリアンブルの下位側の４ビットがシフトレジスタ１１に入力されるタイミングに、この下位側の４ビットに続くデータの先頭の４ビットがシフトレジスタ１１に入力される。理想的な無線通信が行われた場合より４ビット先行してデータの先頭がシフトレジスタ１１に入力され、データの先頭はその分だけシフトレジスタ１１、換言すれば、データレジスタ１３に対してビットずれをもって格納されることとなる。これを無視して、上述の動作の通りにシフトレジスタ１１にデータが８ビット入力する毎にデータレジスタ１３にシフトレジスタ１１の内容を書き込むと、その後の総てのデータについてビットずれをもったままとなる。このままでは、従来のもののように煩雑なビットシフト処理が必要となる。このような煩雑な処理をなくすために、ＣＰＵ３は、シフトレジスタ設定回路１４を用いて次の制御を行う。
【００３８】
図２の（ｂ）のように、４バイト目のプリアンブルの下位側の４ビットがシフトレジスタ１１に入力されるタイミングに、この下位側の４ビットに続くデータの先頭の４ビットがシフトレジスタ１１に入力された状態で、ＣＰＵ３がデータレジスタ１３からデータを読み出したとする（ステップ４２）。このとき、ＣＰＵ３は、プリアンブル末尾を検出済みでないとすると（ステップ４３）、末尾の検出処理を行う（ステップ４４）。ここで、ＣＰＵ３は、データレジスタ１３からのデータを図５の（ｂ）に示す今回のデータとして、図５の（ａ）を参照して上述した処理と同様の処理を行い、プリアンブルの末尾を検出する。ここでは、参照データを４ビットだけシフトしたときにプリアンブルの末尾が検出される（ステップ４５）。
【００３９】
ＣＰＵ３は、プリアンブルの末尾に続くデータ部分があれば（ステップ４６）、このデータ部分をシフトレジスタ設定回路１４に送り、シフトレジスタ設定回路１４に、このデータ部分をそのＬＳＢをシフトレジスタ１１のＬＳＢに一致させてシフトレジスタ１１に書き込ませる。ここでは、図５の（ｂ）のデータ部分の“００１０”が、シフトレジスタ１１の下位４ビットに書き込まれる（ステップ４９）。同時にＣＰＵ３は、シフトレジスタ１４に、データ部分のビット数に対応する値、ここでは“４”をビットカウンタ１２のカウント値として設定させる（ステップ４９）。
【００４０】
ＣＰＵ３による、データレジスタ１３からのデータの読取り、プリアンブルの末尾の検出、シフトレジスタ１１へのデータ部分の書き込み、及びビットカウンタ１２のカウント値の設定までの設定処理はクロック信号の１周期のうちに完了する。
【００４１】
この処理後のクロック信号の立ち上がりの前には、シフトレジスタ１１のデータが“００００００１０”となり、ビットカウンタ１２のカウント値が“４”となっており、クロック信号の立ち上がりにより、図２の（ｂ）に示すデータの先頭“０”がシフトレジスタ１１に取り込まれて、シフトレジスタ１１のデータが“０００００１００”となり、ビットカウンタ１２のカウント値が“５”となる。
【００４２】
そして、クロック信号の立ち上がり毎にデータ“１”、“０”、“０”を順にシフトレジスタ１１に取り込み、シフトレジスタ１１のデータが“１００００１００”となったときに、ビットカウンタ１２のカウント値が“８”となって、ビットカウンタ１２からキャリー信号が出力される。これに応答してシフトレジスタ１１は、データレジスタ１３にこのデータ“１００００１００”を書き込む。データレジスタ１３は、このデータを格納すると、ＣＰＵ３に対してデータ入力信号を出力する。
【００４３】
これにより、ＣＰＵ３は、データ入力信号に応答し（ステップ４１）、図２の（ａ）に示すように本来プリアンブルに続くべきデータ“１００００１００”をビットずれのないそのままの状態で読み出す（ステップ４２）ことが可能となる。一旦、シフトレジスタ１１のデータと、ビットカウンタ１２のカウント値とが設定されてビットずれが解消されると、その後の総てのデータレジスタ１３のデータについてもビットずれが解消される。これ以降、ＣＰＵ３はビットずれのための特別な処理をすることなく、すなわち、従来のもののように煩雑なビットシフト処理をすることなく、データレジスタ１３のデータをそのまま所定の処理単位のデータとして扱うことが可能となる。
【００４４】
以上のように本発明の実施の形態に係るインターフェース回路１では、プリアンブルの末尾を検出したときに、データレジスタ１３のデータについてビットずれを解消する処理を行うため、それ以降は従来のもののように煩雑なビットシフト処理をすることなく、データレジスタ１３のデータをそのまま所定の処理単位のデータとして扱うことが可能となる。これにより、それ以降のＣＰＵ３による割り込み処理を簡素化することが可能となり、ＣＰＵ３の負荷を低減することが可能となる。
【００４５】
また、本発明は、上述の実施形態に限るものではなく、インターフェース回路１の機能を通信ＬＳＩまたはＣＰＵ３に持たせるようにしてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態にかかるインターフェース回路の構成を示すブロック図である。
【図２】本発明の実施の形態にかかるインターフェース回路の扱う送信データを示す説明図である。
【図３】本発明の実施の形態にかかるインターフェース回路のシフトレジスタの動作を示す説明図である。
【図４】本発明の実施の形態にかかるインターフェース回路と連携するＣＰＵの割り込み処理を示すフローチャートである。
【図５】本発明の実施の形態にかかるインターフェース回路と連携するＣＰＵのプリアンブルの検出処理を示す説明図である。
【図６】従来のインターフェース回路を説明するブロック図である。
【図７】従来のインターフェース回路の動作を説明する説明図である。
【符号の説明】
【００４７】
１      インターフェース回路
２      通信ＬＳＩ（第１の回路）
３      ＣＰＵ（第２の回路、制御回路）
１１    シフトレジスタ
１２    ビットカウンタ
１３    データレジスタ
１４    シフトレジスタ設定回路
【図１】
2008077124.tif 000003
【図２】
2008077124.tif 000004
【図３】
2008077124.tif 000005
【図４】
2008077124.tif 000006
【図５】
2008077124.tif 000007
【図６】
2008077124.tif 000008
【図７】
2008077124.tif 000009