(57)【要約】【課題】ヒステリシス膜の抵抗値の変化を利用した電子装置であって、自己整合プロセスにより容易に製造できる構造を有する電子装置を提供する。【解決手段】電子装置は、基板上に形成され、各々導電層を含む層構造を有する孤立パターンと、前記基板上、前記孤立パターンの近傍に形成され、前記孤立パターンと同一の層構造を有する引き出し線パターンと、前記孤立パターンと前記引き出し線パターンの相対向する一対の側壁面をそれぞれ覆うように相対向して形成され、電圧−電流特性にヒステリシスを有する一対のヒステリシス側壁膜と、前記相対向する一対のヒステリシス側壁膜上に、前記相対向する一対の側壁面の間において互いに接触するようにそれぞれ形成された一対の導電性側壁膜と、とりなり、前記引き出し線パターン上には、前記導電層にコンタクトして第１の電極が形成され、前記孤立パターン上には、前記導電性側壁膜にコンタクトして第２の電極が形成されることを特徴とする。【選択図】図４Ａ
2008147257.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、各々導電層を含む層構造を有する孤立パターンと、
前記基板上、前記孤立パターンの近傍に形成され、前記孤立パターンと同一の層構造を有する引き出し線パターンと、
前記孤立パターンと前記引き出し線パターンの相対向する一対の側壁面をそれぞれ覆うように相対向して形成され、電圧−電流特性にヒステリシスを有する一対のヒステリシス側壁膜と、
前記相対向する一対のヒステリシス側壁膜上に、前記相対向する一対の側壁面の間において互いに接触するようにそれぞれ形成された一対の導電性側壁膜と、
よりなり、
前記引き出し線パターン上には、前記導電層にコンタクトして第１の電極が形成され、
前記孤立パターン上には、前記導電性側壁膜にコンタクトして第２の電極が形成されることを特徴とする電子装置。
【請求項２】
前記引き出し線パターン上には、前記導電層にコンタクトして、電極パッドが形成されていることを特徴とする請求項１記載の電子装置。
【請求項３】
前記一対のヒステリシス膜は、前記基板上、前記相対向する一対の側壁面の間において互いに連続し、単一の膜を構成していることを特徴とする付記１または２記載の電子装置。
【請求項４】
前記孤立パターンは複数の副孤立パターンの集合より構成され、前記複数の副孤立パターンの各々は、その側壁面が、前記孤立パターンの側壁面を覆うヒステリシス側壁膜と同一のヒステリシス側壁膜により覆われ、さらに前記複数の副孤立パターンの各々では、そのヒステリシス側壁膜上に導電性側壁膜が、隣接する副孤立パターンの対向する導電性側壁膜に接して形成されていることを特徴とする請求項１〜３のうち、いずれか一項記載の電子装置。
【請求項５】
前記第２の電極は、前記孤立パターンを構成する副孤立パターン上に、それぞれの導電性側壁膜に電気的に接続されて、共通に形成されることを特徴とする請求項４記載の電子装置。
【請求項６】
基板と、
導電層を含む層構造を有し、前記基板上を延在する第１の選択線と、
前記基板上、前記第１の選択線に沿って、前記第１の選択線の側壁面から離間して繰り返し形成された、各々は前記選択線と同一の層構造を有する複数の孤立パターンとよりなり、
前記複数の孤立パターンの各々は、前記第１の選択線の側壁面に対向する側壁面を有し、
前記第１の選択線の側壁面と、これに対向する前記複数の孤立パターンの側壁面とは、電圧−電流特性にヒステリシスを有するヒステリシス膜により覆われており、
前記第１の選択線の前記側壁面には、前記ヒステリシス膜を介して導電性側壁膜が形成されており、
前記複数の孤立パターンの各々では、前記第１の選択線の側壁面に対向するその側壁面上に、前記ヒステリシス膜を介して導電性側壁面が、前記第１の選択線の前記導電性側壁膜にコンタクトするように形成されており、
前記複数の孤立パターンの各々には、その側壁絶縁膜にコンタクトして電極パッドが形成されており、
前記各々の電極パッドには、複数の第２の選択線の一つが接続されており、
情報を前記ヒステリシス膜の抵抗変化の形で保持することを特徴とするメモリ装置。
【請求項７】
基板上に導電層を含む層構造を形成する工程と、
前記層構造をパターニングし、孤立パターンと引き出し線パターンとを、前記孤立パターンの側壁面と前記引き出し線パターンの側壁面が互いに対向するように形成する工程と、
前記孤立パターンおよび前記引き出し線パターン上に、前記それぞれの側壁面を覆うように、電圧−電流特性にヒステリシスを有するヒステリシス膜を、前記孤立パターンおよび前記引き出し電極パターンの形状に整合した形状で形成する工程と、
前記ヒステリシス膜上に、前記孤立パターンおよび前記引き出し線パターンを連続的に覆うように導電膜を、前記導電膜が前記孤立パターンと前記引き出し電極パターンとの間の隙間を充填するように堆積する工程と、
前記導電膜を、前記孤立パターンの上面が露出するまでエッチバックし、前記孤立パターンの側壁面および前記引き出し線パターンの側壁面上にそれぞれの導電性側壁膜を、前記ヒステリシス膜を介して形成する工程と、
前記孤立パターン上に、前記導電性側壁にコンタクトして第１の電極パッドを、また前記引き出し線パターン上に前記導電層にコンタクトして、第２の電極パッドを形成する工程と、
を含むことを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に電子素子に係り、特にＭＩＭ構造中にヒステリシス膜を有する電子装置に関する。
【背景技術】
【０００２】
微細化技術の進歩とともに、今日では数ナノメートルのゲート長を有する超微細化半導体装置も実用化の視野に入ってきている。
【０００３】
一方、このような超微細化半導体装置では、その製造費用も急激に増大しており、さらなる微細化については、その製造技術の面のみならず、費用面からも大きな困難が予測される。
【０００４】
一方従来、ＭＩＭ（metal-insulator-metal）キャパシタ、特に酸化物膜をキャパシタ絶縁膜に使ったＭＯＭ（metal-oxide-metal）キャパシタにおいて、あるフォーミング電圧以上の電圧を印加すると、キャパシタ絶縁膜がＮｉＯ膜やＦｅ2Ｏ3膜、あるいはＣｕＯ膜などの誘電体膜であっても、電圧−電流特性にヒステリシスが得られることが知られており、このヒステリシス特性を使って超微細メモリやスイッチを構成することが研究されている。
【非特許文献１】Snider, G., Appl. Phys. A80, 1165-1172, 2005
【非特許文献２】Kuekes P., et al., J. Appl. Phys. 97, 034301 (2005)
【非特許文献３】Snider, G., et al. Appl. Phys. A80, 1183-1195, 2005
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１（Ａ）〜（Ｃ）は、本発明の関連技術によるＰｔ／ＮｉＯ／Ｐｔ構造のＭＩＭ素子を含む電子装置１０の構成を示す。ただし図１（Ａ）は前記電子装置１０の平面図を、図１（Ｂ）は前記図１（Ａ）中、線Ａ−Ａ'に沿った断面図を、図１（Ｃ）は前記図１（Ａ）中、線Ｂ−Ｂ'に沿った断面図を示す。
【０００６】
図１（Ａ）〜（Ｃ）を参照するに、シリコン基板１１上には厚さが１００ｎｍのシリコン酸化膜１２を介して下部電極パターン１４Ａ〜１４Ｄを構成するＰｔ膜１４が、間にＴｉ密着層１３を介して形成されており、前記シリコン酸化膜１２上にはＮｉＯ膜１５がキャパシタ絶縁膜として、前記下部電極パターン１４Ａ〜１４Ｄを覆うように形成されている。
【０００７】
さらに前記ＮｉＯ膜１５上には各々Ｐｔ膜１６よりなる上部電極１６Ａ〜１６Ｄが、前記下部電極１３Ａ〜１３Ｄと平面図において交差するように形成されている。
【０００８】
このような構成においては、前記図１（Ｂ）中、下部電極パターン１４Ａ〜１４Ａおよび上部電極１６Ａ〜１６Ｄの交差点の各々に対応して、○で囲んで示すＭＩＭ素子が形成されるが、前記ＭＩＭ素子は、そのＩ−Ｖ特性に図２（Ａ），（Ｂ）に概略的に示すようなヒステリシスを有する。
【０００９】
図２（Ａ），（Ｂ）を参照するに、前記ＭＩＭ素子を流れる電流Ｉの値は、印加電圧Ｖが０Ｖから正極性に増加されてもほとんど変化しないが（高抵抗状態）、印加電圧をある電圧ＶF以上に増加させると急増し（抵抗値が急減）、前記電流値Iは、その後印加電圧を減少させると、ループを描いて元の値に戻る（低抵抗状態）。また印加電圧が０Ｖから負極性で増加された場合には、同様なループが、印加電圧Ｖが０Ｖの原点に対して対称的に現れるが、印加電圧の値を、ある電圧−Ｖｆを超えて増加させると電流Ｉの値が急減する（抵抗値が急増、高抵抗状態）。
【００１０】
同様に、前記ＭＩＭ素子を流れる電流Ｉの値は、前記ＭＩＭ素子が高抵抗状態において印加電圧Ｖを０Ｖから負極性に増加してもほとんど変化しないが、印加電圧の大きさをある電圧−ＶF以上に増加させると電流値Ｉは急増し（抵抗値が急減、低抵抗状態）、前記電流値Iは、その後印加電圧の大きさを減少させると、ループを描いて元の値に戻る。また印加電圧が０Ｖから正極性で増加された場合には、同様なループが、印加電圧Ｖが０Ｖの原点に対して対称的に現れるが、印加電圧の値を、ある電圧＋Ｖｆを超えて増加させると電流Ｉの値が急減する（抵抗値が急増、高抵抗状態）。
【００１１】
その結果、前記図１（Ａ）〜（Ｃ）の各々のＭＩＭ素子は、電気抵抗の高い高抵抗状態と電気抵抗の低い低抵抗状態の二つの状態をとることができる。
【００１２】
図２（Ａ），（Ｂ）のようなヒステリシスループが出現するメカニズムは未だ解明されていないが、図２（Ａ），（Ｂ）のヒステリシスループは、図１におけるＭＩＭ構造の電子素子を、前記電圧Ｖｆ以上の電圧を印加することによりプログラムできることを意味しており、これにより、例えば図３に示すようなＭＩＭ構造素子をマトリクス配列したクロスバースイッチなどの電子装置において、スイッチング動作を制御することができることを、またＡＮＤ，ＯＲなどの様々な論理動作を行わせることができることを意味している。図３の例では、○で囲んだＭＩＭ構造素子のみが低抵抗状態となっている。
【００１３】
ところで、前記図１（Ａ）〜（Ｃ）に示すＭＩＭ構造素子をマトリクス配列した電子装置では、図１（Ｃ）の断面図に示すようにヒステリシス膜が矩形断面を有する下部電極パターン１４Ａ〜１４Ｄを覆い、またその上を上部電極パターン１６Ａ〜１６Ｄが覆う構成となっているため、上部電極パターン１６Ａ〜１６Ｄを段差構造上に形成する必要があり、特に微細化されたＭＩＭ構造素子を高い集積密度で配列した電子装置において、前記上部電極パターン１６Ａ〜１６Ｄの形成が困難である問題点を有している。
【課題を解決するための手段】
【００１４】
一の側面によれば本発明は、基板上に形成され、各々導電層を含む層構造を有する孤立パターンと、前記基板上、前記孤立パターンの近傍に形成され、前記孤立パターンと同一の層構造を有する引き出し線パターンと、前記孤立パターンと前記引き出し線パターンの相対向する一対の側壁面をそれぞれ覆うように相対向して形成され、電圧−電流特性にヒステリシスを有する一対のヒステリシス側壁膜と、前記相対向する一対のヒステリシス側壁膜上に、前記相対向する一対の側壁面の間において互いに接触するようにそれぞれ形成された一対の導電性側壁膜と、よりなり、前記引き出し線パターン上には、前記導電層にコンタクトして第１の電極が形成され、前記孤立パターン上には、前記導電性側壁膜にコンタクトして第２の電極が形成されることを特徴とする電子装置を提供する。
【００１５】
他の側面によれば本発明は、基板と、導電層を含む層構造を有し、前記基板上を延在する第１の選択線と、前記基板上、前記第１の選択線に沿って、前記第１の選択線の側壁面から離間して繰り返し形成された、各々は前記選択線と同一の層構造を有する複数の孤立パターンとよりなり、前記複数の孤立パターンの各々は、前記第１の選択線の側壁面に対向する側壁面を有し、前記第１の選択線の側壁面と、これに対向する前記複数の孤立パターンの側壁面とは、電圧−電流特性にヒステリシスを有するヒステリシス膜により覆われており、前記第１の選択線の前記側壁面には、前記ヒステリシス膜を介して導電性側壁膜が形成されており、前記複数の孤立パターンの各々では、前記第１の選択線の側壁面に対向するその側壁面上に、前記ヒステリシス膜を介して導電性側壁面が、前記第１の選択線の前記導電性側壁膜にコンタクトするように形成されており、前記複数の孤立パターンの各々には、その側壁絶縁膜にコンタクトして電極パッドが形成されており、前記各々の電極パッドには、複数の第２の選択線の一つが接続されており、情報を前記ヒステリシス膜の抵抗変化の形で保持することを特徴とするメモリ装置を提供する。
【００１６】
他の側面によれば本発明は、基板上に導電層を含む層構造を形成する工程と、前記層構造をパターニングし、孤立パターンと引き出し線パターンとを、前記孤立パターンの側壁面と前記引き出し線パターンの側壁面が互いに対向するように形成する工程と、前記孤立パターンおよび前記引き出し線パターン上に、前記それぞれの側壁面を覆うように、電圧−電流特性にヒステリシスを有するヒステリシス膜を、前記孤立パターンおよび前記引き出し電極パターンの形状に整合した形状で形成する工程と、前記ヒステリシス膜上に、前記孤立パターンおよび前記引き出し線パターンを連続的に覆うように導電膜を、前記導電膜が前記孤立パターンと前記引き出し電極パターンとの間の隙間を充填するように堆積する工程と、前記導電膜を、前記孤立パターンの上面が露出するまでエッチバックし、前記孤立パターンの側壁面および前記引き出し線パターンの側壁面上にそれぞれの導電性側壁膜を、前記ヒステリシス膜を介して形成する工程と、前記孤立パターン上に、前記導電性側壁にコンタクトして第１の電極パッドを、また前記引き出し線パターン上に前記導電層にコンタクトして、第２の電極パッドを形成する工程と、を含むことを特徴とする電子装置の製造方法を提供する。
【発明の効果】
【００１７】
本発明によれば、基板上に導電層を含む層構造を形成し、前記層構造をパターニングし、孤立パターンと引き出し線パターンとを、前記孤立パターンの側壁面と前記引き出し線パターンの側壁面が互いに対向するように形成し、前記孤立パターンおよび前記引き出し線パターン上に、前記それぞれの側壁面を覆うように、電圧−電流特性にヒステリシスを有するヒステリシス膜を、前記孤立パターンおよび前記引き出し電極パターンの形状に整合した形状で形成し、前記ヒステリシス膜上に、前記孤立パターンおよび前記引き出し線パターンを連続的に覆うように導電膜を、前記導電膜が前記孤立パターンと前記引き出し電極パターンとの間の隙間を充填するように堆積し、前記導電膜を、前記孤立パターンの上面が露出するまでエッチバックし、前記孤立パターンの側壁面および前記引き出し線パターンの側壁面上にそれぞれの導電性側壁膜を、前記ヒステリシス膜を介して形成し、前記孤立パターン上に、前記導電性側壁にコンタクトして第１の電極パッドを、また前記引き出し線パターン上に前記導電層にコンタクトして、第２の電極パッドを形成することにより、前記層構造中の導電層を第１電極、前記導電性側壁膜を第２電極とする横型ＭＩＭ構造の電子装置を、簡単な自己整合プロセスで製造することが可能となる。
【発明を実施するための最良の形態】
【００１８】
図４Ａ〜４Ｃは、本発明の第１の実施形態による、横型ＭＩＭ構造を有する電子装置２０の構成を示す。ただし図４Ａは前記電子装置２０の平面図を、図４Ｂは図４Ａ中、線Ａ−Ａ'に沿った断面図を、図４Ｃは図４Ａ中、線Ｂ−Ｂ'に沿った断面図を示す。
【００１９】
図４Ａ〜４Ｃを参照するに、電子装置２０は表面にシリコン酸化膜２１Ａを形成されたシリコン基板２１上に形成されており、前記基板２１上に形成され、各々１０〜２０ｎｍの膜厚の形成されたＴｉよりなる密着層２２と、前記Ｔｉ密着層２２上に１０〜２００ｎｍの膜厚で形成された、Ａｌ，Ｗ，Ｃｕ，ＭｏＮなどよりなる第１電極層２３と、前記第１電極層２３上に１０〜２０ｎｍの膜厚で形成された、ＴｉＮよりなるバリア／密着層２４とよりなる層構造を有する孤立パターン２０Ａ〜２０Ｃと、前記基板２１上、前記孤立パターン２０Ｃ，２０Ｄの近傍に形成され、前記孤立パターンと同一の層構造を有する引き出し線パターン２０Ｅと、前記孤立パターン２０Ｃと前記引き出し線パターン２０Ｅの相対向する一対の側壁面をそれぞれ覆うように相対向して形成され、電圧−電流特性にヒステリシスを有する一対のヒステリシス側壁膜２６と、前記相対向する一対のヒステリシス側壁膜２６上に、前記相対向する一対の側壁面の間において互いに接触するようにそれぞれ形成された一対の導電性側壁膜２７とよりなり、前記孤立パターン２０Ａ〜２０Ｃ上には、前記導電性側壁膜２７にコンタクトして第１の電極パッド２８が形成され、前記引き出し線パターン２０Ｄ上には、前記導電層２４にコンタクトして第２の電極パッド２９が形成されることを特徴とする。
【００２０】
ここで前記積層構造は、前記バリア／密着層２４上に１００〜２００ｎｍの膜厚で形成されたＰＳＧやＢＰＳＧなどの低融点ガラスよりなる絶縁膜２５をさらに含んでおり、前記ヒステリシス膜２６は、ＮｉＯやＴａ2Ｏ5，ＨｆＯ2，ＺｒＯ2，ＮｂＯｘなどの、二元系遷移金属酸化物、あるいはＰｒ0.7Ｃａ0.3ＭｎＯ3，ＳｒＺｒＯ3／ＳｒＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3／Ｚｎ0.4Ｃｄ0.6Ｓなどよりなりペロブスカイト構造を有する酸化膜より構成され、ほぼ一様な、典型的には１０〜１００ｎｍの膜厚で、前記孤立パターン２０Ａ〜２０Ｄおよび前記引き出し線パターン２０Ｅの断面形状に整合した形状に形成されている。前記ヒステリシス膜２６は、電圧−電流特性に、先に図２（Ａ），（Ｂ）で説明したようなヒステリシスを有する。また前記絶縁膜２５は、前記導電性側壁膜２７を形成する際のエッチバックプロセスに対してエッチング耐性を有する絶縁材料であればよく、シリコン酸化膜，ＳｉＮなどを使うことも可能である。
【００２１】
なお図４Ａの平面図では、前記孤立パターン２０Ａ〜２０Ｃは、前記引き出し線パターン２０Ｅの左側領域に形成される孤立パターン配列の一部を構成しているが、前記引き出し線パターン２０Ｅの右側領域にも、前記孤立パターン２０Ｄを含む同様な孤立パターンが配列されている。この右側領域では、個々の孤立パターンを図示するために、その上に形成される電極パターン２８が破線で示されている。
【００２２】
図４Ａ〜４Ｃの電子装置２０では、前記導電性側壁膜２７が前記孤立パターン２０Ａ〜２０Ｃを含む孤立パターン配列で共通に電気接続されて形成されているため、前記電極パッド２８は、前記孤立パターン２０Ａ〜２０Ｃの導電性側壁膜２７に電気的に接続され、その結果、前記引き出し電極パターン２０Ｅの側壁面上のヒステリシス膜２６（これを特にヒステリシス膜２６Ｅと表記する）を挟んで、電極パッド２９と前記引き出し電極パターン２０Ｅ中の導電層２２〜２４，特に導電層２３との間に、ヒステリシス特性を有する横型ＭＩＭ構造が形成される。また同様な横型ＭＩＭ構造が、前記引き出し線パターン２０Ｅと、その右側の孤立パターン２０Ｄを含む孤立パターン配列との間にも、前記引き出し線パターン２０Ｅの右側壁面を覆うヒステリシス膜２６を介して形成さる。
【００２３】
そこで、図４Ａ〜４Ｃの電子装置２０では、前記電極パッド２８，２９の間に、先に図２（Ａ），（Ｂ）で説明したように、電圧＋ＶFあるいは−ＶFを印加することにより、前記ヒステリシス膜２６、特にヒステリシス膜２６Ｅの抵抗状態を高抵抗状態から低抵抗状態に変化させ、あるいは電圧+Ｖfあるいは−Ｖfを印加することにより、前記ヒステリシス膜２６Eの抵抗状態を低抵抗状態から高抵抗状態にリセットすることで、前記ヒステリシス膜２６Ｅに情報を書き込んだり、また消去したりすることが可能となる。またこのようなヒステリシス膜２６Ｅの抵抗変化を使って、先に図３で説明したような様々なスイッチング動作や、論理動作を行わせることが可能となる。
【００２４】
次に、図４Ａ〜４Ｃの電子装置２０の製造工程を、図５〜７を参照しながら説明する。
【００２５】
図５（Ａ）を参照するに、前記シリコン基板２１上には、前記シリコン酸化膜２１Ａを介して前記Ｔｉ密着層２２，導電層２３，ＴｉＮバリア／密着層２４が順次形成され、次に図５（Ｂ）の工程において、このようにして形成された層構造をパターニングすることにより、前記孤立パターン２０Ａ〜２０Ｃおよび引き出し線パターン２０Ｄが形成される。ここで前記孤立パターン２０Ａ〜２０Ｃは、図４Ａの平面図において前記引き出し線パターン２０Ｅの左側領域に形成される孤立パターン配列の一部を構成しており、図５（Ｂ）の工程では、前記孤立パターン配列中の他の孤立パターンも同時に形成される。同様に前記孤立パターン２０Ｄは、図４Ａの平面図において前記引き出し線パターン２０Ｅの右側領域に形成される孤立パターン配列の一部を構成しており、図５（Ｂ）の工程では、前記右側領域の孤立パターン配列中の他の孤立パターンも、同時に形成される。
【００２６】
次に図６（Ｃ）の工程において、前記図５（Ｂ）の構造上に前記ヒステリシス膜２６が、例えばスッパッタ法により、各々の孤立パターンおよび引き出し線パターンの側壁面を覆うように、形成される。図６（Ｃ）の工程では、このようにして形成されたヒステリシス膜２６は、前記基板２１表面のシリコン酸化膜２１Ａをも連続して覆っており、前記基板２１上において単一の膜を構成している。
【００２７】
次に図６（Ｄ）の工程において前記図６（Ｃ）の構造上に金属層２７Ｍが、前記図６（Ｃ）の構造上に、前記ヒステリシス膜２６を覆い、さらに隣接した孤立パターン相互の間の隙間および前記引き出し線パターンおよびこれに隣接する孤立パターンとの間の隙間を充填するように、例えばスパッタ法により堆積され、さらに図７（Ｅ），（Ｆ）の工程で、前記金属層２７Ｍを前記基板２１の主面に略垂直方向に作用する異方性エッチングによりエッチバックし、前記孤立パターン２０Ａ〜２０Ｄおよび引き出し線パターン２０Ｅの側壁面に前記導電性側壁膜２７を、各々の導電性側壁膜２７が、対向する導電性側壁膜２７にコンタクトするように形成する。なお図７（Ｆ）は、前記図７（Ｅ）の断面図に対応する平面図になっている。
【００２８】
さらに図８（Ｇ）の工程において、前記引き出し線パターン２０Ｅにおいて前記絶縁膜２４が除去され、また前記引き出し線パターン２１Ｅのうち、前記孤立パターンの配列から延出する部分において、前記導電性側壁膜２７が除去される。
【００２９】
さらに前記図８（Ｇ）の構造上に前記電極パッド２８，２９を形成することにより、前記図４Ａ〜４Ｃの電子装置２０が得られる。
【００３０】
なお、前記図８（Ｇ）の工程において、前記引き出し線パターン２０Ｅから前記絶縁膜２５および側壁絶縁膜２７を除去せず、前記引き出し線パターン２０Ｅのパッド領域２１Ｅｐにおいて前記絶縁膜２５中に前記ＴｉＮ膜２４を露出するコンタクトホール２９Ａを形成し、前記パッド電極２９を、前記ＴｉＮ膜２４と、前記コンタクトホール２９Ａにおいてコンタクトするように形成することも可能である。
【００３１】
図５〜８の製造方法によれば、前記導電性側壁膜２７を、導電膜２７Ｍの堆積とエッチバックにより、マスクプロセスを使うことなく自己整合的に形成することが可能で、電子装置２０を容易に、かつ安価に、高い歩留まりで製造することが可能になる。
【００３２】
なお、本実施形態において前記孤立パターンの形状は、先に説明したものに限定されるものではなく、例えば図１０（Ａ）に示すように、大きさの異なる正方形孤立パターンを含む配列２０Ｆ，２０Ｇを前記引き出し線パターン２０Ｅの両側に配置した構成、あるいは図１０（Ｂ）に示すように同一サイズの矩形孤立パターンよりなる配列２０Ｈ，２０Ｉを前記引き出し線パターン２０Ｅの両側に配置した構成とすることも可能である。
【００３３】
なお、本実施形態では前記図６（Ｄ）および図７（Ｅ）で説明したように、前記導電性側壁膜２７の形成を、一様な金属膜２７Ｍの堆積とそのエッチバックにより行っているため、前記図５（Ｂ）の工程において前記孤立パターン２０Ａ〜２０Ｄおよび引き出し線パターン２０Ｅの形成は、各々のパターンの高さと隣接するパターン間の距離との間のアスペクト比を、前記導電膜２７Ｍの膜厚にもよるが、０．５〜２．０の範囲に設定するのが好ましい。例えば図５（Ｂ）の工程では、層２２〜２５を含む前記積層構造体の高さが２００ｎｍの場合、隣接するパターンの間の距離を１００〜４００ｎｍに設定するのが好ましい。
［第２の実施形態］
図１１（Ａ）は、前記図４（Ａ）〜（Ｃ）の電子装置２０を使って構成したランダムアクセスメモリ４０の構成を、図１１（Ｂ）は前記ランダムアクセスメモリ４０の等価回路図を示す。
【００３４】
図１１（Ａ）を参照するに、前記ランダムアクセスメモリ４０は、前記電子装置２０の引き出し線パターン２０Ｅを延長し、これに隣接して、各々図７（Ｅ），（Ｆ）に示す複数の孤立パターンの配列ＭＣ1〜ＭＣ８が、前記配列ＭＣ1〜ＭＣ4は前記引き出し線パターン２０Ｅの左側に、また前記配列ＭＣ5〜ＭＣ8は右側に形成されており、実際には情報は、前記配列ＭＣ1では、前記引き出し線パターン２０Ｅの前記配列ＭＣ1に対向する側壁面上に形成されたヒステリシス膜２６1中に、抵抗値の変化として書き込まれる。同様に、前記配列ＭＣ2では情報は、前記引き出し線パターン２０Ｅの前記配列ＭＣ2に対向する側壁面上に形成されたヒステリシス膜２６2中に、抵抗値の変化として書き込まれ、前記配列ＭＣ3では情報は、前記引き出し線パターン２０Ｅの前記配列ＭＣ3に対向する側壁面上に形成されたヒステリシス膜２６3中に、抵抗値の変化として書き込まれ、前記配列ＭＣ4では情報は、前記引き出し線パターン２０Ｅの前記配列ＭＣ4に対向する側壁面上に形成されたヒステリシス膜２６4中に、抵抗値の変化として書き込まれ、前記配列ＭＣ5では情報は、前記引き出し線パターン２０Ｅの前記配列ＭＣ5に対向する側壁面上に形成されたヒステリシス膜２６5中に、抵抗値の変化として書き込まれ、前記配列ＭＣ6では情報は、前記引き出し線パターン２０Ｅの前記配列ＭＣ6に対向する側壁面上に形成されたヒステリシス膜２６6中に、抵抗値の変化として書き込まれ、前記配列ＭＣ7では情報は、前記引き出し線パターン２０Ｅの前記配列ＭＣ7に対向する側壁面上に形成されたヒステリシス膜２６7中に、抵抗値の変化として書き込まれ、前記配列ＭＣ8では情報は、前記引き出し線パターン２０Ｅの前記配列ＭＣ8に対向する側壁面上に形成されたヒステリシス膜２６8中に、抵抗値の変化として書き込まれる。
【００３５】
さらに前記引き出し線パターン２０Ｅのパッド電極２９は第1の選択線の一部を構成し、さらに前記配列ＭＣ1〜ＭＣ8上には、それぞれ第２の選択線の一部を構成する電極パッド２８1〜２８8が形成されている。
【００３６】
そこで、前記図１１（Ｂ）の等価回路図よりわかるように、前記選択線２９を選択し、さらに前記選択線２８1〜２８8のいずれかを選択することにより、前記ヒステリシス膜２６1〜２６8の任意の一つにおいて、情報を書き込んだり読み出したりすることが可能となる。
【００３７】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
【００３８】
（付記１）  基板上に形成され、各々導電層を含む層構造を有する孤立パターンと、
前記基板上、前記孤立パターンの近傍に形成され、前記孤立パターンと同一の層構造を有する引き出し線パターンと、
前記孤立パターンと前記引き出し線パターンの相対向する一対の側壁面をそれぞれ覆うように相対向して形成され、電圧−電流特性にヒステリシスを有する一対のヒステリシス側壁膜と、
前記相対向する一対のヒステリシス側壁膜上に、前記相対向する一対の側壁面の間において互いに接触するようにそれぞれ形成された一対の導電性側壁膜と、
よりなり、
前記引き出し線パターン上には、前記導電層にコンタクトして第１の電極が形成され、
前記孤立パターン上には、前記導電性側壁膜にコンタクトして第２の電極が形成されることを特徴とする電子装置。
【００３９】
（付記２）  前記層構造は、前記導電層上に、さらに別の絶縁膜を含むことを特徴とする付記１記載の電子装置。
【００４０】
（付記３）  前記引き出し線パターン上には、前記導電層にコンタクトして、電極パッドが形成されていることを特徴とする付記１または２記載の電子装置。
【００４１】
（付記４）  前記一対のヒステリシス膜は、前記基板上、前記相対向する一対の側壁面の間において互いに連続し、単一の膜を構成していることを特徴とする付記１〜３のうち、いずれか一項記載の電子装置。
【００４２】
（付記５）  前記孤立パターンは複数の副孤立パターンの集合より構成され、前記複数の副孤立パターンの各々は、その側壁面が、前記孤立パターンの側壁面を覆うヒステリシス側壁膜と同一のヒステリシス側壁膜により覆われ、さらに前記複数の副孤立パターンの各々では、そのヒステリシス側壁膜上に導電性側壁膜が、隣接する副孤立パターンの対向する導電性側壁膜に接して形成されていることを特徴とする付記１〜４のうち、いずれか一項記載の電子装置。
【００４３】
（付記６）  前記第２の電極は、前記孤立パターンを構成する副孤立パターン上に、それぞれの導電性側壁膜に電気的に接続されて、共通に形成されることを特徴とする付記５記載の電子装置。
【００４４】
（付記７）  前記前記孤立パターンと前記引き出し線パターンの間隔に対する前記層構造の高さの比は、０．５〜２．０の範囲であることを特徴とする付記１〜６のうち、いずれか一項記載の電子装置。
【００４５】
（付記８）  基板と、
導電層を含む層構造を有し、前記基板上を延在する第１の選択線と、
前記基板上、前記第１の選択線に沿って、前記第１の選択線の側壁面から離間して繰り返し形成された、各々は前記選択線と同一の層構造を有する複数の孤立パターンとよりなり、
前記複数の孤立パターンの各々は、前記第１の選択線の側壁面に対向する側壁面を有し、
前記第１の選択線の側壁面と、これに対向する前記複数の孤立パターンの側壁面とは、電圧−電流特性にヒステリシスを有するヒステリシス膜により覆われており、
前記第１の選択線の前記側壁面には、前記ヒステリシス膜を介して導電性側壁膜が形成されており、
前記複数の孤立パターンの各々では、前記第１の選択線の側壁面に対向するその側壁面上に、前記ヒステリシス膜を介して導電性側壁面が、前記第１の選択線の前記導電性側壁膜にコンタクトするように形成されており、
前記複数の孤立パターンの各々には、その側壁絶縁膜にコンタクトして電極パッドが形成されており、
前記各々の電極パッドには、複数の第２の選択線の一つが接続されており、
情報を前記ヒステリシス膜の抵抗変化の形で保持することを特徴とするメモリ装置。
【００４６】
（付記９）  基板上に導電層を含む層構造を形成する工程と、
前記層構造をパターニングし、孤立パターンと引き出し線パターンとを、前記孤立パターンの側壁面と前記引き出し線パターンの側壁面が互いに対向するように形成する工程と、
前記孤立パターンおよび前記引き出し線パターン上に、前記それぞれの側壁面を覆うように、電圧−電流特性にヒステリシスを有するヒステリシス膜を、前記孤立パターンおよび前記引き出し電極パターンの形状に整合した形状で形成する工程と、
前記ヒステリシス膜上に、前記孤立パターンおよび前記引き出し線パターンを連続的に覆うように導電膜を、前記導電膜が前記孤立パターンと前記引き出し電極パターンとの間の隙間を充填するように堆積する工程と、
前記導電膜を、前記孤立パターンの上面が露出するまでエッチバックし、前記孤立パターンの側壁面および前記引き出し線パターンの側壁面上にそれぞれの導電性側壁膜を、前記ヒステリシス膜を介して形成する工程と、
前記孤立パターン上に、前記導電性側壁にコンタクトして第１の電極パッドを、また前記引き出し線パターン上に前記導電層にコンタクトして、第２の電極パッドを形成する工程と、
を含むことを特徴とする電子装置の製造方法。
【図面の簡単な説明】
【００４７】
【図１】（Ａ）〜（Ｃ）は、本発明の関連技術による電子装置の構成を示す図である。
【図２】（Ａ），（Ｂ）は、図１の電子装置におけるヒステリシスを説明する図である。
【図３】図１の電子装置による論理動作の例を示す図である。
【図４Ａ】本発明の第1の実施形態による電子装置の構成を示す図（その１）である。
【図４Ｂ】本発明の第1の実施形態による電子装置の構成を示す図（その２）である。
【図４Ｃ】本発明の第1の実施形態による電子装置の構成を示す図（その３）である。
【図５】（Ａ），（Ｂ）は、図４Ａ〜４Ｃの電子装置の製造工程を示す図（その１）である。
【図６】（Ｃ），（Ｄ）は、図４Ａ〜４Ｃの電子装置の製造工程を示す図（その２）である。
【図７】（Ｅ），（Ｆ）は、図４Ａ〜４Ｃの電子装置の製造工程を示す図（その３）である。
【図８】（Ｇ）は、図４Ａ〜４Ｃの電子装置の製造工程を示す図（その４）である。
【図９】図４Ａ〜４Ｃの電子装置の一変形例を示す図である。
【図１０】（Ａ），（Ｂ）は、図４Ａ〜４Ｃの電子装置の他の変形例を示す図である。
【図１１】（Ａ），（Ｂ）本発明の第２の実施形態によるランダムアクセスメモリを示す図である。
【符号の説明】
【００４８】
１０  電子装置
１１  シリコン基板
１２  シリコン酸化膜
１３  Ｔｉ密着層
１４，１４Ａ〜１４Ｄ  下部電極
１５  ヒステリシス膜
１６，１６Ａ〜１６Ｄ  上部電極
２０  電子装置
２０Ａ〜２０Ｄ  孤立パターン
２０Ｅ  引き出し線パターン
２０Ｆ，２０Ｇ，２０Ｈ，２０Ｉ，ＭＣ1〜ＭＣ8  孤立パターンの配列
２１  シリコン基板
２１Ａ  シリコン酸化膜
２２  Ｔｉ密着層
２３  導電層
２４  ＴｉＮバリア／密着層
２５  絶縁膜
２６，２６1〜２６8  ヒステリシス膜
２７  導電性側壁膜
２８，２８1〜２８8，２９  電極パッド
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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