(57)【要約】      （修正有）【課題】メモリシステムにおいて、センスアンプ相互間において直接データを転送することを可能とすることによって、メモリセル相互間のデータ転送の待ち時間を減ずる。【解決手段】メモリシステムは、１対の第１レベルセンスアンプ、１つの第２レベルセンスアンプ、センスアンプ用の制御ロジックを有する従来のＤＲＡＭメモリ構造を用いる。各センスアンプは、データ線に選択的に接続されるように構成されている。直接データ転送モードにおいて、制御ロジックは、センスアンプにデータを１つ目の第１レベルセンスアンプ（起点センスアンプ）から第２レベルセンスアンプへと転送させ、そこから２つ目の第１レベルセンスアンプ（目的地センスアンプ）へと転送させるように制御信号を生成する。これらのセンスアンプの構造は、従来のものであり、本システムの動作は、制御ロジックを変更することによって可能となる。【選択図】図４
2008034084.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがデータ線に選択的に接続されるように構成された１対の第１レベルセンスアンプと、
前記データ線に選択的に接続されるように構成された第２レベルセンスアンプと、
前記第１レベルセンスアンプおよび前記第２レベルセンスアンプに接続された制御ロジックと、
を具備し、
前記制御ロジックは、直接データ転送モードにおいて、
前記第１レベルセンスアンプの起点となる１つを、対応するメモリセルからデータを前記データ線上へと配置させるように制御し、
前記第２レベルセンスアンプを、前記データ線上の前記データを維持させるように制御し、
前記第１レベルセンスアンプの目的地となる１つを、前記データ線上の前記データを対応するメモリセルへと読み出させるように制御する、
メモリシステム。
【請求項２】
前記制御ロジックは、前記直接データ転送モードにおいて、前記第２レベルセンスアンプをより高位のメモリ要素から分離するように構成されている、請求項１のメモリシステム。
【請求項３】
前記制御ロジックは、前記直接データ転送モードにおいて、
前記起点第１レベルセンスアンプを前記データ線に接続し、
前記起点第１レベルセンスアンプが前記データ線に接続されている間に前記第２レベルセンスアンプを前記データ線に接続し、
前記起点第１レベルセンスアンプを前記データ線から分離し、
前記第２レベルセンスアンプが前記データ線に接続されている間に前記目的地第１レベルセンスアンプを前記データ線に接続する、
ように構成されている、請求項１のメモリシステム。
【請求項４】
前記制御ロジックは、前記直接データ転送モードにおいて、
複数の起点第１レベルセンスアンプを、対応するメモリセルから対応するデータ線上へとデータを配置させるように制御し、
それぞれが１つの前記データ線に対応する複数の第２レベルセンスアンプを、データを前記対応するデータ線上に維持させるように制御し、
複数の目的地第１レベルセンスアンプを、対応する１つの前記データ線上の前記データを対応するメモリセルへと読み出させるように制御する、
請求項１のメモリシステム。
【請求項５】
前記制御ロジックは１つ以上の前記データ線上の前記データをマスクするように構成されている、請求項４のメモリシステム。
【請求項６】
前記制御ロジックは、１つ以上の前記データ線を、対応する目的地第１レベルセンスアンプが前記１つ以上のデータ線上へとデータを読み出そうとしている間、マスクするように構成されている、請求項５のメモリシステム。
【請求項７】
前記第１レベルセンスアンプのそれぞれは対応するＤＲＡＭメモリセルに接続されている、請求項１のメモリシステム。
【請求項８】
前記第１レベルセンスアンプ、第２レベルセンスアンプ、およびデータ線の物理的な構造は従来のものである、請求項１のメモリシステム。
【請求項９】
前記制御ロジックは、従来の読み出しモードにおいて、
前記起点第１レベルセンスアンプを、データを前記対応するメモリセルから前記データ線上へと配置させるように制御し、
前記第２レベルセンスアンプを、前記データを前記データ線から読み出させるとともに前記データをより高位のメモリ要素に供給させるように制御する、
ように構成されている、請求項１のメモリシステム。
【請求項１０】
前記より高位のメモリ要素は、Ｉ／Ｏバッファを具備する、請求項９のメモリシステム。
【請求項１１】
それぞれがデータ線に選択的に接続される１対の第１レベルセンスアンプおよび１つの第２レベルセンスアンプを有するメモリシステムにおいて実行される方法であって、直接データモードにおいて、
前記第１レベルセンスアンプの起点となる１つを、データを対応するメモリセルから前記データ線上へと配置させるように制御し、
前記第２レベルセンスアンプを、前記データを前記データ線上において維持させるように制御し、
前記第１レベルセンスアンプの目的地となる１つを、前記データ線上の前記データを対応するメモリセルへと読み出させるように制御する、
ことを具備する方法。
【請求項１２】
前記直接データ転送モードにおいて、前記第２レベルセンスアンプが前記データ線上で前記データを維持している間、前記第２レベルセンスアンプをより高位のメモリ要素から分離する、ことをさらに具備する請求項１１の方法。
【請求項１３】
前記直接データ転送モードにおいて、
前記起点第１レベルセンスアンプを前記データ線に接続し、
前記起点第１ベルセンスアンプが前記データ線に接続されている間に前記第２レベルセンスアンプを前記データ線に接続し、
前記起点第１レベルセンスアンプを前記データ線から分離し、
前記第２センスアンプが前記データ線に接続されている間に前記目的地第１レベルセンスアンプを前記データ線に接続する、
ことによって前記センスアンプを制御することをさらに具備する、請求項１１の方法。
【請求項１４】
前記直接データ転送モードにおいて、
複数の起点第１レベルセンスアンプを、データを対応するメモリセルから対応するデータ線上へと配置させるように制御し、
それぞれが１つの前記データ線に対応する複数の第２レベルセンスアンプを、前記データを前記対応するデータ線上に維持させるように制御し、
複数の目的地第１レベルセンスアンプを、対応する１つの前記データ線上のデータを対応するメモリセルへと読み出させるように制御する、
ことをさらに具備する請求項１１の方法。
【請求項１５】
前記直接データ転送モードにおいて、１つ以上の前記データ線上のデータをマスクする、ことをさらに具備する、請求項１４の方法。
【請求項１６】
前記データをマスクすることは、前記対応する目的地第１レベルセンスアンプを前記１つ以上のデータ線上に前記データを読み出させるように制御している間、前記１つ以上のデータ線をプリチャージすることをと具備する、請求項１５の方法。
【請求項１７】
前記起点第１レベルセンスアンプを前記データを前記対応するＤＲＡＭメモリセルから読み出させるように制御することと、前記目的地第１レベルセンスアンプを前記データを対応するＤＲＡＭメモリセルへと読み出させることと、をさらに具備する、請求項１１の方法。
【請求項１８】
前記方法は、前記第１レベルセンスアンプ、第２レベルセンスアンプ、データ線が従来の物理構造を有するメモリシステムにおいて実行される、請求項１１の方法。
【請求項１９】
従来の読み出しモードにおいて、
前記起点第１レベルセンスアンプを、データを前記対応するメモリセルから前記データ線上へと配置させるように制御し、
前記第２レベルセンスアンプを、前記データを前記データ線から読み出させるとともに前記データをより高位のメモリ要素に供給させるように制御する、
ことをさらに具備する、請求項１１の方法。
【請求項２０】
前記第２レベルセンスアンプを前記データをより高位のメモリ要素へと供給させるように制御することは、前記第２レベルセンスアンプを前記データをＩ／Ｏバッファに供給させるように制御する、ことを具備する、請求項１１の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してメモリシステムに関し、より詳しくは、あるメモリセルから別のメモリセルへとデータを転送するのに要する時間を、プロセッサまたは他のメモリコントローラを介したデータのルーティングを回避することによって、減ずるためのシステムおよび方法に関する。
【背景技術】
【０００２】
より高速で高性能のコンピューティング・システムに対する要望によって新技術の開発が推進されるに連れて、古い技術が急速に役に立たなくなるとともに時代遅れになっている。最新のプロセッサは、かつて無い速度で動作し、メモリシステムは膨大な量のデータを格納する容量を提供することが可能になっている。しかしながら、これらのプロセッサがこれらの大きなメモリにアクセスする際、メモリ内のデータの待ち時間（レイテンシ）が大きな問題となってきている。
【０００３】
メモリシステムの動作速度が減少していない一方、多くの場合、メモリシステムは、プロセッサの速度の増加に追随していない。この状況は、より高速なプロセッサとより入手しやすいメモリを用いると、一般的に、現在のシステムによってこれまでのシステムにおいてよりも多くのデータが転送されるという事実によってさらに悪化している。例えば、現在の適用例では、一般に、あるメモリ位置から別のメモリ位置に多くのデータが転送される。
【０００４】
あるメモリ位置から別のメモリ位置へのデータ転送にはそれほど時間を要するべきではないと思われるのだが、この場合はそうは行かない。従来、これらのデータ転送は、あるメモリ位置からプロセッサのレジスタへとデータを読み出し、次いでこのデータをレジスタから別のメモリ位置へと書き戻すことを含んでいる。より詳細に検討すると、メモリ位置からプロセッサのレジスタへデータを単に移動することのみであっても、第１センスアンプによってメモリセルからデータが読み出されること、第１センスアンプの出力が第２センスアンプによって読み取られること、第２センスアンプの出力がＩ／Ｏバッファへと書き込まれること、データがＩ／Ｏバッファからキャッシュメモリ（または、典型的には、幾つかのキャッシュメモリの連続するレベル）に読み出されること、そして、プロセッサのレジスタにデータが読み出されることを含んでいる。データをレジスタから第２のメモリ位置に移すことは、このプロセスと逆のプロセスを含んでいる。こうして、メモリからメモリへの単純なデータ転送におけるデータ待ち時間が、より明白となる。
【０００５】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【非特許文献１】Katsumi Dosaka et. al、A 100-MHz 4Mb Cache DRAM with Fast Copy-Back Scheme、IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL. 27, NO. 11, November 1992、p.1534-1539
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メモリからメモリへのデータ転送のこれらのタイプの待ち時間は、他の処理タスクに比べてより大きくなっており、これらのタイプの転送における待ち時間を減ずる手段を提供することが望ましい。
【課題を解決するための手段】
【０００７】
先に概説された１つ以上の問題は、本発明の様々な実施形態によって解決され得る。概して、本発明は、メモリセル相互間のデータ転送の待ち時間を、メモリシステム内のセンスアンプ相互間でデータが直接転送されることを可能とすることによって減ずるためのシステムおよび方法を含んでいる。一実施形態において、メモリシステムは、従来のＤＲＡＭメモリ構造を用いるが、データをメモリセルからこの構造を介してプロセッサのレジスタに転送して次いでメモリ構造を介して第２メモリセルへと戻すのではなく、データ経路がメモリセルと接続されたセンスアンプを介して短絡される。付加的なメモリ構造要素（例えば、Ｉ／Ｏバッファ、メモリコントローラ、キャッシュメモリ、プロセッサのレジスタ）を介してデータ経路をルーティングすることを回避することによって、データ経路のこれらの要素を通過する部分に関連する待ち時間が除去される。
【０００８】
一実施形態は、１対の第１レベルセンスアンプ、第２レベルセンスアンプ、センスアンプ用の制御ロジックを有するメモリシステムを具備する。各センスアンプは、データ線に選択的に接続されるように構成されている。本システムは、センスアンプがデータを１つ目の第１レベルセンスアンプ（起点センスアンプ）から第２センスアンプへと転送し、次いで２つ目の第１レベルセンスアンプ（目的地センスアンプ）へと転送するように制御ロジックがセンスアンプを制御する直接データ転送モードで動作するように構成されている。
【０００９】
一実施形態では、制御ロジックは、データ転送の際に３つのセンスアンプのみが関与するように、第２レベルセンスアンプをより高位のメモリ要素から分離する。この実施形態では、起点センスアンプは、データ線に接続されて、自身のデータをデータ線へと転送する。次に、第２レベルセンスアンプは、データ線に接続され、他方、第２センスアンプが起点センスアンプからデータを得られるように起点センスアンプはデータ線に接続される。次に、起点センスアンプはデータ線から分離され、目的地センスアンプがデータ線に接続されて第２センスアンプからのデータを受け取る。本システムは、同様にして、ビットを複数のメモリセル（例えばＤＲＡＭセル）から同時に転送し得る。幾つかのビットは、目的地のメモリセル内の値が動作によって影響されないように、マスクされ得る。本システムは、構造においては従来通りであり得、データが、他のメモリセルに直接転送されるのではなく、メモリセルから読み出されより高位のメモリシステム要素に渡される従来の読み出しモードで動作し得る。
【００１０】
別の実施形態は、第１、第２レベルセンスアンプ（これらは構造においては従来通りであり得る）が制御されて起点第１レベルセンスアンプから第２センスアンプへ、次いで目的地第１レベルセンスアンプへと、より高位のメモリシステム要素を関与させることなく、転送する。一実施形態では、この３つのセンスアンプは、データ線に順に接続されて１つのセンスアンプから次のセンスアンプへの転送を実行する。この方法は、この直接データ転送モード、またはデータがメモリセルから（対応する第１レベルセンスアンプを介して）読み出されるとともに第２レベルセンスアンプによってＩ／Ｏバッファのようなより高位のメモリシステム要素へと読み出される従来の読み出しモードの一方を選択することを含み得る。
【００１１】
多数の更なる実施形態もまた可能である。
【発明を実施するための最良の形態】
【００１２】
本発明の別の目的および利点は、以下の詳細な記述を読むとともに添付の図面を参照することによって明らかとなるであろう。
【００１３】
本発明は様々な変更や代替的な形態の対象となっており、これらの具体的な実施形態は図面およびこれに付随する詳細な記述において例として示されている。図面および詳細な記述は、本発明を記述されている特定の実施形態へと限定することを意図していない。そうではなく、これらの開示は、添付の特許請求の範囲によって定義されるような本発明の範疇に入る全ての変形物、等価物、代替物を網羅することが意図されている。
【００１４】
本発明の１つ以上の実施形態が、以下に記述される。以下に記述されるこれらの実施形態および他の実施形態は、例示的であり、本発明を限定するのではなく本発明の実例であることが意図されていることに留意されたい。
【００１５】
概して、本発明は、メモリセル相互間のデータ転送の待ち時間を、メモリシステム内のセンスアンプ相互間でデータが直接転送されることを可能とすることによって減ずるためのシステムおよび方法を含んでいる。一実施形態において、メモリシステムは、従来のＤＲＡＭメモリ構造を用いるが、データをメモリセルからこの構造を介してプロセッサのレジスタに転送して次いでメモリ構造を介して第２メモリセルへと戻すのではなく、データ経路がメモリセルと接続されたセンスアンプを介して短絡される。付加的なメモリ構造要素（例えば、Ｉ／Ｏバッファ、メモリコントローラ、キャッシュメモリ、プロセッサのレジスタ）を介してデータ経路をルーティングすることを回避することによって、データ経路のこれらの要素を通過する部分に関連する待ち時間が除去される。
【００１６】
一実施形態において、メモリシステムは、従来のメモリ構造内の複数のＤＲＡＭセルを用いてデータビットを記憶する。このシステム内の各ＤＲＡＭセルは、対応するセンスアンプ（第１センスアンプ）に接続されている。そして、第１センスアンプは第２センスアンプに接続されている。第２センスアンプはＩ／Ｏバッファと接続されている。Ｉ／Ｏバッファはメモリコントローラと接続され、メモリコントローラは直列のキャッシュの先頭のものに接続されている。例えば、メモリシステムは、Ｌ１キャッシュ、Ｌ２キャッシュ、Ｌ３キャッシュを含み得る。メモリコントローラはＬ３キャッシュと接続され、Ｌ３キャッシュはＬ２キャッシュと接続され、Ｌ２キャッシュはＬ１キャッシュと接続されている。そして、Ｌ１キャッシュはプロセッサ内のレジスタと接続されている。
【００１７】
従来、データのあるメモリセルから別のメモリセルへの転送は、あるメモリセルから別のプロセッサのレジスタへとメモリ構造の全体を横断し、次いでデータがプロセッサのレジスタから第２メモリセルへと転送される際にメモリ構造を再度横断することによって、行なわれている。本システムでは、メモリシステム用の制御ロジックは、各メモリセルとプロセッサのレジスタとの間のメモリ構造の全体を横断するのではなく、データがデータ経路の半分のそれぞれに共通の第１要素に到達するまでのみこの構造を横断するモードで動作することが可能になっている。そして、メモリ構造のこの要素とプロセッサのレジスタとの間を２回横断する代わりに、データはデータ経路の共通要素から共通要素および第２メモリセル間の部分を介して転送し返される。
【００１８】
この実施形態では、メモリ構造のデータ経路の各半分の両方に共通の第１要素は、第２センスアンプである。よって、データがメモリセル相互間で転送されるとき、データは起点メモリセルから、対応する「第１」センスアンプによって読み出され、第１センスアンプの出力は第２センスアンプによって読み出される。そして、第２センスアンプの出力は、目的地メモリセルの「第１」センスアンプによって読み出され、目的地メモリセルの第１センスアンプからデータが目的地メモリセルそのものに書き込まれる。このデータ転送動作は、データのバイトまたはワードの全体について同時に実行され、幾つかのビットは、そのようなマルチビット動作の間、マスクされ得る。本システムは、従来のように動作されてメモリセル内のデータの読み出しまたは書き込みが行なわれ得る。
【００１９】
図１を参照して、ブロック図は、従来のメモリシステム内の第１（起点）メモリセルから第２（目的地）メモリセルに転送されるデータが一般的に通る経路を示している。この図は、このプロセスのステップを示すフロー図、または本プロセスにおいて関与するメモリシステムの要素を示す機能ブロック図としてのいずれかとして見られ得ることに留意されたい。この例では、データは、起点メモリセルｃｅｌｌ＿０（１１０）から目的地メモリセルｃｅｌｌ＿１（１１１）へと転送される。従来、このデータ転送は、プロセッサに、起点メモリセル１１０にアクセスしてプロセッサ内のレジスタの１つへとデータを読み出させ、目的地メモリセル１１１にアクセスしてこのメモリセルにデータを書き込ませることによって達成される。
【００２０】
データをプロセッサのレジスタへと読み出すとともにこのデータを別のメモリセへと書き込むことは、概念としては簡単ではあるが、メモリ構造の階層における多くの異なる要素が関係してくる。図１に示されるように、データは、起点メモリセル（ｃｅｌｌ＿０  １１０）から、起点メモリセル１１０に接続された第１レベルセンスアンプ（Ｓ／Ａ＿０  １２０）へとデータが読み出される。次に、データは、第２レベルセンスアンプ１３０によって、第１レベルセンスアンプ１２０から読み出される。第２センスアンプ１３０は、データを増幅してＩ／Ｏバッファ１４０へとデータが読み出される易くする。次に、メモリコントローラ１５０は、データをＩ／Ｏバッファ１４０から読み出す。次に、データは、Ｌ３キャッシュ１６０へと読み出され、Ｌ２キャッシュ１７０へと読み出され、次いでＬ１キャッシュ１８０へと読み出される。次に、プロセッサは、データをレジスタ１９０へと読み出す。これによって、本プロセスの前半、すなわち起点メモリセルからプロセッサのレジスタへのデータの読み出しが完了する。
【００２１】
データが、レジスタ１９０に格納されると、本プロセスの後半、すなわちプロセッサのレジスタから目的地メモリセルへのデータの書き込みが開始する。本プロセスのこの部分は、データが最終的に別の第１レベルセンスアンプおよびメモリセルへと読み出されることを除いて、本プロセスの前半を逆にしたものと本質的には同じである。図内のレジスタ１９０とレジスタ１９０との間の矢印、本プロセスの前半から後半への移行を示しており、２つの別のレジスタがあることを意味することが意図されているのではないことに留意されたい。実際、メモリシステム要素（およびプロセッサのレジスタ）１３０乃至１９０は、本プロセスの両方の半分部分に共通である。これらの要素は、１つのメモリセルからもう一方のメモリセルへの転送の間にデータが通る経路をより明確に示すために、２つ描かれている。
【００２２】
よって、データ転送の後半において、レジスタ１９０内のデータは、Ｌ１キャッシュ１８０へと書き込まれ、次いでＬ２キャッシュ１７０に、Ｌ３キャッシュ１６０へと書き込まれる。Ｌ３キャッシュ１６０から、データはメモリコントローラ１５０へと書き込まれる。次に、メモリコントローラ１５０はデータをＩ／Ｏバッファ１４０へと書き込む。次に、Ｉ／Ｏバッファ１４０は、データを第２レベルセンスアンプ１３０へと書き込む。上記したように、この段階までは、データ転送プロセスの後半は、このプロセスの前半の対応するステップを単純に遡ってきた。本プロセスの後半は、第２レベルセンスアンプ１３０がデータを第１レベルセンスアンプ１２１へと書き込むところで、前半とは異なったものになる。次に、第１レベルセンスアンプ１２１は、データを目的地メモリセル１１１へと書き込み、データ転送が完了する。
【００２３】
図２を参照すると、本発明の一実施形態に従って、第１メモリセルから第２メモリセルへと転送されるデータが通る経路を示すブロック図が示されている。この実施形態では、図１との関連で記述されるデータ転送プロセスは、結果、第２レベルセンスアンプにおいて「短絡」されている。よって、起点メモリセル２１０内のデータは、対応する第１レベルセンスアンプ２２０によって読み出され、次いで第２レベルセンスアンプ２３０によって読み出される。次に、第２レベルセンスアンプ２３０は、データを第１レベルセンスアンプ２２１へと書き込み、第１レベルセンスアンプ２２１はデータを目的地メモリセル２１１へと書き込む。図１と同様に、図２内の第２レベルセンスアンプ２３０と第２レベルセンスアンプ２３０との間の矢印は、本プロセスの前半から後半への移行を示しており、２つの異なる第２レベルセンスアンプがあることを示していることが意図されているのではない。
【００２４】
図２は、図１に示されるのと同じメモリシステム要素を描いていることに留意されたい。これらの要素は、２つの理由によって、図面に含まれている。第１の理由は、本システムにおけるデータ転送の短縮化されたデータ経路と、従来のシステムにおけるデータ転送のより長いデータ経路と、の違いを示すためである。第２の理由は、本システムにおいて用いられる短縮化されたデータ転送経路が、物理的には同一のメモリシステム構造を用いていることを示すためである。メモリシステム要素を動作させる制御信号を生成する制御ロジックは、短縮化されたデータ転送経路が有効となるように変更を施された制御信号を生成するように構成されてはいるが、これらの制御信号は従来のシステムにおいて用いられている同じメモリ要素／構造に対して用意されている。このことによって、本システムの実施が容易となり、本システムのコストが低下する。
【００２５】
図３を参照すると、一実施形態に従ったメモリセルのアレイの構造を例示する図が示されている。このアレイ構造は、ＤＲＡＭメモリに典型的なものである。アレイは、メモリセルの組（例えば３１０）からなる。各メモリセルは、１ビットのデータを保持するように構成されている。メモリセルのそれぞれは、対応する第１レベルセンスアンプと接続されている。例えば、メモリセル３１０は、センスアンプ３２０に接続されている。第１レベルセンスアンプのそれぞれは、データ線（例えば３４０）に接続されている。各データ線には、複数の第１レベルセンスアンプが接続されている。例えば、図３に描かれている８つの第１レベルセンスアンプがデータ線３４０に接続されているが、さらに多くの第１レベルセンスアンプがデータ線と接続されていてもよい。各データ線には、１つの第２レベルセンスアンプ（例えば３３０）が接続されている。
【００２６】
図３のメモリアレイが従来のように動作される場合は、データは、所望の１つのメモリセルが、対応する第１レベルセンスアンプがこのセル内に格納されているデータを読み出してこのデータを対応するデータ線へと移動させることができるように選択することによって読み出される。次に、データ線上のデータは、このデータ線と接続された第２レベルセンスアンプによって読まれ、次いで図１に描かれているメモリシステムの階層の残りの要素を通過させられることが可能である。典型的には、メモリアレイは、アレイから全ビットまたはデータのワードを同時に読み出すように設計されている。例えば、図３に描かれている、アレイの一部は、メモリセルの８つの行を含んでいる。データがアレイから読み出されるとき、メモリセル（例えば３６０）の全列が、一度に読み出される。これらのメモリセルからのデータビットは、対応する第２レベルセンスアンプ（例えば３７０）に供給されて、これにより、メモリ要素の繋がりを介して通過させられるデータのバイトが供給される。
【００２７】
メモリセルのアレイ内のある位置から別の位置へとデータを転送したい場合、起点位置（例えば３６０）のセルの組が、従来の方法によって、選択され、第１レベルセンスアンプを介して第２レベルセンスアンプ（例えば３７０）へと読み出される。しかしながら、データを第２レベルセンスアンプからＩ／Ｏバッファへと転送させるのではなく、データは、第２レベルセンスアンプ（例えば３７０）から、対応する第１レベルセンスアンプを介して目的地メモリセル（例えば３６１）の組へと直接書き込まれる。一実施形態では、データは、データを起点セルから第２レベルセンスアンプへと単に読み出すのに従来要するのと同じ量の時間で、起点メモリセルから読み出されるとともに目的地メモリセルに書き込まれる。
【００２８】
図４を参照すると、一実施形態に従った、第１レベル、第２レベルセンスアンプの構造および接続関係を例示する図が示されている。図４は、起点メモリセル３１０用の第１レベルセンスアンプ３２０、第２レベルセンスアンプ３３０、目的地メモリセル３１１用の第１レベルセンスアンプ３２１を含んでいる。第１レベルセンスアンプの構造は、皆、同じであることに留意されたい。
【００２９】
第１レベルセンスアンプ３２０は、従来のＤＲＡＭメモリアレイにおいて典型的な構造を有する。センスアンプ３２０は、図に描かれているように配置された６つのトランジスタ（４１１乃至４１６）から構成されている。トランジスタ４１３、４１４はｐチャネルトランジスタであり、他方、トランジスタ４１１、４１２、４１５、４１６は、ｎチャネルトランジスタである。線４２１、４２２は、対応するメモリセルのビット線と接続されている。線４２１は、メモリセルに格納されているデータを伝送し、他方、線４２２は、データビットの相補な（反転の）ビットを伝送する。線４２４は、ｐチャネルイネーブル信号を受け取るように構成されており、他方、線４２３は、ｎチャネルイネーブル信号の相補な信号を受け取るように構成されている。線４２５は、選択信号を伝送する。線４２７、４２８は、センスアンプのビット線４２１、４２２を、データ線４３１、４３２にそれぞれ接続する。明確化を目的として図３では１つのデータ線（例えば３４０）が描かれているが、実際は、２つの独立したデータ線が存在する。その一方は、データビットの値を伝送し、他方はこの値の相補の値（データビットの反転ビット）を伝送する。
【００３０】
第１レベルセンスアンプ３２１は、センスアンプ３２０の構造と同一の構造を有する。しかしながら、センスアンプ３２１の要素は、図ではセンスアンプ３２０から（左右について）反転されている。当然ながら、センスアンプ３２１用の制御信号およびデータ信号は、センスアンプ３２０のものとは異なる。センスアンプ３２１によって使用されている信号は、データビット値ＢＬ１、その相補値／ＢＬ１、トランジスタイネーブル信号ｓａｐ＿１、ｓａｎ＿１、選択信号ｓｅｌ＿１を含んでいる。センスアンプ３２１は、センスアンプ３２０が接続されている同じデータ線（４３１、４３２）と接続されている。
【００３１】
第２レベルセンスアンプ３３０は、第１レベルセンスアンプ３２０、３２１の構造によく似た構造を有している。第１レベルセンスアンプのそれぞれは、メモリセルとデータ線（４３１、４３２）との間に接続されているが、第２レベルセンスアンプ３３０は、データ線とＩ／Ｏバッファとの間に接続されている（図１に例示されている構造を参照されたい）。センスアンプ３３０は、それぞれ線４５３、４５４上の信号ｓａ２ｐおよび／ｓａ２ｎによって有効化される。センスアンプ３３０は、データ線４３１、４３２にトランジスタ４４５、４４６によって選択的に接続される。トランジスタ４４５、４４６は、第１接続信号ｃｏｎ１によって制御される。センスアンプ３３０は、トランジスタ４４３、４４４を介してＩ／Ｏバッファと接続される。トランジスタ４４３、４４４は、第２接続信号ｃｏｎ２によって制御される。
【００３２】
図４において、第２レベルセンスアンプ３３０は、１組のイコライズトランジスタ４４７、４４８を含んでいる。これらのトランジスタは、センスアンプ３３０の一部とみなされる必要はなく、利便のためにセンスアンプの記述に含まれている。トランジスタ４４７、４４８が用いられて、データ線４３１、４３２をＶｄｄにプリチャージすることによって、イコライズする。トランジスタ４４７、４４８をイコライズすることは、いずれも、イコライズ信号ｅｑｌによって制御される。
【００３３】
図５を参照すると、図３および図４のメモリ構造の幾つかの動作モードを例示するタイミング図が示されている。図５は、上記の３つのセンスアンプのそれぞれに対応する信号を示している。第1レベルセンスアンプ３２０用の信号は、図の上端でまとめられており、第１レベルセンスアンプ３２１用の信号は、図の中央でまとめられており、第２レベルセンスアンプ３３０用の信号は、図の下端でまとめられている。このタイミング図は、３つの異なる動作モードに対応する３つの異なる部分へと分割されることが可能であることにも留意されたい。図の左側には、通常の（従来の）読み出し動作が例示されている。図の中央には、ある第１レベルセンスアンプから別の第１レベルセンスアンプへのデータ転送が例示されており、図の右側には、マスク動作が例示されている。
【００３４】
図５の左側を参照すると、従来の読み出し動作の間の３つのセンスアンプのそれぞれについての信号が示されている。この動作において、データは、１つ目の（起点）第１レベルセンスアンプから第２レベルセンスアンプへと読み出される。２つ目の第１レベルセンスアンプは、この動作に関与しないので、このセンスアンプについての信号（図の中央では示されている）は、動作の間、待機状態である。
【００３５】
第２レベルセンスアンプに関する信号を参照すると、読み出し動作の開始前、信号ｅｑｌがローであることが見て取れる。この結果、データ線４３１、４３２に接続されているイコライズトランジスタ（４４７、４４８）がオンされ、これによってデータ線がＶｄｄへとプリチャージされる。読み出し信号が読み出し動作の開始の際に有効な論理にされると、信号ｅｑｌがハイになり、これによってイコライズトランジスタがオフし、データ線がプリチャージ電圧から分離される。
【００３６】
読み出し動作の開始において、センスアンプ３２０は、信号Ｒｏｗ＿ｂ０（図の上端）がローになったときに読み出し動作に備えて活性化される。信号ｍｏｄｅ０はローであり、動作の間、ローにとどまる。信号Ｓ／Ａ＿０がハイになると、センスアンプ３２０は有効化される。（図５では示されていないが、トランジスタイネーブル信号ｓａｐ＿０、ｓａｎ＿０はＳ／Ａ＿０から生成され、この場合、この信号と同じである。）センスアンプ３２０が有効化されると、ビット線信号ＢＬ０が、対応するメモリセルに格納されているデータ値へと引かれ、他方のビット線上の相補信号／ＢＬ０が反対の値へと引かれる。選択信号ｓｅｌ＿０が有効化されると、トランジスタ４１５、４１６がオンされ、これによって、センスアンプのビット線が共通データ線（４３１、４３２）に接続され、データがこれらの線上に置かれる。選択信号ｓｅｌ＿０が有効化されると、一方のデータ線上の値（ＤＱ）が引き降ろされ始め、他方、他方の値はハイを維持することが見て取れる。
【００３７】
第１レベルセンスアンプ３２０のビット線がデータ線４３１、４３２に接続された後、信号ｃｏｎ１が有効化されて、第２レベルセンスアンプ３３０がデータ線に接続される。そして、第２レベルセンスアンプ３３０が、信号２ｎｄＳ／Ａを有効化することによって、有効化される。（この実施形態のトランジスタイネーブル信号ｓａ２ｐ、ｓａ２ｎはｓｎｄＳ／Ａと同じであることに留意されたい）。第２レベルセンスアンプ３３０が有効化されると、データ線上の値が適切な値へとより素早く引かれる（一方はローへと引かれ、他方はハイにとどまる）ことが見て取れる。第２レベルセンスアンプ３３０は、信号２ｎｄＳ／Ａがハイになることによって有効化されると、信号ｓｅｌ＿０はローになり、これによって、第１レベルセンスアンプ３２０がデータ線から分離される。センスアンプ３２０がデータ線から分離された後、信号Ｓ／Ａ＿０はローになり、これによって、この第１レベルセンスアンプが無効化される。次いで、このセンスアンプは、信号Ｒｏｗ＿ｂ０がハイになったときに非選択とされる。
【００３８】
データ線４３１、４３２上の値が適切な値へと引かれた後、接続信号ｃｏｎ２は、第２レベルセンスアンプ３３０をＩ／Ｏバッファに接続するために有効な論理とされる。データ値は、これによって、Ｉ／Ｏバッファへと伝送され、Ｉ／Ｏバッファからデータ値はより上のメモリシステム階層へと伝送される。センスアンプ３３０がＩ／Ｏバッファに接続された後、第１接続信号ｃｏｎ１はローになり、センスアンプをデータ線４３１、４３２から分離する。そして、イネーブル信号２ｎｄＳ／Ａおよび第２接続信号ｃｏｎ２が無効な論理とされ、これによって、第２レベルセンスアンプがＩ／Ｏバッファから分離され、センスアンプが無効化される。同時に、イコライズ信号ｅｑｌがローになり、イコライズトランジスタをオンするとともに、データ線４３１、４３２が次の動作に備えてプリチャージされる。
【００３９】
図５の中央部を参照すると、ある第１レベルセンスアンプから別の第１レベルセンスアンプへのデータ転送動作が示されている。上記したように、データは、この動作において、起点第１レベルセンスアンプから第２レベルセンスアンプへと転送され、データをプロセッサまたはメモリコントローラへと転送することを要することなく目的地第１レベルセンスアンプへと戻される。このデータ転送動作は、上記されるとともに図５の左側に示されている読み出し動作に要する時間と同じ時間で完了する。
【００４０】
この動作における第１レベルセンスアンプ３２０（起点センスアンプ）の動作は、従来の読み出し動作におけるものと同じである。このセンスアンプは、Ｒｏｗ＿ｂ０信号がローになることによって選択され、Ｓ／Ａ＿０信号がハイになることによって有効化される。次いで、データ信号ＢＬ＿０、／ＢＬ＿０は、対応するメモリセル内に格納されているデータビットに応じてハイおよびローへと引かれ、センスアンプは、選択信号ｓｅｌ＿０がハイになることによってデータ線４３１、４３２に接続される。
【００４１】
第２レベルセンスアンプ３３０の動作は、この要素の従来の読み出し動作中の動作と非常によく似ている。データ転送動作の開始において、イコライズ信号ｅｑｌがハイになり、これによってイコライズトランジスタがオフする。次いで、接続信号ｃｏｎ１がハイになり、これによって、センスアンプ３３０が２つのデータ線４３１、４３２に繋がる。次いで、イネーブル信号２ｎｄＳ／Ａがハイになり、これによってデータ線４３１、４３２上の値が適切なハイおよびローのレベルへと引かれる。第２レベルセンスアンプ３３０のデータ転送動作の間の振る舞いは、従来の読み出し動作とは、読み出し信号がハイではなくローであり、この結果、接続信号ｃｏｎ２がデータ転送動作の間、有効な論理ではないという点で、異なる。接続信号ｃｏｎ２は、この動作の間、決して有効な論理とはならないので、センスアンプ３３０内のデータは、メモリシステム内のより高位の要素（例えばＩ／Ｏバッファ）には全く転送されない。
【００４２】
データ転送動作の開始の際、Ｒｏｗ＿ｂ１信号（これはローのときに有効な論理となる）を有効な論理とすることによって、第１レベルセンスアンプ３２１が選択されて転送されたデータを受け取る。モード信号ｍｏｄｅ１は、データ転送動作の全体に亘ってハイである。動作が開始すると、センスアンプ３２１は、イネーブル信号Ｓ／Ａ＿１を有効な論理とすることによって、有効化される。センスアンプが有効化されると、センスアンプのビット線上の値は、対応するメモリセル内に格納されているデータビットに応じてハイまたはローへと引かれる。このことは、データ信号ＢＬ１が、センスアンプが有効化された後に値Ｄ１をとることによって、示されている。データビットが起点センスアンプ（３２０）から第２レベルセンスアンプ（３３０）へと転送された後、目的地センスアンプ３２１が、選択信号ｓｅｌ＿１を有効な論理とすることによって、データ線４３１、４３２に接続される。この時点で、起点センスアンプ３２０は、データ線４３１、４３２から分離されている。目的地センスアンプ３２１がデータ線に接続されたとき、転送されるデータ値は、第２レベルセンスアンプ３３０によってデータ線上に維持されている。よって、このデータ値は、目的地センスアンプ３２１へと読み出される。次いで、目的地センスアンプ３２１は、選択信号ｓｅｌ＿１を無効な論理とすることによって、データ線４３１、４３２から分離される。次いで、第２レベルセンスアンプ３３０は、接続信号ｃｏｎ１を無効な論理にすることによって、データ線から分離され、センスアンプは、続いてイネーブル信号２ｎｄＳ／Ａを無効な論理とすることによって、無効とされる。ほぼ同じ時刻に、イコライズ信号ｅｑｌがローになり、これによってデータ線がＶｄｄにプリチャージされる。そして、データ転送動作は完了する。
【００４３】
図５の右側を参照すると、ある第１レベルセンスアンプから別の第１センスアンプへのデータ転送動作中のマスクの特徴が示されている。データ転送動作は、データビットの組（（例えばデータのバイトまたはワード）に対して、データがバイトまたはワードで通常読み出されるのと同じ方法で、同時に実行される。このような場合、上記されるとともに図５の中央部に例示されているデータ転送動作は、関連するメモリセルおよび対応するセンスアンプのそれぞれに対して実行される。しかしながら、場合によっては、幾つかのビットを、これらがデータ転送動作によって影響されないようにマスクすることが望ましい場合がある。これらのビットを、データ転送動作の間、マスクすることが、図５の右側の部分に例示されている。
【００４４】
データ転送動作の間にマスクされることになるビットについては、ビットマスク信号が、動作の間、有効な論理（ハイ）にされる。ビットマスク信号が有効な論理にされていると、イコライズ信号ｅｑｌも有効な論理を維持し、第２レベルセンスアンプ（例えば４４７、４４８）用のイコライズトランジスタがオンを維持し、対応するデータ線（例えば４３１、４３２）がデータ転送動作の間、Ｖｄｄにプリチャージされ続ける。図５において、両方のデータ線上の値（ＤＱ）は、マスクされるビットについては、ハイを維持することが見て取れる。両方のデータ線上のデータがハイを維持しているので、目的地第１レベルセンスアンプ（この場合、Ｄ３）内にもともと格納されていたデータは、起点第１レベルセンスアンプ（この場合、Ｄ２）内に格納されていた値に関わらず、データ転送動作によって変化しない。この実施形態では、第１レベルセンスアンプは、上記のデータ転送動作の間と同様に、有効化されるとともにデータ線に接続される。この結果、プリチャージされたデータ線によって、０値（ＢＬ＿ｉまたは／ＢＬ＿ｉの一方）を有す各第１レベルセンスアンプのビット線が引き上げられる。このことは、図において、センスアンプがデータ線に接続されたとき（すなわち、ｓｅｌ＿ｉがハイのとき）に各第１レベルセンスアンプのビット線上のデータ値が若干上昇することによって示されている。この作用は、センスアンプ内に格納されている値を反転（変化）させるほどはないが、図に示されるように、微量のノイズが生じる。
【００４５】
すでに指摘したように、メモリセル、第１レベルセンスアンプ、第２レベルセンスアンプ内を含むメモリシステムの構造は、従来と同じである。本システムの新たな機能は、これらのメモリシステム要素に対して、これらの要素をデータ転送およびマスクモード動作の間に上記したように動作させる制御信号を生成することによって得られる。これらの信号は、図６乃至図１０に関連して以下により詳細に説明される制御ロジックによって生成される。多くの信号は、遅延素子を用いて生成されることに留意されたい。遅延の長さは、素子が信号を遅延させる間隔の個数によって示される。これらの間隔は、図５内の連続する点線間の距離に一致する。この図に示されるように、各動作の各動作周期において１１個の間隔が存在する。
【００４６】
図６を参照すると、一実施形態に従ってイネーブルＳ／Ａ＿０およびＳ／Ａ＿１を生成するように構成された論理回路が示されている。行選択信号Ｒｏｗ＿ｂｉおよびモード信号ｍｏｄｅ＿ｉが回路に入力される。（以下の説明で用いられるように、“ｉ”は、第１レベルセンスアンプの、信号が設けられる分の個数を意味する。）センスアンプのモード（ｍｏｄｅ＿ｉ）が０のとき、マルチプレクサ６４０は、ＮＯＲゲート６２０の出力を信号Ｓ／Ａ＿ｉとして供給する。ＮＯＲゲート６２０に対する２つの入力は、Ｒｏｗ＿ｂｉ、および４つの間隔によって遅延されたＲｏｗ＿ｂｉの反転信号である。Ｒｏｗ＿ｂｉは、有効な論理でないとき、ハイである。よって、Ｓ／Ａ＿ｉは、平時ローである。Ｒｏｗ＿ｂｉがローになると、Ｓ／Ａ＿ｉはハイになり、４つの間隔に亘ってハイを維持し、次いで再びローに戻る。センスアンプのモードが１のとき、マルチプレクサ６４０は、ＮＡＮＤゲート６３０の出力をＳ／Ａ＿ｉとして供給する。ＮＡＮＤゲート６３０への入力は、Ｒｏｗ＿ｂｉ、および２つの間隔によって遅延されたＲｏｗ＿ｂｉである。Ｒｏｗ＿ｂｉは有効な論理でないときはハイであるので、Ｓ／Ａ＿ｉは、モードが１のとき、平時ローである。Ｒｏｗ＿ｂｉがｍｏｄｅ＿ｉ＝０においてローになると、Ｓ／Ａ＿ｉはすぐにハイになり、Ｒｏｗ＿ｂｉがハイになった後に２つ間隔を経るまでハイを維持する。
【００４７】
図７を参照すると、一実施形態に従って選択信号ｓｅｌ＿ｉを生成するように構成された論理回路が示されている。やはり、行選択信号Ｒｏｗ＿ｂｉおよびモード信号ｍｏｄｅ＿ｉが回路への入力である。この回路では、最初の３つの要素（７１０乃至７３０）は、２つの間隔と同じ幅のパルスを生成し、他方、最後の３つ（７４０乃至７６０）は、１つまたは４つのパルスの一方によってパルスを遅延させる。ＮＯＲゲート７３０は、Ｒｏｗ＿ｂｉ、および２つの間隔によって遅延されたこの信号の反転信号を入力として受け取る。よって、ＮＯＲゲート７３０の出力は、Ｒｏｗ＿ｂｉがローになるまでローである。この時点で、ＮＯＲゲート７３０はハイになり、２つの間隔に亘ってハイを維持し、次いで、再びローになる。次いで、このパルスは、１つの間隔の遅延素子７４０を通過して、マルチプレクサ７６０の第１入力に供給される。遅延されたパルスは、また、第２遅延素子を通過し、その後、マルチプレクサ７６０の第２入力に供給される。ｍｏｄｅ＿ｉ信号は、マルチプレクサ７６０に制御入力として供給されて、１つの間隔遅延されたパルスまたは４つの間隔遅延されたパルスのいずれが選択されて選択信号ｓｅｌ＿ｉとしてマルチプレクサから出力されるべきかを制御する。
【００４８】
図８を参照すると、Ｒｏｗ＿ｂｉ、および図９乃至１１において用いられているＲｏｗＢを生成するように構成された論理回路が示されている。この回路は、２つのＮＡＮＤゲート（８１０、８２０）およびインバータ８３０から構成される。ＮＡＮＤゲート８１０への入力は、行信号（Ｒｏｗ）およびアドレア信号（ＡＤＲ０）である。ＮＡＮＤゲート８１０の出力は、Ｒｏｗ＿ｂ０である。ＮＡＮＤゲート８２０は、同様に構成され、行信号（Ｒｏｗ）およびアドレス信号ＡＤＲ１を入力として受け取り、Ｒｏｗ＿ｂ１を出力として生成する。行信号（Ｒｏｗ）は、また、インバータ８３０に入力されて信号ＲｏｗＢが生成される。
【００４９】
図９を参照すると、イコライズ信号ｅｑｌを生成するように構成された論理回路が示されている。この回路は、遅延素子９１０、ＮＡＮＤゲート９２０、マルチプレクサ９３０から構成される。Ｂｉｔ  ｍａｓｋ信号は、マルチプレクサ９３０への制御入力として用いられる。Ｂｉｔ  ｍａｓｋ信号が１のとき、マルチプレクサ９３０は接地されている入力を選択し、イコライズ信号は０である。Ｂｉｔ  ｍａｓｋ信号が０のとき、マルチプレクサ９３０はＮＡＮＤゲート９２０の出力を選択する。信号ＲｏｗＢがローのとき、ＮＡＮＤゲート９２０の出力はハイである。信号ＲｏｗＢがハイになると、ＮＡＮＤゲート９２０の出力は２つの間隔の後、ローになり、ＲｏｗＢがハイを維持している間、ローにとどまっている。
【００５０】
図１０を参照すると、第１接続信号（ｃｏｎ１）および第２レベルセンスアンプ用のイネーブル信号（２ｎｄＳ／Ａ）を生成するように構成された論理回路が示されている。この回路は、ＮＯＲゲート１０２０および３つの遅延素子１０１０、１０３０、１０４０から構成される。ＲｏｗＢ信号は、遅延素子１０１０に入力され、この遅延素子の出力は、元のＲｏｗＢ信号とともにＮＯＲゲート１０２０に入力される。ＲｏｗＢが２つの間隔に亘ってローであると、ＮＯＲゲート１０２０の両方の入力がローであり、ＮＯＲゲート出力はハイである。ＲｏｗＢがハイになると、ＮＯＲゲート１０２０の出力はローになる。ＲｏｗＢが再びローになると、ＮＯＲゲート１０２０の出力は、（遅延素子１０１０によって）１つの間隔の後にローになる。接続信号ｃｏｎ１は、１つの間隔遅延されたＮＯＲゲート１０２０の出力であるので、ｃｏｎ１はＲｏｗＢがハイになった後でローになり、ｃｏｎ１は、ＲｏｗＢがローになった後で２つの間隔の後にハイになる。第２レベルセンスアンプイネーブル信号２ｎｄＳ／Ａは接続信号ｃｏｎ１と、遅延素子１０４０によって１つの間隔、さらに遅延されていることを除いて、同じである。
【００５１】
図１１を参照すると、第２レベルセンスアンプ用の第２接続信号（ｃｏｎ２）を生成するように構成された論理回路が示されている。この回路は、インバータ１１１０、２つの遅延素子１１２０、１１４０、ＮＯＲゲート１１３０、マルチプレクサ１１５０から構成されている。読み出し信号は、マルチプレクサ１１５０への制御入力として用いられる。読み出し信号が１のとき、マルチプレクサ１１５０は接地されている入力を選択し、接続信号ｃｏｎ２は０である。読み出し信号が０のとき、マルチプレクサ１１５０は、遅延素子１１４０の出力を選択する。信号ＲｏｗＢは、ＮＯＲゲート１１３０の一方の入力に供給される。ＲｏｗＢは、また、反転されるとともに１つの間隔分遅延されて、ＮＯＲゲート１１３０の他方の入力に供給される。この結果、ＮＯＲゲート１１３０の出力は、ＲｏｗＢがローになったときにハイになり、２つの間隔に亘ってハイを維持し、再びローになる。遅延素子１１４０は、この信号を６つの間隔分遅延するので、読み出し信号はハイであり、接続信号ｃｏｎ２は、ＲｏｗＢがローになった後で６つの間隔後にハイになり、次いで、２つの間隔後に再びローになる。
【００５２】
上記の実施形態は、本発明の様々な考え得る実現方法の例であることに留意されたい。代替的な実施形態は、これらの例示的な実施形態と多くの点で異なり得る。例えば、図５との関連で上記した制御信号は、図６乃至図１１において例示されたもの以外の論理回路によって生成され得る。別の実施形態において、ある第１レベルセンスアンプから別のものへのデータ転送を、第２レベルセンスアンプを巻き込むことなく、または別の要素によってこの転送を促進することによって、直接行なうことができる。このような変形は、本開示を読むことによって当業者にとって明らかになるであろうし、添付の特許請求の範囲にて請求されている発明の範疇内にあるものと思量される。
【００５３】
当業者は、情報および信号は、様々な異なる技術を用いて表され得ることを理解するであろう。例えば、ここまでの記述に亘って言及されたデータ、命令、指令、情報、信号、ビット、シンボル等が、電圧、電流、電磁波、磁場または磁性粒子、光場または光学粒子、またはこれらのあらゆる組み合わせによって表され得る。情報および信号は、ワイヤ、金属配線、ビア、光ファイバ等を含む適切な伝送媒体を用いて、開示されたシステムの要素間で通信され得る。
【００５４】
本明細書において開示される実施形態との関連で記述された様々な例示的な論理ブロック、モジュール、回路は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、または他の論理装置、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェア要素、または、これらの、本明細書に開示の機能を実行するように設計されたあらゆる組み合わせによって、実現または実行され得る。
【００５５】
本発明によって提供され得る利点および長所は、具体的な実施形態に関して記述された。これらの利点および長所、およびそれらをもたらしまたはより明白になる要素または限定は、請求項の幾つかのまたは全ての決定的な、必要な、または必須な要素としてみなされるべきでない。本明細書で用いられている、「具備する」という文言、またはこれの他のあらゆる変形されたものは、これらの文言に続く要素または限定を含めて、非排他的であることが意図されている。よって、要素の組を具備するシステム、方法、または他の実施形態は、これらの要素のみに限定されず、明示的には提示されていないかあるいは特許請求の範囲に記載の具現化に備わっている別の要素を含み得る。
【００５６】
開示されている実施形態のこれまでの記述は、当業者が本発明を実施できるように提供されている。これらの実施形態に対する様々な変更は、当業者によって容易にあきらかとなるであろうし、本明細書で定義されている包括的な原理は、本発明の思想または範疇から逸脱することなく別の実施形態に適用されてよい。よって、本発明は、本明細書に示されている実施形態に限定されることを意図されておらず、本明細書に開示されるとともに請求の範囲で触れられている原理および新規な特徴に整合する最も広い範疇に一致しているべきである。
【図面の簡単な説明】
【００５７】
【図１】従来のメモリシステムにおいて第１（起点）メモリセルから第２（目的地）メモリセルに転送されるデータが一般的に取る経路を示すブロック図である。
【図２】本発明の一実施形態に従って、第１メモリセルから第２メモリセルに転送されるデータが取る経路を示すブロック図である。
【図３】一実施形態に従ったメモリセルアレイの構造を示す図である。
【図４】一実施形態に従った、第１レベルおよび第２レベルセンスアンプの構造および接続関係を示す図である。
【図５】図３および図４のメモリ構造の複数の動作モードを示すタイミングチャートである。
【図６】一実施形態に従った、センスアンプイネーブル信号を生成するように構成された論理回路である。
【図７】一実施形態に従った、センスアンプ選択信号を生成するように構成された論理回路である。
【図８】一実施形態に従った、センスアンプにおいて用いられる行選択信号を生成するように構成された論理回路である。
【図９】一実施形態に従った、データ線イコライズ信号を生成するように構成された論理回路である。
【図１０】一実施形態に従った、第２レベルセンスアンプ用の第１接続信号およびイネーブル信号を生成するように構成された論理回路である。
【図１１】一実施形態に従った、第２レベルセンスアンプ用の第２接続信号を生成するように構成された論理回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
2008034084000001.pdf