(57)【要約】      （修正有）【課題】電力消費を低減する方法を、特に低電圧および／または低電力のデータサンプラを提供する。【解決手段】第１段階処理部および第２段階処理部を含み、上記第１段階処理部は、各差動信号を受信し、上記各差動信号に基づいて、第１出力信号における第１エッジレートと、第２出力信号における第２エッジレートとを供給するように構成されている。上記第２段階処理部は、上記第１出力信号と上記第２出力信号との間の差を増幅し、各再生出力信号を供給するように構成されている。上記第２段階処理部は、上記第１エッジレートおよび上記第２エッジレートに基づき、第１内部信号における第３エッジレートを供給し、かつ、第２内部信号における第４エッジレートを供給する。【選択図】図２
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【特許請求の範囲】
【請求項１】
各差動信号を受信し、上記各差動信号に基づいて、第１出力信号における第１エッジレートを供給し、第２出力信号における第２エッジレートを供給するように構成されている、第１段階処理部と、
上記第１出力信号と上記第２出力信号との間の差を増幅し、各再生出力信号を供給するように構成されている、第２段階処理部とを含み、
上記第２段階処理部は、上記第１エッジレートおよび上記第２エッジレートに基づいて、第１内部信号における第３エッジレートを供給し、第２内部信号における第４エッジレートを供給する、データサンプラ。
【請求項２】
上記第１出力信号および上記第２出力信号は、クロック信号が一方の状態である間に、第１電圧にプリチャージされ、
上記第１内部信号および上記第２内部信号は、プリチャージされた上記第１出力信号とプリチャージされた上記第２出力信号に応じて、第２電圧にプリチャージされている、請求項１に記載のデータサンプラ。
【請求項３】
上記第１出力信号および上記第２出力信号は、上記クロック信号のエッジに応じて、第３電圧に遷移し、
上記第１内部信号および上記第２内部信号は、上記第１出力信号および上記第２出力信号の遷移に応じて、第４電圧に遷移する、請求項２に記載のデータサンプラ。
【請求項４】
上記第１エッジレートと上記第２エッジレートとの間の差は、第１振幅値を有する第１パルスであり、
上記第３エッジレートと上記第４エッジレートとの間の差は、第２振幅値を有する第２パルスであり、上記第２振幅値の絶対値は、上記第１振幅値の絶対値よりも大きい、請求項１に記載のデータサンプラ。
【請求項５】
上記第１段階処理部は、クロック信号の単一のエッジに応じて、上記各差動信号を評価するように構成されている、請求項１に記載のデータサンプラ。
【請求項６】
上記各差動信号は、グランドにより基準化された各差動信号である、請求項１に記載のデータサンプラ。
【請求項７】
各差動信号を受信し、各再生出力信号を供給するように構成されたサンプラを含み、
上記サンプラは、
上記各差動信号を受信し、上記各差動信号に基づいて、第１出力信号および第２出力信号を供給するように構成された第１段階処理部と、
上記第１出力信号および上記第２出力信号を受信し、上記第１出力信号および上記第２出力信号に基づいて、第１内部信号および第２内部信号を供給するように構成された第２段階処理部とを含み、
上記第１出力信号および上記第２出力信号は、クロック信号が一方の状態である間に、第１電圧にプリチャージされ、
上記第１内部信号および上記第２内部信号は、プリチャージされた上記第１出力信号およびプリチャージされた上記第２出力信号に基づいて、第２電圧にプリチャージされる、電子システム。
【請求項８】
上記第１段階処理部は、上記クロック信号のエッジに応じた評価期間の間に、上記第１出力信号と上記第２出力信号の遷移を行うように構成されている、請求項７に記載の電子システム。
【請求項９】
上記第２段階処理部は、上記評価期間の間に、かつ、上記第１出力信号と上記第２出力信号とにおける遷移に応じて、上記第１内部信号と上記第２内部信号の遷移を行うように構成されている、請求項８に記載の電子システム。
【請求項１０】
上記第２段階処理部は、上記第１内部信号と上記第２内部信号との間の差に基づいて、上記各再生出力信号を供給するように構成されている、請求項７に記載の電子システム。
【請求項１１】
上記各再生出力信号を受信し、少なくとも１つのデータ出力信号を供給するように構成されているラッチを含む、請求項７に記載の電子システム。
【請求項１２】
上記第１段階処理部は、上記各差動信号に基づいて、上記第１出力信号における第１エッジレートを供給し、上記第２出力信号における第２エッジレートを供給するように構成されている、請求項７に記載の電子システム。
【請求項１３】
上記第２段階処理部は、上記第１エッジレートおよび上記第２エッジレートに基づいて、上記第１内部信号における第３エッジレートを供給し、上記第２内部信号における第４エッジレートを供給するように構成されている、請求項１２に記載の電子システム。
【請求項１４】
各差動信号を、第１段階処理部にて受信するための手段と、
上記各差動信号に基づいて、上記第１段階処理部から、第１出力信号および第２出力信号を供給するための手段と、
上記第１出力信号および上記第２出力信号を、クロック信号に基づいて、第１電圧にプリチャージするための手段と、
上記第１出力信号および上記第２出力信号を、第２段階処理部において受信するための手段と、
第１内部信号および第２内部信号を、上記第１出力信号および上記第２出力信号に基づいて供給するための手段と、
上記第１内部信号および上記第２内部信号を、プリチャージされた上記第１出力信号およびプリチャージされた上記第２出力信号に基づいて、第２電圧にプリチャージするための手段とを含む、データサンプラ。
【請求項１５】
再生出力信号を供給するために、上記第１内部信号と上記第２内部信号との間の差を増幅するための手段と、
少なくとも１つのデータ出力信号を供給するために、上記再生出力信号をラッチするための手段とを含む、請求項１４に記載のデータサンプラ。
【請求項１６】
第１出力信号および第２出力信号を供給するための上記手段は、
上記各差動信号に基づいて、上記第１出力信号における第１エッジレートを供給し、かつ、上記第２出力信号における第２エッジレートを供給するための手段を有する、請求項１４に記載のデータサンプラ。
【請求項１７】
第１内部信号および第２内部信号を供給するための上記手段は、
上記第１エッジレートおよび上記第２エッジレートに基づいて、上記第１内部信号における第３エッジレートを供給し、かつ、上記第２内部信号における第４エッジレートを供給するための手段を有する、請求項１６に記載のデータサンプラ。
【請求項１８】
各差動信号を、第１段階処理部において受信するための手段と、
上記各差動信号に基づいて、第１出力信号における第１エッジレートを供給し、かつ、第２出力信号における第２エッジレートを供給するための手段と、
上記第１出力信号および上記第２出力信号を、第２段階処理部において受信するための手段と、
上記第１エッジレートおよび上記第２エッジレートに基づいて、第１内部信号における第３エッジレートを供給し、かつ、第２内部信号における第４エッジレートを供給するための手段とを含む、データサンプラ。
【請求項１９】
第１出力信号における第１エッジレートを供給し、かつ、第２出力信号における第２エッジレートを供給するための上記手段は、
上記第１出力信号および上記第２出力信号を、クロック信号に基づいて、第１電圧にプリチャージするための手段と、
上記第１出力信号および上記第２出力信号を、上記クロック信号のエッジに応じて、第２電圧に遷移させるための手段とを含む、請求項１８に記載のデータサンプラ。
【請求項２０】
第１内部信号における第３エッジレートを供給し、第２内部信号における第４エッジレートを供給するための上記手段は、
上記第１内部信号および上記第２内部信号を、プリチャージされた上記第１出力信号およびプリチャージされた上記第２出力信号に基づいて、第３電圧にプリチャージするための手段と、
上記第１内部信号および上記第２内部信号を、遷移された上記第１出力信号および遷移された上記第２出力信号に応じて、第４電圧に遷移させるための手段とを含む、請求項１９に記載のデータサンプラ。
【請求項２１】
各差動信号を、第１段階処理部において受信する工程と、
第１出力信号および第２出力信号を、クロック信号に基づいて、第１電圧にプリチャージする工程と、
第１内部信号および第２内部信号を、プリチャージされた上記第１出力信号およびプリチャージされた上記第２出力信号に基づいて、第２電圧にプリチャージする工程と、
第１出力信号および第２出力信号を、上記各差動信号と上記クロック信号のエッジとに基づいて、遷移させる工程と、
第１出力信号および第２出力信号を、第２段階処理部において受信する工程と、
上記第１内部信号および上記第２内部信号を、上記第１出力信号および上記第２出力信号に基づいて、遷移させる工程とを含む、データ標本化方法。
【請求項２２】
各再生出力信号を供給するために、上記第１内部信号と上記第２内部信号との間の差を増幅する工程と、
少なくとも１つのデータ出力信号を供給するために、上記各再生出力信号をラッチする工程とを含む、請求項２１に記載のデータ標本化方法。
【請求項２３】
第１出力信号および第２出力信号を遷移させる上記工程は、
上記各差動信号に基づいて、上記第１出力信号における第１エッジレートを供給し、かつ、上記第２出力信号における第２エッジレートを供給する工程を含む、請求項２１に記載のデータ標本化方法。
【請求項２４】
上記第１内部信号および上記第２内部信号を遷移させる上記工程は、
上記第１エッジレートおよび上記第２エッジレートに基づいて、上記第１内部信号にける第３エッジレートを供給し、かつ、上記第２内部信号における第４エッジレートを供給する工程を含む、請求項２３に記載のデータ標本化方法。
【請求項２５】
各差動信号を、第１段階処理部において受信する工程と、
上記各差動信号に基づいて、第１出力信号における第１エッジレートを供給し、かつ、第２出力信号における第２エッジレートを供給する工程と、
上記第１出力信号および上記第２出力信号を第２段階処理部において受信する工程と、
上記第１エッジレートおよび上記第２エッジレートに基づいて、第１内部信号における第３エッジレートを供給し、かつ、第２内部信号における第４エッジレートを供給する工程とを含む、データ標本化方法。
【請求項２６】
第１出力信号における第１エッジレートを供給し、かつ、第２出力信号における第２エッジレートを供給する上記工程は、
上記第１出力信号および上記第２出力信号を、クロック信号に基づいて、第１電圧にプリチャージする工程と、
上記第１出力信号および上記第２出力信号を、クロック信号のエッジに応じて、第２電圧に遷移させる工程とを有する、請求項２５に記載のデータ標本化方法。
【請求項２７】
第１内部信号における第３エッジレートを供給し、かつ、第２内部信号における第４エッジレートを供給する上記工程は、
プリチャージされた上記第１出力信号およびプリチャージされた上記第２出力信号に応じて、上記第１内部信号および上記第２内部信号を第３電圧にプリチャージする工程と、
遷移された上記第１出力信号および遷移された上記第２出力信号に応じて、上記第１内部信号および上記第２内部信号を第４電圧に遷移させる工程とを含む、請求項２６に記載のデータ標本化方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［背景］
通常、コンピュータシステムは、互いに通信してシステムアプリケーションを行う複数の集積回路を含む。多くの場合、上記コンピュータシステムは、１以上のホストコントローラと、デュアルインラインメモリモジュール（ＤＩＭＭ）、グラフィックスカード、オーディオカード、ファクシミリカード、および、モデムカードのような１以上の電子的なサブシステムアセンブリとを含む。
【０００２】
システム機能を実行するために、上記ホストコントローラおよび上記サブシステムアセンブリは、シリアル通信リンクおよびパラレル通信リンクのような通信リンクを介して互いに通信する。
【０００３】
シリアル通信リンクは、フルバッファドＤＩＭＭ（ＦＢ−ＤＩＭＭ）の、アドバンスドメモリバッファ（ＡＭＢ）規格、周辺構成要素インターコネクトエクスプレス（ＰＣＩｅ）規格、および、他の任意の好適なシリアル通信リンクインターフェースを用いるリンクを含む。
【０００４】
ＡＭＢ用チップは、ＦＢ−ＤＩＭＭにおける主要装置である。上記ＡＭＢは、２つの各シリアルリンク（一方は上り（のぼり）側のトラフィック用、他方は下り（くだり）側のトラフィック用）と、上記ＦＢ−ＤＩＭＭにおけるダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような、オンボードメモリへのバスとを有する。
【０００５】
下り側のシリアルリンク（サウスバウンド）を介して送信された、上記ホストコントローラからのシリアルデータは、一時的にバッファされ、その後、上記ＦＢ−ＤＩＭＭにおけるメモリに送信される。上記シリアルデータは、アドレスと、データと、上記メモリに与えられ、上記ＡＭＢにおいて変換され、上記メモリのバスに送信されたコマンド情報とを含んでいる。
【０００６】
上記ＡＭＢは、上記ホストコントローラによって指令されたように、上記メモリへの書き込み、および、上記メモリからの読み出しを行う。この読み出されたデータは、シリアルデータに変換され、上り側のシリアルリンク（ノースバウンド）上の上記ホストコントローラに返送される。
【０００７】
上記ＡＭＢは、同じチャネル上のＦＢ−ＤＩＭＭ間のリピータとしても機能する。上記ＡＭＢは、上記ホストコントローラまたはより上り側のＡＭＢに接続されている一次サウスバウンドリンクから、二次サウスバウンドリンクを介して、次のＦＢ−ＤＩＭＭのより下り側のＡＭＢに情報を転送する。上記ＡＭＢは、より下り側のＦＢ−ＤＩＭＭ内の情報を二次ノースバウンドリンクから受信し、上記情報を上記ＡＭＢ自体の情報と同化させた後、上記情報を、一次ノースバウンドリンクを介して、上記より上り側のＡＭＢまたはホストコントローラに送信する。
【０００８】
これによって、複数のＦＢ−ＤＩＭＭ間にデイジーチェーン連結が形成される。ＦＢ−ＤＩＭＭチャンネルアーキテクチャの主要な特性は、高速である点、シリアルである点、チャネル上の上記ホストコントローラとＦＢ−ＤＩＭＭとの間がポイントトゥーポイント接続である点である。上記ＡＭＢの規格は、シリアル差動伝送に基づいている。
【０００９】
ＰＣＩｅも、高速であり、差動信号ペアを介してデータを通信するシリアルリンクである。ＰＣＩｅリンクは、双方向、シリアル、「レーン」として公知のポイントトゥーポイント接続を中心に形成されている。電気的レベルでは、各レーンは、１レーンにつき合計４データ線のために、２つの単方向低電圧の差動信号ペア、１つの送信ペア、および、１つの受信ペアを利用できる。
【００１０】
任意の２つの各ＰＣＩｅ装置間の接続は、リンクとして知られており、１以上のレーンをまとめたものから形成されている。全ての各ＰＣＩｅ装置は、最小限、シングルレーン（×１）リンクをサポートしている。適宜、×２、×４、×８、×１２、×１６、×３２、または、それ以上のレーンからなる、より広域のリンクをサポートする装置もある。
【００１１】
ＡＭＢおよびＰＣＩｅのような各高速通信リンクは、多くの場合、カレントモード論理（ＣＭＬ）信号のようなグランド基準信号を用いて、データを通信する。これらの各データ信号は、データサンプラとも呼ばれるデータサンプリング回路を介して標本化され、上記データを復元する。
【００１２】
通常、上記データサンプラは、ｎ型金属酸化膜半導体（ＮＭＯＳ）に基づいた回路であり、上記ＮＭＯＳに基づいたデータサンプラを介した標本化のために、レベルシフタを用いて、グランド基準信号のコモンモードレベルを上昇させている。
【００１３】
上記ＮＭＯＳに基づいたデータサンプラによって消費される電流に加えて、上記レベルシフタによって、電力が消費される。製造業者は、電力消費を低減する方法を、特に低電圧および／または低電力のアプリケーションに、求め続けている。
【００１４】
上記およびその他の理由から、本発明のための必要性がある。
【００１５】
［概要］
本発明の一形態は、第１段階処理部および第２段階処理部を含むデータサンプラを提供する。上記第１段階処理部は、各差動信号を受信し、上記各差動信号に基づいて、第１出力信号における第１エッジレートと、第２出力信号における第２エッジレートとを供給するように構成されている。上記第２段階処理部は、上記第１出力信号と上記第２出力信号との間の差を増幅し、再生出力信号を供給するように構成されている。上記第２段階処理部は、上記第１エッジレートおよび上記第２エッジレートに基づいて、第１内部信号内の第３エッジレートを供給し、第２内部信号内の第４エッジレートを供給する。
【００１６】
［図面の簡単な説明］
添付の図面は、本発明をより理解するために含まれ、本明細書に包含され、その一部を構成する。上記図面は、本発明の実施形態を説明し、本明細書とともに、本発明の原理を説明するためのものである。本発明の他の実施形態および本発明が意図する多くの利点については、以下の詳細な説明を参照することにより、容易に理解できるであろう。上記図面の構成要素は、必ずしも実際の互いの相対的な縮尺とはなっていない。同様の参照符号は、対応する同様の部材を指すものである。
【００１７】
図１は、本発明によるコンピュータシステムの一実施形態を示す図である。図２は、データサンプラの一実施形態を示す図である。図３は、第１段階処理部の一実施形態を示す図である。図４は、第２段階処理部の一実施形態を示す図である。図５は、ラッチの一実施形態を示す図である。
図６は、データサンプラおよびラッチの、一実施形態の動作を示すタイミング図である。図７は、２段階処理データサンプラの、セットアップ時間とホールド時間とを加算した時間の、プロセス電圧温度（ＰＶＴ）コーナ解析表である。図８は、クロック信号のエッジからデータサンプラの出力までの時間を示すＰＶＴコーナ解析表である。
【００１８】
［詳細な説明］
以下の詳細な説明では、本出願の一部を構成する添付の図面を参照する。上記図面は、本発明を実施する具体的な実施形態を、実例として示す。この点に関連して、方向を示す「上」、「下」、「前」、「後」、「先端」、「後端」などのような用語を、記載した図面の方向を参照しながら用いる。本発明の実施形態の構成要素は、様々な多くの方向に設置され得るので、方向を示す上記用語を、もっぱら説明の目的で用いるのであり、決して本発明を限定する目的で用いていない。本発明の範囲から逸脱することなく、他の実施形態を用いてもよく、構造的変更または論理的変更がなされてもよいことについて、理解されたい。従って、以下の詳細な説明は、限定の意味で解釈されるべきではない。本発明の範囲は、添付の特許請求の範囲によって規定されるものである。
【００１９】
図１は、本発明によるコンピュータシステム２０の一実施形態を示すブロック図である。コンピュータシステム２０は、ホストコントローラ２２およびサブシステムアセンブリ２４を含む。ホストコントローラ２２は、通信リンク２６を介して、サブシステムアセンブリ２４に電気的に結合されている。ホストコントローラ２２は、通信リンク２６を介して、サブシステムアセンブリ２４を制御し、システムの機能を提供する。一実施形態では、ホストコントローラ２２は、メモリコントローラである。
【００２０】
一実施形態においては、サブシステムアセンブリ２４は、ＦＢ−ＤＩＭＭであり、ホストコントローラ２２は、上記ＦＢ−ＤＩＭＭを制御して、システムメモリの機能を提供する。他の実施形態では、サブシステムアセンブリ２４は、グラフィックスカード、オーディオカード、ファクシミリカード、または、モデムカードのような、任意の好適なサブシステムアセンブリであり、ホストコントローラ２２は、サブシステムアセンブリ２４を制御して、それに応じたシステムの機能を提供する。
【００２１】
サブシステムアセンブリ２４は、データサンプラ２８およびラッチ３０を含む。データサンプラ２８は、通信リンク２６およびデータ通信路３２を介して、ホストコントローラ２２に電気的に結合されている。一実施形態では、データ通信路３２は、通信リンク２６を介して、ホストコントローラ２２から信号を受信する１以上の各バッファを含み、データサンプラ２８に各バッファ信号を供給する。
【００２２】
一実施形態においては、データ通信路３２は、通信リンク２６を介して、ホストコントローラ２２からＣＭＬ信号を受信する１以上の各ＣＭＬバッファを含み、データサンプラ２８に対し各ＣＭＬバッファ信号を供給する。
【００２３】
他の各実施形態では、データ通信路３２は、通信リンク２６を介して、ホストコントローラ２２から信号を受信する任意の好適な回路を含み、データサンプラ２８に対し各信号を供給する。他の各実施形態では、データ通信路３２は、上記受信する任意の好適な回路以外のいかなる回路も含まない。
【００２４】
データサンプラ２８は、各ＣＭＬ信号および他の各グランド基準信号のような、低コモンモードレベルを有する各信号を受信するように構成されている。上記各信号をデータサンプラ２８が受信する前に、レベルシフタを用いて、上記各低コモンモードレベル信号のコモンモードレベルを向上させる必要はない。したがって、データサンプラ２８は、電力必要量を低減でき、低電圧および／または低電力のアプリケーションにおいて、特に有効である。
【００２５】
データサンプラ２８は、再生出力信号路３４を介して、ラッチ３０に電気的に結合されている。ラッチ３０は、データ出力路３６を介して、サブシステムアセンブリ２４内の回路に電気的に結合されている。データサンプラ２８は、通信リンク２６およびデータ通信路３２を介して、ホストコントローラ２２から信号を受信し、再生出力信号路３４を介して、ラッチ３０に再生出力信号を供給する。ラッチ３０は、上記各再生出力信号を受信し、上記各再生出力信号内においてラッチされたデータを、データ出力信号とし、データ出力路３６を介してサブシステムアセンブリ２４内の他の回路に供給する。
【００２６】
一実施形態では、通信リンク２６は、ホストコントローラ２２とサブシステムアセンブリ２４との間にデータを通信する、１以上の各差動信号ペアを含む。一実施形態では、通信リンク２６は、１つの差動信号ペアを含む。一実施形態では、通信リンク２６は、通信リンク２６を介して双方向にデータを通信する、複数の各差動信号ペアを含む。
【００２７】
一実施形態においては、サブシステムアセンブリ２４は、通信リンク２６を介してホストコントローラ２２にデイジーチェーン連結された複数の各ＦＢ−ＤＩＭＭの内の１つである、単一のＦＢ−ＤＩＭＭである。上記デイジーチェーン連結された複数の各ＦＢ−ＤＩＭＭは、それぞれ、ＡＭＢシリアル通信リンクを提供する少なくとも１つのＡＭＢを含む。
【００２８】
上記ＡＭＢシリアル通信リンクは、通信リンク２６において、各差動ペアの各ＣＭＬ信号を含む。上記各ＦＢ−ＤＩＭＭは、それぞれ、通信リンク２６における上記各差動ペアを介して上記各ＣＭＬ信号を受信し、対応するラッチ３０に再生出力信号を供給する、１以上のデータサンプラ２８を含む。ラッチ３０は、上記ＡＭＢおよび上記ＦＢ−ＤＩＭＭであるサブシステムアセンブリ２４に、データ出力信号を供給する。
【００２９】
一実施形態では、ホストコントローラ２２およびサブシステムアセンブリ２４は、通信リンク２６において、ＰＣＩｅシリアル通信リンクを提供する。上記ＰＣＩｅシリアル通信リンクは、通信リンク２６において、各差動ペアの各ＣＭＬ信号を含む、交流結合されたインターフェースである。
【００３０】
各サブシステムアセンブリ２４は、通信リンク２６における上記差動ペアを介して上記ＣＭＬ信号を受信し、それぞれの対応するラッチ３０に再生出力信号を供給する、１以上のデータサンプラ２８を含む。ラッチ３０は、サブシステムアセンブリ２４にデータ出力信号を供給する。他の実施形態では、ホストコントローラ２２およびサブシステムアセンブリ２４は、他の任意の好適な通信リンクを介して通信してもよい。
【００３１】
図２は、データサンプラ２８の一実施形態を示すブロック図である。上記データサンプラは、データ通信路３２を介して入力信号ＩＮＰを受信し、再生出力信号路３４を介して再生出力信号ＲＯＵＴを供給する。データサンプラ２８は第１段階処理部４０を含む。上記第１段階処理部は、出力信号路４４を介して、第２段階処理部４２に電気的に結合されている。第１段階処理部４０は、データ通信路３２を介して、ホストコントローラ２２のような他の回路に電気的に結合されている。第２段階処理部４２は、再生出力信号路３４を介して、ラッチ３０のような他の回路に電気的に結合されている。
【００３２】
第１段階処理部４０は、クロック増幅器であり、データ通信路３２での入力信号ＩＮＰを受信し、データ通信路３２における、受信した入力信号ＩＮＰを標本化して、アドレスデータ、書き込みデータ、コマンドデータ、および／または、クロックのような、データを再生する。
【００３３】
第１段階処理部４０は、データ通信路３２における、低コモンモードレベルの入力信号ＩＮＰを受信し、出力信号路４４を介して、出力信号ＳＯＵＴを第２段階処理部４２に供給するように構成されている。出力信号路４４の出力信号ＳＯＵＴは、データ通信路３２の受信された入力信号ＩＮＰを標本化することによって得られたデータ情報を含む。
【００３４】
第２段階処理部４２は、再生可能な構造であり、出力信号路４４の出力信号ＳＯＵＴを受信し、再生出力信号路３４での再生出力信号ＲＯＵＴを供給する。一実施形態では、再生出力信号路３４での再生出力信号ＲＯＵＴは、データ通信路３２の入力信号ＩＮＰよりも高いコモンモードレベルを有している。
【００３５】
一実施形態では、再生出力信号路３４の再生出力信号ＲＯＵＴを、クロック復元システムにおいて用いることができる。一実施形態では、第１段階処理部４０は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）のクロックされた増幅器である。
【００３６】
一実施形態では、第１段階処理部４０は、データ通信路３２での差動入力信号ＩＮＰを受信し、出力信号路４４にて２つの各出力信号ＳＯＵＴを供給する。第１段階処理部４０は、出力信号路４４での２つの各出力信号ＳＯＵＴのいずれか一方において第１エッジレートを供給し、出力信号路４４での２つの各出力信号ＳＯＵＴの他方において第２エッジレートを供給する。上記第１エッジレートおよび上記第２エッジレートは、データ通信路３２での各差動入力信号ＩＮＰ間の差に基づいている。
【００３７】
第２段階処理部４２は、出力信号路４４での２つの各出力信号ＳＯＵＴを受信し、上記第１エッジレートと上記第２エッジレートとの間の差に基づいて、第１内部信号においての第３エッジレートを供給し、第２内部信号においての第４エッジレートを供給する。第２段階処理部４２は、出力信号路４４での２つの各出力信号ＳＯＵＴ間の差を増幅し、再生出力信号路３４での各再生出力信号ＲＯＵＴを供給する。
【００３８】
一実施形態では、第１段階処理部４０は、データ通信路３２での各差動入力信号ＩＮＰを受信し、データ通信路３２での上記各差動入力信号ＩＮＰに基づいて、出力信号路４４に２つの各出力信号ＳＯＵＴを供給する。第２段階処理部４２は、出力信号路４４での２つの各出力信号ＳＯＵＴを受信し、出力信号路４４からの２つの各出力信号ＳＯＵＴに基づいて、第１内部信号および第２内部信号を供給する。
【００３９】
第１段階処理部４０は、クロック信号の一方の状態（ハイレベルまたはローレベル）である間に、出力信号路４４の２つの各出力信号ＳＯＵＴを、第１電圧に向かって、または、実質的に第１電圧に、それぞれプリチャージする。これによって、上記クロック信号が上記一方の状態である間に、第２段階処理部４２は、自動的に、第１内部信号および第２内部信号を、第２電圧に向かって、または、実質的に第２電圧に、それぞれプリチャージすることになる。
【００４０】
上記クロック信号が逆位相（他方の状態）である間に、第１段階処理部４０は、データ通信路３２での各入力信号ＩＮＰを標本化し、出力信号路４４からの２つの各出力信号ＳＯＵＴの遷移を行う。第２段階処理部４２は、出力信号路４４からの２つの各出力信号ＳＯＵＴの遷移速度に基づいて、第１内部信号および第２内部信号を遷移させて、再生出力信号路３４での各再生出力信号ＲＯＵＴを供給する。
【００４１】
図３は、ＰＭＯＳに基づいたクロック化された増幅器である、第１段階処理部４０の一実施形態を示す回路図である。第１段階処理部４０は、データ通信路３２を介して、データ通信路３２ａの差動入力信号ＩＮＰＰ、および、データ通信路３２ｂの差動入力信号ＩＮＰＮを受信し、出力信号路４４を介して、出力信号路４４ａの出力信号ＳＯＵＴＰ、および、出力信号路４４ｂの出力信号ＳＯＵＴＮを供給する。データ通信路３２ａの入力信号ＩＮＰＰおよびデータ通信路３２ｂの入力信号ＩＮＰＮは、ＣＭＬ信号およびその他のグランド基準信号の電圧レベルと同様の、低コモンモード電圧レベルを有している。
【００４２】
第１段階処理部４０は、ＰＭＯＳの各入力用トランジスタ６０、６２の差動ペア、ＰＭＯＳの１つの評価用トランジスタ６４、および、ＮＭＯＳの２つの各プリチャージ用トランジスタ６６、６８を含む。第１入力用トランジスタ６０のゲートは、データ通信路３２ｂの入力信号ＩＮＰＮを受信し、第２入力用トランジスタ６２のゲートは、データ通信路３２ａの入力信号ＩＮＰＰを受信する。
【００４３】
評価用トランジスタ６４のドレインソース路の一端は、電源ＶＤＤである端子７０に電気的に結合されている。評価用トランジスタ６４のドレインソース路の他端は、ノード７２において、第１入力用トランジスタ６０のドレインソース路の一端と、第２入力用トランジスタ６２のドレインソース路の一端に電気的に結合されている。評価用トランジスタ６４のゲートは、ノード７４におけるクロック信号ＣＬＫを受信している。
【００４４】
第１プリチャージ用トランジスタ６６のゲート、および、第２プリチャージ用トランジスタ６８のゲートは、ノード７４でのクロック信号ＣＬＫを受信する。第１プリチャージ用トランジスタ６６のドレインソース路の一端は、出力信号路４４ａにおいて、第１入力用トランジスタ６０のドレインソース路の他端に電気的に結合されている。
【００４５】
第１プリチャージ用トランジスタ６６のドレインソース路の他端は、ノード７６において、グランドのような基準電位に電気的に結合されている。第２プリチャージ用トランジスタ６８のドレインソース路の一端は、出力信号路４４ｂにおいて、第２入力用トランジスタ６２のドレインソース路の他端に電気的に結合されている。第２プリチャージ用トランジスタ６８のドレインソース路の他端は、ノード７６において、上記基準電位に電気的に結合されている。
【００４６】
動作中、ノード７４におけるクロック信号ＣＬＫが高電圧レベルである場合、評価用トランジスタ６４はＯＦＦバイアスされ、各プリチャージ用トランジスタ６６、６８はＯＮバイアスされる。出力信号路４４ａの出力信号ＳＯＵＴＰ、および、出力信号路４４ｂの出力信号ＳＯＵＴＮは、各プリチャージ用トランジスタ６６、６８によって、グランドのような基準電位の電圧レベルとほぼ同レベルの低電圧レベルに、放電またはプリチャージされる。
【００４７】
同様に、ノード７２における電圧は、各入力用トランジスタ６０、６２、および、各プリチャージ用トランジスタ６６、６８によって、ほぼ低電圧レベルに放電する。ノード７４におけるクロック信号ＣＬＫの高電圧レベルの位相（状態）を、プリチャージ期間と呼ぶ。
【００４８】
ノード７４におけるクロック信号ＣＫＬの立ち下りエッジは、評価期間をトリガする。上記評価期間の間に、データ通信路３２ａの入力信号ＩＮＰＰ、および、データ通信路３２ｂの入力信号ＩＮＰＮを標本化して、データ情報を再生する。ノード７４におけるクロック信号ＣＬＫが低電圧レベルに遷移するにつれて、各プリチャージ用トランジスタ６６、６８はＯＦＦバイアスされ、評価用トランジスタ６４はＯＮバイアスされる。
【００４９】
データ通信路３２ａの入力信号ＩＮＰＰおよびデータ通信路３２ｂの入力信号ＩＮＰＮは、低コモンモードの電圧レベルを有する各差動信号である。各入力用トランジスタ６０、６２のいずれか一方は、低ゲート電圧を受信し、各入力用トランジスタ６０、６２の他方よりも強くＯＮバイアスされる。
【００５０】
上記のより強くＯＮバイアスされた入力用トランジスタ６０または入力用トランジスタ６２に結合されている、出力信号路４４ａの出力信号ＳＯＵＴＰまたは出力信号路４４ｂの出力信号ＳＯＵＴＮは、ＯＦＦバイアス、または、より少なくＯＮバイアスされた入力用トランジスタ６０または入力用トランジスタ６２に結合された、出力信号路４４ａの出力信号ＳＯＵＴＰまたは出力信号路４４ｂの出力信号ＳＯＵＴＮよりも速いエッジにおいて、高電圧レベルに向かって、または、実質的に高電圧レベルに、充電するか、または、立ち上がる。
【００５１】
出力信号路４４ａの出力信号ＳＯＵＴＰと出力信号路４４ｂの出力信号ＳＯＵＴＮとにおける立ち上がりエッジ間の差は、データ通信路３２ａの入力信号ＩＮＰＰと、データ通信路３２ｂの入力信号ＩＮＰＮとの間の差、および、標本化されたデータ情報に対応している。出力信号路４４ａの出力信号ＳＯＵＴＰまたは出力信号路４４ｂの出力信号ＳＯＵＴＮは、ほぼ同一の高電圧レベルに立ち上がる。
【００５２】
例えば、データ通信路３２ａのＩＮＰＰが、データ通信路３２ｂのＩＮＰＮよりも高い電圧レベルである場合、入力用トランジスタ６０は、入力用トランジスタ６２よりも強くＯＮバイアスされる。出力信号路４４ａの出力信号ＳＯＵＴＰは、入力用トランジスタ６０によって、より速いエッジレートにおいて高電圧レベルに立ち上がり、出力信号路４４ｂの出力信号ＳＯＵＴＮは、入力用トランジスタ６２によって、より遅いエッジレートにおいて高電圧レベルに上昇する。
【００５３】
同様に、データ通信路３２ａのＩＮＰＰが、データ通信路３２ｂのＩＮＰＮよりも低い電圧レベルである場合、入力用トランジスタ６２は、入力用トランジスタ６０よりも強くＯＮバイアスされる。出力信号路４４ａの出力信号ＳＯＵＴＰは、入力用トランジスタ６０によって、より遅いエッジレートにおいて、高電圧レベルに立ち上がり、出力信号路４４ｂの出力信号ＳＯＵＴＮは、入力用トランジスタ６２によって、より速いエッジレートにおいて、高電圧レベルに立ち上がる。
【００５４】
出力信号路４４ａの出力信号ＳＯＵＴＰと、出力信号路４４ｂの出力信号ＳＯＵＴＮとにおけるエッジレート間の差は、データ通信路３２ａの入力信号ＩＮＰＰとデータ通信路３２ｂの入力信号ＩＮＰＮとの間の差に、および、標本化されたデータ情報に対応している。
【００５５】
ノード７４におけるクロック信号ＣＬＫが、高電圧レベルに遷移するにつれて、第１段階処理部４０は、プリチャージ期間に入る。評価用トランジスタ６４は、ＯＦＦバイアスされ、各プリチャージ用トランジスタ６６、６８はＯＮバイアスされる。出力信号路４４ａの出力信号ＳＯＵＴＰおよび出力信号路４４ｂの出力信号ＳＯＵＴＮは、上記基準電位の電圧レベルとほぼ同レベルである低電圧レベルにプリチャージされる。ノード７２における電圧は、各入力用トランジスタ６０、６２、および、各プリチャージ用トランジスタ６６．６８によって、低電圧レベルに放電する。ノード７４におけるクロック信号ＣＬＫの立ち下りエッジによって、データ標本化が連続的に行われる。
【００５６】
出力信号路４４ａの出力信号ＳＯＵＴＰおよび出力信号路４４ｂの出力信号ＳＯＵＴＮは、出力信号路４４を介して、第２段階処理部４２によって受信される。第２段階処理部は、出力信号路４４ａの出力信号ＳＯＵＴＰと出力信号路４４ｂの出力信号ＳＯＵＴＮとの間の差を増幅し、再生出力信号路３４の再生出力信号ＲＯＵＴを供給する。ラッチ３０は、再生出力信号路３４の再生出力信号ＲＯＵＴを受信し、データ出力路３６を介して、サブシステムアセンブリ２４に対し、ラッチされたデータ出力信号を供給する。
【００５７】
図４は、信号再生可能な構造である、第２段階処理部４２の一実施形態を示す回路図である。第２段階処理部４２は、出力信号路４４を介して、第１段階処理部４０に電気的に結合されている。第２段階処理部４２は、出力信号路４４を介して、第１段階処理部４０から出力信号路４４ａの出力信号ＳＯＵＴＰ、および、出力信号路４４ｂの出力信号ＳＯＵＴＮを受信する。
【００５８】
第２段階処理部４２は、再生出力信号路３４を介して、ラッチ３０のような他の回路に電気的に結合され、再生出力信号路３４を介して、他の回路に、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰ、および、再生出力信号路３４ｂの再生出力信ＲＯＵＴＮを供給する。再生出力信号路３４ａの再生出力信号ＲＯＵＴＰ、および、再生出力信号路３４ｂの再生出力信ＲＯＵＴＮは、データ通信路３２ａの差動入力信号ＩＮＰＰ、および、データ通信路３２ｂの差動入力信号ＩＮＰＮよりも高いレベルのコモンモード電圧を有している。
【００５９】
一実施形態では、第２段階処理部４２は、各信号を、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰ、および、再生出力信号路３４ｂの再生出力信号ＲＯＵＴＰにして供給する。これらの再生出力信号は、相補（コンプリメンタリ）型金属酸化膜半導体（ＣＭＯＳ）の各回路を駆動する。
【００６０】
第２段階処理部４２は、差動回路用ペアの各入力トランジスタ１００、１０２、各プリチャージ用トランジスタ１０４、１０６、１０８、１１０、および、各再生用トランジスタ１１２、１１４、１１６、１１８を含む。各入力用トランジスタ１００、１０２、および、各再生用トランジスタ１１６、１１８は、ＮＭＯＳトランジスタである。各プリチャージ用トランジスタ１０４、１０６、１０８、１１０、および、各再生用トランジスタ１１２、１１４は、ＰＭＯＳトランジスタである。
【００６１】
第１再生用トランジスタ１１２および第３再生用トランジスタ１１６は、第２再生用トランジスタ１１４および第４再生用トランジスタ１１８に対しクロス結合されている。第１再生用トランジスタ１１２および第３再生用トランジスタ１１６の各ドレインソース路は、再生出力信号路３４ａにおいて互いに電気的に結合され、第２再生用トランジスタ１１４および第４再生用トランジスタ１１８のゲートに電気的に結合され、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰを供給する。
【００６２】
第２再生用トランジスタ１１４および第４再生用トランジスタ１１８の各ドレインソース路は、再生出力信号路３４ｂにおいて電気的に互いに結合され、第１再生用トランジスタ１１２および第３再生用トランジスタ１１６のゲートに電気的に結合され、再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮを供給する。
【００６３】
クロス結合された上記トランジスタでは、第１再生用トランジスタ１１２のドレインソース路の一端と、第２再生用トランジスタ１１４のドレインソース路の一端とは、ノード１２０において、電源ＶＤＤに電気的に結合されている。第１再生用トランジスタ１１２のドレインソース路の他端は、再生出力信号路３４ａにて、第３再生用トランジスタ１１６のドレインソース路の一端と、第２再生用トランジスタ１１４および第４再生用トランジスタ１１８の各ゲートとに電気的に結合されている。
【００６４】
第２再生用トランジスタ１１４のドレインソース路の他端は、再生出力信号路３４ｂにて、第４再生用トランジスタ１１８のドレインソース路の一端と、第１再生用トランジスタ１１２および第３再生用トランジスタ１１６の各ゲートとに電気的に結合されている。
【００６５】
第１入力用トランジスタ１００のゲートは、出力信号路４４ｂにおいて、第１プリチャージ用トランジスタ１０４のゲートと、第２プリチャージ用トランジスタ１０６のゲートとに電気的に結合されており、これら２つの各ゲートは、出力信号路４４を介して、出力信号路４４ｂの出力信号ＳＯＵＴＮを受信する。第１プリチャージ用トランジスタ１０４のドレインソース路の一端と、第２プリチャージ用トランジスタ１０６のドレインソース路の一端とは、ノード１２０において、電源ＶＤＤに電気的に結合されている。
【００６６】
第１プリチャージ用トランジスタ１０４のドレインソース路の他端は、ノード１２２において、第１入力用トランジスタ１００のドレインソース路の一端と、第３再生用トランジスタ１１６のドレインソース路の他端とに電気的に結合されている。第２プリチャージ用トランジスタ１０６のドレインソース路の他端は、再生出力信号路３４ａにおいて、第３再生用トランジスタ１１６のドレインソース路の一端と、第１再生用トランジスタ１１２のドレインソース路の他端とに電気的に結合されている。第１入力用トランジスタ１００のドレインソース路の他端は、ノード１２４において、グランドのような基準電位に電気的に結合されている。
【００６７】
第２入力用トランジスタ１０２のゲートは、出力信号路４４ａにおいて、第３プリチャージ用トランジスタ１０８のゲートと、第４プリチャージ用トランジスタ１１０のゲートとに電気的に結合されており、これら２つの各ゲートは、出力信号路４４を介して、出力信号路４４ａの出力信号ＳＯＵＴＰを受信する。第３プリチャージ用トランジスタ１０８のドレインソース路の一端と、第４プリチャージ用トランジスタ１１０のドレインソース路の一端とは、ノード１２０において、電源ＶＤＤに電気的に結合されている。
【００６８】
第４プリチャージ用トランジスタ１１０のドレインソース路の他端は、ノード１２６において、第２入力用トランジスタ１０２のドレインソース路の一端と、第４再生用トランジスタ１１８のドレインソース路の他端とに電気的に結合されている。第３プリチャージ用トランジスタ１０８のドレインソース路の他端は、再生出力信号路３４ｂにおいて、第４再生用トランジスタ１１８のドレインソース路の一端と、第２再生用トランジスタ１１４のドレインソース路の他端とに電気的に結合されている。第２入力用トランジスタ１０２のドレインソース路の他端は、ノード１２４において、上記基準電位に電気的に結合されている。
【００６９】
動作中、（図３に示した）ノード７４でのクロック信号ＣＬＫは、高電圧レベルであり、出力信号路４４ａの出力信号ＳＯＵＴＰおよび出力信号路４４ｂの出力信号ＳＯＵＴＮは、上記基準電位の電圧レベルとほぼ同レベルである低電圧レベルにプリチャージされる。このプリチャージ期間中、第２段階処理部４２は、出力信号路４４ａの低電圧レベルの出力信号ＳＯＵＴＰ、および、出力信号路４４ｂの低電圧レベルの出力信号ＳＯＵＴＮを受信し、ノード１２２において第１内部信号ＩＰを供給し、ノード１２６において第２内部信号ＩＮを供給し、出力信号路４４ａの出力信号ＳＯＵＴＰおよび出力信号路４４ｂの出力信号ＳＯＵＴＮに基づいて、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰと再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮを供給する。
【００７０】
出力信号路４４ａの低電圧レベルの出力信号ＳＯＵＴＰは、入力用トランジスタ１０２をＯＦＦバイアスし、各プリチャージ用トランジスタ１０８、１１０をＯＮバイアスする。出力信号路４４ｂの低電圧レベルの出力信号ＳＯＵＴＮは、入力用トランジスタ１００をＯＦＦバイアスし、各プリチャージ用トランジスタ１０４、１０６をＯＮバイアスする。ノード１２２での第１内部信号ＩＰおよびノード１２６での第２内部信号ＩＮは、各プリチャージ用トランジスタ１０４、１１０によって、第１高電圧レベルとほぼ同レベルにプリチャージされる。３４ａの再生出力信号ＲＯＵＴＰおよび３４ｂのＲＯＵＴＮは、プリチャージ用トランジスタ１０６、１０８によって、第２高電圧レベルとほぼ同レベルにプリチャージされる。
【００７１】
再生出力信号路３４ａの高電圧再生出力信号ＲＯＵＴＰおよび再生出力信号路３４ｂの高電圧再生出力信号ＲＯＵＴＮは、各再生用トランジスタ１１６、１１８をＯＮバイアスして、上記第１高電圧レベルと上記第２高電圧レベルとをほぼ等しくする。各再生用トランジスタ１１２、１１４は、再生出力信号路３４ａの高電圧再生出力信号ＲＯＵＴＰおよび再生出力信号路３４ｂの高電圧再生出力信号ＲＯＵＴＮとを介して、ＯＦＦバイアスされる。
【００７２】
ノード７４でのクロック信号ＣＬＫの立ち下がりエッジは、評価期間の開始をトリガし、出力信号路４４ａの出力信号ＳＯＵＴＰおよび出力信号路４４ｂの出力信号ＳＯＵＴＮは、互いに異なる各エッジレートにて、ほぼ同一の高電圧レベルまで立ち上がる。出力信号路４４ａの出力信号ＳＯＵＴＰは、第１エッジレートにおいて立ち上がり、４４ｂの出力信号ＳＯＵＴＮは、第２エッジレートにおいて立ち上がる。第１エッジレートと第２エッジレートとの間の差は、データ通信路３２ａの入力信号ＩＮＰＰとデータ通信路３２ｂの入力信号ＩＮＰＮとの間の差、および、標本化されたデータ情報に対応している。
【００７３】
第２段階処理部４２は、出力信号路４４ａでの出力信号ＳＯＵＴＰおよび出力信号路４４ｂでの出力信号ＳＯＵＴＮを受信し、上記第１エッジレートと上記第２エッジレートとの間の差に基づいて、ノード１２２での第１内部信号ＩＰに第３エッジレートを供給し、ノード１２６での第２内部信号ＩＮに第４エッジレートを供給する。
【００７４】
第２段階処理部４２は、上記第１エッジレートと上記第２エッジレートとの間の差を増幅して、第３エッジレートおよび第４エッジレートを供給し、再生出力信号路３４ａでの再生出力信号ＲＯＵＴＰおよび再生出力信号路３４ｂでの再生出力信号ＲＯＵＴＮを供給する。従って、再生出力信号路３４ａでの再生出力信号ＲＯＵＴＰおよび再生出力信号路３４ｂでの再生出力信号ＲＯＵＴＮは、データ通信路３２ａでの入力信号ＩＮＰＰおよびデータ通信路３２ｂでの入力信号ＩＮＰＮとの間の差に対応している。
【００７５】
出力信号路４４ａでの出力信号ＳＯＵＴＰにおける第１エッジレートが、出力信号路４４ｂでの出力信号ＳＯＵＴＮにおける第２エッジレートよりも大きい場合、入力用トランジスタ１０２は、入力用トランジスタ１００よりも前にＯＮバイアスされる。同様に、各プリチャージ用トランジスタ１０８、１１０は、各プリチャージ用トランジスタ１０４、１０６よりも前にＯＦＦバイアスされる。これに応じて、ノード１２６での第２内部信号ＩＮは、低電圧レベルに向かって下がり始め、その下がり始めの後に、ノード１２２での第１内部信号ＩＰは、ほぼ同一の低電圧レベルに向かって遷移する。ノード１２６の第２内部信号ＩＮの第４エッジレートは、ノード１２２の第１内部信号ＩＰの第３エッジレートよりも大きい。
【００７６】
再生出力信号路３４ａでの再生出力信号ＲＯＵＴＰにおける高電圧レベルを介して、再生用トランジスタ１１８はＯＮバイアスされ、再生用トランジスタ１１４はＯＦＦバイアスされる。ノード１２６での第２内部信号ＩＮが低電圧レベルに遷移するにつれて、再生出力信号路３４ｂでの再生出力信号ＲＯＵＴＮは、低電圧レベルに遷移する。
【００７７】
再生出力信号路３４ｂの再生出力信号ＲＯＵＴＰの低電圧レベルは、再生用トランジスタ１１６をＯＦＦバイアスし、再生用トランジスタ１１２をＯＮバイアスする。これによって、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰは、高電圧レベルに維持される。その結果として、出力信号路４４ａの出力信号ＳＯＵＴＰにおける、より速い第１エッジレートによって、再生出力信号路３４ａでの再生出力信号ＲＯＵＴＰは高電圧レベルになり、再生出力信号路３４ｂでの再生出力信号ＲＯＵＴＮは低電圧レベルになる。
【００７８】
再生出力信号路３４ａでの再生出力信号ＲＯＵＴＰ、および、再生出力信号路３４ｂでの再生出力信号ＲＯＵＴＮのコモンモード電圧レベルは、データ通信路３２ａの入力信号ＩＮＰＰおよびデータ通信路３２ｂの入力信号ＩＮＰＮの、コモンモード電圧レベルよりも高い。
【００７９】
出力信号路４４ｂでの出力信号ＳＯＵＴＮにおける第２エッジレートが、出力信号路４４ａでの入力信号ＳＯＵＴＰにおける第１エッジレートよりも大きい場合、入力用トランジスタ１００は、入力用トランジスタ１０２よりも前にＯＮバイアスされる。同様に、各プリチャージ用トランジスタ１０４、１０６は、各プリチャージ用トランジスタ１０８、１１０よりも前にＯＦＦバイアスされる。これに応じて、ノード１２２での第１内部信号ＩＰは、低電圧レベルに向かって下がり始め、その下がり始めの後に、ノード１２６での第２内部信号ＩＮは、ほぼ同一の低電圧レベルに向かって遷移する。ノード１２２での第１内部信号ＩＰにおける第３エッジレートは、ノード１２６での第２内部信号ＩＮにおける第４エッジレートよりも大きい。
【００８０】
再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮの高電圧レベルを介して、再生用トランジスタ１１６はＯＮバイアスされ、再生用トランジスタ１１２はＯＦＦバイアスされる。ノード１２２での第１内部信号ＩＰが低電圧レベルに遷移するにつれて、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰは、低電圧レベルに遷移する。再生出力信号路３４ａの再生出力信号ＲＯＵＴＰの低電圧レベルは、再生用トランジスタ１１８をＯＦＦバイアスし、再生用トランジスタ１１４をＯＮバイアスする。
【００８１】
これによって、再生出力信号路３４ｂでの再生出力信号ＲＯＵＴＮは、高電圧レベルに維持される。その結果、出力信号路４４ｂの出力信号ＳＯＵＴＮにおける、より速い第２エッジレートによって、再生出力信号路３４ｂでの再生出力信号ＲＯＵＴＮは高電圧レベルになり、再生出力信号路３４ａでの再生出力信号ＲＯＵＴＰは低電圧レベルになる。
【００８２】
再び、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰおよび再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮの、コモンモード電圧レベルは、データ通信路３２ａの入力信号ＩＮＰＰおよびデータ通信路３２ｂの入力信号ＩＮＰＮの、コモンモード電圧レベルよりも高い。
【００８３】
ノード７４におけるクロック信号ＣＬＫが高電圧レベルに遷移するにつれて、第１段階処理部４０は、プリチャージ期間に入り、出力信号路４４ａの出力信号ＳＯＵＴＰ、および、出力信号路４４ｂの出力信号ＳＯＵＴＮは、上記基準電位の電圧レベルにほぼ等しい低電圧レベルにプリチャージされる。
【００８４】
第２段階処理部４２は、出力信号路４４ａの低電圧レベルの出力信号ＳＯＵＴＰ、および、出力信号路４４ｂの低電圧レベルの出力信号ＳＯＵＴＮを受信し、各プリチャージ用トランジスタ１０４、１１０によって、第１高電圧レベルとほぼ同レベルに、ノード１２２の第１内部信号ＩＰおよびノード１２６の第２内部信号ＩＮをプリチャージする。
【００８５】
同様に、第２段階処理部４２は、各プリチャージ用トランジスタ１０６、１０８によって、第２高電圧レベルとほぼ同レベルに、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰおよび再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮをプリチャージする。
【００８６】
再生出力信号路３４ａの高電圧レベルの再生出力信号ＲＯＵＴＰ、および、再生出力信号路３４ｂの高電圧レベルの再生出力信号ＲＯＵＴＮは、第１高電圧レベルと第２高電圧レベルとをほぼ等しくする、各再生用トランジスタ１１６、１１８をＯＮバイアスする。各再生用トランジスタ１１２、１１４は、再生出力信号路３４ａでの高電圧レベルの再生出力信号ＲＯＵＴＰ、および、再生出力信号路３４ｂでの高電圧レベルの再生出力信号ＲＯＵＴＮを介して、ＯＦＦバイアスされる。
【００８７】
ノード７４でのクロック信号ＣＬＫの立ち下りエッジによって、データサンプリングが開始される。再生出力信号路３４ａでの再生出力信号ＲＯＵＴＰ、および、再生出力信号路３４ｂでの再生出力信号ＲＯＵＴＮは、ラッチ３０のような他の回路によって受信される。ラッチ３０は、データ出力路３６を介してサブシステムアセンブリ２４内の他の回路へに、ラッチされたデータ出力信号を供給している。
【００８８】
図５は、ラッチ３０の一実施形態を示す論理回路のブロック図である。ラッチ３０は、再生出力信号路３４を介して、第２段階処理部４２に電気的に結合され、データ出力路３６を介してサブシステムアセンブリ２４に電気的に結合されている。ラッチ３０は、再生出力信号路３４を介して、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰおよび再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮを受信し、データ出力路３６ａでのデータ出力信号ＤＯＵＴ、および、データ出力路３６ｂでの、上記データ出力信号ＤＯＵＴが反転したデータバー出力信号ＤＯＵＴＢを、データ出力路３６を介して、サブシステムアセンブリ２４に供給している。
【００８９】
ラッチ３０は、第１ＮＡＮＤゲート１４０および第２ＮＡＮＤゲート１４２を含む。第１ＮＡＮＤゲート１４０の出力部は、データ出力路３６ａにおいて、第２ＮＡＮＤゲート１４２の入力部に電気的に結合されている。第２ＮＡＮＤゲート１４２の出力部は、データ出力路３６ｂにて、第１ＮＡＮＤゲート１４０の入力部に電気的に結合されている。
【００９０】
第１ＮＡＮＤゲート１４０は、再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮ、および、データ出力路３６ｂのデータバー出力信号ＤＯＵＴＢを受信し、データ出力路３６ａのデータ出力信号ＤＯＵＴを供給する。第２ＮＡＮＤゲート１４２は、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰ、および、データ出力路３６ａのデータ出力信号ＤＯＵＴを受信し、データ出力路３６ｂのデータバー出力信号ＤＯＵＴＢを供給する。
【００９１】
動作中、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰ、および、再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮは、ほぼ同一の高電圧レベルにプリチャージされる。このプリチャージの期間中、ラッチ３０は、データ出力路３６ａのデータ出力信号ＤＯＵＴ、および、データ出力路３６ｂのデータバー出力信号ＤＯＵＴＢの値を保持する。
【００９２】
データ出力路３６ａのデータ出力信号ＤＯＵＴが低電圧レベルである場合、データ出力路３６ｂのデータバー出力信号ＤＯＵＴＢは、高電圧レベルである。同様に、データ出力路３６ａのデータ出力信号ＤＯＵＴが高電圧レベルである場合、データ出力路３６ｂのデータバー出力信号ＤＯＵＴＢは、低電圧レベルである。
【００９３】
ノード７４におけるクロック信号ＣＬＫが低電圧レベルに遷移した後、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰ、および、再生出力信号路３６ｂの再生出力信号ＲＯＵＴＮのいずれか一方は、低電圧レベルに遷移し、他方は、高電圧レベルを保持する。
【００９４】
この評価期間中、ラッチ３０は、データ出力路３６ａのデータ出力信号ＤＯＵＴおよびデータ出力路３６ｂのデータバー出力信号ＤＯＵＴＢにてラッチする。再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮが低電圧レベルに遷移し、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰが高電圧レベルを保持する場合、データ出力路３６ａのデータ出力信号ＤＯＵＴは、高電圧レベルに設定され、データ出力路３６ｂのデータバー出力信号ＤＯＵＴＢは、低電圧レベルに設定される。
【００９５】
再生出力信号路３４ａの再生出力信号ＲＯＵＴＰが低電圧レベルに遷移し、再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮが高電圧レベルを保持する場合、データ出力路３６ｂのデータバー出力信号ＤＯＵＴＢは、高電圧レベルに設定され、データ出力路３６ａのデータ出力信号ＤＯＵＴは、低電圧レベルに設定される。
【００９６】
ノード７４におけるクロック信号ＣＬＫが高電圧レベルに遷移するにつれて、第１段階処理部４０および第２段階処理部４２は、上記プリチャージ期間に入り、ラッチ３０は、データ出力路３６ａのデータ出力信号ＤＯＵＴおよびデータ出力路３６ｂのデータバー出力信号ＤＯＵＴＢの値を保持する。ノード７４におけるクロック信号ＣＬＫの立ち下りエッジによって、データサンプリングが始まる。
【００９７】
図６は、データサンプラ２８およびラッチ３０の一実施形態の動作を示すタイミングチャートである。データサンプラ２８の第１段階処理部４０は、データ通信路３２を介して、波形２００の差動入力信号ＩＮＰＰおよび波形２０２の差動入力信号ＩＮＰＮをそれぞれ受信する。同様に、第１段階処理部４０は、波形２０４のクロック信号ＣＬＫを受信し、出力信号路４４を介して、波形２０６の出力信号ＳＯＵＴＰおよび波形２０８の出力信号ＳＯＵＴＮを供給する。波形２１０のＳＯＵＴＰ−ＳＯＵＴＮの差は、波形２０６のＳＯＵＴＰと波形２０８のＳＯＵＴＮとの間の差である。
【００９８】
第２段階処理部４２は、第１段階処理部４０から、出力信号路４４を介して、波形２０６の出力信号ＳＯＵＴＰ、および、波形２０８の出力信号ＳＯＵＴＮを受信し、波形２１２の第１内部信ＩＰ、および、波形２１４の第２内部信号ＩＮを供給する。波形２１６のＩＰ−ＩＮの差は、波形２１２のＩＰと波形２１４のＩＮとの間の差である。
【００９９】
第２段階処理部４２は、再生出力信号路３４を介して、ラッチ３０に、波形２１８の再生出力信号ＲＯＵＴＰ、および、波形２２０の再生出力信号ＲＯＵＴＮを供給する。ラッチ３０は、再生出力信号路３４を介して、波形２１８の再生出力信号ＲＯＵＴＰおよび波形２２０の再生出力信号ＲＯＵＴＮを受信し、データ出力路３６を介して、サブシステムアセンブリ２４に、波形２２２のデータ出力信号ＤＯＵＴ、およびそれを反転させた、波形２２４のデータバー出力信号ＤＯＵＴＢを供給する。
【０１００】
プリチャージ期間では、波形２０４のクロック信号ＣＬＫは、時点２２６において、高電圧レベルであり、これによって、評価用トランジスタ６４をＯＦＦバイアスし、各プリチャージ用トランジスタ６６、６８をＯＮバイアスする。波形２０６の出力信号ＳＯＵＴＰおよび波形２０８の出力信号ＳＯＵＴＮは、各プリチャージ用トランジスタ６６、６８によって、時点２２８において低電圧レベルにプリチャージされる。波形２１０のＳＯＵＴＰ−ＳＯＵＴＮの差は、時点２３０において、ほぼ０である。
【０１０１】
第２段階処理部４２は、波形２０６の低電圧レベルの出力信号ＳＯＵＴＰ、および、波形２０８の低電圧レベルの出力信号ＳＯＵＴＮを受信する。これらの出力信号は、各入力用トランジスタ１００、１０２をＯＦＦバイアスし、各プリチャージ用トランジスタ１０４、１０６、１０８、１１０をＯＮバイアスする。
【０１０２】
波形２１２の第１内部信号ＩＰ、および、波形２１４の第２内部信号ＩＮは、各プリチャージ用トランジスタ１０４、１１０によって、時点２３２において、ほぼ同一の高電圧レベルにプリチャージされる。波形２１６のＩＰ−ＩＮの差は、時点２３４において、ほぼ０である。同様に、波形２１８の再生出力信号ＲＯＵＴＰおよび波形２２０の再生出力信号ＲＯＵＴＮは、各プリチャージ用トランジスタ１０６、１０８によって、時点２３６において、ほぼ同一の高電圧レベルにプリチャージされる。
【０１０３】
ラッチ３０は、波形２１８の再生出力信号ＲＯＵＴＰ、および、波形２２０の再生出力信号ＲＯＵＴＮの高電圧レベルを受信し、波形２２２のデータ出力信号ＤＯＵＴおよび波形２２４のデータバー出力信号ＤＯＵＴＢの値を保持する。波形２２２のデータ出力信号ＤＯＵＴが、低電圧レベルである場合、波形２２４のデータバー出力信号ＤＯＵＴＢは、高電圧レベルである。同様に、波形２２２のデータ出力信号ＤＯＵＴが、高電圧レベルである場合、波形２２４のデータバー出力信号ＤＯＵＴＢは、低電圧レベルである。
【０１０４】
時点２３８において、２０４のクロック信号ＣＬＫの立下りエッジは、評価期間をトリガする。波形２０４のクロック信号ＣＬＫが、時点２３８において低電圧レベルに遷移するにつれて、各プリチャージ用トランジスタ６６、６８はＯＦＦバイアスされ、評価用トランジスタ６４はＯＮバイアスされる。波形２００のＩＮＰＰは、波形２０２のＩＮＰＮよりも高い電圧レベルであり、これによって、入力用トランジスタ６０だけでなく、入力用トランジスタ６２も、ＯＮバイアスされることになる。
【０１０５】
波形２０６の出力信号ＳＯＵＴＰは、入力用トランジスタ６０によって、時点２４０にて示される、より速い、第１エッジレートにおいて、高電圧レベルまで立ち上がる。波形２０８の出力信号ＳＯＵＴＮは、入力用トランジスタ６２によって、時点２４２にて示される、より遅い第２エッジレートにおいて、高電圧レベルまで立ち上がる。波形２１０のＳＯＵＴＰ−ＳＯＵＴＮの差は、時点２４４にて示されるパルスとなる。
【０１０６】
波形２０６の出力信号ＳＯＵＴＰにおける時点２４０の第１エッジレートは、波形２０８の出力信号ＳＯＵＴＮにおける時点２４２の第２エッジレートよりも大きく（一方の電位から他方の電位への変化率が大きく）、入力用トランジスタ１０２は、入力用トランジスタ１００よりも前にＯＮバイアスされる。
【０１０７】
同様に、各プリチャージ用トランジスタ１０８、１１０は、各プリチャージ用トランジスタ１０４、１０６よりも前にＯＦＦバイアスされる。これに応じて、波形２１４の第２内部信号ＩＮは、最初に、時点２４６において、低電圧レベルに向かって立ち下がり始め、波形２１２の第１内部信号ＩＰは、次に、時点２４８において、ほぼ同一の低電圧レベルに向かって遷移する。
【０１０８】
波形２１４の第２内部信号ＩＮにおける、時点２４６での第４エッジレートは、波形２１２の第１内部信号ＩＰにおける時点２４８での第３エッジレートよりも大きい。波形２１６のＩＰ−ＩＮの差は、時点２５０でのパルスとなり、上記時点２５０でのパルスの振幅（極大値の絶対値）は、前記時点２４４のパルスの振幅（極大値の絶対値）よりも１振幅分大きい。
【０１０９】
波形２１４の第２内部信号ＩＮが、時点２４６において、低電圧レベルに遷移するにつれて、波形２２０の再生出力信号ＲＯＵＴＮは、時点２５２において、低電圧レベルに遷移する。波形２１８の再生出力信号ＲＯＵＴＰは、時点２５４において電位が若干低下し（上記時点２５４での再生出力信号ＲＯＵＴＮの変化率より小さく変化、すなわち上記時点２５４での再生出力信号ＲＯＵＴＮの低下率より小さく低下し）、波形２２０の再生出力信号ＲＯＵＴＮの低電圧レベルによって、再生用トランジスタ１１６はＯＦＦバイアスされ、再生用トランジスタ１１２はＯＮバイアスされて、波形２１８の再生出力信号ＲＯＵＴＰは高電圧レベルに保持される。
【０１１０】
ラッチ３０は、時点２５２において低電圧レベルに遷移する波形２２０の再生出力信号ＲＯＵＴＮと、時点２５４において高電圧レベルを維持している波形２１８の再生出力信号ＲＯＵＴＰとを受信する。
【０１１１】
波形２２２のデータ出力信号ＤＯＵＴは、時点２５６において、高電圧レベルとなるように設定され、波形２２４のデータバー出力信号ＤＯＵＴＢは、時点２５８において、低電圧レベルとなるように設定されている。
【０１１２】
波形２００のＩＮＰＰが高電圧レベルであることによって、結果として、波形２２２のデータ出力信号ＤＯＵＴは、時点２５６において高電圧レベルとなり、波形２２４のデータバー出力信号ＤＯＵＴＢは、時点２５８において低電圧レベルとなる。
【０１１３】
波形２００の入力信号ＩＮＰＰは、時点２６０において、より低い電圧レベルに切り替り、波形２０２の入力信号ＩＮＰＮは、時点２６２において、より高い電圧レベルに切り替る。波形２０４のクロック信号ＣＬＫは、時点２６４において、高電圧レベルに遷移し、データサンプラ２８は、プリチャージ期間に入る。
【０１１４】
評価用トランジスタ６４は、ＯＦＦバイアスされ、各プリチャージ用トランジスタ６６、６８は、波形２０６のプリチャージ出力信号ＳＯＵＴＰおよび波形２０８のプリチャージ出力信号ＳＯＵＴＮにＯＮバイアスされ、時点２６６において、低電圧レベルになる。
【０１１５】
第２段階処理部４２は、波形２１２の第１内部信号ＩＰ、および、波形２１４の第２内部信号ＩＮを、時点２６８において、ほぼ同一の高電圧レベルにプリチャージする。さらに、第２段階処理部４２は、波形２１８の再生出力信号ＲＯＵＴＰ、および、波形２２０の再生出力信号ＲＯＵＴＮを、時点２７０において、ほぼ同一の高電圧レベルにプリチャージする。
【０１１６】
ラッチ３０は、波形２２２のデータ出力信号ＤＯＵＴの時点２５６における高電圧レベル、および、波形２２４のデータバー出力信号ＤＯＵＴＢにおける時点２５８の低電圧レベルを保持する。波形２０４のクロック信号ＣＬＫの時点２７２における立ち下りエッジによって、データサンプリングが始まる。
【０１１７】
波形２０４のクロック信号ＣＬＫが、時点２７２において、低電圧レベルに遷移するにつれて、各プリチャージ用トランジスタ６６、６８は、ＯＦＦバイアスされ、評価用トランジスタ６４は、ＯＮバイアスされる。波形２００のＩＮＰＰは、時点２６０において、より低い電圧レベルであり、波形２０２のＩＮＰＮは、時点２６２において、より高い電圧レベルである。
【０１１８】
その結果、入力用トランジスタ６２は、入力用トランジスタ６０より、さらに大きくＯＮバイアスされる。波形２０８の出力信号ＳＯＵＴＮは、時点２７４での、より速い第１エッジレートにおいて、高電圧レベルまで立ち上がる。波形２０６の出力信号ＳＯＵＴＰは、時点２７６での、より遅い第２エッジレートにおいて、高電圧レベルまで立ち上がる。このときの、波形２１０のＳＯＵＴＰ−ＳＯＵＴＮの差は、時点２７８にて示す負のパルス（低電位側に凸形状のパルス）である。
【０１１９】
波形２０８の出力信号ＳＯＵＴＮにおける時点２７４での第２エッジレートは、波形２０６の出力信号ＳＯＵＴＰにおける時点２７６での第１エッジレートよりも大きく、入力用トランジスタ１００は、入力用トランジスタ１０２よりも前にＯＮバイアスされる。
【０１２０】
同様に、各プリチャージ用トランジスタ１０４、１０６は、各プリチャージ用トランジスタ１０８、１１０より前にＯＦＦバイアスされる。これに応じて、波形２１２の第１内部信号ＩＰは、時点２８０において低電圧レベルに向かって立ち下がり始め、その後、波形２１４の第２内部信号ＩＮは、時点２８２においてほぼ同一の低電圧レベルに向かって遷移する。
【０１２１】
波形２１２の第１内部信号ＩＰにおける時点２８０での第３エッジレートは、波形２１４の第２内部信号ＩＮにおける時点２８２の第４エッジレートよりも大きい。波形２１６のＩＰ−ＩＮの差は、時点２８４にて示される負のパルスであり、上記負のパルスの振幅（極大値の絶対値）は、前記時点２７８での負のパルスの振幅（極大値の絶対値）よりも１振幅分大きい。
【０１２２】
波形２１２の第１内部信号ＩＰが、時点２８０において低電圧レベルに遷移するにつれて、波形２１８の再生出力信号ＲＯＵＴＰは、時点２８６において、低電圧レベルに遷移する。波形２２０の再生出力信号ＲＯＵＴＮは、時点２８８において、前述の時点２５４と同様に、若干低下し、波形２１８の再生出力信号ＲＯＵＴＰにおける低電圧レベルは、再生用トランジスタ１１８をＯＦＦバイアスし、再生用トランジスタ１１４をＯＮバイアスして、波形２２０の再生出力信号ＲＯＵＴＰを高電圧レベルに保持する。
【０１２３】
ラッチ３０は、時点２８６において低電圧レベルに遷移する波形２１８の再生出力信号ＲＯＵＴＰと、時点２８８においても高電圧レベルを保持している波形２２０の再生出力信号ＲＯＵＴＮとをそれぞれ受信する。
【０１２４】
波形２２４のデータバー出力信号ＤＯＵＴＢは、時点２９０において、高電圧レベルとなるように設定され、波形２２２のデータ出力信号ＤＯＵＴは、時点２９２において、低電圧レベルとなるように設定されている。波形２００のＩＮＰＰが時点２６０において低電圧レベルであること、および、波形２０２のＩＮＰＮが時点２６２において高電圧レベルであることによって、結果として、波形２２２のデータ出力信号ＤＯＵＴが、時点２９２において低電圧レベルとなり、波形２２４のデータバー出力信号ＤＯＵＴＢが、時点２９０において高電圧レベルとなる。
【０１２５】
波形２００の入力信号ＩＮＰＰは、時点２９４において、より高い電圧レベルに切り替り、波形２０２の入力信号ＩＮＰＮは、時点２９６において、より低い電圧レベルに切り替る。波形２０４のクロック信号ＣＬＫは、時点２９８において、高電圧レベルに遷移し、データサンプラ２８は、上記プリチャージ期間に入る。
【０１２６】
評価用トランジスタ６４は、ＯＦＦバイアスされ、各プリチャージ用トランジスタ６６、６８はＯＮバイアスされて、波形２０６の出力信号ＳＯＵＴＰおよび波形２０８の出力信号ＳＯＵＴＮをプリチャージして、時点３００において、低電圧レベルにする。
【０１２７】
第２段階処理部４２は、波形２１２の第１内部信号ＩＰ、および、波形２１４の第２内部信号ＩＮを、時点３０２において、ほぼ同一の高電圧レベルにプリチャージし、第２段階処理部４２は、波形２１８の再生出力信号ＲＯＵＴＰ、および、波形２２０の再生出力信号ＲＯＵＴＮを、時点３０４において、ほぼ同一の高電圧レベルにプリチャージする。
【０１２８】
ラッチ３０は、波形２２２のデータ出力信号ＤＯＵＴにおける時点２９２での低電圧レベル、および、波形２２４のデータバー出力信号ＤＯＵＴＢにおける時点２９０での高電圧レベルを保持する。波形２０４のクロック信号ＣＬＫにおける、次の立ち下りエッジによって、再び、データサンプリングが始まる。
【０１２９】
図７は、２段階処理のデータサンプラ２８の、セットアップ時間Ｔｓｕとホールド時間Ｔｈとを互いに加算した時間を示す、プロセス・電圧・温度（ＰＶＴ）のコーナ解析表４００である。セットアップ時間Ｔｓｕは、データサンプラ２８が確実に動作するために、ノード７４におけるクロック信号ＣＬＫの立ち下がりエッジの前に、データ通信路３２ａの入力信号ＩＮＰＰおよびデータ通信路３２ｂの入力信号ＩＮＰＮが、有効になる必要がある時間の総計である。ホールド時間Ｔｈは、データサンプラ２８が確実に動作するために、ノード７４におけるクロック信号ＣＬＫの立ち下がりエッジの後に、データ通信路３２ａの入力信号ＩＮＰＰおよびデータ通信路３２ｂの入力信号ＩＮＰＮを、ホールド（保持）する必要がある時間の総計である。
【０１３０】
表４００では、左側列の最初の２文字は、ＮＭＯＳ装置およびＰＭＯＳ装置の速度を示している。この場合、最初の文字は、ＮＭＯＳ装置の速度を示し、２番目の文字は、ＰＭＯＳ装置の速度を示している。Ｔは典型的な（普通の）速度を示し、Ｓは上記Ｔと比べて遅い速度を示し、Ｆは上記Ｔと比べて速い速度を示している。左側列の最後の４文字は、電圧設定および温度設定を示している。この場合、上記最後の４文字のうちの最初の２文字は、電圧設定を示し、上記最後の４文字のうちの後ろの２文字は、温度設定を示している。ＴＴは１．０ボルトの典型的な電圧設定、または、典型的な温度設定を示し、ＬＶは０．９ボルトの低電圧設定を示し、ＨＶは１．１ボルトの高電圧設定を示し、ＬＴは摂氏０度の低温度設定を示し、ＨＴは摂氏１２５度の高温度設定を示している。
【０１３１】
データ通信路３２ａの入力信号ＩＮＰＰ、および、データ通信路３２ｂの入力信号ＩＮＰＮを、１６０ミリボルト（ｍｖ）のピークトゥピーク差動電圧振幅、および、４０ピコ秒（ｐｓ）の入力エッジレートに設定した。データ転送速度は、０の入力ジッタを伴う、１秒につき８．０ギガビット（Ｇｂ／ｓ）である。データ通信路３２ａの入力信号ＩＮＰＰ、および、データ通信路３２ｂの入力信号ＩＮＰＮのコモンモード電圧レベルは、基準電圧ＶＳＳに０．２５ボルトを加算した電圧である。典型的なＶＤＤは、１．０ボルトであり、最大振幅２０メガヘルツ（ＭＨｚ）から１ギガヘルツ（ＧＨｚ）までの４０ｍｖのノイズを含む。
【０１３２】
セットアップ時間とホールド時間とを加算したＴｓｕ＋Ｔｈは、コーナ解析表４００に示したＰＶＴ変動の間、２ｐｓから６ｐｓまで変動する。ＰＶＴパラメータが典型的なＮＭＯＳ速度、典型的なＰＭＯＳ速度、典型的な電圧、および、典型的な温度（ＴＴ−ＴＴＴＴ）を通常含んでいる行４０２において、セットアップ時間とホールド時間とを加算したＴｓｕ＋Ｔｈは、最小の２ｐｓである。
【０１３３】
同様に、行４０４にて示す、遅いＮＭＯＳ、遅いＰＭＯＳ、高電圧、および、低温度（ＳＳ−ＨＶＬＴ）のコーナにおいて、セットアップ時間とホールド時間とを加算したＴｓｕ＋Ｔｈは、２ｐｓである。
【０１３４】
さらに、行４０６の、遅いＮＭＯＳ、速いＰＭＯＳ、低電圧、および、高温度（ＳＦ−ＬＶＨＴ）のコーナにおいて、セットアップ時間とホールド時間とを加算したＴｓｕ＋Ｔｈは、２ｐｓである。
【０１３５】
行４０８の、遅いＮＭＯＳ、遅いＰＭＯＳ、低電圧、および、高温度（ＳＳ−ＬＶＨＴ）のコーナにおいて、セットアップ時間とホールド時間とを加算したＴｓｕ＋Ｔｈは、６ｐｓである。各行４１０、４１２、４１４、および、４１６の他のコーナにおいて、セットアップ時間とホールド時間とを加算したＴｓｕ＋Ｔｈは、４ｐｓである。
【０１３６】
データサンプラ２８のセットアップ時間とホールド時間とを加算したＴｓｕ＋Ｔｈは、ＮＭＯＳ１段階処理データサンプラのセットアップ時間とホールド時間とを加算した時間の約半分である。１データビットが１２５ｐｓであり、３５％データアイが４３．７５ｐｓのデータアイになる８ＧＨｚにおいて、セットアップ時間とホールド時間とを加算した時間において６ｐｓまで低減させることは、データサンプラ２８を採用しているシステムの信頼性を高めることができる。
【０１３７】
図８は、クロック信号ＣＬＫのエッジから、再生出力信号路３４ａの再生出力信号ＲＯＵＴＰおよび再生出力信号路３４ｂの再生出力信号ＲＯＵＴＮ（ＣＬＫｔｏＱ）までの時間を示す、ＰＶＴコーナ解析表５００である。表５００では、左側列の最初の２文字は、ＮＭＯＳ装置およびＰＭＯＳ装置の速度を示している。この場合、最初の文字がＮＭＯＳの速度を示し、２番目の文字がＰＭＯＳ装置の速度を示している。Ｔは典型的な速度を示し、Ｓは遅い速度を示し、Ｆは速い速度を示している。左側列の最後の４文字は、電圧設定および温度設定を示している。この場合、上記最後の４文字のうちの最初の２文字は、電圧設定を示し、上記最後の４文字のうちの後ろの２文字は、温度設定を示している。ＴＴは１．０ボルトの典型的な電圧設定、または、典型的な温度設定を示し、ＬＶは０．９ボルトの低電圧設定を示し、ＨＶは１．１ボルトの高電圧設定を示し、ＬＴは摂氏０度の低温度設定を示し、ＨＴは摂氏１２５度の高温度設定を示している。
【０１３８】
データ通信路３２ａの入力信号ＩＮＰＰ、および、データ通信路３２ｂの入力信号ＩＮＰＮを、１６０ミリボルト（ｍｖ）のピークトゥピーク差動電圧振幅、および、４０ピコ秒（ｐｓ）の入力エッジレートに設定した。データ転送速度は、０の入力ジッタを伴う、１秒につき８．０ギガビット（Ｇｂ／ｓ）である。
【０１３９】
データ通信路３２ａの入力信号ＩＮＰＰ、および、データ通信路３２ｂの入力信号ＩＮＰＮのコモンモード電圧レベルは、基準電圧ＶＳＳに０．２５ボルトを加算した電圧である。典型的なＶＤＤは、１．０ボルトであり、最大振幅２０メガヘルツ（ＭＨｚ）から１ギガヘルツ（ＧＨｚ）までの４０ｍｖのノイズを含む。負荷は、１００フェムトファラッド（ｆＦ）である。
【０１４０】
データサンプラ２８のＣＬＫｔｏＱ時間は、コーナ解析表５００に示したＰＶＴ変動の間、６５ｐｓから１７３ｐｓまで変動する。行５０２において、上記ＣＬＫｔｏＱ時間は、速いＮＭＯＳ、速いＰＭＯＳ、高電圧、および、低温度（ＦＦ−ＨＶＬＴ）のコーナにおいて、６５ｐｓである。行５０４の、遅いＮＭＯＳ、遅いＰＭＯＳ、低電圧、および、高温度（ＳＳ−ＬＶＨＴ）のコーナにおいて、ＣＬＫｔｏＱ時間は１７３ｐｓである。
【０１４１】
ＰＶＴパラメータが典型的なＮＭＯＳ速度、典型的なＰＭＯＳ速度、典型的な電圧、および、典型的な温度（ＴＴ−ＴＴＴＴ）を通常含んでいる行５０６において、ＣＬＫｔｏＱ時間は、９９．２ｐｓである。ＣＬＫｔｏＱ時間は、各行４０８、４１０、４１２、４１４、および、４１６の他の各コーナにおいて、最小値６５ｐｓと最大値１７３ｐｓとの間である。データサンプラ２８のＣＬＫｔｏＱ時間は、ＮＭＯＳ１段階処理データサンプラのＣＬＫｔｏＱ時間とほぼ同時間である。
【０１４２】
データサンプラ２８は、セットアップ時間とホールド時間とを加算したＴｓｕ＋Ｔｈと、ＣＬＫｔｏＱ時間とを低減する。上記ＣＬＫｔｏＱ時間は、ＮＭＯＳ１段階処理データサンプラのＣＬＫｔｏＱ時間とほぼ同時間である。
【０１４３】
同様に、データサンプラ２８を配置して、データ通信路３２ａの入力信号ＩＮＰＰおよびデータ通信路３２ｂの入力信号ＩＮＰＮを受信する。これらの入力信号は、ＣＭＬ信号および他のグランド基準信号のような、低コモンモード電圧レベルを有する。データ通信路３２ａの入力信号ＩＮＰＰおよびデータ通信路３２ｂの入力信号ＩＮＰＮのコモンモード電圧レベルを上げるために、レベルシフタを用いる必要はない。従って、データサンプラ２８は、電力需要を低減させ、低電圧および／低電力のアプリケーションにおいて、特に有効である。
【０１４４】
本明細書において、特定の実施形態について記述し、説明したが、当業者が、本発明の範囲から逸脱することなく、様々な変更および／または様々な同様の実施形態を、ここに記載し、説明した上記特定の実施形態に置き換えてもよいいことは明白であろう。本願は、本明細書において論じた上記特定の実施形態のあらゆる適応または変形を対象とするものである。従って、本発明は、特許請求の範囲およびそれに同様なものによってのみ、限定されるものである。
【図面の簡単な説明】
【０１４５】
【図１】本発明によるコンピュータシステムの一実施形態を示すブロック図である。
【図２】上記コンピュータシステムのデータサンプラの一実施形態を示すブロック図である。
【図３】上記データサンプラの第１段階処理部の一実施形態を示す回路図である。
【図４】上記データサンプラの第２段階処理部の一実施形態を示す回路図である。
【図５】上記データサンプラのラッチの一実施形態を示す回路図である。
【図６】上記データサンプラおよび上記ラッチの、一実施形態の動作を示すタイミングチャートである。
【図７】２つの各段階処理を有する上記データサンプラの、セットアップ時間とホールド時間とを加算した時間の、プロセス、電圧、温度（ＰＶＴ）コーナ解析表である。
【図８】クロック信号のエッジから上記データサンプラの出力までの時間を示すＰＶＴコーナ解析表である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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