(57)【要約】【課題】  炭素ドープされたシリコンエピタキシャル層における置換炭素含量を改善する方法の提供。【解決手段】  シリコンと炭素を含有するエピタキシャル層を形成し処理する方法が開示される。一以上の実施形態によれば、処理により、エピタキシャル層における格子間炭素が置換炭素に変換される。個々の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成と処理に関する。個々の実施形態において、エピタキシャル層の処理は、例えば、レーザアニール、ミリ秒アニール、急速熱アニール、スパイクアニール、又はそれらの組合せによって短時間アニールすることを含む。実施形態には、シリコンと炭素を含有するエピタキシャル層の少なくとも一部のアモルファス化が含まれる。【選択図】  図１
2008147633.tif 000002
【特許請求の範囲】
【請求項１】
基板上のＳｉ：Ｃエピタキシャル層を処理する方法であって、
基板上に炭素とシリコンを含有するエピタキシャル層が堆積されている基板を準備するステップであって、該炭素が格子間炭素と約０.５原子％を超える置換炭素を含む前記ステップと、
該エピタキシャル層をイオン注入するステップと、
該基板とエピタキシャル層を約８００℃〜約１３５０℃の温度でアニールして、該エピタキシャル層内の格子間炭素の少なくとも一部を置換炭素に変換して、該置換炭素レベルを約０.５原子％を超えるまで増加させるステップと、
を含む前記方法。
【請求項２】
イオン注入の前の該層内の置換炭素と格子間炭素を合わせた総量が、約０.５〜２原子パーセントの範囲にある、請求項１に記載の方法。
【請求項３】
イオン注入前の該エピタキシャル層内の置換炭素の量が約１原子％を超える、請求項１に記載の方法。
【請求項４】
該イオン注入がＰ、Ａｓ、Ｓｉ、及びそれらの組合せから選ばれた元素を少なくとも約１.５×１０１５ｃｍ２の用量で含む、請求項１に記載の方法。
【請求項５】
該イオン注入により、該エピタキシャル層の少なくとも一部のアモルファス化が得られる、請求項４に記載の方法。
【請求項６】
アニールが、動的表面アニール、レーザアニール、ミリ秒アニール、フラッシュアニール又はスパイクアニールの一つ以上によって行われる、請求項１に記載の方法。
【請求項７】
アニールが、１０秒未満行われる、請求項６に記載の方法。
【請求項８】
該アニールが、９００ミリ秒未満行われる、請求項６に記載の方法。
【請求項９】
該アニールが、ミリ秒アニールのレーザアニールによって９００ミリ秒未満行われる、請求項６記載の方法。
【請求項１０】
該アニールが、ミリ秒アニールのレーザアニールによって９００ミリ秒未満、続いて急速熱アニールによって１０秒未満行われる、請求項６に記載の方法。
【請求項１１】
該アニールが、急速熱アニールによって１０秒未満、続いてレーザアニール又はミリ秒アニールによって９００ミリ秒未満行われる、請求項６に記載の方法。
【請求項１２】
該Ｓｉ：Ｃエピタキシャル膜が、トランジスタ製造プロセスの製作ステップで形成され、該方法が、
基板上にゲート誘電体を形成するステップと、
該ゲート誘電体上にゲート電極を形成するステップと、
該電極の対向側の該基板上にソース/ドレイン領域を形成するとともに該ソース/ドレイン領域間にチャネル領域を画成するステップと、
該ソース/ドレイン領域の直上にシリコンと炭素を含有する該エピタキシャル層を堆積させるステップと、
を更に含む前記方法。
【請求項１３】
置換炭素と格子間炭素を合わせた総量が、約１原子パーセントを超える、請求項１２に記載の方法。
【請求項１４】
注入前の該エピタキシャル層内の置換炭素量が、約１原子％を超える、請求項１２に記載の方法。
【請求項１５】
イオン注入が、Ｐ、Ａｓ、Ｓｉ、及びそれらの組合せより選ばれた元素を少なくとも約１.５×１０１５ｃｍ２の用量で含む、請求項１２に記載の方法。
【請求項１６】
該イオン注入により、該エピタキシャル層の少なくとも一部のアモルファス化が得られる、請求項１２に記載の方法。
【請求項１７】
アニールが、動的表面アニール、レーザアニール、ミリ秒アニール、フラッシュアニール又はスパイクアニールの一つ以上で行われる、請求項１６に記載の方法。
【請求項１８】
アニールが、１０秒未満行われる、請求項１７に記載の方法。
【請求項１９】
該アニールが、レーザアニール又はミリ秒アニールによって９００ミリ秒未満行われる、請求項１７に記載の方法。
【請求項２０】
該アニールが、レーザアニール又はミリ秒アニールによって９００ミリ秒未満、続いて急速熱アニールによって１０秒未満行われる、請求項１７に記載の方法。
【請求項２１】
該アニールが、急速熱アニールによって１０秒未満、続いてレーザアニール又はミリ秒アニールによって９００ミリ秒未満行われる、請求項１７に記載の方法。
【請求項２２】
注入とアニール後の該層内の置換炭素量が、約０.５原子パーセントを超える、請求項１２に記載の方法。
【請求項２３】
イオン注入が、Ｐ、Ａｓ、及びそれらの組合せから選ばれる元素を用いて少なくとも約１.５×１０１５/ｃｍ２の用量で多量にドープされたドレインを形成するように行われる、請求項１２に記載の方法。
【請求項２４】
該トランジスタが、チャネルを持つｎＭＯＳトランジスタを含み、該方法が、ｎＭＯＳトランジスタの該チャネル内の引張歪みを増大させる、請求項１２に記載の方法。
【発明の詳細な説明】
【関連出願】
【０００１】
[0001]本出願は、２００６年１２月１日出願の米国特許出願第１１/５６６,０５８号の一部継続出願である２００７年７月１６日出願の米国特許出願第１１/７８８,２１２号の恩典を主張する。これらの開示内容は共に本明細書に全体で援用されている。
【背景】
【０００２】
[0002]本発明の実施形態は、一般的には、シリコンと炭素（Ｓｉ：Ｃ）を含有するエピタキシャル層の形成及び処理に関する。個々の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成及び処理に関する。
【０００３】
[0003]典型的には、金属酸化物半導体（ＭＯＳ）トランジスタは、半導体基板と、ソースと、ドレインと、基板上のソースとドレインの間に位置するチャネルを含み、これは、普通、シリコンから製造されている。通常、ゲートスタックは、チャネルの上にあり、ゲートスタックは、チャネルの直上にあるゲート酸化物層又はゲート電極と、ゲート酸化物層の上のゲート導体材料と、側壁スペーサとから構成されている。側壁スペーサは、ゲート導体の側壁を保護する。ゲート電極は、一般的には、ドープされた多結晶シリコン（Ｓｉ）から形成され、ゲート誘電材料は、二酸化シリコン（ＳｉＯ２）又は窒素ドープされた二酸化シリコン等の高誘電率材料（例えば、４.０を超える誘電率）の薄層（例えば、＜２０オングストローム）を含むことができる。
【０００４】
[0004]ＭＯＳトランジスタのチャネルに流れる電流量は、チャネル内のキャリアの移動度に正比例し、高移動度ＭＯＳトランジスタの使用はより電流が流れることを可能にし、結果としてより速い回路性能を可能にする。ＭＯＳトランジスタのチャネルにおけるキャリアの移動度は、チャネル内に機械的応力を生じることにより増加し得る。圧縮歪み下のチャネル、例えば、シリコン上で成長したシリコンは、ｐＭＯＳトランジスタを得る大幅に高められたホール移動度を持つ。引張歪み下のチャネル、例えば、弛緩したシリコン-ゲルマニウム上で成長したシリコンチャネル薄層は、ｎＭＯＳトランジスタを得る大幅に高められた電子移動度を達成する。
【０００５】
[0005]引張歪み下のｎＭＯＳトランジスタチャネルもまた、ソースとドレイン領域内に一つ以上の炭素ドープされたシリコンエピタキシャル層を形成することにより設けることができ、それはｐＭＯＳトランジスタにおけるＳｉＧｅソースとドレインによって形成された圧縮歪みチャネルに補完的であってもよい。従って、炭素ドープされたシリコンとシリコン-ゲルマニウムエピタキシャル層は、各々ｎＭＯＳとｃＭＯＳのトランジスタのソース/ドレイン上に堆積され得る。ソースとドレインの領域は、平坦か又は選択的Ｓｉドライエッチングによって埋め込まれ得る。正確に製造された場合、炭素ドープされたシリコンエピタキシーで覆われたｎＭＯＳソースとドレインは、チャネル内に引張歪みを加え、ｎＭＯＳ駆動電流を増加させる。
【０００６】
[0006]炭素ドープされたシリコンエピタキシーを用いた埋め込まれたソース/ドレインを持つｎＭＯＳトランジスタのチャネルにおいて電子移動度の増大を達成するために、選択的な堆積か又は堆積後処理によってソース/ドレイン上に炭素ドープされたシリコンエピタキシャル層を選択的に形成することが望ましい。その上、炭素ドープされたシリコンエピタキシャル層がチャネル内の引張歪みを誘発する置換Ｃ原子を含有することが望ましい。より高いチャネル引張歪みは、炭素ドープされたシリコンソースとドレインにおける置換Ｃ含量の増加により達成し得る。しかしながら、典型的な選択的Ｓｉ：Ｃエピタキシープロセス（例えば、プロセス温度＞７００℃で）によって組込まれた炭素原子のほとんどが、Ｓｉ格子の非置換（即ち、格子間）部位を占める。成長温度を下げることによって、より高い割合の置換炭素レベルを達成し得る（例えば、５５０℃の成長温度で１００％近い）が、これらのより低い温度での緩慢な成長速度はデバイス適用に望ましくなく、このような選択的処理はより低い温度で可能なものではない。
【０００７】
[0007]それ故、炭素ドープされたシリコンエピタキシャル層における置換炭素含量を改善する方法を提供することが求められている。
【概要】
【０００８】
[0008]本発明の一実施形態は、シリコンと炭素を含有するエピタキシャル層を形成し処理する方法に関する。他の実施形態は、シリコンと炭素を含有するエピタキシャル層を含む組立トランジスタデバイスの製造方法に関する。個々の実施形態において、高い置換炭素レベルのｎ-ドープされたＳｉ：Ｃを含有するｎＭＯＳトランジスタを形成する方法が提供される。
【０００９】
[0009]本発明の一実施形態によれば、基板上のシリコンと炭素を含有するエピタキシャル層を処理する方法であって、基板上に堆積された炭素とシリコンを含有するエピタキシャル層を持つ基板を準備するステップと、基板とエピタキシャル層を約８００℃〜約１３５０℃の温度にアニールして、エピタキシャル層内の格子間炭素の少なくとも一部を置換炭素に変換するステップと、を含む前記方法が提供される。一実施形態によれば、置換炭素（初期に存在する場合には）と格子間炭素を合わせた総量は、約０.５原子パーセントを超え、個々の実施形態において、約１原子パーセントを超え、より具体的には約２原子パーセントを超える。
【００１０】
[0010]或る実施形態によれば、方法は、更に、エピタキシャル層をイオン注入するステップを含むことができる。イオン注入により、エピタキシャル層の少なくとも一部のアモルファス化を得ることができる。アモルファス化は、プレアモルファス化（例えば、Ｓｉを用いる）注入を含む典型的なアモルファス化手順によって達成され得る。ここに用いられるアモルファス化注入は、少なくともエピタキシャル層の一部のアモルファス化を引き起こす注入法を意味する。他の実施形態において、エピタキシャル層は、デバイスのソースとドレイン領域に形成される。ソースとドレインを含むデバイスの実施形態において、イオン注入は、深いソースとドレインの接合又はエピタキシャル層において置換炭素を増加させるプレアモルファス化注入を付随した深いソースとドレイン注入を形成するために用いられる同一条件を含むことができる。アモルファス化を含む実施形態において、アニールは一つ以上の動的表面アニール、レーザアニール、ミリ秒アニール、フラッシュアニール又はスパイクアニールによって行うことができる。一以上の実施形態において、アニールは１０秒未満行われる。他の実施形態において、アニールは９００ミリ秒未満行われる。例えば、アニールは、レーザアニール又はミリ秒アニールが９００ミリ秒未満、例えば、１０ミリ秒未満行うのがよい。一以上の実施形態によれば、全体の順序、注入条件、アニール条件は、エピタキシャル層内の置換炭素を最大にするように選ばれる。
【００１１】
[0011]他の実施形態において、アニールは、レーザアニール又はミリ秒アニールが９００ミリ秒未満、続いて急速熱アニールが１０秒未満行われる。更に他の実施形態において、アニールは、急速熱アニールによって１０秒未満、続いてレーザアニール又はミリ秒アニールが１０秒未満行われる。
【００１２】
[0012]Ｓｉ：Ｃエピタキシャル膜を形成する方法は、トランジスタ製造プロセスの組立ステップの間に用いることができる。発明の実施形態は、トランジスタの製造方法であって、基板上にゲート誘電体を形成するステップと、ゲート誘電体上にゲート電極を形成するステップと、電極の対向側に第二導電性を有するソース/ドレイン領域間を形成するステップと、ソース/ドレイン領域の間にチャネル領域を画成するステップと、ソース/ドレイン領域の直上にシリコンと炭素を含有するエピタキシャル層を堆積させるステップであって、炭素の一部が置換炭素であり、炭素の残りが格子間炭素である、前記ステップと、基板とエピタキシャル層を約８００℃〜約１３５０℃の温度でアニールして、エピタキシャル層内の格子間炭素の少なくとも一部を置換炭素に変換するステップを含む、前記方法に関する。或る実施形態において、置換炭素と格子間炭素の合わせた総量は、約０.５原子パーセントを超え、個々の実施形態において、約１原子パーセントを超え、更に個々の実施形態において、約２原子パーセントを超える。格子間と置換炭素の量は、約０.５〜２原子パーセントの範囲であるのがよい。
【００１３】
[0013]或る実施形態において、トランジスタの作製方法は、更に、エピタキシャル層へのイオン注入、続いてアニールするステップを含むのがよい。アニールは、ミリ秒アニール（例えば、動的表面アニール、レーザアニール、又はフラッシュアニール）又は急速熱アニール（例えば、スパイクアニール）によって行われるのがよい。上述のアニールの態様は、トランジスタの製造に用いるのがよい。全体の順序、注入条件、アニール条件は、本発明の実施形態に従って、置換炭素含量が最大になるように選択される。
【００１４】
[0014]上記は、本発明の或る特徴と技術的利点をむしろ広く述べてきた。開示された個々の実施形態は、本発明の範囲内で他の構造又はプロセスの変更又は設計に基づいて容易に用いることができることは当業者によって理解されなければならない。このような等価な構成は、添付の特許請求の範囲に示された本発明の精神と範囲を逸脱しないこともまた、当業者によって認識されなければならない。
【００１５】
[0015]上に挙げた本発明の特徴を詳細に理解することできるように、上で簡単にまとめた本発明のより具体的な説明は、実施形態によって参照することができ、それらの一部が添付の図面によって示されている。しかしながら、添付の図面は、本発明の典型的な実施形態のみを示し、それ故、本発明の範囲を制限するものとみなすべきでなく、本発明は他の等しく有効な実施形態を許容することができる。
【詳細な説明】
【００１６】
[0024]本発明の実施形態は、一般的に、シリコンと炭素を含有するエピタキシャル層を形成し処理する方法を提供する。他の実施形態は、トランジスタの製造の方法に関する。
【００１７】
[0025]具体的な実施形態において、ｎＭＯＳトランジスタのソースとドレイン領域においてＳｉ：Ｃを形成する方法が提供される。個々の実施形態において、高置換Ｃはチャネル歪みに維持され、ｎＭＯＳトランジスタについてはＳｉ：Ｃがｎ-ドープ剤（例えば、Ｐ、Ａｓ、又はそれらの組合せ）で多量にドープされる。エピタキシャルイオン注入後の手順が注入誘起損傷を引き起こし、Ｓｉ：Ｃエピタキシャル層を劣化させる。注入誘起損傷により、結晶欠陥だけでなく置換Ｃの損失が生じ、それはチャネル歪み又はチャネル移動度、従ってデバイス性能に直接関係する。置換Ｃの損失を最小にするか、或いは注入後プロセス、例えば、ミリ秒アニールのような進歩したアニール、例えば、動的表面アニール（ＤＳＡ）、レーザアニール、又はフラッシュアニールにより失われた置換Ｃを回復させる方法が提供されることが望ましい。ドープ剤の活性化に用いられる従来のスパイクアニールが置換Ｃの回復をするだけでなく、ミリ秒レーザアニール、特にＤＳＡが失われた置換Ｃを回復させ、注入プロセスの前の開始エピタキシャル層を超えるレベルまで置換Ｃを増加さえするのに非常に効果的であることを実験は明らかにした。本発明の一以上の実施形態によれば、堆積時のレベルか又は注入後のレベルからの置換Ｃのレベルは増加する。
【００１８】
[0026]エピタキシャル層の形成し処理する方法は、基板上に堆積された炭素とシリコンを含有するエピタキシャル層を持つ基板を準備するステップであって、炭素が格子間炭素を含む、前記ステップと、基板とエピタキシャル層を約８００℃〜１３５０℃の温度でアニールして、エピタキシャル層における格子間炭素の少なくとも一部を置換炭素に変換するステップと、を含む。一実施形態において、トランジスタの製造方法は、基板上にゲート誘電体を形成するステップと、ゲート誘電体上にゲート電極を形成するステップと、電極の対向側に第二度伝導性を有する基板上にソース/ドレイン領域を形成し、ソース/ドレイン領域の間のチャネル領域を画成するステップと、ソース/ドレイン領域の直上にシリコンと炭素を含有するエピタキシャル層を堆積するステップであって、炭素が格子間炭素を含む前記ステップと、基板とエピタキシャル層を約８００℃〜約１３５０℃の温度でアニールして、エピタキシャル層における格子間炭素の少なくとも一部を置換炭素に変換するステップと、を含む。エピタキシャル層は、バルク基板と多結晶シリコン層と区別される。
【００１９】
[0027]ここで用いられるエピタキシャル堆積は、基板上の単結晶層の堆積を意味するので、堆積された層の結晶構造は基板の結晶構造と適合する。従って、エピタキシャル層又は膜は、基板の結晶構造に適合する結晶構造を持つ単結晶層又は膜である。
【００２０】
[0028]発明の実施形態によれば、炭素とシリコンを含有するエピタキシャル膜の処理は、膜の置換Ｃ含量を増加させる。Ｓｉ：Ｃ層内の置換Ｃ含量は、堆積時の非置換Ｃ原子を置換Ｓｉ格子部位に変換することによって増加させ得る。本発明はいずれの特定の理論によっても縛られるものではないが、非置換（又は格子間）炭素原子の置換部位へのこのような変換が、空孔、自己格子間、他の関係のない格子間だけでなく欠陥クラスタのような点欠陥の分布に関係があると考えられる。最初の（堆積時）欠陥分布とシリコン格子をより多くの炭素原子に好都合な構造に変化させて、置換部位を占有することによって、置換Ｃ含量を増加させることができる。置換炭素の量を増加させることについて述べることは、本発明を、置換炭素を含有する堆積時膜に限定するものでないことは理解される。本発明の実施形態によれば、最初の堆積されたエピタキシャル膜は、置換炭素を含有しなくてもよく、本発明の実施形態によれば、格子間炭素を含む膜は、格子間炭素の量を減少させ、堆積時膜において置換炭素をゼロから増加させるように処理される。このような構造の変化と置換Ｃ含量の増加は、本明細書に記載されるプロセス順序によって達成され得る。
【００２１】
[0029]一以上の実施形態において、シリコンと炭素を含有するエピタキシャル膜は、更に後述される注入とアニールによって形成され処理される。エピタキシャル層は、選択的又は非選択的エピタキシャル層の堆積によって形成されてもよい。
【００２２】
[0030]一以上の実施形態において、置換Ｃ含量の増加は、以下の例示的なプロセス順序の注入とアニールの組合せによって達成され得る。（１）選択的又は非選択的堆積プロセスによる総炭素濃度が大きい（例えば、約０.５原子パーセントを超え、又は約１原子パーセントを超える）シリコンと炭素を含有する一つ又は複数のエピタキシャル層の堆積。（２）シリコンと炭素を含有するエピタキシャル層の、例えば、シリコンのようなイオンの注入によるアモルファス化。一般的には、エネルギーと用量がエピタキシャル層の少なくとも一部が注入後に格子結晶性を含まずにアモルファス化されるようなものであることが望ましい。（３）アニールを６０秒未満、例えば、動的表面アニール、ミリ秒アニール又はレーザアニール、動的表面アニール（ＤＳＡ）チャンバ。一以上の実施形態において、アニール温度は、１０ｓ〜１００ｓｍｍ/ｓの範囲で種々のスキャン速度（又は滞留時間）で１０００℃を超え得る。一以上の実施形態によれば、連続した順序、しかしながら、プロセスを行う方法は、上記の正確なステップに限定されない。例えば、他のプロセスは、プロセス順序の順序が維持される限りステップの間に挿入し得る。プロセスの個々のステップは、ここで、一実施形態に従って記載される。
【００２３】
基板
[0031]基板は、典型的には、シリコン基板であり、パターン形成された基板であり得る。パターン形成された基板は、基板表面の中に又は上に形成された電子特徴部を含む基板である。パターン形成された基板は、単結晶表面と、少なくとも一つの単結晶ではない第二表面、例えば、多結晶又はアモルファス表面を含有することができる。単結晶表面は、たいていシリコン、シリコンゲルマニウム又はシリコン炭素のような物質から作られたむき出しの結晶基板又は堆積された単結晶層を含む。多結晶表面又はアモルファス表面は、酸化物又は窒化物、特に酸化シリコン又は窒化シリコンのような誘電材料だけでなく、アモルファスシリコン表面を含むことができる。
【００２４】
エピタキシャル堆積
[0032]シリコン炭素層は、例えば、Ｅｐｉ ＲＰ又はＣｅｎｔｕｒａ、いずれもカリフォルニア州サンタクララ、アプライドマテリアルズ社から入手できる適切な処理チャンバにおいてエピタキシャルプロセスを用いて堆積させることができる。一般的には、プロセスチャンバは、エピタキシャルプロセス全体に一貫した温度に維持される。しかしながら、一部のステップは種々の温度で行うことができる。プロセスチャンバは、約２５０℃〜１,０００℃、例えば、約５００℃〜９００℃の範囲の温度で保持される。エピタキシャルプロセスを行うのに適した温度は、シリコンと炭素を含有する物質を堆積及び/又はエッチングするために用いられる具体的な前駆物質に左右され、当業者によって決定され得る。プロセスチャンバは、通常は、約０.１トール〜約２００トールの圧力に維持される。圧力は、この堆積ステップの間に変動してもよいが、たいてい一定である。
【００２５】
[0033]エピタキシャル堆積プロセスの間、基板を堆積ガスにさらして、第二表面上に多結晶層を形成しつつ、単結晶表面上にエピタキシャル層を形成する。堆積プロセスの個々の暴露時間は、エッチングプロセスの間の暴露時間だけでなく、プロセスに用いられる具体的な前駆物質と温度に関連して決定される。一般的に、基板は、堆積の間、容易にエッチングされ得る多結晶層の最小の厚さを形成しつつ、エピタキシャル層の最大の厚さを形成するのに十分長く堆積ガスにさらされる。
【００２６】
[0034]堆積ガスは、少なくともシリコンソース、キャリアガス、炭素ソースを含有する。代替的実施形態において、堆積ガスは、少なくとも一つのエッチング剤、例えば、塩化水素又は塩素を含んでもよい。
【００２７】
[0035]シリコンソースは、通常、約５ｓｃｃｍ〜約５００ｓｃｃｍ、例えば、約１０ｓｃｃｍ〜約３００ｓｃｃｍ、特に約５０ｓｃｃｍ〜約２００ｓｃｃｍ、更に特に約１００ｓｃｃｍの範囲にある流量でプロセスチャンバへ供給される。シリコンと炭素を含有する化合物を堆積する堆積ガスに有用なシリコンソースとしては、シラン、ハロゲン化シラン、オルガノシランが挙げられるがこれらに限定されない。シランとしては、シラン（ＳｉＨ４）及び実験式ＳｉｘＨ（２ｘ＋２）を有する高級シラン、例えば、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、テトラシラン（Ｓｉ４Ｈ１０）等が挙げられる。ハロゲン化シランとしては、実験式Ｘ'ｙＳｉｘＨ（２ｘ＋２−ｙ）、（式中、Ｘ'＝Ｆ、Ｃｌ、Ｂｒ又はＩ）を有する化合物、例えば、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）、テトラクロロシラン（ＳｉＣｌ４）、ジクロロシラン（Ｃｌ２ＳｉＨ２）、トリクロロシラン（Ｃｌ３ＳｉＨ）が挙げられる。オルガノシランとしては、実験式ＲｙＳｉｘＨ（２ｘ＋２−ｙ）、（式中、Ｒ＝メチル、エチル、プロピル又はブチル）を有する化合物、例えば、メチルシラン（（ＣＨ３)ＳｉＨ３）、ジメチルシラン（（ＣＨ３)２ＳｉＨ２）、エチルシラン（（ＣＨ３ＣＨ２)ＳｉＨ３）、メチルジシラン（（ＣＨ３)Ｓｉ２Ｈ５）ジメチルジシラン（（ＣＨ３)２Ｓｉ２Ｈ４）、ヘキサメチルジシラン（（ＣＨ３)６Ｓｉ２）のような化合物が挙げられる。
【００２８】
[0036]シリコンソースは、通常、キャリアガスと共にプロセスチャンバへ分配される。キャリアガスは、約１ｓｌｍ（標準リットル毎分）〜約１００ｓｌｍ、例えば、約５ｓｌｍ〜７５ｓｌｍ、特に約１０ｓｌｍ〜約５０ｓｌｍ、例えば、約２５ｓｌｍの流量を持つ。キャリアガスとしては、窒素（Ｎ２）、水素（Ｈ２）、アルゴン、ヘリウム、それらの組合せを挙げることができる。不活性キャリアガスが好ましく、窒素、アルゴン、ヘリウム及びそれらの組合せが挙げられる。キャリアガスは、用いられる一つ又は複数の前駆物質及び/又はエピタキシャルプロセス１２０の間のプロセス温度に基づいて選択することができる。通常、キャリアガスは各ステップ全体に同一である。しかしながら、一部の実施形態は、具体的なステップにおいて異なるキャリアガスを用いてもよい。
【００２９】
[0037]シリコンソースとキャリアガスと共にステップ１２０の間プロセスチャンバに供給して、シリコンと炭素を含有する化合物、例えば、シリコン炭素物質を形成する炭素ソースは、通常、約０.１ｓｃｃｍ〜約２０ｓｃｃｍ、例えば、約０.５ｓｃｃｍ〜約１０ｓｃｃｍ、更に特に約１ｓｃｃｍ〜５ｓｃｃｍ、例えば、約２ｓｃｃｍの範囲の流量でプロセスチャンバへ供給される。シリコンと炭素を含有する化合物を堆積するのに有用な炭素ソースとしては、オルガノシラン、エチル、プロピル及びブチルのアルキル、アルケン及びアルキンが挙げられるがこれらに限定されない。このような炭素ソースとしては、メチルシラン（ＣＨ３ＳｉＨ３）、ジメチルシラン（（ＣＨ３)２ＳｉＨ２）、トリメチルシラン（（ＣＨ３)３ＳｉＨ）、エチルシラン（ＣＨ３ＣＨ２ＳｉＨ３）、メタン（ＣＨ４）、エチレン（Ｃ２Ｈ４）、エチン（Ｃ２Ｈ２）、プロパン（Ｃ３Ｈ８）、プロペン（Ｃ３Ｈ６）、ブチン（Ｃ４Ｈ６）等が挙げられる。エピタキシャル層の炭素濃度は、約２００ｐｐｍ〜約５原子パーセント、例えば、約１原子パーセント〜約３原子パーセント、更に特に少なくとも約２原子パーセント又は少なくとも約１.５原子パーセントの範囲である。一実施形態において、炭素濃度は、エピタキシャル層内でかえてもよく、好ましくはエピタキシャル層の上の部分よりエピタキシャル層の下の部分がより高い炭素濃度でかえてもよい。或いは、ゲルマニウムソースと炭素ソースは、いずれもシリコンと炭素を含有する化合物、例えば、シリコンゲルマニウム炭素物質を形成するために、シリコンソースとキャリアガスとともにプロセスチャンバへ添加することができる。
【００３０】
[0038]堆積プロセスを終了させる。一実施形態において、プロセスチャンバは、パージガス又はキャリアガスでフラッシュされるのがよく、及び/又はプロセスチャンバは真空ポンプによって排気されるのがよい。パージプロセス及び/又は排気プロセスは、過剰の堆積ガス、反応副生成物、他の汚染物質を除去する。他の一例において、堆積プロセスが終了すると、プロセスチャンバをパージ及び/又は排気せずにエッチングプロセスが直ちに開始される。
【００３１】
エッチング
[0039]所望のエッチングプロセスが行われてもよい。エッチングプロセスは、基板表面上のエピタキシャル層の一部を除去する。エッチングプロセスはエピタキシャル又は単結晶シリコン物質とアモルファス又は多結晶シリコン物質の双方を除去する。基板表面上に堆積された多結晶シリコン層があるとすれば、エピタキシャル層より速い速度で除去される。エッチングプロセスの持続時間は、基板上の所望の領域上に選択的に形成されたエピタキシャル層の正味の堆積を生じる堆積プロセスの持続時間と釣り合う。それ故、堆積プロセスとエッチングプロセスの正味の結果は、多結晶物質の成長があるとすれば最小にしつつ、選択的且つエピタキシャルに成長したシリコンと炭素を含有する物質を形成する。
【００３２】
[0040]エッチングプロセスの間、基板は約１０秒〜約９０秒、例えば、約２０秒〜約６０秒、更に特に約３０秒〜約４５秒の範囲にある時間エッチングガスにさらされる。エッチングガスは、少なくとも一つのエッチング剤及びキャリアガスを含んでいる。エッチング剤は、通常、約１０ｓｃｃｍ〜約７００ｓｃｃｍ、例えば、約５０ｓｃｃｍ〜約５００ｓｃｃｍの範囲にある速度でプロセスチャンバへ供給される。エッチングガスに用いられるエッチング剤としては、塩素（Ｃｌ２）、塩化水素（ＨＣｌ）、三塩化ホウ素（ＢＣｌ３）、塩化メチル（ＣＨ３Ｃｌ）、四塩化炭素（ＣＣｌ４）、三フッ化塩素（ＣｌＦ３）、及びそれらの組合せを挙げることができる。好ましくは、塩素又は塩化水素がエッチング剤として用いられる。
【００３３】
[0041]エッチング剤は、通常、キャリアガスと共にプロセスチャンバへ供給される。キャリアガスは、約１ｓｌｍ〜約１００ｓｌｍ、例えば、約５ｓｌｍ〜約７５ｓｌｍ、更に特に約１０ｓｌｍ〜５０ｓｌｍ、例えば、約２５ｓｌｍの範囲にある流量を持つ。キャリアガスは、窒素（Ｎ２）、水素（Ｈ２）、アルゴン、ヘリウム及びそれらの組合せを挙げることができる。ある実施形態において、不活性ガスが好ましく、窒素、アルゴン、ヘリウム及びそれらの組合せが挙げられる。キャリアガスは、エピタキシャルプロセスの間に用いられる一つ又は複数の個々の前駆物質及び/又は温度に基づいて選択することができる。
【００３４】
[0042]エッチングプロセスを終了させる。一例において、プロセスチャンバは、パージガス又はキャリアガスでフラッシュすることができ、及び/又はプロセスチャンバは真空ポンプで排気することができる。パージ及び/又は排気プロセスは、過剰のエッチングガス、反応副生成物及びその他の汚染物質を除去する。他の一例において、エッチングプロセスが終了すると、プロセスチャンバをパージ及び/又は排気せずにエピタキシャル層の厚さが直ちに開始される。
【００３５】
[0043]エピタキシャル層と多結晶層の厚さは決定することができる。所定の厚さが達成さる場合には、エピタキシャルプロセスが終了する。しかしながら、所定の厚さが達成されない場合には、所望の厚さが達成されるまで堆積プロセスが一サイクルとして繰り返される。エピタキシャル層は、通常、約１０オングストローム〜約２,０００オングストローム、例えば、約１００オングストローム〜約１,５００オングストローム、更に特に約４００オングストローム〜約１２００オングストローム、例えば、約８００オングストロームの範囲の厚さを持つように成長される。多結晶層は、通常、厚さがあるとすれば、原子層〜約５００オングストロームの範囲で堆積される。シリコンと炭素を含有するエピタキシャル層又はシリコンと炭素を含有する多結晶層の所望の又は所定の厚さは、具体的な製造プロセスに特異的である。一例において、エピタキシャル層は所定の厚さに達することができるが、多結晶層は厚すぎる。
【００３６】
堆積中のドープ剤暴露（又はインサイチュドープ）
[0044]堆積プロセスの間、エピタキシャル層は、所望により、ドープ剤にさらされてもい。典型的なドープ剤としては、ホウ素、ヒ素、リン、ガリウム又はアルミニウムのような元素ドープ剤のソースを与える少なくとも一つのドープ剤化合物を挙げることができる。ドープ剤は、堆積されたシリコンと炭素を含有する化合物に電子デバイスが必要とする制御され所望された経路における方向性電子流のような種々の導電性特性を与える。シリコンと炭素を含有する化合物の膜を具体的なドープ剤でドープして、所望の導電性特性が達成される。一例において、シリコンと炭素を含有する化合物は、例えば、ジボランを用いて、約１０１５原子/ｃｍ３〜約１０２１原子/ｃｍ３の範囲にある濃度でボロンを加えることによりｐ形にドープされる。一例において、ｐ形ドープ剤は、少なくとも５×１０１９原子/ｃｍ３の濃度を持つ。他の例において、ｐ形ドープ剤は、約１×１０２０原子/ｃｍ３〜約２.５×１０２１原子/ｃｍ３である。他の例において、シリコンと炭素を含有する化合物は、約５×１０１９原子/ｃｍ３〜約５×１０２１原子/ｃｍ３の濃度のリン及び/又はヒ素のようにｎ形にドープされる。
【００３７】
[0045]ドープ剤ソースは、通常、堆積中プロセスチャンバに供給される。ドープ剤ソースとして有用なボロン含有ドープ剤としては、ボロン及び有機ボロンが含まれる。ボランとしてはボロン、ジボラン（Ｂ２Ｈ６）、トリボラン、テトラボラン及びペンタボランが挙げられ、アルキルボランとしては、実験式ＲｘＢＨ（３−ｘ）、（式中、Ｒ＝メチル、エチル、プロピル又はブチル、ｘ＝１,２又は３）の化合物が挙げられる。アルキルボランとしては、トリメチルボラン（（ＣＨ３)３Ｂ）、ジメチルボラン（（ＣＨ３)２ＢＨ）、トリエチルボラン（（ＣＨ３ＣＨ２)３Ｂ）及びジエチルボラン（（ＣＨ３ＣＨ２)２ＢＨ）が挙げられる。ドープ剤としても、実験式ＲｘＰＨ（３−ｘ）(式中、Ｒ＝メチル、エチル、プロピル又はブチル、ｘ＝１、２又は３)のようにアルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）及びアルキルホスフィンが挙げられる。アルキルホスフィンとしては、トリメチルホスフィン（（ＣＨ３)３Ｐ）、ジメチルホスフィン（（ＣＨ３)２ＰＨ）、トリエチルホスフィン（（ＣＨ３)３Ｐ）、ジメチルホスフィン（（ＣＨ３)２ＰＨ）、トリメチルホスフィン（（ＣＨ３ＣＨ２)３ＰＨ）及びジエチルホスフィン（（ＣＨ３ＣＨ２)２ＰＨ）が挙げられる。
【００３８】
イオン注入
[0046]エピタキシャル層のイオン注入が行われ、それにより、エピタキシャル層の少なくとも一つのアモルファス化を得ることができる。イオン注入はソースとドレインのようなドープされた領域を形成するために用いることができ、それにより、エピタキシャル層のアモルファス化を得ることができる。例えば、これは、トランジスタの製造プロセスの一部として、少量に、また、多量にドープされたドレイン領域又はソースドレインエクステンション及びディープソースとドレインの形成の間に行われるのがよい。Ｓｉ：Ｃソース/ドレインを含有するトランジスタのｎ形ドープについて、ドープ領域の厚さは、典型的には１０００オングストローム未満である、所望のソース/ドレイン接合深さによって決められる。リン、ヒ素、又はこれら二つの組合せの注入は、典型的には、ｎＭＯＳトランジスタのＳｉ：Ｃのために用いられる。ピークドープ剤の不純物濃度は１×１０２０原子/ｃｍ３以上であるのがよく、ドープ量は２×１０１５/ｃｍ２以上であるのがよい。一以上の実施形態において、プレアモルファス化として知られる追加のアモルファス化ステップは、Ｓｉ、Ｇｅ又はＡｓイオン注入により行うことができるが、他の方法も使用し得る。アモルファス化の深さは、化学種を注入するイオンエネルギーによって決定される。当該技術において既知であるように、シリコン注入により結晶シリコン、例えば、１Ｅ１５ｃｍ２のアモルファス化を引き起こすために最少量が必要とされる。
【００３９】
[0047]シリコンと炭素を含有するエピタキシャル層のアモルファス化注入とドープ注入は、カリフォルニア州サンタクララのアプライドマテリアルズから入手できるＱｕａｎｔｕｍＸ注入機によって達成することができる。イオン注入は、置換ＳｉとＣ原子を非置換部位に置き換えることによって、最初のＳｉ：Ｃエピ層（結晶構造）の少なくとも一部をアモルファス化する。
【００４０】
アニール
[0048]本発明の一つ以上の実施形態によれば、エピタキシャル層はアニールされる。個々の実施形態において、アニールは、比較的短い時間、例えば、急速熱アニールチャンバ又は急速熱処理チャンバ内で行うことができる。ここに用いられる急速熱アニール（ＲＴＡ）と急速熱プロセス（ＲＴＰ）の双方は、試料を室温から高温、例えば、１２００℃程度まで加熱する非常に短く、更に高度に制御された熱サイクルに試料を供するプロセスを意味する。ＲＴＰ又はＲＴＡの間の熱サイクルの持続時間は、典型的には、約６０秒未満、典型的には約３０秒未満である。或る実施形態において、ＲＴＰ又はＲＴＡの持続時間は、約２０秒、１５秒、１０秒、又は５秒未満である。スパイクアニールは、試料を約１０秒又は５秒未満の間高温にさらされるプロセスを意味する。例えば、スパイクアニールは、約８００℃〜１２００℃の高温で約５秒未満行われるのがよい。ミリ秒アニールは、試料を室温から高温、例えば、１３５０℃程度に約９００ミリ秒未満、より典型的には約５００ミリ秒未満で加熱する熱サイクルに試料を供するプロセスを意味する。個々の実施形態において、約１０００℃を超える高温のドウェル時間は約５ミリ秒以下である。ミリ秒アニールは、レーザアニール（例えば、アプライドマテリアルズの動的表面アニール）、フラッシュアニールによって達成され得る。名前が示すように、レーザアニールはレーザを用いて試料を加熱する。
【００４１】
[0049]アニールプロセスとしては、急速熱アニール、急速熱プロセス、ミリ秒アニール、及び/又はスパイクアニール又はそれらの組合せのような急速熱プロセスを挙げることができる。アニール温度は、用いられるプロセスに左右されるものである。例えば、スパイクアニールは約１０００℃〜約１１００℃の範囲にある温度、好ましくは約１０５０℃を持つのがよく、固相エピタキシーは５００℃以上で行われるのがよい。
【００４２】
[0050]アニールプロセスとしては、ガス雰囲気、例えば、酸素、窒素、水素、アルゴン、ヘリウム又はそれらの組合せでスパイクアニール、急速熱プロセス（ＲＴＰ）の一種を挙げることができる。アニールプロセスは、約８００℃〜約１２００℃、好ましくは約１０５０℃〜約１１００℃の温度で行われる。アニールプロセスは、シリコンと炭素を含有する層が堆積された直後又は基板が持ちこたえる種々の他のプロセスステップの直後に行うことができる。
【００４３】
[0051]一実施形態において、スパイクアニールは、大気圧より著しく低いレベルのアニール雰囲気においてガス圧を維持することができるＲＴＰシステムで行われる。このようなＲＴＰシステムの一例は、アプライドマテリアルズ社、カリフォルニア州サンタクララから市販されるＲＡＤＩＡＮＣＥＣＥＮＴＵＲＡ（登録商標）システムである。スパイクアニールは、更に、２００５年５月２４日発行のＡＤＶＡＮＣＥ ＩＮ ＳＰＩＫＥ ＡＮＮＥＡＬ ＰＲＯＣＥＳＳＥＳＦＯＲ ＵＬＴＲＡ ＳＨＡＬＬＯＷ ＪＵＮＣＴＩＯＮＳと称する共同譲渡された米国特許第６,８９７,１３１号や２００４年１０月１２日発行のＯＰＴＩＭＡＬ ＳＰＩＫＥＡＮＮＥＡＬ ＡＭＢＩＥＮＴと称する共同譲渡された米国特許第６,８０３,２９７号に述べられ、これらの開示内容は本明細書と特許請求の範囲と抵触しない程度まで本明細書に援用されている。
【００４４】
[0052]１０００℃を超えるアプライドマテリアルズＤＳＡチャンバ/システムにおけるミリ秒アニール又はレーザアニールが優れた結果を得ることが見出された。ミリ秒アニール又はレーザアニールは、非置換Ｃ原子を置換部位に戻すのに十分なエネルギーを供給して、エピタキシャル層の置換炭素含量を増加させる。適切なＤＳＡシステムの例は、米国特許第６,９８７,２４０号、同第７,００５,６０１号、同第７,０７８,６５１号に開示され、これらの各々の開示内容は本明細書に援用されている。
【００４５】
[0053]本発明のプロセスは、当該技術において周知の装置で行われ得る。装置は、プロセスチャンバに入る前に堆積ガスとその他のプロセスガスを維持するために複数のガスラインを含有してもよい。その後、ガスは、シリコンと炭素を含有する膜が成長する加熱された基板と接触する。シリコンと炭素を含有する膜を堆積するために使用し得るハードウエアとしては、カリフォルニア州サンタクララにあるアプライドマテリアルズ社から入手できるＥｐｉＣｅｎｔｕｒａ（登録商標）システムとＰｏｌｙ Ｇｅｎ（登録商標）システムが挙げられる。他の装置としては、当該技術において周知のバッチ、高温炉が挙げられる。
【実施例】
【００４６】
実施例１
[0054]３００ｍｍのむき出しのシリコンウエハを、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手できる３００ｍｍＥｐｉ Ｃｅｎｔｕｒａ減圧チャンバ内に配置した。第一処理ステップの間に、５００オングストローム厚のドープされていないＳｉ：Ｃエピタキシャル膜を、３００ｍｍのむき出しのシリコンウエハ上に堆積した。堆積時Ｓｉ：Ｃ膜は２.３％全Ｃを含有し、図１の高分解能Ｘ線回折計（ＨＲ-ＸＲＤ）の測定において膜ピーク位置の約１２００秒角によって示されるように１.０４％のＣが置換炭素であった。その後、第二処理ステップの間に、膜をアプライドマテリアルズのＱｕａｎｔａｕｍＸ注入機において２５ｋｅＶのイオンエネルギーと１.５×１０１５ｃｍ２の用量でＳｉイオン注入に供した。Ｓｉ注入は、Ｓｉ：Ｃｅｐｉ層をアモルファス化するために行われた。堆積時のＳｉ：Ｃ膜は、ＨＲＸＲＤピーク約１２００秒角が膜において１.０４％置換Ｃに対応することを示すが、Ｓｉ：Ｃ膜のピークはシリコン注入後消失する。このことにより、結晶性の損失又はアモルファス化が示される。置換炭素は、本実施例とＰ.Ｃ.Ｋｅｌｉｒｅｓ,Ｐｈｙｓ.Ｒｅｖ.Ｂ５５（１４）,８７８４（１９９７）に記載されているＫｅｌｉｒｅｓモデルを用いたその他の実施例で決定した。この開示内容は本明細書に援用されている。
【００４７】
[0055]図１は、シリコン注入後の高分解能Ｘ線回折計（ＨＲ-ＸＲＤ）スキャンが膜ピークを生じないことを示しているが、Ｓｉ基板に対応する０秒角の標準Ｓｉピークのみを示し、最初の結晶性Ｓｉ：Ｃエピタキシャル層が存在しないことを意味する。その後、アモルファス化構造を、１１００-１３００℃の温度範囲で１５０ｍｍ/秒又は５０ｍｍ/秒（０.５ｍｓ又は１.５ｍｓのドウェル時間に対応する）スキャン速度でアプライドマテリアルズ社の動的表面アニールシステムにおいてアニールした。得られたＨＲＸＲＤは図２に見られ、それは約２０００のピークの出現を示し、ＤＳＡ後の約１.７５％の置換Ｃの結晶層の形成を意味する。試料Ｓｉウエハを、更に、ＣｅｎｔｕｒａＲＴＰを用いて１０５０℃で１０％のＯ２と９０％のＮ２の雰囲気においてスパイクアニールとして処理した。図３にみられるように、アニール（ＤＳＡ＋スパイク）された試料の置換Ｃレベルは、堆積時レベルの１.０４％と比較して約１.３２％である。
【００４８】
実施例２
[0056]図２は、１１００〜１３００℃の温度とスキャン速度５０-１５０ｍｍ/秒における動的表面アニール後の同一Ｓｉ：Ｃ試料のＸＲＤを示すグラフである。１.５６-１.７５％の置換Ｃに対応する１８００-２０００秒角の新しい膜ピークは、ＤＳＡ後に現れる。観測された１.５６-１.７５％の置換Ｃは、図１に示された堆積時のＳｉ：Ｃ層の最初の１.０４％の置換Ｃ含量より多い。
【００４９】
実施例３
[0057]図３は、提案された３ステップに続く１０５０℃のスパイクアニール後のＳｉ：Ｃ層のＨＲＸＲＤを示すグラフである。１５００秒角のピーク位置は、図１に示された堆積時の含量の１.０４％より多い置換Ｃ含量の１.３２％を示している。動的表面アニールを含まない上記順序を通って処理された試料は“ＲＴＡ”と分類され、１０００秒角より下の膜のピーク位置を示し、０.８８％未満の置換Ｃを表している。受容した置換Ｃは、注入時のＳｉ：Ｃｅｐｉ膜から増加したが、増加した置換Ｃは従来のスパイクアニールだけでは達成されなかった。増加した置換Ｃは、動的表面アニール又は表面アニールに続いてスパイクアニールによって達成された。
【００５０】
[0058]従って、本実施例は、Ｓｉ：Ｃの増加した置換Ｃ含量が、活性化アニールの前に上記のプロセス順序を行うことにより１０５０℃までの従来のドープ剤活性化アニールの後でさえ堆積時の置換Ｃ含量を超えるレベルに維持されることを証明している。一以上の実施形態によれば、増加した置換Ｃを維持するために提案された全体のプロセス順序は、Ｓｉ：Ｃエピタキシャル層堆積、続いて注入によるアモルファス化、続いて動的表面アニール、又は１０５０℃までの動的表面アニールとスパイクアニールの組合せである。
【００５１】
実施例４
[0059]３００ｍｍのむき出しのシリコンウエハを、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手できる３００ｍｍＥｐｉ Ｃｅｎｔｕｒａ減圧チャンバ内に配置した。１０００オングストローム厚のドープされていないＳｉ：Ｃエピタキシャル膜は、３００ｍｍのむき出しのシリコンウエハ上に堆積した。堆積時のＳｉ：Ｃ層は、約１.５原子％の総Ｃを含有し、１.５原子％のＣは、図４において高分解能Ｘ線回折計（ＨＲ-ＸＲＤ）の測定の膜ピーク位置約１７４０秒角によって示されるように置換炭素である。調製されたｅｐｉ膜に組込まれた置換Ｃ量は、７.５×１０１５/ｃｍ２に対応する。その後、膜を、アプライドマテリアルズのＱｕａｎｔｕｍＸ注入機において１２ｋｅＶイオンエネルギーと４×１０１５ｃｍ２の用量でリンイオン注入に供した。注入条件は、適切なソースとドレインの接合の深さによりＳｉ：Ｃをドープするように選んだ。注入後、最上層（この場合、〜４００オングストローム）は損傷し、置換Ｃは損傷した層内で減少した。フリンジの消失と膜ピークの広がりは、膜の物理的変化を意味する。注入後に組込まれた置換Ｃ量は、約４×１０１５/ｃｍ２である。その後、試料をＣＭＯＳトランジスタの製造に用いられる従来のアニール、詳しくは、アプライドマテリアルズのＲａｄｉａｎｃｅＰｌｕｓにおいて１０５０℃で１０％のＯ２/９０％のＮ２の雰囲気でスパイクアニールに供した。Ｓｉ基板のピーク付近でのピークの出現は、失われた置換Ｃの少量がスパイクアニールによって最上層に回復されたことを意味する。１５００秒角を超えるフリンジの消失（注入とスパイクアニール後）は、最上層の置換Ｃの損失と結晶損傷を意味する。対応する組込まれた置換Ｃは、４×１０１５/ｃｍ２を超えるが、５×１０１５/ｃｍ２を超えない。
【００５２】
実施例５
[0060]出発Ｓｉ：Ｃエピタキシャル層を、実施例４と同様の方法で調製した。堆積時のＳｉ：Ｃ膜は１.４２％の総Ｃを含有し、１.３５％のＣは、図５において高分解能Ｘ線回折計（ＨＲ-ＸＲＤ）の測定の膜ピーク位置約１５００秒角によって示されるように置換炭素であった。調製したエピタキシャル膜に組込まれた置換Ｃ量は、約７×１０１５/ｃｍ２に対応する。その後、膜を実施例４における試料と同様の注入条件に供した（アプライドマテリアルズのＱｕａｎｔｕｍＸ注入機において１２ｋｅＶのイオンエネルギーと４×１０１５/ｃｍ２の用量でリンイオン注入）。注入後、実施例４と同様に、最上層（この場合、〜４００オングストローム）は損傷し、置換Ｃは損傷した層では減少した。その後、試料をアプライドマテリアルズの動的表面アニールシステムを用いて１１００℃〜１３００℃の温度、１５０ｍｍ/秒のスキャン速度でミリ秒アニールに供した。図５におけるＨＲＸＲＤは、強いフリンジを示し、特にミリ秒アニール後の１５００秒角の膜ピークを超え、高置換Ｃの存在を意味する。ミリ秒アニール後の対応する置換Ｃ量は、注入とアニール前の開始Ｓｉ：Ｃｅｐｉ層における置換Ｃ量に匹敵する約７×１０１５/ｃｍ２であった。
【００５３】
実施例６
[0061]図６は、置換炭素含量に対するいくつかの試料の動的表面アニールの効果を示すグラフである。試料を種々の注入条件で調製し、１１００℃〜１３００℃の範囲の温度でＤＳＡによりアニールした。図６は、注入後と３ステップのプロセス順序後の置換炭素含量と３００ｍｍのむき出しのシリコンウエハ上の堆積時のエピタキシャル層の置換炭素含量とを比較したグラフである。比較のために、各膜の置換Ｃは、ｅｐｉ層の上に組込まれ、用量として表され、堆積時のＳｉ：Ｃエピタキシャル膜における置換Ｃ量として標準化され、従って、開始Ｓｉ：Ｃｅｐｉ層は標準化された置換Ｃ量（図６ではｙ軸）で１００％に設定した。ウエハの各々を、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手できる３００ｍｍのＥｐｉＣｅｎｔｕｒａ減圧チャンバ内に配置した。１０００オングストローム厚のドープされていないＳｉ：Ｃエピタキシャル膜を、３００ｍｍのむき出しのシリコンウエハ上に堆積させた。最初の置換炭素含量を測定した。調製されたエピタキシャル膜の各々を、以下の四つ注入条件の一つに供した。（i）９ｋｅＶにおいて４×１０１５/ｃｍ２量のリン、（ii）１２ｋｅＶにおいて４×１０１５/ｃｍ２量のリン、（iii）１５ｋｅＶにおいて４×１０１５/ｃｍ２量のリン、（ｉｖ）８ｋｅＶにおいて２×１０１５/ｃｍ２量のリンと２５ｋｅＶにおいて２×１０１５/ｃｍ２量におけるヒ素。ｎＭＯＳトランジスタの製造において、注入条件は、ターゲットソースとドレイン接合位置に適合するように選ばれ得る。例えば、Ｓｉ：Ｃにおける１２ｋｅＶの注入条件でのリンは、表面から約６００オングストロームにおいて２×１０１８/ｃｍ３と３×１０１８/ｃｍ３のリン濃度による接合を生じる。より低いエネルギーはより浅い接合が生じるが、高いエネルギーはより深い接合が生じる。従って、これらの四つの注入条件はＨＤＤの形成をまねるように選ばれた。その後、四つの条件の一つで注入された各試料は、０.５ミリ秒ドウェル時間に対応する１５０ｍｍ/秒のスキャン速度でＤＳＡを用いて異なる温度（１１００℃、１２００℃、又は１３００℃）で処理した。全ての注入条件について、置換Ｃ量は、ＨＤＤ注入の後、堆積時の用量の４５-６５％に減少するが、ＤＳＡ処理後に９４％以上に増加し、Ｓｉ：Ｃ層においてＤＳＡによる置換Ｃの有効な回復が証明される。
【００５４】
[0062]本発明の一つ以上の実施形態は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路を形成するのに特に有用である方法を提供し、それに関連して記載される。他のデバイスと適用もまた本発明の範囲内である。図７は、典型的なＣＭＯＳデバイスにおいて一組のＦＥＴの断面図の一部を示す図である。デバイス１００は、ウェルを形成してソース/ドレイン領域を設けた後の半導体基板と、ゲート誘電体と、ＮＭＯＳデバイスとＰＭＯＳデバイスのゲート電極とを備えている。デバイス１００は、従来の半導体プロセス、例えば、単結晶シリコンの成長及びトレンチエッチングによる浅いトレンチ絶縁構造の形成及びトレンチ開口部の誘電体の成長又は堆積を用いて形成し得る。これらの種々の構造を形成するための詳細な手順は、当該技術において既知であり、本明細書には更に記載されない。
【００５５】
[0063]デバイス１００は、半導体基板１５５、例えば、ｐ形物質でドープされたシリコン基板と、基板１５５上のｐ形エピタキシャル層１６５と、エピタキシャル層１６５内に画成されたｐ形ウェル領域１２０とｎ形ウェル領域１５０と、ｐウェル領域１２０内に画成されたｎ形トランジスタ（ＮＭＯＳＦＥＴ）１１０とｎウェル１５０内に画成されたｐ形トランジスタ（ＰＭＯＳ ＦＥＴ）１４０を備えている。第一絶縁領域１５８はＮＭＯＳ１１０とＰＭＯＳ１４０トランジスタを電気的に絶縁し、第二絶縁領域１６０は基板１５５上の他の半導体デバイスからトランジスタ１１０と１４０の一組を電気的に絶縁する。
【００５６】
[0064]本発明の一以上の実施形態によれば、ＮＭＯＳトランジスタ１１０は、ゲート電極１２２と、第一ソース領域１１４と、ドレイン領域１１６とを備えている。ＮＭＯＳゲート電極１２２の厚さは、拡張可能であり、デバイス性能に関連する問題に基づいて調整することができる。ＮＭＯＳゲート電極１２２は、ｎ形デバイスの仕事関数に対応する仕事関数を持っている。ソースとドレイン領域は、ゲート電極１２２の対向側のｎ形領域である。チャネル１１８は、ソース領域１１４とドレイン領域１１６の間に置かれる。ゲート誘電体層１１２は、チャネル領域１１８とゲート電極１２２を分離する。ＮＭＯＳゲート電極１２２と誘電体層を形成するためのプロセスは、当業者に既知であり、本明細書では更に述べない。本発明の実施形態によればＳｉ：Ｃｅｐｉ層は、ソース/ドレイン領域１１４又は１１６の一部又は全体を充填することになると理解される。
【００５７】
[0065]一以上の実施形態によれば、ＰＭＯＳトランジスタ１４０は、ゲート電極１５２と、ソース領域１４４と、ドレイン領域１４６とを備えている。ＰＭＯＳゲート電極１５２の厚さは、拡張可能であり、デバイス性能に関連する問題に基づいて調整することができる。ＰＭＯＳゲート電極１５２は、ｐ形デバイスの仕事関数に対応する仕事関数を持っている。ソースとドレイン領域は、ゲート電極１５２の対向側のｐ形領域である。チャネル１４８は、ソース領域１４４とドレイン領域１４６の間に置かれる。ゲート誘電体１４２は、チャネル領域１４８とゲート電極１５２を分離する。誘電体１４２はゲート電極１５２をチャネル領域１４８から電気的に絶縁する。図４に示され、直上に記載されたトランジスタ１１０と１４０の構造は、例示だけであり、物質、層等の種々の変形例は、本発明の範囲内である。
【００５８】
[0066]ここで図８を参照すると、スペーサ、ソース/ドレイン領域の上の層、例えば、シリサイド層の形成と、エッチングストップの形成後の図７のＮＭＯＳデバイス１１０の詳細を更に示す図である。図４に示されるＰＭＯＳデバイスが、更に以下に記載されるＮＭＯＳデバイスのチャネルに生じる応力に影響する寸法及び/又は組成で調整することができる同様のスペーサと層を含有することができることは理解される。しかしながら、説明のために、ＮＭＯＳデバイスだけが図示され、詳細に記載される。
【００５９】
[0067]図８は、ゲート１１９の周りに組込まれた適切な誘電材料から形成することができるスペーサ１７５を示す図である。オフセットスペーサ１７７もまた、設けられ、スペーサ１７５の各々を囲んでいる。スペーサ１７５と１７７の形状、サイズ、及び厚さを形成する方法は、当該技術において既知であり、本明細書に更に記載されない。金属シリサイド層１７９は、ソース領域１１４とドレイン領域１１６の上に形成することができる。シリサイド層１７９は、いずれの適切なプロセス、例えば、スパッタリング又はＰＶＤ（物理的気相堆積）によってもニッケル、チタン、又はコバルトのような適切な金属で形成することができる。シリサイド層１７９は、下に横たわる表面の一部に拡散することができる。ドレイン領域１１６の上昇は、矢印１８１で示され、基板表面１８０からシリサイド層１７９の最上部までの距離として示されている。ソースドレイン領域のファセット１８３は、角のある表面として示されている。当業者が理解するように、上記の例示的デバイスは、ソース/ドレイン又は本明細書に記載された方法に従って変更することができるＳｉ：Ｃエピタキシャル層を持つソース/ドレインエクステンションを含むように変更することができる。従って、本発明の実施形態は、注入の後に置換Ｃを回復することによる順序を行うことによってＳｉ：Ｃ層内の置換Ｃを最大にする方法を提供する。一実施形態のプロセス順序は、Ｓｉ：Ｃエピタキシャル堆積、続いてＨＤＤ又はディープＳ/Ｄ注入、続いてミリ秒アニールを含んでいる。個々の実施形態において、開始エピタキシャル層は、約１原子％以上の置換Ｃを含有し、注入/アニール順序の後の最後のエピタキシャル層は、約１原子％以上の置換Ｃを含有する。一以上の実施形態において、アニール後の最終のエピタキシャル層に組込まれたＣ量は、少なくとも約９０％の開始エピタキシャル層である。
【００６０】
[0068]注入は、ｎＭＯＳのディープソース/ドレインの形成を含むことができ、多量にドープされたドレイン“ＨＤＤ”としても知られる。例示的な注入条件としては、リンのみ、Ａｓ/Ｐの同時注入、又はＡｓのみを含んでもよい。個々の例は、Ｐのみ：６-１５ｋｅＶ、Ａｓ：２５ｋｅＶ/Ｐ：８ｋｅＶ、Ａｓのみ：２５ｋｅＶ以上である。全量約４×１０１５/ｃｍ２。ｎ形の注入は、トランジスタ製造流れ（これはＨＤＤステップの間又は前であってもよい）において追加のプレアモルファス化注入（例えば、Ｓｉ）によって達成することができ、これにより、エピタキシャル層の少なくとも一部のアモルファス化が得られる。本発明は、特定の理論によってしばられるものではないが、注入はエピタキシャル膜損傷を引き起こし、エピタキシャル膜の少なくとも一部の置換Ｃを減少させる。結果として、堆積時の膜内に組込まれた置換Ｃは、注入後の置換Ｃを超える。
【００６１】
[0069]注入後のエピタキシャル膜を、例えば、ミリ秒アニールによってアニールする際に、置換Ｃは注入後のレベルから増加し、堆積時の置換Ｃレベル未満、そのレベルと匹敵する、又はそのレベルを超え得る最後の置換Ｃが得られる。上述したように、アニール順序は変動し得る。例えば、より低温のスパイクアニールは、以下の順序、Ｓｉ：Ｃエピタキシャル堆積、続いてＨＤＤ又はディープＳ/Ｄ注入、続いてより低温のアニール、続いてミリ秒アニールのような、これらに限定されない順序で、挿入され得る。他の例において、このような順序でミリ秒アニール後にスパイクアニールを加えることができる：Ｓｉ：Ｃエピタキシャル堆積に続いてＨＤＤ又はＳ/Ｄ注入、続いてＤＳＡ、続いてスパイクアニール。
【００６２】
[0070]本明細書全体で“一実施形態”、“或る実施形態”、“一以上の実施形態”又は“実施形態”について述べることは、実施形態とともに記載される具体的な特徴、構造、物質、又は特性が本発明の少なくとも一実施形態に含まれることを意味する。従って、本明細書全体に種々の場所で“一以上の実施形態において”、“或る実施形態において”、“一実施形態において”又は“実施形態において”のような言葉の出現は、必ずしも本発明の同じ実施形態を意味しない。更に、具体的な特徴、構造、物質、又は特性は、一以上の実施形態においていかなる適切な方法で組み合わせてもよい。上の方法の記載の順序は、限定するものとしてみなされるべきでなく、方法は、記載された操作の順序によらずに、又は省略又は追加して用いてもよい。
【００６３】
[0071]上記は、例示のためのものであり、限定されないことは理解されるべきである。多くの他の実施形態は、上記を再検討する際に当業者に明らかになるであろう。それ故、本発明の範囲は、このような特許請求の範囲が与える等価物の十分な範囲と共に、添付の特許請求の範囲によって決定すべきである。
【図面の簡単な説明】
【００６４】
【図１】図１は、アモルファス化後のシリコンと炭素を含有するエピタキシャル層の構造変化を示すＨＲＸＲＤスペクトルである。
【図２】図２は、アモルファス化し、１１００℃〜１３００℃の温度で表面アニールした後のシリコンと炭素を含有するエピタキシャル層の構造変化を示すＨＲＸＲＤスペクトルである。
【図３】図３は、アモルファス化し、１１００℃〜１３００℃の温度で表面アニールし、更にスパイクアニールで処理された後のシリコンと炭素を含有するエピタキシャル層の構造変化を示すＨＲＸＲＤスペクトルである。
【図４】図４は、Ｐ１２ｋｅＶ、４×１０１５/ｃｍ２の注入後と、１０５０℃のスパイクアニール後の開始エピタキシャル層を示すＨＲＸＲＤスペクトルである。
【図５】図５は、開始エピタキシャル層とＰ１２ｋｅＶ、４×１０１５/ｃｍ２の注入と１１００℃、１２００℃、１３００℃でミリ秒レーザアニールで動的表面アニール後の処理を示すＨＲＸＲＤスペクトルである。
【図６】図６は、種々のエネルギーレベルでＰのみとＡｓとＰの組合せを用いた注入と、１１００℃〜１３００℃の動的表面アニールによって更に処理された試料について標準化された比較置換Ｃデータを示すグラフである。
【図７】図７は、本発明の実施形態の電界効果トランジスタの一組の断面図である。
【図８】図８は、デバイス上に形成された追加の層を持つ図１に示されたＮＭＯＳ電界効果トランジスタの断面図である。
【符号の説明】
【００６５】
１００…デバイス、１１０…ＮＭＯＳ、１１４…ソース領域、１１６…ドレイン領域、１１８…チャネル領域、１１９…ゲート、１２０…ｐ形ウェル領域、１２２…ゲート電極、１４０…ＰＭＯＳ、１４２…誘電体、１４４…ソース領域、１４６…ドレイン領域、１５０…ｎ形ウェル領域、１５２…ゲート電極、１５５…基板、１５８…第一絶縁領域、１６０…第二絶縁領域、１６５…ｐ形エピキシャルシリコン層、１７５…スペーサ、１７７…オフセットスペーサ、１７９…シリサイド層、１８０…基板表面、１８３…ファセット。
【図１】
2008147633.tif 000003
【図２】
2008147633.tif 000004
【図３】
2008147633.tif 000005
【図４】
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【図５】
2008147633.tif 000007
【図６】
2008147633.tif 000008
【図７】
2008147633.tif 000009
【図８】
2008147633.tif 000010
【手続補正書】
【提出日】平成20年3月25日(2008.3.25)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2008147633.tif 000011
【外国語明細書】
2008147633000001.pdf