(57)【要約】【課題】微細化加工において、コンタクトプラグとキャパシタの下部電極との接触界面抵抗を低下させ、歩留まりを向上させる構造の半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置は、半導体基板と、その表面に形成されたMOSトランジスタと、MOSトランジスタ上に設けられた第1の層間絶縁膜と、MOSトランジスタのゲート間において、第1の層間絶縁膜を貫通する第1の開口部に配置され、MOSトランジスタのソース及びドレインそれぞれに接続された多結晶シリコン膜のセルコンタクトプラグと、セルコンタクトプラグ上に設けられた第2の層間絶縁膜と、第2の層間絶縁膜を貫通する第2の開口部に配置され、平面視における面積が第2の開口部の面積より大きい突出部を有し、突出部の上に金属バリア層が形成された、多結晶シリコンのコンタクトプラグと、コンタクトプラグ上に設けられ、上部電極及び下部電極に誘電体が介挿されキャパシタとを有する。【選択図】図１
2008130981.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の表面に形成されたＭＯＳトランジスタと、
該ＭＯＳトランジスタ上に設けられた第１の層間絶縁膜と、
前記ＭＯＳトランジスタのゲート電極間において、前記第１の層間絶縁膜を貫通する第１のコンタクトホールに配置され、ＭＯＳトランジスタのソース及びドレインそれぞれに接続された多結晶シリコン膜からなるセルコンタクトプラグと、
該セルコンタクトプラグ上に設けられた第２の層間絶縁膜と、
突出部の上に金属バリア層が形成され、該第２の層間絶縁膜を貫通する第２のコンタクトホールに配置されたコンタクトプラグと、
該コンタクトプラグ上に設けられ、上部金属電極及び下部金属電極に誘電体が介挿されて形成されたキャパシタと
を有することを特徴とする半導体装置。
【請求項２】
前記コンタクトプラグが多結晶シリコンで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
平面視において、前記突出部の面積が前記下部金属電極の底部の面積より大きく形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記金属バリア層が窒化タングステンまたは窒化チタンの単層、あるいは窒化チタン／チタンシリサイド、タングステン／窒化タングステン、窒化タングステン／タングステンシリサイド、タングステン／窒化タングステン／タングステンシリサイド、タングステン／窒化チタン／チタンシリサイドのいずれかの積層構造、あるいはチタンシリサイド、コバルトシリサイドまたはタングステンシリサイドの単層からなることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上に、ＭＯＳトランジスタを形成する工程と、
第１の層間絶縁膜をＭＯＳトランジスタの上に形成し、隣接する該ＭＯＳトランジスタのゲート電極間に第１のコンタクトホールを形成し、ＭＯＳトランジスタのソースまたはドレインに接続されるセルコンタクトプラグとなる第１の多結晶シリコン膜を堆積する工程と、
該第１の多結晶シリコン膜をエッチングして、セルコンタクトプラグを形成する工程と、
該セルコンタクトプラグの上に第２の層間絶縁膜を形成し、平面視にてセルコンタクトプラグと重なる位置に第２のコンタクトホールを形成し、コンタクトプラグとなる第２の多結晶シリコン膜を堆積する工程と、
該第２の多結晶シリコン膜をエッチングにより分離し、前記第２のコンタクトホールから突出した突出部の上面に金属バリア層を配置したコンタクトプラグを形成する工程と、
該金属バリア層の上に、上部金属電極及び下部金属電極に誘電体が介挿されて形成されたキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記コンタクトプラグが多結晶シリコンで形成されていることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記コンタクトプラグを形成する工程において、平面視において、前記突出部の面積が前記下部金属電極の底部の面積より大きく形成されることを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記金属バリア層が窒化タングステンまたは窒化チタンの単層、あるいは窒化チタン／チタンシリサイド、タングステン／窒化タングステン、窒化タングステン／タングステンシリサイド、タングステン／窒化タングステン／タングステンシリサイド、タングステン／窒化チタン／チタンシリサイドのいずれかの積層構造、あるいはチタンシリサイド、コバルトシリサイドまたはタングステンシリサイドの単層、で形成されることを特徴とする請求項５から請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記コンタクトプラグを形成する工程において、全面に金属バリヤ層を堆積させ、前記金属バリア層とともに多結晶シリコン膜をエッチングにより分離し、コンタクトプラグを形成することを特徴とする請求項５から請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記コンタクトプラグを形成する工程において、前記多結晶シリコン膜をエッチングにより分離した後、全面に金属を堆積させ、前記多結晶シリコン膜とのシリサイデーションを行い、シリサイド化されなかった金属を選択的に除去することによりコンタクトプラグを形成することを特徴とする請求項５から８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の構造及びその製造方法に関し、特にＤＲＡＭ（Dynam
ic Random Access Memory）におけるメモリセル部のコンタクト構造に特徴を有する
半導体装置の構造及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、セル選択用の一つのトランジスタと、一つのキャパシタを基本構成とし、トランジスタとキャパシタはコンタクトプラグを介して接続される。キャパシタは絶縁膜に開孔したシリンダホール内に形成され、下部電極、容量絶縁膜、上部電極で構成される。下部電極の下層には、下部電極に接続して容量コンタクトプラグ、および容量コンタクトプラグに接続するセルコンタクトプラグが設けられる。セルコンタクトプラグはトランジスタに接続される。
近年、ＤＲＡＭの高集積化に伴い、メモリセルの微細化が必須となっている。メモリセルが微細化されると、平面的にキャパシタに許容される面積が縮小されるためにキャパシタの容量が減少してしまう。キャパシタ容量の減少は、正常なメモリ動作の障害となるため、メモリセルが微細化されても所定のキャパシタ容量を確保する必要がある。平面的に縮小される面積を立体的な面積増加で補償するためにシリンダホールが形成される絶縁膜の膜厚は３０００ｎｍ程度に厚くせざるを得ない状況となっている。この厚い絶縁膜にシリンダホールを形成すると、下層の容量コンタクトプラグと接触するシリンダホール底部では、ホールの断面積が著しく小さくなってしまう。その結果、キャパシタの下部電極と下層の容量コンタクトプラグの接触面積が縮小し、接触抵抗が増大する問題が顕在化している。接触抵抗の増大は、ＤＲＡＭ高速動作の阻害要因となる。
【０００３】
以下、上記キャパシタの下部電極と下層の容量コンタクトの接触面積縮小に関連する問題について、図５から図８を用いて、さらに詳しく説明する。
図５は、ＤＲＡＭのキャパシタ部分の一例を示す断面図である。セル選択用トランジスタ（不図示）に接続するセルコンタクトプラグ１０５上に、層間絶縁膜１０３および容量コンタクトプラグ１０４が形成される。その上に形成される層間絶縁膜１０２および１００を貫通してシリンダホール１０１が形成される。シリンダホール１０１内に下部電極１０６、容量絶縁膜１０７および上部電極１０８からなるキャパシタが形成される。シリンダホール１０１は、容量コンタクトプラグの位置に整合するように形成されるが、フォトリソグラフィにおける位置合わせ誤差によりシリンダホールの中心と容量コンタクトプラグの中心がずれてしまい、接触面積はさらに減少してしまう（矢印部分）。
【０００４】
図６は、シリンダホールが曲がって形成される場合の一例を示している。通常、シリンダホール１０１が形成される絶縁膜１００には、酸化シリコン膜が用いられる。酸化シリコン膜にシリンダホール１０１を形成するためには周知の異方性ドライエッチング法が用いられる。このエッチング法では、高周波プラズマ中で電界加速されたフッ素イオンが主なエッチング種となる。シリンダホール１０１は、通常、半導体基板に対して垂直に形成されるが、何らかの原因でシリンダホール１０１内の電位分布が変化すると、フッ素イオンが加速される方向も変化し、シリンダホール１０１が途中から曲がって形成される場合がある。このような状況では、下部電極１０６と容量コンタクトプラグ１０４の接触面積はさらに減少する結果となる（矢印部分）。
【０００５】
上述した問題を解決するため、図７に示すように、容量コンタクトプラグ１１０の上部を平面視において、コンタクトプラグの径より広げてパッド形状とすることにより、キャパシタの下部電極１０６と容量コンタクトプラグ１１０との接触面積を確保するポリシリコンパッド構造が用いられている。
上述の方法で形成する容量コンタクトプラグ１１０は、キャパシタの下部電極１０６と容量コンタクトプラグ１１０との接触面積に対する位置あわせ余裕を大きくする効果があり、メモリセルの高密度化に好適な構成である。
【０００６】
しかし、図７に示したパッド構造の容量コンタクトプラグにおいても、以下に述べる問題がある。パッドを含む容量コンタクトプラグがシリコンで形成されるため、キャパシタの下部電極を金属で構成する場合には、シリコンと金属との反応を防止するために界面に金属バリヤ層を形成する必要がある。また、金属バリヤ層とシリコンとの接触抵抗低減のため、その界面にシリサイド層を設ける必要がある。金属バリヤ層には窒化チタン、シリサイド層にはチタンシリサイドなどが用いられる。
【０００７】
上記金属バリヤ層およびシリサイド層は以下の方法で形成される。層間絶縁膜１００にシリンダホール１０１を形成し、パッド表面を露出させる。その後、ＣＶＤ（Chemical Vapor Deposition）法を用いてチタンを供給し、露出しているパッド表面にチタンシリサイドを形成する。さらに連続して窒化チタンからなる金属バリヤ層を形成する。この時、シリンダホール１０１が深いために、底部へのチタンの供給が不十分となって所望のシリサイドが形成されない問題が発生する。
【０００８】
図８は、その問題を模式的に示している。例えば、上記のようにシリサイドをチタンシリサイドで形成する場合、形成される領域が深いシリンダホールの底部であるため、化学量論組成からずれた組成のシリサイドが形成されることに起因して高抵抗のシリサイドが形成される。また、シリコンのマイグレーションにより、界面にボイド２００が形成され、導通不良となる問題などが発生する。これらの問題は、シリンダホール１０１が深くなるほど、発生頻度が増大する。
【０００９】
上記シリサイデーション異常を回避するため、容量コンタクトプラグを形成した後、その表面上にＴiＮ／Ｔiの積層膜からなる金属バリア層を予め設け、その後層間絶縁膜の形成およびシリンダホールの形成を行なう方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−０８３８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、ポリシリコンパッド構造を用いれば、下部電極と容量コンタクトプラグの接触面積を増加させることが可能であるが、キャパシタの下部電極を金属もしくは金属化合物で形成する場合、シリサイデーション異常により、容量コンタクトプラグとキャパシタの下部電極との電気的接続が不安定となる問題が新たに発生する。
また、特許文献１の構造においては、コンタクトプラグ表面にバリア層を設けることにより、シリサイデーション異常を抑制することが可能となるが、容量コンタクトプラグとシリンダホールとの位置合わせずれにより、容量コンタクトプラグとキャパシタの下部電極との接触面積を、低抵抗化に対応する広さとして確保することが困難である。
【００１１】
したがって、従来の容量コンタクトプラグおよび下部電極が金属からなるキャパシタの形成方法においては、界面でのシリサイデーション異常を回避しつつ、接触面積を増加させて接触抵抗を低下させることが不十分であり、半導体記憶装置の製造における歩留まりが低下する問題がある。
本発明は、このような事情に鑑みてなされたもので、容量コンタクトプラグおよび下部電極が金属からなるキャパシタの形成方法において、容量コンタクトプラグとキャパシタの下部電極とのシリサイデーション異常を回避しつつ、接触面積を増加させることにより接触抵抗を低下させ、製造過程における歩留まりを向上させる構造の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体基板と、該半導体基板の表面に形成されたＭＯＳトランジスタと、該ＭＯＳトランジスタ上に設けられた第１の層間絶縁膜と、前記ＭＯＳトランジスタのゲート電極間において、前記第１の層間絶縁膜を貫通する第１のコンタクトホールに配置され、ＭＯＳトランジスタのソース及びドレインそれぞれに接続された多結晶シリコン膜からなるセルコンタクトプラグと、該セルコンタクトプラグ上に設けられた第２の層間絶縁膜と、突出部の上に金属バリア層が形成され、該第２の層間絶縁膜を貫通する第２のコンタクトホールに配置されたコンタクトプラグと、該コンタクトプラグ上に設けられ、上部金属電極及び下部金属電極に誘電体が介挿されて形成されたキャパシタとを有することを特徴とする。
【００１３】
本発明の半導体装置は、前記コンタクトプラグが多結晶シリコンで形成されていることを特徴とする。
【００１４】
本発明の半導体装置は、平面視において、前記突出部の面積が前記下部金属電極の底部の面積より大きく形成されていることを特徴とする。
【００１５】
本発明の半導体装置は、前記金属バリア層が窒化タングステンまたは窒化チタンの単層、あるいは窒化チタン／チタンシリサイド、タングステン／窒化タングステン、窒化タングステン／タングステンシリサイド、タングステン／窒化タングステン／タングステンシリサイド、タングステン／窒化チタン／チタンシリサイドのいずれかの積層構造、あるいはチタンシリサイド、コバルトシリサイドまたはタングステンシリサイドの単層からなることを特徴とする。
【００１６】
本発明の半導体装置の製造方法は、半導体基板上に、ＭＯＳトランジスタを形成する工程と、第１の層間絶縁膜をＭＯＳトランジスタの上に形成し、隣接する該ＭＯＳトランジスタのゲート電極間に第１のコンタクトホールを形成し、ＭＯＳトランジスタのソースまたはドレインに接続されるセルコンタクトプラグとなる第１の多結晶シリコン膜を堆積する工程と、該第１の多結晶シリコン膜をエッチングして、セルコンタクトプラグを形成する工程と、該セルコンタクトプラグの上に第２の層間絶縁膜を形成し、平面視にてセルコンタクトプラグと重なる位置に第２のコンタクトホールを形成し、コンタクトプラグとなる第２の多結晶シリコン膜を堆積する工程と、該第２の多結晶シリコン膜をエッチングにより分離し、前記第２のコンタクトホールから突出した突出部の上面に金属バリア層を配置したコンタクトプラグを形成する工程と、該金属バリア層の上に、上部金属電極及び下部金属電極に誘電体が介挿されて形成されたキャパシタを形成する工程とを有することを特徴とする。
【００１７】
本発明の半導体装置の製造方法は、前記コンタクトプラグが多結晶シリコンで形成されていることを特徴とする。
【００１８】
本発明の半導体装置の製造方法は、前記コンタクトプラグを形成する工程において、平面視において、前記突出部の面積が前記下部金属電極の底部の面積より大きく形成されることを特徴とする。
【００１９】
本発明の半導体装置の製造方法は、前記金属バリア層が窒化タングステンまたは窒化チタンの単層、あるいは窒化チタン／チタンシリサイド、タングステン／窒化タングステン、窒化タングステン／タングステンシリサイド、タングステン／窒化タングステン／タングステンシリサイド、タングステン／窒化チタン／チタンシリサイドのいずれかの積層構造、あるいはチタンシリサイド、コバルトシリサイドまたはタングステンシリサイドの単層、で形成されることを特徴とする。
【００２０】
発明の半導体装置の製造方法は、前記コンタクトプラグを形成する工程において、全面に金属バリヤ層を堆積させ、前記金属バリア層とともに多結晶シリコン膜をエッチングにより分離し、コンタクトプラグを形成することを特徴とする。
【００２１】
発明の半導体装置の製造方法は、前記コンタクトプラグを形成する工程において、前記多結晶シリコン膜をエッチングにより分離した後、全面に金属を堆積させ、前記多結晶シリコン膜とのシリサイデーションを行い、シリサイド化されなかった金属を選択的に除去することによりコンタクトプラグを形成することを特徴とする。
【発明の効果】
【００２２】
以上説明したように、本発明によれば、キャパシタを形成する前に、容量コンタクトプラグの突出部表面に金属バリア層を形成し、金属バリア層と、金属の下部電極とを接触させているので、容量コンタクトプラグの開口径が小さくなった場合でも、金属下部電極と容量コンタクトプラグとの間のシリサイデーション異常を回避すると共に、金属下部電極と容量コンタクトプラグとの接触面積を拡大でき、接触抵抗の上昇を抑制することができる。
【発明を実施するための最良の形態】
【００２３】
＜第１の実施形態＞
以下、本発明の第１の実施形態によるＤＲＡＭを図面を参照して説明する。図１は同実施形態の断面構造を示す概念図である。
この図において、半導体基板１は所定濃度のｐ型不純物（ボロン等）が導入された半導体、例えばシリコンにて形成されている。
素子分離領域２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、トランジスタ形成領域以外の部分に形成され、トランジスタ（選択用トランジスタ）を絶縁分離する。
【００２４】
トランジスタ形成領域において、ゲート絶縁膜３は、半導体基板１表面に、例えば熱酸化法などにより、シリコン酸化膜として形成されている。
ゲート電極６は多結晶シリコン膜４と金属膜５との多層膜により形成されており、多結晶シリコン膜４はＣＶＤ法での成膜時に不純物を導入させて形成するドープト多結晶シリコン膜を用いることができる。金属膜５はタングステン（Ｗ）や、タングステンシリサイド（ＷＳi）などの高融点金属を用いることができる。
上記ゲート電極６の上に、すなわち金属膜５の上には窒化シリコン（ＳiＮ）等の絶縁膜７が形成され、ゲート電極６の側壁には窒化シリコンなどの絶縁膜によるサイドウォール８が形成されている。
【００２５】
上記ゲート電極６の一端の半導体基板１表面にソース９の拡散層が形成され、ゲート電極６の他端にドレイン１０の拡散層が形成されている。
上記絶縁膜７及びサイドウォール８により自己整合的に形成された各コンタクトホールに、ソース９の拡散層と接続されたセルコンタクトプラグ１２と、ドレイン１０の拡散層と接続されたセルコンタクトプラグ１３とが、所定の不純物濃度の多結晶シリコン膜にて形成されている。
【００２６】
セルコンタクトプラグ１２および１３の上部は、ゲート電極６の側面よりもゲート電極６側に迫り出すように形成されており、その表面がソース９及びドレイン１０各々の拡散層との接触面積よりも大きな露出表面積を有している。
【００２７】
セルコンタクトプラグ１２及び１３各々の間に形成される溝部には層間絶縁膜１１が形成されている。すなわち、セルコンタクトプラグ１２及び１３各々は、上記層間絶縁膜１１により、それぞれ隣接する他のセルコンタクトプラグと電気的に絶縁され、上記セルコンタクトプラグ１２及び１３上面が層間絶縁膜１１から露出している。
セルコンタクトプラグ１２及び１３上及び層間絶縁膜１１の上には、全面的に層
間絶縁膜１４が形成されている。
【００２８】
セルコンタクトプラグ１３上面が露出するよう、層間絶縁膜１４を貫通させて、ビット線コンタクトホール２５が形成されている。
このビット線コンタクトホール２５内に、チタン，窒化チタン及びタングステンがＣＶＤにより順次成膜され、ＣＭＰにより平坦化されて形成された多層金属膜からなるビット線コンタクトプラグ１６が形成されている。
上記ビット線コンタクトプラグ１６の表面に、タングステン膜などの金属膜からなるビット配線層１７が形成されている。すなわち、ビット配線層１７は、コンタクトプラグ１６及びセルコンタクトプラグ１３を介して、ドレイン１０の拡散層と接続されている。
ビット配線層１７及び層間絶縁膜１４上に、層間絶縁膜１８が形成されている。
【００２９】
セルコンタクトプラグ１２上面が露出するよう、層間絶縁膜１４及び層間絶縁膜１８を貫通させて、容量コンタクトホール１５が形成されている。
容量コンタクトホール１５内には、所定の不純物濃度の多結晶シリコンからなる容量コン
タクトプラグ１９が形成されている。この容量コンタクトプラグ１９の上部は、層間絶縁膜１８の表面よりも上方に突出する突出部を形成している。また、容量コンタクトホール１５の側面よりも外側方向に迫り出すように形成されており、平面視においてその表面が後述するキャパシタ６０の下部電極２１の底面積よりも大きな露出表面積を有している。
【００３０】
上記容量コンタクトプラグ１９の上面には、金属バリア層５０が形成されている。この金属バリア層５０は、窒化タングステンまたは窒化チタンの単層、あるいは窒化チタン／チタンシリサイド、タングステン／窒化タングステン、窒化タングステン／タングステンシリサイド、タングステン／窒化タングステン／タングステンシリサイド、タングステン／窒化チタン／チタンシリサイドの多層膜、あるいはチタンシリサイド、コバルトシリサイドまたはタングステンシリサイドの単層で形成されている。
金属バリア層５０の露出面及び層間絶縁膜１８上に、層間絶縁膜２０を形成する。層間絶縁膜１１、１４、１８及び２０各々はシリコン酸化膜、ＰＳＧ（燐が導入されたシリコン酸化膜）あるいはＢＰＳＧ（ボロン及び燐が導入されたシリコン酸化膜）により形成されている。
【００３１】
容量コンタクトプラグ１９の表面が露出される位置に、層間絶縁膜２０を貫通させて
、キャパシタ６０を構成するためのシリンダホール３０が形成されている。
シリンダホール３０内周面及び下面には金属膜、例えば窒化チタン層からなる下部電極２１が所定の厚さにて、金属バリア層５０と接続するよう形成されている。
上記下部電極２１表面を含め層間絶縁膜２０上に、所定の厚さにて容量絶縁膜２２が形成されている。
容量絶縁膜２２上には、上部電極２３が形成されている。すなわち、下部電極２１，容量絶縁膜２２及び上部電極２３によりなるシリンダ型のＭＩＭ構造のキャパシタ６０が形成されている。
【００３２】
次に、図１及び図２により、上記第１の実施形態によるＤＲＡＭの製造方法について説明する。以下の説明においては、ＤＲＡＭのメモリセル領域の製造方法について説明する。また、周辺回路領域の製造方法についてはメモリセル領域のトランジスタの製造方法と同様のため省略する。
図２は、本実施形態の特徴部分を明確に説明するため、図１における構成からＭＯＳトランジスタ，セルコンタクトプラグ１２，１３及びキャパシタ６０を除いた範囲、すなわちＣで示した範囲における容量コンタクトプラグ１９の断面構造を示す概念図である。
【００３３】
例えば、図１に示すように、Ｐ型の単結晶シリコンよりなる半導体基板１の主面にトランジスタ形成領域を区画するため、ＳＴＩ法より素子分離膜２を、この半導体基板１の主面においてトランジスタ形成領域以外の全ての部分に形成する。
そして、熱酸化法により半導体表面を酸化してシリコン酸化膜とすることにより、トランジスタ形成領域に厚さ４ｎｍのゲート絶縁膜３を形成する。
次に、このゲート絶縁膜３上にモノシラン（ＳiＨ4）及びフォスヒン(ＰＨ3)を原料ガスとして、ＣＶＤ法により、Ｎ型の不純物が導入された７０ｎｍの厚さの多結晶シリコン膜４を形成する。以下の多結晶シリコン膜の形成方法も同様である。
【００３４】
次に、上記多結晶シリコン膜４上に、スパッタリング法により金属膜５として、例えばタングステン，窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍの厚さに堆積させる。
そして、上記金属膜５上にモノシランとアンモニア（ＮＨ3）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコン膜からなる絶縁膜７を厚さ７０ｎｍにて堆積させる。
次に、上記絶縁膜７上にレジストを塗布し、ゲート電極６形成用のマスクを用い、フォトリソグラフィによりゲート電極６形成用のホトレジストパターンを形成する。
【００３５】
そして、上記ホトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜７をエッチングする。ホトレジストパターンを除去した後、絶縁膜７をマスクとして金属膜５及び多結晶シリコン膜４をエッチングし、ゲート電極６を形成する。
次に、ＣＶＤ法を用い、全面に窒化シリコン膜を４０ｎｍの厚さにより堆積させ、エッチバックを行うことにより、サイドウォール８を形成する。
【００３６】
そして、ゲート電極６及びサイドウォール８をマスクとして、注入エネルギを１５〜３０eVにて、５×１０１２〜１×１０１３ｃｍ−２のＮ型不純物（例えば、砒素：Ａs）のイオン注入を行い、窒素雰囲気中にて９００〜１０００℃にて１min間のアニーリングを行い、ソース９及びドレイン１０の拡散層の形成を行う。なお、サイドウオール８を形成する前に、予め上記条件で、ソース９及びドレイン１０の拡散層の形成を行うイオン注入を行なうこともできる。
上述したように、トランジスタ形成領域において、トランジスタ構造を形成した後、多結晶シリコン膜を、多結晶シリコン膜４と同様にＣＶＤ法により、３００ｎｍの厚さに堆積し、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、半導体基板の表面から約２５０ｎｍの厚さとする。
【００３７】
次に、上記多結晶シリコン膜上にホトレジストを３００ｎｍの厚さに塗布し、セルコンタクトプラグ部分を形成するマスクを用い、フォトリソグラフィにより、ホトレジストパターンを形成する。このホトレジストパターンをマスクとして、異方性エッチングを行い、上記多結晶シリコン膜を各コンタクト毎に分離し、ソース９の拡散層と接続するセルコンタクトプラグ１２と、ドレイン１０と接続するセルコンタクトプラグ１３を形成する。そして、上記ホトレジストパターンを除去する。
次に、全面にプラズマＣＶＤ法により、層間絶縁膜１１を例えばシリコン酸化膜として、４５０ｎｍの厚さに形成し、ＣＭＰ法により平坦化し、セルコンタクトプラグ１２及び１３の表面を露出させる。
【００３８】
次に、全面にプラズマＣＶＤ法により、シリコン酸化膜からなる層間絶縁膜１４を３００ｎｍの厚さに形成する。その後、ホトレジストを塗布する。そして、ビット配線層１７にセルコンタクトプラグ１３を接続するコンタクトホールを形成するためのマスクを用いたフォトリソグラフィにより、ホトレジストパターンを形成し、このホトレジストパターンをマスクとし、異方性エッチングを行う。この異方性エッチングの処理により、層間絶縁膜１４を貫通し、セルコンタクトプラグ１３の上部が露出するビット線コンタクトホール２５を形成する。
ホトレジストを除去した後に、ＣＶＤ法により、ビット線コンタクトホール２５内を含め全面にチタン，窒化チタン及びタングステンからなる多層金属膜をＣＶＤ法により順次成膜し、ＣＭＰにより平坦化してビット線コンタクトプラグ１６を形成する。
【００３９】
そして、全面に金属膜を形成し、この金属膜上にホトレジストを塗布し、ビット配線層１７を形成するためのマスクを用いたフォトリソグラフィにより、ホトレジストパターンを形成する。このホトレジストパターンをマスクとし、異方性エッチングを行うことにより、上記コンタクトプラグ１６に接続するビット配線層１７を形成する。
ホトレジストを除去した後に、全面にプラズマＣＶＤ法により、層間絶縁膜１８を、例えばシリコン酸化膜として、５００ｎｍの厚さに形成し、ＣＭＰにより平坦化処理を行う。
【００４０】
次に、上記層間絶縁膜１８上にホトレジストを塗布し、セルコンタクトプラグ１２とキャパシタ６０の下部電極とを接続する容量コンタクトホールを形成するマスクを用いたフォトリソグラフィにより、ホトレジストパターンを形成する。そして、このホトレジストパターンをマスクとし、異方性エッチングを行うことにより、層間絶縁膜１４及び１８を貫通し、図２（ａ）に示すように、セルコンタクトプラグ１２の上面が露出する容量コンタクトホール１５を形成する。
ホトレジストを除去した後、ＣＶＤ法により、上記容量コンタクトホール１５内を含め全面にコンタクトプラグ１９を形成させるため、図２（ｂ）に示すように、所定の濃度の不純物が導入された多結晶シリコン膜１００を、５０〜１５０ｎｍ程度の厚さに堆積させ、ＣＭＰによる平坦化処理を行う。
【００４１】
次に、金属バリア層５０として、多結晶シリコン膜１００の全面に、例えば、厚さ１０ｎｍのチタンシリサイド、厚さ２０ｎｍの窒化チタン、厚さ５０ｎｍのタングステンを、ＣＶＤ法およびスパッタ法により堆積させる。
そして、上記金属バリア層５０の全面に、厚さ５０〜１５０ｎｍ程度の酸化シリコン膜からなるハードマスク層２００をＣＶＤ法により形成する。なお、ハードマスク層２００には窒化シリコン膜やアモルファスカーボン膜などを用いることもできる。
【００４２】
次に、図２（ｃ）に示すように、有機物系のＢＡＲＣ（Bottom Antireflective Coating）層３００を塗布し、さらに、このＢＡＲＣ層３００の上にレジストを塗布し、フォトリソグラフィによりホトジストパターン４００を形成する。
次に、上記ホトレジストパターン４００をマスクとし、ＢＡＲＣ層３００を、Ｍ-ＲＩＥ（Magnetron Reactive Ion Etching）方式によりエッチングする。エッチング条件として、ガスにＣＦ4、圧力１３．３ Ｐa （１００ｍＴorr）、ＲＦパワー４００Ｗ（１３．５６ＭＨｚ）を用いた。
【００４３】
次に、上記ホトレジストパターン４００をマスクとし、ハードマスク層２００を、Ｍ-ＲＩＥ方式によりエッチングする。エッチング条件は、ＣＦ4を４０sccm、ＣＨＦ3を１００sccm、Ａrを２００sccm供給し、２３．９Ｐa（１８０ｍＴorr）の圧力にて、ウェハステージの温度を６０℃、ＲＦパワーを１０００Ｗ（１３．５６ＭＨｚ）とした。
その後、酸素プラズマによりホトレジスト４００及びＢＡＲＣ層３００のパターンを除去し、希沸酸などにより、表面に形成されているエッチング生成物の除去を行う。
【００４４】
次に、図２（ｄ）に示したように、ハードマスク層２００のパターンをマスクとして、ＩＣＰ（Inductively Coupled Plasma）ソースエッチャーにより金属バリヤ層５０および多結晶シリコン膜１００をエッチングし、容量コンタクトプラグ１９を形成する。
金属バリヤ層５０のエッチングには以下の条件を用いた。エッチング用ガスとして、Ｃl2を３０sccm、Ｎ2を４０sccm、ＳＦ6を８０sccm供給し、１．３Ｐa（１０ｍＴorr）の圧力にて、ウェハステージの温度を４０℃、ソースパワーを１０００Ｗ（１３．５６ＭＨz）、ＲＦバイアスパワーを１００Ｗ（１３．５６ＭＨｚ）とした。
また、多結晶シリコン膜のエッチングには以下の条件を用いた。エッチング用ガスとして、Ｃl2を８０sccm、ＨＢrを１６０sccm供給し、１．１Ｐa（８ｍＴorr）の圧力にて、ウェハステージの温度を４０℃、ソースパワーを８００Ｗ（１３．５６ＭＨz）、ＲＦバイアスパワーを１００Ｗ（１３．５６ＭＨｚ）とした。
【００４５】
次に、希沸酸などにより、表面に形成されているエッチング生成物の除去を行う。
再び図１に戻り、後述するキャパシタ６０を形成するシリンダホール３０をエッチングする際、酸化膜エッチングストッパーとして作用する窒化シリコン膜５００を、ＬＰ-ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法により成膜する。
次に、プラズマＣＶＤ法により、上記窒化シリコン膜５００の上の全面に、厚さ３０００ｎｍの酸化シリコン膜からなる層間絶縁膜２０を形成する。
【００４６】
上記層間絶縁膜２０上にホトレジストを塗布し、キャパシタ６０を形成するシリンダホール３０を形成するためのマスクを用いたフォトリソグラフィにより、ホトレジストパターンを形成する。その後、ホトレジストパターンをマスクとし、異方性エッチングを行うことにより、層間絶縁膜２０を貫通し、窒化シリコン膜５００の表面が露出するシリンダホール３０を形成する。また、この後、シリンダホール３０底部に露出している窒化シリコン膜５００を、異方性エッチングによりエッチングし、さらに、露出したハードマスク層２００をエッチングして、金属バリヤ層５０上部の面を露出させる。
次に、ホトレジストを除去した後、例えばチタン及び窒化チタンをＣＶＤ法により順次成膜させ、ＴiＮ／Ｔiの２層膜として３０ｎｍの厚さに堆積させる。
【００４７】
次に、ホトレジストを塗布し、シリンダホール３０内のみにホトレジストを残存させた後、シリンダホール３０以外、すなわち層間絶縁膜２０表面のＴiＮ／Ｔiをエッチングにより除去する。その後、ホトレジストの除去を行い、シリンダ型のキャパシタ６０の下部電極２１を形成する。
次に、全面に、酸化アルミニウムからなる容量絶縁膜２２を、ＡＬＤ（Atomic Layer Deposition）法により、６ｎｍの厚さにて形成する。
この絶縁膜２２上にＣＶＤ法により、上記下部電極２１と同様に窒化チタン膜の金属層を３０ｎｍの厚さにて形成する。この金属層の上に、さらに他の金属層を形成しても良い。
【００４８】
この金属層上にホトレジストを塗布し、上部電極２３の形状を形成するマスクにて、上部電極２３の加工を行うホトレジストパターンを形成し、このレジストパターンをマスクとしてエッチングを行い、レジストを除去することにより、上部電極２３を形成する。
これにより、下部電極２１，容量絶縁膜２２及び上部電極２３からなる、シリンダ型のＭＩＭ構造のキャパシタ６０が形成される。
上述したプロセスにより、本実施形態による半導体記憶装置のメモリセル領域が形成される。このメモリセル領域の各キャパシタ６０に対して、データの書き込み及び読み出しを行う周辺回路領域についても同様プロセスにより形成することができる。
【００４９】
微細化が進むと、課題として説明したように、容量コンタクトプラグ１９及び下部電極２１との接触抵抗の増大の問題が顕著になる。この原因の一つとして、従来の製造方法においてはＭＩＭ構造の容量記憶部の下部電極とコンタクトプラグとの界面にてシリサイデーションを行う際に、シリサイデーション異常が発生し、接触界面抵抗を上昇させていたことが上げられる。
しかしながら、本実施形態の構成によれば、容量コンタクトプラグ１９を形成する際に、金属バリヤ層５０を形成、すなわち金属−多結晶シリコンの界面を予め形成しておき、その後、キャパシタ６０の下部電極２１を形成するため、下部電極２１と金属バリヤ層５０との界面が金属−金属に置き換えられ、シリサイデーション異常による接触抵抗の上昇を抑制することができる。
【００５０】
また、本実施形態の構成によれば、容量コンタクトプラグ１９の上部を、平面視において、下部電極２１の底面より大きな面積として形成、すなわち容量コンタクトホール１５を覆うパッド形状とすることにより、フォトリソグラフィにおける位置ズレに対し、従来に比較して余裕を持たせることができ、接触面積を増加させ、接触抵抗を低下させることができる。
例えば、図３に示すように、容量コンタクトプラグとシリンダホールとの位置合わせがずれた場合、従来であれば接触面積が大幅に減少するが、本実施形態においては容量コンタクトプラグ１９の上部が従来に比較して、大きな面積を有しているため、このずれに対して余裕度を持ち、従来に対して低抵抗な接触界面を得ることができる。
【００５１】
＜第２の実施形態＞
以下、本発明の第２の実施形態による半導体記憶装置を図面を参照して説明する。本第２の実施形態は、図１に示す第１の実施形態と同様な構成をしており、異なる部分のみの説明を行う。
第２の実施形態が第１の実施形態と異なる点は、容量コンタクトプラグ１９の形成方法と形状であり、その部分のみを以下に説明する。すなわち、第１の実施形態における層間絶縁膜１８の形成までと、層間絶縁膜２０を形成する以降についての工程が同様のため、説明を省略する。
【００５２】
層間絶縁膜１８を形成し、ＣＭＰにより平坦化処理を行った後、この層間絶縁膜１８上にホトレジストを塗布し、セルコンタクトプラグ１２とキャパシタ６０の下部電極とを接続する容量コンタクトホールを形成するマスクを用いたフォトリソグラフィにより、ホトレジストパターンを形成する。そして、このホトレジストパターンをマスクとし、異方性エッチングを行うことにより、層間絶縁膜１４及び１８を貫通し、図４（ａ）に示すように、セルコンタクトプラグ１２上の面が露出する容量コンタクトホール１５を形成する。
そして、ホトレジストを除去した後、ＣＶＤ法により、上記容量コンタクトホール１５内を含め全面に容量コンタクトプラグ１９を形成させるため、図４（ｂ）に示すように、所定の濃度の不純物が導入された多結晶シリコン膜１００を、５０〜１５０ｎｍ程度の厚さに堆積させる。
【００５３】
次に、上記多結晶シリコン膜１００の上にホトレジストを塗布し、容量コンタクトプラグ１９を形成するためのマスクを用いたフォトリソグラフィにより、ホトジストパターン１５０を形成する。
そして、上記ホトレジストパターン１５０をマスクとし、異方性エッチングし、例えば、ＩＣＰソースエッチャーにより、エッチング用ガスとして、Ｃl2を８０sccm、ＨＢrを１６０sccm供給し、１．１Ｐａ（８ｍＴｏｒｒ）の圧力にて、ウェハステージの温度を４０℃、ソースパワーを８００Ｗ（１３．５６ＭＨz）、ＲＦバイアスパワーを１００Ｗ（１３．５６ＭＨｚ）とした条件により、多結晶シリコン膜１００の異方性エッチングを行い、多結晶シリコン膜１００をパッド形状に分離させ、容量コンタクトプラグ１９のパターンを形成する。
【００５４】
次に、ホトレジストパターン１５０を除去し、沸酸などによりエッチング反応生成物を除去した後、図４（ｃ）に示すように、全面にコバルト（Ｃo）の金属層２５０をスパッタリングにより、５０ｎｍの厚さに形成する。
そして、所定の温度、例えば４００℃〜８００℃にてアニーリングを行い、容量コンタクトプラグ１９の露出面、すなわち多結晶シリコンにおいて、コバルトの金属層２５０と接触している面をシリサイド化する。
次に、硫酸によるエッチングにより、シリサイド化されていないコバルトの金属
層２５０を選択的に除去し、容量コンタクトプラグ１９の露出面に形成されたコバルトシリサイドを金属バリヤ層５０’とする。
【００５５】
以下、第１の実施形態と同様な工程となるため、説明を省略する。ただ、層間絶縁膜２０を貫通し、窒化シリコン膜表面が露出するシリンダホール３０を形成するとき、第１の実施形態と異なり、容量コンタクトプラグ１９を形成する際にハードマスク層２００を形成していないため、ハードマスク層２００のエッチング処理はない。
上述した構成により、第２の実施形態は、第１の実施形態と同様な効果を得ることができる。
また、本願発明は、上述したＤＲＡＭのみでなく、多層配線を用いるＤＲＡＭを搭載した電子素子やＤＲＡＭ以外のＭＯＳトランジスタ回路に用いることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１及び第２の実施形態による半導体装置の断面構造を示す概念図である。
【図２】本発明の第１の実施形態による半導体装置の各製造過程における断面構造を示す概念図である。
【図３】第１の実施形態によるコンタクトプラグ１９の形状の効果を説明する半導体装置の断面構造を示す概念図である。
【図４】本発明の第２の実施形態による半導体装置の各製造過程における断面構造を示す概念図である。
【図５】従来のセルコンタクトプラグと下部電極との位置ズレによる接触面積の減少を説明する半導体装置の断面構造を示す概念図である。
【図６】イオン曲がりにより、キャパシタを形成するシリンダホール３０の変形を説明する半導体装置の断面構造を示す概念図である。
【図７】従来のポリシリコンパッドを説明する半導体装置の断面構造を示す概念図であるである。
【図８】シリサイドを形成する処理により発生するシリサイデーション異常を説明する半導体装置の断面構造を示す概念図である。
【符号の説明】
【００５７】
１…半導体基板
２…素子分離領域
３…ゲート絶縁膜
４，８０…多結晶シリコン膜
５…金属膜
６…ゲート電極
７，２２…絶縁膜
８…サイドウォール
９…ソース
１０…ドレイン
１１，１４，１８，２０…層間絶縁膜
１２，１３…セルコンタクトプラグ
１５…容量コンタクトホール
２５…ビット線コンタクトホール
１６…ビット線コンタクトプラグ
１９…容量コンタクトプラグ
１７…ビット配線層
２１…下部電極
２２…容量絶縁膜
２３…上部電極
３０…シリンダホール
５０，５０’…金属バリア層
６０…キャパシタ
２００…ハードマスク層
２５０…金属層
３００…ＢＡＲＣ層
４００…ホトレジスト
５００…窒化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008130981.tif 000008
【図７】
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【図８】
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