(57)【要約】【課題】  リーク電流を小さく抑えたまま、確実に動作させることができる静電気放電保護回路を提供する。【解決手段】  電源ラインＶＤＤとグランドラインＧＮＤとの間に備えられた時定数回路１１を構成する抵抗１１ａとキャパシタ１１ｂとの接続ノードに、サージ検出回路１２を構成するＰＭＯＳトランジスタ１２ａを接続し、動作電圧以下の電圧が印加されたときにはＰＭＯＳトランジスタ１２ａを非導通状態にとどませるとともに、ＥＳＤイベントが発生した場合はＰＭＯＳトランジスタ１２ａを導通状態に移行するレベルの降下電圧分だけダイオード接続されたＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄで電圧を降下させて、サージ吸収回路１３を構成するＮＭＯＳトランジスタ１３ｅをオンさせる。【選択図】  図１
2008227003.tif 000002
【特許請求の範囲】
【請求項１】
電源ラインとグランドラインとの間に直列に接続された、電源ライン側の抵抗およびグランドライン側のキャパシタからなる時定数回路と、
電源ラインとグランドラインとの間に直列に接続された、前記時定数回路の抵抗とキャパシタとの接続ノードに接続されたＭＯＳトランジスタおよび電圧降下素子からなり、グランドラインと等電圧にあった電源ラインに所定の動作電圧以下の電圧が印加されたときには該ＭＯＳトランジスタおよび前記電圧降下素子が非導通状態にとどまるとともに、グランドラインと等電圧にあった電源ラインに前記動作電圧を越える所定のサージ電圧以上の電圧が印加されたときには導通状態に移行するサージ検出回路と、
電源ラインとグランドラインとの間に接続された、前記ＭＯＳトランジスタおよび前記電圧降下素子が導通状態に移行したことを受けて電源ラインとグランドラインとの間を短絡するサージ吸収回路とを備えたことを特徴とする静電気放電保護回路。
【請求項２】
前記電圧降下素子が、前記ＭＯＳトランジスタの電源ライン側またはグランドライン側に配置され直列に接続された複数の、ダイオード接続されたＭＯＳトランジスタからなることを特徴とする請求項１記載の静電気放電保護回路。
【請求項３】
前記電圧降下素子が、前記ＭＯＳトランジスタの電源ライン側またはグランドライン側に配置され直列に接続された複数のダイオードからなることを特徴とする請求項１記載の静電気放電保護回路。
【請求項４】
前記サージ吸収回路が、前記ＭＯＳトランジスタおよび前記電圧降下素子が導通状態に一旦移行したことを受けて、前記ＭＯＳトランジスタおよび前記電圧降下素子が再び非導通状態に移行しても電源ラインとグランドラインとの間の短絡を継続させるラッチ回路を含むことを特徴とする請求項１記載の静電気放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを静電気放電から保護する静電気放電保護回路に関する。
【背景技術】
【０００２】
静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）による電荷が半導体チップに印加されると、その半導体チップ内の素子が損傷を受ける可能性がある。そこで、従来より、半導体チップ内に静電気放電保護回路を備え、この静電気放電保護回路でＥＳＤによる電荷を放電することにより、その半導体チップ内の素子を保護する技術が、例えば特許文献１，２に提案されている。
【０００３】
図６は、特許文献１に提案された静電気放電保護回路の構成を示す図である。
【０００４】
図６に示す静電気放電保護回路１００には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、抵抗１０１ａおよびキャパシタ１０１ｂからなる時定数回路１０１が備えられている。
【０００５】
また、静電気放電保護回路１００には、電源ラインＶＤＤとグランドラインＧＮＤとの間に接続された、比較的サイズの大きなＮＭＯＳトランジスタ１０２が備えられている。
【０００６】
さらに、静電気放電保護回路１００には、抵抗１０１ａとキャパシタ１０１ｂとの接続ノードと、ＮＭＯＳトランジスタ１０２のゲートとの間に直列に接続されたインバータ１０３，１０４，１０５が備えられている。尚、静電気放電保護回路１００を構成するＮＭＯＳトランジスタ１０２の両端には、半導体チップの内部回路（図示せず）が接続されている。
【０００７】
先ず、静電気放電保護回路１００における通常の動作について説明する。通常動作時には、電源ラインＶＤＤに所定の動作電圧が印加されている。このため、キャパシタ１０１ｂには、抵抗１０１ａを介して所定の動作電圧分の電荷が充電されている。従って、インバータ１０３の入力側のノードは‘Ｈ’レベルにある。また、次段のインバータ１０４の入力側のノードは‘Ｌ’レベルにあり、さらに次段のインバータ１０５の入力側のノードは‘Ｈ’レベルにある。従って、インバータ１０５の出力側のノードは‘Ｌ’レベルにある。即ち、ＮＭＯＳトランジスタ１０２のゲートは‘Ｌ’レベルにある。このため、ＮＭＯＳトランジスタ１０２はオフ状態にある。このように、図６に示す静電気放電保護回路１００では、通常動作時には電源ラインＶＤＤとグランドラインＧＮＤとの間に電流が流れない構成となっている。
【０００８】
次に、半導体チップがＥＳＤイベントの発生を受けた場合における静電気放電保護回路１００の動作について説明する。ＥＳＤイベントは、半導体チップを搬送する時などに人体や搬送機器に静電気が帯電してそれが半導体チップ内に流れることにより発生する。最初の時点では、静電気放電保護回路１００における電源ラインＶＤＤは、グランドラインＧＮＤと等電位にある。ここで、ＥＳＤイベントの発生を受けて、静電気放電による電荷が半導体チップに印加される。この電荷は、抵抗１０１ａを経由してキャパシタ１０１ｂに充電される。ここで、抵抗１０１ａの抵抗値とキャパシタ１０１ｂの容量値とにより定まる時定数ＲＣの値は十分に大きく、従ってインバータ１０３の入力側のノードは、時定数ＲＣに応じた期間‘Ｌ’レベルの状態に維持される。インバータ１０３の入力側のノードが‘Ｌ’レベルの状態で、ＮＭＯＳトランジスタ１０２のゲートは‘Ｈ’レベルに立ち上がり、ＮＭＯＳトランジスタ１０２がオン状態になる。このようにして、ＮＭＯＳトランジスタ１０２でサージ電流を逃がして、電源ラインＶＤＤとグランドラインＧＮＤとの間に高電圧が印加されることを防止することができる。
【０００９】
尚、ｔ＝ＲＣ（Ｒ：抵抗１０１ａの抵抗値、Ｃ：キャパシタ１０１ｂの容量値）程度の時間が経過した後であってもサージ電流が持続している場合、インバータ１０３の入力側のノードは‘Ｈ’レベルに移行する。すると、ＮＭＯＳトランジスタ１０２のゲートが‘Ｌ’レベルとなり、ＮＭＯＳトランジスタ１０２はオフ状態になる。このような場合は、電源ラインＶＤＤとグランドラインＧＮＤとの間に高電圧が印加されるため、半導体チップの内部回路が損傷する恐れがある。従って、時定数ＲＣの値は、サージ電流の持続時間より長くする必要がある。
【００１０】
図７は、特許文献１に提案された、図６に示す静電気放電保護回路の構成とは異なる静電気放電保護回路の構成を示す図である。
【００１１】
図７には、インバータ１０３を構成するＰＭＯＳトランジスタ１０３ａとＮＭＯＳトランジスタ１０３ｂが示されている。また、インバータ１０４を構成するＰＭＯＳトランジスタ１０４ａとＮＭＯＳトランジスタ１０４ｂが示されている。さらに、インバータ１０５を構成するＰＭＯＳトランジスタ１０５ａとＮＭＯＳトランジスタ１０５ｂが示されている。
【００１２】
また、図７に示す静電気放電保護回路１１０には、電源ラインＶＤＤとインバータ１０４との間にＰＭＯＳトランジスタ１１１が備えられている。このＰＭＯＳトランジスタ１１１のゲートは、ＮＭＯＳトランジスタ１０２のゲートに接続されている。
【００１３】
この静電気放電保護回路１１０では、ＥＳＤイベントの発生を受けて、初期状態において‘Ｌ’レベルとなっているＮＭＯＳトランジスタ１０２のゲートが一度‘Ｈ’レベル状態になると、その状態をラッチする。これにより、ＮＭＯＳトランジスタ１０２でオン状態を持続してサージ電流を流すことができる。
【００１４】
詳細には、前述したように、時定数ＲＣの値により定まる所定時間内においてインバータ１０３の入力側のノードが‘Ｌ’レベルの状態にあると、ＮＭＯＳトランジスタ１０２のゲートが‘Ｈ’レベルになりＮＭＯＳトランジスタ１０２がオンしてサージ電流を流すことができる。さらに、この‘Ｈ’レベルはＰＭＯＳトランジスタ１１１のゲートに入力されるため、ＰＭＯＳトランジスタ１１１はオフ状態に維持される。すると、所定時間経過後に、インバータ１０４の入力側のノードが‘Ｌ’レベルに移行しても、ＰＭＯＳトランジスタ１１１がオフ状態にあるため、インバータ１０４の出力はフローティング状態となり‘Ｌ’レベルを保持して次段のインバータ１０５からは‘Ｈ’レベルが出力され続ける。即ち、インバータ１０３の入力側のノードのレベルに依存せず、ＮＭＯＳトランジスタ１０２のゲートを‘Ｈ’レベルに保持することができる。従って、所定時間が経過して時定数回路１０１の電圧レベルが‘Ｌ’レベルから‘Ｈ’レベルに移行しても、ＮＭＯＳトランジスタ１０２でオン状態を持続してサージ電流を流すことができる。このようにすることにより、時定数回路１０１を構成する抵抗１０１ａの値およびキャパシタ１０１ｂの値を小さく抑えることができる。
【００１５】
図８は、特許文献２に提案された静電気放電保護回路の構成を示す図である。
【００１６】
図８に示す静電気放電保護回路２００には、電源ラインＶＤＤとグランドラインＧＮＤとの間に、ＰＮＰバイポーラトランジスタ２０５、抵抗２０６，２０７，ＮＭＯＳトランジスタ２０８、およびキャパシタ２２１，抵抗２２０が備えられている。
【００１７】
また、静電気放電保護回路２００には、電源ラインＶＤＤとグランドラインＧＮＤとの間に接続された、トリガ回路を構成する抵抗２０９，順方向縦積ＰＭＯＳダイオード２１１，２１２，２１３，２１４，２１５，２１６が備えられている。
【００１８】
さらに、静電気放電保護回路２００には、電源ラインＶＤＤとＮＭＯＳトランジスタ２０８のゲートとの間に接続されたＰＭＯＳトランジスタ２１７、および、ＮＭＯＳトランジスタ２０８のゲートとグランドラインＧＮＤとの間に接続されたＮＭＯＳトランジスタ２１８が備えられている。尚、静電気放電保護回路２００の、図８の右側には、半導体チップの内部回路（図示せず）が接続されている。
【００１９】
ここで、各ＰＭＯＳダイオード２１１，２１２，２１３，２１４，２１５，２１６の閾値をＶｔｐ，通常動作時の電源電圧をＶｄｄとすると、
“Ｖｄｄ＜ｎ×Ｖｔｐ”（ｎはＰＭＯＳダイオードの段数）
となっている。このため、通常動作時には、上記トリガ回路には電流は流れず、図８に示すノードＡは‘Ｈ’レベルとなっており、従ってＰＭＯＳトランジスタ２１７，ＮＭＯＳトランジスタ２０８はオフ状態にあり、半導体チップの内部回路を保護するためのＰＮＰバイポーラトランジスタ２０５のベースは‘Ｈ’レベルにある。このように、通常動作時には、電源ラインＶＤＤとグランドラインＧＮＤとの間に電流が流れない構成となっている。
【００２０】
一方、ＥＳＤイベントの発生を受けて、図８に示すノードＢの電位（Ｖｅｓｄ）が、“Ｖｅｓｄ＞ｎ×Ｖｔｐ”になると、トリガ回路を構成するＰＭＯＳダイオード２１１，２１２，２１３，２１４，２１５，２１６がオン状態になる。すると、ノードＡの電位が下がり、ＰＭＯＳトランジスタ２１７がオン状態になるため、そのＰＭＯＳトランジスタ２１７のドレインが‘Ｈ’レベルになる。これに伴い、ＮＭＯＳトランジスタ２０８のゲートも‘Ｈ’レベルとなり、ＮＭＯＳトランジスタ２０８がオン状態になる。従って、ＰＮＰバイポーラトランジスタ２０５のベース電位はノードＢの電位に対して低くなり、このＰＮＰバイポーラトランジスタ２０５がオンすることになる。
【特許文献１】米国特許出願公開第２００６／００３９０９３号明細書
【特許文献２】特開平７−３２１６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上述したように、特許文献１に提案された図６に示す静電気放電保護回路１００では、時定数ＲＣの値は、サージ電流の持続時間より長くする必要がある。しかし、時定数ＲＣの値を大きくすると、回路面積が増大するという問題がある。
【００２２】
一方、特許文献１に提案された図７に示す静電気放電保護回路１１０では、時定数回路１０１により定まる所定時間が経過して、その時定数回路１０１の電圧レベルが‘Ｌ’レベルから‘Ｈ’レベルに移行しても、ＮＭＯＳトランジスタ１０２でオン状態を持続してサージ電流を流すことができるので、時定数回路１０１を構成する抵抗１０１ａの値およびキャパシタ１０１ｂの値を小さく抑えることができる。従って、回路面積の増大を抑えることができる。
【００２３】
ところで、回路面積の増大を抑えるためには、時定数ＲＣの値は小さいほど好ましいが、サージ電流の立ち上がり時間は想定する印加モデル（人体モデル、機器モデル等）によって違い（１ｎｓ以下から２０ｎｓ程度までの違い）がある。従って、時定数ＲＣの値は、ある程度大きくしておかないと、サージ電流に反応しない静電気放電保護回路となってしまう。しかし、通常動作を行なうにあたり、電源ラインＶＤＤの電圧を０Ｖ（パワーダウン状態）から所定の動作電圧にまで立ち上げる時間が速すぎると、時定数回路１０１を構成するキャパシタ１０１ｂに電荷を充電する前に、時定数回路１０１が‘Ｌ’レベルの状態でＮＭＯＳトランジスタ１０５の出力が‘Ｈ’レベルとなり、ＮＭＯＳトランジスタ１０２に大電流が流れてしまう危険性がある。このように、特許文献１に提案された技術では、時定数ＲＣの値が小さすぎると印加モデルによってはＥＳＤ保護素子（ＮＭＯＳトランジスタ１０２）が全く反応しない（オンしない）恐れがあり、時定数ＲＣの値が大きすぎると、電源立ち上げ時にＥＳＤ保護素子がオンになる恐れがある。従って、静電気放電保護回路を確実に動作する点に欠けるという問題がある。
【００２４】
一方、特許文献２に提案された技術では、トリガ回路が縦積ＰＭＯＳダイオード２１１，２１２，２１３，２１４，２１５，２１６と抵抗２０９で構成されているため、縦積ＰＭＯＳダイオード２１１，２１２，２１３，２１４，２１５，２１６はサブスレッショルド領域で動作することとなる。従って、特に、先端プロセスを採用した場合、これら縦積ＰＭＯＳダイオード２１１，２１２，２１３，２１４，２１５，２１６のソースードレイン間のリーク電流は大きく、消費電流の増大や出荷テストによる良品選別が困難になる等の問題がある。
【００２５】
本発明は、上記事情に鑑み、リーク電流を小さく抑えたまま、確実に動作させることができる静電気放電保護回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記目的を達成する本発明の静電気放電保護回路のうちの第１の静電気放電保護回路は、
電源ラインとグランドラインとの間に直列に接続された、電源ライン側の抵抗およびグランドライン側のキャパシタからなる時定数回路と、
電源ラインとグランドラインとの間に直列に接続された、上記時定数回路の抵抗とキャパシタとの接続ノードに接続されたＭＯＳトランジスタおよび電圧降下素子からなり、グランドラインと等電圧にあった電源ラインに所定の動作電圧以下の電圧が印加されたときにはそのＭＯＳトランジスタおよび上記電圧降下素子が非導通状態にとどまるとともに、グランドラインと等電圧にあった電源ラインに上記動作電圧を越える所定のサージ電圧以上の電圧が印加されたときには導通状態に移行するサージ検出回路と、
電源ラインとグランドラインとの間に接続された、上記ＭＯＳトランジスタおよび上記電圧降下素子が導通状態に移行したことを受けて電源ラインとグランドラインとの間を短絡するサージ吸収回路とを備えたことを特徴とする。
【００２７】
本発明の第１の静電気放電保護回路は、グランドラインと等電圧にあった電源ラインに所定の動作電圧以下の電圧が印加されたときには、電源ラインとグランドラインとの間に直列に接続されたＭＯＳトランジスタと電圧降下素子とのうちのＭＯＳトランジスタが非導通状態にとどまるため、電圧降下素子にリーク電流が流れることが防止される。従って、特許文献２に提案された、縦積ＰＭＯＳダイオードのソースードレイン間にリーク電流が流れる技術と比較し、リーク電流を小さく抑えることができる。
【００２８】
また、ＥＳＤイベントが発生した場合は、ＭＯＳトランジスタを導通状態に移行するレベルの降下電圧分だけ電圧降下素子で電圧が降下して、サージ吸収回路で電源ラインとグランドラインとの間が短絡される。このため、特許文献１に提案された、時定数ＲＣの値が小さすぎるとＥＳＤ保護素子が反応しない（導通しない）恐れや、時定数ＲＣの値が大きすぎると電源立ち上げ時にＥＳＤ保護素子が導通になる恐れがある技術と比較し、静電気放電保護回路を確実に動作させることができる。
【００２９】
ここで、上記電圧降下素子が、上記ＭＯＳトランジスタの電源ライン側またはグランドライン側に配置され直列に接続された複数の、ダイオード接続されたＭＯＳトランジスタからなるものであってもよい。
【００３０】
また、上記電圧降下素子が、上記ＭＯＳトランジスタの電源ライン側またはグランドライン側に配置され直列に接続された複数のダイオードからなるものであってもよい。
【００３１】
さらに、上記サージ吸収回路が、上記ＭＯＳトランジスタおよび上記電圧降下素子が導通状態に一旦移行したことを受けて、上記ＭＯＳトランジスタおよび上記電圧降下素子が再び非導通状態に移行しても電源ラインとグランドラインとの間の短絡を継続させるラッチ回路を含むことが好ましい。
【００３２】
サージ吸収回路が、このようなラッチ回路を含むものであると、時定数回路を構成する抵抗の値およびキャパシタの値を小さくすることができ、従って回路面積を小さく抑えることができる。
【発明の効果】
【００３３】
本発明によれば、リーク電流を小さく抑えたまま、確実に動作させることができる静電気放電保護回路を提供することができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明の実施の形態を説明する。
【００３５】
図１は、本発明の第１の静電気放電保護回路のうちの第１実施形態の静電気放電保護回路の構成を示す図である。
【００３６】
図１に示す静電気放電保護回路１０には、時定数回路１１と、サージ検出回路１２と、サージ吸収回路１３とが備えられている。
【００３７】
時定数回路１１には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、電源ラインＶＤＤ側の抵抗１１ａおよびグランドライン側のキャパシタ１１ｂが備えられている。
【００３８】
また、サージ検出回路１２には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、時定数回路１１の抵抗１１ａとキャパシタ１１ｂとの接続ノードＶｔｒｉｇに接続されたＰＭＯＳトランジスタ１２ａ、本発明にいう電圧降下素子の一例に相当するＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄ、および抵抗１２ｅが備えられている。
【００３９】
詳細には、ＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄは、それぞれ、ダイオード接続されており、これらＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄは、ＰＭＯＳトランジスタ１２ａの電源ラインＶＤＤ側に配置され直列に接続されている。
【００４０】
ここで、ＰＭＯＳトランジスタ１２ａおよびＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄで構成される電圧降下素子は、グランドラインＧＮＤと等電圧にあった電源ラインＶＤＤに所定の動作電圧以下の電圧が印加されたときには非導通状態にとどまるとともに、グランドラインＧＮＤと等電圧にあった電源ラインＶＤＤに動作電圧を越える所定のサージ電圧以上の電圧が印加されたときには導通状態に移行する。ここで、導通状態とは、ダイオード接続されたＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄにより、上記所定電圧以上の電圧が印加されると、これらＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄの降下電圧分電圧が降下し、かつＰＭＯＳトランジスタ１２ａがオン状態で電流が流れることが可能な状態を指す。
【００４１】
さらに、サージ吸収回路１３には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、抵抗１３ａとＮＭＯＳトランジスタ１３ｂが備えられている。また、サージ吸収回路１３には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、インバータを構成するＰＭＯＳトランジスタ１３ｃとＮＭＯＳトランジスタ１３ｄが備えられている。さらに、サージ吸収回路１３には、電源ラインＶＤＤとグランドラインＧＮＤとの間に接続された、比較的サイズの大きなＮＭＯＳトランジスタ１３ｅが備えられている。
【００４２】
ここで、ＥＳＤイベントの発生を受けて、グランドラインＧＮＤと等電位にあった電源ラインＶＤＤに、所定の動作電圧を越える所定のサージ電圧以上の電圧Ｖｅｓｄが印加されるものとする。ＥＳＤイベントの発生を受けた初期の時点では、抵抗１１ａを介してキャパシタ１１ｂに電荷が充電されるが、抵抗１１ａとキャパシタ１１ｂとの接続ノードＶｔｒｉｇは、抵抗１１ａとキャパシタ１１ｂの時定数により定まる所定期間‘Ｌ’レベルの状態にとどまる。このような状態で、電源ラインＶＤＤに印加された電圧Ｖｅｓｄが
“Ｖｅｓｄ＞４×Ｖｔｐ”（ＶｔｐはＰＭＯＳトランジスタの閾値）
となると、ＰＭＯＳトランジスタ１２ａおよびＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄで構成された電圧降下素子が導通して電流が流れ始めＰＭＯＳトランジスタ１２ａと抵抗１２ｅとの接続ノードＶｍ１の電位が上昇する（即ち、サージ電圧を検出する）。すると、ＮＭＯＳトランジスタ１３ｂがオンし始めるため、抵抗１３ａとＮＭＯＳトランジスタ１３ｂとの接続ノードＶｍ２の電位が下がり、ＰＭＯＳトランジスタ１３ｃがオンし始める。このため、ＰＭＯＳトランジスタ１３ｃとＮＭＯＳトランジスタ１３ｄとの接続ノードＶｇａｔｅの電位が‘Ｈ’レベルになり、ＮＭＯＳトランジスタ１３ｅがオンする。このようにして、サージ電流を逃がすことが可能となる。
【００４３】
しばらくすると、接続ノードＶｔｒｉｇの電位は、抵抗１１ａの値Ｒ１とキャパシタ１１ｂの値Ｃ１との時定数Ｒ１×Ｃｌに応じて上昇するものの、接続ノードＶｔｒｉｇが‘Ｌ’レベルを保持している間はＮＭＯＳトランジスタ１３ｅからサージ電流を逃がすことができる。尚、ここでは、時定数Ｒ１×Ｃｌを放電持続時間より長くしておく必要がある。
【００４４】
一方、通常動作時には、接続ノードＶｔｒｉｇの電位は‘Ｈ’レベルになるので、ＰＭＯＳトランジスタ１２ａは完全にオフ状態となり、ＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄのサブスレッショルド電流はＰＭＯＳトランジスタ１２ａで完全に断ち切られる。従って、リーク電流を抑えることができる。
【００４５】
尚、前述した文献１に記載された技術では、抵抗の値Ｒとキャパシタの値Ｃを大きくすると、電源立ち上げ時に静電気放電保護回路が意図せずにオン状態になる可能性があるが、図１に示す静電気放電保護回路１０の構成であれば、時定数Ｒ１×Ｃ１の値が大きくて接続ノードＶｔｒｉｇの電位がまだ‘Ｌ’レベルの状態であったとしてもＶＤＤが、
“ＶＤＤ＜４×Ｖｔｐ”（ＶＤＤは通常動作時の電源ラインＶＤＤの電源電圧）の条件を満たしていれば、ＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄおよびＰＭＯＳトランジスタ１２ａは導通せず、従ってＮＭＯＳトランジスタ１３ｅがオンすることはなく、電源立ち上げの傾きが急峻であってもＮＭＯＳトランジスタ１３ｅに大電流が流れてしまうという問題を防止することができる。
【００４６】
尚、図１に示す静電気放電保護回路１０では、本発明にいう電圧降下素子として、ＰＭＯＳトランジスタ１２ａの電源ラインＶＤＤ側に配置され直列に接続された３つの、ダイオード接続されたＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄの例で説明したが、本発明にいう電圧降下素子は、ＰＭＯＳトランジスタの電源ライン側に配置され直列に接続された複数の、ダイオード接続されたＰＭＯＳもしくはＮＭＯＳトランジスタからなるものであればよい。
【００４７】
また、本発明にいう電圧降下素子は、ＰＭＯＳトランジスタのグランドライン側に配置され直列に接続された複数の、ダイオード接続されたＰＭＯＳもしくはＮＭＯＳトランジスタからなるものであってもよい。
【００４８】
図２は、本発明の第１の静電気放電保護回路のうちの第２実施形態の静電気放電保護回路の構成を示す図である。
【００４９】
尚、図１に示す静電気放電保護回路１０の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００５０】
図２に示す静電気放電保護回路２０は、図１に示す静電気放電保護回路１０と比較し、ダイオード接続されたＰＭＯＳトランジスタ１２ｂ，１２ｃ，１２ｄを備えたサージ検出回路１２が、ダイオード２２ｂ，２２ｃ，２２ｄを備えたサージ検出回路２２に置き換えられている点が異なっている。
【００５１】
詳細には、サージ検出回路２２には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、時定数回路１１の抵抗１１ａとキャパシタ１１ｂとの接続ノードＶｔｒｉｇに接続されたＰＭＯＳトランジスタ１２ａ、本発明にいう電圧降下素子の他の一例に相当するダイオード２２ｂ，２２ｃ，２２ｄ、および抵抗１２ｅが備えられている。
【００５２】
さらに詳細には、ダイオード２２ｂ，２２ｃ，２２ｄは、ＰＭＯＳトランジスタ１２ａの電源ラインＶＤＤ側に配置され直列に接続されている。
【００５３】
このようなサージ検出回路２２を備えることにより、グランドラインＧＮＤと等電位にあった電源ラインＶＤＤに、所定の動作電圧を越える所定のサージ電圧以上の電圧Ｖｅｓｄが印加された場合、ダイオード２２ｂ，２２ｃ，２２ｄによる降下電圧分電圧が降下し、かつ、ＰＭＯＳトランジスタ１２ａをオン状態とすることにより、ＮＭＯＳトランジスタ１３ｅをオンさせサージ電流を逃がしてもよい。また、通常動作時には、接続ノードＶｔｒｉｇの電位は‘Ｈ’レベルになるので、ＰＭＯＳトランジスタ１２ａは完全にオフ状態となる。従って、ダイオード２２ｂ，２２ｃ，２２ｄのリーク電流を抑えることができるとともに、上述したように、時定数Ｒ１×Ｃ１の値が大きくて接続ノードＶｔｒｉｇの電位がまだ‘Ｌ’レベルの状態であったとしても、“ＶＤＤ＜３×Ｖｄｆ＋Ｖｔｐ（Ｖｄｆはダイオードの順方向電圧降下）”の条件を満たしていれば、ＮＭＯＳトランジスタ１３ｅがオンすることはなく、従って電源立ち上げの傾きが急峻であってもＮＭＯＳトランジスタ１３ｅに大電流が流れてしまうという問題を防止することができる。
【００５４】
尚、図２に示す静電気放電保護回路２０では、本発明にいう電圧降下素子として、ＰＭＯＳトランジスタ１２ａの電源ラインＶＤＤ側に配置され直列に接続された３つのダイオード２２ｂ，２２ｃ，２２ｄの例で説明したが、本発明にいう電圧降下素子は、ＰＭＯＳトランジスタの電源ライン側に配置され直列に接続された複数のダイオードからなるものであればよい。また、本発明にいう電圧降下素子は、ＰＭＯＳトランジスタのグランドライン側に配置され直列に接続された複数のダイオードからなるものであってもよい。
【００５５】
図３は、本発明の第１の静電気放電保護回路のうちの第３実施形態の静電気放電保護回路の構成を示す図である。
【００５６】
尚、図１に示す静電気放電保護回路１０の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００５７】
図３に示す静電気放電保護回路３０は、図１に示す静電気放電保護回路１０と比較し、サージ吸収回路１３が、サージ吸収回路３３に置き換えられている点が異なっている。
【００５８】
このサージ吸収回路３３には、接続ノードＶｍ２とグランドＧＮＤとの間にＮＭＯＳトランジスタ３３ａが備えられている。このＮＭＯＳトランジスタ３３ａのゲートは、ＮＭＯＳトランジスタ１３ｅのゲートに接続されている。このサージ吸収回路３３は、ＰＭＯＳトランジスタ１２ａがオン状態に一旦移行したことを受けて、このＰＭＯＳトランジスタ１２ａが再びオフ状態に移行しても電源ラインＶＤＤとグランドラインＧＮＤとの間の短絡を継続させるラッチ回路の役割りを担うこととなる。即ち、このサージ吸収回路３３には、ＮＭＯＳトランジスタ３３ａが備えられているため、ＥＳＤイベントの発生を受けて接続ノードＶｇａｔｅが一旦‘Ｈ’レベルになると、このＮＭＯＳトランジスタ３３ａとＰＭＯＳトランジスタ１３ｃとにより正帰還がかかる。これにより、接続ノードＶｇａｔｅが‘Ｈ’レベルの状態にラッチされる。ここで、接続ノードＶｔｒｉｇの電圧レベルは接続ノードＶｇａｔｅの電圧レベルに対して影響がなくなるので、静電気放電が持続している間、接続ノードＶｔｒｉｇを‘Ｌ’レベルにし続けておく必要はない。つまり、時定数Ｒ１×Ｃ１が小さく、静電気放電の途中で接続ノードＶｔｒｉｇのレベルが‘Ｈ’レベルに移行した場合であっても、静電気放電保護回路３０は動作し続ける。このため、抵抗１１ａの値Ｒ１およびキャパシタ１１ｂの値Ｃ１を小さくすることができ、従ってレイアウト面積の低減化が可能となる。
【００５９】
図４は、本発明の第２の静電気放電保護回路のうちの第１実施形態の静電気放電保護回路の構成を示す図である。
【００６０】
尚、図１に示す静電気放電保護回路１０の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００６１】
図４に示す静電気放電保護回路４０には、時定数回路４１と、サージ検出回路４２と、サージ吸収回路１３とが備えられている。
【００６２】
時定数回路４１には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、電源ラインＶＤＤ側のキャパシタ４１ａおよびグランドライン側の抵抗４１ｂが備えられている。
【００６３】
また、サージ検出回路４２には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、時定数回路４１のキャパシタ４１ａと抵抗４１ｂとの接続ノードＶｔｒｉｇに接続されたＮＭＯＳトランジスタ４２ａ、本発明にいう電圧降下素子の一例に相当するＮＭＯＳトランジスタ４２ｂ，４２ｃ，４２ｄ、および抵抗４２ｅが備えられている。
【００６４】
詳細には、ＮＭＯＳトランジスタ４２ｂ，４２ｃ，４２ｄは、それぞれ、ダイオード接続されており、これらＮＭＯＳトランジスタ４２ｂ，４２ｃ，４２ｄは、ＮＭＯＳトランジスタ４２ａのグランドラインＧＮＤ側に配置され直列に接続されている。
【００６５】
ここで、ＮＭＯＳトランジスタ４２ａおよびＮＭＯＳトランジスタ４２ｂ，４２ｃ，４２ｄで構成される電圧降下素子は、グランドラインＧＮＤと等電圧にあった電源ラインＶＤＤに所定の動作電圧以下の電圧が印加されたときには非導通状態にとどまるとともに、グランドラインＧＮＤと等電圧にあった電源ラインＶＤＤに動作電圧を越える所定のサージ電圧以上の電圧が印加されたときには導通状態に移行する。ここで、導通状態とは、ダイオード接続されたＮＭＯＳトランジスタ４２ｂ，４２ｃ，４２ｄにより、上記所定電圧以上の電圧が印加されると、これらＮＭＯＳトランジスタ４２ｂ，４２ｃ，４２ｄの降下電圧分電圧が降下し、かつＮＭＯＳトランジスタ４２ａがオン状態で電流が流れることが可能な状態をさす。
【００６６】
サージ吸収回路１３には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、ＰＭＯＳトランジスタ１３ｆと抵抗１３ｇが備えられている。また、サージ吸収回路１３には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、インバータを構成するＰＭＯＳトランジスタ１３ｈとＮＭＯＳトランジスタ１３ｉが備えられている。さらに、サージ吸収回路１３には、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、インバータを構成するＰＭＯＳトランジスタ１３ｃとＮＭＯＳトランジスタ１３ｄが備えられている。また、サージ吸収回路１３には、電源ラインＶＤＤとグランドラインＧＮＤとの間に接続された、比較的サイズの大きなＮＭＯＳトランジスタ１３ｅが備えられている。
【００６７】
ここで、ＥＳＤイベントの発生を受けて、グランドラインＧＮＤと等電位にあった電源ラインＶＤＤに、所定の動作電圧を越える所定のサージ電圧以上の電圧Ｖｅｓｄが印加されるものとする。ＥＳＤイベントの発生を受けた初期の時点では、キャパシタ４１ａと抵抗４１ｂとの接続ノードＶｔｒｉｇは、‘Ｈ’レベルになる。この時に、電源ラインＶＤＤに印加された電圧Ｖｅｓｄが
“Ｖｅｓｄ＞４×Ｖｔｎ”（ＶｔｎはＮＭＯＳトランジスタの閾値）
の条件を満たしていれば、接続ノードＶｍ１の電位が下降する。すると、ＰＭＯＳトランジスタ１３ｆがオンし始めるため、接続ノードＶｍ３の電位が上がり、ＮＭＯＳトランジスタ１３ｉがオンし始めて、接続ノードＶｍ２の電位が下がり、ＰＭＯＳトランジスタ１３ｃもオンし始める。すると、ＰＭＯＳトランジスタ１３ｃとＮＭＯＳトランジスタ１３ｄとの接続ノードＶｇａｔｅの電位が‘Ｈ’レベルになるため、ＮＭＯＳトランジスタ１３ｅがオンする。このようにして、サージ電流を逃がすことが可能となる。
【００６８】
しばらくすると、接続ノードＶｔｒｉｇの電位は、キャパシタ４１ａの値Ｃ２と抵抗４１ｂの値Ｒ２との時定数Ｃ２×Ｒ２に応じて下降するものの、接続ノードＶｔｒｉｇが‘Ｈ’レベルを保持している間はＮＭＯＳトランジスタ１３ｅからサージ電流を逃がすことができる。
【００６９】
一方、通常動作時には、接続ノードＶｔｒｉｇの電位は‘Ｌ’レベルになるので、ＮＭＯＳトランジスタ４２ａは完全にオフ状態となり、ＮＭＯＳトランジスタ４２ｂ，４２ｃ，４２ｄのサブスレッショルド電流はＮＭＯＳトランジスタ４２ａで完全に断ち切られる。従って、リーク電流を抑えることができる。
【００７０】
尚、図４に示す静電気放電保護回路４０では、本発明にいう電圧降下素子として、ＮＭＯＳトランジスタ４２ａのグランドラインＧＮＤ側に配置され直列に接続された３つの、ダイオード接続されたＮＭＯＳトランジスタ４２ｂ，４２ｃ，４２ｄの例で説明したが、本発明にいう電圧降下素子は、ＮＭＯＳトランジスタのグランドライン側に配置され直列に接続された複数の、ダイオード接続されたＰＭＯＳもしくはＮＭＯＳトランジスタからなるものであればよい。また、本発明にいう電圧降下素子は、ＮＭＯＳトランジスタのグランドライン側に配置され直列に接続された複数のダイオードからなるものであってもよい。
【００７１】
図５は、本発明の第２の静電気放電保護回路のうちの第２実施形態の静電気放電保護回路の構成を示す図である。
【００７２】
尚、図４に示す静電気放電保護回路４０の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００７３】
図５に示す静電気放電保護回路５０は、図４に示す静電気放電保護回路４０と比較し、ＮＭＯＳトランジスタ４２ｂ，４２ｃ，４２ｄを備えたサージ検出回路４２が、ＰＭＯＳトランジスタ５２ｂ，５２ｃ，５２ｄを備えたサージ検出回路５２に置き換えられている。
【００７４】
詳細には、サージ検出回路５２を構成するＰＭＯＳトランジスタ５２ｂ，５２ｃ，５２ｄは、本発明にいう電圧降下素子の他の一例に相当し、これらＰＭＯＳトランジスタ５２ｂ，５２ｃ，５２ｄはダイオード接続されて、ＮＭＯＳトランジスタ４２ａの電源ラインＶＤＤ側に配置され直列に接続されている。
【００７５】
このようなサージ検出回路５２を備えた静電気放電保護回路５０では、ＥＳＤイベントの発生を受けた最初の時点では、キャパシタ４１ａと抵抗４１ｂとの接続ノードＶｔｒｉｇが‘Ｈ’レベルになる。この時に、電源ラインＶＤＤに印加された電圧Ｖｅｓｄが、
“Ｖｅｓｄ＞３×Ｖｔｐ”（Ｖｔｐは、ＰＭＯＳトランジスタの閾値）
の条件を満たしていれば、接続ノードＶｍ１の電位が上昇する。すると、ＮＭＯＳトランジスタ１３ｂがオンし始めるため、接続ノードＶｍ２の電位が下がり、ＰＭＯＳトランジスタ１３ｃもオンし始める。すると、接続ノードＶｇａｔｅの電位が‘Ｈ’レベルになるため、ＮＭＯＳトランジスタ１３ｅがオンする。これにより、サージ電流を逃がすことが可能となる。また、通常動作時には、接続ノードＶｔｒｉｇの電位は‘Ｌ’レベルになるので、ＮＭＯＳトランジスタ４２ａは完全にオフ状態となり、ＰＭＯＳトランジスタ５２ｂ，５２ｃ，５２ｄのサブスレッショルド電流はＮＭＯＳトランジスタ４２ａで完全に断ち切られる。従って、リーク電流を抑えることができる。
【００７６】
尚、図５に示す静電気放電保護回路５０では、本発明にいう電圧降下素子として、ＮＭＯＳトランジスタ４２ａの電源ラインＶＤＤ側に配置され直列に接続された３つのＰＭＯＳトランジスタ５２ｂ，５２ｃ，５２ｄの例で説明したが、本発明にいう電圧降下素子は、ＮＭＯＳトランジスタの電源ライン側に配置され直列に接続された複数の、ダイオード接続されたＰＭＯＳもしくはＮＭＯＳトランジスタからなるものであればよい。また、本発明にいう電圧降下素子は、ＮＭＯＳトランジスタの電源ライン側に配置され直列に接続された複数のダイオードからなるものであってもよい。
【００７７】
さらに、図５に示す静電気放電保護回路５０では、本発明にいうサージ吸収回路として、電源ラインＶＤＤとグランドラインＧＮＤとの間に直列に接続された、抵抗１３ａとＮＭＯＳトランジスタ１３ｂ、ＰＭＯＳトランジスタ１３ｃとＮＭＯＳトランジスタ１３ｄ、およびＮＭＯＳトランジスタ１３ｅを備えたサージ吸収回路１３の例で説明したが、本発明にいうサージ吸収回路は、時定数回路を構成するキャパシタと抵抗との接続ノードに接続されたＮＭＯＳトランジスタがオン状態に一旦移行したことを受けて、そのＮＭＯＳトランジスタが再びオフ状態に移行しても電源ラインとグランドラインとの間の短絡を継続させるラッチ回路を含むものであってもよい。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の静電気放電保護回路のうちの第１実施形態の静電気放電保護回路の構成を示す図である。
【図２】本発明の第１の静電気放電保護回路のうちの第２実施形態の静電気放電保護回路の構成を示す図である。
【図３】本発明の第１の静電気放電保護回路のうちの第３実施形態の静電気放電保護回路の構成を示す図である。
【図４】本発明の第２の静電気放電保護回路のうちの第１実施形態の静電気放電保護回路の構成を示す図である。
【図５】本発明の第２の静電気放電保護回路のうちの第２実施形態の静電気放電保護回路の構成を示す図である。
【図６】特許文献１に提案された静電気放電保護回路の構成を示す図である。
【図７】特許文献１に提案された、図６に示す静電気放電保護回路とは異なる静電気放電保護回路の構成を示す図である。
【図８】特許文献２に提案された静電気放電保護回路の構成を示す図である。
【符号の説明】
【００７９】
１０，２０，３０，４０，５０  静電気放電保護回路
１１，４１  時定数回路
１１ａ，１２ｅ，１３ａ，１３ｇ，４１ｂ,４２ｅ  抵抗
１１ｂ，４１ａ  キャパシタ
１２，２２，４２，５２  サージ検出回路
１２ａ，１２ｂ，１２ｃ，１２ｄ，１３ｃ，１３ｆ，１３ｈ，５２ｂ，５２ｃ，５２ｄ  ＰＭＯＳトランジスタ
１３，３３  サージ吸収回路
１３ｂ，１３ｄ，１３ｅ，１３ｉ，３３ａ，４２ａ，４２ｂ，４２ｃ，４２ｄ  ＮＭＯＳトランジスタ
２２ｂ，２２ｃ，２２ｄ  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008227003.tif 000007
【図６】
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【図７】
2008227003.tif 000009
【図８】
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