(57)【要約】【課題】負荷をスイッチング駆動するためのトランジスタのスイッチング速度を向上させ、ひいてはスイッチング損失を低減することができる半導体装置を提供する。【解決手段】ドライバ回路３０に備えられた平面サイズが異なる複数のＬＤＭＯＳトランジスタ３１ａ〜３１ｃの一部または全部を、プリドライバ回路２０で生成されたスイッチング信号によって駆動する。これにより、トランジスタ３１ａ〜３１ｃ個々のスイッチング速度を向上させ、ひいてはスイッチング損失を低減させる。【選択図】図１
2008130950.tif 000002
【特許請求の範囲】
【請求項１】
電源（３）から印加される電圧に基づいて、スイッチング信号を生成するプリドライバ回路（２０）と、
一定面積のパターンで形成された複数のスイッチング素子（３１ａ〜３１ｃ、３５）を有し、前記プリドライバ回路から入力されるスイッチング信号で前記スイッチング素子をスイッチング駆動することにより、前記スイッチング素子のパターン面積に対応した大きさのスイッチング電流を出力するドライバ回路（３０）と、
前記ドライバ回路から外部に出力される電流の大きさを検出して、当該電流に対応した大きさの電流が流れる前記複数のスイッチング素子のうちのいずれかを駆動するかを選択し、前記ドライバ回路に判定結果を出力する負荷電流検出回路（２）とを備えた半導体装置であって、
前記ドライバ回路は、前記複数のスイッチング素子のうちいずれかを駆動するかを前記負荷電流検出回路で選択された前記判定結果に応じて、前記複数のスイッチング素子を構成する一定面積のパターンのうちの一部を用いる第１形態によってスイッチング電流を出力する場合と、前記第１形態で用いる面積よりも大きな面積を用いる第２形態によってスイッチング電流を出力する場合とを有していることを特徴とする半導体装置。
【請求項２】
前記ドライバ回路は、一定面積中に、同じ面積で形成された複数のスイッチング素子（３５）を備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドライバ回路から外部に印加される電圧の大きさを検出する電圧検出回路（７）と、
前記負荷電流検出回路から前記ドライバ回路から外部に出力される電流の大きさ、前記電圧検出回路から前記ドライバ回路から外部に印加される電圧の大きさをそれぞれ入力し、前記電流の大きさ、前記電圧の大きさのいずれかまたは両方に基づいて前記複数のスイッチング素子のうちのいずれかを駆動するかを選択し、前記ドライバ回路に判定結果を出力する論理回路（９）とが備えられており、
前記ドライバ回路は、前記複数のスイッチング素子のうちいずれかを駆動するかを前記論理回路で選択された前記判定結果に応じて切り替えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ドライバ回路の温度を検出する温度検出回路（８）が備えられており、
前記論理回路は、前記負荷電流検出回路から前記ドライバ回路から外部に出力される電流の大きさ、前記電圧検出回路から前記ドライバ回路から外部に印加される電圧の大きさ、前記温度検出回路から前記ドライバ回路の温度をそれぞれ入力し、前記電流の大きさ、前記電圧の大きさ、前記ドライバ回路の温度のいずれかまたは全部に基づいて前記複数のスイッチング素子のうちのいずれかを駆動するかを選択し、前記ドライバ回路に判定結果を出力するようになっていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記プリドライバ回路は、互いに逆向きに電流を流す２つのダイオード（２５ａ、２５ｂ）、コンデンサ（２５ｃ）、抵抗（２５ｄ）が並列に接続された接続回路（２５）を有していることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧から負荷に印加するためのスイッチング電圧を生成する半導体装置に関する。
【背景技術】
【０００２】
従来より、主電源から供給される電圧に基づいて一定電圧を生成し、当該一定電圧を負荷に印加する負荷駆動回路が、例えば特許文献１で提案されている。具体的に、特許文献１では、オン駆動回路、定電流回路、Ｎチャネル型ＭＯＳトランジスタを備えた負荷駆動回路が提案されている。このような構成を有する負荷駆動回路は、ＩＣとして構成されており、当該ＩＣ内にオン駆動回路や定電流回路を駆動する電気回路が設けられている。
【０００３】
上記負荷駆動回路では、オン駆動回路にＩＣ内の電気回路からＭＯＳトランジスタをオンする指令が入力されている期間、当該オン駆動回路は主電源から入力した電圧を昇圧してＭＯＳトランジスタのゲートに印加する。そして、定電流回路にＭＯＳトランジスタをオフする指令が入力されている期間、当該定電流回路によってＭＯＳトランジスタに印加されているゲート電圧が下げられる。
【０００４】
すなわち、オン駆動回路および定電流回路を一定周期で駆動してＭＯＳトランジスタをスイッチングすることで、負荷にスイッチング電流を供給できるようになっている。
【特許文献１】特許第３６３３５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、負荷に最大電流を流すことができるように、ＭＯＳトランジスタがあらかじめ大きなサイズでＩＣ内に形成されているため、負荷に流す電流の大きさに関わらず、ＭＯＳトランジスタのゲート−ソース間に大きな電圧を印加してＭＯＳトランジスタを駆動しなければならない。
【０００６】
すなわち、ＭＯＳトランジスタのゲート−ソース間容量、あるいはゲート容量から電荷を引き抜く経路のインピーダンスが高い、もしくはゲート抵抗が大きくなるため、ＭＯＳトランジスタの駆動に時間を要してしまい、ＭＯＳトランジスタのスイッチング速度が遅くなってしまう。これに伴い、ＭＯＳトランジスタをオンする時間が長くなるため、スイッチング損失も大きくなってしまう。
【０００７】
本発明は、上記点に鑑み、負荷をスイッチング駆動するためのトランジスタのスイッチング速度を向上させ、ひいてはスイッチング損失を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明は、一定面積のパターンで形成された複数のスイッチング素子（３１ａ〜３１ｃ、３５）を有し、プリドライバ回路（２０）から入力されるスイッチング信号でスイッチング素子をスイッチング駆動してスイッチング素子のパターン面積に対応した大きさのスイッチング電流を出力するドライバ回路（３０）と、ドライバ回路から外部に出力される電流の大きさを検出して、当該電流に対応した大きさの電流が流れる複数のスイッチング素子のうちのいずれかを駆動するかを選択し、ドライバ回路に判定結果を出力する負荷電流検出回路（２）とを備えており、ドライバ回路は、複数のスイッチング素子のうちいずれかを駆動するかを負荷電流検出回路で選択された判定結果に応じて、複数のスイッチング素子を構成する一定面積のパターンのうちの一部を用いる第１形態によってスイッチング電流を出力する場合と、第１形態で用いる面積よりも大きな面積を用いる第２形態によってスイッチング電流を出力する場合とを有していることを特徴とする。
【０００９】
このようにすれば、一定面積内に備えられる複数のスイッチング素子一つ一つの面積を小さくすることができ、ゲート−ソース間容量を小さくすることができる。したがって、第１形態において各スイッチング素子を速くオン電圧にまで高めることができ、スイッチング速度を向上することができる。
【００１０】
また、出力する電流の大きさを調整する場合、一定面積内において第１形態の面積よりも大きな面積を用いる第２形態を採用することができる。すなわち、第２形態のみでスイッチング電流を生成する場合や、第１形態と第２形態とを組み合わせる場合によってスイッチング電流を大きくすることができる。
【００１１】
この場合、第２形態における面積のスイッチング素子を用いたとしても、当該スイッチング素子の面積が一定面積よりも小さくされているため、スイッチング速度を向上させつつ、所望の大きさの電流が流れるようにすることができる。以上のようにして、スイッチング速度を向上させることができるので、スイッチング損失も低減することができる。
【００１２】
ドライバ回路は、一定面積中に、同じ面積で形成された複数のスイッチング素子（３５）を備えることもできる。この場合、個々のスイッチング素子は、一定面積に複数設けられることとなるため、個々のスイッチング素子のスイッチング速度を上げると共に、同じ面積のスイッチング素子を複数組み合わせることで、所望の大きさのスイッチング電流を流すようにすることができる。
【００１３】
また、構成要素として、ドライバ回路から外部に印加される電圧の大きさを検出する電圧検出回路（７）と、負荷電流検出回路からドライバ回路から外部に出力される電流の大きさ、電圧検出回路からドライバ回路から外部に印加される電圧の大きさをそれぞれ入力し、電流の大きさ、電圧の大きさのいずれかまたは両方に基づいて複数のスイッチング素子のうちのいずれかを駆動するかを選択し、ドライバ回路に判定結果を出力する論理回路（９）とを備えることができ、ドライバ回路が、複数のスイッチング素子のうちいずれかを駆動するかを論理回路で選択された判定結果に応じて切り替えるようにすることができる。
【００１４】
これにより、ドライバ回路から出力されるスイッチング電流が用いられる負荷等に対して、より負荷に合った電圧、電流を負荷に入力することができる。
【００１５】
さらに、上記のように、ドライバ回路からより負荷に合った出力を行うため、構成要素として、ドライバ回路の温度を検出する温度検出回路（８）を備えることができ、論理回路によって、負荷電流検出回路からドライバ回路から外部に出力される電流の大きさ、電圧検出回路からドライバ回路から外部に印加される電圧の大きさ、温度検出回路からドライバ回路の温度をそれぞれ入力し、電流の大きさ、電圧の大きさ、ドライバ回路の温度のいずれかまたは全部に基づいて複数のスイッチング素子のうちのいずれかを駆動するかを選択し、ドライバ回路に判定結果を出力することもできる。
【００１６】
プリドライバ回路は、互いに逆向きに電流を流す２つのダイオード（２５ａ、２５ｂ）、コンデンサ（２５ｃ）、抵抗（２５ｄ）が並列に接続された接続回路（２５）を備えることができる。これにより、プリドライバ回路からドライバ回路へのスイッチング信号の伝達を高速化することができる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１９】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、主電源の電圧を一定電圧に降圧するものとして用いられる。当該半導体装置は例えば車両に搭載され、バッテリから印加される電圧を６Ｖのスイッチング電圧に降圧し、当該６Ｖのスイッチング電圧を例えば５Ｖの電圧を出力するシリーズ電源に印加する機能を有するものとして用いられる。
【００２０】
図１は、本発明の一実施形態に係る半導体装置の全体回路図である。この図に示されるように、半導体装置は、集積回路１と、負荷電流検出回路２とを備えて構成されている。
【００２１】
集積回路１は、バッテリ（ＶＢ）３の電圧をダイオード４を介して第１入力端子１０から入力し、一定の大きさのスイッチング電圧に変換して出力する機能を有するものであり、プリドライバ回路２０と、ドライバ回路３０とを有している。
【００２２】
本実施形態では、バッテリ３の入力電圧は例えば１４Ｖであり、ダイオード４はバッテリ３から流れる電流の逆流防止用として用いられる。また、プリドライバ回路２０は集積回路１内で生成された一定電圧ＶＡ（例えば３Ｖ）によって駆動し、ドライバ回路３０はバッテリ３から入力される電圧によって駆動する。
【００２３】
プリドライバ回路２０とドライバ回路３０は、バッテリ３から入力される電圧を降圧する機能を有するものである。このようなプリドライバ回路２０では、第１入力端子１０にｎｐｎ型のトランジスタ２１ａのコレクタが接続されており、当該トランジスタ２１ａのベース−コレクタ間に抵抗２２ａが接続されている。
【００２４】
トランジスタ２１ａのベースは、ｎｐｎ型のトランジスタ２１ｂのコレクタに接続されている。当該トランジスタ２１ｂのベースにＮｃｈ型ＭＯＳトランジスタ２１ｃのドレイン、トランジスタ２１ｂのエミッタにトランジスタ２１ｃのソースが接続されており、当該トランジスタ２１ｃのソースはグランドＧＮＤに接続されている。
【００２５】
トランジスタ２１ｃのゲートには、集積回路１に備えられた図示しない駆動回路からスイッチング信号が入力されるようになっている。これに伴って、トランジスタ２１ｃがスイッチング駆動されるようになっている。
【００２６】
また、トランジスタ２１ｂのコレクタおよびトランジスタ２１ｃのドレインには、ダイオード２３ａ、２３ｂを介して定電流回路２４が接続されており、各トランジスタ２１ｂのコレクタ、トランジスタ２１ｃのドレインに一定電流が流れる構成となっている。
【００２７】
定電流回路２４は、プリドライバ回路２０内で生成された一定電圧ＶＡに基づいて一定電流を生成するものである。このような定電流回路２４は、ｐｎｐ型のトランジスタ２４ａ、２４ｂによって構成されるカレントミラー回路を有している、各トランジスタ２４ａ、２４ｂの各エミッタは抵抗２４ｃ、２４ｄを介して電圧端子ＶＡにそれぞれ接続されている。
【００２８】
上記カレントミラー回路のうち、各トランジスタ２４ａ、２４ｂのベースは、ｐｎｐ型のトランジスタ２４ｅのエミッタに接続されている。そして、当該トランジスタ２４ｅのベースおよびトランジスタ２４ａのコレクタが電流源２４ｆに接続され、定電流回路２４が構成されている。
【００２９】
また、トランジスタ２１ａのエミッタは、ｐｎｐ型のトランジスタ２１ｄのエミッタに接続され、当該トランジスタ２１ｄのベースがトランジスタ２１ｂのコレクタに接続されている。さらに、トランジスタ２１ｄのエミッタにｎｐｎ型のトランジスタ２１ｅのコレクタに接続され、当該トランジスタ２１ｅのベースが上記トランジスタ２１ｄのコレクタに接続されており、当該トランジスタ２１ｅのエミッタは集積回路１の出力端子４０に接続されている。そして、トランジスタ２１ｅのベース−エミッタ間に抵抗２２ｂが接続されている。
【００３０】
なお、出力端子４０と第１入力端子１０との間にはブースト回路としてのコンデンサ５が接続されており、出力端子４０の電圧が昇圧され、第１入力端子１０に入力されるようになっている。
【００３１】
また、プリドライバ回路２０の出力をドライバ回路３０に入力する回路として、接続回路２５が設けられている。この接続回路２５は、プリドライバ回路２０から出力される信号をより速く伝達する機能を有するものであり、互いに逆向きに電流を流す２つのダイオード２５ａ、２５ｂ、コンデンサ２５ｃ、ノイズ対策としての抵抗２５ｂが並列に接続された構成となっている。
【００３２】
ドライバ回路３０は、プリドライバ回路２０から入力されるスイッチング信号に基づいて、スイッチング電流を出力するものである。このようなドライバ回路３０は、スイッチング電流の大きさに対応したサイズが異なる複数のＮｃｈ型ＬＤＭＯＳトランジスタ３１ａ〜３１ｃ（本発明のスイッチング素子に相当）が備えられている。各トランジスタ３１ａ〜３１ｃの各ドレインには、集積回路１の第２入力端子５０を介してバッテリ３の電圧が印加される。
【００３３】
これら各トランジスタ３１ａ〜３１ｃの各ゲートには各々に対応したスイッチ３２ａ〜３２ｃが接続されており、各スイッチ３２ａ〜３２ｃはプリドライバ回路２０の接続回路２５にそれぞれ接続されている。また、各トランジスタ３１ａ〜３１ｃの各ソースは、出力端子４０にそれぞれ接続されている。
【００３４】
各スイッチ３２ａ〜３２ｃは周知のトランジスタで構成されており、集積回路１の切替端子６０に入力される切替信号に応じてオン／オフするようになっている。これにより、スイッチ３２ａ〜３２ｃのいずれかがオンした場合、オンしたスイッチ３２ａ〜３２ｃに対応したトランジスタ３１ａ〜３１ｃにプリドライバ回路２０からスイッチング信号が入力されることとなる。
【００３５】
各トランジスタ３１ａ〜３１ｃは、上述のようにそのサイズがそれぞれ異なっており、各々に流れる電流値も異なっている。すなわち、各トランジスタ３１ａ〜３１ｃで各ゲート−ソース間の容量がそれぞれ異なる。本実施形態では、図１に示される半導体装置にて生成された一定電圧を印加する負荷に流す電流の大きさに応じて各スイッチ３２ａ〜３２ｃが切り替えられることで所望の大きさのスイッチング電流を出力できるようになっている。
【００３６】
また、各トランジスタ３１ａ〜３１ｃの各ゲートと出力端子４０との間には、各ゲート−ソース間に過電圧が印加されたときに各トランジスタ３１ａ〜３１ｃを保護するためのダイオード群３３ａ〜３３ｃと、各ゲートに蓄積された電荷を外部に抜き出すための抵抗３４ａ〜３４ｃがそれぞれ接続されている。
【００３７】
そして、集積回路１の出力端子４０には、コイル６ａ、コンデンサ６ｂ、ダイオード６ｃにて構成されるフィルタ回路６が接続されており、出力端子４０から出力されたスイッチング電圧に含まれるノイズがフィルタ回路６にて除去されて外部のシリーズ電源や負荷に出力されるようになっている。
【００３８】
負荷電流検出回路２は、フィルタ回路６を介して外部に流れるスイッチング電流の大きさを検出する周知の回路である。また、負荷電流検出回路２は、半導体装置に接続される負荷の数等が変化することによってフィルタ回路６を介して外部に出力されるスイッチング電流の大きさが変化したとき、どのトランジスタ３１ａ〜３１ｃをオンさせて所望の大きさの電流を流すか否かを判定し、当該判定に基づいて切替信号を出力する。以上が、本実施形態に係る半導体装置の構成である。
【００３９】
次に、上記ドライバ回路３０の各トランジスタ３１ａ〜３１ｃについて説明する。図２は、サイズが異なる３つのトランジスタ３１ａ〜３１ｃの概略平面図である。なお、図２ではフィルタ回路６を省略してある。
【００４０】
図２に示されるように、各トランジスタ３１ａ〜３１ｃの平面サイズがそれぞれ異なっている。これにより、もっとも面積が小さいトランジスタ３１ａに流れる電流がもっとも小さく、かつ、ゲート−ソース間容量がもっとも小さいためスイッチング速度がもっとも速い。
【００４１】
そして、トランジスタの面積が大きくなっていくと、トランジスタに流れる電流が大きくなっていき、かつ、ゲート−ソース間容量も大きくなっていく。例えば、トランジスタ３１ａに流れる電流は１０ｍＡ、トランジスタ３１ｂに流れる電流は１００ｍＡ、トランジスタ３１ｃに流れる電流は１Ａとなっている。
【００４２】
本実施形態では、これらの各トランジスタ３１ａ〜３１ｃが組み合わされて所望の大きさのスイッチング電流を流すことができるようになっている。図３は、各トランジスタ３１ａ〜３１ｃのスイッチ状態の表を示した図である。この図に示されるように、各トランジスタ３１ａ〜３１ｃのスイッチ状態を変更することで、８通りの大きさのスイッチング電流を流すことができる。なお、図３にて小、中、大とは各トランジスタ３１ａ〜３１ｃの平面サイズを指している。
【００４３】
上記のように、もっとも平面サイズが小さいトランジスタ３１ａのスイッチング速度がもっとも速いので、当該トランジスタ３１ａをオンさせるスイッチ状態とすれば、さらにスイッチング速度を向上させると共に、スイッチング損失を低減することができる。
【００４４】
図２や図３に示される各トランジスタ３１ａ〜３１ｃの一定面積のパターンやオン／オフの状態は、例えば、各トランジスタ３１ａ〜３１ｃを構成する図２に示される一定面積のパターンのうちの一部（例えばトランジスタ３１ａやトランジスタ３１ｂ）を用いる第１形態によってスイッチング電流を出力する場合や、第１形態で用いる面積よりも大きな面積のもの（例えばトランジスタ３１ｂやトランジスタ３１ｃ）を用いる第２形態によってスイッチング電流を出力する場合とすることができる。
【００４５】
すなわち、各形態は、負荷電流検出回路２の判定結果に応じて、ドライバ回路３０によって各トランジスタ３１ａ〜３１ｃのうちいずれかを駆動するかが選択されることで決まる。
【００４６】
次に、上記半導体装置の作動について説明する。まず、集積回路１の第１入力端子１０、第２入力端子５０にバッテリ３の電圧がそれぞれ印加される。また、半導体装置に接続された負荷に応じて、負荷電流検出回路２によってスイッチ３２ａのみがオンしているとする。
【００４７】
そして、集積回路１に備えられた図示しない駆動回路からスイッチング信号が入力されることで、トランジスタ２１ｃのゲートが駆動される。具体的には、プリドライバ回路２０において定電流回路２４から一定電流がトランジスタ２１ｂ、２１ｃに流されるようになっている状態で、図示しない駆動回路によってトランジスタ２１ｃがオフされると、トランジスタ２１ｂがオンし、トランジスタ２１ｄがオンする。これに伴い、ドライバ回路３０のトランジスタ３１ａがオフするので、当該トランジスタ３１ａのゲートに蓄積された電荷は、スイッチ３２ａ、接続回路２５、トランジスタ２１ｅを介して出力端子４０に出力される。
【００４８】
一方、図示しない駆動回路によってトランジスタ２１ｃがオンされると、トランジスタ２１ｂがオフし、トランジスタ２１ｄがオフする。これに伴い、トランジスタ２１ａがオンするため、バッテリ３から第１入力端子１０に入力された電流はプリドライバ回路２０のトランジスタ２１ａ、接続回路２５のダイオード２５ａを介してドライバ回路３０のトランジスタ３１ａに入力され、当該トランジスタ３１ａがオンする。これにより、昇圧されたバッテリ３の電圧が出力端子４０に出力される。
【００４９】
そして、プリドライバ回路２０にて図示しない駆動回路によりトランジスタ２１ｃがスイッチング駆動されることで、ドライバ回路３０のトランジスタ３１ａがスイッチング駆動され、出力端子４０からスイッチング信号が出力される。当該スイッチング信号は、フィルタ回路６を介して負荷やシリーズ電源等に出力される。
【００５０】
また、負荷の能力や数によってフィルタ回路６を流れる電流値が変化すると、負荷電流検出回路２によって図３に示される表のようにスイッチ３２ａ〜３２ｃのスイッチ状態が切り替えられ、当該スイッチ状態に応じてトランジスタ３１ａ〜３１ｃがスイッチング駆動される。これにより、スイッチング駆動された各トランジスタ３１ａ〜３１ｃに流れる電流の合計が負荷に応じたスイッチング信号として出力されることとなる。
【００５１】
以上説明したように、本実施形態では、平面サイズが異なる複数のＬＤＭＯＳトランジスタ３１ａ〜３１ｃにてバッテリ３の電圧に基づくスイッチング信号を生成することが特徴となっている。このように、スイッチング信号を生成するトランジスタを複数に分割して用意することで、各トランジスタ３１ａ〜３１ｃにおけるゲート−ソース間の容量を小さくすることができ、ゲートのオン電圧を素早く上昇させることができる。したがって、各トランジスタ３１ａ〜３１ｃにおけるスイッチング速度を向上させることができる。これに伴い、スイッチング損失も低減することができる。
【００５２】
また、負荷電流検出回路２にて各トランジスタ３１ａ〜３１ｃに接続された各スイッチ３２ａ〜３２ｃのスイッチ状態を変更することで、出力端子４０から所望の大きさのスイッチング電流を流すようにすることができる。
【００５３】
さらに、プリドライバ回路２０とドライバ回路３０とを接続する接続回路２５によって、プリドライバ回路２０からドライバ回路３０への各トランジスタ３１ａ〜３１ｃを駆動するスイッチング信号の信号伝達を高速化することができる。
【００５４】
（第２実施形態）
本実施形態では、上記第１実施形態と異なる部分についてのみ説明する。第１実施形態では、ドライバ回路３０に平面サイズの異なる複数のトランジスタ３１ａ〜３１ｃを備えているが、本実施形態では、平面サイズが等しい複数のトランジスタを備えたことが特徴となっている。
【００５５】
図４は、本実施形態に係るドライバ回路３０に備えられたサイズが等しいスイッチング用の各トランジスタの概略平面図である。なお、図４ではフィルタ回路６を省略してある。
【００５６】
図４に示されるように、平面サイズが等しいＬＤＭＯＳトランジスタ３５（本発明のスイッチング素子に相当）が並べられている。各トランジスタ３５のサイズは小さく形成されているため、個々のトランジスタ３５の各ゲート−ソース間容量は小さくなっており、ゲートに印加された電圧がオン電圧になるまでの時間は短くなっている。つまり、個々のトランジスタ３５のスイッチング速度は速い。
【００５７】
また、本実施形態では、集積回路１の外部に電圧検出回路７と、温度検出回路８と、論理回路９とが設けられている。電圧検出回路７は、フィルタ回路６を介して出力されるスイッチング信号の電圧値を検出するものである。当該電圧検出回路７は、負荷が必要とする大きさの電圧をスイッチング信号として出力するために設けられる。
【００５８】
温度検出回路８は、当該ドライバ回路３０の温度を検出するものである。ドライバ回路３０が受ける温度に応じて出力が変化するため、当該温度検出回路８はドライバ回路３０の温度に対応して出力を調整するために設けられる。
【００５９】
論理回路９は、負荷電流検出回路２、電圧検出回路７、温度検出回路８からそれぞれ検出結果を入力すると共に、各検出結果から負荷に流すスイッチング電流の大きさに応じて複数のトランジスタ３５のうちどのトランジスタ３１ａを駆動させるかを判定し、各トランジスタ３５に対応して設けられた各スイッチ３６のいずれかを駆動する切替信号を出力するものである。
【００６０】
これら負荷電流検出回路２、電圧検出回路７、温度検出回路８、論理回路によって複数のトランジスタ３５のうち動作させるべき最適なものをオンさせて、所望のスイッチング信号を生成することもできる。
【００６１】
すなわち、複数のトランジスタ３５を構成する一定面積のパターンや各トランジスタ３５のオン／オフの状態は、例えば、図４に示される一定面積のパターンのうちの一部（例えば３個のトランジスタ３１ｃ）を用いる第１形態によってスイッチング電流を出力する場合や、第１形態で用いる面積よりも大きな面積のもの（例えば１０個のトランジスタ３５）を用いる第２形態によってスイッチング電流を出力する場合とすることができる。このような各形態は、負荷電流検出回路２の判定結果に応じて、ドライバ回路３０によって各トランジスタ３５のうちいずれかを駆動するかが選択されることで決まる。
【００６２】
以上のように、同じ面積の複数のトランジスタ３５の組み合わせによるスイッチング電流の生成を行うこともできる。この際、論理回路９は、負荷電流検出回路２、電圧検出回路７、温度検出回路８からそれぞれ入力したスイッチング電流の大きさ、スイッチング電圧の大きさ、ドライバ回路３０の温度のいずれかまたは全部に基づいて複数のトランジスタ３５のうちのいずれかを駆動するかを選択し、ドライバ回路３０に判定結果を出力することもできる。
【００６３】
（第３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、ＬＤＭＯＳトランジスタ３１ａ〜３１ｃ、３５のゲート容量（ゲート−ソース間容量、ゲート−ドレイン間容量）を低減することが特徴となっている。
【００６４】
図５は、ゲート容量を低減するゲート構造の一例を示した図である。ｐ型（またはｎ型）基板７１の表層部にｎ＋型（またはｐ＋型）の導電領域としてドレイン領域７２が形成され、当該ドレイン領域７２に離間してｎ＋型（またはｐ＋型）の導電領域としてソース領域７３が形成されており、ドレイン領域７２、ソース領域７３、そしてこれらに挟まれた基板７１を覆うように絶縁膜７４が形成され、当該絶縁膜７４上にゲート電極７５が形成されている。
【００６５】
図５（ａ）に示されるように、一つの例として、ゲート電極７５のうちドレイン領域７２、ソース領域７３に対向する面の外縁部がテーパ面７５ａとなっている。これにより、ゲート電極７５とドレイン領域７２、ソース領域７３との距離を大きくしてゲート容量を低減することができる。
【００６６】
また、図５（ｂ）に示されるように、一つの例として、ゲート電極７５のうちドレイン領域７２、ソース領域７３に対向する面の外縁部が段差形状７５ｂとなっている。このようにしてもゲート容量を低減することができる。
【００６７】
さらに、図５（ｃ）に示されるように、一つの例として、ゲート電極７５のうちドレイン領域７２、ソース領域７３に対向する面の外縁部が曲面７５ｃとなっている。これにより、ゲート容量を低減することができる。
【００６８】
以上のように、ドレイン領域７２、ソース領域７３との距離が離れるようなゲート電極７５の構造とすることで、ゲート容量を低減することができる。
【００６９】
（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、ＬＤＭＯＳトランジスタ３１ａ〜３１ｃ、３５の各ゲートのゲート抵抗を低減することが特徴となっている。
【００７０】
図６は、ゲート抵抗を低減するゲート構造の一例を示した図である。図６（ａ）に示されるように、一つの例として、ゲート電極７６を厚く形成する。これにより、ゲート電極７６の抵抗値を下げることができ、ひいてはゲート抵抗を低減することができる。また、図６（ｂ）に示されるように、一つの例として、ゲート電極７７を積層構造とする。このようにしてもゲート抵抗を低減することができる。さらに、図６（ｃ）に示されるように、ゲート電極７８を複数並べて形成する。このようにしてもゲート抵抗を低減することができる。
【００７１】
以上のように、ゲート抵抗を低減するゲート電極７６〜７８を採用することができる。なお、ゲート電極７６〜７８に接続される配線材料をＡｕとしても良い。
【００７２】
（他の実施形態）
図１では、プリドライバ回路２０の出力をドライバ回路３０に入力する回路として接続回路２５を設けているが、当該接続回路２５がない回路構成としても構わない。
【００７３】
第１実施形態では、ドライバ回路３０に３つのトランジスタ３１ａ〜３１ｃを採用した場合について説明したが、トランジスタの数やサイズは、第１実施形態に限定されるものではなく、所望のサイズや数とすることができる。
【００７４】
第２実施形態に係るトランジスタ３５を第１実施形態に採用することもできる。また、第２実施形態に係る電圧検出回路７、温度検出回路８、論理回路９を第１実施形態に採用しても構わない。この場合、負荷電流検出回路２、電圧検出回路７、温度検出回路８のうちいずれかまたは全部を選択して設けるようにすることもできる。また、当該選択に応じて論理回路９を設けるようにすれば良い。
【００７５】
上記第３実施形態におけるゲート電極７５の構造を第１、第２実施形態に採用することができる。同様に、第４実施形態におけるゲート電極７６〜７８の構造を第１、第２実施形態に採用することもできる。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態に係る半導体装置の全体回路図である。
【図２】図１に示されるドライバ回路に備えられたサイズが異なるスイッチング用の各トランジスタの概略平面図である。
【図３】図１に示されるドライバ回路に備えられたサイズが異なるスイッチング用の各トランジスタのスイッチ状態の表を示した図である。
【図４】第２実施形態に係るドライバ回路に備えられたサイズが等しいスイッチング用の各トランジスタの概略平面図である。
【図５】第３実施形態において、ゲート容量を低減するゲート構造の一例を示した図である。
【図６】第４実施形態において、ゲート抵抗を低減するゲート構造の一例を示した図である。
【符号の説明】
【００７７】
１…集積回路、２…負荷電流検出回路、３…バッテリ、７…電圧検出回路、９…論理回路、８…温度検出回路、２０…プリドライバ回路、２５…接続回路、２５ａ、２５ｂ…ダイオード、２５ｃ…コンデンサ、２５ｄ…抵抗、３０…ドライバ回路、３１ａ〜３１ｃ、３５…スイッチング素子としてのトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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