(57)【要約】【課題】半導体基板への導電材料の拡散を防ぐとともに、半導体基板に設けられた孔部への導電層の埋め込み不良を抑制する回路基板の製造方法および回路基板を提供する。【解決手段】まず、第１工程では、半導体基板１１に表面に向かって開口された複数の第１孔部１３を形成する。次に、第２工程では、複数の第１孔部１３の底部側に絶縁層２１を埋め込む。次いで、底部側に絶縁層２１が埋め込まれた第１孔部１３を第１導電層１５で埋め込む。続いて、複数の第１孔部１３に埋め込まれた各絶縁層２１が露出するまで、半導体基板１１を裏面側から研磨する。その後、露出された各絶縁層２１に、第１導電層１５に達する状態の第２孔部を形成し、第２孔部内に第１導電層１５に接続される第２導電層を埋め込み形成することを特徴とする回路基板の製造方法および回路基板である。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板に表面に向かって開口された複数の第１孔部を形成する第１工程と、
前記複数の第１孔部の底部側に絶縁層を埋め込む第２工程と、
底部側に前記絶縁層が埋め込まれた前記第１孔部を第１導電層で埋め込む第３工程と、
前記複数の第１孔部に埋め込まれた各絶縁層が露出するまで、前記半導体基板を裏面側から研磨する第４工程と、
露出された前記各絶縁層に、前記第１導電層に達する状態の第２孔部をそれぞれ形成し、当該第２孔部内に前記第１導電層に接続される第２導電層を埋め込み形成する第５工程とを有する
ことを特徴とする回路基板の製造方法。
【請求項２】
請求項１記載の回路基板の製造方法において、
前記第４工程では、前記複数の第１孔部のうち、最も深い第１孔部内の前記絶縁層の表面が露出するまで、前記半導体基板を裏面側から研磨し、さらに、当該絶縁層の膜厚分の前記半導体基板と当該絶縁層とを裏面側から研磨する
ことを特徴とする回路基板の製造方法。
【請求項３】
半導体基板を貫通する状態で設けられた複数の第１孔部と、
前記複数の第１孔部内の前記半導体基板の裏面側に設けられた膜厚の異なる絶縁層と、
前記絶縁層に前記第１孔部と連通する状態で設けられた第２孔部と、
前記第１孔部と前記第２孔部の内部に前記半導体基板を貫通する状態で設けられた導電層とを備えた
ことを特徴とする回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板の製造方法および回路基板に関し、特には半導体基板を貫通する状態の導電層を備えた回路基板の製造方法および回路基板に関する。
【背景技術】
【０００２】
メモリの大容量化およびＬＳＩの高機能化により、半導体チップを複数積層するＬＳＩチップが開発されている（例えば、特許文献１、２参照）。現在の積層チップでは、半導体チップ間の接続を行うため、シリコン（Ｓｉ）基板に貫通孔を設け、貫通孔内を導電層で埋め込み、微細バンプを用いて接続を実施している。この際、貫通孔内の導電層とのコンタクトを形成するために、ＢＧＲ(Back Grinding)により導電層を削り出す方法（例えば、特許文献３参照）や、Ｓｉ基板を裏面側からエッチバックすることにより導電層を露出させる方法などがある。
【０００３】
ここで、従来の回路基板の製造方法について、図６〜図１０の製造工程断面図を用いて説明する。
【０００４】
まず、図６（ａ）に示すように、例えばトランジスタ等の素子が形成されたＳｉウエハからなる半導体基板１１上に、ハードマスクとなるＳｉＯ2膜１２’を形成する。次に、通常のリソグラフィー技術により、ＳｉＯ2膜１２’上に、半導体基板１１に貫通孔を形成するためのレジストパターンＲ1’を形成する。
【０００５】
次に、図６（ｂ）に示すように、レジストパターンＲ1’をマスクに用いたエッチングにより、上記ＳｉＯ2膜１２’（前記図６（ａ）参照）をパターニングすることで、ハードマスク１２を形成する。次いで、図６（ｃ）に示すように、上記レジストパターンＲ1’およびハードマスク１２をマスクとしたエッチングにより、半導体基板１１に表面に向かって開口された複数の孔部１３’を形成する。この際、半導体基板１１の面内で、孔部１３’に３μｍ以上の深さばらつきが生じてしまう。ここでは、例えば半導体基板１１のエッジ部に形成される孔部１３’が、中央部に形成される孔部１３’よりも３μｍ程度浅く設けられることとし、最も浅い孔部１３’を孔部１３ａ’、最も深い孔部１３’を孔部１３ｂ’とする。その後、レジストパターンＲ1’を除去する。
【０００６】
続いて、図７（ｄ）に示すように、化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法により、孔部１３’の内壁を覆う状態で、ハードマスク１２上に、ＳｉＯ2からなる絶縁膜１４を形成する。
【０００７】
その後、図７（ｅ）に示すように、絶縁膜１４が設けられた孔部１３’の内壁を覆う状態で、絶縁膜１４上に、後工程で孔部１３’内に埋め込むＣｕの拡散防止性を有するバリア膜１５ａを形成する。続いて、バリア膜１５ａが設けられた状態の孔部１３’を埋め込む状態で、バリア膜１５ａ上に、Ｃｕ層１５ｂを成膜する。これにより、孔部１３’はバリア膜１５ａとＣｕ層１５ｂとからなる第１導電層１５により埋め込まれた状態となる。
【０００８】
次に、図７（ｆ）に示すように、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、絶縁膜１４の表面が露出するまで、第１導電層１５を除去する。その後、ここでの図示は省略するが、第１導電層１５上および絶縁膜１４上に、層間絶縁膜を形成し、配線を形成する。
【０００９】
次いで、図８（ｇ）に示すように、半導体基板１１の裏面側を研磨する。この場合には、エッジ部に形成された最も浅い孔部１３ａ’内に設けられた第１導電層１５を覆う絶縁膜１４の表面が露出するまで、半導体基板１１の裏面側を研磨する。この際、孔部１３ａ’との深さの差が絶縁膜１４の膜厚以上ある孔部１３’内の第１導電層１５は露出され、研磨される。例えば中央部に形成された最も深い孔部１３ｂ’では、Ｃｕ層１５ｂまで露出し、研磨される。
【００１０】
続いて、図８（ｈ）に示すように、半導体基板１１を裏面側から選択的にエッチバックして、孔部１３ａ’内の絶縁膜１４で覆われた状態の第１導電層１５を半導体基板１１の裏面側から突出した状態とする。この際、孔部１３ａ’との深さが絶縁膜１４の膜厚以上ある孔部１３’内の第１導電層１５は露出された状態で突出した状態となる。その後、図８（ｉ）に示すように、この突出部分を覆う状態で、半導体基板１１の裏面に、ＳｉＯ2からなる絶縁膜１６を形成する。
【００１１】
次に、図９（ｊ）にエッジ部に形成された最も浅い孔部１３ａ’と、中央部に形成された最も深い孔部１３ｂ’の要部拡大図を示す。この図に示すように、ＣＭＰ法により、上記孔部１３ａ’内の第１導電層１５の表面、すなわちバリア膜１５ａの表面が露出するまで、上記絶縁膜１６を除去する。この際、孔部１３ｂ’では、Ｃｕ層１５ｂが露出された状態となる。
【００１２】
次いで、図９（ｋ）に示すように、第１導電層１５上を含む半導体基板１１の裏面側にバリア膜１７ａを形成する。続いて、図９（ｌ）に示すように、このバリア膜１７ａ上にレジストパターンＲ2’を形成し、図１０に示すように、このレジストパターンＲ2’（前記図９（ｌ）参照）をマスクに用いたエッチングにより、バリア膜１７ａのパターニングを行う。その後、バリア膜１７ａ上に、Ｃｕ層１７ｂを形成することで、バリア膜１７ａとＣｕ層１７ｂとが積層された第２導電層１７からなる裏面配線を形成する。
【００１３】
以上のようにして、半導体基板１１内に第１導電層１５からなる貫通電極が設けられた回路基板が形成される。
【００１４】
【特許文献１】特開２００４−２２８５９８号公報
【特許文献２】特開２００５−０７２５９６号公報
【特許文献３】特開２００５−１９１２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、上述したような図６〜図１０を用いて説明した回路基板の製造方法によれば、半導体基板１１に設けられた最も浅い孔部１３ａ’内の第１導電層１５の高さに合わせて、半導体基板１１を裏面側からの研磨することから、孔部１３ａ’以外の孔部１３’内に設けられた第１導電層１５が研磨される。これにより、第１導電層１５から導電材料が半導体基板１１内に拡散され、リークが発生してしまう。また、上記孔部１３ａ’内に設けられた第１導電層１５の高さに合わせるため、孔部１３ａ’を狙いの深さにすることから、それ以外の孔部１３’は狙いの深さよりも深く形成されるため、その分Ｃｕ層１５ｂの埋め込み不良によるボイド等が発生し易く、導通不良の要因となる。
【００１６】
そこで、本発明は、半導体基板への導電材料の拡散を防ぐとともに、半導体基板に設けられた孔部への導電層の埋め込み不良を抑制する回路基板および回路基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述したような目的を達成するために、本発明における回路基板の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、半導体基板に表面に向かって開口された複数の第１孔部を形成する工程を行う。次に、第２工程では、複数の第１孔部の底部側に絶縁層を埋め込む工程を行う。次いで、第３工程では、底部側に絶縁層が埋め込まれた第１孔部を第１導電層で埋め込む工程を行う。続いて、第４工程では、複数の第１孔部に埋め込まれた各絶縁層が露出するまで、半導体基板を裏面側から研磨する工程を行う。その後の第５工程では、露出された各絶縁層に、第１導電層に達する状態の第２孔部をそれぞれ形成し、第２孔部内に第１導電層に接続される第２導電層を埋め込み形成する工程を行う。
【００１８】
また、本発明は、上記製造方法を用いて製造された回路基板でもあり、半導体基板を貫通する状態で設けられた複数の第１孔部と、複数の第１孔部内の半導体基板の裏面側に設けられた膜厚の異なる絶縁層と、絶縁層に第１孔部と連通する状態で設けられた第２孔部と、第１孔部と第２孔部の内部に半導体基板を貫通する状態で設けられた導電層とを備えたことを特徴としている。
【００１９】
このような回路基板の製造方法および回路基板によれば、半導体基板に設けられた複数の第１孔部の底部側に埋め込まれた各絶縁層が露出するまで、半導体基板を裏面側から研磨した後、各絶縁層に第１導電層に達する第２孔部を形成し、この第２孔部内に第１導電層に接続される第２導電層を埋め込み形成することから、第１孔部に深さばらつきが生じても、第１導電層が研磨されることがない。これにより、半導体基板への第１導電層からの導電材料の拡散が防止される。また、複数の第１孔部のうち最も深い第１孔部内の絶縁層の表面が露出するまで、半導体基板を裏面側から研磨し、さらに、絶縁層の膜厚分の半導体基板と絶縁層とを裏面側から研磨した場合には、底部側に絶縁層が形成された状態の最も深い第１孔部を狙いの深さにすることが可能となる。これにより、それ以外の第１孔部は狙いの深さよりも浅く形成されるため、その分第１導電層の埋め込み不良を抑制することが可能となる。
【発明の効果】
【００２０】
以上、説明したように、本発明の回路基板の製造方法および回路基板によれば、半導体基板への第１導電層からの導電材料の拡散が防止されることから、拡散された導電材料によるリークを防止することができる。また、第１導電層の埋め込み不良が抑制されるため、導通不良を防止することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
本発明の回路基板の製造方法に係る実施の形態の一例を、図１〜図５の製造工程断面図を用いて説明する。ただし、実施形態においては、回路基板の構成を製造工程順に説明する。また、背景技術で説明した構成と同様の構成には、同一の番号を付して説明する。
【００２３】
まず、図１（ａ）に示すように、例えばトランジスタ等の素子が形成されたシリコンウェハからなる例えば７００μｍの厚みの半導体基板１１を用意する。この半導体基板１１上に、ハードマスクとなるＳｉＯ2膜１２’を形成する。次に、通常のリソグラフィー技術により、ＳｉＯ2膜１２’上に、半導体基板１１に複数の第１孔部を形成するためのレジストパターンＲを形成する。
【００２４】
次に、図１（ｂ）に示すように、レジストパターンＲをマスクに用いたエッチングにより、上記ＳｉＯ2膜１２’（前記図１（ａ）参照）をパターニングすることで、ハードマスク１２を形成する。
【００２５】
次いで、図１（ｃ）に示すように、上記レジストパターンＲ1およびハードマスク１２をマスクとしたエッチングにより、半導体基板１１に表面に向かって開口された２０μｍ〜１５０μｍの深さで、１μｍ〜２０μｍの径の複数の第１孔部１３を形成する。この際、リソグラフィー技術の加工精度により、半導体基板１１の面内で、第１孔部１３に３μｍ以上の深さばらつきが生じてしまう。ここでは、例えば半導体基板１１のエッジ部に形成される第１孔部１３が、中央部に形成される第１孔部１３よりも３μ程度浅く設けられることとし、最も浅い第１孔部１３を第１孔部１３ａ、最も深い第１孔部１３を第１孔部１３ｂとする。その後、レジストパターンＲ1を除去する。
【００２６】
続いて、図２（ｄ）に示すように、例えばプラズマＣＶＤ法により、第１孔部１３を埋め込む状態で、ハードマスク１２上に、例えばＳｉＯ2からなる絶縁層２１を形成する。この絶縁層２１は、後工程で裏面側から半導体基板１１を研磨する際に、終点を検出するためのストッパーとして機能する。この場合の成膜条件の一例としては、成膜ガスとして、モノシラン（ＳｉＨ4）と一酸化二窒素（Ｎ2Ｏ）の混合ガスを用い、３００℃〜４００℃で成膜する。
【００２７】
なお、ここでは、絶縁層２１がＳｉＯ2で形成されることとするが、本発明はこれに限定されず、窒化シリコン（ＳｉＮ）や有機系の絶縁材料で構成されていてもよい。例えば、絶縁層２１がＳｉＮで形成される場合の成膜条件の一例としては、成膜ガスとして、モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）の混合ガスを用い、３００℃〜４００℃で成膜する。また、絶縁層２１が有機系の絶縁材料である場合には、スピンコート法や印刷法等の塗布法により、絶縁層２１を成膜する。
【００２８】
次に、図２（ｅ）に示すように、例えばウェットエッチングにより、絶縁層２１をエッチバックすることで、第１孔部１３の底部側のみに絶縁層２１を残存させる。この際、このエッチバックの終点の検出は時間により管理する。このウェットエッチングにより、絶縁層２１と同様にＳｉＯ2で形成されるハードマスク１２は除去される。
【００２９】
ここで、上記絶縁層２１は、第１孔部１３の深さばらつきよりも大きい厚みで残存させる。具体的には、最も浅い第１孔部１３ａと最も深い第１孔部１３ｂとの深さの差よりも厚くなるように形成する。また、絶縁層２１の膜厚が厚すぎると、後工程で絶縁層２１に形成する上記第１孔部１３よりも径の小さい第２孔部のアスペクト比が高くなり、第２孔部に埋め込む第２導電層の埋め込み不良が生じてしまうことから、絶縁層２１の厚みは１０μｍ以下であることが好ましい。ここでは、絶縁層２１の厚みを３μｍ以上５μｍ以下となるように残存させる。
【００３０】
上述したように、第１孔部１３の底部に上記絶縁層２１が設けられることで、後述するように、各絶縁層２１が露出するまで半導体基板１１を裏面側から研磨しても、第１孔部１３内に埋め込まれる第１導電層が露出されないため、第１導電層が研磨されることが防止される。これにより、第１導電層から半導体基板１１への導電材料の拡散が防止される。
【００３１】
なお、ここでは、絶縁層２１のエッチバックによりハードマスク１２が除去される例について説明したが、ハードマスク１２を絶縁層２１とエッチング選択比のとれる材料で形成し、ハードマスク１２を残存させてもよい。
【００３２】
次いで、図２（ｆ）に示すように、例えばＣＶＤ法により、底部側に絶縁層２１が設けられた複数の第１孔部１３の内壁を覆う状態で、半導体基板１１上に、例えばＳｉＯ2からなる絶縁膜１４を形成する。この絶縁膜１４は半導体基板１１と第１孔部１３内に形成される第１導電層との絶縁性を確保するため、緻密性の高い絶縁膜であることが好ましい。絶縁膜１４としては、上述したＳｉＯ2以外にもＳｉＮが用いられる。
【００３３】
なお、本実施形態では、第１孔部１３内に絶縁層２１を形成した後に、第１孔部１３の内壁を覆う状態で絶縁膜１４を形成することとしたが、絶縁層２１を形成する前に、第１孔部１３の内壁を覆う絶縁膜１４を形成してもよい。この場合には、第１孔部１３の内壁を覆う絶縁膜１４に対して、エッチング選択比のとれる材料で絶縁層２１を形成することで、絶縁層２１をエッチバックする際に、絶縁膜１４を残存させることができるため、好ましい。例えば絶縁層２１を有機系の絶縁材料で形成し、絶縁膜１４を無機系の絶縁材料で形成した場合には、絶縁層２１のエッチバックを行っても絶縁膜１４を残存させることが可能である。ただし、絶縁層２１よりも先に絶縁膜１４を成膜した場合、絶縁層２１をエッチバックする際に絶縁膜１４が除去された場合には、絶縁層２１のエッチバック後に、再度第１孔部１３の内壁を覆う状態で絶縁膜１４を形成する。
【００３４】
続いて、図３（ｇ）に示すように、上記絶縁膜１４が設けられた状態の第１孔部１３の内壁を覆う状態で、絶縁膜１４上に、後工程で第１孔部１３内に埋め込むＣｕの拡散防止性を有する窒化タンタル（ＴａＮ）からなるバリア膜１５ａを形成する。続いて、バリア膜１５ａが設けられた状態の第１孔部１３を埋め込む状態で、バリア膜１５ａ上に、Ｃｕ層１５ｂを成膜する。これにより、第１孔部１３はバリア膜１５ａとＣｕ層１５ｂとからなる第１導電層１５により埋め込まれた状態となる。なお、ここでは、Ｃｕ層１５ｂで第１孔部１３を埋め込むこととしたが、Ｃｕ層以外にもタングステン（Ｗ）層であってもよく、アルミニウム（Ａｌ）層であってもよい。ただし、Ａｌ層である場合には、拡散防止性を有するバリア膜１５ａは形成しなくても特に問題はない。
【００３５】
次に、図３（ｈ）に示すように、例えばＣＭＰ法により、絶縁膜１４の表面が露出するまで、上記第１導電層１５を除去する。その後、ここでの図示は省略するが、第１導電層１５上および絶縁膜１４上に、層間絶縁膜を形成し、配線を形成する。
【００３６】
次いで、複数の第１孔部１３に埋め込まれた各絶縁層２１が露出するまで、上記半導体基板１１を裏面側から研磨する。ここでは、例えば２段階での研磨を行うこととする。まず、図３（ｉ）に示すように、１段階目の研磨として、中央部に形成された最も深い第１孔部１３ｂ内に設けられた絶縁層２１をストッパーとして、この絶縁層２１の表面が露出するまで、半導体基板１１の裏面側を研磨する。この際、終点の検出は時間により管理し、半導体基板１１の厚みは２０μｍ〜１５０μｍとなる。
【００３７】
続いて、図３（ｊ）に示すように、２段階目の研磨として、絶縁層２１の膜厚分、さらに、半導体基板１１および絶縁層２１を研磨する。この際、終点の検出は時間により管理する。これにより、最も深い第１孔部１３ｂは、第１導電層１５を覆う絶縁膜１４の表面が露出された状態となり、第１孔部１３ｂ以外の第１孔部１３の底部側では、半導体基板１１の裏面側に絶縁層２１が露出された状態となる。この際、絶縁層２１の膜厚は、第１孔部１３の深さが浅い程厚く残存する。これにより、底部側に絶縁層２１が形成された状態の最も深い第１孔部１３ｂを狙いの深さにすることが可能となり、それ以外の第１孔部１３は狙いの深さよりも浅く形成されるため、その分第１導電層１５の埋め込み不良を抑制することが可能となる。
【００３８】
なお、ここでは、最も深い第１孔部１３ｂの底部側に設けられた絶縁層２１をストッパーとして、２段階の研磨を行う例について説明したが、本発明はこれに限定されず、複数の第１孔部１３に埋め込まれた各絶縁層２１が露出するまで、上記半導体基板１１と絶縁層２１とを裏面側から研磨すればよい。
【００３９】
次に、図４（ｋ）に、エッジ部に形成された最も浅い第１孔部１３ａと、中央部に形成された最も深い第１孔部１３ｂの要部拡大図を示す。この図に示すように、絶縁層２１上および絶縁膜１４上を含む半導体基板１１の裏面に、例えばＳｉＯ2からなる絶縁膜１６を形成する。その後、絶縁膜１６上にレジストパターンＲ2を形成する。
【００４０】
次いで、図４（ｌ）に示すように、レジストパターンＲ2をマスクに用いたエッチングにより、絶縁膜１６、絶縁層２１および絶縁膜１４に、第１導電層１５に達する第２孔部２２を形成する。ただし、一番深い第１孔部１３ｂの底部側には、絶縁層２１が残存しないため、絶縁膜１６および絶縁膜１４に第２孔部２２が形成される。ここで、第２孔部２２は第１孔部１３の内部に形成される絶縁層２１を通過する状態で形成することから、第２孔部２２は、第１孔部１３よりも小さい径で形成される。その後、レジストパターンＲ2を除去する。
【００４１】
次いで、図４（ｍ）に示すように、第２孔部２２の内壁を覆う状態で、例えばＴａＮからなるバリア膜１７ａを形成する。この際、第２孔部２２の底部では、バリア膜１７ａが第１導電層１５と接した状態となる。続いて、バリア膜１７ａ上にレジストパターン（図示省略）を形成し、このレジストパターンをマスクに用いたエッチングにより、バリア膜１７ａをパターニングする。
【００４２】
その後、例えば無電界めっき法により、バリア膜１７ａが設けられた第２孔部２２を埋め込む状態で、バリア膜１７ａ上に、Ｃｕ層１７ｂを形成することで、第２孔部２２は、バリア膜１７ａとＣｕ層１７ｂとからなる第２導電層１７で埋め込まれた状態となる。
【００４３】
以上のようにして、半導体基板１１内に第１導電層１５と第２導電層１７とからなる貫通電極が設けられた回路基板が形成される。この場合の回路基板は、半導体基板１１を貫通する状態で設けられた複数の第１孔部１３と、複数の第１孔部１３内の半導体基板１１の裏面側に設けられた膜厚の異なる絶縁層２１と、絶縁層２１に第１孔部１３と連通する状態で設けられた第２孔部２２と、第１孔部１３と第２孔部２２の内部に半導体基板１１を貫通する状態で設けられた第１導電層１５と第２導電層１７とを備えている。
【００４４】
このような回路基板の製造方法および回路基板によれば、半導体基板１１に設けられた複数の第１孔部１３の底部側に埋め込まれた各絶縁層２１が露出するまで、半導体基板１１を裏面側から研磨した後、各絶縁層２１に第１導電層１５に達する第２孔部２２を形成し、この第２孔部２２内に第２導電層１７を埋め込み形成することから、第１孔部１３に深さばらつきがあっても、第１導電層１５が研磨されることがない。これにより、半導体基板１１への第１導電層からの導電材料の拡散が防止される。したがって、半導体基板１１への導電材料の拡散によるリークが防止される。
【００４５】
また、複数の第１孔部１３のうち最も深い第１孔部１３ｂ内の前記絶縁層２１の表面が露出するまで、半導体基板１１を裏面側から研磨し、さらに、絶縁層２１の膜厚分の半導体基板１１と絶縁層２１とを裏面側から研磨することから、底部側に絶縁層２１が形成された状態の最も深い第１孔部１３ｂを狙いの深さにすることが可能となる。これにより、それ以外の第１孔部１３は狙いの深さよりも浅く形成されるため、その分第１導電層１５の埋め込み不良が抑制される。したがって、ボイドの発生等による導通不良を防止することができる。
【００４６】
なお、上記実施形態では、予めトランジスタが形成された状態の半導体基板１１に第１孔部１３を形成する例について説明したが、第１孔部１３を第１導電層１５で埋め込んだ後にトランジスタを形成する場合であっても本発明は適用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の回路基板の製造方法に係る実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の回路基板の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の回路基板の製造方法に係る実施形態を説明するための製造工程断面図（その３）である。
【図４】本発明の回路基板の製造方法に係る実施形態を説明するための製造工程断面図（その４）である。
【図５】本発明の回路基板の製造方法に係る実施形態を説明するための製造工程断面図（その５）である。
【図６】従来の回路基板の製造方法を説明するための製造工程断面図（その１）である。
【図７】従来の回路基板の製造方法を説明するための製造工程断面図（その２）である。
【図８】従来の回路基板の製造方法を説明するための製造工程断面図（その３）である。
【図９】従来の回路基板の製造方法を説明するための製造工程断面図（その４）である。
【図１０】従来の回路基板の製造方法を説明するための製造工程断面図（その５）である。
【符号の説明】
【００４８】
１１…半導体基板、１３…第１孔部、１５…第１導電層、１７…第２導電層、２１…絶縁層、２２…第２孔部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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