(57)【要約】【課題】既設露光装置における解像力以下のピッチを有するマスクを用いたコンタクトホール形成方法を提供する。【解決手段】第１，第２パターンを用いたエッチング工程を行い、後工程で形成されるコンタクトホール領域である層間絶縁膜(103)の一部領域を露出させてハードマスクパターン（図６参照：111）を形成する。このハードマスクパターンを用いたエッチング工程で半導体基板(100)が露出されるコンタクトホール(112)を形成する。SOG膜による第２パターン(110)を形成すれば、例えば、60nmの解像能力を有するASML1400 ArF DRY装備を用いて30nmのピッチを有するハードマスクパターン(111)を形成できる。すなわち、高価な露光装置を装備投資する必要がなく、既存露光装備で最大２倍のピッチ縮小効果が得られる。【選択図】図７
2008198991.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜、ハードマスク膜及びエッチング防止膜を形成する段階と、
前記エッチング防止膜上に第１パターンを形成する段階と、
前記第１パターンの側壁にスペーサを形成する段階と、
前記スペーサ間を絶縁膜で埋め込んで第２パターンを形成する段階と、
コンタクトホール領域の前記スペーサを除去する段階と、
前記第１，第２パターン及び前記スペーサを用いたエッチング工程で前記半導体基板が露出されるコンタクトホールを形成する段階と、
を含むことを特徴とする半導体メモリ素子のコンタクトホール形成方法。
【請求項２】
前記第２パターンを形成する段階は、
前記スペーサを含む全体構造上に絶縁膜を形成する段階と、
前記絶縁膜を後続の前記コンタクトホールが形成される領域が含まれるビット線方向にエッチングして前記スペーサ上に形成された絶縁膜を除去する段階と、
前記スペーサを除去して前記残留する絶縁膜を前記第２パターンで形成する段階と、
を含む請求項１に記載の半導体メモリ素子のコンタクトホール形成方法。
【請求項３】
前記コンタクトホールを形成する段階は、
前記第１，第２パターンを用いたエッチング工程で前記エッチング防止膜及び前記ハードマスク膜をエッチングしてハードマスクパターンを形成する段階と、
前記ハードマスクパターンを用いたエッチング工程で前記層間絶縁膜をエッチングして前記コンタクトホールを形成する段階と、
を含む請求項１に記載の半導体メモリ素子のコンタクトホール形成方法。
【請求項４】
前記スペーサは、α-カーボン層を用いて形成し、チャンバ内で蒸着とエッチング工程を反復して形成する蒸着方式によって形成する請求項１に記載の半導体メモリ素子のコンタクトホール形成方法。
【請求項５】
前記絶縁膜のエッチング工程は、湿式エッチング工程を用いて進行する請求項２に記載の半導体メモリ素子のコンタクトホール形成方法。
【請求項６】
前記絶縁膜は、SOG膜で形成する請求項１に記載の半導体メモリ素子のコンタクトホール形成方法。
【請求項７】
前記エッチング防止膜は、PE窒化膜で形成する請求項１に記載の半導体メモリ素子のコンタクトホール形成方法。
【請求項８】
前記スペーサの厚さを調節し、前記第１パターンと前記第２パターン間の距離を調節する請求項１に記載の半導体メモリ素子のコンタクトホール形成方法。
【請求項９】
前記絶縁膜を埋め込んだ後さらに、前記絶縁膜をエッチングする前にキュアリング工程を進行して前記絶縁膜を硬化させる段階と、を含む請求項２に記載の半導体メモリ素子のコンタクトホール形成方法。
【請求項１０】
前記キュアリング工程は、前記スペーサが損なわないように150〜250℃の温度で実施する請求項９に記載の半導体メモリ素子のコンタクトホール形成方法。
【請求項１１】
ゲートパターンが形成された半導体基板上に層間絶縁膜、ハードマスク膜、エッチング防止膜及びポリシリコン膜を順次形成する段階と、
前記ポリシリコン膜をパターニングして第１パターンを形成する段階と、
前記第１パターンの側壁にスペーサを形成する段階と、
前記スペーサが形成された前記第１パターン間を絶縁膜で埋め込んで第２パターンを形成する段階と、
エッチング工程を実施し、コンタクトホールが形成される領域上の前記スペーサを除去して前記エッチング防止膜を露出させる段階と、
前記露出されたエッチング防止膜、ハードマスク膜、及び層間絶縁膜を順次エッチングし、前記半導体基板が露出されるコンタクトホールを形成する段階と、
を含む半導体メモリ素子のコンタクトホール形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のコンタクトホール形成方法に関し、さらに詳しくは、特に微細なパターンサイズを有するコンタクトホール形成方法に関するものである。
【背景技術】
【０００２】
一般に、半導体装置は内部に多数の単位素子を含んでおり、高集積化に伴い一定のセルの面積上に高密度で半導体素子を形成する必要がある。そのため、単位素子である例えばトランジスタやキャパシタのサイズもますます微細化する傾向にある。特に、DRAMのような半導体メモリ装置においてデザインルール(Design rule)が減少しながらセルの内部に形成される半導体素子のサイズも微小化されてきている。実際に、最近、半導体DRAM装置の最小線幅は0.1μm以下で形成され、60nm以下までも求められている。従って、セルをなす半導体素子の製造工程に多くの困難が発生している。
【０００３】
60nm以下の線幅を有する半導体素子において、193nmの波長を有するArF(フッ化アルゴン)露光を用いてフォトリソグラフィ工程を行う場合、通常の概念として正確なパターン形成と垂直なエッチングプロファイルなどを得るこれまでのエッチング工程では、エッチング途中でフォトレジストの変形が発生すると、それを抑える必要があるといった新たな条件が要求される。これにより、60nm以下の半導体素子を製造する際には、エッチング工程にて従前からの要求条件に加えて、新たにパターン変形防止という要求条件を同時に満たせる工程条件の開発が主要な課題となっている。
【０００４】
露光装備の限界解像度を越える100nm以下の微細コンタクトホールを形成する従来技術は、コンタクトホール用フォトレジストパターンを形成した後、フォトレジスト物質のガラス転移温度以上に加熱してフローが起こるようにする。それによって、本来より小さいコンタクトホールパターンを形成する方法と、RELACS (Resist Enhancement Lithography Assisted by Chemical Shrink)物質を用いた工程でコンタクトホールのサイズを縮小させる方法などが知られている(Laura J.Peters,”Resist Join the Sub-λ Revolution”, Semiconductor International, Sep.1999; Toshiyuki Toyoshima,”0.1μm Level contact hole pattern formation with KrFlithography by Resist Enhancement Lithography Assisted by Chemical Shrink”,IEEE,1998)。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記方法の他にも、露光装備の限界解像度を越えた微細なコンタクトホールの形成方法が求められてきている。
【０００６】
以上から、本発明の目的は、露光装備の解像力以下のピッチを有するマスクを用いたコンタクトホール形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る代表的な半導体素子のコンタクトホール形成方法は、半導体基板上に層間絶縁膜、ハードマスク膜及びエッチング防止膜を形成する段階と、前記エッチング防止膜上に第１パターンを形成する段階と、前記第１パターンの側壁にスペーサを形成する段階と、前記スペーサ間を絶縁膜で埋め込んで第２パターンを形成する段階と、コンタクトホール領域の前記スペーサを除去する段階と、前記第１，第２パターン及び前記スペーサを用いたエッチング工程で前記半導体基板が露出されるコンタクトホールを形成する段階と、を含むことを特徴とする。
【０００８】
上記第２パターンを形成する段階は、スペーサを含む全体構造上に絶縁膜を形成する段階と、絶縁膜を後続のコンタクトホールが形成される領域が含まれるビット線方向にエッチングしてスペーサ上に形成された絶縁膜を除去する段階と、そしてスペーサを除去して残留する絶縁膜を第２パターンで形成する段階とを含んでいる。
【０００９】
また、上記コンタクトホールを形成する段階は、第１，第２パターンを用いたエッチング工程で上記エッチング防止膜、及びハードマスク膜をエッチングしてハードマスクパターンを形成する段階と、そしてそのハードマスクパターンを用いたエッチング工程で層間絶縁膜をエッチングしてコンタクトホールを形成する段階とを含んでいる。
【００１０】
また、上記スペーサは、α-カーボン層を用いて形成し、チャンバ内で蒸着とエッチング工程を反復して形成する蒸着方式(Cycle of Deposition and Etch)で形成し、絶縁膜の除去工程は湿式エッチング工程を用いて進行する。絶縁膜はSOG膜で形成し、エッチング防止膜はPE窒化膜で形成する。
【００１１】
さらに、そのスペーサの厚さを調節して第１パターンと第２パターンとの間の距離を調節し、絶縁膜を埋め込んだ後、絶縁膜をエッチングする前にキュアリング(curing)工程において乾燥し、絶縁膜を硬化させる段階をさらに含んでいる。キュアリング工程は、スペーサが損なわないように150〜250℃の温度で実施することが望ましい。
【発明の効果】
【００１２】
本発明の半導体素子のコンタクトホール形成方法によれば、露光装備の限界解像度を越えた微細なコンタクトホールを形成することができる。すなわち、半導体素子のコンタクトホール形成のためのハードマスクの形成工程時に露光工程を用いたフォトレジストパターンを用いて第１のパターンを形成し、α-カーボン層を用いて第１のパターンの側壁に一定厚さのスペーサを形成する。その後、スペーサを含む第１マスクパターン間の空間を埋め込んで第２のパターンを形成することにより、露光装備解像力以下のピッチを有するコンタクトホールを形成することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る半導体素子のコンタクトホール形成方法の好適な実施形態について、図１〜図７の各図を参照して詳記する。
【００１４】
まず、図１（Ａ），（Ｂ）に示すように、半導体基板(100)上に所定パターンのゲート(101)を形成した後、ゲート側壁に絶縁膜(102)を形成する。その後、ゲート(101)を含む全体構造上に層間絶縁膜(103)を形成する。
【００１５】
その後、層間絶縁膜(103)上にエッチング対象層(104)を形成する。エッチング対象層(104)は、α-カーボン層で形成することが望ましい。その後、エッチング対象層(104)を含む全体構造上にエッチング防止膜(105)及びポリシリコン膜(106)を順次形成する。エッチング防止膜(105)は、PE窒化膜で形成することが望ましい。ポリシリコン膜(106)を含む全体構造上に反射防止膜(BARC;107)を形成する。その後、反射防止膜上にフォトレジストを塗布した後、露光工程及び現像工程を実施してフォトレジストパターン(108)を形成する。
【００１６】
つぎに、図２（Ａ），（Ｂ）に示すように、パターニングされたフォトレジストパターン(108)をマスクとして用いるエッチング工程を進行してエッチング防止膜(105)が露出されるようにポリシリコン膜をエッチングして第１パターン(106)を形成する。その後、ストリップ工程を進行してフォトレジストパターン（108）を除去する。
【００１７】
続いて、図３（Ａ），（Ｂ）に示すように、第1のパターン(106)の側壁及び上部にスペーサ(109)を形成する。スペーサ(109)は、α-カーボン膜で形成することが望ましい。α-カーボン膜は、チャンバ内で蒸着とエッチング工程を反復して形成する蒸着方式(Cycleof Deposition and Etch)で形成する。上述した蒸着方式で形成する場合、α-カーボン膜は第1のパターン(106)の側壁と上部にのみ形成されるだけでなく、一定の厚さで形成される。従って、α-カーボン膜側壁は、半導体基板(100)上に垂直に形成される。これは、他の膜を利用してスペーサ(109)を形成する時、後続の工程で形成される第２パターン領域をオープンするためのエッチング工程をスキップすることができ、α-カーボン膜の膜厚を調節し、最終的に形成するパターン間の間隔を調節することができる。即ち、スペーサ(109)の厚さはパターン間の距離と直結する。スペーサ(109)はα-カーボン膜に代えて他の物質を用いて形成できるが、上述したように、第２パターン領域をオープンするためのエッチング工程とスペーサ(109)の形成角度を制御する問題により、α-カーボン膜を用いることが望ましい。また、素子のペリー(Peri)領域に形成されるコンタクトホールは、セル領域に形成されるコンタクトホールに比べて大きいしきい値を有するようにするために、第１パターン(106)間の空間をスペーサ(109)で埋め込むことができる。
【００１８】
つぎに、図４（Ａ）〜（Ｃ）に示すように、スペーサ(109)を含む全体構造上にSOG膜(Spin on glass; 110)を形成する。SOG膜(110)は、パターン間の空間、即ち、第１パターンを囲んでいるスペーサ(109)を含むパターン間の空間を完全に埋め込むようになる。その後、キュアリング(curing)工程によって乾燥させることにより、SOG膜(110)を硬化させる。キュアリング工程は、スペーサ(109)が損なわないように150〜250℃の温度で実施することが望ましい。この時、ペリー領域は、第１パターン(106)間の空間がスペーサ(109)で埋め込まれていて、SOG膜(110)がスペーサ(109)の上部にのみ形成される。
【００１９】
図４（Ｂ）において、SOG膜(110)を含む全体構造上にフォトレジストを塗布した後、露光及び現像工程を実施して後続のコンタクトホールが形成される領域が含まれるように図の左右方向からビット線の方向にSOG膜(110)が露出されるフォトレジストパターン(PR)を形成する。その後、フォトレジストパターン(PR)をマスクとして用いるエッチング工程を実施し、スペーサ(109)上に形成されたSOG膜(110)を除去する。
【００２０】
つぎに、ペリー領域における平面図である図４（Ｃ）に示すように、SOG膜(110)を含む全体構造上にフォトレジストを塗布した後、露光及び現像工程を実施し、後続のコンタクトホールが形成される領域が含まれるようにスペーサ(109)及び第１パターン(106)の上部に形成されたSOG膜(110)が露出されるフォトレジストパターン(PR)を形成する。その後、フォトレジストパターン(PR)をマスクとして用いるエッチング工程を実施し、スペーサ(109)及び第１パターン(106)の上部に形成されたSOG膜(110)を除去する。
【００２１】
つぎに、図５（Ａ），（Ｂ）に示すように、ストリップ工程を進行してスペーサを除去する。ストリップ工程は、O2プラズマ工程を用いて進行することが望ましい。これにより、スペーサ間の空間に残留したSOG膜(110)がそのまま残留して第２パターン(110)となる。
【００２２】
つぎに、図６に示すように、上記第１，第２パターンを用いたエッチング工程を進行し、層間絶縁膜(103)の一部領域(後続のコンタクトホールが形成される領域)を露出させてハードマスクパターンを形成する。
【００２３】
上述したように、スペーサを用いて第２パターンを形成すれば、例えば、60nmの解像能力を有するASML1400 ArF DRY装備を用いて30nmのピッチを有するハードマスクパターン(111)を形成することができる。即ち、露光装備の投資なしに既存の露光装備を用いて最大２倍のピッチ縮小効果を得ることができる。
【００２４】
そして、図７に示すように、ハードマスクパターンを用いたエッチング工程で半導体基板(100)が露出されるコンタクトホール(112)を形成する。
【００２５】
その後、図示してはいないが、コンタクトホール(112)を導電物質で満たして半導体基板(100)の接合領域と連結されるコンタクトを形成することができる。
【００２６】
以上、本発明に係る半導体素子のコンタクトホール形成方法の実施形態として、フラッシュメモリ素子のゲートエッチング工程に適用した場合を具体例に説明した。勿論、本発明はそうした具体例に限定されるものではない。例えば、DRAMやSRAMフラッシュメモリ等の全ての半導体素子のゲートエッチング工程、素子分離トレンチエッチング工程及びコンタクトエッチング工程など半導体素子の製造に必要な全てのエッチング工程に適用可能である。特に、半導体素子のトレインコンタクト及びDRAMのストレージノードコンタクト(SNC)を形成するにおいて適用可能であることを明記しておく。
【００２７】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものでないことに周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。また、本発明は、以下で開示された実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明に係るコンタクトホール形成方法の実施形態を説明するための素子の工程断面図。
【図１Ｂ】同実施形態における次工程を示す断面図。
【図２Ａ】同実施形態における次工程を示す断面図。
【図２Ｂ】同実施形態における次工程を示す断面図。
【図３Ａ】同実施形態における次工程を示す断面図。
【図３Ｂ】同実施形態における次工程を示す断面図。
【図４Ａ】同実施形態における次工程を示す断面図。
【図４Ｂ】同実施形態における次工程を示す断面図。
【図４Ｃ】同実施形態における次工程を示す断面図。
【図５Ａ】同実施形態における次工程を示す断面図。
【図５Ｂ】同実施形態における次工程を示す断面図。
【図６】同実施形態における次工程を示す断面図。
【図７】同実施形態における次工程を示す断面図。
【符号の説明】
【００２９】
100 :半導体基板
101 :ゲート
102 :絶縁膜
103 :層間絶縁膜
104 :エッチング対象層
105 :エッチング防止膜
106 :第１パターン（ポリシリコン膜）
107 :反射防止膜
108 :フォトレジストパターン
109 :スペーサ
110 : 第２パターン（SOG膜）
111 :ハードマスクパターン
112 :コンタクトホール
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
2008198991.tif 000006
【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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