(57)【要約】【課題】キャパシタを用いた積分回路を必要とすることなく、聴感的により優れた自動利得調整回路を実現できるようにする。【解決手段】自動利得制御回路は、利得制御信号により利得が制御される可変利得増幅部１１と、カウント制御信号生成部１２と、アップダウンカウンタ１３と、利得制御信号生成部１４と、ダウンカウントクロック信号生成部１５とを備えている。アップダウンカウンタ１３は、カウント制御信号生成部１２が生成するカウント制御信号に基づいて、アップカウントクロック信号をアップカウントする動作又はダウンカウントクロック信号をダウンカウントする動作を行う。利得制御信号生成部１４は、アップダウンカウンタ１３のカウント値に対応した利得制御信号を生成する。ダウンカウントクロック信号生成部１５は、アップダウンカウンタ１３のカウント値に対応した周波数のダウンカウントクロック信号を生成する。【選択図】図１
2008227687.tif 000002
【特許請求の範囲】
【請求項１】
利得制御信号により利得が制御される可変利得増幅部と、
前記可変利得増幅部の出力に基づいてカウント制御信号を生成するカウント制御信号生成部と、
前記カウント制御信号に基づいて、アップカウントクロック信号をアップカウントする動作又はダウンカウントクロック信号をダウンカウントする動作を行うアップダウンカウンタと、
前記アップダウンカウンタのカウント値に対応した前記利得制御信号を生成する利得制御信号生成部と、
前記アップダウンカウンタのカウント値に対応した周波数の前記ダウンカウントクロック信号を生成するダウンカウントクロック信号生成部とを備えていることを特徴とする自動利得制御回路。
【請求項２】
前記利得制御信号生成部は、前記アップダウンカウンタのカウント値を電圧に変換するデジタルアナログ変換部を有していることを特徴とする請求項１に記載の自動利得制御回路。
【請求項３】
前記利得制御信号生成部は、前記デジタルアナログ変換部の出力を増幅する利得制御信号増幅部を有していることを特徴とする請求項２に記載の自動利得制御回路。
【請求項４】
前記ダウンカウントクロック信号生成部は、前記デジタルアナログ変換部の出力により発振周波数が制御される電圧制御発信回路であることを特徴とする請求項２又は３に記載の自動利得制御回路。
【請求項５】
前記ダウンカウントクロック信号生成部は、
前記アップダウンカウンタのカウント値に基づいて、互いに周波数が異なる複数のクロックパルスのうちの１つを前記ダウンカウントクロック信号として選択する選択スイッチを有していることを特徴とする請求項２又は３に記載の自動利得制御回路。
【請求項６】
前記ダウンカウントクロック信号生成部は、前記デジタルアナログ変換部の出力に対応したデジタルデータを生成するアナログデジタル変換部を有し、
前記選択スイッチは、前記アナログデジタル変換部の出力により制御されることを特徴とする請求項５に記載の自動利得制御回路。
【請求項７】
前記カウント制御信号生成部は、
前記可変利得増幅部の出力を整流する整流回路と、
前記整流回路の出力と閾値電圧とを比較して、比較結果を前記カウント制御信号として出力する閾値電圧比較部とを有していることを特徴とする請求項２から６のいずれか１項に記載の自動利得制御回路。
【請求項８】
前記閾値電圧は、前記アップダウンカウンタのカウント値に基づいて決定することを特徴とする請求項７に記載の自動利得制御回路。
【請求項９】
前記デジタルアナログ変換部の出力を前記閾値電圧に変換する閾値電圧変換部をさらに備えていることを特徴とする請求項８に記載の自動利得制御回路。
【請求項１０】
前記閾値電圧変換部は、利得を変化させることができる増幅器であることを特徴とする請求項９に記載の自動利得制御回路。
【請求項１１】
利得制御信号により利得が制御される可変利得増幅部と、
前記可変利得増幅部の出力に基づいて第１のカウント制御信号を生成するカウント制御信号生成部と、
前記第１のカウント制御信号に基づいて、第１のアップカウントクロック信号をアップカウントする動作又は第１のダウンカウントクロック信号をダウンカウントする動作を行う第１のアップダウンカウンタと、
第２のカウント制御信号に基づいて、第２のアップカウントクロック信号をアップカウントする動作又は第２のダウンカウントクロック信号をダウンカウントする動作を行う第２のアップダウンカウンタと、
前記第１のアップダウンカウンタのカウント値と前記第２のアップダウンカウンタのカウント値との比較結果に基づいて前記第２のカウント制御信号を生成すると共に、前記第１のアップダウンカウンタのカウント値と前記第２のアップダウンカウンタのカウント値とのうちの大きい方のカウント値に基づいて前記利得制御信号を生成する利得制御信号生成部と、
前記第１のアップダウンカウンタのカウント値と前記第２のアップダウンカウンタのカウント値との差に対応した周波数の前記第１のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部とを備えていることを特徴とする自動利得制御回路。
【請求項１２】
利得制御信号により利得が制御される可変利得増幅部と、
前記可変利得増幅部の出力に基づいて第１のカウント制御信号を生成するカウント制御信号生成部と、
前記第１のカウント制御信号に基づいて、第１のアップカウントクロック信号をアップカウントする動作又は第１のダウンカウントクロック信号をダウンカウントする動作を行う第１のアップダウンカウンタと、
第２のカウント制御信号に基づいて、第２のアップカウントクロック信号をアップカウントする動作又は第２のダウンカウントクロック信号をダウンカウントする動作を行う第２のアップダウンカウンタと、
前記第１のアップダウンカウンタのカウント値と前記第２のアップダウンカウンタのカウント値との比較結果に基づいて前記第２のカウント制御信号を生成すると共に、前記第１のアップダウンカウンタのカウント値に基づいて前記利得制御信号を生成する利得制御信号生成部と、
前記第１のアップダウンカウンタのカウンタ値と前記第２のアップダウンカウンタのカウンタ値との差に対応した周波数の前記第１のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部とを備えていることを特徴とする自動利得制御回路。
【請求項１３】
前記利得制御信号生成部は、
前記第１のアップダウンカウンタのカウント値を電圧に変換する第１のデジタルアナログ変換部と、
前記第２のアップダウンカウンタのカウント値を電圧に変換する第２のデジタルアナログ変換部と、
前記第１のデジタルアナログ変換部の出力と前記第２のデジタルアナログ変換部の出力のうちの一方を選択して前記利得制御信号として出力する利得制御信号切換スイッチと
前記第１のデジタルアナログ変換部の出力と前記第２のデジタルアナログ変換部の出力とを比較して、前記第２のカウント制御信号を生成する信号生成部とを有し、
前記利得制御信号切換スイッチは、前記信号生成部において生成された信号により制御されることを特徴とする請求項１１に記載の自動利得制御回路。
【請求項１４】
前記利得制御信号生成部は、
前記第１のアップダウンカウンタのカウント値を電圧に変換して、前記利得制御信号を生成する第１のデジタルアナログ変換部と、
前記第２のアップダウンカウンタのカウント値を電圧に変換する第２のデジタルアナログ変換部と、
前記第１のデジタルアナログ変換部の出力と前記第２のデジタルアナログ変換部の出力とを比較して、前記第２のカウント制御信号を生成する信号生成部とを有していることを特徴とする請求項１２に記載の自動利得制御回路。
【請求項１５】
前記ダウンカウントクロック信号生成部は、前記第１のデジタルアナログ変換部の出力と前記第２のデジタルアナログ変換部の出力との電圧差により発振周波数が制御される電圧制御発信回路であることを特徴とする請求項１３又は１４に記載の自動利得制御回路。
【請求項１６】
前記ダウンカウントクロック信号生成部は、
前記第１のデジタルアナログ変換部の出力と前記第２のデジタルアナログ変換部の出力との電圧差に基づいて、互いに周波数が異なる複数のクロックパルスのうちの１つを前記第１のダウンカウントクロックとして選択する選択スイッチとを有していることを特徴とする請求項１３又は１４に記載の自動利得制御回路。
【請求項１７】
前記ダウンカウントクロック信号生成部は、前記第１のデジタルアナログ変換部の出力と前記第２のデジタルアナログ変換部の出力との電圧差に対応したデジタルデータを生成するアナログデジタル変換部を有し、
前記選択スイッチは、前記アナログデジタル変換部の出力により制御することを特徴とする請求項１６に記載の自動利得制御回路。
【請求項１８】
前記利得制御信号生成部は、
前記第１のアップダウンカウンタのカウント値を電圧に変換して、前記利得制御信号を生成する第１のデジタルアナログ変換部と、
前記第１のアップダウンカウンタのカウント値と、前記第２のアップダウンカウンタのカウント値とを比較演算して前記第２のカウント制御信号を生成する演算回路とを有していることを特徴とする請求項１２に記載の自動利得制御回路。
【請求項１９】
前記ダウンカウントクロック信号生成部は、
前記演算回路の出力に基づいて、互いに周波数が異なる複数のクロックパルスのうちの１つを前記第１のダウンカウントクロックパルスとして選択する選択スイッチとを有していることを特徴とする請求項１８に記載の自動利得制御回路。
【請求項２０】
前記利得制御信号生成部は、前記利得制御信号を増幅する利得制御信号増幅部を有していることを特徴とする請求項１３から１８のいずれか１項に記載の自動利得制御回路。
【請求項２１】
前記カウント制御信号生成部は、
前記可変利得増幅部の出力を整流する整流回路と、
前記整流回路の出力と閾値電圧とを比較して、比較結果を前記第１のカウント制御信号として出力する閾値電圧比較部とを有していることを特徴とする請求項１３から２０のいずれか１項に記載の自動利得制御回路。
【請求項２２】
前記閾値電圧は、前記第１のアップダウンカウンタのカウント値に基づいて決定することを特徴とする請求項２１に記載の自動利得制御回路。
【請求項２３】
前記第１のデジタルアナログ変換部の出力を前記閾値電圧に変換する閾値電圧変換部をさらに備えていることを特徴とする請求項２２に記載の自動利得制御回路。
【請求項２４】
前記閾値電圧変換部は、利得を変化させることができる増幅器であることを特徴とする請求項２３に記載の自動利得制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システム又は音声システムにおいて、入力信号の振幅に応じて可変利得増幅回路の利得を制御する自動利得制御回路に関する。
【背景技術】
【０００２】
通信システム又は音声システム等において、入力信号の振幅に応じて増幅回路の利得を制御する自動利得制御（ＡＧＣ）回路には、一般にキャパシタを用いた積分回路が用いられている。しかし、このような積分回路において必要とされるキャパシタの静電容量値はかなり大きな値となるため、半導体集積回路に内蔵することが困難である。
【０００３】
キャパシタを用いる必要がなく、半導体集積回路に内蔵することが容易なＡＧＣ回路としては、例えば本出願人らが開示しているものがある（例えば、特許文献１を参照。）。従来のＡＧＣ回路は、例えば図２１に示すように整流器１１２と電圧比較器１１３とにより、可変利得増幅部１１１の出力に応じたカウント制御信号を生成する。カウント制御信号によりアップダウンカウンタ１１４をアップカウント又はダウンカウントさせ、アップダウンカウンタ１１４のカウント値に応じた利得制御信号をデジタルアナログ変換器１１５及び増幅器１１６により生成する。なお、図２１はアップダウンカウンタ１１４のカウント値が小さいほど可変利得増幅部１１１の利得が大きくなるように設定された例を示している。
【０００４】
可変利得増幅部１１１に入力される信号のレベルが大きくなり、可変利得増幅部１１１の出力が設定した閾値Ｖthのレベルを超えると、アップダウンカウンタ１１４のアップカウントが進み可変利得増幅部１１１の利得が抑制される。一方、可変利得増幅部１１１の出力が設定した閾値Ｖthのレベルを越えない場合には、アップカウントが行われずダウンカウントが進むため、可変利得増幅部１１１の利得が上昇する。
【特許文献１】特開２００４−２７４５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来のＡＧＣ回路には以下のような問題がある。図２２（ａ）に示すような波形の信号が入力された場合、入力信号レベルが急激に大きくなる期間Ｔ３において、アップダウンカウンタ１１４のアップカウントが進む。これにより、図２２（ｂ）に示すように利得制御信号の電圧が上昇し、可変利得増幅部１１１の利得が抑制され、元の信号レベルを維持しようとする。続いて、期間Ｔ４において入力信号のレベルが急激に小さくなると、アップダウンカウンタ１１４のダウンカウントが進み、利得制御信号の電圧が下降し、可変利得増幅部１１１の利得を上昇させることにより元の信号レベルを維持しようとする。
【０００６】
しかし、信号レベルを瞬時に同じレベルに戻してしまうと、臨場感や遠近感が損なわれ、聴感的な違和感を生じてしまう。一般に、大きな信号レベルを抑制するアタック動作は素早く行われることが好ましいが、入力信号が小さくなった場合に再び元のレベルにまで戻すリカバリ動作の時間が短すぎると、違和感が大きくなる。このため、図２２（ｃ）及び（ｄ）に示すようにダウンカウントクロックの周波数をアップカウントクロックの周波数よりも低くし、リカバリ動作がゆっくり行われるように設定している。
【０００７】
しかし、従来のＡＧＣ回路においては、図２２（ａ）に示すような波形の信号が入力された場合の出力信号の変化は図２２（ｅ）に示すようになり、リカバリ動作の際に振幅の変化が直線的になる。また、リカバリ動作を終了して振幅が一定になる際に振幅の変化が急になくなる。このため、聴感的に大きな違和感が生じるという問題がある。
【０００８】
本発明は、前記従来の問題を解決し、キャパシタを用いた積分回路を必要とすることなく、聴感的により優れた自動利得調整回路を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
具体的に本発明に係る第１の自動利得制御回路は、利得制御信号により利得が制御される可変利得増幅部と、可変利得増幅部の出力に基づいてカウント制御信号を生成するカウント制御信号生成部と、カウント制御信号に基づいて、アップカウントクロック信号をアップカウントする動作又はダウンカウントクロック信号をダウンカウントする動作を行うアップダウンカウンタと、アップダウンカウンタのカウント値に対応した利得制御信号を生成する利得制御信号生成部と、アップダウンカウンタのカウント値に対応した周波数のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部とを備えていることを特徴とする。
【００１０】
第１の自動利得制御回路によれば、アップダウンカウンタのカウント値に対応した周波数のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部を備えているため、リカバリ動作の際に利得制御信号の経時変化が曲線的になる。従って、リカバリ動作の際に可変利得増幅部の出力が滑らかに変化するので、聴感的に違和感がない自動利得制御回路を実現できる。
【００１１】
第１の自動利得制御回路において、利得制御信号生成部は、アップダウンカウンタのカウント値を電圧に変換するデジタルアナログ変換部を有していることが好ましい。このような構成とすることにより、可変利得増幅部の利得を電圧により制御することができる。
【００１２】
本発明の自動利得制御回路において、利得制御信号生成部は、デジタルアナログ変換部の出力を増幅する利得制御信号増幅部を有していることが好ましい。このような構成とすることにより、可変利得増幅部の制御に最適な範囲の利得制御信号が得られる。
【００１３】
第１の自動利得制御回路において、ダウンカウントクロック信号生成部は、デジタルアナログ変換部の出力により発振周波数が制御される電圧制御発信回路であることが好ましい。このような構成とすることにより、ダウンカウントクロックの周波数をアップダウンカウンタのカウント値に対応して変化させることができる。
【００１４】
また、ダウンカウントクロック信号生成部は、アップダウンカウンタのカウント値に基づいて、互いに周波数が異なる複数のクロックパルスのうちの１つをダウンカウントクロック信号として選択する選択スイッチを有していてもよい。このような構成であっても、ダウンカウントクロックの周波数をアップダウンカウンタのカウント値に対応して変化させることができる。
【００１５】
この場合において、ダウンカウントクロック信号生成部は、デジタルアナログ変換部の出力に対応したデジタルデータを生成するアナログデジタル変換部を有し、選択スイッチは、アナログデジタル変換部の出力により制御されることが好ましい。
【００１６】
第１の自動利得制御回路において、カウント制御信号生成部は、可変利得増幅部の出力を整流する整流回路と、整流回路の出力と閾値電圧とを比較して、比較結果をカウント制御信号として出力する閾値電圧比較部とを有していることが好ましい。
【００１７】
この場合において、閾値電圧は、アップダウンカウンタのカウント値に基づいて決定することが好ましい。このような構成とすることにより、入力信号の変化に応じて出力信号を変化させることができる。聴感的により優れた自動利得制御回路を実現できる。
【００１８】
この場合において、デジタルアナログ変換部の出力を閾値電圧に変換する閾値電圧変換部をさらに備えていることが好ましい。
【００１９】
この場合において、閾値電圧変換部は、利得を変化させることができる増幅器であることが好ましい。このような構成とすることにより、入力信号の振幅レベルに対する出力信号の振幅レベルの変化幅を任意に設定することが可能となる。
【００２０】
本発明に係る第２の自動利得制御回路は、利得制御信号により利得が制御される可変利得増幅部と、可変利得増幅部の出力に基づいて第１のカウント制御信号を生成するカウント制御信号生成部と、第１のカウント制御信号に基づいて、第１のアップカウントクロック信号をアップカウントする動作又は第１のダウンカウントクロック信号をダウンカウントする動作を行う第１のアップダウンカウンタと、第２のカウント制御信号に基づいて、第２のアップカウントクロック信号をアップカウントする動作又は第２のダウンカウントクロック信号をダウンカウントする動作を行う第２のアップダウンカウンタと、第１のアップダウンカウンタのカウント値と第２のアップダウンカウンタのカウント値との比較結果に基づいて第２のカウント制御信号を生成すると共に、第１のアップダウンカウンタのカウント値と第２のアップダウンカウンタのカウント値とのうちの大きい方のカウント値に基づいて利得制御信号を生成する利得制御信号生成部と、第１のアップダウンカウンタのカウント値と第２のアップダウンカウンタのカウント値との差に対応した周波数の第１のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部とを備えていることを特徴とする。
【００２１】
第２の自動利得制御回路によれば、第１のアップダウンカウンタのカウント値と第２のアップダウンカウンタのカウント値との差に対応した周波数の第１のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部を備えているため、リカバリ動作の際に利得制御信号を滑らかに変化させることができる。また、第１のアップダウンカウンタのカウント値と第２のアップダウンカウンタのカウント値とのうちの大きい方のカウント値に基づいて利得制御信号を生成する利得制御信号生成部を備えているため、入力信号の変化に応じて利得制御信号の応答性を変化させることができる。従って、聴感的に違和感のない自動利得制御回路を実現できる。
【００２２】
本発明に係る第３の自動利得制御回路は、利得制御信号により利得が制御される可変利得増幅部と、可変利得増幅部の出力に基づいて第１のカウント制御信号を生成するカウント制御信号生成部と、第１のカウント制御信号に基づいて、第１のアップカウントクロック信号をアップカウントする動作又は第１のダウンカウントクロック信号をダウンカウントする動作を行う第１のアップダウンカウンタと、第２のカウント制御信号に基づいて、第２のアップカウントクロック信号をアップカウントする動作又は第２のダウンカウントクロック信号をダウンカウントする動作を行う第２のアップダウンカウンタと、第１のアップダウンカウンタのカウント値と第２のアップダウンカウンタのカウント値との比較結果に基づいて第２のカウント制御信号を生成すると共に、第１のアップダウンカウンタのカウント値に基づいて利得制御信号を生成する利得制御信号生成部と、第１のアップダウンカウンタのカウンタ値と第２のアップダウンカウンタのカウンタ値との差に対応した周波数の第１のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部とを備えていることを特徴とする。
【００２３】
第３の自動利得制御回路は、第１のアップダウンカウンタのカウンタ値と第２のアップダウンカウンタのカウンタ値との差に対応した周波数の第１のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部と、第１のアップダウンカウンタのカウント値と第２のアップダウンカウンタのカウント値との比較結果に基づいて第２のカウント制御信号を生成すると共に、第１のアップダウンカウンタのカウント値に基づいて利得制御信号を生成する利得制御信号生成部を備えている。このため、リカバリ動作の際に利得制御信号を滑らかに変化させることができ、聴感的に違和感のない自動利得制御回路を実現できる。また、利得制御信号生成部の構成が簡単になるため、回路の占有面積を小さくし、コストも低減することができる。さらに、利得制御信号の供給元を切り換える切換スイッチが不要となるため、切換スイッチのスイッチングノイズ等による出力波形の歪み及び異常信号の発生を抑制できる。
【００２４】
第２の自動利得制御回路において、利得制御信号生成部は、第１のアップダウンカウンタのカウント値を電圧に変換する第１のデジタルアナログ変換部と、第２のアップダウンカウンタのカウント値を電圧に変換する第２のデジタルアナログ変換部と、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力のうちの一方を選択して利得制御信号として出力する利得制御信号切換スイッチと第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力とを比較して、第２のカウント制御信号を生成する信号生成部とを有し、利得制御信号切換スイッチは、信号生成部において生成された信号により制御されることが好ましい。
【００２５】
第３の自動利得制御回路において、利得制御信号生成部は、第１のアップダウンカウンタのカウント値を電圧に変換して、利得制御信号を生成する第１のデジタルアナログ変換部と、第２のアップダウンカウンタのカウント値を電圧に変換する第２のデジタルアナログ変換部と、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力とを比較して、第２のカウント制御信号を生成する信号生成部とを有していることが好ましい。
【００２６】
第２又は第３の自動利得制御回路において、ダウンカウントクロック信号生成部は、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力との電圧差により発振周波数が制御される電圧制御発信回路であることが好ましい。
【００２７】
第２又は第３の自動利得制御回路において、ダウンカウントクロック信号生成部は、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力との電圧差に基づいて、互いに周波数が異なる複数のクロックパルスのうちの１つを第１のダウンカウントクロックとして選択する選択スイッチとを有していてもよい。
【００２８】
この場合において、ダウンカウントクロック信号生成部は、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力との電圧差に対応したデジタルデータを生成するアナログデジタル変換部を有し、選択スイッチは、アナログデジタル変換部の出力により制御することが好ましい。
【００２９】
第３の自動利得制御回路において、利得制御信号生成部は、第１のアップダウンカウンタのカウント値を電圧に変換して、利得制御信号を生成する第１のデジタルアナログ変換部と、第１のアップダウンカウンタのカウント値と、第２のアップダウンカウンタのカウント値とを比較演算して第２のカウント制御信号を生成する演算回路とを有していることが好ましい。このような構成とすることにより、デジタルアナログ変換部が一つで済むため、省スペース化及びコストダウンが可能となる。
【００３０】
この場合において、ダウンカウントクロック信号生成部は、演算回路の出力に基づいて、互いに周波数が異なる複数のクロックパルスのうちの１つを第１のダウンカウントクロックパルスとして選択する選択スイッチとを有していることが好ましい。
【００３１】
第２又は第３の自動利得制御回路において、利得制御信号生成部は、利得制御信号を増幅する利得制御信号増幅部を有していることが好ましい。
【００３２】
第２又は第３の自動利得制御回路において、カウント制御信号生成部は、可変利得増幅部の出力を整流する整流回路と、整流回路の出力と閾値電圧とを比較して、比較結果を第１のカウント制御信号として出力する閾値電圧比較部とを有していることが好ましい。
【００３３】
第２又は第３の自動利得制御回路において、閾値電圧は、第１のアップダウンカウンタのカウント値に基づいて決定することが好ましい。
【００３４】
この場合において、第１のデジタルアナログ変換部の出力を閾値電圧に変換する閾値電圧変換部をさらに備えていることが好ましい。
【００３５】
この場合において、閾値電圧変換部は、利得を変化させることができる増幅器であることが好ましい。
【発明の効果】
【００３６】
キャパシタを用いた積分回路を必要とすることなく、聴感的により優れた自動利得調整回路を実現できる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は本発明の第１の実施形態に係る自動利得調整（ＡＧＣ）回路の回路構成を示している。図１に示すように第１の実施形態のＡＧＣ回路は、可変利得増幅部１１の利得を入力信号Ｖａの値に応じて制御する。可変利得増幅部１１は、利得制御端子１１ａに印加された利得制御信号に応じて利得が変化する。可変利得増幅部１１からの出力信号Ｖｂは、カウント制御信号生成部１２に入力される。カウント制御信号生成部１２は、可変利得増幅部１１の出力信号を検波整流する整流部２１と、整流部２１の出力を閾値電圧と比較する閾値電圧比較部２２とを有している。
【００３８】
カウント制御信号生成部１２の出力は、アップダウンカウンタ１３のカウント制御端子１３ａに入力される。アップダウンカウンタ１３は、カウント制御端子１３ａに入力されたカウント制御信号の電圧がハイレベルの場合には、アップカウントクロック端子１３ｂに入力されたアップカウントクロックに従いアップカウントを行い、カウント制御信号の電圧がローレベルの場合には、ダウンカウントクロック端子１３ｃに入力されたダウンカウントクロックに従いダウンカウントを行う。
【００３９】
アップダウンカウンタ１３のカウント値は、利得制御信号生成部１４により可変利得増幅部１１の利得を制御する利得制御信号に変換される。利得制御信号生成部１４は、アップダウンカウンタ１３のカウント値を電圧に変換する、デジタルアナログ（Ｄ／Ａ）変換部３１と、Ｄ／Ａ変換部３１の出力を増幅する利得制御信号増幅部３２とを有している。
【００４０】
アップダウンカウンタ１３のアップカウントクロック端子１３ｂ及びダウンカウントクロック端子１３ｃには、それぞれアップカウントクロックとダウンカウントクロックとが入力される。アップカウントクロックは、アップカウントクロック生成部（図示せず）によって発生させた周波数が固定のクロック信号である。なお、アップカウントクロック生成部は、所定の周波数のクロック信号が得られればどのようなものであってもよい。
【００４１】
ダウンカウントクロックは、ダウンカウントクロック生成部１５によって生成される。ダウンカウントクロック生成部１５は、アップダウンカウンタ１３のカウント値に対応した周波数のクロックパルスを発生させる。本実施形態のダウンカウントクロック生成部１５は、Ｄ／Ａ変換部３１の出力により制御される電圧制御発信（ＶＣＯ）部４１である。
【００４２】
なお、本実施形態においては、可変利得増幅部１１は、利得制御端子１１ａに印加される電圧が高いほど利得が小さくなる特性を有し、ＶＣＯ部４１は発信制御端子４１ａに印加される電圧が高いほど発振周波数が高くなる特性を有している。
【００４３】
以下に、第１の実施形態に係るＡＧＣ回路の動作について説明する。まず、ゲインコントロールの基本的な動作について説明する。
【００４４】
図２は（ａ）〜（ｆ）はそれぞれ、可変利得増幅部１１の出力Ｖb、整流部２１の出力、カウント制御信号生成部１２の出力、アップカウントクロック、ダウンカウントクロック及びＤ／Ａ変換部３１の出力Ｖcの波形をそれぞれ示している。なお、説明を簡略化するために、アップカウントクロック及びダウンカウントクロックは、それぞれ周波数が一定のクロックパルスであるとし、出力Ｖｂは正弦波であるとしている。
【００４５】
図２（ａ）に示すような波形の可変利得増幅部１１の出力Ｖbは、整流部２１により整流され図２（ｂ）に示すような脈流波形とされた後、閾値電圧比較部２２に入力される。閾値電圧比較部２２は、あらかじめ設定された閾値電圧Ｖthと整流部２１の出力とを比較し、図２（ｃ）に示すようなパルス波形を出力する。カウント制御信号生成部１２の出力は、アップダウンカウンタ１３のカウント制御端子１３ａに入力される。従って、可変利得増幅部１１の出力Ｖbのレベルが高いほど、カウント制御端子１３ａの電圧がハイレベルとなる時間が長くなる。
【００４６】
一方、アップダウンカウンタ１３のアップカウントクロック端子１３ｂには、図２（ｄ）に示すようなアップカウントクロックが入力されており、ダウンカウントクロック端子１３ｃには、図２（ｅ）に示すようなダウンカウントクロックが入力されている。
【００４７】
アップダウンカウンタ１３は、カウント制御端子１３ａの電圧がハイレベルである期間Ｔ１においては、アップカウントクロックに従いアップカウントを行う。一方、カウント制御端子１３ａの電圧がローレベルである期間Ｔ２においては、ダウンカウントクロックに従いダウンカウントを行う。従って、アップダウンカウンタ１３は、アップカウントとダウンカウントとを繰り返し、Ｄ／Ａ変換部３１の出力Ｖcは図２（ｆ）に示すようになる。
【００４８】
Ｄ／Ａ変換部３１の出力Ｖcが高くなると可変利得増幅部１１の利得が低下し、出力信号Ｖbのレベルが低下するため、ダウンカウントが進む。これにより、Ｄ／Ａ変換部３１の出力Ｖcが低くなるため、今度は可変利得増幅部１１の利得が上昇する。これにより、出力信号Ｖbのレベルが上昇するため、アップカウントが進む。これを繰り返すことにより、可変利得増幅部１１の出力信号Ｖbのレベルは一定のレベルに収束する。
【００４９】
図２（ｄ）及び（ｅ）に示すようにアップカウントクロックに比べダウンカウントクロックの周波数を低く設定すると、アップカウントは速く進み、ダウンカウントはゆっくり進む。従って、上昇した出力信号Ｖbのレベルを元に戻すアタック動作は素早く行われ、下降した出力信号Ｖbのレベルを元に戻すリカバリ動作はゆっくり行われる。例えば、アップカウントクロックの周波数を２５０ＫＨｚとし、ダウンカウントクロックの周波数を２５０Ｈｚとすると、アタック動作に要する時間は１ミリ秒となり、リカバリ動作に要する時間は１秒となる。
【００５０】
本実施形態のＡＧＣ回路においては、ダウンカウントクロックがＤ／Ａ変換部３１の出力Ｖcによって制御されるＶＣＯ部４１によって供給されており、Ｄ／Ａ変換部３１の出力Ｖcの電圧が高いほど、ダウンカウントクロックの周波数が高くなる。従って、リカバリ動作における可変利得増幅部１１の利得の変化は、可変利得増幅部１１の利得が低いほど大きくなる。
【００５１】
可変利得増幅部１１に入力される入力信号Ｖaが、図３（ａ）に示すように期間Ｔ３において振幅が急激に大きくなり、期間Ｔ４において振幅が急激に小さくなる信号である場合を想定する。この場合、図３（ｂ）に示すように期間Ｔ３においてＤ／Ａ変換部３１の出力Ｖcは上昇し、可変利得増幅部１１の利得を抑制するアタック動作が行われる。また、アタック動作は素早く行われるため、図３（ｄ）に示すように、期間Ｔ３において出力信号Ｖbの変動はほとんどない。
【００５２】
一方、期間Ｔ４において入力信号Ｖaの振幅が急激に小さくなると、Ｄ／Ａ変換部３１の出力Ｖcの電圧は降下し、可変利得増幅部１１の利得を増大させるリカバリ動作が行われる。リカバリ動作の初期においては、Ｄ／Ａ変換部３１の出力Ｖcの電圧が高いため、図３（ｃ）に示すようにＶＣＯ部４１によって生成するダウンカウントクロックの周波数が高い。このため、ダウンカウントが速く進み、Ｄ／Ａ変換部３１の出力Ｖcの低下率が大きくなり、可変利得増幅部１１の利得は大きく上昇する。しかし、Ｄ／Ａ変換部３１の出力Ｖcが上昇すると、図３（ｃ）に示すようにダウンカウントクロックの周波数が低くなるため、ダウンカウントの速度が低下し、Ｄ／Ａ変換部３１の出力Ｖcの低下率は小さくなる。このため、出力信号Ｖbは直線的に回復するのではなく、図３（ｄ）に示すようにカーブを描いて滑らかに回復する。これにより、例えば音声信号処理に使用した場合、聴感的な違和感を低減することができる。
【００５３】
（第１の実施形態の第１変形例）
第１の実施形態において、ダウンカウントクロック生成部１５として、ＶＣＯ部を用いたが、他の方法を用いてダウンカウントクロックを発生させてもよい。例えば、図４に示すように、互いに周波数が異なる複数のクロックパルスを発生させるクロックパルス発生部（図示せず）から供給されたクロックパルスをクロック信号選択スイッチ４２により切り換える構成としてもよい。図４においてクロック信号選択スイッチ４２は３入力１出力の切換スイッチであり、Ｄ／Ａ変換部３１の出力Ｖcによって制御される。具体的には、Ｄ／Ａ変換部３１の出力Ｖcを増幅部４４により増幅した後、アナログデジタル（Ａ／Ｄ）変換部４３によりデジタルデータに変換することによりクロック信号選択スイッチ４２の制御信号としている。
【００５４】
このような構成とした場合の動作を図５に示す。期間Ｔ３において入力信号Ｖaのレベルが上昇すると、Ｄ／Ａ変換部３１の出力Ｖcが上昇する。これにより、クロック信号選択スイッチ４２は、周波数が高いＣＬ１を選択する。このため、期間Ｔ４において入力信号Ｖaのレベルが急激に低下した場合には、アップダウンカウンタ１３は周波数が高いＣＬ１に基づいてダウンカウントを行う。従って、Ｄ／Ａ変換部３１の出力Ｖcは急速に低下し、可変利得増幅部１１の利得が急上昇し、出力信号Ｖbの振幅は急激に大きくなる。Ｄ／Ａ変換部３１の出力Ｖcの上昇に伴い、クロック信号選択スイッチ４２はＣＬ１よりも周波数が低いＣＬ２を選択する。これによりダウンカウントの速度が遅くなり、Ｄ／Ａ変換部３１の出力Ｖcの変化率は小さくなる。従って、出力信号Ｖbの変化率も小さくなる。さらに、Ｄ／Ａ変換部３１の出力Ｖcが上昇すると、クロック信号選択スイッチ４２はＣＬ２よりも周波数が低いＣＬ３を選択する。これによりＤ／Ａ変換部３１の出力Ｖcの変化率はさらに小さくなる。
【００５５】
この場合には、ダウンカウントクロックが段階的に変化するため、リカバリ動作の際の波形の変化が粗くなるが、聴覚的な違和感を抑える効果を十分得ることができる。また、図４ではダウンクロックの周波数を３段階に変化させているが、図６（ａ）及び（ｂ）に示すように切換段数を多くすることにより、リカバリ動作の際の波形の変化をより細かくすることができる。
【００５６】
本変形例においてはＤ／Ａ変換部の出力を再びＡ／Ｄ変換することによりクロック信号選択スイッチの制御信号を発生させているが、図７に示すようにクロック信号選択スイッチ４２とアップダウンカウンタ１３とを直接接続してもよい。
【００５７】
また、ダウンカウントクロックの周波数をアップダウンカウンタのカウント値に応じて変化されることができればよく、クロックパルス発生部の発振周波数自体を変化させるような構成としてもよい。
【００５８】
（第１の実施形態の第２変形例）
第１の実施形態において、カウント制御信号を生成するための閾値電圧Ｖthを一定の電圧とする例を示したが、閾値電圧をＤ／Ａ変換部３１の出力Ｖcに基づいて生成する構成としてもよい。例えば、図８に示すように、Ｄ／Ａ変換部３１の出力Ｖcを電圧増幅器からなる閾値電圧変換部５１により所定の電圧に変換した後、閾値電圧比較部２２に入力すればよい。このような構成とすることにより、アップダウンカウンタ１３のアップカウント動作と、ダウンカウント動作とを切り換える閾値電圧Ｖthを、入力信号Ｖaの大きさに対応して変化させることができる。このため、出力信号Ｖbを常に一定のレベルに保つのではなく、入力信号Ｖaの大きさに応じて出力信号Ｖbの大きさを変化させることができる。従って、例えば音声信号処理に使用した場合、聴感的な奥行きや遠近感のある音声信号を出力することが可能となる。
【００５９】
この場合の動作を以下に説明する。図９は本変形例のＡＧＣ回路における各部の信号波形を示している。例えば、図９（ａ）に示すように可変利得増幅部１１に入力される入力信号Ｖaの振幅レベルがＶa１から上昇してＶa２となるとする。この場合、Ｄ／Ａ変換部３１の出力Ｖcは、図９（ｂ）に示すようにＶc１からＶc２に上昇する。同時に、閾値電圧は、図９（ｃ）に示すようにＶth１からＶth２にΔＶthだけ上昇する。これにより、出力信号は、図９（ｄ）に示すようにＶb１からＶb２まで、ΔＶbだけ上昇する。
【００６０】
つまり、図１０に示すように、ＡＧＣ機能がオン状態であっても、入力信号のレベルに応じて出力信号のレベルが上昇する。これにより、これにより、聴感的な奥行きや遠近感のある音声信号を得ることができる。
【００６１】
なお、第１の実施形態の第１変形例のようにダウンカウントクロックを段階的に変化させる構成において、閾値電圧ＶthをＤ／Ａ変換部３１の出力Ｖcに基づいて生成してもよい。また、閾値電圧変換部５１を電圧増幅器としたが、Ｄ／Ａ変換部３１の出力Ｖcに基づいて閾値電圧Ｖthを生成できればどのような構成としてもよい。
【００６２】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図１１は第２の実施形態に係るＡＧＣ回路の回路構成を示している。利得制御端子１１ａに印加された電圧に応じて利得が変化する可変利得増幅部１１の出力は、カウント制御信号生成部１２に入力される。カウント制御信号生成部１２は、可変利得増幅部１１の出力信号を検波整流する整流部２１と、整流部２１の出力を閾値電圧と比較する閾値電圧比較部２２とを有している。
【００６３】
カウント制御信号生成部１２の出力は、第１のアップダウンカウンタ１６の第１のカウント制御端子１６ａと接続されている。第１のアップダウンカウンタ１６は、第１のカウント制御端子１６ａに印加された第１のカウント制御信号の電圧がハイレベルの場合には、第１のアップカウントクロック端子１６ｂに入力された第１のアップカウントクロックに従いアップカウントを行い、第１のカウント制御信号の電圧がローレベルの場合には、第１のダウンカウントクロック端子１６ｃに入力された第１のダウンカウントクロックに従いダウンカウントを行う。
【００６４】
本実施形態のＡＧＣ回路は、第２のアップダウンカウンタ１７を有している。第２のアップダウンカウンタ１７は、第２のカウント制御端子１７ａに印加された第２のカウント制御信号の電圧がハイレベルの場合には、第２のアップカウントクロック端子１７ｂに入力された第２のアップカウントクロックに従いアップカウントを行い、第２のカウント制御信号の電圧がローレベルの場合には、第２のダウンカウントクロック端子１７ｃに入力された第２のダウンカウントクロックに従いダウンカウントを行う。
【００６５】
第１のアップダウンカウンタ１６のカウント値及び第２のアップダウンカウンタ１７のカウント値から、利得制御信号生成部１４により可変利得増幅部１１の利得を制御する利得制御信号が生成される。利得制御信号生成部１４は、第１のアップダウンカウンタ１６のカウント値を電圧に変換する第１のＤ／Ａ変換部３３と、第２のアップダウンカウンタ１７のカウント値を電圧に変換する第２のＤ／Ａ変換部３４とを有している。第１のＤ／Ａ変換部３３の出力と第２のＤ／Ａ変換部３４の出力とは、利得制御信号切換スイッチ３５に入力される。利得制御信号切換スイッチ３５のスイッチ制御端子３５ａは、電圧比較器である切換信号生成部３６の出力と接続されている。切換信号生成部３６は、第１のＤ／Ａ変換部３３の出力と第２のＤ／Ａ変換部３４の出力とを比較する。従って、第１のＤ／Ａ変換部３３の出力と第２のＤ／Ａ変換部３４の出力のうちの大きい方が利得制御信号切換スイッチ３５により選択されて出力される。利得制御信号切換スイッチ３５の出力は利得制御信号増幅部３２により増幅され可変利得増幅部１１の利得制御端子１１ａに入力される。
【００６６】
切換信号生成部３６の出力は、第２のアップダウンカウンタ１７の第２のカウント制御端子１７ａとも接続されている。これにより、第２のアップダウンカウンタ１７は、第１のＤ／Ａ変換部３３の出力が第２のＤ／Ａ変換部３４の出力よりも大きい場合にはアップカウント動作を行い、第１のＤ／Ａ変換部３３の出力が第２のＤ／Ａ変換部３４の出力よりも小さい場合にはダウンカウント動作を行う。
【００６７】
本実施形態の第１のダウンカウントクロックは、ＶＣＯ部４１からなるダウンカウントクロック生成部１５により生成される。ＶＣＯ部４１は、第１のＤ／Ａ変換部３３の出力と第２のＤ／Ａ変換部３４の出力との電位差によって制御される。つまり、第１のＤ／Ａ変換部３３の出力と第２のＤ／Ａ変換部３４の出力との電位差が大きいほど高い周波数の第１のダウンカウントクロックが供給される。第１のアップカウントクロック、第２のアップカウントクロック及び第２のダウンカウントクロックは、それぞれクロック生成部（図示せず）により供給される周波数が固定されたクロックパルスである。
【００６８】
以下に、第２の実施形態のＡＧＣ回路の動作について図面を参照して説明する。第２の実施形態のＡＧＣ回路は、アップダウンカウンタを２つ用い、それぞれにカウント動作用クロックとして周波数が異なるクロックを供給している。例えば、音声信号処理に用いる場合には、検波整流された信号のリップルが利得制御信号中に残ると、歪みが発生する。これを抑制するため、第２のダウンカウントクロックの周波数は、一般的に可変利得増幅において増幅する信号の周波数よりも低く設定する。また、アップカウントクロックに関しても差をつけ、第１のアップカウントクロックの周波数は、第２のアップカウントクロックの周波数よりも１０００倍程度高く設定することが好ましい。
【００６９】
一方、第１のダウンカウントクロックは、ＶＣＯ部４１により供給される。ＶＣＯ部４１は、第１のＤ／Ａ変換部３３の出力と第２のＤ／Ａ変換部３４の出力との電位差がゼロに近い場合には、第２のダウンカウントクロックとほぼ同じ周波数のクロックパルスを生成し、電位差が大きくなると第２のダウンカウントクロックよりも高い周波数のクロックパルスを生成する。
【００７０】
第２の実施形態のＡＧＣ回路に、図１２（ａ）に示すような期間Ｔ３において振幅が急激に大きくなり、期間Ｔ４において振幅が急激に小さくなる信号が入力された場合を想定する。この場合、図１２（ｂ）に示すように期間Ｔ３において第１のアップダウンカウンタ１６はアップカウントが進むため、第１のＤ／Ａ変換部３３の出力Ｖcは上昇する。これにより、第１のＤ／Ａ変換部３３の出力Ｖcが第２のＤ／Ａ変換部３４の出力Ｖdよりも高くなり、切換信号生成部３６の出力はハイレベルとなる。これにより、第２のアップダウンカウンタ１７もアップカウントを開始する。しかし、第２のアップカウントクロックの周波数は、第１のアップカウントクロックの周波数よりも低いため、第２のＤ／Ａ変換部３４の出力Ｖdの上昇率は、第１のＤ／Ａ変換部３３の出力Ｖcの上昇率に比べて小さい。従って、切換信号生成部３６の出力はハイレベルを維持し、利得制御信号切換スイッチ３５は第１のＤ／Ａ変換部３３の出力を選択して出力し、可変利得増幅部１１の利得は、第１のＤ／Ａ変換部３３の出力により制御される。その結果、迅速なアタック動作が行われ、図１２（ｅ）に示すように出力信号の振幅はほとんど変化しない。
【００７１】
一方、期間Ｔ４において入力信号Ｖaの振幅が急激に小さくなると、第１のアップダウンカウンタ１６はダウンカウントを開始する。この際に、第１のＤ／Ａ変換部３３の出力Ｖcと第２のＤ／Ａ変換部３４の出力Ｖdとの電位差が大きいためＶＣＯ部４１により供給される第１のダウンカウントクロックの周波数は、図１２（ｃ）及び（ｄ）に示すように第２のダウンカウントクロックの周波数よりも高くなっている。このため、第１のアップダウンカウンタのダウンカウントは速く進み、第１のＤ／Ａ変換部３３の出力Ｖcは急激に低下し、可変利得増幅部１１の利得は大きく上昇する。
【００７２】
この時点においても、第１のＤ／Ａ変換部３３の出力Ｖcは、第２のＤ／Ａ変換部３４の出力Ｖdよりも大きいため、第２のアップダウンカウンタ１７はアップカウントを続け、第２のＤ／Ａ変換部３４の出力Ｖdはゆっくりと上昇を続ける。従って、第１のＤ／Ａ変換部３３の出力Ｖcと第２のＤ／Ａ変換部３４の出力との電位差は次第に小さくなり、ＶＣＯ部４１が供給する第１のダウンカウントクロックの周波数は、次第に低下する。これにより、第１のアップダウンカウンタ１６のダウンカウントの速度が低下し、第１のＤ／Ａ変換部３３の出力Ｖcの低下率は小さくなる。このため、可変利得増幅部１１の利得の上昇が次第に小さくなり、出力信号Ｖbは直線的に回復するのではなく、図１２（ｅ）に示すようにカーブを描いて滑らかに回復する。
【００７３】
さらに、第１のＤ／Ａ変換部３３の出力Ｖcの電圧が低下し、第２のＤ／Ａ変換部３４の出力Ｖdよりも小さくなると、切換信号生成部３６の出力はローレベルとなる。このため、可変利得増幅部１１の利得は、第２のＤ／Ａ変換部３４の出力Ｖdにより制御される。また、第２のアップダウンカウンタ１７もダウンカウントを開始する。この時点において、第１のダウンカウントクロックの周波数と、第２のダウンカウントクロックの周波数とはほぼ同じであるため、利得制御信号が第２のＤ／Ａ変換部３４の出力Ｖdに切り替わった後も、出力信号Ｖbは滑らかに変化する。これにより、例えば音声信号処理に使用した場合、聴感的な違和感を低減することができる。
【００７４】
（第２の実施形態の第１変形例）
第２の実施形態において、第１のダウンカウントクロックの周波数を変化させるために、ＶＣＯ部を用いたが、第１の実施形態の第１変形例のように、互いに周波数が異なる複数のクロックパルスを発生させるクロックパルス発生部（図示せず）から供給されたクロックパルスをクロック切換スイッチにより切り換える構成としてもよい。例えば、図１３に示すように、ダウンカウントクロック生成部１５を、クロック信号選択スイッチ４２と、切換信号生成部３６の出力を増幅する増幅部４４と、増幅部４４の出力をデジタルデータに変換するＡ／Ｄ変換部４３とにより構成すればよい。
【００７５】
このような構成とした場合には、ダウンカウントクロックが段階的に変化するため、リカバリ動作の際の波形の変化が粗くなるが、聴覚的な違和感を抑える効果を十分得ることができる。また、図１３ではダウンクロックの周波数を３段階に変化させているが、切換段数を多くすることにより、リカバリ動作の際の波形の変化をより細かくすることができる。
【００７６】
また、第１のアップダウンカウンタのカウント値と第２のアップダウンカウンタのカウント値との差に応じて第１のダウンカウントクロックの周波数を変化させることができればどのような構成としてもよい。
【００７７】
（第２の実施形態の第２変形例）
また、カウント制御信号を生成するための閾値電圧を一定の電圧とする例を示したが、第１の実施形態の第２変形例と同様に、閾値電圧を第１のＤ／Ａ変換部３３の出力Ｖcに基づいて生成する構成としてもよい。例えば、図１４に示すように、第１のＤ／Ａ変換部３３の出力Ｖcを電圧増幅器からなる閾値電圧変換部５１により所定の閾値電圧に変換した後、閾値電圧比較部２２に入力すればよい。このような構成とすることにより、第１のアップダウンカウンタ１６のアップカウント動作と、ダウンカウント動作とを切り換えるための閾値電圧Ｖthを、入力信号の大きさに対応して変化させることができる。このため、出力信号を常に一定のレベルに保つのではなく、入力信号の大きさに応じて出力信号の大きさを変化させることができる。従って、例えば音声信号処理に使用した場合、聴感的な奥行きや遠近感のある音声信号を出力することが可能となる。
【００７８】
また、図１５に示すように、閾値電圧変換部５１を通常の電圧増幅器に代えて利得を制御できる可変増幅器５１Ｂとし、第１のＤ／Ａ変換部３３の出力Ｖcが閾値電圧に寄与する寄与度を変化させてもよい。このようにすることにより、ＡＧＣ機能のオン状態で入力信号の振幅レベルに応じた出力信号の振幅レベルの変化幅を任意に設定することができる。
【００７９】
例えば、可変増幅器５１Ｂの利得を図１６のＬ１に示すようにすれば、入力レベルがＶa１の場合の出力レベルがＶb１となり、入力レベルがＶa２の場合の出力レベルがＶb２となる。出力レベルの変化を小さくしたい場合には、可変増幅器５１Ｂの利得をＬ２とすることにより、入力レベルがＶa１からＶa２に変化すると、出力レベルはＶb１からＶb３に変化する。逆に出力レベルの変化を大きくしたい場合には、可変増幅器５１Ｂの利得をＬ３とすることにより、入力レベルがＶa１からＶa２に変化すると、出力レベルはＶb１からＶb４に変化する。これにより、ＡＧＣ機能がオン状態においても入力信号の振幅レベルに応じた出力信号の振幅レベルの変化幅を任意に設定することができるさらに優れたＡＧＣ回路を実現できる。なお、可変増幅器５１Ｂの利得は、何段階に変化させてもかまわない。また、連続的に変化させてもかまわない。なお、第１の実施形態の第２変形例の回路においても、閾値電圧変換部を可変増幅器とすることができる。
【００８０】
また、ダウンカウントクロック生成部１５をＶＣＯ部に代えて、第２の実施形態の第１変形例に示したように、クロックパルスを選択する選択スイッチとしてもよい。
【００８１】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図１７は本発明の第３の実施形態に係るＡＧＣ回路の回路構成を示している。図１７において図１３同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８２】
図１７に示すように、本実施形態のＡＧＣ回路は、利得制御信号を第１のＤ／Ａ変換部３３の出力Ｖcを増幅することにより生成している。
【００８３】
利得制御信号の供給元が切り換わることにより、利得制御信号の波形に歪が生じたり、本来入力されていない周波数の信号が発生したりするおそれがある。また、信号の切換を行う切換回路がスイッチングノイズ等を発生させ、利得制御信号の波形が歪んだり、異常信号が発生したりするおそれがある。しかし、本実施形態のＡＧＣ回路は、出力選択部が不要であるため、利得制御信号の波形の歪み及び以上信号の発生を抑えることができる。また、リカバリ動作における出力信号の波形を曲線的かつ滑らかにすることができるさらに優れたＡＧＣ回路を実現することができる。
【００８４】
第３の実施形態のＡＧＣ回路においても、図１８に示すように閾値電圧Ｖthを第１のＤ／Ａ変換部３３の出力Ｖcにより発生させてもよい。この場合には、閾値電圧変換部５１を利得が制御可能な可変増幅器としてもよい。また、ダウンカウントクロック生成部１５をＶＣＯ部としてもよい。
【００８５】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図１９は第４の実施形態に係るＡＧＣ回路の回路構成を示している。図１９において図１７と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８６】
図１９に示すように本実施形態のＡＧＣ回路は、第２のアップダウンカウンタ１７の第２のカウント制御端子１７ａに入力する信号を、第１のアップダウンカウンタ１６の出力と第２のアップダウンカウンタ１７の出力との差をデジタルデータとして出力する演算回路３７により生成している。また、第１のダウンカウントクロックは、クロック信号選択スイッチ４２を演算回路３７により生成したデジタルデータにより切り換えることにより段階的に切り換えている。
【００８７】
このような回路構成とすることにより、第２のＤ／Ａ変換部及び電圧比較器が不要となる。また、クロック信号選択スイッチ４２を駆動するための増幅部及びＡＤ変換部も不要となり、コストダウン及び省スペース化を実現できる。
【００８８】
なお、図２０に示すように閾値電圧変換部５１を設け、閾値電圧Ｖthを第１のＤ／Ａ変換部３３の出力Ｖcに基づいて発生させてもよい。この場合に、閾値電圧変換部５１を利得が制御可能な可変増幅器としてもよい。また、ダウンカウントクロック生成部１５は、第１のＤ／Ａ変換部３３の出力Ｖcにより制御するＶＣＯ部等としてもよい。
【００８９】
各実施形態及び変形例において、可変利得増幅部１１の利得制御が電圧方式の場合を示したが、可変利得増幅部１１の利得制御方式は、電流方式等の他の方式であってもよい。この場合には、アップダウンカウンタのカウント値を利得制御信号に変換するためのＤ／Ａ変換部及び利得制御信号生成部の回路構成を適宜変更すればよい。
【００９０】
以上、本発明の具体的実施形態について詳細に説明したが、本発明は、これら具体例に限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに、種々の変形が可能である。
【産業上の利用可能性】
【００９１】
本発明に係る自動利得制御回路は、キャパシタを用いた積分回路を必要とすることなく、聴感的により優れた自動利得調整回路を実現でき、通信システム又は音声システムにおいて、入力信号の振幅に応じて可変利得増幅回路の利得を制御する自動利得制御回路等として有用である。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施形態に係るＡＧＣ回路を示すブロック図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係るＡＧＣ回路の基本動作における各部の信号波形をそれぞれ示すグラフである。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係るＡＧＣ回路における各部の信号波形をそれぞれ示すグラフである。
【図４】本発明の第１の実施形態の第１変形例に係るＡＧＣ回路を示すブロック図である。
【図５】（ａ）〜（ｄ）は本発明の第１の実施形態の第１変形例に係るＡＧＣ回路における各部の信号波形をそれぞれ示すグラフである。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態の第１変形例に係るＡＧＣ回路における各部の信号波形をそれぞれ示すグラフである。
【図７】本発明の第１の実施形態の第２変形例に係るＡＧＣ回路を示すブロック図である。
【図８】本発明の第１の実施形態の第３変形例に係るＡＧＣ回路を示すブロック図である。
【図９】（ａ）〜（ｄ）は本発明の第１の実施形態の第３変形例に係るＡＧＣ回路における各部の信号波形をそれぞれ示すグラフである。
【図１０】本発明の第１の実施形態の第３変形例に係るＡＧＣ回路における入力信号と出力信号との相関を示すグラフである。
【図１１】本発明の第２の実施形態に係るＡＧＣ回路を示すブロック図である。
【図１２】（ａ）〜（ｅ）は本発明の第２の実施形態に係るＡＧＣ回路における各部の信号波形をそれぞれ示すグラフである。
【図１３】本発明の第２の実施形態の第１変形例に係るＡＧＣ回路を示すブロック図である。
【図１４】本発明の第２の実施形態の第２変形例に係るＡＧＣ回路を示すブロック図である。
【図１５】本発明の第２の実施形態の第２変形例に係るＡＧＣ回路を示すブロック図である。
【図１６】本発明の第２の実施形態の第２変形例に係るＡＧＣ回路における入力信号と出力信号との相関を示すグラフである。
【図１７】本発明の第３の実施形態に係るＡＧＣ回路を示すブロック図である。
【図１８】本発明の第３の実施形態に係るＡＧＣ回路の変形例を示すブロック図である。
【図１９】本発明の第４の実施形態に係るＡＧＣ回路を示すブロック図である。
【図２０】本発明の第４の実施形態に係るＡＧＣ回路の変形例を示すブロック図である。
【図２１】従来例に係るＡＧＣ回路を示すブロック図である。
【図２２】（ａ）〜（ｅ）は従来例に係るＡＧＣ回路における各部の信号波形をそれぞれ示すグラフである。
【符号の説明】
【００９３】
１１      可変利得増幅部
１１ａ    利得制御端子
１２      カウント制御信号生成部
１３      アップダウンカウンタ
１３ａ    カウント制御端子
１３ｂ    アップカウントクロック端子
１３ｃ    ダウンカウントクロック端子
１４      利得制御信号生成部
１５      ダウンカウントクロック生成部
１６      第１のアップダウンカウンタ
１６ａ    第１のカウント制御端子
１６ｂ    第１のアップカウントクロック端子
１６ｃ    第１のダウンカウントクロック端子
１７      第２のアップダウンカウンタ
１７ａ    第２のカウント制御端子
１７ｂ    第２のアップカウントクロック端子
１７ｃ    第２のダウンカウントクロック端子
２１      整流部
２２      閾値電圧比較部
３１      Ｄ／Ａ変換部
３２      利得制御信号増幅部
３３      第１のＤ／Ａ変換部
３４      第２のＤ／Ａ変換部
３５      利得制御信号切換スイッチ
３５ａ    スイッチ制御端子
３６      切換信号生成部
３７      演算回路
４１      ＶＣＯ部
４１ａ    発信制御端子
４２      クロック信号選択スイッチ
４３      Ａ／Ｄ変換部
４４      増幅部
５１      閾値電圧変換部
５１Ｂ    可変増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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