(57)【要約】【課題】半導体集積回路のレイアウト設計を短時間で行うと共に、迂回配線によるタイミングの悪化を防止する。【解決手段】半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出する段階ＳＴ１と、前記配線混雜個所に対して配線禁止領域を生成する段階ＳＴ４と、前記配線混雜個所を迂回して自動配線を実施する段階ＳＴ５と、前記配線禁止領域を削除して再度自動配線を実施する段階ＳＴ６，ＳＴ７と、を備えるように構成する。【選択図】図３
2008227198.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出する段階と、
前記配線混雜個所に対して配線禁止領域を生成する段階と、
前記配線混雜個所を迂回して自動配線を実施する段階と、
前記配線禁止領域を削除して再度自動配線を実施する段階と、を備えることを特徴とする半導体集積回路のレイアウト設計方法。
【請求項２】
請求項１に記載の半導体集積回路のレイアウト設計方法において、
前記再度自動配線を実施する段階は、
タイミング要求の厳しい信号配線を優先して、削除された前記配線禁止領域に自動配線を実施することを特徴とする半導体集積回路のレイアウト設計方法。
【請求項３】
請求項１に記載の半導体集積回路のレイアウト設計方法において、
前記配線混雜個所を抽出する段階は、
必要な配線領域と実際に配線可能な領域から混雜度を算出する段階と、
前記配線可能な領域を、前記必要な配線領域が上回っている個所を抽出する段階と、を備えることを特徴とする半導体集積回路のレイアウト設計方法。
【請求項４】
半導体集積回路の自動配線を行う半導体集積回路のレイアウト設計装置であって、
半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出する手段と、
前記配線混雜個所に対して配線禁止領域を生成する手段と、
前記配線混雜個所を迂回して自動配線を実施する手段と、
前記配線禁止領域を削除して再度自動配線を実施する手段と、を備えることを特徴とする半導体集積回路のレイアウト設計装置。
【請求項５】
コンピュータに、
半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出させる手順と、
前記配線混雜個所に対して配線禁止領域を生成させる手順と、
前記配線混雜個所を迂回して自動配線を実施させる手順と、
前記配線禁止領域を削除して再度自動配線を実施させる手順と、を実行させ、半導体集積回路のレイアウトを行わせることを特徴とする半導体集積回路のレイアウト設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト設計方法、レイアウト設計装置およびレイアウト設計プログラムに関し、特に、半導体集積回路の自動配線を行うレイアウト設計方法、レイアウト設計装置およびレイアウト設計プログラムに関する。
【背景技術】
【０００２】
従来、半導体集積回路のレイアウト設計は、例えば、半導体集積回路を構成する回路要素（セル，モジュールおよびマクロ等）を配置し、クロックツリーを生成し、セットアップエラーを最適化した後、自動配線を実施するようになっていた。
【０００３】
自動配線では、配線トラックが不足していた場合においても、配線を重複させて完了させていた。しかしながら、配線の重複は、配線バイオレーション（violation）となるため、配線修正を数度実施していた。
【０００４】
ところで、配線が混雜している個所では、配線修正を行っても配線バイオレーションを取り除くことができないことがあった。この配線バイオレーションは、例えば、配線の使用率（ロウ（row）使用率）が高いほど生じ易く、特に、階層ブロックやマクロの角の部分で発生し易い。
【０００５】
ところで、従来、大規模セルの配置を決めた後、自動配置・配線装置を用いて通常セルを配置すると共に、各セル間の配線を行う半導体集積回路のレイアウト設計方法において、大規模セルの周辺における配線の混雑に起因した配線長の増大を抑制し、ショートの残留をなくすと共に、フロアプラン時にかかる工数を削減するものが提案されている（例えば、特許文献１参照）。これは、例えば、大規模セル周辺の一定領域を他セル配置禁止領域とし、通常セルは大規模セルの配置領域および他セル配置禁止領域以外の領域に配置し、他セル配置禁止領域を配線領域として用いるものである。
【０００６】
また、従来、局所的な配線混雑を緩和する半導体集積回路のレイアウト設計方法として、ブロック間およびブロック上の配線混雑度を算出して配線混雑部分を指定し、その配線混雑度に基づいて指定された配線混雑部分から配置改良する領域を確定し、その確定した領域内のブロックを膨らませて配置の改良を行い、その後、膨らましたブロックを元の大きさに戻すようにしたものも提案されている（例えば、特許文献２参照）。
【０００７】
さらに、従来、特殊セルのコーナー近辺に他の部分と比べてセル配置禁止領域を広く設け、そのセル配置禁止領域を配線専用領域として自動配置配線を容易にすると共に、レイアウト開発期間を短縮するようにした半導体集積回路のレイアウト設計方法も提案されている（例えば、特許文献３参照）。
【０００８】
【特許文献１】特開平０５−１５２４３７号公報（図３、段落［００８］，［００９］）
【特許文献２】特開平１０−３４０９５８号公報（図１，図３）
【特許文献３】特開平１０−００４１４１号公報（図５〜図６、段落［００１４］〜［００１６］）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述したように、従来の半導体集積回路のレイアウト設計方法では、配線修正を行っても配線バイオレーションを取り除くことができない個所があり、短時間で半導体集積回路のレイアウト設計を行うことが困難な場合があった。
【００１０】
また、従来、大規模セル周辺の一定領域を他セル配置禁止領域とし、この他セル配置禁止領域を配線領域として使用するもの、或いは、ブロック間およびブロック上の配線混雑度に基づいて指定された配線混雑部分から配置改良する領域を確定し、その確定した領域内のブロックを膨らませて配置の改良を行うもの、さらには、特殊セルのコーナー近辺に他の部分と比べてセル配置禁止領域を広く設け、そのセル配置禁止領域を配線専用領域として自動配置配線を行うもの等が提案されている。
【００１１】
しかしながら、これら従来の半導体集積回路のレイアウト設計方法でも、十分に満足の行くものとはいえなかった。
【００１２】
本発明は、上述した従来技術が有する課題に鑑み、半導体集積回路のレイアウト設計を短時間で行うと共に、迂回配線によるタイミングの悪化を防止することが可能な半導体集積回路のレイアウト設計方法、レイアウト設計装置およびレイアウト設計プログラムの提供を目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の形態によれば、半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出する段階と、前記配線混雜個所に対して配線禁止領域を生成する段階と、前記配線混雜個所を迂回して自動配線を実施する段階と、前記配線禁止領域を削除して再度自動配線を実施する段階と、を備えることを特徴とする半導体集積回路のレイアウト設計方法が提供される。
【００１４】
本発明の第２の形態によれば、半導体集積回路の自動配線を行う半導体集積回路のレイアウト設計装置であって、半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出する手段と、前記配線混雜個所に対して配線禁止領域を生成する手段と、前記配線混雜個所を迂回して自動配線を実施する手段と、前記配線禁止領域を削除して再度自動配線を実施する手段と、を備えることを特徴とする半導体集積回路のレイアウト設計装置が提供される。
【００１５】
本発明の第３の形態によれば、コンピュータに、半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出させる手順と、前記配線混雜個所に対して配線禁止領域を生成させる手順と、前記配線混雜個所を迂回して自動配線を実施させる手順と、前記配線禁止領域を削除して再度自動配線を実施させる手順と、を実行させ、半導体集積回路のレイアウトを行わせることを特徴とする半導体集積回路のレイアウト設計プログラムが提供される。
【発明の効果】
【００１６】
本発明によれば、半導体集積回路のレイアウト設計を短時間で行うと共に、迂回配線によるタイミングの悪化を防止することが可能な半導体集積回路のレイアウト設計方法、レイアウト設計装置およびレイアウト設計プログラムを提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る半導体集積回路のレイアウト設計方法、レイアウト設計装置およびレイアウト設計プログラムの実施例を、添付図面を参照して詳述する。
【実施例】
【００１８】
図１および図２は本発明に係る半導体集積回路のレイアウト設計方法における配線禁止領域の生成および配線の収束を概略的に示す図である。図１（ａ），図１（ｂ），図２（ａ），図２（ｂ）および図２（ｃ）において、参照符号１００はハードマクロ領域（ＲＡＭ／ＲＯＭ等）、２００は配線混雑領域、３００は配線禁止領域、４０１〜４０４；４０２ａ，４０４ａは配線、５００は配線バイオレーション発生個所、そして、Ｍ１〜Ｍ３はモジュール（機能モジュール）を示している。
【００１９】
まず、半導体集積回路（ＬＳＩ）のレイアウト設計において、半導体集積回路を構成する回路要素（セル，モジュールおよびマクロ等）の配置を実施した後に配線処理を行う場合、具体的に、図１（ａ）に示されるように、ＲＡＭおよびＲＯＭ等のハードマクロ領域１００の周辺に３つのモジュールＭ１〜Ｍ３を配置した後、配線見積りを実施して配線混雑度を出力し、その配線混雑度の情報から混雑度およびその座標を抽出する。すなわち、各モジュールＭ１〜Ｍ３間を繋ぐ配線の情報から配線混雑個所２００を抽出する。
【００２０】
次に、図１（ｂ）に示されるように、抽出された配線混雑個所２００から配線禁止領域３００を生成する。
【００２１】
さらに、図２（ａ）に示されるように、各モジュールＭ１〜Ｍ３間を繋ぐ配線が配線禁止領域３００を迂回するようにして自動配線を実施する。図２（ａ）に示す例では、モジュールＭ１およびＭ２を繋ぐ配線４０２と、モジュールＭ１およびＭ３を繋ぐ配線４０４とで配線バイオレーション（配線の設計違反）が発生する様子を示している。
【００２２】
そして、図２（ｂ）に示されるように、配線禁止領域３００を削除して、再度、自動配線を実施する。このとき、タイミング要求の厳しい信号配線、すなわち、その半導体集積回路のクロック信号配線やクリティカルパスを優先して、削除された配線禁止領域３００に配線するように自動配線処理を実施する。
【００２３】
そして、図２（ｃ）に示されるように、配線禁止領域３００を削除し配線修正を行うことにより、迂回した配線の重複分つまり配線バイオレーションとなっている部分は配線禁止されていた個所を利用することができるため、配線収束が可能となる。
【００２４】
このとき、迂回させる配線（具体的に、図２（ｃ）における配線４０１および４０３）はタイミング的に厳しくない信号配線を優先させ、そして、タイミング要求の厳しい信号配線（クロック配線：図２（ｃ）における配線４０２ａおよび４０４ａ）は配線禁止領域３００を削除した後の領域に配線することで、迂回配線によるタイミング悪化を抑えることが可能になる。さらに、配線の収束性を向上させ、且つ、チップサイズの縮小化を図ることも可能になる。
【００２５】
図３は本発明に係る半導体集積回路のレイアウト設計方法の一実施例における処理の一例を説明するためのフローチャートであり、図４は図３に示す半導体集積回路のレイアウト設計方法を説明するための図である。
【００２６】
図４（ａ）および図４（ｂ）において、参照符号１０１〜１０４はマクロ（ハードマクロ）、２０１〜２０４は配線混雑個所、そして、３０１〜３０４は配線禁止領域を示している。
【００２７】
図３に示されるように、半導体集積回路のレイアウト設計処理が開始すると、まず、ステップＳＴ１において、回路要素（セル，モジュールおよびマクロ等：１０１〜１０４）の配置を実施し、ステップＳＴ２に進んで、配線見積りを実施し、さらに、ステップＳＴ３に進む。
【００２８】
ステップＳＴ３では、配線混雑個所（２０１〜２０４）があるかどうかを判別し、配線混雑個所があると判別されると、ステップＳＴ４に進んで、配線混雑個所に対して配線禁止領域（３０１〜３０４）を生成して、ステップＳＴ５に進む。なお、このステップＳＴ４の処理は、図５を参照して後に詳述する。
【００２９】
一方、ステップＳＴ３において、配線混雑個所（２０１〜２０４）がないと判別されると、ステップＳＴ９に進んで、自動配線を実施し、さらに、ステップＳＴ１０に進んで、配線バイオレーション個所の配線修正を数度実施する。
【００３０】
ステップＳＴ５において、自動配線を実施し、配線禁止領域の個所は配線を迂回させ、さらに、ステップＳＴ６に進んで、配線禁止領域を削除する。そして、ステップＳＴ７に進んで、クロック配線，タイミング要求の厳しい信号配線を優先して配線バイオレーション個所の配線修正を数度実施し、さらに、ステップＳＴ８に進んで、配線収束を確認して処理を終了する。
【００３１】
図５は図３のフローチャートにおける配線禁止領域の生成処理（ステップＳＴ４）をより詳細に示すフローチャートであり、また、図６〜図９は配線禁止領域の生成処理を説明するための図である。
【００３２】
図５に示されるように、配線禁止領域の生成処理（ステップＳＴ４）が開始すると、まず、ステップＳＴ４１において、混雑度情報をグループ化し、ステップＳＴ４２に進んで、任意のグループに対して処理を行った後、ステップＳＴ４３に進んで、全てのグループの配線禁止領域の生成が済んだかどうかを判別する。
【００３３】
ステップＳＴ４３において、まだ、配線禁止領域の生成が済んでいないグループが有れば、ステップＳＴ４２に戻って、全てのグループの配線禁止領域の生成が済むまで同様の処理を行う。
【００３４】
そして、ステップＳＴ４２では、まず、ステップＳＴ４２０において、グループ枠の座標（Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４；Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４）を求め、ステップＳＴ４２１に進んで、縦方向の配線不足本数を行ごとに計算して最大値（ＸＳmax）を求める。さらに、ステップＳＴ４２２に進んで、横方向の配線不足本数を列ごとに計算して最大値（ＹＳmax）を求め、そして、ステップＳＴ４２３に進んで、縦方向の配線層数（Ｘlay）を求めると共に、ステップＳＴ４２４において、横方向の配線層数（Ｙlay）を求める。
【００３５】
次に、ステップＳＴ４２５において、縦方向の配線間隔の平均値を求め、さらに、ステップＳＴ４２６において、横方向の配線間隔の平均値を求める。また、ステップＳＴ４２７において、縦方向のグループ枠から拡張値を計算すると共に、ステップＳＴ４２８において、横方向のグループ枠から拡張値を計算し、さらに、ステップＳＴ４２９に進んでグループ枠の座標と縦・横の拡張値から、配線禁止領域の生成座標（Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４；Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４）を計算し、そして、上述したステップＳＴ４３に進むことになる。
【００３６】
図６（ａ）は、配線混雑度情報の一例を示し、また、図６（ｂ）は、縦方向混雑度最小単位および横方向混雑度最小単位を示している。さらに、図７（ａ）および図７（ｂ）は、配線混雜度情報からグループ化した例を示し、縦または横に連続、或いは、重複した並びを１つのグループとするようになっている。
【００３７】
図７（ａ）および図７（ｂ）に示されるように、各グループは、領域を矩形で囲むようになっており、各辺は縦方向および横方向の混雜度が丁度収まるようになっている。
【００３８】
すなわち、図７（ａ）に示すグループ（配線混雜個所）ＧＲ１の各頂点Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４の座標は、それぞれＰ１１：（Ｘｌ１，Ｙｔ１），Ｐ１２：（Ｘｌ１，Ｙｂ１），Ｐ１３（Ｘｒ１，Ｙｔ１），Ｐ１４（Ｘｒ１，Ｙｂ１）となり、また、図７（ｂ）に示すグループＧＲ２の各頂点Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４の座標は、それぞれＰ２１：（Ｘｌ２，Ｙｔ２），Ｐ２２：（Ｘｌ２，Ｙｂ２），Ｐ２３（Ｘｒ２，Ｙｔ２），Ｐ２４（Ｘｒ２，Ｙｂ２）となる。
【００３９】
さらに、縦方向の配線の不足本数は、図８（ａ）に示す例では、上から順に４，１０，１５，１７，１１，６本となっており、また、横方向の配線の不足本数は零（重なりがない）となっている。従って、この例では、縦方向の配線不足本数の最大値ＸＳmaxは１７となる。
【００４０】
また、縦方向の配線の不足本数は、図８（ｂ）に示す例では、上から順に１１，１５，２０，１０，６，３本となっており、また、横方向の配線の不足本数は、左から順に１３，８，５，２本となっている。従って、この例では、縦方向の配線不足本数の最大値ＸＳmaxは２０となり、また、横方向の配線不足本数の最大値ＹＳmaxは１３となる。
【００４１】
横方向の拡張値（Ｘｎ）は、グループ内での縦方向の配線不足本数を行ごとに計算し、その最大値（ＸＳｍａｘ）を横方向の配線層数（Ｘｌａｙ）で割り算し、横方向の配線間隔の平均値（ＸＴａ）で掛けて２で割った値とする。
【００４２】
縦方向の拡張値（Ｙｎ）は、グループ内での横方向の配線不足本数を列ごとに計算し、その最大値（ＹＳｍａｘ）を縦方向の配線層数（Ｙｌａｙ）で割り算し、縦方向の配線間隔の平均値（ＹＴａ）で掛けて２で割った値とする。
【００４３】
さらに、図９に示す例では、図９（ａ）に示されるように、配線層が７層であり、横方向の配線層が４層（Ｘlayが４）で、縦方向の配線層が３層（Ｙlayが３）となっていおり、また、図９（ｂ）に示されるように、横方向の配線層の配線間隔に関して、配線層の１層目，３層目および５層目が０．２８μｍで７層目が０．８４μｍとなっており、そして、図９（ｃ）に示されるように、縦方向の配線層の配線間隔に関して、配線層の２層目および４層目が０．２８μｍで６層目が１．６８μｍとなっている。
【００４４】
ここで、拡張値ＸｎおよびＹｎは、次の式から求められる。ここで、ｎはグループ番号（配線混雜個所の番号）を示している。
Ｘｎ＝（ＸＳmax÷Ｘlay）×ＸＴａ÷２
Ｙｎ＝（ＹＳmax÷Ｙlay）×ＹＴａ÷２
【００４５】
すなわち、横方向の拡張値（Ｘｎ）は、グループ内での縦方向の配線不足本数を行ごとに計算し、その縦方向の配線不足本数の最大値（ＸＳmax）を横方向の配線層数（Ｘlay）で割り算し、横方向の配線間隔の平均値（ＸＴａ）を掛けて２で割った値とする。また、縦方向の拡張値（Ｙｎ）は、グループ内での横方向の配線不足本数を列ごとに計算し、その横方向の配線不足本数の最大値（ＹＳmax）を縦方向の配線層数（Ｙlay）で割り算し、縦方向の配線間隔の平均値（ＹＴａ）を掛けて２で割った値とする。
【００４６】
なお、図９に示す例では、
ＸＴａ＝配線間隔の合計÷Ｘlay
＝（０．２８＋０．２８＋０．２８＋０．８４）÷４
＝０．４２
ＹＴａ＝配線間隔の合計÷Ｙlay
＝（０．２８＋０．２８＋１．６８）÷３
＝０．７５
となる。
【００４７】
図１０および図１１は本発明に係る半導体集積回路のレイアウト設計方法における配線禁止領域の生成処理の具体例を説明するための図である。
【００４８】
まず、図１０に示されるように、前述した図７（ａ），図８（ａ）および図９（ａ）〜図９（ｃ）の場合には、上述のようにして求めた拡張値をＸ１とすると（ＹＳmaxが零なのでＹ１は零）、配線禁止領域Ｓ１の各頂点Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４の座標は、それぞれＱ１１：（Ｘｌ１−Ｘ１，Ｙｔ１），Ｑ１２：（Ｘｌ１−Ｘ１，Ｙｂ１），Ｑ１３（Ｘｒ１＋Ｘ１，Ｙｔ１），Ｑ１４（Ｘｒ１＋，Ｙｂ１）と求められる。
【００４９】
また、図１１に示されるように、前述した図７（ｂ），図８（ｂ）および図９（ａ）〜図９（ｃ）の場合には、上述のようにして求めた拡張値をＸ２，Ｙ２とすると、配線禁止領域Ｓ２の各頂点Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４の座標は、それぞれＱ２１：（Ｘｌ２−Ｘ２，Ｙｔ２＋Ｙ２），Ｑ２２：（Ｘｌ２−Ｘ２，Ｙｂ２−Ｙ２），Ｑ２３（Ｘｒ２＋Ｘ２，Ｙｔ２＋Ｙ２），Ｑ２４（Ｘｒ２＋Ｘ２，Ｙｂ１−Ｙ２）と求められる。
【００５０】
なお、各グループ（配線混雜個所）の座標から各配線禁止領域の座標を求める方法としては上述したものに限定されるものではなく、様々なパラメータを使用して様々な手法により求めることができるのはいうまでもない。
【００５１】
図１２は本発明に係る半導体集積回路（ＬＳＩ）のレイアウト設計装置の一例を示すブロック図である。図１２において、参照符号１は制御手段（コンピュータ本体）、２は入出力装置、３は一時記憶装置、４は第１の記憶手段、５は第２の記憶手段、そして、６は第３の記憶手段を示している。
【００５２】
図１２に示されるように、第１の記憶手段４は、レイアウトデータを格納するものであり、ＬＳＩ論理設計データ（ネットリスト）４１，ＬＳＩ物理設計データ（セル配置）４２，ＳＴＡ制約データ４３および配線禁止領域生成リスト４４を含んでいる。
【００５３】
制御手段１は、中央演算装置１１およびメインプログラム１２を備えている。入出力装置２には、例えば、ＣＤ−ＲＯＭやＤＶＤ等の光ディスクまたは磁気ディスクや磁気テープ装置、或いは、キーボードやマウス等の様々な装置が接続されている。さらに、一時記憶手段３は、ＲＡＭ等のメモリであり、制御手段１の処理に応じたデータを書き込み／読み出し処理する。
【００５４】
ＬＳＩ論理設計データ４１は、機能モジュールをすべて含むチップトップのネットリストであり、また、ＬＳＩ物理設計データ４２は、チップ内の物理配置データであり、フラットでレイアウト後の物理情報である。さらに、ＳＴＡ制約データ４３は、ＳＴＡを考慮した配置処理時参照されるデータであり、回路のクロック情報，マルチパスおよびフォルスパス等が記述されており、また、配線禁止領域生成リスト４４は、配線禁止領域の生成個所のリストである。
【００５５】
第２の記憶手段５は、ライブラリデータを格納するものであり、セルタイミングライブラリ５１および物理セルライブラリ５２を含んでいる。セルタイミングライブラリ５１は、ユニットセルおよびマクロセルのタイミングライブラリであり、そして、物理セルライブラリ５２は、ユニットセルおよびマクロセルの物理情報ライブラリである。
【００５６】
第３の記憶手段６は、制御プログラムを格納するものであり、自動配置プログラム６１，配線見積りプログラム６２，配線禁止生成プログラム６３および自動配線プログラム６４を含んでいる。
【００５７】
自動配置プログラム６１は、ＬＳＩ論理設計データとＳＴＡ制約データからセルを配置するプログラムであり、また、配線見積りプログラム６２は、ＬＳＩ論理設計データと物理設計データから物理配線経路の見積りを行うプログラムである。
【００５８】
さらに、配線禁止生成プログラム６３は、配線禁止領域生成リストと物理設計データから配線禁止を生成するプログラムであり、そして、自動配線プログラム６４は、物理設計データおよびＳＴＡ制約データからセル間の配線を行うプログラムである。
【００５９】
なお、制御手段１１におけるメインプログラム（本発明に係る半導体集積回路のレイアウト設計プログラム）は、前述した入出力装置２を介してプログラム提供者からＣＤ−ＲＯＭやＤＶＤ等の光ディスクまたは磁気ディスクや磁気テープといった可搬型記録媒体７を介して、或いは、インターネット等の回線を介して制御手段１のメインプログラム１２として提供される。なお、本発明に係る半導体集積回路のレイアウト設計プログラムを記録した媒体は、上記の制御装置１におけるメインプログラム１２、インターネット等の回線を介して提供される回線先のメモリ、および、可搬型記録媒体等の様々なものを含むのはいうまでもない。
【００６０】
（付記１）
半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出する段階と、
前記配線混雜個所に対して配線禁止領域を生成する段階と、
前記配線混雜個所を迂回して自動配線を実施する段階と、
前記配線禁止領域を削除して再度自動配線を実施する段階と、を備えることを特徴とする半導体集積回路のレイアウト設計方法。
【００６１】
（付記２）
付記１に記載の半導体集積回路のレイアウト設計方法において、
前記再度自動配線を実施する段階は、
タイミング要求の厳しい信号配線を優先して、削除された前記配線禁止領域に自動配線を実施することを特徴とする半導体集積回路のレイアウト設計方法。
【００６２】
（付記３）
付記２に記載の半導体集積回路のレイアウト設計方法において、
前記タイミング要求の厳しい信号配線は、クロック配線であることを特徴とする半導体集積回路のレイアウト設計方法。
【００６３】
（付記４）
付記１に記載の半導体集積回路のレイアウト設計方法において、
前記再度自動配線を実施する段階は、配線バイオレーションの修正を行うことを特徴とする半導体集積回路のレイアウト設計方法。
【００６４】
（付記５）
付記１に記載の半導体集積回路のレイアウト設計方法において、
前記配線禁止領域は、前記配線混雜個所よりも広い領域であることを特徴とする半導体集積回路のレイアウト設計方法。
【００６５】
（付記６）
付記１に記載の半導体集積回路のレイアウト設計方法において、
前記配線混雜個所を抽出する段階は、
必要な配線領域と実際に配線可能な領域から混雜度を算出する段階と、
前記配線可能な領域を、前記必要な配線領域が上回っている個所を抽出する段階と、を備えることを特徴とする半導体集積回路のレイアウト設計方法。
【００６６】
（付記７）
付記１に記載の半導体集積回路のレイアウト設計方法において、前記配線禁止領域を生成する段階は、
前記半導体集積回路における縦方向および横方向で不足する配線数の最大値、該縦方向および横方向の配線層の数、および、該各配線層における配線幅を用いて、前記配線混雜個所に対してそれぞれ対応する配線禁止領域を生成することを特徴とする半導体集積回路のレイアウト設計方法。
【００６７】
（付記８）
半導体集積回路の自動配線を行う半導体集積回路のレイアウト設計装置であって、
半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出する手段と、
前記配線混雜個所に対して配線禁止領域を生成する手段と、
前記配線混雜個所を迂回して自動配線を実施する手段と、
前記配線禁止領域を削除して再度自動配線を実施する手段と、を備えることを特徴とする半導体集積回路のレイアウト設計装置。
【００６８】
（付記９）
コンピュータに、
半導体集積回路を構成する回路要素の配置を実施した後、必要な配線領域と実際に配線可能な領域から配線混雜個所を抽出させる手順と、
前記配線混雜個所に対して配線禁止領域を生成させる手順と、
前記配線混雜個所を迂回して自動配線を実施させる手順と、
前記配線禁止領域を削除して再度自動配線を実施させる手順と、を実行させ、半導体集積回路のレイアウトを行わせることを特徴とする半導体集積回路のレイアウト設計プログラム。
【００６９】
（付記１０）
付記９に記載の半導体集積回路の半導体集積回路のレイアウト設計プログラムを記録した媒体。
【産業上の利用可能性】
【００７０】
本発明は、様々な半導体集積回路のレイアウト設計を行うために適用することができ、特に、半導体集積回路を構成する回路要素（セル，モジュールおよびマクロ等）の配置を実施した後の配線処理を短時間で行うと共に、迂回配線によるタイミング悪化を抑え、さらに、配線の収束性の向上、並びに、チップサイズの縮小化を可能とするものである。
【図面の簡単な説明】
【００７１】
【図１】本発明に係る半導体集積回路のレイアウト設計方法における配線禁止領域の生成および配線の収束を概略的に示す図（その１）である。
【図２】本発明に係る半導体集積回路のレイアウト設計方法における配線禁止領域の生成および配線の収束を概略的に示す図（その２）である。
【図３】本発明に係る半導体集積回路のレイアウト設計方法の一実施例における処理の一例を説明するためのフローチャートである。
【図４】図３に示す半導体集積回路のレイアウト設計方法を説明するための図である。
【図５】図３のフローチャートにおける配線禁止領域の生成処理をより詳細に示すフローチャートである。
【図６】配線禁止領域の生成処理を説明するための図（その１）である。
【図７】配線禁止領域の生成処理を説明するための図（その２）である。
【図８】配線禁止領域の生成処理を説明するための図（その３）である。
【図９】配線禁止領域の生成処理を説明するための図（その４）である。
【図１０】本発明に係る半導体集積回路のレイアウト設計方法における配線禁止領域の生成処理の具体例を説明するための図（その１）である。
【図１１】本発明に係る半導体集積回路のレイアウト設計方法における配線禁止領域の生成処理の具体例を説明するための図（その２）である。
【図１２】本発明に係る半導体集積回路のレイアウト設計装置の一例を示すブロック図である。
【符号の説明】
【００７２】
１    制御手段（コンピュータ本体）
２    入出力装置
３    一時記憶装置
４    第１の記憶手段
５    第２の記憶手段
６    第３の記憶手段
７    可搬型記録媒体
１１    中央演算装置
１２    メインプログラム
４１    ＬＳＩ論理設計データ（ネットリスト）
４２    ＬＳＩ物理設計データ（セル配置）
４３    ＳＴＡ制約データ
４４    配線禁止領域生成リスト
５１    セルタイミングライブラリ
５２    物理セルライブラリ
６１    自動配置プログラム
６２    配線見積りプログラム
６３    配線禁止生成プログラム
６４    自動配線プログラム
１００    ハードマクロ領域（ＲＡＭ／ＲＯＭ等）
２００    配線混雑領域
３００    配線禁止領域
４０１〜４０４；４０２ａ，４０４ａ    配線
５００    配線バイオレーション発生個所
Ｍ１〜Ｍ３    モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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