(57)【要約】【課題】ＭＩＭ型のキャパシタを備える半導体装置の製造方法であって、ＭＯＳＦＥＴの特性低下を抑制しつつ、下地絶縁膜中の酸化性不純物の下部電極への拡散を抑制する。【解決手段】ウエハ上にキャパシタ収容絶縁膜２９を堆積するステップと、キャパシタ収容絶縁膜２９を堆積したウエハを、予め所定温度に設定した加熱炉内に所定時間挿入し、キャパシタ収容絶縁膜２９を緻密化するステップと、緻密化したキャパシタ収容絶縁膜２９に形成したキャパシタ収容孔３０内に、下部電極を構成する金属膜、容量絶縁膜、及び、上部電極を構成する金属膜を順次に堆積して、ＭＩＭ型キャパシタを形成するステップと、を有する。【選択図】図１
2008130614.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＭ型キャパシタを備える半導体装置を製造する方法であって、
ウエハ上に絶縁膜を堆積するステップと、
前記絶縁膜を堆積したウエハを、予め所定温度に設定した加熱炉内に所定時間挿入し、前記絶縁膜を緻密化するステップと、
前記緻密化した絶縁膜に形成したキャパシタ収容孔内に、下部電極を構成する金属膜、容量絶縁膜、及び、上部電極を構成する金属膜を順次に堆積して、ＭＩＭ型キャパシタを形成するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記キャパシタ収容孔を形成するステップを、前記絶縁膜を緻密化するステップの前に有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜を緻密化するステップを、オゾン雰囲気下で行う、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ＭＩＭ型キャパシタを形成するステップに先立って、前記キャパシタ収容孔の少なくとも側壁上にシリコン窒化膜を形成するステップを更に有する、請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記キャパシタ収容孔を形成するステップを、前記絶縁膜を緻密化するステップの後に有する、請求項１に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜を緻密化するステップでは、ウエハを枚葉処理する、請求項１に記載の半導体装置の製造方法。
【請求項７】
ＭＩＭ型キャパシタを備える半導体装置であって、
キャパシタ収容孔を有する絶縁膜と、
前記キャパシタ収容孔の少なくとも側面に堆積した側壁窒化膜とを備え、
前記ＭＩＭ型キャパシタは、前記窒化膜を介して前記キャパシタ収容孔内に収容されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、ＭＩＭ（Metal Insulator Metal）型のキャパシタを形成する技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶単位として、メモリセルを備える。メモリセルは、半導体基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとで構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。
【０００３】
キャパシタには、下部電極を不純物ドープ・多結晶シリコンで構成したＭＩＳ（Metal Insulator Semiconductor）構造と、下部電極を金属や金属化合物で構成したＭＩＭ（Metal Insulator Metal）構造とがある。ＤＲＡＭでは、現在、ＭＩＳ構造のキャパシタが主流であるが、このキャパシタでは、容量絶縁膜の形成に際して下部電極を構成する多結晶シリコン膜の表面が酸化され、誘電率の小さな二酸化シリコン（ＳｉＯ２）が形成される。このため、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を小さくすることが容易でない。また、キャパシタに電圧を印加した際に、下部電極を構成する多結晶シリコン膜が空乏化し易い難点もある。
【０００４】
上記に対して、ＭＩＭ構造のキャパシタでは、ＭＩＳ構造のキャパシタにおける上記のような問題がなく、静電容量を効率的に高めることが出来る。また、ＭＩＳ構造のキャパシタに比して、下部電極の形成に際して必要な熱処理温度を下げることが出来るので、既に形成したＭＯＳＦＥＴへの影響を抑制できるメリットもある。また、ＭＯＳＦＥＴにおけるキャリア移動度の向上を目的としてシリコン基板に歪を形成する場合があるが、熱処理温度を下げることによって、既に形成された歪が緩和することを抑制できる。
【０００５】
上記のように、ＭＩＭ構造のキャパシタは、ＭＩＳ構造のキャパシタに比して種々のメリットを有しているため、ＤＲＡＭの微細化に伴って、キャパシタの構造はＭＩＭ構造に移行するものと考えられている。ＭＩＭ構造のキャパシタを形成する技術については、例えば特許文献１に記載されている。
【特許文献１】特開２００３−１５８２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＭＩＭ構造のキャパシタでは、その形成に際して、下部電極の下地絶縁膜に含まれる水分や反応副生成物などの酸化性不純物が、熱処理に際して絶縁膜から脱離すると共に下部電極側に拡散し、下部電極を酸化させ、キャパシタの信頼性を低下させる問題があった。
【０００７】
酸化性不純物による下部電極の酸化を防ぐために、下部電極の形成に先立って熱処理を行い、下地絶縁膜中の酸化性不純物を除去して膜を緻密化することが考えられる。この熱処理は、高温下で長時間行うことによって、膜を効果的に緻密化できる。
【０００８】
ところが、近年、ＤＲＡＭの微細化に伴って、ＭＯＳＦＥＴの隣接する不純物拡散層の間隔が益々小さくなってきている。従って、熱処理に際して、温度が高くなり過ぎ、或いは、時間が長くなり過ぎると、既に形成した不純物拡散層にドープした不純物が再拡散し、ＭＯＳＦＥＴの特性が低下する問題が新たに生じる。このため、温度及び時間の制御性を高めることによって、膜の緻密化に必要な最小限の熱処理を行う必要がある。
【０００９】
熱処理の方法としては、炉体内でのバッチ式の熱処理や、ランプを用いたＲＴＡ（Rapid Thermal Annealing）処理が知られている。炉体を用いた熱処理では、炉体が大きな熱容量を有してるため、処理温度の制御性は良いものの、処理時間の制御が容易でない問題があった。このため、例えば膜の緻密化に必要な熱処理温度に設定すると、熱処理時間が長くなり過ぎて、ＭＯＳＦＥＴの特性が低下するおそれがある。
【００１０】
一方、ランプを用いたＲＴＡ処理では、ウエハの表面を局所的に加熱して行うため、処理時間の制御性は高いものの、ウエハ内の温度の均一性が低い問題があった。ランプを用いたＲＴＡ処理では、ウエハ面内の温度を測定しながら行うが、測定部分の温度が所望の温度に達していても、絶縁膜の温度がその温度に達しないことが考えられ、膜の緻密化が不充分となるおそれがあった。
【００１１】
本発明は、上記に鑑み、ＭＩＭ型のキャパシタを備える半導体装置及びその製造方法であって、ＭＯＳＦＥＴの特性低下を抑制しつつ、下地絶縁膜中の酸化性不純物の下部電極への拡散を抑制できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、ＭＩＭ型キャパシタを備える半導体装置を製造する方法であって、
ウエハ上に絶縁膜を堆積するステップと、
前記絶縁膜を堆積したウエハを、予め所定温度に設定した加熱炉内に所定時間挿入し、前記絶縁膜を緻密化するステップと、
前記緻密化した絶縁膜に形成したキャパシタ収容孔内に、下部電極を構成する金属膜、容量絶縁膜、及び、上部電極を構成する金属膜を順次に堆積して、ＭＩＭ型キャパシタを形成するステップと、
を有することを特徴とする。
【００１３】
また、本発明の半導体装置は、ＭＩＭ型キャパシタを備える半導体装置であって、
キャパシタ収容孔を有する絶縁膜と、
前記キャパシタ収容孔の少なくとも側面に堆積した側壁窒化膜とを備え、
前記ＭＩＭ型キャパシタは、前記窒化膜を介して前記キャパシタ収容孔内に収容されていることを特徴とする。
【発明の効果】
【００１４】
本発明に係る半導体装置の製造方法によれば、絶縁膜を緻密化するステップに際して、絶縁膜を堆積したウエハを、予め所定温度に設定した加熱炉内に所定時間挿入することによって、ウエハ内の温度の均一性、及び、時間の制御性を高めることが出来る。従って、所要の温度下で短時間の熱処理を行うことによって、ＭＯＳＦＥＴの特性低下を抑制しつつも絶縁膜を充分に緻密化して、絶縁膜中の酸化性不純物の下部電極への拡散を抑制できる。
【００１５】
本発明に係る半導体装置の製造方法では、前記キャパシタ収容孔を形成するステップを、前記絶縁膜を緻密化するステップの前に有してもよい。この場合、好ましくは、前記絶縁膜を緻密化するステップを、オゾン雰囲気下で行う。キャパシタ収容孔内の絶縁膜の表面を効率的に緻密化でき、下部電極の酸化を効率的に抑制できる。
【００１６】
また、好ましくは、前記ＭＩＭ型キャパシタを形成するステップに先立って、前記キャパシタ収容孔の少なくとも側壁上にシリコン窒化膜を形成するステップを更に有する。絶縁膜の内部又は表面の不純物が下部電極側へ拡散することを抑制できると共に、絶縁膜が変形した際に、キャパシタの下部電極に応力が生じることを抑制できる。
【００１７】
本発明に係る半導体装置の製造方法では、前記キャパシタ収容孔を形成するステップを、前記絶縁膜を緻密化するステップの後に有してもよい。本発明に係る半導体装置の製造方法の好適な態様では、前記絶縁膜を緻密化するステップでは、ウエハを枚葉処理する。本発明に係る半導体装置の製造方法では、下部電極は、例えばＲｕ、Ｐｄ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、ＴｉＮ、ＭｏＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの金属膜で構成できる。
【発明を実施するための最良の形態】
【００１８】
以下に、添付図面を参照し、本発明の実施形態を更に詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の製造方法について、一製造段階を示す断面図である。先ず、シリコン基板１１の表面部分にＳＴＩ（Shallow Trench Isolation）型の素子分離構造１２を形成し、ＭＯＳＦＥＴを形成する素子形成領域３２を区画する。次いで、公知の方法を用いて、素子形成領域３２におけるシリコン基板１１上にゲート絶縁膜１３、ゲート電極１４、及び、ゲート電極１４を被覆するゲート電極保護膜１５を形成すると共に、ゲート電極１４に隣接するシリコン基板１１の表面部分に不純物を注入し、不純物拡散層を形成する。
【００１９】
素子形成領域３２の中央部に形成した不純物拡散層がソース拡散層１６ａで、両端部に形成した不純物拡散層がドレイン拡散層１６ｂであり、１つの素子形成領域３２には、ソース拡散層１６ａを共有して２つのＭＯＳＦＥＴが形成される。なお、図１において、素子分離構造１２上に延在するゲート電極１４は、他の領域で別の素子形成領域上に延在し、ＭＯＳＦＥＴを形成する。
【００２０】
ゲート電極保護膜１５を覆って全面に第１層間絶縁膜１７を堆積した後、第１層間絶縁膜１７を貫通してソース拡散層１６ａ及びドレイン拡散層１６ｂを露出させるコンタクトホール１８を開孔する。コンタクトホール１８の内部にリンドープ・多結晶シリコンから成るコンタクトプラグ１９を形成した後、第１層間絶縁膜１７及びコンタクトプラグ１９上に第２層間絶縁膜２０を堆積する。第２層間絶縁膜２０を貫通して、ソース拡散層１６ａに接続するコンタクトプラグ１９の頂部を露出するスルーホール２１を開孔した後、スルーホール２１内を導電材料で埋め込んで、プラグ２２を形成する。第２層間絶縁膜２０上に、プラグ２２に接続するビット線２３を形成した後、ビット線２３を覆うビット線保護膜２４を形成する。
【００２１】
ビット線保護膜２４を覆って第２層間絶縁膜２０上に第３層間絶縁膜２５を堆積した後、第３層間絶縁膜２５及び第２層間絶縁膜２０を貫通し、ドレイン拡散層１６ｂに接続するコンタクトプラグ１９の頂部を露出するスルーホール２６を開孔する。引き続き、スルーホール２６内にリンドープ・多結晶シリコンから成るプラグ２７を形成する。
【００２２】
ＣＶＤ法を用いて、第３層間絶縁膜２５及びプラグ２７上にエッチストッパ膜２８及びキャパシタ収容絶縁膜２９を順次に堆積した後、キャパシタ収容絶縁膜２９及びエッチストッパ膜２８を貫通し、プラグ２７の頂部を露出させる、シリンダ状のキャパシタ収容孔３０を開孔する。キャパシタ収容絶縁膜２９の堆積に際しては、シリンダ状のキャパシタ収容孔３０の形状制御を目的として、下層部分２９ａのエッチレートが上層部分２９ｂのエッチレートよりも大きくなるようにし、例えば下層部分２９ａをＢＰＳＧ（Boro-Phospho Silicate Glass）、上層部分２９ｂをＳｉＯ２でそれぞれ堆積する。キャパシタ収容絶縁膜２９の堆積に際しては、また、膜中に含まれる水分や副生成物を少なく出来る、プラズマＣＶＤ法を用いる。
【００２３】
引き続き、キャパシタ収容絶縁膜２９中の酸化性不純物を除去し、膜を緻密化させることを目的とする熱処理を行う。熱処理は、キャパシタ収容絶縁膜２９の表面やその付近の膜部分を効率的に緻密化させることを目的として、オゾン（Ｏ３）雰囲気中で行う。本実施形態では、この熱処理に際しては、ホットウォール型の炉体を用いたＲＴＡ処理を行う。
【００２４】
図２は、本実施形態の方法で用いるホットウォール型の炉体の構成を示す斜視図である。炉体４０は、円筒形の炉体本体４１と、炉体本体４１を支持する支持部４２とを備える。炉体本体４１は、炉体内部の温度を制御する機能を有し、炉体本体４１の内部には、円筒形のチャンバ４３と、チャンバ４３内にガスを供給するガス供給管４４が配設されている。
【００２５】
支持部４２は、炉体本体４１の下部に配設され、支持部４２の内部には、チャンバ４３内のガスを排出する排気装置４５や、ウエハ５１を昇降させるウエハ昇降装置４６が配設されている。炉体本体４１の底部近傍には、炉体本体４１の内部に対してウエハ５１を出し入れ可能なウエハ送入窓４７が形成され、その外側には、ウエハ送入窓４７を介して炉体本体４１の内部にウエハ５１を出し入れするウエハ送入装置４８が配設されている。
【００２６】
炉体４０を用いたＲＴＡ処理に際しては、炉体本体４１内部をオゾン雰囲気とする。また、従来と異なり、炉体本体４１内部へのウエハの送入に先立って、炉体本体４１内部を所定の温度に維持しておく。この状態で、ウエハ送入装置４８が、ウエハ送入窓４７を介して炉体本体４１の内部へウエハ５１を送入する。炉体本体４１の内部に送入されたウエハ５１は、炉体本体４１の中央に載置される。引き続き、ウエハ昇降装置４６が、ウエハ５１を炉体本体４１の頂部との間を往復させる。更に、ウエハ送入装置４８が炉体本体４１内からウエハ５１を送出することによって、処理を終了する。
【００２７】
上記ＲＴＡ処理では、１枚のウエハ５１に対する炉体本体４１の熱容量が充分に大きいと共に、炉体内部４１でウエハ５１を移動させながら行うため、熱処理に際して炉体本体４１内部での温度変化を極めて小さくできる。また、炉体本体４１へのウエハ５１の挿入及び炉体本体４１からのウエハ５１の送出を素早く行えるので、処理時間を正確に制御できる。従って、熱処理に際して、ウエハ５１内の温度の均一性、及び、時間の制御性の双方を高めることが出来る。なお、図２に示した構造を有する炉体は、例えばaxcelis社が提供している。
【００２８】
次いで、キャパシタ収容絶縁膜２９の内部又は表面の不純物の拡散を抑制するバッファ層として、キャパシタ収容孔３０の内部を含み全面に薄いＳｉＮ膜３１を成膜する。ＳｉＮ膜３１の成膜に際しては、５００℃以下の低温下での成膜が可能なＡＬＤ（Atomic Layer Deposition）法を用いる。ＳｉＮ膜３１を成膜することによって、金属材料で構成される下部電極の酸化を抑制できる。従って、キャパシタのリーク電流を低減させると共に均一化させることができる。
【００２９】
キャパシタ収容孔３０の底面及び側面にＳｉＮ膜３１を介して、ＴｉＮ膜を成膜した後、キャパシタ収容孔３０上に成膜されたＴｉＮ膜を除去し、下部電極を形成する。引き続き、キャパシタ収容孔３０内を含み全面にＡｌ２Ｏ３からなる容量絶縁膜を形成する。更に、容量絶縁膜上にＴｉＮからなる上部電極を形成することによってキャパシタを形成できる。キャパシタを覆う絶縁膜や、上部電極に接続する配線等を形成することによって、半導体装置を製造できる。
【００３０】
本実施形態によれば、キャパシタ収容絶縁膜２９の膜質の緻密化を目的とする熱処理に際して、図２に示した炉体４０を用いたＲＴＡ処理を行うことによって、熱処理に際して、ウエハ５１内の温度の均一性、及び、時間の制御性の双方を高めることが出来る。従って、高温で短時間の熱処理を行うことによって、ＭＯＳＦＥＴの特性低下を抑制しつつもキャパシタ収容絶縁膜２９の膜質を効果的に緻密化し、キャパシタ収容絶縁膜２９中の酸化性不純物の下部電極への拡散を抑制できる。
【００３１】
ところで、半導体装置の形成に際しては、上記熱処理の後に行う熱処理に際して、キャパシタ収容絶縁膜２９の形状が変化し、その表面が移動することが考えられる。キャパシタ収容絶縁膜２９の表面が移動すると、下部電極及び容量絶縁膜に歪みが生じることによって、容量絶縁膜のリーク電流が増大するおそれがある。
【００３２】
上記に対して、本実施形態では、キャパシタ収容絶縁膜２９とキャパシタとの間にＳｉＮ膜３１を介在させることによって、キャパシタ収容絶縁膜２９の形状変化に際して、下部電極及び容量絶縁膜に生じる応力を抑制し、歪みが生じることを抑制できる。従って、キャパシタのリーク電流の増大を抑制できると共に、信頼性を向上できる。
【００３３】
なお、キャパシタ収容絶縁膜２９の膜質の緻密化を目的とする熱処理は、キャパシタ収容孔３０の開孔に先立って行ってもよく、或いは、ＳｉＮ膜３１の成膜後に行ってもよい。ＡＬＤ法を用いたＳｉＮ膜３１の成膜に際して、キャパシタ収容絶縁膜２９表面の不純物の影響が無視できない場合には、ＳｉＮ膜３１の成膜後に行うことが望ましい。
【００３４】
上記実施形態では、下部電極にＴｉＮを、容量絶縁膜にＡｌ２Ｏ３をそれぞれ用いたが、下部電極や容量絶縁膜の材料はこれらに限定されない。下部電極として、例えばＲｕ、Ｐｔなどの金属や、ＷＮなどの金属化合物を用いてもよく、容量絶縁膜として、例えばＨｆＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、ＺｒＯ２、ＢａＳｒＴｉＯ３（ＢＳＴＯ）、ＳｒＴｉＯ３（ＳＴＯ）や、それらの混晶を用いてもよい。
【００３５】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図２】ホットウォール型の炉体の構成を示す斜視図である。
【符号の説明】
【００３７】
１１：シリコン基板
１２：素子分離構造
１３：ゲート絶縁膜
１４：ゲート電極
１５：ゲート電極保護膜
１６ａ：ソース拡散層
１６ｂ：ドレイン拡散層
１７：第１層間絶縁膜
１８：コンタクトホール
１９：コンタクトプラグ
２０：第２層間絶縁膜
２１：スルーホール
２２：プラグ
２３：ビット線
２４：ビット線保護膜
２５：第３層間絶縁膜
２６：スルーホール
２７：プラグ
２８：エッチストッパ膜
２９：キャパシタ収容絶縁膜
２９ａ：キャパシタ収容絶縁膜の下層部分
２９ｂ：キャパシタ収容絶縁膜の上層部分
３０：キャパシタ収容孔
３１：ＳｉＮ膜
３２：素子形成領域
４０：炉体
４１：炉体本体
４２：支持部
４３：チャンバ
４４：ガス供給管
４５：排気装置
４６：ウエハ昇降装置
４７：ウエハ送入窓
４８：ウエハ送入装置
５１：ウエハ
【図１】
2008130614.tif 000003
【図２】
2008130614.tif 000004