(57)【要約】【課題】低価格で校正時間が短いＲＣキャリブレーション回路を提供する。【解決手段】このＲＣキャリブレーション回路では、基準クロック信号ＲｅｆＣＬＫを２分周して分周信号ＶＩＮを生成し、分周信号ＶＩＮの立ち上がりエッジに応答してキャパシタを充電し、キャパシタの端子間電圧ＶＯＵＴが基準電圧Ｖｒｅｆを超えたとき、基準クロック信号ＲｅｆＣＬＫのレベルに応じてカウント値Ｃ１〜ＣＮが増加または減少し、カウント値Ｃ１〜ＣＮによってＲＣフィルタ回路およびＲＣリファレンス回路３の時定数を制御する。したがって、従来の遅延器７５やラッチ回路７６が不要となる。【選択図】図１
2008017287.tif 000002
【特許請求の範囲】
【請求項１】
ＲＣフィルタ回路の時定数を校正するＲＣキャリブレーション回路であって、
基準クロック信号を発生する基準信号発生器、
前記基準クロック信号を分周して分周信号を出力する分周器、
キャパシタと、前記分周信号の前縁に応答して前記キャパシタを充電し、前記分周信号の後縁に応答して前記キャパシタを放電させる充放電回路とを含み、時定数の調整が可能なＲＣリファレンス回路、
前記キャパシタの端子間電圧が基準電圧を超えたことに応じてカウント指示信号を出力する電圧比較器、および
前記基準クロック信号が第１の論理レベルである期間に前記カウント指示信号が出力された場合はカウント値が増加し、前記基準クロック信号が第２の論理レベルである期間に前記カウント指示信号が出力された場合は前記カウント値が減少し、前記カウント値によって前記ＲＣフィルタ回路および前記ＲＣリファレンス回路の時定数を調整する加減算カウンタを備える、ＲＣキャリブレーション回路。
【請求項２】
ＲＣフィルタ回路の時定数を校正するＲＣキャリブレーション回路であって、
基準クロック信号を発生する基準信号発生器、
前記基準クロック信号の前縁に応答して、デューティ比が５０％よりも高い切換信号を出力する信号発生回路、
キャパシタと、前記切換信号の前縁に応答して前記キャパシタを充電し、前記切換信号の後縁に応答して前記キャパシタを放電させる充放電回路とを含み、時定数の調整が可能なＲＣリファレンス回路、
前記キャパシタの端子間電圧が基準電圧を超えたことに応じてカウント指示信号を出力する電圧比較器、および
前記基準クロック信号が第１の論理レベルである期間に前記カウント指示信号が出力された場合はカウント値が増加し、前記基準クロック信号が第２の論理レベルである期間に前記カウント指示信号が出力された場合は前記カウント値が減少し、前記カウント値によって前記ＲＣフィルタ回路および前記ＲＣリファレンス回路の時定数を調整する加減算カウンタを備える、ＲＣキャリブレーション回路。
【請求項３】
前記キャパシタは、前記ＲＣリファレンス回路の出力ノードと接地電位のラインとの間に接続され、前記加減算カウンタのカウント値に応じて容量値が変化する可変容量回路を含み、
前記充放電回路は、
抵抗素子と、
前記切換信号の前縁に応答して前記抵抗素子を電源電位のラインと前記出力ノードとの間に接続し、前記切換信号の後縁に応答して前記出力ノードを接地電位のラインに接続する切換回路とを含む、請求項１または請求項２に記載のＲＣキャリブレーション回路。
【請求項４】
前記キャパシタは前記ＲＣリファレンス回路の出力ノードと接地電位のラインとの間に接続され、
前記充放電回路は、
前記加減算カウンタのカウント値に応じて抵抗値が変化する可変抵抗回路と、
前記切換信号の前縁に応答して前記可変抵抗回路を電源電位のラインと前記ＲＣリファレンス回路の出力ノードとの間に接続し、前記切換信号の後縁に応答して前記出力ノードを接地電位のラインに接続する切換回路とを含む、請求項１または請求項２に記載のＲＣキャリブレーション回路。
【請求項５】
ＲＣフィルタ回路と、請求項１から請求項４までのいずれかに記載のＲＣキャリブレーション回路とを備える、ＲＣキャリブレーション機能付ＲＣフィルタ回路。
【請求項６】
時定数を校正するＲＣキャリブレーション機能付ＲＣフィルタ回路であって、
基準クロック信号を発生する基準信号発生器、
前記基準クロック信号を分周して分周信号を出力する分周器、
キャパシタと、抵抗素子と、前記分周信号の前縁に応答して前記キャパシタを充電し、前記分周信号の後縁に応答して前記キャパシタを放電させる切換回路とを含み、時定数の調整が可能なＲＣフィルタ回路、
前記キャパシタの端子間電圧が基準電圧を超えたことに応じてカウント指示信号を出力する電圧比較器、および
前記基準クロック信号が第１の論理レベルである期間に前記カウント指示信号が出力された場合はカウント値が増加し、前記基準クロック信号が第２の論理レベルである期間に前記カウント指示信号が出力された場合は前記カウント値が減少し、前記カウント値によって前記ＲＣフィルタ回路の時定数を調整する加減算カウンタを備える、ＲＣキャリブレーション機能付ＲＣフィルタ回路。
【請求項７】
時定数を校正するＲＣキャリブレーション機能付ＲＣフィルタ回路であって、
基準クロック信号を発生する基準信号発生器、
前記基準クロック信号の前縁に応答して、デューティ比が５０％よりも高い切換信号を出力する信号発生回路、
キャパシタと、抵抗素子と、前記切換信号の前縁に応答して前記キャパシタを充電し、前記切換信号の後縁に応答して前記キャパシタを放電させる切換回路とを含み、時定数の調整が可能なＲＣフィルタ回路、
前記キャパシタの端子間電圧が基準電圧を超えたことに応じてカウント指示信号を出力する電圧比較器、および
前記基準クロック信号が第１の論理レベルである期間に前記カウント指示信号が出力された場合はカウント値が増加し、前記基準クロック信号が第２の論理レベルである期間に前記カウント指示信号が出力された場合は前記カウント値が減少し、前記カウント値によって前記ＲＣフィルタ回路の時定数を調整する加減算カウンタを備える、ＲＣキャリブレーション機能付ＲＣフィルタ回路。
【請求項８】
前記キャパシタは、前記ＲＣフィルタ回路の入力ノードと出力ノードの間に接続され、前記加減算カウンタのカウント値に応じて容量値が変化する可変容量回路を含み、
前記ＲＣフィルタ回路は、さらに、電源電位のラインと前記入力ノードとの間に接続され、前記時定数の校正時に導通するスイッチング素子を含み、
前記切換回路は、前記切換信号の前縁に応答して前記抵抗素子を前記出力ノードと前記接地電位のラインとの間に接続し、前記切換信号の後縁に応答して前記入力ノードと前記出力ノードを接続する、請求項６または請求項７に記載のＲＣキャリブレーション機能付ＲＣフィルタ回路。
【請求項９】
請求項５から請求項８までのいずれかに記載のＲＣキャリブレーション機能付ＲＣフィルタ回路を用いて不要な周波数帯域の信号を除去する、受信チューナ。
【請求項１０】
請求項９に記載の受信チューナを用いて所望の電波を受信する、携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＲＣキャリブレーション回路と、それを用いたＲＣキャリブレーション機能付ＲＣフィルタ回路、受信チューナおよび携帯端末に関し、特に、ＲＣフィルタ回路の時定数を校正するＲＣキャリブレーション回路と、それを用いたＲＣキャリブレーション機能付ＲＣフィルタ回路、受信チューナおよび携帯端末に関する。
【背景技術】
【０００２】
近年、ＴＶの受信チューナのＩＣ化が非常に盛んになってきた。これは携帯端末でＴＶを受信するためである。携帯端末に受信チューナを搭載するには小型化が必須であり、すなわち、それは受信チューナのＩＣ化が必須ということである。受信チューナで使用されているベースバンドフィルタ（ＢＢＦ）は、受信チューナが所望波とともに受信した妨害波を除去するものであり、チューナの受信特性にとって重要な回路である。妨害波を正確に落とすためには、ＢＢＦのカットオフ特性が重要であるが、ＢＢＦを構成する素子のばらつきや環境の変化によって、チップ毎にカットオフ特性もばらつき、妨害波の除去が不十分になる場合がある。
【０００３】
ＢＢＦのカットオフ特性は回路を構成するＲＣ時定数が支配的であり、ＲＣ時定数を一定に保つことができれば、安定したカットオフ特性を得ることができる。そこで、ＲＣキャリブレーション回路によって、ＢＢＦのＲＣ時定数を一定に校正する手法がよく取られている。
【０００４】
図１４は、従来のＲＣキャリブレーション回路７０の構成を示すブロック図である。図１４において、このＲＣキャリブレーション回路７０は、基準信号発生器７１、８分周器７２、ＲＣリファレンス回路７３、電圧比較器７４、遅延器７５、ラッチ回路７６および加減算カウンタ７７を備える。このＲＣキャリブレーション回路７０は、信号がＲＣリファレンス回路７３を通過したときの遅延時間、すなわち、信号ＶＩＮと信号Ｄの遅延時間を計測し、この遅延時間を一定に保つように動作することにより、間接的にＲＣフィルタ回路７８の時定数を一定に校正するものである。ＲＣフィルタ回路７８は、ＢＢＦに限定されるものではなく、抵抗素子ＲとキャパシタＣで構成される全てのフィルタ回路を表している。
【０００５】
詳しく説明すると、基準信号発生器７１は、ＲＣキャリブレーション回路７０の動作タイミングを制御する基準クロック信号ＲｅｆＣＬＫを出力する。８分周器７２は、基準クロック信号ＲｅｆＣＬＫを８分周して分周信号ＶＩＮを生成する。ＲＣリファレンス回路７３は、ＲＣフィルタ回路７８の時定数を校正するために、校正の対象となるＲＣ時定数をパラメータとして持つ回路であり、分周信号ＶＩＮに応答して電圧ＶＯＵＴを出力する。
【０００６】
電圧比較器７４は、ＲＣリファレンス回路７３の出力電圧ＶＯＵＴと基準電圧Ｖｒｅｆの高低を比較し、比較結果を示す信号Ｄをラッチ回路７６に与える。ＶＯＵＴがＶｒｅｆよりも低い場合は信号Ｄは「Ｌ」レベルになり、ＶＯＵＴがＶｒｅｆよりも高い場合は信号Ｄは「Ｈ」レベルになる。信号Ｄは、信号ＶＩＮに対して、ＲＣリファレンス回路７３のＲＣ時定数に依存した遅延を持つ信号となる。
【０００７】
遅延器７５は、基準クロックＲｅｆＣＬＫを１６分周した信号ＣＮＴ  ＣＬＫと、基準クロックＲｅｆＣＬＫの１６倍の周期のラッチ制御信号ＬＡＴＣＨ  ＣＬＫを発生する。信号ＣＮＴは加減算カウンタ７７に与えられ、ラッチ制御信号ＬＡＴＣＨ  ＣＬＫはラッチ回路７６に与えられる。ラッチ回路７６は、ラッチ制御信号ＬＡＴＣＨ  ＣＬＫが立ち上がった時の信号Ｄのレベルをラッチし、ラッチしたレベルの信号ＬＡＴＣＨ  ＯＵＴを加減算カウンタ７７に与える。
【０００８】
信号ＬＡＴＣＨ  ＯＵＴが「Ｈ」レベルの場合は、加減算カウンタ７７は加算モードとなり、そのカウント信号Ｃ１〜ＣＮの値は信号ＣＮＴ  ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる毎に「１」増加する。逆に、信号ＬＡＴＣＨ  ＯＵＴが「Ｌ」レベルの場合は、加減算カウンタ７７は減算モードとなり、そのカウント信号Ｃ１〜ＣＮの値は信号ＣＮＴ  ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる毎に「１」減少する。
【０００９】
加減算カウンタ７７のカウント信号Ｃ１〜ＣＮは、ＲＣリファレンス回路７３およびＲＣフィルタ回路７８に与えられる。カウント信号Ｃ１〜ＣＮの値が増加した場合は、ＲＣリファレンス回路７３およびＲＣフィルタ回路７８の時定数は高くなり、カウントＣ１〜ＣＮの値が低下した場合は、ＲＣリファレンス回路７３およびＲＣフィルタ回路７８の時定数は低くなる。
【００１０】
図１５は、図１４に示したＲＣキャリブレーション回路７０の動作を示すタイムチャートである。ＲＣキャリブレーションの実行が指示されると、基準信号発生器７１によって基準クロック信号ＲｅｆＣＬＫが生成され、８分周器７２によって分周信号ＶＩＮが生成され、遅延器７５によってクロック信号ＣＬＫおよびラッチ制御信号ＬＡＴＣＨ  ＣＬＫが生成される。分周信号ＶＩＮの立ち上がりエッジに応答してＲＣリファレンス回路７３の出力電圧ＶＯＵＴが徐々に上昇し、分周信号ＶＩＮの立下りエッジに応答してＲＣリファレンス回路７３の出力電圧ＶＯＵＴが徐々に低下する。電圧ＶＯＵＴが基準電圧Ｖｒｅｆよりも低い場合は信号Ｄが「Ｌ」レベルとなり、電圧ＶＯＵＴが基準電圧Ｖｒｅｆよりも高い場合は信号Ｄが「Ｈ」レベルとなる。
【００１１】
ここで最も注目すべき信号は信号Ｄとラッチ制御信号ＬＡＴＣＨ  ＣＬＫであり、これら２つの信号ＤとＬＡＴＣＨ  ＣＬＫの立ち上がりのタイミングによって、加減算カウンタ７７の加算、減算が決定される。すなわち、信号Ｄの立ち上がりがラッチ制御信号ＬＡＴＣＨ  ＣＬＫの立ち上がりよりも早い場合は、ラッチ制御信号ＬＡＴＣＨ  ＣＬＫが立ち上がると信号ＬＡＴＣＨ  ＯＵＴが「Ｈ」レベルになり、加減算カウンタ７７は加算モードとなり、信号ＣＮＴ  ＣＬＫの立ち上がりで加減算カウンタ７７のカウント信号Ｃ１〜ＣＮの値が「１」増加する。逆に、信号Ｄの立ち上がりがラッチ制御信号ＬＡＴＣＨ  ＣＬＫの立ち上がりよりも遅い場合は、ラッチ制御信号ＬＡＴＣＨ  ＣＬＫが立ち上がると信号ＬＡＴＣＨ  ＯＵＴが「Ｌ」レベルになり、加減算カウンタ７７は減算モードとなり、信号ＣＮＴ  ＣＬＫの立ち上がりで加減算カウンタ７７のカウント信号Ｃ１〜ＣＮの値が「１」減少する。
【００１２】
換言すると、信号ＶＩＮに対する信号Ｄの遅延時間が基準時間より短い場合はＲＣファレンス回路７３の時定数を増加させ、信号ＶＩＮに対する信号Ｄの遅延時間が基準時間より長い場合はＲＣファレンス回路７３の時定数を減少させる。ＲＣファレンス回路７３の抵抗値は連続的ではなく、離散的に変化するので、信号ＶＩＮに対する信号Ｄの遅延時間が基準値と同一になることはない。しかし、最適値付近では加減算カウンタ７７が加算と減算を交互に繰り返すことになるので、そのような動作になったときに、キャリブレーションを終了する。
【００１３】
このように、ＲＣキャリブレーション回路７０は、ＲＣリファレンス回路７３のＲＣ時定数を調整することにより、ＲＣフィルタ回路７８の時定数を間接的に調整する。すなわち、ＲＣリファレンス回路７３のＲＣ時定数を最適値に調整すると、ＲＣフィルタ回路７８のＲＣ時定数も最適値になり、ＲＣフィルタ回路７８は最適なカットオフ特性を得る。したがって、ＲＣキャリブレーション回路７０によれば、チップ毎の素子ばらつき、電源電圧のばらつき、温度変化など、様々な環境下でも、ＲＣフィルタ回路７８のＲＣ時定数を一定に保つことができる。このような手法は、たとえば特許文献１に記載されている。
【特許文献１】特表２００３−５１６０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、従来のＲＣキャリブレーション回路７０は多くの回路７１〜７７を含んでいたので、チップ面積が大きくなり、コスト高になるという問題があった。
【００１５】
また、従来のＲＣキャリブレーション回路７０には、校正時間が長いという問題があった。
【００１６】
それゆえに、この発明の主たる目的は、低価格で校正時間が短いＲＣキャリブレーション回路と、それを用いたＲＣキャリブレーション機能付ＲＣフィルタ回路、受信チューナおよび携帯端末を提供することである。
【課題を解決するための手段】
【００１７】
この発明に係るＲＣキャリブレーション回路は、ＲＣフィルタ回路の時定数を校正するＲＣキャリブレーション回路であって、基準クロック信号を発生する基準信号発生器、基準クロック信号を分周して分周信号を出力する分周器、キャパシタと、分周信号の前縁に応答してキャパシタを充電し、分周信号の後縁に応答してキャパシタを放電させる充放電回路とを含み、時定数の調整が可能なＲＣリファレンス回路、キャパシタの端子間電圧が基準電圧を超えたことに応じてカウント指示信号を出力する電圧比較器、および基準クロック信号が第１の論理レベルである期間にカウント指示信号が出力された場合はカウント値が増加し、基準クロック信号が第２の論理レベルである期間にカウント指示信号が出力された場合はカウント値が減少し、カウント値によってＲＣフィルタ回路およびＲＣリファレンス回路の時定数を調整する加減算カウンタを備えたものである。
【００１８】
したがって、加減算カウンタを基準信号発生器と電圧比較器により調整することができるので、従来の回路にあった遅延器やラッチ回路が不要となり、ＲＣキャリブレーション回路を必要最低限の回路で構成できる。よって、チップ面積の縮小化と低コスト化を図ることができる。また、校正の１サイクルが短くなるので、校正開始から完了までの時間を短くすることができ、高速なＲＣキャリブレーション回路を実現することができる。
【００１９】
また、この発明に係る他のＲＣキャリブレーション回路は、ＲＣフィルタ回路の時定数を校正するＲＣキャリブレーション回路であって、基準クロック信号を発生する基準信号発生器、基準クロック信号の前縁に応答して、デューティ比が５０％よりも高い切換信号を出力する信号発生回路、キャパシタと、切換信号の前縁に応答してキャパシタを充電し、切換信号の後縁に応答してキャパシタを放電させる充放電回路とを含み、時定数の調整が可能なＲＣリファレンス回路、キャパシタの端子間電圧が基準電圧を超えたことに応じてカウント指示信号を出力する電圧比較器、および基準クロック信号が第１の論理レベルである期間にカウント指示信号が出力された場合はカウント値が増加し、基準クロック信号が第２の論理レベルである期間にカウント指示信号が出力された場合はカウント値が減少し、カウント値によってＲＣフィルタ回路およびＲＣリファレンス回路の時定数を調整する加減算カウンタを備えたものである。この場合は、校正の１サイクルがさらに短くなり、より高速なＲＣキャリブレーション回路を実現することができる。
【００２０】
好ましくは、キャパシタは、ＲＣリファレンス回路の出力ノードと接地電位のラインとの間に接続され、加減算カウンタのカウント値に応じて容量値が変化する可変容量回路を含み、充放電回路は、抵抗素子と、切換信号の前縁に応答して抵抗素子を電源電位のラインと出力ノードとの間に接続し、切換信号の後縁に応答して出力ノードを接地電位のラインに接続する切換回路とを含む。この場合は、ＲＣ時定数を容易に調整することができる。また、放電時にはキャパシタの端子間を短絡するので、キャパシタの放電時間を短縮することができ、校正の１サイクルを短くすることができる。したがって、より高速なＲＣキャリブレーション回路を実現することができる。
【００２１】
また好ましくは、キャパシタはＲＣリファレンス回路の出力ノードと接地電位のラインとの間に接続され、充放電回路は、加減算カウンタのカウント値に応じて抵抗値が変化する可変抵抗回路と、切換信号の前縁に応答して可変抵抗回路を電源電位のラインとＲＣリファレンス回路の出力ノードとの間に接続し、切換信号の後縁に応答して出力ノードを接地電位のラインに接続する切換回路とを含む。この場合は、ＲＣ時定数を容易に調整することができる。また、放電時にはキャパシタの端子間を短絡するので、キャパシタの放電時間を短縮することができ、校正の１サイクルを短くすることができる。したがって、より高速なＲＣキャリブレーション回路を実現することができる。
【００２２】
また、この発明に係るＲＣキャリブレーション機能付ＲＣフィルタ回路は、ＲＣフィルタ回路と、上記ＲＣキャリブレーション回路とを備えたものである。したがって、時定数校正機能を有しながら、それでいてレイアウト面積が小さく、校正時間が短いフィルタ回路を実現できる。
【００２３】
また、この発明に係る他のＲＣキャリブレーション機能付ＲＣフィルタ回路は、時定数を校正するＲＣキャリブレーション機能付ＲＣフィルタ回路であって、基準クロック信号を発生する基準信号発生器、基準クロック信号を分周して分周信号を出力する分周器、キャパシタと、抵抗素子と、分周信号の前縁に応答してキャパシタを充電し、分周信号の後縁に応答してキャパシタを放電させる切換回路とを含み、時定数の調整が可能なＲＣフィルタ回路、キャパシタの端子間電圧が基準電圧を超えたことに応じてカウント指示信号を出力する電圧比較器、および基準クロック信号が第１の論理レベルである期間にカウント指示信号が出力された場合はカウント値が増加し、基準クロック信号が第２の論理レベルである期間にカウント指示信号が出力された場合はカウント値が減少し、カウント値によってＲＣフィルタ回路の時定数を調整する加減算カウンタを備えたものである。この場合は、ＲＣフィルタ回路のＲＣ時定数を直接調整するので、ＲＣリファレンス回路の分だけ回路面積を縮小することができる。特に、ＲＣフィルタ回路が簡素な回路である場合に有効である。
【００２４】
また、この発明に係るさらに他のＲＣキャリブレーション機能付ＲＣフィルタ回路は、時定数を校正するＲＣキャリブレーション機能付ＲＣフィルタ回路であって、基準クロック信号を発生する基準信号発生器、基準クロック信号の前縁に応答して、デューティ比が５０％よりも高い切換信号を出力する信号発生回路、キャパシタと、抵抗素子と、切換信号の前縁に応答してキャパシタを充電し、切換信号の後縁に応答してキャパシタを放電させる切換回路とを含み、時定数の調整が可能なＲＣフィルタ回路、キャパシタの端子間電圧が基準電圧を超えたことに応じてカウント指示信号を出力する電圧比較器、および基準クロック信号が第１の論理レベルである期間にカウント指示信号が出力された場合はカウント値が増加し、基準クロック信号が第２の論理レベルである期間にカウント指示信号が出力された場合はカウント値が減少し、カウント値によってＲＣフィルタ回路の時定数を調整する加減算カウンタを備えたものである。この場合も、ＲＣフィルタ回路のＲＣ時定数を直接調整するので、ＲＣリファレンス回路の分だけ回路面積を縮小することができる。
【００２５】
好ましくは、キャパシタは、ＲＣフィルタ回路の入力ノードと出力ノードの間に接続され、加減算カウンタのカウント値に応じて容量値が変化する可変容量回路を含み、ＲＣフィルタ回路は、さらに、電源電位のラインと入力ノードとの間に接続され、時定数の校正時に導通するスイッチング素子を含み、切換回路は、切換信号の前縁に応答して抵抗素子を出力ノードと接地電位のラインとの間に接続し、切換信号の後縁に応答して入力ノードと出力ノードを接続する。この場合は、キャパシタの容量値を容易に調整することができる。また、放電時にはキャパシタの端子間を短絡するので、キャパシタの放電時間を短縮することができ、校正の１サイクルを短くすることができる。したがって、より高速なＲＣキャリブレーション回路を実現することができる。
【００２６】
また、この発明に係る受信チューナは、上記ＲＣキャリブレーション機能付ＲＣフィルタ回路を用いて不要な周波数帯域の信号を除去するものである。これにより、安価で受信特性が良好な受信チューナを実現することができる。
【００２７】
また、この発明に係る携帯端末は、上記受信チューナを用いて所望の電波を受信するものである。これにより、安価で受信性能が良い通信端末を実現することができる。
【発明の効果】
【００２８】
以上のように、この発明によれば、低価格で校正時間が短いＲＣキャリブレーション回路と、それを用いたＲＣフィルタ回路、受信チューナおよび携帯端末を提供することができる。
【発明を実施するための最良の形態】
【００２９】
[実施の形態１]
図１は、この発明の実施の形態１によるＲＣキャリブレーション回路の構成を示すブロック図である。図１において、このＲＣキャリブレーション回路は、基準信号発生器１、２分周器２、ＲＣリファレンス回路３、電圧比較器４、および加減算カウンタ５を備える。
【００３０】
基準信号発生器１は、基準クロック信号ＲｅｆＣＬＫを生成する。２分周器２は、基準クロック信号ＲｅｆＣＬＫを２分周して分周信号ＶＩＮを出力する。分周信号ＶＩＮは、クロック信号ＲｅｆＣＬＫの２倍の周期のクロック信号となる。ＲＣリファレンス回路３は、キャパシタと抵抗素子を含み、分周信号ＶＩＮが「Ｈ」レベルの期間は抵抗素子を介してキャパシタを充電し、分周信号ＶＩＮが「Ｌ」レベルの期間は抵抗素子を介してキャパシタを放電させ、キャパシタの端子間電圧ＶＯＵＴを出力する。キャパシタの容量値と抵抗素子の抵抗値とのうちの少なくとも一方は調整可能になっており、ＲＣリファレンス回路３のＲＣ時定数は調整可能になっている。電圧比較器４は、ＲＣリファレンス回路３の出力電圧ＶＯＵＴと基準電圧Ｖｒｅｆの高低を比較し、比較結果を示す信号Ｄを出力する。
【００３１】
加減算カウンタ５は、基準クロック信号ＲｅｆＣＬＫと信号Ｄを受ける。基準クロック信号ＲｅｆＣＬＫが「Ｈ」レベルの期間に信号Ｄが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた場合は、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値は「１」増加する。逆に、基準クロック信号ＲｅｆＣＬＫが「Ｌ」レベルの期間に信号Ｄが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた場合は、加減算カウンタ５のカウント値Ｃ１〜ＣＮは「１」減少する。なお、カウント信号Ｃ１〜ＣＮは、Ｎ桁の２進数の数字を示している。
【００３２】
加減算カウンタ５の出力信号Ｃ１〜ＣＮは、ＲＣリファレンス回路３と図示しないＲＣフィルタ回路に与えられる。カウント値Ｃ１〜ＣＮが増加した場合は、ＲＣリファレンス回路３およびＲＣフィルタ回路の時定数は高くなり、カウント値Ｃ１〜ＣＮが低下した場合は、ＲＣリファレンス回路３およびＲＣフィルタ回路の時定数は低くなる。
【００３３】
図２は、図１に示したＲＣキャリブレーション回路の動作を示すタイムチャートである。基準クロック信号ＲｅｆＣＬＫが「Ｈ」レベルに立ち上げられると（時刻ｔ１）、分周信号ＶＩＮも「Ｈ」レベルに立ち上げられ、ＲＣリファレンス回路３でキャパシタの充電が開始されて電圧ＶＯＵＴが徐々に上昇する。
【００３４】
電圧ＶＯＵＴが基準電圧Ｖｒｅｆを超えると（時刻ｔ２）、信号Ｄが「Ｈ」レベルに立上げられる。基準クロック信号ＲｅｆＣＬＫが「Ｈ」レベルの期間（時刻ｔ１〜ｔ３）に信号Ｄが「Ｈ」レベルに立上げられた場合は、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値が「１」増加してＲＣリファレンス回路３およびＲＣフィルタ回路の時定数は高くなる。基準クロック信号ＲｅｆＣＬＫが「Ｌ」レベルの期間（時刻ｔ３〜ｔ４）に信号Ｄが「Ｈ」レベルに立上げられた時に場合は、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値が「１」減少してＲＣリファレンス回路３およびＲＣフィルタ回路の時定数は低くなる。図２では、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値は「１」増加する。
【００３５】
基準クロック信号ＲｅｆＣＬＫが「Ｌ」レベルに立ち下げられた後、再度「Ｈ」レベルに立ち上げられると（時刻ｔ４）、分周信号ＶＩＮが「Ｌ」レベルに立ち下げられ、ＲＣリファレンス回路３でキャパシタの放電が開始されて電圧ＶＯＵＴが徐々に下降する。電圧ＶＯＵＴが基準電圧Ｖｒｅｆよりも低くなると（時刻ｔ５）、信号Ｄが「Ｌ」レベルに立ち下げられる。基準クロック信号ＲｅｆＣＬＫが「Ｌ」レベルに立ち下げられた後、再度「Ｈ」レベルに立ち上げられると（時刻ｔ６）、上記の校正サイクル（時刻ｔ１〜ｔ６）が再度行なわれる。校正サイクルを繰り返し行なって、加減算カウンタ５が加算、減算を交互に繰り返したところで校正を終了する。
【００３６】
以上の動作によって、信号Ｄが「Ｈ」レベルになる時間が基準クロック信号ＲｅｆＣＬＫの半周期にほぼ等しくなるように、ＲＣリファレンス回路３のＲＣ時定数が調整される。すなわち、ＲＣリファレンス回路３および図示しないＲＣフィルタ回路のＲＣ時定数はほぼ一定の値になる。したがって、基準クロック信号ＲｅｆＣＬＫの周期を適切な値に設定することにより、常に最適なＲＣ時定数を得ることができる。
【００３７】
この実施の形態１では、基準クロック信号ＲｅｆＣＬＫが従来の信号ＲｅｆＣＬＫとＬＡＴＣＨ  ＯＵＴの役割を受け持ち、信号Ｄが従来の信号ＤとＣＮＴ  ＣＬＫの役割を受け持つ。したがって、従来の遅延器７５やラッチ回路７６が不要であり、それらの分だけチップ面積の縮小化と低価格化を図ることができる。
【００３８】
また、校正動作が簡略化されるので、従来の回路に比べて１回の校正時間が短くなる。したがって、環境温度の変化などによるＲＣ時定数の変化に迅速に対応することができる。
【００３９】
図３(ａ）は図１４で示した従来のＲＣキャリブレーション回路７０の校正動作を示すタイムチャートであり、図３(ｂ）は図１で示したＲＣキャリブレーション回路の校正動作を示すタイムチャートである。図３（ａ）（ｂ）から分かるように、本実施の形態１の回路の動作時間は従来の回路の１／８になっている。また、回路の動作時間が１／８になることにより、消費電力も１／８になる。
【００４０】
なお、本実施の形態１のＲＣキャリブレーション回路では、キャパシタの充電時間と放電時間が等しい。また、信号ＶＩＮが「Ｈ」レベルの期間に基準クロック信号ＲｅｆＣＬＫが反転する必要がある。したがって、信号ＶＩＮはデューティ比５０％で、周期が基準クロック信号ＲｅｆＣＬＫの２倍以上であることが必要である。一方、信号ＶＩＮの周期は、校正サイクルの時間を決めているため、できる限り短い方がよい。以上より、本実施の形態１において、信号ＶＩＮはデューティ比５０％で、周期が基準クロック信号ＲｅｆＣＬＫの２倍のものが最も適切である。このため本実施の形態１では、基準信号発生器１とＲＣリファレンス回路３の間に２分周器２を挿入して信号ＶＩＮを生成している。
【００４１】
[実施の形態２]
図４は、この発明の実施の形態２によるＲＣキャリブレーション回路の構成を示すブロック図であって、図１と対比される図である。図４を参照して、このＲＣキャリブレーション回路が図１のＲＣキャリブレーション回路と異なる点は、２分周器２およびＲＣリファレンス回路３がそれぞれインパルス発生回路６およびＲＣリファレンス回路７で置換されている点である。インパルス発生回路６は、基準クロック信号ＲｅｆＣＬＫに同期して信号ｃａｌＳＷを生成する。この信号ｃａｌＳＷは、通常は「Ｈ」レベルであり、基準クロック信号ＲｅｆＣＬＫの立ち上がりエッジに応答してパルス的に「Ｌ」レベルになる。
【００４２】
ＲＣリファレンス回路７は、図５に示すように、可変容量回路１０、抵抗素子１３および切換回路１４を含む。可変容量回路１０は、キャパシタ１１．１〜１１．ＮおよびＮチャネルＭＯＳトランジスタ１２．１〜１２．Ｎを含む。キャパシタ１１．１〜１１．Ｎの一方電極はともにＲＣリファレンス回路７の出力ノードＮ１０に接続される。ＮチャネルＭＯＳトランジスタ１２．１〜１２．Ｎのドレインはそれぞれキャパシタ１１．１〜１１．Ｎの他方電極に接続され、それらのソースはともに接地電位ＧＮＤのラインに接続され、それらのゲートはそれぞれ加減算カウンタ５の出力信号Ｃ１〜ＣＮを受ける。キャパシタ１１．１の容量値をｃとすると、キャパシタ１１．１〜１１．Ｎの容量値は、それぞれｃ，２ｃ，２２ｃ，…，２Ｎ−１ｃに設定されている。したがって、可変容量回路１０の容量値は、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値に応じて増減する。
【００４３】
切換回路１４は、ＮチャネルＭＯＳトランジスタ１５およびＰチャネルＭＯＳトランジスタ１６を含む。ＮチャネルＭＯＳトランジスタ１５のドレインは電源電位ＶＤＤを受け、そのソースは抵抗素子１３を介して出力ノードＮ１０に接続され、そのゲートはインパルス発生回路６の出力信号ｃａｌＳＷを受ける。ＰチャネルＭＯＳトランジスタ１６のソースは出力ノードＮ１０に接続され、そのドレインは接地電位ＧＮＤを受け、そのゲートは信号ｃａｌＳＷを受ける。
【００４４】
信号ｃａｌＳＷが「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ１５が導通するとともにＰチャネルＭＯＳトランジスタ１６が非導通となり、電源電位ＶＤＤのラインからＮチャネルＭＯＳトランジスタ１５および抵抗素子１３を介して出力ノードＮ１０に電流が流入し、抵抗素子１３の抵抗値と可変容量回路１０の容量値との積であるＲＣ時定数に応じた速さで出力ノードＮ１０の電位ＶＯＵＴが上昇する。
【００４５】
信号ｃａｌＳＷが「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ１５が非導通になるとともにＰチャネルＭＯＳトランジスタ１６が導通し、出力ノードＮ１０からＰチャネルＭＯＳトランジスタ１６を介して接地電位ＧＮＤのラインに電流が流出し、出力ノードＮ１０の電位ＶＯＵＴが低下する。ＰチャネルＭＯＳトランジスタ１６の電流駆動能力は十分大きく設定されているので、出力ノードＮ１０の電位ＶＯＵＴは瞬時に低下する。
【００４６】
図６は、図４に示したＲＣキャリブレーション回路の動作を示すタイムチャートである。図６において、基準クロック信号ＲｅｆＣＬＫが「Ｈ」レベルに立ち上げられると（時刻ｔ１）、信号ｃａｌＳＷも「Ｈ」レベルに立ち上げられ、ＲＣリファレンス回路７でキャパシタの充電が開始されて電圧ＶＯＵＴが徐々に上昇する。
【００４７】
電圧ＶＯＵＴが基準電圧Ｖｒｅｆを超えると（時刻ｔ２）、信号Ｄが「Ｈ」レベルに立上げられる。基準クロック信号ＲｅｆＣＬＫが「Ｈ」レベルの期間（時刻ｔ１〜ｔ３）に信号Ｄが「Ｈ」レベルに立上げられた場合は、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値が「１」増加してＲＣリファレンス回路３およびＲＣフィルタ回路の時定数は高くなる。基準クロック信号ＲｅｆＣＬＫが「Ｌ」レベルの期間（時刻ｔ３〜ｔ４）に信号Ｄが「Ｈ」レベルに立上げられた時に場合は、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値が「１」減少してＲＣリファレンス回路３およびＲＣフィルタ回路の時定数は低くなる。図６では、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値は増加する。
【００４８】
基準クロック信号ＲｅｆＣＬＫが「Ｌ」レベルに立ち下げられた後、再度「Ｈ」レベルに立ち上げられると（時刻ｔ４）、信号ｃａｌＳＷが「Ｌ」レベルに立ち下げられ、ＲＣリファレンス回路７のキャパシタ１１．１〜１１．Ｎが放電されて出力電圧ＶＯＵＴが０Ｖに低下する。信号ｃａｌＳＷは直ぐに「Ｈ」レベルに立ち上げられ、上記の校正サイクル（時刻ｔ１〜ｔ４）が再度行なわれる。校正サイクルを繰り返し行なって、加減算カウンタ５が加算、減算を交互に繰り返したところで校正を終了する。
【００４９】
図７(ａ）は図１で示した実施の形態１のＲＣキャリブレーション回路の校正動作を示すタイムチャートであり、図７(ｂ）は図４で示した実施の形態２のＲＣキャリブレーション回路の校正動作を示すタイムチャートである。図７（ａ）（ｂ）から分かるように、実施の形態２の回路の動作時間が実施の形態１の回路の１／２になっていることが分かる。また、回路の動作時間が１／２になることにより、消費電力も１／２になる。図１４で示した従来のＲＣキャリブレーション回路７０と比較すると、図４の回路の動作時間は１／１６になり、消費電力は１／１６になる。
【００５０】
基準クロック信号ＲｅｆＣＬＫの周波数をｆｒｅｆ、従来の回路の１回の校正にかかる時間をＴｃａｌ、本実施の形態２の回路の１回の校正にかかる時間をＴｃａｌ’とすると、Ｔｃａｌ＝１／ｆｒｅｆ＊１６、Ｔｃａｌ’＝１／ｆｒｅｆとなる。
【００５１】
また、従来の回路の最大校正時間をＴｍａｘ、本実施の形態２の回路の最大校正時間をＴｍａｘ’とすると、Ｔｍａｘ＝２Ｎ＊Ｔｃａｌ、Ｔｍａｘ’＝２Ｎ＊Ｔｃａｌ’となる。Ｎ＝４、ｆｒｅｆ＝１．６２５ＭＨｚのとき、従来の回路の最大校正時間は約１５８μｓであるのに対し、本実施の形態２の回路の最大校正時間は９．８μｓと非常に短くなる。Ｎが大きく、ｆｒｅｆが小さくなればなるほどその差は顕著になり、Ｎ＝６、ｆｒｅｆ＝１ＭＨｚとすると、従来の回路の最大校正時間は約１０２４μｓであるのに対し、本実施の形態の回路の最大校正時間は６４μｓ程度となる。
【００５２】
なお、この実施の形態２では、分周器の代わりにクロックの立ち上がりで応答するインパルス回路６を用いたが、デューティ比が５０％よりも大きいクロック信号を用いても動作する。ただし、クロック信号が「Ｈ」レベルになっている期間は、ＲＣ時定数を計測するのに十分な期間にする必要がある。すなわち、デューティ比が１００％に近い信号を使うことが好ましい。
【００５３】
図８は、この実施の形態２の変更例を示す回路図である。この変更例が図４で示したＲＣキャリブレーション回路と異なる点は、ＲＣリファレンス回路７がＲＣリファレンス回路１７で置換されている点である。図８において、このＲＣリファレンス回路１７は、可変抵抗回路２０、キャパシタ２３および切換回路２４を含む。可変抵抗回路２０は、抵抗素子２１．１〜２１．ＮとＮチャネルＭＯＳトランジスタ２２．１〜２２．Ｎを含む。抵抗素子２１．１〜２１．Ｎは、ノードＮ２０とＲＣリファレンス回路１７の出力ノードＮ２１との間に直列接続される。ＮチャネルＭＯＳトランジスタ２２．１〜２２．Ｎは、それぞれ抵抗素子２１．１〜２１．Ｎに並列接続され、それらのゲートはそれぞれ加減算カウンタ５の出力信号Ｃ１〜ＣＮを受ける。抵抗素子２１．１の抵抗値をｒとすると、抵抗素子２１．１〜２１．Ｎの抵抗値は、それぞれｒ，２ｒ，２２ｒ，…，２Ｎ−１ｒに設定されている。したがって、可変抵抗回路２０の抵抗値は、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値に応じて増減する。
【００５４】
キャパシタ２３は、出力ノードＮ２１と接地電位ＧＮＤのラインとの間に接続される。切換回路２４は、ＮチャネルＭＯＳトランジスタ２５およびＰチャネルＭＯＳトランジスタ２６を含む。ＮチャネルＭＯＳトランジスタ２５のドレインは電源電位ＶＤＤを受け、そのソースはノードＮ２０に接続され、そのゲートはインパルス発生回路６の出力信号ｃａｌＳＷを受ける。ＰチャネルＭＯＳトランジスタ２６のソースは出力ノードＮ２０に接続され、そのドレインは接地電位ＧＮＤを受け、そのゲートは信号ｃａｌＳＷを受ける。
【００５５】
信号ｃａｌＳＷが「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ２５が導通するとともにＰチャネルＭＯＳトランジスタ２６が非導通となり、電源電位ＶＤＤのラインから可変抵抗回路２０を介して出力ノードＮ２１に電流が流入し、可変抵抗回路２０の抵抗値とキャパシタ２３の容量値との積であるＲＣ時定数に応じた速さで出力ノードＮ２１の電位ＶＯＵＴが上昇する。
【００５６】
信号ｃａｌＳＷが「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ２５が非導通になるとともにＰチャネルＭＯＳトランジスタ２６が導通し、出力ノードＮ２１からＰチャネルＭＯＳトランジスタ２６を介して接地電位ＧＮＤのラインに電流が流出し、出力ノードＮ２１の電位ＶＯＵＴが低下する。ＰチャネルＭＯＳトランジスタ２６の電流駆動能力は十分大きく設定されているので、出力ノードＮ２１の電位ＶＯＵＴは瞬時に低下する。
この変更例でも、実施の形態２と同じ効果が得られる。
【００５７】
なお、図１のＲＣリファレンス回路３を図５のＲＣリファレンス回路７または図８のＲＣリファレンス回路１７で置換してもよい。また、図５のＲＣリファレンス回路７において、ＰチャネルＭＯＳトランジスタ１６のソースをノードＮ１０から切り離してＮチャネルＭＯＳトランジスタ１５のソースに接続すれば、可変容量回路１０の充電電流と放電電流がともに抵抗素子１３を流れるので、可変容量回路１０の充電時間と放電時間が等しくなる。また、図８のＲＣリファレンス回路１７において、ＰチャネルＭＯＳトランジスタ２６のソースをノードＮ２１から切り離してＮチャネルＭＯＳトランジスタ２５のソースに接続すれば、キャパシタ２３の充電電流と放電電流がともに可変抵抗回路２０を流れるので、キャパシタ２３の充電時間と放電時間が等しくなる。
【００５８】
[実施の形態３]
図９は、この発明の実施の形態３によるＲＣキャリブレーション機能付ＲＣフィルタ回路の構成を示すブロック図である。図９において、このＲＣキャリブレーション機能付ＲＣフィルタ回路は、図４で示したＲＣキャリブレーション回路と、ＲＣフィルタ回路８とを含む。ＲＣフィルタ回路８は抵抗素子とキャパシタを含み、抵抗素子の抵抗値とキャパシタの容量値とのうちの少なくとも一方は加減算カウンタ５の出力信号Ｃ１〜ＣＮの値に応じて増減する。ＲＣキャリブレーション回路によってＲＣリファレンス回路７のＲＣ時定数を調整することにより、間接的にＲＣフィルタ回路８のＲＣ時定数を調整する仕組みになっている。ＲＣ時定数の校正時間は実施の形態２の回路と同等である。本構成により、様々な環境変化によってＲＣフィルタ８のＲＣ時定数が変化しても、従来の１６倍の速さで時定数を最適な値に戻すことができる。
【００５９】
ここで、携帯端末の受信チューナに使用するフィルタ回路について考察する。携帯端末の使用場面を想定すると、日中の気温の変化や、屋内と屋外の温度差、長時間の使用による電源電圧の変化など、様々な環境変化が頻繁に起こるため、携帯端末内部で使用されているフィルタ回路のＲＣ時定数は頻繁に変化する。
【００６０】
環境の変化により、ＲＣ時定数が変化してフィルタ回路の特性が変化し、受信チューナのＣ／Ｎが受信できなくなる程度にまで劣化した場合、即座にＲＣ時定数を校正し、受信可能な状態に復帰する必要がある。デジタル放送の場合、チューナのＣ／Ｎが一瞬受信できなくなる程度にまで劣化しても、誤り訂正を行っているため、問題なく受信できるが、Ｃ／Ｎ劣化の時間が長いと、誤り訂正に失敗し、数秒間受信不可能な状態に陥ってしまう。特に受信環境が劣悪な場所においては少しの時間のＣ／Ｎ劣化でも、受信不可能な状態に陥ってしまう可能性がある。携帯端末は、ビル影や他の電波が多く存在する場所などのように、受信環境が劣悪な場所で使用する機会が多いため、上記のＣ／Ｎ劣化を抑えるのは非常に重要である。
【００６１】
上記のＣ／Ｎ劣化度はＣ／Ｎが劣化している時間に比例しているので、即座に受信可能な状態に復帰することが要求される。その際の復帰時間はＲＣ時定数の校正時間に依存しているので、ＲＣ時定数の校正時間を短くすることは非常に重要である。
【００６２】
図１０は、図９に示したフィルタ回路を用いた受信チューナの構成を示すブロック図である。図１０において、この受信チューナは、受信した希望波を増幅する低雑音増幅器３０と、希望波に対して周波数変換を行なうミキサ３１と、周波数変換するための信号を生成してミキサ３１に与える局部発振器３２と、周波数変換された希望波から不要な周波数帯域の信号を正確に除去するフィルタ回路３２と、周波数変換された希望波を所望のレベルに調節する可変増幅器３４とを含む。フィルタ回路３２は、図９のフィルタ回路である。
【００６３】
また図１１は、図１０に示した受信チューナを用いた携帯端末の構成を示すブロック図である。図１１において、この携帯端末は、希望波を受信するアンテナ４０と、図１０で示した受信チューナ４１と、受信した信号を復調する復調器４２と、復調した信号を画像データに変換する画像処理部４３と、画像を表示する表示装置４４とを含む。
【００６４】
本発明のフィルタ回路を携帯端末に使用すると、ＲＣ時定数の校正時間が既存のものの１／１６になるので、ＲＣ校正時のＣ／Ｎ劣化を１／１６にすることが可能である。したがって、ＲＣ校正時の受信感度を１６倍良くすることができ、受信環境が劣悪な場所においても、安定な受信特性を実現できる。加えて、校正時間が短いことから、ＲＣキャリブレーション回路の動作時間も短くなり、消費電流を抑えることができる。
【００６５】
[実施の形態４]
図１２は、この発明の実施の形態４によるＲＣキャリブレーション機能付ＲＣフィルタ回路の構成を示すブロック図であって、図９と対比される図である。図１２を参照して、このＲＣキャリブレーション機能付ＲＣフィルタ回路が図９のＲＣキャリブレーション機能付ＲＣフィルタ回路と異なる点は、ＲＣフィルタ回路８が除去され、ＲＣリファレンス回路７がＲＣフィルタ回路４５で置換されている点である。
【００６６】
ＲＣフィルタ回路４５は、図１３に示すように、可変容量回路５０、抵抗素子５３、切換回路５４およびＰチャネルＭＯＳトランジスタ５７を含む。可変容量回路５０は、ＰチャネルＭＯＳトランジスタ５１．１〜５１．Ｎおよびキャパシタ５２．１〜５２．Ｎを含む。ＰチャネルＭＯＳトランジスタ５１．１〜５１．ＮのソースはともにＲＣフィルタ回路４５の入力ノードＮ５０に接続され、それらのゲートはそれぞれ加減算カウンタ５の出力信号Ｃ１〜ＣＮを受ける。キャパシタ５２．１〜５２．Ｎの一方電極はそれぞれＰチャネルＭＯＳトランジスタ５１．１〜５１．Ｎのドレインに接続され、それらの他方電極はともにＲＣフィルタ回路４５の出力ノードＮ５１に接続される。キャパシタ５２．１の容量値をｃとすると、キャパシタ５２．１〜５２．Ｎの容量値は、それぞれｃ，２ｃ，２２ｃ，…，２Ｎ−１ｃに設定されている。したがって、可変容量回路５０の容量値は、加減算カウンタ５のカウント信号Ｃ１〜ＣＮの値に応じて増減する。
【００６７】
切換回路５４は、ＮチャネルＭＯＳトランジスタ５５およびＰチャネルＭＯＳトランジスタ５６を含む。ＮチャネルＭＯＳトランジスタ５５のドレインは抵抗素子５３を介して出力ノードＮ５１に接続され、そのソースは接地電位ＧＮＤのラインに接続され、そのゲートはインパルス発生回路６の出力信号ｃａｌＳＷを受ける。ＰチャネルＭＯＳトランジスタ５６はノードＮ５０とＮ５１の間に接続され、そのゲートは信号ｃａｌＳＷを受ける。ＰチャネルＭＯＳトランジスタ５７は、電源電位ＶＤＤのラインと入力ノードＮ５０の間に接続され、そのゲートは信号／Ｃａｌを受ける。
【００６８】
ＲＣ時定数の校正時は、信号／Ｃａｌが「Ｌ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタ５７が導通し、電源電位ＶＤＤが入力ノードＮ５０に与えられる。信号ｃａｌＳＷが「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ５５が非導通になるとともにＰチャネルＭＯＳトランジスタ５６が導通し、電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ５７，５６を介して出力ノードＮ５１に電流が流入し、出力ノードＮ５１の電位ＶＯＵＴが上昇する。ＰチャネルＭＯＳトランジスタ５６，５７の電流駆動能力は十分大きく設定されているので、出力ノードＮ５１の電位ＶＯＵＴは瞬時に上昇する。
【００６９】
信号ｃａｌＳＷが「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ５５が導通するとともにＰチャネルＭＯＳトランジスタ５６が非導通となり、出力ノードＮ５１から抵抗素子５３およびＮチャネルＭＯＳトランジスタ５５を介して接地電位ＧＮＤのラインに電流が流出し、抵抗素子５３の抵抗値と可変容量回路５０の容量値との積であるＲＣ時定数に応じた速さで出力ノードＮ５０の電位ＶＯＵＴが下降する。電圧比較器４は、ＲＣフィルタ回路４５の出力電圧ＶＯＵＴと基準電圧Ｖｒｅｆとを比較し、電圧ＶＯＵＴが基準電圧Ｖｒｅｆよりも高い場合は信号Ｄを「Ｌ」レベルにし、電圧ＶＯＵＴが基準電圧Ｖｒｅｆよりも高い場合は信号Ｄを「Ｈ」レベルにする。加減算カウンタ５は、基準クロック信号ＲｅｆＣＬＫが「Ｈ」レベルの期間に信号Ｄが「Ｈ」レベルに立ち上げられた場合はカウント信号Ｃ１〜ＣＮの値に「１」を加算し、基準クロック信号ＲｅｆＣＬＫが「Ｌ」レベルの期間に信号Ｄが「Ｈ」レベルに立ち上げられた場合はカウント信号Ｃ１〜ＣＮの値から「１」を減算する。加減算カウンタ５が加算、減算を交互に繰り返したところで校正を終了する。
【００７０】
ＲＣ時定数の校正を行なわない通常動作時は、信号／Ｃａｌ，ｃａｌＳＷがともに「Ｈ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタ５６，５７が非導通になるとともにＮチャネルＭＯＳトランジスタ５５が導通する。これにより、ＲＣフィルタ回路４５は１次のハイパスフィルタ回路となり、入力ノードＮ２０に与えられた信号のうちの所望の周波数成分のみが出力ノードＮ５１に出力される。
【００７１】
この実施の形態４では、ＲＣフィルタ回路４５のＲＣ時定数を直接調整するので、ＲＣリファレンス回路７の分だけ回路面積を縮小することができる。特に、ＲＣフィルタ回路４５の構成が簡単な場合に有効である。なお、図１のＲＣキャリブレーション回路においてＲＣリファレンス回路３をＲＣフィルタ回路で置換してもよいことは言うまでもない。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７３】
【図１】この発明の実施の形態１によるＲＣキャリブレーション回路の構成を示すブロック図である。
【図２】図１に示したＲＣキャリブレーション回路の動作を示すタイムチャートである。
【図３】図１に示したＲＣキャリブレーション回路の効果を説明するためのタイムチャートである。
【図４】この発明の実施の形態２によるＲＣキャリブレーション回路の構成を示すブロック図である。
【図５】図４に示したＲＣリファレンス回路の構成を示す回路図である。
【図６】図４に示したＲＣキャリブレーション回路の動作を示すタイムチャートである。
【図７】図４に示したＲＣキャリブレーション回路の効果を説明するためのタイムチャートである。
【図８】この実施の形態２の変更例を示す回路図である。
【図９】この発明の実施の形態３によるＲＣキャリブレーション機能付ＲＣフィルタ回路の構成を示すブロック図である。
【図１０】図９に示したＲＣキャリブレーション機能付ＲＣフィルタを含む受信チューナの構成を示すブロック図である。
【図１１】図１０に示した受信チューナを含む携帯端末の構成を示すブロック図である。
【図１２】この発明の実施の形態４によるＲＣキャリブレーション機能付ＲＣフィルタ回路の構成を示すブロック図である。
【図１３】図１２に示したＲＣフィルタ回路の構成を示す回路図である。
【図１４】従来のＲＣキャリブレーション回路の構成を示すブロック図である。
【図１５】図１４に示したＲＣキャリブレーション回路の動作を示すタイムチャートである。
【符号の説明】
【００７４】
１，７１  基準信号発生器、２  ２分周器、３，７，１７，７３  ＲＣリファレンス回路、４，７４  電圧比較器、５，７７  加減算カウンタ、６  インパルス発生回路、８，４５，７８  ＲＣフィルタ回路、１０，５０  可変容量回路、１１，２３，５２  キャパシタ、１２，１５，２２，２５，５５  ＮチャネルＭＯＳトランジスタ、１３，２１，５３  抵抗素子、１４，２４，５４  切換回路、１６，２６，５１，５６，５７  ＰチャネルＭＯＳトランジスタ、３０  低雑音増幅器、３１  ミキサ、３２  局部発振器、３３  フィルタ回路、３４  可変増幅器、４０  アンテナ、４１  受信チューナ、４２  復調器、４３  画像処理部、４４  表示装置、７２  ８分周器、７５  遅延器、７６  ラッチ回路。
【図１】
2008017287.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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