(57)【要約】【課題】半導体集積回路におけるばらつきを考慮した統計的タイミング解析をより一層効率化できるようにする。【解決手段】複数の回路セルと該複数の回路セルにより構成される少なくとも１つの信号パスとを含む半導体集積回路の遅延ばらつきを統計的に解析する半導体集積回路のタイミング解析方法は、複数の判定基準のうちの少なくとも１つを満たす信号パスを選定する工程と、選定された信号パスの遅延確率分布を算出する工程と、算出された信号パスの遅延確率分布に基づいて、半導体集積回路における最大遅延確率分布を統計的に求める工程とを有している。【選択図】図１
2008102837.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路セルと該複数の回路セルにより構成される少なくとも１つの信号パスとを含む半導体集積回路の遅延ばらつきを統計的に解析する半導体集積回路のタイミング解析方法であって、
複数の判定基準のうちの少なくとも１つを満たす信号パスを選定する工程（ａ）と、
選定された前記信号パスの遅延確率分布を算出する工程（ｂ）と、
算出された前記信号パスの遅延確率分布に基づいて、前記半導体集積回路における最大遅延確率分布を統計的に求める工程（ｃ）とを備えていることを特徴とする半導体集積回路のタイミング解析方法。
【請求項２】
前記半導体集積回路は一のチップに形成されており、
前記複数の判定基準のうちの１つは、前記チップ内であって前記信号パスの出力端に残留するチップ内ばらつきの大きさに設ける基準値であり、
前記工程（ａ）は、前記チップ内ばらつきが前記基準値以上である場合の信号パスを選定する工程であることを特徴とする請求項１に記載の半導体集積回路のタイミング解析方法。
【請求項３】
前記回路セルは論理ゲートであり、
前記チップ内ばらつきの大きさの指標として、前記信号パスにおける論理ゲートの段数を用い、
前記工程（ａ）は、前記論理ゲートの段数が所定値以下である場合の信号パスを選定する工程であることを特徴とする請求項２に記載の半導体集積回路のタイミング解析方法。
【請求項４】
前記半導体集積回路は一のチップに形成されており、
前記複数の判定基準のうちの１つは、全遅延ばらつきに占めるチップ内ばらつきの割合に設ける基準値であり、
前記工程（ａ）は、前記チップ内ばらつきの割合が前記基準値以上である場合の信号パスを選定する工程であることを特徴とする請求項１に記載の半導体集積回路のタイミング解析方法。
【請求項５】
前記複数の判定基準のうちの１つは、前記信号パスの総数に設ける基準値であり、
前記工程（ａ）は、前記信号パスの総数が前記基準値以上である場合の信号パスを選定する工程であることを特徴とする請求項１に記載の半導体集積回路のタイミング解析方法。
【請求項６】
前記複数の判定基準は、前記遅延ばらつきによる遅延の変化率が前記工程（ｃ）の前後で所定値と一致するように設定することを特徴とする請求項１に記載の半導体集積回路のタイミング解析方法。
【請求項７】
複数の回路セルと該複数の回路セルにより構成される少なくとも１つの信号パスとを含む半導体集積回路の遅延ばらつきを統計的に解析する半導体集積回路のタイミング解析方法であって、
複数の判定基準のうちの少なくとも１つを満たす信号パスを選定する工程（ａ）と、
選定された前記信号パスの遅延確率分布を算出する工程（ｂ）と、
算出された前記信号パスのスラック確率分布に基づいて、前記半導体集積回路における最小スラック確率分布を統計的に求める工程（ｃ）とを備えていることを特徴とする半導体集積回路のタイミング解析方法。
【請求項８】
複数の回路セルと該複数の回路セルにより構成される少なくとも１つの信号パスとを含む半導体集積回路の遅延ばらつきを統計的に解析する半導体集積回路のタイミング解析方法であって、
複数の判定基準のうちの少なくとも１つを満たす信号パスを選定する工程（ａ）と、
選定された前記信号パスの遅延確率分布を算出する工程（ｂ）と、
算出された前記信号パスの遅延確率分布に基づいて、前記半導体集積回路における最小遅延確率分布を統計的に求める工程（ｃ）とを備えていることを特徴とする半導体集積回路のタイミング解析方法。
【請求項９】
複数の回路セルと該複数の回路セルにより構成される少なくとも１つの信号パスとを含む半導体集積回路の遅延ばらつきを統計的に解析する半導体集積回路のタイミング解析装置であって、
複数の判定基準のうちの少なくとも１つを満たす信号パスを選定する手段と、
選定された前記信号パスの遅延確率分布を算出する手段と、
算出された前記信号パスの遅延確率分布に基づいて、前記半導体集積回路における最大遅延確率分布を統計的に求める手段とを備えていることを特徴とする半導体集積回路のタイミング解析装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、特にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ)等の設計を行なう際に、製造上のばらつきに起因する集積回路のタイミング特性のばらつきを評価するタイミング解析方法及びその解析装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの製造技術の発達と共に、トランジスタの微細化が進展し、その集積度が急速に向上してきたため、例えばＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)半導体集積回路には種々多様な機能を組み込むことができるようになってきている。
【０００３】
ＬＳＩは種々の回路特性の仕様を満たすように設計され、とりわけ回路のタイミング設計には注意が払われる。信号が回路を伝わる際には一般に信号に対して伝搬遅延が生じる。タイミング設計においては、この伝搬遅延が大き過ぎても小さ過ぎても問題となることから、仕様の範囲内に収まるように設計する必要がある。通常、このタイミング設計時にタイミング解析が行なわれる。
【０００４】
タイミング解析は、回路のタイミング特性（遅延特性）をコンピュータのソフトウエア上で仮想的に再現する技術であり、回路設計時に動作確認等の目的で広く用いられている。例えば、ロジック回路の場合、該ロジック回路は回路の最小単位であるセルから構成されており、信号経路における信号パスは回路セル同士が配線により接続されて構成されている。タイミング解析は、回路中の全ての信号パスについてタイミングの計算を行なう。代表的なタイミング解析ソフトウエアとしては、米国Ｓｙｎｏｐｓｙｓ社のＰｒｉｍｅＴｉｍｅ等が知られている。
【０００５】
ところで、回路設計は、回路がその特性に影響を与える種々の変動要因を受けたとしても、該回路が正常に動作するように設計される。このとき、考慮すべき要因は多様であり、半導体製造時のばらつき及びゆらぎもその要因となる。製造ばらつきには、例えば、リソグラフィ工程又は研磨工程で生じる加工寸法のばらつきや、拡散領域におけるドーパント密度の粗密等のばらつきがある。製造ばらつきが生じると、回路中のトランジスタ及び配線の電気的特性も変動するため、トランジスタ及び配線から構成されるＬＳＩの回路特性、例えばタイミング特性も変動する。製造ばらつきは、製造工程の微細化の進展と共に増大傾向にあるため、製造ばらつきが回路特性に与える影響を適切に考慮することがＬＳＩ設計上ますます重要視されている。
【０００６】
そこで、近年、ばらつきを考慮したタイミング解析を可能にする新しい技術として統計的静的タイミング解析(Ｓｔａｔｉｓｔｉｃａｌ Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ，以下、ＳＳＴＡと略称する。）技術が注目されてきている。これは、従来、静的タイミング解析として知られる、ばらつきによる遅延幅を表現するためのワーストケース（遅延の最悪条件）、ノミナルケース（遅延の標準条件）及びベストケース（遅延の最良条件）からなる固定遅延値を用いたタイミング計算に代えて、実際のばらつき現象が確率的であることから、統計量の遅延情報を用いて計算する解析手法である。
【０００７】
以下に、図１４を用いてＳＳＴＡの動作を簡単に説明する。図１４（ａ）は配線３により互いに接続されたＮＡＮＤゲートやＮＯＲゲート等の論理ゲートからなる回路セル１、２等により構成されたロジック回路の一例を示している。このようなロジック回路が与えられた場合、ＳＳＴＡによると、図１４（ａ）に示す入力から出力までの信号経路を、図１４（ｂ）に示す経路ｉ又は経路ｊのように個々に認識し、分解された信号パスごとに回路セル１、２等又は配線寄生素子における各遅延のばらつきを算出しながら、且つ信号パスに沿って遅延の確率分布を伝搬させながら計算する。このようにして、各信号パスの出力における遅延確率分布がまず求められる（図１５の工程Ｓ１１）。
【０００８】
次に、統計量同士の最大、すなわちＭＡＸ（ｍａｘｉｍｕｍの意）を計算する統計的ＭＡＸ演算（Ｓｔａｔｉｓｔｉｃａｌ ＭＡＸ Ｏｐｅｒａｔｉｏｎ）を先に求めた全ての信号パスの遅延確率分布５に基づいて行なう（図１５の工程Ｓ１２）。その結果、図１４（ａ）に示すロジック回路全体での最も遅延が大きくなる確率である最大遅延確率分布６が図１４（ｃ）のように計算されることになる。この結果は、遅延量が大き過ぎないか否かを検証するセットアップ検証等に使われる。統計的ＭＡＸ演算を式で表わすと式（１）のようになる。ここで、Ｄｉ（但し、ｉ＝１〜Ｎ）はＮ本が存在する信号パス４の各遅延確率分布５を表わし、Ｄmaxは回路全体の最大遅延確率分布６を表わしている。
【０００９】
Ｄmax＝ＭＡＸ（Ｄ１ ，Ｄ２ ，…，Ｄｋ ，…，ＤＮ ）    …式（１）
ＳＳＴＡのタイミング解析の流れを図１５のフローチャートに表わす。ＳＳＴＡの処理工程Ｓ１は、大きくは信号パス遅延確率分布算出工程Ｓ１１と最大遅延確率分布算出工程Ｓ１２とに分かれる。
【００１０】
下記の非特許文献１には、前述したタイミング解析方法に近い手法が開示されている。さらに、非特許文献１には、信号パスが同一のばらつきを有するという近似に基づいている。また、統計的ＭＡＸ演算を行なう際に用いる信号パスはクリティカルパスにのみ限定し、クリティカルパスの数が変化したときの統計的ＭＡＸ演算結果の変化をも示している。このように、演算対象をクリティカルパスにのみ限定することにより、全信号パスに対してその遅延確率分布を求めて統計的ＭＡＸ演算を行なう場合と比べて、その演算量が削減されることになる。ここで、クリティカルパスは、複数の信号パスのうち、遅延が最大値若しくはその近傍の値を有するパス、又は遅延がクロック周期の近傍の値を有するパスを指すことが多い。但し、このときの遅延の最大は統計量の最大ではなく、固定遅延値を用いた場合の最大を意味する。
【００１１】
非特許文献２にも同様に、あらかじめ信号パスのノミナル遅延等を評価した結果から選択したクリティカルパスに対して統計的タイミング解析を行なうという概念が開示されている。
【００１２】
これら非特許文献１及び非特許文献２の考え方を図１６のフローチャートに示す。全信号パスからクリティカルパスを選択したり、クリティカルパスの本数を求めたりする工程Ｓ２が、通常のＳＳＴＡの処理工程の前に設けられている。もちろん、工程Ｓ２と工程Ｓ１とを併せてクリティカルパス選択機能を有する１つのＳＳＴＡとみなすこともできる。
【非特許文献１】Ｋ．Ａ．Ｂｏｗｍａｎ，Ｓ．Ｇ．Ｄｕｖａｌｌ ａｎｄ Ｊ．Ｄ．Ｍｅｉｎｄｌ,“Ｉｍｐａｃｔ ｏｆ Ｄｉｅ-ｔｏ-Ｄｉｅ ａｎｄ Ｗｉｔｈｉｎ-Ｄｉｅ Ｐａｒａｍｅｔｅｒ Ｆｌｕｃｔｕａｔｉｏｎｓ ｏｎ ｔｈｅ Ｍａｘｉｍｕｍ Ｃｌｏｃｋ Ｆｒｅｑｕｅｎｃｙ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｆｏｒ Ｇｉｇａｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ，” ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３７，Ｎｏ．２，ｐｐ１８３−１９０（２００２）
【非特許文献２】Ｃ．Ｖｉｓｗｅｓｗａｒｉａｈ，“Ｓｔａｔｉｓｔｉｃａｌ Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ：Ｆｒｏｍ Ｐｉｃｏｓｅｃｏｎｄｓ ｔｏ Ｐｒｏｂａｂｉｌｉｔｉｅｓ，”１７ｔｈ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍ Ｄｅｓｉｇｎ，Ｔｕｔｏｒｉａｌ（２００４）
【非特許文献３】Ｍ．Ｏｒｓｈａｎｓｋｙ，“Ｓｔａｔｉｓｔｉｃａｌ Ｔｉｍｉｎｇ ａｎｄ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ，”Ａｓｉａ ａｎｄ Ｓｏｕｔｈ Ｐａｃｉｆｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ，Ｔｕｔｏｒｉａｌｓ，ｐｐ１９−４９（２００６） （Ｃｌａｒｋの方法はｐ.２６を参照。）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、非特許文献１及び非特許文献２に記載された従来の統計的タイミング解析方法には、解析対象を回路のなかのクリティカルパスに限定するという考え方は示されてはいるものの、その限定方法は信号パスの遅延の大きさでのみ選別する方法である。
【００１４】
統計的に考えた場合、互いの遅延がほぼ等しい信号パスであっても、回路の特徴によって統計的ＭＡＸ演算結果にも差が生じ得るが、その点は考慮されていない。従来の静的タイミング解析手法においてもそうであったように、統計的タイミング解析の場合も効率化及び高速化への要求は最近の大規模回路を扱う上で非常に高い。それにもかかわらず、非特許文献１及び２に示される従来の技術は、効率化及び高速化が限定的にしか行なえないという問題がある。
【００１５】
本発明は、前記従来の問題に鑑み、半導体集積回路におけるばらつきを考慮した統計的タイミング解析をより一層効率化できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、半導体集積回路のタイミング解析方法を、信号パスに含まれる回路の特徴に応じた判定基準により限定する構成とする。
【００１７】
具体的に、本発明に係る第１の半導体集積回路のタイミング解析方法は、複数の回路セルと該複数の回路セルにより構成される少なくとも１つの信号パスとを含む半導体集積回路の遅延ばらつきを統計的に解析する半導体集積回路のタイミング解析方法を対象とし、複数の判定基準のうちの少なくとも１つを満たす信号パスを選定する工程（ａ）と、選定された信号パスの遅延確率分布を算出する工程（ｂ）と、算出された信号パスの遅延確率分布に基づいて、半導体集積回路における最大遅延確率分布を統計的に求める工程（ｃ）とを備えていることを特徴とする。
【００１８】
第１の半導体集積回路のタイミング解析方法によると、複数の判定基準のうちの少なくとも１つを満たす信号パスを選定することにより、半導体集積回路における最大遅延確率分布を統計的に求める工程において、単に遅延量でのみ限定する場合と比べて、演算量及び演算回数を削減することができる。
【００１９】
第１の半導体集積回路のタイミング解析方法において、半導体集積回路は一のチップに形成されており、複数の判定基準のうちの１つは、チップ内であって信号パスの出力端に残留するチップ内ばらつきの大きさに設ける基準値であり、工程（ａ）は、チップ内ばらつきが基準値以上である場合の信号パスを選定する工程であることが好ましい。
【００２０】
この場合に、回路セルは論理ゲートであり、チップ内ばらつきの大きさの指標として、信号パスにおける論理ゲートの段数を用い、工程（ａ）は、論理ゲートの段数が所定値以下である場合の信号パスを選定する工程であることが好ましい。
【００２１】
第１の半導体集積回路のタイミング解析方法において、半導体集積回路は一のチップに形成されており、複数の判定基準のうちの１つは、全遅延ばらつきに占めるチップ内ばらつきの割合に設ける基準値であり、工程（ａ）は、チップ内ばらつきの割合が基準値以上である場合の信号パスを選定する工程であることが好ましい。
【００２２】
第１の半導体集積回路のタイミング解析方法において、複数の判定基準のうちの１つは、信号パスの総数に設ける基準値であり、工程（ａ）は、信号パスの総数が基準値以上である場合の信号パスを選定する工程であることが好ましい。
【００２３】
第１の半導体集積回路のタイミング解析方法において、複数の判定基準は、遅延ばらつきによる遅延の変化率が工程（ｃ）の前後で所定値と一致するように設定することが好ましい。
【００２４】
本発明に係る第２の半導体集積回路のタイミング解析方法は、複数の回路セルと該複数の回路セルにより構成される少なくとも１つの信号パスとを含む半導体集積回路の遅延ばらつきを統計的に解析する半導体集積回路のタイミング解析方法を対象とし、複数の判定基準のうちの少なくとも１つを満たす信号パスを選定する工程（ａ）と、選定された信号パスの遅延確率分布を算出する工程（ｂ）と、算出された信号パスのスラック確率分布に基づいて、半導体集積回路における最小スラック確率分布を統計的に求める工程（ｃ）とを備えていることを特徴とする。
【００２５】
本発明に係る第３の半導体集積回路のタイミング解析方法は、複数の回路セルと該複数の回路セルにより構成される少なくとも１つの信号パスとを含む半導体集積回路の遅延ばらつきを統計的に解析する半導体集積回路のタイミング解析方法を対象とし、複数の判定基準のうちの少なくとも１つを満たす信号パスを選定する工程（ａ）と、選定された信号パスの遅延確率分布を算出する工程（ｂ）と、算出された信号パスの遅延確率分布に基づいて、半導体集積回路における最小遅延確率分布を統計的に求める工程（ｃ）とを備えていることを特徴とする。
【００２６】
第３の半導体集積回路のタイミング解析方法によると、複数の判定基準のうちの少なくとも１つを満たす信号パスを選定することにより、半導体集積回路における最小遅延確率分布を統計的に求める工程において、単に遅延量でのみ限定する場合と比べて、演算量及び演算回数を削減することができる。
【００２７】
本発明に係る半導体集積回路のタイミング解析装置は、複数の回路セルと該複数の回路セルにより構成される少なくとも１つの信号パスとを含む半導体集積回路の遅延ばらつきを統計的に解析する半導体集積回路のタイミング解析装置を対象とし、複数の判定基準のうちの少なくとも１つを満たす信号パスを選定する手段と、選定された信号パスの遅延確率分布を算出する手段と、算出された信号パスの遅延確率分布に基づいて、半導体集積回路における最大遅延確率分布を統計的に求める手段とを備えていることを特徴とする。
【発明の効果】
【００２８】
本発明に係る半導体集積回路のタイミング解析方法によると、信号パスの回路の特徴に応じて選定した信号パスを統計的な遅延量の演算対象とすることができるため、効率的な統計的タイミング解析を行なうことができる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
本発明の第１の実施形態に係る半導体集積回路のタイミング解析方法について図面を参照しながら説明する。
【００３０】
図１は本発明の第１の実施形態に係る半導体集積回路のタイミング解析方法である統計的静的タイミング解析（ＳＳＴＡ）の工程フローＳ１を示している。図１に示すように、工程フローＳ１は、信号パス選定工程Ｓ１３、信号パス遅延確率分布算出工程Ｓ１１及び最大遅延確率分布算出工程Ｓ１２を含んでいる。
【００３１】
（信号パス選定工程Ｓ１３）
製造ばらつきは、それぞれ遅延量の解析対象である半導体集積回路を含む複数の半導体チップ同士の間のばらつきであるチップ間ばらつきの成分と、一の半導体チップ内のばらつきであるチップ内ばらつきの成分とに大別される。チップ間ばらつき成分は、ばらつきがチップ内では一様であると仮定し、信号パスの遅延ばらつきへの影響もほぼ一様である。これに対しチップ内ばらつき成分は、チップ内の信号パスごとに異なるばらつきを生じさせる。このため、前述した非特許文献１にも示されているように、チップ内ばらつきが生じている場合は、複数の信号パスの遅延が最大値を取る確率は、一の信号パスの遅延の確率とは異なってくる。そこで、統計量同士のＭＡＸ値を計算する統計的ＭＡＸ演算により回路全体の最大遅延確率分布を計算する。統計的ＭＡＸ演算の計算方法には、回路シミュレーションによるモンテカルロ解析法又は上記の非特許文献３に示されている確率分布形状を正規分布で近似して二者の間のＭＡＸ計算を繰り返すＣｌａｒｋの方法等が適用できる。いずれの方法にしても計算量が多い演算となる。
【００３２】
この統計的ＭＡＸ演算は主として次の３要因の影響を受ける。
（イ）信号パスの遅延
（ロ）チップ内ばらつき成分の大きさ
（ハ）信号パスの本数
その理由は次のとおりである。
【００３３】
（イ）前述の非特許文献１、２にも示されているように、統計的ＭＡＸ演算結果には最も大きい遅延を生じている信号パス、すなわちクリティカルパスの影響が強く現れる。逆に、遅延量が小さい信号パスの影響は弱い。
【００３４】
（ロ）チップ内ばらつき成分は、チップ内でランダムに生じるばらつきであるため、信号パスに沿って遅延への影響が平均化されるという性質を持つ。平均化の度合いは信号パスの長さ、例えばゲート段数（論理段数又は論理深さともいう。）によっておおよそ決まる。信号パスの出口（出力端）に残留するチップ内ばらつきが大きい程、統計的ＭＡＸ演算の影響は大きくなる。
【００３５】
（ハ）前述した非特許文献１にも示されていたように、信号パスの本数が多い程、最大遅延の確率分布における平均値が大きくなる方向にシフトし、且つその確率分布の分散は小さくなる。
【００３６】
第１の実施形態に係る信号パス選定工程Ｓ１３において、これらの３要因から解析の必要性が認められた信号パスのみを用いて最大遅延確率分布の計算、すなわち統計的ＭＡＸ演算を行なえるように回路中の信号パスを判定基準に従って、いくつかの段階を経て分類する。
【００３７】
まず、図２の工程Ｓ１３２に示すように、信号パス遅延が回路中で最も大きい領域のクリティカルパスを抽出する。それには、図２の工程Ｓ１３１に示すように、従来の固定遅延値を用いたタイミング解析法による結果を用いて、信号パス遅延の大きい方から降順に並べ、上位から所定の本数を抽出すればよい。本数は、例えば全信号パスの本数の遅延量の上位１％と決めてもよく、また、遅延量の上位１００００本と決めてもよい。いずれにしても統計的ＭＡＸ演算に影響があると考えられる遅延範囲の信号パスを抽出する。一般には、遅延量がほぼ等しい信号パスであっても、ゲート段数は信号パスによってそれぞれ異なる。
【００３８】
次に、図２の工程Ｓ１３４に示すように、抽出されたクリティカルパスについて、チップ内ばらつきの影響度合いを見積るためにゲート段数を調べ、チップ内ばらつきの残留度合いが大きいことと等価である、ゲート段数が基準値よりも小さい段数の信号パスを選び出す。
【００３９】
次に、図２の工程Ｓ１３５に示すように、選ばれた信号パスの本数が基準値よりも多いか否かを判定する。これらの基準値は、図２の工程Ｓ１３３に示すように、工程Ｓ１３４よりも前にあらかじめ設定しておく。最終的に判定結果として必要な、抽出された信号パスを用いて統計的ＭＡＸ演算を実施する。ここで、全信号パス本数をＮＡＬＬ、クリティカルパスの本数をＮＣ、ゲート段数条件を満たす信号パスの本数をＮＳとすると式（２）の関係となる。
【００４０】
ＮＡＬＬ  ≧  ＮＣ  ≧  ＮＳ    …式（２）
ゲート段数の基準値は、図３に示すゲート１段当たりのチップ内ばらつきがゲート段数の平方根に反比例して平均化される近似（＝１／√（ゲート段数））を用い、この平均化の近似によりランダムばらつきの標準偏差が１段のみの場合の約１４％（≒１／７×１００％）にまで減衰する場合を１つの目安にするとよい。この場合は、ゲート段数の基準値は５０段になる。これよりも長い信号パスでは平均化が進むため、信号パスの出口に残留するチップ内ばらつき成分の割合が十分に小さくなるので、最大遅延確率分布算出工程Ｓ１２において統計的ＭＡＸ演算を行なう上での影響は無視できる。但し、１／√（ゲート段数）は一例であり、任意の関数でもよい。
【００４１】
信号パスの本数の基準値は、上記のゲート段数の基準値で選ばれた信号パスに残留するチップ内ばらつきを含む信号パスが複数本存在すると仮定して、本数を変えながら統計的ＭＡＸ演算を行なった場合に、許容される変化に収まる最大本数を見出して決定する。
【００４２】
図４（ａ）に示すように、仮にゲート段数が５０段からなる信号パスが１０本である場合の統計的ＭＡＸ演算結果（太線）が元の信号パスの分布（細線）から１％の変化率であり、図４（ｂ）に示すように、その信号パスが１００本である場合（太線）には元の信号パスの分布からの変化率が３％であったとする。このとき、許容できる目安の変化率が３％以下であれば、信号パスが１００本よりも少ない場合は無視できる。逆に信号パスが１００本以上あれば統計的ＭＡＸ演算が必要であるとみなし、その本数を基準値とする。ここで、図４においては、最大遅延確率分布（太線）の平均（μ）から標準偏差の３倍（３σ）の点（＝μ＋３σ）の、元の分布（細線）のμ＋３σ点からの変化率で考えているが、この定義に限定されない。もちろん、これらゲート段数や信号パス本数の判定基準の基準値を上記の説明で目安としていた数値を人間が入力することにより生成するように自動化することも可能である。
【００４３】
この判定の考え方を図５に示す。ゲート段数の多少と抽出された信号パスの多少で統計的ＭＡＸ演算の必要性を４つの領域に分類している。上記の判定基準の例では、ゲート段数５０段以下で且つ信号パス１００本以上の場合に統計的ＭＡＸ演算を行なう必要がある（図５のハッチング部分）。
【００４４】
統計的ＭＡＸ演算を行なう必要があると判定された場合は次のように処理する。
【００４５】
（信号パス遅延確率分布算出工程Ｓ１１）
前工程の信号パス選定工程Ｓ１３において、統計的ＭＡＸ演算を行なう必要があると判定された各信号パスについて遅延確率分布を統計的に求める。
【００４６】
（最大遅延確率分布算出工程Ｓ１２）
信号パス遅延確率分布算出工程Ｓ１１で求めた信号パスの遅延確率分布を用いて統計的ＭＡＸ演算を行ない、回路全体の最大遅延確率分布を求める。
【００４７】
一方、統計的ＭＡＸ演算が不要であると判定された場合は次のように処理する。
【００４８】
（最大遅延算出工程Ｓ１４）
統計的ＭＡＸ演算が不要であるということは、チップ間ばらつきが支配的な信号パスである場合、またはチップ内ばらつきはある程度残ってはいるものの信号パスの本数が少なくて結果的に統計的ＭＡＸ演算を行なっても効果が望めない場合である。いずれの場合も、チップ間ばらつきのみの評価結果から最大遅延を求めてタイミング検証用の遅延情報とする。図２に示すように、固定遅延値を用いたタイミング解析工程Ｓ１３１においてワーストケースの解析を行なっておき、工程Ｓ１４において、クリティカルパスである信号パスのなかからワースト遅延が最大の信号パスを選んで回路全体の最大遅延とすればよい。
【００４９】
図６は第１の実施形態に係る半導体集積回路のタイミング解析方法を実現するコンピュータシステムであって、半導体集積回路のタイミング解析装置の一例を模式的に表わしている。図６に示すように、端末コンピュータ１０１は、メインコンピュータ１０２とネットワーク１０３を介して接続されている。
【００５０】
端末コンピュータ１０１及びメインコンピュータ１０２には、ＣＰＵ（central processing unit）、ＲＡＭ（random access memory）、ＲＯＭ（read only memory）、ハードディスク装置及びインタフェース機器等が内蔵された一般的な構成で良く、詳細な説明は省略する。図１に示した各工程を実現するプログラム１０４と、該プログラム１０４を実行させるのに必要なデータ１０５が、メインコンピュータ１０２の記憶装置に格納されている。
【００５１】
ユーザは、端末コンピュータ１０１を操作してメインコンピュータ１０２に解析の実行を指示すると、メインコンピュータ１０２上で図１に示す各工程を実現するプログラム１０４により、タイミング解析が実行される。その後、ユーザは、解析結果を端末コンピュータ１０１からネットワーク１０３を経由してアクセスし、出力装置等に出力して参照することができる。
【００５２】
以上説明したように、第１の実施形態によると、回路中の信号パスを、パスの遅延、ゲート段数及びパスの本数という統計的ＭＡＸ演算に影響を与える要因に限定して処理することにより、単にパスの遅延量だけで演算対象である信号パスを限定する場合と比べて統計的ＭＡＸ演算量及び演算回数をより一層削減することができる。逆に、統計的ＭＡＸ演算を行なっても、タイミング解析の解析効果が見込めない場合に無駄な処理を行なわずにすむ。その結果、効率的且つ高速な統計的タイミング解析を行なえるようになる。
【００５３】
なお、ゲート段数には種々の定義がある。単純に信号パスの信号経路を構成する回路セルの個数でもってゲート段数と定義してもよい。より精度を高めたい場合には、バッファ及び正論理セル等の階層構造を有する回路セルについて、内部構造の段数までカウントしてゲート段数とすると、チップ内ばらつきの平均化効果を正確に反映できてよい。
【００５４】
なお、第１の実施形態においては、図２に示す基準値設定工程Ｓ１３３は、クリティカルパス抽出工程Ｓ１３２よりも後に位置するが、基準値設定工程Ｓ１３３は、各基準値と判定する工程Ｓ１３４及び工程Ｓ１３５よりも前に実行されればよい。
【００５５】
なお、本実施形態に係る固定値を用いたタイミング解析工程Ｓ１３１には、静的タイミング解析法を用いてもよく、また動的タイミング解析法を用いてもよい。静的タイミング解析法は、基本的に回路中の信号パスを全ての組み合わせについて計算する。これに対し、動的タイミング解析法は、入力ベクタを要する代わりに実際に動作する信号パスのみを計算する。動的タイミング解析法を図２に示す工程Ｓ１３１で用いると、回路中で実際に動作する信号パスを用いて以後の処理が可能となるため、静的タイミング解析法で一般に問題となるフォールスパスを回避できるので、さらに無駄が減る。
【００５６】
なお、第１の実施形態においては、回路セルのゲート段数と信号パスの本数とを取り上げたが、他の要因を用いてもよい。本実施形態のように２要因で判定基準を作成する場合は、他の要因を用いるのであっても同様に扱える。
【００５７】
また、図１に示す工程Ｓ１３は、該工程Ｓ１３の処理に相当するプログラムを既存のプログラムに付加する、いわゆる外付けプログラムとして実装してもよい。このようにすると、図１における工程Ｓ１１と工程Ｓ１２とに相当するプログラムには、図１５で説明した従来のＳＳＴＡを実行可能なプログラムをそのまま用いることができる。
【００５８】
また、第１の実施形態は、チップ間ばらつき及びチップ内ばらつきの各成分を持つ製造ばらつきに起因する遅延ばらつきに関する例を挙げたが、回路の遅延に作用してばらつきを生じさせる他の要因についても、本実施形態の解析方法を同様にして適用できる。例えば、ＬＳＩにおける電源電圧又は温度についてもランダムなチップ内ばらつきが生じる場合には、本発明は適用可能である。
【００５９】
第１の実施形態においては、信号パス遅延を用いたタイミング検証の場合を想定しているが、スラックを用いたタイミング検証の場合でも同様に実施することができる。ここで、スラック：Ｔｓｌａｃｋ，パス遅延：Ｔｐａｔｈ，クロックパスの遅延：Ｔｃｌｏｃｋ，セットアップタイム：Ｔｓｅｔｕｐ，サイクルタイム（＝クロック周期）：Ｔｃｙｃｌｅ，クロックスキュー：Ｔｓｋｅｗとすると、セットアップ側検証時のａｒｒｉｖａｌ  ｔｉｍｅ（ＡＴ）、ｒｅｑｕｉｒｅｄ  ｔｉｍｅ（ＲＴ）及びスラック（＝タイミング余裕）は次式（４）、（５)及び、（６）で表わされる。
【００６０】
ＡＴ＝Ｔｃｌｏｃｋ＋ＭＡＸ（Ｔｐａｔｈ）    …式（４）
ＲＴ＝Ｔｃｌｏｃｋ＋Ｔｃｙｃｌｅ−Ｔｓｅｔｕｐ＋Ｔｓｋｅｗ  …式（５）
Ｔｓｌａｃｋ＝ＲＴ−ＡＴ＝Ｔｃｙｃｌｅ−Ｔｓｅｔｕｐ＋Ｔｓｋｅｗ−ＭＡＸ（Ｔｐａｔｈ）  …式（６）
前記の説明では、信号パス遅延Ｔｐａｔｈの各確率分布から統計的ＭＡＸ計算を経て最大遅延確率分布を求めた。これを式（６）に当てはめると、以下の式（７）のように、信号パス遅延Ｔｐａｔｈの確率分布から統計的ＭＩＮ計算（後出）を経てスラックの最小遅延確率分布を求めることと等価になる。
【００６１】
Ｔｓｌａｃｋ≒Ｔｃｙｃｌｅ−Ｔｓｅｔｕｐ＋Ｔｓｋｅｗ＋ＭＩＮ（Ｔｐａｔｈ）  …式（７）
このため、図１の最大遅延確率分布算出工程Ｓ１２のかわりに、最小スラック確率分布算出工程を有する構成としてもよい。
【００６２】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００６３】
第１変形例として、図７に示すような工程フローを用いてもよい。図７において、図２に示す構成要件と同一の構成要件には同一の符号を付すことにより説明を省略する。
【００６４】
第１変形例においては、図７に示すように、統計的ＭＡＸ演算が不要と判定された場合に、固定遅延値を用いたタイミング解析工程Ｓ１３１の結果から最大遅延量を算出するのではなく、第２の信号パス遅延確率分布算出工程Ｓ１１Ａにおいて各クリティカルパスの遅延確率分布を統計的に求めた結果から最大遅延量を算出する。ここで、処理内容は工程Ｓ１１と工程Ｓ１１Ａとで同一である。この場合、最大遅延算出工程Ｓ１４においては、各クリティカルパスの遅延確率分布の平均値（μ）から標準偏差の３倍（３σ）の点（＝μ＋３σ）の固定値が最大のパスを選ぶ。すなわち、統計的ＭＡＸ演算は行なわず、単純な遅延確率分布端の固定値の大小を調べる。例えば、図８に示すように、３本のクリティカルパスがあるとすると、それぞれの遅延分布１〜３の平均値μに標準偏差σの３倍を加えた点の値を求め、３つのなかの最大の値をもって３本の信号パスからなる回路全体の最大遅延とする。図８においては、μ３＋３σ３が最大遅延に該当する。
【００６５】
これにより、第１変形例は、図２に示した第１の実施形態の場合と比べて、工程Ｓ１１Ａを追加した分だけ処理量は増えるものの、最大遅延の精度は工程Ｓ１３１からの固定遅延値を用いる場合よりも改善される。
【００６６】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【００６７】
第１の実施形態においては、図９に示す第１の判定領域Ａのみを統計的ＭＡＸ演算対象としていたが、第２変形例においては、第２の判定領域Ｂ及び第３の判定領域Ｃに対しても演算対象とする。
【００６８】
このように、例えばゲート段数が５０段以上で且つ抽出された信号パスの本数が１００本以上の第２の判定領域Ｂと、ゲート段数が５０段以下で且つ抽出された信号パスの本数が１００本以下の第３の判定領域Ｃとに対しても信号パス遅延確率分布算出工程Ｓ１１及び最大遅延確率分布算出工程Ｓ１２を実行することにより、第２の判定領域Ｂ及び第３の判定領域Ｃに含まれる信号パスにおける要否の判定リスクをより低減することができる。
【００６９】
但し、第２変形例においては、第１の実施形態と比べて統計的ＭＡＸ演算の対象となる信号パスが増える結果、処理量も増えるため、要否の判定リスクと処理量とはトレードオフの関係となる。
【００７０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路のタイミング解析方法について図面を参照しながら説明する。
【００７１】
第２の実施形態は、第１の実施形態とは図１に示す信号パス選定工程Ｓ１３における判定基準が異なるだけであり、それ以外は同一であるため説明を省略する。
【００７２】
図１０（ａ）及び図１０（ｂ）は第１の実施形態に係る図５及び第１の実施形態の第２変形例に係る図９と同様に、ゲート段数と信号パスの本数との関係によって統計的ＭＡＸ演算の要否を判定するグラフを表わしている。図５及び図９との相違点は、ゲート段数と信号パスの本数とにおいてそれぞれ１つずつの基準値によってその要否を判定しない点である。
【００７３】
第２の実施形態においては、図１０に示すように、統計的ＭＡＸ演算を行なうか否かを判定する境界は任意の曲線、すなわち第１の基準カーブ１０Ａ及び第２の基準カーブ１０Ｂをなしている。
【００７４】
第１の実施形態においては、ゲート段数が５０段で且つ信号パスの本数が１００本のときに、統計的ＭＡＸ演算前後の遅延の変化率が３％であったとして、ゲート段数が３０段で信号パスが１００本であれば、遅延の変化率は３％よりも大きくなる（図５における点Ａ１）。同様に、ゲート段数が５０段で信号パスが２００本のときの遅延変化率も３％よりも大きくなる（図５における点Ｂ１）。このため、統計的ＭＡＸ演算が必要領域を遅延変化率３％以上となる領域とすると、図５の必要領域（ハッチング部分）のような直線で囲まれた領域にはならず、一般には、ゲート段数と信号パスの本数とによって決まる曲線で囲まれた領域となる。遅延変化率が３％となるゲート段数と信号パスの本数との組み合わせを調べると、例えば［表１］のようになり、それをプロットして図１０（ｂ）の第２の基準カーブ１０Ｂを得る。図１０（ａ）の第１の基準カーブ１０Ａについても同様である。これにより、第１の実施形態と比べて、遅延変動率に基づいた判定領域の分類を精度良く行なえるようになる。
【００７５】
【表１】
2008102837.tif 000003
【００７６】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について説明する。
【００７７】
本変形例は、第２の実施形態とは信号パス選定工程Ｓ１３における判定基準が異なるだけであり、それ以外は同一であるため説明を省略する。
【００７８】
本変形例は、ゲート段数の基準値をチップ内ばらつきのゲート１段目から信号パスの出口までの減衰率でのみ決定するのではなく、チップ間ばらつきとチップ内ばらつきの大きさの関係をも考慮する構成とする。
【００７９】
図１１に示すように、第１のプロセスａと第２のプロセスｂとがあるとして、両プロセスａ、ｂではチップ間ばらつきの遅延ばらつきへの影響はほぼ同一であり、チップ内ばらつきの遅延ばらつきへの影響は第２の製造プロセスｂのほうが第１の製造プロセスａよりも大きいとする。図１１はこの状況下におけるチップ内ばらつきを信号パスに沿って平均化した様子を表わしている。
【００８０】
このとき、ゲート段数が共に５０段で構成され、チップ内ばらつきの標準偏差が１段のみの場合の約１４％にまで平均化される信号パスであっても、信号パスの出口における残留チップ内ばらつきの量は、第２のプロセスｂのほうが第１のプロセスａよりも大きくなる。なぜなら、プロセス間に元からあるチップ内ばらつきの遅延ばらつきへの影響の度合いが第２のプロセスｂが第１のプロセスａよりも大きいからである。前述したように、残留するチップ内ばらつきが大きいプロセスが統計的ＭＡＸ演算の前後の遅延変化率も大きくなる。すなわち、第２のプロセスｂの方が第１のプロセスａよりも統計的ＭＡＸ演算の前後の遅延変化率は大きくなる。
【００８１】
そこで、本変形例においては、クリティカルパスのゲート段数及び抽出された信号パスの本数に、プロセスが有しているチップ内ばらつきσＷＩＤ（例えば、ゲート段数が１段の平均化がない場合のチップ内ばらつき成分値を用いる）とチップ間ばらつきσＤ２Ｄとの比率を加えて変数を３つとし、該３変数を変化させた場合の統計的ＭＡＸ演算の前後の遅延変化率を求める。統計的ＭＡＸ演算の要否を判定する境界は３変数で決まる任意の曲面で囲まれた領域となる。遅延変化率３％となる３変数の組み合わせを調べると、例えば［表２］のようになり、それをプロットして基準面を得る。これにより、本変形例は、第２の実施形態と比べて、判定領域の分類をより精度良く行なえる。
【００８２】
なお、要因（変数）をさらに追加して４つ以上にする場合でも、同様に次元を増やして扱えばよい。
【００８３】
【表２】
2008102837.tif 000004
【００８４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路のタイミング解析方法について図面を参照しながら説明する。
【００８５】
第１の実施形態及び第２の実施形態においては、回路全体の最大遅延確率分布を求めたが、第３の実施形態においては、回路全体の最小遅延確率分布を求める。これには、統計的ＭＩＮ（ｍｉｎｉｍｕｍの意）演算を用い、その演算結果は、遅延量が小さ過ぎないか否かを検証するホールド検証等に用いることができる。
【００８６】
統計的ＭＩＮ演算を式で表わすと式（３）のようになる。ここで、Ｄｉ(但し、ｉ＝１〜Ｎ)はＮ本が存在する信号パスの各遅延確率分布を表わし、Ｄminは回路全体の最小遅延確率分布を表わしている。
【００８７】
Ｄmin＝ＭＩＮ（Ｄ１ ，Ｄ２ ，…，Ｄｋ ，…，ＤＮ ）    …式（３）
図１２に第３の実施形態に係る半導体集積回路のタイミング解析方法のフロー図を示す。第１の実施形態との相違点は、図１に示す最大遅延確率分布算出工程Ｓ１２が、図１２では最小遅延確率分布算出工程Ｓ１５である点である。第１の実施形態と同一の工程は説明を省略する。
【００８８】
統計的ＭＩＮ演算にも統計的ＭＡＸ演算と同様に次の３要因の影響を受ける。
（イ）信号パスの遅延
（ロ）チップ内ばらつき成分の大きさ
（ハ）信号パスの本数
その理由は次のとおりである。
【００８９】
（イ）最も小さい遅延が生じている信号パス（このようなパスも本実施形態ではクリティカルパスと呼ぶ。）の影響が強く現れる。逆に、遅延量が大きい信号パスの影響は弱い。
【００９０】
（ロ）チップ内ばらつき成分は、チップ内でランダムに生じるばらつきであるため、信号パスに沿って遅延への影響が平均化されるという性質を持つ。平均化の度合いは信号パスの長さ、例えばゲート段数（論理段数又は論理深さともいう。）によっておおよそ決まる。信号パスの出口（出力端）に残留するチップ内ばらつきが大きい程、統計的ＭＩＮ演算の影響は大きくなる。
【００９１】
（ハ）信号パスの本数が多い程、最小遅延の確率分布における平均値が小さくなる方向にシフトし、且つその確率分布の分散は小さくなる。
【００９２】
本実施形態の信号パス選定工程Ｓ１３においては、これらの３要因から解析の必要性が認められた信号パスのみを用いて最小遅延確率分布の計算、すなわち統計的ＭＩＮ演算を行なえるように回路中の信号パスを判定基準に従って、いくつかの段階を経て分類する。
【００９３】
まず、図１３の工程Ｓ１３２に示すように、信号パス遅延が回路中で最も小さい領域のクリティカルパスを抽出する。それには、図１３の工程Ｓ１３１に示すように、従来の固定遅延値を用いたタイミング解析法による結果を用いて、信号パス遅延の小さい方から昇順に並べ、上位から所定の本数を抽出すればよい。本数は、例えば全信号パスの本数の遅延量の下位１％と決めてもよく、また、遅延量の下位１００００本と決めてもよい。いずれにしても統計的ＭＩＮ演算に影響があると考えられる遅延範囲の信号パスを抽出する。一般には、遅延量がほぼ等しい信号パスであっても、ゲート段数は信号パスによってそれぞれ異なる。
【００９４】
次に、図１３の工程Ｓ１３４に示すように、抽出されたクリティカルパスについて、チップ内ばらつきの影響度合いを見積るためにゲート段数を調べ、チップ内ばらつきの残留度合いが大きいことと等価である、ゲート段数が基準値より小さい段数の信号パスを選び出す。
【００９５】
次に、図１３の工程Ｓ１３５に示すように、選ばれた信号パス本数が基準値より多いか否かを判定する。これらの基準値は、図１３の工程Ｓ１３３に示すように、工程Ｓ１３４よりも前にあらかじめ設定しておく。最終的に判定結果として必要な、抽出された信号パスを用いて統計的ＭＩＮ演算を実施する。ここで、全信号パス本数をＮＡＬＬ、クリティカルパスの本数をＮＣ、ゲート段数条件を満たす信号パスの本数をＮＳとすると、ここでも前述した式（２）の関係となる。
【００９６】
ゲート段数の基準値は、図３に示すチップ内ばらつきがゲート段数の平方根に反比例して平均化される近似（＝１／√（ゲート段数））を用い、この平均化の近似によりランダムばらつきの標準偏差が１段のみの場合の約１４％（≒１／７×１００％）にまで減衰する場合を１つの目安にするとよい。この場合は、ゲート段数の基準値は５０段になる。これより長い信号パスでは平均化が進むため、信号パスの出口に残留するチップ内ばらつき成分の割合が十分に小さくなるので、最小遅延確率分布算出工程Ｓ１５において統計的ＭＩＮ演算を行なう上での影響は無視できる。
【００９７】
信号パスの本数の基準値は、上記のゲート段数の基準値で選ばれた信号パスに残留するチップ内ばらつきを含む信号パスが複数本存在すると仮定して、本数を変えながら統計的ＭＩＮ演算を行なった場合に、許容される変化に収まる最大本数を見出して決定する。仮にゲート段数が５０段からなる信号パスが１０本である場合の統計的ＭＩＮ演算結果が元の信号パスの分布から１％の変化率であり、その信号パスが１００本である場合に元の信号パスの分布からの変化率が３％であったとする。このとき、許容できる目安の変化率が３％以下であれば、信号パスが１００本よりも少ない場合は無視できる。逆に、信号パスが１００本以上であれば統計的ＭＩＮ演算が必要であるとみなし、その本数を基準値とする。ここで、統計ＭＡＸ演算の場合には（μ＋３σ）として扱っていたが、本実施形態の統計ＭＩＮ演算を考える場合には（μ−３σ）として扱う。
【００９８】
統計的ＭＩＮ演算を行なう必要があると判定された場合は次のように処理する。
【００９９】
（信号パス遅延確率分布算出工程Ｓ１１）
前工程の信号パス選定工程Ｓ１３において、統計的ＭＩＮ演算を行なう必要があると判定された各信号パスについて遅延確率分布を統計的に求める。
【０１００】
（最大遅延確率分布算出工程Ｓ１２）
信号パス遅延確率分布算出工程Ｓ１１で求めた信号パスの遅延確率分布を用いて統計的ＭＩＮ演算を行ない、回路全体の最小遅延確率分布を求める。
【０１０１】
一方、統計的ＭＩＮ演算が不要であると判定された場合は次のように処理する。
【０１０２】
（最小遅延算出工程Ｓ１６）
統計的ＭＩＮ演算が不要であるということは、チップ間ばらつきが支配的な信号パスである場合、またはチップ内ばらつきはある程度残っているものの信号パスの本数が少なくて結果的に統計的ＭＩＮ演算を行なっても効果が望めない場合である。いずれの場合も、チップ間ばらつきのみの評価結果から最小遅延を求めてタイミング検証用の遅延情報とする。図１３に示すように、固定遅延値を用いたタイミング解析工程Ｓ１３１においてベストケースの解析を行なっておき、工程Ｓ１６において、クリティカルパスである信号パスのなかからベスト遅延が最小の信号パスを選んで回路全体の最小遅延とすればよい。
【０１０３】
以上説明したように、第３の実施形態によると、回路中の信号パスを、パスの遅延、ゲート段数及びパスの本数という統計的ＭＩＮ演算に影響を与える要因に限定して処理することにより、単にパスの遅延量だけで演算対象である信号パス限定する場合と比べて統計的ＭＩＮ演算量及び演算回数をより一層削減することができる。逆に、統計的ＭＩＮ演算を行なっても、タイミング解析の解析効果が見込めない場合に無駄な処理を行なわずにすむ。その結果、効率的且つ高速な統計的タイミング解析を行なえるようになる。
【０１０４】
なお、パスの遅延量が最も小さい信号パスを扱うことから、クリティカルパスにゲート段数が十分に少ない信号パスしか含まれないことが分かっている場合には、工程Ｓ１３３においてゲート段数の判定基準を設けないようにし、さらに工程Ｓ１３４を省略してもよい。
【０１０５】
また、第１の実施形態の第１変形例と同様に、統計的ＭＩＮ演算が不要と判定された場合に、固定遅延値を用いたタイミング解析工程Ｓ１３１の結果から最小遅延を算出するのではなく、信号パス遅延確率分布算出工程Ｓ１１と同等の処理を行なって、各クリティカルパスの遅延確率分布を統計的に求めた結果に基づいて、工程Ｓ１６により最小遅延を算出してもよい。
【０１０６】
以上説明した各実施形態においては、最大遅延確率分布算出と最小遅延確率分布算出とが別々に処理する例を挙げたが、これに限らず、最大遅延確率分布を算出する統計的ＭＡＸ演算と、最小遅延確率分布を算出する統計的ＭＩＮ演算との両方の解析方法を含めて実施してもよい。
【産業上の利用可能性】
【０１０７】
本発明に係る半導体集積回路のタイミング解析方法は、信号パスの回路の特徴に応じて選定した信号パスを統計的な遅延量の演算対象とすることにより、効率的な統計的タイミング解析を行なうことができ、ＬＳＩ等の設計を行なう際に、製造上のばらつきに起因する集積回路のタイミング特性のばらつきを評価するタイミング解析方法及びその解析装置等に有用である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の第１の実施形態に係る半導体集積回路のタイミング解析方法を示す工程フロー図である。
【図２】本発明の第１の実施形態に係る半導体集積回路のタイミング解析方法における信号パス選定工程の具体的な工程フロー図である。
【図３】本発明の第１の実施形態に係る半導体集積回路のタイミング解析方法であって、チップ内ばらつきが信号パスに沿って平均化される様子を示す模式図である。
【図４】本発明の第１の実施形態に係る半導体集積回路のタイミング解析方法であって、信号パスの本数の統計的ＭＡＸ演算への影響を説明するグラフである。
【図５】本発明の第１の実施形態に係る半導体集積回路のタイミング解析方法であって、ゲート段数と信号パスの本数とによる統計的ＭＡＸ演算の要否の分類方法を説明するグラフである。
【図６】本発明の第１の実施形態に係る半導体集積回路のタイミング解析方法を実現するコンピュータシステムの一例であって、半導体集積回路のタイミング解析装置を示す模式図である。
【図７】本発明の第１の実施形態の第１変形例に係る半導体集積回路のタイミング解析方法を示す工程フロー図である。
【図８】本発明の第１の実施形態の第１変形例に係る半導体集積回路のタイミング解析方法であって、統計的ＭＡＸ演算が不要な場合の最大遅延の計算方法の例を説明するグラフである。
【図９】本発明の第１の実施形態の第２変形例に係る半導体集積回路のタイミング解析方法であって、ゲート段数と信号パスの本数とによる統計的ＭＡＸ演算の要否の分類方法を説明するグラフである。
【図１０】（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体集積回路のタイミング解析方法であって、ゲート段数と信号パスの本数とによる統計的ＭＡＸ演算の要否の分類方法を説明するグラフである。
【図１１】本発明の第２実施形態の一変形例に係る半導体集積回路のタイミング解析方法であって、製造プロセスによりチップ内ばらつき成分の割合が異なる場合のばらつきの平均化効果を説明するグラフである。
【図１２】本発明の第３の実施形態に係る半導体集積回路のタイミング解析方法を示す工程フロー図である。
【図１３】本発明の第３の実施形態に係る半導体集積回路のタイミング解析方法における信号パス選定工程の具体的な工程フロー図である。
【図１４】（ａ）〜（ｃ）は従来の統計的静的タイミング解析（ＳＳＴＡ）のタイミング解析の概要を示し、（ａ）はロジック回路の一例を示す回路図であり、（ｂ）は（ａ）から求めた信号パスを認識する途中の概念図であり、（ｃ）は信号パスごとに遅延確率分布を求め、最後にそれらの統計的ＭＡＸ演算を行なって回路全体の最大遅延確率分布を求める様子を示す模式図である。
【図１５】従来の統計的静的タイミング解析（ＳＳＴＡ）の処理工程を表わすフローチャートである。
【図１６】クリティカルパス選択工程を有する従来の統計的静的タイミング解析（ＳＳＴＡ）の処理工程を表わすフローチャートである。
【符号の説明】
【０１０９】
１０Ａ    第１の基準カーブ
１０Ｂ    第２の基準カーブ
１０１    端末コンピュータ
１０２    メインコンピュータ
１０３    ネットワーク
１０４    プログラム
１０５    データ
【図１】
2008102837.tif 000005
【図２】
2008102837.tif 000006
【図３】
2008102837.tif 000007
【図４】
2008102837.tif 000008
【図５】
2008102837.tif 000009
【図６】
2008102837.tif 000010
【図７】
2008102837.tif 000011
【図８】
2008102837.tif 000012
【図９】
2008102837.tif 000013
【図１０】
2008102837.tif 000014
【図１１】
2008102837.tif 000015
【図１２】
2008102837.tif 000016
【図１３】
2008102837.tif 000017
【図１４】
2008102837.tif 000018
【図１５】
2008102837.tif 000019
【図１６】
2008102837.tif 000020