(57)【要約】【課題】複数の半導体素子を積層して構成された半導体装置において、半導体装置の大きさを抑えつつ、ボンディングワイヤの長さを短くする。【解決手段】接続端子が設けられた半導体装置用基板と、この基板上に設けられた第１の半導体素子と、前記第１の半導体素子上に設けられ、矩形状の開口部が形成されるとともに、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成され、前記上面の外縁部に前記第１のパッドに電気的に接続された第２のパッドが形成されたインターポーザーと、前記開口部内に設けられた矩形状の第２の半導体素子であって、前記インターポーザーは、少なくとも１層のコア基材と、このコア基材の少なくとも一方の主面上において形成された配線パターンとを具備するようにして半導体装置を構成する。【選択図】図１
2008251930.tif 000002
【特許請求の範囲】
【請求項１】
上面に接続端子が設けられた半導体装置用基板と、
前記半導体装置用基板上に設けられた第１の半導体素子と、
前記第１の半導体素子上に設けられ、上面に矩形状の開口部が形成され、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成され、前記上面の外縁部に前記第１のパッドに電気的に接続された第２のパッドが形成されたインターポーザーと、
前記開口部内に設けられた矩形状の第２の半導体素子であって、前記４辺の隣接領域にそれぞれ隣接する上面領域上にそれぞれ第３のパッドが形成された第２の半導体素子と、
前記第１のパッドと前記第２のパッドとを電気的に接続する第１の配線と、
前記第２のパッドと前記接続端子とを接続する第２の配線と
を具備し、
前記インターポーザーは、少なくとも１層のコア基材と、このコア基材の少なくとも一方の主面上において形成された配線パターンとを具備することを特徴とする半導体装置。
【請求項２】
上面に接続端子が設けられた半導体装置用基板と、
前記半導体装置用基板上に積層された複数の第１の半導体素子と、
前記複数の第１半導体素子の最上層の半導体素子上に設けられ、上面に矩形状の開口部が形成され、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成され、前記上面の外縁部に前記第１のパッドに電気的に接続された第２のパッドが形成されたインターポーザーと、
前記開口部内に設けられた矩形状の第２の半導体素子であって、前記４辺の隣接領域にそれぞれ隣接する上面領域上にそれぞれ第３のパッドが形成された第２の半導体素子と、
前記第１のパッドと前記第２のパッドとを電気的に接続する第１の配線と、
前記第２のパッドと前記接続端子とを接続する第２の配線と
を具備し、
前記インターポーザーは、少なくとも１層のコア基材と、このコア基材の少なくとも一方の主面上において形成された配線パターンとを具備することを特徴とする半導体装置。
【請求項３】
前記第２の半導体素子の厚みは前記インターポーザーの厚み以下であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
上面に接続端子が設けられたリードフレームと、
前記リードフレーム上に積層された複数の第１の半導体素子と、
前記第１の半導体素子上に設けられ、上面の外縁に形成された第１のパッド及び上面の略中央部に形成された第２のパッドを有するインターポーザーと、
前記インターポーザーの前記第２のパッド内に設けられ、前記第２のパッドと電気的に接続された第３のパッドを有する矩形状の第２の半導体素子と、
前記第２のパッドと前記第３のパッドとを電気的に接続する第１の配線と、
前記第２のパッドと前記接続端子とを接続する第２の配線と
を具備することを特徴とする半導体装置。
【請求項５】
上面に接続端子が設けられたリードフレームと、
前記リードフレーム上に積層された複数の第１の半導体素子と、
前記複数の第１半導体素子の最上層の半導体素子上に設けられ、上面の外縁に形成された第１のパッド及び上面の略中央部に形成された第２のパッドを有するインターポーザーと、
前記インターポーザーの前記第２のパッド内に設けられ、前記第２のパッドと電気的に接続された第３のパッドを有する矩形状の第２の半導体素子と、
前記第２のパッドと前記第３のパッドとを電気的に接続する第１の配線と、
前記第２のパッドと前記接続端子とを接続する第２の配線と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に複数の半導体素子が積層されたマルチチップ型半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、大容量・高機能・高速化の要求により複数の半導体素子を積層したＳｉＰ化が進んでいる。この場合、２辺以上にパッドが構成されている複数の半導体素子を積層し、これら半導体素子の電極から半導体装置用基板もしくはリードフレームにボンディングワイヤを介して電気的に接続するためは半導体素子間にスペーサを設け、このスペーサを介して前述のような電気的接続を行う方法がとられている。
【０００３】
一方、１辺のみにパッドが構成されている複数の半導体素子を積層し、これら半導体素子の電極から半導体装置用基板もしくはリードフレームにボンディングワイヤを介して電気的に接続するためには、半導体素子の配置をオフセットすることが行われている。
【０００４】
また、外形寸法の異なる半導体素子を積層することも一般的に実施されており、ＢＧＡ型の半導体装置のように半導体装置用基板を使用する半導体装置においては、下段側の半導体素子に比べてサイズが小さい半導体素子を積層する場合、下段側半導体素子の角にサイズの小さい半導体素子を配置して、この半導体素子の各辺のパッドから前記半導体装置用基板の電極に対してボンディングワイヤで接続することが可能である。
【０００５】
しかしながら、このような態様では、前記半導体素子の配置に依存して、前記半導体装置用基板に近接した２辺のパッドから前記半導体装置用基板の電極までの配線距離は短くすることができる一方、前記半導体装置用基板から離隔した２辺のパッドから前記半導体装置用基板の電極までの配線距離が長くなり、かつ配線角度が大きくなるために、隣接する配線間において組立に必要な距離が確保できなくなるため、隣接する配線間の短絡および半導体素子と配線との接触等の技術的課題により、前記半導体素子のパッドから直接半導体装置用基板の電極にボンディングワイヤで電気的に接続することが困難である。
【０００６】
かかる問題に鑑みて、従来においては、インターポーザチップを用いて配線を中継していた（例えば、特許文献１参照）。すなわち、半導体装置用基板上に搭載された大型の半導体素子の上にインターポーザチップを搭載し、そのインターポーザチップの上に小型の半導体素子を搭載し、小型の半導体素子のパッドとインターポーザチップ上の内側領域に形成されたパッドとをワイヤボンディングし、さらにインターポーザチップの外周領域に形成されたパッドと半導体装置用基板上のパッドとをワイヤボンディングするものである。または、半導体装置用基板上に搭載された大型の半導体素子の上にインターポーザチップと小型の半導体素子を並べて配置し、小型の半導体素子の所定の辺側のパッドについてのみインターポーザチップを介して半導体装置用基板のパッドに接続していた。
【０００７】
しかしながら、インターポーザチップの上に半導体素子を搭載すると、インタポーザチップの厚み分だけ半導体装置の厚みが増し、半導体装置の小型化が図れないという問題があった。また、インターポーザチップと小型の半導体素子を並べて配置すると、インターポーザチップに隣接する小型の半導体素子の辺および大型の半導体素子の一辺に隣接する小型の半導体素子の辺においてはボンディングワイヤの長さが短くできるが、インターポーザチップおよび大型の半導体素子の辺に隣接しない小型の半導体素子の辺については配線距離を短くできないという問題があった。
【特許文献１】特開２００４−２３５３５２号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記問題に鑑みてなされたものであり、複数の半導体素子を積層して構成された半導体装置において、半導体装置の大きさを抑えつつ、ボンディングワイヤの長さを短くすることを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決すべく、本発明の一態様は、
上面に接続端子が設けられた半導体装置用基板と、
前記半導体装置用基板上に設けられた第１の半導体素子と、
前記第１の半導体素子上に設けられ、上面に矩形状の開口部が形成され、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成され、前記上面の外縁部に前記第１のパッドに電気的に接続された第２のパッドが形成されたインターポーザーと、
前記開口部内に設けられた矩形状の第２の半導体素子であって、前記４辺の隣接領域にそれぞれ隣接する上面領域上にそれぞれ第３のパッドが形成された第２の半導体素子と、
前記第１のパッドと前記第２のパッドとを電気的に接続する第１の配線と、
前記第２のパッドと前記接続端子とを接続する第２の配線と
を具備し、
前記インターポーザーは、少なくとも１層のコア基材と、このコア基材の少なくとも一方の主面上において形成された配線パターンとを具備することを特徴とする半導体装置に関する。
【００１０】
また、本発明の一態様は、
上面に接続端子が設けられた半導体装置用基板と、
前記半導体装置用基板上に積層された複数の第１の半導体素子と、
前記複数の第１半導体素子の最上層の半導体素子上に設けられ、上面に矩形状の開口部が形成され、前記上面の前記開口部を形成する４辺の隣接領域それぞれに第１のパッドが形成され、前記上面の外縁部に前記第１のパッドに電気的に接続された第２のパッドが形成されたインターポーザーと、
前記開口部内に設けられた矩形状の第２の半導体素子であって、前記４辺の隣接領域にそれぞれ隣接する上面領域上にそれぞれ第３のパッドが形成された第２の半導体素子と、
前記第１のパッドと前記第２のパッドとを電気的に接続する第１の配線と、
前記第２のパッドと前記接続端子とを接続する第２の配線と
を具備し、
前記インターポーザーは、少なくとも１層のコア基材と、このコア基材の少なくとも一方の主面上において形成された配線パターンとを具備することを特徴とする半導体装置に関する。
【００１１】
さらに、本発明の一態様は、
上面に接続端子が設けられたリードフレームと、
前記リードフレーム上に積層された複数の第１の半導体素子と、
前記第１の半導体素子上に設けられ、上面の外縁に形成された第１のパッド及び上面の略中央部に形成された第２のパッドを有するインターポーザーと、
前記インターポーザーの前記第２のパッド内に設けられ、前記第２のパッドと電気的に接続された第３のパッドを有する矩形状の第２の半導体素子と、
前記第２のパッドと前記第３のパッドとを電気的に接続する第１の配線と、
前記第２のパッドと前記接続端子とを接続する第２の配線と
を具備することを特徴とする半導体装置に関する。
【００１２】
また、本発明の一態様は、
上面に接続端子が設けられたリードフレームと、
前記リードフレーム上に積層された複数の第１の半導体素子と、
前記複数の第１半導体素子の最上層の半導体素子上に設けられ、上面の外縁に形成された第１のパッド及び上面の略中央部に形成された第２のパッドを有するインターポーザーと、
前記インターポーザーの前記第２のパッド内に設けられ、前記第２のパッドと電気的に接続された第３のパッドを有する矩形状の第２の半導体素子と、
前記第２のパッドと前記第３のパッドとを電気的に接続する第１の配線と、
前記第２のパッドと前記接続端子とを接続する第２の配線と
を具備することを特徴とする半導体装置に関する。
【発明の効果】
【００１３】
以上、本発明によれば、複数の半導体素子を積層して構成された半導体装置において、半導体装置の大きさを抑えつつ、ボンディングワイヤの長さを短くすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明のその他の特徴及び利点について発明を実施するための最良の形態に基づいて説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の平面図であり、図２は、図１に示す半導体装置のＡ−Ａ線に沿って切った場合の断面図である。また、図３〜５は、本実施形態の半導体装置において使用するインターポーザーの構成を示す断面図である。
【００１６】
図１及び２に示すように、半導体装置１０は所謂ＢＧＡ（Ball Grid Array）型のマルチチップパッケージ型半導体装置である。半導体装置は、半導体装置用基板１１上において、順次半導体素子１２，１３及び１４が接着材料１６により接着され、積層されてなる。さらに、半導体素子１４上には、接着材料１６を介して矩形状のインターポーザー１７が形成されている。また、インターポーザー１７の略中央には矩形状の開口部が形成され、この開口部内に接着材料１６を介して矩形状の小型の半導体素子１５が形成されている。
【００１７】
なお、接着材料１６は、半導体素子１５の裏面側に直接塗布することもできるし、前記開口部内に塗布することもできる。
【００１８】
前記開口部はインターポーザー１７の上面から下面にわたり貫通して形成されており、半導体素子１５は接着材料１６により半導体素子１４上に固定されている。また、インターポーザー１７の厚みと半導体素子１４の厚みは等しく、インターポーザー１７の上面と半導体素子１４の上面とはフラットに形成されている。なお、インターポーザー１７の厚みは半導体素子１４の厚み以下であれば良い。
【００１９】
インターポーザー１７の上面の前記矩形状の開口部の周囲（開口部を形成する４辺それぞれの隣接領域）にはパッド１７Ａがそれぞれ形成されている。半導体素子１５の上面の４辺の外縁部（開口部の隣接領域に隣接する上面領域）には、パッド１５Ａがそれぞれ形成されている。パッド１７Ａとパッド１５Ａとはそれぞれボンディングワイヤである金属配線１８によって電気的に接続されている。また、インターポーザー１７の４つの外周辺（外縁部）のうち、２つの外周辺に隣接する上面上にはパッド１７Ｂが形成され、半導体装置用基板１１の上面上に形成されたパッド１１Ａと金属配線１８によって電気的に接続されている。さらに、半導体素子１４の上面のパッド１４Ａ及び半導体素子１２の上面のパッド（図示せず）と、半導体装置用基板１１上の上面のパッド１１Ａとが金属配線１８によって電気的に接続されている。なお、インターポーザー１７のパッド１７Ａとパッド１７Ｂは電気的に接続されている。また、半導体装置用基板１１の下面には半導体装置用基板１１の上面上に形成された接続端子であるパッド１１Ａと電気的に接続された外部端子が設けられている。
【００２０】
このように、本実施形態の半導体装置においては、特に最上層部にインターポーザー１７を設け、その略中央部に形成した開口部内に小型の半導体素子１５を形成し、この半導体素子１５と半導体装置用基板１１との電気的接続をインターポーザー１７を介して行っている。また、４辺に隣接する上面上のそれぞれにパッド１５Ａが形成された半導体素子１５に対して、開口部を形成する４辺の隣接領域にパッド１７Ａがそれぞれ形成されたインターポーザー１７を用いている。半導体素子１５の全てのパッドについて金属配線長を短くできる。したがって、半導体素子１５とインターポーザー１７との間の配線距離及びインターポーザー１７と半導体装置用基板１１との配線距離を十分に短くすることができ、半導体装置用基板から離隔した２辺のパッドから前記半導体装置用基板の電極までの配線距離が長くなり、かつ配線角度が大きくなることに起因した配線間の短絡や、半導体素子と配線との接触等の問題を生じることがない。
【００２１】
さらに、本態様においては、インターポーザー１７の略中央部に開口を設け、この開口部内に半導体素子１５を収納するようにしているので、半導体素子１５の厚さをインターポーザー１７の厚さで相殺することができ、半導体装置１０全体の厚さ増大による大型化を抑制することができる。
【００２２】
なお、本実施形態及び以下に示す実施形態において、インターポーザーは、複数の半導体素子の配線を前記インターポーザーに集約し、前記インターポーザーに集約された前記配線からマザーボードあるいはリードフレーム上に設けられた接続端子に対して一括した電気的接続を行うためのものである。
【００２３】
次に、本実施形態で使用するインターポーザーの具体例について説明する。図３は、インターポーザーが１層の場合の構造図であり、図４は、インターポーザーが２層の場合の構造図であり、図５は、インターポーザーが４層の場合の構造図である。いずれの場合においても、層構造に応じて基材３１を１層、２層及び４層備えており、各基材３１上にはそれぞれ配線層３２が形成されている。また、インターポーザーの最表層には、ソルダーレジスト３３が形成されている。なお、ソルダーレジスト３３は、設けなくても良い。
【００２４】
基材３１は、ガラスエポキシやポリイミド等から構成することができ、厚さは、例えば10〜150μｍとすることができる。また、配線層の厚さは30μｍ程度、ソルダーレジストの厚さは50μｍ程度とすることができる。使用する材料、層構成により寸法は適宜に設定することができる。
【００２５】
なお、半導体装置用基板１１は、ガラスエポキシやポリイミド等のフィルム上に銅あるいはその他の金属材料などから構成することができる。
【００２６】
また、金属配線１８は銅、アルミニウムなどの電気的良導体から構成することができる。さらに、各半導体素子はＳｉベースの半導体素子とすることができ、その具体的構成に関しては、半導体装置１０の用途などに応じて適宜に設定することができる。
【００２７】
なお、本例においては、４つの半導体素子を積層する場合について説明したが、半導体素子の積層数は、半導体装置１０に要求される特性や用途などに応じて適宜に設定することができる。
【００２８】
また、インターポーザー１７内に形成された前記開口部は、所定の金型を用いたモールドにより当初から形成するようにすることもできるし、平板状のインターポーザーを形成した後、ルーターなどを用いて加工形成するようにすることもできる。
【００２９】
また、ＢＧＡ型の半導体装置に限らず、ＬＧＡ（Lead Grid Array）型の半導体装置においても用いることができる。
【００３０】
（第２の実施形態）
次に、本発明の第２の実施形態における半導体装置について説明する。本例においては、いわゆるＴＳＯＰ（Thin small outline package）型の半導体装置について説明する。
【００３１】
図６は、上記ＴＳＯＰ型半導体装置の平面図であり、図７は、図６に示す半導体装置をＢ−Ｂ線に沿って切った場合の断面図である。
【００３２】
図６及び７に示すように、ＴＳＯＰ型半導体装置２０は、リードフレーム２１上において、順次半導体素子２２及び２３が接着材料２６により接着され、積層されてなる。さらに、半導体素子２３上には、接着材料２６を介して矩形状のインターポーザー２７が形成されている。また、インターポーザー２７の略中央には矩形状の開口部が形成され、この開口部内に接着材料２６を介して小型の半導体素子２５が形成されている。前記開口部はインターポーザー２７の上面から下面にわたり貫通して形成されている。なお、インターポーザー２７の厚みは半導体素子２５の厚み以下であれば良い。
【００３３】
また、接着材料２６は、半導体素子２５の裏面側に直接塗布することもできるし、前記開口部内に塗布することもできる。
【００３４】
インターポーザー２７の前記開口部を形成する４辺それぞれの隣接領域にはパッド２７Ａがそれぞれ形成されている。半導体素子２５の上面の４辺の外縁部（開口部の隣接領域に隣接する上面領域）にはパッド２５Ａがそれぞれ形成されている。パッド２７とパッド１５とは、それぞれボンディングワイヤである金属配線２８によって電気的に接続されている。また、インターポーザー２７の４つの外周辺（外縁部）の内、２つの外周辺に隣接する上面にはパッド２７Ｂが形成され、リードフレーム２１に形成されたパッド２１Ａと金属配線２８によって電気的に接続されている。さらに、半導体素子２２に形成されたパッド２２Ａと、半導体素子２３に形成されたパッド２３Ａと、インターポーザー２７の１外縁部において外側に位置するパッド２７Ｂとは、金属配線２８によって電気的に接続されている。
【００３５】
なお、上記のようにして構成された積層体はモールド樹脂２９によって封止されている。
【００３６】
結果として、本例では、各半導体素子がインターポーザーを介してリードフレームと金属配線によって電気的に接続されることになり、配線構造を極めて簡略化した状態で複数の半導体素子を積層することができ、高機能化を図ることができる。
【００３７】
本例では、半導体素子２２及び２３の大きさが略同一で、半導体素子２４の大きさが前記半導体素子に比較して小さい場合について説明しているが、各半導体素子の大きさがそれぞれ異なる場合においても、その端部に形成したパッドを介して上述のようなインターポーザーに配線を集中させ、この配線をリードフレームに一括して電気的に接続するようにすれば、上記同様の高機能化を図ることができる。
【００３８】
また、このようなインターポーザーを介した一括の電気的接続を行うことにより、前記リードフレームには、各半導体素子からの電気的接続を実現するためのパッドが設けられた余分な引き出し部を形成する必要がない。したがって、ＴＳＯＰ型半導体装置の小型化を実現することができる。
【００３９】
また、本態様においては、インターポーザー２７の略中央部に開口を設け、この開口部内に半導体素子２５を収納するようにしているので、半導体素子２５の厚さをインターポーザー２７の厚さで相殺することができ、ＴＳＯＰ型半導体装置２０全体の厚さ増大による大型化を抑制することができる。
【００４０】
なお、リードフレーム１１は、銅や鉄合金などの金属の薄板を加工して形成することができる。
【００４１】
また、金属配線２８は銅、アルミニウムなどの電気的良導体から構成することができる。さらに、各半導体素子はＳｉベースの半導体素子とすることができ、その具体的構成に関しては、ＴＳＯＰ型の半導体装置２０の用途などに応じて適宜に設定することができる。
【００４２】
なお、本例においては、３つの半導体素子を積層する場合について説明したが、半導体素子の積層数は、ＴＳＯＰ型半導体装置２０に要求される特性や用途などに応じて適宜に設定することができる。
【００４３】
また、インターポーザー２７内に形成された前記開口部は、所定の金型を用いたモール度により当初から形成するようにすることもできるし、平板状のインターポーザーを形成した後、ルーターなどを用いて加工形成するようにすることもできる。
【００４４】
また、インターポーザーの構成は、第１の実施形態と同様に、図３〜５に示すような構造とすることもできる。
【００４５】
（第３の実施形態）
本例は、上記第２の実施形態の変形例である。上記第２の実施形態では、各半導体素子間の電気的接合及び半導体素子とインターポーザーとの金属配線を介した電気的接合をＴＳＯＰ型半導体装置の短辺側で実施しているが、本例では、図８に示すように、各半導体素子間の電気的接合をＴＳＯＰ型半導体装置の長辺側で実施している。なお、上記第２の実施形態におけるＴＳＯＰ型半導体装置と同一あるいは類似の構成要素に関しては同じ参照符号を用いている。
【００４６】
本例においても、各半導体素子がインターポーザーを介してリードフレームと金属配線によって電気的に接続されることになり、配線構造を極めて簡略化した状態で複数の半導体素子を積層することができ、高機能化を図ることができる。また、このようなインターポーザーを介した一括の電気的接続を行うことにより、前記リードフレームには、各半導体素子からの電気的接続を実現するためのパッドが設けられた余分な引き出し部を形成する必要がない。したがって、ＴＳＯＰ型半導体装置の小型化を実現することができる。
【００４７】
また、インターポーザー２７の略中央部に開口を設け、この開口部内に半導体素子２５を収納するようにしているので、半導体素子２５の厚さをインターポーザー２７の厚さで相殺することができ、ＴＳＯＰ型半導体装置２０全体の厚さ増大による大型化を抑制することができる。
【００４８】
なお、その他の特徴に関しては、上記第２の実施の形態と同じである。
【００４９】
（第４の実施形態）
本例は、上記第３の実施形態の変形例である。上記第３の実施形態では、インターポーザー２７の略中央部に開口を設け、この開口部内に小型の半導体素子を収納するようにしていたが、本例ではインターポーザー２７は開口部を有しない一様な層とし、前記小型の半導体素子を設けることなく、略同一の半導体素子２２及び２３のみを積層してＴＳＯＰ型の半導体装置を構成している。
【００５０】
本例においても、図９に示すように、各半導体素子間の電気的接合をＴＳＯＰ型半導体装置の長辺側で実施し、各半導体素子がインターポーザーを介してリードフレームと金属配線によって電気的に接続されることになり、配線構造を極めて簡略化した状態で複数の半導体素子を積層することができ、高機能化を図ることができる。
【００５１】
また、このようなインターポーザーを介した一括の電気的接続を行うことにより、前記リードフレームには、各半導体素子からの電気的接続を実現するためのパッドが設けられた余分な引き出し部を形成する必要がない。したがって、ＴＳＯＰ型半導体装置の小型化を実現することができる。
【００５２】
なお、上記第２の実施形態におけるＴＳＯＰ型半導体装置と同一あるいは類似の構成要素に関しては同じ参照符号を用いている。
【００５３】
また、本例の他の特徴に関しては、上記第２及び第３の実施の形態と同じである。
【００５４】
（第５の実施形態）
本例は、上記第１の実施形態の変形例である。上記第１の実施形態では、インターポーザー１７内に単一の開口部を形成し、この開口部内に半導体素子１５を収納するようにしているが、本例では、図１０及び１１に示すように、インターポーザー１７内に複数の開口部を形成し、この開口部のそれぞれに半導体素子１５を収納するようにしている。なお、図１０は、図１に相当する平面図であり、図１１は、図２に相当する断面図である。
【００５５】
本例においても、各半導体素子がインターポーザー１７を介して半導体装置用基板１１と金属配線によって電気的に接続されることになり、配線構造を極めて簡略化した状態で複数の半導体素子を積層することができ、高機能化を図ることができる。また、このようなインターポーザーを介した一括の電気的接続を行うことにより、半導体装置用基板１１には、各半導体素子からの電気的接続を実現するためのパッドが設けられた余分な引き出し部を形成する必要がない。したがって、ＢＧＡ型半導体装置の小型化を実現することができる。
【００５６】
また、インターポーザー１７に複数の開口を設け、この開口部内に半導体素子１５を収納するようにしているので、半導体素子１５の厚さをインターポーザー１７の厚さで相殺することができ、ＢＧＡ型半導体装置１０全体の厚さ増大による大型化を抑制することができる。
【００５７】
なお、その他の特徴に関しては、上記第１の実施の形態と同じである。
【００５８】
（第６の実施形態）
本例は、上記第３の実施形態の変形例である。上記第３の実施形態では、インターポーザー２７内に単一の開口部を形成し、この開口部内に半導体素子２５を収納するようにしているが、本例では、図１２及び１３に示すように、インターポーザー２７内に複数の開口部を形成し、この開口部のそれぞれに半導体素子２５を収納するようにしている。なお、図１２は、図３に相当する平面図であり、図１３は、図４に相当する断面図である。
【００５９】
本例においても、各半導体素子がインターポーザーを介してリードフレームと金属配線によって電気的に接続されることになり、配線構造を極めて簡略化した状態で複数の半導体素子を積層することができ、高機能化を図ることができる。また、このようなインターポーザーを介した一括の電気的接続を行うことにより、前記リードフレームには、各半導体素子からの電気的接続を実現するためのパッドが設けられた余分な引き出し部を形成する必要がない。したがって、ＴＳＯＰ型半導体装置の小型化を実現することができる。
【００６０】
また、インターポーザー２７に複数の開口を設け、この開口部内に半導体素子２５を収納するようにしているので、半導体素子２５の厚さをインターポーザー１７の厚さで相殺することができ、ＴＳＯＰ型半導体装置２０全体の厚さ増大による大型化を抑制することができる。
【００６１】
なお、その他の特徴に関しては、上記第３の実施の形態と同じである。
【００６２】
（第７の実施形態）
本例は、上記第２の実施形態の変形例である。上記第２の実施形態では、インターポーザー２７に開口部を有し、その内部に小型の半導体素子を納めるような構成としていたが、本例では、インターポーザー２７上に小型の半導体素子をのせ、インターポーザーを介した一括の電気的接続を行っている。なお、図１４は、本実施形態の半導体装置の構成を示す平面図であり、図１５は、本実施形態の半導体装置をＢ−Ｂ線に沿って切った場合の断面図である。
【００６３】
図１４及び１５に示すように、ＴＳＯＰ型半導体装置２０は、リードフレーム２１上において、順次半導体素子２２及び２３が接着材料２６により接着され、積層されてなる。さらに、半導体素子２３上には、接着材料２６を介して矩形状のインターポーザー２７が形成されている。また、インターポーザー２７上には接着材料２６を介して小型の半導体素子２５が形成されている。
【００６４】
インターポーザー２７の、半導体素子２５の４辺それぞれの隣接領域にはパッド２７Ａが形成されており、半導体素子２５の外縁にはパッド２５Ａがそれぞれ形成されている。パッド２７Ａとパッド２５Ａとは、それぞれボンディングワイヤである金属配線２８によって電気的に接続されている。また、インターポーザー２７の４つの外周辺（外縁部）の内、２つの外周辺に隣接する上面にはパッド２７Ｂが形成され、リードフレーム２１に形成されたパッド２１Ａと金属配線２８によって電気的に接続されている。さらに、半導体素子２２に形成されたパッド及びリードフレーム２１に形成されたパッド２１Ａと、半導体素子２４に形成されたパッド及びリードフレーム２１に形成されたパッド２１Ａとが、金属配線２８によって電気的に接続されている。
【００６５】
なお、上記のようにして構成された積層体はモールド樹脂２９によって封止されている。
【００６６】
結果として、本例では、各半導体素子がインターポーザーを介してリードフレームと金属配線によって電気的に接続されることになり、配線構造を極めて簡略化した状態で複数の半導体素子を積層することができ、高機能化を図ることができる。
【００６７】
また、このようなインターポーザーを介した一括の電気的接続を行うことにより、前記リードフレームには、各半導体素子からの電気的接続を実現するためのパッドが設けられた余分な引き出し部を形成する必要がない。したがって、ＴＳＯＰ型半導体装置の小型化を実現することができる。
【００６８】
（第８の実施形態）
上記例では、インターポーザーをその略中央部に開口を有するとともに、矩形状としているが、たとえば同じ矩形状であっても前記開口部をその端部（図１６では右下端部）に設けたり、インタポーザーの形状自体を楕円形（図１７）とし、先の例と同様に前記インタポーザーの略中央部に開口を設けるようにしている。この様なインターポーザーを用いても、上記同様の作用効果を奏することができる。
【００６９】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態における半導体装置の平面図である。
【図２】図１に示す半導体装置のＡ−Ａ線に沿って切った場合の断面図である。    本発明の磁気抵抗効果素子の一例を示す構成図である。
【図３】インタポーザーの層構造を示す図である。
【図４】同じく、インタポーザーの層構造を示す図である。
【図５】同じく、インタポーザーの層構造を示す図である。
【図６】本発明の第２の実施形態における半導体装置の平面図である。
【図７】図３に示す半導体装置のＢ−Ｂ線に沿って切った場合の断面図である。    本発明の磁気抵抗効果素子の一例を示す構成図である。
【図８】本発明の第３の実施形態における半導体装置の平面図である。
【図９】本発明の第４の実施形態における半導体装置の平面図である。
【図１０】本発明の第５の実施形態における半導体装置の平面図である。
【図１１】図１０に示す半導体装置のＡ−Ａ線に沿って切った場合の断面図である。
【図１２】本発明の第６の実施形態における半導体装置の平面図である。
【図１３】図１２に示す半導体装置のＢ−Ｂ線に沿って切った場合の断面図である。
【図１４】本発明の第７の実施形態における半導体装置の平面図である。
【図１５】図１４に示す半導体装置のＢ−Ｂ線に沿って切った場合の断面図である。
【図１６】インターポーザーの概観形状の例を示す図である。
【図１７】同じく、インターポーザーの概観形状の例を示す図である。
【符号の説明】
【００７１】
１０  ＢＧＡ（Ball Grid Array）型の半導体装置
１１  半導体装置用基板
１２，１３，１４，１５  半導体素子
１６  接着材料
１７  インターポーザー
１８  金属配線
２０  ＴＳＯＰ型の半導体装置
２１  リードフレーム
２２，２３，２５  半導体素子
２６  接着材料
２７  インターポーザー
２８  金属配線
【図１】
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【図２】
2008251930.tif 000004
【図３】
2008251930.tif 000005
【図４】
2008251930.tif 000006
【図５】
2008251930.tif 000007
【図６】
2008251930.tif 000008
【図７】
2008251930.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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