(57)【要約】【課題】ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの閾値電圧を安定化でき、且つ信頼性の劣化を防ぐことのできるフルシリサイドゲート電極を有する半導体装置を実現できるようにする。【解決手段】半導体基板１１と、半導体基板１１に形成されたｎ型トランジスタ形成領域１３Ａに形成され、フルシリサイドゲート電極２４を有するｎ型ＭＯＳＦＥＴと、半導体基板に形成されたｐ型トランジスタ形成領域１３Ｂに形成され、フルシリサイドゲート電極２４と同一の膜厚を有するフルシリサイドゲート電極２３を有するｐ型ＭＯＳＦＥＴとを備え、フルシリサイドゲート電極２３及び２４は、それぞれ金属シリサイドからなることを特徴とする半導体装置。【選択図】図１
2008130798.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における第１の半導体領域に形成され、第１のゲート電極を有する第１のトランジスタと、
前記半導体基板における第２の半導体領域に形成され、前記第１のゲート電極と同一の膜厚を有する第２のゲート電極を有する第２のトランジスタとを備え、
前記第１のゲート電極及び第２のゲート電極はそれぞれフルシリサイド化された金属シリサイドからなることを特徴とする半導体装置。
【請求項２】
前記第２のゲート電極は、前記第１のゲート電極よりも金属の組成比が高い金属シリサイドからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極は、金属の組成比が５０％以下の金属シリサイドからなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のゲート電極は、金属の組成比が６０％以上の金属シリサイドからなることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記金属シリサイドを構成する金属は、ニッケル、コバルト、チタン、白金、ルテニウム、イリジウム、イッテルビウム及び遷移金属のうちの少なくとも１つであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記金属シリサイド膜は、ホウ素、リン、砒素、アンチモン、アルミニウム、窒素、酸素、イッテルビウム及び遷移金属のうちの少なくとも１つのドーパントを含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１のトランジスタは、前記第１の半導体領域と前記第１のゲート電極との間に形成された第１のゲート絶縁膜を有し、前記第２のトランジスタは、前記第２の半導体領域と前記第２のゲート電極との間に形成された第２のゲート絶縁膜を有し、前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、金属酸化物からなることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記金属酸化物は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、シリコン、ランタン及び希土類元素のうちの少なくとも１つの酸化物であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体基板に第１の半導体領域と第２の半導体領域とを形成する工程（ａ）と、
前記半導体基板の上にゲート絶縁膜形成膜、ゲート電極形成膜及びハードマスクを順次形成する工程（ｂ）と、
前記ゲート絶縁膜形成膜、ゲート電極形成膜及びハードマスクをパターニングすることにより、前記第１の半導体領域の上に、第１のゲート絶縁膜、第１のゲート電極及び第１のハードマスクを形成すると共に、前記第２の半導体領域の上に、第２のゲート絶縁膜、第２のゲート電極及び第２のハードマスクを形成する工程（ｃ）と、
前記第２のハードマスクを除去する工程（ｄ）と、
前記第２のゲート電極の上に第１の金属膜を形成する工程（ｅ）と、
前記第２のゲート電極と前記第１の金属膜とを反応させて前記第２のゲート電極をフルシリサイド化することにより、前記第２のゲート電極から第２のフルシリサイドゲート電極を形成する工程（ｆ）と、
前記第１のハードマスクを除去する工程（ｇ）と、
前記第１のゲート電極の上に第２の金属膜を形成する工程（ｈ）と、
前記第１のゲート電極と前記第２の金属膜とを反応させて前記第１のゲート電極をフルシリサイド化することにより、前記第１のゲート電極から第１のフルシリサイドゲート電極を形成する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記第１のゲート電極及び第２のゲート電極の各側面上にサイドウォールをそれぞれ形成する工程（ｊ）をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）よりも後で且つ前記工程（ｊ）よりも前に、又は、前記工程（ｊ）よりも後で且つ前記工程（ｄ）よりも前に、前記半導体基板における前記第１の半導体領域及び第２の半導体領域にソースドレイン領域をそれぞれ形成する工程（ｋ）と、
前記工程（ｋ）よりも後で且つ前記工程（ｄ）よりも前に、前記各ソースドレイン領域をそれぞれシリサイド化する工程（ｌ）とをさらに備えていることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２のフルシリサイドゲート電極は、前記第１のフルシリサイドゲート電極よりも金属の組成比が高いことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第１の金属膜と前記第２の金属膜との金属組成は、同一であることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に金属シリサイド膜からなるゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置における高集積化及び高速化に対する技術進展に伴い、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化が進められている。特に、ＭＯＳＦＥＴの微細化のために、従来より用いられている酸化シリコン（ＳｉＯ２）及び酸窒化シリコン（ＳｉＯＮ）等のシリコン酸化膜からなるゲート絶縁膜の薄膜化が進められている。しかし、ゲート絶縁膜の微細化に伴い、トンネル効果によるゲートリーク電流の増大という問題が顕在化してくる。このため、ゲートリーク電流を増加させずに、さらなる薄膜化を実現するため、ゲート電極の材料をポリシリコンから金属に代えて、電極空乏化に伴う容量低下を防ぐ等の対策が研究されている。
【０００３】
そこで、金属材料からなるゲート電極の１つとして、フルシリサイドゲート電極が提案されている。フルシリサイドゲート電極は、ゲート絶縁膜の上に堆積したポリシリコン膜の上に金属を直接に堆積し、熱処理によってポリシリコン膜全体を金属シリサイド化することにより形成している（例えば、特許文献１を参照。）。このプロセスによると、まずポリシリコンからなるゲート電極を形成し、その後ゲート電極を完全に金属シリサイド化させて作製することになる。このため、デュアルメタルゲートプロセスとフルシリサイドゲートプロセスとを比較すると、デュアルメタルゲートプロセスでは、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとにそれぞれ異なる金属材料の堆積と、ゲート長が１００ｎｍ以下の微細な加工と、ゲート絶縁膜上にダメージを与えることなく金属材料の選択的な除去とを行わなければならない。これに対し、フルシリサイドゲートプロセスでは、このような微細化に伴う技術的な困難がない。このため、従来のＳｉＯ２、ＳｉＯＮゲート絶縁膜における電極空乏化による容量低下を防止するためにフルシリサイドゲート電極を用いることが期待されている。
【０００４】
一方、ゲート絶縁膜の材料として、ＳｉＯ２及びＳｉＯＮ等のシリコン酸化物に代えて、ハフニウムオキサイド（ＨｆＯ２）及びジルコニウムオキサイド（ＺｒＯ２）等の金属酸化物からなる高誘電体材料に置き換えることが検討されている。ゲート絶縁膜の材料として金属酸化物を用いると、シリコン酸化膜を用いるよりも薄い膜厚を実現しながら膜厚を厚くしたような物理的性質を実現することができるため、リーク電流を低減する効果が期待できる。
【０００５】
しかし、ポリシリコンからなるゲート電極を有するＭＯＳＦＥＴにゲート絶縁膜として金属酸化物を用いると、ゲート絶縁膜の上部界面、すなわちゲート絶縁膜とゲート電極との界面における反応に起因して、トランジスタを動作させる際の閾値電圧の絶対値が大きくなってしまうという問題が生じる。その原因は明らかなっていないが、トランジスタ製造プロセスにおいて、半導体基板が１０００℃程度の高温のプロセスに晒されるため、ゲート電極材料とゲート絶縁膜材料とが反応してしまうことが疑われている。
【０００６】
ゲート電極材料とゲート絶縁膜材料とが反応することにより、ゲート電極材料の実効的な仕事関数が変化する現象（フェルミレベルピニング）が生じる。例えば、ゲート電極材料にポリシリコンを使用すると、ポリシリコンの実効的な仕事関数の値が、ポリシリコンのドーパントの種類によらず、ポリシリコンのミッドギャップ（バンドギャップエネルギーの中間値）よりもややｎ＋ポリシリコン寄りに固定されることが報告されている（非特許文献１を参照。）。このことにより、特にｐ型ＭＯＳＦＥＴの閾値電圧の絶対値が相当に大きくなってしまうため、ゲート絶縁膜の材料が高誘電体の場合には、ＳｉＯ２ゲート絶縁膜で期待される電極空乏化抑制の効果の他に金属からなる電極を用いて最適な仕事関数を選び、閾値電圧を制御することが必要とされる。
【０００７】
このためにも、高誘電体ゲート絶縁膜におけるフェルミレベルピニングによるｐ型ＭＯＳＦＥＴの閾値電圧上昇を回避するために、金属からなる電極としてフルシリサイドゲート電極を用いることが期待されている。
【特許文献１】特開２００６−１４０３１９号公報
【非特許文献１】C. Hobbs, L. Fonseca, V. Dhandapani, S. Samavedam, B. Taylor, J. Grant, L. Dip, D. Triyoso, R. Hegde, D. Gilmer, R. Garcia, D. Roan, L. Lovejoy, R. Rai, L. Hebert, H. Tseng, B. White, and P. Tobin，“Fermi level pinning at the polySi/metal oxide interface”，Proceedings of the 2003 Symposium on VLSI Technology，２００３年，ｐ．９−１０
【非特許文献２】A. Veloso, T. Hoffmann, A. Lauwers, S. Brus, J. F. de Marneffe, S. Locorotondo, C. Vrancken, T. Kauerauf, A. Shickova, B. Sijmus, H. Tigelaar, M. A. Pawlak, H. Y. Yu, C. Demeurisse, S. Kubicek, C. Kerner, T. Chiarella, O. Richard, H. Bender, M. Niwa, P. Absil, M. Jurczak, S. Biesemans, and J. A. Kittl，“Dual work function controlled Ni-FUSI CMOS (NiSi NMOS, Ni2Si or Ni31Si12 PMOS): Manufacturability, Reliability & Process window Improvement by Sacrificial SiGe cap”，Proceedings of the 2006 Symposium on VLSI Technology，２００６年。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴに適した閾値電圧を与えるためには、フルシリサイドゲート電極の仕事関数が、金属とシリコンとの組成比によって変化することを考慮し、金属とシリコンとの組成比が二種類以上になる金属シリサイド層を同一半導体基板上に形成しなければならない。この課題に対しては、例えばｐ型ＭＯＳＦＥＴのゲート電極を形成するためのポリシリコン膜厚を、ｎ型ＭＯＳＦＥＴのポリシリコン膜厚よりも薄く形成した後で、同一膜厚の金属とポリシリコンからなるゲート電極とを反応させることにより、ｐ型ＭＯＳＦＥＴにｎ型ＭＯＳＦＥＴよりも金属過剰な金属シリサイドゲート電極を形成する試みが提案されている。薄膜化されたポリシリコン膜と金属とが反応して形成された金属シリサイド膜の組成はシリコンに対して金属が過剰となり、仕事関数が増大し、低い閾値電圧を実現したｐ型ＭＯＳＦＥＴを作製することができる。しかし、ｐ型ＭＯＳＦＥＴのポリシリコンのみを選択的に制御性よくエッチングすることは、技術的に困難である。
【０００９】
なぜなら、サイドウォールで囲まれたポリシリコンからなるゲート電極をエッチングすることは、サイドウォールの高さとゲート電極高さの関係で決まる形状起因のエッチングレート差が生じ、均一にエッチングすることが難しい。
【００１０】
また、異なるゲート長に対しても同一の膜厚に制御することが必要であるが、特にゲート長が１００ｎｍ以下ではエッチングの形状を制御することも困難である。
【００１１】
また、薄膜化したポリシリコン膜を形成するためには、エッチングを途中で止めなければならないため、ドライエッチング中にプラズマの発光現象を利用したエッチング終端検出技術によってエッチングを制御することはできない。従って、エッチングの処理時間で膜厚を調整する必要がある。ところが、エッチングの処理時間による膜厚の調整は、ゲート電極パターンの依存性を受けて最終の残り膜厚が変動しやすい。このため、ポリシリコンの残り膜厚を制御できなければ、金属との反応量も制御できなくなり、金属シリサイドの組成比が安定化せず、トランジスタの閾値電圧を制御することが困難である。
【００１２】
また、ｎ型ＭＯＳＦＥＴよりもｐ型ＭＯＳＦＥＴのゲート電極を薄膜にすることに伴い、基板からゲート電極上面までの高さがそれぞれ異なり、ゲート電極に配線を加工する工程で以下のような問題が生じる。つまり、膜厚の異なるゲート電極を形成し、さらに層間膜を堆積した後、ゲート電極上にコンタクトホールを開口する際に、ｎ型ＭＯＳＦＥＴのゲート電極の膜厚が厚いためゲート電極上の層間膜がｐ型ＭＯＳＦＥＴよりも薄くなり、ｐ型ＭＯＳＦＥＴよりも先にコンタクトホールのエッチングが完了する。しかし、ｐ型ＭＯＳＦＥＴのゲート電極上面までのエッチングが完了するまでの間エッチングが続けられるため、ｎ型ＭＯＳＦＥＴのゲート電極はより長くエッチングされることになる。特性を劣化させないためには、できるだけ過剰なエッチングが少なく、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの両方でエッチング時間を等しくできることが望ましい。
【００１３】
さらに、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとに対して最適な金属シリサイド組成が異なる点も問題となる。小さな仕事関数が必要なｎ型ＭＯＳＦＥＴでは、金属シリサイドに対するシリコン組成を高くし、大きな仕事関数が必要なｐ型ＭＯＳＦＥＴでは、金属シリサイドに対する金属組成を高くすることが要求される。このためには、それぞれの組成を形成するための熱処理反応条件で金属とシリコンとを反応させる必要があり、ｎ型ＭＯＳＦＥＴでは金属とシリコンとの反応を抑えるために低温で短時間の熱処理反応を、一方、ｐ型ＭＯＳＦＥＴでは金属とシリコンとの反応を促進するために高温で長時間の熱処理反応を行うことが望ましい。しかし、従来例ではｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの金属シリサイド形成を同時に行っているため、双方に対して中間の熱処理反応条件に設定しなければならず、プロセス条件に余裕がない熱処理条件しか行えないという問題がある。特に、ｎ型ＭＯＳＦＥＴにおいては、金属とシリコンとの反応が進むと金属過剰となり閾値が上昇してしまい、逆に、金属とシリコンとの反応が不十分な場合にはポリシリコンが金属と反応しないまま残りフルシリサイドゲート電極として機能しなくなる。従って、プロセスマージンが少なく閾値電圧のばらつきを制御することが困難である。
【００１４】
本発明は、前記従来の問題に鑑み、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの閾値電圧を安定化でき、且つ信頼性の劣化を防ぐことのできるフルシリサイドゲート電極を有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明の半導体装置は、半導体基板の上に形成されたゲート絶縁膜とゲート絶縁膜の上に形成された金属シリサイド膜からなるフルシリサイドゲート電極とを備え、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴのゲート電極の膜厚が同一であるゲート構造を備えた構成とする。
【００１６】
具体的には、半導体基板と、半導体基板に形成された第１のトランジスタ形成領域に形成され、第１のゲート電極を有する第１のＭＯＳ電界効果トランジスタと、半導体基板に形成された第２のトランジスタ形成領域に形成され、第１のゲート電極と同一の膜厚を有する第２のゲート電極を有する第２のＭＯＳ電界効果トランジスタとを備え、第１のゲート電極及び第２のゲート電極はそれぞれ金属シリサイドからなることを特徴とする。
【００１７】
本発明の半導体装置によると、第１のＭＯＳ電界効果トランジスタ及び第２のＭＯＳ電界効果トランジスタのゲート電極は、膜厚が同一である金属シリサイドから形成されるため、ｐ型ＭＯＳ電界効果トランジスタのゲート電極の金属組成を上げるために、ゲート電極を形成するポリシリコン膜の膜厚をエッチングにより薄膜化させる必要がなくなる。このため、ポリシリコン電極のエッチングプロセスに起因する特性のばらつき、特に閾値電圧のばらつきを抑制することができる。また、ゲート電極の高さが等しいため、コンタクトホール開口時の最適なエッチング時間がｎ型ＭＯＳ電界効果トランジスタとｐ型ＭＯＳ電界効果トランジスタとで等しくなるので、過剰エッチングに対する影響がない。
【００１８】
また、第２のゲート電極は、第１のゲート電極よりも金属の組成比が高い金属シリサイドからなることが好ましい。
【００１９】
また、第１のゲート電極は、金属の組成比が５０％以下の金属シリサイドからなることが好ましい。
【００２０】
また、第２のゲート電極は、金属の組成比が６０％以上の金属シリサイドからなることが好ましい。
【００２１】
このような構成にすると、第１のＭＯＳ電界効果トランジスタと第２の電界効果トランジスタとのゲート電極の膜厚が同一で第２のゲート電極のみ金属の組成比が高い金属シリサイド化を実現できるため、仕事関数の値及び閾値電圧の安定した半導体装置を実現できる。
【００２２】
また、金属シリサイドを構成する金属は、ニッケル、コバルト、チタン、白金、ルテニウム、イリジウム、イッテルビウム及び遷移金属のうちの少なくとも１つであることが好ましい。
【００２３】
また、金属シリサイド膜は、ホウ素、リン、砒素、アンチモン、アルミニウム、窒素、酸素、イッテルビウム及び遷移金属のうちの少なくとも１つのドーパントを含むことが好ましい。
【００２４】
このような構成にすると、シリコン基板からなる半導体装置において、仕事関数及び閾値電圧に調整して、望ましい仕事関数と閾値電圧とを得ることができる。
【００２５】
また、第１のＭＯＳ電界効果トランジスタは、第１のトランジスタ形成領域と第１のゲート電極との間に形成された第１のゲート絶縁膜を有し、第２のＭＯＳ電界効果トランジスタは、第２のトランジスタ形成領域と第２のゲート電極との間に形成された第２のゲート絶縁膜を有し、第１のゲート絶縁膜及び第２のゲート絶縁膜は、金属酸化物からなることが好ましい。
【００２６】
また、金属酸化物は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、シリコン、ランタン及び希土類元素のうちの少なくとも１つの酸化物であることが好ましい。
【００２７】
このような構成にすると、金属酸化物からなるゲート絶縁膜の高誘電率特性によりゲート容量を高くすることができるため、トランジスタの特性が向上する。
【００２８】
本発明の半導体装置の製造方法は、半導体基板に第１のトランジスタ形成領域と第２のトランジスタ形成領域とを形成する工程（ａ）と、半導体基板の上にゲート絶縁膜形成膜及びゲート電極形成膜及びハードマスクを順次形成する工程（ｂ）と、ゲート絶縁膜形成膜及びゲート電極形成膜及びハードマスクをパターニングして複数のゲート絶縁膜及びゲート電極を形成する工程（ｃ）と、第２のトランジスタ形成領域にあるハードマスクを除去する工程（ｄ）と、第２のトランジスタ形成領域にあるゲート電極の上に金属膜を形成する工程（ｅ）と、第２のトランジスタ形成領域にあるゲート電極と金属膜とを反応させてゲート電極をシリサイド化することにより、第２のフルシリサイドゲート電極を形成する工程（ｆ）と、第１のトランジスタ形成領域にあるハードマスクを除去する工程（ｇ）と、第１のトランジスタ形成領域にあるゲート電極の上に金属膜を形成する工程（ｈ）と、第１のトランジスタ形成領域にあるゲート電極と金属膜とを反応させてシリコン電極をシリサイド化することにより、第１のフルシリサイドゲート電極を形成する工程（ｉ）とを備えていることを特徴とする。
【００２９】
本発明の半導体装置の製造方法によると、第２のトランジスタの形成領域のハードマスクのみを除去する工程を備えているため、１回目の金属シリサイド化工程において、第２のトランジスタ形成領域のゲート電極のみフルシリサイド化される。この１回目の金属シリサイド化条件を高温で長時間に設定することができるため、ゲート電極を形成するポリシリコンの膜厚が厚くても金属過剰な組成比を有する金属シリサイド層を形成することができる。このため、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとに適した閾値電圧を与えるためにゲート電極を形成するポリシリコンを薄膜化する必要がなくなりエッチングに起因するばらつきを抑制することができる。また、第１のトランジスタの形成領域のゲート電極のフルシリサイド化は、１回目のフルシリサイド化条件とは独立して２回目の金属シリサイド化工程の条件を設定できるため、２回目の金属シリサイド化条件は低温で短時間に設定することができ、所望の金属シリサイド層を得琉ことができる。したがってｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとに適した仕事関数、閾値電圧を調整することが可能となる。
【００３０】
また、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、ゲート電極の側面上にサイドウォールを形成する工程（ｊ）をさらに備えていることが好ましい。
【００３１】
また、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、半導体基板における第１のトランジスタ形成領域及び第２のトランジスタ形成領域にソースドレイン領域をそれぞれ形成する工程（ｋ）と、工程（ｋ）よりも後で且つ工程（ｄ）よりも前に、ソースドレイン領域をシリサイド化する工程（ｌ）とをさらに備えていることが好ましい。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によれば、ゲート電極を形成する金属シリサイド層をｎ型トランジスタとｐ型トランジスタの双方に適した仕事関数を得られるように設定できるため、トランジスタの特性を向上することができる。さらに、ゲート電極の形状及び膜厚が同じであるため、微細加工が容易で特性の安定したフルシリサイドゲート電極を有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の一実施形態について図面を参照しながら説明する。本発明に係る半導体装置は、半導体基板の上に形成されたフルシリサイドゲート電極を有するｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを備えている。
【００３４】
図１は、本実施形態に係る半導体装置の断面図の一例を示している。
【００３５】
図１に示すように、半導体基板１１に、素子分離膜１２が選択的に形成され、複数のｎ型トランジスタ形成領域１３Ａとｐ型トランジスタ形成領域１３Ｂとがそれぞれ形成されている。ｎ型トランジスタ形成領域１３Ａ及びｐ型トランジスタ形成領域１３Ｂには、それぞれソースドレイン領域２０が形成され、ソースドレイン領域２０の上に金属シリサイドソースドレイン２１が形成されている。ｎ型トランジスタ形成領域１３Ａには、半導体基板１１の上に下地膜１４ａ、下地膜１４ａの上にゲート絶縁膜１５ａ及びゲート絶縁膜１５ａの上にフルシリサイドゲート電極２４が形成され、下地膜１４ａ、ゲート絶縁膜１５ａ及びフルシリサイドゲート電極２４の側面上にサイドウォール１９が形成されている。ｐ型トランジスタ形成領域１３Ｂには、半導体基板１１の上に下地膜１４ａ、該下地膜１４ａの上にゲート絶縁膜１５ａ及び該ゲート絶縁膜１５ａの上にフルシリサイドゲート電極２３が形成され、下地膜１４ａ、ゲート絶縁膜１５ａ及びフルシリサイドゲート電極２３の側面上にサイドウォール１９が形成されている。さらに、半導体基板１１を覆うように層間膜２２が形成されている。
【００３６】
図２〜図４は、本実施形態に係る半導体装置の製造方法を工程順に示している。
【００３７】
まず、図２（ａ）に示すように、例えば主面の面方位が（１００）面であるシリコンからなる半導体基板１１に、シャロウトレンチ分離（ＳＴＩ：shallow Trench Isolation）からなる素子分離膜１２を選択的に形成する。
【００３８】
続いて、半導体基板１１にイオン注入を行い、複数のｎ型トランジスタ形成領域１３Ａとｐ型トランジスタ形成領域１３Ｂとをそれぞれ形成する。ｎ型トランジスタ形成領域１３Ａは、ｐ型のウエルを有し、ｐ型トランジスタ形成領域１３Ｂはｎ型のウエル有している。
【００３９】
続いて、半導体基板１１に対して公知のＲＣＡ洗浄及び希釈フッ酸洗浄を順次行った後、６００℃〜１０００℃程度の温度の酸化性雰囲気で熱処理を行う。これにより、半導体基板１１のｎ型トランジスタ形成領域１３Ａ及びｐ型トランジスタ形成領域１３Ｂの上に、酸化シリコンからなる下地形成膜１４を形成する。下地形成膜１４は、膜厚が１．０ｎｍ以下であることが望ましい。また、下地形成膜１４はウエット処理により形成した、ケミカルなシリコン酸化膜でもよい。
【００４０】
続いて、例えば有機金属気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）法を用いて、素子分離膜１２及び下地形成膜１４の上に膜厚が２ｎｍの高誘電体からなる金属酸化膜１５を形成する。例えば、ハフニウムシリケート（ＨｆＳｉＯ４）からなる金属酸化膜を形成する場合には、以下のようにする。
【００４１】
ターシャリブトキシハフニウム（Ｈｆ（Ｏ−ｔ−Ｃ３Ｈ７）４）及びターシャリブトキシシリコン（Ｓｉ（Ｏ−ｔ−Ｃ３Ｈ７）４）の混合溶液に、窒素等からなるキャリアガスを吹き込んでバブリングを行うことにより発生させたソースガスを、キャリアガスと共に反応炉に導入する。反応炉内の温度を５００℃程度に設定すると、ハフニウムシリケートからなる金属酸化膜１５が堆積される。このときＳｉに対するＨｆの濃度は、Ｈｆ（Ｏ−ｔ−Ｃ３Ｈ７）４及びＳｉ（Ｏ−ｔ−Ｃ３Ｈ７）４の供給量によって調節する。
【００４２】
なお、金属酸化膜１５は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ランタン（Ｌａ）及び希土類元素のうちの少なくとも１つの酸化物から形成されていればよい。
【００４３】
金属酸化膜１５を形成した後に、炭素又は水素等の残留不純物の除去を行うために、７００℃〜１０００℃程度の熱処理を行う。このときの加熱雰囲気は、金属酸化膜１５及び下地形成膜１４の膜厚が大きく変化しないように、微量の酸素を含んだ窒素であることが望ましい。その後、ソースドレイン領域のイオンの活性化熱処理において、金属酸化膜１５が結晶化することを防ぐための窒化処理を行う。例えば、アンモニア雰囲気において８００℃の温度で１分間の熱処理を行う。また、プラズマにより励起された窒素雰囲気中で熱処理を行ってもよい。
【００４４】
なお、高誘電体材料からなる金属酸化膜に代えて、酸化シリコン膜、窒化シリコン膜又は酸窒化シリコン膜等を用いてもよい。
【００４５】
その後、化学気相成長（ＣＶＤ）法により、金属酸化膜１５の上に膜厚が１００ｎｍ程度のシリコンからなるゲート電極形成膜１６を堆積する。ゲート電極形成膜１６は、ドーピングされていても構わない。さらに、ゲート電極形成膜１６の上にシリコン酸化膜からなるハードマスク形成膜１７を堆積する。続いて、リソグラフィ技術により、ハードマスク形成膜１７の上に、ゲートパターンを有するレジストマスク２８を形成する。
【００４６】
次に、図２（ｂ）に示すように、例えば塩素ガスを用いたドライエッチングにより、ハードマスク形成膜１７から下地形成膜１４までを順次パターニングする。これにより積層パターン１８が形成され、積層パターン１８は、下地膜１４ａ及びゲート絶縁膜１５ａと、これらを介して半導体基板１１の上に形成されたゲート電極１６ａと、ゲート電極１６ａの上面を覆うハードマスク１７ａとから形成される。続いて、図示はしないが、積層パターン１８をマスクとしてイオン注入を行う。
【００４７】
次に、図２（ｃ）に示すように、積層パターン１８の側面上にシリコン窒化膜からなるサイドウォール１９を形成する。続いて、サイドウォール１９及び積層パターン１８をマスクとして、半導体基板１１に再度イオン注入を行って、ソースドレイン領域２０を形成する。さらに、１０００℃以上の温度で熱処理を行い、イオン注入された不純物を電気的に活性化させる。
【００４８】
次に、半導体基板１１の上に金属ニッケル（図示せず）を堆積した後、３００℃以上の温度で熱処理を行う。これにより、ソースドレイン領域２０の上部に金属シリサイドソースドレイン２１を形成する。この際に、ハードマスク１７ａは、ゲート電極１６ａがシリサイド化されないように保護する保護絶縁膜として機能する。次に、未反応の金属ニッケルを硫酸と過酸化水素水との混合液で除去し、さらに結晶相制御のための熱処理を行う。
【００４９】
次に、図３（ａ）に示すように、シリコン酸化膜からなる層間膜２２をハードマスク１７ａが十分に覆われるまで堆積し、化学的機械研磨（ＣＭＰ）法を用いて層間膜２２を平坦化しながらハードマスク１７ａに達しないように研磨して平坦化を行う。さらに、ドライエッチングにより層間膜２２を全面でエッチバックし、ハードマスク１７ａが露出するまでエッチングを行う。
【００５０】
次に、図３（ｂ）に示すように、半導体基板１１の全面にレジストを塗布し、フォトリソグラフィ技術によって、ｐ型トランジスタ形成領域１３Ｂを露出するためのレジストマスク２９を形成する。その後、ドライエッチングにより、ｐ型トランジスタ形成領域１３Ｂのハードマスク１７ａを除去してｐ型トランジスタ形成領域１３Ｂのシリコン電極１６ａを露出させる。
【００５１】
次に、図３（ｃ）に示すように、レジストマスク２９を剥離した後、半導体基板１１の上に金属ニッケル（図示せず）を堆積し、３００℃以上の温度で熱処理を行う。これにより、ｐ型トランジスタ形成領域１３Ｂのゲート電極１６ａは金属ニッケルと反応し、ニッケルシリサイド化され、フルシリサイドゲート電極２３となる。その後、未反応の金属ニッケルを硫酸と過酸化水素水との混合液で除去する。シリサイド化の熱処理はフルシリサイドゲート電極２３の金属シリサイド層が、６０％以上の金属組成比となるように十分な温度と時間で行うことが好ましい。
【００５２】
次に、図４（ａ）に示すように、ドライエッチングにより、ｎ型トランジスタ形成領域１３Ａのハードマスク１７ａを除去してｎ型トランジスタ形成領域１３Ａのシリコン電極１６ａを露出させる。
【００５３】
次に、図４（ｂ）に示すように、半導体基板１１の上に金属ニッケル（図示せず）を堆積し、３００℃以上の温度で熱処理を行う。これにより、ｎ型トランジスタ形成領域１３Ａのシリコン電極１６ａは金属ニッケルと反応し、ニッケルシリサイド化され、フルシリサイドゲート電極２４となる。その後、未反応の金属ニッケルを硫酸と過酸化水素水との混合液で除去する。シリサイド化の熱処理はフルシリサイド電極２４の金属シリサイド層が、５０％以下の金属組成比となるような温度と時間とで行うことが好ましい。この工程でフルシリサイド電極２３も同時に金属ニッケルが堆積されて熱処理が加えられることになるが、すでに金属過剰なフルシリサイドが形成されているため、膜組成が安定化しており、特性が変わることはない。さらに５００℃程度の熱処理を加えて、フルシリサイド電極２３及び２４のフルシリサイド層を安定化する工程を加えてもよい。その後、図示を省略するが、配線工程等を行う。なお、本実施形態においては、ゲート電極１６ａをニッケルによりシリサイド化したが、ニッケルに代えて、コバルト（Ｃｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、イッテルビウム（Ｙ）及び遷移金属のうちの少なくとも一つであればよく、ホウ素（Ｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、酸素（Ｏ）、イッテルビウム（Ｙ）及び遷移元素のうち少なくとも１つのドーパントを含んでいるとよい。
【００５４】
本実施形態の半導体装置は、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのゲート電極の膜厚を同一に形成し、ゲート電極のシリサイド化においてｐ型ＭＯＳＦＥＴのゲート電極のみ金属過剰に形成することができるため、仕事関数の値及び閾値電圧の安定した半導体装置を実現できる。ｐ型ＭＯＳＦＥＴのゲート電極のみ金属過剰なシリサイド組成にするためにゲート電極を薄膜化する等のエッチングプロセスが必要なく、サイドウォールで囲まれたゲート電極のエッチングに伴う困難がない。このため、ゲート電極の上にコンタクトホールを開口して電気的接続を形成する工程において、加工しやすく、電気特性を安定化させることができる。
【００５５】
本実施形態の半導体装置の製造方法は、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴのフルシリサイドゲート電極の形成を分割して行うため、それぞれの最適なシリサイド化条件に設定することができる。金属シリサイドゲート電極の金属組成が高いことが望ましいｐ型ＭＯＳＦＥＴは、複数回金属と反応させても特性の安定化したフルシリサイドゲート電極を形成することができる。
【産業上の利用可能性】
【００５６】
本発明に係る半導体装置及びその製造方法は、ゲート電極を形成する金属シリサイド層をｎ型トランジスタとｐ型トランジスタの双方に適した仕事関数を得られるように設定でき、金属シリサイド膜からなるゲート電極を有するＭＯＳ構造の半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００５８】
１１      基板
１２      素子分離膜
１３Ａ    ｎ型トランジスタ形成領域
１３Ｂ    ｐ型トランジスタ形成領域
１４      下地形成膜
１４ａ    下地膜
１５      金属酸化膜
１５ａ    ゲート絶縁膜
１６      ゲート電極形成膜
１６ａ    ゲート電極
１７      ハードマスク形成膜
１７ａ    ハードマスク
１８      積層パターン
１９      サイドウォール
２０      ソースドレイン領域
２１      金属シリサイドソースドレイン
２２      層間膜
２３      フルシリサイドゲート電極
２４      フルシリサイドゲート電極
２８      レジストマスク
２９      レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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