(57)【要約】【課題】微細化に伴うメモリセルへの誤書き込み及び誤消去を低減した半導体記憶装置を提供する。【解決手段】チャネル上に絶縁膜を介して電荷蓄積層、制御ゲート層が積層され、当該チャネルを挟んで、電流経路を形成する拡散層を設けたメモリセルＭＣ１１〜ＭＣ１ｎ，・・・，ＭＣｍ１〜ＭＣｍｎがマトリクス状に配置され、複数のメモリセルＭＣ１１〜ＭＣ１ｎ，・・・，ＭＣｍ１〜ＭＣｍｎの拡散層に接続されたビット線ＢＬ１〜ＢＬｎを有する不揮発性半導体装置において、ビット線ＢＬ１〜ＢＬｎに接続され、メモリセルＭＣ１１〜ＭＣｍｎの拡散層にかかる所定値以上の電圧を放電するトランジスタＴＲ１〜ＴＲｎを備える。トランジスタＴＲ１〜ＴＲｎは、ドレインがビット線ＢＬ１〜ＢＬｎに接続され、ソースが接地されている。なお、各トランジスタＴＲ１〜ＴＲｎは、所定閾値を有し、ダイオード接続されている。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
チャネル上に絶縁膜を介して電荷蓄積層、制御ゲート層が積層され、当該チャネルを挟んで電流経路を形成する拡散層を設けたメモリセルがマトリクス状に配置され、複数の前記メモリセルの拡散層に接続されたビット線を有する不揮発性半導体装置において、
前記ビット線に接続され、前記拡散層にかかる所定値以上の電圧を放電するスイッチング素子を備えることを特徴とする不揮発性半導体装置。
【請求項２】
前記スイッチング素子は、一端が前記ビット線に接続され、他端が接地されていることを特徴とする請求項１記載の不揮発性半導体装置。
【請求項３】
前記スイッチング素子は、ダイオード接続されたトランジスタであることを特徴とする請求項２記載の不揮発性半導体装置。
【請求項４】
前記スイッチング素子は、アノード側が前記ビット線に接続され、カソード側が接地された、直列に接続された複数のダイオードであることを特徴とする請求項１記載の不揮発性半導体装置。
【請求項５】
前記トランジスタは、前記メモリセルと比較して前記制御ゲート層のゲート長が長く、且つ前記メモリセルと比較して前記拡散層の拡散濃度が低濃度であり、電荷蓄積領域を有することを特徴とする請求項２又は３記載の不揮発性半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体装置に関する。
【背景技術】
【０００２】
電気的書き換えを可能としたＥＥＰＲＯＭとして、従来、ＮＯＲ型ＥＥＰＲＯＭがある。ＮＯＲ型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートとが積層されたＭＯＳＦＥＴ構造を有する。複数個のメモリセルは、Ｎ−チャネル型ＭＯＳＦＥＴの場合、そのドレイン・ゲートをビット線・ワード線に接続した、マトリクス配列されたＮＯＲ型メモリセルユニットを構成する。このようなＮＯＲ型ＥＥＰＲＯＭとしては、例えば、特許文献１記載のような技術文献も開示されている。
【０００３】
上記ＮＯＲ型メモリセルのようなチャネルホットエレクトロンプログラム方式（ソース・ドレイン間に電位差を与え、チャネル電流を流しホットエレクトロンを発生させ書き込みを行う方式）を用いた不揮発性メモリセルであれば、プログラミングにドレインパルス電圧印加方式を使用する。このＮＯＲ型メモリセルにおいて、メモリセルを微細化していく場合、以下の２つの問題点を解決しなければならない。
【０００４】
１点目は、ゲート長を短縮化していくとドレイン耐圧が低下する一方、書き込みに必要なドレイン電圧はゲート長の短縮化とともに低減できないという問題である。一般的に、浮遊ゲート型の不揮発性メモリセルにおいて、Ｓｉ基板中にある電子を浮遊ゲートへ注入する方式のプログラミングでは、基板中の電子がトンネル酸化膜のエネルギー障壁を越えるためのエネルギーが必要となる。チャネルホットエレクトロンプログラミング方式を使用する場合、そのエネルギーを獲得するためにはドレインに酸化膜の障壁を超えるだけのエネルギーに相当する電圧、およそ３〜４Ｖ以上を印加する必要がある。しかしながら、ゲート長を短縮していくとドレイン耐圧は低下していく。すなわち、ゲート長を短縮化してもプログラミングに必要な最小ドレイン電圧（上記３〜４Ｖ）は変わらず、ドレイン耐圧の低下だけが一方的に進むので、プログラミング時のドレイン電圧のマージンは確保できなくなってゆく問題が発生する。
【０００５】
２点目は、メモリセルを微細化していくとドレイン負荷抵抗が増加する結果、ドレイン電圧をある程度増分しないとプログラミングできず、プログラミング終了時にはセルのドレインにドレイン耐圧を超える電圧が印加されてしまう可能性を生ずるという問題点である。ドレイン耐圧を超えた場合、選択セルはプログラミング閾値の低下、非選択セルはドレインディスターブ（Drain Disturb）が発生し、ひどい場合は誤書き込み、誤消去が発生する。これは、ドレインコンタクトサイズ縮小に伴うドレインコンタクト抵抗の増加、ビット線配線幅と膜厚の縮小に伴うビット線抵抗の増加、さらには、セルサイズ縮小に伴うカラムゲートのチャネル抵抗の増加により、セルのドレイン側につく負荷抵抗値が大きくなることに起因する。
【０００６】
次に、上記のように負荷抵抗値の増大によりプログラミング閾値の低下、及び誤書き込みが生じる仕組みを説明する。チャネルホットエレクトロンプログラミング方式のようなチャネル電流を必要とするプログラミング方式の場合、ドレイン負荷抵抗では電圧降下V=(負荷抵抗R)×(チャネル電流I)が起こる。そのため、セルのドレインにプログラミングに必要な最小電圧（３〜４Ｖ）以上の電圧、言い換えると、ドレイン負荷抵抗の電圧降下分を加えたプログラミング電圧を印加する必要がある。ここで問題となるのは、プログラミングが終了した時点でのセルのドレイン耐圧である。すなわち、ゲート長を短縮化したメモリセルのドレイン耐圧は低下している。そのセルがプログラミングされると浮遊ゲートに電子が注入されるため閾値が上昇し、チャネル電流が減少する。その結果、負荷抵抗の電圧降下分が低下し、セルのドレインにはプログラミング開始時点でのドレイン電圧以上が印加される。もしも、その電圧がドレイン耐圧以上となる場合、プログラミングする選択セルでは、ドレインでホットホールが発生し、浮遊ゲートへ注入されてしまうので、せっかく書き込んだ閾値が低下してしまう恐れがある。
【０００７】
一方、選択セルとビット線が共通な非選択セル（プログラミングを行わないがドレインにパルス電圧が印加されるセル）においては、データの保持が２値／セル方式の場合、プログラミングされていないセルでは、ドレイン耐圧以上の電圧が印加されてしまうと、そのドレインで発生するホットエレクトロンが浮遊ゲートに注入されてしまう。つまり、閾値が上昇し誤書き込み(ドレインディスターブ)が発生する。他方、プログラミングされているセルでは、そのドレインで発生するホットホールが浮遊ゲートに注入されるので、閾値が低下してしまう誤消去(ドレインディスターブ)が発生する。
【０００８】
以上のような２つの問題を解決しなければ、チャネルホットエレクトロンプログラミング方式でかつ、ドレインパルス電圧印加方式のメモリセルを微細化していくことはできない。
【特許文献１】特開平０７−３００００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、微細化に伴うメモリセルへの誤書き込み及び誤消去を低減した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体装置は、チャネル上に絶縁膜を介して電荷蓄積層、制御ゲート層が積層され、当該チャネルを挟んで電流経路を形成する拡散層を設けたメモリセルがマトリクス状に配置され、複数の前記メモリセルの拡散層に接続されたビット線を有する不揮発性半導体装置において、前記ビット線に接続され、前記拡散層にかかる所定値以上の電圧を放電するスイッチング素子を備えることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、微細化に伴うメモリセルへの誤書き込み及び誤消去を低減した半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
まず、図６〜図８を参照して、従来のＮＯＲ型不揮発性半導体メモリセルアレイについて説明する。
【００１３】
図６を参照してドレインパルス印加方式のプログラミング方式を説明する。図６は、従来のチャネルホットエレクトロンプログラミング方式の浮遊ゲート構造を持つＮＯＲ型不揮発性半導体メモリセルアレイの回路図である。図６に示すように、ＮＯＲ型不揮発性半導体メモリセルアレイは、複数のメモリセルＭＣ１１〜ＭＣ１ｎ，・・・，ＭＣｍ１〜ＭＣｍｎと、複数のワード線ＷＬ１〜ＷＬｎと、複数のビット線ＢＬ１〜ＢＬｎとにより構成されている。
【００１４】
ここで、点線で囲まれたメモリセルＭＣ２２（選択セルＳ）に対してプログラミングを行う場合、まずはワード線を選択（選択ワード線）し、９〜１０Ｖの電圧を印加する。ワード線の電圧が安定した時点で、選択したビット線（選択ビット線）にドレインパルス電圧４〜５Ｖを印加する。印加されたセルのソース、ドレイン間ではプログラミング電流が流れ始め、ドレイン端でホットエレクトロンが発生する。そして、そのホットエレクトロンは、浮遊ゲートに注入される。このとき、図６に示すように、選択ビット線ＢＬ２には、選択セルＳ（ＭＣ２２）のほか、プログラミングしない非選択セルＭＣ１２，ＭＣ３２〜ＭＣｍ２が繋がっている。通常、選択ビット線ＢＬ２には、選択セルＳ（ＭＣ２２）の電流と非選択セルＭＣ１２，ＭＣ３２〜ＭＣｍ２の合計電流が流れることになる。
【００１５】
ここで、選択セルＭＣ２２だけに注目した簡略図（図７）を使用してプログラミング時のビット線電流を説明する。なお、実際には、非選択セルＭＣ１２，ＭＣ３２〜ＭＣｍ２にもある程度の電流は流れるが非選択セルのリーク電流は、非常に小さいので、無視している。図７に示すように、メモリセルＭＣ１１〜ＭＣ１ｎ，・・・，ＭＣｍ１〜ＭＣｍｎには、ドレイン負荷抵抗Ｒがつく。この負荷抵抗Ｒは、セルのコンタクト抵抗やビット線の配列抵抗、そして、カラムゲートのチャネル抵抗等を含むものである。この抵抗値Ｒは、微細化を進めていくと、大きな値となる。この微細に伴う抵抗値Ｒの増大は、上述したように、ドレインコンタクトサイズ縮小、ビット線配線幅と膜厚の縮小、カラムゲートのチャネル抵抗の増加等により生じるものである。
【００１６】
次に、図８を参照してプログラミング時のビット線電流を説明する。図８において、左側の図は、セルに印加するドレイン電圧とチャネル電流の関係を示すものであり、右側の図は、メモリセルＭＣ１１〜ＭＣ１ｎ，・・・，ＭＣｍ１〜ＭＣｍｎのプログラミング電圧の閾値の分布を示す図である。図８の抵抗Ｒの負荷線Ｌｒは、図７の負荷抵抗Ｒによるものである。プログラミング時においては、メモリセルＭＣ１１〜ＭＣ１ｎ，・・・，ＭＣｍ１〜ＭＣｍｎのドレインにパルス電圧を印加するのでチャネル電流が流れ、ビット線電流は、破線のような静特性に沿って、電流が増加していく。そして、ドレイン負荷抵抗Ｒが大きい場合、電圧降下、Ｖ＝（負荷抵抗Ｒ）×（ビット線電流Ｉ）が発生するので、プログラミング電流は、負荷抵抗線との交点Ａで止まる。そして、ドレイン近傍でホットエレクトロンが発生すると、除々にプログラミングが始まり、閾値は低下し、プログラミング電流はＢ点まで低下する。実際はメモリセルＭＣ１１〜ＭＣ１ｎ，・・・，ＭＣｍ１〜ＭＣｍｎの寸法のばらつき等の影響で、図８に示すようなＶｔｈ分布を持ち、Ｂ’点まで低下するものもある。その後、電流は破線の静特性を通って０Ｖまで戻り、プログラミングは終了する。この場合のプログラミングの電圧の最大値はＢ’点の電圧となる。微細化されていない状態にあっては、図８に示すように、メモリセルのドレイン耐圧Ｄ点（パンチスルー電圧）が、Ｂ’点よりも十分大きいため、ドレイン耐圧による選択セルプログラミング電圧の閾値の低下や非選択セルのドレインディスターブは特に問題ならなかった。
【００１７】
このようなＮＯＲ型不揮発性半導体メモリセルについて微細化を進めていくと、上述した２つの問題が発生する。次に、図９を参照して、ＮＯＲ型不揮発性半導体メモリセルの微細化における問題点を説明する。図９は、従来のＮＯＲ型不揮発性半導体メモリセルにおいて、微細化した状態のドレイン電圧特性を示す図である。
【００１８】
１つ目の問題は、ゲート長の短縮によるドレイン耐圧の低下である。その結果、図８と比較して、図９においては、書き込み開始Ａ点とドレイン耐圧の低下によるブレイクダウン電圧Ｃ点（或いはＣ’点）の電圧差が小さくなっていることが解る。すなわち、ゲート長を短縮化しても、プログラミングに必要な最小ドレイン電圧は変わらず、ドレイン耐圧の低下だけが一方的に進み、プログラミング時のドレイン電圧のマージンは確保できない。
【００１９】
２つ目の問題は、ドレインコンタクトサイズ縮小、及びビット線配線幅と膜厚の縮小によるドレイン負荷抵抗の増加である。セルがプログラミングされると浮遊ゲートに電子が注入されるため閾値が上昇し、プログラミング電流が減少する。その結果、負荷抵抗Ｒによる電圧降下Ｖが低下するので、Ａ点からドレイン電圧が上昇し、図９に示すようにドレイン耐圧（Ｃ’点）以上の電圧（Ｂ’点）がドレインにかかることになる。このような状態のとき、プログラミングする選択セルでは、ドレインでホットホールが発生し、浮遊ゲートに注入されてしまうので、せっかく書き込んだ閾値が低下してしまう。一方、プログラミングされていないセルでは、ドレインにドレイン耐圧以上の電圧が印加されてしまうと、そのドレインで発生するホットエレクトロンが浮遊ゲートに注入されてしまうので、閾値が上昇し誤書き込みが発生する。
【００２０】
従来のＮＯＲ型不揮発性半導体メモリセルアレイは、このような問題点を有するものであった。
【００２１】
［第１実施形態］
次に、図１Ａ〜図３を参照して、本発明の第１実施形態に係るＮＯＲ型不揮発性半導体メモリセルについて説明する。
【００２２】
図１Ａは、本発明の第１実施形態に係るＮＯＲ型の不揮発性半導体メモリにおけるメモリセルアレイの一部構成を示す回路図である。図１Ａに示すように、ＮＯＲ型の不揮発性半導体メモリは、複数のメモリセルＭＣ１１〜ＭＣ１ｎ，・・・，ＭＣｍ１〜ＭＣｍｎと、複数のワード線ＷＬ１〜ＷＬｎと、複数のビット線ＢＬ１〜ＢＬnとにより構成されている。
【００２３】
図１Ｂは、各メモリセルＭＣ１１〜ＭＣｍｎの概略構成を示す図である。図１Ｂに示すように、各メモリセルＭＣ１１〜ＭＣｍｎは、Ｐ型半導体基板Ｓｕｂと、その表面に形成されたＮ＋型拡散層Ｄｉｆとを有している。また、各メモリセルＭＣ１１〜ＭＣｍｎのＮ＋型拡散層Ｄｉｆ間にあって、Ｐ型半導体基板Ｓｕｂの表面には、絶縁層Ｉｎを介して、電荷蓄積層（浮遊ゲート）ＣＡが積層され、さらに、その電荷蓄積層ＣＡ上には、絶縁層Ｉｎを介して、ワード線ＷＬ１〜ＷＬｎに接続される制御ゲート層ＣＧが積層されている。なお、一方のＮ＋型拡散層Ｄｉｆは、ソース層Ｓとして機能し、他方のＮ＋型拡散層Ｄｉｆは、ドレイン層Ｄとして機能する。つまり、各メモリセルＭＣ１１〜ＭＣｍｎは、ｎチャネルＭＯＳＦＥＴ構造を有している。
【００２４】
これら各メモリセルＭＣ１１〜ＭＣｍｎは、そのドレイン層Ｄをビット線ＢＬ１〜ＢＬｎに接続し、その制御ゲート層ＣＧをワード線ＷＬ１〜ＷＬｎに接続し、そのソース層Ｓを接地している。このように形成されたドレイン層Ｄ及び制御ゲート層ＣＧに所定電圧を印加することにより、Ｐ型半導体基板Ｓｕｂ表面のソース層Ｓ及びドレイン層Ｄ間（チャネル）に電流経路が形成され、チャネル電流が流れ、チャネルホットエレクトロンプログラミングにより書き込みが行われる。
【００２５】
特に、本発明の第１実施形態に係る不揮発性半導体メモリは、従来例と異なり、ビット線ＢＬ１〜ＢＬｎ毎にｎ型ＭＯＳトランジスタＴＲ１〜ＴＲｎが設けられている。各トランジスタＴＲ１〜ＴＲｎは、そのドレインをビット線ＢＬ１〜ＢＬｎに接続し、そのソースを接地している。そして、各トランジスタＴＲ１〜ＴＲｎは、所定の閾値を有し、ダイオード接続されている。なお、トランジスタＴＲ１〜ＴＲｎが有する所定の閾値電圧は、チャネルの不純物濃度、或いは絶縁膜の膜厚等で調整可能である。
【００２６】
ここで、選択セルＭＣ２２だけに注目した簡略図は、図２に示すようになる。図２に示すように、寄生抵抗Ｒに接続された選択セルＭＣ２２と並列に、トランジスタＴＲ２が接続されている。
【００２７】
図３は、本発明の第１実施形態に係るＮＯＲ型不揮発性半導体メモリセルのドレイン電圧特性を示す図である。なお、図３は、上述した図８及び図９と同様の構成である。図３に示すように、上記回路を有する不揮発性半導体メモリにおいては、ゲート長を短縮化したことにより、プログラミング時にドレイン耐圧が低下してしまい、書き込み終了電圧Ｂ’点が、ブレイクダウン電圧値Ｃ’点を越えることとなる。しかしながら、本発明の第１実施形態によれば、プログラミング終了前に、曲線Ｌｔｒ（選択セル＋非選択セル＋トランジスタのドレイン特性）に示すように所定の閾値でＭＯＳトランジスタＴＲ１〜ＴＲｎをターンオンして、トランジスタＴＲ１〜ＴＲｎに大電流を流し、メモリセルのドレインの電圧を放電することができる。したがって、ビット線を流れる電流は、負荷抵抗線とＥ点で交わり、ドレイン電圧はそれ以上上昇することはない。
【００２８】
したがって、第１実施形態に係るメモリセルアレイは、ドレイン耐圧以下でドレイン電圧の上昇は終了することになり、メモリセルの微細化に伴う誤書き込み、及び誤消去を低減することができる。また、ビット線一本に対して、トランジスタを一つ加える構成であるので、メモリセルアレイの面積の増加も抑制することができる。
【００２９】
[第２実施形態]
次に、図４を参照して、本発明の第２実施形態に係る半導体装置について説明する。図４は、第２実施形態に係るＮＯＲ型の不揮発性半導体メモリセルにおけるメモリセルアレイの一部構成を示す回路図である。なお、第１実施形態と同様の構成には、同一符号を付し、その説明を省略する。
【００３０】
図４に示すように、第２実施形態にメモリセルアレイは、第１実施形態のトランジスタＴＲ１〜ＴＲｎの替わりに、複数、例えば６つのＰＮ接合ダイオードが直列に接続されたダイオード部ＤＩ１〜ＤＩｎを備えている。これらダイオード部ＤＩ１〜ＤＩｎは、メモリセルＭＣ１１〜ＭＣｍｎの拡散層にかかる所定値以上の電圧を放電する機能を有する。
【００３１】
したがって、第２実施形態に係るメモリセルアレイは、第１実施形態と同様にメモリセルの微細化に伴う誤書き込み、誤消去を低減することができる。なお、ダイオード部ＤＩ１〜ＤＩｎに大電流を発生させる閾値電圧の調整は、直列に接続したＰＮ接合ダイオードの数により制御可能である。
【００３２】
[第３実施形態]
次に、図５を参照して、本発明の第３実施形態に係る半導体装置について説明する。図５は、第３実施形態に係るＮＯＲ型の不揮発性半導体メモリセルにおけるメモリセルアレイの一部構成を示す回路図である。なお、第１実施形態と同様の構成には、同一符号を付し、その説明を省略する。
【００３３】
図５に示すように、第３実施形態にメモリセルアレイは、第１実施形態のトランジスタＴＲ１〜ＴＲｎの替わりに設けられた電荷蓄積層（浮遊ゲート）を有するトランジスタＴＲ１’〜ＴＲｎ’と、そのトランジスタＴＲ１’〜ＴＲｎ’の制御ゲート層に接続された制御回路ＣＣ１〜ＣＣｎを備える。なお、このトランジスタＴＲ１’〜ＴＲｎ’は、メモリセルＭＣ１１〜ＭＣｍｎよりも制御ゲート層のゲート長を長く設計し、更にドレイン層の濃度を低濃度化したものである。トランジスタＴＲ１’〜ＴＲｎ’は、電荷蓄積層に蓄積された電荷の量に従って閾値電圧を変化させることができる。
【００３４】
制御回路ＣＣ１〜ＣＣｎは、外部より入力される電圧を読み取り、読み取った電圧に基づき内部電圧を生成し、その内部電圧をトランジスタＴＲ１’〜ＴＲｎ’の制御ゲート層に印加する機能を有する。
【００３５】
すなわち、トランジスタＴＲ１’〜ＴＲｎ’は、制御回路ＣＣ１〜ＣＣｎからの内部電圧に基づき、電流を導通する状態となり、メモリセルＭＣ１１〜ＭＣｍｎの拡散層にかかる所定値以上の電圧を放電する機能を有する。
【００３６】
したがって、第３実施形態に係るメモリセルアレイは、第１実施形態と同様に
メモリセルアレイの微細化に伴う誤書き込み、及び誤消去を低減することができる。また、制御回路ＣＣ１〜ＣＣｎからトランジスタＴＲ１’〜ＴＲｎ’の制御ゲート層に印加される電圧により、トランジスタＴＲ１’〜ＴＲｎ’の電荷蓄積層に注入される電子を制御し、トランジスタＴＲ１’〜ＴＲｎ’に大電流を発生させる閾値電圧を調整することができる。
【００３７】
以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記第１〜第３実施形態においては、メモリセルに浮遊ゲート構造型を用いたが、ＭＯＮＯＳ型やＳＯＮＯＳ型であってもよい。
【符号の説明】
【００３８】
ＭＣ１１〜ＭＣｍｎ…メモリセル、ＷＬ１〜ＷＬｎ…ワード線、ＢＬ１〜ＢＬｎ…ビット線、ＴＲ１〜ＴＲｎ，ＴＲ１’〜ＴＲｎ’…トランジスタ、ＤＩ１〜ＤＩｎ…ダイオード部、ＣＣ１〜ＣＣｎ…制御回路。
【図面の簡単な説明】
【００３９】
【図１Ａ】本発明の第１実施形態に係るＮＯＲ型の不揮発性半導体メモリにおけるメモリセルアレイの一部構成を示す回路図である。
【図１Ｂ】各メモリセルの概略構成を示す図である。
【図２】選択セルＳ（ＭＣ２２）について、トランジスタＴＲ２との関係を示した図である。
【図３】本発明の第１実施形態に係るＮＯＲ型不揮発性半導体メモリセルにおいて、メモリセルを微細化した状態のドレイン電圧特性を示す図である。
【図４】本発明の第２実施形態に係るＮＯＲ型の不揮発性半導体メモリにおけるメモリセルアレイの一部構成を示す回路図である。
【図５】本発明の第３実施形態に係るＮＯＲ型の不揮発性半導体メモリにおけるメモリセルアレイの一部構成を示す回路図である。
【図６】従来のＮＯＲ型の不揮発性半導体メモリにおけるメモリセルアレイの一部構成を示す回路図である。
【図７】選択セルＳ（ＭＣ２２）について、寄生負荷抵抗Ｒとの関係を示した図である。
【図８】従来のＮＯＲ型不揮発性半導体メモリセルにおいて、メモリセルを微細化していない場合のドレイン電圧特性を示す図である。
【図９】従来のＮＯＲ型不揮発性半導体メモリセルにおいて、メモリセルを微細化した状態のドレイン電圧特性を示す図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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