(57)【要約】      （修正有）【課題】誤動作を防止した半導体記憶装置を提供する。【解決手段】半導体記憶装置は、シリコン基板１２上に素子分離絶縁層１４を有した基板１０と、基板１０上に凸状に形成された半導体２０と、凸状半導体２０中に形成されたチャネル領域２２と、チャネル領域２２を挟むように、半導体２０中に形成されたソース領域２４及びドレイン領域２６と、チャネル領域２２とソース領域２４との間及びチャネル領域２２とドレイン領域２６との間の少なくとも１方に挟まれるように、半導体２０中に形成された抵抗変化領域２８と、チャネル領域２２が形成された半導体２０の少なくとも両側面を覆うゲート電極３０と、抵抗変化領域２８が形成された半導体２０の少なくとも両側面を覆い、第１酸化シリコン層と、前記第１酸化シリコン層上４２に形成される窒化シリコン層４４と、前記窒化シリコン層上に形成された酸化シリコン層４６とを含む電荷蓄積層４０と、を有する。【選択図】図３
2008130645.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
基板上に凸状に形成された凸状半導体と、
前記凸状半導体中に形成されたチャネル領域と、
前記チャネル領域を挟むように、前記凸状半導体中に形成されたソース領域及びドレイン領域と、
前記凸状半導体中の、前記チャネル領域と前記ソース領域との間又は前記チャネル領域と前記ドレイン領域との間の少なくとも一方に形成された抵抗領域と、
前記チャネル領域が形成された前記凸状半導体の少なくとも両側面を覆うゲート電極と、
前記抵抗変化領域が形成された前記凸状半導体の少なくとも両側面を覆う電荷蓄積層と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記電荷蓄積層は、第１酸化シリコン層と、前記第１酸化シリコン層上に形成される窒化シリコン層と、前記窒化シリコン層上に形成された酸化シリコン層とを含む積層構造層で構成されることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、例えば半導体不揮発性メモリへ利用可能な半導体記憶装置に関する。
【背景技術】
【０００２】
現在、半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
【０００３】
その一つにゲート電極を挟み込むように電荷蓄積層を設けた半導体不揮発性メモリが提案されている（例えば特許文献１参照）。このような半導体不揮発性メモリは、電荷蓄積層に電子を蓄積させることによりメモリとして機能させている。即ち電荷蓄積層における電子の有無により、メモリ（トランジスタ）の電流量を変化させて”０”、”１”のデータとして読み取りメモリとして機能させている。
【０００４】
一方、近年、半導体不揮発性メモリも含め半導体記憶装置は、用いられる素子の微細化が著しく、３次元構造ＭＩＳ型半導体記憶装置の一種で、フィン型電界効果トランジスタが提案されるようになってきている（特許文献２〜５）。
【０００５】
【特許文献１】特開２００６−２４６８０
【特許文献２】特開２００３−１６３３５６
【特許文献３】特開２００４−２１４４１３
【特許文献４】特開２００４−１７２５５９
【特許文献５】米国特許第６４１３８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のような電荷蓄積層を有する半導体不揮発性メモリの微細化が進むと、ゲート寸法が縮小されゲート電極幅も小さくなる。すると、チャネル幅が小さくなりことによりメモリ（トランジスタ）に流れる電流値も小さくなり、データ読み取りの判定が困難になり、誤動作の原因となってきている。
【０００７】
そこで、本発明は、誤動作を防止した半導体記憶装置を提供することである。
【０００８】
上記課題は、以下の手段により解決される。即ち、
本発明の半導体記憶装置は、
基板と、
基板上に凸状に形成された凸状半導体と、
前記凸状半導体中に形成されたチャネル領域と、
前記チャネル領域を挟むように、前記凸状半導体中に形成されたソース領域及びドレイン領域と、
前記凸状半導体中の、前記チャネル領域と前記ソース領域との間又は前記チャネル領域と前記ドレイン領域との間の少なくとも一方に形成された抵抗領域と、
前記チャネル領域が形成された前記凸状半導体の少なくとも両側面を覆うゲート電極と、
前記抵抗変化領域が形成された前記凸状半導体の少なくとも両側面を覆う電荷蓄積層と、
を有することを特徴としている。
【０００９】
本発明の半導体記憶装置において、前記電荷蓄積層は、第１酸化シリコン層と、前記第１酸化シリコン層上に形成される窒化シリコン層と、前記窒化シリコン層上に形成された酸化シリコン層とを含む積層構造層で構成されることが好適である。
【発明の効果】
【００１０】
本発明によれば、誤動作を防止した半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、同様の機能・作用を持つ部材には、全図面を通して同じ符合を付与し、重複する説明は省略する場合がある。
【００１２】
図１は、実施形態に係る半導体記憶装置を示す概略斜視図である。図２は、実施形態に係る半導体記憶装置を示す概略平面図である。図３は、図１及び図２におけるＡ−Ａ断面図である。図４は、図１及び図２におけるＢ−Ｂ断面図である。
【００１３】
実施形態に係る半導体記憶装置１００は、例えば半導体不揮発性メモリとして利用されるものであり、図１〜図４に示すように、シリコン基板１２上に素子分離絶縁層１４を有した基板１０上に、凸状半導体２０とゲート電極３０と電荷蓄積層４０が形成されている。
【００１４】
凸状半導体２０は、基板１０表面から突出するようにして例えば直方体状で形成されている。
【００１５】
凸状半導体２０は、能動領域となる半導体であり、例えばＰ型シリコンで構成されている。そして、凸状半導体２０には、ｎ＋型の不純物の拡散領域で形成されたソース領域２４及びドレイン領域２６が凸状半導体２０両端部に形成され、その間にチャネル領域２２が形成されている。そして、ソース領域２４とチャネル領域２２との間、及びドレイン領域とチャネル領域２２との間には、ｎ＋型の不純物の拡散領域で形成され、且つソース領域２４及びドレイン領域２６よりも不純物濃度が低い抵抗変化領域２８がそれぞれ形成されている。
【００１６】
即ち、凸状半導体２０には、その中央部に第１導電型（Ｐ型）のチャネル領域２２が形成されており、当該チャネル領域２２を挟むように抵抗変化領域２８が形成され、そして当該チャネル領域２２及び抵抗変化領域２８を挟むようにソース領域２４とドレイン領域２６が形成されている。
【００１７】
ゲート電極３０は、チャネル領域２２が形成された凸状半導体２０の対向する両側面及び上面を覆うと共に、凸状半導体２０長手方向と直交するようにして当該凸状半導体２０と立体交差して形成されている。また、ゲート電極３０は、例えばポリシリコン（多結晶シリコン）から構成され、例えばシリコン酸化層からなるゲート酸化層３２を介して凸状半導体２０を覆って形成されている。
【００１８】
電荷蓄積層４０は、抵抗変化領域２８が形成された凸状半導体２０の対向する両側面及び上面を覆うようと共に、凸状半導体２０長手方向と直交するようにして当該凸状半導体２０と立体交差して形成されている。また、電荷蓄積層４０は、ゲート電極３０をその両側面側から挟んで形成されている。
【００１９】
電荷蓄積層４０は、例えば、ゲート電極３０及び抵抗変化領域２８側から酸化シリコン（ＳｉＯ）層からなるボトム酸化層４２と、前記ボトム酸化層４２上に形成される窒化シリコン（ＳｉＮ）層４４と、前記窒化シリコン層４４上に形成された酸化シリコン（ＳｉＯ）層からなるトップ酸化層４６とを含む積層構造（ＯＮＯ：Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）で構成されている。
【００２０】
以上のように構成された本実施形態に係る半導体記憶装置１００では、電荷蓄積層４０の窒化シリコン層４４に電荷を蓄積（トラップ）させたり、蓄積させた電荷を電荷蓄積層４０の窒化シリコン層４４より引き出したり（又はトラップさせた電荷の反対の極を持つ電荷を注入さたり）することで、電荷蓄積層４０中の電荷の有無、電荷量や極（正負）により抵抗変化領域２８が変調されるため、ソース領域２４とドレイン領域２６との間に流れる電流の変化が起こる。
【００２１】
具体的には、例えば、電荷蓄積層４０に電荷を注入し、電荷を蓄積させると、抵抗変化領域２８の抵抗が上昇するため電流が減少する一方で、電荷蓄積層４０に電荷が蓄積されていないと抵抗変化領域２８の抵抗値が低いために十分電流が流れる。この電流が減少した状態と電流が流れる状態とを読み取り、理論値"０"又は"１"に対応させることで１ビットの情報が記録し、また、読み出すことができる。この電荷蓄積層４０は２つ存在するので、２ビットの情報を記録し、読み出しすることができる。
【００２２】
なお、ソース領域２４側の電荷蓄積層４０への電荷の蓄積は、ソース領域２４及びゲート電極３０に正電圧を印加し、ドレイン領域２６を接地電圧とすることで行われる。一方、ドレイン領域２６側の電荷蓄積層４０への電荷の蓄積は、ドレイン領域２６及びゲート電極３０に正電圧を印加し、ソース領域２４を接地電圧とすることで行われる。
【００２３】
このように記録・読み出しの際、ソース領域２４・ドレイン領域２６間に流れる電流値を読み取ることで行われるが、本実施形態では、チャネル領域２２、ソース領域２４、及びドレイン領域２６が形成される凸状半導体（即ち、能動領域）が基板１０上に突出するように形成されており、微細化により基板面方向に沿った幅が減少しても高さ方向（基板面と直交した方向に沿った長さ）に広がりを持って流れる。即ち、高さ方向にチャネル幅が確保される。
【００２４】
このため、ソース領域２４・ドレイン領域２６間に流れる電流値を十分確保される、即ち、電流が減少した状態と電流が流れる状態との電流値の差を十分確保され、読み取りの判定が容易にとなり、素子が微細化されても十分誤動作が防止される。
【００２５】
加えて、ソース領域２４・ドレイン領域２６間に流れる電流値は、チャネル領域２２、ソース領域２４、及びドレイン領域２６が形成される凸状半導体の高さによって制御することができるが、当該高さを高く設計し、ソース領域２４・ドレイン領域２６間に流れる電流値の最大値を十分確保すると、例えば、電荷蓄積層４０に蓄積させる電荷量を制御して、ソース領域２４・ドレイン領域２６間に流れる電流値を段階的に制御しても、当該各電流値の差が十分確保され、読み取り判定が容易に実現させつつ、理論値を３つ以上（例えば"０"、"１"、又は"２"）に対応させて多ビットの情報を記録し、また、読み出すことができる。
【００２６】
具体的には、例えば、第１電荷量で電荷が蓄積させた状態と第１電荷量よりも低い第２電荷量で電荷を蓄積させた状態と電荷を蓄積させない状態に電荷蓄積層４０の電荷量を制御し、ソース領域２４・ドレイン領域２６間に流れる電流値を、電流が減少した第１状態と第１状態よりも電流が流れる第２状態と第１状態及び第２状態よりも電流が流れる状態とを読み取る。
【００２７】
なお、本実施形態では、単一素子（半導体不揮発性メモリセル）の形態につき説明したが、これに限られず、通常、アレイ化して適応される。本実施形態では、一つの電荷蓄積層４０により多ビットの情報を記憶・読み取りが可能となり、一つの素子（半導体不揮発性メモリセル）に、多ビットの情報を記録し、またそれを読み出すことが可能となるため、不揮発性メモリとして利用される単一素子をアレイ化することで、単位面積あたりの情報記録密度を高めることができる。
【００２８】
また、本実施形態では、電荷蓄積層を２つ設けた形態を説明したが、１つ設けた形態であってもよい。
【００２９】
また、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない
【図面の簡単な説明】
【００３０】
【図１】実施形態に係る半導体記憶装置を示す概略斜視図である。
【図２】実施形態に係る半導体記憶装置を示す概略平面図である。
【図３】図１及び図２におけるＡ−Ａ断面図である。
【図４】図１及び図２におけるＢ−Ｂ断面図である。
【符号の説明】
【００３１】
１０   基板
１２   シリコン基板
１４   素子分離絶縁層
２０   凸状半導体
２２   チャネル領域
２４   ソース領域
２６   ドレイン領域
２８   抵抗変化領域
３０   ゲート電極
４０   電荷蓄積層
４２   ボトム酸化層
４４   窒化シリコン層
４６   トップ酸化層
１００ 半導体記憶装置
【図１】
2008130645.tif 000003
【図２】
2008130645.tif 000004
【図３】
2008130645.tif 000005
【図４】
2008130645.tif 000006