(57)【要約】【課題】フォトレジストマスクパターンより下層の積層化された薄膜をプラズマ処理する方法において、形成されたパターン側面の凹凸を改善し、ＬＥＲ、ＬＷＲを低減する。【解決手段】半導体基板２０６の上に積層化された薄膜（ゲート絶縁膜２０５、導電膜２０４、マスク層２０３、反射防止膜２０２）と、該反射防止膜上に形成されたフォトレジストマスクパターン２０１を有する被処理材をゲート電極を形成するためにエッチング処理するにあたって、前記マスクパターン２０１のエッチング処理する前に、窒素ガスまたは、窒素ガスと堆積性ガスとの混合雰囲気をプラズマ化することによって該マスクパターン２０１にプラズマキュア処理を行い、該マスクパターン２０１の表面と側面の凹凸を減少させた後、該マスクパターン２０１より下層の積層化された薄膜２０２、２０３、２０４をプラズマエッチング処理する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上に積層された複数層の薄膜と、積層化された薄膜の上に設けたフォトレジストマスクパターンとを有する被処理材を、ゲート電極を形成するためにプラズマエッチング装置を用いてプラズマ処理する方法において、
窒素の元素を含むガスをプラズマ化することによって前記フォトレジストマスクパターンにプラズマキュア処理を行いフォトレジストマスクパターンの表面と側面の凹凸を減少させるキュア処理工程と、
表面と側面の凹凸を減少させたフォトレジストマスクパターンを用いて該フォトレジストマスクパターンの下に設けた積層化された薄膜層をプラズマエッチング処理するエッチング処理工程とを備えた
ことを特徴とするプラズマ処理方法。
【請求項２】
半導体基板上に積層された複数層の薄膜と、積層化された薄膜の上に設けたフォトレジストマスクパターンとを有する被処理材を、ゲート電極を形成するためにプラズマエッチング装置を用いてプラズマ処理する方法において、
窒素の元素を含むガスをプラズマ化することによって前記フォトレジストマスクパターンにプラズマキュア処理を行い、前記フォトレジストマスクパターンの表面と側面の凹凸を減少させたる第１のキュア処理工程と、
表面と側面の凹凸を減少させたフォトレジストマスクパターンを用いて前記フォトレジストマスクパターン直下の薄膜層をプラズマエッチング処理する第１のエッチング処理工程と、
前記フォトレジストマスクパターンに再度プラズマキュア処理を行いフォトレジストマスクパターン表面と側面の凹凸を減少させる第２のキュア処理工程と、
表面と側面の凹凸を減少させたフォトレジストマスクパターンを用いてプラズマエッチング処理を行った前記薄膜層のさらに下に設けた薄膜層をプラズマエッチング処理する第２のエッチング処理工程と、
を有し、これ以降、前記フォトレジストマスクパターンの第２のプラズマキュア処理工程と積層化された薄膜の第２のプラズマエッチング処理工程を交互に実施する
ことを特徴とするプラズマ処理方法。
【請求項３】
半導体基板上に積層された複数層の薄膜と、積層化された薄膜の上に設けたフォトレジストマスクパターンとを有する被処理材を、ゲート電極を形成するためにプラズマエッチング装置を用いてプラズマ処理する方法において、
窒素の元素を含むガスと堆積性ガスとの混合雰囲気をプラズマ化することによって前記フォトレジストマスクパターンにプラズマキュア処理を行い、プラズマキュア処理中のフォトレジストマスクパターンの縦エッチングレートを抑制しながらフォトレジストマスクパターンの表面と側面の凹凸を減少させるキュア処理工程と、
表面と側面の凹凸を減少させたフォトレジストマスクパターンを用いてフォトレジストマスクパターンの下に設けた積層化された薄膜層をプラズマエッチング処理するエッチング処理工程とを有する
ことを特徴とするプラズマ処理方法。
【請求項４】
半導体基板上に積層された複数層の薄膜と、積層化された薄膜の上に設けたフォトレジストマスクパターンとを有する被処理材を、ゲート電極を形成するためにプラズマエッチング装置を用いてプラズマ処理する方法において、
窒素の元素を含むガスと堆積性ガスとの混合雰囲気をプラズマ化することによって前記フォトレジストマスクパターンにプラズマキュア処理を行い、プラズマキュア処理中のフォトレジストマスクパターンの縦エッチングレートを抑制しながら、フォトレジストマスクパターンの表面と側面の凹凸を減少させる第１のキュア処理工程と、
表面と側面の凹凸を減少させたフォトレジストマスクパターンを用いてフォトレジストマスクパターンの直下に設けた薄膜層をプラズマエッチング処理する第１のエッチング処理工程と、
前記フォトレジストマスクパターンに再度プラズマキュア処理を行い、前記フォトレジストマスクパターン表面と側面の凹凸を減少させる第２のキュア処理工程と、
表面と側面の凹凸を減少させたフォトレジストマスクパターンを用いてプラズマエッチング処理を行った前記薄膜層のさらに下に設けた薄膜層をプラズマエッチング処理する譜代２のエッチング処理工程と、
を有し、これ以降、前記フォトレジストマスクパターンの第２のプラズマキュア処理工程と積層化された薄膜の第２のプラズマエッチング処理工程を交互に実施する
ことを特徴とするプラズマ処理方法。
【請求項５】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記窒素の元素を含むガスは、窒素ガス（Ｎ２）である
ことを特徴とするプラズマ処理方法。
【請求項６】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記プラズマキュア処理に用いられるガスに臭化水素または希ガス元素もしくはハロゲン元素のガスの内の少なくともいずれか１以上のガスを添加し、前記フォトレジストマスクパターンにプラズマキュア処理を行い、前記フォトレジストマスクパターンの表面と側面の凹凸を減少させる
ことを特徴とするプラズマ処理方法。
【請求項７】
請求項３または請求項４記載のプラズマ処理方法において、
前記堆積性ガスは、メタン（ＣＨ４）、トリフルオロメタン（ＣＨＦ３）、ジフルオロメタン（ＣＨ２Ｆ２）、フルオロメタン（ＣＨ３Ｆ）、他のフルオロカーボンガス（ＣＸＦＹ）、四フッ化ケイ素（ＳｉＦ４）の中から少なくとも１種以上のガスを含む
ことを特徴とするプラズマ処理方法。
【請求項８】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記積層化された薄膜は、多結晶Ｓｉ層、単結晶Ｓｉ層、Ｓｉ化合物、金属層、金属化合物層の内の少なくとも１層以上含む
ことを特徴とするプラズマ処理方法。
【請求項９】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記積層化された薄膜は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極を形成する層を少なくとも１層以上含む
ことを特徴とするプラズマ処理方法。
【請求項１０】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記該プラズマエッチング処理に用いられるガスは、塩素、臭化水素、六フッ化硫黄、四フッ化炭素、三塩化ホウ素、三フッ化窒素、酸素、希ガスの内の少なくとも１種以上のガスを含む
ことを特徴とするプラズマ処理方法。
【請求項１１】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記フォトレジストマスクパターンのプラズマキュア処理圧力は、０．１Ｐａ以上１００Ｐａ以下である
ことを特徴とするプラズマ処理方法。
【請求項１２】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記フォトレジストマスクパターンのプラズマキュア処理における被処理材に印加するＲＦバイアス電力は、０Ｗ以上１００Ｗ以下である
ことを特徴とするプラズマ処理方法。
【請求項１３】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記フォトレジストマスクパターンのプラズマキュア処理における被処理材に印加するＲＦバイアス電力を特に０Ｗとし、前記プラズマキュア処理中の前記フォトレジストマスクパターンの縦エッチングレートを抑制しながら、前記フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、前記フォトレジストマスクパターンの下に設けた前記積層化された薄膜層をプラズマエッチング処理する
ことを特徴とするプラズマ処理方法。
【請求項１４】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において
前記フォトレジストマスクパターンのプラズマキュア処理における被処理材の処理温度は、２０℃以上でかつ２００℃以下である
ことを特徴とするプラズマ処理方法。
【請求項１５】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記フォトレジストマスクパターンの前記プラズマキュア処理における被処理材の処理温度と前記プラズマエッチング処理における被処理材の処理温度を異ならせた
ことを特徴とするプラズマ処理方法。
【請求項１６】
請求項１ないし請求項４のいずれか１項記載のプラズマ処理方法において、
前記プラズマエッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング装置である
ことを特徴とするプラズマ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ処理方法に係わり、特にプラズマを用いて半導体基板等の表面処理を行うのに好適なプラズマ処理方法に関する。本発明は、特にフォトリソグラフィー技術を用いたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタのゲート電極の形成に好適なプラズマ処理方法に関する。
【背景技術】
【０００２】
一般に、半導体製造工程では、フォトリソグラフィー技術が用いられる。すなわちフォトリソグラフィー技術は、以下の工程を有している。まず、半導体基板上に形成した積層化された薄膜上にフォトレジスト材料を塗布し、露光装置によって紫外線等を照射する。これにより、フォトレジスト材料にフォトマスクの回路パターンを露光により転写し、さらに現像を行う。その後、プラズマを用いたエッチング処理により所望の回路パターンを形成している。フォトリソグラフィー技術における露光処理では、レジスト材料を感光させる紫外線等はレジスト材料の底部にまで十分な光強度をもって到達する必要があるが、薄膜表面での反射や薄膜の段差部等での乱反射等による定在波により、フォトレジスト材料の不必要な部分の感光や感光の不均一が生じる。これによりフォトレジスト材料を現像すると、形成されたフォトレジストの回路パターンの表面や側面に不必要な凹凸が発生する。また、レジストのポリマーサイズの不均一、極性の異なるポリマーの凝集、化学増幅反応における酸拡散の不均一等によってもレジスト表面や側面に不必要な凹凸形成が生じる。
【０００３】
また、現像されたフォトレジストの回路パターンを下地の積層化された薄膜に転写するエッチング処理は、一般にプラズマ処理装置を用いる。プラズマ処理装置では、真空処理室、これに接続されたガス供給装置、真空処理室内の圧力を所望の値に維持する真空排気系、半導体基板である被処理材を載置する電極、真空処理室内にプラズマを発生させるためのプラズマ発生手段などから構成されており、プラズマ発生手段により、シャワープレート等から真空処理室内に供給された処理ガスをプラズマ状態とすることで、半導体基板載置用電極に保持された被処理材のエッチング処理が行われる。
【０００４】
このようなエッチング処理には、大きく分類すると、アイソレーションやトレンチ型キャパシタを形成するための基板シリコンエッチング、コンタクト用のホールやトレンチを形成する絶縁膜エッチング、ＭＯＳ型トランジスタのゲート電極を形成するポリシリコンエッチングやシリサイドエッチング、Ｈｉｇｈ−ｋ／メタルゲートトランジスタを形成するメタル層エッチングや高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ）エッチング、配線工程におけるメタルエッチング等がある。
【０００５】
半導体製造工程に関し、フォトリソグラフィー技術を用いて、特に超微細ゲート電極を形成する方法については、半導体基板上に絶縁膜、導電層、有機材料層を形成し、有機材料層の上にフォトリソグラフィー技術を用いてマスク寸法βの第１のマスクパターンを形成し、Ｃｌ２とＯ２との混合ガスを用いて有機材料層をエッチングするとともに第１のマスクパターンをシュリンクさせてマスク寸法γ（＜β）の第２のマスクパターンを形成し、第２のマスクパターンを用いて導電層をエッチングして、マスク寸法βより寸法の小さいゲート電極を得ることが提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−３０８０７６号公報
【非特許文献１】Ｊ．Ｐｌａｓｍａ  Ｆｕｓｉｏｎ  Ｒｅｓ．  Ｖｏｌ．８３、Ｎｏ．４（２００７）３３０−３３５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の通り、一般的なフォトリソグラフィー技術を用いて形成されたフォトレジスト回路パターンには、表面や側面に不必要な凹凸が形成される。この凹凸がある状態で、プラズマエッチング装置を用いて、フォトレジスト回路パターンをマスクとして下地の積層化された薄膜をエッチング処理すると、エッチング処理された下地の薄膜の側面にも、フォトレジストの表面や側面の凹凸と同様の不必要な凹凸が形成されるという問題がある。例えば、半導体製造工程におけるＭＯＳ型トランジスタのゲート電極の加工では、ポリシリコン層のエッチング処理において、フォトレジスト表面の凹凸がポリシリコン層の側面にも転写され、ポリシリコン層の側面に数ｎｍの凹凸を形成している。これまでのようにゲート長が数１００ｎｍ以上である場合には、ポリシリコン層側面の数ｎｍの凹凸はＭＯＳ型トランジスタの特性に影響を与えることは少ない。しかし、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の微細化に伴い、ゲート長が数１０ｎｍにまで縮小するに従い、エッチング処理によって転写されるポリシリコン層側面の数ｎｍの凹凸が許容できなくなり、ＭＯＳ型トランジスタの特性に大きな影響を与えるようになってきている。
【０００７】
実際には、ポリシリコン層側面の数ｎｍの凹凸によってトランジスタのゲート長が局所的に短い部分が生じ、短チャンネル効果が引き起こされ、リーク電流の増加やしきい値電圧の低下が生じる。また、複数にわたるトランジスタ間における動作特性においては、ポリシリコン層側面の数ｎｍの凹凸によってゲート長のばらつきが生じ、トランジスタ性能のゆらぎや歩留まり低下を招いている。このようなパターン上のライン側面の凹凸は、ＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）と呼ばれ、またライン幅の凹凸はＬＷＲ（Ｌｉｎｅ  Ｗｉｄｔｈ  Ｒｏｕｇｈｎｅｓｓ）と呼ばれ、半導体デバイス特性に大きな影響を与えている。
【０００８】
ＭＯＳ型トランジスタのポリシリコン電極のエッチング処理におけるＬＥＲ、ＬＷＲの課題について上述したが、次世代ＭＯＳトランジスタの構造として挙げられるＨｉｇｈ−ｋ／メタルゲート、３次元構造ＭＯＳＦＥＴ（例えばフィン型ＦＥＴ）についても同様の問題がある。
【０００９】
また、ＬＳＩの微細化により、フォトリソグラフィー技術は、アルゴンフッ素レーザ光を用いたドライＡｒＦ露光、液浸ＡｒＦ露光が使用され、将来はダブルパターニング技術やＥＵＶ（Ｅｘｔｒｅａｍ  Ｕｌｔｒａ  Ｖｉｏｌｅｔ）露光が予定されている。これらの露光技術に対応するため、フォトレジスト材料は、露光光源に応じて分子構造が改良されている。この分子構造の改良に伴うフォトレジストマスクパターンのプラズマエッチング耐性の低下や初期膜厚の不足が新たな課題となってきている。プラズマエッチング耐性の低下や初期膜厚の不足に起因したＬＥＲやＬＷＲが発生し、今後の微細化の加速において、これまで以上に半導体デバイス特性に影響を与えると考えられる。
【００１０】
上述では、ＭＯＳ型トランジスタのゲート電極形成におけるＬＥＲ、ＬＷＲの影響を例に示したが、同様にホール加工、Ｄｅｅｐ  Ｔｒｅｎｃｈ加工、ＳＴＩ加工、ダマシン加工等でもＬＥＲ、ＬＷＲの問題があり、回路パターンを高精度にエッチング加工することができず、所定の性能の半導体デバイスを製造できないという課題がある。
【００１１】
上述の中でも、フルオロカーボンプラズマを用いた絶縁膜エッチングに関するＬＥＲ、ＬＷＲの問題は、ＡｒＦ露光用のレジストマスクのプラズマダメージに起因したストライエーションの発生が代表例として挙げられる。一般的に絶縁膜エッチングでは、堆積性の高いフルオロカーボンガスをプラズマ化し、高いエネルギーを有したイオンの入射を利用してエッチングを進行させている。このような高堆積性かつ高エネルギー性のプラズマエッチングにおいては、ＡｒＦ露光されたレジストマスクの表面ラフネスがエッチングによって増加し、増加した表面ラフネスが被エッチング層である絶縁膜層に転写し、ストライエーションが発生するという課題がある。フルオロカーボンプラズマを用いた絶縁膜エッチングにおいて、エッチングによるフォトレジスト層の表面ラフネス増加を抑制する手段としては、例えば、多層レジストの使用やフォトレジスト表面の材料改質等が示されている。
【００１２】
フルオロカーボンプラズマを用いた絶縁膜エッチングにおけるエッチング中のフォトレジスト層のラフネス増加を抑制する手段としては、非特許文献１などが知られている。
【００１３】
しかし、これらの解決手段は、フルオロカーボンプラズマを用いた絶縁膜エッチングにおけるエッチング中のフォトレジスト層の表面ラフネス増加を抑制する手段である。
【００１４】
前述の通り、微細フォトレジスト回路パターンによるＭＯＳ型トランジスタのゲート電極加工のような低堆積性かつ低エネルギー性のプラズマエッチングでは、エッチング処理前のフォトレジスト回路パターンの表面や側壁に形成されている不必要な凹凸に起因するＬＥＲ、ＬＷＲが課題である。絶縁膜エッチングにおける表面ラフネスを抑制する手段は、ゲート電極加工においてエッチング処理前のフォトレジスト回路パターンの表面や側壁に形成されている不必要な凹凸の改善には有効な手段ではない。
【００１５】
このように微細フォトレジスト回路パターンによるＭＯＳ型トランジスタのゲート電極加工におけるエッチング処理前のフォトレジスト回路パターンの表面や側壁に形成されている不必要な凹凸に起因するＬＥＲ、ＬＷＲを改善する手段に関しては、未解決である。
【００１６】
そこで本発明では、プラズマ処理装置に係わり、特にＭＯＳ型トランジスタのゲート電極の形成において、プラズマを用いて半導体基板上に形成されたフォトレジスト膜の表面や側面の凹凸を改善し、さらにはプラズマ処理された薄膜の側面の凹凸を改善することで、半導体デバイス特性の劣化を防ぐ高精度なエッチング処理が可能なプラズマ処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明では、窒素の元素を含むガスをプラズマ化することによってフォトレジストマスクパターンにプラズマキュア処理（塗布膜や樹脂膜の安定化を目的とし、溶剤の揮発や膜の高密度化や改質を行うプロセスはキュア処理と呼ばれ、特にプラズマを用いたプロセスはプラズマキュア処理と称される。）を行い、該フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、該フォトレジストマスクパターンより下層の該積層化された薄膜をプラズマエッチング処理することで形成されたパターン側面の凹凸の改善ができ、ＬＥＲ、ＬＷＲを低減することができる。
【００１８】
さらに、窒素の元素を含むガスをプラズマ化することによって最初にフォトレジストマスクパターンにプラズマキュア処理を行い、該フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、フォトレジストマスクパターン直下の薄膜層をプラズマエッチング処理し、再度フォトレジストマスクパターンにプラズマキュア処理を行い、フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、プラズマエッチング処理を行った薄膜層のさらに下層の薄膜層をプラズマエッチング処理し、フォトレジストマスクパターンのプラズマキュア処理と積層化された薄膜の各層のプラズマエッチング処理を交互に実施することで、積層化された薄膜の側面に形成される凹凸の改善ができ、ＬＥＲ、ＬＷＲを低減することができる。
【００１９】
また、本発明では、窒素の元素を含むガスと堆積性ガスとの混合雰囲気をプラズマ化することによって、リソグラフィの解像度向上により薄膜化されたフォトレジストマスクパターンにプラズマキュア処理を行い、プラズマキュア処理中のフォトレジストマスクパターンの縦エッチングレートを抑制しながら、フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、フォトレジストマスクパターンより下層の積層化された薄膜をプラズマエッチング処理することで形成されたパターン側面の凹凸の改善ができ、ＬＥＲ、ＬＷＲを低減することができる。
【００２０】
さらに、窒素の元素を含むガスと堆積性ガスとの混合雰囲気をプラズマ化することによって最初にリソグラフィの解像度向上により薄膜化されたフォトレジストマスクパターンにプラズマキュア処理を行い、プラズマキュア処理中のフォトレジストマスクパターンの縦エッチングレートを抑制しながら、フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、フォトレジストマスクパターン直下の薄膜層をプラズマエッチング処理し、再度フォトレジストマスクパターンにプラズマキュア処理を行い、フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、プラズマエッチング処理を行った薄膜層のさらに下層の薄膜層をプラズマエッチング処理し、フォトレジストマスクパターンのプラズマキュア処理と該積層化された薄膜の各層のプラズマエッチング処理を交互に実施することで、積層化された薄膜の側面に形成される凹凸の改善ができ、ＬＥＲ、ＬＷＲを低減することができる。
【００２１】
また、該プラズマキュア処理に用いられるガスである窒素の元素を含むガスまたは窒素の元素を含むガスと堆積性ガスとの混合雰囲気に添加ガスとして、臭化水素ガス、希ガス元素を含むガス、ハロゲン元素を含むガスを少なくとも１つ以上用いることで、形成されたパターン側面の凹凸が改善でき、ＬＥＲ、ＬＷＲをより低減することが可能となり、半導体デバイス特性を改善することができる。
【００２２】
また、プラズマキュア処理に用いられる堆積性ガスとして、メタン（ＣＨ４）、トリフルオロメタン（ＣＨＦ３）、ジフルオロメタン（ＣＨＦ２Ｆ２）、フルオロメタン（ＣＨ３Ｆ）、他のフルオロカーボンガス（ＣＸＦＹ）、四フッ化ケイ素（ＳｉＦ４）を少なくとも１つ以上用いることで、プラズマキュア処理中にフォトレジストのフォトレジストマスクパターンの縦エッチングレートを抑制しながら、フォトレジストマスクパターンの表面と側面の凹凸を減少でき、ＬＥＲ、ＬＷＲを低減することが可能となり、半導体デバイス特性を改善することができる。
【００２３】
プラズマキュア処理におけるプラズマ処理の圧力については、０．１Ｐａ以上１００Ｐａ以下が最適で、プラズマ処理中に被処理材に印加するＲＦバイアス電力に関しては０Ｗ以上１００Ｗ以下とすることで、形成されたパターン側壁の凹凸が改善でき、ＬＥＲ、ＬＷＲをより低減することが可能となり、半導体デバイス特性を改善することができる。特にリソグラフィの解像度向上により薄膜化されたフォトレジストマスクパターンにプラズマキュア処理を行う場合には、ＲＦバイアス電力を０Ｗとすることで、プラズマキュア処理中のフォトレジストマスクパターンの縦エッチングレートを抑制しながら、フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、フォトレジストマスクパターンより下層の該積層化された薄膜をプラズマエッチング処理することで形成されたパターン側面の凹凸の改善ができ、ＬＥＲ、ＬＷＲを低減することができる。
【００２４】
さらに、フォトレジストマスクパターンのプラズマキュア処理における被処理材の処理温度を２０℃以上でかつ２００℃以下とすることでＬＥＲ、ＬＷＲをより低減することが可能となり、半導体デバイス特性を改善することができる。
【００２５】
また、プラズマエッチング装置については、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング装置を用いることで、主要なプラズマ生成領域であるＥＣＲ面、例えばマイクロ波発振周波数として２．４５ＧＨｚの場合は磁束密度８７５Ｇである領域を磁場コイル電流により任意に制御でき、主要なプラズマ生成領域と被処理材であるウエハとの距離を最適化することで、形成されたパターン側壁の凹凸がさらに改善でき、ＬＥＲ、ＬＷＲをより低減することが可能となり、半導体デバイス特性を改善することができる。他のＩＣＰ（ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置、平行平板プラズマエッチング装置等では、主要なプラズマ生成領域と被処理材であるウエハとの距離を変更できない。上述のようにＥＣＲエッチング装置では、該プラズマキュア処理に最適なコイル電流、該プラズマエッチング処理に最適なコイル電流を設定でき、最良のエッチング特性を得ることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の一実施例であるマイクロ波ＥＣＲエッチング装置を用いたプラズマ処理方法を図１〜図８により説明する。
【００２７】
図１に、本実施例で使用するプラズマ処理装置を示す。上部が開放された真空容器１０１の上部に、真空容器１０１内にエッチングガスを導入するためのシャワープレート１０２（例えば石英製）、誘電体窓１０３（例えば石英製）を設置し、密封することにより処理室１０４を形成する。シャワープレート１０２にはエッチングガスを流すためのガス供給装置１０５が接続される。また、真空容器１０１には真空排気口１０６を介し真空排気装置（図示省略）が接続されている。
【００２８】
プラズマを生成するための電力を処理室１０４に伝送するため、誘電体窓１０３の上方には電磁波を放射する導波管１０７（またはアンテナ）が設けられる。導波管１０７（またはアンテナ）へ伝送される電磁波は、電磁波発生用電源１０９から発振させる。電磁波の周波数は特に限定されないが、本実施例では２．４５ＧＨｚのマイクロ波を使用する。処理室１０４の外周部には、磁場を形成する磁場発生コイル１１０が設けてあり、電磁波発生用電源１０９より発振された電力は、形成された磁場との相互作用により、処理室１０４内に高密度プラズマを生成する。
【００２９】
また、シャワープレート１０２に対向して真空容器１０１の下部にはウエハ載置用電極１１１が設けられる。ウエハ載置用電極１１１は電極表面が溶射膜（図示省略）で被覆されており、高周波フィルター１１５を介して直流電源１１６が接続されている。さらに、ウエハ載置用電源１１１には、マッチング回路１１３を介してＲＦバイアス用高周波電源１１４が接続される。ウエハ載置用電極１１１には、温度調節器（図示省略）が接続されている。
【００３０】
処理室１０４内に搬送されたウエハ１１２は、直流電源１１６から印加される直流電圧の静電気力でウエハ載置用電極１１１上に吸着、温度調節され、ガス供給装置１０５によって所望のエッチングガスを供給した後、真空容器１０１内を所定の圧力とし、処理室１０４内にプラズマを発生させる。ウエハ載置用電極１１１に接続されたＲＦバイアス用高周波電源１１４から高周波電力を印加することにより、プラズマからウエハへイオンを引き込み、ウエハ１１２がエッチング処理される。
【００３１】
次に、プラズマを用いて半導体基板等のエッチング処理を行う従来のプラズマ処理方法を、図２と図３を用いて説明する。図２と図３では、特にＭＯＳ型トランジスタのゲート電極の一般的な形成方法を断面図として示す。図２に示すように、半導体基板２０６にゲート絶縁膜層２０５を形成し、その上にゲート電極材料を堆積させた導電膜層２０４を形成する。さらに導電膜層２０４上に、フォトレジスト材料とは感光特性、現像特性、エッチング特性の異なるマスク層２０３（例えば、ハードマスク層）を形成する。続いて、フォトレジストを露光する際の反射防止膜として、マスク層２０３の上に、有機系材料を塗布し反射防止膜２０２（例えば、ＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）層、または無機系材料を用いたＢＡＲＬ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｌａｙｅｒ）でも良い）を形成する。最後にスピンコートにより反射防止膜２０２上にレジスト材料を塗布し、ＡｒＦレーザ等を用いた投影露光法により回路パターンを露光し、現像することでフォトレジストマスクパターン２０１を形成する。
【００３２】
一般的な半導体製造工程で用いられるフォトリソグラフィー技術の露光処理では、レジスト材料を感光させる紫外線等はレジスト材料の底部にまで十分な光強度をもって到達する必要があるが、薄膜表面での反射や薄膜の段差部等での乱反射等により定在波が生じ、フォトレジスト材料の不必要な部分の感光や感光の不均一が起こる。これにより感光したフォトレジスト材料を現像すると、図２に示すようにフォトレジストマスクパターンの表面や側面に不必要な凹凸が形成される。また、レジストのポリマーサイズの不均一、極性の異なるポリマーの凝集、化学増幅反応における酸拡散の不均一等によっても図２に示すようにレジストの表面や側面に不必要な凹凸が形成される。
【００３３】
従来のプラズマを用いたエッチング処理方法では、このようにフォトレジストマスクパターン２０１の表面や側面に凹凸がある状態で、フォトレジストマスクパターンより下層の積層化された薄膜のエッチング処理を行う。例えば、フォトレジストマスクパターン２０１で覆われていない部分に対して、直下の反射防止膜２０２に最適なエッチング処理条件（ガス種、圧力、マイクロ波出力、コイル電流、高周波電源出力等）を用いてプラズマ処理を行う。さらに、反射防止膜２０２より下層のマスク層２０３、導電膜層２０４に最適なエッチング処理条件を用いて、順次エッチング処理を行う。このとき、マスク層２０３をエッチング処理した後、アッシング処理によりフォトレジストマスクパターン層２０１と反射防止膜２０２を除去し、さらにマスク層２０３を用いて導電膜層２０４をエッチング処理しても良い。
【００３４】
図３に、従来のプラズマ処理方法でエッチング処理を行ったゲート電極のエッチング結果の例を示す。図２で示したようにフォトレジストマスクパターン２０１の表面や側面に凹凸がある状態で、フォトレジストマスクパターン２０１の下地である積層化された薄膜をエッチング処理すると、図３のようにフォトレジストマスクパターン２０１の側面の凹凸が下地の積層化された各薄膜の側面にも転写される。特に、ＭＯＳ型トランジスタのゲート電極の加工では、導電層であるポリシリコン層の側面に数ｎｍの凹凸が形成される。これまでのようにゲート長が数１００ｎｍ以上であった場合には、ポリシリコン層側面の数ｎｍの凹凸はＭＯＳ型トランジスタの特性に影響を与えることは少ない。しかし、ＬＳＩの微細化に伴い、ゲート長が数１０ｎｍにまで縮小するに従い、エッチング処理によって転写されるポリシリコン層側面の数ｎｍの凹凸が許容できなくなり、ＭＯＳトランジスタの特性に大きな影響を与えている。実際には、数ｎｍの凹凸によってトランジスタのゲート長が局所的に短い部分が生じ、短チャンネル効果が引き起こされ、リーク電流の増加やしきい値電圧の低下が生じる。また、複数にわたるトランジスタ間における動作特性においては、ゲート長のばらつきにより、トランジスタ性能にゆらぎが生じ、歩留まりの低下を招いている。このようなパターン上のライン側面の凹凸はＬＥＲ、ライン幅の凹凸はＬＷＲと呼ばれ、半導体デバイス特性に大きな影響を与える。
【００３５】
図４に、プラズマを用いてエッチング処理したゲート電極パターンを真上から観察した模式図を示しておく。一般に、ライン幅の凹凸であるＬＷＲは、下記（１）式にて定義される。
【数１】
2008198988.tif 000003
【００３６】
ここで、ｙ１（ｘ）はライン左側の端形状関数、ｙ２（ｘ）はライン右側の端形状関数であり、Ｎはライン幅のサンプリング数である。また、ライン幅はＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）と呼ばれ、ライン幅の平均値であり、下記（２）式で定義される。
【数２】
2008198988.tif 000004
【００３７】
［実施例１］本発明の第一の実施例であるプラズマを用いてエッチング処理を行うプラズマ処理方法を、図５から図８を用いて示す。
【００３８】
本発明のプラズマ処理方法では、図２で示したフォトレジストマスクパターン２０１の表面や側面に凹凸がある状態に対して、フォトレジストマスクパターンより下層の積層化された薄膜のエッチング処理を行う前処理として、フォトレジストマスクパターン２０１の表面や側面の凹凸を減少させるプラズマキュア処理を実施する。図５に窒素ガスをプラズマ化しプラズマキュア処理を行った後の被処理材の形状を示す。プラズマキュア処理を行うと、フォトレジスト材料の露光、現像によって生じたフォトレジストマスクパターン２０１の表面や側面の凹凸を減少させることができ、フォトレジストストマスクパターン２０１の表面や側面の凹凸を減少させた状態でフォトレジストマスクパターン２０１より下層の積層化された薄膜をエッチング処理することができる。
【００３９】
プラズマキュア処理は、図１のプラズマ処理装置を用いて行われ、処理室内に窒素ガスを所定の圧力に封入し、処理室内にマイクロ波を印加、処理室内にプラズマを生成することで、半導体基板上のフォトレジストマスクがプラズマキュア処理される。プラズマキュア処理におけるプラズマ処理の条件は、プラズマキュア圧力は０．１Ｐａ以上１００Ｐａ以下、マイクロ波の出力は１００Ｗ以上２０００Ｗ以下、被処理材に印加するＲＦバイアスパワーは０Ｗ以上１００Ｗ以下である。
【００４０】
また、コイル電流を制御し、主要なプラズマ生成領域（ＥＣＲ面）とウエハとの距離を調節することで、プラズマキュア処理を最適化できる。
【００４１】
図６に、窒素ガスをプラズマ化したプラズマキュア処理を行いフォトレジストマスクパターン２０１の表面や側面の凹凸を減少させ、さらにフォトレジストマスクパターン２０１より下層の積層化された薄膜をエッチング処理した後の被処理材の形状を示す。プラズマキュア処理の後、各薄膜である反射防止膜２０２、マスク層２０３、導電膜層２０４のエッチング処理を行うと各薄膜層の側面の凹凸を減少させることができる。実際には、プラズマキュア処理を行い、続けて直下の反射防止膜２０２に最適なエッチング処理条件（ガス種、圧力、マイクロ波出力、コイル電流、高周波電源出力等）を用いてエッチング処理を行い、さらに反射防止膜２０２より下層のマスク層２０３と導電膜層２０４に最適なエッチング処理条件を用いて、順次各薄膜層のエッチング処理を行う。これにより各薄膜層の側面の凹凸は減少し、ＬＥＲ、ＬＷＲの低減が可能となる。またプラズマキュア処理により、フォトレジストマスクパターン２０１の表面や側面の凹凸が低減するだけでなく、反射防止膜２０２の一部がエッチングされても問題無く、同様の効果が得られる。
【００４２】
さらに、窒素ガスをプラズマ化したプラズマキュア処理によりパターン側面の凹凸を低減する場合、各薄膜層をエッチングする前に、プラズマキュア処理を再度実施してもよい。例えば、フォトレジストマスクパターン２０１にプラズマキュア処理を実施した後、フォトレジストマスクパターン直下の有機層（反射防止膜）２０２をエッチング処理し、再度フォトレジストマスクパターン２０１に対してプラズマキュア処理を実施、続けてマスク層２０３をエッチング処理し、再度プラズマキュア処理を実施、最後に導電膜層２０４をエッチング処理する。このようなプラズマ処理方法は、最初にフォトレジストマスクパターン２０１のプラズマキュア処理を行い、フォトレジストマスクパターンの表面や側面の凹凸を減少させても、各薄膜層をエッチング処理することで、フォトレジスト表面や側面に再度凹凸が形成され、この再形成された凹凸が各薄膜層に転写される場合に効果がある。これは、各薄膜層をエッチング処理中に、高エネルギーイオンの入射やエッチングガス中のデポジション成分によって、フォトレジストの表面粗さが悪化することが原因であり、プラズマキュア処理と各薄膜層のエッチング処理を交互に繰り返すことで、再形成された凹凸を低減し各薄膜層の側面の凹凸を低減することが可能となる。
【００４３】
また、図７に、プラズマキュア処理におけるＬＷＲ低減効果のガス種依存性を示す。プラズマキュアのガス種は、塩素ガス（Ｃｌ２）、三塩化ホウ素ガス（ＢＣｌ３）、アンモニアガス（ＮＨ３）、臭化水素ガス（ＨＢｒ）、窒素ガス（Ｎ２）、ヘリウムガス（Ｈｅ）、アルゴンガス（Ａｒ）、酸素ガス（Ｏ２）、三フッ化窒素ガス（ＮＦ３）、六フッ化硫黄ガス（ＳＦ６）を用いた。ガス種によらず、プラズマキュア処理によりＬＷＲ値が低減しているが、窒素ガスを使用したプラズマキュア処理で最もＬＷＲが低減している。窒素ガスに次いで酸素ガス（後述するがＣＤが大きく減少し消滅する可能性がある）を使用したプラズマキュア処理のＬＷＲ低減効果が大きく、ハロゲン元素を含むガス（塩素ガス、三塩化ホウ素ガス）や窒素元素を含むガスであるアンモニアガスやアルゴンガスも効果は小さいがＬＷＲは低減している。これは、フォトレジストを構成する有機ポリマーの一部であるカルボニル基やエステル基と窒素ラジカルや臭化水素ラジカル等が反応しやすく、例えばフォトレジストポリマー中のラクトン基等が脱離しやすくなるためと考えられる。
【００４４】
また、フォトレジストマスクパターンのプラズマキュア処理におけるウエハの処理温度は、ラジカル反応やラクトン基の脱離を考慮すると２０℃以上であることが望ましい。さらに、フォトレジスト材料のガラス転移による相変化を考慮するとプラズマキュア処理におけるウエハの処理温度は回路パターン形成後のフォトレジスト材料のガラス転移温度以下、例えば２００℃以下であることが望ましい。しかしながら、プラズマキュア処理とプラズマエッチング処理に最適なウエハの処理温度が同じとは限らないため、プラズマキュア処理中とプラズマエッチング処理中のウエハ処理温度を変化させても構わない。
【００４５】
さらに、図８に、プラズマキュア処理におけるＣＤ−ｂｉａｓのガス種依存性を示す。ＣＤ−ｂｉａｓは、プラズマキュア処理前のＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）とプラズマキュア後のＣＤの差である。プラズマキュア処理のガス種として酸素ガス、三フッ化窒素ガス、六フッ化硫黄ガスを使用した場合はフォトレジスト材料のエッチングレートが大きく、ＣＤは大きく減少し消滅する可能性がある。また、ＭＯＳ型トランジスタの形成工程ではゲート長のＣＤはトランジスタ特性に大きな影響を与えるため、ＣＤ−Ｂｉａｓの許容範囲があらかじめ決められている。図８にＣＤ−ｂｉａｓ許容範囲（８０１）の一例を示しておく。図８においてＣＤ−ｂｉａｓ許容範囲（８０１）内で、さらに図７においてプラズマキュア処理でＬＷＲが低減するガス種を選択した場合、窒素ガスを使用したプラズマキュア処理が最もＬＷＲが低減し、次いで臭化水素ガスを使用したプラズマキュア処理のＬＷＲの低減効果が大きい。
【００４６】
よって、窒素ガス、臭化水素ガスの単体ガスによりプラズマキュア処理だけでなく、窒素ガスと臭化水素ガスとの混合ガス、窒素ガスと希ガス元素を含むガスとの混合ガス、窒素ガスとハロゲン元素を含むガスとの混合ガス、窒素ガスと臭化水素ガスと希ガス元素を含むガスとの混合ガス、窒素ガスと臭化水素ガスとハロゲン元素を含むガスとの混合ガス、窒素ガスと臭化水素ガスと希ガス元素を含むガスとハロゲン元素を含むガスとの混合ガスを用いてもプラズマキュア処理による形成パターンの側面の凹凸の低減、ＬＷＲ値の低減が可能となる。
【００４７】
ただし、臭化水素ガス単体を用いてプラズマキュア処理を実施した場合、プラズマキュア処理中に臭化水素ガスと積層化された薄膜の一部が反応し異物が発生する場合がある。異物は、エッチング処理における歩留まりを悪化させるため、窒素ガスを用いたプラズマキュア処理がより好ましい。
【００４８】
また、一般に臭化水素ガスは窒素ガスに比べて高価であり、臭化水素ガスは人体に対して毒性を示す。エッチング処理のコスト面や環境面の観点からも窒素ガスを用いたプラズマキュア処理がより好ましい。
【００４９】
さらに、フォトレジストマスクパターンに対して窒素ガスとハロゲン元素を含むガスとの混合ガスを用いてプラズマキュア処理を実施することで、ＣＤ−ｂｉａｓの増加や減少を抑制でき、フォトレジストマスクパターンのＣＤに対して高精度にエッチングできるという効果がある。
【００５０】
さらに、フォトレジストマスクパターンに対して窒素ガスと希ガス元素を含むガスとの混合ガスを用いてプラズマキュア処理を実施することで、半導体基板の面内全体で同等のプラズマキュア性能を確保することができるという効果がある。
【００５１】
ここでは、プラズマキュア処理を行う場合のプラズマ処理圧力は、プラズマ生成の効率により大気圧以下であることが重要であるため１００Ｐａ以下が望ましい。また極低圧でもプラズマ生成の効率が低下し、さらにレジストポリマーと反応する反応性ラジカル濃度も低下するため０．１Ｐａ以上が望ましい。よって、ＬＷＲ低減の効果が顕著に現れるのは、０．１Ｐａ以上１００Ｐａ以下である。
【００５２】
さらに、プラズマキュア処理を行う場合の被処理材に印加するＲＦバイアス電力は、０Ｗ以上１００Ｗ以下である必要がある。特にＲＦバイアス電力は０Ｗが望ましい。これは高いエネルギーを持ったイオンが入射するとフォトレジスト材料がスパッタエッチングされ回路パターンが消滅するためであり、スパッタエッチングを抑制するためにＲＦバイアス電力を１００Ｗ以下とする必要がある。特に、本実施例におけるプラズマキュア処理では、フォトレジスト材料のスパッタエッチングを抑制するためＲＦバイアス電力は０Ｗとした。
【００５３】
また、図９に、窒素ガスを用いたプラズマキュア処理におけるＬＷＲ値のプラズマキュア処理時間依存性（９０１）と、臭化水素ガスを用いたプラズマキュア処理におけるＬＷＲ値のプラズマキュア処理時間依存性（９０２）とを示す。窒素ガスと臭化水素ガスによるプラズマキュア処理では、どちらも最初の極短時間でＬＷＲ値が大きく改善し、ある程度時間が経過するとＬＷＲ値の改善効果は小さくなるが、窒素ガスをプラズマ化することによってプラズマキュア処理を行った方が、ＬＷＲの低減効果が大きい。つまり、ある設定したＬＷＲ値以下にできるプラズマキュア時間は、窒素ガスを用いた場合の方が短い。設定時間内に半導体基板を処理する能力であるスループットは、窒素ガスを用いたプラズマキュア処理の方が高い。よって、プラズマ処理装置において半導体基板を処理する場合、窒素ガスを用いたプラズマキュア処理を実施することで高スループットかつ高精度のエッチング処理が可能となる。
【００５４】
以上、本実施例の各効果について、特にＭＯＳトランジスタのゲート電極のエッチング処理を例とし、代表的な薄膜層、プラズマエッチング条件、エッチング形状を用いて具体的に説明したが、類似の特性を示す薄膜材料や半導体製造工程であれば、同様の作用効果が得られるのは言うまでもない。
【００５５】
また、上述の実施例では半導体デバイスの前工程を中心に各効果を説明したが、半導体デバイスの後工程（配線接続、スーパーコネクト）、マイクロマシン、ＭＥＭＳ分野（ディスプレイ分野、光スイッチ分野、通信分野、ストレージ分野、センサー分野、イメージャ分野、小型発電機分野、小型燃料電池分野、マイクロプローバ分野、プロセス用ガス制御システム分野、医学バイオ分野の関係含む）等の分野でのエッチング加工技術に適用しても同様の作用効果が得られる。
【００５６】
また、以上の実施例ではマイクロ波ＥＣＲ放電を利用したエッチング装置を用いたプラズマ処理方法を例に説明したが、他の放電（有磁場ＵＨＦ放電、容量結合型放電、誘導結合型放電、マグネトロン放電、表面波励起放電、トランスファー・カップルド放電）を利用したドライエッチング装置においても同様の作用効果がある。ただし、ＥＣＲ放電を用いた場合、主要なプラズマ生成領域とウエハとの距離の制御性、高解離度のプラズマによる反応性ラジカルの密度増加等によって、より高いキュア効果を得ることができることから、より最適なプラズマキュア効果を得るためにはＥＣＲ放電がより好ましい。
【００５７】
第１の実施例にかかるプラズマ処理方法では、窒素の元素を含むガスによってフォトレジストマスクパターンにプラズマキュア処理を行い、フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、フォトレジストマスクパターンより下層の積層化された薄膜をプラズマエッチング処理する。これにより、形成されたパターン側面の凹凸が改善し、ＬＥＲ、ＬＷＲの発生を抑制できるという効果がある。特に、ＭＯＳ型トランジスタにおけるゲート電極加工において、高精度なエッチング処理が可能となり、半導体デバイス特性が改善するという効果がある。
【００５８】
［実施例２］本発明の第２の実施例を、図１０を用いて説明する。第１の実施例と異なる点のみ以下に説明する。図１０にプラズマキュア処理のガスとして窒素ガスに堆積性ガスを添加した場合のＬＷＲとフォトレジスト材料の縦エッチングレートの堆積性ガス流量依存性を示す。これまで、堆積性ガスのみでキュア処理を行ってもフォトレジスト中のラクトン基などの脱離は発生せずフォトレジスト表面の凹凸を低減することはできなかった。本実施例では、堆積性ガスとしてメタンガスを希ガスで希釈したガスを用いた。堆積性ガスの添加量を増加させるとプラズマキュア処理中のフォトレジスト材料の縦エッチングレート（１００２）が減少する。これに対して堆積性ガスの添加量を増加させてもほとんどＬＷＲ（１００１）は変化しない。つまり、本実施例のように窒素ガスに堆積性ガスを添加しプラズマキュア処理を実施することで、プラズマキュア処理中のフォトレジストの縦エッチングレートを抑制しながら、フォトレジストマスクパターンの表面と側面の凹凸を減少できる。
【００５９】
特にフォトレジストマスクパターンの薄膜化に伴い、プラズマキュア処理中のフォトレジスト材料の縦エッチングレートを抑制し、プラズマキュア処理後にプラズマエッチング処理に必要なフォトレジスト材料の残膜量を確保するため、印加するＲＦバイアス電力を０Ｗとする必要性が増している。
【００６０】
前述の課題の通り、今後、さらなる微細化に対応するため、フォトレジスト材料は、さらなるエッチング耐性の低下や初期膜厚の不足が予想され、これらに起因したＬＥＲやＬＷＲの発生はこれまで以上に半導体デバイス特性に影響を与えると考えられる。このように微細化が加速した場合でも、本実施例の通り窒素ガスに堆積性ガスを添加しプラズマキュア処理を実施することで、プラズマキュア処理中のフォトレジストの縦エッチングレートを抑制しながら、フォトレジストマスクパターンの表面と側面の凹凸を減少できるため、エッチング耐性の低下や初期膜厚の不足を解消できるという効果がある。
【００６１】
また上述の実施例だけでなく、ＬＳＩの微細化に伴うフォトレジスト材料の変化（ＡｒＦレジスト、液浸ＡｒＦレジスト、ＥＵＶレジスト、ナノインプリント対応レジスト等）、ＭＯＳ型トランジスタにおけるゲート材料の変化（メタル層、Ｈｉｇｈ−ｋ層等）、フォトリソグラフィーにおける露光技術の変化（ダブルパターニング等）においても、該プラズマキュア処理により、ＬＥＲやＬＷＲの低減に関し、同様の作用効果が得られる。
【００６２】
第２の実施例のプラズマ処理方法では、窒素の元素を含むガスと堆積性ガスとの混合雰囲気をプラズマ化することによってフォトレジストマスクパターンにプラズマキュア処理を行い、フォトレジストマスクパターンの縦エッチングレートを制御しながら、フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、フォトレジストマスクパターンより下層の積層化された薄膜をプラズマエッチング処理する。これにより、形成されたパターン側面の凹凸が改善し、ＬＥＲ、ＬＷＲの発生を抑制できるという効果がある。特にＭＯＳ型トランジスタにおけるゲート電極加工において、高精度なエッチング処理が可能となり、半導体デバイス特性が改善するという効果がある。
【００６３】
実施例１および実施例２によれば、本発明のプラズマ処理方法は、半導体基板上の積層化された薄膜と、該積層化された薄膜上のフォトレジストマスクパターンとを有する被処理材を、プラズマエッチング装置を用いてプラズマ処理する方法において、該フォトレジストマスクパターンの表面と側面の凹凸を減少させた後、該フォトレジストマスクパターンの下に設けた前記積層化された薄膜層をプラズマ処理する。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施例であるマイクロ波ＥＣＲエッチング装置の構造の概要を説明する縦断面図。
【図２】従来の方法で形成されたフォトレジストパターンの断面形状を模式的に説明する図。
【図３】従来の方法でエッチング処理されたパターンの断面形状を模式的に説明する図。
【図４】ＬＷＲを模式的に説明する図。
【図５】本発明の第１の実施例であるプラズマキュア処理後のフォトレジストパターンの断面形状を模式的に説明する図。
【図６】本発明の第１の実施であるプラズマキュア処理を用いたプラズマエッチング処理後のパターンの断面形状を模式的に説明する図。
【図７】本発明の第１の実施例であるプラズマキュア処理を用いた場合のＬＷＲのプラズマキュアガス種依存性を示す図。
【図８】本発明の第１の実施例であるプラズマキュア処理を用いた場合のＣＤ−ｂｉａｓのプラズマキュアガス種依存性を示す図。
【図９】本発明の第１の実施例であるプラズマキュア処理で窒素ガスと臭化水素ガスを用いた場合のＬＷＲのプラズマキュア時間依存性を示す図。
【図１０】本発明の第２の実施例であるプラズマキュア処理で窒素ガスと堆積性ガスとを用いた場合のＬＷＲとプラズマキュア処理中のフォトレジスト材料の縦エッチングレートの堆積性ガス添加割合の依存性を示す図。
【符号の説明】
【００６５】
１０１…真空容器、１０２…シャワープレート、１０３…誘電体窓、１０４…処理室、１０５…ガス供給装置、１０６…真空排気口、１０７…導波管、１０９…電磁波発生用電源、１１０…磁場発生コイル、１１１…ウエハ載置用電極、１１２…ウエハ、１１３…マッチング回路、１１４…高周波電源、２０１…フォトレジストマスクパターン、２０２…反射防止膜層、２０３…マスク層、２０４…導電層、２０５…絶縁膜層、２０６…半導体基板、８０２…ＣＤ−ｂｉａｓ許容範囲、９０１…窒素ガスによるプラズマキュア処理でのＬＷＲの時間依存性、９０２…臭化水素ガスによるプラズマキュア処理でのＬＷＲの時間依存性、１００１・・・窒素ガスと堆積性ガスとの混合雰囲気によるプラズマキュア処理でのＬＷＲの堆積性ガス添加割合依存性、１００２・・・窒素ガスと堆積性ガスとの混合雰囲気によるプラズマキュア処理でのフォトレジスト材料の縦エッチングレートの堆積性ガス添加割合依存性。
【図１】
2008198988.tif 000005
【図２】
2008198988.tif 000006
【図３】
2008198988.tif 000007
【図４】
2008198988.tif 000008
【図５】
2008198988.tif 000009
【図６】
2008198988.tif 000010
【図７】
2008198988.tif 000011
【図８】
2008198988.tif 000012
【図９】
2008198988.tif 000013
【図１０】
2008198988.tif 000014
【手続補正書】
【提出日】平成20年2月20日(2008.2.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
また、プラズマキュア処理に用いられる堆積性ガスとして、メタン（ＣＨ４）、トリフルオロメタン（ＣＨＦ３）、ジフルオロメタン（ＣＨ２Ｆ２）、フルオロメタン（ＣＨ３Ｆ）、他のフルオロカーボンガス（ＣＸＦＹ）、四フッ化ケイ素（ＳｉＦ４）を少なくとも１つ以上用いることで、プラズマキュア処理中にフォトレジストのフォトレジストマスクパターンの縦エッチングレートを抑制しながら、フォトレジストマスクパターンの表面と側面の凹凸を減少でき、ＬＥＲ、ＬＷＲを低減することが可能となり、半導体デバイス特性を改善することができる。