(57)【要約】【課題】より簡易な完全空乏型ＳＯＩのゲートオールアラウンド型ＭＯＳＦＥＴの製造法を提供する。【解決手段】本発明の半導体装置の製造方法は、絶縁性基板に規則的に配列された複数の結晶化起点部を形成する結晶化起点形成工程と、結晶化起点部及び絶縁層上に非単結晶半導体層を形成する第１の成膜工程と、非単結晶半導体層を結晶化起点部を複数含む範囲で溶融結晶化させ、各結晶化起点部毎に半導体結晶粒をそれぞれ成長させて当該半導体結晶粒相互の膨張衝突により隆起した突起部分を有する結晶性半導体層を形成する溶融結晶化工程と、結晶性半導体層上に絶縁層を形成するゲート絶縁層形成工程と、結晶性半導体層の突起部分に絶縁層を介してゲート電極層を形成するゲート電極形成工程と、結晶性半導体層の突起部の頂部及び基部にそれぞれ第１及び第２の導電層を形成するソース・ドレイン領域形成工程と、を含む。【選択図】図４
2008130852.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に位置し、突起部と、前記突起部を囲む平坦部と、を有する半導体層と、
前記半導体層の前記突起部を囲むゲート電極と、
前記半導体層と前記ゲート電極との間に位置するゲート絶縁層と、を有し、
前記半導体層の前記突起部の頂部に第１導電領域が形成され、前記半導体層の前記平坦部に第２導電領域が形成されている、半導体装置。
【請求項２】
前記第２導電領域のうち、前記基板と前記ゲート電極との間に位置する部分の不純物濃度が、前記基板と前記ゲート電極との間に位置しない部分の不純物濃度よりも低い、請求項１に記載の半導体装置。
【請求項３】
前記突起部が錐体形状である、請求項１又は２に記載の半導体装置。
【請求項４】
前記基板と前記半導体層との間に下地絶縁層を有する、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
基板上に複数の結晶化起点部を形成する結晶化起点形成工程と、
前記複数の結晶化起点部上に非単結晶半導体層を形成する第１の成膜工程と、
前記非単結晶半導体層を溶融結晶化させ、前記複数の結晶化起点部から複数の結晶粒を成長させ、前記複数の結晶粒を相互に衝突させ、前記複数の結晶粒の一部を隆起させ、前記隆起により生じた突起部分を有する結晶性半導体層を形成する溶融結晶化工程と、
前記結晶性半導体層上にゲート絶縁層を形成するゲート絶縁層形成工程と、
前記結晶性半導体層の前記突起部分と前記ゲート絶縁層を挟むようにゲート電極を形成するゲート電極形成工程と、
を含む半導体装置の製造方法。
【請求項６】
前記結晶化起点部は、前記非単結晶半導体層が溶融結晶化する際に結晶化の起点となる部分であり、前記絶縁性基板に形成された微細孔、金属種、種結晶のいずれかを含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁層形成工程は、
前記結晶性半導体層をプラズマ酸化法で酸化させることによって前記ゲート絶縁層を形成する、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極形成工程は、
前記結晶性半導体層上に形成された前記絶縁層上に、不純物を拡散したポリシリコンを成膜し、当該ポリシリコンをエッチバックすることによって前記突起部の側壁に残ったポリシリコンを前記ゲート電極層とする、請求項５乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極形成工程の後に、前記ゲート電極をマスクとして前記結晶性半導体層に不純物イオン注入を行ってソース・ドレイン領域を形成するイオン注入工程、を含む請求項５乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極形成工程の前に、前記結晶性半導体層に不純物イオン注入を行ってソース・ドレイン領域を形成するイオン注入工程、を含む請求項５乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１１】
請求項１乃至４のいずれかに記載の半導体装置を含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、その製造方法及び当該半導体装置を含む電子機器に関し、特に、ゲートオールアラウンド構造を備える半導体装置等に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）技術を用いたＭＯＳＦＥＴには、部分空乏型と完全空乏型とがある。
【０００３】
部分空乏型はマイクロプロセッサなどに使用されており、ＦＥＴのチャネル領域（半導体層）内部を完全に空乏化せずに使うタイプで、チャネル領域内に一部中性の領域が存在する。比較的に厚い半導体層を使えるため、通常のＭＯＳプロセスと略同じプロセスを使用することができる利点がある。
【０００４】
完全空乏層型はチャネル領域内部を完全に空乏層化するため、極めて薄い半導体層を使用する。完全空乏型ＳＯＩは接合容量（ソース・ドレイン間容量）が極めて小さい、ラッチアップが発生しないというＳＯＩの共通の特徴に加えて、更に、部分空乏層型よりも、基板浮遊効果が少ない、サブスレッシュホールド特性が良好という利点がある。これ等の特性は特に低消費電力ＬＳＩ回路に好都合である。しかし、一方で薄い半導体層を加工するため、半導体層に対する難しい技術を必要とする。
【０００５】
このような、完全空乏型ＳＯＩを得るための別のアプローチとしてゲートオールアラウンド構造が考えられる。ゲートオールアラウンド構造は、半導体層を一周するようにゲート電極を立体的（三次元的）に構成し、全周囲方向から半導体層にゲート電界の影響を与えてチャネルを完全空乏層化しようとするものである。完全空乏化が可能なゲートオールアラウンド構造は短チャネル効果耐性に優れているため、ゲート長３０ｎｍ以下の超微細ＭＯＳ型半導体装置に有望である。
【０００６】
例えば、特開平７−１３５２５（特許文献１）にはプレーナ型形状の、特開平７−９９３１１（特許文献２）には円柱型の完全空乏ゲートオールアラウンド型ＭＯＳＦＥＴが提案されている。
【特許文献１】特開平７−１３５３２５号公報
【特許文献２】特開平７−９９３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ゲートオールアラウンド型ＭＯＳＦＥＴの製造は半導体層を一周するゲート電極構造を有するためにＭＯＳＦＥＴの小型化が難しく、また、ゲート電極の環状一体構造を形成するためにトランジスタの非常にプロセスが複雑で工程数が多くなっており、歩留まりの低下や製造コストが大きく上昇してしまうという問題があった。
【０００８】
よって、本発明は、より小型の完全空乏型ＳＯＩのゲートオールアラウンド型ＭＯＳＦＥＴを提供すること、また、ゲートオールアラウンド型ＭＯＳＦＥＴをより簡易なプロセスで製造する製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため本発明に係る半導体装置は、基板と、前記基板上に位置し、突起部と、前記突起部を囲む平坦部と、を有する半導体層と、前記半導体層の前記突起部を囲むゲート電極と、前記半導体層と前記ゲート電極との間に位置するゲート絶縁層と、を有し、前記半導体層の前記突起部の頂部に第１導電領域が形成され、前記半導体層の前記平坦部に第２導電領域が形成されている。。
【００１０】
それにより、完全空乏ゲートオールアラウンド型ＭＯＳＦＥＴを構成することができる。円錐状のチャネル（半導体層）は、完全空乏層の形成を容易にし、小型の完全空乏ゲートオールアラウンド型ＭＯＳＦＥＴの製造を容易にする。
【００１１】
上記半導体装置において、前記第２導電領域のうち、前記基板と前記ゲート電極との間に位置する部分の不純物濃度が、前記基板と前記ゲート電極との間に位置しない部分の不純物濃度よりも低いことが好ましい。これにより、低ドープドレインＬＤＤ(Low Doped Drain)構造のトランジスタを得ることができる。
【００１２】
上記半導体装置において、前記突起部が錐体形状であることが好ましい。錐体形状は円錐台、多角錐（三角角錐を含む）状、多角錐台状を含む。チャネルの完全空乏化に都合の良い半導体層の厚さ（チャネル径）となればよい。
【００１３】
また、本発明に係る半導体装置の製造方法は、基板上に複数の結晶化起点部を形成する結晶化起点形成工程と、前記複数の結晶化起点部上に非単結晶半導体層を形成する第１の成膜工程と、前記非単結晶半導体層を溶融結晶化させ、前記複数の結晶化起点部から複数の結晶粒を成長させ、前記複数の結晶粒を相互に衝突させ、前記複数の結晶粒の一部を隆起させ、前記隆起により生じた突起部分を有する結晶性半導体層を形成する溶融結晶化工程と、前記結晶性半導体層上にゲート絶縁層を形成するゲート絶縁層形成工程と、前記結晶性半導体層の前記突起部分と前記ゲート絶縁層を挟むようにゲート電極を形成するゲート電極形成工程と、を含む。
【００１４】
かかる構成とすることによって、比較的に簡単な工程によって完全空乏ゲートオールアラウンド型ＭＯＳＦＥＴを製造することが可能となる。
【００１５】
上記結晶化起点部は、上記非単結晶半導体層が溶融結晶化する際に再結晶化の起点となる部分であり、上記基板に形成された微細孔、金属種、種結晶等のいずれかを含むことが望ましい。それにより、単結晶（大粒径）の半導体層を得ることが可能となる。
【００１６】
上記結晶性半導体層の突起部分が錐体形状であることが望ましい。ここでいう錐体形状とは空間内の一点から放射状に伸びる直線あるいは曲線によって形作られる立体形状を意味し、円錐形状、円錐台状、多角錐状、多角錐台状などを含む。それにより、突起部側壁に環状にゲート電極層を形成することが容易となる。また、狭チャネル部分を得やすい構造であり、完全空乏型ＭＯＳＦＥＴを得ることが可能である。
【００１７】
また、上記ゲート絶縁層形成工程は、上記結晶性半導体層を酸化速度に結晶面方位依存性の少ないプラズマ酸化法で酸化させることによって上記ゲート絶縁層を形成することが望ましい。それにより、結晶性半導体層表面に絶縁性能の良い薄膜の絶縁層を形成することが可能である。
【００１８】
また、上記ゲート電極形成工程は、上記結晶性半導体層上に形成された前記絶縁層上に、不純物を拡散したポリシリコンを成膜し、当該ポリシリコンをエッチバックすることによって上記突起部の側壁に残ったポリシリコンを上記ゲート電極とすることが望ましい。突起部を利用した自己整合技術を使用することによって突起部の側壁に環状のゲート電極層を形成することが可能となる。ポリシリコン層のパターニングが不要となって工程数を減らすことができる。
【００１９】
また、上記ゲート電極形成工程の後に、上記ゲート電極層をマスクとして上記結晶性半導体層に不純物イオン注入を行うイオン注入工程、を更に備えることが望ましい。それにより、自己整合技術でソース・ドレイン領域（第１、第２導電領域）を形成することができる。マスクを使用しないので工程数を減らすことができる。
あるいは、前記ゲート電極形成工程の前に、前記結晶性半導体層に不純物イオン注入を行ってソース・ドレイン領域を形成するイオン注入工程、を含むものであってもよい。
【００２０】
また、本発明の電子機器は上述した特徴を持つ半導体装置を含んでいる。後述するように、電子機器には、液晶表示器、有機ＥＬ装置、デジタル・マイクロミラー・デバイス（ＤＭＤ）などの各種の電気光学装置、ファックス装置、デジタルカメラ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の半導体装置の実施例について添付図面を参照して説明する。
【００２２】
（半導体装置）
【００２３】
図４（Ｃ）は、本発明の実施例の半導体装置の例を説明する断面図である。同図に示すように、ガラスなどの基板１４の上に、酸化シリコン（ＳｉＯ2）等による下地絶縁層（膜）１６が形成されている。この下地絶縁層１６には微細孔１８が規則的に配列されている。なお、微細孔１８は説明の便宜のために表示されており、その深さや微細孔相互の間隔等は実際のものと相違している。下地絶縁層１６及び微細孔の上には半導体層２０が形成される。
【００２４】
半導体層２０には、後述する手法によって錐体形状の突起部２２が形成されている。この半導体層２０の突起部２２及び平坦部上にはゲート絶縁層２４が形成されている。半導体層２０の突起部２２の頂部及び、突起部２２を囲むように形成された（ゲート絶縁層２４の直下の）半導体層２０の平坦部には、それぞれ高濃度不純物イオン注入がなされてソース又はドレイン領域に相当する第１導電領域３２、第２導電領域３０が形成されている。いずれの領域がソース領域となるか、トレイン領域となるかは、具体的な回路として構成されたときに定まる。
【００２５】
なお、錐体形状とは空間内の一点から放射状に伸びる直線あるいは曲線によって形作られる立体形状を意味し、円錐形状、円錐台状、多角錐状、多角錐台状などを含むものであるが、便宜上、以下では円錐状として説明する。
【００２６】
半導体層２０の円錐状の突起部２２の側面（傾斜面）及び基部にはゲート絶縁層２４を間に介してゲート電極層２８が形成されている。半導体層２０のゲート電極層２８の下部の領域は、ゲート電極層２８の存在によって注入された不純物イオンは低濃度となっており、いわゆるＬＤＤ(Low Doped Drain)構造となっている。
【００２７】
ゲート電極層２８には接続用の引出配線４６が接続される。半導体層２０の突起部２２の頂部に形成された第１導電領域３２は第１電極４０に接続される。半導体層２０の平坦部に形成された第２導電領域３０は第２電極４２に接続される。ゲート電極２８、第１電極４０及び第２電極４２は層間絶縁層３６によって分離されている。第１電極層４０、層間絶縁層３６及び第２電極層４２は保護層６２によって被覆されている。ゲート電極２８、第１電極４０及び第２電極４２はコンタクトホールを介して外部配線６４に接続される。
【００２８】
このように構成される半導体装置（ＭＯＳＦＥＴ）は、半導体層の微小突起を利用するため、微小突起の周り（傾斜面）に環状のゲート電極を自己整合的に形成することができる。このため、２０ｎｍ径程度の狭チャネルを形成することができ、極めて小型の完全空乏型のゲートオールアラウンドＭＯＳＦＥＴを構成することができる。また、後述するように、半導体層２０として結晶性半導体層を用いることによって多数の微小突起を得ることができ、多数のＭＯＳＦＥＴを形成することができるので、例えば、ゲートアレイなどのＦＥＴ形成基板として好適である。
【００２９】
（半導体装置の製造方法）
【００３０】
次に、本発明の半導体装置の製造方法の実施例について図１乃至図４を参照して説明する。各図において、対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００３１】
本実施例においては、大結晶粒の結晶性半導体層を形成するために、微細孔を半導体層の溶融結晶化の起点とする方法を用いている。大結晶粒の結晶性半導体層を形成する他の方法として、ニッケル、チタン、等の金属原子や単結晶粒を半導体基板上に配置して結晶化の起点とする方法を用いてもよい。
【００３２】
（微細孔形成工程）
【００３３】
まず、図１（Ａ）に示すように、基板１４上に下地絶縁層として、例えば酸化シリコン層１６を形成する。基板１４上への酸化シリコン層１６の形成方法としては、プラズマ化学気相堆積法（ＰＥＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、あるいはスパッタリング法等の物理気相堆積法が挙げられる。例えば、ＰＥＣＶＤ法により厚さ数１００ｎｍの酸化シリコン層１６を形成できる。
【００３４】
次に、酸化シリコン層１６の所定位置に微細孔１８を形成する。例えば、フォトリソグラフィ工程およびエッチング工程を行うことにより、酸化シリコン層１６の面内の所定位置に、横断面が円形である微細孔１８を開口できる。エッチング方法としては、例えばＣＨＦ3ガスのプラズマを用いた反応性イオンエッチングなどがあげられる。微細孔１８は、後述する溶融結晶化工程において、１つの結晶核を種とした結晶成長を優先的に進行させる役割を担うためのものであり「グレインフィルタ」と称される場合もある。この微細孔１８は例えば円筒状に形成することが好適であるが、円筒状以外の形状（例えば、円錐状、角柱状、角錐状など）としてもよい。また、比較的に径の大きい孔（例えば５００ｎｍ程度）を形成した後に基板全面に新たな絶縁層（本例では酸化シリコン層）を成膜して上記孔の径を狭めることによって微細孔１８を形成するようにしてもよい。
【００３５】
（第１の成膜工程）
【００３６】
次に、図示は省略するが、微細孔１８内及び酸化シリコン層１６上に非晶質シリコン層を形成する。非晶質シリコン層は、ＰＥＣＶＤ法、ＬＰＣＶＤ法、常圧化学気相堆積法（ＡＰＣＶＤ法）、スパッタリング法などによって形成することができる。なお、本工程では、非単結晶半導体層として、非晶質シリコン層に代えて多結晶シリコン層を形成してもよい。本工程では、溶融結晶化により得られる略結晶粒の大粒径化を図るべく比較的に厚く成膜することが望ましい。より具体的には、非晶質シリコン層を１５０ｎｍかそれ以上の膜厚に形成すると好適である。
【００３７】
（溶融結晶化工程）
【００３８】
次に、図１（Ｂ）に示すように、非晶質シリコン層に対してレーザ光を照射することにより非晶質シリコン層の溶融結晶化を行う。例えば、ＸｅＣｌパルスエキシマレーザ光（波長３０８ｎｍ、パルス幅３０ｎｓｅｃ）を用い、エネルギー密度：０．４〜１．５Ｊ／ｃｍ2でレーザ光照射を行うことが好適である。尚、エキシマレーザに代えて、固体レーザ、ガスレーザなどをレーザ光の発振源に用いてもよい。これにより、微細孔１８を略中心とした領域に、結晶性半導体層として、略単結晶状態のシリコン層（結晶性シリコン層）２０が形成される。このとき結晶化の影響により、図６の説明図に示すように、結晶性シリコン層２０の表面には複数の突起部２２が生じる。同図の例では図中のＸ方向及びＹ方向に５μｍの間隔で微細孔１８、突起部２２が形成されている。なお、Ｘ，Ｙ方向における１目盛りは５μｍ、Ｚ方向における１目盛りは５００ｎｍである。
【００３９】
この突起部が生じる理由について説明する。照射されたＸｅＣｌパルスエキシマレーザ光は非晶質シリコン層でほとんどが吸収される。これはＸｅＣｌパルスエキシマレーザ光の波長（３０８ｎｍ）における非晶質シリコンおよび結晶性シリコンの吸収係数が其々０．１３９ｎｍ-1と０．１４９ｎｍ-1と大きいためである。また、酸化シリコン層１６は、上記レーザ光に対して略透明であってこのレーザ光のエネルギーを吸収しないため、レーザ光照射によって溶融しない。これにより、微細孔１８以外の領域にある非晶質シリコン層は、膜厚方向全域に渡ってほぼ完全に溶融した状態となる。また、微細孔１８内にある非晶質シリコン層は上側が溶融し、かつ微細孔１８の底部では溶融しない状態（部分溶融状態）となる。
【００４０】
レーザ光照射後のシリコンの凝固は、微細孔１８の内部で先に始まり、その後、非晶質シリコン層の略完全溶融状態となっている部分（表面側の部分）に至る。このとき、微細孔１８の底部近傍ではいくつかの結晶核が発生し、この結晶核を核として、微細孔１８において溶融状態となっている部分で複数の結晶粒が成長する。この複数の結晶粒のひとつが、微細孔１８の断面寸法（本実施形態では、円の直径）を塞ぐよう成長することで、微細孔１８の上部（開口部）には１個の結晶粒のみが到達するようになる。これにより、非晶質シリコン層の略完全溶融状態の部分では微細孔１８の上部に到達した１個の結晶粒を核として結晶成長が進行するようになり、微細孔１８を略中心とした領域に略単結晶状態のシリコン層（結晶性シリコン層）２０が形成される。なお「略単結晶」とは、結晶粒が単一である場合のみならずこれに近い状態、すなわち、複数の結晶が組み合わせられていてもその数が少なく、半導体薄膜の性質の観点からほぼ単結晶により形成された半導体薄膜と同等の性質を備えている場合も含む。この結晶性シリコン層２０は、内部に欠陥が少なく、半導体層の電気特性の点で、エネルギーバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる効果が得られる。また、当該結晶内では結晶粒界がほぼ無いと見なせるために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できる効果が得られる。
【００４１】
個々の微細孔１８を中心として溶融シリコンの結晶化が進むとシリコン層の体積が膨張し、各微細孔１８から成長して外方に広がった略単結晶状態のシリコン層同士が衝突する。結晶化によって膨張したシリコン層同士の衝突部分には盛り上がりが生じる。特に、四方からシリコン層が衝突した部分は、円錐状の突起部分２２を構成する。なお、三方向以上の方向から膨張シリコン層の衝突が（微細孔１８の配置等によって）生ずるようにすれば、突起部分２２を生じさせることが可能である。
【００４２】
（ゲート絶縁層形成）
【００４３】
次に、図１（Ｃ）に示すように、突起部２２の表面にゲート絶縁層２４を形成する。実施例では、プラズマ酸化法によって絶縁層を形成している。反応容器内に基板１４を収納し、容器内に酸化性ガス（酸素ガスＯ2）を導入し、高電界により発生させたプラズマ（酸素イオン、酸素活性種）によって結晶性シリコン層２０の表面にシリコン酸化膜を４００℃で５ｎｍ程度形成し、ゲート絶縁層としている。他の絶縁層形成方法としては、例えば、テトラエトキシシラン（ＴＥＯＳ）と酸素ガス（Ｏ2）とを材料としてシリコン酸化膜をＬＰＣＶＤ法で形成することが可能である。また、熱酸化法など、プロセス条件に応じて適当なプロセスを選択して結晶性半導体層２０上にゲート絶縁層２４を形成することが可能である。
【００４４】
（ゲート電極形成）
【００４５】
図２（Ａ）及び図２（Ｂ）に示すように、ゲート絶縁層２４の上にゲート電極２８を形成する。例えば、図２（Ａ）に示すように、ドーピングガスとしてのホスフィンガス（ＰＨ3）とモノシランガス（ＳｉＨ4）を用いて、６５０℃で熱分解ＬＰＣＶＤ法によって１００ｎｍ程度の膜厚のリンドープポリシリコン層２６を形成する。
【００４６】
次に、図２（Ｂ）に示すように、反応性イオンエッチング（ＲＩＥ）によってリンドープポリシリコン層２６を上方からエッチングして突起部２２の側壁部にリンドープポリシリコン層２６を環状に残し（エッチバック）、ゲート絶縁層２４上にゲート電極２８を形成する。エッチングガスには臭化水素（ＨＢｒ）と酸素ガス（Ｏ2）の混合ガスを使用することができる。
【００４７】
（ソース・ドレイン領域形成）
【００４８】
図２（Ｃ）に示すように、ゲート電極層２８をマスクとしてドナーまたはアクセプターとなる不純物イオンをイオン注入装置（図示せず）によって結晶性シリコン層２０に打ち込み、ソース・ドレイン領域に相当する第１導電領域３２、第２導電領域３０を形成する。この際、ゲート電極層２８がマスクとなり、ゲート電極層２８と基板１４との間に、相対的に低濃度の第２導電領域３４が自己整合的に形成される。ここで、第２導電領域３０がドレイン領域であった場合、ＬＤＤ(Low Doped Drain)構造が得られる。ＮＭＯＳトランジスタを作製する場合、例えば、不純物元素としてヒ素（Ａｓ）イオンを注入エネルギー２０ＫｅＶ、注入量５×１０15ｃｍ-2でソース・ドレイン領域に打ち込む。ＰＭＯＳトランジスタを作製する場合、例えば、不純物元素としてホウ素（Ｂ）イオンを注入エネルギー２０ＫｅＶ、注入量５×１０15ｃｍ-2でソース・ドレイン領域に打ち込む。その後、ＸｅＣｌエキシマレーザ光を照射エネルギー密度４００ｍＪ／ｃｍ2程度で照射するか、２５０℃〜４５０℃程度の温度で熱処理することにより不純物元素の活性化を行う。
【００４９】
なお、図２（Ａ）〜（Ｃ）で示したゲート電極形成の工程と、ソース・ドレイン領域形成の工程との順番を、図３（Ａ）〜（Ｃ）のように変えてもよい。
【００５０】
この場合、図３（Ａ）に示すように、ゲート絶縁層２４を形成したあと、ゲート絶縁層２４上から不純物イオンを結晶性シリコン層２０に打ち込む。このとき、不純物イオンは結晶性シリコン層２０の平坦部に対して垂直に、かつ、突起部に対して水平に打ち込まれるため、平坦部にのみ選択的に注入することができる。これにより、結晶性シリコン層２０に第１導電領域３２と第２導電領域３０とを形成する。
【００５１】
次に、図３（Ｂ）に示すように、第１導電領域３２、第２導電領域３０を形成したあと、ゲート絶縁層２４上にリンドープポリシリコン層２６を形成する。そして、図３（Ｃ）に示すように、リンドープポリシリコン層２６をエッチングして、ゲート絶縁層２４上にゲート電極２８を形成する。
【００５２】
（層間絶縁層形成）
【００５３】
図４（Ａ）に示すように、ゲート絶縁層２４上に導電膜をパターニングしてゲート電極層２８の引出配線４６を形成する。引出配線４６は、例えば、スパッタリング法によりアルミニウムなどの金属配線を形成することが可能である。
【００５４】
更に、ゲート絶縁層２４およびゲート電極層２８の上面に、層間絶縁層３６としてシリコン酸化膜を５００ｎｍ程度の膜厚に形成する。例えば、既述したテトラエトキシシラン（ＴＥＯＳ）と酸素ガス（Ｏ2）材料とするプラズマＣＶＤ法で形成することが可能である。また、スピンオングラス（ＳＯＧ）法等によってシリコン酸化膜を形成しても良い。
【００５５】
次に、化学的機械的研磨（ＣＭＰ）法によって層間絶縁層３６を第１導電領域３２が露出するまで研磨し、層間絶縁層３６を平坦化する。この層間絶縁層３６にゲート絶縁層２４を貫通して第２導電領域３０に至るコンタクトホール３８を形成する。
【００５６】
（ソース・ドレイン電極層形成）
【００５７】
次に、図４（Ｂ）に示すように、層間絶縁層３６及びコンタクトホール３８内に不純物をドープしたポリシリコン層を形成し、パターニングを行って、第１導電領域及び第２導電領域上にそれぞれ第１電極４０及び第２電極４２、並びに配線（図示せず）を形成する。なお、例えばスパッタリング法によりアルミニウムなどの金属を使用して第１電極４０及び第２電極４２、並びに配線を形成しても良い。
【００５８】
（保護膜形成）
【００５９】
次に、図４（Ｃ）に示すように、基板１４上にＣＶＤ法によってシリコン酸化膜あるいはＢＰＳＧ(Boro-Phospho silicate glass)等による保護膜４４を形成して半導体装置（ゲートオールアラウンド型ＭＯＳＦＥＴ）を作製する。
【００６０】
（ゲートアレイ）
【００６１】
更に、例えば、図５に示すように、半導体装置が形成されたＭＯＳＦＥＴ基板の上に層間絶縁層６２、各種配線６４、コンタクトホール６６等を含む配線層基板を形成する（同図では概略的に表示されているが、目的とする回路に応じて配線は構成される）ことによって、ＭＯＳＦＥＴ等の回路素子を任意に組み合わせて所望の回路を構成し得るゲートアレイを構成する。この場合、小型の半導体装置（完全空乏型ＭＯＳＦＥＴ）をアレイ状に高密度配置することが可能となるので、高集積化、あるいは小型化が可能となって好ましい。
【００６２】
以上説明したように、本発明の実施例によれば、半導体基板の（円錐状）微小径突起部の側壁に自己整合技術を用いて環状にゲート電極層を構成するので、ゲートオールアラウンド構造のＭＯＳＦＥＴ製造が容易である。また、小型の同タイプのＭＯＳＦＥＴを同時に多数形成することが可能である。
【００６３】
図７は、上述した半導体装置を含んで構成される電子機器の具体例を説明する図である。図７（Ａ）は携帯電話への適用例であり、当該携帯電話５３０はアンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、および本発明の半導体装置を使用した電気光学装置（表示装置）１００を備えている。このように本発明に係る半導体装置は電気光学装置表示部の制御回路としても利用可能である。図７（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ５４０は受像部５４１、操作部５４２、音声入力部５４３、および本発明の半導体装置を使用した電気光学装置１００を備えている。図７（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン５５０は本発明の半導体装置を使用した電気光学装置１００を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。図７（Ｄ）はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン５６０は本発明の半導体装置を使用した電気光学装置１００を備えている。
【００６４】
また、電子機器はこれらに限定されず、ＭＯＳＦＥＴ型半導体装置を有する全ての電子機器に適用可能である。もちろん、単独で電子機器の構成部品としても適用し得る。
【００６５】
なお、本発明は上述した各実施形態に限定されることなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６６】
例えば、上述した実施形態では、半導体層の一例としてシリコン層を採り上げて説明していたが、半導体層はこれに限定されるものではない。また、上述した実施形態では、本発明に係る結晶性半導体層を用いて形成される半導体装置の一例としてボディ電位をとらない薄膜トランジスタ型ＭＯＳＦＥＴを採り上げて説明していたが、半導体装置はこれに限定されるものではなく、通常の４端子ＭＯＳＦＥＴやダイオード等の他の素子を形成してもよい。
【００６７】
また、上述した実施形態では、結晶性半導体層として大粒径のシリコン層を形成していたが、これに代えてシリコン−ゲルマニウム混晶膜など他の半導体層を形成するようにしてもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る半導体装置の製造工程を説明する説明図である。
【図２】本発明に係る半導体装置の製造工程を説明する説明図である。
【図３】本発明に係る半導体装置の製造工程を説明する説明図である。
【図４】本発明に係る半導体装置の製造工程を説明する説明図である。
【図５】本発明に係る半導体装置の適用例を説明する説明図である。
【図６】半導体層の突起部形成例を説明する説明図である。
【図７】本発明の半導体装置を含んで構成される電子機器の具体例を説明する図である。
【符号の説明】
【００６９】
１４  基板、１６  下地絶縁層、１８  微細孔、２０  半導体層、２２  突起部、２４  ゲート絶縁層、２８  ゲート電極層、３０，３２  ソース・ドレイン領域、３６  層間絶縁層、４４  保護層、４０，４２  ソース・ドレイン電極、４６  引出配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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