(57)【要約】【課題】全体的な試験時間を短縮することが可能であると共に、試験の各回数ごとのフェイルカウントを把握することが可能な半導体試験装置を提供する。【解決手段】半導体試験装置１００は、状態メモリ１１１を参照して前回の試験におけるフェイル情報を記憶していないフェイルメモリを選択し、前回および現在の試験におけるフェイル情報のＯＲをとってＤＵＴと同一のアドレスに記憶させる。現在の試験と並行して新たにフェイルと判定されたアドレスに対するフェイル情報をカウントし、フェイルカウント値を求める。フェイルメモリ１０１ａまたは１０１ｂのアドレスのロー方向に試験が進行していくことに応じて、状態メモリ１１１に「１」のビット情報を記憶させる。【選択図】図２
2008226388.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象を試験した結果として合格または不合格を判定する試験判定手段と、
前記試験判定手段により不合格と判定されたことを示すフェイル情報を記憶するために用意された複数のフェイルメモリと、
前記複数のフェイルメモリの中で、前回の試験におけるフェイル情報を記憶したフェイルメモリがいずれであるのかを記憶する状態メモリと、
前記状態メモリを参照して、前記複数のフェイルメモリの中から前回の試験におけるフェイル情報を記憶していないフェイルメモリを選択するメモリ選択手段と、
前記メモリ選択手段により選択されたフェイルメモリに対し、現在の試験におけるフェイル情報と、前回の試験におけるフェイル情報とを集約して記憶させるフェイル情報集約手段と、
現在の試験と並行して、前回の試験におけるフェイル情報を記憶したフェイルメモリを参照し、フェイル情報を累計するフェイルカウント手段とを備えたことを特徴とする半導体試験装置。
【請求項２】
被試験対象に対し複数回の試験を行い、１回ごとに試験結果として合格または不合格を判定する試験判定手段と、
前記試験判定手段により不合格と判定されたことを示すフェイル情報を記憶するために用意された第１および第２のフェイルメモリと、
前記試験判定手段が行う１回の試験ごとに、前記第１または第２のフェイルメモリのいずれかにフェイル情報を記憶させるフェイル情報書込手段と、
前記第１または第２のフェイルメモリのうち、前記フェイル情報書込手段により前回の試験におけるフェイル情報を記憶したフェイルメモリがいずれであるのかを記憶する状態メモリと、
前記状態メモリを参照し、前記第１または第２のフェイルメモリのうち前回の試験においてフェイル情報を記憶していない一方のフェイルメモリを選択するメモリ選択手段と、
前記メモリ選択手段により選択された一方のフェイルメモリに対し、現在の試験におけるフェイル情報と、他方のフェイルメモリに記憶された前回の試験におけるフェイル情報とを集約して記憶させるフェイル情報集約手段と、
現在の試験と並行して、前回の試験におけるフェイル情報を記憶した他方のフェイルメモリを参照してフェイル情報を累計するフェイルカウント手段とを備えたことを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記フェイル情報集約手段は、
前記状態メモリを参照し、前記第１または第２のフェイルメモリのうち前回の試験におけるフェイル情報が記憶されている一方のフェイルメモリからフェイル情報を読み出し、この読み出したフェイル情報と現在の試験におけるフェイル情報との論理和を他方のフェイルメモリに記憶させることを特徴とする半導体試験装置。
【請求項４】
請求項２または３に記載の半導体試験装置において、
前記第１および第２のフェイルメモリは、少なくとも被試験対象であるメモリと同一数分のアドレスを有し、前記試験判定手段により不合格と判定された被試験対象のアドレスと同一のアドレスに対してフェイル情報が記憶されることを特徴とする半導体試験装置。
【請求項５】
請求項４に記載の半導体試験装置において、
前記状態メモリは、前記第１および第２のフェイルメモリの各アドレスのそれぞれに対応して、フェイル情報集約手段によりフェイル情報が記憶されたことを示す複数のビット情報を記憶することを特徴とする半導体試験装置。
【請求項６】
請求項４または５に記載の半導体試験装置において、
前記フェイルカウント手段は、
前回の試験におけるフェイル情報と、現在の試験におけるフェイル情報とに基づいて、被試験対象の各アドレスのうち前記試験判定手段により新たに不合格と判定されたアドレスに対するフェイル情報を検出してカウントすることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス等の被試験対象に対して試験信号を出力し、この試験信号に応じて出力される信号を判定して試験を行う半導体試験装置に係り、試験結果の情報を記憶してカウントを行う回路構成に関するものである。
【背景技術】
【０００２】
従来、複数のアドレスを有したメモリデバイス等の被試験対象（以下、ＤＵＴと称する。）に対して、試験信号を出力して各アドレス（メモリセル）にアクセスし、読み出しや書き込み、消去等の動作の確認を行う半導体試験装置では、重要な機能の１つであるリダンダンシ演算を行っている。リダンダンシ演算とは、試験を行った結果ＤＵＴにフェイル（不合格＝不良）となるセルがあった場合に、これを予備セルで置き換えて良品にするため、フェイルとなったセルの位置を演算によって特定する処理のことである。
【０００３】
このリダンダンシ演算のために、半導体試験装置によって試験中に結果として判定されたフェイルの情報は、ＤＵＴと同一であるか、または数分の１の容量を有するＤＲＡＭ等を用いたフェイルメモリに記憶される。このように、半導体試験装置ではＤＵＴに対して各アドレスにアクセスし読み出しや書き込み動作の確認を行う各種の試験を行っているが、各アドレスのうち一度でもフェイルとなった部分はフェイルメモリに記憶しておかなければならない。
【０００４】
以下の特許文献１に記載された試験装置では、パターン発生器によって被試験メモリに供給するアドレス信号、データ信号及び期待値信号を発生させ、論理比較器により被試験メモリが出力した出力信号と期待値信号とを比較し、相互に一致しない場合にフェイルデータを出力している。また、第１フェイルバッファメモリが第１の試験におけるフェイルデータを格納し、第２フェイルバッファメモリが第１フェイルバッファメモリの格納しているフェイルデータと第２の試験におけるフェイルデータとを累積して格納している。
【０００５】
また救済解析部は、第１フェイルバッファメモリが格納しているフェイルデータを参照して被試験メモリの不良救済解析を行い、その後第１フェイルバッファメモリは、第２フェイルバッファメモリが格納しているフェイルデータと第３の試験におけるフェイルデータとを累積して格納する処理を行う。救済解析部は、さらに第２フェイルバッファメモリが格納しているフェイルデータを参照して、第１、第２フェイルバッファメモリを交互に用いて被試験メモリの不良救済解析を行うことによりフェイルデータの転送時間を低減するようにしている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】特開２００５−２６７６７３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
また、従来の半導体試験装置では、以下のようにしてＤＵＴに対する試験結果としてのフェイル情報をフェイルメモリに記憶させる処理を行っている。図４は、従来の半導体試験装置２００の構成を示す説明図である。この従来例では、例えば６４Ｍバイトの容量をもつメモリデバイス（ＤＵＴ）からの出力信号を判定し、判定回路により試験結果としてフェイルと判定された情報をフェイルメモリに記憶させている。すなわち半導体試験装置２００は、ＤＵＴからの出力信号を判定した試験結果として、フェイルと判定した情報を判定回路から受け取ると、このフェイル情報を１回の試験サイクルごとにフェイル分配回路２０５によって交互にフェイルメモリ２０１ａまたはフェイルメモリ２０１ｂに分配して記憶される。
【０００８】
フェイル分配回路２０５と同様にして、インタリーブ制御回路２０６もまた、フェイルメモリ２０１ａ，２０１ｂに対してそれぞれフェイル情報の書き込み処理を行う書込回路２０２ａ，２０２ｂを交互に切り換えて動作させるように制御する。また、アドレス制御回路２０７は、ＤＵＴに対して試験信号と共にアドレス信号を発生させたＡＬＰＧ（Ａｌｇｏｒｉｔｈｍｉｃ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）からこのアドレス信号を受け取り、フェイル分配回路２０５と同様にして交互に切り換えてフェイルメモリ２０１ａまたはフェイルメモリ２０１ｂに出力する。
【０００９】
図５は、各アドレスに対して試験を行ったＤＵＴとフェイル情報を記憶させた２つのフェイルメモリ２０１ａ，２０１ｂの動作を示す説明図である。半導体試験装置２００は、１回ごとの試験においてインタリーブ制御回路２０６が２つの書込回路２０２ａ，２０２ｂを交互に切り換えて動作を可能としながら、試験の進行に従ってフェイル分配回路２０５がフェイル情報を受け取ると、ＤＵＴでフェイルになったアドレスと同じアドレスを指定した上で、ＯＲ回路２０４ａ，２０４ｂ及びＦＩＦＯ回路２０３ａ，２０３ｂを介して２つのフェイルメモリ２０１ａ，２０１ｂに対して交互にフェイル情報を書き込んでいく。
【００１０】
例えば、１回目の試験で一方のフェイルメモリ２０１ａにフェイル情報が書き込まれたとすると、次に２回目の試験では、インタリーブ制御回路２０６が書込回路２０２ａから書込回路２０２ｂに動作を切り換える。そして、試験の進行に従って判定回路からフェイル情報を受け取ると、インタリーブ制御回路２０６はＤＵＴでフェイルと判定された同一のアドレスを指定した上で、フェイル情報をフェイルメモリ２０１ｂに記憶させる。
【００１１】
このようなインタリーブの手法を採用した場合、テストレイトより長いサイクルタイムのメモリを使用してフェイルメモリを構成できる。
【００１２】
そしてフェイルカウンタ２０９は、全ての回数の試験終了後にフェイルメモリ２０１ａ，２０１ｂからフェイル情報を読み出し、これらのＯＲをとってＤＵＴの各アドレスに対してフェイルと判定された回数をカウントする。これにより、各回数ごとの試験で同じアドレスで判定されたフェイル情報は１つとしてカウントすることができる。
【００１３】
しかしながら、このような従来技術における半導体試験装置２００では、以下のような問題があった。すなわち、メモリのリダンダンシテストでは、上記のように不良セルを予備セルで置き換えるため、ＤＵＴでフェイルと判定されたアドレス情報を取り込む演算機能が必要であることに加えて、フェイル回数がある一定の制限数を超えた場合に予備セルによるリペアが不可であると直ちに判定するためにも、フェイル回数をカウントする機能が重要である。また、試験結果を前工程へのフィードバックに活用するためには、試験の各回数ごとにフェイルカウント値がどれだけ増えたかを把握することも重要である。
【００１４】
ところが従来の半導体試験装置２００では、インタリーブ機能を使用しているため、試験中に２つのフェイルメモリ２０１ａ，２０１ｂから同時にフェイル情報を参照することができず、試験の各回数ごとのフェイルカウント値やその増加分を把握することはできなかった。
【００１５】
また、全ての回数の試験終了後に２つのフェイルメモリ２０１ａ，２０１ｂからフェイル情報を読み出してＯＲをとってフェイル情報をカウントする必要があることから、試験終了後にフェイルカウントのための時間を確保しなければならず、それだけ全体的な試験時間が長くなっているという問題もあった。
【００１６】
そこで本発明は、全体的な試験時間を短縮することが可能であると共に、試験の各回数ごとのフェイルカウント値を把握することが可能な半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【００１７】
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象を試験した結果として合格または不合格を判定する試験判定手段と、前記試験判定手段により不合格と判定されたことを示すフェイル情報を記憶するために用意された複数のフェイルメモリと、前記複数のフェイルメモリの中で、前回の試験におけるフェイル情報を記憶したフェイルメモリがいずれであるのかを記憶する状態メモリと、前記状態メモリを参照して、前記複数のフェイルメモリの中から前回の試験におけるフェイル情報を記憶していないフェイルメモリを選択するメモリ選択手段と、前記メモリ選択手段により選択されたフェイルメモリに対し、現在の試験におけるフェイル情報と、前回の試験におけるフェイル情報とを集約して記憶させるフェイル情報集約手段と、現在の試験と並行して、前回の試験におけるフェイル情報を記憶したフェイルメモリを参照し、フェイル情報を累計するフェイルカウント手段とを備えたことを特徴とする。
【００１８】
本発明の半導体試験装置によれば、複数あるフェイルメモリのうち、前回の試験でフェイル情報を記憶したフェイルメモリがいずれであるのかを状態メモリで把握しておくことにより、１回ごとの試験でいずれかをフェイル情報の書き込み専用、その他を読み出し専用として使い分けることができる。このとき書き込み専用となるのは、前回の試験でフェイル情報を記憶しなかったフェイルメモリであり、読み出し専用となるのは、前回のフェイル情報を記憶したフェイルメモリである。これにより、インタリーブ機能を使用せずにフェイル情報をいずれかのフェイルメモリに集約して記憶させることができる。また、読み出し専用のフェイルメモリから前回の試験におけるフェイル情報を読み出すことで、各回の試験を行いながらフェイル数を累計していくことができるし、試験の各回ごとのフェイルカウント値やその増加分を把握することが可能となる。また、全ての回数の試験終了後ではなく１回ごとの試験と並行してフェイル数を累計できるので、その分、全体的な試験時間を短縮することができる。
【００１９】
また、本発明に係る他の半導体試験装置は、被試験対象に対し複数回の試験を行い、１回ごとに試験結果として合格または不合格を判定する試験判定手段と、前記試験判定手段により不合格と判定されたことを示すフェイル情報を記憶するために用意された第１および第２のフェイルメモリと、前記試験判定手段が行う１回の試験ごとに、前記第１または第２のフェイルメモリのいずれかにフェイル情報を記憶させるフェイル情報書込手段と、
前記第１または第２のフェイルメモリのうち、前記フェイル情報書込手段により前回の試験におけるフェイル情報を記憶したフェイルメモリがいずれであるのかを記憶する状態メモリと、前記状態メモリを参照し、前記第１または第２のフェイルメモリのうち前回の試験においてフェイル情報を記憶していない一方のフェイルメモリを選択するメモリ選択手段と、前記メモリ選択手段により選択された一方のフェイルメモリに対し、現在の試験におけるフェイル情報と、他方のフェイルメモリに記憶された前回の試験におけるフェイル情報とを集約して記憶させるフェイル情報集約手段と、現在の試験と並行して、前回の試験におけるフェイル情報を記憶した他方のフェイルメモリを参照してフェイル情報を累計するフェイルカウント手段とを備えたことを特徴とする。
【００２０】
このような構成により、第１，第２のフェイルメモリのうち、前回の試験でフェイル情報を記憶したフェイルメモリがいずれであるのかを状態メモリで把握しておくことで、１回ごとの試験でいずれか一方をフェイル情報の書き込み専用、他方を読み出し専用として使い分けることができる。このとき書き込み専用となるのは、前回の試験でフェイル情報を記憶しなかった方のフェイルメモリであり、読み出し専用となるのは、前回のフェイル情報を記憶した方のフェイルメモリである。これにより、インタリーブ機能を使用せずにフェイル情報を第１または第２のフェイルメモリのいずれか一方に集約して記憶させることができる。また、読み出し専用のフェイルメモリから前回の試験におけるフェイル情報を読み出すことで、各回の試験を行いながらフェイル数を累計していくことができるし、試験の各回ごとのフェイルカウント値やその増加分を把握することが可能となる。また、全ての回数の試験終了後ではなく１回ごとの試験と並行してフェイル数を累計できるので、その分、全体的な試験時間を短縮することができる。
【００２１】
上述の半導体試験装置において、前記フェイル情報集約手段は、前記状態メモリを参照し、前記第１または第２のフェイルメモリのうち前回の試験におけるフェイル情報が記憶されている一方のフェイルメモリからフェイル情報を読み出し、この読み出したフェイル情報と現在の試験におけるフェイル情報との論理和を他方のフェイルメモリに記憶させるものであっても良い。
【００２２】
このような構成により、前回の試験におけるフェイル情報を記憶している一方のフェイルメモリからフェイル情報を読み出して、これを現在（今回）の試験でのフェイル情報と共に他方のフェイルメモリに集約して記憶させることで、毎回の試験でフェイル情報を累積して記憶していくことができる。このため、読み出しや書き込み動作の確認を行う各種の試験で一度でもフェイルとなったアドレスを最後まで２つのフェイルメモリが交互に引き継ぎながら記憶することが可能となる。
【００２３】
更に、上述の半導体試験装置において、前記第１および第２のフェイルメモリは、少なくとも被試験対象であるメモリと同一数分のアドレスを有し、前記試験判定手段により不合格と判定された被試験対象のアドレスと同一のアドレスに対してフェイル情報が記憶されることとしても良い。このような構成により、メモリデバイス等の被試験対象と同一のアドレスにフェイル情報が記憶されるので、フェイルと判定されたアドレスを容易に特定でき、試験の各回数ごとのフェイルカウント値やフェイルの状況を把握することが可能となる。
【００２４】
上述の半導体試験装置において、前記状態メモリは、第１および第２のフェイルメモリの各アドレスのそれぞれに対応して、フェイル情報集約手段によりフェイル情報が記憶されたことを示す複数のビット情報を記憶していても良い。このような構成により、第１および第２のフェイルメモリの各アドレスのそれぞれに対応して、フェイル情報が記憶されていく状況を確認することができ、メモリ選択手段によって第１および第２のフェイルメモリの各アドレス単位で試験の各回ごとに交互に切り換えることが可能となる。
【００２５】
上述の半導体試験装置において、前記フェイルカウント手段は、前回の試験におけるフェイル情報と、現在の試験におけるフェイル情報とに基づいて、被試験対象の各アドレスのうち前記試験判定手段により新たに不合格と判定されたアドレスに対するフェイル情報を検出してカウントするものであっても良い。
【００２６】
このような構成により、被試験対象の各アドレスのうち新たにフェイルと判定されたアドレスに対するフェイル情報を検出してカウントすることで試験の各回ごとのフェイルカウント値やフェイルの状況を把握することが可能となる。
【発明の効果】
【００２７】
本発明に係る半導体試験装置によれば、全体的な試験時間を短縮することが可能であると共に、試験の各回数ごとのフェイルカウントを把握することが可能となるという効果が得られる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は、本発明に係る半導体試験装置の一実施形態である半導体試験装置１００の構成例を示した説明図である。この半導体試験装置１００は、例えばメモリデバイス等のＤＵＴに対して複数回の試験を行い、試験信号に応じてＤＵＴから出力された信号に基づいてアドレス（セル）ごとに良否（合格または不合格）を判定する。その結果、メモリデバイス内の特定のアドレスを不良として判定した場合、不良を意味するフェイル情報を各回数ごとの試験においてフェイルメモリに記憶していき、フェイルと判定された回数をカウントしてリダンダンシ演算を実行する機能を有する。以下、具体的に説明する。
【００２９】
半導体試験装置１００は、判定回路によりフェイルと判定されたフェイル情報を記憶するフェイルメモリ１０１ａ，１０１ｂを備えている。フェイルメモリ１０１ａ，１０１ｂは、制御回路１０６により試験の各回数ごとに交互に切り換えられて、前回の試験におけるフェイル情報を記憶していない方のフェイルメモリが前回および現在の試験におけるフェイル情報を記憶する。フェイルメモリ１０１ａ，１０１ｂは、この処理を繰り返してフェイル情報を累積して記憶する。
【００３０】
また、フェイルメモリ１０１ａ，１０１ｂは、例えば６４Ｍバイトのカラム方向、ロー方向に複数並んだＤＵＴと同一容量のアドレスを有しており、アドレス制御回路１０７からのアドレス信号に基づいてフェイルと判定されたＤＵＴと同一のアドレスに対して、前回および現在（今回）の試験におけるフェイル情報を記憶するようになっている。
【００３１】
また、半導体試験装置１００は、フェイルメモリ１０１ａ，１０１ｂに対して各回数ごとの試験におけるフェイル情報を書き込んで記憶させる書込回路１０２ａ，１０２ｂを備えている。書込回路１０２ａ，１０２ｂは、それぞれフェイルメモリ１０１ａ，１０１ｂに接続されており、制御回路１０６により試験の各回数ごとに交互に切り換えられて、前回の試験におけるフェイル情報を記憶していない方のフェイルメモリに接続された書込回路が動作するように制御される。そして、書込回路１０２ａ，１０２ｂは、ＦＩＦＯ回路１０３から出力された前回および現在の試験におけるフェイル情報を記憶させる。
【００３２】
半導体試験装置１００は、フェイル情報を一時的に保持して受け取った順から書込回路１０２ａ，１０２ｂに出力するＦＩＦＯ回路１０３と、各回数ごとの試験のうち前回および現在の試験におけるフェイル情報のＯＲをとってＦＩＦＯ回路１０３に出力するＯＲ回路１０４を備えている。
【００３３】
ＯＲ回路１０４は、ＤＵＴから出力された信号を判定して各アドレスにアクセスして行った試験のパスまたはフェイルを判定する判定回路に接続されており、現在の試験において試験結果としてフェイルと判定されたフェイル情報を受け取る。また、ＯＲ回路１０４は、前回および現在の試験におけるフェイル情報のＯＲをとってＦＩＦＯ回路１０３に出力する。
【００３４】
半導体試験装置１００は、前回の試験におけるフェイル情報を記憶したフェイルメモリ１０１ａまたは１０１ｂからフェイル情報を読み出すデータセレクタ１０５を備えている。データセレクタ１０５は、状態メモリ１１１の記憶内容を参照して、試験の各回数ごとに交互に切り換えることによりフェイルメモリ１０１ａ，１０１ｂのうち前回の試験におけるフェイル情報を記憶したフェイルメモリからフェイル情報を読み出し、２回目以降の試験において、ＯＲ回路１０４およびフェイル検出回路１０８に出力する機能を有する。
【００３５】
半導体試験装置１００は、半導体試験装置１００の各構成要素を制御して動作させる制御回路１０６を備えている。制御回路１０６は、状態メモリ１１１の記憶内容を参照して、フェイルメモリ１０１ａ，１０１ｂのうち前回の試験においてフェイル情報を記憶していないフェイルメモリを切り換えて選択し、この選択に応じてフェイルメモリ１０１ａ，１０１ｂや書込回路１０２ａ，１０２ｂを動作させる機能を有する。
【００３６】
半導体試験装置１００は、パターン発生器からアドレス信号を受け取って現在の試験におけるフェイル情報を記憶するフェイルメモリ１０１ａまたは１０１ｂに出力するアドレス制御回路１０７を備えている。
【００３７】
アドレス制御回路１０７は、ＡＬＰＧ等のパターン発生器に接続されており、このパターン発生器は、ＤＵＴに対して試験信号と共に、試験でアクセスするアドレスを指定するアドレス信号を印加する。また、アドレス制御回路１０７は、状態メモリ１１１の記憶内容を参照して、フェイルメモリ１０１ａ，１０１ｂのうち前回の試験におけるフェイル情報を記憶していない方のフェイルメモリを選択し、その選択したフェイルメモリにアドレス信号を出力する。
【００３８】
半導体試験装置１００は、現在の試験と並行して前回および現在の試験におけるフェイル情報に基づいて新たにフェイルと判定されたフェイル情報を検出するフェイル検出回路１０８を備えている。
【００３９】
フェイル検出回路１０８は判定回路に接続されており、この判定回路から現在の試験におけるフェイル情報を受け取る。また、フェイル検出回路１０８は、現在の試験と並行して前回および現在の試験におけるフェイル情報を比較する処理を行い、ＤＵＴの各アドレスのうち、前回の試験まででフェイルと判定されていないアドレスの中から現在の試験において新たにフェイルと判定されたアドレスを検出する。即ち、前回の試験において既にフェイルと判定されたアドレスは検出しないようになっている。一方、新たにフェイルと判定されたアドレスに対するフェイル情報はフェイルカウンタ１０９に出力される。
【００４０】
半導体試験装置１００は、現在の試験と並行してフェイル検出回路１０８が検出したフェイル情報に基づいてカウントを行うフェイルカウンタ１０９を備えている。フェイルカウンタ１０９は、フェイル検出回路１０８からのフェイル情報をカウントしていき、リダンダンシ演算に必要となる試験の各回数ごとのＤＵＴの各アドレスに対するフェイルカウント値を求める。試験の各回数ごとのＤＵＴの各アドレスに対するフェイルカウント値を用いて、各回数ごとで判定されたフェイルの状況を把握することが可能となっている。
【００４１】
更に、半導体試験装置１００は、各回数ごとの試験のうち１回目の試験においてデータセレクタ１０５からのフェイル情報の出力をマスクするデータマスク１１０と、フェイルメモリ１０１ａまたは１０１ｂのうち、前回の試験におけるフェイル情報を記憶したフェイルメモリを示す状態メモリ１１１を備えている。
【００４２】
状態メモリ１１１は、図２に示すように、フェイルメモリ１０１ａ，１０１ｂの例えばロー方向に複数並んだアドレスのそれぞれに対応した同一個数のアドレスをフェイルメモリ１０１ａ，１０１ｂに対応して２列分有している。現在の試験においてフェイルメモリ１０１ａ，１０１ｂのアドレスのロー方向に試験が進行していくことに応じて、状態メモリ１１１のアドレスに「１」のビット情報が記憶される。データセレクタ１０５、制御回路１０６、アドレス制御回路１０７は、状態メモリ１１１の記憶内容を参照することにより、フェイルメモリ１０１ａ，１０１ｂのうち前回の試験におけるフェイル情報を記憶したフェイルメモリを把握することが可能となっている。
【００４３】
続いて、本実施の形態における半導体試験装置１００の動作について図３に示すフローチャートを用いて説明する。まず、半導体試験装置１００が動作し１回目の試験が開始されると、図示しないパターン発生器により試験信号、アドレス信号、期待値信号の信号が発生し、試験信号、アドレス信号がＤＵＴに出力されてＤＵＴで各アドレスにアクセスした読み出し、書き込み等の動作が行われる。そして、判定回路がこのＤＵＴの動作によって出力された信号と期待値信号とを比較して判定を行い、試験結果としてフェイルと判定したフェイル情報が出力される。
【００４４】
また、半導体試験装置１００は、状態メモリ１１１をクリアして各アドレスに「０」を記憶させる。
【００４５】
ステップＳ３０１：半導体試験装置１００は、フェイルメモリ１０１ａ，１０１ｂのうちフェイル情報を記憶するフェイルメモリを選択する処理を行う。半導体試験装置１００は、図２に示すように、状態メモリ１１１の記憶内容を参照してクリアされていることに応じて、例えばフェイルメモリ１０１ａにフェイル情報を記憶するように選択し、書込回路１０２ａを動作させる。そして、アドレス制御回路１０７によりパターン発生器が発生させたアドレス信号をフェイルメモリ１０１ａに出力するように選択する。
【００４６】
また、半導体試験装置１００は、現在の試験が１回目であることに応じてデータマスク１１０によりデータセレクタ１０５からのフェイル情報の出力をマスクする。
【００４７】
ステップＳ３０２：半導体試験装置１００は、判定回路から出力されたフェイル情報をフェイルメモリ１０１ａのＤＵＴと同一のアドレスに記憶させる処理を行う。半導体試験装置１００は、書込回路１０２ａにより判定回路から出力されたフェイル情報をＯＲ回路１０４、ＦＩＦＯ回路１０３を介して受け取り、図２に示すように、アドレス制御回路１０７からのアドレス信号に基づいて、フェイルと判定されたＤＵＴと同一のアドレスに記憶させる。
【００４８】
そして、現在の試験がＤＵＴのアドレスのロー方向に進行していき全てのアドレスで試験が行われて終了するまで、フェイル情報を記憶させる処理を繰り返し実行する。
【００４９】
このとき、半導体試験装置１００は、図２に示すように、フェイルメモリ１０１ａのアドレスのロー方向に試験が進行していくことに応じて、状態メモリ１１１のフェイルメモリ１０１ａに対応するアドレスに「１」のビット情報を記憶させる。例えばロー方向に「０」〜「１」まで試験が進行したことに応じて、状態メモリ１１１のフェイルメモリ１０１ａに対応する「０」〜「１」までのアドレスに「１」のビット情報を記憶させる。
【００５０】
ステップＳ３０３：半導体試験装置１００は、現在の試験と並行してフェイルカウンタ１０９によりフェイル情報のカウントを行う。半導体試験装置１００は、現在の試験のステップＳ３０２の処理と並行して、フェイルカウンタ１０９により判定回路から出力された現在の試験におけるフェイル情報をフェイル検出回路１０８を介して受け取ってカウントし、フェイルカウント値を求める。
【００５１】
ステップＳ３０４：１回目の試験が終了し２回目の試験が開始されると、半導体試験装置１００は、フェイルメモリ１０１ａ，１０１ｂのうち前回の試験におけるフェイル情報を記憶していないフェイルメモリを選択する処理を行う。半導体試験装置１００は、図２に示すように、状態メモリ１１１の記憶内容を参照してフェイルメモリ１０１ａに対応するアドレスに「１」のビット情報が記憶されていることに応じて、フェイルメモリ１０１ｂにフェイル情報を記憶するように交互に切り換えて選択し、書込回路１０２ａを動作させる。そして、アドレス制御回路１０７によりパターン発生器が発生させたアドレス信号をフェイルメモリ１０１ｂに出力するように選択する。
【００５２】
また、半導体試験装置１００は、現在の試験が２回目であることに応じてデータマスク１１０によりデータセレクタ１０５からのフェイル情報の出力のマスクを解除する。
【００５３】
ステップＳ３０５：半導体試験装置１００は、データセレクタ１０５により、前回の試験におけるフェイル情報を記憶したフェイルメモリからフェイル情報を読み出してＯＲ回路１０４およびフェイル検出回路１０８に出力する処理を行う。半導体試験装置１００は、データセレクタ１０５により、図２に示すように、状態メモリ１１１の記憶内容を参照してフェイルメモリ１０１ａに対応するアドレスに「１」のビット情報が記憶されていることに応じて、前回即ち１回目の試験におけるフェイル情報を記憶したフェイルメモリ１０１ａに切り換えて選択し、フェイル情報を読み出してデータマスク１１０を介してＯＲ回路１０４およびフェイル検出回路１０８に出力する。
【００５４】
ステップＳ３０６：半導体試験装置１００は、判定回路、データセレクタ１０５から出力された前回および現在の試験におけるフェイル情報をフェイルメモリ１０１ｂのＤＵＴと同一のアドレスに記憶させる処理を行う。すなわちＯＲ回路１０４では、判定回路及びデータセレクタ１０５から出力された前回および現在の試験におけるフェイル情報のＯＲ演算結果（論理和）が出力される。そして、書込回路１０２ｂによりＯＲ回路１０４からのフェイル情報をＦＩＦＯ回路１０３を介して受け取り、図２に示すように、アドレス制御回路１０７からのアドレス信号に基づいて、フェイルと判定されたＤＵＴと同一のアドレスに記憶させる。
【００５５】
そして、現在の試験がＤＵＴのアドレスのロー方向に進行していき全てのアドレスで試験が行われて終了するまで、前回および現在の試験におけるフェイル情報を記憶させる処理を繰り返し実行する。
【００５６】
このとき、半導体試験装置１００は、図２に示すように、フェイルメモリ１０１ｂのアドレスのロー方向に試験が進行していくことに応じて、状態メモリ１１１のフェイルメモリ１０１ｂに対応するアドレスに「１」のビット情報を記憶させる。例えばロー方向に「０」〜「１」まで試験が進行したことに応じて、状態メモリ１１１のフェイルメモリ１０１ｂに対応する「０」〜「１」までのアドレスに「１」のビット情報を記憶させる。
【００５７】
ステップＳ３０７：半導体試験装置１００は、現在の試験と並行してフェイル検出回路１０８により現在の試験において新たにフェイルと判定されたアドレスに対するフェイル情報を検出する処理を行う。半導体試験装置１００は、現在の試験のステップＳ３０５の処理と並行して、フェイル検出回路１０８により判定回路、データセレクタ１０５から出力された前回および現在の試験におけるフェイル情報を受け取って比較し、ＤＵＴの各アドレスのうち、前回の試験まででフェイルと判定されていないアドレスの中から現在の試験において新たにフェイルと判定されたアドレスを検出する。そして、フェイル検出回路１０８により比較した結果、検出した新たにフェイルと判定されたアドレスに対するフェイル情報をフェイルカウンタ１０９に出力する。
【００５８】
ステップＳ３０８：半導体試験装置１００は、現在の試験と並行してフェイルカウンタ１０９によりフェイル情報のカウントを行う。半導体試験装置１００は、フェイルカウンタ１０９により判定回路から出力された現在の試験におけるフェイル情報をフェイル検出回路１０８を介して受け取ってカウントし、フェイルカウント値を求める。
【００５９】
なお、２回目の試験終了後においては、半導体試験装置１００は、現在の試験を３回目、前回の試験を２回目としてステップＳ３０４〜Ｓ３０８の処理を繰り返し実行することにより、フェイル情報を累積的に記憶し、フェイルカウント値を求めていく。
【００６０】
以上のように、本実施の形態における半導体試験装置１００は、各回数ごとの試験が開始されると、状態メモリ１１１の記憶内容を参照して前回の試験におけるフェイル情報を記憶していないフェイルメモリを選択する。そして、前回および現在の試験におけるフェイル情報のＯＲをとって、アドレス制御回路１０７からのアドレス信号に基づいて、フェイルメモリ１０１ａまたは１０１ｂのフェイルと判定されたＤＵＴと同一のアドレスに記憶させる。現在の試験と並行して前回および現在の試験におけるフェイル情報に基づいて新たにフェイルと判定されたアドレスに対するフェイル情報を検出してカウントし、フェイルカウント値を求める。
【００６１】
また、半導体試験装置１００は、フェイルメモリ１０１ａまたは１０１ｂのアドレスのロー方向に試験が進行していくことに応じて、状態メモリ１１１に「１」のビット情報を記憶させる。
【００６２】
このため、状態メモリ１１１の記憶内容を参照してフェイルメモリ１０１ａ，１０１ｂを試験の各回数ごとに交互に切り換え、前回および現在の試験のフェイル情報を累積して記憶していきながら、これと並行して新たにフェイルと判定されたアドレスに対するフェイル情報を検出してカウントするので、従来技術での全ての回数の試験終了後にカウントすることと比較して、インタリーブ機能を使用せずに２倍の速度で処理を実行していくことができる。全体的な試験時間を短縮することができ効率の向上を図ることが可能となる。また、試験の各回数ごとに新たにフェイルと判定されたアドレスやフェイルカウント値の状況を把握することができる。
【００６３】
また、１回目の試験においてデータマスク１１０によりデータセレクタ１０５からのフェイル情報の出力をマスクするため、各ＤＵＴごとに試験を行う際に予めフェイルメモリ１０１ａ，１０１ｂをクリアする必要がなく、状態メモリ１１１のみをクリアすることでフェイルメモリ１０１ａ，１０１ｂを用いて試験を行うことができる。
【００６４】
〔他の実施の形態〕
上述の実施の形態において、フェイル情報を記憶するフェイルメモリを２個設けたが、これに限られず、３個以上設けても良い。この場合には、状態メモリ１１１のロー方向に複数並んだアドレスをフェイルメモリの個数分に応じた列だけ有し、状態メモリ１１１の記憶内容を参照して前回の試験におけるフェイル情報を記憶していないいずれかのフェイルメモリを選択するようにする。
【００６５】
また、上述の実施の形態において、試験の各回数ごとにフェイルメモリ１０１ａ，１０１ｂを交互に切り換えて選択したが、これに限られず、同一の試験の途中でＤＵＴのアドレスのロー方向に試験が進行していくことに応じて、同じローアドレスを複数回繰り返す場合には、ロー方向の各アドレス単位で切り換えても良い。
【図面の簡単な説明】
【００６６】
【図１】本実施形態の半導体試験装置の構成を示す説明図である。
【図２】本実施形態の半導体試験装置の試験の回数ごとにフェイルメモリを切り換える様子を示す説明図である。
【図３】本実施形態の半導体試験装置の動作を示すフローチャートである。
【図４】従来技術の半導体試験装置の構成を示す説明図である。
【図５】従来技術の半導体試験装置の試験の回数ごとにフェイルメモリを切り換える様子を示す説明図である。
【符号の説明】
【００６７】
１００，２００    半導体試験装置
１０１ａ，１０１ｂ，２０１ａ，２０１ｂ    フェイルメモリ
１０２ａ，１０２ｂ，２０２ａ，２０２ｂ    書込回路
１０３，２０３ａ，２０３ｂ    ＦＩＦＯ回路
１０４，２０４ａ，２０４ｂ    ＯＲ回路
１０５    データセレクタ
１０６    制御回路
１０７    アドレス制御回路
１０８    フェイル検出回路
１０９，２０９    フェイルカウンタ
１１０    データマスク
１１１    状態メモリ
【図１】
2008226388.tif 000003
【図２】
2008226388.tif 000004
【図３】
2008226388.tif 000005
【図４】
2008226388.tif 000006
【図５】
2008226388.tif 000007