(57)【要約】【課題】  低速で高速メモリインタフェース部の試験ができ、半導体記憶装置のテストボード上への実装が不要で半導体記憶装置自体の動作確認が不要でテストボード実装面積の低減が可能な半導体装置のテスト方法、装置を提供する。【解決手段】  高速メモリインタフェースを持つ２つの半導体装置間において、双方向高速信号線の同じ信号同士を接続し、一方の半導体装置は書き込み動作をさせ、他方の半導体装置は読み出し動作させてこれら半導体装置の高速メモリインタフェースを試験する。尚、高速メモリインタフェース１１、２１以外の試験は、それぞれのＳｏＣ１０、２０を独立させて２個同時測定するために、ＤＵＴ１側のスイッチング回路１００を制御手段１０１により切り離し、ＤＵＴ２側のスイッチング回路２００を制御手段２０１により切り離し、ＳｏＣ１０、２０の２個同時測定を行なう動作を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
高速メモリインタフェースを持つ２つの半導体装置間において、双方向高速信号線の同じ信号線同士を接続し、一方の半導体装置は書き込み動作をさせ、他方の半導体装置は読み出し動作させて、これら半導体装置に搭載されている高速メモリインタフェースを試験することを特徴とする半導体装置のテスト方法。
【請求項２】
前記双方向高速信号線の接続もしくは切り離しを行なうスイッチング手段と、前記スイッチング手段を制御する制御手段とを備えたことを特徴とする請求項１に記載の半導体装置のテスト方法。
【請求項３】
半導体試験装置のＩＯピンに接続する手段を更に備え、試験対象となる一方の半導体装置は双方向高速信号線を接続し、他方の半導体装置は双方向高速信号線を切り離し、終端抵抗で終端を行ない、高速メモリインタフェースのＤＣ試験を行なうことを特徴とする請求項２に記載の半導体装置のテスト方法。
【請求項４】
前記高速メモリインタフェースを持つ２つの半導体装置間で同じ種類の信号線はテストボード上でストレートに配線し、同じ種類の中のビットの並べ替えをテストパターンで対応させることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置のテスト方法。
【請求項５】
テストボードと、
前記テストボートに高速メモリインタフェースを持つ少なくとも１対の半導体装置をそれぞれ装着する手段とを具備し、
前記１対の半導体装置は、双方向高速信号線の同じ信号線同士を接続し、前記１対の半導体装置のうち、一方の半導体装置は書き込み動作を行い、他方の半導体装置は読み出し動作を行なうことにより、これら半導体装置に搭載されている高速メモリインタフェースを試験することを特徴とする半導体装置のテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、ＳＯＣ(System on Chip)に搭載される高速メモリインタフェースのテスト方法及びこのテスト方法に用いられるテスト装置に関するものである。
【背景技術】
【０００２】
ＳｏＣなどの半導体装置に搭載される高速メモリインタフェース部を半導体試験装置でテストするには、従来技術としていくつかの手法がある。
まず、第１の従来のテスト方法を説明する。テストボードには、半導体装置、特に高速メモリインタフェース部が搭載されたＳｏＣと、半導体記憶装置が半導体ソケットを用い実装される。また、高速メモリインタフェース部の端子と半導体記憶装置の端子は高速信号接続部としてテストボード上で配線されている。高速信号接続部の信号線は、クロック信号線ＣＫ、データストローブ信号線ＤＱＳ、データ信号線ＤＱ、データマスク信号線ＤＭ、アドレス信号線、制御信号線などである。
【０００３】
高速メモリインタフェース部のテストは、このテストボードを半導体試験装置に装着して、ＳｏＣのＰＬＬ(Phase Locked Loop) 回路を動作させ、高速メモリコントローラに対して低速の動作制御信号を入力し、高速メモリコントローラから生成される高速信号が、高速メモリインタフェースを介して、半導体記憶装置に対して出力される。この動作を書き込み（Ｗｒｉｔｅ）動作という。逆に、半導体記憶装置から出力される信号を、ＳｏＣに入力させ、高速メモリインタフェース部を介して、高速メモリコントローラが受け取り、低速でＳｏＣ出力を行ない、この出力結果が正しいかどうかを半導体試験装置で試験する。この動作を読み出し（Ｒｅａｄ）動作という。
これらの書き込み動作及び読み出し動作の試験により、ＳｏＣに搭載の高速メモリインタフェース部において正常に行なわれているかを試験している。しかし、この突合せテスト方法では、テストボードに半導体記憶装置を搭載する必要があり、また、この半導体記憶装置が正常に動作しているかを確認する手段が必要になってしまうという問題があった。
【０００４】
次に、第２の従来のテスト方法を説明する。テストボードには、高速メモリインタフェース部が搭載されたＳｏＣが半導体ソケットを用い実装される。また、高速メモリインタフェース部の端子は、半導体試験装置の専用ハードウエアと高速信号接続部によりテストボードを介して配線されている。高速信号接続部の信号線は、クロック信号線ＣＫ、データストローブ信号線ＤＱＳ、データ信号線ＤＱ、データマスク信号線ＤＭ、制御信号線の一部である。
高速メモリインタフェース部のテストは、このテストボードを半導体試験装置に装着して、ＳｏＣのＰＬＬ回路を動作させ、高速メモリコントローラに対して低速の動作制御信号を入力し、高速メモリコントローラから生成される高速信号が、高速メモリインタフェースを介して、半導体試験装置の専用ハードウエアに対して出力される。この動作を書き込み（Ｗｒｉｔｅ）動作という。この半導体試験装置の専用ハードウエア４１は、例えばデータストローブ信号ＤＱＳが変化するタイミングでデータ信号ＤＱの状態をキャプチャして、書き込み動作の試験を行なう。
【０００５】
逆に、半導体試験装置の標準的なドライバピンから半導体記憶装置の出力信号と同等な信号を生成し、ＳｏＣに入力させ、高速メモリインタフェース部を介して、高速メモリコントローラが受け取り、低速でＳｏＣ出力を行ない、この出力結果が正しいかどうかを半導体試験装置で試験する。この動作を読み出し（Ｒｅａｄ）動作という。
これらの書き込み動作及び読み出し動作の試験により、ＳｏＣに搭載の高速メモリインタフェース部において正常に行なわれているかを試験している。しかし、この半導体試験装置の専用ハードウエアを用いたテスト方法では、書き込み動作の試験には専用ハードウエアが必要である。また、読み出し動作の試験には半導体試験装置の標準的なドライバピンで信号を生成しているが、低速な半導体試験装置では、例えば２つの標準的なドライバピンをマルチプレクス化して高速信号を生成し、ＳｏＣに入力する必要がある。このため、標準的なドライバピンのマルチプレクス化で半導体試験装置のピン消費が多くなり、半導体試験装置で複数個の同時測定を行なう際の制約が厳しくなってしまう問題がある。
【０００６】
特許文献１には、テスタからの外部入力がなくあるいはテスタコンパレータでの結果判定がなくてもＣＬＫ入力及びテスト判定出力が可能であり、またＵＡＲＴの送受信テストも可能であるセルフテスト回路が開示されている。マイクロコンピュータを内蔵した半導体集積回路にあって、チップ内を周回するジャンパラインを備え、このジャンパラインにセレクタを介して各ポート回路を接続する。入力トリガが複線必要なポート回路に対応してジャンパラインを複数有することができる。ポート回路に入力データラインに接続された入出力の切替可能な出力ドライバを備え、入力データラインからの引き出しを１線にするように構成することができる。引用文献１に記載の内容は、１つの半導体装置内で接続して、セルフテストすることを特徴としており、例えば、送信側が故障しているか、受信側が故障しているかの切り分けができないという問題がある。
【特許文献１】特開２００３−３４４４９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上のような問題を解決するためになされたものであり、低速で比較的安価な半導体試験装置で高速メモリインタフェースを搭載した半導体装置の高速メモリインタフェース部の試験が実現でき、従来の突合せテストのような半導体記憶装置のテストボード上への実装が不要であり、半導体記憶装置自体の動作確認が不要で、テストボード実装面積の低減が可能な半導体装置のテスト方法及びこのテスト方法を実施するテスト装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の半導体装置のテスト方法の一態様は、高速メモリインタフェースを持つ２つの半導体装置間において、双方向高速信号線の同じ信号線同士を接続し、一方の半導体装置は書き込み動作をさせ、他方の半導体装置は読み出し動作させて、これら半導体装置に搭載されている高速メモリインタフェースを試験することを特徴としている。
本発明の半導体装置のテスト装置の一態様は、テストボードと、前記テストボートに高速メモリインタフェースを持つ少なくとも１対の半導体装置をそれぞれ装着する手段とを具備し、前記１対の半導体装置は、双方向高速信号線の同じ信号線同士を接続し、前記１対の半導体装置のうち、一方の半導体装置は書き込み動作を行い、他方の半導体装置は読み出し動作を行うことにより、これら半導体装置に搭載されている高速メモリインタフェースを試験することを特徴としている。
【発明の効果】
【０００９】
低速で比較的安価な半導体試験装置で高速メモリインタフェースを搭載した半導体装置の高速メモリインタフェース部の試験が実現でき、従来の突合せテスト手法のような半導体記憶装置のテストボード上への実装が不要となり、半導体記憶装置自体の動作確認が不要となり、テストボード実装面積の低減ができる。
【発明を実施するための最良の形態】
【００１０】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１１】
まず、図１及び図２を参照して実施例１を説明する。
図１は、実施例１に係る高速メモリインタフェース搭載のＳｏＣとテストボードを備えたテスト装置の模式的構成図、図２は、図１に示すテスト装置の動作説明図である。
この実施例は、高速メモリインタフェースを持つ２つのＳｏＣ間で、双方向高速信号線の接続、切り離しを行なうスイッチング手段と、このスイッチング手段を制御する制御手段を備えたＳｏＣを用い、双方向高速信号線の同じ信号線同士を接続、片方のＳｏＣは書き込み動作、もう一方のＳｏＣは読み出し動作をさせて、１対のＳｏＣに搭載されている高速メモリインタフェースを試験する。
【００１２】
テスト装置において、第１のＳｏＣ１０は、高速メモリインタフェース１１と、高速メモリコントローラ１２と、ＰＬＬ１３と、双方向高速信号線の接続、切り離しを行なうスイッチング回路１００と、スイッチング回路１００を制御する制御手段１０１とを有している。第２のＳｏＣ２０は、高速メモリインタフェース２１と高速メモリコントローラ２２と、ＰＬＬ２３と、双方向高速信号線の接続、切り離しを行なうスイッチング回路２００と、スイッチング回路２００を制御する制御手段２０１とを有している。テストボード３０には、第１のＳｏＣ１０と、これと同じ構成の第２のＳｏＣ２０とが半導体ソケット（図示しない）を用いて実装されている。テストボート３０には双方向高速信号線の同じ信号同士を接続する配線３００を備えている。このような構成により、低速で比較的安価に高速メモリインタフェースを搭載したＳｏＣの高速メモリインタフェース部の試験を実現することができる。
【００１３】
図１は、高速メモリインタフェース搭載のＳｏＣとテストボードを模式的に示している。高速メモリインタフェースを搭載した従来のＳｏＣにスイッチング回路１００、制御回路１０１を付加した第１のＳｏＣ１０は、半導体ソケットを用いテストボード３０に実装する。第１のＳｏＣ１０と同じ構成の第２のＳｏＣ２０は、同様に半導体ソケットを用いてテストボード３０に実装される。双方向高速信号線としては、差動データストローブ信号ＤＱＳ、／ＤＱＳ、データ信号ＤＱ［０：７］があり、同じ信号同士をテストボード３０上で接続配線３００で配線する。ここではデータ信号ＤＱのビット幅はここでは８ビットで説明するが、８ビット以上でもあっても同様である。
【００１４】
以下、図２を参照してこの実施例の動作について説明する。
まず、高速メモリインタフェース１１、２１以外の試験は、それぞれのＳｏＣ１０、２０を独立させて２個同時測定するために、ＤＵＴ１側のスイッチング回路１００を制御手段１０１により切り離し、ＤＵＴ２側のスイッチング回路２００を制御手段２０１により切り離し、ＳｏＣ１０、２０の２個同時測定を行なう。
次に、高速メモリインタフェース１１の試験について説明する。高速メモリインタフェース１１、２１の試験は、ＤＵＴ１側のスイッチング回路１００を制御手段１０１により接続し、ＤＵＴ２側のスイッチング回路２００を制御手段２０１により接続し、２つのＳｏＣ１０、２０を１つのＤＵＴとみなす。ＤＵＴ１及びＤＵＴ２は、同時に初期化動作、ＰＬＬ動作、イニシャル設定動作を行なう。その後、ＤＵＴ１側のＳｏＣ１０が書き込み動作を行なうときは、差動データストローブ信号ＤＱＳ、／ＤＱＳと、データ信号ＤＱ［０：７］は、ＤＵＴ１から出力され、ＤＵＴ２側は、この差動データストローブ信号とデータ信号を受け取り、読み出し動作を行ない、ＤＵＴ２側のＳｏＣ２０の出力期待値比較を行なう。
【００１５】
同様に、ＤＵＴ２側のＳｏＣ２０が書き込み動作を行なうときは、差動データストローブ信号ＤＱＳ、／ＤＱＳと、データ信号ＤＱ［０：７］は、ＤＵＴ２から出力され、ＤＵＴ１側はこの差動データストローブ信号とデータ信号を受け取り、読み出し動作を行い、ＤＵＴ１側のＳｏＣ１０の出力期待値比較を行なう。このような動作により、低速で比較的安価な半導体試験装置で高速メモリインタフェース１１、１２の試験が可能となる。
但し、この高速メモリインタフェース１１、１２の試験でフェイル判定されたときは、どちらのＳｏＣがフェイルしているか判らないため、既にパス判定されたＳｏＣを用いて再測定することで回避する。
【００１６】
この実施例では、２つのＳｏＣ（半導体装置）間で接続しているために、次のようなテストを行って送信側か受信側かの切り分けができる。
まず、チップＡとチップＢをテスト対象とする。また、既にテストが行われ、パス（Ｐａｓｓ）と判定されたチップＣがあるとする。そして、故障（Ｆａｉｌ）は、チップＢの受信側にあるとする。これをテストしてチップＢの受信側に故障があると判断するには、次のようにすれば判定できる。
送信      受信
チップＡ  チップＢ  ・・・Ｆａｉｌ
チップＢ  チップＡ  ・・・Ｐａｓｓ
チップＡ  チップＣ  ・・・Ｐａｓｓ
チップＣ  チップＡ  ・・・Ｐａｓｓ
チップＢ  チップＣ  ・・・Ｐａｓｓ
チップＣ  チップＢ  ・・・Ｆａｉｌ
このように、既にパスと判断されたチップＣを用意することやチップＡ、チップＢ、チップＣの再測定を繰り返す必要はあるが、送信側か受信側かの切り分けはテストすることができる。
【００１７】
以上、この実施例では、低速で比較的安価な半導体試験装置で高速メモリインタフェースを搭載した半導体装置の高速メモリインタフェース部の試験が実現でき、従来の突合せテスト手法のような半導体記憶装置のテストボード上への実装が不要となり、半導体記憶装置自体の動作確認が不要となり、テストボード実装面積の低減ができる。
【実施例２】
【００１８】
次に、図３を参照して実施例２を説明する。
図３は、実施例２に係る高速メモリインタフェース搭載のＳｏＣとテストボードを備えたテスト装置の模式的構成図である。
この実施例は、実施例１で示した構成にリレー及び終端抵抗を付加し、これらをテスト装置のＩＯピンへ接続したことを特徴とし、双方向高速信号線のＤＣ測定、例えばＶＯＨ、ＶＯＬなどの測定を可能とする。
図３に高速メモリインタフェース搭載のＳｏＣとテストボードの模式的な構成図を示す。高速メモリインタフェース搭載のＳｏＣとテストボードを模式的に示している。高速メモリインタフェースを搭載した従来のＳｏＣにスイッチング回路１００、制御回路１０１を付加した第１のＳｏＣ１０は、半導体ソケットを用いテストボード３０に実装する。第１のＳｏＣ１０と同じ構成の第２のＳｏＣ２０は、同様に半導体ソケットを用いてテストボード３０に実装される。双方向高速信号線としては、差動データストローブ信号ＤＱＳ、／ＤＱＳ、データ信号ＤＱ［０：７］があり、同じ信号同士をテストボード３０上で接続配線３００で配線する。ここではデータ信号ＤＱのビット幅はここでは８ビットで説明する。
【００１９】
ＤＵＴ１側のスイッチ回路１００、ＤＵＴ２側のスイッチ回路２００は、双方向高速信号の接続配線３００に接続する場合と、ＤＵＴ１側のリレー回路１０２、ＤＵＴ２側のリレー回路２０２に接続する場合とに切り替えられる。ＤＵＴ１側の双方向高速信号線をＤＣ測定する場合は、ＤＵＴ１側のスイッチ回路１００をリレー回路１０２側に接続し、テスト装置のＩＯピン４００に接続して、ＤＣ測定を行なう。このとき、ＤＵＴ２側の配線は、信号の反射を防ぐために、終端抵抗２０３を接続する。同様に、ＤＵＴ２側の双方向高速信号線をＤＣ測定する場合は、ＤＵＴ２側のスイッチ回路２００をリレー回路２０２側に接続し、テスト装置のＩＯピン４００に接続して、ＤＣ測定を行なう。このとき、ＤＵＴ１側の配線は、信号の反射を防ぐために、終端抵抗１０３を接続する。
【００２０】
以上、この実施例では、低速で比較的安価な半導体試験装置で高速メモリインタフェースを搭載した半導体装置の高速メモリインタフェース部の試験が実現でき、従来の突合せテスト手法のような半導体記憶装置のテストボード上への実装が不要となり、半導体記憶装置自体の動作確認が不要となり、テストボード実装面積の低減ができる。また、スイッチング手段にテスト装置のＩＯピンに接続する手段を追加し、試験対象となるＳｏＣは双方向高速信号線を接続し、もう一方のＳｏＣは双方向高速信号線を切り離し、終端抵抗で終端を行なうことで反射を防ぎ、高速メモリインタフェースのＤＣ試験を行なうことができる。
【実施例３】
【００２１】
次に、図４乃至図６を参照して実施例３を説明する。
図４は、この実施例を説明する従来の双方向高速信号線の配線例を示す配線図、図５は、この実施例に係る双方向高速信号線の配線例を示す配線図、図６は、この実施例に係るＳｏＣが封止されたＢＧＡ(Ball Grid Array) タイプの半導体パッケージの断面図及び平面図である。ＢＧＡタイプの半導体パッケージは、半導体集積回路が形成されたシリコンなどの半導体基板３０と、半導体基板３０裏面に半導体集積回路と電気的に接続された格子状に配列された複数の端子（以下、ボールという）３１とを備えている（図６）。
【００２２】
実施例１及び実施例２で示した構成において、高速メモリインタフェース搭載のＳｏＣが、例えば、ＢＧＡタイプのような半導体パッケージに封止されており、例えば、双方向高速信号線のデータ線ＤＱ［０：７］が、図４に示すようなＤＵＴ１側のＢＧＡタイプパッケージのボール配置１５０と信号の割付になっている。このボール配置１５０は、図６（ｂ）に示す半導体基板３０裏面の領域Ａに含まれるボール配置を示す。ＢＧＡタイプパッケージ間のボールを接続する場合、双方向高速信号線のテストボード上での接続配線は、なるべく短く、且つ等長配線である必要がある。なるべく短くするためには、ＤＵＴ２側を対向させるため、同じ信号同士を配線接続しようとすると、交差してしまう（図４）。
この交差を回避するためには、テストボードの配線層をＤＱ０の層、ＤＱ１の層、・・・、ＤＱ７の層、というように層毎に分ける必要があり、テストボード設計の難易度が難しくなり、価格も上がってしまう。
【００２３】
図５に示す双方向高速信号線の配線例は、図４の不具合を正すための構成である。図に示すように、同じ種類の信号同士は、ストレートに配線し、同じ種類の中のビットの並べ替えをテストパターンで対応させる。これにより、各信号線は、層毎に分ける必要がなくなり、等長配線も容易になるため、テストボード設計が容易となり、価格も抑えることができる（図５）。
以上、この実施例では、低速で比較的安価な半導体試験装置で高速メモリインタフェースを搭載した半導体装置の高速メモリインタフェース部の試験が実現でき、従来の突合せテスト手法のような半導体記憶装置のテストボード上への実装が不要となり、半導体記憶装置自体の動作確認が不要となり、テストボード実装面積の低減ができる。また、スイッチング手段にテスト装置のＩＯピンに接続する手段を追加し、試験対象となるＳｏＣは双方向高速信号線を接続し、もう一方のＳｏＣは双方向高速信号線を切り離し、終端抵抗で終端を行なうことで反射を防ぎ、高速メモリインタフェースのＤＣ試験を行なうことができる。さらに、この実施例によれば、テストボード上での配線の交差を低減させることができテストボード設計の難易度や価格を低減することができる。
【実施例４】
【００２４】
次に、図７を参照して実施例４を説明する。
図７は、実施例４に係る高速メモリインタフェース搭載のＳｏＣとテストボードを備えたテスト装置の模式的構成図である。
この実施例は、高速メモリインタフェースを持つ２つのＳｏＣ間で、双方向高速信号線の接続、切り離しを行なうスイッチング手段と、このスイッチング手段を制御する制御手段を備えたＳｏＣを用い、双方向高速信号線の同じ信号線同士を接続、片方のＳｏＣは書き込み動作、もう一方のＳｏＣは読み出し動作をさせて、１対のＳｏＣに搭載されている高速メモリインタフェースを試験する。
この実施例は複数対のＳｏＣをテストボートに搭載してテストすることに特徴がある。
【００２５】
テスト装置において、第１のＳｏＣ１０−１は、高速メモリインタフェースと、高速メモリコントローラと、ＰＬＬと、双方向高速信号線の接続、切り離しを行なうスイッチング回路と、スイッチング回路を制御する制御手段とを有し、第２のＳｏＣ２０ー１は、高速メモリインタフェースと高速メモリコントローラと、ＰＬＬと、双方向高速信号線の接続切り離しを行なうスイッチング回路と、スイッチング回路を制御する制御手段とを有している。テストボード３０には、第１のＳｏＣ１０−１と、これと同じ構成の第２のＳｏＣ２０−１とが半導体ソケットを用いて実装されている。テストボート３０には１対のＳｏＣの双方向高速信号線の同じ信号同士を接続する配線３００−１を備えている。
以上、テストボード３０に搭載された１対のＳｏＣと配線の構成である。この実施例では、これを第１の１対のＳｏＣとし、さらに第２、第３、・・・・第ｎの複数対のＳｏＣが搭載されている。
このような構成により、低速で比較的安価に高速メモリインタフェースを搭載したＳｏＣの高速メモリインタフェース部の試験を実現することができる。複数のＳｏＣが同時に試験することができるので、さらに安価に効率よく試験をすることが可能になる。
【図面の簡単な説明】
【００２６】
【図１】実施例１に係る高速メモリインタフェース搭載のＳｏＣとテストボードを備えたテスト装置の模式的構成図。
【図２】図１に示すテスト装置の動作説明図。
【図３】実施例２に係る高速メモリインタフェース搭載のＳｏＣとテストボードの模式的構成図。
【図４】実施例３を説明する従来の双方向高速信号線の配線例を示す配線図。
【図５】実施例３に係る双方向高速信号線の配線例を示す配線図。
【図６】実施例３に係るＢＧＡタイプのＳｏＣの断面図及び平面図。
【図７】実施例４に係る高速メモリインタフェース搭載のＳｏＣとテストボードを備えたテスト装置の模式的構成図。
【符号の説明】
【００２７】
１０、１０−１、１０−２、１０−ｎ、２０、２０−１、２０−２、２０−ｎ・・・ＳｏＣ（半導体装置）
１１、２１・・・高速メモリインタフェース
１２、２２・・・高速メモリコントローラ
１３、２３・・・ＰＬＬ回路
３０・・・テストボード
１００・・・ＤＵＴ１側のスイッチング回路
１０１・・・ＤＵＴ１側の制御回路
１０２・・・ＤＵＴ１側のリレー
１０３・・・ＤＵＴ１側の終端抵抗
１５０・・・ＤＵＴ１側のＢＧＡタイプパッケージのボール配置
２００・・・ＤＵＴ２側のスイッチング回路
２０１・・・ＤＵＴ２側の制御回路
２０２・・・ＤＵＴ２側のリレー
２０３・・・ＤＵＴ２側の終端抵抗
２５０・・・ＤＵＴ２側のＢＧＡタイプパッケージのボール配置
３００、３００−１、３００−２、３００−ｎ・・・双方向高速信号線の接続配線
４００・・・半導体試験装置のＩＯピン
３０１、３０２・・・双方向高速信号線の接続配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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