(57)【要約】【課題】効率的にデータの転送を行う。【解決手段】周辺機器部データ先読み制御部１ａから入力された割り込み信号３ａに対応するアドレスによって特定されたデータの先読みおよび格納の要求信号が、低速バスインタフェース１ｂおよび高速バスインタフェース１ｃに入力される。そして、低速バスインタフェース１ｂから高速バスインタフェース１ｃへ割り込み信号３ａによって特定されたデータが出力されて、周辺機器部データ先読み制御部１ａから割り込み信号３ｂが出力される。そして、高速バス２ｂを介して高速バスインタフェース１ｃから割り込み信号３ａによって特定されたデータが外部から読み出されるようになる。【選択図】図１
2008198119.tif 000002
【特許請求の範囲】
【請求項１】
システムバスを用いたデータ転送装置において、
入力された割り込み信号に対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号を出力し、前記第１のデータが格納されたことを示す完了信号の入力に伴って前記割り込み信号を出力する周辺機器部データ先読み制御部と、
低速バスに接続され、前記要求信号が入力されて、前記低速バスの未使用時は、前記低速バスを介して読み出した前記第１のデータを出力し、前記低速バスの使用時は、前記低速バスを介して読み出し中の第２のデータの出力後に、前記低速バスから読み出した前記第１のデータを出力する低速バスインタフェースと、
高速バスに接続され、前記要求信号が入力されて、前記低速バスの未使用時は、前記第１のデータを格納し、前記低速バスの使用時は、前記第１のデータおよび前記第２のデータを格納し、前記低速バスの未使用時および使用時に加えて、さらに前記高速バスが未使用時には、前記高速バスを介して、格納した前記第１のデータの読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力し、前記高速バスが使用時には、前記高速バスを介した第３のデータの読み出しを中断させ、前記読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力する高速バスインタフェースと、
を有することを特徴とするデータ転送装置。
【請求項２】
前記要求信号に、入力された前記割り込み信号から前記周辺機器部データ先読み制御部によって特定された先読み先のアドレスをさらに有することを特徴とする請求項１記載のデータ転送装置。
【請求項３】
前記低速バスインタフェースから前記第１のデータおよび前記第２のデータが一旦入力されてから、前記高速バスインタフェースへ出力するデータ乗せ替え部をさらに有することを特徴とする請求項１乃至２記載のデータ転送装置。
【請求項４】
システムバスを用いたデータ転送システムにおいて、
低速バスに接続され、割り込み信号を出力する周辺機器部と、
入力された前記割り込み信号に対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号を出力し、前記第１のデータが格納されたことを示す完了信号の入力に伴って前記割り込み信号を出力する周辺機器部データ先読み制御部と、前記低速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記低速バスを介して読み出した前記第１のデータを出力し、前記低速バスの使用時は、前記低速バスを介して読み出し中の第２のデータの出力後に、前記低速バスから読み出した前記第１のデータを出力する低速バスインタフェースと、高速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記第１のデータを格納し、前記低速バスの使用時は、前記第１のデータおよび前記第２のデータを格納し、前記低速バスの未使用時および使用時に加えて、さらに前記高速バスが未使用時には、前記高速バスを介して、格納した前記第１のデータの読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力し、前記高速バスが使用時には、前記高速バスを介した第３のデータの読み出しを中断させ、前記読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力する高速バスインタフェースと、を有するデータ転送装置と、
前記高速バスに接続され、前記周辺機器部データ先読み制御部から前記割り込み信号が入力され、前記高速バスを介して、前記読み出し要求信号を出力するＣＰＵと、
を有することを特徴とするデータ転送システム。
【請求項５】
システムバスを用いたデータ転送方法において、
周辺機器部データ先読み制御部が、入力された割り込み信号に対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号を出力し、前記第１のデータが格納されたことを示す完了信号の入力に伴って前記割り込み信号を出力し、
低速バスインタフェースが、低速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記低速バスを介して読み出した前記第１のデータを出力し、前記低速バスの使用時は、前記低速バスを介して読み出し中の第２のデータの出力後に、前記低速バスから読み出した前記第１のデータを出力し、
高速バスインタフェースが、高速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記第１のデータを格納し、前記低速バスの使用時は、前記第１のデータおよび前記第２のデータを格納し、前記低速バスの未使用時および使用時に加えて、さらに前記高速バスが未使用時には、前記高速バスを介して、格納した前記第１のデータの読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力し、前記高速バスが使用時には、前記高速バスを介した第３のデータの読み出しを中断させ、前記読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力する、
ことを有することを特徴とするデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ転送装置、データ転送システムおよびデータ転送方法に関し、特にシステムバスを用いたデータ転送装置、データ転送システムおよびデータ転送方法に関する。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）は、コンピュータの中でメインメモリにロードされたプログラムの実行を行う中枢部である。そして、ＣＰＵは処理を行ったプログラムの結果を示すだけではなく、コンピュータを構成する装置やコンピュータに接続されたモニタやハードディスクなどの様々な周辺機器の制御を、バスを介して行う。
【０００３】
このように、様々な装置によって構成され、様々な周辺機器が接続されたコンピュータのＣＰＵは常に連続して何らかの制御を行っている。この際に、例えば、周辺機器から突然発生した優先度が高い処理に対して即座に対応する必要がある。このような場合、ＣＰＵは周辺機器から突然発生した処理の要求を、既に行っている制御に割り込ませて、周辺機器へ優先度の高い処理のデータの読み出し要求、すなわち、割り込み処理を行う。
【０００４】
以下に、ＣＰＵと周辺機器との一般的な割り込み処理について図を用いて説明する。
図８は、従来のデータ転送システムのブロック図である。
データ転送システム１００は、ＣＰＵ１０１、データ転送装置１００ａおよび周辺機器部１０２にて構成されている。そして、データ転送装置１００ａは、バス接続回路部１０３と割り込み処理部１０６とを有する。
【０００５】
すなわち、ＣＰＵ１０１と周辺機器部１０２とが、データ転送装置１００ａのバス接続回路部１０３を介して、高速バス１０４と低速バス１０５とで接続されている。なお、速さの異なるバスの接続をバス接続回路部１０３によって実現している。そして、周辺機器部１０２からの割り込み信号１０７がデータ転送装置１００ａの割り込み処理部１０６を介してＣＰＵ１０１へ出力される。
【０００６】
次に、データ転送システム１００の割り込み処理について説明する。
まず、ＣＰＵ１０１がバス接続回路部１０３により接続された高速バス１０４および低速バス１０５を介して、周辺機器部１０２の制御を行っている。
【０００７】
この時、周辺機器部１０２から割り込み要求を発生させ、割り込み信号１０７を、割り込み処理部１０６を介してＣＰＵ１０１へ出力する。
ＣＰＵ１０１に割り込み信号１０７が入力されると、割り込み信号１０７に対応する周辺機器部１０２のデータのアドレスを特定する。ＣＰＵ１０１は、特定したアドレスを参照し、バス接続回路部１０３により接続された高速バス１０４および低速バス１０５を介して、割り込み信号１０７から特定したアドレスのデータを、周辺機器部１０２から読み出して、周辺機器部１０２の制御を行う。
【０００８】
以上の処理により、周辺機器部１０２からＣＰＵ１０１への割り込み処理が行われている。
なお、周辺機器部１０２から複数の割り込み信号をＣＰＵ１０１に出力する場合は、ＣＰＵ１０１への割り込み信号の発生頻度を下げるとともに、周辺機器部１０２からの割り込み発生順序が正常の場合のみ正常割り込みを発行し、割り込み発生順序が異常な場合は異常割り込みを発行するので、周辺機器部１０２の動作エラーを区別することにより、複数の割り込み信号が正常に発生したか否かを判定してＣＰＵ１０１に割り込みをかけることができる（特許文献１参照）。
【特許文献１】特開２００６−２５２２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、周辺機器部１０２および低速バス１０５にて、割り込み信号１０７に対応する周辺機器部１０２のデータを読み出す間、高速バス１０４の動作を待たせてしまい、ＣＰＵ１０１が停止してしまうという問題点があった。
【００１０】
図９は、従来のデータ転送システムのタイミングチャートである。
タイミングチャート３００は、ＣＰＵ１０１および高速バス１０４の動作クロック（以下、高速ＣＬＫと表記。）、高速バス１０４の状態、周辺機器部１０２および低速バス１０５の動作クロック（以下、低速ＣＬＫと表記。）、低速バス１０５の状態、周辺機器部１０２からＣＰＵ１０１への割り込み信号１０７の動作タイミングを表している。なお、タイミングチャート３００では、ＣＰＵ１０１からの割り込み処理については省略している。
【００１１】
以下、図９を用いて、データ転送システム１００の割り込み処理について説明する。
［処理３１０］周辺機器部１０２から割り込み処理部１０６を介して割り込み信号１０７をＣＰＵ１０１に出力する。
【００１２】
ＣＰＵ１０１は、入力された割り込み信号１０７に対応する周辺機器部１０２のデータ３０１ｂのアドレス３０１ａを特定する。
［処理３２０］ＣＰＵ１０１はバス接続回路部１０３により接続された高速バス１０４および低速バス１０５を通じて、周辺機器部１０２へ、周辺機器部１０２のデータ３０１ｂのアドレス３０１ａを出力する。
【００１３】
［処理３３０］周辺機器部１０２は、入力したアドレス３０１ａに対応する周辺機器部１０２のデータ３０１ｂを特定する。
ＣＰＵ１０１は特定した周辺機器部１０２のデータ３０１ｂを読み取る。
【００１４】
以上の処理によって、ＣＰＵ１０１は割り込み信号１０７に対応する周辺機器部１０２のデータ３０１ｂを読み取ることができる。
しかし、周辺機器部１０２からの割り込み処理が起因して、処理３２０，３３０の間、高速バス１０４の動作に待ち時間３０１ｃが生じてしまう。つまり、ＣＰＵ１０１が停止してしまう時間が生じてしまい、ＣＰＵ１０１の動作の効率が低下してしまうのである。
【００１５】
本発明はこのような点に鑑みてなされたものであり、効率的にデータの転送を行うことができるデータ転送装置、データ転送方法およびデータ転送システムを提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明では上記課題を解決するために、システムバスを用いたデータ転送装置１において、図１に示すように、入力された割り込み信号３ａに対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号を出力し、第１のデータが格納されたことを示す完了信号の入力に伴って割り込み信号３ｂを出力する周辺機器部データ先読み制御部１ａと、低速バス２ａと接続し、要求信号が入力され、低速バス２ａの未使用時は、低速バス２ａを介して読み出した第１のデータを出力し、低速バス２ａの使用時は、低速バス２ａを介して読み出し中の第２のデータの出力後に、低速バス２ａから読み出した第１のデータを出力する低速バスインタフェース１ｂと、高速バス２ｂと接続し、要求信号が入力され、低速バス２ａの未使用時は、第１のデータを格納し、低速バス２ａの使用時は、第１のデータおよび第２のデータを格納し、低速バス２ａの未使用時および使用時に加えて、さらに高速バス２ｂが未使用時には、高速バス２ｂを介して、格納した第１のデータの読み出し要求信号に応じて、第１のデータを、高速バス２ｂを介して出力し、高速バス２ｂが使用時には、高速バス２ｂを介した第３のデータの読み出しを中断して、読み出し要求信号に応じて、第１のデータを、高速バス２ｂを介して出力する高速バスインタフェース１ｃと、を有することを特徴とするデータ転送装置１が提供される。
【００１７】
このようなデータ転送装置によれば、周辺機器部データ先読み制御部から入力された割り込み信号に対応するアドレスによって特定されたデータの先読みおよび格納の要求信号が、低速バスインタフェースおよび高速バスインタフェースに入力される。そして、低速バスインタフェースから高速バスインタフェースへ割り込み信号によって特定されたデータが出力されて、周辺機器部データ先読み制御部から割り込み信号が出力される。そして、高速バスを介して高速バスインタフェースから割り込み信号によって特定されたデータが外部から読み出されるようになる。
【００１８】
また、本発明では上記課題を解決するために、システムバスを用いたデータ転送システムにおいて、低速バスに接続され、割り込み信号を出力する周辺機器部と、入力された前記割り込み信号に対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号を出力し、前記第１のデータが格納されたことを示す完了信号の入力に伴って前記割り込み信号を出力する周辺機器部データ先読み制御部と、前記低速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記低速バスを介して読み出した前記第１のデータを出力し、前記低速バスの使用時は、前記低速バスを介して読み出し中の第２のデータの出力後に、前記低速バスから読み出した前記第１のデータを出力する低速バスインタフェースと、高速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記第１のデータを格納し、前記低速バスの使用時は、前記第１のデータおよび前記第２のデータを格納し、前記低速バスの未使用時および使用時に加えて、さらに前記高速バスが未使用時には、前記高速バスを介して、格納した前記第１のデータの読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力し、前記高速バスが使用時には、前記高速バスを介した第３のデータの読み出しを中断して、前記読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力する高速バスインタフェースと、を有するデータ転送装置と、前記高速バスに接続され、前記周辺機器部データ先読み制御部から前記割り込み信号が入力され、前記高速バスを介して、前記読み出し要求信号を出力するＣＰＵと、を有することを特徴とするデータ転送システムが提供される。
【００１９】
このようなデータ転送システムによれば、周辺機器部から割り込み信号が出力され、周辺機器部データ先読み制御部から入力した割り込み信号に対応するアドレスによって特定されるデータの先読みおよび格納の要求信号が、低速バスインタフェースおよび高速バスインタフェースに入力される。そして、低速バスインタフェースから高速バスインタフェースへ割り込み信号によって特定されるデータが出力されて、周辺機器部データ先読み制御部からＣＰＵへ割り込み信号が出力される。そして、ＣＰＵにより、高速バスを介して高速バスインタフェースから割り込み信号によって特定されるデータが読み出されるようになる。
【００２０】
また、本発明では上記課題を解決するために、システムバスを用いたデータ転送方法において、周辺機器部データ先読み制御部が、入力された割り込み信号に対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号を出力し、前記第１のデータが格納されたことを示す完了信号の入力に伴って前記割り込み信号を出力し、低速バスインタフェースが、低速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記低速バスを介して読み出した前記第１のデータを出力し、前記低速バスの使用時は、前記低速バスを介して読み出し中の第２のデータの出力後に、前記低速バスから読み出した前記第１のデータを出力し、高速バスインタフェースが、高速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記第１のデータを格納し、前記低速バスの使用時は、前記第１のデータおよび前記第２のデータを格納し、前記低速バスの未使用時および使用時に加えて、さらに前記高速バスが未使用時には、前記高速バスを介して、格納した前記第１のデータの読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力し、前記高速バスが使用時には、前記高速バスを介した第３のデータの読み出しを中断させ、前記読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力する、ことを有することを特徴とするデータ転送方法が提供される。
【００２１】
このようなデータ転送方法によれば、周辺機器部データ先読み制御部は、割り込み信号が入力され、割り込み信号に対応するアドレスに対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号が出力され、第１のデータが格納されたことを示す完了信号の入力に伴って割り込み信号が出力され、低速バスインタフェースは、低速バスと接続され、要求信号を入力して、低速バスの未使用時は、低速バスを介して読み出した第１のデータが出力され、低速バスの使用時は、低速バスを介して読み出し中の第２のデータの出力後に、低速バスから読み出した第１のデータが出力され、高速バスインタフェースは、高速バスと接続され、要求信号が入力され、低速バスの未使用時は、第１のデータが格納され、低速バスの使用時は、第１のデータおよび第２のデータが格納され、低速バスの未使用時および使用時に加えて、さらに高速バスが未使用時には、高速バスを介して、格納した第１のデータの読み出し要求信号に応じて、第１のデータが、高速バスを介して出力され、高速バスが使用時には、高速バスを介して読み出し中の第３のデータが格納され、読み出し要求信号に応じて、第１のデータが、高速バスを介して出力されるようになる。
【発明の効果】
【００２２】
本発明では、周辺機器部データ先読み制御部から入力された割り込み信号に対応するアドレスによって特定されたデータの先読みおよび格納の要求信号を、低速バスインタフェースおよび高速バスインタフェースに入力する。そして、低速バスインタフェースから高速バスインタフェースへ割り込み信号によって特定されたデータを出力して、周辺機器部データ先読み制御部から割り込み信号を出力する。そして、高速バスを介して高速バスインタフェースから割り込み信号によって特定されたデータを外部へ読み出すようにした。これにより、周辺機器部からの割り込み信号を起因とした、ＣＰＵが割り込み信号から特定されるデータを読み出す際に、高速バスの動作速度が、低速バスまで低下せずに、ＣＰＵはデータを読み出すことができるようになる。したがって、ＣＰＵの待ち時間が解消され、ＣＰＵからアクセス要求を効率的に出力することができ、ＣＰＵの性能が向上することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後に、本発明の実施の形態について説明する。
【００２４】
図１は、データ転送装置の構成を示すブロック図である。
データ転送装置１は、周辺機器部データ先読み制御部１ａ、低速バスインタフェース１ｂおよび高速バスインタフェース１ｃにより構成されている。このようなデータ転送装置１を用いたＣＰＵによる周辺機器部の制御は、低速バスインタフェース１ｂおよび高速バスインタフェース１ｃにより接続された低速バス２ａおよび高速バス２ｂを通じて行われる。
【００２５】
周辺機器部データ先読み制御部１ａに周辺機器部からの割り込み信号３ａが入力されると、周辺機器部データ先読み制御部１ａは、アドレス情報が格納されてある設定レジスタ（不図示。）を有しており、割り込み信号３ａに対応する周辺機器部のデータのアドレスを特定する。そして、周辺機器部データ先読み制御部１ａは、周辺機器部のデータのアドレスと周辺機器部のデータの先読みおよび格納の要求とを示す要求信号４ａ，５ａを低速バスインタフェース１ｂおよび高速バスインタフェース１ｃへ出力する。さらに、周辺機器部データ先読み制御部１ａに、高速バスインタフェース１ｃから要求信号５ａに対して完了信号５ｂが入力されると、割り込み信号３ｂをＣＰＵへ出力する。なお、割り込み信号３ａ，３ｂは、同一の信号であり、説明の便宜上、異なる符号を附している。
【００２６】
低速バスインタフェース１ｂは、低速バス２ａと接続されており、低速バスインタフェース１ｂに、割り込み信号３ａに対応する周辺機器部のデータのアドレスと周辺機器部のデータの先読みおよび格納の要求とを示す要求信号４ａが入力される。そして、要求信号４ａの入力時に、低速バスインタフェース１ｂが既に低速バス２ａを介して周辺回路部から、要求信号４ａに対応するデータと異なるデータの読み出し中であれば、低速バス２ａが使用中であることを示す使用信号４ｃを周辺機器部データ先読み制御部１ａに出力する。なお、低速バスインタフェース１ｂは、要求信号４ａに応じて、割り込み信号３ａに対応する周辺機器部のデータなどを読み出して、高速バスインタフェース１ｃへ出力する。
【００２７】
高速バスインタフェース１ｃは高速バス２ｂと接続されており、高速バスインタフェース１ｃに、割り込み信号３ａに対応する周辺機器部のデータのアドレスと周辺機器部のデータの先読みおよび格納の要求とを示す要求信号５ａが入力される。高速バスインタフェース１ｃは、要求信号５ａの入力に応じて、周辺機器部のデータの格納を行い、格納処理の完了を示す完了信号５ｂを周辺機器部データ先読み制御部１ａに出力する。さらに、高速バスインタフェース１ｃは、高速バスインタフェース１ｃへの要求信号５ａの入力時に、ＣＰＵが高速バス２ｂを介してデータの格納動作中であれば、データの格納動作中であることを示す使用信号５ｃを周辺機器部データ先読み制御部１ａに出力する。また、高速バスインタフェース１ｃに格納されている周辺機器部のデータなどは、ＣＰＵによって高速バス２ｂを介して、読み出される。
【００２８】
このような周辺機器部データ先読み制御部１ａ、低速バスインタフェース１ｂおよび高速バスインタフェース１ｃから構成されるデータ転送装置１において、ＣＰＵが周辺機器部を制御している間に、周辺機器部からＣＰＵに優先度の高い割り込み信号が入力された時のデータ転送装置１の処理について以下に説明する。
【００２９】
まず、周辺機器部データ先読み制御部１ａに周辺機器部から割り込み信号３ａが入力される。
周辺機器部データ先読み制御部１ａは、入力された割り込み信号３ａに対応する周辺機器部のデータのアドレスを特定する。そして、周辺機器部データ先読み制御部１ａは、特定したアドレスと周辺機器部のデータの先読みおよび格納の要求とを示す要求信号４ａ，５ａを低速バスインタフェース１ｂおよび高速バスインタフェース１ｃに出力する。
【００３０】
以下、低速バスインタフェース１ｂと接続している低速バス２ａが使用中か否かの場合に分け、さらに各場合について、高速バスインタフェース１ｃと接続している高速バス２ｂが使用中か否かの場合に分けて説明する。
【００３１】
［低速バス２ａおよび高速バス２ｂが未使用中の場合］
低速バスインタフェース１ｂに、要求信号４ａが入力されると、低速バスインタフェース１ｂは低速バス２ａを介して、要求信号４ａに対応する周辺機器部のデータを読み出す。そして、低速バスインタフェース１ｂは読み出した周辺機器部のデータを高速バスインタフェース１ｃへ出力する。
【００３２】
高速バスインタフェース１ｃは、入力された周辺機器部のデータを格納し、周辺機器部のデータの格納処理の完了を示す完了信号５ｂを周辺機器部データ先読み制御部１ａへ出力する。
【００３３】
次いで、周辺機器部データ先読み制御部１ａは、完了信号５ｂが入力されると、ＣＰＵへ割り込み信号３ｂを出力する。
ＣＰＵに割り込み信号３ｂが入力されると、ＣＰＵは割り込み信号３ｂに対応するアドレスを特定する。そして、ＣＰＵは特定したアドレスを参照して、高速バスインタフェース１ｃに格納されている特定したアドレスに対応する周辺機器部のデータを、高速バス２ｂを介して読み出すことができる。
【００３４】
［低速バス２ａが未使用中、高速バス２ｂが使用中の場合］
低速バスインタフェース１ｂに、要求信号４ａが入力されると、低速バスインタフェース１ｂは低速バス２ａを介して周辺機器部のデータを読み出す。そして、低速バスインタフェース１ｂは読み出した周辺機器部のデータを高速バスインタフェース１ｃへ出力する。
【００３５】
低速バスインタフェース１ｂへの要求信号４ａとともに、高速バスインタフェース１ｃに要求信号５ａが入力された時、既にＣＰＵが高速バス２ｂを介して、高速バスインタフェース１ｃから要求信号４ａに対応するデータとは異なるデータを格納中である場合、高速バスインタフェース１ｃが、高速バス２ｂが使用中であることを示す使用信号５ｃを周辺機器部データ先読み制御部１ａに出力する。この使用信号５ｃが出力されると、ＣＰＵのデータの格納処理を中断し、高速バスインタフェース１ｃに低速バスインタフェース１ｂから要求信号４ａに対応する周辺機器部のデータが入力されて、高速バスインタフェース１ｃは、入力された周辺機器部のデータを格納し、完了信号５ｂを周辺機器部データ先読み制御部１ａへ出力する。
【００３６】
周辺機器部データ先読み制御部１ａは、完了信号５ｂが入力されると、ＣＰＵへ割り込み信号３ｂを出力する。
ＣＰＵに割り込み信号３ｂが入力されると、ＣＰＵは割り込み信号３ｂに対応するアドレスを特定する。そして、ＣＰＵは特定したアドレスを参照して、高速バスインタフェース１ｃに格納されている特定したアドレスに対応する周辺機器部のデータを、高速バス２ｂを介して読み出すことができる。
【００３７】
［低速バス２ａが使用中、高速バス２ｂが未使用中の場合］
低速バスインタフェース１ｂに要求信号４ａが入力された時に、低速バスインタフェース１ｂは低速バス２ａを介して周辺機器部から、要求信号４ａに対応するデータを読み出す前に、要求信号４ａに対応するデータと異なるデータを先に読み出している場合、低速バスインタフェース１ｂは、低速バス２ａが使用中であることを示す使用信号４ｃを周辺機器部データ先読み制御部１ａに出力して、先に読み出したデータ（先のデータ）を高速バスインタフェース１ｃへ出力する。そして、低速バスインタフェース１ｂは、要求信号４ａに応じて、低速バス２ａを介して周辺機器部から要求信号４ａに対応するデータを読み出し、高速バスインタフェース１ｃへ出力する。
【００３８】
高速バスインタフェース１ｃは、入力された先のデータの格納後、さらに要求信号４ａに対するデータを格納し、完了信号５ｂを周辺機器部データ先読み制御部１ａへ出力する。
【００３９】
周辺機器部データ先読み制御部１ａは、完了信号５ｂが入力されると、ＣＰＵへ割り込み信号３ｂを出力する。
ＣＰＵに割り込み信号３ｂが入力されると、ＣＰＵは割り込み信号３ｂに対応するアドレスを特定する。そして、ＣＰＵは特定したアドレスを参照して、高速バスインタフェース１ｃに格納されている特定したアドレスに対応する周辺機器部のデータを、高速バス２ｂを介して読み出すことができる。
【００４０】
［低速バス２ａおよび高速バス２ｂが使用中の場合］
低速バスインタフェース１ｂに要求信号４ａが入力された時に、低速バスインタフェース１ｂは低速バス２ａを介して周辺機器部から、要求信号４ａに対応するデータを読み出す前に、先のデータを読み出している場合、低速バスインタフェース１ｂは、使用信号４ｃを周辺機器部データ先読み制御部１ａに出力して、先のデータを高速バスインタフェース１ｃへ出力する。そして、低速バスインタフェース１ｂは、要求信号４ａに応じて、低速バス２ａを介して周辺機器部から要求信号４ａに対応するデータを読み出し、高速バスインタフェース１ｃへ出力する。
【００４１】
低速バスインタフェース１ｂへの要求信号４ａとともに、高速バスインタフェース１ｃに要求信号５ａが入力された時、既にＣＰＵが高速バス２ｂを介して、高速バスインタフェース１ｃから要求信号４ａに対応するデータとは異なるデータを格納中である場合、高速バスインタフェース１ｃが、使用信号５ｃを周辺機器部データ先読み制御部１ａに出力する。この使用信号５ｃが出力されると、ＣＰＵのデータの格納処理を中断し、高速バスインタフェース１ｃに低速バスインタフェース１ｂから要求信号４ａに対応する周辺機器部のデータが入力されて、高速バスインタフェース１ｃは、入力された周辺機器部のデータを格納し、完了信号５ｂを周辺機器部データ先読み制御部１ａへ出力する。
【００４２】
周辺機器部データ先読み制御部１ａは、完了信号５ｂが入力されると、ＣＰＵへ割り込み信号３ｂを出力する。
ＣＰＵに割り込み信号３ｂが入力されると、ＣＰＵは割り込み信号３ｂに対応するアドレスを特定する。そして、ＣＰＵは特定したアドレスを参照して、高速バスインタフェース１ｃに格納されている特定したアドレスに対応する周辺機器部のデータを、高速バス２ｂを介して読み出すことができる。
【００４３】
以上の４つの場合はそれぞれ、周辺機器部からＣＰＵへ割り込み信号を出力する前に、周辺機器部データ先読み制御部１ａに割り込み信号３ａが入力されて、周辺機器部データ先読み制御部１ａは、割り込み信号３ａに対応する周辺機器部のデータのアドレスと周辺機器部のデータの先読みおよび格納の要求とを示す要求信号４ａ，５ａを低速バスインタフェース１ｂおよび高速バスインタフェース１ｃに出力した。低速バスインタフェース１ｂは、要求信号４ａが入力されると、低速バス２ａを介して、周辺機器部のデータを読み出して、読み出した周辺機器部のデータを高速バスインタフェース１ｃに出力する。そして、高速バスインタフェース１ｃは、低速バスインタフェース１ｂから入力された周辺機器部のデータを格納する。周辺機器部データ先読み制御部１ａに、高速バスインタフェース１ｃから周辺機器部のデータが格納処理の完了を示す完了信号５ｂが入力されると、ＣＰＵへ割り込み信号３ｂを出力する。そして、ＣＰＵは、割り込み信号３ｂに対応する周辺機器部のデータのアドレスを参照して、格納しておいた周辺機器部のデータを、高速バス２ｂを介して高速バスインタフェース１ｃから読み出すことができる。
【００４４】
したがって、周辺機器部からの割り込み信号を起因とした、ＣＰＵが割り込み信号３ｂから特定されるデータを読み出す際に、高速バス２ｂの動作速度が、低速バス２ａまで低下せずに、データをＣＰＵへ出力することができるようになる。したがって、ＣＰＵの待ち時間が解消され、ＣＰＵからアクセス要求を効率的に出力することができ、ＣＰＵの性能が向上する。
【００４５】
次に、本発明の概要で説明したデータ転送装置を用いた実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００４６】
図２は、データ転送システムの構成を示すブロック図である。
データ転送システム１０は、ＣＰＵ１１、データ転送装置１０ａおよび周辺機器部１２により構成されており、ＣＰＵ１１によってシステム全体が制御されている。ＣＰＵ１１は、データ転送装置１０ａを介した高速バス１４および低速バス１５を通じて、周辺機器部１２と接続している。データ転送装置１０ａは、バス接続回路部１３と割り込み制御回路部１６とを有する。なお、割り込み信号１７ａ，１７ｂ，１７ｃは、同一の信号であり、説明の便宜上、異なる符号を附している。
【００４７】
割り込み制御回路部１６は、周辺機器部１２から割り込み信号１７ａが入力されて、バス接続回路部１３へ割り込み信号１７ｂを出力する。
そして、バス接続回路部１３については、図を用いて以下に説明する。
【００４８】
図３は、バス接続回路部の構成を示すブロック図である。
バス接続回路部１３は、図３に示すように、周辺機器部データ先読み制御部１３ａ、低速バスインタフェース１３ｂ、データ乗せ替え部１３ｃおよび高速バスインタフェース１３ｄにより構成されている。
【００４９】
周辺機器部データ先読み制御部１３ａに周辺機器部からの割り込み信号１７ｂが入力されると、周辺機器部データ先読み制御部１３ａは、アドレス情報が格納されてある設定レジスタ（不図示。）を有しており、割り込み信号１７ｂに対応する周辺機器部のデータのアドレスを特定する。そして、周辺機器部データ先読み制御部１３ａは、周辺機器部のデータのアドレスと周辺機器部のデータの先読みおよび格納の要求とを示す要求信号１８ａ，１９ａを低速バスインタフェース１３ｂおよび高速バスインタフェース１３ｄへそれぞれ出力する。さらに、周辺機器部データ先読み制御部１３ａに、高速バスインタフェース１３ｄから要求信号１９ａに対して完了信号１９ｂが入力されると、割り込み信号１７ｃをＣＰＵへ出力する。なお、割り込み信号１７ｂ，１７ｃは、同一の信号であり、説明の便宜上、異なる符号を附している。
【００５０】
データ乗せ替え部１３ｃは、低速バス１５を介して低速バスインタフェース１３ｂから出力した信号の、高速バス１４と接続されている高速バスインタフェース１３ｄへの入力を行う。
【００５１】
そして、低速バスインタフェース１３ｂと高速バスインタフェース１３ｄとについては、さらに、図を用いて以下に説明する。
図４は、低速バスインタフェースの構成を示すブロック図であり、図５は、高速バスインタフェースの構成を示すブロック図である。
【００５２】
低速バスインタフェース１３ｂは、図４に示すように、バス通常／先読み切り替え部１３１ｂと先読み用バス制御部１３２ｂとを有する。
バス通常／先読み切り替え部１３１ｂは、低速バス１５を介してデータの読み出しを行って、読み出したデータを高速バス１４側へ出力する。そして、バス通常／先読み切り替え部１３１ｂは、低速バス１５が使用中か否かを判断し、使用中であれば使用信号１８ｃを周辺機器部データ先読み制御部１３ａへ出力する。バス通常／先読み切り替え部１３１ｂは、後に説明する先読み用バス制御部１３２ｂから低速バス１５のプロトコルに従った信号が入力される。
【００５３】
先読み用バス制御部１３２ｂに、周辺機器部データ先読み制御部１３ａから、データ先読みおよび格納の要求１３４ｂとデータ読み出し先のアドレス１３５ｂとから構成される要求信号１８ａが入力される。そして、先読み用バス制御部１３２ｂは、入力された要求信号１８ａに応じて、低速バス１５のプロトコルに応じた信号を生成し、バス通常／先読み切り替え部１３１ｂへ出力する。
【００５４】
一方、高速バスインタフェース１３ｄは、図５に示すように、バス通常／先読み切り替え部１３１ｄと先読み用バス制御部１３２ｄとデータ格納レジスタ１３３ｄとを有する。
バス通常／先読み切り替え部１３１ｄは、高速バス１４を介してデータの格納が行われる。そして、バス通常／先読み切り替え部１３１ｄは、高速バス１４が使用中か否かを判断し、使用中であれば使用信号１９ｃを周辺機器部データ先読み制御部１３ａへ出力する。また、後に説明する先読み用バス制御部１３２ｄからの制御によって、低速バスインタフェース１３ｂからデータを読み出して、後に説明するデータ格納レジスタ１３３ｄへ格納して、完了信号１９ｂを周辺機器部データ先読み制御部１３ａに出力する。
【００５５】
先読み用バス制御部１３２ｄに、周辺機器部データ先読み制御部１３ａから、データ先読みおよび格納の要求１３４ｄおよびデータ読み出し先のアドレス１３５ｄから構成される要求信号１９ａが入力される。そして、先読み用バス制御部１３２ｄは、入力したデータ先読みおよび格納の要求１３４ｄとデータ読み出し先のアドレス１３５ｄとから構成される要求信号１９ａに応じて、高速バス１４のプロトコルに従った信号を生成し、バス通常／先読み切り替え部１３１ｄへ出力する。先読み用バス制御部１３２ｄは、バス通常／先読み切り替え部１３１ｄに入力されたデータをデータ格納レジスタ１３３ｄへ格納するように制御を行う。
【００５６】
データ格納レジスタ１３３ｄは、バス通常／先読み切り替え部１３１ｄと接続しており、先読み用バス制御部１３２ｄの制御に従って、バス通常／先読み切り替え部１３１ｄが入力したデータを格納する。
【００５７】
そして、ＣＰＵ１１は、格納したデータを、高速バス１４を介して適宜読み出すことができる。
このような構成を成すデータ転送システム１０について、実際に以下の場合を例に挙げて、割り込み処理の流れについて説明する。
【００５８】
［高速バス１４および低速バス１５が未使用中の場合］
高速バス１４および低速バス１５が使用されていない場合のデータ転送システム１０の処理について図６を用いて説明する。
【００５９】
図６は、データ転送システムのタイミングチャートである。
タイミングチャート５０は、高速ＣＬＫの動作タイミング、高速バス１４の状態、データ格納レジスタ１３３ｄの状態、低速ＣＬＫの動作タイミング、低速バス１５の状態、周辺機器部１２からの割り込み信号の動作タイミング、バス接続回路部１３からＣＰＵ１１への割り込み信号の動作タイミングを表している。なお、タイミングチャート５０では、ＣＰＵ１１の割り込み処理の記載については省略している。
【００６０】
［処理５１］周辺機器部１２から割り込み制御回路部１６へ割り込み信号１７ａを出力する。
割り込み制御回路部１６は、割り込み信号１７ｂをバス接続回路部１３の周辺機器部データ先読み制御部１３ａへ出力する。
【００６１】
周辺機器部データ先読み制御部１３ａは、入力された割り込み信号１７ｂに対応する周辺機器部１２のデータ５１ｂのアドレス５１ａを特定する。
低速バスインタフェース１３ｂのバス通常／先読み切り替え部１３１ｂおよび高速バスインタフェース１３ｄのバス通常／先読み切り替え部１３１ｄが、低速バス１５および高速バス１４のそれぞれの使用の有無を確認する。
【００６２】
低速バス１５および高速バス１４がそれぞれ使用されていない場合、周辺機器部データ先読み制御部１３ａは、特定された周辺機器部１２のデータ５１ｂのアドレス５１ａと周辺機器部のデータ５１ｂの先読みおよび格納の要求との要求信号１８ａ，１９ａを低速バスインタフェース１３ｂの先読み用バス制御部１３２ｂおよび高速バスインタフェース１３ｄの先読み用バス制御部１３２ｄへ出力する。
【００６３】
低速バスインタフェース１３ｂの先読み用バス制御部１３２ｂは、要求信号１８ａが入力されると、低速バス１５を介して周辺機器部１２のデータ５１ｂを読み出す。
［処理５２］高速バスインタフェース１３ｄの先読み用バス制御部１３２ｄに要求信号１９ａが入力されると、先読み用バス制御部１３２ｄは、低速バスインタフェース１３ｂのバス通常／先読み切り替え部１３１ｂが読み出した周辺機器部１２のデータ５１ｂを、データ乗せ替え部１３ｃを介して、データ格納レジスタ１３３ｄに格納させる。
【００６４】
［処理５３］高速バスインタフェース１３ｄの先読み用バス制御部１３２ｄは、データ格納レジスタ１３３ｄにデータ５１ｂが格納されたことを確認すると、バス通常／先読み切り替え部１３１ｄから、周辺機器部データ先読み制御部１３ａへ、完了信号１９ｂを出力する。
【００６５】
周辺機器部データ先読み制御部１３ａは、完了信号１９ｂが入力されると、割り込み信号１７ｃをＣＰＵ１１へ出力する。
［処理５４］ＣＰＵ１１に割り込み信号１７ｃが入力されると、ＣＰＵ１１は、割り込み信号１７ｃに対応する周辺機器部１２のデータ５１ｂのアドレス５１ａを特定する。特定された周辺機器部１２のデータ５１ｂのアドレス５１ａを、高速バス１４を介して、高速バスインタフェース１３ｄへ出力する。
【００６６】
［処理５５］ＣＰＵ１１は、特定したアドレス５１ａを参照して、高速バス１４を介して、データ格納レジスタ１３３ｄに格納されていて、アドレス５１ａに対応する周辺機器部１２のデータ５１ｂを選択する。
【００６７】
［処理５６］ＣＰＵ１１は、データ格納レジスタ１３３ｄから、アドレス５１ａに対応する周辺機器部１２のデータ５１ｂを読み出す。
以上の処理によって、ＣＰＵ１１は、停止することなく、割り込み信号１７ｃを入力し、割り込み信号１７ｃに対応する周辺機器部１２のデータ５１ｂを読み出して取得することができる。
【００６８】
［低速バス１５が使用中、高速バス１４が未使用中の場合］
高速バス１４が使用されていて、低速バス１５が使用されていない場合のデータ転送システム１０の処理について図７を用いて説明する。
【００６９】
図７は、データ転送システムの別のタイミングチャートである。
タイミングチャート２００は、高速ＣＬＫの動作タイミング、高速バス１４の状態、データ格納レジスタ１３３ｄの状態、低速ＣＬＫの動作タイミング、低速バス１５の状態、周辺機器部１２からの割り込み信号の動作タイミング、バス接続回路部１３からＣＰＵ１１への割り込み信号の動作タイミングを表している。なお、タイミングチャート２００では、ＣＰＵ１１の割り込み処理については省略している。
【００７０】
［処理２１０］ＣＰＵ１１は、高速バス１４および高速バスインタフェース１３ｄのバス通常／先読み切り替え部１３１ｄを介して、要求信号１８ａ，１９ａに対応するデータ５１ｂと異なるデータ２０１ｂのアドレス２０１ａを周辺機器部１２へ出力する。
【００７１】
［処理２２０］低速バスインタフェース１３ｂに、処理２１０にて、要求信号１８ａに対応するアドレス５１ａと異なる別のアドレス２０１ａが入力された。そして、低速バスインタフェース１３ｂはアドレス２０１ａに対応する周辺機器部１２のデータ２０１ｂを周辺機器部１２から読み出し、データ乗せ替え部１３ｃを介して、高速バスインタフェース１３ｄのバス通常／先読み切り替え部１３１ｄへ出力する。
【００７２】
バス通常／先読み切り替え部１３１ｄは、先読み用バス制御部１３２ｄにより、入力した周辺機器部１２のデータ２０１ｂをデータ格納レジスタ１３３ｄに格納させる。
［処理２３０］一方、周辺機器部１２から、割り込み制御回路部１６に割り込み信号１７ａが入力される。
【００７３】
割り込み制御回路部１６から、割り込み信号１７ｂがバス接続回路部１３の周辺機器部データ先読み制御部１３ａに入力される。
周辺機器部データ先読み制御部１３ａは、入力された割り込み信号１７ｂに対応する周辺機器部１２のデータ５１ｂのアドレス５１ａを特定する。
【００７４】
低速バスインタフェース１３ｂのバス通常／先読み切り替え部１３１ｂおよび高速バスインタフェース１３ｄのバス通常／先読み切り替え部１３１ｄが、低速バス１５および高速バス１４のそれぞれの使用の有無を確認する。
【００７５】
なお、低速バスインタフェース１３ｂは、処理２１０の要求信号１８ａに対応するアドレス５１ａと異なる別のアドレス２０１ａに対応するデータ２０１ｂを低速バス１５介して読み出すため（処理２３０）、低速バス１５は使用されており、高速バス１４は使用されていない場合である。
【００７６】
低速バスインタフェース１３ｂのデータ２０１ｂの出力後、周辺機器部データ先読み制御部１３ａは、要求信号１８ａ，１９ａを低速バスインタフェース１３ｂの先読み用バス制御部１３２ｂおよび高速バスインタフェース１３ｄの先読み用バス制御部１３２ｄへ出力する。
【００７７】
［処理２４０］低速バスインタフェース１３ｂの先読み用バス制御部１３２ｂは、要求信号１８ａが入力されて、低速バス１５を介して周辺機器部１２のデータ５１ｂを読み出す。
【００７８】
高速バスインタフェース１３ｄの先読み用バス制御部１３２ｄに、要求信号１９ａが入力されると、高速バスインタフェース１３ｄの先読み用バス制御部１３２ｄが低速バスインタフェース１３ｂのバス通常／先読み切り替え部１３１ｂが先読みした周辺機器部１２のデータ５１ｂを、データ乗せ替え部１３ｃを介して、データ格納レジスタ１３３ｄへ格納させる。
【００７９】
［処理２５０］ＣＰＵ１１は、処理２２０にてデータ格納レジスタ１３３ｄに格納されているデータ２０１ｂを、高速バス１４を介して読み出す。
［処理２６０］高速バスインタフェース１３ｄの先読み用バス制御部１３２ｄは、データ格納レジスタ１３３ｄにデータ５１ｂが格納されたことを確認すると、バス通常／先読み切り替え部１３１ｄから、周辺機器部データ先読み制御部１３ａへ、完了信号１９ｂを出力する。
【００８０】
周辺機器部データ先読み制御部１３ａに、完了信号１９ｂが入力されると、割り込み信号１７ｃをＣＰＵ１１へ出力する。
［処理２７０］ＣＰＵ１１に割り込み信号１７ｃが入力されると、ＣＰＵ１１は、割り込み信号１７ｃに対応する周辺機器部１２のデータ５１ｂのアドレス５１ａを特定する。特定された周辺機器部１２のデータ５１ｂのアドレス５１ａを、高速バス１４を介して、高速バスインタフェース１３ｄへ出力する。
【００８１】
［処理２８０］ＣＰＵ１１は、特定したアドレス５１ａを参照して、高速バス１４を介して、データ格納レジスタ１３３ｄに格納されていて、アドレス５１ａに対応する周辺機器部１２のデータ５１ｂを選択する。
【００８２】
［処理２９０］ＣＰＵ１１は、データ格納レジスタ１３３ｄから、アドレス５１ａに対応する周辺機器部１２のデータ５１ｂを読み出す。
以上の処理によって、ＣＰＵ１１は、停止することなく、割り込み信号を入力し、割り込み信号に対応する周辺機器部１２のデータを読み出すことができる。
【００８３】
周辺機器部１２からＣＰＵ１１へ割り込み信号１７ａを出力する前に、周辺機器部データ先読み制御部１３ａが割り込み信号１７ａを入力して、割り込み信号１７ａに対応する周辺機器部１２のデータ５１ｂのアドレス５１ａとデータ５１ｂの先読みおよび格納の要求信号を低速バスインタフェース１３ｂおよび高速バスインタフェース１３ｄに出力した。低速バスインタフェース１３ｂは、要求信号を入力すると、低速バス１５を介して、周辺機器部１２のデータ５１ｂを先読みして、先読みした周辺機器部１２のデータ５１ｂを高速バスインタフェース１３ｄに出力する。そして、高速バスインタフェース１３ｄは、入力した周辺機器部１２のデータ５１ｂを格納しておく。周辺機器部データ先読み制御部１３ａは、周辺機器部１２のデータ５１ｂが高速バスインタフェース１３ｄに格納されたことを確認すると、ＣＰＵ１１へ割り込み信号を出力する。そして、ＣＰＵ１１は、割り込み信号に対応する周辺機器部１２のデータ５１ｂのアドレス５１ａを参照して、格納しておいた周辺機器部１２のデータ５１ｂを、高速バス１４を介して高速バスインタフェース１３ｄから読み出すことができる。
【００８４】
よって、周辺機器部からの割り込み信号を起因とした、ＣＰＵが割り込み信号から特定されるデータを読み出す際に、高速バスの動作速度が、低速バスまで低下せずに、データをＣＰＵへ出力することができるようになる。したがって、ＣＰＵの待ち時間が解消され、ＣＰＵからアクセス要求を効率的に出力することができ、ＣＰＵの性能が向上する。
【００８５】
（付記１）  システムバスを用いたデータ転送装置において、
入力された割り込み信号に対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号を出力し、前記第１のデータが格納されたことを示す完了信号の入力に伴って前記割り込み信号を出力する周辺機器部データ先読み制御部と、
低速バスに接続され、前記要求信号が入力されて、前記低速バスの未使用時は、前記低速バスを介して読み出した前記第１のデータを出力し、前記低速バスの使用時は、前記低速バスを介して読み出し中の第２のデータの出力後に、前記低速バスから読み出した前記第１のデータを出力する低速バスインタフェースと、
高速バスに接続され、前記要求信号が入力されて、前記低速バスの未使用時は、前記第１のデータを格納し、前記低速バスの使用時は、前記第１のデータおよび前記第２のデータを格納し、前記低速バスの未使用時および使用時に加えて、さらに前記高速バスが未使用時には、前記高速バスを介して、格納した前記第１のデータの読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力し、前記高速バスが使用時には、前記高速バスを介した第３のデータの読み出しを中断させ、前記読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力する高速バスインタフェースと、
を有することを特徴とするデータ転送装置。
【００８６】
（付記２）  前記要求信号に、入力された前記割り込み信号から前記周辺機器部データ先読み制御部によって特定された先読み先のアドレスをさらに有することを特徴とする付記１記載のデータ転送装置。
【００８７】
（付記３）  前記低速バスインタフェースから前記第１のデータおよび前記第２のデータが一旦入力されてから、前記高速バスインタフェースへ出力するデータ乗せ替え部をさらに有することを特徴とする付記１又は２記載のデータ転送装置。
【００８８】
（付記４）  前記低速バスインタフェースは、前記低速バスを介して読み出した前記第１および前記第２のデータを出力し、前記低速バスのプロトコルに従った信号が入力されるバス通常／先読み切り替え部と、前記周辺機器部データ先読み制御部から前記要求信号が入力され、前記低速バスのプロトコルに従った信号を出力する先読み用バス制御部とより構成されていることを特徴とする付記１乃至３のいずれか１項に記載のデータ転送装置。
【００８９】
（付記５）  前記高速バスインタフェースは、前記第１，前記第２および前記第３のデータが入力され、前記高速バスのプロトコルに従った信号が入力され、前記第１のデータを出力するバス通常／先読み切り替え部と、前記周辺機器部データ先読み制御部から前記要求信号が入力され、前記高速バスのプロトコルに従った信号を出力する先読み用バス制御部と、前記バス通常／先読み切り替え部と接続されており、前記第１，前記第２および前記第３のデータを格納するデータ格納レジスタと、により構成されていることを特徴とする付記１乃至４のいずれか１項に記載のデータ転送装置。
【００９０】
（付記６）  システムバスを用いたデータ転送システムにおいて、
低速バスに接続され、割り込み信号を出力する周辺機器部と、
入力された前記割り込み信号に対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号を出力し、前記第１のデータが格納されたことを示す完了信号の入力に伴って前記割り込み信号を出力する周辺機器部データ先読み制御部と、前記低速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記低速バスを介して読み出した前記第１のデータを出力し、前記低速バスの使用時は、前記低速バスを介して読み出し中の第２のデータの出力後に、前記低速バスから読み出した前記第１のデータを出力する低速バスインタフェースと、高速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記第１のデータを格納し、前記低速バスの使用時は、前記第１のデータおよび前記第２のデータを格納し、前記低速バスの未使用時および使用時に加えて、さらに前記高速バスが未使用時には、前記高速バスを介して、格納した前記第１のデータの読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力し、前記高速バスが使用時には、前記高速バスを介した第３のデータの読み出しを中断させ、前記読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力する高速バスインタフェースと、を有するデータ転送装置と、
前記高速バスに接続され、前記周辺機器部データ先読み制御部から前記割り込み信号が入力され、前記高速バスを介して、前記読み出し要求信号を出力するＣＰＵと、
を有することを特徴とするデータ転送システム。
【００９１】
（付記７）  システムバスを用いたデータ転送方法において、
周辺機器部データ先読み制御部が、入力された割り込み信号に対応するアドレスによって特定される第１のデータの先読みおよび格納の要求信号を出力し、前記第１のデータが格納されたことを示す完了信号の入力に伴って前記割り込み信号を出力し、
低速バスインタフェースが、低速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記低速バスを介して読み出した前記第１のデータを出力し、前記低速バスの使用時は、前記低速バスを介して読み出し中の第２のデータの出力後に、前記低速バスから読み出した前記第１のデータを出力し、
高速バスインタフェースが、高速バスに接続され、前記要求信号が入力され、前記低速バスの未使用時は、前記第１のデータを格納し、前記低速バスの使用時は、前記第１のデータおよび前記第２のデータを格納し、前記低速バスの未使用時および使用時に加えて、さらに前記高速バスが未使用時には、前記高速バスを介して、格納した前記第１のデータの読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力し、前記高速バスが使用時には、前記高速バスを介した第３のデータの読み出しを中断させ、前記読み出し要求信号に応じて、前記第１のデータを、前記高速バスを介して出力する、
ことを有することを特徴とするデータ転送方法。
【図面の簡単な説明】
【００９２】
【図１】データ転送装置の構成を示すブロック図である。
【図２】データ転送システムの構成を示すブロック図である。
【図３】バス接続回路部の構成を示すブロック図である。
【図４】低速バスインタフェースの構成を示すブロック図である。
【図５】高速バスインタフェースの構成を示すブロック図である。
【図６】データ転送システムのタイミングチャートである。
【図７】データ転送システムの別のタイミングチャートである。
【図８】従来のデータ転送システムのブロック図である。
【図９】従来のデータ転送システムのタイミングチャートである。
【符号の説明】
【００９３】
１  データ転送装置
１ａ  周辺機器部データ先読み制御部
１ｂ  低速バスインタフェース
１ｃ  高速バスインタフェース
２ａ  低速バス
２ｂ  高速バス
３ａ，３ｂ  割り込み信号
【図１】
2008198119.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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