(57)【要約】【課題】高い精度で異物の混入が検知可能であり、短時間でのストレス試験が可能な半導体集積回路、および半導体集積回路の検査方法を実現する。【解決手段】本発明の半導体集積回路の検査方法では、半導体集積回路内の信号配線Ｌ３・Ｌ４に並走するように設けられたダミー配線ＬＤにストレス電圧を印加するストレス試験と、信号配線Ｌ３・Ｌ４とダミー配線ＬＤとの間のリーク電流を測定することにより半導体集積回路の良否を判定するテスト工程とを含む。さらに、ダミー配線ＬＤは、電位差を設けることができない非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に設けられる。ダミー配線ＬＤは、半導体集積回路内の他の信号配線と電気的に独立しているため、高いストレス電圧を印加することができる。これにより、異物と信号配線との間の絶縁膜等をより確実に破壊でき、テスト工程における異物の検出精度を向上させることができる。【選択図】図１
2008227315.tif 000002
【特許請求の範囲】
【請求項１】
ストレス電圧が印加されるダミー配線が信号配線と並走するように設けられ、
上記ダミー配線は、上記信号配線と電気的に独立していることを特徴とする半導体集積回路。
【請求項２】
さらに増幅回路を含み、
上記ダミー配線は、当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、上記非反転側信号配線と上記反転側信号配線との間に設けられることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記ストレス電圧は、上記半導体集積回路の最大定格電圧より高いことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路を液晶駆動回路として備える液晶表示装置。
【請求項５】
半導体集積回路内の信号配線と並走するように設けられ、当該信号配線と電気的に独立したダミー配線にストレス電圧を印加する第１工程と、
上記ストレス電圧の印加時または印加後に、上記信号配線と上記ダミー配線との間のリーク電流を測定することにより上記半導体集積回路の良否を判定する第２工程とを含むことを特徴とする半導体集積回路の検査方法。
【請求項６】
上記半導体集積回路が増幅回路を含む場合、
上記ダミー配線は、当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、上記非反転側信号配線と上記反転側信号配線との間に設けられていることを特徴とする請求項５に記載の半導体集積回路の検査方法。
【請求項７】
上記ストレス電圧は、上記半導体集積回路の最大定格電圧よりも高いことを特徴とする請求項５または６に記載の半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内の異物混入の有無を検査するためのストレス試験に関するものである。
【背景技術】
【０００２】
近年、自家用車等の車内に液晶表示装置が搭載されることが多くなってきている。液晶表示装置は、ナビゲーション等を行う表示だけでなく、自動車のスピード等を表示する部分にも使用されるようになってきている。このため、液晶表示装置に使用する駆動用ドライバＬＳＩは、自動車で使用される他の部品と同様の高い信頼性を要求されている。
【０００３】
そこで、ＬＳＩの高信頼性を満たすため、製造工程でＬＳＩに異物が付着しないように管理すると共に、製造工程で異物が付着したＬＳＩをテスト工程で検出することにより、異物が付着したＬＳＩの出荷を防止している。
【０００４】
異物が配線間に付着している場合、配線間がショートするので、リーク電流が発生する。このため、テスト工程では、配線間のリーク電流を測定することにより、異物が付着したＬＳＩを検出する。
【０００５】
ここで、駆動用ドライバＬＳＩの配線間に付着した異物が完全に配線間をショートしている場合は、電気的な測定で異物を検知できる。しかしながら、異物と配線との間に薄い絶縁膜等があり、配線間が完全にショートしていない場合は、電気的な測定では異物を検知できない。
【０００６】
そこで、上記のテスト工程では、ＬＳＩ内部で配線同士の電位差ができるだけ高くなるようにストレスを印加して、異物と配線との間にある絶縁膜等を破壊するストレス試験を取り入れている。これにより、電気的測定で異物を検知することができるようになり、異物が付着したＬＳＩをテスト工程で除去できる。
【０００７】
例えば、液晶駆動用ドライバに設けられる階調表示基準電圧生成回路におけるストレス試験について、以下に説明する。階調表示基準電圧生成回路は、アクティブマトリックス方式の液晶表示装置において、抵抗分割により中間電圧を生成して液晶素子を駆動する回路である。
【０００８】
図１５は、階調表示基準電圧生成回路９０１の構成を示している。階調表示基準電圧発生回路９０１は、基準電圧（中間調電圧）がそれぞれ入力される９個の端子ＶＩ０・ＶＩ８・ＶＩ１６・ＶＩ２４・ＶＩ３２・ＶＩ４０・ＶＩ４８・ＶＩ５６・ＶＩ６３、およびγ補正のための抵抗比を持たせた８個の抵抗素子Ｒ０〜Ｒ７を備えている。抵抗素子Ｒ０を７等分した箇所、および各抵抗素子Ｒ１〜Ｒ７を８等分した箇所には、それぞれ階調配線が接続され、６４階調の階調表示基準電圧Ｖ０〜Ｖ６３がそれぞれ出力される。なお、階調表示基準電圧のレベル数が、表示可能な階調数となる。
【０００９】
ここで図１５のような階調表示基準電圧生成回路では、端子ＶＩ０と端子ＶＩ８との間にストレス電圧を印加し、同様に、端子ＶＩ８〜端子ＶＩ６３の各端子間にも、順次ストレス電圧を印加する。各端子間の階調配線間に異物が混入している場合、階調配線間の電圧により異物と配線との間にある絶縁膜等が破壊されると、その後のテスト工程においてリーク電流の有無を測定することにより、異物を検知することができる。
【００１０】
また、特許文献１では、表示器用階調配線の配線を工夫することにより、各階調配線にさらに高いストレス電圧を印加できる構成が開示されている。
【００１１】
図１６は、特許文献１に係る階調表示基準電圧生成回路９０２の構成を示す回路図である。階調表示基準電圧生成回路９０２では、前半部分の階調配線Ｗ１〜Ｗ１７ａと、後半部分の階調配線Ｗ１７ｂ〜Ｗ３３とが互い違いに配置され、入力端子Ｖ１〜Ｖ４には０Ｖを印加し、入力端子Ｖ５〜Ｖ９には、例えば１２Ｖのストレス電圧を印加する。これにより、前半部分の階調配線Ｗ１・Ｗ５・Ｗ９・Ｗ１３・Ｗ１７ａのそれぞれの間は抵抗素子Ｒ１により分圧され、後半部分の階調配線Ｗ１７ｂ・Ｗ２１・Ｗ２５・Ｗ２９・Ｗ３３のそれぞれの間は抵抗素子Ｒ２により分圧されるにもかかわらず、階調配線Ｗ１〜Ｗ１７ａの電位は全て０Ｖとなる一方、階調配線Ｗ１７ｂ〜Ｗ３３の電位は全て１２Ｖとなる。すなわち、各階調配線間の電位差は、いずれも１２Ｖとなる。
【００１２】
なお、図１５に示す階調表示基準電圧生成回路９０１では、各階調配線間の電位差は、各端子に印加されるストレス電圧を分圧した電位差となる。これに対し、階調表示基準電圧生成回路９０２では、各階調配線間の電位差は印加されるストレス電圧と等しいので、さらに高い確率で絶縁膜等を破壊することができる。これにより、階調表示基準電圧生成回路９０１の構成に比べ、その後のテスト工程において、階調配線間に混入した異物の検出精度をさらに向上させることができる。
【特許文献１】特開２００１−２９０１２８号公報（２００１年１０月１９日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来の構成では、半導体集積回路の最大定格電圧より高いストレス電圧をかけることができないという問題を生じる。
【００１４】
具体的には、従来の構成では、ストレス電圧は半導体素子がつながる信号配線や階調配線に印加されるため、半導体集積回路の最大定格電圧より高いストレス電圧を印加すると、回路内部の素子が破壊される虞がある。このため、信号配線や階調配線に印加されるストレス電圧は、最大定格電圧以下に抑える必要がある。
【００１５】
しかしながら、ストレス電圧を最大定格電圧と等しくした場合、ユーザの使用時に絶縁膜等の状態が変化し、初期故障の原因となる、絶縁膜等をより確実に破壊するためには、ストレス電圧の印加時間を長くする必要がある。このため、ストレス試験の試験時間が長くなり、ウエハテスト生産効率が低下してしまう。
【００１６】
さらに、従来の構成では、信号配線にストレス電圧を印加することによっては電位差を設けられない配線がある場合、当該配線間にある異物を検出できないという問題を生じる。例えば、液晶駆動用ドライバの出力回路のオペアンプ回路における非反転側信号配線と反転側信号配線との間はほとんど等電位であるため、配線にストレス電圧を印加することによっては、両配線間に電位差を設けることができない。そのため、上記両配線間に異物が混入していた場合に、従来のストレス試験では異物を検出できない虞がある。
【００１７】
図１７は、出力回路９０３の構成を示す回路図である。一般に、出力回路９０３は、オペアンプの出力を反転入力にフィードバックを行うボルテージフォロワの回路により構成されており、電源電圧範囲いっぱいの出力振幅が得られる広いダイナミックレンジを必要とするため、レイル・ツー・レイル型のオペアンプ回路ＯＰが使用される。
【００１８】
オペアンプ回路ＯＰの非反転入力端子ＩＮ＋には、後述するＤ／Ａ変換回路から出力される電圧ＶＩＮが入力され、出力端子ＯＵＴを反転入力端子ＩＮ−に帰還させることにより、オペアンプ回路ＯＰはボルテージフォロワの回路として動作する。ここで、出力端子ＯＵＴの電圧ＶＯＵＴは、非反転入力端子ＩＮ＋に入力される電圧ＶＩＮと等しくなるため、非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とは等電位となる。
【００１９】
図１８は、オペアンプ回路ＯＰの差動部９０４の詳細を示す回路図である。オペアンプ回路ＯＰの差動部には、ＰＭＯＳトランジスタであるトランジスタＱ１・Ｑ２から構成される第１差動対、およびＮＭＯＳトランジスタであるトランジスタＱ３・Ｑ４から構成される第２差動対が設けられている。トランジスタＱ１・Ｑ３のゲートは、非反転側信号配線Ｌ１によって互いに接続され、オペアンプ回路ＯＰの非反転入力端子ＩＮ＋を構成する。トランジスタＱ１・Ｑ２のゲートは、反転側信号配線Ｌ２によって互いに接続され、オペアンプ回路ＯＰの反転入力端子ＩＮ−を構成する。
【００２０】
なお、トランジスタＱ１・Ｑ３のドレインは、信号配線Ｌ３によって互いに接続され、トランジスタＱ２・Ｑ４のドレインは、信号配線Ｌ４によって互いに接続される。
【００２１】
差動対を構成するトランジスタは、トランジスタ特性を限りなく等しくする必要があり、設計上のトランジスタサイズだけでなく、製造条件も同じにする必要がある。このため、差動対を構成するトランジスタはチップ上の同じ位置に配置され、差動対を構成するトランジスタの信号配線も、トランジスタ付近では近接して配置される。
【００２２】
図１９は、差動部９０４のレイアウトパターンを示す平面図である。トランジスタＱ１・Ｑ３およびトランジスタＱ２・Ｑ４は、各々のトランジスタのゲート幅を２等分し、それぞれ対角線上に配置される。このように配置することにより、製造時のアライメントづれ等によりトランジスタサイズが微変動した場合、差動対のトランジスタ双方が同じように影響を受けるため、トランジスタサイズが異なることを防ぐことができる。
【００２３】
なお、斜線の入った信号配線は、下層の信号配線であり、半透明に描かれた信号配線は、上層の信号配線である。トランジスタＱ１〜Ｑ４において、ゲート・ドレイン・ソースの各電極は、コンタクトを介して下層の信号配線と接続されている。下層の信号配線と上層の信号配線とは、スルーホールによって互いに接続されている。
【００２４】
上記のように、ゲートが互いに接続されるトランジスタＱ１・Ｑ３およびトランジスタＱ２・Ｑ４は、互いに対角線上に配置されるため、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とは、各トランジスタのゲート上を互いに並走するように配置されることとなる。ここで、非反転入力端子ＩＮ＋に入力される電圧ＶＩＮは、反転入力端子ＩＮ−に入力される電圧ＶＯＵＴに等しいため、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とは常に等電位となる。このため、上記のストレス試験では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間にストレス電圧を印加することができない。
【００２５】
したがって、並走する非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に異物が混入し、異物と信号配線との間に絶縁膜等がある場合、ストレス試験で絶縁膜等を破壊することができず、その後のテスト工程で、異物が混入したＬＳＩを検出できないという問題が生じる。２値で判断するデジタル回路では、異物により微小リークが発生しても動作に影響は少ないが、アナログ回路では致命的な不良となる場合がある。
【００２６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、高い精度で異物の混入が検知可能であり、短時間でのストレス試験が可能な半導体集積回路、および半導体集積回路の検査方法を実現することにある。
【課題を解決するための手段】
【００２７】
本発明に係る半導体集積回路は、上記課題を解決するために、ストレス電圧が印加されるダミー配線が信号配線と並走するように設けられ、上記ダミー配線は、上記信号配線と電気的に独立していることを特徴としている。
【００２８】
上記の構成によれば、ダミー配線が信号配線と並走するように設けられているので、ストレス試験においてダミー配線にストレス電圧を印加することにより、信号配線とダミー配線との間に異物を混入していた場合、異物と信号配線との間の絶縁膜等を破壊することができる。絶縁膜等が破壊されると、信号配線からのリーク電流が発生する。したがって、ストレス試験時またはストレス試験後のテスト工程において、リーク電流を測定することにより、半導体集積回路内の異物を高い精度で検出できる。
【００２９】
さらに、ダミー配線は半導体集積回路内の信号配線と電気的に独立しているので、半導体素子に高い電圧を印加する虞がなく、高いストレス電圧を印加することが可能となる。これにより、異物を信号配線との間の絶縁膜等がさらに高い確率で破壊でき、また、ストレス電圧の印加時間も短時間で済む。したがって、高い精度で異物の混入が検知可能であり、短時間でのストレス試験が可能な半導体集積回路を実現できるという効果を奏する。
【００３０】
本発明に係る半導体集積回路では、さらに増幅回路を含み、上記ダミー配線は、当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、上記非反転側信号配線と上記反転側信号配線との間に設けられることが好ましい。
【００３１】
半導体集積回路の信号配線のうち、増幅回路の非反転側信号配線および反転側信号配線は常に等電位であるので、従来の構成では両配線間に電位差を設けることができない。そのため、両配線間に異物があり、異物と信号配線との間の絶縁膜等が存在しても、ストレス試験で、絶縁膜等を破壊することができず、テスト工程において高い精度で異物を検出することができない。
【００３２】
一方、上記の構成では、ダミー配線が上記非反転側信号配線と上記反転側信号配線との間に設けられるので、ダミー配線にストレス電圧を印加することにより、異物と信号配線との間の絶縁膜等を破壊することができるようになり、異物の検出精度を向上させることができる。
【００３３】
本発明に係る半導体集積回路では、上記ストレス電圧は、上記半導体集積回路の最大定格電圧より高いことが好ましい。
【００３４】
従来のストレス試験では、信号配線にストレス電圧を印加していたため、回路の最大定格電圧より高いストレス電圧を印加することができない。そのため、異物と信号配線との間の絶縁膜等を破壊することができない場合があった。一方、上記の構成では、ストレス電圧は、上記半導体集積回路の最大定格電圧より高いので、異物と信号配線との間の絶縁膜等をより確実に破壊することができる。したがって、テスト工程における異物の検出精度をさらに向上させることができ、ストレス試験の試験時間をさらに短くすることができる。
【００３５】
本発明に係る液晶表示装置では、上記半導体集積回路を液晶駆動回路として備えることが好ましい。
【００３６】
上記の構成によれば、液晶表示装置は、ダミー配線が設けられた半導体集積回路を液晶駆動回路として備えている。これにより、テスト工程において異物の混入した液晶駆動回路をより高い精度で検出することが可能となり、故障の少ない液晶表示装置を提供することができる。
【００３７】
本発明に係る半導体集積回路の検査方法は、上記課題を解決するために、半導体集積回路内の信号配線と並走するように設けられ、当該信号配線と電気的に独立したダミー配線にストレス電圧を印加する第１工程と、上記ストレス電圧の印加時または印加後に、上記信号配線と上記ダミー配線との間のリーク電流を測定することにより上記半導体集積回路の良否を判定する第２工程とを含むことを特徴としている。
【００３８】
上記の構成によれば、第１工程では、信号配線と並走するように設けられたダミー配線にストレス電圧を印加することにより、信号配線とダミー配線との間に異物がある場合、異物と信号配線との間の絶縁膜等を破壊することができる。これにより、信号配線とダミー配線との間に異物がある場合、リーク電流が発生するので、テスト工程である第２工程において、リーク電流を測定することにより、半導体集積回路の良否を判定する。ここで、ダミー配線は、信号配線と電気的に独立しているので、より高いストレス電圧を印加することが可能となる。これにより、異物を信号配線との間の絶縁膜等がさらに高い確率で破壊でき、また、ストレス電圧の印加時間も短時間で済む。したがって、高い精度で異物の混入が検知可能であり、短時間でのストレス試験が可能な半導体集積回路の検査方法を実現できるという効果を奏する。
【００３９】
本発明に係る液晶表示装置の検査方法では、上記半導体集積回路が増幅回路を含む場合、上記ダミー配線は、当該増幅回路の非反転入力端子に接続された非反転側信号配線と反転入力端子に接続された反転側信号配線とが並行に配置された領域において、上記非反転側信号配線と上記反転側信号配線との間に設けられていることが好ましい。
【００４０】
半導体集積回路の信号配線のうち、増幅回路の非反転側信号配線および反転側信号配線は常に等電位であるので、従来の構成では両配線間に電位差を設けることができない。そのため、両配線間に異物があっても、ストレス試験で、異物と信号配線との間の絶縁膜等を破壊することができず、テスト工程における異物の検出精度が低い。
【００４１】
一方、上記の構成では、ダミー配線が上記非反転側信号配線と上記反転側信号配線との間に設けられるので、ダミー配線にストレス電圧を印加することにより、異物と信号配線との間の絶縁膜等を破壊することができるようになり、テスト工程における異物の検出精度を向上させることができる。
【００４２】
本発明に係る液晶表示装置の検査方法では、上記ストレス電圧は、上記半導体集積回路の最大定格電圧よりも高いことが好ましい。
【００４３】
従来のストレス試験では、信号配線の電位を工夫しストレス電圧を印加していたため回路構成によってはストレス電圧が印加されない箇所があり、また、回路の最大定格電圧より高いストレス電圧を印加することができない。そのため、異物を信号配線との間の絶縁膜等を確実に破壊することができなかった。一方、上記の構成では、ストレス電圧は、上記半導体集積回路の最大定格電圧より高いので、異物と信号配線との間の絶縁膜等をより確実に破壊することができる。したがって、テスト工程における異物の検出精度をさらに向上させることができ、ストレス試験の試験時間をさらに短くすることができる。
【発明の効果】
【００４４】
本発明に係る半導体集積回路は、以上のように、ストレス電圧が印加されるダミー配線が信号配線と並走するように設けられ、上記ダミー配線は、上記信号配線と電気的に独立している。また、本発明に係る半導体集積回路の検査方法は、半導体集積回路内の信号配線と並走するように設けられ、当該信号配線と電気的に独立したダミー配線にストレス電圧を印加する第１工程と、上記ストレス電圧の印加時または印加後に、上記信号配線と上記ダミー配線との間のリーク電流を測定することにより上記半導体集積回路の良否を判定する第２工程とを含む。したがって、高い精度で異物の混入が検知可能であり、短時間でのストレス試験が可能な半導体集積回路、および半導体集積回路の検査方法を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４５】
〔実施の形態１〕
本発明の一実施形態について図１ないし図５に基づいて説明すると以下の通りである。
【００４６】
図１は、本実施形態に係る差動部１のレイアウトパターンを示す平面図である。差動部１は、図１９に示す差動部９０４に、さらにダミー配線ＬＤを設けた構成であり、図１７に示すオペアンプ回路ＯＰに設けられる。ダミー配線ＬＤは、メタルの配線のみにて構成され、オペアンプ回路ＯＰに設けられる他の信号配線とは電気的に独立している。そのため、差動部１の電気的な接続を示す回路図は、図１８に示す差動部９０４の回路図と同一である。
【００４７】
ダミー配線ＬＤは、差動部１の信号配線Ｌ１〜Ｌ４に並走するように設けられる。上層と下層のダミー配線ＬＤは、スルーホールＨによって互いに電気的に接続され、上層のダミー配線ＬＤは、ストレス電圧を与えるダミー配線用パッドＰＡ・ＰＢおよび電源Ｅ（図３および図４参照）へと接続される。
【００４８】
ダミー配線ＬＤは、他の信号配線とは電気的に独立しているので、ダミー配線ＬＤには増幅回路が設けられるＬＳＩ（半導体集積回路）の最大定格電圧より高いストレス電圧を印加することができる。例えば、本実施形態では、ＬＳＩの最大定格電圧が１５Ｖの場合、ストレス電圧を２０Ｖに設定する。
【００４９】
ストレス試験（第１工程）では、ダミー配線ＬＤと他の信号配線との間に与えられる電位差が最大となるように、増幅回路内の他の信号配線を接地レベルにして、ダミー配線ＬＤにストレス電圧を印加する。テスト工程（第２工程）では、ストレス電圧を加えた時、もしくはストレス電圧を加えた後、ダミー配線と他の信号配線との間のリーク電流を測定し、ＬＳＩの良否を判定する。ダミー配線ＬＤと他の信号配線との間に異物が存在しない場合、リーク電流は零になる。しかしながら、ダミー配線ＬＤと他の信号配線との間に異物が混入した場合、異物の抵抗によりリーク電流が発生する。
【００５０】
例えば、信号配線Ｌ３に異物が付着していた場合、信号配線Ｌ３に並走するようにダミー配線ＬＤが設けられているので、ダミー配線ＬＤにＬＳＩのストレス電圧を印加することにより、信号配線Ｌ３と異物との間の絶縁膜等をさらに確実に破壊することができる。また、ストレス電圧を高くすることにより、ストレス電圧の印加時間を短くすることができ、ＬＳＩの生産効率を向上させることができる。
【００５１】
絶縁膜等が破壊されると、信号配線Ｌ３と異物とが完全にショートするようになるため、リーク電流が発生する。そのため、ストレス試験を経ることにより、テスト工程において、より高い精度で異物が存在すると判定できる。本実施形態では、例えば、１μＡ以上のリーク電流が発生した場合を不良とする。なお、ＬＳＩの回路構成、信頼性の要求度合い等により、ＬＳＩを不良とするリーク電流の下限値は異なる。
【００５２】
なお、ストレス電圧を高くしすぎると、配線間の絶縁層が破壊される虞があるので、ストレス電圧の上限値は、ＬＳＩの構造、材料等の製造プロセスにより、配線間の絶縁層が破壊されない値に設定される。
【００５３】
さらに、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とが互いに並走する部分において、ダミー配線ＬＤは、非反転側信号配線Ｌ１および反転側信号配線Ｌ２と同じ階層で、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に設けられている。上記のように、非反転側信号配線Ｌ１と反転側信号配線Ｌ２とは常に等電位となるため、従来のストレス試験では、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に異物が付着していた場合、配線間にストレス電圧を印加することができず、異物と信号配線との間の絶縁膜等を破壊することができない。
【００５４】
そこで、本実施形態では、ストレス試験において、ダミー配線ＬＤにストレス電圧を印加する。これにより、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間に異物が付着していた場合でも、異物と信号配線との間の絶縁膜等を破壊することが可能となる。したがって、テスト工程において、より高い精度で異物の有無を検出できる。
【００５５】
図２は、本実施形態に係る差動部１１のレイアウトパターンを示す平面図である。差動部１１は、差動部１において、非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間にのみダミー配線ＬＤを設けた構成である。差動部１１では、信号配線Ｌ３や信号配線Ｌ４に、ダミー配線ＬＤを並走させて設けていないので、異物の検出精度が若干低下するが、従来構成では検出できなかった非反転側信号配線Ｌ１と反転側信号配線Ｌ２との間の異物を高い精度で検出できる。
【００５６】
なお、図１および図２では、増幅回路の差動部１にダミー配線ＬＤを設ける構成について説明したが、これに限るものではなく、ダミー配線ＬＤを増幅回路の差動部１以外における他の信号配線に並走するように設けてもよい。
【００５７】
続いて、ダミー配線ＬＤの配置の概略を説明する。
【００５８】
図３は、ダミー配線ＬＤと、後述する液晶表示装置のソースドライバの出力回路１４８との配置関係を示す概略図である。出力回路１４８は、図１および図２に示す差動部１を備える増幅回路を含み、ソースドライバ内に複数配置される。ダミー配線ＬＤは、ダミー配線用パッドＰＡとダミー配線用パッドＰＢとを短絡しており、各出力回路１４８に分岐するように配置される。
【００５９】
ダミー配線用パッドＰＡおよびダミー配線用パッドＰＢには、図４に示すように、電源Ｅによってストレス電圧が与えられる。電源Ｅは、液晶表示装置の他の駆動電源とは別系統の電源である。ダミー配線用パッドは、１個でも構わないが、２個以上設けたほうがダミー配線ＬＤのインピーダンスを低減できる。
【００６０】
なお、通常の集積回路には、高電圧のサージ電圧から回路を保護するためのダイオードなどの保護素子が設けられている。通常保護素子は電源端子とＧＮＤ端子に対してサージ電圧による電流を流す回路を設ける。このため入力端子に電源電圧以上の電圧を与えると、保護素子により電源方向に電流が流れ、電圧を上げることができない。電源端子に与える電圧を上げれば、入力端子に与える電圧も上げられるが、電源端子は、集積回路内部の素子につながるため最大定格を超えることはできない。このため、保護素子を設けた端子は最大定格電圧を越えた電圧を与えることはできない。一方、ダミー配線用パッドＰＡおよびダミー配線用パッドＰＢには、ダミー配線ＬＤにＬＳＩの電源電圧を超えるストレス電圧が印加できるように、保護素子は設けられていない。なお、保護素子を設けた場合、図５のように、ストレス電圧が電源電圧ＶＤＤを超えると、ダミー配線用パッドＰＡ・ＰＢから駆動電源への電流が発生し、ダミー配線ＬＤに電源電圧ＶＤＤを超えるストレス電圧を印加することができなくなる。
【００６１】
〔実施の形態２〕
本発明の他の実施形態について図６ないし図１４に基づいて説明すると以下の通りである。本実施形態では、実施の形態１に係る出力回路１４８を備えたＴＦＴ(薄膜トランジスタ)方式の液晶表示装置の構成を説明する。
【００６２】
図６は、本実施の形態に係る液晶表示装置１００の要部構成を示すブロック図である。液晶表示装置１００は、アクティブマトリックス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置であり、ＴＦＴ方式の液晶パネル１１０、対向電極１２０、ソースドライバ部１３０、ゲートドライバ部１５０、コントローラ１７０および液晶駆動電源１８０を有している。
【００６３】
対向電極１２０は、相互に連結された１つの共通電極であり、液晶パネル１１０内に設けられる。
【００６４】
ソースドライバ部１３０は、複数のソースドライバ１４０を備えており、ゲートドライバ部１５０は、複数のゲートドライバ１６０を備えている。コントローラ１７０は、外部から入力された表示データに基づいて、ソースドライバ部１３０にデジタル信号である表示データＤおよび制御信号Ｓ１を入力する。また、コントローラ１７０は、ゲートドライバ部１５０に、制御信号Ｓ２を入力する。液晶駆動電源１８０は、外部基準電圧ＶＲを発生する回路であり、ソースドライバ１４０に設けられる階調表示基準電圧生成回路１４７（後述）に外部基準電圧ＶＲを印加する。
【００６５】
ソースドライバ部１３０は、コントローラ１７０から入力された表示データＤを時分割して複数のソースドライバ１４０にラッチする。各ソースドライバ１４０は、時分割された表示データＤをＤ／Ａ（デジタル／アナログ）変換することにより、表示対象画素の明るさに応じた階調表示用のアナログ電圧（以下、「階調表示電圧」）を液晶パネル１１０に出力する。
【００６６】
図７は、液晶パネル１１０の構成を示す回路図である。液晶パネル１１０には、ソース信号ライン１１１、ゲート信号ライン１１２、対向電極（共通電極）１２０および液晶表示素子１１３が設けられている。
【００６７】
ソース信号ライン１１１は、所定の間隔を空けて互いに平行に複数本設けられている。一方、ゲート信号ライン１１２は、ソース信号ライン１１１と直交する方向に、所定の間隔を空けて互いに平行に複数本設けられている。
【００６８】
液晶表示素子１１３は、ソース信号ライン１１１とゲート信号ライン１１２との各交差点に設けられており、画素容量１１４、画素電極１１５およびＴＦＴ１１６を有している。画素容量１１４の一端は、画素電極１１５に結合されており、画素容量１１４の他端は、対向電極１２０に結合されている。ＴＦＴ１１６は、画素電極１１５への電圧印加をオンオフ制御する。ＴＦＴ１１６のソースはソース信号ライン１１１に接続され、ＴＦＴ１１６のゲートはゲート信号ライン１１２に接続され、ＴＦＴ１１６のドレインは画素電極１１５に結合されている。
【００６９】
ソース信号ライン１１１には、図６に示すソースドライバ部１３０から、階調表示電圧が出力される。一方、ゲート信号ライン１１２には、図６に示すゲートドライバ部１５０から、列方向に並んだＴＦＴ１１６を順次オンするための走査信号が与えられる。
【００７０】
ＴＦＴ１１６がオン状態の場合、画素電極１１５にソース信号ライン１１１からの階調表示電圧が印加され、画素容量１１４に電荷が蓄積される。これにより、液晶の光透過率が階調表示電圧に応じて変化して、画素表示が行われる。
【００７１】
図８（ａ）は、ソースドライバ部１３０からの階調表示電圧が高い時の液晶駆動波形を示す波形図であり、図８（ｂ）は、ソースドライバ部１３０からの階調表示電圧が低い時の液晶駆動波形を示す波形図である。図８（ａ）および（ｂ）において、ソースドライバ駆動電圧１３１は、ソースドライバ部１３０による階調表示電圧を表す波形である。ゲートドライバ駆動電圧１５１は、ゲートドライバ部１５０による駆動電圧を表す波形である。対向電極電位１２１は、対向電極１２０の電位波形を表している。画素電極電圧１３２は、画素電極１１５における電圧波形を表している。ここで、液晶材料に印加される電圧は、画素電極１１５と対向電極１２０との間の電位差によって表され、図８（ａ）および（ｂ）においては、斜線で示されている。
【００７２】
例えば、図８（ａ）では、ゲートドライバ駆動電圧１５１のレベルが「ハイレベル」の期間だけＴＦＴ１１６がオンし、ソースドライバ駆動電圧１３１と対向電極電位１２１との間の差を表す電圧が、画素電極１１５に印加される。その後、ゲートドライバ駆動電圧１５１のレベルは「ローレベル」になると、ＴＦＴ１１６はオフ状態となる。その場合、画素容量１１４によって、ＴＦＴ１１６がオン状態における上述の電圧が維持される。
【００７３】
図８（ｂ）の場合も同様である。ただし、図８（ｂ）の場合は、図８（ａ）の場合と比べてソースドライバ駆動電圧１３１が低いため、液晶材料に印加される電圧も低くなっている。
【００７４】
このように、液晶材料に印加する電圧をアナログ電圧として変化させることによって、液晶の光透過率をアナログ的に変え、多階調表示を実現している。なお、表示可能な階調数は、液晶材料に印加されるアナログ電圧の選択肢の数によって決定される。
【００７５】
続いて、図９に基づいて、図６に示すソースドライバ１４０の構成について説明する。
【００７６】
図９は、ソースドライバ１４０の概略構成を示すブロック図である。ソースドライバ１４０は、シフトレジスタ１４１、入力ラッチ回路１４２、サンプリングメモリ１４３、ホールドメモリ１４４、レベルシフタ回路１４５、Ｄ／Ａ変換回路（デジタル・アナログ変換回路）１４６、出力回路１４８および階調表示基準電圧生成回路１４７を備えている。
【００７７】
シフトレジスタ１４１には、図６に示すコントローラ１７０から制御信号Ｓ１が入力される。制御信号Ｓ１は、スタートパルスＳＰおよびクロックＣＫを含んでおり、シフトレジスタ１４１は、スタートパルスＳＰおよびクロックＣＫに基づいてシフト動作を実行する。なお、端子Ｓはカスケード出力端子である。
【００７８】
入力ラッチ回路１４２には、コントローラ１７０から表示データＤが入力される。表示データＤは、Ｒ（赤）、Ｇ（緑）およびＢ（青）のデータ（ＤＲ、ＤＧおよびＤＢ）から構成され、入力ラッチ回路１４２は、それらのデータをラッチする。
【００７９】
サンプリングメモリ１４３は、ソースドライバ１４０に６４個設けられる。各サンプリングメモリ１４３は、入力ラッチ回路１４２によってラッチされた表示データを、シフトレジスタ１４１のシフト動作に応じて、時分割によって記憶する。各サンプリングメモリ１４３に記憶された表示データＤは、コントローラ１７０からの水平同期信号に同期して生成される信号（図示せず）に基づいてホールドメモリ１４４に一括転送される。
【００８０】
各ホールドメモリ１４４に転送された表示データＤは、レベルシフタ回路１４５を介してＤ／Ａ変換回路（デジタル・アナログ変換回路）１４６に出力される。また、階調表示基準電圧生成回路１４７は、図６に示す液晶駆動電源１８０から供給される外部基準電圧ＶＲに基づいて、６４階調の階調表示基準電圧を生成し、各レベルの階調表示基準電圧をＤ／Ａ変換回路１４６に出力する。
【００８１】
各Ｄ／Ａ変換回路１４６は、レベルシフタ回路１４５から転送された表示データＤに基づいて、上記の６４階調の階調表示基準電圧のうちの１つを選択することにより、表示データＤをアナログ電圧信号に変換する。
【００８２】
図１０は、Ｄ／Ａ変換回路１４６の構成を示す回路図である。Ｄ／Ａ変換回路１４６には、階調表示基準電圧（Ｖ０〜Ｖ６３）を供給する６４本の基準電圧配線、信号Ｄ０〜Ｄ５・Ｄ０Ｂ〜Ｄ５Ｂがそれぞれ入力される配線およびアナログスイッチ１４６１が設けられている。上記基準電圧配線は、階調表示基準電圧Ｖ０・Ｖ１・Ｖ２…Ｖ６２・Ｖ６３の順番に配置されている。信号Ｄ０Ｂ・Ｄ１Ｂ・Ｄ２Ｂ・Ｄ３Ｂ・Ｄ４Ｂ・Ｄ５Ｂは、それぞれ信号Ｄ０・Ｄ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５の反転信号である。
【００８３】
図１１（ａ）は、アナログスイッチ１４６１を示す回路図である。アナログスイッチ１４６１は、ゲートＧとソースＡとドレインＢとを有している。
【００８４】
図１１（ｂ）はアナログスイッチ１４６１の動作を示しており、ゲートＧの信号が“Ｈ（ハイレベル）”の場合、アナログスイッチ１４６１はオンして、ソースＡとドレインＢとが導通する。また、ゲートＧの信号が“Ｌ(ローレベル)”の場合、アナログスイッチ１４６１はハイインピーダンス（Ｚ）になる。
【００８５】
図１２は、図１０に示すＤ／Ａ変換回路１４６の動作を示す真理値表である。Ｄ／Ａ変換回路１４６は、この真理値表に従って、階調表示基準電圧Ｖ０〜Ｖ６３のうちの１つをアナログ電圧信号として出力端子ＯＵＴへ出力する。
【００８６】
階調表示基準電圧生成回路１４７の構成は、図１５に示す階調表示基準電圧生成回路９０１や図１６に示す階調表示基準電圧生成回路９０２と同様の構成であってもよい。また、階調表示基準電圧生成回路９０１や階調表示基準電圧生成回路９０２の構成において、ストレス電圧が印加されるダミー配線を階調配線に並走するように設ける構成であってもよい。これにより、ダミー配線には階調表示基準電圧生成回路の最大定格電圧を超えるストレス電圧を印加することができるため、階調配線に付着した異物の検出精度をさらに向上させることができる。
【００８７】
階調表示基準電圧生成回路１４７では、各抵抗素子Ｒ０〜Ｒ７にγ補正と呼ばれる抵抗比を持たせており、上記階調表示基準電圧に変換するための液晶駆動出力電圧に、γ補正の抵抗比による折れ線特性を持たせるようにしている。
【００８８】
図１３は、階調表示基準電圧生成回路１４７における液晶駆動出力電圧の階調表示データに関する特性を示すグラフである。横軸は階調表示データ（デジタル入力）を表し、縦軸は液晶駆動出力電圧（アナログ電圧）を表している。このように、γ補正の抵抗比による折れ線特性が現れており、この折れ線特性に基づいて液晶材料の光学特性を補正する。これにより、液晶材料の光学特性に合わせたより自然な階調表示を行うことができる。
【００８９】
出力回路１４８は、Ｄ／Ａ変換回路１４６から出力されるアナログ電圧信号をインピーダンス変換して、液晶駆動電圧出力端子１４９に出力する。各液晶駆動電圧出力端子１４９は、図７に示すソース信号ライン１１１に接続されており、インピーダンス変換された階調電圧が、階調表示電圧としてソース信号ライン１１１に供給される。このようにして、表示データＤＲ・ＤＧ・ＤＢは、液晶の表示を行う階調表示電圧に変換される。
【００９０】
また、出力回路１４８は、実施の形態１に係る差動部１を有するオペアンプ回路ＯＰを有している。上述のように、オペアンプ回路ＯＰ内の信号配線には、信号配線と並走するようにダミー配線ＬＤが設けられている。
【００９１】
図１４は、ソースドライバ１４０にダミー配線ＬＤが設けられた構成を示している。ダミー配線ＬＤは、ダミー配線用パッドＰＡとダミー配線用パッドＰＢとを短絡し、各出力回路１４８に分岐するように設けられる。したがって、出力回路１４８内に異物が混入した場合、ダミー配線にストレス電圧を印加するストレス試験を行なうことにより、テスト工程において異物を精度よく検出できる。
【００９２】
各実施形態では、主にダミー配線を出力回路１４８のオペアンプ回路内に設ける構成について説明したが、これに限るものではない。ダミー配線は、液晶表示装置１００の他の回路内に設けることが可能である。また、あらゆる半導体集積回路内に設けることにより、半導体集積回路内の異物の検出精度を向上させることができる。
【００９３】
また、定電流インバータにおいても、回路内の信号配線にストレス電圧を印加することによっては、配線間に電位差を設けることができない箇所が存在する。その場合でも、当該配線間にダミー配線を設けて、ダミー配線にストレス電圧を印加するストレス試験を行なうことにより、テスト工程において回路内の異物を精度よく検出できる。
【００９４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９５】
本発明に係る半導体集積回路の検査方法は、半導体集積回路内の異物混入の有無を検査する用途に好適に適用できる。
【図面の簡単な説明】
【００９６】
【図１】本実施形態に係る差動部のレイアウトパターンを示す平面図である。
【図２】本実施形態に係る他の差動部のレイアウトパターンを示す平面図である。
【図３】本実施形態に係るダミー配線と、液晶表示装置のソースドライバの出力回路との配置関係を示す概略図である。
【図４】上記ダミー配線にストレス電圧を印加する構成を示す概略図である。
【図５】ダミー配線用パッドに保護素子を設けた構成を示す参考図である。
【図６】本実施の形態に係る液晶表示装置の要部構成を示すブロック図である。
【図７】上記液晶表示装置に設けられる液晶パネルの構成を示す回路図である。
【図８】（ａ）は、上記液晶表示装置に設けられるソースドライバ部からの階調表示電圧が高い時の液晶駆動波形を示す波形図であり、（ｂ）は、当該階調表示電圧が低い時の液晶駆動波形を示す波形図である。
【図９】上記ソースドライバ部に設けられるソースドライバの概略構成を示すブロック図である。
【図１０】上記ソースドライバに設けられるＤ／Ａ変換回路の構成を示す回路図である。
【図１１】（ａ）は、上記Ｄ／Ａ変換回路内のアナログスイッチの構成を示す回路図であり、（ｂ）は、当該アナログスイッチの動作を示す表である。
【図１２】上記Ｄ／Ａ変換回路の動作を示す真理値表である。
【図１３】上記ソースドライバに設けられる階調表示基準電圧生成回路における、液晶駆動出力電圧の階調表示データに関する特性を示すグラフである。
【図１４】上記ソースドライバにダミー配線ＬＤが設けられた構成を示す図である。
【図１５】従来技術を示すものであり、階調表示基準電圧生成回路の回路構成を示す図である。
【図１６】他の従来技術を示すものであり、階調表示基準電圧生成回路の回路構成を示す図である。
【図１７】上記ソースドライバに設けられる出力回路の構成を示す回路図である。
【図１８】上記出力回路に設けられるオペアンプ回路の差動部の詳細を示す回路図である。
【図１９】上記差動部のレイアウトパターンを示す平面図である。
【符号の説明】
【００９７】
１００  液晶表示装置（液晶表示装置）
１４８  出力回路（半導体集積回路・液晶駆動回路）
ＯＰ  オペアンプ回路（増幅回路）
ＩＮ＋  非反転入力端子
ＩＮ−  反転入力端子
ＬＤ  ダミー配線
Ｌ１  非反転側信号配線
Ｌ２  反転側信号配線
Ｌ３・Ｌ４  信号配線
【図１】
2008227315.tif 000003
【図２】
2008227315.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008227315.tif 000017
【図１６】
2008227315.tif 000018
【図１７】
2008227315.tif 000019
【図１８】
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【図１９】
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