(57)【要約】【課題】共通ソース線による半導体基板に対するリークを防止する。【解決手段】ドレイン側領域の素子分離絶縁膜４の上面高さを、ソース側の領域Ａ２の素子分離絶縁膜４の上面高さＨ２に比較して低く構成している。ドレインコンタクトＤＣのドレイン領域２ａに対する接触性を保持することができ、ソース側ではローカルソース線ＬＳＬ１がソース領域２ｂに対して接触する面積をソース領域２ｂ上のシリコン窒化膜１２の残留領域分だけ狭く構成できる。【選択図】図３Ｂ
2008226979.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層にそれぞれソース領域およびドレイン領域を備えて並設された複数のメモリセルトランジスタと、
前記半導体基板に埋込まれると共に当該半導体基板の上面より上方に突出して形成された素子分離絶縁膜であって前記複数並設されたメモリセルトランジスタのソース領域およびドレイン領域を当該メモリセルトランジスタ毎に区画する素子分離絶縁膜と、
前記複数のメモリセルトランジスタのドレイン領域上にそれぞれ形成されたドレインコンタクトプラグであって前記複数のドレイン領域にそれぞれ電気的に接続する複数のドレインコンタクトプラグと、
前記複数のメモリセルトランジスタのソース領域上に形成されたソース線コンタクトであって前記複数のソース領域を電気的に共通接続する共通ソース線とを備え、
前記素子分離絶縁膜は、前記ソース線コンタクト周辺における前記半導体基板上面からの高さが前記ドレインコンタクトプラグ周辺における前記半導体基板上面からの高さよりも高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ドレインコンタクトプラグはその外面が円柱状または楕円柱状に形成され、その径が前記素子分離絶縁膜によって区画されたドレイン領域の上面幅よりも大きいことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置を製造する方法において、
前記ドレインコンタクトプラグを形成するためのホールと、前記ソース線コンタクトを形成するためのホールとを同一工程において形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリセルトランジスタが並設されると共にそれらのソース領域がソース線コンタクトによってローカル接続された構造を備えてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば、ＮＯＲ型のフラッシュメモリ装置に代表される半導体装置は、複数のメモリセルトランジスタが並設され、これらの複数のメモリセルトランジスタのソース領域が共通のローカルソース線に接続された構造を備えている（例えば、特許文献１参照）。
【０００３】
この特許文献１に開示されている構造によれば、ＳＴＩ(Shallow Trench Isolation)領域の埋込材（素子分離絶縁膜）のシリコン基板に接する部分の高さをローカルソース線の下方のＮ＋ソース領域より低くすることによりローカルソース線とセルのチャネルを含むＰウェルとの距離を短くしている。これにより、チャネル消去、チャネルホットエレクトロン書込みを行う場合に、メモリセルにデータを書込む時のローカルソース線の電位上昇を抑制している。
【０００４】
しかしながら上記構成のものでは、ローカルソース線領域の幅がドレインコンタクト領域の幅よりも広くなるため、製造時にはローカルソース線領域とドレインコンタクト領域とを同一工程でエッチング処理によって落とし込むと、ローカルソース線領域側のシリコン基板が多く削られローカルソース線がシリコン基板に対して接合してしまいリークが発生してしまうという問題を生じる。
【特許文献１】特開２００５−７９２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、共通ソース線の半導体基板に対するリークを防止した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板と、前記半導体基板の表層にそれぞれソース領域およびドレイン領域を備えて並設された複数のメモリセルトランジスタと、前記半導体基板に埋込まれると共に当該半導体基板の上面より上方に突出して形成された素子分離絶縁膜であって前記複数並設されたメモリセルトランジスタのソース領域およびドレイン領域を当該メモリセルトランジスタ毎に区画する素子分離絶縁膜と、前記複数のメモリセルトランジスタのドレイン領域上にそれぞれ形成されたドレインコンタクトプラグであって前記複数のドレイン領域にそれぞれ電気的に接続する複数のドレインコンタクトプラグと、前記複数のメモリセルトランジスタのソース領域上に形成されたソース線コンタクトであって前記複数のソース領域を電気的に共通接続する共通ソース線とを備え、前記素子分離絶縁膜は、前記ソース線コンタクト周辺における前記半導体基板上面からの高さが前記ドレインコンタクトプラグ周辺における前記半導体基板上面からの高さよりも高いことを特徴としている。
【発明の効果】
【０００７】
本発明によれば、共通ソース線による半導体基板に対するリークを防止できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の半導体装置をＮＯＲ型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、各層の平面寸法比率や、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
図１は、ＮＯＲ型のフラッシュメモリ装置を構成するセルアレイの一部の電気的構成の等価回路図を示しており、図２は、図１に示す電気的構成に対応した部分についての平面図を示している。
【００１０】
ＮＯＲ型のフラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域（図示せず）とに区画されており、メモリセル領域Ｍに形成されるメモリセルアレイ（以下、セルアレイと略す）Ａｒを周辺回路領域の周辺回路（図示せず）によって駆動するように構成されている。
【００１１】
図１に示すように、セルアレイＡｒは、メモリセルトランジスタＴｍ１およびＴｍ２（以下、それぞれトランジスタＴｍ１、トランジスタＴｍ２と略す）がＸＹ方向（シリコン基板２の表面内方向）に対してマトリクス状に配列されることによって構成される。尚、トランジスタＴｍ１およびＴｍ２は説明の便宜上別符号を付しているがほぼ同一構造である。Ｘ方向およびＹ方向は、シリコン基板２（図２参照）の表面内において互いに直交交差する方向である。
【００１２】
図１に示すように、Ｙ方向に隣り合う２個（一組）のトランジスタＴｍ１およびＴｍ２はＹ方向に対して対称配置されており、これらの一組のトランジスタＴｍ１およびＴｍ２はドレイン領域を共用していると共に、当該ドレイン領域はＹ方向に延びるビット線ＢＬに電気的に接続されている。
【００１３】
これらの一組のトランジスタＴｍ１およびＴｍ２はＹ方向に複数対配列されている。これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２のドレイン領域が１本のビット線（データ線）ＢＬに共通接続されている。尚、Ｙ方向に隣り合う２対のトランジスタＴｍ１およびＴｍ２は、ローカルソース線ＬＳＬ１またはＬＳＬ２を挟んで線対称に配設されている。
【００１４】
これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２が、Ｘ方向に離間して複数列に配列されている。これにより、トランジスタＴｍ１およびＴｍ２がＸＹ方向に行列状に配列されており、メモリセル領域ＭのセルアレイＡｒを構成している。
【００１５】
これらのＸ方向に離間して複数列に配列されたトランジスタＴｍ１およびＴｍ２に対応して複数のビット線ＢＬが並設されている。これらの複数のビット線ＢＬは互いにＸ方向に同一間隔で形成されており、複数のビット線ＢＬ間には間欠的にメインソース線ＭＳＬが配設されている。このメインソース線ＭＳＬは、ソース電位となる線である。
【００１６】
Ｘ方向に配列されたトランジスタＴｍ１は、そのゲート（制御ゲート電極ＣＧ（図５参照）がワード線ＷＬ１によって共通接続されている。Ｘ方向に配列されたトランジスタＴｍ２は、そのゲート（制御ゲート電極ＣＧ（図５参照））がワード線ＷＬ２によって共通接続されている。ワード線ＷＬ１およびＷＬ２は、互いに平行にＸ方向に延伸されている。
【００１７】
また、Ｘ方向に配列されたトランジスタＴｍ１は、そのソース（ソース領域２ｂ（図３Ｂ、図４Ｂ参照）がＸ方向に延びるローカルソース線（共通ソース線に相当）ＬＳＬ１に共通接続されている。Ｘ方向に配列されたトランジスタＴｍ２は、そのソースがＸ方向に延びるローカルソース線（共通ソース線に相当）ＬＳＬ２に共通接続されている。複数のローカルソース線ＬＳＬ１およびＬＳＬ２は、互いにＹ方向に離間して配設されると共にＸ方向に延設されており、Ｙ方向に延びるメインソース線ＭＳＬに共通接続されている。
【００１８】
ワード線ＷＬ１とビット線ＢＬとの交差領域には、トランジスタＴｍ１のゲート電極ＭＧ１が構成されており、ワード線ＷＬ２とビット線ＢＬとの交差領域には、トランジスタＴｍ２のゲート電極ＭＧ２が構成されている。これらのトランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２はＸＹ方向に並設されている。
【００１９】
図１および図２に示すように、Ｙ方向に隣り合うトランジスタＴｍ１およびＴｍ１は、そのゲート電極ＭＧ１−ＭＧ１間のＹ方向中央に配設された１本のローカルソース線ＬＳＬ１を共用している。また同様に、Ｙ方向に隣り合うトランジスタＴｍ２およびＴｍ２は、そのゲート電極ＭＧ２−ＭＧ２間のＹ方向中央に配設された１本のローカルソース線ＬＳＬ２を共用している。
【００２０】
図５は、図２のＢ−Ｂ線に沿う縦断面図を模式的に示している。
図２および図５に示すように、隣り合うワード線ＷＬ１−ＷＬ２間の例えば中央で且つビット線ＢＬの直下に位置してドレインヴィアプラグＤＶおよびドレインコンタクトプラグ（以下、ドレインコンタクトと称す）ＤＣが設けられている。これらのドレインヴィアプラグＤＶおよびドレインコンタクトＤＣは、シリコン基板２直上から縦方向（ＸＹ平面に直交したＺ方向）に延設して構成されており、トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ（図５参照）とその縦方向の上方に配設されるビット線ＢＬとを電気的および構造的に接続するために設けられている。尚、ドレインヴィアプラグＤＶおよびドレインコンタクトＤＣは、互いに電気的に接続されていれば、その平面方向配設領域が異なっていても良い。尚、図示しないが、メインソース線ＭＳＬおよびローカルソース線ＬＳＬ１およびＬＳＬ２とを構造的および電気的に接続するための構成が設けられている。
【００２１】
メモリセル領域Ｍ内においては、シリコン基板２に対して多層構造で構成されており、下層側から上層側に向けて（１）シリコン基板２の表層ＬＹ１、（２）コンタクトプラグ形成層ＬＹ２、（３）ヴィアプラグ形成層ＬＹ３、（４）配線層ＬＹ４の多層構造で構成されている。尚、（２）コンタクトプラグ形成層ＬＹ２と同一層の一部に（２ａ）積層ゲート電極層ＬＹ２ａが設けられる。これらの層（１）〜（４）内には、以下に示す電気的導電要素が多層構造で構成されている。
【００２２】
（１）表層ＬＹ１
ドレイン領域２ａ、ソース領域２ｂ
（２）コンタクトプラグ形成層ＬＹ２
ドレインコンタクトＤＣ、ローカルソース線ＬＳＬ１、ＬＳＬ２
（２ａ）積層ゲート電極層ＬＹ２ａ
メモリセルトランジスタのゲート電極ＭＧ１（浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ）、メモリセルトランジスタのゲート電極ＭＧ２（浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ）
（３）ヴィアプラグ形成層ＬＹ３
ドレインヴィアプラグＤＶ
（４）配線層ＬＹ４
ビット線ＢＬ、メインソース線ＭＳＬ
【００２３】
以下、本実施形態の特徴に係る素子分離領域の構造について説明する。図３Ａは、図２のＡ１領域における特徴部分の斜視図を模式的に示しており、図３Ｂは、図２のＡ２領域における特徴部分の斜視図を模式的に示している。尚、図３ＡはドレインコンタクトプラグＤＣの周辺構造を模式的に示しており、図３Ｂはローカルソース線ＬＳＬ１の周辺構造を模式的に示しているが、本実施形態に係る特徴を理解しやすくするため、図３Ａおよび図３Ｂ中には電気的構造要素の周辺に図５に示すシリコン酸化膜１１やシリコン窒化膜１２や電極間絶縁膜１３などを描いていない。また、図６は、図２のＥ−Ｅ線に沿う縦断面図を模式的に示している。
【００２４】
以下、トランジスタＴｍ１の断面構造の詳細を説明する。尚、図５に示すように、トランジスタＴｍ２は、トランジスタＴｍ１とドレインコンタクトＤＣを挟んでＹ方向に対称構造で構成されており、トランジスタＴｍ２はトランジスタＴｍ１の構造とほぼ同一であるため、トランジスタＴｍ１の構造説明を行い、トランジスタＴｍ２の具体的な構造説明を省略する。
【００２５】
図３Ａ〜図４Ｂに示すように、半導体基板としてのｐ型のシリコン基板２には、Ｘ方向に離間して複数の素子分離溝３が形成されている。これらの素子分離溝３はＹ方向に沿って形成されており、シリコン基板２の素子領域ＳａをＸ方向に区画している。これらの素子領域Ｓａは、図４に示すように、トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ、ソース領域２ｂおよびその間に挟まれたチャネル領域を含む領域であり、ビット線ＢＬの直下方に位置して形成される。
【００２６】
図３Ａ〜図４Ｂ、図５に示すように、複数の素子分離溝３にはそれぞれ素子分離絶縁膜４が埋込まれており素子分離領域Ｓｂを構成している。この素子分離絶縁膜４は、シリコン基板２の表面より上方に突出した突出上部４ａを備えている。図５に示すように、素子分離溝３により区画されたシリコン基板２の素子領域Ｓａ上にはシリコン酸化膜５が形成されている。このシリコン酸化膜５は、ゲート絶縁膜、トンネル絶縁膜として機能する膜である。
【００２７】
図５に示すように、このシリコン酸化膜５上には多結晶シリコン層６が形成されている。この多結晶シリコン層６は、例えばリン等の不純物がドープされた非晶質シリコンが多結晶化して構成されており、その上面は素子分離絶縁膜４の上面よりも高く位置している。図６に示すように、この多結晶シリコン層６は、Ｘ方向断面において素子分離絶縁膜４の側面と面一に自己整合的に形成され、トランジスタＴｍ１の浮遊ゲート電極ＦＧとして構成される。
【００２８】
図６に示すように、多結晶シリコン層６の上面および側面上ならびに素子分離絶縁膜４の上面上を沿ってＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)７が形成されている。このＯＮＯ膜７は第２のゲート絶縁膜、ゲート間絶縁膜、インターポリ絶縁膜、導電層間絶縁膜として形成される。このＯＮＯ膜７の上には多結晶シリコン層８が形成されている。この多結晶シリコン層８は、例えばリン等の不純物がドープされた非晶質シリコンが多結晶化して構成された層である。この多結晶シリコン層８の上にはタングステンシリサイド（ＷＳｉ)層９が形成され、当該層８および９によって制御ゲート電極ＣＧを構成しており、その上にはキャップ膜としてシリコン酸化膜１０が形成されている。
【００２９】
図５に示すように、Ｙ方向断面においては層６〜１０は、その側面が面一に形成されている。シリコン基板２の表層においてゲート電極ＭＧ１のＹ方向両脇には、一方にドレイン領域２ａが形成され、他方にソース領域２ｂが形成されている。これらのドレイン／ソース領域２ａおよび２ｂ上にはシリコン酸化膜５を介してバリア膜としてのシリコン窒化膜１２が形成されている。シリコン酸化膜１０は、そのドレイン側の上側壁肩部の一部が欠落して形成されており、シリコン窒化膜１２は積層構造６〜１０の上面および側面を覆うように薄く形成されている。
【００３０】
ゲート電極ＦＧおよびＣＧの側方に位置してシリコン窒化膜１２の上に電極間絶縁膜としてシリコン酸化膜１３が形成されている。このシリコン酸化膜１３は、ドレインコンタクトＤＣの周囲（外周部）に埋込まれている。シリコン窒化膜１２およびシリコン酸化膜１３の上にはシリコン酸化膜１４が形成されており、その上にはシリコン酸化膜１５が形成されている。これらのシリコン酸化膜１４および１５は、ゲート電極ＭＧ１の上層における層間絶縁膜を構成する。
【００３１】
図３Ａに示すように、ドレイン側の領域Ａ１においては、シリコン基板２のドレイン領域２ａ上に位置してドレインコンタクトＤＣが形成されている。このドレインコンタクトＤＣは、例えば円柱状または楕円柱状に形成されており、ドレイン領域２ａ直上からＺ方向に沿って延伸されている。これらのドレインコンタクトＤＣはＸ方向に並設されている。ドレインコンタクトＤＣは、その径が素子分離絶縁膜４によって区画されたドレイン領域２ａのＸ方向上面幅よりも大きく形成され、ドレインコンタクトＤＣの外周縁部の一部が隣接する素子分離絶縁膜４の上面直上に張り出して形成されている。図５に示すように、ドレインコンタクトＤＣは、タングステン（Ｗ）層１６と、当該タングステン層１６の下面および側面を覆うように形成されたチタン（Ｔｉ）によるバリアメタル膜１７とによって金属配線層として構成される。
【００３２】
他方、図３Ｂに示すように、ソース側の領域Ａ２においては、シリコン基板２の表層に位置してソース領域２ｂがＸ方向に複数並設されている。これらの複数のソース領域２ｂは素子分離絶縁膜４によってＸ方向に互いに分離されている。また、これらの複数のソース領域２ｂ上にはローカルソース線ＬＳＬ１が形成されている。このローカルソース線ＬＳＬ１は、それぞれＸ方向に複数設けられたソース領域２ｂ上を連結して渡り、当該複数のソース領域２ｂに対して構造的および電気的に接続して構成されている。このローカルソース線ＬＳＬ１は、それぞれ複数の素子領域Ｓａおよび素子分離領域Ｓｂの上を跨いでＸ方向に沿って形成されている。
【００３３】
このソース側の領域Ａ２においては、素子分離絶縁膜４の突出上部４ａの脇に位置してシリコン窒化膜１２およびシリコン酸化膜５が残留している。これは、ソース側領域Ａ２における素子分離絶縁膜４の突出上部４ａの上面高さＨ２が、図３Ａに示すドレイン側領域Ａ１における素子分離絶縁膜４の上面高さＨ１に比較して高いため、素子分離絶縁膜４の突出上部４ａ側壁のシリコン窒化膜１２をＲＩＥ法によって除去処理するときに残留するためである。他方、ドレイン側の領域Ａ１においては、素子分離絶縁膜４の突出上部４ａの上面高さＨ１が、ソース側の領域Ａ２の突出上部４ａの上面高さＨ２に比較して低いため、Ｘ方向断面全幅においてドレインコンタクトＤＣがドレイン領域２ａ上に接触している。
【００３４】
したがって、図４Ａおよび図４Ｂに比較して示すように、Ｘ方向断面においては、ローカルソース線ＬＳＬ１が１のソース領域２ｂに接触する領域は、１のドレイン領域２ａに接触する領域に比較して狭くなる。
【００３５】
本実施形態の構造によれば、ソース側領域Ａ２のローカルソース線ＬＳＬ１周辺の素子分離絶縁膜４の突出上部４ａの上面高さＨ２が、ドレイン側領域Ａ１のドレインコンタクトＤＣ周辺の素子分離絶縁膜４の突出上部４ａの上面高さＨ１に比較して高いため、ソース側領域Ａ２の素子分離絶縁膜４の突出上部４ａの側壁にシリコン窒化膜１２が残留し、ローカルソース線ＬＳＬ１がソース領域２ｂに対して接触する面積を突出上部４ａ側壁に残留したシリコン窒化膜１２の残留領域分だけ狭く構成できる。したがって、ドレインコンタクトＤＣによるドレイン領域２ａに対する接触性を保持しながら、ローカルソース線ＬＳＬ１がソース領域２ｂとの間で接触する領域を狭くできるようになり、ローカルソース線ＬＳＬ１からシリコン基板２に流れるリーク電流を低減できる。
【００３６】
以下、製造方法について説明する。尚、本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良いし、一般的な工程を付加しても良いし、必要に応じて各工程を入れ替えても適用可能である。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜変更しても良い。
【００３７】
図７ないし図１５Ｂは、製造途中における説明図を示している。図７に示すように、シリコン基板２を８００℃の酸素雰囲気中で加熱し、シリコン基板２の表面に１０［ｎｍ］のシリコン酸化膜５を形成し、次に減圧ＣＶＤ(Low  Pressure Chemical Vapor Deposition)法によりリン等の不純物がドープされた非晶質シリコンを堆積すると共に、シリコン窒化膜２１、シリコン酸化膜２２を順次堆積する。尚、非晶質シリコンは、後に熱処理されることによって多結晶化するため、図７以降の図面には多結晶シリコン層６として符号６を付している。
【００３８】
次に、フォトレジスト（図示せず)を塗布し、通常のフォトリソグラフィ技術によりパターンニングし、当該フォトレジストのマスクパターンをマスクとしてＲＩＥ(Reactive  Ion Etching)法によりシリコン酸化膜２２を加工する。次に、シリコン酸化膜２２をマスクとしてシリコン窒化膜２１を加工する。Ｏ２プラズマ中に晒すことでフォトレジストを除去し、シリコン酸化膜２２をマスクとして多結晶シリコン層６、シリコン酸化膜５、シリコン基板２を加工することで素子分離溝３を形成する。尚、シリコン窒化膜２１を加工する前にフォトレジストを除去してその後多結晶シリコン層６等を加工処理しても良い。
【００３９】
次に、酸素雰囲気中で加熱することで素子分離溝３の内面に沿ってシリコン酸化膜を形成すると共に、当該シリコン酸化膜の内側にＨＤＰ−ＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法によりシリコン窒化膜２１をストッパーとしてシリコン酸化膜を平坦化処理するとともに、ＲＩＥ法により素子分離絶縁膜４の上面高さをシリコン酸化膜５の上面より上方で且つ多結晶シリコン層６の上面より下方に位置するように調整する。次に、リン酸処理によりシリコン窒化膜２１を除去する。
【００４０】
次に、図１０に示すように、減圧ＣＶＤ法により、ＯＮＯ膜７、リン等の不純物がドープされた多結晶シリコン層８を堆積すると共に、多結晶シリコン層８の上にタングステンシリサイド膜９を形成し、さらにその上にシリコン酸化膜１０を順次形成する。
【００４１】
図１１は、この時点における斜視図を模式的に示している。この時点では、前述した図１０に示す積層構造がＹ方向に沿って同一構造で形成されている。次に、シリコン酸化膜１０の上にフォトレジスト（図示せず)を塗布し、当該フォトレジストをパターンニングし、当該フォトレジストのマスクパターンをマスクとしてシリコン酸化膜１０をＲＩＥ法によって除去処理加工しマスクパターンを除去する。
【００４２】
次に、シリコン酸化膜１０をマスクとしてタングステンシリサイド膜９、多結晶シリコン層８、ＯＮＯ膜７、多結晶シリコン層６をＲＩＥ法により順次除去処理加工し、各ゲート電極ＭＧ１およびＭＧ２を互いに分断すると共に、素子分離絶縁膜４の突出上部４ａの高さ調整を行う。
【００４３】
図１２は、当該工程において素子分離絶縁膜上部の高さ調整処理を施す領域を概略的に示している。図１３Ａは、素子分離絶縁膜上部の高さ調整処理工程終了時点の図２のＣ−Ｃ線に沿う断面図を模式的に示しており、図１３Ｂは、当該工程終了時点の図２のＤ−Ｄ線に沿う断面図を模式的に示している。
【００４４】
次に、図１２に示すように、ドレインコンタクトＤＣを形成するためのドレイン側の領域Ｒｄを除きマスクパターンを施し、ドレインコンタクトＤＣ形成用の領域Ｒｄを開口し、エッチング条件を調整して当該領域Ｒｄ内のシリコン酸化膜４ａ、４ｂの上部をＲＩＥ法により選択的に除去処理する。この除去処理を施すことによって素子分離絶縁膜４の各領域間の段差（上面高さＨ１およびＨ２参照）を構成する。そして次に、不純物をイオン注入し活性化処理を行いソース／ドレイン領域２ａ、２ｂを形成する。
【００４５】
次に、多結晶シリコン層８、ＯＮＯ膜７、多結晶シリコン層６の露出した側壁面を保護するため、当該側壁面に対してシリコン酸化膜１１（図５参照）を形成する。次に、シリコン窒化膜１２を形成すると共に、シリコン窒化膜１２の上に常圧ＣＶＤ法によりＢＰＳＧ膜（絶縁膜）１３を堆積し、ＣＭＰ法によりシリコン窒化膜１２をストッパーとして平坦化処理を行い、プラズマＣＶＤ法によりシリコン酸化膜１４を堆積する。
【００４６】
図１４Ａは、この工程終了時点における図２のＣ−Ｃ線に沿う縦断面図を模式的に示しており、図１４Ｂは、この工程終了時点における図２のＤ−Ｄ線に沿う縦断面図を模式的に示している。
【００４７】
次に、図１５Ａおよび図１５Ｂに示すように、フォトレジスト（図示せず）を塗布し当該レジストをパターンニングし、当該マスクパターンをマスクとしてシリコン酸化膜１４、ＢＰＳＧ膜１３、シリコン窒化膜１２、シリコン酸化膜５をＲＩＥ法により除去処理加工する。このとき、図１５Ａに示すように、ドレイン側の領域Ｒｄ内の一部にコンタクト用の孔（ホール)２３を形成すると同時に、図１５Ｂに示すように、ソース側にコンタクト用の孔（ホール)２４を形成する。このホール形成領域は、図３Ａおよび図３Ｂに示すドレインコンタクトＤＣやローカルソース線ＬＳＬ１の形成領域を表している。ドレイン側のホール２３は、当該ドレイン領域２ａ（図３Ａ参照）のＸ方向に隣接する素子分離絶縁膜４上にオーバーラップしている。
【００４８】
図３Ａおよび図３Ｂに示すように、１つのドレインコンタクトＤＣの横断面積は、１本のローカルソース線（コンタクト）ＬＳＬ１の横断面積に比較して狭いため、ローカルソース線ＬＳＬ１の形成領域のエッチング処理速度はドレインコンタクトＤＣの形成領域のエッチング処理速度に比較して速い。しかし、図１５Ａに示すように、ドレイン側ではシリコン基板２の表面から素子分離絶縁膜４の上面に至るまでの段差Ｈ１が低いため、処理時間を調整することによってシリコン窒化膜１２がほぼ全て除去処理されるものの、図１５Ｂに示すように、ソース側では段差Ｈ２が高いため、シリコン窒化膜１２やシリコン酸化膜５がシリコン酸化膜４の突出上部４ａの側壁に沿って残留する。
【００４９】
このようなプロセスを採用しているため、素子分離絶縁膜４の高さ調整とエッチングレートを調整することによってドレイン側およびソース側のシリコン基板２の上面をほぼ所望の状態で露出させることができ、所望のエッチング加工状態を得ることが可能となる。
【００５０】
次に、図４Ａおよび図４Ｂに示すように、スパッタ処理によりチタン（Ｔｉ）によるバリアメタル膜１７を成膜すると共に、ＣＶＤ法によりタングステン層１６を堆積し、シリコン酸化膜１４をストッパーとしてＣＭＰ法によりタングステン層１６およびバリアメタル膜１７を平坦化処理する。この後、ドレインヴィアプラグＤＣやビット線ＢＬなどを形成するが、当該形成方法については本実施形態の特徴部分ではないためその詳細説明を省略する。
【００５１】
本実施形態に係る製造方法によれば、シリコン基板２の表面から素子分離絶縁膜４の上面に至るまでのソース側の段差Ｈ２をドレイン側の段差Ｈ１に比較して高く形成しているため、ＲＩＥ法によってソース／ドレイン両領域のホール２３および２４を同時に形成したとしても、ソース側のエッチングレートを抑制することができる。したがって処理時間を調整することによってソース側のシリコン窒化膜１２を素子分離絶縁膜４の上部４ａ側壁に残留させることができる。
【００５２】
その後、シリコン基板２の露出上面にバリアメタル膜１７を形成したとしても素子分離絶縁膜４の上部４ａ側壁に形成されたシリコン窒化膜１２の影響によってバリアメタル膜１７とシリコン基板２との間の接触面積を縮小でき、ソース側におけるバリアメタル膜１７とシリコン基板２との間の反応を抑制することができリーク電流を抑制できる。
【００５３】
尚、シリコン基板２を適用したが、他材料の半導体基板を適用可能である。
多結晶シリコン層６（浮遊ゲート電極ＦＧ）がＸ方向に隣接する素子分離絶縁膜４上に張り出したＴ型形状のものでも適用可能である。
【００５４】
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた目的を達成することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態における半導体装置の電気的構成図
【図２】メモリセル領域の一部を模式的に示す平面図
【図３Ａ】ドレイン側の構造を模式的に示す斜視図（図２のＡ１領域を示す図）
【図３Ｂ】ソース側の構造を模式的に示す斜視図（図２のＡ２領域を示す図）
【図４Ａ】ドレイン側の構造を模式的に示す断面図（図２のＣ−Ｃ線に沿う断面図）
【図４Ｂ】ソース側の構造を模式的に示す断面図（図２のＤ−Ｄ線に沿う断面図）
【図５】図２のＢ−Ｂ線に沿う断面構造を模式的に示す図
【図６】図２のＥ−Ｅ線に沿う断面構造を模式的に示す図
【図７】製造途中の一段階において断面構造を模式的に示す図（その１）
【図８】製造途中の一段階における断面構造を模式的に示す図（その２）
【図９】製造途中の一段階における断面構造を模式的に示す図（その３）
【図１０】製造途中の一段階における断面構造を模式的に示す図（その４）
【図１１】製造途中の一段階における斜視図
【図１２】マスクパターンを施す領域を説明する図
【図１３Ａ】製造途中の一段階における断面構造を模式的に示す図（その５）
【図１３Ｂ】製造途中の一段階における断面構造を模式的に示す図（その６）
【図１４Ａ】製造途中の一段階における断面構造を模式的に示す図（その７）
【図１４Ｂ】製造途中の一段階における断面構造を模式的に示す図（その８）
【図１５Ａ】製造途中の一段階における断面構造を模式的に示す図（その９）
【図１５Ｂ】製造途中の一段階における断面構造を模式的に示す図（その１０）
【符号の説明】
【００５６】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、２ａはドレイン領域、２ｂはソース領域、４は素子分離絶縁膜、Ｔｒｍはメモリセルトランジスタ、ＤＣはドレインコンタクトプラグ、ＬＳＬ１、ＬＳＬ２はローカルソース線（共通ソース線）を示す。
【図１】
2008226979.tif 000003
【図２】
2008226979.tif 000004
【図３Ａ】
2008226979.tif 000005
【図３Ｂ】
2008226979.tif 000006
【図４Ａ】
2008226979.tif 000007
【図４Ｂ】
2008226979.tif 000008
【図５】
2008226979.tif 000009
【図６】
2008226979.tif 000010
【図７】
2008226979.tif 000011
【図８】
2008226979.tif 000012
【図９】
2008226979.tif 000013
【図１０】
2008226979.tif 000014
【図１１】
2008226979.tif 000015
【図１２】
2008226979.tif 000016
【図１３Ａ】
2008226979.tif 000017
【図１３Ｂ】
2008226979.tif 000018
【図１４Ａ】
2008226979.tif 000019
【図１４Ｂ】
2008226979.tif 000020
【図１５Ａ】
2008226979.tif 000021
【図１５Ｂ】
2008226979.tif 000022