(57)【要約】【課題】作業時間とコストの増大を抑えた簡便な方法で、結晶欠陥密度の低いエピタキシャル膜を有する単結晶ウェハを製造すること。【解決手段】ｎ型ＳｉＣ基板１上にｐ型エピタキシャル層２と第１のｎ型エピタキシャル層３を順次、成膜する。溶融ＫＯＨエッチング処理において、ｐ型層とｎ型層でエッチング速度が違うことを利用して、エピタキシャル層２，３中に括れ部６を有するエッチピット５を形成する。さらにエピタキシャル成長を行い、エッチピット５の底部をｐ型エピタキシャル層２中に空隙８として残したまま、エッチピット５を第２のｎ型エピタキシャル層７で埋めることによって、ＳｉＣ基板１から伸びる転位４を空隙８で止め、転位４がエピタキシャル層３，７中に伝播するのを防ぐ。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板の第１の主面に接してその上にｐ型エピタキシャル層を生成する第１のエピタキシャル成長工程と、
前記ｐ型エピタキシャル層に接してその上に第１のｎ型エピタキシャル層を生成する第２のエピタキシャル成長工程と、
前記第１のｎ型エピタキシャル層にエッチング液を接触させ、前記第１のｎ型エピタキシャル層の結晶欠陥によって生じるエッチピットが前記ｐ型エピタキシャル層に達するまで、前記第１のｎ型エピタキシャル層をエッチングするエッチング工程と、
を含むことを特徴とする単結晶ウェハの製造方法。
【請求項２】
前記第１のｎ型エピタキシャル層の、前記エッチング処理により露出した面に接してその上に第２のｎ型エピタキシャル層を生成する第３のエピタキシャル成長工程、
をさらに含むことを特徴とする請求項１に記載の単結晶ウェハの製造方法。
【請求項３】
前記第３のエピタキシャル成長工程では、前記エッチピットの底部が前記ｐ型エピタキシャル層中に空隙として残るように、前記第２のｎ型エピタキシャル層で前記エッチピットを埋めることを特徴とする請求項２に記載の単結晶ウェハの製造方法。
【請求項４】
前記エッチング工程後、前記第３のエピタキシャル成長工程前に、前記第１のｎ型エピタキシャル層の、前記エッチング処理により露出した面から前記ｐ型エピタキシャル層にｎ型不純物をイオン注入し、注入された前記ｎ型不純物を活性化させて前記ｐ型エピタキシャル層の導電型をｎ型に転換する転換工程、
をさらに含むことを特徴とする請求項２または３に記載の単結晶ウェハの製造方法。
【請求項５】
前記第２のｎ型エピタキシャル層の表面を加工して平坦にすることを特徴とする請求項２〜４のいずれか一つに記載の単結晶ウェハの製造方法。
【請求項６】
前記半導体基板の第２の主面を研磨することを特徴とする請求項１〜５のいずれか一つに記載の単結晶ウェハの製造方法。
【請求項７】
前記半導体基板は炭化珪素でできており、前記エッチング液は溶融ＫＯＨであることを特徴とする請求項１〜６のいずれか一つに記載の単結晶ウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、単結晶ウェハの製造方法に関し、特に炭化珪素単結晶ウェハの製造方法に関する。
【背景技術】
【０００２】
炭化珪素（以下、ＳｉＣとする）半導体デバイスの材料として、ＳｉＣウェハが用いられる。通常、ＳｉＣウェハは、ＳｉＣ単結晶基板（以下、ＳｉＣ基板とする）の上にＳｉＣのエピタキシャル膜（以下、ＳｉＣエピタキシャル膜とする）を積層した構成となっている。ＳｉＣエピタキシャル膜中には、結晶欠陥の一種である貫通転位が含まれている。ＳｉＣエピタキシャル膜中の貫通転位の密度は、１×１０14個／ｃｍ2程度である。
【０００３】
貫通転位は、ｐｎダイオードのリーク電流の増大や、ＭＯＳ（金属／酸化膜／半導体）デバイスにおける酸化膜の信頼性の低下など、デバイス特性を悪化させる要因になっている。従って、ＳｉＣデバイスの特性を改善するためには、ＳｉＣエピタキシャル膜中の貫通転位の密度を低減する必要がある。従来、窒化ガリウムのヘテロエピタキシャル成長の分野では、貫通転位の密度を低減させる方法として、ＥＬＯ（Ｅｐｉｔａｘｉａｌｌｙ  Ｌａｔｅｒａｌ  Ｏｖｅｒｇｒｏｗｔｈ）法が提案されている（例えば、特許文献１参照。）。
【０００４】
その他にも、エピタキシャル膜中の結晶欠陥を低減させたり、補修する方法として、基板上にエピタキシャル材料の層を成長させ、前記層の欠陥を優先的にエッチングするように前記エピタキシャル層をエッチングし、かつエッチングした前記エピタキシャルウエハ上に次のエピタキシャル材料の層を成長させる過程からなることを特徴とする方法が公知である（例えば、特許文献１参照。）。また、ＳｉＣの単結晶基板表面に露出する欠陥をＫＯＨ溶液でエッチングしてエッチピットを形成する工程と、該エッチピットに絶縁膜を充填する工程とを有することを特徴とする方法が公知である（例えば、特許文献２参照。）。
【０００５】
また、ＳｉＣ半導体基板に存在するマイクロパイプとその近傍に半導体基板と逆導電型のイオンを注入して、高温熱処理をおこなったり、あるいは、マイクロパイプの表面露出部とその近傍を絶縁膜で覆うことを特徴とする方法が公知である（例えば、特許文献３参照。）。また、基板上に積層した第１の窒化物半導体層の上面に、エッチングによってピットを形成する第１の工程と、前記ピットの内部に、保護膜を成膜する第２の工程と、前記第１の窒化物半導体層を核とし、この上に、第２の窒化物半導体層を成長させる第３の工程とを備えたことを特徴とする方法が公知である（例えば、特許文献４参照。）。
【０００６】
また、成長用基板の上に結晶膜の下層部を成長させる下層部成長工程と、結晶膜の成長面に、その形成部位が前記下層部にて発生した個々の転位に自発的に対応する凹部を形成する凹部形成工程と、前記凹部のうちの少なくとも一部を空間部として結晶膜の上層部を成長させる上層部成長工程とを含むことを特徴とする方法が公知である（例えば、特許文献５参照。）。また、基板表面にパターニングされたマスク材料により成長領域を形成する工程と、前記成長領域に前記基板と格子定数や熱膨張係数が異なるＩＩＩ−Ｖ族化合物半導体を成長する工程と、前記成長領域で前記ＩＩＩ−Ｖ族化合物半導体をファセット構造を形成しながら成長させ、隣接する成長領域のＩＩＩ−Ｖ族化合物半導体とともに前記マスク材料を覆い、さらに前記ファセット構造を埋め込んで表面を平坦化する工程を有することを特徴とする方法が公知である（例えば、特許文献６参照。）。
【０００７】
【特許文献１】特表２００５−５３２６９２号公報
【特許文献２】特開２００３−３３２５６２号公報
【特許文献３】特開２００２−１３４７６０号公報
【特許文献４】特開２００３−１４２４１４号公報
【特許文献５】特開２００２−２１７１１６号公報
【特許文献６】特開平１０−３１２９７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記ＥＬＯ法では、マスクとなる保護膜の形成とそのパターンニングを含む複雑なマスク形成プロセスが必要であるため、長い作業時間を要し、コストが増大するという問題点がある。また、ＥＬＯ法を適用してＳｉＣエピタキシャル膜を成長させる場合には、マスク材として、例えば炭化タンタル（ＴａＣ）などのように、ＳｉＣエピタキシャル膜の成長温度（１６００℃程度）に耐え得る材料を用いる必要があるという問題点がある。さらに、ＥＬＯ法には、マスクによって被覆されない部分の転位がエピタキシャル膜中へ伝播するという問題点がある。
【０００９】
また、前記特許文献１に開示された方法は、ヘテロエピタキシャル成長法に適した方法であり、ＳｉＣのようにホモエピタキシャル成長法には適さない。ＳｉＣのホモエピタキシャル成長法の場合には、エッチングによって貫通転位のエッチピットを生成し、そのエッチピット上にＳｉＣエピタキシャル膜を成長させても、貫通転位が基板からそのエピタキシャル膜中へ伝播してしまう。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、作業時間とコストの増大を抑えた簡便な方法で、結晶欠陥密度の低いエピタキシャル膜を有する単結晶ウェハを製造することができる単結晶ウェハの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる単結晶ウェハの製造方法は、半導体基板の第１の主面に接してその上にｐ型エピタキシャル層を生成する第１のエピタキシャル成長工程と、前記ｐ型エピタキシャル層に接してその上に第１のｎ型エピタキシャル層を生成する第２のエピタキシャル成長工程と、前記第１のｎ型エピタキシャル層にエッチング液を接触させ、前記第１のｎ型エピタキシャル層の結晶欠陥によって生じるエッチピットが前記ｐ型エピタキシャル層に達するまで、前記第１のｎ型エピタキシャル層をエッチングするエッチング工程と、を含むことを特徴とする。
【００１２】
また、請求項２の発明にかかる単結晶ウェハの製造方法は、請求項１に記載の発明において、前記第１のｎ型エピタキシャル層の、前記エッチング処理により露出した面に接してその上に第２のｎ型エピタキシャル層を生成する第３のエピタキシャル成長工程、をさらに含むことを特徴とする。また、請求項３の発明にかかる単結晶ウェハの製造方法は、請求項２に記載の発明において、前記第３のエピタキシャル成長工程では、前記エッチピットの底部が前記ｐ型エピタキシャル層中に空隙として残るように、前記第２のｎ型エピタキシャル層で前記エッチピットを埋めることを特徴とする。
【００１３】
また、請求項４の発明にかかる単結晶ウェハの製造方法は、請求項２または３に記載の発明において、前記エッチング工程後、前記第３のエピタキシャル成長工程前に、前記第１のｎ型エピタキシャル層の、前記エッチング処理により露出した面から前記ｐ型エピタキシャル層にｎ型不純物をイオン注入し、注入された前記ｎ型不純物を活性化させて前記ｐ型エピタキシャル層の導電型をｎ型に転換する転換工程、をさらに含むことを特徴とする。また、請求項５の発明にかかる単結晶ウェハの製造方法は、請求項２〜４のいずれか一つに記載の発明において、前記第２のｎ型エピタキシャル層の表面を加工して平坦にすることを特徴とする。
【００１４】
また、請求項６の発明にかかる単結晶ウェハの製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記半導体基板の第２の主面を研磨することを特徴とする。また、請求項７の発明にかかる単結晶ウェハの製造方法は、請求項１〜６のいずれか一つに記載の発明において、前記半導体基板は炭化珪素でできており、前記エッチング液は溶融ＫＯＨであることを特徴とする。
【００１５】
この発明によれば、半導体基板上にｐ型エピタキシャル層と第１のｎ型エピタキシャル層を積層してエッチングを行うことによって、第１のｎ型エピタキシャル層の結晶欠陥部分に、第１のｎ型エピタキシャル層とｐ型エピタキシャル層の境界部分で括れたエッチピットができる。その状態で、さらに、第２のｎ型エピタキシャル層を積層することによって、ｐ型エピタキシャル層中のエッチピットの底部が埋まる前に、エッチピットの括れ部分が塞がるため、ｐ型エピタキシャル層中に空隙を残して、エッチピットを埋めることができる。その空隙によって、結晶欠陥が第１および第２のエピタキシャル層中に伝播するのを防ぐことができる。
【発明の効果】
【００１６】
本発明にかかる単結晶ウェハの製造方法によれば、作業時間とコストの増大を抑えた簡便な方法で、結晶欠陥密度の低いエピタキシャル膜を有する単結晶ウェハを製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照して、この発明にかかる単結晶ウェハの製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００１８】
実施の形態１．
図１〜図６は、この発明の実施の形態１にかかる単結晶ウェハの製造方法を説明するための断面図である。このうち、図３は、エッチピットの形状を説明するための要部断面図である。まず、例えば気相ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ型ＳｉＣ基板１の上にｐ型エピタキシャル層２を成膜する。このときの成膜条件は、一般的な条件である。特に限定しないが、例えば、温度１６００℃、圧力８０Ｔｏｒｒ、Ｈ2流量２０ｓｌｍ、ＳｉＨ4流量６７ｃｃｍ、Ｃ3Ｈ8流量１１ｃｃｍ、ＴＭＡ（Ｔｒｉ−Ｍｅｔｈｙｌ−Ａｌｕｍｉｎｕｍ）流量０．１ｃｃｍである。
【００１９】
続いて、例えば気相ＣＶＤ法においてドーパントを変えて、ｐ型エピタキシャル層２の上にｎ型エピタキシャル層３を成膜する（図１）。このときの成膜条件は、一般的な条件である。特に限定しないが、例えば、ＴＭＡに代えてＮ2を流量１００ｃｃｍで流す。その他の条件は、ｐ型エピタキシャル層２の成膜条件と同じでよい。この状態では、貫通刃状転位４が、基板１からｐ型エピタキシャル層２およびｎ型エピタキシャル層３を貫通してｎ型エピタキシャル層３の表面まで伸びている。
【００２０】
ここで、ｐ型エピタキシャル層２の濃度および膜厚は、それぞれ、例えば１０14〜１０20ｃｍ-3程度および０．１〜１０μｍ程度の範囲にあればよい。また、ｎ型エピタキシャル層３の濃度は、例えば１０14〜１０19ｃｍ-3程度の範囲にあればよい。ｎ型エピタキシャル層３の膜厚は、続くエッチング工程の処理条件によって変わるが、例えば０．５〜１．５μｍ程度の範囲にあるのが望ましい。
【００２１】
次いで、例えば、エッチング液として溶融ＫＯＨを用いて５００℃で１分間のエッチングを行う。これによって、ｎ型エピタキシャル層３の表面がエッチングされる。そして、貫通刃状転位４の部分にエッチピット５が形成される（図２）。図３に、形成されたエッチピット５を拡大して示す。図３に示すように、エッチピット５の深さは、ｎ型エピタキシャル層３を貫通してｐ型エピタキシャル層２が浅く窪む程度である。エッチング条件は、上述した条件に限らず、このような深さのエッチピット５が形成されるような条件であればよい。
【００２２】
ここで、ｐ型エピタキシャル層２のａ軸方向のエッチング速度は、ｎ型エピタキシャル層３のａ軸方向のエッチング速度よりも大きい。この速度差に起因して、表１に示すように、エッチピット５は、ｎ型エピタキシャル層３よりもｐ型エピタキシャル層２において大きく形成される。このａ軸方向のエッチング速度の差は、エピタキシャル層の極性に依存し、不純物濃度には依存しない。
【００２３】
【表１】
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【００２４】
従って、図３に示すように、エッチピット５は、ｎ型エピタキシャル層３の表面からエッチピット５の底部へ向かって、ｎ型エピタキシャル層３中で徐々に狭くなり、ｐ型エピタキシャル層２中で再び広くなって、ｐ型エピタキシャル層２中で底となる。つまり、エッチピット５の、ｎ型エピタキシャル層３とｐ型エピタキシャル層２との境界部分に、括れた形状の部分（以下、括れ部とする）６ができる。
【００２５】
上述したような括れ部６を有するエッチピット５を形成するには、エッチング終了時にｎ型エピタキシャル層３が残った状態で、エッチピット５の底部がｐ型エピタキシャル層２中に達している必要がある。例えば溶融ＫＯＨを用いたエッチングの場合、そのエッチング速度は、無転位部より転位部の方が大きい。エッチング温度５００℃のときのＫＯＨエッチングの時間とエッチング深さ・大きさとの関係、エッチング時間１分間のときのＫＯＨエッチングの温度とエッチング深さ・大きさとの関係を、それぞれ、図７および図８に示す。
【００２６】
図７および図８において、貫通刃状転位部エッチング深さ（□のプロット）と通常部エッチング深さ（▲のプロット）を比較することにより明らかなように、エッチング温度が高いほど、またエッチング時間が長いほど、転位部と無転位部とのエッチング速度の差が広がる。従って、高温で長時間の溶融ＫＯＨエッチングを行うことは、プロセス余裕を増す点で有利である。
【００２７】
その一方で、ｎ型エピタキシャル層３にできるエッチピット５が拡大してしまうため、後のエピタキシャル成長工程においてエッチピット５の括れ部６を塞ぐ際に、塞ぐ必要のある領域が広くなるという点で不利である。これらのことを考慮すると、望ましくは、ｎ型エピタキシャル層３の膜厚を０．５〜１．５μｍにするのがよい。そして、溶融ＫＯＨエッチングを、４００〜５００℃で１〜２分間、行うのが適当である。
【００２８】
エッチングによるエッチピット５の形成後、例えば気相ＣＶＤ法により、ｎ型エピタキシャル層３（第１のｎ型エピタキシャル層３とする）の上にさらにｎ型エピタキシャル層７（第２のｎ型エピタキシャル層７とする）を成膜する（図４）。なお、２つのｎ型エピタキシャル層３，７を区別するため、下層のｎ型エピタキシャル層３を第１のｎ型エピタキシャル層３とし、上層のｎ型エピタキシャル層７を第２のｎ型エピタキシャル層７とする。
【００２９】
第２のｎ型エピタキシャル層７の成膜条件は、一般的な条件であり、例えば第１のｎ型エピタキシャル層３を成膜するときと同じでよい。第２のｎ型エピタキシャル層７のエピタキシャル成長時に、エッチピット５の括れ部６が横方向に成長する。それによって、ｐ型エピタキシャル層２中のエッチピット５の底部が埋まる前に、エッチピット５の括れ部６が塞がる。つまり、ｐ型エピタキシャル層２中に空隙８を残して、エッチピット５が第２のｎ型エピタキシャル層７により埋められる。
【００３０】
ｎ型ＳｉＣ基板１から伸びる貫通刃状転位４は、ｐ型エピタキシャル層２中の空隙８によって止り、第１のｎ型エピタキシャル層３および第２のｎ型エピタキシャル層７へは伝播しない。つまり、貫通刃状転位４が第１のｎ型エピタキシャル層３および第２のｎ型エピタキシャル層７へは伝播するのを防ぐことができる。第２のｎ型エピタキシャル層７の成膜直後では、第２のｎ型エピタキシャル層７の表面に、エッチピット５に起因する凹部が残っている。
【００３１】
そこで、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理により、第２のｎ型エピタキシャル層７の表面を研磨して平坦にする（図５）。また、ｐ型の層（ｐ型エピタキシャル層２）がｎ型ＳｉＣ基板１と第１および第２のｎ型エピタキシャル層３，７の間に挟まれているので、例えばＣＭＰ処理により、ｎ型ＳｉＣ基板１およびｐ型エピタキシャル層２を研磨してなくす。以上のようにして、従来よりも転位の少ない第１のｎ型エピタキシャル層３と第２のｎ型エピタキシャル層７からなるｎ型のＳｉＣ単結晶ウェハが得られる（図６）。
【００３２】
実施の形態２．
図９〜図１１は、この発明の実施の形態２にかかる単結晶ウェハの製造方法を説明するための断面図である。まず、実施の形態１と同様にして、ｎ型ＳｉＣ基板１上にｐ型エピタキシャル層２および第１のｎ型エピタキシャル層３を順次、エピタキシャル成長させ（図１）、例えば溶融ＫＯＨを用いてエッチングを行ってエッチピット５を形成する（図２）。エピタキシャル成長条件やエッチング条件は、実施の形態１と同様である。
【００３３】
続いて、燐イオン（Ｐ）または窒素イオン（Ｎ）を、ｐ型エピタキシャル層２（図２参照）を覆う深さにイオン注入し、活性化処理を行う。これによって、ｎ型ＳｉＣ基板１と第１のｎ型エピタキシャル層３の間のｐ型エピタキシャル層２がｎ型に転換し、ｎ型層１２となる（図９）。続いて、実施の形態１と同様にして、第２のｎ型エピタキシャル層７を成膜し、ｎ型層１２中に空隙８を残して、エッチピットを第２のｎ型エピタキシャル層７で埋める（図１０）。続いて、第２のｎ型エピタキシャル層７の表面を研磨して平坦にする（図１１）。以上のようにして、従来よりも転位の少ないｎ型のＳｉＣ単結晶ウェハが得られる。
【００３４】
ここで、ｐ型エピタキシャル層２の導電型を転換するためのイオン注入を行うタイミングとしては、溶融ＫＯＨエッチング処理の直後が望ましい。その理由は、注入深さが浅い方が注入ダメージを軽減することができるからであり、第２のｎ型エピタキシャル層７を積層する前の方が注入深さを浅くできるからである。しかし、イオン注入によるダメージの回復を十分に行うことができれば、溶融ＫＯＨエッチング処理を行った後であれば、いつイオン注入を行ってもよい。
【００３５】
以上説明したように、実施の形態によれば、ｐ型層とｎ型層のエッチング速度の違いを利用して、エピタキシャル層２，３中に括れ部６を有するエッチピット５を形成し、さらにエピタキシャル成長を行うことによって、エッチピット５の底部を空隙８として残したままエッチピット５が埋まる。ＳｉＣ基板１から伸びる転位４は、その空隙８で止るので、転位４がエピタキシャル層３，７中に伝播するのを防ぐことができる。従って、作業時間とコストの増大を抑えた簡便な方法で、転位密度の低いエピタキシャル層３，７からなるＳｉＣ単結晶ウェハを製造することができる。
【００３６】
本発明者が、実施の形態１または２の方法で製造したＳｉＣ単結晶ウェハの貫通刃状転位の密度を調べたところ、いずれも、従来のウェハのおよそ１／１００であった。また、実施の形態１または２の方法で製造したＳｉＣ単結晶ウェハを用いてＳｉＣデバイスを作製したところ、デバイス特性が向上し、また、製造歩留まりが改善した。
【００３７】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、本発明は、ＳｉＣ単結晶ウェハの製造に限らず、その他の半導体単結晶ウェハの製造にも適用できる。
【産業上の利用可能性】
【００３８】
以上のように、本発明にかかる単結晶ウェハの製造方法は、転位密度の低い単結晶ウェハを製造するのに有用であり、特に、パワー半導体素子の製造に用いられるＳｉＣ単結晶ウェハを製造するのに適している。
【図面の簡単な説明】
【００３９】
【図１】この発明の実施の形態１にかかる単結晶ウェハの製造方法を説明するための断面図である。
【図２】この発明の実施の形態１にかかる単結晶ウェハの製造方法を説明するための断面図である。
【図３】この発明の実施の形態１にかかる単結晶ウェハの製造方法を説明するための断面図である。
【図４】この発明の実施の形態１にかかる単結晶ウェハの製造方法を説明するための断面図である。
【図５】この発明の実施の形態１にかかる単結晶ウェハの製造方法を説明するための断面図である。
【図６】この発明の実施の形態１にかかる単結晶ウェハの製造方法を説明するための断面図である。
【図７】ＫＯＨエッチングの時間とエッチング深さ・大きさとの関係を示す特性図である。
【図８】ＫＯＨエッチングの温度とエッチング深さ・大きさとの関係を示す特性図である。
【図９】この発明の実施の形態２にかかる単結晶ウェハの製造方法を説明するための断面図である。
【図１０】この発明の実施の形態２にかかる単結晶ウェハの製造方法を説明するための断面図である。
【図１１】この発明の実施の形態２にかかる単結晶ウェハの製造方法を説明するための断面図である。
【符号の説明】
【００４０】
１  ｎ型ＳｉＣ基板
２  ｐ型エピタキシャル層
３  第１のｎ型エピタキシャル層
４  貫通刃状転位
５  エッチピット
７  第２のｎ型エピタキシャル層
８  空隙
１２  ｎ型層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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