(57)【要約】【課題】リソグラフィの解像限界以下の配線パターンと、それ以外の任意の寸法の配線パターン等を簡易に形成することが可能な半導体装置の製造方法を提供する。【解決手段】被エッチング部材であるポリシリコン膜２５上に第１ハードマスク３０が形成され、更にこの上にアモルファスシリコンからなる第２ハードマスク４０が形成される。第２ハードマスク４０の所望の一部にボロン等のイオン注入を行った後、第２ハードマスク４０をマスクとして第１ハードマスク３０をエッチングする。ウエットエッチングにより第２ハードマスク４０のイオン注入されていない部分をエッチング除去する。第１ハードマスク３０の側壁に側壁膜７０を形成した後、第２ハードマスク４０に覆われず上部が露出している第１ハードマスク３０を選択的にエッチング除去する。【選択図】図３
2008027978.tif 000002
【特許請求の範囲】
【請求項１】
被エッチング部材上に第１のハードマスクを形成する工程と、
前記第１のハードマスク上に第２のハードマスクを形成する工程と、
前記第２のハードマスクの一部にイオン注入を行ってイオン注入がされない部分との比較でウエットエッチングに対するエッチングレートを変化させるための改質を行う工程と、
前記第２のハードマスクをマスクとして前記第１のハードマスクをエッチングする工程と、
ウエットエッチングによりイオン注入されていない前記第２のハードマスクのみ選択的にエッチング除去する工程と、
前記第１のハードマスクの側壁に側壁膜を形成する工程と、
前記第２のハードマスクに覆われず上部が露出している第１のハードマスクを選択的にエッチング除去する工程と、
前記側壁膜及び前記第１のハードマスクをマスクとして前記被エッチング部材をエッチング除去する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記側壁膜は、前記エッチング除去する工程においてエッチングされず残存した前記第２のハードマスクの側壁にも形成される請求項１記載の半導体装置の製造方法。
【請求項３】
前記イオン注入を行う工程は、前記第２のハードマスクをパターニングした後に、前記一部以外の部分にマスクを形成して実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
被エッチング部材上に第１のハードマスクを形成する工程と、
前記第１のハードマスク上に第２のハードマスクを形成する工程と、
前記第２のハードマスクの一部にイオン注入を行ってイオン注入がされない部分との比較でウエットエッチングに対するエッチングレートを変化させるための改質を行う工程と、
前記第２のハードマスクの側壁に側壁膜を形成する工程と、
ウエットエッチングにより、イオン注入されていない前記第２のハードマスクのみ選択的にエッチング除去する工程と、
前記第２のハードマスク及び前記側壁膜をマスクとして前記第１のハードマスクをエッチングする工程と、
前記第１のハードマスクをマスクとして前記被エッチング部材をエッチング除去する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
ハードマスクの側壁に沿った閉ループ形状の側壁膜を形成するとともに、マスクを用いて前記ハードマスクの一部に対しイオン注入を行った後前記一部を除いた前記ハードマスクをエッチング除去し、前記一部及び前記側壁膜をマスクとして被エッチング部材をエッチングしてなる配線層を備え、
前記配線層は、前記一部及び前記側壁膜に由来して形成される幅広部と、前記側壁膜のみに由来して形成される配線部とを有し、
前記配線部は、その輪郭のばらつきの大きさが、前記幅のばらつきの大きさよりも大きく、
前記幅広部の輪郭と、前記配線部の輪郭とは、その前記閉ループ形状の内周において、垂直又は鈍角に交差し、
前記配線部の前記閉ループ形状に沿った外周は、前記一部の境界付近も含め同一直線状に形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであり、特に、いわゆる側壁転写プロセスを用いて被エッチング部材をエッチングする半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体製造プロセスにおいて配線パターン（ラインアンドスペース）を形成する場合、フォトリソグラフィマスクを用いてレジストを現像することでレジストにパターンを転写した後、これをマスクとして被エッチング材をエッチングしてエッチング処理を行うのが一般的である。
【０００３】
半導体装置の微細化の要求により、リソグラフィの解像限界以下の配線パターンの形成が必要になってきているが、これを実現する方法として、所謂レジストスリミング方法が知られている（例えば、特許文献１参照）。この方法は、レジストの現像後、レジスト、又はレジストをマスクとしてエッチングされた犠牲膜等に等方性エッチングを施すことにより、リソグラフィの解像限界以下のパターンを形成するものである。
【０００４】
他の方法として、いわゆる側壁転写プロセスが知られている。この方法は、配線材料の上にハードマスク更にはレジストを形成した後レジストスリミングを施し、その後ハードマスクをレジストをマスクとしてエッチングする。レジストを剥離した後、ハードマスク側壁に側壁膜となる薄膜を堆積させ、異方性エッチング等を用いることでハードマスク側壁に側壁膜を形成する。そして、異方性エッチングもしくは等方性エッチングより選択的にハードマスクのみを除去して側壁膜は残すようにする。そして、この側壁膜をマスクとして配線材料を加工する。この方法によれば、リソグラフィの解像限界の制限を受けるハードマスクの寸法よりも小さい幅を有するラインアンドスペースを形成することが可能になる。
【０００５】
しかし、この側壁転写プロセスでは、全て側壁膜で形成された配線パターンとなるため、任意の寸法の配線や、コンタクトを取るために配線途中で広くなったパターン等を容易に形成することできない。例えば、ＮＡＮＤ型フラッシュメモリ等を例にとると、メモリセルアレイではリソグラフィの解像限界以下の微細な配線パターンを形成し、周辺回路等ではリソグラフィの解像度に沿った通常の配線パターンを形成することが要求される。従って、側壁転写プロセスにより微細パターンを形成する領域と、レジストパターンに沿った転写を行う領域とにおいて、別々のリソグラフィを実行する必要が生じる。例えば特許文献２では、任意の寸法の配線やコンタクトを取るための手法を開示しているが、この手法では、そのような配線を別途独立のフォトリソグラフィにより形成するため、工程数が増加して製造コストの増加を招く虞があると共に、そうした別途独立のフォトリソグラフィの位置合せも困難であるという問題がある。このように、リソグラフィの解像限界以下の配線パターンと、それ以外の任意の寸法の配線パターン或いはコンタクトを簡易に形成する方法がなく、製造コストの増加等の問題を招いていた。
【特許文献１】特開２００１−２６５０１１号公報（段落０００８、図６等）
【特許文献２】米国特許第６４７５８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、リソグラフィの解像限界以下の配線パターンと、それ以外の任意の寸法の配線パターン等を簡易に形成することが可能な半導体装置の製造方法、及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体装置の製造方法は、被エッチング部材上に第１のハードマスクを形成する工程と、前記第１のハードマスク上に第２のハードマスクを形成する工程と、前記第２のハードマスクの一部にイオン注入を行ってイオン注入がされない部分との比較でウエットエッチングに対するエッチングレートを変化させるための改質を行う工程と、前記第２のハードマスクをマスクとして前記第１のハードマスクをエッチングする工程と、ウエットエッチングによりイオン注入されていない前記第２のハードマスクのみ選択的にエッチング除去する工程と、前記第１のハードマスクの側壁に側壁膜を形成する工程と、前記第２のハードマスクに覆われず上部が露出している第１のハードマスクを選択的にエッチング除去する工程と、前記側壁膜及び前記第１のハードマスクをマスクとして前記被エッチング部材をエッチング除去する工程とを備えたことを特徴とする。
【０００８】
また、この発明の他の一態様に係る半導体装置の製造方法は、被エッチング部材上に第１のハードマスクを形成する工程と、前記第１のハードマスク上に第２のハードマスクを形成する工程と、前記第２のハードマスクの一部にイオン注入を行ってイオン注入がされない部分との比較でウエットエッチングに対するエッチングレートを変化させるための改質を行う工程と、前記第２のハードマスクの側壁に側壁膜を形成する工程と、ウエットエッチングによりイオン注入されていない前記第２のハードマスクのみ選択的にエッチング除去する工程と、前記第２のハードマスク及び前記側壁膜をマスクとして前記第１のハードマスクをエッチングする工程と、前記第１のハードマスクをマスクとして前記被エッチング部材をエッチング除去する工程とを備えたことを特徴とする。
【０００９】
また、この発明の一態様に係る半導体装置は、ハードマスクの側壁に沿った閉ループ形状の側壁膜を形成するとともに、マスクを用いて前記ハードマスクの一部に対しイオン注入を行った後前記一部を除いた前記ハードマスクをエッチング除去し、前記一部及び前記側壁膜をマスクとして被エッチング部材をエッチングしてなる配線層を備え、前記配線層は、前記一部及び前記側壁膜に由来して形成される幅広部と、前記側壁膜のみに由来して形成される配線部とを有し、前記配線部は、その輪郭のばらつきの大きさが、前記幅のばらつきの大きさよりも大きく、前記幅広部の輪郭と、前記配線部の輪郭とは、その前記閉ループ形状の内周において、垂直又は鈍角に交差し、前記配線部の前記閉ループ形状に沿った外周は、前記一部の境界付近も含め同一直線状に形成されていることを特徴とする。
【発明の効果】
【００１０】
この発明によれば、リソグラフィの解像限界以下の配線パターンと、それ以外の任意の寸法の配線パターン等を簡易に形成することが可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１２】
具体的な実施の形態の説明の前に、本発明の実施の形態の概念を図２６〜図３５の工程図を参照して説明する。一例として、半導体基板１０上にシリコン酸化膜２０を介して形成されたポリシリコン膜２５を被エッチング部材としてエッチングするものとする。そして、領域１（図２６）においては、側壁転写プロセスを用いてリソグラフィの解像限界以下の配線パターンをポリシリコン膜２５により形成し、領域２では、それ以外の任意の幅の配線パターンを同時にポリシリコン膜２５により形成するものとする。
【００１３】
まず、図２６に示すように、被エッチング部材としてのポリシリコン膜２５上に、これをエッチングするために用いる第１ハードマスク３０を堆積する。この第１ハードマスク３０の上に更に、アモルファスシリコンやポリシリコンなど、イオン注入によりウエットエッチングに対するエッチングレートが変化する性質を有する材料からなる第２ハードマスク４０が形成される。この第２ハードマスク４０は、第１ハードマスク３０を所望のパターンにエッチングするために形成されるものである。
【００１４】
次に図２７に示すように、この第２ハードマスク４０の全面にレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト５０を形成する。一例として、領域１ではレジスト５０はリソグラフィの解像限界である最小線幅Ｗのラインアンドスペースを有し、ラインとスペースの間隔Ｗは略等しいものとする。
【００１５】
続いて図２８に示すように、等方性エッチングにより、このレジスト５０をスリミング処理して、フォトリソグラフィの解像限界以下の幅までレジスト５０を細化させる。続いて図２９に示すように、スリミング処理されたレジスト５０をマスクとした異方性エッチングにより、第２ハードマスク４０をエッチングする。エッチング後は、レジスト５０は剥離される。
【００１６】
そして、図３０に示すように、第２ハードマスク４０のうち側壁転写プロセスによりリソグラフィの解像限界以下のラインアンドスペースパターンを形成したい領域（ここでは領域１とする）にのみレジスト６０を形成し、このレジスト６０をマスクとして不純物イオン（ボロン（Ｂ）、リン（Ｐ）、砒素（Ａｓ）又は二フッ化ボロン（ＢＦ２）が好ましい）を第２ハードマスク４０に注入する。これにより、レジスト６０で覆われずイオン注入を受けた第２ハードマスク４０Ｂは、レジスト６０で覆われイオン注入を受けなかった第２ハードマスク４０に比べ、アルカリ系溶液を用いたウエットエッチングに対するエッチングレートが小さいものとされる。
【００１７】
続いて、このレジスト６０を剥離した後、図３１に示すように、第２ハードマスク４０、４０Ｂをマスクとした異方性エッチングにより、第１ハードマスク３０をエッチングする。その後、図３２に示すように、アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第２ハードマスク４０を選択的に除去し、イオン注入がされた第２ハードマスク４０Ｂは残存させる。
【００１８】
その後、第１ハードマスク３０の上面、側壁も含めた全面に、側壁材料膜をＣＶＤ法等により堆積させる。その後異方性エッチングにより、第１ハードマスク３０、及び残存した第２ハードマスク４０Ｂの側壁のみに側壁材料膜が残るようにエッチングし、この残存された膜が図３３に示すように側壁膜７０とされる。  続いて、図３４に示すように、ウエットエッチングを用い、領域１において側壁膜７０の間に挟まれ上部が露出した第１ハードマスク３０をエッチング除去する。一方、領域２において第２ハードマスク４０Ｂにより覆われた第１ハードマスク３０はエッチングされず残存する。これにより、領域１においては、側壁膜７０のみが残存する。図３５に示すように、この側壁膜７０をマスクとしたエッチングにより被エッチング部材としてのポリシリコン膜２５がエッチングされて、リソグラフィの解像限界以下の配線パターンが領域１に形成される。一方、領域２では、第１ハードマスク３０がエッチングされず残存され、これが側壁膜７０と共にエッチングマスクとされる。従って、領域２においては任意の幅の配線パターン及びコンタクトフリンジ領域をメモリセルアレイ領域における側壁転写プロセスによる配線パターン（リソグラフィの解像限界以下の配線パターン）と同一の工程で形成することができる。
【００１９】
［第１の実施の形態］
本発明の第１の実施の形態に係る半導体装置の製造方法を、図１Ａ〜６Ｂを参照して説明する。以下の例では、半導体基板１０上にシリコン酸化膜２０を介して形成されたポリシリコン膜２５を被エッチング部材としてエッチングするものとする。そして、メモリセルアレイ領域においては側壁転写プロセスを用いてリソグラフィの解像限界以下の配線パターンをポリシリコン膜２５により形成し、周辺回路部分には、それ以外の任意の幅の配線パターン又はコンタクトフリンジ領域を同時にポリシリコン膜２５により形成するものとする。
【００２０】
まず、図１Ａに示すように、被エッチング部材としてのポリシリコン膜２５上に、これをエッチングするために用いる第１ハードマスク３０を堆積する。第１ハードマスク３０は、この例では、下から順にシリコン窒化膜（ＳｉＮ）３３、ＢＳＧ膜３４、ＴＥＯＳ膜３５、シリコン窒化膜３６、ＢＳＧ膜３７、ＴＥＯＳ膜３８を堆積することにより形成されるものとする。これはあくまでも一例であり、エッチング条件やマスク材料等を考慮して、様々な形式（層数、各層の厚さ、材料等）のものが用いられ得る。
【００２１】
第１ハードマスク３０のうち、ＢＳＧ膜３７、ＴＥＯＳ膜３８は、後述するように、側壁膜を形成するための側壁形成膜として機能するものである。この第１ハードマスク３０の上に更に、アモルファスシリコンからなる第２ハードマスク４０が形成される。この第２ハードマスク４０は、ＢＳＧ膜３７及びＴＥＯＳ膜３８（側壁形成膜）を含む第１ハードマスク３０を所望のパターンにエッチングするために形成されるものである。側壁形成膜は、ここではＢＳＧ膜３７及びＴＥＯＳ膜３８としたが、本発明はこれに限定されるものではなく、同一の効果が得られる範囲で様々に変更が可能である。また、第２のハードマスク４０としては、アモルファスシリコンの代わりに、ポリシリコンなどイオン注入によりウエットエッチングに対するエッチングレートが変化する性質を有する材料により側壁膜７０を形成することも可能であり、これは、以降の実施の形態において同様である。
【００２２】
次に図１Ｂに示すように、この第２ハードマスク４０の全面に反射防止膜（図示せず）とレジストを塗布した後、フォトリソグラフィ法により、所望のパターンにレジストを現像し、所望のパターン形状を有するレジスト５０を形成する。この例では、メモリセルアレイ領域ではレジスト５０は最小線幅Ｗのラインアンドスペースを有し、ラインとスペースの間隔Ｗは略等しいものとする。
【００２３】
続いて図１Ｃに示すように、等方性エッチングにより、図示しない反射防止膜をエッチングすると同時にレジスト５０をスリミング処理して、フォトリソグラフィの解像限界以下の幅までレジスト５０を細化させる。ここでは例えば、メモリセルアレイ部分でのライン幅が１／２Ｗ、スペース幅が３／２Ｗになるようにする。なお、周辺回路部分におけるレジスト５０の寸法も細化される。続いて図１Ｄに示すように、スリミング処理されたレジスト５０をマスクとした異方性エッチングにより、第２ハードマスク４０をエッチングする。エッチング後は、レジスト５０は剥離される。
【００２４】
そして、図２Ａに示すように、第２ハードマスク４０のうち側壁転写プロセスによりリソグラフィの解像限界以下のラインアンドスペースパターンを形成したい領域（ここではメモリセルアレイの部分）にのみレジスト６０を形成し、このレジスト６０をマスクとして不純物イオン（ボロン（Ｂ）、リン（Ｐ）、砒素（Ａｓ）又は二フッ化ボロン（ＢＦ２）が好ましい）を第２ハードマスク４０に注入する。一例として、イオン注入がされるハードマスク４０Ｂにおける不純物濃度が１×１０２０ｃｍ−３となるようにイオン注入条件を調整する。これにより、レジスト６０で覆われずイオン注入を受けた第２ハードマスク４０Ｂは、レジスト６０で覆われイオン注入を受けなかった第２ハードマスク４０に比べ、アルカリ系溶液を用いたウエットエッチングに対するエッチングレートが低いものとされる。
【００２５】
続いて、このレジスト６０を剥離した後、図２Ｂに示すように、第２ハードマスク４０、４０Ｂをマスクとした異方性エッチングにより、第１ハードマスク３０のうち、側壁形成膜となるＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチングする。その後、図２Ｃに示すように、アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第２ハードマスク４０を選択的に除去し、イオン注入がされた第２ハードマスク４０Ｂは残存させる。アルカリ系溶液によるウエットエッチングでは、酸化膜、窒化膜に対する選択比も高いため、側壁形成材であるＴＥＯＳ膜３８、及びＢＳＧ膜３７、及び下地層のシリコン窒化膜３６にはなんら悪影響を与えない。この方法により、メモリセルアレイの第２ハードマスク４０のみを容易に且つ、他への副作用を生じることなく除去することができる。
【００２６】
その後、第１ハードマスク３０上の全面に、エッチングされたＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁、及び第２ハードマスク４０Ｂの上面も含め、アモルファスシリコン膜をＣＶＤ法により堆積させる。その後異方性エッチングにより、ＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁、第２ハードマスク４０Ｂの側壁のみにアモルファスシリコン膜が残るようにエッチングし、この残存された膜が図３に示すように側壁膜７０（アモルファスシリコン膜）とされる。側壁膜７０は、周辺回路領域において、ＴＥＯＳ膜３８及びＢＳＧ膜３７が次工程（図４）でエッチングされることを防止するため、第２ハードマスク４０Ｂの側壁にまで到達していることが望ましい。
メモリセルアレイ領域においてＴＥＯＳ膜３８及びＢＳＧ膜３７は解像限界に従う最小線幅Ｗの半分の１／２Ｗ程度の幅にエッチングされている。従ってここでは、側壁膜７０の幅が１／２Ｗ程度になるよう、アモルファスシリコンの堆積厚さ、エッチング条件等を設定する。
【００２７】
続いて、図４に示すように、希フッ酸などのウエットエッチングを用い、メモリセルアレイ領域において側壁膜７０の間に挟まれ上部が露出したＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチング除去する。一方、周辺回路領域において第２ハードマスク４０Ｂにより覆われたＴＥＯＳ膜３８及びＢＳＧ膜３７はエッチングされず残存する。これにより、メモリセルアレイ領域においては、１／２Ｗの幅の側壁膜７０のみがスペース幅１／２Ｗでシリコン窒化膜３６上に残存する。このような側壁膜７０のみをマスクとしたエッチングにより、ライン幅１／２Ｗ、スペース幅１／２Ｗのリソグラフィの解像限界以下の配線パターンがメモリセルアレイ領域に形成される。一方、周辺回路領域では、第２ハードマスク４０Ｂ及び側壁膜７０により覆われたＴＥＯＳ膜３８及びＢＳＧ膜３７がエッチングされず残存され、これが側壁膜７０と共にエッチングマスクとされる。従って、レジスト５０（図１Ｃ）において任意の幅を設定することにより、周辺回路領域においては任意の幅の配線パターン及びコンタクトフリンジ領域をメモリセルアレイ領域における側壁転写プロセスによる配線パターン（リソグラフィの解像限界以下の配線パターン）と同一の工程で形成することができる。
【００２８】
その後、図５Ａに示すように、アモルファスシリコンからなる側壁膜７０、及び同様にアモルファスシリコンからなる第２ハードマスク４０Ｂをマスクとした異方性エッチングにより、シリコン窒化膜３６をエッチングする。このとき第２ハードマスク４０Ｂもエッチング除去されて無くなるような膜厚に第２ハードマスク４０Ｂを設定しておくことが好ましい。
【００２９】
更に側壁膜７０をマスクとしてエッチングを継続し、図５Ｂに示すようにＴＥＯＳ膜３５及びＢＳＧ膜３４のエッチングを行う。周辺回路領域では、第２ハードマスク４０Ｂが除去された下地層のＴＥＯＳ膜３８、ＢＳＧ膜３７及びシリコン窒化膜３６もエッチングされるが、完全にシリコン窒化膜３６がエッチングされないような膜厚設定及びエッチング条件の設定を行っておく事が好ましい。
【００３０】
続いて、図５Ｃに示すように、被エッチング部材であるポリシリコン膜２５の上のシリコン窒化膜３３をエッチングする。この時点では、少なくとも周辺回路領域において第１ハードマスク３０として残っている膜は、シリコン窒化膜３３、ＢＳＧ膜３４、及びＴＥＯＳ膜３５のみである。ただし、ＴＥＯＳ膜３５が除去され、ＢＳＧ膜３４のみがシリコン窒化膜３３上に残存するようにエッチング条件等を選定することが好適である。
【００３１】
次に、図６Ａに示すように、ＢＳＧ膜３４をマスクに被エッチング部材であるポリシリコン膜２５をエッチングし、更に図６Ｂに示すように、フッ酸ベーパー処理などシリコン酸化膜２０に対して選択比の高い条件でＢＳＧ膜３４のみ除去する。これにより、シリコン窒化膜３３をキャップ層としたポリシリコン膜２５が形成される。
【００３２】
このように、本実施の形態によれば、アモルファスシリコンからなる第２ハードマスク４０の所望の一部にボロン等の不純物イオンがイオン注入されることにより、リソグラフィの解像限界以下の配線パターンと、それ以外の任意の幅の配線パターンとを、同一のリソグラフィにより形成可能であり、従来に比べると格段にリソグラフィの難易度を低減することができる。
【００３３】
［第２の実施の形態］  次に、本発明の第２の実施の形態に係る半導体装置の製造方法を、図７〜図１３Ｂを参照して説明する。第１の実施の形態と同一の構成要素については同一の符号を付し、重複する説明は以下では省略する。また、以下の説明では、第１の実施の形態と同様に、半導体基板１０上にシリコン酸化膜２０を介して形成されたポリシリコン膜２５を被エッチング部材としてエッチングする。そして、メモリセルアレイ領域においては側壁転写プロセスを用いてリソグラフィの解像限界以下の配線パターンを形成し、周辺回路部分には、それ以外の任意の大きさの配線パターン又はコンタクトフリンジ領域を同時に形成するものとする。
【００３４】
まず、図７に示すように、第１の実施の形態と同様に、ポリシリコン膜２５上に、下から順にシリコン窒化膜（ＳｉＮ）３３、ＢＳＧ膜３４、ＴＥＯＳ膜３５、シリコン窒化膜３６、ＢＳＧ膜３７、ＴＥＯＳ膜３８からなる第１ハードマスク３０を堆積し、更にこの第１ハードマスク３０の上に、アモルファスシリコンからなる第２ハードマスク４０を堆積する。
【００３５】
次に、図８に示すように、レジスト８０をメモリセルアレイ領域にのみ形成し、レジスト８０をマスクとして、不純物イオン（ボロン（Ｂ）、リン（Ｐ）、砒素（Ａｓ）又は二フッ化ボロン（ＢＦ２）が好ましい）を周辺回路領域に存在する第２ハードマスク４０（４０Ｂ）に注入する。このように本実施の形態では、第２ハードマスク４０を所望のパターンにパターニングする前にイオン注入工程を実施する点で、第１の実施の形態がパターニング後にイオン注入を行うのと異なっている（図２Ａ）。この場合、第１の実施の形態と異なりパターンによる凹凸が無い状態でのリソグラフィとなる為、下地層（ＴＥＯＳ膜３８等）へのダメージも小さく、理想的な状況でリソグラフィを実行することが可能になる。イオン注入がされるハードマスク４０Ｂにおける不純物濃度が１×１０２０ｃｍ−３となるようにイオン注入条件を調整する点は、第１の実施の形態と同様である。
【００３６】
その後、第２ハードマスク４０、４０Ｂに所望のパターン形状を有するレジスト５０を形成した後（図９Ａ）、スリミング処理すること（図９Ｂ）などは、第１の実施の形態（図１Ｂ、図１Ｃ）と略同様である。
【００３７】
その後の工程（図９Ｂ〜図１３）は、図１Ｄ、図２Ｂ〜６Ｂと略同様である。すなわち、続いて図９Ｂに示すようにスリミング処理されたレジスト５０をマスクとした異方性エッチングにより、図９Ｃに示すように第２ハードマスク４０、４０Ｂをエッチングする。
【００３８】
続いて、図９Ｄに示すように、第２ハードマスク４０、４０Ｂをマスクとした異方性エッチングにより、第１ハードマスク３０の側壁形成膜となるＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチングする。その後、図１０に示すように、アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第２ハードマスク４０を選択的に除去し、イオン注入がされた第２ハードマスク４０Ｂは残存させる。アルカリ系溶液によるウエットエッチングでは、酸化膜、窒化膜に対する選択比も高いため、側壁形成材であるＴＥＯＳ膜３８、及びＢＳＧ膜３７、及び下地層のシリコン窒化膜３６にはなんら悪影響を与えない。この方法により、メモリセルアレイの第２ハードマスク４０のみを容易に且つ、副作用無く除去することができる。
【００３９】
その後、側壁膜７０を第１の実施の形態と同様に形成し（図１１Ａ）、メモリセルアレイ領域において側壁膜７０の間に挟まれたＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチング除去し（図１１Ｂ）、以後残存された側壁膜７０及び第１ハードマスク３０をマスクとして被エッチング部材としてのポリシリコン膜２５をエッチングする（図１２Ａ〜図１３Ｂ）。これらの詳細は第１の実施の形態の図５Ａ〜図６Ｂと略同様であるので、詳細な説明は省略する。このように、この第２の実施の形態によっても、リソグラフィの解像限界以下の配線パターンと、それ以外の任意の幅の配線パターンとを、同一のリソグラフィにより形成可能であり、従来に比べると格段にリソグラフィの難易度を低減することができる。
【００４０】
［第３の実施の形態］  次に、本発明の第３の実施の形態に係る半導体装置の製造方法を、図１４〜図１９Ｂを参照して説明する。上記の実施の形態と同一の構成要素については同一の符号を付し、重複する説明は以下では省略する。
【００４１】
この実施の形態においても、第１の実施の形態と同様に、半導体基板１０上にシリコン酸化膜２０を介して形成されたポリシリコン膜２５をエッチングして、メモリセルアレイ領域にはリソグラフィの解像限界以下の配線パターンを形成し、周辺回路部分には、それ以外の任意の大きさの配線パターン又はコンタクトフリンジ領域を同時に形成するものとする（周辺回路部分は、図１４〜図１９Ｂでは図示を省略する）。ただしこの実施の形態では、メモリセルアレイ領域だけでなく、メモリセルアレイ配線に直接接続する任意幅の配線パターンを形成する。このメモリセルアレイに直接つながる任意幅の部分は、メモリセルアレイ配線のコンタクトフリンジ領域として機能させることができる。  ずなわちこの実施の形態では、図１４に示すように、被エッチング部材であるポリシリコン膜２５上に、下から順にシリコン窒化膜（ＳｉＮ）３３、ＢＳＧ膜３４、ＴＥＯＳ膜３５、シリコン窒化膜３６、ＢＳＧ膜３７、ＴＥＯＳ膜３８からなる第１ハードマスク３０を堆積し、更にこの第１ハードマスク３０の上に、アモルファスシリコンからなる第２ハードマスク４０を堆積し、所望のパターンにパターニングした後スリミング処理する点は、上記の第１の実施の形態と同様である。引き出しフリンジ領域では、最小幅Ｗでない任意の大きさの第２ハードマスク４０が形成されている（図１４〜図１９Ｂにおいて、その右上付近には、引き出しフリンジ領域の表面に現れる第２ハードマスク４０その他の平面図を示している）。
【００４２】
ただし、この実施の形態では、図１５に示すように、イオン注入時のマスクとなるレジスト６０をメモリセルアレイ領域だけでなく引き出しフリンジ領域の第２ハードマスク４０の一部にも跨るように形成し、このレジスト６０をマスクとして不純物イオン（ボロン（Ｂ）、リン（Ｐ）、砒素（Ａｓ）又は二フッ化ボロン（ＢＦ２）が好ましい）を第２ハードマスク４０Ｂに注入する。すなわち、イオン注入が行われる領域と行われない領域との境界が、引き出しフリンジ領域内にある点で、本実施の形態は上記の他の実施の形態と異なっているものである。
【００４３】
続いて、このレジスト６０を剥離し、図１６に示すように、第２ハードマスク４０、４０Ｂをマスクとした異方性エッチングにより、第１ハードマスク３０の側壁形成膜となるＴＥＯＳ膜３８及びＢＳＧ膜３７をエッチングする。
【００４４】
その後、アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第２ハードマスク４０（メモリセルアレイ領域、及び引き出しフリンジ領域の一部）を選択的に除去し、イオン注入がされた第２ハードマスク４０Ｂは残存させる。第２ハードマスク４０Ｂは、エッチングにより引き出しフリンジ領域内で残存されたＴＥＯＳ膜３８及びＢＳＧ膜３７上の一部（レジスト６０が形成されなかった部分）に残存し、その他の上ではエッチング除去される。
【００４５】
その後、第１ハードマスク３０上の全面に、エッチングされたＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁、及び第２ハードマスク４０Ｂの上面も含め、アモルファスシリコン膜をＣＶＤ法により堆積させる。その後異方性エッチングにより、第２ハードマスク４０Ｂ、ＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁にのみにアモルファスシリコン膜が残るようにし、これが図１７Ａに示すように側壁膜７０（アモルファスシリコン膜）とされる（図１７Ａの右上に示すように、閉ループ形状に残る）。側壁膜７０の幅は、上記の実施の形態と同様に１／２Ｗ程度に設定する。
【００４６】
その後異方性エッチングにより、ＴＥＯＳ膜３８及びＢＳＧ膜３７を除去すると、図１７Ｂの状態となる。メモリセルアレイ領域では、上記の実施の形態と同様に、側壁膜７０のみが残存し、これがリソグラフィの解像限界以下（例えば１／２Ｗ）の配線パターン形成のためのマスクとなる。
【００４７】
一方、引き出しフリンジ領域では、露出したＴＥＯＳ膜３８及びＢＳＧ膜３７は残存した第２ハードマスク４０Ｂの直下にも潜り込むような形（第２ハードマスク４０Ｂが「庇」のような形状として残存する）でエッチング除去される。このエッチング除去されたＴＥＯＳ膜３８及びＢＳＧ膜３７の側壁に形成されていた側壁膜７０は残存し、これが引き出しフリンジ領域において、メモリセルアレイ領域の配線パターンに接続されるリソグラフィの解像限界以下の配線パターンとなる。
【００４８】
以後、第１の実施の形態と略同様にして、エッチングされたＴＥＯＳ膜３８、ＢＳＧ膜３７、及び側壁膜７０をマスクとして、図１８Ａ〜図１９Ｂのようにポリシリコン膜２５がエッチングされて配線パターンとされる。メモリセルアレイ領域にはリソグラフィの解像限界以下の配線パターンが形成される。一方引き出しフリンジ領域には、図１９Ｂ右上に示すように、リソグラフィの解像限界以下の配線パターン２５ａ、及びそれ以外の任意の幅の幅広の配線パターン（幅広部２５ｑ）が形成される。すなわち、幅広部２５ｑは、残存された第２ハードマスク４０Ｂとその周囲の側壁膜７０に由来して形成され、リソグラフィの解像限界以下の配線パターン２５ｐは、側壁膜７０のみに由来して形成され、この配線パターン２５ｐと幅広部２５ｑとが連続的に接続されて形成される。
【００４９】
本実施の形態の方法により形成される配線パターン２５ｐと幅広部２５ｑとは、形態上次の３つの特徴を有する。
【００５０】
第１の特徴は、幅広部２５ｑの輪郭と、前記配線部２５ｐの輪郭とは、その閉ループ形状の内周において、略垂直又は鈍角に交差することである。幅広部２５ｑが図１５に示すような大きなマスクに従うイオン注入により規定されるためである。図１９Ａに示すような配線パターン２５ｐ及び幅広部２５ｑを、配線パターン２５ｐ形成のための側壁転写プロセスと、幅広部２５ｑ形成のため配線パターン２５ｐの位置に合わせたフォトリソグラフィとにより形成する場合、レジストの現像時の歪みにより、幅広部２５ｑの輪郭と、前記配線部２５ｐの輪郭とは、その内周において、本実施の形態と異なり鋭角に交わる。
【００５１】
第２の特徴は、配線パターン２５ｐの閉ループ形状に沿った外周の直線は、幅広部２５ｑの外周の直線と略同一直線状に並ぶように形成されることである。幅広部２５ｑは、前述のように残存された第２ハードマスク４０Ｂとその周囲の側壁膜７０に由来して形成されるためである。
【００５２】
第３の特徴は、配線パターン２５ｐは、その輪郭のばらつきの大きさ（ＬＥＲ：Line Edge  Roughness）が、幅のばらつき（ＬＷＲ：Line Width  Roughness）の大きさよりも大きい（ＬＥＲ＞ＬＷＲ）ことである（図１９Ｃ（ａ））。側壁転写プロセスより配線パターン２５ｐを形成する場合、側壁膜が転写されるハードマスクはＬＷＲ＞ＬＥＲの関係になっているが、ハードマスクの側壁に形成された側壁膜７０は、側壁材の堆積膜厚のみがばらつきの要因となり、ほぼ幅の一定な配線になるためである。これに対し、通常のフォトリソグラフィにより配線パターンを形成する場合、レジスト起因の輪郭（エッジ）の位置のばらつきは、配線パターン２５ｐの左右両側の輪郭で各々独立に発生する。このため、ＬＷＲ＞ＬＥＲとなる（図１９Ｃ（ｂ）参照）。なお、この第３の特徴は、本実施の形態の場合に限定されるものではなく、一般的に側壁転写プロセスの側壁膜で得られた配線パターンにも現れる特徴である。
【００５３】
［第４の実施の形態］  次に、本発明の第４の実施の形態に係る半導体装置の製造方法を、図２０Ａ〜図２５Ｃを参照して説明する。上記の実施の形態と同一の構成要素については同一の符号を付し、重複する説明は以下では省略する。
【００５４】
上記の第１〜第３の実施の形態では、第２ハードマスク４０によりエッチングされた第１ハードマスク３０（具体的には側壁形成膜であるＴＥＯＳ膜３８及びＢＳＧ膜３７）の側壁に、アモルファスシリコンからなる側壁膜７０を形成していた。これに対し、本実施の形態では、第１ハードマスク３０の側壁ではなく、第２ハードマスク４０の側壁にシリコン窒化膜からなる側壁膜７０Ａを形成し、これを用いてリソグラフィの解像限界以下の配線パターンを形成している。以下、この製造方法を図面を参照して説明する。
【００５５】
まず、図２０Ａに示すように、半導体基板１０上にシリコン酸化膜２０を介して被エッチング部材としてのポリシリコン膜２５を形成し、その上にシリコン窒化膜３３、ＢＳＧ膜３７、及びＴＥＯＳ膜３８の３層からなる第１ハードマスク３０を形成する。この第１ハードマスク３０の上に、アモルファスシリコンからなる第２ハードマスク４０を形成する。
【００５６】
次に、図２０Ｂに示すように、この第２ハードマスク４０上にレジスト５０を形成し、これをマスクとして第２ハードマスク４０をエッチングする。また、引き出しフリンジ領域においては、引き出しフリンジは幅広のコンタクトフリンジと、これに繋がるリソグラフィの解像限界以下の配線パターン（メモリセルアレイ領域に接続されている）を有している。
【００５７】
次に、図２０Ｃに示すように、形成された第２ハードマスク４０をスリミング処理する。第２ハードマスク４０をスリミング処理する代わりに、上記の実施の形態と同様にレジスト５０をスリミング処理するのでもかまわない。
【００５８】
スリミング処理の後、図２１に示すように、リソグラフィの解像限界以下の配線を形成したい領域に、レジスト６０を形成し、これをマスクとしてそれ以外の部分に存在する第２ハードマスク４０Ｂに不純物イオン（（ボロン（Ｂ）、リン（Ｐ）、砒素（Ａｓ）又は二フッ化ボロン（ＢＦ２）が好ましい）を注入する。周辺回路領域及び引き出しフリンジ形成領域においては、図２１右上に示す平面図のように、引き出しフリンジ領域の一部及び周辺回路領域を開口とするようなレジスト６０を形成し、引き出しフリンジ領域の一部及び周辺回路領域の第２ハードマスク４０Ｂのみに不純物イオンが注入されるようにする。
【００５９】
次に、図２２に示すように、レジスト６０を剥離後、第２ハードマスク４０、４０Ｂの側壁に、シリコン窒化膜からなる側壁膜７０Ａを形成する。上記の実施の形態では、アモルファスシリコンを材料として側壁膜７０を形成していた。これに対しこの実施の形態では、アモルファスシリコンからなる第２ハードマスクに側壁膜７０Ａを形成する。このため、側壁膜７０Ａにはアモルファスシリコンに対しアルカリ系溶液によるウエットエッチングにおいて高い選択比を有するシリコン窒化膜を用いる。
【００６０】
続いて、図２３に示すように、アルカリ系溶液によるウエットエッチングにより、イオン注入がされていない第２ハードマスク４０を選択的に除去し、イオン注入がされた第２ハードマスク４０Ｂは残存させる。アルカリ系溶液によるウエットエッチングでは、酸化膜、窒化膜に対する選択比も高いため、側壁膜７０Ａ及び下地層のＴＥＯＳ膜３８にはなんら悪影響を与えない。メモリセルアレイ領域では、上記の実施の形態と同様、１／２Ｗのライン幅及びスペース幅で側壁膜７０Ａが残存してリソグラフィの解像限界以下の配線パターンが形成可能となる。一方、周辺回路領域においては、任意幅の太い配線パターンも形成可能とされる一方、引き出しフリンジ領域では、リソグラフィの解像限界以下の配線パターンと、これに接続される太い配線パターンが形成可能とされる。この太い配線パターンは、微細配線パターンのコンタクトフリンジとして利用することができる。
【００６１】
この後、図２４に示すように、残存された第２ハードマスク４０Ｂ、及び側壁膜７０Ａをマスクとして、ＴＥＯＳ膜３８、及びＢＳＧ膜３７がエッチングされる。続いて、図２５Ａに示すように、その下層のシリコン窒化膜３４が、側壁膜７０Ａと共にエッチング除去される。さらに、この残存された第１ハードマスク３０をマスクとして被エッチング部材であるポリシリコン膜２５が図２５Ｂのようにエッチングされる。最後に、図２５Ｃに示すように、フッ酸ベーパー処理などシリコン酸化膜２０に対して選択比の高い条件でＢＳＧ膜３４のみ除去することより、シリコン窒化膜３３をキャップ層としたポリシリコン膜２５からなる配線層が形成される。
【００６２】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、側壁膜７０、７０Ａとしてアモルファスシリコン膜又はシリコン窒化膜で形成する例を示したが、エッチング条件その他によっては、これ以外の材料、例えばシリコン酸化膜等を材料とすることも可能である。
【図面の簡単な説明】
【００６３】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１Ｃ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１Ｄ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２Ｃ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図５Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図５Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図５Ｃ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図６Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図６Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図７】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図８】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図９Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図９Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図９Ｃ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図９Ｄ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１１Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１１Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１２Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１２Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１２Ｃ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１３Ａ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１３Ｂ】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１４】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１５】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１６】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１７Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１７Ｂ】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１８Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１８Ｂ】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１８Ｃ】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１９Ａ】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１９Ｂ】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図１９Ｃ】本発明の第３の実施の形態に係る半導体装置の形態上の特徴を示す。
【図２０Ａ】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２０Ｂ】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２０Ｃ】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２１】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２２】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２３】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２４】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２５Ａ】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２５Ｂ】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２５Ｃ】本発明の第４の実施の形態に係る半導体装置の製造方法の一工程を示す。
【図２６】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【図２７】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【図２８】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【図２９】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【図３０】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【図３１】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【図３２】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【図３３】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【図３４】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【図３５】本発明の実施の形態に係る半導体装置の製造方法の概念を説明する工程図である。
【符号の説明】
【００６４】
１０・・・半導体基板、  ２５・・・ポリシリコン膜、３０・・・第１ハードマスク、  ３３・・・シリコン窒化膜、  ３４・・・ＢＳＧ膜、  ３５・・・ＴＥＯＳ膜、  ３６・・・シリコン窒化膜、  ３７・・・ＢＳＧ膜、  ３８・・・ＴＥＯＳ膜、  ４０・・・第２ハードマスク、  ５０、６０、８０・・・レジスト、  ７０、７０Ａ・・・側壁膜。
【図１Ａ】
2008027978.tif 000003
【図１Ｂ】
2008027978.tif 000004
【図１Ｃ】
2008027978.tif 000005
【図１Ｄ】
2008027978.tif 000006
【図２Ａ】
2008027978.tif 000007
【図２Ｂ】
2008027978.tif 000008
【図２Ｃ】
2008027978.tif 000009
【図３】
2008027978.tif 000010
【図４】
2008027978.tif 000011
【図５Ａ】
2008027978.tif 000012
【図５Ｂ】
2008027978.tif 000013
【図５Ｃ】
2008027978.tif 000014
【図６Ａ】
2008027978.tif 000015
【図６Ｂ】
2008027978.tif 000016
【図７】
2008027978.tif 000017
【図８】
2008027978.tif 000018
【図９Ａ】
2008027978.tif 000019
【図９Ｂ】
2008027978.tif 000020
【図９Ｃ】
2008027978.tif 000021
【図９Ｄ】
2008027978.tif 000022
【図１０】
2008027978.tif 000023
【図１１Ａ】
2008027978.tif 000024
【図１１Ｂ】
2008027978.tif 000025
【図１２Ａ】
2008027978.tif 000026
【図１２Ｂ】
2008027978.tif 000027
【図１２Ｃ】
2008027978.tif 000028
【図１３Ａ】
2008027978.tif 000029
【図１３Ｂ】
2008027978.tif 000030
【図１４】
2008027978.tif 000031
【図１５】
2008027978.tif 000032
【図１６】
2008027978.tif 000033
【図１７Ａ】
2008027978.tif 000034
【図１７Ｂ】
2008027978.tif 000035
【図１８Ａ】
2008027978.tif 000036
【図１８Ｂ】
2008027978.tif 000037
【図１８Ｃ】
2008027978.tif 000038
【図１９Ａ】
2008027978.tif 000039
【図１９Ｂ】
2008027978.tif 000040
【図１９Ｃ】
2008027978.tif 000041
【図２０Ａ】
2008027978.tif 000042
【図２０Ｂ】
2008027978.tif 000043
【図２０Ｃ】
2008027978.tif 000044
【図２１】
2008027978.tif 000045
【図２２】
2008027978.tif 000046
【図２３】
2008027978.tif 000047
【図２４】
2008027978.tif 000048
【図２５Ａ】
2008027978.tif 000049
【図２５Ｂ】
2008027978.tif 000050
【図２５Ｃ】
2008027978.tif 000051
【図２６】
2008027978.tif 000052
【図２７】
2008027978.tif 000053
【図２８】
2008027978.tif 000054
【図２９】
2008027978.tif 000055
【図３０】
2008027978.tif 000056
【図３１】
2008027978.tif 000057
【図３２】
2008027978.tif 000058
【図３３】
2008027978.tif 000059
【図３４】
2008027978.tif 000060
【図３５】
2008027978.tif 000061