(57)【要約】【課題】端部がストレート形状のワードラインに形成されるコンタクトプラグが基板と導通することが防止され、高集積で高歩留まりなＮＡＮＤ型不揮発性半導体記憶装置を提供する。【解決手段】基板３０１と、基板３０１表面部に所定間隔を空けて形成された素子分離絶縁膜と、基板３０１上の素子分離絶縁膜間に形成された第１の絶縁膜３０２と、第１の絶縁膜３０２上に形成された第１の電極層３０３と、第１の電極層３０３の一端領域上に形成された第２の絶縁膜３０４と、第２の絶縁膜３０４上に形成された第２の電極層３０５、３０６と、一端が第２の電極層３０５、３０６に掛かるように第１の電極層３０３上に形成されたコンタクトプラグ３１１と、を備える。【選択図】図３
2008198723.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面部に所定間隔を空けて形成された素子分離絶縁膜と、
前記半導体基板上の前記素子分離絶縁膜間に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたフローティングゲートと、
前記フローティングゲートの一端領域上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成されたコントロールゲートと、
一端が前記コントロールゲートに電気的に接続されるように前記フローティングゲートの表面上に形成されたコンタクトプラグと、
を備えることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板表面部に所定間隔を空けて列方向に沿って帯状に形成された複数の素子分離絶縁膜と、
前記半導体基板上の前記素子分離絶縁膜間に前記列方向に沿って帯状に形成された第１の絶縁膜と、
前記第１の絶縁膜上に所定間隔を空けて形成された複数のフローティングゲートと、
所定間隔を空けて前記列方向に直交する行方向に沿って前記フローティングゲート上に前記素子分離絶縁膜を跨ぐように帯状に形成された複数の第２の絶縁膜と、
前記第２の絶縁膜上に前記行方向に沿って帯状に形成されたコントロールゲートと、
前記コントロールゲートの上面及び側面に接触するコンタクトプラグと、
を備え、
前記コンタクトプラグ下方の前記フローティングゲートの前記列方向の長さは、前記コントロールゲートの前記列方向の長さよりも大きく、前記コンタクトプラグの下面と前記フローティングゲートの上面が接することを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
【請求項３】
前記コンタクトプラグの前記行方向の長さは前記フローティングゲートの前記行方向の長さよりも小さいことを特徴とする請求項２に記載のＮＡＮＤ型不揮発性半導体記憶装置。
【請求項４】
前記コンタクトプラグ下方の前記第１の絶縁膜の膜厚は、周辺回路部における高耐圧トランジスタのゲート絶縁膜の膜厚と同じであることを特徴とする請求項２又は３に記載のＮＡＮＤ型不揮発性半導体記憶装置。
【請求項５】
互いに隣接する２つの前記コントロールゲートの前記行方向の長さは異なることを特徴とする請求項２乃至４のいずれかに記載のＮＡＮＤ型不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性半導体記憶装置（例えばＮＡＮＤ型フラッシュメモリ）のワードライン端部には、上層の配線とのコンタクトをとるためのプラグが形成される（例えば特許文献１参照）。コンタクトプラグを形成する際の合わせずれを考慮して、ワードライン端部にはフリンジが設けられている。
【０００３】
素子の高集積化に伴う微細加工のため、変形照明（斜入射照明）等の照明方法によるリソグラフィ技術が用いられている。これは光軸の中心を外した位置に絞りを入れることによりレチクル（フォトマスク）に対し露光光束を斜めに入射させる方法であり、絞り形状により輪帯照明、四極照明などとも呼ばれ、解像度や焦点深度が向上する。
【０００４】
２極照明（ｄｉｐｏｌｅ）技術は一方方向に高解像度を有する。しかし、フリンジを設けるワードライン端部はフリンジを設けるため規則性が崩れるため、解像度が低下し、露光裕度が十分に確保できなくなる。これによりフリンジが隣接するワードラインと接触しワードライン間のショートが起こるおそれがある。微細なフリンジを形成することは困難であり、フリンジを形成するために別途リソグラフィ工程を追加することはコストがかかるため、フリンジを設けずワードライン端部をストレートな形状にして、コンタクトプラグを形成することが望まれる。
【０００５】
ワードライン端部にコンタクトプラグを形成する際、周辺回路の基板上コンタクトホールと一緒に加工することが製造コストの点で有利となる。ここで、周辺回路のコンタクトホールはメモリ領域より深い。そのため、周辺回路のコンタクトホール開口のためのエッチング条件に合わせてメモリ領域のコンタクトホールを形成すると、過剰なエッチングがかかり、コンタクトホールが基板に到達してしまい、そこにプラグを形成すると、プラグと基板が導通し、ショート不良を起こすという問題がある。
【特許文献１】特開２００６−１０８５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は端部がストレート形状のワードラインに形成されるコンタクトプラグが基板と導通することが防止された、高集積で高歩留まりなＮＡＮＤ型不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によるＮＡＮＤ型不揮発性半導体記憶装置は、半導体基板と、前記半導体基板表面部に所定間隔を空けて形成された素子分離絶縁膜と、前記半導体基板上の前記素子分離絶縁膜間に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたフローティングゲートと、前記フローティングゲートの一端領域上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたコントロールゲートと、一端が前記コントロールゲートに電気的に接続されるように前記フローティングゲートの表面上に形成されたコンタクトプラグと、を備えるものである。
【０００８】
また、本発明の一態様によるＮＡＮＤ型不揮発性半導体記憶装置は、半導体基板と、前記半導体基板表面部に所定間隔を空けて列方向に沿って帯状に形成された複数の素子分離絶縁膜と、前記半導体基板上の前記素子分離絶縁膜間に前記列方向に沿って帯状に形成された第１の絶縁膜と、前記第１の絶縁膜上に所定間隔を空けて形成された複数のフローティングゲートと、所定間隔を空けて前記列方向に直交する行方向に沿って前記フローティングゲート上に前記素子分離絶縁膜を跨ぐように帯状に形成された複数の第２の絶縁膜と、前記第２の絶縁膜上に前記行方向に沿って帯状に形成されたコントロールゲートと、前記コントロールゲートの上面及び側面に接触するコンタクトプラグと、を備え、前記コンタクトプラグ下方の前記フローティングゲートの前記列方向の長さは、前記コントロールゲートの前記列方向の長さよりも大きく、前記コンタクトプラグの下面と前記フローティングゲートの上面が接するものである。
【発明の効果】
【０００９】
本発明によれば、端部がストレート形状のワードラインに形成されるコンタクトプラグが基板と導通することが防止される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態によるＮＡＮＤ型不揮発性半導体記憶装置を図面に基づいて説明する。
【００１１】
図１に本発明の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の上面を示す。図１（ａ）はメモリセルアレイ端部、図１（ｂ）はメモリセルアレイ中央領域の上面を示す。ＮＡＮＤ型不揮発性半導体記憶装置は、所定間隔を空けて第１の方向（図中上下方向、列方向）に沿って形成された素子分離絶縁膜１０１、所定間隔を空けて第１の方向に直交する第２の方向（図中左右方向、行方向）に沿って形成されたワードラインＷＬ及びダミーワードラインＤＷＬ、ワードワインＷＬ端部にワードラインＷＬに掛かるように形成されたコンタクトプラグ１０２、コンタクトプラグ１０２の下受けとなるポリシリコン膜１０３を備える。ワードラインＷＬ端部はストレート形状になっている。また、隣接するワードラインＷＬは互いに異なる長さであり、コンタクトプラグ１０２は隣接するワードラインＷＬには掛からないように形成されている。
【００１２】
ダミーワードラインＤＷＬは、規則的なパターンに対して高い解像度を持つリソグラフィ技術を考慮して、ワードラインＷＬ端部にてワードラインＷＬの規則性が崩れないようにするために設けられるものである。メモリセルアレイ中央領域は一般的なＮＡＮＤ型不揮発性半導体記憶装置と同様の構成になっている。
【００１３】
図１に示すＡ−Ａ’線での縦断面（第２の方向に沿った第１の縦断面）を図２に、Ｂ−Ｂ’線での縦断面（第１の方向に沿った第２の縦断面）を図３に、Ｃ−Ｃ’線での縦断面（第２の方向に沿った第３の縦断面）を図４に、Ｄ−Ｄ’線での縦断面（第２の方向に沿った第４の縦断面）を図５に、Ｅ−Ｅ’線での縦断面（第１の方向に沿った第５の縦断面）を図６に、Ｆ−Ｆ’線での縦断面（第１の方向に沿った第６の縦断面）を図７に示す。
【００１４】
まず、図２を用いてメモリセルアレイ端部の構造について説明する。シリコン基板２０１には所定間隔を空けて素子分離絶縁膜２０２（図１における素子分離絶縁膜１０１に相当）が形成されており、素子分離絶縁膜２０２間のシリコン基板２０１上にはゲート絶縁膜２０３が形成されている。ゲート絶縁膜２０３上にはポリシリコン膜２０４が形成され、ポリシリコン膜２０４の側部にはスペーサ２０５が形成される。ゲート絶縁膜２０３は高耐圧系の周辺回路向けの膜厚の厚いゲート絶縁膜構造である。
【００１５】
シリコン基板２０１、素子分離絶縁膜２０２、ポリシリコン膜２０４及びスペーサ２０５を覆うようにシリコン窒化膜２０６が形成され、シリコン窒化膜２０６上には層間絶縁膜２０７が形成される。ポリシリコン膜２０４上には層間絶縁膜２０７及びシリコン窒化膜２０６を貫通してコンタクトプラグ２０８（図１におけるコンタクトプラグ１０２に相当）が形成されている。コンタクトプラグ２０９は、コンタクトプラグ２０８が掛かるワードラインに隣接するワードラインに掛かるコンタクトプラグ（図１におけるコンタクトプラグ１０２’に相当）である。
【００１６】
続いて図３を用いてメモリセルアレイ端部の構造について説明する。シリコン基板３０１上にゲート絶縁膜３０２が形成されている。ゲート絶縁膜３０２上に、所定間隔を空けて、ポリシリコン膜３０３、インターポリ絶縁膜３０４、ポリシリコン膜３０５、タングステンシリサイド膜３０６、シリコン窒化膜３０７が形成されている。ゲート絶縁膜３０２は周辺回路向けの膜厚の厚いゲート絶縁膜構造である。
【００１７】
ポリシリコン膜３０３はフローティングゲートとなり（メモリセルアレイ中央領域のフローティングゲートと同工程で成膜されたものであり、素子として動作するものではない）、ポリシリコン膜３０５及びタングステンシリサイド膜３０６はコントロールゲートとなる。このゲート構造の側部にはスペーサ（層間絶縁膜）３０８が形成される。シリコン基板３０１、スペーサ３０８、シリコン窒化膜３０７を覆うようにシリコン窒化膜３０９が形成され、シリコン窒化膜３０９上に層間絶縁膜３１０が形成される。コントロールゲート３０５、３０６及びフローティングゲート３０３に接するように、層間絶縁膜３１０、シリコン窒化膜３０９及び３０７を貫通して、コンタクトプラグ３１１（図１におけるコンタクトプラグ１０２、図２におけるコンタクトプラグ２０８に相当）が形成されている。これによりコンタクトプラグ３１１はコントロールゲート（ワードライン）と導通を取ることができる。
【００１８】
コンタクトプラグ３１１下方のポリシリコン膜３０３は、コンタクトプラグ３１１の下受け部となるように、他のポリシリコン膜３０３よりサイズが大きく形成されている。
【００１９】
図１におけるＣ−Ｃ’線での縦断面を示す図４を用いて、メモリセルアレイ中央領域の構造について説明する。シリコン基板４０１には上面位置がシリコン基板４０１上面より高い埋め込み型の素子分離絶縁膜４０２が所定間隔を空けて形成されており、素子分離絶縁膜４０２に挟まれたシリコン基板４０１上にゲート絶縁膜４０３が形成されている。ゲート絶縁膜４０３上にはフローティングゲートとなるポリシリコン膜４０４が形成されている。素子分離絶縁膜４０２及びポリシリコン膜４０４を覆うようにインターポリ絶縁膜４０５が形成される。インターポリ絶縁膜４０５は、下層の素子分離絶縁膜４０２及びポリシリコン膜４０４の形状に応じた凹凸形状になっている。
【００２０】
インターポリ絶縁膜４０５上にはコントロールゲートとなるポリシリコン膜４０６及びタングステンシリサイド膜４０７が形成されている。ポリシリコン膜４０６の下面は、下層のインターポリ絶縁膜４０５の形状に応じた凹凸形状になっている。タングステンシリサイド膜４０７上にはシリコン窒化膜４０８、４０９及び層間絶縁膜４１０が順次積層されている。
【００２１】
次に、図１におけるＤ−Ｄ’線での縦断面を示す図５を用いて、メモリセルアレイ中央領域の構造について説明する。シリコン基板５０１には所定間隔を空けて素子分離絶縁膜５０２が形成され、素子分離絶縁膜５０２間のシリコン基板５０１表面部には拡散層５０３が形成されている。拡散層５０３上にはゲート絶縁膜５０４が形成され、ゲート絶縁膜５０４及び素子分離絶縁膜５０２上には層間絶縁膜５０５、シリコン窒化膜５０６及び層間絶縁膜５０７が順次積層されている。
【００２２】
図１におけるＥ−Ｅ’線での縦断面を示す図６を用いて、メモリセルアレイ中央領域の構造について説明する。シリコン基板６０１表面部にはチャネル領域６０２を挟むように拡散層６０３が形成されている。シリコン基板６０１上にはゲート絶縁膜６０４が形成され、チャネル領域６０２上方のゲート絶縁膜６０４上には、フローティングゲートとなるポリシリコン膜６０５、インターポリ絶縁膜６０６、フローティングゲートとなるポリシリコン膜６０７及びタングステンシリサイド膜６０８、シリコン窒化膜６０９が順次積層されている。このゲート構造の側部には層間絶縁膜６１０が形成され、層間絶縁膜６１０及びシリコン窒化膜６０９上にはシリコン窒化膜６１１が形成される。シリコン窒化膜６１１上には層間絶縁膜６１２が形成される。
【００２３】
図１におけるＦ−Ｆ’線での縦断面を示す図７を用いて、メモリセルアレイ中央領域の構造について説明する。シリコン基板７０１上には素子分離絶縁膜７０２が形成されている。素子分離絶縁膜７０２の上部は凹凸形状になっており、凸部７０２ａ上にはインターポリ絶縁膜７０３、ポリシリコン膜７０４、タングステンシリサイド膜７０５、シリコン窒化膜７０６が順次積層されている。また、凹部上には層間絶縁膜７０７が形成され、層間絶縁膜７０７及びシリコン窒化膜７０６上にはシリコン窒化膜７０８が形成される。シリコン窒化膜７０８上には層間絶縁膜７０９が形成される。
【００２４】
このように、本実施形態によるＮＡＮＤ型不揮発性半導体記憶装置はワードラインＷＬ端部がストレート形状になっているため、一方方向に特化した光を用いて高解像度を得るリソグラフィ技術による加工に好適である。また、コンタクトプラグ２０８、３１１下方のゲート絶縁膜２０３、３０２が周辺回路向けの膜厚の厚いゲート絶縁膜構造となっているため、コンタクトホール形成時のプロセスダメージで絶縁膜破壊が起こるのが防止される。また、このコンタクトホールを周辺回路の基板上コンタクトホールと共に同一エッチング条件で開口する場合、周辺回路では層間絶縁膜をワードライン端部より深く開口するが、ワードラインＷＬ端部にはストッパとなるシリコン窒化膜２０６、３０７、３０９及びポリシリコン膜２０４、３０３が存在するため、ホールがシリコン基板２０１、３０１まで到達することが防止され、コンタクトプラグと基板との導通を防止することができ、高集積で高歩留まりなＮＡＮＤ型不揮発性半導体記憶装置となる。
【００２５】
次に、このＮＡＮＤ型不揮発性半導体記憶装置の製造方法を図８〜図２９に示す工程断面図を用いて説明する。工程断面図は同一の工程に対して図２〜図７に対応する第１〜第６の縦断面を示している。すなわち、第１の縦断面はメモリセルアレイ（ワードライン）端部における第２の方向に沿った縦断面、第２の縦断面はメモリセルアレイ（ワードライン）端部における第１の方向に沿った縦断面、第３の縦断面はメモリセルアレイ中央部におけるワードライン（第２の方向）に沿った縦断面、第４の縦断面はメモリセルアレイ中央部におけるワードライン間の第２の方向に沿った縦断面、第５の縦断面はメモリセルアレイ中央部における素子分離絶縁膜間の第１の方向に沿った縦断面、第６の縦断面はメモリセルアレイ中央部における素子分離絶縁膜（第１の方向）に沿った縦断面である。
【００２６】
図８、１０、１２、１４、・・・、２８に第１及び第２の縦断面を示し、図９、図１１、図１３、１５、・・・、図２９に第３〜第６の縦断面を示す。また、図８と９、図１０と１１、図１２と１３、図１４と１５、・・・、図２８と２９がそれぞれ同一の工程を示す。
【００２７】
図８、図９に示すように、公知の技術を用いて、シリコン基板８０１上に例えばシリコン酸化膜のゲート絶縁膜８０２及びポリシリコン膜８０４をＣＶＤ（化学気相成長）法で堆積し、シリコン基板８０１、ゲート絶縁膜８０２及びポリシリコン膜８０４をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして、第１の方向に沿って所定間隔を空けて溝を形成する。
【００２８】
この溝を埋め込むように例えばシリコン酸化膜の素子分離絶縁膜８０３を形成し、素子分離絶縁膜８０３及びポリシリコン膜８０４を覆うように例えばＯＮＯ膜のインターポリ絶縁膜８０５を形成する。さらに、インターポリ絶縁膜８０５上にポリシリコン膜８０６を形成し、ポリシリコン膜８０６上部にタングステンシリサイド膜８０７を形成し、タングステンシリサイド膜８０７上にシリコン窒化膜８０８を形成する。メモリセルアレイ端部におけるゲート絶縁膜８０２は周辺回路における高耐圧トランジスタ向けの膜厚の厚い構造にする。
【００２９】
図１０、図１１に示すように、シリコン窒化膜８０８上にフォトレジスト１００１を塗布し、リソグラフィ技術によりフォトレジスト１００１を所定間隔を空けて第２の方向に沿って帯状になるように加工する。
【００３０】
図１２、図１３に示すように、パターニングしたフォトレジスト１００１をマスクとしてシリコン窒化膜８０８をＲＩＥ（反応性イオンエッチング）加工し、フォトレジスト１００１を除去する。
【００３１】
図１４、図１５に示すように、シリコン窒化膜８０８をマスクとしてタングステンシリサイド膜８０７、ポリシリコン膜８０６、インターポリ絶縁膜８０５をＲＩＥで除去する。これにより端部がストレート形状のワードラインが形成される。従って、第２の方向がワードライン方向となる。このとき、素子分離絶縁膜８０３も一部除去される。
【００３２】
図１６、図１７に示すように、フォトレジスト１６０１を塗布し、後の工程でコンタクトプラグを形成する領域にフォトレジスト１６０１が残るようにリソグラフィ技術によりパターニングする。
【００３３】
図１８、図１９に示すように、シリコン窒化膜８０８及びレジストパターン１６０１をマスクとして、ポリシリコン膜８０４をＲＩＥで除去した後、レジストパターン１６０１を除去する。これにより、後の工程でコンタクトホールを開口する際、ストッパ（下受け）となるポリシリコン膜１８０１が残存する。
【００３４】
図２０、図２１に示すように、シリコン窒化膜８０８をマスクとして、セルアレイ中央部のシリコン基板８０１にイオン注入により例えばリンイオンを打ち込み、熱アニールによって活性化し、拡散層２００１を形成する。
【００３５】
また、周辺回路のゲート側部に例えばシリコン酸化膜の側壁スペーサを形成し、スペーサ形成の前後に分けて不純物を注入することでＬＤＤ（Lightly Doped Drain）構造を形成する。このとき、セルアレイ部には層間絶縁膜２００２、スペーサ２００３が形成される。さらに、シリコン窒化膜８０８、層間絶縁膜２００２及びスペーサ２００３を覆うようにシリコン窒化膜２００４を形成する。
【００３６】
図２２、図２３に示すように、シリコン窒化膜２００４上にＢＰＳＧ膜（BPSG：Boron Phosphorus Silicon Glass）膜（層間絶縁膜）２２０１を成膜し、熱処理でリフローさせ、ＣＭＰ（化学的機械研磨）技術により平坦化する。
【００３７】
図２４、図２５に示すように、ＢＰＳＧ膜２２０１上にフォトレジスト２４０１を塗布し、リソグラフィ技術によりコンタクトホールとなるパターンに加工する。
【００３８】
図２６、図２７に示すように、レジストパターン２４０１をマスクにしてＲＩＥによりＢＰＳＧ膜２２０１、シリコン窒化膜２００４及び８０８を除去し、タングステンシリサイド膜８０７、ポリシリコン膜８０６、８０４（１８０１）が露出するようにコンタクトホール２６０１を開口する。その後、レジストパターン２４０１を除去する。
【００３９】
このコンタクトホール２６０１の開口を、コンタクトホール２６０１より深く開口する必要がある周辺回路（図示しない）における基板上コンタクトホールの開口と共に同一のエッチング条件で行う場合、ポリシリコン膜８０４（１８０１）がストッパとなり、コンタクトホール２６０１がシリコン基板８０１まで到達するのを防止することができる。ポリシリコン膜は層間絶縁膜とは材質が異なるためエッチングの選択比が異なるからである。
【００４０】
図２８、図２９に示すように、バリヤーメタル層としてのチタン／窒化チタン膜、コンタクトプラグとなるタングステン膜２８０１を成膜し、ＣＭＰにより平坦化する。図２６に示す工程で、コンタクトホール２６０１のシリコン基板８０１到達が防止されているため、コンタクトプラグがシリコン基板８０１と導通することが防止される。
【００４１】
このようにして、端部がストレート形状のワードラインに形成されるコンタクトプラグが、基板と導通することが防止され、高集積で高歩留まりなＮＡＮＤ型不揮発性半導体記憶装置が得られる。
【００４２】
（比較例）図３０に比較例によるＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイ端部の上面を示す。このＮＡＮＤ型不揮発性半導体記憶装置は、素子分離絶縁膜３００１上に所定間隔を空けて第２の方向（図中左右方向）に沿って形成されたワードラインＷＬ及びダミーワードラインＤＷＬ、ワードワインＷＬ端部に形成されたフリンジ３００２、フリンジ３００２におさまるように設けられたコンタクトプラグ３００３を備える。隣接するワードラインＷＬは互いに異なる長さである。メモリセルアレイ中央領域は一般的なＮＡＮＤ型不揮発性半導体記憶装置と同様の構成になっている。
【００４３】
図３０に示すＡ−Ａ’線、Ｂ−Ｂ’線での縦断面を図３１に示す。シリコン基板３１０１上には素子分離絶縁膜３１０２が形成される。素子分離絶縁膜３１０２の上部は凹凸形状になっており、その凸部３１０３上にはインターポリ絶縁膜３１０４、ポリシリコン膜３１０５、タングステンシリサイド膜３１０６、シリコン窒化膜３１０７が順次積層され、この積層構造の側部には絶縁膜３１０８が形成されている。素子分離絶縁膜３１０２、絶縁膜３１０８及びシリコン窒化膜３１０７を覆うようにシリコン窒化膜３１０９が形成され、シリコン窒化膜３１０９上に層間絶縁膜３１１０が形成されている。
【００４４】
また、層間絶縁膜３１１０、シリコン窒化膜３１０９及び３１０７を貫通し、タングステンシリサイド膜３１０６と導通するようにコンタクトプラグ３１１１が形成されている。
【００４５】
コンタクトプラグ３１１１を形成する際の合わせずれを考慮して図３０に示すようなフリンジ３００２が形成される。しかし、素子の高集積化に伴う微細加工のため、一方方向（ワードラインＷＬ方向）に高解像度を有するリソグラフィ技術を用いてワードラインとフリンジを同一工程で形成しようとすると、フリンジを形成する箇所はパターンの規則性が崩れるため、回折光が入りづらく、解像度が低くなる。これにより図３２に示すように、ワードラインＷＬ１端部に形成されたフリンジ３２０１が隣接するワードラインＷＬ２と接触し、ショートする虞がある。
【００４６】
図３３にワードライン端部にフリンジを設けず、ストレート形状にした場合のＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイ端部の上面を示す。素子分離絶縁膜３３０１上に所定間隔を空けて第２の方向（図中左右方向）に沿って形成されたワードラインＷＬ及びダミーワードラインＤＷＬ、一部がワードラインＷＬに掛かるように形成されたコンタクトプラグ３３０２を備える。隣接するワードラインＷＬは互いに異なる長さであり、コンタクトプラグ３３０２は隣接するワードラインＷＬに接触しないように形成されている。
【００４７】
ここで、コンタクトプラグ３３０２を周辺回路の基板上コンタクトホールと一緒に加工すると、製造コストを低減することができる。
【００４８】
図３４（ａ）に周辺トランジスタの上面、図３４（ｂ）に図３４（ａ）のＡ−Ａ’線での縦断面を示す。シリコン基板３４０１上に、シリコン酸化膜３４０２、ポリシリコン膜３４０３、絶縁膜３４０４、ポリシリコン膜３４０５、タングステンシリサイド膜３４０６、シリコン窒化膜３４０７が順次積層されたゲートが形成される。また、ゲート側部にはＬＤＤ構造形成のための側壁スペーサ３４０８が設けられている。シリコン基板３４０１、側壁スペーサ３４０８及びシリコン窒化膜３４０７を覆うようにシリコン窒化膜３４０９が形成され、シリコン窒化膜３４０９上に層間絶縁膜３４１０が形成されている。
【００４９】
層間絶縁膜３４１０及びシリコン窒化膜３４０９を貫通し、シリコン基板３４０１表面部に形成された不純物拡散層（図示せず）と導通するようにコンタクトプラグ３４１１が形成されている。
【００５０】
この周辺回路におけるコンタクトプラグ３４１１を形成するためのコンタクトホールは、メモリ領域でのコンタクトホールより深い。そのため、周辺回路のコンタクトホール開口のためのエッチング条件に合わせてメモリ領域のコンタクトホールを形成すると、過剰なエッチングがかかり、コンタクトホールが基板に到達してしまう。
【００５１】
そこにプラグを形成すると、図３３におけるＡ−Ａ’線、Ｂ−Ｂ’線での縦断面を示す図３５から分かるように、プラグ３５０１と基板３５０２が導通し、ショート不良を起こす。
【００５２】
一方、本実施形態によるＮＡＮＤ型不揮発性半導体記憶装置は、図２６に示すように、シリコン窒化膜２００２及びポリシリコン膜８０４（１８０１）がストッパとなり、コンタクトホール２６０１がシリコン基板８０１まで到達するのを防止することができる。
【００５３】
これにより、一方方向に高解像度を有するパターンの形成に優れたリソグラフィ技術に適した端部がストレート形状のワードラインにコンタクトプラグを形成する際に、コンタクトプラグが基板と導通することを防止できる。従って、ワードライン端部の露光裕度を確保し、サイズが小さく高集積で高歩留まりのＮＡＮＤ型不揮発性半導体記憶装置となる。
【００５４】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。例えば、図１４、図１５に示す工程で、インターポリ絶縁膜８０５までＲＩＥにより除去したが、この工程では残しておいてもよい。インターポリ絶縁膜８０５は、図２６、図２７に示すコンタクトホール２６０１を開口する工程で、シリコン窒化膜２００２等と一緒にエッチングを行う。これにより、図３６に示すように、ポリシリコン膜３６０１上にインターポリ絶縁膜３６０２及びシリコン窒化膜３６０３が形成され、インターポリ絶縁膜３６０２及びシリコン窒化膜３６０３を貫通してコンタクトプラグ３６０４が形成される構造になる。
【００５５】
また、上記実施形態ではコントロールゲートの構造をタングステンポリサイド（タングステンシリサイドとポリシリコンの積層構造）としているが、タングステンシリサイドでなくコバルトシリサイド等の他のシリサイド材料を用いてもよく、ポリメタルゲート構造にしてもよい。
【００５６】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の上面図である。
【図２】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の縦断面図である。
【図３】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の縦断面図である。
【図４】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の縦断面図である。
【図５】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の縦断面図である。
【図６】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の縦断面図である。
【図７】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の縦断面図である。
【図８】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図９】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１０】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１１】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１２】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１３】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１４】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１５】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１６】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１７】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１８】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１９】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２０】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２１】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２２】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２３】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２４】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２５】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２６】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２７】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２８】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図２９】同実施形態によるＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図３０】比較例によるＮＡＮＤ型不揮発性半導体記憶装置の上面図である。
【図３１】比較例によるＮＡＮＤ型不揮発性半導体記憶装置の縦断面図である。
【図３２】比較例によるＮＡＮＤ型不揮発性半導体記憶装置の上面図である。
【図３３】比較例によるＮＡＮＤ型不揮発性半導体記憶装置の上面図である。
【図３４】周辺トランジスタの概略構成図である。
【図３５】比較例によるＮＡＮＤ型不揮発性半導体記憶装置の縦断面面図である。
【図３６】変形例によるＮＡＮＤ型不揮発性半導体記憶装置の縦断面図である。
【符号の説明】
【００５８】
１０１  素子分離絶縁膜
１０２  コンタクトプラグ
１０３  ポリシリコン膜（フローティングゲート）
【図１】
2008198723.tif 000003
【図２】
2008198723.tif 000004
【図３】
2008198723.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008198723.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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