(57)【要約】【課題】より確実にデータを読み取ることができるようにする。【解決手段】プリント配線基板１１上には、データを記録するメモリ２１−１と、メモリ２１−１へのデータの記録を制御するメモリコントローラ２２とが設けられている。また、メモリ２１−１と、メモリコントローラ２２とは、データとしてのデータ信号を伝送するための伝送線路３１、および同期信号を伝送するための伝送線路３４により接続されている。伝送線路３１および伝送線路３４の長さは、シミュレーションにより求められたデータ信号と同期信号とのスキューの値が、０を含む所定の範囲であって、その中間の値が０よりも大きい範囲内の値となる長さとされる。本発明は、プリント配線基板に適用することができる。【選択図】図２
2008251984.tif 000002
【特許請求の範囲】
【請求項１】
データ信号の送受信を行う第１の電子部品および第２の電子部品と、
前記データ信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第１の伝送線路と、
前記データ信号からのデータの読み取りのタイミングを同期させるための同期信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第２の伝送線路と
が設けられ、
前記第１の伝送線路および前記第２の伝送線路の長さは、シミュレーションにより求められた第１の時間であって、前記第１の電子部品から前記同期信号が送信されてから前記第２の電子部品に到達するまでの第１の時間から、シミュレーションにより求められた第２の時間であって、前記第１の電子部品から前記データ信号が送信されてから前記第２の電子部品に到達するまでの第２の時間を減算して得られる値が、０を含む所定の範囲であって、その中間の値が０よりも大きい所定の範囲内の値になる長さとされる
プリント配線基板。
【請求項２】
前記所定の範囲は、０以上、かつ０より大きい所定の値以下の範囲とされる
請求項１に記載のプリント配線基板。
【請求項３】
データ信号の送受信を行う第１の電子部品および第２の電子部品と、
前記データ信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第１の伝送線路と、
前記データ信号からのデータの読み取りのタイミングを同期させるための同期信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第２の伝送線路と
が設けられたプリント配線基板の製造方法であって、
前記第１の電子部品から前記同期信号が送信されてから前記第２の電子部品に到達するまでの第１の時間から、前記第１の電子部品から前記データ信号が送信されてから前記第２の電子部品に到達するまでの第２の時間を減算して得られる値が、０を含む所定の範囲であって、その中間の値が０よりも大きい所定の範囲内の値になるように、前記第１の伝送線路および前記第２の伝送線路の長さを定めて前記プリント配線基板の回路および版下を設計し、
設計した前記版下を用いて、前記プリント配線基板を製造する
ステップを含む製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプリント配線基板および製造方法に関し、特に、より確実にデータを読み取ることができるようにしたプリント配線基板および製造方法に関する。
【背景技術】
【０００２】
近年、テレビジョン受像機等の電子機器に、高速でデータの読み書きを行うことのできるDDR（Double Data Rate）、DDR2などの規格に準拠したメモリが搭載されるようになってきている。このようなメモリや、メモリを制御するメモリコントローラは、電子機器内に設けられたプリント配線基板上に配置される。
【０００３】
また、プリント配線基板には、データを伝送するためのデータ信号や、データ信号からデータを読み取るタイミングを同期させるための同期信号などの各種の信号が伝送される伝送路が設けられており、メモリとメモリコントローラとは、これらの伝送線路により接続されている。
【０００４】
メモリでは、メモリとメモリコントローラとの間でのデータの転送速度によって、予めデータ信号のセットアップ時間およびホールド時間として最低限確保すべき時間が規定されている。セットアップ時間やホールド時間の長さは、データ信号と同期信号とのスキューによって大きく変化するため、プリント配線基板の設計者は、セットアップ時間およびホールド時間の規格が満たされるように、データ信号用の配線と、同期信号用の配線とを同じ長さにしてプリント配線基板の設計を行っていた。
【０００５】
すなわち、メモリコントローラには、データ信号または同期信号を出力する複数のドライバを内蔵するチップが設けられており、設計者は、チップの出力端からメモリの入力端までのデータ信号用の配線と、チップの出力端からメモリの入力端までの同期信号用の配線とが同じ長さとなるように、それらの配線に含まれているデータ信号が伝送される伝送線路、および同期信号が伝送される伝送線路の長さを定めていた。
【０００６】
また、従来のプリント配線基板には、データ信号を同期信号と同じ周期でサンプリングし、同期信号に、同期信号のパルス間におけるサンプリング値を表すパルスを挿入して伝送信号を形成するものもある（例えば、特許文献１参照）。このプリント配線基板においては、プリント配線基板上のLSI（Large Scale Integration）から他のLSIに伝送信号が送信され、他のLSIにおいて受信された伝送信号と同期信号とが用いられて、データ信号が復元される。
【０００７】
【特許文献１】特開平８−２０４６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、メモリコントローラ内の複数のドライバが同時に動作してデータ信号を送信すると、複数のドライバのそれぞれからプリント配線基板の電源層には高周波電流が流れる。そして、電源層はインダクタンス成分を有しているので、ドライバからの高周波電流によって電源層の電位は変動する。したがって、ドライバに入力される電圧の大きさも変動するので、ドライバから出力されるデータ信号としての電流の大きさが変動し、同時スイッチングノイズが発生する。
【０００９】
このように、ドライバとメモリとの間で同時スイッチングノイズが発生すると、データ信号の立ち上がり時間が遅くなるため、データ信号のセットアップ時間が短くなってしまい、メモリ側においてデータを正しく読み取れなくなってしまう恐れがあった。
【００１０】
また、データの転送速度が高速になるにつれて、プリント配線基板がDDRやDDR2において定められている、データ信号のセットアップ時間およびホールド時間の規格を満たすようにすることが難しくなってきている。
【００１１】
さらに、データ信号と同期信号とから伝送信号を形成する方法では、LSIの内部に、伝送信号を形成するための回路や、データ信号を復元するための回路など、多くの回路を設けなければならないのでLSIが大きくなり、その分だけプリント配線基板も大きくなってしまう。
【００１２】
本発明は、このような状況に鑑みてなされたものであり、より確実にデータを読み取ることができるようにするものである。
【課題を解決するための手段】
【００１３】
本発明の一側面のプリント配線基板は、データ信号の送受信を行う第１の電子部品および第２の電子部品と、前記データ信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第１の伝送線路と、前記データ信号からのデータの読み取りのタイミングを同期させるための同期信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第２の伝送線路とが設けられ、前記第１の伝送線路および前記第２の伝送線路の長さは、シミュレーションにより求められた第１の時間であって、前記第１の電子部品から前記同期信号が送信されてから前記第２の電子部品に到達するまでの第１の時間から、シミュレーションにより求められた第２の時間であって、前記第１の電子部品から前記データ信号が送信されてから前記第２の電子部品に到達するまでの第２の時間を減算して得られる値が、０を含む所定の範囲であって、その中間の値が０よりも大きい所定の範囲内の値になる長さとされる。
【００１４】
前記所定の範囲は、０以上、かつ０より大きい所定の値以下の範囲とすることができる。
【００１５】
本発明の一側面の製造方法は、データ信号の送受信を行う第１の電子部品および第２の電子部品と、前記データ信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第１の伝送線路と、前記データ信号からのデータの読み取りのタイミングを同期させるための同期信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第２の伝送線路とが設けられたプリント配線基板の製造方法であって、前記第１の電子部品から前記同期信号が送信されてから前記第２の電子部品に到達するまでの第１の時間から、前記第１の電子部品から前記データ信号が送信されてから前記第２の電子部品に到達するまでの第２の時間を減算して得られる値が、０を含む所定の範囲であって、その中間の値が０よりも大きい所定の範囲内の値になるように、前記第１の伝送線路および前記第２の伝送線路の長さを定めて前記プリント配線基板の回路および版下を設計し、設計した前記版下を用いて、前記プリント配線基板を製造するステップを含む。
【００１６】
本発明の一側面においては、プリント配線基板に、データ信号の送受信を行う第１の電子部品および第２の電子部品と、前記データ信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第１の伝送線路と、前記データ信号からのデータの読み取りのタイミングを同期させるための同期信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第２の伝送線路とが設けられ、前記第１の伝送線路および前記第２の伝送線路の長さは、シミュレーションにより求められた第１の時間であって、前記第１の電子部品から前記同期信号が送信されてから前記第２の電子部品に到達するまでの第１の時間から、シミュレーションにより求められた第２の時間であって、前記第１の電子部品から前記データ信号が送信されてから前記第２の電子部品に到達するまでの第２の時間を減算して得られる値が、０を含む所定の範囲であって、その中間の値が０よりも大きい所定の範囲内の値になる長さとされる。
【発明の効果】
【００１７】
本発明の一側面によれば、データの送受信を行うことができる。特に、本発明の一側面によれば、より確実にデータを読み取ることができる。
【発明を実施するための最良の形態】
【００１８】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００１９】
本発明の一側面のプリント配線基板（例えば、図２のプリント配線基板１１）は、データ信号の送受信を行う第１の電子部品（例えば、図３のメモリコントローラ２２に設けられたチップ７１）および第２の電子部品（例えば、図２のメモリ２１−１）と、前記データ信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第１の伝送線路（例えば、図２の伝送線路３１）と、前記データ信号からのデータの読み取りのタイミングを同期させるための同期信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第２の伝送線路（例えば、図２の伝送線路３４）とが設けられ、前記第１の伝送線路および前記第２の伝送線路の長さは、シミュレーションにより求められた第１の時間であって、前記第１の電子部品から前記同期信号が送信されてから前記第２の電子部品に到達するまでの第１の時間から、シミュレーションにより求められた第２の時間であって、前記第１の電子部品から前記データ信号が送信されてから前記第２の電子部品に到達するまでの第２の時間を減算して得られる値が、０を含む所定の範囲であって、その中間の値が０よりも大きい所定の範囲（例えば、図４のステップＳ１３において目標とされる範囲）内の値になる長さとされる。
【００２０】
本発明の一側面のプリント配線基板の製造方法は、データ信号の送受信を行う第１の電子部品（例えば、図３のメモリコントローラ２２に設けられたチップ７１）および第２の電子部品（例えば、図２のメモリ２１−１）と、前記データ信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第１の伝送線路（例えば、図２の伝送線路３１）と、前記データ信号からのデータの読み取りのタイミングを同期させるための同期信号が伝送され、前記第１の電子部品と前記第２の電子部品とを接続するための第２の伝送線路（例えば、図２の伝送線路３４）とが設けられたプリント配線基板（例えば、図２のプリント配線基板１１）の製造方法であって、前記第１の電子部品から前記同期信号が送信されてから前記第２の電子部品に到達するまでの第１の時間から、前記第１の電子部品から前記データ信号が送信されてから前記第２の電子部品に到達するまでの第２の時間を減算して得られる値が、０を含む所定の範囲であって、その中間の値が０よりも大きい範囲内の値になるように、前記第１の伝送線路および前記第２の伝送線路の長さを定めて前記プリント配線基板の回路および版下を設計し（例えば、図４のステップＳ１１乃至ステップＳ１３）、設計した前記版下を用いて、前記プリント配線基板を製造する（例えば、図４のステップＳ１４およびステップＳ１５）ステップを含む。
【００２１】
以下、図面を参照して、本発明を適用した実施の形態について説明する。
【００２２】
図１は、本発明を適用した一実施の形態のプリント配線基板の層構成の例を示している。
【００２３】
プリント配線基板は、Ｌ１層乃至Ｌ６層が図中、上から下方向に順番に並べられて設けられた６層の貫通基板、ビルドアップ基板、パッケージ基板などとされる。また、Ｌ１層乃至Ｌ６層のそれぞれの層と層との間には、絶縁体からなる絶縁層が設けられている。
【００２４】
図１において図中、最も上側、すなわちプリント配線基板の表面に設けられたＬ１層は、データの伝送される伝送線路が設けられたり、各種の電子部品が配置されたりする信号層とされており、Ｌ１層の下側に設けられたＬ２層は、グランドと接続されるグランドパターンが設けられたグランド層とされている。
【００２５】
また、Ｌ２層の下側に順番に設けられたＬ３層およびＬ４層は、電源、より詳細には電力を供給する電子部品と接続される電源パターンと、データの伝送される伝送線路とが設けられた信号／電源層とされている。さらに、Ｌ４層の下側に設けられたＬ５層はグランド層とされ、Ｌ５層の下側に設けられ、プリント配線基板のＬ１層に対向する側の表面に設けられたＬ６層は、信号層とされている。
【００２６】
さらに、信号層であるＬ１層のパターン厚、つまりＬ１層に設けられた伝送線路の図中、上下方向の厚さは４０μｍとされ、Ｌ１層とＬ２層との間の絶縁層の厚さは、７５μｍとされている。また、グランド層であるＬ２層の厚さは３５μｍとされ、Ｌ２層とＬ３層との間の絶縁層の厚さは１００μｍとされ、信号／電源層であるＬ３層の厚さは３５μｍとされている。
【００２７】
さらに、Ｌ３層とＬ４層との間の絶縁層の厚さは６００μｍとされ、信号／電源層であるＬ４層の厚さは３５μｍとされ、Ｌ４層とＬ５層との間の絶縁層の厚さは１００μｍとされており、グランド層であるＬ５層の厚さは３５μｍとされ、Ｌ５層とＬ６層との間の絶縁層の厚さは７５μｍとされ、信号層であるＬ６層のパターン厚は４０μｍとされている。
【００２８】
なお、プリント配線基板は、６層の基板に限らず、８層または４層の基板などとされてもよい。
【００２９】
また、図１に示したプリント配線基板の表面に設けられたＬ１層には、例えば、図２に示すように各種の電子部品が配置される。
【００３０】
図２は、プリント配線基板１１のＬ１層を示しており、プリント配線基板１１のＬ１層には、DDR2の規格に準拠したメモリ２１−１およびメモリ２１−２、それらのメモリ２１−１およびメモリ２１−２へのデータの読み書きを制御するＩＣ（Integrated Circuit）からなるメモリコントローラ２２、並びに各種の電子部品に電力を供給する電力供給部２３が配置されている。
【００３１】
メモリコントローラ２２と、メモリ２１−１およびメモリ２１−２とは、Ｌ１層またはＬ６層に設けられた伝送線路を介して接続されており、メモリコントローラ２２は、伝送線路を介してメモリ２１−１またはメモリ２１−２にデータを送信して記録させたり、伝送路を介してメモリ２１−１またはメモリ２１−２からデータを読み出したりする。
【００３２】
すなわち、例えば、メモリ２１−１と、メモリコントローラ２２とは、データを伝送するためのデータ信号が伝送される伝送線路３１により接続されている。この伝送線路３１は、いわゆるシングルエンドの伝送線路とされ、伝送線路３１を伝送されるデータ信号は、ＤＱ信号とも呼ばれている。
【００３３】
また、伝送線路３１の一方の端にはランド３２が設けられており、伝送線路３１の他方の端にはランド３３が設けられている。ランド３２は、メモリコントローラ２２の直下に設けられ、図示せぬボールを介してメモリコントローラ２２のデータ入出力ピンに接続される。このデータ入出力ピンは、例えばUMDQ13と呼ばれるピンとされる。ランド３３は、メモリ２１−１の直下に設けられ、図示せぬボールを介してメモリ２１−１のデータ入出力ピンに接続される。このデータ入出力ピンは、例えばDQ13と呼ばれるピンとされる。
【００３４】
さらに、メモリ２１−１と、メモリコントローラ２２とは、データ信号からデータを読み取るタイミングを同期させるための同期信号が伝送される伝送線路３４−１および伝送線路３４−２により接続されている。これらの伝送線路３４−１および伝送線路３４−２は、対すなわちペアとなる差動伝送線路とされ、伝送線路３４−１および伝送線路３４−２を伝送される同期信号は、ＤＱＳ信号やデータストローブ信号とも呼ばれている。また、伝送線路３４−２においては、伝送線路３４−１を伝送される同期信号と１８０度位相の異なる同期信号が伝送される。
【００３５】
伝送線路３４−１の一方の端にはランド３５が設けられており、伝送線路３４−１の他方の端にはランド３６が設けられている。ランド３５は、メモリコントローラ２２の直下に設けられ、図示せぬボールを介してメモリコントローラ２２の同期信号入出力ピンに接続される。この同期信号入出力ピンは、例えばUMDQS1と呼ばれるピンとされる。ランド３６は、メモリ２１−１の直下に設けられ、図示せぬボールを介してメモリ２１−１の同期信号入出力ピンに接続される。この同期信号入出力ピンは、例えばUDQSと呼ばれるピンとされる。
【００３６】
伝送線路３４−２の一方の端にはランド３７が設けられており、伝送線路３４−２の他方の端にはランド３８が設けられている。ランド３７は、メモリコントローラ２２の直下に設けられ、図示せぬボールを介してメモリコントローラ２２の同期信号入出力ピンに接続される。この同期信号入出力ピンは、例えばUMDQSB1と呼ばれるピンとされる。ランド３８は、メモリ２１−１の直下に設けられ、図示せぬボールを介してメモリ２１−１の同期信号入出力ピンに接続される。この同期信号入出力ピンは、例えば、/UDQSと呼ばれるピンとされる。
【００３７】
なお、ランド３７およびランド３８が接続される同期信号入出力ピンのそれぞれは、ランド３５およびランド３６が接続される同期信号入出力ピンのそれぞれとは異なるピンとされる。また、以下、伝送線路３４−１および伝送線路３４−２を特に区別する必要のない場合、単に伝送線路３４と称する。
【００３８】
メモリ２１−１およびメモリコントローラ２２は、伝送線路３４−１および伝送線路３４−２を介して同期信号の送受信を行うとともに、伝送線路３１を介してデータ信号の送受信を行う。例えば、メモリコントローラ２２は、同期信号に同期させてメモリ２１−１にデータを記録させたり、メモリ２１−１から同期信号およびデータ信号を受信し、同期信号に同期してデータ信号からデータを読み取ったりする。
【００３９】
なお、より詳細には、メモリ２１−１が１６ビットのデータを記録することができるメモリである場合、メモリ２１−１とメモリコントローラ２２とを接続するデータ信号用の伝送線路として、伝送線路３１を含む合計１６本の伝送線路が設けられており、また、同期信号用の伝送線路として、伝送線路３４の他に、１つのペアとなる差動伝送線路が設けられている。そして、データ信号用の伝送線路のうち、伝送線路３１を含む８本の伝送線路のそれぞれが用いられて伝送されるデータ信号によるデータの読み書きは、伝送線路３４が用いられて伝送される同期信号に同期して行われ、データ信号用の伝送線路のうち、残りの８本の伝送線路のそれぞれが用いられて伝送されるデータ信号によるデータの読み書きは、伝送線路３４とは異なる他の同期信号用の伝送線路が用いられて伝送される同期信号に同期して行われる。
【００４０】
メモリ２１−１における場合と同様に、例えば、メモリ２１−２と、メモリコントローラ２２とは、データ信号が伝送される伝送線路３９により接続されている。この伝送線路３９は、いわゆるシングルエンドの伝送線路とされ、伝送線路３９が用いられて伝送されるデータ信号は、ＤＱ信号とも呼ばれている。
【００４１】
また、伝送線路３９の一方の端にはランド４０が設けられており、伝送線路３９の他方の端にはランド４１が設けられている。ランド４０は、メモリコントローラ２２の直下に設けられ、図示せぬボールを介してメモリコントローラ２２のデータ入出力ピンに接続される。このデータ入出力ピンは、例えばUMDQ22と呼ばれるピンとされる。ランド４１は、メモリ２１−２の直下に設けられ、図示せぬボールを介してメモリ２１−２のデータ入出力ピンに接続される。このデータ入出力ピンは、例えばDQ6と呼ばれるピンとされる。
【００４２】
さらに、メモリ２１−２と、メモリコントローラ２２とは、同期信号が伝送される伝送線路４２−１および伝送線路４２−２により接続されている。これらの伝送線路４２−１および伝送線路４２−２は、対、すなわちペアとなる差動伝送線路とされ、伝送線路４２−１および伝送線路４２−２を伝送される同期信号は、ＤＱＳ信号やデータストローブ信号とも呼ばれている。また、伝送線路４２−２においては、伝送線路４２−１を伝送される同期信号と１８０度位相の異なる同期信号が伝送される。
【００４３】
伝送線路４２−１の一方の端にはランド４３が設けられており、伝送線路４２−１の他方の端にはランド４４が設けられている。ランド４３は、メモリコントローラ２２の直下に設けられ、図示せぬボールを介してメモリコントローラ２２の同期信号入出力ピンに接続される。この同期信号入出力ピンは、例えばUMDQSB2と呼ばれるピンとされる。ランド４４は、メモリ２１−２の直下に設けられ、図示せぬボールを介してメモリ２１−２の同期信号入出力ピンに接続される。この同期信号入出力ピンは、例えば、/LDQSと呼ばれるピンとされる。
【００４４】
伝送線路４２−２の一方の端にはランド４５が設けられており、伝送線路４２−２の他方の端にはランド４６が設けられている。ランド４５は、メモリコントローラ２２の直下に設けられ、図示せぬボールを介してメモリコントローラ２２の同期信号入出力ピンに接続される。この同期信号入出力ピンは、例えばUMDQS2と呼ばれるピンとされる。ランド４６は、メモリ２１−２の直下に設けられ、図示せぬボールを介してメモリ２１−２の同期信号入出力ピンに接続される。この同期信号入出力ピンは、例えば、LDQSと呼ばれるピンとされる。
【００４５】
なお、ランド４３およびランド４４が接続される同期信号入出力ピンのそれぞれは、ランド４５およびランド４６が接続される同期信号入出力ピンのそれぞれとは異なるピンとされる。また、以下、伝送線路４２−１および伝送線路４２−２を特に区別する必要のない場合、単に伝送線路４２と称する。
【００４６】
メモリ２１−２およびメモリコントローラ２２は、伝送線路４２−１および伝送線路４２−２を介して同期信号の送受信を行うとともに、伝送線路３９を介してデータ信号の送受信を行う。例えば、メモリコントローラ２２は、同期信号に同期させてメモリ２１−２にデータを記録させたり、メモリ２１−２から同期信号およびデータ信号を受信し、同期信号に同期してデータ信号からデータを読み取ったりする。
【００４７】
なお、より詳細には、メモリ２１−２が１６ビットのデータを記録することができるメモリである場合、メモリ２１−２とメモリコントローラ２２とを接続するデータ信号用の伝送線路として、伝送線路３９を含む合計１６本の伝送線路が設けられており、また、同期信号用の伝送線路として、伝送線路４２の他に、１つのペアとなる差動伝送線路が設けられている。そして、データ信号用の伝送線路のうち、伝送線路３９を含む８本の伝送線路のそれぞれが用いられて伝送されるデータ信号によるデータの読み書きは、伝送線路４２が用いられて伝送される同期信号に同期して行われ、データ信号用の伝送線路のうち、残りの８本の伝送線路のそれぞれが用いられて伝送されるデータ信号によるデータの読み書きは、伝送線路４２とは異なる他の同期信号用の伝送線路が用いられて伝送される同期信号に同期して行われる。
【００４８】
また、以下、メモリ２１−１およびメモリ２１−２を特に区別する必要のない場合、単にメモリ２１と称する。
【００４９】
電力供給部２３は、メモリ２１およびメモリコントローラ２２に電力を供給する。すなわち、メモリ２１、メモリコントローラ２２、および電力供給部２３は、それぞれプリント配線基板１１に設けられたビアを介して、Ｌ３層またはＬ４層に設けられた電源パターンに電気的に接続されており、電力供給部２３は、電源パターンを介してメモリ２１およびメモリコントローラ２２に電力を供給する。また、メモリ２１、メモリコントローラ２２、および電力供給部２３は、Ｌ２層およびＬ５層に設けられたグランドパターンにも接続されている。
【００５０】
電力供給部２３は、例えば、ＤＣ（Direct Current）／ＤＣ（Direct Current）コンバータや、電解コンデンサなどの電子部品から構成される。また、電力供給部２３は、図示せぬ電子部品やケーブルなどを介して、電力を供給する電源としての電源ユニットに接続されており、電力供給部２３は、グランドにも接続されている。したがって、Ｌ３層またはＬ４層に設けられた電源パターンは、電力供給部２３を介して電源に接続されていることになり、Ｌ２層およびＬ５層に設けられたグランドパターンのそれぞれは、電力供給部２３を介してグランドに接続されていることになる。
【００５１】
電力供給部２３は、電源ユニットから供給される直流電流を、所定の電圧、例えば1.8Vの直流電流に変換し、変換により得られた直流電流をＬ３層またはＬ４層に設けられた電源パターンを介して、メモリ２１およびメモリコントローラ２２に供給することにより、メモリ２１およびメモリコントローラ２２に電力を供給する。
【００５２】
また、プリント配線基板１１において、データ信号が伝送されるデータ信号用の伝送線路、および同期信号が伝送される同期信号用の伝送線路の長さは、データ信号と同期信号とのスキューが、予め定められた範囲内の値となると予測される長さとされる。したがって、例えば、伝送線路３１および伝送線路３４の長さは、データ信号と同期信号とのスキューが、予め定められた範囲内の値となると予測される長さとされる。
【００５３】
図３に示すように、メモリコントローラ２２がメモリ２１−１にデータ信号を送信する場合、メモリコントローラ２２からメモリ２１−１までのデータ信号の伝送時間は、データ信号が、メモリコントローラ２２内に設けられたチップ７１の入出力端子に接続されたパッド７２から出力されてから、メモリ２１−１のデータ入出力ピンとランド３３とを接続するボール７３に到達するまでの時間とされる。なお、図３において、図２における場合と対応する部分には、同一の符号を付してあり、その説明は省略する。
【００５４】
メモリコントローラ２２内には、データ信号や同期信号の送信および受信を行うチップ７１が設けられており、チップ７１は、データ信号や同期信号を出力するドライバ、Ｉ／Ｏ（Input/Output）バッファなどを内蔵している。例えば、チップ７１から送信されたデータ信号は、チップ７１の入出力端子に接続されるパッド７２、メモリコントローラ２２内に設けられパッド７２に接続されたワイヤ、伝送線路３１、ランド３３、およびボール７３を介してメモリ２１−１に受信される。
【００５５】
したがって、矢印Ａ１１に示すように、データ信号がパッド７２から送信されてから、矢印Ａ１２に示すように、データ信号がメモリ２１−１に接続されたボール７３に到達するまでの時間がデータ信号の伝送時間とされる。ここで、矢印Ａ１１および矢印Ａ１２により示される曲線は、データ信号を表している。
【００５６】
データ信号の伝送時間と同様に、同期信号の伝送時間は、同期信号が、チップ７１の入出力端子に接続されたパッドから送信されてから、メモリ２１−１とランド３６またはランド３８とを接続するボールに到達するまでの時間とされる。そして、同期信号の伝送時間からデータ信号の伝送時間を減算した値、つまり同期信号の伝送時間とデータ信号の伝送時間との差が、データ書き込み時のデータ信号と同期信号とのスキューとされる。
【００５７】
さらに、データの読み込み時のスキュー、つまりメモリコントローラ２２がメモリ２１−１から送信されてきたデータ信号を受信する場合における、データ信号と同期信号とのスキューは、同期信号の伝送時間とデータ信号の伝送時間との差とされる。ここで、データ信号の伝送時間は、矢印Ａ１３に示すように、データ信号がメモリ２１−１に接続されたボール７３から送信されてから、矢印Ａ１４に示すように、データ信号がパッド７２に到達するまでの時間とされる。図３において、矢印Ａ１３および矢印Ａ１４により示される曲線は、データ信号を表している。
【００５８】
また、データ信号の伝送時間と同様に、同期信号の伝送時間は、同期信号が、メモリ２１と、ランド３６またはランド３８とを接続するボールから送信されてから、チップ７１の入出力端子に接続されたパッドに到達するまでの時間とされる。そして、同期信号の伝送時間とデータ信号の伝送時間との差が、データ読み込み時のデータ信号と同期信号とのスキューとされる。
【００５９】
例えば、メモリコントローラ２２のベンダにより予め定められているスキュースペックが±70ps、つまりデータ信号と同期信号とのスキューとして許される値の範囲が−70psから70psまでの間の範囲であったとする。ここで、スキュースペックとは、メモリコントローラ２２とメモリ２１との間で、確実にデータの読み書きを行うことができるスキューの値の範囲として、ベンダにより保障されている範囲をいう。
【００６０】
スキュースペックが±70psである場合、従来のプリント配線基板では、データの書き込み時、および読み込み時におけるデータ信号と同期信号とのスキューが、−50ps乃至50ps以内の値となるように、データ信号用の伝送線路、および同期信号用の伝送線路の長さが定められていた。そのような場合、データ信号の配線の長さと、同期信号の配線の長さの差は5mm程度であり、それらの配線はほぼ同じ長さとなるので、データ信号と同期信号をほぼ同期させることができる。ところが、同時スイッチングノイズが発生すると、データ信号の立ち上がりが遅くなるので、セットアップ時間が短くなってしまう。
【００６１】
これに対して、プリント配線基板１１においては、同時スイッチングノイズによる影響が考慮されて、データの書き込み時、および読み込み時におけるデータ信号と同期信号とのスキューが、0ps乃至100ps以内の値となると予測される長さになるように、伝送線路３１および伝送線路３４の長さが定められる。つまり、プリント配線基板１１においては、同期信号の配線が、データ信号の配線よりも長く設けられる。
【００６２】
ここで、メモリコントローラ２２内の配線、つまりチップ７１の入出力端子から、伝送線路３１または伝送線路３４までの長さは予め定められているので、同期信号およびデータ信号の配線の長さを調節しようとすると、伝送線路３１および伝送線路３４の長さが調節されることになる。そこで、プリント配線基板１１においては、伝送線路３１よりも伝送線路３４を長く設けることで、データ信号よりも同期信号の配線が長くなるようになされる。
【００６３】
なお、スキューの値を求めるための伝送時間は、シミュレーションにより求められる。すなわち、例えば、プリント配線基板１１上に配置される各電子部品のシミュレーションモデルが用いられて、コンピュータなどによりデータ信号および同期信号の伝送時間が求められる。さらに、シミュレーションにより求められたデータ信号および同期信号のそれぞれの伝送時間に基づいて、スキューの値が求められる。そして、伝送線路３１および伝送線路３４の長さは、このようにして求められるスキューの値が０以上、かつ０より大きい所定の値以下の範囲の値、例えば0ps乃至100ps以内の値となるように調整されて定められる。
【００６４】
また、伝送線路３９および伝送線路４２の長さも、データの書き込み時、および読み込み時におけるデータ信号と同期信号とのスキューが、0ps乃至100ps以内の値となると予測される長さになるように定められる。つまり、シミュレーションを用いて求められたスキューの値が、0ps乃至100ps以内の値となるように、伝送線路３９および伝送線路４２の長さが定められる。
【００６５】
なお、データ信号と同期信号とのスキューの値は、0ps乃至100psのように、０から所定の正の値までの範囲に限らず、例えば、−20ps乃至80psなどのように、０を含む値の範囲であって、中間の値、つまりその範囲の上限の値と下限の値との中間値が０より大きい値となる範囲であればよい。
【００６６】
このように、データ信号用の伝送線路および同期信号用の伝送線路の長さを、データ信号と同期信号とのスキューが、０を含み、上限の値と下限の値との中間値が０より大きい値である所定の範囲内の値になると予測される長さにすることで、同期信号をデータ信号に対して意図的に遅延させることができる。したがって、メモリコントローラ２２が内蔵されている複数のドライバのうちのいくつかを同時に動作させ、同時スイッチングノイズの影響によりデータ信号の立ち上がりが遅くなった場合においても、同期信号を遅延させた分だけ、データ信号のセットアップ時間を長くすることができ、データ信号からデータを確実に読み取ることができるようになる。
【００６７】
次に、図４のフローチャートを参照して、図２のプリント配線基板１１が製造される処理である製造処理について説明する。
【００６８】
ステップＳ１１において、プリント配線基板１１の設計者は、プリント配線基板１１の回路および版下を設計する。
【００６９】
例えば、設計者は、データ信号と同期信号とのスキューが、目標とする範囲内の値となると予測される長さになるように、伝送線路３１、伝送線路３４、伝送線路３９、伝送線路４２などのデータ信号用および同期信号用の伝送線路の長さを定める。
【００７０】
ここで、スキューの目標となる範囲は、スキュースペックが考慮されて定められ、０を含み、上限の値と下限の値との中間値が０より大きい値である範囲とされる。例えば、スキュースペックが±70psである場合、目標とする範囲は、0ps乃至100psの範囲とされる。
【００７１】
また、設計者は、設計時において、データ信号と同期信号とのスキューだけでなく、データ信号のＡＣスペックや、セットアップ時およびホールド時のタイミングバジェットも満足するように、データ信号用および同期信号用の伝送線路の長さを定める。
【００７２】
ここで、ＡＣスペックとは、最低限確保すべきデータ信号のセットアップ時間と、ホールド時間の規格をいい、メモリ２１のデータの転送速度に応じて予め定められている。例えば、データの転送速度が667Mbpsである場合、最低限確保すべきセットアップ時間およびホールド時間は、それぞれ100psおよび175psとされる。
【００７３】
また、セットアップ時のタイミングバジェットとは、セットアップ時間がＡＣスペックを満たすようにするための各種のジッタの総量として許容される量をいう。セットアップ時のタイミングバジェットにおいては、メモリコントローラ２２内のシリコンにおけるジッタ、セットアップジッタ、メモリ２１内で発生するジッタなどが考慮され、それらのジッタの総和が、セットアップ時のタイミングバジェットの値を超えないように、データ信号用および同期信号用の伝送線路の長さが定められる。なお、セットアップジッタは、セットアップ時において、データ信号または同期信号が、チップ７１とメモリ２１との間を伝送されるときに発生する各種のジッタの総和、つまりメモリコントローラ２２およびプリント配線基板１１の伝送路において発生するジッタの総和とされる。
【００７４】
さらに、ホールド時のタイミングバジェットとは、ホールド時間がＡＣスペックを満たすようにするための各種のジッタの総量として許容される量をいう。ホールド時のタイミングバジェットにおいては、メモリコントローラ２２内のシリコンにおけるジッタ、ホールドジッタ、メモリ２１内で発生するジッタなどが考慮され、それらのジッタの総和が、ホールド時のタイミングバジェットの値を超えないように、データ信号用および同期信号用の伝送線路の長さが定められる。なお、ホールドジッタは、ホールド時において、データ信号または同期信号が、チップ７１とメモリ２１との間を伝送されるときに発生する各種のジッタの総和、つまりメモリコントローラ２２およびプリント配線基板１１の伝送路において発生するジッタの総和とされる。
【００７５】
プリント配線基板１１の回路および版下が設計されると、ステップＳ１２において、設計者は、コンピュータによるシミュレーションによって、データ信号と同期信号とのスキューを求める。
【００７６】
例えば、コンピュータにより、図３のパッド７２からボール７３までのデータ信号の伝送時間と、チップ７１の入出力端子に接続されたパッドから、メモリ２１とランドとを接続するボールまでの同期信号の伝送時間とがシミュレーションにより求められ、求められた伝送時間からデータ信号と同期信号とのスキューが求められる。ここで、データの書き込み時のスキューだけでなく、データの読み出し時のスキューも求められる。
【００７７】
データ信号と同期信号とのスキューが求められると、ステップＳ１３において、シミュレーションにより求められたデータ信号と同期信号とのスキューの値が、目標とする範囲内の値であるか否かが判定される。
【００７８】
ここで、目標とされる範囲は、ステップＳ１１において定められた範囲とされる。したがって、例えばスキュースペックが±70psである場合、0ps乃至100psの範囲とされる。
【００７９】
また、ステップＳ１３において、伝送線路３１および伝送線路３９を含む、プリント配線基板１１上の全てのデータ信号用の伝送線路について、データ書き込み時のデータ信号と同期信号とのスキューの値、およびデータ読み出し時のデータ信号と同期信号とのスキューの値の両方の値が、目標とされる範囲内の値である場合、スキューの値が目標とする範囲内の値であると判定される。
【００８０】
ステップＳ１３において、スキューの値が目標とする範囲内の値でないと判定された場合、処理はステップＳ１１に戻り、スキューの値が目標とする範囲内の値となるように、プリント配線基板１１の回路および版下が設計し直される。
【００８１】
これに対して、ステップＳ１３において、スキューの値が目標とする範囲内の値であると判定された場合、ステップＳ１４において、製造者は、設計したプリント配線基板１１を製造する。例えば、製造者は、設計された版下を作成し、作成した版下を用いてプリント配線基板１１を製造する。
【００８２】
ステップＳ１５において、製造者は、製造したプリント配線基板１１に、メモリ２１、メモリコントローラ２２、電力供給部２３などの電子部品を配置し、プリント配線基板１１を組み立てて、製造処理は終了する。
【００８３】
このようにして、プリント配線基板１１が設計されて製造される。
【００８４】
このように、データ信号用の伝送線路、および同期信号用の伝送線路の長さが、データ信号のスキューが目標となる範囲内の値となる長さになるようにプリント配線基板１１を設計して製造することにより、より確実にデータを読み取ることのできるプリント配線基板１１を得ることができる。
【００８５】
ところで、シミュレーションにより求められたデータ信号と同期信号とのスキューの値が、０を含み、上限の値と下限の値との中間値が０より大きい値である範囲内の値となるように、伝送線路３１および伝送線路３４の長さが定められて設計されたプリント配線基板１１について、伝送線路３１だけが用いられてデータ信号が伝送され、他のデータ信号用の伝送線路では、データ信号が伝送されない場合におけるデータ信号のアイパターンをシミュレーションにより求めると、図５に示すような結果が得られる。
【００８６】
図５は、メモリ２１の転送速度が667Mbpsであり、メモリコントローラ２２がメモリ２１−１にデータ信号を送信する場合、つまり１ビット分だけデータを記録させる場合に、伝送線路３１を伝送されてメモリ２１−１に受信されたデータ信号のアイパターンを示している。なお、図において縦軸は、電圧を示し、横軸は時間を示している。
【００８７】
また、受信されるデータ信号のレベルがハイである場合に、セットアップ時間の開始の基準となるデータ信号の電圧の大きさVIH ACは、1.1Vとされ、受信されるデータ信号のレベルがハイである場合に、ホールド時間の終了の基準となるデータ信号の電圧の大きさVIH DCは、1.025Vとされる。さらに、受信されるデータ信号のレベルがローである場合に、セットアップ時間の開始の基準となるデータ信号の電圧の大きさVIL ACは、0.7Vとされ、受信されるデータ信号のレベルがローである場合に、ホールド時間の終了の基準となるデータ信号の電圧の大きさVIL DCは、0.775Vとされる。
【００８８】
矢印Ｅ１１により示される曲線は、各時刻におけるメモリコントローラ２２のチップ７１の電源ピンにかかる電圧の大きさを示しており、電源ピンの電圧の大きさは、1.65V乃至1.75Vの間の値となっている。つまり電源ピンの電圧の値は比較的安定している。
【００８９】
また、矢印Ｅ１２により示されるアイパターンは、伝送線路３１を伝送され、メモリ２１−１において受信されたデータ信号の波形を示している。さらに、矢印Ｅ１３により示される曲線は、伝送線路３４−１を伝送され、メモリ２１−１において受信された同期信号の波形を示しており、同期信号の位相は、データ信号の位相よりも９０度だけ進んでいる。すなわち、データ信号は、同期信号よりも0.75nsだけ遅れている。
【００９０】
ここで、伝送線路３４−１および伝送線路３４−２を伝送されて受信された同期信号のそれぞれの電圧の大きさが等しくなる位置、つまり同期信号のクロスポイントの電圧の大きさが０Ｖであるとすると、レベルがハイであるデータ信号が受信される場合のセットアップ時間は区間Ｂ１１の時間、つまりデータ信号の電圧が０Ｖから立ち上がってVIH ACである1.1Vとなった時刻から、次のクロスポイントとなる時刻までの時間である671psとされる。
【００９１】
また、レベルがハイであるデータ信号が受信される場合のホールド時間は区間Ｂ１２の時間、つまりクロスポイントとなった時刻から、データ信号の電圧が立ち下がってVIH DCである1.025Vとなった時刻までの時間である655psとされる。
【００９２】
さらに、レベルがローであるデータ信号が受信される場合のセットアップ時間は区間Ｂ１３の時間、つまりデータ信号の電圧が０Ｖから立ち下がってVIL ACである0.7Vとなった時刻から、次のクロスポイントとなる時刻までの時間である671psとされる。さらに、また、レベルがローであるデータ信号が受信される場合のホールド時間は区間Ｂ１４の時間、つまりクロスポイントとなった時刻から、データ信号の電圧が立ち上がってVIL DCである0.775Vとなった時刻までの時間である654psとされる。
【００９３】
したがって、図６に示すように、データ信号のセットアップ時間は、ホールド時間よりもわずかに長くなる。なお、図６では、データ信号およびＡＣスペックのセットアップ時間と、ホールド時間とが示されている。また、図において、文字“VIH”は、データ信号のレベルがハイである場合を示しており、文字“VIL”は、データ信号のレベルがローである場合を示している。
【００９４】
図６では、レベルがハイであるデータ信号のセットアップ時間は671psとされ、レベルがローであるデータ信号のセットアップ時間も671psとされており、それらのセットアップ時間は、ＡＣスペックにおいて規定されているセットアップ時間100psよりも長いので、ＡＣスペックの規格を満足している。
【００９５】
また、レベルがハイであるデータ信号のホールド時間は655psとされ、レベルがローであるデータ信号のホールド時間は654psとされており、それらのホールド時間は、ＡＣスペックにおいて規定されているホールド時間175psよりも長いので、ＡＣスペックの規格を満足している。
【００９６】
さらに、データ信号のレベルをハイまたはローに切り替えてから、セットアップ時間とされる期間が始まるまでの遅延を示すセットアップジッタは、同期信号の１／４周期の時間と、データ信号のセットアップ時間のうちのより短い方のセットアップ時間とから求められる。すなわち、セットアップジッタは、同期信号の１／４周期の時間である762psから、より短いセットアップ時間671psを減算して得られる値91psとされる。
【００９７】
さらに、また、ホールド時間とされる期間が終了してから、次にデータ信号のレベルをハイまたはローに切り替えるまでの遅延を示すホールドジッタは、同期信号の１／４周期の時間と、データ信号のホールド時間のうちのより短い方のホールド時間とから求められる。すなわち、ホールドジッタは、同期信号の１／４周期の時間である762psから、より短いホールド時間654psを減算して得られる値108psとされる。
【００９８】
さらに、また、１ビット分のデータのデータ信号を受信するまでの期間に、メモリ２１からメモリコントローラ２２までのデータ信号の伝送経路において発生するジッタは、セットアップジッタと、ホールドジッタとの和により求められるので、セットアップジッタの値91psおよびホールドジッタの値108psから、伝送経路のジッタの値199（＝91＋108）psが求められる。
【００９９】
このように、１ビット分だけデータを記録させる場合、セットアップ時間は、ホールド時間よりもわずかに長くなり、図５に示したように、データ信号の１周期の中間の位置よりもわずかに右側の位置、すなわちデータ信号のレベルがハイまたはローとされる電圧値が維持されている期間の中心のよりもわずかに後の時刻に、同期信号のクロスポイントが位置している。したがって、メモリ２１−１では、セットアップ時間およびホールド時間を充分に確保することができ、より確実にデータ信号からデータを読み取ることができる。
【０１００】
これに対して、設計されたプリント配線基板１１について、データ信号用の全ての伝送線路が用いられてデータ信号が伝送された場合における、伝送線路３１を伝送されて受信されたデータ信号のアイパターンをシミュレーションにより求めると、図７に示すような結果が得られる。
【０１０１】
図７は、メモリ２１の転送速度が667Mbpsであり、メモリコントローラ２２がメモリ２１−１およびメモリ２１−２にデータ信号を送信する場合、つまり３２ビット分のデータを同時に記録させる場合におけるアイパターンを示している。図において縦軸は、電圧を示し、横軸は時間を示している。
【０１０２】
また、受信されるデータ信号のレベルがハイである場合に、セットアップ時間の開始の基準となるデータ信号の電圧の大きさVIH ACは、1.1Vとされ、受信されるデータ信号のレベルがハイである場合に、ホールド時間の終了の基準となるデータ信号の電圧の大きさVIH DCは、1.025Vとされる。さらに、受信されるデータ信号のレベルがローである場合に、セットアップ時間の開始の基準となるデータ信号の電圧の大きさVIL ACは、0.7Vとされ、受信されるデータ信号のレベルがローである場合に、ホールド時間の終了の基準となるデータ信号の電圧の大きさVIL DCは、0.775Vとされる。
【０１０３】
矢印Ｅ２１により示される曲線は、各時刻におけるメモリコントローラ２２のチップ７１の電源ピンにかかる電圧の大きさを示している。電源ピンの電圧の大きさは、1.5V乃至1.85Vの間の値となっており、図５の矢印Ｅ１１により示した電圧の値と比べて大きく変化している。このように、チップ７１の電源ピンにかかる電圧が時間とともに大きく変動すると、チップ７１から出力されるデータ信号や同期信号の電圧の大きさも大きく変動することになる。
【０１０４】
矢印Ｅ２２により示されるアイパターンは、伝送線路３１を伝送され、メモリ２１−１において受信されたデータ信号の波形を示している。データ信号の波形は、チップ７１の電源ピンにかかる電圧の変動の影響により、図５における場合と比べて、縦方向および横方向、つまり電圧値および受信された時刻にばらつきが生じている。
【０１０５】
また、チップ７１の電源ピンにかかる電圧の変動により発生した同時スイッチングノイズの影響により、データ信号の波形の立ち上がり、および立下りがなだらかになっている。つまり、データ信号の波形の立ち上がりおよび立下りが遅くなっており、図５における場合と比べて、データ信号のレベルをハイまたはローに切り替えてから、その電圧値がVIH ACまたはVIL ACの値となるまでに時間がかかっていることが分かる。
【０１０６】
矢印Ｅ２３により示される曲線は、伝送線路３４−１を伝送され、メモリ２１−１において受信された同期信号の波形を示している。同期信号の波形は、チップ７１の電源ピンにかかる電圧の変動の影響により、図５における場合と比べて、縦方向および横方向、つまり電圧値および受信された時刻にばらつきが生じている。
【０１０７】
また、同期信号の位相は、データ信号の位相よりも９０度だけ進んでいる。すなわち、データ信号は、同期信号よりも0.75nsだけ遅れている。
【０１０８】
ここで、同期信号のクロスポイントの電圧の大きさが０Ｖであるとすると、レベルがハイであるデータ信号が受信される場合のセットアップ時間は区間Ｂ２１の時間、つまりデータ信号の電圧が０Ｖから立ち上がってVIH ACである1.1Vとなった時刻から、次のクロスポイントとなる時刻までの時間である483psとされる。
【０１０９】
また、レベルがハイであるデータ信号が受信される場合のホールド時間は区間Ｂ２２の時間、つまりクロスポイントとなった時刻から、データ信号の電圧が立ち下がってVIH DCである1.025Vとなった時刻までの時間である732psとされる。
【０１１０】
さらに、レベルがローであるデータ信号が受信される場合のセットアップ時間は区間Ｂ２３の時間、つまりデータ信号の電圧が０Ｖから立ち下がってVIL ACである0.7Vとなった時刻から、次のクロスポイントとなる時刻までの時間である449psとされる。さらに、また、レベルがローであるデータ信号が受信される場合のホールド時間は区間Ｂ２４の時間、つまりクロスポイントとなった時刻から、データ信号の電圧が立ち上がってVIL DCである0.775Vとなった時刻までの時間である720psとされる。
【０１１１】
したがって、図８に示すように、データ信号のセットアップ時間は、ホールド時間に比べて280ps程度短くなっている。なお、図８では、データ信号およびＡＣスペックのセットアップ時間と、ホールド時間とが示されている。また、図において、文字“VIH”は、データ信号のレベルがハイである場合を示しており、文字“VIL”は、データ信号のレベルがローである場合を示している。
【０１１２】
図８では、レベルがハイであるデータ信号のセットアップ時間は438psとされ、レベルがローであるデータ信号のセットアップ時間は449psとされており、それらのセットアップ時間は、ＡＣスペックにおいて規定されているセットアップ時間100psよりも長いので、ＡＣスペックの規格を満足している。
【０１１３】
また、レベルがハイであるデータ信号のホールド時間は732psとされ、レベルがローであるデータ信号のホールド時間は720psとされており、それらのホールド時間は、ＡＣスペックにおいて規定されているホールド時間175psよりも長いので、ＡＣスペックの規格を満足している。
【０１１４】
データ信号のセットアップジッタは、同期信号の１／４周期の時間と、より短いセットアップ時間との差であるから、同期信号の１／４周期の時間である762psから、より短いセットアップ時間438psを減算して得られる値324psとされる。
【０１１５】
また、ホールドジッタは、同期信号の１／４周期の時間と、より短いホールド時間との差であるから、同期信号の１／４周期の時間である762psから、より短いホールド時間720psを減算して得られる値42psとされる。
【０１１６】
このように、３２ビット分のデータを同時に記録させる場合、図６に示した１ビット分のデータを記録させる場合と比べて、同時スイッチングノイズの影響により、ホールドジッタが良くなっている分だけセットアップジッタが233（＝324−91）psだけ悪化している。すなわち、３２ビット分のデータを同時に記録させる場合、セットアップ時間が、ホールド時間よりも大幅に短くなり、図７に示したように、同期信号のクロスポイントの位置が、データ信号の１周期の中間の位置よりも図中、左側の位置となる。すなわち、データ信号のレベルがハイまたはローとされる電圧値が維持されている期間の中心よりも、データ信号のレベルを切り替えた時刻により近い時刻に同期信号のクロスポイントが位置している。
【０１１７】
また、１ビット分のデータのデータ信号を受信するまでの期間に、メモリ２１からメモリコントローラ２２までのデータ信号の伝送経路において発生するジッタは、セットアップジッタの値324psおよびホールドジッタの値42psから求められ、366（＝324＋42）psとされる。この伝送経路のジッタの値366psも、１ビット分だけデータを記録させる場合の伝送路のジッタの値199psと比べて167（＝366−199）ps悪化している。
【０１１８】
以上のように、同期信号用の伝送線路をデータ信号用の伝送線路よりも長くすると、シミュレーションにおいては、３２ビット分のデータを同時に記録させる場合に、チップ７１内において発生する遅延が考慮されていないので、セットアップ時間が短くなるが、実際には、チップ７１内で同期信号が遅延するため、製造したプリント配線基板１１のセットアップ時間を測定すると、図９に示すように、セットアップ時間とホールド時間とがほぼ同じ時間となる。
【０１１９】
図９は、実際に製造されたプリント配線基板１１について、データ信号用の全ての伝送線路が用いられてデータ信号が伝送された場合における、伝送線路３１を伝送されて受信されたデータ信号のアイパターンの測定結果を示している。
【０１２０】
なお、図において縦軸は、電圧を示し、横軸は時間を示している。また、図９のアイパターンは、同期信号に同期されて表示されており、時刻ｔ１１は、同期信号のクロスポイントの位置とされている。
【０１２１】
矢印Ｅ３１により示されるアイパターンは、伝送線路３１を伝送され、メモリ２１−１において受信されたデータ信号の波形を示している。データ信号の波形は、チップ７１の電源ピンにかかる電圧の変動により発生した同時スイッチングノイズの影響によって、データ信号の波形の立ち上がり、および立下りがなだらかになっている。
【０１２２】
また、時刻ｔ１１は、クロスポイントの位置であるので、データ信号の１周期のほぼ中間の位置、すなわちデータ信号のレベルがハイまたはローとされる電圧値が維持されている期間の中心の時刻に同期信号のクロスポイントが位置していることが分かる。したがって、メモリ２１では、セットアップ時間およびホールド時間を充分に確保することができ、その結果、より確実にデータ信号からデータを読み取ることができる。
【０１２３】
さらに、図９に示したアイパターンから求められたセットアップ時間と、ホールド時間とは図１０に示すように、ほぼ同じ時間となる。なお、図１０では、データ信号、およびＡＣスペックのセットアップ時間とホールド時間とが示されている。また、図において、文字“VIH”は、データ信号のレベルがハイである場合を示しており、文字“VIL”は、データ信号のレベルがローである場合を示している。
【０１２４】
図１０では、レベルがハイであるデータ信号のセットアップ時間は578.18psとされ、レベルがローであるデータ信号のセットアップ時間は585.46psとされており、それらのセットアップ時間は、ＡＣスペックにおいて規定されているセットアップ時間100psよりも長いので、ＡＣスペックの規格を満足している。
【０１２５】
また、レベルがハイであるデータ信号のホールド時間は600.00psとされ、レベルがローであるデータ信号のホールド時間は574.54psとされており、それらのホールド時間は、ＡＣスペックにおいて規定されているホールド時間175psよりも長いので、ＡＣスペックの規格を満足している。
【０１２６】
このように、プリント配線基板１１では、同期信号用の伝送線路をデータ信号用の伝送線路よりも長くすることで、セットアップ時間とホールド時間とをほぼ同じ時間にすることができる。
【０１２７】
また、データ信号のセットアップジッタは、同期信号の１／４周期の時間と、より短いセットアップ時間との差であるから、同期信号の１／４周期の時間である762psから、より短いセットアップ時間578.18psを減算して得られる値183.82（＝762−578.18）psとされる。さらに、ホールドジッタは、同期信号の１／４周期の時間と、より短いホールド時間との差であるから、同期信号の１／４周期の時間である762psから、より短いホールド時間574.54psを減算して得られる値187.46（＝762−574.54）psとされる。したがって、セットアップジッタとホールドジッタはほぼ同じ大きさであることが分かる。
【０１２８】
また、１ビット分のデータのデータ信号を受信するまでの期間に、メモリ２１からメモリコントローラ２２までのデータ信号の伝送経路において発生するジッタは、セットアップジッタの値183.82psおよびホールドジッタの値187.46psから求められ、371.28（＝183.82＋187.46）psとされる。
【０１２９】
このように、同期信号用の伝送線路をデータ信号用の伝送線路よりも長くすると、データ信号のセットアップジッタとホールドジッタの大きさをほぼ同じ大きさにすることができるので、同期信号用の伝送線路とデータ信号用の伝送線路とを同じ長さにした場合と比べて、ホールドジッタは大きくなり、ホールド時のタイミングバジェットに対して、許容される各ジッタの余裕が少なくなる。
【０１３０】
しかしながら、ホールドジッタが増えた分だけセットアップジッタを低減させることができるので、同時スイッチングノイズが発生した場合においても、より簡単にセットアップ時のタイミングバジェットを満足することができる。
【０１３１】
以上のように、データ信号用の伝送線路および同期信号用の伝送線路の長さを、データ信号と同期信号とのスキューが、０を含み、上限の値と下限の値との中間値が０より大きい値である範囲内の値になると予測される長さにすることで、セットアップ時間をより増加させることができる。すなわち、データ信号のセットアップ時間などの動作マージンを改善することができる。また、動作マージンが改善されるので、同時スイッチングノイズによるタイミングエラーを防止することができる。したがって、データ信号からより確実にデータを読み取ることができる。
【０１３２】
さらに、動作マージンが改善されるので、メモリコントローラ２２内に、PLL（Phase Locked Loop）回路やDLL（Digital Locked Loop）回路を設ける必要がなくなり、メモリコントローラ２２をより小さくすることができる。したがって、PLL回路やDLL回路の削減、およびプリント配線基板１１の小型化が可能となり、プリント配線基板１１の製造コストを削減することができる。
【０１３３】
さらに、一般にプリント配線基板を構成する層の数が減ると、同時スイッチングノイズによるジッタ、クロックジッタなどが増加するが、同期信号用の伝送線路をデータ信号用の伝送線路よりも長くすることにより、動作マージンが改善されるので、プリント配線基板１１におけるジッタに対する許容量が大きくなり、その結果、プリント配線基板１１を構成する層の数を減らすことができる。例えば、６層の基板であるプリント配線基板１１を、４層の基板とすることができ、また、プリント配線基板１１が８層の基板であれば、プリント配線基板１１を６層の基板とすることができる。
【０１３４】
なお、以上においては、データ信号は、ＤＱ信号などと呼ばれる信号とされると説明したが、その他、データの書き込みや読み出し時にデータのマスク制御を行うためのデータマスク信号と呼ばれる信号とするようにしてもよい。そのような場合においても、データマスク信号の伝送線路が同期信号用の伝送線路よりも短くなるようになされる。
【０１３５】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１３６】
【図１】本発明を適用した一実施の形態のプリント配線基板の層構成の例を示す図である。
【図２】プリント配線基板に配置される電子部品を示す図である。
【図３】データ信号と同期信号とのスキューについて説明する図である。
【図４】製造処理を説明するフローチャートである。
【図５】１ビット分のデータを記録する場合のアイパターンを示す図である。
【図６】セットアップ時間およびホールド時間を示す図である。
【図７】３２ビット分のデータを記録する場合のアイパターンを示す図である。
【図８】セットアップ時間およびホールド時間を示す図である。
【図９】データ信号のアイパターンを示す図である。
【図１０】セットアップ時間およびホールド時間を示す図である。
【符号の説明】
【０１３７】
１１  プリント配線基板，  ２１−１，２１−２，２１  メモリ，  ２２  メモリコントローラ，  ３１  伝送線路，  ３４−１，３４−２，３４  伝送線路，  ３９  伝送線路，  ４２−１，４２−２，４２  伝送線路，  ７１  チップ，  ７２  パッド，  ７３  ボール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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