(57)【要約】【課題】ｐ型ＭＯＳＦＥＴの閾値電圧を安定化でき、且つ信頼性が劣化することがないフルシリサイドゲート電極を有する半導体装置を実現できるようにする。【解決手段】半導体基板１１と、半導体基板１１に形成されたｎ型トランジスタ形成領域１３Ａに、フルシリサイドゲート電極２５と該フルシリサイドゲート電極２５の側面上に形成されたサイドウォール２０とを有するｎ型ＭＯＳ電界効果トランジスタと、半導体基板１１に形成されたｐ型トランジスタ形成領域１３Ｂに、フルシリサイドゲート電極２６と該フルシリサイドゲート電極２６の側面上に形成された薄膜化されたサイドウォール２０ａとを有する第２のＭＯＳ電界効果トランジスタとを備えている。薄膜化されたサイドウォール２０ａは、サイドウォール２０よりも半導体基板１１からの高さが低い。【選択図】図１
2008130797.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板において、第１の半導体領域に、第１のゲート電極と該第１のゲート電極の側面上に形成された第１のサイドウォールとを有する第１のトランジスタと、
前記半導体基板に形成された第２の半導体領域に、第２のゲート電極と該第２のゲート電極の側面上に形成された第２のサイドウォールとを有する第２のトランジスタとを備え、
前記第２のサイドウォールは、前記第１のサイドウォールよりも前記半導体基板からの高さが低いことを特徴とする半導体装置。
【請求項２】
前記第２のゲート電極は、前記第１のゲート電極よりも厚さが薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のゲート電極は３０ｎｍ以上且つ５０ｎｍ以下の膜厚を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のサイドウォールの高さは７０ｎｍ以上であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２のサイドウォールの高さは５０ｎｍ以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のゲート電極及び前記第２のゲート電極は、それぞれ金属シリサイドからなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記金属シリサイドを構成する金属は、ニッケル、コバルト、チタン、白金、ルテニウム、イリジウム、イッテルビウム及び遷移金属のうちの少なくとも１つであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のトランジスタは、前記第１の半導体領域と前記第１のゲート電極との間に形成された第１のゲート絶縁膜を有し、前記第２のトランジスタは、前記第２の半導体領域と前記第２のゲート電極との間に形成された第２のゲート絶縁膜を有し、前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、金属酸化物からなることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記金属酸化物は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、シリコン、ランタン及び希土類元素のうちの少なくとも１つの酸化物であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のサイドウォール及び前記第２のサイドウォールは、シリコン窒化膜を含むことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板に素子分離膜を形成して、前記半導体基板を第１の半導体領域と第２の半導体領域とに分離する工程（ａ）と、
前記半導体基板の上にゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の上にゲート電極形成膜を形成する工程（ｃ）と、
前記ゲート電極形成膜の上にハードマスク膜を形成する工程（ｄ）と、
前記ゲート電極形成膜を選択的にエッチングしてゲート電極を形成する工程（ｅ）と、
前記ゲート電極の側面上にサイドウォールを形成する工程（ｆ）と、
前記半導体基板の上に、前記サイドウォールが形成された前記ゲート電極が覆われるように層間膜を形成する工程（ｇ）と、
前記層間膜に対して、化学機械研磨及びドライエッチングを行って前記ハードマスク膜を露出する工程(ｈ)と、
前記第２の半導体領域におけるサイドウォールに対して選択的にエッチングを行って薄膜化する工程（ｉ）と、
前記第２の半導体領域におけるゲート電極に対して選択的にエッチングを行って薄膜化する工程（ｊ）と、
前記工程（ｊ）の後に、前記半導体基板の上に金属膜を堆積し、堆積した金属膜を熱処理することにより前記ゲート電極と前記金属とを反応させることにより、前記ゲート電極を金属シリサイドとする工程（ｋ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ｅ）よりも後で且つ前記工程（ｆ）よりも前に、又は、前記工程（ｆ）よりも後で且つ前記工程（ｇ）よりも前に、前記半導体基板における前記第１の半導体領域及び第２の半導体領域にソースドレイン領域をそれぞれ形成する工程（ｌ）と、
前記工程（ｌ）よりも後で且つ前記工程（ｇ）よりも前に、前記ソースドレイン領域をシリサイド化する工程（ｍ）とをさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｉ）よりも後で且つ前記工程（ｊ）よりも前に、前記ハードマスク膜を除去する工程（ｎ）とをさらに備えていることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、前記ゲート電極の両側面にスペーサ膜を形成する工程（ｏ）をさらに備えていることを特徴とする請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に金属シリサイド膜からなるゲート電極を有するＭＯＳ（Metal Oxide Semiconductor）構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置における高集積化及び高速化に対する技術進展に伴い、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化が進められている。特に、ＭＯＳＦＥＴの微細化のために、従来より用いられている酸化シリコン（ＳｉＯ２）及び酸窒化シリコン（ＳｉＯＮ）等のシリコン酸化膜からなるゲート絶縁膜の薄膜化が進められている。しかし、ゲート絶縁膜の微細化に伴い、トンネル効果によるゲートリーク電流の増大という問題が顕在化してくる。このため、ゲートリーク電流を増加させずに、さらなる薄膜化を実現するため、ゲート電極の材料をポリシリコンから金属に代えて、電極空乏化に伴う容量低下を防ぐ等の対策が研究されている。
【０００３】
そこで、金属材料からなるゲート電極の１つとして、フルシリサイドゲート電極が提案されている。フルシリサイドゲート電極は、ゲート絶縁膜の上に堆積したポリシリコン膜の上に金属を直接に堆積し、熱処理によってポリシリコン膜全体を金属シリサイド化することにより形成している（例えば、特許文献１を参照。）。このプロセスによると、まずポリシリコンからなるゲート電極を形成し、その後ゲート電極を完全に金属シリサイド化させて作製することになる。このため、デュアルメタルゲートプロセスとフルシリサイドゲートプロセスとを比較すると、デュアルメタルゲートプロセスでは、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとにそれぞれ異なる金属材料の堆積と、ゲート長が１００ｎｍ以下の微細な加工と、ゲート絶縁膜上にダメージを与えることなく金属材料の選択的な除去とを行わなければならない。これに対し、フルシリサイドゲートプロセスでは、このような微細化に伴う技術的な困難がない。このため、従来のＳｉＯ２、ＳｉＯＮゲート絶縁膜における電極空乏化による容量低下を防止するためにフルシリサイドゲート電極を用いることが期待されている。
【０００４】
一方、ゲート絶縁膜の材料として、ＳｉＯ２及びＳｉＯＮ等のシリコン酸化物に代えて、ハフニウムオキサイド（ＨｆＯ２）及びジルコニウムオキサイド（ＺｒＯ２）等の金属酸化物からなる高誘電体材料に置き換えることが検討されている。ゲート絶縁膜の材料として金属酸化物を用いると、シリコン酸化膜を用いるよりも薄い膜厚を実現しながら膜厚を厚くしたような物理的性質を実現することができるため、リーク電流を低減する効果が期待できる。
【０００５】
しかし、ポリシリコンからなるゲート電極を有するＭＯＳＦＥＴにゲート絶縁膜として金属酸化物を用いると、ゲート絶縁膜の上部界面、すなわちゲート絶縁膜とゲート電極との界面における反応に起因して、トランジスタを動作させる際の閾値電圧の絶対値が大きくなってしまうという問題が生じる。その原因は明らかなっていないが、トランジスタ製造プロセスにおいて、半導体基板が１０００℃程度の高温のプロセスに晒されるため、ゲート電極材料とゲート絶縁膜材料とが反応してしまうことが疑われている。
【０００６】
ゲート電極材料とゲート絶縁膜材料とが反応することにより、ゲート電極材料の実効的な仕事関数が変化する現象（フェルミレベルピニング）が生じる。例えば、ゲート電極材料にポリシリコンを使用すると、ポリシリコンの実効的な仕事関数の値が、ポリシリコンのドーパントの種類によらず、ポリシリコンのミッドギャップ（バンドギャップエネルギーの中間値）よりもややｎ＋ポリシリコン寄りに固定されることが報告されている（非特許文献１を参照。）。このことにより、特にｐ型ＭＯＳＦＥＴの閾値電圧の絶対値が相当に大きくなってしまうため、ゲート絶縁膜の材料が高誘電体の場合には、ＳｉＯ２ゲート絶縁膜で期待される電極空乏化抑制の効果の他に金属からなる電極を用いて最適な仕事関数を選び、閾値電圧を制御することが必要とされる。
【０００７】
このためにも、高誘電体ゲート絶縁膜におけるフェルミレベルピニングによるｐ型ＭＯＳＦＥＴの閾値電圧上昇を回避するために、金属からなる電極としてフルシリサイドゲート電極を用いることが期待されている。
【特許文献１】特開２００５−２２８８６８号公報
【非特許文献１】C. Hobbs, L. Fonseca, V. Dhandapani, S. Samavedam, B. Taylor, J. Grant, L. Dip, D. Triyoso, R. Hegde, D. Gilmer, R. Garcia, D. Roan, L. Lovejoy, R. Rai, L. Hebert, H. Tseng, B. White, and P. Tobin，“Fermi level pinning at the polySi/metal oxide interface”，Proceedings of the 2003 Symposium on VLSI Technology，２００３年，ｐ．９−１０
【非特許文献２】A. Veloso, T. Hoffmann, A. Lauwers, S. Brus, J. F. de Marneffe, S. Locorotondo, C. Vrancken, T. Kauerauf, A. Shickova, B. Sijmus, H. Tigelaar, M. A. Pawlak, H. Y. Yu, C. Demeurisse, S. Kubicek, C. Kerner, T. Chiarella, O. Richard, H. Bender, M. Niwa, P. Absil, M. Jurczak, S. Biesemans, and J. A. Kittl，“Dual work function controlled Ni-FUSI CMOS (NiSi NMOS, Ni2Si or Ni31Si12 PMOS): Manufacturability, Reliability & Process window Improvement by Sacrificial SiGe cap”，Proceedings of the 2006 Symposium on VLSI Technology，２００６年。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴに適した閾値電圧を与えるためには、フルシリサイドゲート電極の仕事関数が、金属とシリコンとの組成比によって変化することを考慮し、金属とシリコンとの組成比が二種類以上になる金属シリサイド層を同一半導体基板上に形成しなければならない。この課題に対しては、例えばｐ型ＭＯＳＦＥＴのゲート電極を形成するためのポリシリコン膜厚を、ｎ型ＭＯＳＦＥＴのポリシリコン膜厚よりも薄く形成した後で、同一膜厚の金属とポリシリコンからなるゲート電極とを反応させることにより、ｐ型ＭＯＳＦＥＴにｎ型ＭＯＳＦＥＴよりも金属過剰な金属シリサイドゲート電極を形成する試みが提案されている。金属をより多く含む金属シリサイドは、高い仕事関数になるため、ｐ型ＭＯＳＦＥＴにおいて低いトランジスタ閾値電圧を実現することができる。
【０００９】
ｐ型ＭＯＳＦＥＴのポリシリコン膜厚を薄くする手段としては、膜厚が同一のポリシリコンからなるゲート電極を形成した後に、ｎ型ＭＯＳＦＥＴ領域をレジストで被覆し、ｐ型ＭＯＳＦＥＴ領域のポリシリコンからなるゲート電極のみをドライエッチングにより、後退させて薄膜化させる方法が報告されている（非特許文献２を参照。）。
【００１０】
図６（ａ）〜図６（ｃ）は、従来のｐ型ＭＯＳＦＥＴ領域のポリシリコンからなるゲート電極のドライエッチングを示した模式図であり、図６（ａ）〜図６（ｃ）を参照しながら、サイドウォールを有するゲート電極のドライエッチングの問題点について説明する。
【００１１】
図６（ａ）は、ｐ型ＭＯＳＦＥＴ領域において、サイドウォールで囲まれたポリシリコンからなるゲート電極の断面図を示しており、ゲート絶縁膜６１、ゲート電極６２及びサイドウォール６３を模式的に示している。図６（ｂ）は、図６（ａ）で示したゲート電極が正常にドライエッチングされた断面図を示している。図６（ｃ）は、図６（ａ）で示したゲート電極をドライエッチングした際に問題となる断面図を示している。
【００１２】
図６（ｃ）で示すように、サイドウォールで囲まれたポリシリコンからなるゲート電極をドライエッチングにより後退させる場合、特にゲート長が短い閉塞的なゲート形状を有するゲート電極では均一にエッチングが進まず、テーパ形状を伴いながらエッチングが進行することがわかっている。このようにエッチングが正常に進行しない原因として考えられることは、サイドウォール材料がシリコン窒化膜及びシリコン酸化膜などの絶縁体でありドライエッチング中に帯電し、異方性エッチングが妨げられること及び反応分子が十分に揮発できないことである。このように、ポリシリコンからなるゲート電極のドライエッチングが正常に進行されない場合、正常にエッチングされた場合に比べ、テーパ形状に応じてシリコンの量が増加し、ゲート電極のポリシリコンを金属によりフルシリサイド化する際に、同量の金属に対してシリコンの体積比が増加するため、シリコンが過剰な金属シリサイド膜が形成されることになる。例えば、図６（ｃ）に示すように、テーパ部分を形成するゲート電極の膜厚が想定していたゲート電極の厚さよりも２倍となる高さで残った場合、正常にエッチングされる場合よりもゲート電極を形成するポリシリコンの体積が２倍となり、形成される金属シリサイドの金属対シリコンの比率が変わるため、仕事関数とトランジスタの閾値電圧が大きく変動し、実用上の使用が困難である。このようにエッチングがテーパ形状を伴って正常に進行しないことは、ゲート長が１００ｎｍ以下の微細なサイズ程、より顕著である。また、エッチング後の形状は、ゲート電極の構造、高さ、アスペクト比、パターン密度及びパターン配列などに影響を受けて変化するため、均一に制御することは困難である。一方、ポリシリコンからなるゲート電極を過剰にエッチングした場合、ゲート電極の中央部分が選択的にエッチングされてしまうため、ゲート絶縁膜そのものに損傷を与えてしまうおそれがある。
【００１３】
また、別の課題として、ゲート電極を形成するポリシリコンの金属によるフルシリサイド化は体積膨張を伴うため、特にゲート電極側壁のサイドウォールにストレスを与える。ストレスを受けたサイドウォールはさらにゲート絶縁膜を含むトランジスタのチャネルにも影響を与え、過剰で局所的なストレスを発生する。このためゲート絶縁膜の欠陥密度が増加して、信頼性を劣化させてしまうことになる。特にｐ型ＭＯＳＦＥＴには、金属過剰な金属シリサイドを適用するため体積膨張率が高く、ｎ型ＭＯＳＦＥＴに比べてより強いストレスがかかり、信頼性が劣化しやすい。
【００１４】
本発明は、前記従来の課題に鑑み、ｐ型ＭＯＳＦＥＴの閾値電圧を安定化でき、かつ信頼性が劣化することがないフルシリサイドゲート電極を有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明の半導体装置は、半導体基板上に形成されたｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴが、それぞれ金属によるフルシリサイド化されたゲート電極を有し、ｐ型ＭＯＳＦＥＴのサイドウォールの高さがｎ型ＭＯＳＦＥＴのサイドウォールよりも低い構成とする。
【００１６】
具体的には、半導体基板と、半導体基板に形成された第１のトランジスタ形成領域に、第１のゲート電極と該第１のゲート電極の側面上に形成された第１のサイドウォールとを有する第１のＭＯＳ電界効果トランジスタと、半導体基板に形成された第２のトランジスタ形成領域に、第２のゲート電極と該第２のゲート電極の側面上に形成された第２のサイドウォールとを有する第２のＭＯＳ電界効果トランジスタとを備え、第２のサイドウォールは、第１のサイドウォールよりも半導体基板からの高さが低いことを特徴とする。
【００１７】
本発明の半導体装置によると、第２のＭＯＳ電界効果トランジスタのサイドウォールの高さが第１のＭＯＳ電界効果トランジスタのサイドウォールの高さよりも低いため、ポリシリコンからなるゲート電極の薄膜化工程においてエッチングが正常に進行させることができる。このため、ポリシリコンの膜厚を確実に薄膜化でき、且つ一定の厚さに調整できるので、所望の金属シリサイド組成と結晶構造を安定して形成することができ、トランジスタ閾値のばらつきを抑えることができる。また、微細なゲート長を有するフルシリサイドゲート電極の構造デバイスを実現することができる。また、ゲート電極を形成するポリシリコンのシリサイド化によって体積が膨張しても、サイドウォールにストレスを与えることがなくなり、ゲート絶縁膜及びゲート電極の信頼性劣化を防止することができる。
【００１８】
また、第２のゲート電極は、第１のゲート電極よりも厚さが薄いことが好ましい。
【００１９】
このような構成にすると、ゲート電極を形成するポリシリコンをシリサイド化するための金属を過剰に供給することができるため、仕事関数が大きいｐ型ＭＯＳＦＥＴとして閾値電圧制御に適した組成となる金属シリサイド化を実現できる。
【００２０】
また、第２のゲート電極は３０ｎｍ以上且つ５０ｎｍ以下の膜厚を有することが好ましい。
【００２１】
このような構成にすると、ゲート電極を形成するポリシリコンをシリサイド化するための金属を過剰に供給することができるため、ｐ型ＭＯＳＦＥＴとして好ましい条件である金属過剰な組成となる金属シリサイド化を確実に実現できる。
【００２２】
また、第１のサイドウォールの高さは７０ｎｍ以上であることが好ましい。
【００２３】
また、第２のサイドウォールの高さは５０ｎｍ以下であることが好ましい。
【００２４】
このような構成にすると、確実に第２のＭＯＳ電界効果トランジスタのサイドウォールの高さが第１のＭＯＳ電界効果トランジスタのサイドウォールの高さよりも低い半導体装置が実現できる。
【００２５】
また、第１のゲート電極及び第２のゲート電極は、それぞれ金属シリサイドからなることが好ましい。
【００２６】
また、金属シリサイドを構成する金属は、ニッケル、コバルト、チタン、白金、ルテニウム、イリジウム、イッテルビウム及び遷移金属のうちの少なくとも１つであることが好ましい。
【００２７】
このような構成にすると、シリコン基板からなる半導体装置において、望ましい仕事関数と閾値電圧を得ることができる。
【００２８】
また、第１のＭＯＳ電界効果トランジスタは、第１のトランジスタ形成領域と第１のゲート電極との間に形成された第１のゲート絶縁膜を有し、第２のＭＯＳ電界効果トランジスタは、第２のトランジスタ形成領域と第２のゲート電極との間に形成された第２のゲート絶縁膜を有し、第１のゲート絶縁膜及び第２のゲート絶縁膜は、金属酸化物からなることが好ましい。
【００２９】
また、金属酸化物は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、シリコン、ランタン及び希土類元素のうちの少なくとも１つの酸化物であることが好ましい。
【００３０】
このような構成にすると、絶縁膜の高誘電率特性によりゲート容量を高くすることができ、トランジスタ特性を向上することができる。
【００３１】
また、第１のサイドウォール及び第２のサイドウォールは、シリコン窒化膜を含むことが好ましい。
【００３２】
このような構成にすると、シリコン酸化膜及びシリコン窒化膜のエッチング速度が異なることを利用して、サイドウォールをエッチングすることができる。
【００３３】
本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成して、半導体基板を第１のトランジスタ形成領域と第２のトランジスタ形成領域とに分離する工程（ａ）と、半導体基板の上にゲート絶縁膜を形成する工程（ｂ）と、ゲート絶縁膜の上にゲート電極形成膜を形成する工程（ｃ）と、ゲート電極形成膜の上にハードマスク膜を形成する工程（ｄ）と、ゲート電極形成膜を選択的にエッチングしてゲート電極を形成する工程（ｅ）と、ゲート電極の側面上にサイドウォールを形成する工程（ｆ）と、半導体基板の上に、サイドウォールが形成されたゲート電極が覆われるように層間膜を形成する工程（ｇ）と、層間膜に対して、化学機械研磨及びドライエッチングを行ってハードマスク膜を露出する工程(ｈ)と、第２のトランジスタ形成領域におけるサイドウォールに対して選択的にエッチングを行って薄膜化する工程（ｉ）と、第２のトランジスタ形成領域におけるゲート電極に対して選択的にエッチングを行って薄膜化する工程（ｊ）と、工程（ｊ）の後に、半導体基板の上に金属膜を堆積し、堆積した金属膜を熱処理することによりゲート電極と金属とを反応させることにより、ゲート電極を金属シリサイドとする工程（ｋ）とを備えている。
【００３４】
本発明の半導体装置の製造方法によると、第１のトランジスタ形成領域を保護し、第２のトランジスタ形成領域のサイドウォールとゲート電極をエッチングして薄膜化する工程を備えているため、ゲート電極を構成するポリシリコン膜を薄くしてシリコンに対する金属膜の比率を高めることで金属過剰な金属シリサイドを得やすく、かつポリシリコン残りを減らすことができるので、確実にフルシリサイド化ができる。またサイドウォールも薄膜化されているので、フルシリサイド化により体積膨張しても過度なストレスをゲート構造に与えることなく半導体装置を製造することができる。
【００３５】
また、工程（ｅ）よりも後で且つ工程（ｇ）よりも前に、半導体基板における第１のトランジスタ形成領域及び第２のトランジスタ形成領域にソースドレイン領域をそれぞれ形成する工程（ｌ）と、工程（ｌ）よりも後で且つ工程（ｇ）よりも前に、ソースドレイン領域をシリサイド化する工程（ｍ）とをさらに備えていることが好ましい。
【００３６】
また、工程（ｉ）よりも後で且つ工程（ｊ）よりも前に、ハードマスク膜を除去する工程（ｎ）とをさらに備えていることが好ましい。
【００３７】
また、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、ゲート電極の両側面にスペーサ膜を形成する工程（ｏ）をさらに備えているが好ましい。
【００３８】
このような構成にすると、ポリシリコンからなるゲート電極は上面をハードマスク、側面をスペーサ膜で覆われているため、シリコン窒化膜からなるサイドウォールのエッチングに際して膜減りすることがなく、ポリシリコンからなるゲート電極のエッチングによる高さ調整も、他の加工プロセスと独立して制御することができる。
【発明の効果】
【００３９】
本発明に係る半導体装置及びその製造方法によれば、金属シリサイド層を均一に形成でき、閾値電圧が離散的に分布することなく安定したフルシリサイドゲート電極を有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の一実施形態について図面を参照しながら説明する。本発明に係る半導体装置は、半導体基板の上に形成されたフルシリサイドゲート電極を有するｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを備えている。
【００４１】
図１は、本実施形態に係る半導体装置の断面図の一例を示している。
【００４２】
図１に示すように、半導体基板１１に、素子分離膜１２が選択的に形成され、複数のｎ型トランジスタ形成領域１３Ａとｐ型トランジスタ形成領域１３Ｂとがそれぞれ形成されている。ｎ型トランジスタ形成領域１３Ａ及びｐ型トランジスタ形成領域１３Ｂには、それぞれソースドレイン領域２１が形成され、ソースドレイン領域２１の上に金属シリサイドソースドレイン２２が形成されている。ｎ型トランジスタ形成領域１３Ａには、半導体基板１１の上に下地膜１４ａ、下地膜１４ａの上にゲート絶縁膜１５ａ及びゲート絶縁膜１５ａの上にフルシリサイドゲート電極２５が形成され、下地膜１４ａ、ゲート絶縁膜１５ａ及びフルシリサイドゲート電極２５の側面上にスペーサ膜１９及びサイドウォール２０が形成されている。ｐ型トランジスタ形成領域１３Ｂには、半導体基板１１の上に下地膜１４ａ、下地膜１４ａの上にゲート絶縁膜１５ａ及びゲート絶縁膜１５ａの上にフルシリサイドゲート電極２６が形成され、下地膜１４ａ、ゲート絶縁膜１５ａ及びフルシリサイドゲート電極２６の側面上にスペーサ膜１９及び薄膜化されたサイドウォール２０ａが形成されている。さらに、半導体基板１１を覆うように保護膜２３及び層間膜２４が形成されている。
【００４３】
本実施形態に係る半導体装置では、ｐ型ＭＯＳＦＥＴの薄膜化されたサイドウオール２０ａがｎ型ＭＯＳＦＥＴのサイドウォール２０よりも低く形成され、ｐ型ＭＯＳＦＥＴのフルシリサイドゲート電極２６がｎ型ＭＯＳＦＥＴのフルシリサイドゲート電極２５よりも薄く形成されていることを特徴としている。
【００４４】
図２〜図５は、本実施形態に係る半導体装置の製造方法を工程順に示している。
【００４５】
まず、図２（ａ）に示すように、例えば主面の面方位が（１００）面であるシリコンからなる半導体基板１１に、シャロウトレンチ分離（ＳＴＩ：shallow Trench Isolation）からなる素子分離膜１２を選択的に形成する。
【００４６】
続いて、半導体基板１１にイオン注入を行い、複数のｎ型トランジスタ形成領域１３Ａとｐ型トランジスタ形成領域１３Ｂとをそれぞれ形成する。ｎ型トランジスタ形成領域１３Ａはｐ型のウエルを有し、ｐ型トランジスタ形成領域１３Ｂはｎ型のウエルを有している。
【００４７】
続いて、半導体基板１１に対して公知のＲＣＡ洗浄及び希釈フッ酸洗浄を順次行った後、６００℃〜１０００℃程度の温度の酸化性雰囲気で熱処理を行う。これにより、半導体基板１１のｎ型トランジスタ形成領域１３Ａ及びｐ型トランジスタ形成領域１３Ｂの上に、酸化シリコンからなる下地形成膜１４を形成する。下地形成膜１４は、膜厚が１．０ｎｍ以下であることが望ましい。また、下地形成膜１４はウエット処理により形成した、ケミカルなシリコン酸化膜でもよい。
【００４８】
続いて、例えば有機金属気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）法を用いて、素子分離膜１２及び下地形成膜１４の上に膜厚が２ｎｍの高誘電体からなる金属酸化膜１５を形成する。例えば、ハフニウムシリケート（ＨｆＳｉＯ４）からなる金属酸化膜を形成する場合には、以下のようにする。
【００４９】
ターシャリブトキシハフニウム（Ｈｆ（Ｏ−ｔ−Ｃ３Ｈ７）４）及びターシャリブトキシシリコン（Ｓｉ（Ｏ−ｔ−Ｃ３Ｈ７）４）の混合溶液に、窒素等からなるキャリアガスを吹き込んでバブリングを行うことにより発生させたソースガスを、キャリアガスと共に反応炉に導入する。反応炉内の温度を５００℃程度に設定すると、ハフニウムシリケートからなる金属酸化膜１５が堆積される。このときＳｉに対するＨｆの濃度は、Ｈｆ（Ｏ−ｔ−Ｃ３Ｈ７）４及びＳｉ（Ｏ−ｔ−Ｃ３Ｈ７）４の供給量によって調節する。
【００５０】
なお、金属酸化膜１５は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ランタン（Ｌａ）及び希土類元素のうちの少なくとも１つの酸化物から形成されていればよい。
【００５１】
金属酸化膜１５を形成した後に、炭素又は水素等の残留不純物の除去を行うために、７００℃〜１０００℃程度の熱処理を行う。このときの加熱雰囲気は、金属酸化膜１５及び下地形成膜１４の膜厚が大きく変化しないように、微量の酸素を含んだ窒素であることが望ましい。その後、ソースドレイン領域のイオンの活性化熱処理において、金属酸化膜１５が結晶化することを防ぐための窒化処理を行う。例えば、アンモニア雰囲気において８００℃の温度で１分間の熱処理、又は、プラズマにより励起された窒素雰囲気中で熱処理を行ってもよい。
【００５２】
なお高誘電体材料からなる金属酸化膜に代えて、酸化シリコン膜、窒化シリコン膜又は酸窒化シリコン膜等を用いてもよい。
【００５３】
その後、化学気相成長（ＣＶＤ）法により、金属酸化膜１５の上に膜厚が１００ｎｍ程度のシリコンからなるゲート電極形成膜１６を堆積する。ゲート電極形成膜１６は、ドーピングされていても構わない。さらに、ゲート電極形成膜１６の上にシリコン酸化膜からなるハードマスク形成膜１７を堆積する。続いて、リソグラフィ技術により、ハードマスク形成膜１７の上に、ゲートパターンを有するレジストマスク２８を形成する。
【００５４】
次に、図２（ｂ）に示すように、例えば塩素ガスを用いたドライエッチングにより、ハードマスク形成膜１７から下地形成膜１４までを順次パターニングする。これにより積層パターン１８が形成され、積層パターン１８は、下地膜１４ａ及びゲート絶縁膜１５ａと、これらを介して半導体基板１１の上に形成されたゲート電極１６ａと、ゲート電極１６ａの上面を覆うハードマスク１７ａとから形成される。
【００５５】
次に、図２（ｃ）に示すように、熱ＣＶＤ法などにより膜厚１０ｎｍのシリコン酸化膜を堆積（図示せず。）し、全面をエッチバックすることにより、積層パターン１８の側面にスペーサ膜１９を形成する。続いて半導体基板１１に積層パターン１８とスペーサ膜１９とをマスクとしてイオン注入を行う（図示せず。）。
【００５６】
次に、図３（ａ）に示すように、スペーサ膜１９の側面上にシリコン窒化膜からなり、高さが７０ｎｍ以上のサイドウォール２０を形成する。さらに、スペーサ膜１９、サイドウォール２０及び積層パターン１８をマスクとして、半導体基板１１に再度イオン注入を行って、ソースドレイン領域２１を形成する。続いて、１０００℃以上の温度で熱処理を行い、イオン注入された不純物を電気的に活性化させる。
【００５７】
次に、半導体基板１１の上に金属ニッケル（図示せず）を堆積した後、３００℃以上の温度で熱処理を行う。これにより、ソースドレイン領域２１の上部に金属シリサイドソースドレイン２２を形成する。この際に、ハードマスク１７ａは、ゲート電極１６ａがシリサイド化されないように保護する保護絶縁膜として機能する。次に、未反応の金属ニッケルを硫酸と過酸化水素水との混合液で除去し、さらに結晶相制御のための熱処理を行う。
【００５８】
次に、図３（ｂ）に示すように、金属シリサイドソースドレイン２２を覆うように全面にシリコン窒化膜からなる保護膜２３を堆積する。さらにシリコン酸化膜からなる層間膜２４をハードマスク１７ａが十分に覆われるまで堆積する。続いて、図示はしないが、層間膜２４を化学的機械研磨（ＣＭＰ）法を用いて平坦化しながら保護膜２３に達しないように研磨して平坦化を行う。
【００５９】
次に、図３（ｃ）に示すように、さらにドライエッチングにより層間膜２４をエッチバックし、保護膜２３が露出した状態でエッチングを停止する。ドライエッチングは、弗化炭素、酸素及びアルゴンを含む混合ガスを用いてエッチングを行い、シリコン酸化膜に対してシリコン窒化膜のエッチングが遅くなる条件で行う。
【００６０】
次に、図４（ａ）に示すように、さらなるドライエッチングにより保護膜２３をエッチバックし、ハードマスク１７ａが露出した状態でエッチングを停止する。ドライエッチングは、弗化水素化炭素、酸素、アルゴン混合ガスを用いてエッチングを行い、シリコン窒化膜に対してシリコン酸化膜のエッチングが遅くなる条件で行う。
【００６１】
次に、図４（ｂ）に示すように、半導体基板１１の全面にレジストを塗布し（図示せず。）、フォトリソグラフィ技術によって、ｐ型トランジスタ形成領域１３Ｂを露出するためのレジストマスク２９を形成する。その後、ドライエッチングにより、ｐ型トランジスタ形成領域１３Ｂのサイドウォール２０、保護膜２３及び層間膜２４を後退させ、サイドウォール２０の高さが５０ｎｍ以下になるまでエッチングを続ける。エッチングされたサイドウォール２０を薄膜化されたサイドウォール２０ａとする。ドライエッチングは、弗化水素化炭素、酸素及びアルゴンを含む混合ガスを用いてエッチングを行い、シリコン窒化膜に対してシリコン酸化膜のエッチングが遅くなる条件で行う。
【００６２】
次に、図４（ｃ）に示すように、レジストマスク２９を剥離した後、ドライエッチングによりハードマスク１７ａをエッチングして、ゲート電極１６ａを露出させる。ドライエッチングは、弗化炭素、酸素、アルゴン混合ガスを用いてエッチングを行い、シリコン酸化膜に対してシリコン窒化膜のエッチングが遅くなる条件で行う。
【００６３】
次に、図５（ａ）に示すように、再度、レジストを塗布し、フォトリソグラフィ技術によって、ｐ型トランジスタ形成領域１３Ｂを露出するためのレジストマスク３０を形成する。続いて、ｐ型トランジスタ形成領域１３Ｂのゲート電極１６ａをエッチングし、膜厚が３０ｎｍ〜５０ｎｍになるまでエッチングされたゲート電極１６ａを薄膜化されたゲート電極１６ｂとする。ドライエッチングは、塩素ガス又は塩素と臭化水素との混合ガスを用いて行う。
【００６４】
次に、図５（ｂ）に示すように、レジストマスク３０を剥離した後、半導体基板１１の上に金属ニッケル（図示せず。）を堆積し、３００℃以上の温度で熱処理を行う。これにより、ゲート電極１６ａ及び薄膜化されたゲート電極１６ｂは金属ニッケルと反応し、ニッケルシリサイド化される。続いて、未反応の金属ニッケルを硫酸と過酸化水素水の混合液で除去し、さらに結晶相制御のための熱処理を行い、ゲート電極１６ａ、薄膜化されたゲート電極１６ｂはそれぞれフルシリサイドゲート電極２４、２５となる。その後、図示を省略するが、配線工程等を行う。なお、ゲート電極１６ａ及び薄膜化されたゲート電極１６ｂをニッケルによりシリサイド化したが、ニッケルに代えて、コバルト（Ｃｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、イッテルビウム（Ｙｂ）及び遷移金属のうちの少なくとも一つであればよい。
【００６５】
本実施形態の半導体装置は、ｐ型ＭＯＳＦＥＴのサイドウォールの半導体基板の上面からの高さがｎ型ＭＯＳＦＥＴのサイドウォールよりも低いため、ポリシリコンからなるゲート電極をドライエッチングにより薄膜化する際にテーパ形状を伴いながらエッチングが進行することを防ぐことができる。また、ゲート電極を形成するポリシリコンの膜厚を所望の厚さに調整可能なため、金属シリサイド膜の組成と結晶構造を制御することができ、トランジスタ閾値のばらつきを抑えることができる。また、ｐ型ＭＯＳＦＥＴのサイドウォールの高さが低いため、ゲート電極を形成するポリシリコンのシリサイド化によって体積が膨張しても、サイドウォールにストレスを与えることがなくなり、ゲート絶縁膜及びゲート電極の信頼性劣化を防止することができる。また、ｐ型ＭＯＳＦＥＴのゲート電極の厚さをｎ型ＭＯＳＦＥＴのゲート電極よりも薄く形成できるため、ゲート電極を形成するポリシリコンを金属によりシリサイド化するための金属が過剰に供給されることになるので、ｐ型ＭＯＳＦＥＴとして好ましい条件である金属過剰な組成のシリサイド化を実現できる。
【００６６】
本実施形態の半導体装置の製造方法は、シリコン酸化膜及びシリコン窒化膜のエッチング速度が異なることを利用しているため、後退したサイドウォールを有し、フルシリサイド化したゲート電極製造することができる。また、ポリシリコンからなるゲート電極は上面をハードマスク、側面をスペーサ膜で覆われているため、シリコン窒化膜からなるサイドウォールのエッチングに際して膜減りすることがなく、ポリシリコンからなるゲート電極のエッチングによる高さ調整も、他の加工プロセスと独立して制御することができる。
【産業上の利用可能性】
【００６７】
本発明に係る半導体装置及びその製造方法は、仕事関数の値及び閾値電圧が安定したフルシリサイドゲート電極を有する半導体装置を実現でき、金属シリサイド膜からなるゲート電極を有するＭＯＳ型の半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】従来の半導体装置におけるフルシリサイドゲート電極構造を示す模式的な断面図である。
【符号の説明】
【００６９】
１１      半導体基板
１２      素子分離膜
１３Ａ    ｎ型トランジスタ形成領域
１３Ｂ    ｐ型トランジスタ形成領域
１４      下地形成膜
１４ａ    下地膜
１５      金属酸化膜
１５ａ    ゲート絶縁膜
１６      ゲート電極形成膜
１６ａ    ゲート電極
１６ｂ   薄膜化されたゲート電極
１７      ハードマスク形成膜
１７ａ    ハードマスク
１８      積層パターン
１９      スペーサ膜
２０      サイドウォール
２０ａ    薄膜化されたサイドウォール
２１      ソースドレイン領域
２２      金属シリサイドソースドレイン
２３      保護膜
２４      層間膜
２５      フルシリサイドゲート電極
２６      フルシリサイドゲート電極
２８      レジストマスク
２９      レジストマスク
３０      レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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