(57)【要約】      （修正有）【課題】第１電極と、第２電極と、上記第１電極と上記第２電極との間に配置される活性物質とを有している抵抗メモリセルの記憶状態を判定する。【解決手段】第１電極と第２電極との間に電圧を印加することにより、メモリセルの読み出し容量を充電または放電する。そして、上記読み出し容量の充電または放電時における第１電極と第２電極との間の電圧変化に基づいて、メモリセルの記憶状態を判定する。記憶状態の判定は、第２電極の電圧をサンプリングすることを含み、対応する電圧サンプリング値は、少なくとも１つの基準電圧と比較する。【選択図】図３
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【特許請求の範囲】
【請求項１】
その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間に電圧を印加することによって前記メモリセルの読み出し容量を充電または放電し、
前記読み出し容量の充電または放電の間の前記電圧の変化に基づいて前記メモリセルの記憶状態を判定することを特徴とする抵抗メモリセルの記憶状態判定方法。
【請求項２】
前記第１電極の電圧は、前記読み出し容量の充電または放電の間、一定に保たれる請求項１記載の方法。
【請求項３】
前記第２電極の電圧は、前記読み出し容量の充電または放電の間、適応工程を実行し、前記適応工程は、前記第２電極の電圧を前記第１電極の電圧に適応させる請求項２記載の方法。
【請求項４】
前記記憶状態は、前記適応工程の特性に基づいて判定される請求項３記載の方法。
【請求項５】
前記記憶状態の判定は、前記第２電極の電圧をサンプリングすることを含み、対応する電圧サンプリング値は、少なくとも１つの基準電圧と比較される請求項４記載の方法。
【請求項６】
前記サンプリングは、前記第２電極の電圧と前記少なくとも１つの基準電圧との間の差が、予め定められた電圧閾値よりも大きいときに実行される請求項５記載の方法。
【請求項７】
前記第２電極の電圧を前記第１電極の電圧にそれぞれ適応させる工程を反映した各電圧適応機能を、前記メモリセルの各可能な記憶状態に割り当て、及び、
前記電圧適応機能と前記少なくとも１つの基準電圧との間の差が予め定められた電圧閾値よりも大きくなるように選択された少なくとも１つのサンプリング時間を各電圧適応機能に割り当てることをさらに包含する請求項５記載の方法。
【請求項８】
可能な電圧適応機能に割り当てられたサンプリング時間に前記第２電極の電圧をサンプリングすることによって、及び対応するサンプリング値を処理することによって、前記読み出し容量の充電または放電を反映した電圧適応機能を判定し、及び、
前記判定された電圧適応機能に基づいて前記メモリセルの記憶状態を判定する請求項７記載の方法。
【請求項９】
前記サンプリング時間は、低い抵抗を有する記憶状態の電圧適応機能のサンプリング時間が、高い抵抗を有する記憶状態の電圧適応機能のサンプリング時間よりも古くなるように選択される請求項８記載の方法。
【請求項１０】
前記少なくとも１つの基準電圧は、前記メモリセルの前記供給電圧に直接比例するか、または、前記メモリセルの前記書き込み電圧に直接比例する請求項５記載の方法。
【請求項１１】
前記第２電極の電圧のサンプリングは、前記第２電極にビットラインを介して電気的に接続されたサンプリング回路を使用して実行される請求項５記載の方法。
【請求項１２】
前記ビットラインは、前記サンプリング工程の間前記サンプリングユニットから電気的に分離されている請求項１１記載の方法。
【請求項１３】
前記第２電極の電圧のサンプリングは、並行に結合された複数のサンプリングユニットを使用して実行され、各サンプリングユニットは前記第２電極にビットラインを介して電気的に接続されている請求項５記載の方法。
【請求項１４】
前記サンプリング工程の始めに、すべてのサンプリングユニットは前記ビットラインに電気的に接続され、各サンプリング時間において、前記サンプリングユニットの１つは、前記ビットラインから電気的に分離され、前記ビットラインから電気的に分離された最後のサンプリングユニットが現在のサンプリング工程を実行する請求項１３記載の方法。
【請求項１５】
前記サンプリング工程の間に、少なくとも１つの基準電圧を前記サンプリングユニットに供給する供給ラインを、前記サンプリングユニットから電気的に分離することをさらに包含する請求項１２記載の方法。
【請求項１６】
前記複数のサンプリングユニットは、ｎ−１個のサンプリングユニットであり、ｎは、前記メモリセルの可能な記憶状態の数である請求項１３記載の方法。
【請求項１７】
電圧適応機能に割り当てられたサンプリング時間は、
前記基準メモリセルの第１及び第２電極の間に電圧を印加することによって、前記電圧適応機能に対応する記憶状態を有する基準メモリセルの読み出し容量を充電し、または放電する工程と、
前記基準メモリセルの充電または放電の間に、少なくとも１つのサンプリング時間における前記電圧の変化をサンプリングすることによって、前記電圧の変化を判定する工程と、及び、
前記電圧の変化が予め定められた電圧目標範囲にないときは、充電または放電し、少なくとも他の１つのサンプリング時間を使用して工程を判定することを繰り返す工程とに基づいて判定される請求項８記載の方法。
【請求項１８】
前記サンプリング時間は、複数のクロックサイクルである請求項１７記載の方法。
【請求項１９】
前記第１サンプリング時間は、充電工程または放電工程の早い時間であり、前記第１サンプリング時間における前記電圧の変化が予め定められた電圧目標範囲内になければ、前記充電工程または放電工程の遅い時間に向かってシフトする請求項１７記載の方法。
【請求項２０】
ａ）プログラミング電流またはプログラミング電圧を使用してメモリセルをプログラミングし、
ｂ）その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間に電圧を印加することによって前記メモリセルの読み出し容量を充電または放電し、
ｃ）前記読み出し容量の充電または放電の間に前記電圧の変化を判定し、
ｄ）前記電圧の変化が予め定められた電圧目標範囲内にないときは、異なるプログラミング電流または異なるプログラミング電圧を使用してａ）〜ｃ）の工程を繰り返すことを特徴とする抵抗メモリセルの記憶状態のプログラミング方法。
【請求項２１】
抵抗メモリセルの記憶状態を判定する記憶状態判定装置であって、
その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間の電圧を生成する電圧供給ユニットと、
前記活性物質を介した前記メモリセルの読み出し容量の充電または放電の間に生じて検出されるべき記憶状態を表わす電圧の変化を判定する電圧判定ユニットとを備えた装置。
【請求項２２】
前記電圧供給ユニットは、前記読み出し容量の充電または放電の間前記第１電極の電圧を一定に保つ請求項２１記載の装置。
【請求項２３】
前記第２電極は、前記読み出し容量の充電または放電の間前記電圧供給ユニットから分離され、前記第２電極の電圧は可変となり、前記第１電極の電圧に適応され得る請求項２２記載の装置。
【請求項２４】
前記電圧判定ユニットは、異なるサンプリング時間において前記第２電極の電圧を判定し、前記メモリセルの記憶状態を判定するために、対応する電圧サンプリング値を少なくとも１つの基準電圧と比較する請求項２３記載の装置。
【請求項２５】
前記電圧判定ユニットは、前記第２電極の電圧と前記少なくとも１つの基準電圧との間の差が予め定められた電圧閾値よりも大きいサンプリング時間において前記第２電極の電圧をサンプリングする請求項２４記載の装置。
【請求項２６】
電圧適応機能が前記メモリセルの各可能な記憶状態に割り当てられ、各電圧適応機能は、前記第２電極の電圧を前記第１電極の電圧に調整する各工程を反映し、
少なくとも１つのサンプリング時間が、各電圧調整機能に割り当てられ、前記少なくとも１つのサンプリング時間は、前記電圧調整機能と前記少なくとも１つの基準電圧との間の差が、予め定められた電圧閾値よりも大きくなるように選択される請求項２５記載の装置。
【請求項２７】
前記電圧判定ユニットは、可能な電圧適応機能に割り当てられたサンプリング時間において前記第２電極の電圧をサンプリングすることによって、及び対応するサンプリング値を処理することによって、前記読み出し容量の充電または放電を反映した電圧適応機能を判定する請求項２６記載の装置。
【請求項２８】
前記判定された電圧適応機能に基づいて前記メモリセルの記憶状態を判定する抵抗値判定ユニットをさらに備える請求項２７記載の装置。
【請求項２９】
前記サンプリング時間は、低い抵抗を有する記憶状態の電圧適応機能のサンプリング時間が、高い抵抗を有する記憶状態の電圧適応機能のサンプリング時間よりも古くなるように選択される請求項２８記載の装置。
【請求項３０】
前記電圧判定ユニットは、前記第２電極の電圧をサンプリングするサンプリングユニットを含み、前記サンプリングユニットは、第２電極とビットラインを介して電気的に接続されている請求項２５記載の装置。
【請求項３１】
前記ビットラインは、スイッチングエレメントを介したサンプリング工程の間前記サンプリングユニットから電気的に分離されている請求項３０記載の装置。
【請求項３２】
前記電圧判定ユニットは、並行に接続された数個のサンプリングユニットを含み、各サンプリングユニットは、ビットラインを介して前記第２電極に電気的に接続され、前記第２電極の電圧をサンプリングする請求項２５記載の装置。
【請求項３３】
前記サンプリング工程の始めは、すべてのサンプリングユニットが前記ビットラインに電気的に接続され、各サンプリング時間において、前記サンプリングユニットの１つがスイッチングエレメントを介した前記ビットラインから電気的に分離され、前記ビットラインから電気的に分離された最後のサンプリングユニットが前記電流サンプリング工程を実行する請求項３２記載の装置。
【請求項３４】
前記サンプリングユニットに前記少なくとも１つの基準電圧を供給する供給ラインをさらに備え、前記供給ラインは、スイッチングエレメントを介したサンプリング工程の間前記サンプリングユニットから電気的に分離されている請求項３１記載の装置。
【請求項３５】
前記電圧判定ユニットは、ｎ−１個のサンプリングユニットを含み、ｎは、前記メモリセルの可能な記憶状態の数である請求項３２記載の装置。
【請求項３６】
電圧適応機能に割り当てるサンプリング時間を判定するために、繰り返し処理を調整するサンプリング時間判定ユニットをさらに備え、前記繰り返し処理は、
ａ）基準メモリセル内の読み出し容量を充電または放電し、その記憶状態は、前記電圧供給ユニットを使用して前記基準メモリの前記第１電極と前記第２電極との間に電圧を印加することによって、前記電圧適応機能に対応し、及び、
ｂ）基準読み出し容量の充電または放電の間前記電圧判定ユニットを使って少なくとも１つのサンプリング時間に前記電圧の変化をサンプリングすることによって、前記電圧の変化を判定することを含み、
前記サンプリング時間判定ユニットは、少なくとも１つの異なるサンプリング時間を使って前記電圧の変化が予め定められた電圧目標範囲内にあるまで、工程ａ）とｂ）とを実行する請求項２７記載の装置。
【請求項３７】
抵抗メモリセルの記憶状態をプログラミングする装置であって、
その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間の電圧を生成する電圧供給ユニットと、
活性物質を介して前記メモリセルの読み出し容量の充電または放電の間に生じる前記電圧の変化を判定し、前記電圧の変化に基づいて前記記憶状態を判定する電圧判定ユニットと、
プログラミング電流またはプログラミング電圧を使用して、前記電圧の対応する変化が電圧目標範囲にあるまで、前記メモリセルを繰り返しプログラミングするプログラミングユニットとを備えたことを特徴とする装置。
【請求項３８】
少なくとも１つの抵抗メモリセルと、
前記少なくとも１つの抵抗メモリセルの前記記憶状態を判定する少なくとも１つの装置とを備え、
前記少なくとも１つの装置は、
その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間の電圧を生成する電圧供給ユニットと、
前記活性物質を介した前記メモリセルの読み出し容量の充電または放電の間、検出された記憶状態を表わす電圧の変化を判定する電圧判定ユニットとを有することを特徴とするメモリ装置。
【請求項３９】
計算装置またはＤＳＰ上で実行されたときに、抵抗メモリセルの記憶状態を判定する方法を実行するように構成されたコンピュータプログラム製品であって、前記方法は、
その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間に電流を印加することによって前記メモリセルの読み出し容量を充電または放電し、及び、
前記読み出し容量の充電または放電の間の前記電圧の変化に基づいて前記メモリセルの前記記憶状態を判定することを特徴とするコンピュータプログラム製品。
【請求項４０】
請求項３９に記載のコンピュータプログラム製品を格納したデータキャリア。
【請求項４１】
計算装置またはＤＳＰ上で実行されたときに、抵抗メモリセルの記憶状態を判定する方法を実行するように構成されたコンピュータプログラム製品であって、前記方法は、
ａ）プログラミング電流またはプログラミング電圧を使用して前記メモリセルをプログラミングし、
ｂ）その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間に電圧を印加することによって前記メモリセルの読み出し容量を充電または放電し、
ｃ）前記読み出し容量の充電または放電の間に前記電圧の変化を判定し、
ｄ）前記電圧の変化が予め定められた電圧目標範囲内にないときに、異なるプログラミング電流または異なるプログラミング電圧を使用してａ）からｃ）の工程を繰り返すことを包含することを特徴とするコンピュータプログラム製品。
【請求項４２】
請求項４１記載のコンピュータプログラム製品を格納したデータキャリア。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、抵抗メモリセルの記憶状態判定方法、および抵抗メモリセルの記憶状態測定装置に関するものである。
【０００２】
〔背景技術〕
半導体装置は、コンピュータ、携帯電話機、ラジオ受信機、およびテレビジョン受信機などの様々な電気・電子アプリケーションにおける集積回路に用いられている。半導体装置の一つとして、ランダムアクセスメモリ（Random Access Memory：ＲＡＭ）装置などの半導体記憶装置がある。ＲＡＭ装置は、情報の記憶に電荷を用いる。多数のＲＡＭ装置は、２つの選択線、ワード線およびビット線を有し、２次元アレイ状に配置された複数の記憶セルを有している。個々の記憶セルは、そのワード線およびビット線を活性化することにより、選択される。ＲＡＭ装置は、行アドレスと列アドレスとを指定することによって、アレイにおける任意のメモリセルに直接アクセス可能であることから、「ランダムアクセス」として知られている。
【０００３】
ＲＡＭの一般的な形態として、ダイナミック型ＲＡＭ装置が知られている。ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：ＤＲＡＭ）は、トランジスタとキャパシタとを含むメモリセルを有している。ダイナミック型メモリのＤＲＡＭは、情報を保持するために、リフレッシュ動作を行う必要がある。スタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）は、６個のトランジスタを有していてよく、電力供給が続く限り状態を保持する。電力供給が途切れても記憶内容を保持するために、不揮発性メモリが用いられている。不揮発性メモリの例としては、導電性ブリッジランダムアクセスメモリ（Conductive Bridging Random Access Memory：ＣＢＲＡＭ）、磁気抵抗ランダムアクセスメモリ（Magnetoresistive Random Access Memory：ＭＲＡＭ）、およびメッキカルコゲニドダイナミックランダムアクセスメモリ（Plated Chalcogenide Random Access Memory：ＰＣＲＡＭ）などが挙げられる。抵抗メモリセルの記録密度を向上させることが望ましい。
【０００４】
〔発明の概要〕
本発明のある実施形態に従えば、抵抗メモリセルの記憶状態を判定する方法が提供され、このメモリセルは、第１電極、第２電極、及び第１電極と第２電極との間に設けられた活性物質を含み、第１電極及び第２電極の間に電圧を印加することによって、メモリセルの読み出し容量を充電しまたは放電することと、読み出し容量の充電または放電の間の電圧の変化に基づいてメモリセルの記憶状態を判定することとを含んでいる。
【０００５】
〔図面の簡単な説明〕
本発明の実施形態および本発明の多くの利点について、添付した図面とともに以下の詳細な説明を参照することにより、より完全に理解できるであろう。
【０００６】
図１Ａは、第１スイッチング状態に設定された、固体電解質メモリセルの概略断面図である。
【０００７】
図１Ｂは、第２スイッチング状態に設定された、固体電解質メモリセルの概略断面図である。
【０００８】
図２は、本発明に係る記憶状態測定装置の一実施形態の概略ブロック図である。
【０００９】
図３は、本発明に係る方法の一実施形態のフローチャートである。
【００１０】
図４は、本発明に係る記憶装置の一実施形態の概略図である。
【００１１】
図５は、本発明に係る方法の実施形態において生じる、様々な読み出し容量の放電工程における電圧特性図である。
【００１２】
図６は、本発明に係る方法の実施形態において生じる、様々な読み出し容量の放電工程における電圧特性図である。
【００１３】
図７は、本発明に係る記憶装置の一実施形態の概略図である。
【００１４】
図８は、本発明に係る記憶装置の一実施形態の概略図である。
【００１５】
図９は、本発明に係る、抵抗メモリセルの記憶状態読み出し方法の一実施形態のフローチャートである。
【００１６】
図１０は、本発明に係る、抵抗メモリセルの記憶状態プログラム方法の一実施形態のフローチャートである。
【００１７】
〔実例となる実施形態の詳細な説明〕
本発明のある実施形態に従えば、抵抗メモリセルの記憶状態を判定する方法が提供され、このメモリセルは、第１電極、第２電極、及び第１電極と第２電極との間に設けられた活性物質を含み、第１電極及び第２電極の間に電圧を印加することによって、（メモリセルの活性物質を介して）メモリセルの読み出し容量を充電しまたは放電することと、読み出し容量の充電または放電の間の電圧の変化に基づいてメモリセルの記憶状態を判定することとを含んでいる。
【００１８】
本発明のある実施形態に従えば、前記第１電極の電圧は、前記読み出し容量の充電または放電の間、一定に保たれる。
【００１９】
本発明のある実施形態に従えば、前記第２電極の電圧は、前記読み出し容量の充電または放電の間、適応工程を実行し、前記適応工程は、前記第２電極の電圧を前記第１電極の電圧に適応させる。
【００２０】
本発明のある実施形態に従えば、前記記憶状態は、前記適応工程の特性に基づいて判定される。
【００２１】
本発明のある実施形態に従えば、前記記憶状態の判定は、前記第２電極の電圧をサンプリングすることを含み、対応する電圧サンプリング値は、少なくとも１つの基準電圧と比較される。
【００２２】
本発明のある実施形態に従えば、前記サンプリングは、前記第２電極の電圧と前記少なくとも１つの基準電圧との間の差が、予め定められた電圧閾値よりも大きい場合に実行される。
【００２３】
本発明のある実施形態に従えば、前記第２電極の電圧を前記第１電極の電圧にそれぞれ適応させる工程を反映した各電圧適応機能を、前記メモリセルの各可能な記憶状態に割り当て、及び、前記電圧適応機能と前記少なくとも１つの基準電圧との間の差が予め定められた電圧閾値よりも大きくなるように選択された少なくとも１つのサンプリング時間を各電圧適応機能に割り当てることをさらに包含する。
【００２４】
本発明のある実施形態に従えば、可能な電圧適応機能に割り当てられたサンプリング時間に前記第２電極の電圧をサンプリングすることによって、及び対応するサンプリング値を処理することによって、前記読み出し容量の充電または放電を反映した電圧適応機能を判定し、及び、前記判定された電圧適応機能に基づいて前記メモリセルの記憶状態を判定する。
【００２５】
本発明のある実施形態に従えば、前記サンプリング時間は、低い抵抗を有する記憶状態の電圧適応機能のサンプリング時間が、高い抵抗を有する記憶状態の電圧適応機能のサンプリング時間よりも古くなるように選択される。
【００２６】
本発明のある実施形態に従えば、前記少なくとも１つの基準電圧は、前記メモリセルの前記供給電圧に直接比例するか、または、前記メモリセルの前記書き込み電圧に直接比例する。
【００２７】
本発明のある実施形態に従えば、前記第２電極の電圧のサンプリングは、前記第２電極にビットラインを介して電気的に接続されたサンプリング回路を使用して実行される。
【００２８】
本発明のある実施形態に従えば、前記ビットラインは、前記サンプリング工程の間前記サンプリングユニットから電気的に分離されている。
【００２９】
本発明のある実施形態に従えば、前記第２電極の電圧のサンプリングは、並行に結合された複数のサンプリングユニットを使用して実行され、各サンプリングユニットは前記第２電極にビットラインを介して電気的に接続されている。
【００３０】
本発明のある実施形態に従えば、前記サンプリング工程の始めに、すべてのサンプリングユニットは前記ビットラインに電気的に接続され、各サンプリング時間において、前記サンプリングユニットの１つは、前記ビットラインから電気的に分離され、前記ビットラインから電気的に分離された最後のサンプリングユニットが現在のサンプリング工程を実行する。
【００３１】
本発明のある実施形態に従えば、前記サンプリング工程の間に、少なくとも１つの基準電圧を前記サンプリングユニットに供給する供給ラインを前記サンプリングユニットから電気的に分離することをさらに包含する。
【００３２】
本発明のある実施形態に従えば、前記複数のサンプリングユニットは、ｎ−１個のサンプリングユニットであり、ｎは、前記メモリセルの可能な記憶状態の数である。
【００３３】
本発明のある実施形態に従えば、電圧適応機能に割り当てられたサンプリング時間は、ａ）前記基準メモリセルの第１及び第２電極の間に電圧を印加することによって、前記電圧適応機能に対応する記憶状態を有する基準メモリセルの読み出し容量を充電し、または放電し、ｂ）前記基準メモリセルの充電または放電の間に、少なくとも１つのサンプリング時間における前記電圧の変化をサンプリングすることによって、前記電圧の変化を判定し、ｃ）前記電圧の変化が予め定められた電圧目標範囲にないときは、充電または放電し、少なくとも他の１つのサンプリング時間を使用して工程ａ）からｂ）を繰り返す。
【００３４】
本発明のある実施形態に従えば、前記サンプリング時間は、複数のクロックサイクルである。
【００３５】
本発明のある実施形態に従えば、前記第１サンプリング時間は、充電工程または放電工程の早い時間であり、前記第１サンプリング時間における前記電圧の変化が予め定められた電圧目標範囲内になければ、前記充電工程または放電工程の遅い時間に向かってシフトする。
【００３６】
本発明のある実施形態に従えば、ａ）プログラミング電流またはプログラミング電圧を使用してメモリセルをプログラミングし、ｂ）その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間に電圧を印加することによって前記メモリセルの読み出し容量を充電または放電し、ｃ）前記読み出し容量の充電または放電の間に前記電圧の変化を判定し、ｄ）前記電圧の変化が予め定められた電圧目標範囲内にないときは、異なるプログラミング電流または異なるプログラミング電圧を使用してａ）〜ｃ）の工程を繰り返す。
【００３７】
本発明のある実施形態に従えば、抵抗メモリセルの記憶状態を判定する記憶状態判定装置は、その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間の電圧を生成する電圧供給ユニットと、前記活性物質を介した前記メモリセルの読み出し容量の充電または放電の間に生じて検出されるべき記憶状態を表わす電圧の変化を判定する電圧判定ユニットとを備える。
【００３８】
本発明のある実施形態に従えば、前記電圧供給ユニットは、前記読み出し容量の充電または放電の間前記第１電極の電圧を一定に保つ。
【００３９】
本発明のある実施形態に従えば、前記第２電極は、前記読み出し容量の充電または放電の間前記電圧供給ユニットから分離され、前記第２電極の電圧は可変となり、前記第１電極の電圧に適応され得る。
【００４０】
本発明のある実施形態に従えば、前記電圧判定ユニットは、異なるサンプリング時間において前記第２電極の電圧を判定し、前記メモリセルの記憶状態を判定するために、対応する電圧サンプリング値を少なくとも１つの基準電圧と比較する。
【００４１】
本発明のある実施形態に従えば、前記電圧判定ユニットは、前記第２電極の電圧と前記少なくとも１つの基準電圧との間の差が予め定められた電圧閾値よりも大きいサンプリング時間において前記第２電極の電圧をサンプリングする。
【００４２】
本発明のある実施形態に従えば、電圧適応機能が前記メモリセルの各可能な記憶状態に割り当てられ、各電圧適応機能は、前記第２電極の電圧を前記第１電極の電圧に調整する各工程を反映し、少なくとも１つのサンプリング時間が、各電圧調整機能に割り当てられ、前記少なくとも１つのサンプリング時間は、前記電圧調整機能と前記少なくとも１つの基準電圧との間の差が、予め定められた電圧閾値よりも大きくなるように選択される。
【００４３】
本発明のある実施形態に従えば、前記電圧判定ユニットは、可能な電圧適応機能に割り当てられたサンプリング時間において前記第２電極の電圧をサンプリングすることによって、及び対応するサンプリング値を処理することによって、前記読み出し容量の充電または放電を反映した電圧適応機能を判定する。
【００４４】
本発明のある実施形態に従えば、前記判定された電圧適応機能に基づいて前記メモリセルの記憶状態を判定する抵抗値判定ユニットをさらに備える。
【００４５】
本発明のある実施形態に従えば、前記サンプリング時間は、低い抵抗を有する記憶状態の電圧適応機能のサンプリング時間が、高い抵抗を有する記憶状態の電圧適応機能のサンプリング時間よりも古くなるように選択される。
【００４６】
本発明のある実施形態に従えば、前記電圧判定ユニットは、前記第２電極の電圧をサンプリングするサンプリングユニットを含み、前記サンプリングユニットは、第２電極とビットラインを介して電気的に接続されている。
【００４７】
本発明のある実施形態に従えば、前記ビットラインは、スイッチングエレメントを介したサンプリング工程の間前記サンプリングユニットから電気的に分離されている。
【００４８】
本発明のある実施形態に従えば、前記電圧判定ユニットは、並行に接続された数個のサンプリングユニットを含み、各サンプリングユニットは、ビットラインを介して前記第２電極に電気的に接続され、前記第２電極の電圧をサンプリングする。
【００４９】
本発明のある実施形態に従えば、前記サンプリング工程の始めは、すべてのサンプリングユニットが前記ビットラインに電気的に接続され、各サンプリング時間において、前記サンプリングユニットの１つがスイッチングエレメントを介した前記ビットラインから電気的に分離され、前記ビットラインから電気的に分離された最後のサンプリングユニットが前記電流サンプリング工程を実行する。
【００５０】
本発明のある実施形態に従えば、前記サンプリングユニットに前記少なくとも１つの基準電圧を供給する供給ラインをさらに備え、前記供給ラインは、スイッチングエレメントを介したサンプリング工程の間前記サンプリングユニットから電気的に分離されている。
【００５１】
本発明のある実施形態に従えば、前記電圧判定ユニットは、ｎ−１個のサンプリングユニットを含み、ｎは、前記メモリセルの可能な記憶状態の数である。
【００５２】
本発明のある実施形態に従えば、電圧適応機能に割り当てるサンプリング時間を判定するために、繰り返し処理を調整するサンプリング時間判定ユニットをさらに備え、前記繰り返し処理は、ａ）基準メモリセル内の読み出し容量を充電または放電し、その記憶状態は、前記電圧供給ユニットを使用して前記基準メモリの前記第１電極と前記第２電極との間に電圧を印加することによって、前記電圧適応機能に対応し、及び、ｂ）基準読み出し容量の充電または放電の間前記電圧判定ユニットを使って少なくとも１つのサンプリング時間に前記電圧の変化をサンプリングすることによって、前記電圧の変化を判定することを含み、前記サンプリング時間判定ユニットは、少なくとも１つの異なるサンプリング時間を使って前記電圧の変化が予め定められた電圧目標範囲内にあるまで、工程ａ）とｂ）とを実行する。
【００５３】
本発明のある実施形態に従えば、抵抗メモリセルの記憶状態をプログラミングする装置が提供され、その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間の電圧を生成する電圧供給ユニットと、活性物質を介して前記メモリセルの読み出し容量の充電または放電の間に生じる前記電圧の変化を判定し、前記電圧の変化に基づいて前記記憶状態を判定する電圧判定ユニットと、プログラミング電流またはプログラミング電圧を使用して、前記電圧の対応する変化が電圧目標範囲にあるまで、前記メモリセルを繰り返しプログラミングするプログラミングユニットとを備える。
【００５４】
本発明のある実施形態に従えば、少なくとも１つの抵抗メモリセルと、前記少なくとも１つの抵抗メモリセルの前記記憶状態を判定する少なくとも１つの装置とを備えたメモリ装置が提供され、前記少なくとも１つの装置は、その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間の電圧を生成する電圧供給ユニットと、前記活性物質を介した前記メモリセルの読み出し容量の充電または放電の間、検出された記憶状態を表わす電圧の変化を判定する電圧判定ユニットとを有する。
【００５５】
本発明のある実施形態に従えば、計算装置またはＤＳＰ上で実行されたときに、抵抗メモリセルの記憶状態を判定する方法を実行するように構成されたコンピュータプログラム製品が提供され、前記方法は、その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間に電流を印加することによって前記メモリセルの読み出し容量を充電または放電し、及び、前記読み出し容量の充電または放電の間の前記電圧の変化に基づいて前記メモリセルの前記記憶状態を判定する。
【００５６】
本発明のある実施形態に従えば、計算装置またはＤＳＰ上で実行されたときに、抵抗メモリセルの記憶状態を判定する方法を実行するように構成されたコンピュータプログラム製品が提供され、前記方法は、ａ）プログラミング電流またはプログラミング電圧を使用して前記メモリセルをプログラミングし、ｂ）その間に活性物質が設けられた抵抗メモリセルの第１電極と第２電極との間に電圧を印加することによって前記メモリセルの読み出し容量を充電または放電し、ｃ）前記読み出し容量の充電または放電の間に前記電圧の変化を判定し、ｄ）前記電圧の変化が予め定められた電圧目標範囲内にないときに、異なるプログラミング電流または異なるプログラミング電圧を使用してａ）からｃ）の工程を繰り返すことを包含する。
【００５７】
本発明のある実施形態に従えば、上記したコンピュータプログラム製品を格納したデータキャリアが提供される。
【００５８】
本発明の実施形態は、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）のような固体電解質装置に適用され得るので、下記において、図１Ａ及び図１Ｂに参照符号を付し、ＣＢＲＡＭ装置に横たわる基本原理を説明する。もちろん、本発明の実施形態は、ＰＣＲＡＭ装置（位相変化ランダムアクセスメモリ）またはＯＲＡＭ（有機ランダムアクセスメモリ）のような抵抗メモリセ装置の他のタイプにも適用することができる。
【００５９】
図１Ａに示すように、ＣＢＲＡＭセルは、第１電極１０１と、第２電極１０２と、活性物質である固体電解質ブロック（以下、「イオン伝導体ブロック」と称する）１０３とを有している。イオン伝導体ブロック１０３は、第１電極１０１と第２電極１０２とで挟持されている。第１電極１０１は、イオン伝導体ブロック１０３の第１表面１０４に接触しており、第２電極１０２は、イオン伝導体ブロック１０３の第２表面１０５に接触している。イオン伝導体ブロック１０３は、絶縁機構１０６により周囲から絶縁されている。通常、第１表面１０４は、イオン伝導体ブロック１０３の上面であり、第２表面１０５は、イオン伝導体ブロック１０３の下面である。同様に、一般的に、第１電極１０１は、ＣＢＲＡＭセルの上部電極であり、第２電極１０２は、ＣＢＲＡＭセルの下部電極である。第１電極１０１および第２電極１０２のいずれか一方が、活性電極であり、他方が、不活性電極である。ここでは、第１電極１０１を活性電極、第２電極１０２を不活性電極とする。この場合、第１電極１０１は銀（Ａｇ）を、イオン伝導体ブロック１０３は銀がドープされたカルコゲニド物質を、絶縁機構１０６はＳｉＯ２を、それぞれ含んでいる。
【００６０】
図１Ａに「＋」および「−」の記号で示すようにイオン伝導体ブロック１０３に電圧が印加されると、酸化還元反応が始まり、Ａｇ＋イオンが、第１電極１０１からイオン伝導体ブロック１０３へ移動して、Ａｇに還元される。その結果、イオン伝導体ブロック１０３内に、Ａｇが豊富なクラスターが形成される。イオン伝導体ブロック１０３に長い期間電圧が印加されると、イオン伝導体ブロック１０３内における上記クラスターのサイズおよび数が増加して、第１電極１０１と第２電極１０２との間に伝導性ブリッジ１０７が形成される。一方、図１Ｂに「＋」および「−」の記号で示すようにイオン伝導体ブロック１０３に電圧が印加されると（図１Ａに示す電圧の逆電圧）、酸化還元反応が始まり、Ａｇ＋イオンが、イオン伝導体ブロック１０３から第１電極１０１へ移動して、Ａｇに還元される。その結果、イオン伝導体ブロック１０３内における上記クラスターのサイズおよび数が減少して、伝導性ブリッジ１０７が消滅する。
【００６１】
ＣＢＲＡＭセルの現在の記憶状態を判定するために、例えば検出電流をＣＢＲＡＭセルを介して取り出す。この検出電流は、ＣＢＲＡＭセル内に伝導性ブリッジ１０７が存在していない場合、高い抵抗であることを示し、ＣＢＲＡＭセル内に伝導性ブリッジ１０７が存在している場合、低い抵抗であることを示す。高い抵抗は、例えば「０」を表し、低い抵抗は、例えば「１」を表す。逆に、高い抵抗が「１」を表し、低い抵抗が「０」を表していてもよい。記憶状態の検出は、本発明に基づいて、検出電圧を用いて行われてもよい。
【００６２】
図２は、本発明に係る記憶状態判定装置の実施形態を示している。記憶状態判定装置２００は、第１電極１０１と、第２電極１０２と、活性物質（例えば、固体電解質ブロック）１０３とを有する抵抗メモリセル１００の記憶状態を判定する。活性物質１０３は、第１電極１０１と第２電極１０２との間に配置される。記憶状態判定装置２００は、第１電極１０１と第２電極１０２との間の電圧を生成する電圧供給手段２０１と、メモリセル１００の活性物質１０３を介して、メモリセル１００の読み出し容量の充電時または放電時における電圧変化を判定する電圧判定手段２０２とを有している。上記電圧変化は、検出される記憶状態を表している。
【００６３】
図３は、本発明に係る、抵抗メモリセルの記憶状態判定方法の一実施形態を示している。第１工程Ｐ１において、メモリセルの第１電極と第２電極との間に電圧を印加することにより、上記第１電極と上記第２電極との間に配置される活性物質を超えて（over）、読み出し容量を充電または放電する。第２工程Ｐ２において、上記読み出し容量の充電時または放電時において、上記第１電極と上記第２電極との間に生じる電圧変化に基づいて、上記メモリセルの記憶状態を判定する。
【００６４】
図４は、本発明に係る記憶装置の実施形態を示している。記憶装置４００は、第１電極１０１と、第２電極１０２と、第１電極１０１と第２電極１０２との間に挟持される活性物質１０３とを含む抵抗メモリセル１００を有している。記憶装置４００は、第１入力端子／出力端子４０２と、第２入力端子／出力端子４０３と、ゲート端子４０４と、バルク端子４０５とを含むスイッチング素子４０１をさらに有している。第１入力端子／出力端子４０２は、抵抗メモリセルの第２電極１０２に電気的に接続されており、第２入力端子／出力端子４０３は、ビット線４０６に電気的に接続されている。スイッチング素子４０１は、ワード線（不図示）に電気的に接続されているゲート端子４０４により、制御される。ビット線４０６は、デジタル出力端子４０７および制御端子４０８を有するセンスアンプ４０９に電気的に接続されている。センスアンプ４０９は、電圧増幅機能（電圧増幅器）のみを有していてもよいし、あるいはさらなる機能（例えば、ラッチ機能、サンプリング機能、および信号比較機能など）を有していてもよい。
【００６５】
記憶装置４００の動作について、以下に説明する。ビット線には、第１電極１０１の電圧よりも小さい（あるいは大きい、下記参照）電圧、例えば１．３Ｖの電圧が設定される（プリローディング工程）。プリローディング工程の間、ゲート端子４０４は、スイッチング素子４０１がオフ状態となるような、すなわち、ビット線４０６が抵抗メモリセル１００と電気的に非接続となるような、電圧に設定される。第１電極１０１の電圧は、例えば１．５Ｖの定電圧に設定される（あるいは、保たれる）。次に、ゲート端子４０４が、スイッチング素子４０１がオン状態となるような、すなわち、抵抗メモリセル１００がビット線４０６と電気的に接続されるような、電圧に設定される。このとき、あるいはそれ以前に、ビット線４０６は、プリローディング工程を行うためのプリローディングユニット（不図示）と電気的に接続されていない。第１電極１０１の電圧が定電圧に保たれているので、ビット線４０６の電圧が第１電極１０１の電圧に適応する。このビット線４０６の電圧の第１電極１０１の電圧への適応の結果、第１電極１０１と第２電極１０２との差電圧によって、抵抗メモリセル１００における読みだし容量が充電される。それから、この充電電圧は、抵抗メモリセル１００の活性物質１０３を介して、放電される。上記電圧適応工程は、センスアンプ４０９によって検出され、増幅される。なお、第２電極１０２の電圧は、第１電極１０１の電圧よりも高い電圧値に設定されてもよい（プリローディング工程）。この場合、上記電圧適応工程では、読み出し容量の放電工程はおこなわず、充電工程を行う。
【００６６】
図５に示すように、ビット線４０６の電圧の第１電極１０１の電圧への適応は、抵抗メモリセル１００の活性物質１０３の抵抗に応じて変化する。各放電工程において一定の容量であり、各放電工程の開始時において、第１電極１０１の電圧が１．５Ｖであり、第２電極１０２の電圧が１．３Ｖであると仮定すると、第１電圧適応特性５０１（抵抗値＝１０ｋΩ）、第２電圧適応特性５０２（抵抗値＝７００ｋΩ）、第３電圧適応特性５０３（抵抗値＝４ＭΩ）、および第４電圧適応特性５０４（抵抗値＝１０ＧΩ）が得られる。したがって、対応する電圧適応特性が分かれば、抵抗メモリセル１００の記憶状態を判定することが可能である。
【００６７】
本発明の一実施形態では、第１電圧適応特性５０１〜第４電圧適応特性５０４は、特性をサンプリングして、対応する電圧適応特性サンプリング値を処理することにより、調べる。図５から明らかであるように、各サンプリング時間は、異なる電圧適応特性を識別するためには好適ではない。例えば、第１サンプリング時間ｔ１あるいは第３サンプリング時間ｔ３よりも第２サンプリング時間ｔ２において、第２電圧適応特性５０２と第３電圧適応特性５０３とを識別することは容易い。したがって、本発明の一実施形態では、「可変」電圧（第１電圧適応特性５０１〜第４電圧適応特性５０４のいずれかによって表される第２電極の電圧）と基準電圧５０５との差が、予め定められた閾値電圧値より大きい場合に、第１電圧適応特性５０１〜第４電圧適応特性５０４のサンプリング工程を行う。
【００６８】
以上の原理を、２つ以上の記憶状態を識別する必要がある場合（マルチレベルメモリセル）に適用するために、本発明の一実施形態では、各電圧適応特性に少なくとも１つのサンプリング時間を割り当てる割り当て工程が行われる。割り当て工程では、電圧適応特性毎に、電圧適応特性と、電圧適応特性に割り当てられた基準電圧との差が、予め定められた閾値電圧値よりも大きくなるように、サンプリング時間が選択される。
【００６９】
このルールに従って、図５に示す例では、第１サンプリング時間ｔ１、第２サンプリング時間ｔ２、および第３サンプリング時間ｔ３の３つのサンプリング時間が割り当てられている（抵抗メモリセルの４つの取り得る抵抗値を定義している）。第１サンプリング時間ｔ１は、第２電圧適応特性５０２〜第４電圧適応特性５０４から、第１電圧適応特性５０１を識別するために好適である。第２サンプリング時間ｔ２は、第３電圧適応特性５０３および第４電圧適応特性５０４から、第１電圧適応特性５０１および第２電圧適応特性５０２を識別するために好適である。第３サンプリング時間ｔ３は、第４電圧適応特性５０４から、第１電圧適応特性５０１〜第３電圧適応特性５０３を識別するために好適である。このように、第１電圧適応特性５０１〜第４電圧適応特性５０４をサンプリング時間ｔ１〜サンプリング時間ｔ３においてサンプリングすることにより、第１電圧適応特性５０１〜第４電圧適応特性５０４をそれぞれ一意的に確認することができる。正しい電圧適応特性を確認した後には、抵抗メモリセルの記憶状態を判定することができる。
【００７０】
図６は、抵抗値が１０ｋΩ〜１０ＧΩにわたる、さらなる電圧適応特性を示している。
【００７１】
図７は、本発明に係る記憶装置の他の実施形態を示している。記憶装置７００の構成は、図４に示す記憶装置４００と同様であるが、１つのセンスアンプに代えて、第１センスアンプ４０９１〜第３センスアンプ４０９３が設けられている。第１センスアンプ４０９１〜第３センスアンプ４０９３は、並列に接続されている。第１センスアンプ４０９１〜第３センスアンプ４０９３は、それぞれ、スイッチング素子７０１を介してビット線４０６に接続されている。すなわち、第１センスアンプ４０９１は、第１スイッチング素子７０１１を介してビット線４０６に電気的に接続され、第２センスアンプ４０９２は、第２スイッチング素子７０１２を介してビット線４０６に電気的に接続され、第３センスアンプ４０９３は、第３スイッチング素子７０１３を介してビット線４０６に電気的に接続されている。記憶装置７００は、抵抗メモリセル１００に４つの異なる記憶状態が適応されている場合を示している。本発明の一実施形態では、原則として、記憶状態がｎ個存在すれば、ｎ−１個のセンスアンプ４０９を設ける。
【００７２】
記憶装置７００の動作について、以下に説明する。記憶状態判別工程の開始時において、第１スイッチング素子７０１１〜第３スイッチング素子７０１３のそれぞれは、クローズ状態となる。よって、第１センスアンプ４０９１〜第３センスアンプ４０９３は、それぞれ、ビット線４０６に電気的に接続される。そして、第１サンプリング時間ｔ１において、第１スイッチング素子７０１１が、オープン状態となり、それゆえ、第１センスアンプ４０９１が、ビット線４０６と電気的に非接続となる。第１サンプリング時間ｔ１におけるビット線４０６の電圧値が、第１センスアンプ４０９１によって、サンプリングされるとともに増幅される。同様に、第２サンプリング時間ｔ２において、ビット線４０６の電圧値が、第２センスアンプ４０９２によって、サンプリングされるとともに増幅され、また、第３サンプリング時間ｔ３において、ビット線４０６の電圧値が、第３センスアンプ４０９３によって、サンプリングされるとともに増幅される。この増幅されたサンプリング値は、第１センスアンプ４０９１の第１出力端子４０７１〜第３センスアンプ４０９３の第３出力端子４０７３にそれぞれ供給され、抵抗メモリセル１００の記憶状態を判定するために基準電圧と比較される。なお、このサンプリング値と基準電圧との比較工程は、第１センスアンプ４０９１〜第３センスアンプ４０９３で行われる。この場合、第１センスアンプ４０９１〜第３センスアンプ４０９３のぞれぞれの出力信号は、差電圧信号である。
【００７３】
図８は、本発明に係る記憶装置の他の実施形態を示している。記憶装置８００の構成は、図７に示す記憶装置７００の構成と同様であるが、基準電圧供給線８０１が、第４スイッチング素子８０２１〜第６スイッチング素子８０２３を介して、第１センスアンプ４０９１〜第３センスアンプ４０９３にそれぞれ接続されている。第４スイッチング素子８０２１〜第６スイッチング素子８０２３は、第１スイッチング素子７０１１〜第３スイッチング素子７０１３と同じタイミングでクローズ状態あるいはオープン状態となる。すなわち、例えば、第１スイッチング素子７０１１と同じタイミング（第１サンプリング時間ｔ１）で、第４スイッチング素子８０２１がクローズ状態あるいはオープン状態となる。
【００７４】
本発明の一実施形態では、基準電圧供給線８０１によって供給される基準電圧は、第１電極に印加される電圧（電圧適応工程の開始時）と第２電極に印加される電圧（電圧適応工程の開始時）との平均値である。第１電極の電圧は、例えば第１ビット線８０３によって供給され、第２電極の電圧は、例えば第２ビット線８０４によって供給される。メモリセル供給電圧とメモリセル書き込み電圧との平均値は、第１ビット線８０３および第２ビット線８０４に接続されている第７スイッチング素子８０５によって生成される。
【００７５】
図８に示す記憶装置８００では、第１センスアンプ４０９１〜第３センスアンプ４０９３が、サンプリングされた電圧値と基準電圧とを比較して、それぞれの差電圧信号を出力端子４０７に供給する。この実施形態の有利な点は、サンプリングされた電圧の好ましくない電圧オフセット（スイッチング素子７０１１〜スイッチング素子７０１３に起因する）を、第１センスアンプ４０９１〜第３センスアンプ４０９３によって行われる電圧減算工程（基準電圧が、（スイッチング素子８０１１〜スイッチング素子８０１３に起因する）同じオフセットを有しているため）によってキャンセルできる点である。
【００７６】
スイッチング素子７０１１〜スイッチング素子７０１３およびスイッチング素子８０２１〜スイッチング素子８０２３の容量が、ビット線４０６の容量より極めて小さいので、サンプリング工程、比較工程、および増幅工程を、ビット線４０６の電圧、すなわち第２電極１０２の電圧に支障をきたすことなく行うことができる。
【００７７】
図９は、本発明に係る、抵抗メモリセルからデータを読み出す方法の一実施形態と、抵抗メモリセルにデータを書き込む方法の一実施形態とを示している。この実施形態では、抵抗メモリセルからデータを読み出す場合、あるいは抵抗メモリセルにデータを書き込む場合において必要なサンプリング時間を決定する方法について述べる。第１工程Ｐ１０において、初期化が行われ、サンプリング時間ｔｉ＝ｎに設定される。ここで、ｎは、値「１」（データ読み出し工程／データプログラム工程において、初めに取り得るサンプリング時間）である。第２工程Ｐ１１において、抵抗メモリセルからデータが読み出される。データ読み出し動作には、以下の工程が含まれる。
【００７８】
基準メモリセルの第１電極と第２電極との間に電圧を印加することにより、電圧適応特性に対応する記憶状態を有している基準メモリセルの読み出し容量を充電する。次に、上記基準メモリセルの活性物質を介して、上記読み出し容量の電圧を放電する。続いて、上記読み出し容量の電圧をサンプリング時間ｔｉにてサンプリングすることにより、上記読み出し容量の放電時における電圧変化を判定する。次に、第３工程Ｐ１２において、サンプリング時間ｔｉにてサンプリングされた電圧値が、予め定められた閾値電圧値より大きいか否かにより、電圧変化が判定される。上記サンプリング電圧が上記閾値電圧より大きければ、正しいサンプリング時間ｔｉを発見したものとして、第４工程Ｐ１３が行われて、サンプリング時間ｔｉがｎに定義される。サンプリング時間ｎは、さらなるデータ読み出し工程／データプログラム工程において用いるために、適切な方法で記憶される。一方、第３工程Ｐ１２において、上記サンプリング電圧が上記閾値電圧より小さければ、サンプリング時間が、一段階ずつ増加される、すなわち第５工程Ｐ１４において（ｎ＋１）に定義される。それから、「正しい」サンプリング時間ｔｉが発見されるまで、すなわち上記サンプリング電圧が上記閾値電圧より大きくなるまで、第２工程Ｐ１１および第３工程Ｐ１２が繰り返し行われる。また、上述したように、基準メモリセルの読み出し容量の充電工程時における電圧変化も判定することができる。
【００７９】
基準メモリセルは、本発明の一実施形態に係る記憶装置の一形態である、例えばＲＯＭメモリセルであってもよい。あるいは、定められた方法でプログラムされる記憶セルである。例えば、様々な定められたプログラムコンプライアンスレベル１ｉが用いられてもよい。
【００８０】
サンプリング時間ｔｉは、例えば、リングオシレータのような、記憶装置で利用可能な多様なクロック周期でもよい。
【００８１】
図９に示すアルゴリズムは、任意の時期に行われてよい。例えば、記憶装置の記憶テスト時、あるいは定められた時期に行われてよい。
【００８２】
本発明の一実施形態では、図９に示すアルゴリズムは、読み出し工程時、抵抗メモリセルの容量を放電する場合に生じる電圧適応特性毎に行われる。この場合、第１工程Ｐ１０において判定される第１サンプリング時間ｔ１は、初期の取り得るサンプリング時間でなくてもよいが、サンプリング時間は、低い抵抗のメモリセルに対応する電圧適応特性毎に決定される。図５から明らかであるように、高い抵抗のメモリセルに対応する電圧適応特性毎に決定されるサンプリング時間は、低い抵抗のメモリセルに対応する電圧適応特性毎に決定されるサンプリング時間よりも古い。したがって、サンプリング時間ｔｉを決定するために、電圧適応特性の全範囲をサンプリングする必要がない。
【００８３】
本発明の一実施形態では、プログラム電流Ｉｉは、メモリセルの抵抗を読み出すために用いられてもよく、サンプリング時間ｔｉでの読み出し動作は、上述したマルチレベル電圧検出を可能にする。
【００８４】
図１０は、本発明に係る、抵抗メモリセルのプログラム方法の実施形態を示している。第１工程Ｐ２０において、プログラムされる抵抗メモリセルは、データが消去される。第２工程Ｐ２１において、プログラムされる抵抗目標値（Ｒｉ）を決定し、その抵抗目標値をサンプリング時間ｔｉにおいて監視する。次に、第３工程Ｐ２２において、プログラム電流あるいはプログラム電圧を用いて、抵抗メモリセルの抵抗がプログラムされる。続いて、第４工程Ｐ２３において、メモリセルの第１電極と第２電極との間に電圧を印加することにより、読み出し容量を充電あるいは放電する。この読み出し容量の充電時／放電時の電圧変化は、サンプリング時間ｔｉにて電圧適応特性をサンプリングすることにより、判定する。第５工程Ｐ２４において、サンプリングされた電圧が、予め定められた閾値電圧値よりも大きいかどうかが判定される。上記サンプリング電圧が、上記閾値電圧値よりも大きければ、第６工程Ｐ２５において、処理は終了する。一方、上記サンプリング電圧が、上記閾値電圧値よりも小さければ、他のプログラム電流あるいはプログラム電圧を用いて、第３工程Ｐ２２が再度行われる。第５工程Ｐ２４において設けられている基準が満たされるまで、すなわち、抵抗目標値（Ｒｉ）がサンプリング時間ｔｉにおいて監視されるまで、第３工程Ｐ２２〜第５工程Ｐ２４が行われる。
【００８５】
抵抗目標値Ｒｉは、サンプリング時間ｔｉに対応している。すなわち、抵抗メモリセルの抵抗は、読み出し工程時、対応する電圧適応特性が、サンプリング時間ｔｉにおいて抵抗目標値Ｒｉを示すようにプログラムされる必要がある。そして、第３工程Ｐ２２において、プログラム電流あるいはプログラム電圧を用いて、抵抗値Ｒｉのプログラムが行われる。
【００８６】
図１０に示す実施形態では、サンプリング時間ｔ１〜サンプリング時間ｔ３は、一定のサンプリング時間である。例えば、第１サンプリング時間ｔ１が、１ｎクロック周期に、第２サンプリング時間ｔ２が、２ｎクロック周期に、第３サンプリング時間ｔ３が、４ｎクロック周期に、それぞれ対応していてもよい。ここで、ｎは整数である。しかしながら、本発明では、以上のようなサンプリング時間に制限されるわけではない。
【００８７】
図９および図１０に示す実施形態では、抵抗値を正確にプログラムすることができるとともに、例えば発振器（リングカウンタおよびクロック）を用いてサンプリングタイミングパラメータを正確に定めることができる。抵抗値を調整するために、プログラム検証アルゴリズムを用いる。このプログラム検証アルゴリズムでは、読み出し増幅器に対応するサンプリング時間において正しい抵抗値を示す抵抗値にプログラムすることを保証する。
タイミングパラメータを設定するために、モデル抵抗を用いる。そのタイミングは、例えば、多様なリングオシレータのクロック周期である。図１０に示す実施形態では、互いに対応する、選択されたタイミングおよびプログラムされた抵抗値が保証され、それゆえ、正確な読み出しが行われる。
【００８８】
次に、本発明の模範的な実施形態のさらなる特徴を以下に示す。
【００８９】
（コード記憶アプリケーションとは対照的に）データ記憶アプリケーションの分野で用いられている、現今の高い記憶密度の記憶装置では、メモリセルにおいて複数のビットを記憶する機能が、非常に重要である。
【００９０】
抵抗メモリセルからいくつかのレベルを読み出すために、電流を読み出す構成では、通常、抵抗に対して電流を一定に保つ。そして、その電流信号を適切な回路を用いて処理する。ＣＢＲＡＭセルのようなセンシティブな抵抗メモリセルの場合、記憶状態の非所望な変化を避けるために、電圧は、高い精度で読み出し電圧に制御される必要がある。この読み出し電圧へ制御するための電気回路は、大きなスペースを必要とする。
【００９１】
本発明の一実施形態では、非常に小型で、かつ、簡素な構成の電圧読み出し回路を、メモリセルの異なるレベルを検出するために用いる（現在の読み出し回路よりも小型で簡素な構成）。
【００９２】
本発明の一実施形態では、電圧読み出し工程時、信号電圧は異なる期間にサンプリングされる。このサンプリング電圧は、ラッチ比較器に供給され、このラッチ比較器おいて、この目的のために生成された基準信号と比較される。様々な比較値は、抵抗メモリセルの記憶状態の判定を可能とする。
【００９３】
図４は、本発明に基づく、電圧読み出し工程によってメモリセルの記憶状態を読み出すための回路の構成の一実施形態を示している。開始時、ビット線ＢＬの容量が、適切な値、例えば読み出し電圧Ｖｒｅａｄにプリロードされる。そして、ワード線ＷＬによって各選択トランジスタをオン状態とすることにより、読み出されるメモリセルの抵抗を介して、上記容量の電圧が放電される。例えば、１．３Ｖにロードされたビット線がメモリの抵抗に接続されると、ビット線の電圧がＰＬの電圧（ＶＰＬ＝１．５Ｖ）にロードされる。メモリセルが有する抵抗が小さければ、ローディング工程は極めて高速に行われるが、メモリセルが有する抵抗が大きければ、この期間内にはほとんど電圧変化は生じない。このように、各記憶状態を、ＶＰＬあるいはＶｒｅａｄにそれぞれ割り当てることができる。電圧を読み出す構成の利点は、メモリセルの電圧降下がＶＰＬ−Ｖｒｅａｄを超えない点である。この電圧制限は、ＣＢＲＡＭのようなメモリ技術には不可欠であって、スペースを必要とする制御回路をさらに設けることなく達成できる。
【００９４】
メモリの抵抗が、様々な値（あるいはレベル）を適用できると、信号が様々な速度で変化する（図５）。これは、本発明のいくつかの実施形態でも同様である。
【００９５】
電流増幅器は、スタティック信号を増幅する。電圧Ｖｒｅａｄがメモリセル抵抗Ｒに対して制御されても、電流Ｉ＝Ｖｒｅａｄ／Ｒは一定のままである。この電流は、何ら問題なく、連続的に、様々な基準値と比較される。電圧を読み出す構成の場合、増幅される信号が一時的な信号であるので、上述のような比較は不可能である。連続的な読みだし工程を可能とするためには、比較工程毎に読みだし工程を繰り返す必要がある。そこで、工程の短縮化が可能な回路を図７に示す。図７は、複数のセンスアンプＳＡが、スイッチング素子を介してビット線に電気的に接続されている回路を示している。読み出し工程の開始時、全てのスイッチング素子がクローズ状態となる。メモリ抵抗を介するビット線の放電工程時、上記増幅器は、適切な時間ｔｉ（ｉ＝１，２，３…）においてビット線の信号と電気的に非接続となる。ここで、各増幅器は、異なるタイミングで非結合となる。センスアンプＳＡがビット線の一時的な信号と電気的に非接続となる、様々なタイミングで、状態を識別することが可能となる。ｎ個のレベル（抵抗値）を識別するために、ｎ−１個のセンスアンプＳＡおよびｎ−１の定められたタイミングが必要となる。このタイミングは、例えば、内部クロックまたは外部クロックによって用意してもよい。
【００９６】
基準電圧は、例えば、２つの補完的なビット線をローディングすることにより、生成できる（図４）。２つの補完的なビット線は、図４では用いていない電圧ＶｒｅａｄのＢＬｃａおよびＰＬの電圧である電圧ＶＰＬのＢＬｃｂである。両方のビット線が接続されると、このビット線間で電荷等価工程が行われ、この結果生成された基準電圧は（Ｖｒｅａｄ＋ＶＰＬ）／２である。
【００９７】
ビット線が、センスアンプＳＡと接続されていない場合、容量の影響により、電流がセンスアンプＳＡの入力端子に入力される。この結合電圧は、結合容量（スイッチング素子として用いられているトランジスタのゲートオーバーレイ容量）と、センスアンプＳＡの入力端子の容量との関係により定まる。センスアンプＳＡの入力容量が小さいので、結合の影響により生じる電圧は大きい。このとき、記憶状態を正確に読み出すためには、基準電圧は、アナログのスイッチング素子によって、センスアンプの他の入力端子と電気的に非接続となる必要がある。これは、図８から明らかであり、３つの異なるセンスアンプＳＡにおいて信号が端子に入力される。時間ｔ１において、第１センスアンプＳＡは、読み出し信号から切り離される。このとき、基準電圧とは電気的に接続されていないままである。結合の影響により生じる電圧は、実際の差信号より大きいが、低い抵抗（例えば、１０ｋΩ）のメモリセルと、基準電圧、あるいは高い抵抗（例えば、７００ｋΩ以上）のメモリセルとの間の上記差信号と、基準電圧とは、一定に保たれる。さらなるタイミングでの読み出し信号のサンプリングは、さらなる抵抗の識別を可能とする。時間ｔ２は、７００ｋΩ〜４ＭΩの識別を可能とし、時間ｔ３での電圧のサンプリングは、４ＭΩ〜１０ＧΩの識別を可能とする。この差電圧は、簡単なラッチ比較器で評価されてもよい。
【００９８】
ビット線の容量は結合容量よりも極めて大きいので、信号のサンプリングは信号変化を無視できる。したがって、センスアンプＳＡの入力容量は、結合が影響しないように、大きくするべきである。しかしながら、これは、信号変化の速度に悪影響を与えるとともに、読み出し時間を長くしてしまう。
【００９９】
ビット線の信号を予め定められたタイミングのみでサンプリングしてもよい。この場合、スイッチング素子は、オープン状態を保ちつつ、タイミングｔｉにおいて十分な期間をもってクローズ状態となる。これは、センスアンプの容量が極めて小さいので、読み出し信号の変化に影響する。
【０１００】
本明細書における「接続」および「結合」は、それぞれ「直接的な」および「間接的な」「接続」および「結合」を意味している。
【０１０１】
本明細書において、カルコゲニド物質（イオン伝導体）は、例えば、硫黄、セレン、ゲルマニウム、および／またはテルルを含む任意の化合物でもよい。本発明の一実施形態では、イオン伝導物質は、例えば、カルコゲニド、および周期系の少なくとも１つの金属からなる化合物、例えば三硫化物銀である。あるいは、カルコゲニド物質が、ゲルマニウム硫化物（ＧｅＳ）、ゲルマニウムセレン化合物（ＧｅＳｅ）、タングステン酸化物（ＷＯｘ）、銅硫化物（ＣｕＳ）などを含んでいてもよい。イオン伝導物質は、固体電解質であってもよい。
【０１０２】
さらに、イオン伝導物質は、金属イオンを含むカルコゲニド物質によって構成されてもよい。ここで、金属イオンは、銀、銅、および亜鉛から、あるいはこれらの金属の組み合わせから、あるいはこれらの金属の合金から選択される金属からなる。
【０１０３】
以上の説明および図面は、包括的なものではなく、また、それに開示した形態に本発明が限定されるわけではなく、本発明が開示内容に鑑みて様々な変更例を取り得ることは明白である。開示した実施形態は、本発明の原理およびその実用化を説明するための最も適切な例であったに過ぎず、本発明は、数ある実施形態および変更例のうち、用途に適合した最も良い形で利用することができる。本発明の範囲は、本書に添付した特許請求の範囲によってのみ定められる。
【図面の簡単な説明】
【０１０４】
【図１Ａ】第１スイッチング状態に設定された、固体電解質メモリセルの概略断面図である。
【図１Ｂ】第２スイッチング状態に設定された、固体電解質メモリセルの概略断面図である。
【図２】本発明に係る記憶状態測定装置の一実施形態の概略ブロック図である。
【図３】本発明に係る方法の一実施形態のフローチャートである。
【図４】本発明に係る記憶装置の一実施形態の概略図である。
【図５】本発明に係る方法の実施形態において生じる、様々な読み出し容量の放電工程における電圧特性図である。
【図６】本発明に係る方法の実施形態において生じる、様々な読み出し容量の放電工程における電圧特性図である。
【図７】本発明に係る記憶装置の一実施形態の概略図である。
【図８】本発明に係る記憶装置の一実施形態の概略図である。
【図９】本発明に係る、抵抗メモリセルの記憶状態読み出し方法の一実施形態のフローチャートである。
【図１０】本発明に係る、抵抗メモリセルの記憶状態プログラム方法の一実施形態のフローチャートである。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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