(57)【要約】【課題】メモリセルの蓄積電荷量に応じてデータを記憶する不揮発性半導体記憶装置において、データ書込時のディスターバンスを低減し、ソース線に対して安定に書込電圧を供給する。【解決手段】ソース線（ＳＬ０，ＳＬ１）を順次選択状態へ駆動し、対応のビット線に書込データを伝達してデータの書込を行なう。１つのデータ書込サイクルにおいて選択状態へ駆動されるソース線の数を低減し、安定にソース線に対して書込電圧を供給する。また、選択行において、選択ソース線に対応するメモリセルに対して、データの書込が行なわれるだけであり、非選択列のメモリセルに対するディスターバンスを低減することができる。【選択図】図７
2008226332.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が、選択トランジスタと、前記選択トランジスタと直列に接続されて電荷蓄積膜の蓄積電荷に応じてデータを記憶するメモリトランジスタとを有する複数のメモリセル、
各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの選択トランジスタのゲート電極に接続される複数のコントロールゲート線、
各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルのメモリトランジスタのゲート電極に接続される複数のメモリゲート線、
各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルの選択トランジスタの第１導通ノードに接続される複数のビット線、
前記複数のメモリセルの所定数の列に対応して各々が配置され、各々が対応の所定数の列のメモリセルのメモリトランジスタの第２導通ノードに接続される複数のソース線、
データ書込時、選択行に対応して配置されるコントロールゲート線を選択状態へ駆動するコントロールゲート線駆動回路、
データ書込時、前記選択行に対応して配置されるメモリゲート線を選択状態に駆動するメモリゲート線選択駆動回路、
前記データ書込時、前記複数のソース線を順次所定のシーケンスで書込選択状態へ駆動するソース線選択駆動回路、および
前記データ書込時、少なくとも書込選択状態のソース線に対応して配置される１本のビット線を書込データに応じて書込電圧レベルの書込選択状態へ駆動するビット線選択駆動回路を備える、不揮発性半導体記憶装置。
【請求項２】
行列状に配列され、各々が第１および第２の導通ノードを有しかつ不揮発的にデータを記憶する複数の不揮発性メモリセル、
各前記不揮発性メモリセル列に対応して配置され、各々が対応の列の不揮発性メモリセルの第１の導通ノードに接続される複数のビット線、
前記複数の不揮発性メモリセルの所定数の列に対応して配置され、各々が、対応の所定数の列の不揮発性メモリセルの第２の導通ノードに結合される複数のソース線、
データ書込時、選択行の不揮発性メモリセルを選択状態に駆動する行選択駆動回路、
前記データ書込時、前記複数のソース線を所定のシーケンスで順次書込選択状態に設定するソース線選択駆動回路、および
前記データ書込時、少なくとも、書込選択状態のソース線に対応して配置される１本のビット線を書込データに応じて書込選択状態に設定するビット線選択駆動回路を備える、不揮発性半導体記憶装置。
【請求項３】
前記ビット線選択駆動回路は、前記複数のビット線を並行して書込データに応じて書込選択状態へ駆動し、これにより、選択行において書込選択状態のソース線と書込選択状態のビット線との間に接続されるメモリセルに対して、書込データに応じてデータの書込が行なわれる、請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線選択駆動回路は、前記ソース線選択駆動回路により書込選択状態とされたソース線に対応して配置される所定数のビット線を順次書込データに応じて書込選択状態へ駆動する、請求項１または２記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線選択駆動回路は、前記ソース線選択駆動回路により書込選択状態とされたソース線に対応して配置される所定数のビット線を並行して書込データに従って選択的に書込選択状態へ駆動する、請求項１または２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、電気的に書込および消去が可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発的にデータを記憶する半導体記憶装置として、従来、フラッシュメモリが知られている。このフラッシュメモリにおいては、メモリセルトランジスタとして、フローティングゲートとコントロールゲートとの積層ゲート構造トランジスタを利用する。フローティングゲートの電荷（電子）の蓄積量に応じて、メモリセルトランジスタのしきい値電圧が設定され、このメモリセルのしきい値電圧に応じて、データを記憶する。
【０００３】
このフローティングゲートを利用するメモリセル構造の場合、データの書込および消去には、高電圧が必要とされる。この書込／消去の電圧が高いため、メモリセルトランジスタの微細化が困難であり、また他のロジック等と同一半導体チップ上に集積化するのが困難となる。そこで、このようなフローティングゲート型メモリセル（積層ゲート型メモリセルトランジスタ）に代えて、絶縁膜に電荷を蓄積することによりデータを記憶するＭＯＮＯＳ型メモリセルがロジック混載メモリとして利用されている。このＭＯＮＯＳ型メモリセルの構造は、たとえば特許文献１（特開２００５−３４７６７９号公報）および特許文献２（特開２００２−２３１８３０号公報）に示されている。
【０００４】
これらの特許文献１および２に示されるように、ＭＯＮＯＳ型メモリセルは、ビット線とソース線との間に直列に接続されるメモリセルトランジスタと選択トランジスタとで構成される。選択トランジスタは、通常のＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、一方の不純物拡散領域がビット線に接続される。メモリセルトランジスタは、コントロールゲート（メモリセルゲート）、積層絶縁膜、および１つの不純物拡散層（ソース／ドレイン領域）で構成される。積層絶縁膜が、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）で構成される。この窒化膜内に離散的に分布するトラップに電荷を蓄積する。不純物拡散層がソース線を構成する。
【０００５】
ＭＯＮＯＳ型メモリセルにおいては、電荷トラップが窒化膜中に離散化して分布している。従って、フローティングゲート型メモリセルと異なり、電子が通過する酸化膜に局所的な欠陥が存在する場合においても、電荷は、大部分がトラップに保持される。これにより、酸化膜をフローティングゲート型メモリセルトランジスタに比べて薄くすることができ、書込電圧を低くでき、応じて素子を微細化することが可能となる。これらの特徴により、ＭＯＮＯＳ型メモリセルを有する不揮発性メモリは、ロジックとプロセスを共通化することができ、混載が容易となる。
【０００６】
また、メモリセルにおいて選択トランジスタを用いているため、このメモリセルトランジスタがデプレション型トランジスタとなっても、いわゆる「過消去」の問題が生じない。したがって、過消去を防止するためのベリファイ期間が不要となり、書込を高速化することができる（通例、書込を行う前に消去が行われる）。
【０００７】
このような選択トランジスタとＭＯＮＯＳ型メモリセルトランジスタとでメモリセルが構成される場合においても、半選択状態のメモリセルに対しては、ゲートとソース／ドレインとの間に高電界が印加される。半選択状態のメモリセルとは、選択行かつ非選択列または選択列かつ非選択行にあるメモリセルを示す。この場合、トンネル電流またはホットエレクトロン／ホールにより電荷蓄積膜に対する電荷（エレクトロンまたはホール）の移動が生じ、データが損失するまたは蓄積電荷量が変化して経時的にデータが損失する「ディスターバンス」の問題が生じる。
【０００８】
このようなデータの書込／消去時のディスターバンスを防止することを図る構成が、特許文献３（特開２００５−２７６３４７号公報）、特許文献４（特開平９−２１３０９０号公報）、および特許文献５（特開２００６−１５７０５０号公報）に示されている。
【０００９】
特許文献３（特開２００５−２７６３４７号公報）は、ソース線からビット線に定電流を流してデータ書込を行う不揮発性メモリにおいて、書込ディスターブを改善するための構成を示す。メモリセルは、選択トランジスタとメモリセルトランジスタとを有するスプリットゲート型メモリセルである。この特許文献３の定電流書込方式においては、選択メモリセルのしきい値電圧が大きい場合、ビット線電圧が低下し、ソース線とビット線との電圧差が大きくなる。この状態においては、選択列かつ非選択行の半選択状態のメモリセルにおいて、ソース線からビット線に電流が流れてチャネルホットエレクトロンにより誤書込が生じる可能性がある。この書込ディスターバンスを回避するために、特許文献３は、選択ビット線の電圧を所定値以上の電圧レベルに維持する。この所定値の電圧は、選択列かつ非選択行のメモリセルに書込が生じない電圧レベルである。書込が不要なかつ非選択メモリセルに書込ディスターバンスを生じさせるメモリセル、すなわちしきい値電圧の高いメモリセルに対して、選択ビット線の電圧を所定値以上に設定することにより、書込を防止する。ビット線電圧設定回路として、ソースフォロアトランジスタを利用して、ビット線の電圧の下限値を所定値に維持する。
【００１０】
選択メモリセルのしきい値電圧が低い場合、ソース線からの電流供給により、ビット線の電圧が所定値以上となる。クランプトランジスタがオフ状態となり、ビット線電圧のクランプを停止する。非選択メモリセルにおいては、ソース線とビット線との電圧差が小さく、リーク電流によるホットエレクトロンの発生は回避され、誤書込が防止される。選択メモリセルに対しては定電流が流れ、書込が行われる。
【００１１】
選択メモリセルのしきい値電圧が高い場合、ビット線の電圧が所定値以下となる。この場合、クランプトランジスタがオン状態となり、ビット線電圧を所定値にクランプする。この状態においては、ビット線には定電流がクランプトランジスタを介して供給され、選択メモリセルにおいては定電流が流れない。これにより、選択メモリセルのしきい値電圧が高い場合、選択メモリセルに対する書込が回避される。すなわち、選択列において、ビット線を書込阻止電圧のレベルに設定し、またソース線を書込定電流供給電圧レベルに設定する。これにより、半選択メモリセルにおいてソース線からビット線に対して流れる電流を抑制し、書込ディスターバンスを抑制する。
【００１２】
特許文献４（特開平９−２１３０９０号公報）は、フローティングゲート型メモリセルにおけるドレインディスターバンスを回避する構成を開示する。ドレインディスターバンスでは、以下の現象が生じる。選択ビット線に接続される非選択メモリセルにおいて、ドレイン（ビット線に接続される不純物領域）とコントロールゲートの間の高電界により、電子／正孔対がウィークアバランシェにより生成され、正孔がフローティングゲートに注入され、また、ドレイン高電界によりフローティングゲートからドレインに電子がトンネル電流により引抜かれる。これにより、書込状態の非選択メモリセルのしきい値電圧が低下する。また、消去状態のメモリセルにおいては、フローティングゲートの電圧が、容量結合によりビット線電圧の上昇に伴って上昇し、チャネルが形成され、電子が流れる。ドレイン高電界によるアバランシェ効果により電子／正孔対を生成する。非選択ワード線の電圧レベルに応じて、正孔がフローティングゲートに注入され、しきい値電圧がさらに低下するか、逆に、電子がフローティングゲートに注入され、しきい値電圧が高くなる。
【００１３】
この特許文献４は、このようなドレインディスターバンスを回避するために、非選択ワード線および非選択ソース線に書込電圧Ｖｐｐの１／２倍の電圧ＶＰＰ／２を印加する。この場合においても、選択列かつ非選択行の消去状態のメモリセルにおいて、ビット線電圧の上昇に伴ってチャネル電流が流れる。この半選択状態の消去状態のメモリセルの数が増大するとビット線電圧が低下する。これを防止するために非選択ソース線の電圧を単に電圧ＶＰＰ／２に設定する場合では、書込が遅くなるという問題が生じる。このため、特許文献４は、さらに、ソース線をワード線と平行に配置する。選択行のワード線を書込高電圧、ソース線を接地電圧に設定する。非選択行については、ワード線を中間電圧ＶＰＰ／２に設定し、ソース線をオープン状態に設定する。ビット線についても、選択列のビット線を高電圧に設定し、非選択ビット線をオープン状態に設定する。選択列かつ非選択行のメモリセルにおいてワード線電圧が中間電圧レベルでありドレイン高電界を緩和して、書込状態のメモリセルに対する正孔の注入を抑制する。また、非選択行のソース線をオープン状態に設定することにより、消去状態のメモリセルにおいてチャネル電流を制限して、電子／正孔対の生成を抑制する。
【００１４】
特許文献５（特開２００６−１５７０５０号公報）は、ＯＮＯ膜を電荷蓄積手段として利用するメモリセルにおいて、書込ディスターバンスを低減することを目的とする構成を開示する。この特許文献５においては、ビット線とソース線とが平行に配置されるアレイ構成において、選択行においてワード線に書込高電圧、非選択行のワード線に対してメモリセルトランジスタのチャネル領域に対して逆バイアス状態となる電圧を印加し、非選択列のビット線およびソース線に対してチャネル領域に対して逆バイアスとなる電圧を印加する。この特許文献５は、非選択列のビット線の書込阻止電圧の上限を、非選択ワード線電圧および非選択ソース線の電圧により高くして書込ディスターバンスを改善することを図る。非選択メモリセルにおいて、基板領域における空乏層の拡大によるトンネル電流を抑制しまた垂直方向の電界を緩和して、電荷蓄積膜に対する電荷の移動を抑制する。
【特許文献１】特開２００５−３４７６７９号公報
【特許文献２】特開２００２−２３１８３０号公報
【特許文献３】特開２００５−２７６３４７号公報
【特許文献４】特開平９−２１３０９０号公報
【特許文献５】特開２００６−１５７０５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ＭＯＮＯＳ型メモリトランジスタおよび選択トランジスタを有するスプリットゲートＭＯＮＯＳセルにおいては、特許文献３の定電流書込方式と異なり、定電圧バイアス方式の書込がある。この定電圧バイアス書込方式においては、選択列のソース線およびビット線に書込電圧を伝達し、この電圧差に従ってチャネル電流を流す。このチャネル電流のホットエレクトロンを電荷蓄積膜に注入する。非選択メモリセルの書込阻止は、非選択ビット線の電圧を、メモリセルの選択トランジスタのコントロールゲート線上の電圧以上に設定することにより行なわれる。選択トランジスタのコントロールゲート（ワード線）およびソース（ビット線）を逆バイアス状態として、選択トランジスタを深いオフ状態とする。また、非選択メモリセルについては、メモリゲート線ＭＧは、バンド間トンネル電流によるホットホール注入が生じるのを防止するためおよび非選択状態から選択状態までの遷移時間を短縮するため、接地電圧と書込選択電圧との間の電圧レベルに設定される。これにより、非選択メモリセルにおいて選択トランジスタを介してチャネル電流が流れてホットエレクトロンまたはホットホールが生じるのを防止する。
【００１６】
携帯機器などの用途においては、アプリケーションプログラムおよびダウンロードデータの格納などのために、大記憶容量が要求され、また、電池を電源とするため、低消費電力性能が要求される。また、高速読出を行なうために、ビット線負荷を軽減することが要求される。また、ソース線が列方向に延在して配置されるアレイ構成においては、ソース線が不純物領域（拡散層）で構成され、その抵抗値が増大すると、抵抗によりソース線電圧が変化し、各メモリセルに対して正確にソース線電圧を設定することが困難となる。これらの理由により、列方向のメモリセルの増加が抑制される。したがって、通例、１行のメモリセルの数を増大させて記憶容量を増大する。このアレイ構成において、メモリセル全てのソース線に対して並行に書込電圧を伝達して書込を行なう場合、ソース線書込電圧を生成する回路の消費電力が大きくなり、また、駆動能力を大きくするために回路の占有面積が増大する（トランジスタのサイズを大きくするため）。上述のように、ＭＯＮＯＳ型メモリセルにおいては、ソース線が不純物領域で構成され、ビット線などのメタル配線に比べて、その接合容量等により負荷が大きい。高速でソース線を駆動するためには、ソース線駆動回路の電流駆動力は大きくする必要があり、メモリセル数の増大とともに、ソース線駆動回路の消費電流およびレイアウト面積の増大の問題が顕著になる。
【００１７】
また、書込時において、全ビット線に並行して書込電圧を伝達すると、書込電流が大きくなり、ビット線書込電圧生成回路およびソース線駆動回路の負荷が大きくなる。これを回避するため、ビット線毎に書込電圧を順次伝達して、メモリセルへの書込を実行する。すなわち、いわゆる「ページモード」に従ってデータの書込を実行する。この場合においても、１ワード線に接続されるメモリセルの数が増大した場合、１ワード線のメモリセル全体に対する書込時間が長くなる。応じて、選択行において、非選択列のメモリセルがディスターバンスを受ける時間が長くなり、データの信頼性が低下する問題が生じる。
【００１８】
したがって、メモリ容量が増大した場合、書込時にメモリセルがディスターバンスを受ける時間が長くなり、データ保持特性が劣化するという問題が生じる。
【００１９】
上述の特許文献１においては、単に、電荷蓄積膜のシリコン窒化膜の電荷トラップサイトを低減して電荷保持特性を改善するために、シリコン窒化膜の製造工程を改善することを検討しているだけであり、データ書込時のディスターバンスの問題については何ら考慮していない。
【００２０】
特許文献２は、コントロールゲート線に対して自己整合的に側壁に形成されるメモリセルゲート線に対するコンタクトを正確にかつ安定に形成することを考慮しているだけであり、何ら、書込時のメモリセルのディスターバンスについては考慮していない。
【００２１】
特許文献３に示される構成においては、定電流方式でデータを書込んでいる。ビット線電圧を書込阻止電圧レベルに設定し、選択メモリセルのしきい値電圧に従って選択的に選択メモリセルに定電流を供給している。この場合、選択列／非選択行のメモリセルにおいて、書込ディスターバンスを回避する。しかしながら、定電圧バイアスでソース線からビット線に電流を流す構成に対しては、この特許文献３の構成を適用することはできない。また、この特許文献３は、選択行／非選択列のメモリセルのディスターバンスについては考慮していない。また、ソース線を全て同時に選択状態としても良いことが記載されている。しかしながら、ソース線負荷によるソース線電流駆動回路の電流駆動力の問題については何ら考慮していない。また、ページモードでの高速かつ安定なデータ書込については、何ら考慮していない。単に１ビットのメモリセルに対するデータの書込が検討されているだけである。
【００２２】
特許文献４は、選択列かつ非選択行のメモリセルのディスターバンスを問題とする。選択行／非選択列のメモリセルのディスターバンスについては何ら考慮していない。特に、スプリットゲート型メモリセルにおいては、ソース線がメモリセルトランジスタのドレイン領域として機能するため、選択行かつ非選択列のドレインディスターバンスの問題が大きくなる。この特許文献４においては、従来例の問題を解決するために、ソース線をワード線と平行に設けている。ソース線毎にその電位／状態を設定する必要があり、ソース線毎にソース線スイッチ回路またはソース線駆動回路を配置する必要がある。このため、メモリセルアレイにおいて、行方向のレイアウト面積が増大する。特に、メモリアレイ構造としては、複数のメモリブロックが設けられ、ワード線がメモリブロック間で分離される。消去をワード線単位またはブロック単位で実行される。従って、メモリブロックのレイアウト面積が増大し、小占有面積の不揮発性半導体記憶装置を実現するのが困難となる。
【００２３】
また、この特許文献４の構成において、選択行かつ非選択列のメモリセルに対しては、ビット線がフローティング状態とされる。従って、ワード線とビット線との容量結合によりビット線電圧が上昇する可能性がある。この状態においては、選択行のソース線は接地電圧レベルであり、チャネル電流が流れ、ソース線とワード線との間の高電界により電子／正孔対が生成されて、フローティングゲートに電子が注入されるまたは正孔がソース線に流出するディスターバンスが生じる。、特許文献４は、このような選択行かつ非選択列のメモリセルのディスターバンスの問題は何ら考慮していない。
【００２４】
さらに、この特許文献４は、その従来構成において、ワード線単位のブロックごとにソース線電位を制御して、非選択ブロックのソース線電圧に対して書込防止電圧を供給する構成を示す。しかしながら、この従来例においては、選択ブロックにおいて選択行（ワード線）かつ非選択列のメモリセルは、コントロールゲートとソース線との間に高電界が印加されるため、ドレインディスターバンスを抑制するのは困難である。また、メモリブロックの各メモリセルのソース線を並行して駆動するため、ソース線を書込電圧レベルに駆動する場合のソース線駆動回路の消費電流については、何ら考慮していない。また、この特許文献４は、ソース線をビット線と平行に配置したメモリセルアレイ構成におけるドレインディスターバンスをさらに抑制する構成は示していない。
【００２５】
特許文献５は、非選択列のビット線の書込阻止電圧の上限を非選択ワード線電圧および非選択ソース線の電圧により高くして書込ディスターバンスを改善することを図る。この特許文献５の構成においては、基板領域からフローティングゲートへ電荷の注入を行う。この基板領域全面からの電荷注入のために、選択行かつ非選択列のメモリセルに対して弱い書込が生じるディスターバンスが発生する。このディスターバンスを確実に抑制するために、特許文献５は、チャネル領域の接合バイアスを逆バイアスとして、非選択メモリセルの空乏層の広がりによりトンネル電流を抑制し、また垂直方向の電界を緩和する。
【００２６】
特許文献５は、選択列毎、すなわちソース線およびビット線毎に電圧を設定して、書込を行なっているものの、いわゆるページモードでデータの書込を行う構成については考慮していない。また、１本のソース線に複数列のメモリセルが共通に接続される構成において、選択行かつ非選択列のメモリセルの書込ディスターバンスを低減する構成については何ら考慮していない。また、書込時に、選択列のソース線および非選択列のソース線にそれぞれ書込電圧および書込防止電圧を印加するため、各列ごとにソース線駆動回路が必要となり、回路占有面積が増大する。
【００２７】
それゆえ、この発明の目的は、記憶容量増大時においても、書込ディスターバンスを抑制して正確かつ安定にデータの書込を行なうことができるとともに、回路占有面積および消費電力の増大を抑制することのできる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２８】
この発明に係る不揮発性半導体記憶装置は、要約すれば、ビット線およびソース線が平行に配置されるとともに複数列のメモリセルが１本のソース線に共通に結合されるアレイ構成において、ソース線を単位として、データの書込を行なうものである。この場合、ビット線は、対応のソース線の選択／非選択に拘わらず並行して書込データに応じて書込電圧レベルおよび書込阻止電圧レベルに選択的に設定されてもよい。これに代えて、ビット線は、選択状態のソース線に対応するビット線のみに対し、並行して書込データに応じた書込を行なってもよく、また順次、選択ソース線に対応するビット線を書込データに応じて書込状態に設定してもよい。
【発明の効果】
【００２９】
ソース線単位でデータの書込を行なう。非選択ソース線は、非選択電圧レベルに維持される。すなわち、１実施の形態において、選択行において、コントロールゲート線およびメモリゲート線を選択状態に維持した状態で、ソース線を順次選択状態へ駆動して、ビット線へ書込データに応じて書込電圧を所定のシーケンスで伝達する。ソース線非選択電圧とビット線書込阻止電圧とは同一電圧レベルである。
【００３０】
したがって、選択行かつ非選択列において、たとえば仮に、ソース線が選択状態であってビット線に書込阻止電圧が伝達された場合、この書込阻止電圧は、ソース線選択電圧以下の電圧であり、リーク電流が、ソース線からビット線方向へ流れる。選択トランジスタは、このコントロールゲート線の電圧に従って弱い反転状態であり高抵抗状態である。このディスターバンス電圧ストレスは、対応のソース線が選択状態の期間だけ印加される。したがって、この選択行かつ非選択列のメモリセルがディスターバンスを受ける期間を短くすることができる。
【００３１】
また、１つの実施の形態において、ソース線選択時に、ビット線単位で書込電圧（書込選択電圧）を順次ビット線に伝達する場合、選択行において非選択列のメモリセルについては、ビット線の書込阻止電圧とソース線非選択電圧とは同一電圧レベルである。従って、ソース線とビット線との間には電流は流れず、ディスターバンスが生じるのは抑制される。これにより、選択行においてディスターバンスを受けるメモリセルの数を低減することができ、データの保持特性を保証することができる。
【００３２】
また、ソース線単位でデータの書込を行なっており、ソース線を駆動する回路の消費電流は、全ソース線を並行して選択状態へ駆動する場合に比べて十分小さくすることができる。従って、メモリ容量が増大に対しても、ソース線駆動回路のレイアウト面積を増大させることは要求されない。小占有面積かつ低消費電力のソース線駆動回路を利用して高速かつ安定にデータ書込を行うことができる。
【００３３】
また、ソース線は、複数列のメモリセルに対して１本設けられる。従って、各列に対応してソース線駆動回路を配置する必要がなく、レイアウト面積の増大は抑制される。
【発明を実施するための最良の形態】
【００３４】
［実施の形態１］
図１は、この発明において用いられる不揮発性メモリセルの断面構造を概略的に示す図である。図１において、メモリセルＭＣは、半導体基板領域１表面に間をおいて形成される不純物領域２ａおよび２ｂ（第１および第２導通ノード）と、これらの不純物領域２ａおよび２ｂの間の基板領域上にゲート絶縁膜３を介して形成されるコントロールゲート電極４と、ゲート絶縁膜３およびコントロールゲート電極４に隣接してＬ字型に形成される電荷蓄積膜５と、電荷蓄積膜５上に形成されるメモリゲート電極６を含む。
【００３５】
電荷蓄積膜５は、基板領域１上に形成されるボトム酸化膜５ａと、ボトム酸化膜５ａ上に形成される窒化膜５ｂと、窒化膜５ｂ上に形成されるトップ酸化膜５ｃを含む。ボトム酸化膜５ａおよびトップ酸化膜５ｃの間に窒化膜５ｂを配置し、この窒化膜５ｂに電荷を蓄積する。トップ酸化膜５ｃにより窒化膜５ｂとメモリゲート電極６との間の電荷のリークを抑制する。
【００３６】
不純物領域２ａ、ゲート絶縁膜３、およびコントロールゲート電極４により、選択トランジスタＳＴが形成される。電荷蓄積膜５、不純物領域２ｂおよびメモリゲート電極６により、メモリセルトランジスタＭＴが形成される。これらの選択トランジスタＳＴおよびメモリセルトランジスタＭＴが直列に接続される。メモリセルＭＣの選択時、メモリセルトランジスタＭＴのしきい値電圧に応じて選択的に不純物領域２ａおよび２ｂの間にチャネルが形成される。
【００３７】
通常、不純物領域２ａが列方向に延在して形成され、１列のメモリセルに共通に配置される上層のビット線に電気的に接続される。不純物領域２ｂが列方向に連続的に延在して、１列のメモリセルに共通なソース線を形成する。コントロールゲート電極４は、行方向に延在するコントロールゲート線に接続される。コントロールゲート線に、１行に整列して配置されるメモリセルの選択トランジスタのコントロールゲート電極が共通に接続される。メモリゲート電極６は、同様、行方向に延在するメモリゲート線に接続される。メモリゲート線に、１行に整列して配置されるメモリセルのメモリゲート電極が共通に接続される。
【００３８】
図１に示すメモリセルＭＣは、選択トランジスタのコントロールゲート電極４がメモリゲート電極６よりも先に形成される。従って、シリコン基板界面（半導体基板領域）の品質のよい状態で、選択ゲートトランジスタのゲート絶縁膜を、同一半導体基板上に形成されるロジック部のゲート絶縁膜と同一工程で形成することができる。メモリセルトランジスタＭＴにおいてはフローティングゲートが用いられていないため、トランジスタ製造工程を、同一半導体チップ上に形成されるロジックのトランジスタと共通化することができる。以下の説明においては、選択トランジスタＳＴおよびメモリセルトランジスタＭＴが、ともにＮチャネルトランジスタであるとする。
【００３９】
この図１に示すメモリセルＭＣにおいて、データの書込時においては、メモリゲート電極６に１１Ｖ程度の電圧が印加され、不純物領域２ｂに５Ｖ程度の電圧が印加される。コントロールゲート電極４へは、選択トランジスタＳＴのしきい値電圧よりも少し高いレベル（たとえば１Ｖ）の電圧が与えられる。不純物領域２ａには、コントロールゲート電極４の電圧よりも少し低い電圧（０．８Ｖ）が印加される。この状態においては、選択トランジスタＳＴにおいて、ゲート絶縁膜３下部に弱い反転層が形成される。メモリセルトランジスタＭＴは、強いオン状態であリ、不純物領域２ｂから不純物領域２ａに向かって電流が流れる。
【００４０】
チャネル領域において、選択トランジスタＳＴとメモリセルトランジスタＭＴの境界部は高抵抗状態であり、この領域において高電界が発生する。この高電界により、不純物領域２ａから不純物領域２ｂに流れる電子が、ホットエレクトロンとなり、メモリゲート電極６の高電圧に引かれて、電荷蓄積膜５の窒化膜５ｂに注入されて蓄積される。メモリセルトランジスタＭＴにおいては、ソース側から電子が注入されるため、ソースサイド注入方式で電子が注入され、トンネル電流を利用する構成に比べて高効率で、電子を注入することができる。この書込状態は、メモリセルトランジスタＭＴのしきい値電圧が高い状態に対応する。
【００４１】
消去動作時においては、メモリゲート電極６にたとえば−５Ｖの負の高電圧が印加され、不純物領域２ｂに７Ｖ程度の正の高電圧が印加される。消去時においても、選択トランジスタは、コントロールゲート電極４が例えば１Ｖ、不純物領域２ａ（ビット線）が例えば０．８Ｖの電圧レベルに設定される。電流が不純物領域２ｂから不純物領域２ａに向かって流れる。不純物領域２ｂの端部において高電界（ドレイン高電界）が発生し、ホットホールが生成される。メモリゲート電極６の負電圧により、バンド間トンネリング電流がボトム酸化膜５ａを介して電荷蓄積膜５の窒化膜５ｂに流れ、ホットホールが窒化膜５ｂに注入されて蓄積される。これにより、書込時に注入された電子を中和して、消去状態とする。この消去状態は、メモリセルトランジスタＭＴのしきい値電圧が低い状態に対応する。
【００４２】
データ読出時においては、メモリゲート電極６および選択コントロールゲート電極４をそれぞれ例えば１．５Ｖの読出電圧レベルに設定し、不純物領域２ａに１Ｖ程度の読出電圧を供給し、不純物領域２ｂを接地電圧レベルに設定する。不純物領域２ａ（ビット線）から不純物領域２ｂ（ソース線）に流れる電流の大小により、メモリセルＭＣの記憶データを判定する。
【００４３】
このメモリセルトランジスタＭＴは、一例として、消去時においてはそのしきい値電圧は負の値であっても良い。したがって、たとえメモリセルトランジスタＭＴが、しきい値電圧が負となる過消去状態となっても、選択トランジスタＳＴがオフ状態であれば、電流が流れず、他のメモリセルの読出に対して影響は及ぼさない。
【００４４】
なお、メモリセルトランジスタＭＴの消去状態および書込状態のいずれにおいても、メモリセルトランジスタＭＴのしきい値電圧が、正の電圧であっても良い。データ読出時に、書込および消去状態を識別することの電流がビット線（不純物領域２ａ）に流れ、この電流差が読出回路（センスアンプ）により検知することができればよい。
【００４５】
非選択メモリセルの印加電圧については、ディスターバンスの問題と関連して、後に詳細に説明する。
【００４６】
図２は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図２において、不揮発性半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１０を含む。メモリセルアレイ１０においては、メモリセルＭＣの各列に対応してビット線ＢＬおよびソース線ＳＬが配置される。ソース線ＳＬは、所定数のメモリセル列ごとに、相互接続される。メモリセルＭＣの各行に対応して、コントロールゲート線ＣＧおよびメモリゲート線ＭＧが配置される。
【００４７】
メモリセルＭＣは、図１に示す構成を有し、メモリセルトランジスタと、選択トランジスタとを含む。コントロールゲート線ＣＧが、メモリセルＭＣの選択トランジスタのコントロールゲート電極に接続され、メモリゲート線ＭＧが、メモリセルＭＣのメモリセルトランジスタのメモリゲート電極に接続される。ビット線ＢＬおよびソース線ＳＬは、それぞれ、選択トランジスタおよびメモリセルトランジスタに結合される。このビット線ＢＬは、上層のメタル配線で構成され、図１に示す不純物層２ａに電気的に接続される。ソース線ＳＬは、図１に示す不純物領域２ｂにより形成される拡散層配線である。
【００４８】
不揮発性半導体記憶装置は、さらに、コントロールゲート線ＣＧを選択するコントロールゲート線選択駆動回路１２と、メモリゲート線ＭＧを選択するメモリゲート線選択駆動回路１４とを含む。コントロールゲート線選択駆動回路１２は、Ｘアドレス信号ＡＤＸに従って、メモリセルアレイ１０のアドレス指定された行に対応するコントロールゲート線ＣＧを選択状態へ駆動する。このコントロールゲート線選択駆動回路１２へは、コントロールゲート電圧Ｖｃｇが与えられる。このコントロールゲート電圧Ｖｃｇは、コントロールゲート線に伝達される電圧を示し、選択電圧レベルおよび非選択電圧レベルを有する。書込および消去時においては、コントロールゲート電圧Ｖｃｇの選択電圧レベルは、メモリセルの選択トランジスタのしきい値電圧よりも少し高い１Ｖ程度の電圧レベルである。読出時においては、このコントロールゲート電圧Ｖｃｇの選択電圧レベルは、メモリセルの選択トランジスタのしきい値電圧よりも十分高い電源電圧レベルまたは３．５Ｖ程度の電圧レベルに設定される。
【００４９】
メモリゲート線選択駆動回路１４は、Ｘアドレス信号ＡＤＸに従って書込時、アドレス指定された行に対応するメモリゲート線ＭＧを高電圧レベル（たとえば１１Ｖ）に設定し、非選択行のメモリゲート線ＭＧを、たとえば３．５Ｖの電圧レベルに維持する。読出時、メモリゲート線選択駆動回路１４は、メモリゲート電圧Ｖｍｇを、消去状態と書込状態のしきい値電圧の間の電圧レベルに維持する。このメモリゲート電圧Ｖｍｇも、メモリゲート線に伝達される電圧を示し、選択電圧レベルおよび非選択電圧レベルを有する。
【００５０】
なお、図２においては、図面の煩雑化を避けるために、メモリセルアレイ１０に関して対向してメモリゲート線選択駆動回路１４およびコントロールゲート線選択駆動回路１２が配置されるように示す。しかしながら、これらの選択駆動回路１２および１４は、メモリセルアレイ１０の一方側に互いに隣接して配置されても良い。
【００５１】
この不揮発性半導体記憶装置は、さらに、データ書込時、ソース線ＳＬを順次選択状態へ駆動するソース線選択駆動回路１６と、Ｙアドレス信号ＡＤＹに従ってメモリセルアレイ１０のアドレス指定された列を選択する列選択回路１８を含む。ソース線選択駆動回路１６は、ソース線電圧Ｖｓを受け、データ書込時、メモリセルアレイ１０のソース線ＳＬを順次選択状態へ駆動する。これにより、ソース線ＳＬ単位で、データの書込を実行する。ソース線電圧Ｖｓも、ソース線に伝達される電圧であり、書込および消去時には、書込選択電圧レベルおよび書込非選択電圧レベルを有する。読出時には、ソース線電圧Ｖｓは、接地電圧レベルに設定される。
【００５２】
列選択回路１８は、Ｙアドレス信号ＡＤＹに従って、このメモリセルアレイ１０の選択列のビット線ＢＬを、入出力回路２２に結合する。データ書込時、入出力回路２２および列選択回路１８を介してビット線ＢＬ上に伝達された書込データが、データラッチ回路２０によりラッチされる。データラッチ回路２０は、動作電源電圧として、電圧Ｖｄを受ける。データラッチ回路２０の構成は後に詳細に説明するが、データ書込時に、メモリセルアレイ１０のビット線ＢＬに伝達される書込データを、各ビット線ＢＬごとにラッチする。次いで、ソース線選択駆動回路１６によりソース線単位でデータの書込が行なわれるとき、データラッチ回路２０は、ラッチデータに従って対応のビット線ＢＬへ、電圧Ｖｄを伝達する。電圧Ｖｄは、ビット線の電圧であり、書込時には、書込選択電圧および書込阻止電圧の電圧レベルを示す。本実施の形態１においては、メモリセルアレイ１０内において並列して、ビット線ＢＬは、対応の書込データに応じた電圧レベルにデータラッチ回路２０により設定される。
【００５３】
この不揮発性半導体記憶装置は、さらに、外部からのコマンドＣＭＤに従って内部動作を制御する制御回路２４と、この制御回路２４の制御の下に、各種電圧Ｖｍｇ、Ｖｓ、ＶｃｇおよびＶｄを生成する内部電圧発生回路２６とを含む。この内部電圧発生回路２６により、動作モードに応じて、各電圧のレベルが設定される。
【００５４】
図３は、図２に示す不揮発性半導体記憶装置の要部の構成をより具体的に示す図である。図３において、メモリセルアレイ１０においては、メモリセルＭＣが行列状に配列される。このメモリセルＭＣは、選択トランジスタＳＴと、メモリセルトランジスタＭＴとを含む。図３においては、メモリセルトランジスタＭＴの電荷蓄積膜を太い線で示す。
【００５５】
メモリセルＭＣの各行に対応してメモリゲート線ＭＧ０−ＭＧｎおよびコントロールゲート線ＣＧ０−ＣＧｎが設けられる。メモリゲート線ＭＧ０−ＭＧｎは、対応の行のメモリセルトランジスタＭＴのゲート（メモリセルゲート電極６）に接続される。コントロールゲート線ＣＧ０−ＣＧｎは、それぞれ対応の行のメモリセルＭＣの選択トランジスタＳＴのゲート（コントロールゲート電極４）に接続される。
【００５６】
メモリセル列に対応して、ビット線ＢＬ０−ＢＬｍが配設される。隣接列のメモリセルＭＣに共有されるように、ソース線ＳＬ０−ＳＬｋが配設される。ここで、ｋ＝ｍ／２である。ビット線ＢＬ０−ＢＬｍは、それぞれ対応の列のメモリセルの選択トランジスタの第１の導通ノード（不純物領域）に接続される。ソース線ＳＬ０−ＳＬｋは、対応の列のメモリセルＭＣのメモリセルトランジスタＭＴの第２の導通ノード（不純物領域）に接続される。
【００５７】
図３においては、ソース線が隣接列のメモリセルにより共有されるように示す。しかしながら、メモリセル各列に対応してローカルソース線が配設され、所定数のメモリセル列ごとにローカルソース線がコモンソース線に接続されても良い。このソース線配置の場合、コモンソース線単位でデータの書込が行われる。
【００５８】
コントロールゲート線選択駆動回路１２は、コントロールゲート線ＣＧ０−ＣＧｎそれぞれに対応して設けられるコントロールゲート線ドライバＣＤＲ０−ＣＤＲｎを含む。これらのコントロールゲート線ドライバＣＤＲ０−ＣＤＲｎは、コントロールゲート線選択駆動回路１２に含まれる図示しないデコード回路からの行指定信号（デコード信号）に従って対応のコントロールゲート線に選択／非選択電圧を伝達する。コントロールゲート線ドライバＣＤＲ０−ＣＤＲｎは、コントロールゲート線電圧Ｖｃｇを、動作電源電圧として受ける。
【００５９】
メモリゲート線選択駆動回路１４は、メモリゲート線ＭＧ０−ＭＧｎそれぞれに対応して設けられるメモリゲート線ドライバＭＤＲ０−ＭＤＲｎを含む。メモリゲート線選択駆動回路１４も、図示しないデコード回路からの行指定信号（デコード信号）に従って対応のメモリゲート線へ、選択または非選択電圧レベルのメモリゲート線電圧Ｖｍｇを伝達する。
【００６０】
ソース線選択駆動回路１６は、図示しないシフトクロック信号に従ってシフト動作を行なうシフトレジスタ回路ＳＦＲと、ソース線ＳＬ０−ＳＬｋそれぞれに対応して設けられるソース線ドライバＳＤＲ０−ＳＤＲｋを含む。このシフトレジスタ回路ＳＦＲは、データ書込時、図示しないシフトクロック信号に従って、その出力を、順次選択状態へ駆動する。ソース線ドライバＳＤＲ０−ＳＤＲｋは、それぞれシフトレジスタ回路ＳＦＲの対応の出力ノードからの出力信号に従って、対応のソース線ＳＬ０−ＳＬｋを順次選択状態へ駆動する。
【００６１】
列選択回路１８は、ビット線ＢＬ０−ＢＬｍそれぞれに対応して設けられる列選択ゲートＣＧ０−ＣＧｍを含む。これらの列選択ゲートＣＧ０−ＣＧｍは、それぞれ、図示しない列デコーダ（列選択回路１８に含まれる）からの列選択信号Ｙ０−Ｙｍに従って導通し、導通時、対応のビット線ＢＬ（ＢＬ０−ＢＬｍ）を内部データ線ＩＯＬに結合する。この内部データ線ＩＯＬは、図２に示す入出力回路２２に結合される。
【００６２】
データラッチ回路２０は、ビット線ＢＬ０−ＢＬｍそれぞれに対応して設けられるデータラッチＤＬ０−ＤＬｍを含む。これらのデータラッチＤＬ０−ＤＬｍは、データ書込時、対応のビット線に伝達されたデータをラッチする。これらのラッチデータに従って、データラッチＤＬ０−ＤＬｍは、ビット線電圧Ｖｄを動作電源電圧として受け、書込時、対応のビット線に書込電圧または書込阻止電圧を伝達する。
【００６３】
図４は、図３に示すデータラッチＤＬ０−ＤＬｍの構成の一例を示す図である。図４において、データラッチＤＬｉ（I＝０−ｍ）は、インバータ３０と、トライステートインバータ３１とを含む。トライステートインバータ３１は、書込活性化信号ＷＥＮと列選択信号Ｙｉを受けるゲート回路３２の出力信号に従って選択的に活性化される。トライステートインバータ３１は、ゲート回路３２の出力信号がＨレベルのとき非活性状態とされ、出力ハイインピーダンス状態となる。トライステートインバータ３１の活性化時、インバータ３０およびトライステートインバータ３１により、インバータラッチが構成される。
【００６４】
データラッチＤＬｉは、さらに、ラッチ指示信号ＬＡＴに従ってトライステートインバータ３１の出力を対応のビット線ＢＬｉに結合するトランスファーゲート３３を含む。
【００６５】
データ書込時、この書込活性化信号ＷＥＮが活性状態とされ、また、ラッチ指示信号ＬＡＴも活性状態とされる。応じて、トランスファーゲート３３が導通し、インバータ３０の入力が対応のビット線ＢＬｉに接続される。対応のビット線ＢＬｉに列選択ゲート（ＣＳＧｉ）を介して書込データが伝達されるとき、列選択信号Ｙｉは選択状態のＨレベルである。したがって、この状態においては、ゲート回路３２の出力信号がＨレベルとなり、トライステートインバータ３１が出力ハイインピーダンス状態となる。ビット線ＢＬｉへの書込データの伝達が完了すると、列選択信号Ｙｉが非活性状態となり、応じて、トライステートインバータ３１が活性化され、ビット線を介して伝達された書込データをラッチする。
【００６６】
データ書込時に、まず、たとえばページモードに従って、図３に示す列選択信号Ｙ０−Ｙｍが順次選択状態へ駆動され、対応のデータラッチＤＬ０−ＤＬｍに、書込データがラッチされる。
【００６７】
図５は、図３および図４に示す不揮発性半導体記憶装置のデータ書込時の動作を示すフロー図である。以下、図５に示すフロー図を参照して、図３および図４に示す不揮発性半導体記憶装置のデータ書込時の動作について説明する。
【００６８】
まず、この不揮発性半導体記憶装置において、外部からのコマンドによりデータ書込が指定されたかの判定が行なわれる（ステップＳＰ１）。この書込指示は、外部からのコマンドＣＭＤを図２に示す制御回路２４でデコードすることにより判定される。データ書込指示が与えられるまで、書込動作は待ち合わせられる。
【００６９】
データ書込指示が与えられると、先ず、書込アドレスに従って選択メモリセルを含むブロックまたはワード線（コントロールゲート線およびメモリゲート線）が選択される。この選択ブロックまたは選択行のメモリセルの消去が行われる（ステップＳＰ２）。ここで、消去が、ブロック単位の場合、この選択ブロックにおいて各メモリセル行の消去が、順次実行される（ステップＳＰ３）。この消去時に、データラッチ回路２０のデータラッチを用いて、消去ベリファイが実行されても良い。消去完了のメモリセルに対しては、対応のデータラッチを消去完了データをラッチする状態に設定する（消去時に消去阻止電圧がビット線に伝達される）。
【００７０】
消去対象のメモリセルの消去が完了すると、次いで、書込データの転送およびデータラッチ（ＤＬ）での書込データのラッチが行われる（ステップＳＰ４）。この場合、例えばページモードでビット線が順次選択されて書込データの転送および書込データのラッチが行われる。ここでページ書込について一例として説明すると、先頭アドレスと先頭書込データが与えられる。次いで、この先頭アドレスを列選択回路１８においてデコードし、対応の列選択ゲートＣＧ（ＣＧ０−ＣＧｍのいずれか）を導通させ、データの書込を行なう。このとき、図４に示すラッチ指示信号ＬＡＴはＨレベルの活性状態であり、データラッチＤＬ（ＤＬ０−ＤＬｍ）は、すべて対応のビット線上のデータを取込む状態に設定される。列選択信号Ｙｉが選択状態へ駆動されると、対応のビット線データの取込およびラッチが行なわれる。次いで、この先頭アドレスから、図示しないカウント回路がカウント動作を開始し、列選択信号を順次更新して、連続して与えられるデータが順次書込まれてラッチされる。
【００７１】
１行のメモリセル（コントロールゲート線およびメモリゲート線に接続されるメモリセル）に対する書込データの転送およびラッチが完了するまで、この書込データの転送およびラッチが行われる（ステップＳＰ５）。これにより、１行（１ページ）の書込データのラッチが完了する。
【００７２】
全書込データの書込が完了すると、一旦、ラッチ指示信号ＬＡＴが非活性状態とされ、データラッチＤＬと対応のビット線ＢＬとが分離される。この状態で、次いで、書込に必要な電圧を、図２に示す内部電圧発生回路２６により設定する。この状態で、データラッチＤＬと対応のビット線ＢＬとを、再びラッチ指示信号ＬＡＴを活性化して接続する（ステップＳＰ６）。これにより、各ビット線ＢＬ０−ＢＬｍには、書込データが伝達される。この場合、メモリセルが書込まれない場合には、対応のビット線は、１．５Ｖ程度の電圧レベルに設定され、書込を行なうビット線には、電圧０．８Ｖが伝達される。
【００７３】
一例として、データ“０”が、メモリセルトランジスタのしきい値電圧が高い状態、すなわち書込状態に対応し、データ“１”がメモリセルトランジスタのしきい値電圧が低い状態、すなわち、消去状態に対応するとする。データ“１”が伝達されたビット線は、書込を行う必要があり、書込選択電圧の０．８Ｖに設定される。一方、データ“０”が伝達されたビット線は、書込を行う必要がなく、１．５Ｖの書込阻止電圧レベルに設定される。
【００７４】
データ“０”および“１”が、それぞれ、ＬレベルおよびＨレベルに対応するとすると、以下の構成を利用することにより、書込時、書込データに応じてビット線電圧を設定することができる。すなわち、データラッチＤＬにおいてインバータ３０およびトライステートインバータ３１の動作電源電圧Ｖｄとして、ハイ側電圧Ｖｄｈを、１．５Ｖに設定し、ロー側電源電圧Ｖｄｌを、０．８Ｖに設定する。データ“０”が伝達されたビット線に対しては、データラッチによりＬレベルの電圧、すなわちロー側電源電圧Ｖｄｌが伝達され、このビット線は書込選択電圧レベルに設定される。データ“１”が伝達されたビット線については、対応のデータラッチによりＨレベル電圧、すなわちハイ側電源電圧Ｖｄｈが伝達され、このビット線は、書込阻止電圧レベルに設定される。これにより、書込データに応じた電圧レベルに対応のビット線電圧を設定して、選択的に書込を行なうことができる（書込が行なわれないメモリセルは、消去状態、すなわちデータ“１”の記憶状態に維持される）。
【００７５】
また、メモリゲート線選択駆動回路１４に対しては、メモリゲート電圧Ｖｍｇとして、ハイ側電圧（選択電圧レベル）が１１Ｖ、ロー側電圧（非選択電圧レベル）３．５Ｖが動作電源電圧として伝達される。これにより、選択行のメモリゲート線ＭＧは、１１Ｖ、非選択行のメモリゲート線ＭＧは、３．５Ｖにそれぞれ設定される。
【００７６】
コントロールゲート線選択駆動回路１２へは、電圧Ｖｃｇのハイ側電圧（選択電圧レベル）Ｖｃｇｈとして１Ｖ、ロー側電圧（非選択電圧レベル）Ｖｃｇｌとして接地電圧が伝達される。従って、この状態においては、ビット線ＢＬ０−ＢＬｍには、並行して書込データに応じた電圧が伝達されて、データラッチによりラッチされる。
【００７７】
この状態で、図３に示すシフトレジスタ回路ＳＦＲの出力を順次選択状態に駆動する。応じて、、対応のソース線ドライバを介してソース線ＳＬ０−ＳＬｋへ順次、書込電圧（５Ｖ）が伝達される。これにより、ソース線単位で、データの書込が実行される（ステップＳＰ７）。ビット線に書込電圧が伝達されても、非選択状態のソース線は、書込阻止電圧レベルである。従って、ソース線からビット線に対しては電流が流れるのは抑制され、選択行かつ非選択列のメモリセルの書込ディスターバンスが抑制される。
【００７８】
このソース線単位のデータ書込が、すべてのソース線に対して行なわれたかの判定が行なわれる（ステップＳＰ８）。この最終ソース線が選択状態へ駆動されたかの判定は、ソース線ＳＬｋが選択状態へ駆動されたかの判定またはシフトレジスタ回路ＳＦＲにおいて最終出力が選択状態に設定されているかの判定により行われる。
【００７９】
すべてのソース線に対する選択状態への駆動が完了すると、１行のメモリセルのデータの書込が完了する。次いで、全アドレスに対する書込が完了したかの判定が行われる（ステップＳＰ９）。書込が完了していない場合には、同一ブロックの次のメモリセル行に対するデータの書込を行うために、再度、ステップＳＰ４へ戻り、次の行のメモリセルに対するデータの転送およびラッチが行われる。書込ブロックにおいて、データの書込が全アドレスに対して完了するまで、この動作が繰返し実行される。書込ブロックの書込アドレスに対する書込が完了すると、データの書込が完了する。なお、書込／消去が、ブロック単位ではなく、ワード線単位で行われても良い。
【００８０】
すなわち、本実施の形態１においては、ソース線を全て選択状態に設定して、ビット線ごとにデータの書込を行なうのではなく、ソース線単位で、データの書込を行なう。ホットエレクトロンを用いたデータの書込の場合、消費電流が大きく、１行のメモリセルに対して同時に並行して書込を行う場合、消費電流が大きくなる可能性がある。しかしながら、ソース線単位でデータの書込を行なっており、データ書込時の消費電流増大は十分に抑制される。また、ソース線選択駆動回路は、ソース線単位で書込電流を供給するだけでよい。従って、ソース線の負荷が大きい場合においても、安定に書込電圧を高速で選択ソース線に伝達することができる。
【００８１】
ビット線が並行して書込選択状態に駆動される。しかしながら、ビット線は、上層のメタル配線で構成され、その負荷はソース線に比べて小さい。従って、ビット線ＢＬ0−ＢＬｍを並行して書込データに応じて書込選択電圧レベルに駆動しても、安定にビット線書込電圧を供給することができる。また、非選択状態のソース線に対応して配置されるビット線は、単に書込データに応じて書込選択電圧または書込阻止電圧レベルにプリチャージされることが要求されるだけである。従って、ビット線に並行に書込データを伝達しても、その消費電流の増大は充分に抑制される。
【００８２】
図６は、この図３に示す不揮発性半導体記憶装置のデータ書込時のビット線、ソース線およびラッチ指示信号の信号波形を示す図である。書込時において、選択行のコントロールゲート線ＣＧおよびメモリゲート線ＭＧは、選択電圧レベルに維持される。
【００８３】
時刻ｔ０以前の書込開始前においては、ビット線ＢＬ０−ＢＬｍが、書込阻止電圧レベルにプリチャージされる状態を示す。書込開始前においては、各ビット線は、接地電圧レベルにプリチャージされてもよく、また、書込選択電圧レベルにプリチャージされてもよい。
【００８４】
時刻ｔ０において、データの書込が開始される（図５のステップＳＰ６、ＳＰ７）。これにより、データラッチＤＬと対応のビット線ＢＬとが接続され、各ビット線には書込データが伝達される。ここで、図６においては、説明を簡略化するために、ビット線ＢＬ０−ＢＬｍ全てに、書込を行なうデータが伝達された場合を一例として示す。書込データに応じて、ビット線ＢＬ０−ＢＬｍ各々の電圧レベルは０．８Ｖおよび１．５Ｖのいずれかに設定される。
【００８５】
時刻ｔ１において、ビット線の電圧レベルが、書込データに応じて設定されると、次いで、時刻ｔ２から、ソース線ＳＬ０−ＳＬｋが、順次、所定期間活性状態に維持される。これにより、各ソース線において、ソース線ＳＬとビット線ＢＬとの間の電圧に従って電流が流れ、ホットエレクトロンによる電荷蓄積膜への電子の注入が実行される。
【００８６】
時刻ｔ３において、最終のソース線ＳＬｋに接続されるメモリセルへのデータの書込が完了する。この書込完了後、時刻ｔ４においてラッチ指示信号ＬＡＴを非活性状態に駆動する。この場合、例えば、ビット線ＢＬ０−ＢＬｍは、図示しないプリチャージ回路により所定電圧レベルにプリチャージされる。図６においては、書込完了後のビット線プリチャージ電圧が、書込阻止電圧レベルの場合を一例として示す。しかしながら、このビット線プリチャージ電圧は、接地電圧レベルであっても良く、また、書込選択電圧レベルであってもよい（ビット線プリチャージ回路により所望のプリチャージ電圧レベルに設定する）。これにより、１行のメモリセルに対する書込が完了する。
【００８７】
書込時においても、このデータラッチ回路にラッチされた書込データとメモリセルのデータとを比較し、書込が正確に行なわれたかのベリファイ動作が行なわれる。このベリファイ結果に従って、書込が完了したメモリセルに対するラッチデータは、書込阻止電圧に対応するデータに設定される。
【００８８】
図７は、データ書込時における各メモリセルに対する印加電圧を示す図である。図７においては、２行４列に配列されるメモリセルＭＣ００−ＭＣ０３およびＭＣ１０−ＭＣ１３を代表的に示す。選択行のメモリゲート線ＭＧ０は１１Ｖの選択状態に設定され、非選択行のメモリゲート線ＭＧ１は、３．５Ｖの非選択状態に設定される。選択行のコントロールゲート線ＣＧ０が、１Ｖの選択状態に設定され、非選択行のコントロールゲート線ＣＧ１は０Ｖの非選択状態に設定される。ソース線ＳＬ０が書込選択状態の５Ｖに設定され、ソース線ＳＬ１は、非選択状態の１．５Ｖに設定される。ビット線ＢＬ０−ＢＬ３は、それぞれデータ書込を行なうため、０．８Ｖの書込選択状態に設定される。
【００８９】
この条件下においては、メモリセルＭＣ００およびＭＣ０１において、ソース線ＳＬ０に接続される不純物領域２ｂからビット線ＢＬ０に接続される不純物領域２ａに電流が流れる。コントロールゲート線ＣＧ０が１Ｖであり、選択トランジスタＳＴのチャネル領域において弱い反転層が形成され、メモリセルトランジスタＭＴの電荷蓄積膜へホットエレクトロンの注入が行なわれる。メモリセルＭＣ０１についても同様である。
【００９０】
メモリセルＭＣ００およびＭＣ０１が、消去状態に維持すべきメモリセルであるとする。この場合、ビット線ＢＬ０およびＢＬ１は、書込阻止電圧レベルに設定される。このディスターバンスを、いま、Ａモードと称す。このＡモードディスターバンスにおいては、ソース線ＳＬとビット線ＢＬとの電圧差が大きく、リーク電流が流れ、ホットエレクトロンによる弱い書込が行なわれる可能性がある。しかしながら、対応のソース線ＳＬ０が、選択状態に維持される期間は、短く、単に対応の列のメモリセルに書込が行われる期間である。１行のメモリセルに対して順次書込が行われる際に、全ソース線を選択状態に維持して、ビット線に順次書込データを転送する構成の場合に比べて、Ａモードディスターバンスを受ける期間を大幅に短縮することができ、書込データの信頼性およびデータ保持特性の劣化を抑制することができる。
【００９１】
メモリセルＭＣ０２およびＭＣ０３においては、ソース線ＳＬ１は、１．５Ｖであり、選択トランジスタＳＴを介してビット線ＢＬ２およびＢＬ３それぞれへ、ソース線ＳＬ１から電流が流れる。このディスターバンスモードを、いま、Ｉモードと称す。このＩモードディスターバンスにおいては、メモリセルＭＣ０２およびＭＣ０３は、選択トランジスタＳＴが弱いオン状態であり、流れる電流量は小さい。従って、ホットエレクトロンの発生による弱い書込が生じても、これらのメモリセルＭＣ０２およびＭＣ０３は、書込対象のメモリセルである。従って誤書込の問題は生じない。
【００９２】
メモリセルＭＣ０２およびＭＣ０３が、非書込対象のメモリセルの場合、ビット線ＢＬ２およびＢＬ３には、書込阻止電圧が伝達される。この書込阻止電圧は、非選択状態のソース線の電圧と同一電圧レベルである。従って、ソース線の非選択状態においては、メモリセルを介して電流は流れない。ソース線ＳＬ１の選択時においても、選択トランジスタＳＴのコントロールゲートとビット線とが逆バイアス状態であり、選択トランジスタＳＴは、オフ状態である。従って、消去状態に維持すべきメモリセルの誤書込は回避される。
【００９３】
メモリセルＭＣ１０およびＭＣ１１は、ビット線ＢＬ０およびＢＬ１に接続される不純物領域２ａが選択状態の０．８Ｖであり、ソース線ＳＬ０に接続される不純物領域２ａが、５Ｖである。この非選択のメモリセルＭＣ１０およびＭＣ１１のディスターバンスを、Ｇモードと称す。このＧモードのディスターバンスにおいては、選択トランジスタＳＴは、コントロールゲートとソースとが逆バイアス状態であり、深いオフ状態である。従って、メモリセルＭＣ１０およびＭＣ１１において、ソース線ＳＬ０からビット線ＢＬ０およびＢＬ１へ流れる電流は、ほぼ無視することのできる電流量である。また、メモリセルゲート線ＭＧ１が３．５Ｖであり、不純物領域２ｂから電荷蓄積膜へのトンネル電流による誤書込のディスターバンスが生じる可能性は、ほぼ無視することができる。
【００９４】
メモリセルＭＣ１２およびＭＣ１３においては、ビット線ＢＬ２およびＢＬ３に接続される不純物領域２ａが０．８Ｖであり、ソース線ＳＬ１に接続される不純物領域２ｂは、１．５Ｖである。コントロールゲート線ＣＧ１が０Ｖであり、選択トランジスタは深いオフ状態である。この状態のディスターバンスを、Ｄモードと称す。このＤモードディスターバンスにおいても、メモリセルゲートと不純物領域２ｂの間でのトンネル電流による電荷蓄積膜への電子注入が生じる可能性があるものの、この可能性は十分に小さく、ほぼ無視することができる。
【００９５】
以上のように、この発明の実施の形態１に従えば、以下の効果を得ることができる。最もディスターバンスの影響の大きなＡモードのディスターバンスを十分に抑制することができ、保持データの信頼性を保証することができる。また、ソース線単位でデータの書込を行なっており、全ソース線を選択状態に維持した状態でビット線単位でデータの書込を行なっていない。従って、ソース線選択駆動回路は、１本のソース線を駆動することが要求されるだけである。従って、記憶容量が増大して１行のメモリセルの数が増大しても、ソース線選択駆動回路が要求される電流駆動力は、増大せず、その回路の占有面積の増大を抑制することができる。また、安定にソース線に書込電圧を高速で伝達することができ、高速かつ安定にデータの書込を行うことができる。
【００９６】
また、非選択メモリセルがディスターバンスを受ける時間を短縮することができ、書込時のディスターバンスによる誤書込を防止することができる。また、ソース線には複数列のメモリセルが接続されるため、複数列のメモリセルに対し並行してデータの書込を行なうことができ、書込に要する時間を、ビット線毎にデータを書込む構成に比べて、短縮することができる。
【００９７】
［実施の形態２］
図８は、この発明の実施の形態２に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。この発明の実施の形態２における不揮発性半導体記憶装置の全体の構成は、先の図２に示す不揮発性半導体記憶装置の構成と同様である。また、図８においても、選択行のメモリセルに対しては、全て書込状態に設定する動作が、一例として示される。
【００９８】
この実施の形態２においては、図８に示すように、ソース線ＳＬ０−ＳＬｋは、実施の形態１と同様、順次選択状態に駆動される。実施の形態２においては、書込時に、各選択状態とされるソース線に対応して設けられるビット線を、順次選択状態へ書込データに応じて駆動する。ビット線は、非選択時、書込阻止電圧レベルに維持される。したがって、ソース線ＳＬ０が選択状態に設定された場合、対応して配置されるビット線ＢＬ０およびＢＬ１が順次選択状態へ駆動される。同様、ソース線ＳＬ１が選択状態へ駆動された場合、対応のビット線ＢＬ２およびＢＬ３が、順次書込データに応じて選択状態に駆動される。したがって、ソース線単位で、ソース線が順次選択状態へ駆動されても、各ビット線に書込データに応じて書込電圧を伝達しており、書込は、ビット線単位である。したがって、書込時、ホットエレクトロン注入時においても、消費電流を低減でき、安定にソース線ＳＬに書込電圧および書込電流を伝達することができる。
【００９９】
また、２列のメモリセルに並行して書込電流を供給する必要がなく、１列のメモリセルに対して書込電流を供給するだけである。従って、選択メモリセルに対して、大きな電流を供給することができる。従って、ソース高電界によるホットエレクトロンの発生効率を高くすることができ、書込に要する時間を短縮することができる。この実施の形態２におけるソース線の選択期間は、選択メモリセルの書込に要する時間に応じて適切に定められる。実施の形態１および２において、ソース線が選択状態に維持される期間が同じであることは、特に要求されない。
【０１００】
図９は、この発明の実施の形態２に従う不揮発性半導体記憶装置のデータ書込時のメモリセルへの印加電圧を示す図である。図９においても、２行４列に配列されるメモリセルを代表的に示す。図９において、選択行のメモリゲート線ＭＧ０が１１Ｖに設定され、非選択行のメモリゲート線ＭＧ１が、３．５Ｖに設定される。選択行のコントロールゲート線ＣＧ０が１Ｖに設定され、非選択行のコントロールゲート線ＣＧ１が０Ｖに設定される。選択列のビット線ＢＬ０が書込選択状態の０．８Ｖに設定され、非選択列のビット線ＢＬ１−ＢＬ３が、非選択状態の１．５Ｖに設定される。選択ソース線ＳＬ０が、５Ｖに設定され、非選択ソース線ＳＬ１が１．５Ｖに設定される。
【０１０１】
この条件下においては、メモリセルＭＣ００に対して、データの書込が実行される。メモリセルＭＣ０１は、メモリセルトランジスタＭＴのメモリゲートおよび不純物領域２ｂが選択状態とされ、また、選択トランジスタＳＴは、コントロールゲートが選択状態の電圧レベルであり、不純物領域２ａが非選択状態である。したがって、メモリセルＭＣ０１においてディスターバンスとして、Ａモードのディスターバンスが生じる。しかしながら、メモリセルＭＣ０１が、Ａモードのディスターバンスを受ける期間は、対応のソース線ＳＬ０が選択状態に維持される期間よりも充分に短い。従って、メモリセルＭＣ０１のＡモードのディスターバンスを受ける時間を十分に短くすることができ、その影響は充分に抑制することができる。
【０１０２】
メモリセルＭＣ０２およびＭＣ０３は、ビット線およびソース線が同一電圧レベルであり、チャネル電流は流れない。従って、ディスターバンスは十分に抑制することができる。選択行において、ディスターバンスモードとして、Ａモードを受けるメモリセルＭＣ０１が存在するものの、その数は、全ソース線を並行して選択状態に駆動する場合に比べて低減することができ、また、個々のメモリセルがＡモードのディスターバンスを受ける時間を短縮することができる。
【０１０３】
なお、メモリセルＭＣ１０は、Ｇモードのディスターバンスを受けるものの、ビット線ＢＬ０に書込電圧が伝達される時間は、上述のように短くすることができ、その影響は、充分に抑制することができる。
【０１０４】
メモリセルＭＣ１１は、Ｆモードのディスターバンスを受ける。このＦモードのディスターバンスでは、選択トランジスタＳＴのコントロールゲートおよびソース（ビット線）が逆バイアス状態であり、充分に深いオフ状態となり、ソース線ＳＬ０からビット線ＢＬ０へのリーク電流は十分に抑制することができる。また、メモリセルトランジスタＭＴのメモリゲートの電圧は低い電圧レベルであり、ホットエレクトロン／ホットホールの影響は十分小さくすることができる。
【０１０５】
メモリセルＭＣ１２およびＭＣ１３は、ビット線およびソース線の電圧レベルが同一電圧レベルである。したがって、リーク電流は流れず、ディスターバンスは充分に抑制することができる。
【０１０６】
図１０は、この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図１０に示す構成においては、ビット線ＢＬ０−ＢＬｍに対して設けられるデータラッチＤＬ０−ＤＬｍは、ビット線シフト回路４０の出力信号Ｚ０−Ｚｍに従ってデータラッチ／転送動作が制御される。このビット線シフト回路４０は、シフトクロック信号ＳＣＬＫを分周する分周回路４２の出力する分周クロック信号ＤＣＬＫに従ってシフト動作を行ない、その出力信号Ｚ０−Ｚｍを順次選択状態へ駆動する。
【０１０７】
シフトクロック信号ＣＬＫは、図２に示す制御回路２４から、データ書込時生成され、シフトレジスタ回路ＳＦＲが、このシフトクロック信号ＳＣＬＫに従ってシフト動作を行なう。ソース線選択駆動回路１６の構成は、図３に示すソース線選択駆動回路１６の構成と同じであり、対応する部分には、同一参照符号を付し、その詳細説明は省略する。ただし、ソース線が選択状態に維持される期間が、実施の形態１および２の間で異なる場合には、シフトクロック信号ＳＣＬＫの周期を変更する。
【０１０８】
図１１は、図１０に示すデータラッチＤＬ０−ＤＬｍの構成の一例を示す図である。図１１においては、ビット線ＢＬｉに対して設けられるデータラッチＤＬｉの構成を代表的に示す。この図１１に示すデータラッチＤＬｉの構成は、図４に示すデータラッチＤＬｉと以下の点で、その構成が異なる。すなわち、ビット線ＢＬｉとの接続を制御するトランスファーゲート３３へは、ゲート回路３２の出力信号とビット線シフト回路４０からの出力信号Ｚｉを受けるＯＲ回路３４の出力信号が、ラッチ指示信号ＬＡＴに代えて与えられる。この図１１に示すデータラッチＤＬｉの他の構成は、図４に示すデータラッチの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０９】
この図１１に示すデータラッチＤＬｉの場合、ビット線ＢＬｉに伝達された書込データは、列選択信号Ｙｉに従ってインバータ３０およびトライステートインバータ３１によりラッチされる。ラッチ動作は、実施の形態１と同様である。
【０１１０】
データ書込時、列選択信号Ｙｉは非選択状態であり、ゲート回路３２の出力信号はＬレベルである。応じて、トライステートインバ−タ３１がインバータとして動作し、書込データをラッチした状態を維持する。ビット線シフト回路４０（図１０参照）からの出力信号Ｚｉに従って、トランスファーゲート３３が順次導通状態へ駆動される。ビット線シフト回路４０へ与えられる分周クロック信号ＤＣＬＫは、分周回路４２により、一例としてシフトクロック信号ＳＣＬＫを２分周しており、その周期は、シフトクロック信号ＳＣＬＫの１／２倍である。したがって、ビット線シフト回路４０のシフトサイクルは、シフトレジスタ回路ＳＦＲのシフトサイクルの１／２倍となり、ソース線ＳＬの選択時、対応のビット線を順次選択状態へ駆動することができる。
【０１１１】
このＯＲ回路３４の出力信号に従って、図示しないビット線プリチャージ回路を介して対応のビット線を書込阻止電圧レベルに駆動することにより、書込完了後のビット線を書込阻止電圧レベルに維持することができる。このビット線プリチャージ回路は、一例として、ＯＲ回路３４の出力信号をゲートに受けるＰチャネルＭＯＳトランジスタを利用することにより構成することができる。トランスファーゲート３３の非導通時、このプリチャージＭＯＳトランジスタにより、対応のビット線を書込阻止電圧レベルにプリチャージする。
【０１１２】
以上のように、本実施の形態２においては、ソース線単位でソース線を選択状態に駆動する構成において、さらに、各ビット線単位で、データの書込を行なっている。従って、書込時の消費電流を低減することができる。また、ソース線を駆動する回路の書込時の消費電流を低減でき、応じて回路規模を低減することができる。また、安定に書込ソース線電流を供給することができ、安定にデータの書込を行うことができる。
【０１１３】
［変更例］
図１２は、この発明の実施の形態２に従う不揮発性半導体記憶装置の変更例の要部の構成を概略的に示す図である。図１２においては、列選択およびデータ書込／読出に関連する部分の構成を示す。メモリゲート線選択駆動回路およびコントロールゲート線選択駆動回路は、図面を簡略化するために示していない。この実施の形態３においても、不揮発性半導体記憶装置の全体の構成は、図２に示す不揮発性半導体記憶装置の全体の構成と同様である。
【０１１４】
図１２において、不揮発性半導体記憶装置は、入出力回路２２からの書込データを順次格納する書込データレジスタ５０を含む。この書込データレジスタ５０は、書込活性化信号ＷＥＮの活性化時、ゲート回路５１から与えられるクロック信号に従って順次書込データを取込みラッチし、順次、ラッチデータを内部データ線ＩＯＬ上に出力する。
【０１１５】
ゲート回路５１は、分周クロック信号ＤＣＬＫと書込クロック信号ＷＣＬＫを受けるＯＲ回路で構成され、クロック信号ＤＣＬＫまたはＷＣＬＫに従って書込シフトクロック信号を生成して、書込データレジスタ５０へ与える。
【０１１６】
この不揮発性半導体記憶装置は、図２に示す列選択駆動回路１８として、列デコーダ５２と、シフトレジスタ５４と、ゲート回路５６と、Ｙゲート回路５７とを含む。列デコーダ５２は、書込活性化信号ＷＥＮの非活性化時、与えられた列アドレス信号（図示せず）をデコードし、列選択信号を生成する。シフトレジスタ５４は、書込活性化信号ＷＥＮの活性化時、分周回路５８からの分周クロック信号ＤＣＬＫに従ってシフト動作を行なう。分周回路５８は、シフトクロック信号ＳＣＬＫを２分周して、分周クロック信号ＤＣＬＫを生成する。
【０１１７】
ゲート回路５６は、ＯＲ回路で構成され、シフトレジスタ５４および列デコーダ５２の出力信号の論理和を取った信号を出力する。このゲート回路５６は、列デコーダ５２の各出力信号とシフトレジスタ５４との論理和を取って、Ｙゲート回路５７に含まれる列選択ゲートそれぞれに対する列選択信号Ｙ０−Ｙｍを生成する。
【０１１８】
Ｙゲート回路５７においては、メモリセルアレイ１０に含まれるビット線それぞれに対して列選択ゲート（ＣＳＧ０−ＣＳＧｍ）が設けられる。これらの列選択ゲート（ＣＳＧ０−ＣＳＧｍ）が、ＯＲ回路５６から列選択ゲートそれぞれへ与えられる列選択信号に従って選択的に導通して、内部データ線ＩＯＬを選択列のビット線に結合する。
【０１１９】
ソース線選択駆動回路１６は、実施の形態１または２の構成と同じであり、データ書込時、シフトクロック信号ＳＣＬＫに従ってシフト動作を行なってソース線（図示せず）を選択状態へ駆動する。
【０１２０】
内部データ線ＩＯＬには、データ読出時、読出データをラッチする読出データレジスタ６０が、さらに、設けられる。読出データレジスタ６０の出力ラッチデータが、データ読出時、入出力回路２２を介して外部読出データとして出力される。この読出データレジスタ６０のラッチデータが、書込ベリファイ動作時、書込データレジスタ５０に格納されるデータとの一致／不一致を比較するために用いられてもよい。
【０１２１】
この図１２に示す不揮発性半導体記憶装置においては、データ書込時、書込データレジスタ５０が、入出力回路２２から与えられる書込データを、ゲート回路５１からのクロック信号（書込クロック信号ＷＣＬＫ）に従って順次取込みラッチする。この書込データレジスタ５０は、たとえばファーストイン・ファーストアウトで構成されればよい。
【０１２２】
データ書込時、シフトクロック信号ＳＣＬＫに従ってソース線選択駆動回路１６がソース線ＳＬ０−ＳＬｋを順次選択状態へ駆動する。このとき、分周クロック信号ＤＣＬＫに従って、シフトレジスタ５４がシフト動作を行ない、Ｙゲート回路５７の列選択ゲート（ＣＳＧ０−ＣＳＧｍ）が順次導通状態となり、ビット線ＢＬ０−ＢＬｍが、順次、内部データ線ＩＯＬに電気的に接続される。このとき、ゲート回路５１が、また分周クロック信号ＤＣＬＫに従ってシフトクロック信号を生成する。書込データレジスタ５０に格納されるデータが、順次、このゲート回路５１の出力するクロック信号に従って内部データ線ＩＯＬ上に伝達される。したがって、書込データレジスタ５０に格納されたデータが順次、Ｙゲート回路５７を介してビット線ＢＬ０−ＢＬｍ上に伝達される。
【０１２３】
分周回路５８は、シフトクロック信号ＳＣＬＫを２分周しており、この分周クロック信号ＤＣＬＫの周期は、シフトクロック信号ＳＣＬＫの２倍である。したがって、この図１２に示す構成においても、ソース線ＳＬ０−ＳＬｋを順次選択状態へ駆動する場合、選択状態のソース線に対応するビット線を順次選択状態へ駆動することができる。この場合、ページモード動作用に設けられる書込データレジスタ５０を利用して、順次データの書込を行なっている。従って、メモリセルアレイ１０内において、データ書込用のデータレジスタを各ビット線毎に設ける必要がなく、メモリセルアレイのレイアウト面積が低減される。
【０１２４】
この変更例におけるデータ書込時の動作波形は、図８に示すタイミング図と同じである。ソース線の選択サイクルが、シフトクロック信号ＳＣＬＫに従って設定される。Ｙゲートの選択期間、すなわちビット線の選択期間が、分周クロック信号ＤＣＬＫにより設定される。
【０１２５】
なお、データ読出時においては、列デコーダ５２がデコード動作を行ない、Ｙゲート回路５７が選択列のビット線を内部データ線ＩＯＬに選択的に結合し、読出データレジスタ６０に読出データがラッチされる。
【０１２６】
以上のように、この発明の実施の形態２に従えば、ソース線を順次選択状態へ駆動するとともに、選択状態のソース線に対応するビット線を順次選択状態へ駆動している。したがって、データの書込は、ビット線単位で行なわれており、データ書込時のホットエレクトロン注入による消費電流を低減することができ、高速かつ安定にデータの書込を行なうことができる。また、内部電圧（書込電圧）を発生する回路において、ソース線単位でソース線を選択状態に駆動しており、ソース線電圧を発生する部分の消費電流が低減され、内部電圧発生回路の規模を低減することができる。
【０１２７】
［実施の形態３］
図１３は、この発明の実施の形態３に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。図１３においても、選択行のメモリセルに対して書込が行われる場合の動作を一例として示す。選択ビット線の書込時の電圧は、書込データに応じて設定される。
【０１２８】
実施の形態３においては、図１３に示すように、ソース線ＳＬ０−ＳＬｋが順次活性化されるとき、対応のビット線を書込データに応じて並行して選択状態（書込状態）へ駆動する。すなわち、ソース線ＳＬ０が選択状態へ駆動されるとき、対応のビット線ＢＬ０およびＢＬ１に、並行して書込データが伝達され、書込データに応じて選択的なデータ書込が実行される。以下、同様にして、ソース線ＳＬ１の選択状態へ駆動されるとき、対応のビット線ＢＬ２およびＢＬ３に並行して書込データが伝達されてデータ書込が実行される。以後、同様の動作が繰返される。１ページの最後において、ソース線ＳＬｋの選択時には、ビット線ＢＬｍ−１およびＢＬｍに並行して書込データが伝達されて、書込データに応じたデータ書込が実行される。
【０１２９】
図１４は、この発明の実施の形態３におけるデータ書込時のメモリセルへの印加電圧の一例を示す図である。図１４においては、コントロールゲート線ＣＧ０およびメモリゲート線ＭＧ０がそれぞれ１Ｖおよび１１Ｖの選択状態へ駆動され、コントロールゲート線ＣＧ１およびメモリゲート線ＭＧ１は、それぞれ０Ｖおよび３．５Ｖの非選択状態に維持される。ソース線ＳＬ０が選択状態（５Ｖ）に設定され、ソース線ＳＬ１が非選択状態（１．５Ｖ）である。
【０１３０】
この状態において、ビット線ＢＬ０およびＢＬ１に、データ書込時、書込電圧（０．８Ｖ）を伝達する。一方、非選択状態のソース線ＳＬ１に対応するビット線ＢＬ２およびＢＬ３へは、１．５Ｖの書込阻止電圧が伝達される。したがって、選択行上の非選択列のメモリセルＭＣ０２およびＭＣ０３においては、ソース線およびビット線が同一電位であるため、電流が流れず、先のＩモードのディスターバンスが生じるのは防止される。せいぜい、これらのメモリセルのメモリトランジスタＭＴにおいて、メモリセルゲートと不純物領域（ドレイン領域）２ｂの間の高電界により、トンネル電流が流れる可能性があるだけである。しかしながら、このトンネル電流を誘起するディスターバンスは、先のホットエレクトロンを生じるＡモードのディスターバンスの影響に比べて極めて小さく、ほぼ無視することができる。
【０１３１】
メモリセルＭＣ１２およびＭＣ１３においては、選択トランジスタＳＴが、コントロールゲートおよびソースが逆バイアス状態で深いオフ状態にあり、また、ソース線ＳＬ１およびビット線ＢＬ２およびＢＬ３は、同一電位であり、リーク電流は流れない。また、メモリセルトランジスタＭＴにおいても、メモリゲートとドレイン（不純物領域２ｂ）との間の電圧差は小さく、電荷蓄積膜の電荷リークは生じない。従って、これらのメモリセルＭＣ１２およびＭＣ１３においては、ディスターバンスは何ら生じない。
【０１３２】
非選択行選択列のメモリセルＭＣ１０およびＭＣ１１においては、Ｇモードのディスターバンスが発生する。しかしながら、このＧモードディスターバンスが生じる期間は、対応のソース線ＳＬ０が選択状態に維持される期間だけであり、充分に短い期間である。従って、非選択行のメモリセルが、Ｇモードのディスターバンスを受ける時間を十分に短縮することができ、その影響はほぼ抑制することができる。
【０１３３】
図１５は、この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図１５に示す配置において、ソース線選択駆動回路１６の構成は先の実施の形態１および２と同様であり、対応する部分については、同一参照符号を付して、その詳細説明は省略する。
【０１３４】
一方、データラッチＤＬ０−ＤＬｍに対しては、制御回路２４から与えられるシフトクロック信号ＳＣＬＫに従ってシフト動作を行なうビット線シフト回路７０が設けられる。このビット線シフト回路７０は、２つの出力（たとえばＺ０，Ｚ１）が短絡され、選択ソース線に対応するビット線に対するデータラッチを同時に導通状態に設定する。データラッチＤＬ０−ＤＬｍの構成は、先の図１１に示す構成と同じである。これにより、ソース線選択時、対応のビット線の対に対して、書込データを伝達することができる。
【０１３５】
この実施の形態３においても、ソース線単位で、２つのビット線に対するデータの書込を行なっているだけである。したがって、２ビットのメモリセルに対するデータの書込が行なわれるだけであり、書込時の消費電流は、抑制される（ソース線を駆動する回路の駆動能力は小さくすることができる）。
【０１３６】
なお、ビット線プリチャージ回路の構成としては、先の実施の形態２において説明した構成と同様の構成を利用することができる。図１１に示すＯＲ回路３４の出力信号によりビット線プリチャージ回路（例えば、ＰチャネルＭＯＳトランジスタ）を選択的に活性化することにより、選択ソース線に対応するビット線に書込データに応じた電圧を伝達し、書込完了後のビット線を書込阻止電圧レベルに維持することができる。
【０１３７】
以上のように、この発明の実施の形態３に従えば、データ書込時ソース線単位でソース線を選択状態とし、選択ソース線に対応して設けられるビット線に対して並行して書込データを伝達してデータの書込を行なっている。したがって、選択行においてＡモードまたはＩモードなどのディスターバンスを受けるメモリセルを無くすことができ、安定なデータの書込を実現することができ、また、データ保持特性の劣化を抑制することができる。また、実施の形態１および２と同様に、ソース線選択駆動回路のレイアウト面積を増大させることなく、ソース線に対して高速で安定に書込電圧を供給することができる。
【０１３８】
なお、上述の実施の形態１から３においては、１本のソース線に対して２列のメモリセル（２本のビット線）が共通に配置される。しかしながら、１本のソース線に対してさらに多くの列のメモリセルが共通に結合されても良い。各列にローカルソース線を設け、所定数のローカルソース線がコモンソース線に結合され、コモンソース線単位で選択状態に駆動する。この場合においても、１行のメモリセル列全てよりも少ない数の列のメモリセルが共通のソース線に結合される場合、実施の形態１から３と同様の効果を得ることができる。
【０１３９】
また、メモリセル構造としては、電荷蓄積膜としてＯＮＯ膜を利用するメモリセルの他に、フローティングゲートに電荷を蓄積してデータを記憶するメモリセル構造に対しても、本発明を適用することができる。また、選択トランジスタが設けられないメモリセル構造であっても、本発明は適用することができる。
【０１４０】
また、書込時の印加電圧レベルは、上述の実施の形態１から３に示す値と異なる電圧値が用いられても良い。素子の特性に応じて、書込時の各電圧のレベルが適宜定められればよい。
【産業上の利用可能性】
【０１４１】
この発明は、絶縁膜の電荷を蓄積する不揮発性半導体記憶装置に対して適用することにより、データ書込時のディスターバンスの少ない、低消費電流で安定に書込を行なうことのできる不揮発性半導体記憶装置を実現することができる。この不揮発性半導体記憶装置は、他のロジックなどと同一半導体チップ上に集積化され、システムＬＳＩを構成してもよく、また、不揮発性半導体記憶装置単体で用いられてもよい。
【図面の簡単な説明】
【０１４２】
【図１】この発明が適用される不揮発性半導体記憶装置のメモリセルの断面構造を概略的に示す図である。
【図２】この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図３】図２に示す不揮発性半導体記憶装置の要部の構成を具体的に示す図である。
【図４】図３に示すデータラッチの構成の一例を示す図である。
【図５】この発明の実施の形態１に従う不揮発性半導体記憶装置のデータ書込時の動作を示すフロー図である。
【図６】この発明の実施の形態１に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。
【図７】この発明の実施の形態１におけるデータ書込時のメモリセルへの印加電圧を示す図である。
【図８】この発明の実施の形態２に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。
【図９】この発明の実施の形態２におけるデータ書込時のメモリセルへの印加電圧を示す図である。
【図１０】この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図１１】図１０に示すデータラッチの構成の一例を示す図である。
【図１２】この発明の実施の形態２に従う不揮発性半導体記憶装置の変更例の構成を概略的に示す図である。
【図１３】この発明の実施の形態３に従う不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。
【図１４】この発明の実施の形態３に従う不揮発性半導体記憶装置のデータ書込時のメモリセルへの印加電圧を示す図である。
【図１５】この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【符号の説明】
【０１４３】
ＭＣ  メモリセル、ＭＴ  メモリセルトランジスタ、ＳＴ  選択トランジスタ、２ａ，２ｂ  不純物領域、４  コントロールゲート電極、６  メモリセルゲート電極、５  電荷蓄積膜、１０  メモリセルアレイ、１２  コントロールゲート線選択駆動回路、１４  メモリゲート線選択駆動回路、１６  ソース線選択駆動回路、１８  列選択回路、ＤＬ０−ＤＬｍ  データラッチ、ＳＦＲ  シフトレジスタ回路、４０，７０  ビット線シフト回路、４２，５８  分周回路、５０  書込データレジスタ、５７  Ｙゲート回路、５４  シフトレジスタ、５２  列デコーダ。
【図１】
2008226332.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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