(57)【要約】【課題】専用領域及び共有領域のサイズを製造後においても変更可能とし、汎用性を高めた半導体記憶装置を提供する。【解決手段】アクセス制御部５１は、デフォルト状態として第１のメモリグループ５８に接続された第１及び第２のセレクタ４１及び４２を第１のポート１１側に接続し、第２のメモリグループ５９に接続された第３及び第４のセレクタ４３及び４４を第２のポート１２側に接続させている。第１の外部処理装置２が第１のメモリグループ５８の共有領域５２にデータを書き込む期間には、第１〜第４のセレクタ４１〜４４が全て第１のポート１１側に切り替えられ、第２の外部処理装置３が第２のメモリグループ５９の共有領域５５にデータを書き込む期間には、第１〜第４のセレクタ４１〜４４が全て第２のポート１２側に切り替えられる。【選択図】図２
2008052370.tif 000002
【特許請求の範囲】
【請求項１】
複数の入出力ポートと、
複数のメモリグループに割り振られた複数のメモリセルアレイと、
前記メモリセルアレイを、それぞれ、前記入出力ポートのいずれかによりアクセス可能に切り替えるセレクタと、
前記メモリグループ間で共通のアドレスをもつ共有領域を設定すると共に、前記メモリセルアレイのそれぞれを前記入出力ポートのいずれかに対応させる領域設定部と、
前記領域設定部の対応に基づいて前記メモリセルアレイが対応する前記入出力ポートを通じてアクセス可能となるように前記セレクタを設定し、一の前記入出力ポートを通じて前記共有領域にデータが書き込まれる期間には前記一の入出力ポートを通じて前記共有領域を有する全ての前記メモリセルアレイにアクセス可能となるように前記セレクタを切り替えるアクセス制御部と、を備える、
半導体記憶装置。
【請求項２】
前記領域設定部に設定された前記共通領域は書き換え可能である、
請求項１の半導体記憶装置。
【請求項３】
前記領域設定部の前記メモリセルアレイと前記入出力ポートとの対応は書き換え可能である、
請求項１又は請求項２の半導体記憶装置。
【請求項４】
前記アクセス制御部は、前記共有領域にデータが書き込まれる期間には、前記一の入出力ポート以外の他の前記入出力ポートを通じた前記メモリグループへのアクセスを禁止する、
請求項１から請求項３のいずれかの半導体記憶装置。
【請求項５】
前記アクセス制御部は、複数の前記入出力ポートを通じて前記共有領域に対する書き込みが行われようとしているときは、一の前記入出力ポートを通じた書き込みのみを有効とする調停機能を有する、
請求項１から請求項４のいずれかの半導体記憶装置。
【請求項６】
前記アクセス制御部は、前記一の入出力ポート以外の他の前記入出力ポートを通じた前記メモリグループへのアクセスが終了してから前記一の入出力ポートを通じた前記共有領域への書き込みを行わせる、
請求項１から請求項５のいずれかの半導体記憶装置。
【請求項７】
前記アクセス制御部は、前記一の入出力ポート以外の他の前記入出力ポートを通じて前記メモリグループへのアクセスが行われているときは、前記他の入出力ポートがアクセスしている前記メモリセル以外の前記メモリセルの前記共有領域に書き込みを行い、前記他の入出力ポートを通じた前記メモリグループへのアクセスが終了してから前記他の入出力ポートがアクセスしていた前記メモリセルアレイの前記共有領域への書き込みを行う、
請求項１から請求項５のいずれかの半導体記憶装置。
【請求項８】
請求項１から請求項７のいずれかの半導体記憶装置と、
それぞれ異なる前記入出力ポートを通じて前記メモリセルアレイにアクセスする複数の外部処理装置と、を備える、
半導体装置。
【請求項９】
請求項１から請求項７のいずれかの半導体記憶装置と、
それぞれ異なる前記入出力ポートを通じて前記メモリセルアレイにアクセスする複数の外部処理装置と、を備える、
コンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、複数の入出力ポートを有するマルチポートメモリに関する。
【背景技術】
【０００２】
近年の携帯電話機などの電子機器においては、制御用のＣＰＵと音声処理用のＤＳＰなどのように、処理ごとにプロセッサを設けることが多い一方、メモリに関しては、プロセッサごとに入出力ポートを備えた１チップ・マルチポートメモリを設けることがある。特に、例えば、プロセッサ間におけるデータの授受などに際し一時的にデータを格納する領域として、どの入出力ポートからもアクセス可能な共有領域を備えるものもある（例えば、特許文献１及び特許文献２参照）。
【０００３】
【特許文献１】特開２００５−２５９３２０号公報
【特許文献２】特表２００２−２５９３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した特許文献１及び特許文献２のいずれに開示されたメモリにおいても、各ポート用の専用領域のサイズ及び全ポートに共通する共有領域のサイズは、その製造時までに決められてしまい、製造後に変更することはできない。
【０００５】
一方で、どのポートにどのくらいの記憶容量を割り当てるかなどは、マルチポートメモリが用いられるアプリケーションによって異なるものであることから、従来のマルチポートメモリではアプリケーションごとにマルチポートメモリを用意しなくてはならないという問題がある。
【０００６】
そこで、本発明は、専用領域及び共有領域のサイズを製造後においても変更可能とし、汎用性を高めた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の半導体記憶装置は、複数の入出力ポートと、複数のメモリグループに割り振られた複数のメモリセルアレイと、メモリセルアレイを、それぞれ、入出力ポートのいずれかによりアクセス可能に切り替えるセレクタと、メモリグループ間で共通のアドレスをもつ共有領域を設定すると共に、メモリセルアレイのそれぞれを入出力ポートのいずれかに対応させる領域設定部と、領域設定部の対応に基づいてメモリセルアレイが対応する入出力ポートを通じてアクセス可能となるようにセレクタを設定し、一の入出力ポートを通じて共有領域にデータが書き込まれる期間には一の入出力ポートを通じて共有領域を有する全てのメモリセルアレイにアクセス可能となるようにセレクタを切り替えるアクセス制御部とを備えることにより、共有領域のサイズが製造後に設定可能となる。
【０００８】
第２の半導体記憶装置は、第１の半導体装置において、領域設定部に設定された共通領域を書き換え可能としているため、共有領域のサイズを製造後に設定可能となる。
【０００９】
第３の半導体記憶装置は、第１又は第２の半導体装置において、領域設定部のメモリセルアレイと入出力ポートとの対応を書き換え可能としているため、使用する入出力ポートを製造後に設定可能となる。
【００１０】
第４の半導体記憶装置は、第１から第３のいずれかの半導体装置において、アクセス制御部が、共有領域にデータが書き込まれる期間には、一の入出力ポート以外の他の入出力ポートを通じたメモリグループへのアクセスを禁止するため、複数のメモリグループの共有領域に同時に書き込みを行っている最中に、意図しないアクセスが行われて誤ったデータが読み書きされることを防止できる。
【００１１】
第５の半導体記憶装置は、第１から第４のいずれかの半導体装置において、アクセス制御部が、複数の入出力ポートを通じて共有領域に対する書き込みが行われようとしているときは、一の入出力ポートを通じた書き込みのみを有効とする調停機能を有するため、共有領域に対する複数の書き込みを適切に行うことができる。
【００１２】
第６の半導体記憶装置は、第１から第５のいずれかの半導体装置において、アクセス制御部が、一の入出力ポート以外の他の入出力ポートを通じたメモリグループへのアクセスが終了してから一の入出力ポートを通じた共有領域への書き込みを行わせるため、共通領域への書き込みによって他の入出力ポートを通じたアクセスが妨げられることがない。
【００１３】
第７の半導体記憶装置は、第１から第５のいずれかの半導体装置において、アクセス制御部が、一の入出力ポート以外の他の入出力ポートを通じてメモリグループへのアクセスが行われているときは、他の入出力ポートがアクセスしているメモリセル以外のメモリセルの共有領域に書き込みを行い、他の入出力ポートを通じたメモリグループへのアクセスが終了してから他の入出力ポートがアクセスしていたメモリセルアレイの共有領域への書き込みを行うため、共有領域への書き込みを行っても半導体記憶装置のパフォーマンスを維持することができる。
【００１４】
この半導体装置は、上記いずれかの半導体記憶装置と、それぞれ異なる入出力ポートを通じてメモリセルアレイにアクセスする複数の外部処理装置とを備えるため、共有領域のサイズが製造後に設定可能となる。
【００１５】
このコンピュータシステムは、上記いずれかの半導体記憶装置と、それぞれ異なる入出力ポートを通じてメモリセルアレイにアクセスする複数の外部処理装置とを備えるため、共有領域のサイズが製造後に設定可能となる。
【発明の効果】
【００１６】
この半導体記憶装置、半導体装置、及び、コンピュータシステムによれば、共有領域のサイズが製造後に設定可能となる。
【発明を実施するための最良の形態】
【００１７】
図１に示すように、本実施形態のコンピュータシステム１は、第１及び第２の外部処理装置２及び３と、マルチポートメモリ４と、第１及び第２の外部バス５及び６と、図示しない種々の装置とを備える。
【００１８】
本実施形態の第１の外部処理装置２及び第２の外部処理装置３は、１つのマルチコアプロセッサを構成する独立したプロセッサコアである。第１の外部処理装置２は、第１の外部バス５に接続され、第２の外部処理装置３は、第２の外部バス６に接続されている。なお、第１及び第２の外部処理装置２及び３は、他の構成をもった外部処理装置であってもよい。
【００１９】
図２に示すようにマルチポートメモリ４は、第１及び第２のポート１１及び１２と、第１及び第２のビジー信号出力端子１３及び１４と、第１及び第２のバス１５及び１６と、第１〜第４のメモリセルアレイ２１〜２４と、第１〜第８の制御回路３１〜３８と、第１〜第４のセレクタ４１〜４４と、領域設定部５０と、アクセス制御部５１とを備えている。
【００２０】
図１に示すように、マルチポートメモリ４の第１のポート１１及び第１のビジー信号出力端子１３は、第１の外部バス５に接続されている。マルチポートメモリ４の第２のポート１２及び第２のビジー信号出力端子１４は、第２の外部バス６に接続されている。
【００２１】
図２に示すように第１及び第２のポート１１及び１２は、それぞれ、第１及び第２のバス１５及び１６に接続されており、第１及び第２の外部バス５及び６から入力されたコマンド、アドレス、及び、書き込みデータを含む種々の信号を、それぞれ、第１及び第２のバス１５及び１６に伝達し、第１及び第２のバス１５及び１６の読み出しデータを含む種々の信号を、それぞれ、第１及び第２の外部バス５及び６に伝達する。第１及び第２のポート１１及び１２は、それぞれ、禁止命令を受けると禁止命令が解除されるまで第１及び第２の外部バス５及び６と第１及び第２のバス１５及び１６との間の信号の伝達を禁止することができる。
【００２２】
第１及び第２の外部バス５及び６から入力されるコマンドには、データの読み出しを命令するための読み出しコマンドと、データの書き込みを命令するための書き込みコマンドとが含まれている。第１及び第２の外部バス５及び６から入力されるアドレスには、バンクアドレスＢｉｎ、カラムアドレスＹin、ローアドレスＸinが含まれている。
【００２３】
第１及び第２のバス１５及び１６は、それぞれ、第１及び第２のポート１１及び１２から入力された信号をそのまま伝達する信号線や、新たに生成した信号を伝達する複数の信号線の集合である。
【００２４】
第１〜第４のメモリセルアレイ２１〜２４は、それぞれ、ローアドレスとカラムアドレスで指定されるメモリセルにアクセスして情報を読み書きする。本実施形態の第１〜第４のメモリセルアレイ２１〜２４では、それぞれ、ローアドレスを０〜Ｘｍで指定し、カラムアドレスを０〜Ｙｍで指定する。
【００２５】
第１〜第４の制御回路３１〜３４は、第１のバス１５に接続されており、第１のポート１１から入力されたバンクアドレス、ローアドレス、カラムアドレスに基づいて、それぞれ、第１〜第４のメモリセルアレイ２１〜２４にアクセスする。読み出しコマンドが入力されたときは、アクセスしたメモリセルのデータを読み出し、書き込みコマンドが入力されたときは、アクセスしたメモリセルに対して書き込みデータに従って書き込みを行う。
【００２６】
第１〜第４の制御回路３１〜３４には、それぞれ、第１〜第４のメモリセルアレイ２１〜２４のバンクアドレスが設定されている。本実施形態では、第１のメモリセルアレイ２１にはＢＡＮＫ０が、第２のメモリセルアレイ２２にはＢＡＮＫ１が割当られ、第３のメモリセルアレイ２３にはＢＡＮＫ０が、第４のメモリセルアレイ２４にはＢＡＮＫ１が割当られている。第１及び第３の制御回路３１及び３３は、第１のバス１５から入力されたバンクアドレスがＢＡＮＫ０のときに第１及び第３のメモリセルアレイ２１及び２３に対するアクセスを行う。第２及び第４の制御回路３２及び３４は、第１のバス１５から入力されたバンクアドレスがＢＡＮＫ１のときに第２及び第４のメモリセルアレイ２２及び２４に対するアクセスを行う。
【００２７】
また、第１〜第４の制御回路３１〜３４が第１〜第４のメモリセルアレイ２１〜２４にアクセスするタイミングは、調整可能となっている。
【００２８】
第５〜第８の制御回路３５〜３８は、第２のバス１６に接続されており、第２のポート１２から入力されたバンクアドレス、ローアドレス、カラムアドレスに基づいて、それぞれ、第１〜第４のメモリセルアレイ２１〜２４にアクセスする。読み出しコマンドが入力されたときは、アクセスしたメモリセルのデータを読み出し、書き込みコマンドが入力されたときは、アクセスしたメモリセルに対して書き込みデータに従って書き込みを行う。
【００２９】
第５〜第８の制御回路３５〜３８には、それぞれ、第１〜第４のメモリセルアレイ２１〜２４のバンクアドレスが設定されている。第５及び第７の制御回路３５及び３７は、第２のバス１６から入力されたバンクアドレスがＢＡＮＫ０のときに第１及び第３のメモリセルアレイ２１及び２３に対するアクセスを行う。第６及び第８の制御回路３６及び３８は、第２のバス１６から入力されたバンクアドレスがＢＡＮＫ１のときに第２及び第４のメモリセルアレイ２２及び２４に対するアクセスを行う。
【００３０】
また、第５〜第８の制御回路３５〜３８が第１〜第４のメモリセルアレイ２１〜２４にアクセスするタイミングは調整可能となっている。
【００３１】
第１〜第４のセレクタ４１〜４４は、第１〜第４のメモリセルアレイ２１〜２４を、それぞれ、第１のポート１１と第２のポート１２のいずれから入力される信号によって制御するかを切り替える。具体的には、第１〜第４のセレクタ４１〜４４は、第１〜第４のメモリセルアレイ２１〜２４を、それぞれ、第１〜第４の制御回路３１〜３４に接続することにより、第１〜第４のメモリセルアレイ２１〜２４を第１のポート１１側からアクセス可能とする。また、第１〜第４のセレクタ４１〜４４は、第１〜第４のメモリセルアレイ２１〜２４を、それぞれ、第５〜第８の制御回路３５〜３８に接続することにより、第１〜第４のメモリセルアレイ２１〜２４を第２のポート１２側からアクセス可能とする。
【００３２】
領域設定部５０は、メモリ割当情報と共有領域指定情報とを記憶している。領域設定部５０は、第１のバス１５及び第２のバス１６に接続されており、外部から書き換え可能となっている。
【００３３】
メモリ割当情報は、第１〜第４のメモリセルアレイ２１〜２４が第１のメモリグループ５８と第２のメモリグループ５９のいずれに含まれるかを示す。第１のメモリグループ５８に含まれるメモリセルアレイは、第１のポート１１から入力される信号によって制御される。第２のメモリグループ５９に含まれるメモリセルアレイは、第２のポート１２から入力される信号によって制御される。本実施形態のデフォルト状態では、第１のメモリグループは、第１のポート１１に接続された第１の外部処理装置２によってアクセスされる。第２のメモリグループは、第２のポート１２に接続された第２の外部処理装置３によってアクセスされる。
【００３４】
本実施形態のメモリ割当情報は、第１のメモリグループ５８に第１及び第２のメモリセルアレイ２１及び２２が含まれ、第２のメモリグループ５９に第３及び第４のメモリセルアレイ２３及び２４が含まれることを示している。なお、メモリ割当情報は、第１のメモリグループ５８と第２のメモリグループ５９に含まれるメモリセルアレイの数が異なるように設定されていてもよい。また、第１〜第４のメモリセルアレイ２１〜２４の全てが第１のメモリグループ５８或いは第２のメモリグループ５９に含まれるように設定されていてもよい。
【００３５】
共有領域指定情報は、第１〜第４のメモリセルアレイ２１〜２４に設定される共有領域と専用領域との境界を示している。
【００３６】
第１のメモリグループ５８の専用領域５３及び５４は、第１のポート１１に接続された第１の外部処理装置２のみによって読み書きされ、第２のメモリグループ５９の専用領域５６及び５７は、第２のポート１２に接続された第２の外部処理装置３のみによって読み書きされる。
【００３７】
第１のメモリグループ５８の共有領域５２と第２のメモリグループ５９の共有領域５５には、同じアドレスに同じデータが記憶されている。第１の外部処理装置２が共有領域５２にデータを書き込むときには、共有領域５２及び５５の同じアドレスに同じデータが同時に書き込まれる。第２の外部処理装置３が共有領域５５にデータを書き込むときには、共有領域５２及び５５の同じアドレスに同じデータが同時に書き込まれる。第１のメモリグループ５８の共有領域５２のデータは、第１の外部処理装置２のみにより読み出され、第２のメモリグループ５９の共有領域５５のデータは、第２の外部処理装置３のみにより読み出される。
【００３８】
本実施形態の共有領域指定情報は、ローアドレスＸｎによりローアドレス単位で共有領域と専用領域との境界を指定する。第１のメモリグループ５８及び第２のメモリグループ５９の最下位のバンクの最下位のローアドレスをもつメモリセルから、共有領域指定情報により示されるローアドレスＸｎをもつメモリセルまでの全ての領域が共有領域となる。
【００３９】
すなわち、第１のメモリグループ５８では、ＢＡＮＫ０に指定された第１のメモリセルアレイ２１のうち、ローアドレス０からローアドレスＸｎまでのメモリセルが共有領域５２を構成し、ローアドレスＸｎ＋１からローアドレスＸｍまでのメモリセルが専用領域５３を構成し、第２のメモリセルアレイ２２の全てのメモリセルが専用領域５４を構成している。第２のメモリグループ５９では、ＢＡＮＫ０に指定された第３のメモリセルアレイ２３のうち、ローアドレス０からローアドレスＸｎまでのメモリセルが共有領域５５を構成し、ローアドレスＸｎ＋１からローアドレスＸｍまでのメモリセルが専用領域５６を構成し、第４のメモリセルアレイ２４の全てのメモリセルが専用領域５７を構成している。
【００４０】
なお、共有領域指定情報は、ローアドレスＸｎに加えてバンクアドレスを指定するものであってもよい。例えば、共有領域指定情報がバンクアドレスＢＡＮＫ１とローアドレスＸｎを指定している場合には、バンクアドレスＢＡＮＫ０の第１のメモリセルアレイ２１の全てと、第２のメモリセルアレイ２２のローアドレス０からローアドレスＸｎまでが共有領域に設定される。また、共有領域指定情報は、共有領域と専用領域とを区別できる形態であれば他の指定方法によって共有領域と専用領域とを区別する情報であってもよい。
【００４１】
アクセス制御部５１は、領域設定部５０のメモリ割当情報に基づいて第１及び第２のメモリグループ５８及び５９のそれぞれに含まれるメモリセルアレイに、バンクアドレスを設定する。
【００４２】
本実施形態では、第１のメモリセルアレイ２１に接続された第１及び第５の制御回路３１及び３５にＢＡＮＫ０を設定し、第２のメモリセルアレイ２２に接続された第２及び第６の制御回路３２及び３６にＢＡＮＫ１を設定し、第３のメモリセルアレイ２３に接続された第３及び第７の制御回路３３及び３７にＢＡＮＫ０を設定し、第４のメモリセルアレイ２４に接続された第４及び第８の制御回路３４及び３８にＢＡＮＫ１を設定する。
【００４３】
さらに、アクセス制御部５１は、デフォルト状態として第１のメモリグループ５８に接続された第１及び第２のセレクタ４１及び４２を第１のポート１１側に接続し、第２のメモリグループ５９に接続された第３及び第４のセレクタ４３及び４４を第２のポート１２側に接続させている。図３に示すようにアクセス制御部５１は、第１の外部処理装置２が第１のメモリグループ５８の共有領域５２にデータを書き込む期間には第１〜第４のセレクタ４１〜４４を全て第１のポート１１側に切り替える。アクセス制御部５１は、第２の外部処理装置３が第２のメモリグループ５９の共有領域５５にデータを書き込む期間には第１〜第４のセレクタ４１〜４４を全て第２のポート１２側に切り替える。
【００４４】
具体的には、アクセス制御部５１は、第１のポート１１から書き込みコマンドが入力されると共に、入力されたバンクアドレスＢｉｎがＢＡＮＫ０であり、入力されたローアドレスＸｉｎが領域設定部５０から読み出された共有領域指定情報で指定されるローアドレスＸｎ以下のアドレスであれば、第１〜第４のセレクタ４１〜４４を全て第１のポート１１側に切り替える。アクセス制御部５１は、第２のポート１２から書き込みコマンドが入力されると共に、入力されたバンクアドレスＢｉｎがＢＡＮＫ０であり、入力されたローアドレスＸｉｎが領域設定部５０から読み出された共有領域指定情報で指定されるローアドレスＸｎ以下のアドレスであれば、第１〜第４のセレクタ４１〜４４を全て第１のポート１１側に切り替える。アクセス制御部５１は、第１及び第２のメモリグループ５８及び５９の共有領域５２及び５５への書き込みが終了すると、第１〜第４のセレクタ４１〜４４をデフォルト状態に戻す。
【００４５】
さらに、第１の外部処理装置２が共有領域５２及び５５にデータを書き込もうとするとき、アクセス制御部５１は第１〜第８の制御回路３１〜３８を制御して第２の外部処理装置３による第２のメモリグループ５９への読み書きが終了するまで第１の外部処理装置２による書き込みを待機させ、第２の外部処理装置３による第２のメモリグループ５９への読み書き終了後に第２のポート１２に禁止命令を送って第２の外部処理装置３が第２のメモリグループ５９にアクセスできないようにし、第２のビジー信号出力端子１４を介して第２の外部処理装置３にビジー信号を送ることにより第２のメモリグループ５９にアクセスできないことを通知する。アクセス制御部５１は、第１の外部処理装置２が共有領域５２及び５５に書き込みを行った後に第２のポート１２に対する禁止命令を解除し、第２の外部処理装置３に対するビジー信号を解除する。
【００４６】
第２の外部処理装置３が共有領域５２及び５５にデータを書き込もうとするとき、アクセス制御部５１は第１〜第８の制御回路３１〜３８を制御して第１の外部処理装置２による第１のメモリグループ５８への読み書きが終了するまで第２の外部処理装置３による書き込みを待機させ、第１の外部処理装置２による第１のメモリグループ５８への読み書き終了後に第１のポート１１に禁止命令を送って第１の外部処理装置２が第１のメモリグループ５８にアクセスできないようにし、第１のビジー信号出力端子１３を介して第１の外部処理装置２にビジー信号を送ることにより第１のメモリグループ５８にアクセスできないことを通知する。アクセス制御部５１は、第２の外部処理装置３が共有領域５２及び５５に書き込みを行った後に第１のポート１１に対する禁止命令を解除し、第１の外部処理装置２に対するビジー信号を解除する。
【００４７】
アクセス制御部５１は、第１の外部処理装置２による共有領域５２及び５５への書き込みと、第２の外部処理装置３による共有領域５２及び５５への書き込みとが同時に発生した場合には、第１の外部処理装置２と第２の外部処理装置３の処理のいずれかを優先的に実行する調停機能を有する。
【００４８】
なお、アクセス制御部５１は、第２のポート１２を通じて第２のメモリグループ５９へのアクセスが行われているとき、先に第１のメモリグループ５８の共有領域５２に書き込みを行い、第２のポート１２を通じた第２のメモリグループ５９へのアクセスが終了してから第２のメモリセルアレイ２２の共有領域５５への書き込みを行うものであってもよい。
【００４９】
次に、本実施形態のコンピュータシステム１の動作について説明する。なお、第１の外部処理装置２が第１のメモリグループ５８に対して読み書きを行う動作と、第２の外部処理装置３が第２のメモリグループ５９に対して読み書きを行う動作とは実質的に同じであるため、第１の外部処理装置２が第１のメモリグループ５８に対して読み書きを行う動作について説明する。
【００５０】
まず、第１の外部処理装置２が第１のメモリグループ５８からデータを読み出すときのマルチポートメモリ４の動作について説明する。図２に示されるように第１〜第４のセレクタ４１〜４４はデフォルト状態にあり、第１及び第２のセレクタ４１及び４２が第１のポート１１側に接続され、第３及び第４のセレクタ４３及び４４が第２のポート１２側に接続されている。図１の第１の外部処理装置２から出力された信号は、第１の外部バス５を通じて第１のポート１１からマルチポートメモリ４に入力される。図２に示されるように第１のポート１１から入力された信号は、第１のバス１５に入力する。第１及び第２の制御回路３１及び３２は、第１のバス１５を伝達される信号を入力して第１及び第２のメモリセルアレイ２１及び２２を制御する。
【００５１】
具体的には、入力されたコマンドが読み込みコマンドであるので、アクセス制御部５１は第１〜第４のセレクタ４１〜４４をデフォルト状態に維持する。入力されたバンクアドレスＢｉｎがＢＡＮＫ０であれば、第１の制御回路３１はＢＡＮＫ０である第１のメモリセルアレイ２１から入力されたアドレスのデータを読み出して、第１のバス１５に送り出す。入力されたバンクアドレスＢｉｎがＢＡＮＫ１であれば、第２の制御回路３２はＢＡＮＫ１である第２のメモリセルアレイ２２から入力されたアドレスのデータを読み出して、第１のバス１５に送り出す。読み出されたデータは第１のバス１５から第１のポート１１、第１の外部バス１５を通じて第１の外部処理装置２に伝達される。
【００５２】
第２のメモリグループ５９と第１のバス１５が切り離されているため、第１の外部処理装置２が第１のメモリグループ５８からデータを読み出している間にも、第２の外部処理装置３が第２のメモリグループ５９からデータを読み出し、或いは、第２のメモリグループ５９の専用領域５６及び５７にデータを書き込むことができる。
【００５３】
次に、第１の外部処理装置２が第１のメモリグループ５８の専用領域５３又は５４にデータを書き込むときの動作について説明する。入力されたコマンドが書き込みコマンドで、入力されたバンクアドレスＢｉｎがＢＡＮＫ０で、入力されたローアドレスＸｉｎがＸｎより大きいとき、或いは、入力されたコマンドが書き込みコマンドで、入力されたバンクアドレスＢｉｎがＢＡＮＫ１であれば、入力されたローアドレスにかかわらず、アクセス制御部５１は第１〜第４のセレクタ４１〜４４をデフォルト状態に維持する。第１の制御回路３１は、入力されたバンクアドレスＢｉｎがＢＡＮＫ０のときは入力されたデータを第１のメモリセルアレイ２１の専用領域５３に書き込み、入力されたバンクアドレスＢｉｎがＢＡＮＫ１のときは入力されたデータを第２のメモリセルアレイ２２の専用領域５４に書き込む。
【００５４】
第２のメモリグループ５９と第１のバス１５が切り離されているため、第１の外部処理装置２が第１のメモリグループ５８の専用領域５３又は５４にデータを書き込んでいる間にも、第２の外部処理装置３が第２のメモリグループ５９からデータを読み出し、或いは、第２のメモリグループ５９の専用領域５６及び５７にデータを書き込むことができる。
【００５５】
次に、第１の外部処理装置２が、第１のメモリグループ５８の共有領域５２にデータを書き込むときのマルチポートメモリ４の動作について説明する。入力されたコマンドが書き込みコマンドで、入力されたバンクアドレスＢｉｎがＢＡＮＫ０で、入力されたローアドレスＸｉｎがＸｎ以下のときは、アクセス制御部５１は第２の外部処理装置３による第２のメモリグループ５９へのアクセスの終了を待って、図３に示すように第１〜第４のセレクタ４１〜４４を全て第１のポート１１側に切り替え、第２のポート１２に禁止命令を送り、第２のビジー信号出力端子１４を通じて第２の外部処理装置３にビジー状態であることを通知する。
【００５６】
入力されたバンクアドレスＢｉｎがＢＡＮＫ０であるから、第１の制御回路３１と第３の制御回路３３は、それぞれ第１のメモリセルアレイ２１の共有領域５２と第３のメモリセルアレイ２３の共有領域５５の同じアドレスに、入力された同じデータを書き込む。書き込みが終了すると、アクセス制御部５１は、第１〜第４のセレクタ４１〜４４をデフォルト状態に戻し、第２のポート１２に対する禁止命令を解除し、第２のビジー信号出力端子１４から出力しているビジー信号を解除する。
【００５７】
なお、コンピュータシステム１は、３以上の外部処理装置を備えるものであってもよく、３以上の外部バスを備えるものであってもよい。マルチポートメモリ４は、３以上のポートを通じて３以上のメモリグループを制御するものであってもよい。
【００５８】
本実施形態のコンピュータシステム１は、図４に示すような半導体パッケージ６０により構成されている。半導体パッケージ６０は、パッケージ基板６１とマルチコアプロセッサ６２とマルチポートメモリ６３とワイヤ６４と封止材６５と基板ボール端子６６とを備えている。パッケージ基板６１の表面上に搭載されたマルチコアプロセッサ６２は、１つの半導体チップ内に第１の外部処理装置２と第２の外部処理装置３とを含む独立した複数のプロセッサコアを搭載している。マルチポートメモリ６３は、マルチコアプロセッサ６２上に積み重ねられた状態で搭載されている。マルチコアプロセッサ６２、マルチポートメモリ６３、及び、パッケージ基板６１の各端子は、ワイヤ６４によって接続されている。パッケージ基板６１上のマルチコアプロセッサ６２、マルチポートメモリ６３、及び、ワイヤ６４は、封止材６５によって封止されている。基板ボール端子６６は、パッケージ基板６１の裏面に設けられており、パッケージ基板６１内の配線を通じてワイヤ６４に接続されている。なお、コンピュータシステム１は、マルチコアプロセッサに代えて、マルチコアプロセッサ及びその他の機能を１つのチップに搭載したＳｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ（ＳｏＣ）を搭載したものであってもよく、特定の用途のために設計されたＡｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ（ＡＳＩＣ）であってもよく、プログラミング可能なＬＳＩであるＦｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ（ＦＰＧＡ）であってもよい。
【００５９】
なお、図５に示すように半導体パッケージ６０は、ワイヤ６４で結線されたマルチポートメモリ６３に代えて下面に複数のボール端子６７をもったマルチポートメモリ６８を有するものであってもよい。
【００６０】
また、図６に示すように半導体パッケージ６０は、単一のマルチポートメモリ６３に代えてＳｉ貫通電極６９で積層方向に結線された複数のマルチポートメモリ７０の積層構造物を有するものであってもよい。
【００６１】
また、図７に示すように半導体パッケージ６０は、単一のマルチコアプロセッサ６２に代えてプロセッサ７１とＡＳＩＣ７２とを組み合わせて積層したものであってもよい。
【００６２】
また、図８に示すように半導体パッケージ６０は、単一のマルチコアプロセッサ６２と単一のマルチポートメモリ６３との積層構造に代えて、パッケージ基板６１の表面上に搭載されたプロセッサ７１上に、ＡＳＩＣ７３とマルチポートメモリ７４を積層してＳｉ貫通電極７５で積層方向に結線して搭載した構造をもつものであってもよい。
【００６３】
図９に示すようにコンピュータシステム１は、図９に示すような半導体パッケージ８０により構成されたものであってもよい。半導体パッケージ８０は、下層パッケージ８１と上層パッケージ８２とを備えている。下層パッケージ８１は、下層パッケージ基板８３とマルチコアプロセッサ８４と下層ワイヤ８５と下層ボール端子８６と下層封止材８７とを有している。下層パッケージ基板８３の表面上に搭載されたマルチコアプロセッサ８４は、下層ワイヤ８５によって下層パッケージ基板８３の配線パターンに結線され、下層パッケージ基板８３の裏面に搭載された複数の下層ボール端子８６を通じて外部と接続可能に構成されている。マルチコアプロセッサ８４と下層ワイヤ８５は下層封止材８７によって封止されている。上層パッケージ８２は、上層パッケージ基板８８と２つのマルチポートメモリ８９と上層ワイヤ９０と上層ボール端子９１と上層封止材９２とを有している。上層パッケージ基板８８の表面上に搭載された、積層構造の２つのマルチポートメモリ８９は、上層ワイヤ９０によって上層パッケージ基板８８の配線パターンに結線され、上層パッケージ基板８８の裏面に複数の上層ボール端子９１を搭載している。２つのマルチポートメモリ８９と上層ワイヤ９０は上層封止材９２によって封止されている。上層パッケージ８２は、上層ボール端子９１が下層パッケージ基板８３の配線パターンに接続されるように、下層パッケージ８１上に積層されている。
【００６４】
以上、本願発明を実施例に基づき具体的に説明したが、本願発明はこれら実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【００６５】
【図１】一実施形態のコンピュータシステムの構成図である。
【図２】図１のマルチポートメモリの構成図である。
【図３】図２のマルチポートメモリの他の状態を示す構成図である。
【図４】図１のコンピュータシステムを備えた半導体装置の構成図である。
【図５】図１のコンピュータシステムを備えた他の半導体装置の構成図である。
【図６】図１のコンピュータシステムを備えた他の半導体装置の構成図である。
【図７】図１のコンピュータシステムを備えた他の半導体装置の構成図である。
【図８】図１のコンピュータシステムを備えた他の半導体装置の構成図である。
【図９】図１のコンピュータシステムを備えた他の半導体装置の構成図である。
【符号の説明】
【００６６】
１          コンピュータシステム
２，３      第１及び第２の外部処理装置
４          マルチポートメモリ
５，６      第１及び第２の外部バス
１１，１２  第１及び第２のポート
１３，１４  第１及び第２のビジー信号出力端子
１５，１６  第１及び第２のバス
２１〜２４  第１〜第４のメモリセルアレイ
３１〜３８  第１〜第８の制御回路
４１〜４４  第１〜第４のセレクタ
５０        領域設定部
５１        アクセス制御部
５２        共有領域
５３，５４  専用領域
５５        共有領域
５６，５７  専用領域
５８，５９  第１及び第２のメモリグループ
６０        半導体パッケージ
６１        パッケージ基板
６２        マルチコアプロセッサ
６３        マルチポートメモリ
６４        ワイヤ
６５        封止材
６６        基板ボール端子
６７        ボール端子
６８        マルチポートメモリ
６９，７５  Ｓｉ貫通電極
７０        マルチポートメモリ
７１        プロセッサ
７２，７３  ＡＳＩＣ
７４        マルチポートメモリ
８０        半導体パッケージ
８１        下層パッケージ
８２        上層パッケージ
８３        下層パッケージ基板
８４        マルチコアプロセッサ
８５        下層ワイヤ
８６        下層ボール端子
８７        下層封止材
８８        上層パッケージ基板
８９        マルチポートメモリ
９０        上層ワイヤ
９１        上層ボール端子
９２        上層封止材
【図１】
2008052370.tif 000003
【図２】
2008052370.tif 000004
【図３】
2008052370.tif 000005
【図４】
2008052370.tif 000006
【図５】
2008052370.tif 000007
【図６】
2008052370.tif 000008
【図７】
2008052370.tif 000009
【図８】
2008052370.tif 000010
【図９】
2008052370.tif 000011