(57)【要約】      （修正有）【課題】自己組織化関係ネットワークをコンパクト且つ高速に実現するためのデータ生成回路及びデータ生成方法を提供すること。【解決手段】入力データ及び出力データのペアを複数記憶する記憶手段と、前記記憶手段に記憶される複数の前記入力データ及び出力データのペアのうち少なくとも一部について、それらペアに係る入力データと所与の入力データとの各距離に応じた回数だけ、それらペアに係る出力データをそれぞれ右にビットシフトさせる第１のビットシフト手段と、を備えたローカル回路１１と、前記第１のビットシフト手段からの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成する重み付平均演算回路１３と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力データ及び出力データのペアを複数記憶する記憶手段と、
前記記憶手段に記憶される前記複数の入力データ及び出力データのペアのうち少なくとも一部について、それらペアに係る入力データと所与の入力データとの各距離に応じた回数だけ、それらペアに係る出力データをそれぞれ右にビットシフトさせる第１のビットシフト手段と、
前記第１のビットシフト手段からの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成する重み付平均演算手段と、
を含むことを特徴とするデータ生成回路。
【請求項２】
請求項１に記載のデータ生成回路において、
前記少なくとも一部の入力データ及び出力データのペアについて、それらペアに係る入力データと前記所与の入力データとの各距離に応じた回数だけ、１を右にビットシフトさせる第２のビットシフト手段をさらに含み、
前記重み付き平均演算手段は、前記第１のビットシフト手段からの出力データの加算値及び前記第２のビットシフト手段からの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成する、
ことを特徴とするデータ生成回路。
【請求項３】
請求項１又は２に記載のデータ生成回路において、
前記記憶手段に記憶される前記複数の入力データ及び出力データのペアのそれぞれについて、該ペアに係る入力データと前記所与の入力データとの距離を算出するとともに、算出される距離の上位所定数ビットがすべて零であるか否かを判定する判定手段と、
前記判定手段の判定結果に基づいて、前記少なくとも一部の入力データ及び出力データのペアを選出するセレクタ手段と、
をさらに含むことを特徴とするデータ生成回路。
【請求項４】
請求項１乃至３のいずれかに記載のデータ生成回路において、
学習用の入力データ及び出力データのペア及び該ペアに対する評価値に基づいて、前記記憶手段に記憶される前記複数の入力データ及び出力データのペアを生成する学習手段をさらに含む、
ことを特徴とするデータ生成回路。
【請求項５】
請求項１乃至４のいずれかに記載のデータ生成回路において、
前記第１のビットシフト手段は、前記記憶手段に記憶される前記入力データ及び出力データのペアと同数のビットシフト回路を含み、各ビットシフト回路は、該ビットシフト回路に対応する前記入力データ及び出力データのペアについて、該ペアに係る入力データと前記所与のデータとの距離に応じた回数だけ、該ペアに係る出力データを右にビットシフトさせる、
ことを特徴とするデータ生成回路。
【請求項６】
記憶手段に記憶される複数の入力データ及び出力データのペアのうち少なくとも一部について、それらペアに係る入力データと所与の入力データとの各距離に応じた回数だけ、それらペアに係る出力データをそれぞれ右にビットシフトさせるステップと、
ビットシフト済みの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成するステップと、
を含むことを特徴とするデータ生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ生成回路及びデータ生成方法に関し、特に、入力データ及び出力データのペアとその評価値を用いた学習により抽出されたルールのうち、入力データに適合する１又は複数のルールを用いて、該入力データに応じた出力データを生成するデータ生成回路及びデータ生成方法に関する。
【背景技術】
【０００２】
データを用いて学習を行う装置及び入力データから出力データを生成する装置は数多く提案されているが、中でも、下記非特許文献１及び特許文献１に開示された自己組織化関係ネットワークは、入力データ及び出力データのペアとその評価値から制御対象を安定に制御するルール（入出力関係）を学習により抽出するとともに、抽出したルールのうち、入力データに適合する１又は複数を選出して、それらを用いて入力データに応じた出力データを生成するものであって、好ましい（評価の高い）入出力関係を学習により容易に獲得でき、活用できることから非常に優位性が高い。
【非特許文献１】山川烈・堀尾恵一，「自己組織化関係ネットワーク」，  電子情報通信学会論文誌，  社団法人電子情報通信学会，１９９９年８月１日，ｖｏｌ．Ｅ８２−Ａ，Ｎｏ．８，ｐｐ．１６７４−１６７８
【特許文献１】特開２０００−１２２９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記自己組織化関係ネットワークは、プログラムにより実現されるものであって、実現にはパーソナルコンピュータを要するので装置の規模が大きいという問題がある。さらに、自己組織化関係ネットワークは学習やデータ生成に膨大な時間を要するという問題がある。特に、入力データに適合する１又は複数のルールを選出する際に、入力データと各ルール（入力データとそれに応じた好ましい出力データのペア）との類似度を演算することになるが、この類似度を演算するためには、通常ルックアップテーブルが必要であり、その実装面積が膨大であるという問題がある。また、入力データから出力データを生成する際に用いる重み付き平均は、類似度と各ルールに対応する出力データとの乗算を伴うため、その演算量が膨大となるという問題がある。
【０００４】
本発明は上記課題に鑑みてなされたものであって、その目的は、自己組織化関係ネットワークをコンパクト且つ高速に実現するためのデータ生成回路及びデータ生成方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明に係るデータ生成回路は、入力データ及び出力データのペアを複数記憶する記憶手段と、前記記憶手段に記憶される前記複数の入力データ及び出力データのペアのうち少なくとも一部について、それらペアに係る入力データと所与の入力データとの各距離に応じた回数だけ、それらペアに係る出力データをそれぞれ右にビットシフトさせる第１のビットシフト手段と、前記第１のビットシフト手段からの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成する重み付平均演算手段と、を含むことを特徴とする。
【０００６】
本発明では、第１のビットシフト手段により、記憶手段に記憶される入力データと前記所与の入力データとの距離が大きいほど、該入力データに対応する出力データが小さくなる。すなわち、記憶手段に記憶される入力データと前記所与の入力データとの距離に応じた回数をｓとすると、出力データｕは、ｕ×２−ｓとなる。そして、こうしてビットシフトされた出力データを加算することにより、記憶手段に記憶される出力データの重み付平均が得られ、これが前記所与の入力データに応じた出力データとして利用される。本発明によると、ビットシフトという演算量の少ないディジタルデータ処理により、記憶手段により記憶される出力データの重み付平均を得ることができ、自己組織化関係ネットワークをコンパクト且つ高速に実現することができるようになる。
【０００７】
本発明の一態様では、前記少なくとも一部の入力データ及び出力データのペアについて、それらペアに係る入力データと前記所与の入力データとの各距離に応じた回数だけ、１を右にビットシフトさせる第２のビットシフト手段をさらに含み、前記重み付き平均演算手段は、前記第１のビットシフト手段からの出力データの加算値及び前記第２のビットシフト手段からの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成する。この態様によれば、第２のビットシフト手段からの出力値の加算値で、第１のビットシフト手段からの出力値の加算値を除算することにより、重み係数を正規化することができる。
【０００８】
また、本発明の一態様では、前記記憶手段に記憶される前記複数の入力データ及び出力データのペアのそれぞれについて、該ペアに係る入力データと前記所与の入力データとの距離を算出するとともに、算出される距離の上位所定数ビットがすべて零であるか否かを判定する判定手段と、前記判定手段の判定結果に基づいて、前記少なくとも一部の入力データ及び出力データのペアを選出するセレクタ手段と、をさらに含む。算出される距離の上位所定数ビットがすべて零であるか否かは、記憶手段に記憶される各入力データが前記所与の入力データから所定距離内にあるか否かに対応しており、例えばＮＯＲ（否定論理和演算）回路により容易に判定することができる。この態様によると、前記所与の入力データから所定距離内にある入力データに係るペアだけを重み付平均演算の対象とすることができ、処理をさらに簡略化することができる。
【０００９】
また、本発明の一態様では、学習用の入力データ及び出力データのペア及び該ペアに対する評価値に基づいて、前記記憶手段に記憶される前記複数の入力データ及び出力データのペアを生成する学習手段をさらに含む。こうすれば、学習手段により、好ましい入力データ及び出力データのペアを記憶手段に記憶させることができる。
【００１０】
また、本発明の一態様では、前記第１のビットシフト手段は、前記記憶手段に記憶される前記入力データ及び出力データのペアと同数のビットシフト回路を含み、各ビットシフト回路は、該ビットシフト回路に対応する前記入力データ及び出力データのペアについて、該ペアに係る入力データと前記所与のデータとの距離に応じた回数だけ、該ペアに係る出力データを右にビットシフトさせる。こうすれば、各ペアに関するビットシフト演算を並列して実行することが可能となり、自己組織化関係ネットワークをさらに高速に実現できる。
【００１１】
また、本発明に係るデータ生成方法は、記憶手段に記憶される複数の入力データ及び出力データのペアのうち少なくとも一部について、それらペアに係る入力データと所与の入力データとの各距離に応じた回数だけ、それらペアに係る出力データをそれぞれ右にビットシフトさせるステップと、ビットシフト済みの出力データの加算値に基づいて、前記所与の入力データに応じた出力データを生成するステップと、を含むことを特徴とする。
【００１２】
本発明によると、ビットシフトという演算量の少ないディジタルデータ処理により、記憶手段により記憶される出力データの重み付平均を得ることができ、自己組織化関係ネットワークをコンパクト且つ高速に実現することができるようになる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施形態について図面に基づき詳細に説明する。
【００１４】
図１は、本発明の一実施形態に係る自己組織化関係ネットワークを示す図である。同図に示すように、自己組織化関係ネットワークは、それぞれｎ個、ｍ個、Ｎ個のユニットが配置された入力層、出力層及び競合層の３層からなるネットワークである。図１では競合層ユニットは競合層上に１次元に配置されているが、２次元の正方格子状、六角格子状、３次元の球状などに配置されてもよい。入力層には入力ベクトル（入力データ）ｘ、出力層には出力ベクトル（出力データ）ｙが関連付けられている。入力層、出力層と競合層は結合重みベクトルｖｊ＝（ｗｊ，ｕｊ）で全結合されている。この結合重みベクトルは、好ましい入力ベクトル及び出力ベクトルのペアを示しており、ｗｊ（以下、「入力部結合重みベクトル」という。）が入力ベクトル、ｕｊ（以下、「出力部結合重みベクトル」という。）が出力ベクトルに対応している。
【００１５】
図２は、上記自己組織化関係ネットワークに関連付けられた学習機能付データ生成回路１０のデジタルハードウェアアーキテクチャを示す図である。同図に示すように、自己組織化関係ネットワークのデジタルハードウェアアーキテクチャは、競合層の各ユニットに対応する複数のローカル回路１１と、勝者決定回路１２、重み付き平均演算回路１３、コントローラ１４を含んで構成されている。これらは自己組織化関係ネットワークのデジタルハードウェアアーキテクチャを記述したプログラムを公知のコンパイラを用いて論理回路の組み合わせに変換し、これを公知のField Programmable Gate Array（FPGA）やApplication Specific Integrated Circuit（ASIC）、論理回路ＩＣなどを用いて実装することで実現される。学習機能付データ生成回路１０は、学習モード又は実行モードで動作するものである。
【００１６】
図３は、ローカル回路１１のデジタルハードウェアアーキテクチャを示す図である。同図に示すようにローカル回路１１は、メモリ２１、距離演算回路２２、メンバシップ関数生成回路２３、ビットシフト回路２４，２６、セレクタ回路２５を含んで構成されている。メモリ２１は、結合重みベクトルｖｊを保存する。また、距離演算回路２２は、学習モードにおいて入力ベクトル及び出力ベクトルのペアと結合重みベクトルｖｊとの間の距離を演算する。また、実行モードにおいて入力ベクトルと入力部結合重みベクトルｗｊとの距離を演算する。メンバシップ関数生成回路２３は、距離演算回路２２から出力される距離信号ｄに対して右ビットシフト操作を施して、その結果であるビットシフト回数ｓを出力する。さらに、ビットシフト回数ｓの上位所定数ビットに対するＮＯＲ（否定論理和演算）の結果であるアクティブフラグ（ｆｌａｇ）を出力する。
【００１７】
ビットシフト回路２６は、固定のディジタル値“１”に対してビットシフト回数ｓだけ右ビットシフト操作を施し、これにより入力ベクトルとメモリ２１に記憶された結合重みベクトルｖｊの成分ｕｊに関する重み係数ｚを生成する。また、ビットシフト回路２４は、メモリ２１から読み出される出力部結合重みベクトルｕｊに対してビットシフト回数ｓだけ右ビットシフト操作を施し、これにより入力ベクトルとメモリ２１に記憶された入力部結合重みベクトルｗｊに関するファジィ類似度（重み係数）ｚに、メモリ２１に記憶された出力部結合重みベクトルｕｊに乗じた値ｚｕｊを生成する。セレクタ回路２５は、メンバシップ関数生成回路２３から出力されるアクティブフラグが１の場合、すなわち入力ベクトルとメモリ２１に記憶された入力部結合重みベクトルｗｊとの距離ｄが所定距離内である場合は、ビットシフト回路２６及びビットシフト回路２４から出力されるｚ及びｚｕを重み付平均演算回路１３に供給する。また、アクティブフラグが０の場合は、ｚ及びｚｕを重み付平均演算回路１３に供給せず、他のローカル回路１１にデータ出力順を明け渡す。
【００１８】
なお、本実施形態では、結合重みベクトルｖｊを保存するためのメモリ２１を各ローカル回路１１内に分散的に配置しているが、ローカル回路１１の外部に集中配置する形態や、各ローカル回路１１の外部に個別に配置する形態をとってもよい。
【００１９】
まず、学習機能付データ生成回路１０の学習モードにおける動作について説明する。図４は、学習モードにおける動作フロー図である。同図に示すように、学習モードでは、まず、ローカル回路１１のメモリ２１に格納された結合重みベクトルを初期化（Ｓ１００）する。次に、入力信号が回路外部から入力される。学習モードの入力信号は、入力ベクトル及び出力ベクトルのペア及びその評価値で、これを学習ベクトルとする。入力信号は全てのローカル回路１１に同時に入力され、これにより学習ベクトルの提示となる（Ｓ１０１）。学習ベクトルが提示されると、各ローカル回路１１は学習ベクトルとメモリ２１に格納された結合重みベクトルｖｊ間の距離を、距離演算回路２２を用いて演算する。用いる尺度は距離の性質を満たしていれば、例えばマンハッタン距離やマハラノビス距離など、どのようなものでもよい。
【００２０】
次に、次式（１）に基づき、演算された距離の中から最も小さな値を持つローカル回路を、勝者決定回路１２を用いて勝者ユニットとして決定する（Ｓ１０２）。ここで、ｉはローカル回路を順序付ける番号、ｃは勝者ユニットの番号、Ｉは学習ベクトル、ｖｉはｉ番目のローカル回路１１に関連付けられた結合重みベクトル、ｔは現在時刻を表すものである。勝者ユニットの番号は制御信号としてコントローラ１４に伝えられ、コントローラ１４は勝者ユニットの番号及び競合層ユニットの配置の定義に基づき、近傍ユニット（競合層において勝者ユニットの近傍に配置されたユニット）を決定する。
【００２１】
【数１】
2008027176.tif 000003
【００２２】
その後、勝者ユニット及び近傍ユニットに関連付けられたローカル回路１１のメモリ２１を次式（２）に従って更新する（Ｓ１０３）。ここで、αは正の評価値（肯定的評価）の場合における学習係数、βは負の評価値（否定的評価）の場合における学習係数、Ｅは評価値である。このとき、学習係数α、β及び評価値Ｅを２のべき乗で記述すれば、式（２）における乗算は全てビットシフトで演算可能であり、ハードウェアをコンパクト化することができ、また演算時間を削減できる。もちろん、これらを２のべき乗に限定せずに乗算器を用いて式（２）を実現してもよい。また、なお、負の評価値に対して、更新式による結合重みベクトルｖｉの更新を行った際に、更新後の値があらかじめ定義しておいた値域を超える場合、オーバーフローを防ぐために値域の最大もしくは最小値を取るように学習量を制限する。
【００２３】
【数２】
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【００２４】
学習ベクトルが提示される間、もしくは規定回数が終了するまで同様の手順を繰り返す（Ｓ１０１〜Ｓ１０３）。以上の操作によって、学習回路及びデータ生成回路１０は、学習用の入力データ‐出力データ対とその評価値からルール（好ましい入力データ−出力データ対）を抽出し、これを各ローカル回路１１のメモリ２１に獲得する。
【００２５】
こうしてメモリ２１に格納されたルールは、必要に応じて回路外部に読み出すことができる。図５は、ルール読み出し処理を示すフロー図である。同図に示すように、外部からローカル回路１１のアドレスを指定すると（Ｓ２００）、ｗｉｒｅｄ−ｏｒもしくはＯＲ論理回路で結合されている、図２に示される結合重みベクトル信号の信号線を通り、指定されたローカル回路１１の結合重みベクトルの内容を出力する（Ｓ２０１）。以上の操作によって、学習機能付データ生成回路１０は、学習モードで抽出されたルールを回路外部へ取り出す。
【００２６】
次に、学習機能付データ生成回路１０の実行モードにおける動作を説明する。図６は、実行モードにおける動作フロー図である。同図に示すように、実行モードでは、実行用の入力データを入力ベクトルｘとして提示すると（Ｓ３００）、入力ベクトルｘと、全てのローカル回路１１のメモリ２１に格納されている入力部結合重みベクトルｗｉとの間の距離ｄｉを、距離演算回路２２にて、次式（３）を用いて演算する（Ｓ３０１）。
【００２７】
【数３】
2008027176.tif 000005
【００２８】
距離ｄｉを示す距離信号はメンバシップ関数生成回路２３へと入力され、次式（４）を用いてファジィ類似度ｚが算出される（Ｓ３０２）。
【００２９】
【数４】
2008027176.tif 000006
【００３０】
図７は、メンバシップ関数生成回路２３のデジタルハードウェアアーキテクチャを示す図である。同図に示すように、メンバシップ関数生成回路２３は、メモリ３１、ビットシフト回路３２、ＮＯＲゲート３３を含んで構成される。
【００３１】
ｓｉはｉ番目のローカル回路１１で算出される上述したビットシフト回数であり、次式（５）で与えられる。ｒはメンバシップ関数の幅を表すパラメタ、ａは演算精度（ビット）を表すパラメタ、ｒ−ｌｏｇ２ａはビットシフト回数（符号３４）である。幅の広いメンバシップ関数が必要な場合は大きなｒを、幅の狭いメンバシップ関数が必要な場合、小さなｒを設定することで、様々なメンバシップ関数を生成することが出来る。例えばｒ＝  ４、ａ  ＝  ８の場合、メンバシップ関数の幅は１６となり、ｓｉはｄｉを右に１ビットシフトすることで算出することが出来る。ビットシフト回路３２は、距離演算回路２２で得られた距離信号に対して、メモリ３１に格納されたビットシフト回数（ｒ−ｌｏｇ２ａ）だけ、右ビットシフト操作を行うことでビットシフト回数ｓｉを算出する。
【００３２】
【数５】
2008027176.tif 000007
【００３３】
図８は、式（４）及び式（５）で生成されるメンバシップ関数の形状の一例（ｒ＝  ３  ，ａ＝  ８の場合）である。メンバシップ関数の出力値であるファジィ類似度ｚが２のべき乗である点が特徴的であり、これによりファジィ類似度ｚを出力部結合重みベクトルｕｊに乗算する演算を、出力ベクトルｕｊをビットシフト回数ｓｉだけ右ビットシフト操作する演算により代替することが可能となる。この結果、ハードウェアをコンパクトにし、かつ演算を高速化することが可能となる。
【００３４】
式（４）のｆｌａｇは、アクティブユニットかどうかを示すものである。ｆｌａｇ＝  １の場合はアクティブユニットとする。また、０の場合はアクティブユニットではないと判断され、その類似度を０とする。ｆｌａｇの値はメンバシップ関数生成回路２３においてビットシフト回路３２から出力されるビットシフト回数ｓの上位所定数のビットをＮＯＲゲート３３に入力することで得られる。具体的には、距離ｄｉを格納するためのレジスタのビット数をＤとすると、ｓｉの上位Ｄ−ｌｏｇ２ａビットをＮＯＲゲート３３に入力する。アクティブユニットの場合、ＮＯＲゲート３３の入力３５は全て０になるので、出力として１が得られる。ＮＯＲゲート３３の入力３５に１が１つでも含まれる場合、出力として０が得られる。これは、メンバシップ関数の幅の外（図７の場合はｓ＞８）に入力があるということを意味し、非アクティブなユニットであると判断される。本実施形態では、以上のように、ＮＯＲゲート３３を用いてアクティブユニットの判定を行う点が特徴的である。なお、ｓｉの下位ｌｏｇ２ａビットはメンバシップ関数生成回路３０から出力される。
【００３５】
図３に示すように、ファジィ類似度ｚと結合重みベクトルの出力部ｕとの積ｚｕは、ビットシフト回路２４により演算される。式（４）で、ｚが２の‐ｓｉ乗で表現されているため、ｚｕは、ｕをビットシフト回数ｓｉだけ右ビットシフト操作することで得ることが出来る。したがって、回路規模の大きい乗算器の代わりにビットシフト回路を用いることが出来るため、コンパクトなハードウェア化が可能となる。また、メンバシップ関数生成回路２３から出力されるビットシフト回数ｓｉはビットシフト回路２６にも入力され、ビットシフト回路２６では、ディジタル値１を右にｓｉビットシフトすることでファジィ類似度ｚを演算する。
【００３６】
コントローラ１４は、１番目のローカル回路１１から順に、ｚ及びｚｕの出力命令を送る。命令を受けたローカル回路１１は、セレクタ回路２５にてｆｌａｇの有無を確認し、ｆｌａｇがある場合はｚ及びｚｕを出力し、出力したという信号をコントローラ１４へ返す。ｆｌａｇが無い場合、出力の権利を次のローカル回路１１へ移す。出力の権利を受け取ったローカル回路１１は、出力の命令を受け取ったローカル回路１１と同様の動作を行う。重み付き平均回路１３へ向かうｚ及びｚｕの信号線はｗｉｒｅｄ−ｏｒもしくはＯＲゲートにて接続されている。これにより、出力を行ったローカル回路１１のｚ及びｚｕのみが重み付き平均演算回路１３へ送られる。
【００３７】
図９は、重み付き平均演算回路１３のデジタルハードウェアアーキテクチャを示す図である。同図のように、重み付き平均演算回路１３は、加算器４１、加算器４２、除算器４３を含んで構成される。重み付き平均演算回路１３を用いて、次式（６）により出力信号を生成する（Ｓ３０３）。すなわち、加算器４２により各ローカル回路１１から出力されるファジィ類似度ｚ（重み係数として用いられる。）の合計値Σｚが計算され、加算器４１により各ローカル回路１１から出力される出力結合重みベクトルに重み係数を乗じた値ｚｕの合計値Σｚｕが計算される。そして、除算器４３では、ΣｚｕをΣｚで割った値が算出され、これが出力される。
【００３８】
【数６】
2008027176.tif 000008
【００３９】
式（６）は、アクティブユニットのみを用いて重み付き平均演算を行うことを意味する。
すなわち、同式（６）において、Ｃはアクティブユニットの集合を示しており、非アクティブユニットをスキップし、アクティブユニットのみで、重み付き平均演算を行う点が特徴的である。通常、競合層ユニットの数に比べ、アクティブユニットの数は非常に少ない。したがって、従来の自己組織化関係ネットワークではＮ回の積和演算が必要であったのに対し、本実施形態によりＣ回の積和演算で重み付き平均が実現できるので、大幅な演算量削減が可能となる。
【００４０】
以上の操作によって、学習機能付データ生成回路１０は、入力信号から出力信号を生成する。
【００４１】
以上の学習機能付データ生成回路１０によれば、自己組織化マップに関する学習及びデータ生成を高速かつコンパクトに実現可能であり、例えば、ロボットビジョンの処理などのような高速性とデバイスの小型化が要求される応用の実現が可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係る学習機能付データ生成回路によりシミュレートされる自己組織化関係ネットワークを示す概念図である。
【図２】本発明の実施形態に係る学習機能付データ生成回路のデジタルハードウェアアーキテクチャを示す図である。
【図３】ローカル回路のデジタルハードウェアアーキテクチャを示す図である。
【図４】本発明の実施形態に係る学習機能付データ生成回路の学習モードにおける動作フロー図である。
【図５】本発明の実施形態に係る学習機能付データ生成回路のルール取り出し処理を示すフロー図である。
【図６】本発明の実施形態に係る学習機能付データ生成回路の実行モードにおける動作フロー図である。
【図７】メンバシップ関数生成回路のデジタルハードウェアアーキテクチャを示す図である。
【図８】メンバシップ関数生成回路にて得られるメンバシップ関数の形状を示す図である。
【図９】重み付き平均演算回路のデジタルハードウェアアーキテクチャを示す図である。
【符号の説明】
【００４３】
１０  学習機能付データ生成回路、１１  ローカル回路、１２  勝者決定回路、１３  重み付き平均演算回路、１４  コントローラ、２１  メモリ、２２  距離演算回路、２３  メンバシップ関数生成回路、２４，２６  ビットシフト回路、２５  セレクタ回路、３１  メモリ、３２  ビットシフト回路、３３  ＮＯＲゲート、４１，４２  加算器、４３  除算器。
【図１】
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【図２】
2008027176.tif 000010
【図３】
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【図４】
2008027176.tif 000012
【図５】
2008027176.tif 000013
【図６】
2008027176.tif 000014
【図７】
2008027176.tif 000015
【図８】
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【図９】
2008027176.tif 000017