(57)【要約】【課題】  液晶表示装置の縦スミアを容易に抑制する。【解決手段】  複数本の走査信号線と、複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを有する表示パネルを備える表示装置であって、前記複数個の画素電極のうちの、ある１つの画素電極が配置された領域において当該画素電極を挟んで隣接する２本の映像信号線の間隙が、前記ある１つの画素電極とは異なる別の１つの画素電極が配置された領域において当該画素電極を挟んで隣接する２本の映像信号線の間隙よりも広い場合に、前記ある１つの画素電極の幅が、前記別の１つの画素電極の幅よりも広い表示装置。【選択図】        図７（ｄ）
2008216475.tif 000002
【特許請求の範囲】
【請求項１】
複数本の走査信号線と、複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを有する表示パネルを備える表示装置であって、
前記複数個の画素電極のうちの、ある１つの画素電極が配置された領域において当該画素電極を挟んで隣接する２本の映像信号線の間隙が、前記ある１つの画素電極とは異なる別の１つの画素電極が配置された領域において当該画素電極を挟んで隣接する２本の映像信号線の間隙よりも広い場合に、
前記ある１つの画素電極の前記映像信号線の前記間隙の方向の寸法が、前記別の１つの画素電極の前記映像信号線の前記間隙の方向の寸法よりも広いことを特徴とする表示装置。
【請求項２】
前記ある１つの画素電極と前記２本の映像信号線のうちの一方の映像信号線との間隙と、前記ある１つの画素電極と前記２本の映像信号線のうちの他方の映像信号線との間隙とが概ね等しく、
前記別の１つの画素電極と前記２本の映像信号線のうちの一方の映像信号線との間隙と、前記別の１つの画素電極と前記２本の映像信号線のうちの他方の映像信号線との間隙とが概ね等しく、かつ、
前記ある１つの画素電極と前記２本の映像信号線のうちの前記一方の映像信号線との間隙と、前記別の１つの画素電極と前記２本の映像信号線のうちの前記一方の映像信号線との間隙とが概ね等しく、
前記ある１つの画素電極と前記２本の映像信号線のうちの前記他方の映像信号線との間隙と、前記別の１つの画素電極と前記２本の映像信号線のうちの前記他方の映像信号線との間隙が概ね等しいことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記マトリクス状に配置された前記複数個の画素電極のうちの、２つの最も離れた画素電極の距離をＬＤＡ、前記距離ＬＤＡだけ離れた２箇所において前記画素電極の前記映像信号線の前記間隙の方向の寸法に生じるエッチング量の差をσとし、
前記ある１つの画素電極の、前記映像信号線の前記間隙の方向の寸法をＰＸＷとし、
あらかじめ定められた前記ある１つの画素電極と前記映像信号線との間隙をＤＰＧｍｉｎとしたときに、
前記ある１つの画素電極と、前記２本の映像信号線のうちの前記一方の映像信号線との間隙ＤＰＧＬと、前記２本の映像信号線のうちの前記他方の映像信号線との間隙ＤＰＧＲとの関係が、下記（式１）乃至（式３）を満たすことを特徴とする請求項１または請求項２に記載の表示装置。
【数１】
2008216475.tif 000005
【請求項４】
前記表示パネルは、２枚の基板の間に液晶を封入した液晶表示パネルであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示装置。
【請求項５】
絶縁基板の表面に、複数本の走査信号線、複数本の映像信号線、複数個のＴＦＴ、および複数個の画素電極を形成する表示装置の製造方法であって、
前記複数個の画素電極を形成する工程は、前記複数本の映像信号線を形成する工程よりも後であり、かつ、導電膜を成膜する工程と、前記導電膜の上に感光性レジストを形成する工程と、あらかじめ定められた寸法データを用いて前記感光性レジストを露光する工程と、露光した前記感光性レジストを現像する工程と、現像して得られた前記感光性レジストをマスクにして前記導電膜をエッチングする工程とを有し、
前記複数本の映像信号線を形成する工程と、前記複数個の画素電極を形成する工程との間に、
前記絶縁基板の上に形成された前記映像信号線の位置および線幅を測定する第１の工程と、
前記第１の工程における測定結果に基づいて、前記あらかじめ定められた前記寸法データのうちの、前記複数個の画素電極の形成位置または寸法、あるいは両方を補正する第２の工程とを有し、
前記第２の工程において、前記寸法データが補正された場合、前記感光性レジストを露光する工程は、前記補正された前記寸法データを用いて前記感光性レジストを露光することを特徴とする表示装置の製造方法。
【請求項６】
前記感光性レジストを露光する工程は、前記感光性レジストが形成された領域を多数個の微小領域に分割し、
前記あらかじめ定められた前記寸法データ、または前記補正された前記寸法データに基づいて、前記多数個の微小領域を露光する微小領域と露光しない微小領域とに振り分けた後、
前記露光する微小領域を順次または一括して露光することを特徴とする請求項５に記載の表示装置の製造方法。
【請求項７】
前記第２の工程は、各画素電極を形成する領域において前記画素電極を挟んで隣接する２本の映像信号線の位置および線幅に基づいて、前記画素電極と前記２本の映像信号線のうちの一方の映像信号線との間隙と、前記画素電極と前記２本の映像信号線のうちの他方の映像信号線との間隙とが同じ値になり、かつ、
前記各画素電極と前記２本の映像信号線のうちの前記一方の映像信号線との間隙同士、および前記各画素電極と前記２本の映像信号線のうちの前記他方の映像信号線との間隙同士がそれぞれ同じ値になるように前記寸法データを補正することを特徴とする請求項５または請求項６に記載の表示装置の製造方法。
【請求項８】
前記第１の工程は、前記複数個の画素電極が形成される領域を、前記画素電極の数よりも少ない数の小領域に分割し、
１つの小領域に属する複数の前記画素電極が形成される領域における映像信号線の位置および線幅は、前記１つの小領域の代表点における映像信号線の位置および線幅から見積もることを特徴とする請求項５乃至請求項７のいずれか１項に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置の製造方法に関し、特に、液晶表示装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、表示装置には、２枚の基板の間に液晶を封入した液晶表示パネルを備える液晶表示装置がある。また、前記液晶表示装置には、アクティブマトリクス型と呼ばれるものがある。
【０００３】
アクティブマトリクス型の液晶表示装置は、前記液晶表示パネルに、複数本の走査信号線と、複数本の映像信号線と、複数個のアクティブ素子と、複数個の画素電極と、対向電極とを有し、前記アクティブ素子および前記複数個の画素電極がマトリクス状に配置されている。一般的なアクティブマトリクス型の液晶表示装置では、前記アクティブ素子として、ＭＩＳ構造（ＭＯＳ構造を含む）のＴＦＴを用いている。
【０００４】
また、前記液晶表示パネルにおいて、前記走査信号線、前記映像信号線、前記ＴＦＴ、前記画素電極は、前記２枚の基板のうちの一方の基板（ＴＦＴ基板）に形成されている。このとき、画素電極は、隣接する２本の走査信号線と、隣接する２本の映像信号線とで囲まれる領域に配置され、前記ＴＦＴのソースまたはドレインのいずれか一方に接続されている。また、前記ＴＦＴのゲートは走査信号線に接続されており、前記ＴＦＴのソースまたはドレインのうちの前記画素電極が接続していないほうは映像信号線に接続されている。
【０００５】
また、前記液晶表示パネルにおいて、前記画素電極と前記対向電極は、前記液晶を駆動させるための電極であり、前記対向電極は、前記ＴＦＴ基板に形成されている場合もあるし、前記２枚の基板のうちの他方の基板（対向基板）に形成されている場合もある。
【０００６】
ところで、前記ＴＦＴ基板では、前記画素電極と、前記画素電極を挟んで隣接する２本の映像信号線とは、一般に、絶縁層を介して形成されている。そのため、前記画素電極と前記２本の映像信号線との間には寄生容量（配線容量と呼ぶこともある）が形成される。
【０００７】
ＴＦＴ基板を製造するときには、前記画素電極と前記画素電極の左側にある映像信号線との間に形成される寄生容量の値と、前記画素電極と前記画素電極の右側にある映像信号線との間に形成される寄生容量の値とがほぼ同じ値になるように画素電極を形成しているが、たとえば、映像信号線ＤＬの形成位置がずれて、前記２つの寄生容量の値が異なる値になることがある。このように１つの画素電極の左右に形成される２つの寄生容量の値が異なる値になると、たとえば、前記画素電極の電位が変動して縦スミアと呼ばれる現象が発生する。そのため、従来のＴＦＴ基板の製造方法では、たとえば、１つの画素電極の左右に形成される２つの寄生容量の値の違いが前記画素電極の電位の変動に影響を与えないような厚さまで、映像信号線ＤＬと画素電極ＰＸとの間に介在する絶縁層を厚くしている。
【０００８】
また、従来の液晶表示パネルでは、前記縦スミアを抑制する方法として、たとえば、シールド電極を形成する方法が提案されている。このシールド電極を形成する方法には、前記対向基板に、映像信号線ＤＬと重畳するシールド電極を形成する方法（たとえば、特許文献１を参照。）や、前記ＴＦＴ基板の映像信号線と画素電極との間に、シールド電極を形成する方法（たとえば、特許文献２を参照。）がある。
【特許文献１】特開２００４−２１３０３１号公報
【特許文献２】特開２００３−１７７４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記液晶表示パネルにおける前記縦スミアを抑制するために、前記対向基板にシールド電極を形成する方法は、前記対向基板を形成するときに、たとえば、表示領域を画素毎に分割する遮光膜やカラーフィルタを形成する工程、対向電極を形成する工程などの他に、前記シールド電極を形成する工程が必要になる。すなわち、前記対向基板を形成するために必要な工程の数が増えるので、前記対向基板の製造にかかる時間が長くなるとともに、製造コストが上昇するという問題がある。
【００１０】
また、前記ＴＦＴ基板の映像信号線と画素電極との間に、シールド電極を形成する方法は、たとえば、走査信号線を形成する工程において、走査信号線とともにシールド電極を形成している。そのため、たとえば、ＴＦＴ基板と対向基板を重ねたときに位置ずれが生じると、開口率が低下し、液晶表示パネル（表示装置）の輝度が低下するという問題がある。
【００１１】
本発明の目的は、たとえば、液晶表示装置の縦スミアを容易に抑制することが可能な技術を提供することにある。
【００１２】
本発明の目的は、たとえば、液晶表示装置の縦スミアを容易に抑制するとともに開口率の低下を防ぐことが可能な技術を提供することにある。
【００１３】
本発明の他の目的は、たとえば、液晶表示装置の縦スミアを抑制できるＴＦＴ基板を容易に製造することが可能な技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００１６】
（１）複数本の走査信号線と、複数本の映像信号線と、マトリクス状に配置された複数個のＴＦＴおよび複数個の画素電極とを有する表示パネルを備える表示装置であって、前記複数個の画素電極のうちの、ある１つの画素電極が配置された領域において当該画素電極を挟んで隣接する２本の映像信号線の間隙が、前記ある１つの画素電極とは異なる別の１つの画素電極が配置された領域において当該画素電極を挟んで隣接する２本の映像信号線の間隙よりも広い場合に、前記ある１つの画素電極の前記映像信号線の前記間隙の方向の寸法が、前記別の１つの画素電極の前記映像信号線の前記間隙の方向の寸法よりも広い表示装置。
【００１７】
（２）前記（１）の表示装置において、前記ある１つの画素電極と前記２本の映像信号線のうちの一方の映像信号線との間隙と、前記ある１つの画素電極と前記２本の映像信号線のうちの他方の映像信号線との間隙とが概ね等しく、前記別の１つの画素電極と前記２本の映像信号線のうちの一方の映像信号線との間隙と、前記別の１つの画素電極と前記２本の映像信号線のうちの他方の映像信号線との間隙とが概ね等しく、前記ある１つの画素電極と前記２本の映像信号線のうちの前記一方の映像信号線との間隙と、前記別の１つの画素電極と前記２本の映像信号線のうちの前記一方の映像信号線との間隙とが概ね等しく、前記ある１つの画素電極と前記２本の映像信号線のうちの前記他方の映像信号線との間隙と、前記別の１つの画素電極と前記２本の映像信号線のうちの前記他方の映像信号線との間隙が概ね等しい表示装置。
【００１８】
（３）前記（１）または（２）の表示装置において、前記マトリクス状に配置された前記複数個の画素電極のうちの、２つの最も離れた画素電極の距離をＬＤＡ、前記距離ＬＤＡだけ離れた２箇所において前記画素電極の前記映像信号線の前記間隙の方向の寸法に生じるエッチング量の差をσとし、前記ある１つの画素電極の、前記映像信号線の前記間隙の方向の寸法をＰＸＷとし、あらかじめ定められた前記ある１つの画素電極と前記映像信号線との間隙をＤＰＧｍｉｎとしたときに、前記ある１つの画素電極と、前記２本の映像信号線のうちの前記一方の映像信号線との間隙ＤＰＧＬと、前記２本の映像信号線のうちの前記他方の映像信号線との間隙ＤＰＧＲとの関係が、下記（式１）乃至（式３）を満たす表示装置。
【００１９】
【数２】
2008216475.tif 000003
【００２０】
（４）前記（１）乃至（３）のいずれかの表示装置において、前記表示パネルは、２枚の基板の間に液晶を封入した液晶表示パネルである表示装置。
【００２１】
（５）絶縁基板の表面に、複数本の走査信号線、複数本の映像信号線、複数個のＴＦＴ、および複数個の画素電極を形成する表示装置の製造方法であって、前記複数個の画素電極を形成する工程は、前記複数本の映像信号線を形成する工程よりも後であり、かつ、導電膜を成膜する工程と、前記導電膜の上に感光性レジストを形成する工程と、あらかじめ定められた寸法データを用いて前記感光性レジストを露光する工程と、露光した前記感光性レジストを現像する工程と、現像して得られた前記感光性レジストをマスクにして前記導電膜をエッチングする工程とを有し、前記複数本の映像信号線を形成する工程と、前記複数個の画素電極を形成する工程との間に、前記絶縁基板の上に形成された前記映像信号線の位置および線幅を測定する第１の工程と、前記第１の工程における測定結果に基づいて、前記あらかじめ定められた前記寸法データのうちの、前記複数個の画素電極の形成位置または寸法、あるいは両方を補正する第２の工程とを有し、前記第２の工程において、前記寸法データが補正された場合、前記感光性レジストを露光する工程は、前記補正された前記寸法データを用いて前記感光性レジストを露光する表示装置の製造方法。
【００２２】
（６）前記（５）の表示装置の製造方法において、前記感光性レジストを露光する工程は、前記感光性レジストが形成された領域を多数個の微小領域に分割し、前記あらかじめ定められた前記寸法データ、または前記補正された前記寸法データに基づいて、前記多数個の微小領域を露光する微小領域と露光しない微小領域とに振り分けた後、前記露光する微小領域を順次または一括して露光する表示装置の製造方法。
【００２３】
（７）前記（５）または（６）の表示装置の製造方法において、前記第２の工程は、各画素電極を形成する領域において前記画素電極を挟んで隣接する２本の映像信号線の位置および線幅に基づいて、前記画素電極と前記２本の映像信号線のうちの一方の映像信号線との間隙と、前記画素電極と前記２本の映像信号線のうちの他方の映像信号線との間隙とが同じ値になり、かつ、前記各画素電極と前記２本の映像信号線のうちの前記一方の映像信号線との間隙同士、および前記各画素電極と前記２本の映像信号線のうちの前記他方の映像信号線との間隙同士がそれぞれ同じ値になるように前記寸法データを補正する表示装置の製造方法。
【００２４】
（８）前記（５）乃至（７）のいずれかの表示装置の製造方法において、前記第１の工程は、前記複数個の画素電極が形成される領域を、前記画素電極の数よりも少ない数の小領域に分割し、１つの小領域に属する複数の前記画素電極が形成される領域における映像信号線の位置および線幅は、前記１つの小領域の代表点における映像信号線の位置および線幅から見積もる表示装置の製造方法。
【発明の効果】
【００２５】
本発明によれば、画素電極と前記画素電極の左側にある映像信号線との間に形成される寄生容量の値と、画素電極と前記画素電極の右側にある映像信号線との間に形成される寄生容量の値とをほぼ同じ値にすることができ、縦スミアを容易に抑制することができる。
【００２６】
また、本発明によれば、画素電極の形成位置や寸法を補正することで縦スミアを抑制するので、開口率の低下を防ぐことができる。
【００２７】
またさらに、本発明によれば、液晶表示装置の縦スミアを抑制できるＴＦＴ基板を容易に製造することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００２９】
図１（ａ）は、本発明にかかわる液晶表示装置の概略構成の一例を示す模式図である。図１（ｂ）は、図１（ａ）に示した液晶表示パネルにおける１画素の回路構成の一例を示す模式回路図である。
【００３０】
本発明は、たとえば、アクティブマトリクス型のＴＦＴ液晶表示装置に適用することができる。アクティブマトリクス型のＴＦＴ液晶表示装置は、たとえば、図１（ａ）に示すように、液晶表示パネル１と、データドライバ２と、ゲートドライバ３とを有する。なお、図１（ａ）では省略しているが、ＴＦＴ液晶表示装置は、これらのほかに、たとえば、データドライバ２やゲートドライバ３の動作を制御する制御回路などを有する。また、透過型または半透過型のＴＦＴ液晶表示装置の場合、バックライトユニット（光源）も有する。
【００３１】
液晶表示パネル１は、複数本の走査信号線ＧＬおよび複数本の映像信号線ＤＬと、表示領域ＤＡにマトリクス状に配置された多数個のアクティブ素子（スイッチング素子と呼ぶこともある）とを有する。走査信号線ＧＬと映像信号線ＤＬは、絶縁層を介して形成されており、１本の映像信号線ＤＬは、前記絶縁層を介して複数本の走査信号線ＧＬと立体的に交差している。また、液晶表示パネル１において、前記アクティブ素子は、ＭＩＳ構造（ＭＯＳ構造を含む）のＴＦＴである。
【００３２】
液晶表示パネル１の表示領域ＤＡは、走査信号線ＧＬの延在方向および映像信号線ＤＬの延在方向に配置された多数個の画素により構成されており、１つの画素が占める領域は、隣接する２本の走査信号線ＧＬと隣接する２本の映像信号線ＤＬとで囲まれる領域に相当する。
【００３３】
前記アクティブ素子として用いるＴＦＴが、１つの画素に対して１個の割合で配置される場合、隣接する２本の走査信号線ＧＬｎ，ＧＬｎ＋１（ｎは１より大きい整数）と、隣接する２本の映像信号線ＤＬｍ，ＤＬｍ＋１（ｍは１より大きい整数）とで囲まれる領域（画素）に対して配置されるＴＦＴは、たとえば、図１（ｂ）に示すように、ゲート（Ｇ）が走査信号線ＧＬｎ＋１に接続し、ドレイン（Ｄ）が映像信号線ＤＬｍに接続している。またこのとき、ＴＦＴのソース（Ｓ）は、隣接する２本の走査信号線ＧＬｎ，ＧＬｎ＋１と、隣接する２本の映像信号線ＤＬｍ，ＤＬｍ＋１とで囲まれる領域に配置された画素電極ＰＸに接続している。画素電極ＰＸは、対向電極ＣＴ（共通電極と呼ぶこともある）および液晶ＬＣと画素容量（液晶容量と呼ぶこともある）ＣＬＣを形成している。
【００３４】
なお、本明細書では、ＴＦＴのドレイン（Ｄ）とソース（Ｓ）について、映像信号線ＤＬに接続しているほうをドレイン（Ｄ）と呼び、画素電極ＰＸに接続しているほうをソース（Ｓ）と呼んでいるが、この逆、すなわち、映像信号線ＤＬに接続しているほうをソース（Ｓ）と呼び、画素電極ＰＸに接続しているほうをドレイン（Ｄ）と呼ぶこともある。
【００３５】
また、隣接する２本の走査信号線ＧＬｎ，ＧＬｎ＋１と、隣接する２本の映像信号線ＤＬｍ，ＤＬｍとで囲まれる領域（画素）に対して配置されるＴＦＴのゲートは、走査信号線ＧＬｎに接続していることもある。同様に、隣接する２本の走査信号線ＧＬｎ，ＧＬｎ＋１と、隣接する２本の映像信号線ＤＬｍ，ＤＬｍとで囲まれる領域（画素）に対して配置されるＴＦＴのドレインは、映像信号線ＤＬｍ＋１に接続していることもある。
【００３６】
図２（ａ）は、液晶表示パネルの概略構成の一例を示す模式平面図である。図２（ｂ）は、図２（ａ）のＡ−Ａ'線における模式断面図である。
【００３７】
液晶表示パネル１は、たとえば、図２（ａ）および図２（ｂ）に示すように、ＴＦＴ基板１０１および対向基板１０２と呼ばれる一対の基板の間に液晶ＬＣが封入されている。このとき、ＴＦＴ基板１０１と対向基板１０２とは、表示領域ＤＡを囲む環状のシール材１０３で接着されており、液晶ＬＣは、ＴＦＴ基板１０１および対向基板１０２ならびにシール材１０３で囲まれた空間に封入されている。
【００３８】
また、液晶表示パネル１が透過型または半透過型の場合、ＴＦＴ基板１０１および対向基板１０２の外側を向いた面のそれぞれに、たとえば、偏光板１０４Ａ，１０４Ｂが設けられている。またこのとき、たとえば、ＴＦＴ基板１０１と偏光板１０４Ａとの間、および対向基板１０２と偏光板１０４Ｂとの間には、それぞれ、１層または複数層の位相差板が設けられていることもある。
【００３９】
また、液晶表示パネル１が反射型の場合は、一般に、ＴＦＴ基板１０１側の偏光板１０４Ａや位相差板は不要である。
【００４０】
図３（ａ）は、液晶表示パネルのＴＦＴ基板における１画素の構成の一例を示す模式平面図である。図３（ｂ）は、図３（ａ）のＢ−Ｂ'線における模式断面図である。図３（ｃ）は、図３（ａ）のＣ−Ｃ'線における模式断面図である。
【００４１】
液晶表示パネル１が透過型であり、かつ、ＴＮ方式またはＶＡ方式などの縦電界駆動方式の場合、ＴＦＴ基板１０１には、図１（ａ）および図１（ｂ）に示した構成のうちの、走査信号線ＧＬ、映像信号線ＤＬ、アクティブ素子として用いるＴＦＴ、画素電極ＰＸが形成されている。
【００４２】
このとき、ＴＦＴ基板１０１における１画素の構成は、たとえば、図３（ａ）乃至図３（ｃ）に示したような構成になっており、ガラス基板などの絶縁基板ＳＵＢの表面に走査信号線ＧＬ（ＧＬｎ，ＧＬｎ＋１）と、第１の絶縁層ＰＡＳ１と、半導体層ＳＣと、映像信号線ＤＬ（ＤＬｍ，ＤＬｍ＋１）およびドレイン電極ＳＤ１ならびにソース電極ＳＤ２と、第２の絶縁層ＰＡＳ２と、画素電極ＰＸとが積層している。また、画素電極ＰＸは、スルーホールＴＨによりソース電極ＳＤ２に接続している。
【００４３】
走査信号線ＧＬ（ＧＬｎ，ＧＬｎ＋１）は、たとえば、アルミニウムなどの金属からなる第１の導電膜をエッチングして形成された導電層である。
【００４４】
走査信号線ＧＬの上に、第１の絶縁層ＰＡＳ１を介して設けられた半導体層ＳＣは、たとえば、アモルファスシリコンからなる半導体膜をエッチングして形成された半導体層であり、ＴＦＴの半導体層として機能する。このとき、半導体層ＳＣは、ドレイン領域、ソース領域、およびチャネル領域の３つの領域を有する。また、第１の絶縁層ＰＡＳ１は、たとえば、シリコン酸化膜で形成された絶縁層であり、ＴＦＴのゲート絶縁膜としての機能を有する。
【００４５】
映像信号線ＤＬ（ＤＬｍ，ＤＬｍ＋１）およびドレイン電極ＳＤ１ならびにソース電極ＳＤ２は、たとえば、アルミニウムなどの金属からなる第２の導電膜をエッチングして形成された導電層である。このとき、ドレイン電極ＳＤ１は、たとえば、映像信号線ＤＬと一体形成される。またこのとき、ドレイン電極ＳＤ１は、半導体層ＳＣのドレイン領域に接しており、ソース電極ＳＤ２は、半導体層ＳＣのソース領域に接している。
【００４６】
映像信号線ＤＬなどが形成された面の上に、第２の絶縁層ＰＡＳ２を介して設けられた画素電極ＰＸは、たとえば、ＩＴＯなどの光透過性が高い導電体からなる第３の導電膜をエッチングして形成された導電層であり、第２の絶縁層ＰＡＳ２に形成されたスルーホールＴＨによりソース電極ＳＤ２に接続している。また、画素電極ＰＸは、たとえば、２本の隣接する走査信号線ＧＬｎ，ＧＬｎ＋１のうちの、当該画素電極ＰＸに接続しているソース電極ＳＤ２を有するＴＦＴのゲートが接続していないほうの走査信号線ＧＬｎと平面でみて重なる部分を有する。このとき、画素電極ＰＸと走査信号線ＧＬｎとが平面でみて重なる領域には、保持容量（補助容量と呼ぶこともある）が形成される。
【００４７】
なお、前記平面とは、図３（ａ）に示した平面、すなわちＴＦＴ基板１０１（液晶表示パネル１）を観察者側からみたときの平面である。また、本明細書の説明におけるその他の平面についても、図３（ａ）に示した平面、すなわちＴＦＴ基板１０１（液晶表示パネル１）を観察者側からみたときの平面である。
【００４８】
また、このようなＴＦＴ基板１０１を有する液晶表示パネル１では、たとえば、図３（ｃ）に示すように、画素電極ＰＸと映像信号線ＤＬｍとの間に寄生容量ＣｄｓＬが形成され、画素電極ＰＸと映像信号線ＤＬｍ＋１との間に寄生容量ＣｄｓＲが形成される。
【００４９】
また、図３（ｂ）および図３（ｃ）では省略しているが、画素電極ＰＸが形成された面の上には、たとえば、配向膜が形成されており、ＴＦＴ基板１０１は、前記配向膜が形成された面が、液晶ＬＣを介して対向基板１０２に対向している。
【００５０】
また、詳細な説明は省略するが、対向基板１０２は、たとえば、ガラス基板などの絶縁基板の表面に、表示領域ＤＡを画素毎の領域に分割する遮光膜と、カラーフィルタと、対向電極ＣＴと、配向膜とが形成されている。
【００５１】
以下、１画素の構成が図３（ａ）乃至図３（ｃ）に示したような構成のＴＦＴ基板１０１を例に挙げ、本発明の実施例を説明する。
【実施例】
【００５２】
図４および図５（ａ）乃至図５（ｃ）は、本発明による一実施例のＴＦＴ基板の製造方法を説明するための模式図である。
図４は、本実施例のＴＦＴ基板の製造方法の概要を説明するための模式平面図である。図５（ａ）は、本実施例のＴＦＴ基板の製造手順の一例を説明するための模式フロー図である。図５（ｂ）は、映像信号線の位置および線幅の測定方法を説明するための模式平面図である。図５（ｃ）は、画素電極の寸法データの形式の一例を説明するための模式平面図である。
【００５３】
１画素の構成が図３（ａ）乃至図３（ｃ）に示したような構成のＴＦＴ基板１０１において、隣接する２本の走査信号線ＧＬｎ，ＧＬｎ＋１と隣接する２本の映像信号線ＤＬｍ，ＤＬｍ＋１とで囲まれる領域に配置する画素電極ＰＸは、通常、画素電極ＰＸと映像信号線ＤＬｍとの間に形成される寄生容量ＣｄｓＬの値と、画素電極ＰＸと映像信号線ＤＬｍ＋１との間に形成される寄生容量ＣｄｓＲの値とがほぼ同じ値になるように配置される。すなわち、隣接する２本の映像信号線ＤＬｍ，ＤＬｍ＋１の間に配置する画素電極ＰＸは、たとえば、図４に示すように、画素電極ＰＸと映像信号線ＤＬｍとの間隙ＤＰＧＬと、画素電極ＰＸと映像信号線ＤＬｍ＋１との間隙ＤＰＧＲとがほぼ同じ値になるような位置に形成される。
【００５４】
なお、画素電極ＰＸと映像信号線ＤＬｍとの間隙ＤＰＧＬは、平面で見たときの画素電極ＰＸと映像信号線ＤＬｍとの距離であり、画素電極ＰＸの映像信号線ＤＬｍに対向する辺ＰＸＳＬのｘ方向の位置ＸＰＸＬと、映像信号線ＤＬｍの映像信号線ＤＬｍ＋１に対向する辺ＤＬＳＬとの差ＸＰＸＬ−ＸＤＬＬに相当する。同様に、画素電極ＰＸと映像信号線ＤＬｍとの間隙ＤＰＧＲは、平面で見たときの画素電極ＰＸと映像信号線ＤＬｍ＋１との距離であり、映像信号線ＤＬｍ＋１の映像信号線ＤＬｍに対向する辺ＤＬＳＲと、画素電極ＰＸの映像信号線ＤＬｍ＋１に対向する辺ＰＸＳＲのｘ方向の位置ＸＰＸＲとの差ＸＤＬＲ−ＸＰＸＲに相当する。
【００５５】
しかしながら、従来のＴＦＴ基板１０１の製造方法では、たとえば、形成された映像信号線ＤＬ（ＤＬｍ，ＤＬｍ＋１）のｘ方向の位置がずれて、画素電極ＰＸと映像信号線ＤＬｍとの間隙ＤＰＧＬと、画素電極ＰＸと映像信号線ＤＬｍ＋１との間隙ＤＰＧＲとが異なる値になることがある。また、たとえば、形成された映像信号線ＤＬの幅（ｘ方向の寸法）にばらつきが生じ、たとえば、ある画素における間隙ＤＰＧＬ（ＤＰＧＲ）と、別の画素における間隙ＤＰＧＬ（ＤＰＧＲ）とが異なる値になることもある。
【００５６】
本実施例のＴＦＴ基板１０１の製造方法は、上記のような映像信号線ＤＬの形成位置のずれや、幅のばらつきが生じても、１つの画素における前記２つの間隙ＤＰＧＬ，ＤＰＧＲがほぼ同じ値になり、かつ、すべての画素における前記間隙ＤＰＧＬ（ＤＰＧＲ）もほぼ同じ値になるようにすることが可能な製造方法である。
【００５７】
本実施例のＴＦＴ基板１０１の製造方法では、たとえば、図５（ａ）に示すように、まず、ガラス基板などの絶縁基板ＳＵＢの表面に走査信号線ＧＬを形成する（ステップ４０１）。ステップ４０１は、従来のＴＦＴ基板１０１の製造方法において走査信号線ＧＬを形成する工程と同じ手順でよいので、詳細な説明は省略する。
【００５８】
次に、第１の絶縁層ＰＡＳ１および半導体層ＳＣを形成する（ステップ４０２）。ステップ４０２は、従来のＴＦＴ基板１０１の製造方法において第１の絶縁層ＰＡＳ１および半導体層ＳＣを形成する工程と同じ手順でよいので、詳細な説明は省略する。
【００５９】
次に、映像信号線ＤＬ（ドレイン電極ＳＤ１を含む）およびソース電極ＳＤ２を形成する（ステップ４０３）。ステップ４０３は、従来のＴＦＴ基板１０１の製造方法において映像信号線ＤＬおよびソース電極ＳＤ２を形成する工程と同じ手順でよいので、詳細な説明は省略する。
【００６０】
次に、ステップ４０３で絶縁基板ＳＵＢの上に形成された映像信号線ＤＬの位置および線幅を測定する（ステップ４０４）。ステップ４０４では、たとえば、図５（ｂ）に示すように、各映像信号線ＤＬ（ＤＬｍ，ＤＬｍ＋１）の中心線Ｍのｘ方向の位置および幅（ｘ方向の寸法）を測定する。また、この測定の結果から、各画素における映像信号線ＤＬｍの辺ＤＬＳＬのｘ方向の位置ＸＤＬＬおよび映像信号線ＤＬｍ＋１の辺ＤＬＳＲのｘ方向の位置ＸＤＬＲを求める。
【００６１】
次に、第２の絶縁層ＰＡＳ２を形成する（ステップ４０５）。ステップ４０５は、従来のＴＦＴ基板１０１の製造方法において第２の絶縁膜ＰＡＳ２を形成する工程と同じ手順でよいので、詳細な説明は省略する。
【００６２】
次に、ステップ４０４の測定結果に基づいて、画素電極ＰＸの寸法データを編集し、更新する（ステップ４０６）。ステップ４０６では、たとえば、まず、設計時の寸法データにおける画素電極ＰＸの辺ＰＸＳＬのｘ方向の位置ＸＰＸＬとステップ４０４で求めた映像信号線ＤＬｍの辺ＤＬＳＬのｘ方向の位置ＸＤＬＬとの差の絶対値（間隙）ＤＰＧＬ’と、設計時の寸法データにおける間隙ＤＧＰＬとを比較する。そして、前記２つの間隙ＤＰＧＬ’，ＤＰＧＬの差の絶対値があらかじめ定められた第１の値よりも大きい、またはあらかじめ定められた第２の値（第１の値よりも小さい値）よりも小さい場合は、設計時の寸法データにおける画素電極ＰＸの辺ＰＸＳＬのｘ方向の位置ＸＰＸＬを編集（補正）する。
【００６３】
また、ステップ４０６では、同様に、設計時の寸法データにおける画素電極ＰＸの辺ＰＸＳＲのｘ方向の位置ＸＰＸＲとステップ４０４で求めた映像信号線ＤＬｍ＋１の辺ＤＬＳＲのｘ方向の位置ＸＤＬＲとの差の絶対値（間隙）ＤＰＧＲ’と、設計時の寸法データにおける間隙ＤＧＰＲとを比較する。そして、前記２つの間隙ＤＰＧＲ’，ＤＰＧＲの差の絶対値があらかじめ定められた第１の値よりも大きい、またはあらかじめ定められた第２の値（第１の値よりも小さい値）よりも小さい場合は、設計時の寸法データにおける画素電極ＰＸの辺ＰＸＳＲのｘ方向の位置ＸＰＸＲを編集（補正）する。
【００６４】
また、本実施例のＴＦＴ基板１０１の製造方法において、画素電極ＰＸの寸法データは、たとえば、図５（ｃ）に示すようなパラメータで定義することが望ましい。すなわち、１つの画素電極ＰＸを、長方形の第１の領域ＰＸａと、台形の第２の領域ＰＸｂとの組み合わせで表現する。このとき、第１の領域ＰＸａの寸法および位置は、たとえば、左上の頂点のｘｙ座標（ｘａ，ｙａ）と、ｘ方向の寸法ＰＬｘａと、ｙ方向の寸法ＰＬｙａの４つの数値で表現される。また、第２の領域ＰＸｂの寸法および位置は、たとえば、左上の頂点のｘｙ座標（ｘｂ１，ｙｂ１）と、左下の頂点のｘｙ座標（ｘｂ２，ｙｂ２）と、上底のｘ方向の寸法ＰＬｘｂ１と、下底のｘ方向の寸法ＰＬｘｂ２の６つの数値で表現される。そのため、画素電極ＰＸの辺ＰＸＳＬ，ＰＸＳＲのｘ方向の位置を編集（補正）するときには、第１の領域ＰＸａの左上の頂点のｘ座標（ｘａ）の値とｘ方向の寸法ＰＬｘａの値、および第２の領域ＰＸｂの上底のｘ方向の寸法ＰＬｘｂ１と、下底のｘ方向の寸法ＰＬｘｂ２を補正すればよい。
【００６５】
ステップ４０６において画素電極ＰＸの寸法データを編集、更新したら、次に、画素電極形成用の前記第３の導電膜（たとえば、ＩＴＯ膜）を成膜する（ステップ４０７）。ステップ４０７は、従来のＴＦＴ基板１０１の製造方法において第３の導電膜（ＩＴＯ膜）を成膜する工程と同じ手順でよいので、詳細な説明は省略する。
【００６６】
次に、前記第３の導電膜の上に、感光性レジストを塗布する（ステップ４０８）。ステップ４０８は、従来のＴＦＴ基板１０１の製造方法において感光性レジストを塗布する工程と同じ手順でよいので、詳細な説明は省略する。
【００６７】
次に、ステップ４０６で更新した画素電極ＰＸの寸法データに基づいて、前記感光性レジストを露光した後、現像し、エッチングレジストを形成する（ステップ４０９）。ステップ４０９において、感光性レジストを露光するときには、たとえば、直描露光機と呼ばれる露光機を用いて行う。前記直描露光機は、たとえば、感光性レジストの露光領域を多数の微小領域に分割しておき、ＣＡＤなどで作成した寸法データ（数値データ）に基づいて各微小領域を露光するか否かを判断し、露光すると判断した微小領域のみを順次または一括して露光する露光装置である。このとき、直描露光機では、ステップ４０６で更新した画素電極ＰＸの寸法データを使用する。
【００６８】
前記直描露光機を用いた場合、使用する寸法データの数値を変更するだけで露光パターン（露光領域）を変更することができる。そのため、ＴＦＴ基板１０１毎、あるいは１枚のＴＦＴ基板１０１の表示領域を構成する画素毎に、映像信号線ＤＬの位置や幅が異なる場合でも、迅速かつ柔軟に対応することができる。また、前記直描露光機の場合、従来の一般的な露光装置で用いる露光マスクは不要であるため、製造コストを低減できる。
【００６９】
なお、ステップ４０８およびステップ４０９においてエッチングレジストを形成するときに使用する感光性レジストはネガ型、ポジ型のいずれであってもよい。また、露光に使用する光源、現像液などの組み合わせは、従来のＴＦＴ基板１０１の製造方法において用いられる種々の組み合わせのうちのいずれかを適用すればよい。
【００７０】
次に、ステップ４０９で形成されたエッチングレジストをマスクにし、前記第３の導電膜をエッチングして画素電極ＰＸを形成した後、画素電極ＰＸの上のエッチングレジストを除去（剥離）する（ステップ４１０）。ステップ４１０は、従来のＴＦＴ基板１０１の製造方法において第３の導電膜（ＩＴＯ膜）をエッチングする工程、およびエッチングレジストを除去する工程と同じ手順でよいので、詳細な説明は省略する。
【００７１】
図６（ａ）および図６（ｂ）は、本実施例のＴＦＴ基板の製造方法における画素電極の寸法データの編集方法の一例を示す模式平面図である。
図６（ａ）は、絶縁基板上に形成された映像信号線の位置と寸法データに基づく画素電極の位置との関係の一例を示す模式平面図である。図６（ｂ）は、図６（ａ）に示した位置関係のときの画素電極の寸法データの補正方法の一例を示す模式平面図である。
【００７２】
本実施例のＴＦＴ基板の製造方法において、映像信号線ＤＬなどを形成する工程（ステップ４０３）では、映像信号線ＤＬなどの形成に用いる第２の導電膜の上にエッチングレジストを形成した後、当該エッチングレジストをマスクにして第２の導電膜をエッチングする。前記エッチングレジストを形成するときには、一般に、前記第２の導電膜の上の全体に感光性レジストを塗布または印刷した後、露光、現像して形成している。このとき、感光性レジストの露光は、従来、ガラス基板などの光透過率が高い基板の表面にクロムなどの遮光膜で露光パターンを形成した露光マスクを用いて行うことが多い。そのため、たとえば、前記第２の導電膜の上に塗布または印刷した感光性レジストを露光する工程で、絶縁基板ＳＵＢと、前記露光マスクとの位置がずれ、映像信号線ＤＬの形成位置が、寸法データで指定された位置からずれることがある。
【００７３】
すなわち、ステップ４０４において、絶縁基板ＳＵＢ上に形成された映像信号線ＤＬの位置および線幅を測定したときに、たとえば、図６（ａ）に示すように、映像信号線ＤＬｍの辺ＤＬＳＬのｘ方向の位置がＸＤＬＬ’（＜ＸＤＬＬ）になり、映像信号線ＤＬｍ＋１の辺ＤＬＳＲのｘ方向の位置がＸＤＬＲ’（＜ＸＤＬＲ）になることがある。
【００７４】
このとき、絶縁基板ＳＵＢ上に、設計時の寸法データに基づく位置に画素電極ＰＸを重ね合わせると、たとえば、画素電極ＰＸと映像信号線ＤＬｍとの間隙はＤＰＧＬ’（＞ＤＰＧＬ）になり、画素電極ＰＸと映像信号線ＤＬｍ＋１との間隙はＤＰＧＲ’（＜ＤＰＧＲ）になる。その結果、配線容量ＣｄｓＲの容量値が、配線容量ＣｄｓＬの容量値よりも大きくなり、画素電極ＰＸの電位の変動による縦スミアが発生する。
【００７５】
このような場合、本実施例のＴＦＴ基板１０１の製造方法では、ステップ４０６の処理を行い、たとえば、図６（ｂ）に示すように、画素電極ＰＸの幅ＰＸＷを保ったまま、画素電極ＰＸの辺ＰＸＳＬのｘ方向の位置がＸＰＸＬ’、辺ＰＸＳＲのｘ方向の位置がＸＰＸＲ’になるように、画素電極ＰＸの寸法データを編集し、更新する。このとき、画素電極ＰＸの辺ＰＸＳＬのｘ方向の位置ＸＰＸＬ’は、画素電極ＰＸと映像信号線ＤＬｍの間隙がＤＰＧＬになる値に補正し、画素電極ＰＸの辺ＰＸＳＲのｘ方向の位置ＸＰＸＲ’は、画素電極ＰＸと映像信号線ＤＬｍ＋１の間隙がＤＰＧＲになる値に補正する。このように補正（編集）し、更新した寸法データに基づいて前記第３の導電膜の上のエッチングレジストを形成し、画素電極ＰＸを形成すれば、画素電極ＰＸと映像信号線ＤＬｍとの間に形成される寄生容量ＣｄｓＬの値と、画素電極ＰＸと映像信号線ＤＬｍ＋１との間に形成される寄生容量ＣｄｓＲの値とがほぼ同じ値になり、画素電極ＰＸの電位の変動による縦スミアを抑制することができる。
【００７６】
なお、図６（ａ）および図６（ｂ）に示した例では、絶縁基板ＳＵＢに形成された映像信号線ＤＬ（ＤＬｍ，ＤＬｍ＋１）のｘ方向の位置が、寸法データにおけるｘ方向の位置に対して−ｘ方向側にずれている場合を挙げているが、逆に、＋ｘ方向側にずれることもある。その場合、画素電極ＰＸの寸法データは、たとえば、幅ＰＸＷを保ったまま、辺ＰＸＳＬ，ＰＸＳＲのｘ方向の位置を＋ｘ方向にずらす補正をすればよいことはもちろんである。
【００７７】
また、実際にＴＦＴ基板１０１を形成するときには、たとえば、映像信号線ＤＬｍの位置ずれの量と、映像信号線ＤＬｍ＋１の位置ずれの量に違いが生じ、映像信号線ＤＬｍと映像信号線ＤＬｍ＋１の間隙が、寸法データで指定された値よりも広くなる、または狭くなることもある。その場合は、たとえば、画素電極ＰＸの幅ＰＸＷを広くする、または狭くして、画素電極ＰＸ映像信号線ＤＬｍとの間隙と、画素電極ＰＸ映像信号線ＤＬｍ＋１との間隙がほぼ同じ値になり、かつ前記２つの間隙があらかじめ定められた値（たとえば、寸法データで指定された値）と同じ値、またはそれより大きな値になるようにすればよい。
【００７８】
図７（ａ）乃至図７（ｄ）は、本実施例のＴＦＴ基板の製造方法における画素電極の寸法データの編集方法の別の一例を示す模式平面図である。
図７（ａ）は、ＴＦＴ基板の１つの表示領域にある２つの画素の選択例を示す模式平面図である。図７（ｂ）は、図７（ａ）に示した画素ＳＰ１における絶縁基板上に形成された映像信号線の位置と寸法データに基づく画素電極の位置との関係の一例を示す模式平面図である。図７（ｃ）は、図７（ａ）に示した画素ＳＰ２における絶縁基板上に形成された映像信号線の位置と寸法データに基づく画素電極の位置との関係の一例を示す模式平面図である。図７（ｄ）は、画素ＳＰ２の画素電極の寸法データの補正方法の一例を示す模式平面図である。
【００７９】
本実施例のＴＦＴ基板１０１の製造方法において、映像信号線ＤＬなどを形成する工程（ステップ４０３）では、前記第２の導電膜をエッチングして形成する。そのため、絶縁基板ＳＵＢ上に形成された複数本の映像信号線ＤＬについて、たとえば、各映像信号線ＤＬの幅、または１本の映像信号線ＤＬのなかの各部分の幅を比較したときに、変化していることがある。このような映像信号線ＤＬの幅の変化の一例について、図７（ａ）に示す２つの画素ＳＰ１，ＳＰ２を例に挙げて説明する。なお、図７（ａ）に示した画素ＳＰ１は、隣接する２本の走査信号線ＧＬｉ−１，ＧＬｉと隣接する２本の映像信号線ＤＬ１，ＤＬ２とで囲まれた領域に画素電極ＰＸ１を有する画素である。また、図７（ａ）に示した画素ＳＰ２は、隣接する２本の走査信号線ＧＬｉ−１，ＧＬｉと隣接する２本の映像信号線ＤＬｕ，ＤＬｕ＋１とで囲まれた領域に画素電極ＰＸ２を有する画素である。
【００８０】
ステップ４０４において、画素ＳＰ１が有する画素電極ＰＸ１を挟んで隣接する２本の映像信号線ＤＬ１，ＤＬ２の位置および線幅を測定すると、たとえば、図７（ｂ）に示すように、映像信号線ＤＬ１の幅がＤＬＷ１であり、映像信号線ＤＬ２の幅がＤＬＷ２であったとする。また、映像信号線ＤＬ１の辺ＤＬＳＬ１のｘ方向の位置はＸＤＬＬ１であり、映像信号線ＤＬ２の辺ＤＬＳＲ１のｘ方向の位置はＸＤＬＲ１であったとする。
【００８１】
このとき、絶縁基板ＳＵＢ上に、設計時の寸法データに基づく位置に画素電極ＰＸ１を重ね合わせると、たとえば、画素電極ＰＸ１と映像信号線ＤＬｍとの間隙（ＸＰＸＬ１−ＸＤＬＬ１）はＤＰＧＬ１になり、画素電極ＰＸ１と映像信号線ＤＬｍ＋１との間隙（ＸＤＬＲ１−ＸＰＸＲ１）はＤＰＧＲ１になる。
【００８２】
また、画素ＳＰ２が有する画素電極ＰＸ２を挟んで隣接する２本の映像信号線ＤＬｕ，ＤＬｕ＋１の位置および線幅を測定すると、たとえば、図７（ｃ）に示すように、映像信号線ＤＬｕの幅がＤＬＷｕであり、映像信号線ＤＬｕ＋１の幅がＤＬＷｕ＋１であったとする。また、映像信号線ＤＬｕの辺ＤＬＳＬｕのｘ方向の位置はＸＤＬＬｕであり、映像信号線ＤＬｕ＋１の辺ＤＬＳＲｕのｘ方向の位置はＸＤＬＲｕであったとする。
【００８３】
このとき、絶縁基板ＳＵＢ上に、設計時の寸法データに基づく位置に画素電極ＰＸ２を重ね合わせると、たとえば、画素電極ＰＸ２と映像信号線ＤＬｕとの間隙（ＸＰＸＬ２−ＸＤＬＬｕ）はＤＰＧＬｕになり、画素電極ＰＸ２と映像信号線ＤＬｕ＋１との間隙（ＸＤＬＲｕ−ＸＰＸＲ２）はＤＰＧＲｕになる。
【００８４】
またこのとき、図７（ｂ）および図７（ｃ）に示すように、映像信号線ＤＬｕ，ＤＬｕ＋１の幅ＤＬｕ，ＤＬＷｕ＋１が、映像信号線ＤＬ１，ＤＬ２の幅ＤＬ１，ＤＬＷ２よりも狭いと、画素電極ＰＸ１と映像信号線ＤＬ１との間隙ＤＰＧＬ１と、画素電極ＰＸ２と映像信号線ＤＬｕとの間隙ＤＰＧＬｕとの関係は、ＤＰＧＬ１＜ＤＰＧＬｕになる。同様に、画素電極ＰＸ１と映像信号線ＤＬ２との間隙ＤＰＧＲ１と、画素電極ＰＸ２と映像信号線ＤＬｕ＋１との間隙ＤＰＧＲｕとの関係は、ＤＰＧＲ１＜ＤＰＧＲｕになる。
【００８５】
そのため、画素ＳＰ１における２つの寄生容量ＣｄｓＬ，ＣｄｓＲの値、画素ＳＰ２における２つの寄生容量ＣｄｓＬ，ＣｄｓＲの値は、それぞれ、ほぼ同じ値になるが、画素ＳＰ１における寄生容量ＣｄｓＬの値と画素ＳＰ２における寄生容量ＣｄｓＬの値とは異なる値になる。
【００８６】
このような場合、本実施例のＴＦＴ基板１０１の製造方法では、ステップ４０６の処理を行い、たとえば、図７（ｄ）に示すように、画素ＳＰ２の画素電極ＰＸ２の幅をＰＸＷ’に広げ、画素電極ＰＸ２の辺ＰＸＳＬ２のｘ方向の位置がＸＰＸＬ２’、辺ＰＸＳＲ２のｘ方向の位置がＸＰＸＲ２’になるように、画素電極ＰＸ２の寸法データを編集し、更新する。このとき、画素電極ＰＸ２の辺ＰＸＳＬ２のｘ方向の位置ＸＰＸＬ２’は、たとえば、画素電極ＰＸ２と映像信号線ＤＬｕの間隙がＤＰＧＬ１になる値に補正し、画素電極ＰＸ２の辺ＰＸＳＲ２のｘ方向の位置ＸＰＸＲ２’は、たとえば、画素電極ＰＸ２と映像信号線ＤＬｕ＋１の間隙がＤＰＧＲ１になる値に補正する。このように補正（編集）し、更新した寸法データに基づいて前記第３の導電膜の上のエッチングレジストを形成し、画素電極ＰＸを形成すれば、画素電極ＰＸ１と映像信号線ＤＬ１との間に形成される寄生容量ＣｄｓＬの値と、画素電極ＰＸ２と映像信号線ＤＬｕとの間に形成される寄生容量ＣｄｓＬの値とがほぼ同じ値になる。同様に、画素電極ＰＸ１と映像信号線ＤＬ２との間に形成される寄生容量ＣｄｓＲの値と、画素電極ＰＸ２と映像信号線ＤＬｕ＋１との間に形成される寄生容量ＣｄｓＲの値とがほぼ同じ値になる。
【００８７】
なお、実際にＴＦＴ基板１０１を形成するときには、図７（ａ）に示した２つの画素ＳＰ１，ＳＰ２に限らず、表示領域ＤＡにある多数個の画素の中から任意の２画素を選択したときに、一方の画素における寄生容量ＣｄｓＬの値と他方の画素における寄生容量ＣｄｓＬの値、および前記一方の画素における寄生容量ＣｄｓＲの値と前記他方の画素における寄生容量ＣｄｓＲの値がほぼ同じ値になり、かつ、前記一方の画素における２つの寄生容量ＣｄｓＬ，ＣｄｓＲがほぼ同じ値になるように、各画素電極ＰＸの寸法データを編集（補正）し、更新する。
【００８８】
図８（ａ）乃至図８（ｄ）は、本実施例のＴＦＴ基板の製造方法における映像信号線の位置の測定方法の一例を説明するための模式図である。
図８（ａ）は、映像信号線の位置の測定方法の一例を示す模式平面図である。図８（ｂ）は、図８（ａ）の領域ＡＲを拡大して示した模式平面図である。図８（ｃ）は、図８（ｂ）の水平ラインＨＬに並んだ各画素における映像信号線の位置の見積もり方法を説明するための模式グラフ図である。図８（ｄ）は、図８（ｂ）の垂直ラインＶＬに並んだ各画素における映像信号線の位置の見積もり方法を説明するための模式グラフ図である。
【００８９】
本実施例のＴＦＴ基板１０１の製造方法において、映像信号線ＤＬの位置および線幅を測定する工程（ステップ４０４）は、たとえば、１つの表示領域ＤＡを構成するすべての画素領域について行うことが望ましい。
【００９０】
しかしながら、ＴＦＴ基板１０１が、たとえば、液晶テレビなどの大画面、高解像度の液晶表示装置に用いられるものである場合、すべての画素領域について映像信号線ＤＬの位置および線幅を測定すると、測定にかかる時間が非常に長くなり、ＴＦＴ基板１０１の製造効率が非常に悪くなる。
【００９１】
そのため、映像信号線ＤＬの位置および線幅を測定する工程（ステップ４０４）は、たとえば、１つの表示領域ＤＡを、当該表示領域ＤＡを構成する画素領域の数よりも少ない数の小領域に分割し、前記小領域毎に代表点（画素領域）に決めて、当該代表点における映像信号線ＤＬの位置および線幅を測定してもよい。このとき、１つの小領域を構成する各画素領域における映像信号線ＤＬの位置および線幅は、たとえば、前記代表点における映像信号線ＤＬの位置および線幅から見積もる。
【００９２】
液晶テレビなどに用いられるＴＦＴ基板１０１を製造するときには、たとえば、図８（ａ）に示すように、１枚の大面積のマザーガラス（ガラス基板）５の２箇所の領域５０１，５０２に、ＴＦＴ基板１０１を形成した後、２箇所の領域５０１，５０２を切り出して２枚のＴＦＴ基板１０１を得ている。
【００９３】
このとき、たとえば、マザーガラス５の１つの領域５０１に形成されるＴＦＴ基板１０１の表示領域ＤＡは、２本の走査信号線ＧＬ０，ＧＬＮと、２本の映像信号線ＤＬ１，ＤＬＭ＋１とで囲まれる領域に相当する。なお、前記２本の走査信号線ＧＬ０，ＧＬＮの間には、走査信号線ＧＬｎ１，ＧＬｎ２を含むＮ−１本の走査信号線が設けられている。また、前記２本の映像信号線ＤＬ１，ＤＬＭ＋１の間には、映像信号線ＤＬｍ１，ＤＬｍ２を含むＭ−１本の映像信号線が設けられている。
【００９４】
またこのとき、表示領域ＤＡは、数十万〜数百万の画素領域の集合で構成されている。そのため、すべての画素領域について映像信号線ＤＬの位置および線幅を測定するのは、非常に効率が悪い。
【００９５】
そのため、図８（ａ）に示した例では、たとえば、表示領域ＤＡを、横８個×縦４個の３２個の小領域に分割し、各小領域の代表点ＴＳＰにおける映像信号線ＤＬの位置および線幅を測定する。そして、１つの小領域を構成する複数の画素領域における映像信号線ＤＬの位置および線幅は、たとえば、当該小領域の代表点における映像信号線ＤＬの位置および線幅と、当該小領域に隣接する小領域の代表点における映像信号線ＤＬの位置および線幅から見積もる。
【００９６】
１つの小領域を構成する複数の画素領域における映像信号線ＤＬの位置および線幅の見積もり方法について、表示領域ＤＡの左上の角部に位置する小領域、言い換えると２本の走査信号線ＧＬ０，ＧＬｎ１と、２本の映像信号線ＤＬ１，ＤＬｍ１とで囲まれた小領域ＭＡ１を例に挙げて簡単に説明する。
【００９７】
図８（ａ）に示した領域ＡＲ、すなわち表示領域ＤＡの左上の角部に位置する小領域ＭＡ１および当該小領域ＭＡ１に隣接する小領域を拡大してみると、たとえば、図８（ｂ）に示すように、各小領域は、複数の画素領域の集合で構成されている。このとき、小領域ＭＡ１を構成する各画素領域における映像信号線ＤＬの位置および線幅は、たとえば、当該小領域ＭＡ１の代表点ＴＳＰ１における映像信号線ＤＬの位置および線幅と、当該小領域ＭＡ１の右隣に隣接する小領域ＭＡ２の代表点ＴＳＰ２における映像信号線ＤＬの位置および線幅と、当該小領域ＭＡ１の下側に隣接する小領域ＭＡ３の代表点ＴＳＰ３における映像信号線ＤＬの位置および線幅とから見積もる。
【００９８】
まず、小領域ＭＡ１の代表点ＴＳＰ１が有する画素電極ＰＸを挟んで隣接する２本の映像信号線ＤＬｕ，ＤＬｕ＋１の位置および線幅を測定した結果、当該２本の映像信号線ＤＬｕ，ＤＬｕ＋１の間隙がＧＤＬｕであったとする。また、小領域ＭＡ２の代表点ＴＳＰ２が有する画素電極ＰＸを挟んで隣接する２本の映像信号線ＤＬｖ，ＤＬｖ＋１の位置および線幅を測定した結果、当該２本の映像信号線ＤＬｖ，ＤＬｖ＋１の間隙がＧＤＬｖであったとする。
【００９９】
このとき、図８（ｂ）に示した水平ラインＨＬに並んでいる各画素の、画素電極ＰＸを挟んで隣接する２本の映像信号線の間隙は、たとえば、図８（ｃ）に示したグラフ図のように見積もる。なお、図８（ｃ）のグラフ図において、横軸は水平ラインＨＬに並んだ各画素であり、縦軸は画素電極を挟んで隣接する２本の映像信号線の間隙ＧＤＬである。
【０１００】
すなわち、水平ラインＨＬに並んでいる画素のうちの、小領域ＭＡ１に属する各画素における２本の映像信号線の間隙は、代表点ＴＳＰ１における間隙ＧＤＬｕであるとみなし、小領域ＭＡ２に属する各画素における２本の映像信号線の間隙は、代表点ＴＳＰ２における間隙ＧＤＬｖであるとみなす。そして、水平ラインＨＬに並んでいる画素のうちの、小領域ＭＡ１に属する各画素における映像信号線の位置および線幅は、代表点ＴＳＰ１における映像信号線ＤＬｕ，ＤＬｕ＋１の位置および線幅ならびに間隙ＧＤＬｕから見積もる。同様に、水平ラインＨＬに並んでいる画素のうちの、小領域ＭＡ２に属する各画素における映像信号線の位置および線幅は、代表点ＴＳＰ２における映像信号線ＤＬｖ，ＤＬｖ＋１の位置および線幅ならびに間隙ＧＤＬｖから見積もる。
【０１０１】
またこのとき、図８（ｃ）に示した垂直ラインＶＬに並んでいる各画素における２本の映像信号線の間隙についても、小領域ＭＡ１に属する各画素における２本の映像信号線の間隙は、代表点ＴＳＰ１における間隙ＧＤＬｕであるとみなし、垂直ラインＶＬに並んでいる画素のうちの、小領域ＭＡ１に属する各画素における映像信号線の位置および線幅は、代表点ＴＳＰ１における映像信号線ＤＬｕ，ＤＬｕ＋１の位置および線幅ならびに間隙ＧＤＬｕから見積もる。
【０１０２】
また、小領域ＭＡ１に属するその他の画素における映像信号線の位置および線幅も、代表点ＴＳＰ１における映像信号線ＤＬｕ，ＤＬｕ＋１の位置および線幅ならびに間隙ＧＤＬｕから見積もる。
【０１０３】
ところで、各小領域に属する代表点以外の画素における映像信号線の位置および線幅ならびに間隙を、図８（ｃ）に示したような方法で見積もる場合、たとえば、隣接する２つの小領域の境界を挟んで隣接する２つの画素における映像信号線の間隙が不連続の変化をする。そのため、当該境界において隣接する２つの小領域における画質の変化が顕著になり、画質むらが発生する可能性がある。
【０１０４】
このような、隣接する２つの小領域の境界を挟んで隣接する２つの画素における映像信号線の間隙が不連続の変化を防ぐには、たとえば、図８（ｄ）に示したグラフ図のように見積もればよい。なお、図８（ｄ）のグラフ図において、横軸は水平ラインＨＬに並んだ各画素であり、縦軸は画素電極を挟んで隣接する２本の映像信号線の間隙ＧＤＬである。
【０１０５】
すなわち、水平ラインＨＬに並んでいる各画素における２本の映像信号線の間隙は、小領域ＭＡ１の代表点ＴＳＰ１における間隙ＧＤＬｕおよび小領域ＭＡ２の代表点ＴＳＰ２における間隙ＧＤＬｖを通る直線にしたがって単調に減少しているとみなす。そして、この直線にしたがって、水平ラインＨＬに並んでいる画素のうちの、小領域ＭＡ１に属する各画素における映像信号線の位置および線幅は、代表点ＴＳＰ１における映像信号線ＤＬｕ，ＤＬｕ＋１の位置および線幅ならびに間隙の変化を示す直線から見積もる。同様に、水平ラインＨＬに並んでいる画素のうちの、小領域ＭＡ２に属する各画素における映像信号線の位置および線幅は、代表点ＴＳＰ２における映像信号線ＤＬｖ，ＤＬｖ＋１の位置および線幅ならびに間隙の変化を示す直線から見積もる。このようにすると、隣接する２つの小領域の境界を挟んで隣接する２つの画素における映像信号線の間隙が連続的な変化をする。そのため、当該境界において隣接する２つの小領域における画質の変化が顕著になることを抑制できる。
【０１０６】
以上説明したように、本実施例のＴＦＴ基板１０１の製造方法によれば、たとえば、映像信号線ＤＬの形成位置がずれていても、１つの画素における画素電極ＰＸと映像信号線ＤＬｍとの間に形成される寄生容量ＣｄｓＬと、画素電極ＰＸと映像信号線ＤＬｍとの間に形成される寄生容量ＣｄｓＲとがほぼ同じ値になる。また、映像信号線ＤＬの幅にばらつきがあっても、各画素における画素電極ＰＸと映像信号線ＤＬｍとの間に形成される寄生容量ＣｄｓＬ、および画素電極ＰＸと映像信号線ＤＬｍ＋１との間に形成される寄生容量ＣｄｓＲがほぼ同じ値になる。そのため、縦スミアを抑制することができる。
【０１０７】
また、各画素における画素電極ＰＸと映像信号線ＤＬｍとの間に形成される寄生容量ＣｄｓＬ、および画素電極ＰＸと映像信号線ＤＬｍ＋１との間に形成される寄生容量ＣｄｓＲは、それぞれ、設計時の寸法データに基づく値とほぼ同じ値になる。そのため、縦スミアを抑制するとともに、映像信号線の消費電力を抑制することができる。
【０１０８】
また、本実施例のＴＦＴ基板１０１の製造方法では、絶縁基板ＳＵＢ上に形成された映像信号線ＤＬの位置および線幅に基づいて、画素電極ＰＸの形成位置や寸法を補正するので、たとえば、寄生容量ＣｄｓＬ，ＣｄｓＲの変動が無視できるような厚さまで第２の絶縁層ＰＡＳ２を厚くする必要がない。また、縦スミアを抑制するためのシールド電極を追加形成しなくても、縦スミアを抑制できる。そのため、ＴＦＴ基板１０１の製造にかかる時間を短縮できるとともに、製造コストを低減できる。
【０１０９】
図９は、本実施例のＴＦＴ基板の製造方法における別の作用効果を説明するための模式平面図である。
【０１１０】
本実施例のＴＦＴ基板１０１の製造方法は、液晶テレビなどに用いる大面積のＴＦＴ基板に限らず、たとえば、携帯電話端末のディスプレイなどに用いる小面積のＴＦＴ基板を製造するときにも適用できる。
【０１１１】
小面積のＴＦＴ基板１０１を形成するときには、１枚のマザーガラス５の十数箇所から数十箇所の領域にＴＦＴ基板１０１を形成した後、各領域を切り出して多数枚のＴＦＴ基板１０１を得る。
【０１１２】
すなわち、１枚のマザーガラス５から１５枚のＴＦＴ基板１０１を得る場合、たとえば、図９に示すように、１枚のマザーガラス５にある１５箇所の領域のそれぞれに、ＴＦＴ基板１０１が形成される。
【０１１３】
このとき、１つの領域に形成されるＴＦＴ基板１０１、たとえば、領域５１１に形成されるＴＦＴ基板１０１は、面積が比較的狭く、当該領域５１１に形成される複数本の映像信号線ＤＬの線幅などの変化（ばらつき）は比較的小さい。
【０１１４】
しかしながら、たとえば、マザーガラス５の角部に近い領域５１１に形成される映像信号線ＤＬの線幅と、マザーガラス５の中心（重心）を含む領域５１２に形成される映像信号線ＤＬの線幅とを比較した場合、その変化（違い）が大きくなることがある。
【０１１５】
そのため、従来の製造方法で、図９に示したようなマザーガラス５の各領域にＴＦＴ基板１０１を形成した場合、たとえば、領域５１１に形成されたＴＦＴ基板１０１を用いた液晶ディスプレイ（表示装置）と、領域５１２に形成されたＴＦＴ基板１０１を用いた液晶ディスプレイとで、画質が異なることがあった。
【０１１６】
これに対し、本実施例のＴＦＴ基板１０１の製造方法を適用すると、マザーガラス５から切り出した１枚のＴＦＴ基板１０１を用いた液晶ディスプレイにおける縦スミアを抑制できることはもちろん、たとえば、領域５１１に形成されたＴＦＴ基板１０１を用いた液晶ディスプレイ（表示装置）と、領域５１２に形成されたＴＦＴ基板１０１を用いた液晶ディスプレイとの画質もほぼ同程度にすることができる。
【０１１７】
図１０（ａ）乃至図１０（ｃ）は、本実施例の製造方法で製造されたＴＦＴ基板の構成に関する補足をするための模式図である。
図１０（ａ）は、１枚のＴＦＴ基板におけるエッチング量のばらつきの見積もり方法を説明するための模式平面図である。図１０（ｂ）は、図１０（ａ）に示した表示領域ＤＡの対角に位置する２つの画素ＳＰ３，ＳＰ４におけるエッチング量のばらつきの一例を示す模式断面図である。図１０（ｃ）は、図１０（ａ）に示した２つの画素ＳＰ１，ＳＰ２におけるエッチング量のばらつきの一例を示す模式断面図である。
【０１１８】
本実施例のＴＦＴ基板１０１の製造方法において、画素電極ＰＸを形成するときには、前記第３の導電膜（たとえば、ＩＴＯ膜）をエッチングして形成する。このとき、第３の導電膜の上に形成するエッチングレジストは、上記のような方法で形成位置や寸法を補正した画素電極ＰＸの寸法データに基づいて露光し、現像して形成している。しかしながら、前記第３の導電膜（ＩＴＯ膜）をエッチングするときには、たとえば、ＴＦＴ基板１０１上の各位置でのエッチング量にばらつきが生じることがある。そのため、実際に形成された画素電極ＰＸの寸法が、ステップ４０６で更新した寸法データにおける寸法よりも大きくなる、または小さくなることがある。
【０１１９】
本願発明者らは、前記第３の導電膜（ＩＴＯ膜）をエッチングしたときに、１枚のＴＦＴ基板１０１の上でエッチング量にどの程度のばらつきが生じるかを調べるために、まず、たとえば、図１０（ａ）に示すように、表示領域ＤＡの対角に位置する２つの画素ＳＰ３，ＳＰ４における画素電極ＰＸの寸法（幅ＰＸＷ）のばらつきを調べた。このとき、ガラス基板などの絶縁基板ＳＵＢの表面には、たとえば、膜厚が均一な第１の絶縁層ＰＡＳ１および第２の絶縁層ＰＡＳ２を形成しておき、第２の絶縁層ＰＡＳ２の上に、膜厚が均一な導電膜（ＩＴＯ膜）を成膜し、たとえば、すべての画素における画素電極ＰＸの幅ＰＸＷが均一になるように形成したエッチングレジストをマスクにして前記第３の導電膜（ＩＴＯ膜）をエッチングした。
【０１２０】
その結果、たとえば、図１０（ｂ）に示すように、表示領域ＤＡの１つの角部に位置する画素ＳＰ３の画素電極ＰＸ３の幅ＰＸＷ３と、もう１つの角部に位置する画素ＳＰ４の画素電極ＰＸ４の幅ＰＸＷ４との関係が、ＰＸＷ４＞ＰＸＷ３になった。また、本願発明者らが調べた例では、表示領域ＤＡの対角の寸法ＬＤＡが８０ｃｍのときに、画素電極ＰＸ３の幅ＰＸＷ３と画素電極ＰＸ４の幅ＰＸＷ４との差（ＰＸＷ４−ＰＸＷ３）が２．６μｍであった。
【０１２１】
また、図１０（ａ）に示した画素ＳＰ１の画素電極ＰＸ１の幅ＰＸＷ１と、画素ＳＰ２の画素電極ＰＸ２の幅ＰＸＷ２とは、たとえば、図１０（ｃ）に示すような関係になっていた。このとき、画素電極ＰＸ１の幅ＰＸＷ１は、ＰＸＷ２＞ＰＸＷ１＞ＰＸＷ３であり、画素電極ＰＸ２の幅は、ＰＸＷ４＞ＰＸＷ２＞ＰＸＷ１であった。すなわち、画素電極ＰＸ１の幅ＰＸＷ１と画素電極ＰＸ２の幅ＰＸＷ２との差（ＰＸＷ２−ＰＸＷ１）は２．６μｍよりも小さかった。
【０１２２】
このことから、表示領域ＤＡの対角の寸法ＬＤＡが８０ｃｍのＴＦＴ基板１０１を製造した場合、エッチング量のばらつきにより、任意の２つの画素電極ＰＸの幅には、最大で２．６μｍの変化が生じることが予測される。
【０１２３】
このように、導電膜（ＩＴＯ膜）をエッチングしたときに、１枚のＴＦＴ基板１０１上の各点におけるエッチング量にばらつきがある場合、本実施例の考え方に基づいて更新した寸法データを使用して画素電極ＰＸを形成しても、エッチング量のばらつきによる寸法のずれが生じる。
【０１２４】
そこで、本実施例のＴＦＴ基板１０１の製造方法では、画素電極ＰＸを形成するときに生じるエッチング量のばらつきを考慮し、たとえば、図４に示した画素電極ＰＸと映像信号線ＤＬｍとの間隙ＤＰＧＬと、画素電極ＰＸと映像信号線ＤＬｍ＋１との間隙ＤＰＧＲとの関係が、たとえば、下記（式１）乃至（式３）の関係を満たす場合は、各画素における間隙ＤＰＧＬ，ＤＰＧＲが、更新した寸法データに基づく間隙に等しいとみなす。
【０１２５】
【数３】
2008216475.tif 000004
【０１２６】
なお、上記（式１）乃至（式３）において、σは、距離ＬＤＡだけ離れた２つの画素電極におけるエッチング量の差である。また、上記（式２）および（式３）において、ＤＰＧｍｉｎは、設計時の寸法データにおける画素電極ＰＸと映像信号線ＤＬとの間隙である。
【０１２７】
またさらに、このようなエッチング量の変化の度合いが既知である場合、たとえば、図５（ａ）に示したステップ４０６において画素電極ＰＸの寸法データを更新する際に、エッチング量の変化も考慮して更新することで、縦スミアを抑制する効果が一層高まると考えられる。
【０１２８】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０１２９】
たとえば、前記実施例では、１画素の構成が図３（ａ）乃至図３（ｃ）に示したような構成であるＴＦＴ基板１０１を例に挙げたが、前記実施例で説明したＴＦＴ基板１０１の製造方法は、これに限らず、１画素の構成が他の構成であるＴＦＴ基板１０１の製造方法にも適用できる。
【０１３０】
また、前記実施例では、液晶表示装置（液晶表示パネル）に用いるＴＦＴ基板１０１を例に挙げたが、前記実施例で説明したＴＦＴ基板１０１の製造方法は、液晶表示装置（液晶表示パネル）に用いるＴＦＴ基板１０１と類似した構成であり、かつ、従来の製造方法では同様の問題が生じる表示装置に用いる基板の製造方法にも適用できる。前記実施例で説明したＴＦＴ基板１０１の製造方法を適用できる別の表示装置としては、たとえば、画素電極ＰＸに相当する表示電極に有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）を用いた自発光型の表示装置がある。
【図面の簡単な説明】
【０１３１】
【図１（ａ）】本発明にかかわる液晶表示装置の概略構成の一例を示す模式図である。
【図１（ｂ）】図１（ａ）に示した液晶表示パネルにおける１画素の回路構成の一例を示す模式回路図である。
【図２（ａ）】液晶表示パネルの概略構成の一例を示す模式平面図である。
【図２（ｂ）】図２（ａ）のＡ−Ａ'線における模式断面図である。
【図３（ａ）】液晶表示パネルのＴＦＴ基板における１画素の構成の一例を示す模式平面図である。
【図３（ｂ）】図３（ａ）のＢ−Ｂ'線における模式断面図である。
【図３（ｃ）】図３（ａ）のＣ−Ｃ'線における模式断面図である。
【図４】本実施例のＴＦＴ基板の製造方法の概要を説明するための模式平面図である。
【図５（ａ）】本実施例のＴＦＴ基板の製造手順の一例を説明するための模式フロー図である。
【図５（ｂ）】映像信号線の位置および線幅の測定方法を説明するための模式平面図である。
【図５（ｃ）】画素電極の寸法データの形式の一例を説明するための模式平面図である。
【図６（ａ）】絶縁基板上に形成された映像信号線の位置と寸法データに基づく画素電極の位置との関係の一例を示す模式平面図である。
【図６（ｂ）】図６（ａ）に示した位置関係のときの画素電極の寸法データの補正方法の一例を示す模式平面図である。
【図７（ａ）】ＴＦＴ基板の１つの表示領域にある２つの画素の選択例を示す模式平面図である。
【図７（ｂ）】図７（ａ）に示した画素ＳＰ１における絶縁基板上に形成された映像信号線の位置と寸法データに基づく画素電極の位置との関係の一例を示す模式平面図である。
【図７（ｃ）】図７（ａ）に示した画素ＳＰ２における絶縁基板上に形成された映像信号線の位置と寸法データに基づく画素電極の位置との関係の一例を示す模式平面図である。
【図７（ｄ）】画素ＳＰ２の画素電極の寸法データの補正方法の一例を示す模式平面図である。
【図８（ａ）】映像信号線の位置の測定方法の一例を示す模式平面図である。
【図８（ｂ）】図８（ａ）の領域ＡＲを拡大して示した模式平面図である。
【図８（ｃ）】図８（ｂ）の水平ラインＨＬに並んだ各画素における映像信号線の位置の見積もり方法を説明するための模式グラフ図である。
【図８（ｄ）】図８（ｂ）の垂直ラインＶＬに並んだ各画素における映像信号線の位置の見積もり方法を説明するための模式グラフ図である。
【図９】本実施例のＴＦＴ基板の製造方法における別の作用効果を説明するための模式平面図である。
【図１０（ａ）】１枚のＴＦＴ基板におけるエッチング量のばらつきの見積もり方法を説明するための模式平面図である。
【図１０（ｂ）】図１０（ａ）に示した表示領域ＤＡの対角に位置する２つの画素ＳＰ３，ＳＰ４におけるエッチング量のばらつきの一例を示す模式断面図である。
【図１０（ｃ）】図１０（ａ）に示した２つの画素ＳＰ１，ＳＰ２におけるエッチング量のばらつきの一例を示す模式断面図である。
【符号の説明】
【０１３２】
１…液晶表示パネル
１０１…ＴＦＴ基板
１０２…対向基板
１０３…シール材
１０４Ａ，１０４Ｂ…偏光板
ＳＵＢ…絶縁基板
ＧＬ，ＧＬ０，ＧＬ１，ＧＬｉ，ＧＬｎ，ＧＬｎ＋１，ＧＬｎ１，ＧＬｎ２，ＧＬＮ…走査信号線
ＤＬ，ＤＬ１，ＤＬｍ，ＤＬｍ＋１，ＤＬｍ１，ＤＬｍ２，ＤＬｕ，ＤＬｕ＋１，ＤＬｖ，ＤＬｖ＋１，ＤＬＭ，ＤＬＭ＋１…映像信号線
ＳＤ１…ドレイン電極
ＳＤ２…ソース電極
ＳＣ…半導体層
ＰＡＳ１…第１の絶縁層
ＰＡＳ２…第２の絶縁層
ＰＸ，ＰＸ１，ＰＸ２，ＰＸ３，ＰＸ４…画素電極
ＤＡ…表示領域
ＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４…画素
２…データドライバ
３…ゲートドライバ
５…マザーガラス
【図１（ａ）】
2008216475.tif 000006
【図１（ｂ）】
2008216475.tif 000007
【図２（ａ）】
2008216475.tif 000008
【図２（ｂ）】
2008216475.tif 000009
【図３（ａ）】
2008216475.tif 000010
【図３（ｂ）】
2008216475.tif 000011
【図３（ｃ）】
2008216475.tif 000012
【図４】
2008216475.tif 000013
【図５（ａ）】
2008216475.tif 000014
【図５（ｂ）】
2008216475.tif 000015
【図５（ｃ）】
2008216475.tif 000016
【図６（ａ）】
2008216475.tif 000017
【図６（ｂ）】
2008216475.tif 000018
【図７（ａ）】
2008216475.tif 000019
【図７（ｂ）】
2008216475.tif 000020
【図７（ｃ）】
2008216475.tif 000021
【図７（ｄ）】
2008216475.tif 000022
【図８（ａ）】
2008216475.tif 000023
【図８（ｂ）】
2008216475.tif 000024
【図８（ｃ）】
2008216475.tif 000025
【図８（ｄ）】
2008216475.tif 000026
【図９】
2008216475.tif 000027
【図１０（ａ）】
2008216475.tif 000028
【図１０（ｂ）】
2008216475.tif 000029
【図１０（ｃ）】
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