(57)【要約】【課題】共振器を備えた電子部品において共振器のＱを大きくする。【解決手段】電子部品５１は、積層基板７０と、積層基板７０内に設けられた共振器とを備えている。共振器は、スルーホール型インダクタ６０を有している。スルーホール型インダクタ６０は、それぞれ直列に接続された複数のスルーホールを含む３つのスルーホール列６０Ａ，６０Ｂ，６０Ｃを有している。３つのスルーホール列６０Ａ，６０Ｂ，６０Ｃは並列に接続されている。【選択図】図１
2008017242.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の誘電体層を含む積層基板と、
前記積層基板内に設けられた１以上の共振器とを備えた電子部品であって、
前記１以上の共振器は、それぞれ前記積層基板内に設けられ、並列に接続された複数のスルーホールを有する１以上のスルーホール型インダクタを含むことを特徴とする電子部品。
【請求項２】
前記スルーホール型インダクタは、それぞれ直列に接続された複数のスルーホールを含む複数の列を有し、前記複数の列が並列に接続されていることを特徴とする請求項１記載の電子部品。
【請求項３】
更に、前記積層基板内に設けられ、前記複数の列の端部同士を接続する導体層を備えたことを特徴とする請求項２記載の電子部品。
【請求項４】
更に、前記積層基板内に設けられ、前記複数の列の端部以外の位置で、前記複数の列を接続する導体層を備えたことを特徴とする請求項２または３記載の電子部品。
【請求項５】
前記１以上の共振器はバンドパスフィルタの機能を実現することを特徴とする請求項１ないし４のいずれかに記載の電子部品。
【請求項６】
前記１以上の共振器は、前記誘電体層の積層方向に直交する一方向に並べて配列された複数の前記スルーホール型インダクタを含み、各スルーホール型インダクタにおいて、並列に接続された複数のスルーホールの配列の方向は、複数のスルーホール型インダクタの配列の方向と交差していることを特徴とする請求項１ないし５のいずれかに記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共振器を備えた電子部品に関する。
【背景技術】
【０００２】
ブルートゥース規格の通信装置や無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。上記通信装置における電子部品の一つに、受信信号を濾波するバンドパスフィルタがある。このバンドパスフィルタにおいても、小型化、薄型化が要求されている。そこで、上記の通信装置における使用周波数帯域に対応でき、且つ小型化、薄型化を実現可能なバンドパスフィルタとして、例えば特許文献１に示されるように、積層基板における導体層を用いて構成された複数の共振器を備えた積層型のフィルタが提案されている。このフィルタにおいて、隣接する共振器同士は電磁界結合している。特許文献１に記載されたフィルタでは、３本の共振用電極が、同じ誘電体層上に並べて配置されている。
【０００３】
特許文献１に記載されているような導体層を用いて構成された共振器を備えた積層型のフィルタでは、フィルタのＱを大きくするためには、共振器を構成する導体層の表面積を大きくして、共振器のＱを大きくすることが有効である。しかし、フィルタの小型化、薄型化を図る場合には、共振器を構成する導体層の表面積を大きくすることによってフィルタのＱを大きくすることは難しい。また、この積層型のフィルタでは、共振器とグランド用の導体層が比較的近接した状態で配置されため、これらの間に発生する浮遊容量によって共振器のＱが低下するという問題点もある。
【０００４】
一方、特許文献２ないし４には、積層基板に設けられたビアホールによってインダクタを形成した積層型ＬＣフィルタが記載されている。特許文献２に記載されているように、ビアホールによってインダクタを形成することにより、インダクタのＱを大きくして、ＬＣフィルタのＱを大きくすることが可能である。
【０００５】
【特許文献１】特開平７−２２６６０２号公報
【特許文献２】特開平９−３５９３６号公報
【特許文献３】特開平９−２３８０４０号公報
【特許文献４】特開平９−１８６０４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献２ないし４に記載されているようなビアホールによってインダクタを形成したＬＣフィルタでは、インダクタのＱを大きくするためには、ビアホールの径を大きくすることが有効である。しかし、ビアホールの径を大きくすると、積層基板にクラックが発生するおそれがある。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、共振器を備えた電子部品であって、共振器のＱを大きくすることができるようにした電子部品を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の電子部品は、積層された複数の誘電体層を含む積層基板と、積層基板内に設けられた１以上の共振器とを備えている。本発明の電子部品において、１以上の共振器は、それぞれ積層基板内に設けられ、並列に接続された複数のスルーホールを有する１以上のスルーホール型インダクタを含んでいる。
【０００９】
本発明におけるスルーホール型インダクタでは、スルーホールの径を一定にして比較すると、１個または１列のスルーホールによって構成されたインダクタよりも、インダクタの表面積を大きくすることができる。
【００１０】
本発明の電子部品において、スルーホール型インダクタは、それぞれ直列に接続された複数のスルーホールを含む複数の列を有し、この複数の列が並列に接続されていてもよい。この場合、電子部品は、更に、積層基板内に設けられ、複数の列の端部を接続する導体層を備えていてもよい。また、電子部品は、更に、積層基板内に設けられ、複数の列の端部以外の位置で、複数の列を接続する導体層を備えていてもよい。
【００１１】
また、本発明の電子部品において、１以上の共振器はバンドパスフィルタの機能を実現していてもよい。
【００１２】
また、本発明の電子部品において、１以上の共振器は、誘電体層の積層方向に直交する一方向に並べて配列された複数のスルーホール型インダクタを含み、各スルーホール型インダクタにおいて、並列に接続された複数のスルーホールの配列の方向は、複数のスルーホール型インダクタの配列の方向と交差していてもよい。
【発明の効果】
【００１３】
本発明の電子部品では、１以上の共振器は、それぞれ積層基板内に設けられ、並列に接続された複数のスルーホールを有する１以上のスルーホール型インダクタを含んでいる。本発明におけるスルーホール型インダクタでは、スルーホールの径を一定にして比較すると、１個または１列のスルーホールによって構成されたインダクタよりも、インダクタの表面積を大きくすることができる。これにより、本発明の電子部品によれば、インダクタのＱを大きくすることができ、その結果、共振器のＱを大きくすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図４を参照して、本発明の第１の実施の形態に係る電子部品の回路構成について説明する。図４に示したように、本実施の形態に係る電子部品５１は、入出力端子５２と、共振器５３とを備えている。共振器５３は、インダクタ６０とキャパシタ５４とを有している。インダクタ６０の一端とキャパシタ５４の一端は、入出力端子５２に接続されている。インダクタ６０の他端とキャパシタ５４の他端はグランドに接続されている。共振器５３は、１／４波長共振器として機能する。
【００１５】
本実施の形態に係る電子部品５１は、入出力端子５２を信号線路に接続すると、バンドパスフィルタとして機能する。インダクタ６０の一端とグランドとの間にキャパシタ５４を設けることにより、インダクタ６０における電磁波の進行方向における長さを、バンドパスフィルタが通過させる信号の波長の１／４よりも短くすることができる。
【００１６】
次に、図１ないし図３を参照して、電子部品５１の構造の概略について説明する。図１は、電子部品５１の主要部分を示す斜視図である。図２は、電子部品５１の外観を示す斜視図である。図３は、図２に示した電子部品５１のＡ−Ａ線断面図である。
【００１７】
電子部品５１は、電子部品５１の構成要素を一体化するための積層基板７０を備えている。後で詳しく説明するが、積層基板７０は、積層された複数の誘電体層と複数の導体層とを含んでいる。また、インダクタ６０は、それぞれ積層基板７０内に設けられ、並列に接続された複数のスルーホールを有している。インダクタ６０は、本発明におけるスルーホール型インダクタに対応する。キャパシタ５４は、積層基板７０内の導体層と誘電体層を用いて構成されている。
【００１８】
図２に示したように、積層基板７０は、上面と、底面と、４つの側面を有する直方体形状をなしている。積層基板７０における互いに平行な２つの側面には、それぞれ、グランドに接続されるグランド用端子７３，７４が設けられている。積層基板７０における他の２つの側面のうちの一方には入出力端子７２が設けられている。入出力端子７２は図４における入出力端子５２に対応する。入出力端子７２はインダクタ６０に接続される。グランド用端子７３，７４は、キャパシタ５４を介してインダクタ６０の一端に接続されると共に、インダクタ６０の他端に接続される。
【００１９】
次に、図５および図６を参照して、積層基板７０における誘電体層と導体層について詳しく説明する。図５において（ａ）〜（ｃ）は、それぞれ、上から１層目ないし３層目の誘電体層の上面を示している。図６において（ａ）〜（ｃ）は、それぞれ、上から４層目ないし６層目の誘電体層の上面を示している。
【００２０】
図５（ａ）に示した１層目の誘電体層８１の上面には導体層は形成されていない。図５（ｂ）に示した２層目の誘電体層８２の上面には、グランドに接続されるグランド用導体層９２が形成されている。この導体層９２は、グランド用端子７３，７４に接続される。
【００２１】
図５（ｃ）に示した３層目の誘電体層８３の上面には、キャパシタ用導体層９３が形成されている。この導体層９３は、入出力端子７２に接続される。また、導体層９３は、誘電体層８２を介して導体層９２に対向している。これら導体層９２，９３および誘電体層８２は、図４におけるキャパシタ５４を構成している。また、誘電体層８３には、導体層９３に接続された３つのスルーホール６１Ａ，６１Ｂ，６１Ｃが形成されている。スルーホール６１Ａ，６１Ｂ，６１Ｃは、一方向に並べて配列されている。
【００２２】
図６（ａ）に示した４層目の誘電体層８４には、それぞれスルーホール６１Ａ，６１Ｂ，６１Ｃに接続された３つのスルーホール６２Ａ，６２Ｂ，６２Ｃが形成されている。スルーホール６２Ａ，６２Ｂ，６２Ｃは、一方向に並べて配列されている。
【００２３】
図６（ｂ）に示した５層目の誘電体層８５には、それぞれスルーホール６２Ａ，６２Ｂ，６２Ｃに接続された３つのスルーホール６３Ａ，６３Ｂ，６３Ｃが形成されている。スルーホール６３Ａ，６３Ｂ，６３Ｃは、一方向に並べて配列されている。なお、誘電体層８５は、同様の構成の複数の誘電体層が積層されて構成されていてもよい。
【００２４】
図６（ｃ）に示した６層目の誘電体層８６の上面には、グランドに接続されるグランド用導体層９６が形成されている。この導体層９６には、スルーホール６３Ａ，６３Ｂ，６３Ｃが接続されている。また、導体層９６は、グランド用端子７３，７４に接続される。
【００２５】
上述の１層目ないし６層目の誘電体層８１〜８６および導体層が積層されて積層体が形成される。図２に示した端子７２〜７４は、この積層体の外周面に形成される。導体層９２，９６およびグランド用端子７３，７４は、電磁気的なシールドとして機能する。
【００２６】
スルーホール６１Ａ，６２Ａ，６３Ａは、直列に接続されて、図１に示した１つのスルーホール列６０Ａを形成している。同様に、スルーホール６１Ｂ，６２Ｂ，６３Ｂは、直列に接続されて、図１に示した１つのスルーホール列６０Ｂを形成している。また、スルーホール６１Ｃ，６２Ｃ，６３Ｃは、直列に接続されて、図１に示した１つのスルーホール列６０Ｃを形成している。
【００２７】
スルーホール列６０Ａ，６０Ｂ，６０Ｃの各一端部は、導体層９３によって接続されている。スルーホール列６０Ａ，６０Ｂ，６０Ｃの各他端部は、導体層９６によって接続されている。従って、スルーホール列６０Ａ，６０Ｂ，６０Ｃは、互いに並列に接続されている。インダクタ６０は、このように並列に接続されたスルーホール列６０Ａ，６０Ｂ，６０Ｃによって構成されている。スルーホール列６０Ａ，６０Ｂ，６０Ｃは、誘電体層の積層方向に直交する一方向に並べて配置されている。
【００２８】
スルーホール列６０Ａ，６０Ｂ，６０Ｃを構成する複数のスルーホールの径（直径）は等しい。このスルーホールの径は、５０〜２００μｍの範囲内であることが好ましい。スルーホールの径が５０μｍよりも小さいと、後述するインダクタ６０のＱを大きくすることができるという効果が小さくなる。また、スルーホールの径が２００μｍを超えると、積層基板７０にクラックが発生するおそれがある。
【００２９】
スルーホール列６０Ａ，６０Ｂ，６０Ｃを構成する複数のスルーホールのうち、同じ誘電体層に形成されて隣接する２つのスルーホールの間隔は、スルーホールの径と等しいか、スルーホールの径に近いことが好ましい。
【００３０】
なお、本実施の形態において、積層基板７０としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板７０としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。
【００３１】
以上説明したように、本実施の形態に係る電子部品５１は、積層された複数の誘電体層を含む積層基板７０と、積層基板７０内に設けられた共振器５３とを備えている。共振器５３は、インダクタ６０とキャパシタ５４とを有している。インダクタ６０は、それぞれ積層基板７０内に設けられ、並列に接続されたスルーホールを有している。本実施の形態では特に、インダクタ６０は、それぞれ直列に接続された複数のスルーホールを含む３つのスルーホール列６０Ａ，６０Ｂ，６０Ｃを有している。３つのスルーホール列６０Ａ，６０Ｂ，６０Ｃは並列に接続されている。
【００３２】
本実施の形態によれば、スルーホールの径を一定にして比較すると、１個または１列のスルーホールによってインダクタを構成する場合に比べて、インダクタ６０の表面積を大きくすることができる。これにより、本実施の形態によれば、インダクタ６０のＱを大きくすることができ、その結果、共振器５３のＱを大きくすることができる。以下、この効果を示す実験の結果について説明する。
【００３３】
実験では、第１の比較例のインダクタと、第２の比較例のインダクタと、本実施の形態におけるインダクタ６０とについて、無負荷のＱ（以下、Ｑｕと記す。）を調べた。第１の比較例のインダクタは、スルーホール列６０Ｂのみによって構成されたものである。第２の比較例のインダクタは、並列に接続されたスルーホール列６０Ｂ，６０Ｃのみによって構成されたものである。実験の結果、第１の比較例のインダクタのＱｕは１１８．０であり、第２の比較例のインダクタのＱｕは１３１．４であり、本実施の形態におけるインダクタ６０のＱｕは１４３．３であった。この実験の結果から、インダクタを構成するスルーホール列の数が増えるほど、インダクタのＱｕが大きくなることが分かる。
【００３４】
また、本実施の形態によれば、インダクタ６０が複数のスルーホール列６０Ａ，６０Ｂ，６０Ｃによって構成されているので、インダクタが１つのスルーホール列によって構成されている場合に比べて、積層基板の構造上のばらつきに起因するインダクタ６０のインダクタンスのばらつきを低減することができる。
【００３５】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る電子部品について説明する。始めに、図１０を参照して、本実施の形態に係る電子部品の回路構成について説明する。本実施の形態に係る電子部品１は、バンドパスフィルタの機能を有している。図１０に示したように、電子部品１は、入力端子２と、出力端子３と、３つの共振器４，５，６と、キャパシタ１７〜１９とを備えている。
【００３６】
共振器４は、インダクタ１１とキャパシタ１４とを有している。共振器５は、インダクタ１２とキャパシタ１５とを有している。共振器６は、インダクタ１３とキャパシタ１６とを有している。共振器５は、共振器４と共振器６との間に配置されている。また、インダクタ１２は、インダクタ１１とインダクタ１３との間に配置されている。インダクタ１１，１２は隣接し、電磁界結合している。インダクタ１２，１３も隣接し、電磁界結合している。
【００３７】
インダクタ１１の一端とキャパシタ１４，１７，１９の各一端は、入力端子２に接続されている。インダクタ１１の他端とキャパシタ１４の他端はグランドに接続されている。インダクタ１２の一端とキャパシタ１５，１８の各一端は、キャパシタ１７の他端に接続されている。インダクタ１２の他端とキャパシタ１５の他端はグランドに接続されている。インダクタ１３の一端、キャパシタ１６の一端、キャパシタ１９の他端および出力端子３は、キャパシタ１８の他端に接続されている。インダクタ１３の他端とキャパシタ１６の他端はグランドに接続されている。
【００３８】
共振器４，５，６は、回路構成上、入力端子２と出力端子３との間に設けられ、バンドパスフィルタの機能を実現する。共振器４，５，６はいずれも、一端が開放され、他端が短絡された１／４波長共振器である。
【００３９】
本実施の形態に係る電子部品１では、入力端子２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器４，５，６を用いて構成されたバンドパスフィルタを通過し、出力端子３から出力される。
【００４０】
次に、図７ないし図９を参照して、電子部品１の構造の概略について説明する。図７は、電子部品１の主要部分を示す斜視図である。図８は、電子部品１の外観を示す斜視図である。図９は、電子部品１の断面図である。
【００４１】
電子部品１は、電子部品１の構成要素を一体化するための積層基板２０を備えている。後で詳しく説明するが、積層基板２０は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ１１〜１３はいずれも、積層基板２０内に設けられた１つ以上のスルーホールを用いて構成されている。また、インダクタ１１〜１３はいずれも、本発明におけるスルーホール型インダクタに対応する。キャパシタ１４〜１９は、積層基板２０内の導体層と誘電体層を用いて構成されている。
【００４２】
図８に示したように、積層基板２０は、上面と、底面と、４つの側面を有する直方体形状をなしている。積層基板２０における互いに平行な２つの側面には、それぞれ、入力端子２２、出力端子２３が設けられている。入力端子２２は図１０における入力端子２に対応し、出力端子２３は図１０における出力端子３に対応する。積層基板２０における他の２つの側面には、それぞれ、グランドに接続されるグランド用端子２４，２５が設けられている。
【００４３】
次に、図１１ないし図１４を参照して、積層基板２０における誘電体層と導体層について詳しく説明する。図１１において（ａ）〜（ｃ）は、それぞれ、上から１層目ないし３層目の誘電体層の上面を示している。図１２において（ａ）〜（ｃ）は、それぞれ、上から４層目ないし６層目の誘電体層の上面を示している。図１３において（ａ）〜（ｃ）は、それぞれ、上から７層目ないし９層目の誘電体層の上面を示している。図１４において（ａ）〜（ｃ）は、それぞれ、上から１０層目ないし１２層目の誘電体層の上面を示している。
【００４４】
図１１（ａ）に示した１層目の誘電体層３１の上面には導体層は形成されていない。図１１（ｂ）に示した２層目の誘電体層３２の上面には、グランドに接続されるグランド用導体層３２１が形成されている。この導体層３２１は、グランド用端子２４，２５に接続される。
【００４５】
図１１（ｃ）に示した３層目の誘電体層３３の上面には、キャパシタ用導体層３３１，３３２，３３３が形成されている。導体層３３１，３３２，３３３は、誘電体層３２を介して導体層３２１に対向している。導体層３２１，３３１および誘電体層３２は、図１０におけるキャパシタ１４を構成している。導体層３２１，３３２および誘電体層３２は、図１０におけるキャパシタ１５を構成している。導体層３２１，３３３および誘電体層３２は、図１０におけるキャパシタ１６を構成している。
【００４６】
また、誘電体層３３には、導体層３３１に接続された３つのスルーホール１１１Ａ，１１１Ｂ，１１１Ｃが形成されている。スルーホール１１１Ａ，１１１Ｂ，１１１Ｃは、一方向に並べて配列されている。
【００４７】
また、誘電体層３３には、導体層３３２に接続された３つのスルーホール１２１Ａ，１２１Ｂ，１２１Ｃが形成されている。スルーホール１２１Ａ，１２１Ｂ，１２１Ｃは、一方向に並べて配列されている。
【００４８】
また、誘電体層３３には、導体層３３３に接続された３つのスルーホール１３１Ａ，１３１Ｂ，１３１Ｃが形成されている。スルーホール１３１Ａ，１３１Ｂ，１３１Ｃは、一方向に並べて配列されている。
【００４９】
図１２（ａ）に示した４層目の誘電体層３４の上面には、キャパシタ用導体層３４１，３４２が形成されている。導体層３４１は、誘電体層３３を介して導体層３３１，３３２に対向している。導体層３３１，３３２，３４１および誘電体層３３は、図１０におけるキャパシタ１７の一部を構成している。導体層３４２は、誘電体層３３を介して導体層３３２，３３３に対向している。導体層３３２，３３３，３４２および誘電体層３３は、図１０におけるキャパシタ１８の一部を構成している。
【００５０】
また、誘電体層３４には、それぞれスルーホール１１１Ａ，１１１Ｂ，１１１Ｃ，１２１Ａ，１２１Ｂ，１２１Ｃ，１３１Ａ，１３１Ｂ，１３１Ｃに接続されたスルーホール１１２Ａ，１１２Ｂ，１１２Ｃ，１２２Ａ，１２２Ｂ，１２２Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃが形成されている。
【００５１】
図１２（ｂ）に示した５層目の誘電体層３５の上面には、キャパシタ用導体層３５１が形成されている。導体層３５１は、誘電体層３３，３４を介して導体層３３１，３３２，３３３に対向している。導体層３３１，３３２，３５１および誘電体層３３，３４は、図１０におけるキャパシタ１７の他の一部を構成している。また、導体層３３２，３３３，３５１および誘電体層３３，３４は、図１０におけるキャパシタ１８の他の一部を構成している。また、導体層３３１，３３３，３５１および誘電体層３３，３４は、図１０におけるキャパシタ１９を構成している。
【００５２】
また、誘電体層３５には、それぞれスルーホール１１２Ａ，１１２Ｂ，１１２Ｃ，１２２Ａ，１２２Ｂ，１２２Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃに接続されたスルーホール１１３Ａ，１１３Ｂ，１１３Ｃ，１２３Ａ，１２３Ｂ，１２３Ｃ，１３３Ａ，１３３Ｂ，１３３Ｃが形成されている。
【００５３】
図１２（ｃ）に示した６層目の誘電体層３６には、それぞれスルーホール１１３Ａ，１１３Ｂ，１１３Ｃ，１２３Ａ，１２３Ｂ，１２３Ｃ，１３３Ａ，１３３Ｂ，１３３Ｃに接続されたスルーホール１１４Ａ，１１４Ｂ，１１４Ｃ，１２４Ａ，１２４Ｂ，１２４Ｃ，１３４Ａ，１３４Ｂ，１３４Ｃが形成されている。
【００５４】
図１３（ａ）に示した７層目の誘電体層３７には、それぞれスルーホール１１４Ａ，１１４Ｂ，１１４Ｃ，１２４Ａ，１２４Ｂ，１２４Ｃ，１３４Ａ，１３４Ｂ，１３４Ｃに接続されたスルーホール１１５Ａ，１１５Ｂ，１１５Ｃ，１２５Ａ，１２５Ｂ，１２５Ｃ，１３５Ａ，１３５Ｂ，１３５Ｃが形成されている。
【００５５】
図１３（ｂ）に示した８層目の誘電体層３８には、それぞれスルーホール１１５Ａ，１１５Ｂ，１１５Ｃ，１２５Ａ，１２５Ｂ，１２５Ｃ，１３５Ａ，１３５Ｂ，１３５Ｃに接続されたスルーホール１１６Ａ，１１６Ｂ，１１６Ｃ，１２６Ａ，１２６Ｂ，１２６Ｃ，１３６Ａ，１３６Ｂ，１３６Ｃが形成されている。
【００５６】
図１３（ｃ）に示した９層目の誘電体層３９には、それぞれスルーホール１１６Ａ，１１６Ｂ，１１６Ｃ，１２６Ａ，１２６Ｂ，１２６Ｃ，１３６Ａ，１３６Ｂ，１３６Ｃに接続されたスルーホール１１７Ａ，１１７Ｂ，１１７Ｃ，１２７Ａ，１２７Ｂ，１２７Ｃ，１３７Ａ，１３７Ｂ，１３７Ｃが形成されている。
【００５７】
図１４（ａ）に示した１０層目の誘電体層４０には、それぞれスルーホール１１７Ａ，１１７Ｂ，１１７Ｃ，１２７Ａ，１２７Ｂ，１２７Ｃ，１３７Ａ，１３７Ｂ，１３７Ｃに接続されたスルーホール１１８Ａ，１１８Ｂ，１１８Ｃ，１２８Ａ，１２８Ｂ，１２８Ｃ，１３８Ａ，１３８Ｂ，１３８Ｃが形成されている。
【００５８】
図１４（ｂ）に示した１１層目の誘電体層４１には、それぞれスルーホール１１８Ａ，１１８Ｂ，１１８Ｃ，１２８Ａ，１２８Ｂ，１２８Ｃ，１３８Ａ，１３８Ｂ，１３８Ｃに接続されたスルーホール１１９Ａ，１１９Ｂ，１１９Ｃ，１２９Ａ，１２９Ｂ，１２９Ｃ，１３９Ａ，１３９Ｂ，１３９Ｃが形成されている。
【００５９】
図１４（ｃ）に示した１２層目の誘電体層４２の上面には、グランドに接続されるグランド用導体層４２１が形成されている。この導体層４２１は、グランド用端子２４，２５に接続される。また、導体層４２１には、スルーホール１１９Ａ，１１９Ｂ，１１９Ｃ，１２９Ａ，１２９Ｂ，１２９Ｃ，１３９Ａ，１３９Ｂ，１３９Ｃが接続されている。
【００６０】
上述の１層目ないし１２層目の誘電体層３１〜４２および導体層が積層されて積層体が形成される。図８に示した端子２２〜２５は、この積層体の外周面に形成される。導体層３２１，４２１およびグランド用端子２４，２５は、電磁気的なシールドとして機能する。
【００６１】
直列に接続されたスルーホール１１１Ａ〜１１９Ａは、図７に示した１つのスルーホール列１１Ａを形成している。直列に接続されたスルーホール１１１Ｂ〜１１９Ｂは、図７に示した１つのスルーホール列１１Ｂを形成している。直列に接続されたスルーホール１１１Ｃ〜１１９Ｃは、図７に示した１つのスルーホール列１１Ｃを形成している。スルーホール列１１Ａ，１１Ｂ，１１Ｃの各一端部は、導体層３３１によって接続されている。スルーホール列１１Ａ，１１Ｂ，１１Ｃの各他端部は、導体層４２１によって接続されている。従って、スルーホール列１１Ａ，１１Ｂ，１１Ｃは、互いに並列に接続されている。インダクタ１１は、このように並列に接続されたスルーホール列１１Ａ，１１Ｂ，１１Ｃによって構成されている。スルーホール列１１Ａ，１１Ｂ，１１Ｃは、誘電体層の積層方向に直交する一方向に並べて配置されている。
【００６２】
直列に接続されたスルーホール１２１Ａ〜１２９Ａは、図７に示した１つのスルーホール列１２Ａを形成している。直列に接続されたスルーホール１２１Ｂ〜１２９Ｂは、図７に示した１つのスルーホール列１２Ｂを形成している。直列に接続されたスルーホール１２１Ｃ〜１２９Ｃは、図７に示した１つのスルーホール列１２Ｃを形成している。スルーホール列１２Ａ，１２Ｂ，１２Ｃの各一端部は、導体層３３２によって接続されている。スルーホール列１２Ａ，１２Ｂ，１２Ｃの各他端部は、導体層４２１によって接続されている。従って、スルーホール列１２Ａ，１２Ｂ，１２Ｃは、互いに並列に接続されている。インダクタ１２は、このように並列に接続されたスルーホール列１２Ａ，１２Ｂ，１２Ｃによって構成されている。スルーホール列１２Ａ，１２Ｂ，１２Ｃは、誘電体層の積層方向に直交する一方向に並べて配置されている。
【００６３】
直列に接続されたスルーホール１３１Ａ〜１３９Ａは、図７に示した１つのスルーホール列１３Ａを形成している。直列に接続されたスルーホール１３１Ｂ〜１３９Ｂは、図７に示した１つのスルーホール列１３Ｂを形成している。直列に接続されたスルーホール１３１Ｃ〜１３９Ｃは、図７に示した１つのスルーホール列１３Ｃを形成している。スルーホール列１３Ａ，１３Ｂ，１３Ｃの各一端部は、導体層３３３によって接続されている。スルーホール列１３Ａ，１３Ｂ，１３Ｃの各他端部は、導体層４２１によって接続されている。従って、スルーホール列１３Ａ，１３Ｂ，１３Ｃは、互いに並列に接続されている。インダクタ１３は、このように並列に接続されたスルーホール列１３Ａ，１３Ｂ，１３Ｃによって構成されている。スルーホール列１３Ａ，１３Ｂ，１３Ｃは、誘電体層の積層方向に直交する一方向に並べて配置されている。
【００６４】
各スルーホール列を構成する複数のスルーホールの径（直径）は、第１の実施の形態におけるスルーホール列６０Ａ，６０Ｂ，６０Ｃを構成する複数のスルーホールと同様である。また、複数のスルーホールのうち、同じ誘電体層に形成されて隣接する２つのスルーホールの間隔も、第１の実施の形態と同様である。
【００６５】
なお、本実施の形態において、積層基板２０としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板２０としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。
【００６６】
本実施の形態では、インダクタ１１，１２，１３は、それぞれ、並列に接続された３つのスルーホール列によって構成されている。これによる効果は、第１の実施の形態と同様である。すなわち、本実施の形態によれば、スルーホールの径を一定にして比較すると、それぞれ１個または１列のスルーホールによってインダクタ１１，１２，１３を構成する場合に比べて、インダクタ１１，１２，１３の表面積を大きくすることができる。これにより、本実施の形態によれば、インダクタ１１，１２，１３のＱを大きくすることができ、その結果、共振器４，５，６のＱを大きくすることができる。また、本実施の形態によれば、各インダクタがそれぞれ１つのスルーホール列によって構成されている場合に比べて、積層基板の構造上のばらつきに起因する各インダクタ１１，１２，１３のインダクタンスのばらつきを低減することができる。
【００６７】
次に、本実施の形態に係る電子部品１の更なる効果について、比較例の電子部品と比較しながら説明する。図１５は、比較例の電子部品における３つのインダクタを上から見た状態を表している。図１６は、本実施の形態におけるインダクタ１１，１２，１３を上から見た状態を表している。
【００６８】
図１５に示したように、比較例の電子部品は、３つのインダクタ２１１，２１２，２１３を備えている。３つのインダクタ２１１，２１２，２１３は、いずれも、直列に接続された複数のスルーホールを含む１つのスルーホール列によって構成されている。３つのインダクタ２１１，２１２，２１３は、スルーホールの中心軸方向に直交する一方向に並べて配列されている。図１５において、３つのインダクタ２１１，２１２，２１３の配列の方向を、符号Ａ１を付した矢印で示す。ここでは、本実施の形態における各インダクタ１１，１２，１３の表面積と比較例における各インダクタ２１１，２１２，２１３の表面積が等しくなるように、比較例におけるインダクタ２１１，２１２，２１３を構成するスルーホールの径を、本実施の形態におけるインダクタ１１，１２，１３を構成するスルーホールの径の３倍にしている。
【００６９】
図１５において、インダクタ２１１，２１２，２１３を囲う３つの円は、インダクタ２１１，２１２，２１３によって発生される磁束を表している。比較例では、インダクタ２１１，２１２，２１３が、それぞれ１つのスルーホール列によって構成されている。そのため、インダクタ２１１，２１２，２１３によって発生される磁束の、上から見た形状は、図１５に示したように、ほぼ円形になる。この場合、隣接する２つのインダクタ間において、各インダクタによって発生される磁束が重なる領域は大きくなる。そのため、比較例では、隣接するインダクタ２１１，２１２の結合、および隣接するインダクタ２１２，２１３の結合は強くなる。
【００７０】
図１６に示したように、本実施の形態では、インダクタ１１，１２，１３は、それぞれ、並列に接続された３つのスルーホール列によって構成されている。本実施の形態では、各インダクタ１１，１２，１３において、並列に接続された３つのスルーホール列の配列の方向は、インダクタ１１，１２，１３の配列の方向と交差、特に直交している。図１６において、符号Ａ１０を付した矢印は、インダクタ１１，１２，１３の配列の方向を表している。また、符号Ａ１１，Ａ１２，Ａ１３を付した各矢印は、各インダクタ１１，１２，１３において、並列に接続された３つのスルーホール列の配列の方向を表している。また、図１６において、インダクタ１１，１２，１３を囲う３つの楕円は、インダクタ１１，１２，１３によって発生される磁束を表している。本実施の形態では、インダクタ１１，１２，１３によって発生される磁束の、上から見た形状は、それぞれ、Ａ１１，Ａ１２，Ａ１３で示す方向に長い楕円形状となる。そのため、本実施の形態によれば、図１５に示した比較例と比較して、隣接する２つのインダクタ間において、各インダクタによって発生される磁束が重なる領域は小さくなる。その結果、本実施の形態では、比較例と比較して、隣接するインダクタ１１，１２の結合、および隣接するインダクタ１２，１３の結合が弱くなる。これにより、本実施の形態によれば、電子部品１の小型化に伴って、隣接するインダクタ間の結合が強くなりすぎることを防止することができる。
【００７１】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る電子部品について説明する。図１７は、本実施の形態に係る電子部品１の主要部分を示す斜視図である。本実施の形態に係る電子部品１の回路構成は、第２の実施の形態と同じであり、図１０に示した通りである。本実施の形態に係る電子部品１の外観も、第２の実施の形態と同じであり、図８に示した通りである。
【００７２】
次に、図１８ないし図２０を参照して、積層基板２０における誘電体層と導体層について詳しく説明する。本実施の形態における上から１層目ないし３層目の誘電体層３１〜３３の構成は、第２の実施の形態と同じであり、図１１に示した通りである。図１８において（ａ）〜（ｃ）は、それぞれ、上から４層目ないし６層目の誘電体層の上面を示している。図１９において（ａ）〜（ｃ）は、それぞれ、上から７層目ないし９層目の誘電体層の上面を示している。図２０において（ａ）〜（ｃ）は、それぞれ、上から１０層目ないし１２層目の誘電体層の上面を示している。
【００７３】
図１８（ａ）に示した４層目の誘電体層３４の上面には、図１２（ａ）に示したキャパシタ用導体層３４１，３４２の他に、導体層１１２，１２２，１３２が形成されている。また、誘電体層３４には、図１２（ａ）に示した誘電体層３４と同様に、スルーホール１１２Ａ，１１２Ｂ，１１２Ｃ，１２２Ａ，１２２Ｂ，１２２Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃが形成されている。
【００７４】
導体層１１２は、スルーホール１１２Ａ，１１２Ｂ，１１２Ｃを接続している。導体層１１２は、スルーホール１１２Ａ，１１２Ｂ，１１２Ｃの配列の方向に長い長円形状を有している。導体層１２２は、スルーホール１２２Ａ，１２２Ｂ，１２２Ｃを接続している。導体層１２２は、スルーホール１２２Ａ，１２２Ｂ，１２２Ｃの配列の方向に長い長円形状を有している。導体層１３２は、スルーホール１３２Ａ，１３２Ｂ，１３２Ｃを接続している。導体層１３２は、スルーホール１３２Ａ，１３２Ｂ，１３２Ｃの配列の方向に長い長円形状を有している。
【００７５】
図１８（ｂ）に示した５層目の誘電体層３５の上面には、図１２（ｂ）に示したキャパシタ用導体層３５１の他に導体層１１３，１２３，１３３が形成されている。また、誘電体層３５には、図１２（ｂ）に示した誘電体層３５と同様に、スルーホール１１３Ａ，１１３Ｂ，１１３Ｃ，１２３Ａ，１２３Ｂ，１２３Ｃ，１３３Ａ，１３３Ｂ，１３３Ｃが形成されている。導体層１１３，１２３，１３３の形状は、導体層１１２，１２２，１３２と同様である。導体層１１３は、スルーホール１１３Ａ，１１３Ｂ，１１３Ｃを接続している。導体層１２３は、スルーホール１２３Ａ，１２３Ｂ，１２３Ｃを接続している。導体層１３３は、スルーホール１３３Ａ，１３３Ｂ，１３３Ｃを接続している。
【００７６】
図１８（ｃ）に示した６層目の誘電体層３６の上面には、導体層１１４，１２４，１３４が形成されている。また、誘電体層３６には、図１２（ｃ）に示した誘電体層３６と同様に、スルーホール１１４Ａ，１１４Ｂ，１１４Ｃ，１２４Ａ，１２４Ｂ，１２４Ｃ，１３４Ａ，１３４Ｂ，１３４Ｃが形成されている。導体層１１４，１２４，１３４の形状は、導体層１１２，１２２，１３２と同様である。導体層１１４は、スルーホール１１４Ａ，１１４Ｂ，１１４Ｃを接続している。導体層１２４は、スルーホール１２４Ａ，１２４Ｂ，１２４Ｃを接続している。導体層１３４は、スルーホール１３４Ａ，１３４Ｂ，１３４Ｃを接続している。
【００７７】
図１９（ａ）に示した７層目の誘電体層３７の上面には、導体層１１５，１２５，１３５が形成されている。また、誘電体層３７には、図１３（ａ）に示した誘電体層３７と同様に、スルーホール１１５Ａ，１１５Ｂ，１１５Ｃ，１２５Ａ，１２５Ｂ，１２５Ｃ，１３５Ａ，１３５Ｂ，１３５Ｃが形成されている。導体層１１５，１２５，１３５の形状は、導体層１１２，１２２，１３２と同様である。導体層１１５は、スルーホール１１５Ａ，１１５Ｂ，１１５Ｃを接続している。導体層１２５は、スルーホール１２５Ａ，１２５Ｂ，１２５Ｃを接続している。導体層１３５は、スルーホール１３５Ａ，１３５Ｂ，１３５Ｃを接続している。
【００７８】
図１９（ｂ）に示した８層目の誘電体層３８の上面には、導体層１１６，１２６，１３６が形成されている。また、誘電体層３８には、図１３（ｂ）に示した誘電体層３８と同様に、スルーホール１１６Ａ，１１６Ｂ，１１６Ｃ，１２６Ａ，１２６Ｂ，１２６Ｃ，１３６Ａ，１３６Ｂ，１３６Ｃが形成されている。導体層１１６，１２６，１３６の形状は、導体層１１２，１２２，１３２と同様である。導体層１１６は、スルーホール１１６Ａ，１１６Ｂ，１１６Ｃを接続している。導体層１２６は、スルーホール１２６Ａ，１２６Ｂ，１２６Ｃを接続している。導体層１３６は、スルーホール１３６Ａ，１３６Ｂ，１３６Ｃを接続している。
【００７９】
図１９（ｃ）に示した９層目の誘電体層３９の上面には、導体層１１７，１２７，１３７が形成されている。また、誘電体層３９には、図１３（ｃ）に示した誘電体層３９と同様に、スルーホール１１７Ａ，１１７Ｂ，１１７Ｃ，１２７Ａ，１２７Ｂ，１２７Ｃ，１３７Ａ，１３７Ｂ，１３７Ｃが形成されている。導体層１１７，１２７，１３７の形状は、導体層１１２，１２２，１３２と同様である。導体層１１７は、スルーホール１１７Ａ，１１７Ｂ，１１７Ｃを接続している。導体層１２７は、スルーホール１２７Ａ，１２７Ｂ，１２７Ｃを接続している。導体層１３７は、スルーホール１３７Ａ，１３７Ｂ，１３７Ｃを接続している。
【００８０】
図２０（ａ）に示した１０層目の誘電体層４０の上面には、導体層１１８，１２８，１３８が形成されている。また、誘電体層４０には、図１４（ａ）に示した誘電体層４０と同様に、スルーホール１１８Ａ，１１８Ｂ，１１８Ｃ，１２８Ａ，１２８Ｂ，１２８Ｃ，１３８Ａ，１３８Ｂ，１３８Ｃが形成されている。導体層１１８，１２８，１３８の形状は、導体層１１２，１２２，１３２と同様である。導体層１１８は、スルーホール１１８Ａ，１１８Ｂ，１１８Ｃを接続している。導体層１２８は、スルーホール１２８Ａ，１２８Ｂ，１２８Ｃを接続している。導体層１３８は、スルーホール１３８Ａ，１３８Ｂ，１３８Ｃを接続している。
【００８１】
図２０（ｂ）に示した１１層目の誘電体層４１の上面には、導体層１１９，１２９，１３９が形成されている。また、誘電体層４１には、図１４（ｂ）に示した誘電体層４１と同様に、スルーホール１１９Ａ，１１９Ｂ，１１９Ｃ，１２９Ａ，１２９Ｂ，１２９Ｃ，１３９Ａ，１３９Ｂ，１３９Ｃが形成されている。導体層１１９，１２９，１３９の形状は、導体層１１２，１２２，１３２と同様である。導体層１１９は、スルーホール１１９Ａ，１１９Ｂ，１１９Ｃを接続している。導体層１２９は、スルーホール１２９Ａ，１２９Ｂ，１２９Ｃを接続している。導体層１３９は、スルーホール１３９Ａ，１３９Ｂ，１３９Ｃを接続している。
【００８２】
図２０（ｃ）に示した１２層目の誘電体層４２の上面には、グランドに接続されるグランド用導体層４２１が形成されている。この導体層４２１は、グランド用端子２４，２５に接続される。また、導体層４２１には、スルーホール１１９Ａ，１１９Ｂ，１１９Ｃ，１２９Ａ，１２９Ｂ，１２９Ｃ，１３９Ａ，１３９Ｂ，１３９Ｃが接続されている。
【００８３】
上述の１層目ないし１２層目の誘電体層３１〜４２および導体層が積層されて積層体が形成される。図８に示した端子２２〜２５は、この積層体の外周面に形成される。導体層３２１，４２１およびグランド用端子２４，２５は、電磁気的なシールドとして機能する。
【００８４】
第２の実施の形態と同様に、直列に接続されたスルーホール１１１Ａ〜１１９Ａは、図１７に示した１つのスルーホール列１１Ａを形成している。直列に接続されたスルーホール１１１Ｂ〜１１９Ｂは、図１７に示した１つのスルーホール列１１Ｂを形成している。直列に接続されたスルーホール１１１Ｃ〜１１９Ｃは、図１７に示した１つのスルーホール列１１Ｃを形成している。スルーホール列１１Ａ，１１Ｂ，１１Ｃの各一端部は、導体層３３１によって接続されている。スルーホール列１１Ａ，１１Ｂ，１１Ｃの各他端部は、導体層４２１によって接続されている。また、本実施の形態では、スルーホール列１１Ａ，１１Ｂ，１１Ｃは、導体層１１２〜１１９によって、スルーホール列１１Ａ，１１Ｂ，１１Ｃの端部以外の複数の位置で接続されている。
【００８５】
また、直列に接続されたスルーホール１２１Ａ〜１２９Ａは、図１７に示した１つのスルーホール列１２Ａを形成している。直列に接続されたスルーホール１２１Ｂ〜１２９Ｂは、図１７に示した１つのスルーホール列１２Ｂを形成している。直列に接続されたスルーホール１２１Ｃ〜１２９Ｃは、図１７に示した１つのスルーホール列１２Ｃを形成している。スルーホール列１２Ａ，１２Ｂ，１２Ｃの各一端部は、導体層３３２によって接続されている。スルーホール列１２Ａ，１２Ｂ，１２Ｃの各他端部は、導体層４２１によって接続されている。また、本実施の形態では、スルーホール列１２Ａ，１２Ｂ，１２Ｃは、導体層１２２〜１２９によって、スルーホール列１２Ａ，１２Ｂ，１２Ｃの端部以外の複数の位置で接続されている。
【００８６】
また、直列に接続されたスルーホール１３１Ａ〜１３９Ａは、図１７に示した１つのスルーホール列１３Ａを形成している。直列に接続されたスルーホール１３１Ｂ〜１３９Ｂは、図１７に示した１つのスルーホール列１３Ｂを形成している。直列に接続されたスルーホール１３１Ｃ〜１３９Ｃは、図１７に示した１つのスルーホール列１３Ｃを形成している。スルーホール列１３Ａ，１３Ｂ，１３Ｃの各一端部は、導体層３３３によって接続されている。スルーホール列１３Ａ，１３Ｂ，１３Ｃの各他端部は、導体層４２１によって接続されている。また、本実施の形態では、スルーホール列１３Ａ，１３Ｂ，１３Ｃは、導体層１３２〜１３９によって、スルーホール列１３Ａ，１３Ｂ，１３Ｃの端部以外の複数の位置で接続されている。
【００８７】
次に、図２１を参照して、本実施の形態に係る電子部品１の効果について説明する。図２１は、本実施の形態におけるインダクタ１１，１２，１３を上から見た状態を表している。図２１において、インダクタ１１，１２，１３を囲う３つの楕円は、インダクタ１１，１２，１３によって発生される磁束を表している。本実施の形態では、前述のように、スルーホール列１１Ａ，１１Ｂ，１１Ｃは導体層１１２〜１１９によって複数の位置で接続され、スルーホール列１２Ａ，１２Ｂ，１２Ｃは導体層１２２〜１２９によって複数の位置で接続され、スルーホール列１３Ａ，１３Ｂ，１３Ｃは導体層１３２〜１３９によって複数の位置で接続されている。そのため、インダクタ１１，１２，１３によって発生される磁束の、上から見た形状は、第２の実施の形態におけるそれらの形状とは若干異なったものとなる。インダクタ１１，１２，１３によって発生される磁束の形状は、スルーホール列を接続する導体層の形状や数によって、ある程度、制御することができる。従って、本実施の形態によれば、スルーホール列を接続する導体層の形状や数によって、隣接するインダクタ１１，１２の結合、および隣接するインダクタ１２，１３の結合を調整することが可能になる。
【００８８】
本実施の形態におけるその他の構成、作用および効果は、第２の実施の形態と同様である。
【００８９】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品において、スルーホール型インダクタは、並列に接続された複数のスルーホール列の代わりに、並列に接続された複数のスルーホールを有するものであってもよい。また、本発明の電子部品において、並列に接続されたスルーホール列またはスルーホールの数は、２でもよいし、４以上であってもよい。
【００９０】
また、本発明の電子部品は、バンドパスフィルタに限らず、共振器を備えた電子部品全般に適用することができる。電子部品に含まれる共振器は、２つでもよいし、４つ以上であってもよい。
【００９１】
本発明の電子部品は、ブルートゥース規格の通信装置や無線ＬＡＮ用の通信装置において用いられるフィルタ、特にバンドパスフィルタとして有用である。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施の形態に係る電子部品の主要部分を示す斜視図である。
【図２】本発明の第１の実施の形態に係る電子部品の外観を示す斜視図である。
【図３】図２に示した電子部品１のＡ−Ａ線断面図である。
【図４】本発明の第１の実施の形態に係る電子部品の回路構成を示す回路図である。
【図５】本発明の第１の実施の形態における積層基板の１層目ないし３層目の誘電体層の上面を示す説明図である。
【図６】本発明の第１の実施の形態における積層基板の４層目ないし６層目の誘電体層の上面を示す説明図である。
【図７】本発明の第２の実施の形態に係る電子部品の主要部分を示す斜視図である。
【図８】本発明の第２の実施の形態に係る電子部品の外観を示す斜視図である。
【図９】本発明の第２の実施の形態に係る電子部品の断面図である。
【図１０】本発明の第２の実施の形態に係る電子部品の回路構成を示す回路図である。
【図１１】本発明の第２の実施の形態における積層基板の１層目ないし３層目の誘電体層の上面を示す説明図である。
【図１２】本発明の第２の実施の形態における積層基板の４層目ないし６層目の誘電体層の上面を示す説明図である。
【図１３】本発明の第２の実施の形態における積層基板の７層目ないし９層目の誘電体層の上面を示す説明図である。
【図１４】本発明の第２の実施の形態における積層基板の１０層目ないし１２層目の誘電体層の上面を示す説明図である。
【図１５】比較例の電子部品における３つのインダクタを示す説明図である。
【図１６】本発明の第２の実施の形態に係る電子部品における３つのインダクタを示す説明図である。
【図１７】本発明の第３の実施の形態に係る電子部品の主要部分を示す斜視図である。
【図１８】本発明の第３の実施の形態における積層基板の４層目ないし６層目の誘電体層の上面を示す説明図である。
【図１９】本発明の第３の実施の形態における積層基板の７層目ないし９層目の誘電体層の上面を示す説明図である。
【図２０】本発明の第３の実施の形態における積層基板の１０層目ないし１２層目の誘電体層の上面を示す説明図である。
【図２１】本発明の第３の実施の形態に係る電子部品における３つのインダクタを示す説明図である。
【符号の説明】
【００９３】
５１…電子部品、５２…入出力端子、５３…共振器、５４…キャパシタ、６０…インダクタ、６０Ａ，６０Ｂ，６０Ｃ…スルーホール列、７０…積層基板。
【図１】
2008017242.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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