(57)【要約】      （修正有）【課題】誤放電を防止しつつも暗コントラストの向上を図ることができるプラズマディスプレイパネルの駆動方法を提供する。【解決手段】単位表示期間内の１のサブフィールドでは以下のリセット行程Ｒと、アドレス行程Ｗwとを実行する。リセット行程Ｒでは、プラズマディスプレイパネルの行電極対の一方の行電極Ｙ１〜Ｙｎを陽極側、列電極Ｄ１〜Ｄｍを陰極側とした電圧を両電極間に印加することにより各放電セル内で第１のリセット放電を生起させ、引き続き、一方の行電極Ｙ１〜Ｙｎに負極性の電位を印加しつつ他方の行電極Ｘ１〜Ｘｎに正極性のピーク電位ＶＢ１を有する第１ベースパルスＢＰ１＋を印加することにより第２のリセット放電を生起させる。アドレス行程では、入力映像信号に応じて各放電セルを選択的にアドレス放電させることによりこれを点灯モードの状態に設定させる。【選択図】図８
2008216759.tif 000002
【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで前面基板及び背面基板が対向配置されており、前記前面基板に形成されている複数の行電極対と前記背面基板に形成されている複数の列電極との各交叉部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドによって階調駆動するプラズマディスプレイパネルの駆動方法であって、
前記放電セル内の前記背面基板上には蛍光体材料及び二次電子放出材料が含まれる蛍光体層が設けられており、
前記単位表示期間内の１のサブフィールドでは、前記放電セルを消灯モードの状態に初期化するリセット行程と、前記入力映像信号に応じて前記放電セルを選択的にアドレス放電させることにより前記放電セルを点灯モードの状態に遷移させるアドレス行程と、を実行し、
前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間において第１のリセット放電を生起させた後、引き続き前記一方の行電極に負極性の電位を印加しつつ前記行電極対の他方の行電極に正極性のピーク電位を有する第１ベースパルスを印加することにより第２のリセット放電を生起させ、
前記アドレス行程の実行期間中に亘り、前記一方の行電極に負極性の電位を印加しつつ前記他方の行電極に前記第１ベースパルスとは異なる正極性のピーク電位を有する第２ベースパルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記第１ベースパルスは前記第２ベースパルスよりも高電位であることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記第１ベースパルスは前記第２ベースパルスよりも低電位であることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記１のサブフィールドは、前記単位表示期間内の先頭のサブフィールドであり、前記サブフィールド各々の内の前記先頭のサブフィールドのみで前記リセット行程を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記１のサブフィールドは、前記単位表示期間内の先頭のサブフィールドの直後に設けられたサブフィールドであり、
前記先頭のサブフィールドでは、前記放電セルを消灯モードの状態に初期化するリセット行程と、前記入力映像信号に応じて前記放電セルを選択的にアドレス放電させることにより前記放電セルを点灯モードの状態に遷移させるアドレス行程と、を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記放電セル内の前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記単位表示期間内における前記先頭のサブフィールド及び前記先頭のサブフィールドの直後に設けられた１のサブフィールドのみで前記リセット行程が実行されることを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記先頭のサブフィールドの前記アドレス行程の直後において、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記先頭のサブフィールドの前記アドレス行程にて前記点灯モードに設定された放電セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程を実行することを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記微小発光放電は、輝度レベル０よりも１段階だけ高輝度な階調に対応した発光を伴う放電であることを特徴とする請求項８記載のプラズマディスプレイ装置。
【請求項１０】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項１０記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記酸化マグネシウム結晶体が、気相酸化法によって生成された酸化マグネシウム単結晶体であることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記放電空間内において前記二次電子放出材からなる粒子が前記放電ガスに接触していることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを駆動する駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されている。プラズマディスプレイパネル内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した表示セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００３】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各表示セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている表示セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての表示セル内において、対を為す行電極間にリセット放電を生起させることにより全表示セル内に残留する壁電荷の量を初期化する初期化行程を実行する。
【０００４】
ここで、上記リセット放電は比較的強い放電であり、且つ表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。
【０００５】
そこで、各表示セル内に、電子線の照射によって励起されて波長２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層を設けるようにしたプラズマディスプレイパネルを備えたプラズマディスプレイ装置が提案された（例えば特許文献１参照）。かかるプラズマディスプレイパネルによれば、表示セル内で生起される放電の遅れ時間が短縮されるので、比較的ピーク電位が低いリセットパルスを印加した際にも確実にリセット放電を生起させることが可能となる。そこで、このプラズマディスプレイ装置では、各表示セルに対して比較的ピーク電位が低いリセットパルスを印加することにより、放電強度の弱いリセット放電を生起させるようにしている。これにより、リセット放電に伴う発光輝度が低下するので、表示画像の輝度コントラストを高めることが可能となる。
【０００６】
しかしながら、放電の遅れ時間が短縮されて放電が生起されやすくなった分だけ、リセット放電の直後に実施されるアドレス行程において誤った放電が生起されてしまうという問題が生じた。
【特許文献１】特開２００６−５４１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題を解決すべく為されたものであり、誤放電を防止しつつも暗コントラストの向上を図ることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで前面基板及び背面基板が対向配置されており、前記前面基板に形成されている複数の行電極対と前記背面基板に形成されている複数の列電極との各交叉部に画素を担う放電セルが形成されているプラズマディスプレイパネルを、入力映像信号における単位表示期間毎に複数のサブフィールドによって階調駆動するプラズマディスプレイパネルの駆動方法であって、前記放電セル内の前記背面基板上には蛍光体材料及び二次電子放出材料が含まれる蛍光体層が設けられており、前記単位表示期間内の１のサブフィールドでは、前記放電セルを消灯モードの状態に初期化するリセット行程と、前記入力映像信号に応じて前記放電セルを選択的にアドレス放電させることにより前記放電セルを点灯モードの状態に遷移させるアドレス行程と、を実行し、前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間において第１のリセット放電を生起させた後、引き続き前記一方の行電極に負極性の電位を印加しつつ前記行電極対の他方の行電極に正極性のピーク電位を有する第１ベースパルスを印加することにより第２のリセット放電を生起させ、前記アドレス行程の実行期間中に亘り、前記一方の行電極に負極性の電位を印加しつつ前記他方の行電極に前記第１ベースパルスとは異なる正極性のピーク電位を有する第２ベースパルスを印加する。
【発明を実施するための最良の形態】
【０００９】
プラズマディスプレイパネル（以下、ＰＤＰと称する）の各放電セル内の蛍光体層に二次電子放出材料を含ませることにより、弱いリセット放電を確実に生起させることを可能とし、このリセット放電の微弱化によって暗コントラストの向上を図る。
【００１０】
更に、かかるＰＤＰを単位表示期間毎に複数のサブフィールドにて階調駆動するにあたり、単位表示期間内の１のサブフィールドでは以下のリセット行程と、アドレス行程とを実行する。先ず、リセット行程では、ＰＤＰの行電極対の一方の行電極を陽極側、列電極を陰極側とした電圧を両電極間に印加することにより各放電セル内で第１のリセット放電を生起させ、引き続き、一方の行電極に負極性の電位を印加しつつ他方の行電極に正極性のピーク電位を有する第１ベースパルスを印加することにより第２のリセット放電を生起させる。次に、アドレス行程では、入力映像信号に応じて各放電セルを選択的にアドレス放電させることによりこれを点灯モードの状態に設定させる。尚、このアドレス行程の実行期間中に亘り、上記一方の行電極に負極性の電位を印加しつつ他方の行電極に第１ベースパルスとは異なる正極性ピーク電位を有する第２ベースパルスを印加する。
【００１１】
この際、第１ベースパルスのピーク電位を第２ベースパルスよりも高電位に設定すれば、第２のリセット放電が強い放電となるので、壁電荷の消去が為されるものの、各放電セル内の一方の行電極近傍には微量な正極性の壁電荷、他方の行電極近傍には微量な負極性の壁電荷が残留する。これにより、アドレス行程において一方の行電極に負極性の電位、他方の行電極に第２ベースパルスが印加されている状態では、行電極間での放電が生起されにくくなり、誤った放電が防止されるようになる。
【００１２】
一方、第２ベースパルスのピーク電位を第１ベースパルスよりも高電位に設定すれば、製造上における各放電セル毎の放電強度のバラツキによりアドレス放電が弱い放電となってしまう放電セルが存在しても、この放電セルを確実に点灯モード状態に設定することが可能となる。
【実施例１】
【００１３】
図１は、本発明の第１の実施例による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１４】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１５】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に夫々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ１，Ｘ１）、（Ｙ２，Ｘ２）、（Ｙ３，Ｘ３）、・・・、（Ｙｎ，Ｘｎ）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１６】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１７】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１８】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１９】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００２０】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００２１】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２２】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２３】
尚、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、 蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２４】
ここで、各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２５】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１５階調にて表す４ビットの多階調化画素データＰＤＳに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤＳを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２６】
更に、駆動制御回路５６は、図７に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷＷ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００２７】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００２８】
図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００２９】
先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰＹ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰＹ１のピーク電位は、上記サスティンパルスのピーク電位よりも高電位である。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰＹ１の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。更に、リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰＹ１と同一極性であり、且つ、上記リセットパルスＲＰＹ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰＸを全ての行電極Ｘ１〜Ｘｎ各々に印加する。
【００３０】
次に、サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰＹ２を発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。又、リセット行程Ｒの後半部では、Ｘ電極ドライバ５１が、上記リセットパルスＲＰＹ２が行電極Ｙに印加されている間に亘り、正極性のピーク電位として第１ベース電位ＶＢ１を有する第１ベースパルスＢＰ１＋を行電極Ｘ１〜Ｘｎ各々に印加する。すなわち、Ｘ電極ドライバ５１は、パルスの最高電位が図８に示す如き第１ベース電位ＶＢ１となる第１ベースパルスＢＰ１＋を全行電極Ｘに印加するのである。これら負極性のリセットパルスＲＰＹ２及び正極性の第１ベースパルスＢＰ１＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。かかる第２リセット放電により、全放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルＰＣは、行電極Ｘ近傍には微量な負極性の壁電荷、行電極Ｙ近傍には微量な正極性の壁電荷が夫々残留した状態、つまり消灯モードに初期化される。更に、上記リセットパルスＲＰＹ２の印加に応じて、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、後述する選択書込アドレス行程ＷＷにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
【００３１】
尚、リセットパルスＲＰＹ２及び第１ベースパルスＢＰ１＋によって行電極Ｘ及びＹ間に印加される電圧は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる電圧である。又、リセットパルスＲＰＹ２における負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰＹ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷＷでのアドレス放電が不安定となるからである。一方、第１ベースパルスＢＰ１＋のピーク電位（ＶＢ１）は、後述する第２ベースパルスＢＰ２＋のピーク電位（ＶＢ２）よりも高電位である。
【００３２】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷＷでは、Ｙ電極ドライバ５３が、図８に示す如き負極性のピーク電位有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、この間、正極性のピーク電位として第２ベース電位ＶＢ２を有する第２ベースパルスＢＰ２＋を行電極Ｘ１〜Ｘｎに印加し続ける。すなわち、Ｘ電極ドライバ５１は、パルスの最高電位が図８に示す如き第２ベース電位ＶＢ２となる第２ベースパルスＢＰ２＋を全行電極Ｘに印加するのである。この際、第２ベースパルスＢＰ２＋のピーク電位（ＶＢ２）は、上記第１ベースパルスＢＰ１＋のピーク電位（ＶＢ１）よりも低電位である。又、第２ベースパルスＢＰ２＋及びベースパルスＢＰ−によって行電極Ｘ及びＹ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い。
【００３３】
更に、この選択書込アドレス行程ＷＷでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間には上記ベースパルスＢＰ−及び第２ベースパルスＢＰ２＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及び第２ベースパルスＢＰ２＋による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００３４】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３５】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定のピーク電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋の電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧で正極性の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００３６】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図８に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３７】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００３８】
以上の如き駆動を、図６に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図６に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷOのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、放電セルＰＣは消灯モードに設定される。つまり、各放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。かかる駆動によれば、１フィールド表示期間内において、その発光パターン（点灯状態、消灯状態）が互いに反転する領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【００３９】
又、図８に示す如き駆動では、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて印加すべきサスティンパルスＩＰの回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷＤでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化を防げる。
【００４０】
ここで、図７及び図８に示される駆動では、先頭のサブフィールドＳＦ１において各放電セルＰＣを点灯モードに設定した後、後続するサブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドのみで各放電セルＰＣを消灯モードに遷移させるという、いわゆる選択消去アドレス法を採用している。
【００４１】
しかしながら、ＰＤＰ５０を駆動するにあたり、図７に示す如き選択消去アドレス法に代わり、図９に示す如き選択書込アドレス法に基づく発光駆動シーケンスを採用しても良い。
【００４２】
この際、駆動制御回路５６は、図９に示す如きサブフィールドＳＦ１〜ＳＦ１４各々において、選択書込アドレス行程ＷＷ、サスティン行程Ｉ及び消去行程Ｅ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、駆動制御回路５６は、先頭のサブフィールドＳＦ１に限り、選択書込アドレス行程ＷＷに先立ち、リセット行程Ｒに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００４３】
パネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）は、駆動制御回路５６から供給された各種制御信号に応じて、図１０に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００４４】
尚、図１０においては、図９に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。又、図１０において、サブフィールドＳＦ１のリセット行程Ｒ及び選択書込アドレス行程ＷＷ各々での動作は図８に示されるものと同一であるのでその説明は省略する。
【００４５】
先ず、先頭のサブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。
【００４６】
次に、サブフィールドＳＦ１〜ＳＦ１４各々の消去行程Ｅでは、Ｙ電極ドライバ５３は、リセット行程Ｒの後半部において印加したリセットパルスＲＰＹ２と同一波形を有する負極性の消去パルスＥＰを行電極Ｙ１〜Ｙｎに印加する。この間、Ｘ電極ドライバ５１は、リセット行程Ｒの後半部と同様に、正極性の所定のピーク電位を有するベースパルスＢＰ＋を全ての行電極Ｘ１〜Ｘｎ各々に印加する。かかる消去パルスＥＰ及びベースパルスＢＰ＋に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起される。かかる消去放電により、放電セルＰＣ内に形成されていた壁電荷の一部が消去され、この放電セルＰＣは消灯モード状態に遷移する。更に、消去パルスＥＰの印加に応じて、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間でも微弱な放電が生起される。かかる放電により、列電極Ｄ近傍に形成されている正極性の壁電荷は、次の選択書込アドレス行程ＷＷにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００４７】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１０に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位Ｖsus及びパルス幅Ｗｂを有するサスティンパルスＩＰを行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、各サスティン行程Ｉ内において印加されるサスティンパルスＩＰの総数は奇数である。すなわち、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰ及び最終のサスティンパルスＩＰは共に、行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。これにより、各放電セルＰＣ内の壁電荷形成状態は、リセット行程Ｒでの第１リセット放電終了直後と同一となる。従って、その直後に実施される消去行程Ｅにおいて、リセット行程Ｒの後半部において印加されるリセットパルスＲＰＹ２と同一波形を有する消去パルスＥＰを行電極Ｙに印加することにより、全ての放電セルＰＣの状態を消灯モードの状態に遷移させることができるのである。
【００４８】
そして、先頭から連続したサブフィールド各々の選択書込アドレス行程ＷＷにおいて選択書込アドレス放電を生起させることにより、図７に示される駆動と同様に（Ｎ＋１）階調分（Ｎ：１フィールド表示期間内のサブフィールド数）の中間輝度表示を行う。すなわち、１４個のサブフィールドＳＦ１〜ＳＦ１４により図６に示されるものと同様に１５階調分の中間輝度表示が為されるのである。
【００４９】
尚、図９及び図１０に示す如き選択書込アドレス法に基づく駆動によれば、１フィールド表示期間内の全サブフィールドの内で、選択書込アドレス放電を生起させるサブフィールドの組み合わせ方により、２Ｎ階調分（Ｎ：１フィールド表示期間内のサブフィールド数）の中間輝度を表現することができる。すなわち、１４個のサブフィールドＳＦ１〜ＳＦ１４において、選択書込アドレス放電を生起させるサブフィールドの組み合わせパターンは、２14通り存在するので１６３８４階調分の中間輝度表示が可能となる。
【００５０】
又、図１０に示す駆動によれば、リセット行程Ｒにおいて行電極Ｙに印加されるリセットパルスＲＰＹ２と、消去行程Ｅにおいて行電極Ｙに印加される消去パルスＥＰとが同一波形であるので、両者を共通の回路で生成することが可能となる。更に、サブフィールドＳＦ１〜ＳＦ１４各々では一貫して選択書込アドレス行程ＷＷが実施されるので、走査パルスを生成する回路は１系統だけで済み、且つ各選択書込アドレス行程ＷＷでは、列電極側を陽極とした一般的な列側陽極放電を生起させるものであれば良い。
【００５１】
よって、ＰＤＰ５０を駆動するにあたり、図９及び図１０に示す如き選択書込アドレス法に基づく駆動を採用した場合には、図７及び図８に示される選択消去アドレス法に基づく駆動を採用した場合に比して、各種駆動パルスを生成する為のパネルドライバを安価に構築することが可能となる。
【００５２】
尚、図７及び図８、又は図９及び図１０に示す駆動では、先頭サブフィールドＳＦ１にて、先ず全放電セルＰＣをリセット放電させることにより消灯モードに初期化し、黒表示（輝度レベル０）を行う場合を除き、各放電セルＰＣに対して書込アドレス放電を生起させてこれを点灯モードに遷移させるようにしている。  この際、かかる駆動によって黒表示を行う場合、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。よって、全放電セルをリセット放電させて点灯モードの状態に初期化してから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を採用する場合に比して、１フィールド表示期間内で生起される放電回数が少なくなる。従って、かかる駆動によれば、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。
【００５３】
又、図７及び図８、又は図９及び図１０に示す駆動では、先頭のサブフィールドＳＦ１のリセット行程Ｒにて列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により放電セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【００５４】
又、図８または図１０に示される駆動では、上記第１リセット放電を、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で生起させるようにしている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００５５】
更に、図８又は図１０に示される駆動では、上記第１リセット放電に引き続き、全行電極ＹにリセットパルスＲＰＹ２を印加しつつ全行電極Ｘに第１ベースパルスＢＰ１＋を印加することにより、各放電セルＰＣ内で壁電荷を消去する為の第２リセット放電を生起させ、全放電セルＰＣを消灯モード状態に初期化している。この際、かかる第２リセット放電を生起させるべく行電極Ｘに印加される第１ベースパルスＢＰ１＋のピーク電位（ＶＢ１）は、このリセット行程Ｒの直後の選択書込アドレス行程ＷＷで行電極Ｘに印加される第２ベースパルスＢＰ２＋のピーク電位（ＶＢ２）よりも高電位である。つまり、第１ベースパルスＢＰ１＋及びリセットパルスＲＰＹ２によって行電極Ｘ及びＹ間に印加される電圧は比較的高い電圧となり、第２リセット放電の放電強度は大となる。従って、これら第１ベースパルスＢＰ１＋及びリセットパルスＲＰＹ２の印加に応じて、壁電荷を消去する為の放電として第２リセット放電が生起されるものの、全放電セルＰＣ内の行電極Ｘ近傍には微量な負極性の壁電荷、行電極Ｙ近傍には微量な正極性の壁電荷が残留することになる。
【００５６】
よって、リセット行程Ｒの直後の選択書込アドレス行程ＷＷにおいて、図８又は図１０に示す如く、正極性の第２ベースパルスＢＰ２＋が行電極Ｘに印加され、且つ負極性のベースパルスＢＰ−が行電極Ｙに印加された状態では、行電極Ｘ及びＹ間で放電が生起されにくくなる。これにより、選択書込アドレス行程ＷＷにて放電セルＰＣを消灯モードに設定させるべく、負極性の書込走査パルスＳＰＷを行電極Ｙに印加しつつ０ボルトの画素データパルスＤＰを列電極Ｄに印加した際における、行電極Ｘ及びＹ間での誤った放電が防止されるのである。
【００５７】
又、図８又は図１０に示される駆動では、輝度重みが最も小なるサブフィールドＳＦ１のサスティン行程Ｉでは、サスティンパルスＩＰを１回だけ印加することにより、サスティン放電の回数を１回だけにして、低輝度画像に対する表示再現性を高めている。尚、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。これにより、図８に示される駆動を実施する際には、サブフィールドＳＦ２の選択消去アドレス行程ＷＤにおいて、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることが可能となる。
【００５８】
又、図１に示されるＰＤＰ５０においては、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【００５９】
以下に、かかる構成を採用したことによる作用効果について図１１及び図１２を参照しつつ説明する。
【００６０】
尚、図１１は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた、いわゆる従来のＰＤＰに図８に示す如きリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００６１】
一方、図１２は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本発明によるＰＤＰ５０に対して、リセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００６２】
図１１に示されるように、従来のＰＤＰによると、リセットパルスＲＰＹ１の印加に応じて比較的強い列側陰極放電が１［ｍｓ］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、図１２に示す如く列側陰極放電が約0.04［ｍｓ］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
【００６３】
従って、図８に示す如き、立ち上がり区間での電位推移が緩やかな波形を有するリセットパルスＲＰＹ１をＰＤＰ５０の行電極Ｙに印加することによって列側陰極放電を生起させると、リセットパルスＲＰＹ１の電位がピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図１２に示す如く、その放電強度も図９の場合よりも大幅に低下する。
【００６４】
すなわち、立ち上がり時の電位推移が緩やかな波形を有する例えば図８に示す如きリセットパルスＲＰＹ１を、酸化マグネシウム層１３のみならず蛍光体層１７にもＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、更に放電強度を弱めた列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００６５】
尚、リセットパルスＲＰＹ１における立ち上がり時の波形としては、図８に示されるが如き一定傾きのものに限定されるものではなく、例えば図１３に示す如き、時間経過に伴い徐々に傾きが変化するものであっても良い。
【００６６】
又、図８又は図１０に示されるリセット行程Ｒでは、全ての画素セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の画素セルからなる画素セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【００６７】
又、図５に示す実施例においては、ＰＤＰ５０の背面基板１４側に設けられている蛍光体層１７内にＭｇＯ結晶体を含ませるようにしているが、図１４に示す如く、蛍光体粒子からなる蛍光体粒子層１７ａと、二次電子放出材からなる二次電子放出層１８とを積層したもので蛍光体層１７を形成するようにしても良い。この際、二次電子放出層１８としては、蛍光体粒子層１７ａの表面上に、二次電子放出材からなる結晶（例えば、ＣＬ発光ＭｇＯ結晶体を含んだＭｇＯ結晶）を敷き詰めて形成するようにしてもよく、或いは二次電子放出材を薄膜成膜して形成させるようにしても良い。
【実施例２】
【００６８】
図１５は、本発明の第２の実施例による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００６９】
尚、図１５に示されるプラズマディスプレイ装置のＰＤＰ５０は、図１に示されるプラズマディスプレイ装置のＰＤＰ５０と同一、つまり図２〜図５、図１４に示す如き構造を有するものである。更に、図１５に示されるプラズマディスプレイ装置のＸ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５各々も、図１に示されるものと同一動作を為すものである。ただし、図１５に示されるプラズマディスプレイ装置では、駆動制御回路５６０によって為されるＰＤＰ５０の駆動方法が図１に示されるものとは異なる。
【００７０】
すなわち、図１５に示される駆動制御回路５６０は、各画素毎の８ビットの画素データに対して前述した如き誤差拡散処理及びディザ処理を施して得られた４ビットの多階調化画素データＰＤＳを、図１６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６０は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００７１】
更に、駆動制御回路５６０は、上記構造を有するＰＤＰ５０を図１７に示す如き発光駆動シーケンスに従って駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、及びアドレスドライバ５５の各々に供給する。すなわち、駆動制御回路５６０は、１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６０は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００７２】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図１８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００７３】
尚、図１８においては、図１７に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００７４】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、図１８に示す如く、リセットパルスＲＰ１Ｙ１におけるピーク電位は、サスティンパルスのピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰ１Ｙ１の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００７５】
又、第１リセット行程Ｒ１の前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰ１Ｙ１と同一極性であり、且つ、このリセットパルスＲＰ１Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰＸを全ての行電極Ｘ１〜Ｘｎ各々に印加する。
【００７６】
そして、サブフィールドＳＦ１の第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、図１８に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ１Ｙ２を発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。この際、かかるリセットパルスＲＰ１Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ１Ｙ２のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ１Ｙ２のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ１Ｙ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、後述する第１選択書込アドレス行程Ｗ１Ｗでのアドレス放電が不安定となるからである。第１リセット行程Ｒ１の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００７７】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、Ｙ電極ドライバ５３が、図１８に示す如き負極性の所定のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、０ボルトの電圧を行電極Ｘ１〜Ｘｎ各々に印加する。更に、第１選択書込アドレス行程Ｗ１Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットの論理レベルに応じた画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にも放電が生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００７８】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１８に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ１〜Ｙｎに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷＤにおいて行電極Ｙに印加される電位と同一である。又、図１８に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Ｙ１，ＲＰ２Ｙ１）における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのピーク電位が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電（後述する）よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Ｗでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００７９】
尚、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００８０】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、図１８に示す如く、リセットパルスＲＰ２Ｙ１のピーク電位は、リセットパルスＲＰ１Ｙ１のピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。尚、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｘを印加する代わりに、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Ｙ１の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Ｙ１の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【００８１】
そして、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、図１８に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰ２Ｙ２を行電極Ｙ１〜Ｙｎに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、上記リセットパルスＲＰ２Ｙ２が行電極Ｙに印加されている間に亘り、正極性のピーク電位として第１ベース電位ＶＢ１を有する第１ベースパルスＢＰ１＋を行電極Ｘ１〜Ｘｎ各々に印加する。すなわち、Ｘ電極ドライバ５１は、パルスの最高電位が図１８に示す如き第１ベース電位ＶＢ１となる第１ベースパルスＢＰ１＋を全行電極Ｘに印加するのである。これら負極性のリセットパルスＲＰ２Ｙ２及び正極性の第１ベースパルスＢＰ１＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。かかる第２リセット放電により、全放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルＰＣは、行電極Ｘ近傍には微量な負極性の壁電荷、行電極Ｙ近傍には微量な正極性の壁電荷が夫々残留した状態、つまり消灯モードに初期化される。更に、上記リセットパルスＲＰ２Ｙ２の印加に応じて、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
【００８２】
尚、リセットパルスＲＰ２Ｙ２及び第１ベースパルスＢＰ１＋によって行電極Ｘ及びＹ間に印加される電圧は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間で確実に上記第２リセット放電を生起させることができる電圧である。又、リセットパルスＲＰ２Ｙ２における負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Ｙ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Ｗでのアドレス放電が不安定となるからである。尚、第１ベースパルスＢＰ１＋のピーク電位（ＶＢ１）は、後述する第２ベースパルスＢＰ２＋のピーク電位（ＶＢ２）よりも高電位である。
【００８３】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでは、Ｙ電極ドライバ５３が、図１８に示す如き負極性の所定のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、正極性のピーク電位として第２ベース電位ＶＢ２を有する第２ベースパルスＢＰ２＋を行電極Ｘ１〜Ｘｎに印加し続ける。すなわち、Ｘ電極ドライバ５１は、パルスの最高電位が図１８に示す如き第２ベース電位ＶＢ２となる第２ベースパルスＢＰ２＋を全行電極Ｘに印加するのである。尚、第２ベースパルスＢＰ２＋のピーク電位（ＶＢ２）は上記第１ベースパルスＢＰ１＋のピーク電位（ＶＢ１）よりも低電位である。又、第２ベースパルスＢＰ２＋及びベースパルスＢＰ−によって行電極Ｘ及びＹ間に印加される電圧は、放電セルＰＣの放電開始電圧よりも低い。更に、第２選択書込アドレス行程Ｗ２Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットの論理レベルに応じたピーク電位を有する画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間には上記ベースパルスＢＰ−及び第２ベースパルスＢＰ２＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及び第２ベースパルスＢＰ２＋による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にで��放電も生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００８４】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。
【００８５】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定のピーク電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図１８に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたピーク電位を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００８６】
又、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１８に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。
【００８７】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００８８】
以上の如き駆動を、図１６に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００８９】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図１６に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００９０】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。 
【００９１】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００９２】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。従って、図１６〜図１８に示される駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図１６に示す如き１６段階にて表すことが可能となるのである。
【００９３】
この際、図１６〜図１８に示される駆動では、最も輝度重みが小なるサブフィールドＳＦ１において表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。尚、図１６に示される駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【００９４】
ここで、ＰＤＰ５０を駆動するにあたり、図１７に示す如き選択消去アドレス法に代わり図１９に示す如き選択書込アドレス法に基づく発光駆動シーケンスを採用しても良い。
【００９５】
この際、駆動制御回路５６０は、図１９に示す如き１フィールド（フレーム）表示期間の先頭のサブフィールドＳＦ１において、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ、及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、駆動制御回路５６０は、サブフィールドＳＦ２〜ＳＦ１４各々において、第２選択書込アドレス行程Ｗ２Ｗ、サスティン行程Ｉ及び消去行程Ｅ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、駆動制御回路５６０は、サブフィールドＳＦ２において、第２選択書込アドレス行程Ｗ２Ｗに先立ち、第２リセット行程Ｒ２に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００９６】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６０から供給された各種制御信号に応じて、図２０に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００９７】
尚、図２０においては、図１９に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。又、図２０において、サブフィールドＳＦ１の第１リセット行程Ｒ１及び第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々での動作、並びにＳＦ２の第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉでの動作は図１８に示されるものと同一であるのでその説明は省略する。
【００９８】
サブフィールドＳＦ２〜ＳＦ１４各々の消去行程Ｅでは、Ｙ電極ドライバ５３は、第１リセット行程Ｒ１又は第２リセット行程Ｒ２の後半部において印加したリセットパルスＲＰ１Ｙ２又はＲＰ２Ｙ２と同一波形を有する負極性の消去パルスＥＰを行電極Ｙ１〜Ｙｎに印加する。この間、Ｘ電極ドライバ５１は、第２リセット行程Ｒ２の後半部と同様に、正極性の所定のピーク電位を有するベースパルスＢＰ＋を全ての行電極Ｘ１〜Ｘｎ各々に印加する。かかる消去パルスＥＰ及びベースパルスＢＰ＋に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起される。かかる消去放電により、画素セルＰＣ内に形成されていた壁電荷の一部が消去され、この画素セルＰＣは消灯モード状態に遷移する。更に、消去パルスＥＰの印加に応じて、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間でも微弱な放電が生起される。かかる放電により、列電極Ｄ近傍に形成されている正極性の壁電荷は、次の第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷＤに代わり第２選択書込アドレス行程Ｗ２Ｗが実施される。
【００９９】
図２０に示されるサブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位Ｖsus及びパルス幅Ｗｂを有するサスティンパルスＩＰを行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、各サスティン行程Ｉ内において印加されるサスティンパルスＩＰの総数は奇数である。すなわち、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰ及び最終のサスティンパルスＩＰは共に、行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。これにより、各画素セルＰＣ内の壁電荷形成状態は、第１リセット行程Ｒ１又は第２リセット行程Ｒ２での第１リセット放電終了直後と同一となる。従って、その直後に実施される消去行程Ｅにおいて、第１リセット行程Ｒ１又は第２リセット行程Ｒ２の後半部において印加されるリセットパルスＲＰ１Ｙ２又はＲＰ２Ｙ２と同一波形を有する消去パルスＥＰを行電極Ｙに印加することにより、全ての画素セルＰＣの状態を消灯モードの状態に遷移させることができるのである。
【０１００】
ここで、図１９及び図２０に示す駆動により、黒表示（輝度レベル０）を表す第１階調よりも１段階だけ高輝度な第２階調を表す場合には、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで選択書込アドレス放電を生起させる。これによりＳＦ１〜ＳＦ１４各々の内のＳＦ１のみで表示画像に関与する放電として微小発光放電が生起される。又、かかる第２階調よりも１段階だけ高輝度な第３階調を表す場合には、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで選択書込アドレス放電を生起させる。これによりサブフィールドＳＦ１〜ＳＦ１４各々の内のＳＦ２のみで表示画像に関与する放電とし１回分のサスティン放電が生起される。そして、第４階調以降では、サブフィールドＳＦ１及びＳＦ２各々で選択書込アドレスを生起させ、更に、その階調に対応した数だけ連続したサブフィールド各々で選択書込アドレスを生起させる。これにより、表示画像に関与する放電として、先ず、サブフィールドＳＦ１にて微小発光放電が生起された後、その階調に対応した数だけ連続したサブフィールド各々でサスティン放電が生起される。かかる駆動によれば、図１６と同様な１６階調分の中間輝度表示が可能となる。
【０１０１】
この際、図１９及び図２０に示される駆動によれば、第１リセット行程Ｒ１又は第２リセット行程Ｒ２にて行電極Ｙに印加されるリセットパルスＲＰ１Ｙ２又はＲＰ２Ｙ２と、消去行程Ｅにおいて行電極Ｙに印加される消去パルスＥＰとが同一波形であるので、両者を共通の回路で生成することが可能となる。更に、サブフィールドＳＦ１〜ＳＦ１４各々では、画素セルＰＣの状態（点灯モード、消灯モード）を設定する方法として、選択書込アドレス行程（Ｗ１Ｗ、Ｗ２Ｗ）のみを採用したので、走査パルスを生成する回路は１系統だけで済む。尚、かかる選択書込アドレス行程では、列電極側を陽極とした一般的な列側陽極放電を生起させいる。
【０１０２】
よって、ＰＤＰ５０を駆動するにあたり、図１９及び図２０に示されるが如き選択書込アドレス法を採用した場合には、図１７及び図１８に示されるが如き選択消去アドレス法を採用した場合に比して、各種駆動パルスを生成する為のパネルドライバを安価に構築することが可能となる。
【０１０３】
又、図１７又は図１９に示される駆動では、先頭のサブフィールドＳＦ１の第１リセット行程Ｒ１において、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、ＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により放電セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【０１０４】
更に、図１７又は図１９に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間でリセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【０１０５】
又、図１５に示されるＰＤＰ５０においては、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、図５又は図１４に示すように、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【０１０６】
よって、酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた放電セルでの列側陰極放電（図１１に示す）に比して、弱い放電を短期間内に終息させることが可能となる（図１２に示す）。従って、放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【０１０７】
尚、図１７及び図１８、又は図１９及び図２０に示す駆動では、先頭サブフィールドＳＦ１にて、先ず全放電セルＰＣをリセット放電させることにより消灯モードに初期化し、黒表示（輝度レベル０）を行う場合を除き、各放電セルＰＣに対して書込アドレス放電を生起させてこれを点灯モードに遷移させるようにしている。この際、かかる駆動によって黒表示を行う場合、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。よって、全放電セルをリセット放電させて点灯モードの状態に初期化してから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を採用する場合に比して、１フィールド表示期間内で生起される放電回数が少なくなる。従って、かかる駆動によれば、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。
【０１０８】
又、図１７及び図１８、又は図１９及び図２０に示す駆動では、先頭のサブフィールドＳＦ１のリセット行程Ｒにて列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１５に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により放電セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【０１０９】
又、図１８または図２０に示される駆動では、上記第１リセット放電を、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で生起させるようにしている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【０１１０】
更に、図１８又は図２０に示される駆動では、サブフィールドＳＦ２の第２リセット行程Ｒ２において、第１リセット放電の生起後、全行電極ＹにリセットパルスＲＰ２Ｙ２を印加しつつ全行電極Ｘに第１ベースパルスＢＰ１＋を印加することにより、各放電セルＰＣ内で壁電荷を消去する為の第２リセット放電を生起させて全放電セルＰＣを消灯モード状態に初期化している。この際、かかる第２リセット放電を生起させるべく行電極Ｘに印加される第１ベースパルスＢＰ１＋のピーク電位（ＶＢ１）は、この第２リセット行程Ｒ２の直後の第２選択書込アドレス行程Ｗ２Ｗで行電極Ｘに印加される第２ベースパルスＢＰ２＋のピーク電位（ＶＢ２）よりも高電位である。つまり、第１ベースパルスＢＰ１＋及びリセットパルスＲＰ２Ｙ２によって行電極Ｘ及びＹ間に印加される電圧は比較的高い電圧となり、第２リセット放電の放電強度は大となる。従って、これら第１ベースパルスＢＰ１＋及びリセットパルスＲＰ２Ｙ２の印加に応じて、壁電荷を消去する為の放電として第２リセット放電が生起されるものの、全放電セルＰＣ内の行電極Ｘ近傍には微量な負極性の壁電荷、行電極Ｙ近傍には微量な正極性の壁電荷が残留することになる。
【０１１１】
よって、第２選択書込アドレス行程Ｗ２Ｗにて、図１８又は図２０に示す如く、正極性の第２ベースパルスＢＰ２＋が行電極Ｘに印加され且つ負極性のベースパルスＢＰ−が行電極Ｙに印加された状態では、行電極Ｘ及びＹ間で放電が生起されにくくなる。これにより、第２選択書込アドレス行程Ｗ２Ｗにて放電セルＰＣを消灯モードに設定させるべく、負極性の書込走査パルスＳＰＷを行電極Ｙに印加しつつ０ボルトの画素データパルスＤＰを列電極Ｄに印加した際における、行電極Ｘ及びＹ間での誤った放電が防止されるのである。
【０１１２】
又、図１８または図２０に示される駆動では、輝度重みが最も小なるサブフィールドＳＦ１のサスティン行程Ｉでは、サスティンパルスＩＰを１回だけ印加することにより、サスティン放電の回数を１回だけにして、低輝度画像に対する表示再現性を高めている。尚、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。これにより、図１８に示される駆動を実施する際には、サブフィールドＳＦ２の選択消去アドレス行程ＷＤにおいて、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることが可能となる。この際、図１８に示される駆動では、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷＤでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化を防げる。
【実施例３】
【０１１３】
図２１は、本発明の第３の実施例による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【０１１４】
尚、図２１に示されるプラズマディスプレイ装置のＰＤＰ５０は、図１に示されるプラズマディスプレイ装置のＰＤＰ５０と同一、つまり図２〜図５、図１４に示す如き構造を有するものである。又、図２１に示されるプラズマディスプレイ装置におけるＹ電極ドライバ５３、アドレスドライバ５５及び駆動制御回路５６各々の動作も、図１に示されるものと同一である。つまり、駆動制御回路５６は、選択消去アドレス法を採用した場合には図７、選択書込アドレス法を採用した場合には図９に示される発光駆動シーケンスに従って、ＰＤＰ５０を駆動させるべき各種制御信号をパネルドライバ（Ｘ電極ドライバ５１ａ、Ｙ電極ドライバ５３、アドレスドライバ５５）に供給する。
【０１１５】
パネルドライバは、選択消去アドレス法が採用された場合には図７に示す発光駆動シーケンスに従って、サブフィールドＳＦ１〜ＳＦ１４各々毎に図２２に示す如き各種駆動パルスを発生し、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する。一方、選択書込アドレス法が採用された場合には、パネルドライバは、図９に示す発光駆動シーケンスに従って、サブフィールドＳＦ１〜ＳＦ１４各々毎に図２３に示す如き各種駆動パルスを発生し、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する。
【０１１６】
尚、図２２において、サブフィールドＳＦ２〜ＳＦ１４各々での印加動作、並びにサブフィールドＳＦ１のリセット行程Ｒの前半部及びサスティン行程Ｉでの印加動作は、図８に示されるものと同一である。又、図２３においてサブフィールドＳＦ２〜ＳＦ１４各々での印加動作、並びにサブフィールドＳＦ１のリセット行程Ｒの前半部、サスティン行程Ｉ及び消去行程Ｅ各々での印加動作は、図１０に示されるものと同一である。
【０１１７】
すなわち、図２２（又は図２３）においては、サブフィールドＳＦ１のリセット行程Ｒの後半部で行電極Ｘに印加される第１ベースパルスＢＰ１ａ＋、及びＳＦ１の選択書込アドレス行程ＷＷで行電極Ｘに印加される第２ベースパルスＢＰ２ａ＋を除く他の駆動パルスは、図８（又は図１０）に示されるものと同一である。
【０１１８】
よって、以下に、図２２（又は図２３）中から、ＳＦ１のリセット行程Ｒの後半部、及びＳＦ１の選択書込アドレス行程ＷＷ各々で印加される駆動パルスのみを抜粋して、その印加動作について説明する。
【０１１９】
リセット行程Ｒの後半部において、Ｙ電極ドライバ５３は、図２２又は図２３に示す如く、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰＹ２を全行電極Ｙに印加する。この間、Ｘ電極ドライバ５１ａは、パルスの最高電位として正極性のピーク電位を有する第１ベースパルスＢＰ１ａ＋を全行電極Ｘに印加する。これら第１ベースパルスＢＰ１ａ＋及びリセットパルスＲＰＹ２の印加により、全放電セル内において第２リセット放電が生起される。かかる第２リセット放電により、全放電セルは消灯モードに初期化される。尚、上記リセットパルスＲＰＹ２の印加によれば、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、選択書込アドレス行程ＷＷにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
【０１２０】
そして、かかるリセット行程Ｒの直後の選択書込アドレス行程ＷＷの実行期間に亘り、Ｘ電極ドライバ５１ａは、図２２又は図２３に示す如き、パルスの最高電位として正極性の第１ベースパルスＢＰ１ａ＋よりも高い正極性ピーク電位を有する第２ベースパルスＢＰ２ａ＋を全行電極Ｘに印加する。又、かかる選択書込アドレス行程ＷＷにおいて、Ｙ電極ドライバ５３は、図２２又は図２３に示す如き負極性のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、点灯モードに設定させるべき放電セルＰＣに対しては正極性で高電圧の画素データパルスＤＰ、消灯モードに設定させるべき放電セルＰＣに対しては０ボルトの画素データパルスＤＰを発生し、これを書込走査パルスＳＰＷの印加タイミングに同期して１表示ライン分ずつ列電極Ｄに印加する。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間には上記ベースパルスＢＰ−及び第２ベースパルスＢＰ２ａ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及び第２ベースパルスＢＰ２ａ＋による電圧印加だけで、行電極Ｘ及びＹ間にも微弱な放電が生起されるのである。かかる微弱放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。
【０１２１】
ここで、図２２又は図２３に示される駆動では、選択書込アドレス放電直後に、上述した如き微弱放電を確実に生起させるべく、第１ベースパルスＢＰ１ａ＋よりも高いピーク電位を有する第２ベースパルスＢＰ２ａ＋を行電極Ｘに印加するようにしている。
【０１２２】
すなわち、高解像度のＰＤＰ、つまり１画面内の画素数が多いＰＤＰでは、画素数が少ないＰＤＰに比して各画素間での放電強度のバラツキ、特に、各放電セル内の行電極Ｙ及び列電極Ｄ間での対向放電において放電強度のバラツキが大となる。よって、放電セル毎の放電強度のバラツキに伴い、ＰＤＰ５０内には、放電強度の弱い選択書込アドレス放電が生起されてしまう放電セルＰＣが存在する場合がある。このような放電セルＰＣでは、選択書込アドレス放電の直後に、前述した如き微弱放電を確実に生起させることが困難となる。
【０１２３】
そこで、図２２又は図２３に示される駆動では、選択書込アドレス行程ＷＷの実行期間中に亘り第１ベースパルスＢＰ１ａ＋よりも高電位の第２ベースパルスＢＰ２ａ＋を行電極Ｘに印加することにより、選択書込アドレス放電が弱い放電となってしまう放電セルに対しても、確実に上記微弱放電を生起させるようにしたのである。
【実施例４】
【０１２４】
図２４は、本発明の第４の実施例による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【０１２５】
尚、図２４に示されるプラズマディスプレイ装置のＰＤＰ５０は、図１５に示されるプラズマディスプレイ装置のＰＤＰ５０と同一、つまり図２〜図５、図１４に示す如き構造を有するものである。又、図２４に示されるプラズマディスプレイ装置におけるＹ電極ドライバ５３、アドレスドライバ５５及び駆動制御回路５６０各々の動作も、図１５に示されるものと同一である。つまり、駆動制御回路５６０は、選択消去アドレス法を採用した場合には図１７、選択書込アドレス法を採用した場合には図１９に示される発光駆動シーケンスに従って、ＰＤＰ５０を駆動させるべき各種制御信号をパネルドライバ（Ｘ電極ドライバ５１ｂ、Ｙ電極ドライバ５３、アドレスドライバ５５）に供給する。
【０１２６】
パネルドライバは、選択消去アドレス法が採用された場合には図１７に示す発光駆動シーケンスに従って、サブフィールドＳＦ１〜ＳＦ１４各々毎に図２５に示す如き各種駆動パルスを発生し、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する。一方、選択書込アドレス法が採用された場合には、パネルドライバは、図１９に示す発光駆動シーケンスに従って、サブフィールドＳＦ１〜ＳＦ１４各々毎に図２６に示す如き各種駆動パルスを発生し、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する。
【０１２７】
尚、図２５において、サブフィールドＳＦ１及びＳＦ３〜ＳＦ１４各々での印加動作、並びにサブフィールドＳＦ２の第２リセット行程Ｒ２の前半部及びサスティン行程Ｉでの印加動作は、図１８に示されるものと同一である。又、図２６においてサブフィールドＳＦ１及びＳＦ３〜ＳＦ１４各々での印加動作、並びにサブフィールドＳＦ２の第２リセット行程Ｒ２の前半部、サスティン行程Ｉ及び消去行程Ｅ各々での印加動作は、図２０に示されるものと同一である。
【０１２８】
すなわち、図２５（又は図２６）においては、ＳＦ２の第２リセット行程Ｒ２の後半部で行電極Ｘに印加される第１ベースパルスＢＰ１ｂ＋、及びＳＦ２の第２選択書込アドレス行程Ｗ２Ｗで行電極Ｘに印加される第２ベースパルスＢＰ２ｂ＋を除く他の駆動パルスは、図１８（又は図２０）に示されるものと同一である。
【０１２９】
よって、以下に、図２５（又は図２６）中から、ＳＦ２の第２リセット行程Ｒ２の後半部、及びＳＦ２の第２選択書込アドレス行程Ｗ２Ｗ各々で印加される駆動パルスのみを抜粋して、その印加動作について説明する。
【０１３０】
サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部において、Ｙ電極ドライバ５３は、図２５又は図２６に示す如く、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ２Ｙ２を全行電極Ｙに印加する。この間、Ｘ電極ドライバ５１ｂは、パルスの最高電位として正極性のピーク電位を有する第１ベースパルスＢＰ１ｂ＋を全行電極Ｘに印加する。これら第１ベースパルスＢＰ１ｂ＋及びリセットパルスＲＰ２Ｙ２の印加により、全放電セル内において第２リセット放電が生起される。かかる第２リセット放電により、全放電セルは消灯モードに初期化される。尚、上記リセットパルスＲＰ２Ｙ２の印加によれば、全放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルＰＣの列電極Ｄ近傍に残留する壁電荷量が、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
【０１３１】
そして、かかる第２リセット行程Ｒ２の直後の第２選択書込アドレス行程Ｗ２Ｗの実行期間に亘り、Ｘ電極ドライバ５１ｂは、上記第１ベースパルスＢＰ１ｂ＋よりも高いピーク電位を有する、図２５又は図２６に示す如き、パルスの最高電位として正極性のピーク電位を有する第２ベースパルスＢＰ２ｂ＋を全行電極Ｘに印加する。又、第２選択書込アドレス行程Ｗ２Ｗにおいて、Ｙ電極ドライバ５３は、図２５又は図２６に示す如き負極性のピーク電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、点灯モードに設定させるべき放電セルＰＣに対しては正極性で高電圧の画素データパルスＤＰ、消灯モードに設定させるべき放電セルＰＣに対しては０ボルトの画素データパルスＤＰを発生し、これを書込走査パルスＳＰＷの印加タイミングに同期して１表示ライン分ずつ列電極Ｄに印加する。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間には上記ベースパルスＢＰ−及び第２ベースパルスＢＰ２ｂ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及び第２ベースパルスＢＰ２ｂ＋による電圧印加だけで、行電極Ｘ及びＹ間にも微弱な放電が生起されるのである。かかる微弱放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。
【０１３２】
ここで、図２５又は図２６に示される駆動では、第２選択書込アドレス行程Ｗ２Ｗにおいて、選択書込アドレス放電直後に上述した如き微弱放電を確実に生起させるべく、第１ベースパルスＢＰ１ｂ＋よりも高いピーク電位を有する第２ベースパルスＢＰ２ｂ＋を行電極Ｘに印加するようにしている。
【０１３３】
すなわち、高解像度のＰＤＰ、つまり１画面内の画素数が多いＰＤＰでは、画素数が少ないＰＤＰに比して各画素間での放電強度のバラツキ、特に、各放電セル内の行電極Ｙ及び列電極Ｄ間での対向放電において放電強度のバラツキが大となる。よって、放電セル毎の放電強度のバラツキに伴い、ＰＤＰ５０内には、放電強度の弱い選択書込アドレス放電が生起されてしまう放電セルＰＣが存在する場合がある。このような放電セルＰＣでは、選択書込アドレス放電の直後に、前述した如き微弱放電を確実に生起させることが困難となる。
【０１３４】
そこで、図２５又は図２６に示される駆動では、第２選択書込アドレス行程Ｗ２Ｗの実行期間中に亘り第１ベースパルスＢＰ１ｂ＋よりも高電位の第２ベースパルスＢＰ２ｂ＋を行電極Ｘに印加することにより、選択書込アドレス放電が弱い放電となってしまう放電セルに対しても、確実に上記微弱放電を生起させるようにしたのである。
【０１３５】
又、図１８、図２０、図２５及び図２６に夫々示される第１リセット行程Ｒ１では、その前半部においてリセットパルスＲＰ１Ｙ１を行電極Ｙ１〜Ｙｎへ印加することにより列側陰極放電としての第１リセット放電を生起させるようにしているが、これを省略しても良い。
【０１３６】
例えば、図１８、図２０、図２５及び図２６にて夫々示される第１リセット行程Ｒ１に代わり、図２７に示す如き第１リセット行程Ｒ１を採用する。すなわち、図２７に示すように、第１リセット行程Ｒ１の前半部では行電極Ｙ１〜Ｙｎを接地電位に固定するのである。つまり、第１リセット行程Ｒ１の前半部における、行電極Ｙから列電極Ｄへの列側陰極放電の目的は、第１選択書込アドレス行程Ｗ１Ｗでの書込放電を安定化させる為の荷電粒子を放出されることになる。しかしながら、例えば図５や図１４に記載の様なＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構成を採用した場合には、このような構成を採用しない場合に比べて書込放電が安定化する。従って、第１リセット行程Ｒ１の前半部では、行電極Ｙ及び列電極Ｄ共に接地電位とした、列側陰極放電を生起させない構成を採用することが可能となる。この場合には行電極Ｘについても図２７の如く接地電位レベルとする。なお、この場合にも、第１リセット行程Ｒ１の終了後、その直前のフィールドの消去行程Ｅでの消去パルスＥＰによる放電及びリセットパルスＲＰ１Ｙ２の印加による放電によって全放電セルは消灯モード状態になる。この際、図１８、図２０、図２５及び図２６に夫々示されている第２リセット行程Ｒ２の前半部におけるリセットパルスＲＰ２Ｙ１の印加による列側陰極放電に関しては、このリセット放電によって放出される荷電粒子は主に第２選択書込アドレス行程Ｗ２Ｗでの書込放電を安定化させる為に作用する。よって、第２リセット行程Ｒ２の前半部においてリセットパルスＲＰ２Ｙ１の印加による列側陰極放電を省略すると、第２選択書込アドレス行程Ｗ２Ｗで書込ミスが発生した場合には、サブフィールドＳＦ２以降の全サブフィールドにおいてサスティン放電を生起させることができなくなる。そこで、第２リセット行程Ｒ２の前半部については、リセットパルスＲＰ２Ｙ１の印加による列側陰極放電を実施する方が好ましい。これについては、図８、図１０、図２２、及び図２３に夫々示されるリセット行程Ｒの前半部においても同様なことが言える。
【図面の簡単な説明】
【０１３７】
【図１】本発明の第１の実施例による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】図１に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図７】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図８】図７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図９】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図１０】図１０に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１１】酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰに対してリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１２】酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０に対してリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１３】リセットパルスＲＰＹ１の他の波形を表す図である。
【図１４】蛍光体粒子層１７ａの表面に二次電子放出層１８を積層して蛍光体層１７を構築させた場合の形態を模式的に表す図である。
【図１５】本発明の第２の実施例による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図１６】図１５に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図１７】図１５に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図１８】図１７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１９】図１５に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図２０】図１９に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図２１】本発明の第３の実施例による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２２】図２１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図２３】図２１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図２４】本発明の第４の実施例による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２５】図２４に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図２６】図２４に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図２７】第１リセット行程Ｒ１でのリセットパルスの他の印加方法を示す図である。
【符号の説明】
【０１３８】
１３          酸化マグネシウム層
１７          蛍光体層
５０          ＰＤＰ
５１          Ｘ電極ドライバ
５３          Ｙ電極ドライバ
５５          アドレスドライバ  
５６，５６０  駆動制御回路
【図１】
2008216759.tif 000003
【図２】
2008216759.tif 000004
【図３】
2008216759.tif 000005
【図４】
2008216759.tif 000006
【図５】
2008216759.tif 000007
【図６】
2008216759.tif 000008
【図７】
2008216759.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
2008216759.tif 000023
【図２２】
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【図２３】
2008216759.tif 000025
【図２４】
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【図２５】
2008216759.tif 000027
【図２６】
2008216759.tif 000028
【図２７】
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