(57)【要約】【課題】不揮発性メモリ装置において、読み出し動作中に読み出しを妨げる現象の防止に有効な読み出し方法を提供する。【解決手段】ビット線を低電圧レベルにディスチャージし、メモリセルに接続されたワード線に読み出し電圧またはパス電圧を印加し、読み出し目標となる特定セルに接続されたビット線を高電圧レベルにプリチャージし、ビット線の電圧レベルを評価するするとともに、その評価されたビット線の電圧レベルに応じて特定セルに格納されたデータを検出する各工程を含む。それにより、読み出そうとするメモリセルの周辺で発生する熱い電子の散乱放出現象を防止でき、周辺メモリセルのしきい値電圧が変化し、読み出し妨害を有効に防止する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ビット線を低電圧レベルにディスチャージする工程と、
メモリセルに接続されたワード線に読み出し電圧またはパス電圧を印加する工程と、
読み出し目標となる特定セルに接続されたビット線を高電圧レベルにプリチャージする工程と、
前記ビット線の電圧レベルを評価する工程と、
その評価された前記ビット線の電圧レベルに応じて前記特定セルに格納されたデータを検出する工程と、
を含むことを特徴とする不揮発性メモリ装置の読み出し方法。
【請求項２】
前記ワード線に読み出し電圧またはパス電圧を印加する工程が、高電圧レベルのドレイン選択信号及び高電圧レベルのソース選択信号を同時に印加する工程を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の読み出し方法。
【請求項３】
前記ワード線に読み出し電圧またはパス電圧を印加する工程が、読み出そうとする特定セルに接続されたワード線に読み出し電圧を印加し、その他のワード線にパス電圧を印加することを特徴とする請求項１に記載の不揮発性メモリ装置の読み出し方法。
【請求項４】
読み出そうとする特定セル以外のメモリセルと接続されたビット線には、低電圧レベルの電圧が印加されることを特徴とする請求項１に記載の不揮発性メモリ装置の読み出し方法。
【請求項５】
前記ビット線を高電圧レベルにプリチャージさせる工程が、前記ワード線が読み出し電圧またはパス電圧レベルに遷移された後に実行されることを特徴とする請求項１に記載の不揮発性メモリ装置の読み出し方法。
【請求項６】
前記ソース選択信号は、前記ビット線を高電圧レベルにプリチャージさせる工程を実行中、低電圧レベルで維持されることを特徴とする請求項２に記載の不揮発性メモリ装置の読み出し方法。
【請求項７】
ビット線を低電圧レベルにディスチャージさせる工程と、
メモリセルに接続されたワード線に読み出し電圧またはパス電圧を印加すると共に、高電圧レベルのドレイン選択信号及び高電圧レベルのソース選択信号を印加する工程と、
読み出そうとする特定セルに接続されたビット線を高電圧レベルにプリチャージさせる工程と、
前記ビット線の電圧レベルを評価する工程と、
前記評価されたビット線の電圧レベルに応じて前記特定セルに格納されたデータを感知する工程を含むことを特徴とする不揮発性メモリ装置の読み出し方法。
【請求項８】
前記読み出し電圧は、読み出そうとする特定セルに接続されたワード線に読み出し電圧が印加され、前記パス電圧はその他のワード線に印加されることを特徴とする請求項７に記載の不揮発性メモリ装置の読み出し方法。
【請求項９】
読み出そうとする特定セル以外のメモリセルに接続されたビット線には、低電圧レベルの電圧が印加されることを特徴とする請求項７に記載の不揮発性メモリ装置の読み出し方法。
【請求項１０】
前記ビット線を高電圧レベルにプリチャージさせる工程が、前記ワード線が読み出し電圧またはパス電圧レベルに遷移された後に実行されることを特徴とする請求項７に記載の不揮発性メモリ装置の読み出し方法。
【請求項１１】
前記ソース選択信号は、前記ビット線を高電圧レベルにプリチャージさせる工程を実行中、低電圧レベルで維持されることを特徴とする請求項７に記載の不揮発性メモリ装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出し妨害の防止に係る不揮発性メモリ装置の読み出し方法に関するものである。
【背景技術】
【０００２】
近年、電気的にプログラムと消去が可能であり、一定周期でデータを再作成するリフレッシュ(refresh)機能を必要としない不揮発性メモリ素子に対する需要が増加している。
【０００３】
通常、不揮発性メモリ装置は、データを格納するセルをマトリクス形態で構成したメモリセルアレイを有し、このメモリセルアレイの特定セルに対してメモリを書き込んだり、特定セルに格納されたメモリを読み出すページバッファを有して構成されている。
【０００４】
ページバッファは、特定メモリセルに接続されたビット線の対を有している。また、ページバッファは、メモリセルアレイに記録するデータを一時格納し、またはメモリセルアレイから特定セルのデータを読み出して一時格納するレジスタを有している。さらに、ページバッファは特定ビット線または特定レジスタの電圧レベルを検出する検出ノードと、特定ビッ線と検出ノードの接続如何を制御するビット線選択部を有して構成されている。
【０００５】
このような不揮発性メモリ装置の読み出し動作によれば、特定メモリセルを含むセルストリングに接続されたビット線と、接続されていないビット線に対しては別途の電圧を印加して読み出し動作を進行する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、以上のような読み出し動作中、非選択ビット線の特定セルのワード線に読み出し電圧(Vread)が印加される場合、該当セルに隣接するセルに対して熱い電子のインジェクション(Hot carrier injection)現象のために読み出しが妨げられるといった問題がある。
【０００７】
以上から、本発明の目的は、不揮発性メモリ装置において、読み出し動作中に読み出しを妨げる現象の防止に有効な読み出し方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明の代表的な不揮発性メモリ装置の読み出し方法は、ビット線を低電圧レベルにディスチャージする工程と、メモリセルに接続されたワード線に読み出し電圧またはパス電圧を印加する工程と、読み出し目標となる特定セルに接続されたビット線を高電圧レベルにプリチャージする工程と、前記ビット線の電圧レベルを評価する工程と、その評価された前記ビット線の電圧レベルに応じて前記特定セルに格納されたデータを検出する工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明の不揮発性メモリ装置の読み出し方法によれば、読み出そうとするメモリセルの周辺で発生する熱い電子の散乱放出現象を防止でき、周辺メモリセルのしきい値電圧が変化し、読み出し妨害を有効に防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係る不揮発性メモリ装置の読み出し方法の好適な実施形態について図面を参照して詳記する。
【００１１】
図１は、本実施形態による不揮発性メモリ装置の回路を示す。不揮発性メモリ装置は、メモリセルアレイ(100)、メモリセルアレイと接続された偶数列ビット線(BLe)と奇数列ビット線(BLo)、特定データを格納する第１，２レジスタ(132)，(136)からなるレジスタ(130)を有している。また、不揮発性メモリ装置は、上記偶数列と奇数列ビット線(BLe,BLo)と上記第１，第２レジスタとの接続点に形成される感知ノード(SO)が設けられ、偶数列ビット線(BLe)または奇数列ビット線(BLo)をビット線共通ノード(BLCM)に選択的に接続させるビット線選択部(110)を有し、さらにビット線感知信号(PBSENSE)に応答して上記感知ノード(SO)とビット線共通ノード(BLCM)とを接続させるビット線検出部(120)を有する。
【００１２】
メモリセルアレイ(100)は、データを格納するメモリセルと、このメモリセルを選択して活性化するワード線(WL)と、メモリセルのデータを入出力することができるビット線(BLe,BLo)を有し、それら複数のワード線とビット線がマトリクス形態で配列された構造となっている。また、メモリセルアレイ(100)は、ソース選択トランジスタ(SSL)とドレイン選択トランジスタ(DSL)との間に直列に接続されたメモリセルを有し、そうした構造をストリング(string)構造と呼んでいる。また、メモリセルのゲートはワード線に接続され、同一のワード線を共通にして接続されたメモリセルの集合を頁(page)と呼んでいる。したがって、各ビット線に接続された複数のストリングが共通ソース線に並列に接続されてブロック(block)を構成する。
【００１３】
また、ビット線選択部(110)は、第１ビット線選択信号(BSLe)に応答して偶数列ビット線(BLe)とビット線共通ノード(BLCM)とを接続させるNMOSトランジスタ(N116)を有し、第２ビット線選択信号(BSLo)に応答して奇数列ビット線(BLo)とビット線共通ノード(BLCM)とを接続させるNMOSトランジスタ(N118)を有している。
【００１４】
また、ビット線選択部(110)は、特定レベルの制御信号(VIRPWR)を印加する制御信号入力端、第１ディスチャージ（降圧）信号(DISCHe)に応答して偶数列ビット線(BLe)とを制御信号入力端を接続させるNMOSトランジスタ(N112)を有し、さらに第２ディスチャージ信号(DISCHo)に応答して奇数列ビット線(BLo)と制御信号入力端を接続させるNMOSトランジスタ(N114)を有している。
【００１５】
また、ビット線検出部(120)は、高電圧レベル(High Level)のビット線検出信号(PBSENSE)に応答し、ビット線共通ノード(BLCM)と感知ノード(SO)とを接続させ、特定ビット線の電圧レベルを評価して特定セルに格納されたデータの電圧レベルが感知ノードに印加されるようにする。この時、上記検出信号の電圧としては、第１電圧(V1)、またはその第１電圧よりも低い第２電圧(V2)が印加される。
【００１６】
一方、実施者の選択によってビット線検出部(120)を含まずに、上記ビット線選択部(110)と感知ノード(SO)とを直接に接続させる場合にも、これと類似の動作を実施することができる。すなわち、上記ビット線選択信号(BSLeまたはBSLo)として第１電圧(V1)または第２電圧(V2)を印加することにより、特定ビット線の電圧レベルを評価し、特定セルに格納されたデータの電圧レベルを感知ノードに印加させることができる。
【００１７】
つぎに、上記レジスタ(130)については、プリチャージ信号(PRECH_N)に応答し、感知ノード(SO)と電源電圧を接続させるPMOSトランジスタ(P132)、データを一時的に格納する第１，第２レジスタ(132)，(136)からなっている。第１レジスタ(132)は、２つのインバータ(IV132, IV134)で構成された第１ラッチと、この第１ラッチの第１ノード(QA)と接続され、感知ノード(SO)の電圧レベルに応答してターンオンされるNMOSトランジスタ(N132)を有し、このNMOSトランジスタ(N132)と接地電源の間に接続されてリード信号(MREAD)に応答してターンオンされるNMOSトランジスタ(N134)を有している。また、第２レジスタ(136)は、２つのインバータ(IV136, IV138)で構成された第２ラッチと、この第２ラッチの第１ノード(QB)に接続されて感知ノード(SO)の電圧レベルに応答してターンオンされるNMOSトランジスタ(N136)を有し、このNMOSトランジスタ(N136)と接地電源の間に接続されてリード信号(LREAD)に応答してターンオンされるNMOSトランジスタ(N138)を有している。
【００１８】
図２は、不揮発性メモリ装置の通常の読み出し動作時に印加される電圧信号の波形のタイムチャートを示す。
【００１９】
(1)T1区間
まず、読み出そうとする特定セルを含むセルストリングと特定ビット線とを接続させる前に、ビット線をディスチャージさせる。
【００２０】
イーブン（偶数）ディスチャージ信号(DISCHe)が一定期間イネーブルされ、NMOSトランジスタ(N112)がターンオンされる。バイアス電圧(VIRPWR)は低電圧レベル（Low level）であるため、イーブンビット線(BLe)がLowレベル電位にディスチャージされる。また、オード（奇数）ディスチャージ信号(DISCHo)がイネーブルされ、NMOSトランジスタ(N114)がターンオンされるため、奇数ビット線(BLo)もLowレベル電位にディスチャージされる。
【００２１】
(2)T2区間
感知ノード(SO)をHレベルにプリチャージさせる。
【００２２】
すなわち、プリチャージ用トランジスタ(P132)を一定期間ターンオンさせ、感知ノード(SO)を（Ｈ）レベルにプリチャージさせる。
【００２３】
つぎに、ドレイン選択トランジスタ(DSL)にＨレベル電圧(Vread)を印加し、読み出そうとする特定セルを含むセルストリングと特定ビット線とを接続させる。
【００２４】
また、選択されたセルのワード線に対しては特定レベルの読み出し電圧を印加し、選択されていないセルのワード線には（Ｈ）レベル電圧を印加する。図面では選択されたセルのワード線に0Vの読み出し電圧を印加している。
【００２５】
つぎに、Hレベル(V1)のビット線検出信号(PBSENSE)を印加してビット線共通ノード(BLCM)と感知ノード(SO)を接続させる。その際、読み出そうとする特定ビット線に対してＨレベルのビット線選択信号(BSLeまたはBSLo)を印加し、特定ビット線(BLeまたはBLo)とビット線共通ノード(BLCM)を接続させる。これにより、特定ビット線(BLeまたはBLo)の電圧レベルが感知ノード(SO)の電圧レベルに応じて（Ｈ）レベルに上昇する。
【００２６】
(3)T3区間
つぎに、ソース選択トランジスタに（Ｈ）レベル電圧を印加してメモリセルアレイの特定セルが含まれたセルストリングと共通ソース線とを接続させ、ビット線から共通ソース線につながる電流経路を形成させる。
【００２７】
つぎに、Hレベルであったビット線検出信号(PBSENSE)を低電圧レベル（Ｌow Level）レベルに遷移させ、該当ビット線と感知ノードの接続を一定時間解除させる。この期間の間、特定セルのプログラム如何により該当セルと接続されたビット線の電圧レベルが変化する。
【００２８】
すなわち、特定セルがプログラムされた場合には、しきい値電圧が高くなり、形成された電流経路を通じて電流が流れないため、ビット線の電圧レベルがそのまま維持され、プログラムされていない場合、つまり消去されたセルの場合には、形成された電流経路を通じて電流が流れ、ビット線の電圧レベルが（Ｌ）レベルに落ちる。
【００２９】
そして、次の区間(T4)の進入に先立ち、プリチャージ信号(PRECH_N)を（Ｌ）レベルから（Ｈ）レベルに遷移させて感知ノード(SO)と電源電圧間の接続を解除させる。
【００３０】
(4)T4区間
つぎに、（Ｌ）レベルであったビット線検出信号(PBSENSE)を（Ｈ）レベル(V2)に遷移させ、該当ビット線と感知ノード(SO)を一定時間接続させる。
【００３１】
ビット線の電圧レベルによって感知ノード(SO)の電圧レベルが決定され、該当セルがプログラムされた場合には、（Ｈ）レベルを維持するために第２のレジスタのNMOSトランジスタ(N136)がターンオンされる。この時、第２のレジスタのNMOSトランジスタ(N138)に（Ｈ）レベルの信号(LREAD)が印加されるため、プログラムされた場合には、第２のノード(QB)に（Ｌ）レベルデータが格納される。
【００３２】
この時、如何なるレジスタにプログラム如何に関するデータが格納されるかは設計者の意図により変更可能である。
【００３３】
このような過程を通じて特定セルのプログラム如何を読み出すようになる。
【００３４】
一方、先に言及した通り、実施者の選択によりビット線検出部(120)を含まずに、上記ビットライン選択部(110)と感知ノード(SO)を直に接続させる構成も知られている。このような場合には、ビット線検出信号の代わりにビットライン選択信号(BSLeまたはBSLo)として第１の電圧(V1)または第２の電圧(V2)を印加することにより、特定ビット線の電圧レベルを評価し、特定セルに格納されたデータの電圧レベルが感知ノードに印加されるようにする。
【００３５】
上記のような通常の読み出し動作に従う場合、読み出しするセルの周辺にあるセルのしきい値電圧が変化する現象があり、これを改善しようとする。図面を参照して詳しく説明する。
【００３６】
図３は、不揮発性メモリ装置の通常の読み出し動作時に発生する読み出し妨害現象を示した図面である。
【００３７】
図は、メモリセルストリング構造を示した側面図であり、一つのストリングに32個のメモリセルが直列接続された構造を示す。ワード線(WLn)と直接接続されたゲートはコントロールゲートを示し、コントロールゲートの下にフローティングゲートが位置する。上記ストリングは、現在、読み出し対象でなくセルストリングであると仮定する。現在、読み出し対象でなくセルストリングであるため、図２に示された区間(T1〜T4)、（Ｈ）レベルのディスチャージ信号(DISCH)が印加され、該当ビット線は（Ｌ）レベル電位を有する。また、特定ワード線(WL3)と接続されたセルがプログラムされたセル(PGM)とそれと隣接したワード線(WL2)と接続されたセルが消去されたセル(ERASE)であると仮定する。その際、図２のT2区間によれば、非選択のセル中、選択されたセルとドレイン選択トランジスタ(DSL)の間に位置したセル(WL31〜WL3と接続されたセル)は、（Ｌ）レベル電位を維持するが、選択されたセルとソース選択トランジスタ(SSL)の間に位置したセル(WL2〜WL0と接続されたセル)の場合、各チャネルはフローティングされた状態である。
【００３８】
この状態において、ワード線の電圧が読み出し電圧(Vread)またはパス電圧(Vpass)に上昇すれば、フローティング状態にあるチャネルの電圧もカップリング比率だけ上昇する。この時、選択されたセルに隣接したセル(WL2と連結されたセル)のドレイン側から漏洩電流によりドレインの電圧がビット線に流れるようになり、上記選択されたセルに隣接したセル(WL2と連結されたセル)に熱い電子の散乱現象が起きる。これにより、一部の電子がフローティングゲートに)上がり、セルのしきい値電圧が上昇して妨害が起きるようになる。
【００３９】
本実施形態にあっては、熱い電子の散乱現象が起こらないようにし、読み出し妨害現象を減少させることを目標としている。
【００４０】
図４は、本実施形態における不揮発性メモリ装置の読み出し動作時に印加される電圧信号を示す波形図である。
【００４１】
(1)T1区間
まず、読み出そうとする特定セルを含むセルストリングと特定ビット線とを接続させる前に、ビット線を（Ｌ）レベルにディスチャージさせる。
【００４２】
偶数ディスチャージ信号(DISCHe)が一定期間イネーブルされ、上記NMOSトランジスタ(N112)がターンオンされるが、上記バイアス電圧(VIRPWR)が（Ｌ）レベルであるため、偶数ビット線(BLe)が（Ｌ）レベル電位にディスチャージされる。また、奇数ディスチャージ信号(DISCHo)がイネーブルされ、上記NMOSトランジスタ(N114)がターンオンされるため、奇数ビット線(BLo)もまた（Ｌ）レベル電位にディスチャージされる。
【００４３】
(2)T2区間
次に、ビット線を（Ｈ）レベルにプリチャージさせる前に、まず、ワード線に特定レベルの電圧を印加してメモリセルの電圧を上昇させる。
【００４４】
読み出そうとするセルが含まれたワード線に対しては読み出し電圧(Vread)を印加し、その他のワード線に対してはパス電圧(Vpass)を印加する。
【００４５】
このように、ビット線をプリチャージする前にワード線の電圧をまず上昇させることにより、メモリセルストリングのチャネル電圧が上昇するのを防止することができる。
【００４６】
一方、ドレイン選択トランジスタをターンオンさせる（Ｈ）レバルのドレイン選択信号(DSL)と、ソース選択トランジスタをターンオンさせる（Ｈ）レバルのソース選択信号(SSL)を同時に印加する。このように、ソース選択信号(SSL)の印加時点をドレイン選択信号(DSL)の印加時点と同一にすることにより、選択されたセルとソース選択トランジスタの間にあるセルがフローティング状態にないようにする。
【００４７】
(3)T3区間
次に、読み出そうとする特定セルと接続されたビット線を（Ｈ）レベルにプリチャージさせる。
【００４８】
このため、感知ノード(SO)を（Ｈ）レベルにプリチャージさせる。すなわち、プリチャージ用トランジスタ(P132)を一定期間ターンオンさせ、感知ノード(SO)を（Ｈ）レベルにプリチャージさせる。
【００４９】
続いて、（Ｈ）レベル(V1)のビット線検出信号(PBSENSE)を印加し、ビット線共通ノード(BLCM)と感知ノード(SO)を接続させる。この時、読み出そうとする特定ビット線に対して（Ｈ）レベルのビット線選択信号(BSLeまたはBSLo)を印加し、上記特定ビット線(BLeまたはBLo)とビット線共通ノード(BLCM)を接続させる。これにより、特定ビット線(BLeまたはBLo)の電圧レベルが感知ノード(SO)の電圧レベルに応じて（Ｈ）レベルに上昇する。
【００５０】
一方、読み出そうとする特定セル以外のメモリセルと接続されたビット線(BLo)には（Ｌ）レベル電圧が印加される。
【００５１】
(4)T4区間
つぎに、（Ｈ）レベルであったビット線検出信号(PBSENSE)を（Ｌ）レベルに遷移させ、該当ビット線と感知ノードの接続を一定時間解除させる。この期間の間、特定セルのプログラム如何により該当セルと接続されたビット線の電圧レベルが変化する。
【００５２】
すなわち、特定セルがプログラムされた場合には、しきい値電圧が高くなり、上記形成された電流経路を通じて電流が流れないため、ビット線の電圧レベルがそのまま維持され、プログラムされていない場合、即ち、消去されたセルの場合には、上記形成された電流経路を通じて電流が流れ、ビット線の電圧レベルが（Ｌ）レベルに落ちる。
【００５３】
そして、次の区間(T5)の進入に先立ち、プリチャージ信号(PRECH_N)を（Ｌ）レベルで（Ｈ）レベルに遷移させ、感知ノード(SO)と電源電圧間の接続を解除させる。
【００５４】
(5)T5区間
つぎに、（Ｌ）レベルであったビット線検出信号(PBSENSE)を（Ｈ）レベル(V2)に遷移させ、該当ビット線と感知ノード(SO)を一定時間接続させる。
【００５５】
ビット線ンの電圧レベルによって感知ノード(SO)の電圧レベルが決定され、該当セルがプログラムされた場合には、（Ｈ）レベルを維持するため、第２のレジスタのNMOSトランジスタ(N136)がターンオンされる。この時、第2のレジスタのNMOSトランジスタ(N138)に（Ｈ）レベルの信号(LREAD)が印加されるため、プログラムされた場合には、第２のノード(QB)に（Ｌ）レベルデータが格納される。
【００５６】
その際、如何なるレジスタにプログラム如何に関するデータが格納されるかは設計者の意図により変更可能である。このような過程を通じて特定セルのプログラム如何を読み出すようになる。
【００５７】
一方、先に言及した通り、実施者の選択によりビット線検出部(120)を含まずに、上記ビット線選択部(110)と感知ノード(SO)を直接接続させる構成も知られている。このような場合には、ビット線検出信号の代わりにビット線選択信号(BSLeまたはBSLo)として第１の電圧(V1)または第２の電圧(V2)を印加することにより、特定ビット線の電圧レベルを評価し、特定セルに格納されたデータの電圧レベルが感知ノードに印加されるようにする。
【００５８】
≪第２実施形態≫
図５は、第２実施形態による不揮発性メモリ装置の読み出し動作時に印加される電圧信号を示す波形図である。
【００５９】
ビット線を（Ｈ）レベルにプリチャージさせる前にワード線電圧を上昇させ、ドレイン選択信号(DSL)とソース選択信号(SSL)を同時に印加するという特徴は、図４で示した第１実施形態と同様である。但し、（Ｈ）レベルのソース選択信号を印加する途中に一部の区間は（Ｌ）レベルが維持されるようにする。
【００６０】
図では、ビット線が（Ｈ）レベルにプリチャージされる区間(T3)の間、（Ｌ）レベルのソース選択信号(SSL)を印加している。ワード線の電圧を上昇させる区間が終わった状態であるため、（Ｌ）レベルのソース選択信号(SSL)を印加しても、熱い電子の散乱飛翔現象が起こらないためである。
【図面の簡単な説明】
【００６１】
【図１】本発明による不揮発性メモリ装置の実施形態の構成を示す回路図。
【図２】同実施形態の装置において通常の読み出し動作時に印加される電圧信号を示す波形図。
【図３】同実施形態において通常の読み出し動作時に発生する読み出し妨害現象を示す図。
【図４】本願発明の一実施例による不揮発性メモリ装置の読み出し動作時に印加される電圧信号を示した波形図である。
【図５】本願発明の他の実施例による不揮発性メモリ装置の読み出し動作時に印加される電圧信号を示した波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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