(57)【要約】【課題】短絡モード時の電流ばらつきや破壊耐量の低下を抑制することができる絶縁ゲート型トランジスタを得る。【解決手段】半導体基板１１の第１主面に第１導電型の電荷蓄積層１２が形成されている。電荷蓄積層１２上に第２導電型のベース層１３が形成されている。ベース層１３及び電荷蓄積層１２を貫通するトレンチ１４の内部に、絶縁膜１５を介してトレンチゲート電極１６が埋め込まれている。トレンチ１４の両側にダミートレンチゲート電極１９が形成されている。トレンチ１４の側壁に接するようにベース層１３の表面に第１導電型のソース層２１が選択的に形成されている。ソース層２１はトレンチ１４の長手方向に離散的に並んでいる。ベース層１３の表面において、トレンチ１４の長手方向に並んだソース層２１同士の間に第２導電型のコンタクト層２２が形成されている。第２導電型のコレクタ層２４が半導体基板１１の第２主面に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２主面を有する第１導電型の半導体基板と、
前記半導体基板の第１主面に形成された第１導電型の電荷蓄積層と、
前記電荷蓄積層上に形成された第２導電型のベース層と、
前記ベース層及び前記電荷蓄積層を貫通するストライプ状のトレンチの内部に絶縁膜を介して埋め込まれたトレンチゲート電極と、
前記トレンチの両側に配置されて前記ベース層及び前記電荷蓄積層を貫通するストライプ状のダミートレンチの内部に絶縁膜を介して埋め込まれ、前記トレンチゲート電極とは電気的に非接続であるダミートレンチゲート電極と、
前記トレンチの側壁に接するように前記ベース層の表面に選択的に形成され、前記トレンチの長手方向に離散的に並んだ第１導電型のソース層と、
前記ベース層の表面において、前記トレンチの長手方向に並んだ前記ソース層同士の間に形成された第２導電型のコンタクト層と、
前記半導体基板の第２主面に形成された第２導電型のコレクタ層と、
前記ソース層及び前記コンタクト層に接続されたエミッタ電極と、
前記コレクタ層に接続されたコレクタ電極とを有する絶縁ゲート型トランジスタ。
【請求項２】
前記トレンチの長手方向に並んだ前記ソース層同士の間隔に対する前記トレンチの長手方向における前記ソース層の幅の比率が１／２〜１／１０であることを特徴とする請求項１に記載の絶縁ゲート型トランジスタ。
【請求項３】
前記ダミートレンチゲート電極は、前記エミッタ電極と同電位であることを特徴とする請求項１又は２に記載の絶縁ゲート型トランジスタ。
【請求項４】
前記トレンチの長手方向における前記ソース層の幅は１．０μｍ以上であることを特徴とする請求項１〜３の何れか１項に記載の絶縁ゲート型トランジスタ。
【請求項５】
前記ソース層は部分的な切り欠きを有することを特徴とする請求項１〜４の何れか１項に記載の絶縁ゲート型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ装置等を構成する絶縁ゲート型トランジスタに関し、特に短絡モード時の電流ばらつきや破壊耐量の低下を抑制することができる絶縁ゲート型トランジスタに関するものである。
【背景技術】
【０００２】
トレンチゲート構造の絶縁ゲート型トランジスタ（ＩＧＢＴ）において、短絡モード時の電流低減及び破壊を防ぐために、ダミートレンチを設けてチャネルが形成されない領域を設けている品種がある（例えば、特許文献１参照）。
【０００３】
図４は、従来の絶縁ゲート型トランジスタを示す上面図である。トレンチ１４の両側にダミートレンチ１７が形成されている。トレンチ１４の側壁に接するようにｐ型のベース層１３の表面にｎ型のソース層２１が選択的に形成されている。ベース層１３の表面においてトレンチ１４とダミートレンチ１７との間にｐ＋型のコンタクト層２２が形成されている。
【０００４】
【特許文献１】特開２００２−１６２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の絶縁ゲート型トランジスタでは、コンタクト層２２とトレンチ１４との間の領域にソース層２１が存在していた。そして、この領域がソースバラスト抵抗２７となっていた。しかし、ソース形成工程とトレンチ形成工程のパターン加工精度により、ソースバラスト抵抗２７の抵抗値にばらつきが発生していた。これにより、短絡モード時の電流ばらつきや破壊耐量の低下を引き起こすという問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、短絡モード時の電流ばらつきや破壊耐量の低下を抑制することができる絶縁ゲート型トランジスタを得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る絶縁ゲート型トランジスタは、第１及び第２主面を有する第１導電型の半導体基板と、半導体基板の第１主面に形成された第１導電型の電荷蓄積層と、電荷蓄積層上に形成された第２導電型のベース層と、ベース層及び電荷蓄積層を貫通するトレンチの内部に絶縁膜を介して埋め込まれたトレンチゲート電極と、トレンチの両側に配置されてベース層及び電荷蓄積層を貫通するダミートレンチの内部に絶縁膜を介して埋め込まれ、トレンチゲート電極とは電気的に非接続であるダミートレンチゲート電極と、トレンチの側壁に接するようにベース層の表面に選択的に形成され、トレンチの長手方向に離散的に並んだ第１導電型のソース層と、ベース層の表面において、トレンチの長手方向に並んだソース層同士の間に形成された第２導電型のコンタクト層と、半導体基板の第２主面に形成された第２導電型のコレクタ層と、ソース層及びコンタクト層に接続されたエミッタ電極と、コレクタ層に接続されたコレクタ電極とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００８】
本発明により、短絡モード時の電流ばらつきや破壊耐量の低下を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は、本発明の実施の形態１に係る絶縁ゲート型トランジスタを示す上面図であり、図２は図１のＡ−Ａ´における断面図である。
【００１０】
ｎ−型の半導体基板１１の上面（第１主面）に、ｎ型の電荷蓄積層１２が形成されている。電荷蓄積層１２上にｐ型のベース層１３が形成されている。
【００１１】
ベース層１３及び電荷蓄積層１２を貫通するようにストライプ状のトレンチ１４が複数個、平行に形成されている。このトレンチ１４の内部に絶縁膜１５を介してトレンチゲート電極１６が埋め込まれている。トレンチ１４の両側に、ベース層１３及び電荷蓄積層１２を貫通するようにストライプ状のダミートレンチ１７が平行に形成されている。このダミートレンチ１７の内部に絶縁膜１８を介してダミートレンチゲート電極１９が埋め込まれている。ダミートレンチゲート電極１９は、トレンチゲート電極１６とは電気的に非接続である。トレンチゲート電極１６及びダミートレンチゲート電極１９上には絶縁膜２０が形成されている。
【００１２】
トレンチ１４の側壁に接するようにベース層１３の表面にｎ＋型のソース層２１が選択的に形成されている。ソース層２１はトレンチ１４の長手方向に離散的に並んでいる。ベース層１３の表面において、トレンチ１４の長手方向に並んだソース層２１同士の間にｐ＋型のコンタクト層２２が形成されている。
【００１３】
半導体基板１１の下面（第２主面）に、ｎ＋型のバッファ層２３が形成されている。バッファ層２３の下にｐ＋型のコレクタ層２４が形成されている。エミッタ電極２５がソース層２１及びコンタクト層２２に接続され、コレクタ電極２６がコレクタ層２４に接続されている。
【００１４】
上記のように、本実施の形態に係る絶縁ゲート型トランジスタは、ｐ型のベース層１３の下にキャリア蓄積のためにｎ型の電荷蓄積層１２を形成したキャリア蓄積型トレンチＩＧＢＴである。従来のトレンチＩＧＢＴでは正孔密度がエミッタ側に近付くにつれて減少していたのに対し、このキャリア蓄積型トレンチＩＧＢＴでは、エミッタ側でも高い正孔濃度が保てるためオン電圧（飽和電圧）も減少する。その結果、飽和電圧とターン・オフ・エネルギーのトレードオフの関係も改善することができる。
【００１５】
また、ｎ＋型のソース層２１とｐ＋型のコンタクト層２２はトレンチ１４の長手方向に交互に形成されているため、ｎ＋型のソース層２１とｐ型のベース層１３とはエミッタ電極２５によってチャネル幅方向で短絡する。これにより、ｎ型のソース層２１、ｐ型のベース層１３、ｎ型の半導体基板１１及びｐ型のコレクタ層２４で構成されたｎｐｎｐサイリスタのラッチアップを防止することができる。
【００１６】
また、本実施の形態では、ソース層２１をトレンチ１４の長手方向に離散的に並べている。従って、コンタクト層２２とトレンチ１４との間の領域にソース層２１が存在しない。即ち、パターン加工精度によって抵抗値がばらつくソースバラスト抵抗が存在しない。これにより、短絡モード時の電流ばらつきや破壊耐量の低下を抑制することができる。
【００１７】
ここで、通電能力と短絡電流のトレードオフにより最適なソース層２１のパターンを選定する必要がある。そこで、トレンチ１４の長手方向に並んだソース層２１同士の間隔Ｗｇａｔｅに対するトレンチ１４の長手方向におけるソース層２１の幅（チャネル幅）Ｗｃｈの比率（Ｗｃｈ／Ｗｇａｔｅ）が１／２〜１／１０となるように、ソース層２１のパターンを形成するのが好ましい。これにより、短絡電流ばらつき及び破壊耐量低下を抑制することができる。
【００１８】
また、ダミートレンチゲート電極１９をエミッタ電極２５と同電位（ＧＮＤ）とするのが好ましい。これにより、ゲート容量を低減することができる。
【００１９】
また、ソース層２１の幅Ｗｃｈを１．０μｍ以上とするのが好ましい。これにより、ソース層２１形成時のパターン加工精度が±０．２μｍの場合、ソース層２１の幅Ｗｃｈのばらつきによる短絡電流ばらつきを２０％以内に抑制することができる。従って、短絡電流ばらつきを抑制しつつ、最適なソース層２１のパターンを選定することができる。
【００２０】
実施の形態２．
図３は、本発明の実施の形態２に係る絶縁ゲート型トランジスタを示す上面図である。図示のように、ソース層２１は部分的な切り欠きを有する。その他の構成は実施の形態１と同様である。これにより、ソース層２１下のベース層１３の抵抗を低減することができる。従って、絶縁ゲート型トランジスタの寄生トランジスタによるラッチアップを抑制し、破壊耐量低下を抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１に係る絶縁ゲート型トランジスタを示す上面図である。
【図２】図１のＡ−Ａ´における断面図である。
【図３】本発明の実施の形態２に係る絶縁ゲート型トランジスタを示す上面図である。
【図４】従来の絶縁ゲート型トランジスタを示す上面図である。
【符号の説明】
【００２２】
１１  半導体基板
１２  電荷蓄積層
１３  ベース層
１４  トレンチ
１５  絶縁膜
１６  トレンチゲート電極
１７  ダミートレンチ
１８，２０  絶縁膜
１９  ダミートレンチゲート電極
２１  ソース層
２２  コンタクト層
２４  コレクタ層
２５  エミッタ電極
２６  コレクタ電極
【図１】
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【図２】
2008227251.tif 000004
【図３】
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【図４】
2008227251.tif 000006