(57)【要約】【課題】電子素子をコアに内蔵して設計自由度が高く高集積化設計が可能な垂直構造内蔵方式を用いることにより印刷回路基板の高密度化を達成し、コアの上下両面を共に活用して集積度を極大化できる素子内蔵印刷回路基板を提供する。【解決手段】電子素子内蔵印刷回路基板は、媒介絶縁層１３０と、媒介絶縁層の一面に積層され、一面に電極が形成されている第１電子素子１７１が内蔵された第１コア基板１１０と、第１電子素子をカバーするように第１コア基板に積層される第１絶縁層１４０と、媒介絶縁層の他面に積層され、一面に電極が形成されている第２電子素子１７２が内蔵された第２コア基板１２０と、第２電子素子をカバーするように第２コア基板に積層される第２絶縁層１５０と、第１コア基板と第２コア基板とを貫通する第１ビア１８０と、を備えることを特徴とする。【選択図】図１
2008198999.tif 000002
【特許請求の範囲】
【請求項１】
媒介絶縁層と、
前記媒介絶縁層の一面に積層され、一面に電極が形成されている第１電子素子が内蔵された第１コア基板と、
前記第１電子素子をカバーするように、前記第１コア基板に積層される第１絶縁層と、
前記媒介絶縁層の他面に積層され、一面に電極が形成されている第２電子素子が内蔵された第２コア基板と、
前記第２電子素子をカバーするように、前記第２コア基板に積層される第２絶縁層と、
前記第１コア基板と前記第２コア基板とを貫通する第１ビアと、
を備える電子素子内蔵印刷回路基板。
【請求項２】
前記第１コア基板は、銅箔積層板であることを特徴とする請求項１に記載の電子素子内蔵印刷回路基板。
【請求項３】
前記第１絶縁層を貫通し、前記第１電子素子の電極と電気的に接続する第２ビアをさらに含み、
前記第２ビアが、前記第１電子素子の電極位置に対応付けられた位置に形成されることを特徴とする請求項１に記載の電子素子内蔵印刷回路基板。
【請求項４】
前記第１電子素子の他面と前記第２電子素子の他面とが、互いに対向することを特徴とする請求項１に記載の電子素子内蔵印刷回路基板。
【請求項５】
前記第１電子素子と前記第２電子素子とは、大きさ及び形態が互いに同じであることを特徴とする請求項１に記載の電子素子内蔵印刷回路基板。
【請求項６】
前記第１電子素子と前記第２電子素子とは、前記媒介絶縁層を基準として互いに対称関係となるように位置することを特徴とする請求項１に記載の電子素子内蔵印刷回路基板。
【請求項７】
前記第１絶縁層が、プリプレグ（Ｐｒｅｐｒｅｇ）であることを特徴とする請求項１に記載の電子素子内蔵印刷回路基板。
【請求項８】
一面に電極が形成されている第１電子素子が内蔵された第１コア基板と、一面に電極が形成されている第２電子素子が内蔵された第２コア基板とをそれぞれ提供する段階と、
媒介絶縁層を介在して前記第１コア基板と前記第２コア基板とを積層する段階と、
前記第１コア基板と前記第２コア基板とを貫通する第１ビアを形成する段階と、
を含む電子素子内蔵印刷回路基板の製造方法。
【請求項９】
前記第１電子素子の内蔵方法は、
前記第１コア基板を貫通するキャビティを形成する段階と、
前記第１コア基板の一面に支持フィルムを付着する段階と、
前記キャビティに前記第１電子素子を内蔵する段階と、
前記第１電子素子をカバーするように、前記第１コア基板に第１絶縁層を積層する段階と、を含むことを特徴とする請求項８に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項１０】
前記第１コア基板が、銅箔積層板であることを特徴とする請求項９に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項１１】
前記第１絶縁層を貫通して前記第１電子素子の電極と電気的に接続する第２ビアを形成する段階をさらに含む請求項９に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項１２】
前記第２ビアが、前記第１電子素子の電極位置に対応付けられた位置に形成されることを特徴とする請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項１３】
前記第１電子素子の他面と前記第２電子素子の他面とが、互いに対向することを特徴とする請求項８に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項１４】
前記第１電子素子と前記第２電子素子とは、大きさ及び形態が互いに同じであることを特徴とする請求項８に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項１５】
前記第１電子素子と前記第２電子素子とが、前記媒介絶縁層を基準として互いに対称関係となるように位置することを特徴とする請求項８に記載の電子素子内蔵印刷回路基板の製造方法。
【請求項１６】
前記第１絶縁層が、プリプレグであることを特徴とする請求項８に記載の電子素子内蔵印刷回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子素子内蔵印刷回路基板及びその製造方法に関する。
【背景技術】
【０００２】
最近、次世代多機能性、小型パッケージ技術の一環で、電子素子内蔵印刷回路基板の開発が注目されている。電子素子内蔵印刷回路基板は、このような多機能性、小型化の長所と共に高機能化という側面も有し、これは、１００ＭＨｚ以上の高周波における配線距離を最小化することができるだけでなく、場合により、フリップチップアッセンブリ（ｆｌｉｐ  ｃｈｉｐ  ａｓｓｅｍｂｌｙ）やボールグリッドアレイ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）に用いられるワイヤボンディング（ｗｉｒｅ  ｂｏｎｄｉｎｇ）、またはソルダボール（Ｓｏｌｄｅｒ  ｂａｌｌ）を用いて部品の接続の信頼性問題を改善できる利点も提供する。
【０００３】
しかし、このような従来技術に係る電子素子内蔵印刷回路基板においては、高密度集積回路のような電子素子の内蔵に伴う熱放出の困難性や層間剥離若しくは薄膜分離（ｄｅｌａｍｉｎａｔｉｏｎ）などの問題が製造歩留まり或いは収率を左右する可能性が高く、基板の製造費用を上昇させるなど種々の工程上の問題点を有する。従って、電子素子内蔵印刷回路基板の薄型化による反り現象を最小化するための剛性付与及び熱放出性向上のための技術が求められている。
【０００４】
また、現在までの電子素子内蔵工法は、コア基板の一面、またはビルドアップレイヤ（Ｂｕｉｌｄ−ｕｐ  ｌａｙｅｒ）の一面に電子素子を内蔵する構造であって、熱応力環境下で反り現象には脆弱な非対称性構造であるため、内蔵する電子素子の個数を増加させるのに根本的な限界があり、さらに、電子素子の電極が位置する面のみを活用するなどの問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は前述した従来技術の問題点に鑑み、大きさに対する機能の比（ユニットサイズ当たりの機能）を最大化することができる複数素子内蔵方式の印刷回路基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、媒介絶縁層と、媒介絶縁層の一面に積層され、一面に電極が形成されている第１電子素子が内蔵された第１コア基板と、第１電子素子をカバーするように第１コア基板に積層される第１絶縁層と、媒介絶縁層の他面に積層され、一面に電極が形成されている第２電子素子が内蔵された第２コア基板と、第２電子素子をカバーするように第２コア基板に積層される第２絶縁層と、第１コア基板と第２コア基板とを貫通する第１ビアと、を備える電子素子内蔵印刷回路基板が提供される。
【０００７】
第１コア基板や第２コア基板としては、銅箔積層板（ＣＣＬ）が使用できる。
【０００８】
第１絶縁層や第２絶縁層を貫通して第１電子素子の電極と電気的に接続する第２ビアを備えることができき、この第２ビアは第１電子素子や第２電子素子の電極位置に対応付けられた位置に形成されることができる。
【０００９】
第１電子素子の他面と第２電子素子の他面とは互いに対向し得るし、第１電子素子と第２電子素子との大きさ及び形態は互いに同じであってもよい。また、第１電子素子と第２電子素子とは媒介絶縁層を基準として互いに対称関係となるように位置することができる。
【００１０】
一方、第１絶縁層や第２絶縁層をとしては、Ｂ−ステージのプリプレグが使用できる。
【００１１】
本発明の他の実施形態によれば、一面に電極が形成されている第１電子素子が内蔵された第１コア基板と、一面に電極が形成されている第２電子素子が内蔵された第２コア基板とをそれぞれ提供する段階と、媒介絶縁層を介在して第１コア基板と第２コア基板とを積層する段階と、第１コア基板と第２コア基板とを貫通する第１ビアを形成する段階と、を含む電子素子内蔵印刷回路基板の製造方法が提供される。
【００１２】
第１電子素子の内蔵方法は、第１コア基板を貫通するキャビティを形成する段階と、第１コア基板の一面に支持フィルムを付着する段階と、キャビティに第１電子素子を内蔵する段階と、第１電子素子をカバーするように第１コア基板に第１絶縁層を積層する段階と、を含むことができる。第２電子素子の内蔵方法も、前記第１電子素子の内蔵方法と同様に行うことができる。
【００１３】
第１コア基板としては、銅箔積層板（ＣＣＬ）が使用でき、第１絶縁層を貫通して第１電子素子の電極と電気的に接続する第２ビアを形成する段階をさらに含むことができる。第２コア基板としても、銅箔積層板（ＣＣＬ）を用いて、前記第１コア基板の場合と同様に行うことができる。
【００１４】
第２ビアは第１電子素子や第２電子素子の電極の位置に対応付けられた位置に形成することができ、第１電子素子の他面と第２電子素子の他面とは、互いに対向できる。
【００１５】
また、第１電子素子と第２電子素子とは、大きさ及び形態が互いに同じであるものを使用でき、第１電子素子と第２電子素子とは媒介絶縁層を基準として互いに対称関係となるように位置してもよい。
【００１６】
一方、第１絶縁層や第２絶縁層としては、Ｂ−ステージのプリプレグが使用できる。
【００１７】
前述した以外の他の実施形態、特徴、利点が以下の図面、本発明の特許請求の範囲及び発明の詳細な説明を通して明確になるだろう。
【発明の効果】
【００１８】
本発明の好ましい実施例によれば、電子素子をコアに内蔵することにより、設計自由度が高くなるため高集積化設計が可能となり、垂直構造の内蔵方式を用いることにより、印刷回路基板の高密度化を達成でき、コアの上下両方向を両方とも活用することにより、集積度を極大化することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る電子素子内蔵印刷回路基板及びその製造方法の好ましい実施例を添付図面を参照して詳しく説明し、添付図面を参照して説明するに当たって、同一かつ対応する構成要素は同じ図面番号を付し、これに対する重複される説明は省略する。
【００２０】
図１は本発明の一実施形態に係る電子素子内蔵印刷回路基板の第１実施例を示す断面図である。図１を参照すると、第１コア基板１１０、絶縁層１１４、第２コア基板１２０、媒介絶縁層１３０、第１絶縁層１４０、第１ビア１８０、第２ビア１４２、１５２、第２絶縁層１５０、レイアップ層１６０、第１電子素子１７１、第２電子素子１７２、電極１７１ａ、１７２ａ、回路パターン１９１、ランド１９２、ソルダレジスト１９３が示されている。
【００２１】
媒介絶縁層１３０は、後述する第１コア基板１１０と第２コア基板１２０とを結合する手段であって、図１に示すように、媒介絶縁層１３０の上面には第１コア基板１１０が積層され、媒介絶縁層１３０の下面には第２コア基板１２０が積層される。
【００２２】
第１コア基板１１０は媒介絶縁層１３０の上面に積層され、第１コア基板１１０には、第１電子素子１７１が内蔵される。そのためには、第１コア基板１１０にはキャビティ（図４の１１２参照）が形成されてもよい。このようなキャビティ１１２は機械的なドリリングまたはレーザドリリングの方法で形成してもよく、化学的なエッチング方法で形成してもよい。このようにキャビティの形成方法は必要に応じて変更し適用できる。
【００２３】
第１電子素子１７１がより堅固に内蔵されるように、第１コア基板１１０に形成されるキャビティは、内蔵される第１電子素子１７１より大きく形成され、第１電子素子１７１の側周壁と第１コア基板１１０の内壁との間には後述する絶縁層１１４が介在されてもよい。このように介在された絶縁層１１４により第１電子素子１７１が支持されて第１コア基板１１０に堅固に内蔵されることになる。
【００２４】
一方、第１コア基板１１０や第２コア基板１２０としては、放熱性能と構造的な剛性を考慮して、図２に示すように、銅箔積層板１１０’、１２０’が使用できる。銅箔積層板を使用することにより、放熱効果を向上させ、熱応力環境下での剛性も向上させることができる。
【００２５】
第２コア基板１２０は媒介絶縁層１３０の下面に積層されて、第２コア基板１２０にも第１コア基板１１０と同じく第２電子素子１７２が内蔵される。第２コア基板１２０は第１コア基板１１０の構造と同じであるので、これに対する具体的な説明は省略する。
【００２６】
このように積層された第１コア基板１１０、媒介絶縁層１３０、及び第２コア基板１２０が本実施例に係る印刷回路基板のコアを構成する。
【００２７】
このようなコアの両面を電気的に接続するための層間導通ビアとして、第１ビア１８０を形成することができる。第１ビア１８０は第１コア基板１１０、媒介絶縁層１３０、及び第２コア基板１２０を貫通するインナービアホール（ｉｎｎｅｒ  ｖｉａ  ｈｏｌｅ：ＩＶＨ）であってもよい。
【００２８】
コアを中心として多層印刷回路基板を形成する場合、第１コア基板１１０及び第２コア基板１２０にはそれぞれ第１絶縁層１４０及び第２絶縁層１５０を積層することができ、この上にさらにレイアップ層１６０を積層することもできる。
【００２９】
第１絶縁層１４０、第２絶縁層１５０及びレイアップ層１６０にはそれぞれ所定の機能をする回路パターン１９１を形成することができ、層間導通のための第２ビア１４２を形成することもできる。この時、集積度をさらに向上させるために、第１電子素子１７１の電極との電気的接続のための第２ビア１４２が、第１電子素子の電極に対応付けられた位置に形成され電極と直接接続することができる。すなわち、図１に示すように、第１電子素子１７１の電極が形成されている位置に対応付けられた第１絶縁層１４０上の位置に、第１絶縁層１４０を貫通して電極に直接接続するブラインドビアホール（ｂｌｉｎｄ  ｖｉａ  ｈｏｌｅ、以下ＢＶＨという）を形成することができる。このような構造は、第２電子素子１７２の場合にも同じく実施できる（図１の１５２参照）。
【００３０】
一方、前述した構造を有するコアにおいて、第１電子素子の電極１７１ａと第２電子素子の電極１７２ａとが互いに反対方向を向くように内蔵されてもよい。すなわち、各電子素子の電極が形成されていない面が、互いに対向するように内蔵されることができる。このような構造により、本実施例に係る印刷回路基板はコアの上下両方向を両方とも活用できるようになり、集積度を極大化することができる。
【００３１】
また、コア及び印刷回路基板の反り発生を最小化するために、第１電子素子１７１と第２電子素子１７２とは理論的に同じ大きさ及び形態を有し、媒介絶縁層１３０を基準として互いに対称関係となるように位置することが好ましい。しかし、このような構造が、コアの一方側だけに電子素子を内蔵することによる非対称構造の反り現象を最小化するためのものであることを考慮すれば、数学的意味の同一及び対称だけではなく、実質的に対称とされる構造であって剛性を発揮できる範囲内の類似した場合も含むことは勿論である。
【００３２】
最外郭に形成される回路パターン１９１は、ソルダレジスト１９３からなる保護層により保護され、このような回路パターン１９１の所定位置には前記第１及び第２電子素子以外の別途の電子素子を実装するためのランド１９２が形成されてもよい。
【００３３】
以上、本発明の一実施形態に係る電子素子内蔵印刷回路基板の構造に対して説明した。以下では、本発明の実施形態に係る電子素子内蔵印刷回路基板の製造方法について説明する。
【００３４】
図３は、本発明の前記実施形態に係る電子素子内蔵印刷回路基板の製造方法の一実施例を示すフローチャートであり、図４及び図５は、図３の電子素子内蔵印刷回路基板の製造方法を示す工程図である。図４及び図５を参照すると、第１コア基板１１０、キャビティ１１２、絶縁層１１４、第２コア基板１２０、媒介絶縁層１３０、第１絶縁層１４０、第１ビア１８０、第２ビア１４２、１５２、第２絶縁層１５０、レイアップ層１６０、第１電子素子１７１、第２電子素子１７２、電極１７１ａ、１７２ａ、回路パターン１９１、ランド１９２、ソルダレジスト１９３が示されている。
【００３５】
先ず、段階Ｓ１０で、一面に電極が形成されている第１電子素子が内蔵された第１コア基板１１０を提供し、段階Ｓ２０で、一面に電極が形成されている第２電子素子が内蔵された第２コア基板１２０を提供する。
【００３６】
以後の工程を説明する前に、第１電子素子１７１を第１コア基板１１０に内蔵する工程について説明する。
【００３７】
先ず、段階Ｓ１１で、第１コア基板１１０にキャビティ１１２を形成する。第１コア基板１１０としては、金属材質のメタルコアを用いてもよく、銅箔積層板を用いてもよい。
【００３８】
キャビティ１１２は機械的ドリリング、レーザドリリングまたは化学的エッチングなどの方法で形成することができ、第１コア基板１１０を貫通するように形成してもよい。
【００３９】
次に、段階Ｓ１２で、図４（ａ）に示すように、第１コア基板１１０の一方の面に支持フィルム１９４を付着する。キャビティ１１２が第１コア基板１１０を貫通して形成される場合、別途の支持手段がないと第１電子素子１７１を第１コア基板１１０に内蔵しにくくなる場合もある。これを考慮して、第１コア基板１１０の一面に支持フィルム１９４を付着して、第１電子素子１７１を支持できるようにする。
【００４０】
ところで、第１コア基板１１０にキャビティ１１２を形成した後に、支持フィルム１９４を付着してもよく、支持フィルム１９４を付着した後にキャビティ１１２を形成してもよい。
【００４１】
次に、段階Ｓ１３で、キャビティ１１２に第１電子素子を挿入して内蔵する。この時、図４に示すように第１電子素子の電極１７１ａが上面を向くようにすることができる。すなわち、電極が形成されていない面が支持フィルム１９４に重ねられ或いは付着されることになる。
【００４２】
次に、段階Ｓ１４で、第１コア基板１１０に第１絶縁層１４０を積層する。第１絶縁層１４０としてはＢ−ステージのプリプレグが使用できる。ガラス繊維を含浸しているＢ−ステージのプリプレグを用いることにより、後の工程でビアを形成する際に、機械的なドリリングを容易に行うことができ、反りにも効果的に対処できるようになる。
【００４３】
ところで、第１コア基板１１０に第１絶縁層１４０を積層する際に、キャビティ１１２の余裕空間にも絶縁層１１４が充填できるようにすることができる。また、この絶縁層１１４を通して第１電子素子１７１をその側周壁からも支持できるようになり、第１電子素子１７１をより堅固に固定して実装することができる。
【００４４】
このような絶縁層１１４は、第１絶縁層の積層とは別途の工程で充填してもよく、第１絶縁層１４０の物質と同じ物質を用いて第１絶縁層１４０の積層時に同時に充填してもよい。
【００４５】
次に、段階Ｓ１５で、第１電子素子を支持するために第１コア基板に予め付着しておいた支持フィルムを除去する。
【００４６】
段階Ｓ２１〜段階Ｓ２５において、前述した第１コア基板１１０への第１電子素子１７１の内蔵方法と同様な方法で第２電子素子１７２を第２コア基板１２０に内蔵することができる。これに対する具体的な説明は第１電子素子１７１に対する説明と同様であるので、その説明を省略する。
【００４７】
次に、段階Ｓ３０で、図５（ａ）に示すように、媒介絶縁層１３０を介在して第１コア基板１１０と第２コア基板１２０とを積層する。これにより、二つの電子素子が内蔵された一つのコアを形成することができる。媒介絶縁層１３０としては第１絶縁層１４０及び第２絶縁層１５０と同じく、プリプレグが使用できる。
【００４８】
この時、図５（ａ）に示すように、第１電子素子の電極１７１ａと第２電子素子の電極１７２ａとが互いに反対方向を向くように、第１コア基板１１０と第２コア基板１２０とを積層することができる。すなわち、各電子素子の電極が形成されていない面が、互いに対向するようにすることができる。このような構造により、本実施例に係る印刷回路基板はコアの上下両方向を両方とも活用できるようになり、表面実装密度を含む集積度を極大化することができる。
【００４９】
また、反り発生を最小化するために、第１電子素子１７１と第２電子素子１７２とは、理論的に同じ大きさ及び形態を有し、媒介絶縁層１３０を基準として互いに対称関係となるように位置することがよい。しかし、このような構造が、コアの一側だけに電子素子を内蔵することによる非対称構造の反り現象を最小化するためのものであることを考慮すれば、数学的意味の同一及び対称だけではなく、実質的に対称とされる構造であって剛性を発揮できる範囲内の類似した場合も含むことは勿論である。
【００５０】
以後、段階Ｓ４０で、図５（ｂ）に示すように、第１コア基板１１０と第２コア基板１２０とを貫通する第１ビア１８０を形成する。第１ビア１８０は、第１コア基板１１０と第２コア基板１２０とを貫通して両側を導通させる層間接続機能を果たすものであって、機械的なドリリングなどで貫通ホール１８０ａを形成し、貫通ホールの内壁にメッキ層を形成したり、貫通ホールを伝導性物質で充填したりする方法などで形成することができる。
【００５１】
ところで、第１コア基板１１０に、既に第１絶縁層１４０が積層されている場合もあるので、第１ビア１８０は第１絶縁層１４０も貫通するように形成することが可能であり、これは第２コア基板１２０に第２絶縁層１５０が積層されている場合にも同じである。
【００５２】
次に、段階Ｓ５０で、第１絶縁層を貫通して第１電子素子の電極と電気的に接続する第２ビアを形成する。第１コア基板１１０に第１絶縁層１４０を積層することにより、第１電子素子１７１は外部と隔離されることになる。この場合、第１電子素子１７１を外部と電気的に接続させるために、図５（ｃ）に示すように第２ビア１４２を形成してもよい。
【００５３】
この時、集積度をさらに向上させるために、第１電子素子の電極１７１ａとの電気的接続のための第２ビア１４２は、第１電子素子の電極１７１ａに対応付けられた位置に形成され電極１７１ａと直接接続することができる。すなわち、図５（ｃ）に示すように、第１電子素子１７１の電極が形成されている位置に対応付けられた第１絶縁層１４０上の位置に、第１絶縁層１４０を貫通して電極に直接接続するＢＶＨが形成されることができる。このような構造は第２電子素子１７２の場合にも同じく実施することができる。
【００５４】
第２ビア１４２の形成と共に第１絶縁層１４０及び第２絶縁層１５０の表面には所定の回路パターン１９１を形成することができる。
【００５５】
次に、段階Ｓ６０で、図５（ｄ）に示すように、レイアップ層１６０を形成することができる。第１絶縁層１４０上にレイアップ層１６０をさらに形成することにより、所望する層数の多層印刷回路基板を形成することができる。レイアップ層１６０を形成した後、最外郭に形成されている回路パターン１９１を保護するために、ソルダレジスト１９３を塗布してもよく、第１、第２電子素子１７１、１７２以外の別途の電子素子が実装されるためのランド１９２を形成してもよい。
【００５６】
以上、本発明の実施例に係る電子素子内蔵印刷回路基板及びその製造方法に対して説明したが、前述した実施例以外の多くの実施例が本発明の特許請求の範囲内に存在する。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に係る電子素子内蔵印刷回路基板の第１実施例を示す断面図である。
【図２】本発明の一実施形態に係る電子素子内蔵印刷回路基板の第２実施例を示す断面図である。
【図３】本発明の一実施形態に係る電子素子内蔵印刷回路基板の製造方法の一実施例を示すフローチャートである。
【図４】図３の電子素子内蔵印刷回路基板の製造方法を示す工程図である。
【図５】図３の電子素子内蔵印刷回路基板の製造方法を示す工程図である。
【符号の説明】
【００５８】
１１０、１１０’    第１コア基板
１２０、１２０’    第２コア基板
１３０    媒介絶縁層
１４０    第１絶縁層
１５０    第２絶縁層
１６０    レイアップ層
１７１    第１電子素子
１７２    第２電子素子
１８０    第１ビア
１４２    第２ビア
【図１】
2008198999.tif 000003
【図２】
2008198999.tif 000004
【図３】
2008198999.tif 000005
【図４】
2008198999.tif 000006
【図５】
2008198999.tif 000007