(57)【要約】【課題】電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能な半導体装置を提供する。【解決手段】この半導体装置１００は、互いに所定の間隔を隔てて形成されたソース領域７およびドレイン領域９と、チャネル領域５ａを含むボディ領域５と、電界緩和層３と、ボディ領域５と電界緩和層３との表面上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３の表面上に形成され、不純物領域１４と、不純物領域１４よりも低い不純物濃度を有する空乏層形成領域１５とが形成されたポリシリコン層３２からなるゲート電極１６とを備えている。そして、空乏層形成領域１５は、ゲート電極１６のドレイン領域９側の端部１６ａから中央部の近傍の領域に渡って形成されている。【選択図】図１
2008198676.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に互いに所定の間隔を隔てて形成されたソース領域およびドレイン領域と、
前記ソース領域に接するように形成され、チャネル領域を含む第１不純物領域と、
前記第１不純物領域と前記ドレイン領域との間に形成された電界緩和層と、
前記第１不純物領域及び前記電界緩和層上のゲート絶縁膜を介して形成されるゲート電極とを備え、
前記ゲート電極は、前記第１不純物領域に対向するように形成される第１導電型の第２不純物領域、および、前記第２不純物領域よりも低い第１導電型の不純物濃度を有するかまたは真性半導体の第３不純物領域の２つの領域からなる、半導体装置。
【請求項２】
前記第２不純物領域と前記第３不純物領域とは、前記チャネル領域に沿った方向に実質的に直交する方向に延びる境界を有するように分離されている、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の端部と前記ドレイン領域の端部とは、所定の間隔を隔てて配置されている、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極の側面に設けられたサイドウォール絶縁膜をさらに備え、
前記サイドウォール絶縁膜と前記ドレイン領域とが、所定の間隔を隔てて離間するように配置されている、請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の表面に形成された溝部を備え、
前記ゲート電極は、前記溝部の表面上のゲート絶縁膜を介して前記溝部内に形成され、
前記ゲート電極は、上部の前記第２不純物領域と下部の前記第３不純物領域とに縦方向に分離されるように形成されている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ゲート電極に空乏層が形成される半導体装置に関する。
【背景技術】
【０００２】
従来、ゲート電極に空乏層が形成される半導体装置が知られている（たとえば、特許文献１参照）。この特許文献１に開示された半導体装置は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域上に形成されるゲート酸化膜と、ゲート酸化膜上に形成されるゲート電極とによって構成されている。この半導体装置では、ゲート電極の不純物濃度は、端部で低く、中央部において高くなっている。これにより、ゲート電極の端部に空乏層を形成することが可能となる。その結果、ゲート電極とドレイン領域との間のゲート電極の端部に設けられた空乏層の分だけ、ゲート電極とドレイン領域との間の距離が長くなるので、ゲート電極とドレイン領域との間の電界が小さくなる。これにより、トランジスタの耐圧を向上し、ゲート絶縁膜に電界集中が起こるのを抑制することが可能となる。
【０００３】
【特許文献１】特開平１０−４１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した半導体装置では、空乏層が形成されるのはゲート電極の端部だけであり、ゲート電極の大部分は電極として機能している。したがって、ゲート電極を用いてドレインをオフセットさせる２重拡散トランジスタに適応した場合、電界緩和層領域におけるゲート電界の抑制が不十分であるとともに、ゲート電極と基板との間のゲート容量が大きくなるという課題がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明の半導体装置は、半導体基板と、半導体基板に互いに所定の間隔を隔てて形成されたソース領域およびドレイン領域と、ソース領域に接するように形成され、チャネル領域を含む第１不純物領域と、第１不純物領域とドレイン領域との間に形成された電界緩和層と、第１不純物領域及び電界緩和層上のゲート絶縁膜を介して形成されるゲート電極とを備え、ゲート電極は、第１不純物領域に対向するように形成される第１導電型の第２不純物領域、および、第２不純物領域よりも低い第１導電型の不純物濃度を有するかまたは真性半導体の第３不純物領域の２つの領域からなる。
【発明の効果】
【０００７】
本発明によれば、電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面に基づいて説明する。
【０００９】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置１００の断面図である。
【００１０】
この第１実施形態による半導体装置１００は、図１に示すように、Ｐ−シリコン基板１の表面にＮ＋不純物領域２が形成されている。また、不純物領域２の表面上には、エピタキシャル成長層からなるＮ−電界緩和層３が形成されている。また、シリコン基板１、不純物領域２および電界緩和層３の側面には、素子を分離するためのＰ＋不純物領域４が形成されている。また、不純物領域４と連続するように、素子を分離するためのＰ＋不純物領域１０が形成され、不純物領域１０の表面上には、素子分離酸化膜１１が形成されている。電界緩和層３の表面の所定の領域には、表面にチャネル領域５ａが形成されるＰ−ボディ領域５が形成されている。なお、ボディ領域５は、本発明の「第１不純物領域」の一例である。ボディ領域５の表面の所定の領域には、Ｐ＋不純物領域６、Ｎ＋ソース領域７およびＮ−不純物領域８が形成されている。また、電界緩和層３の表面には、ボディ領域５から所定の間隔を隔てて離間するように、Ｎ＋ドレイン領域９が形成されている。
【００１１】
また、不純物領域６およびソース領域７の表面上と、ドレイン領域９の表面上とには、金属シリサイドからなるシリサイド膜１２ａが形成されている。これにより、ボディ領域５とソース領域７とは、不純物領域６およびシリサイド膜１２ａを介して同じ電位になるように構成されている。また、電界緩和層３、ボディ領域５、および不純物領域８の表面上には、約７ｎｍ〜約１５ｎｍの厚みを有するＳｉＯ２などからなるゲート絶縁膜１３が形成されている。また、ゲート絶縁膜１３の表面上には、約０．９μｍ〜約２．０μｍの幅を有するゲート電極１６が形成されている。ゲート電極１６は、ゲート絶縁膜１３の表面上に形成されたポリシリコン層３２と、ポリシリコン層３２の表面上に形成されたシリサイド膜１２ｂとによって構成されている。なお、ポリシリコン層３２は、本発明の「半導体層」の一例である。
【００１２】
ポリシリコン層３２のソース領域７側には、約５．０×１０１９ｃｍ−３〜約５．０×１０２０ｃｍ−３の不純物濃度を有するＮ＋不純物領域１４が形成されている。なお、不純物領域１４は、本発明の「第２不純物領域」の一例である。また、ポリシリコン層３２のドレイン領域９側には、不純物領域１４よりも低い約１．０×１０１７ｃｍ−３〜約５．０×１０１８ｃｍ−３の不純物濃度（Ｎ−型）を有する空乏層形成領域１５が形成されている。なお、空乏層形成領域１５は、本発明の「第３不純物領域」の一例である。
【００１３】
また、ボディ領域５と不純物領域１４とは、ゲート絶縁膜１３を介して対向する位置に配置されている。また、不純物領域１４と空乏層形成領域１５との境界６０は、チャネル領域５ａに沿った方向（水平方向）に実質的に直交する方向（垂直方向）に延びるように設けられている。つまり、不純物領域１４と空乏層形成領域１５とは、チャネル領域５ａに沿った方向（横方向）に分離されている。
【００１４】
また、不純物領域１４、空乏層形成領域１５およびシリサイド膜１２ｂの側面には、絶縁膜１７が形成されている。絶縁膜１７の側面には、サイドウォール絶縁膜１８が形成されている。
【００１５】
また、シリサイド膜１２ａ、シリサイド膜１２ｂには、絶縁膜１９が積層される。そして、不純物領域６、ソース領域７、ドレイン領域９は、絶縁膜１９に形成されるコンタクトホール１９ａを介してＡｌからなる配線２１と接続されている。
【００１６】
次に、図２および図３を用いて、本発明の第１実施形態による半導体装置１００に形成される空乏層３０および３１について説明する。図２は、半導体装置１００に形成される空乏層３０および３１を説明するための断面図である。図３は、ゲート電極１６の不純物濃度の分布を表す模式図である。
【００１７】
図２に示すように、ボディ領域５と電界緩和層３とのｐｎ接合面を挟むように空乏層３０が形成されている。また、空乏層形成領域１５のＮ型の不純物濃度は、不純物領域１４の不純物濃度よりも小さい不純物濃度分布となるように構成されていることにより（図３参照）、ゲート電極１６に電圧が印加された場合、空乏層形成領域１５には実質的に全領域に空乏層３１が形成される。なお、空乏層形成領域１５が、ゲート電極１６のドレイン領域９側の端部１６ａから中央部の近傍の領域に渡って形成されているので、空乏層３１も、ゲート電極１６のドレイン領域９側の端部１６ａから中央部の近傍の領域に渡って形成される。また、ソース領域７よりも高い電圧がゲート電極１６に印加され、それよりもさらに高い電圧がドレイン領域９に印加されている場合、ドレイン領域９から、ソース領域７およびゲート電極１６に向かって電気力線が延びる。したがって、ポリシリコン層３２の一部に形成される空乏層形成領域１５でバンドが曲がり電荷の蓄積層が形成される。これにより、ポリシリコン層３２の全領域が不純物領域１４となっている場合に比べて、ゲート絶縁膜１３および電界緩和層３におけるゲート電界を緩和することができる。また、ゲート電極１６のうち、電極として実際に機能する部分は、不純物領域１４であるため、空乏層３１が形成される空乏層形成領域１５を設けることにより、ゲート電極１６とシリコン基板１とのゲート容量を小さくすることができる。
【００１８】
図４〜図８は、それぞれ、本発明の第１実施形態による半導体装置１００の製造プロセスを説明するための断面図である。
【００１９】
まず、図４に示すように、シリコン基板１の表面上に不純物領域２と、不純物領域４とを形成する。その後、不純物領域２と不純物領域４との表面上に、不純物領域２より低濃度のＮ型の不純物を導入したシリコンからなる電界緩和層３をエピタキシャル成長する。次に、リソグラフィ法により不純物領域４に達するＰ＋不純物領域１０を形成する。次に、不純物領域１０の所定の領域上に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いた素子分離酸化膜１１を形成する。次に、電界緩和層３の表面上に、熱酸化法を用いて、ゲート絶縁膜１３を構成する絶縁膜１３ａを形成する。
【００２０】
次に、図５に示すように、たとえば減圧ＣＶＤ法を用いて、絶縁膜１３ａおよび素子分離酸化膜１１の表面上にポリシリコン層３２を形成する。その後、ポリシリコン層３２のＮ型不純物濃度が約１．０×１０１７ｃｍ−３〜約５．０×１０１８ｃｍ−３となるように、リン（Ｐ）イオンをポリシリコン層３２に注入する。
【００２１】
そして、ポリシリコン層３２の所定の領域をエッチングした後に、図６に示すように、熱酸化法を用いて、ポリシリコン層３２の表面に絶縁膜１７を形成する。この後、所定の領域にレジスト３３を形成し、ボロン（Ｂ）イオンを電界緩和層３の表面に注入することにより、ボディ領域５が形成される。
【００２２】
次に、図示しないレジストを形成した後にリン（Ｐ）イオンをボディ領域５の所定の領域に注入することにより、図７に示す不純物領域８を形成する。次に、たとえば、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）のような絶縁膜を全面を覆うように形成した後、異方性エッチングすることにより、絶縁膜１７の側面にサイドウォール絶縁膜１８を形成する。次に、レジスト３４、絶縁膜１７およびサイドウォール絶縁膜１８の所定の領域上に形成する。レジスト３４およびサイドウォール絶縁膜１８をマスクとして、ボディ領域５の表面および電界緩和層３の表面に砒素（Ａｓ）イオンを注入することにより、約５．０×１０１９ｃｍ−３〜約５．０×１０２０ｃｍ−３の不純物濃度を有するソース領域７およびドレイン領域９を形成する。このＡｓイオンの注入によって、ポリシリコン層３２に不純物領域１４が形成される。ここで、ポリシリコン層３２の内、不純物領域１４が形成されない領域は、約１．０×１０１７ｃｍ−３〜約５．０×１０１８ｃｍ−３のＮ型不純物濃度を有する不純物領域からなる空乏層形成領域１５となる。
【００２３】
次に、図８に示すように、所定の領域にレジスト３５を形成し、ボロン（Ｂ）イオンを注入することにより、不純物領域６が形成される。そして、レジスト３５を除去した後、エッチバックにより、不純物領域６、ソース領域７及びドレイン領域９の表面上の絶縁膜１３ａを除去する。これにより、図１に示したように、不純物領域１４、空乏層形成領域１５および絶縁膜１７の下方にのみ残余した絶縁膜１３ａによりゲート絶縁膜１３が構成される。この後、不純物領域６、ソース領域７、ドレイン領域９、不純物領域１４および空乏層形成領域１５の表面の所定の領域上に、シリサイド膜１２ａおよび１２ｂを形成する。そして、全面に絶縁膜１９を形成した後、絶縁膜１９にコンタクトホール１９ａを形成する。そして、コンタクトホール１９ａ内を埋め込むように、導電性を有するプラグ２０を形成する。最後に、絶縁膜１９の上面上に、プラグ２０の上面に接触するように、Ａｌからなる配線２１を形成する。このようにして第１実施形態による半導体装置１００が形成される。
【００２４】
第１実施形態では、上記のように、ゲート電極１６が不純物領域１４の不純物濃度（約５．０×１０１９ｃｍ−３〜約５．０×１０２０ｃｍ−３）よりも低いＮ型の不純物濃度（約１．０×１０１７ｃｍ−３〜約５．０×１０１８ｃｍ−３）を有する空乏層形成領域１５を含む。これにより、不純物領域１４に電圧が印加されたとき、ポリシリコン層３２の一部に形成される空乏層形成領域１５に空乏層３１が形成される。その結果、ポリシリコン層３２の全領域が不純物領域１４となっている場合に比べて、ゲート絶縁膜１３および電界緩和層３におけるゲート電界を緩和することができる。
【００２５】
また、ゲート電極１６に電圧が印加されたとき、ゲート電極１６には空乏層３１がゲート電極１６のドレイン領域９側の端部１６ａから中央部の近傍の領域に渡って形成されていることにより、ゲート電極１６の電極として実際に機能している部分は、不純物領域１４であるため、ゲート電極１６とシリコン基板１とのゲート容量を小さくすることができる。
【００２６】
また、第１実施形態では、不純物領域１４は、ゲート電極１６のソース領域７側に形成され、不純物領域１４と空乏層形成領域１５とは、チャネル領域５ａに沿った方向に実質的に直交する方向に延びる境界６０を有するように分離されるように構成される。したがって、チャネル領域５ａと直交する方向からゲート電極１６にイオン注入を行うとともに、不純物領域１４と空乏層形成領域１５とのイオン注入量を異ならせることにより、不純物領域１４と空乏層形成領域１５とを形成することができる。また、イオン注入を行う領域を変化させることにより、容易に、不純物領域１４と空乏層形成領域１５との大きさを調整することができる。
【００２７】
なお、第１実施形態において、チャネル領域５ａを境界６０よりもドレイン領域９側にまで形成しても良い。したがって、チャネル領域５ａのドレイン側の端部の延長線上に境界６０が配置されるように不純物領域１４を形成する必要はない。
【００２８】
（第２実施形態）
図９は、本発明の第２実施形態による半導体装置１０１の断面図である。この第２実施形態による半導体装置１０１では、サイドウォール絶縁膜１８ａのドレイン領域９側の端部１８０ａとドレイン領域９のサイドウォール絶縁膜１８ａ側の端部９ａとが、所定の間隔Ｌを隔てて離間するように配置されている。また、シリサイド膜１２ｃは、不純物領域１４ｂの表面上のみに形成されており、空乏層形成領域１５ａの表面上には形成されていない。また、シリサイド膜１２ｃと、不純物領域１４ｂおよび空乏層形成領域１５ａからなるポリシリコン層３２ａとにより、約０．６μｍ〜約１．０μｍの幅を有するゲート電極１６ｂが形成されている。なお、ポリシリコン層３２ａは、本発明の「半導体層」の一例である。この第２実施形態のその他の構成は、第１実施形態と同じである。
【００２９】
第２実施形態では、上記のように、サイドウォール絶縁膜１８ａのドレイン領域９側の端部１８０ａとドレイン領域９のサイドウォール絶縁膜１８ａ側の端部９ａとを、所定の間隔Ｌを隔てて離間するように配置する。このため、不純物領域１４ｂとドレイン領域９との距離が大きくなるので、ドレイン領域９と不純物領域１４ｂとの間の電界をより小さくすることができる。これにより、ゲート絶縁膜１３ａに電界集中が起こるのを第１実施形態に比べてより抑制することができる。
【００３０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００３１】
（第３実施形態）
図１０は、本発明の第３実施形態による半導体装置１０２の断面図である。この第３実施形態は、上記第１実施形態および第２実施形態と異なり、トレンチゲート型のゲート電極５４に空乏層が形成される縦型の半導体装置１０２である。
【００３２】
この第３実施形態による半導体装置１０２では、Ｐ−シリコン基板４１の表面にＮ＋ドレイン領域４２が形成されている。また、ドレイン領域４２の表面には、Ｎ＋不純物領域４３と、Ｎ−電界緩和層４４とが形成されている。また、シリコン基板４１と、電界緩和層４４とに跨るように、素子を分離するためのＰ＋不純物領域４５が形成されている。また、不純物領域４５が形成される領域の表面上には、不純物領域４５と連続するように、素子を分離するためのＰ＋不純物領域４６が形成されている。また、電界緩和層４４の表面には、チャネル領域４７ａを構成するＰ−ボディ領域４７が形成されている。なお、ボディ領域４７は、本発明の「第１不純物領域」の一例である。ボディ領域４７の表面には、Ｎ＋ソース領域４８が形成されている。また、電界緩和層４４の表面には、不純物領域４３の上部に達するように形成されている溝部４９ａが形成され、また、ソース領域４８およびボディ領域４７を貫通するように溝部４９ｂとが形成されている。また、電界緩和層４４、不純物領域４６および溝部４９ａの表面上には、絶縁膜５０ａが形成されている。また、ボディ領域４７、ソース領域４８および溝部４９ｂの表面上には、ゲート絶縁膜５０ｂが形成されている。また、溝部４９ａ内には、絶縁膜５０ａを介して、ポリシリコン層が埋め込まれた導電性を有するＮ＋不純物領域５１が形成されている。また、溝部４９ａの表面上に形成される絶縁膜５０ａの底面には、不純物領域５１と、不純物領域４３とを電気的に接続するためのコンタクトホール５０１ａが設けられている。
【００３３】
ここで、第３実施形態では、溝部４９ｂの表面上に形成されるゲート絶縁膜５０ｂの表面上には、ポリシリコン層からなるゲート電極５４が形成されている。ゲート電極５４のドレイン領域４２側には、後述するＮ＋不純物領域５３よりも低い約１．０×１０１７ｃｍ−３〜約５．０×１０１８ｃｍ−３の不純物濃度（Ｎ−型）を有する空乏層形成領域５２が形成されている。空乏層形成領域５２の上部には、ポリシリコン層の表面上からＮ型の不純物がイオン注入されることにより、約５．０×１０１９ｃｍ−３〜約５．０×１０２０ｃｍ−３の不純物濃度を有する不純物領域５３が形成されている。なお、不純物領域５３は、本発明の「第２不純物領域」の一例である。また、空乏層形成領域５２は、ゲート電極５４のドレイン領域４２側の端部５４ａから中央部の近傍の領域に渡って形成されている。
【００３４】
また、第３実施形態では、ボディ領域４７と不純物領域５３とは、ゲート絶縁膜５０ｂを介して対向する位置に配置されている。そして、不純物領域５３と空乏層形成領域５２との境界７０は、チャネル領域４７ａに沿った方向（垂直方向）に実質的に直交する方向（水平方向）に延びるように設けられている。つまり、不純物領域５３と空乏層形成領域５２とは、チャネル領域４７ａに沿った方向（縦方向）に分離されている。
【００３５】
また、ボディ領域４７、ソース領域４８、不純物領域５１、不純物領域５３は、絶縁膜５５に形成されたコンタクトホール５５ａを介してＡｌからなる配線５７にそれぞれ接続されている。
【００３６】
第３実施形態では、上記のように、縦型のトランジスタ構造において、ゲート電極５４に電圧が印加されたとき、不純物領域５３の下方に位置する空乏層形成領域５２に空乏層が形成される。これにより、ポリシリコン層からなるゲート電極５４の全領域が不純物領域５３となっている場合に比べて、ゲート絶縁膜５０ｂおよび電界緩和層４４におけるゲート電界を緩和することができる。また、ゲート電極５４の電極として実際に機能する部分は、不純物領域５３であるため、空乏層が形成される空乏層形成領域５２を設けることにより、ゲート電極５４とシリコン基板４１とのゲート容量を小さくすることができる。
【００３７】
なお、第２実施形態において、ボディ領域４７を境界７０よりも空乏層形成領域５２側にまで形成することもできる。
【００３８】
今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３９】
たとえば、上記第１実施形態〜第３実施形態では、Ｎ−不純物領域からなる空乏層形成領域１５、１５ａおよび５２を形成する例を示したが、本発明はこれに限らず、図１１に示す変形例のように、真性（ｉｎｔｒｉｎｓｉｃ）の半導体層からなる空乏層形成領域１５ｂを形成してもよい。
【００４０】
また、上記第１実施形態〜第３実施形態では、Ｎ型のソース領域およびドレイン領域を有するＮ型の半導体装置を形成する例を示したが、本発明はこれに限らず、Ｐ型のソース領域およびドレイン領域を有するＰ型の半導体装置を形成してもよい。このとき、空乏層形成領域は、Ｐ−型の不純物濃度を有する不純物領域により形成されるかまたは真性の半導体層により形成される。
【００４１】
また、上記第１実施形態〜第３実施形態では、空乏層形成領域をゲート電極のドレイン領域側の端部から中央部の近傍の領域に渡って形成する例を示したが、本発明はこれに限らず、空乏層形成領域をゲート電極のドレイン領域側の端部から中央部を超えて形成してもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１実施形態による半導体装置の断面図である。
【図２】本発明の第１実施形態による半導体装置に形成される空乏層を説明するための断面図である。
【図３】本発明の第１実施形態によるゲート電極の不純物濃度の分布を表す模式図である。
【図４】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の第２実施形態による半導体装置の断面図である。
【図１０】本発明の第３実施形態による半導体装置の断面図である。
【図１１】本発明の第１実施形態および第２実施形態の変形例による半導体装置の断面図である。
【符号の説明】
【００４３】
３、４４  電界緩和層
５、４７  Ｐ−ボディ領域（第１不純物領域）
７、４８  ソース領域
９、４２  ドレイン領域
１３、５０ｂ  ゲート絶縁膜
１４、１４ｂ、５３  不純物領域（第２不純物領域）
１５、１５ａ、１５ｂ、５２  空乏層形成領域（第３不純物領域）
１６、１６ｂ、５４  ゲート電極
１８、１８ａ  サイドウォール絶縁膜
３２、３２ａ  ポリシリコン層（半導体層）
４９ｂ  溝部
【図１】
2008198676.tif 000003
【図２】
2008198676.tif 000004
【図３】
2008198676.tif 000005
【図４】
2008198676.tif 000006
【図５】
2008198676.tif 000007
【図６】
2008198676.tif 000008
【図７】
2008198676.tif 000009
【図８】
2008198676.tif 000010
【図９】
2008198676.tif 000011
【図１０】
2008198676.tif 000012
【図１１】
2008198676.tif 000013