(57)【要約】【課題】振幅方向の多値変調通信において、高速なデータ伝送速度であっても、ジッタの少ないクロック再生を簡単な回路構成で実現することが可能な受信装置、伝送システム、および受信方法を提供する。【解決手段】受信装置３は、受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値を設定し、設定したしきい値と受信信号とを比較器によりそれぞれ比較して２ｎ−１個の比較器出力を得、２ｎ−１個の比較器出力のうち、受信信号の最小値に近い第１のしきい値が第１レベルＬから第２レベルＨに変化するタイミングと、受信信号の最大値に近い第２のしきい値による比較出力が第２レベルから第１レベルに変化するタイミングの、二つのタイミングからクロックを再生し、この再生クロックを位相調整したクロックＣＬＫ２に同期して２ｎ−１個の比較出力をラッチする。【選択図】図６
2008017413.tif 000002
【特許請求の範囲】
【請求項１】
振幅方向に多値変調されたｎビットの多値信号を受信する受信装置であって、
受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値が設定され、当該しきい値と受信信号とを比較する２ｎ−１個の比較器を含む比較部と、
上記比較部の２ｎ−１個の比較器出力のうち、上記受信信号の最小値に近い第１のしきい値による比較器出力が第１レベルから第２レベルに変化するタイミングと、上記受信信号の最大値に近い第２のしきい値による比較器出力が第２レベルから第１レベルに変化するタイミングの、二つのタイミングからクロックを再生するクロック再生部と、
上記再生クロックに同期して上記比較部の２ｎ−１個の比較器出力をラッチするラッチ部と
を有する受信装置。
【請求項２】
受信信号のピーク値とボトム値を検出する検出部と、
上記検出したピーク値とボトム値とを保存するホールド回路と、
保存したピーク値とボトム値から、上記２ｎ−１個のしきい値を設定する設定回路と、  を有する請求項１記載の受信装置。
【請求項３】
上記ラッチ部にラッチされた２ｎ−１個の比較器出力を取り込み、最下位ビット（０）から最上位ビット（２ｎ−１）までを順番にカウントし、当該最上位ビットまでのカウント値を受信値（複合値）とするデータ再生部を有する
請求項１記載の受信装置。
【請求項４】
上記ラッチ部のデータ入力とクロック入力の位相が揃うように上記再生クロックの位相調整する位相調整部を有する
請求項１記載の受信装置。
【請求項５】
上記ラッチ部のデータ入力とクロック入力の位相が揃うように上記再生クロックの位相調整する位相調整部を有する
請求項２記載の受信装置。
【請求項６】
上記ラッチ部のデータ入力とクロック入力の位相が揃うように上記再生クロックの位相調整する位相調整部を有する
請求項３記載の受信装置。
【請求項７】
振幅方向に多値変調されたｎビットの信号を受信する受信装置であって、
受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値が設定され、当該しきい値と受信信号とを比較する２ｎ−１個の比較器を含む比較部と、
上記比較部の２ｎ−１個の比較器出力のうち、一番小さいしきい値による比較出力が第１レベルから第２レベルに変化するタイミングと、一番大きいしきい値による比較出力が第２レベルから第１レベルに変化するタイミングの、二つのタイミングからクロックを再生するクロック再生部と、
上記再生クロックに同期して上記比較部の２ｎ−１個の比較器出力をラッチするラッチ部と、
上記ラッチ部のデータ入力とクロック入力の位相が揃うように上記再生クロックの位相調整する位相調整部と
を有する受信装置。
【請求項８】
受信信号のピーク値とボトム値を検出する検出部と、
上記検出したピーク値とボトム値とを保存するホールド回路と、
保存したピーク値とボトム値から、上記２ｎ−１個のしきい値を設定する設定回路と、  を有する請求項７記載の受信装置。
【請求項９】
上記ラッチ部にラッチされた２ｎ−１個の比較器出力を取り込み、最下位ビット（０）から最上位ビット（２ｎ−１）までを順番にカウントするカウンタを有し、当該カウンタ出力を受信値（複合値）とするデータ再生部を有する
請求項８記載の受信装置。
【請求項１０】
上記ラッチ部にラッチされた２ｎ−１個の比較器出力を取り込み、最下位ビット（０）から最上位ビット（２ｎ−１）までを順番にカウントするカウンタを有し、当該カウンタ出力を受信値（複合値）とするデータ再生部を有する
請求項９記載の受信装置。
【請求項１１】
振幅方向に多値変調されたｎビットの多値信号を伝送路に伝送する送信装置と、
振幅方向に多値変調されたｎビットの多値信号を受信する受信装置と、を有し、
上記受信装置は、
受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値が設定され、当該しきい値と受信信号とを比較する２ｎ−１個の比較器を含む比較部と、
上記比較部の２ｎ−１個の比較器出力のうち、一番小さいしきい値による比較出力が第１レベルから第２レベルに変化するタイミングと、一番大きいしきい値による比較出力が第２レベルから第１レベルに変化するタイミングの、二つのタイミングからクロックを再生するクロック再生部と、
上記再生クロックに同期して上記比較部の２ｎ−１個の比較器出力をラッチするラッチ部と、
上記ラッチ部のデータ入力とクロック入力の位相が揃うように上記再生クロックの位相調整する位相調整部と、を含む
伝送システム。
【請求項１２】
振幅方向に多値変調されたｎビットの多値信号を受信する受信方法であって、
受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値を設定するステップと、
上記設定したしきい値と受信信号とをそれぞれ比較し２ｎ−１個の比較出力を得るステップと、
上記２ｎ−１個の比較出力のうち、一番小さいしきい値による比較出力が第１レベルから第２レベルに変化するタイミングと、一番大きいしきい値による比較出力が第２レベルから第１レベルに変化するタイミングの、二つのタイミングからクロックを再生するステップと、
上記再生クロックに同期して２ｎ−１個の比較出力をラッチするステップと、
上記ラッチする際にデータ入力とクロック入力の位相が揃うように上記再生クロックの位相調整するステップと
を有する受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光量に応じた光信号等の多値信号を送信する送信装置、多値信号を受信する受信装置、多値信号を送受信する伝送システム、および受信方法に関するものである。
【背景技術】
【０００２】
近年、デジタル放送やストリーミング映像配信などの普及により、家庭内においても高速通信技術が必要とされており、そのため光通信に関する技術開発が広く行われている。
たとえば、下記特許文献１には、送信側でデータ信号に付加された参照信号の振幅に基づき、受信側でそのデータ信号を変調することで、高密度伝送を可能とする光信号のデータ伝送技術について開示されている。
【０００３】
【特許文献１】特開２０００−２４４５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記特許文献１に開示された技術等では、受信装置側ではアナログデジタルコンバータ（ＡＤＣ）を通してデータ再生を行う。
たとえば振幅方向の多値変調通信方法を採用してＧＨｚ帯の高速通信を行うことが考えられるが、ＧＨｚ帯のＡＤＣは消費電力が大きく、また、ＡＤＣのサンプリングクロックがデータ伝送速度に近付くため（低速ではサンプリングクロックがデータ伝送速度よりも十分速いので位相合わせは不要だった）、シビアな位相調整が必要になるという不利益がある。
【０００５】
また、図１８に示すように、ＧＨｚ帯では、信号の立ち上り速度と立ち下り速度の影響でクロック再生後のジッタが大きくなるという不利益もある。
図１８（Ａ）に示すように、信号の立ち上がり速度と立ち下がり速度が十分に速い場合には受信信号から再生したクロックはジッタがほとんど含まない。
これに対して、図１８（Ｂ）に示すように、信号の立ち上がり速度と立ち下がり速度が遅く場合には受信信号から再生したクロックはジッタを大きくなる。
【０００６】
本発明は、振幅方向の多値変調通信において、高速なデータ伝送速度であっても、ジッタの少ないクロック再生を簡単な回路構成で実現することが可能な受信装置、伝送システム、および受信方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の観点は、振幅方向に多値変調されたｎビットの多値信号を受信する受信装置であって、受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値が設定され、当該しきい値と受信信号とを比較する２ｎ−１個の比較器を含む比較部と、上記比較部の２ｎ−１個の比較器出力のうち、上記受信信号の最小値に近い第１のしきい値による比較器出力が第１レベルから第２レベルに変化するタイミングと、上記受信信号の最大値に近い第２のしきい値による比較器出力が第２レベルから第１レベルに変化するタイミングの、二つのタイミングからクロックを再生するクロック再生部と、上記再生クロックに同期して上記比較部の２ｎ−１個の比較器出力をラッチするラッチ部とを有する。
【０００８】
本発明の第２の観点は、振幅方向に多値変調されたｎビットの信号を受信する受信装置であって、受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値が設定され、当該しきい値と受信信号とを比較する２ｎ−１個の比較器を含む比較部と、上記比較部の２ｎ−１個の比較器出力のうち、一番小さいしきい値による比較出力が第１レベルから第２レベルに変化するタイミングと、一番大きいしきい値による比較出力が第２レベルから第１レベルに変化するタイミングの、二つのタイミングからクロックを再生するクロック再生部と、上記再生クロックに同期して上記比較部の２ｎ−１個の比較器出力をラッチするラッチ部と、上記ラッチ部のデータ入力とクロック入力の位相が揃うように上記再生クロックの位相調整する位相調整部とを有する。
【０００９】
本発明の第３の観点の伝送システムは、振幅方向に多値変調されたｎビットの多値信号を伝送路に伝送する送信装置と、振幅方向に多値変調されたｎビットの多値信号を受信する受信装置と、を有し、上記受信装置は、受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値が設定され、当該しきい値と受信信号とを比較する２ｎ−１個の比較器を含む比較部と、上記比較部の２ｎ−１個の比較器出力のうち、一番小さいしきい値による比較出力が第１レベルから第２レベルに変化するタイミングと、一番大きいしきい値による比較出力が第２レベルから第１レベルに変化するタイミングの、二つのタイミングからクロックを再生するクロック再生部と、上記再生クロックに同期して上記比較部の２ｎ−１個の比較器出力をラッチするラッチ部と、上記ラッチ部のデータ入力とクロック入力の位相が揃うように上記再生クロックの位相調整する位相調整部と、を含む。
【００１０】
本発明の第４の観点は、振幅方向に多値変調されたｎビットの多値信号を受信する受信方法であって、受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値を設定するステップと、上記設定したしきい値と受信信号とをそれぞれ比較し２ｎ−１個の比較出力を得るステップと、上記２ｎ−１個の比較出力のうち、一番小さいしきい値による比較出力が第１レベルから第２レベルに変化するタイミングと、一番大きいしきい値による比較出力が第２レベルから第１レベルに変化するタイミングの、二つのタイミングからクロックを再生するステップと、上記再生クロックに同期して２ｎ−１個の比較出力をラッチするステップと、上記ラッチする際にデータ入力とクロック入力の位相が揃うように上記再生クロックの位相調整するステップとを有する。
【発明の効果】
【００１１】
本発明によれば、振幅方向の多値変調通信において、ＧＨｚ以上の高速なデータ伝送速度であっても、ジッタの少ないクロック再生を簡単な回路構成で実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の伝送システムの一実施形態を添付図面に関連付けて説明する。
本実施形態においては、光多値信号を用いた光伝送システムを例に説明する。なお、本発明は光通信に限定するものではなく、電気通信も対象に含む。
【００１３】
図１は、本発明の実施形態に係る光伝送システム１の構成例を示す図である。
【００１４】
本実施形態に係る光伝送システム１は、データを送信する送信装置２、データを受信する受信装置３、送信すべきデータを生成するデータ処理装置４、および光伝送路５を含む。
この光伝送システム１は、振幅方向に多値変調されるｎビット（たとえばｎ＝３の場合、８値）の信号伝送、受信処理を行う。なお、ｎは２以上の整数である。
【００１５】
データ処理装置４は、たとえばコンピュータ装置、画像生成装置など、所望のデジタルデータを生成する。
図１では、データ処理装置４は、たとえばデジタルデータとしてシリアルデータＤＡＴＡを生成し、送信装置２に送信する。本実施形態の伝送システム１では、シリアルデータＤＡＴＡが、たとえばＭＡＣ（Media Access Control）フレーム形式で送信装置２に送信されるものとする。
また、データ処理装置４は、動作の基準となるクロック信号ＣＬＫを送信装置２に対して供給する。
【００１６】
送信装置２は、たとえばデータ処理装置４から送信されたＭＡＣフレームのデータをＬＳＢから順にｎビット（２ビット、３ビット、４ビットあるいは８ビット）単位で処理する。そして、ｎビット単位のデータを光電変換し、光信号を光ファイバ線や空気中の光伝送路５に送出する。この光信号は、光量（光強度）に応じた多値信号である。
送信装置２は、データ処理装置４から取得したクロック信号ＣＬＫに同期して、送信すべきデータをＭＡＣフレームの処理、送信すべき各種信号の生成を行う。
本実施形態の送信装置２は、後で説明するように、いわゆるＡＣ結合を含み、ＡＣ信号を送信する回路として構成される。
【００１７】
なお、以下の説明では、データ処理装置４から取得した、送信すべきデータを光信号に変換したものをデータ信号と称する。送信装置２は、このデータ信号のほか、たとえば後述するように、自らのＬＤ（レーザダイオード）パワー制御および受信側でのクロック再生のため、光信号としての参照信号を生成し、この参照信号をデータ信号に付加して受信装置３に送信する。
【００１８】
参照信号の間隔は、適宜設定することができるが、送信装置２〜受信装置３間のクロックずれの許容レベルや光伝送路５による損失の変動速度、温度変化に伴うＬＤパワーの変動速度に応じて、システム上必要な上限値が定まる。
本実施形態に係る光伝送システム１では、ｎビット単位でデータ信号の先頭に参照信号が付加されて送信される。
【００１９】
受信装置３は、送信装置２から送出された光信号を受信するフォトダイオードＰＤ１を備える。
受信装置３は、受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値を設定し、設定したしきい値と受信信号とを比較器によりそれぞれ比較して２ｎ−１個の比較器出力を得る機能を有する。
そして、受信装置３は、２ｎ−１個の比較器出力のうち、受信信号の最小値に近い第１のしきい値、好適には一番小さいしきい値による比較出力が第１レベル（本実施形態ではローレベル）から第２レベル（本実施形態ではハイレベル）に変化するタイミング（立ち上がりのタイミング）と、受信信号の最大値に近い第２のしきい値、好適には一番大きいしきい値による比較出力が第２レベルから第１レベルに変化するタイミング（立ち下がりのタイミング）の、二つのタイミングからクロックを再生し、この再生クロックに同期して２ｎ−１個の比較出力をラッチする機能を有する。
なお、受信装置３は、ラッチする際にデータ入力とクロック入力の位相が揃うように再生クロックの位相調整する機能を備えている。
そして、受信装置３は、ラッチされた２ｎ−１個の比較器出力を取り込み、最下位ビット（０）から最上位ビット（２ｎ−１）までを順番にカウントし、この最上位ビットまでのカウント値を受信値（複合値）とするデータ再生機能を有する。
【００２０】
次に、送信装置２の具体的な構成について説明する。
図２は、送信装置２の回路構成の一例を示す図である。
【００２１】
図２に示すように、送信装置２は、シリアル・パラレル変換部２１、オートパワーコントロール部(APC：Auto Power Control)２２、電流制御部２３、分解能設定部２４、デジタル・アナログ変換器（ＤＡＣ）２５、発光素子としてのレーザダイオードＬＤ１、モニタ用受光素子としてのフォトダイオードＰＤ２を有する。
【００２２】
シリアル・パラレル変換部２１は、データ処理装置４から受信したＭＡＣフレームをｎビット単位で処理するために、クロック信号ＣＬＫ１に同期させるシリアルデータＤＡＴＡをｎビット（データＤ０〜Ｄ２）のパラレル信号に変換する。さらに、ｎビットデータＤ０〜Ｄ２のレベルに応じた信号が電流制御部２３に与えられる。
図２において、たとえばデータＤ２が「１」の場合には、信号Ｓ２１１が「Ｌレベル（ローレベル）」となり、信号Ｓ２１２が「Ｈレベル」となる。また、たとえばデータＤ２が「０」の場合には、信号Ｓ２１１が「Ｈレベル」となり、信号Ｓ２１２が「Ｌレベル」となる。他のデータＤ１、Ｄ０についても同様である。
【００２３】
電流制御部２３は、図２に示すように、シリアル・パラレル変換部２１のｎビット出力（データＤ０〜Ｄ２）に対応する電流がレーザダイオードＬＤ１に流れるように制御する制御回路２３０〜２３２と、レーザダイオードＬＤ１のバイアス電流を生成する電流制御回路２３３とによって構成される。
図２に示すように、それぞれデータＤ０〜Ｄ２に対応する電流制御回路２３０〜２３２は、同一の構成であるため、以下、電流制御回路２３２のみについてその構成を説明する。
【００２４】
電流制御回路２３２は、図２に示すように、負荷抵抗Ｒ１,Ｒ２、エミッタコモンのｎｐｎ型トランジスタＱ１およびＱ２、定電流源としてのｎｐｎ型トランジスタＱ３、オペアンプＯＰＡ１、抵抗Ｒ３を有する。
データＤ２が「１」のときには、信号Ｓ２１１がＬレベルとなり、信号Ｓ２１２がＨレベルとなるため、トランジスタＱ１がオフし、トランジスタＱ２がオンする。トランジスタＱ２のコレクタはレーザダイオードＬＤ１のカソード側とキャパシタＣ７を介して結合されている。したがって、定電流源であるトランジスタＱ３のエミッタ電流にほぼ等しい電流を、レーザダイオードＬＤ１側からトランジスタＱ２を介して流す（引っ張る）ことになる。
データＤ２が「０」のときには、信号Ｓ２１１がＨレベルとなり、信号Ｓ２１２がＬレベルとなるため、トランジスタＱ１がオンし、トランジスタＱ２がオフする。したがって、レーザダイオードＬＤ１側から電流は流れない（引っ張らない）。
【００２５】
データＤ２が「１」のときに定電流源であるトランジスタＱ３のエミッタを流れる電流は、オペアンプＯＰＤ１の入力端子の一方に設定される信号Ｓ２によって設定される。すなわち、オペアンプＯＰＡ１の出力端子は、トランジスタＱ３のベースを介して入力側にフィードバックされているので、釣り合い状態では、オペアンプＯＰＡ１の入力端子の他方の電圧レベルは、信号Ｓ２と同等となり、エミッタ電流Ｉ２は（Ｓ２の電圧レベル）／Ｒ３となる。
【００２６】
なお、他の電流制御回路２３０，２３１の抵抗Ｒ２と接続されたトランジスタＱ２のコレクタは、それぞれ異なるキャパシタＣ０，Ｃ１を介してレーザダイオードＬＤ１のカソード側に接続されている。
【００２７】
また、レーザダイオードＬＤ１のバイアス電流を生成する電流制御回路２３３は、たとえば電流制御回路２３０〜２３２のトランジスタＱ３、抵抗Ｒ３、オペアンプＯＰＡ１に対応するｎｐｎ型トランジスタＱ４、抵抗Ｒ４、オペアンプＯＰＡ２、およびレーザダイオードＬＤ１のカソード側と各キャパシタＣ０，Ｃ１の接続点とトランジスタＱ４のコレクタとの間に接続されたインダクタＬ１を含む。
【００２８】
本実施形態において、電流制御回路２３０〜２３７を抵抗Ｒ２で生じる電圧変化によってレーザダイオードＬＤ１を駆動するようにしたのは、以下の理由による。
たとえば各電流制御回路２３０〜２３２のトランジスタＱ２を抵抗に接続せずに、いわゆるオープンコレクタとしてキャパシタを介さずにレーザダイオードＬＤ１のカソード側に接続する場合、多値で、高速変調を行うには、オープンコレクタの出力容量がネックになる。
すなわち、出力インピーダンスの変動が大きく、それがあるビットが電流出力する際に、他のビットが電流出力しているか否かによって負荷が変わり、発光素子であるレーザダイオードＬＤ１に流れる電流が不安定になるおそれがある。すなわち、ビット間で影響しあうおそれがある。
また、出力インピーダンスが容量性であり、高速変調の際にはレーザダイオードＬＤ１だけでなく、他ビットの出力段の容量からも電流を引き抜くことになり、光出力信号の多値下がり、立ち上がりが遅くなるおそれがある。すなわち、寄生容量により変調速度が遅くなるおそれがある。
そこで、本実施形態においては、トランジスタＱ２の出力に、トランジスタの寄生容量が影響しないように、抵抗Ｒ２で生じる電圧変化によってレーザダイオードＬＤ１を駆動し、また、各ビット出力間での高周波信号の反射を防ぐため、伝送路５とインピーダンス整合させるように構成している。
抵抗を付加することによって、レーザダイオードＬＤ１のＤＣ電位とドライバ出力のＤＣ電位は均衡（バランス）しなくなることから、キャパシタＣ０〜Ｃ２を介したＡＣ結合を行う構成を採用している。
【００２９】
上述したように、本実施形態における光多値伝送の送信装置２の電流制御部２３において、各ビットの発光素子駆動回路としての電流制御回路２３０〜２３２が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが回路のオン／オフに関わらず一定になるようにする構成され、電流出力段は基準電位（本実施形態では電源電位ＶＣＣ）と抵抗を介して接続されていることから、あるビットで電流出力する際に、他のビットが電流出力状況による負荷変動がなくなり、発光素子に流れる電流が安定化する。
また、電流制御部２３において、各ビットの発光素子駆動回路としての電流制御回路２３０〜２３２が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、駆動電流の周波数成分の必要帯域内での出力段寄生容量によるインピーダンスよりも小さくなるように構成され、電流出力段は基準電位（本実施形態では電源電位ＶＣＣ）と抵抗を介して接続され、その抵抗値を、電流出力段の容量によるインピーダンスよりも小さくすることより、光出力信号の立ち上がり、立ち下がりが速くなる。
また、電流制御部２３において、各ビットの発光素子駆動回路としての電流制御回路２３０〜２３２が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、発光素子であるレーザダイオードＬＤ１へ接続される伝送路の特性インピーダンスに等しくなるように構成され、電流出力段は基準電位（本実施形態では電源電位ＶＣＣ）と抵抗を介して接続され、その抵抗値を、レーザダイオード（発光素子）ＬＤ１と電流出力段を接続する伝送路の特性インピーダンスと等しくなるようにすることにより、電流出力段と基板上の伝送路（配線）とのインピーダンス不整合による反射を抑制できる。
【００３０】
各電流制御回路２３０〜２３２は、図２のように、トランジスタＱ１とＱ２により形成される差動出力段の一方のトランジスタだけでレーザダイオードＬＤ１を駆動する構成に他、図３（Ａ）、（Ｂ）に示すように、トランジスタＱ２のコレクタをキャパシタＣ１１を介してレーザダイオードＬＤ１のカソード側に接続するとともに、抵抗Ｒ２に接続されたトランジスタＱ１のコレクタをキャパシタＣ１２を介してレーザダイオードＬＤ１のアノード側に接続して、差動出力段の両方で駆動するように構成することも可能である。
なお、図３（Ｂ）の例においては、レーザダイオードＬＤ１のアノード側のインダクタＬ２を接続して整合性の向上を図った構成を採用している。
【００３１】
分解能設定部２４では、デジタル・アナログ変換器（ＤＡＣ）２４１と複数の演算増幅器２４２を含み、オートパワーコントロール部２２によって生成される調整用信号Ｓｍｏｄをアナログ信号Ｓ２に変換するとともに、そのアナログ信号Ｓ２の電圧レベルを順に１／２倍にしていく。これによって、信号Ｓ１，Ｓ０が順に生成される。
つまり、Ｓ１＝（１／２）×Ｓ２、Ｓ０＝（１／２）×Ｓ１、となる。
【００３２】
前述したように、電流制御部２３の各電流制御回路２３０〜２３２では、対応するデータＤ０〜Ｄ２が「１」のときに、信号Ｓ０〜Ｓ２の電圧レベルに応じた定電流Ｉ０〜Ｉ２が生成される。そして、上述した信号Ｓ２，Ｓ１，Ｓ０の設定によって、定電流Ｉ２，Ｉ１，Ｉ０は、順に電流値が１／２倍されたものとなる。
つまり、Ｉ１＝（１／２）×Ｉ２、Ｉ０＝（１／２）×Ｉ１、となる。
【００３３】
デジタル・アナログ変換器（ＤＡＣ）２５は、オートパワーコントロール部２２によって生成される一定のバイアス信号Ｓｂｉａｓをアナログ信号Ｓ３に変換する。
アナログ信号Ｓ３に応じて、電流制御部２３の電流制御回路２３３は、定電流Ｉ３が生成される。この定電流Ｉ３は、データ並べ替え部２１に入力されるシリアルデータＤＡＴＡに依存せずに一定光量の光信号を確保するための電流である。
【００３４】
レーザダイオードＬＤ１には、電流制御部２３の各電流制御回路を流れる定電流を積算した電流が流れる。すなわち、レーザダイオードＬＤ１に流れる電流ＩＬＤ１は、Ｉ０＋Ｉ１＋Ｉ２＋Ｉ３である。これによって、３ビットのパラレルデータＤ０〜Ｄ２に応じた多値の電流が発光素子としてのレーザダイオードＬＤ１を流れ、多値の光信号が送出される。
このように、送信装置２では、パラレルデータＤ０〜Ｄ２のビットごとに、各電流制御回路２３０〜２３２によってビットの重みが与えられ、振幅多重化された多値の光信号が光伝送路５に送出される。
【００３５】
フォトダイオードＰＤ２およびオートパワーコントロール部２２は、レーザダイオードＬＤ１のパワー制御のためのフィードバックループを構成する。すなわち、レーザダイオードＬＤ１によって生成された光信号は、フォトダイオードＰＤ２によって受光され、光電変換されてオートパワーコントロール部２２にフィードバックされ、その値に応じて調整用信号Ｓｍｏｄが変更される。
ＬＤパワー制御は、たとえば温度変化などの環境変化によって生ずるレーザダイオードの出力特性の変化を補償するために定期的に行う、送信装置２のキャリブレーション処理である。通常、ＬＤパワー制御は、１秒〜１０秒ごとの長い期間おきに行われる。
ＬＤパワー制御が完了した後に、送出すべきデータ（たとえば８ビット単位のＭＡＣフレームのデータ）がデータ並べ替え部２１に与えられるが、そのときには、オートパワーコントロール部２２の調整用信号Ｓｍｏｄの信号レベルは固定され、フィードバックループが機能しない状態となる。
【００３６】
次に、送信装置２が送出する参照信号について説明する。
参照信号は、たとえばＭＡＣフレームの８ビット単位など所定のデータ単位のデータ信号に対して挿入されるが、その目的としてＬＤパワー制御と受信側でのクロック信号再生がある。
ＬＤパワー制御は、前述したように、環境変化に対応するため１秒〜１０秒ごとの長い期間おきに行えばよいが、受信側でのクロック信号再生は、光伝送路５がたとえば光ファイバ線の場合、光ファイバ線にかかる曲げや引っ張りなどの物理的要因によって影響を受けるため、たとえばギガビット・イーサネット（登録商標）などの規格に対応した１ギガビット秒の光信号では、１００サンプルごとに１回（１００ナノ秒に１回）等の非常に短い間隔で行う必要がある。
【００３７】
図４は、参照信号の一例を示す光信号波形図であって、（Ａ）はＬＤパワー制御を行う場合、（Ｂ）はＬＤパワー制御を行わない場合、をそれぞれ示す。
図４に示すように、ＬＤパワー制御を行う場合（図４（Ａ））、特に電源投入時やリセット時にはレーザダイオードＬＤ１の出力が安定するまでに時間がかかり、その出力が安定した後にＬＤパワー制御を行うため、参照信号ＳＲＥＦとして長い期間を必要とする。
一方、ＬＤパワー制御を行わない場合には（図４（Ｂ））、参照信号ＳＲＥＦは、受信装置３側でクロック信号を再生させるためのパルス（クロック再生のためには少なくとも１つあればよい）を含んでいれば足り、参照信号ＳＲＥＦとして長い期間を必要としない。
このように、参照信号ＳＲＥＦは、送信タイミングに応じて信号期間が異なる信号となっている。
【００３８】
本実施形態に係る光伝送システム１において、参照信号ＳＲＥＦは、８ビット単位で送信されるＭＡＣフレームのフレーム番号を受信側に伝達する機能を含む。このフレーム番号は、上述したクロック信号再生用のパルスの数によって規定される。
【００３９】
図５は、フレーム番号を規定した参照信号の一例を示す光信号波形図である。
図５に示す例では、ｎビットのデータ信号の先頭に付加される参照信号ＳＲＥＦのパルス数が順に４→３→２と変化している。このパルス数を受信装置３側でカウントして、フレーム番号と対応付ける。
【００４０】
なお、フレーム番号に加えて、受信側での光信号のキャリブレーションのためのベース信号（調整用パルス）を、参照信号に含めてもよい。
光信号は、光伝送路（たとえば光ファイバ線）５の物理的要因（曲げ、引っ張り）に応じて影響を受ける伝送特性（非線形特性）の変化によって、送信した光信号の光量が同一であっても、受信装置３側における光信号の受信レベルが大きく変化する場合がある。この変化を補償するために、受信装置３側で受信レベルの調整を行う処理がキャリブレーションである。
【００４１】
図６は、この調整用パルスとフレーム番号を示すパルスとを含む参照信号の光信号波形の一例を示す図である。
図６に示す参照信号は、理解を容易にするために、伝送特性の非線形特性を補正するために、データ信号としての光信号の最大値および最小値を含む３値のパルスを有している。この３値に対応するデジタル値の選択は、通信プロトコル上、送信装置２と受信装置３間で予め行っておく必要がある。
図６に示す参照信号では、３つのデジタル値に対応した振幅レベルａ，ｂ，ｃの３つのパルスを含む参照信号が受信装置３に伝達されて、データ信号の補正（キャリブレーション）のために利用される。
【００４２】
なお、図６に示すように、参照信号において、フレーム番号を示す複数パルスの前に調整用パルスＡＰＬＳを挿入する場合、または、フレーム番号を示す複数パルスのうち最初の３パルスを調整用パルスとする場合、その調整用パルスに基づいて受信側でクロック信号を再生できるので、フレーム番号を示すパルスは、多値のパルスとしてもよい。
すなわち、パルスの数とフレーム番号とを対応付けるのではなく、異なる振幅を持つ複数パルスによってフレーム番号を規定するようにすることができる。これによって、フレーム番号の数が非常に多い場合であっても、少ないパルス数でフレーム番号を表現でき、効率的な通信が可能となる。
【００４３】
次に、受信装置３の具体的な構成について説明する。
図７は、受信装置３の回路構成の一例を示す図である。
【００４４】
図７に示すように、受信装置３は、受光素子としてのフォトダイオードＰＤ１、抵抗Ｒ３１、結合キャパシタＣ３１、バッファアンプ３１、ピーク・ボトム検出ホールド回路３２、しきい値設定回路３３、比較ラッチ部３４、クロック部３５、およびデータ再生部（ＤＳＰ）３６を有する。
【００４５】
バッファアンプ３１は、フォトダイオードＰＤ１および抵抗Ｒ３１によって光電変換されキャパシタＣ３１を介した信号を取り込み、アナログ受信信号Ｖｒｘを生成する。
【００４６】
ピーク・ボトム検出ホールド回路３２は、ｎ（本実施形態では３）ビットで８値の受信信号Ｖｒｘのピーク値ＰＶとボトム値ＢＶを検出部し、検出したピーク値ＰＶとボトムＢＶ値とを保存（ホールド）し、ホールドしたピーク値ＰＶ、ボトム値ＢＶをそれぞれ最大値信号Ｖｍａｘ、最小値信号Ｖｍｉｎとして、受信信号Ｖｒｘと共にしきい値設定回路３３に出力する。
【００４７】
図８は、本実施形態に係るピーク・ボトム検出ホールド回路の構成例を示すブロック図である。
【００４８】
図８のピーク・ボトム検出ホールド回路３２は、ピーク値検出部３２１、ボトム値検出部３２２、ピーク値ホールド回路３２３、およびボトム値ホールド回路３２４を有する。
【００４９】
ピーク値検出部３２１は、ｎ（本実施形態では３）ビットで８値の受信信号ＶｒｘをローパスフィルタＬＰＦを通し、受信信号Ｖｒｘのピーク値ＰＶを検出する。
ボトム値検出部３２１は、ｎ（本実施形態では３）ビットで８値の受信信号ＶｒｘをローパスフィルタＬＰＦを通し、受信信号Ｖｒｘのボトム値ＢＶを検出する。
ピーク値ホールド回路（ＰＨ）３２３は、ピーク値検出部３２１で検出されたピーク値ＰＶをホールドし、ホールドしたピーク値ＰＶを最大値信号Ｖｍａｘとしてしきい値設定回路３３に出力する。
ボトム値ホールド回路（ＢＨ）３２４は、ボトム値検出部３２２で検出されたボトム値ＢＶをホールドし、ホールドしたボトム値ＭＶを最小値信号Ｖｍｉｎとしてしきい値設定回路３３に出力する。
【００５０】
しきい値設定回路３３は、ピーク・ボトム検出ホールド回路３２により供給された受信信号Ｖｒｘの最大値信号Ｖｍａｘと最小値信号Ｖｍｉｎを受けて、受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値を設定し、受信信号Ｖｒｘと共に比較ラッチ部３４に供給する。
本例では、ｎ＝３であるので、図９に示すように、受信信号Ｖｒｘに対して小さい値順にＶｔｈ01、Ｖｔｈ12、Ｖｔｈ23、Ｖｔｈ34、Ｖｔｈ45、およびＶｔｈ56、の７個のしきい値が得られる
【００５１】
図１０は、本実施形態に係るしきい値設定回路の構成例を示す回路図である。
【００５２】
図１０のしきい値設定回路３３は、最大値信号Ｖｍａｘの供給ラインと最小値信号Ｖｍｉｎの供給ラインとの間に直列に接続された抵抗素子３３１〜３３８により形成され、抵抗素子の接続点（ノード）により抵抗分圧した電圧をしきい値として生成する。
両端部の抵抗素子３３１と３３８の抵抗値がＲに設定され、残りの抵抗素子Ｒ３３２〜３３７の抵抗値が２Ｒに設定されている。
【００５３】
しきい値設定回路３３は、抵抗素子３３８と３３７との接続ノードＮＤ１１において所定電圧のしきい値Ｖｔｈ01を発生し出力する。
同様に、しきい値設定回路３３は、抵抗素子３３７と３３６との接続ノードＮＤ１２において所定電圧のしきい値Ｖｔｈ12を発生し出力する。
しきい値設定回路３３は、抵抗素子３３６と３３５との接続ノードＮＤ１３において所定電圧のしきい値Ｖｔｈ23を発生し出力する。
しきい値設定回路３３は、抵抗素子３３５と３３４との接続ノードＮＤ１４において所定電圧のしきい値Ｖｔｈ34を発生し出力する。
しきい値設定回路３３は、抵抗素子３３４と３３３との接続ノードＮＤ１５において所定電圧のしきい値Ｖｔｈ45を発生し出力する。
しきい値設定回路３３は、抵抗素子３３３と３３２との接続ノードＮＤ１６において所定電圧のしきい値Ｖｔｈ56を発生し出力する。
しきい値設定回路３３は、抵抗素子３３２と３３１との接続ノードＮＤ１７において所定電圧のしきい値Ｖｔｈ67を発生し出力する。
【００５４】
比較ラッチ部３４は、しきい値設定部３３で設定された２ｎ−１個のしきい値Ｖｔｈ01〜Ｖｔｈ67の各々と受信信号Ｖｒｘとを比較器によりそれぞれ比較して２ｎ−１個（本実施形態では７個）の比較器出力を得、クロック部３５でこの比較出力うちの２つの比較出力に基づいて生成され、さらに位相調整されたクロックＣＬＫ２に同期して各比較器出力をラッチし、また、クロックＣＬＫ２に同期してデータ再生部３６に出力する。
【００５５】
クロック部３５は、比較ラッチ部３４の２ｎ−１個の比較器出力のうち、受信信号の最小値に近い第１のしきい値、好適には一番小さいしきい値Ｖｔｈ01による比較出力が第１レベル（本実施形態ではローレベル）から第２レベル（本実施形態ではハイレベル）に変化するタイミング（立ち上がりタイミング）と、受信信号の最大値に近い第２のしきい値、好適には一番大きいしきい値Ｖｔｈ67による比較出力が第２レベルから第１レベルに変化するタイミング（立ち下がりのタイミング）の、二つのタイミングからクロックを再生する。
また、クロック部３５は、比較ラッチ部３４でこの再生クロックに同期して２ｎ−１個の比較器出力をラッチする際にデータ入力とクロック入力の位相が揃うように再生クロックの位相調整したクロックＣＬＫ２を生成する。
【００５６】
図１１は、本実施形態に係る比較ラッチ部、クロック部、およびデータ再生部を含む構成例を示す図である。
【００５７】
図１１において、比較ラッチ部３４は、２ｎ−１個（本実施形態では７個）の比較器３４１〜３４７、および７ビットのＤ型フリップフロップ（ＤＦＦ）により構成されるラッチ部３４８を有する。
【００５８】
比較器３４１は、受信信号Ｖｒｘとしきい値Ｖｔｈ01とを比較し、比較結果に応じてハイレベルまたはローレベルの比較結果を信号Ｓ３４１としてラッチ部３４８およびクロック部３５に出力する。
比較器３４２は、受信信号Ｖｒｘとしきい値Ｖｔｈ12とを比較し、比較結果に応じてハイレベルまたはローレベルの比較結果を信号Ｓ３４２としてラッチ部３４８に出力する。
比較器３４３は、受信信号Ｖｒｘとしきい値Ｖｔｈ23とを比較し、比較結果に応じてハイレベルまたはローレベルの比較結果を信号Ｓ３４３としてラッチ部３４８に出力する。
比較器３４４は、受信信号Ｖｒｘとしきい値Ｖｔｈ34とを比較し、比較結果に応じてハイレベルまたはローレベルの比較結果を信号Ｓ３４４としてラッチ部３４８に出力する。
比較器３４５は、受信信号Ｖｒｘとしきい値Ｖｔｈ45とを比較し、比較結果に応じてハイレベルまたはローレベルの比較結果を信号Ｓ３４５としてラッチ部３４８に出力する。
比較器３４６は、受信信号Ｖｒｘとしきい値Ｖｔｈ56とを比較し、比較結果に応じてハイレベルまたはローレベルの比較結果を信号Ｓ３４６としてラッチ部３４８に出力する。
比較器３４７は、受信信号Ｖｒｘとしきい値Ｖｔｈ67とを比較し、比較結果に応じてハイレベルまたはローレベルの比較結果を信号Ｓ３４７としてラッチ部３４８およびクロック部３５に出力する。
【００５９】
ラッチ部３４８は、７個の入力端子ＤＩＮ０〜ＤＩＮ６と7個の出力端子ＤＯＵＴＯ〜ＤＯＵＴ６を有する。
ラッチ部３４８は、クロックＣＬＫ２に同期して比較器３４１の出力信号Ｓ３４１を入力端子ＤＩＮ０から入力してラッチし、また、クロックＣＬＫ２に同期してラッチ信号を出力端子ＤＯＵＴ０から信号ＣＤ０としてデータ再生部３６に出力する。
同様に、ラッチ部３４８は、クロックＣＬＫ２に同期して比較器３４２の出力信号Ｓ３４２を入力端子ＤＩＮ１から入力してラッチし、また、クロックＣＬＫ２に同期してラッチ信号を出力端子ＤＯＵＴ１から信号ＣＤ１としてデータ再生部３６に出力する。
ラッチ部３４８は、クロックＣＬＫ２に同期して比較器３４３の出力信号Ｓ３４３を入力端子ＤＩＮ２から入力してラッチし、また、クロックＣＬＫ２に同期してラッチ信号を出力端子ＤＯＵＴ２から信号ＣＤ２としてデータ再生部３６に出力する。
ラッチ部３４８は、クロックＣＬＫ２に同期して比較器３４４の出力信号Ｓ３４４を入力端子ＤＩＮ３から入力してラッチし、また、クロックＣＬＫ２に同期してラッチ信号を出力端子ＤＯＵＴ３から信号ＣＤ３としてデータ再生部３６に出力する。
ラッチ部３４８は、クロックＣＬＫ２に同期して比較器３４５の出力信号Ｓ３４５を入力端子ＤＩＮ４から入力してラッチし、また、クロックＣＬＫ２に同期してラッチ信号を出力端子ＤＯＵＴ４から信号ＣＤ４としてデータ再生部３６に出力する。
ラッチ部３４８は、クロックＣＬＫ２に同期して比較器３４６の出力信号Ｓ３４６を入力端子ＤＩＮ５から入力してラッチし、また、クロックＣＬＫ２に同期してラッチ信号を出力端子ＤＯＵＴ５から信号ＣＤ５としてデータ再生部３６に出力する。
ラッチ部３４８は、クロックＣＬＫ２に同期して比較器３４７の出力信号Ｓ３４７を入力端子ＤＩＮ６から入力してラッチし、また、クロックＣＬＫ２に同期してラッチ信号を出力端子ＤＯＵＴから信号ＣＤ６としてデータ再生部３６に出力する。
【００６０】
クロック部３５は、クロック生成部３５１と位相調整部３５２とを有する。
クロック生成部３５１は、たとえばＰＬＬやＤＬＬにより構成され、受信信号の一番小さいしきい値Ｖｔｈ01による比較出力Ｓ３４１がローレベルＬからハイレベルＨに変化するタイミング（立ち上がりタイミング）と、受信信号の一番大きいしきい値Ｖｔｈ67による比較出力が第２レベルからハイレベルからローレベルに変化するタイミング（立ち下がりのタイミング）の、二つのタイミングからクロックを再生する。
位相調整部３５２は、クロック生成部３５１で生成された再生クロックを受けて、リファレンスクロックＲｅｆｃｌｋを用いてこの再生クロックに同期して２ｎ−１個の比較器出力をラッチする際にデータ入力とクロック入力の位相が揃うように再生クロックの位相調整したクロックＣＬＫ２を生成しラッチ部３４８およびデータ再生部３６に出力する。
【００６１】
データ再生部３６は、クロックＣＬＫ２に同期してラッチされた２ｎ−１個の比較器出力を取り込み、最下位ビット（０）から最上位ビット（２ｎ−１）までを順番にカウントし、この最上位ビットまでのカウント値を受信値（複合値）とするデータ再生機能を有する。
【００６２】
データ再生部３６は、たとえばＤＳＰにより形成される。
図１２〜図１５は、本実施形態に係るデータ再生部の構成および機能を模式的に示す図である。
【００６３】
データ再生部３６は、図に示すように、７ビットの７個のレジスタＲｅｇ０〜Ｒｅｇ６と、７個のカウンタ３６１〜３６７を有する。
データ再生部３６は、たとえば時刻ｔ０にラッチ部３４８に比較器出力がデータＣＤ０〜ＣＤ６としてラッチされたとすると、時刻ｔ１でクロックに同期してデータＣＤ０をレジスタＲｅｇ０に取り込み、たとえば図１２に示すように、これをカウンタ３６１でカウントする。
続いて時刻ｔ２でクロックに同期してデータＣＤ１をレジスタＲｅｇ１に取り込み、たとえば図１２に示すように、これをカウンタ３６１でカウントする。
以下同様にして、時刻ｔ７でクロックに同期してデータＣＤ６をレジスタＲｅｇ６に取り込み、たとえば図１２に示すように、これをカウンタ３６１でカウントする。
そして、図１４に示すように、このように最下位ビットから最上位ビットまでのカウンタ３４１をカウント値を受信値（複合値）とする。
他のカウンタ３６２〜３６７についても同様のカウント動作が行われる。
【００６４】
図１６は、本実施形態に係るデータ再生部の他の構成例を示す図である。
図１６のデータ再生部３６Ａは、ＤＳＰを使わずに回路の簡単化を図る構成としものである。なお、図１２〜図１５の構成要素であるレジスタとカウンタとは同様であることから同一符号で表している。
【００６５】
データ再生部３６Ａは、レジスタＲｅｇ０〜Ｒｅｇ６、カウンタ３６１〜３６７に加えて、７対７スイッチ回路３６８と、７対１セレクタ３６９、および受信値バッファ３７０を有する。
【００６６】
７対７スイッチ回路３６８は、７個の入力端子Ｉ０〜Ｉ６と７個の出力端子Ｏ０〜Ｏ６を有している。
入力端子Ｉ０にはレジスタＲｅｇ０の保持データが供給され、入力端子Ｉ１にはレジスタＲｅｇ１の保持データが供給され、入力端子Ｉ２にはレジスタＲｅｇ２の保持データが供給され、入力端子Ｉ３にはレジスタＲｅｇ３の保持データが供給され、入力端子Ｉ４にはレジスタＲｅｇ４の保持データが供給され、入力端子Ｉ５にはレジスタＲｅｇ５の保持データが供給され、入力端子Ｉ６にはレジスタＲｅｇ６の保持データが供給される。
そして、７対７スイッチ回路３６８は、７個の入力端子Ｉ０〜Ｉ６と７個の出力端子Ｏ０〜Ｏ６間は、たとえばクロスバー回路のように、選択的に接続可能に構成されている。
【００６７】
７対１セレクタ３６９は、７個の入力端子Ｓ０〜Ｓ６と、１個の出力端子ＳＯを有している。
入力端子Ｓ０にはカウンタ３６１のカウント値が供給され、入力端子Ｓ１にはカウンタ３６２のカウント値が供給され、入力端子Ｓ２にはカウンタ３６３のカウント値が供給され、入力端子Ｓ３にはカウンタ３６４のカウント値が供給され、入力端子Ｓ４にはカウンタ３６５のカウント値が供給され、入力端子Ｓ５にはカウンタ３６６のカウント値が供給され、入力端子Ｓ６にはカウンタ３６７のカウント値が供給される。
７対１セレクタ３６９は、入力端子Ｓ０〜Ｓ６に供給されるカウンタ３６１〜３６７のカウント値を受信値バッファ３７０に出力端子ＳＯから選択的に出力する。
【００６８】
なお、カウンタ３６１〜３６７は非同期にリセット信号ＲＳＴ１〜ＲＳＴ７によりリセットされる。
【００６９】
図１７は、図１６の７対７スイッチ回路と７対１セレクタの各時刻における対応関係を示す図である。
【００７０】
時刻ｔ１においては、７対７スイッチ回路３６８は、入力端子Ｉ０と出力端子Ｏ０が接続され、入力端子Ｉ６と出力端子Ｏ１が接続され、入力端子Ｉ５と出力端子Ｏ２が接続され、入力端子Ｉ４と出力端子Ｏ３が接続され、入力端子Ｉ３と出力端子Ｏ４と接続され、入力端子Ｉ２と出力端子Ｏ５が接続され、入力端子Ｉ１と出力端子Ｏ６が接続される。
このとき、７対１セレクタ３６９は入力端子Ｓ１へのカウント値、すなわちカウンタ（Ｂ）３６２のカウント値が選択されて受信値バッファ３７０に出力される。
【００７１】
そして、カウンタ（Ｂ）３６２がリセットされた後、時刻ｔ２においては、７対７スイッチ回路３６８は、入力端子Ｉ１と出力端子Ｏ０が接続され、入力端子Ｉ０と出力端子Ｏ１が接続され、入力端子Ｉ６と出力端子Ｏ２が接続され、入力端子Ｉ５と出力端子Ｏ３が接続され、入力端子Ｉ４と出力端子Ｏ４と接続され、入力端子Ｉ３と出力端子Ｏ５が接続され、入力端子Ｉ２と出力端子Ｏ６が接続される。
このとき、７対１セレクタ３６９は入力端子Ｓ２へのカウント値、すなわちカウンタ（Ｃ）３６３のカウント値が選択されて受信値バッファ３７０に出力される。
【００７２】
次に、カウンタ（Ｃ）３６３がリセットされた後、時刻ｔ３においては、７対７スイッチ回路３６８は、入力端子Ｉ２と出力端子Ｏ０が接続され、入力端子Ｉ１と出力端子Ｏ１が接続され、入力端子Ｉ０と出力端子Ｏ２が接続され、入力端子Ｉ６と出力端子Ｏ３が接続され、入力端子Ｉ５と出力端子Ｏ４と接続され、入力端子Ｉ４と出力端子Ｏ５が接続され、入力端子Ｉ３と出力端子Ｏ６が接続される。
このとき、７対１セレクタ３６９は入力端子Ｓ３へのカウント値、すなわちカウンタ（Ｄ）３６４のカウント値が選択されて受信値バッファ３７０に出力される。
【００７３】
次に、カウンタ（Ｄ）３６４がリセットされた後、時刻ｔ４においては、７対７スイッチ回路３６８は、入力端子Ｉ３と出力端子Ｏ０が接続され、入力端子Ｉ２と出力端子Ｏ１が接続され、入力端子Ｉ１と出力端子Ｏ２が接続され、入力端子Ｉ０と出力端子Ｏ３が接続され、入力端子Ｉ６と出力端子Ｏ４と接続され、入力端子Ｉ５と出力端子Ｏ５が接続され、入力端子Ｉ４と出力端子Ｏ６が接続される。
このとき、７対１セレクタ３６９は入力端子Ｓ４へのカウント値、すなわちカウンタ（Ｅ）３６５のカウント値が選択されて受信値バッファ３７０に出力される。
【００７４】
次に、カウンタ（Ｅ）３６５がリセットされた後、時刻ｔ５においては、７対７スイッチ回路３６８は、入力端子Ｉ４と出力端子Ｏ０が接続され、入力端子Ｉ３と出力端子Ｏ１が接続され、入力端子Ｉ２と出力端子Ｏ２が接続され、入力端子Ｉ１と出力端子Ｏ３が接続され、入力端子Ｉ０と出力端子Ｏ４と接続され、入力端子Ｉ６と出力端子Ｏ５が接続され、入力端子Ｉ５と出力端子Ｏ６が接続される。
このとき、７対１セレクタ３６９は入力端子Ｓ５へのカウント値、すなわちカウンタ（Ｆ）３６６のカウント値が選択されて受信値バッファ３７０に出力される。
【００７５】
次に、カウンタ（Ｆ）３６６がリセットされた後、時刻ｔ６においては、７対７スイッチ回路３６８は、入力端子Ｉ５と出力端子Ｏ０が接続され、入力端子Ｉ４と出力端子Ｏ１が接続され、入力端子Ｉ３と出力端子Ｏ２が接続され、入力端子Ｉ２と出力端子Ｏ３が接続され、入力端子Ｉ１と出力端子Ｏ４と接続され、入力端子Ｉ０と出力端子Ｏ５が接続され、入力端子Ｉ６と出力端子Ｏ６が接続される。
このとき、７対１セレクタ３６９は入力端子Ｓ６へのカウント値、すなわちカウンタ（Ｇ）３６７のカウント値が選択されて受信値バッファ３７０に出力される。
【００７６】
次に、カウンタ（Ｇ）３６７がリセットされた後、時刻ｔ７においては、７対７スイッチ回路３６８は、入力端子Ｉ６と出力端子Ｏ０が接続され、入力端子Ｉ５と出力端子Ｏ１が接続され、入力端子Ｉ４と出力端子Ｏ２が接続され、入力端子Ｉ３と出力端子Ｏ３が接続され、入力端子Ｉ２と出力端子Ｏ４と接続され、入力端子Ｉ１と出力端子Ｏ５が接続され、入力端子Ｉ０と出力端子Ｏ６が接続される。
このとき、７対１セレクタ３６９は入力端子Ｓ０へのカウント値、すなわちカウンタ（Ａ）３６１のカウント値が選択されて受信値バッファ３７０に出力される。
【００７７】
次に、カウンタ（Ａ）３６１がリセットされた後、たとえば時刻ｔ８（ｔ０）においては、７対７スイッチ回路３６８は、入力端子Ｉ０と出力端子Ｏ０が接続され、入力端子Ｉ６と出力端子Ｏ１が接続され、入力端子Ｉ５と出力端子Ｏ２が接続され、入力端子Ｉ４と出力端子Ｏ３が接続され、入力端子Ｉ３と出力端子Ｏ４と接続され、入力端子Ｉ２と出力端子Ｏ５が接続され、入力端子Ｉ１と出力端子Ｏ６が接続される。
このとき、７対１セレクタ３６９は入力端子Ｓ１へのカウント値、すなわちカウンタ３６２のカウント値が選択されて受信値バッファ３７０に出力される。
【００７８】
次に、光伝送システム１の動作を説明する。
【００７９】
先ず、システムの起動と同時に、送信装置２ではＬＤパワー制御が開始される。これによって、送信すべきデジタル信号に対して一定光量の光信号が送出されるように、レーザダイオードＬＤ１に流れる電流値が調整される。
送信装置２においては、シリアル・パラレル変換部２１で、送信すべきデータがパラレルデータＤ０〜Ｄ２に変換され、電流制御部２３により電流値が調整されてレーザダイオードＬＤ１から送出される。
また、参照信号ＳＲＥＦも送出される。
【００８０】
そして、受信装置３においては、フォトダイオードＰＤ１および抵抗Ｒ３１によって光電変換されキャパシタＣ３１を介した信号をバッファアンプ３１で取り込み、アナログ受信信号Ｖｒｘが生成され、ピーク・ボトム検出ホールド回路３２に出力される。
ピーク・ボトム検出ホールド回路３２においては、ｎ（本実施形態では３）ビットで８値の受信信号Ｖｒｘのピーク値ＰＶとボトム値ＢＶが検出、ホールドされ、それぞれ最大値信号Ｖｍａｘ、最小値信号値Ｖｍｉｎとして、受信信号Ｖｒｘと共にしきい値設定回路３３に出力される。
【００８１】
しきい値設定回路３３では、ピーク・ボトム検出ホールド回路３２により供給された受信信号Ｖｒｘの最大値信号Ｖｍａｘと最小値信号Ｖｍｉｎを受けて、受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値Ｖｔｈ01、Ｖｔｈ12、Ｖｔｈ23、Ｖｔｈ34、Ｖｔｈ45、およびＶｔｈ56が設定され、受信信号Ｖｒｘと共に比較ラッチ部３４に供給される。
比較ラッチ部３４においては、しきい値設定部３３で設定された２ｎ−１個のしきい値Ｖｔｈ01〜Ｖｔｈ67の各々と受信信号Ｖｒｘとを比較器によりそれぞれ比較され２ｎ−１個（本実施形態では７個）の比較器出力が得される。
【００８２】
クロック部３５において、比較ラッチ部３４の２ｎ−１個の比較器出力のうち、受信信号の一番小さいしきい値Ｖｔｈ01による比較出力がローレベルＬからハイレベルＨに変化するタイミング（立ち上がりタイミング）と、受信信号の一番大きいしきい値Ｖｔｈ67による比較出力がハイレベルＨからローレベルＬに変化するタイミング（立ち下がりのタイミング）の、二つのタイミングからクロックが再生される。
さらに、クロック部３５においては、比較ラッチ部３４でこの再生クロックに同期して２ｎ−１個の比較器出力をラッチする際にデータ入力とクロック入力の位相が揃うように再生クロックの位相調整したクロックＣＬＫ２が生成される。
【００８３】
比較ラッチ部３４においては、クロック部３５で比較出力うちの２つの比較出力に基づいて生成され、さらに位相調整されたクロックＣＬＫ２に同期して各比較器出力がラッチされ、クロックＣＬＫ２に同期してデータ再生部３６に出力される。
【００８４】
データ再生部３６においては、クロックＣＬＫ２に同期してラッチされた２ｎ−１個の比較器出力がレジスタに取り込まれ、最下位ビット（０）から最上位ビット（２ｎ−１）までを順番にカウンタでカウントされ、この最上位ビットまでのカウント値が受信値（複合値）としてバッファに保持される。
【００８５】
以上説明したように、本実施形態に係る光伝送システム１では、受信装置３は、受信信号の最小値から最大値までの間に、２ｎ−１個のしきい値を設定し、設定したしきい値と受信信号とを比較器によりそれぞれ比較して２ｎ−１個の比較器出力を得、２ｎ−１個の比較器出力のうち、受信信号の最小値に近い第１のしきい値、好適には一番小さいしきい値による比較出力が第１レベル（本実施形態ではローレベル）から第２レベル（本実施形態ではハイレベル）に変化するタイミング（立ち上がりのタイミング）と、受信信号の最大値に近い第２のしきい値、好適には一番大きいしきい値による比較出力が第２レベルから第１レベルに変化するタイミング（立ち下がりのタイミング）の、二つのタイミングからクロックを再生し、この再生クロックを位相調整したクロックＣＬＫ２に同期して２ｎ−１個の比較出力をラッチし、ラッチされた２ｎ−１個の比較器出力を取り込み、最下位ビット（０）から最上位ビット（２ｎ−１）までを順番にカウントし、この最上位ビットまでのカウント値を受信値（複合値）とすることから、以下の効果を得ることができる。
すなわち、ＡＤＣが不要となり、振幅方向の多値変調通信において、ＧＨｚ以上の高速なデータ伝送速度であっても、ジッタの少ないクロック再生を簡単な回路構成で実現することができる。
【００８６】
また、送信装置２において、たとえば８ビットあるいは４ビットごとのデータ信号の前に、そのＭＡＣフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置３において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、８ビットごとに受信するデータ信号と対応付けるように構成することも可能である。
したがって、クロック再生用パルスと別にフレーム番号識別用パルスを設定する必要がないので、光信号の伝送を効率的に行うことができる。
【００８７】
なお、本発明の実施形態は、上述した実施形態に拘泥せず、当業者であれば、本発明の要旨を変更しない範囲内で様々な改変が可能である。たとえば、実施形態に係る光受信方法は、光空間伝送にも適用することができる。
また、上記実施形態で述べた、様々な参照信号およびその処理は、組み合わせて実現することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態に係る光伝送システム１の構成例を示す図である。
【図２】本実施形態における送信装置の回路構成の一例を示す図である。
【図３】送信装置の電流制御回路の他の構成例を示す回路図である。
【図４】参照信号の一例を示す光信号波形図である。
【図５】フレーム番号を規定した参照信号の一例を示す光信号波形図である。
【図６】調整用信号を加えた参照信号の一例を示す光信号波形図である。
【図７】本実施形態に係る受信装置の回路構成の一例を示すブロック図である。
【図８】本実施形態に係るピーク・ボトム検出ホールド回路の構成例を示すブロック図である。
【図９】本実施形態における受信信号の最小値と最大値間に設定されるしきい値との関係を示す図である。
【図１０】本実施形態に係るしきい値設定回路の構成例を示す回路図である。
【図１１】本実施形態に係る比較ラッチ部、クロック部、およびデータ再生部を含む構成例を示す図である
【図１２】本実施形態に係るデータ再生部の構成および機能を模式的に示す図である。
【図１３】本実施形態に係るデータ再生部の構成および機能を模式的に示す図である。
【図１４】本実施形態に係るデータ再生部の構成および機能を模式的に示す図である。
【図１５】本実施形態に係るデータ再生部の構成および機能を模式的に示す図である。
【図１６】本実施形態に係るデータ再生部の他の構成例を示す図である。
【図１７】図１６の７対７スイッチ回路と７対１セレクタの各時刻における対応関係を示す図である。
【図１８】課題を説明するための図である。
【符号の説明】
【００８９】
１・・・光伝送システム、２・・・送信装置、２１・・・シリアル・パラレル変換部、２２・・・オートパワーコントロール部、２３・・・電流制御部、２４・・・分解能設定部、２５・・・デジタル・アナログ変換器（ＤＡＣ）、３…受信装置、３１・・・バッファアンプ、３２・・・ピーク・ボトム検出ホールド回路、３３・・・しきい値設定部、３４・・・比較ラッチ部、３５・・・クロック部、３６・・・データ再生部、ＬＤ１…レーザダイオード、ＰＤ１，ＰＤ２…フォトダイオード、４…データ処理装置、５…光伝送路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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