(57)【要約】【課題】スルーホールを用いて構成されたインダクタを含む共振器を備えた電子部品において、特性の変化や外面の変形が生じることを防止する。【解決手段】電子部品５１は、積層基板７０と、積層基板７０内に設けられた共振器を備えている。共振器はインダタク６０を有している。電子部品５１は、更に、緩衝用導体層９５およびキャパシタ用導体層９３を備えている。インダタク６０は、積層基板７０内に設けられスルーホールによって構成され、このスルーホールの中心軸方向に延びている。緩衝用導体層９５は、スルーホールの中心軸方向におけるインダタク６０の一端部に接続されている。キャパシタ用導体層９３は、緩衝用導体層９５に対向するように配置されている。緩衝用導体層９５とキャパシタ用導体層９３は、複数のスルーホール９０によって複数箇所で接続されている。【選択図】図３
2008017243.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の誘電体層を含む積層基板と、
前記積層基板内に設けられた１以上の共振器とを備えた電子部品であって、
前記１以上の共振器は、前記積層基板内に設けられた１以上の第１のスルーホールを有して前記第１のスルーホールの中心軸方向に延びるスルーホール型インダクタを含み、
電子部品は、更に、
前記積層基板内に設けられ、前記第１のスルーホールの中心軸方向における前記スルーホール型インダクタの端部に接続された第１の導体層と、
前記積層基板内において、前記スルーホール型インダクタとの間に前記第１の導体層を挟み、前記第１の導体層に対して間隔を開けて対向するように配置された第２の導体層と、
前記第１の導体層と第２の導体層とを複数箇所で接続する複数の第２のスルーホールとを備え、
全ての第２のスルーホールの中心軸は、前記第１のスルーホールの中心軸の延長線上から外れた位置に配置されていることを特徴とする電子部品。
【請求項２】
前記第２の導体層は、キャパシタを形成するための導体層であることを特徴とする請求項１記載の電子部品。
【請求項３】
前記第２の導体層は、グランドに接続される導体層であることを特徴とする請求項１記載の電子部品。
【請求項４】
前記１以上の共振器はバンドパスフィルタの機能を実現することを特徴とする請求項１ないし３のいずれかに記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共振器を備えた電子部品に関する。
【背景技術】
【０００２】
ブルートゥース規格の通信装置や無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。上記通信装置における電子部品の一つに、受信信号を濾波するバンドパスフィルタがある。このバンドパスフィルタにおいても、小型化、薄型化が要求されている。そこで、上記の通信装置における使用周波数帯域に対応でき、且つ小型化、薄型化を実現可能なバンドパスフィルタとして、例えば特許文献１に示されるように、積層基板における導体層を用いて構成された複数の共振器を備えた積層型のフィルタが提案されている。このフィルタにおいて、隣接する共振器同士は電磁界結合している。特許文献１に記載されたフィルタでは、３本の共振用電極が、同じ誘電体層上に並べて配置されている。
【０００３】
特許文献１に記載されているような導体層を用いて構成された共振器を備えた積層型のフィルタでは、フィルタのＱを大きくするためには、共振器を構成する導体層の表面積を大きくして、共振器のＱを大きくすることが有効である。しかし、フィルタの小型化、薄型化を図る場合には、共振器を構成する導体層の表面積を大きくすることによってフィルタのＱを大きくすることは難しい。また、この積層型のフィルタでは、共振器とグランド用の導体層が比較的近接した状態で配置されため、これらの間に発生する浮遊容量によって共振器のＱが低下するという問題点もある。
【０００４】
一方、特許文献２ないし４には、積層基板に設けられたビアホールによってインダクタを形成した積層型ＬＣフィルタが記載されている。特許文献２に記載されているように、ビアホールによってインダクタを形成することにより、インダクタのＱを大きくして、ＬＣフィルタのＱを大きくすることが可能である。
【０００５】
【特許文献１】特開平７−２２６６０２号公報
【特許文献２】特開平９−３５９３６号公報
【特許文献３】特開平９−２３８０４０号公報
【特許文献４】特開平９−１８６０４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下、特許文献２ないし４に記載されているような、積層基板に設けられたビアホールによって形成されたインダクタを含む電子部品における問題点について説明する。この電子部品における積層基板は、ビアホールや導体層が形成された複数の誘電体層が積層されて構成される。この積層基板において、ビアホールによって形成されたインダクタの端部には、例えば、キャパシタを形成するための導体層や、積層基板の外面またはその近傍に配置されたグランド用の導体層が接続される。ところで、誘電体層を構成する誘電体材料とビアホールを構成する導電材料とでは、積層基板を製造する際の焼成時における収縮率が異なる場合が多い。そのため、ビアホールによって形成されたインダクタを含む積層基板では、ビアホールによって形成されたインダクタの端部が位置する誘電体層の面において、インダクタの端部が、その周辺よりも突出したり凹んだりする変形が発生しやすい。
【０００７】
このように、インダクタの端部が位置する誘電体層の面において変形が発生すると、インダクタの端部に接続された導体層も変形する。インダクタの端部に、キャパシタを形成するための導体層が接続されている場合には、この導体層が変形すると、キャパシタのキャパシタンスが変化して、電子部品の特性が変化してしまう。インダクタの端部に、グランド用の導体層が接続されている場合には、この導体層が変形すると、積層基板の外面も変形して、電子部品の実装に支障をきたすおそれがある。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、スルーホールを用いて構成されたインダクタを含む共振器を備えた電子部品であって、特性の変化や外面の変形が生じることを防止できるようにした電子部品を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の電子部品は、積層された複数の誘電体層を含む積層基板と、積層基板内に設けられた１以上の共振器とを備えている。１以上の共振器は、積層基板内に設けられた１以上の第１のスルーホールを有して第１のスルーホールの中心軸方向に延びるスルーホール型インダクタを含んでいる。電子部品は、更に、積層基板内に設けられ、第１のスルーホールの中心軸方向におけるスルーホール型インダクタの端部に接続された第１の導体層と、積層基板内において、スルーホール型インダクタとの間に第１の導体層を挟み、第１の導体層に対して間隔を開けて対向するように配置された第２の導体層と、第１の導体層と第２の導体層とを複数箇所で接続する複数の第２のスルーホールとを備えている。全ての第２のスルーホールの中心軸は、第１のスルーホールの中心軸の延長線上から外れた位置に配置されている。
【００１０】
本発明の電子部品では、複数の第２のスルーホールによって第１の導体層と第２の導体層とが複数箇所で接続され、且つ全ての第２のスルーホールの中心軸が第１のスルーホールの中心軸の延長線上から外れた位置に配置されている。そのため、本発明では、スルーホール型インダクタの端部に接続された第１の導体層がスルーホール型インダクタに起因して変形しても、第２の導体層が変形することは防止される。
【００１１】
本発明の電子部品において、第２の導体層は、キャパシタを形成するための導体層であってもよいし、グランドに接続される導体層であってもよい。
【００１２】
また、本発明の電子部品において、１以上の共振器はバンドパスフィルタの機能を実現していてもよい。
【発明の効果】
【００１３】
本発明の電子部品では、複数の第２のスルーホールによって第１の導体層と第２の導体層とが複数箇所で接続され、且つ全ての第２のスルーホールの中心軸が第１のスルーホールの中心軸の延長線上から外れた位置に配置されている。そのため、本発明では、スルーホール型インダクタの端部に接続された第１の導体層がスルーホール型インダクタに起因して変形しても、第２の導体層が変形することは防止される。従って、本発明によれば、スルーホールを用いて構成されたインダクタを含む共振器を備えた電子部品において、特性の変化や外面の変形が生じることを防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図４を参照して、本発明の第１の実施の形態に係る電子部品の回路構成について説明する。図４に示したように、本実施の形態に係る電子部品５１は、入出力端子５２と、共振器５３とを備えている。共振器５３は、インダクタ６０とキャパシタ５４とを有している。インダクタ６０の一端とキャパシタ５４の一端は、入出力端子５２に接続されている。インダクタ６０の他端とキャパシタ５４の他端はグランドに接続されている。共振器５３は、１／４波長共振器として機能する。
【００１５】
本実施の形態に係る電子部品５１は、入出力端子５２を信号線路に接続すると、バンドパスフィルタとして機能する。インダクタ６０の一端とグランドとの間にキャパシタ５４を設けることにより、インダクタ６０における電磁波の進行方向における長さを、バンドパスフィルタが通過させる信号の波長の１／４よりも短くすることができる。
【００１６】
次に、図１ないし図３を参照して、電子部品５１の構造の概略について説明する。図１は、電子部品５１の主要部分を示す斜視図である。図２は、電子部品５１の外観を示す斜視図である。図３は、図２に示した電子部品１のＡ−Ａ線断面図である。
【００１７】
電子部品５１は、電子部品５１の構成要素を一体化するための積層基板７０を備えている。後で詳しく説明するが、積層基板７０は、積層された複数の誘電体層と複数の導体層とを含んでいる。また、インダクタ６０は、積層基板７０内に設けられた１以上のスルーホールを用いて構成されている。インダクタ６０は、本発明におけるスルーホール型インダクタに対応する。キャパシタ５４は、積層基板７０内の導体層と誘電体層を用いて構成されている。
【００１８】
図２に示したように、積層基板７０は、上面と、底面と、４つの側面を有する直方体形状をなしている。積層基板７０における互いに平行な２つの側面には、それぞれ、グランドに接続されるグランド用端子７３，７４が設けられている。積層基板７０における他の２つの側面のうちの一方には入出力端子７２が設けられている。入出力端子７２は図４における入出力端子５２に対応する。入出力端子７２はインダクタ６０に接続される。グランド用端子７３，７４は、キャパシタ５４を介してインダクタ６０の一端に接続されると共に、インダクタ６０の他端に接続される。
【００１９】
次に、図５および図６を参照して、積層基板７０における誘電体層と導体層について詳しく説明する。図５において（ａ）〜（ｃ）は、それぞれ、上から１層目ないし３層目の誘電体層の上面を示している。図６において（ａ）〜（ｃ）は、それぞれ、上から４層目ないし６層目の誘電体層の上面を示している。
【００２０】
図５（ａ）に示した１層目の誘電体層８１の上面には導体層は形成されていない。図５（ｂ）に示した２層目の誘電体層８２の上面には、グランドに接続されるグランド用導体層９２が形成されている。この導体層９２は、グランド用端子７３，７４に接続される。
【００２１】
図５（ｃ）に示した３層目の誘電体層８３の上面には、キャパシタ用導体層９３が形成されている。この導体層９３は、入出力端子７２に接続される。また、導体層９３は、誘電体層８２を介して導体層９２に対向している。これら導体層９２，９３および誘電体層８２は、図４におけるキャパシタ５４を構成している。また、誘電体層８３には、導体層９３に接続された４つのスルーホール９０が形成されている。４つのスルーホール９０は、仮想の長方形の各頂点の位置に配置されている。
【００２２】
図６（ａ）に示した４層目の誘電体層８４の上面には、緩衝用導体層９５が形成されている。導体層９５には、４つのスルーホール９０が接続されている。また、誘電体層８４には、導体層９５に接続されたスルーホール６１が形成されている。スルーホール６１は、その中心軸の延長線が、前述の４つのスルーホール９０の位置を規定した仮想の長方形の中心を通るような位置に配置されている。
【００２３】
図６（ｂ）に示した５層目の誘電体層８５には、スルーホール６１に接続されたスルーホール６２が形成されている。なお、誘電体層８５は、同様の構成の複数の誘電体層が積層されて構成されていてもよい。スルーホール６１，６２は、直列に接続されて、インダクタ６０を構成している。スルーホール６１，６２の各中心軸は、同一直線上に配置されている。
【００２４】
図６（ｃ）に示した６層目の誘電体層８６の上面には、グランドに接続されるグランド用導体層９６が形成されている。この導体層９６には、スルーホール６２が接続されている。また、導体層９６は、グランド用端子７３，７４に接続される。
【００２５】
上述の１層目ないし６層目の誘電体層８１〜８６および導体層が積層されて積層体が形成される。図２に示した端子７２〜７４は、この積層体の外周面に形成される。導体層９２，９６およびグランド用端子７３，７４は、電磁気的なシールドとして機能する。
【００２６】
なお、本実施の形態において、積層基板７０としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板７０としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。
【００２７】
以上説明したように、本実施の形態に係る電子部品５１は、積層された複数の誘電体層を含む積層基板７０と、積層基板７０内に設けられた共振器５３とを備えている。共振器５３は、インダクタ６０とキャパシタ５４とを有している。インダクタ６０は、積層基板７０内に設けられたスルーホール６１，６２を有し、スルーホール６１，６２の中心軸方向に延びている。スルーホール６１，６２は、本発明における第１のスルーホールに対応する。
【００２８】
電子部品５１は、更に、それぞれ積層基板７０内に設けられた緩衝用導体層９５とキャパシタ用導体層９３とを備えている。図１および図３に示したように、緩衝用導体層９５は、スルーホール６１，６２の中心軸方向におけるインダクタ６０の一端部に接続されている。キャパシタ用導体層９３は、積層基板７０内において、インダクタ６０との間に緩衝用導体層９５を挟み、緩衝用導体層９５に対して間隔を開けて対向するように配置されている。
【００２９】
電子部品５１は、更に、緩衝用導体層９５とキャパシタ用導体層９３とを複数箇所で接続する複数のスルーホール９０を備えている。全てのスルーホール９０の中心軸は、スルーホール６１，６２の中心軸の延長線上から外れた位置に配置されている。緩衝用導体層９５は、本発明における第１の導体層に対応する。キャパシタ用導体層９３は、キャパシタ５４を形成するための導体層であり、本発明における第２の導体層に対応する。スルーホール９０は、本発明における第２のスルーホールに対応する。
【００３０】
ここで、図７および図８を参照して、本実施の形態に係る電子部品５１の効果について説明する。まず、比較例の電子部品について説明する。図７は、比較例の電子部品の主要部分を示している。比較例の電子部品では、本実施の形態における緩衝用導体層９５およびスルーホール９０は設けられておらず、インダクタ６０の一端部に直接、キャパシタ用導体層９３が接続されている。
【００３１】
図７に示した例では、誘電体層を構成する誘電体材料とスルーホールを構成する導電材料の、積層基板の製造時における収縮率の相違に起因して、インダクタ６０の一端部が位置する誘電体層の面において、インダクタ６０の一端部が、その周辺よりも突出している。また、その結果、キャパシタ用導体層９３のうち、インダクタ６０の一端部の上方に配置された部分が押し上げられて、キャパシタ用導体層９３が変形している。このようにキャパシタ用導体層９３が変形すると、キャパシタ用導体層９３とグランド用導体層９２との間の距離が部分的に変化する。その結果、導体層９２，９３によって形成されるキャパシタ５４のキャパシタンスが変化し、電子部品５１の特性も変化する。
【００３２】
なお、図示しないが、インダクタ６０の一端部が位置する誘電体層の面において、インダクタ６０の一端部が、その周辺よりも凹み、その結果、キャパシタ用導体層９３が変形する場合もある。この場合にも、導体層９２，９３によって形成されるキャパシタ５４のキャパシタンスが変化し、電子部品５１の特性も変化する。
【００３３】
図８は、本実施の形態に係る電子部品５１の主要部分を示している。本実施の形態では、インダクタ６０の一端部には、キャパシタ用導体層９３が直接、接続されておらず、代わりに、緩衝用導体層９５が接続されている。そして、複数のスルーホール９０によって緩衝用導体層９５とキャパシタ用導体層９３とが複数箇所で接続されている。また、全てのスルーホール９０の中心軸は、インダクタ６０を構成するスルーホール６１，６２の中心軸の延長線上から外れた位置に配置されている。
【００３４】
図８に示した例では、誘電体層を構成する誘電体材料とスルーホールを構成する導電材料の、積層基板７０の製造時における収縮率の相違に起因して、インダクタ６０の一端部が位置する誘電体層の面において、インダクタ６０の一端部が、その周辺よりも突出している。また、その結果、緩衝用導体層９５のうち、インダクタ６０の一端部の上方に配置された部分が押し上げられて、緩衝用導体層９５が変形している。本実施の形態では、図８に示したように緩衝用導体層９５が変形しても、その変形は、緩衝用導体層９５とキャパシタ用導体層９３との間の誘電体層８３が収縮することによって吸収され、キャパシタ用導体層９３には伝わりにくい。
【００３５】
特に、誘電体層を構成する誘電体材料がセラミックを含み、スルーホールを構成する導電材料が銀を含む場合には、銀が誘電体層を構成するセラミックの粒界に拡散して、誘電体層の焼結を促進する。そのため、この場合には、特に、誘電体層８３のうち、インダクタ６０の一端部の近傍の部分において、焼結が促進されて収縮が進み、上述の緩衝用導体層９５の変形を誘電体層８３によって吸収することができる。
【００３６】
また、インダクタ６０の一端部が位置する誘電体層の面において、インダクタ６０の一端部が、その周辺よりも突出するということは、スルーホールよりも誘電体層の方が多く収縮するということである。この場合、複数のスルーホール９０の長さは、その周囲の誘電体層８３の厚みよりも若干大きくなる。そのため、この場合には、誘電体層８３によって緩衝用導体層９５の変形を吸収しきれずに、誘電体層８３のうち、インダクタ６０の一端部の上方に配置された部分がキャパシタ用導体層９３を若干押し上げたとしても、複数のスルーホール９０もキャパシタ用導体層９３を若干押し上げるため、キャパシタ用導体層９３における凹凸の発生が抑制される。
【００３７】
なお、図示しないが、本実施の形態においてインダクタ６０の一端部が位置する誘電体層の面において、インダクタ６０の一端部が、その周辺よりも凹む場合には、緩衝用導体層９５が変形しても、緩衝用導体層９５の下の誘電体層８４の上面はほぼ平坦である。そのため、この場合には、誘電体層８３の上面もほぼ平坦になり、キャパシタ用導体層９３が変形することは防止される。
【００３８】
以上のことから、本実施の形態によれば、インダクタ６０に起因してキャパシタ用導体層９３が変形することを防止することができる。その結果、本実施の形態によれば、導体層９２，９３によって形成されるキャパシタ５４のキャパシタンスの変化や電子部品５１の特性の変化を防止することができる。
【００３９】
［第２の実施の形態］
次に、図９および図１０を参照して、本発明の第２の実施の形態に係る電子部品について説明する。図９は、本実施の形態に係る電子部品５１の断面図である。図１０は、本実施の形態における積層基板の６層目および７層目の誘電体層の上面を示す説明図である。
【００４０】
始めに、図１０を参照して、本実施の形態における積層基板７０の構成について説明する。本実施の形態における積層基板７０の１層目ないし５層目の誘電体層の構成は、図５（ａ）〜（ｃ）および図６（ａ），（ｂ）に示した第１の実施の形態における１層目ないし５層目の誘電体層の構成と同じである。
【００４１】
図１０（ａ）に示した６層目の誘電体層１８６の上面には、緩衝用導体層１９６が形成されている。この導体層１９６には、図６（ｂ）に示した５層目の誘電体層８５に形成されたスルーホール６２が接続されている。また、誘電体層１８６には、導体層１９６に接続された４つのスルーホール１９０が形成されている。４つのスルーホール１９０は、仮想の長方形の各頂点の位置に配置されている。また、４つのスルーホール１９０は、スルーホール６２の中心軸の延長線が、４つのスルーホール１９０の位置を規定した仮想の長方形の中心を通るような位置に配置されている。
【００４２】
図１０（ｂ）に示した７層目の誘電体層１８７の上面には、グランドに接続されるグランド用導体層１９７が形成されている。この導体層１９７には、４つのスルーホール１９０が接続されている。また、導体層１９７は、グランド用端子７３，７４に接続される。
【００４３】
上述の１層目ないし７層目の誘電体層８１〜８５，１８６，１８７および導体層が積層されて積層体が形成される。図２に示した端子７２〜７４は、この積層体の外周面に形成される。導体層９２，１９７およびグランド用端子７３，７４は、電磁気的なシールドとして機能する。
【００４４】
図９は、図３と同様の断面を表している。図９に示したように、本実施の形態に係る電子部品５１は、第１の実施の形態における緩衝用導体層９５および４つのスルーホール９０の他に、緩衝用導体層１９６および４つのスルーホール１９０を備えている。緩衝用導体層１９６は、スルーホール６１，６２の中心軸方向におけるインダクタ６０の他端部に接続されている。グランド用導体層１９７は、積層基板７０内において、インダクタ６０との間に緩衝用導体層１９６を挟み、緩衝用導体層１９６に対して間隔を開けて対向するように配置されている。４つのスルーホール１９０は、緩衝用導体層１９６とグランド用導体層１９７とを複数箇所で接続している。全てのスルーホール１９０の中心軸は、スルーホール６１，６２の中心軸の延長線上から外れた位置に配置されている。緩衝用導体層１９６は、本発明における第１の導体層に対応する。グランド用導体層１９７は、グランドに接続される導体層であり、本発明における第２の導体層に対応する。スルーホール１９０は、本発明における第２のスルーホールに対応する。
【００４５】
緩衝用導体層１９６およびスルーホール１９０の作用は、第１の実施の形態で説明した緩衝用導体層９５およびスルーホール９０の作用と同様である。すなわち、本実施の形態では、積層基板７０の製造時に、インダクタ６０の他端部に接続された緩衝用導体層１９６が変形しても、その変形はグランド用導体層１９７には伝わりにくい。そのため、本実施の形態によれば、グランド用導体層１９７が変形することを防止することができる。その結果、本実施の形態によれば、グランド用導体層１９７が変形することによって積層基板７０の外面（底面）が変形することを防止することができる。また、本実施の形態によれば、積層基板７０の外面（底面）の変形が電子部品５１の実装に支障をきたすことを防止することができる。
【００４６】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【００４７】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る電子部品について説明する。始めに、図１４を参照して、本実施の形態に係る電子部品の回路構成について説明する。本実施の形態に係る電子部品１は、バンドパスフィルタの機能を有している。図１４に示したように、電子部品１は、入力端子２と、出力端子３と、３つの共振器４，５，６と、キャパシタ１７〜１９とを備えている。
【００４８】
共振器４は、インダクタ１１とキャパシタ１４とを有している。共振器５は、インダクタ１２とキャパシタ１５とを有している。共振器６は、インダクタ１３とキャパシタ１６とを有している。共振器５は、共振器４と共振器６との間に配置されている。また、インダクタ１２は、インダクタ１１とインダクタ１３との間に配置されている。インダクタ１１，１２は隣接し、電磁界結合している。インダクタ１２，１３も隣接し、電磁界結合している。
【００４９】
インダクタ１１の一端とキャパシタ１４，１７，１９の各一端は、入力端子２に接続されている。インダクタ１１の他端とキャパシタ１４の他端はグランドに接続されている。インダクタ１２の一端とキャパシタ１５，１８の各一端は、キャパシタ１７の他端に接続されている。インダクタ１２の他端とキャパシタ１５の他端はグランドに接続されている。インダクタ１３の一端、キャパシタ１６の一端、キャパシタ１９の他端および出力端子３は、キャパシタ１８の他端に接続されている。インダクタ１３の他端とキャパシタ１６の他端はグランドに接続されている。
【００５０】
共振器４，５，６は、回路構成上、入力端子２と出力端子３との間に設けられ、バンドパスフィルタの機能を実現する。共振器４，５，６はいずれも、一端が開放され、他端が短絡された１／４波長共振器である。
【００５１】
本実施の形態に係る電子部品１では、入力端子２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器４，５，６を用いて構成されたバンドパスフィルタを通過し、出力端子３から出力される。
【００５２】
次に、図１１および図１２を参照して、電子部品１の構造の概略について説明する。図１１は、電子部品１の主要部分を示す斜視図である。図１２は、電子部品１の外観を示す斜視図である。
【００５３】
電子部品１は、電子部品１の構成要素を一体化するための積層基板２０を備えている。後で詳しく説明するが、積層基板２０は、積層された複数の誘電体層と複数の導体層とを含んでいる。インダクタ１１，１３は、積層基板２０内の１つ以上の導体層を用いて構成されている。インダクタ１２は、積層基板２０内に設けられた１つ以上のスルーホールを用いて構成されている。インダクタ１２は、本発明におけるスルーホール型インダクタに対応する。キャパシタ１４〜１９は、積層基板２０内の導体層と誘電体層を用いて構成されている。
【００５４】
図１２に示したように、積層基板２０は、上面と、底面と、４つの側面を有する直方体形状をなしている。積層基板２０における互いに平行な２つの側面には、それぞれ、入力端子２２、出力端子２３が設けられている。入力端子２２は図１４における入力端子２に対応し、出力端子２３は図１４における出力端子３に対応する。積層基板２０における他の２つの側面には、それぞれ、グランドに接続されるグランド用端子２４，２５が設けられている。
【００５５】
次に、図１５ないし図１８を参照して、積層基板２０における誘電体層と導体層について詳しく説明する。図１５において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図１６において（ａ）〜（ｃ）は、それぞれ、上から５層目ないし７層目の誘電体層の上面を示している。図１７において（ａ）〜（ｃ）は、それぞれ、上から８層目ないし１０層目の誘電体層の上面を示している。図１８において（ａ）〜（ｃ）は、それぞれ、上から１１層目ないし１３層目の誘電体層の上面を示している。
【００５６】
図１５（ａ）に示した１層目の誘電体層３１の上面には導体層は形成されていない。図１５（ｂ）に示した２層目の誘電体層３２の上面には、グランドに接続されるグランド用導体層３２１が形成されている。この導体層３２１は、グランド用端子２４，２５に接続される。
【００５７】
図１５（ｃ）に示した３層目の誘電体層３３の上面には、矩形のキャパシタ用導体層３３１が形成されている。この導体層３３１は、誘電体層３２を介して導体層３２１に対向している。これら導体層３２１，３３１および誘電体層３２は、図１４におけるキャパシタ１５を構成している。また、誘電体層３３には、導体層３３１に接続された４つのスルーホール３３０が形成されている。４つのスルーホール３３０は、導体層３３１における四隅に配置されている。
【００５８】
図１５（ｄ）に示した４層目の誘電体層３４の上面には、緩衝用導体層３４１が形成されている。また、誘電体層３４には、導体層３４１に接続された４つのスルーホール１２１Ａ，１２１Ｂ，１２１Ｃ，３４２が形成されている。スルーホール１２１Ａ，１２１Ｂ，１２１Ｃ，３４２は、一方向に並べて配列されている。前述の４つのスルーホール３３０の中心軸は、スルーホール１２１Ａ，１２１Ｂ，１２１Ｃ，３４２の中心軸の延長線上から外れた位置に配置されている。
【００５９】
図１６（ａ）に示した５層目の誘電体層３５の上面には、キャパシタ用導体層３５１が形成されている。この導体層３５１には、スルーホール３４２が接続されている。また、誘電体層３５には、それぞれスルーホール１２１Ａ，１２１Ｂ，１２１Ｃに接続されたスルーホール１２２Ａ，１２２Ｂ，１２２Ｃが形成されている。
【００６０】
図１６（ｂ）に示した６層目の誘電体層３６の上面には、キャパシタ用導体層３６１，３６２が形成されている。この導体層３６１，３６２は、グランド用端子２４に接続される。また、誘電体層３６には、それぞれスルーホール１２２Ａ，１２２Ｂ，１２２Ｃに接続されたスルーホール１２３Ａ，１２３Ｂ，１２３Ｃが形成されている。
【００６１】
図１６（ｃ）に示した７層目の誘電体層３７の上面には、インダクタ用導体層１１１，１３１が形成されている。導体層１１１は、一方向に長い本体部１１１ａと、本体部１１１ａにおける一端部近傍から側方に延びる接続部１１１ｂと、本体部１１１ａにおける一端部近傍から接続部１１１ｂとは反対側に突出する突出部１１１ｃとを有している。本体部１１１ａの他端部はグランド用端子２５に接続される。接続部１１１ｂは入力端子２２に接続される。導体層１３１は、一方向に長い本体部１３１ａと、本体部１３１ａにおける一端部近傍から側方に延びる接続部１３１ｂと、本体部１３１ａにおける一端部近傍から接続部１３１ｂとは反対側に突出する突出部１３１ｃとを有している。本体部１３１ａの他端部はグランド用端子２５に接続される。接続部１３１ｂは出力端子２３に接続される。突出部１１１ｃの端部と突出部１３１ｃの端部は対向するように配置されている。
【００６２】
また、誘電体層３７には、本体部１１１ａにおける一端部近傍に接続されたスルーホール３７１と、本体部１３１ａにおける一端部近傍に接続されたスルーホール３７２が形成されている。誘電体層３７には、更に、それぞれスルーホール１２３Ａ，１２３Ｂ，１２３Ｃに接続されたスルーホール１２４Ａ，１２４Ｂ，１２４Ｃが形成されている。
【００６３】
図１６（ａ）に示した導体層３５１は、誘電体層３５，３６を介して突出部１１１ｃ，１３１ｃに対向している。導体層３５１、突出部１１１ｃおよび誘電体層３５，３６は、図１４におけるキャパシタ１７を構成している。また、導体層３５１、突出部１３１ｃおよび誘電体層３５，３６は、図１４におけるキャパシタ１８を構成している。
【００６４】
また、図１６（ｂ）に示した導体層３６１は、誘電体層３６を介して本体部１１１ａにおける一端部近傍に対向している。導体層３６１、本体部１１１ａおよび誘電体層３６は、図１４におけるキャパシタ１４の一部を構成している。また、図１６（ｂ）に示した導体層３６２は、誘電体層３６を介して本体部１３１ａにおける一端部近傍に対向している。導体層３６２、本体部１３１ａおよび誘電体層３６は、図１４におけるキャパシタ１６の一部を構成している。
【００６５】
図１７（ａ）に示した８層目の誘電体層３８の上面には、インダクタ用導体層１１２，１３２が形成されている。導体層１１２は、一方向に長い本体部１１２ａと、本体部１１２ａにおける一端部近傍から側方に延びる接続部１１２ｂと、本体部１１２ａにおける一端部近傍から接続部１１２ｂとは反対側に突出する突出部１１２ｃとを有している。本体部１１２ａの他端部はグランド用端子２５に接続される。接続部１１２ｂは入力端子２２に接続される。導体層１３２は、一方向に長い本体部１３２ａと、本体部１３２ａにおける一端部近傍から側方に延びる接続部１３２ｂと、本体部１３２ａにおける一端部近傍から接続部１３２ｂとは反対側に突出する突出部１３２ｃとを有している。本体部１３２ａの他端部はグランド用端子２５に接続される。接続部１３２ｂは出力端子２３に接続される。突出部１１２ｃの端部と突出部１３２ｃの端部は対向するように配置されている。
【００６６】
また、誘電体層３８には、本体部１１２ａにおける一端部近傍に接続されたスルーホール３８１と、本体部１３２ａにおける一端部近傍に接続されたスルーホール３８２が形成されている。誘電体層３８には、更に、それぞれスルーホール１２４Ａ，１２４Ｂ，１２４Ｃに接続されたスルーホール１２５Ａ，１２５Ｂ，１２５Ｃが形成されている。
【００６７】
図１７（ｂ）に示した９層目の誘電体層３９の上面には、インダクタ用導体層１１３，１３３が形成されている。導体層１１３は、一方向に長い本体部１１３ａと、本体部１１３ａにおける一端部近傍から側方に延びる接続部１１３ｂと、本体部１１３ａにおける一端部近傍から接続部１１３ｂとは反対側に突出する突出部１１３ｃとを有している。本体部１１３ａの他端部はグランド用端子２５に接続される。接続部１１３ｂは入力端子２２に接続される。導体層１３３は、一方向に長い本体部１３３ａと、本体部１３３ａにおける一端部近傍から側方に延びる接続部１３３ｂと、本体部１３３ａにおける一端部近傍から接続部１３３ｂとは反対側に突出する突出部１３３ｃとを有している。本体部１３３ａの他端部はグランド用端子２５に接続される。接続部１３３ｂは出力端子２３に接続される。突出部１１３ｃの端部と突出部１３３ｃの端部は対向するように配置されている。
【００６８】
また、誘電体層３８には、それぞれスルーホール１２５Ａ，１２５Ｂ，１２５Ｃに接続されたスルーホール１２６Ａ，１２６Ｂ，１２６Ｃが形成されている。
【００６９】
インダクタ用導体層１１１，１１２，１１３は、スルーホール３７１，３８１によって接続されて、図１４に示したインダクタ１１を構成する。インダクタ用導体層１３１，１３２，１３３は、スルーホール３７２，３８２によって接続されて、図１４に示したインダクタ１３を構成する。
【００７０】
図１７（ｃ）に示した１０層目の誘電体層４０の上面には、キャパシタ用導体層４０１が形成されている。この導体層４０１は、誘電体層３９を介して導体層１１３の突出部１１３ｃおよび導体層１３３の突出部１３３ｃに対向している。これら突出部１１３ｃ，１３３ｃ、導体層４０１および誘電体層３９は、図１４におけるキャパシタ１９を構成している。また、誘電体層４０には、それぞれスルーホール１２６Ａ，１２６Ｂ，１２６Ｃに接続されたスルーホール１２７Ａ，１２７Ｂ，１２７Ｃが形成されている。
【００７１】
図１８（ａ）に示した１１層目の誘電体層４１の上面には、キャパシタ用導体層４１１，４１２が形成されている。この導体層４１１，４１２は、グランド用端子２４に接続される。導体層４１１は、誘電体層３９，４０を介して本体部１１３ａにおける一端部近傍に対向している。導体層４１１、本体部１１３ａおよび誘電体層３９，４０は、図１４におけるキャパシタ１４の他の一部を構成している。また、導体層４１２は、誘電体層３９，４０を介して本体部１３３ａにおける一端部近傍に対向している。導体層４１２、本体部１３３ａおよび誘電体層３９，４０は、図１４におけるキャパシタ１６の他の一部を構成している。また、誘電体層４１には、それぞれスルーホール１２７Ａ，１２７Ｂ，１２７Ｃに接続されたスルーホール１２８Ａ，１２８Ｂ，１２８Ｃが形成されている。
【００７２】
図１８（ｂ）に示した１２層目の誘電体層４２には、それぞれスルーホール１２８Ａ，１２８Ｂ，１２８Ｃに接続されたスルーホール１２９Ａ，１２９Ｂ，１２９Ｃが形成されている。なお、誘電体層４２は、同様の構成の複数の誘電体層が積層されて構成されていてもよい。
【００７３】
図１８（ｃ）に示した１３層目の誘電体層４３の上面には、グランドに接続されるグランド用導体層４３１が形成されている。この導体層４３１は、グランド用端子２４，２５に接続される。また、導体層４３１には、スルーホール１２９Ａ，１２９Ｂ，１２９Ｃが接続されている。
【００７４】
上述の１層目ないし１３層目の誘電体層３１〜４３および導体層が積層されて積層体が形成される。図１２に示した端子２２〜２５は、この積層体の外周面に形成される。導体層３２１，４３１およびグランド用端子２４，２５は、電磁気的なシールドとして機能する。
【００７５】
スルーホール１２１Ａ，１２２Ａ，１２３Ａ，１２４Ａ，１２５Ａ，１２６Ａ，１２７Ａ，１２８Ａ，１２９Ａは、直列に接続されて、図１１に示した１つのスルーホール列１２Ａを形成している。同様に、スルーホール１２１Ｂ，１２２Ｂ，１２３Ｂ，１２４Ｂ，１２５Ｂ，１２６Ｂ，１２７Ｂ，１２８Ｂ，１２９Ｂは、直列に接続されて、図１１に示した１つのスルーホール列１２Ｂを形成している。また、スルーホール１２１Ｃ，１２２Ｃ，１２３Ｃ，１２４Ｃ，１２５Ｃ，１２６Ｃ，１２７Ｃ，１２８Ｃ，１２９Ｃ、直列に接続されて、図１１に示した１つのスルーホール列１２Ｃを形成している。
【００７６】
スルーホール列１２Ａ，１２Ｂ，１２Ｃの各一端部は、導体層３４１によって接続されている。スルーホール列１２Ａ，１２Ｂ，１２Ｃの各他端部は、導体層４３１によって接続されている。従って、スルーホール列１２Ａ，１２Ｂ，１２Ｃは、互いに並列に接続されている。インダクタ１２は、このように並列に接続されたスルーホール列１２Ａ，１２Ｂ，１２Ｃによって構成されている。スルーホール列１２Ａ，１２Ｂ，１２Ｃは、誘電体層の積層方向に直交する一方向に並べて配置されている。
【００７７】
スルーホール列１２Ａ，１２Ｂ，１２Ｃを構成する複数のスルーホールの径（直径）は等しい。このスルーホールの径は、５０〜２００μｍの範囲内であることが好ましい。スルーホールの径が５０μｍよりも小さいと、後述するインダクタ１２のＱを大きくすることができるという効果が小さくなる。また、スルーホールの径が２００μｍを超えると、積層基板２０にクラックが発生するおそれがある。
【００７８】
スルーホール列１２Ａ，１２Ｂ，１２Ｃを構成する複数のスルーホールのうち、同じ誘電体層に形成されて隣接する２つのスルーホールの間隔は、スルーホールの径と等しいか、スルーホールの径に近いことが好ましい。
【００７９】
なお、本実施の形態において、積層基板２０としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板２０としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。
【００８０】
次に、図１１および図１３を参照して、インダクタ１１，１２，１３の構成と位置関係について詳しく説明する。図１３は、電子部品１の断面図である。インダクタ１２は、インダクタ１１とインダクタ１３の間に配置されている。インダクタ１１は、積層基板２０内において誘電体層の面に沿って設けられた導体層１１１，１１２，１１３を用いて構成されている。インダクタ１２は、並列に接続されたスルーホール列１２Ａ，１２Ｂ，１２Ｃによって構成されている。スルーホール列１２Ａ，１２Ｂ，１２Ｃは、それぞれ、積層基板２０内に設けられた複数のスルーホールを有している。インダクタ１３は、積層基板２０内において誘電体層の面に沿って設けられた導体層１３１，１３２，１３３を用いて構成されている。
【００８１】
インダクタ１１における電磁波の進行方向は、導体層１１１，１１２，１１３の長手方向であり、これは、導体層１１１，１１２，１１３の面に平行な方向であり、誘電体層の積層方向に直交する方向である。インダクタ１２における電磁波の進行方向は、インダクタ１２を構成するスルーホールの中心軸方向、すなわち誘電体層の積層方向である。インダクタ１３における電磁波の進行方向は、導体層１３１，１３２，１３３の長手方向であり、これは、導体層１３１，１３２，１３３の面に平行な方向であり、誘電体層の積層方向に直交する方向である。
【００８２】
本実施の形態では、インダクタ１１，１２，１３は、インダクタ１１における電磁波の進行方向とインダクタ１２における電磁波の進行方向が非平行になり、インダクタ１２における電磁波の進行方向とインダクタ１３における電磁波の進行方向が非平行になるように配置されている。本実施の形態では、特に、インダクタ１１における電磁波の進行方向とインダクタ１３における電磁波の進行方向は平行であり、インダクタ１２における電磁波の進行方向は、インダクタ１１，１３における電磁波の進行方向に対して垂直な方向になっている。
【００８３】
本実施の形態によれば、３つのインダクタにおける電磁波の進行方向が平行になっている場合に比べて、隣接するインダクタ１１，１２の結合、および隣接するインダクタ１２，１３の結合が弱くなる。そのため、本実施の形態によれば、電子部品１の小型化に伴って、隣接するインダクタ間の結合が強くなりすぎることを防止することができる。本実施の形態では、特に、インダクタ１２における電磁波の進行方向は、インダクタ１１，１３における電磁波の進行方向に対して垂直な方向になっている。この場合には、特に上述の効果が顕著になる。
【００８４】
ところで、一般に、それぞれ導体層を用いて構成されたインダクタを有する３つの共振器を備え、バンドパスフィルタの機能を実現する電子部品では、３つの共振器のうちの真中に配置された共振器は他の２つの共振器に比べて、共振器のＱが小さくなりやすい。これは、真中に配置された共振器におけるインダクタは、他の２つの共振器におけるインダクタに比べて、グランドに接続される導体層との間で浮遊容量を発生させやすいためである。
【００８５】
これに対し、本実施の形態では、３つの共振器４，５，６のうちの真中に配置された共振器５は、スルーホールを用いて構成されたインダクタ１２を有している。スルーホールの面は、グランドに接続される導体層の面に平行にはならず、グランドに接続される導体層の面に平行な仮想の面に対して直交する。そのため、インダクタ１２は、グランドに接続される導体層との間で浮遊容量を発生させにくい。更に、スルーホールを用いて構成されたインダクタ１２では、導体層を用いて構成されたインダクタに比べて、表面積を大きくすることが可能である。これらのことから、本実施の形態によれば、インダクタ１２のＱを大きくすることができ、その結果、共振器５のＱを大きくすることができる。これにより、本実施の形態によれば、電子部品１が実現するバンドパスフィルタのＱも大きくすることができる。
【００８６】
本実施の形態に係る電子部品１は、それぞれ積層基板２０内に設けられた緩衝用導体層３４１とキャパシタ用導体層３３１とを備えている。図１３に示したように、緩衝用導体層３４１は、インダクタ１２を構成するスルーホールの中心軸方向におけるインダクタ１２の一端部に接続されている。キャパシタ用導体層３３１は、積層基板２０内において、インダクタ１２との間に緩衝用導体層３４１を挟み、緩衝用導体層３４１に対して間隔を開けて対向するように配置されている。
【００８７】
電子部品１は、更に、緩衝用導体層３４１とキャパシタ用導体層３３１とを複数箇所で接続する複数のスルーホール３３０を備えている。全てのスルーホール３３０の中心軸は、インダクタ１２を構成するスルーホールの中心軸の延長線上から外れた位置に配置されている。緩衝用導体層３４１は、本発明における第１の導体層に対応する。キャパシタ用導体層３３１は、キャパシタ１５を形成するための導体層であり、本発明における第２の導体層に対応する。スルーホール３３０は、本発明における第２のスルーホールに対応する。
【００８８】
本実施の形態において、緩衝用導体層３４１およびスルーホール３３０の作用は、第１の実施の形態で説明した緩衝用導体層９５およびスルーホール９０の作用と同様である。すなわち、本実施の形態では、積層基板２０の製造時に、インダクタ１２を構成するスルーホール列１２Ａ，１２Ｂ，１２Ｃの各一端部に接続された緩衝用導体層３４１が変形しても、その変形はキャパシタ用導体層３３１には伝わりにくい。そのため、本実施の形態によれば、キャパシタ用導体層３３１が変形することを防止することができる。その結果、本実施の形態によれば、導体層３２１，３３１によって形成されるキャパシタ１５のキャパシタンスの変化や電子部品１の特性の変化を防止することができる。
【００８９】
なお、第２の実施の形態と同様に、本実施の形態においても、インダクタ１２の他端部を直接、グランド用導体層４３１に接続せずに、インダクタ１２の他端部に接続された緩衝用導体層と、この緩衝用導体層とグランド用導体層４３１とを接続する複数のスルーホールとを設けてもよい。
【００９０】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態には、第２のスルーホールの数が４である例を示したが、第２のスルーホールは複数であればよい。
【００９１】
また、本発明の電子部品は、バンドパスフィルタに限らず、共振器を備えた電子部品全般に適用することができる。電子部品に含まれる共振器は、２つでもよいし、４つ以上であってもよい。
【００９２】
また、第３の実施の形態におけるインダクタ１２は、並列に接続された複数のスルーホール列の代わりに、１つのスルーホールまたは１つのスルーホール列を有するものであってもよいし、並列に接続された複数のスルーホールを有するものであってもよい。また、第３の実施の形態におけるインダクタ１２において、並列に接続されたスルーホール列またはスルーホールの数は、２でもよいし、４以上であってもよい。
【００９３】
また、第３の実施の形態では、インダクタ１１，１３をそれぞれ３つの導体層によって構成したが、インダクタ１１，１３は、それぞれ、１つまたは２つの導体層によって構成してもよいし、４つ以上の導体層によって構成してもよい。
【００９４】
本発明の電子部品は、ブルートゥース規格の通信装置や無線ＬＡＮ用の通信装置において用いられるフィルタ、特にバンドパスフィルタとして有用である。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施の形態に係る電子部品の主要部分を示す斜視図である。
【図２】本発明の第１の実施の形態に係る電子部品の外観を示す斜視図である。
【図３】図２に示した電子部品のＡ−Ａ線断面図である。
【図４】本発明の第１の実施の形態に係る電子部品の回路構成を示す回路図である。
【図５】本発明の第１の実施の形態における積層基板の１層目ないし３層目の誘電体層の上面を示す説明図である。
【図６】本発明の第１の実施の形態における積層基板の４層目ないし６層目の誘電体層の上面を示す説明図である。
【図７】比較例の電子部品の主要部分を示す説明図である。
【図８】本発明の第１の実施の形態に係る電子部品の効果を説明するための説明図である。
【図９】本発明の第２の実施の形態に係る電子部品の断面図である。
【図１０】本発明の第２の実施の形態における積層基板の６層目および７層目の誘電体層の上面を示す説明図である。
【図１１】本発明の第３の実施の形態に係る電子部品の主要部分を示す斜視図である。
【図１２】本発明の第３の実施の形態に係る電子部品の外観を示す斜視図である。
【図１３】本発明の第３の実施の形態に係る電子部品の断面図である。
【図１４】本発明の第３の実施の形態に係る電子部品の回路構成を示す回路図である。
【図１５】本発明の第３の実施の形態における積層基板の１層目ないし４層目の誘電体層の上面を示す説明図である。
【図１６】本発明の第３の実施の形態における積層基板の５層目ないし７層目の誘電体層の上面を示す説明図である。
【図１７】本発明の第３の実施の形態における積層基板の８層目ないし１０層目の誘電体層の上面を示す説明図である。
【図１８】本発明の第３の実施の形態における積層基板の１１層目ないし１３層目の誘電体層の上面を示す説明図である。
【符号の説明】
【００９６】
５１…電子部品、５２…入出力端子、５３…共振器、５４…キャパシタ、６０…インダクタ、６１，６２…スルーホール（第１のスルーホール）、７０…積層基板、９０…スルーホール（第２のスルーホール）、９２，９６…グランド用導体層、９３…キャパシタ用導体層、９５…緩衝用導体層。
【図１】
2008017243.tif 000003
【図２】
2008017243.tif 000004
【図３】
2008017243.tif 000005
【図４】
2008017243.tif 000006
【図５】
2008017243.tif 000007
【図６】
2008017243.tif 000008
【図７】
2008017243.tif 000009
【図８】
2008017243.tif 000010
【図９】
2008017243.tif 000011
【図１０】
2008017243.tif 000012
【図１１】
2008017243.tif 000013
【図１２】
2008017243.tif 000014
【図１３】
2008017243.tif 000015
【図１４】
2008017243.tif 000016
【図１５】
2008017243.tif 000017
【図１６】
2008017243.tif 000018
【図１７】
2008017243.tif 000019
【図１８】
2008017243.tif 000020