(57)【要約】【課題】電荷転送効率の低下を抑制し、トリプルウエル構造を持つスイッチング素子のＮウエル電位を制御することで、低消費電力化とレイアウト面積削減とを可能とする。【解決手段】第１の昇圧セル列１０２，１０３，１０４と、第２の昇圧セル列１０５，１０６，１０７とを備え、各々の昇圧セルの同じ段の電位を比較し、低い側の電位又は高い側の電位を選択して出力するアナログ比較回路１１７，１１８，１１９を更に備え、これらアナログ比較回路の出力電位により、Ｎウエル（ＮＴ）の電位を制御する。これにより、Ｎウエル電位の振幅を抑制し、かつＮウエル領域のレイアウトの共通化を可能とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セルを備えた昇圧回路であって、
Ｎ段（Ｎ≧１）の前記昇圧セルから構成された第１の昇圧セル列と、
Ｍ段（Ｍ≧１）の前記昇圧セルから構成された第２の昇圧セル列と、
前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの出力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの出力電位とのうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、
前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列のｉ＋１段目の前記昇圧セル又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することを特徴とする昇圧回路。
【請求項２】
基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セルを備えた昇圧回路であって、
Ｎ段（Ｎ≧１）の前記昇圧セルから構成された第１の昇圧セル列と、
Ｍ段（Ｍ≧１）の前記昇圧セルから構成された第２の昇圧セル列と、
前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの入力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの入力電位とのうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、
前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列のｉ＋１段目の前記昇圧セル又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することを特徴とする昇圧回路。
【請求項３】
基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路であって、
Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、
Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、
各々前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの出力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの出力電位とのうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、
前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列の前記逆流防止回路又はｉ＋１段目の前記昇圧セル又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することを特徴とする昇圧回路。
【請求項４】
基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路であって、
Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、
Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、
各々前記第１の昇圧セル列の逆流防止回路の中間電位と、前記第２の昇圧セル列の逆流防止回路の中間電位とのうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、
前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列の前記逆流防止回路又は前記第１の昇圧セル列及び前記第２の昇圧セル列に含まれる前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することを特徴とする昇圧回路。
【請求項５】
基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路であって、
Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、
Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、
各々前記第１及び第２の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セル同士又は逆流防止回路同士の入力電位を比較し、前記入力電位のうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、
前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列の前記逆流防止回路又はｉ＋１段目の前記昇圧セル又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することを特徴とする昇圧回路。
【請求項６】
請求項１〜５のいずれか１項に記載の昇圧回路において、
前記第２のウエル領域と前記第１の端子とが同電位となるように、前記第２のウエル領域と前記第１の端子とが互いに接続されたことを特徴とする昇圧回路。
【請求項７】
請求項１〜５のいずれか１項に記載の昇圧回路において、
前記第２のウエル領域と前記第１のウエル領域とが同電位となるように、前記第２のウエル領域と前記第１のウエル領域とが互いに接続されたことを特徴とする昇圧回路。
【請求項８】
請求項１〜５のいずれか１項に記載の昇圧回路において、
前記アナログ比較回路は、前記基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内又は前記第２のウエル領域内に１つ以上のスイッチング素子を有するものであり、かつ前記昇圧セルの各段毎に備えられていることを特徴とする昇圧回路。
【請求項９】
請求項１〜５のいずれか１項に記載の昇圧回路において、
前記アナログ比較回路は、前記基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内又は前記第２のウエル領域内に１つ以上のスイッチング素子を有するものであり、前記第１及び第２の昇圧セル列に１つ以上備えられ、かつ前記昇圧セルの任意の段数毎に備えられていることを特徴とする昇圧回路。
【請求項１０】
請求項１〜５のいずれか１項に記載の昇圧回路において、
前記昇圧セルの前記第１の端子と前記１のウエル領域との間にダイオード手段を備えたことを特徴とする昇圧回路。
【請求項１１】
請求項１〜５のいずれか１項に記載の昇圧回路において、
前記第１及び第２の昇圧セル列の前記第１のウエル領域の電位が同電位である前記１つ以上のスイッチング素子の前記第１のウエル領域のレイアウトを共通化したことを特徴とする昇圧回路。
【請求項１２】
請求項１〜５のいずれか１項に記載の昇圧回路において、
前記第１及び第２の昇圧セル列の前記第１のウエル領域の電位が同電位である前記１つ以上のスイッチング素子の前記第１のウエル領域のレイアウトと前記アナログ比較回路の前記第１のウエル領域のレイアウトとを共通化したことを特徴とする昇圧回路。
【請求項１３】
請求項１〜５のいずれか１項に記載の昇圧回路において、
前記第１の昇圧セル列のｉ段目の昇圧セルの前記１つ以上のスイッチング素子の前記第１のウエル領域のレイアウトと前記アナログ比較回路の第１の素子の前記第１のウエル領域のレイアウトとを共通化し、
前記第２の昇圧セル列のｉ段目の昇圧セルの前記１つ以上のスイッチング素子の前記第１のウエル領域のレイアウトと前記アナログ比較回路の第２の素子の前記第１のウエル領域のレイアウトとを共通化したことを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリプルウエル構造のスイッチング素子を利用した昇圧回路に関するものである。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の１つであるフラッシュメモリにおいては、単一電源電圧又は低い電源電圧でのデータの読み出し、データの書き換えが要求されており、各動作を実施する際にオンチップで正又は負の昇圧電圧を供給する昇圧回路が必要とされている。また、ＣＭＯＳプロセスにおいても昇圧回路で発生された電源電圧がアナログ回路の特性改善に用いられている。
【０００３】
従来、トリプルウエル構造のスイッチング素子を利用した昇圧回路が知られている（特許文献１〜３参照）。
【０００４】
図２５は、従来の昇圧回路の例を示している。図２５において、９０１は２相クロック信号ＣＬＫ１，ＣＬＫ２を入力して昇圧動作を行うことで出力端子電圧（昇圧電圧）Ｖｐｕｍｐを発生する昇圧回路である。９０２、９０３、９０４は３段の構成例であり、奇数段目にＣＬＫ１が入力され、偶数段目にＣＬＫ２が入力される昇圧セル、９０５は昇圧電圧Ｖｐｕｍｐの逆流を防止する逆流防止回路、９０６はスイッチング素子として機能する電荷転送トランジスタ、９０７は電荷転送トランジスタ９０６のＰウエル（ＰＷ）、９０８は当該Ｐウエル９０７を含む深いＮウエル（ＮＴ）、９０９はＰウエル９０７とＮウエル９０８との間の寄生ダイオード、９１０は昇圧セル９０２，９０３，９０４の出力端子を昇圧する昇圧容量であり、９１１、９１２、９１３、９１４は昇圧セルの入出力端子である。図２５に示すとおり、昇圧セル９０２〜９０４の各電荷転送トランジスタ９０６のＰウエル９０７とＮウエル９０８とを各電荷転送トランジスタ９０６のソースと接続し、これらを同電位にしている。
【０００５】
図２６は、図２５の昇圧回路９０１における２相クロック信号ＣＬＫ１，ＣＬＫ２の波形図である。図２６を用いて、図２５の昇圧回路９０１の動作を簡単に説明する。
【０００６】
まず、時刻Ｔ１の状態では、ＣＬＫ１が“Ｈ”（電源電圧Ｖｄｄ）、ＣＬＫ２が“Ｌ”（接地電圧Ｖｓｓ）となり、入出力端子９１２，９１４の電位が昇圧される。同時に、昇圧セル９０３及び逆流防止回路９０５の各々の電荷転送トランジスタ９０６を介して、入出力端子９１２から入出力端子９１３へ、また入出力端子９１４から昇圧回路９０１の出力端子へそれぞれ電荷が転送され、入出力端子９１３及び昇圧回路９０１の出力端子電圧Ｖｐｕｍｐがそれぞれ上昇する。このとき、昇圧セル９０３及び逆流防止回路９０５の各々のＰウエル９０７を電荷転送トランジスタ９０６のソース端子と同電位としているので、電荷転送トランジスタ９０６の基板バイアス効果を抑制し、電荷転送効率の低下を抑制することができる。
【０００７】
時刻Ｔ１から電荷転送期間Ｔｔｒａｎｓが経過して時刻Ｔ２の状態になると、ＣＬＫ２が“Ｈ”、ＣＬＫ１が“Ｌ”となり、入出力端子９１３の電位が昇圧される。同時に、昇圧セル９０４の電荷転送トランジスタ９０６を介して、入出力端子９１３から入出力端子９１４へ電荷が転送される。このとき、昇圧セル９０４のＰウエル９０７を電荷転送トランジスタ９０６のソース端子と同電位としているので、電荷転送トランジスタ９０６の基板バイアス効果を抑制し、電荷転送効率の低下を抑制することができる。
【０００８】
時刻Ｔ３の状態になると、時刻Ｔ１と同様の動作となる。
【０００９】
以上のとおり、図２５の昇圧回路９０１によれば、基板バイアス効果を抑制し、昇圧動作時の電荷転送効率の低下を抑制することができる。
【特許文献１】特開平８−１２５１３３号公報
【特許文献２】特開平１１−２８３３９２号公報
【特許文献３】米国特許第６１００５５７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の昇圧回路９０１は、電荷転送トランジスタ９０６のソースとＮウエル９０８とを接続するため、クロック信号ＣＬＫ１，ＣＬＫ２の電圧遷移に応じて、Ｎウエル９０８が形成する寄生容量をクロック信号ＣＬＫ１，ＣＬＫ２の電圧遷移幅で充放電する結果、消費電流が増加する課題があった。
【００１１】
また、クロック信号ＣＬＫ１，ＣＬＫ２で供給する電荷をＮウエル９０８の充放電電荷として使用するため、昇圧効率が低下する課題があった。
【００１２】
また、電荷転送トランジスタ９０６のソースとＮウエル９０８とを接続するため、Ｎウエル９０８を各電荷転送トランジスタ９０６間で分離する必要があり、レイアウト面積が増大する課題があった。
【００１３】
本発明の目的は、各昇圧セルに使用されているスイッチング素子の基板バイアス効果を抑制するとともに、消費電流の抑制とレイアウト面積抑制とを可能とする昇圧回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明による昇圧回路は、各昇圧セルのＮウエルの電位を昇圧セル各段の入力電位又は出力電位に固定することにより、Ｎウエル−基板間の充放電電荷量を削減し、以て昇圧効率を向上させることとしたものである。
【００１５】
具体的に説明すると、請求項１の発明では、基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内又は前記第２のウエル領域内に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セルを備えた昇圧回路において、Ｎ段（Ｎ≧１）の前記昇圧セルから構成された第１の昇圧セル列と、Ｍ段（Ｍ≧１）の前記昇圧セルから構成された第２の昇圧セル列と、前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの出力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの出力電位とのうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列のｉ＋１段目の前記昇圧セル又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することとした。
【００１６】
請求項２の発明では、基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セルを備えた昇圧回路において、Ｎ段（Ｎ≧１）の前記昇圧セルから構成された第１の昇圧セル列と、Ｍ段（Ｍ≧１）の前記昇圧セルから構成された第２の昇圧セル列と、前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの入力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの入力電位とのうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列のｉ＋１段目の前記昇圧セル又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することとした。
【００１７】
請求項３の発明では、基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内又は前記第２のウエル領域内に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路において、Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、各々前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの出力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの出力電位とのうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列の前記逆流防止回路又はｉ＋１段目の前記昇圧セル又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することとした。
【００１８】
請求項４の発明では、基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路において、Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、各々前記第１の昇圧セル列の逆流防止回路の中間電位と、前記第２の昇圧セル列の逆流防止回路の中間電位とのうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列の前記逆流防止回路又は前記第１の昇圧セル列及び前記第２の昇圧セル列に含まれる前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することとした。
【００１９】
請求項５の発明では、基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路において、Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、各々前記第１及び第２の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セル同士又は逆流防止回路同士の入力電位を比較し、前記入力電位のうち、高い側の電位又は低い側の電位を出力するアナログ比較回路とを有し、前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列の前記逆流防止回路又はｉ＋１段目の前記昇圧セル又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第１のウエル領域に印加することとした。
【００２０】
請求項６の発明では、請求項１〜５のいずれかの発明に係る昇圧回路において、前記第２のウエル領域と前記第１の端子とが同電位となるように、前記第２のウエル領域と前記第１の端子とを互いに接続した。
【００２１】
請求項７の発明では、請求項１〜５のいずれかの発明に係る昇圧回路において、前記第２のウエル領域と前記第１のウエル領域とが同電位となるように、前記第２のウエル領域と前記第１のウエル領域とを互いに接続した。
【００２２】
請求項８の発明では、請求項１〜５のいずれかの発明に係る昇圧回路において、前記アナログ比較回路は、前記基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内又は前記第２のウエル領域内に１つ以上のスイッチング素子を有するものであり、かつ前記昇圧セルの各段毎に備えられている。
【００２３】
請求項９の発明では、請求項１〜５のいずれかの発明に係る昇圧回路において、前記アナログ比較回路は、前記基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内又は前記第２のウエル領域内に１つ以上のスイッチング素子を有するものであり、前記第１及び第２の昇圧セル列に１つ以上備えられ、かつ前記昇圧セルの任意の段数毎に備えられている。
【００２４】
請求項１０の発明では、請求項１〜５のいずれかの発明に係る昇圧回路において、前記昇圧セルの前記第１の端子と前記１のウエル領域との間にダイオード手段を備える。
【００２５】
請求項１１の発明では、請求項１〜５のいずれかの発明に係る昇圧回路において、前記第１及び第２の昇圧セル列の前記第１のウエル領域の電位が同電位である前記１つ以上のスイッチング素子の前記第１のウエル領域のレイアウトを共通化した。
【００２６】
請求項１２の発明では、請求項１〜５のいずれかの発明に係る昇圧回路において、前記第１及び第２の昇圧セル列の前記第１のウエル領域の電位が同電位である前記１つ以上のスイッチング素子の前記第１のウエル領域のレイアウトと前記アナログ比較回路の前記第１のウエル領域のレイアウトとを共通化した。
【００２７】
請求項１３の発明では、請求項１〜５のいずれかの発明に係る昇圧回路において、前記第１の昇圧セル列のｉ段目の昇圧セルの前記１つ以上のスイッチング素子の前記第１のウエル領域のレイアウトと前記アナログ比較回路の第１の素子の前記第１のウエル領域のレイアウトとを共通化し、前記第２の昇圧セル列のｉ段目の昇圧セルの前記１つ以上のスイッチング素子の前記第１のウエル領域のレイアウトと前記アナログ比較回路の第２の素子の前記第１のウエル領域のレイアウトとを共通化した。
【発明の効果】
【００２８】
請求項１の発明によれば、第１導電型の第１のウエル領域の充放電電荷量をクロック信号信号の電圧スイングより小さくでき、見かけ上の第１のウエル領域−基板間の寄生容量を削減できるため、昇圧動作時の消費電流を抑制できる。また、見かけ上の第１のウエル領域−基板間の寄生容量を削減できるため、昇圧効率を向上できる。また、１つのアナログ比較回路で複数の昇圧セルの第１のウエル領域の電位を制御することで、アナログ比較回路によるレイアウト面積増大を抑制できる。
【００２９】
請求項２の発明によれば、初段の昇圧セルの入力電位を用いたウエル制御が可能となり、各段の昇圧容量に接続される負荷容量を均等化することができる。これにより、より安定した昇圧動作が可能となる。
【００３０】
請求項３の発明によれば、逆流防止回路の第１のウエル領域の電位制御も可能であり、逆流防止回路における電荷転送効率の低下を抑制することができる。
【００３１】
請求項４の発明によれば、逆流防止回路の中間電位を用いたウエル制御が可能となり、各段の昇圧容量に接続される負荷容量を均等化することができる。これにより、より安定した昇圧動作が可能となる。
【００３２】
請求項５の発明によれば、初段の昇圧セルの入力電位を用いたウエル制御が可能となり、各段の昇圧容量に接続される負荷容量を均等化することができる。これにより、より安定した昇圧動作が可能となる。
【００３３】
請求項６の発明によれば、昇圧セル内の電荷転送トランジスタ（スイッチング素子）の入力端子と第２のウエル領域とを接続することで、基板バイアス効果によるスイッチング素子の電流駆動能力低下を抑制することができる。
【００３４】
請求項７の発明によれば、第１のウエル領域と第２のウエル領域とを同電位にすることで、ＮチャネルトランジスタとＰチャネルトランジスタとのウエル領域を共通化できるため、レイアウト面積の削減が可能となる。
【００３５】
請求項８の発明によれば、全ての段にアナログ比較回路を備えることで、昇圧セルの寄生容量を同一にし、設計容易性を向上することができる。
【００３６】
請求項９の発明によれば、任意の段数にアナログ比較回路を備えることで、第２のウエル領域と第１のウエル領域との耐圧マージンを確保した上で、回路面積増大を抑制することができる。
【００３７】
請求項１０の発明によれば、ダイオード手段を介して第１のウエル領域に昇圧セルの入力電位を供給することで、昇圧回路起動時に第１のウエル領域の電位上昇を各昇圧セル電位に追従させ、ラッチアップ発生を抑制することができる。
【００３８】
請求項１１及び１２の発明によれば、第１のウエル領域のレイアウトを共通化することでレイアウト面積を削減することができる。
【００３９】
請求項１３の発明によれば、第１のウエル領域の充放電電荷量を削減したうえで、位相の異なるクロックでポンピングされる第１の昇圧セル列と第２の昇圧セル列との間のノイズ干渉を削減することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態による昇圧回路について、図面を参照しながら説明する。
【００４１】
図１は、本発明に係る昇圧回路の構成例を示している。図１において、１０１は２相クロック信号ＣＬＫ１，ＣＬＫ２を入力して昇圧動作を行うことで出力端子電圧（昇圧電圧）Ｖｐｕｍｐを発生する２並列の昇圧回路である。１０２、１０３、１０４、１０５、１０６、１０７は第１列と第２列との構成を持ち、第１列の奇数段目にはＣＬＫ１が入力され、第１列の偶数段目にはＣＬＫ２が入力され、第２列の奇数段目にＣＬＫ２が入力され、第２列の偶数段目にはＣＬＫ１が入力される昇圧セル、１０８、１０９は昇圧電圧Ｖｐｕｍｐの逆流を防止する逆流防止回路、１１０、１１１、１１２、１１３、１１４、１１５、１１６は昇圧セル１０２〜１０７の入出力端子、１１７、１１８、１１９は第１列と第２列との同じ段の昇圧セルの各々の入出力端子の電圧のうち低い側の電圧を出力する低電圧出力アナログ比較回路の一例であり、１２０、１２１は低電圧出力アナログ比較回路１１７，１１８，１１９に用いられるＮｃｈ（Ｎチャネル）トランジスタ、１２２、１２３、１２４は各昇圧セルのＮウエルに接続された低電圧出力アナログ比較回路１１７〜１１９の出力端子、１２５は第１列の３段目の昇圧セル１０４と第２列の３段目の昇圧セル１０７との各々の入出力端子１１３，１１６の電圧のうち高い側の電圧を出力する高電圧出力アナログ比較回路の一例であり、１２６、１２７は高電圧出力アナログ比較回路１２５に用いられるＰｃｈ（Ｐチャネル）トランジスタ、１２８は逆流防止回路１０８，１０９のＮウエルに接続された高電圧出力アナログ比較回路の出力端子である。なお、従来例と同一符号の要素は、従来例と同様であることを示す。また、本昇圧回路１０１の直列接続数は一例である。
【００４２】
図１の昇圧回路１０１における２相クロック信号ＣＬＫ１，ＣＬＫ２の波形は、図２６と同様である。図２６を用いて、図１の昇圧回路１０１の動作を説明する。
【００４３】
時刻Ｔ１の状態でＣＬＫ１が“Ｌ”から“Ｈ”へ遷移し、ＣＬＫ２が“Ｈ”から“Ｌ”へと遷移すると、昇圧セル１０２，１０４，１０６の入出力端子１１１，１１３，１１５の電位が昇圧され、昇圧された電荷は、昇圧セル１０３、逆流防止回路１０８、昇圧セル１０７の各々の電荷転送トランジスタ９０６を介して入出力端子１１２、昇圧回路１０１の出力端子、入出力端子１１６にそれぞれ転送される。このとき、低電圧出力アナログ比較回路１１７は、昇圧された入出力端子１１１と昇圧されていない入出力端子１１４との電位の関係により、Ｎｃｈトランジスタ１２０はオフ状態、Ｎｃｈトランジスタ１２１はオン状態となり、低電圧出力アナログ比較回路１１７の出力端子１２２には入出力端子１１４の電位が出力されて、昇圧セル１０２と昇圧セル１０５とのＮウエルに供給される。同様に、低電圧出力アナログ比較回路１１８の出力端子１２３には入出力端子１１２の電位が出力されて、昇圧セル１０３と昇圧セル１０６とのＮウエルに供給され、低電圧出力アナログ比較回路１１９の出力端子１２４には入出力端子１１６の電位が出力されて、昇圧セル１０４と昇圧セル１０７とのＮウエルに供給される。また、高電圧出力アナログ比較回路１２５は、昇圧された入出力端子１１３と昇圧されていない入出力端子１１６との電位の関係により、Ｐｃｈトランジスタ１２６はオン状態、Ｐｃｈトランジスタ１２７はオフ状態となり、高電圧出力アナログ比較回路１２５の出力端子１２８には入出力端子１１３の電位が出力されて、逆流防止回路１０８と逆流防止回路１０９とのＮウエルに供給される。
【００４４】
時刻Ｔ２の状態でＣＬＫ１が“Ｈ”から“Ｌ”へ遷移し、ＣＬＫ２が“Ｌ”から“Ｈ”へと遷移すると、昇圧セル１０３，１０５，１０７の入出力端子１１２，１１４，１１６の電位が昇圧され、昇圧された電荷は、昇圧セル１０４，１０６、逆流防止回路１０９の各々の電荷転送トランジスタ９０６を介して入出力端子１１３，１１５、昇圧回路１０１の出力端子にそれぞれ転送される。このとき、低電圧出力アナログ比較回路１１７は、昇圧された入出力端子１１４と昇圧されていない入出力端子１１１との電位の関係により、Ｎｃｈトランジスタ１２０はオン状態、Ｎｃｈトランジスタ１２１はオフ状態となり、低電圧出力アナログ比較回路１１７の出力端子１２２には入出力端子１１１の電位が出力されて、昇圧セル１０２と昇圧セル１０５とのＮウエルに供給される。同様に、低電圧出力アナログ比較回路１１８の出力端子１２３には入出力端子１１５の電位が出力されて、昇圧セル１０３と昇圧セル１０６とのＮウエルに供給され、低電圧出力アナログ比較回路１１９の出力端子１２４には入出力端子１１３の電位が出力されて、昇圧セル１０４と昇圧セル１０７とのＮウエルに供給される。また、高電圧出力アナログ比較回路１２５は、昇圧された入出力端子１１６と昇圧されていない入出力端子１１３との電位の関係により、Ｐｃｈトランジスタ１２６はオフ状態、Ｐｃｈトランジスタ１２７はオン状態となり、高電圧出力アナログ比較回路１２５の出力端子１２８には入出力端子１１６の電位が出力されて、逆流防止回路１０８と逆流防止回路１０９とのＮウエルに供給される。
【００４５】
このように、図１の昇圧回路１０１によれば、各昇圧セル１０２〜１０７及び各逆流防止回路１０８，１０９のＮウエルの電位を昇圧セル各段の入力電位又は出力電位に固定することが可能となり、Ｎウエル−基板間の充放電電荷量を削減し、消費電流の削減が可能となる。また、Ｎウエル−基板間の充放電電荷量を削減することで次段へ転送される電荷量を増やすことが可能となり、昇圧効率の向上が期待できる。
【００４６】
なお、図２、図３に示すように、低電圧出力アナログ比較回路１１７〜１１９及び高電圧出力アナログ比較回路１２５は、Ｐウエル−Ｎウエルの耐圧マージン及び回路面積を考慮して、任意の段数の昇圧セルに対して設けることが可能であり、素子数を削減したうえでも上記に示す構成と同様の効果を有することができる。
【００４７】
図４は、本発明に係る昇圧回路の更に他の構成例を示している。図４において、７０１は２相クロック信号ＣＬＫ１，ＣＬＫ２を入力して昇圧動作を行うことで昇圧電圧Ｖｐｕｍｐを発生する２並列の昇圧回路である。７０２、７０３、７０４、７０５、７０６、７０７は、図１の昇圧セル１０２〜１０７に対して、各昇圧セルの入出力端子と高電圧出力アナログ比較回路１２５の出力端子１２８との間にダイオード接続されたトランジスタ７１０を追加したものである。７０８、７０９は逆流防止回路である。なお、図１と同一符号は、それらと同様であることを示す。また、本昇圧回路７０１の直列接続数は一例である。
【００４８】
図１との差分として、図４の構成では、低電圧（又は高電圧）出力アナログ比較回路１１７〜１１９，１２５を共通化し、素子数を削減している。これにより、昇圧回路７０１の起動時、各昇圧セル７０２〜７０７の入出力端子１１１〜１１６の電位が上昇する際、Ｎウエル電位は各昇圧セル７０２〜７０７のＰウエル９０７より寄生ダイオード９０９の順方向電流として供給されることとなる。この寄生ダイオード９０９の順方向電流を抑制するために、ダイオード機能を有するトランジスタ７１０を備えることで、昇圧回路７０１の起動時においても安定した昇圧動作が可能となる。
【００４９】
図５は、本発明に係る昇圧回路の更に他の構成例を示している。図５において、６２１は２相クロック信号ＣＬＫ１，ＣＬＫ２を入力して昇圧動作を行うことで昇圧電圧Ｖｐｕｍｐを発生する２並列の昇圧回路である。８５８、８５９は逆流防止回路であり、２相クロック信号ＣＬＫ１，ＣＬＫ２を入力して逆流防止回路８５８，８５９のトランジスタ８６１，８６２を制御することで、電荷転送トランジスタ８６０を導通、非導通状態にする。これにより、図１の逆流防止回路１０８，１０９で生じる転送効率の低下を抑制する構成である。なお、図１と同一符号は、それらと同様であることを示す。また、本昇圧回路６２１の直列接続数は一例である。
【００５０】
図１との差分として、図５の構成では、２相クロック信号ＣＬＫ１，ＣＬＫ２を入力して電荷転送トランジスタ８６０のゲート電位を制御し、電荷転送効率と昇圧効率を向上させる逆流防止回路８５８，８５９においても、低電圧出力アナログ比較回路５０１を用いていることである。
【００５１】
図５によれば、昇圧回路６２１の各段に同様の構成である低電圧出力アナログ比較回路１１７，１１８，１１９，５０１を用いることにより、図１における最終段の昇圧セル１０４，１０７の昇圧容量９１０の負荷と、他の昇圧セル１０２，１０３，１０５，１０６の昇圧容量９１０の負荷との相違を抑制でき、各段の昇圧容量９１０における寄生容量をほぼ均等化することができ、各段の昇圧セルの電荷転送量が均等になり、安定した昇圧動作が可能となる。
【００５２】
なお、図６の昇圧回路６２２は、図１中の全ての昇圧セル１０２〜１０７及び逆流防止回路１０８，１０９に対して高電圧出力アナログ比較回路５１１，５１２，５１３，１２５を用いた例であり、初段の昇圧セル１０２，１０５のＮウエルを制御する高電圧出力アナログ比較回路５１１のトランジスタ１２６，１２７のゲートのみＶＳＳに固定する。これにより、図５と同様に安定した昇圧動作が可能となる。
【００５３】
以上、昇圧回路構成として、２相クロック信号ＣＬＫ１，ＣＬＫ２を用いる昇圧回路を例としたが、図７に示す４相クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４を用いた昇圧回路８０１や、図８、図９、図１０、図１１に示すような２相クロック信号ＣＬＫ１，ＣＬＫ２を用いた昇圧回路８５１，８８１，６０１，６１１等、昇圧セルにトリプルウエルのＮｃｈトランジスタを使用している場合には、低電圧出力アナログ比較回路１１７〜１１９，５０１又は高電圧出力アナログ比較回路５１１〜５１３，１２５を用いることで、昇圧セルの構成にかかわらず同様の効果を有することが可能である。また、図１１に示すように、昇圧セル６０２〜６０７のＮｃｈトランジスタ６１２のＰウエルをＮウエルと共通に接続することも可能であり、更にＰｃｈトランジスタ６１１のＮウエルも共通接続することでレイアウト面積を削減することもできる。
【００５４】
なお、図７において、８０２、８０３、８０４、８０５、８０６、８０７は昇圧セル、８０８、８０９は逆流防止回路、８１０は電荷転送トランジスタ（Ｎｃｈトランジスタ）、８１１、８１３はＮｃｈトランジスタ、８１２は昇圧容量である。また、図８において、８５２、８５３、８５４、８５５、８５６、８５７は昇圧セル、８５８、８５９は逆流防止回路、８６０は電荷転送トランジスタ（Ｎｃｈトランジスタ）、８６１、８６３はＮｃｈトランジスタ、８６２はＰｃｈトランジスタである。また、図１０、図１１において、６０２、６０３、６０４、６０５、６０５、６０７は昇圧セル、６０８、６０９は逆流防止回路、６１０、６１２は電荷転送トランジスタ（Ｎｃｈトランジスタ）、６１１、６１４は電荷転送トランジスタ（Ｐｃｈトランジスタ）、６１３は接続ノードである。
【００５５】
図１２、図１３、図１４は、高電圧（低電圧）出力アナログ比較回路の構成例であり、全昇圧セル、逆流防止回路に対して、高電圧（低電圧）出力アナログ比較回路のいずれか一方、又は両方を混同して用いることも可能である。また、各昇圧セルにおけるＮウエル内の電荷転送トランジスタ等のトランジスタの個数やＰｃｈトランジスタの有無に関係なく、更に電荷転送トランジスタ等のＮｃｈトランジスタのＰウエルがＮウエルに接続された場合や、Ｐウエルの電位がドレイン、ソースの電位を切り替えて供給される場合など、Ｐウエルの接続は必ずしもソースと直接接続されていなくても、昇圧動作が可能であれば、同様の効果を有することができる。
【００５６】
また、図示の低電圧出力アナログ比較回路１１７〜１１９，５０１及び高電圧出力アナログ比較回路５１１，５１２，５１３，１２５の構成は一例であり、同様の機能を有するものであればよい。
【００５７】
図１５は、本発明に係る昇圧回路におけるレイアウト構成例を示す平面図であり、図１で示した昇圧セル１０２〜１０７の電荷転送トランジスタ９０６と低電圧出力アナログ比較回路１１７〜１１９とを図示している。
【００５８】
図１５より、低電圧出力アナログ比較回路１１７（又は１１８，１１９）の出力端子１２２（又は１２３，１２４）は、昇圧セル１０２と１０５（又は１０３と１０６、又は１０４と１０７）の電荷転送トランジスタ９０６のＮウエル（ＮＴ）に接続され、かつ、当該Ｎウエルは２つの昇圧セル１０２，１０５の電荷転送トランジスタ９０６に対して共通にレイアウトされている。
【００５９】
図１５によれば、低電圧出力アナログ比較回路１１７の出力電圧により制御される２つ以上の昇圧セル１０２，１０５内に存在するトリプルウエル構造のスイッチング素子９０６において、Ｎウエルを共通にレイアウトすることが可能となり、レイアウト面積を削減することができる。
【００６０】
なお、図１５のレイアウト構成は一例であり、図１６、図１７のように、低電圧出力アナログ比較回路１１８の出力電圧により制御されるスイッチング素子９０６のＮウエルのレイアウトを昇圧セルの段数に関係なく任意に分離、共通化することができる。
【００６１】
更に、図１８、図１９のように、低電圧出力アナログ比較回路１１７〜１１９のＮウエルも昇圧セル１０２〜１０７のスイッチング素子９０６のＮウエルと共通にレイアウトすることが可能である。
【００６２】
また、図２０、図２１のように、低電圧出力アナログ比較回路１１７，１１８，１１９，５０１のトランジスタ１２０と昇圧セル１０２，１０３，１０４及び逆流防止回路１０８とのＮウエルを共通化し、かつ低電圧出力アナログ比較回路１１７，１１８，１１９，５０１のトランジスタ１２１と昇圧セル１０５，１０６，１０７及び逆流防止回路１０９とのＮウエルを共通化することも可能である。これにより、Ｎウエルの充放電電荷量を削減しつつ、昇圧容量におけるノイズの影響を削減し、安定した昇圧動作を行うことが可能となる。
【００６３】
これらは、図２２、図２３、図２４に構成例を示すとおり、高電圧出力アナログ比較回路５１１，５１２，５１３，１２５においても同様のレイアウトが可能である。
【００６４】
また、上記レイアウトは一例であり、昇圧セル列に関わらず、同電位である複数個のトランジスタのＮウエル領域、Ｐウエル領域は、任意に共通化することが可能である。
【産業上の利用可能性】
【００６５】
以上説明してきたとおり、本発明に係る昇圧回路は、昇圧セルを構成するトリプルウエル構造の素子において、基板バイアス効果を抑制したうえで、消費電流の削減、回路面積、レイアウト面積を削減できる特徴を有し、不揮発性半導体記憶装置、ＣＭＯＳプロセスでのアナログ回路特性改善のための電源発生回路等として有用である。
【００６６】
また、ＤＲＡＭ等の揮発性半導体記憶装置、液晶装置、携帯機器の電源回路等の用途にも応用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る昇圧回路の構成例を示す回路図である。
【図２】本発明に係る昇圧回路の他の構成例を示す回路図である。
【図３】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図４】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図５】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図６】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図７】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図８】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図９】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図１０】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図１１】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図１２】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図１３】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図１４】本発明に係る昇圧回路の更に他の構成例を示す回路図である。
【図１５】本発明に係る昇圧回路におけるレイアウト構成例を示す平面図である。
【図１６】本発明に係る昇圧回路における他のレイアウト構成例を示す平面図である。
【図１７】本発明に係る昇圧回路における更に他のレイアウト構成例を示す平面図である。
【図１８】本発明に係る昇圧回路における更に他のレイアウト構成例を示す平面図である。
【図１９】本発明に係る昇圧回路における更に他のレイアウト構成例を示す平面図である。
【図２０】本発明に係る昇圧回路における更に他のレイアウト構成例を示す平面図である。
【図２１】本発明に係る昇圧回路における更に他のレイアウト構成例を示す平面図である。
【図２２】本発明に係る昇圧回路における更に他のレイアウト構成例を示す平面図である。
【図２３】本発明に係る昇圧回路における更に他のレイアウト構成例を示す平面図である。
【図２４】本発明に係る昇圧回路における更に他のレイアウト構成例を示す平面図である。
【図２５】従来の昇圧回路の例を示す回路図である。
【図２６】図２５の昇圧回路における２相クロック信号の波形図である。
【符号の説明】
【００６８】
１０１，２０１，３０１  昇圧回路
１０２〜１０７  昇圧セル
１０８，１０９  逆流防止回路
１１０〜１１６  昇圧セルの入出力端子
１１７〜１１９  低電圧出力アナログ比較回路
１２０，１２１  Ｎｃｈトランジスタ
１２２〜１２４  低電圧出力アナログ比較回路の出力端子
１２５  高電圧出力アナログ比較回路
１２６，１２７  Ｐｃｈトランジスタ
１２８  高電圧出力アナログ比較回路の出力端子
５０１  低電圧出力アナログ比較回路
５１１〜５１３  高電圧出力アナログ比較回路
６０１，６１１  昇圧回路
６０２〜６０７  昇圧セル
６０８，６０９  逆流防止回路
６１０，６１２  電荷転送トランジスタ（Ｎｃｈトランジスタ）
６１１，６１４  電荷転送トランジスタ（Ｐｃｈトランジスタ）
６１３  接続ノード
６２１，６２２  昇圧回路
７０１  昇圧回路
７０２〜７０７  昇圧セル
７０８，７０９  逆流防止回路
７１０  ダイオード接続トランジスタ
８０１  昇圧回路
８０２〜８０７  昇圧セル
８０８，８０９  逆流防止回路
８１０  電荷転送トランジスタ（Ｎｃｈトランジスタ）
８１１，８１３  Ｎｃｈトランジスタ
８１２  昇圧容量
８５１，８８１  昇圧回路
８５２〜８５７  昇圧セル
８５８，８５９  逆流防止回路
８６０  電荷転送トランジスタ（Ｎｃｈトランジスタ）
８６１，８６３  Ｎｃｈトランジスタ
８６２  Ｐｃｈトランジスタ
９０１  昇圧回路
９０２〜９０４  昇圧セル
９０５  逆流防止回路
９０６  電荷転送トランジスタ（Ｎｃｈトランジスタ）
９０７  Ｐウエル（ＰＷ）
９０８  Ｎウエル（ＮＴ）
９０９  ＰウエルとＮウエルとの間の寄生ダイオード
９１０  昇圧容量
９１１〜９１４  昇圧セルの入出力端子
ＣＬＫ１〜ＣＬＫ４  クロック信号
Ｔｔｒａｎｓ  電荷転送期間
Ｖｐｕｍｐ  出力端子電圧（昇圧電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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