(57)【要約】【課題】ＮＭＯＳのシリサイド組成をＰＭＯＳのシリサイド組成よりもシリコンリッチにしようとすると、フルシリサイド化の際にＮＭＯＳのポリシリコンに対するニッケルの供給を抑制する必要がある。【解決手段】実施形態に係る半導体装置の製造方法は、基板上にゲート絶縁膜を介してシリコン層を形成する工程と、シリコン層をパターニングしてＮＭＯＳのゲート電極（第１のゲート電極）およびＰＭＯＳのゲート電極（第２のゲート電極）を形成する工程と、シリコンからなる第１のゲート電極上に、選択的にシリコン酸化膜を形成する工程と、シリコン酸化膜を形成する工程よりも後に、第１および第２のゲート電極上に、被シリサイド化金属からなる第１の金属膜を形成する工程と、第１の金属膜を構成する被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように、第１の熱処理を行う工程と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを備える半導体装置を製造する方法であって、
基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、
前記シリコン層をパターニングすることにより、前記ＮＭＯＳトランジスタ用ゲート電極である第１のゲート電極および前記ＰＭＯＳトランジスタ用ゲート電極である第２のゲート電極を形成する工程と、
シリコンからなる前記第１のゲート電極上に、選択的にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を形成する工程よりも後に、前記第１および前記第２のゲート電極上に、被シリサイド化金属からなる第１の金属膜を形成する工程と、
前記第１の金属膜を構成する前記被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように、第１の熱処理を行う工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程よりも前に、前記第１のゲート電極に、前記シリコン酸化膜の形成を促進する不純物を導入する工程を更に含む半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記シリコン酸化膜の形成を促進する前記不純物は、Ａｓを含む半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記Ａｓは、前記第１のゲート電極中に３×１０１５ｃｍ−２以上含まれている半導体装置の製造方法。
【請求項５】
請求項２乃至４いずれかに記載の半導体装置の製造方法において、
前記シリコン酸化膜の形成を促進する前記不純物を導入する工程は、
前記第１および前記第２のゲート電極の双方に、前記不純物を注入する工程と、
前記第２のゲート電極のうち前記不純物が導入された領域を除去する工程と、を含む半導体装置の製造方法。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程よりも前に、前記第２のゲート電極に、前記シリコン酸化膜の形成を抑制する不純物を導入する工程を更に含む半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記シリコン酸化膜の形成を抑制する前記不純物は、Ｂを含む半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記Ｂは、前記第２のゲート電極中に７×１０１５ｃｍ−２以上含まれている半導体装置の製造方法。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置の製造方法において、
前記第１の熱処理を行う工程よりも後に、前記第１の金属膜を除去する工程と、
前記第１の金属膜を除去する工程よりも後に、前記第１および前記第２のゲート電極上に、前記被シリサイド化金属からなる第２の金属膜を形成する工程と、
前記第２の金属膜を構成する前記被シリサイド化金属のシリサイドである第２のシリサイドが形成されるように、第２の熱処理を行う工程と、を更に含み、
前記第１の熱処理を行う工程においては、前記第１および前記第２のゲート電極のうち前記第２のゲート電極にのみ、前記第１のシリサイドが形成され、
前記第２のシリサイドにおけるシリコンの前記被シリサイド化金属に対する組成比は、前記第１のシリサイドにおけるシリコンの前記被シリサイド化金属に対する組成比よりも高い半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程よりも前に、前記第１および前記第２のゲート電極上に存在する酸化膜を除去する工程と、
前記第１の金属膜を除去する工程と前記第２の金属膜を形成する工程との間に、前記第１および前記第２のゲート電極上に存在する酸化膜を除去する工程と、を更に含む半導体装置の製造方法。
【請求項１１】
請求項１乃至１０いずれかに記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程においては、酸化力を有する溶液による化学溶液処理、酸化性ガスを含むプラズマ処理、または酸化性ガスを含む熱処理により、前記シリコン酸化膜を形成する半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記酸化力を有する前記溶液は、硫酸と過酸化水素水との混合液、または塩酸と過酸化水素水との混合液の少なくとも１つからなる半導体装置の製造方法。
【請求項１３】
請求項１乃至１２いずれかに記載の半導体装置の製造方法において、
前記被シリサイド化金属は、Ｎｉである半導体装置の製造方法。
【請求項１４】
請求項１乃至１３いずれかに記載の半導体装置の製造方法において、
前記熱処理により、前記第２のゲート電極の前記ゲート絶縁膜に接している領域がＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２となり、且つ、前記第１のゲート電極の前記ゲート絶縁膜に接している領域がＮｉＳｉ２またはＮｉＳｉとなる半導体装置の製造方法。
【請求項１５】
請求項１乃至１４いずれかに記載の半導体装置の製造方法において、
前記ゲート絶縁膜の前記ゲート電極に接している領域は、Ｈｆ酸化物もしくはＨｆシリケート、または前記Ｈｆ酸化物の窒化物もしくは前記Ｈｆシリケートの窒化物である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、電界効果トランジスタ等のＭＩＳ（Metal-Insulator-Semiconductor）構造の素子を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＰＭＯＳおよびＮＭＯＳのトランジスタを適切に動作させるために、これらのトランジスタの閾値電圧制御が必要であり、そのためにＰＭＯＳおよびＮＭＯＳのゲート電極の仕事関数制御や組成制御を行う技術の検討が行なわれている。また、ゲート電極の空乏化防止のために金属電極を用いることが検討されており、この中でもこれまでに使用されてきた製造プロセスとの適合性からゲート電極をゲート絶縁膜界面までシリサイド化したフルシリサイド（ＦＵＳＩ：Fully Silicided）ゲート電極技術について数多くの検討が行なわれている。
【０００３】
特許文献１には、ゲート酸窒化膜（ＳｉＯＮ）に対してＰＭＯＳおよびＮＭＯＳ用のゲート電極を多結晶シリコンで形成し、ＰＭＯＳ用のゲート電極にボロン（Ｂ）、ＮＭＯＳ用のゲート電極にヒ素（Ａｓ）を不純物としてレジストマスクを用いてそれぞれに注入し、その後Ｎｉをゲート電極上に形成してフルシリサイド化を行う半導体装置の製造方法が記載されている。不純物をゲート酸窒化膜とＦＵＳＩゲート電極の界面に分布させることによって仕事関数の調整を行っている。
【０００４】
非特許文献１には、シリサイド相の組成や配向がシリサイド形成前のポリシリコンに予め注入した不純物に依存することが述べられている。
【０００５】
非特許文献２および３では、ＨｆＳｉＯＮに対してＦＵＳＩゲートのシリサイド相制御をＦＵＳＩ形成時のＮｉ膜厚を変化させることにより行って、ＰＭＯＳおよびＮＭＯＳにそれぞれ適したシリサイド相とすることによりＣＭＯＳの閾値電圧適正化を行っている。
【０００６】
非特許文献４および５は、予めＰＭＯＳ側のエッチバックを行ってＮｉリッチシリサイド形成時の体積膨張を抑制し、適切なシリサイド相とするフルシリサイド電極の形成を行うことを記載している。シリサイド相の組成制御はＮｉ形成量とポリシリコンの膜厚比で行なわれており、ゲート電極への不純物注入は行われていない。同文献において、ゲート絶縁膜には、ＨｆＳｉＯＮが使用されている。
【特許文献１】特開２００６−１００４３１号公報
【非特許文献１】ＩＥＥＥ  ２００５  "Ｐｈｙｓｉｃａｌ  Ｍｅｃｈａｎｉｓｍ  ｏｆ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ  Ｍｏｄｕｌａｔｉｏｎ  ｄｕｅ  ｔｏ  Ｉｍｐｕｒｉｔｙ  Ｐｉｌｅｕｐ  ａｔ  Ｎｉ−ＦＵＳＩ／ＳｉＯ（Ｎ）  Ｉｎｔｅｒｆａｃｅ"
【非特許文献２】ＩＥＤＭ  ２００４  "Ｄｕａｌ  Ｗｏｒｋｆｕｎｃｔｉｏｎ  Ｎｉ−Ｓｉｌｉｃｉｄｅ／ＨｆＳｉＯＮ  Ｇａｔｅ  Ｓｔａｃｋｓ  ｂｙ  Ｐｈａｓｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｆｕｌｌ−Ｓｉｌｉｃｉｄａｔｉｏｎ  （ＰＣ−ＦＵＳＩ）  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ４５ｎｍ−ｎｏｄｅ  ＬＳＴＰ  ａｎｄ  ＬＯＰ  Ｄｅｖｉｃｅｓ"
【非特許文献３】Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ２００５  "Ｈｉｇｈｌｙ  Ｒｅｌｉａｂｌｅ  ＨｆＳｉＯＮ  ＣＭＯＳＦＥＴ  ｗｉｔｈ  Ｐｈａｓｅ  Ｃｏｎｔｒｏｌｌｅｄ  ＮｉＳｉ  （ＮＦＥＴ）  ａｎｄ  Ｎｉ３Ｓｉ  （ＰＦＥＴ）  ＦＵＳＩ  Ｇａｔｅ  Ｅｌｅｃｔｒｏｄｅ"
【非特許文献４】Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ２００６  "Ｄｕａｌ  ｗｏｒｋ  ｆｕｎｃｔｉｏｎ  ｐｈａｓｅ  ｃｏｎｔｒｏｌｌｅｄ  Ｎｉ−ＦＵＳＩ  ＣＭＯＳ  （ＮｉＳｉ  ＮＭＯＳ，  Ｎｉ２Ｓｉ  ｏｒ  Ｎｉ３１Ｓｉ１２  ＰＭＯＳ）：Ｍａｎｉｆａｃｔｕｒａｂｉｌｉｔｙ，Ｒｅｌｉａｂｉｌｉｔｙ  &  Ｐｒｏｃｅｓｓ  Ｗｉｎｄｏｗ  Ｉｍｐｒｏｖｅｍｅｎｔ  ｂｙ  Ｓａｃｒｉｆｉｃｉａｌ  ＳｉＧｅ  ｃａｐ"
【非特許文献５】ＩＥＥＥ  ２００５  "ＣＭＯＳ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  Ｄｕａｌ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ  Ｐｈａｓｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｎｉ  ＦＵＳＩ  ｗｉｔｈ  Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｉｌｉｃｉｄａｔｉｏｎ  ｏｆ  ＮＭＯＳ  （ＮｉＳｉ）  ａｎｄ  ＰＭＯＳ  （Ｎｉ−ｒｉｃｈ  ｓｉｌｉｃｉｄｅ）  Ｇａｔｅｓ  ｏｎ  ＨｆＳｉＯＮ"
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＦＵＳＩゲート電極構造のＮＭＯＳおよびＰＭＯＳを形成する際に、ＮＭＯＳ用とＰＭＯＳ用のゲート電極をポリシリコンで形成し、それぞれのゲート電極に適切なシリサイド相を形成するためには工程が複雑になる。不純物注入によるフルシリサイド相の組成制御とＰＭＯＳ側のエッチバックを組み合わせた場合、注入の境界とエッチバックの境界が一致せず、ｎ／ｐゲート電極境界の形状や組成が不安定になる。こうした課題は、たとえばゲート絶縁膜にＨｆＳｉＯＮを用いた場合に特に顕著となる。
【課題を解決するための手段】
【０００８】
本発明による半導体装置の製造方法は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを備える半導体装置を製造する方法であって、基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、上記シリコン層をパターニングすることにより、上記ＮＭＯＳトランジスタ用ゲート電極である第１のゲート電極および上記ＰＭＯＳトランジスタ用ゲート電極である第２のゲート電極を形成する工程と、シリコンからなる上記第１のゲート電極上に、選択的にシリコン酸化膜を形成する工程と、上記シリコン酸化膜を形成する工程よりも後に、上記第１および上記第２のゲート電極上に、被シリサイド化金属からなる第１の金属膜を形成する工程と、上記第１の金属膜を構成する上記被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように、第１の熱処理を行う工程と、を含むことを特徴とする。
【０００９】
この製造方法においては、第１のゲート電極上に、選択的にシリコン酸化膜が形成される。このシリコン酸化膜により、第１の熱処理の際に、第１のゲート電極におけるシリサイド化反応が抑制される。これにより、ＮＭＯＳのシリコンに対するニッケルの供給を抑制する必要なしに、ＮＭＯＳのシリサイド組成をＰＭＯＳのシリサイド組成よりもシリコンリッチにすることが可能となる。
【発明の効果】
【００１０】
本発明によれば、ＮＭＯＳおよびＰＭＯＳの各々に適したシリサイド組成を容易に得ることが可能な半導体装置の製造方法が実現される。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１２】
本発明の一実施形態に係る半導体装置の製造方法は、概括すると、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを備える半導体装置を製造する方法であって、下記工程（ａ）〜（ｅ）を含む。
（ａ）基板上に、ゲート絶縁膜を介してシリコン層を形成する工程
（ｂ）シリコン層をパターニングすることにより、ＮＭＯＳトランジスタ用ゲート電極である第１のゲート電極およびＰＭＯＳトランジスタ用ゲート電極である第２のゲート電極を形成する工程
（ｃ）シリコンからなる第１のゲート電極上に、選択的にシリコン酸化膜を形成する工程
（ｄ）シリコン酸化膜を形成する工程よりも後に、第１および第２のゲート電極上に、被シリサイド化金属からなる第１の金属膜を形成する工程
（ｅ）第１の金属膜を構成する被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように、第１の熱処理を行う工程
【００１３】
シリコン酸化膜を形成する工程よりも前に、第１のゲート電極に、シリコン酸化膜の形成を促進する不純物を導入する工程が実行されることが好ましい。当該不純物は、好ましくはＡｓである。Ａｓは、第１のゲート電極中に３×１０１５ｃｍ−２以上含まれていることが好ましい。
【００１４】
また、シリコン酸化膜を形成する工程よりも前に、第２のゲート電極に、シリコン酸化膜の形成を抑制する不純物を導入する工程が実行されることが好ましい。当該不純物は、好ましくはＢである。Ｂは、第２のゲート電極中に７×１０１５ｃｍ−２以上含まれていることが好ましい。
【００１５】
例えば、ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏ＝３：１：１の比率で混合し約７０℃に加熱された塩酸−過酸化水素水溶液（ＨＰＭ）を用いてケミカル酸化膜を形成する場合、各種不純物が注入された多結晶シリコンのシリサイド化反応は表１のようになることを本発明者らは見出した。
【表１】
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【００１６】
すなわち、非ドープもしくはＢドープの場合にはシリサイド化反応が進行し、ＡｓもしくはＰドープの場合にはシリサイド化反応が進行しない。これは、ＡｓもしくはＰドープ多結晶シリコン上のケミカル酸化膜がシリサイド化を阻害できる程度に緻密もしくは厚く、非ドープもしくはＢドープの場合にはシリサイド化が進行するほど低密度もしくは薄いためである。また、ＡｓとＰを比較した場合、より低ドーズでもシリサイド化を抑制できるのはＡｓであった。以上の結果から、シリサイド化抑制のために注入する不純物はプロセスマージンを考慮してＡｓが最適であると考えられる。
【００１７】
また、Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１の比率で混合し約１００℃に加熱された硫酸−過酸化水素水混合液（ＳＰＭ）を用いてケミカル酸化膜を形成した場合は、非ドープ、Ａｓ、Ｐドープの場合にシリサイド化が進行しなかったが、Ｂドープの場合のみシリサイド化が進行することも見出した。したがって、硫酸過水を用いる場合には、シリサイド化を進行させるＰＭＯＳ側に不純物としてＢを注入し、シリサイド化を阻害させるＮＭＯＳ側への不純物注入は必要ないと考えられる。
【００１８】
上記の結果を組み合わせることによって、すなわちＮＭＯＳ側にＡｓを、ＰＭＯＳ側にＢを注入することで、シリサイド化反応の阻害と進行のマージンを広げることが可能であることは言うまでもない。
【００１９】
本実施形態においては、第１のゲート電極上に、選択的にシリコン酸化膜が形成される。このシリコン酸化膜により、第１の熱処理の際に、第１のゲート電極におけるシリサイド化反応が抑制される。これにより、ＮＭＯＳのシリコンに対するニッケルの供給を抑制する必要なしに、ＮＭＯＳのシリサイド組成をＰＭＯＳのシリサイド組成よりもシリコンリッチにすることができる。すなわち、ＮＭＯＳのシリサイドにおけるシリコンの被シリサイド化金属に対する組成比を、ＰＭＯＳのシリサイドにおけるシリコンの被シリサイド化金属に対する組成比よりも高くすることができる。例えば、ＮｉＳｉ２の場合、シリコンの被シリサイド化金属に対する組成比は、２である。また、Ｎｉ３Ｓｉの場合、シリコンの被シリサイド化金属に対する組成比は、１／３である。よって、本実施形態によれば、ＮＭＯＳおよびＰＭＯＳの各々に適したシリサイド組成を容易に得ることが可能な半導体装置の製造方法が実現される。
【００２０】
以下、本発明の実施例を説明する。各実施例においては、シリコン層として多結晶シリコンを、ゲート絶縁膜として１．５ｎｍのベース酸化膜上に形成されたＨｆＳｉＯＮ膜を、フルシリサイド電極を形成するための金属（被シリサイド化金属）としてＮｉを用いた。シリコン層としては、このほかに非晶質シリコンを用いてもよい。ゲート絶縁膜としてはＨｆＯ２、ＨｆＯＮ、ＨｆＬａＯＮ等のＨｆを含む高誘電率ゲート絶縁膜を用いてもよい。具体的には、ゲート絶縁膜の少なくともゲート電極に接している領域が、Ｈｆ酸化物もしくはＨｆシリケート、またはＨｆ酸化物の窒化物もしくはＨｆシリケートの窒化物であってもよい。また、フルシリサイド電極を形成するための金属としては、ＰｔまたはＰｄ等を用いてもよい。
【実施例１】
【００２１】
Ｓｉ基板１上に高誘電率ゲート絶縁膜のベースとなる酸化膜を熱酸化法で１．０ｎｍの膜厚で形成し、その後ＣＶＤ法により２．０ｎｍのＨｆＳｉＯ膜を形成する。形成されたＨｆＳｉＯ膜をプラズマ窒化法により窒化してＨｆＳｉＯＮゲート絶縁膜２を形成する（図１（ａ））。図１（ａ）等においては、左側にＮＭＯＳが形成される領域を示し、右側にＰＭＯＳが形成される領域を示している。
【００２２】
次に、ゲート絶縁膜２上に多結晶シリコン層３を１００ｎｍの厚さで堆積し、リソグラフィ工程を用いてＮＭＯＳ側のゲート電極になる領域にのみ、Ａｓを１０ｋｅＶ、６×１０１５ｃｍ−２という条件で注入する（図１（ｂ））。すなわち、ＰＭＯＳ側をレジスト１０で覆った状態で、Ａｓのイオン注入を行う。これにより、ＮＭＯＳ側に、Ａｓ注入シリコン層２０が形成される。
【００２３】
さらに、ゲート加工用のハードマスク４として５０ｎｍの窒化膜を形成し、レジストによるリソグラフィ工程を経てハードマスクを加工した後、ハードマスク４を用いて多結晶シリコン層３とゲート絶縁膜２をエッチング加工する（図１（ｃ））。
【００２４】
８ｎｍの酸化膜オフセットスペーサ形成後、エクステンション・ポケット注入を行い活性化し、引き続いて４０ｎｍの酸化膜サイドウォール５を形成した後にソース・ドレイン領域形成のためのイオン注入を行い再び１０００℃以上のスパイクアニールにより活性化を行う。これらの活性化熱処理により、ＮＭＯＳシリコン層に注入されたＡｓもゲート電極全体に拡散する。ここで述べた活性化処理とは一般に９００℃以上の熱処理でシリコン中に注入された不純物をドナーやアクセプタとして機能させるための処理を言う。ソース・ドレイン領域６の自然酸化膜除去プロセスを経た後に、８ｎｍのＮｉをスパッタ法にて成膜し、熱処理を施すことにより、ソース・ドレイン領域６に約２０ｎｍの膜厚のＮｉシリサイド７を形成する。この時、ゲートの多結晶シリコンは窒化膜ハードマスク４で被覆されているため、シリサイドは形成されない（図２（ａ））。
【００２５】
次に、３００ｎｍ以上の酸化膜からなる層間膜８で全体を被覆しＣＭＰで平坦化し、さらに必要に応じて全面エッチバックを施すことにより、ソース・ドレイン領域６を層間膜８で被覆した状態でゲートの多結晶シリコンの上部を露出させる。この時ハードマスクとして用いた窒化膜４もＣＭＰ工程もしくは全面エッチバック工程で除去する（図２（ｂ）)。
【００２６】
次に、リソグラフィ工程によりＮＭＯＳ側のみをレジスト１０で被覆して、ＰＭＯＳ側の多結晶シリコン３を酸化膜に対して選択的にエッチングする。エッチング深さは、ＮＭＯＳ、ＰＭＯ双方のゲート電極がフルシリサイド化された後の高さがほぼ同じになるように設計することが望ましい。本実施例では、ＰＭＯＳ側をＮｉ３１Ｓｉ１２相に、ＮＭＯＳ側をＮｉＳｉ２相に形成するため、エッチバック深さは多結晶シリコン層の高さの約半分である５０ｎｍとした （図３（ａ））。
【００２７】
レジスト１０を除去した後、ＮＦ３／ＮＨ３ガスを用いたドライエッチングもしくは希フッ酸を用いたウェットエッチングを短時間施すことにより、一旦多結晶シリコン表面上から自然酸化膜を除去する。引き続いて表面酸化膜形成工程を実施し、Ａｓを注入したＮＭＯＳ側のシリコン層上でシリサイド反応を抑止し、かつ、Ａｓが存在しないＰＭＯＳ側のシリコン層上でシリサイド反応を抑止しないようにシリコン酸化膜１３を形成する。本実施例では、ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏ＝３：１：１の比率で混合し約７０℃に加熱された塩酸−過酸化水素水溶液に５分間浸すことで、ケミカル酸化膜を形成した（図３（ｂ））。
【００２８】
流水で洗浄した後、フルシリサイド金属としてＮｉを室温で８０ｎｍ形成する。８０ｎｍのＮｉは、５０ｎｍの多結晶シリコンと全量反応するとＮｉ／Ｓｉが約３／１のＮｉシリサイドが形成される量に相当する。引き続いてゲート多結晶シリコンをフルシリサイド化させるための熱処理を施し、その後余剰の未反応Ｎｉを硫酸−過酸化水素水溶液でエッチング除去する（図３（ｃ））。熱処理条件としては、４００℃、Ｎ２中、５分を用いた。
【００２９】
ＮＭＯＳ側は注入Ａｓによって比較的厚いケミカル酸化膜が形成されるため、シリサイド化反応が完全に抑止され、多結晶シリコンは未反応のままである。一方ＰＭＯＳ側は８０ｎｍのＮｉと非ドープの多結晶シリコンがほぼ全量反応して、Ｎｉ／Ｓｉ組成比が約３であるＮｉフルシリサイドが得られ、Ｘ線回折によりこのシリサイド相はＮｉ３１Ｓｉ１２であることが確認された。このシリサイド反応により得られたフルシリサイドゲート電極１２は、多結晶シリコンに比べて体積が約２倍に膨張するため、電極高さが約１００ｎｍとなり、ＮＭＯＳ側と同等の高さに戻る。
【００３０】
ＰＭＯＳ多結晶シリコンの選択エッチバック無しの場合は、ゲート直上以外の周辺領域のＮｉが反応に寄与する（図５（i））ため、２倍に膨張したフルシリサイド電極の上面が未反応Ｎｉによって抑えられ、横方向にも膨張しようとするためサイドウォールを押し広げ素子を破壊してしまう（図５（iii））が、選択エッチバックによって形成された下に凹む形状が形成される場合（図５（ii））は、出来上がりのシリサイド体積は反応前のＮｉと多結晶シリコンの体積の和よりも小さいため、消費されたＮｉのスペースで体積膨張分が吸収され、体積膨張に伴う応力増大が無く、素子が破壊されることを防ぐことが出来る（図５（iv））。
【００３１】
引き続いて、ＮＦ３／ＮＨ３ガスを用いたドライエッチングもしくは希フッ酸を用いたウェットエッチングにより、再度ＮＭＯＳ多結晶シリコン上およびＰＭＯＳフルシリサイドゲート電極上の酸化層を除去する。今回はＮＭＯＳ、ＰＭＯＳ双方に対して、そのままＴｉ膜１５を５ｎｍ形成した後、連続してＮｉ膜１４を３０ｎｍ形成する(図４（ａ））。
【００３２】
３０ｎｍのＮｉ膜１４は、１００ｎｍの多結晶シリコンと全量反応するとＮｉ／Ｓｉが約１／２のＮｉシリサイドが形成される量に相当し、Ｔｉ膜１５はＳｉ中へのＮｉの供給を抑制するバリア層として機能する。この構造に対して４５０℃、Ｎ２中、５分の熱処理を行い、余剰の未反応Ｎｉを硫酸−過酸化水素水溶液でエッチング除去する（図４（ｂ））。
【００３３】
この工程では、ＮＭＯＳ側のシリコン層上からは既に酸化膜が除去されているため、ＮＭＯＳ側のシリサイド化反応が進行する。ＮｉとＳｉの間に挿入されたＴｉ膜１５は、Ｎｉがシリコン中に拡散する際拡散バリアとして機能するため、Ｓｉ中へのＮｉの供給が抑制され、通常では形成されないはずのＮｉＳｉ２が４５０℃という低温で形成できる。一方、ＰＭＯＳ側もシリサイド化反応が進行可能な状態にあるが、図４（ｂ）の時点でこの温度領域で取りうる最も安定な組成が既に形成されており、これ以上のＮｉとの反応は起こらない。結果として、ＮＭＯＳ側にはＮｉＳｉ２相のフルシリサイド電極１６、ＰＭＯＳ側にはＮｉ３１Ｓｉ１２相のフルシリサイド電極１２が形成できる。
【００３４】
本実施例ではシリコン酸化膜１３の形成のために、塩酸＋過酸化水素水溶液によるケミカル酸化膜を用いた。これは、このケミカル酸化膜に未結合手が多く含まれ、それほど強固ではなく、厚さが１ｎｍ程度と薄い場合にはシリコン酸化膜１３を通してシリサイド化反応が進行することが期待できるためである。Ａｓ注入を行ったＮＭＯＳ側は、Ａｓの影響で膜厚が厚く形成され、膜自身が強固でなくても十分反応が抑制される。このような膜質であれば、異なる薬液によるケミカル酸化膜や、室温での酸素プラズマ処理など、その他の酸化膜形成法を用いても良い。ただし、ＰＭＯＳ側のシリコン層上に形成されるシリコン酸化膜が厚すぎたり、膜自身が強固な膜である場合にはＰＭＯＳ側もシリサイド化反応が進行せず、逆にＮＭＯＳ上のシリコン酸化膜１３厚が薄すぎたり、あまりにも低密度な膜質であるとＮＭＯＳ上でもシリサイド化が進行してしまうため、最適な成膜条件の探索が必要である。
【００３５】
また本実施例ではＡｓ注入量を６×１０１５ｃｍ−２としたが、シリコン酸化膜１３の形成促進効果は注入量に依存し、注入量が少ないと効果が低減する。非ドープのシリコン上に形成されるシリコン酸化膜との差を十分確保するためには注入量を３×１０１５ｃｍ−２以上に設定することが望ましい。
【００３６】
上記のような組成制御をすることによって、ＮＭＯＳ／ＰＭＯＳそれぞれのフルシリサイドゲート電極の実効仕事関数は４．４ｅＶ／４．８ｅＶとなり、通常のＮｉＳｉ電極（実効仕事関数４．５ｅＶ）を用いた場合よりＮＭＯＳで約０．１Ｖ、ＰＭＯＳで約０．３Ｖの閾値電圧低減を実現できる。
【００３７】
本実施例の利点は、ＮＭＯＳ／ＰＭＯＳの多結晶シリコン露出工程を同時に行うことが出来るため、片方ずつ露出工程を行ってＮＭＯＳ／ＰＭＯＳを順次シリサイド化する場合に比べて工程を簡略化できる点である。フルシリサイド電極を形成するために必要なリソグラフィ工程は、多結晶シリコン形成直後のＡｓ注入工程と、ＰＭＯＳゲートシリコンの選択エッチバック工程の２工程のみであり、多結晶シリコン形成直後のＮＭＯＳおよびＰＭＯＳそれぞれへのゲート不純物注入が必要な通常の多結晶シリコンゲート電極による工程フローに対しても、露光回数は増加しない。
【実施例２】
【００３８】
本実施例は、実施例１で説明した工程フローに対し、不純物の注入をゲート絶縁膜上の多結晶シリコン層を堆積した後ではなく、ゲートの多結晶シリコンの上部を露出させた後にリソグラフィ工程無しで行っている点で異なる。以下に図６〜図９を用いてフローを説明する。
【００３９】
ゲート絶縁膜２と多結晶シリコン層３を形成した後、シリコン層３への不純物注入を行わずにゲート加工用の窒化膜ハードマスク４を形成する（図６（ａ））。この後からゲートの多結晶シリコンの上部を露出させる工程まで（図６（ｂ））は実施例１と同じ工程をたどる。
【００４０】
次に、リソグラフィ工程を用いずにＮＭＯＳおよびＰＭＯＳ双方のゲートシリコン層にシリコン酸化膜形成促進用の不純物を注入する。本実施例では、実施例１と同じくＡｓを用い、２ｋｅＶ、４×１０１５ｃｍ−２という条件で注入した。この注入条件では、注入不純物を拡散させるような熱処理が無い限り、Ａｓの大部分はシリコン層の表面から３０ｎｍ以内に存在している（図７（ａ））。注入エネルギーを実施例１の場合より低くしているのは、Ａｓによるシリコン酸化膜形成促進効果を発現させるには、表面側のみに高濃度のＡｓが存在すればよく、拡散熱処理を行わない場合はむしろ浅い注入が望ましいため、さらに既に形成済みのソース・ドレイン部分に対する注入の影響を避けるため、である。
【００４１】
引き続いて実施例１と同様に、リソグラフィを用いてＰＭＯＳ側のみ５０ｎｍだけ多結晶シリコン３の選択エッチバックを行った（図７（ｂ））。この結果、選択エッチバックを行わなかったＮＭＯＳ側には、Ａｓが不純物として残留し、選択エッチバックされたＰＭＯＳ側はＡｓ注入領域がエッチバックされてしまうため非ドープに近い状態になる。つまり、ＰＭＯＳ用ゲート電極のうちＡｓが導入された領域が除去される。ただし、この工程においては、ＰＭＯＳ用ゲート電極に導入された不純物が完全に除去される必要はなく、ＮＭＯＳとの作り分けのためのシリコン酸化膜が形成されない程度に当該不純物が除去されればよい。
【００４２】
レジストを除去した後、ＮＦ３／ＮＨ３ガスを用いたドライエッチングもしくは希フッ酸を用いたウェットエッチングを短時間施すことにより、一旦多結晶シリコン表面上から自然酸化膜を除去する。引き続いて表面酸化膜形成工程を実施し、Ａｓを注入したＮＭＯＳ側のシリコン層上でシリサイド反応を抑止し、かつ、Ａｓが存在しないＰＭＯＳ側のシリコン層上でシリサイド反応を抑止しないように表面酸化層を形成する。本実施例では、ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏ＝３：１：１の比率で混合し約７０℃に加熱された塩酸−過酸化水素水溶液に５分間浸すことで、ケミカル酸化膜を形成した。本実施例ではＡｓ注入後の熱処理工程がないが、Ａｓのシリコン酸化膜形成促進効果には影響はない(図８（ａ））。
【００４３】
以降の工程は、実施例１と同様の工程を適用する（図８（ｂ）〜図９（ｂ））ことで、実施例１と同様にＮＭＯＳ側にはＮｉＳｉ２相のフルシリサイド電極１６、ＰＭＯＳ側にはＮｉ３１Ｓｉ１２相のフルシリサイド電極１２が形成できる。
【００４４】
本実施例では注入不純物であるＡｓが熱処理工程を経てはいないが、Ａｓの表面酸化膜形成工程は活性化処理等の熱処理の有無によらず変わらないことを確認しており、実施例１と同様のケミカル酸化膜をＮＭＯＳ、ＰＭＯＳ双方に形成することが可能である。
【００４５】
本実施例で説明した発明の利点は、ＮＭＯＳ／ＰＭＯＳのＮｉシリサイド組成を作り分ける際に、不純物の注入状態とゲートシリコン層の厚さの両方を、１回のリソグラフィ工程で作り分けられ工程数が削減できる点にある。さらに、多結晶シリコンゲート電極加工の際に、ＮＭＯＳ、ＰＭＯＳ双方が非ドープ状態であるため、ゲート加工形状のＮＭＯＳ／ＰＭＯＳ間差がなく加工が容易になる。
【００４６】
また、実施例１のように不純物の注入工程と、ＰＭＯＳゲートシリコンの選択エッチバックを別々のリソグラフィ工程で行うと、ＮＭＯＳ／ＰＭＯＳのゲートが連続している部分の境界では、「不純物の有無の境界」と「ゲートシリコン高さの境界」の２つの境界が散在し、それぞれの位置関係によってフルシリサイド化後の境界部分のゲート形状が変化してしまう（図１０（ａ）および図１０（ｂ））ため、その形状を制御する必要が生じる。これに対し本実施例では、「不純物の有無の境界」と「ゲートシリコン高さの境界」が同じであるので、フルシリサイド後の境界部分のゲート形状は一定であり、高さの段差もほとんど生じない(図１０（ｃ））というメリットを有する。
【実施例３】
【００４７】
本実施例では、シリコン層上のシリコン酸化膜形成を抑制する注入不純物元素としてＰＭＯＳ側にＢを注入する点で、上記実施例と異なる。以下に図１１〜図１４を用いてフローを説明する。
【００４８】
実施例１と同様のＨｆＳｉＯＮゲート絶縁膜２を形成した後、ゲート絶縁膜２上に多結晶シリコン層３を１００ｎｍの厚さで堆積し、リソグラフィ工程を用いてＰＭＯＳ側のゲート電極になる領域にのみ、Ｂを１ｋｅＶ、１×１０１6ｃｍ−２という条件で注入する。これにより、ＰＭＯＳ側に、Ｂ注入シリコン層３０が形成される。さらにゲート加工用のハードマスク４として５０ｎｍの窒化膜を形成する（図１１（ａ））。
【００４９】
多結晶シリコン層とゲート絶縁膜のエッチング加工からＰＭＯＳ側の多結晶シリコンの選択エッチングまでの工程は、実施例１と同様なので説明を省略する（図１１（ｂ）〜図１２（ｂ））。レジストを除去した後、ＮＦ３／ＮＨ３ガスを用いたドライエッチングもしくは希フッ酸を用いたウェットエッチングを短時間施すことにより、一旦多結晶シリコン表面上から自然酸化膜を除去する。引き続いて表面酸化膜形成工程を実施し、Ｂを注入したＰＭＯＳ側のシリコン層上でシリサイド反応を進め、かつ、Ｂが存在しないＮＭＯＳ側のシリコン層上でシリサイド反応を抑止するようにシリコン酸化膜１３を形成する。本実施例では、Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１の比率で混合し約１００℃に加熱された硫酸−過酸化水素水混合液に５分間浸すことで、ケミカル酸化膜を形成した (図１３（ａ））。
【００５０】
流水で洗浄した後、Ｎｉ成膜から余剰の未反応Ｎｉ除去までは再び実施例１を同じ工程である。この時、ＮＭＯＳ側は硫酸過水が形成するケミカル酸化膜が比較的密度が高い膜であるため、非ドープでも多結晶シリコンは未反応のままであるのに対し、ＰＭＯＳ側は注入Ｂによってケミカル酸化膜の密度が低く、シリサイド化反応が進行する。その結果、実施例１と同様に、ＰＭＯＳ側は８０ｎｍのＮｉと非ドープの多結晶シリコンがほぼ全量反応して、Ｎｉ／Ｓｉ組成比が約３であるＮｉフルシリサイドが得られ、Ｘ線回折によりこのシリサイド相はＮｉ３１Ｓｉ１２であることが確認された。このシリサイド反応により得られたフルシリサイドゲート電極は、多結晶シリコンに比べて体積が約２倍に膨張するため、電極高さが約１００ｎｍとなり、ＮＭＯＳ側と同等の高さに戻る（図１３（ｂ））。
【００５１】
その後は再び実施例１と同様の手順で、ＮＭＯＳ側の多結晶シリコンにＮｉＳｉ２を形成する(図１４（ａ）および図１４（ｂ））。
【００５２】
上記のような組成制御をすることによって、ＮＭＯＳ／ＰＭＯＳそれぞれのフルシリサイドゲート電極の実効仕事関数は４．４ｅＶ／４．８ｅＶとなり、通常のＮｉＳｉ電極（実効仕事関数４．５ｅＶ）を用いた場合よりＮＭＯＳで約０．１Ｖ、ＰＭＯＳで約０．３Ｖの閾値電圧低減を実現できる。
【００５３】
本実施例で説明した発明の利点は、ＮＭＯＳ／ＰＭＯＳの多結晶シリコン露出工程を同時に行うことが出来るため、片方ずつ露出工程を行ってＮＭＯＳ／ＰＭＯＳを順次シリサイド化する場合に比べて工程を簡略化できる点である。
【００５４】
本実施例のB注入量は１×１０１6ｃｍ−２としたが、シリコン酸化膜の形成を抑制する効果を得るためには、注入量は７×１０１５ｃｍ−２以上が望ましい。
【００５５】
本実施例のようにシリコン層上のシリコン酸化膜形成を抑制する注入不純物元素としてＰＭＯＳ側にＢを注入した上で、実施例1，２に示したような、ＮＭＯＳ側へのＡｓ注入を組み合わせ、化学酸化膜形成方法としてＨ２ＳＯ４：Ｈ２Ｏ２＝４：１の比率で混合し約１００℃に加熱された硫酸−過酸化水素水混合液を用いることも可能である。硫酸−過酸化水素水混合液を用いることで、ＰＭＯＳ側のシリコン酸化膜形成を抑制しつつ、ＮＭＯＳ側は塩酸−過酸化水素水混合液の場合よりも厚い膜厚のシリコン酸化膜を形成できるため、シリサイド化の進行と抑制の間のマージンを広げることが出来る。
【実施例４】
【００５６】
本実施例は、ＰＭＯＳ側のシリコンを選択的にエッチングする工程を経ずにシリコン酸化膜１３を形成する点で、上記実施例と異なる。図２（ｂ）までの工程は、実施例１と同様である。続いて、実施例１と同様にして、シリコン酸化膜１３を形成する（図１５）。その後の工程は、図３（ｃ）〜図４（ｂ）で説明したとおりである。
【００５７】
以上、上述した各実施例においては、不純物注入した多結晶シリコン表面にシリコン酸化膜を形成する方法は、上記のような酸化力のある溶液によって処理を行うことで得られるケミカル酸化膜を用いたが、酸化性ガス雰囲気中でのプラズマ処理や熱処理によっても可能である。その場合、装置構成やガス種、プラズマ源によってＮＭＯＳ／ＰＭＯＳそれぞれのシリコン層上に形成できるシリコン酸化膜の膜厚や密度が変化するため、最適な条件を見出すことが重要である。
【００５８】
また、本発明に用いるフルシリサイド金属はＮｉが望ましい。これはＮｉシリサイドにはＮｉ：Ｓｉ＝３：１（Ｎｉ３Ｓｉ）からＮｉ：Ｓｉ＝１：２（ＮｉＳｉ２）まで、幅広い組成の化合物を形成できることが知られており、フルシリサイド電極中のＳｉ組成比で実行仕事関数を制御する場合に、仕事関数の制御幅を広く取ることが可能なためである。また、ＮｉやＰｔ、Ｐｄなどの金属は、シリサイドを形成する際にシリコンが拡散せず金属がシリコン層中に拡散するため形成されたシリサイド中にボイドなどの欠陥が形成されにくい利点もある。
【００５９】
また、上述した実施例ではＰＭＯＳ側にＮｉ３１Ｓｉ１２を、ＮＭＯＳ側にＮｉＳｉ２を用いたが、ＰＭＯＳ側にＮｉ３Ｓｉを用いたり、ＮＭＯＳ側にＮｉＳｉを用いてもよい。これらの組成のシリサイドは、堆積するＮｉ膜厚やシリサイド化温度を適当な値に設定することにより容易に作り分けることが可能である。
【００６０】
さらに、上述した実施例で用いたＮｉＳｉ２形成方法はＴｉ層を挿入する方法であったが、ＮｉのＳｉ中への拡散を阻害する層を形成する方法であれば他の方法を用いても良い。例えば、ケミカル酸化膜層を用いる方法やＮｉＺｒ層を挿入する方法、Ｎｉ−Ｅｒ合金を成膜する方法等が知られており、いずれもシリサイド化反応に寄与するＮｉの供給速度を抑制することでＮｉＳｉ２を得る。
【００６１】
また、上述した実施例ではゲート絶縁膜としてＨｆＳｉＯＮを用いたが、これ以外の材料を用いてもよい。
【図面の簡単な説明】
【００６２】
【図１】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の第１実施例を示す工程図である。
【図２】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施例を示す工程図である。
【図３】（ａ）〜（ｃ）は、本発明による半導体装置の製造方法の第１実施例を示す工程図である。
【図４】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施例を示す工程図である。
【図５】ＰＭＯＳ側多結晶シリコンの選択エッチバックの効果を説明するための図である。
【図６】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施例を示す工程図である。
【図７】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施例を示す工程図である。
【図８】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施例を示す工程図である。
【図９】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施例を示す工程図である。
【図１０】（ａ）〜（ｃ）は、実施例および従来例のＮＭＯＳ／ＰＭＯＳゲート電極の接合境界の形状を示す図である。
【図１１】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第３実施例を示す工程図である。
【図１２】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第３実施例を示す工程図である。
【図１３】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第３実施例を示す工程図である。
【図１４】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第３実施例を示す工程図である。
【図１５】本発明による半導体装置の製造方法の第４実施例を示す工程図である。
【符号の説明】
【００６３】
１      Ｓｉ基板
２      ゲート絶縁膜
３      多結晶シリコン層
４      ハードマスク
５      サイドウォール
６      ソース・ドレイン領域
７      Ｎｉシリサイド
８      層間膜
１０      レジスト
１２    フルシリサイドゲート電極
１３      シリコン酸化膜
１４      Ｎｉ膜
１５    Ｔｉ膜
１６      フルシリサイド電極
２０      Ａｓ注入シリコン層
３０    Ｂ注入シリコン層
【図１】
2008227277.tif 000004
【図２】
2008227277.tif 000005
【図３】
2008227277.tif 000006
【図４】
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【図５】
2008227277.tif 000008
【図６】
2008227277.tif 000009
【図７】
2008227277.tif 000010
【図８】
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【図９】
2008227277.tif 000012
【図１０】
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【図１１】
2008227277.tif 000014
【図１２】
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【図１３】
2008227277.tif 000016
【図１４】
2008227277.tif 000017
【図１５】
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