(57)【要約】【課題】パイプライン型アナログ／デジタル変換器のパイプラインステージの消費電力およびサイズを低減する。【解決手段】キャパシタを用いた電荷移動により、アナログ信号をデジタル信号に変換するパイプラインステージにおいて、電荷蓄積用の容量素子（Ｃｓｐａ，Ｃｓｎａ）の容量値とフィードバック用の容量素子（Ｃｆｐａ，Ｃｆｎａ）の容量値を、１：２に設定し、アナログ入力信号（Ｖｉｐ，Ｖｉｎ）の差分値と参照電圧（Ｖｒｅｆｐ，Ｖｒｅｆｎ）の差分値に応じて、増幅期間における電荷蓄積用容量素子のアンプ（ＯＰ）に対する接続態様を切換える。【選択図】図１
2008017217.tif 000002
【特許請求の範囲】
【請求項１】
与えられた入力信号と参照電圧との比較に基づいて出力信号を生成するパイプライン型アナログ／デジタル変換回路であって、前記入力信号と前記出力信号とは、以下の関係を満たし、
Ｖｏｐ−Ｖｏｎ＝２・［（Ｖｉｐ−Ｖｉｎ）＋Ｓ・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２］、
（１）Ｖｉｐ−Ｖｉｎ＜−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４のとき、Ｓ＝１、
（２）−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４≦Ｖｉｐ−Ｖｉｎ＜（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４のとき、Ｓ＝０、
（３）（−Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４≦Ｖｉｐ−Ｖｉｎのとき、Ｓ＝−１、
ただし、ＶｏｐおよびＶｏｎは、前記出力信号を構成する第１および第２の出力信号であり、ＶｉｐおよびＶｉｎは、前記入力信号を構成する第１および第２の入力信号であり、ＶｒｅｆｐおよびＶｒｅｆｎは、前記参照電圧を構成する第１および第２の参照電圧であって、前記パイプライン型アナログ／デジタル変換回路は、
第１および第２の入力ノードと、前記第１および第２の出力信号をそれぞれ生成する第１および第２の出力ノードとを有する増幅器と、
第１、第２、第３、第４の容量素子と、
前記入力信号をサンプリングするサンプル期間を規定する第１のクロック信号に従って、前記第１および第２の容量素子の各々の第１および第２の電極に前記第１および第２の参照電圧を伝達するとともに、前記第３および第４の容量素子各々の第１および第２の電極に前記第１および第２の入力信号を伝達する第１のスイッチ回路、
前記増幅器の増幅期間を規定する第２のクロック信号に応答して、前記第３の容量素子の前記第１および第２の電極をそれぞれ前記増幅器の第１の出力および第１の入力に結合し、かつ前記第４の容量素子の前記第１および第２の電極を前記増幅器の第２の入力および第２の出力にそれぞれ結合する第２のスイッチ回路と、
前記第１および第２の入力信号の差分値と前記第１および第２の参照電圧の差分値の大小関係に応じて接続態様を切換えて前記第１および第２の容量素子を前記増幅器の第１および第２の入力の間に接続するスイッチ制御回路を備え、前記スイッチ制御回路は、前記関係を満たすように、前記第１および第２の容量素子各々の第１および第２の電極と前記増幅器の第１および第２の入力ノードの接続を切換える、パイプライン型アナログ／デジタル変換回路。
【請求項２】
前記第１および第２の容量素子の容量値は、前記第３および第４の容量素子の容量値の、１／２倍であり、
前記スイッチ制御回路は、
前記関係（１）のとき、前記第１の容量素子の第１電極と前記第２の容量素子の第２電極とを接続し、前記第１の容量素子の第２電極および前記第２の容量素子の第１電極を前記増幅器の第１および第２の入力ノードに結合し、
前記関係（２）のとき、前記第１の容量素子の第１および第２の電極の一方および前記第２の容量素子の第１および第２の電極の一方を同一電位に維持し、前記第１の容量素子の前記第１および第２の電極の他方および前記第２の容量素子の第１および第２の電極の他方を前記増幅器の第１および第２の入力ノードにそれぞれ結合し、
前記関係（３）のとき、前記第１の容量素子の第２電極と前記第２の容量素子の第１電極とを接続し、前記第１の容量素子の第１電極および前記第２の容量素子の第２電極を前記増幅器の第１および第２の入力ノードにそれぞれ結合する、請求項１記載のパイプライン型アナログ／デジタル変換回路。
【請求項３】
前記第１および第２の容量素子の容量値は、前記第３および第４の容量素子の容量値の１／３倍であり、
前記スイッチ制御回路は、
前記関係（１）のとき、前記第１の容量素子の第１電極に前記第２の参照電圧を供給し、前記第１の容量素子の第２の電極を前記増幅器の前記第１の入力ノードに接続し、前記第２の容量素子の前記第２の電極に前記第１の参照電圧を供給し、かつ前記第２の容量素子の前記第１の電極を前記増幅器の第２の入力ノードに結合し、
前記関係（２）のとき、前記第１および第２の容量素子の前記第１のクロック信号に応答して同一参照電圧が供給された電極を同一電位に維持し、前記第１および第２の容量素子の各々の他方の電極を前記増幅器の第１および第２の入力ノードに結合し、
前記関係（３）のとき、前記第１の容量素子の第２電極に前記第１の参照電圧を供給し、前記第１の容量素子の第１の電極を前記増幅器の前記第１の入力ノードに接続し、前記第２の容量素子の前記第１の電極に前記第２の参照電圧を供給し、かつ前記第２の容量素子の前記第２の電極を前記増幅器の第２の入力ノードに結合する、請求項１記載のパイプライン型アナログ／デジタル変換回路。
【請求項４】
与えられた入力信号と参照電圧との比較に基づいて、前記入力信号に対して以下の関係を満たす出力信号を生成するパイプライン型アナログ／デジタル変換回路であって、
Ｖｏｐ−Ｖｏｎ＝４・［（Ｖｉｐ−Ｖｉｎ）＋Ｓ・３・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４］、
（１）（Ｖｉｐ−Ｖｉｎ）＜−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・５／８のとき、Ｓ＝１、
（２）−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・５／８≦（Ｖｉｐ−Ｖｉｎ）＜−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・３／８のとき、Ｓ＝２／３、
（３）−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・３／８≦（Ｖｉｐ−Ｖｉｎ）＜−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・１／８のとき、Ｓ＝１／３、
（４）−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・１／８≦（Ｖｉｐ−Ｖｉｎ）＜（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・１／８のとき、Ｓ＝０、
（５）（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・１／８≦（Ｖｉｐ−Ｖｉｎ）＜（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・３／８のとき、Ｓ＝−１／３、
（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・３／８≦（Ｖｉｐ−Ｖｉｎ）＜（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・５／８のとき、Ｓ＝−２／３、
（７）（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・５／８≦（Ｖｉｐ−Ｖｉｎ）のとき、Ｓ＝−１、
ただし、ＶｏｐおよびＶｏｎは、前記出力信号を構成する第１および第２の出力信号、ＶｉｐおよびＶｉｎは、前記入力信号を構成する第１および第２の入力信号、およびＶｒｅｆｐおよびＶｒｅｆｎは、前記参照電圧を構成する第１および第２の参照電圧であり、前記パイプライン型アナログ／デジタル変換器は、
第１および第２の入力ノードと第１および第２の出力ノードとを有する増幅器と、
第１、第２、第３、および第４の容量素子と、
各々が第１および第２の電極を有する複数の単位容量を有する第５の容量素子と、
各々が第１および第２の電極を有する複数の単位容量を有する第６の容量素子と、
第１のクロック信号に従って前記第１から第４の容量素子の各々の第１および第２の電極にそれぞれ前記第１および第２の入力信号を伝達する第１のスイッチ回路と、
第２のクロック信号に従って、前記第１の容量素子の第１および第２の電極をそれぞれ前記増幅器の第１の出力ノードおよび第１の入力ノードに結合し、かつ前記第２の容量素子の第１および第２の電極を前記増幅器の第２の入力ノードおよび第２の出力ノードに結合する第２のスイッチ回路と、
前記増幅器の増幅動作期間、前記第３および第４の容量素子が、それぞれ、前記増幅器の第１および第２入力ノードに供給する電荷量を調整する第１のスイッチ制御回路と、
前記関係（１）から（７）に従って、前記第５の容量素子および前記第６の容量素子の各単位容量の前記増幅器の第１および第２の入力ノードに対する接続を前記関係を満たすように設定する第２のスイッチ制御回路を備える、パイプライン型アナログ／デジタル変換回路。
【請求項５】
前記第１から第６の容量素子の容量値は等しく、
前記第３の容量素子の第２の電極は前記増幅器の第１の入力ノードに接続され、前記第４の容量素子の第１の電極は前記増幅器の第２の入力ノードに接続され、
前記第１のスイッチ制御回路は、前記増幅器の増幅期間を規定する第２のクロック信号に従って前記第３の容量素子の第１の電極および前記第４の容量素子の第２の電極を同一電圧レベルに設定する、請求項４記載のパイプライン型アナログ／デジタル変換回路。
【請求項６】
前記第３の容量素子は、各々が第１の電極と前記増幅器の第１の入力に結合される第２電極を有する複数の単位容量を備え、
前記第４の容量素子は、各々が前記増幅器の第２の入力に結合される第１電極と第２の電極とを有し、
前記第３の容量素子の総容量値と、前記第４の容量素子の総容量値と、前記第１および第２の容量素子の容量値は、ともに前記第５および第６の容量素子の総容量値の３／２倍であり、
前記第１のスイッチ制御回路は、
前記第３の容量素子の各単位容量に対応し設けられ、各々が対応の単位容量の第１の電極を前記第１および第２の参照電圧供給ノードに択一的に結合する複数の第１のスイッチング素子と、
前記第４の容量素子の各単位容量に対応して設けられ、各々が対応の単位容量の第２電極を択一的に前記第１および第２の参照電圧供給ノードに結合する複数の第２のスイッチング素子と、
前記関係（１）から（７）に従って、前記第１および第２のスイッチング素子の接続経路を設定する制御信号を生成する制御信号を生成する比較回路とを備え、前記比較回路は、前記関係（１）から関係（７）に向かって進むにつれて前記第３の容量素子の単位容量の第１の電極を前記第２参照電圧供給ノードに結合するスイッチング素子を順次増加させ、かつ前記第４の容量素子の単位容量の第２の電極が前記第１の参照電圧供給ノードに結合される単位容量の数を順次増大させるように前記制御信号を生成する、請求項４記載のパイプライン型アナログ／デジタル変換回路。
【請求項７】
前記第２のスイッチ制御回路は、
前記第５の容量素子の各単位容量に対応して設けられ、各々が対応の単位容量の第１の電極を前記増幅器の第１の入力および前記第２の参照電圧供給ノードのいずれかに結合する複数の第１スイッチと、
前記第５の容量素子の各単位容量に対応して設けられ、各々が対応の単位容量の第２の電極を前記増幅器の第１の入力および前記第１の参照電圧供給ノードのいずれかに結合する複数の第２スイッチと、
前記第６の容量素子の各単位容量に対応して設けられ、各々が対応の単位容量の第１の電極を前記増幅器の第２の入力および前記第２の参照電圧供給ノードのいずれかに結合する複数の第３スイッチと、
前記第６の容量素子の各単位容量に対応して設けられ、各々が対応の単位容量の第２の電極を前記増幅器の第２の入力および前記第１の参照電圧供給ノードのいずれかに結合する複数の第４スイッチと、
前記第１から第４のスイッチの接続経路を、前記関係（１）から（７）に従って設定する制御信号を生成する比較回路とを備え、前記比較回路は、前記関係（１）から（７）に進むにつれて、前記第５の容量素子の前記第１の電極が前記第２の参照電圧供給ノードに結合される単位容量の数を増加させ、かつ前記第６の容量素子の前記単位容量の第１電極が前記増幅器の第２の入力ノードに結合される数を順次増大させるように前記制御信号を生成する、請求項５または６に記載のパイプライン型アナログ／デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ信号をデジタル信号に変換するアナログ／デジタル変換回路に関し、特に、パイプラインアーキテクチャに従ってアナログ信号をデジタル信号に変換するパイプライン型アナログ／デジタル変換回路の各パイプラインステージの構成に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換する場合、高精度でデジタル信号に変換するためには、サンプリングレートを高くすることに加えて、デジタル信号のビット数を大きくすることが要求される。このアナログ／デジタル変換器を、パイプラインステージを用いて構成する場合、各パイプラインステージを、アナログ／デジタル変換回路で構成し、これらのアナログ／デジタル変換回路を直列に接続する。出力デジタル信号のビット数が増えても、それに応じてパイプラインステージの段数が増加だけであり、出力信号のビット数増大に対する回路占有面積の増大を抑制することができる。また、各パイプラインステージが並列に動作してアナログ／デジタル変換処理を行なうため、入力信号については、パイプラインステージをすべて通過した後に１つの出力信号が生成されるものの、各サイクルごとに、アナログ入力信号に対応するデジタル出力信号を生成することができる。
【０００３】
このようなパイプラインアーキテクチャを用いたアナログ／デジタル変換器（以下、パイプライン型Ａ／Ｄ変換器と称す）の構成の一例は、非特許文献１（IEEE Journal of Solid-State circuits, Song et al., “A 12-bit 1-M sample/s Capacitor Error-Averaging Pipelined A/D Converter,” Vol.23, No.6, Dec.1988, pp.1324-1333.）に示される。この非特許文献１に示されるように、パイプラインステージは基本的に、入力容量、帰還容量、スイッチング素子、およびアンプで構成される。各パイプラインステージは、２倍演算および基準電圧との減算を基本的に行ない、出力信号として、２・Ｖｉｎ−Ｖｒｅｆまたは２・Ｖｉｎ＋Ｖｒｅｆを生成する。非特許文献１に示される構成においては、これらの出力候補のいずれかが、前段のパイプラインステージの出力ビット値が１であるか、または０であるかに基づいて決定される。この非特許文献１においては、パイプライン型Ａ／Ｄ変換器の基本的構成および性能について詳細に議論されているが、以下に、本発明の実施の形態をよりよく理解するために、具体的回路構成についてパイプラインステージが、２ビットデジタルデータを生成する構成について説明する。
【０００４】
図３７は、パイプライン型Ａ／Ｄ変換器の一般的な全体構成を示す図である。図３７において、パイプライン型Ａ／Ｄ変換器は、ｎ段の縦続接続されるパイプラインステージＰＬＳ１−ＰＬＳｎと、比較参照電圧Ｖｒｅｆｎ，ＶｒｅｆｐおよびＶｃｍを生成する参照電圧発生回路ＶＲＧＥＮと、正のアナログ入力信号ＩＮ＋および負のアナログ入力信号ＩＮ−をサンプル／ホールドするサンプル／ホールド回路ＳＨとを含む。
【０００５】
パイプラインステージＰＬＳ１−ＰＬＳｎの各々は、与えられたアナログ入力信号ＶｉｐおよびＶｉｎと参照電圧発生回路ＶＲＧＥＮからの参照電圧ＶｒｅｆｐおよびＶｒｅｆｎとを受け、２ビットのデジタル出力Ｄ１およびＤ２と、アナログ出力信号ＶｏｐおよびＶｏｎを出力する。パイプラインステージＰＬＳｉのアナログ出力信号ＶｏｐおよびＶｏｎが、次段のパイプラインステージＰＬＳ（ｉ＋１）のアナログ入力信号ＶｉｐおよびＶｉｎとして用いられる。
【０００６】
入力段のサンプル／ホールド回路ＳＨは、入力信号ＩＮ＋およびＩＮ−を、所定のレートでサンプリングし、それらのサンプリングしたアナログ信号を保持する。パイプラインステージＰＬＳ１−ＰＬＳｎ各々も、入力信号ＶｉｐおよびＶｉｎのサンプリングおよびホールドの機能を有するため、このサンプル／ホールド回路ＳＨが設けられず、１段目パイプラインステージＰＬＳ１に直接、アナログ入力信号ＩＮ＋およびＩＮ−が与えられる場合もある。
【０００７】
アナログ入力信号ＶｉｐおよびＶｉｎは、正および負の入力信号に対応し、アナログ出力信号ＶｏｐおよびＶｏｎが、それぞれ、正および負の出力信号に対応する。参照電圧ＶｒｅｆｐおよびＶｒｅｆｎは、それぞれ、正および負の参照電圧に対応する。
【０００８】
Ａ／Ｄ変換器は、さらに、サンプル／ホールド回路ＳＨとパイプラインステージＰＬＳ１−ＰＬＳｎの動作タイミングを規定するクロック信号を発生するクロック信号発生回路ＣＫＧＥＮと、パイプラインステージＰＬＳ１−ＰＬＳｎ各々からの２ビットデジタルデータＤ１およびＤ２を１ビットシフトして加算して（ｎ＋１）ビットのデジタル出力ＤＯＵＴを生成するロジック回路ＬＧＫを含む。このロジック回路ＬＧＫにより、パイプラインステージＰＬＳ１−ＰＬＳｎの各々が出力する２ビットデジタルデータＤ１およびＤ２は、後に詳細に説明するように３値をとることができ、等価的に、これらのパイプラインステージＰＬＳ１−ＰＬＳ（ｎ−１）は、１．５ビットのデジタルデータを生成する。これらのパイプラインステージＰＬＳ１−ＰＬＳ（ｎ−１）およびＰＬＳｎの出力データＤ１，Ｄ２のビット位置を１ビットシフトして加算することにより、（ｎ＋１）ビットのデジタル出力ＤＯＵＴが生成される。
【０００９】
パイプラインステージＰＬＳ１−ＰＬＳｎの各々は、入力信号ＶｉｐおよびＶｉｎと参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの大小関係に応じて、以下の条件に従ってデジタル出力Ｄ１およびＤ２とアナログ出力信号ＶｏｐおよびＶｏｎを出力する。なお、データビットＤ２が上位ビット、Ｄ１が下位ビットである。
【００１０】
条件１：
Ｖｉｐ−Ｖｉｎ＜−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４のとき、
デジタル出力；Ｄ２＝“Ｌ（＝０）”、Ｄ１＝“Ｌ”、
アナログ出力；
Ｖｏｐ−Ｖｏｎ＝２・［（Ｖｉｐ−Ｖｉｎ）＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２］
条件２：
−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４≦Ｖｉｐ−Ｖｉｎ＜（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４のとき、
デジタル出力；Ｄ２＝“Ｌ”、Ｄ１＝“Ｈ（＝１）”、
アナログ出力；Ｖｏｐ−Ｖｏｎ＝２・（Ｖｉｐ−Ｖｉｎ）
条件３：
（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４≦Ｖｉｐ−Ｖｉｎのとき、
デジタル出力；Ｄ２＝“Ｈ”、Ｄ１＝“Ｌ”
アナログ出力；Ｖｏｐ−Ｖｏｎ＝２・［（Ｖｉｐ−Ｖｉｎ）−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２］
したがって、差分入力ＶＩＮ（＝Ｖｉｐ−Ｖｉｎ）と差分参照電圧ＶＲＥＦ（＝Ｖｒｅｆｐ−Ｖｒｅｆｎ）との大小関係に応じて、差分出力電圧ＶＯＵＴ（＝Ｖｏｐ−Ｖｏｎ）としては、２・ＶＩＮ±Ｖｒｅｆまたは２・ＶＩＮのいずれかが生成される。
【００１１】
この図３８は、図３７に示すパイプラインステージＰＬＳ１−ＰＬＳｎのそれぞれのアナログ信号についての入出力特性を示す図である。
【００１２】
図３８において、横軸に差分入力Ｖｉｐ−Ｖｉｎ（＝ＶＩＮ）を示し、縦軸に差分出力Ｖｏｐ−Ｖｏｎ（＝ＶＯＵＴ）を示す。
【００１３】
図３８において、条件１が満たされる領域においては、式ＶＯＵＴ＝２・ＶＩＮ＋ＶＲＥＦで示される直線で、アナログ入出力信号特性が表わされる。ここで、ＶＲＥＦは、差分基準電圧（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を示す。この条件１を満たす領域においては、データＤ１，Ｄ２（＝０，０）が出力される。
【００１４】
条件２が満たされる領域においては、直線ＶＯＵＴ＝２・ＶＩＮで示される入出力特性が実現される。この条件２を満たす領域においては、データビット（Ｄ１，Ｄ２）として、（１，０）が出力される。
【００１５】
条件３が満たされる領域においては、直線ＶＯＵＴ＝２・ＶＩＮ−ＶＲＥＦで示される入出力特性が得られる。この場合、データビットＤ１，Ｄ２として、（０，１）が出力される。
【００１６】
パイプライン型Ａ／Ｄ変換器の構成において初段パイプラインステージＰＬＳ１が、最上位ビットを生成し、最終段のパイプラインステージＰＬＳｎが最下位ビットを生成する。
【００１７】
各２ビットデジタルデータが示す領域の幅（量子化ステップ）が、差分参照電圧ＶＲＥＦに等しい。条件１を満たす領域は、アナログ入力信号の振幅は、該パイプラインステージに割当てられた最大値よりも小さい領域である。次段において、同じ参照電圧との比較が行われるため、出力信号ＶＯＵＴとして、２・ＶＩＮを生成して、１ビット位置をシフトさせる。この条件１の場合、変換後のデジタルデータの上位ビット位置へシフトしない可能性があり、差分参照電圧ＶＲＥＦを加算する。
【００１８】
条件２を満たす領域においては、２倍演算によるシフト値が、対応の量子化領域内に入るため、この量子化ステップに対応する差分参照電圧ＶＲＥＦの加算は行なわれない。
【００１９】
条件３を満たす領域の場合、２・ＶＩＮの信号は、次段の１ビットシフト領域を超える可能性がある。従って、条件３の場合、差分参照電圧ＶＲＥＦを減算し、上位ビット領域内にシフトさせる。
【００２０】
図３９は、図３７に示すパイプライン型Ａ／Ｄ変換器のパイプラインステージの変換動作シーケンスの一例を示す図である。今、図３９に示すように、パイプラインステージＰＬＳ１に、差分入力電圧ＰＩ１が入力された状態を考える。この場合、条件１が満たされるため、出力電圧ＰＯ１が差動出力ＶＯＵＴとして出力される。次段のパイプラインステージＰＬＳ２においては、この差分出力ＰＯ１を入力信号ＰＩ２として受けて、参照電圧との比較を行なって出力電圧を生成する。したがって、この場合、条件２が満たされるため、出力電圧ＰＯ２がパイプラインステージＰＬＳ２から出力される。
【００２１】
次段のパイプラインステージＰＬＳ３は、この出力信号ＰＯ２を入力信号として受け、比較動作を行なう。この場合、条件１が満たされ、出力信号ＰＯ３が出力される。次段のパイプラインステージＰＬＳ４においては、この出力信号ＰＯ３を入力ＰＩ４として受けて、比較動作を行なう。以後、このパイプラインステージそれぞれにて比較動作を行なって、比較結果に従って、データビットＤ１、Ｄ２が生成される。
【００２２】
図４０は、図３７に示すパイプラインステージＰＬＳ１−ＰＬＳｎの構成の一例を示す図である。これらのパイプラインステージＰＬＳ１−ＰＬＳｎは同一構成を有するため、図４０においては、符号ＰＬＳで、これらのパイプラインステージＰＬＳ１−ＰＬＳｎを代表的に示す。
【００２３】
図４０において、パイプラインステージＰＬＳは、入力信号ＶｉｐおよびＶｉｎの差分値と参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの差分値との大小関係に従って制御信号Ｃ１、Ｃ２およびＣ３と２ビットデジタル信号Ｄ１およびＤ２を出力するコンパレータ群ＣＰＧと、制御信号Ｃ１、Ｃ２およびＣ３に従って、参照電圧Ｖｒｅｆｐ、ＶｃｍおよびＶｒｅｆｎを選択的に伝達するスイッチ群ＳＷＧとを含む。
【００２４】
コンパレータ群ＣＰＧは、アナログ入力信号ＶｉｐおよびＶｉｎの差分値ＶＩＮと参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの差分値ＶＲＥＦの±１／４倍とを比較し、その比較結果に従って制御信号Ｃ１−Ｃ３を生成し、またデジタル信号Ｄ１、Ｄ２を生成する。このコンパレータ群ＣＰＧにより、条件１から３の判定が行われる。
【００２５】
パイプラインステージＰＬＳは、さらに、クロック信号ＣＬＫ１に従って導通し、導通時、入力信号ＶｉｐをノードＮＤ１およびＮＤ３にそれぞれ伝達するスイッチング素子ＳＷ１およびＳＷ２と、クロック信号ＣＬＫ１に従って導通し、同通時、入力信号ＶｉｎをノードＮＤ２およびＮＤ５にそれぞれ伝達するスイッチング素子ＳＷ３およびＳＷ４と、クロック信号ＣＬＫ２に応答して導通し、導通時、出力ノードＯＵＴｐをノードＮＤ３に結合するスイッチング素子ＳＷ５と、クロック信号ＣＬＫ２に応答して導通し、導通時、出力ノードＯＵＴｎをノードＮＤ５に結合するスイッチング素子ＣＬＫ２と、ノードＮＤ４およびＮＤ６上の信号ＩＮｐおよびＩＮｎを差動的に増幅し、相補出力信号ＶｏｐおよびＶｏｎを生成する演算増幅器（オペアンプ）ＯＰと、クロック信号ＣＬＫ１Ｄに応答して導通し、導通時、バイアス電圧ＶＢはそれぞれノードＮＤ４およびＮＤ６に伝達するスイッチング素子ＳＷ７およびＳＷ８を含む。
【００２６】
これらのスイッチング素子ＳＷ１−ＳＷ６は、与えられるクロック信号がＨレベルのときに導通する。
【００２７】
クロック信号ＣＬＫ１およびＣＬＫ２は、図４１に示すように、互いに重なり合わない２相のクロック信号である。クロック信号ＣＬＫ１は、クロックＣＬＫ２の立下がりに対して遅延時間ｔｄを有する。クロック信号ＣＬＫ１は、クロック信号ＣＬＫ１Ｄの立下りに同期して立ち下がる信号である。これらのクロック信号ＣＬＫ１、ＣＬＫ１ＤおよびＣＬＫ２が、図３７に示すクロック信号発生回路ＣＫＧＥＮからのクロック信号として用いられ、パイプライン動作が実現される。クロック信号ＣＬＫ１によりアナログ入力信号ＶｉｐおよびＶｉｎに対するサンプリング期間が規定され、クロック信号ＣＬＫ２により、増幅期間（演算期間）が規定される。
【００２８】
パイプラインステージＰＬＳはさらに、ノードＮＤ１およびＮＤ４の間に接続される容量Ｃｓｐと、ノードＮＤ２とノードＮＤ６の間に接続される容量Ｃｓｎと、内部ノードＮＤ３とノードＮＤ４の間に接続される容量Ｃｆｐと、内部ノードＮＤ５およびＮＤ６の間に接続される容量Ｃｆｎを含む。
【００２９】
このノードＮＤ４およびＮＤ６には、それぞれ寄生容量ＣｐｐおよびＣｐｎが結合される。
【００３０】
クロック信号ＣＬＫ１がＨレベルのときに、スイッチング素子ＳＷ１−ＳＷ４が導通し、ノードＮＤ１およびＮＤ２に、それぞれ入力信号ＶｉｐおよびＶｉｎが伝えられ、またノードＮＤ３およびＮＤ５にもそれぞれ入力信号ＶｉｐおよびＶｉｎが伝達される。
【００３１】
クロック信号ＣＬＫ１がＬレベルであり、スイッチング素子ＳＷ１−ＳＷ４が非導通状態のとき、クロック信号ＣＬＫ２がＨレベルとなると、コンパレータ群ＣＰＧが、制御信号Ｃ１−Ｃ３のいずれか１つをＨレベルとし、スイッチ群ＳＷＧが基準電圧Ｖｃｍならびに参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの一方を選択的に伝達する。このクロック信号ＣＬＫ１がＬレベルであり、クロック信号ＣＬＫ２がＨレベルのときに、入力信号ＶｉｐおよびＶｉＮと参照電圧ＶｒｅｆｐおよびＶｒｅｆｎとの大小関係に応じたコンパレータ群ＣＰＧの出力信号Ｃ１−Ｃ３と、ノードＮＤ１およびＮＤ２に伝達される参照電圧の組合せは以下のとおりである。
【００３２】
条件１：
Ｖｉｐ−Ｖｉｎ＜−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４のとき、
コンパレータ群ＣＰＧの出力信号；Ｃ１＝“Ｈ”、Ｃ２＝“Ｌ”、Ｃ３＝“Ｌ”、
ノードＮＤ１に印加される参照電圧；Ｖｒｅｆｎ、
ノードＮＤ２に印加される参照電圧；Ｖｒｅｆｐ。
【００３３】
条件２：
−ＶＲＥＦ／４≦ＶＩＮ＜ＶＲＥＦ／４のとき、
ただし、ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ、
コンパレータ群ＣＰＧの出力信号；Ｃ１＝“Ｌ”、Ｃ２＝“Ｈ”、Ｃ３＝“Ｌ”、
ノードＮＤ１に印加される参照電圧；Ｖｃｍ
ノードＮＤ２に印加される参照電圧；Ｖｃｍ。
【００３４】
条件３：
（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４≦Ｖｉｐ−Ｖｉｎのとき、
コンパレータ群ＣＰＧの出力信号；Ｃ１＝“Ｌ”、Ｃ２＝“Ｌ”、Ｃ３＝“Ｈ”、
ノードＮＤ１に印加される参照電圧；Ｖｒｅｆｐ、
ノードＮＤ２に印加される参照電圧；Ｖｒｅｆｎ。
【００３５】
クロック信号ＣＬＫ１およびＣＬＫ２のそれぞれの“Ｈ”レベル期間が、サンプリング期間および増幅期間である。これらのクロック信号ＣＬＫ１およびＣＬＫ２により、入力信号のサンプリング、参照電圧との比較および２倍および差分参照電圧の加減算が行なわれて、図３９示すパイプラインステージのアナログ入出力特性が実現される。
【００３６】
容量ＣｆｐおよびＣｆｎについて、ノードＮＤ３およびＮＤ５がそれぞれ、クロック信号ＣＬＫ１がＨレベルの期間、入力信号ＶｉｐおよびＶｉｎが印加され、クロック信号ＣＬＫ２がＨレベルのとき、それぞれ、オペアンプＯＰの出力ＶｏｐおよびＶｏｎに結合される。ノードＮＤ４およびＮＤ６は、常時、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎに結合される。
【００３７】
オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎへは、クロック信号ＣＬＫ１ＤがＨレベルのときに、バイアス電圧ＶＢが印加され、クロック信号ＣＬＫ１ＤがＬレベルのときには、スイッチング素子ＳＷ７およびＳＷ８が非導通状態となり、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎは、ハイインピーダンス状態となる。
【００３８】
オペアンプＯＰが、入力ノードＩＮｎに入力される電圧ＶＩＮｎと入力ノードＩＮｐに入力される電圧ＶＩＮｐの差分値を、ゲインＡで反転増幅した電圧差を、出力端子ＯＵＴｐおよびＯＵＴｎから出力する。したがって、出力端子ＯＵＴｐから出力される電圧Ｖｏｐと、出力端子ＯＵＴｎから出力される電圧Ｖｏｎの電圧差は、次式で表わされる：
Ｖｏｐ−Ｖｏｎ＝Ａ・（Ｖｉｎ−Ｖｉｐ）．
クロック信号ＣＬＫ１Ｄは、クロック信号ＣＬＫ１が代わりに用いられてもよい。
【００３９】
パイプラインステージにおけるオペアンプＯＰに求められる性能を考える。パイプラインステージＰＬＳは、、クロック信号ＣＬＫ２がＨレベルの定められた期間内に、正しく与えられた入力電圧ＶｉｐおよびＶｉｎに従って演算して、アナログ出力電圧ＶｏｐおよびＶｏｎを確定させることが要求される。オペアンプＯＰは、このような要求を満たすために、必要なゲインＡと応答特性とが求められる。クロック信号ＣＬＫ２がＨレベルのときのパイプラインステージＰＬＳのアナログ出力ＶＯＵＴは、次式で表わされる。
【００４０】
ＶＯＵＴ＝Ｖｏｐ−Ｖｏｎ
＝［（β・Ａ）／（１＋β・Ａ）］・｛（Ｃｆ＋Ｃｓ）／Ｃｆ］｝・
［ＶＩＮ＋｛Ｓ・Ｃｓ／（Ｃｆ＋Ｃｓ）｝］・ＶＲＥＦ・
［１−ｅｘｐ｛−Ｔ／（τ／β）｝］、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ
ここで、ＡはオペアンプＯＰのゲイン、βはオペアンプＯＰの帰還率、Ｃｆは容量ＣｆｐおよびＣｆｎの共通の容量値、Ｃｓは容量ＣｓｐおよびＣｓｎの共通の容量値、τはオペアンプＯＰの出力の過渡応答特性の指標である時定数、Ｔはクロック信号ＣＬＫ２がＨレベルの期間を示す。係数Ｓは、以下の関係を満たす値である。
【００４１】
条件１：ＶＩＮ＜−ＶＲＥＦ／４のとき、Ｓ＝１、
条件２：−ＶＲＥＦ／４≦ＶＩＮ＜ＶＲＥＦ／４のとき、Ｓ＝０、
条件３：ＶＲＥＦ／４≦ＶＩＮ、Ｓ＝−１、
ただし、ＶＩＮ＝Ｖｉｐ−Ｖｉｎ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ。
【００４２】
上述のアナログ出力Ｖｏｐ−Ｖｏｎが示す領域において、理想的な状態であるゲインＡが無限大かつ時定数τが無限小の場合には、アナログ出力ＶＯＵＴ（＝Ｖｏｐ−Ｖｏｎ）は、次式で表わされる。
【００４３】
ＶＯＵＴ＝｛（Ｃｆ＋Ｃｓ）／Ｃｆ｝・
｛ＶＩＮ＋Ｓ・｛Ｃｓ／（Ｃｆ＋Ｃｓ）｝・ＶＲＥＦ、
ただし、ＶＩＮ＝Ｖｉｐ−Ｖｉｎ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ。
【００４４】
容量値ＣｓおよびＣｆは、等しい値に設定されるため、上式は次式に還元される：
Ｖｏｐ−Ｖｏｎ＝２・｛（Ｖｉｐ−Ｖｉｎ）＋Ｓ・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２｝
したがって、上述の条件１から３において示したパイプラインステージＰＬＳのアナログ出力の条件式と同じ式が得られる。すなわち、前述のアナログ出力の式は、このパイプラインステージＰＬＳの理想的な応答出力を表わす式である。
【非特許文献１】IEEE Journal of Solid-State circuits, song et al., “A 12-bit 1-M sample/s Capacitor Error-Averaging Pipelined A/D Converter,” Vol.23, No.6, Dec.1988, pp.1324-1333.
【発明の開示】
【発明が解決しようとする課題】
【００４５】
上述のように、理想的な状態では、オペアンプＯＰのゲインＡは無限大、時定数τは無限小である。しかしながら、実際には、これらのゲインＡおよび時定数τは有限値である。この結果、アナログ出力Ｖｏｐ−Ｖｏｎは理想的な値に対して誤差を有する。この誤差は、Ａ／Ｄ変換器の誤差となるため、Ａ／Ｄ変換器に求められる要求精度に収まるように誤差を低減する必要がある。
【００４６】
ゲインＡおよび時定数τはともにオペアンプＯＰの特性である。したがって、この誤差を小さくするためには、オペアンプ単体のゲインＡを必要なだけ大きくし、また時定数τを必要なだけ小さくすることが必要となる。これらを同時に満たすためには、オペアンプＯＰが、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）で構成される場合、オペアンプＯＰの入力トランジスタのトランスコンダクタンスｇｍを大きくすることが必須である。その結果、入力トランジスタのサイズ（チャネル幅Ｗとチャネル長Ｌの比、Ｗ／Ｌ）が大きくなり、また駆動電流量も大きくなるため、オペアンプＯＰの消費電力およびサイズが大きくなる。
【００４７】
このオペアンプＯＰは、パイプラインステージＰＬＳの主要構成要素である。したがって、オペアンプＯＰの消費電力とサイズが大きくなると、Ａ／Ｄ変換器の消費電力およびサイズの増加に対して及ぼす影響が大きい。したがって、ゲインＡは、許容最大限値にとどめ、時定数τは許容最小限値にとどめることが望ましい。
【００４８】
しかしながら、もう１つの誤差低減を阻害する要因がある。オペアンプＯＰの帰還率βが、その要因である。帰還率βは、オペアンプＯＰのゲインＡに乗算され、時定数τを除算している。この帰還率βは、入力にフィードバックされる出力の割合であり、１以下の値である。すなわち、帰還率βは、β・Ａの式から、オペアンプＯＰのゲインＡを見掛け上低下させ、またτ／βの式から、時定数τを見掛け上増加させる働きを有する。したがって、上述のオペアンプＯＰのゲインＡをできるだけ大きくし、また、時定数τをできるだけ小さくすることにより、Ａ／Ｄ変換器の消費電力およびサイズを低減するためには、帰還率βをできる限り１に近づけることが重要である。
【００４９】
図４０に示すパイプラインステージＰＬＳにおけるオペアンプＯＰの帰還率βは次式で表わされる：
β＝Ｃｆ／（Ｃｆ＋Ｃｓ＋Ｃｐ）
ここで、Ｃｐは、寄生容量ＣｐｐおよびＣｐｎの容量値である。
【００５０】
寄生容量値Ｃｐは、できるだけ小さくすることが望ましい。しかしながら、実際は、オペアンプＯＰのゲインＡを大きくする場合、および時定数τを小さくする場合には、オペアンプＯＰの入力トランジスタのサイズが大きく、応じて、寄生容量値Ｃｐの値も大きくなる。この寄生容量値Ｃｐが、容量値ＣｆおよびＣｓと等しい値になった場合には、帰還率βは１／３となる。この結果、オペアンプＯＰのゲインＡが、見掛け上１／３倍低下し、一方、時定数τは３倍に増加する。この見かけの変化を補償するためには、オペアンプＯＰのゲインＡは、３倍分、すなわち約１０ｄＢ分補填し、また時定数τは、１／３倍に短くすることが必要となる。このため、オペアンプＯＰの入力トランジスタのサイズが大きくなるに従って、寄生容量値Ｃｐの値が増大し、帰還率βが、その分さらに低下するという悪循環に陥り、このオペアンプＯＰの消費電力およびサイズが大幅に増加するという問題が生じる。
【００５１】
前述の非特許文献１においては、容量値の不一致に起因する誤差を回避するために、２つの容量の接続を増幅動作時切換えて、出力の平均値をとることにより、誤差を相殺する構成が示されているものの、寄生容量の帰還率に及ぼす影響については考慮していない。また、この非特許文献１においては、オペアンプのゲインが有限値であることを予想し、そのエラーを補償するために、種々の回路技法があると述べているものの、その詳細については述べず、もっとも簡単な方法としてオペアンプの直流ゲインを増大させる方法を提案しており、サイズおよび消費電力の増大の問題は何ら考察していない。
【００５２】
それゆえ、この発明の目的は、消費電力およびサイズが低減されたパイプライン型Ａ／Ｄ変換器を提供することである。
【００５３】
この発明の他の目的は、パイプラインステージのオペアンプの帰還率βを大きくして、ゲインＡの見掛け上の低下および時定数τの見掛け上の増加を防止して、オペアンプの消費電力およびサイズを低減することのできるパイプラインステージを備えるパイプライン型Ａ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【００５４】
この発明の第１の観点に係るパイプライン型アナログ／デジタル変換回路は、与えられた入力信号と参照電圧との比較に基づいて出力信号を生成するパイプライン型アナログ／デジタル変換回路であって、入力信号と出力信号とは、以下の関係を満たす。
【００５５】
Ｖｏｐ−Ｖｏｎ＝２・［ＶＩＮ＋Ｓ・ＶＲＥＦ／２］、
（１）ＶＩＮ≦ＶＲＥＦ／４のとき、Ｓ＝１、
（２）ＶＲＥＦ／４≦ＶＩＮ＜ＶＲＥＦ／４の（とき、Ｓ＝０、
（３）ＶＲＥＦ／４≦ＶＩＮのとき、Ｓ＝−１、
ただし、ＶＩＮ＝Ｖｉｐ−Ｖｉｎ，
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ，
ＶｏｐおよびＶｏｎは、出力信号を構成する第１および第２の出力信号であり、ＶｉｐおよびＶｉｎは、入力信号を構成する第１および第２の入力信号であり、ＶｒｅｆｐおよびＶｒｅｆｎは、参照電圧を構成する第１および第２の参照電圧である。
【００５６】
この発明の第１の観点に係るパイプライン型アナログ／デジタル変換回路は、第１および第２の入力ノードと、前記第１および第２の出力信号をそれぞれ生成する第１および第２の出力ノードとを有する増幅器と、第１、第２、第３、第４の容量素子と、入力信号をサンプリングするサンプル期間を規定する第１のクロック信号に従って、第１および第２の容量素子の各々の第１および第２の電極に第１および第２の参照電圧を伝達するとともに、第３および第４の容量素子各々の第１および第２の電極に第１および第２の入力信号を伝達する第１のスイッチ回路と、増幅器の増幅期間を規定する第２のクロック信号に応答して、第３の容量素子の第１および第２の電極をそれぞれ増幅器の第１の出力および第１の入力に結合し、かつ第４の容量素子の前記第１および第２の電極を増幅器の第２の入力および第２の出力にそれぞれ結合する第２のスイッチ回路と、第１および第２の入力信号の差分値と第１および第２の参照電圧の差分値の大小関係に応じて接続態様を切換えて第１および第２の容量素子を増幅器の第１および第２の入力の間に接続するスイッチ制御回路を備える。
【００５７】
このスイッチ制御回路は、上記関係（１）から（３）を満たすように、第１および第２の容量素子各々の第１および第２の電極と増幅器の第１および第２の入力ノードの接続を切換える。
【００５８】
この発明の第２の観点に係るパイプライン型アナログ／デジタル変換回路は、与えられた入力信号と参照電圧との比較に基づいて、この入力信号に対して以下の関係を満たす出力信号を生成するパイプライン型アナログ／デジタル変換回路である。
【００５９】
Ｖｏｐ−Ｖｏｎ＝４・［ＶＩＮ＋Ｓ・３・ＶＲＥＦ／４］、
（１）ＶＩＮ＜−ＶＲＥＦ・５／８のとき、Ｓ＝１、
（２）−ＶＲＥＦ・５／８≦ＶＩＮ＜−ＶＲＥＦ・３／８のとき、Ｓ＝２／３、
（３）−ＶＲＥＦ・３／８≦ＶＩＮ＜−ＶＲＥＦ・１／８のとき、Ｓ＝１／３、
（４）−ＶＲＥＦ・１／８≦ＶＩＮ＜ＶＲＥＦ・１／８のとき、Ｓ＝０、
（５）ＶＲＥＦ・１／８≦ＶＩＮ＜ＶＲＥＦ・３／８のとき、Ｓ＝−１／３、
（６）ＶＲＥＦ・３／８≦ＶＩＮ＜ＶＲＥＦ・５／８のとき、Ｓ＝−２／３、
（７）ＶＲＥＦ・５／８≦ＶＩＮのとき、Ｓ＝−１、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ、
ただし、ＶｏｐおよびＶｏｎは、出力信号を構成する第１および第２の出力信号、ＶｉｐおよびＶｉｎは、入力信号を構成する第１および第２の入力信号、ＶｒｅｆｐおよびＶｒｅｆｎは、参照電圧を構成する第１および第２の参照電圧である。
【００６０】
この発明の第２の観点に係るパイプライン型アナログ／デジタル変換器は、第１および第２の入力ノードと第１および第２の出力ノードとを有する増幅器と、第１、第２、第３、および第４の容量素子と、各々が第１および第２の電極を有する複数の単位容量を有する第５の容量素子と、各々が第１および第２の電極を有する複数の単位容量を有する第６の容量素子と、第１のクロック信号に従って第１から第４の容量素子の各々の第１および第２の電極にそれぞれ第１および第２の入力信号を伝達する第１のスイッチ回路と、第２のクロック信号に従って、第１の容量素子の第１および第２の電極をそれぞれ増幅器の第１の出力ノードおよび第１の入力ノードに結合し、かつ第２の容量素子の第１および第２の電極を増幅器の第２の入力ノードおよび第２の出力ノードに結合する第２のスイッチ回路と、増幅器の増幅動作期間、第３および第４の容量素子が、それぞれ、増幅器の第１および第２入力ノードに供給する電荷量を調整する第１のスイッチ制御回路と、前記関係（１）から（７）に従って、前記第５の容量素子および前記第６の容量素子の各単位容量の前記増幅器の第１および第２の入力ノードに対する接続を上記関係を満たすように設定する第２のスイッチ制御回路とを備える。
【発明の効果】
【００６１】
第１の観点に係るパイプライン型アナログ／デジタル変換回路の構成においては、第１および第２の容量素子の供給電荷量を調整しており、これらの第１および第２の容量素子の容量値を第３および第４の容量素子の容量値よりも小さくすることができる。従って、これらの容量素子の生成する容量回路において帰還率が、従来の１／３よりも小さくすることができる。
【００６２】
また、この発明の第２の観点に係るパイプライン型アナログ／デジタル変換回路においては、第１から第６の容量素子を利用し、第５および第６の容量素子を各々複数の単位容量で構成して、増幅動作時の増幅器の入力ノードへの供給電荷量を調整している。従って、帰還率の計算式において分母に第３および第４の容量素子の容量値が含まれることとなり、単一容量素子を電荷蓄積用容量として用いた場合に比べて、これらの第３および第４の容量素子の合計容量値を小さくすることができ、応じて、帰還率を大きくすることができる。
【００６３】
したがって、第１および第２の観点に従えば、パイプラインステージにおける増幅器（オペアンプ）の帰還率を大きくすることができ、オペアンプのゲインおよび時定数の寄生容量による変動を抑制することができ、パイプラインステージのオペアンプの消費電力およびサイズの低減を実現することができる。
【発明を実施するための最良の形態】
【００６４】
［実施の形態１］
図１は、この発明の実施の形態１に従うパイプライン型Ａ／Ｄ変換器の１段のパイプラインステージの構成を示す図である。この図１に示すパイプラインステージＰＬＳを含むＡ／Ｄ変換器の全体の構成自体は、先の図３７に示すパイプライン型Ａ／Ｄ変換器の構成と同じである。
【００６５】
図１において、パイプラインステージＰＬＳは、クロック信号ＣＬＫ１に従って参照電圧ＶｒｅｆｐをノードＮＪ１に伝達するスイッチング素子１ａと、クロック信号ＣＬＫ１に従って、参照電圧ＶｒｅｆｎをノードＮＪ２に伝達するスイッチング素子１ｂと、クロック信号ＣＬＫ１に従ってアナログ入力信号ＶｉｎをノードＮＪ４に伝達するスイッチング素子１ｃと、クロック信号ＣＬＫ１に従ってアナログ入力信号ＶｉｐをノードＮＪ５に伝達するスイッチング素子１ｄと、ノードＮＪ１およびＮＪ２の間に接続される容量素子Ｃｓｐａと、ノードＮＪ４およびＮＪ５の間に接続される容量素子Ｃｆｐａと、アンプ入力ノードＩＮｐおよびＩＮｎの信号を差動的に増幅するオペアンプＯＰと、クロック信号ＣＬＫ２に従ってノードＮＪ４をオペアンプＯＰの入力ノードＩＮｐに結合するスイッチング素子１ｅと、クロック信号ＣＬＫ２に従ってノードＮＪ５を、オペアンプＯＰの出力ノードＯＵＴｐに接続するスイッチング素子１ｆを含む。
【００６６】
これらの参照電圧ＶｒｅｆｐおよびＶｒｅｆｎは、図３７に示す参照電圧発生回路と同様の構成を備える参照電圧発生回路から与えられる（Ｖｒｅｆｐ＞Ｖｒｅｆｎ）。アナログ入力信号ＶｉｎおよびＶｉｐは、前段のパイプラインステージから与えられる信号であり、入力信号Ｖｉｐが正の入力信号、入力信号Ｖｉｎが負の入力信号に対応する。オペアンプＯＰは、入力信号ＶｉｐおよびＶｉｎの差分値ＶＩＮを増幅し、アナログ出力電圧ＶｏｐおよびＶｏｎを生成する。
【００６７】
クロック信号ＣＬＫ１およびＣＬＫ２は、先の図３７に示すクロック信号発生回路ＣＫＧＥＮと同様の構成のクロック信号発生回路から与えられる。クロック信号ＣＬＫ１およびＣＬＫ２は、図４１に示す信号波形と同様、互いに重なり合わない２相のクロック信号である。
【００６８】
パイプラインステージＰＬＳではさらに、クロック信号ＣＬＫ１に従って参照電圧ＶｒｅｆｐをノードＮＪ６に伝達するスイッチング素子１ｉと、クロック信号ＣＬＫ１に従って参照電圧ＶｒｅｆｎをノードＮＪ７に伝達するスイッチング素子１ｊと、クロック信号ＣＬＫ１に従ってアナログ入力信号ＶｉｐをノードＮＪ９に伝達するスイッチング素子１ｋと、クロック信号ＣＬＫ１に従って入力信号ＶｉｎをノードＮＪ１０に伝達するスイッチング素子１ｌと、クロック信号ＣＬＫ２に従ってノードＮＪ９をオペアンプＯＰの入力ノードＩＮｎに結合するスイッチング素子１ｇと、クロック信号ＣＬＫ２に従って、ノードＮＪ１０をオペアンプＯＰの出力ノードＯＵＴｎに結合するスイッチング素子１ｈと、クロック信号ＣＬＫ１に従ってバイアス電圧ＶＢをノードＮＪ３およびＮＪ８にそれぞれ伝達するスイッチング素子１ｍおよび１ｎを含む。ノードＮＪ３が、オペアンプＯＰの入力ノードＩＮｐに常時接続され、ノードＮＪ８が、オペアンプＯＰの入力ノードＩＮｎに常時接続される。
【００６９】
ノードＮＪ３（ＩＮｐ）およびＮＪ８（ＩＮｎ）にはそれぞれ、寄生容量ＣｐｐおよびＣｐｎが付随する。
【００７０】
パイプラインステージＰＬＳは、さらに、ノードＮＪ６およびＮＪ７の間に接続される容量素子Ｃｓｎａと、ノードＮＪ９およびＮＪ１０の間に接続される容量素子Ｃｆｎａを含む。容量素子ＣｓｐａおよびＣｓｎａの共通の容量値Ｃｓは、容量素子ＣｆｐａおよびＣｆｎａの共通の容量値Ｃｆの１／２倍の値に設定される。
【００７１】
パイプラインステージＰＬＳは、さらに、コンパレータ群ＣＭＧからの制御信号Ｃ１、Ｃ２およびＣ３に従って容量素子Ｃｓｐａの両電極の接続経路を切換えるスイッチ群ＳＷＧＡと、コンパレータ群ＣＭＧからの制御信号Ｃ１、Ｃ２およびＣ３に従って容量素子Ｃｓｎａの両電極の接続経路を切換えるスイッチ群ＳＷＧＢを含む。
【００７２】
コンパレータ群ＣＭＧは、クロック信号ＣＬＫ２に従って動作し、入力信号ＶｉｐおよびＶｉｎの差分値ＶＩＮと参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの差分値ＶＲＥＦとの大小関係に応じて、制御信号Ｃ１−Ｃ３を生成し、また、２ビットデジタル信号Ｄ１およびＤ２を生成する。
【００７３】
図１に示すパイプラインステージＰＬＳは、入力信号ＶｉｐおよびＶｉｎと参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの大小関係に応じて、２ビットデジタル信号Ｄ１およびＤ２と差動アナログ出力信号ＶｏｐおよびＶｏｎを出力する。この２ビットデジタル信号Ｄ１およびＤ２とアナログ出力信号ＶｏｐおよびＶｏｎの値は、図４０に示すパイプラインステージＰＬＳの動作条件と同じであり、以下の条件に従って、デジタル信号Ｄ１およびＤ２とアナログ出力信号ＶｏｐおよびＶｏｎが生成される。
【００７４】
条件１：
ＶＩＮ＜−ＶＲＥＦ／４のとき
デジタル出力：Ｄ２＝“Ｌ”、Ｄ１＝“Ｌ”、
アナログ出力：
ＶＯＵＴ＝２・（ＶＩＮ＋ＶＲＥＦ／２）、
ただし、ＶＩＮ＝Ｖｉｎｐ−Ｖｉｎｎ、
ＶＯＵＴ＝Ｖｏｐ−Ｖｏｎ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ。
【００７５】
条件２：
−ＶＲＥＦ／４≦ＶＩＮ＜ＶＲＥＦ／４のとき、
デジタル出力：Ｄ２＝“Ｌ”、Ｄ１＝“Ｈ”、
アナログ出力：
ＶＯＵＴ＝２・ＶＩＮ、
ただし、ＶＩＮ＝Ｖｉｎｐ−Ｖｉｎｎ、
ＶＯＵＴ＝Ｖｏｐ−Ｖｏｎ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ。
【００７６】
条件３：
ＶＲＥＦ／４≦ＶＩＮのとき、
デジタル出力：Ｄ２＝“Ｈ”、Ｄ１＝“Ｌ”、
アナログ出力；
ＶＯＵＴ＝２・（ＶＩＮ−ＶＲＥＦ／２）、
ただし、ＶＩＮ＝Ｖｉｎｐ−Ｖｉｎｎ、
ＶＯＵＴ＝Ｖｏｐ−Ｖｏｎ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ。
【００７７】
したがって、このパイプラインステージＰＬＳにおけるアナログ入力信号ＶｉｐおよびＶｉｎとアナログ出力信号ＶｏｐおよびＶｏｎの関係は、先の図３８に示す入出力特性と同じである。
【００７８】
図２は、図１に示すパイプラインステージＰＬＳのクロック信号ＣＬＫ１がＨレベル、クロック信号ＣＬＫ２がＬレベルの電荷蓄積期間における内部の接続状態を示す図である。クロック信号ＣＬＫ２がＬレベルであり、コンパレータ群ＣＭＧの出力制御信号Ｃ１−Ｃ３が、すべてＬレベルであり、図１に示すスイッチ群ＳＷＧＡおよびＳＷＧＢは接続経路形成に対しては寄与しない。
【００７９】
一方、クロック信号ＣＬＫ１がＨレベルであり、スイッチング素子１ａ−１ｄおよび１ｉ−１ｌが導通し、また、スイッチング素子１ｍおよび１ｎが導通する。一方、クロック信号ＣＬＫ２がＬレベルであるため、スイッチング素子１ｅ，１ｆ，１ｇ，１ｈはすべて非導通状態である。したがって、容量素子ＣｓｐａおよびＣｓｎａ各々の第１電極および第２電極それぞれには、参照電圧ＶｒｅｆｐおよびＶｒｅｆｎが与えられる。ここで、以下の説明において、容量素子の第１電極は電荷蓄積期間に参照電圧Ｖｒｅｆｐが与えられる電極を示し、第２電極は、この電荷蓄積期間において参照電圧Ｖｒｅｆｎが与えられる電極を示す。
【００８０】
容量素子Ｃｆｐａにおいては、ノードＮＪ４およびＮＪ５にそれぞれアナログ入力信号ＶｉｎおよびＶｉｐが与えられ、同様、容量素子Ｃｆｎａについては、ノードＮＪ９およびＮＪ１０それぞれにアナログ入力信号ＶｉｐおよびＶｉｎが与えられる。容量素子ＣｆｐａおよびＣｆｎａの電極には互いに逆極性で、アナログ入力信号ＶｉｐおよびＶｉｎが与えられる。寄生容量ＣｐｐおよびＣｐｎは、バイアス電圧ＶＢに充電され、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎを同一電位に設定する。ここでは、オペアンプＯＰのオフセット補償はすでに行なわれていると想定する。したがって、この状態において、バイアス電圧ＶＢＢにより、アナログ出力電圧ＶｏｐおよびＶｏｎは、同じ電圧レベルである。
【００８１】
クロック信号ＣＬＫ１がＨレベルの期間、参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの差分値および入力信号ＶｉｎｐおよびＶｉｎｎの差分値に従って、容量素子Ｃｓｐａ、Ｃｓｎａ、ＣｆａｐａおよびＣｆａｎａにそれぞれ電荷を充電する。
【００８２】
図３は、図１に示すパイプラインステージＰＬＳの、クロック信号ＣＬＫ２がＨレベル、クロック信号ＣＬＫ１がＬレベルの増幅期間における内部の接続状態を模式的に示す図である。クロック信号ＣＬＫ１がＬレベルのときには、図１に示すスイッチング素子１ａ−１ｄおよび１ｉ−１ｌ，１ｍ，１ｎがすべて非導通状態である。一方、クロック信号ＣＬＫ２はＨレベルであり、スイッチング素子１ｅ、１ｆ、１ｇおよび１ｈが導通状態となる。したがって、オペアンプＯＰの入力ノードＩＮｐおよび出力ノードＯＵＴｐの間に容量素子Ｃｆｐａが接続され、またオペアンプＯＰの入力ノードＩＮｎと出力ノードＯＵＴｎの間に、容量素子Ｃｆｎａが接続される。一方、容量素子ＣｓｐａおよびＣｓｎａは、参照電圧供給ノードから分離されるものの、スイッチ群ＳＷＧＡおよびＳＷＧＢにより、その両電極の接続経路が以下に示す条件に従って設定される。なお、以下の条件を示す式において、次の置換を行う:
ＶＯＵＴ＝Ｖｏｐ−Ｖｏｎ、
ＶＩＮ＝Ｖｉｎｐ−Ｖｉｎｎ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ。
【００８３】
条件１：ＶＩＮ＜−ＶＲＥＦ／４のとき、
コンパレータ群からの出力制御信号；Ｃ１＝“Ｈ”、Ｃ２＝“Ｌ”、Ｃ３＝“Ｌ”、
スイッチ群ＳＷＧＡおよびＳＷＧＢは、以下のようにその接続経路を設定する。容量素子Ｃｓｐａの第１電極（ノードＮＪ１に接続される電極）と容量素子Ｃｓｎａの第２電極（ノードＮＪ７に接続される電極）が短絡される。容量素子Ｃｓｐａの第２電極（ノードＮＪ２）が、オペアンプＯＰの入力ノードＩＮｐに接続される。容量素子Ｃｓｎａの第１電極（ノードＮＪ６）が、オペアンプＯＰの入力ノードＩＮｎに接続される。
【００８４】
図４に、この条件１が満たされる場合のスイッチ群ＳＷＧＡおよびＳＷＧＢによるパイプラインステージの内部接続を示す。図４に示すように、条件１が満たされる場合には、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎの間に、容量素子ＣｓｐａおよびＣｓｎａが直列に接続される。容量素子ＣｓｎａおよびＣｓｐａの接続ノードが同一電位となる。容量素子Ｃｓｐａの第１電極と容量素子Ｃｓｎａの第２電極が接続され、これらの容量素子ＣｓｐａおよびＣｓｎａは、容量値が同じである。従って、この容量素子接続ノードの電圧レベルが、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）＝ＶＲＥＦの電圧レベルとなる。この電圧変化により、ノードＮＪ２およびＮＪ６の電圧が、変化する。すなわち、ノードＮＪ２の電圧レベル変化量が電圧−ＶＲＥＦ／２となり、ノードＮＪ６の電圧レベルの変化量が、ＶＲＥＦ／２となる。容量素子ＣｓｐａおよびＣｓｎａの充電電圧にこの電圧変化が加算される。容量素子ＣｆｐａおよびＣｆｎａと容量素子ＣｓｐａおよびＣｓｎａの容量比は１：２である。従って、これらの容量素子ＣｐｓａおよびＣｓｎａによる供給電荷による電圧変化量２・ＶＲＥＦが、容量分割されて、オペアンプＯＰの入力ノードに対して差分電圧−ＶＲＥＦが与えられる。
【００８５】
出力ノードＯＵＴｐと入力ノードＩＮｐの間に容量素子Ｃｆｐａが接続され、また、出力ノードＯＵＴｎとノードＩＮｎの間に、容量素子Ｃｆｎａが接続される。従って、２・ＶＩＮ＋ＶＲＥＦを満たす出力信号ＶＯＵＴ（＝Ｖｏｐ−Ｖｏｎ）が生成される。
【００８６】
条件２：−ＶＲＥＦ／４≦ＶＩＮ＜ＶＲＥＦ／４のとき、
コンパレータ群ＣＭＧの出力信号；Ｃ１＝“Ｌ”、Ｃ２＝“Ｈ”、Ｃ３＝“Ｌ”。
【００８７】
スイッチ群ＳＷＧＡおよびＳＷＧＢは、この条件２においては、以下の接続経路を確立する。容量素子Ｃｓｐａの第１電極（ノードＮＪ１に接続される電極）と容量素子Ｃｓｎａの第１の電極（ノードＮＪ６に接続される電極）が短絡される。また、容量素子Ｃｓｐａの第２の端子（ノードＮＪ２に接続される電極）は、オペアンプＯＰの入力ノードＩＮｐに接続される。容量素子Ｃｓｎの第２の電極（ノードＮＪ７に接続される端子）は、オペアンプＯＰの入力ノードＩＮｎに接続される。
【００８８】
図５は、この条件２が満たされるときの、パイプラインステージＰＬＳにおける内部接続を概略的に示す図である。この図５に示すように、容量素子ＣｓｐａおよびＣｓｎａの同じ電位の第１電極に接続されるノードＮＪ１およびＮＪ６が接続される（短絡される）、容量素子Ｃｓｐａの第２電極側のノード（ＮＪ２）はオペアンプＯＰの入力ノードＩＮｐに接続され、容量素子Ｃｓｎａの第２電極側のノード（ＮＪ７）が、オペアンプＯＰの入力ノードＩＮｎに接続される。容量素子ＣｆｐａおよびＣｆｎａと寄生容量ＣｐｐおよびＣｐｎの接続は、条件１の場合と同じである。この状態においては、アンプ入力ノードＩＮｐおよびＩＮｎに、容量素子ＣｓｐａおよびＣｓｎａにより、同じ電圧レベルの電圧が供給される。したがって、条件２の場合の出力電圧ＶＯＵＴが、２・ＶＩＮとなる条件が満たされる。
【００８９】
この条件２の場合の接続は、スイッチ群ＳＷＧＡおよびＳＷＧＢにおいて、以下の接続を行なってもよい。容量素子Ｃｓｐａの第２の電極（ノードＮＪ２）と容量素子Ｃｓｎａの第２の電極（ノードＮＪ７）を短絡する。容量素子Ｃｓｐａの第１の電極（ノードＮＪ１）をオペアンプＯＰの入力ノードＩＮｐに接続し、容量素子Ｃｓｎａの第１電極（ノードＮＪ６）をオペアンプＯＰの入力ノードＩＮｎに接続する。この場合、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎへは、容量素子ＣｓｐａおよびＣｓｎａより、同電位（Ｖｒｅｆｐ）が供給されるため、オペアンプＯＰの差動増幅動作により出力電圧ＶＯＵＴに対する参照電圧の寄与が相殺される。
【００９０】
条件３：ＶＲＥＦ／４≦ＶＩＮのとき、
コンパレータ群出力信号；Ｃ１＝“Ｌ”、Ｃ２＝“Ｌ”、Ｃ３＝“Ｈ”。
【００９１】
スイッチ群ＳＷＧＡおよびＳＷＧＢは、条件３の場合、以下の接続経路を確立する。容量素子Ｃｓｐａの第２の電極（ノードＮＪ２）と容量素子Ｃｓｎａの第１の電極（ノードＮＪ６）が相互接続され、容量素子Ｃｓｐａの第１の電極が、ノードＮＪ１を介してオペアンプＯＰの入力ノードＩＮｐに接続される。容量素子Ｃｓｎａの第２の電極が、ノードＮＪ７を介してオペアンプＯＰの入力ノードＩＮｎに接続される。
【００９２】
図６は、この条件３が満たされる場合のパイプラインステージにおける容量素子の接続を概略的に示す図である。この図６に示すように、条件３が満たされる場合には、容量素子Ｃｓｐａの第１電極が、オペアンプＯＰの入力ノードＩＮｐに接続され、容量素子Ｃｓｎａの第２の電極がオペアンプＯＰの入力ノードＩＮｎに接続される。容量素子Ｃｓｐａの第２電極（ノードＮＪ２）と容量素子Ｃｓｎａの第１電極（ノードＮＪ６）が短絡される。ノードＮＪ２およびＮＪ６の電位が等しくなり、このノードＮＪ２の電位変化により、ノードＮＪ１の電位変化量が、ＶＲＥＦ／２となり、ノードＮＪ７の電位変化量が−ＶＲＥＦ／２となる。したがって、電荷蓄積容量Ｃｓｐａ、Ｃｓｎａとフィードバック容量Ｃｆｐａ，Ｃｆｎａとの容量比により、アンプ入力ノードＩＮｐと入力ノードＩＮｎの間にＶＲＥＦの電位差が生じる。電圧極性は、条件１の場合と逆である。したがって、条件１の場合と逆に、出力電圧ＶＯＵＴに対し、この参照電圧Ｖｒｅｆｐ−Ｖｒｅｆｎの逆極性の値−ＶＲＥＦ（＝−（Ｖｒｅｆｐ−Ｖｒｅｆｎ））が現われる。これにより、２・ＶＩＮ−ＶＲＥＦの関係を満たす出力電圧ＶＯＵＴが生成される。なお、この出力電圧は、計算式としては、容量の蓄積電荷が、電荷の保存則に従って保存されることから求められる。
【００９３】
これらのスイッチ群ＳＷＧＡおよびＳＷＧＢにより、容量素子ＣｓｐａおよびＣｓｎａの接続経路を切換えることにより、各条件に応じて、出力電圧として、従来と同様のパイプラインアーキテクチャのＡ／Ｄ変換器のアナログ信号の入出力特性を満たす電圧を生成することができる。
【００９４】
オペアンプＯＰは、入力ノードＩＮｐおよびＩＮｎにそれぞれ与えられる電圧ＶｉｐおよびＶｉｎの差を、ゲインＡで増幅した電圧差を出力ノードＯＵＴｐおよびＯＵＴｎから出力する。したがって、出力ノードＯＵＴｐから出力される電圧Ｖｏｐと出力ノードＯＵＴｎから出力される電圧Ｖｏｎの電圧差は、次式で表わされる：
Ｖｏｐ−Ｖｏｎ＝Ａ・（Ｖｉｎ−Ｖｉｐ）。
【００９５】
このパイプラインステージＰＬＳのアンプＯＰに求められる性能を考える。前述のように、アナログ出力電圧ＶｏｐおよびＶｏｎを、クロック信号ＣＬＫ２がＨレベルである予め定めた期間内に正しく演算して確定させることが要求される。このクロック信号ＣＬＫ２がＨレベルのときのパイプラインステージＰＬＳのアナログ出力ＶＯＵＴ（＝Ｖｏｐ−Ｖｏｎ）は次式で表わされる。
【００９６】
ＶＯＵＴ＝Ｖｏｐ−Ｖｏｎ
＝｛（β・Ａ）／（１＋β・Ａ）｝
・２・｛ＶＩＮ＋（Ｓ・Ｃｓ／Ｃｆ）・ＶＲＥＦ｝
・［１−ｅｘｐ｛−Ｔ／（τ／β）｝］、
ただし、ＶＩＮ＝Ｖｉｐ−Ｖｉｎ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ここで、ＡはオペアンプＯＰのゲイン、βはオペアンプＯＰの帰還率、Ｃｆは容量素子ＣｆｐａおよびＣｆｎａの共通の容量値、Ｃｓは容量素子ＣｓｐａおよびＣｓｎａの共通の容量値であり、τはオペアンプＯＰの出力の過渡応答特性の指標である時定数、Ｔはクロック信号ＣＬＫ２がＨレベルの期間を示す。また、Ｃｓ＝Ｃｆ／２である。この係数Ｓは、条件に応じて以下のような値をとる。
【００９７】
条件１：ＶＩＮ＜−ＶＲＥＦ／４のとき、Ｓ＝１、
条件２：−ＶＲＥＦ／４≦ＶＩＮ＜ＶＲＥＦ／４のとき、Ｓ＝０、
条件３：ＶＲＥＦ／４≦ＶＩＮ、Ｓ＝−１。
【００９８】
上述の関係式において、理想的な状態であるゲインＡが無限大、時定数τが無限小の場合には、次の関係が満たされる：
Ｖｏｐ−Ｖｏｎ＝
２・｛（Ｖｉｐ−Ｖｉｎ）＋（Ｓ・Ｃｓ／Ｃｆ）・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）｝。
【００９９】
容量素子ＣｓｐａおよびＣｓｎａの容量値Ｃｓは、容量素子ＣｆｐａおよびＣｆｎａの容量値Ｃｆの１／２倍であり、上式は次式に変換される：
Ｖｏｐ−Ｖｏｎ＝２・｛（Ｖｉｐ−Ｖｉｎ）＋Ｓ・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２｝
したがって、前述の従来のパイプラインステージのアナログ出力の式と同じ入出力特性を有するアナログ出力信号が得られる。
【０１００】
本実施の形態１におけるパイプラインステージＰＬＳにおけるオペアンプＯＰの帰還率βは、オペアンプＯＰの入力ノードの容量素子の接続関係から、次式で表わされる：
β＝Ｃｆ／（Ｃｆ＋Ｃｓ＋Ｃｐ）、
ここで、Ｃｐは、寄生容量ＣｐｐおよびＣｐｌの容量値である。前述のように、容量素子ＣｓｐａおよびＣｓｎａの容量値Ｃｓは、容量素子ＣｆｐａおよびＣｆｎａの容量値Ｃｆの１／２倍である。したがって上式の帰還率βは、次式に変換される。
【０１０１】
β＝２・Ｃｆ／（３・Ｃｆ＋２・Ｃｐ）
したがって、寄生容量値Ｃｐが、フィードバック容量値Ｃｆと等しい値になった場合でも、帰還率βは２／５となり、従来の場合の帰還率が１／３の場合に比べて２０％増加する。したがって、オペアンプＯＰのゲインＡが見掛け上減少する割合は、２／５となり、時定数τは２．５倍の増加にとどまる。したがって、これらを補償するためには、オペアンプＯＰのゲインに対しては２．５倍分の補填を行い、また時定数τは２／５倍に設定することにより対応することができる。これにより、オペアンプの入力トランジスタのトランスコンダクタンスｇｍの値を抑制でき、オペアンプＯＰの消費電力およびサイズの増大を抑制することができる。
【０１０２】
また、オペアンプＯＰの入力トランジスタのサイズの増大が抑制されるため、実際上、寄生容量値Ｃｐは、フィードバック用の容量素子ＣｆｐａおよびＣｆｎａの容量値Ｃｆよりも小さくすることができる可能性もある。この場合には、帰還率βは、２／５よりもさらに大きくすることができ、オペアンプＯＰのゲインＡの補填分および時定数τの削減分をより一層抑制することができ、オペアンプＯＰの消費電力およびサイズはさらに低減することができる。
【０１０３】
なお、一般に、Ｃｓ：Ｃｆ＝１：Ｍの時には、帰還率βは、次式で与えられる：
β＝Ｃｆ／（Ｃｓ＋Ｃｆ＋Ｃｐ）＝Ｍ・Ｃｆ／｛（Ｍ＋１）・Ｃｆ＋Ｍ・Ｃｐ｝。
【０１０４】
この容量比Ｍの値は、フィードバック容量素子Ｃｆｐａ、Ｃｆｎａの占有面積と電荷蓄積容量素子Ｃｓｐａ、Ｃｓｎａのアンプ入力ノードに対して各条件に応じた電圧差を生じさせるのに必要とされる容量値とに応じて適切に定められる。この場合、電荷蓄積容量素子ＣｓｐａおよびＣｓｐｎによる電荷注入は、Ｍ・ＶＲＥＦの電圧差分値が生じるようにその接続または印加電圧が設定される。
【０１０５】
図７は、図１に示すコンパレータ群ＣＰＧの構成の一例を示す図である。図７において、コンパレータ群ＣＭＧは、入力ＩＰおよびＩＮに与えられる電圧の差分値と、基準入力ＲＦＰおよびＲＦＮに与えられる電圧の差分値の１／４倍とを比較し、その比較結果を出力ノードＯＴＰおよびＯＴＮから出力する比較回路ＣＰ１およびＣＰ２を含む。比較回路ＣＰ１は、入力ＩＰおよびＩＮにそれぞれアナログ入力信号ＶｉｐおよびＶｉｎを受け、基準入力ＲＦＰおよびＲＦＮに、それぞれ、参照電圧ＶｒｅｆｎおよびＶｒｅｆｐを受ける。出力ノードＯＴＰおよびＯＴＮから、比較結果に応じた相補な２値デジタル信号ＯＵＴｐ１およびＯＵＴｎ１を出力する。
【０１０６】
比較回路ＣＰ２は、入力ＩＰおよびＩＮに、アナログ入力信号ＶｉｐおよびＶｉｎをそれぞれ受け、基準入力ＲＦＰおよびＲＦＮに、それぞれ、参照電圧ＶｒｅｆｐおよびＶｒｅｆｎを受ける。出力ノードＯＴＰおよびＯＴＮから、互いに相補な２値信号ＯＵＴｐ２およびＯＵＴｎ２を出力する。
【０１０７】
比較回路ＣＰ１は、入力信号差分値Ｖｉｐ−Ｖｉｎと、基準入力に与えられる信号の差分値の１／４倍、すなわち（Ｖｒｅｆｎ−Ｖｒｅｆｐ）／４との大小比較を行なう。比較回路ＣＰ２は、入力信号の差分値（Ｖｉｐ−Ｖｉｎ）と参照電圧の差分値ＶＲＥＦの１／４倍、すなわち（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４との大小比較を行なう。
【０１０８】
コンパレータ群ＣＭＧはさらに、比較回路ＣＰ１およびＣＰ２の出力信号ＯＵＴｐ１およびＯＵＴｎ２に受けて制御信号Ｃ２を生成するＡＮＤゲートＡＧ１と、比較回路ＣＰ１およびＣＰ２の出力信号ＯＵＴｐ１およびＯＵＴｐ２を受けるＥＸＯＲゲートＥＧ１と、比較回路ＣＰ２の出力信号ＯＵＴｐ２をクロック信号ＣＬＫ２に従ってラッチして、データビットＤ２を生成するラッチ回路ＬＴ２と、ＥＦＯＲゲートＥＧ１の出力信号をクロック信号ＣＬＫ２に従ってラッチして、データビットＤ１を生成するラッチ回路ＬＴ１を含む。比較回路ＣＰ１およびＣＰ２の出力信号ＯＵＴｎ１およびＯＵＴｐ２が、それぞれ制御信号Ｃ１およびＣ３として出力される。
【０１０９】
ＡＮＤゲートＡＧ１は、その両入力対応の信号ＯＵＴｐ１およびＯＵＴｎ２がともにＨレベルのときに、Ｈレベルの制御信号Ｃ２を生成し、それ以外、制御信号Ｃ２をＬレベルに設定する。
【０１１０】
ＥＸＯＲゲートＥＧ１は、与えられる信号ＯＵＴｐ１およびＯＵＴｐ２の論理レベルが一致しているときにＬレベルの信号を出力し、不一致のときにＨレベルの信号を出力する。
【０１１１】
ラッチ回路ＬＴ１およびＬＴ２は、クロック信号ＣＬＫ２がＨレベルのときに、その与えられた信号を取りこみラッチし、クロック信号ＣＬＫ２がＬレベルのときに、ラッチ状態となり、その出力データビットＤ１およびＤ２は変化させない。
【０１１２】
なお、制御信号Ｃ１-Ｃ３についても、クロック信号ＣＬＫ２がＨレベルのときに有効となってスイッチ群ＳＷＧＡおよびＳＷＧＢのスイッチの接続経路を設定する。クロック信号_ＣＬＫ２がＬレベルの時には、これらの制御信号Ｃ１-Ｃ３は、全てＬレベルである。このクロック信号ＣＬＫ２がＨレベルのときに制御信号Ｃ１-Ｃ３を有効とする構成は、各制御信号に対してクロック信号ＣＬＫ２との論理積を取るＡＮＤゲートが設けられればよい。
【０１１３】
図８は、図７に示す比較回路ＣＰ１およびＣＰ２の構成の一例を示す図である。比較回路ＣＰ１およびＣＰ２は同一構成を有するため、図８においては、これら比較回路ＣＰ１、ＣＰ２各々は、符号ＣＰで代表的に示す。図８において、比較回路ＣＰは、入力ＩＰおよびＩＮに与えられる信号の差分値を求めるアナログ減算部１０と、基準入力ＲＥＦＰおよびＲＥＦＮに与えられる信号の減算を行なうアナログ減算部１１と、アナログ減算部１１の出力信号を１／４倍する１／４倍演算部１２と、アナログ減算部１０の出力信号と１／４倍演算部１２の出力信号とを比較し、その比較結果を出力ノードＯＴＰおよびＯＴＮに出力する比較部１３を含む。
【０１１４】
これらのアナログ減算部１０および１１は、たとえば、カレントミラー型の電流減算回路で構成されればよく、また１／４倍演算部１２は、アナログ減算部１１の出力電流を受けるミラー比１／４のカレントミラー段で構成されればよい。
【０１１５】
比較部１３は、減算部１０および１／４倍演算部１２からの出力電流を比較する電流比較回路で構成されてもよく、またカレントミラー型差動増幅器で構成されてもよい。比較結果に従って相補な２値信号を生成することができればよい。
【０１１６】
この図８に示すような構成を利用することにより、アナログ信号ＶｉｐおよびＶｉｎおよび参照電圧ＶｒｅｆｐおよびＶｒｅｆｎに対して、アナログ演算を行い、該演算結果について比較を行ない、その比較結果を相補な２値信号として出力ノードＯＴＰおよびＯＴＮに生成することができる。
【０１１７】
この図７に示すコンパレータ群ＣＭＧに従って、条件１から３に応じて、以下のような信号を出力する。
【０１１８】
条件１：（Ｖｉｐ−Ｖｉｎ）＜−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４のとき、
出力；ＯＵＴｐ１＝“Ｌ”、ＯＵＴｎ１＝“Ｈ”、ＯＵＴｐ２＝“Ｌ”、ＯＵＴｎ２＝“Ｈ”。
【０１１９】
データビットＤ１＝“Ｌ”、Ｄ２＝“Ｌ”、
制御信号；Ｃ１＝“Ｈ”、Ｃ２＝“Ｌ”、Ｃ３＝“Ｌ”。
【０１２０】
図８に示す構成において、条件１の場合、比較器ＣＰ１およびＣＰ２の入力ＩＰおよびＩＮに与えられる入力信号の差分値は、この基準入力ＲＦＰおよびＲＦＮに与えられる参照電圧の差分値よりも小さい。したがって、比較部１３（図８参照）から出力されるノードＯＴＰの信号がＬレベル、出力ノードＯＴＮの信号がＨレベルとなる。この場合、ＡＮＤゲートＡＧ１からの制御信号Ｃ２は、出力信号ＯＵＴｐ１がＬレベルであり、Ｌレベルとなる。
【０１２１】
ＥＸＯＲゲートＥＧ１は、比較器ＣＰ１およびＣＰ２の出力信号ＯＵＴｐ１およびＯＵＴｐ２がＬレベルであり、同一論理レベルであり、その出力信号がＬレベルである。したがって、データビットＤ１およびＤ２がともにＬレベルとなる。
【０１２２】
条件２：−ＶＲＥＦ／４≦ＶＩＮ＜ＶＲＥＦ／４のとき、
ただし、ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ、
出力；ＯＵＴｐ１＝“Ｈ”、ＯＵＴｎ１＝“Ｌ”、ＯＵＴｐ２＝“Ｌ”、ＯＵＴｎ２＝“Ｈ”、
データビット；Ｄ１＝“Ｈ”、Ｄ２＝“Ｌ”、
制御信号；Ｃ１＝“Ｌ”、Ｃ２＝“Ｈ”、Ｃ３＝“Ｌ”。
【０１２３】
すなわち、この条件２の場合、比較器回路ＣＰ１およびＣＰ２の比較結果が反対となる。したがって、比較回路ＣＰ１において、出力信号ＯＵＴｐ１がＨレベルとなる。ＡＮＤゲートＡＧ１からの制御信号Ｃ２は、この出力信号ＯＵＴｐ１およびＯＵＴｎ２がともにＨレベルとなり、応じて、Ｈレベルとなる。ＥＸＯＲゲートＥＧ１においては、比較回路の出力信号ＯＵＴｐ１およびＯＵＴｐ２の論理レベルが異なるため、その出力信号がＨレベルとなり、データビットＤ１がＨレベルとなる。
【０１２４】
条件３：（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４≦Ｖｉｐ−Ｖｉｎのとき、
出力；ＯＵＴｐ１＝“Ｈ”、ＯＵＴｎ１＝“Ｌ”、ＯＵＴｐ２＝“Ｈ”、ＯＵＴｎ２＝“Ｌ”、
データビット；Ｄ１＝“Ｌ”、Ｄ２＝“Ｈ”、
制御信号；Ｃ１＝“Ｌ”、Ｃ２＝“Ｌ”、Ｃ３＝“Ｈ”。
【０１２５】
この条件３の場合には、入力信号ＶｉｐおよびＶｉｎの差分値ＶＩＮが、参照電圧Ｖｒｅｆｐ−Ｖｒｅｆｎの差分値ＶＲＥＦの１／４倍よりも大きいことを示しており、比較回路ＣＰ１およびＣＰ２の出力信号ＯＵＴｐ１およびＯＵＴｐ２がともにＨレベルとなる。したがって、ＡＮＤゲートＡＧ１の出力信号Ｃ２はＬレベルとなり、制御信号Ｃ３がＨレベル、制御信号Ｃ１がＬレベルとなる。ＥＸＯＲゲートＥＧ１は、これらの出力信号ＯＵＴｐ１およびＯＵＴｐ２の論理レベルが一致するため、その出力信号がＬレベルとなり、応じて、データビットＤ１がＬレベルとなる。一方、データビットＤ２は、出力信号ＯＵＴｐ２に従ってＨレベルとなる。
【０１２６】
以上のように、図７および図８に示すコンパレータ群ＣＭＧを利用することにより、各パイプラインステージにおいて、入力信号と参照電圧との比較結果に基づいて、２ビットデータＤ１およびＤ２と、各スイッチ回路群の接続経路を決定する制御信号Ｃ１−Ｃ３を各条件に応じて生成することができる。
【０１２７】
図９は、図１に示すスイッチ群ＳＷＧＡおよびＳＷＧＢの構成の一例を示す図である。図９において、スイッチ群ＳＷＧＡは、ノードＮＪ１に並列に設けられ、それぞれ制御信号Ｃ１、Ｃ２およびＣ３に従って選択的に導通するスイッチング素子２ａ−２ｃと、ノードＮＪ２に並列に設けられ、それぞれ制御信号Ｃ１，Ｃ２およびＣ３に従って選択的に導通するスイッチング素子２ｄ、２ｅおよび２ｆを含む。スイッチング素子２ｃは、導通時、ノードＮＪ１をノードＮＪ３に接続する。スイッチング素子２ｄおよび２ｅは、各々、導通時、ノードＮＪ２をノードＮＪ３（アンプ入力ノードＩＮｐ）に接続する。
【０１２８】
スイッチ群ＳＷＧＢは、ノードＮＪ６に並列に設けられ、それぞれ制御信号Ｃ１、Ｃ２およびＣ３に従って選択的に導通するスイッチング素子２ｇ、２ｈおよび２ｉと、ノードＮＪ７に並列に設けられ、それぞれ制御信号Ｃ１、Ｃ２およびＣ３に従って選択的に導通するスイッチング素子２ｊ、２ｋおよび２ｌを含む。
【０１２９】
スイッチング素子２ｇは、導通時ノードＮＪ６をノードＮＪ８（ノードＩＮｎ）に接続する。スイッチング素子２ｋおよび２ｌは、各々、導通時ノードＮＪ７をノードＮＪ８に接続する。スイッチング素子２ｉは、導通時、ノードＮＪ６をスイッチ群ＳＷＧＡのスイッチング素子２ｆに結合する。このスイッチング素子２ｉおよび２ｆは同じ制御信号Ｃ３に従って選択的に導通し、したがって、制御信号Ｃ３に従って、ノードＮＪ２およびＮＪ６が相互接続される。
【０１３０】
スイッチング素子２ａは、スイッチ群ＳＷＧＡのスイッチング素子２ａに結合される。これらのスイッチング素子２ａおよび２ｊは、制御信号Ｃ１に従って選択的に導通する。したがって、制御信号Ｃ１に従ってノードＮＪ７およびＮＪ１が電気的に結合される。
【０１３１】
ノードＮＪ１およびＮＪ２の間に、電荷蓄積用容量素子Ｃｓｐａが接続され、ノードＮＪ６およびＮＪ７の間に、電荷蓄積用容量素子Ｃｓｎａが接続される。
【０１３２】
したがって、容量素子ＣｓｐａおよびＣｓｎａに、参照電圧ＶｒｅｆｐおよびＶｒｅｆｎがクロック信号ＣＬＫ１に従って充電された後に、制御信号Ｃ１−Ｃ３に従って、上記条件１から３に応じて、容量素子ＣｓｐａおよびＣｓｎａの接続経路を確定することができる。
【０１３３】
スイッチング素子２ａ−２ｌの各々は、トランスファゲートで構成されてもよく、またＣＭＯＳトランスミッションゲートで構成されてもよい。
【０１３４】
以上のように、この発明の実施の形態１に従えば、パイプラインアーキテクチャに従ったＡ／Ｄ変換器のパイプラインステージにおいて、オペアンプＯＰの入力に対する電荷蓄積用の容量素子およびフィードバック用容量素子の容量値を変更し、かつその接続経路を条件に応じて増幅期間において設定しており、アンプの帰還率を大きくすることができ、応じてパイプラインステージのＡ／Ｄ変換器の各パイプラインステージの消費電力サイズを低減することができ、応じてパイプライン型Ａ／Ｄ変換器の消費電力およびサイズを低減することができる。
【０１３５】
［実施の形態２］
図１０は、この発明の実施の形態２に従うパイプライン型Ａ／Ｄ変換回路の１段のパイプラインステージＰＬＳの構成を概略的に示す図である。この図１０に示すパイプラインステージＰＬＳは、以下の点で、図１に示すパイプラインステージとその構成が異なる。すなわち、電荷蓄積用容量素子ＣｓｐｂおよびＣｓｎｂの共通の容量値Ｃｓと、フィードバック用容量素子ＣｆｐｂおよびＣｆｎｂの共通の容量値Ｃｆの比が、１：３、すなわち、Ｃｓ＝Ｃｆ／３に設定される。
【０１３６】
また、スイッチ群ＳＷＧＣが、コンパレータ群ＣＭＧからの制御信号Ｃ１−Ｃ３に従って、容量素子ＣｓｐｂおよびＣｆｎｂの接続経路を切換えるとともに、参照電圧Ｖｒｅｆｐ、Ｖｃｍ、およびＶｒｅｆｎを、これらの容量素子ＣｓｐｂおよびＣｓｎｂの電極ノードへ条件に応じて選択的に供給する。
【０１３７】
図１０に示すパイプラインステージＰＬＳの他の構成は、図１に示すパイプラインステージの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３８】
この図１０に示すパイプラインステージＰＬＳにおけるアナログ入力信号ＶｉｎおよびＶｉｐとアナログ出力信号ＶｏｐおよびＶｏｎとの関係は、先の実施の形態１と同じであり、このパイプラインステージＰＬＳの入出力特性としては、先に図３８において示したものと同じ入出力特性を実現する。次に、この図１０に示すパイプラインステージＰＬＳのスイッチ群ＳＷＧＣの動作について説明する。
【０１３９】
クロック信号ＣＬＫ１がＨレベルであり、クロック信号ＣＬＫ２がＬレベルのときには、容量素子ＣｓｐｂおよびＣｓｎｂの第１電極（ノードＮＪ１，ＮＪ６）には、参照電圧Ｖｒｅｆｐが与えられ、容量ＣｓｐｂおよびＣｓｎｂの第２電極（ノードＮＪ２，ＮＪ７）には、参照電圧Ｖｒｅｆｎが与えられる。また、この電荷蓄積期間において、容量素子Ｃｆｐｂの第１電極（ノードＮＪ４）には、アナログ入力電圧Ｖｉｎが与えられ、第２電極（ノードＮＪ５）には、アナログ入力信号Ｖｉｐが与えられる。容量素子Ｃｆｎｂにおいては、第１電極（ノードＮＪ９）にアナログ入力信号Ｖｉｐが与えられ、第２電極（ノードＮＪ１０）には、入力信号Ｖｉｎが与えられる。
【０１４０】
このクロック信号ＣＬＫ１がＬレベルとなり、クロック信号ＣＬＫ２がＨレベルとなると、このパイプラインステージＰＬＳにおいて、蓄積電荷に応じた増幅動作が、コンパレータ群ＣＭＧの比較結果に基づいて実行される。
【０１４１】
コンパレータ群ＣＭＧの比較動作は、実施の形態１と同様であり、条件１から条件３に従って、制御信号Ｃ１−Ｃ３およびデータビットＤ１およびＤ２を生成する。
【０１４２】
条件１：
Ｖｉｐ−Ｖｉｎ＞（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４のとき、
制御信号；Ｃ１＝“Ｈ”、Ｃ２＝“Ｌ”、Ｃ３＝“Ｌ”。
【０１４３】
スイッチ群ＳＷＧＣにおいては、以下の接続経路を確立する。容量素子Ｃｓｐｂの第１電極（ノードＮＪ１）には、参照電圧Ｖｒｅｆｎが印加される。容量素子Ｃｓｐｂの第２電極（ノードＮＪ２）は、オペアンプＯＰの入力ＩＮｐに接続される。
【０１４４】
容量素子Ｃｓｎｂの第１電極（ノードＮＪ６）は、オペアンプＯＰの入力端子ＩＮｎに接続され、その第２の電極（ノードＮＪ７）には、参照電圧Ｖｒｅｆｐが印加される。
【０１４５】
図１１は、この条件１におけるパイプラインステージＰＬＳにおける回路素子の接続を具体的に示す図である。入力ノードＩＮｐと出力ノードＯＵＴｐおよびＯＵＴｎの間には、それぞれ容量素子ＣｆｐｂおよびＣｆｎｂが接続される。容量素子Ｃｓｐｂが、入力ノードＩＮｐの第２電極（ノードＮＪ２）が接続され、容量素子Ｃｓｎｂが、アンプＯＰの入力ノードＩＮｐに、その第１電極（ノードＮＪ６）に接続される。ノードＩＮｐおよびＩＮｎには、寄生容量ＣｐｐおよびＣｐｎが存在する。
【０１４６】
容量素子Ｃｓｐｂはその第１電極（ノードＮＪ１）は、先の電荷蓄積期間（クロック信号ＣＬＫ１がＨレベルのとき）に、参照電圧Ｖｒｅｆｐが供給される。また容量素子Ｃｓｎｂが、第１電極（ノードＮＪ６）には、参照電圧Ｖｒｅｆｐが与えられる。したがって容量素子Ｃｆｐｂにおいては、この参照電圧Ｖｒｅｆｎが第１電極（ノードＮＪ１）に与えられることにより、ノードＮＪ２の電圧レベルが（Ｖｒｅｆｐ−Ｖｒｅｆｎ）だけ上昇する。同様、容量素子Ｃｓｎｂにおいても、参照電圧Ｖｒｅｆｎに充電されていた第２電極ノードＮＪ７が、参照電圧Ｖｒｅｆｐが供給されるため、ノードＮＪ６の電圧レベルは、（Ｖｒｅｆｎ−Ｖｒｅｆｐ）だけ上昇する。
【０１４７】
容量素子Ｃｓｐｂ、Ｃｓｎｂと容量素子Ｃｆｐｂ、Ｃｆｎｂとの容量比は１：３である。従って、したがって、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎに対する容量素子ＣｓｐｂおよびＣｓｎｂ各々の供給する電荷による差分参照電圧ＶＲＥＦは、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）となる。
【０１４８】
すなわち、容量素子Ｃｓｐｂにおいては、電荷蓄積期間での第１電極の電圧Ｖｒｅｆｐが、参照電圧Ｖｒｅｆｎに変化し、−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）の電圧変化に応じた電荷をノードＩＮｐに供給する。同様、容量素子Ｃｓｎｂにおいても、ノードＮＪ７の電圧変化量は、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）であり、この電圧変化に応じた電荷がノードＩＮｎに供給される。したがって、フィードバック容量素子ＣｆｐｂおよびＣｆｎｂと電荷蓄積容量Ｃｓｐｂ、Ｃｓｎｂ戸の容量分割により、このオペアンプＯＰの入力ノードＩＮｐおよびＩＮｎの差分電圧が、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）となり、先の実施の形態１の条件１の場合と同様の電圧差分値が、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎに与えられる。
【０１４９】
条件２：
−ＶＲＥＦ／４≦ＶＩＮ＜ＶＲＥＦ／４のとき、
ただし、ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ、
制御信号:Ｃ１＝“Ｌ”、Ｃ２＝“Ｈ”、Ｃ３＝“Ｌ”。
【０１５０】
容量素子Ｃｓｐｂの第１電極（ノードＮＪ１）と容量素子Ｃｓｎｂの第１電極（ノードＮＪ６）が短絡される。容量素子Ｃｓｐｂの第２の電極（ノードＮＪ２）が、オペアンプＯＰの入力端子ノードＩＮｐに接続される。容量素子Ｃｓｎｂの第２電極（ノードＮＪ７）は、オペアンプＯＰの入力ノードＩＮｎに接続される。
【０１５１】
図１２は、この条件２におけるパイプラインステージＰＬＳの容量素子の接続を概略的に示す図である。図１２に示す容量素子の接続は、先の実施の形態１において図５を参照して説明した容量素子の接続と同じであり、容量素子ＣｓｐｂおよびＣｓｎｂの参照電圧Ｖｒｅｆｐに充電された第１電極に接続されるノードＮＪ１およびＮＪ６が短絡され、参照電圧Ｖｒｅｆｎに接続された第２電極に接続されるノードＮＪ２，ＮＪ７は、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎに接続される。したがって、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎには、同一電位が与えられ、この参照電圧の差分値は、出力電圧ＶｏｐおよびＶｏｎの差分値に現われない。
【０１５２】
なお、この場合においても、条件２のときには、容量素子ＣｓｐｂおよびＣｓｎｂの第２電極（ノードＮＪ２およびＮＪ７）を短絡し、容量素子ＣｓｐｂおよびＣｓｎｂの第１電極（ノードＮＪ１，ＮＪ６）をそれぞれ、オペアンプＯＰの入力ノードＩＮｐおよびＩＮｎに接続してもよい。この場合においても、ノードＩＮｐおよびＩＮｎに対する容量素子ＣｓｐｂおよびＣｓｎｂの供給電圧は同じであり、参照電圧の寄与は、差分値により相殺される。
【０１５３】
なお、容量素子ＣｓｐｂおよびＣｓｎｂの同一電位の電極を短絡するのに代えて、同じ電圧（たとえば参照電圧Ｖｃｍ）を同一電極に供給しても、同様の機能を実現することができる。
【０１５４】
条件３：（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４≦Ｖｉｐ−Ｖｉｎのとき、
制御信号;Ｃ１＝“Ｌ”、Ｃ２＝“Ｌ”、Ｃ３＝“Ｈ”。
【０１５５】
容量素子Ｃｓｐｂの第１電極（ノードＮＪ１）は、オペアンプＯＰの入力ノードＩＮｐに接続される。容量素子Ｃｓｐｂの第２電極（ノードＮＪ２）には、参照電圧Ｖｒｅｆｐが印加される。容量素子Ｃｓｎｂの第１電極（ノードＮＪ６）には、参照電圧Ｖｒｅｆｎが印加される。容量素子Ｃｓｎｂの第２の電極（ノードＮＪ７）は、オペアンプＯＰの入力ノードＩＮｎに接続される。
【０１５６】
図１３は、この条件３におけるパイプラインステージＰＬＳにおける容量素子の接続状況を示す図である。すなわち、容量素子Ｃｓｐｂは、電荷蓄積時参照電圧Ｖｒｅｆｐに充電された第１電極ノード（ノードＮＪ２）へ、参照電圧Ｖｒｅｆｐが供給される。同様、容量素子Ｃｓｎｂは、電荷蓄積期間時に参照電圧Ｖｒｅｆｐに充電された電極へ参照電圧Ｖｒｅｆｎが供給される。これらの容量素子ＣｓｐｂおよびＣｓｎｂ各々の他方電極は、それぞれオペアンプＯＰの入力ノードＩＮｐおよびＩＮｎに接続される。したがって、ノードＮＪ１の電圧変化は（Ｖｒｅｆｎ−Ｖｒｅｆｐ）であり、ノードＮＪ７の電圧変化は、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）である。したがって、容量結合により、ノードＮＪ１の電圧レベルは、Ｖｒｅｆｎに応じた電圧レベル、ノードＮＪ７の電圧レベルは、電圧Ｖｒｅｆｐに応じた電圧レベルとなり、条件１の場合と逆の極性の電圧差分値（Ｖｒｅｆｐ−Ｖｒｅｆｎ）に対応する電荷供給が生じる。
【０１５７】
この実施の形態２においても、オペアンプＯＰの出力ノードＯＵＴｐおよびＯＵＴｎから出力される電圧ＶｏｐおよびＶｏｎの電圧差分値は次式で表わされる。
【０１５８】
Ｖｏｐ−Ｖｏｎ＝Ａ・（Ｖｉｎ−Ｖｉｐ）
この場合、容量素子ＣｓｐｂおよびＣｓｎｂと容量素子ＣｆｐｂおよびＣｆｎｂの容量値が１：３であり、アナログ出力は次式で表わされる。
【０１５９】
Ｖｏｐ−Ｖｏｎ＝
｛（β・Ａ）／（１＋β・Ａ）｝・２・
｛ＶＩＮ＋Ｓ・（３／２）・（Ｃｓ／Ｃｆ）・ＶＲＥＦ｝・
［１−ｅｘｐ｛−Ｔ／（τ／β）｝］、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ここで、実施の形態１と同様、ＡはアンプＯＰのゲイン、βはオペアンプＯＰの帰還率、Ｃｆは容量ＣｆｐｂおよびＣｆｎｂの共通の容量値、Ｃｓは容量素子ＣｓｐｂおよびＣｓｎｂの共通の容量値、τはオペアンプＯＰの出力応答特性の指標である時定数を示す。Ｔはクロック信号ＣＬＫ２がＨレベルの期間を示す。係数Ｓは、条件１から３に応じて、１、０、および−１をそれぞれとる値である。
【０１６０】
上式において、理想的な状態であるゲインＡが無限大、時定数τが無限小の場合には、次式が得られる：
Ｖｏｐ−Ｖｏｎ＝
２・｛ＶＩＮ＋Ｓ・（３／２）・（Ｃｓ／Ｃｆ）・ＶＲＥＦ｝。
【０１６１】
容量値Ｃｓは、容量値Ｃｆの１／３倍であり、上式は、次式に変形される。
Ｖｏｐ−Ｖｏｎ＝
２・｛（Ｖｉｐ−Ｖｉｎ）＋Ｓ・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／２｝。
従来と同様の、パイプラインステージのアナログ出力を示す式と同じ式が得られる。
【０１６２】
このパイプラインステージＰＬＳのオペアンプＯＰの帰還率βは、次式で表わされる：
β＝Ｃｆ／（Ｃｆ＋Ｃｓ＋Ｃｐ）
Ｃｐは、実施の形態１と同様、寄生容量ＣｐｐおよびＣｐｎの容量値である。前述のように、容量値Ｃｓは、容量値Ｃｆの１／３倍である。したがって、たとえ、寄生容量値Ｃｐが、このフィードバック容量素子の容量値Ｃｆと等しい値になった場合でも、帰還率βは、３／７となり、従来の帰還率が１／３に比べて２９％増加する。
【０１６３】
これにより、アンプのゲインＡが見掛け上減少する割合は、３／７にとどまり、また時定数τは７／３倍の増加にとどまる。したがって、この変化を補償するために、オペアンプＯＰのゲインＡは７／３倍分の補填で済み、時定数τは、３／７倍に設定することにより対応することができる。これにより、オペアンプが入力トランジスタのサイズの増加を抑制することができ、アンプの消費電力およびサイズを削減することができる。
【０１６４】
また、オペアンプＯＰの入力トランジスタのサイズの増加が抑制され、実際には寄生容量の容量値Ｃｐの値は、フィードバック容量素子ＣｆｐｂおよびＣｆｎｂの容量値Ｃｆよりも小さくすることが可能となる。この場合には、帰還率βは、３／７よりも大きくなるため、オペアンプＯＰのゲインＡの補填分および時定数τの削減分をより一層低減することができ、オペアンプの消費電力およびサイズをさらに低減することができる。これにより、パイプラインステージを用いたＡ／Ｄ変換器の消費電力およびサイズをさらに低減することができる。
【０１６５】
図１４は、図１０に示すスイッチ群ＳＷＧＣの構成の一例を概略的に示す図である。図１４において、スイッチ群ＳＷＧＣは、ノードＮＪ１に並列に設けられ、それぞれ制御信号Ｃ１、Ｃ２およびＣ３に従って選択的に導通するスイッチング素子３ａ、３ｂおよび３ｃと、ノードＮＪ２に並列に接続され、それぞれ制御信号Ｃ１、Ｃ２およびＣ３に従って選択的に導通するスイッチング素子３ｄ、３ｅおよび３ｆと、ノードＮＪ６に並列に設けられ、それぞれ制御信号Ｃ１、Ｃ２およびＣ３に従って選択的に導通するスイッチング素子３ｇ、３ｈおよび３ｉと、ノードＮＪ７に並列に設けられ、それぞれ制御信号Ｃ１、Ｃ２およびＣ３に従って選択的に導通するスイッチング素子３ｊ、３ｋおよび３ｌを含む。
【０１６６】
ノードＮＪ１およびＮＪ２の間に、容量素子Ｃｓｐｂが接続され、ノードＮＪ６とノードＮＪ７の間に、容量素子Ｃｓｎｂが接続される。
【０１６７】
スイッチング素子３ａは、導通時、ノードＮＪ１に参照電圧Ｖｒｅｆｎを伝達する。スイッチング素子３ｂおよび３ｈは、制御信号Ｃ２に従って導通し、導通時、ノードＮＪ１およびＮＪ６を電気的に短絡する。この図１４において、共通電圧Ｖｃｍの接続経路が破線で示されているが、ノードＮＪ１およびＮＪ６は電気的に短絡されてもよく、また共通の電圧Ｖｃｍが別々に与えられてもよいことを示す。
【０１６８】
スイッチング素子３ｃは、導通時、ノードＮＪ１をノードＮＪ３に接続する。スイッチング素子３ｄおよび３ｅは、導通時、ノードＮＪ２およびノードＮＪ３を電気的に短絡する。スイッチング素子３ｆは、導通時、参照電圧Ｖｒｅｆｐを、ノードＮＪ２に伝達する。
【０１６９】
スイッチング素子３ｇは、導通時、ノードＮＪ６をノードＮＪ８に接続する。スイッチング素子３ｉは、導通時、参照電圧ＶｒｅｆｎをノードＮＪ６に伝達する。スイッチング素子３ｊは、導通時、参照電圧ＶｒｅｆｐをノードＮＪ７に伝達する。スイッチング素子３ｋおよび３ｌは、それぞれ導通時、ノードＮＪ８をノードＮＪ７に接続する。
【０１７０】
これらの制御信号Ｃ１−Ｃ３を生成するコンパレータ群ＣＭＧは、実施の形態１において図７に示したコンパレータ群ＣＭＧと同様の構成を備える。これらの入力アナログ信号ＶｉｎおよびＶｉｐと参照電圧ＶｒｅｆｐおよびＶｒｅｆｎとの大小関係に応じて、これを制御信号Ｃ１−Ｃ３が生成され、先の図１１〜図１３に示すように、条件１から３に応じて、容量素子Ｃｓｐｂ，Ｃｓｎｂの接続経路が確立される。
【０１７１】
以上のように、この発明の実施の形態２に従えば、容量素子において、電荷蓄積用の容量素子と電荷フィードバック用の容量素子の容量値を１：３に設定して、電荷蓄積用容量素子の電圧変化率を大きくしており、オペアンプの帰還率βをさらに大きくすることができ、パイプラインステージの消費電力およびサイズを低減でき、応じて、Ａ／Ｄ変換器の消費電力およびサイズを低減することができる。
【０１７２】
［実施の形態３］
図１５は、この発明の実施の形態３に従うパイプラインステージＰＬＳの構成を概略的に示す図である。この図１５に示すパイプラインステージＰＬＳを含む全体のパイプライン型Ａ／Ｄ変換器の全体の構成は、図３７に示す構成と同じであり、図１５においては、１段のパイプラインステージＰＬＳの構成を示す。
【０１７３】
図１５において、パイプラインステージＰＬＳは、ノードＮＪ１１とノードＮＪ１２の間に互いに並列に接続される容量素子Ｃｓｐ１１−Ｃｓｐ１６と、ノードＮＪ２１およびノードＮＪ２２の間に個別に接続される容量素子Ｃｓｐ２１−Ｃｓｐ２６と、ノードＮＪ１６およびＮＪ１７の間に個別に接続される容量素子Ｃｓｎ１１−Ｃｓｎ１６と、ノードＮＪ２３およびＮＪ２４の間に個別に接続される容量素子Ｃｓｎ２１−Ｃｓｎ２６と、この容量素子Ｃｓｐ２１−Ｃｓｐ２６およびＣｓｎ２１−Ｃｓｎ２６の接続経路をコンパレータ群ＣＭＧＧからの制御信号Ｃ１−Ｃ７に従って個々に設定するスイッチ群ＳＷＧＤと、ノードＮＪ１４およびＮＪ１５の間に接続される容量素子Ｃｆｐｃと、ノードＮＪ１９とノードＮＪ２０の間に接続される容量素子Ｃｆｎｃと、入力ノードＩＮｐおよびＩＮｎに与えられる差動入力信号を増幅して、出力ノードＯＵＴｐおよびＯＵＴｎに差動出力信号ＶｏｐおよびＶｏｎを生成するオペアンプＯＰとを備える。
【０１７４】
スイッチ群ＳＷＧＧは、容量素子Ｃｓｐ２１−Ｃｓｐ２６およびＣｓｎ１１−Ｃｓｎ１６個々に、それぞれの接続経路を設定する。スイッチ群ＳＷＧＧには、参照電圧ＶｒｅｆｐおよびＶｒｅｆｎが与えられ、容量素子Ｃｓｐ２１−Ｃｓｐ２６およびＣｓｎ２１−Ｃｓｎ２６に対し個々に、参照電圧を動作モードに応じて供給する。
【０１７５】
コンパレータ群ＣＭＧＧは、アナログ入力信号ＶｉｐおよびＶｉｎの差分値と参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの差分値の大小関係に応じて、制御信号Ｃ１−Ｃ７を生成し、またその比較結果に従ってデータビットＤ１およびＤ２を生成する。
【０１７６】
パイプラインステージＰＬＳは、さらに、クロック信号ＣＬＫ１に従って選択的に導通し、アナログ入力信号ＶｉｐおよびＶｉｎをノードＮＪ１１およびＮＪ１２にそれぞれ伝達するスイッチング素子４ａおよび４ｂと、クロック信号ＣＬＫ１に従って、参照電圧ＶｒｅｆｐおよびＶｒｅｆｎを、それぞれノードＮＪ２１およびＮＪ２２に伝達するスイッチング素子４ｃおよび４ｄと、クロック信号ＣＬＫ１に従って、アナログ入力信号ＶｉｎおよびＶｉｐを、それぞれノードＮＪ１４およびＮＪ１５に伝達するスイッチング素子４ｅおよび４ｆと、クロック信号ＣＬＫ２に従って、ノードＮＪ１４およびＮＪ１５をノードＩＮｐおよびＯＵＴｐにそれぞれ接続するスイッチング素子４ｇおよび４ｈと、クロック信号ＣＬＫ１に従って、アナログ入力信号ＶｉｎおよびＶｉｐを、それぞれノードＮＪ１６およびＮＪ１７に伝達するスイッチング素子４ｉおよび４ｊと、クロック信号ＣＬＫ１に従って参照電圧ＶｒｅｆｐおよびＶｒｅｆｎをノードＮＪ２３およびＮＪ２４にそれぞれ伝達するスイッチング素子４ｋおよび４ｌと、クロック信号ＣＬＫ１に従ってアナログ入力信号ＶｉｐおよびＶｉｎをそれぞれノードＮＪ１９およびＮＪ２０に伝達するスイッチング素子４ｐおよび４ｑと、クロック信号ＣＬＫ２に従って、ノードＮＪ１９およびＮＪ２０を、それぞれノードＩＮｎおよびＯＵＴｎに接続するスイッチング素子４ｍおよび４ｎを含む。
【０１７７】
入力ノードＩＮｐおよびＩＮｎには、それぞれ、寄生容量ＣｐｐおよびＣｐｎが存在する。また、クロック信号ＣＬＫ１およびＣＬＫ２は、実施の形態１および２と同様、互いに重なり合わない２相のクロック信号である。
【０１７８】
このパイプラインステージＰＬＳはさらに、クロック信号ＣＬＫ１に従ってバイアス電圧ＶＢをノードＮＪ１３およびＮＪ１８にそれぞれ伝達するスイッチング素子４および４ｓと、クロック信号ＣＬＫ２に従って、バイアス電圧ＶｂａをノードＮＪ１１およびＮＪ１６にそれぞれ伝達するスイッチング素子４ｔおよび４ｕを含む。
【０１７９】
このパイプラインステージＰＬＳは、アナログ入力信号とアナログ出力信号の関係は、以下の関係式で示される。以下の関係式において、次式の置換を行う：
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ。
【０１８０】
条件１Ｂ：
ＶＩＮ＜−ＶＲＥＦ・５／８のとき、
デジタル出力信号；Ｄ３＝“Ｌ”、Ｄ２＝“Ｌ”、Ｄ１＝“Ｌ”、
アナログ出力信号；Ｖｏｐ−Ｖｏｎ＝４・｛ＶＩＮ＋ＶＲＥＦ・（３／４）｝。
【０１８１】
条件２Ｂ：
−ＶＲＥＦ・５／８≦ＶＩＮ＜−ＶＲＥＦ・３／８のとき、
デジタル出力；Ｄ３＝“Ｌ”、Ｄ２＝“Ｌ”、Ｄ１＝“Ｈ”、
アナログ出力；Ｖｏｐ−Ｖｏｎ＝４・｛ＶＩＮ＋ＶＲＥＦ・（２／４）｝。
【０１８２】
条件３Ｂ：
−ＶＲＥＦ・３／８≦ＶＩＮ＜−ＶＲＥＦ・１／８のとき、
デジタル出力；Ｄ３＝“Ｌ”、Ｄ２＝“Ｈ”、Ｄ１＝“Ｌ”、
アナログ出力；Ｖｏｐ−Ｖｏｎ＝４・｛ＶＩＮ＋ＶＲＥＦ・（１／４）｝。
【０１８３】
条件４Ｂ：
−ＶＲＥＦ・１／８≦ＶＩＮ＜ＶＲＥＦ・１／８のとき、
デジタル出力；Ｄ３＝“Ｌ”、Ｄ２＝“Ｈ”、Ｄ１＝“Ｈ”、
アナログ出力；Ｖｏｐ−Ｖｏｎ＝４・ＶＩＮ。
【０１８４】
条件５Ｂ：
ＶＲＥＦ・１／８≦ＶＩＮ＜ＶＲＥＦ・３／８のとき、
デジタル出力；Ｄ３＝“Ｈ”、Ｄ２＝“Ｌ”、Ｄ１＝“Ｌ”、
アナログ出力；Ｖｏｐ−Ｖｏｎ＝４・｛ＶＩＮ−ＶＲＥＦ・（１／４）｝。
【０１８５】
条件６Ｂ：
ＶＲＥＦ・３／８≦ＶＩＮ＜ＶＲＥＦ・５／８のとき、
デジタル出力；Ｄ３＝“Ｈ”、Ｄ２＝“Ｌ”、Ｄ１＝“Ｈ”、
アナログ出力；Ｖｏｐ−Ｖｏｎ＝４・｛ＶＩＮ−ＶＲＥＦ・（２／４）｝。
【０１８６】
条件７Ｂ：
ＶＲＥＦ・５／８≦ＶＩＮのとき、
デジタル出力；Ｄ３＝“Ｈ”、Ｄ２＝“Ｈ”、Ｄ１＝“Ｌ”、
アナログ出力；Ｖｏｐ−Ｖｏｎ＝４・｛ＶＩＮ−ＶＲＥＦ・（３／４）｝。
【０１８７】
すなわち、３ビットデジタル変換結果データを出力するため、このパイプラインステージＰＬＳにおいては、１量子化ステップを８段階に区分し、差分入力信号と差分参照電圧との大小関係に応じて、対応のデジタルビット値を生成する。このパイプラインステージＰＬＳのアナログ入出力特性は、図１６に示されるような波形で表わされる。
【０１８８】
図１６において、横軸に、差分アナログ入力信号Ｖｉｐ−Ｖｉｎの値を示し、縦軸に、出力差分値Ｖｏｐ−Ｖｏｎを示す。なお、図１６においても、ＶＩＮは、Ｖｉｐ−Ｖｉｎと等しく、ＶＲＥＦは、Ｖｒｅｆｐ−Ｖｒｅｆｎに等しい。
【０１８９】
この図１６に示すように、条件１Ｂから７Ｂに従って入力差分値が順次大きくなると、勾配４の直線が、その縦軸切片がＶＲＥＦずつ低減されて、順次平行移動される直線群で、アナログ入出力特性が表現される。したがって、１つのパイプラインステージにおいて、先の実施の形態１および２におけるパイプラインステージのデジタル領域の区分領域が、さらに２分割され、隣接パイプラインステージで、２ビットの桁位置がずれており、最終的にパイプラインステージＰＬＳの出力デジタル信号は、１ビットずつずらせて加算される。パイプラインステージの段数を低減することができる。
【０１９０】
図１７は、容量素子Ｃｓｐ１１−Ｃｓｐ１６およびＣｓｎ１１−Ｃｓｎ１６の電荷蓄積期間の接続を概略的に示す図である。図１７に示すように、容量素子Ｃｓｐ１１−Ｃｓｐ１６は、ノードＮＪ１１およびＮＪ１２（アンプ入力ノードＩＮｐ）の間に互いに並列に接続される。同様、容量素子Ｃｓｎ１１−Ｃｓｎ１６は、ノードＮＪ１６およびＮＪ１７（アンプ入力ノードＩＮｎ）の間に互いに並列に接続される。
【０１９１】
電荷蓄積期間においては、クロック信号ＣＬＫ１がＨレベルであり、クロック信号ＣＬＫ２がＬレベルである。したがってこの状態においては、図１５に示すスイッチング素子４ａ、４ｂ、４ｉおよび４ｊが導通し、スイッチング素子４ｔおよび４ｕは非導通状態である。容量素子Ｃｓｐ１１−Ｃｓｐ１６のノードＮＪ１１に接続される電極（第１の電極）へは、入力信号Ｖｉｐが与えられ、容量素子Ｃｓｐ１１−Ｃｓｐ１６のノードＮＪ１２に接続される電極（第２電極）へは、入力信号Ｖｉｎが共通に与えられる。
【０１９２】
一方、容量素子Ｃｓｎ１１−Ｃｓｎ１６は、ノードＮＪ１６を介して第２電極に、アナログ入力信号Ｖｉｎを受け、ノードＮＪ１７を介して第１電極に、アナログ入力信号Ｖｉｐを受ける。したがって、容量素子Ｃｓｐ１１−Ｃｓｐ１６と容量素子Ｃｓｎ１１−Ｃｓｎ１６とは、互いに逆極性に充電される。
【０１９３】
図１８は、容量素子Ｃｓｐ１１−Ｃｓｐ１６およびＣｓｎ１１−Ｃｓｎ１６の増幅期間の接続を概略的に示す図である。図１８に示すように、増幅期間において、クロック信号ＣＬＫ１がＬレベル、クロック信号ＣＬＫ２がＨレベルである。この期間においては、図１５に示すスイッチング素子４ａ、４ｂ、４ｉおよび４ｊが非導通状態、スイッチング素子４ｔおよび４ｕが導通状態となる。したがって、ノードＮＪ１１およびＮＪ１６には、バイアス電圧Ｖｂａが供給され、容量素子Ｃｓｐ１１−Ｃｓｐ１６の第１電極および容量素子Ｃｓｎ１１−Ｃｓｎ１６の第２電極が、共通のバイアス電圧Ｖｂａレベルに維持される。したがって、ノードＮＪ１２およびＮＪ１７には、これらのノードＮＪ１１およびＮＪ１６の電位変化に応じた電位変化が生じる。アンプ入力ノードＩＮｐおよびＩＮｎにおいては、差分値が増幅されるため、このバイアス電圧Ｖｂａの電圧変化が相殺される。従って、２・（Ｖｉｐ−Ｖｉｎ）の電圧差分値が容量素子Ｃｓｐ１およびＣｓｎ１によりオペアンプＯＰに与えられる。このバイアス電圧Ｖｂａの寄与が、アンプにおいて相殺されるため、容量素子Ｃｓｐ１およびＣｓｎ１の第１および第２電極が接続されるノードＮＪ１１およびＮＪ１６が、同一電位に設定されればよい。従って、これらのノードＮＪ１１およびＮＪ１６が短絡されてもよく、また、参照電圧ＶｒｅｆｐまたはＶｒｅｎが与えられてもよい。
【０１９４】
図１９は、図１５に示すスイッチ群ＳＷＧＤの構成の一例を示す図である。図１９において、スイッチング素子４ｃは、スイッチ４ｃａ−４ｃｆを含み、スイッチング素子４ｄは、スイッチ４ｄａ−４ｄｆを含む。スイッチ４ｃａおよび４ｄａが、容量素子Ｃｓｐ２１に対して設けられ、スイッチ４ｃｂおよび４ｄｂが容量素子Ｃｓｐ２２に対して設けられ、スイッチ４ｃｃおよび４ｄｃが容量素子Ｃｓｐ２３に対して設けられる。スイッチ４ｃｄおよび４ｄｄが、容量素子Ｃｓｐ２４に対して設けられ、スイッチ４ｃｅおよび４ｄｅが、容量素子Ｃｓｐ２５に対して設けられる。スイッチ４ｃｆおよび４ｄｆが、容量素子Ｃｓｐ２６に対して設けられる。
【０１９５】
スイッチ４ｃａ−４ｃｆが同通時、参照電圧Ｖｒｅｆｐを対応の容量素子の第１電極に伝達し、スイッチ４ｄａ−４ｄｆが、導通時、参照電圧Ｖｒｅｆｎを対応の容量素子の第２電極に伝達する。
【０１９６】
スイッチング素子４ｋは、スイッチ４ｋａ−４ｋｆを含み、スイッチング素子４ｌは、スイッチ４ｌａ−４ｌｆを含む。スイッチ４ｋａおよび４ｌａが、容量素子Ｃｓｎ２１に対して設けられ、スイッチ４ｋｂおよび４ｌｂが、容量素子４ｓｎ２に対して設けられる。スイッチ４ｋｃおよび４ｌｃは、容量素子Ｃｓｎ２３に対して設けられ、スイッチ４ｋｄおよび４ｌｄが、容量素子Ｃｓｎ２４に対して設けられる。スイッチ４ｋｅおよび４ｌｅが、容量素子Ｃｓｎ２５に対して設けられ、スイッチ４ｋｆおよび４ｌｆが、容量素子Ｃｓｎ２６に対して設けられる。
【０１９７】
スイッチ４ｃａ−４ｃｆおよび４ｄｅ−４ｄｆにより、クロック信号ＣＬＫ１がＨレベルのとき、容量素子Ｃｓｐ２１−Ｃｓｐ２６の第１電極に、参照電圧Ｖｒｅｆｐが与えられ、それぞれの第２電極に、参照電圧Ｖｒｅｆｎが供給される。また、スイッチ４ｋａ−４ｋｆを介して容量素子Ｃｓｎ２１−Ｃｓｎ２６のそれぞれの第１電極に、参照電圧Ｖｒｅｆｐが与えられ、スイッチ４ｌａ−４ｌｆにより、参照電圧Ｖｒｅｆｎが、容量素子Ｃｓｎ２１−Ｃｓｎ２６の第２の電極に与えられる。
【０１９８】
スイッチ群ＳＷＧＤは、容量素子Ｃｓｐ２１−Ｃｓｐ２６のそれぞれの電極に対し２つずつ対をなして配置されるスイッチ６ａ−６ｘと、容量素子Ｃｓｎ２１−Ｃｓｎ２６のそれぞれの電極に対し２つずつ対をなして配置されるスイッチ７ａ−７ｘを含む。
【０１９９】
スイッチ６ａは、制御信号Ｃ１に従って容量素子Ｃｓｐ２１の第１電極へ参照電圧Ｖｒｅｆｎを供給し、スイッチ６ｂは、制御信号Ｃ２−Ｃ７の論理和に従って容量素子Ｃｓｐ２１の第１電極を、ノードＮＪ１３に結合する。スイッチ６ｃは、制御信号Ｃ１に従って容量素子Ｃｓｐ２１の第２の電極をノードＮＪ１３に結合し、スイッチ６ｄは、制御信号Ｃ２−Ｃ７の論理和に従って、容量素子Ｃｓｐ２１の第２の電極へ参照電圧Ｖｒｅｆｐを供給する。
【０２００】
スイッチ６ｅは、制御信号Ｃ１およびＣ２の論理和に従って容量素子Ｃｓｐ２２の第１電極へ参照電圧Ｖｒｅｆｎを伝達する。スイッチ６ｆが、制御信号Ｃ３−Ｃ７の論理和に従って、容量素子Ｃｓｐ２２の第１電極をノードＮＪ１３に結合する。スイッチ６ｇが、制御信号Ｃ１およびＣ２の論理和に従って、容量素子Ｃｓｐ２２の第２の電極をノードＮＪ１３に結合し、スイッチ６ｈが、制御信号Ｃ３−Ｃ７の論理和に従って容量素子Ｃｓｐ２２の第２電極へ参照電圧Ｖｒｅｆｐを供給する。スイッチ６ｉおよび６ｋは、制御信号Ｃ１−Ｃ３の論理和に従って容量素子Ｃｓｐ２３の第１および第２電極を、それぞれ、参照電圧Ｖｒｅｆｎ供給ノードＮＤｎとノードＮＪ１３の間に結合する。スイッチ６ｊおよび６ｌは、制御信号Ｃ４−Ｃ７の論理和に従って、容量素子Ｃｓｐ２３の第１および第４の電極を、それぞれ、ノードＮＪ１３および参照電圧Ｖｒｅｆｐ供給ノードＮＤｐに結合する。
【０２０１】
スイッチ６ｍおよび６ｏは、それぞれ、制御信号Ｃ１−Ｃ４の論理和に従って、容量素子Ｃｓｐ２４の第１および第２の電極を、それぞれ、参照電圧供給ノードＮＤｎとノードＮＪ１３に結合する。スイッチ６ｎおよび６ｐは、それぞれ、制御信号Ｃ５−Ｃ７に従って、容量素子Ｃｓｐ２４の第１および第２の電極をそれぞれ、ノードＮＪ１３およびノードＮＤｐに結合する。スイッチ６ｑおよび６ｓは、制御信号Ｃ１−Ｃ５の論理和に従って、容量素子Ｃｓｐ２５の第１および第２の電極を、それぞれ、参照電圧供給ノードＮＤｎとノードＮＪ１３に結合する。スイッチ６ｒおよび６ｔは、制御信号Ｃ４−Ｃ７に従って、容量素子Ｃｓｐ２５の第１および第２の電極を、それぞれ、ノードＮＪ１３および参照電圧供給ノードＮＤｐに結合する。スイッチ６ｕおよび６ｗは、制御信号Ｃ１−Ｃ６の論理和に従って、容量素子Ｃｓｐ２６の第１および第２の電極を、それぞれ、参照電圧供給ノードＮＤｎおよびノードＮＪ１３の間に結合する。スイッチ６ｖおよび６ｘは、制御信号Ｃ７に従って、容量素子Ｃｓｐ２６の第１および第２の電極を、ノードＮＪ１３および参照電圧供給ノードＮＤｐに結合する。
【０２０２】
これらのスイッチ６ａ−６ｘにより、容量素子Ｃｓｐ２１−Ｃｓｐ２６がノードＮＪ１３に対して供給する電荷量が決定される。
【０２０３】
容量素子Ｃｓｎ２１−Ｃｓｎ２６に対しても、スイッチ７ａ−７ｘが、それぞれ、対をなして配置される。スイッチ７ａおよび７ｃが制御信号Ｃ１に従って、容量素子Ｃｓｎ２１の第１および第２の電極を、それぞれ、ノードＮＪ１８および参照電圧供給ノードＮＤｐに結合する。スイッチ７ｂおよび７ｄは、それぞれ、制御信号Ｃ２−Ｃ７の論理和に従って、容量素子Ｃｓｎ２１の第１および第２の電極それぞれを参照電圧供給ノードＮＤｎおよびノードＮＪ１８に結合する。スイッチ７ｅおよび７ｇは、それぞれ、制御信号Ｃ１およびＣ２の論理和に従って、容量素子Ｃｓｎ２２の第１および第２の電極それぞれをノードＮＪ１８および参照電圧供給ノードＮＤｐに結合する。スイッチ７ｆおよび７ｈが、それぞれ、制御信号Ｃ３−Ｃ７の論理和に従って、容量素子Ｃｓｎ２２の第１および第２の電極それぞれを参照電圧供給ノードＮＤｎおよびノードＮＪ１８に結合する。
【０２０４】
スイッチ７ｉおよび７ｋが、それぞれ、制御信号Ｃ１−Ｃ３の論理和に従って、容量素子Ｃｓｎ２３の第１および第２の電極それぞれをノードＮＪ１８および参照電圧供給ノードＮＤｐに結合する。スイッチ７ｊおよび７ｌが、それぞれ、制御信号Ｃ４−Ｃ７の論理和に従って、容量素子Ｃｓｎ２３の第１および第２の電極それぞれを参照電圧供給ノードＮＤｎおよびノードＮＪ１８に結合する。
【０２０５】
スイッチ７ｍおよび７ｏは、それぞれ、制御信号Ｃ１−Ｃ４の論理和に従って、容量素子Ｃｓｎ２４の第１および第２の電極それぞれをノードＮＪ１８および参照電圧供給ノードＮＤｐに結合する。スイッチ７ｎおよび７ｐは、それぞれ、制御信号Ｃ５−Ｃ７の論理和に従って、容量素子Ｃｓｎ２４の第１および第２の電極それぞれを参照電圧供給ノードＮＤｎおよびノードＮＪ１８に結合する。
【０２０６】
スイッチ７ｑおよび７ｓは、それぞれ、制御信号Ｃ１−Ｃ５の論理和に従って、容量素子Ｃｓｎ２５の第１および第２の電極それぞれをノードＮＪ１８および参照電圧供給ノードＮＤｐに結合する。スイッチ７ｒおよび７ｔは、それぞれ、制御信号Ｃ６およびＣ７の論理和に従って、容量素子Ｃｓｎ２５の第１および第２の電極それぞれを参照電圧供給ノードＮＤｎおよびノードＮＪ１８に結合する。
【０２０７】
スイッチ７ｕおよび７ｗは、それぞれ、制御信号Ｃ１−Ｃ６の論理和に従って、容量素子Ｃｓｎ２６の第１および第２の電極それぞれをノードＮＪ１８および参照電圧供給ノードＮＤｐに結合する。スイッチ７ｖおよび７ｘは、制御信号Ｃ７に従って、容量素子Ｃｓｎ２６の第１および第２の電極それぞれを参照電圧供給ノードＮＤｎおよびノードＮＪ１８に結合する。
【０２０８】
スイッチ群ＳＷＧＤにおいては、制御信号Ｃ１−Ｃ７に従って、電荷蓄積期間において蓄積された電荷に対して参照電圧ＶｒｅｆｐおよびＶｒｅｆｎを容量素子Ｃｓｐ２１−２６およびＣｓｎ２１−Ｃｓｎ２６に対して選択的に伝達することにより、ノードＮＪ１３の電圧変化量を調整し、また同様、ノードＮＪ１８に対する電圧変化量を調整する。次にこのスイッチ群ＳＷＧＤの各動作について詳細に説明する。
【０２０９】
条件１Ｂ：
Ｖｉｐ−Ｖｉｎ＜−（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・５／８のとき、
制御信号Ｃ１＝“Ｈ”、Ｃ２−Ｃ７がすべて“Ｌ”。
【０２１０】
この状態においては、図２０にその接続を示すように、図１９に示す制御信号Ｃ１を受けるスイッチが導通する。したがって、スイッチング６ａ−６ｘにおいて、スイッチ６ａ、６ｃ…等１つおきのスイッチが導通し、また、スイッチ７ａ−７ｘにおいて、スイッチ７ａ、７ｃ、等の１つおきのスイッチが導通する。したがって、図２０に示すように、参照電圧供給ノードＮＤｎとノードＮＪ１３（入力ノードＩＮｐ）の間に容量素子Ｃｓｐ２１−Ｃｓｐ２６が並列に接続され、またノードＮＤｐとノードＮＪ１８（入力ノードＩＮｎ）の間に、容量素子Ｃｓｎ２１−Ｃｓｎ２６が並列に接続される。
【０２１１】
条件２Ｂ：
−ＶＲＥＦ・５／８≦ＶＩＮ＜−ＶＲＥＦ・３／８、
Ｖｒｅｆ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎのとき、
コンパレータ群出力制御信号；Ｃ２＝“Ｈ”、Ｃ１、およびＣ３−Ｃ７は、すべてＬレベル。
【０２１２】
この条件２Ｂにおいては、制御信号Ｃ２を受けるスイッチ６ｂ、６ｄ、…および７ｂおよび７ｄ等が導通し、残りのスイッチは、非導通状態となる。この状態においては、図２１に示すように、容量素子Ｃｓｐ２１は、第１電極（＋：参照電圧Ｖｒｅｆｐに充電された電極）がノードＮＪ１３に結合され、第２電極（−：参照電圧Ｖｒｅｆｎに充電された電極）が、参照電圧Ｖｒｅｆｐを受ける。容量素子Ｃｓｐ２２−Ｃｓｐ２６は、その第１電極が参照電圧Ｖｒｅｆｎを受け、第２電極が、ノードＮＪ１３を介してアンプ入力ノードＩＮｐに結合される。
【０２１３】
容量素子Ｃｓｎ２１は、第１電極に参照電圧Ｖｒｅｆｎを受け、その第２電極が、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに結合される。容量素子Ｃｓｎ２２−Ｃｓｎ２６は、共通に第２電極（−側電極）に参照電圧Ｖｒｅｆｐを受け、第１電極（＋側電極）が、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに結合される。
【０２１４】
したがって、この場合においては、図２０に示す接続よりも、３・｜Ｖｒｅｆｐ−Ｖｒｅｆｎ｜分小さな電位変化がノードＮＪ１３およびＮＪ１８に生じる。
【０２１５】
条件３Ｂ：
−ＶＲＥＦ・３／８≦ＶＩＮ＜−ＶＲＥＦ・１／８、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎのとき、
コンパレータ群の出力制御信号；Ｃ３＝Ｈレベル、Ｃ１、Ｃ２，Ｃ４−Ｃ７はすべてＬレベルとなる。
【０２１６】
この状態においては、制御信号Ｃ３を受けるスイッチが導通し、他のスイッチは非導通状態となる。したがって、図２２にスイッチの接続を示すように、容量素子Ｃｓｐ２１およびＣｓｐ２２においては、第１電極（＋側電極）が、ノードＮＪ１３に接続され、それぞれの第２電極（−）が参照電圧Ｖｒｅｆｐを受ける。容量素子Ｃｓｐ２３−Ｃｓｐ２６は、それぞれの第１電極（＋側電極）が、参照電圧Ｖｒｅｆｎを受け、それぞれの第２電極が、ノードＮＪ１３に結合される。
【０２１７】
容量素子Ｃｓｎ２１およびＣｓｎ２２は、それぞれの第１の電極（＋側電極）が、参照電圧Ｖｒｅｆｎを受け、第２電極が、ノードＮＪ１８に結合される。容量素子Ｃｓｎ２３−Ｃｓｎ２６は、逆に、第１電極が、ノードＮＪ１８に結合され、第２電極が、参照電圧Ｖｒｅｆｐを受ける。
【０２１８】
したがってこの場合には、さらに、図２１に示す条件２Ｂの接続に比べて、ノードＮＪ１８およびＮＪ１８の電圧変化量が３・｜Ｖｒｅｆｐ−Ｖｒｅｆｎ｜分小さくなる。
【０２１９】
条件４Ｂ：
−ＶＲＥＦ・１／８≦ＶＩＮ＜ＶＲＥＦ・１／８、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎのとき、
コンパレータ群の出力制御信号；Ｃ４がＨレベル、Ｃ１−Ｃ３およびＣ５−Ｃ７はすべてＬレベルである。
【０２２０】
この状態においては、制御信号Ｃ４を受けるスイッチが導通状態となる。したがって、図２３に示すように、制御信号Ｃ４を受けるスイッチが導通するため、容量素子Ｃｓｐ２１−Ｃｓｐ２３のそれぞれの第１電極（＋側）は、ノードＮＪ１３に結合され、それぞれの第２電極が、参照電圧Ｖｒｅｆｐを受ける。容量素子Ｃｓｐ２４−Ｃｓｐ２６は、それぞれの第１電極が、参照電圧Ｖｒｅｆｎを受け、それぞれの第２電極が、ノードＮＪ１３に結合される。
【０２２１】
容量素子Ｃｓｎ２１−Ｃｓｎ２３においては、第１電極が、参照電圧Ｖｒｅｆｎを受け、それぞれの第２電極が、ノードＮＪ１８に結合される。容量素子Ｃｓｎ２４−Ｃｓｎ２６のそれぞれの第１電極がノードＮＪ１８に結合され、それぞれの第２電極が、参照電圧Ｖｒｅｆｐを受ける。
【０２２２】
したがって、図２３に示すように、条件４Ｂが満たされる場合には、先の条件３Ｂが満たされるときに比べて、さらに、ノードＮＪ１３およびＮＪ１８の電圧変化量が、３・｜Ｖｒｅｆｐ−Ｖｒｅｆｎ｜分小さくなる。
【０２２３】
条件５Ｂ：
ＶＲＥＦ・１／８≦ＶＩＮ＜ＶＲＥＦ・３／８、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎのとき、
コンパレータ群の出力制御信号；Ｃ５がＨレベルであり、Ｃ１−Ｃ４およびＣ６，Ｃ７は、すべてＬレベルである。
【０２２４】
この状態においては、制御信号Ｃ５を受けるスイッチが導通するため、この条件５Ｂが満たされる場合、容量素子Ｃｓｐ２１−Ｃｓｐ２６およびＣｓｎ２１−Ｃｓｎ２６の接続は、図２４に示すようになる。
【０２２５】
図２４において、容量素子Ｃｓｐ２１−Ｃｓｐ２４それぞれの第１電極（＋側電極）は、ノードＮＪ１３に結合され、それぞれの第２の電極が、参照電圧Ｖｒｅｆｐを受ける。容量素子Ｃｓｐ２５およびＣｓｐ２６は、それぞれの第１電極が、参照電圧Ｖｒｅｆｎを受け、第２電極がノードＮＪ１３に結合される。
【０２２６】
容量素子Ｃｓｎ２１−Ｃｓｎ２４は、それぞれの第１電極（＋側電極）は、参照電圧Ｖｒｅｆｎを受け、それぞれの第２電極（−側電極）が、ノードＮＪ１８に結合される。容量素子Ｃｓｎ２５およびＣｓｎ２６の、それぞれの第１電極が、ノードＮＪ１８に結合され、それぞれの第２電極（−側電極）は、参照電圧Ｖｒｅｆｐを受ける。
【０２２７】
したがって、この場合においても、条件５Ｂが満たされる場合、条件４Ｂが満たされる場合に比べて、さらに、容量素子Ｃｓｐ２４およびＣｓｎ２４の接続が切換わっており、さらに、３・｜Ｖｒｅｆｐ−Ｖｒｅｆｎ｜分、その電位変化量が、小さくなる。
【０２２８】
条件６Ｂ：
ＶＲＥＦ・３／８≦ＶＩＮ＜ＶＲＥＦ・５／８、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎのとき、
コンパレータ群の出力制御信号；Ｃ６がＨレベル、Ｃ１−Ｃ５およびＣ７は、すべてＬレベルとなる。
【０２２９】
したがって、制御信号Ｃ６を受けるスイッチが導通し、この条件６Ｂが満たされるときの、容量素子の接続は、図２５に示す状態となる。
【０２３０】
図２５に示すように、条件６Ｂにおいては、条件５Ｂから、さらに、容量素子Ｃｓｐ２５およびＣｓｎ２５の接続が切換えられる。すなわち、容量素子Ｃｓｐ２１−Ｃｓｐ２５のそれぞれの第１電極が、ノードＮＪ１３に結合され、それぞれの第２の電極が、参照電圧Ｖｒｅｆｐを受ける。容量素子Ｃｓｐ２６は、第１電極が参照電圧Ｖｒｅｆｎを受け、第２電極がノードＮＪ１３に結合される。
【０２３１】
一方、容量素子Ｃｓｎ２１−Ｃｓｎ２５は、それぞれの第１電極が、参照電圧Ｖｒｅｆｎを受け、それぞれの第２電極が、ノードＮＪ１８に結合される。容量素子Ｃｓｎ２６は、第１電極が、ノードＮＪ１８に結合され、第２電極が、参照電圧Ｖｒｅｆｐを受ける。
【０２３２】
したがって、この条件６Ｂの場合、さらに、ノードＮＪ１３およびＮＪ１８の電圧変化量が、３・｜Ｖｒｅｆｐ−Ｖｒｅｆｎ｜だけ変化する。
【０２３３】
条件７Ｂ：
ＶＲＥＦ・５／８≦ＶＩＮ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎのとき、
コンパレータ群の出力制御信号；Ｃ７がＨレベル、Ｃ１−Ｃ６が、すべてＬレベルとなる。
【０２３４】
この状態においては、図２６に示すように、制御信号Ｃ７を受けるスイッチが導通するため、容量素子Ｃｓｐ２１−Ｃｓｐ２６のそれぞれの第１電極が、ノードＮＪ１３に結合され、それぞれの第２の電極が、参照電圧Ｖｒｅｆｐを受ける。容量素子Ｃｓｎ２１−Ｃｓｎ２６においては、それぞれの第１電極が、参照電圧Ｖｒｅｆｎを受け、それぞれの第２電極が、ノードＮＪ１８に結合される。したがって、この条件７Ｂの場合には、ノードＮＪ１３およびＮＪ１８においては、条件１Ｂの場合と極性が異なる同じ大きさの電圧変化が生じる。
【０２３５】
図１５に示すフィードバック用容量素子Ｃｆｐｃは、クロック信号ＣＬＫ１がＨレベルのときに、ノードＮＪ１４およびＮＪ１５にそれぞれ接続される第１の電極および第２電極は、それぞれ、スイッチング素子４ａおよび４ｆを介してアナログ入力信号ＶｉｎおよびＶｉｐが供給される。クロック信号ＣＬＫ２がＨレベルとなると、容量素子Ｃｆｐｃの第１電極（ノードＮＪ１５に接続される電極）は、オペアンプＯＰの出力ノードＯＵＴｐに結合され、その第２電極（ノードＮＪ１４に接続される電極）が、スイッチング素子４ｇを介してオペアンプＯＰの入力ノードＩＮｐに結合される。
【０２３６】
同様、容量素子Ｃｆｎｃについても、クロック信号ＣＬＫ１がＨレベルのとき、スイッチング素子４ｐおよび４ｑを介して、第１および第２電極に、それぞれ入力信号ＶｉｐおよびＶｉｎが与えられる。クロック信号ＣＬＫ２がＨレベルとなり、増幅動作が行われる時においては、スイッチング素子４ｍおよび４ｎが導通し、容量素子Ｃｆｍｃの第１電極（ノードＮＪ１９に接続される電極）が、オペアンプＯＰの入力ノードＩＮｎに接続され、その第２電極（ノードＮＪ２０に接続される電極）が、スイッチング素子４ｎを介してオペアンプＯＰの出力ノードＯＵＴｎに接続される。
【０２３７】
アンプ入力ノードＩＮｐおよびＩＮｎには、実施の形態１および２と同様、寄生容量ＣｐｐおよびＣｐｎがそれぞれ存在する。
【０２３８】
このオペアンプＯＰのゲインがＡのときには、オペアンプＯＰの出力電圧は、次式で表わされる：
Ｖｏｐ−Ｖｏｎ＝Ａ・（Ｖｉｎ−Ｖｉｐ）。
【０２３９】
クロック信号ＣＬＫ２がＨレベルのときのパイプラインステージＰＬＳのアナログ出力Ｖｏｐ−Ｖｏｎは、次式で表わされる：
Ｖｏｐ−Ｖｏｎ
＝｛（β・Ａ）／（１＋β・Ａ）｝・２・｛（Ｃｓ１ｃ＋Ｃｆｃ）／Ｃｆｃ｝・
｛ＶＩＮ＋Ｓ・（３・Ｃｓ２ｃ）／（Ｃｓ１ｃ＋Ｃｆｃ）・（１／２）・ＶＲＥＦ｝・
［１−ｅｘｐ｛−Ｔ／（τ／β）｝］、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ。
【０２４０】
ここで、Ａは、アンプのゲイン、βは、オペアンプＯＰの帰還率である。Ｃｆｃは、容量Ｃｆｐの総容量値（複数の容量素子で構成される場合）および容量Ｃｆｎの総容量値であり、これらは共通の値である。Ｃｓ１ｃは、容量Ｃｓｐ１１−Ｃｓｐ１６の総容量値（並列合成容量値）および容量Ｃｓｎ１１−Ｃｓｎ１６の総容量値であり、共通の容量値である。Ｃｓ２ｃは、容量素子Ｃｓｐ２１−Ｃｓｐ２６の総容量値、および容量素子Ｃｓｎ２１−Ｃｓｎ２６の総容量値であり、共通の容量値である。τは、オペアンプＯＰの出力の過渡応答特性の指標である時定数を示し、Ｔは、クロック信号ＣＬＫ２がＨレベルの期間を示す。係数Ｓは、以下のような値である。
【０２４１】
条件１Ｂ：
ＶＩＮ＜−ＶＲＥＦ・５／８のとき、Ｓ＝１
条件２Ｂ：
−ＶＲＥＦ・５／８≦ＶＩＮ＜−ＶＲＥＦ・３／８のとき、Ｓ＝２／３、
条件３Ｂ：
−ＶＲＥＦ・３／８≦ＶＩＮ＜−ＶＲＥＦ・１／８のとき、Ｓ＝１／３、
条件４Ｂ：
−ＶＲＥＦ・１／８≦ＶＩＮ＜−ＶＲＥＦ・１／８のとき、Ｓ＝０
条件５Ｂ：
ＶＲＥＦ・１／８≦ＶＩＮ＜ＶＲＥＦ・３／８のとき、Ｓ＝−１／３、
条件６Ｂ：
ＶＲＥＦ・３／８≦ＶＩＮ＜ＶＲＥＦ・５／８のとき、Ｓ＝−２／３、
条件７Ｂ：
ＶＲＥＦ・５／８≦ＶＩＮのとき、Ｓ＝−１、
ただし、  ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ。
【０２４２】
ゲインＡが無限大、時定数τが無限小の理想的な状態においては、上述のアナログ出力は、次式で表わされる。
【０２４３】
Ｖｏｐ−Ｖｏｎ＝２・（Ｃｓ１ｃ＋Ｃｆｃ）／Ｃｆｃ・
｛ＶＩＮ＋Ｓ・（３・Ｃｓ２ｃ）／（Ｃｓ１ｃ＋Ｃｆｃ）・（１／２）・ＶＲＥＦ｝、
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ。
【０２４４】
容量素子Ｃｓｐ１１−Ｃｓｐ１６の並列合成容量値Ｃｓ１ｃ，容量素子Ｃｓｎ１１−Ｃｓｎ１６の並列合成容量値Ｃｓ１ｃ、容量素子Ｃｓｐ２１−Ｃｓｐ２６の並列合成容量値Ｃｓ２ｃ、容量素子Ｃｓｎ２１−Ｃｓｎ２６の並列合成容量値Ｃｓ２ｃ、容量素子ＣｆｐｃおよびＣｆｎｃの容量値Ｃｆｃは、すべて同じ値に設定する。
【０２４５】
この結果、上式は次式に変換される：
Ｖｏｐ−Ｖｏｎ＝
４・｛（Ｖｉｐ−Ｖｉｎ）＋Ｓ・３・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４｝。
【０２４６】
この式は、先の条件１Ｂから条件７Ｂにおいて示したアナログ出力を示す式と同じとなる。この実施の形態３におけるパイプラインステージＰＬＳにおける帰還率βは、次式で表わされる：
β＝Ｃｆｃ／（Ｃｆｃ＋Ｃｓ１ｃ＋Ｃｓ２ｃ＋Ｃｐ）、
ここで、Ｃｐは、寄生容量ＣｐｐおよびＣｐｎの容量値である。
【０２４７】
寄生容量値Ｃｐが、フィードバック容量素子の容量値Ｃｆｃと等しい値になった場合においても、帰還率βは、１／４となる。図４０に示す従来の回路を拡張した構成を用いた場合には、この帰還率βは、１／６となるため、それに比べて５０％増加する。これにより、オペアンプＯＰのゲインＡが見掛け上減少する割合は、１／４に留まり、時定数τは、４倍の増加に留まる。これを行なうために、オペアンプＯＰの原因は、４倍分の補填で済み、また時定数τは、１／４倍に設定することにより対応することができる。
【０２４８】
ここで、従来回路の拡張回路としては、以下の回路構成を考える。電荷蓄積容量素子Ｃｓ（Ｃｓｐ，Ｃｓｎ）として４個の単位容量をアンプ入力ノードＩＮ（ＩＮｐ、ＩＮｎ）並列に接続して、入力信号Ｖｉ（Ｖｉｐ，Ｖｉｎ）を受けてアンプ入力に電荷を伝達する。フィードバック容量素子は単位容量素子と同一容量値を有し、電荷蓄積時においては、フローティング状態に維持する。増幅動作時において、入力信号の条件に応じて電荷蓄積容量の単位容量に対して参照電圧を選択的に印加する。このとき生じさせる電圧変化に応じて、アンプ正入力ＩＮｐおよび負入力ＩＮｎに接続される単位容量素子のうち電荷供給に使用されない単位容量に対しては共通電圧Ｖｃｍを印加して、アンプにおいて差分値を相殺する。フィードバック容量素子をオペアンプの入出力ノード間に接続する。入力信号の条件に応じて、アンプ入力ノードにはＶｒｅｆｐ／Ｖｒｅｆｎ単位で供給電荷量（電圧）が変化させる。この場合には、電荷蓄積容量の容量値Ｃｓが、４・Ｃｆとなり、帰還率βが、次式与えられる：
β＝Ｃｆ／（Ｃｆ＋Ｃｓ＋Ｃｐ）＝Ｃｆ／（Ｃｆ＋４・Ｃｆ＋Ｃｐ）。
【０２４９】
従って、この構成の場合、Ｃｆ＝Ｃｐの時には、帰還率βが、上述のように、１／６となる。
【０２５０】
一方、従来の回路構成を利用する場合は、オペアンプＯＰのゲインＡが見掛け上減少する割合は、１／６となり、時定数は６倍の増加となる。したがって、オペアンプＯＰのゲインは６倍分の補填が必要となり、時定数τは、１／６倍に設定する必要がある。従って、本実施の形態３に従えば、オペアンプの消費電力およびサイズを削減することができる。また、オペアンプの入力トランジスタのサイズの増加を抑制することができ、実際に、寄生容量の容量値Ｃｐの値は、フィードバック容量素子の容量値Ｃｆｃよりも小さくすることができる。この場合、帰還率βは、１／４よりも大きくなり、オペアンプＯＰのゲインＡの補填分および時定数τの削減分をより一層抑制することができ、オペアンプの消費電力およびサイズをさらに削減することができる。これにより、本回路構成のパイプラインステージを用いたＡ／Ｄ変換器の消費電力およびサイズを低減することができる。
【０２５１】
図２７は、図１５に示すコンパレータ群ＣＭＧＧの構成の一例を概略的に示す図である。図２７において、コンパレータ群ＣＭＧＧは、アナログ入力信号ＶｉｐおよびＶｉｎの差分値を算出する減算回路２０と、参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの差分値Ｖｒｅｆｐ−Ｖｒｅｆｎを生成する減算回路２１と、参照電圧ＶｒｅｆｐおよびＶｒｅｆｎの差分値（Ｖｒｅｆｎ−Ｖｒｅｆｐ）を生成する減算回路２２と、減算回路２１の出力信号を５／８倍する５／８倍回路２３と、減算回路２１の出力信号を、３／８倍する３／８倍回路２４と、減算回路２１の出力信号を１／８倍する１／８倍回路２５と、減算回路２２の出力信号を１／８倍する１／８倍回路２６と、減算回路２２の出力信号を３／８倍する３／８倍回路２７と、減算回路２２の出力信号を５／８倍する５／８倍回路２８とを含む。
【０２５２】
これらの減算回路２０−２２と乗算回路２３−２８は、アナログ回路で構成され、例えば、カレントミラーで構成される電流減算回路およびミラー比が乗算係数に応じて設定されるカレントミラー回路でそれぞれ構成することができる。
【０２５３】
コンパレータ群ＣＭＧＧは、さらに、減算回路２０の出力値（Ｖｉｐ−Ｖｉｎ）と５／８倍回路２３の出力信号とを比較する比較器２９と、減算回路２０の出力値と３／８倍回路２４の出力値とを比較する比較器３０と、減算回路２０の出力値と１／８倍回路２５の出力信号とを比較する比較器３１と、減算回路２０の出力信号と１／８倍回路２６の出力信号とを比較する比較器３２と、減算回路２０の出力信号と３／８倍回路２７の出力信号とを比較する比較器３３と、５／８倍回路２８の出力信号と減算回路２０の出力信号とを比較する比較器３４と、比較器２９の出力信号を反転するインバータ３５と、比較器３０の出力信号を反転するインバータ３６と、比較器３１の出力信号を反転するインバータ３７と、比較器３２の出力信号を反転するインバータ３８と、比較器３３の出力信号を反転するインバータ３９と、比較器３４の出力信号を反転するインバータ４０とを含む。
【０２５４】
比較器２９−３４は、各々、正入力（＋）に与えられる信号が、負入力（−）に与えられる信号よりも大きいときに、その出力信号をＨレベルに設定し、逆の場合には、Ｌレベルの信号を生成する。従って、比較器２９−３４からは、２値信号が生成される。
【０２５５】
コンパレータ群ＣＭＧＧは、さらに、比較器３０の出力信号とインバータ３５の出力信号とを受けて制御信号Ｃ６を生成するＡＮＤゲート４１と、インバータ３６の出力信号と比較器３１の出力信号とを受けて制御信号Ｃ５を生成するＡＮＤゲート４２と、比較器３２の出力信号とインバータ３７の出力信号とを受けて制御信号Ｃ４を生成するＡＮＤゲート４３と、比較器３３の出力信号とインバータ３８の出力信号とを受けて制御信号Ｃ３を生成するＡＮＤゲート４４と、比較器３４の出力信号とインバータ３９の出力信号とを受けて制御信号Ｃ２を生成するＡＮＤゲート４５とを含む。インバータ４０から、制御信号Ｃ１が生成され、比較器２９から、制御信号Ｃ７が生成される。
【０２５６】
コンパレータ群ＣＭＧＧは、さらに、制御信号Ｃ２、Ｃ４およびＣ６を受けて、データビットＤ１を生成するＯＲゲート４６と、制御信号Ｃ３、Ｃ４およびＣ７を受けてデータビットＤ１を生成するＯＲゲート４７と、制御信号Ｃ５、Ｃ６およびＣ７を受けて、データビットＤ３を生成するＯＲゲート４８を含む。
【０２５７】
これらのＯＲゲート４６−４８の出力ビットＤ１−Ｄ３は、それぞれ、クロック信号ＣＬＫ２に同期してラッチ動作を行なうラッチ回路（図示せず）を介して出力される。
【０２５８】
この図２７に示すコンパイラ群ＣＭＧＧの構成において、条件１Ｂの場合には、比較器３４の出力信号がＬレベルとなり、また残りの比較器２９−３３においても、その出力信号はＬレベルとなる。したがって、制御信号Ｃ１が、インバータ４０によりＨレベルに設定され、残りの制御信号Ｃ２−Ｃ７は、すべてＬレベルとなる。
【０２５９】
条件２Ｂが満たされる場合には、比較器３３の出力信号がＬレベル、比較器３４の出力信号がＨレベルである。したがって、ＡＮＤゲート４５からの制御信号Ｃ２がＨレベルとなり、残りの制御信号Ｃ１およびＣ３−Ｃ７は、Ｌレベルとなる。
【０２６０】
条件３Ｂが満たされる場合には、比較器３３、３４の出力信号がＨレベル、比較器３２の出力信号がＬレベルとなる。したがって、ＡＮＤゲート４４により生成される制御信号Ｃ３が、Ｈレベルとなり、残りの制御信号Ｃ１、Ｃ２およびＣ４−Ｃ７はＬレベルとなる。
【０２６１】
条件４Ｂが満たされる場合には、比較器３１の出力信号がＬレベル、比較器３２−３４の出力信号がＨレベルとなる。したがって、ＡＮＤゲート４３からの制御信号Ｃ４がＨレベルとなり、残りの制御信号Ｃ１−Ｃ３およびＣ５−Ｃ７はすべてＬレベルとなる。
【０２６２】
条件５Ｂが満たされる場合には、比較器３０の出力信号がＬレベル、比較器３１−３４の出力信号がＨレベルとなる。したがって、制御信号Ｃ５が、ＡＮＤゲート４２によりＨレベルとされ、制御信号Ｃ７、Ｃ６およびＣ４−Ｃ１はすべてＬレベルである。
【０２６３】
条件６Ｂが満たされる場合には、比較器２９の出力信号がＬレベル、比較器３０−３４の出力信号がＨレベルとなる。したがって、制御信号Ｃ６がＡＮＤゲート４１によりＨレベルに設定され、残りの制御信号Ｃ７およびＣ１−Ｃ５はすべてＬレベルとなる。
【０２６４】
条件７Ｂが満たされる場合には、比較器２９−３４の出力信号はすべてＨレベルとなる。したがってこの状態においては、制御信号Ｃ７がＨレベル、制御信号Ｃ１−Ｃ６が、すべてＬレベルである。
【０２６５】
このコンパレータ群ＣＭＧＧにおいて、データビットＤ１は、制御信号Ｃ２、Ｃ４およびＣ６のいずれかがＨレベルのときにＨレベルに設定される。データビットＤ２は、制御信号Ｃ３、Ｃ４およびＣ７のいずれかがＨレベルのときにＨレベルに設定される。データビットＤ３は、制御信号Ｃ４、Ｃ５およびＣ７のいずれかがＨレベルのときにＨレベルに設定される。
【０２６６】
制御信号Ｃ１が活性化される（Ｈレベルに設定される）ときのデータビットＤ３−Ｃ１がすべてＬレベルに設定される状態から順次１つ活性化される制御信号の番号が増分されるごとに、３ビットデータＤ３−Ｄ１の２進値を１増分することにより、容易に求められる。これにより、図２７において、各制御信号Ｃ１−Ｃ７において隣接して示すデータビットＤ３−Ｄ１の論理レベルを実現することができる。
【０２６７】
以上のように、この発明の実施の形態３に従えば、電荷蓄積用の容量素子を入力信号用および参照電圧用の２つのグループＣｓ１，Ｃｓ２に分割し、参照電圧用の容量素子グルにおいて、単位電荷蓄積容量を６個設け、それぞれ、条件に応じて、アンプ入力に対する接続を切換えるとともにアンプ入力に対する供給電荷量を、正側および負側アンプ入力において、３・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）単位で変化させることにより、このアンプ入力ノードの電圧差分値を（Ｖｒｅｆｐ−Ｖｒｅｆｎ）単位で変化させることができ、８領域分割の条件判断を行なうことができる。また、容量素子の容量値を、すべて等しくすることにより、帰還率βを大きくすることができ、オペアンプのゲインの見掛け上の減少率を低減でき、また時定数τの増加を抑制でき、オペアンプの消費電力およびサイズを低減することができる。
【０２６８】
［実施の形態４］
図２８は、この発明の実施の形態４に従うパイプラインステージＰＬＳの構成を概略的に示す図である。この図２８に示すパイプラインステージＰＬＳは、以下の点で、先の図１５に示すパイプラインステージＰＬＳとその構成が異なる。すなわち、容量素子Ｃｓｐ１１−Ｃｓｐ１６およびＣｓｎ１１−Ｃｓｎ１６の接続経路を切換えるスイッチ群ＳＷＧＥがさらに設けられる。これらの容量素子Ｃｓｐ１１−Ｃｓｐ１６およびＣｓｎ１１−Ｃｓｎ１６は、個々にノードＮＪ１１およびＮＪ１２およびＮＪ１６およびＮＪ１２の間に接続されて、それぞれの接続経路が、コンパレータ群ＣＭＧＧからの制御信号Ｃ１−Ｃ７に従って切換えられる。この容量素子Ｃｓｐ１１−Ｃｓｐ１６の並列合成容量値および容量素子Ｃｓｎ１１−Ｃｓｎ１６の並列合成容量値は、３・Ｃｃに設定され、また、フィードバック容量素子ＣｆｐｃおよびＣｆｎｃの各々の容量値も、３・Ｃｃに設定される。一方、容量素子Ｃｓｐ２１−Ｃｓｐ２６および容量素子Ｃｓｎ２１−Ｃｓｎ２６の各並列合成容量値は、２・Ｃｃに設定される。この図２８に示すパイプラインステージＰＬＳの他の構成は、図１５に示すパイプラインステージＰＬＳの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２６９】
図２９は、図２８に示すスイッチ群ＳＷＧＥの構成を概略的に示す図である。このスイッチ群ＳＷＧＥは、容量素子Ｃｓｐ１１−Ｃｓｐ１６に対して設けられるスイッチＸａ−Ｘｒと、容量素子Ｃｓｎ１１−Ｃｓｎ１６に対して設けられるスイッチＹａ−Ｙｒとを含む。
【０２７０】
スイッチＸａは、制御信号Ｃ１に従って容量素子Ｃｓｐ１１の第１電極（＋側電極）を参照電圧Ｖｒｅｆｎに結合する。スイッチＸｂは、制御信号Ｃ２−Ｃ７の論理和に従って、容量素子Ｃｓｐ１１の第１電極（＋側電極）へ参照電圧Ｖｒｅｆｐを伝達する。スイッチＸｄは、制御信号Ｃ１およびＣ２の論理和に従って、容量素子Ｃｓｐ１２の第１電極（＋側電極）へ参照電圧Ｖｒｅｆｎを伝達する。スイッチＸｅは、制御信号Ｃ３−Ｃ７の論理和に従って、容量素子Ｃｓｐ１２の第１電極へ参照電圧Ｖｒｅｆｐを伝達する。スイッチＸｇは、制御信号Ｃ１−Ｃ３に従って、容量素子Ｃｓｐ１３の第１電極へ参照電圧Ｖｒｅｆｎを伝達する。スイッチＸｈは、制御信号Ｃ４−Ｃ７の論理和に従って、容量素子Ｃｓｐ１３の第１電極へ参照電圧Ｖｒｅｆｐを伝達する。スイッチＸｊは、制御信号Ｃ１−Ｃ４の論理和に従って、参照電圧Ｖｒｅｆｎを容量素子Ｃｓｐ１４の第１電極に伝達する。スイッチＸｋは、制御信号Ｃ５−Ｃ７の論理和に従って、容量素子Ｃｓｐ１４の第１電極へ参照電圧Ｖｒｅｆｐを伝達する。
【０２７１】
スイッチＸｍは、制御信号Ｃ１−Ｃ５の論理和に従って、容量素子Ｃｓｐ１５の第１電極へ参照電圧Ｖｒｅｆｎを伝達する。スイッチＸｎは、制御信号Ｃ６およびＣ７の論理和に従って、容量素子Ｃｓｐ１５の第１電極へ参照電圧Ｖｒｅｆｐを伝達する。スイッチＸｐは、制御信号Ｃ１−Ｃ６の論理和に従って、容量素子Ｃｓｐ１６の第１電極に参照電圧Ｖｒｅｆｎを伝達する。スイッチＸｑは、制御信号Ｃ７に従って、容量素子Ｃｓｐ１６の第１電極に参照電圧Ｖｒｅｆｐを伝達する。
【０２７２】
スイッチＸｂ、Ｘｆ、Ｘｉ、Ｘｌ、ＸｏおよびＸｒは、制御信号Ｃ１−Ｃ７の論理和に従って、それぞれ容量素子Ｃｓｐ１１−Ｃｓｐ１６の第２電極をノードＮＪ１３（アンプ入力ノードＩＮｐ）に結合する。従って、容量素子Ｃｓｐ１１−Ｃｓｐ１６は、入力信号差分値の条件に係らず、第２電極がアンプ入力ノードＩＮｐに接続される。
【０２７３】
スイッチＹａ、Ｙｄ、Ｙｇ、Ｙｊ、ＹｍおよびＹｐは、それぞれ、制御信号Ｃ１−Ｃ７の論理和に従って、容量素子Ｃｓｎ１１−Ｃｓｎ１６の第２電極（−側電極）を、ノードＮＪ１８に結合する。スイッチＹｂは、制御信号Ｃ１に従って、容量素子Ｃｓｎ１１の第１電極（＋側電極）を参照電圧Ｖｒｅｆｐに結合する。スイッチＹｃは、制御信号Ｃ２−Ｃ７の論理和に従って、容量素子Ｃｓｎ１１の第１電極へ参照電圧Ｖｒｅｆｎを伝達する。スイッチＹｅは、制御信号Ｃ１およびＣ２の論理和に従って、容量素子Ｃｓｎ１２の第１電極に参照電圧Ｖｒｅｆｐを伝達する。スイッチＹｆは、制御信号Ｃ３−Ｃ７の論理和に従って、容量素子Ｃｓｎ１２の第１電極に参照電圧Ｖｒｅｆｎを伝達する。スイッチＹｈは、制御信号Ｃ１−Ｃ３の論理和に従って、容量素子Ｃｓｎ１３の第１電極に参照電圧Ｖｒｅｆｐを伝達する。スイッチＹｉは、制御信号Ｃ４−Ｃ７の論理和に従って、容量素子Ｃｓｎ１３の第１電極に参照電圧Ｖｒｅｆｎを伝達する。
【０２７４】
スイッチＹｋは、制御信号Ｃ１−Ｃ４の論理和に従って、容量素子Ｃｓｎ１４の第１電極に、参照電圧Ｖｒｅｆｐを伝達する。スイッチＹｌは、制御信号Ｃ５−Ｃ７の論理和に従って、参照電圧Ｖｒｅｆｎを、容量素子Ｃｓｎ１４の第１電極に伝達する。スイッチＹｎは、制御信号Ｃ１−Ｃ５の論理和に従って、容量素子Ｃｓｎ１５の第１電極へ参照電圧Ｖｒｅｆｐを伝達する。スイッチＹｏは、制御信号Ｃ６およびＣ７の論理和に従って、容量素子Ｃｓｎ１５の第１電極へ参照電圧Ｖｒｅｆｎを伝達する。
【０２７５】
スイッチＹｑは、制御信号Ｃ１−Ｃ６の論理和に従って、容量素子Ｃｓｎ１６の第１電極に、参照電圧Ｖｒｅｆｐを伝達する。スイッチＹｒは、制御信号Ｃ７に従って、容量素子Ｃｓｎ１６の第１電極に、参照電圧Ｖｒｅｆｎを伝達する。
【０２７６】
容量素子Ｃｓｐ１１−Ｃｓｐ１６およびＣｓｎ１１−Ｃｓｎ１６は、クロック信号ＣＬＫ１がＨレベルのとき、その第１電極にアナログ入力信号Ｖｉｐが供給され、第２電極にアナログ入力信号Ｖｉｎが供給される。次いで、クロック信号ＣＬＫ１がＬレベルで、クロック信号ＣＬＫ２がＨレベルのとき、図２８に示すコンパレータ群ＣＭＧＧからの制御信号Ｃ１−Ｃ７に従って、容量素子Ｃｓｐ１１−Ｃｓｐ１６およびＣｓｎ１１−Ｃｓｎ１６の接続経路が確立される。このスイッチ群ＳＷＧＥのスイッチによる接続と各条件の対応関係は以下のとおりである。
【０２７７】
なお、以下の条件においても、次式で示される置換を行う：
ＶＲＥＦ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ、
ＶＩＮ＝Ｖｉｐ−Ｖｉｎ。
【０２７８】
条件１Ｂ：
ＶＩＮ＜−ＶＲＥＦ・５／８のとき、
コンパレータ群ＣＭＧＧからの出力制御信号；制御信号Ｃ１がＨレベル、残りの制御信号Ｃ２−Ｃ７はすべてＬレベルである。
【０２７９】
したがって、この状態においては、図３０に示すように、容量素子Ｃｓｐ１１−Ｃｓｐ１６の第１電極（＋側電極）が、参照電圧Ｖｒｅｆｎを受け、それらの第２電極がノードＮＪ１３を介してオペアンプの入力ノードＩＮｐに結合される。同様、容量素子Ｃｓｎ１１−Ｃｓｎ１６が、その第１電極が、ノードＮＪ１８を介してオペアンプの入力ノードＩＮｎに接続され、第２電極に、参照電圧Ｖｒｅｆｐが供給される。したがって、ノードＮＪ１３を介してアンプ入力ノードＩＮｐには、各容量素子から、（Ｖｒｅｆｎ−Ｖｉｐ）＋Ｖｉｎに相当する電荷が充填される。一方、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに対しては、容量素子Ｃｓｎ１１−Ｃｓｎ１６各々により、（Ｖｒｅｆｐ−Ｖｉｎ）＋Ｖｉｐに相当する電荷が充電される。
【０２８０】
条件２Ｂ：
−ＶＲＥＦ・５／８≦ＶＩＮ＜−ＶＲＥＦ・３／８のとき、
コンパレータ群からの出力制御信号；制御信号Ｃ２がＨレベル、残りの制御信号Ｃ１およびＣ３−Ｃ７はすべてＬレベルである。
【０２８１】
したがって、この状態においては、図２９のスイッチの接続から明らかなように、容量素子Ｃｓｐ１１およびＣｓｎ１１について接続経路が切換えられ、残りの容量素子Ｃｓｐ１２−Ｃｓｐ１６およびＣｓｎ１２−Ｃｓｎ１６の接続経路は条件１Ｂの場合と同じである。すなわち、図３１に示すように、条件１Ｂが満たされるときには、容量素子Ｃｓｐ１１の第１電極が参照電圧Ｖｒｅｆｐを受け、容量素子Ｃｓｎ１１の第１電極が、参照電圧Ｖｒｅｆｐを受け、残りの容量素子Ｃｓｐ１２−Ｃｓｐ１６の第１電極には、参照電圧Ｖｒｅｆｎが供給される。これらの容量素子Ｃｓｐ１１−Ｃｓｐ１６の第２電極ノードは、ノードＮＪ１３を介してアンプ入力ノードＩＮｐに結合される。
【０２８２】
容量素子Ｃｓｎ１１の第１電極に、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに接続され、第２電極に、参照電圧Ｖｒｅｆｎを受ける。容量素子Ｃｓｎ１２−Ｃｓｎ１６は、それぞれ、第１電極が、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに接続され、第２電極が、参照電圧Ｖｒｅｆｐを受ける。
【０２８３】
したがってこの場合には、ノードＮＪ１３（アンプ入力ノードＩＮｐ）には、５・Ｖｉｎ＋５・（Ｖｒｅｆｎ−Ｖｉｐ）＋Ｖｉｎ＋（Ｖｒｅｆｐ−Ｖｉｐ）に対応する電荷が供給される。ノードＮＪ１８（アンプ入力ノードＩＮｎ）については、５・（Ｖｉｐ＋（Ｖｒｅｆｐ−Ｖｒｅｆｎ））＋Ｖｉｐ＋（Ｖｒｅｆｎ−Ｖｉｎ）に対応する電荷が供給される。条件１Ｂの場合に比べて、ＶＲＥＦ分の電荷量がノードＮＪ１３において増大し、−ＶＲＥＦ分の電荷量がノードＮＪ１８において増大する。
【０２８４】
条件３Ｂ：
−ＶＲＥＦ・３／８≦ＶＩＮ＜−ＶＲＥＦ・１／８のとき、
コンパレータ群の出力制御信号；制御信号Ｃ３がＨレベルであり、残りの制御信号Ｃ１，Ｃ２およびＣ４−Ｃ７は、すべてＬレベルである。
【０２８５】
この状態においては、図３１に示す状態から、容量素子Ｃｓｐ１２およびＣｓｎ１２の接続が切換えられる。図３２に示すように、容量素子Ｃｓｐ１１およびＣｓｐ１２の第１電極に参照電圧Ｖｒｅｆｐが与えられ、容量素子Ｃｓｐ１３−Ｃｓｐ１６の第１電極ノードに、参照電圧Ｖｒｅｆｎが与えられる。容量素子Ｃｓｐ１１−Ｃｓｐ１６の第２電極ノードは、ノードＮＪ１３を介してアンプ入力ノードＩＮｐに結合される。
【０２８６】
容量素子Ｃｓｎ１１およびＣｓｎ１２の第２電極ノードへ参照電圧Ｖｒｅｆｎが与えられ、容量素子Ｃｓｎ１３−Ｃｓｎ１６の第２電極ノードに、参照電圧Ｖｒｅｆｐが与えられる。容量素子Ｃｓｎ１１−Ｃｓｎ１６の第１電極ノードへは、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに結合される。したがって、（Ｖｒｅｆｐ−Ｖｉｐ）・２＋４・（Ｖｒｅｆｎ−Ｖｉｐ）の電圧レベルに相当する電荷がノードＮＪ１３を介してアンプ入力ノードＩＮｐに供給される。ノードＮＪ１８についても、（Ｖｒｅｆｎ−Ｖｉｎ）・２＋４（Ｖｒｅｆｐ−Ｖｉｎ）＋６・Ｖｉｐの電圧に対応する電荷が供給される。従って、条件２Ｂの場合に比べて、ＶＲＥＦ分の電荷量がノードＮＪ１３において増大し、−ＶＲＥＦ分の電荷量がノードＮＪ１８において増大する。
【０２８７】
条件４Ｂ：
−ＶＲＥＦ・１／８≦ＶＩＮ＜ＶＲＥＦ・１／８のとき、
コンパレータ群の出力制御信号；制御信号Ｃ４がＨレベルであり、残りの制御信号Ｃ１−Ｃ３およびＣ５−Ｃ７はすべてＬレベルである。
【０２８８】
したがって、この状態においては、先の条件３Ｂの接続状態から、容量素子Ｃｓｐ１３およびＣｓｎ１３の接続がさらに切換えられる。
【０２８９】
すなわち、図３３に示すように容量素子Ｃｓｐ１１−Ｃｓｐ１３の第１電極ノードに参照電圧Ｖｒｅｆｐが供給されて、容量素子Ｃｓｐ１４−Ｃｓｐ１６の第１電極ノードには、参照電圧Ｖｒｅｆｎが与えられる。容量素子Ｃｓｐ１１−Ｃｓｐ１６の第２電極ノードは、ノードＮＪ１３を介してアンプ入力ノードＩＮｐに結合される。
【０２９０】
容量素子Ｃｓｎ１１−Ｃｓｎ１３の第２電極ノードが、参照電圧Ｖｒｅｆｎを供給され、容量素子Ｃｓｎ１４−Ｃｓｎ１６の第２電極ノードに参照電圧Ｖｒｅｆｐが供給される。容量素子Ｃｓｎ１１−Ｃｓｎ１６の第１電極ノードは、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに結合される。
【０２９１】
したがって、この場合においても、ノードＮＪ１３に対しては、先の条件３Ｂに比べて、（Ｖｒｅｆｐ−Ｖｉｐ）−（Ｖｒｅｆｎ−Ｖｉｐ）＝（Ｖｒｅｆｐ−Ｖｒｅｆｎ）の電圧に対応する供給電荷量が変化する。同様、ノードＮＪ１８についても、（Ｖｒｅｆｎ−Ｖｉｐ）−（Ｖｒｅｆｐ−Ｖｉｐ）＝（Ｖｒｅｆｎ−Ｖｒｅｆｐ）に対応する電荷量が、条件３Ｂの場合に比べて変化する。
【０２９２】
条件５Ｂ：
ＶＲＥＦ・１／８≦ＶＩＮ＜ＶＲＥＦ・３／８のとき、
コンパレータ群ＣＭＧＧの出力制御信号；制御信号Ｃ５がＨレベルであり、残りの制御信号Ｃ１−Ｃ４およびＣ６，Ｃ７は、すべてＬレベルである。
【０２９３】
この場合、図３４に示すように、容量素子Ｃｓｐ１１−Ｃｓｐ１４の第１電極に参照電圧Ｖｒｅｆｐが供給され、容量素子Ｃｓｐ１５およびＣｓｐ１６の第１電極に、参照電圧Ｖｒｅｆｎが供給される。容量素子Ｃｓｐ１１−Ｃｓｐ１６の第２電極ノードは、ノードＮＪ１３を介してアンプ入力ノードＩＮｐに結合される。
【０２９４】
また、容量素子Ｃｓｎ１１−Ｃｓｎ１４は、第２電極ノードに、参照電圧Ｖｒｅｆｎが供給され、容量素子Ｃｓｎ１５およびＣｓｉｎ１６の第２電極に、参照電圧Ｖｒｅｆｐが供給される。これらの容量素子Ｃｓｎ１１−Ｃｓｎ１６の第１電極ノードは、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに結合される。したがって、この場合、さらに、ノードＮＪ１３に対しては、ＶＲＥＦの電圧に対応する電荷がさらに供給され、またノードＮＪ１８については、−ＶＲＥＦの電圧に対応する電荷がさらに供給される。
【０２９５】
条件６Ｂ：
ＶＲＥＦ・３／８≦ＶＩＮ＜ＶＲＥＦ・５／８のとき、
コンパレータ群の出力制御信号；制御信号Ｃ６がＨレベル、残りの制御信号Ｃ１−Ｃ５およびＣ７はすべてＬレベルである。
【０２９６】
この状態においては、図３５に示すように、容量素子Ｃｓｐ１１−Ｃｓｐ１５の第１電極ノードに参照電圧Ｖｒｅｆｐが供給され、容量素子Ｃｓｐ１６の第１電極ノードに、参照電圧Ｖｒｅｆｎが供給される。これらの容量素子Ｃｓｐ１１−Ｃｓｐ１６の第２電極ノードは、ノードＮＪ１３を介してアンプ入力ノードＩＮｐに結合される。
【０２９７】
容量素子Ｃｓｎ１１−Ｃｓｎ１５の第２電極ノードに、参照電圧Ｖｒｅｆｎが供給され、容量素子Ｃｓｎ１６の第２電極ノードに、参照電圧Ｖｒｅｆｐが供給される。容量素子Ｃｓｎ１１−Ｃｓｎ１６の第１電極ノードは、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに結合される。
【０２９８】
したがって、この場合においても、さらに、容量素子Ｃｓｐ１５およびＣｓｎ１５の供給電荷量が変化するため、ノードＮＪ１３については、差分参照電圧ＶＲＥＦに対応する電荷量が増分され、ノードＮＪ１８については、差分参照電圧−ＶＲＥＦに対応する電荷量が増分される。
【０２９９】
条件７Ｂ：
ＶＲＥＦ・５／８≦ＶＩＮのとき、
コンパレータ群の出力制御信号；制御信号Ｃ７がＨレベル、制御信号Ｃ１−Ｃ６はすべてＬレベルである。
【０３００】
この場合、図２９のスイッチ素子の接続経路から、制御信号Ｃ７を受けるスイッチング素子が導通するため、図３６に示すように、容量素子Ｃｓｐ１１−Ｃｓｐ１６の第１電極に参照電圧Ｖｒｅｆｐが供給され、容量素子Ｃｓｐ１１−Ｃｓｐ１６の第２電極ノードはノードＮＪ１３を介してアンプ入力ノードＩＮｐに結合される。容量素子Ｃｓｎ１１−Ｃｓｎ１６、第２電極ノードに参照電圧Ｖｒｅｆｎを受け、これらの第１電極ノードが、ノードＮＪ１８を介してアンプ入力ノードＩＮｎに結合される。
【０３０１】
なお、この条件１Ｂから条件７Ｂについて、容量素子Ｃｓｐ２１−Ｃｓｐ２６およびＣｓｎ２１−Ｃｓｎ２６は、スイッチ群ＳＷＧＤにより、先の実施の形態３の場合と同様の接続経路の切り替えが行なわれる。
【０３０２】
この実施の形態４においては、容量素子Ｃｓｐ１１−Ｃｓｐ１６の並列合成容量値および容量素子Ｃｓｎ１１−Ｃｓｎ１６の並列合成容量値、およびフィードバック用容量ＣｆｐｃおよびＣｆｎｃの容量値は、共通に、３・Ｃｃである。容量素子Ｃｓｐ２１−Ｃｓｐ２６および容量素子Ｃｓｎ２１−Ｃｓｎ２６のそれぞれの並列合成容量値Ｃｓ２ｃは、２・Ｃｃである。容量素子Ｃｓｐ２１−Ｃｓｐ２６およびＣｓｎ２１−Ｃｓｎ２６は、３・ＶＲＥＦに対応する電荷変化量を各条件ごとにアンプ入力ノードＩＮｐおよびＩＮｎに、それぞれ生じさせる。容量素子Ｃｓｐ１１−Ｃｓｐ１６および容量素子Ｃｓｎ１１−Ｃｓｎ１６は、各条件ごとに、入力信号に対して参照電圧差分値ＶＲＥＦに応じた電荷供給量の変化を生じさせる。容量素子Ｃｓｐ１１−Ｃｓｐ１６および容量素子Ｃｓｎ１１−Ｃｓｎ１６を利用して電荷供給量として参照電圧に応じた電荷を供給させる構成とすることにより、容量素子Ｃｓｐ２１−Ｃｓｐ２６および容量素子Ｃｓｎ２１−Ｃｓｎ２６のそれぞれの総容量値を小さくすることができる。
【０３０３】
したがって、パイプラインステージＰＬＳの入出力応答関係は、次式で表わされる：
Ｖｏｐ−Ｖｏｎ＝
４・｛（Ｖｉｐ−Ｖｉｎ）＋Ｓ・３・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／４｝。
【０３０４】
この式は、先に示したパイプラインステージＰＬＳのアナログ出力Ｖｏｐ−Ｖｏｎの式と同じである。実施の形態４において、帰還率βは、入力ノードＩＮｐおよびＩＮｎそれぞれの、容量の関係から、次式で表わされる：
β＝Ｃｆｃ／（Ｃｆｃ＋Ｃｓ１ｃ＋Ｃｓ２ｃ＋Ｃｐ）。
【０３０５】
ここで、Ｃｐは、寄生容量ＣｐｐおよびＣｐｎの容量値である。容量値Ｃｓ２ｃの値は、容量値Ｃｓ１ｃおよびＣｆｃの値の２／３倍である。したがって、寄生容量値Ｃｐが、フィードバック容量ＣｆｐまたはＣｆｎと等しい値になった場合においては、帰還率βは、３／１１となる。したがって、従来の回路構成の帰還率は、Ｃｆ／（４・Ｃｆ＋Ｃｆ＋Ｃｐ）において、Ｃｐ＝Ｃｆより、１／６となる。したがって、このような従来回路構成に比べて、期間率βが、６４％増加する。
【０３０６】
これにより、オペアンプのゲインＡは見掛け上減少する割合は、３／１１に留まり、時定数τは、１１／３倍の増加に留まる。したがって、これらを補うためのオペアンプのゲインは、１１／３倍の補填で済み、時定数は、３／１１倍にすることで対応することができる。
【０３０７】
一方、従来の回路構成（電荷蓄積容量Ｃｓの容量値が、フィードバック容量の容量値の４倍に設定される構成）に比べて、オペアンプのゲインＡが見掛け上減少する割合は１／６となり、時定数τは６倍の増加となる。したがって、このためには、オペアンプのゲインは、６倍分の補填が必要となり、また時定数τは、１／６倍に設定する必要がある。これにより、本実施の形態４を用いることにより、オペアンプの消費電力およびサイズをさらに低減することができる。
【０３０８】
また、オペアンプの入力トランジスタのサイズの増加を抑制することができ、実際には、寄生容量値Ｃｐの値は、フィードバック容量値Ｃｆよりも小さくすることができる可能性がある。この場合には、帰還率βは、３／１１よりも大きくなり、オペアンプのゲインＡの補填部および時定数τの低減分をより一層抑制することができ、オペアンプの消費電力およびサイズはさらに低減することができる。
【０３０９】
以上のように、この発明の実施の形態４に従えば、電荷蓄積容量素子として、第１および第２の容量素子を２つ別に設け、これらを、アナログ入力信号と差分参照電圧との大小関係に応じてその接続を切換えて供給電荷量を調整するとともに、フィードバック用容量の容量値および第１の電荷蓄積容量の容量値および第２の電荷蓄積容量の容量値を３：２に調整しており、オペアンプの帰還率を大きくすることができ、パイプラインステージの消費電力およびサイズを低減することができ、応じてパイプライン型Ａ／Ｄ変換器の消費電力およびサイズを低減することができる。
【０３１０】
なお、この実施の形態４におけるコンパレータ群ＣＭＧＧの構成としては、実施の形態３において示したコンパレータ群の構成を利用することができる。
【産業上の利用可能性】
【０３１１】
この発明は、パイプラインアーキテクチャに従ってアナログ／デジタル変換を行なうパイプライン型Ａ／Ｄ変換器に適用することにより、消費電力およびサイズが低減されたＡ／Ｄ変換器を実現することができる。
【図面の簡単な説明】
【０３１２】
【図１】この発明の実施の形態１に従うパイプラインステージの構成を概略的に示す図である。
【図２】電荷蓄積期間におけるパイプラインステージの容量の接続態様を示す図である。
【図３】図１に示すパイプラインステージの増幅期間における容量の接続態様を概略的に示す図である。
【図４】増幅期間における条件１での容量素子の接続を概略的に示す図である。
【図５】実施の形態１における増幅期間の条件２の下での容量素子の接続を示す図である。
【図６】実施の形態１における条件３の下での容量素子の接続を示す図である。
【図７】図１に示すコンパレータ群の構成を概略的に示す図である。
【図８】図７に示す比較回路を概略的に示す図である。
【図９】図１に示すスイッチ群の構成を示す図である。
【図１０】この発明の実施の形態２に従うパイプラインステージの構成を概略的に示す図である。
【図１１】図１０に示すパイプラインステージの増幅期間の条件１の下での容量素子の接続を示す図である。
【図１２】この発明の実施の形態２におけるパイプラインステージの増幅期間の条件２の下での容量素子の接続を示す図である。
【図１３】この発明の実施の形態２における増幅期間の条件３の下での容量素子の接続を示す図である。
【図１４】図１０に示すスイッチ群の構成を概略的に示す図である。
【図１５】この発明の実施の形態３に従うパイプラインステージの構成を概略的に示す図である。
【図１６】図１５に示すパイプラインステージの入出力特性を示す図である。
【図１７】図１５に示すパイプラインステージの電荷蓄積期間の容量素子の接続を概略的に示す図である。
【図１８】図１５に示すパイプラインステージの電荷蓄積容量素子の接続態様を概略的に示す図である。
【図１９】図１５に示すスイッチ群の構成を概略的に示す図である。
【図２０】図１９に示すスイッチ群の増幅期間の条件１の下での接続態様を概略的に示す図である。
【図２１】図１９に示すスイッチ群の増幅期間の条件２の下での接続態様を概略的に示す図である。
【図２２】図１９に示すスイッチ群の条件３の下での接続を概略的に示す図である。
【図２３】図１９に示すスイッチ群の条件４の下での接続を概略的に示す図である。
【図２４】図１９に示すスイッチ群の条件５の下での接続を概略的に示す図である。
【図２５】図１９に示すスイッチ群の条件６の下での接続を概略的に示す図である。
【図２６】図１９に示すスイッチ群の条件７の下での接続を概略的に示す図である。
【図２７】図１５に示すコンパレータ群の構成の一例を示す図である。
【図２８】この発明の実施の形態４に従うパイプラインステージの構成を概略的に示す図である。
【図２９】図２８に示すスイッチ群の構成を概略的に示す図である。
【図３０】図２９に示すスイッチ群の条件１Ｂの下での接続を概略的に示す図である。
【図３１】図２９に示すスイッチ群の条件２Ｂの下での接続を概略的に示す図である。
【図３２】図２９に示すスイッチ群の条件３Ｂの下での接続を概略的に示す図である。
【図３３】図２９に示すスイッチ群の条件４Ｂの下での接続を概略的に示す図である。
【図３４】図２９に示すスイッチ群の条件５Ｂの下での接続を概略的に示す図である。
【図３５】図２９に示すスイッチ群の条件６Ｂの下での接続を概略的に示す図である。
【図３６】図２９に示すスイッチ群の条件７Ｂの下での接続態様を概略的に示す図である。
【図３７】従来のパイプライン型Ａ／Ｄ変換器の全体の構成を概略的に示す図である。
【図３８】図３７に示すパイプラインステージの入出力特性を示す図である。
【図３９】図３７に示すＡ／Ｄ変換器の各パイプラインステージにおける変換シーケンスの一例を示す図である。
【図４０】従来のパイプラインステージの構成を概略的に示す図である。
【図４１】図４０に示すクロック信号の波形を示す図である。
【符号の説明】
【０３１３】
ＰＬＳ  パイプラインステージ、ＯＰ  オペアンプ、ＳＷＧＡ，ＳＷＧＢ  スイッチ群、Ｃｓｐａ，Ｃｓｎａ，Ｃｆｐａ，Ｃｆｎａ  容量素子、１ａ−１ｌ  スイッチング素子、ＣＭＧ  コンパレータ群、２ａ−２ｌ  スイッチ群素子、ＳＷＧＣ  スイッチ群、Ｃｓｐｂ，Ｃｓｎｂ，Ｃｆｐｂ，Ｃｆｎｂ  容量素子、３ａ−３ｌ  スイッチング素子、ＳＷＧＤ  スイッチ群、４ａ−４ｑ  スイッチング素子、Ｃｓｐ１１−Ｃｓｐ１６，Ｃｓｐ２１−Ｃｓｐ２６，Ｃｓｎ２１−Ｃｓｎ２６，Ｃｆｐｃ，Ｃｆｎｃ  容量素子、ＣＭＧＧ  コンパレータ群、６ａ−６ｘ，７ａ−７ｘ  スイッチ、ＳＷＧＥ  スイッチ群、Ｘａ−Ｘｒ，Ｙａ−Ｙｒ  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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