(57)【要約】【課題】複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することが可能な電源回路を提供する。【解決手段】電源回路１００は、昇圧クロック信号の入力に応じて、電圧を昇圧力する昇圧回路と、出力電位を検知し、第１のフラグ信号を出力するとともに、昇圧回路の活性化または非活性化を指示するための第２のフラグ信号を出力する電圧検知回路と、第１のフラグ信号の入力に応じて、分周クロック信号を出力するクロック生成回路と、昇圧回路を活性化させる昇圧クロック信号を出力する論理回路と、を備える。電圧検知回路は、制御信号の入力に応じて第１の基準電位および第２の基準電位のレベルを変更するとともに、クロック生成回路は、制御信号の入力に応じて第１の基準電位および第２の基準電位のレベルが高く変更された場合には、分周クロック信号の周波数を高くする。【選択図】図１
2008130104.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に応じて異なる設定電位を出力する電源回路であって、
前記設定電位を出力するための出力端子と、
昇圧クロック信号の入力に応じて、電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記制御信号を出力する制御回路と、
前記出力端子から出力される出力電位を検知し、第１の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第１のフラグ信号を出力するとともに、前記第１の基準電位より高い第２の基準電位と前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第２のフラグ信号を出力する電圧検知回路と、
前記第１のフラグ信号の入力に応じて、前記出力電位が前記第１の基準電位よりも低い場合は基準クロック信号を出力し、また、前記出力電位が前記第１の基準電位よりも高い場合は前記基準クロック信号を分周した分周クロック信号を出力するクロック生成回路と、
前記第２のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、
前記電圧検知回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルを変更するとともに、
前記クロック生成回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルが高く変更された場合には、前記分周クロック信号の周波数を高くする
ことを特徴とする電源回路。
【請求項２】
前記電圧検知回路は、
前記出力端子から出力される前記出力電位を抵抗分割により分圧し、前記出力電位を分圧した第１のモニタ電位を出力するとともに、この第１のモニタ電位よりも低い分圧比で前記出力電位を分圧した第２のモニタ電位を出力し、前記制御信号の入力に応じて、前記出力電位に対する前記第１のモニタ電位および第２のモニタ電位の分圧比を変更する分圧回路と、
前記第１のモニタ電位とモニタ基準電位とを比較することにより、前記出力電位と前記第１の基準電位とを間接的に比較し、この比較結果に応じて前記第１のフラグ信号を出力する第１の比較増幅回路と、
前記第２のモニタ電位とモニタ基準電位とを比較することにより、前記出力電位と前記第２の基準電位とを間接的に比較し、この比較結果に応じて前記第２のフラグ信号を出力する第２の比較増幅回路と、を有する
ことを特徴とする請求項１に記載の電源回路。
【請求項３】
制御信号に応じて異なる設定電位を出力する電源回路であって、
前記設定電位を出力するための出力端子と、
昇圧クロック信号の入力に応じて、電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記制御信号を出力する制御回路と、
前記出力端子から出力される出力電位を検知し、第１の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第１のフラグ信号を出力するとともに、前記第１の基準電位より高い第２の基準電位レベルと前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第２のフラグ信号を出力する電圧検知回路と、
基準クロック信号を分周し異なる周波数の複数の分周クロック信号を出力する分周回路と、前記制御信号の入力に応じて、前記分周回路が出力する異なる周波数の前記分周クロック信号を切り換えて出力する第１のマルチプレックサと、前記第１のフラグ信号の入力に応じて、前記出力電位が前記第１の基準電位よりも低い場合は基準クロック信号を出力し、前記出力電位が前記第１の基準電位よりも高い場合は前記第１のマルチプレックサが出力する前記分周クロック信号に切り換えて出力する第２のマルチプレックサと、を有する周波数切換回路と、
前記第２のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、
前記電圧検知回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルを変更するとともに、
前記周波数切換回路の第１のマルチプレックサは、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルが高く変更された場合には、周波数がより高い前記分周クロック信号に切り換えて出力する
ことを特徴とする電源回路。
【請求項４】
前記電圧検知回路は、
前記出力端子から出力される前記出力電位を抵抗分割により分圧し、前記出力電位を分圧した第１のモニタ電位を出力するとともに、この第１のモニタ電位よりも低い分圧比で前記出力電位を分圧した第２のモニタ電位を出力し、前記制御信号の入力に応じて、前記出力電位に対する前記第１のモニタ電位および第２のモニタ電位の分圧比を変更する分圧回路と、
前記第１のモニタ電位とモニタ基準電位とを比較することにより、前記出力電位と前記第１の基準電位とを間接的に比較し、この比較結果に応じて前記第１のフラグ信号を出力する第１の比較増幅回路と、
前記第２のモニタ電位とモニタ基準電位とを比較することにより、前記出力電位と前記第２の基準電位とを間接的に比較し、この比較結果に応じて前記第２のフラグ信号を出力する第２の比較増幅回路と、を有する
ことを特徴とする請求項３に記載の電源回路。
【請求項５】
制御信号に応じて電源から異なる設定電位を生成する半導体記憶装置であって、
前記設定電位を出力するための出力端子と、昇圧クロック信号の入力に応じて、前記電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、前記制御信号を出力する制御回路と、前記出力端子から出力される出力電位を検知し、第１の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第１のフラグ信号を出力するとともに、前記第１の基準電位より高い第２の基準電位レベルと前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第２のフラグ信号を出力する電圧検知回路と、前記第１のフラグ信号および前記制御信号の入力に応じて、前記出力電位が前記第１の基準電位よりも低い場合は基準クロック信号を出力し、また、前記出力電位が前記第１の基準電位よりも高い場合は前記基準クロック信号を分周した分周クロック信号を出力するクロック生成回路と、前記第２のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、前記電圧検知回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルを変更するとともに、前記クロック生成回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルが高く変更された場合には、前記分周クロック信号の周波数を高くする電源回路を備える
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を昇圧する昇圧回路を備えた電源回路およびこの電源回路を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、昇圧回路により電源電圧を昇圧して供給する電源回路を備える。
【０００３】
例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、データの書き込み、消去および読み出し動作のために、電源電圧よりも高い電位を必要とする。そのため、そのような半導体記憶装置は、電源電圧を昇圧する昇圧回路と、その電位を設定電位に維持する電圧検知回路と、を備える。
【０００４】
該昇圧回路は、ＭＯＳトランジスタと容量とが直列に接続され、容量の一端を互いに相補のＣＬＫ信号およびＣＬＫＢ信号で接続され、電源電圧を昇圧する。
【０００５】
また、該電圧検知回路は、分圧回路と、比較増幅回路とを備え、昇圧回路出力端子と接地電位とが該分圧回路を介して直列接続されている。該分圧回路が出力するモニタ電位と、基準電位とを比較増幅回路にて比較する。
【０００６】
該電圧検知回路の検知レベルを変更する一例として、該分圧回路の分圧抵抗の接続点から、ソースを接地電位とした複数のｎ型ＭＯＳトランジスタが接続されており、それらのゲートにはそれぞれ選択信号が入力される。
【０００７】
該選択信号によって、昇圧回路出力の設定電位を決められる。昇圧回路出力が設定電位より低い場合には該モニタ電位が基準電位よりも低くなり、比較増幅回路は出力を例えば“Ｈｉｇｈ”に切り替える。この出力により該昇圧回路を活性化状態とし、CLK/CLKB信号により昇圧回路出力を昇圧させる。
【０００８】
逆に、昇圧回路出力が設定電位より高い場合には、モニタ電位が基準電位よりも高くなり、比較増幅回路の出力を例えば“Ｌｏｗ”に切り替える。この出力により、昇圧回路を非活性化状態として、CLK/CLKB信号を遮断して該昇圧回路の昇圧動作と停止させる。
【０００９】
以上のように、電圧検知回路が昇圧回路を活性化・非活性化させることにより、昇圧回路出力を設定電位近傍に維持することができる。
【００１０】
ところで、以上のような昇圧動作において、この出力電位は常に一定電位にとどまることはなく、設定電位近傍で振動する。この現象をリップルと呼び、このリップルは、分圧抵抗の抵抗値に基づくRC時定数、比較増幅回路の動作遅延および昇圧回路の昇圧能力により増減する。分圧抵抗の抵抗値が大きい場合、比較増幅回路の動作遅延が大きい場合および昇圧回路の昇圧能力が大きい場合、このリップルは増大する。
【００１１】
ここで、各分圧抵抗の抵抗値は同じで比較増幅回路も同様のものを使用した場合、電圧検知回路の昇圧回路電位の変動に対する反応速度は一定である。したがって、電圧検知回路の出力が切り替わる時間はほぼ一定となる。
【００１２】
そして、昇圧回路の出力電位と電流とは、昇圧回路出力電位が高い場合には出力電流は低く、昇圧回路出力電位が低い場合には出力電流は大きくなる関係にある。
【００１３】
したがって、電圧検知回路の設定電位が低いときの昇圧回路出力について検討すると、一定時間に出力できる電流が大きくなるため、リップルは大きくなる。
【００１４】
一方、電圧検知回路の設定電位が高い場合は、一定時間に出力できる電流が小さくなるため、リップルは小さくなる。
【００１５】
ここで、別の側面として、ＮＡＮＤ型フラッシュメモリのセルは、昇圧回路によって昇圧された電位を使用して、データが書き込まれる。
【００１６】
しかし、そのセル特性はすべて均一ではなく、書き込み可能な書き込み電位は異なっている。
【００１７】
そこで、書き込み可能な電位が低いセルから、書き込み可能な電位が高いセルまで、順次書き込みを完了できるように、書き込み電位を適当な初期値から少しずつ増加させて、その都度書き込み動作を行うという特徴を持っている。
【００１８】
その動作を実現させるため、昇圧回路の設定電位を決定する該電圧検知回路の各分圧抵抗を調整し、少しずつ増加させた所望の電位を昇圧回路出力から得る。
【００１９】
そして、設定電位を変更した場合、既述のように、昇圧回路出力のリップルは、設定電位が低いとき、大きくなるという問題があった。
【００２０】
ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルが大きいと、例えば、書き込みセルのＶｔｈ分布が広がり、また、非選択セルへの誤書き込みしたりするなどする。したがって、リップルは小さいほうが望ましい。また、今後、メモリセルの多値化が進んだ場合、Ｖｔｈ分布の広がりを抑えることが強く要求される。
【００２１】
しかし、既述のように、書き込み可能な電位が低いセルを書き込む際に、電圧検知回路の分圧抵抗を調整して低い昇圧回路出力を設定した場合、従来回路ではリップルが大きくなり、メモリセルへの書き込み特性が悪化する。
【００２２】
この従来の電源回路は、電圧検知回路の検知レベルを２つ設け、昇圧回路は低い側の第１検知レベルまでは通常の昇圧能力にて昇圧動作を行う。そして、この電源回路は、第１検知レベルを超えると、入力クロック信号の周波数を低くし昇圧能力を低下させて、高い側の第２検知レベル近傍で、該昇圧回路を活性化・非活性化させるようにするものがある（例えば、特許文献１参照。）。
【００２３】
しかし、上記従来の電源回路は、設定電位近傍でのリップルを低減させることができるが、リップルの設定電位依存性を低減するものではない。
【特許文献１】特開２００５−１９０５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明は、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することが可能な電源回路を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の一態様に係る実施例に従った電源回路は、
制御信号に応じて異なる設定電位を出力する電源回路であって、
前記設定電位を出力するための出力端子と、
昇圧クロック信号の入力に応じて、電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記制御信号を出力する制御回路と、
前記出力端子から出力される出力電位を検知し、第１の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第１のフラグ信号を出力するとともに、前記第１の基準電位より高い第２の基準電位と前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第２のフラグ信号を出力する電圧検知回路と、
前記第１のフラグ信号の入力に応じて、前記出力電位が前記第１の基準電位よりも低い場合は基準クロック信号を出力し、また、前記出力電位が前記第１の基準電位よりも高い場合は前記基準クロック信号を分周した分周クロック信号を出力するクロック生成回路と、
前記第２のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、
前記電圧検知回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルを変更するとともに、
前記クロック生成回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルが高く変更された場合には、前記分周クロック信号の周波数を高くすることを特徴とする。
【００２６】
本発明の他の態様に係る実施例に従った電源回路は、
制御信号に応じて異なる設定電位を出力する電源回路であって、
前記設定電位を出力するための出力端子と、
昇圧クロック信号の入力に応じて、電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記制御信号を出力する制御回路と、
前記出力端子から出力される出力電位を検知し、第１の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第１のフラグ信号を出力するとともに、前記第１の基準電位より高い第２の基準電位レベルと前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第２のフラグ信号を出力する電圧検知回路と、
基準クロック信号を分周し異なる周波数の複数の分周クロック信号を出力する分周回路と、前記制御信号の入力に応じて、前記分周回路が出力する異なる周波数の前記分周クロック信号を切り換えて出力する第１のマルチプレックサと、前記第１のフラグ信号の入力に応じて、前記出力電位が前記第１の基準電位よりも低い場合は基準クロック信号を出力し、前記出力電位が前記第１の基準電位よりも高い場合は前記第１のマルチプレックサが出力する前記分周クロック信号に切り換えて出力する第２のマルチプレックサと、を有する周波数切換回路と、
前記第２のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、
前記電圧検知回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルを変更するとともに、
前記周波数切換回路の第１のマルチプレックサは、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルが高く変更された場合には、周波数がより高い前記分周クロック信号に切り換えて出力することを特徴とする。
【００２７】
本発明の一態様に係る実施例に従った半導体記憶装置は、
制御信号に応じて電源から異なる設定電位を生成する半導体記憶装置であって、
前記設定電位を出力するための出力端子と、昇圧クロック信号の入力に応じて、前記電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、前記制御信号を出力する制御回路と、前記出力端子から出力される出力電位を検知し、第１の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第１のフラグ信号を出力するとともに、前記第１の基準電位より高い第２の基準電位レベルと前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第２のフラグ信号を出力する電圧検知回路と、前記第１のフラグ信号および前記制御信号の入力に応じて、前記出力電位が前記第１の基準電位よりも低い場合は基準クロック信号を出力し、また、前記出力電位が前記第１の基準電位よりも高い場合は前記基準クロック信号を分周した分周クロック信号を出力するクロック生成回路と、前記第２のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、前記電圧検知回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルを変更するとともに、前記クロック生成回路は、前記制御信号の入力に応じて前記第１の基準電位および前記第２の基準電位のレベルが高く変更された場合には、前記分周クロック信号の周波数を高くする電源回路を備えることを特徴とする。
【発明の効果】
【００２８】
本発明に係る電源回路によれば、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００３０】
図１は、本発明の一態様である実施例１に係る電源回路１００の要部の構成を示す図である。また、図２は、図１の電源回路に適用される昇圧回路の一例を示す図である。また、図３は、図１の電源回路に適用される電圧検知回路の一例を示す図である。
【００３１】
図１に示すように、制御信号Ｎ１、Ｎ２に応じて異なる設定電位を出力する電源回路１００は、該設定電位を出力するための出力端子１と、昇圧クロック信号ＣＬＫ１の入力に応じて、電源ＶＣＣから供給された電圧を昇圧し出力端子１に出力する昇圧回路２と、該制御信号Ｎ１、Ｎ２を出力する制御回路３と、を備える。
【００３２】
出力端子１に接続される負荷には、ＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲセル、ＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性メモリや、電源ＶＣＣよりも昇圧された電位が要求される回路などが含まれる。
【００３３】
昇圧回路２は、例えば、図２に示すように、昇圧クロック信号ＣＬＫ１が入力され、反転したクロック信号ＣＬＫＢを出力するインバータ回路２ａと、電源電位ＶＣＣにソースが接続され、このソースとゲートとが接続されたＭＯＳトランジスタ２ｂと、このＭＯＳトランジスタ２ｂのドレインと出力端子１との間に直列にされソースとゲートとが接続されたＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆと、このＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆのソースにそれぞれ接続されたコンデンサ２ｇないしコンデンサ２ｊと、を有する。
【００３４】
ここで、昇圧クロック信号ＣＬＫ１が、コンデンサ２ｇ、２ｉに入力されるとともに、インバータ回路２ａの出力が、コンデンサ２ｈ、２ｊに接続されている。これにより、例えば、昇圧クロック信号ＣＬＫ１が昇圧回路２に入力されることにより、ＭＯＳトランジスタ２ｃないし２ｆがそれぞれ交互に動作し、コンデンサ２ｇないし２ｊが順次充電され昇圧される。そして、この昇圧された電位が出力電位ＶＯＵＴとして出力される。
【００３５】
なお、既述のように、この昇圧回路２の昇圧動作性能を向上させるにはコンデンサ２ｇないしコンデンサ２ｊの容量を大きくすることにより達成可能である。また、図２で示される昇圧回路２は例示的なものであり、本実施例に適用される昇圧回路２は、電源電位ＶＣＣを昇圧クロック信号ＣＬＫ１の入力に基づいて昇圧して出力するものであればよい。
【００３６】
また、図１に示すように、電源回路１００は、電圧検知回路４と、クロック生成回路５と、論理回路６と、を備える。
【００３７】
電圧検知回路４は、出力端子１から出力される出力電位ＶＯＵＴを検知する。そして、電圧検知回路４は、第１の基準電位ＶＲＥＦ１と出力電位ＶＯＵＴとを比較しこの比較結果の情報を含む第１のフラグ信号ＦＬＧ１を出力する。さらに、電圧検知回路４は、第１の基準電位ＶＲＥＦ１より高い第２の基準電位ＶＲＥＦ２と出力電位ＶＯＵＴとを比較し昇圧回路の活性化または非活性化を指示するための第２のフラグ信号ＦＬＧ２を出力する。
【００３８】
この電圧検知回路４は、図３に示すように、分圧回路４ａと、第１の比較増幅回路４ｂと、第２の比較増幅回路４ｃと、を有する。
【００３９】
分圧回路４ａは、一端が出力端子１に接続された抵抗Ｒ１と、この抵抗Ｒ１の他端に一端が接続された抵抗Ｒ２と、この抵抗Ｒ２の他端に一端が接続された抵抗Ｒ３と、この抵抗Ｒ３の他端に一端が接続された抵抗Ｒ４と、この抵抗Ｒ４の他端に一端が接続された抵抗Ｒ５と、この抵抗Ｒ５の他端に一端が接続された抵抗Ｒ６と、を有する。
【００４０】
また、分圧回路４ａは、出力端子１から出力される出力電位ＶＯＵＴを抵抗Ｒ１〜Ｒ６により抵抗分割により分圧し、出力電位ＶＯＵＴを分圧した第１のモニタ電位ＶＭＯＮ１を抵抗Ｒ１と抵抗Ｒ２との接続点から出力する。さらに、分圧回路４ａは、この第１のモニタ電位ＶＭＯＮ１よりも低い分圧比で出力電位ＶＯＵＴを分圧した第２のモニタ電位ＶＭＯＮ２を抵抗Ｒ２と抵抗Ｒ３との接続点から出力する。
【００４１】
第１の比較増幅回路４ｂは、第１のモニタ電位ＶＭＯＮ１とモニタ基準電位ＶＲＥＦＭＯＮとを比較することにより、出力電位ＶＯＵＴと第１の基準電位ＶＲＥＦ１とを間接的に比較し、この比較結果に応じて第１のフラグ信号ＦＬＧ１を出力する。
【００４２】
第２の比較増幅回路４ｃは、第２のモニタ電位ＶＭＯＮ２とモニタ基準電位ＶＲＥＦＭＯＮとを比較することにより、出力電位ＶＯＵＴと第２の基準電位ＶＲＥＦ２とを間接的に比較し、この比較結果に応じて第２のフラグ信号ＦＬＧ２を出力する。
【００４３】
また、電圧検知回路４は、図３に示すように、制御信号Ｎ１および制御信号Ｎ２が入力される第１のＡＮＤ回路４ｄと、抵抗Ｒ３の他端と接地電位ＶＳＳとの間に接続され、第１のＡＮＤ回路４ｄの出力信号がゲートに入力されるＭＯＳトランジスタである第１のスイッチ回路４ｅと、を有する。また、電圧検知回路４は、制御信号Ｎ１が入力されるとともに制御信号Ｎ２が反転入力される第２のＡＮＤ回路４ｆと、抵抗Ｒ４の他端と接地電位ＶＳＳとの間に接続され、第２のＡＮＤ回路４ｆの出力信号がゲートに入力されるＭＯＳトランジスタである第２のスイッチ回路４ｇと、を有する。また、電圧検知回路４は、制御信号Ｎ１が反転入力されるとともに制御信号Ｎ２が入力される第３のＡＮＤ回路４ｈと、抵抗Ｒ５の他端と接地電位ＶＳＳとの間に接続され、第３のＡＮＤ回路４ｈの出力信号がゲートに入力されるＭＯＳトランジスタである第３のスイッチ回路４ｉと、を有する。また、電圧検知回路４は、制御信号Ｎ１および制御信号Ｎ２が反転入力される第４のＡＮＤ回路４ｊと、抵抗Ｒ６の他端と接地電位ＶＳＳとの間に接続され、第４のＡＮＤ回路４ｊの出力信号がゲートに入力されるＭＯＳトランジスタである第４スイッチ回路４ｋと、を有する。
【００４４】
なお、第１ないし第４のスイッチ回路４ｅ、４ｇ、４ｉ、４ｋには、ここでは、例えば、ｎ型ＭＯＳトランジスタを選択した。しかし、電位の供給をオン/オフすることが可能な素子、回路が選択され、既述の第１ないし第４のＡＮＤ回路４ｄ、４ｆ、４ｈ、４ｊの出力信号により、オン/オフが制御されるものであればよい。
【００４５】
ここで、図３に示すように、制御信号Ｎ１および制御信号Ｎ２が例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”のとき、第１のＡＮＤ回路４ｄの出力のみが“Ｈｉｇｈ”レベルとなり、第１のスイッチ回路４ｅのみがオンする。そして、分圧回路４ａの抵抗分割が、直列に接続された抵抗Ｒ１ないしＲ３により構成され、出力電位ＶＯＵＴに対する第１、第２のモニタ電位ＶＭＯＮ１、ＶＭＯＮ２の分圧比が決定される。この分圧比で第１、第２のモニタ電位ＶＭＯＮ１、ＶＭＯＮ２が分圧回路４ａから出力される。
【００４６】
また、制御信号Ｎ１が例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”であり制御信号Ｎ２が例えば信号レベルが“Ｌｏｗ”すなわち論理“０”のとき、第２のＡＮＤ回路４ｆの出力のみが“Ｈｉｇｈ”レベルとなり、第２のスイッチ回路４ｇのみがオンする。そして、分圧回路４ａの抵抗分割が、直列に接続された抵抗Ｒ１ないしＲ４により構成され、出力電位ＶＯＵＴに対する第１、第２のモニタ電位ＶＭＯＮ１、ＶＭＯＮ２の分圧比が決定される。この高くなった分圧比で第１、第２のモニタ電位ＶＭＯＮ１、ＶＭＯＮ２が分圧回路４ａから出力される。
【００４７】
また、制御信号Ｎ１が例えば信号レベルが“Ｌｏｗ”すなわち論理“０”であり制御信号Ｎ２が例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”のとき、第３のＡＮＤ回路４ｈの出力のみが“Ｈｉｇｈ”レベルとなり、第３のスイッチ回路４ｉのみがオンする。そして、分圧回路４ａの抵抗分割が、直列に接続された抵抗Ｒ１ないしＲ５により構成され、出力電位ＶＯＵＴに対する第１、第２のモニタ電位ＶＭＯＮ１、ＶＭＯＮ２の分圧比が決定される。より高くなった分圧比で第１、第２のモニタ電位ＶＭＯＮ１、ＶＭＯＮ２が分圧回路４ａから出力される。
【００４８】
また、制御信号Ｎ１および制御信号Ｎ２が例えば信号レベルが“Ｌｏｗ”すなわち論理“０”のとき、第４のＡＮＤ回路４ｊの出力のみが“Ｈｉｇｈ”レベルとなり、第４のスイッチ回路４ｋのみがオンする。そして、分圧回路４ａの抵抗分割が、直列に接続された抵抗Ｒ１ないしＲ６により構成され、出力電位ＶＯＵＴに対する第１、第２のモニタ電位ＶＭＯＮ１、ＶＭＯＮ２の分圧比が決定される。さらにより高くなった分圧比で第１、第２のモニタ電位ＶＭＯＮ１、ＶＭＯＮ２が分圧回路４ａから出力される。
【００４９】
このように、電圧検知回路４の分圧回路４ａは、制御信号Ｎ１、Ｎ２の入力に応じて、出力電位ＶＯＵＴに対する第１のモニタ電位ＶＭＯＮ１および第２のモニタ電位ＶＭＯＮ２の分圧比を変更する。結果として、電圧検知回路４は、制御信号Ｎ１、Ｎ２の入力に応じて第１の基準電位ＶＲＥＦおよび第２の基準電位ＶＲＥＦ２のレベルを変更することができる。
【００５０】
クロック生成回路５は、第１のフラグ信号ＦＬＧ１が例えば“Ｌｏｗ” すなわち論理“０”のとき（出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも低い場合）、基準クロックのクロック信号ＣＬＫ２を出力する。
【００５１】
一方、クロック生成回路５は、第１のフラグ信号ＦＬＧ１が例えば“Ｈｉｇｈ” すなわち論理“１”のとき（出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも高い場合）、基準クロックを分周した分周クロックのクロック信号ＣＬＫ２を出力する。
【００５２】
このように、クロック生成回路５は、第１のフラグ信号ＦＬＧ１の入力に応じて、出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも低い場合は基準クロック信号を出力し、また、出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも高い場合は基準クロック信号を分周した分周クロック信号を出力する。なお、クロック生成回路５による分周には、基準クロックを整数分周する場合と分数分周する場合とが含まれる。したがって、クロック生成回路５は、分周クロック信号の周波数を細かく設定できるようになっている。
【００５３】
そして、クロック生成回路５は、既述のようにして電圧検知回路４が制御信号Ｎ１、Ｎ２の入力に応じて第１の基準電位ＶＲＥＦ１および第２の基準電位ＶＲＥＦ２のレベルが高く変更した場合には、分周クロック信号の周波数を高くする。
【００５４】
また、論理回路６は、第２のフラグ信号ＦＬＧ２が入力され、この第２のフラグ信号ＦＬＧ２を反転した信号を出力するインバータ６ａと、このインバータ６ａの出力信号とクロック生成回路５が出力するクロック信号（基準クロック信号または分周クロック信号）ＣＬＫ２とが入力され、これらの信号を演算し昇圧クロック信号ＣＬＫ１を出力するＡＮＤ回路６ｂと、を有する。
【００５５】
例えば、第２のフラグ信号ＦＬＧ２が活性化を指示する場合、例えば信号レベルが“Ｌｏｗ”すなわち論理“０”のとき、インバータ６ａの出力信号は“Ｈｉｇｈ”すなわち論理“１”となり、ＡＮＤ回路６ｂは、クロック信号ＣＬＫ２と同じ周期の昇圧クロック信号ＣＬＫ１を出力する。
【００５６】
一方、第２のフラグ信号ＦＬＧ２が非活性化を指示する場合、例えば信号レベルが“Ｈｉｇｈ”すなわち論理“１”のとき、インバータ６ａの出力信号は“Ｌｏｗ”すなわち論理“０”となり、ＡＮＤ回路６ｂは、昇圧クロック信号ＣＬＫ１の出力を停止する。
【００５７】
このように、論理回路６は、第２のフラグ信号ＦＬＧ２、および、クロック生成回路５が出力する基準クロック信号または分周クロック信号に基づいて演算し、昇圧回路２を活性化させる昇圧クロック信号を出力する。
【００５８】
ここで、上記のような構成を有する電源回路１００の昇圧動作の一例について説明する。
【００５９】
図４は、本発明の実施例１に係る電源回路の昇圧動作を制御する制御信号のタイミング波形（時間）と電源回路の出力電圧（昇圧回路の出力電圧）との関係を示す図である。
【００６０】
図４に示すように、先ず、時間ｔ０〜時間ｔ１までの間では、電圧検知回路４が第１のフラグ信号ＦＬＧ１の信号レベルを“Ｌｏｗ”として出力し、この第１のフラグ信号ＦＬＧ１に応じてクロック生成回路５が基準クロックのクロック信号ＣＬＫ２を出力する。このため、昇圧回路２は、基準クロックの昇圧クロック信号ＣＬＫ１により活性化され昇圧動作する。このように、昇圧開始時、出力電位ＶＯＵＴが０Vから最初の第１の基準電位ＶＲＥＦ１までは、昇圧回路２の昇圧能力は制御信号Ｎ１、Ｎ２の論理に関係なく、一定である。
【００６１】
次に、時間ｔ１において、電圧検知回路４が第１のフラグ信号ＦＬＧ１の信号レベルを“Ｈｉｇｈ”として出力し、この第１のフラグ信号ＦＬＧ１に応じてクロック生成回路５が分周クロックのクロック信号ＣＬＫ２を出力する。このため、昇圧回路２は、分周クロックの昇圧クロック信号ＣＬＫ１により活性化され昇圧動作する。このように、出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１を超えると、昇圧クロック信号ＣＬＫ１が設定電位に依存した分周クロックのクロック信号に切り換えられ、昇圧回路２の昇圧能力が低下する。
【００６２】
ここで、設定電位を上昇させる場合、制御信号Ｎ１及び制御信号Ｎ２の論理を以下のように変更することにより、各設定電位が上昇するのに対応して昇圧回路２の昇圧能力を上昇させる。
【００６３】
図４に示すように、時間ｔ１において、クロック生成回路５は、例えば、制御信号Ｎ１の信号レベル＝制御信号Ｎ２の信号レベル＝“Ｌｏｗ”に設定されると、基準クロックを例えば１／１６に分周した分周クロックのクロック信号ＣＬＫ２を出力する。昇圧回路２は、このクロック信号ＣＬＫ２に対応する昇圧クロック信号ＣＬＫ１−１により活性化され昇圧動作する。
【００６４】
そして、時間ｔ２において、設定電位が上昇すると、クロック生成回路５は、例えば、制御信号Ｎ１の信号レベル＝“Ｌｏｗ”、制御信号Ｎ２の信号レベル＝“Ｈｉｇｈ”に設定され、基準クロックを例えば１／８に分周した分周クロックのクロック信号ＣＬＫ２を出力する。昇圧回路２は、このクロック信号ＣＬＫ２に対応する昇圧クロック信号ＣＬＫ１−２により活性化され昇圧動作する。
【００６５】
そして、時間ｔ３において、設定電位がさらに上昇すると、クロック生成回路５は、例えば、制御信号Ｎ１の信号レベル＝“Ｈｉｇｈ”、制御信号Ｎ２の信号レベル＝“Ｌｏｗ”に設定され、基準クロックを例えば１／４に分周した分周クロックのクロック信号ＣＬＫ２を出力する。昇圧回路２は、このクロック信号ＣＬＫ２に対応する昇圧クロック信号ＣＬＫ１−３により活性化され昇圧動作する。
【００６６】
そして、時間ｔ４において、設定電位がさらに上昇すると、クロック生成回路５は、例えば、制御信号Ｎ１の信号レベル＝制御信号Ｎ２の信号レベル＝“Ｈｉｇｈ”に設定され、基準クロックを例えば１／２に分周した分周クロックのクロック信号ＣＬＫ２を出力する。昇圧回路２は、このクロック信号ＣＬＫ２に対応する昇圧クロック信号ＣＬＫ１−４により活性化され昇圧動作する。
【００６７】
このように、昇圧クロック信号ＣＬＫの周波数は、クロック生成回路５における分周により、昇圧クロック信号ＣＬＫ１−１＜昇圧クロック信号ＣＬＫ１−２＜昇圧クロック信号ＣＬＫ１−３＜昇圧クロック信号ＣＬＫ１−４の関係が成立する。したがって、設定電位が上昇するのに対応して昇圧回路２の昇圧能力を上昇させることができる。
【００６８】
なお、電圧検知回路４において、制御信号Ｎ１、Ｎ２の論理に対応して、既述のように各スイッチ回路４ｅ、４ｇ、４ｉ、４ｋのオン・オフが制御され、第１の基準電位ＶＲＥＦおよび第２の基準電位ＶＲＥＦ２のレベルが高く変更されることにより、設定電位は高く変更される。
【００６９】
なお、この動作により、例えば、電源回路１００がＮＡＮＤ型フラッシュメモリに適用される場合に、セルへの書き込み動作を低電位から高電位へと変位させることができる。
【００７０】
以上のように、電源回路１００は、昇圧回路２の昇圧クロック信号ＣＬＫ１を設定電位によって変更し、設定電位が上昇すると昇圧回路２の昇圧能力が上昇するようになっている。この電源回路１００の動作により、電源回路１００の昇圧能力の設定電位依存を軽減させ、出力電位のリップルに関する設定電位依存も小さくなる。
【００７１】
また、電源回路１００は、クロック生成回路５を昇圧回路２の専用に用意しているため、その他の昇圧回路によらず基準クロック自身の周波数パラメータを変更できる。
【００７２】
次に、以上のような動作をする電源回路１００を半導体記憶装置であるＮＡＮＤ型フラッシュメモリに適用した一例について説明する。
【００７３】
図５は、本発明の一態様である実施例１に係る電源回路１００を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。
【００７４】
図５に示すように、ＮＡＮＤ型フラッシュメモリである半導体記憶装置２００には、メモリ手段としてのメモリセルアレイ２０１に対して、データ書き込み、読み出しを行うためのビット線制御回路２０２が設けられている。
【００７５】
ビット線制御回路２０２は、データ入出力バッファ２０６に接続されている。また、ビット線制御回路２０２は、アドレスバッファ２０４からのアドレス信号を受けるカラムデコーダ２０３の出力を入力として受ける。
【００７６】
また、メモリセルアレイ２０１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ２０５が設けられ、メモリセルアレイ２０１が形成されるｐ型基板（又はｐ型ウェル）の電位を制御するための基板電位制御回路２０７が設けられている。
【００７７】
さらに、半導体記憶装置２００は、本実施例に係る電源回路１００を備える。
【００７８】
電源回路１００は、出力電位ＶＰＰ（ＶＯＵＴ）をメモリセルアレイ２０１の読み出し／書き込み／消去時にビット線制御回路２０２、ロウデコーダ２０５、基板電位制御回路２０７に供給する。すなわち、半導体記憶装置２００は、電源回路１００により制御信号Ｎ１、Ｎ２に応じて電源ＶＣＣから異なる設定電位を生成する。
【００７９】
電源回路１００は、既述のように、リップルが低減された出力電位ＶＯＵＴを上記回路構成に供給することができる。
【００８０】
以上のように、本実施例に係る電源回路によれば、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することができる。
【００８１】
これにより、例えば、ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルを低減し、書き込みセルのＶｔｈ分布が狭まり、また、非選択セルへの誤書き込みなどを低減することができる。
【実施例２】
【００８２】
実施例１では、基準クロックをクロック生成回路により生成する構成について説明した。
【００８３】
本実施例では、既存の基準クロックを使用する構成について述べる。
【００８４】
図６は、本発明の一態様である実施例２に係る電源回路３００の要部の構成を示す図である。なお、図６において図１の符号と同じ符号は実施例１と同様の構成を示す。
【００８５】
図６に示すように、電源回路３００は、クロック生成回路に代えて、周波数切換回路７を備えている。なお、他の構成は、実施例１と同様である。
【００８６】
周波数切換回路７は、分周回路７ａと、第１のマルチプレックサ７ｂと、第２のマルチプレックサ７ｃと、を有する。
【００８７】
分周回路７ａは、基準クロック信号ＣＬＫ３を分周（例えば、１／２、１／４、１／８、１／１６に分周）し異なる周波数の複数の分周クロック信号ＣＬＫ３を出力する。
【００８８】
第１のマルチプレックサ７ｂは、制御信号Ｎ１、Ｎ２の入力に応じて、分周回路７ａが出力する異なる周波数の分周クロック信号ＣＬＫ４を切り換えて出力する。
【００８９】
第２のマルチプレックサ７ｃは、第１のフラグ信号ＦＬＧ１の入力に応じて、出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも低い場合は基準クロック信号を出力し、出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも高い場合は第１のマルチプレックサ７ｂが出力する分周クロック信号ＣＬＫ４に切り換えて出力する。
【００９０】
ここで、実施例１に係る電源回路３００の昇圧動作を制御する制御信号のタイミング波形（時間）と電源回路の出力電圧（昇圧回路の出力電圧）との関係は、基本的に実施例１と同様に図４のようになる。
【００９１】
図４、図６に示すように、設定電位が一番低いとき、すなわち制御信号Ｎ１の信号レベル＝“Ｌｏｗ”、制御信号Ｎ２の信号レベル＝“Ｌｏｗ”のときは、第１のマルチプレックサ７ａは、基準クロックを１／１６分周した分周クロック信号ＣＬＫ４を切り換えて出力する。そして、このとき、第１のフラグ信号ＦＬＧ１の信号レベルが“Ｈｉｇｈ”（出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも高い場合）であり、第２のマルチプレックサ７ｃは第１のマルチプレックサ７ｂが出力する分周クロック信号ＣＬＫ４に切り換えて出力する。
【００９２】
また、設定電位が三番目に高いとき、すなわち制御信号Ｎ１の信号レベル＝“Ｌｏｗ”、制御信号Ｎ２の信号レベル＝“Ｈｉｇｈ”のときは、第１のマルチプレックサ７ａは、基準クロックを１／８分周した分周クロック信号ＣＬＫ４を切り換えて出力する。そして、このとき、第１のフラグ信号ＦＬＧ１の信号レベルが“Ｈｉｇｈ”（出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも高い場合）であり、第２のマルチプレックサ７ｃは第１のマルチプレックサ７ｂが出力する分周クロック信号ＣＬＫ４に切り換えて出力する。
【００９３】
また、設定電位が二番目に高いとき、すなわち制御信号Ｎ１の信号レベル＝“Ｈｉｇｈ”、制御信号Ｎ２の信号レベル＝“Ｌｏｗ”のときは、第１のマルチプレックサ７ａは、基準クロックを１／４分周した分周クロック信号ＣＬＫ４を切り換えて出力する。そして、このとき、第１のフラグ信号ＦＬＧ１の信号レベルが“Ｈｉｇｈ”（出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも高い場合）であり、第２のマルチプレックサ７ｃは第１のマルチプレックサ７ｂが出力する分周クロック信号ＣＬＫ４に切り換えて出力する。
【００９４】
設定電位が一番高いとき、すなわち制御信号Ｎ１の信号レベル＝制御信号Ｎ２の信号レベル＝“Ｈｉｇｈ”のときは、第１のマルチプレックサ７ａは、基準クロックを１／２分周した分周クロック信号ＣＬＫ４を切り換えて出力する。そして、このとき、第１のフラグ信号ＦＬＧ１の信号レベルが“Ｈｉｇｈ”（出力電位ＶＯＵＴが第１の基準電位ＶＲＥＦ１よりも高い場合）であり、第２のマルチプレックサ７ｃは第１のマルチプレックサ７ｂが出力する分周クロック信号ＣＬＫ４に切り換えて出力する。
【００９５】
このように、第１のマルチプレックサ７ｂは、制御信号Ｎ１、Ｎ２の入力に応じて第１の基準電位ＶＲＥＦ１および第２の基準電位ＶＲＥＦ２のレベルが高く変更された場合には、周波数がより高い分周クロック信号ＣＬＫ４に切り換えて出力する。
【００９６】
これらの分周クロック信号ＣＬＫ４は、クロック信号ＣＬＫ２として第２のマルチプレックサ７ｃから論理回路６に入力され、昇圧クロック信号ＣＬＫ１として昇圧回路２に供給される。
【００９７】
これにより、電源回路３００は、実施例１と同様に、昇圧回路２の昇圧クロック信号ＣＬＫ１を設定電位によって変更し、設定電位が上昇すると昇圧回路２の昇圧能力が上昇するようになっている。この電源回路３００の動作により、実施例１と同様に、電源回路１００の昇圧能力の設定電位依存を軽減させて、出力電位ＶＯＵＴのリップルに関する設定電位依存も小さくなる。
【００９８】
なお、本実施例に係る電源回路３００も、図５の半導体記憶装置２００に実施例１と同様に適用可能である。この場合、別途、基準クロック信号が必要となる。
【００９９】
以上のように、本実施例に係る電源回路によれば、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することができる。
【０１００】
これにより、例えば、ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルを低減し、書き込みセルのＶｔｈ分布が狭まり、また、非選択セルへの誤書き込みなどを低減することができる。
【０１０１】
なお、制御信号、第１、第２のフラグ信号の論理は、一例であり、電源回路が同様の動作をするものであれば、他の論理を用いてもよい。
【図面の簡単な説明】
【０１０２】
【図１】本発明の一態様である実施例１に係る電源回路の要部構成を示す図である。
【図２】図１の電源回路に適用される昇圧回路の一例を示す図である。
【図３】図１の電源回路に適用される電圧検知回路の一例を示す図である。
【図４】本発明の実施例１に係る電源回路の昇圧動作を制御する制御信号のタイミング波形（時間）と電源回路の出力電圧（昇圧回路の出力電圧）との関係を示す図である。
【図５】本発明の一態様である実施例１に係る電源回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。
【図６】本発明の一態様である実施例２に係る電源回路の要部構成を示す図である。
【符号の説明】
【０１０３】
１  出力端子
２  昇圧回路
２ａ  インバータ回路
２ｂ、２ｃ、２ｄ、２ｅ、２ｆ  ＭＯＳトランジスタ
２ｇ、２ｈ、２ｉ、２ｊ  容量
３  制御回路
４  電圧検知回路
４ａ  分圧回路
４ｂ  第１の比較増幅回路
４ｃ  第２の比較増幅回路
４ｄ  第１のＡＮＤ回路
４ｅ  第１のスイッチ回路
４ｆ  第２のＡＮＤ回路
４ｇ  第２のスイッチ回路
４ｈ  第３のＡＮＤ回路
４ｉ  第３のスイッチ回路
４ｊ  第４のＡＮＤ回路
４ｋ  第４スイッチ回路
５  クロック生成回路
６  論理回路
６ａ  インバータ
６ｂ  ＡＮＤ回路
７  周波数切換回路
７ａ  分周回路
７ｂ  第１のマルチプレックサ
７ｃ  第２のマルチプレックサ
１００、３００  電源回路
２００  半導体記憶装置
２０１  メモリセルアレイ
２０２  ビット線制御回路（センスアンプ/データラッチ回路）
２０３  カラムデコータ
２０４  アドレスバッファ
２０５  ロウデコーダ
２０６  データ入出力バッファ
２０７  基板電位制御回路
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６  抵抗
【図１】
2008130104.tif 000003
【図２】
2008130104.tif 000004
【図３】
2008130104.tif 000005
【図４】
2008130104.tif 000006
【図５】
2008130104.tif 000007
【図６】
2008130104.tif 000008