(57)【要約】      （修正有）【課題】電子回路内の放射線の影響を減らす方法を提供する。【解決手段】方法は、電子回路の動作を、複数の処理要素のうちの少なくとも１つの交番処理要素に周期的に転送することを含む。少なくとも１つの交番処理要素が制御する状態で、この方法は、複数の処理要素のうちの１つまたは複数の処理要素を再構成する。１つまたは複数の処理要素が再構成されたならば、この方法は、その１つまたは複数の処理要素を少なくとも１つの交番処理要素と同期化する。【選択図】図１
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【特許請求の範囲】
【請求項１】
１つまたは複数の信号処理ノード（１１４）であって、
複数の再構成可能処理要素（２０４、２０６）であって、各再構成可能処理要素は、少なくとも１つの他の再構成可能処理要素に関して実質的に同一である、複数の再構成可能処理要素（２０４、２０６）
を含み、前記１つまたは複数の信号処理ノードは、再構成と信号処理との間で前記再構成可能処理要素のそれぞれを周期的に交番させる、
１つまたは複数の信号処理ノード（１１４）と、
前記１つまたは複数の信号処理ノードと通信するペイロード制御コンピュータ（１１０）と、
前記信号処理ノードのそれぞれに応答するペイロードインターフェースブロック（１０４）と、
前記信号処理ノードのそれぞれに個別に結合された１つまたは複数のセンサ（１０８）と
を含む電子システム（１００）。
【請求項２】
前記１つまたは複数の再構成可能信号処理ノードおよび前記ペイロード制御コンピュータに複数の副電力信号を供給する電源ユニット（１１６）をさらに含む、請求項１に記載のシステム。
【請求項３】
前記１つまたは複数の信号処理ノードのそれぞれは、
前記複数の再構成可能処理要素と通信するセンサインターフェースプロセッサ（２０２）であって、
前記複数の再構成可能処理要素の間で処理を管理する構成マネージャ（２１４）と、
前記構成マネージャと通信するメモリコントローラ（２１８）と
を含むセンサインターフェースプロセッサ（２０２）と、
前記再構成可能処理要素のそれぞれに結合された１つまたは複数のローカルメモリ（２０５、２０７）と、
前記センサインターフェースプロセッサに応答する１つまたは複数の交番データバッファ（２１０、２１２）であって、各交番データバッファは、前記再構成可能処理要素のそれぞれの前記周期的再構成中に前記１つまたは複数のローカルメモリから現行処理要素状態を記憶する、１つまたは複数の交番データバッファ（２１０、２１２）と、
前記現行処理要素状態を前記再構成可能処理要素のそれぞれから前記１つまたは複数の交番データバッファに転送する、前記センサインターフェースプロセッサ内のデータ経路制御ブロック（２１６）と、
プログラムロジックの１つまたは複数の組を含む、前記メモリコントローラに応答する構成メモリ（２０８）と
をさらに含む、請求項１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、本願の譲受人に譲渡された同時係属の２００６年２月６日出願の米国特許出願第１１／３４８２７７号（弁理士整理番号第Ｈ００１０１２３−５８０２号）、名称「ＦＡＵＬＴ  ＴＯＬＥＲＡＮＣＥ  ＩＮ  Ａ  ＤＩＳＴＲＩＢＵＴＥＤ  ＰＲＯＣＥＳＳＩＮＧ  ＮＥＴＷＯＲＫ」（’２７７出願）および２００６年２月６日出願の米国特許出願第１１／３４８２９０号（弁理士整理番号第Ｈ００１１５０３−５８０２号）、名称「ＦＡＵＬＴ  ＴＯＬＥＲＡＮＴ  ＣＯＭＰＵＴＩＮＧ  ＳＹＳＴＥＭ」（’２９０出願）に関連する。’２７７出願および’２９０出願は、参照によって本明細書に組み込まれている。
【背景技術】
【０００２】
現在および将来の高信頼性（すなわち宇宙）ミッションは、オンボード信号処理の大幅な増加を必要とする。現在、生成されたデータは、ダウンリンクチャネルを介して穏当な時間で送信されてはいない。生成されたデータのユーザが、より高速のアクセスを要求するので、ますます多くのデータ削減または特徴抽出処理が、用いられる高信頼性ビークル（たとえば、宇宙機）で直接に実行される。高信頼性ビークルでの処理能力の向上は、生成されたデータの帯域幅を狭め、かつ／または独立ユーザチャネルの個数を増やす機会を提供する。
【０００３】
信号処理応用例では、伝統的な命令ベースのプロセッサ手法は、百万ゲートフィールドプログラマブルゲートアレイ（ＦＰＧＡ）ベースの処理アーキテクチャと競争することができない。宇宙設置レーダ（ＳＢＲ）、次世代適応ビームフォーミング、および適応変調宇宙ベース通信プログラムのコンピューティングの必要を満足するために、複数のＦＰＧＡベースのプロセッサを有するシステムが必要である。その名が示すとおり、ＦＰＧＡベースのシステムは、新しい要件を満足するために簡単に再構成される。ＦＰＧＡベースの再構成可能処理アーキテクチャは、再利用可能でもあり、独自のデータインターフェースに対する比較的単純な変更によって複数の宇宙ベースの通信プログラムをサポートすることができる。
【０００４】
既存の民生（ＣＯＴＳ）同期式ランダムアクセスメモリ（ＳＲＡＭ）ベースの処理要素は、放射線誘導アップセット（ｒａｄｉａｔｉｏｎ−ｉｎｄｕｃｅｄ  ｕｐｓｅｔ）に敏感である。その結果、伝統的なＣＯＴＳベースの再構成可能システムは、高放射線環境で信頼性がない。さらに、１つまたは複数のシングルイベントアップセット（ＳＥＵ）、シングルイベント機能中断（ｓｉｎｇｌｅ  ｅｖｅｎｔ  ｆｕｎｃｔｉｏｎａｌ  ｉｎｔｅｒｒｕｐｔ、ＳＥＦＩ）、およびシングルイベント過渡状態（ｓｉｎｇｌｅ  ｅｖｅｎｔ  ｔｒａｎｓｉｅｎｔ、ＳＥＴ）を検出し、これらに対する感受性を軽減する既存の診断手法は、特に部分的再構成に関して、複数の不利益を有する。部分的再構成は、静的メモリレジスタ内容を手付かずのままにしながら動的メモリレジスタ内容を新しい（既存の）処理構成に置換する（復元する）ことを伴う。部分的再構成の現在の方法は、（潜在的に）静的メモリ部分を長い時間期間にわたって蓄積された放射線を有するままにしながら、処理システムの動的メモリ部分の放射線の影響を除去する。
【発明の開示】
【課題を解決するための手段】
【０００５】
次の明細書では、電子システムの交番フォールトトレラント再構成可能コンピューティングアーキテクチャに対処する。具体的に言うと、一実施形態で、電子回路内の放射線の影響を減らす方法を提供する。この方法は、電子回路の動作を、複数の処理要素のうちの少なくとも１つの交番処理要素に周期的に転送することを含む。少なくとも１つの交番処理要素が制御する状態で、この方法は、複数の処理要素のうちの１つまたは複数の処理要素を再構成する。１つまたは複数の処理要素が再構成されたならば、この方法は、その１つまたは複数の処理要素を少なくとも１つの交番処理要素と同期化する。
【０００６】
上記および他の特徴、態様、および利点は、次の説明、添付の特許請求の範囲、および添付図面に関してよりよく理解されるであろう。
【発明を実施するための最良の形態】
【０００７】
図１は、電子システム１００の実施形態のブロック図である。システム１００は、信号処理ユニット１０２、信号処理ユニット１０２に応答するペイロードインターフェースブロック１０４、および信号処理ユニット１０２に結合されたセンサ１０８１から１０８Ｎを含む。信号処理ユニット１０２は、さらに、信号処理ノード１１４１から１１４Ｎ、ペイロード制御コンピュータ１１０、電源ユニット１１６、および共通インターフェースバス１１２を含む。システム１００の一実施形態で、共通インターフェースバス１１２は、限定なしに、ｃｏｍｐａｃｔ  ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔ（ｃＰＣＩ）バスである。同一のまたは代替の実施態様で、センサ１０８のそれぞれは、めいめいの信号処理ノード１１４に個別に結合される。図１の例の実施形態では、センサ１０８のそれぞれは、限定なしに、可視焦点面アレイ、ガイダンスセンサ、および赤外線焦点面アレイのうちの少なくとも１つである。システム１００が、ペイロードインターフェースブロック１０４との通信のために任意の適当な個数およびタイプのセンサ１０８１から１０８Ｎおよび信号処理ノード１１４１から１１４Ｎ（たとえば、単一の信号処理ユニット１０２内の１つまたは複数の信号処理ノード１１４に結合された１つまたは複数のセンサ１０８）に対処できることを理解されたい。
【０００８】
動作中に、信号処理ノード１１４１から１１４Ｎのそれぞれの複数の再構成可能処理要素は、信号処理ユニット１０２の動作時間連続性を維持するために、再構成と信号処理との間で周期的に交番する。周期的交番再構成は、図２に関して下でさらに詳細に述べるように、信号処理ノード１１４１から１１４Ｎのそれぞれの複数の再構成可能処理要素での放射線の蓄積を防ぐことによって、信号処理ユニット１０２に対する放射線の影響を実質的に除去する。センサ１０８１から１０８Ｎは、信号処理ノード１１４１から１１４Ｎによる信号処理のために生ペイロードデータ（たとえば、宇宙機通信信号）を収集する。ペイロードインターフェースブロック１０４は、処理されたペイロードデータを信号処理ノード１１４１から１１４Ｎから受け取る。少なくとも１つのペイロード制御コンピュータ１１０は、共通インターフェースバス１１２を介して１つまたは複数の信号処理ノード１１４１から１１４Ｎと通信する。また、少なくとも１つのペイロード制御コンピュータ１１０は、ペイロードインターフェースブロック１０４にペイロード制御コマンドを発行する。電源ユニット１１６は、共通インターフェースバス１１２を介して信号処理ノード１１４１から１１４Ｎおよび少なくとも１つのペイロード制御コンピュータ１１０に複数の副電力信号（電圧）を供給する。
【０００９】
信号処理ノード１１４１から１１４Ｎは、信号処理ユニット１０２に対する放射線の影響の低下における軽減努力を強化する対称再構成可能処理要素（すなわち、匹敵する機能および特徴を有する再構成可能処理要素）を含む。信号処理ノード１１４１から１１４Ｎは、対称再構成可能処理要素のそれぞれを再構成して（下で図２に関してさらに詳細に説明する）、信号処理ユニット１０２に対する放射線の影響を実質的に除去する。一実施態様で、信号処理ノード１１４１から１１４Ｎのコンピューティング可用性は、再構成処理時間を実質的に最小にするプログラマブル交番再構成レートに基づく。本明細書で説明する交番コンピューティング手法（プログラマブル再同期化タイマを含む）は、信号処理ノード１１４１から１１４Ｎの構成管理で実施される（下で図２に関してさらに詳細に説明する）。
【００１０】
図２は、システム１００内の信号処理ノード２００の実施形態のブロック図である。図２の例の実施形態では、信号処理ノード２００が、図１の信号処理ノード１１４の１つを表す。信号処理ノード２００は、少なくとも２つの処理要素２０４および２０６の組と、処理要素２０４および２０６の組と通信するセンサインターフェースプロセッサ２０２と、センサインターフェースプロセッサ２０２と通信する構成メモリ２０８とを含む。一実施態様で、構成メモリ２０８は、プログラムロジックファイルの単一の組を含む。１つまたは複数の代替実施態様では、プログラムロジックファイルの１つまたは複数の組が、構成メモリ２０８に常駐する。メモリコントローラ２１８が、プログラムロジックファイルの１つまたは複数の組を用いて信号処理ノード２００の特定の（一意の）動作をシーケンシングする。下でさらに述べるように、各再構成シーケンス中に、構成マネージャ２１４が、構成メモリ２０８内のどのプログラムロジックファイルを処理要素２０４および２０６の（再）構成に使用すべきかを決定する。
【００１１】
信号処理ノード２００は、さらに、処理要素２０４に結合されたローカルメモリ２０５１から２０５Ｍと、処理要素２０６に結合されたローカルメモリ２０７１から２０７Ｍとを含む。図２の例の実施形態では、処理要素２０４を、処理要素Ａに関して説明し、処理要素２０６を、処理要素Ｂに関して説明する。さらに、処理要素Ａは、処理要素Ｂに関して機能的に実質的に同一である。処理要素ＡおよびＢのそれぞれは、限定なしに、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ｃｏｍｐｌｅｘ  ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅ（ＣＰＬＤ）、およびｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｏｂｊｅｃｔ  ａｒｒａｙ（ＦＰＯＡ）を含む任意のプログラマブルロジックデバイスである。ローカルメモリデバイス２０５および２０７のそれぞれは、限定なしに、ｑｕａｄ  ｄａｔａ  ｒａｔｅスタティックランダムアクセスメモリ（ＱＤＲ  ＳＲＡＭ）デバイスおよびｄｕａｌ  ｄａｔａ  ｒａｔｅシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ  ＳＤＲＡＭ）デバイスのうちの少なくとも１つを含む。信号処理ノード２００が、単一の信号処理ノード２００内の、任意の適当な個数の処理要素２０４および２０６と、それぞれ対応するローカルメモリ２０５１から２０５Ｍおよび２０７１から２０７Ｍ（たとえば、処理要素２０４および２０６の１つまたは複数の組に結合されたローカルメモリ２０５および２０７の１つまたは複数のシリーズ）とに対処できることを理解されたい。
【００１２】
センサインターフェースプロセッサ２０２は、図１の１つまたは複数のセンサ１０８からのセンサペイロードデータを処理する。図２の例の実施形態では、センサインターフェースプロセッサ２０２は、処理要素ＡとＢとの間でセンサペイロードデータの処理を管理する構成マネージャ２１４を含むｒａｄｉａｔｉｏｎ  ｈａｒｄｅｎｅｄコンピューティング要素（たとえば、特定用途向け集積回路すなわちＡＳＩＣ）である。構成マネージャ２１４は、さらに、交番処理および再構成インターバルの始めを知らせるプログラマブルタイマ２１５を含む。センサインターフェースプロセッサ２０２は、さらに、プロセッサ間ネットワークインターフェース２２０１から２２０２とメモリコントローラ２１８とを含む。一実施態様で、プロセッサ間ネットワークインターフェース２２０１は、ペイロード制御コンピュータ１１０と（共通インターフェースバス１１２を介して）通信し、プロセッサ間ネットワークインターフェース２２０２は、図１のペイロードインターフェースブロック１０４と通信する。メモリコントローラ２１８は、構成マネージャ２１４および構成メモリ２０８と通信する。
【００１３】
信号処理ノード２００は、さらに、交番データバッファ２１０および２１２を含み、交番データバッファ２１０および２１２のそれぞれは、データ経路制御ブロック２１６に応答する。処理要素Ｂの再構成中に、交番データバッファ２１０（交番データバッファＰＥＢとして図示）は、処理要素Ｂの現行処理要素状態を記憶する。同様に、処理要素Ａの再構成中に、交番データバッファ２１２（交番データバッファＰＥＡとして図示）は、処理要素Ａの現行処理要素状態を記憶する。データ経路制御ブロック２１６は、現行処理要素状態をローカルメモリデバイス２０５１から２０５Ｍ（２０７１から２０７Ｍ）から交番データバッファ２１２（２１０）に転送する。交番データバッファ２１０および２１２は、限定なしに、ＱＤＲ  ＳＲＡＭデバイスおよびＤＤＲ  ＳＤＲＡＭデバイスのうちの少なくとも１つを含む。図２の例の実施形態では、交番データバッファ２１０（２１２）は、ローカルメモリデバイス２０５１から２０５Ｍ（２０７１から２０７Ｍ）のメモリストレージ容量と同等のメモリストレージ容量を含む。
【００１４】
動作中に、センサインターフェースプロセッサ２０２は、処理要素ＡとＢとの間で処理を周期的に交番させる。たとえば、構成マネージャ２１４は、処理要素Ｂが機能し続けている間に処理要素Ａを再構成する。メモリコントローラ２１８は、プログラマブルタイマ２１５によって決定されるプログラマブル再構成レートに基づいて、処理要素ＡとＢとの間で構成メモリ２０８からの処理ロジックの１つまたは複数の組を再構成する。データ経路制御ブロック２１６は、交番処理動作の間に処理要素ＡおよびＢの動作を同期化して、図１の信号処理システムでの放射感受性を実質的に下げる。一実施態様で、データ経路制御ブロック２１６は、それぞれ処理要素ＡおよびＢに割り当てられた交番データバッファＰＥＡ（ＰＥＢ）を使用して、１００ｍｓ以内に（再構成された）処理要素Ａ（Ｂ）の動作を復元する。
【００１５】
図２の例の実施形態では、センサインターフェースプロセッサ２０２は、処理要素Ａ（Ｂ）がセンサペイロードデータを処理している間に処理要素Ｂ（Ａ）が再構成され、放射線誘導アップセットのすべてが除去されるように、交番する形で処理要素ＡおよびＢの少なくとも一部を周期的に再構成する。信号処理ノード２００は、センサインターフェースプロセッサ２０２（具体的には、構成マネージャ２１４、プログラマブルタイマ２１５、ならびに交番データバッファ２１０および２１２）を利用して、処理要素ＡおよびＢの再構成を周期的に交番させ、その結果、処理要素Ａ（Ｂ）のうちの少なくとも１つがセンサペイロードデータの処理を継続するようにする。交番データバッファ２１０および２１２は、再構成された処理要素ＡおよびＢのそれぞれの現行状態を復元することによって、再構成された処理要素Ａ（Ｂ）を処理要素Ｂ（Ａ）と再同期化する。図２のコンピューティングアーキテクチャ内の周期的で計画された再構成および再同期化は、再構成処理時間を実質的に最小にする。上で述べた実施態様では、再構成処理時間は、１００ｍｓ未満である。
【００１６】
図３は、図２の信号処理ユニット２００で放射線の影響を減らす方法３００を示す流れ図である。方法３００は、処理要素２０４（２０６）の現行状態情報を処理要素２０６（２０４）と交換することによって、処理要素２０６（２０４）への信号処理ノード２００の動作の周期的転送に対処する。構成マネージャ２１４は、処理要素２０４（２０６）の現行状態情報を交番データバッファ２１２（２１０）に格納する。データ経路制御ブロック２１６は、構成メモリ２０８からの個々のプログラムロジックファイルのローディングをシーケンシングすることによって、処理要素２０４（２０６）の再構成の前に処理要素２０４（２０６）の現行状態をリコールする。図３の例の実施形態では、構成マネージャ２１４は、処理要素２０４と２０６との間で構成メモリ２０８からの同一のプログラムロジックファイルを交番させる。処理要素２０４（２０６）が再構成されたならば、センサインターフェースプロセッサ２０２が、（現在は再構成されている）処理要素２０４（２０６）を処理要素２０６（２０４）と同期化する。図３の例の実施形態では、構成マネージャ２１４は、処理要素２０４（２０６）の動作を１００ｍｓ以内に復元する。
【００１７】
ブロック３０２で、構成マネージャ２１４が、プログラマブルタイマ２１５内のプログラマブル再構成レートを評価する。ブロック３０４で、プログラマブル再構成レートが変更されていないと判定される（代替案では、再構成レートは固定レートである）場合には、ブロック３０６で、再構成レートタイマを始動する。プログラマブル再構成レートが変更されている場合には、ブロック３０５で、構成マネージャ２１４を更新する。ブロック３０８で再構成レートタイマが満了したならば（プログラマブルタイマ２１５内のプログラマブル再構成レートに基づいて）、ブロック３１０で、構成マネージャ２１４が、信号処理ノード２００の処理要素のうちどれを再構成するかを決定する。たとえば、処理要素２０４が最後に再構成された場合には、処理要素２０６が再構成される。ブロック３１２で、データ経路制御ブロック２１６が、処理要素２０６の現行状態を交番データバッファ２１０に格納する。ブロック３１４で、構成マネージャ２１４が、信号処理ノード２００の動作を処理要素２０４に転送する。ブロック３１６で、構成マネージャ２１４が、メモリコントローラ２１８によって示される最新のプログラムロジックを用いて処理要素２０６を再構成する。メモリコントローラ２１８は、構成メモリ２０８からの１つまたは複数のプログラムロジックファイルとして最新のプログラムロジックを転送する。処理要素２０６の再構成が完了する前に、ブロック３１８で、処理要素２０６が、処理要素２０６の以前の再構成と同一のプログラムロジックを用いて再構成されているかどうかを判定する。現在のプログラムロジックが同一ではない場合には、ブロック３２０で、メモリコントローラ２１８が、信号処理ノード２００の構成シーケンス内の最新のプログラムロジックファイルの次の組を準備する。ブロック３２２で、構成マネージャ２１４が、交番データバッファ２１０から処理要素２０６の現行状態情報を戻すことによって、処理要素２０６の動作を復元する。
【００１８】
本明細書で説明した方法および技法は、完全に機能するフォールトトレラント信号処理ユニット（たとえば、図１の信号処理ユニット１０２）の文脈で説明されたが、これらの技法を実施する装置は、命令のコンピュータ可読媒体の形および配布の実行に実際に使用される信号担持媒体の特定のタイプに関わりなく同等に適用されるさまざまな形で配布されることができる。コンピュータ可読媒体の例には、ポータブルメモリデバイス、ハードディスクドライブ、ＲＡＭ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭなどの記録可能型媒体と、たとえばラジオ周波数（ＲＦ）伝送および光波伝送などの伝送の形を使用する、ディジタル通信リンクおよびアナログ通信リンク、有線または無線の通信リンクなどの伝送型媒体とが含まれる。コンピュータ可読媒体は、特定のフォールトトレラント信号処理ユニット内での実際の使用のために復号される符号化されたフォーマットの形をとることができる。
【００１９】
この説明は、例示のために提示されたものであって、網羅的であることまたは開示された１つもしくは複数の形態に限定されることは意図されていない。添付の特許請求の範囲に示されているように、上で説明した実施形態の範囲に含まれる変形形態および変更形態を考えることができる。
【図面の簡単な説明】
【００２０】
【図１】交番フォールトトレラント再構成可能コンピューティングアーキテクチャを組み込んだ電子システムの実施形態を示すブロック図である。
【図２】図１のシステム内の信号処理ノードの実施形態を示すブロック図である。
【図３】図２の信号処理ノードで放射線の影響を減らす方法の実施形態を示す流れ図である。
【図１】
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【図２】
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【図３】
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【外国語明細書】
2008171398000001.pdf