(57)【要約】【課題】ＴＦＴ特性が良好な薄膜トランジスタ、それを用いた表示装置、及びそれらの製造方法を提供すること。【解決手段】本発明にかかる薄膜トランジスタ（ＴＦＴ１０８）は、ゲート電極２と、ゲート電極２を覆うように形成されたゲート絶縁膜３と、ゲート絶縁膜３を介して、ゲート電極２上に形成され、チャネル領域４ｄを有する半導体膜４と、半導体膜４と接続する流域の少なくとも一部がゲート電極２と重なる位置に配置されているソース電極６ａ及びドレイン電極６ｂと、半導体膜４、ソース電極６ａ、及びドレイン電極６ｂを覆うように形成され、半導体膜４のチャネル領域４ｄに直接接し、熱処理により水分を放出する第１上部絶縁膜７と、第１上部絶縁膜７を覆うように、水分の拡散を抑制する第２上部絶縁膜８とを有するものである。【選択図】図３
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【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記ゲート電極上に形成され、チャネル領域を有する半導体膜と、
前記半導体膜と接続する領域の少なくとも一部が前記ゲート電極と重なる位置に配置されているソース電極及びドレイン電極と、
前記半導体膜、前記ソース電極、及び前記ドレイン電極を覆うように形成され、前記半導体膜の前記チャネル領域に直接接し、熱処理により水分を放出する第１保護膜と、
前記第１保護膜を覆うように形成され、水分の拡散を抑制する第２保護膜とを有する薄膜トランジスタ。
【請求項２】
前記第１保護膜が有機ＳＯＧ材料、有機ＳＯＤ材料、無機ＳＯＧ材料、及び無機ＳＯＤ材料のうち少なくとも１つを含む請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第２保護膜はシリコン窒化膜を含む膜で形成される請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記第２保護膜が導電膜であり、前記導電膜はＡｌ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＴａＮ、ＭｏＮ、ＺｒＮ、ＶＮ、ＨｆＮ、ＮｂＮ、ＴｉＺｒＮ、ＺｒＶＮ、ＩＴＯ、ＩＺＯ、ＩＴＺＯ、及びＺｎＯのうちの少なくとも１つを含む膜で形成される請求項１又は２に記載の薄膜トランジスタ。
【請求項５】
請求項１乃至４のいずれかに記載の薄膜トランジスタを有する表示装置。
【請求項６】
請求項４に記載の薄膜トランジスタを有する表示装置であって、
前記薄膜トランジスタは、
前記ドレイン電極上において、前記第１保護膜に形成されたコンタクトホールをさらに有し、
前記導電膜は前記コンタクトホールによって前記ドレイン電極と接続される表示装置。
【請求項７】
基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ゲート電極上に、チャネル領域を有する半導体膜を形成する工程と、
前記半導体膜上にソース電極及びドレイン電極を形成する工程と、
熱処理により水分を放出する第１保護膜を、前記半導体膜、前記ソース電極、及び前記ドレイン電極を覆うように、かつ、前記半導体膜の前記チャネル領域に直接接するように形成する工程と、
水分の拡散を抑制する第２保護膜を、前記第１保護膜を覆うように形成する工程と、
熱処理によって前記第２保護膜に覆われた前記第１保護膜中の水分を拡散させる工程とを有する薄膜トランジスタの製造方法。
【請求項８】
前記熱処理の工程では、２００〜３５０℃の温度で熱処理を行う請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記第１保護膜はＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料ガスとするプラズマ化学気相成長法によって成膜される請求項７又は８に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記第１保護膜が有機ＳＯＧ材料、有機ＳＯＤ材料、無機ＳＯＧ材料、及び無機ＳＯＤ材料のうち少なくとも１つを含む請求項７乃至９のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１１】
前記第２保護膜は３５０℃以下で形成される請求項７乃至１０のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１２】
前記第２保護膜はシリコン窒化膜を含む膜で形成される請求項７乃至１１のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１３】
前記第２保護膜が導電膜であり、前記導電膜はＡｌ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＴａＮ、ＭｏＮ、ＺｒＮ、ＶＮ、ＨｆＮ、ＮｂＮ、ＴｉＺｒＮ、ＺｒＶＮ、ＩＴＯ、ＩＺＯ、ＩＴＺＯ、及びＺｎＯのうちの少なくとも１つを含む膜で形成される請求項７乃至１１のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１４】
請求項７乃至１３のいずれかに記載の薄膜トランジスタの製造方法を有する表示装置の製造方法。
【請求項１５】
請求項１３に記載の薄膜トランジスタの製造方法を有する表示装置の製造方法であって、
前記第１保護膜形成する工程後に、前記ドレイン電極上において、前記第１保護膜にコンタクトホールを形成する工程をさらに有し、
前記導電膜は前記コンタクトホールによって前記ドレイン電極と接続される表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、それを用いた表示装置、及びそれらの製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、アクティブマトリクス型液晶表示装置（ＡＭＬＣＤ）の画素駆動用のトランジスタとして広く使用されている。特に、ＴＦＴの半導体膜として非晶質（アモルファス）のシリコン（Ｓｉ）膜を用いるアモルファスシリコン（ａ−Ｓｉ）ＴＦＴは、製造工程数が少なく、ガラス基板サイズの拡大が容易で、高い生産性が得られる。このことから、ａ−ＳｉＴＦＴは、現状のＡＭＬＣＤ用ＴＦＴの主流を占めている。さらに、ａ−ＳｉＴＦＴをＡＭＬＣＤ駆動用の周辺回路素子に用いることにより、ＡＭＬＣＤパネル部材を簡素化し、高信頼性化する傾向が広がっている。また、従来多結晶シリコン（ｐ−Ｓｉ）ＴＦＴが主に使用されるアクティブマトリクス有機ＥＬ表示装置（ＡＭＯＬＥＤ）の画素駆動回路素子に、ａ−ＳｉＴＦＴを使用したａ−ＳｉＴＦＴ  ＡＭＯＬＥＤの製品化が進められている。これにより、安価で高面積のＡＭＯＬＥＤが実現可能である。
【０００３】
製造工程を更に簡素化し、生産性を向上させるため、ａ−ＳｉＴＦＴは、逆スタガー型・チャネルエッチ（ＣＥ）構造が主流である。逆スタガー型は、絶縁基板上にゲート電極が形成され、ゲート電極を覆うようにゲート絶縁膜が形成されている。ゲート電極上には、ゲート絶縁膜を介してソース・ドレイン領域とチャネル領域を持つシリコン膜が対向している。また、シリコン膜には導電性不純物が含まれており、この導電性不純物濃度は、ゲート電極から遠い側で最大となる構造である。ＣＥ構造は、製造工程において、シリコン膜のバックチャネル側に形成される導電性不純物層をエッチング除去することによりチャネル領域を形成する構造である。
【０００４】
この逆スタガーＣＥ構造のａ−ＳｉＴＦＴは、ＡＭＬＣＤ駆動用の周辺回路素子やＡＭＯＬＥＤの画素駆動回路素子として用いる場合、重大な欠点を持っている。それは、ＴＦＴの駆動性能が低いことであり、オン状態のドレイン電流が回路素子として用いる場合に十分ではない。通常ＴＦＴのチャネル幅を大きくして、この欠点を補うが、このようなＴＦＴの占有面積の拡大はＡＭＬＣＤやＡＭＯＬＥＤの高解像化の支障となる。
【０００５】
逆スタガーＣＥ構造ａ−ＳｉＴＦＴのオン電流が低い主要因は、そのキャリア移動度（μｅｆｆ）が低いことにある。逆スタガー型ａ−ＳｉＴＦＴにおいて、一般にμｅｆｆは、エッチストッパ（ＥＳ）構造ａ−ＳｉＴＦＴのほうがＣＥ構造ａ−ＳｉＴＦＴより大きい。しかし、逆スタガーＥＳ構造ＴＦＴは、ＥＳ用の写真製版が余分に必要であり、生産性が悪い。
【０００６】
前述のように、逆スタガーＣＥ構造ＴＦＴの製造工程は、シリコン膜のバックチャネル側に形成される導電性不純物層をエッチング除去することによりチャネル領域が形成される。これにより、バックチャネル側が表面に露出し、プラズマエッチングや熱処理にさらされる。従って、逆スタガーＣＥ構造ＴＦＴでは、これらの処理中にシリコン中のダングリングボンドが増加し、μｅｆｆの劣化につながる。ダングリングボンドとは、結合に関与しない電子(不対電子)で占められた未結合手のことである。このため、ダングリングボンド上の電子は不安定である。ここで、特許文献１〜特許文献３には、ｐ−ＳｉＴＦＴにおいて、シリコン中に生じたダングリングボンドを水素処理により修復する技術が開示されている。また、特許文献４には、ＬＴＰＳ−ＴＦＴ（低温ｐ−ＳｉＴＦＴ）において、シリコン中に生じたダングリングボンドを水素処理により修復する技術が開示されている。また、特許文献１〜４は、プレーナ型のＴＦＴに関するものである。
【０００７】
ｐ−ＳｉＴＦＴの場合、通常、絶縁膜としてシリコン酸化膜が用いられる。特に、ゲート絶縁膜は、水素濃度が高いＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料ガスとしてプラズマ化学気相成長（ＣＶＤ）によって成膜されたシリコン酸化膜が用いられる。これらのシリコン酸化膜上をシリコン窒化膜等のキャップ膜で覆い、熱処理することにより、水素がキャップ膜下で十分拡散し、シリコンのダングリングボンドが修復される。
【０００８】
一方、非特許文献１〜非特許文献３では、シリコン膜、シリコン酸化膜、及びシリコン膜−シリコン酸化膜界面のダングリングボンドを水蒸気雰囲気中の低温（３００〜３５０℃）アニールにて改善している。非特許文献１では、水蒸気雰囲気中の低温（３５０℃）熱処理により、ａ−Ｓｉ及び低温ｐ−Ｓｉの暗伝導（Dark Conductivity）が減少し、光伝導（Photoconductivity）が上昇することが開示されている。非特許文献２では、高圧水蒸気アニールと大気圧水蒸気アニールにより、低温ｐ−ＳｉＴＦＴのμｅｆｆが上昇し、閾値電流が低減することが開示されている。非特許文献３には、高圧水蒸気アニールにより、シリコン膜−シリコン酸化膜界面のトラップ準位密度は改善され、Ｓｉ−Ｏ結合が増加することが開示されている。また、水蒸気雰囲気中の低温アニールにて、トラップ準位の主因であるダングリングボンド密度が減少し、Ｓｉ−Ｏ結合が増加することも開示されている。非特許文献１〜非特許文献３は、従来説明されてきたシリコン膜、シリコン酸化膜、及びシリコン膜−シリコン酸化膜界面のダンクリングボンドの改善には、単に水素だけでなく水分も大きく寄与することを示唆する。
【０００９】
また、シリコン酸化膜は単に窒化膜からの水素を希釈するだけでなく、アニール時に水分を放出するものがある。非特許文献４によると、ＴＥＯＳを原料ガスとしたシリコン酸化膜のＴＤＳ（Thermal Desorption Mass Spectroscopy）測定で３段階の水分放出温度が存在する。第１段階は１００〜２００℃、第２段階は１５０〜３００℃、そして第３段階は３５０〜６５０℃である。第１及び第２段階の水分放出はＴＥＯＳを原料ガスとしたシリコン酸化膜中の吸着水によるものである。そして、第３段階の水分放出はＳｉ−ＯＨによる水分放出であると言われている（非特許文献４）。
【００１０】
通常、逆スタガーＣＥ構造ａ−ＳｉＴＦＴの製造工程は、絶縁膜としてほぼ全てにシリコン窒化膜が用いられる。シリコン窒化膜をプラズマＣＶＤにて形成する場合は、プラズマＣＶＤ時に水素プラズマが発生し、水素を導入できる。しかし、プラズマＣＶＤ時に発生する水素量では、十分にシリコンのダングリングボンドを修復することができない。
【００１１】
従来の逆スタガーＣＥ構造ＴＦＴで、シリコン界面に酸化膜を持つ例は少ない。特許文献５におけるシリコン表面上の酸化膜は、逆スタガーＣＥ構造ＴＦＴの製造工程で、導電性不純物層をエッチング除去する際のエッチングのストッパとして用いられる酸素プラズマ酸化膜である。この酸素プラズマ酸化膜では、十分にシリコン中のダングリングボンドを修復することができない。
【００１２】
特許文献６及び特許文献７は、逆スタガー型ＥＳ構造ＴＦＴに関するものである。ここでのシリコン酸化膜は、シリコン窒化膜とシリコン膜との界面における準位密度低減することに用いられており、シリコン酸化膜によってシリコン中のダングリングボンドの修復を行っていない。このため、μｅｆｆの改善効果は低い。
【特許文献１】特開昭６０−１３６２５９号公報
【特許文献２】特開昭６１−４６０６９号公報
【特許文献３】特開平７−７８９９７号公報
【特許文献４】特開２００４−３６３６２６号公報
【特許文献５】特開平８−１７２２０２号公報
【特許文献６】特開平９−２９８３０３号公報
【特許文献７】特開平１１−３３０４７２号公報
【非特許文献１】T. Samashima, M. satoh, K. sakamoto, A Hisamatsu, K. Ozaki, and K. Saitoh, Jpn. J. Appl. Phys., Vol. 37(1998) pp. L112-L114
【非特許文献２】T. Samashima, M. satoh, K. sakamoto, K. Ozaki, and K. Saitoh, Jpn. J. Appl. Phys., Vol. 37(1998) pp. L1030-L1032
【非特許文献３】K. sakamoto and T. Samashima, Jpn. J. Appl. Phys., Vol. 39(2000) pp. 2492-2496
【非特許文献４】N. Hirashita, S. Tokitoh, and H. Uchida, Jpn. J. Appl. Phys., Vol. 32(1993) pp. 1787-1793
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記のような問題点を解決するためになされてものであり、ＴＦＴ特性が良好な薄膜トランジスタ、それを用いた表示装置、及びそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明にかかる薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記ゲート電極上に形成され、チャネル領域を有する半導体膜と、前記半導体膜と接続する領域の少なくとも一部が前記ゲート電極と重なる位置に配置されているソース電極及びドレイン電極と、前記半導体膜、前記ソース電極、及び前記ドレイン電極を覆うように形成され、前記半導体膜の前記チャネル領域に直接接し、熱処理により水分を放出する第１保護膜と、前記第１保護膜を覆うように形成され、水分の拡散を抑制する第２保護膜とを有するものである。
【００１５】
本発明にかかる薄膜トランジスタの製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ゲート電極上に、チャネル領域を有する半導体膜を形成する工程と、前記半導体膜上にソース電極及びドレイン電極を形成する工程と、熱処理により水分を放出する第１保護膜を前記半導体膜、前記ソース電極、及び前記ドレイン電極を覆うように、かつ、前記半導体膜の前記チャネル領域に直接接するように形成する工程と、水分の拡散を抑制する第２保護膜を前記第１保護膜を覆うように形成する工程と、熱処理によって前記第２保護膜に覆われた前記第１保護膜中の水分を拡散させる工程とを有する方法である。
【発明の効果】
【００１６】
本発明によれば、ＴＦＴ特性が良好な薄膜トランジスタ、それを用いた表示装置、及びそれらの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
まず、表示装置について図１を用いて説明する。表示装置には、後述するＴＦＴアレイ基板１００が用いられる。表示装置とは、例えば液晶表示装置やＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）である。また、ＥＬ表示装置には、有機ＥＬ表示装置、無機ＥＬ表示装置がある。ここでは、一例として、透過型の液晶表示装置について説明する。図１は、液晶表示装置１２８の構成を示す断面模式図である。
【００１８】
液晶表示装置１２８は、液晶表示パネル１２０、バックライトユニット１２１、駆動回路（不図示）等を備えるものである。液晶表示パネル１２０は、ＴＦＴアレイ基板１００と、ＴＦＴアレイ基板１００に対向して配置される対向基板１２２とを外周縁にて、シール剤１２３を用いて貼り合わせ、その間に液晶層１２４を形成して封止したものである。ＴＦＴアレイ基板１００は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）１０８を有する。そして、シール剤１２３で囲まれる領域にて、１画素ごとに画素電極９が配置される。バックライトユニット１２１は、液晶表示パネル１２０の反視認側に配置され、液晶表示パネル１２０の背面側から光を照射する。そして、ＴＦＴアレイ基板１００の端部には、駆動回路（不図示）が設けられる。これにより、外部からの各種信号が供給される。それらの信号に応じて、ＴＦＴ１０８のＯＮ、ＯＦＦが制御され、ＴＦＴ１０８がＯＮ状態のとき、画素電極９に表示電圧が印加される。
【００１９】
対向基板１２２は、カラーフィルタ層１２５及び対向電極１２６を有している。カラーフィルタ層１２５は、例えばブラックマトリクス（ＢＭ）層と、赤（Ｒ）緑（Ｇ）青（Ｂ）の着色層とを有している。対向電極１２６は、対向基板１２２の液晶層１２４側に配置され、液晶層１２４に信号電位を供給するための共通電位を与える。なお、例えばＩＰＳ方式の液晶表示装置に用いられる場合、対向電極１２６はＴＦＴアレイ基板１００側に配置される。そして、対向基板１２２と対向電極１２６との間にて、画素電極９及びＴＦＴ１０８に対向する領域に、カラーフィルタ層１２５が形成されており、このカラーフィルタ層１２５を用いてカラー表示が行われる。
【００２０】
また、ＴＦＴアレイ基板１００および対向基板１２２の液晶層１２４側の表面には、液晶を配向させるための液晶配向膜（不図示）が形成されている。そして、ＴＦＴアレイ基板１００と対向基板１２２の外側に、それぞれ偏光板１２７が貼付され、液晶表示パネル１２０が形成される。液晶表示装置１２８は、以上のように構成されている。また、上記の構成は、一例であり、これ以外の構成でもよい。
【００２１】
画素電極９と対向電極１２６との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層１２４を通過する光の偏光状態が変化する。すなわち、偏光板１２７を通過して直線偏光となった光は液晶層１２４によって、偏光状態が変化する。具体的には、バックライトユニット１２１からの光及び外部から入射した外光は、偏光板１２７によって直線偏光になる。そして、この直線偏光が液晶層１２４を通過することによって、偏光状態が変化する。
【００２２】
従って、偏光状態によって、対向基板１２２側の偏光板１２７を通過する光量が変化する。すなわち、バックライトユニット１２１から液晶表示パネル１２０を透過する透過光のうち、視認側の偏光板１２７を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板１２７を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。
【００２３】
次に、上記の液晶表示装置１２８に用いられるＴＦＴアレイ基板１００について図２を用いて説明する。図２は、ＴＦＴアレイ基板１００の構成を示す平面模式図である。ＴＦＴアレイ基板１００には、上記のようにスイッチング素子としてＴＦＴ１０８が用いられる。
【００２４】
ＴＦＴアレイ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート信号線（走査信号配線）１０９と複数のソース信号線（表示信号配線）１１０とが形成されている。複数のゲート信号線１０９は平行に設けられている。同様に、複数のソース信号線１１０は平行に設けられている。ゲート信号線１０９とソース信号線１１０とは、互いに交差するように形成されている。ゲート信号線１０９とソース信号線１１０とは直交している。そして、隣接するゲート信号線１０９とソース信号線１１０とで囲まれた領域が画素１０５となる。従って、ＴＦＴアレイ基板１００では、画素１０５がマトリクス状に配列される。
【００２５】
さらに、ＴＦＴアレイ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート信号線１０９は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート信号線１０９は、ＴＦＴアレイ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース信号線１１０も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース信号線１１０は、ＴＦＴアレイ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００２６】
外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート信号線１０９に供給する。このゲート信号によって、ゲート信号線１０９が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号（表示電圧）をソース信号線１１０に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴアレイ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。
【００２７】
画素内には、少なくとも１つのＴＦＴ１０８が形成されている。ＴＦＴ１０８はソース信号線１１０とゲート信号線１０９の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極９に表示電圧を供給する。スイッチング素子であるＴＦＴ１０８のゲート電極はゲート信号線１０９に接続され、ゲート端子から入力される信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース信号線１１０に接続されている。ゲート電極に電圧を印加するとソース信号線１１０から電流が流れるようになる。これにより、ソース信号線１１０から、ＴＦＴ１０８のドレイン電極に接続された画素電極９に表示電圧が印加される。そして、画素電極９と、対向電極１２６との間に、表示電圧に応じた電界が生じる。
【００２８】
実施の形態１．
本実施の形態にかかるＴＦＴについて図３及び図４を用いて説明する。図３は、ＴＦＴの構造を示す断面模式図である。図４は、１画素におけるＴＦＴアレイ基板１００の構成を示す断面模式図である。なお、図中において同一番号は同一層を表す。以下、ＴＦＴ１０８の一例として、逆スタガー構造のチャネルエッチ（ＣＥ）型ＴＦＴについて説明する。
【００２９】
絶縁性基板１上に、ゲート電極２が形成される。絶縁性基板１としては、ガラスや石英基板等の透明絶縁性基板を用いることができる。そして、ゲート電極２を覆うように、ゲート絶縁膜３が形成される。そして、ゲート絶縁膜３を介してゲート電極２上に半導体膜４が形成される。つまり、半導体膜４はゲート絶縁膜３上に形成され、ゲート絶縁膜３を介してゲート電極２と重なっている。また、半導体膜４上の両端に導電性不純物がドーピングされた導電性不純物半導体膜５がそれぞれ形成されている。そして、導電性不純物半導体膜５に対応する半導体膜４の領域は、ソース・ドレイン領域となる。具体的には、図３中の左側の導電性不純物半導体膜５に対応する半導体膜４の領域がソース領域４ａとなる。そして、図３中の右側の導電性不純物半導体膜５に対応する半導体膜４の領域がドレイン領域４ｃとなる。つまり、半導体膜４の両端にソース・ドレイン領域が形成される。そして、半導体膜４のソース・ドレイン領域に挟まれる領域がチャネル領域４ｂである。また、チャネル領域４ｂ上には、導電性不純物半導体膜５が形成されていない。
【００３０】
そして、導電性不純物半導体膜５上にソース電極６ａ、ドレイン電極６ｂが形成される。具体的には、ソース領域４ａ側の導電性不純物半導体膜５上にソース電極６ａが形成される。そして、ドレイン領域４ｃ側の導電性不純物半導体膜５上にドレイン電極６ｂが形成される。また、ソース電極６ａ及びドレイン電極６ｂは、チャネル領域４ｂの外側に向けて、導電性不純物半導体膜５より幅広に形成されている。すなわち、チャネル領域４ｂ上では、導電性不純物半導体膜５と同様、ソース電極６ａ及びドレイン電極６ｂも形成されていない。また、ソース電極６ａ及びドレイン電極６ｂは、ゲート絶縁膜３を介して、ゲート電極２上に形成されている。すなわち、ソース電極６ａ及びドレイン電極６ｂは、ゲート絶縁膜３を介して、少なくとも一部のゲート電極２と重なっている。換言すると、ソース電極６ａ及びドレイン電極６ｂにおいて、半導体膜４と接続される領域の少なくとも一部がゲート電極２と重なる位置に配置されている。なお、特許文献１〜４に示されるプレーナ型の場合、半導体膜上に上部絶縁膜が成膜され、上部絶縁膜に形成されたコンタクトホールを介してソース電極及びドレイン電極と接続される。そして、ソース電極及びドレイン電極と、半導体膜とが接続される部分、すなわちコンタクトホールの部分は、必ずゲート電極とは重ならないように配置される。これは、コンタクトホールの開口が半導体膜を突き抜けたとき、ゲート電極と接続することを防ぐためである。ＴＦＴ１０８は、ゲート電極２、半導体膜４、導電性不純物半導体膜５、ソース電極６ａ、ドレイン電極６ｂ等によって構成されている。
【００３１】
そして、チャネル領域４ｂ、ソース電極６ａ、及びドレイン電極６ｂを覆うように第１上部絶縁膜７、第２上部絶縁膜８が順次形成される。上述のように、チャネル領域４ｂ上には、導電性不純物半導体膜５、ソース電極６ａ、及びドレイン電極６ｂが形成されていない。このため、第１上部絶縁膜７は、半導体膜４のチャネル領域４ｂと直接接している。そして、第１上部絶縁膜７と第２上部絶縁膜８も接している。ここで、第１保護膜である第１上部絶縁膜７は、熱処理により水分を放出する膜である。第１上部絶縁膜７は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料ガスとするプラズマ化学気相成長法（ＣＶＤ）によって成膜されるのが望ましい。また、チャネル領域４ｂの表面凹凸を緩和するために、第１上部絶縁膜７が有機ＳＯＧ材料、有機ＳＯＤ材料、無機ＳＯＧ材料、及び無機ＳＯＤ材料のうち少なくとも１つを含むのが望ましい。そして、第２保護膜である第２上部絶縁膜８は、水分の拡散を抑制する膜であるキャップ膜である。第１上部絶縁膜７としてはシリコン酸化膜、第２上部絶縁膜８としてはシリコン窒化膜を含む膜を用いることができる。そして、図４に示されるように、ドレイン電極６ｂ上の第１上部絶縁膜７及び第２上部絶縁膜８にコンタクトホール１０が形成される。画素電極９は、１画素においてＴＦＴ１０８を除く略全面に形成されている。そして、コンタクトホール１０によって画素電極９はドレイン電極６ｂと導通がとれている。
【００３２】
ＴＦＴ１０８及びＴＦＴアレイ基板１００は上記のように構成される。本実施の形態では、チャネル領域４ｂに接して第１上部絶縁膜７、第２上部絶縁膜８が順次成膜される。第１上部絶縁膜７は、熱処理により水分を放出する膜である。そして、第２上部絶縁膜８は、水分の拡散を抑制する膜であるキャップ膜である。これにより、熱処理を施すことにより、半導体膜４のシリコン中に水分が拡散し、シリコン中のダングリングボンドが修復される。このとき、キャップ膜によって第１上部絶縁膜７を覆っているため、第１上部絶縁膜７に含まれる水分が、第２上部絶縁膜８上で拡散されることなく、第２上部絶縁膜８下で十分に拡散される。すなわち、効率よく半導体膜４のシリコン中に水分を拡散させることができる。そして、キャリア移動度（μｅｆｆ）が大きく、オン電流が大きい電気特性を実現することができる。すなわち、駆動信頼性が高く、ＴＦＴ特性の良好なＴＦＴ１０８を得ることができる。このため、本実施の形態にかかるＴＦＴ１０８を用いた液晶表示装置等の表示装置は、表示特性が良好となる。
【００３３】
次に、本実施の形態にかかるＴＦＴ１０８の製造方法について図５を用いて説明する。図５は、ＴＦＴ１０８の製造方法を示す断面模式図である。
【００３４】
まず、絶縁性基板１上にスパッタなどで金属薄膜を成膜する。金属薄膜は、例えばＣｒ、Ａｌ、Ｔｉ、又はこれらを主成分とする合金や、これらの金属の積層膜である。その後、金属薄膜上に感光性樹脂であるレジストをスピンコートによって塗布する。そして、塗布したレジストをフォトマスク上から露光し、レジストを感光させる。次に、感光させたレジストを現像して、レジストをパターニングする。このような工程を写真製版工程（フォトリソグラフィープロセス）という。その後、レジストパターン上から金属薄膜をエッチングし、フォトレジストパターンを除去する。以後、これらの一連の工程、つまり写真製版工程とエッチング工程とを合わせてフォトエッチングという。フォトエッチングによって、金属薄膜が所定の形状にパターン形成され、ゲート電極２、ゲート信号線等が形成される。
【００３５】
次に、ゲート電極２及び絶縁性基板１上に、プラズマＣＶＤ等の各種ＣＶＤ法で、ゲート絶縁膜３を成膜する。また、ゲート耐圧を高くするためには、ゲート絶縁膜３の膜厚を厚くする必要がある。しかし、ゲート絶縁膜３の膜厚を厚くするとゲート容量が低下し、ＴＦＴのオン電流が下がる。したがって、ゲート絶縁膜３は、膜厚を厚くしてゲート耐圧を高くし、誘電率を高くしてゲート容量の低下を抑える必要がある。ゲート絶縁膜３は、シリコン窒化膜をＴＦＴの駆動条件に合わせて最適な膜厚で用いることが望ましい。以上の工程により、図５（ａ）に示されるように、絶縁性基板１上にゲート電極２、ゲート絶縁膜３が形成された構成となる。
【００３６】
ゲート絶縁膜３上に、プラズマＣＶＤ等の各種ＣＶＤ法で、半導体膜４、導電性不純物半導体膜５を順次成膜する。ここで、半導体膜４は、不純物が添加されていない純粋な半導体、つまり真性半導体である。半導体膜４としては、ａ−Ｓｉ（アモルファスシリコン）が用いられる。導電性不純物半導体膜５としては、ｎ型半導体であり、ａ−ＳｉにＰ（リン）等を微量にドーピングしたｎ＋ａ−Ｓｉ（ｎ＋アモルファスシリコン）膜等が用いられる。半導体膜４及び導電性不純物半導体膜５は、同一チャンバー内で形成されることが望ましい。もちろん、上記の工程で成膜されたゲート絶縁膜３も同一チャンバー内で形成してもよい。これにより、半導体膜４と導電性不純物半導体膜５の間、つまり２種のシリコン層間の電気的接続抵抗が低減される。この半導体膜４及び導電性不純物半導体膜５を所定の形状にフォトエッチングする。具体的には、半導体膜４及び導電性不純物半導体膜５をゲート電極２上に島状に形成する。
【００３７】
次に、導電性不純物半導体膜５上に、スパッタなどで金属薄膜を成膜する。金属薄膜は、例えばＡｌ、Ｍｏ、Ｃｒ、又はこれらを主成分とする合金や、これらの金属の積層膜である。そして、成膜した金属薄膜を所定形状にフォトエッチングする。このとき、ゲート電極２上の中央部の金属薄膜は除去される。つまり、導電性不純物半導体膜５の両端に金属薄膜が形成される。両端に形成された金属薄膜のうち一方がソース電極６ａとなり、もう一方がドレイン電極６ｂとなる。そして、ソース電極６ａ及びドレイン電極６ｂのパターンをマスクとして、導電性不純物半導体膜５をエッチングする。このプロセスにより、導電性不純物半導体膜５の中央部が除去され、半導体膜４が露出する。半導体膜４において、この導電性不純物半導体膜５が除去された領域がチャネル領域４ｂである。そして、ソース電極６ａに対応する半導体膜４の領域がソース領域４ａ、ドレイン電極６ｂに対応する半導体膜４の領域がドレイン領域４ｃになる。つまり、チャネル領域４ｂの両側にソース領域４ａ、ドレイン領域４ｃが形成される。以上の工程により、図５（ｂ）に示す構造が基板上に形成される。
【００３８】
その後、ゲート絶縁膜３、チャネル領域４ｂ、ソース電極６ａ、及びドレイン電極６ｂを覆うように、プラズマＣＶＤ等の各種ＣＶＤ法で、第１上部絶縁膜７を成膜する。第１上部絶縁膜７は、後に行われる熱処理により水分を放出する膜とする。第１上部絶縁膜７としては、水素濃度の高いＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料ガスとするプラズマＣＶＤで形成することが望ましい。なお、ＴＥＯＳと酸素Ｏ２との反応で成膜されるシリコン酸化膜は、ステップカバレッジに優れているので、第１上部絶縁膜７に適している。ここで、ステップカバレッジとは、段差部分の被覆状態のことである。また、チャネル領域４ｂの形成によってできる、ソース電極６ａと導電性不純物半導体膜５及び、ドレイン電極６ｂと導電性不純物半導体膜５からなる表面凹凸を緩和するためには、このＣＶＤ−ＴＥＯＳ酸化膜（第１上部絶縁膜７）上、もしくはチャネル領域４ｂ上に直接、無機ＳＯＧ（ｏｒ  ＳＯＤ）材料あるいは有機ＳＯＧ（ｏｒ  ＳＯＤ）材料をコーティングすることが望ましい。すなわち、第１上部絶縁膜７が有機ＳＯＧ材料、有機ＳＯＤ材料、無機ＳＯＧ材料、及び無機ＳＯＤ材料のうち少なくとも１つを含むのが望ましい。これにより、後に第１上部絶縁膜７上に成膜される第２上部絶縁膜８形成時のクラック発生を抑制することができる。そして、熱処理(水素化処理又は酸化処理)時の水素や酸素の逸散を抑え、ＴＦＴ特性の均一性を向上させる。
【００３９】
無機ＳＯＧ（ｏｒ  ＳＯＤ）材料として、ハイドロジェンシルセスキオサン（ＨＳＱ）系が望ましい。このＨＳＱ系としてはＦＯｘ−１２〜１５（ダウコーニング社製）、ＯＣＤＴ−１２、ＯＣＤＴ−３２（東京応化工業社製）が挙げられる。有機ＳＯＧ（ｏｒ  ＳＯＤ）材料として、メチルシルセスキオサン（ＭＳＱ）系が望ましい。このＭＳＱ系の材料としては、ＯＣＤＴ−９、ＯＣＤＴ−３９（東京応化工業社製）、及びＨＳＧ−Ｒ７、ＨＳＧ−ＲＺ２５（日立化成工業社製）が挙げられる。
【００４０】
次に、プラズマＣＶＤ等の各種ＣＶＤ法で、第１上部絶縁膜７を覆うように第２上部絶縁膜８を成膜する。第２上部絶縁膜８は、水分の拡散が抑制できる膜とする。第２上部絶縁膜８として、プラズマＣＶＤで成膜できるシリコン窒化膜が望ましい。ここで、プラズマＣＶＤについて説明する。プラズマＣＶＤでは、原料分子を含むガスのプラズマを生成し、そのプラズマ中で加速された電子によって原料分子を解離させる。このように、プラズマ中では、原料分子が解離し化学反応（ラジカル反応）が促進され、減圧ＣＶＤに比べて低い温度（２５０〜４００℃）で成膜できる。このため、上部絶縁膜のような保護膜（パシベーション）形成に適している。また、プラズマＣＶＤでは、３００℃以下の低温で膜が形成できるため、Ａｌ膜成膜後に保護膜を形成することができる。減圧ＣＶＤではシリコン窒化膜で約６５０〜８００℃、シリコン酸化膜で約６５０〜７５０℃の温度であるのに対し、プラズマＣＶＤでは、約２５０〜４００℃で成膜できる。プラズマＣＶＤでは、高周波（ＲＦ）放電が用いられる。また、プラズマＣＶＤで用いられる圧力は、約３０〜５００Ｐａのガス圧力で、圧力制御のための圧力計として、パラトロン測定子が一般に用いられる。
【００４１】
また、非特許文献４に記載されているように、ＴＥＯＳを材料としたシリコン酸化膜（ＴＥＯＳ酸化膜）は水分を放出する。この水分が第２上部絶縁膜８上に放出されることを抑えるため、第２上部絶縁膜８は３５０℃以下で緻密に形成されることが望ましい。なお、上記のように、プラズマＣＶＤによれば、減圧ＣＶＤに比べて低い温度で成膜できるので適している。また、プラズマＣＶＤによる窒化膜は、膜質の緻密性、Ｎａイオン等のアルカリイオンに対するブロック性、機械的強度、ステップカバレッジに優れているため、第２上部絶縁膜８として適している。第２上部絶縁膜８を成膜後、第２上部絶縁膜８をキャップ膜として熱処理する。この熱処理により、第１上部絶縁膜７から水分が放出し、この水分が半導体膜４中に拡散し、半導体膜４内及び界面のシリコン中のダングリングボンドを減少させる。この熱処理は、２００〜６００℃で行うことができるが、特に、非特許文献４に記載されているＴＥＯＳ酸化膜の水分放出温度を考慮して、２００〜３５０℃で行うことが望ましい。２００℃以下では水分の拡散が不十分であり、他方アモルファスシリコンのＳｉ−Ｈ結合は高温で切断されやすいためである。また、第１上部絶縁膜７にＨＳＱ系もしくはＭＳＱ系を含む場合は、熱分解に注意が必要であり、特にＨＳＱ系の場合の熱処理温度は４００℃以下にすることが望ましい。これに対して、特許文献４のように、ＬＴＰＳ−ＴＦＴの場合、本実施の形態のようなａ−ＳｉＴＦＴと比較して、結晶化されているシリコンに対して高温の熱処理が必要になる。以上の工程により、図５（ｃ）に示されるように基板上にＴＦＴ１０８が製造される。
【００４２】
この熱処理後、所定の部分で第２上部絶縁膜８及びその下層の第１上部絶縁膜７にフォトエッチングによりコンタクトホール１０を開口する。これにより、ドレイン電極６ｂ上に形成された第２上部絶縁膜８及び第１上部絶縁膜７の一部が除去され、ドレイン電極６ｂが露出する。そして、導電材料をスパッタなどで成膜し、所定の形状にフォトエッチングする。これにより、画素電極９が１画素においてＴＦＴ１０８を除く略全面に形成される。なお、画素電極９は、コンタクトホール１０にも充填され、ドレイン電極６ｂと導通がとれる。つまり、画素電極９は、コンタクトホール１０を介してドレイン電極６ｂと電気的に接続される。以上の工程により、図５（ｄ）に示されるようにＴＦＴアレイ基板１００が製造される。
【００４３】
上記のようなＴＦＴアレイ基板１００、及び対向電極１２６、カラーフィルタ層１２５等が形成された対向基板１２２の表面にポリイミド等の配向膜を塗布する。そして、配向処理を施した後、両基板１００、１２２にシール剤１２３を塗布し、貼り合わせる。次に、空セル内に液晶を注入し、液晶層１２４を形成した後、封止材によって液晶セルを封じる。そして、液晶セルに偏光板１２７等を貼り合わせ、液晶表示パネル１２０を形成する。液晶表示パネル１２０に駆動回路を実装し、バックライトユニット１２１を配置することにより、液晶表示装置１２８が製造される。
【００４４】
以上のように、製造されたＴＦＴ１０８、液晶表示装置１２８によれば、チャネル領域４ｂを覆うように第１上部絶縁膜７、第２上部絶縁膜８が順次成膜される。第１上部絶縁膜７は、熱処理により水分を放出する膜である。そして、第２上部絶縁膜８は、水分の拡散を抑制する膜であるキャップ膜である。第１上部絶縁膜７及び第２上部絶縁膜８の成膜後に熱処理を施すことにより、半導体膜４のシリコン中に水分が拡散し、シリコン中のダングリングボンドが修復される。そして、キャリア移動度（μｅｆｆ）が大きく、オン電流が大きい電気特性を実現することができる。すなわち、駆動信頼性が高く、ＴＦＴ特性の良好なＴＦＴ１０８を得ることができる。このため、本実施の形態にかかる表示装置の製造方法によれば、表示特性が良好となる。
【００４５】
一般的に、シリコン中に存在するＳｉ−Ｈ結合は、特にａ−Ｓｉにおいて多く存在する。このＳｉ−Ｈ結合は、熱処理等で水素(Ｈ)が解離しやすく、シリコン中のダングリングボンドが増加する。すなわち、ａ−ＳｉＴＦＴに本発明を応用する場合が最も効果的である。このため、本実施の形態では、半導体膜４にａ−Ｓｉを用いたａ−ＳｉＴＦＴについて説明したが、これに限られない。例えば、ポリシリコン（ｐ−Ｓｉ）ＴＦＴ、マイクロクリスタルシリコンＴＦＴ、及びこれらを併用したＴＦＴ（ａ−Ｓｉとマイクロクリスタルシリコン併用ＴＦＴ等）でもよい。また、エッチストッパ（ＥＳ）型ＴＦＴでもよいが、ＣＥ型ＴＦＴのほうが好ましい。これは、ＣＥ型ＴＦＴはＥＳ型ＴＦＴと異なり、半導体膜のチャネル領域上にエッチングストッパを形成する必要がなく、チャネル領域上に直接第１保護膜としての第１上部絶縁膜を形成することができるためである。このため、ＥＳ型ＴＦＴのように、エッチングストッパが障壁になることがなく、ＣＥ型ＴＦＴの場合、半導体膜に水分が十分に到達することができる。さらには、水分を拡散させるための熱処理が比較的低温でよく、熱処理時間も短時間にすることができる。また、ＣＥ型ＴＦＴのほうがＥＳ型ＴＦＴよりもエッチングストッパを形成する必要がないので、エッチングストッパとなる絶縁材料の膜形成、写真製版工程、エッチングなどの工程は不要となり、コストを低減できる効果も得られる。
【００４６】
実施の形態２．
本実施の形態にかかるＴＦＴ１０８について図６及び図７を用いて説明する。図６は、ＴＦＴ１０８の構造を示す断面模式図である。図７は、１画素におけるＴＦＴアレイ基板１００の構成を示す断面模式図である。なお、図中において同一番号は同一層を表す。本実施の形態では、半導体膜４及び導電性不純物半導体膜５の形状以外は、実施の形態１と同様である。
【００４７】
本実施の形態では、ソース電極６ａ及びドレイン電極６ｂの下部全領域に、導電性不純物半導体膜５が形成される。そして、導電性不純物半導体膜５の下層に形成される半導体膜４は、ソース電極６ａ及びドレイン電極６ｂの下部全領域、及びソース電極６ａとドレイン電極６ｂとの間にも形成されている。これは、半導体膜４、導電性不純物半導体膜５ソース電極６ａ、及びドレイン電極６ｂの形状加工の順序に起因している。
【００４８】
上記のように、実施の形態１では、半導体膜４及び導電性不純物半導体膜５のパターン形成後にソース電極６ａ及びドレイン電極６ｂをパターン形成する。これに対し、本実施の形態では、ソース電極６ａ及びドレイン電極６ｂのパターン形成後に、半導体膜４及び導電性不純物半導体膜５をパターン形成する。また、フォトエッチングによるパターニングの際に、多階調マスクを用いることにより、レジストを露光する転写工程が削減され、生産性が向上する。多階調マスクには、グレートーンマスク、ハーフトーンマスクがある。グレートーンマスクは、露光機の解像度以下のスリットを作り、そのスリット部が光の一部を遮り、中間露光となる。一方、ハーフトーンマスクは半透明膜を利用し、中間露光を行う。これにより、いずれのマスクによっても、露光部分・中間露光部分・未露光部分の３つの露光レベルを実現できる。そして、マスク上からレジストを露光して感光する。その後、感光されたレジストを現像することにより、２種類の厚さのレジストパターンを形成することができる。ここでのレジストパターンは、チャネル領域４ｂ上のレジストパターンの膜厚が薄くなっている。そして、このレジストパターン上からエッチングを行うことにより、半導体膜４、導電性不純物半導体膜５、ソース電極６ａ、及びドレイン電極６ｂをパターン形成することができる。なお、これらの工程以外の工程については、実施の形態１と同様である。本実施の形態においても実施の形態１と同様の効果を得ることができる。
【００４９】
実施の形態３．
本実施の形態にかかるＴＦＴ１０８について図８及び図９を用いて説明する。図８は、ＴＦＴ１０８の構造を示す断面模式図である。図９は、１画素におけるＴＦＴアレイ基板１００の構成を示す断面模式図である。なお、図中において同一番号は同一層を表す。本実施の形態では、第２上部絶縁膜８及び画素電極９以外は、実施の形態１と同様である。
【００５０】
本実施の形態では、第２上部絶縁膜８の代わりに導電膜１１を用いている。つまり、第１上部絶縁膜７上に第２保護膜である導電膜１１が形成されている。また、ドレイン電極６ｂ上の第１上部絶縁膜７にはコンタクトホール１０が形成されている。これにより、ドレイン電極６ｂと導電膜１１とは接続され導通がとれている。また、図９に示されるように液晶表示装置１２８等の表示装置に用いられるＴＦＴアレイ基板１００の場合、導電膜１１は、画素電極９として用いることができる。導電膜１１は、水分の拡散を抑制できる膜である。
【００５１】
次に、図１０を用いてＴＦＴアレイ基板１００の製造方法について説明する。図１０は、ＴＦＴアレイ基板１００の製造方法を示す断面模式図である。
【００５２】
まず、図１０（ａ）に示されるように、絶縁性基板１上にゲート電極２、ゲート絶縁膜３を形成する。そして、図１０（ｂ）に示されるように、半導体膜４、導電性不純物半導体膜５、ソース電極６ａ、及びドレイン電極６ｂを形成する。次に、これらを覆うように、第１上部絶縁膜７を成膜する。これにより、図１０（ｃ）に示すようにＴＦＴ１０８が基板上に形成される。なお、ここまでの工程は、実施の形態１と同様に行う。次に、所定の部分で第１上部絶縁膜７にフォトエッチングによりコンタクトホール１０を開口する。これにより、ドレイン電極６ｂ上に形成された第１上部絶縁膜７の一部が除去され、ドレイン電極６ｂが露出する。そして、第１上部絶縁膜７上に導電膜１１をスパッタなどで成膜し、フォトエッチングにより所定形状に加工する。ここでは、１画素においてＴＦＴ１０８を含む略全面に導電膜１１を形成する。なお、導電膜１１は、コンタクトホール１０にも充填され、ドレイン電極６ｂと導通がとれる。つまり、導電膜１１は、コンタクトホール１０を介してドレイン電極６ｂと電気的に接続される。導電膜１１は、水分の拡散を抑制できる膜とする。導電膜１１としては、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＴａＮ、ＭｏＮ、ＺｒＮ、ＶＮ、ＨｆＮ、ＮｂＮ、ＴｉＺｒＮ、ＺｒＶＮ、ＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＺｎＯのうち、少なくとも１つを含む膜によって形成されるのが望ましい。図１に示されるように、液晶表示装置１２８が透過型の場合は、導電膜１１は透明電極が必要であり、その際の導電膜１１として、ＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＺｎＯが望ましい。また、液晶表示装置１２８が反射型の場合は、反射率の高いＡｌを少なくとも表面にする単層膜もしくは多層膜が望ましい。そして、導電膜１１をキャップ膜として熱処理を施す。なお、ここでの熱処理は、実施の形態１の第２上部絶縁膜８と同様に行う。以上の工程により、図１０（ｄ）に示すようにＴＦＴアレイ基板１００が製造される。このＴＦＴアレイ基板１００を用いて実施の形態１と同様、液晶表示装置１２８を製造することができる。
【００５３】
本実施の形態にかかるＴＦＴ１０８、液晶表示装置１２８によれば、第２上部絶縁膜８及び画素電極９として導電膜１１を用いることができる。これにより、製造工程が合理化・簡略化し、生産性が向上する。本実施の形態によっても実施の形態１と同様の効果を得ることができる。
【００５４】
実施の形態４．
本実施の形態にかかるＴＦＴについて図１１及び図１２を用いて説明する。図１１は、ＴＦＴ１０８の構造を示す断面模式図である。図１２は、１画素におけるＴＦＴアレイ基板１００の構成を示す断面模式図である。なお、図中において同一番号は同一層を表す。本実施の形態では、半導体膜４及び導電性不純物半導体膜５の形状以外は、実施の形態３と同様である。
【００５５】
ソース電極６ａ及びドレイン電極６ｂの下部全領域に導電性不純物半導体膜５が形成される。そして、導電性不純物半導体膜５の下層に形成される半導体膜４は、ソース電極６ａ及びドレイン電極６ｂの下部全領域、及びソース電極６ａとドレイン電極６ｂとの間にも形成されている。これは、半導体膜４及び導電性不純物半導体膜５の形状加工の順序に起因している。
【００５６】
上記のように、実施の形態３では、半導体膜４及び導電性不純物半導体膜５のパターン形成後にソース電極６ａ及びドレイン電極６ｂをパターン形成する。これに対し、本実施の形態では、ソース電極６ａ及びドレイン電極６ｂのパターン形成後に半導体膜４及び導電性不純物半導体膜５をパターン形成する。また、フォトエッチングによるパターン形成の際に、多階調マスクを用いることにより、レジストを露光する転写工程が削減され、生産性が向上する。なお、半導体膜４、導電性不純物半導体膜５、ソース電極６ａ、及びドレイン電極６ｂの形成については、実施の形態２と同様である。なお、これらの工程以外の工程については、実施の形態３と同様である。本実施の形態においても実施の形態１及び実施の形態３と同様の効果を得ることができる。
【図面の簡単な説明】
【００５７】
【図１】液晶表示装置の構成を示す断面模式図である。
【図２】ＴＦＴアレイ基板の構成を示す平面模式図である。
【図３】実施の形態１にかかるＴＦＴの構造を示す断面模式図である。
【図４】実施の形態１にかかる１画素におけるＴＦＴアレイ基板の構成を示す断面模式図である。
【図５】実施の形態１にかかるＴＦＴの製造方法を示す断面模式図である。
【図６】実施の形態２にかかるＴＦＴの構造を示す断面模式図である。
【図７】実施の形態２にかかる１画素におけるＴＦＴアレイ基板の構成を示す断面模式図である。
【図８】実施の形態３にかかるＴＦＴの構造を示す断面模式図である。
【図９】実施の形態３にかかる１画素におけるＴＦＴアレイ基板１００の構成を示す断面模式図である。
【図１０】実施の形態３にかかるＴＦＴの製造方法を示す断面模式図である。
【図１１】実施の形態４にかかるＴＦＴの構造を示す断面模式図である。
【図１２】実施の形態４にかかる１画素におけるＴＦＴアレイ基板の構成を示す断面模式図である。
【符号の説明】
【００５８】
１  絶縁性基板、２  ゲート電極、３  ゲート絶縁膜、４  半導体膜、
４ａ  ソース領域、４ｂ  チャネル領域、４ｃ  ドレイン領域、
５  導電性不純物半導体膜、６ａ  ソース電極、６ｂ  ドレイン電極、
７  第１上部絶縁膜、８  第２上部絶縁膜、９  画素電極、１０  コンタクトホール、
１１  導電膜、
１００  ＴＦＴアレイ基板、１０１  表示領域、１０２  額縁領域、
１０３  走査信号駆動回路、１０４  表示信号駆動回路、１０５  画素、
１０６  外部配線、１０７  外部配線、１０８  ＴＦＴ、１０９  ゲート信号線、
１１０  ソース信号線、
１２０  液晶表示パネル、１２１  バックライトユニット、１２２  対向基板、
１２３  シール剤、１２４  液晶層、１２５  カラーフィルタ層、１２６  対向電極、
１２７  偏光板、１２８  液晶表示装置
【図１】
2008227368.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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