(57)【要約】      （修正有）【課題】半導体チップ内給電経路において、数十MHz帯の反共振インピーダンスが低くなるような給電経路を実現し、電源ノイズを抑制し、低域の周波帯では低インピーダンス、中域の周波帯でも反共振インピーダンスが小さいインピーダンスプロファイルを得ることができ、低電源ノイズを実現し、高速化の半導体装置を提供する。【解決手段】半導体パッケージ１内の電源配線や、コンデンサ実装電極部など、元々抵抗値の比較的高い部分に、中周波帯で抵抗値が高くなるような構造を入れることで、低周波では低インピーダンスを保ちながら、中周波帯の反共振インピーダンスを効果的に下げる。【選択図】図１
2008227387.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と接地端子を少なくとも有する半導体チップと、
前記電源端子および前記接地端子にそれぞれ電気的に接続するための第１の端子および第２の端子と、外部接続のための第３の端子および第４の端子と、前記第１の端子と前記第３の端子の間を接続する第１の給電経路と、前記第２の端子と前記第４の端子の間を接続する第２の給電経路とを有する半導体パッケージとを備え、
前記第１の給電経路は、第１の抵抗率を有する第１の導電体と、前記第１の抵抗率より高い第２の抵抗率を有する第２の導電体とで形成されることを特徴とする半導体装置。
【請求項２】
前記第２の導電体は前記第１の導電体の１０倍以上の抵抗率を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の給電経路を形成する第１の接続配線と、前記第２の給電経路を形成する第２の接続配線とが対になって配置され、
前記対をなす第１の接続配線と第２の接続配線の対向する内側の領域が、それぞれ前記第２の抵抗率を有する材料からなり、前記内側の領域以外の外側の領域が前記第１の抵抗率を有する材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の給電経路を形成する第１の接続配線と、前記第２の給電経路を形成する第２の接続配線とが対になって配置され、
前記対をなす第１の接続配線と第２の接続配線のそれぞれの幹部分が前記第１の抵抗率を有する材料で形成され、前記それぞれの幹部分の互いに対向する内側には前記第２の抵抗率を有する材料からなる複数の突起パターンを有し、
前記第１の接続配線の突起パターンと前記第２の接続配線の突起パターンは、入れ子構造をなすことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の給電経路を形成する第１の接続配線と、前記第２の給電経路を形成する第２の接続配線とが対になって配置され、
前記対をなす第１の接続配線と第２の接続配線のそれぞれは、第１の抵抗率を有する材料からなり、その表面に前記第２の抵抗率を有する材料からなる複数の突起部を有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記第２の電流経路の一部は前記半導体パッケージの基板に設けられたグランド層で形成され、前記第１の電流経路の一部は、前記グランド層と平行して設けられた前記第１の抵抗率を有する材料からなる第１の電源層と、該第１の電源層よりも前記グランド層に近接して設けられた第２の電源層とで形成されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
電源端子と接地端子を少なくとも有する半導体チップと、
前記電源端子に電気的に接続するための第１の端子と、前記接地端子に電気的に接続するための第２の端子と、外部接続のための第３の端子、第４の端子、第５の端子および第６の端子を有し、前記第１の端子と第３の端子とを繋ぐ第１配線、第１の端子と第４の端子を繋ぐ第２配線、第２の端子と第５の端子を繋ぐ第３配線、および第２の端子と第６の端子を繋ぐ第４配線を備え、かつ前記第１配線と第３配線は第１の抵抗率を有する第１の導電体で形成され、前記第２配線と第４配線は第１の抵抗率より高い第２の抵抗率を有する第２の導電体で形成されてなる半導体パッケージとを備え、
一つのデカップリングコンデンサから互いに別々の経路を介して前記第３の端子と第４の端子にそれぞれ接続をとり、前記第５の端子および第６の端子からの戻り経路を介して前記デップリングコンデンサにもどる給電回路を形成することを特徴とする半導体装置。
【請求項８】
半導体チップを搭載し、かつ該半導体チップに給電するために外部から接続をおこなう電源端子および接地端子を有する半導体パッケージと、
前記半導体パッケージを搭載し、前記電源端子に電気的に接続する電源層と、前記接地端子に電気的に接続するグランド層とを内層に備えるプリント基板と、
前記プリント基板の表面の対をなす第１実装電極と第２実装電極に接続されて前記プリント基板に取り付けられるデカップリングコンデンサとを備え、
前記デカッププリングコンデンサから前記半導体チップに至り、再び戻る給電回路の一部として、前記電源層に接続する第１ＶＩＡ電極と前記第１実装電極とを繋ぐ第１配線と、前記グランド層に接続する第２ＶＩＡ電極と前記第２実装電極とを繋ぐ第２配線とを有し、
前記第１配線および前記第２配線が、第１の抵抗率を有する第１の導電体と、前記第１の抵抗率より高い第２の抵抗率を有する第２の導電体とでそれぞれ形成されることを特徴とする半導体装置。  
【請求項９】
前記第２の導電体は前記第１の導電体の１０倍以上の抵抗率を有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１実装電極と第２実装電極、および前記第１配線と第２配線がそれぞれ互いに対向する内側の領域が、前記第２の導電体で形成され残る外側の領域が前記第１の導電体で形成されることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記第１実装電極と第２実装電極、および前記第１配線と第２配線のそれぞれの幅方向の両端が前記第２の導電体で形成され、残る幅方向の中央領域が前記第１の導電体で形成されることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記第１配線と第２配線の幹部分が前記第１の導電体で形成され、前記それぞれの幹部分の互いに対向する内側には前記第２の導電体で形成する複数の突起パターンを有し、第１配線の突起はターンと第２配線の突起パターンは入れ子構造をなすことを特徴とする請求項８に記載の半導体装置。
【請求項１３】
前記第１配線と第２配線は前記記第１の導電体で形成され、その表面に前記第２の導電体で形成される複数の突起部を有することを特徴とする請求項８に記載の半導体装置。
【請求項１４】
半導体チップを搭載し、かつ該半導体チップに給電するために外部から接続をおこなう電源端子および接地端子を有する半導体パッケージと、
前記半導体パッケージを搭載し、前記電源端子に電気的に接続する電源層と、前記接地端子に電気的に接続するグランド層とを少なくとも備えるプリント基板と、
前記プリント基板の表面の対をなす第１実装電極と第２実装電極に接続されて前記プリント基板に取り付けられるデカップリングコンデンサとを備え、
前記第１実装電極および第２実装電極は、第１の抵抗率の低抵抗領域と、前記第１の抵抗率より高い第２の抵抗率の高抵抗領域とをそれぞれ有し、該第１実装電極の低抵抗領域から前記プリント基板表面の第１配線を介して前記電源層に至る電流経路と、該第１実装電極の高抵抗領域に直接繋がる第１のパッドオンＶＩＡを介して前記電源層に至る電流通路と、該第２実装電極の低抵抗領域から前記プリント基板表面の第２配線を介して前記グランド層に至る電流通路と、該第２実装電極の高抵抗領域に直接繋がる第２のパッドオンＶＩＡを介して前記グランド層にいた電流通路とを前記プリント基板に備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低ノイズ半導体装置に係り、特に、情報処理装置などに用いられる半導体集積回路装置において、電源ノイズが問題となる高速、低電圧半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の電源ノイズの問題が顕著になっている。これは、(1)動作速度向上及び消費電力増加に伴う電源ノイズ量の増加、（２）半導体プロセス進化に伴う低電圧化による電源ノイズマージンの減少が原因である。このような背景の中、電源ノイズを十分に低く抑え、半導体回路の安定動作を確保するための設計技術が必須となっており、その設計技術(Power Integrity設計技術、以下PI設計技術または単にPIと呼ぶ)の一つが給電系インピーダンスを広帯域にわたって低くするという手法である。これは、電源ノイズ電圧が、電源電流と給電系インピーダンスの積で決まることに依る。
【０００３】
一般に、給電経路の電気的な等価回路は、抵抗（Ｒ）， インダクタンス（Ｌ）， 容量（Ｃ）の直列・並列回路で表され、そのインピーダンスプロファイルは、様々な給電経路におけるLC共振及び反共振が周波数軸上に並ぶ、凹凸のある特性を示す。
【０００４】
PIにおいては、チップ内において外部と電荷がスムーズにやりとり出来るように、チップ内から見た（すなわち、図３に示すA-A'間）給電系インピーダンスが周波数軸上で一様に低いことが望ましいが、前記の通りインピーダンスプロファイルは共振や反共振が存在するため、一様に低くすることは難しい。ここで問題となるのは、反共振周波数でインピーダンスが極大値を持つことであり、チップ内の給電系インピーダンスで特に問題となるのがチップからオンボードのデカップリングコンデンサまでの給電系インダクタンスとオンチップ容量により生じる反共振インピーダンスであり、これは一般に数十MHzから百MHzの中周波帯のあたりで起こる現象であり、これの一例は図２の「技術適用無し」の曲線に見られるように点線で丸く囲った、上に凸の曲線になる。
【０００５】
従来技術では、この反共振を抑えるために、デカップリングコンデンサまでの給電経路に直列に抵抗を接続して、Q値を下げる手法があった（例えば、特許文献１を参照）。しかしながら、この手法では、抵抗を直列に挿入することから、低周波でのインピーダンスまで底上げされてしまうため、低周波と中周波の低インピーダンス化を両立できなかった。これのインピーダンスプロファイルは図２の「均一な直列抵抗挿入」に相当する。
一方で、低周波のインピーダンスを低く保ちながら、高周波側の反共振を抑制する手段として、例えば、特許文献２、特許文献３、および特許文献４のようにプリント基板の電源・グランドプレーンに対して、周囲に高抵抗な材料や高抵抗な構造（穴を開ける等）を設けたり、導電率の高い導体の上下を導電率の低い導体で挟んだり構造をとることで、低周波では低抵抗で、高周波では高抵抗、すなわち低Qを実現する技術がある。このような技術は電源プレーンで生じる反共振を抑えるのに有効であり、100MHz超の反共振現象に対しては効果的である。
【０００６】
【特許文献１】特開2006-032823号公報
【特許文献２】特開2001-244582号公報
【特許文献３】特開平11-097810号公報
【特許文献４】米国特許US 6,873,219明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、今回問題視したデカップリングコンデンサの給電経路のLとオンチップ容量のCからなる反共振インピーダンスを抑制するためには、特許文献２ないし特許文献４の技術は、以下の点で不十分であった。それは、系のQ値はQ=ωL/Rで決まるが、デカップリングコンデンサまでの給電経路のLはnHオーダーと電源プレーンのLに比べて大きいため、低Q化による反共振ダンピングには、より大きい抵抗値が必要になる。具体的には数十MHzで低Q化するには数百mΩ以上が必要となる。しかし、前記方法では、電源プレーンという本来低抵抗な部分について高抵抗化をはかるため、抵抗率を極めて高くしないとこの値には達せず、そのような極めて高い抵抗率の材料を電源プレーンに適用するのはコスト的にも製造技術の上でも実現が難しい。
【課題を解決するための手段】
【０００８】
そこで、より抵抗上昇率を上げるために、チップからデカップリングコンデンサまでの給電経路のうち、元々抵抗の高い部分、即ちアスペクト比が高いところ（長い配線部分）に、中周波で抵抗が高くなる、すなわち中周波で給電系のＱ値が低くなり、反共振インピーダンスが低くなるような構造を入れる。具体的には以下の２カ所に構造を入れる。
１．半導体パッケージ給電配線部及び電源層部
２．デカップリングコンデンサ実装部
本発明の基本的な考え方は図３の等価回路を用いて説明できる。すなわち、LSIチップとデカップリングコンデンサを繋ぐ経路について、低周波用の経路と中周波用の経路に分けて、異なる電気パラメータを与える。具体的には、低周波経路は高インダクタンスで低抵抗、中周波用は低インダクタンスで高抵抗になるようにする。
【発明の効果】
【０００９】
本発明によれば、低域の周波帯では低インピーダンス、中域の周波帯でも反共振インピーダンスが小さいインピーダンスプロファイルを得ることが出来る。その結果、低電源ノイズを実現し、半導体装置の高速化に寄与できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の名称を付け、繰り返しの説明を省略する。
【実施例１】
【００１１】
実施例１は、多ピン半導体パッケージにおけるパッケージ内給電配線に抵抗率の異なる２種類の配線を用い、その半導体パッケージとデカップリングコンデンサとを搭載するプリント基板を含めた半導体装置により図３の等価回路の給電系を実現するものである。
【００１２】
図１a)は実施例１の半導体装置の平面図である。半導体装置のプリント基板２１には２つの半導体パッケージが搭載されるが、図では右側の搭載位置には半導体パッケージが未実装である状態を示す。搭載位置にはボールグリッドアレイ（BGA）のボール実装用電極１０が並ぶ。ボール実装用電極の大半は配線９、およびプリント基板を通貫するＶＩＡ８を介し基板内部の配線層に接続される。ボール実装用電極の一部は、基板表面の電源層３に接続される。複数のデカップリングコンデンサ４が半導体パッケージを取り囲むように配置される、それらの一方の電極は電源層３に接続される。
【００１３】
左側の搭載位置には半導体パッケージ１が搭載されており、この半導体パッケージ１は上記した右側の搭載位置に実装すべき半導体パッケージと同一構造である。図では、主に半導体パッケージ１の基板の配線構造が図示される。また図１b)には実施例１の半導体装置の断面構造を示す。ただし、構造の理解を容易にするため、図１a)の破線の範囲内の電源配線および電源層、グランド配線およびグランド層の全てを図１b)の断面内に表している。なお、パッケージ基板およびプリント基板には電源配線、グランド配線の他に信号配線を備えるのが一般的であるが、図では信号配線は省略している。以下に主に図１b)を参照して実施例１の半導体装置の構造を詳細に述べる。
内部電源層３−２とグランド層３−１の間には電源装置（図示せず）からの電圧が印加される。半導体チップ１３の電源端子と接続するための電極５−１には、配線６と配線７が接続される。配線６はNiやNiPのような高抵抗率材料で形成され、半導体パッケージ１の底面に並ぶボール電極のうちの外側のボール電極（電源ピン２−１a）に接続される。配線７はCuなどの低抵抗材料で形成され、内側のボール電極（電源ピン２−１b）に接続される。同様に、半導体チップ１３のグランド端子と接続するための電極５−２にも高抵抗材料の配線と低抵抗材料の配線が接続され、それぞれ半導体パッケージ底面のボール電極であるグランドピン２−２aと、グランドピン２−２bに接続される。プリント基板に搭載されたデカップリングコンデンサ４から半導体チップの電源端子に至る経路として、プリント基板表面の電源層３からＶＩＡ８−１、内部電源層３−２、ＶＩＡ８−２、電源ピン２−１b、低抵抗配線７を順に経由する第１経路と、電源層３、電源ピン２−１a、高抵抗配線６と経由する第２経路がある。第１経路に近接する戻り経路は、半導体チップ１３のグランド端子に接続する電極５−２、低抵抗配線、グランドピン２−２b、ＶＩＡ８−４、グランド層３−１、ＶＩＡ８−５と経由してデカップリングコンデンサ４に戻る。また、第２経路に近接する戻り経路は、電極５−２、高抵抗配線、グランドピン２−２a、ＶＩＡ８−３を介してグランド層３−１に入り、ＶＩＡ８−５を経由してデカップリングコンデンサ４に戻る。
上記第２経路は、デカップリングコンデンサ４が接続された電源層３に直接つながるため、そのインダクタンスは多数のＶＩＡホールを有す内部電源層３−２とＶＩＡ８−１とＶＩＡ８−２とを経由する第１経路のインダクタンスの数分の一となる。すなわち実施例１の特徴は、デカップリングコンデンサからの経路に、従来の第１経路に比べて経路抵抗が高く、経路インダクタンスが低い上記第２経路が追加されている点である。この第２経路は数十ＭＨｚ以上の領域で第１経路より低いインピーダンスとなり、図３の等価回路上に示す中周波用経路に相当する。この第２経路を有することにより、図２に示す「本発明」のインピーダンスプロファイルを得ることができる。
【実施例２】
【００１４】
実施例２は、半導体パッケージ内部の電源・グランド配線ペアについて、そのペア配線構造の内側を高抵抗材料にすることで、図３の等価回路のような給電系を実現するものである。実施例の主要部を図４に示す。
【００１５】
図４の２本の配線は、パッケージ内配線のうち電源配線とグランド配線のペアを１ペアのみ抜き出したものである。半導体パッケージ基板の底部に設けるＢＧＡボール電極のうちボール電極２−１とボール電極２−２は対をなし、それぞれ電源ピン、グランドピンとして用いられる。半導体チップの電源端子が接続されるチップ電極５−１と電源ピン２−１との間を結ぶ電源配線は、半導体チップのグランド端子が接続されるチップ電極５−２とグランドピン２−２との間を結ぶグランド配線と平行に近接して設けられる。その対をなす配線同士が対向する内側部分６は高抵抗材料で形成される。以下では高抵抗部６と称す。配線の残りの部分７は低抵抗材料で形成される。以下では低抵抗部７と称す。電源・グランド配線に電流が流れているとき、電流の周波数が高くなると配線部の実効インダクタンスを最小化するために電流は対となっている配線の内側を流れようとする。なぜなら、このように電流が流れた方が、相互インダクタンスが大きくなり、ループの実効インダクタンスは小さくなるためである。したがって周波数が高くなるほど実効的に抵抗率が高くなり、その結果、図２に示す「本発明」のインピーダンスプロファイルが得られる。
上記効果を充分に得るには、高抵抗部６に、抵抗率が低抵抗部７の１０倍以上である部材を用いるのが好ましい。具体的には低抵抗部７としてはCu、Alが一般的であるが、Mo、Pt、Au、Ir、Pb、Rh、及びAgのいずれかを主成分とする金属材料が適する。これに対し高抵抗部６としてはNi、NiP、W、Cr、Ｓrのいずれかを主成分とする材料、または有機化合物、または金属酸化物を採用することができる。数十ＭＨｚから百ＭＨｚにおける銅の表皮厚は7〜20[μm]、Niは10〜30[μm]であることから、低抵抗部７に幅数百[μm]の銅、高抵抗部６に幅10〜20[μm]のNiを用いた配線構造にすると効果が大きい。
【実施例３】
【００１６】
実施例３は、半導体パッケージ内部の電源・グランド配線ペアについて、そのペア配線構造の内側を高抵抗材料にし、更に交互に凹凸の形状を作ることで、実施例の２よりも高効率に中周波帯での抵抗値を高くし、図３の等価回路のような給電系を実現するものである。実施例３の主要部を図５に示す。
【００１７】
図５も、実施例３の半導体パッケージ内部の配線のうち、電源ピン２−１とチップ電極５−１の間を結ぶ電源配線と、グランドピン２−２とチップ電極５−２の間を結ぶグランド配線のペアを抜き出して示したものである。これら対を成す配線の幹部分７はCu等の低抵抗金属で形成される。幹部分７が対向する内側からはNi 等の高抵抗材料で形成する突起部６が伸びており、電源配線とグランド配線の突起部同士が入れ子になっている。両者の突起部の間には絶縁体が介在している。電源・グランド配線に電流が流れているとき、電流の周波数が高くなると配線部の実効インダクタンスを最小化するために電流は対となっている配線の内側を流れようとするが、内側の入れ子構造では電源とグランドが近接した形状を取っているため、電流は突起部表面を流れようとする。このため、周波数が高くなると電流経路が実施例２よりも長くなることにより実効的な抵抗率がより高くなり、その結果、図２の「本発明」のようなインピーダンスプロファイルが得られる。
【００１８】
突起部６の材料としてNiを選択した場合の配線構造の例としては、幹部分７の幅を数百[μm]、突起部６の幅を10〜20[μm]、突起部６の長手方向を100[μm]程にすると、効果が大きい。
【実施例４】
【００１９】
実施例４の主要部を図６に示す。図６も半導体パッケージ内のペア配線部分を示し、実施例３の各部と対応する部分は図５と同一の符号が付されている。実施例４は、複数の突起部６を、電源配線、グランド配線の対向する内側ではなく、電源配線とグランド配線のそれぞれ上面に取り付けた点が実施例３と異なる。配線の幹部分７をCu 等の低抵抗材料で形成し、突起部６をNi等の高抵抗材料で形成する点は、実施例３と変わりがない。
【００２０】
電源・グランド配線に電流が流れているとき、電流の周波数が高くなると表皮効果のために電流は配線内部よりも配線の表面を流れようとする。なぜなら、このように電流が流れた方が、自己インダクタンスの構成要素である内部インダクタンスと外部インダクタンスのうち、内部インダクタンスが極小化し、総合的に自己インダクタンスが小さくなるためである。したがって、低抵抗材料の配線幹部分７の上面にある高抵抗材料の突起部６の表面に沿って電流が流れ、電流経路の長大化と抵抗率の増加の相乗効果により中周波帯における実効的な抵抗率がより高くなり、その結果、図２に示す「本発明」のインピーダンスプロファイルが得られる。
【００２１】
突起部６の材料としてNiを選択した場合の配線構造の例としては、幹部７の幅を数百[μm]、厚さ数十[μm]、突起部６の高さを20〜50[μm]、配線構造の長手方向に沿った突起部６の幅20〜40[μm]程にすると、効果が大きい。
【実施例５】
【００２２】
実施例５は、多層基板で形成する半導体パッケージにおいて、パッケージ基板内部の電源・グランド層の層に高抵抗材料を用いることで、図３の等価回路のような給電系を実現する。
【００２３】
図７にてパッケージ基板１の内部にはグランド層１５、高抵抗材料で形成された電源層１６、低抵抗材料で形成された電源層１７を順に有する。半導体チップ１３はこのパッケージ基板１の上部にバンプ電極１４により実装される。図中Ｇで示す半導体チップのグランド端子へはグランド層１５につながるＶＩＡを介して接続が成される。一方、図中Vで示す半導体チップの電源端子には電源層１６と電源層１７の双方に接続するＶＩＡとの接続が成される。低周波では、抵抗値の小さい電源層１７と１５のグランド層１５を電流が流れることで給電されるが、周波数が高くなると、電源層のインダクタンスを最小化するために、グランド層と隣接する電源層１６に電流は集中して流れる。なぜなら、このように電流が流れた方が、電源層とグランド層の相関距離で決まる相互インダクタンスが大きくなるためループの実効インダクタンスは小さくなるためである。このため、周波数が高いほど高抵抗材料の電源層を流れることを余儀なくされ、その結果、図２に示す「本発明」のインピーダンスプロファイルが得られる。
【００２４】
ここでは低抵抗の電源層と高抵抗の電源層とを有する実施例を示したが、グランド層に同様な２層構造を適用しても同様な効果を得ることができる。
【実施例６】
【００２５】
ここまで示した実施例は、主に半導体パッケージ内の配線構造に特徴を有していた。これに対し、ここから以降に示す実施例はデカップリングコンデンサの実装電極に特徴を有する。
図８a)は実施例６のデカップリングコンデンサの実装部分近傍の平面図である。デカップリングコンデンサ４は半導体パッケージを搭載するプリント基板の表面に実装される。図８b)は図８a)と同一部分の、デカップリングコンデンサが未実装の状態の平面図である。
プリント基板の内部の電源層（図１b）の電源層３−２を参照）は半導体パッケージの電源ピンに接続されている。またプリンタ基板の内部のグランド層（図１b）のグランド層３−１を参照）も上記半導体パッケージのグランドピンに接続されている。その電源層にＶＩＡを介して接続するプリント基板表面のＶＩＡ電極８aからは配線７aが伸ばされ、その先端はコンデンサ実装電極となる。同様にグランド層にＶＩＡを介して接続するＶＩＡ電極８bからは配線７bが伸ばされ、その先端はもう一つのコンデンサ実装電極となる。これら二つのコンデンサ実装電極にデカップリングコンデンサ４の両端が接続される。これらコンデンサ実装電極の互いに近接する内側領域１８a、１８bはともに高抵抗材料で形成されている。また、高抵抗領域１８aの直下には上記電源層に接続するＶＩＡ２０aが存在する。同様に高抵抗領域１８bの直下にはグランド層に接続するＶＩＡ２０bが存在する。すなわちＶＩＡ２０aと２０bはパッドオンＶＩＡである。この構造により、デカップリングコンデンサ４と半導体チップ内の回路との間には、低抵抗領域１９a、配線７a、ＶＩＡ電極８aを経由する第１経路に加え、高抵抗領域１８a、ＶＩＡ２０aを経由する第２経路が形成される。グランド側も同様に２つの経路が形成される。これにより図３の等価回路の給電系が実現する。
【００２６】
すなわち低周波では、電流は主に上記第１経路を流れるが、周波数が高くなると、より低インダクタンスなパッドオンＶＩＡを経由する第２経路を電流が流れるようになる。このため、パッドオンＶＩＡ周辺を高抵抗材料にすることで系の抵抗値が高くなり、その結果、図２に示す「本発明」のインピーダンスプロファイルが得られる。
【００２７】
なお、この場合、高抵抗領域１８a、１８bの抵抗率は、低抵抗領域のそれに比べて１桁以上大きくないと効果はほとんど得られない。このため、本実施例ではNiのようにCuの数倍程度の抵抗率材料では不十分であり、NiPのように２桁〜３桁以上抵抗率が異なる材料が有効である。
【実施例７】
【００２８】
実施例７は、実施例６と同様にデカップリングコンデンサの実装部分近傍の構造の工夫により図３の等価回路のような給電系を実現する。
図９は実施例７のプリント基板のデカップリングコンデンサ実装部分近傍の平面図である。デカップリングコンデンサ４を実装するためのコンデンサ実装電極の内側領域１８a、１８bは図８の実施例と同様に高抵抗領域である。これに加え、ＶＩＡ電極８a、８bからそれぞれ伸ばされた配線７a、７bの対向する内側部分にも、それぞれ高抵抗領域６a、６bが設けられている。本実施例ではパッドの高抵抗部１８a、１８bの直下にＶＩＡは存在しない。
本実施例は、実施例２で示した構造をデカップリングコンデンサの実装電極に適用したものであり、作用効果は実施例２と同等である。
【実施例８】
【００２９】
実施例８は実施例７の変形であり、実施例６や実施例７と同様に図３の等価回路のような給電系を実現する。
図１０は実施例８のプリント基板のデカップリングコンデンサ実装部分近傍の平面図である。ＶＩＡ電極８a、８bから伸ばされた配線７a、７ｂおよびコンデンサ実装電極の対向する内側だけでなく、外側部分にも高抵抗領域（斜線部）がそれそれ付加されている。
【００３０】
電源配線とグランド配線が近接している場合には、高い周波数で電流分布が主に電源配線とくグランド配線が対向している内側の表面に集まる。したがって実施例７の構造とする効果が高い。これに対して、サイズの大きいチップコンデンサを使うなどの理由で電源配線とグランド配線とが離れている場合には高い周波数での電流分布は各配線の両側に集まるため、図１０のような構造の方が有効である。
【実施例９】
【００３１】
実施例９は実施例７の更に別の変形であり、デカップリングコンデンサ実装部分近傍の配線に実施例３にて説明したのと同様な入れ子構造の突起部を採用したものである。図１１を参照して説明する。ＶＩＡ電極８a、８bからデカップリングコンデンサ４を実装するためのコンデンサ実装電極にそれぞれ配線７a、７bが伸びている。それら配線同士の対向する内側には高抵抗材料で形成される枝状の突起部６が設けられ、入れ子状態で相互に近接している。それら突起部に適する材質、また突起部の適切な形状およびサイズは実施例３で述べたのと同様であり、作用・効果についても実施例３と同様である。
【実施例１０】
【００３２】
実施例１０は実施例７の更に別の変形であり、デカップリングコンデンサ実装部分近傍の配線に実施例４にて説明したのと同様な突起部を採用したものである。図１２a)はその上面図であり、１２図b)は断面図である。ＶＩＡ電極８a、８bからデカップリングコンデンサ４を実装するためのコンデンサ実装電極に至る配線７a、７bの上面に高抵抗材料で形成される突起部６が配列する。それら突起部に適する材質、突起部の適切なサイズは実施例４で述べたのと同様であり、作用・効果についても実施例４と同等である。
【図面の簡単な説明】
【００３３】
【図１】a)は本発明の実施例１の半導体装置の平面図で、b)はその破線範囲の内部配線構造を示す断面図である。
【図２】従来技術及び本発明により得られる給電インピーダンスプロファイルの図である。
【図３】本発明の基本原理を表す等価回路図である。
【図４】実施例２の半導体パッケージ内の電源・グランド配線ペアを示す平面図である。
【図５】実施例３の半導体パッケージ内の電源・グランド配線ペアを示す平面図である。
【図６】実施例４の半導体パッケージ内の電源・グランド配線を示す説明図で、a)は上面図、b)は断面図である。
【図７】実施例５の半導体パッケージの基板内の配線構造を示す断面図である。
【図８】実施例６の半導体装置のデカップリングコンデンサの実装部分近傍の構成を示す図で、a)はデカップリングコンデンサを搭載した状態の平面図、b)はデカップリングコンデンサを搭載していない状態の平面図である。
【図９】実施例７の半導体装置のデカップリングコンデンサの実装部分近傍の構成を示す平面図である。
【図１０】実施例８の半導体装置のデカップリングコンデンサの実装部分近傍の構成を示す平面図である。
【図１１】実施例９の半導体装置のデカップリングコンデンサの実装部分近傍の構成を示す平面図である。
【図１２】実施例１０の半導体装置のデカップリングコンデンサの実装部分近傍の構成を示す図で、a)は上面図、b)は断面図である。
【符号の説明】
【００３４】
１…半導体パッケージ、
２-１,２-１a,２-１b,２-２,２-２a,２-２b…半導体パッケージ内BGAボール電極部、
３…電源層、
３−１…グランド層
３−２…内部電源層
４…デカップリングコンデンサ、
５-１,５-２…チップ接続端子、
６…高抵抗部（配線付加部または突起部）、
７…低抵抗部（配線幹部分）
８, ８-１, ８-２, ８-３, ８-４, ８-５…ＶＩＡ、
８a ,８b…ＶＩＡ電極
９…パッド間接続配線、
１０…プリント基板上BGAボール実装パッド、
１１…BGAボール、
１３…半導体チップ、
１４…バンプ電極、
１５…パッケージ基板内グランド層、
１６…パッケージ基板内高抵抗電源層、
１７…パッケージ基板内低抵抗電源層、
１８a,１８b…コンデンサ実装電極の高抵抗領域、
１９a,１９b…低抵抗材料コンデンサ実装電極の低抵抗領域
２０a,２０b…パッドオンＶＩＡ
２１…プリント基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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