(57)【要約】【課題】複数レイヤー間の位置合わせ誤差を小さくすることができ、簡便で環境負荷を低減させることが可能となるパターン形成方法および電子デバイスの製造方法を提供する。【解決手段】複数のレイヤーによる層構造のパターン形成方法であって、  前記複数のレイヤーに対応した多段の凹凸形状を有する３次元モールドを用い、該３次元モールドの反転した多段の凹凸形状を前記基板上に形成する第１のプロセスと、  前記基板上に形成された多段の凹凸形状における一つの凹部に液体利用プロセスによって液体材料を入れて、前記複数のレイヤーの内の一つのレイヤーを形成する第２のプロセスと、  前記第２のプロセスを、前記複数のレイヤーにおける前記第２のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返し、これら残りのレイヤーを形成する第３のプロセスと、を有する構成とする。【選択図】            図１
2008260198.tif 000002
【特許請求の範囲】
【請求項１】
複数のレイヤーによる層構造のパターンを形成するパターン形成方法であって、
前記複数のレイヤーに対応した多段の凹凸形状を有する３次元モールドを用い、該３次元モールドを基板に押し当てることによって、該３次元モールドの反転した多段の凹凸形状を前記基板上に形成する第１のプロセスと、
前記基板上に形成された多段の凹凸形状における一つの凹部に液体利用プロセスによって液体材料を入れて乾燥させることにより、前記複数のレイヤーの内の一つのレイヤーを形成する第２のプロセスと、
前記第２のプロセスを、前記複数のレイヤーにおける前記第２のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返し、これら残りのレイヤーを形成する第３のプロセスと、
を有することを特徴とするパターン形成方法。
【請求項２】
前記液体利用プロセスで使用される液体材料は、上記複数のレイヤーを形成するに際し、前記複数のレイヤーに対しそれぞれ異なる材料に切り換えて用いられることを特徴とする請求項１に記載のパターン形成方法。
【請求項３】
前記液体利用プロセスが、インクジェットであることを特徴とする請求項１または請求項２に記載のパターン形成方法。
【請求項４】
前記基板が、可撓性を有する熱可塑性樹脂であることを特徴とする請求項１乃至３のいずれか１項に記載のパターン形成方法。
【請求項５】
前記基板は、表面に変形層を含むことを特徴とする請求項４に記載のパターン形成方法。
【請求項６】
前記複数のレイヤーは、基板表面に近いレイヤーＬ１と、その次に基板表面に近いレイヤーＬ２とからなり、レイヤーＬ２の形状の一部が平面的に見てレイヤーＬ１よりはみ出している部分を有し、
前記はみ出している部分はレイヤーＬ２上にレイヤーＬ１が積層されており、
前記レイヤーＬ２の基板表面から最も遠い位置におけるレイヤーＬ２のはみ出し方向と直交する幅をＷ１、前記基板表面におけるレイヤーＬ２がレイヤーＬ１よりはみ出している部分のはみ出し方向と直交する幅をＷ２としたとき、
Ｗ１＜Ｗ２の関係を満たすことを特徴とする請求項１乃至５のいずれか１項に記載のパターン形成方法。
【請求項７】
請求項１乃至６のいずれか１項に記載のパターン形成方法を用いて電子デバイスを製造することを特徴とする電子デバイスの製造方法。
【請求項８】
前記電子デバイスが、ソース電極、ドレイン電極、半導体層、ゲート絶縁層、ゲート電極を有する薄膜トランジスタであって、
これらのソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層の３層分に対応した凹凸形状を有する３次元モールドを用い、インプリントにより基板に前記３次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記電極層、前記半導体層、前記ゲート絶縁層を形成することを特徴とする請求項７に記載の電子デバイスの製造方法。
【請求項９】
前記薄膜トランジスタが、基板表面に近いゲート絶縁層と、その次に基板表面に近い半導体層、半導体層の次に基板表面に近いソース電極及びドレイン電極を形成する電極層からなり、
前記ソース電極及びドレイン電極を形成する電極層の形状の一部が、平面的に見て半導体層よりはみ出している部分を有し、
前記半導体層からソース電極及びドレイン電極を形成する電極層がはみ出した部分には、ソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層が積層されており、
前記ソース電極及びドレイン電極を形成する電極層の基板表面から最も遠い位置におけるソース電極及びドレイン電極を形成する電極層のはみ出し方向と直交する幅をＷ３とし、
前記基板表面におけるソース電極及びドレイン電極を形成する電極層の上に位置するゲート絶縁層が半導体層よりはみ出している部分のはみ出し方向と直交する幅をＷ４としたとき、
Ｗ３＜Ｗ４の関係を満たすことを特徴とする請求項８に記載の電子デバイスの製造方法。
【請求項１０】
前記電子デバイスが、第１導電体層、第２導電体層、アンチヒューズ層、絶縁体層を有するライトワンスメモリ素子であって、
これらのアンチヒューズ層、第２導電体層を形成する２層分に対応した凹凸形状を有する３次元モールドを用い、インプリントにより基板に前記３次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記アンチヒューズ層、前記第２導電体層を形成することを特徴とする請求項７に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン形成方法および電子デバイスの製造方法に関する。
中でも、ナノインプリントとインクジェットを併用した回路パターニング技術に関し、特にフレキシブルな樹脂基板を用いた薄膜トランジスタデバイスの製造方法に関する。
【背景技術】
【０００２】
微細加工技術で形成した凹凸をシリコン基板上に形成したレジスト層に転写する形でパターニングを行うナノインプリント技術が知られている。
ナノインプリントにおいては、多段の凹凸を有するモールド（以下、これを３次元モールド（３Ｄモールド）と記す）を使用することで、マイクロレンズやホログラムなどが作成出来ることが知られている。
【０００３】
３次元モールドを使った配線形成技術としては、特許文献１において、３次元モールドでレジストに転写した３次元構造に対し、リアクティブイオンエッチング（以下、これをＲＩＥと記す）で順次エッチングすることで回路形成する方法が開示されている。
また、特許文献２においては、アディティブもしくはサブストラクティブ工法を用いて、３次元レジスト構造から３次元の配線構造を形成する技術が開示されている。
【０００４】
有機半導体デバイスへのナノインプリント技術の応用例として、薄膜トランジスタのソース電極及びドレイン電極の作成例が知られている。
非特許文献１においては、ナノインプリントで形成したＰＤＭＳ上の凹部に、ＰＥＤＯＴ−ＰＳＳを滴下してソース電極とドレイン電極を形成した有機薄膜トランジスタの作成例が開示されている。ここでの滴下手段としては、インクジェットが用いられている。
また、特許文献３では、インクジェットを利用したＴＦＴシートの製造方法が提案されている。
ここでは、ゲートバスラインまたはソースバスラインの位置を検出し、その位置情報に基づいて、ＴＦＴを構成するエレメントの配列位置と形状の情報を出力し、その配列位置に各エレメントを形成する方法が開示されている。
この提案の方法を採ることで、ガラスと比べ基板の伸縮が大きい樹脂基板を用いても、基板の伸縮などで発生する位置ずれを補正することが可能となる。
【特許文献１】特開２００４−４００９２号公報
【特許文献２】特開２００６−０３２９７５号公報
【特許文献３】特開２００４−２９５１２１号公報
【非特許文献１】Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ  ８８，  １３３５０２，  ２００６年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記した従来例の特許文献１や特許文献２による３次元構造を転写したレジストを使って、ＲＩＥでパターン形成する方法によれば、正確な位置合わせが可能である。
それは、転写した構造で作成するデバイスのレイヤー間の重ね合わせ誤差は、モールド上の誤差しか生じないためである。
しかしながら、上記従来例においては、デバイスのレイヤー間でエッチングストップ層がないため、段差の切り替えポイントの検出が困難であり、製造ばらつきが生じやすいという課題がある。
また、特許文献３のインクジェットによるパターン形成方法では、伸縮が大きい樹脂基板への対応は可能であるが、位置情報を検出するプロセスに費やす時間が長くなるという問題を有している。また、位置検出センサの精度とインクジェット描画ヘッドの位置精度が重畳されるため、位置合わせ精度の向上を図ることが困難となるという問題も有している。
【０００６】
本発明は、上記課題に鑑み、複数レイヤー間の位置合わせ誤差を小さくすることができ、簡便で環境負荷を低減させることが可能となるパターン形成方法および電子デバイスの製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は、次のように構成したパターン形成方法および電子デバイスの製造方法を提供するものである。
本発明のパターン形成方法は、複数のレイヤーによる層構造のパターンを形成するパターン形成方法であって、
前記複数のレイヤーに対応した多段の凹凸形状を有する３次元モールドを用い、該３次元モールドを基板に押し当てることによって、該３次元モールドの反転した多段の凹凸形状を前記基板上に形成する第１のプロセスと、
前記基板上に形成された多段の凹凸形状における一つの凹部に液体利用プロセスによって液体材料を入れて乾燥させることにより、前記複数のレイヤーの内の一つのレイヤーを形成する第２のプロセスと、
前記第２のプロセスを、前記複数のレイヤーにおける前記第２のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返し、これら残りのレイヤーを形成する第３のプロセスと、を有することを特徴とする。
また、本発明のパターン形成方法は、前記液体利用プロセスで使用される液体材料は、上記複数のレイヤーを形成するに際し、前記複数のレイヤーに対しそれぞれ異なる材料に切り換えて用いられることを特徴とする。
また、本発明のパターン形成方法は、前記液体利用プロセスが、インクジェットであることを特徴とする。
また、本発明のパターン形成方法は、前記基板が、可撓性を有する熱可塑性樹脂であることを特徴とする。
また、本発明のパターン形成方法は、前記基板が、表面に変形層を含むことを特徴とする。
また、本発明のパターン形成方法は、前記複数のレイヤーが、基板表面に近いレイヤーＬ１と、その次に基板表面に近いレイヤーＬ２とからなり、レイヤーＬ２の形状の一部が平面的に見てレイヤーＬ１よりはみ出している部分を有し、
前記はみ出している部分はレイヤーＬ２上にレイヤーＬ１が積層されており、  前記レイヤーＬ２の基板表面から最も遠い位置におけるレイヤーＬ２のはみ出し方向と直交する幅をＷ１、前記基板表面におけるレイヤーＬ２がレイヤーＬ１よりはみ出している部分のはみ出し方向と直交する幅をＷ２としたとき、
Ｗ１＜Ｗ２の関係を満たすことを特徴とする。
また、本発明の電子デバイスの製造方法は、上記したいずれかに記載のパターン形成方法を用いて電子デバイスを製造することを特徴とする。
また、本発明の電子デバイスの製造方法は、前記電子デバイスが、ソース電極、ドレイン電極、半導体層、ゲート絶縁層、ゲート電極を有する薄膜トランジスタであって、
これらのソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層の３層分に対応した凹凸形状を有する３次元モールドを用い、インプリントにより基板内に前記３次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記電極層、前記半導体層、前記ゲート絶縁層を形成することを特徴とする。
また、本発明の電子デバイスの製造方法は、前記薄膜トランジスタが、基板表面に近いゲート絶縁層と、その次に基板表面に近い半導体層、半導体層の次に基板表面に近いソース電極及びドレイン電極を形成する電極層からなり、
前記ソース電極及びドレイン電極を形成する電極層の形状の一部が、平面的に見て半導体層よりはみ出している部分を有し、
前記半導体層からソース電極及びドレイン電極を形成する電極層がはみ出した部分には、ソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層が積層されており、
前記ソース電極及びドレイン電極を形成する電極層の基板表面から最も遠い位置におけるソース電極及びドレイン電極を形成する電極層のはみ出し方向と直交する幅をＷ３とし、
前記基板表面におけるソース電極及びドレイン電極を形成する電極層の上に位置するゲート絶縁層が半導体層よりはみ出している部分のはみ出し方向と直交する幅をＷ４としたとき、
Ｗ３＜Ｗ４の関係を満たすことを特徴とする。
また、本発明の電子デバイスの製造方法は、前記電子デバイスが、第１導電体層、第２導電体層、アンチヒューズ層、絶縁体層を有するライトワンスメモリ素子であって、
これらのアンチヒューズ層、第２導電体層を形成する２層分に対応した凹凸形状を有する３次元モールドを用い、インプリントにより基板に前記３次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記アンチヒューズ層、前記第２導電体層を形成することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数レイヤー間の位置合わせ誤差を小さくすることができ、簡便で環境負荷を低減させることが可能となるパターン形成方法および電子デバイスの製造方法を実現することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について説明するが、本発明はこれらに限定されるものではない。
本実施形態において、以下で述べる「可撓性」とは、「力を加え変形しても折れることなく、自在に曲げること」が出来る性質を指し、英語のｆｌｅｘｉｂｌｅ（フレキシブル）に対応するものである。
ここでの自在に曲がる範囲とは、力を取り除くと元に戻る弾性変形の範囲であり、塑性変形を伴わない範囲と換言できる。
【００１０】
また、本実施形態に用いる液体利用プロセスは、インクジェット法やディスペンス法など、ピンポイントに液滴を滴下できる技術である。
アライメント精度や作成するデバイスのサイズ等の要求仕様に応じて、適宜使う方法を選択することが可能である。
１レイヤーごとに乾燥プロセスを設け、レイヤーごとに材料を代えて機能素子を作成することが可能である。
【００１１】
このようにすることで、特許文献１や特許文献２に挙げる３次元レジストを使用してＲＩＥでパターニングを実施する場合と比べ、プロセスマージンが広く、安定した形状を得ることが可能になる。
レジストを３次元形状に変形させ、それをもとにＲＩＥ加工を実施する場合は、ダイレクトに基板そのものを変形させる本提案のプロセスと比べ間接的な手法である。
このため、ＲＩＥのプロセス安定性やレジスト材料の品質安定性、ＲＩＥプロセスによる材料変質や表面硬化などの影響を受けやすく、プロセスの再現性を保証することが困難である。
【００１２】
しかしながら、本実施形態では、基板そのものをダイレクトに変形させる直接的な手法によることから、モールドの形状を正確にトレースしたリバース形状を基板上に形成することが容易となる。
特に、基板表面に変形しやすいＰＭＭＡやＰＶＮなどのポリマー材料を設けた場合には、１２０℃前後の低温で基板表面に高精細な形状を転写することが可能になる。
【００１３】
また、特許文献３での位置情報を検出するプロセスを有するインクジェットを利用した製造方法と比べ、よりスピーディに正確なアライメントを有する電子デバイスを製造することが可能になる。
ゲートライン、ビットラインなどの位置情報を正確に読み取るためには光学的な手段を使い画像認識技術を駆使して形状位置をトレースすることが必要になる。しかしながら、ゴミブツやパターンの欠落などに起因する画像認識エラーが発生するケースもある。
例えば、ＸＧＡ相当の１０２４ｘ７６８ピクセルを調べる場合、各ピクセルの位置を確認する場合７８６４３２箇所のチェックが必要になる。
画像認識エラーが生じた場合のプログラムルーチンをうまく作成しておかないと、チェックだけで膨大な時間がかかりタクトアップの制約となる。
位置情報の確認をオフライン作業として、抜き取り式に位置確認をする手法も考えられるが樹脂基板に部分的に別材料が乗っているものを加熱した場合の変形は熱応力のかかりかたが不整である。
特に、樹脂基板においては、サンプルの保持方法やテンションの掛け方による応力の不均一が生じ、場所ごとの誤差が大きい。このため、やはり安定的に正確な位置に次プロセスを進めることが困難になる。
【００１４】
しかしながら、本実施形態の方法を用いる場合には、あらかじめ最初のインプリント段階で各レイヤーの位置関係は規定されている。
そのため、各レイヤーごとの乾燥プロセスにおいて、熱収縮による基板変形が生じたとしても相互レイヤー間の位置関係は不変である。
このため、モールド精度を反映した位置合わせが可能である。位置合わせに必要なマージンを減らせることで配線間のオーバーラップによるキャパシタンスが減ることにより、配線における信号遅延が減少しデバイスの性能が向上する。
さらには性能の基板面内でのばらつきを抑制することが可能である。
【００１５】
つぎに、本実施の形態におけるパターン形成方法の説明をする。
図１に、本実施の形態におけるパターン形成方法を説明するためのフローチャートを示す。
本実施の形態におけるパターン形成方法においては、複数のレイヤーによる層構造の機能素子を形成するため、これら複数のレイヤーに対応する多段の凹凸形状を有する３次元モールドを用いる。
そして、まず、第１のプロセスにおいて、上記３次元モールドを基板に押し当て、該３次元モールドにおける多段の凹凸形状の反転した凹凸形状を、基板上に形成する。
その際、上記３次元モールドと接する基板表面近傍の温度をガラス転移点付近まで上昇させて圧力を加える。その後、適切な温度まで冷却させモールドを離型することで、上記モールドにおける多段の凹凸形状の反転した凹凸形状を、基板表面上に転写することが出来る。
【００１６】
次に、第２のプロセスにおいて、上記転写された多段の凹凸形状の基板上の最下層の凹部に、液体利用プロセスにより層を形成する。
液体利用プロセスとしては、インクジェットや、ディスペンスなどの手法を適宜用い、ノズルから層形成材料を上記最下層の凹部に滴下して層を形成する。
また、加熱手段としては基板裏面からのヒーター加熱だけでなく、熱風利用やランプ加熱等も適用することが出来る。
【００１７】
次に、第３のプロセスにおいて、３次元モールドで形成した凹部の段差数分、上記第２のプロセスを繰り返す。
すなわち、上記３次元モールドで基板上に転写された多段の凹凸形状において、上記第２のプロセスにおいて層を形成した最下層の凹部に次ぐ上層、さらにその上層という順に、上記第２のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返す。
そして、それらの各層の凹部に順次、層を形成する。その際、用いる液体利用プロセスは、インクジェットやディスペンスなどの手法を適宜使用する。
液体材料は、必要とする機能に応じ、絶縁体材料、金属材料、半導体材料など、適宜、異なる材料に切り替えて用いることが出来る。
加熱手段に関しても材料の特性に応じ適宜選択することが可能である。
上記プロセスを必要回数分繰り返すことで、本発明のパターン形成方法が完了する。
その後は、別のプロセスに回すか、素子として完成するか、製造する対象により異なる。
【００１８】
本実施の形態におけるパターン形成方法について、基本となるプロセスの骨子を図１に示したが、必要に応じ適宜異なるプロセスを入れても良い。
例えば、第２プロセスから第３のプロセスに移行する途中で、エッチング等の余分な層を取り除くプロセスや、表面状態を上に形成する材料を塗布し易くするために、ＵＶオゾン処理等親水性を増すプロセスを入れても良い。
これらのアレンジは当該業者においては容易に想像できるものである。
【００１９】
多段の凹凸形状を有する３次元モールドの材質は、シリコンや石英、グラッシーカーボン、Ｎｉ合金などが用いられる。
加熱によりモールド形状を基板表面に転写していくこと、及び光インプリントと比べ高い圧力を必要とすることから耐久性がある材料が望ましい。
従って、金型用材料であるＮｉ合金などが望ましいが、それに限定されるものではない。
シリコン基板を利用する場合には、シリコン表面に熱酸化層を形成したものが広く利用される。
しかし、３次元モールドを形成する場合には、ＲＩＥによる加工をレイヤー数分繰り返す多段のプロセスが必要になる。
そこで、シリコンのエキタピシャル層を表層に有するＳＯＩ基板に対し、さらに熱酸化層を表面に形成したような多層構造の基板を利用することが平坦性の高いモールドを形成する上で有利である。
こうしたプロセスは、半導体リソグラフィ技術の応用により、様々な線幅と段差を有する３次元モールドを作製することが可能になる。
【００２０】
本実施の形態において、モールドに形成されるレイヤーごとの段差は、必要とする構造とプロセス上の制約から決定される。
半導体リソグラフィ技術とそれを応用したＭＥＭＳ作製技術の進歩により、現代ではアスペクトが１０を超えるような深溝構造やＳｉ基板のあなあけ貫通構造も可能である。
しかしながら、３次元モールドとしての使用を想定した場合は、層となる材料中に含まれる分散材料やサイズ材の大きさや、液滴として制御しやすい液量と必要とする塗布面積との兼ね合いから段差が決められる側面もある。
形状として作製可能な段差は１レイヤーあたり１ｎｍ〜１ｍｍのレンジにあるが、少なくとも５ｎｍ程度の段差がないと液滴の広がりを抑制するストッパーとしての機能が弱い。
制御性の観点から望ましくは、１０〜５００ｎｍ、より望ましくは３０〜３００ｎｍが良い。
【００２１】
３次元モールドで形成するレイヤーの数は、目的とするデバイス構造と、プロセスの適合性、およびモールド作製の技術的ハードルから決められるが、原理的には制約がない。
それらが何段であっても、段差を形成するプロセスを繰り返せば作製することが可能である。
但し、前述の１段あたりの段差とモールドのベース基材の厚みが有限であることから、２段から１０段までの段数で通常使うことが出来る。
３次元モールドによって形成されるレイヤーごとの重ね合わせ精度は、モールドの作製段階で決定される。
すなわち、モールド作成時に使用する露光装置の有するアライメント機構の精度に制限される。
【００２２】
また、モールド上に形成するレイヤーごとの形状は、基板に転写された後の形状として、最下層レイヤーから上層レイヤーに移るに従い、面積が広がっていく形状であることを原則とする。
これは、形状を転写する上で必要なことになる。また、下のレイヤーが上のレイヤーよりはみ出した部分が生じてもよいが、はみ出した部分は、当然ながら下のレイヤーと同じ高さのエリアが広がる形状となる。
【００２３】
これを具体的に示したものが、図２に例示する３次元モールドの形状を示す模式図である。
図２において、１０３は３次元モールド上のソース電極を形成する部分、１０４は３次元モールド上のドレイン電極を形成する部分、１０５は３次元モールド上の有機半導体層を形成する部分、１０６は３次元モールド上のゲート絶縁層を形成する部分である。  
全体の土台となる１１０の部分の上に、３次元モールド上のゲート絶縁層を形成する部分１０６、３次元モールド上の有機半導体層を形成する部分１０５と徐々に面積が狭いエリアが重なる。
そして、一番上に３次元モールド上のソース電極を形成する部分１０３及び３次元モールド上のドレイン電極を形成する部分１０４の部分が形成されている。
上記ソース電極を形成する部分１０３及びドレイン電極を形成する部分１０４は、上記有機半導体層を形成する部分１０５及びゲート絶縁層を形成する部分１０６より突出した部分を持つ構造となっている。
そして、突出部分は土台となる１１０の高さまでつらなる構造となっている。
上記図２の３次元モールドは、３レイヤー分を形成することを想定したものである。
上記３次元モールドにおいて、最初に基板と接するのが、ソース電極を形成する部分１０３及びドレイン電極を形成する部分１０４のレイヤーを形成するための凹凸形状部である。
次に基板と接するのが、有機半導体層を形成する部分１０５のレイヤーを形成するための凹凸形状部であり、最後に接するのはゲート絶縁層を形成する部分１０６のレイヤーを形成するための凹凸形状部である。
１１０の面で、それ以上のモールドの基板への進入を防ぐストップ部となっている。
【００２４】
図３は、図２に例示する３次元モールドを基板に転写した際に形成される形状の模式図である。
図３において、モールド形状のソース電極を形成する部分１０３、ドレイン電極を形成する部分１０４、有機半導体層を形成する部分１０５、ゲート絶縁層を形成する部分１０６の部分が、基板上の２０３、２０４、２０５、２０６の部分にそれぞれ対応している。
すなわち、２０３は板上に形成された凹部でソース電極を形成する部分、２０４は基板上に形成された凹部でドレイン電極を形成する部分である。
また、２０５は基板上に形成された凹部で有機半導体層を形成する部分、２０６は基板上に形成された凹部でゲート絶縁層を形成する部分である。
従って、この例の場合では、下層がソース電極を形成する部分２０３、ドレイン電極を形成する部分２０４、中層が有機半導体層を形成する部分２０５、上層がゲート絶縁層を形成する部分２０６となっている。
２０３、２０４の部分が２０５、２０６にはみ出した部分は、２０３、２０４と同じ高さのエリアとなって広がっており穴としてのアスペクトが高い形状となっている。
【００２５】
上記した例の場合、ソース電極を形成する部分２０３、ドレイン電極を形成する部分２０４の幅が非常に狭いとすると、有機半導体層を形成する部分２０５、ゲート絶縁層を形成する部分２０６に、はみ出した部分でのアスペクトが異常に高くなる。
そのため、加工を受けた表面の性情によっては、表面張力の影響を受けて、後から滴下する材料の液滴がはみ出した部分にきちんと浸透せず、パターニング不良になる恐れがある。
従って、このような事態を避ける上では、図４に示すように、２０３、２０４に相当する部分のレイヤー幅が２０５の部分においてＷ１とすると、
それが２０６の部分の高さにおいてはＷ２、最表面においてはＷ３となるよう、つぎのような構造とすることが必要である。
すなわち、Ｗ１＜Ｗ２＜Ｗ３の関係を満たすような構造とすることが必要である。
【００２６】
また、３次元モールドを使用した後に液体利用プロセスで液滴を滴下していくことから、液滴で形成される層の形状としては、コーヒーのシミのように周囲の層厚が厚くなるリング状の形態となる。
さらに、モールドの側壁形状の制約を受けるが、液滴自体は周囲を丸く曲線でつなぐ形状になって表面自由エネルギを下げる方向に進展する。
従って、あらかじめモールドの形状を曲面で結んだ形状にする方が、形成される層の層厚分布は均一になる。これらのアレンジは当該業者にとって容易に類推できることである。
【００２７】
さらに、本実施の形態のプロセスが完了した段階では、３次元モールドによって形成された凹部が全て滴下した材料による層が形成されている。
従って、基板表面は上記のような液体利用プロセスに起因する凹凸が多少見受けられるものの、一般的な半導体リソグラフィプロセスで作製されるパターンと比べ凹凸の高さは低くフラットになっている。
そのため、次ステップで露光を行う場合にも、平坦度が高いことから焦点深度が浅くなることがなく、解像度の高い微細パターン形成を実現することが可能である。
【００２８】
本実施の形態のプロセスに使用することが出来る基板には、可撓性を有する熱可塑性のポリマー材料が用いられる。
熱可塑性のポリマー材料の例としては、ポリエチレン、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリイミド、
塩化ビニル、ポリプロピレンメタクリル、アクリロニトリル／スチレン、アクリロニトリル／ブタジエン／スチレン、
ポリアミド、ポリアセタール、ポリカーボネイト、ポリフェニレンサルファイド（ＰＰＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリエーテルサルフォン、等が挙げられる。
基板のガラス転移温度が高いものの方が、液体利用プロセスで滴下する液体材料の乾燥温度を高くすることが可能となる。
また、耐薬品性が高く、線膨張係数が小さい材料であるだけでなく平坦性が高いものが望ましい。
【００２９】
本実施の形態においては、３次元モールドで変形させる対象は均一材料からなる基板だけではなく、モールドと接する基板表面に形成した変形層を含む。変形層の材料としては、基板同様に加熱により変形が可能になる熱可塑性樹脂材料を用いることが望ましい。
ポリメタクリル酸アクリレート（ＰＭＭＡ）やポリイミド、ポリビニルナフタレンなどを用いることが可能である。
変形層の層厚はプロセスの加圧条件や加熱温度、さらには変形により設けたい形状により調整することが可能である。
５ｎｍ〜５００ｎｍ、より望ましくは１０ｎｍ〜３００ｎｍの変形層が作製のしやすさと制御性の観点では望ましい。作製方法としては、スピンコート、バーコート、スリットコートなど各種塗布層の形成技術を用いることが可能である。
【００３０】
３次元モールドで加工した後に、液体利用プロセスで滴下する液体材料としては、導電体、絶縁体、半導体などを形成する各種材料を必要に応じて用いることが出来る。
導電体としては、金属微粒子を含むコロイド溶液として、金や銀、パラジウム、銅などを含有する導電性組成物が知られている。さらには、液体の有機金属化合物、有機金属化合物の溶液や混合液などが知られている。
【００３１】
有機金属化合物の例としては、クロロトリエチルホスフィン金（Ｉ）、クロロトリメチルホスフィン金（Ｉ）、銀（Ｉ）２，４−ペンタンジオナト錯体、ヘキサフルオロペンタンジオナトシクロオクタジェンなどが挙げられる。
導電性高分子材料としては、ＰＥＤＯＴ／ＰＳＳ（ポリエチレンジオキシチオフェン／ポリスチロスルフォネート）水溶液が挙げられる。
【００３２】
絶縁性材料としては、ポリイミド、ＰＭＭＡなど熱可塑性のポリマーや、アルミニウム、チタン等の金属アルコキシドを用いたゾルゲル材料、スピンオングラス材料などの中で溶液プロセスに適応可能なものを用いることが出来る。
半導体材料としては、例えば、有機半導体であるポリチオフェン、ポリヘキシルチオフェン、ポリアリールアミン、ポリビニルアントラセン、ポリピロール、ポリベンゾチオフェン、
ポリチェニレンビニレン、ポリアニリン、ポリアセチレン、ポリジアセチレン、ポリアズレン、ポリカルバゾール、ポリセレノフェン、ナフタセン、
ペンタセン、ヘキサセン、ヘプタセン、ジベンゾペンタセン、テトラベンゾペンタセン、ピレン、ジベンゾピレン、クリセン、ペリレンなどを用いることができる。
さらに、これらの中でポリマーに関してはポリマーと同じ繰返し単位を有するオリゴマーも用いることが出来る。
また、無機半導体であっても溶液プロセスに適応可能なものを用いることが出来る。
【００３３】
液体利用プロセスとしてインクジェット技術の利用を想定する場合には、１０ｃＰ以下の粘度と、３０ｄｙｎ／ｃｍ程度の表面張力が好ましい。
粘度が上記値より高い材料は、インクジェットで吐出するのが困難であるばかりでなく、液滴のスピードが上がらないため吐出時間が長くなる。
表面張力が大きい場合には吐出性が悪くなり、基板上での定着性が悪くなる。
また、焼結温度は、基板材料のガラス転移点温度より低いことが望ましい。
また、数レイヤー分を作成する場合には、上の層を焼結させる際の温度が、下のレイヤーの分解温度や溶解温度以下であることが望ましい。
さらには、レイヤー同士の相溶性に配慮した構成としなければならないことは当該業者には容易に類推できることである。
【００３４】
液体利用プロセスとしてインクジェットを利用して凹部への材料の滴下を実施する場合、一つの凹部に対する滴下方法は、１点ずつドロップを落とす方法だけでなく、つぎのような方法によることが可能である。
すなわち、小ドロップを重ね打つ方法、少しずつ位置をずらせながら打つ方法など各種方法をとることが可能であり、パターンサイズや必要とする形状、材料の性情に合わせ適宜選択することが可能である。
【００３５】
以上の本実施の形態によれば、複数レイヤー間の位置合わせ誤差が小さい電子デバイスを簡便に製造することが出来る。
また、フォトリソグラフィプロセスをレイヤーごとに繰り返す必要がないためレジストやエッチング液等の薬液消費が発生しない。
また、最終的に層として残す液体材料の使用量もインクジェットやディスペンスといった場所を決めて液体材料を滴下する液体利用プロセスにより必要最小限であることからスピンコートなどと比べて消費量が少ない。従って、少ない環境負荷で電子デバイス向けのパターン形成をすることが出来る。
【実施例】
【００３６】
以下に、本発明の実施例について説明する。
［実施例１］
実施例１においては、本発明を適用したパターン形成方法について説明する。図５〜図１０に、本実施例のパターン形成方法における各プロセスを説明する図を示す。
これらの各図には、図２及び図３に示した構成と同様の構成には同一の符号を付されているので、共通する部分の説明は省略する。
図５において、１０１は基板、１０２は３次元モールドである。
【００３７】
本実施例の３次元モールド１０２は、つぎの構成部分を含む。
すなわち、ソース電極を形成する部分１０３及びドレイン電極を形成する部分１０４と、有機半導体層を形成する部分１０５と、ゲート絶縁層を形成する部分１０６に示すゲート絶縁層を形成する部分、の３層分に対応した凹凸形状部分を含む。
図５に示すパターン形成方法の第１のプロセスにおいて、矢印１０８の方向に圧力を印加することによって、基板材料を変形させる。
基板として７５ミクロン厚のポリイミド基板を使用し、モールドとしては、シリコン基板を利用して作製した４ｃｍ角サイズのものを使用した。ナノインプリント装置を使用して、一例として基板温度２４０℃、圧力１００ｋＮ、保持時間３００秒印加することによって、ポリイミド基板上にモールド形状１０２を転写する。
次に、パターン形成方法の第２のプロセスにおいて、モールドを基板から離す。図６に、この冷却後にモールドを基板から離した状態を示す。
モールドを矢印２０８の方向に移動させた後には、基板１０１上にモールドの形状を反映した凹凸によるソース電極を形成する部分２０３、ドレイン電極を形成する部分２０４が下層に形成されている。
また有機半導体層を形成する部分２０５が中層に、ゲート絶縁層を形成する部分２０６が上層に形成されている。
これらは。上記した３次元モールドの１０３、１０４、１０５、１０６の部分にそれぞれ相当する箇所である。
凹凸のサイズはゲート長に相当するソース電極とドレイン電極の間隔と線幅がそれぞれ１０μｍ、７０μｍ、１０５の部分が、１７０μｍｘ２４０μｍ、１０６の部分が１８０μｍｘ２５０μｍの広さとなっている。１０３、１０４の部分、１０５の部分、１０６の部分の段差が、それぞれ１００ｎｍ、２００ｎｍ、５００ｎｍとなっている。
【００３８】
次に、パターン形成方法の第３プロセスにおいて、ソース電極を形成する部分２０３、ドレイン電極を形成する部分２０４に、それぞれソース電極、ドレイン電極の各電極層を形成する。
図７に、上記パターン形成方法の第３のプロセスを説明する図を示す。
図７において、３００は液体利用プロセスにおけるノズルであり、３０１は導電材料の滴下を示す。
ここでは、液体利用プロセスを用いてノズル３００から導電材料３０１を滴下して、基板上に形成してあったドレイン電極を形成する部分２０４の凹部にあたる個所に、ソース電極３０３、ドレイン電極３０４の各層を形成する。
ここでは、液体利用プロセスとしてインクジェット装置を用いる。市販されているバブルジェット（登録商標）におけるプリンターのヘッド（最小液滴２ｐｌ）を流用し、銀インクを例えば閾値電圧２０Ｖ、１０００ｋＨｚの駆動周波数で必要箇所に打ち込む。
１ショットに対し約１００μｍ径の液滴を作製することが可能になり、ソース電極３０３及びドレイン電極３０４に相当する凹部を埋める形になる。
その後、基板加熱をホットプレートで行い、銀インク中の溶媒分を飛ばして乾燥させる。
【００３９】
次に、パターン形成方法の第４のプロセスにおいて、有機半導体層を形成する部分２０５に、有機半導体層３０５を形成する。
図８に、上記パターン形成方法の第４プロセスを説明する図を示す。
図８において、３０７は液体利用プロセスにおけるノズルであり、３０８は半導体材料の滴下を示す。
ここでは、図７に示すプロセスに引き続き、液体利用プロセスを用いて３０７に示すノズルから半導体材料３０８を滴下し、基板上に形成してあった有機半導体層を形成する部分２０５の凹部にあたる箇所に、半導体層３０５を形成する。
【００４０】
液体利用プロセスとして、インクジェットを利用し、金属配位基となる部位を水素置換したビシクロポルフィリンをクロロベンゼンで１ｗｔ％に溶媒希釈したものを一例として２０Ｖ、１０００ｋＨｚの駆動周波数で必要箇所に打ち込む。その後、２００度１０分間の基板加熱を大気中ホットプレートで行い、脱エチレン反応を誘起してポルフィリンをビシクロ体からベンゾ体に変換させる。
【００４１】
次に、パターン形成方法の第５プロセスにおいて、ゲート絶縁層を形成する部分２０６に、ゲート絶縁層を形成する。
図９に、上記パターン形成方法の第５のプロセスを説明する図を示す。
図９において、３０９は液体利用プロセスにおけるノズルであり、３１０は絶縁材料の滴下を示す。
ここでは、図８に引き続き液体利用プロセスを用いて３０９に示すノズルから絶縁材料３１０を滴下して基板上に形成してあったゲート絶縁層を形成する部分２０６にあたる凹部の箇所に、ゲート絶縁層３０６を形成する。
液体利用プロセスとして、インクジェットを利用し、ポリイミドを溶媒希釈したものを一例として２０Ｖ、１０００ｋＨｚの駆動周波数で必要箇所に打ち込む。その後、２３０度６０分間の基板加熱を窒素雰囲気中ホットプレートで行い、ポリイミド中の溶媒分を飛ばして乾燥させる。
なお、図１０に、上記とは異なるプロセスで形成するゲート電極２０７について説明する図を示す。ここでは、シャドーマスクを使った蒸着プロセスを選択する。
例えば、５ｘ１０−３Ｐａの真空雰囲気下で、金０．０５ｍｇをタングステン製のボートとともに加熱し、層厚７０ｎｍのゲート電極２０７を形成する。
【００４２】
以上の図５〜図１０のプロセスを経た有機薄膜トランジスタは、図示しないビアを用いてソース電極およびドレイン電極との接合をとり完成する。
半導体パラメータアナライザを使用してＶｇ−Ｉｄ、Ｖｇ−Ｉｇなど静特性の評価を実施することで性能把握をすることが出来る。
【００４３】
［実施例２］
実施例２においては、本発明を適用したアンチヒューズ層を利用したライトワンス（Ｗｒｉｔｅ  ｏｎｃｅ）メモリ素子を製造する方法について説明する。
図１１〜図１５に、本実施例のメモリ素子の製造方法における各プロセスを説明する図を示す。
【００４４】
まず、本実施例の第１のプロセスについて説明する。
図１１に本実施例の第１プロセスを説明する図を示す。図１１において、５０１は基板、５０２は第１導電体層、５０３は絶縁体層である。
本プロセスでは、基板としてプリント基板に用いられるフレキシブル基板材料であるポリイミド・銅の両面積層板を使用する。
ポリイミド、銅の厚さはそれぞれ４０μｍ、１０μｍであり、銅は片面を全面剥離して使用する。銅による第１導電体層５０２のパターニングはドライフィルムレジストを使用したフォトリソとウエットエッチで作製している。
次にポリイミドをスピン塗布して絶縁体層５０３を形成する。
実施例１と同じ材料を用いて、原液と希釈液を７：３の比率で作成したポリイミド溶液を、例えばスピン条件２０００ｒｐｍ  ３０秒で回転させると５００ｎｍの均一層を基板上に作製することが出来る。
加熱は、予備乾燥９０℃１０分を実施した後、２４０℃１時間窒素雰囲気中で行い、余分な溶媒分を飛ばして絶縁体層５０３を焼成する。この絶縁体層５０３は３次元モールドによる圧力を受けた場合に変形層として機能する。
【００４５】
次に、本実施例の第２のプロセスについて説明する。本プロセスでは、図１１のプロセスに続き、基板に対し３次元モールドを押し付ける。
図１２に本実施例の第２プロセスを説明する図を示す。図１２において、５０４はアンチヒューズ層を形成する部分、５０５は第２導電体層を形成する部分、５０６はベース部、５０７は３次元モールドである。
３次元モールド５０７は、アンチヒューズ層を形成する部分５０４と、第２導電体層を形成する部分５０５を形成する２層分に対応した凹凸形状部分と、ベース部５０６を含む。
【００４６】
図１２において、矢印５０８の方向に圧力を印加することによって、基板材料の変形層である絶縁体層５０３を変形させる。
モールドとしては、シリコン基板を利用して作製した４ｃｍ角サイズのものを使用した。
ナノインプリント装置を使用して、例えば基板温度２４０℃、圧力１００ｋＮ、保持時間３００秒印加することによって、第１導電体層５０２の上に３次元モールドの５０４の部位が対峙するような配置を取りポリイミド基板上にモールド形状５０７を転写する。
【００４７】
次に、本実施例の第３のプロセスについて説明する。本プロセスでは、図１２のプロセスに続き冷却後にモールドを基板から離型する。
図１３に、本実施例の第３プロセスを説明する図を示す。
図１３において、６０４は基板上に形成された凹部でアンチヒューズ層を形成する部分、６０５は基板上に形成された凹部で第２導電体層を形成する部分、６０８はモールドを移動させる方向を示す矢印である。
ここで、モールドを矢印６０８の方向に移動させることにより、基板５０１上にモールドの形状を反映した凹凸６０４、６０５が形成される。
それぞれ３次元モールド５０７の５０４、５０５の部分にそれぞれ相当する箇所である。
凹凸のサイズはアンチヒューズ層を形成する部分の径と段差が一例としてそれぞれ９０μｍ、１００ｎｍ、第２導電体層を形成する部分が、それぞれ１００μｍ、４００ｎｍとなっている。
ナノインプリント加工により第１導電体層５０２の直上に６０４の穴が形成された形になっているが、ポリイミドの残層があるため酸素プラズマを利用したアッシングを実施し、第１導電体層の清浄面を出しておく。
【００４８】
次に、本実施例の第４のプロセスについて説明する。本プロセスでは、図１３のプロセスに続き、基板上に形成してあった凹部のアンチヒューズ層を形成する部分に、アンチヒューズ層を形成する。
図１４に、本実施例の第４のプロセスを説明する図を示す。
ここでは、液体利用プロセスを用いて６０９に示すノズルから導電材料６１０を滴下して、基板上に形成してあった凹部６０４の部位にアンチヒューズ層７０４を形成する。
その際、液体利用プロセスとしてインクジェット装置を用いる。市販されているバブルジェット（登録商標）におけるプリンターのヘッド（最小液滴２ｐｌ）を流用し、ＰＥＤＯＴ／ＰＳＳ水溶液を一例として閾値電圧２０Ｖ、１０００ｋＨｚの駆動周波数で必要箇所に打ち込む。
１ショットに対し約１００μｍ径の液滴を作製することが可能になり、アンチヒューズ層７０４に相当する凹部を埋める形になる。
その後、１２０度３０分間の基板加熱をホットプレートで行い、ＰＥＤＯＴ／ＰＳＳ水溶液中の溶媒分を飛ばして乾燥させる。
【００４９】
次に、本実施例の第５プロセスについて説明する。本プロセスでは、図１４のプロセスに続き、基板上に形成してあった第２導電体層を形成する部分６０５の凹部に、導電体層を形成する。
図１５に、本実施例の第５のプロセスを説明する図を示す。
ここでは、図１４に示すプロセスに引き続き、液体利用プロセスを用いて６１１に示すノズルから導電材料６１２を滴下して基板上に形成してあった凹部６０５にあたる箇所に第２導電体層７０５を形成する。
その際、市販されているバブルジェット（登録商標）におけるプリンターのヘッド（最小液滴２ｐｌ）を流用し、銀インクを一例として閾値電圧２０Ｖ、１０００ｋＨｚの駆動周波数で必要箇所に打ち込む。
１ショットに対し約１００μｍ径の液滴を作製することが可能になり、第２導電体層７０５に相当する凹部を埋める形になる。
その後、１５０度３０分間の基板加熱をホットプレートで行い、銀インク中の溶媒分を飛ばして乾燥させる。
【００５０】
図１６は、図１１〜図１５の各プロセスで作製したライトワンスメモリ素子を３行３列分配置した平面図を模式的に表したものである。
第１導電体層８０１、８０２、８０３が縦方向に並ぶのに対し、第２導電体層９０１、９０２、９０３が横方向に垂直に交わる。
これら両者の間に、アンチヒューズ層を配したライトワンスメモリ素子（１１、１２、１３、２１、２２、２３、３１、３２、３３）が、サンドイッチされた単純マトリクス構造となっている。
【００５１】
アンチヒューズ層を使ったライトワンスメモリ素子の原理はシンプルである。まず、書き込みは、該当するメモリ素子に読み出しより高い電圧を印加して、メモリ素子を導通破壊しショート状態にする。
例えば、メモリ素子１１の信号読み出しの際は、第１導電体層８０１と第２導電体層９０１の間に４０Ｖの電位差を設け、メモリ素子を導通破壊しショート状態にする。
次に読み出しは、該当するメモリ素子に電圧を印加し導通を調べる。
例えば、メモリ素子１１の信号読み出しの際は、第１導電体層８０１と第２導電体層９０１の間に１０Ｖの電位差を設け、抵抗があるか、ショート状態であるかを確認する。抵抗がある場合が“０”、ショート状態の場合は“１”になる。
以上のように、一度しか書き込みは出来ないが、一度書いたメモリ状態は保持できるものがライトワンス（Ｗｒｉｔｅ  ｏｎｃｅ）メモリである。
【００５２】
図１６は模式図ではあるが、第１導電体層８０１、８０２、８０３の幅と、第２導電体層９０１、９０２、９０３の幅を変えて描いているのは意図的なものである。
すなわち、本発明による３次元モールドを使用した一括プロセスで形成されるライトワンスメモリ素子部（１１、１２、１３、２１、２２、２３、３１、３２、３３）と、第２導電体層９０１、９０２、９０３の間のアライメント精度は高い。このため、高密度での配置が可能である。
この場合、作製した３次元モールドの精度で決定されることから、パターン形成上のマージンを小さくできることを表している。
【００５３】
［実施例３］
実施例３においては、実施例１とは異なる形態の３次元モールドの構成例を説明する。
本実施例においては、例えば、複数のレイヤーは、基板表面に近いレイヤーＬ１と、その次に基板表面に近いレイヤーＬ２とからなり、レイヤーＬ２の形状の一部が平面的に見てレイヤーＬ１よりはみ出している部分を有する構成とする。
そして、前記はみ出している部分はレイヤーＬ２上にレイヤーＬ１が積層されており、
前記レイヤーＬ２の基板表面から最も遠い位置におけるレイヤーＬ２のはみ出し方向と直交する幅をＷ３、前記基板表面におけるレイヤーＬ２がレイヤーＬ１よりはみ出している部分のはみ出し方向と直交する幅をＷ４としたとき、
Ｗ３＜Ｗ４の関係を満たすようにする。
図１７に、本発明の実施例３における３次元モールドの具体的な構成例を示す。図１７において、１１０３は３次元モールド上のソース電極を形成する部分、１１０４は３次元モールド上のドレイン電極を形成する部分である。
また、１１０５は３次元モールド上の有機半導体層を形成する部分、１１０６は３次元モールド上のゲート絶縁層を形成する部分、１１１０はモールドの土台となる部分である。
【００５４】
本実施例では、実施例１と同じく有機薄膜トランジスタ素子を作成するに当たり、図１７に示すように、有機半導体層上と比べ広がっているものを使用する。
すなわち、ソース電極およびドレイン電極に相当する部位に対し、有機半導体層及びゲート絶縁層を形成する領域から外側のはみ出した部位の幅が、有機半導体層上と比べ広がっているものを使用する。
全体の土台となる１１１０の部分の上に、ゲート絶縁層を形成する部分１１０６、有機半導体層を形成する部分１１０５と徐々に面積が狭いエリアが重なる。
そして、一番上にソース電極を形成する部分１１０３及びドレイン電極を形成する部分１１０４の部分が形成されている。上記した１１０３及び１１０４の部分は、上記した１１０５及び１１０６より突出した部分が持つ構造となっており、突出部分は土台となる１１１０の高さまで連なる構造となっている。
【００５５】
図１７の３次元モールドは、図２と同様にソース電極１１０３、ドレイン電極１１０４、有機半導体層１１０５、ゲート絶縁層１１０６の３レイヤー分を形成することを想定したものである。
１１１０の面で、それ以上のモールドの基板への進入を防ぐストップ部となっている。
図２との違いは、ソース電極およびドレイン電極が有機半導体層を形成する部分からはみ出した部分で、図示するように線幅が有機半導体層と接する部分のＷ４から土台となる部分、すなわちゲート絶縁層の上端の部分のＷ５まで変化している。
従って、外側の領域においては幅広な形態となっている。
凹凸のサイズはゲート長に相当するソース電極とドレイン電極の間隔と線幅がそれぞれ１μｍ、５μｍ、有機半導体層を形成する１１０５の部分が、１７０μｍｘ２４０μｍ、ゲート絶縁層を形成する１１０６の部分が１８０μｍｘ２５０μｍの広さとなっている。
１１０３、１１０４の部分、１１０５の部分、１１０６の部分の段差が、それぞれ１００ｎｍ、２００ｎｍ、５００ｎｍとなっている。
また、ソース電極とドレイン電極の部分の幅はＷ４が５μｍ、Ｗ５が１０μｍとなっている。
【００５６】
本実施例の３次元モールドによっても、実施例１と同様なプロセスを経ることで、有機薄膜トランジスタ素子を作製することが出来る。
すなわち、第１プロセスとして図１７の形状の３次元モールドを基板に対し押し当ててモールドの反転形状の凹凸を形成する。
第２プロセスとして、３次元モールドで形成したソース電極及びドレイン電極に相当するレイヤー、有機半導体層に相当するレイヤー、ゲート絶縁層に相当するレイヤーを順次、インクジェット技術を使って材料を必要箇所に滴下し乾燥させ、層を積層していく。
最終的に実施例１と同じくゲート電極をマスク蒸着を使って金で作製する。
上記のステップを経て作製した有機薄膜トランジスタは半導体パラメータアナライザを使用してＶｇ−Ｉｄ、Ｖｇ−Ｉｇなど静特性の評価を実施することで、性能把握をすることが出来る。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態におけるパターン形成方法を説明するためのフローチャート。
【図２】本発明の実施の形態に用いられる３次元モールドの形状を示す模式図。
【図３】本発明の実施の形態に用いられる図２の３次元モールドを基板に転写した際に形成される形状の模式図。
【図４】本発明の実施の形態に用いられる３次元モールドのレイヤーに相当する部分の幅がＷ１＜Ｗ２＜Ｗ３の関係を満たすような構造とすることが必要であることを説明する図。
【図５】本発明の実施例１におけるパターン形成方法の第１のプロセスを説明する断面図。
【図６】本発明の実施例１におけるパターン形成方法の第２のプロセスを説明する断面図。
【図７】本発明の実施例１におけるパターン形成方法の第３のプロセスを説明する断面図。
【図８】本発明の実施例１におけるパターン形成方法の第４のプロセスを説明する断面図。
【図９】本発明の実施例１におけるパターン形成方法の第５のプロセスを説明する断面図。
【図１０】本発明の実施例１のパターン形成方法における異なるプロセスで形成するゲート電極について説明する断面図。
【図１１】本発明の実施例２におけるライトワンスメモリ製造成方法の第１のプロセスを説明する断面図。
【図１２】本発明の実施例２におけるライトワンスメモリ製造成方法の第２のプロセスを説明する断面図。
【図１３】本発明の実施例２におけるライトワンスメモリ製造成方法の第３のプロセスを説明する断面図。
【図１４】本発明の実施例２におけるライトワンスメモリ製造成方法の第４のプロセスを説明する断面図。
【図１５】本発明の実施例２におけるライトワンスメモリ製造成方法の第５のプロセスを説明する断面図。。
【図１６】本発明の実施例２におけるライトワンスメモリの構成を示す平面模式図。
【図１７】本発明の実施例３における３次元モールドの構成例を示す図。
【符号の説明】
【００５８】
１１：ライトワンスメモリ素子
１２：ライトワンスメモリ素子
１３：ライトワンスメモリ素子
２１：ライトワンスメモリ素子
２２：ライトワンスメモリ素子
２３：ライトワンスメモリ素子
３１：ライトワンスメモリ素子
３２：ライトワンスメモリ素子
３３：ライトワンスメモリ素子
１０１：基板
１０２：３次元モールド（３Ｄモールド）
１０３：３次元モールド上のソース電極を形成する部分
１０４：３次元モールド上のドレイン電極を形成する部分
１０５：３次元モールド上の有機半導体層を形成する部分
１０６：３次元モールド上のゲート絶縁層を形成する部分
１０８：モールドに圧力を印加する方向を示す矢印
１１０：３次元モールドの土台となる部分
２０３：板上に形成された凹部でソース電極を形成する部分
２０４：基板上に形成された凹部でドレイン電極を形成する部分
２０５：基板上に形成された凹部で有機半導体層を形成する部分
２０６：基板上に形成された凹部でゲート絶縁層を形成する部分
２０７：ゲート電極
２０８：モールドを移動させる方向を示す矢印
３００：液体利用プロセスのノズル
３０１：導電材料の滴
３０３：ソース電極
３０４：ドレイン電極
３０５：有機半導体層
３０７：液体利用プロセスのノズル
３０８：半導体材料の滴
３０９：液体利用プロセスのノズル
３１０：絶縁材料の滴
５０１：基板
５０２：第１導電体層
５０３：絶縁体層
５０４：実施例２で使用する３次元モールド上でアンチヒューズ層を形成する部分
５０５：実施例２で使用する３次元モールド上で第２導電体層を形成する部分
５０６：実施例２で使用する３次元モールド上のベース部
５０７：実施例２で使用する３次元モールド
５０８：モールドに圧力を印加する方向を示す矢印
６０４：基板上に形成された凹部でアンチヒューズ層を形成する部分
６０５：基板上に形成された凹部で第２導電体層を形成する部分
６０８：モールドを移動させる方向を示す矢印
６０９：液体利用プロセスのノズル
６１０：導電材料の滴
６１１：液体利用プロセスのノズル
６１２：導電材料の滴
７０４：アンチヒューズ層
７０５：第２導電体層
８０１：第１導電体層
８０２：第１導電体層
８０３：第１導電体層
９０１：第２導電体層
９０２：第２導電体層
９０３：第２導電体層
１１０３：実施例３に使用する３次元モールド上のソース電極を形成する部分
１１０４：実施例３に使用する３次元モールド上のドレイン電極を形成する部分
１１０５：実施例３に使用する３次元モールド上の有機半導体層を形成する部分
１１０６：実施例３に使用する３次元モールド上のゲート絶縁層を形成する部分
１１１０：実施例３に使用するモールドの土台となる部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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