(57)【要約】【課題】遅延同期ループ及びこれを備える半導体メモリ装置を公開する。【解決手段】入力クロック信号と偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して第１アップ信号及び第１ダウン信号を発生し、入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、第１アップ信号及び第１ダウン信号に応答して第１制御信号を変更する第１制御部、及びリング状に従属連結された偶数個の遅延セルを備え、第１制御信号に応答して偶数個の遅延セルの遅延時間が変更されて入力クロック信号の周期と同一の周期を有する偶数個の遅延クロック信号を発生し、偶数個の第１選択信号のうちの活性化された１つの第１選択信号に応答して偶数個の遅延クロック信号のうちの少なくとも１つの遅延クロック信号の遷移が制御され、残りの遅延クロック信号の遷移が少なくとも１つの遅延クロック信号の遷移に応答して遷移する遅延器を備えた周期同期部で構成されている。【選択図】  図３
2008017470.tif 000002
【特許請求の範囲】
【請求項１】
遅延器を含み、前記遅延器は偶数個の遅延クロック信号を発生するために構成されたリング状に従属に連結された偶数個の遅延セルを有する周期同期ループ部を備え、
前記偶数個の遅延クロック信号の少なくとも１つの遅延クロック信号の遷移が偶数個の第１選択信号中の活性化された１つの第１選択信号に応答して制御されるように構成され、残りのクロック信号の遷移は前記少なくとも１つのクロック信号に応答して行われるように構成されることを特徴とする遅延同期ループ。
【請求項２】
前記周期同期ループ部は、
入力クロック信号と偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期部アップ及びダウン信号を発生し、前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、前記周期部アップ及びダウン信号に応答して第１制御信号を変更する周期部制御器を備え、
前記偶数個の遅延セルの遅延時間が前記第１制御信号に応答して変更され、前記偶数個の遅延クロック信号は前記入力クロック信号と同一周期を有することを特徴とする請求項１に記載の遅延同期ループ。
【請求項３】
前記周期部制御器は、
前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して、前記入力クロック信号の位相が前記１つの遅延クロック信号の位相より先行すると前記周期部アップ信号を発生し、前記１つの遅延クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期部ダウン信号を発生する位相検出器と、
前記周期部アップ信号に応答して前記第１制御信号を増加し、前記周期部ダウン信号に応答して前記第１制御信号を減少する第１制御信号発生器と、
前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出して前記パルス信号を発生するパルス発生器と、
を備えることを特徴とする請求項２に記載の遅延同期ループ。
【請求項４】
前記遅延器は、
前記第１制御信号に応答して供給電圧のレベルを変更する電圧可変器と、
前記偶数個の第１選択信号と前記パルス信号に応答して偶数個の第３制御信号のうちの１つの第２制御信号と偶数個の反転第２制御信号のうちの１つの反転第２制御信号を選択する第１選択器と、
前記偶数個の遅延セルを備え、前記遅延セルのそれぞれがインバータを備え、前記インバータのそれぞれが前記供給電圧と接地電圧との間に直列連結された第１及び第２プルアップトランジスタと第１及び第２プルダウントランジスタを備え、前記インバータそれぞれの前記第１プルアップトランジスタそれぞれのゲートに前記偶数個の反転第２制御信号それぞれが印加され、前記インバータそれぞれの第２プルダウントランジスタそれぞれのゲートに前記偶数個の第２制御信号が印加される遅延回路と、
を備えることを特徴とする請求項２に記載の遅延同期ループ。
【請求項５】
前記電圧可変器は、
電源電圧と接地電圧間に直列連結された複数個の抵抗を備え、複数個の分配された電圧を発生する電圧分配器と、
前記第１制御信号に応答して前記複数個の分配された電圧のうちの１つの分配された電圧を選択して出力する第２選択器と、
前記第２選択器から出力される電圧と前記供給電圧との差を増幅して前記供給電圧を発生する増幅器と、
を備えることを特徴とする請求項４に記載の遅延同期ループ。
【請求項６】
前記遅延同期ループは、
偶数個の出力クロック信号のうち１つの出力クロック信号を補償遅延時間分遅延して遅延された出力クロック信号を発生し、前記入力クロック信号と前記遅延された出力クロック信号との位相を比較して遅延部アップ及びダウン信号を発生し、前記遅延部アップ及びダウン信号に応答して選択及び加重値制御信号を変更し、前記偶数個の第１選択信号を発生する遅延部制御器と、
前記選択及び加重値制御信号に応答して前記偶数個の遅延クロック信号中の対応する２個ずつの遅延クロック信号を選択し、選択された２個ずつの遅延クロック信号間の位相を混合して偶数個の出力クロック信号を発生する選択及び位相混合部を有する遅延同期部と、
をさらに備えることを特徴とする請求項１に記載の遅延同期ループ。
【請求項７】
前記遅延部制御器は、
前記偶数個の出力クロック信号のうち１つの出力クロック信号を補償遅延時間分遅延し、前記遅延された出力クロック信号を発生する遅延補償器と、
前記入力クロック信号と前記遅延された出力クロック信号との位相を比較して前記入力クロック信号の位相が前記遅延された出力クロック信号の位相より先行すると前記遅延部アップ信号を発生し、前記遅延された出力クロック信号の位相が前記入力クロック信号の位相より先行すると前記遅延部ダウン信号を発生する遅延部位相検出器と、
前記遅延部アップ信号に応答して前記選択及び加重値制御信号を増加させ、前記遅延部ダウン信号に応答して前記選択及び加重値制御信号を減少させ、前記選択及び加重値制御信号中の一部ビットを加重値信号として発生し、前記選択及び加重値制御信号中の残りのビットを第２選択信号として発生する選択及び加重値信号発生器と、
前記遅延部アップ及びダウン信号に応答して前記偶数個の第１選択信号のうちの１つの第１選択信号を活性化する選択信号発生器と、
を備えることを特徴とする請求項６に記載の遅延同期ループ。
【請求項８】
前記選択及び位相混合部は、
前記第２選択信号に応答して前記偶数個の遅延クロック信号中の対応する２個ずつの遅延クロック信号を選択して出力する選択器と、
前記選択器から出力される対応する２個ずつの遅延クロック信号の位相を混合して前記偶数個の出力クロック信号を発生する位相混合器と、
を備えることを特徴とする請求項７に記載の遅延同期ループ。
【請求項９】
前記周期同期ループ部は、
前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期部アップ及びダウン信号を発生し、前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、前記周期部アップ及びダウン信号に応答して供給電圧のレベルを変更する周期部制御器を備え、
前記供給電圧に応答して前記偶数個の遅延セルの遅延時間が変更されて前記偶数個の遅延クロック信号を発生し、前記偶数個の遅延クロック信号は前記入力クロック信号の周期と同一周期を有することを特徴とする請求項１に記載の遅延同期ループ。
【請求項１０】
前記周期部制御器は、
前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して、前記入力クロック信号の位相が前記１つの遅延クロック信号の位相より先行すると前記周期部アップ信号を発生し、前記１つの遅延クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期部ダウン信号を発生する周期部位相検出器と、
前記周期部アップ信号に応答して前記供給電圧のレベルを上昇させ、前記周期部ダウン信号に応答して前記供給電圧のレベルを低くする電荷ポンプと、
前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出して前記パルス信号を発生するパルス発生器と、
を備えることを特徴とする請求項９に記載の遅延同期ループ。
【請求項１１】
前記遅延器は、
前記偶数個の第１選択信号と前記パルス信号に応答して偶数個の制御信号のうちの１つの制御信号と偶数個の反転制御信号のうちの１つの反転制御信号を選択する第１選択器と、
前記偶数個の遅延セルを備え、前記遅延セルそれぞれがインバータを備え、前記インバータそれぞれが前記供給電圧と接地電圧との間に直列連結された第１及び第２プルアップトランジスタと第１及び第２プルダウントランジスタを備え、前記インバータそれぞれの前記第１プルアップトランジスタそれぞれのゲートに前記偶数個の反転制御信号それぞれが印加され、前記インバータそれぞれの第２プルダウントランジスタそれぞれのゲートに前記偶数個の制御信号が印加される遅延回路と、
を備えることを特徴とする請求項１０に記載の遅延同期ループ。
【請求項１２】
書き込み動作時に並列データを保存し、読み出し動作時に前記並列データを出力するメモリセルアレイと、
前記読み出し動作時に前記並列データを直列に変換して直列データを発生する並直列変換器と、
複数個の出力データストローブ信号それぞれに応答して前記直列データをバッファして外部に出力するデータ出力バッファと、
入力クロック信号を入力して複数個の出力クロック信号を発生する遅延同期ループと、
前記複数個の出力クロック信号を組み合わせて前記複数個の出力データストローブ信号を発生する出力データストローブ信号発生器と、を備え、
前記遅延同期ループは、
遅延器を含み、前記遅延器は偶数個の遅延クロック信号を発生するために構成されたリング状に従属に連結された偶数個の遅延セルを備える周期同期ループ部を備え、
前記偶数個の遅延クロック信号の少なくとも１つの遅延クロック信号の遷移が偶数個の第１選択信号中の活性化された１つの第１選択信号に応答して制御されるように構成され、残りのクロック信号の遷移は前記少なくとも１つのクロック信号に応答して行われるように構成されることを特徴とする半導体メモリ装置。
【請求項１３】
前記周期同期ループ部は、
入力クロック信号と偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期部アップ及びダウン信号を発生し、前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、前記周期部アップ及びダウン信号に応答して第１制御信号を変更する周期部制御器を備え、
前記偶数個の遅延セルの遅延時間が前記第１制御信号に応答して変更され、前記偶数個の遅延クロック信号は前記入力クロック信号と同一周期を有することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記周期部制御器は、
前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して、前記入力クロック信号の位相が前記１つの遅延クロック信号の位相より先行すると前記周期部アップ信号を発生し、前記１つの遅延クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期部ダウン信号を発生する位相検出器と、
前記周期部アップ信号に応答して前記第１制御信号を増加し、前記周期部ダウン信号に応答して前記第１制御信号を減少する第１制御信号発生器と、
前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出して前記パルス信号を発生するパルス発生器と、
を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記遅延器は、
前記第１制御信号に応答して供給電圧のレベルを変更する電圧可変器と、
前記偶数個の第１選択信号と前記パルス信号に応答して偶数個の第３制御信号のうちの１つの第２制御信号と偶数個の反転第２制御信号のうちの１つの反転第２制御信号を選択する第１選択器と、
前記偶数個の遅延セルを備え、前記遅延セルそれぞれがインバータを備え、前記インバータそれぞれが前記供給電圧と接地電圧との間に直列連結された第１及び第２プルアップトランジスタと第１及び第２プルダウントランジスタを備え、前記インバータそれぞれの前記第１プルアップトランジスタそれぞれのゲートに前記偶数個の反転第２制御信号それぞれが印加され、前記インバータそれぞれの第２プルダウントランジスタそれぞれのゲートに前記偶数個の第２制御信号が印加される遅延回路を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記電圧可変器は、
電源電圧と接地電圧との間に直列連結された複数個の抵抗を備え、複数個の分配された電圧を発生する電圧分配器と、
前記第１制御信号に応答して前記複数個の分配された電圧のうちの１つの分配された電圧を選択して出力する第２選択器と、
前記第２選択器から出力される電圧と前記供給電圧との差を増幅して前記供給電圧を発生する増幅器と、
を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記遅延同期ループは、
偶数個の出力クロック信号のうち１つの出力クロック信号を補償遅延時間分遅延して遅延された出力クロック信号を発生し、前記入力クロック信号と前記遅延された出力クロック信号との位相を比較して遅延部アップ及びダウン信号を発生し、前記遅延部アップ及びダウン信号に応答して選択及び加重値制御信号を変更し、前記偶数個の第１選択信号を発生する遅延部制御器と、
前記選択及び加重値制御信号に応答して前記偶数個の遅延クロック信号中の対応する２個ずつの遅延クロック信号を選択し、選択された２個ずつの遅延クロック信号間の位相を混合して偶数個の出力クロック信号を発生する選択及び位相混合部を備える遅延同期部と、
をさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１８】
前記補償遅延時間は、前記データ出力バッファの遅延時間であることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記遅延部制御器は、
前記偶数個の出力クロック信号のうち１つの出力クロック信号を補償遅延時間分遅延して前記遅延された出力クロック信号を発生する遅延補償器と、
前記入力クロック信号と前記遅延された出力クロック信号との位相を比較して前記入力クロック信号の位相が前記遅延された出力クロック信号の位相より先行すると前記遅延部アップ信号を発生し、前記遅延された出力クロック信号の位相が前記入力クロック信号の位相より先行すると前記遅延部ダウン信号を発生する遅延部位相検出器と、
前記遅延部アップ信号に応答して前記選択及び加重値制御信号を増加し、前記遅延部ダウン信号に応答して前記選択及び加重値制御信号を減少し、前記選択及び加重値制御信号中の一部ビットを加重値信号として発生し、前記選択及び加重値制御信号中の残りのビットを第２選択信号として発生する選択及び加重値信号発生器と、
前記遅延部アップ及びダウン信号に応答して前記偶数個の第１選択信号のうちの１つの第１選択信号を活性化する選択信号発生器と、
を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２０】
前記選択及び位相混合部は、
前記第２選択信号に応答して前記偶数個の遅延クロック信号中の対応する２個ずつの遅延クロック信号を選択して出力する選択器と、
前記選択器から出力される対応する２個ずつの遅延クロック信号の位相を混合して前記偶数個の出力クロック信号を発生する位相混合器と、
を備えることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記周期同期ループ部は、
前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期部アップ及びダウン信号を発生し、前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、前記周期部アップ及びダウン信号に応答して供給電圧のレベルを変更する周期部制御器を備え、
前記供給電圧に応答して前記偶数個の遅延セルの遅延時間が変更されて前記偶数個の遅延クロック信号を発生し、前記偶数個の遅延クロック信号は前記入力クロック信号の周期と同一周期を有することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項２２】
前記周期部制御器は、
前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して、前記入力クロック信号の位相が前記１つの遅延クロック信号の位相より先行すると前記周期部アップ信号を発生し、前記１つの遅延クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期部ダウン信号を発生する周期部位相検出器と、
前記周期部アップ信号に応答して前記供給電圧のレベルを上昇させ、前記周期部ダウン信号に応答して前記供給電圧のレベルを低くする電荷ポンプと、
前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出して前記パルス信号を発生するパルス発生器と、
を備えることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記遅延器は、
前記偶数個の第１選択信号と前記パルス信号に応答して偶数個の制御信号のうちの１つの制御信号と偶数個の反転制御信号のうちの１つの反転制御信号を選択する第１選択器と、
前記偶数個の遅延セルを備え、前記遅延セルそれぞれがインバータを備え、前記インバータそれぞれが前記供給電圧と接地電圧との間に直列連結された第１及び第２プルアップトランジスタと第１及び第２プルダウントランジスタとを備え、前記インバータそれぞれの前記第１プルアップトランジスタそれぞれのゲートに前記偶数個の反転制御信号それぞれが印加され、前記インバータそれぞれの第２プルダウントランジスタそれぞれのゲートに前記偶数個の制御信号が印加される遅延回路を備えることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
偶数個の選択信号の活性化された１つの選択信号に応答して偶数個の遅延クロック信号の少なくとも１つの遅延クロック信号の遷移を制御し、
前記少なくとも１つの遅延クロック信号に応答して残りのクロック信号を遷移することを特徴とする複数個の遅延クロック信号を発生する方法。
【請求項２５】
前記方法は、
入力クロック信号と偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期アップ及びダウン信号を発生し、
前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、
前記周期アップ及びダウン信号に応答して第１制御信号を変更して前記偶数個の遅延クロック信号の遅延時間を調節し、前記偶数個の遅延クロック信号は前記入力クロック信号の周期と同一周期を有することを特徴とする請求項２４に記載の複数個の遅延クロック信号を発生する方法。
【請求項２６】
前記方法は、
前記入力クロック信号の位相が前記１つの遅延クロック信号の位相より先行すると前記周期アップ信号を発生し、前記１つの遅延クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期ダウン信号を発生し、
前記周期アップ信号に応答して前記第１制御信号を増加させ、前記周期ダウン信号に応答して前記第１制御信号を減少させることを特徴とする請求項２５に記載の複数個の遅延クロック信号を発生する方法。
【請求項２７】
前記方法は、
前記第１制御信号に応答して供給電圧のレベルを変更し、
前記偶数個の第１選択信号と前記パルス信号に応答して偶数個の第２制御信号のうちの１つの第２制御信号と偶数個の反転第２制御信号のうちの１つの反転第２制御信号を選択し、
前記少なくとも１つの遅延クロック信号の遷移を制御することは前記１つの第２制御信号と前記１つの反転第２制御信号に応答して遂行されることを特徴とする請求項２６に記載の複数個の遅延クロック信号を発生する方法。
【請求項２８】
前記方法は、
偶数個の出力クロック信号のうち１つの出力クロック信号を補償遅延時間分遅延して遅延された出力クロック信号を発生し、
前記入力クロック信号と前記遅延された出力クロック信号との位相を比較して遅延アップ及びダウン信号を発生し、
前記遅延アップ及びダウン信号に応答して選択及び加重値制御信号を変更し、
前記遅延アップ及びダウン信号に基づいて前記偶数個の第１選択信号を発生し、
前記選択及び加重値制御信号に応答して前記偶数個の遅延クロック信号中の対応する２個ずつの遅延クロック信号を選択し、選択された２個ずつの遅延クロック信号間の位相を混合して偶数個の出力クロック信号を発生することを特徴とする請求項２４に記載の複数個の遅延クロック信号を発生する方法。
【請求項２９】
前記方法は、
前記入力クロック信号と前記偶数個の遅延クロック信号中の遅延クロック信号との位相を比較して周期アップ及びダウン信号を発生し、
前記入力クロック信号の少なくとも１つの上昇エッジと下降エッジを検出してパルス信号を発生し、
前記周期アップ及びダウン信号に応答して供給電圧を変更して前記偶数個の遅延クロック信号の遅延時間を調節し、前記偶数個の遅延クロック信号の周期が前記入力クロック信号の周期と同一であることを特徴とする請求項２４に記載の複数個の遅延クロック信号を発生する方法。
【請求項３０】
前記方法は、
前記入力クロック信号の位相が、前記遅延された出力クロック信号の位相より先行すると前記周期アップ信号を発生し、前記遅延された出力クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期ダウン信号を発生し、
前記周期アップ信号に応答して前記供給電圧のレベルを増加し、前記周期ダウン信号に応答して前記供給電圧のレベルを減少することを特徴とする請求項２９に記載の複数個の遅延クロック信号を発生する方法。
【請求項３１】
前記方法は、
前記偶数個の第１選択信号と前記パルス信号に応答して前記偶数個の制御信号のうちの１つの制御信号と偶数個の反転制御信号のうちの１つの反転制御信号を選択して、
前記少なくとも１つの遅延クロック信号の遷移の制御が、前記少なくとも１つの制御信号と前記１つの反転制御信号に応答して遂行されることを特徴とする請求項３０に記載の複数個の遅延クロック信号を発生する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延同期ループに関し、互いに異なる位相を有した複数個のクロック信号を発生することができる遅延同期ループ及びこれを用いた半導体メモリ装置（Ｄｅｌａｙ  ｌｏｃｋｅｄ  ｌｏｏｐ  ａｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ｃｏｍｐｒｉｓｉｎｇ  ｔｈｅ  ｓａｍｅ）に関する。
【背景技術】
【０００２】
一般に、遅延同期ループは制御装置及び半導体メモリ装置のような装置に採用されて、互いに異なる位相を有した複数個のクロック信号を発生する。そして、各装置は遅延同期ループが発生する複数個のクロック信号を用いて外部から印加されるクロック信号よりも高い周波数の内部クロック信号を発生し、この内部クロック信号に応答してデータを出力する。
【０００３】
図１は、従来の遅延同期ループの構成を示すブロック図であって、周期同期部ＰＬと遅延同期部ＤＬで構成され、周期同期部ＰＬは第１位相差検出器１０、制御信号発生器１２、及び遅延器１４で構成され、遅延同期部ＤＬは選択部１６、位相混合器２０、選択及び加重値信号発生器２２、第２位相差検出器２４、及び遅延補償部２６で構成されている。
【０００４】
次に、図１に示すブロックそれぞれの機能を説明する。
【０００５】
周期同期部ＰＬは、入力クロック信号ＥＣＬＫを受信して互いに同一の位相差を有し互いに異なる位相を有するｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）を発生し、ｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）の周期が入力クロック信号ＥＣＬＫの周期と等しくなるように調節する。遅延同期部ＤＬは、入力クロック信号ＥＣＬＫ及びｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）を受信して互いに同一の位相差を有し、互いに異なる位相を有するｋ個の出力クロック信号ＯＣＬＫ１〜ＯＣＬＫｋを発生し、ｋ個の出力クロック信号ＯＣＬＫ１〜ＯＣＬＫｋのうちの１つの出力クロック信号ＯＣＬＫ１を遅延した遅延出力クロック信号ＯＣＬＫ１の位相が入力クロック信号ＥＣＬＫの位相と等しくなるように調節する。
【０００６】
第１位相差検出器１０は、入力クロック信号ＥＣＬＫと遅延クロック信号ＤＣＬＫとの間の位相差を検出してアップ信号ＵＰ及びダウン信号ＤＮを発生する。すなわち、入力クロック信号ＥＣＬＫの位相が遅延クロック信号ＤＣＬＫの位相より先行する場合にはアップ信号ＵＰを発生し、遅延クロック信号ＤＣＬＫの位相が入力クロック信号ＥＣＬＫの位相より先行する場合にはダウン信号ＤＮを発生する。制御信号発生器１２はアップ信号ＵＰ及びダウン信号ＤＮに応答して制御信号ＣＯＮを変更する。すなわち、アップ信号ＵＰに応答して制御信号ＣＯＮをアップカウンティングし、ダウン信号ＤＮに応答して制御信号ＣＯＮをダウンカウンティングする。遅延器１４は、制御信号ＣＯＮに応答して遅延時間が調節されて互いに同一の位相差を有し、互いに異なる位相を有するｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）を発生する。選択部１６は、互いに同一の位相差を有し、互いに異なる位相を有するｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎを入力して互いに対応するｋ個ずつの第１クロック信号ＩＣＬＫ１と第２クロック信号ＩＣＬＫ２を発生する。位相混合器２０は、加重値信号Ｗに応答して対応する第１クロック信号ＩＣＬＫ１の１つずつの第１クロック信号と第２クロック信号ＩＣＬＫ２の１つずつの第２クロック信号をそれぞれ位相混合してｋ個の出力クロック信号ＯＣＬＫ１〜ＯＣＬＫｋ（ＯＣＬＫ）を発生する。遅延補償部２６は、出力クロック信号ＯＣＬＫ１〜ＯＣＬＫｋのうちの１つの出力クロック信号ＯＣＬＫｋを遅延して遅延された出力クロック信号ＯＣＬＫ’を発生する。遅延補償部２６の遅延時間は、出力クロック信号ＯＬＣＫ１〜ＯＣＬＫｋのうちの１つの出力クロック信号に応答して、内部から発生するデータが外部に出力される時までの遅延時間となるように設定される。第２位相差検出器２４は、入力クロック信号ＥＣＬＫと遅延された出力クロック信号ＯＣＬＫ’との間の位相差を検出してアップ信号ＣＵＰ及びダウン信号ＣＤＮを発生する。すなわち、入力クロック信号ＥＣＬＫの位相が遅延された出力クロック信号ＯＣＬＫ’の位相より先行する場合にはアップ信号ＵＰを発生し、遅延された出力クロック信号ＯＣＬＫ’の位相が入力クロック信号ＥＣＬＫの位相より先行する場合にはダウン信号ＤＮを発生する。選択及び加重値信号発生器２２は、アップ信号ＣＵＰ及びダウン信号ＣＤＮに応答してカウンティング動作を行って加重値信号Ｗ及び選択信号Ｓを変更する。選択及び加重値信号発生器２２は、アップ信号ＣＵＰ及びダウン信号ＣＤＮに応答して加重値信号Ｗを最小値から最大値に変更し、加重値信号Ｗが変更されて最大値を超えたら選択信号Ｓを増加させ、加重値信号Ｗが変更されて最小値の未満になると選択信号Ｓを減少させる。
【０００７】
図２は、図１に示す遅延器の実施形態の構成を示す回路図であって、電圧可変器３０及び遅延回路３２で構成され、遅延回路３２は８個の従属連結されたインバータＩ１〜Ｉ８で構成されている。
【０００８】
次に、図２に示す遅延器の機能を説明する。
【０００９】
電圧可変器３０は、制御信号ＣＯＮに応答して遅延回路３２に供給される電圧を変更する。遅延回路３２は、電圧可変器３０から供給される供給電圧によりインバータＩ１〜Ｉ８の遅延時間が変更されて互いに同一の位相差を有し、互いに異なる位相を有する８個のクロック信号ＣＬＫ４５、ＣＬＫ９０、・・・、ＣＬＫ３６０（ＦＣＬＫ）を発生する。
【００１０】
上述のような従来の遅延同期ループは遅延器が入力クロック信号ＥＣＬＫの上昇遷移及び下降遷移に応答してｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）の上昇遷移及び下降遷移が行われるので、入力クロック信号ＥＣＬＫにタイミングジッタが発生して入力クロック信号ＥＣＬＫのデューティサイクルが歪曲（ｄｉｓｔｏｒｔ）されるとｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）に入力クロック信号ＥＣＬＫの変化と同じ歪曲が現われてｎ個の遅延クロック信号のデューティサイクルが正確に５０％にならない。すなわち、入力クロック信号ＥＣＬＫがノイズなどにより歪曲されるとｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）がさらに歪曲され、また、ｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）が歪曲されると、位相混合器から発生する出力クロック信号ＯＣＬＫ１〜ＯＣＬＫｋが歪曲される。
【００１１】
すなわち、従来の遅延同期ループは入力クロック信号ＥＣＬＫの歪曲に敏感に反応して安定的かつ正確にｎ個の遅延クロック信号を発生することができないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、入力クロック信号の歪曲に比較的に鈍感に反応して安定的かつ正確に複数個の遅延クロック信号を発生することのできる遅延同期ループを提供することにある。
【００１３】
本発明の他の目的は、前記目的を達成するための遅延同期ループを備える半導体メモリ装置を提供することにある。
【００１４】
本発明のさらに他の目的は、前記目的を達成するための複数個の遅延クロック信号を発生する方法を提供することにある。
【課題を解決するための手段】
【００１５】
前記目的を達成するための本発明の遅延同期ループは遅延器を含み、前記遅延器は偶数個の遅延クロック信号を発生させるために構成されたリング状に従属的に連結した偶数個の遅延セルを備える周期同期ループ部を備え、前記偶数個の遅延クロック信号の少なくとも１つの遅延クロック信号の遷移が偶数個の第１選択信号中の活性化された１つの第１選択信号に応答して制御されるように構成され、残りのクロック信号の遷移は前記少なくとも１つのクロック信号に応答して行われるように構成されることを特徴とする。
【００１６】
前記周期同期ループ部は、入力クロック信号と偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期部アップ及びダウン信号を発生し、前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、前記周期部アップ及びダウン信号に応答して第１制御信号を変更する周期部制御器を備え、前記偶数個の遅延セルの遅延時間が前記第１制御信号に応答して変更され、前記偶数個の遅延クロック信号は前記入力クロック信号と同一周期を有することを特徴とする。
【００１７】
前記周期部制御器は、前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して、前記入力クロック信号の位相が前記１つの遅延クロック信号の位相より先行すると前記周期部アップ信号を発生し、前記１つの遅延クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期部ダウン信号を発生する位相検出器、前記周期部アップ信号に応答して前記第１制御信号を増加し、前記周期部ダウン信号に応答して前記第１制御信号を減少する第１制御信号発生器、及び前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出して前記パルス信号を発生するパルス発生器を備えることを特徴とする。
【００１８】
前記遅延器は、前記第１制御信号に応答して供給電圧のレベルを変更する電圧可変器、前記偶数個の第１選択信号と前記パルス信号に応答して偶数個の第３制御信号のうちの１つの第２制御信号と偶数個の反転第２制御信号のうちの１つの反転第２制御信号を選択する第１選択器、及び前記偶数個の遅延セルを備え、前記遅延セルそれぞれがインバータを備え、前記インバータのそれぞれが前記供給電圧と接地電圧との間に直列連結された第１及び第２プルアップトランジスタと第１及び第２プルダウントランジスタを備え、前記インバータそれぞれの前記第１プルアップトランジスタそれぞれのゲートに前記偶数個の反転第２制御信号それぞれが印加され、前記インバータそれぞれの第２プルダウントランジスタそれぞれのゲートに前記偶数個の第２制御信号が印加される遅延回路を備えることを特徴とする。
【００１９】
前記電圧可変器は、電源電圧と接地電圧間に直列連結された複数個の抵抗を備え、複数個の分配された電圧を発生する電圧分配器、前記第１制御信号に応答して前記複数個の分配された電圧のうち１つの分配された電圧を選択して出力する第２選択器、及び前記第２選択器から出力される電圧と前記供給電圧との差を増幅して前記供給電圧を発生する増幅器を備えることを特徴とする。
【００２０】
前記遅延同期ループは、偶数個の出力クロック信号のうち１つの出力クロック信号を補償遅延時間分遅延して遅延された出力クロック信号を発生し、前記入力クロック信号と前記遅延された出力クロック信号との位相を比較して遅延部アップ及びダウン信号を発生し、前記遅延部アップ及びダウン信号に応答して選択及び加重値制御信号を変更し、前記偶数個の第１選択信号を発生する遅延部制御器、及び前記選択及び加重値制御信号に応答して前記偶数個の遅延クロック信号のうち対応する２個ずつの遅延クロック信号を選択し、選択された２個ずつの遅延クロック信号間の位相を混合して偶数個の出力クロック信号を発生する選択及び位相混合部を備える遅延同期部をさらに備えることを特徴とする。
【００２１】
前記遅延部制御器は、前記偶数個の出力クロック信号のうち１つの出力クロック信号を補償遅延時間分遅延し前記遅延された出力クロック信号を発生する遅延補償器、前記入力クロック信号と前記遅延された出力クロック信号との位相を比較して前記入力クロック信号の位相が前記遅延された出力クロック信号の位相より先行すると前記遅延部アップ信号を発生し、前記遅延された出力クロック信号の位相が前記入力クロック信号の位相より先行すると前記遅延部ダウン信号を発生する遅延部位相検出器、前記遅延部アップ信号に応答して前記選択及び加重値制御信号を増加し、前記遅延部ダウン信号に応答して前記選択及び加重値制御信号を減少し、前記選択及び加重値制御信号中の一部ビットを加重値信号として発生し、前記選択及び加重値制御信号中の残りのビットを第２選択信号として発生する選択及び加重値信号発生器、及び前記遅延部アップ及びダウン信号に応答して前記偶数個の第１選択信号のうちの１つの第１選択信号を活性化する選択信号発生器を備えることを特徴とする。
【００２２】
前記選択及び位相混合部は、前記第２選択信号に応答して前記偶数個の遅延クロック信号のうち対応する２個ずつの遅延クロック信号を選択して出力する選択器、及び前記選択器から出力され対応する２個ずつの遅延クロック信号の位相を混合して前記偶数個の出力クロック信号を発生する位相混合器を備えることを特徴とする。
【００２３】
前記周期同期ループ部は、前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期部アップ及びダウン信号を発生し、前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、前記周期部アップ及びダウン信号に応答して供給電圧のレベルを変更する周期部制御器を備え、前記供給電圧に応答して前記偶数個の遅延セルの遅延時間が変更されて前記偶数個の遅延クロック信号を発生し、前記偶数個の遅延クロック信号は前記入力クロック信号の周期と同一周期を有することを特徴とする。
【００２４】
前記周期部制御器は、前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して、前記入力クロック信号の位相が前記１つの遅延クロック信号の位相より先行すると前記周期部アップ信号を発生し、前記１つの遅延クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期部ダウン信号を発生する周期部位相検出器、前記周期部アップ信号に応答して前記供給電圧のレベルを上昇させ、前記周期部ダウン信号に応答して前記供給電圧のレベルを低くする電荷ポンプ、及び前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出して前記パルス信号を発生するパルス発生器を備えることを特徴とする。
【００２５】
前記遅延器は、前記偶数個の第１選択信号と前記パルス信号に応答して偶数個の制御信号のうちの１つの制御信号と偶数個の反転制御信号のうちの１つの反転制御信号を選択する第１選択器、及び前記偶数個の遅延セルを備え、前記遅延セルそれぞれがインバータを備え、前記インバータのそれぞれが前記供給電圧と接地電圧との間に直列連結された第１及び第２プルアップトランジスタと第１及び第２プルダウントランジスタを備え、前記インバータそれぞれの前記第１プルアップトランジスタそれぞれのゲートに前記偶数個の反転制御信号それぞれが印加され、前記インバータそれぞれの第２プルダウントランジスタそれぞれのゲートに前記偶数個の制御信号が印加される遅延回路を備えることを特徴とする。
【００２６】
前記他の目的を達成するための本発明の半導体メモリ装置は、書き込み動作時に並列データを保存し、読み出し動作時に前記並列データを出力するメモリセルアレイ、前記読み出し動作時に前記並列データを直列に変換して直列データを発生する並直列変換器、複数個の出力データストローブ信号のそれぞれに応答して前記直列データをバッファして外部に出力するデータ出力バッファ、入力クロック信号を入力して複数個の出力クロック信号を発生する遅延同期ループ、及び前記複数個の出力クロック信号を組み合わせて前記複数個の出力データストローブ信号を発生する出力データストローブ信号発生器を備え、前記遅延同期ループは遅延器を含み、前記遅延器は偶数個の遅延クロック信号を発生するために構成されたリング状に従属的に連結された偶数個の遅延セルを備える周期同期ループ部を備え、前記偶数個の遅延クロック信号の少なくとも１つの遅延クロック信号の遷移が偶数個の第１選択信号中の活性化された１つの第１選択信号に応答して制御されるように構成され、残りのクロック信号の遷移は前記少なくとも１つのクロック信号に応答して行われるように構成することを特徴とする。
【００２７】
前記周期同期ループ部は、入力クロック信号と偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期部アップ及びダウン信号を発生し、前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、前記周期部アップ及びダウン信号に応答して第１制御信号を変更する周期部制御器を備え、前記偶数個の遅延セルの遅延時間が前記第１制御信号に応答して変更され、前記偶数個の遅延クロック信号は前記入力クロック信号と同一周期を有することを特徴とする。
【００２８】
前記周期部制御器は、前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して前記入力クロック信号の位相が前記１つの遅延クロック信号の位相より先行すると前記周期部アップ信号を発生し、前記１つの遅延クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期部ダウン信号を発生する位相検出器、前記周期部アップ信号に応答して前記第１制御信号を増加し、前記周期部ダウン信号に応答して前記第１制御信号を減少する第１制御信号発生器、及び前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出して前記パルス信号を発生するパルス発生器を備えることを特徴とする。
【００２９】
前記遅延器は、前記第１制御信号に応答して供給電圧のレベルを変更する電圧可変器、前記偶数個の第１選択信号と前記パルス信号に応答して偶数個の第３制御信号のうちの１つの第２制御信号と偶数個の反転第２制御信号のうちの１つの反転第２制御信号を選択する第１選択器、及び前記偶数個の遅延セルを備え、前記遅延セルそれぞれがインバータを備え、前記インバータそれぞれが前記供給電圧と接地電圧間に直列連結された第１及び第２プルアップトランジスタと第１及び第２プルダウントランジスタを備え、前記インバータそれぞれの前記第１プルアップトランジスタそれぞれのゲートに前記偶数個の反転第２制御信号それぞれが印加され、前記インバータそれぞれの第２プルダウントランジスタそれぞれのゲートに前記偶数個の第２制御信号が印加される遅延回路を備えることを特徴とする。
【００３０】
前記電圧可変器は、電源電圧と接地電圧との間に直列連結された複数個の抵抗を備え、複数個の分配された電圧を発生する電圧分配器、前記第１制御信号に応答して前記複数個の分配された電圧のうちの１つの分配された電圧を選択して出力する第２選択器、及び前記第２選択器から出力される電圧と前記供給電圧との差を増幅して前記供給電圧を発生する増幅器を備えることを特徴とする。
【００３１】
前記遅延同期ループは、偶数個の出力クロック信号のうち１つの出力クロック信号を補償遅延時間分遅延して遅延された出力クロック信号を発生し、前記入力クロック信号と前記遅延された出力クロック信号との位相を比較して遅延部アップ及びダウン信号を発生し、前記遅延部アップ及びダウン信号に応答して選択及び加重値制御信号を変更し、前記偶数個の第１選択信号を発生する遅延部制御器、及び前記選択及び加重値制御信号に応答して前記偶数個の遅延クロック信号中に対応する２個ずつの遅延クロック信号を選択し、選択された２個ずつの遅延クロック信号間の位相を混合して偶数個の出力クロック信号を発生する選択及び位相混合部を備える遅延同期部をさらに備えることを特徴とする。
【００３２】
前記補償遅延時間は、前記データ出力バッファの遅延時間であることを特徴とする。
【００３３】
前記遅延部制御器は、前記偶数個の出力クロック信号のうち１つの出力クロック信号を補償遅延時間分遅延して前記遅延された出力クロック信号を発生する遅延補償器、前記入力クロック信号と前記遅延された出力クロック信号との位相を比較して前記入力クロック信号の位相が前記遅延された出力クロック信号の位相より先行すると前記遅延部アップ信号を発生し、前記遅延された出力クロック信号の位相が前記入力クロック信号の位相より先行すると前記遅延部ダウン信号を発生する遅延部位相検出器、前記遅延部アップ信号に応答して前記選択及び加重値制御信号を増加し、前記遅延部ダウン信号に応答して前記選択及び加重値制御信号を減少し、前記選択及び加重値制御信号中の一部ビットを加重値信号として発生し、前記選択及び加重値制御信号中の残りのビットを第２選択信号として発生する選択及び加重値信号発生器、及び前記遅延部アップ及びダウン信号に応答して前記偶数個の第１選択信号のうちの１つの第１選択信号を活性化する選択信号発生器を備えることを特徴とする。
【００３４】
前記選択及び位相混合部は、前記第２選択信号に応答して前記偶数個の遅延クロック信号中に対応する２個ずつの遅延クロック信号を選択して出力する選択器、及び前記選択器から出力され対応する２個ずつの遅延クロック信号の位相を混合して前記偶数個の出力クロック信号を発生する位相混合器を備えることを特徴とする。
【００３５】
前記周期同期ループ部は、前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期部アップ及びダウン信号を発生し、前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、前記周期部アップ及びダウン信号に応答して供給電圧のレベルを変更する周期部制御器を備え、前記供給電圧に応答して前記偶数個の遅延セルの遅延時間が変更されて前記偶数個の遅延クロック信号を発生し、前記偶数個の遅延クロック信号は前記入力クロック信号の周期と同一周期を有することを特徴とする。
【００３６】
前記周期部制御器は、前記入力クロック信号と前記偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して、前記入力クロック信号の位相が前記１つの遅延クロック信号の位相より先行すると前記周期部アップ信号を発生し、前記１つの遅延クロック信号の位相が前記入力クロック信号の位相より先行すると前記周期部ダウン信号を発生する周期部位相検出器、前記周期部アップ信号に応答して前記供給電圧のレベルを上昇させ、前記周期部ダウン信号に応答して前記供給電圧のレベルを低くする電荷ポンプ、及び前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出して前記パルス信号を発生するパルス発生器を備えることを特徴とする。
【００３７】
前記遅延器は、前記偶数個の第１選択信号と前記パルス信号に応答して偶数個の制御信号のうちの１つの制御信号と偶数個の反転制御信号のうちの１つの反転制御信号を選択する第１選択器、及び前記偶数個の遅延セルを備え、前記遅延セルそれぞれがインバータを備え、前記インバータそれぞれが前記供給電圧と接地電圧との間に直列連結された第１及び第２プルアップトランジスタと第１及び第２プルダウントランジスタを備え、前記インバータそれぞれの前記第１プルアップトランジスタそれぞれのゲートに前記偶数個の反転制御信号それぞれが印加され、前記インバータそれぞれの第２プルダウントランジスタそれぞれのゲートに前記偶数個の制御信号が印加される遅延回路を備えることを特徴とする。
【００３８】
前記さらに他の目的を達成するための本発明の複数個の遅延クロック信号を発生する方法は、偶数個の選択信号の活性化された１つの選択信号に応答して偶数個の遅延クロック信号の少なくとも１つの遅延クロック信号の遷移を制御し、前記少なくとも１つの遅延クロック信号に応答して残りのクロック信号を遷移することを特徴とする。また、前記方法は入力クロック信号と偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して周期アップ及びダウン信号を発生し、前記入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、前記周期アップ及びダウン信号に応答して第１制御信号を変更して前記偶数個の遅延クロック信号の遅延時間を調節し、前記偶数個の遅延クロック信号は前記入力クロック信号の周期と同一周期を有することを特徴とする。
【発明の効果】
【００３９】
本発明の遅延同期ループは、入力クロック信号が変化しても正確に５０％のデューティサイクルを有する複数個のクロック信号を発生することが可能である。
【００４０】
さらに、本発明の遅延同期ループを備えた半導体メモリ装置は、複数個のクロック信号を正確に発生するによって動作の信頼性を向上させる。
【発明を実施するための最良の形態】
【００４１】
以下、添付した図面を参照して本発明の遅延同期ループ及びこれを備える半導体メモリ装置を説明する。
【００４２】
図３は、本発明の遅延同期ループの一実施形態の構成を示す図であり、図１の遅延同期ループの周期同期部ＰＬ及び遅延同期部ＤＬを周期同期部ＰＬ’及び遅延同期部ＤＬ’で置き換えて構成されている。周期同期部ＰＬ’は図１の周期同期部ＰＬの遅延器１４を遅延器１４’で置き換えるとともにパルス発生器４０を追加して構成され、遅延同期部ＤＬ’は図１の遅延同期部ＤＬ’に選択信号発生器４２を追加して構成されている。
【００４３】
第１位相差検出器１０、制御信号発生器１２及びパルス発生器４０は周期部制御器ＰＰＣを構成し、遅延補償部２６、第２位相差検出器２４、選択信号発生器４２、及び／または選択及び加重値信号発生器２２は遅延部制御器ＤＰＣを構成し、選択部１６及び／または位相混合器２０は選択及び位相混合部ＳＰＭを構成する。
【００４４】
次に、図３のブロックのうち、追加また代替したブロックそれぞれの機能を説明する。
【００４５】
パルス発生器４０は、入力クロック信号ＥＣＬＫの上昇エッジまたは下降エッジを検出してパルス信号ＣＬＫを発生する。選択信号発生器４２はアップ信号ＣＵＰに応答してアップカウンティング動作を行い、ダウン信号ＣＤＮに応答してダウンカウンティング動作を行って選択信号ＳＣＯＮを発生する。このとき、発生される選択信号ＳＣＯＮは所定ビットのデータからなっていて、所定ビットデータ中の１ビットのデータだけが“ハイ”レベルまたは“ロー”レベルに変化する。遅延器１４’は制御信号ＣＯＮ１に応答してｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）の遅延時間が調節され、入力クロック信号ＥＣＬＫに応答してパルス信号ＣＬＫが活性化されるとｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ中の選択信号ＳＣＯＮに応答して選択された少なくとも１つの遅延クロック信号の上昇遷移（または下降遷移）が行われ、パルス信号ＣＬＫが非活性化されると選択された少なくとも１つの遅延クロック信号の下降遷移（または上昇遷移）が行われ、選択されない残りの遅延クロック信号の上昇遷移または下降遷移は選択された遅延クロック信号の遷移に応答して行われる。
【００４６】
図３に示す本発明の遅延同期ループは、入力クロック信号ＥＣＬＫの上昇遷移（または、下降遷移）を検出してパルス信号ＣＬＫを発生し、ｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）の遅延時間が制御信号ＣＯＮ１に応答して変更され、選択信号ＳＣＯＮ及びパルス信号ＣＬＫに応答してｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）中の少なくとも１つの遅延クロック信号の遷移が行われ、選択された少なくとも１つの遅延クロック信号の遷移により残りの遅延クロック信号の遷移が自動的に行われるようにさせる。このとき、発生するｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）は互いに異なる位相を有し、同一の位相差を有するように調節されて、周期が同期されるとｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）の周期が入力クロック信号ＥＣＬＫの周期と等しくなる。
【００４７】
したがって、入力クロック信号ＥＣＬＫにタイミングジッタが発生されて入力クロック信号ＥＣＬＫのデューティサイクルが歪曲されても遅延器１４’によってｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）のデューティサイクルが５０％と正確に補正され、入力クロック信号ＥＣＬＫの歪曲がｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ＤＣＬＫ）に現われなくなる。
【００４８】
図４Ａは、図３に示すパルス発生器の一実施形態の構成を示す図であり、反転及び遅延器５０とＡＮＤゲートＡＮＤで構成されている。
【００４９】
次に、図４Ａに示す構成それぞれの機能を説明する。
【００５０】
反転及び遅延器５０は、入力クロック信号ＥＣＬＫを反転及び遅延して遅延された反転入力クロック信号を発生する。ＡＮＤゲートＡＮＤは入力クロック信号ＥＣＬＫと遅延された反転入力クロック信号を論理積してパルス信号ＣＬＫを発生する。
【００５１】
図４Ａに示すパルス発生器は、入力クロック信号ＥＣＬＫの上昇エッジを検出して反転及び遅延器５０の遅延時間に相当するパルス幅を有するポジティブパルス信号ＣＬＫを発生する。
【００５２】
図４Ｂは、図３に示すパルス発生器の他の実施形態の構成を示す図であり、反転及び遅延器５２及びＯＲゲートＯＲで構成されている。
【００５３】
次に、図４Ｂに示す構成それぞれの機能を説明する。
【００５４】
反転及び遅延器５２は、入力クロック信号ＥＣＬＫを反転及び遅延させて、遅延された反転入力クロック信号を発生する。ＯＲゲートＯＲは入力クロック信号ＥＣＬＫと遅延された反転入力クロック信号との論理和を演算してパルス信号ＣＬＫを発生する。
【００５５】
図４Ｂに示すパルス発生器は、入力クロック信号ＥＣＬＫの下降エッジを検出して反転及び遅延器５２の遅延時間に相当するパルス幅を有するネガティブパルス信号ＣＬＫを発生する。
【００５６】
図５は、図３に示す第１（第２）位相差検出器の実施形態の構成を示す図であり、ＤフリップフロップＤＦ１、ＤＦ２及びＮＡＮＤゲートＮＡＮＤで構成されている。
【００５７】
次に、図５に示す構成それぞれの機能を説明する。
【００５８】
ＤフリップフロップＤＦ１は、入力クロック信号ＥＣＬＫの上昇エッジで“ハイ”レベルのアップ信号ＵＰを発生し、ＮＡＮＤゲートＮＡの出力信号が“ロー”レベルになるとリセットされて“ロー”レベルのアップ信号ＵＰ（ＣＵＰ）を発生する。ＤフリップフロップＤＦ２は、遅延クロック信号ＤＣＬＫ（出力クロック信号ＯＣＬＫ’）の上昇エッジで“ハイ”レベルのダウン信号ＤＮを発生し、ＮＡＮＤゲートＮＡの出力信号が“ロー”レベルになるとリセットされて“ロー”レベルのダウン信号ＤＮ（ＣＤＮ）を発生する。ＮＡＮＤゲートＮＡは、アップ信号ＵＰ（ＣＵＰ）とダウン信号ＤＮ（ＣＤＮ）が共に“ハイ”レベルになると“ロー”レベルのアップ信号ＵＰ（ＣＵＰ）とダウン信号ＤＮ（ＣＤＮ）を発生する。
【００５９】
図６は、図３に示す制御信号発生器の実施形態の構成を示す図であり、カウンタ６０及びデコーダ６２で構成されている。
【００６０】
図６に示す制御信号発生器は、６ビットの制御信号ＣＯＮ；ｃ１〜ｃ６を発生する場合の構成を示す図である。
【００６１】
次に、図６に示す構成それぞれの機能を説明する。
【００６２】
カウンタ６０は、アップ信号ＵＰに応答してアップカウンティングを行い、ダウン信号ＤＮに応答してダウンカウンティングを行って３ビットのカウンティング信号ｃｎｔ１〜ｃｎｔ３を発生する。デコーダ６２は、３ビットのカウンティング信号ｃｎｔ１〜ｃｎｔ３をデコーディングして６ビットの制御信号ＣＯＮ；ｃ１〜ｃ６中の１つの制御信号を“ハイ”レベルにさせる。
【００６３】
例をあげて説明すると、カウンタ６０はアップ信号ＵＰに応答して３ビットのカウンティング信号ｃｎｔ１〜ｃｎｔ３を“０００”から“１０１”までをカウンティングし、ダウン信号ＤＮに応答してカウンティング信号ｃｎｔ１〜ｃｎｔ３を“１０１”から“０００”までをカウンティングするように構成することができる。デコーダ８２は、公知のデコーダで構成することができる。すなわち、デコーダ６２は、カウンティング信号ｃｎｔ１〜ｃｎｔ３とカウンティング信号ｃｎｔ１〜ｃｎｔ３の反転された信号を論理組み合わせして、カウンティング信号ｃｎｔ１〜ｃｎｔ３が“０００”なら制御信号ｃ１を“ハイ”レベルにさせ、“００１”なら制御信号ｃ２を“ハイ”レベルにさせ、“０１０”なら制御信号ｃ３を“ハイ”レベルにさせ、“０１１”なら制御信号ｃ４を“ハイ”レベルにさせ、“１００”なら制御信号ｃ５を“ハイ”レベルにさせ、“１０１”なら制御信号ｃ６を“ハイ”レベルにさせるように構成することができる。
【００６４】
図７は、図３に示す選択及び加重値信号発生器の実施形態の構成を示す図であり、選択信号発生器７０、加重値制御信号発生器７２、加重値信号発生器７４、加重値最大値、最小値検出器７６、及び選択制御信号発生器７８で構成されている。
【００６５】
図７に示す選択及び加重値信号発生器は、３ビットの選択信号ｓ１、ｓ２、ｓ３及び６ビットの加重値信号Ｗ；ｗ１〜ｗ６を発生する場合の構成を示す図である。
【００６６】
次に、図７に示す構成のそれぞれの機能を説明する。
【００６７】
選択信号発生器７０は、選択信号アップ信号ＳＵＰに応答してアップカウンティングを行い、選択信号ダウン信号ＳＤＮに応答してダウンカウンティングを行って選択信号ｓ１〜ｓ３を発生する。例えば、選択信号発生器７０は、アップ信号ＳＵＰに応答してアップカウンティングして“０００”から“１１１”までを繰り返しカウンティングし、ダウン信号ＳＤＮに応答してダウンカウンティングして“１１１”から“０００”までを繰り返しカウンティングするカウンタである。加重値制御信号発生器７２は、選択信号ｓ１〜ｓ３の変化が検出されると位相差検出器５６から出力されるアップ信号ＣＵＰまたはダウン信号ＣＤＮに応答して加重値アップ信号ＷＵＰまたは加重値ダウン信号ＷＤＮを発生する。例えば、加重値制御信号発生器７２は、選択信号ｓ１〜ｓ３が“０００”または“１１１”ならアップ信号ＣＵＰに応答して加重値アップ信号ＷＵＰを発生し、ダウン信号ＣＤＮに応答して加重値ダウン信号ＷＤＮを発生し、選択信号ｓ１〜ｓ３が“００１”、“０１０”、“０１１”、“１００”、“１０１”または“１１０”ならアップ信号ＣＵＰに応答して加重値ダウン信号ＷＤＮを発生し、ダウン信号ＣＤＮに応答して加重値アップ信号ＷＵＰを発生する。加重値信号発生器７４は、加重値アップ信号ＷＵＰに応答してアップカウンティングを行い、加重値ダウン信号ＷＤＮに応答してダウンカウンティングを行って所定ビットのデータからなっている加重値信号Ｗ；ｗ１〜ｗ６を発生する。加重値最大、最小値検出器７６は加重値信号Ｗの最大値を検出して加重値最大値検出信号ＷＭＡＸを発生し、加重値信号Ｗの最小値を検出して加重値最小値検出信号ＷＭＩＮを発生する。例えば、加重値最大、最小値検出器７６は、加重値信号Ｗがすべて“１”からなっているデータなら加重値最大値検出信号ＷＭＡＸを発生し、加重値信号Ｗがすべて“０”からなっているデータなら加重値最小値検出信号ＷＭＩＮを発生する。選択制御信号発生器７８は、加重値最大値検出信号ＷＭＡＸ及び加重値最小値検出信号ＷＭＩＮと加重値アップ信号ＷＵＰ及び加重値ダウン信号ＷＤＮに応答して選択信号アップ信号ＳＵＰ及び選択信号ダウン信号ＷＤＮを発生する
図８は、図３に示す選択部の実施形態の構成をそれぞれ示す図であり、選択回路８０−１〜８０−８で構成されている。
【００６８】
図８に示す選択回路８０−１、８０−２のそれぞれは、互いに４５度の位相差を有する遅延クロック信号ＤＣＬＫ０、ＤＣＬＫ４５、ＤＣＬＫ９０、ＤＣＬＫ１３５、ＤＣＬＫ１８０、ＤＣＬＫ２２５、ＤＣＬＫ２７０、ＤＣＬＫ３１５を入力し、３ビットの選択信号Ｓに応答して互いに４５度の位相差を有する２個のクロック信号を選択してクロック信号ＩＣＬＫ０、ＩＣＬＫＯ’を発生する。選択回路８０−３、８０−４それぞれは、互いに４５度の位相差を有する遅延クロック信号ＤＣＬＫ０、ＤＣＬＫ４５、ＤＣＬＫ９０、ＤＣＬＫ１３５、ＤＣＬＫ１８０、ＤＣＬＫ２２５、ＤＣＬＫ２７０、ＤＣＬＫ３１５を入力し、３ビットの選択信号Ｓに応答して互いに４５度の位相差を有し、クロック信号ＩＣＬＫ０、ＩＣＬＫ０’と９０度の位相差を有する２個のクロック信号を選択してクロック信号ＩＣＬＫ９０、ＩＣＬＫ９０’を発生する。選択回路８０−５、８０−６のそれぞれは、互いに４５度の位相差を有する遅延クロック信号ＤＣＬＫ０、ＤＣＬＫ４５、ＤＣＬＫ９０、ＤＣＬＫ１３５、ＤＣＬＫ１８０、ＤＣＬＫ２２５、ＤＣＬＫ２７０、ＤＣＬＫ３１５を入力し、３ビットの選択信号Ｓに応答して互いに４５度の位相差を有し、クロック信号ＩＣＬＫ０、ＩＣＬＫ０’と１８０度の位相差を有する２個のクロック信号を選択してクロック信号ＩＣＬＫ１８０、ＩＣＬＫ１８０’を発生する。選択回路８０−７、８０−８のそれぞれは、互いに４５度の位相差を有する遅延クロック信号ＤＣＬＫ０、ＤＣＬＫ４５、ＤＣＬＫ９０、ＤＣＬＫ１３５、ＤＣＬＫ１８０、ＤＣＬＫ２２５、ＤＣＬＫ２７０、ＤＣＬＫ３１５を入力し、３ビットの選択信号Ｓに応答して互いに４５度の位相差を有し、クロック信号ＩＣＬＫ０、ＩＣＬＫ０’と２７０度の位相差を有する２個のクロック信号を選択してクロック信号ＩＣＬＫ２７０、ＩＣＬＫ２７０’を発生する。
【００６９】
図８に示す選択部の互いに４５度の位相差を有する２個ずつのクロック信号（ＩＣＬＫ０、ＩＣＬＫ０’）、（ＩＣＬＫ９０、ＩＣＬＫ９０’）、（ＩＣＬＫ１８０、ＩＣＬＫ１８０’）、（ＩＣＬＫ２７０、ＩＣＬＫ２７０’）を発生し、クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０間の位相差は９０度であり、クロック信号ＩＣＬＫ０’、ＩＣＬＫ９０’、ＩＣＬＫ１８０’、ＩＣＬＫ２７０’間の位相差も９０度である。
【００７０】
図８に示す選択部は、８個のクロック信号を発生するように構成されているが、１６個のクロック信号を発生するように構成することもできる。
【００７１】
図９は、図３に示す位相混合器の実施形態の構成を示す図であり、位相混合回路９０−１〜９０−４で構成されている。
【００７２】
次に、図９に示す構成のそれぞれの機能を説明する。
【００７３】
位相混合回路９０−１〜９０−４のそれぞれは、加重値信号Ｗに応答してクロック信号ＩＣＬＫ０、ＩＣＬＫ０’の位相を混合して出力クロック信号ＯＣＬＫ０を発生し、クロック信号ＩＣＬＫ９０、ＩＣＬＫ９０’の位相を混合して出力クロック信号ＯＣＬＫ９０を発生し、クロック信号ＩＣＬＫ１８０、ＩＣＬＫ１８０’の位相を混合して出力クロック信号ＯＣＬＫ１８０を発生し、クロック信号ＩＣＬＫＩ２７０、ＩＣＬＫ２７０’の位相を混合して出力クロック信号ＯＣＬＫ２７０を発生する。
【００７４】
図９に示す位相混合回路９０−１〜９０−４のそれぞれは一般的な位相混合回路で構成することができる。
【００７５】
図１０は、図３に示す選択信号発生器の実施形態の構成を示す図であり、カウンタ１００、デコーダ１０２及びインバータＩ１０−１〜Ｉ１０−８で構成されている。
【００７６】
図１０に示す選択信号発生器は、８ビットの選択信号ＳＣＯＮ；ｓ１〜ｓ８を発生する場合の構成を示す図である。
【００７７】
次に、図１０に示す構成のそれぞれの機能を説明する。
【００７８】
カウンタ１００はアップ信号ＣＵＰに応答してアップカウンティングを行い、ダウン信号ＣＤＮに応答してダウンカウンティングを行って３ビットのカウンティング信号ｃｎｔ１〜ｃｎｔ３を発生する。デコーダ１０２は３ビットのカウンティング信号ｃｎｔ１〜ｃｎｔ３をデコーディングして８ビットの選択信号ＳＣＯＮ；ｓ１〜ｓ８中の１つの選択信号を“ハイ”レベルにさせる。インバータＩ１０−１〜Ｉ１０−８は８ビットの選択信号ＳＣＯＮ；ｓ１ｂ〜ｓ８ｂを反転して１つの選択信号を“ロー”レベルにさせる。
【００７９】
例として説明すると、カウンタ９０はアップ信号ＣＵＰに応答して３ビットのカウンティング信号ｃｎｔ１〜ｃｎｔ３を“０００”から“１１１”までをカウンティングして、ダウン信号ＣＤＮに応答してカウンティング信号ｃｎｔ１〜ｃｎｔ３を“１１１”から“０００”までをカウンティングするように構成することができる。デコーダ９２はデコーダ８２のように公知のデコーダで構成することができる。
【００８０】
図１０に示す選択信号発生器は、第２位相差検出器２４から出力されるアップ信号ＣＵＰ及びダウン信号ＣＤＮを用いてカウンティング信号ｃｎｔ１〜ｃｎｔ３を発生するように構成されているが、第１位相差検出器１０から出力されるアップ信号ＵＰ及びダウン信号ＤＮを用いてカウンティング信号ｃｎｔ１〜ｃｎｔ３を発生するように構成することもできる。
【００８１】
そして、図１０に示す選択信号発生器は、別途のカウンタ１００を用いてカウンティング信号ｃｎｔ１〜ｃｎｔ３を発生するように構成されているが、別途のカウンタ１００を備えず、図６のカウンタ６０の出力信号、または図７の加重値信号発生器７４の出力信号をデコーダ９２によりデコーディングして選択信号を発生するように構成することもできる。
【００８２】
図１１は、図３に示す遅延器の実施形態の構成を示す図であり、選択器１１０、遅延回路１１２、及び電圧可変器１１４で構成され、遅延回路１１２はリング状になっている８個の従属連結されたインバータＣＩ１〜ＣＩ８で構成され、インバータＣＩ１〜ＣＩ８のそれぞれは直列連結された２個のＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ１、Ｎ２で構成されている。
【００８３】
次に、図１１に示す構成のそれぞれの機能を説明する。
【００８４】
選択器１１０は、パルス信号ＣＬＫが活性化されると“ロー”レベルの反転制御信号ｃ０ｂ〜ｃ３１５ｂと“ハイ”レベルの制御信号ｃ０〜ｃ３１５を発生し、パルス信号ＣＬＫが非活性化されると選択信号ＳＣＯＮ；ｓ１ｂ〜ｓ８ｂに応答して反転制御信号ｃ０ｂ〜ｃ３１５ｂ中の１つの反転制御信号を“ハイ”レベルにさせ、制御信号ｃ０〜ｃ３１５中の１つの制御信号を“ロー”レベルにさせる。このとき、選択信号ＳＣＯＮ；ｓ１ｂ〜ｓ８ｂに応答して“ハイ”レベルに遷移される１つの反転制御信号と“ロー”レベルに遷移される１つの制御信号を発生する。例えば、反転制御信号ｃ４５ｂが“ハイ”レベルに遷移されると、制御信号ｃ４５が“ロー”レベルに遷移される。遅延回路１１２のインバータＣＩ１〜ＣＩ８は、電圧可変器１１４により８個の遅延クロック信号ＤＣＬＫ０〜ＤＣＬＫ３１５の遅延時間を調節し、パルス信号ＣＬＫが活性化された場合に“ロー”レベルの反転制御信号ｃ０ｂ〜ｃ３１５ｂと“ハイ”レベルの制御信号ｃ０〜ｃ３１５に応答して８個のインバータＩ１〜Ｉ８のそれぞれのＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２がすべてオンされて前段のインバータの出力信号を遅延時間分だけ遅延させて出力し、パルス信号ＣＬＫが非活性化された場合に選択信号ＳＣＯＮに応答して“ハイ”レベルに遷移される１つの反転制御信号に応答して１つのインバータのＰＭＯＳトランジスタＰ１がオフされ、“ロー”レベルに遷移される１つの制御信号に他の１つのインバータのＮＭＯＳトランジスタＮ２がオフされて、互いに１８０度の位相差を有する２個の遅延クロック信号のうち１つの遅延クロック信号の上昇遷移と他の１つの遅延クロック信号の下降遷移が行われなくなる。すなわち、互いに１８０度の位相差を有する２個の遅延クロック信号のうち１つの遅延クロック信号の下降遷移と他の１つの遅延クロック信号の上昇遷移が可能となって、この２個の遅延クロック信号のうち１つの遅延クロック信号の下降遷移と他の１つの遅延クロック信号の上昇遷移が行われるようになると、この２個の遅延クロック信号のそれぞれを遅延して互いに異なる位相を有し、同一の位相差を有する残りの６個の遅延クロック信号が遅延回路１１２によって発生される。電圧可変器１１４は制御信号ＣＯＮ１に応答して遅延回路１１２に供給される電圧を変更する。
【００８５】
図１１に示す本発明の望ましい実施形態の遅延器のインバータＣＩ１〜ＣＩ８は、電圧可変器１１４から供給される電圧に応答して８個の遅延クロック信号の遅延時間を調節し、パルス信号ＣＬＫが活性化されるとインバータＣＩ１〜ＣＩ８のそれぞれは前段のインバータから出力される遅延クロック信号に応答して遅延時間分だけ遅延され、パルス信号ＣＬＫが非活性化されると８個の遅延クロック信号中の互いに１８０度の位相差を有する２個の遅延クロック信号の上昇遷移（または下降遷移）が前段のインバータから出力される遅延クロック信号の下降遷移（または上昇遷移）により行われることによって他の６個の遅延クロック信号の上昇遷移または下降遷移が行われる。よって、入力クロック信号ＥＣＬＫの下降遷移と無関係に８個の遅延クロック信号の遷移が行われるので、入力クロック信号ＥＣＬＫにタイミングジッタが発生されてデューティサイクルが変化されても８個の遅延クロック信号は入力クロック信号ＥＣＬＫの変化と無関係に、正確に５０％のデューティサイクルを有することになる。
【００８６】
図１２は、図１１に示す選択器の実施形態の構成を示す図であり、８個の選択回路ＳＥＬ１〜ＳＥＬ８で構成され、８個の選択回路ＳＥＬ１〜ＳＥＬ８のそれぞれはＯＲゲートＯＲとインバータＩ１２で構成されている。
【００８７】
次に、図１２に示す選択器の動作を説明する。
【００８８】
選択回路ＳＥＬ１〜ＳＥＬ８のそれぞれのＯＲゲートＯＲは、クロック信号ＣＬＫと選択信号ＳＣＯＮ；ｓ１ｂ〜ｓ８ｂのそれぞれとの論理和を演算して８個の制御信号ｃ１８０〜ｃ３１５を発生する。選択回路ＳＥＬ１〜ＳＥＬ８のそれぞれのインバータＩ１２は、８個の制御信号ｃ１８０〜ｃ３１５のそれぞれを反転して８個の反転制御信号ｃ０ｂ〜ｃ１３５ｂを発生する。
【００８９】
選択信号ｓ１ｂが“ロー”レベルであり、選択信号ｓ２ｂ〜ｓ８ｂが“ハイ”レベルの状態で“ハイ”レベルのクロック信号ＣＬＫが発生されると“ハイ”レベルの制御信号ｃ１８０〜ｃ３１５及び“ロー”レベルの反転制御信号ｃ０ｂ〜ｃ３１５ｂを発生する。選択信号ｓ１ｂが“ロー”レベルであり、選択信号ｓ２ｂ〜ｓ８ｂが“ハイ”レベルの状態で“ロー”レベルのクロック信号ＣＬＫが発生されると“ロー”レベルの制御信号ｃ０及び“ハイ”レベルの反転制御信号ｃＯｂを発生し、残りの制御信号は“ハイ”レベルを維持し、残りの反転制御信号は“ロー”レベルを維持する。すなわち、“ロー”レベルのクロック信号ＣＬＫが発生されると選択信号に応答して選択された１つの制御信号及び反転制御信号がそれぞれ“ロー”レベルと“ハイ”レベルに遷移する。
【００９０】
図１３は、図１１に示す電圧可変器の実施形態の構成を示す図であり、可変電圧発生器１３０及び増幅器１３２で構成されている。
【００９１】
次に、図１３に示す構成それぞれの機能を説明する。
【００９２】
可変電圧発生器１３０は、制御信号ＣＯＮに応答して変更し可変電圧Ｖａｃを発生する。増幅器１３２は可変電圧Ｖａｃと供給電圧Ｖｖとの電圧差を増幅して供給電圧Ｖｖのレベルを変更する。
【００９３】
図１３に示す電圧可変器により供給される供給電圧Ｖｖのレベルによって図１１に示す遅延器のインバータの遅延時間が変更される。供給電圧Ｖｖのレベルが高い場合のインバータの遅延時間が供給電圧Ｖｖのレベルが低い場合のインバータの遅延時間よりも小さくなる。
【００９４】
図１４は、図１３に示す可変電圧発生器の実施形態の構成を示す図であり、電圧分配器１４０及びスイッチング部１４２で構成され、電圧分配器１４０は電源電圧Ｖｃｃと接地電圧との間に直列連結された抵抗Ｒで構成され、スイッチング部１４２はインバータＩ９−１〜Ｉ９−６及びＣＭＯＳ転送ゲートＴ１〜Ｔ６で構成されている。
【００９５】
図１４に示す可変電圧発生器は、図６に示す制御信号発生器から出力される制御信号ＣＯＮが６ビットの信号ｃ１〜ｃ６で構成された場合の構成を示す図である。
【００９６】
次に、図１４に示す構成それぞれの機能を説明する。
【００９７】
電圧分配器１４０は、抵抗Ｒにより電圧を分配してノードａ〜ｆを介して分配された電圧６Ｖｃｃ／７、５Ｖｃｃ／７、４Ｖｃｃ／７、３Ｖｃｃ／７、２Ｖｃｃ／７、Ｖｃｃ／７をそれぞれ発生する。スイッチング部１４２は６ビットの信号ｃ１〜ｃ６に応答してＣＭＯＳ転送ゲートＴ１〜Ｔ６中の選択された１つのＣＭＯＳ転送ゲートがオンされて可変電圧Ｖａｃを発生する。
【００９８】
もし、制御信号ｃ１〜ｃ６が“１０００００”ならＣＭＯＳ転送ゲートＴ１がオンされてノードａの分配された電圧６Ｖｃｃ／７を可変電圧Ｖａｃとして発生する。
【００９９】
図１５は、図１１に示す遅延器の動作を説明するための動作タイミング図であり、制御信号ｃ０を除く残りの制御信号がすべて“ハイ”レベルであり、反転制御信号ｃｏｂを除く残りの反転制御信号がすべて“ロー”レベルに固定され、互いに４５度の位相差を有する８個のクロック信号が発生される場合の動作を示す図である。
【０１００】
図１５において、入力クロック信号ＥＣＬＫの上昇エッジを検出してパルス信号ＣＬＫが発生されると、パルス信号ＣＬＫに応答して互いに１８０度の位相差を有する制御信号ｃｏと反転制御信号ｃｏｂが発生される。すなわち、パルス信号ＣＬＫが“ハイ”レベルなら“ハイ”レベルの制御信号ｃｏと“ロー”レベルの反転制御信号ｃｏｂが発生され、パルス信号ＣＬＫが“ロー”レベルなら“ロー”レベルの制御信号ｃｏと“ハイ”レベルの反転制御信号ｃｏｂが発生される。“ハイ”レベルの制御信号ｃｏと“ロー”レベルの反転制御信号ｃｏｂが発生されるとインバータＣＩ１〜ＣＩ８がすべてイネーブルされ、これによって、前段のインバータのクロック信号をそれぞれ反転して出力する。図１５に示すように、“ハイ”レベルのパルス信号ＣＬＫに応答してインバータＣＩ１、ＣＩ５のそれぞれは上昇遷移する遅延クロック信号ＤＣＬＫ０及び下降遷移する遅延クロック信号ＤＣＬＫ１８０を発生し、これら遅延クロック信号ＤＣＬＫ０、ＤＣＬＫ１８０の遷移に応答して他の遅延クロック信号ＤＣＬＫ２２５、ＤＣＬＫ９０、ＤＣＬＩＫ３１５、ＤＣＬＫ４５、ＤＣＬＫ２７０、ＤＣＬＫ１３５の遷移が行われる。一方、パルス信号ＣＬＫが“ロー”レベルなら“ロー”レベルの制御信号ｃｏと“ハイ”レベルの反転制御信号ｃｏｂが発生されてインバータＣＩ１のＰＭＯＳトランジスタＰ１がオフされ、インバータＣＩ５のＮＭＯＳトランジスタＮ２がオフされて遅延クロック信号ＤＣＬＫ０の上昇遷移と遅延クロック信号ＤＣＬＫ１８０の下降遷移が防止できるようになり、インバータＣＩ１、ＣＩ５のそれぞれは下降遷移する遅延クロック信号ＤＣＬＫ０及び上昇遷移する遅延クロック信号ＤＣＬＫ１８０を発生する。そして、これら遅延クロック信号ＤＣＬＫ０、ＤＣＬＫ１８０の遷移に応答して他の遅延クロック信号ＤＣＬＫ２２５、ＤＣＬＫ９０、ＤＣＬＫ３１５、ＤＣＬＫ４５、ＤＣＬＫ２７０、ＤＣＬＫ１３５の遷移が行われる。
【０１０１】
したがって、図１１の入力クロック信号ＥＣＬＫのデューティサイクルが変化されて下降エッジを点線で示したように変化した場合でも８個の遅延クロック信号ＣＬＫ０〜ＣＬＫ３１５のデューティサイクルは正確に５０％を有することになる。
【０１０２】
本発明の遅延同期ループの遅延器は、入力クロック信号ＥＣＬＫの上昇（または下降）遷移に応答して発生されるパルス信号ＣＬＫに応答して少なくとも１つの遅延クロック信号の遷移が行われ、インバータがリング状に構成されていることによって少なくとも１つの遅延クロック信号の遷移に応答して残りの遅延クロック信号の遷移が自動的に行われるようになる。
【０１０３】
図１６は、図３に示す遅延器の他の実施形態の構成を示す図であり、図１１の遅延器の選択器１１０、遅延回路１１２及び電圧可変器１１４を選択器１１０’、遅延回路１１２’及び電圧可変器１１４’で置き換えて構成されている。遅延回路１１２は図１６の遅延回路１１２のインバータＣＩ１〜ＣＩ８中の偶数番目のインバータＣＩ２、ＣＩ４、ＣＩ６、ＣＩ８を除去し、奇数番目のインバータＣＩ１、ＣＩ３、ＣＩ５、ＣＩ７をリング状に連結して構成されている。
【０１０４】
次に、図１６に示す構成のそれぞれの機能を説明する。
【０１０５】
選択器１１０’は、パルス信号ＣＬＫが活性化されると“ロー”レベルの反転制御信号ｃ０ｂ〜ｃ２７０ｂと“ハイ”レベルの制御信号ｃ０〜ｃ２７０を発生し、パルス信号ＣＬＫが非活性化されると選択信号ＳＣＯＮ；ｓ１ｂ、ｓ３ｂ、ｓ５ｂ、ｓ７ｂに応答して反転制御信号ｃ０ｂ〜ｃ２７０ｂ中の１つの反転制御信号を“ハイ”レベルにさせ、制御信号ｃ０〜ｃ２７０中の１つの制御信号を“ロー”レベルにさせる。このとき、選択信号ＳＣＯＮ；ｓ１ｂ、ｓ３ｂ、ｓ５ｂ、ｓ７ｂに応答して“ハイ”レベルに遷移される１つの反転制御信号と“ロー”レベルに遷移される１つの制御信号を発生する。例えば、反転制御信号ｃ０ｂが“ハイ”レベルに遷移されると、制御信号ｃ０が“ロー”レベルに遷移される。遅延回路１１２’のインバータＣＩ１〜ＣＩ７は電圧可変器１１４’により４個の遅延クロック信号ＤＣＬＫ０〜ＤＣＬＫ２７０の遅延時間を調節し、パルス信号ＣＬＫが活性化された場合に“ロー”レベルの反転制御信号ｃ０ｂ〜ｃ２７０ｂと“ハイ”レベルの制御信号ｃ０〜ｃ２７０に応答して４個のインバータＣＩ１〜ＣＩ７のそれぞれのＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２がすべてオンされて前段のインバータの出力信号を遅延時間分遅延して出力し、パルス信号ＣＬＫが非活性化された場合に選択信号ＳＣＯＮ；ｓ１ｂ、ｓ３ｂ、ｓ５ｂ、ｓ７ｂに応答して“ハイ”レベルに遷移される１つの反転制御信号に応答して１つのインバータのＰＭＯＳトランジスタＰ１がオフされ、“ロー”レベルに遷移される１つの制御信号に他の１つのインバータのＮＭＯＳトランジスタＮ２がオフされて、互いに１８０度の位相差を有する２個の遅延クロック信号のうち１つの遅延クロック信号の上昇遷移と他の１つの遅延クロック信号の下降遷移が行われなくなる。すなわち、互いに１８０度の位相差を有する２個の遅延クロック信号のうち１つの遅延クロック信号の下降遷移と他の１つの遅延クロック信号の上昇遷移が可能となり、この２個の遅延クロック信号のうち１つの遅延クロック信号の下降遷移と他の１つの遅延クロック信号の上昇遷移が行われると、この２個の遅延クロック信号のそれぞれを遅延して互いに異なる位相を有し、同一の位相差を有する残りの２個の遅延クロック信号が遅延回路１１２’によって発生される。電圧可変器１１４’は制御信号ＣＯＮ１に応答して遅延回路１１２’に供給される電圧Ｖｖを変更する。
【０１０６】
図示してないが、選択器１１０’及び電圧可変器１１４’は、上述した実施形態の選択器１１０及び電圧可変器１１４と類似に構成することができる。
【０１０７】
図１１及び図１６に示すように、本発明の遅延器の遅延回路は、偶数個のインバータをリング状に連結して構成すれば良い。そして、偶数個のインバータ中の１つのインバータから発生される遅延クロック信号の上昇遷移（または下降遷移）が入力クロック信号ＥＣＬＫの上昇遷移（または下降遷移）に応答して行われるようになって、他の遅延クロック信号の上昇遷移または下降遷移は偶数個のインバータ中の１つのインバータから発生される遅延クロック信号の上昇遷移（または下降遷移）に応答して行われるようになる。そして、偶数個のインバータ中の１つのインバータから発生される遅延クロック信号の下降遷移（または上昇遷移）が入力クロック信号ＥＣＬＫの下降遷移（または上昇遷移）に応答して行われるようになって、他の遅延クロック信号の上昇遷移または下降遷移は偶数個のインバータ中の１つのインバータから発生される遅延クロック信号の下降遷移（または上昇遷移）に応答して行われるようになる。
【０１０８】
したがって、入力クロック信号ＥＣＬＫの下降遷移（または上昇遷移）と無関係に遅延クロック信号の遷移が行われるので、入力クロック信号ＥＣＬＫにタイミングジッタが発生されてデューティサイクルが変化されても遅延クロック信号は安定的であり、正確に発生することができる。
【０１０９】
上述した実施形態の遅延器の遅延時間は、インバータに供給される電圧を変更することによって変更されるように構成されているが、インバータのそれぞれの出力ラインのキャパシタンスを変更できるように構成することができる。
【０１１０】
また、図示してないが、図３の入力クロック信号ＥＣＬＫを分周して第１及び第２位相検出器１０、２２に印加するために分周器を追加して構成し、遅延及び帰還クロック信号ＤＣＬＫ、ＦＣＬＫのそれぞれを分周して第１及び第２位相検出器１０、２２に印加するための分周器を追加して構成することもできる。
【０１１１】
上述した実施形態の遅延同期ループは、デジタル遅延同期ループの構成を示したが、アナログ遅延同期ループにも本発明の遅延器を適用することも可能である。
【０１１２】
図１７は、本発明の遅延同期ループの他の実施形態の構成を示す図であり、図３の制御信号発生器１２及び可変遅延器１４’を電荷ポンプ１２’及び可変遅延器１４”で置き換えて構成されることを除けば図３の構成と同じく構成されている。
【０１１３】
図１７の電荷ポンプ１２’は、アップ信号ＵＰに応答して供給電圧Ｖｖのレベルを上昇し、ダウン信号ＤＮに応答して供給電圧Ｖｖのレベルを下降する。可変遅延器１４”は供給電圧Ｖｖに応答して遅延時間が変更され、パルス信号ＣＬＫ及び選択信号ＳＣＯＮに応答してパルス信号ＣＬＫが活性化されるとｎ個の遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎ中の選択信号ＳＣＯＮに応答して選択された少なくとも１つの遅延クロック信号の上昇遷移（または下降遷移）が行われ、パルス信号ＣＬＫが非活性化されると選択された少なくとも１つの遅延クロック信号の下降遷移（または上昇遷移）が行われ、選択されない残りの遅延クロック信号の上昇遷移または下降遷移は選択された遅延クロック信号の遷移に応答して行われる。
【０１１４】
図１８は、図１７に示す電荷ポンプの実施形態の構成を示す図であり、供給定電流源ＩＳ１、放電定電流源ＩＳ２、ＰＭＯＳトランジスタＰ３、及びＮＭＯＳトランジスタＮ３で構成されている。
【０１１５】
次に、図１８に示す電荷ポンプの動作を説明する。
【０１１６】
“ロー”レベルの反転アップ信号ＵＰＢが印加されると、ＰＭＯＳトランジスタＰ３がオンされて供給停電流源ＩＳ１の電流がＰＭＯＳトランジスタＰ３を介して出力端に供給されて供給電圧Ｖｖのレベルを上昇する。一方、“ハイ”レベルのダウン信号ＤＮが印加されると、ＮＭＯＳトランジスタＮ３がオンされて出力端からの電流がＮＭＯＳトランジスタＮ３を介して放電して放電定電流源ＩＳ２に流れるようになって供給電圧Ｖｖのレベルを下降する。そして、ロック状態で“ロー”レベルの反転アップ信号ＵＰＢ及び“ハイ”レベルのダウン信号ＤＮが印加されると、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３がすべてオンされて供給停電流源ＩＳ１から出力端に供給される電流の量と出力端から放電定電流源ＩＳ２に放電する電流の量が同一となって供給電圧Ｖｖのレベルがそのまま維持される。
【０１１７】
図１９は、図１７に示す可変遅延器の実施形態の構成を示す図であり、図１１の可変遅延器の電圧可変器１１４を除いて構成されている。
【０１１８】
図１９に示す構成のそれぞれの機能は、図１１の機能説明を参照すればよく、ここでは省略する。
【０１１９】
図１７に示す遅延同期ループは、アナログ遅延同期ループを示す図であり、上述のような本発明の遅延同期ループの遅延器は、デジタル遅延同期ループやアナログ遅延同期ループの両方に適用できる。
【０１２０】
図２０は、本発明の望ましい実施形態の遅延同期ループを備えた半導体メモリ装置の実施形態の構成を示すブロック図として、メモリセルアレイ２００、並直列変換回路２０２、データ出力バッファ２０４、遅延同期ループ２０６、出力データストローブ信号発生回路２０８、及び出力データストローブ信号バッファ２１０で構成されている。
【０１２１】
図２０に示す半導体メモリ装置は、バースト長が４で動作する装置として、４個の出力データストローブ信号ＤＱＳ１〜ＤＱＳ４に応答して４ビットずつの出力データＤＱ１〜ＤＱ４を発生する装置を示したものである。
【０１２２】
次に、図２０に示すブロックのそれぞれの機能を説明する。
【０１２３】
メモリセルアレイ２００は読み出し動作時に１６ビットのデータを出力する。並直列変換回路１０２は１６ビットの並列データを４ビットの直列データに変換して出力する。データ出力バッファ２０４はデータストローブ信号ＤＱＳ１〜ＤＱＳ４のそれぞれに応答して４ビットの直列データを出力データＤＱ１〜ＤＱ４に順に出力する。遅延同期ループ２０６は装置外部から印加される入力クロック信号ＥＣＬＫを入力して４個の出力クロック信号ＯＣＬＫ０、ＯＣＬＫ９０、ＯＣＬＫ１８０、ＯＣＬＫ２７０を発生する。出力データストローブ信号発生回路２０８は４個の出力クロック信号ＯＣＬＫ０、ＯＣＬＫ９０、ＯＣＬＫ１８０、ＯＣＬＫ２７０を２個ずつ組み合わせて４個のデータストローブ信号ＤＱＳ１〜ＤＱＳ４を発生する。例えば、出力クロック信号ＯＣＬＫ０、ＯＣＬＫ２７０の論理積を演算してデータストローブ信号ＤＱＳ１を発生し、出力クロック信号ＯＣＬＫ０、ＯＣＬＫ９０の論理積を演算してデータストローブ信号ＤＱＳ１を発生し、出力クロック信号ＯＣＬＫ９０、ＯＣＬＫ１８０の論理積を演算してデータストローブ信号ＤＱＳ２を発生し、出力クロック信号ＯＣＬＫ１８０、ＯＣＬＫ２７０の論理積を演算してデータストローブ信号ＤＱＳ３を発生する。出力データストローブ信号バッファ２１０は４個の出力データストローブ信号ＤＱＳ１〜ＤＱＳ４をバッファして出力データストローブ信号ＤＱＳＯ１〜ＤＱＳＯ４を発生する。
【０１２４】
すなわち、本発明の遅延同期ループは、図２０のような半導体メモリ装置に適用されて入力クロック信号ＣＬＫが変化されても正確に９０度の位相差を有する４個の出力クロック信号を発生し、４個の出力クロック信号を組み合わせて安定された４個のデータストローブ信号を発生する。
【０１２５】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【０１２６】
【図１】従来の遅延同期ループの構成を示すブロック図である。
【図２】図１に示す遅延器の実施形態の構成を示す回路図である。
【図３】本発明の遅延同期ループの一実施形態の構成を示す図である。
【図４Ａ】図３に示すパルス発生器の一実施形態の構成を示す図である。
【図４Ｂ】図３に示すパルス発生器の他の実施形態の構成を示す図である。
【図５】図３に示す第１（第２）位相差検出器の実施形態の構成を示す図である。
【図６】図３に示す制御信号発生器の実施形態の構成を示す図である。
【図７】図３に示す選択及び加重値信号発生器の実施形態の構成を示す図である。
【図８】図３に示す選択部の実施形態の構成をそれぞれ示す図である。
【図９】図３に示す位相混合器の実施形態の構成を示す図である。
【図１０】図３に示す選択信号発生器の実施形態の構成を示す図である。
【図１１】図３に示す遅延器の実施形態の構成を示す図である。
【図１２】図１１に示す選択器の実施形態の構成を示す図である。
【図１３】図１１に示す電圧可変器の実施形態の構成を示す図である。
【図１４】図１１に示す可変電圧発生器の実施形態の構成を示す図である。
【図１５】図１１に示す遅延器の動作を説明するための動作タイミング図である。
【図１６】図３に示す遅延器の他の実施形態の構成を示す図である。
【図１７】本発明の遅延同期ループの他の実施形態の構成を示す図である。
【図１８】図１７に示す電荷ポンプの実施形態の構成を示す図である。
【図１９】図１７に示す可変遅延器の実施形態の構成を示す図である。
【図２０】本発明の遅延同期ループを備えた半導体メモリ装置の実施形態の構成を示すブロック図である。
【符号の説明】
【０１２７】
１０  第１位相差検出器
１２  制御信号発生器
１４’  可変遅延器
１６  選択部
２０  位相混合器
２２  選択及び加重値信号発生器
２４  第２位相差検出器
２６  遅延補償部
４２  選択信号発生器
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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