(57)【要約】【課題】ゲートの誘電性スタックの制御された形成方法を提供する。【解決手段】半導体基板に誘電性材料層を形成し、上記誘電性材料層上に希土類酸化物層を堆積し、上記希土類酸化物層上に金属ゲート電極材料を堆積した後、焼き鈍しを行い希土類ケイ酸塩層を形成する。ここで、金属ゲート電極材料を堆積する前に、焼き鈍し工程は行わない。【選択図】図１（ａ）
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【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴデバイスにおけるゲートスタックを形成する方法であって、
−半導体基板（１）に、誘電性材料（２，２ａ）の少なくとも一つの層を形成し、該層の上部層には、Ｓｉを含む誘電性材料（Ｓｉ−ＣＤＭ）を備え、
−上記Ｓｉ−ＣＤＭ上に、少なくとも一つの希土類酸化物（ＲＥＯ）層（４）を堆積し、
−上記ＲＥＯ層（４）上に、金属ゲート電極（５）の形成に適した材料の少なくとも一つの層を堆積し、及び
−上記ＲＥＯ層上に金属ゲート電極を形成するのに適した上記材料を堆積した後に、焼き鈍しを行い、それによって希土類ケイ酸塩（ＲＥＳ）層を形成し、
ここで、上記ＲＥＯ層上に金属ゲート電極を形成するのに適した上記材料を堆積させる前に、焼き鈍し工程は存在しない、ゲートスタック形成方法。
【請求項２】
上記ＲＥＯ及び上記Ｓｉ−ＣＤＭは、０．１と０．４との間に備わるＲＥＯ比率（ＲＥＯ＋Ｓｉ（ＣＤＭ））にて設けられる、請求項１記載のゲートスタック形成方法。
【請求項３】
上記ＲＥＯ及び上記Ｓｉ−ＣＤＭは、０．２と０．３との間に備わるＲＥＯ比率（ＲＥＯ＋Ｓｉ（ＣＤＭ））にて設けられる、請求項１記載のゲートスタック形成方法。
【請求項４】
上記少なくとも一つのＲＥＯ層は、ＭＯＣＶＤ、ＡＬＤ、ＡＶＤ、又はＰＶＤ蒸着技術により形成又は堆積される、請求項１から３のいずれかに記載のゲートスタック形成方法。
【請求項５】
上記ＲＥＯ層（４）は、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｅｒ、若しくはＹｂのいずれか、又は、これらの２若しくは３以上のいずれかの組み合わせを備え、より好ましくは、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｅｒ、若しくはＹｂ系の酸化物のいずれか、又は、これらの２若しくは３以上のいずれかの組み合わせを備える、請求項１から４のいずれかに記載のゲートスタック形成方法。
【請求項６】
上記ＲＥＯ層（４）は、Ｌａ及び／又はＤｙ系の酸化物のいずれかを備える、請求項５記載のゲートスタック形成方法。
【請求項７】
上記ＲＥＯ層（４）は、ジスプロシウム酸化物を備える、請求項１から６のいずれかに記載のゲートスタック形成方法。
【請求項８】
上記ＲＥＯ層（４）は、ジスプロシウムスカンデートを備える、請求項１から６のいずれかに記載のゲートスタック形成方法。
【請求項９】
上記ＲＥＯ層（４）は、さらにＳｃ、Ｈｆ、又はＡｌを備える、請求項１から８のいずれかに記載のゲートスタック形成方法。
【請求項１０】
ＭＯＳＦＥＴデバイスにおけるゲートスタックを形成する方法であって、
−半導体基板上に、誘電性材料の少なくとも一つの層を形成し、該層の上部層には、Ｓｉ含有誘電性材料（Ｓｉ−ＣＤＭ）を備え、
−上記Ｓｉ−ＣＤＭ上に、少なくとも一つの希土類（ＲＥ）層を堆積し、
−上記ＲＥ層上に、金属ゲート電極形成用に適した材料の少なくとも一つの層を堆積し、及び
−金属ゲート電極形成用に適した上記材料を上記のＲＥ層上に形成した後、焼き鈍しを行い、これにより、希土類・ケイ酸塩（ＲＥＳ）層を形成し、
ここで、上記ＲＥ層の酸化は防止され、及び
ここで、上記ＲＥ層上に金属ゲート電極を形成するのに適した上記材料を堆積する前に、焼き鈍し工程は行わない、ゲートスタック形成方法。
【請求項１１】
Ｓｉ−ＣＤＭの上記層は、いずれかの適切な高ｋ材料（つまり、ｋ＞ｋＳｉＯ２）を備える、請求項１から１０のいずれかに記載のゲートスタック形成方法。
【請求項１２】
Ｓｉ−ＣＤＭの上記層は、ＳｉＯ２を備える、請求項１から１１のいずれかに記載のゲートスタック形成方法。
【請求項１３】
Ｓｉ−ＣＤＭの上記層は、ＳｉＯ２から成る、請求項１から１１のいずれかに記載のゲートスタック形成方法。
【請求項１４】
Ｓｉ−ＣＤＭの上記層は、窒素を備えるか、又はさらに備える、請求項１から１３のいずれかに記載のゲートスタック形成方法。
【請求項１５】
Ｓｉ−ＣＤＭの上記層は、ＳｉＯＮから成る、請求項１４記載のゲートスタック形成方法。
【請求項１６】
上記焼き鈍しは、６００℃よりも高い温度にて、好ましくは６００℃と１２００℃との間に備わる温度にて、より好ましくは６００℃と１０００℃との間に備わる温度にて実行される、請求項１から１５のいずれかに記載のゲートスタック形成方法。
【請求項１７】
上記焼き鈍しは、８００℃よりも高い温度にて、好ましくは８００℃と１２００℃との間に備わる温度にて、より好ましくは８００℃と１０００℃との間に備わる温度にて実行される、請求項１から１５のいずれかに記載のゲートスタック形成方法。
【請求項１８】
上記Ｓｉ−ＣＤＭは、ＭＯＣＶＤ、ＡＬＤ、ＡＶＤ、又はＰＶＤ蒸着技術によって形成又は堆積される、請求項１から１７のいずれかに記載のゲートスタック形成方法。
【請求項１９】
上記金属ゲート電極（５）は、Ｗ、Ｔａ、ＴＩ、Ｒｕ、Ｐｔ、及び／又はＭｏを備え、好ましくはＴｉＮ、ＴａＮ、及び／又はＲｕを備える、請求項１から１８のいずれかに記載のゲートスタック形成方法。
【請求項２０】
上記基板（１）は、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、及び／又はＩｎＰ層を備える、請求項１から１９のいずれかに記載のゲートスタック形成方法。
【請求項２１】
上記焼き鈍しは、ポスト蒸着アニールである、請求項１から２０のいずれかに記載のゲートスタック形成方法。
【請求項２２】
上記焼き鈍しは、急速熱処理である、請求項１から２０のいずれかに記載のゲートスタック形成方法。
【請求項２３】
請求項１から２２のいずれかに記載のゲートスタック形成方法にて得られるＭＯＳＦＥＴデバイス。
【請求項２４】
−半導体基板（１）、
−上部層がＳｉ含有誘電性材料（Ｓｉ−ＣＤＭ）（２ａ）を備える（あるいは、から成る）誘電性材料の少なくとも一つの層を備えたゲート誘電体、
−上記Ｓｉ−ＣＤＭ（２ａ）上の希土類ケイ酸塩（ＲＥＳ）層（３）、及び
−上記ＲＥＳ層（３）上の金属ゲート電極（５）、
を備え、ここで、上記ＲＥＳ層（３）は、上記Ｓｉ−ＣＤＭ及び上記ＲＥＯ、又はＲＥ層の焼き鈍しに起因し、上記焼き鈍しは、上記金属ゲート電極を堆積した後のみにて行なわれる、請求項２３記載のＭＯＳＦＥＴデバイス。
【請求項２５】
非反応のＲＥＯ層（４ａ）、又は非反応のＲＥ層をさらに備える、請求項２３又は２４記載のＭＯＳＦＥＴデバイス。
【請求項２６】
上記金属ゲート電極（５）上にポリＳｉ層（６）をさらに備える、請求項２３から２５のいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項２７】
Ｓｉ−ＣＤＭの上記層は、ＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ、又はＨｆＳｉＯＮを備える、請求項２３から２６のいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項２８】
上記ＲＥＯ又はＲＥ層は、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｅｒ、Ｙｂのいずれか、又はこれらの２若しくは３以上の組み合わせのいずれかを備える、請求項２３から２７のいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項２９】
上記ＲＥＯ層は、Ｌａ−、Ｙ−、Ｐｒ−、Ｎｄ−、Ｓｍ−、Ｅｕ−、Ｇｄ−、Ｄｙ−、Ｅｒ−、及びＹｂ−系の酸化物のいずれか、又は、これらの２若しくは３以上の組み合わせのいずれかを備える、請求項２３から２７のいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項３０】
上記ＲＥＯ層は、Ｌａ及び／又はＤｙ系の酸化物のいずれかを備える、請求項２３から２７のいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項３１】
上記ＲＥＯ層は、ジスプロシウム酸化物、又はジスプロシウムスカンデートを備える、請求項２３から２７のいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項３２】
上記金属ゲート電極は、Ｗ、Ｔｉ、Ｔａ、Ｐｔ、Ｒｕ、及び／又はＭｏを備え、好ましくはＴｉＮ、ＴａＮ、及び／又はＲｕを備える、請求項２３から３１のいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項３３】
上記基板（１）は、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、及び／又はＩｎＰ層を備える、請求項２３から３２のいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項３４】
金属−絶縁体−金属・コンデンサのようなコンデンサの形成方法であって、
−電極を形成するのに適した材料上に、Ｓｉ−ＣＤＭを備えた少なくとも一つの層を形成し、
−上記Ｓｉ−ＣＤＭ上に、少なくとも一つのＲＥＯ又はＲＥ層を堆積し、
−上記ＲＥＯ又はＲＥ層上に、電極を形成するのに適した材料の少なくとも一つの層を堆積し、及び
−上記ＲＥＯ又はＲＥ層上に電極を形成するのに適した上記材料を堆積した後、焼き鈍しを行い、それによってＲＥＳ層を形成し、
ここで、上記ＲＥＯ又はＲＥ層上に電極を形成するのに適した上記材料を堆積する前に焼き鈍しは行わない、コンデンサの形成方法。
【請求項３５】
請求項３４記載のコンデンサ形成方法にて得られる、金属−絶縁体−金属・コンデンサのようなコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体プロセス技術及びデバイスに関する。特に、本発明は、ＭＯＳＦＥＴデバイス、及び上記方法によって入手可能なＭＯＳＦＥＴデバイスにおけるゲートスタックを形成する方法に関する。
【背景技術】
【０００２】
Ｏｎｏ等（Appl. Phys. Lett. ７８、１８３２（２００１））は、環境に含まれる酸素中でＳｉＯ２と接する希土類元素（ＲＥ）例えばランタンは、十分に高温まで加熱されたときにケイ酸塩を形成するように反応することを記述している。元素の性質によって、ケイ酸塩形成の度合は変化するであろう。この結果、ケイ酸塩形成は、異なる結果を有することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一つの結果は、Lichtenwahlner等（J. Appl. Phys.、９８、０２４３１４（２００５））により観察されたように、結果的に等価酸化膜厚（ＥＯＴ）の低下となる、希土類元素とシリコン酸化物との間の界面領域の消失である。
【０００４】
他の結果は、L.Pantisano等（Appl. Phys. Lett.  ８９、１１３５０５（２００６））により報告されたように、希土類材料が単層厚のキャップ層としてゲートスタックに一体化されるとき、しきい電圧が低い値へシフトすることである。
【課題を解決するための手段】
【０００５】
本発明は、ＭＯＳＦＥＴデバイスにおけるゲートスタックを形成する方法に関し、下記の工程を備える：
−半導体基板に、誘電性材料の少なくとも一つの層を形成する工程、ここで上部層は、Ｓｉを含む誘電性材料（Ｓｉ−ＣＤＭ）を備える（あるいは、から成る）、
−上記Ｓｉ−ＣＤＭ上に、少なくとも一つの希土類酸化物（ＲＥＯ）層を（直ちに）堆積する工程、
−上記ＲＥＯ層上に、金属ゲート電極の形成に適した材料の少なくとも一つの層を（直ちに）堆積する工程、及び
−上記ＲＥＯ層上に金属ゲート電極を形成するのに適した上記材料を堆積した後に、焼き鈍し（上記Ｓｉ−ＣＤＭと上記ＲＥＯ層との間に、少なくとも部分的に反応を得るための）を行う工程、それによって希土類ケイ酸塩（ＲＥＳ）層が形成され、
ここで、上記ＲＥＯ層上に金属ゲート電極を形成するのに適した上記材料を堆積させる前に、焼き鈍し工程（結果としてＲＥＳ形成となる）は存在しない。
【０００６】
本発明に係る方法では、焼き鈍し工程は、上記金属ゲートの堆積の前に行なわれない。
【０００７】
好ましくは、上記焼き鈍し工程は、上記金属ゲートの堆積直後に行なわれる。
【０００８】
好ましくは、上記焼き鈍し工程は、ＰＤＡ工程（ポスト堆積焼き鈍し工程）である。
【０００９】
上記焼き鈍し工程は、ＲＴＡ工程（迅速な熱アニール工程）であってもよい。
【００１０】
好ましくは（及び、代わりに）、上記焼き鈍し工程は、スペーサー形成後に行なうことができる。本発明の方法は、焼き鈍し工程の前に、ポリシリコン堆積、ゲート・パタニング、及びスペーサー形成の工程をさらに含むことができる。
【００１１】
上記焼き鈍し工程は、スペーサー形成後のソース／ドレインＲＴＡ工程でありえる。
【００１２】
上記焼き鈍し工程は、スペーサー形成後に、ソース／ドレインＲＴＡ工程及びＰＤＡ工程を備えることができる。
【００１３】
本発明に係る方法では、上記焼き鈍し工程は、好ましくは（約）６００°Ｃより高い温度、好ましくは（約）６００°Ｃと（約）１２００°Ｃとの間の温度、より好ましくは（約）６００°Ｃと（約）１０００°Ｃとの間の温度で実行される。
【００１４】
より好ましくは、上記焼き鈍し工程は、好ましくは（約）８００°Ｃより高い温度、好ましくは（約）８００°Ｃと（約）１２００°Ｃとの間の温度、より好ましくは（約）８００°Ｃと（約）１０００°Ｃとの間の温度で実行される。
【００１５】
好ましくは、上記ＲＥＯ及び上記Ｓｉ−ＣＤＭは、（約）０．０５と（約）０．４との間、より好ましくは（約）０．１と（約）０．４との間、さらに好ましくは（約）０．２と（約）０．３５との間、さらに好ましくは（約）０．２と（約）０．３との間のＲＥＯ比（ＲＥＯ＋Ｓｉ（ＣＤＭ）で規定される。
【００１６】
本発明の方法において、誘電性材料の上記少なくとも一つの層は、好ましくは上記のＳｉ−ＣＤＭから成る。言いかえれば好ましくは、本発明の方法において、Ｓｉ−ＣＤＭを備える（あるいは、から成る）少なくとも一つの層は、上記半導体基板上に形成される。
【００１７】
上記Ｓｉ−ＣＤＭ層は、いずれの適切な高ｋ材料（つまり誘電率がＳｉＯ２の誘電率より高い、つまりｋ＞ｋＳｉＯ２であるあらゆる適切な材料）も備える（あるいは、から成る）ことができる。
【００１８】
好ましくは、上記Ｓｉ−ＣＤＭの少なくとも一つの層は、ＳｉＯ２を備える（あるいは、から成る）。
【００１９】
本発明に係る方法において、上記Ｓｉ−ＣＤＭの少なくとも一つの層は、窒素を備える、あるいはさらに備えることができる。特に、上記Ｓｉ−ＣＤＭの少なくとも一つの層は、ＳｉＯＮを備える（あるいは、から成る）。
【００２０】
好ましくは、上記Ｓｉ−ＣＤＭは、ＭＯＣＶＤ、ＡＬＤ、ＡＶＤ又はＰＶＤ蒸着技術によって形成又は堆積される。
【００２１】
本発明の方法において、上記ＲＥＯの少なくとも一つの層は、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｅｒ又はＹｂのいずれか、又はそれらの２、３以上のいかなる組み合わせも備える（あるいは、から成る）ことができる。特に、上記ＲＥＯの少なくとも一つの層は、Ｌａ-、Ｙ-、Ｐｒ-、Ｎｄ-、Ｓｍ-、Ｅｕ-、Ｇｄ-、Ｄｙ-、Ｅｒ-、あるいはＹｂ-  系の酸化物のいずれか、又はそれらの２、３以上のいかなる組み合わせも備える（あるいは、からなる）ことができる。
【００２２】
本発明の方法において、好ましくは、上記ＲＥＯの少なくとも一つの層は、Ｌａ及び／又はＤｙ系の酸化物を備える（あるいは、から成る）ことができる。
【００２３】
より好ましくは、上記ＲＥＯ層は、ジスプロシウム酸化物を備える（あるいは、から成る）。
【００２４】
好ましくは、上記少なくとも一つのＲＥＯ層は、ＭＯＣＶＤ、ＡＬＤ、ＡＶＤ又はＰＶＤ蒸着技術によって堆積される。
【００２５】
本発明の方法において、上記ＲＥＯの少なくとも一つの層は、希土類元素の層の酸化に起因することができる。
【００２６】
本発明の方法において、Ｓｉ−ＣＤＭの上記少なくとも一つの層、及び／又はＲＥＯの上記少なくとも一つの層は、さらにＡｌ、Ｈｆ又はＳｃのような調整元素を備えることができる。
【００２７】
上記調整元素は、層の熱的安定性を増すために上記ＲＥＯ層に加えることができる。
【００２８】
特に、上記調整元素は、ＲＥＳ形成を増加又は減少するために、上記Ｓｉ−ＣＤＭ層及び／又は上記ＲＥＯ層に加えることができる。特に、Ｈｆ及びＳｃは、ＲＥＳ形成を妨害する。一方、Ａｌは、上記ＲＥＳ形成のエンハンサー元素である。
【００２９】
好ましくは、上記ＲＥＯ層は、ジスプロシウムスカンデートを備える（あるいは、から成る）。
【００３０】
好ましくは、上記調整元素は、約５０％の調整比（モジュレータ＋ＲＥ）にて上記ＲＥＯ層に加えられる。
【００３１】
上記調整元素は、エンハンサー元素（Ａｌのような）になりえる。それによって混合は増強される。例えば、Ａｌは、（約）７５％より小さなＡｌ比（Ａｌ＋ＲＥ）にてＲＥＯに加えることができる。
【００３２】
好ましくは、本発明に係る方法では、上記金属ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｔ及び／又はＭｏ、好ましくはＴｉＮ、ＴａＮ、及び／又はＲｕを備える（あるいは、から成る）。
【００３３】
好ましくは、本発明に係る方法では、上記基板は、Ｇｅ、ＳｉＧｅ、ＧａＡｓ及び／又はＩｎＰ層を備える（あるいは、から成る）。
【００３４】
本発明は、また、金属ゲート電極を堆積した後に、ＲＥＯを有する誘電性層を含むＳｉをキャッピングし、焼き鈍し（ＲＥＳ層を形成する）することにより、ＭＯＳＦＥＴデバイスにおけるゲートスタックのＥＯＴを減少する方法に関する。
【００３５】
ＭＯＳＦＥＴデバイスにおけるゲートスタックのＥＯＴを減少する上記の方法は、ＭＯＳＦＥＴデバイスにおけるゲートスタックを形成する本発明の方法と同じ工程を備えることができる。
【００３６】
特に、ＲＥＯ比：（ＲＥＯ＋Ｓｉ（ＣＤＭ））が（約）０．０５と（約）０．４との間、より特別には（約）０．１と（約）０．４との間、さらに特別には（約）０．２と（約）０．３５との間、さらに特別には（約）０．２と（約）０．３との間に備わるとき、ＥＯＴは、少なくとも０．１ｎｍのＥＯＴに減少することができる。
【００３７】
又、第２の実施形態では、ＲＥＯ形成の代わりに、本発明の方法は、酸化を防止する希土類元素（ＲＥ元素）層の堆積とともに実行することができる。特に、ＲＥ層は、もとの場所に、つまり、上記ＲＥ堆積と金属ゲート堆積との間の真空破壊なしで、堆積することができる。
【００３８】
その実施形態では、ＲＥＳは、上記Ｓｉ−ＣＤＭ層及び上記ＲＥ層の焼き鈍しに起因する。
【００３９】
特に、上記第２の実施形態によるＭＯＳＦＥＴデバイスにおけるゲートスタックを形成する方法は、次の工程を備えることができる： 
−半導体基板上に、誘電材料の少なくとも一つの層を形成する工程、上部層は、Ｓｉ含有誘電性材料（Ｓｉ−ＣＤＭ）、好ましくはＳｉＯ２又はＳｉＯＮを備え、
−上記Ｓｉ−ＣＤＭ上に、少なくとも一つの希土類（ＲＥ）層を堆積する工程、
−上記ＲＥ層上に、金属ゲート電極形成用に適した材料の少なくとも一つの層を堆積する工程、及び
−金属ゲート電極形成用に適した上記材料を上記のＲＥ層上に形成した後、焼き鈍し（上記Ｓｉ−ＣＤＭと上記ＲＥ層との間で、少なくとも部分的に、反応を得るための）する工程、これにより、希土類・ケイ酸塩（ＲＥＳ）層が形成される、
ここで、上記ＲＥ層の酸化は防止され（好ましくは、金属ゲート電極の形成のために適切な材料の層が堆積するまで、真空を維持することによって）、及び
上記ＲＥ層上に金属ゲート電極を形成するのに適した上記材料を堆積する前に、焼き鈍し工程は行わない。
【００４０】
ここで用いられる他の条件及びパラメーターは、またその実施形態に適用する。
【００４１】
本発明の方法も、金属−絶縁体−金属コンデンサのようなコンデンサを形成するために実行可能であり、ここで、誘電性のスタックは、そのようなコンデンサの誘電性部分を構成する。
【００４２】
特に、金属−絶縁体−金属コンデンサのようなコンデンサを形成する本発明の方法は、次の工程を備える：
−電極を形成するのに適している材料上に、Ｓｉ−ＣＤＭを備える（あるいは、から成る）少なくとも一つの層を形成する工程、
−上記Ｓｉ−ＣＤＭ上に、少なくとも一つのＲＥＯ又はＲＥ層を（直ちに）堆積する工程、
−上記ＲＥＯ又はＲＥ層上に、電極を形成するのに適している材料の少なくとも一つの層を（直ちに）堆積する工程、及び
−上記ＲＥＯ又はＲＥ層の上に電極を形成するのに適した上記材料を堆積した後に、（上記Ｓｉ−ＣＤＭと上記ＲＥＯ又はＲＥ層との間で、少なくとも部分的に、反応を得るための）焼き鈍しする工程、それによって希土類・ケイ酸塩（ＲＥＳ）層が形成される、
ここで、上記ＲＥＯ又はＲＥ層の上に電極を形成するのに適した上記材料を堆積する前に、（ＲＥＳ形成に帰着する）焼き鈍し工程は実行しない。
【００４３】
本発明の他の目的は、本発明に係る方法によって得ることができる半導体デバイスである。
【００４４】
特に、本発明は、また、金属−絶縁体−金属コンデンサのようなコンデンサに関する。
【００４５】
また、より特別に、本発明は、また、本発明に係る方法によって得ることができるＭＯＳＦＥＴデバイスに関する。
【００４６】
特に、本発明に係るＭＯＳＦＥＴデバイスは、次のものを備える：
−半導体基板、
−上部層がＳｉ−ＣＤＭを備える（あるいは、から成る）誘電性材料の少なくとも一つの層で備わるゲート誘電体、
−上記Ｓｉ−ＣＤＭ上のＲＥＳ層、及び
−上記ＲＥＳ層上の金属ゲート電極、
ここで、上記ＲＥＳ層は、誘電材料及び上記ＲＥＯ又はＲＥ層を含むＳｉの焼き鈍しに起因し、上記焼き鈍しは、上記金属ゲート電極を堆積した後のみにて行なわれる。
【００４７】
本発明に係るＭＯＳＦＥＴデバイスは、さらに反応しないＲＥＯ又は反応しないＲＥを備えることができる。ＲＥＯ又はＲＥの層は、上記ＲＥＳと上記金属ゲート電極との間に残留可能である。
【００４８】
本発明に係るＭＯＳＦＥＴデバイスは、さらに上記金属ゲート電極上にポリＳｉ層を備えることができる。
【００４９】
好ましくは、上記誘電性材料の少なくとも一つの層は、上記Ｓｉ−ＣＤＭから成る。
【００５０】
好ましくは、上記Ｓｉ−ＣＤＭの少なくとも一つの層は、ＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ又はＨｆＳｉＯＮを備える。
【００５１】
より好ましくは、上記Ｓｉ−ＣＤＭの少なくとも一つの層は、ＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ又はＨｆＳｉＯＮから成る。
【００５２】
好ましくは、上記ＲＥＯ又はＲＥ層は、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｅｒ、Ｙｂのいずれか、又はこれらの２又は３以上のいずれの組み合わせのうちの何かを備える（あるいは、から成る）。
【００５３】
より好ましくは、上記ＲＥＯ層は、Ｌａ−、Ｙ−、Ｐｒ−、Ｎｄ−、Ｓｍ−、Ｅｕ−、Ｇｄ−、Ｄｙ−、Ｅｒ−、及びＹｂ−系の酸化物のいずれか、又はこれらの２又は３以上における組み合わせのいずれかを備える。さらにより好ましくは、上記ＲＥＯ層は、Ｌａ及び／又はＤｙ系の酸化物のいずれか、及びより特にはジスプロシウム酸化物、又はジスプロシウムスカンデートを備える（あるいは、からなる）。
【００５４】
好ましくは、上記金属ゲート電極は、Ｗ、Ｔｉ、Ｔａ、Ｐｔ、Ｒｕ及び／又はＭｏ、好ましくはＴｉＮ、ＴａＮ及び／又はＲｕを備える（あるいは、から成る）。
【００５５】
好ましくは、上記基板は、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、及び／又はＩｎＰ層を備える（あるいは、から成る）。
【発明を実施するための最良の形態】
【００５６】
本発明は、ＭＯＳＦＥＴデバイスにおけるゲートスタックを形成する方法を提供する。該方法は以下の工程を備える：
−半導体基板に、誘電性材料（２，２ａ）の少なくとも一つの層を形成する工程、ここで上部層にはＳｉ−ＣＤＭを備える（あるいは、から成る）、
−上記Ｓｉ−ＣＤＭ上に、少なくとも一つの希土類酸化物（ＲＥＯ）層（４）を（好ましくは直ちに）堆積する工程、
−上記ＲＥＯ層上に、金属ゲート電極（５）の形成のために適した材料の少なくとも一つの層を（好ましくは直ちに）堆積する工程、及び
−上記ＲＥＯ層上に金属ゲート電極を形成するのに適した上記材料を堆積した後に、焼き鈍し（上記Ｓｉ−ＣＤＭと上記ＲＥＯ層との間に、少なくとも部分的に反応を得るための）を行う工程、それによって希土類ケイ酸塩（ＲＥＳ）層が形成され、
ここで、上記ＲＥＯ層上に金属ゲート電極を形成するのに適した上記材料を堆積する前に、焼き鈍し工程（結果としてＲＥＳ形成となる）は、存在しない。
【００５７】
本発明は、金属ゲート電極が上記ＲＥＯ上に堆積された後にのみ、焼き鈍し（上記ＲＥＳ形成のための）工程を行うときに、ＥＯＴ低下（等価酸化膜厚低下）及びｅＷＦシフト（有効仕事関数シフト）に関して最高の結果が得られるという驚くべき発見に基づいている。
【００５８】
本発明は、さらに、ＥＯＴが最低である（図９を参照）最適な比率ＲＥＯ／（ＲＥＯ＋ＳｉＣＤＭ）があるという驚くべき発見に基づいている。実際に、第２の以外な観察は、その最適の比率ＲＥＯ／（ＲＥＯ＋Ｓｉ−ＣＤＭ）から外れるとき、ＥＯＴが増加したことであった。
【００５９】
図９は、一定のＳｉＯＮ厚さ（２ｎｍ）で、ＳｉＯＮ／Ｄｙ２Ｏ３スタック上のＤｙ２Ｏ３厚さの影響を示す。
【００６０】
Ｄｙ２Ｏ３とＳｉＯＮとが混ざらないならば、計算されたＥＯＴ（塗りつぶし無しの円）は、Ｄｙ２Ｏ３キャップ厚さとともに増加する。
【００６１】
しかしながら、実験結果は、ＳｉＯＮが０．５ｎｍ及び１ｎｍのＤｙ２Ｏ３で覆われるときに、ＥＯＴが１．８ｎｍから１．４ｎｍまで（１８〜１４のÅ）実際に減少することを示す。
【００６２】
しかしながら、Ｄｙ２Ｏ３厚さが２ｎｍまで増加するとき、混ざらないことを想定して計算された値に合い、ＥＯＴは、再び増加する。
【００６３】
このことは、あるＤｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ２）厚さ比率で、Ｄｙ２Ｏ３とＳｉＯＮとの間で混合が起こることを示している。最小のＥＯＴのための最適のＤｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ２）厚さ比率は、０．２と０．４との間に備わる。
【００６４】
図１０は、一定の全Ｄｙ２Ｏ３＋ＳｉＯ２厚さ（３ｎｍ）で、ＳｉＯＮ／Ｄｙ２Ｏ３スタックのＥＯＴ上のＤｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ２）厚さ比率の影響を示している。
【００６５】
ＳｉＯ２／Ｄｙ２Ｏ３スタックのＥＯＴは、Ｄｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ２）厚さ比率の関数である。
【００６６】
最小のＥＯＴは、覆われていないＳｉＯ２と比較して、０．５ｎｍ（５Å）のＥＯＴ低下に対応して、約０．３と約０．４との間に備わる比率で得られる。
【００６７】
しかしながら、０．６以上のＤｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ２）厚さ比率で、ＥＯＴは増加し、覆われていないＳｉＯ２の場合を超える。
【００６８】
Ｄｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ２）厚さ比率との放物線の関係を示す、ＥＯＴと異なるようなものでは、有効仕事関数（ｅＷＦ）は、その比率に反比例する。
【００６９】
Ｄｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ２）厚さ比率が０から０．７まで増加するとき、ｅＷＦは、４．４から３．７ｅＶまで減少し、０．７を超える比率で３．７ｅＶで安定する。
【００７０】
最適のＤｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ２）厚さ比率は、約０．３である。ここで、ＥＯＴ低下は最大となり、ｅＷＦがＳｉＯＮ／ポリ基準（４．０ｅＶ）のそれに匹敵する。
【００７１】
図１０は、また、窒素がＳｉＯ２に加えられるとき、同じＤｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ２）厚さ比率で、ＳｉＯ２／Ｄｙ２Ｏ３スタックと比較して、ＥＯＴ及びｅＷＦは、０．２ｎｍ（２Å）及び１５０ｍＶまでそれぞれ減少することを示す。ＥＯＴ減少は、窒素の編入により、増加した誘電率又は増強されたＤｙ２Ｏ３−ＳｉＯ（Ｎ）混合に起因することがある。
【００７２】
ｅＷＦ減少は、ＨｆＳｉＯ（Ｎ）／Ｔａ２Ｃスタックで見られた窒素編入によって引き起こされた正電荷に起因することがある。
【００７３】
図１１は、様々なサーマルバジェット及び焼き鈍し順序から、Ｄｙ２Ｏ３で覆われたＳｉＯＮのＥＯＴ及びｅＷＦを示す。
【００７４】
１０３０℃での標準活性化焼き鈍し（「Ｓ／Ｄ  ＲＴＡ」）の他に、１０５０℃での追加のポスト堆積焼き鈍し（ＰＤＡ）が、Ｓ／Ｄ  ＲＴＡ（「Ｓ／Ｄ  ＲＴＡＳ＋ＰＤＡ」）の後に、又は金属ゲート堆積（「ＴａＮ＋Ｓ／Ｄ  ＲＴＡ前のＰＤＡ」）の前に行なわれる。
【００７５】
「Ｓ／Ｄ  ＲＴＡのみ」及び「Ｓ／Ｄ  ＲＴＡＳ＋ＰＤＡ」の比較により、追加のＰＤＡが、ｅＷＦシフト（ΔｅＷＦ２）を僅かに小さくして、ｅＷＦのみを僅かに増加させることを示すことがある。
【００７６】
しかしながら、金属ゲート堆積前（「ＴａＮ＋Ｓ／Ｄ  ＲＴＡ前のＰＤＡ」）に、ＰＤＡが堆積されたままのＤｙ２Ｏ３上で行なわれるとき、ｅＷＦシフト（ΔｅＷＦ３）は、２２０ｍｅＶまで実質的に減少する。
【００７７】
このことは、最大のｅＷＦ調節を達成するため、この例では、Ｄｙ２Ｏ３キャップが金属ゲート、ポリ電極、及びスペーサによって覆われ／封止された後、（高温）焼き鈍しが行なわれる必要があることを示している。
【００７８】
好ましい実施形態によれば、ＭＯＳＦＥＴデバイスにおけるゲートスタックを形成する本発明の方法は、次の工程を備える：
−半導体基板上に、ＳｉＯ２の一つの層、又はＳｉＯＮの一つの層を形成する工程、
−上記ＳｉＯ２又はＳｉＯＮ上に、一つのジスプロシウムスカンデート層、一つの酸化ランタン層、又は好ましくは一つのジスプロシウム酸化層を形成又は堆積する工程、
−金属ゲート電極、好ましくはＴａＮ層の形成に適している材料の少なくとも一つの層を上記ＲＥＯ層上に堆積する工程、
−上記ＲＥＯ層上に金属ゲート電極を形成するのに適している上記材料を堆積した後、焼き鈍しする工程（上記ＳｉＯ２又はＳｉＯＮ層と上記ＲＥＯ層との間で、少なくとも部分的に反応を得るために）、それによって希土類・ケイ酸塩（ＲＥＳ）層が形成される、
ここで、上記ＲＥＯ層上に金属ゲート電極を形成するのに適している上記材料を堆積する前に、焼き鈍し工程は存在しない。
【００７９】
基板に依存して、上記焼き鈍し工程は、６００℃と１２００℃との間、より好ましくは６００℃と１０００℃との間に備わる温度で行なわれる。
【００８０】
好ましくは、上記ＲＥＯ及び上記ＳｉＯ２（あるいは上記ＳｉＯＮ）は、０．１と０．４との間、より好ましくは０．２と０．４との間、さらに好ましくは０．２と０．３との間に備わるＲＥＯ比率（ＲＥＯ＋ＳｉＯ２）にて、提供される。
【００８１】
上記ＲＥＯ層は、ＭＯＣＶＤ、ＡＬＤ、ＡＶＤ、又はＰＶＤ蒸着技術によって形成するか堆積することができる。
【００８２】
上記ＳｉＯ２又はＳｉＯＮ層は、ＭＯＣＶＤ、ＡＬＤ、ＡＶＤ、又はＰＶＤ蒸着技術によって形成するか堆積することができる。
【００８３】
上記ＳｉＯ２又はＳｉＯＮ層は、さらに、Ｓｃ、Ｈｆ、又はＡｌを備えることができる。
【００８４】
あるいは、上記ＲＥＯ層は、さらに、Ｓｃ、Ｈｆ、又はＡｌを備えることができる。
【００８５】
恐らく、ＲＥＯ層及びＳｉＯ２（あるいはＳｉＯＮ）層の両方は、さらに、Ｓｃ、Ｈｆ、又はＡｌを備えることができる。
【００８６】
本発明の好ましい方法では、上記金属ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｔ、及び／又は、Ｍｏを備える（あるいは、から成る）ことができ、より好ましくは、ＴｉＮ、ＴａＮ、及び／又はＲｕを備える（あるいは、から成る）ことができる。
【００８７】
本発明の好ましい方法では、上記基板は、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、及び／又はＩｎＰ層を備える（あるいは、から成る）ことができる。
【００８８】
上記焼き鈍し工程は、ポスト堆積焼き鈍し、又はＲＴＡ工程であることができる。
【００８９】
本発明の目的は、また、半導体デバイスであり、より好ましくは、本発明の好ましい方法にて入手可能なＭＯＳＦＥＴデバイスである。
【００９０】
特に、本発明の好ましいＭＯＳＦＥＴデバイスは、次のものを備える：
−半導体基板、
−ＳｉＯ２又はＳｉＯＮ層を備えるゲート誘電体、
−上記ＳｉＯ２又はＳｉＯＮ層上で接触し、Ｄｙ及び／又はＬａを備える希土類・ケイ酸塩（ＲＥＳ）層、及び
−金属ゲート電極。
【００９１】
上記ＲＥＳ層は、上記基板上に堆積（又は形成）されるＳｉＯ２又はＳｉＯＮ層、及びＲＥＯ層（Ｄｙ及び／又はＬａを備える）の焼き鈍しに起因して生じ、上記焼き鈍しは、上記金属ゲート電極を堆積した後のみにて行なわれる。
【００９２】
上記ＳｉＯ２又はＳｉＯＮ層は、さらに、Ｓｃ、Ｈｆ、又はＡｌを備えることができる。
【００９３】
あるいは、上記ＲＥＳ層は、さらにＳｃ、Ｈｆ、又はＡｌを備えることができる。
【００９４】
恐らく、ＲＥＳ層及びＳｉＯ２（あるいはＳｉＯＮ）層の両方は、さらにＳｃ、Ｈｆ、又はＡｌを備えることができる。
【００９５】
上記金属ゲート電極は、Ｗ、Ｔｉ、Ｔａ、Ｐｔ、Ｒｕ、及び／又はＭｏを備える（あるいは、から成る）ことができ、好ましくはＴｉＮ、ＴａＮ、及び／又はＲｕを備える（あるいは、から成る）ことができる。
【００９６】
上記基板は、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、及び／又はＩｎＰ層を備える（あるいは、から成る）ことができる。
【００９７】
図１（ａ）は、異なる温度で焼き鈍しされる堆積されたときのゲート誘電体の物理的な厚さ変化を示す。Ｘ軸は、様々なゲート誘電体に関する偏光解析的に測定された膜厚を示す。原子層蒸着法（ＡＬＤ）及び原子蒸着法（ＡＶＤ）のような様々な蒸着技術が使用される。
【００９８】
膜は、界面のように２面に挟まれたＳｉＯ２ｘシリコン酸化物上に堆積され、それは楕円偏光計結果から識別可能ではない。
【００９９】
堆積された両層被膜スタックは、Ｏ２中で約６００℃と約１０００℃との間の温度で焼き鈍しされ、後者は明らかに膜厚を増加させる。
【０１００】
ＩＭＥＣクリーンに関する棒グラフは、研究された熱処理の関数としてシリコン基板酸化を示す（参考）。ＩＭＥＣクリーンは、中間での及び終端でのマランゴーニ乾燥において、ＡＰＭ（アンモニア過酸化物）クリーニング及びＤＩ（脱イオン化した）水で希釈されたＨＦ／ＨＣｌのすすぎの後に続けて、ＳＯＭ（硫酸−オゾン混合物）を備えた有機的な除去の工程を備えるウェット・クリーニング・シーケンスである。この基板は、清浄物のみを受け取り、それによって化学的酸化物を形成する。
【０１０１】
厚さ増加／層反応は、熱的に活性化されることは理解可能であり、サーマルバジェットが大きくなれば、物理的厚さが大きくなり、約１０００℃若しくはこれを超える温度で完全に分解する。しかしながら、反応性の度合つまりサーマルバジェットでの物理的厚さの依存性は、Ｄｙ（及びＬａ、図１（ｂ）参照）が、Ｓｃ（又はＳｉさえ）を含む被膜よりもよりしっかりと反応する状態で、含まれるスピーシーズに明らかに依存する。さらに、被膜を含むＤｙの反応性は、Ｓｃの追加で調整することができる。
【０１０２】
図１（ｂ）は、約６００℃から約１０００℃までの異なる焼き鈍し工程で、堆積されたときのＡＬＤ  Ｌａ２Ｏ３の厚さの変化を示す。Ｄｙに関して、また、Ｌａに関しても同様に、明瞭な反応性及び物理的厚さは、熱の焼き鈍しで観察可能である。しかしながら、図１（ｂ）から判るように、Ｌａ２Ｏ３は、Ｄｙと比較して、異なった振る舞いを示す。即ち：
−低温（約８００℃）での反応性、
−さらに、厚さ増加は、堆積したときのＬａ２Ｏ３層の厚さに依存しない。
【０１０３】
このことは、用いられる元素（希土類）が、プロセスの終わりでの最終ゲート誘電性層の誘電特性を制御することを支援するパラメータの一つであることを示す。
【０１０４】
希土類酸化物（ＲＥＯ）層、又はシリコン酸化物上に堆積された層のスタックを焼き鈍しするとき、以下のような例においてケイ酸塩の形成が示される場合がある：
ａ）追加の酸素供給が無いときにおいて：即ち、図２（Ｎ２雰囲気）に示すように、全誘電体スタックがかなりの厚さ変化をすることなく、シリコン酸化物とともにＲＥ酸化物の混合のため、希土類（ＲＥ）酸化層の密度減少；
ｂ）酸素源の存在において：即ち、図２（Ｏ２雰囲気）に示すように、堆積の前に、再生された又は既に存在するＳｉＯ２に加えて、希土類膜とシリコン酸化膜との間の反応面で、Ｓｉ又はＳｉＯ２の編入による体積膨張によってもたらされた厚さの増加。
【０１０５】
図２は、Ｏ２（●：円）又はＮ２（▲：三角形）内で焼き鈍しされたＤｙＳｃＯｘ層に関する焼きならしされた厚さ増加（ｔａｎｎｅａｌｅｄ  ―ｔｄｅｐ）／ｔｄｅｐを示す。ここで、ｔａｎｎｅａｌｅｄは、約１０００℃での熱処理後の層の厚さであり、ｔｄｅｐは、堆積されたときの層の厚さである。
【０１０６】
焼き鈍し工程の間に使用される雰囲気の他、ケイ酸塩形成は、加えられるサーマルバジェットの関数である、即ち、図３に示すように、温度とともに時間に依存する。
【０１０７】
図３は、異なる熱処理（温度と時間）の後に、約１０ｎｍのＤｙＳｃＯｘ層に関する焼きならしされた厚さの増加を示す。
【０１０８】
ＤｙＳｃＯｘの例に関し、温度が上昇とき、特に約９００℃を超える温度で、厚さがより増加することは明らかである。ＤｙＳｃＯｘ中でＳｉＯ２の最大の可溶性として解釈することができる均衡値に安定する前に、初期のケイ酸塩の形成が非常に速く起こることがまた理解可能である。
【０１０９】
図４は、堆積されたときの厚さの関数として、ＤｙＳｃＯｘ層に関して１０００℃で焼き鈍し後の、焼きならしされた厚さ増加（ｔａｎｎｅａｌｅｄ  ―ｔｄｅｐ）／ｔｄｅｐ（●：円）、及び絶対的な厚さ増加（▲：三角形）を示す。
【０１１０】
図５は、焼き鈍し時間の関数として、即ち、Ｄｙリッチ（約７５％Ｄｙ）（●：円）；Ｓｃリッチ（約２５％Ｄｙ）（■：正方形）として、ＤｙＳｃＯｘ層に関して１０００℃で焼き鈍し後の、焼きならしされた厚さ増加（ｔａｎｎｅａｌｅｄ  ―ｔｄｅｐ）／ｔｄｅｐを示す。
【０１１１】
ゲート誘電体被膜スタックに組み入れることができるＳｉＯ２の最大量は、存在する希土類材料の量（図１（ａ）も参照）に依存するであろう。このことは、以下のことにより証拠づけられる：
ａ）相対的な厚さ増加と堆積されたときの希土類酸化物の厚さとの関係、つまり、堆積されたときの層が厚いほど、図４に示すように、より多くのＳｉＯ２が組み込み可能である。相対的な厚さ増加を考えると、グラフの下側に基づいて、システムは、ある平衡組成に努めるということが明らかである。この平衡組成物は、ほぼ２：１  ＲＥ：ＳｉＯ２である。この比率は、希土類層の組成により決定され（ＤｙＳｃＯｘに関し図４の下側参照）、層の物理的な厚さによるものではない。
ｂ）異なる組成を備えた約１０ｎｍ厚のＤｙＳｃＯｘ層の異なる挙動。相対的な厚さ増加は、明らかに、ＤｙＳｃＯｘ層の組成に依存する。ここで、Ｄｙリッチ層、つまり、最多の量のＤｙを含んでいる層は、図５に示すように、Ｓｃリッチ層と比較して、より大きな厚さ増加を実証する。これは、スタックに組み入れることができるＳｉＯ２の量が存在するＤｙの量に依存することを再び実証する。
【０１１２】
上述した挙動は、酸素の無制限の供給に相当する、つまり、本発明に係るゲートスタックを備える半導体デバイスを製造するための処理フローにおける全ての熱処理が酸素雰囲気にて行われる場合である。この場合、システムは、ＳｉＯ２の最大量が組み込み可能である状態に発展するであろう。
【０１１３】
ゲート誘電体スタックに組み入れられる（共に堆積された）元素から影響はまた見られる。
【０１１４】
図６は、２つの異なる化合物、つまりＤｙＨｆＯｘ（■：正方形）及びＤｙＳｃＯｘ（●：円）に関するＤｙ濃度（％）の関数として、相対的な厚さ増加（％）を示す。
【０１１５】
例えばＤｙＳｃＯｘと、組成を変化させたＤｙＨｆＯｘ層とを比較すると、図６に示すように、両方のスタックは、異なるように動作することは明らかである。
【０１１６】
ＤｙＳｃＯｘ層は、Ｓｃリッチ層を除き、むしろＤｙ２Ｏ３層（広範囲なケイ酸塩形成）として動作するが、Ｈｆの組み込みは、非常にＤｙリッチのＤｙＨｆＯｘ層までケイ酸塩形成を制限する（より少ないＳｉＯ２の組み込み故、厚さ増加は少ない）ことがはっきりとわかる。
【０１１７】
上述の挙動は、酸素の無制限の供給に相当する。
【０１１８】
追加の酸素供給がない、例えばＮ２中での焼き鈍し又は酸素不浸透層で覆われた（キャップされた）層に関して、焼き鈍しが実行された場合、ケイ酸塩形成は、ＲＥ酸化物と下にある層に存在するＳｉＯ２とを混合することによってのみ起こることができる。この混合は、ＲＥ酸化物の密度の低下に帰着する。この密度低下は、ＲＥ／ＳｉＯ２の比率に比例する。一旦、全ＳｉＯ２が反応することができたならば、システムは、安定状態に達するだろう。その状態は、システムが密閉されている限り、つまり、ゲート誘電体が酸素にさらされるのを防止する、及び／又は、形成された所定のゲート誘電体層に関し閾値を超える大きさで酸素を含む雰囲気中でサーマルバジェットがさらに作用されるのを防止する金属ゲート層でゲート誘電体が上部を覆われている（キャップされている）限り、安定である。
【０１１９】
高機能を達成するために、理想的な金属ゲートは、標準的なシリコン技術に「類似している」プロセス状態で、調整可能な仕事関数を必要とする。これは、ゲート仕事関数を設計するために、金属と誘電体との間の界面極性化の制御を得ることを暗に提案する。
【０１２０】
その関連では、誘電体／金属界面での制御された化学「不純物」の導入は、有望なアプローチである。ＳｉＯ２／ＴｉＮ及びＨｆＯ２／ＴｉＮ界面での電気陽性元素（Ｒｂ、Ｓｒ、Ｙ、Ｃｓなどのような）の低濃度［約１０１３のatm／ｃｍ２］の詰め込みは、界面に存在する原子の部分的な電荷の誘導、及びそれらが発生する電位（厳密な電荷処理内で）に基づいた単純なアプローチを用いてモデル化された［Smith, J. Chem. Edu, vol67, 559頁、1990］。そのモデルは、考慮している化学元素及び酸化物の両方の性質に依存して、約０．３５ｅＶまでＴｉＮの仕事関数を変更可能であることを明らかにした。
【０１２１】
これを実施に導くことは、作用されたサーマルバジェットの関数として、ゲート電極とゲート誘電体（又はゲート誘電性スタック）との間の界面領域が、適切な仕事関数を達成するように修正可能であるということを意味する。実験の証拠は、キャップ層、つまりホスト誘電体とゲート電極との間に堆積された極薄（サブ−ナノメータ）の誘電体、又は他の誘電性スタックの選択的な導入により、この観察のために得られている。バルク状の誘電体又はキャップ層として使用するために探求された新しい誘電体は、スカンジウム、ジスプロシウム、ランタン、アルミニウム、及びハフニウムの組み合わせである。
【０１２２】
結果は、しきい電圧をより低い値（ＮＭＯＳに関し重要な）に変化することがわかった希土類元素に対抗するように、しきい電圧を上昇方向（ＰＭＯＳに関し重要な）に変化するためにＡｌが使用可能であることを示している。
【０１２３】
キャップ層として実行されたときに、Ｄｙ系の酸化物は、意外に好結果を示す。図７は、Ｄｙ系及びＳｃ系の酸化物、並びにそれらの組み合わせに関するしきい電圧変更を表している。効果の大きなことは、入力パラメータとしてのゲート誘電体及び金属ゲートの例えば組み合わせとともに複雑な式の結果である。
【０１２４】
さらに、例は、目的のＥＯＴ及びＶｔを得るために、パラメーターがどのように制御可能であるかについて挙げられる。
【０１２５】
ＳｉＯ２の厚さは、いずれの高ｋの堆積に先立って、基板の熱酸化により制御可能である。
【０１２６】
種々のナノメータ厚の高ｋ誘電性被膜は、ナノラミネートとして又は共同蒸着膜としてのいずれかの、好ましくは化学蒸着法のような技術範囲によって堆積可能である。被膜の組成は、制御可能である。ＳｉＯ２の厚さ、及び高ｋ被膜の組成／厚さは、サーマルバジェットの作用後、適切なＥＯＴが得られるように、選択されるべきである。
【０１２７】
実例として、２ｎｍ厚のＳｉＯＮの誘電性被膜は、図８の（ａ）に示すように、１ｎｍのＤｙ２Ｏ３により覆われ、ＴａＮ金属電極で覆われる。接合活性化サーマルバジェット（１０３０℃）の作用後、ゲートスタックＥＯＴは、元の２ｎｍのＳｉＯＮよりも明らかに少なく抜き取られる。図８の（ｂ）に示すように、Ｖｔの低下とともに、ＥＯＴの約１．８ｎｍから約１．３ｎｍまでの低下が観察された。また、同様の実験は、Ｄｙ２Ｏ３キャップを備えたＨｆＳｉＯＮ誘電体を用いて行われた。
【図面の簡単な説明】
【０１２８】
【図１（ａ）】図１（ａ）は、異なる温度で焼き鈍しされた、堆積されたゲート誘電体の物理的な厚さの変化を示す。
【図１（ｂ）】図１（ｂ）は、約６００℃から約１０００℃までの異なる焼き鈍し工程上の、堆積されたＡＬＤ  Ｌａ２Ｏ３の厚さ変化を示す。
【図２】図２は、Ｏ２（●：円）又はＮ２（▲：三角形）内で焼き鈍しされたＤｙＳｃＯｘ層に関する焼きならしされた厚さ増加（ｔａｎｎｅａｌｅｄ  ―ｔｄｅｐ）／ｔｄｅｐを示す。ここで、ｔａｎｎｅａｌｅｄは、約１０００℃での熱処理後の層の厚さであり、ｔｄｅｐは、堆積されたときの層の厚さである。
【図３】図３は、異なる熱処理（温度と時間）の後、約１０ｎｍのＤｙＳｃＯｘ層に関する焼きならしされた厚さ増加を示す。
【図４】図４は、堆積されたときの厚さの関数として、ＤｙＳｃＯｘ層に関して１０００℃で焼き鈍し後の、焼きならしされた厚さ増加（ｔａｎｎｅａｌｅｄ  ―ｔｄｅｐ）／ｔｄｅｐ（●：円）、及び絶対的な厚さ増加（▲：三角形）を示す。
【図５】図５は、焼き鈍し時間の関数として、即ち、Ｄｙリッチ（約７５％Ｄｙ）（●：円）；Ｓｃリッチ（約２５％Ｄｙ）（■：正方形）として、ＤｙＳｃＯｘ層に関して１０００℃で焼き鈍し後の、焼きならしされた厚さ増加（ｔａｎｎｅａｌｅｄ  ―ｔｄｅｐ）／ｔｄｅｐを示す。
【図６】図６は、２つの異なる化合物、つまりＤｙＨｆＯｘ（■：正方形）及びＤｙＳｃＯｘ（●：円）に関するＤｙ濃度（％）の関数として、相対的な厚さ増加（％）を示す。
【図７】図７は、Ｄｙ系及びＳｃ系の酸化物、並びにそれらの組み合わせに関して、しきい電圧（Ｖｔ）の変化を表す。
【図８】図８の（ａ）では、実例として、２ｎｍの厚さのＳｉＯＮの誘電性フィルムは、１ｎｍのＤｙ２Ｏ３により覆われ、ＴａＮ金属電極で覆われた。結合活性化サーマルバジェット（１０３０℃）の適用後、ゲートスタックＥＯＴは、明らかに元の２ｎｍのＳｉＯＮ未満で抜き取られる。図８の（ｂ）に示すようなＶｔの低下と同様に、約１．８ｎｍから約１．３ｎｍまでＥＯＴの低下が観察された。
【図９】図９は、ＳｉＯＮ／Ｄｙ２Ｏ３／ＴａＮのＥＯＴ上のＤｙ２Ｏ３キャップ厚さの影響を示す。
【図１０】図１０は、Ｄｙ２Ｏ３／（Ｄｙ２Ｏ３＋ＳｉＯ（Ｎ））厚さ比率の関数として、ＳｉＯ（Ｎ）／Ｄｙ２Ｏ３／ＴａＮのＥＯＴ及びｅＷＦを示す。
【図１１】図１１は、種々のサーマルバジェット及び焼き鈍し順序でのＳｉＯ（Ｎ）／Ｄｙ２Ｏ３／ＴａＮのｈｔｅＥＯＴ及びｅＷＦを示す。
【図１２（ａ）】図１２は、本発明の方法の異なる態様を示しており、図１２（ａ）では、ＰＤＡ焼き鈍しの前で、層のスタックは、基板（１）、Ｓｉ−ＣＤＭ（２、２ａ）、ＲＥＯ（４）、及び金属ゲート（５）を備える。
【図１２（ｂ）】図１２は、本発明の方法の異なる態様を示しており、図１２（ｂ）では、（ａ）に示されるように層のスタックの焼き鈍し後、得られた層のスタックは、基板（１）、Ｓｉ−ＣＤＭ（２ａ）、ＲＥＳ（３）、恐らく残っているＲＥＯ（４ａ）、及び金属ゲート（５）を備える。
【図１２（ｃ）】図１２は、本発明の方法の異なる態様を示しており、図１２（ｃ）では、焼き鈍し工程の前に、層のスタックは、基板（１）、Ｓｉ−ＣＤＭ（２、２ａ）、ＲＥＯ（４）、金属ゲート（５）、ポリＳｉ（６）、及びスペーサー（７）を備える。
【図１２（ｄ）】図１２は、本発明の方法の異なる態様を示しており、図１２（ｄ）では、上記焼き鈍し工程（スペーサー形成後に行なわれた）の後、得られた層のスタックは、基板（１）、Ｓｉ−ＣＤＭ（２ａ）、ＲＥＳ（３）、恐らく残っているＲＥＯ（４ａ）、金属ゲート（５）、ポリＳｉ（６）、及びスペーサー（７）を備える。
【図１（ａ）】
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【図１（ｂ）】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２（ａ）】
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【図１２（ｂ）】
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【図１２（ｃ）】
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【図１２（ｄ）】
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【外国語明細書】
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