(57)【要約】【課題】電力半導体整流デバイス及びそれを製造する方法を提供する。【解決手段】δＰ＋＋層（１２）、Ｐ−ボディ（１４）、Ｎ−ドリフト領域（１６）、Ｎ＋基板（１８）、アノード（２０）、及びカソード（２２）を含む高効率電力半導体整流デバイス（１０）が開示される。デバイス（１０）を製造する方法は、Ｎ＋基板（１８）上にＮ−ドリフト領域（１６）を堆積させる段階と、Ｎ＋ドリフト領域（１６）内にホウ素を注入してＰ−ボディ領域（１４）を作成する段階と、Ｐ−ボディ領域（１４）上にチタンシリサイドの層（５６）を形成する段階と、注入ホウ素の一部分をチタンシリサイドの層（５６）とＰ−ボディ領域（１４）の間のインタフェース領域で濃縮し、過飽和Ｐ−ドープシリコンのδＰ＋＋層（１２）を作成する段階とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型のドーパントにより過飽和された過飽和シリコンの層と、
実質的に前記過飽和シリコンの層の下方に該層に隣接して配置された前記第１の導電型のボディ領域と、
実質的に前記ボディ領域の下方に該領域に隣接して配置された第２の導電型のドリフト領域と、
実質的に前記ドリフト領域の下方に配置された前記第２の導電型の基板と、
を具備することを特徴とする半導体整流デバイス。
【請求項２】
実質的に前記過飽和シリコンの層の上方に該層に隣接して配置され高次シリサイドを含むシリサイド領域、を更に具備する、請求項１に記載の半導体整流デバイス。
【請求項３】
δＰ＋＋層と、
実質的に前記δＰ＋＋層の下方に該層に隣接して配置されたＰ−ボディと、
実質的に前記Ｐ−ボディ領域の下方に該領域に隣接して配置されたＮ−ドリフト領域と、
実質的に前記Ｎ−ドリフト領域の下方に配置されたＮ＋基板と、
を具備することを特徴とする半導体整流デバイス。
【請求項４】
実質的に前記δＰ＋＋層の上方に配置されたアノードと、
実質的に前記Ｎ＋基板の下方に配置されたカソードと、を更に具備する、請求項３に記載の半導体整流デバイス。
【請求項５】
前記δＰ＋＋層は、Ｐ−ドープシリコンの過飽和領域を含みかつ約数個の原子層の厚みを有する、請求項３に記載の半導体整流デバイス。
【請求項６】
前記Ｎ−ドリフト領域が、約０．４オーム−センチメートルの抵抗率及び約３マイクロメートルの厚みを有する、請求項３に記載の半導体整流デバイス。
【請求項７】
前記Ｎ＋基板が約５×１０-3オーム−センチメートル以下の抵抗率を有する、請求項３に記載の半導体整流デバイス。
【請求項８】
前記Ｎ＋基板がヒ素によりドープされる、請求項７に記載の半導体整流デバイス。
【請求項９】
前記Ｎ＋基板が燐によりドープされる、請求項７に記載の半導体整流デバイス。
【請求項１０】
実質的に前記δＰ＋＋層の上方に該層に隣接して配置された高次シリサイドの領域を更に具備する、請求項３に記載の半導体整流デバイス。
【請求項１１】
前記Ｎ−ドリフト領域、前記Ｐ−ボディ、前記δＰ＋＋層、及び、前記チタンシリサイドの領域のうちの１つ以上の実質的に上方に隣接して配置され、ゲート誘電体として機能する酸化物の層を更に具備する、請求項１０に記載の半導体整流デバイス。
【請求項１２】
前記酸化物が約８５Åの厚みを有する、請求項１１に記載の半導体整流デバイス。
【請求項１３】
実質的に前記酸化物の層の上方に該層に隣接して配置されたポリシリコンの層を更に具備する、請求項１１に記載の半導体整流デバイス。
【請求項１４】
前記ポリシリコンの層が約４０ｋｅＶのエネルギでヒ素を注入される、請求項１３に記載の半導体整流デバイス。
【請求項１５】
実質的に前記ポリシリコンの層の上方に該層に隣接して配置されたチタンの層を更に具備する、請求項１３に記載の半導体整流デバイス。
【請求項１６】
前記チタンが約３００Åの厚みを有する、請求項１５に記載の半導体整流デバイス。
【請求項１７】
実質的に前記チタンの層の上方に該層に隣接して配置された窒化チタンの層を更に具備する、請求項１５に記載の半導体整流デバイス。
【請求項１８】
前記窒化チタンの層が約５００Åの厚みを有する、請求項１６に記載の半導体整流デバイス。
【請求項１９】
半導体整流デバイスを製造する方法であって、
（ａ）第２の導電型のドリフト領域を該第２の導電型の基板上に堆積させる段階と、
（ｂ）前記ドリフト領域内に第１の導電型のドーパントを注入して該第１の導電型のボディ領域を作成する段階と、
（ｃ）前記ボディ領域上に高次シリサイドの層を形成する段階と、
（ｄ）前記注入ドーパントの一部分を前記高次シリサイドの層と前記ボディ領域の間のインタフェース領域で濃縮し、前記第１の導電型の該ドーパントで過飽和されたシリコンの層を作成する段階と、
を含むことを特徴とする方法。
【請求項２０】
前記高次シリサイドの層がチタンシリサイドを含む、請求項１９に記載の方法。
【請求項２１】
半導体整流デバイスを製造する方法であって、
（ａ）Ｎ＋基板上にＮ−ドリフト領域を堆積させる段階と、
（ｂ）前記Ｎ−ドリフト領域内にホウ素を注入してＰ−ボディ領域を作成する段階と、
（ｃ）前記Ｐ−ボディ領域上にチタンシリサイドの層を形成する段階と、
（ｄ）前記注入ホウ素の一部分を前記チタンシリサイドの層と前記Ｐ−ボディ領域の間のインタフェース領域で濃縮し、過飽和Ｐ−ドープシリコンのδＰ＋＋層を作成する段階と、
を含むことを特徴とする方法。
【請求項２２】
前記δＰ＋＋層が約数個の原子層の厚みを有する、請求項２１に記載の方法。
【請求項２３】
半導体整流デバイスを製造する方法であって、
（ａ）シリコンＮ＋基板上にＮ−層を堆積させる段階と、
（ｂ）前記Ｎ−層の上に酸化シリコンの層を成長させる段階と、
（ｃ）前記酸化シリコンの層の第１の部分を除去することにより、保護リングを形成する第１のフォトリソグラフィ段階を実行する段階と、
（ｄ）前記保護リング内にホウ素を注入してホウ素注入領域を作成する段階と、
（ｅ）前記ホウ素注入領域を拡散させる段階と、
（ｆ）前記ホウ素注入領域の上に前記酸化シリコンの層の前記第１の部分を再成長させる段階と、
（ｇ）前記酸化シリコンの層の第２の部分を除去して活性区域を開放する第２のフォトリソグラフィ段階を実行する段階と、
（ｈ）前記活性区域内にゲート酸化物を成長させる段階と、
（ｉ）前記ゲート酸化物上にポリシリコンの層を堆積させる段階と、
（ｊ）前記ポリシリコンの層にヒ素を注入する段階と、
（ｋ）前記ポリシリコンの層を部分酸化し、酸化ポリシリコンの層と非酸化ポリシリコンの層とを作成し、結果としてＮドープポリシリコンゲートをもたらす段階と、
（ｌ）前記ポリシリコンゲートを更に形成する第３のフォトリソグラフィ段階を実行する段階と、
（ｍ）反応性イオンエッチング処理を用いて前記酸化ポリシリコンの層をエッチングする段階と、
（ｎ）前記Ｎ−ドリフト領域内にホウ素を注入してＰ−ボディ領域を作成する段階と、
（ｏ）フォトレジストを除去する段階と、
（ｐ）前記酸化ポリシリコンの層と前記ゲート酸化物の上面とをエッチングする段階と、
（ｑ）前記酸化ポリシリコンの層と前記ゲート酸化物の上にチタンの層を堆積させ、かつ該チタンの層の上に窒化チタンの層を堆積させる段階と、
（ｒ）前記酸化ポリシリコンの層の一部分を少なくとも約６５０℃の温度に露出することによって前記Ｐ−ボディ領域と前記チタンの層の間にチタンシリサイドの層を形成し、結果としてホウ素をインタフェースまで移動させ、該チタンシリサイドの層と該Ｐ−ボディ領域の間に過飽和Ｐ−ドープシリコンのδＰ＋＋層を作成する段階と、
を含むことを特徴とする方法。
【請求項２４】
段階（ｂ）の前記酸化シリコンが約０．５マイクロメートルから１．０マイクロメートルの厚みに成長させられる、請求項２３に記載の方法。
【請求項２５】
段階（ｈ）の前記ゲート酸化物が約８５Åの厚みに成長させられる、請求項２３に記載の方法。
【請求項２６】
段階（ｉ）の前記ポリシリコンが約１５００Åの厚みに成長させられる、請求項２３に記載の方法。
【請求項２７】
段階（ｊ）において、前記ヒ素が約４０ｋｅＶのエネルギで注入される、請求項２３に記載の方法。
【請求項２８】
前記非酸化ポリシリコンの層が約８００Åの厚みを有する、請求項２３に記載の方法。
【請求項２９】
段階（ｏ）において、前記ホウ素が約８０ｋｅＶのエネルギで注入される、請求項２３に記載の方法。
【請求項３０】
段階（ｑ）において、前記ホウ素が約３０ｋｅＶのエネルギで注入される、請求項２３に記載の方法。
【請求項３１】
段階（ｑ）において、前記チタンの層が３００Åの厚みを有し、前記窒化チタンの層が５００Åの厚みを有する、請求項２３に記載の方法。
【請求項３２】
段階（ｔ）において、前記δＰ＋＋層が約数個の原子層の厚みを有する、請求項２３に記載の方法。
【請求項３３】
アノードを堆積させる段階を更に含む、請求項２３に記載の方法。
【請求項３４】
前記アノードをエッチングする第４のフォトリソグラフィ処理を実行する段階を更に含む、請求項２３に記載の方法。
【請求項３５】
前記Ｎ＋基板を薄くする段階を更に含む、請求項２３に記載の方法。
【請求項３６】
カソードを堆積させる段階を更に含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びそれを製造する方法に関する。より詳細には、本発明は、電力半導体整流デバイス及びそれを製造する方法に関する。
【背景技術】
【０００２】
最新の電力回路は、改善した電力スイッチング性能を有する電力整流器を必要とする。高電圧の用途については、高い絶縁破壊電圧及び高い作動温度が望ましい時、高いスイッチング速度を有するＰ＋／Ｎ整流器が使用されることが多い。低電圧の用途については、高いスイッチング速度及び非常に低い順方向電圧低下が望ましい時、ショットキー障壁整流器が使用されることが多い。ショットキー障壁整流器は、回復中の逆方向電流フローを殆ど許さない多数キャリアデバイスである。残念なことに、ショットキー障壁整流器は、高温で作動する時の不必要に高い逆方向漏れ電流を欠点として有する。
【０００３】
ショットキー整流器の遮断機能を改善するために、いくつかの改良が導入された。１つのこうした改良は、接合障壁ショットキー（ＪＢＳ）整流器であり、これは、Ｐ／Ｎ接合グリッドを、Ｐ＋／Ｎ接合グリッドからの拡大空間電荷領域が映像電荷によって引き起こされたショットキー障壁低下の除去をもたらすほど十分に小さいショットキー障壁領域に結合させる。ＪＢＳ整流器は、同じチップ面積及び順方向電圧低下について漏れ電流の約５０％の正味の低下を提供する。これは、５０％負荷サイクルで作動するダイオードに関するワット損曲線における約１１ケルビン度の改善と同等である。
【０００４】
別のこうした改良はトレンチ・ショットキーであり、これは、順方向電圧低下が０．７ボルトを超過し、ＪＢＳ整流器が多数キャリアデバイスとして作動することを停止するより高電圧の用途に有用である。例えば、トレンチＭＯＳ障壁制御ショットキー（ＭＢＳ）整流器は、２５０Ｖまでの絶縁破壊電圧に対してＰ−ｉ−Ｎ整流器よりも低い順方向電圧低下を有し、依然として多数キャリアデバイスとして作動する。
【０００５】
これらの高電圧の用途に加え、従来型のトレンチ・ショットキーが十分に適切とは言えない低電圧用途に対する需要が増大している。トレンチ・ショットキーは、遮断状態において、内側トレンチが十分に接近して離間され、かつボディ部分の隣接領域が十分に低い濃度にドープされており、それによってボディ部分内に形成された空乏層が、絶縁破壊電圧よりも低い電圧でトレンチ間のボディ部分の中間領域を空乏化させることを必要とする。このようにして、逆方向電圧遮断特性が改善される。残念なことに、それは、トレンチが、チップ上の利用可能な面積の５０％ほども消費する場合があるので、ショットキー障壁に利用可能な面積の有意な減少ももたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
米国特許第６、９７９、８６１号は、ＭＯＳトランジスタ状二端子デバイスを開示している。このデバイスの垂直構造及び順方向電流フローパターンは、この特許の図２に示されている。このデバイスは二端子デバイスであり、すなわち、上部電極は、Ｎ＋ソース、ゲート電極、及びＰ−ボディとの直接接触を提供し、一方で下部電極は、ドレーン電極である。順方向伝導は、正電圧が上部電極に印加された時に得られる。ゲートへの正バイアスは、ゲートの下のＰ−ボディを順方向電流が流れることを可能にするＮ−チャンネルに反転する。ゲートへの負バイアスは、Ｎ−チャンネルを形成させない。Ｐ−ベース／Ｎ−ドリフト領域は、逆方向バイアスのピンダイオードになり、逆方向電圧をサポートする。残念なことには、このデバイスは、ｄＶ／ｄｔ性能の低下を招くその寄生Ｎ＋／Ｐ／Ｎ双極構造を欠陥として有する。
【課題を解決するための手段】
【０００７】
本発明は、改良された半導体整流デバイスを提供することによって上述の問題及び限界を克服する。広義に特徴付ければ、デバイスは、第１の導電型のドーパントで過飽和されたシリコンの層と、実質的に過飽和シリコンの層の下方にかつ隣接して位置する第１の導電型のボディ領域と、実質的にボディ領域の下方にかつ隣接して位置する第２の導電型のドリフト領域と、実質的にドリフト領域の下方に位置する第２の導電型の基板とを含む。
【０００８】
広義に特徴付ければ、上述のデバイスを製造する方法は、第２の導電型の基板上に第２の導電型のドリフト領域を堆積させる段階と、ドリフト領域内に第１の導電型のドーパントを注入して第１の導電型のボディ領域を作成する段階と、高次シリサイド、例えばチタンシリサイドの層をボディ領域上に形成する段階と、注入ドーパントの一部分をシリサイドの層とボディ領域の間のインタフェース領域で濃縮し、第１の導電型のドーパントで過飽和されたシリコンの層を作成する段階とを含む。
【０００９】
一実施形態では、第１の導電型はＰであり、第２の導電型はＮである。すなわち、この実施形態では、デバイスは、広義的には、δＰ＋＋層、Ｐ−ボディ、Ｎ−ドリフト領域、Ｎ＋基板、アノード、及びカソードを含む。この実施形態では、Ｐ−ボディは、実質的にδＰ＋＋層の下方にかつ隣接して位置し、Ｎ−ドリフト領域は、実質的にＰ−ボディの下方にかつ隣接して位置し、Ｎ＋基板は、実質的にＮ−ドリフト領域の下方に位置し、アノードは、実質的にδＰ＋＋層の上方に位置し、カソードは、実質的にＮ＋基板の下方に位置する。
【００１０】
すなわち、この実施形態では、デバイスを製造する方法は、Ｎ＋基板上にＮ−ドリフト領域を堆積させる段階と、Ｎ＋ドリフト領域内にホウ素を注入してＰ−ボディ領域を作成する段階と、Ｐ−ボディ領域上にチタンシリサイドの層を形成する段階と、注入ホウ素の一部分をチタンシリサイドの層とＰ−ボディ領域の間のインタフェース領域で濃縮し、過飽和Ｐ−ドープシリコンのδＰ＋＋層を作成する段階とを含む。
本発明のこれら及び他の特徴は、［発明を実施するための最良の形態]の節で以下に詳細に説明する。
本発明は、明確にするために寸法通りでなく大幅に強調された添付図面を参照して本明細書に説明する。
【発明を実施するための最良の形態】
【００１１】
図面を参照して、高効率電力半導体整流デバイス１０を本発明の好ましい実施形態を含む様々な実施形態に従って本明細書において説明し、示し、かつその他の方法で開示する。
広義に特徴付ければ、デバイス１０は、第１の導電型のドーパントで過飽和されたシリコンの層と、過飽和シリコンの層に実質的に隣接して位置する第１の導電型のボディ領域と、ボディ領域に実質的に隣接して位置する第２の導電型のドリフト領域と、ドリフト領域よりも下方に位置する第２の導電型の基板とを含む。
【００１２】
一実施形態では、第１の導電型はＰであり、第２の導電型はＮである。すなわち、この実施形態では、広義的には、図１−図４を参照すると、デバイス１０は、δＰ＋＋層１２、Ｐ−ボディ１４、Ｎ−ドリフト領域１６、Ｎ＋基板１８、アノード２０、及びカソード２２を含む。この実施形態では、Ｐ−ボディ１６は、δＰ＋＋層１２に実質的に隣接して位置し、Ｎ−ドリフト領域１６は、Ｐ−ボディ領域１４に実質的に隣接して位置し、Ｎ＋基板１８は、Ｎ−ドリフト領域よりも下方に位置し、アノード２０は、δＰ＋＋層１２よりも上に位置し、カソード２２は、ｎ＋基板１８よりも下方に位置する。本明細書で使用される時の用語「実質的に」は、位置関係用語、例えば、上に、下方に、又は隣接してと組み合わせた時に上述の構成要素の相対的位置決めを称し、かつ（Ａ）構成要素の少なくとも大部分が説明された相対位置に適合する複合形状、及び（Ｂ）介在構成要素、例えば、領域又は層、特に、製造工程及び／又は構成要素の間の相互作用ために僅かに異なる特性を有する場合があるインタフェース領域のような介在する小さな構成要素の両方を考慮するものである。また、本明細書で使用される時の用語「上に」及び「下方に」は、構成要素のそれぞれの側を称し、すなわち、「上に」は、構成要素の一方の側を称し、「下方に」は、構成要素の反対側を称する。通例、アノード２０の相対的方向にあるいずれも「上に」あり、一方、カソード２２の相対的方向にあるいずれも「下方に」ある。しかし、本明細書で使用される時の「上に」及び「下方に」は、主観的に定められており、全体としてデバイス１０のいかなる特定の向きにも依存しないことに注意されたい。
【００１３】
一実施形態では、δＰ＋＋層１２は、Ｐ−ドープシリコンの過飽和領域であって約数個の原子層の厚みを有し、Ｐ−ボディ１４は、ホウ素注入ポリシリコンであり、Ｎ−ドリフト領域１６は、約０．４オーム／センチメートルの抵抗率及び約３マイクロメートルの厚みを有し、Ｎ＋基板１８は、約５×１０-3オーム／センチメートルに等しいか又はそれ未満の抵抗率を有し、ヒ素又は燐でドープされている。
【００１４】
一実施形態では、デバイス１０は、以下の付加的構成要素を更に含む。すなわち、δＰ＋＋層１２よりも上にかつ実質的に隣接して位置するチタンシリサイド又は別の高次シリサイドの領域５６がある。また、Ｎ−ドリフト領域１６、Ｐ−ボディ１４、δＰ＋＋層１２、及びチタンシリサイドの領域５６のうちの１つ又はそれよりも多くのものよりも上にかつそれと実質的に隣接して位置するゲート誘電体として機能する酸化シリコンの層３６がある。一実施形態では、ゲート酸化物３６は、約８５Åである。また、酸化シリコンの層３６の上方にかつ実質的に隣接して位置するポリシリコンの層３８がある。一実施形態では、ポリシリコン層３８は、約８ｅ１５ｃｍ−２の線量及び４０ｋｅＶのエネルギでヒ素を注入される。また、ポリシリコンの層３８の上方にかつ実質的に隣接して位置するチタンの層５２がある。一実施形態では、チタン５２は、３００Åの厚みを有する。また、チタンの層５２よりも上にかつ実質的に隣接して位置し、かつアノード２０よりも下方にかつ実質的に隣接して位置する窒化チタンの層５４がある。一実施形態では、窒化チタン５４は、５００Åの厚みを有する。
ゲート電圧がなければ、デバイス１０は、ピンダイオードとしての機能を果たす。正のゲート電圧の印加は、ゲート誘電体の下部の２次元電子チャンネルとトンネリングδＰ＋／Ｎ＋接合の形成とをもたらす。
【００１５】
δＰ＋＋層１２への正バイアスの印加は、帯域対帯域トンネリングによる大きい順方向電流フローをもたらす。図２は、熱平衡におけるデバイス１０に関する帯域図を示し、一方で図３は、電子電流が２次元ＭＯＳＦＥＴチャンネルから３次元δＰ＋＋層１２内に流れるデバイスの半導体表面に関する帯域図を示す。より高い順方向バイアスの印加は、トラップ支援トンネリング電流のために順方向電流を増大させる。
逆方向バイアスの印加は、負のゲートバイアスをもたらし、Ｐ−ボディ１４の表面が反転しなくなり、デバイス１０がＰ−ｉ−Ｎダイオードとして機能するようになる。図４は、逆方向バイアスダイオードに関するダイオードの半導体表面に対する帯域図を示している。より高い逆方向バイパスは、Ｐ−ボディ１４の表面がより蓄積状態になることをもたらし、次に、そのことが逆方向漏れ電流を低下させる。
【００１６】
広義に特徴付ければ、デバイス１０を製造する方法は、第２の導電型の基板上に第２の導電性のドリフト領域を堆積させる段階と、第１の導電型のドーパントをドリフト領域に注入して第１の導電型のボディ領域を作成する段階と、高次シリサイド、例えばチタンシリサイドをボディ領域上に形成する段階と、注入したドーパントの一部分をシリサイドの層とボディ領域の間のインタフェース領域で濃縮し、第１の導電型のドーパントで過飽和されたシリコンの層を作成する段階とを含む。
【００１７】
上述のように、一実施形態では、第１の導電型はＰであり、第２の導電型はＮである。すなわち、この実施形態では、本方法は、Ｎ＋基板上にＮ−ドリフト領域を堆積させる段階と、Ｎ＋ドリフト領域内にホウ素を注入してＰ−ボディ領域を作成する段階と、チタンシリサイドの層をＰ−ボディ領域上に形成する段階と、注入ホウ素の一部分をチタンシリサイドの層とＰ−ボディ領域の間のインタフェース領域で濃縮し、過飽和されたＰ−ドープシリコンのδＰ＋＋層を作成する段階とを含む。
【００１８】
一実施形態では、図５−図２０を参照すると、デバイス１０は、以下の詳細な段階に従って製造される。
段階１：図５に示すように、Ｎ−ドリフト領域１６であることになるＮ−層２６が、シリコンＮ＋基板１８上にエピタキシャル堆積される。
段階２：図６に示すように、初期酸化シリコン層２８が、Ｎ−層の上に成長する。一実施形態では、酸化シリコン層２８は、約０．７５マイクロメートルの厚みを有し、別の実施形態では、この厚みは、約０．５マイクロメートルから１．０マイクロメートルである。
【００１９】
段階３：図７に示すように、保護リング３０が、酸化シリコン２８のエッチング又は一部の除去によって第１のフォトリソグラフィ段階において形成される。フォトリソグラフィに使用されたフォトレジストが次に剥離される。４０Ｖ又はそれ未満の比較的低い絶縁破壊電圧を有するダイオードに関しては、この段階及び得られるＰ＋保護リングは省くことができる。更に、深位置ホウ素注入及び浅位置ホウ素注入は、段階６で生成された開放域３４に沿った活性区域の周囲で終端するのに十分である。この単純化は、段階６の第２のフォトリソグラフィ段階によって生成された開放域３４の周囲を段階１１の第３のフォトリソグラフィ段階によって生成された開放域と重複させることによって達成することができる。
【００２０】
段階４：保護リング３０にホウ素が注入されて、ホウ素注入領域３２が形成される。ホウ素注入３０のための線量及びエネルギは非常に広範囲とすることができる。一実施形態では、ホウ素注入３０の線量は、約３ｅ１３ｃｍ−２であり、エネルギは、約３０ｋｅＶである。例えば、約４０Ｖに等しいか又はそれ未満である比較的低い絶縁破壊電圧を伴う実施形態では、このホウ素注入並びにそれに関する後段の処置は省くことができる。
【００２１】
段階５：図８に示すように、ホウ素注入３０が拡散して、薄い酸化シリコン層が、縁部の終端をもたらすようにホウ素注入シリコンの上に再成長する。
段階６：図９に示すように、酸化シリコン２８が第２のフォトリソグラフィ段階においてチップの中央でエッチングされて、活性区域３４が開放される。
段階７：図１０に示すように、ゲート酸化物３６が活性区域３４内部に成長する。一実施形態では、ゲート酸化物３６は、約８５Åの厚みを有する。
段階８：図１１に示すように、ポリシリコンが堆積され、ポリシリコン層３８が作成される。一実施形態では、ポリシリコン層３８は、１５００Åの厚みを有する。
【００２２】
段階９：ポリシリコン３８にヒ素が注入される。一実施形態では、ヒ素注入のための線量は、約８ｅ１５ｃｍ−２であり、エネルギは約４０ｋｅＶである。
段階１０：図１２に示すように、ポリシリコン層３８が部分的に酸化されて、約８００Åのポリシリコンが酸化されずに残され、高度Ｎ−ドープポリシリコンゲート４０が作成される。
段階１１：図１３に示すように、ゲートは、第３のリソグラフィ段階においてエッチングされ、すなわち、更に形成される。
【００２３】
段階１２：図１４に示すように、酸化シリコン４０がウェットエッチングされ、切り下げ区域４２が作成される。切り下げの量は、このチャンネルの長さを定める。一実施形態では、この段階及び得られる切り下げは省かれる。
段階１３：図１５に示すように、ポリシリコン層３８がエッチングされる。一実施形態では、このエッチングは、反応性イオンエッチング法を用いて達成される。
段階１４：図１６に示すように、ホウ素がＮ−ドリフト領域に注入され、Ｐ−ボディ１４であることになるホウ素注入領域４６が作成される。一実施形態では、ホウ素注入の線量は、約３ｅ１３ｃｍ−２であり、エネルギは、約８０ｋｅＶである。
【００２４】
段階１５：図１７に示すように、段階１４で作成したＰ−ボディ１４に隣接してチャンネル域４８にホウ素が注入される。一実施形態では、この段階及び得られる付加的ホウ素注入が省かれる。
段階１６：図１８に示すように、上部酸化シリコン３８及びポリシリコン域の外側のゲート酸化物３６が、ゲートポリシリコン、Ｐ−ボディ１４、及び段階１７で付加されるチタン／窒化チタンがスパッタリングされた金属システムの間の良好な接触を保証するためにエッチングされる。
【００２５】
段階１７：図１９に示すように、チタン５２及び窒化チタン５４が、それぞれスパッタリング及び反応性スパッタリング堆積法を用いて堆積される。一実施形態では、チタン５２は、３００Åの厚みを有し、窒化チタン５４は、５００Åの厚みを有する。
段階１８：図２０を参照すると、チタンシリサイドの層５６が形成される。接触域内のある一定の量のシリコンが、６５０℃又はそれよりも高い温度でチタンシリサイド５６に変換される。接触域内のホウ素は、チタンシリサイドとシリコンの間のインタフェース領域に移動又は「雪かき」され、約数個の原子層の厚みを有する過飽和ＰドープシリコンのδＰ＋＋層１２が作成される。
【００２６】
過飽和δＰ＋＋層を作成する他の方法としては、分子ビームエピタキシ（ＭＢＥ）及び原子層堆積（ＡＬＤ）が挙げられるが、これらの方法は、高価でありかつ複雑である。本発明の方法は、高次シリサイド、例えばチタンシリサイドの形成を使用する。ホウ素原子は、シリサイド／シリコンインタフェースまで前進するシリサイド相によって押し出されるか又は雪かきされ、シリサイド形成の工程が良好に制御された温度による窒素雰囲気のような非酸化雰囲気内で行われる時、押し出されたホウ素原子は、インタフェース領域内部に残存することになる。この理由は、シリサイドが１分間未満に形成され、温度が十分低く、δＰ＋＋層が形成されるのを妨げるほど十分に深くホウ素原子がシリコン格子内に浸透することを妨げるからである。
【００２７】
段階１９：アノード２０又は上部金属が、スパッタリング堆積法によるなどで堆積される。金属の種類は、使用される電極接点の種類に依存することになる。ワイヤ結合接点を含む一実施形態では、上部金属は、アルミニウムである。半田付け接点を含む一実施形態では、上部金属は、金又は銀とすることができる。
段階２０：アノードは、第４のフォトリソグラフィ段階においてそのパターンを形成するためにエッチングされる。
【００２８】
段階２１：必要に応じてウェーハは薄くされる。一般的に、カソード又はウェーハの裏面からある一定の量のシリコンが除去され、最終チップの厚みが低減される。
段階２２：カソード２２又は裏面金属が、ウェーハのカソード側に堆積される。使用される金属システムは、例えば、半田又は共晶合金であるカソード接点の種類に依存することになる。
【００２９】
上述の説明から、本発明のデバイスは、順方向電圧低下と逆方向漏れ電流の間の好ましい均衡、迅速なスイッチング機能、及び有利なｄＶ／ｄｔ性能を含む従来技術に勝る有意な利点を提供することが認められるであろう。この改善は、従来技術のデバイスに存在する寄生Ｎ＋／Ｐ／Ｎトランジスタの解消によって少なくともある程度達成される。更に、デバイスを製造するのに４つのフォト段階を要するのみであり、これは、一部の従来技術のデバイスに必要とされる５段階よりも少ない。４段階から３段階への更なる低減は、４０Ｖ又はそれ未満の低絶縁破壊電圧の場合にＰ＋保護リングを省くことによって可能である。更に、デバイスを生成する工程は、Ｎ＋ソース及び重いＰ−ボディのいずれも注入されなくてもよいという点で有意に単純化される。これは、セルのチャンネル密度及び他の幾何学的形状の縮小を可能にし、チップ寸法の削減をもたらす。チップ寸法の削減は、最新電力整流器デバイスの専有面積を低減し、コストも低下させる。
本発明を様々な特定的な実施形態に関連して開示したが、特許請求の範囲に説明した本発明の範囲を逸脱することなく、本明細書に均等物を用い、かつ置換を行うことができることは理解される。
本発明の好ましい実施形態をこのように説明したが、新規であると主張し、かつ特許証による保護が望ましい事項は、特許請求の範囲に含まれている。
【図面の簡単な説明】
【００３０】
【図１】本発明のデバイスの実施形態の部分断面立面図である。
【図２】デバイスが熱平衡にある時の図１のデバイスの区域Ａの部分断面立面図である。
【図３】デバイスが順方向バイアスをかけられた時の図１のダイオードの区域Ａの部分断面立面図である。
【図４】デバイスが逆方向バイアスをかけられた時の図１のダイオードの区域Ａの部分断面立面図である。
【図５】デバイス製造法の実施形態の第１段階の後でのデバイスの部分断面立面図である。
【図６】第２段階の後でのデバイスの部分断面立面図である。
【図７】第３段階の後でのデバイスの部分断面立面図である。
【図８】第５段階の後でのデバイスの部分断面立面図である。
【図９】第６段階の後でのデバイスの部分断面立面図である。
【図１０】第７段階の後でのデバイスの部分断面立面図である。
【図１１】第８段階の後でのデバイスの部分断面立面図である。
【図１２】第１０段階の後でのデバイスの部分断面立面図である。
【図１３】第１１段階の後でのデバイスの部分断面立面図である。
【図１４】第１２段階の後でのデバイスの部分断面立面図である。
【図１５】第１３段階の後でのデバイスの部分断面立面図である。
【図１６】第１４段階の後でのデバイスの部分断面立面図である。
【図１７】第１５段階の後でのデバイスの部分断面立面図である。
【図１８】第１６段階の後でのデバイスの部分断面立面図である。
【図１９】第１７段階の後でのデバイスの部分断面立面図である。
【図２０】第１８段階の後でのデバイスの部分断面立面図である。
【符号の説明】
【００３１】
１０  高効率電力半導体整流デバイス
１２  δＰ＋＋層
１４  Ｐ−ボディ
１６  Ｎ−ドリフト領域
１８  Ｎ＋基板
２０  アノード
２２  カソード
５６  チタンシリサイドの層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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