(57)【要約】【課題】  不純物を添加後の拡散層に対して高温長時間の熱処理を施すことなく、メモリセルの拡散層に対して高温長時間の熱処理を施すことにより、メモリセルにおいては、ワード線抵抗の低抵抗化・リフレッシュ特性の向上等のＤＲＡＭに必要な性能を満足しつつ、周辺回路のトランジスタにおいては、ロジックデバイス並みの特性を有する半導体記憶装置及びその製造方法を提供する。【解決手段】  周辺回路の形成に先立って、メモリセルの電極を形成すると共に、メモリセルの第１のコンタクトを形成する。形成した電極及び第１のコンタクトの上にマスク層を形成する。拡散層上に周辺回路を形成する。形成したマスク層を貫通して第１のコンタクトに接続する第２のコンタクトを形成する。【選択図】  図１
2008130864.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル及び前記メモリセルの周辺回路とを備える半導体記憶装置の製造方法において、
周辺回路の形成に先立って、メモリセルの電極を形成すると共に、前記メモリセルの第１のコンタクトを形成する工程１と、
前記工程１にて形成した前記電極及び前記第１のコンタクトの上にマスク層を形成する工程２と、
前記拡散層上に前記周辺回路を形成する工程３と、
前記工程２にて形成した前記マスク層を貫通して前記第１のコンタクトに接続する第２のコンタクトを形成する工程４と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の半導体記憶装置の製造方法において、前記工程１は、
ゲート絶縁膜上にポリシリコン膜を形成し、前記ポリシリコン膜上に窒化膜を形成する工程（図２）と、
導線部分を残して前記ポリシリコン膜及び前記窒化膜を前記ゲート絶縁膜上から除去する工程（図３、４）と、
前記導線部分のポリシリコン膜及び窒化膜の側面に酸化膜を形成する工程（図５）と、
前記導線部分から前記窒化膜を除去し、前記窒化膜の下の前記ポリシリコン膜を露出する工程（図８）と、
露出した前記ポリシリコン膜上にシリサイド層を形成し、その上に高融点金属の積層膜を堆積する工程（図１１）と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項３】
請求項１に記載の半導体記憶装置の製造方法において、前記工程１は、前記メモリセルの拡散層の結晶欠陥を回復するための熱処理を含むことを特徴とする半導体記憶装置の製造方法。
【請求項４】
請求項１に記載の半導体記憶装置の製造方法において、
前記第１のコンタクトはポリシリコンにて形成され、
前記工程１は、前記第１のコンタクトのコンタクト抵抗を低減するための熱処理を含む
ことを特徴とする半導体記憶装置の製造方法。
【請求項５】
請求項１に記載の半導体記憶装置の製造方法において、前記工程１は、一本のワード線に対応する一対のサイドウォール酸化膜の間に挟まれたポリシリコン層、及び、複数の前記一対のサイドウォール酸化膜の間に設けられ、前記第１のコンタクトとなるポリシリコン層の両方に対し、不純物を添加する工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項６】
請求項１に記載の半導体記憶装置の製造方法において、前記工程３は、
第１のマスク層を形成する工程３−１と、
一のトランジスタに対応する一対のサイドウォール酸化膜の間に挟まれたポリシリコン層、及び、複数の前記一対のサイドウォール酸化膜の間に挟まれた拡散層の両方に対し、不純物を添加する工程３−２と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項７】
請求項６に記載の半導体記憶装置の製造方法において、前記周辺回路はデュアルゲートトランジスタを備え、前記工程３−２は、
前記デュアルゲートトランジスタの一を構成する複数のゲートのうち、第１のゲートに対応する箇所の上に、第１のレジストパターンを形成する工程と、
前記第１のレジストパターンの上から第１の不純物を添加する工程と、
前記第１のレジストパターンを除去する工程と、
前記複数のゲートのうち、第２のゲートの上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンの上から第２の不純物を添加する工程と、
前記第２のレジストパターンを除去する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項１に記載の半導体記憶装置の製造方法において、前記工程３は、前記周辺回路のトランジスタに対し、サリサイド技術を適用する工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項１乃至８のいずれかに記載の半導体記憶装置の製造方法により製造した半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、半導体記憶装置の低消費電力化及び高速化に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）のような半導体記憶装置は、大別すると、メモリセルと、メモリセルを制御する周辺回路とからなる。半導体の微細化・高集積化・高性能化に伴い、ＤＲＡＭもロジックデバイス並みの低消費電力化・高速化が重要な改善課題となってきている。
【０００３】
その一環として、メモリセルだけではなく、周辺回路のトランジスタに対しても、低消費電力化・高速化が求められている。これを実現するため、サリサイド（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）技術やデュアルゲート（Ｄｕａｌ  Ｇａｔｅ）技術を周辺回路のトランジスタに対して適用することが考えられる。
【０００４】
周辺回路においては、高性能化の観点からトランジスタのゲート長を微細化することが望ましく、そのためには不純物を不必要に拡散しないことが好ましい。しかしながら、周辺回路のトランジスタにおいて、拡散層に不純物を添加した後、高温かつ長時間の熱処理を行うと、拡散層中の不純物が再拡散して微細なゲート長の実現が困難になる恐れがある。ゲート長が短くなると短チャネル効果が起きてしきい値が低下する。
【０００５】
特に、デュアルゲートプロセスの場合、ｐ−ｃｈのトランジスタのポリシリコンで形成したゲート下部電極に注入したボロンがシリコン基板中に拡散することにより、しきい値の変動及びゲート下部電極の空乏化が発生して、電流特性が劣化する。
【０００６】
このため、拡散層に不純物を添加後の熱処理は、比較的低温なものか、高温であっても短時間なものであることが求められる。例えば約７５０℃以上の高温かつ長時間の熱処理は避けるべきである。
【０００７】
一方、メモリセルにおいては、動作速度の高速化の観点から、ワード線の抵抗の低減、メモリセル拡散層に対するコンタクトの抵抗の低減が重要である。
【０００８】
ワード線に関しては、シリサイドでは十分に抵抗を下げることができないため、サリサイド技術に代わってポリメタル配線技術が事実上必須となっている。ポリメタル配線技術とはポリシリコンとタングステン等の高融点金属との積層構造の配線を用いる技術である。
【０００９】
コンタクトに関しては、コンタクト抵抗低減の観点だけではなく、コンタクトリーク低減の観点をも求められる。抵抗低減の上では、チタンシリサイド、コバルトシリサイド等の高融点金属のシリサイド形成は有効であるものの、リーク低減の上では、サリサイド技術の適用は不可能である。
【００１０】
つまり、サリサイド技術の適用は、周辺回路に対しては望ましいものの、メモリセルに対しては困難となっている。
【００１１】
また、メモリセルにおいては、高集積化・低消費電力化のため、リフレッシュ特性の改善が重要な課題となる。リフレッシュ特性改善の観点から、メモリセルの拡散層を形成後に高温長時間の熱処理を施すことが望ましい。この熱処理により、結晶欠陥を回復し、結晶欠陥効果によるリーク電流を低減する。この熱処理は８００℃以上の高温かつ長時間のものとなる。
【００１２】
特に、メモリセルのコンタクトにポリシリコンを使用する場合、コンタクト抵抗を低減するためにも高温長時間の熱処理が望ましい。メモリセルにおいて、ゲート電極、ソース及びドレインとなる拡散層を形成後、ビット線や容量下部電極を接続するためのコンタクトを拡散層に対して形成するとき、微細化の進んだＤＲＡＭでは、一般にＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）プロセスで形成し、ポリシリコンで接続する。このポリシリコン接続には、コンタクト抵抗低減のために高温の熱処理が必要になる。
【００１３】
つまり、従来の技術では、半導体記憶装置を製造する際、周辺回路のトランジスタの拡散層に不純物を添加後に、メモリセルの特性改善のために高温の熱処理を施すと、周辺回路のトランジスタの特性が劣化することがあり、逆に、周辺回路のトランジスタの特性劣化を防ぐために高温の熱処理を省くと、メモリセルの特性が悪化し、製造した半導体記憶装置が所望の特性を達成することができないという問題があった。
【００１４】
ここで、周辺回路のトランジスタの高性能化を図る従来のＤＲＡＭの製造方法に言及する。この種の従来技術は例えば特許文献１に記載されている。
【００１５】
特許文献１に記載のＤＲＡＭでは、図２２に示すように、メモリセルのワード線はゲートポリメタル電極構造を有する。このゲートポリメタル電極構造は、ポリシリコンからなるゲート下部電極１１３と、高融点金属からなるゲート上部電極１１４とからなる積層構造である。
【００１６】
一方、周辺回路のトランジスタでは、図２３に示すように、ポリシリコンで形成されたゲート下部電極１１３上にシリサイド層１２６が形成されている。また、ソース・ドレインに対してサリサイド技術が適用され、ソース・ドレインを形成している拡散層上にシリサイド層１２６Ａが形成されている。尚、シリサイド層１２６Ａを形成する際にメモリセルの拡散層１２２Ｂをシリサイド化しないため、メモリセルには保護の絶縁膜１２４が形成されている。
【００１７】
【特許文献１】特開２００１−１９６４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述のように、ひとつの半導体記憶装置において、メモリセルと周辺回路のトランジスタとでは、施すべき熱処理に関する要求が大きく異なる。特に、周辺回路のトランジスタに対してデュアルゲート技術を採用したＤＲＡＭに対し、メモリセルの特性改善のために熱処理を施す場合、従来の製造方法によれば、ｐ−ｃｈトランジスタのゲートポリシリコンにドープしたホウ素がシリコン基板中に拡散し、しきい値の制御が困難になると共に、ポリシリコン中のホウ素濃度が減少し、トランジスタ能力が低減する。
【００１９】
本発明はこのような状況に鑑みてなされたものであり、本発明が解決しようとする課題は、不純物を添加後の拡散層に対して高温長時間の熱処理を施すことなく、メモリセルの拡散層に対して高温長時間の熱処理を施すことにより、メモリセルにおいては、ワード線抵抗の低抵抗化・リフレッシュ特性の向上等のＤＲＡＭに必要な性能を満足しつつ、周辺回路のトランジスタにおいては、ロジックデバイス並みの特性を有する半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２０】
上述の課題を解決するため、本発明は次のような半導体記憶装置の製造方法を提供する。即ち、メモリセル及びメモリセルの周辺回路とを備える半導体記憶装置の製造方法において、周辺回路の形成に先立って、メモリセルの電極を形成すると共に、メモリセルの第１のコンタクトを形成する工程１（図２〜１１）と、工程１にて形成した電極及び第１のコンタクトの上にマスク層を形成する工程２（図１２、１８、１９）と、拡散層上に周辺回路を形成する工程３（図１３〜２１）と、工程２にて形成したマスク層を貫通して第１のコンタクトに接続する第２のコンタクトを形成する工程４とを含むことを特徴とする半導体記憶装置の製造方法を提供する。
【００２１】
工程１は、ゲート絶縁膜上にポリシリコン膜を形成し、ポリシリコン膜上に窒化膜を形成する工程（図２）と、導線部分を残してポリシリコン膜及び窒化膜をゲート絶縁膜上から除去する工程（図３、４）と、導線部分のポリシリコン膜及び窒化膜の側面に酸化膜を形成する工程（図５）と、導線部分から窒化膜を除去し、窒化膜の下のポリシリコン膜を露出する工程（図８）と、露出したポリシリコン膜上にシリサイド層を形成し、その上に高融点金属の積層膜を堆積する工程（図１１）とを含むことが好ましい。
【００２２】
工程１は、メモリセルの拡散層の結晶欠陥を回復するための熱処理を含むこととしてよい。
【００２３】
第１のコンタクトはポリシリコンにて形成され、工程１は、第１のコンタクトのコンタクト抵抗を低減するための熱処理を含むこととしてよい。
【００２４】
工程１は、一本のワード線に対応する一対のサイドウォール酸化膜の間に挟まれたポリシリコン層、及び、複数の一対のサイドウォール酸化膜の間に設けられ、第１のコンタクトとなるポリシリコン層の両方に対し、不純物を添加する工程（図８）を含むこととしてよい。
【００２５】
工程３は、第１のマスク層を形成する工程３−１（図１２）と、一のトランジスタに対応する一対のサイドウォール酸化膜の間に挟まれたポリシリコン層、及び、複数の一対のサイドウォール酸化膜の間に挟まれた拡散層の両方に対し、不純物を添加する工程３−２（図１８、１９）とを含むこととしてよい。この場合、周辺回路はデュアルゲートトランジスタを備え、工程３−２は、デュアルゲートトランジスタの一を構成する複数のゲートのうち、第１のゲートに対応する箇所の上に、第１のレジストパターンを形成する工程（図１８）と、第１のレジストパターンの上から第１の不純物を添加する工程（図１８）と、第１のレジストパターンを除去する工程と、複数のゲートのうち、第２のゲートの上に第２のレジストパターンを形成する工程（図１９）と、第２のレジストパターンの上から第２の不純物を添加する工程（図１９）と、第２のレジストパターンを除去する工程とを含むこととしてもよい。
【００２６】
工程３は、周辺回路のトランジスタに対し、サリサイド技術を適用する工程を含むこととしてよい。
【００２７】
また、本発明は、上述の半導体記憶装置の製造方法により製造した半導体記憶装置を提供する。
【発明の効果】
【００２８】
本発明によれば、半導体記憶装置において、ワード線抵抗値の低減、リフレッシュ特性の改善、セルコンタクト抵抗の低減、並びに、デュアルゲート及びサリサイドプロセス適用による周辺トランジスタの高性能化を図ることができる。特に、これらの効果を同時に得ることができる。
【発明を実施するための最良の形態】
【００２９】
本発明の一実施の形態である半導体記憶装置１００について説明する。図１を参照すると、半導体記憶装置１００は、メモリセル部と、メモリセル部の周辺回路部とでは異なる特徴を有する。
【００３０】
メモリセル部は、ポリメタル構造を有するゲート電極（ゲート上部電極１１）を備える。ポリメタル構造とはポリシリコンと金属の積層構造である。また、メモリセル部は、ポリシリコンで形成されたコンタクト（セルコンタクトポリパッド８）を備える。
【００３１】
他方、周辺回路部では、トランジスタのゲート電極（ｎ−ｃｈトランジスタのゲートポリ電極１８、ｐ−ｃｈトランジスタのゲートポリ電極２２）、及び、拡散層（Ｎ−拡散層１４、Ｐ−拡散層１５、Ｎ＋拡散層１９、Ｐ＋拡散層２３）はサリサイド技術を用いてシリサイド化（シリサイド２４、２５）されている。周辺回路部のトランジスタは好ましくはデュアルゲートトランジスタである。
【００３２】
次に、半導体記憶装置１００の製造方法について概略を説明する。半導体記憶装置１００は、周辺トランジスタにサリサイド技術及びデュアルゲートプロセスを適用したＤＲＡＭである。半導体記憶装置１００の製造方法の概略を以下に説明する。
【００３３】
まず、メモリセル部のセルコンタクトまでを先に形成する。ゲート下部電極のポリシリコン４を形成後、ビットコンタクト２７及びセルコンタクトポリシリコンパッド８を形成する。セルコンタクトポリシリコンパッド８は、容量コンタクト３２とセルの拡散層とを接続するために形成される。
【００３４】
次に、コンタクト抵抗の低減、及び、セル拡散層の結晶欠陥回復のため、高温の熱処理を行う。これにより、メモリセル部におけるリフレッシュ特性の改善、ワード線抵抗及びコンタクト抵抗の低減を図る。この後の工程においては、周辺トランジスタの特性に悪影響を及ぼす恐れのある高温かつ／または長時間の熱処理を必要としない。
【００３５】
次に、高融点金属を用いてゲート上部電極１１を形成する。ゲート上部電極１１は十分な厚さを有する高融点金属にて構成される。このため、メモリセル部のワード線抵抗を十分に低減することができる。
【００３６】
最後に、周辺トランジスタを形成する。周辺トランジスタの形成は、ゲートポリシリコンに不純物を注入した後、拡散層とゲートポリ電極上をシリサイド化して行う。この工程における熱処理は周辺トランジスタの形成に必要なもののみを行う。
【００３７】
このように、周辺トランジスタの特性を悪化させる恐れのある熱処理を、周辺トランジスタの拡散層を形成する前に済ませてしまい、形成後は行わない。これにより、メモリセル部に対しては特性改善に必要な熱処理を施しつつ、周辺トランジスタに関してはロジックデバイス並みの高性能・高速な特性を有する半導体記憶装置を製造することが可能となる。
【００３８】
次に、半導体記憶装置１００の製造方法について詳しく説明する。図２〜１１に示すように、メモリセル部のゲート電極とセルコンタクトとを形成する。続いて、図１２〜２１に示すように、ゲート下部電極（ｎ−ｃｈトランジスタのゲートポリ電極１８、ｐ−ｃｈトランジスタのゲートポリ電極２２）のポリシリコンに不純物を注入することにより、周辺回路部のトランジスタ、特にデュアルゲートトランジスタを形成する。以下、図２〜１２１をそれぞれ参照しつつ説明する。
【００３９】
図２に示すように、シリコン基板１上に素子分離領域（ＳＴＩ）２を形成する。次に、ウェル形成およびトランジスタの閾値調整用等のイオン注入を行った後、酸化膜もしくは酸窒化膜などのゲート絶縁膜３を形成後、ゲート電極の下部電極となるポリシリコン膜４を７０ｎｍ成膜する。次にポリシリコン膜４の上にゲート電極加工に必要なマスク窒化膜５を１４０ｎｍ程度堆積する。
【００４０】
次に、図３に示すように、公知のフォトリソグラフィ工程を用いてセル部のワード線となる部分の窒化膜を加工して、マスク窒化膜５を形成する。
【００４１】
次に、図４に示すように、マスク窒化膜５をマスクとして、ポリシリコン膜４をエッチングして、ゲート下部電極となるゲート下部電極４を形成する。ポリシリコン下部電極４を形成後、リフレッシュ対策の側面酸化を行う。その後にセル部拡散層を形成するためリン（Ｐ）を注入する（図示せず）。
【００４２】
次に、図５に示すように、ゲート下部電極４及びマスク窒化膜５の側壁に第１のサイドウォール酸化膜６を形成する。
【００４３】
次に、図６に示すように、セルコンタクトプラグを形成するため、リンをドープしたポシリコン７を全面に２００ｎｍ程度堆積する。
【００４４】
次に、図７に示すように、堆積したポリシリコン７を公知のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術にて平坦化し、ゲートマスク上のポリシリコンを除去し、ゲート電極の間のみにポリシリコンプラグ８を残す。この後、セル拡散層とポリシリコンプラグ８の界面の接触抵抗を下げるために、高温の熱処理を追加する。またセル部のリフレッシュ特性改善のため、拡散層リークを低減するために、高温の熱処理を充分長時間行う。
【００４５】
次に、図８に示すように、エッチング加工によりマスク窒化膜５を除去して、ゲート下部電極４のポリシリコンの表面を露出する。
【００４６】
次に、図９に示すように、ウェハ全面にホウ素（Ｂ）及びリン（Ｐ）９を注入する。このホウ素はセルトランジスタのしきい値調整のためにセルトランジスタのチャネル部を狙って注入する。またリンはセルのゲート下部電極４をＮ型のポリシリコンにするためにゲートポリシリコンを狙って注入する。
【００４７】
次に、図１０に示すように、第２のサイドウォール酸化膜１０を第１のサイドウォール酸化膜６の側壁に形成する。第２のサイドウォール酸化膜１０を形成するのは、この後形成するセルコンタクトポリプラグに接続するビットコンタクトと、この後形成するゲート上部メタル電極の目ずれマージンを拡大するためである。
【００４８】
次に、図１１に示すように、露出したゲート下部電極４のポリシリコン上に、コバルトシリサイド層を公知のサリサイド技術を用いて形成し、その上に、高融点金属、即ち、タングステン（Ｗ）、窒化チタン（ＴｉＮ）またはチタン（Ｔｉ）の積層膜を全面に堆積する。続いて、公知のＣＭＰ技術を用いて、マスク窒化膜５を除去してできた溝の部分のみにメタルを残し、セル部のゲートポリメタル電極、即ち、ゲート上部電極１１を形成する。ゲート上部電極の厚さは除去したゲートマスク窒化膜で決定する。
【００４９】
従来、ゲート上部電極を形成する際、メタルを直接エッチングして形成している。これに対して、本実施の形態では、第１の酸化膜間に挟まれたポリシリコン膜上に、シリサイド層を形成し、その上に、高融点金属の積層膜を堆積することにより形成している。このため、ゲート上部電極となるメタルを厚膜に形成することが可能となり、その結果、ワード線の低抵抗化を図ることができる。
【００５０】
また、ゲート側壁の酸化、及び、セルコンタクトポリシリコンに対する高温窒素処理を、ゲート上部電極１１、即ちメタル電極の形成前に行う。このため、メタル電極の形成後に低温の熱処理しか必要とせず、界面抵抗の低抵抗化とゲートポリメタル電極の低抵抗化とを両立することができる。
【００５１】
次に、図１２に示すように、セルコンタクトポリパッドを形成するためのマスク酸化膜１２を堆積し、公知のフォトリソグラフィ工程を用いて、レジストパターンを形成する。続いて、レジストパターンをマスクとして酸化膜をエッチングし、マスク酸化膜を加工する。
【００５２】
次に、図１３に示すように、マスク酸化膜１２をマスクとして、セルコンタクトポリシリコンをエッチングして、セルコンタクトポリパッドを形成する。
【００５３】
次に、図１４に示すように、公知のフォトリソグラフィ工程を用いて周辺トランジスタのゲート電極となる部分の窒化膜を加工して、周辺マスク窒化膜１３を形成する。
【００５４】
次に、図１５に示すように、周辺マスク窒化膜１３をマスクとしてポリシリコンをエッチングし、周辺ゲートのゲート下部電極を形成する。
【００５５】
次に、図１６に示すように、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成するために、ｎ−ｃｈトランジスタにはＮ−拡散層１４をイオン注入にて形成し、ｐ−ｃｈトランジスタに対してはＰ−拡散層１５をイオン注入で形成する。続いて、周辺ゲートの側面にサイドウォール酸化膜５０を形成する。
【００５６】
次に、図１７に示すように、周辺マスク窒化膜１３を除去してゲート下部電極の表面を露出する。ゲート下部電極は周辺ゲートとしてポリシリコンで形成される。
【００５７】
次に、図１８に示すように、公知のフォトリソグラフィ工程を用いて、セル部とｐ−ｃｈトランジスタを形成する部分はレジストパターン１６で覆い、ｎ型不純物となるヒ素（Ａｓ）１７を注入する。このとき周辺ｎ−ｃｈトランジスタのゲートポリ電極１８に注入されｎ型となり、またｎ＋拡散層１８が形成される。
【００５８】
次に、図１９に示すように、公知のフォトリソグラフィ工程を用いて、セル部とｎ−ｃｈトランジスタを形成する部分はレジストパターン２０で覆い、ｐ型不純物となるホロン（Ｂ）やインジューム（Ｉｎ）２１を注入する。このとき周辺ｐ−ｃｈトランジスタのゲートポリ電極２２に注入されｐ型となり、またｐ＋拡散層２３が形成される。図１８及び図１９に示した工程により、周辺トランジスタのゲート電極はｎ型とｐ型が形成でき、デュアルゲート電極が完成する。
【００５９】
次に、図２０に示すように、公知のサリサイド技術を用いて、周辺トランジスタの拡散層上２４およびゲート電極上２５をシリサイド化する。このときセル部はマスク酸化膜１２で覆われているため、シリサイド化しない。
【００６０】
次に、図２１に示すように、第１の層間絶縁膜２６を形成する。この後は通常のＤＲＡＭプロセスで後の工程を形成し、図１に示すようなＤＲＡＭが完成する。
【００６１】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、当業者の通常の知識の範囲内でその変更や改良が可能であることは勿論である。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施の形態である半導体記憶装置１００の断面構造を説明するための模式図である。
【図２】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図３】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図４】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図５】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図６】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図７】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図８】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図９】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１０】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１１】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１２】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１３】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１４】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１５】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１６】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１７】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１８】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図１９】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図２０】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図２１】半導体記憶装置１００の製造方法を説明するための断面模式図である。
【図２２】従来の半導体記憶装置の断面構造を説明するための断面模式図である。
【図２３】従来の半導体記憶装置の断面構造を説明するための断面模式図である。
【符号の説明】
【００６３】
１    シリコン基板（拡散層）
２    素子分離領域（ＳＴＩ）
３    ゲート絶縁膜
４    ポリシリコン膜
５    マスク窒化膜
６    第１のサイドウォール酸化膜
７    ポリシリコン
８    セルコンタクトポリパッド
９    ホウ素及びリン
１０  第２のサイドウォール酸化膜
１１  ゲート上部電極
１２  マスク酸化膜
１３  周辺マスク窒化膜
１４  Ｎ−拡散層
１５  Ｐ−拡散層
１６  レジストパターンマスク酸化膜
１７  ヒ素
１８  ｎ−ｃｈトランジスタのゲートポリ電極
１９  Ｎ＋拡散層
２０  レジストパターン
２１  ホウ素
２２  ｐ−ｃｈトランジスタのゲートポリ電極
２３  Ｐ＋拡散層
２４  拡散層上のシリサイド
２５  ゲート電極上のシリサイド
２６  第１の層間絶縁膜
２７  ビットコンタクト
３１  第２の層間絶縁膜
３２  容量コンタクト
３３  ストッパー窒化膜
３４  第３の層間絶縁膜
３５  容量下部電極
３６  容量絶縁膜
３７  容量上部電極
３８  第４の層間絶縁膜
３９  第１スルーホール
４０  第１アルミ
５０  サイドウォール酸化膜
１００  半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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