(57)【要約】【課題】出力端子Ｖｏｕｔに高圧のサージ電圧が印加されても、ラッチアップを防止し、半導体チップ上に形成した配線の溶断を防止できるようにする。【解決手段】出力トランジスタＭ１を制御して、入力電圧を所定の出力電圧に変換する定電圧回路と、半導体チップの温度を検出して、定電圧回路の出力電流を制限する過熱保護回路１０を内蔵した半導体装置１において、過熱保護回路１０に温度検出用のダイオードＤ１を設け、ダイオードＤ１に直列に抵抗Ｒ３を接続する。ダイオードＤ１を前記出力トランジスタＭ１の近傍に配置することにより、出力端子Ｖｏｕｔに高圧のサージ電圧が印加された場合でも、ラッチアップを防止でき、しかもサージ電圧印加中の貫通電流も少なくすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力トランジスタを制御して、入力電圧を所定の出力電圧に変換する定電圧回路と、半導体チップの温度を検出して、前記定電圧回路の出力電流を制限する過熱保護回路を内蔵した半導体装置において、
前記過熱保護回路に温度検出用のダイオードを設け、該ダイオードに直列に抵抗を接続したことを特徴とする過熱保護回路を備える定電圧回路を内蔵した半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ダイオードを前記出力トランジスタの近傍に配置することを特徴とする過熱保護回路を備える定電圧回路を内蔵した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過熱保護回路を備える定電圧回路を内蔵した半導体装置に関し、特にサージ電圧が出力端子に印加されてもラッチアップを起こさず、半導体装置の破壊を防止できる半導体装置に関する。
【背景技術】
【０００２】
定電圧回路の保護回路としては、従来から、過電流保護が多く用いられているが、入出力電圧差が大きい場合には、過電流保護が作動する前に半導体チップ、特に出力トランジスタの温度が上昇し、最大定格を超える場合がある。このような場合に有効となるのが、印加電圧と出力電流の積を調べて保護を行う電力保護である。
しかし、電圧と電流の２つを検出する必要があり、さらに乗算回路も必要になることから、回路規模が大きくなってしまう、という問題があった。
このため、半導体チップの温度を測定して保護を行う過熱保護回路が多く用いられている。
【０００３】
過熱保護回路を備えたものとして、例えば、特開２００５−１００２９５号公報（特許文献１参照）に記載の『サーマルシャットダウン回路』がある。この回路は、定電流源１０２によってバイアス電流が供給されているダイオード１０３で半導体チップの温度を検出する。演算増幅回路１０５と基準電圧１１０、抵抗１０７から１０９まで、およびコンテンサ１１４で生成された参照電圧Ｖｒと、前記ダイオード１０３のアノード側電圧ＶＦをコンパレータ１０４で比較している。半導体チップの温度が上昇し、ダイオード１０３の電圧ＶＦが参照電圧Ｖｒ以下になると、コンパレータ１０４が反転して端子１０１から過熱保護信号を出力する。
【０００４】
図５は、図４の過熱保護回路１０を定電圧回路１に組み込んだ回路図である。
図５では、図４の参照電圧ＶｒはＶｒ２として記載されている。また、図４のコンパレータ１０４は１１ａ、ダイオード１０３はＤ１、電流源１０２はＩ１として、それぞれ符号変更されている。過熱保護回路１０の出力は、出力トランジスタＭ１のゲートに接続されている。半導体チップの温度が上昇してダイオードＤ１の電圧ＶＦが参照電圧Ｖｒ２以下になると、コンパレータ１１ａの出力がハイレベルとなり、出力トランジスタＭ１のゲート電圧を引き上げるので、出力電流を遮断して発熱を抑える。
【０００５】
【特許文献１】特開２００５−１００２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図５の定電圧回路１において、最も温度が上昇する部分は、出力トランジスタＭ１である。そこで、温度検出用ダイオードＤ１はできるだけ出力トランジスタＭ１の近くに配置することが望ましい。
図６は、出力トランジスタＭ１とダイオードＤ１が配置された半導体チップの断面模式図である。
左側に出力トランジスタＭ１が、右側にダイオードＤ１がそれぞれ配置されている。半導体基板２１は、Ｐ型半導体（Ｐｓｕｂ）である。出力トランジスタＭ１は、半導体基板２１にＮ−領域１８を形成し、その領域１８内に二つの領域１１と１２を形成している。
Ｐ＋領域１１が出力トランジスタＭ１のドレイン電極Ｄで、Ｐ＋領域１２がソース電極Ｓである。Ｐ＋領域１１とＰ＋領域１２の間にゲート電極Ｇが形成されている。Ｎ−領域１８には、さらにＮ＋領域１３が作成され、電源Ｖｄｄに接続されている。なお、出力トランジスタＭ１のソース電極は半導体チップ上の配線により電源Ｖｄｄに接続され、ドレイン電極Ｄは定電圧回路１の出力端子Ｖｏｕｔに接続されている。
【０００７】
ダイオードＤ１は、ＮＰＮトランジスタのベースとコレクタを接続して構成されている。
このＮＰＮトランジスタは、半導体基板２１に形成されたＮｗｅｌｌ領域２０に形成されている。Ｎｗｅｌｌ２０には、さらにＮ＋領域１５と、Ｐ−領域１９が形成されている。
Ｐ−領域１９にはさらにＰ＋領域１６とＮ＋領域１７が形成されている。Ｎ＋領域１５がコレクタ、Ｐ＋領域１６がベース、Ｎ＋領域１７がエミッタであり、Ｎ＋領域１５のコレクタとＰ＋領域１６のベースを半導体チップの配線で接続し、ダイオードＤ１のアノードＡとしている。また、Ｎ＋領域１７のエミッタがダイオードＤ１のカソードＫとなっている。また、Ｎ＋領域１７のカソード電極Ｋは、半導体チップ上の配線で半導体基板２１に形成されたＰ＋領域１４に接続されており、Ｐ＋領域１４は接地電位Ｖｓｓに接続されている。
【０００８】
このように、Ｐ型半導体基板２１上に素子を形成すると、意図しない素子が形成されることが知られている。図６の場合では、Ｐ＋領域１１をエミッタ、Ｎ−領域１８をベース、半導体基板２１をコレクタとするＰＮＰトランジスタＱ１と、Ｐ＋領域１２をエミッタ、Ｎ−領域１８をベース、半導体基板２１をコレクタとするＰＮＰトランジスタＱ２と、さらにＮ−領域１８をコレクタ、半導体基板２１をベース、Ｎｗｅｌｌ領域２０をエミッタとするＮＰＮトランジスタＱ３とが形成されている。
【０００９】
図７は、これら３つの寄生トランジスタＱ１，Ｑ２，Ｑ３の接続状態とダイオードＤ１および定電流源Ｉ１との接続を示す回路図である。
破線で囲まれた回路が寄生トランジスタによる回路である。なお、抵抗Ｒ１１とＲ１２は各領域における抵抗を示している。
図７に示すように、ＰＮＰトランジスタＱ１のエミッタは出力端子Ｖｏｕｔに接続され、コレクタはＰＮＰトランジスタＱ２のコレクタに接続されると共に、ＮＰＮトランジスタＱ３のベースに接続されている。また、ベースはＰＮＰトランジスタＱ２のベースと共通接続されている。
ＰＮＰトランジスタＱ２のソースは電源Ｖｄｄに接続され、ソース・ベース間に抵抗Ｒ１１が接続されている。ベースは、さらにＮＰＮトランジスタＱ３のコレクタに接続されている。
ＮＰＮトランジスタＱ３のエミッタはダイオードＤ１のアノードＡに接続され、ベースは抵抗Ｒ１２を介して接地電位Ｖｓｓに接続されている。
【００１０】
出力端子Ｖｏｕｔに高圧のサージ電圧が印加され、ＰＮＰトランジスタＱ１のエミッタ電位が電源Ｖｄｄより０．７Ｖ以上高くなると、ＰＮＰトランジスタＱ１にベース電流が流れ、Ｑ１がオンする。それにより、サージ電流は抵抗Ｒ１２に流れるので、抵抗Ｒ１２に電圧降下が生じ、ＮＰＮトランジスタＱ３がオンする。これにより、抵抗Ｒ１１に電圧降下が生じ、ＰＮＰトランジスタＱ２がオンする。Ｑ２がオンすると、出力端子Ｖｏｕｔのサージ電圧が無くなっても、Ｑ２のコレクタ電流で抵抗Ｒ１２の電圧降下が継続するので、ＮＰＮトランジスタＱ３はオンを続ける。その結果、電源ＶｄｄからＰＮＰトランジスタＱ２と抵抗Ｒ１２を通る経路と、電源Ｖｄｄから抵抗Ｒ１１とＮＰＮトランジスタＱ３およびダイオードＤ１を通る経路の２つの経路を通って接地電位Ｖｓｓに電流が流れ続けてしまう。この現象は、ラッチアップとして知られている。
【００１１】
特に、出力トランジスタＭ１の温度を迅速に、かつ正確に検出するため、ダイオードＤ１を出力トランジスタＭ１の直ぐ近くに配置するほど、トランジスタＱ２，Ｑ３のコレクタは電流が大きくなるため、ラッチアップ電流は大きくなって、時には半導体チップ上に形成した配線を溶断してしまう、という問題がある。
【００１２】
（目的）
本発明の目的は、上記課題を解決するためになされたものであって、出力端子Ｖｏｕｔに高圧のサージ電圧が印加されても、ラッチアップを防止し、半導体チップ上に形成した配線の溶断を防止することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明の過熱保護回路を備えた定電圧回路を内蔵した半導体装置は、出力トランジスタを制御して、入力電圧を所定の出力電圧に変換する定電圧回路と、半導体チップの温度を検出して、前記定電圧回路の出力電流を制限する過熱保護回路を内蔵した半導体装置において、前記過熱保護回路に温度検出用のダイオードを設け、ダイオードに直列に抵抗を接続する。これにより、出力端子に高圧のサージ電圧が印加された場合でも、ラッチアップを防止でき、しかもサージ電圧印加中の貫通電流も少なくすることができる。
また、前記ダイオードを前記出力トランジスタの近傍に配置することも特徴としている。
これにより、応答が速く、しかも高精度の過熱保護が可能になる。
【発明の効果】
【００１４】
本発明によれば、出力端子に高圧のサージ電圧が印加されても、寄生トランジスタによるラッチアップを防止でき、しかもサージ電圧印加中の貫通電流も少なくすることができるので、半導体チップ上の配線が溶断することも防止できる。
また、温度検出用ダイオードを出力トランジスタの近傍に配置できるようになったので、応答が速く、しかも高精度の過熱保護が可能になった。
【発明を実施するための最良の形態】
【００１５】
以下、図面により、本発明の実施形態を詳細に説明する。
図１は、本発明の一実施例に係る過熱保護回路を備えた定電圧回路のブロック図である。
図１の本発明と、図５の従来例との違いは、温度検出用ダイオードＤ１のカソードＫと接地Ｖｓｓ間に抵抗Ｒ３を接続した点である。
電流源Ｉ１は、ダイオードＤ１と抵抗Ｒ３に電流を供給する。コンパレータ１１は、ダイオードＤ１のアノードＡの電位と参照電圧Ｖｒ２とを比較する。通常は、アノードＡの電位の方が参照電圧Ｖｒ２より高いが、半導体チップの温度が上昇し、所定の温度になると、アノードＡの電位が参照電圧Ｖｒ２より低くなる。それにより、コンパレータ１１の出力が反転し、ハイレベルを出力する。コンパレータ１１の出力は出力トランジスタＭ１のゲートに接続しているので、ゲート電圧を引き上げ、出力トランジスタＭ１をオフにして出力電流を遮断する。
【００１６】
図２は、図１のダイオードＤ１と出力トランジスタＭ１の半導体チップの断面模式図である。
図２の本発明の断面図と図６の従来例の断面図との違いは、ダイオードＤ１のカソード電極であるＮ＋領域１７と接地渉位Ｖｓｓに接続されるＰ＋領域１４を半導体チップ上に形成された抵抗Ｒ３で接続している点である。寄生トランジスタＱ１〜Ｑ３は、図６と同様に依然として存在する。
【００１７】
図３は、図２の半導体チップ模式図の寄生トランジスタＱ１，Ｑ２，Ｑ３とダイオードＤ１、抵抗Ｒ３および電流源Ｉ１の接続を示す回路図である。
抵抗Ｒ１１とＲ１２は、各領域の抵抗である。図３の本発明と図７の従来例との違いは、ダイオードＤ１のカソードＫと接地電位Ｖｓｓ間に抵抗Ｒ３が接続されている点である。
【００１８】
図３の回路に従って、本実施例の動作を説明する。
出力端子Ｖｏｕｔに高圧のサージ電圧が印加されると、ＰＮＰトランジスタＱ１にベース電流が流れ、トランジスタＱ１はオンする。それにより、トランジスタＱ１のコレクタ電流が抵抗Ｒ１２に流れる。抵抗Ｒ１２の電圧降下が大きいと、ＮＰＮトランジスタＱ３がオンとなり、Ｑ３のコレクタ電流が抵抗Ｒ１１に流れ、さらにエミッタ電流がダイオードＤ１と抵抗Ｒ３に流れる。
【００１９】
ＮＰＮトランジスタＱ３のエミッタ電流が増えると、抵抗Ｒ３における電圧降下が大きくなるので、トランジスタＱ３のエミッタ電位を押し上げる。そのため、トランジスタＱ３のベース・エミッタ間の電圧が減少し、ベース電流が減少する、という負帰還が働く。
この結果、出力端子Ｖｏｕｔに高圧サージ電圧が印加されている間も、ＮＰＮトランジスタＱ３のコレクタ電流は、図７の従来例に比べて大幅に小さい電流値となる。
【００２０】
ＮＰＮトランジスタＱ３のコレクタ電流が小さいと、抵抗Ｒ１１における電圧降下も小さくなるので、ＰＮＰトランジスタＱ２はオンしない。そのため、高圧サージ電圧が消滅すると、ＮＰＮトランジスタＱ３のベース電流の供給が絶たれ、トランジスタＱ３はオフとなり、従来例のようなラッチアップを起こすことは無くなる。
【００２１】
しかも、前述のように、トランジスタＱ３のコレクタ電流は大幅に減少するため、半導体チップ上の配線を溶断することも無くなる。
このように、ダイオードＤ１に直列に抵抗Ｒ３を接続するだけで、ラッチアップを防止することができ、しかも高圧サージ電圧印加時における電源Ｖｄｄから接地電位Ｖｓｓに流れる貫通電流も大幅に減少させることができるので、半導体チップ上の配線の溶断も防止できるようになった。
【００２２】
抵抗Ｒ３はメタル抵抗でも、また拡散抵抗でも構わない。半導体プロセス上のどのような抵抗で作成しても良い。
抵抗Ｒ３の抵抗値は、ダイオードＤ１の検出温度に影響しない程度の値で、かつ確実にラッチアップを防止できる値に設定すればよい。
実施例では、温度検出用ダイオードＤ１としてＮＰＮトランジスタをダイオード接続した場合を示したが、ＰＮ接続を持った素子であれば、どのような構成でも構わない。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施例に係る過熱保護回路を備えた定電圧回路のブロック図である。
【図２】本発明のダイオードと出力トランジスタの半導体チップの断面模式図である。
【図３】本発明の寄生トランジスタを含めたダイオードと出力トランジスタの接続図である。
【図４】従来の過熱保護回路を説明するための回路図である。
【図５】従来の過熱保護回路を備えた定電圧回路の回路図である。
【図６】従来の出力トランジスタとダイオードの半導体チップの断面模式図である。
【図７】従来の寄生トランジスタを含めたダイオードと出力トランジスタの接続図である。
【符号の説明】
【００２４】
１  定電圧回路
２  コンパレータ
１０  過熱保護回路
１１ａ  コンパレータ
１１  Ｐ＋領域
１２  Ｐ＋領域
１３  Ｎ＋領域
１４  Ｐ＋領域
１５  Ｎ＋領域
１６  Ｐ＋領域
１７  Ｎ＋領域
１８  Ｎ−領域
１９  Ｐ−領域
２０  Ｎｗｅｌｌ領域
２１  Ｐｓｕｂ領域
１０４，１０５  コンパレータ
１０３  ダイオード
１０７，１０８，１０９  抵抗
１０２  電流源
１１４  コンデンサ
１０６  ＰＮＰトランジスタ
１０１  出力端子
１００  電源端子
Ｄ１  温度検出用ダイオード
Ｍ１  出力トランジスタ
Ｉ１  電流源
Ｖｒ２  参照電源
Ｑ１，Ｑ２，Ｑ３  寄生トランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ１１，
Ｖｄｄ  ＋電源
Ｖｓｓ  接地電位
Ｖｏｕｔ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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