(57)【要約】【課題】  プローブ・カード・アセンブリの設計・製造プロセスを短縮する。【解決手段】  プローブ・カード・アセンブリを設計・製造する方法には、１つ以上の事前に規定した設計に合わせて、プローブ・カード・アセンブリの１つ以上の素子を、事前に製作するステップが含まれる。その後、新しく設計した半導体デバイスに関する設計データを、半導体デバイスをテストするために使用するテスタおよびテスト用アルゴリズムを説明するデータとともに、受け取る。受け取ったデーを用いて、１つ以上の、事前に製作した素子を選択する。受け取ったデーを再び用いて、１つ以上の、選択した事前製作した素子をカスタマイズする。つぎに、選択し、カスタマイズした素子を用いて、プローブ・カード・アセンブリを組み立てる。【選択図】  図１
2008102145.tif 000002
【特許請求の範囲】
【請求項１】
第１の表面および対向する第２の表面を有する基板と、
前記基板内に埋設された導電面と、
前記第１の表面上に配置されている複数の端子と、      
前記第２の表面上に配置され、前記複数の端子に電気的に接続されている複数の信号パッドと、
前記第２の表面上で前記信号パッド間に配置され、前記導電面に電気的に接続されて、前記複数の信号パッドから電気的に絶縁されている導電領域と、
を含むプローブ・ヘッド。
【請求項２】
前記導電領域が導電面を含む、請求項１に記載のプローブ・ヘッド。
【請求項３】
前記導電面が、前記複数の信号パッドが配置されている複数の開口部を含む、請求項２に記載のプローブ・ヘッド。
【請求項４】
前記各開口部が、前記各開口部に配置されている前記信号パッドと、前記導電面との間に、２〜２０ミルの範囲でスペースを提供する、請求項３に記載のプローブ・ヘッド。
【請求項５】
前記複数の信号パッドが、２次元配列で配置されている、請求項２に記載のプローブ・ヘッド。
【請求項６】
前記複数の信号パッドが、２０〜１００ミルの範囲のピッチで配置されている、請求項５に記載のプローブ・ヘッド。
【請求項７】
前記導電領域が、複数の接地パッドを含む、請求項１に記載のプローブ・ヘッド。
【請求項８】
少なくとも１つの信号パッドが、前記複数の接地パッドのそれぞれの間に配置されている、請求項７に記載のプローブ・ヘッド。
【請求項９】
前記複数の信号パッドが、２次元配列で配置されている、請求項７に記載のプローブ・ヘッド。
【請求項１０】
隣接する信号パッドが、２〜１５ミルの範囲で互いに離間されている、請求項９に記載のプローブ・ヘッド。
【請求項１１】
前記複数の信号パッドが、１５〜５０ミルの範囲のピッチで配置されている、請求項９に記載のプローブ・ヘッド。
【請求項１２】
前記複数の信号パッドおよび前記複数の接地パッドが、前記基板の第２の表面上にパターンとして配置されているプローブ・ヘッドであって、前記パターンが、
少なくとも２つの信号パッド間に配置された接地パッドを含むサブパターンと、
前記サブパターンの２次元の配列と、
を含む、請求項７に記載のプローブ・ヘッド。
【請求項１３】
前記サブパターンが、４つの信号パッド間に配置されている接地パッドを含む、請求項１２に記載のプローブ・ヘッド。
【請求項１４】
プローブ・カード・アセンブリの製造方法であって、
基板と、前記基板の第１の表面上の第１のパターン導電層と、を含む、前記プローブ・カード・アセンブリの第１の部品を、事前に製造した部品として提供するステップであって、前記第１のパターン導電層が、前記基板の第２の表面上に配置された複数の端子に電気的に接続されている複数の信号パッドと、前記基板内に埋設された導電面に電気的に接続されている導電領域であって、前記複数の信号パッドが、前記導電領域および前記埋設プレーンから電気的に絶縁されている導電領域と、を含むステップと、
その後、前記プローブ・カード・アセンブリによってテストすべき半導体デバイスに関する、前記半導体デバイス上のテスト・ポイントの位置を含む設計データを受け取るステップと、
前記半導体デバイス上の前記テスト・ポイントの前記位置に一致するように配置され、前記信号パッドの第１のサブセットに電気的に接続された複数の接点素子パッドを、前記第１の電子部品の上に形成するステップと、
前記信号パッドの第２のセットの信号パッドを、前記導電領域に電気的に接続するステップと、
前記半導体デバイス上のテスト・ポイントを、前記複数の接点素子パッドに接触させるための複数の接点素子を加えるステップと、
を含む方法。
【請求項１５】
前記導電領域が、接地プレーンを含む、請求項１４に記載の方法。
【請求項１６】
前記接地プレーンが、前記複数の信号パッドが配置される複数の開口部を含む、請求項１５に記載の方法。
【請求項１７】
前記導電領域が、複数の接地パッドを含む、請求項１４に記載の方法。
【請求項１８】
前記第１の電子部品上に複数の電子部品パッドを形成するステップと、
少なくとも１つの電子部品を、前記複数のパッドに配置するステップと、をさらに含む、請求項１４に記載の方法。
【請求項１９】
前記少なくとも１つの電子部品が、コンデンサである、請求項１８に記載の方法。
【請求項２０】
前記信号パッドの前記第２のセットの複数の信号パッドを、前記導電領域に電気的に接続するステップをさらに含む、請求項１４に記載の方法。
【請求項２１】
前記テスト・ポイントの少なくとも１つが、前記半導体デバイスの表面から突き出て、前記複数の接点素子が、前記突き出たテスト・ポイントと接触するように構成された、少なくとも１つの対応する接点素子を含む、請求項１４に記載の方法。
【請求項２２】
前記少なくとも１つの対応する接点素子が、パッド、凹部およびソケットからなる群から選択される、請求項２１に記載の方法。
【請求項２３】
前記第１の部品を少なくとも１つの他の部品と結合して、前記プローブ・カード・アセンブリを形成するステップをさらに含む、請求項１４に記載の方法。
【請求項２４】
前記少なくとも１つの他の部品が、半導体テスタと電気的に接続するように構成されたプリント回路基板、インタポーザおよび半導体テスタからのケーブルを備えたインタフェースのうちの１つである、請求項２３に記載の方法。
【請求項２５】
前記第１のパターン導電層の上に絶縁層を形成するステップと、前記絶縁層の上に前記複数の接点素子パッドを形成するステップとを含む、請求項１４に記載の方法。
【請求項２６】
第１の表面および対向する第２の表面を有する基板と、
前記第２の表面に配置された複数の端子と、
前記複数の端子に電気的に接続された複数の信号パッドであって、前記信号パッドの少なくともいくつかの隣接するパッド間の間隔が、前記第１の部品上の前記隣接するパッドの１つのパッドの位置とともに変化するパターンで、前記第１の表面に配置されている信号パッドと、
を含むプローブ・ヘッド。
【請求項２７】
前記複数のパッドの前記少なくともいくつかのパッドの隣接するパッド間の間隔が、前記基板上の基準位置からの、前記パッドの距離とともに増加する、請求項２６に記載のプローブ・ヘッド。
【請求項２８】
前記複数のパッドの前記少なくともいくつかのパッドのサイズが、前記基板上の前記パッドの位置とともに変化する、請求項２６に記載の方法。
【請求項２９】
前記複数の信号パッドの前記少なくともいくつかのパッドの前記サイズが、前記基板上の基準位置からの、前記パッドの距離とともに増加する、請求項２８に記載のプローブ・ヘッド。
【請求項３０】
プローブ・カード・アセンブリの製造方法であって、
複数の信号パッドを含む、前記プローブ・カード・アセンブリの第１の部品を、事前に製造した部品として提供するステップであって、前記複数の信号パッドの少なくともいくつかのパッドの、隣接するパッドからの間隔が、前記第１の部品上の前記信号パッドの位置とともに変化するステップと、
その後、前記プローブ・カード・アセンブリによってテストすべき半導体デバイスに関する、前記半導体デバイス上のテスト・ポイントの位置を含む設計データを受け取るステップと、
前記半導体デバイス上の前記テスト・ポイントの前記位置に一致するように配置された前記第１の電子部品上に複数の接点素子パッドを形成するステップであって、前記接点素子パッドのうちの複数のものが、前記複数の信号パッドのうちの複数のものに電気的に接続されているステップと、
前記半導体デバイス上の前記テスト・ポイントを、前記複数の接点素子パッドに接触させるための複数の接点素子を加えるステップと、
を含む方法。
【請求項３１】
前記第１の部品を少なくとも１つの他の部品と結合して、前記プローブ・カード・アセンブリを形成するステップをさらに含む、請求項３０に記載の方法。
【請求項３２】
前記少なくとも１つの他の部品が、半導体テスタと電気的に接続するように構成されたプリント回路基板、インタポーザおよび半導体テスタからのケーブルを備えたインタフェースのうちの１つである、請求項３１に記載の方法。
【請求項３３】
前記テスト・ポイントの少なくとも１つが、前記半導体デバイスの表面から突き出て、前記複数の接点素子が、前記突き出たテスト・ポイントと接触するように構成された、少なくとも１つの対応する接点素子を含む、請求項３０に記載の方法。
【請求項３４】
前記少なくとも１つの対応する接点素子が、パッド、凹部およびソケットからなる群から選択される、請求項３１に記載の方法。
【請求項３５】
前記複数のパッドの前記少なくともいくつかのパッドのサイズが、前記第１の部品上の前記パッドの位置とともに変化する、請求項３０に記載の方法。
【請求項３６】
前記複数の信号パッドの前記少なくともいくつかのパッドの前記サイズが、前記第１の部品上の基準位置からの、前記パッドの距離とともに増加する、請求項３５に記載の方法。
【請求項３７】
前記複数のパッドの前記少なくともいくつかのパッドの隣接するパッド間の前記間隔が、前記第１の部品上の基準位置からの、前記パッドの距離とともに増加する、請求項３０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、一般には、プローブ・カード・アセンブリの設計・製造の改良された方法に関し、特に、プローブ・カード・アセンブリの設計・製造を速めるために、事前に製作した要素を使用することに関する。
【背景技術】
【０００２】
一般的背景および関連技術
図１は、マイクロエレクトロニック「チップ」などの半導体デバイスを設計・製造するのに伴う通常の作業における典型的なフローを簡略化した概観を示す。最初に、半導体デバイスは設計１０され、そして、この半導体デバイスをテストするために、テスタおよびテスト用アルゴリズムが選択および／または設計１２される。半導体デバイス設計、テスタ、および／またはテスト・アルゴリズムに関するデータを用いて、つぎに半導体デバイスをテストするためのプローブ・カードがカスタム設計１４される。通常は同時に、商業ベースの数量で半導体デバイスを製造し始めるための準備１６がなされる。ひとたびプローブ・カードが設計・製造され、半導体デバイスを製造する準備が完了すると、半導体デバイスは、商業ベースの数量で製造１８される。半導体デバイスが製造されるにつれて、それぞれがテスト２０され、正常な半導体デバイスがカスタマに出荷２２される。
【０００３】
図２は、ステップ２０で半導体デバイスをテストするための典型的なテスト装置の、簡略化したブロック図を示す。テスタ１２０は、テスト１６０中の半導体デバイスに入力するテスト信号を発生する。つぎにテスタ１２０は、テスト１６０中の半導体デバイスが発生する応答信号を監視する。テスタ１２０は、プローブ・カード・アセンブリ１００を介して、テスト１６０中の半導体デバイスと通信する。
【０００４】
図２および図３（プローブ・カード・アセンブリ１００の断面図を示す）に示すように、典型的なプローブ・カード・アセンブリ１００にはプリント回路基板１０２が含まれ、この基板には、通常、接続部１２２（図３に図示せず）を介して、半導体テスタ１２０（図３に図示せず）に接続するための多数のテスタ接点１３０が含まれる。プローブ・ヘッド１０６が、プリント回路基板１０２に取り付けられている。プローブ・ヘッド１０６には、テスト中の半導体デバイス１６０上のテスト・ポイント１６２に接触するためのプローブ１０８が含まれる。
【０００５】
図３に示すように、プリント回路基板１０２上またはその内部の電気トレース１５０により、テスタ接点１３０は、プローブ・ヘッド・アセンブリ１０６および最終的にはプローブ１０８に接続される。したがって、一方では半導体テスタ１２０の、他方ではプローブ１０８の、入力部および出力部（図示せず）間の電気パスが確立される。また図３に示すように、プローブ・ヘッド１０６は、典型的には、接続部１５２を介してプリント回路基板１０２に接続され、この接続部は、たとえば、はんだボール接続、または、プリント回路基板１０２かプローブ・ヘッド１５６、あるいはこの両方にはんだ付けされた接触ピンとすることができる。プリント回路基板１０２上または内部のトレース１５０により、テスタ接点１３０が接続部１５２に接続され、また、プローブ・ヘッド１０６上または内部のトレース１５４により、接続部１５２がプローブ１０８に接続される。
【０００６】
したがって、本質的には、プローブ・カード・アセンブリ１００は、インタフェースとして機能し、テスタ１２０とテスト１６０中のデバイスとの間で、テスト信号および応答信号用の多数の電気パスを提供する。周知のように、プローブ・カード・アセンブリ１００は、テスト１６０中のデバイスにおける特定のテスト上の必要性およびテスタ１２０のテスト仕様を満たすためには、カスタム設計しなければならない。たとえば、プローブ・カード・アセンブリ１００のプローブ１０８は、テスト１６０中のデバイス上のテスト接点１６２のパターンと一致するためには、カスタム配置しなければならず、また、プローブ・カード・アセンブリ１００は、各プローブ１０８がテスタ接点１３０を通って適切なテスタ接続部１２２に電気的に接続されるように、カスタム設計しなければならない。この理由で、図１に示すように、プローブ・カード・アセンブリの設計・製造１４は、半導体デバイスが設計１０され、テスタおよび／またはテスト用アルゴリズムが選択１２されるまで、始められない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
周知のように、半導体デバイスは、テスト２０されるまでカスタマに出荷２２できず、また、プローブ・カード・アセンブリが、テストシステムに必要な要素となっている。したがって、たとえ半導体デバイスの製造準備ステップ１６が完了した場合でも、半導体デバイスの製造１８、テスト２０、および出荷２２は、プローブ・カードの設計・製造１４が完了するまで、進めることができない。そのため、プローブ・カードの設計・製造１４が、半導体デバイスの製造準備１６よりも時間が長くかかる場合（このような事例が増えている）、プローブ・カードの設計・製造にかかる余分な時間のために、図１に示すプロセス全体が長引き、カスタマに半導体デバイスを出荷２２する最終ステップが遅れる。したがって、プローブ・カード・アセンブリの設計・製造を短縮する方法が、必要とされている。
【課題を解決するための手段】
【０００８】
発明の概要
本発明は、一般には、半導体デバイスをテストするために使用するプローブ・カード・アセンブリの製造方法に関する。プローブ・カード・アセンブリの１つ以上の要素が、１つ以上の事前に規定した設計に合わせて、事前に製作される。その後、新しく設計された半導体デバイスに関する設計データを、半導体デバイスをテストするために使用するテスタおよびテスト用アルゴリズムを説明するデータとともに、受け取る。受け取ったデータを用いて、１つ以上の事前に製作した要素を選択する。受け取ったデータを再び用いて、１つ以上の、選択した事前製作の要素をカスタマイズする。つぎに、選択し、カスタマイズした要素を使用して、プローブ・カード・アセンブリを組み立てる。事前に製作した要素を使用することにより、プローブ・カード・アセンブリの設計・製造プロセスを短縮する。
【発明を実施するための最良の形態】
【０００９】
詳細な説明
本発明は、プローブ・カード・アセンブリの設計・製造の改良された方法に関する。つぎの明細は、本発明のいくつかの例示的実施形態および適用例について説明している。しかしながら、本発明は、これらの例示的実施形態および適用例に、あるいはこれらの例示的実施形態および適用例が動作したり、本明細書で説明されたりしている方法に限定されるものではない。
【００１０】
図４は、半導体デバイスの設計・製造および出荷プロセスへ、本発明の原理を適用した例を示す。示されているように、最初のステップは、マイクロエレクトロニック「チップ」などの半導体デバイスを設計４０４することである。また、半導体デバイスをテストするためのテスタおよび／またはテスト用アルゴリズムを選択および／または設計４０６しなければならない。これら２つのステップとは離れて別個に、好ましくはこれらのステップの前に、半標準のプローブ・カード・アセンブリを事前に製造４０２する。ひとたび半導体設計４０４が完了し、テスタおよび／またはテスト用アルゴリズムが選択４０６されると、半導体設計およびテスタおよび／またはテスト用アルゴリズムに関するデータを用いて、ステップ４０８で、事前に製作したプローブ・カード・アセンブリにカスタマイズを施す。事前に製造された、半標準のプローブ・カード・アセンブリを使用することにより、プローブ・カード・アセンブリの設計・製造プロセス４０８が、簡略化され、短縮される。プローブ・カード・アセンブリの設計・製造ステップ４０８は、図４に示すプロセス全体においてきわめて重要なステップなので、このステップを短縮することにより、図４のプロセス全体を短縮することができる。
【００１１】
特定の半導体デバイス設計およびテスタおよび／またはテスト用アルゴリズムに合わせて後でカスタマイズするように、半標準のプローブ・カード・アセンブリ４０２を事前に製作４０８する多くの方法がある。図５は、半標準のプローブ・カード・アセンブリを事前に製作するステップ４０２の例示的実施形態を示し、図７は、半標準のプローブ・カード・アセンブリを用いて、プローブ・カード・アセンブリを設計・製造するステップ４０８の例示的実施形態を示す。
【００１２】
図５のステップ５０２において、１つ以上の標準設計に合わせて、標準プリント回路基板を事前に製造する。この設計は、いずれの特定の半導体設計またはテスト・アルゴリズムによって推進されるものではない、という意味で「標準」である。プリント回路基板は、半導体の設計ステップ４０４、および図４のテスタおよび／またはテスト用アルゴリズムの選択ステップ４０６の完了前に、設計・製造することができ、またそれが好ましいという意味で、事前に製造される。しかしながら、もちろん、標準設計は、通常の半導体設計または設計メソドロジと同様に、通常のテスタ構成およびテスト・アルゴリズムまたはメソドロジと、一般に一致してもよい。
【００１３】
本発明は、いずれの特定のタイプのプリント回路基板を使用することに依存するものではない。図６に、本発明で使用することができる例示的なプリント回路基板６０２の断面図を示す。見て分かるように、プリント回路基板６０２には、テスタ（図６には図示せず）と電気的に接続するための、テスタ接点６０４、６０６、６０８および６１０が含まれる。プリント回路基板６０２は、形状は略円形でもよく、多数のテスタ接点を備えることができる。簡略化のために、４つのテスタ接点６０４、６０６、６０８および６１０のみが示されている。電気接続部６１２は、テスタ接点６０４、６０６、６０８および６１０を、接点６２０、６２２、６２４および６２６に接続する。接続部６１２は、概略的に示されており、多数の物理的形状のうち任意のものとできることを、理解されたい。たとえば、上側（図６の全体像から見て）またはプリント回路基板６０２の内部に位置している導電トレースが、テスタ接点６０４、６０６、６０８および６１０を、プリント回路基板を通って接点６２０、６２２、６２４および６２６に延在するバイア（図示せず）に接続してもよい。代替として、プリント回路基板６０２には、ホールまたは空洞（この中にプローブ・ヘッド６３０が入ってもよい）を含むことができ、また、接点６２０、６２２、６２４および６２６は、ホールまたは空洞内に位置することができる。使用可能な、プリント回路基板の他の非限定的な例が、同時係属中の米国特許出願第０９／０６０，３０８号（１９９８年４月１４日出願）に開示されており、この出願を全体として本明細書に援用している。プリント回路基板は、テスタ接点６０４、６０６、６０８および６１０、並びに接点６２０、６２２、６２４および６２６を支持するプラットフォームを作成し、両者の間に電気的接続を保つのに適した、任意の材料または材料の組合せから作れることに注目されたい。
【００１４】
プリント回路基板の標準設計を確立するために使用できる規準に限定はない。再び図６を参照すると、規準の非限定的な一例は、テスタ接点６０４、６０６、６０８および６１０のパターンである。すなわち、プリント回路基板６０２は、周知のテスタ（図６に図示せず）と、たとえば、容易に連結可能なテスタ接点６０４、６０６、６０８および６１０の特定のパターンを有するように事前に製造することができる。標準設計を確立する規準の、他の非限定的な例は、プローブ・ヘッド６３０と連結可能な、接点６２０、６２２、６２４および６２６のパターンである。また、プリント回路基板６０２は、接点６２０、６２２、６２４および６２６の、多数の事前に決定したパターンのいずれかを有するように、事前に製造することができる。標準設計規準のさらに他の非限定的な例は、テスタ接点６０４、６０６、６０８および６１０を、接点６２０、６２２、６２４および６２６に接続する配線６１２のパターンである。また、プリント回路基板６０２は、このような配線６１２の、多数の事前に決定したパターンのいずれかを有するように、事前に製造することができる。より単純には、プリント回路基板６０２は、いくつか事前に決定したサイズの１つに合わせて、事前に製造することができる。もちろん、標準設計は、上記の例示的な規準の任意の組合せ、または任意の他の適切な規準に基づくものとすることができる。
【００１５】
再び図５を参照すると、ステップ５０４において、半標準プローブ・ヘッド・ベースが、１つ以上の事前に決定した半標準設計に合わせて、事前に製造される。これらの設計は、その最初の設計・製造が、いずれの特定の半導体デバイス設計またはテスト・アルゴリズムによって推進されるものではない、という意味で「半標準」である。しかしながら、これらは、特定の半導体デバイス設計、テスタおよび／またはテスト・アルゴリズムに後でカスタマイズされるように設計される。プローブ・ヘッド・ベースは、図４の半導体デバイス設計ステップ４０４、並びにテスタおよび／またはテスト用アルゴリズムの選択４０６の完了前に、最初に設計・製造することができ、またそれが好ましいという意味で、事前に製造される。しかしながら、もちろん、半標準設計は、通常の半導体デバイス設計または設計メソドロジと同様に、通常のテスタ構成およびテスト・アルゴリズムまたはメソドロジと、一般に一致してもよい。
【００１６】
本発明は、いずれの特定のタイプのプローブ・ヘッドを使用することに依存するものではない。図６に、本発明に使用することができる例示的なプローブ・ヘッド・ベース６３０の断面図を示す。図６に示す例示的なプローブ・ヘッド・ベース６３０において、プローブ・ヘッド・ベース６３０には、プリント回路基板６０２上の接点６２０、６２２、６２４および６２６に電気的に接続するための接点６３２、６３４、６３６および６３８が含まれる。バイア６４０、６４２、６４４および６４６により、プローブ・ヘッド・ベース６３０を通って、接点６４８、６５０、６５２および６５４への電気的接続が提供される。これらのバイアは、配線パス、換言すれば配線パターンを形成する。以下に説明するように、プローブ（図示せず）のカスタマイズしたパターン、並びに接点６４８、６５０、６５２および６５４間のカスタマイズした相互接続部は、プローブ・ヘッド・ベース６３０の下表面（図６の全体像から見て）に追加することができる。
【００１７】
図６に示す例示的なプローブ・ヘッド・ベース６３０は、ソリッドまたは層状セラミック材料で作るのが好ましい。しかしながら、プローブ・ヘッド・ベースは、接点６３２、６３４、６３６および６３８、並びに接点６４８、６５０、６５２および６５４を支持するプラットフォームを作成し、両者の間に電気的接続を保つのに適した任意の材料または材料の組合せから作成できることに注目されたい。また、バイア６４０、６４２、６４４および６４６は、形成するか、あるいは、プローブ・ヘッド・ベース６３０の片面上の接点を反対面上の接点と異なるパターンで配置できるようにする他のコネクタで置き換えられることにも、注目されたい。本発明で使用することができる、１つの非限定的な、シリコンをベースにした代替プローブ・ヘッドが、米国特許出願第０９／０４２，６０６号（１９９８年３月１６日出願）に開示されており、この出願を全体として本明細書に援用している。
【００１８】
プリント回路基板と同様に、事前に決定した半標準設計を確立する規準に限定はない。再び図６を参照すると、規準の非限定的な一例は、プリント回路基板６０２に接続する接点６３２、６３４、６３６および６３８のパターンである。すなわち、プローブ・ヘッド・ベース６０６は、このような接点の特定のパターンを有するように事前に製造することができる。たとえば、図６に示すように、これらの接点を、事前に製造されたプリント回路基板６０２の片側上の接点６２０、６２２、６２４および６２６のパターンに一致するように設計することができる。プローブ・ヘッド・ベースの最初の設計を確立する規準の、他の非限定的な例は、プローブ（図６に図示せず）に接続する接点６４８、６５０、６５２および６５４のパターンである。再び、プローブ・ヘッド・ベース６３０は、このような接点の、多数の事前に決定したパターンのいずれかを有するように、事前に製造することができる。標準設計規準の、さらに他の非限定的な例は、プローブ・ヘッド・ベース６３０の片側上の接点を、反対側の接点に接続するバイアまたは配線６４０、６４２、６４４および６４６のパターンである。プローブ・ヘッド・ベース６３０は、このようなバイアまたは配線の、多数の事前に決定したパターンのいずれかを有するように、事前に製造することができる。プリント回路基板６０２と同様に、プローブ・ヘッド・ベース６３０は、いくつかの事前に決定したサイズの１つに合わせて、事前に製造することができる。しかしながら、もちろん、半標準設計は、上記の例示的な規準の任意の組合せ、または任意の他の適切な規準に基づいたものとすることができる。
【００１９】
ここで図７（図８のステップ４０８を実行する例示的なプロセスを示す）を参照すると、テストすべき特定の半導体デバイスの設計に関するデータを、使用するテスタおよびテスト・アルゴリズムに関するデータと同様に受け取る７０２。データには、（限定するわけではないが）半導体デバイス上のテスト・ポイントの位置、テスト・ポイントのうち選択したものに入力するテスト信号に関する情報、テスト・ポイントのうちの複数のもので予想される応答に関する情報、および／または半導体デバイスのテストに関する他の情報などを含めることができる。ステップ７０２で受け取った半導体デバイス設計データ、テスタ、および／またはテスト・アルゴリズムデータを用いて、事前に製作した標準プリント回路基板および半標準プローブ・ヘッド・ベースを選択７０４、７０６する。再び、ステップ７０２で受け取った半導体デバイス設計データ、テスタ、および／またはテスト・アルゴリズムデータを用いて、選択したプローブ・ヘッド・ベースをカスタマイズ７０８、半導体デバイスデータ、テスタ、および／またはテスト・アルゴリズムの特定のテスト上の必要性を満たす。つぎに、プローブ・カード・アセンブリを、とりわけ、カスタマイズしたプローブ・ヘッド・ベースと選択したプリント回路基板とを組み合わせることにより、組み立てる７１０。図７に示し、上で説明したステップの全ては、必ずしも示した順序で実行する必要はないことに注目されたい。たとえば、プローブ・ヘッド・ベースおよび標準プリント回路基板は、プローブ・ヘッド・ベースをカスタマイズする前に組み合わせてもよく、その後、プローブ・ヘッド・ベースをカスタマイズする。
【００２０】
図８Ａは、プローブ・ヘッド・ベースをカスタマイズできる、例示的な方法を示す。図８Ａに示すプローブ・ヘッド・ベース６３０は、図６に関連して上記したプローブ・ヘッド・ベース６３０と同様のものである。プローブ・ヘッド・ベース６３０は、複数のバイア６４０、６４２、６４４および６４６（説明を簡略化するために、４つのみが示されている）を備え、セラミックなどの非導電材で作るのが好ましく、これら複数のバイアは、プローブ・ヘッド・ベース６３０の片側上の接点６３２、６３４、６３６および６３８（説明を簡略化するために、４つのみが示されている）のパターンを、プローブ・ヘッド・ベース８３０の反対側８０９上の同様の接点（再び、説明を簡略化するために、４つのみが示されている）のパターンに電気的に接続する。
【００２１】
図８Ａに示す例では、カスタマイズが、導電材および絶縁材のパターン層８０２の形状で、プローブ・ヘッド６３０の側部８０９に施される。プローブ８１０、８１２および８１４（簡略化のために、３つのみが示されている）のカスタム・パターンが、最も外側の層上に形成される。プローブのこのパターンは、テストすべき半導体デバイス（図８Ａには図示せず）上のテスト接点のパターンに合うように、カスタマイズされる。カスタマイズ層８０２により、バイア６４０、６４２、６４４および６４６からプローブ８１０、８１２および８１４への信号パスを形成する導電パスが画定される。（カスタマイズ層のサイズは、プローブ・ベースに対して、必ずしも一定の比率にはなっていないことに、注意されたい。）図８Ａに示す特定の例では、導電パス８０６が、バイア６４０をプローブ８１２に接続する。同様に、導電パス８０８が、バイア６４２をプローブ８１４に接続する。導電パス８０７は、最初にバイア６４６から垂直に延在し、つぎにページの中へ向いて図８Ａに示す図では見えなくなるが、バイア６４６とプローブ８１０を接続する。（バイア８１０は、バイア８１２および８１４に対して、ページの中に配置されていることに注目されたい。）バイア６４４は使用されず、したがって、プローブに接続されていない。この方法では、カスタム配置されたプローブ８１０、８１２および８１４が、テストすべき半導体デバイス上の特定のテスト・ポイントと一致するように、プローブ・ヘッド・ベース６３０に追加され、また、カスタム層８０２により、バイア６４０、６４２、６４４および６４６からプローブへのカスタム配線バスが提供される。
【００２２】
テスト中の半導体デバイス上のテスト・ポイントと接触するのに適したどのタイプのプローブも、本発明で使用できることに、注目されたい。典型的には、プローブには、カスタマイズ層８０２の上または内部に形成された接点パッドおよび接点パッド上に形成された、細長い導電構造を含む。細長い導電構造の例には、ニードル・プローブおよびコブラ型のプローブが含まれるが、これらに限定されるものではない。使用できる細長い導電構造の他の例は、弾力のあるスプリングのような構造である。このような構造の例が、米国特許第５，４７６，２１１号、米国特許第５，９１７，７０７号および米国特許第６，１８４，０５３Ｂ１号に開示されており、これらの各特許は、全体として本明細書に援用されている。もちろん、プローブは、簡単な接点パッドにすぎないものでもよく、これらは、半導体上のテスト・ポイントが、バンプ、細長いスプリングのようなコネクタまたは他の盛り上がったり拡張したりしたテスト・ポイントである場合には、特に役立つこともあり得る。半導体デバイス上の盛り上がったり拡張したりしたテスト・ポイントに特に役立つ可能性のある、他の適切な「プローブ」には、カスタマイズ層８０２の外側層中に形成された導電凹部またはソケットが含まれる。本明細書で用いている用語「プローブ」には、前述の構造および同様の構造全てを含むものである。
【００２３】
図８Ａに示す例示的なカスタマイズ層８０２は、レーザー・パターニング技術を始めとする、半導体分野でよく理解されたリソグラフ技術を用いて、プローブ・ヘッド・ベース６３０上に層ごとに形成することができる。代替として、カスタマイズ層８０２は、プローブ・ヘッド・ベース６３０とは別個に形成し、その後プローブ・ヘッド・ベースに取り付けることもできる。もちろん、カスタマイズ層８０２は、前述したものを組み合わせて、形成することもできる。１つ以上の事前に製作したセミカスタム層を選択し、連結してカスタマイズ層８０２を形成することができるが、これも、本発明の範囲内である。
【００２４】
ひとたびプローブ・ヘッド・ベース６３０がカスタマイズされると、それは、図８Ｂに示すように、選択されたプリント回路基板６０２に連結される。明らかなように、プローブ８１０、８１２および８１４（多くのうち３つが示されている）のカスタム・パターンが形成されており、また、テスタ接点６０４、６０６、６０８および６１０（多くのうち４つが示されている）が、プローブにカスタム接続されている。図８Ｂに示す例において、テスタ接点６０４がプローブ８１２に接続され、テスタ接点６０６がプローブ８１４に接続され、テスタ接点６０８は、使用されていないのでプローブに接続されておらず、テスタ接点６１０はプローブ８１０に接続されている。
【００２５】
図９Ａおよび９Ｂに示すように、カスタマイズは、プローブ・ヘッド・ベース６３０の両側に形成することができる。示すように、バイア６４０、６４２、６４４および６４６と、プリント回路基板６０２上の対応する接点パッドとの接続部は、カスタマイズ層９５０により、標準構成から変更またはカスタマイズされる。すなわち、プリント回路基板６０２上の接点パッド６２０は、導電パス９５４を通してバイア６４０に接続されたままだが、プリント回路基板６０２上の接点６２２は、導電パス９６０を通って、今やバイア６４６に接続され（その多くは、図９Ａおよび９Ｂでは、ページの中に延在している）、また、接点６２４は、導電パス９５６を通って、バイア６４２に接続されている。この例では、接点６２６およびバイア６４４は使用されず、したがって、接続されていない。
【００２６】
図５〜９Ｂに示す例示的なプロセスでは、カスタマイズはプローブ・ヘッドのみに施され、それに対して、プリント回路基板は完全に標準のものだが、カスタマイズは、代替としてまたは追加的に、プリント回路基板に施すこともできる。たとえば、図９Ａおよび９Ｂに示す例示的なカスタマイズ層９５０のいくつかまたは全てを、プリント回路基板の下表面（図９Ａおよび９Ｂの全体像から見て）に施すことも可能である。同様に、カスタマイズ層（図示せず）は、テスタ（図示せず）とプリント回路基板との間の接続部をカスタマイズするために、テスタ接点６０４、６０６、６０８および６１０が位置した、プリント回路基板６０２の上表面に、施すことが可能である。実際に、１つ以上の完全に標準または半標準の構成で、プリント回路基板６０２およびプローブ・ヘッド・ベース６３０の任意の１つ以上の表面を事前に製作し、後で半標準の表面をカスタマイズすることは、本発明の範囲内である。
【００２７】
回路素子は、上記のカスタマイズ層内に任意に形成することができる。図１０Ａは、カスタマイズ層１０５０内に形成された、例示的な抵抗体１００６および例示的なコンデンサ１０１４を示す。図１０Ａで示す例、および図８Ａ〜９Ｂに関連した上記の説明によれば、導電パス１００４が、プローブ・ヘッド・ベース６３０中のバイア６４０と端子１００８との間に形成される。導電パス１００４内に埋設された抵抗材１００６が、パスに抵抗体を追加する。抵抗材１００６は、レーザー・パターニング技術を始めとする、半導体分野で周知の標準リソグラフ技術を用いて、カスタマイズ層１０５０内に形成することができる。同様の導電パス１０１０が、バイア６４２と端子１０１２との間に形成される。図１０Ａに示すように、コンデンサ１０１４が、導電パス１０１０に沿って形成される。同様の方法で、任意の数およびタイプの回路素子を、カスタマイズ層１０５０内に埋設することができる。実際に、レーザー・パターニング技術を始めとする、半導体デバイスを製造するために使用する標準リソグラフ技術を用いて、カスタマイズ層内に、集積回路などのマイクロエレクトロニック回路を形成することは、本発明の範囲内である。したがって、マイクロプロセッサ、メモリおよび類似物など回路素子もまた、カスタマイズ層１０５０内に作ることができる。
【００２８】
図１０Ｂは、選択した回路素子をカスタマイズする代替の方法を示す。プローブ・ヘッド・ベース６３０のように、例示的なプローブ・ヘッド・ベース１０３０には、プローブ・ヘッド・ベース１０３０の片側から反対側へ導電パスを提供するバイア１０４０、１０４２、１０４４および１０４６が含まれる。しかしながら、プローブ・ヘッド・ベース６３０とは異なり、プローブ・ヘッド・ベース１０３０には、埋設した回路素子が含まれる。この例で示すように、プローブ・ヘッド・ベース１０３０には、埋設した抵抗体１０６２、コンデンサ１０７０およびコンデンサ１０７６が含まれる。バイア１０６０、１０６６、１０６８、１０７２および１０７４が、埋設した回路素子に信号パスを提供する。カスタム層１０２０には、埋設した回路素子が選択的に含まれる。図１０Ｂに示す例では、抵抗体１０６２が、バイア１０４０と接点１０２６との間で、カスタム導電パス１０２２および１０２４に含まれており、直列コンデンサ１０７０が、バイア１０４２と接点１０３４との間で、カスタム導電パス１０２８および１０３２に含まれており、そして接地コンデンサ１０７６が、バイア１０４４と接点１０３８との間で、カスタム導電パス１０３６に含まれている。
【００２９】
図１１Ａ〜１２は、プローブ・カード・アセンブリ内にカスタマイズした減結合キャパシタンスを含める方法を示す。図１１Ａに示すように、例示的なプローブ・ヘッド・ベース１１３０には、電源（図示せず）を減結合するための、多数の埋設され、平行した電力および接地プレーンレットが含まれる。以下に説明するように、プレーンレットは、選択的に接続して大きな減結合プレーンを形成することができる。
【００３０】
図１１Ａは、電力および接地プレーンレットを埋設した、例示的な半標準プローブ・ヘッド１１３０の平面図である。この例において（そして図１１Ｂおよび１１Ｃに示すように）、電力プレーンレット１１２０、１１４０、１１６０および１１８０、並びに接地プレーンレット１２０４および１２０８（２つのみが示されている）が、プローブ・ヘッド１１３０内に埋設され、また、電力プレーンレットは、図１１Ａの全体像から見て、接地プレーンレットの上に位置している。これらの理由で、電力プレーンレット１１２０、１１４０、１１６０および１１８０のみが図１１Ａに示され、（埋設されていることを示すために）点線で示されている。
【００３１】
多数の信号バイア（この例では４）が、平行した電力および接地プレーンレットの各セットを通過している。（たとえば、信号バイア１１２２、１１２４、１１２６および１１２８が、電力プレーン１１２０および接地プレーン１２０４を通過している。）図１１Ｃは、電力および接地プレーンレットの２つの平行したセットそれぞれを通過する４つのバイアのうち２つについての、プローブ・ヘッド１１３０の断面図である。図１１Ｃに示すように、信号バイア１１２６および１１２８が、プローブ・ヘッド１１３０の片側から反対側への信号パスを提供し、そうすることにより、両方の信号バイアが、電力および接地プレーンレット１１２０および１２０４の平行したセットを通過する。電力プレーンレット１１２０中の絶縁ホール１２２０により、信号バイア１１２６は、電力プレーンレット１１２０を通過することができ、他方、信号バイア１１２６が電力プレーンレット１１２０から絶縁される。接地プレーンレット１２０４中の絶縁ホール１２２４により同様に、信号バイア１１２６が接地プレーンレット１２０４を通過することができ、信号バイア１１２６が接地プレーンレット１２０４から絶縁される。同様に、絶縁ホール１２２２、１２２６、１２３０、１１３２、１２３４および１２３６により、信号バイア１１２８、１１４６および１１４８が、電力および接地プレーンレット１１２０、１２０４、１１４０および１２０８を通過することができる。
【００３２】
再び図１１Ａを参照すると、電力バイア１１３２、１１５２、１１７２および１１９２により、埋設した電力プレーンレット１１２０、１１４０、１１６０および１１８０への電気的接続が提供され、接地バイア１１３４、１１５４、１１７４および１１９４により、同様に、対応する埋設接地プレーン１２０４および１２０８（２つのみが、図１１Ｂおよび１１Ｃに示されている）への電気的接続が提供される。図１１Ｂは、電力バイア１１３２および１１５２、並びに接地バイア１１３４および１１５４についての、プローブ・ヘッド１１３０の断面図である。図１１Ｂに示すように、電力バイア１１３２により、電力プレーンレット１１２０への電気的接続が提供され、接地バイア１１３４により、接地プレーンレット１２０４への電気的接続が提供される。同様に、電力バイア１１５２および接地バイア１１５４により、電力プレーンレット１１４０および接地プレーンレット１２０８のそれぞれに、電気的接続が提供される。
【００３３】
ほぼ平行な、電力および接地プレーンレットの各セットにより、電源（図示せず）と並列に、減結合キャパシタンスがプローブ・ヘッドに提供される。隣接する電力バイア１１３２、１１５２、１１７２および１１９２、並びに隣接する接地バイア１１３４、１１５４、１１７４および１１９４を選択的に接続することにより、大きな減結合プレーンセットを作成することができる。たとえば、図１２に示すように、電力バイア１１３２および１１５２がトレース１２６０により電気的に接続され、これにより、電力プレーンレット１１２０および１１４０が効果的に連結される。同様に、トレース１２７０は、接地バイア１１３４および１１５４を電気的に接続し、電力プレーンレット１１２０および１１４０に対応する接地プレーンレット（図示せず）を効果的に連結する。トレース１２６０および１２７０は、図８Ａのカスタマイズ層８０２、図９Ａのカスタマイズ層９５０および図１０Ａのカスタマイズ層１０５０と同様の方法で、プローブ・ヘッド１１３０に追加されたカスタマイズ層に形成することができる。この方法では、１１３０などの半標準プローブ・ヘッドは、最初は接続していない減結合電力および接地プレーンレットの多くのセットを含むように、事前に製作することができる。その後、減結合電力および接地プレーンレットのセットを選択的に接続して、カスタム配置されたカスタム・サイズの減結合電力および接地プレーンを形成することができる。
【００３４】
図１１Ａ〜１２に示す平行な電力および接地プレーンの各セットには、ただ１つの電力プレーンおよび接地プレーンが含まれることに、注目されたい。この平行セットには、任意に１を超える電力プレーンおよび／または１を超える接地プレーンを含めることができる。１つの電力プレーンおよび１つの接地プレーンが、説明を簡略化するために、図１１Ａ〜１２に示されている。
【００３５】
結合プレーンレットをカスタム接続する上記の方法は、一般に適用できるが、半導体ウェハ上の多数のダイが同時にテストされている場合には、特に有利である。上記のように選択的にプレーンレットを接続することにより、テストされている各ダイに一般に対応する、効果的な減結合プレーンを作成できる。
【００３６】
図１３Ａおよび図１３Ｂは、プローブ・ヘッド・ベースなど半標準素子中のバイアのインピーダンスをカスタマイズすることを示している。図１３Ａおよび図１３Ｂに示すように、例示的な、事前に製作したプローブ・ヘッド・ベース１３３０には、信号バイア１３０６、１３１２、１３２２および１３２８を囲む、ほぼ平行な埋設導電プレーンレット１３０４、１３１０、１３２０および１３２６のセットを、含むことができる。平面図の図１３Ａは、各セット１３０４、１３１０、１３２０および１３２６の一番上のプレーンレットのみを示し、また、これらは、埋設されていることを示すために、点線で示されている。図１３Ａの断面図である図１３Ｂに示すように、プレーンレットの各セットには、２つのほぼ平行なプレーンレットが含まれる。しかしながら、これらのセットに２つのプレーンレットを含む必要はなく、むしろ、各セットには、それぞれ１つのプレーンレットしか含まなくてもよく、また、それぞれ２つを超えるプレーンレットを含んでもよいことに、注目されたい。
【００３７】
図１３Ｂに示すように、絶縁ホール１３６０および１３６２により、信号バイア１３０６が、プレーンレットと電気的に接触することなく、プレーンレット１３０４および１３４０を通過することができる。また、図１３Ｂに示すように、絶縁ホール１３６４および１３６６により、同様に、信号バイア１３１２が、プレーンレット１３１０および１３４２を通過することができる。図１３Ｂには示していないが、同様の絶縁ホールが、信号バイア１３２２および１３２８のために、プレーンレット１３２０および１３２６に設けられている。プレーンレット・バイア１３０２、１３０８、１３１８および１３２４により、プレーンレット１３０４、１３１０、１３２０および１３２６への電気的なアクセスが提供される。このことは図１３Ｂに最もよく示されており、そしてこの図は、プレーンレット・バイア１３０２が、ほぼ平行なプレーンレット１３０４および１３４０のセットに電気的に接続され、プレーンレット・バイア１３０８が、ほぼ平行なプレーンレット１３１０および１３４２の他のセットに電気的に接続されていることを示している。信号バイアのインピーダンスは、関連するプレーンレット・バイアを選択的に接地（接地接続は図示せず）することにより、操作できる。たとえば、信号バイア１３１２のインピーダンスを変えるために、その関連プレーンレット・バイア１３０８を接地し得る。プレーンレット・バイア１３０２、１３０８、１３１８および１３２４のいずれも、選択されたプレーンレット・バイアから、プローブ・ヘッド・ベース１３３０の片側または両側上の、図８Ａ〜１０Ｂに示すようなカスタマイズ層（図示せず）中の接地接続部（図示せず）へ導電トレースを作成することにより、接地接続部（図示せず）へと選択的に接地することができる。
【００３８】
この方法では、１３３０などの半標準プローブ・ヘッド・ベースを事前に製作して、信号バイアのインピーダンスを変えるための、最初は不作動の接地プレーンレット・セットの多くを含むようにすることができる。その後、半標準プローブ・ヘッド・ベースは、選択されたプレーンレット・セットを接地し、それにより関連する信号バイアのインピーダンスを変え、接地プレーンレットのいくつかのセットを動作させることによって、カスタマイズできる。
プリント回路基板およびプローブ・ヘッド・ベースからなる標準プローブ・カード設計と考えられ得るものに関連して、上記で本発明の適用例を説明してきたが、本発明の原理は、様々なプローブ・カード設計に有利に適用することができる。実際、本発明は、いずれの特定のプローブ・カード・タイプまたは設計に適用することを必要とせず、全てのプローブ・カード・タイプおよび設計に広く適用可能である。
【００３９】
インタポーザを有するプローブ・カードは、本発明を有利に適用することができる他のプローブ・カード設計の非限定的な例である。図１４に示され、参照により全体として本発明に組み入れた米国特許第５，９７４，６６２号に開示されているように、このようなプローブ・カードには、プリント回路基板１４０２とプローブ・ヘッド１４３０との間に位置するインタポーザ１４２０が含まれる。プリント回路基板１４０２は、テスタ（図示せず）と電気的に接続するためのテスタ接点１４０４を有する従来のプリント回路基板とすることができる。テスタ接点１４０４は、接点１４０６と電気的に接続され、これらの接点が、つぎには、相互接続部１４０８を通して、インタポーザ１４２０上の接点１４１０に接続される。インタポーザ１４２０の片側上の接点１４１０は、好ましくはバイア（図示せず）によって、インタポーザ１４２０の反対側の接点１４１１に電気的に接続される。相互接続部１４１２が、インタポーザ１４２０上の接点１４１１を、プローブ・ヘッド１４３０上の接点１４１４に電気的に接続し、これらの接点が、つぎには、好ましくはバイア（図示せず）によって、プローブ１４１６に接続される。プローブ１４１６は、テスト１４６０中の半導体デバイス上のテスト・ポイント１４３２に電気的に接続する。相互接続部１４０８および１４１２は、弾力のあるスプリングのような相互接続素子であることが好ましく、このような例が、上記の米国特許第５，４７６，２１１号、米国特許第５，９１７，７０７号および米国特許第６，１８４，０５３Ｂ１号に開示されている。プローブ１４１６もまた、弾力のあるスプリングのような相互接続素子とすることができる。
【００４０】
プリント回路基板１４０２は、図６に関連して上記したプリント回路基板６０２と同様のものとすることができる。同様に、プローブ・ヘッド１４３０は、また図６に関連して上記したプローブ・ヘッド６３０と同様のものとすることができる。プローブ・ヘッド６３０または１４３０のように、インタポーザ１４２０は、導電バイアが通過し、任意にインタポーザの片側または両側上の導電端子で終わるセラミック材で、形成することができる。
【００４１】
図１４に示すプローブ・カードは、上記で説明し、図４〜１３Ｂで示した原理に従って、構成してもよい。すなわち、プリント回路基板１４０２、インタポーザ１４２０およびプローブ・ヘッド１４３０の１つ以上を、１つ以上の完全な標準設計に合わせて事前に製作することができ、また、プリント回路基板、インタポーザおよびプローブ・ヘッドの１つ以上を、１つ以上の半標準設計に合わせて、事前に製作することができる。つぎに、半導体をテストするための特定の半導体設計、テスタおよびテスト・アルゴリズムに関するデータを受け取ると、事前に製作した完全に標準および／または事前に製作した半標準の半導体プリント回路基板１４０２、インタポーザ１４２０およびプローブ・ヘッド１４３０が選択され、そして、半導体素子が、半導体設計、テスタおよびテスト・アルゴリズムに合わせてカスタマイズされる。上記のカスタマイズ方法のいずれも用いることができる。たとえば、８０２、９５０および１０５０などのカスタマイズ層は、プリント回路基板１４０２、インタポーザ１４２０および／またはプローブ・ヘッド１４３０のどちらの表面に追加してもよい。好ましい一実施形態においては、プリント回路基板１４０２およびインタポーザ１４２０は完全に標準であり、カスタマイズは、プローブ・ヘッド１４３０にのみ施されている。
【００４２】
図１５は、本発明を有利に適用できる、プローブ・カード設計の他の非限定的な例を示す。図１５において、テスタ・ケーブル１５０２（図１５に図示していないテスタに接続されている）は、ケーブル・インタフェース１５０４に電気的に接続されている。ケーブル・インタフェース１５０４上の接点１５０６は、相互接続部１５０８により、インタポーザ１５２０上の接点１５１０に接続されている。この相互接続部は、上記の米国特許第５，４７６，２１１号、米国特許第５，９１７，７０７号および米国特許第６，１８４，０５３Ｂ１号で開示されているものなどの、弾力のあるスプリングのような相互接続部であることが好ましい。インタポーザ１５２０上の接点１５１１は、同様に、好ましくは弾力のあるスプリングのような相互接続部である相互接続部１５１２により、プローブ・ヘッド１５３０上の接点１５１４に接続されている。プローブ・ヘッド１５３０上のプローブ１５１６は、テスト１５６０中の半導体デバイス上のテスト・ポイント１５３２に接触するように、配置されている。これや同様のプローブ・カード・アセンブリが、参照により本明細書に全体として組み入れられている同時係属中の米国特許出願第０９／８８６，５２１号（２００１年６月２０日出願）に、開示されている。
【００４３】
図１５に示すプローブ・カード・アセンブリは、上記で説明し、図４〜１３Ｂに示す原理に従って構成することができる。すなわち、ケーブル・インタフェース１５０４、インタポーザ１５２０およびプローブ・ヘッド１５３０の１つ以上は、１つ以上の完全な標準設計に合わせて事前に製作することができ、また、ケーブル・インタフェース、インタポーザおよびプローブ・ヘッドの他の１つ以上は、１つ以上の半標準設計に合わせて事前に製作することができる。つぎに、特定の半導体設計および半導体をテストするためのテスタとテスト・アルゴリズムに関する情報を受け取ると、事前に製作した完全な標準および／または事前に製作した半標準のケーブル・インタフェース１５０４、インタポーザ１５２０およびプローブ・ヘッド１５３０が選択され、半導体素子が、半導体設計、テスタおよびテスト・アルゴリズムに合わせて、カスタマイズされる。上記に説明したいずれの方法も、用いることができる。たとえば、８０２、９５０および１０５０などのカスタマイズ層は、ケーブル・インタフェース１５０４、インタポーザ１５２０および／またはプローブ・ヘッド１５３０のいずれの表面に施してもよい。好ましい一実施形態において、ケーブル・インタフェース１５０４およびインタポーザ１５２０は完全に標準であり、カスタマイズは、プローブ・ヘッド１５３０にのみ施されている。
【００４４】
ケーブル・インタフェース１５０４およびプローブ・ヘッド１５３０が、インタポーザを通って接続されるのではなく、直接接続されるように、限定するものではないが、インタポーザ１５２０を取り除くことを始めとして、図１５のプローブ・カード・アセンブリに対する様々な変更が可能である。本発明の原理は、図１５に示すプローブ・カード・アセンブリの、これや同様の変形に、適用可能である。
【００４５】
本発明の原理が有利に適用できる他のプローブ・カード・タイプまたは設計には、限定するものではないが、つぎのものが含まれる。上記の米国特許出願第０９／０４２，６０６号に開示されているような、シリコン・ベースのプローブ・ヘッドを備えたプローブ・アセンブリ、および全体として本明細書に援用している米国特許出願第０９／５２８，０６４号（２０００年３月１７日出願）に開示されているような、多数のインタポーザを備えたプローブ・アセンブリ。
【００４６】
図１６および１７は、図５のステップ５０４で準備し、つぎに図７のステップ７０６で選択する、他の例示的な半標準プローブ・ヘッド・ベースを示す。図１６および１７で示すように、この例示的なプローブ・ヘッド・ベースには、セラミックまたは他の耐久性のある材料などの非導電材で作るのか好ましい基板１６０２が含まれる。半標準プローブ・ヘッド・ベースには、基板１６０２の表面に配置されている導電材１６０４の、事前に製作した最初の層が含まれる。最初の導電層１６０４には、接地プレーン１６０８および信号パッド１６０６ａ〜１６０６ｐが含まれる。接地プレーン１６０８および信号パッド１６０６ａ〜１６０６ｐは、スペース１６１０により、互いに電気的に絶縁されている。スペース１６１０に、絶縁材を配置することができる。
【００４７】
信号パッド１６０６ａ〜１６０６ｐは、任意のパターンまたはレイアウトで配置してもよいが、図１６に示すように、信号パッドが互いからほぼ一様に離間された２次元格子パターンが好ましい。さらに、好ましい一実施形態では、信号パッド１６０６ａ〜１６０６ｐのスペース１６１０は、約２〜２０ミルであり、約４ミルが特に適切な間隔である。また、好ましい一実施形態では、信号パッド１６０６ａ〜１６０６ｐは、約２０〜１００ミルのピッチで配置されており、約６０ミルが、特に適切なビッチである。（本明細書で用いるピッチは、１信号パッド上の一点と、隣接するパッド上の同様の一点との間の距離を表す。）もちろん、前述の間隔およびピッチは、単に好ましく例示的なものであり、本発明は、前述の間隔およびピッチに限定されるものではない。
【００４８】
好ましい一実施形態において、図１６および１７に示すように、信号パッド１６０６ｌ〜１６０６ｐは、基板１６０２の表面に関し、バイア１６２８の交差部の領域よりも大きい。このことは、信号パッド１６０６へ接続するトレースのルート設定を容易にすると考えられる。加えて、図１６に示すように、信号パッド１６０６ｌ〜１６０６ｐは、角の部分を１つ欠いた略正方形が好ましい。この形は、基板１６０６の表面上の信号パッドの密度を増加し、基板の表面上の信号パッドが占める領域を最小限にするのに役立つと考えられる。この形はまた、トレースを信号パッドに接続するのを容易にすると考えられる。しかしながら、信号パッド１６０６のサイズも形も、本発明にとってきわめて重要というわけではなく、任意のサイズおよび形を用いることができる。
【００４９】
図１６には、１６個の信号パッド１６０６ａ〜１６０６ｐが示されているが、任意の数の信号パッドを用いることができることを、理解されたい。実際に、多くの適用例において、数百または数千の信号パッドでさえ使用し得るであろう。さらに、接地プレーン１６０８が、単一のプレーンとして示されているが、代替として、接地プレーン１６０８には、複数のプレーンを含むことが可能である。
【００５０】
図１７に示すように、信号パッド１６０６ａ〜１６０６ｐは、信号バイア１６２８により、端子１６１２ａ〜１６１２ｐ（端子１６１２ｅ、１６１２ｆ、１６１２ｇおよび１６１２ｈのみが図１７で見える）に電気的に接続されている。図１７にまた示すように、信号バイア１６２８には水平部分を含むことができ、その結果、基板の片側上の端子１６１２ａ〜１６１２ｐは、基板の反対側上の信号パッド１６０６ａ〜１６０６ｐから変位されている。もちろん、信号バイア１６２８の水平部分は、水平というより、傾斜とすることができる。代替として、信号バイア１６２８は、水平部分も傾斜部分もまったくなく、完全に垂直とすることもできる（このような垂直バイアの例は、図１７に示されていない）。もちろん、信号バイア１６２８のあるものを完全に水平とし、他のものには、水平および傾斜部分を含ませるようにすることもできる。
【００５１】
１つ以上（図１７には、２つを示す）の導電面１６１６および１６１８を、基板１６０２に埋設することができる。図１６および１７に示す例では、導電面１６１６および１６１８は、プローブ・ベース１６０２の外側表面に略平行であり、また、プローブ・ベースの外側表面と略同形で、ほぼ同じサイズとすることができる。しかしながら、導電面１６１６および１６１８の形、サイズおよび構成は、きわめて重要というわけではなく、他の形、サイズおよび構成を用いることができる。以下により詳細に説明するように、導電面１６１６および１６１８は、電圧源または接地に接続することができ、シールドのインピーダンスを制御するように、さもなければ、信号バイア１６２８の電気的な特性に作用するように働くことができる。図１６および１７に示す例において、基板１６０２の表面上の接地プレーン１６０８は、バイア１６２４により、導電面１６１６に電気的に接続され、また、埋設プレーン１６１６は、バイア１６２６により、導電面１６１８に電気的に接続される。ホール１６２０および１６２２が、それぞれ、埋設プレーン１６１６および１６１８に設けられ、これにより、信号バイア１６１８が、埋設プレーン１６１６および１６１８に電気的に接続することなく、プレーンを通過することが可能となる。ホール１６２０および１６１８には、絶縁材を含むことができる。
【００５２】
図１８〜２３は、図１６および１７に示すプローブ・ヘッド・ベースの例示的なカスタマイズ（図７のステップ７０８）を示す。図１８、１９Ａおよび１９Ｂに示すように、絶縁材の層１８０２は、事前に製作したプローブ・ヘッド・ベース１６０２の上に形成される。（接地プレーン１６０８および信号パッド１６０６ａ〜１６０６ｐは、点線で示され、絶縁材１８０２の下にあることを表している。）適切な絶縁材の非限定的な例は、ポリイミドである。ホール１８０４ａ〜１８０４ｄ、１８０４ｆ〜１８０４ｐおよび１８０６ａ〜１８０６ｃは、絶縁層１８０２に残されているか、または形成されている。後述するように、カスタム導電層は、絶縁層１８０２の上に形成され、また、ホール１８０４ａ〜ｄ、１８０４ｆ〜１８０４ｐおよび１８０６ａ〜１８０６ｃは、最初の、事前に製作した導電層１６０４とカスタム導電層との間で相互接続部が必要なところに、設けられている。当業者は、プローブ・ベース１６０２の上に絶縁材１８０２を形成し、絶縁層中にホール１８０４ａ〜１９０４ｄ、１８０４ｆ〜１８０４ｐおよび１８０６ａ〜１８０６ｃを設ける様々な方法に、精通していることだろう。また、これらの任意の方法を用いることができる。
【００５３】
図２０、２１Ａおよび２１Ｂに示すように、導電材のカスタム層が、絶縁層１８０２の上に形成される。カスタム導電層には、限定するものではないが、事前に製作した導電層１６０４への導電相互接続部、プローブ・パッド、電子部品パッド、導電トレースおよび／または他の素子が含まれる。図２０の素子２００４ａ〜２００４ｄおよび２００４ｆ〜２００４ｐは、絶縁層１８０２に残されたホールに形成された導電相互接続部の例を示す。図２０の素子２００８ａ〜２００８ｄはプローブ・パッドの例を示し、これらのプローブ・パッドは、テスト中の半導体デバイス上のパッドを検査するプローブ素子が形成され、または取付けられる導電領域である。図２０の素子２０１０ａおよび２０１０ｂは電子部品パッドの例であり、これらの電子部品パッドは、コンデンサなどの電子部品の端子が形成され、または取付けられる導電領域である。図２０の素子２０１２、２０１４、２０１６、２０１８、２０２０、２０２２および２０２４は、トレースの例を示し、これらのトレースにより、導電相互接続部、プローブ・パッドおよび電子部品パッド間の電気的な接続が提供される。当業者は、導電材のパターン層を形成する様々な方法に精通しているであろう。また、これらの任意の方法を用いることができる。
【００５４】
図２０、２１Ａおよび２１ｂに示す例では、信号パッド２００４ｆ、２００４ｇ、２００４ｊおよび２００４ｋが、集積回路をテストするときに使用できる。プローブ・パッド２００８ａ、２００８ｂ、２００８ｃおよび２００８ｄが、集積回路上の対応するテスト・ポイントに一致する位置に形成される。プローブ・パッド２００８ａは、トレース２０１４および相互接続部２００４ｇを通って、信号パッド１６０６ｇに接続され、また、プローブ・パッド２００８ｂは、トレース２０１６および相互接続部２００４ｆを通って、信号パッド１６０６ｆ接続されている。プローブ・パッド２００８ｃは、同様に、トレース２０１８および相互接続部２００４ｊを通って、信号パッド１６０６ｊに接続され、また、プローブ・パッド２００８ｄは、トレース２０２０および相互接続部２００４ｋを通って、信号パッド１６０６ｋに接続されている。
【００５５】
この例では、コンデンサが、プローブ・パッド２００８ｄと接地との間に接続できる。したがって、１つの電子部品パッド２０１０ｂが、トレース２０２０により、プローブ・パッド２００８ｄに電気的に接続され、他の電子部品パッド２０１０ａが、トレース２０２２および相互接続部２００６ｂを通って、接地プレーン１６０８に電気的に接続されている。抵抗体、ダイオード、マイクロプロセッサ、マイクロコントローラ、メモリなどの他の電子部品用のパッドもまた、必要に応じて含むことができる。この例では、信号パッド１６０６ｆ、１６０６ｇ、１６０６ｊおよび１６０６ｋだけが、テストすべき集積回路との間で、信号（電力および／または接地接続を含めることができる）をやり取りする。それゆえ、他の信号パッドは接地プレーン１６０８に接続することができ、プローブ・ヘッドの電気的な性能を改善することができる。図２０に示す例では、信号パッド１６０６ａ〜１６０６ｄ、１６０６ｈおよび１６０６ｌは、トレース２０１２および相互接続部２００４ａ〜２００４ｄ、２００４ｈおよび２００４ｌにより、互いに接続されている。信号パッド１６０６ａ〜１６０６ｄ、１６０６ｈおよび１６０６ｌは、また、トレース２０１２および相互接続部２００６ａを通して、接地プレーン１６０８に接続されている。不使用の信号パッド１６０６ｉおよび１６０６ｍ〜１６０６ｐも、同様に、互いに、および接地プレーン１６０８に、接続されている。すなわち、信号パッド１６０６ｉおよび１６０６ｍ〜１６０６ｐは、トレース２０２４および相互接続部２００４ｉおよび２００４ｍ〜２００４ｐにより、互いに接続され、また、これらの信号パッドは、トレース２０２４および相互接続部２００６ｃを通って、接地プレーン１６０８に接続される。図２０、２１Ａおよび２１Ｂに示す例では、信号パッド１６０６ｅは、集積回路のテストには使用されないが、プローブ・パッド２００８ｂが接近していることから、接地プレーン１６０８には接続されていない。しかしながら、信号パッド１６０６ｅは、接地プレーン１６０８および／または他の不使用の信号パッドに接続することも可能である。
【００５６】
トレース２０１２、２０１４、２０１６、２０１８、２０２０、２０２２および２０２４は、図２０における図示の目的のために、比較的薄いものとして示しているが、これらトレースの任意の１つ以上をより厚くできることに、注目されたい。実際に、これらトレースの１つ以上を、絶縁層１８０２上の、できる限り多くの不使用領域を占めるプレーンとして形成し、同時に、このような１つ以上のトレースを、これらトレースが電気的に接続するためのものではない、カスタム導電層の他の部分から絶縁することは、有利なものとなり得る。当業者が理解されるであろうように、トレースのサイズを増加することにより、トレースの電気的特性を改善することができる。このようなトレースは代替的に導電材のメッシュとして形成されてもよい。
【００５７】
図２２および２３に示すように、プローブ２２０２は、プローブ・パッド２００８ａ、２００８ｂ、２００８ｃおよび２００８ｄそれぞれの上に形成または配置することができる。この方法では、導電パスが、プローブ２２０２から信号パッド１６０６、端子１６１２へと形成される。図２２および２３に示すように、コンデンサ２２０４などの電子部品を、部品パッド２０１０ａおよび２０１０ｂの上に形成または配置することができる。
【００５８】
明らかなように、プローブ２２０２は、標準プローブ・ベース１６０２上にカスタム配置されており、また、カスタム電気接続が、選択した信号パッド１６０６を通って、プローブ２２０２とプローブ・ベース１６０２上の選択した端子１６１２間に作成されている。加えて、限定するものではないが、コンデンサ、抵抗体、能動電子デバイスなどを含むことができる電子部品が、プローブ・ベース１６０２上にカスタム配置されている。
【００５９】
また明らかなように、図表面には示していないが、第２の絶縁材の層を、トレース２０１２および２０１４などを含むカスタム・パターン導電層の上に形成し、続いて、この第２の絶縁層内に形成されたバイア（バイア２００４および２００６と同様のもの）を備えたもう１つのカスタム・パターン導電層を形成して、第１のカスタム・パターン導電層と第２のカスタム・パターン導電層との間を電気的に接続する。同様に、絶縁材とカスタム・パターン導電材の追加的な交互層を、第２のカスタム・パターン導電層の上に形成することができる。このような場合、プローブ基板１６０２の外側表面に取り付ける部品（たとえば、プローブ２００８およびコンデンサ２２０４）用のパッドは、最も外側のカスタム・パターン層に形成されるであろう。抵抗体、コンデンサ、ダイオード、能動電子回路などの回路素子は、絶縁層およびパターン導電層の、１つ以上の交互層に形成または埋設することができる。
【００６０】
上の例で説明したように、ひとたび、絶縁層１８０２、カスタム導電層およびプローブ２２０２がプローブ・ベース１６０２に追加されると、プローブ・ベース１６０２は、任意の追加的処理ステップの対象となることができる。その後、プローブ・ベース１６０２を、他の素子（たとえば、図８Ｂに示すようなプリント回路基板６０２、図１４および１５に示すようなインタポーザ１４２０および１５２０、など）に、図７のステップ７１０および図８Ａ〜１５に関連して一般に説明したように連結し、プローブ・カード・アセンブリを形成することができる。
【００６１】
接地接続または基準電圧を、プローブ・カード・アセンブリを通して、接地プレーン１６０８に接続されている不使用信号パッド１６０６の１つに設定できることに注目されたい。代替として、接地プレーン１６０８は、電源に接続されていないままにすることができる。さらなる代替として、テストすべき集積回路上の接点パッドに接続するように位置決めされるプローブ２２０２を設け、接地プレーン１６０８と電気的に接続するようにすることができる。もちろん、前述したものの組み合わせをいくつか、用いることもできる。
【００６２】
図２４、２５Ａおよび２５Ｂは、図１６および１７に示す例示的な半標準プローブ・ヘッド・ベースの例示的な変形を示す。図２４、２５Ａおよび２５Ｂに示す例示的な半標準プローブ・ヘッド・ベースは、また、図５のステップ５０４で準備し、つぎに図７のステップ７０６で選択することができる。
【００６３】
図２４、２５Ａおよび２５Ｂに示すように、例示的なプローブ・ヘッド・ベースには、基板２４０２が含まれ、この基板は、セラミックまたは他の耐久性のある材料などの非導電材で作るのが好ましい。半標準プローブ・ヘッド・ベースには、基板２４０２の表面上に配置された、導電材２４０４の事前に製作した最初のパターン層が含まれる。最初の導電層２４０４には、信号パッド２４０６ａ〜２４０６ｐおよび接地パッド２４０８ａ〜２４０８ｄが含まれる。信号パッド２４０６ａ〜２４０６ｐは、互いに、および接地パッド２４０８ａ〜２４０８ｄから電気的に絶縁されている。
【００６４】
信号パッド２４０６ａ〜２４０６ｐは、任意のパターンまたはレイアウトで配置することができるが、図２４に示すように、信号パッドが互いからほぼ一様に離間された２次元格子パターンが好ましい。さらに、好ましい一実施形態では、２つの隣接する信号パッド２４０６ａ〜２４０６ｐ間のスペースは、約２〜１５ミルであり、約４ミルが特に適切な間隔である。また、好ましい一実施形態では、信号パッド２４０６ａ〜２４０６ｐは、約１５〜５０ミルのピッチで配置されており、約３０ミルが、特に適切なピッチである。もちろん、前述の間隔およびピッチは、単に好ましく、例示的なものであり、本発明は、前述の間隔およびピッチに限定されるものではない。
【００６５】
好ましい一実施形態において、信号パッド２４０６ｌ〜２４０６ｐは、図２４および２５Ａに示すように、基板２４０２の表面に関し、バイア２４２８の交差部の領域よりも大きい。このことは、信号パッド１６０６へ接続するトレースのルート設定を容易にすると考えられる。加えて、図２４に示すように、信号パッド２４０６ｌ〜２４０６ｐは、角の部分を１つ欠いた略正方形が好ましい。この形は、基板２４０６の表面上の信号パッドの密度を増やし、基板の表面上の、信号パッドが占める領域を最小限にするのに役立つと考えられる。また、この形は、トレースを信号パッドに接続するのを容易にすると考えられる。しかしながら、信号パッド２４０６のサイズも形も、本発明にとってきわめて重要というわけではなく、任意のサイズおよび形を用いることができる。
【００６６】
１６個の信号パッド２４０６ａ〜２４０６ｐおよび４つの接地パッド２４０８ａ〜２４０８ｄが図２４に示されているが、任意の数の信号パッドおよび接点パッドを用いることができる点を、理解されたい。実際に、多くの適用例において、数百または数千の信号パッドでさえ使用できるであろう。
【００６７】
図２５Ａおよび２５Ｂに示すように、信号パッド２４０６ａ〜２４０６ｐは、信号バイア２４２８により、端子２４１２ａ〜２４１２ｐ（図２５Ａでは、単に、端子２４１２ａ、２４１２ｂ、２４１２ｃおよび２４１２ｄのみが見え、図２５Ｂでは、単に、端子２４１２ｉ、２４１２ｊ、２４１２ｋおよび２４１２ｌのみが見える）に電気的に接続されている。図１７に示す例のように、また、図２５Ａに示すように、信号バイア２４２８には、水平または傾斜した部分を含むことができ、また、１つ以上（図２５Ａおよび２５Ｂには、２つが示されている）の導電面２４１６および２４１８を、基板２４０２に埋設することができる。これらの導電面２４１６および２４１８は、上記で説明した図１７の導電面１６１６および１６１８と同様のものとすることができる。
【００６８】
図２４、２５Ａおよび２５Ｂに示す例において、また、図２５Ｂに示すように、接地パッド２４０８ａ〜２４０８ｄは、バイア２４２４により、導電面２４１６に電気的に接続され、また、導電面２４１６は、バイア２４２６により、導電面２４１８に電気的に接続されている。図２５Ａに示すように、ホール２４２０および２４２２を、導電面２４１６および２４１８にそれぞれ設けることにより、信号バイア２４１８が、導電面２４１６および２４１８に電気的に接続することなく、プレーンを通過できる。ホール２４２０および２４１８には、絶縁材を含むことができる。
【００６９】
図２６〜２９Ｂには、図２４、２５Ａおよび２５Ｂに示すプローブ・ヘッド・ベースの例示的なカスタマイズ（図７のステップ７０８）が示されている。上記した、図１６および１７に示すプローブ・ヘッド・ベースのカスタマイズ同様に、また図２６、２７Ａ、２７Ｂおよび２７Ｃに示すように、絶縁材２６０２の層が、事前に製作したプローブ・ヘッド・ベース２４０２の上に形成され、また、パターン導電層が、絶縁材２６０２の上に形成されている。（図２６において、信号パッド２４０６ａ〜２４０６ｐおよび接地パッド２４０８ａ〜２４０８ｄが点線で示され、絶縁材２６０２およびパターン導電層の下にあることを示す。）絶縁層２６０２およびパターン導電層は、図１８〜２１Ｂに関連して上記に説明したような絶縁層１８０２およびパターン導電層とほぼ同様である。
【００７０】
図１８、１９Ａおよび１９Ｂに関連して上記したように、ホールは、事前に製作した最初の導電層２４０４（信号パッド２４０６ａ〜２４０６ｐおよび接地パッド２４０８ａ〜２４０８ｄ）とパターン導電層との間の接続の場所で、絶縁材２６０２の中に残れてさている。また、図２０、２１Ａおよび２１Ｂに関連して上記したように、絶縁材２６０２の上に形成したカスタム・パターン導電層には、限定するわけではないが、信号パッド２４０６ａ〜２４０６ｐへの導電相互接続部、接地パッド２４０８ａ〜２４０８ｄへの導電相互接続部、プローブ・パッド、電子部品パッド、導電トレースおよび／または他の素子が含まれる。図２６の素子２６０４ａ〜２６０４ｐおよび２６０６ａ〜２６０６ｄは導電相互接続部の例を示し、これら導電相互接続部は、絶縁層２６０２中に残されたホールの中に形成され、最初のパターン導電層２４０４とカスタム・パターン導電層との間に、絶縁層２６０２を通る電気的接続を提供する。図２６の素子２６０８ａ〜２６０８ｄは、プローブ・パッドの例を示し、これらのプローブ・パッドは、テスト中の半導体デバイス上のパッドを検査するためのプローブ素子が形成または取り付けられる導電領域である。図２６の素子２６１０ａおよび２６１０ｂは、電子部品パッドの例を示し、これら電子部品パッドは、コンデンサなどの電子部品の端子が形成または取り付けられる導電領域である。図２６の素子２６１２、２６１４、２６１６、２６１８および２６２０は、トレースの例を示し、これらトレースにより、導電相互接続部、プローブ・パッドおよび電子部品パッド間の電気的接続が提供される。
【００７１】
図２６、２７Ａ、２７Ｂおよび２７Ｃに示す例では、ただ信号パッド２４０６ｆ、２４０６ｇ、２４０６ｊおよび２４０６ｋのみが、集積回路のテスト時に使用される。プローブ・パッド２６０８ａ、２６０８ｂ、２６０８ｃおよび２６０８ｄが、集積回路上の対応するテスト・ポイントに一致するような位置に形成されている。プローブ・パッド２６０８ａは、トレース２６１４および相互接続部２６０４ｇを通って、信号パッド２４０６ｇに電気的に接続され、また、プローブ・パッド２６０８ｂは、トレース２６１６および相互接続部２６０４ｆを通って、信号パッド２４０６ｆに電気的に接続されている。プローブ・パッド２６０８ｃは、同様に、トレース２６１８および相互接続部２６０４ｊを通って、信号パッド２４０６ｊに接続され、また、プローブ・パッド２６０８ｄは、トレース２６２０および相互接続部２６０４ｋを通って、信号パッド２４０６ｋに接続されている。
【００７２】
この例では、コンデンサが、プローブ・パッド２６０８ｄと接地との間に接続可能である。それゆえ、１つの電子部品パッド２６１０ｂが、トレース２６２０により、プローブ・パッド２６０８ｄに電気的に接続され、また、もう１つの電子部品パッド２６１０ａが、トレース２６１２および相互接続部２６０６ｂを通って、接地パッド２４０８ｄに電気的に接続されている。抵抗体、ダイオード、マイクロプロセッサ、マイクロコントローラ、メモリなどの他の電子部品用のパッドも、必要に応じて含むことができる。この例では、信号パッド２４０６ｆ、２４０６ｇ、２４０６ｊおよび２４０６ｋのみが、テストすべき集積回路との間で信号（電力および接地接続を含むことができる）をやり取りする。したがって、他の信号パッドは、接地することができ、このことは、プローブ・ヘッド・ベースの電気的な性能を改善する。図２６に示す例では、不使用の信号パッド２４０６ａ〜２４０６ｄ、２４０６ｅ、２４０６ｈ、２４０６ｉ、２４０６ｌおよび２４０６ｍ〜２４０６ｐのそれぞれが、トレース２６１２および相互接続部２６０４ｄ、２６０４ｅ、２６０４ｈ、２６０４ｉ、２６０４ｌおよび２６０４ｍ〜２６０４ｐにより、互いに接続され、また、トレース２６１２が、相互接続部２６０６ａ〜２６０６ｄにより、接地パッド２４０８ａ〜２４０８ｄに、それぞれ接続されている。
【００７３】
図２０に関連して上記したように、トレース２６１２、２６１４、２６１６、２０１８および２０２０は、図２６における図示の目的のために、比較的薄いものとして示しているが、これらトレースの任意の１つ以上を、より厚いものとすることができる。たとえば、これらトレースの１つ以上を、絶縁層２６０２上の、できる限り多くの不使用領域を占めるプレーン（またはメッシュ）として形成し、同時に、このような１つ以上のトレースを、このトレースが電気的に接続するためのものではないカスタム導電層から絶縁することができる。
【００７４】
図２８、２９Ａおよび２９Ｂに示すように、プローブ２８０２を、プローブ・パッド２６０８ａ、２６０８ｂ、２６０８ｃおよび２６０８ｄのそれぞれの上に形成または配置し、プローブ２８０２から信号パッド２４０６、端子２４１２へ導電パスを提供することができる。図２８、２９Ａおよび２９Ｂに示す例では、コンデンサ２８０４などの電子部品が、部品パッド２６１０ａおよび２６１０ｂに形成または配置されている。
【００７５】
したがって、プローブ２８０２は、標準プローブ・ベース２４０２の上にカスタム配置されており、また、カスタム電気接続が、選択した信号パッド２４０６を通って、プローブ・ベース２８０２と、プローブ・ベース２４０２上の選択した端子２４１２間に作成されている。加えて、限定するものではないが、コンデンサ、抵抗体、能動電子デバイスなどを含むことができる電子部品が、プローブ・ベース２４０２上にカスタム配置されている。もちろん、上記の例で説明したように、ひとたび絶縁層２６０２およびカスタム導電層がプローブ・ヘッド２４０２に追加されると、プローブ・ベース２４０２は、任意の追加的処理ステップの対象となることができる。たとえば、図１６〜２３に示す例に関連して上記したように、絶縁材およびカスタム・パターン導電材の追加的交互層を追加することができる。その後、プローブ・ベース２４０２を、図７のステップ７１０および図８Ａ〜１５に関連して上記に一般的に説明したように、他の素子（たとえば、図８Ｂに示すようなプリント回路基板６０２および図１４または１５に示すようなインタポーザ１４２０、１５２０など）に連結し、プローブ・カード・アセンブリを形成することができる。
【００７６】
接地接続および基準電圧を、プローブ・カード・アセンブリを通して、接地パッド２４０８に接続されている不使用の信号パッド２４０６の１つに提供できることに、注目されたい。代替として、相互接続された不使用の信号パッド２４０６および接地パッド２４０８は、電源に接続しないでおくことができる。さらにもう１つの代替として、テストすべき集積回路上の接地パッドに接触するように位置決めしたプローブ２８０２を設け、相互接続した不使用の信号パッド２４０６および接地パッド２４０８に電気的に接続することができる。もちろん、前述したものの組み合わせをいくつか、用いることもできる。
【００７７】
図３０は、図５のステップ５０４で準備され、つぎに図７のステップ７０６で選択することができる、もう１つの例示的な半標準プローブ・ヘッド・ベースを示す。図３０に示すように、この例示的なプローブ・ヘッド・ベースには、セラミックまたは他の耐久性のある材料などの非導電材で作るのか好ましい基板３００２が含まれる。半標準プローブ・ヘッド・ベースには、基板３００２の表面上における導電パッドの事前に決定したパターンが含まれる。
【００７８】
パッドは、以下に説明するように、カスタム・ルート設定を容易にするように設計されたパターン中に配置されている。例示的なパターンを、図３０に示す。図３０に示すように、パッドは、水平（図３０に関しては）グループ３００４、３００６、３００８、３０１０、３０１２および３０１４に、大まかにまとめられている。グループ３００４および３０１４には、電力パッドおよびコンデンサ・パッドが含まれ、また、グループ３００６、３００８、３０１０および３０１２には、信号パッドが含まれる。信号パッドは、基板３００２中のバイア（図示せず）を通して、基板の反対表面上の端子（図示せず）に接続されている。たとえば、図３０に示す信号パッドは、図１７でバイア１６２８により、信号パッド１６０６（ｅ）〜１６０６（ｈ）が、端子１６１２（ｅ）〜１６１２（ｈ）に接続されているのと同じ方法で、基板３００２の反対表面上の端子に接続することができる。グループ３００４および３０１４の電力およびコンデンサ・パッドは、基板３００２の中または上の、１つ以上の電力または接地パッド、または接続部に接続することができる。以下に説明するように、水平グループ３００６、３００８、３０１０および３０１２の、信号パッドのサイズおよび信号パッド間の間隔は、中央ポイント３０１９など、基板３００２上のポイントからの距離とともに増加する。
【００７９】
図３１は、第１の水平パッド・グループ３００４の部分３１である。（図３１は、図３０に示すように、基板３００２の中央を通る想像線３０１８近くの、第１の水平パッド・グループ３００４からのパッドの部分である。）上記のように、第１の水平パッド・グループ３００４には、コンデンサ・パッドおよび電力パッドが含まれる。図３１に示す第１の水平パッド・グループ３００４の例示的な構成では、第１の水平グループ３００４には、パッドの３つの別個の列がある。これら３つの水平列には、バイパス・コンデンサの接地した端子を受け入れるためのパッド列３１０２、バイパス・コンデンサの電力端子を受け入れるためのパッド列３１０４および電力パッド列３１０６が含まれる。バイパス・コンデンサの接地した端子を受け入れるための、列３１０２の各パッドは、接地接続されている。たとえば、列３１０２の各パッドは、基板３００２の中に埋設された、または上に配置された接地プレーンに接続することができる。もちろん、基板３００２に関連した、１つ以上の接地プレーンがあってもよい。バイパス・コンデンサの電力端子を受け入れるための、列３１０４の各パッドは、電源に接続されている。たとえば、列３１０４の各パッドは、基板３００２の中に埋設された、または上に配置された電源プレーンに接続することができる。再び、基板３００２に関連した、１つ以上の電力プレーンがあってもよい。列３１０６の各電力パッドも、電力（たとえば電力プレーン）に接続され、見て取れるように、テスト中の集積回路へ電力を供給するために用いることができる。列３１０６の各電力パッドは、列３１０４の１つ以上のパッドに内部で接続することができる。実際に、列３１０６の各電力パッドは、電力パッドのまさに上にある列３１０４の各パッドに内部で接続されるのが好ましい。
【００８０】
図３２は、基板３００２上の水平パッド・グループ３００６の部分３２を示す。（図３２は、中央線３０１８近くの、第２の水平パッド・グループ３００８からのパッドの部分を示す。）上記のように、第２の水平パッド・グループ３００６にも信号パッドが含まれ、そのサイズおよび間隔が、各パッドの中央ポイント３０１９からの距離とともに変化する。図３２に示す例示的なパターンでは、第２の水平パッド・グループ３００６の信号パッドは、４つの信号パッドの各縦列３２０２、３２０４、３２０６、３２０８およびの３２１０に配列されている。信号パッドのサイズおよび信号パッド間の間隔は、ある特定のパッドの、中央ポイント３０１９（図３０）からの距離とともに増加する。
【００８１】
図３２に示す例示的なパターンでは、信号パッド間の２つの間隔が、ある特定のパッドの、中央ポイント３０１９からの距離とともに変化する。これらの間隔の第１のものは、図３２で「Ａ」と名づけられ、縦列（たとえば、３２０２、３２０４、３２０６、３２０８または３２１０）の隣接するパッド間の垂直（図３２に関して）距離である。第２の間隔は、図３２で「Ｄ」と名づけられ、隣接する縦列３２０２、３２０４、３２０６、３２０８または３２１０水平（図３２に関して）距離である。
【００８２】
図３３は、基板３００２上の第３の水平パッド・グループ３００８の部分３３を示す。（図３３は、中央線３０１８近くの、第３の水平パッド・グループ３００８からのパッドの部分を示す。）上記のように、第３の水平パッド・グループ３００８には信号パッドが含まれ、信号パッドのサイズおよび間隔が、各パッドの中央ポイント３０１９（図３０に示すような）からの距離とともに変化する。図３３に示す例示的なパターンでは、第３の水平グループ３００８中の信号パッドは、４つの信号パッドの、各縦列３３０２、３３０４、３３０６、３３０８および３３１０に配列され、単一の信号パッド３３１２、３３１４、３３１６および３３１８が、各縦列間に配置されている。以下により詳細に説明するように、信号パッドのサイズおよび信号パッド間の間隔は、（図３０に示すように）ある特定のパッドの、基板３００２上の中央ポイント３０１９からの距離とともに増加する。
【００８３】
図３３に示す例示的なパターンでは、信号パッド間の３つの間隔が、ある特定のパッドの、図３０に示す中央ポイント３０１９からの距離とともに変化する。これらの間隔の第１のものは、図３３で「Ａ」と名づけられ、縦列（たとえば、縦列３３０２、３３０４、３３０６、３３０８または３３１０）の隣接するパッド間の垂直（図３３に関して）距離である。第２の間隔は、図３３で「Ｂ」と名づけられ、隣接する縦列のパッド間の水平（図３３に関して）距離である。第３の間隔は、図３３で「Ｃ」と名づけられ、個別の信号パッド３３１２、３３１４、３３１６または３３１８と隣接するパッドの縦列３３０２、３３０４、３３０６、３３０８および３３１０との間の水平（図３３に関して）距離である。
【００８４】
図３４は、基板３００２上の第４の水平パッド・グループ３０１０の部分３４を示す。（図３４は、中央線３０１８近くの、第４の水平パッド・グループ３０１０からのパッドの部分を示す。）上記のように、第４の水平パッド・グループ３０１０にもまた信号パッドが含まれ、信号パッドのサイズおよび間隔が、各パッドの中央ポイント３０１９（図３０）からの距離とともに変化する。図３４に示す例示的なパターンでは、第４の水平パッド・グループ３０１０の信号パッドには、信号パッドの単一の列３４０２が含まれる。信号パッドのサイズおよび信号パッド間の間隔は、ある特定のパッドの、基板３００２上の中央ポイント３０１９（図３０）からの距離とともに増加する。
【００８５】
図３４に示す例示的なパターンでは、パッド間の１つの間隔は、ある特定のパッドの、中央ポイント３０１９からの距離とともに変化する。この間隔は、図３４で「Ｅ」と名づけられ、図３４に示すように、隣接するパッド間の水平（図３４に関して）距離である。
【００８６】
図３０に示す例示的なパターンでは、第５の水平パッド・グループ３０１２は、第２の水平パッド・グループ３００６と同様である。図３０に示す例示的なパターンでは、第６の水平パッド・グループ３０１４は、第１の水平パッド・グループ３００４とほぼ同様であるが、逆さにしたか、または第１の水平パッド・グループの鏡像である。
【００８７】
上記のように、水平グループ３００６、３００８、３０１０および３０１２の特定の信号パッドのサイズ、およびその特定の信号パッドの、隣接するパッドからの間隔は、その特定の信号パッドの、基板３００２上のポイント、たとえば、基板３００２の中央に位置しているポイント３０１９からの放射状の距離とともに変化（好ましくは増加）する。好ましい一実施形態では、パッドのサイズおよびパッド間の間隔は、以下の表Ｉに示す範囲内にあるように選択されている。
【実施例１】
【００８８】
【表１】
2008102145.tif 000003
【００８９】
前述の表Ｉにおいて（および以下の表ＩＩ〜ＩＶにおいて）、「中央からの距離」は、インチで表した、中央ポイント３０１９とパッドの中央との間の水平（図３０に関して）距離を指す。「パッド・サイズ」は、ミルで表した、正方形パッドの側部の長さを指す。また、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」および「Ｅ」は、図３２〜３４に関連して上記で定義した同様の文字呼称の、ミルで表した間隔を指す。実際は、パッド・サイズおよび間隔についての上記のそれぞれの範囲において、特定の数が選択されるであろう。たとえば、つぎの３つの表により、パッド・サイズおよび間隔についての上記の範囲から選択され、特に有利だと分かった実施例が提供される。
【実施例２】
【００９０】
【表２】
2008102145.tif 000004
【実施例３】
【００９１】
【表３】
2008102145.tif 000005
【実施例４】
【００９２】
【表４】
2008102145.tif 000006
【００９３】
説明として、上記の実施例１（表ＩＩ）に言及すると、第２の水平パッド・グループ３００６の信号パッドで、その中央ポイントが中央ポイント３０１９から０〜０．２５インチの間に位置しているものは、側部の長さが約７．４２１２６ミルの略正方形であろう。信号パッドのこのような縦列（たとえば、縦列３２０２、３２０４、３２０６、３２０８および３２１０）におけるパッド間の垂直間隔（間隔「Ａ」）は、９．０２１２６ミルであり、また、この縦列と、中央線３０１８から離れていく隣接する縦列との水平間隔（間隔「Ｄ」）は、３５．４２１２６ミルであろう。
【００９４】
さらに上記の実施例１（表ＩＩ）に言及するが、今度は、第２の水平パッド・グループ３００６の各信号パッドで、その中央ポイントが、中央ポイント３０１９から０．２６〜０．５インチの間に位置しているものに言及すると、これらの信号パッドは、側部の長さが約９．９２１２６ミルの略正方形である。信号パッドのこのような縦列（たとえば、縦列３２０２、３２０４、３２０６、３２０８および３２１０）におけるパッド間の垂直間隔（間隔「Ａ」）は、１１．５２１２６ミルであり、また、この縦列と、中央線３０１８から離れていく隣接する縦列との水平間隔（間隔「Ｄ」）は、３７．９２１２６ミルであろう。
【００９５】
第２の水平パッド・グループ３００６の各信号パッドであって、その中央ポイントが、表ＩＩにリストされた他の１つの範囲で、中央ポイント３０１９から離れている各信号パッドのパッド・サイズ並びに「Ａ」および「Ｄ」間隔は、表ＩＩに指定したのと同様のサイズおよび間隔であろう。
【００９６】
さらに上記の実施例１（表ＩＩ）に言及するが、今度は、第３の水平パッド・グループ３００８の各信号パッドに言及すると、これらの信号パッドで、その中央ポイントが中央ポイント３０１９から０〜０．２５インチの間に位置しているものは、側部の長さが約７．４２１２６ミルの略正方形であろう。このような信号パッドが、４パッドの縦列（たとえば、図３３の３３０２、３３０４、３３０６、３３０８および３３１０）の１つにある場合、この縦列のパッド間の垂直間隔（間隔「Ａ」）は、９．０２１２６ミルであり、また、この縦列と、中央線３０１８から離れていく隣接する縦列との水平間隔（間隔「Ｂ」）は、２８．８２１２６ミルであろう。このような信号パッドが、４パッドの縦列（たとえば、図３３の３３１２、３３１４、３３１６および３３１８）間に配置されている個別パッドの１つである場合には、その「Ｃ」間隔は、１４．４２０６３ミルであろう。
【００９７】
さらに上記の実施例１（表ＩＩ）に言及すると、第３の水平パッド・グループ３００８の各信号パッドで、その中央ポイントが中央ポイント３０１９から０．２６〜０．５インチの間に位置しているものは、側部の長さが約９．９２１２６ミルの略正方形であろう。このような信号パッドが、４パッドの縦列（たとえば、図３３の３３０２、３３０４、３３０６、３３０８および３３１０）の１つにある場合、この縦列のパッド間の垂直間隔（間隔「Ａ」）は、１１．５２１２６ミルであり、また、この縦列と、中央線３０１８から離れていく隣接する縦列との水平間隔（間隔「Ｂ」）は、３１．３２１２６ミルであろう。このような信号パッドが、４パッドの縦列（たとえば、図３３の３３１２、３３１４、３３１６および３３１８）間に配置された個別パッドの１つである場合には、その″Ｃ″間隔は、１５．６６０６３ミルであろう。
【００９８】
第３の水平パッド・グループ３００８の各信号パッドで、その中央ポイントが、表ＩＩにリストされた他の１つの範囲で、中央ポイント３０１９から離れている各信号パッドのパッド・サイズ並びに「Ａ」「Ｃ」および「Ｂ」間隔は、表２に指定したのと同様のサイズおよび間隔であろう。
【００９９】
さらに上記の実施例１（表ＩＩ）に言及するが、今度は、第４の水平パッド・グループ３０１０の各信号パッドに言及すると、これらの信号パッドで、その中央ポイントが、中央ポイント３０１９から０〜０．２５インチの間に位置しているものは、側部の長さが約７．４２１２６ミルの略正方形である。このようなパッドと、中央線３０１８から離れていく方向に隣接するパッドとの水平間隔（間隔「Ｅ」）は、９．０２１２６ミルであろう。さらに上記の実施例１（表ＩＩ）に言及するが、今度は、第４の水平パッド・グループ３０１０の各信号パッドで、その中央ポイントが、中央線３０１８から０．２６〜０．５インチの間に位置しているものに言及すると、これらの信号パッドし、側部の長さが約９．９２１２６ミルの略正方形であろう。このようなパッドと、中央線３０１８から離れていく方向に隣接するパッドとの水平間隔（間隔「Ｅ」）は、１１．５２１２６ミルであろう。
【０１００】
第４の水平パッド・グループ３０１０の各信号パッドで、その中央ポイントが、表２にリストされた他の１つの範囲で、中央ポイント３０１９から離れている各信号パッドのパッド・サイズおよび「Ｅ」間隔は、表ＩＩに指定したのと同様のサイズおよび間隔であろう。
【０１０１】
第５の水平パッド・グループ３０１２のパッドのサイズおよび間隔は、第２の水平パッド・グループ３００６のものと、ほぼ同様にすることができる。第１および第７の水平パッド・グループ３００４および３０１４のパッドのサイズおよび間隔は、一様にすることもできるし、あるいは上記の、サイズおよび間隔構成の１つに基づいて変化させることもできる。
【０１０２】
図３５は、図３０〜図３４に示すプローブ・ヘッド・ベースの例示的なカスタマイズ（図７のステップ７０８）を示す。図３５に示すように、導電材のカスタム・パターン層が、基板３００２の表面に、選択的に加えられている。一般的に言って、カスタム・パターン層にはプローブ・パッドが含まれ、これらのプローブ・パッド上に、テストすべき半導体デバイスのテスト・ポイントに接触するプローブが、形成または配置される。カスタム・パターンにはまた、トレースが含まれ、これらのトレースは、プローブ・パッドを、第１または第６の水平パッド・グループ３００４もしくは３０１４のいずれか１つにある電力パッド、または第２〜第７の水平グループ・パッド３００６、３００８、３０１０および３０１２の１つにある特定の信号パッドに、電気的に接続する。
【０１０３】
図３５は、２つの例示的なプローブ・パッド３５２０および３５２２を示す。図３５に示すように、プローブ・パッド３５２２は、トレース３５２４を通って、第４の水平パッド・グループ３０１０の信号パッド３５２６に接続されている。また図３５に示すように、プローブ・パッド３５２０は、トレース３５１８を通って、第１の水平パッド・グループ３００４の電力パッド３５１６に接続されている。
【０１０４】
図３５には示していないが、追加のプローブ・パッドが、テストすべき半導体デバイス上の各テスト・ポイントに一致する位置に形成される。つぎに、プローブが、プローブ・パッド上に形成される。プローブは、任意のタイプのプローブでよく、その例は、上記で説明した。バイパス・コンデンサが、第１および第６の水平パッド・グループ３００４および３０１４のコンデンサ・パッドに取り付けられている。たとえば、バイパス・コンデンサがコンデンサ・パッド３５１０および３５１２に取り付けられ、プローブ・パッド３５２０上に形成された、または取り付けられたプローブに、減結合キャパシタンスを提供する。
【０１０５】
上記の例で説明したように、ひとたび、プローブ・パッドおよびトレースを含むカスタム導電層がプローブ・ベース３００２に追加されると、プローブ・ベース３００２は、任意の追加的処理ステップの対象となることができる。その後、プローブ・ベース３００２を、図７のステップ７１０および図８Ａ〜１５に関連して上記で一般的に説明したように、他の素子（たとえば、図８Ｂに示すようなプリント回路基板６０２、図１４または１５に示すようなインタポーザ１４２０および１５２０など）に連結することができる。
【０１０６】
図面には示していないが、明らかなように、絶縁材の層を、カスタム導電層の上に形成することができ、また、第２のカスタマ導電層がこの導電層の上に形成され、そして導電バイアが絶縁層を通って設けられて、この第１のカスタム導電層と第２のカスタム導電層との間に電気的な接続を提供する。実際に、いくつかの導電層を形成することができ、それぞれが絶縁層により絶縁されている。そして、導電層が、カスタム導電層間の電気的な接続のために、絶縁層を通って設けられている。１を超えるカスタム導電層が形成される場合、プローブ基板３００２の外側面に取り付ける部品用のパッド（たとえば、プローブ・パッド３５２０および３５２２）は、典型的には、最も外側のカスタム導電層上に形成されるであろう。抵抗体、コンデンサ、ダイオードおよび能動電子回路などの回路素子は、もちろん、絶縁層およびカスタム導電層の、１つ以上の交互層中に形成または埋設することができる。
【０１０７】
図３０〜３５に示すパッドの特定のパターン、および特定のパッドの形（正方形）と同様に、上記で説明し、表Ｉ〜ＩＶで与えられたサイズおよび間隔の変化も、単に例示的なものである。他のパターンおよびパッドの形と同様に、サイズおよび形の変化を利用して、事前に製作した基板３００２上にパッドの事前に製作したパターンを形成することができ、この場合、パッドのサイズ、位置および／または間隔は、プローブ・パッドの配置を容易にするために、基板上のポイント、線または領域からの、パッドの距離に従って変化し、また、基板に加えられたカスタム・パターン層を構成するトレースを用いることができる。
【０１０８】
このように、本発明の例示的実施形態および適用例を説明してきたが、様々な変更、改作、並びに代替的実施形態および適用例が、本発明の範囲および趣旨の範囲内で行えることは、明らかである。たとえば、導電面、パッドおよびトレースなどは、ソリッドでも、導電材のメッシュで形成することもできる。もう１つの例として、プローブ・ヘッド基板上のパッド・パターンの向きは、図面に示す例以外とすることができる。ただ一例として、図３０に示すパッドの水平列３００４、３００６、３００８、３０１０、３０１２および３０１４は、基板３００２に関して、（図３０に示すような水平というより）対角線方向とすることができる。本発明は、特許請求の範囲によってのみ、限定されるものである。
【図面の簡単な説明】
【０１０９】
【図１】半導体デバイスの設計・製造に伴う通常作業における典型的なフローの概観を示す。
【図２】半導体デバイスをテストするために使用する典型的なテスト用システムの簡易ブロック図を示す。
【図３】典型的なプローブ・カード・アセンブリおよびテスト中の半導体デバイスの断面を示す。
【図４】本発明の例示的実施形態を示す。
【図５】図４のステップ４０２を実行するための例示的なステップを示す。
【図６】例示的な、事前に製作したプリント回路基板およびプローブ・ヘッド・ベースを示す。
【図７】図４のステップ４０８を実行するための例示的なステップを示す。
【図８Ａ】プローブ・ヘッド・ベースにカスタマイズを施す、例示的な方法を示す。
【図８Ｂ】プリント回路基板に連結した、カスタマイズしたプローブ・ヘッド・ベースを示す。
【図９Ａ】プローブ・ヘッド・ベース両側に施したカスタマイズを示す。
【図９Ｂ】プリント回路基板に連結した、カスタマイズしたプローブ・ヘッド・ベースを示す。
【図１０Ａ】カスタマイズ層内に回路素子を形成することを示す。
【図１０Ｂ】カスタマイズ部分に回路素子を選択的に追加することを示す。
【図１１Ａ】埋設した減結合プレーンレットを備えた例示的なプローブ・ヘッド・ベースを示す。
【図１１Ｂ】埋設した減結合プレーンレットを備えた例示的なプローブ・ヘッド・ベースを示す。
【図１１Ｃ】埋設した減結合プレーンレットを備えた例示的なプローブ・ヘッド・ベースを示す。
【図１２】図１１Ａ、１１Ｂおよび１１Ｃのプレーンレットを選択的に接続して、より大きな減結合プレーンを形成することを示す。
【図１３Ａ】埋設したインピーダンス変更プレーンレットを備えた、例示的なプローブ・ヘッド・ベースを示す。
【図１３Ｂ】埋設したインピーダンス変更プレーンレットを備えた、例示的なプローブ・ヘッド・ベースを示す。
【図１４】インタポーザを含むプローブ・カード・アセンブリを示す。
【図１５】テスタ・ケーブル・インタフェースを含むプローブ・カード・アセンブリを示す。
【図１６】例示的な、事前に製作したプローブ・ヘッド・ベースを示す。
【図１７】図１６の断面図である。
【図１８】図１７の例示的なプローブ・ヘッド・ベースにカスタマイズを施す例示的な方法を示す。
【図１９Ａ】図１８の断面図である。
【図１９Ｂ】図１８の断面図である。
【図２０】図１７の例示的なプローブ・ヘッド・ベースに、さらにカスタマイズを施す例示的な方法を示す。
【図２１Ａ】図２０の断面図である。
【図２１Ｂ】図２０の断面図である。
【図２２】図１７の例示的なプローブ・ヘッド・ベースに、例示的なプローブおよび電子部品を追加することを示す。
【図２３】図２２の断面図である。
【図２４】例示的な、事前に製作したプローブ・ヘッド・ベースを示す。
【図２５Ａ】図２４の断面図である。
【図２５Ｂ】図２４の断面図である。
【図２６】図２４の例示的なプローブ・ヘッド・ベースに、カスタマイズを施す例示的な方法を示す。
【図２７Ａ】図２６の断面図である。
【図２７Ｂ】図２６の断面図である。
【図２７Ｃ】図２６の断面図である。
【図２８】図２４の例示的なプローブ・ヘッド・ベースに、例示的なプローブおよび電子部品を追加することを示す。
【図２９Ａ】図２８の断面図である。
【図２９Ｂ】図２８の断面図である。
【図３０】例示的な、事前に製作したプローブ・ヘッド・ベースを示す。
【図３１】図３０のプローブ・ヘッド・ベースの部分図である。
【図３２】図３０のプローブ・ヘッド・ベースの部分図である。
【図３３】図３０のプローブ・ヘッド・ベースの部分図である。
【図３４】図３０のプローブ・ヘッド・ベースの部分図である。
【図３５】図３０の例示的なプローブ・ヘッド・ベースに、カスタマイズを施すことを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
2008102145.tif 000016
【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
2008102145.tif 000035
【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
2008102145.tif 000039
【図２５Ｂ】
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【図２６】
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【図２７Ａ】
2008102145.tif 000042
【図２７Ｂ】
2008102145.tif 000043
【図２７Ｃ】
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【図２８】
2008102145.tif 000045
【図２９Ａ】
2008102145.tif 000046
【図２９Ｂ】
2008102145.tif 000047
【図３０】
2008102145.tif 000048
【図３１】
2008102145.tif 000049
【図３２】
2008102145.tif 000050
【図３３】
2008102145.tif 000051
【図３４】
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【図３５】
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【手続補正書】
【提出日】平成19年12月28日(2007.12.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の導電トレースを含むプリント回路基板と、プローブ・ベースとを備える、半導体デバイスをテストするためのプローブ・カード・アセンブリであって、
前記プローブ・ベースが、
第１の非導電材及び表面に複数の接点を含む第１の部分と、
前記第１の部分の表面上に形成され、少なくとも１つ以上のカスタマイズ層を有する第２の部分であって、前記カスタマイズ層が、該カスタマイズ層の外表面上に形成された第２の非導電材及び導電パスを介して前記複数の接点のいくつかに接続された複数のプローブパッドとを含む、第２の部分と、
前記複数のプローブ・パッドのいくつかに配置された複数のプローブと、を備え、
前記複数の接点のうちのいくつかが、前記導電トレースのうちのいくつかに電気的に接続されている、プローブ・カード・アセンブリ。
【請求項２】
前記第１の部分は、第１のデザインに従って設計され、前記第２の部分は、前記第１のデザインと異なる第２のデザインに従って設計された、請求項１に記載のプローブ・カード・アセンブリ。
【請求項３】
前記第１の非導電材はセラミックである、請求項１に記載のプローブ・カード・アセンブリ。
【請求項４】
前記プローブ・ベースが、前記第２の部分に形成された１つ以上の回路要素をさらに含む、請求項１に記載のプローブ・カード・アセンブリ。
【請求項５】
前記回路要素の少なくとも１つはコンデンサである、請求項４に記載のプローブ・カード・アセンブリ。
【請求項６】
前記回路要素の少なくとも１つは抵抗体である、請求項４に記載のプローブ・カード・アセンブリ。
【請求項７】
前記第１の部分は半標準セラミック基板を含む、請求項１に記載のプローブ・カード・アセンブリ。
【請求項８】
前記第１の非導電材はセラミックを含む、請求項１に記載のプローブ・カード・アセンブリ。
【請求項９】
前記第１の部分は、構造的に明確に区別できる基板構造を含み、前記第２の部分は、前記基板構造上に堆積された１種類または複数種類の材料の１つ以上の層を含む、請求項１に記載のプローブ・カード・アセンブリ。
【請求項１０】
前記複数の接点は第１のパターンで配置され、前記プローブは、前記第１のパターンとは異なる第２のパターンで配置される、請求項９に記載のプローブ・カード・アセンブリ。
【請求項１１】
前記第２のパターンは、前記半導体デバイス上のテスト・ポイントのパターンに対応する、請求項１０に記載のプローブ・カード・アセンブリ。
【請求項１２】
前記第１のパターンは、前記導電トレースへの電気的な接続に対応する、請求項１１に記載のプローブ・カード・アセンブリ。
【請求項１３】
プローブ構造体と、配線基板と、を備えるプローブ・カード・アセンブリであって、
前記プローブ構造体が、
第１の外表面上に第１のパターンで配置された複数の第１の端子、第２の外表面上に第２のパターンで配置された複数の第２の端子、及び前記第１の端子のいくつかと前記第２の端子のいくつかとを電気的に接続する複数の導電パスを含む、基板構造と、
前記第２の外表面上に形成された導電材及び絶縁材の複数の層と、
前記第２の外表面上に形成された前記層の上に第３のパターンで配置された複数のプローブであって、該プローブのいくつかが、テスト対象の電子デバイスに接触するように構成されているプローブと、
を含み、
前記第２の外表面上に形成された前記層は、前記第２の端子のいくつかから前記層のいくつかを経て前記導電プローブのいくつかへ通じる導電パスを提供するものであり、
前記配線基板は、前記電子デバイスのテストを制御するように構成されたテスタとの電気的インタフェースを含み、該電気インタフェースが前記第１の端子のいくつかに電気的に接続されている、プローブ・カード・アセンブリ。
【請求項１４】
前記第３のパターンは前記第２のパターンとは異なる、請求項１３に記載のプローブ・カード・アセンブリ。
【請求項１５】
前記第１のパターンは、前記第２のパターンとほぼ同じである、請求項１４に記載のプローブ・カード・アセンブリ。
【請求項１６】
前記第１のパターンは、前記配線基板上の電気接点のパターンに対応し、該配線基板には、前記第１の端子のいくつかが電気的に接続されている、請求項１５に記載のプローブ・カード・アセンブリ。
【請求項１７】
前記第２の外表面上に形成された前記層は、前記プローブのいくつかの上に配置されたプローブ・パッドを含み、該プローブ・パッドは、前記第２のパターンとは異なるパターンで配置されている、請求項１３に記載のプローブ・カード・アセンブリ。
【請求項１８】
前記プローブ構造体はセラミック部分を含み、前記第１の外表面は、前記セラミック・部分の外表面を含み、前記第２の外表面は、前記セラミック部分の別の外表面を含む、請求項１３に記載のプローブ・カード・アセンブリ。
【請求項１９】
前記第２の外表面上に形成された前記層は、前記セラミック部分の他の外表面上に形成された絶縁材を含む、請求項１８に記載のプローブ・カード・アセンブリ。
【請求項２０】
前記層は、リソグラフ形成された層である、請求項１９に記載のプローブ・カード・アセンブリ。
【請求項２１】
前記セラミック部分は、互いに接合された複数のセラミック材料の層を含む、請求項１８に記載のプローブ・カード・アセンブリ。
【請求項２２】
前記第２の外表面上に形成された前記層のうちの１つ以上に形成された１つ以上の回路要素をさらに含む、請求項１３に記載のプローブ・カード・アセンブリ。
【請求項２３】
前記回路要素の少なくとも１つはコンデンサである、請求項２２に記載のプローブ・カード・アセンブリ。
【請求項２４】
前記回路要素の少なくとも１つは抵抗体である、請求項２２に記載のプローブ・カード・アセンブリ。
【請求項２５】
第１の外表面上に第１のパターンで配置された複数の第１の端子、第２の外表面上に第２のパターンで配置された複数の第２の端子、及び前記第１の端子のいくつかと前記第２の端子のいくつかとを接続する複数の導電パスを含むセラミック構造体と、
前記第２のパターンとは異なる第３のパターンで配置された複数のプローブ・パッド、及び前記複数の第２の端子のいくつかと前記複数のプローブ・パッドのいくつかとを接続する複数の導電パスを含む、前記第２の表面上に形成された複数のカスタマイズ層と、
前記プローブ・パッドのいくつかに取り付けられ、テスト対象の電子デバイスに接触するように構成された、複数のプローブと、
を備えるプローブ基板。
【請求項２６】
前記カスタマイズ層は、前記第２の表面上に形成された絶縁材を含む、請求項２５に記載のプローブ基板。
【請求項２７】
前記第１のパターンは、前記第２のパターンとほぼ同じである、請求項２６に記載のプローブ基板。
【請求項２８】
前記カスタマイズ層は、前記導電パスのそれぞれに接続された１つ以上の回路要素をさらに含む、請求項２５に記載のプローブ基板。
【請求項２９】
前記回路要素の少なくとも１つはコンデンサである、請求項２８に記載のプローブ基板。
【請求項３０】
前記回路要素の少なくとも１つは抵抗体である、請求項２９に記載のプローブ基板。
【請求項３１】
前記回路要素の少なくとも１つは、前記カスタマイズ層内に埋め込まれている、請求項２８に記載のプローブ基板。
【請求項３２】
前記カスタマイズ層はリソグラフ形成された層である、請求項２５に記載のプローブ基板。