(57)【要約】【課題】簡単な回路によって、良好なる精度を有する（１／ｎ）乗乗算装置を提供する。【解決手段】信号Ｚを入力端子１０ｂに、信号Ｘを入力端子１０ａに入力し、割算の結果を出力端子１０ｃより出力する割算器１０と、割算の結果をｎ−２回掛算した乗算結果を出力する（ｎ−２）乗乗算器１４と、係数掛算器１１と、を備え、ネガティブフィードバック系を構成して、信号Ｘの（１／ｎ）乗に応じた信号を割算器からの出力信号に基づいて得るようにした。【選択図】図１
2008226214.tif 000002
【特許請求の範囲】
【請求項１】
割る信号と割られる信号とを入力して割算の結果を出力する割算器と、
前記割算の結果をｎ−２回掛算した乗算結果を出力する（ｎ−２）乗乗算器と、
前記乗算結果に所定係数を掛けて前記割られる信号を発生する係数掛算器と、を備え、ネガティブフィードバック系を構成し、
前記割られる信号の（１／ｎ）乗に応じた信号を前記割算器からの出力信号に基づいて得ることを特徴とする（１／ｎ）乗乗算装置。
【請求項２】
前記（ｎ−２）乗乗算器は、０乗乗算器とされ、前記割算の結果を直接に前記（ｎ−２）乗乗算器から出力して、
前記割られる信号の（１／２）乗に応じた信号を前記割算器からの出力信号に基づいて得ることを特徴とする請求項１に記載の（１／ｎ）乗乗算装置。
【請求項３】
前記割算器は、
前記割られる信号の大きさに応じた振幅を有する三角波を発生する三角波発生器と、
割られる信号が一方の入力端に入力され、前記三角波が他方の入力端に入力されるコンパレータと、を有して形成され、
前記（ｎ−２）乗乗算器は、
１または複数の乗算器を接続して形成され、
各々の前記乗算器は、
前記コンパレータからのパルス幅信号によって制御され、入力される振幅信号を断続するスイッチと、
前記スイッチから出力されるパルス幅信号を振幅信号に変換して、次段の乗算器に入力される振幅信号とする乗算器用のパルス幅・振幅変換器と、を有して形成され、
前記コンパレータからのパルス幅信号を振幅信号に変換して、前記乗算器に入力するコンパレータ用のパルス幅・振幅変換器を備えることを特徴とする請求項１に記載の（１／ｎ）乗乗算装置。
【請求項４】
前記割算器は、
前記割られる信号の大きさに応じた振幅を有する三角波を発生する三角波発生器と、
割られる信号が一方の入力端に入力され、前記三角波が他方の入力端に入力されるコンパレータと、を有して形成され、
前記コンパレータからのパルス幅信号を振幅信号に変換して、前記係数掛算器に入力する信号を形成するコンパレータ用のパルス幅・振幅変換器を備えることを特徴とする請求項２に記載の（１／ｎ）乗乗算装置。
【請求項５】
前記乗算器用のパルス幅・振幅変換器、または、前記コンパレータ用のパルス幅・振幅変換器のいずれかが、抵抗とコンデンサとからなるローパスフィルタとして形成されることを特徴とする請求項３または請求項４に記載の（１／ｎ）乗乗算装置。
【請求項６】
前記乗算器用のパルス幅・振幅変換器、または、前記コンパレータ用のパルス幅・振幅変換器のいずれかが、積分器とサンプルホールド回路とから形成されることを特徴とする請求項３または請求項４に記載の（１／ｎ）乗乗算装置。
【発明の詳細な説明】
【技術分野】
【０００１】  この発明は、１以下のべき乗を得る（１／ｎ）乗乗算装置に関する。
【背景技術】
【０００２】  （１／２）乗、すなわち、平方根を演算する平方根演算装置（例えば、特許文献１を参照）は、広く産業的用途に使用されている。特許文献１に示す平方根演算装置では、オペアンプの帰還路と、２乗則回路から構成されており、２乗則回路としては、飽和領域で動作する差動対回路を構成するＭＯＳトランジスタのドレイン電流とゲート・ソース間電圧の関係が、２乗特性に従うことを利用している。【０００３】  また、２乗を演算する装置も同様に広く、産業用途に使用されている。このような２乗演算装置の１例としては、パルス幅変調を用いるものがある（例えば、特許文献２を参照）、特許文献２では、物理量センサの検出値である容量変化に相当するパルス幅変調された矩形波について、更に矩形波の振幅についても容量変化に相当する量を調整増幅し、その後切替器でパルス幅の変化分と振幅の変化分の積に変換して出力する構成を採っている。この積はパルス幅変調された矩形波が有する容量変化に相当する変化量の２乗に相当するものである。
【特許文献１】特開平８−８３３１５号公報
【特許文献２】特開２００２−１６３５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】  特許文献１に開示された、平方根を求める回路（平方根回路）では、ＭＯＳトランジスタの特性を利用しているので、温度変化に応じて平方根の演算値が変化し、また、使用する電子素子であるＭＯＳトランジスタのばらつきに応じて演算結果が影響を受けるという問題があった。また、（１／３）乗、すなわち、立方根を求める回路、さらに、一般的には（１／ｎ）乗を求めるｎ乗根演算装置は、ほとんど、知られておらず、その演算は、デジタル計算による演算に頼っているのが現状である。しかしながら、デジタル演算をおこなうために１チップマイコンを用いる場合においても、ｎ乗根演算装置を組み込んだ装置は、構成が複雑となり、装置全体の価格も高価なものとなりがちであった。【０００５】  本発明は、上述の課題を解決し、温度変化に影響を受けることなく、また、使用する電子素子のばらつきの影響を受けることなく、簡単な回路によって、良好なる精度を有して、（１／ｎ）乗を演算する（１／ｎ）乗乗算装置の提供を目的とするものである。
【課題を解決するための手段】
【０００６】  本発明の（１／ｎ）乗乗算装置は、割る信号と割られる信号とを入力して割算の結果を出力する割算器と、前記割算の結果をｎ−２回掛算した乗算結果を出力する（ｎ−２）乗乗算器と、前記乗算結果に所定係数を掛けて前記割られる信号を発生する係数掛算器と、を備え、ネガティブフィードバック系を構成し、前記割られる信号の（１／ｎ）乗に応じた信号を前記割算器からの出力信号に基づいて得る。【０００７】  この（１／ｎ）乗乗算装置では、割算器と、（ｎ−２）乗乗算器と、１を含む所定係数を掛ける係数掛算器を備えるフィードバック制御系を構成し、割られる信号の（１／ｎ）乗に応じた信号を割算器からの出力信号に基づいて得ることができる。
【発明の効果】
【０００８】  本発明によれば、温度変化に影響を受けることなく、また、使用する電子素子のばらつきの影響を受けることなく、良好なる精度を有するｎ乗根を演算する簡易な（１／ｎ）乗乗算装置の提供ができる。
【発明を実施するための最良の形態】
【０００９】  実施形態の（１／ｎ）乗乗算装置は、割る信号と割られる信号とを入力して割算の結果を出力する割算器と、割算の結果をｎ−２回掛算した乗算結果を出力する（ｎ−２）乗乗算器と、乗算結果に所定係数を掛けて割られる信号を発生する係数掛算器と、を備える。この（１／ｎ）乗乗算装置はネガティブフィードバック系として構成される。そして、割られる信号の（１／ｎ）乗に応じた信号を割算器からの出力信号に基づいて得る。ここで、（ｎ−２）乗乗算器は、ｎが２の場合には、０乗乗算器として、掛算することなく単に１を掛けるもの、すなわち割算の結果を直接に乗算結果として出力するものとなる。また、係数掛算器における所定係数には１も含まれる。【００１０】  割算器の実施形態の一つとしては、割られる信号の大きさに応じた振幅を有する三角波を発生する三角波発生器と、割られる信号が一方の入力端に入力され、三角波が他方の入力端に入力されるコンパレータと、を有して形成されるようにしても良い。ここで、三角波には種々の態様が含まれ、１周期の時間において、時間の経過にともないその大きさが増加する鋸波、時間の経過にともないその大きさが減少する鋸波、時間の経過にともないその大きさが増加した後に減少する三角波、時間の経過にともないその大きさが減少した後に増加する三角波等の種々の態様が含まれる。【００１１】  また、（ｎ−２）乗乗算器は、１または複数の乗算器を接続して形成され、各々の乗算器は、コンパレータからのパルス幅信号によって入力される振幅信号の断続が制御されるスイッチと、スイッチから出力されるパルス幅信号を振幅信号に変換して、次段の乗算器に入力される振幅信号とする乗算器用のパルス幅・振幅変換器と、を有して形成されるようにしても良い。【００１２】  また、コンパレータからのパルス幅信号を振幅信号に変換するに際しては、コンパレータ用のパルス幅・振幅変換器を備えるようにしても良い。ここで、乗算器用のパルス幅・振幅変換器、または、コンパレータ用のパルス幅・振幅変換器のいずれかが、抵抗とコンデンサとからなるローパスフィルタとして形成されるものであっても良く、乗算器用のパルス幅・振幅変換器、または、コンパレータ用のパルス幅・振幅変換器のいずれかが、積分器とサンプルホールド回路とから形成されるものであっても良く、両者を適宜組み合わせるものであっても良い。【００１３】  また、（ｎ−２）乗乗算器が０乗乗算器とされる場合には、コンパレータからのパルス幅信号をコンパレータ用のパルス幅・振幅変換器を用いて振幅信号に変換した後、この振幅信号を係数掛算器に直接に入力するようにしても良い。【００１４】  また、係数掛算器の所定係数には１も含まれ、この場合には、実質的には、係数掛算器は不要となる。また、ネガティブフィードバック系を構成するために、係数掛算器の所定係数を負の値としても良い。【００１５】  実施形態の（１／ｎ）乗を求めるｎ乗根演算装置の説明に先立ち、まず、実施形態に含まれる、ｎが２である場合に該当する平方根演算装置の原理について説明をする。【００１６】  図１は、実施形態の平方根演算装置の原理を説明する図である。図１に示す平方根演算装置は、割算器１０と係数掛算器１１と��有している。割算器１０は、入力端子１０ａと入力端子１０ｂと出力端子１０ｃとを有している。入力端子１０ａには割られる信号としての信号Ｘが入力され、入力端子１０ｂには割る信号としての信号Ｚが入力され、出力端子１０ｃから割り算の結果としての信号Ｙが出力するようになされている。また、係数掛算器１１は係数Ｋの２乗を信号Ｙに掛けて、この掛算の結果は、信号Ｚとして入力端子１０ｂに入力されるようになされている。すなわち、図１に示す平方根演算装置はネガティブフィードバック系として構成されている。ここで、割算器１０は（１）式で示す割算をおこなう。【００１７】  Ｙ＝Ｘ／Ｚ  ・・・（１）【００１８】  また、係数掛算器１１は、（２）式で表される掛算をおこなう。【００１９】  Ｚ＝Ｋ２＊Ｙ  ・・・（２）【００２０】  （１）式と（２）式とから、以下の（３）式を得、さらに（４）式を得る。【００２１】  Ｙ＝Ｘ／（Ｋ２＊Ｙ）    ・・・（３）
Ｙ＝Ｘ１／２／Ｋ  ・・・・・・（４）【００２２】  （４）式から明らかなように、図１に示す平方根演算装置では、割算器１０と係数掛算器１１とを用いて、ネガティブフィードバック系を構成し、入力端子１０ａに入力される信号Ｘの平方根を係数Ｋで割った信号Ｙを出力端子１０ｃに得ることができる。なお、係数掛算器１１を用いない場合、すなわち、係数Ｋの値が１、Ｋの２乗の値が１の場合には、入力端子１０ａに入力される信号Ｘの平方根である信号Ｙを出力端子１０ｃに得ることができる。【００２３】  ここで、実施形態においては、構成が簡易で、低価格化が図れ、かつ、良好なる精度を有する割算器として、ＰＷＭ変調器を割算器として用いている。図２は、割算器１０の構成を示す図である。図２に示す、割算器１０は、コンパレータＣＭＰ１と、三角波発生器１０ｇとを具備している。三角波発生器１０ｇは演算増幅器（オペアンプ）ＡＭＰ１、コンデンサＣ１、抵抗Ｒ１、スイッチＳ１およびパルス発生器Ｐ１を有して構成されている。コンパレータＣＭＰ１の一方の入力端子は、割算器１０の入力端子１０ａと接続され、コンパレータＣＭＰ１の他方の入力端子は、三角波発生器１０ｇを構成する演算増幅器ＡＭＰ１の出力端と接続されている。【００２４】  スイッチＳ１は、パルス発生器Ｐ１からのパルス電圧によって制御され、短い時間、例えば、パルス電圧の発生の繰り返しの周期の１／１００程度の長さの時間、スイッチＳ１を導通させるようになされている。これによって、三角波発生器１０ｇは、繰り返しの周期毎にリセットされ、抵抗Ｒ１とコンデンサＣ１とで決められる時定数（積分定数）を有する積分器として働き、パルス発生器Ｐ１からのパルス電圧の繰り返しの周期である周期Ｔを有する三角波を発生する。この場合には、この３角波は、時間の経過にともないその大きさが増加する鋸波とされている。図２に示す信号Ｙｄの発生の過程については、後述するが、信号Ｙｄはパルス幅に情報を有するパルス幅信号として得られる。このパルス幅信号は、ローパスフィルタを用いて振幅情報を有する振幅信号である信号Ｙａに変換することができる。このローパスフィルタは、抵抗Ｒ２、コンデンサＣ２およびボルテージホロワとして働く演算増幅器ＡＭＰ２を有して形成され、パルス幅・振幅変換器として機能する。【００２５】  図３は、図２に示す割算器１０の動作について説明をするための図である。図３（Ａ）に示す図では、横軸は時間ｔを示し、縦軸は入力端子１０ａからの信号Ｘの振幅および三角波発生器１０ｇからの三角波の振幅を同一スケールの縦軸で示すものである。時間ＴＰ１１、時間ＴＰ１２、時間ＴＰ１３および時間ＴＰ１４の各々は、パルス発生器Ｐ１からのパルス電圧の発生のタイミングを示すものであり、このパルス電圧の発生のタイミングでコンデンサＣ１の電荷は放電され、積分器はリセットされ、三角波形状の信号ＶＴがコンパレータＣＭＰ１の他方の入力端に入力される。三角波形状の信号ＶＴは、演算増幅器ＡＭＰ１から出力されコンパレータＣＭＰ１に入力される信号である。信号ＶＴの振幅は、信号Ｘの取り扱い得る最大の振幅の大きさと等しくするように、予め、抵抗Ｒ１とコンデンサＣ１とによる積分定数が定められてい��。図３（Ａ）に示す、信号Ｘ１（実線）、信号Ｘ２（破線）、信号Ｘ３（一点鎖線）の各々は、信号Ｘの種々の振幅に応じた信号である。【００２６】  図３（Ｂ）に示す信号は、コンパレータＣＭＰ１から出力端子１０ｃに出力される信号Ｙｄおよびローパスフィルタを通過させた信号Ｙａを示すものである。ここで、信号Ｙｄは、信号Ｙの一種で、パルス幅信号であり、信号Ｙａは、信号Ｙの一種で、振幅信号である。パルス幅τ１は、信号Ｘ１に対応する信号Ｙｄのパルス幅を表し、信号Ｙａ１は、パルス幅τ１に対応する振幅を有するものである。パルス幅τ２は、信号Ｘ２に対応する信号Ｙｄのパルス幅を表し、信号Ｙａ２は、パルス幅τ２に対応する振幅を有するものである。パルス幅τ３は、信号Ｘ３に対応する信号Ｙｄのパルス幅を表し、信号Ｙａ３は、パルス幅τ３に対応する振幅を有するものである。ここで、信号Ｘの最大の大きさ（信号Ｘ３が対応する）と、信号Ｚの大きさに応じて変化する信号ＶＴの振幅の最大値とが等しくなるように設定されており、パルス幅τ３は周期Ｔと一致するようにされている。すなわち、割算器１０における積分時定数と係数掛算器１１における係数Ｋの値とを適切に説定することによって、信号Ｙａ１のレベルを、図３（Ａ）に示す信号Ｘ１と等しいレベルとし、信号Ｙａ２のレベルを、図３（Ａ）に示す信号Ｘ２と等しいレベルとし、信号Ｙａ３のレベルを、図３（Ａ）に示す信号Ｘ３と等しいレベルとすることができる。【００２７】  このような、割算器１０は従来のピーダブリューエム（ＰＷＭ）変調器と全く同じ構成を有している。すなわち、ＰＷＭ変調器は、信号Ｚを固定の値とし、信号Ｘと信号Ｙとの関係に着目すれば、掛算器として機能するものであり、信号Ｚを変化する値とし、信号Ｘと信号Ｚと信号Ｙとの関係に着目すれば、割算器として機能するものである。【００２８】  図４は、割算器１０の特性を示す図である。縦軸は信号Ｙ、すなわち信号Ｙｄのパルス幅および信号Ｙａの振幅を示し、横軸は信号Ｘの大きさを示すものである。３本の線は、三角波信号である信号ＶＴの振幅がＶＴ１、ＶＴ２、ＶＴ３の各々に対応するものである。ここで、ＶＴ１＜ＶＴ２＜ＶＴ３である。図４は、ＰＷＭ変調器が、信号Ｚを固定値の見なす場合に、信号Ｘとこの固定値の係数を掛けて、信号Ｙを得る掛算器として機能することを表している。【００２９】  図５は、割算器１０の特性を示す別の図である。縦軸は信号Ｙ、すなわち信号Ｙｄのパルス幅および信号Ｙａの振幅を示し、横軸は信号Ｚの大きさを示すものである。信号Ｚの大きさに反比例して信号Ｙは変化する。すなわち、この割算器１０は、割算器として機能することを表している。ここで、信号Ｘの振幅を大きくすると、図５の矢印で示す紙面の右上方向に曲線は移動し、信号Ｘの振幅を小さくすると、図５の矢印で示す紙面の左下方向に曲線は移動するものとなる。すなわち、信号Ｘに対しては、信号Ｙは比例関係を有する。【００３０】  図６は、信号Ｘが正の極性である場合に機能する、正極性の平方根演算装置を示す図である。図６に示す回路について、図２に示す図におけると同一部分については、図２におけると同一の符号を付して、同一部分の説明については省略をする。【００３��】  コンパレータ用のパルス幅・振幅変換器であるパルス幅・振幅変換器１２は、抵抗Ｒ２とコンデンサＣ２とボルテージホロワとしての演算増幅器ＡＭＰ２を有して、ローパスフィルタとして機能し、パルス幅信号である信号Ｙｄを振幅信号である信号Ｙａに変換する。係数掛算器１１は、演算増幅器ＡＭＰ３に接続される抵抗Ｒ４と抵抗Ｒ３との比によって演算増幅器ＡＭＰ３から出力される信号の大きさを変化させ、Ｋ２（図１を参照）の値、すなわち、係数Ｋの値を調整するものである。係数掛算器１１が極性反転回路とされているのは、信号Ｘを正の極性としたために、ネガティブフィードバック系を構成するためには信号ＶＴとして正の極性の三角波が必要とされるためである。すなわち、信号Ｙｄが正極性信号であるので信号Ｙａも正極性信号として出力されるために、負極性の信号Ｚを得るには、信号Ｙａの極性を反転する必要があるためである。ここで、上述した極性の選択が、ネガティブネガティブフィードバック系（負帰還系）を構成しないようになされる場合には、このフィードバック系は、ポジティブネガティブフィードバック系（正帰還系）を構成して、信号Ｙｄまたは信号Ｙａは、最大値または最小値のいずれかを有することとなり、（１／ｎ）乗乗算装置として機能することはない。【００３２】  図６に示す回路では、負極性の信号Ｚを入力端子１０ｂに入力して、出力端子１０ｃから信号Ｘの平方根を、パルス幅信号である信号Ｙｄとして得、出力端子１０ｄから信号Ｘの平方根を、振幅信号である信号Ｙａとして得るものである。【００３３】  図７に示す回路は、信号Ｘが負の極性である場合に機能する、負極性の平方根演算装置を示す図である。図７に示す回路について、上述した各図に示す同一部分については、各図におけると同一の符号を付して、同一部分の説明については省略をする。図７に示す回路では、入力端子１０ａから入力される信号Ｘは負極性とされ、割算器１１０を構成するコンパレータＣＭＰ２から出力される出力端子１０ｃからの信号は負極性とされる。出力端子１０ｃから信号Ｘの平方根を、負極性信号である信号Ｙｄとして得、出力端子１０ｄから信号Ｘの平方根を、負極性信号である信号Ｙａとして得るものである。ここで、信号Ｙは、以下の（５）式で与えられるものとなる。また、コンパレータＣＭＰ２の２つの入力端子が、図６におけるコンパレータＣＭＰ２の２つの入力端子と入れ替わっているのは、フィードバック系を構成するためである。信号Ｙは、上述したように、パルス幅信号としての信号Ｙｄと振幅信号としての信号Ｙａとの両方を指し示すものである。【００３４】  Ｙ＝−｜Ｘ｜１／２／Ｋ  ・・・・（５）【００３５】  図８は、実施形態の別の正極性の平方根演算装置を示す図である。図８に示す回路について、上述した各図に示す同一部分については、各図におけると同一の符号を付して、同一部分の説明については省略をする。図８に示す回路では、応答特性を、図６に示す回路よりも良好なるものとしている。図６に示す正極性の平方根演算装置回路では、パルス幅信号を振幅信号に変換するに際して、抵抗Ｒ２とコンデンサＣ２とで定まる時定数を有するローパスを用いたパルス幅・振幅変換器１２を採用した。このため��、図６に示す平方根演算装置の応答の速度は、この抵抗Ｒ２とコンデンサＣ２とで定まる時定数によって制限されるものとなる。【００３６】  図８では、図６に示す平方根演算装置におけると同様の割算器１０を有しながらも、高速化のために、パルス幅信号を振幅信号に変換するに際して、パルス幅・振幅変換器１２に替えて、積分器２１３、サンプルホールド回路２１２、ローパスフィルタ２１１を有する構成をコンパレータ用のパルス幅・振幅変換器として採用する。ここで、ローパスフィルタ２１１の時定数は抵抗Ｒ２１とコンデンサＣ２１とで定まるが、この時定数の値は、図６に示すコンパレータ用のパルス幅・振幅変換器であるパルス幅・振幅変換器１２における抵抗Ｒ２とコンデンサＣ２とで定まる時定数の値に比較して小さなものとされている。【００３７】  図９は、図８に示す実施形態の正極性の平方根演算装置の各部の波形を示す図である。図９（Ａ）ないし図９（Ｄ）の各図における横軸は時間ｔである。図９（Ａ）は信号Ｙｄ（図８を参照）を示し、図９（Ｂ）は信号Ｙｔ（図８を参照）を示し、図９（Ｃ）は信号Ｙａ（図８を参照）を示し、図９（Ｄ）は、パルス発生器Ｐ１（図８を参照）、パルス発生器Ｐ２（図８を参照）からのパルス信号を示す図である。信号Ｔｐ１１、信号Ｔｐ１２、信号Ｔｐ１３および信号Ｔｐ１４の各々はパルス発生器Ｐ１から出力される信号を示し、信号Ｔｐ２２、信号Ｔｐ２３および信号Ｔｐ２４の各々はパルス発生器Ｐ２から出力される信号を示すものである。【００３８】  積分器２１３は、スイッチＳ１１、コンデンサＣ１３、抵抗Ｒ１３および演算増幅器ＡＭＰ１１を有して形成されており、信号Ｙｄを積分する。すなわち、積分器２１３は、図９（Ａ）に示すパルス幅信号である信号Ｙｄがハイレベルである場合には、図９（Ｂ）に示すように積分をして、信号Ｙｔの値は時間の経過に比例して増加し、信号Ｙｄが零である場合には、それまでの積分した値を保持するように動作する。スイッチＳ１１は、スイッチＳ１と同時に導通するようになされているので、この積分した値は、図９（Ｂ）に示すようにスイッチＳ１と同期して、パルス発生器Ｐ１から出力される信号Ｔｐ１１、信号Ｔｐ１２、信号Ｔｐ１３および信号Ｔｐ１４（図９（Ｄ）を参照）の各々によって、リセットされる。すなわち、演算増幅器ＡＭＰ１１の出力として得られる信号Ｙｔは信号Ｙｄがハイレベルの間は直線的に増加し、信号Ｙｄが零の間は、増加することなく、一定値を保つので、三角形の形状部分と正方形部分とを結合した台形状の波形となる。【００３９】  図９（Ｄ）に示すように、サンプルホールド回路２１２は、信号Ｙｔをサンプルしてホールドする。ここで、サンプルのための信号Ｔｐ２２、信号Ｔｐ２３および信号Ｔｐ２４の各々は、パルス発生器Ｐ２によって発生される。そして、サンプルのタイミングは、スイッチＳ１１およびスイッチＳ１が導通する直前であり、この時点でスイッチＳ１２を導通として、信号Ｙｔのピーク値をサンプルし、コンデンサＣ１１にホールドするようになされている。すなわち、パルス発生器Ｐ２は、スイッチＳ１１およびスイッチＳ１が導通する直前にスイッチＳ１２を導通とし、スイッチＳ１１およびスイッチＳ１が導通する前にスイッチＳ１２を切断して、周期毎に信号Ｙｔのピーク値をホールドする。演算増幅器ＡＭＰ２はボルテージホロワとして機能して、信号Ｙｔのピーク値である信号Ｙａは演算増幅器ＡＭＰ２から出力される。【００４０】  ローパスフィルタ２１１は、平方根演算装置の動作を安定化するためのものである。平方根演算装置はネガティブフィードバック系として構成されているので、安定条件を満たす必要がある。すなわち、ネガティブフィードバック系の一巡伝達関数におけるゲイン余裕と位相余裕とを十分に確保しなければ、安定した動作が望めず、平方根演算装置は発振に至る場合もあり得る。【００４１】  図６に示す回路では、抵抗Ｒ２とコンデンサＣ２とで定まる時定数の値を大きくすることによって、パルス幅の情報を振幅情報に変換するＰＷＭ／振幅変換の機能を確保するとともに、その結果として、高域における一巡伝達関数のゲインを低下させ、ゲイン余裕と位相余裕を確保してネガティブフィードバック系の安定化を図っていた。一方、図８に示す回路では、ローパスフィルタではなく、サンプルとホールドによって、ＰＷＭ／振幅変換の機能を確保するために、このような大きな時定数を有することがない。この結果、ネガティブフィードバック系としての帯域を拡大し、応答性を向上させることができる半面、ローパスフィルタ２１１を採用しない場合には、高域のゲインの減衰が少なく、位相余裕、ゲイン余裕を十分に確保することが困難となり、ネガティブフィードバック系の安定性が保たれなくなってしまう。ローパスフィルタ２１１は、一巡伝達関数の位相余裕およびゲイン余裕を十分に確保するためのものである。ここで、ローパスフィルタ２１１の時定数は、ネガティブフィードバック系の安定化の観点からのみ決めることができ、図６におけるパルス幅・振幅変換器１２に必要とされる時定数の１／１０ないし１／１００の範囲の時定数で十分である。このために、ローパスフィルタ２１１を採用しても応答速度を遅くすることがなく、位相余裕、ゲイン余裕を十分に確保してネガティブフィードバック系の動作の安定化を図ることができる。このようにして、図８に示す回路では、信号Ｘの平方根を、出力端子１０ｃからのパルス幅信号である信号Ｙｄとして得、出力端子１０ｄからの振幅信号である信号Ｙａとして得るものである。【００４２】  図１０は、正極性と負極性との両方の極性に対応する平方根演算装置を示す図である。すなわち、信号Ｘが正極性である場合には、（４）式で示すようにして信号Ｙａが得られ、信号Ｘが負極性である場合には、（５）式で示すようにして信号Ｙａが得られるものである。図１０に示す回路について、上述した各図に示す同一部分については、各図におけると同一の符号を付して、同一部分の説明については省略をする。図１０に示す回路は、基本的には上述した回路を組み合わせるものである。すなわち、正極性の平方根を得る部分については、図６に示す回路、負極性の平方根を得る部分については、図７に示す回路、サンプルホールド回路部分については、図８に示す回路の各々を組み合わせるものである。そして、演算増幅器ＡＭＰ１１からの正極性の信号、または、演算増幅器ＡＭＰ１２からの負極性の信号のいずれかに基づいて信号Ｙａ、すなわち、信号Ｚを得る。このようにして、信号Ｚを選択する切替え回路を有することによって、正負の極性に対応可能とするものである。【００４３】  この切替え回路は、コンパレータＣＭＰ１３と、スイッチＳ１２を制御するゲート回路と、スイッチＳ１５を制御するゲート回路とからなっている。コンパレータＣＭＰ１３は、信号Ｘの極性を検出してハイレベルまたはローレベルの信号を出力し、パルス発生器Ｐ２によって発生されるサンプルのためのパルス信号は、アンド（ＡＮＤ）ゲートによって、ローレベルの信号が入力される側のアンドゲートの出力がマスクされ、ハイレベルの信号が入力される側のアンドゲートの出力によってスイッチＳ１２またはスイッチＳ１５のいずれかが導通とされる。そして、スイッチＳ１２またはスイッチＳ１５のいずれかが導通とされるかによって、演算増幅器ＡＭＰ１１または演算増幅器ＡＭＰ１２のいずれの信号を割算器にフィードバックするかが選択される。抵抗Ｒ９と抵抗Ｒ１０は加算抵抗であり、正負の２値信号として得られるコンパレータＣＭＰ１３からの信号を、抵抗Ｒ１０を介して加算して、信号Ｘの振幅が零付近では、ネガティブフィードバック系の作用によって、割る数も同時に小さくなり、その結果、信号Ｘの振幅が零付近でゲインが上昇する場合もあり得る。このような場合に、ネガティブフィードバック系が不安定となることを防止するものである。【００４４】  以上、平方根演算装置、すなわち、（１／２）乗を得る（１／２）乗乗算装置について説明をしてきた。（１／４）乗、（１／６）乗等の、ｎを正の整数、１、２、３、４、・・・とし、（１／２ｎ）乗を得るべき乗演算装置は、上述した、平方根演算装置をカスケード接続（縦続接続）することによって得られる。しかしながら、（１／３）乗、（１／５）乗等を得ることができるべき乗演算装置は、上述した平方根演算装置のカスケード接続によっては、得ることができない。このような課題を解決し、ｎを任意の正の整数１、２、３、４、・・・とする場合に、（１／ｎ）乗、すなわち、ｎ乗根を求めることができるより広範囲なべき乗演算装置について次に説明をする。【００４５】  実施形態の（１／ｎ）乗乗算装置は、上述した図１に示す平方根演算装置の演算原理をより一般化するものである。そのハードウエアの基本原理は、ＰＷＭ変調器の有する割算機能と、ネガティブフィードバック系を構成することによって得られる伝達関数の分子と分母との変換作用と、を用いるものである。【００４６】  図１１は、（１／ｎ）乗を得ることができるべき乗演算装置の原理を示す図である。図１１に示す（１／ｎ）乗演算装置は、割算器１０と、係数掛算器１１との間に（ｎ−２）乗乗算器１４とを有している。また、この（ｎ−２）乗乗算器１４の有する伝達関数を、分子から分母に含まれるように変換する。以下、（６）式から（８）式を参照して、この原理を明らかにする。まず、図１０に示す、べき乗演算装置の信号Ｚと信号Ｘとの関係は、（６）式で表される。【００４７】  Ｚ＝Ｙ＊Ｋ２＊Ｙｎ−２  ・・・（６）【００４８】  （１）式と（６）式とから、以下の（７）式を得、さらに、（８）式を得る。【００４９】  Ｙ＝Ｘ／（Ｋｎ＊��ｎ−１）  ・・・（７）
Ｙ＝Ｘ１／ｎ／Ｋ  ・・・・・・・・（８）【００５０】  （８）式から図１１に原理図として示す回路が（１／ｎ）乗乗算装置として作用することの妥当性が明らかになる。ここで、図１１の原理図に示す回路では、ｎが２の場合は、（１／２）乗、すなわち、上述した平方根を求める場合である。この場合には、（ｎ−２）乗乗算器１４は０乗乗算器として構成されることとなり、図１、図６、図７、図８および図１０に示すように、割算器１０と、係数掛算器１１との間に乗算器を設ける必要がない特殊な場合である。そして、（１／３）乗、すなわち、立方根を求める場合には、信号Ｙに信号Ｙを１回掛ける乗算器、例えば、２乗乗算器を１個、必要とし、（１／４）乗、すなわち、４乗根を求める場合には、信号Ｙに信号Ｙを２回掛ける３乗乗算器、例えば、２乗乗算器の２個のカスケード接続を必要とし、信号Ｘを（１／ｎ）乗する演算装置には、上述したように、信号Ｙに信号Ｙを（ｎ−２）回掛ける（ｎ−２）乗乗算器を必要とする。【００５１】  図１２は、（ｎ−２）乗乗算器１４ａを示す図である。ここで、（ｎ−２）乗乗算器１４ａの出力端子Ｙ１からは信号Ｙａ２が得られる。信号Ｙａ２は、信号Ｙａの値を２乗した値を有する信号である。また、出力端子Ｙｋ−１からは信号Ｙａｋが得られる。信号Ｙａｋは、信号Ｙの値をｋ乗した値を有する信号である。出力端子Ｙｋからは信号Ｙａｋ＋１が得られる。信号Ｙａｋ＋１は、信号Ｙの値を（ｋ＋１）乗した値を有する信号である。図１２では、（ｎ−２）乗乗算器１４ａの一部を省略して記載しているが、同一の回路である２乗回路をカスケード接続している。各々の２乗回路は、前段からの信号に対して、さらに、信号Ｙを掛けるようにしている。抵抗Ｒ８、抵抗Ｒ９、抵抗Ｒ８、抵抗Ｒ１７および抵抗Ｒ１８は、２乗乗算器の出力の大きさを適宜に調整するものであり、抵抗Ｒ１９とコンデンサＣ１９とは、ローパスフィルタの時定数を決めるものである。【００５２】  図１２に示す信号Ｚを出力する定電圧電源に替えて、この２乗回路を１段通過させるように、割算器１０の入力端子１０ｂと、（ｎ−２）乗乗算器１４ａの出力端子Ｙ１とを係数掛算器１１を介して接続すれば、割算器１０の出力端子１０ｃからの信号Ｙｄおよび出力端子１０ｄからの信号Ｙａとして、信号Ｘを（１／３）乗した演算信号を得ることができ、この２乗回路を（ｋ−１）段通過させるように、入力端子１０ｂと出力端子Ｙｋ−１とを係数掛算器１１を介して接続すれば、信号Ｙｄおよび信号Ｙａとして信号Ｘを１／（ｋ＋１）乗した演算信号を得ることができ、この２乗回路をｋ段通過させるように、入力端子１０ｂと出力端子Ｙｋとを係数掛算器１１を介して接続すれば、信号Ｙｄおよび信号Ｙａとして信号Ｘを１／（ｋ＋２）乗した演算信号を得ることができる。【００５３】  図１２に示す、（ｎ−２）乗乗算器１４ａは、２乗回路をカスケードに接続することによって構成されている。まず、この２乗回路の１段について簡単に説明をする。割算器１０は、上述したように、コンパレータＣＭＰ１の出力に信号Ｙｄを出力する。この信号Ｙｄをパルス幅・振幅変換器１２において振幅に情報を有する信号Ｙａに変換する。この信号Ｙａを、スイッチＳ１８��スイッチＳ１９とで導通と切断とを繰り返して、振幅に情報を有する信号Ｙａとパルス幅に情報を有する信号Ｙｄとの積を演算して、出力端子Ｙ１に信号Ｙを２乗した信号である信号Ｙａ２を得ることができる。ここでスイッチＳ１９はスイッチＳ１８とは逆の動作をするようにされている。上述したように抵抗Ｒ１９とコンデンサＣ１９とでローパスフィルタを形成して、このローパスフィルタは、乗算器用のパルス幅・振幅変換器として機能する。また、抵抗Ｒ１７と抵抗Ｒ１８と演算増幅器ＡＭＰ１９とで信号Ｙａと信号Ｙｄとの積に掛ける係数を決める。【００５４】  図１２に記載された、スイッチＳｋ８はスイッチＳ１８に対応し、スイッチＳｋ９はスイッチＳ１９に対応し、抵抗Ｒｋ７、抵抗Ｒ（ｋ−１）７は抵抗Ｒ１７に対応し、抵抗Ｒｋ８、抵抗Ｒ（ｋ−１）８は抵抗Ｒ１８に対応し、抵抗Ｒｋ９、抵抗Ｒ（ｋ−１）９は抵抗Ｒ１９に対応し、コンデンサＣｋ９、コンデンサＣ（ｋ−１）９はコンデンサＣｋ９に対応し、演算増幅器ＡＭＰｋ９、演算増幅器ＡＭＰ（ｋ−１）９は演算増幅器ＡＭＰ１９に対応する。そして、図１２に記載されていない２乗回路も含めて、すべての２乗回路は同様な動作をする。【００５５】  図１３は、２乗回路を１段用いた（１／３）乗乗算装置を示す図である。この場合にはｎ＝３であるので、（ｎ−２）乗乗算器１４ｂは、信号Ｙａに対して信号Ｙｄを１回掛ける２乗回路として構成されており、演算増幅器ＡＭＰ１９の出力として出力端子Ｙ１に信号Ｙａ２を得る。また、係数掛算器１１は、この信号Ｙａ２にＫ３を掛けて極性を反転し、入力端子１０ｂに入力をする。【００５６】  図１４は、２乗回路を２段用いた（１／４）乗乗算装置を示す図である。この場合にはｎ＝４であるので、（ｎ−２）乗乗算器１４ｃは、信号Ｙａに対して信号Ｙｄを２回掛ける３乗回路として構成されており、演算増幅器ＡＭＰ２９の出力として出力端子Ｙ２に信号Ｙａ３を得る。また、係数掛算器１１は、この信号Ｙａ３にＫ４を掛けて極性を反転し、入力端子１０ｂに入力をする。【００５７】  同様にして、２乗回路を３段用いる場合には、図示はしないが、（１／５）乗乗算装置を構成することができる。他のべき乗演算装置についても同様の手法を用いて容易に構成することができる。【００５８】  図１３、図１４、に示す（１／ｎ）乗乗算装置では、抵抗、例えば抵抗Ｒ１９とコンデンサ、例えばコンデンサＣ１９とでローパスフィルタを形成して、このローパスフィルタを、乗算器用のパルス幅・振幅変換器として用いている。しかしながら、上述した、コンパレータ用のパルス幅・振幅変換器と同様に、時定数が大きく、ネガティブフィードバック系の応答速度が遅くなってしまう。これを解決するのが、図１５に示す乗算用のパルス幅・振幅変換器としてサンプルホールド回路を用いる（１／３）乗乗算装置である。【００５９】  図１５に示す（１／３）乗乗算装置は、図８において、パルス幅信号を振幅信号に変換するに際して、コンパレータ用のパルス幅・振幅変換器１２に替えて、スイッチＳ１１、抵抗Ｒ１３、コンデンサＣ１３、パルス発生器Ｐ１および演算増幅器１１とからなる積分器と、スイッチＳ１２、コンデンサＣ１１、パルス発生器Ｐ２および��算増幅器１２からなるサンプルホールド回路と、抵抗Ｒ２１、コンデンサＣ２１および演算増幅器ＡＭＰ２１とからなるローパスフィルタとを有する構成をコンパレータ用のパルス幅・振幅変換器として採用したと同様に、図１５に示す（１／３）乗乗算装置では、乗算器用のパルス幅・振幅変換器として、スイッチＳ１１１、抵抗Ｒ１１３、コンデンサＣ１１３、パルス発生器Ｐ１および演算増幅器１１１とからなる積分器と、スイッチＳ１１２、コンデンサＣ１１１、パルス発生器Ｐ２および演算増幅器１１２からなるサンプルホールド回路と、抵抗Ｒ１２１、コンデンサＣ１２１および演算増幅器ＡＭＰ１２１とからなるローパスフィルタとを有する構成を採用する。【００６０】  ここで、ローパスフィルタの時定数は抵抗Ｒ１２１とコンデンサＣ１２１とで定まるが、この時定数の値は、図１４に示す乗算用のパルス幅・振幅変換器における抵抗Ｒ２９とコンデンサＣ２９とで定まる時定数の値に比較して、例えば、１／１０ないし１／１００の範囲の小さなものとされている。したがって、図１５に示す（１／３）乗乗算装置の応答は高速なものとできる。また、図１５に示すと同様な、サンプルホールド回路と、ローパスフィルタとを有する乗算器を多段接続することによって、応答特性が高速な（１／ｎ）乗乗算装置を構成できる。【００６１】  このようなべき乗演算装置は、振幅情報とパルス幅情報との積を演算するための０または１または複数の段数の２乗回路からなる（ｎ−２）乗乗算器と割算器とから構成されている。ここで、段数が０とは２乗回路を用いずにバイパスすることを意味する。２乗回路は、スイッチと、パルス幅・振幅変換器とから構成されている。パルス幅・振幅変換器は、抵抗とコンデンサとからなるローパスフィルタ、または、サンプルホールド回路とローパスフィルタの組み合わせのいずれか、またはその両者を混在する構成であっても良く、極めて簡易なものである。また、割算器も同様に、ＰＷＭ変調回路として構成される極めて簡易なものである。そして、２乗回路、ＰＷＭ変調回路のいずれもが、温度特性を有するものではなく、環境温度の変化の影響を受け難く、また、部品ばらつきによる特性変化も少なく、積分回路を形成する抵抗とコンデンサの精度以上の精度の（１／ｎ）乗乗算装置が要求される場合には、ＰＷＭ変調回路において用いられる積分回路の積分時定数を調整することによって、高精度な特性が得られる。【００６２】  上述した実施形態は本発明の一部に過ぎず、本発明の範囲は上述した実施形態に限定されるものでもなく、上述した実施形態の種々の組み合わせに限定されるものではなく、同一の技術思想の範囲であることはいうまでもない。
【図面の簡単な説明】
【００６３】
【図１】平方根演算装置の原理を説明する図である。
【図２】割算器の構成を示す図である。
【図３】図２に示す割算器の動作について説明をするための図である。
【図４】図２に示す割算器の特性を示す図である。
【図５】図２に示す割算器の特性を示す別の図である。
【図６】正極性の平方根演算回路を示す図である。
【図７】負極性の平方根演算回路を示す図である。
【図８】高速な応答を得るための平方根演算回路を示す図である。
【図９】図８に示す平方根演算装置の各部の波形を示す図である。
【図１０】両極性の平方根演算回路を示す図である。
【図１１】（１／ｎ）乗を得る（１／ｎ）乗乗算装置の原理を示す図である。
【図１２】（１／ｎ）乗を得る（１／ｎ）乗乗算装置に用いる乗算器の原理を示す図である。
【図１３】２乗回路を１段用いた（１／３）乗乗算装置を示す図である。
【図１４】２乗回路を２段用いた（１／４）乗乗算装置を示す図である。
【図１５】２乗回路を１段用いた（１／３）乗乗算装置を示す図である。
【符号の説明】
【００６４】  １０、１１０  割算器、１０ａ、１０ｂ  入力端子、１０ｃ、１０ｄ、Ｙ１、Ｙｋ  出力端子、１０ｇ  三角波発生器、１１  係数掛算器、１２  パルス幅・振幅変換器、１４ａ、１４ｂ、１４ｃ、１４ｄ  （ｎ−２）乗乗算器、２１１  ローパスフィルタ、２１２  サンプルホールド回路、２１３  積分器、ＡＭＰ１、ＡＭＰ２、ＡＭＰ３、ＡＭＰ１１、ＡＭＰ１２、ＡＭＰ１９、ＡＭＰ１１１、ＡＭＰ１２１、ＡＭＰｋ９  演算増幅器、Ｃ１、Ｃ２、Ｃ１１、Ｃ１３、Ｃ１９、Ｃ２１、Ｃ１１１、Ｃ１２１、Ｃｋ９  コンデンサ、ＣＭＰ１、ＣＭＰ２、ＣＭＰ１３  コンパレータ、Ｋ  係数、Ｐ１、Ｐ２  パルス発生器、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ９、Ｒ１０、Ｒ１３、Ｒ１７、Ｒ１８、Ｒ１９、Ｒ２１、Ｒ１１３、Ｒ１２１、Ｒｋ７、Ｒｋ８、Ｒｋ９  抵抗、Ｓ１、Ｓ１１、Ｓ１２、Ｓ１５、Ｓ１８、Ｓ１９、Ｓｋ８，Ｓ１１１、Ｓ１１２、Ｓｋ９  スイッチ、ｔ、ＴＰ１１、ＴＰ１２、ＴＰ１３  時間、Ｔ  周期、ＶＴ、Ｘ、Ｘ１、Ｘ２、Ｘ３、Ｙ、Ｙ２、Ｙａ、Ｙａ１、Ｙａ２、Ｙａ３、Ｙｄ、Ｙｋ、Ｙｔ、Ｚ  信号、τ、τ１、τ２、τ３  パルス幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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