(57)【要約】【課題】電源投入時に、内部でパワーオンリセット信号を生成可能な表示装置を提供する。【解決手段】表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路には、ＶＣＣの電圧が入力され、前記駆動回路は、電源投入時にリセット信号を生成するパワーオンリセット回路を有し、前記パワーオンリセット回路は、前記ＶＣＣの電圧と、前記パワーオンリセット回路内部のダイオード電圧とを比較して、前記リセット信号を生成する。前記駆動回路は、前記ＶＣＣの電圧から、前記ＶＣＣの電圧よりも低電圧のＶＤＤの電圧を生成するＶＤＤ生成回路と、停止セット信号の入力により、前記ＶＤＤ生成回路の動作を停止させる停止信号を生成し、前記ＶＤＤ生成回路に入力する制御回路と、前記電源投入時に、前記制御回路に前記停止セット信号を入力する制御信号生成回路を有し、前記制御信号生成回路は、前記リセット信号を遅延させた第１遅延信号と、前記第１遅延信号を遅延させた第２遅延信号とに基づき、前記停止セット信号を生成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
表示パネルと、
前記表示パネルの各画素を駆動する駆動回路とを備え、
前記駆動回路には、ＶＣＣの電圧が入力される表示装置であって、
前記駆動回路は、電源投入時にリセット信号を生成するパワーオンリセット回路を有し、
前記パワーオンリセット回路は、前記ＶＣＣの電圧と、前記パワーオンリセット回路内部のダイオード電圧とを比較して、前記リセット信号を生成することを特徴とする表示装置。
【請求項２】
前記駆動回路は、前記ＶＣＣの電圧から、前記ＶＣＣの電圧よりも低電圧のＶＤＤ（ＶＤＤ ＜ＶＣＣ）の電圧を生成するＶＤＤ生成回路と、
ＶＤＤリセット信号を生成するＶＤＤリセット信号生成回路を有し、
前記ＶＤＤリセット信号生成回路は、前記リセット信号の入力により、前記ＶＤＤ生成回路が動作した後、前記ＶＤＤ生成回路から出力されるＶＤＤの電圧を遅延させて、前記ＶＤＤリセット信号を生成することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記駆動回路は、前記ＶＣＣの電圧から、前記ＶＣＣの電圧よりも低電圧のＶＤＤ（ＶＤＤ ＜ＶＣＣ）の電圧を生成するＶＤＤ生成回路と、
停止セット信号の入力により、前記ＶＤＤ生成回路の動作を停止させる停止信号を生成し、前記ＶＤＤ生成回路に入力する制御回路と、
前記電源投入時に、前記制御回路に前記停止セット信号を入力する制御信号生成回路を有し、
前記制御信号生成回路は、前記リセット信号を遅延させた第１遅延信号と、前記第１遅延信号を遅延させた第２遅延信号とに基づき、前記停止セット信号を生成することを特徴とする請求項１に記載の表示装置。
【請求項４】
前記制御回路から出力される前記停止信号と、前記第２遅延信号とが入力され、前記停止信号を通過を制御する論理回路を有し、
前記論理回路は、前記電源投入時から、前記制御回路が前記セット信号に基づき前記停止信号を出力するまでの間、前記第２遅延信号に基づき、前記制御回路から出力される前記停止信号の通過を阻止し、前記ＶＤＤ生成回路の動作を停止させる信号を出力することを特徴とする請求項３に記載の表示装置。
【請求項５】
ＶＤＤリセット信号を生成するＶＤＤリセット信号生成回路を有し、
前記ＶＤＤリセット信号生成回路は、前記リセット信号の入力により、前記ＶＤＤ生成回路が動作した後、前記ＶＤＤ生成回路から出力されるＶＤＤの電圧を遅延させて、前記ＶＤＤリセット信号を生成することを特徴とする請求項３または請求項４に記載の表示装置。
【請求項６】
前記駆動回路に入力される切り替え信号により、前記電源投入時に、前記制御信号生成回路で生成される前記停止セット信号、あるいは、前記ＶＤＤリセット信号生成回路で生成される前記ＶＤＤリセット信号のいずれか一方の信号を選択可能であることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記表示装置は、液晶表示装置であり、
前記表示パネルは、液晶表示パネルであることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、液晶表示装置の電源をオンとするときに有効な技術に関する。
【背景技術】
【０００２】
小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機、デジタルカメラ等の表示部として広く使用されている。
この小型の液晶表示モジュールに使用される駆動回路（ドライバ）では、内部に電源回路を有する。また、電源回路は、外部から入力されるＶＣＣの電圧から、ＶＤＤの内部ロジック用電圧を生成している。
一般に、携帯電話機、あるいは、デジタルカメラ用の液晶表示モジュールに使用される駆動回路において、特に、昇圧回路を有する電源回路を内蔵する場合などでは、電源投入時に、内部初期化のためのパワーオンリセット信号（以下、単に、リセット信号という。）の入力が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述したように、携帯電話機、あるいは、デジタルカメラ用の液晶表示モジュールに使用される駆動回路では、電源投入時に、内部初期化のためのリセット信号の入力が必要あるが、場合によっては、リセット信号の入力がない場合もあり、このような場合には、電源投入時に、内部でリセット信号を生成する必要がある。
このリセット信号は、インタフェース用電圧であるＶＣＣの電圧で動作するブロックと、内部ロジック用電圧であるＶＤＤの電圧で動作するブロック双方に必要である。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、電源投入時に、内部でパワーオンリセット信号を生成可能な表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路には、ＶＣＣの電圧が入力される表示装置であって、前記駆動回路は、電源投入時にリセット信号を生成するパワーオンリセット回路を有し、前記パワーオンリセット回路は、前記ＶＣＣの電圧と、前記パワーオンリセット回路内部のダイオード電圧とを比較して、前記リセット信号を生成する。
（２）（１）において、前記駆動回路は、前記ＶＣＣの電圧から、前記ＶＣＣの電圧よりも低電圧のＶＤＤ（ＶＤＤ＜ＶＣＣ）の電圧を生成するＶＤＤ生成回路と、ＶＤＤリセット信号を生成するＶＤＤリセット信号生成回路を有し、前記ＶＤＤリセット信号生成回路は、前記リセット信号の入力により、前記ＶＤＤ生成回路が動作した後、前記ＶＤＤ生成回路から出力されるＶＤＤの電圧を遅延させて、前記ＶＤＤリセット信号を生成する。
【０００５】
（３）（１）において、前記駆動回路は、前記ＶＣＣの電圧から、前記ＶＣＣの電圧よりも低電圧のＶＤＤ（ＶＤＤ＜ＶＣＣ）の電圧を生成するＶＤＤ生成回路と、停止セット信号の入力により、前記ＶＤＤ生成回路の動作を停止させる停止信号を生成し、前記ＶＤＤ生成回路に入力する制御回路と、前記電源投入時に、前記制御回路に前記停止セット信号を入力する制御信号生成回路を有し、前記制御信号生成回路は、前記リセット信号を遅延させた第１遅延信号と、前記第１遅延信号を遅延させた第２遅延信号とに基づき、前記停止セット信号を生成する。
（４）（３）において、前記制御回路から出力される前記停止信号と、前記第２遅延信号とが入力され、前記停止信号を通過を制御する論理回路を有し、前記論理回路は、前記電源投入時から、前記制御回路が前記セット信号に基づき前記停止信号を出力するまでの間、前記第２遅延信号に基づき、前記制御回路から出力される前記停止信号の通過を阻止し、前記ＶＤＤ生成回路の動作を停止させる信号を出力する。
【０００６】
（５）（３）または（４）において、ＶＤＤリセット信号を生成するＶＤＤリセット信号生成回路を有し、前記ＶＤＤリセット信号生成回路は、前記リセット信号の入力により、前記ＶＤＤ生成回路が動作した後、前記ＶＤＤ生成回路から出力されるＶＤＤの電圧を遅延させて、前記ＶＤＤリセット信号を生成する。
（６）（５）において、前記駆動回路に入力される切り替え信号により、前記電源投入時に、前記制御信号生成回路で生成される前記停止セット信号、あるいは、前記ＶＤＤリセット信号生成回路で生成される前記ＶＤＤリセット信号のいずれか一方の信号を選択可能である。
（７）（１）ないし（６）の何れかにおいて、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルである。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、電源投入時に、内部でパワーオンリセット信号を生成可能な表示装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図であり、同図において、１００はコントローラ回路、１２０は電源回路、１３０はソースドライバ、１４０はゲートドライバ、１５０はメモリ回路、ＰＮＬは液晶表示パネル、ＤＬは映像線（ソース線またはドレイン線）、ＧＬは走査線（またはゲート線）、ＴＦＴは薄膜トランジスタ、ＰＸは画素電極、ＣＴは対向電極（共通電極、または、コモン電極ともいう）、ＬＣは液晶容量、Ｃａｄｄは保持容量、ＳＵＢ１は第１のガラス基板、ＤＲＶは駆動回路、ＦＰＣはフレキシブル配線基板である。
液晶表示パネル（ＰＮＬ）には、複数の走査線（ＧＬ）と、映像線（ＤＬ）とが各々並列して設けられる。走査線（ＧＬ）と映像線（ＤＬ）との交差する部分に対応して、サブピクセルが設けられる。
複数のサブピクセルはマトリックス状に配置され、各サブピクセルには、画素電極（ＰＸ）と薄膜トランジスタ（ＴＦＴ）が設けられる。図１では、液晶表示パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
各画素電極（ＰＸ）に対向するように、対向電極（ＣＴ）が設けられる。そのため、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（ＬＣ）と、保持容量（Ｃａｄｄ）が形成される。
【０００９】
液晶表示パネル（ＰＮＬ）は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が設けられた第１のガラス基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２のガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両ガラス基板間の周縁部近傍に枠状に設けたシール材により、両ガラス基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両ガラス基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極（ＣＴ）は第２のガラス基板に形成される。横電界方式の場合、対向電極（ＣＴ）は、第１のガラス基板（ＳＵＢ１）に形成される。
【００１０】
図１に示す液晶表示モジュールにおいて、第１のガラス基板（ＳＵＢ１）上には、駆動回路（ＤＲＶ）が搭載される。
駆動回路（ＤＲＶ）は、コントローラ回路１００と、液晶表示パネル（ＰＮＬ）の映像線（ＤＬ）を駆動するソースドライバ１３０と、液晶表示パネル（ＰＮＬ）の走査線（ＧＬ）を駆動するゲートドライバ１４０と、液晶表示パネル（ＰＮＬ）に画像を表示するために必要な電源電圧などを生成する電源回路１２０と、メモリ回路１５０とを有する。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、第１のガラス基板（ＳＵＢ１）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
【００１１】
コントローラ回路１００には、本体側のマイコン（Micro controller Unit；以下、ＭＣＵという）から、または、グラフィックコントローラなどから、表示データと表示コントロール信号が入力される。
図１において、ＳＩは、システムインターフェースのことであり、ＭＣＵ等から各種コントロール信号および画像データが入力される系である。
ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。
この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路１００は、システムインターフェース（ＳＩ）、および表示データインターフェース（ＤＩ）から受け取った画像データを、ソースドライバ１３０、ＲＡＭ１５０に送り表示を制御する。
【００１２】
本実施例の液晶表示モジュールでは、電源投入時に、インタフェース用電圧であるＶＣＣの電圧で動作するブロックと、内部ロジック用電圧であるＶＤＤの電圧で動作するブロックの双方に対して、内部でパワーオンリセット信号（以下、単に、リセット信号という。）を生成する。
図２は、図１に示す電源回路１２０における、リセット信号の生成に係わる回路構成を説明するためのブロック図である。
図２において、１２ａはパワーオンリセット信号生成回路、１２ｂはディープスタンバイセット信号（本発明の停止セット信号）を生成する制御信号生成回路、１２ｃはディープスタンバイ信号（本願発明の停止信号）を生成するディープスタンバイ信号生成回路、１２ｄはＶＤＤ生成回路、１２ｅはＶＤＤリセット信号生成回路である。
ここで、ＶＤＤ生成回路（１２ｄ）は、内部レギュレータ回路により、外部から入力されるＶＣＣの電圧から、ロジック回路用の電源電圧（ＶＤＤ）を生成する。
【００１３】
図３は、図２に示すパワーオンリセット信号生成回路（１２ａ）と、制御信号生成回路（１２ｂ）の回路構成を示す図である。
図３において、１２０ａは電圧検出回路であり、ＶＣＣの電圧がある値を超えたときに、Ｈｉｇｈレベルの検出信号（ＰＯＮＲＥＳＮ）を出力する。
図４に、図３に示す電圧検出回路（１２０ａ）の回路構成を示す。
図４に示す電圧検出回路（１２０ａ）は、ＰＭ１とＰＭ２のｐ型ＭＯＳトランジスタから成るカレントミラー回路と、抵抗Ｒと、ベース・コレクタ間にダイオード接続のＰＮＰトランジスタ（ＴＮ２）が接続されたＰＮＰトランジスタ（ＴＮ１）で構成される。
本実施例の液晶表示モジュールでは、電源投入時に、図６（ａ）に示すように、ＶＣＣの電圧が立ち上がる。図４に示す電圧検出回路（１２０ａ）では、ＶＣＣの電圧が、内部のダイオード電圧（ＰＮＰトランジスタ（ＴＮ１）のベース・エミッタ間電圧、および、ＰＮＰトランジスタ（ＴＮ２）のベース・エミッタ間電圧）を超えたとき（図６の（１）の時点）に、図６（ｂ）に示すＨｉｇｈレベルの検出信号（ＰＯＮＲＥＳＮ）を出力する。
２個のインバータ回路を通った検出信号（ＰＯＮＲＥＳＮ）と、ＴＲＥＳ端子に入力される外部からの信号（ここでは、ＶＣＣ固定の信号）とをアンド回路（ＡＮＤ１）に入力し、その出力をリセット信号（ＲＥＳＥＴ＿Ｎ）とする。なお、ＴＲＥＳ端子に、外部からのリセット信号を入力することにより、リセット信号が入力されるシステムにも適用可能である。
【００１４】
また、内部ロジック用電圧であるＶＤＤの電圧で動作するブロックにも、ＶＤＤリセット信号が必要である。
本実施例では、以下の２つの方法により、ＶＤＤの電圧で動作するブロックにＶＤＤリセット信号を入力する。初めに、第１の手法について説明する。
本実施例の液晶表示モジュールでは、その動作モードとして、ＶＤＤ生成回路（１２ｄ）の動作を停止させる「ディープスタンバイ」モードが存在する。そして、「ディープスタンバイ」モードから復帰する場合（即ち、ＶＤＤ生成回路（１２ｄ）を起動する場合）には、信号が入力されるため、オートシーケンス機能により、ＶＤＤの電圧で動作するブロックにＶＤＤリセット信号が入力される。
そこで、本実施例では、第１の方法として、電源投入時に、制御信号生成回路（１２ｂ）において、リセット信号（ＲＥＳＥＴ＿Ｎ）からディープスタンバイセット信号（ＤＳＴＢ＿Ｐ）を生成することにより、ＶＤＤ生成回路（１２ｄ）の動作を停止する「ディープスタンバイ」モードとする。
【００１５】
図３において、リセット信号（ＲＥＳＥＴ＿Ｎ）を２回遅延（ディレイ）させ、図６の（ｃ）に示す１回遅延させた信号と、図６の（ｄ）に示す２回遅延させた信号の反転信号（ＰＯＮＲＥＳＤＬＮ）とを、ノア回路（ＮＯＲ）に入力する。
ノア回路（ＮＯＲ）の出力と、ＳＬＳＴＢ端子に入力される外部からの信号（ここでは、ＧＮＤ固定の信号）とをアンド回路（ＡＮＤ２）に入力し、さらに、アンド回路（ＡＮＤ２）の出力と、ＲＥＧＥＳＴ端子に入力されるレジスト出力とをオア回路（ＯＲ１）に入力し、そのオア回路（ＯＲ１）の出力を、図６（ｅ）に示すディープスタンバイセット信号（ＤＳＴＢ＿Ｐ）とする。
このディープスタンバイセット信号（ＤＳＴＢ＿Ｐ）は、ディープスタンバイ信号生成回路（１２ｃ）に入力され、ディープスタンバイ信号生成回路（１２ｃ）は、ディープスタンバイセット信号（ＤＳＴＢ＿Ｐ）に基づき、図６の（Ｆ）に示す信号（ＶＤＤＳＴＯＰ）を生成する。これにより、図６（２）の時点で、ＶＤＤ生成回路（１２ｄ）が「ディープスタンバイ」モードとなる。
【００１６】
ここで、信号（ＶＤＤＳＴＯＰ）は、「ディープスタンバイ」モードでないときは、Ｌｏｗレベルであるので、電源投入時から、「ディープスタンバイ」モードになるまで、ＶＤＤ生成回路（１２ｄ）が動作する。
そのため、図５に示すように、ディープスタンバイ信号生成回路（１２ｃ）で生成される信号（ＶＤＤＳＴＯＰ）と、信号（ＰＯＮＲＥＳＤＬＮ）の反転信号とをオア回路（ＯＲ２）に入力し、このオア回路（ＯＲ２）の出力を、ＶＤＤ生成回路（１２ｄ）に入力するディープスタンバイ信号（ＶＤＤＳＴＯＰ＿Ｐ）とする。
図６（ｄ）に示すように、信号（ＰＯＮＲＥＳＤＬＮ）は、電源投入時から、図６の（３）の時点まで、Ｌｏｗレベルであるので、信号（ＰＯＮＲＥＳＤＬＮ）の反転信号は、電源投入時から図６の（３）の時点まで、Ｈｉｇｈレベルとなる。
これにより、図６の（Ｇ）に示すように、電源投入時から、「ディープスタンバイ」モードになるまで、ディープスタンバイ信号（ＶＤＤＳＴＯＰ＿Ｐ）がＬｏｗレベルとなることはないので、ＶＤＤ生成回路（１２ｄ）が動作することが無くなる。
これ以降は、オートシーケンス機能により、「ディープスタンバイ」モードの解除を行い、自動的に、ＶＤＤの電圧で動作するブロックにＶＤＤリセット信号が入力される。
【００１７】
次に、第２の手法について説明する。
顧客によっては、電源投入後、即、ＶＤＤの電圧を立ち上がるモード（以下、「リジュームスタンバイ」モードという）が要求される場合がある。この「リジュームスタンバイ」モードでは、「ディープスタンバイ」モードとはならないため、ＶＤＤリセット信号（ＶＤＤＲＥＳＥＴ）を生成する必要がある。
この場合、ＶＤＤの電圧は、ＶＤＤ生成回路（１２ｄ）の内部のレギュレータ回路で生成され、立ち上がるため、立上り時間は一定である。
そのため、ＶＤＤリセット信号生成回路（１２ｅ）において、ＶＤＤの立ち上がり電圧を、ＣＲ回路により遅延（ディレイ）させた信号に基づき、リセット信号（ＶＤＤＲＥＳＥＴ）を生成する。
図７は、図２に示すＶＤＤリセット信号生成回路（１２ｅ）の回路構成を示す回路図である。
ＶＤＤ生成回路（１２ｄ）は、図８の（ｂ）に示すように、リセット信号（ＲＥＳＥＴ＿Ｎ）が入力された時点（図８（５）の時点）から動作する。なお、図８の（ａ）は、ＶＣＣの電圧の立ち上がり状態を模式的に示している。
これにより、図８の（ｆ）に示すように、ＶＤＤの電圧が立ち上がるが、このＶＤＤの電圧を、図８の（ｇ）に示すように、ＣＲ回路（ＳＣＲ）により遅延（ディレイ）させる。遅延後のＶＤＤの電圧が、インバータ回路列（ＩＮＲ）の閾値電圧を超える（図８（６）の時点）と、インバータ回路列（ＩＮＲ）の出力信号はＨｉｇｈレベルとなる。
【００１８】
このインバータ回路列（ＩＮＲ）のＨｉｇｈレベル出力信号と、ＳＬＳＴＢ端子に入力される外部からの信号（ここでは、ＶＣＣ固定の信号）とをオア回路（ＯＲ３）に入力しし、このオア回路（ＯＲ３）の出力を、図８の（ｈ）に示すＶＤＤリセット信号（ＶＤＤＲＥＳＥＴ）とする。
なお、本実施例において、ＳＬＳＴＢ端子に入力される外部からの信号が、ＶＣＣの電圧である場合には、アンド回路（ＡＮＤ２）の出力がＬｏｗレベルとなるので、ディープスタンバイセット信号（ＤＳＴＢ＿Ｐ）が生成されない。
したがって、本実施例では、電源投入後に、「ディープスタンバイ」モード（ＶＤＤ生成回路（１２ｄ）停止）にするか、「リジュームスタンバイ」モード（ＶＤＤ生成回路（１２ｄ）起動）とするかを、ＳＬＳＴＢ端子に入力する信号により切り替えることが可能となる。
なお、前述までの説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、電源回路を内蔵するその他の表示装置にも適用可能であることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す電源回路における、リセット信号の生成に係わる回路構成を説明するためのブロック図である。
【図３】図２に示すパワーオンリセット信号生成回路と、制御信号生成回路の回路構成を示す図である。
【図４】図３に示す電圧検出回路の回路構成を示す回路図である。
【図５】本発明の実施例において、ディープスタンバイ信号の生成方法を説明するための図である。
【図６】図３の各部の電圧波形を示す図である。
【図７】図２に示すＶＤＤリセット信号生成回路の回路構成を示す回路図である。
【図８】図７の各部の電圧波形を示す図である。
【符号の説明】
【００２０】
１２ａ  パワーオンリセット信号生成回路
１２ｂ  制御信号生成回路
１２ｃ  ディープスタンバイ信号生成回路
１２ｄ  ＶＤＤ生成回路
１２ｅ  ＶＤＤリセット信号生成回路
１００  コントローラ回路
１２０  電源回路
１２０ａ  電圧検出回路
１３０  ソースドライバ
１４０  ゲートドライバ
１５０  メモリ回路
ＰＮＬ  液晶表示パネル
ＤＬ  映像線（ソース線またはドレイン線）
ＧＬ  走査線（またはゲート線）
ＴＦＴ  薄膜トランジスタ
ＰＸ  画素電極
ＣＴ  対向電極
ＬＣ  液晶容量
Ｃａｄｄ  保持容量
ＳＵＢ１  第１のガラス基板
ＤＲＶ  駆動回路
ＦＰＣ  フレキシブル配線基板
ＰＭ１、ＰＭ２  ｐ型ＭＯＳトランジスタ
ＴＮ１，ＴＮ２  ＰＮＰトランジスタ
ＩＮＲ  インバータ列
ＡＮＤ１，ＡＮＤ２  アンド回路
ＮＯＲ  ノア回路
ＯＲ１〜ＯＲ３  オア回路
Ｒ  抵抗
ＳＣＲ  ＲＣ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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