(57)【要約】【課題】半導体装置およびその製造方法は高誘電体をゲート絶縁膜として有し、かつ、適正な閾値電圧を有する。【解決手段】半導体装置は、半導体基板１０１と、半導体基板上に設けられ、シリコン酸化膜よりも比誘電率の高い高誘電体から成るゲート絶縁膜１０８，１０９と、ゲート絶縁膜上に設けられたアルミニウム層を含むＮ型ＦＥＴ用の第１のゲート電極１１０ａと、ゲート絶縁膜上に設けられ、ＮｉＸＳｉＹ（Ｘ＞Ｙ）から成るＰ型ＦＥＴ用の第２のゲート電極１１０ｂとを備えている。【選択図】図１８
2008227165.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、シリコン酸化膜よりも比誘電率の高い高誘電体から成るゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたアルミニウム層を含むＮ型ＦＥＴ用の第１のゲート電極と、
前記ゲート絶縁膜上に設けられ、ＮｉＸＳｉＹ（Ｘ＞Ｙ）から成るＰ型ＦＥＴ用の第２のゲート電極とを備えた半導体装置。
【請求項２】
前記第１のゲート電極は、前記アルミニウム層上に設けられたＴｉＳｉ２膜またはＶＳｉ２膜またはＭｏＳｉ２膜またはＲｈＳｉ膜またはＨｆＳｉ膜またはＷＳｉ２膜をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極は、前記アルミニウム層上に設けられたＮｉＸＳｉＹ（Ｘ≧Ｙ／２）からなるシリサイド層と、前記シリサイド層上に設けられたＴｉＳｉ２膜とをさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
シリコン酸化膜よりも比誘電率の高い高誘電体から成るゲート絶縁膜を半導体基板上に形成し、
前記ゲート絶縁膜上にポリシリコンまたはアモルファスシリコンからなるゲート電極材料を堆積し、
前記ゲート電極材料をゲート電極パターンに加工することによってＮ型ＦＥＴ用の第１のゲート電極およびＰ型ＦＥＴ用の第２のゲート電極を形成し、
前記第２のゲート電極上にニッケル膜を堆積し、
前記第１のゲート電極上にアルミニウム膜を堆積し、
前記アルミニウム膜上にチタン膜またはバナジウム膜またはモリブデン膜またはロジウム膜またはハフニウム膜またはタングステン膜を堆積し、
熱処理を施すことにより、前記第１のゲート電極の底部に前記アルミニウム膜を偏析させ、かつ該アルミニウム膜上にＴｉＳｉ２膜またはＶＳｉ２膜またはＭｏＳｉ２膜またはＲｈＳｉ膜またはＨｆＳｉ膜またはＷＳｉ２膜を形成し、前記第２のゲート電極のポリシリコンまたはアモルファスシリコンをＮｉＸＳｉＹ（Ｘ＞Ｙ）にシリサイド化することを具備した半導体装置の製造方法。
【請求項５】
シリコン酸化膜よりも比誘電率の高い高誘電体から成るゲート絶縁膜を半導体基板上に形成し、
前記ゲート絶縁膜上にポリシリコンまたはアモルファスシリコンからなるゲート電極材料を堆積し、
前記ゲート電極材料をゲート電極パターンに加工することによってＮ型ＦＥＴ用の第１のゲート電極およびＰ型ＦＥＴ用の第２のゲート電極を形成し、
前記第２のゲート電極上に第１のニッケル膜を堆積し、
前記第１のゲート電極上にアルミニウム膜を堆積し、
前記アルミニウム膜上にチタン膜またはバナジウム膜またはモリブデン膜またはロジウム膜またはハフニウム膜またはタングステン膜を堆積し、
前記チタン膜またはバナジウム膜またはモリブデン膜またはロジウム膜またはハフニウム膜またはタングステン膜上に第２のニッケル膜を堆積し、
熱処理を施すことにより、前記第１のゲート電極の底部に前記アルミニウム膜を偏析させ、該アルミニウム膜上にＮｉＸＳｉＹ（Ｘ≧Ｙ／２）からなるシリサイド層を形成し、かつ該シリサイド層上にＴｉＳｉ２膜またはＶＳｉ２膜またはＭｏＳｉ２膜またはＲｈＳｉ膜またはＨｆＳｉ膜またはＷＳｉ２膜を形成し、前記第２のゲート電極のポリシリコンまたはアモルファスシリコンをＮｉＸＳｉＹ（Ｘ＞Ｙ／２）にシリサイド化することを具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness）の低減化（例えば、１．３ｎｍ以下）およびリーク電流の抑制のために、高誘電率材料をゲート絶縁膜に採用する提案がなされている。高誘電率材料は、例えば、比誘電率がシリコン酸化膜よりも高い金属酸化膜、比誘電率がシリコン酸化膜よりも高い金属珪酸化膜(金属シリケート膜)、あるいは、これらの窒化膜である。
【０００３】
高誘電率材料をゲート絶縁膜に用いると、ＦＥＴ（Field-Effect Transistor）の閾値電圧がシフトしてしまう。ｎ型ＭＩＳＦＥＴ（Metal-Insulator Semiconductor FET）においては、ゲート電極にリンまたは砒素を注入することによって、その閾値電圧を比較的適正な値に調節することができる。これに対し、ｐ型ＭＩＳＦＥＴにおいては、ゲート電極にホウ素またはフッ化ホウ素を注入しても、その閾値電圧が負側に大きくシフトしているため、適正値に調節することは困難である。さらに、高誘電率材料をゲート絶縁膜に用いたｐ型ＭＩＳＦＥＴは、反転側の容量が低下する。閾値電圧が大きく負側にシフトし、かつ、反転容量が小さいｐ型ＭＩＳＦＥＴは、所望のドレイン電流を確保することができなくなるという問題が生じる。
【０００４】
反転容量の低下に対処するために、ゲート電極の材料として、金属を採用する技術が考えられている。ここで、金属は、金属単体または合金だけでなく、これらの窒化物または珪化物等をも含む。特に、ニッケルシリサイドを用いたフルシリサイドゲート電極は、ゲート絶縁膜形成工程において温度条件に制約がないため、良好なゲート絶縁膜を形成することが可能である。さらに、このようなフルシリサイドゲート電極は空乏化されないため、大きな反転容量を得ることができる。
【０００５】
しかしながら、ニッケルシリサイドを用いたフルシリサイドゲート電極を備えたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの閾値電圧はともに適正値からシフトしてしまうという問題が生じる。
【非特許文献１】Y. H. Kim et al. “Systematic Study of Workfunction Engineering and Scavenging Effect Using HiSi Alloy FUSI Metal Gate with Advanced Gate Stacks”IEDM2005 27.6
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高誘電体をゲート絶縁膜として有し、かつ、適正な閾値電圧を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体装置は半導体基板は、前記半導体基板上に設けられ、シリコン酸化膜よりも比誘電率の高い高誘電体から成るゲート絶縁膜と、前記ゲート絶縁膜上に設けられたアルミニウム層を含むＮ型ＦＥＴ用の第１のゲート電極と、前記ゲート絶縁膜上に設けられ、ＮｉＸＳｉＹ（Ｘ＞Ｙ）から成るＰ型ＦＥＴ用の第２のゲート電極とを備えている。
【０００８】
本発明に係る実施形態に従った半導体装置の製造方法は、シリコン酸化膜よりも比誘電率の高い高誘電体から成るゲート絶縁膜を半導体基板上に形成し、前記ゲート絶縁膜上にポリシリコンまたはアモルファスシリコンからなるゲート電極材料を堆積し、前記ゲート電極材料をゲート電極パターンに加工することによってＮ型ＦＥＴ用の第１のゲート電極およびＰ型ＦＥＴ用の第２のゲート電極を形成し、前記第２のゲート電極上にニッケル膜を堆積し、前記第１のゲート電極上にアルミニウム膜を堆積し、前記アルミニウム膜上にチタン膜またはバナジウム膜またはモリブデン膜またはロジウム膜またはハフニウム膜またはタングステン膜を堆積し、熱処理を施すことにより、前記第１のゲート電極の底部に前記アルミニウム膜を偏析させ、かつ該アルミニウム膜上にＴｉＳｉ２膜またはＶＳｉ２膜またはＭｏＳｉ２膜またはＲｈＳｉ膜またはＨｆＳｉ膜またはＷＳｉ２膜を形成し、前記第２のゲート電極のポリシリコンまたはアモルファスシリコンをＮｉＸＳｉＹ（Ｘ＞Ｙ）にシリサイド化することを具備する。
【０００９】
本発明に係る実施形態に従った半導体装置の製造方法は、シリコン酸化膜よりも比誘電率の高い高誘電体から成るゲート絶縁膜を半導体基板上に形成し、前記ゲート絶縁膜上にポリシリコンまたはアモルファスシリコンからなるゲート電極材料を堆積し、前記ゲート電極材料をゲート電極パターンに加工することによってＮ型ＦＥＴ用の第１のゲート電極およびＰ型ＦＥＴ用の第２のゲート電極を形成し、前記第２のゲート電極上に第１のニッケル膜を堆積し、前記第１のゲート電極上にアルミニウム膜を堆積し、前記アルミニウム膜上にチタン膜またはバナジウム膜またはモリブデン膜またはロジウム膜またはハフニウム膜またはタングステン膜を堆積し、前記チタン膜またはバナジウム膜またはモリブデン膜またはロジウム膜またはハフニウム膜またはタングステン膜上に第２のニッケル膜を堆積し、熱処理を施すことにより、前記第１のゲート電極の底部に前記アルミニウム膜を偏析させ、該アルミニウム膜上にＮｉＸＳｉＹ（Ｘ≧Ｙ／２）からなるシリサイド層を形成し、かつ該シリサイド層上にＴｉＳｉ２膜またはＶＳｉ２膜またはＭｏＳｉ２膜またはＲｈＳｉ膜またはＨｆＳｉ膜またはＷＳｉ２膜を形成し、前記第２のゲート電極のポリシリコンまたはアモルファスシリコンをＮｉＸＳｉＹ（Ｘ＞Ｙ／２）にシリサイド化することを具備する。
【発明の効果】
【００１０】
本発明による半導体装置およびその製造方法は高誘電体をゲート絶縁膜として有し、かつ、適正な閾値電圧を有する。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
（第１の実施形態）
図１から図１８は、第１の実施形態による半導体装置の製造方法を示す断面図である。まず、図１に示すように、シリコン基板１０１にトレンチを形成し、そのトレンチにシリコン酸化膜を埋め込むことによって、ＳＴＩ（Shallow Trench Isolation）１０２を形成する。シリコン基板１０１の表面に犠牲酸化膜１０３を形成する。
【００１３】
次に、図２に示すようにｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト１０４で被覆する。ｎ型ウェルを形成するために、ｐ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐）をイオン注入する。なお、燐の注入は拡散層形成の他、トランジスタの閾値電圧の調整のためにも行われる。トランジスタの閾値電圧の微調整のために、ボロンイオンまたはインジウムイオン等を注入する場合もある。続いて、図３に示すように、ｐ型ＭＩＳＦＥＴ形成領域の表面にフッ素イオンを注入する。
【００１４】
次に、図４に示すように、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジスト１０５で被覆する。ｐ型ウェルを形成するために、ｎ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。なお、ホウ素の注入は拡散層形成の他、トランジスタの閾値電圧の調整のためにも行われる。トランジスタの閾値電圧の微調整のために、砒素イオンまたは燐イオン等を注入する場合もある。続いて、図５に示すように、ｎ型ＭＩＳＦＥＴ形成領域の表面に窒素イオンを注入する。これらの不純物を熱拡散させることによって、図６に示すように、ｎ型ウェル１０６、ｐ型ウェル１０７、フッ素含有層２０１および窒素含有層２０３を形成する。フッ素含有層２０１および窒素含有層２０３は、それぞれｐ型ウェル１０７およびｎ型ウェル１０６の表面部分に形成されている。フッ素含有層２０１はフラットバンド電位を正側にシフトさせ、窒素含有層２０３はフラットバンド電位を負側にシフトさせるという機能を有する。尚、閾値電圧を低くする必要が無い場合には、フッ素含有層２０１および窒素含有層２０３は設ける必要が無い。
【００１５】
ＮＨ４Ｆ水溶液を用いて犠牲酸化膜１０３を除去する。０．５〜５％の希フッ酸で表面洗浄をした直後に、酸素雰囲気中において約０．５ｎｍ〜０．８ｎｍのシリコン酸化膜１０８を形成する。さらにテトラキスジエチルアミノハフニウム、ジエチルシランおよび酸素を用いて、約２．０ｎｍの膜厚のハフニウム珪酸化膜（ＨｆＳｉＯ膜）をシリコン基板１０１上に形成する。
【００１６】
次に、窒素プラズマ雰囲気中あるいはＮＨ３雰囲気中で処理を行ってＨｆＳｉＯ膜中に窒素を添加した後、熱処理を行ってＨｆＳｉＯ膜をハフニウム珪酸窒化（ＨｆＳｉＯＮ）膜１０９に改質する。これにより、図７に示す構造が得られる。このＨｆＳｉＯＮ膜１０９およびシリコン酸化膜１０８がゲート絶縁膜として機能する。ゲート絶縁膜１０９は、ＨｆＳｉＯＮ膜に代えて、ＨｆＳｉＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯまたはＨｆＺｒＳｉＯＮであってもよい。
【００１７】
次に、図８に示すように、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ゲート電極材料としてアモルファスシリコン膜またはポリシリコン膜１１０をＨｆＳｉＯＮ膜１０９上に堆積する。
【００１８】
次に、マスク材料として、シリコン酸化膜またはシリコン窒化膜（以下、マスク材料という）１１５をアモルファスシリコン膜またはポリシリコン膜１１０上に堆積する。続いて、フォトリソグラフィ技術を用いて、マスク材料１１５をゲート電極パターンにパターニングする。
【００１９】
次に、図９に示すように、マスク材料１１５をハードマスクとして用いて、アモルファスシリコン膜またはポリシリコン膜１１０をゲート電極パターンに加工する。このとき得られたｎ型ＭＩＳＦＥＴの第１のゲート電極を１１０ａとし、ｐ型ＭＩＳＦＥＴの第２のゲート電極を１１０ｂとする。第１のゲート電極１１０ａおよび第２のゲート電極１１０ｂは、このときアモルファスシリコンまたはポリシリコンからなる。
【００２０】
さらに、図１０に示すように、マスク材料１１５およびゲート電極１１０ａ、１１０ｂをマスクとして用いてＨｆＳｉＯＮ膜１０９を希フッ酸等で除去する。このとき、マスク材料１１５が全部エッチングされないようにフッ酸濃度およびエッチング時間を選択する。即ち、エッチング液およびエッチング時間は、高誘電体（本実施形態ではＨｆＳｉＯＮ膜１０９）の膜種および膜厚に基づいて適宜決定される。例えば、フッ酸濃度は１％以下とし、エッチング時間は３００秒以下とすることが好ましい。シリコン酸化膜１０８は約０．５ｎｍ〜０．８ｎｍと非常に薄いため、通常、ＨｆＳｉＯＮ膜１０９のエッチングによって除去されてしまう。しかし、シリコン酸化膜１０８はシリコン基板１０１の表面上に残っていても問題はない。尚、高誘電体とは、シリコン酸化膜およびシリコン窒化膜の比誘電率よりも高い比誘電率を有する材料である。
【００２１】
次に、ゲート電極材料１１０ａ、１１０ｂの側面およびシリコン基板１０１の表面をわずかに酸化する。このとき、約０．２％の酸素を含む雰囲気中において約１０００℃で約５秒間、酸化処理を行った。これにより形成された酸化膜の膜厚は約２ｎｍであった。その後、図１１に示すように、ＣＶＤ法およびＲＩＥ法を用いてシリコン酸化膜またはシリコン窒化膜からなるオフセットスペーサ１１６を形成する。さらに、ＣＶＤ法およびＲＩＥ法を用いてそれぞれシリコン酸化膜およびシリコン窒化膜からなるサイドウォールスペーサ１２１、１２２を形成する。
【００２２】
次に、フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト（図示せず）で被覆し、ｐ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。同様に、フォトリソグラフィ技術を用いて、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐または砒素）をイオン注入する。
【００２３】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化させることによって、図１１に示すように、ｐ型のソース・ドレイン拡散層１１７およびｎ型のソース・ドレイン拡散層１１８が形成される。
【００２４】
次に、サイドウォール１２１、１２２の除去後、フォトリソグラフィ技術を用いて、ｎ型ＭＩＳＦＥＴ形成領域をフォトレジスト（図示せず）で被覆し、ｐ型ＭＩＳＦＥＴ形成領域にｐ型不純物（例えば、ホウ素）をイオン注入する。同様に、フォトリソグラフィ技術を用いて、ｐ型ＭＩＳＦＥＴ形成領域をフォトレジストで被覆し、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物（例えば、燐または砒素）をイオン注入する。
【００２５】
フォトレジストの除去後、シリコン基板１０１を熱処理し、不純物を活性化させることによって、図１１に示すように、ｐ型のエクステンション領域１１９およびｎ型のエクステンション領域１２０が形成される。続いて、短チャネル効果抑制のために、ハロー注入を行ってもよい。
【００２６】
次に、ＣＶＤ法およびＲＩＥ法を用いて、サイドウォール１２１および１２２をゲート電極材料１１０ａおよび１１０ｂの側面に再度形成する。本実施形態では、サイドウォールとしてシリコン酸化膜およびシリコン窒化膜の二層膜を用いた。しかし、シリコン酸化膜およびシリコン窒化膜を積層した三層膜を、サイドウォールとして用いてもよい。さらに、シリコン窒化膜のみの単層膜をサイドウォールとして用いてもよい。サイドウォールの構造はデバイスに合わせて形成すればよい。
【００２７】
本実施形態では、上記のように、エクステンション拡散層のイオン注入はソース・ドレイン拡散層のイオン注入後に実行されている。これは、エクステンション拡散層の過剰な拡散を防止することによって、短チャネル効果を抑制するためである。しかし、エクステンション拡散層は、ソース・ドレイン拡散層の形成前に形成してもよい。この場合、サイドウォール１２１および１２２を一旦除去する必要が無くなるので、製造工程が短縮される。
【００２８】
次に、図１２に示すように、ソース・ドレイン拡散層１１７および１１８の表面に自己整合的にソース・シリサイド膜／ドレイン・シリサイド膜１２３（以下、ＳＤシリサイド層という）を形成する。ＳＤシリサイド膜１２３の材料は、例えば、ＮｉＰｔＳｉｘ、ＮｉＳｉｘ、ＰｔＳｉ(ｐ型ＭＩＳＦＥＴ領域に用いる)、ＥｒＳｉ(ｎ型ＭＩＳＦＥＴ領域に用いる)、ＮｉＥｒＳｉ(ｎ型ＭＩＳＦＥＴ領域に用いる)等のいずれかでよい。
【００２９】
次に、図１３に示すように、ＣＶＤ法を用いて、シリコン窒化膜１２４を堆積し、さらに、その上にシリコン酸化膜１２５を堆積する。シリコン窒化膜１２４はエッチストッパとして作用する。続いて、ＣＭＰ法、ドライエッチング法またはウェットエッチング法を用いて、シリコン酸化膜１２５を平坦化する。このとき、シリコン酸化膜１２５、シリコン窒化膜１２４およびハードマスク１１５を研磨することによって、ゲート電極１１０ａおよび１１０ｂの上面を露出させる。
【００３０】
次に、図１４に示すように、ニッケル膜１２６を堆積する。ニッケル膜１２６の膜厚は、ゲート電極１１０ｂの厚みの１．１倍以上とする。これにより、後の熱工程において、第２のゲート電極１１０ｂをＮｉＸＳｉＹ（Ｘ＞Ｙ）にシリサイド化することができる。例えば、ニッケル膜１２６の膜厚がゲート電極１１０ｂの厚みの１．１倍から１．４倍である場合、第２のゲート電極１１０ｂはＮｉ２Ｓｉにシリサイド化することができる。ニッケル膜１２６の膜厚がゲート電極１１０ｂの厚みの１．６５倍以上である場合、第２のゲート電極１１０ｂはＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２にシリサイド化することができる。
【００３１】
続いて、シリコン窒化膜３１０をニッケル膜１２６上に堆積する。リソグラフィ技術およびＲＩＥ法を用いて、Ｎ型ＭＩＳＦＥＴ領域上にあるシリコン窒化膜３１０を除去する。さらに、シリコン窒化膜３１０をマスクとして用いて、ニッケル膜１２６をエッチングすることによって、図１５に示すように、第２のゲート電極１１０ｂをニッケル膜１２６で被覆したまま、第１のゲート電極１１０ａの上面を露出させる。
【００３２】
次に、図１６に示すように、アルミニウム膜３２０をｎ型およびＰ型ＭＩＳＦＥＴ領域上に堆積し、さらに、チタン膜３３０をｎ型ＭＩＳＦＥＴ領域およびＰ型ＭＩＳＦＥＴ領域上に堆積する。
【００３３】
図１６に示す構造を４００℃〜５００℃の温度で熱処理する。これによって、図１７に示すように、第１のゲート電極１１０ａの底部にはアルミニウム層が偏析し、さらにアルミニウム層１１１ａの上には、チタンシリサイド（ＴｉＳｉ２）層１１２ａが形成される。第２のゲート電極１１０ｂは、ＮｉＸＳｉＹ（Ｘ＞Ｙ）にシリサイド化される。図１７に示すように、第２のゲート電極１１０ｂが大きい場合、第２のゲート電極１１０ｂは、Ｎｉ３１Ｓｉ１２またはＮｉ３Ｓｉから形成されると考えられる。
【００３４】
第１のゲート電極１１０ａでは、次のように、アルミニウム層１１１ａおよびチタンシリサイド１１２ａが形成される。熱工程において、アルミニウム層３２０は、シリサイド化されること無く、シリコン内に拡散する。これにより、シリコンとアルミニウムとの混合物がチタン層３３０と接触する。チタン層３３０はシリコンと反応してシリサイド化されるため、シリコンとアルミニウムとの混合物のうちシリコンのみがチタン層３３０側へ吸収される。その結果、第１のゲート電極１１０ａの下部にはアルミニウム層１１１ａが偏析し、アルミニウム層１１１ａの上には、チタンシリサイド（ＴｉＳｉ２）層１１２ａが形成される。
【００３５】
第２のゲート電極１１０ｂでは、ニッケル膜１２６が、シリコンと反応することによってＮｉＸＳｉＹ（Ｘ＞Ｙ）にシリサイド化される。ＮｉＸＳｉＹは、例えば、Ｎｉ２Ｓｉ、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２である。
【００３６】
ここで、アルミニウム膜３２０の膜厚は、ポリシリコンまたはアモルファスシリコンからなる第１のゲート電極１１０ａの厚みと等しいか、それよりも若干薄いことが好ましい。これにより、熱処理後に形成されるアルミニウム膜１１１ａの厚みは、ポリシリコンまたはアモルファスシリコンからなる第１のゲート電極１１０ａの厚みと等しいか、それよりも若干薄くなる。即ち、アルミニウム膜１１１ａの上面の高さレベルは、スペーサ１１６、１２１や側壁膜１２２等の上面の高さレベルと等しいか、それよりも若干低くなる。これにより、アルミニウム膜１１１ａは、チタンシリサイド１１２ａで塞がれる。その結果、未反応のアルミニウム膜３２０および未反応のチタン膜３３０の除去工程において、アルミニウム膜１１１ａはエッチングされない。即ち、チタンシリサイド１１２ａがアルミニウム膜１１１ａの保護膜として作用する。チタンシリサイド１１２ａは、コンタクトホール形成工程においてもアルミニウム膜１１１ａを保護することができる。さらに、チタンシリサイド１１２ａは、アルミニウム膜１１１ａの酸化防止膜としても機能する。
【００３７】
チタン膜３３０の膜厚は、ポリシリコンまたはアモルファスシリコンからなる第１のゲート電極１１０ａの厚みの１／２以上であることが好ましい。これにより、チタン膜３３０は、第１のゲート電極１１０ａ内のポリシリコンまたはアモルファスシリコンの全体を吸収し、チタンシリサイド（ＴｉＳｉ２）層１１２ａを形成することができる。尚、本実施形態では、チタン膜を用いたが、チタン膜に代えて、バナジウム膜またはモリブデン膜またはロジウム膜またはハフニウム膜またはタングステン膜を採用しても同様の効果を得ることができる。
【００３８】
シリコン窒化膜３１０は、アルミニウム膜３２０およびチタン膜３３０からニッケル膜１２６を分離する分離膜として機能する。シリコン窒化膜３１０を設けることによって、第２のゲート電極１１０ｂは、第１のゲート電極１１０ａとは独立にシリサイド化され得る。
【００３９】
次に、図１８に示すように、未反応のチタン膜３３０および未反応のアルミニウム膜３２０を除去する。チタンシリサイド層１１２ａは、上述のようにアルミニウム層１１１ａの保護のために残してもよいが、後述するＮ型ＭＩＳＦＥＴの仕事関数の観点からは除去しても差し支えない。
【００４０】
その後、公知の方法を用いて、層間絶縁膜（図示せず）を堆積し、層間絶縁膜にコンタクトを形成し、さらに配線等を形成する。後工程において、フォーミングガスを用いてアニールすることにより、第１の実施形態による半導体装置が完成する。
【００４１】
第１の実施形態による半導体装置は、シリコン基板１０１と、シリコン基板１０１上に設けられ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯまたはＨｆＺｒＳｉＯＮから成るゲート絶縁膜１０９と、ゲート絶縁膜１０９上に設けられたアルミニウム層１１１ａを含む第１のゲート電極１１０ａと、ゲート絶縁膜１０９上に設けられ、ＮｉＸＳｉＹ（Ｘ＞Ｙ）から成る第２のゲート電極１１０ｂとを備えている。チタンシリサイド膜１１２ａがアルミニウム層１１１ａ上に設けられていてもよい。第２のゲート電極１１０ｂは、Ｎｉ２Ｓｉ、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２のいずれかから形成され得る。さらに、窒素含有層２０３が第１のゲート電極１１０ａの下の半導体基板表面に設けられており、フッ素含有層２０１が第２のゲート電極１１０ｂの下の半導体基板表面に設けられている。
【００４２】
図１９を参照して上記構成を有する半導体装置の効果を説明する。図１９は、第１の実施形態によるｐ型ＭＩＳおよびｎ型ＭＩＳのそれぞれのゲート電極の仕事関数を示すグラフである。第１の実施形態のように、ゲート電極がＮｉ２Ｓｉの組成を有するニッケルシリサイドからなる場合、そのゲート電極の仕事関数は、約４．７０ｅＶである。
【００４３】
ｐ型ＦＥＴの第２のゲート電極１１０ｂは、その下のチャネル領域にフッ素含有層２０１が設けられている。フッ素含有層２０１により、フラットバンド電位が正側にシフトするため、第２のゲート電極１１０ｂの見かけ上の仕事関数は、５．０２ｅＶ以上となり、領域Ｒｐの範囲内に入る。第２のゲート電極１１０ｂがＮｉ３Ｓｉから成る場合、第２のゲート電極１１０ｂの仕事関数は、４．８０ｅＶであり、第２のゲート電極１１０ｂがＮｉ３１Ｓｉ１２から成る場合、第２のゲート電極１１０ｂの仕事関数は、４．８５ｅＶである。さらに、フッ素含有層２０１を有する場合、第２のゲート電極１１０ｂの見かけ上の仕事関数は、５．１０ｅＶ（Ｎｉ３Ｓｉの場合）、５．１５ｅＶ（Ｎｉ３１Ｓｉ１２の場合）となる。従って、第２のゲート電極１１０ｂがＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２から成る場合も、第２のゲート電極１１０ｂの見かけ上の仕事関数は、領域Ｒｐの範囲内に充分に入る。
【００４４】
Ｎｉ３ＳｉおよびＮｉ３１Ｓｉ１２は、Ｎｉ２Ｓｉよりも仕事関数が高い。従って、仕事関数の観点においては、第２のゲート電極１１０ｂは、Ｎｉ２ＳｉよりもＮｉ３ＳｉまたはＮｉ３１Ｓｉ１２で構成されたほうが好ましい。
【００４５】
しかし、Ｎｉ２ＳｉはＮｉ３ＳｉおよびＮｉ３１Ｓｉ１２よりもニッケル含有量が少ない。このため、第２のゲート電極１１０ｂのシリサイド工程において未反応のニッケルを除去する際に、Ｎｉ２Ｓｉはエッチングされにくい。さらに、Ｎｉ２ＳｉはＮｉ３ＳｉおよびＮｉ３１Ｓｉ１２よりも比抵抗が低い。このため、Ｎｉ２Ｓｉからなる第２のゲート電極１１０ｂは、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２からなる第２のゲート電極１１０ｂよりも低抵抗になる。さらに、Ｎｉ２Ｓｉは、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２よりも体積膨張が小さい。よって、Ｎｉ２Ｓｉからなる第２のゲート電極１１０ｂは変形しにくい。このように、製造の容易性の観点からすると、第２のゲート電極１１０ｂは、Ｎｉ３ＳｉまたはＮｉ３１Ｓｉ１２よりもＮｉ２Ｓｉのほうが好ましいと言うことができる。
【００４６】
ｎ型ＭＩＳの第１のゲート電極１１０ａはアルミニウム層１１１ａである。この場合、第１のゲート電極１１０ａの仕事関数は、４．２０ｅＶとなる。チタンシリサイド層１１２ａがアルミニウム層１１１ａ上に設けられていても、第１のゲート電極１１０ａの仕事関数は変わらない。さらに、フラットバンド電位を負側にシフトさせる機能を有する窒素含有層２０３がチャネル領域に設けられているため、ゲート電極の仕事関数は充分に領域Ｒｎの範囲内に入る。このように、ゲート絶縁膜として高誘電体を用いたとしても、ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴのそれぞれの閾値電圧を適正な値にすることができる。
【００４７】
フラットバンド電位のシフト量は、閾値電圧を調整するために使用されるイオン注入とフッ素や窒素のイオン注入とによって影響を受ける。例えば、フラットバンド電位全体のシフト量は、閾値電圧を調節するためのカウンターイオン注入によるシフト量とフッ素や窒素の注入によるシフト量との和になる。
【００４８】
ｐ型ＦＥＴにおいて、フッ素濃度はチャネルとゲート絶縁膜との界面にピークがあり、ｐ型ＦＥＴの移動度は高くなる。これにより、さらに、信頼性が向上するという利点がある。
【００４９】
ｎ型ＦＥＴにおいて、窒素はゲート絶縁膜下部に拡散する。通常のｎ型ＦＥＴの使用において、ゲート電界は、約０．６ＭＶ／ｃｍ２以上の高電界となる。このような、高いゲート電界で使用される場合には、窒素がゲート絶縁膜下部に拡散しても、移動度を高めることができる。その結果、ｐ型ＦＥＴおよびｎ型ＦＥＴともに高電界側の移動度の劣化がなく、高い移動度が保たれるため、高いドレイン電流を得ることができる。
【００５０】
通常、仕事関数の変調はゲート電極の組成の変更や不純物濃度の変更によってフラットバンド電位をシフトさせることを意味する。しかし、第１の実施形態では、チャネル領域の不純物濃度の変更によってフラットバンド電位をシフトさせている。本明細書では、このようなチャネル領域の変更によるフラットバンド電位のシフトも“仕事関数の変調”に含めている。このような仕事関数の変調を“見かけ上の仕事関数の変調”という。
【００５１】
第１の実施形態では、ゲート絶縁膜としてＨｆＳｉＯＮを採用した。しかし、ＨｆＳｉＯＮに代えて、ＨｆＳｉＯをゲート絶縁膜として採用してもよい。また、ＨｆをＺｒに代えて、ＺｒＳｉＯまたはＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。さらに、ＨｆおよびＺｒの両方を含んだＨｆＺｒＳｉＯまたはＨｆＺｒＳｉＯＮをゲート絶縁膜として採用してもよい。これらのゲート絶縁膜は、さらに、Ｔｉ、ＬａまたはＴａを含んでいてもよい。
【００５２】
なお、ＨｆＳｉＯＮは、ＨｆＳｉＯに比較して、耐熱性において優れている。しかし、製造工程における熱処理の時間を短時間にすることによってＨｆＳｉＯをゲート絶縁膜として採用することは可能である。
【００５３】
一般に、大規模集積回路の微細化は、ゲート絶縁膜の薄膜化を伴う。例えば、ゲート長が４０ｎｍ以下になると、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness）は、１．３ｎｍ以下にしなければならない。このような状況下で、シリコン酸化膜やシリコン酸窒化膜をゲート絶縁膜として用いた場合、リーク電流が増大する。このため、シリコン酸化膜やシリコン酸窒化膜よりも比誘電率の高い金属酸化膜や金属珪酸化膜、あるいは、これらの窒化膜をゲート絶縁膜として採用することが検討されている。
【００５４】
このような高誘電体をゲート絶縁膜に用いた場合、ＭＩＳＦＥＴの閾値電圧がシフトするという問題が生じた。特に、Ｐ型ＭＩＳＦＥＴでは、閾値電圧が大きく負側にシフトしてしまう。また、反転層の容量が小さく、ドレイン電流が小さくなるという問題もあった。
【００５５】
これらの問題に対処するために、メタルゲート電極を採用することが検討されている。この場合のメタルとは、金属単体や合金だけでなく、これらの窒化物や珪化物等をも含む。特に、ニッケルシリサイドを用いたフルシリサイドゲートは、大きな反転容量を確保することができる。しかしながら、ニッケルモノシリサイド（ＮｉＳｉ）の仕事関数は４．５ｅＶであるので、Ｎ型ＦＥＴやＰ型ＦＥＴに必要なＳｉのバンドギャップ付近の仕事関数を得ることは難しかった。
【００５６】
本実施形態は、Ｎ型ＦＥＴのゲート電極にアルミニウムを採用し、かつ、Ｐ型ＦＥＴのゲート電極にニッケルリッチシリサイド（ＮｉＸＳｉＹ（Ｘ＞Ｙ））を採用することによって、高誘電体をゲート絶縁膜に採用しつつも上記問題を解決することができる。即ち、本実施形態による半導体装置は、ゲート長を４０ｎｍ以下に微細化しても、リーク電流を抑制しつつ、Ｎ型ＭＩＳＦＥＴおよびＰ型ＭＩＳＦＥＴの各閾値電圧を充分に低くすることを可能とする。
【００５７】
（第２の実施形態）
第２の実施形態では、図１から図１５に示す工程の後、図２０に示すようにチタン層３３０上にニッケル層３４０を堆積している点で第１の実施形態と異なる。その後、第１の実施形態と同様に４００℃〜５００℃の温度で熱処理する。これによって、図２１に示すように、第１のゲート電極１１０ａの底部にはアルミニウム層１１１ａが偏析する。アルミニウム層１１１ａの上には、ニッケルシリサイド（ＮｉＳｉ２）層１１３ａが形成され、ニッケルシリサイド層１１３ａ上にチタンシリサイド（ＴｉＳｉ２）層１１２ａが形成される。第２のゲート電極１１０ｂは、第１の実施形態と同様にＮｉＸＳｉＹ（Ｘ＞Ｙ）にシリサイド化される。
【００５８】
次に、図２２に示すように、未反応のニッケル膜３４０、未反応のチタン膜３３０、未反応のアルミニウム膜３２０を除去する。その後、第１の実施形態と同様に、公知の方法を用いて、層間絶縁膜、コンタクト、配線等を形成する。後工程において、フォーミングガスを用いてアニールすることにより、第２の実施形態による半導体装置が完成する。
【００５９】
アルミニウム層３２０の膜厚は、アルミニウム層１１１ａとアルミニウム膜３２０とが接続しないように、アモルファスシリコンまたはポリシリコンからなる第１のゲート電極１１０ａの膜厚の２分の１以下であることが好ましい。アルミニウム層１１１ａとアルミニウム層３２０とが接続すると、未反応のアルミニウム層３２０の除去時に、アルミニウム層１１１ａがエッチングされるおそれがあるからである。
【００６０】
チタン膜３３０の膜厚は、５ｎｍ〜３０ｎｍであることが好ましい。チタン膜３３０がそれ以上厚い場合には、ニッケル膜３４０のニッケルがチタン膜３３０内を拡散してチタン膜３３０を通過することができないからである。
【００６１】
ニッケル膜３４０の膜厚ＴＮｉは、ＴＮｉ≧０．５５（ＴＳｉ−ＴＡｌ）であることが好ましい。ＴＳｉはアモルファスシリコンまたはポリシリコンからなる第１のゲート電極１１０ａの膜厚であり、ＴＡｌはアルミニウム膜３２０の膜厚である。ニッケル膜３４０の膜厚ＴＮｉがＴＮｉ≧０．５（ＴＳｉ−ＴＡｌ）を満たすことにより、アルミニウム層１１１ａとチタンシリサイド層１１２ａとの間に形成されるニッケルシリサイド層１１３ａは、ＮｉＸＳｉＹ（Ｘ＞Ｙ／２）にフルシリサイド化される。例えば、ニッケルシリサイド層１１３ａは、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３１Ｓｉ１２、Ｎｉ３Ｓｉにフルシリサイド化されてよい。
【００６２】
熱処理において、アルミニウム膜３２０は、アモルファスシリコンまたはポリシリコン（１１０ａ）へ拡散し、第１のゲート電極１１０ａの下部に偏析する。ニッケル膜３４０はチタン膜３３０を通過し、シリコンと反応する。これにより、ニッケルシリサイド膜１１３ａがアルミニウム層１１１ａ上に形成される。さらに、チタン膜３３０は、アモルファスシリコンまたはポリシリコンを吸収し、チタンシリサイド層１１２ａがニッケルシリサイド膜１１３ａ上に形成される。図２２に示す第１のゲート電極１１０ａはこのように形成される。
【００６３】
第２の実施形態では、ニッケルシリサイド膜１１３ａがアルミニウム層１１１ａ上を被覆し、さらに、チタンシリサイド層１１２ａがニッケルシリサイド膜１１３ａ上を被覆する。これにより、アルミニウム層１１１ａは、より完全に保護される。例えば、アルミニウム膜３２０の除去時にアルミニウム層１１１ａがエッチングされることをよりよく防止することができる。
【００６４】
ニッケルシリサイド層１１３ａおよびチタンシリサイド層１１２ａは、導電性材料であるので、完成品において残存させてもよい。
【００６５】
第２の実施形態による第１のゲート電極１１０ａは、アルミニウム層１１１ａ上に設けられたＮｉＸＳｉＹ（Ｘ≧Ｙ／２）からなるシリサイド層１１３ａと、シリサイド層１１３ａ上に設けられたチタンシリサイド層１１２ａとを備えている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００６６】
第２の実施形態による第１および第２のゲート電極は、第１の実施形態のそれらと同様の仕事関数を有する。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。尚、第１のゲート電極１１０ａは、その底部に設けられたアルミニウム層１１１ａによって仕事関数が決定されるので、シリサイド層１１３ａの組成はＮｉＳｉ２またはＮｉＳｉであっても差し支えない。
【００６７】
第２の実施形態において、チタン膜３３０を用いたが、チタン膜に代えて、バナジウム膜またはモリブデン膜またはロジウム膜またはハフニウム膜またはタングステン膜を採用しても同様の効果を得ることができる。
【図面の簡単な説明】
【００６８】
【図１】第１の実施形態による半導体装置の製造方法を示す断面図。
【図２】図１に続く、半導体装置の製造方法を示す断面図。
【図３】図２に続く、半導体装置の製造方法を示す断面図。
【図４】図３に続く、半導体装置の製造方法を示す断面図。
【図５】図４に続く、半導体装置の製造方法を示す断面図。
【図６】図５に続く、半導体装置の製造方法を示す断面図。
【図７】図６に続く、半導体装置の製造方法を示す断面図。
【図８】図７に続く、半導体装置の製造方法を示す断面図。
【図９】図８に続く、半導体装置の製造方法を示す断面図。
【図１０】図９に続く、半導体装置の製造方法を示す断面図。
【図１１】図１０に続く、半導体装置の製造方法を示す断面図。
【図１２】図１１に続く、半導体装置の製造方法を示す断面図。
【図１３】図１２に続く、半導体装置の製造方法を示す断面図。
【図１４】図１３に続く、半導体装置の製造方法を示す断面図。
【図１５】図１４に続く、半導体装置の製造方法を示す断面図。
【図１６】図１５に続く、半導体装置の製造方法を示す断面図。
【図１７】図１６に続く、半導体装置の製造方法を示す断面図。
【図１８】図１７に続く、半導体装置の製造方法を示す断面図。
【図１９】第１の実施形態によるｐ型ＭＩＳおよびｎ型ＭＩＳのそれぞれのゲート電極の仕事関数を示すグラフ。
【図２０】第２の実施形態による半導体装置の製造方法を示す断面図。
【図２１】図２０に続く、半導体装置の製造方法を示す断面図。
【図２２】図２１に続く、半導体装置の製造方法を示す断面図。
【符号の説明】
【００６９】
１０１…半導体基板
１０９…ＨｆＳｉＯＮ膜
１１０ａ…第１のゲート電極
１１１ａ…アルミニウム層
１１２ａ…チタンシリサイド層
１１０ｂ…第２のゲート電極
２０１…フッ素含有層
２０３…窒素含有層
３２０…アルミニウム膜
３３０…チタン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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