(57)【要約】【課題】プログラムが容易で、必要なスペースが少なく、かつ製造工程を簡略化できるアンチヒューズ素子を有する半導体装置を提供する。【解決手段】アンチヒューズ素子は、第１の端子部２２ａと、第２の端子部２２ｂと、第１の端子部２２ａと第２の端子部２２ｂとの間に設けられたヒューズ本体部２３とを備えている。第１の端子部２２ａに接続された部分と第２の端子部２２ｂに接続された部分とで構成される。ヒューズ本体部２３は、第１の端子部２２ａに接続された部分と、第２の端子部２２ｂに接続された部分と、両部分の間に配置され、第１の端子部２２ａと第２の端子部とを実質的に絶縁状態にするアンチヒューズ接続部２４とで構成されている。アンチヒューズ２４は、第１の端子部２２ａと第２の端子部２２ｂとの間に電圧を印加することにより不可逆的に導通させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上または上方に設けられたポリシリコン膜と、前記ポリシリコン膜上に設けられた金属シリサイド層とを有するアンチヒューズ素子を有する半導体装置であって、
前記アンチヒューズ素子は、
共に前記ポリシリコン膜と前記シリサイド層とを有する第１の端子部および第２の端子部と、
前記第１の端子部と前記第２の端子部との間に設けられ、前記第１の端子部と前記第２の端子部とを絶縁するアンチヒューズ接続部が一部に形成され、前記ポリシリコン膜と前記シリサイド層とを有するヒューズ本体部とを有し、
前記金属シリサイド層は、前記アンチヒューズ接続部を挟むように間隔を空けて配置されている半導体装置。
【請求項２】
前記金属シリサイド膜は、ニッケルシリサイド膜、カルシウムシリサイド膜、マグネシウムシリサイド膜から選ばれたいずれか１つであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上に形成され、ゲート電極を有する電界効果型トランジスタをさらに備えていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極全体は金属シリサイドで構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ヒューズ本体部は、前記第１の端子部および前記第２の端子部よりも平面的に見て幅が狭くなっていることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記ヒューズ本体部は、互いに異なる幅を有する複数のアンチヒューズが、段階的に幅が大きくなるように配置されてなり、
前記複数のアンチヒューズの各々には、前記アンチヒューズ接続部が１つずつ形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極およびアンチヒューズ素子用ゲート電極を形成する工程（ａ）と、
前記ゲート電極、前記アンチヒューズ用ゲート電極、および前記半導体基板上に第１の絶縁膜を形成する工程（ｂ）と、
前記第１の絶縁膜のうち、前記アンチヒューズ素子用ゲート電極の上に設けられた部分の一部上に第１のフォトレジスト膜を形成する工程（ｃ）と、
前記第１のフォトレジスト膜をマスクとして前記第１の絶縁膜をエッチングし、前記ゲート電極および前記アンチヒューズ素子用ゲート電極の側面上にサイドウォールを形成するとともに、前記アンチヒューズ素子用ゲート電極の一部上に前記第１の絶縁膜を残した後、前記第１のフォトレジスト膜を除去する工程（ｄ）と、
前記工程（ｄ）の後、少なくとも前記半導体基板上と前記アンチヒューズ素子用ゲート電極の露出部分上とに金属シリサイド層を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項８】
前記工程（ａ）は、
前記ゲート絶縁膜と、前記ポリシリコン膜と、第２の絶縁膜とを順次前記半導体基板上に形成する工程（ａ１）と、
上面上に前記第２の絶縁膜を残した状態で前記ゲート電極を形成する工程（ａ２）とを含んでおり、
前記第１の絶縁膜を除去した後、前記ゲート電極、前記アンチヒューズ素子用ゲート電極、および前記半導体基板上に第３の絶縁膜を形成する工程（ｆ）と、
前記第３の絶縁膜および前記第２の絶縁膜を除去して前記ゲート電極を露出させる工程（ｇ）と、
前記工程（ｇ）の後に前記ゲート電極全体をシリサイド化する工程（ｈ）とをさらに備えていることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極およびアンチヒューズ素子用ゲート電極を形成する工程（ａ）と、
前記ゲート電極、前記アンチヒューズ用ゲート電極、および前記半導体基板上に第１の絶縁膜を形成する工程（ｂ）と、
前記第１の絶縁膜のうち、前記アンチヒューズ素子用ゲート電極の上に設けられた部分の一部上に第１のフォトレジスト膜を形成する工程（ｃ）と、
前記第１のフォトレジスト膜をマスクとして前記第１の絶縁膜をエッチングし、前記アンチヒューズ素子用ゲート電極の一部上に前記第１の絶縁膜を残した後、前記第１のフォトレジスト膜を除去する工程（ｄ）と、
前記工程（ｄ）の後、少なくとも前記半導体基板上と前記アンチヒューズ素子用ゲート電極の露出部分上とに金属シリサイド層を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項１０】
前記工程（ａ）は、
前記ゲート絶縁膜と、前記ポリシリコン膜と、第２の絶縁膜とを順次前記半導体基板上に形成する工程（ａ１）と、
上面上に前記第２の絶縁膜を残した状態で前記ゲート電極を形成する工程（ａ２）とを含んでおり、
前記第１の絶縁膜を除去した後、前記ゲート電極、前記アンチヒューズ素子用ゲート電極、および前記半導体基板上に第３の絶縁膜を形成する工程（ｆ）と、
前記第３の絶縁膜および前記第２の絶縁膜を除去して前記ゲート電極を露出させる工程（ｇ）と、
前記工程（ｇ）の後に前記ゲート電極全体をシリサイド化する工程（ｈ）とをさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）では、前記半導体基板の非シリサイド領域上に前記ゲート絶縁膜を介して前記ポリシリコン膜からなる第２のゲート電極をさらに形成し、
前記工程（ｂ）では、前記非シリサイド領域内の前記半導体基板上および前記第２のゲート電極上にも前記第１の絶縁膜を形成し、
前記工程（ｃ）では、前記非シリサイド領域内の前記半導体基板上および前記第２のゲート電極上に設けられた前記第１の絶縁膜の上にも前記第１のフォトレジスト膜を形成し、
前記工程（ｄ）では、前記非シリサイド領域内の前記半導体基板上および前記第２のゲート電極上にも前記第１の絶縁膜を残し、
前記工程（ｇ）では、前記非シリサイド領域内の前記半導体基板および前記第２のゲート電極の上面は前記第１の絶縁膜で覆われており、
前記工程（ｈ）では、前記非シリサイド領域内の前記半導体基板および前記第２のゲート電極はシリサイド化されないことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極およびアンチヒューズ素子用ゲート電極を形成する工程（ａ）と、
前記アンチヒューズ用ゲート電極のうち一部の領域を開口する第１のフォトレジスト膜を形成する工程（ｂ）と、
前記第１のフォトレジスト膜をマスクとして前記アンチヒューズ素子用ゲート電極の露出部分の上部に窒素イオンまたは酸素イオンを注入する工程（ｃ）と、
前記第１のフォトレジスト膜を除去した後、少なくとも前記半導体基板上と前記アンチヒューズ素子用ゲート電極のうち前記窒素イオンまたは前記酸素イオンが注入された部分を除く部分上とに金属シリサイド層を形成する工程（ｄ）とを備えている半導体装置の製造方法。
【請求項１３】
前記工程（ａ）は、
前記ゲート絶縁膜と、前記ポリシリコン膜と、第１の絶縁膜とを順次前記半導体基板上に形成する工程（ａ１）と、
上面上に前記第１の絶縁膜を残した状態で前記ゲート電極を形成する工程（ａ２）とを含んでおり、
前記工程（ｄ）の後、前記ゲート電極、前記アンチヒューズ素子用ゲート電極、および前記半導体基板上に第２の絶縁膜を形成する工程（ｅ）と、
前記第２の絶縁膜および前記第１の絶縁膜を除去して前記ゲート電極を露出させる工程（ｆ）と、
前記工程（ｆ）の後に前記ゲート電極全体をシリサイド化する工程（ｇ）とをさらに備えていることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極およびアンチヒューズ素子用ゲート電極を形成する工程（ａ）と、
少なくとも前記半導体基板上と前記アンチヒューズ素子用ゲート電極上に金属シリサイド層を形成する工程（ｂ）と、
前記アンチヒューズ素子用ゲート電極上に形成された前記金属シリサイド層のうち、一部を除去する工程（ｃ）とを備えている半導体装置の製造方法。
【請求項１５】
前記工程（ａ）は、
前記ゲート絶縁膜と、前記ポリシリコン膜と、第１の絶縁膜とを順次前記半導体基板上に形成する工程（ａ１）と、
上面上に前記第１の絶縁膜を残した状態で前記ゲート電極を形成する工程（ａ２）とを含んでおり、
前記工程（ｃ）の後、前記ゲート電極、前記アンチヒューズ素子用ゲート電極、および前記半導体基板上に第２の絶縁膜を形成する工程（ｄ）と、
前記第２の絶縁膜を除去して前記ゲート電極を露出させる工程（ｅ）と、
前記工程（ｅ）の後に前記ゲート電極全体をシリサイド化する工程（ｆ）とをさらに備えていることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記金属シリサイド層は、ニッケルシリサイド、カルシウムシリサイド、マグネシウムシリサイドのうちいずれか１つで構成されていることを特徴とする請求項７〜１５のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１７】
前記工程（ａ）で形成される前記アンチヒューズ素子用ゲート電極は、第１の端子部および第２の端子部と、前記第１の端子部と前記第２の端子部との間に、互いに異なる幅を有する複数の部分が、段階的に幅が大きくなるように配置されたヒューズ本体部とを有していることを特徴とする請求項７〜１６のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、シリサイド膜を有する半導体装置における電気的にプログラム可能なアンチヒューズ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
アンチヒューズ素子は、一般に導電体間の接続部に設けられ、初期状態が非導通であって、必要に応じてその非導通部分を電気的に導通状態に遷移させることが可能なスイッチ素子である。
【０００３】
図２３は、配線接続部における従来のアンチヒューズ素子を示す断面図である。同図に示す半導体装置において、下部配線２上に層間絶縁膜４を介して上部配線１が形成されている。下部配線２上であって且つコンタクトプラグ５の下に、絶縁膜からなるヒューズ膜３が形成される。プログラミングは、上部配線１に高電圧を印加してヒューズ膜３を絶縁破壊させ、非導通状態から導通状態へと遷移させることにより行う。この結果、上部配線１と下部配線２とを電気的に接続させる。例えば、ＤＲＡＭ(Dynamic Random Access Memory)において、セルキャパシタと同一構造を有する様に作製されたキャパシタに対して、キャパシタ絶縁膜を電気的に破壊してキャパシタ電極間を導通させることにより、情報を書き込むタイプのアンチヒューズ素子が検討されてきた。
【０００４】
一方、電気ヒューズ素子の他の例として、配線部に過大電流を通すことにより溶融切断させるヒューズ素子も検討されている（特許文献１）。これは、ポリシリコン膜上にシリサイド膜を形成したヒューズ本体において、ヒューズ切断部のみ高融点金属よりも融点の低いポリシリコン膜単層のみにして切断し易いようにしている。
【特許文献１】特開２００６−４９４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、従来の半導体装置に形成されるアンチヒューズ素子は、ＤＲＡＭ製品以外には適用できず、しかもセルキャパシタサイズのスペースが必要となってしまう。また、セルキャパシタと同一工程によりアンチヒューズ用のキャパシタを作製するために、その絶縁破壊に要する電圧を印加する際に電圧降下が大きくなり、必要以上に大きなプログラム電源回路が必要になってしまう。
【０００６】
また、従来の半導体装置に形成される配線溶融切断タイプのヒューズ素子では、ヒューズ抵抗が大きくなりがちであり、大電圧を印加しないと溶融しないという不具合が生じる。
【０００７】
本発明は、トランジスタを有する半導体装置と共通の工程を用いて形成でき、必要なスペースが少なくてすみ、且つプログラミングが容易なヒューズ素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板の上または上方に設けられたポリシリコン膜と、前記ポリシリコン膜上に設けられた金属シリサイド層とを有するアンチヒューズ素子を有する半導体装置であって、前記アンチヒューズ素子は、共に前記ポリシリコン膜と前記シリサイド層とを有する第１の端子部および第２の端子部と、前記第１の端子部と前記第２の端子部との間に設けられ、前記第１の端子部と前記第２の端子部とを絶縁するアンチヒューズ接続部が一部に形成され、前記ポリシリコン膜と前記シリサイド層とを有するヒューズ本体部とを有し、前記金属シリサイド層は、前記アンチヒューズ接続部を挟むように間隔を空けて配置されている。
【０００９】
この構成により、２つの端子部間に電圧を印加して、金属シリサイド層をエレクトロマイグレーションによりアンチヒューズ素子を比較的低電圧で導通させることができる。そのため、ポリシリコン膜が電圧印加時に溶断しにくくなっている。また、従来のアンチヒューズ素子に比べて面積を小さくすることが可能になっている。
【００１０】
なお、アンチヒューズ素子はゲート電極を有する電解効果トランジスタと同一基板上に形成でき、例えばＦＰＧＡ中のロジックセル間に配置されたり、不揮発性記憶装置のメモリセルに利用されたりすることが可能である。また、アンチヒューズ素子は、全体がシリサイド化されたいわゆるＦＵＳＩゲートを有するＭＩＳトランジスタとも同一基板上に好ましく設けられる。
【００１１】
本発明の半導体装置の第１の製造方法は、半導体基板上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極およびアンチヒューズ素子用ゲート電極を形成する工程（ａ）と、前記ゲート電極、前記アンチヒューズ用ゲート電極、および前記半導体基板上に第１の絶縁膜を形成する工程（ｂ）と、前記第１の絶縁膜のうち、前記アンチヒューズ素子用ゲート電極の上に設けられた部分の一部上に第１のフォトレジスト膜を形成する工程（ｃ）と、前記第１のフォトレジスト膜をマスクとして前記第１の絶縁膜をエッチングし、前記ゲート電極および前記アンチヒューズ素子用ゲート電極の側面上にサイドウォールを形成するとともに、前記アンチヒューズ素子用ゲート電極の一部上に前記第１の絶縁膜を残した後、前記第１のフォトレジスト膜を除去する工程（ｄ）と、前記工程（ｄ）の後、少なくとも前記半導体基板上と前記アンチヒューズ素子用ゲート電極の露出部分上とに金属シリサイド層を形成する工程（ｅ）とを備えている。
【００１２】
また、本発明の半導体装置の第２の製造方法は、半導体基板上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極およびアンチヒューズ素子用ゲート電極を形成する工程（ａ）と、前記ゲート電極、前記アンチヒューズ用ゲート電極、および前記半導体基板上に第１の絶縁膜を形成する工程（ｂ）と、前記第１の絶縁膜のうち、前記アンチヒューズ素子用ゲート電極の上に設けられた部分の一部上に第１のフォトレジスト膜を形成する工程（ｃ）と、前記第１のフォトレジスト膜をマスクとして前記第１の絶縁膜をエッチングし、前記アンチヒューズ素子用ゲート電極の一部上に前記第１の絶縁膜を残した後、前記第１のフォトレジスト膜を除去する工程（ｄ）と、前記工程（ｄ）の後、少なくとも前記半導体基板上と前記アンチヒューズ素子用ゲート電極の露出部分上とに金属シリサイド層を形成する工程（ｅ）とを備えている。
【００１３】
また、本発明の半導体装置の第３の製造方法は、半導体基板上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極およびアンチヒューズ素子用ゲート電極を形成する工程（ａ）と、前記アンチヒューズ用ゲート電極のうち一部の領域を開口する第１のフォトレジスト膜を形成する工程（ｂ）と、前記第１のフォトレジスト膜をマスクとして前記アンチヒューズ素子用ゲート電極の露出部分の上部に窒素イオンまたは酸素イオンを注入する工程（ｃ）と、前記第１のフォトレジスト膜を除去した後、少なくとも前記半導体基板上と前記アンチヒューズ素子用ゲート電極のうち前記窒素イオンまたは前記酸素イオンが注入された部分を除く部分上とに金属シリサイド層を形成する工程（ｄ）とを備えている。
【００１４】
また、本発明の半導体装置の第４の製造方法は、半導体基板上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極およびアンチヒューズ素子用ゲート電極を形成する工程（ａ）と、少なくとも前記半導体基板上と前記アンチヒューズ素子用ゲート電極上に金属シリサイド層を形成する工程（ｂ）と、前記アンチヒューズ素子用ゲート電極上に形成された前記金属シリサイド層のうち、一部を除去する工程（ｃ）とを備えている。
【００１５】
以上のような方法によれば、アンチヒューズ素子をゲート電極を有する電界効果トランジスタと共通の工程により作製することができる。
【発明の効果】
【００１６】
本発明の半導体装置およびその製造方法によれば、ポリシリコン層と金属シリサイド層とで構成されたアンチヒューズ素子が形成されているので、従来のアンチヒューズ素子に比べて面積を小さくすることができ、且つゲート電極を有するトランジスタと共通の工程により容易に作製される。また、エレクトロマイグレーションを利用してアンチヒューズ素子を導通させるので、低電圧で書き込むことが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１８】
（第１の実施形態）
図１（ａ）は、初期状態の本発明の第１の実施形態に係るアンチヒューズ素子を示す平面図、断面図および等価回路であり、（ｂ）は、導通後の第１の実施形態に係るアンチヒューズ素子の平面図、断面図および等価回路である。
【００１９】
図１（ａ）に示すように、本実施形態のアンチヒューズ素子は、第１の端子部２２ａと、第２の端子部２２ｂと、第１の端子部２２ａと第２の端子部２２ｂとの間に設けられたヒューズ本体部２３とを備えている。等価回路から分かるように、ヒューズ本体部２３は、第１の端子部２２ａに接続された部分と、第２の端子部２２ｂに接続された部分と、両部分の間に配置され、第１の端子部２２ａと第２の端子部とを実質的に絶縁状態にするアンチヒューズ接続部２４とで構成されている。
【００２０】
具体構成としては、本実施形態のアンチヒューズ素子は、シリコンなどからなる半導体基板上にゲート絶縁膜を挟んで形成された厚さが例えば６０ｎｍ〜１６０ｎｍ程度のポリシリコン膜２０と、アンチヒューズ接続部２４を除く部分のポリシリコン膜２０上に形成された厚さが１５ｎｍ〜５０ｎｍ程度であるＮｉＳｉ膜２１などの金属シリサイド膜とで構成されている。ポリシリコン膜２０中の不純物濃度は、１×１０２１ｃｍ−３以下であり、ポリシリコン膜２０は非常に高抵抗（実質的に絶縁状態）になっている。なお、図１（ａ）に示す例では、ＮｉＳｉ膜２１が形成されていないアンチヒューズ接続部２４はヒューズ本体部２３のほぼ中央に設けられている。また、ヒューズ本体部２３の幅は、第１の端子部２２ａおよび第２の端子部２２ｂよりも狭くなっている。
【００２１】
ヒューズ本体部２３の長さＬは例えば１μｍ、幅Ｗは１００ｎｍ〜５００ｎｍの範囲であり、アンチヒューズ接続部２４のスペースＳは１００ｎｍ以上５００ｎｍ以下の範囲で形成されることが好ましい。これは、スペースＳが１００ｎｍ未満であると初期状態において十分な絶縁性を保てなくなり、５００ｎｍを越えるとエレクトロマイグレーションによって導通させることが難しくなるためである。ポリシリコン膜２０のシート抵抗は、不純物濃度に応じて４ｋΩ／□〜４００ｋΩ／□の間で調節可能であるが、アンチヒューズ接続部２４を実質的に絶縁状態にするため、１０ｋΩ／□以上であることが好ましい。
【００２２】
本実施形態のアンチヒューズ素子は、絶縁破壊を利用する従来のアンチヒューズ素子に比べて低電圧で導通させることができるので、容易にプログラミング（導通させる操作）を行うことができる。また、本実施形態のアンチヒューズ素子は、セルキャパシタを利用する従来のアンチヒューズ素子に比べて面積を小さくすることができる。また、ポリシリコンとシリサイドで構成されているため、ゲート電極を有するトランジスタと共通の工程により容易に作製することができる。
【００２３】
次に、本実施形態のアンチヒューズ素子の使用方法および用途等について説明する。今後の説明は、Ｌ＝１μｍ、Ｗ＝１００ｎｍ、Ｓ＝１００ｎｍであるアンチヒューズ素子に対して行う。
【００２４】
図１（ｂ）には、図１（ａ）に示すアンチヒューズ素子中のＮｉにエレクトロマイグレーションを起こさせて、アンチヒューズ接続部２４をショートさせた状態を示す。この状態は、例えば第１の端子部２２ａに０Ｖ、第２の端子部２２ｂに３。３Ｖの電圧を印加することで、第１の端子部２２ａから第２の端子部２２ｂの方向に流れる電子風の摩擦により、Ｎｉを第２の端子部２２ｂに向かう方向にエレクトロマイグレーションさせることで実現できる。この操作によりアンチヒューズ接続部２４は、絶縁膜破壊型のアンチヒューズ素子と同様に不可逆的にショートするが、このショートは絶縁破壊よりも低い印加電圧で実現することができる。アンチヒューズ素子のサイズ等にもよるが、アンチヒューズ素子を導通させるために第１の端子部２２ａと第２の端子部との間に印加する電圧は１Ｖ〜５Ｖ程度である。本実施形態のように、端子間に印加される電圧が３．３Ｖ程度であれば、ポリシリコン膜２０に流れる電流も１０ｍＡ以下であるので、ポリシリコン膜２０自体の溶断は発生し得ない。
【００２５】
なお、本実施形態のアンチヒューズ素子においては金属シリサイドが用いられるが、その中でもＮｉシリサイドが最も好ましく用いられる。これは、例えばシリサイド金属であるＴｉやＣｏに比べて，Ｎｉがシリコン中を拡散しやすい特性を有するからである。例えば、Ｎｉのシリコンへの固溶度は、Ｃｏよりも１０の４乗から６乗も大きい。しかも、自己拡散係数は、Ｔｉが２×１０−４、Ｃｏが２．３×１０−１であるのに対してＮｉは１．２７と非常に大きい。さらに、シリコンの融点１４１０℃に対して最も近いのがＮｉで１４５５℃、Ｃｏは１４９５℃でＮｉに次いで融点が近いが、Ｔｉは１６６８℃と非常に高いため、Ｓｉの方が先に動き始める。つまり、自己拡散係数が大きく、融点がシリコンと同等以下である金属が，Ｎｉと同様にポリシリコン中でエレクトロマイグレーションを起こしやすいと考えられる。従って、Ｃａ（自己拡散係数８．３、融点８９３℃）とＭｇ（自己拡散係数１．５、融点６５０℃）のシリサイド膜を利用してもＮｉを用いる場合と同様な効果が得られるものと考えられる。
【００２６】
次に、図２を参照して、半導体基板に他の回路とともに組み込まれたアンチヒューズ素子によって、論理設計が可能なマスクＲＯＭを説明する。図２（ａ）、（ｂ）は、マスクＲＯＭの回路構成例を示す図であり、（ｃ）は、マスクＲＯＭにおいて本発明のアンチヒューズ素子を用いた回路構成例を示す図である。
【００２７】
マスクＲＯＭは、製造段階で情報を回路パターンに書き込むため、１度作ってしまうと記憶情報の変更ができない。主な情報書き込み法は２つあり、１つは図２（ａ）に示すように、各アドレスにおけるメモリトランジスタの有無でＲＯＭコード（１，０パターン）を決める方法である。メモリトランジスタがあるアドレス３０は１を記憶し、メモリトランジスタが無いアドレス３１は０を記憶する。もう１つの方法は、図２（ｂ）に示すように、メモリトランジスタを全アドレスに作り込んでおいて、ビット線にトランジスタを接続するか否かで記憶される情報を決める方法である。ビット線に接続したアドレス３２は「１」を記憶し、ビット線に接続しないアドレス３３は「０」を記憶する。
【００２８】
そこで、図２（ｂ）に示すマスクＲＯＭの製造段階において、メモリトランジスタとビット線の間に本発明のアンチヒューズを形成しておき、全アドレスを「０」の状態にしておく。出荷後に、所望のアドレスのアンチヒューズを接続する事で「１」を記憶させる事ができ、ユーザーが自由に論理設計を行うことが可能となる。図２（ｃ）に示すように、出荷時ヒューズ３４は０記憶で、出荷後のショートヒューズ３５で１を記憶させるのである。
【００２９】
さらに、図３（ａ）、（ｂ）を参照して、半導体基板上に他の回路とともに組み込まれたアンチヒューズ素子によってプログラムが可能となるＦＰＧＡ（Field Programmable Gate Array）を説明する。ＦＰＧＡはプログラム可能なロジックセルを規則的に並べてその間に配線領域を用意し、各ロジックセルと配線領域をプログラムする事で論理回路を実現するものである。図３（ａ）は、ＦＰＧＡの回路構成例を示す図である。内部配線１と内部配線２が交差した部分に、本発明のアンチヒューズ素子が組み込んである。
【００３０】
具体的には、図３（ｂ）に示すように、例えばアンチヒューズ素子の第１の端子部をコンタクトプラグ５４を介して第１の内部配線５０に接続し、アンチヒューズ素子の第２の端子部を第２の内部配線５２に接続する。
【００３１】
以上の構成にすることで、従来よりも低電圧でプログラム可能なＦＰＧＡを実現することができ、省電力化を図ることができる。また、図２３に示す従来のアンチヒューズ素子を用いる場合に比べて配線領域を小さくすることが可能になり、集積度の向上を図ることができる。
【００３２】
また、本実施形態のアンチヒューズ素子は、ＭＩＳトランジスタのゲート電極と同一材料であるポリシリコンと、金属シリサイド層とで構成されているため、ゲート電極を有する素子（電界効果型トランジスタなど）が形成された半導体装置と同一基板上に、共通のプロセスによって容易に形成することができる。
【００３３】
なお、本実施形態で説明したアンチヒューズ素子のサイズは、一例であって、上述の値に限定されるものではない。 
【００３４】
（第２の実施形態）
図４（ａ）、（ｂ）は、本発明の第２の実施形態に係るアンチヒューズ素子を示す構造図である。図４（ａ）は、ヒューズ本体部２３の幅を段階的に広げたアンチヒューズ素子を表している。ここでは、ヒューズ本体部２３の幅が３段階になっており、幅が異なるそれぞれの部分には、シリサイド層が形成されないアンチヒューズ接続部が設けられている。等価回路においては、幅の狭い方から順にＦ１，Ｆ２，Ｆ３とした３つのアンチヒューズ素子が、互いに直列に接続されていることになる。
【００３５】
端子間に電圧を印加すると、幅の狭いアンチヒューズＦ１から順にアンチヒューズＦ２、アンチヒューズＦ３と接続される。初期状態は等価回路に示すようにアンチヒューズＦ１〜Ｆ３の全部がオープンである。図４（ｂ）は、パッド間に電圧を印加させて，Ｆ１の両端間にかかる電位差が３．３Ｖになった時にヒューズが接続された状態を示している。アンチヒューズＦ１、Ｆ２、Ｆ３におけるポリシリコン膜およびシリサイド膜の幅は第１の端子部および第２の端子部の幅より狭ければ任意でよく、アンチヒューズ接続部の間隔は１００ｎｍ以上５００ｎｍ以下程度である。アンチヒューズＦ１、Ｆ２、Ｆ３の長さはそれぞれ任意でよい。また、ポリシリコン膜のシート抵抗は、不純物濃度に応じて４ｋΩ／□〜４００ｋΩ／□の間で調節可能であるが、アンチヒューズ接続部を実質的に絶縁状態にするため、１０ｋΩ／□以上であることが好ましい。
【００３６】
次に、図５を参照して、本実施形態に係るアンチヒューズ素子の働きを詳しく説明する。図５（ａ）は、標準的なサイズの本実施形態に係るアンチヒューズ素子を示す平面図である。ここでは、ヒューズ本体部の長さがそれぞれ１μｍで、アンチヒューズ接続部のスペースがいずれも１００ｎｍであるアンチヒューズＦ１、Ｆ２、Ｆ３が互いに直列に接続されている例を示す。また、アンチヒューズＦ１、Ｆ２、Ｆ３の幅は、順に１００ｎｍ、１２５ｎｍ、１６７ｎｍとし、各アンチヒューズの長さは１μｍとし、アンチヒューズ素子を構成するポリシリコン膜のシート抵抗は５００Ω／□とする。電圧の印加は左端子（第１の端子部）を０Ｖにして右端子（第２の端子部）を可変にした。
【００３７】
図５（ｂ）は、右端子への印加電圧とヒューズに流れる電流の関係を表すグラフである。まず最初に、Ｆ１がショートするまでのグラフに示すように、第１の端子部と第２の端子部との間に７．９２Ｖの電圧を印加するとＦ１にかかる電位差が３．３Ｖになり、６．６ｍＡの電流が流れＦ１がショートする。なお、Ｆ１に流れる電流は１０ｍＡ以下なので、ポリシリコン膜が溶断することはない。続いて、第１の端子部と第２の端子部との間に５．７８Ｖの電圧を印加するとＦ２にかかる電位差が３．３Ｖになり８．３ｍＡの電流が流れＦ２がショートする。やはり、１０ｍＡ以下の電流に抑えているので、ポリシリコン膜は溶断することはない。つまり、ヒューズの幅、ポリシリコン膜のシート抵抗を調整することにより、互いに直列に接続された複数のアンチヒューズのアンチヒューズ接続部を選択的にショートすることができるようになる。また、各アンチヒューズををショートさせるための電圧を制御することが可能となる。
【００３８】
図６（ａ）、（ｂ）を参照して、本実施形態のアンチヒューズ素子を利用した抵抗のトリミング法を説明する。
【００３９】
図６（ａ）は、アンチヒューズを３本と４端子を使用した従来のトリミング回路図である。初期状態でのアンチヒューズ素子全体の抵抗値Ｒはｒ１＋ｒ２＋ｒ３で表される。デバイス特性の評価を行った結果、抵抗値を下げる必要が起った時、Ｆ１をショートさせて抵抗Ｒをｒ２＋ｒ３に下げるか、あるいはＦ１とＦ２をショートさせて抵抗Ｒをｒ３に下げる。このように適宜トリミングする。アンチヒューズ素子のショートは、アンチヒューズＦ１〜Ｆ３を挟む２つ端子間に電圧を印加させて行う。図６（ｂ）は、図５（ａ）に示した本実施形態のアンチヒューズ素子を使用したトリミング回路である。このトリミング回路を用いて、所望の幅のアンチヒューズまで接続させると、図６（ａ）に示す従来のトリミング回路と同様な抵抗調節機能を実現できる。
【００４０】
本実施形態のトリミング回路によれば、アンチヒューズに電圧を印加するための端子数が２個のみでよいため、従来のトリミング回路に比べて端子数を減らすことができる。そのため、トリミング回路の省スペース化を図ることができる。このようなトリミング回路は、例えば論理回路など、種々の回路に用いられる。
【００４１】
なお、１つのアンチヒューズ素子内に設けられるアンチヒューズの数は、互いに異なる幅を有していれば４つ以上であってもよいし、２個であってもよい。
【００４２】
（第３の実施形態）
図７（ａ）〜（ｈ）、図８（ａ）〜（ｈ）は、本発明の第３の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。ここでは、ＭＯＳトランジスタが金属シリサイドからなるゲート電極（ＦＵＳＩゲート）を有する場合を例にとって説明する。
【００４３】
まず、図７（ａ）に示すように、シリコンからなる半導体基板上に、３つの素子形成領域２０１、２０２及び２０３を区画するＳＴＩなどの素子分離領域１０１を形成後、熱酸化などにより、半導体基板上に厚さが約１．６ｎｍのゲート絶縁膜１０２を形成する。ここで、素子形成領域２０１、２０２、２０３にはそれぞれ後工程でＮチャネル型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジスタ、および本発明のアンチヒューズ素子が形成される。次いで、ゲート絶縁膜１０２上に、ポリシリコン膜１０３、シリコン酸化膜１０４をＣＶＤ法などにより順次半導体基板上に形成する。ポリシリコン膜１０３の厚さは例えば１００ｎｍであり、シリコン酸化膜１０４の厚さは２５ｎｍである。
【００４４】
次に、図７（ｂ）に示すように、所定のパターンを有するフォトレジスト膜１０５を形成する。その後、図７（ｃ）に示すように、当該フォトレジスト膜１０５をマスクとしてシリコン酸化膜１０４の異方性ドライエッチングを行ってハードマスク１０６を形成する。次いで、フォトレジスト膜１０５を除去する。
【００４５】
続いて、図７（ｄ）に示すように、アンチヒューズ素子用のゲート電極パターンとして、素子形成領域２０３上にフォトレジスト膜１０５ａを形成する。
【００４６】
次いで、図７（ｅ）に示すように、ハードマスク１０６及びフォトレジスト膜１０５ａをマスクとして、ポリシリコン膜１０３とゲート絶縁膜１０２を順次異方性ドライエッチングすることによりパターニングを行い、ゲート電極１０７ａとアンチヒューズ素子用ゲート電極１０７ｂを形成する。さらに、半導体基板のうち、ゲート電極１０７ａおよびアンチヒューズ素子用ゲート電極１０７ｂの側方に位置する領域に低濃度不純物層１０８を形成する。ここで、低濃度不純物層１０８は、イオン注入法により、ゲート電極１０７ａおよびアンチヒューズ素子用ゲート電極１０７ｂに対して自己整合的に形成する。
【００４７】
次に、図７（ｆ）に示すように、各素子形成領域において、ＣＶＤ法などにより、それぞれのＭＯＳトランジスタおよびアンチヒューズ素子用ゲート電極１０７ｂを覆うように、厚さ４０ｎｍのシリコン窒化膜１０９を形成する。
【００４８】
次いで、図７（ｇ）に示すように、アンチヒューズ素子用ゲート電極１０７ｂ上の接続部のパターンとして、フォトレジスト膜１０５ｂを形成する。このフォトレジスト膜１０５ｂを形成した状態のアンチヒューズ素子用ゲート電極１０７ｂを図９（ａ）に示す。
【００４９】
次に、図７（ｈ）に示すように、フォトレジスト膜１０５ｂをマスクとして、シリコン窒化膜１０９を異方性ドライエッチングすることによりパターニングし、ゲート電極１０７ａおよびアンチヒューズ素子用ゲート電極１０７ｂの側面上にサイドウォール１１０を形成するとともに、アンチヒューズ素子用ゲート電極１０７ｂの一部上にアンチヒューズ接続部１１１を形成する。本工程は、サイドウォール形成用のシリコン窒化膜を利用してアンチヒューズ接続部１１１を形成するものである。本工程完了時の半導体装置の状態を図９（ｂ）に示す。
【００５０】
次いで、図８（ａ）に示すように、イオン注入法により、ゲート電極１０７ａ、アンチヒューズ素子用ゲート電極１０７ｂ、およびサイドウォール１１０をマスクとして自己整合的に高濃度不純物層１１２を形成する。
【００５１】
次に、図８（ｂ）に示すように、スパッタ法などにより、厚さ１０ｎｍのＮｉ膜１１３を半導体装置の全面上に形成し、さらにＮｉ膜１１３の上に、厚さ１５ｎｍのＴｉＮ膜１１４を形成する。
【００５２】
次に、図８（ｃ）に示すように、３００℃、３０秒の条件で１回目のＲＴＡ(Rapid Thermal Annealing)処理を行った後、未反応のＮｉ膜１１３及びＴｉＮ膜１１４を除去する。余分なＮｉ膜１１３およびＴｉＮ膜１１４を除去する際には、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。続いて、５００℃、３０秒の条件で２回目のＲＴＡ処理を行って、高濃度不純物層１１２及びアンチヒューズ素子用ゲート電極１０７ｂ上にＮｉＳｉ膜１１５を形成する。ここで、本工程完了時の半導体装置の状態を図９（ｃ）に示す。
【００５３】
次に、図８（ｄ）に示すように、アンチヒューズ接続部１１１に残るシリコン窒化膜１０９を除去してから、ＣＶＤ法などにより、ＭＯＳトランジスタを含む半導体装置の全面上に厚さ２０ｎｍのライナー窒化膜１１６を形成した後、ライナー窒化膜１１６上にシリコン酸化物からなる層間絶縁膜１１７を形成する。
【００５４】
次いで、図８（ｅ）に示すように、ＦＵＳＩ化が行われないアンチヒューズ素子用ゲート電極１０７ｂが設けられた素子形成領域２０３を除く領域において、層間絶縁膜１１７をエッチングしてライナー窒化膜１１６の上部を露出させる。
【００５５】
続いて、図８（ｆ）に示すように、ゲート電極１０７ａ上を開口してポリシリコン膜からなるゲート電極１０７ａの上面を露出させる。この際に、アンチヒューズ素子用ゲート電極１０７ｂの上方には層間絶縁膜１１７が設けられたままとなっている。
【００５６】
図８（ｇ）に示すように、Ｐチャネル型のＭＯＳトランジスタを形成するための素子形成領域２０２において、ポリシリコン膜からなるゲート電極１０７ａの上部をフッ酸系ウェットエッチングにより除去し、ゲート上トレンチ１１８を形成する。このとき、Ｎチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０１においてゲート電極１０７ａの厚さは１００ｎｍ、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２においてゲート電極１０７ａの厚さは５０ｎｍである。次に、層間絶縁膜１１７を除去する。
【００５７】
次いで、図８（ｈ）に示すように、ＦＵＳＩ工程として、厚さ６０ｎｍのＮｉ膜と厚さ１５ｎｍのＴｉＮ膜をこの順に形成し、３００℃、３０秒の条件で１回目のＲＴＡ処理を行う。さらに、未反応のＮｉ膜及びＴｉＮ膜を除去する。未反応のＮｉ膜およびＴｉＮ膜を除去するためには、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。次に、５００℃、３０秒の条件で２回目のＲＴＡ処理を行ない、これによって、Ｎチャネル型ＭＯＳトランジスタのゲート電極１０７ａ全体をＮｉＳｉ膜１１５に変換し、Ｐチャネル型ＭＯＳトランジスタのゲート電極全体をＮｉ２Ｓｉ膜１１９に変換する。
【００５８】
このように、ＦＵＳＩゲートを有するＭＯＳトランジスタと共通のプロセスにより本発明のアンチヒューズ素子を形成すると、ヒューズプログラム時にＭＯＳトランジスタゲートが溶断するという不測の事態は回避できる。これは、ヒューズプログラム用電圧（３Ｖ〜８Ｖ）を印加しても、ＭＯＳトランジスタゲートが高融点金属シリサイドのみで形成されているからである。
【００５９】
また、本発明の第２の実施形態に示したアンチヒューズ素子も、この第３の実施形態に示した製造方法によって実現できる。具体的には、図７（ｄ）に示す工程で、フォトレジスト膜１０５ａによってアンチヒューズ素子用ゲート電極のパターンを所望の形状にさせるだけである。
【００６０】
なお、本実施形態でのアンチヒューズ素子はＮｉＳｉ膜を使用したが、Ｃａ２Ｓｉ膜またはＭｇ２Ｓｉ膜を使用しても、本実施形態のアンチヒューズ素子と同じ効果を発揮することができる。ただし、アンチヒューズ素子に用いるシリサイド金属がＦＵＳＩゲート材料と異なる場合は、図８（ａ）に示す工程の後に、アンチヒューズ素子にのみシリサイド膜を形成しておき、それ以降の工程ではアンチヒューズ素子上にマスクを形成しておくことで実現できる。
【００６１】
−第３の実施形態の変形例−
第３の実施形態の変形例として、本発明のアンチヒューズ素子を、上部のみがシリサイド化されたゲート電極を有するＭＯＳトランジスタと共通のプロセスによって作製する方法について説明する。
【００６２】
図１０（ａ）〜（ｇ）、図１１（ａ）〜（ｃ）は、本発明の第３の実施形態の変形例に係る、ＭＯＳトランジスタとアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【００６３】
まず、図１０（ａ）に示すように、半導体基板上に、２つの素子形成領域２０１及び２０３を区画するＳＴＩなどの素子分離領域１０１を形成後、熱酸化などにより、半導体基板上にゲート絶縁膜１０２を形成し、これに続いてゲート絶縁膜１０２上に厚さ１００ｎｍ程度のポリシリコン膜１０３を形成する。なお、素子形成領域２０１、２０３には、それぞれ後工程でＮチャネル型ＭＯＳトランジスタおよび本発明のアンチヒューズ素子が形成される。
【００６４】
次に、図１０（ｂ）に示すように、素子形成領域２０１、２０３の所定の領域上に所定のパターンを有するフォトレジスト膜１０５ａを形成する。そして、図１０（ｃ）に示すように、フォトレジスト膜１０５ａを用いてポリシリコン膜１０３およびゲート絶縁膜１０２の異方性エッチングを行い、ゲート絶縁膜１０２を所定の形状にするとともに、ゲート電極１０７ａ、アンチヒューズ素子用ゲート電極１０７ｂを形成する。さらに、フォトレジスト膜１０５ａを除去した後、半導体基板のうち、ゲート電極１０７ａおよびアンチヒューズ素子用ゲート電極１０７ｂの両側方に位置する領域に低濃度不純物層１０８を形成する。
【００６５】
次に、図１０（ｄ）に示すように、半導体基板、ゲート電極１０７ａ、およびアンチヒューズ素子用ゲート電極１０７ｂの上に厚さ４０ｎｍ程度のシリコン窒化膜１０９を形成する。
【００６６】
次いで、図１０（ｅ）に示すように、シリコン窒化膜１０９のうちアンチヒューズ素子用ゲート電極１０７ｂの上に位置する部分の一部上にフォトレジスト膜１０５ｂを形成する。本工程完了後の半導体装置は、図９（ａ）のようになっている。
【００６７】
次に、図１０（ｆ）に示すように、フォトレジスト膜１０５ｂを用いてシリコン窒化膜１０９を異方性ドライエッチングにより除去する。これにより、ゲート電極１０７ａおよびアンチヒューズ素子用ゲート電極１０７ｂの両側面上にサイドウォール１１０を形成するのと同時にアンチヒューズ接続部１１１を形成することができる。本工程完了後の半導体装置は、図９（ｂ）のようになっている。
【００６８】
次に、図１０（ｇ）に示すように、ゲート電極１０７ａ、アンチヒューズ素子用ゲート電極１０７ｂおよびサイドウォールをマスクとしてイオン注入法により高濃度不純物層１１２を自己整合的に形成する。
【００６９】
次に、図１１（ａ）に示すように、スパッタ法などにより、厚さ１０ｎｍ程度のＮｉ膜１１３を半導体装置の全面上に形成し、さらにＮｉ膜１１３の上に、厚さ１５ｎｍ程度のＴｉＮ膜を形成する。
【００７０】
次いで、図１１（ｂ）に示すように、３００℃、３０秒の条件で１回目のＲＴＡ処理を行った後、未反応のＮｉ膜１１３及びＴｉＮ膜１１４を除去する。余分なＮｉ膜１１３およびＴｉＮ膜１１４を除去する際には、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。続いて、５００℃、３０秒の条件で２回目のＲＴＡ処理を行って、高濃度不純物層１１２上、ゲート電極１０７ａ上、及びアンチヒューズ接続部１１１を除くアンチヒューズ素子用ゲート電極１０７ｂ上にそれぞれＮｉＳｉ膜１１５を形成する。ここで、本工程完了時の半導体装置の状態を図９（ｃ）に示す。
【００７１】
次に、図１１（ｃ）に示すように、ＣＶＤ法などにより、ＭＯＳトランジスタを含む半導体装置の全面上に厚さ２０ｎｍのライナー窒化膜１１６を形成した後、ライナー窒化膜１１６上にシリコン酸化膜からなる層間絶縁膜１１７を形成する。
【００７２】
以上のように、ＭＯＳトランジスタのゲート電極がＦＵＳＩゲートでない場合でも、本発明のアンチヒューズと共通のプロセスを用いて製造することができる。
【００７３】
（第４の実施形態）
図１２（ａ）〜（ｉ）、図１３（ａ）〜（ｈ）は、本発明の第４の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。ここでは、ＭＯＳトランジスタが金属シリサイドからなるゲート電極（ＦＵＳＩ）を有する場合を例にとって説明する。
【００７４】
まず、図１２（ａ）〜（ｆ）に示す工程により、半導体基板上にゲート絶縁膜１０２、ゲート電極１０７ａ、アンチヒューズ素子用ゲート電極１０７ｂ、シリコン窒化膜１０９を形成する。ここまでの工程は図７（ａ）〜（ｆ）で説明した工程と同一である。
【００７５】
次に、図１２（ｇ）に示すように、シリコン窒化膜１０９を異方性ドライエッチングすることによりパターニングし、ゲート電極１０７ａおよびアンチヒューズ素子用ゲート電極１０７ｂの両側面上にサイドウォール１１０を形成する。続いて、イオン注入法により、ゲート電極１０７ａ、アンチヒューズ素子用ゲート電極１０７ｂ、およびサイドウォール１１０をマスクとして自己整合的に高濃度不純物層１１２を形成する。
【００７６】
次いで、図１２（ｈ）に示すように、ＣＶＤ法などにより、半導体装置の全面上に厚さ３０ｎｍのシリコン酸化膜１２０を形成する。
【００７７】
次に、図１２（ｉ）に示すように、シリコン酸化膜１２０のうちアンチヒューズ素子用ゲート電極１０７ｂの上に設けられた部分の一部上にフォトレジスト膜１０５ｃを形成する。本工程終了時の半導体装置を図１４（ａ）に示す。
【００７８】
次に、図１３（ａ）に示すように、フォトレジスト膜１０５ｃをマスクとして、シリコン酸化膜１２０を異方性ドライエッチングすることによりパターニングを行い、アンチヒューズ接続部１１１を形成する。非シリサイド領域形成用のシリコン酸化膜１２０の形成工程を利用して作成されたアンチヒューズ接続部１１１を図１４（ｂ）に示す。
【００７９】
次に、図１３（ｂ）に示すように、厚さ１０ｎｍのＮｉ膜１１３を形成し、さらにその上に、厚さ１５ｎｍのＴｉＮ膜１１４を形成する。
【００８０】
次に、図１３（ｃ）に示すように、３００℃、３０秒の条件で１回目のＲＴＡ(Rapid Thermal Annealing)処理を行った後、未反応のＮｉ膜１１３及びＴｉＮ膜１１４を除去する。余分なＮｉ膜１１３およびＴｉＮ膜１１４を除去する際には、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。続いて、５００℃、３０秒の条件で２回目のＲＴＡ処理を行って、高濃度不純物層１１２及びアンチヒューズ素子用ゲート電極１０７ｂ上にＮｉＳｉ膜１１５を形成する。ここで、本工程完了時の半導体装置の状態を図１４（ｃ）に示す。
【００８１】
次に、図１３（ｄ）に示すように、ＣＶＤ法などにより、ＭＯＳトランジスタを含む半導体装置の全面上に厚さ２０ｎｍのライナー窒化膜１１６を形成した後、ライナー窒化膜１１６上にシリコン酸化物からなる層間絶縁膜１１７を形成する。
【００８２】
次に、図１３（ｅ）に示すように、ＦＵＳＩ化が行われないアンチヒューズ素子用ゲート電極１０７ｂが設けられた素子形成領域２０３を除く領域において、層間絶縁膜１１７をエッチングしてライナー窒化膜１１６の上部を露出させる。
【００８３】
次に、図１３（ｆ）に示すように、ゲート電極１０７ａ上を開口してポリシリコン膜からなるゲート電極１０７ａの上面を露出させる。続いて、図１３（ｇ）に示すように、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２において、ポリシリコン膜からなるゲート電極１０７ａの上部をフッ酸系ウェットエッチングにより除去し、ゲート上トレンチ１１８を形成する。このとき、Ｎチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０１においてゲート電極の厚さは１００ｎｍ、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２においてゲート電極１０７ａの厚さは５０ｎｍである。次に、層間絶縁膜１１７を除去する。
【００８４】
次に、図１３（ｈ）に示すように、ＦＵＳＩ工程として、厚さ６０ｎｍのＮｉ膜とその上に厚さ１５ｎｍのＴｉＮ膜を形成し、３００℃、３０秒の条件で１回目のＲＴＡ処理を行う。更に、未反応のＮｉ膜及びＴｉＮ膜を除去する。このためには、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。続いて、５００℃、３０秒の条件で２回目のＲＴＡ処理を行ない、これによって、ポリシリコン膜を、Ｎチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０１のゲート電極についてはＮｉＳｉ膜１１５、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２のゲート電極１０７ａについてはＮｉ２Ｓｉ膜１１９に変換させ、ＦＵＳＩ化の処理を行う。
【００８５】
このように、ＦＵＳＩゲートを有するＭＯＳトランジスタと共通のプロセスにより本発明のアンチヒューズ素子を形成すると、ヒューズプログラム時にＭＯＳトランジスタゲートを溶断する不測の事態は回避できる。これは、ヒューズプログラム用電圧（３Ｖ〜８Ｖ）を印加しても、ＭＯＳトランジスタゲートが低抵抗の高融点金属シリサイドのみで形成されているため、発熱しにくいからである。また、本実施形態の方法において、アンチヒューズ接続部１１１を形成するための図１２（ｉ）に示す工程は、シリサイド化しない領域を保護するためのマスクを作成する工程と同時に行うことができる。そのため、第３の実施形態に係る方法に比べて少ない工程数で本発明のアンチヒューズ素子を形成することができる。
【００８６】
また、本発明の第２の実施形態に係るアンチヒューズ素子も、本実施形態に示した製造方法によって実現できる。具体的には、図１２（ｄ）に示す工程で、フォトレジスト膜１０５ａによってアンチヒューズ素子用ゲート電極のパターンを所望の形状にさせるだけである。
【００８７】
なお、本実施形態でのアンチヒューズ素子はＮｉＳｉ膜を使用したが、Ｃａ２Ｓｉ膜またはＭｇ２Ｓｉ膜を使用しても、本実施形態のアンチヒューズ素子と同じ効果を発揮することができる。
【００８８】
−第４の実施形態の変形例−
第４の実施形態の変形例として、本発明のアンチヒューズ素子を、上部のみがシリサイド化されたゲート電極を有するＭＯＳトランジスタと共通のプロセスによって作製する方法について説明する。
【００８９】
図１５（ａ）〜（ｈ）、図１６（ａ）〜（ｃ）は、本発明の第４の実施形態の変形例に係る、ＭＯＳトランジスタとアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【００９０】
まず、図１５（ａ）〜（ｄ）に示すように、半導体基板上にゲート絶縁膜１０２、ゲート電極１０７ａ、アンチヒューズ素子用ゲート電極１０７ｂ、シリコン窒化膜１０９を形成した後、半導体基板内に低濃度不純物層１０８を形成する。ここまでの工程は、図１０（ａ）〜（ｄ）に示す第３の実施形態の変形例に係る方法と同一である。
【００９１】
次に、図１５（ｅ）に示すように、シリコン窒化膜１０９のエッチバックを行うことにより、シリコン窒化膜１０９で構成されたサイドウォール１１０をゲート電極１０７ａおよびアンチヒューズ素子用ゲート電極１０７ｂの両側面上に形成する。
【００９２】
次に、図１５（ｆ）に示すように、ゲート電極１０７ａ、アンチヒューズ素子用ゲート電極１０７ｂ、およびサイドウォール１１０をマスクとしてイオン注入を行い、半導体基板内に低濃度不純物層を形成した後、半導体装置の全面上に厚さ３０ｎｍのシリコン酸化膜１２０を形成する。
【００９３】
次に、図１５（ｇ）に示すように、シリコン酸化膜１２０のうちアンチヒューズ素子用ゲート電極１０７ｂ上に設けられた部分の一部上にフォトレジスト膜１０５ｃを形成する。本工程終了時の半導体装置を図１４（ａ）に示す。
【００９４】
次に、図１５（ｈ）に示すように、フォトレジスト膜１０５ｃをマスクとしてシリコン酸化膜１２０を異方性ドライエッチングにより除去した後、フォトレジスト膜１０５ｃを除去する。これにより、アンチヒューズ接続部１１１が形成される。本工程終了時の半導体装置を図１４（ｂ）に示す。
【００９５】
次に、図１６（ａ）に示すように、スパッタ法などにより、厚さ１０ｎｍ程度のＮｉ膜１１３を半導体装置の全面上に形成し、さらにＮｉ膜１１３の上に、厚さ１５ｎｍ程度のＴｉＮ膜を形成する。
【００９６】
次に、図１６（ｂ）に示すように、３００℃、３０秒の条件で１回目のＲＴＡ処理を行った後、未反応のＮｉ膜１１３及びＴｉＮ膜１１４を除去する。余分なＮｉ膜１１３およびＴｉＮ膜１１４を除去する際には、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。続いて、５００℃、３０秒の条件で２回目のＲＴＡ処理を行って、高濃度不純物層１１２上、ゲート電極１０７ａ上、及びアンチヒューズ接続部１１１を除くアンチヒューズ素子用ゲート電極１０７ｂ上にそれぞれＮｉＳｉ膜１１５を形成する。
【００９７】
次に、図１６（ｃ）に示すように、ＣＶＤ法などにより、ＭＯＳトランジスタを含む半導体装置の全面上に厚さ２０ｎｍのライナー窒化膜１１６を形成した後、ライナー窒化膜１１６上にシリコン酸化膜からなる層間絶縁膜１１７を形成する。
【００９８】
以上のように、ＭＯＳトランジスタのゲート電極がＦＵＳＩゲートでない場合でも、本発明のアンチヒューズと共通のプロセスを用いて製造することができる。
【００９９】
（第５の実施形態）
図１７（ａ）〜（ｈ）、図１８（ａ）〜（ｈ）は、本発明の第５の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。ここでは、ＭＯＳトランジスタが金属シリサイドからなるゲート電極（ＦＵＳＩ）を有する場合を例にとって説明する。
【０１００】
まず、図１７（ａ）〜（ｇ）に示す工程により、半導体基板上にゲート絶縁膜１０２、ゲート電極１０７ａ、アンチヒューズ素子用ゲート電極１０７ｂ、サイドウォール１１０などを形成し、半導体基板内に低濃度不純物層１０８および高濃度不純物層１１２を形成する。ここまでの工程は図１２（ａ）〜（ｇ）で説明した工程と同一である。
【０１０１】
図１７（ｈ）に示すように、アンチヒューズ素子用ゲート電極１０７ｂの一部（後にアンチヒューズ接続部１１１となる部分）の上方のみを開口するフォトレジスト膜１０５ｄを半導体装置上に形成する。続いて、イオン注入法により、アンチヒューズ素子用ゲート電極１０７ｂ上の接続部のみに、加速電圧１ｋｅＶで注入量１．３×１０１５／ｃｍ２の条件で窒素イオンを、アンチヒューズ素子用ゲート電極１０７ｂの上面近傍に注入する。この接続部パターンを形成した状態のアンチヒューズ素子用ゲート電極１０７ｂを図１９（ａ）に示す。
【０１０２】
次に、図１８（ａ）に示すように、フォトレジスト膜１０５ｄの除去を行う。なお、図１７（ｈ）に示すイオン注入工程により、アンチヒューズ素子用ゲート電極１０７ｂの一部の上面近傍には窒素注入層１３１が形成される。このときのアンチヒューズ素子用ゲート電極１０７ｂを図１９（ｂ）に示す。本工程が、本実施形態の製造方法に特徴的な工程である。なお、窒素注入層１３１を形成する工程は、例えばサイドウォール１１０の形成前に行うこともできるが、ドライエッチングによる窒素注入層１３１の膜減りを防ぐために、シリサイド形成工程の直前に行うことが好ましい。
【０１０３】
次に、図１８（ｂ）に示すように、半導体装置の全面上に厚さ１０ｎｍのＮｉ膜１１３を形成し、さらにその上に、厚さ１５ｎｍのＴｉＮ膜１１４を形成する。
【０１０４】
続いて、図１８（ｃ）に示すように、３００℃、３０秒の条件で１回目のＲＴＡ処理を行った後、未反応のＮｉ膜１１３及びＴｉＮ膜１１４を除去する。余分なＮｉ膜１１３およびＴｉＮ膜１１４を除去する際には、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。続いて、５００℃、３０秒の条件で２回目のＲＴＡ処理を行って、高濃度不純物層１１２及びアンチヒューズ素子用ゲート電極１０７ｂ上にＮｉＳｉ膜１１５を形成する。本工程終了時のアンチヒューズ素子用ゲート電極１０７ｂを図１９（ｃ）に示す。同図に示すように、窒素イオンが注入された領域ではポリシリコンとＮｉが反応しないため、シリサイド（ＮｉＳｉ）が形成されない。このシリサイドが形成されない部分がアンチヒューズ接続部１１１となる。
【０１０５】
次に、図１８（ｄ）に示すように、ＣＶＤ法などにより、ＭＯＳトランジスタを含む半導体装置の全面上に厚さ２０ｎｍのライナー窒化膜１１６を形成した後、ライナー窒化膜１１６上にシリコン酸化物からなる層間絶縁膜１１７を形成する。次いで、図１８（ｅ）に示すように、ＦＵＳＩ化が行われないアンチヒューズ素子用ゲート電極１０７ｂが設けられた素子形成領域２０３を除く領域において、層間絶縁膜１１７をエッチングしてライナー窒化膜１１６の上部を露出させる。
【０１０６】
次に、図１８（ｆ）に示すように、ゲート電極１０７ａ上を開口してポリシリコン膜からなるゲート電極１０７ａの上面を露出させる。続いて、図１８（ｇ）に示すように、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２において、ポリシリコン膜からなるゲート電極１０７ａの上部をフッ酸系ウェットエッチングにより除去し、ゲート上トレンチ１１８を形成する。このとき、Ｎチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０１においてゲート電極の厚さは１００ｎｍ、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２においてゲート電極１０７ａの厚さは５０ｎｍである。次に、層間絶縁膜１１７を除去する。
【０１０７】
次いで、図１８（ｈ）に示すように、ＦＵＳＩ工程として、厚さ６０ｎｍのＮｉ膜とその上に厚さ１５ｎｍのＴｉＮ膜を形成し、３００℃、３０秒の条件で１回目のＲＴＡ処理を行う。さらに、未反応のＮｉ膜及びＴｉＮ膜を除去する。このためには、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。続いて、５００℃、３０秒の条件で２回目のＲＴＡ処理を行ない、これによって、ポリシリコン膜を、Ｎチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０１のゲート電極についてはＮｉＳｉ膜１１５、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２のゲート電極１０７ａについてはＮｉ２Ｓｉ膜１１９に変換させ、ＦＵＳＩ化の処理を行う。
【０１０８】
このように、ＦＵＳＩゲートを有するＭＯＳトランジスタと共通のプロセスにより本発明のアンチヒューズ素子を形成すると、ヒューズプログラム時にＭＯＳトランジスタゲートを溶断する不測の事態は回避できる。これは、ヒューズプログラム用電圧（３Ｖ〜８Ｖ）を印加しても、ＭＯＳトランジスタゲートが低抵抗の高融点金属シリサイドのみで形成されているため、発熱しにくいからである。
【０１０９】
なお、本実施形態では図１７（ｈ）に示す工程で窒素を注入したが、酸素を注入しても本実施形態と同じ効果を発揮することができる。
【０１１０】
また、本発明の第２の実施形態に係るアンチヒューズ素子も、本実施形態で示した製造方法によって実現できる。具体的には、図１７（ｄ）に示す工程で、フォトレジスト膜１０５ａによってアンチヒューズ素子用ゲート電極のパターンを所望の形状をにさせるだけである。
【０１１１】
なお、本実施形態でのアンチヒューズ素子はＮｉＳｉ膜を使用したが、Ｃａ２Ｓｉ膜またはＭｇ２Ｓｉ膜を使用しても、本実施形態のアンチヒューズ素子と同じ効果を発揮することができる。
【０１１２】
また、図１７（ｈ）および図１８（ａ）に示す工程で作成される窒素注入層１３１を利用してアンチヒューズ接続部１１１を形成する方法を、本発明のアンチヒューズ素子とゲート電極の上部のみがシリサイド化されたＭＯＳトランジスタとを備える半導体装置の製造方法に適用することも可能である。
【０１１３】
（第６の実施形態）
図２０（ａ）〜（ｈ）、図２１（ａ）〜（ｈ）は、本発明の第６の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。ここでは、ＭＯＳトランジスタが金属シリサイドからなるゲート電極（ＦＵＳＩ）を有する場合を例にとって説明する。
【０１１４】
まず、図２０（ａ）〜（ｇ）に示す工程により、半導体基板上にゲート絶縁膜１０２、ゲート電極１０７ａ、アンチヒューズ素子用ゲート電極１０７ｂ、サイドウォール１１０などを形成し、半導体基板内に低濃度不純物層１０８および高濃度不純物層１１２を形成する。ここまでの工程は図１２（ａ）〜（ｇ）で説明した工程と同一である。
【０１１５】
図２０（ｈ）に示すように、半導体装置の全面上に厚さ１０ｎｍのＮｉ膜１１３を形成し、さらにその上に、厚さ１５ｎｍのＴｉＮ膜１１４を形成する。
【０１１６】
図２１（ａ）に示すように、３００℃、３０秒の条件で１回目のＲＴＡ処理を行った後、未反応のＮｉ膜１１３及びＴｉＮ膜１１４を除去する。余分なＮｉ膜１１３およびＴｉＮ膜１１４を除去する際には、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。続いて、５００℃、３０秒の条件で２回目のＲＴＡ処理を行って、高濃度不純物層１１２及びアンチヒューズ素子用ゲート電極１０７ｂ上にＮｉＳｉ膜１１５を形成する。本工程終了時のアンチヒューズ素子用ゲート電極１０７ｂの状態を図２２（ａ）に示す。
【０１１７】
次に、図２１（ｂ）に示すように、アンチヒューズ素子用ゲート電極１０７ｂの一部（後にアンチヒューズ接続部１１１となる部分）の上方のみを開口するフォトレジスト膜１０５ｅを半導体装置上に形成する。本工程終了時のアンチヒューズ素子用ゲート電極１０７ｂの状態を図２２（ｂ）に示す。
【０１１８】
次いで、図２１（ｃ）に示すように、フォトレジスト膜１０５ｅをマスクとして、アンチヒューズ素子用ゲート電極１０７ｂ上のＮｉＳｉ膜１１５を異方性ドライエッチングにより除去することによりＮｉＳｉ膜１１５のパターニングを行い、アンチヒューズ接続部１１１を形成する。その後、フォトレジスト膜１０５ｅを除去する。本工程終了時のアンチヒューズ素子用ゲート電極１０７ｂの状態を図２２（ｃ）に示す。
【０１１９】
次に、図２１（ｄ）に示すように、ＣＶＤ法などにより、ＭＯＳトランジスタを含む半導体装置の全面上に厚さ２０ｎｍのライナー窒化膜１１６を形成した後、ライナー窒化膜１１６上にシリコン酸化物からなる層間絶縁膜１１７を形成する。
【０１２０】
次に、図２１（ｅ）に示すように、ＦＵＳＩ化が行われないアンチヒューズ素子用ゲート電極１０７ｂが設けられた素子形成領域２０３を除く領域において、層間絶縁膜１１７をエッチングしてライナー窒化膜１１６の上部を露出させる。
【０１２１】
次に、図２１（ｆ）に示すように、ゲート電極１０７ａ上を開口してポリシリコン膜からなるゲート電極１０７ａの上面を露出させる。続いて、図２１（ｇ）に示すように、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２において、ポリシリコン膜からなるゲート電極１０７ａの上部をフッ酸系ウェットエッチングにより除去し、ゲート上トレンチ１１８を形成する。このとき、Ｎチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０１においてゲート電極の厚さは１００ｎｍ、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２においてゲート電極１０７ａの厚さは５０ｎｍである。次に、層間絶縁膜１１７を除去する。
【０１２２】
次に、図２１（ｈ）に示すように、ＦＵＳＩ工程として、厚さ６０ｎｍのＮｉ膜とその上に厚さ１５ｎｍのＴｉＮ膜を形成し、３００℃、３０秒の条件で１回目のＲＴＡ処理を行う。さらに、未反応のＮｉ膜及びＴｉＮ膜を除去する。このためには、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いてもよいし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。続いて、５００℃、３０秒の条件で２回目のＲＴＡ処理を行ない、これによって、ポリシリコン膜を、Ｎチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０１のゲート電極についてはＮｉＳｉ膜１１５、Ｐチャネル型ＭＯＳトランジスタを形成するための素子形成領域２０２のゲート電極１０７ａについてはＮｉ２Ｓｉ膜１１９に変換させ、ＦＵＳＩ化の処理を行う。
【０１２３】
このように、ＦＵＳＩゲートを有するＭＯＳトランジスタと共通のプロセスにより本発明のアンチヒューズ素子を形成すると、ヒューズプログラム時にＭＯＳトランジスタゲートを溶断する不測の事態は回避できる。これは、ヒューズプログラム用電圧（３Ｖ〜８Ｖ）を印加しても、ＭＯＳトランジスタゲートが低抵抗の高融点金属シリサイドのみで形成されているため、発熱しにくいからである。
【０１２４】
また、本発明の第２の実施形態に係るアンチヒューズ素子も、この第６の実施形態に示した製造方法によって実現できる。具体的には、図２０（ｄ）に示す工程で、フォトレジスト膜１０５ａによってアンチヒューズ素子用ゲート電極のパターンを所望の形状にさせるだけである。
【０１２５】
なお、本実施形態でのアンチヒューズ素子はＮｉＳｉ膜を使用したが、Ｃａ２Ｓｉ膜またはＭｇ２Ｓｉ膜を使用しても、本実施形態のアンチヒューズ素子と同じ効果を発揮することができる。ただし、アンチヒューズ素子に用いるシリサイド金属がＦＵＳＩゲート材料と異なる場合は、図２０（ｇ）に示す工程の後に、アンチヒューズ素子領域以外はマスキングして、それ以降図２１（ｃ）に示す工程まで行う。それ以降は非シリサイド領域として、再度図２０（ｈ）〜図２１（ａ）に示す工程までを繰り返した後、図２１（ｄ）から始めることで実現できる。
【産業上の利用可能性】
【０１２６】
以上で説明したように、本発明のアンチヒューズ素子は、シリサイド膜を有する半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【０１２７】
【図１】（ａ）は、初期状態の本発明の第１の実施形態に係るアンチヒューズ素子を示す平面図、断面図および等価回路であり、（ｂ）は、導通後の第１の実施形態に係るアンチヒューズ素子の平面図、断面図および等価回路である。
【図２】（ａ）、（ｂ）は、マスクＲＯＭの回路構成例を示す図であり、（ｃ）は、マスクＲＯＭにおいて本発明のアンチヒューズ素子を用いた回路構成例を示す図である。
【図３】（ａ）は、ＦＰＧＡの回路構成例を示す図であり、
【図４】（ａ）、（ｂ）は、本発明の第２の実施形態に係るアンチヒューズ素子を示す構造図である。
【図５】（ａ）は、標準的なサイズの第２の実施形態に係るアンチヒューズ素子を示す平面図であり、（ｂ）は、第２の端子部への印加電圧とヒューズに流れる電流の関係を表すグラフである。
【図６】（ａ）は、アンチヒューズを３本と４端子を使用した従来のトリミング回路図であり、（ｂ）は、図５（ａ）に示した第２の実施形態に係るアンチヒューズ素子を使用したトリミング回路である。
【図７】（ａ）〜（ｈ）は、本発明の第３の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｈ）は、本発明の第３の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｃ）は、それぞれ図７（ｇ）、（ｈ）、図８（ｃ）に示す工程終了時のアンチヒューズ素子用ゲート電極を示す斜視図である。
【図１０】（ａ）〜（ｇ）は、本発明の第３の実施形態の変形例に係る、ＭＯＳトランジスタとアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図１１】（ａ）〜（ｃ）は、本発明の第３の実施形態の変形例に係る、ＭＯＳトランジスタとアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図１２】（ａ）〜（ｉ）は、本発明の第４の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図１３】（ａ）〜（ｈ）は、本発明の第４の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図１４】（ａ）〜（ｃ）は、それぞれ図１２（ｉ）、図１３（ａ）、（ｃ）に示す工程終了時のアンチヒューズ素子用ゲート電極を示す斜視図である。
【図１５】（ａ）〜（ｈ）は、本発明の第４の実施形態の変形例に係る、ＭＯＳトランジスタとアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図１６】（ａ）〜（ｃ）は、本発明の第４の実施形態の変形例に係る、ＭＯＳトランジスタとアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図１７】（ａ）〜（ｈ）は、本発明の第５の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図１８】（ａ）〜（ｈ）は、本発明の第５の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図１９】（ａ）〜（ｃ）は、それぞれ図１７（ｈ）、図１８（ａ）、（ｃ）に示す工程終了時のアンチヒューズ素子用ゲート電極を示す斜視図である。
【図２０】（ａ）〜（ｈ）は、本発明の第６の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図２１】（ａ）〜（ｈ）は、本発明の第６の実施形態に係る、ＭＯＳトランジスタと本発明のアンチヒューズ素子とを有する半導体装置の製造方法を示す断面図である。
【図２２】（ａ）〜（ｃ）は、それぞれ図２１（ａ）、（ｂ）、（ｃ）に示す工程終了時のアンチヒューズ素子用ゲート電極を示す斜視図である。
【図２３】配線接続部における従来のアンチヒューズ素子を示す断面図である。
【符号の説明】
【０１２８】
２０      ポリシリコン膜 
２１      ＮｉＳｉ膜  
２２ａ    第１の端子部 
２２ｂ    第２の端子部 
２３      ヒューズ本体部 
２４      アンチヒューズ接続部 
３０、３１、３２、３３      アドレス 
３４      出荷時ヒューズ 
３５      ショートヒューズ 
５０      第１の内部配線 
５２      第２の内部配線 
５４      コンタクトプラグ 
Ｆ１、Ｆ２、Ｆ３      アンチヒューズ  
１０１      素子分離領域 
１０２      ゲート絶縁膜 
１０３      ポリシリコン膜 
１０４      シリコン酸化膜 
１０５、１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅ      フォトレジスト膜  
１０６      ハードマスク 
１０７ａ    ゲート電極 
１０７ｂ    アンチヒューズ素子用ゲート電極   
１０８      低濃度不純物層 
１０９      シリコン窒化膜 
１１０      サイドウォール 
１１１      アンチヒューズ接続部  
１１２      高濃度不純物層 
１１３      Ｎｉ膜 
１１４      ＴｉＮ膜 
１１５      ＮｉＳｉ膜 
１１６      ライナー窒化膜 
１１７      層間絶縁膜 
１１８      ゲート上トレンチ 
１１９      Ｎｉ２Ｓｉ膜 
１２０      シリコン酸化膜 
１３１      窒素注入層 
２０１、２０２、２０３      素子形成領域 
【図１】
2008227049.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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