(57)【要約】【課題】トレンチ６内に埋め込まれたソース電極７と外部補助ソース電極１３Ａを好適な接続手段で導電接続する電力用ＭＯＳＦＥＴを提供する。   【解決手段】第１導電型（ｎ）の第１半導体層と前記第１半導体層と隣接する第1導電型（ｎ）の第２半導体層と、該第2半導体層と隣接する第２導電型（ｐ）の第３半導体層と、該第3半導体層と隣接する第1導電型（ｎ）の第４半導体層と、前記第３半導体層を貫き、前記第２半導体層に達する複数のトレンチ６と、該トレンチ内の底面側に配置され、絶縁膜で被覆された内部ソース電極７と、該内部ソース電極の上部側に配置され、絶縁膜で被覆されたゲート電極８と、前記第１半導体層と電気的に接続されたドレイン電極１２と、前記第4半導体層と電気的に接続されたソース電極とを備えた半導体装置において、前記ゲート電極の外側で、前記ゲート電極を外部と接続する外部ゲート電極１４と、該外部ゲート電極１４の外側で、前記内部ソース電極を外部と接続する外部ソース電極１３を備えた。【選択図】図１
2008227533.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と
前記第１半導体層と隣接する第１導電型の第２半導体層と、
該第２半導体層と隣接する第２導電型の第３半導体層と、
該第３半導体層と隣接する第１導電型の第４半導体層と、
前記第３半導体層を貫き、前記第２半導体層に達する複数のトレンチと、
該トレンチ内の底面側に配置され、絶縁膜で被覆された内部ソース電極と、
該内部ソース電極の上部側に配置され、絶縁膜で被覆されたゲート電極と、
前記第１半導体層と電気的に接続されたドレイン電極と、
前記第4半導体層と電気的に接続されたソース電極とを備えた半導体装置において、
前記ゲート電極の外側で、前記ゲート電極を外部と接続する外部ゲート電極と、
該外部ゲート電極の外側で、前記内部ソース電極を外部と接続する外部ソース電極を備えたことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記ゲート電極と前記外部ゲート電極を接続する接続部と、
内部ソース電極と外部ソース電極を接続する接続部とを備えたことを特徴とする半導体装置。
【請求項３】
請求項２の半導体装置において、
前記ゲート電極と前記外部ゲート電極を接続する接続部は、複数の前記ゲート電極を相互接続することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、複数のトレンチ内にゲート電極とソース電極とを埋込み、オン抵抗が低く、ゲート容量が小さい半導体装置を得る際に、各トレンチ内に埋込んだソース電極を有効な手段によって露出部に配置された補助ソース電極に導電接続するようにした半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置においては、その用途に応じて高耐圧型の半導体装置が要求される。このような高耐圧型の半導体装置を得るには、ドリフト領域を高比抵抗の材料で構成し、かつ、ドリフト領域の厚さを厚くすればよいことが知られている。一方、このような高耐圧型の半導体装置は、動作時にドリフト領域の電圧降下が大きくなるために高いオン抵抗特性を示すようになり、耐圧とオン抵抗の間にはトレードオフの関係がある。特に、電力用ＭＯＳＦＥＴ等のユニポーラ型半導体装置については、シリコンリミットと呼ばれる物理的限界値があり、ある耐圧におけるオン抵抗の最低値が決められていて、それ以上オン抵抗を低減することができないものとされていた。
【０００３】
このような技術的背景の中で、シリコンリミットの１／４以下のオン抵抗を実現することができる電力用ＭＯＳＦＥＴが、特許文献１によって提案されている。
【０００４】
図１０は、前記明細書によって提案された電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
【０００５】
図１０に示すように、この電力用ＭＯＳＦＥＴ１００は、半導体基板１０１と、半導体基板１０１の一面に形成されたドリフト領域１０２と、ドリフト領域１０２の一面に順次形成されたチャネル領域１０３及びソース領域１０４と、ソース領域１０４の表面からソース領域１０４及びチャネル領域１０３を通してドリフト領域１０２内に達するトレンチ１０５と、トレンチ１０５内に埋込み配置された２段構成のゲート電極１０６1 、１０６2 と、ゲート電極１０６1 とトレンチ１０５壁との間に充填される第１絶縁体１０７1 と、ゲート電極１０６2 とトレンチ１０５壁との間に充填される第２絶縁体１０７2 と、半導体基板１０１の他面に形成されたドレイン電極１０８と、ソース領域１０４の露出面に形成されたソース電極１０９とを備えている。なお、図１０に図示の電力用ＭＯＳＦＥＴ１００においては、外部配置のゲート電極の図示は省略されている。
【０００６】
かかる構成の電力用ＭＯＳＦＥＴ１００は、トレンチ１０５内に配置されたゲート電極１０６1 、１０６2 を２段構成のものとし、トレンチ１０５底部側の第２絶縁体１０７2 を厚膜のものにしているので、トレンチ１０５の角部に発生する電界強度が緩和され、それにより、高耐圧特性が得られるとともに、ドリフト領域１０２の不純物濃度が厚さ方向に直線的に変化するように構成したことにより、動作時の低オン抵抗特性が得られるものである。そして、この電力用ＭＯＳＦＥＴ１００は、耐圧６０Ｖの電力用ＭＯＳＦＥＴであるとき、オン抵抗が４０μΩｃｍ2 であって、シリコンリミットの１／４以下のオン抵抗を実現することができるものである。
【０００７】
このように、前記特許文献１に開示された電力用ＭＯＳＦＥＴ１００は、低いオン抵抗を実現することができるものであるが、その一方で、ゲート電極１０６1 、１０６2 の占有領域が大きくなっているため、ゲートードレイン間の容量が大きくなり、その結果、電力用ＭＯＳＦＥＴ１００を高速応答させることができないという問題を有している。
【０００８】
このような問題点を解決するために、トレンチ内に配置した２段構成のゲート電極を用いる代わりに、トレンチの底面部に厚い絶縁体に覆われたソース電極を埋込み、そのソース電極上にゲート電極を形成することにより、高耐圧特性を維持したまま、低オン抵抗特性を得ることができ、さらに、ゲートードレイン間の容量を低減させることを可能にした電力用ＭＯＳＦＥＴが、特許文献２によって新たに提案されている。
【０００９】
図１１は、前記明細書によって新たに提案された電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
【００１０】
図１１に示すように、この電力用ＭＯＳＦＥＴ１１０は、半導体基板１１１と、半導体基板１１１の一面に形成されたドリフト領域１１２と、ドリフト領域１１２の一面に順次形成されたチャネル領域１１３及びソース領域１１４と、ソース領域１１４の表面からソース領域１１４及びチャネル領域１１３を通してドリフト領域１１２内に達するトレンチ１１５と、トレンチ１１５内に分離して埋込み配置されたソース電極１１６及びゲート電極１１７と、ソース電極１１６とトレンチ１１５壁との間に充填される第１絶縁体１１８と、ゲート電極１１７とトレンチ１１５壁との間に充填される第２絶縁体１１９と、半導体基板１１１の他面に形成されたドレイン電極１２０と、ソース領域１１４の露出面に形成されたソース電極１２１とを備えている。なお、図１１に図示の電力用ＭＯＳＦＥＴ１１０においても、外部配置のゲート電極の図示は省略されている。
【００１１】
このように構成された電力用ＭＯＳＦＥＴ１１０は、トレンチ１１５内の底面部側に厚さが厚い第１絶縁体１１８に充填されたソース電極１１６を埋込み、トレンチ１１５内のソース電極１１６の上側に厚さが薄い第２絶縁体１１９に充填されたゲート電極１１７を形成することにより、高耐圧特性を維持したまま、前記電力用ＭＯＳＦＥＴ１００が呈する特性とほぼ同じ低オン抵抗特性を得ることができ、さらに、ゲートードレイン間の容量を低減させることが可能になるものである。
【特許文献１】米国特許第５，６３７，８９８号明細書
【特許文献２】米国特許第５，９９８，８３３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前記特許文献２に開示されている電力用ＭＯＳＦＥＴ１１０は、低オン抵抗特性を得ることができるとともに、低いゲート容量特性を実現することができるものである。この場合、電力用ＭＯＳＦＥＴ１１０において前記特性を発揮させるためには、トレンチ１１５内に埋込まれたソース電極１１６を外部配置のソース電極１２１に導電接続する必要がある。
【００１３】
ところが、前記特許文献２に開示されている電力用ＭＯＳＦＥＴ１１０は、トレンチ１１５内に埋込まれているソース電極１１６をどのような接続手段によって外部配置のソース電極１２１に導電接続するかについての技術的開示がなく、現実にこのような電力用ＭＯＳＦＥＴ１１０を製造する場合、どのような接続手段を採用すればよいがか全く不明なものであった。
【００１４】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、トレンチ内に埋め込まれたソース電極と半導体装置表面に設けたソース電極とを好適な接続手段で導電接続することを可能にした半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明は上記目的を達成させるため、次のような手段を採用した。
【００１６】
第１導電型の第１半導体層と前記第１半導体層と隣接する第１導電型の第２半導体層と、該第２半導体層と隣接する第２導電型の第３半導体層と、該第３半導体層と隣接する第１導電型の第４半導体層と、前記第３半導体層を貫き、前記第２半導体層に達する複数のトレンチと、該トレンチ内の底面側に配置され、絶縁膜で被覆された内部ソース電極と、該内部ソース電極の上部側に配置され、絶縁膜で被覆されたゲート電極と、前記第１半導体層と電気的に接続されたドレイン電極と、前記第４半導体層と電気的に接続されたソース電極とを備えた半導体装置において、前記外部ゲート電極の外側で、前記ゲート電極を外部と接続する外部ゲート電極と、該ゲート電極の外側で、前記内部ソース電極を外部と接続する外部ソース電極を備えた。また、前記目的を達成させるために、本発明による半導体装置は、第１導電型の半導体基板と、半導体基板の一面に配置されたドレイン電極と、半導体基板の他面に
形成された第１導電型のドリフト領域と、ドリフト領域の他面に形成された第２導電型のチャネル領域と、チャネル領域の他面に形成された第１導電型のソース
領域と、ソース領域及びチャネル領域をそれぞれ貫通してドリフト領域内に達する複数のトレンチと、各トレンチ内の底面側に配置され、第１絶縁膜で充填された内部ソース電極と、一部が各トレンチ内の入口側に、残部が各トレンチの外部にそれぞれ配置され、一部が第２絶縁膜で充填され、残部が第１絶縁膜で被覆された内部ゲート電極と、第１絶縁膜上に配置され、一部がソース領域内に延伸している外部ソース電極と、第１絶縁膜上に配置され、第２導電体に導電接続された外部ゲート電極とを有するものであって、各トレンチ内の内部ソース電極は、その一部にトレンチ壁に沿って立上る立上り部と、立上り部に連結され、各トレンチの外側方向に延伸する延伸部とが設けられ、延伸部が第１絶縁膜上に配置された外部補助ソース電極に導電接続される第１の手段を具備する。
【００１７】
前記第１の手段によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチに配置される内部ソース電極の構成を、内部ソース電極部の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを有するものとし、この延伸部を半導体装置の表面に配置される外部補助ソース電極に導電接続するようにしているので、各トレンチ内に埋込み配置された内部ソース電極と外部補助ソース電極とを前記導電接続手段により、簡易にかつ有効的に導電接続することができる。
【００１８】
また、前記目的を達成させるために、本発明による半導体装置の製造方法は、半導体基板の一面にドリフト領域を形成する工程、ドリフト領域にエッチングにより複数のトレンチを形成する工程、複数のトレンチ内を含むドリフト領域上に第１絶縁膜を形成する工程、複数のトレンチ内及び第１絶縁膜上に第１導電体を形成する工程、第１導電体をエッチングし、複数のトレンチ内の底面側に配置された内部ソース電極、トレンチ壁に沿って立上る立上り部とそれに連なる延伸部とからなる内部ソース電極を形成する工程、内部ソース電極上を含むドリフト領域上に再度前記第１絶縁膜を形成する工程、第１絶縁膜をエッチングし、複数のトレンチ内の入口側及び複数のトレンチ上の各第１絶縁膜を除去する工程、第１絶縁膜を除去した部分に第２絶縁膜を形成する工程、複数のトレンチ内を含む第２絶縁膜上に第２導電体を形成する工程、第２導電体をエッチングし、複数のトレンチ内の入口側に配置された内部ゲート電極とそれに連なる内部ゲート電極とを形成する工程、内部ゲート電極上を含むドリフト領域上に三度第１絶縁膜を形成する工程、第１絶縁膜をエッチングし、複数のトレンチ間にドリフト領域に達する溝部と延伸部上に延伸部に達する開口を形成する工程、溝部を通してイオン注入し、複数のトレンチ間のドリフト領域内にチャネル領域とソース領域との積層部及びチャネル領域と同じ導電型領域の単層部をそれぞれ形成する工程、溝部内を含むソース領域上、第１絶縁膜上及び半導体基板の他面上に電極材料を形成する工程、電極材料をエッチングし、外部ソース電極、外部ゲート電極、外部補助ソース電極、外部ドレイン電極をそれぞれ形成する工程とを経て半導体装置が製造される第２の手段を具備する。
【００１９】
前記第２の手段によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチ内に埋込み配置された内部ソース電極を形成する際に、各内部ソース電極の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを形成するようにしたので、別途、各内部ソース電極と外部補助ソース電極との接続手段を形成する工程を設ける必要がなくなり、工程数を増やすことなく、かつ、簡易な接続手段を用いるだけで、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極（外部補助ソース電極）とを導電接続することが可能になる。
【発明の効果】
【００２０】
本発明の半導体装置によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチに配置される内部ソース電極の構成を、内部ソース電極部の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを有するものとし、この延伸部を半導体装置の表面に配置される外部補助ソース電極に導電接続するように
しているので、各トレンチ内に埋込み配置された内部ソース電極と外部補助ソース電極とを前記導電接続手段により、簡易にかつ有効的に導電接続することができるという効果がある。
【００２１】
また、本発明の半導体装置の製造方法によれば、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極とを導電接続させるために、各トレンチ内に埋込み配置された内部ソース電極を形成する際に、各内部ソース電極の一部に、当該トレンチの側壁面に沿って立上がる立上り部と、立上り部に連なり、当該トレンチの外部方向に延伸する延伸部とを形成するようにしたので、別途、各内部ソース電極と外部補助ソース電極との接続手段を形成する工程を設ける必要がなくなり、工程数を増やすことなく、かつ、簡易な接続手段を用いるだけで、各トレンチ内に埋込み配置された内部ソース電極と半導体装置の表面に配置された外部ソース電極（外部補助ソース電極）とを導電接続することが可能になるという効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面を参照して説明する。
【００２３】
図１乃至図４は、本発明による第１の実施の形態の半導体装置の要部構成であって、半導体装置としてｎ型電力用ＭＯＳＦＥＴの例を示すものであり、図１（ａ）は電極部材を除いた電力用ＭＯＳＦＥＴを表す上面図、図１（ｂ）は電力用ＭＯＳＦＥＴにおける電極部材を表す上面図、図２（ａ）は図１（ａ）、（ｂ）におけるＡ−Ａ’線部分の断面図、図２（ｂ）は同Ｂ−Ｂ’線部分の断面図、図３（ａ）は同Ｃ−Ｃ’線部分の断面図、図３（ｂ）は同Ｄ−Ｄ’線部分の断面図、図４（ａ）は同Ｅ−Ｅ’線部分の断面図、図４（ｂ）は同Ｆ−Ｆ’線部分の断面図である。
【００２４】
図１（ａ）、（ｂ）乃至図４（ａ）、（ｂ）において、１はｎ型半導体基板、２はｎ型エピタキシャル領域（ドリフト領域）、３はｐ型チャネル領域、４はｎ型ソース領域、５はｐ型領域、６はアクティブ領域２０1 に形成したトレンチ、６Ｓは周辺領域２０2 に形成したトレンチ、７はトレンチ６に埋込まれる内部ソース電極、７1 は立上り部、７2 は延伸部、７Ｓはトレンチ６Ｓに埋込まれる内部ソース電極、８は内部ゲート電極、８1 は内挿部、８2 は外側部、８3 は接続部、９は酸化膜（第１絶縁体）、１０はゲート酸化膜（第２絶縁体）、１１はｎ＋型（高不純物濃度）領域、１２は外部ドレイン電極、１３は外部ソース電極、１３1 は突出部、１３Ａは外部補助ソース電極、１３Ａ1 は連結部、１４は外部ゲート電極、１４1 は連結部、１５はガードリング、１５1 は連結部、１６は多結晶シリコン４層保護ダイオード、１７はゲートパッドである。また、２０は半導体チップ、２０1 はアクティブ領域、２０2 は周辺領域である。
【００２５】
図１（ａ）に示されるように、電極部材を除いた電力用ＭＯＳＦＥＴを構成している半導体チップ２０は、アクティブ領域（図１に記号なし）にストライプ状のトレンチ６が設けられ、各トレンチ６内にそれぞれ内部ソース電極７と内部ゲート電極８とが埋込み配置される。半導体チップ２０の周辺領域（図１に記号なし）は、これらの内部ゲート電極８を相互接続する接続部８3 が設けられ、接続部８3 を囲むように各内部ソース電極７の立上り部７1 を通して相互接続された延伸部７2 が設けられる。接続部８3 は、下部領域にトレンチ６Ｓが設けられ、トレンチ６Ｓの形成位置に対応して内部ソース電極７Ｓが埋込み配置される。半導体チップ２０は、１つの角部にゲートパッド１７が設けられ、ゲートパッド１７の周囲に保護ダイオード１６が設けられている。
【００２６】
また、図１（ｂ）に示されるように、電力用ＭＯＳＦＥＴを構成している電極部材は、例えばアルミニウムからなるもので、アクティブ領域（図１に記号なし）に対応した広い位置を占有するように外部ソース電極１３が設けられ、この外部ソース電極１３の一辺を除く３辺に外部ソース電極１３と所定の間隔を隔てて外部ゲート電極１４が設けられ、外部ゲート電極１４の周辺に外部ゲート電極１４と所定の間隔を隔てて外部補助ソース電極１３Ａが設けられる。外部ゲート電極１４はゲートパッド１７に導電接続されており、外部補助ソース電極１３Ａは外部ソース電極１３の一辺において外部ソース電極１３と導電接続されている。周辺領域（図１に記号なし）の外縁部にはガードリング１５が設けられる。この
場合、外部ソース電極１３と外部ゲート電極１４の間の下部領域には接続部８3 が配置されており、外部ゲート電極１４と外部補助ソース電極１３Ａの間の下部領域に内部ソース電極７の延伸部７2 が配置されている。
【００２７】
次に、図２（ａ）に示されるように、電力用ＭＯＳＦＥＴにおけるＡ−Ａ’線部分は、右側がアクティブ領域２０1 で、左側が周辺領域２０2 であり、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００２８】
アクティブ領域２０1 は、ｎ型エピタキシャル層２に形成されたｐ型チャネル領域３と、ｐ型チャネル領域３上に形成されたｎ型ソース領域４とを有し、複数のトレンチ６は、ｎ型ソース領域４とｐ型チャネル領域３とを通してｎ型エピタキシャル層２内にまで達している。各トレンチ６は、内部底面側に酸化膜９により厚く充填された内部ソース電極７が埋込み配置され、内部入口側にゲート酸化膜１０により薄く充填された内部ゲート電極８の内挿部８1 が埋込み配置され、各トレンチ６上の外側に内挿部８1 に連結された外側部８2 が配置される。内部ゲート電極８の外側部８2 及びその周辺の上側は酸化膜９によって被覆され、酸化膜９上に外部ソース電極１３が形成配置される。外部ソース電極１３は、各トレンチ６間にあって、下側に突出した複数の突出部１３1 を備え、これらの突出部１３1 は、酸化膜９及びｎ型ソース領域４を通してｐ型チャネル領域３にまで達している。なお、アクティブ領域２０1 と周辺領域２０2 との境界部分のｎ型エピタキシャル層２にｐ型領域が形成されている。
【００２９】
周辺領域２０2 は、アクティブ領域２０1 に隣接する位置に、ｎ型エピタキシャル層２内に伸び、各トレンチ６と同じ深さのトレンチ６Ｓが形成配置される。トレンチ６Ｓは、内部に酸化膜９により厚く充填され、トレンチ６Ｓの深さにほぼ等しい長さの内部ソース電極７Ｓが埋込み配置される。また、後述するように、各トレンチ６内に配置された内部ソース電極７は、その一部にトレンチ６壁に沿って立上る立上り部７1 と、その立上り部７1 に連結され、ｎ型エピタキシャル層２上に伸びた延伸部７2 とが設けられる。各延伸部７2 は、内部ソース電極７Ｓとともにフィールドプレートを兼ねたもので、周辺領域２０2 において各立上り部７1 を相互接続するとともに、トレンチ６Ｓ内の内部ソース電極７Ｓにも接続される。延伸部７2 上は酸化膜９によって被覆され、酸化膜９上に離間して外部ゲート電極１４と外部補助ソース電極１３とが形成配置される。端縁部のｎ型エピタキシャル層２上にｎ＋型領域１１が形成され、ｎ＋型領域１１上にガードリング１５が形成配置される。外部補助ソース電極１３Ａは、下側に突出した連結部１３Ａ1 を有し、この連結部１３Ａ1 が酸化膜９の開口を通して延伸部７2 に導電接続される。ガードリング１５は、下側に突出した連結部１５1 を有し、この連結部１５1 が酸化膜９の開口を通してｎ＋型領域１１に接続される。なお、図２（ａ）に図示されていないが、外部ゲート電極１４は、接続部８3 を通して内部ゲート電極８に導電接続されている。
【００３０】
ところで、図２（ａ）においては、周辺領域２０2 に１つのトレンチ６Ｓが形成配置されているが、耐圧レベル等に応じてトレンチ６Ｓの数を増やしてもよく、一方、トレンチ６Ｓを形成配置しなくてもよい。そして、トレンチ６Ｓとそれに隣接するアクティブ領域２０1 の最外周のトレンチ６との配置間隔を拡げた場合は、ｐ型領域５とｎ型エピタキシャル層２とのｐｎ接合部における電界が強くなり、アバランシェ降伏する可能性があるため、製造プロセスにおけるばらつき等を考慮し、トレンチ６Ｓとそれに隣接するトレンチ６との配置間隔は、各トレンチ６の相互間隔に対して１．２倍以下にすることが望ましい。
【００３１】
また、延伸部７2 及び内部ソース電極７Ｓによって構成されるフィールドプレートは、周辺領域２０2 における電界の緩和に利用されるもので、ｐ型領域５はトレンチ６Ｓとそれに隣接するトレンチ６との間のゲート酸化膜１０の電界の緩和に利用される。この場合、ｐ型領域５の形成の深さは、ゲート酸化膜１０の深さ方向の充填長と同じかそれよりも深くすれば、ゲート酸化膜１０の電界の緩和を効果的に達成することができる。ガードリング１５は、その周辺の耐圧を高めるのに利用される。
【００３２】
前記構成において、動作時に外部ゲート電極１４に正電圧を印加すると、ｐ型チャネル領域３が反転し、外部ソース電極１３からｎ型ソース領域４、ｎ型エピタキシャル層２、ｎ型半導体基板１を通して外部ドレイン電極１２に電流が流れる。このとき、各内部ソース電極７が立上り部７1 、延伸部７2 、外部補助ソース電極１３Ａを通して外部ソース電極１３に接続されているので、ｎ型エピタキシャル層２の不純物濃度を高くしたとしても、各トレンチ６の底面領域の電界が緩和され、高い耐圧特性を保持したまま、低オン抵抗特性を達成することができる。また、内部ゲート電極８の占有面積が小さくなり、内部ゲート電極８とその下側にある内部ソース電極７との間に厚い酸化膜９が設けられているので、既知のこの種のＭＯＳＦＥＴに比べ、ゲート−ドレイン間の容量を低減することができ、高速応答が可能な電力用ＭＯＳＦＥＴを形成できる。
【００３３】
次に、図２（ｂ）に示されるように、電力用ＭＯＳＦＥＴにおけるＢ−Ｂ’線
部分、すなわち１つのトレンチ６に沿った部分は、左側がアクティブ領域２０1 で、右側が周辺領域２０2 であって、図２（ａ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００３４】
アクティブ領域２０1 は、トレンチ６の内部底面側に酸化膜９により厚く充填された内部ソース電極７が埋込み配置され、その上のトレンチ６の内部入口側に内部ゲート電極８の内挿部８1 が配置される。内部ゲート電極８は、内挿部８1 に連結された外側部８2 がトレンチ６の外側に設けられ、この外側部８2 上及びその周辺上に酸化膜９が形成され、酸化膜９上に外部ソース電極１３が形成配置される。
【００３５】
周辺領域２０2 は、内部ソース電極７の一部に、トレンチ６壁に沿って立上る立上り部７1 と、立上り部７1 に連結され、フィールドプレートを兼ねている延伸部７2 とが設けられる。延伸部７2 上に酸化膜９を介して外部補助ソース電極１３Ａが形成配置され、外部補助ソース電極１３Ａが連結部１３Ａ1 を通して延伸部７2 に導電接続される。また、延伸部７2 上に酸化膜９を介して外側部８2 に導電接続された接続部８3 が配置され、接続部８3 上に酸化膜９を介して外部ゲート電極１４が形成配置される。外部ゲート電極１４は連結部１４1 を通して接続部８3 に導電接続される。このようにして、各トレンチ６内に埋込み配置された内部ソース電極７は、周辺領域２０2 においてトレンチ６壁に沿って電力用ＭＯＳＦＥＴの表面領域まで引き出され、外部補助ソース電極１３Ａを通してソース電極１３に導電接続される。周辺領域２０2 には、図２（ａ）の構成と同様に、トレンチ６Ｓとｐ型領域５が形成され、トレンチ６Ｓ内に延伸部７2 とともにフィールドプレートを兼ねる内部ソース電極７Ｓが埋込み配置される。
【００３６】
図２（ｂ）に示すような構造にすれば、外部ゲート電極１４に接続された接続
部８3 の下部領域において、各内部ソース電極７がトレンチ６壁に沿って電力用ＭＯＳＦＥＴの表面領域にまで引き出され、接続部８3 を通して外部補助ソース電極１３Ａに導電接続されるもので、低オン抵抗特性を有し、かつ、低いゲート−ソース間容量を持った電力用ＭＯＳＦＥＴを得ることができる。
【００３７】
なお、図２に図示されていないが、外部ソース電極１３は、外部補助ソース電極１３Ａとともに多結晶シリコン４層保護ダイオード１６の一端に接続され、外部ゲート電極１４は、多結晶シリコン４層保護ダイオード１６の他端に接続される。
【００３８】
次いで、図３（ａ）に示されるように、電力用ＭＯＳＦＥＴにおけるＣ−Ｃ’線部分、すなわち隣接する２つのトレンチ６間に沿った部分は、左側がアクティブ領域２０1 で、右側が周辺領域２０2 であって、図２（ｂ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００３９】
アクティブ領域２０1 は、ｎ型エピタキシャル層２の上側にｐ型チャネル領域３が形成され、隣接するトレンチ６の間にある突出部１３1 が外部ソース電極１３から酸化膜９を通してｐ型チャネル領域３に達し、突出部１３1 とｐ型チャネル領域３が接続されている。
【００４０】
周辺領域２０2 は、内部ソース電極７及びその立上り部７1 が図示されていない点を除けば、図２（ｂ）に図示の構成とほぼ同じで、延伸部７2 上に酸化膜９を介して外部補助ソース電極１３Ａが形成配置され、外部補助ソース電極１３Ａが連結部１３Ａ1 を通して延伸部７2 に導電接続される。延伸部７2 上に酸化膜９を介して接続部８3 が配置され、接続部８3 上に酸化膜９を介して外部ゲート電極１４が形成配置される。外部ゲート電極１４は連結部１４1 を通して接続部８3 に導電接続される。
【００４１】
続いて、図３（ｂ）に示されるように、電力用ＭＯＳＦＥＴにおけるＤ−Ｄ’部分、すなわち隣接する２つのトレンチ６間の一方のトレンチ６に近い箇所に沿った部分は、左側がアクティブ領域２０1 で、右側が周辺領域２０2 であって、図３（ａ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００４２】
アクティブ領域２０1 は、ｎ型エピタキシャル層２の上側にｐ型チャネル領域３が形成され、ｐ型チャネル領域３の上側の一部にｎ型ソース領域４が形成される。ｎ型ソース領域４上に酸化膜９を介して外部ソース電極１３が形成配置される。
【００４３】
周辺領域２０2 は、図３（ａ）に図示の周辺領域２０2 の構成とほぼ同じであるので、その構成についての説明は省略する。
【００４４】
次に、図４（ａ）に示されるように、電力用ＭＯＳＦＥＴにおけるＥ−Ｅ’部分、すなわち３つのトレンチ６とゲートパッド１７に沿った部分は、右側がアクティブ領域２０1 で、左側が周辺領域２０2 であって、図３（ｂ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００４５】
アクティブ領域２０1 は、図２（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明は省略する。
【００４６】
周辺領域２０2 は、ゲートパッド１７の周囲に、ｎ型領域１６ｎ及びｐ型領域１６ｐを交互に配置した多結晶シリコン４層保護ダイオード１６が酸化膜９内に充填配置される。保護ダイオード１６は、一端側が補助外部ソース電極１３Ａに接続され、他端側が外部ゲート電極１４に接続されるもので、この電力用ＭＯＳＦＥＴのソースーゲート間にある一定以上の電圧が印加された場合、保護ダイオード１６が導通し、ゲート酸化膜１０等が高電圧によって破壊するのを未然に防止する役目を果たしている。そして、これ以外の構成は、図２（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、これ以外の構成についての説明は省略する。
【００４７】
次いで、図４（ｂ）に示されるように、電力用ＭＯＳＦＥＴにおけるＦ−Ｆ’部分、すなわち１つのトレンチ６とゲートパッド１７に沿った部分は、右側がアクティブ領域２０1 で、左側が周辺領域２０2 であって、図４（ａ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００４８】
アクティブ領域２０1 は、図２（ｂ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明は省略する。
【００４９】
また、周辺領域２０2 は、図４（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明も省略する。
【００５０】
以上のように、図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図３（ａ）、（ｂ）にそれぞれ図示された電力用ＭＯＳＦＥＴは、次のような特徴を有している。
【００５１】
その第１は、図２（ｂ）及び図４（ｂ）に図示されるように、各トレンチ６内に埋込み配置された内部ソース電極７の一部に立上り部７1 を設け、その立上り部７1 をトレンチ６壁に沿って立上げ、トレンチ６の外部に各立上り部７1 に連結された延伸部７2 を設け、この延伸部７2 を補助外部ソース電極１３Ａに導電接続することにより、外部ソース電極１３に接続している点である。
【００５２】
その第２は、半導体チップ２０の周辺領域２０2 に内部ソース電極７の延伸部７2 を配置し、この延伸部７2 をフィールドプレートに兼用している点である。一般に、フィールドプレートは、外部ゲート電極１４、外部ソース電極１３のいずれに接続しても構わないが、外部補助ソース電極１３Ａと接続していることにより、内部ソース電極７と外部補助ソース電極１３Ａとを接続するための無駄な領域を形成する必要がなくなる。
【００５３】
その第３は、この電力用ＭＯＳＦＥＴの各トレンチ６がストライプ形状に配置されている点である。各トレンチ６をストライプ形状に配置することの利点は、隣接するトレンチ６の間隔が常に一定になるため、耐圧向上やアバランシェ耐量向上のための設計が容易になるとともに、キャリア移動度の高い面を、チャネル面にすることができる等である。それに対して、内部ゲート電極８が長いストライプ形状になるため、内部ゲート電極８によるゲート抵抗が増大することになるが、この実施の形態による電力用ＭＯＳＦＥＴにおいては、ストライプ形状の各内部ゲート電極８の両端をそれぞれ外部ゲート電極１４に接続するようにしていので、ゲート抵抗の増加を抑えることが可能である。
【００５４】
続いて、図５（ａ）、（ｂ）、（ｃ）乃至図８（ａ）、（ｂ）は、本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す工程図であって、その主要部分の構成を示す断面図である。
【００５５】
ここで、図５（ａ）、（ｂ）、（ｃ）乃至図８（ａ）、（ｂ）を用い、この実施の形態による電力用ＭＯＳＦＥＴの製造工程について説明する。
【００５６】
始めに、図５（ａ）に示すように、ｎ型半導体基板１の一面にｎ型エピタキシャル層２を形成する。
【００５７】
次に、図５（ｂ）に示すように、ホトレジスト処理とシリコンエッチング処理によりｎ型エピタキシャル層２の露出面におけるアクティブ領域２０1 に複数のトレンチ６を形成し、同時に、周辺領域２０2 に１つのトレンチ６Ｓを形成し、熱酸化処理とデポジット処理により各トレンチ６、６Ｓの内部を含む露出面に厚い酸化膜９を形成する。
【００５８】
次いで、図５（ｃ）に示すように、各トレンチ６、６Ｓの内部に導電体７Ｍを埋込み、同時に酸化膜９上に導電体７Ｍを被着する。
【００５９】
続いて、図６（ａ）に示すように、導電体７Ｍを異方性エッチング処理し、内部ソース電極７を形成する。この場合、アクティブ領域２０1 の各トレンチ６においては、トレンチ６の底面部に導電体７Ｍの一部が残留して内部ソース電極７になるようにエッチング時間を調整したエッチングを行い、また、周辺領域２０2 においては、トレンチ６Ｓ内の導電体７Ｍが残留して内部ソース電極７Ｓになり、かつ、フィールドプレートとして使用する部分の導電体７Ｍが残留して延伸部７2 になるように一部分のエッチングを行わない。
【００６０】
次に、図６（ｂ）に示すように、各トレンチ６の内部を含む露出面に厚い酸化膜９を形成する。
【００６１】
次いで、図６（ｃ）に示すように、酸化膜９を異方性エッチングする。この場合、アクティブ領域２０1 については、酸化膜９がトレンチ６に残留した内部ソース電極７上に適当な厚さで残留するようにエッチング時間を調整したエッチングを行い、また、周辺領域２０2 においては、酸化膜９を絶縁膜及び半導体チップ２０の端部保護膜として使用するためにエッチングは行わない。
【００６２】
続いて、図７（ａ）に示すように、各トレンチ６内に薄いゲート酸化膜１０を形成する。
【００６３】
次に、図７（ｂ）に示すように、各トレンチ６の内部に導電体８Ｍを埋込み、同時に酸化膜９上に導電体８Ｍを被着する。
【００６４】
次いで、図７（ｃ）に示すように、導電体８Ｍを異方性エッチング処理し、内部ゲート電極８を形成する。この場合、アクティブ領域２０1 においては、各トレンチ６の内部に内挿部８1 が、各トレンチ６の外部に外側部８2 がそれぞれ残留し、かつ、周辺領域２０2 においては、接続部８3 （図示なし）が残留するようにエッチングを行う。
【００６５】
続いて、図８（ａ）に示すように、内部ゲート電極８上を含む露出面に再度厚い酸化膜９を形成する。その後、アクティブ領域２０1 の各トレンチ６間に存在する酸化膜９をエッチングする。次いで、イオン打込みによってｐ型チャネル領域３、ｐ型領域５、ｎ型ソース領域４及びｎ型領域１１を順次形成する。このとき、Ｐ型チャネル領域３及びｐ型領域５は、ｐ型イオンの打込みによって同時形成し、プロセス工程を簡素化している。この後で、外部ソース電極１３、外部補助ソース電極１３Ａ、外部ゲート電極１４及びガードリング１５と、対応する内部電極部分とをそれぞれ接続するために、酸化膜９のエッチングを行って結合穴を形成する。さらに、アクティブ領域２０1 においては、ｐ型チャネル領域３と外部ソース電極１３とを接続するために、シリコンエッチングを行い、酸化膜９表面からｎ型ソース領域４を通してＰ型チャネル領域３に到る深いエッチング溝９1 を形成し、そのエッチング溝９1 内に外部ソース電極１３の突出部１３1 を差込み、外部ソース電極１３とＰ型チャネル領域３とを接続する。なお、場合によっては、ｐ型チャネル領域３と外部ソース電極１３をオーミックコンタクトさせるため、シリコンエッチングをした後でｐ型イオンの打込みを行ってもよい。
【００６６】
次に、図８（ｂ）で示すように、エッチング溝９1 内及び各結合穴内を含む露出面及びｎ型半導体基板１の露出面にアルミニウム（電極材料）を形成する。この後、アルミニウムをエッチングし、外部ソース電極１３、外部補助ソース電極１３Ａ、外部ゲート電極１４及びガードリング１５、ドレイン電極１２をそれぞれ形成して電力用ＭＯＳＦＥＴが製造される。
【００６７】
このような製造方法によれば、各内部ソース電極７と外部補助ソース電極１３Ａとを導電接続させるため、各トレンチ６内に埋込み配置された内部ソース電極７を形成する際に、各内部ソース電極７の一部に、トレンチ６の壁面に沿って立上がる立上り部７1 と、立上り部７1 に連なり、トレンチ６の外部方向に延伸する延伸部７2 とを形成しているので、別途、各内部ソース電極７と外部補助ソース電極１３Ａとの接続手段の形成工程を設ける必要がなく、工程数を増やさず、かつ、簡易な手段を用いるだけで、各トレンチ６内に埋込み配置された内部ソース電極７と外部補助ソース電極１３Ａとの導電接続が可能になる。
【００６８】
続く、図９（ａ）、（ｂ）は、本発明による電力用ＭＯＳＦＥＴの第２の実施の形態を示すもので、図９（ａ）は図１（ａ）と同様に電極部材を除いた電力用ＭＯＳＦＥＴを表す上面図であり、図９（ｂ）は図９（ａ）のＧ−Ｇ’線に沿った部分の断面図である。
【００６９】
図９（ａ）に示されるように、第２の実施の形態の電力用ＭＯＳＦＥＴは、トレンチ６の配置形状がメッシュ状になっており、各トレンチ６内には、底面側に内部ソース電極７が、入口側に内部ゲート電極８がそれぞれ埋込み配置されているもので、第２の実施の形態の電力用ＭＯＳＦＥＴにおける各トレンチ６の配置形状以外の構成部分は、第１の実施の形態の電力用ＭＯＳＦＥＴの構成と同じである。このため、第２の実施の形態の電力用ＭＯＳＦＥＴの構成については、これ以上の説明を行わない。なお、第２の実施の形態の電力用ＭＯＳＦＥＴにおいて、メッシュ状に配置された各トレンチ６の開口形状は、規則的な形状を有するものであれば、図９（ａ）に示されるような四角形状のものでも、円形状のものでも、六角形状ものであってもよい。
【００７０】
また、図９（ｂ）に示されるように、第２の実施の形態の電力用ＭＯＳＦＥＴにおけるＧ−Ｇ’線部分、すなわち１つのトレンチ６列に沿った部分は、左側がアクティブ領域２０1 で、右側が周辺領域２０2 であって、図２（ａ）の構成と同様に、ｎ型半導体基板１と、その一面に形成される外部ドレイン電極１２と、その他面に形成されるｎ型エピタキシャル層２とを有している。
【００７１】
アクティブ領域２０1 は、図２（ａ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明は省略する。
【００７２】
また、周辺領域２０2 は、図２（ｂ）に図示のアクティブ領域２０1 の構成とほぼ同じであるので、その構成についての説明も省略する。
【００７３】
この第２の実施の形態の電力用ＭＯＳＦＥＴによれば、各トレンチ６をメッシュ形状に配置することにより、セル部分の集積度が向上し、オン抵抗をより低減させることが可能になる。
【００７４】
次いで、図１２は、本発明による電力用ＭＯＳＦＥＴをＤＣ−ＤＣコンバータに用いた際の回路図である。
【００７５】
図１２において、２１はハイサイド用電力用ＭＯＳＦＥＴ、２２はローサイド用電力用ＭＯＳＦＥＴ、２３は制御ＩＣ、２４、２５はダイオード、２６はツェナダイオード、２７はインダクタ、２８は容量である。
【００７６】
そして、ハイサイド用電力用ＭＯＳＦＥＴ２１とローサイド用電力用ＭＯＳＦＥＴ２２は、直列接続され、その両端に入力直流電圧Ｖｉｎが印加される。ハイサイド用電力用ＭＯＳＦＥＴ２１にダイオード２４が並列接続され、ローサイド用電力用ＭＯＳＦＥＴ２２にダイオード２５及びツェナダイオード２６が並列接続される。ハイサイド用電力用ＭＯＳＦＥＴ２１のゲートとローサイド用電力用ＭＯＳＦＥＴ２２のゲート間に制御ＩＣ２３が接続される。ハイサイド用電力用ＭＯＳＦＥＴ２１とローサイド用電力用ＭＯＳＦＥＴ２２の接続点にインダクタ２７の一端が接続され、インダクタ２７の他端と接地点間から出力直流電圧Ｖｏｕｔが取り出される。
【００７７】
一般に、ＤＣ−ＤＣコンバータの同期整流用に用いられる電力用ＭＯＳＦＥＴは、コンバータを高効率化するため、低オン抵抗特性及び低ゲート容量特性を有する電力用ＭＯＳＦＥＴが必要である。
【００７８】
特に、ローサイド用電力用ＭＯＳＦＴ２２は、主として低オン抵抗特性であることが高効率化のために必要であり、ハイサイド用電力用ＭＯＳＦＥＴ２１は、低オン抵抗特性であるとともに、低ゲート容量特性を有することが高効率化のためには必要である。
【００７９】
本発明による電力用ＭＯＳＦＥＴは、低オン抵抗特性及び低ゲート容量特性を実現することができるので、ＤＣ−ＤＣコンバータのローサイド用、ハイサイド用のいずれの電力用ＭＯＳＦＥＴに適用しても有効である。特に、低ゲート容量特性を有しているため、ハイサイド用に使用した場合、電源装置の効率の向上を期待することができる。
【００８０】
なお、前記各実施の形態においては、半導体装置が電力用ＭＯＳＦＥＴである場合を例に挙げて説明したが、本発明による半導体装置は電力用ＭＯＳＦＥＴに限られるものではなく、電力用ＭＯＳＦＥＴに類似した他の半導体装置にも同様に適用することが可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明による第１の実施の形態の半導体装置の要部構成であって、電極部材を除いた電力用ＭＯＳＦＥＴを表す上面図及び電力用ＭＯＳＦＥＴにおける電極部材を表す上面図である。
【図２】図１（ａ）、（ｂ）における第１の実施の形態の電力用ＭＯＳＦＥＴのＡ−Ａ’線部分、Ｂ−Ｂ’線部分の各断面図である。
【図３】図１（ａ）、（ｂ）における第１の実施の形態の電力用ＭＯＳＦＥＴのＣ−Ｃ’線部分、Ｄ−Ｄ’線部分の各断面図である。
【図４】図１（ａ）、（ｂ）における第１の実施の形態の電力用ＭＯＳＦＥＴのＥ−Ｅ’線部分、Ｆ−Ｆ’線部分の各断面図である。
【図５】本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す最初の３つの工程図であって、その主要部分の構成を示す断面図である。
【図６】本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す次の３つの工程図であって、その主要部分の構成を示す断面図である。
【図７】本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す次の３つの工程図であって、その主要部分の構成を示す断面図である。
【図８】本発明による電力用ＭＯＳＦＥＴの製造方法の一つの実施の形態を示す最後の２つの工程図であって、その主要部分の構成を示す断面図である。
【図９】本発明による電力用ＭＯＳＦＥＴの第２の実施の形態を示すもので、電極部材を除いた電力用ＭＯＳＦＥＴを表す上面図及びそのＧ−Ｇ’線部分の断面図である。
【図１０】特許文献２によって提案された電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
【図１１】特許文献２によって新たに提案された電力用ＭＯＳＦＥＴの要部構成を示す断面図である。
【図１２】本発明による電力用ＭＯＳＦＥＴをＤＣ−ＤＣコンバータに用いた際の回路図である。
【符号の説明】
【００８２】
１  ｎ型半導体基板
２  ｎ型エピタキシャル領域（ドリフト領域）
３  ｐ型チャネル領域
４  ｎ型ソース領域
５  ｐ型領域
６  アクティブ領域に形成したトレンチ内部ソース電極
６Ｓ  周辺領域に形成したトレンチ
７  トレンチ６に埋込まれる内部ソース電極
７1   立上り部
７2   延伸部
７Ｓ  トレンチ６Ｓに埋込まれる内部ソース電極
８  内部ゲート電極
８1   内挿部
８2   外側部
８3   接続部
９  酸化膜（第１絶縁体）
１０  ゲート酸化膜（第２絶縁体）
１１  ｎ＋型（高不純物濃度）領域
１２  外部ドレイン電極
１３  外部ソース電極
１３1   突出部
１３Ａ  外部補助ソース電極
１３Ａ1   連結部
１４  外部ゲート電極
１４1   連結部
１５  ガードリング
１５1   連結部
１６  多結晶シリコン４層保護ダイオード
１７  ゲートパッド
２０  半導体チップ
２０1   アクティブ領域
２０2   周辺領域
【図１】
2008227533.tif 000003
【図２】
2008227533.tif 000004
【図３】
2008227533.tif 000005
【図４】
2008227533.tif 000006
【図５】
2008227533.tif 000007
【図６】
2008227533.tif 000008
【図７】
2008227533.tif 000009
【図８】
2008227533.tif 000010
【図９】
2008227533.tif 000011
【図１０】
2008227533.tif 000012
【図１１】
2008227533.tif 000013
【図１２】
2008227533.tif 000014
【手続補正書】
【提出日】平成20年6月11日(2008.6.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に配置した第２導電型の第２半導体層と、
前記第２半導体層上に配置した第１導電型の第３半導体層と、
前記第３半導体層及び第２半導体層を貫き、前記第１半導体層に達する複数のトレンチと、
前記トレンチ内の底面側に配置され、絶縁膜で被覆された内部ソース電極と、
少なくともその一部が前記内部ソース電極の上部側のトレンチ内に配置され、絶縁膜で被覆された内部ゲート電極と、
前記第１半導体層と電気的に接続されたドレイン電極と、
前記第３半導体層と電気的に接続されたソース電極とを備えた半導体装置において、
前記内部ゲート電極を接続部を介して外部と接続する外部ゲート電極と、
前記外部ゲート電極の外周に配置され、前記内部ソース電極を外部と接続する外部ソース電極を備えたことを特徴とする半導体装置
【請求項２】
請求項１記載の半導体装置において、
前記トレンチ内で内部ソース電極を被覆する絶縁膜の膜厚は、前記トレンチ内で内部ゲート電極を被覆する絶縁膜の膜厚よりも大であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記外部ゲート電極及び外部ソース電極は、前記トレンチ、内部ソース電極及び内部ゲート電極が配置されるアクティブ領域周辺の周辺領域に配置したことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
内部ゲート電極を外部ゲート電極と接続する接続部は複数の内部ゲート電極を相互に接続することを特徴とする半導体装置。