(57)【要約】【課題】システムオンチップがスリープモードであっても低電力が実現できるリテンション入出力装置を含むシステムオンチップを提供する。【解決手段】ノーマルＮモード時入出力状態を決定する第１入出力制御信号、スリープＳモード時入出力状態を決定する第２入出力制御信号、ノーマル値、及びスリープ値を生成する制御部、第１、第２入出力制御信号、ノーマル値、スリープ値を格納する第１〜第４レジスタ、第１、第２入出力制御信号の何れかを選択する第１選択器、ノーマル値に応答し外部への送信信号を生成する内部ロジック回路、第４レジスタ出力と内部ロジック回路出力の何れかを選択する第２選択器、第１、第２選択器を制御する電力制御部、ＮモードからＳモード転換時、第１、第２選択器の出力を格納するリテンション入出力装置とを有し、ＮモードからＳモード転換時、リテンション入出力装置の入出力状態は、第１選択器の出力により保持される。【選択図】      図３
2008102923.tif 000002
【特許請求の範囲】
【請求項１】
ノーマルモード（ｎｏｒｍａｌ  ｍｏｄｅ）の時に入出力状態を決定する第１入出力制御信号と、スリープモード（ｓｌｅｅｐ  ｍｏｄｅ）の時に前記入出力状態を決定する第２入出力制御信号と、ノーマル値と、スリープ値とを生成する制御部と、
前記制御部より生成された前記第１入出力制御信号を格納する第１レジスタと、
前記制御部より生成された前記第２入出力制御信号を格納する第２レジスタと、
前記制御部より生成されたノーマル値を格納する第３レジスタと、
前記制御部より生成されたスリープ値を格納する第４レジスタと、
動作モードによって前記第１及び第２入出力制御信号の内から何れか一つを選択する第１選択器と、
前記制御部によってノーマルモードで動作し、前記第３レジスタからのノーマル値に応答して外部のチップに伝送される送信信号を生成する内部ロジック回路と、
動作モードによって前記第４レジスタの出力と前記内部ロジック回路の出力の内から何れか一つを選択する第２選択器と、
前記第１及び第２選択器を制御する電力制御部と、
前記ノーマルモードからスリープモードに転換時に、前記電力制御部の制御によって前記第１選択器の出力と前記第２選択器の出力とを格納する様に構成されるリテンション（ｒｅｔｅｎｔｉｏｎ）入出力装置とを有し、
前記ノーマルモードからスリープモードに転換時に、前記リテンション入出力装置の入出力状態は、前記第１選択器の出力によって保持されることを特徴にするシステムオンチップ。
【請求項２】
前記リテンション入出力装置は入出力パッドを含み、リテンション入出力装置がスリープモードに転換する前に出力状態にある時に、前記第２選択器の出力によって入出力パッドが駆動されることを特徴にする請求項１に記載のシステムオンチップ。
【請求項３】
前記第１、第２、第３及び第４レジスタは、スリープモード時に電源が供給されないオフ領域に含まれることを特徴にする請求項１に記載のシステムオンチップ。
【請求項４】
前記第１、第２、第３及び第４レジスタは前記スリープモード時に電源が供給されるオン領域に含まれることを特徴にする請求項１に記載のシステムオンチップ。
【請求項５】
前記オン領域は前記電力制御部であることを特徴にする請求項４に記載のシステムオンチップ。
【請求項６】
前記第１、第２、第３及び第４レジスタは、それらに格納された信号及び値がウェイクアップ（ｗａｋｅｕｐ）と同時に必要な値、又はウェイクアップに関連した機能に対応した値である場合に、前記電力制御部に含まれることを特徴にする請求項１に記載のシステムオンチップ。
【請求項７】
前記電力制御部は、電力制御信号を生成し、
前記ノーマルモードからスリープモードに転換時に、スリープモードに転換する前に、前記第１選択器及び第２選択器から入力された値をラッチし、
前記リテンション入出力装置が所定のレベルの信号を生成する様に制御することを特徴にする請求項１に記載のシステムオンチップ。
【請求項８】
前記リテンション入出力装置は、前記第１入出力制御信号及び前記第２入出力制御信号によって入出力状態が制御される入出力セルを含むことを特徴にする請求項１に記載のシステムオンチップ。
【請求項９】
前記入出力セルは、入出力パッドと、
第１レベルシフタを通じって伝達される前記第１選択器の出力をラッチする様に構成された第１ラッチと、
第２レベルシフタを通じって伝達される前記第２選択器の出力をラッチする様に構成された第２ラッチと、
前記第１ラッチの値によって制御され、前記第２ラッチの値を前記入出力パッドに伝達するバッファとを含むことを特徴にする請求項８に記載のシステムオンチップ。
【請求項１０】
前記第１及び第２ラッチの各々は、前記電力制御信号に対応して対応するレベルシフタの出力をバイパス又は格納する様に構成されることを特徴にする請求項９に記載のシステムオンチップ。
【請求項１１】
前記第１及び第２ラッチの各々は、前記ノーマルモード時に、前記対応するレベルシフタの出力をバイパスする様に構成されることを特徴にする請求項９に記載のシステムオンチップ。
【請求項１２】
前記第１及び第２ラッチの各々は、前記スリープモード時に前記対応するレベルシフタの出力をラッチする様に構成されることを特徴にする請求項９に記載のシステムオンチップ。
【請求項１３】
前記第１及び第２レベルシフタは、前記ノーマルモードからスリープモードに転換時に、前記電力制御信号によって所定のレベルの信号を生成し、生成された所定のレベルの信号を出力することを特徴にする請求項９に記載のシステムオンチップ。
【請求項１４】
前記第１及び第２選択器、前記内部ロジック回路、及び前記制御部は、スリープモード時に電源供給が遮断されることを特徴にする請求項１に記載のシステムオンチップ。
【請求項１５】
複数の入出力装置と、
前記複数の入出力装置を制御するための少なくとも二つ以上の電力制御信号を発生させる電力制御部と、
ノーマルモード及びスリープモードを含む動作モードによって、前記二つ以上の電力制御信号の内から一つを選択する様に構成された少なくとも一つの選択器とを有し、
前記複数の入出力装置は、少なくとも一つのリテンション入出力装置及び少なくとも一つの非リテンション入出力装置を含み、
前記少なくとも一つのリテンション入出力装置は、ノーマルモードからスリープモードに遷移する時に、前記少なくとも一つのリテンション入出力装置の入出力状態を維持する為に前記少なくとも一つの選択器の出力を格納する様に構成されることを特徴にするシステムオンチップ。
【請求項１６】
前記二つ以上の電力制御信号は、互いに異なる電圧レベルを持つ複数の電力制御信号を含み、
前記複数の入出力装置は、対応する電圧レベルを持つ前記電力制御信号の内の一つが入力されることを特徴にする請求項１５に記載のシステムオンチップ。
【請求項１７】
前記複数の入出力装置において、二つの入出力装置間に介入配置されるレベルシフタをさらに有し、
前記二つの入出力装置の内の一方の入出力装置を制御する電力制御信号は、前記レベルシフタを通って前記二つの入出力装置の内の他方の入出力装置に伝送されることを特徴にする請求項１５に記載のシステムオンチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシステムオンチップに関し、より詳細にはリテンション入出力装置を利用してスリープモードが実現できるシステムオンチップに関するものである。
【背景技術】
【０００２】
一般的に、システムオンチップ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ；以下、ＳＯＣと称する）は複数の内部回路に各々供給される電源のオン／オフを制御する為にいつもオン状態を維持するアライブモジュール（ａｌｉｖｅ  ｍｏｄｕｌｅ；以下、電力制御部と称する）、そして、ＳＯＣの外部デバイス（ｅｘｔｅｒｎａｌ  ｄｅｖｉｃｅ）等とインターフェース（ｉｎｔｅｒｆａｃｅ）の為の入出力装置を含む。
【０００３】
ＳＯＣがスリープモード（ｓｌｅｅｐ  ｍｏｄｅ）であれば、電力制御部によって、殆どの内部回路等の電源はオフ（ｐｏｗｅｒ  ｏｆｆ）される。然し、ＳＯＣの入出力装置に接続された外部デバイス等はオフされない場合もある。従って、外部デバイス等に接続されているＳＯＣの入出力装置は外部デバイスとのインターフェースの為にオン状態を維持し、特定な値（以下、スリープ値（ｓｌｅｅｐ  ｖａｌｕｅ）と称する）を維持しなければならない。スリープ値はＳＯＣがスリープモードであれば、入出力装置に漏れ電流が流れることを防止する為に維持される一定の“ロー”レベル（Ｌ）、又は“ハイ”レベル（Ｈ）の信号を意味する。
【０００４】
ＳＯＣはスリープ値を維持する為に別の格納装置が必要である。従って、ＳＯＣの電力制御部はスリープ値を格納する為のレジスタを含み、入出力装置はスリープ値を選択する為のアライブマルチプレクサ（ａｌｉｖｅ  ｍｕｌｔｉｐｌｅｘｅｒ）を含む。
【０００５】
図１は、一般的な入出力装置に使われるアライブマルチプレクサの回路図である。
図１を参照すると、一般的な入出力装置に使われるアライブマルチプレクサは二つのＡＮＤゲート（ＡＮＤ１、ＡＮＤ２）、ＯＲゲート（ＯＲ１）、そして、インバータ（ＩＮＶ１）を含む。
ＳＯＣがノーマルモードであれば、制御信号（ＰＷＲＤＮ）はローレベル（Ｌ）になり、ローレベル（Ｌ）の制御信号（ＰＷＲＤＮ）はＡＮＤゲート（ＡＮＤ２）の二番目の入力端に入力される。又、ローレベル（Ｌ）の制御信号（ＰＷＲＤＮ）はインバータ（ＩＮＶ１）を通じってハイレベル（Ｈ）に反転され、反転されたハイレベル（Ｈ）の制御信号（ＰＷＲＤＮ）はＡＮＤゲート（ＡＮＤ１）の二番目の入力端に入力される。
【０００６】
ＡＮＤゲート（ＡＮＤ２）は二番目の入力端にローレベル（Ｌ）の信号が入力されるので、一番目の入力端に入力されるスリープ値に対応する入力信号（Ａ１２）の値に関係なくいつもローレベル（Ｌ）の信号をＯＲゲート（ＯＲ１）の二番目の入力端に出力する。ＡＮＤゲート（ＡＮＤ１）の二番目の入力端にハイレベル（Ｈ）の制御信号（ＰＷＲＤＮ）が入力されるので、一番目の入力端に入力されるノーマル値に対応する入力信号Ａ１１のレベル（Ｌ）又は（Ｈ）によって対応するハイレベル（Ｈ）又はローレベル（Ｌ）の信号をＯＲゲート（ＯＲ１）の一番目の入力端に出力する。
【０００７】
ＯＲゲート（ＯＲ１）は一番目の入力端に入力信号Ａ１１が入力され、二番目の入力端にローレベル（Ｌ）の信号が入力されるので、結果的に入力信号Ａ１１を出力する。従って、アライブマルチプレクサはＳＯＣがノーマルモードであれば、制御信号ＰＷＲＤＮによって入力信号（Ａ１１）を選択して出力する。
ＳＯＣがスリープモードであれば、制御信号（ＰＷＲＤＮ）はハイレベル（Ｈ）になり、ハイレベル（Ｈ）の制御信号（ＰＷＲＤＮ）によってアライブマルチプレクサは入力信号（Ａ１２）を選択して出力する。ＳＯＣがスリープモードであればのアライブマルチプレクサの動作は、前記説明されたＳＯＣがノーマルモードであればアライブマルチプレクサの動作と反対になる。これに対しての具体的な説明は省略する。
【０００８】
ＳＯＣがスリープモードであれば、入力信号（Ａ１１）を伝送する回路はオフ状態になる。従って、アライブマルチプレクサのＡＮＤゲート（ＡＮＤ１）の一番目の入力端はノーマルモードに対応する入力信号（Ａ１１）がこれ以上入力されなく、フローティング状態になる。フローティング状態はアライブマルチプレクサのＡＮＤゲート（ＡＮＤ１）によって防止される。
【０００９】
図２は図１に示したＡＮＤゲートの回路図である。
図２を参照すると、図１に示したＡＮＤゲート（ＡＮＤ１、ＡＮＤ２）は各々ＰＭＯＳトランジスタ（ＭＰ２１、ＭＰ２２）、ＮＭＯＳトランジスタ（ＭＮ２１、ＭＮ２２）、インバータ（ＩＮＶ２）を含む。ＡＮＤゲート（ＡＮＤ１、ＡＮＤ２）は同一の構成であるのでＡＮＤゲート（ＡＮＤ１）を主として説明する。
【００１０】
ＰＭＯＳトランジスタ（ＭＰ２１、ＭＰ２２）の各ソースは動作電圧ＶＤＤに共通に接続される。
ＰＭＯＳトランジスタ（ＭＰ２１）のゲートは入力信号（Ａ１１）が入力され、ＮＭＯＳトランジスタ（ＭＮ２１）のゲートに接続され、ドレインはノード（Ｎ２１）を通じてインバータ（ＩＮＶ２）の入力端とＮＭＯＳトランジスタ（ＭＮ２１）のドレインに連結される。
【００１１】
インバータ（ＩＮＶ２）の出力端はＡＮＤゲート（ＡＮＤ１）の出力端（Ｏｕｔ）に接続される。入力信号Ａ１１はＡＮＤゲート（ＡＮＤ１）の一番目の入力端に入力される信号であり、入力信号（ＰＷＲＤＮ）はＡＮＤゲート（ＡＮＤ１）の二番目の入力端に入力される信号である。
ＰＭＯＳトランジスタ（ＭＰ２２）のゲートは制御信号（ＰＷＲＤＮ）が入力され、ドレインはＮＭＯＳトランジスタ（ＭＮ２１）のドレインに接続される。ＮＭＯＳトランジスタ（ＭＮ２１）のソースはＮＭＯＳトランジスタ（ＭＮ２２）のドレインに接続される。ＮＭＯＳトランジスタ（ＭＮ２２）のゲートは制御信号（ＰＷＲＤＮ）が入力され、ソースは接地（ＧＮＤ）に接続される。
【００１２】
ＳＯＣがノーマルモードであれば、制御信号（ＰＷＲＤＮ）はローレベル（Ｌ）であり、ローレベル（Ｌ）の制御信号（ＰＷＲＤＮ）は図１に示したインバータ（ＩＮＶ１）によってハイレベル（Ｈ）に反転され、反転されたハイレベル（Ｈ）の制御信号（ＰＷＲＤＮ）によってＡＮＤゲート（ＡＮＤ１）のＮＭＯＳトランジスタ（ＭＮ２２）はターンオン（Ｔｕｒｎ  Ｏｎ）され、ＰＭＯＳトランジスタ（ＭＰ２２）はターンオフ（Ｔｕｒｎ  ｏｆｆ）される。この時に、入力信号（Ａ１１）がハイレベル（Ｈ）であればＰＭＯＳトランジスタ（ＭＰ２１）はターンオフされ、ＮＭＯＳトランジスタ（ＭＮ２１）はターンオンされる。従って、ターンオンされたＮＭＯＳトランジスタ（ＭＮ２１、ＭＮ２２）を通じて電流は接地（ＧＮＤ）に流れ、ノード（Ｎ２１）の電圧はローレベル（Ｌ）になる。
【００１３】
ローレベル（Ｌ）の電圧はインバータ（ＩＮＶ２）によってハイレベル（Ｈ）に反転されて出力される。入力信号（Ａ１１）がローレベル（Ｌ）であればＡＮＤゲート（ＡＮＤ１）はローレベル（Ｌ）の信号を出力する。入力信号（Ａ１１）がローレベルである時の説明は入力信号（Ａ１１）がハイレベル（Ｈ）である時のＡＮＤゲート（ＡＮＤ１）の動作と反対になるので省略する。従って、ＳＯＣがノーマルモードであれば、制御信号（ＰＷＲＤＮ）によってアライブマルチプレクサはノーマル値に対応する入力信号（Ａ１１）を選択して出力する。
【００１４】
図１において、ＳＯＣがスリープモードであれば、制御信号（ＰＷＲＤＮ）はハイレベル（Ｈ）であり、ハイレベル（Ｈ）の制御信号（ＰＷＲＤＮ）によってアライブマルチプレクサはスリープ値に対応する信号（Ａ１２）を選択して出力する。信号（Ａ１２）を出力した後に、ＳＯＣがスリープモードであるので入力信号（Ａ１１）を伝送する回路はオフ状態になる。従って、アライブマルチプレクサのＡＮＤゲート（ＡＮＤ１）の一番目の入力端はノーマルモードに対応する入力信号（Ａ１１）がこれ以上入力されなく、フローティング状態になる。然し、ＡＮＤゲート（ＡＮＤ１）はインバータ（ＩＮＶ１）によってローレベル（Ｌ）に反転された制御信号（／ＰＷＲＤＮ）が入力され、ローレベル（Ｌ）に反転された制御信号（／ＰＷＲＤＮ）によってＮＭＯＳトランジスタ（ＭＮ２２）は接地（ＧＮＤ）とオープン（ｏｐｅｎ）状態になる。
【００１５】
又、ＰＭＯＳトランジスタ（ＭＰ２２）はターンオされてノード（Ｎ２１）はハイレベル（Ｈ）を維持する。ノード（Ｎ２１）のハイレベル（Ｈ）の信号はインバータ（ＩＮＶ２）によってローレベル（Ｌ）に反転される。従って、ＡＮＤゲート（ＡＮＤ１）の出力は入力信号（Ａ１１）の状態とは関係なくローレベル（Ｌ）の信号を維持するので、アライブマルチプレクサはフローティング状態を防止して漏れ電流の流れを防止する。
【００１６】
ＳＯＣは、電力制御部のレジスタに格納されたスリープ値を入出力装置のアライブマルチプレクサに伝送する為に少なくとも一つ以上のバッファを含む。電力制御部のレジスタに格納されたスリープ値はバッファを通じて入出力装置のアライブマルチプレクサに伝送される。電力制御部のレジスタと入出力装置のアライブマルチプレクサはＳＯＣがスリープモードである時にスリープ値を維持する為に電源が引き続く供給される。従って、アライブマルチプレクサはスリープモードである時にもオン状態を維持する入出力装置に含まれて電源が供給される。
【００１７】
入出力装置は多数の入出力セルを含み、アライブマルチプレクサは一般的に入出力セルの直前に位置する。従って、入出力セルの数が多くなるほど入出力装置に使われるアライブマルチプレクサの数も多くなるので入出力装置のサイズは大きくなる。入出力装置のサイズが大きくなると、入出力装置に供給される電力が増え、漏れ電流も増える。入出力装置のアライブマルチプレクサが増加すれば、電力制御部のレジスタと入出力装置のアライブマルチプレクサを接続する為に使われるバッファがもっと増えるのでシステムの漏れ電流も増える。
又、電力制御部はスリープ値を格納する為のレジスタを含むのでサイズが大きくなり、サイズが大きくなると供給される電力の量も増え、漏れ電流が増える。
【００１８】
従って、一般的な入出力装置を含むＳＯＣは、スリープモードであれば特定な値を維持する為に電源を供給する回路のサイズが大きくなるので供給される電力の量が増え、漏れ電流が増えるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
そこで、本発明は上記従来のシステムオンチップにおける問題点に鑑みてなされたものであって、本発明の目的は、システムオンチップがスリープモードであっても低電力が実現できるリテンション入出力装置を含むシステムオンチップを提供することにある。
また、本発明の他の目的は、漏れ電流が少なくなるリテンション入出力装置を含むシステムオンチップを提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するためになされた本発明によるシステムオンチップは、ノーマルモード（ｎｏｒｍａｌ  ｍｏｄｅ）の時に入出力状態を決定する第１入出力制御信号と、スリープモード（ｓｌｅｅｐ  ｍｏｄｅ）の時に前記入出力状態を決定する第２入出力制御信号と、ノーマル値と、スリープ値とを生成する制御部と、前記制御部より生成された前記第１入出力制御信号を格納する第１レジスタと、前記制御部より生成された前記第２入出力制御信号を格納する第２レジスタと、前記制御部より生成されたノーマル値を格納する第３レジスタと、前記制御部より生成されたスリープ値を格納する第４レジスタと、
動作モードによって前記第１及び第２入出力制御信号の内から何れか一つを選択する第１選択器と、前記制御部によってノーマルモードで動作し、前記第３レジスタからのノーマル値に応答して外部のチップに伝送される送信信号を生成する内部ロジック回路と、動作モードによって前記第４レジスタの出力と前記内部ロジック回路の出力の内から何れか一つを選択する第２選択器と、前記第１及び第２選択器を制御する電力制御部と、前記ノーマルモードからスリープモードに転換時に、前記電力制御部の制御によって前記第１選択器の出力と前記第２選択器の出力とを格納する様に構成されるリテンション（ｒｅｔｅｎｔｉｏｎ）入出力装置とを有し、前記ノーマルモードからスリープモードに転換時に、前記リテンション入出力装置の入出力状態は、前記第１選択器の出力によって保持されることを特徴にする。
【００２１】
前記リテンション入出力装置は入出力パッドを含み、リテンション入出力装置がスリープモードに転換する前に出力状態にある時に、前記第２選択器の出力によって入出力パッドが駆動されることが好ましい。
前記第１、第２、第３及び第４レジスタは、スリープモード時に電源が供給されないオフ領域に含まれることが好ましい。
前記第１、第２、第３及び第４レジスタは前記スリープモード時に電源が供給されるオン領域に含まれることが好ましい。
前記オン領域は前記電力制御部であることが好ましい。
前記第１、第２、第３及び第４レジスタは、それらに格納された信号及び値がウェイクアップ（ｗａｋｅｕｐ）と同時に必要な値、又はウェイクアップに関連した機能に対応した値である場合に、前記電力制御部に含まれることが好ましい。
前記電力制御部は、電力制御信号を生成し、前記ノーマルモードからスリープモードに転換時に、スリープモードに転換する前に、前記第１選択器及び第２選択器から入力された値をラッチし、前記リテンション入出力装置が所定のレベルの信号を生成する様に制御することが好ましい。
【００２２】
前記リテンション入出力装置は、前記第１入出力制御信号及び前記第２入出力制御信号によって入出力状態が制御される入出力セルを含むことが好ましい。
前記入出力セルは、入出力パッドと、第１レベルシフタを通じって伝達される前記第１選択器の出力をラッチする様に構成された第１ラッチと、第２レベルシフタを通じって伝達される前記第２選択器の出力をラッチする様に構成された第２ラッチと、前記第１ラッチの値によって制御され、前記第２ラッチの値を前記入出力パッドに伝達するバッファとを含むことが好ましい。
前記第１及び第２ラッチの各々は、前記電力制御信号に対応して対応するレベルシフタの出力をバイパス又は格納する様に構成されることが好ましい。
前記第１及び第２ラッチの各々は、前記ノーマルモード時に、前記対応するレベルシフタの出力をバイパスする様に構成されることが好ましい。
前記第１及び第２ラッチの各々は、前記スリープモード時に前記対応するレベルシフタの出力をラッチする様に構成されることが好ましい。
前記第１及び第２レベルシフタは、前記ノーマルモードからスリープモードに転換時に、前記電力制御信号によって所定のレベルの信号を生成し、生成された所定のレベルの信号を出力することが好ましい。
前記第１及び第２選択器、前記内部ロジック回路、及び前記制御部は、スリープモード時に電源供給が遮断されることが好ましい。
【００２３】
また、上記目的を達成するためになされた本発明によるシステムオンチップは、複数の入出力装置と、前記複数の入出力装置を制御するための少なくとも二つ以上の電力制御信号を発生させる電力制御部と、ノーマルモード及びスリープモードを含む動作モードによって、前記二つ以上の電力制御信号の内から一つを選択する様に構成された少なくとも一つの選択器とを有し、前記複数の入出力装置は、少なくとも一つのリテンション入出力装置及び少なくとも一つの非リテンション入出力装置を含み、前記少なくとも一つのリテンション入出力装置は、ノーマルモードからスリープモードに遷移する時に、前記少なくとも一つのリテンション入出力装置の入出力状態を維持する為に前記少なくとも一つの選択器の出力を格納する様に構成されることを特徴にする。
【００２４】
前記二つ以上の電力制御信号は、互いに異なる電圧レベルを持つ複数の電力制御信号を含み、前記複数の入出力装置は、対応する電圧レベルを持つ前記電力制御信号の内の一つが入力されることが好ましい。
前記複数の入出力装置において、二つの入出力装置間に介入配置されるレベルシフタをさらに有し、前記二つの入出力装置の内の一方の入出力装置を制御する電力制御信号は、前記レベルシフタを通って前記二つの入出力装置の内の他方の入出力装置に伝送されることが好ましい。
【発明の効果】
【００２５】
本発明に係るシステムオンチップによれば、リテンション入出力装置を含むシステムオンチップはスリープモードの時に、電源が供給される回路のサイズを小さくすることができるので低電力が実現でき、回路の漏れ電流も減少させることができるという効果がある。
【発明を実施するための最良の形態】
【００２６】
次に、本発明に係るシステムオンチップを実施するための最良の形態の具体例を図面を参照しながら説明する。
【００２７】
図３は、本発明の第１の実施形態によるリテンション入出力装置及び電力制御部を表すブロック図である。
図３を参照すると、本実施形態によるリテンション入出力装置１２０は入出力セル１２１、１２２、ＮＡＮＤゲート（ＮＡＮＤ１１、ＮＡＮＤ１２）、レベルシフタ１００５、そして、バッファ（Ｂｕｆ１５）を含む。
入出力セル１２１、１２２は各々入力又は出力として動作し、外部の信号が入力されたり内部の信号が出力されたりする。入出力セル１２１、１２２は同様に構成されるので、後の説明では入出力セル１２２を主にして説明する。
【００２８】
入出力セル１２２はレベルシフタ１００３、１００４、ラッチ１００８、１００９、バッファ（Ｂｕｆ１３、Ｂｕｆ１４）、そして、入出力パッド１２１２を含む。
電力制御部１１０は複数のレジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）を含む。他の複数のレジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）は電力制御部１１０の外のオフ領域に配置する。レジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ２１１、Ｒｅｇ２１２）には入出力セル１２１、１２２の入出力状態を設定する為の制御信号（ＥＮ３、ＥＮ２、ＥＮ１、ＥＮ０）に対応する値が格納され、レジスタ（Ｒｅｇ１２１、Ｒｅｇ１２２、Ｒｅｇ２２１、Ｒｅｇ２２２）には各々ノーマル値、又はスリープ値に対応するが格納される。
【００２９】
中央処理装置（ＣＰＵ）／制御ロジック１００（以下、制御部と称する）はシステムがノーマルモード（Ｎｏｒｍａｌ  ｍｏｄｅ）で動作する場合に、レジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２、Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）に各々対応する値（ノーマル値、スリープ値又は制御信号（ＥＮ３、ＥＮ２、ＥＮ１、ＥＮ０））をセッティングする。
この後は、入出力セル１２２に供給するノーマル値又はスリープ値及び入出力セル１２２の入出力状態を決定する制御信号（ＥＮ０、ＥＮ１）の値を格納するレジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）に限って説明する。
【００３０】
レジスタ（Ｒｅｇ２１１）は制御信号（ＥＮ０）の値が格納されていて、レジスタ（Ｒｅｇ２１２）は制御信号（ＥＮ１）の値が格納されている。又レジスタ（Ｒｅｇ２２１）はノーマル値（Ａ０）が格納されていて、レジスタ（Ｒｅｇ２２２）はスリープ値（Ａ１）が格納されている。レジスタ（Ｒｅｇ２１１）に格納された制御信号（ＥＮ０）の値は内部ロジック回路１３１に伝送される。システムがノーマルモードであれば内部ロジック回路１３１は制御部１００の制御によってノーマルモードで動作する。ノーマルモードで動作する内部ロジック回路１３１には制御信号（ＥＮ０）が入力され、入力された制御信号（ＥＮ０）に応答して、リテンション入出力装置１２０の入出力セル１２２の入出力状態を制御する為の制御信号（ＥＮ０’）を生成する。生成された制御信号（ＥＮ０’）はマルチプレクサ（ＭＵＸ２１）に入力される。
【００３１】
マルチプレクサ（ＭＵＸ２１）は制御信号（ＥＮ０’）が入力され、レジスタ（Ｒｅｇ２１２）に格納された制御信号（ＥＮ１）が入力される。
レジスタ（Ｒｅｇ２２１）に格納されたノーマル値（Ａ０）は内部ロジック回路１３１がリテンション入出力装置１２０を通じて接続される外部のチップとデータの送受信をする為の命令信号である。スリープ値（Ａ１）はシステムオンチップ（以下、ＳＯＣ）がスリープモードであれば、リテンション入出力装置１２０に漏れ電流が流れることを防止する為に保持される、一定のローレベル（Ｌ）又はハイレベル（Ｈ）の信号を意味し、（図４で詳しく説明する）一般的にローレベル（Ｌ）の信号を意味する。
【００３２】
システムがノーマルモードであれば内部ロジック回路１３２は制御部１００の制御によってノーマルモードで動作する。ノーマルモードで動作する内部ロジック回路１３２はレジスタ（Ｒｅｇ２２１）に格納されたノーマル値（Ａ０）が入力され、入力されたノーマル値（Ａ０）に応答して、リテンション入出力装置１２０を通じて接続される外部のチップとデータの送受信をする。データを送信する場合に、内部ロジック回路１３２はリテンション入出力装置１２０に接続された外部のチップに送信する為に信号（Ａ０’）を生成し、生成された信号（Ａ０’）をマルチプレクサ（ＭＵＸ２２）（第２選択器）に伝送する。
【００３３】
マルチプレクサ（ＭＵＸ２２）は信号（Ａ０’）が入力され、レジスタ（Ｒｅｇ２２２）に格納されたスリープ値（Ａ１）が入力される。
マルチプレクサ（ＭＵＸ２１）は電力制御部１１０から生成された選択信号（ｓｌｅｅｐ＿ｃｏｎ１）によって、システムがノーマルモードであれば、制御信号（ＥＮ０’）を選択し、システムがノーマルモードからスリープモードに転換する場合には制御信号（ＥＮ１）を選択する。選択された制御信号はリテンション入出力装置１２０のＮＡＮＤゲート（ＮＡＮＤ１２）の二番目の入力端に伝送される。
【００３４】
マルチプレクサ（ＭＵＸ２２）は電力制御部１１０で生成された選択信号（ｓｌｅｅｐ＿ｃｏｎ１）によって、システムがノーマルモードであれば、外部のチップに出力する為の信号（Ａ０’）を選択し、システムがノーマルモードからスリープモードに転換する場合にスリープ値（Ａ１）を選択する。選択された信号はリテンション入出力装置１２０のレベルシフタ１００４に伝送される。
レベルシフタ１００４は入力された信号の電圧レベルをリテンション入出力装置１２０の電圧レベルに変換させ、電圧レベルが変換された信号をラッチ１００９に伝送する。ラッチ１００９は電力制御部から生成された制御信号（ＰＷＲＤＮ）によって入力された信号をバイパス又は格納する。（図６で詳しく説明する）
【００３５】
リテンション入出力装置１２０のＮＡＮＤゲート（ＮＡＮＤ１２）は一番目の入力端に制御部１００で生成された制御信号（ＴＮ）が入力され、二番目の入力端にマルチプレクサ（ＭＵＸ２１）から選択された制御信号（ＥＮ）が反転された制御信号（／ＥＮ）が入力される。ＮＡＮＤゲート（ＮＡＮＤ１２）は入力された二つの制御信号（ＴＮ、／ＥＮ）を否定論理積し、否定論理積された制御信号（Ｅ）をレベルシフタ１００３に伝送する。
【００３６】
レベルシフタ１００３は内部電圧（例えば、制御部１００の動作電圧）とリテンション入出力装置１２０の動作電圧が共に入力され（図示せず）、入力された制御信号（Ｅ）のレベルをリテンション入出力装置１２０の動作電圧のレベルに変換させる。例えば制御部１００の動作電圧が１．２Ｖであれば、制御部１００から生成された信号のハイレベル（Ｈ）は１．２Ｖになる。ノーマル動作の時に制御信号（ＴＮ）はハイレベル（Ｈ）であり、ＮＡＮＤゲート（ＮＡＮＤ１２）は制御信号（ＴＮ、ＥＮ）を否定論理積して出力するのでＮＡＮＤゲート（ＮＡＮＤ１２）から出力される制御信号（Ｅ）は制御部１００の動作電圧のレベルになる。
【００３７】
リテンション入出力装置１２０の動作電圧が３．３Ｖであれば、リテンション入出力装置１２０は入力されたハイレベル（Ｈ）の制御信号Ｅをローレベル（Ｌ）の信号に認識できる。従って、係る問題点を防止する為にリテンション入出力装置１２０はレベルシフタ１００３を通じて入力された１．２Ｖのハイレベル（Ｈ）の信号をリテンション入出力装置１２０の供給電圧である３．３Ｖのハイレベル（Ｈ）の信号に変換させる。
レベルシフタ１００３によってレベルが変換された制御信号（Ｅ）はラッチ１００８を通じてバッファ（Ｂｕｆ１３）に伝送され、バッファ（Ｂｕｆ１３）は制御信号（Ｅ）によってオン／オフ制御される。
【００３８】
システムがノーマルモードで動作する場合、リテンション入出力装置１２０の入出力セル１２２はバッファ（Ｂｕｆ１３）のオン／オフによって信号の入力又は出力するよう機能する。システムがスリープモードで動作する場合、リテンション入出力装置１２０の入出力セル１２２はバッファ（Ｂｕｆ１３）のオン／オフによってスリープモードの直前の状態を保持する。
【００３９】
例えば、システムがノーマルモードで動作し、制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）がオン状態になれば、リテンション入出力装置１２０の入出力セル１２２は信号を出力するよう動作し、制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）がオフ状態になれば、リテンション入出力装置１２０の入出力セル１２２は信号を入力するよう動作する。
この時に、システムがノーマルモードからスリープモードに転換する場合、バッファ（Ｂｕｆ１３）のオン／オフを制御する制御信号（Ｅ）の値はラッチ１００８に格納され、ラッチ１００８に格納された制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）はシステムがノーマルモードに動作する場合のオン／オフ状態を保持する。（図４で詳しく説明する）
【００４０】
制御信号（ＴＮ）はマルチプレクサ（ＭＵＸ２１）が制御信号（ＥＮ０’）又は制御信号（ＥＮ１）を選択する場合、ハイレベル（Ｈ）を維持する。従って、制御信号（Ｅ）の電圧レベルはマルチプレクサ（ＭＵＸ２１）で選択された制御信号（ＥＮ）を反転させた電圧レベルと同じレベルになる。従って、実際的にバッファ（Ｂｕｆ１３）はマルチプレクサ（ＭＵＸ２１）で選択された制御信号（ＥＮ）によってオン／オフ制御され、入出力セル１２２はバッファ（Ｂｕｆ１３）のオン／オフによって入出力状態を決定する。
【００４１】
電力制御部１１０は制御信号（ＰＷＲＤＮ）を生成し、生成された制御信号（ＰＷＲＤＮ）をリテンション入出力装置１２０に伝送する。リテンション入出力装置１２０のレベルシフタ１００５は入力された制御信号（ＰＷＲＤＮ）の電圧レベルをリテンション入出力装置１２０に供給される動作電圧レベル（又は電源電圧レベル）に変換させ、電圧レベルが変換された制御信号（ＰＷＲＤＮ）をバッファ（Ｂｕｆ１５）を通じて入出力セル１２１２のレベルシフタ１００３、１００４とラッチ１００８、１００９各々に供給する。
【００４２】
制御信号（ＰＷＲＤＮ）はシステムがノーマルモードであれば不活性（ｉｎａｃｔｉｖｅ）になるのでローレベル（Ｌ）の信号であり、スリープモードであれば活性（ａｃｔｉｖｅ）になるのでハイレベル（Ｈ）の信号である。制御信号（ＰＷＲＤＮ）はレベルシフタ１００３、１００４に供給される内部動作電圧がオフになる場合、レベルシフタ１００３、１００４がフローティング状態にならない様に制御し、ラッチ１００８、１００９が入力されたデータをバイパス（ｂｙｐａｓｓ）又は格納するか否かを決定する。
【００４３】
システムがノーマルモードで動作する場合、マルチプレクサ（ＭＵＸ２１）は電力制御部１１０から生成された選択信号（ｓｌｅｅｐ＿ｃｏｎ１）によって内部ロジック回路１３１から供給される制御信号（ＥＮ０’）を選択し、選択された制御信号（ＥＮ）をリテンション入出力装置１２０のＮＡＮＤゲート（ＮＡＮＤ１２）の二番目の入力端に伝送する。リテンション入出力装置１２０のＮＡＮＤゲート（ＮＡＮＤ１２）は一番目の入力端に制御部１００で生成された制御信号（ＴＮ）が入力され、二番目の入力端に制御信号（ＥＮ）が反転された制御信号（／ＥＮ）が入力される。
【００４４】
ＮＡＮＤゲート（ＮＡＮＤ１２）は入力された二つの制御信号（ＴＮ、／ＥＮ）を否定論理積し、否定論理積された制御信号（Ｅ）をレベルシフタ１００３に供給する。レベルシフタ１００３は否定論理積された制御信号（Ｅ）の電圧レベルをリテンション入出力装置１２０の動作電圧のレベルに変換させ、電圧レベルが変換された制御信号（Ｅ）をラッチ１００８を通じてバッファ（Ｂｕｆ１３）に供給する。この時、ラッチ１００８は電力制御部１１０から生成された制御信号（ＰＷＲＤＮ）によって入力された制御信号（Ｅ）をバイパスする。バッファ（Ｂｕｆ１３）は制御信号（Ｅ）によってオン／オフ状態になり、バッファ（Ｂｕｆ１３）のオン／オフ状態によって、リテンション入出力装置１２０の入出力セル１２２は信号又はデータの入力又は出力として動作する。
【００４５】
例えば、制御信号（Ｅ）がローレベル（Ｌ）であれば、バッファ（Ｂｕｆ１３）はオン状態になり、入出力セル１２２は内部ロジック回路１３２のデータを外部のチップ（図示せず）に出力する。制御信号（Ｅ）がハイレベル（Ｈ）であれば、バッファ（Ｂｕｆ１３）はオフ状態になり、入出力セル１２２は外部のチップからのデータが任意の一つの内部ロジック回路（図示せず）に入力される。
【００４６】
システムがノーマルモードで動作する場合、内部ロジック回路１３２はレジスタ（Ｒｅｇ２２１）に格納されたノーマル値（Ａ０）が入力され、入力されたノーマル値（Ａ０）に応答して、リテンション入出力装置１２０を通じて外部のチップに伝送する為の信号（Ａ０’）を生成する。内部ロジック回路１３２で生成された信号（Ａ０’）はマルチプレクサ（ＭＵＸ２２）に入力される。
マルチプレクサ（ＭＵＸ２２）には信号（Ａ０’）が入力され、レジスタ（Ｒｅｇ２２２）に格納されたスリープ値（Ａ１）が入力される。
【００４７】
マルチプレクサ（ＭＵＸ２２）は電力制御部１１０で生成された選択信号（ｓｌｅｅｐ＿ｃｏｎ１）によって信号（Ａ０’）を選択し、選択された信号（Ａ０’）をリテンション入出力装置１２０に伝送する。リテンション入出力装置１２０は入力された信号（Ａ０’）の電圧レベルをリテンション入出力装置１２０の入出力セル１２２のレベルシフタ１００４を通じてリテンション入出力装置１２０の動作電圧のレベルに変換させる。制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）がオン状態になる場合、電圧レベルが変換された信号（Ａ０’）はラッチ１００９とバッファ（Ｂｕｆ１３）を通じて入出力パッド１２１２に供給される。入出力パッド１２１２は信号（Ａ０’）を外部のチップに出力する。
【００４８】
制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）がオフ状態になる場合、入出力セル１２２は信号の入力として動作し、レベルが変換された信号（Ａ０’）は外部のチップに出力されない。入出力セル１２２は入力端として動作するので、外部のチップから伝送される信号が入出力パッド１２１２に入力される。入出力パッド１２１２を通じて外部のチップから入力された信号はバッファ（Ｂｕｆ１４）を通じて任意の一つの内部ロジック回路（図示せず）に伝送される。
【００４９】
システムがノーマルモードからスリープモードに転換する場合、マルチプレクサ（ＭＵＸ２１）は電力制御部１１０から生成された選択信号（ｓｌｅｅｐ＿ｃｏｎ１）によってレジスタ（Ｒｅｇ２１２）に格納された制御信号（ＥＮ１）を選択し、選択された制御信号（ＥＮ）をリテンション入出力装置１２０のＮＡＮＤゲート（ＮＡＮＤ１２）の二番目の入力端に伝送する。
【００５０】
リテンション入出力装置１２０のＮＡＮＤゲート（ＮＡＮＤ１２）は一番目の入力端に制御部１００で生成された制御信号（ＴＮ）が入力され、二番目の入力端に制御信号（ＥＮ）が反転された制御信号（／ＥＮ）が入力される。この後、システムがスリープモードであるので制御部１００、マルチプレクサ（ＭＵＸ２１）及び内部ロジック回路１３１は電源が供給されなくてオフ状態になる。
【００５１】
ＮＡＮＤゲート（ＮＡＮＤ１２）は入力された二つの制御信号（ＴＮ、／ＥＮ）を否定論理積し、否定論理積された制御信号（Ｅ）をレベルシフタ１００３に供給する。レベルシフタ１００３は否定論理積された制御信号（Ｅ）の電圧レベルをリテンション入出力装置１２０の動作電圧のレベルに変換させ、レベルが変換された制御信号（Ｅ）を電力制御部１１０で生成された制御信号（ＰＷＲＤＮ）によってラッチ１００８に格納する。ラッチ１００８に格納された制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）はオン／オフ状態を保持する。
【００５２】
例えば、システムがノーマルモードで動作し、バッファ（Ｂｕｆ１３）がオン状態になる場合、入出力セル１２２は信号を出力する機能（出力端として）する。入出力セル１２２が出力端として動作し、システムがノーマルモードからスリープモードに転換する場合、バッファ（Ｂｕｆ１３）は制御信号（Ｅ）によってオン状態を維持し、入出力セル１２２は出力状態を維持する。システムがノーマルモードで動作し、バッファ（Ｂｕｆ１３）がオフ状態になる場合、入出力セル１２２は入力端として動作する。入出力セル１２２が入力端として動作し、システムがノーマルモードからスリープモードに転換する場合、バッファ（Ｂｕｆ１３）は制御信号（Ｅ）によってオフ状態を保持し、入出力セル１２２は入力状態を維持する。
【００５３】
システムがスリープモードになる時、マルチプレクサ（ＭＵＸ２２）は電力制御部１１０で生成された選択信号（ｓｌｅｅｐ＿ｃｏｎ１）によってレジスタ（Ｒｅｇ２２２）に格納されたスリープ値（Ａ１）を選択し、選択されたスリープ値（Ａ１）をリテンション入出力装置１２０に伝送する。この後、内部ロジック回路１３２、マルチプレクサ（ＭＵＸ２２）はシステムがスリープモードであるので電源が供給されなくてオフ状態になる。
【００５４】
リテンション入出力装置１２０は入力された信号（Ａ１）の電圧レベルをリテンション入出力装置１２０の入出力セル１２２のレベルシフタ１００４を通じてリテンション入出力装置１２０の動作電圧のレベルに変換させ、レベルが変換されたスリープ値（Ａ１）をラッチ１００９に提供する。ラッチ１００９は入力されたスリープ値（Ａ１）を電力制御部１１０で生成された制御信号（ＰＷＲＤＮ）によって格納する。従って、スリープ値（Ａ１）はシステムがスリープモードの間にオン状態であるリテンション入出力装置１２０のラッチ１００９に格納されるので値が維持できる。
特に、スリープ値（Ａ１）はバッファ（Ｂｕｆ１３）がラッチ１００８に格納された制御信号（Ｅ）によってオン状態を維持している場合、出力状態での入出力セル１２２の漏れ電流を少なくする。（図４で詳しく説明する）
【００５５】
この時、システムがスリープモードであるので入出力セル１２２のレベルシフタ１００３、１００４に供給される内部動作電圧は供給されない。
レベルシフタ１００３、１００４には内部動作電圧が供給されないのでレベルシフタの入力はフローティング（ｆｌｏａｔｉｎｇ）状態にならない。システムがスリープモードになる場合、レベルシフタ１００３、１００４の入力がフローティング状態になることを電力制御部１１０で生成された制御信号（ＰＷＲＤＮ）によって防止する。（図５で詳しく説明する）
【００５６】
システムがスリープモードからノーマルモードに転換する場合、制御部１００は制御信号（ＥＮ０、ＥＮ１）、ノーマル値（Ａ０）及びスリープ値（Ａ１）を生成し、生成された制御信号（ＥＮ０、ＥＮ１）、ノーマル値（Ａ０）及びスリープ値（Ａ１）を各々対応するレジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）に格納する。
この時、リテンション入出力装置１２０を制御する為に電力制御部１１０で生成された制御信号（ＰＷＲＤＮ）は、制御部１００によって制御信号（ＥＮ０、ＥＮ１）、ノーマル値（Ａ０）及びスリープ値（Ａ１）を各々対応するレジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）に格納した後に、不活性化（ｉｎａｃｔｉｖｅ）される。
【００５７】
従って、レジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）は電力制御部１１０の外にありスリープモードの時にパワーオフ状態になるオフ領域に配置され得る。オフ領域にあるレジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）はシステムがスリープモードの時にオフ状態になるが、システムがスリープモードからノーマルモードに転換する場合、オン状態になり、制御部１００によって対応する値（ＥＮ０、ＥＮ１、Ａ０、Ａ１）がセッティングされる。この後、制御信号（ＰＷＲＤＮ）は不活性化されるので、レジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）は電力制御部１１０外のオフ領域に位置することが許容される。
【００５８】
然し、制御部１００によって制御信号（ＥＮ０、ＥＮ１）、ノーマル値（Ａ０）及びスリープ値（Ａ１）を各々対応するレジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）に格納する前に制御信号（ＰＷＲＤＮ）が先に不活性化される場合、不活性化された制御信号（ＰＷＲＤＮ）によってリテンション入出力装置１２０が動作する為には対応する制御信号（ＥＮ０、ＥＮ１）、ノーマル値（Ａ０）及びスリープ値（Ａ１）を各々格納するレジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）はオン状態である電力制御部１１０に含まれて、格納された値を継続にリテンション入出力装置１２０に供給しなければならない。
【００５９】
図３に示したレジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）は上記説明したレジスタがオフ領域に含まれる場合を表し、システムがスリープモードの時にオフ状態になる電力制御部１１０の外のオフ領域に含まれている。
然し、レジスタをいつもオフ領域に含まれる様にすることはできない。ノーマル値（Ａ０）が格納されたレジスタ（Ｒｅｇ２２１）及びスリープ値（Ａ１）が格納されたレジスタ（Ｒｅｇ２２２）はその機能状態によって、通常オン状態を維持する電力制御部１１０に置かれ得る。
【００６０】
例えば、ノーマル値（Ａ０）及びスリープ値（Ａ１）が、システムをノーマルモードに転換するウェイクアップ（Ｗａｋｅ  ｕｐ）と同時に必要な値、又はウェイクアップに関連した機能を行う値であれば、ノーマル値（Ａ０）を格納するレジスタ（Ｒｅｇ２２１）及びスリープ値（Ａ１）を格納するレジスタ（Ｒｅｇ２２２）は電力制御部１１０に含まれる。
又、電力制御部１１０にノーマル値（Ａ０）を格納するレジスタ（Ｒｅｇ２２１）及びスリープ値（Ａ１）を格納するレジスタ（Ｒｅｇ２２２）が含まれるので、ノーマル値（Ａ０）に対応する信号（Ａ０’）又はスリープ値（Ａ１）が入力された入出力セル１２２の入出力状態を制御する制御信号（ＥＮ０、ＥＮ１）も通常オン状態を維持する電力制御部１１０からリテンション入出力装置１２０に供給される。従って、制御信号（ＥＮ０）を格納するレジスタ（Ｒｅｇ２１１）及び制御信号（ＥＮ１）を格納するレジスタ（Ｒｅｇ２１２）は電力制御部に含まれる。
【００６１】
図３に示した様に、レジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）に格納された値はウェイクアップに関連した値でレジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）は電力制御部１１０に含まれなければならない場合であり、レジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）に格納された値はウェイクアップに関連した値が格納されないのでレジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）は電力制御部１１０に含まれる必要がない。
レジスタ（Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２）はオンブロックである電力制御部１１０に含まれているが、レジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）は電力制御部１１０のオフ領域に含まれているので、制御信号（ｓｌｅｅｐ＿ｃｏｎ２）及び制御信号（ＰＷＲＤＮ２）は、オフ領域のレジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）とオフ領域のレジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）の値によって動作する入出力セル１２１の動作タイミングを一致させるために生成される。
【００６２】
結果的に、レジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）は格納された値がウェイクアップに関連した値ではない場合に、電力制御部１１０の外のオフ領域に含まれる。
又、リテンション入出力装置１２０は通常電源供給が要求され、入力状態のフローティング状態を防止する為のアライブマルチプレクサを含まなくでも良いので、リテンション入出力装置１２０の外のオフ領域に一般的なマルチプレクサ（ＭＵＸ２１、ＭＵＸ２２）を用いることができる。
【００６３】
又、リテンション入出力装置１２０は、システムがスリープモードである場合、レジスタ（Ｒｅｇ２２２）に格納されたスリープ値（Ａ１）をリテンション入出力装置１２０のラッチ１００９に格納するので、レジスタ（Ｒｅｇ２２２）がオフ領域にあってもシステムがスリープモードにある間、スリープ値（Ａ１）を保持することができる。
従って、リテンション入出力装置１２０はアライブマルチプレクサを含まなく、電力制御部１１０はレジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）を含まなく形成できるので、システムがスリープモードであれば、オン状態を維持すべき回路のサイズは小さくなる。従って、システムがスリープモードであれば、消費される電力量及び漏れ電流は少なくなる。
【００６４】
図４は本発明の第２の実施形態によるリテンション入出力装置及び電力制御部を表すブロック図である。
図５は本発明の第３の実施形態によるリテンション入出力装置及び電力制御部を表すブロック図である。
図４は本発明の第２の実施形態による、レジスタが電力制御部に含まれない場合を表す図面であり、図５は本発明の第３の実施形態による、レジスタが電力制御部に含まれた場合を表す図面であり、残りの構成は図３に示したリテンション入出力装置及び電力制御部の構成と同じである。従って、図４及び図５の詳しい説明は省略する。
【００６５】
図６は本発明の一実施形態によるチップ（システムオンチップ）の間の接続構成を表すブロック図である。
図６を参照すると、本発明の一実施形態によるチップ１（１０）はリテンション入出力装置１２０の入出力セル１２２を含み、入出力セル１２２は図３に示した入出力セル１２２と同じ構成である。説明の便宜の為に、入出力セル１２２のレベルシフタ１００３、１００４は省略する。チップ２（２０）は一般的な入出力装置の入出力セル２０１を含み、一般的な入出力セル２０１は入出力パッド２０１１、そして、バッファＢｕｆ２２、Ｂｕｆ２３を含む。
【００６６】
チップ１のシステムがノーマルモードで動作し、入出力セル１２２が出力端として動作する場合、制御信号（ＰＷＲＤＮ）によってラッチ１００８は入力された制御信号（Ｅ）をバイパスし、制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）はオン状態になる。又、制御信号（ＰＷＲＤＮ）によってラッチ１００９は入力された信号（Ａ）をバイパスし、入力信号（Ａ）はバッファ（Ｂｕｆ１３）を通じて入出力パッド１２１２に供給される。
【００６７】
この時に、チップ２（２０）の入出力セル２０１は入力端として動作し、入力された制御信号（Ｅ’）によって入出力セル２０１のバッファ（Ｂｕｆ２２）はオフ状態になる。チップ１（１０）の入出力パッド１２１２から出力される信号（Ａ）はチップ２（２０）の入出力パッド２０１１に伝送され、入出力パッド２０１１に伝送された信号（Ａ）はバッファ（Ｂｕｆ２３）を通じてチップ２（２０）の任意の一つの内部ロジック回路（図示せず）に伝送される。即ち、チップ１（１０）から出力される信号は入出力パッド１２１２、２０１１の間の接続によってチップ２（２０）に入力される。
【００６８】
チップ１（１０）のシステムがノーマルモードで動作し、チップ２（２０）の入出力セル２０１が出力端として動作する場合、制御信号（Ｅ’）によってバッファ（Ｂｕｆ２２）はオン状態になり、チップ２（２０）の内部ロジック回路から伝送された信号（Ａ’）はバッファ（Ｂｕｆ２２）を通じて入出力パッド２０１１に供給される。入出力パッド２０１１に供給された信号（Ａ’）はチップ１（１０）の入出力セル１２２の入出力パッド１２１２に伝送される。この時、チップ１（１０）の入出力セル１２２は入力端として動作し、制御信号（ＰＷＲＤＮ）によって入出力セル１２２のラッチ１００８は入力された制御信号（Ｅ）をバイパスし、制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）はオフ状態になる。入出力パッド１２１２に入力された信号（Ａ’）はバッファ（Ｂｕｆ１４）を通じてチップ１（１０）の内部ロジック回路（図示せず）に伝送される。即ち、チップ２（１０）から出力される信号はパッド１２１２、２０１１の間の接続によってチップ１（１０）に入力される。
【００６９】
チップ１（１０）のシステムがスリープモードにあり、スリープモードに転換する前にチップ１（１０）の入出力セル１２２が出力端として動作している場合、ラッチ１００８は制御信号（ＰＷＲＤＮ）によって入力された制御信号（Ｅ）を格納する。格納された制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）はオン状態を維持するので入出力セル１２２は出力状態を維持する。ラッチ１００８は制御信号（ＰＷＲＤＮ）によって入力された信号（Ａ）（図３でマルチプレクサ（ＭＵＸ１２）によって選択されたスリープ値（Ａ１））を格納する。
この時、チップ１（１０）のシステムがスリープモードであるのでチップ２（２０）の制御部（図示せず）はこれ以上チップ１（１０）からデータが入力されないのでチップ１（１０）からデータを受け入れないように命令し、入出力パッド１２１２、２０１１の間の接続部（Ｌ１）はハイインピーダンス状態（ｈｉｇｈ−Ｚ）になる。
【００７０】
入出力パッド１２１２、２０１１の間の接続部（Ｌ１）がハイインピーダンス（ｈｉｇｈ−Ｚ）状態になれば、ＭＯＳトランジスタ（図示せず）で構成される入出力セル１２２のバッファ（Ｂｕｆ１４）には漏れ電流が流れる。従って、入出力セル１２２のバッファ（Ｂｕｆ１４）に漏れ電流が流れることを防止する為にラッチ１００９にローレベル（Ｌ）又はハイレベル（Ｈ）の値（Ａ）（以下では、スリープ値（Ａ１）と称する）を格納し、格納されたスリープ値（Ａ１）をバッファ（Ｂｕｆ１３）と入出力パッド１２１２を通じてチップ２（２０）の入出力パッド２０１１に伝送する。
【００７１】
従って、入出力パッド１２１２、２０１１の間の接続部（Ｌ１）はローレベル（Ｌ）又はハイレベル（Ｈ）の値を維持する。入出力パッド１２１２、２０１１の間の接続部Ｌ１がローレベル（Ｌ）又はハイレベル（Ｈ）の値を維持するのでチップ１（１０）の入出力セル１２２のバッファ（Ｂｕｆ１４）には漏れ電流が流れなくなる。一般的に、スリープ値（Ａ１）はローレベル（Ｌ）の値であり、入出力パッド１２１２、２０１１の間の接続部（Ｌ１）はローレベル（Ｌ）値を維持する様になる。この時、チップ２（２０）に伝送されるローレベル（Ｌ）のスリープ値（Ａ１）は、チップ２（２０）の制御部によってチップ２（２０）は信号を受け入れない様に命令されているので無視される。
【００７２】
チップ１（１０）のシステムがスリープモードにあり、スリープモードに転換する前に入出力セル１２２が入力端として動作している場合、ラッチ１００８は制御信号（ＰＷＲＤＮ）によって入力された制御信号（Ｅ）を格納する。格納された制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）はオフ状態を維持するので入出力セル１２２は入力状態を維持する。即ち、チップ１（１０）のシステムがノーマルモードで動作し、チップ１（１０）はチップ２（２０）からローレベル（Ｌ）の信号が入力される。この時、チップ１（１０）のシステムがスリープモードに転換する場合、チップ１（１０）はローレベル（Ｌ）の信号が入力された状態を維持しなければならない。従って、チップ１（１０）の入出力セル１２２は制御信号（Ｅ）によってバッファ（Ｂｕｆ１３）をオフにすることによって入力状態を維持する。
【００７３】
入出力セル１２２のラッチ１００８は制御信号（ＰＷＲＤＮ）によって入力されたスリープ値（Ａ１）を格納する。然し。この時に格納されたスリープ値（Ａ１）はバッファ（Ｂｕｆ１３）がオフ状態を維持するので、入出力パッド１２１２、２０１１の間の接続部（Ｌ１）をローレベル（Ｌ）又はハイレベル（Ｈ）の値に維持させてバッファ（Ｂｕｆ１４）の漏れ電流を減少させる為の役割をしないので特別な意味はない。
【００７４】
図７は図３に示したレベルシフタの回路図である。
図７を参照すると、本発明の実施形態による、レベルシフタ１００４はＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）、ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＮ３）、インバータ（ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３）、そして、ＮＡＮＤゲート（ＮＡＮＤ２１）を含む。
【００７５】
インバータ（ＩＮＶ２１、ＩＮＶ２２）は内部動作電圧ＶＤＤｉｎｔ（以下では、第１動作電圧（ＶＤＤｉｎｔ）と称する）によってオン／オフ制御される。インバータ（ＩＮＶ２３）はリテンション入出力装置に供給される動作電圧ＶＤＤｏｐ（以下では、第２動作電圧（ＶＤＤｏｐ）と称する）によってオン／オフ制御される。ＮＡＮＤゲート（ＮＡＮＤ２１）は第２動作電圧（ＶＤＤｏｐ）が供給され（図示せず）、供給された第２動作電圧（ＶＤＤｏｐ）によってオン／オフされる。
【００７６】
ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）の各ソースは第２動作電圧（ＶＤＤｏｐ）に共通に接続され、ＰＭＯＳトランジスタ（ＭＰ１）のゲートはノード（Ｎ１）を通じてＰＭＯＳトランジスタ（ＭＰ２）のドレインとＮＭＯＳトランジスタ（ＭＮ２）のドレインに接続される。ＰＭＯＳトランジスタ（ＭＰ２）のゲートはノード（Ｎ２）を通じてＰＭＯＳトランジスタ（ＭＰ１）のドレインとＮＭＯＳトランジスタ（ＭＮ１）のドレインに接続される。ノード（Ｎ１）はＮＡＮＤゲート（ＮＡＮＤ２１）の一番目の入力端に入力される。ＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）の各ソースはＮＭＯＳトランジスタ（ＭＮ３）のドレインに共通に接続され、ＮＭＯＳトランジスタ（ＭＮ１）のゲートはインバータ（ＩＮＶ２１）を通じて入力信号（Ａ）が入力され、ＮＭＯＳトランジスタ（ＭＮ２）のゲートにはインバータ（ＩＮＶ２１）を通じて入力された信号（Ａ）がインバータ（ＩＮＶ２２）を通じて入力される。
【００７７】
制御信号（ＰＷＲＤＮ）はインバータ（ＩＮＶ２３）を通じてＮＭＯＳトランジスタ（ＭＮ３）のゲート及びＮＡＮＤゲート（ＮＡＮＤ２１）の二番目の入力端に供給される。
ＮＭＯＳトランジスタ（ＭＮ３）のゲートはインバータ（ＩＮＶ２３）を通じて制御信号（ＰＷＲＤＮ）が入力され、ソースは接地に接続される。
【００７８】
システムがノーマルモードで動作する時、電力制御部１１０から生成された制御信号（ＰＷＲＤＮ）はインアクティブされるのでローレベル（Ｌ）の信号になる。レベルシフタ１００４には第１動作電圧（ＶＤＤｉｎｔ）及び第２動作電圧（ＶＤＤｏｐ）が供給される。ＮＭＯＳトランジスタ（ＭＮ３）のゲートはインバータ（ＩＮＶ２３）を通じてローレベル（Ｌ）の制御信号（ＰＷＲＤＮ）が反転されて入力されるのでターンオンされ、ＮＭＯＳトランジスタ（ＭＮ３）がターンオンされるのでＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）の各ソースはＮＭＯＳトランジスタ（ＭＮ３）を通じて接地に接続される。
【００７９】
又、ＮＡＮＤゲート（ＮＡＮＤ２１）の二番目の入力端はインバータ（ＩＮＶ２３）を通じて反転されたハイレベル（Ｈ）の制御信号（／ＰＷＲＤＮ）が入力される。ＮＡＮＤゲート（ＮＡＮＤ２１）は二番目の入力端にハイレベル（Ｈ）の制御信号（／ＰＷＲＤＮ）が入力されるので、一番目の入力端に入力される信号のレベルを反転させ、反転されたレベルの信号を出力する。即ち、ＮＡＮＤゲート（ＮＡＮＤ２１）は反転されたノード（Ｎ１）の電圧を出力する様になる。
【００８０】
レベルシフタ１００４の動作を説明すると、レベルシフタ１００４はハイレベル（Ｈ）の信号（Ａ）が入力される場合、入力されたハイレベル（Ｈ）の信号（Ａ）はインバータ（ＩＮＶ２１）を通じてＮＭＯＳトランジスタ（ＭＮ１）のゲートに入力され、インバータ（ＩＮＶ２１）及びインバータ（ＩＮＶ２２）を通じてＮＭＯＳトランジスタ（ＭＮ２）のゲートに入力される。
【００８１】
システムがノーマルモードで動作している時、レベルシフタ１００４はレベルシフタ１００４のＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）の各ソースを通じて第２動作電圧（ＶＤＤｏｐ）が供給される。レベルシフタ１００４のＮＭＯＳトランジスタ（ＭＮ１）のゲートはインバータ（ＩＮＶ２１）によって反転されたローレベル（Ｌ）の信号が入力され、入力されたローレベル（Ｌ）の信号によってＮＭＯＳトランジスタ（ＭＮ１）はターンオフされる。又、レベルシフタのＮＭＯＳトランジスタ（ＭＮ２）のゲートはインバータ（ＩＮＶ２１）とインバータ（ＩＮＶ２２）を通じてハイレベル（Ｈ）の信号が入力され、入力されたハイレベル（Ｈ）信号によってＮＭＯＳトランジスタ（ＭＮ２）はターンオンされる。
【００８２】
レベルシフタ１００４のＮＭＯＳトランジスタ（ＭＮ２）はターンオンされるのでノード（Ｎ１）の電圧はローレベル（Ｌ）になる。ノード（Ｎ１）の電圧がローレベル（Ｌ）であるのでＰＭＯＳトランジスタ（ＭＰ１）のゲートはローレベル（Ｌ）の信号が入力され、入力されたローレベル（Ｌ）の信号によってＰＭＯＳトランジスタ（ＭＰ１）はターンオンされる。
レベルシフタ１００４のＮＭＯＳトランジスタ（ＭＮ１）はターンオフされるのでノード（Ｎ２）の電圧はハイレベル（Ｈ）になる。ノード（Ｎ２）の電圧がハイレベル（Ｈ）であるのでＰＭＯＳトランジスタ（ＭＰ２）のゲートはハイレベル（Ｈ）の信号が入力され、入力されたハイレベル（Ｈ）の信号によってＰＭＯＳトランジスタ（ＭＰ２）はターンオフされる。
【００８３】
ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）は各ソースを通じて第２動作電圧（ＶＤＤｏｐ）が供給され、各ドレインは対応するノード（Ｎ１）、ノード（Ｎ２）に接続されるので、ターンオンされるトランジスタに接続されたノードは第２動作電圧（ＶＤＤｏｐ）のレベルだけのハイレベル（Ｈ）の電圧になる。
従って、ＰＭＯＳトランジスタ（ＭＰ１）はターンオンされ、ノード（Ｎ２）の電圧はハイレベル（Ｈ）になり、ＰＭＯＳトランジスタ（ＭＰ２）はターンオフされ、ノード（Ｎ１）の電圧はローレベル（Ｌ）になる。ノード（Ｎ１）の電圧がローレベル（Ｌ）であるのでＮＡＮＤゲート（ＮＡＮＤ２１）は一番目の入力端にローレベル（Ｌ）の信号が入力され、二番目の入力端にハイレベル（Ｈ）の制御信号（／ＰＷＲＤＮ）が入力される。
従って、ＮＡＮＤゲート（ＮＡＮＤ２１）はハイレベル（Ｈ）の信号を出力する様になる。レベルシフタ１００４から出力されるハイレベル（Ｈ）の信号は、入力される信号（Ａ）のレベルをレベルシフタ１００４に供給される第２動作電圧（ＶＤＤｏｐ）のレベルに変換した信号である。
【００８４】
結果的に、レベルシフタ１００４はハイレベル（Ｈ）の信号（Ａ）の電圧レベルをリテンション入出力装置１２０に供給される第２動作電圧（ＶＤＤｏｐ）のハイレベル（Ｈ）に変換し、変換したハイレベル（Ｈ）の信号をラッチ１００９に出力する。
レベルシフタ１００４は、入力された信号（Ａ）がローレベル（Ｌ）である場合、対応するローレベル（Ｌ）の信号をラッチ１００９に出力する。入力された信号（Ａ）がローレベル（Ｌ）である場合のレベルシフタ１００４の動作は上記入力された信号（Ａ）がハイレベル（Ｈ）である場合とは反対になるのでこれに対しての説明は省略する。
【００８５】
システムがノーマルモードからスリープモードに転換する場合、電力制御部１１０から生成された制御信号（ＰＷＲＤＮ）はアクティブされるのでハイレベル（Ｈ）の信号になる。
第１動作電圧（ＶＤＤｉｎｔ）はシステムがスリープモードであれば、供給されないが第２動作電圧（ＶＤＤｏｐ）はリテンション入出力装置１２０をＳＯＣにオンブロックである外部デバイスとのインターフェースの為にオン状態を維持する様に引き続き供給される。
【００８６】
従って、レベルシフタ１００４には第１動作電圧（ＶＤＤｉｎｔ）が供給されず、第２動作電圧（ＶＤＤｏｐ）が供給される。第１動作電圧（ＶＤＤｉｎｔ）が供給されないのでレベルシフタ１００４の入力はフローティング状態になる。しかし、ＮＭＯＳトランジスタ（ＭＮ３）のゲートにはインバータ（ＩＮＶ２３）を通じて反転されたローレベル（Ｌ）の制御信号（／ＰＷＲＤＮ）が入力されるのでターンオフされ、ＮＭＯＳトランジスタ（ＭＮ３）がターンオフされるのでＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のソースは接地（ＧＮＤ）とオープン（ｏｐｅｎ）の状態になる。
そして、ＮＡＮＤゲート（ＮＡＮＤ２１）は二番目の入力端にローレベル（Ｌ）の制御信号（／ＰＷＲＤＮ）が入力されるので、一番目の入力端に入力される値に関係なく通常的にハイレベル（Ｈ）の信号を出力する。従って、ＮＡＮＤゲート（ＮＡＮＤ２１）の出力は一番目の入力端に入力されるノード（Ｎ１）の電圧レベルとは関係なくローレベル（Ｌ）の信号を維持するので、フローティング状態を防止し、漏れ電流が流れることを防止できる。
【００８７】
図８は図３に示したラッチの回路図である。
図８を参照すると、ラッチ１００９はインバータ（ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ３３）を含む。インバータ（ＩＮＶ３１、ＩＮＶ３３）は電力制御部１１０から生成された制御信号（ＰＷＲＤＮ）によってオン／オフ制御される。
【００８８】
システムがノーマルモードで動作する場合、電力制御部１１０から生成された制御信号（ＰＷＲＤＮ）はインアクティブされるのでローレベル（Ｌ）の信号になり、ローレベル（Ｌ）の制御信号（ＰＷＲＤＮ）によってインバータ（ＩＮＶ３１）はオン状態になり、インバータ（ＩＮＶ３３）はオフ状態になる。従って、ラッチ１００９はレベルシフタ１００４から出力される信号（Ａ）が入力され、入力された信号（Ａ）をインバータ（ＩＮＶ３１、ＩＮＶ３２）を通じて出力する。即ち、入力信号（Ａ）をバイパスする。
【００８９】
システムがノーマルモードからスリープモードに転換する場合、電力制御部１１０から生成された制御信号（ＰＷＲＤＮ）はアクティブになるのでハイレベル（Ｈ）の信号になり、インバータ（ＩＮＶ３１）はオフ状態になり、インバータ（ＩＮＶ３３）はオン状態になる。従って、ラッチ１００９はレベルシフタ１００４から入力された信号（Ａ）をインバータ（ＩＮＶ３２、ＩＮＶ３３）を通じて格納する。
【００９０】
図９は図３に示したリテンション入出力装置を利用したチップ（システムオンチップ）設計を表す概略図面である。
図９を参照すると、リテンション入出力装置を利用したチップ３００はリテンション入出力装置１２０、４１０、４２０、一般的な入出力装置４３０、４４０、複数のレベルシフタ（４００１〜４００６）、そして、複数のバッファ（Ｂｕｆ４１〜Ｂｕｆ４６）を含む。
【００９１】
システムがノーマルモード又はスリープモードであれば、リテンション入出力装置の動作は図３〜図８と同じなので説明は省略する。
チップ３００の設計の時に、リテンション入出力装置１２０、４１０、４２０又は一般的な入出力装置４３０、４４０が使用できる。これら入出力装置（リテンション入出力装置（１２０、４１０、４２０）、一般的な入出力装置（４３０、４４０））は電力制御部１１０から生成された制御信号（ＰＷＲＤＮ１、ＰＷＲＤＮ２、ＰＷＲＤＮ３、ＰＷＲＤＮ４）が各々入力される。
【００９２】
入出力装置（１２０、４１０、４２０、４３０、４４０）の動作電圧がお互いに違う場合、入出力装置（１２０、４１０、４２０、４３０、４４０）に供給される動作電圧が各々違うので、電力制御部１１０から生成された制御信号（ＰＷＲＤＮ１）が入力されたリテンション入出力装置１２０から他のリテンション入出力装置４１０に制御信号（ＰＷＲＤＮ１）を伝送する場合、リテンション入出力装置１２０、４１０の間にレベルシフタ４００１を含むことができる。入出力装置（４１０、４２０、４３０、４４０）に供給されるお互いに違うレベルの動作電圧に各々対応する制御信号を各々供給する場合、お互いに違う電源レベルを持つ制御信号（ＰＷＲＤＮ１、ＰＷＲＤＮ２、ＰＷＲＤＮ３、ＰＷＲＤＮ４）を生成し、生成された制御信号（ＰＷＲＤＮ１、ＰＷＲＤＮ２、ＰＷＲＤＮ３、ＰＷＲＤＮ４）を各々独立的に対応する入出力装置（４１０、４２０、４３０、４４０）に供給する。
【００９３】
リテンション入出力装置１２０とリテンション入出力装置４１０はお互いに動作電圧が違う入出力装置の間に電力制御部１１０から生成された制御信号（ＰＷＲＤＮ１）を伝送する場合に対応している。
チップ３００内のリテンション入出力装置１２０とリテンション入出力装置４１０の動作電圧がお互いに違う場合、電力制御部１１０から生成された制御信号（ＰＷＲＤＮ１）はレベルシフタ４００６を通じてリテンション入出力装置１２０に供給される動作電圧のレベルに変換され、変換されたレベルの制御信号（ＰＷＲＤＮ１）をバッファ（Ｂｕｆ４６）を通じてリテンション入出力装置１２０に伝送する。リテンション入出力装置１２０のレベルシフタ（１００１〜１００４）、及びラッチ（１００６〜１００９）は電圧レベルが変換された制御信号（ＰＷＲＤＮ１）によって制御される（図３参照）。
【００９４】
リテンション入出力装置１２０に供給された制御信号（ＰＷＲＤＮ１）をリテンション入出力装置４１０に供給する為には制御信号（ＰＷＲＤＮ１）の電圧レベルをリテンション入出力装置４１０に供給される動作電圧のレベルに変換させなければならない。
従って、チップ３００はリテンション入出力装置１２０とリテンション入出力装置４１０の間にレベルシフタ４００１とバッファ（Ｂｕｆ４１）を含み、リテンション入出力装置１２０に供給された制御信号（ＰＷＲＤＮ１）をレベルシフタ４００１を通じて入出力装置４１０に供給される電圧レベルに変換させる。変換されたレベルの制御信号（ＰＷＲＤＮ１）はバッファ（Ｂｕｆ４１）を通じてリテンション入出力装置４１０に伝送される。リテンション入出力装置４１０のレベルシフタとラッチ（図示せず）は制御信号（ＰＷＲＤＮ１）によって制御される。
【００９５】
入出力装置（４１０、４２０、４３０、４４０）はお互いに動作電圧が違い、入出力装置（４１０、４２０、４３０、４４０）に供給されるお互いに違うレベルの動作電圧に各々対応する電力制御部１１０から生成された制御信号（ＰＷＲＤＮ１、ＰＷＲＤＮ２、ＰＷＲＤＮ３、ＰＷＲＤＮ４）が供給される。
リテンション入出力装置４１０とリテンション入出力装置４２０はお互いに動作電圧が違う。リテンション入出力装置４１０にはリテンション入出力装置１２０に供給される制御信号（ＰＷＲＤＮ１）がレベルシフタ４００１とバッファ（Ｂｕｆ４１）を通じて供給される。
【００９６】
一方、リテンション入出力装置４２０には電力制御部１１０から生成された制御信号（ＰＷＲＤＮ２）がレベルシフタ４００２とバッファ（Ｂｕｆ４２）を通じて供給される。
即ち、電力制御部１１０はリテンション入出力装置１２０、４２０の各々の動作電圧のレベルに対応する制御信号（ＰＷＲＤＮ１、ＰＷＲＤＮ２）を各々生成し、生成された制御信号（ＰＷＲＤＮ１、ＰＷＲＤＮ２）を対応するリテンション入出力装置１２０、４２０に各々伝送する。リテンション入出力装置４１０にはリテンション入出力装置１２０に供給される制御信号（ＰＷＲＤＮ１）がレベルシフタ４００１とバッファ（Ｂｕｆ４１）を通じて供給され、リテンション入出力装置４２０には電力制御部１１０から生成された制御信号（ＰＷＲＤＮ２）がレベルシフタ４００２とバッファ（Ｂｕｆ４２）を通じて直接に供給される点に差がある。
【００９７】
リテンション入出力装置４１０、４２０の各レベルシフタとラッチ（図示せず）は対応する制御信号（ＰＷＲＤＮ１、ＰＷＲＤＮ２）によって各々制御される。
リテンション入出力装置４２０と一般的な入出力装置４３０、そして、リテンション入出力装置１２０と一般的な入出力装置４４０は、これら入出力装置（４２０、４３０、１２０、４４０）に供給されるお互いに違うレベルの動作電圧に各々対応する電力制御部１１０から生成された制御信号（ＰＷＲＤＮ２、ＰＷＲＤＮ３、ＰＷＲＤＮ４）が各々のレベルシフタとバッファを通じて直接に供給される。
【００９８】
一般的な入出力装置４３０と一般的な入出力装置４４０は図９に詳しく示してないが上記説明したリテンション入出力装置１２０及びリテンション入出力装置４１０の様にレベルシフタとバッファを通じて電力制御部１１０から生成された同じ制御信号が入力されるか、又は、リテンション入出力装置４１０とリテンション入出力装置４２０の様にお互いに違う制御信号が各々入力される。
【００９９】
システムがスリープモードである場合、ノーマルモードに復帰する為のウェィクアップ信号をＳＯＣにオンブロックである電力制御部１１０に伝送する為に一般的な入出力装置４４０が使われる。
システムがスリープモード状態にある場合、チップ３００の殆どのブロックは電源が供給されなくてオフ状態になるが少数の入出力装置はシステムがノーマルモードに復帰する為のウェイクアップ信号を電力制御部１１０に伝送する為に実質的にノーマルモードで動作する。
【０１００】
上記少数の入出力装置は一般的な入出力装置４４０を使う。システムがスリープモードからノーマルモードに転換する場合、ノーマルモードに復帰する為のウェィクアップ信号を生成するチップ３００の外部のオン状態であるブロック（図示せず）からノーマルモードに復帰する為のウェィクアップ信号を生成し、生成されたウェイクアップ信号を一般的な入出力装置４４０を通じてＳＯＣにオンブロックである電力制御部１１０に伝送する。
入力されたウェイクアップ信号によって電力制御部１１０はチップ３００のオフ状態であるブロックをノーマルモードに復帰させる。
【０１０１】
一方、リテンション入出力装置１２０、４１０、４２０もシステムがスリープモードからノーマルモードに復帰する為にチップ３００の外部のオン状態であるブロック（図示せず）から生成されたウェィクアップ信号を電力制御部１１０に伝送できる。システムがスリープモードであれば、図３に示した入出力セル１２２のバッファ（Ｂｕｆ１３）はオフ状態になり、チップの外部のオン状態であるブロックから生成される信号は図３に示した入出力パッド１２１２に伝送され、伝送された信号は図３に示したバッファ（Ｂｕｆ１４）を通じて内部に入力される。
【０１０２】
例えば、チップの外部のオン状態であるブロックでノーマルモードに復帰する為のウェィクアップ信号を生成し、生成されたウェイクアップ信号を図３に示したリテンション入出力装置１２０の入出力パッド１２１２に伝送する。入出力パッド１２１２に入力されたウェィクアップ信号は図３に示したバッファ（Ｂｕｆ１４）を通じてＳＯＣにオンブロックである電力制御部１１０に伝送される。
【０１０３】
一般的な入出力装置４３０は、例えば、アナログ信号を受信するように設計されたＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）のようなブロックによって用いられる。
結果的に、レジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）は格納された値がウェイクアップに関連した値ではない時に、電力制御部１１０の外部のオフ領域に含まれる。
【０１０４】
又、リテンション入出力装置１２０は通常、電源が供給されている必要があるので、入力のフローティング状態を防止する為のアライブマルチプレクサを含まなくても良いのでリテンション入出力装置１２０の外部のオフ領域に一般のマルチプレクサ（ＭＵＸ２１、ＭＵＸ２２）を使用しても良い。又、リテンション入出力装置１２０は、システムがスリープモードである時、レジスタ（Ｒｅｇ２２２）に格納されたスリープ値（Ａ１）をリテンション入出力装置１２０のラッチ１００９に格納するので、レジスタ（Ｒｅｇ２２２）がオフ領域にあってもシステムがスリープモードである間にスリープ値（Ａ１）を維持することができる。
【０１０５】
従って、リテンション入出力装置１２０はアライブマルチプレクサを含まなくても動作でき、電力制御部１１０はレジスタ（Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２）を含まなくても動作できるので、システムがスリープモードであれば、オン状態を維持することを要求される回路のサイズは小さくなる。従って、システムがスリープモードであれば、消費される電力量及び漏れ電流が低減される。
【０１０６】
リテンション入出力装置１２０は入出力セル１２２にラッチ１００８、１００９が追加されるのでサイズが大きくなって漏れ電流が増える。然し、ラッチ１００８、１００９を含むリテンション入出力装置１２０はアライブマルチプレクサを含む従来のケースと比べてラッチ１００８、１００９が占める回路領域は極めて小さい。又、ラッチ１００８、１００９に使われるトランジスタは高いしきい電圧を持ち、リテンション入出力装置に供給される動作電圧によって駆動される。
【０１０７】
リテンション入出力装置に供給される動作電圧は内部電圧より高い電圧である。一般的に、トランジスタはしきい電圧が高い程漏れ電流は減少される特性がある。従って、内部電圧によって駆動されるトランジスタより、リテンション入出力装置の動作電圧によって駆動されるラッチ１００８、１００９に使われるトランジスタはしきい電圧が高いので漏れ電流が減少する。従って、リテンション入出力装置にラッチを追加することによって増える漏れ電流の量は少ない。
【０１０８】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【０１０９】
【図１】一般的な入出力装置に使われるアライブマルチプレクサの回路図である。
【図２】図１に示したＡＮＤゲートの回路図である。
【図３】本発明の第１の実施形態によるリテンション入出力装置及び電力制御部を表すブロック図である。
【図４】本発明の第２の実施形態によるリテンション入出力装置及び電力制御部を表すブロック図である。
【図５】本発明の第３の実施形態によるリテンション入出力装置及び電力制御部を表すブロック図である。
【図６】本発明の一実施形態によるチップ（システムオンチップ）の間の接続構成を表すブロック図である。
【図７】図３に示したレベルシフタの回路図である。
【図８】図３に示したラッチの回路図である。
【図９】図３に示したリテンション入出力装置を利用したチップ（システムオンチップ）設計を表す概略図面である。
【符号の説明】
【０１１０】
１００      制御部（ＣＰＵ／制御ロジック）
１１０      電力制御部
１２９、１３０、１３１、１３２    内部ロジック回路
１２０、４１０、４２０    リテンション入出力装置
４３０、４４０    一般的な入出力装置
１２１、１２２    入出力セル
１２１１、１２１２    入出力パッド
１００１〜１００５、４００１〜４００６    レベルシフタ
１００６〜１００９    ラッチ
１０、２０、３００    チップ（システムオンチップ）
Ｒｅｇ１１１、Ｒｅｇ１１２、Ｒｅｇ１２１、Ｒｅｇ１２２、Ｒｅｇ２１１、Ｒｅｇ２１２、Ｒｅｇ２２１、Ｒｅｇ２２２    レジスタ
ＭＵＸ１１、ＭＵＸ１２、ＭＵＸ２１、ＭＵＸ２２    マルチプレクサ（選択器）
【図１】
2008102923.tif 000003
【図２】
2008102923.tif 000004
【図３】
2008102923.tif 000005
【図４】
2008102923.tif 000006
【図５】
2008102923.tif 000007
【図６】
2008102923.tif 000008
【図７】
2008102923.tif 000009
【図８】
2008102923.tif 000010
【図９】
2008102923.tif 000011