(57)【要約】【課題】簡単な構成でクロス不良に起因する消費電流の増加を抑制し、生産歩留まりの向上を図ることが可能な半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、センスアンプＳＡと、センスアンプＳＡに接続された電源線対ＳＡＰ、ＳＡＮと、プリチャージ電源線ＶＨＶＤと、電源線イコライズ回路１０４と、電流制御回路１０５を含んでいる。電流制御回路１０５は、プリチャージ電源線ＶＨＶＤと電源線対ＳＡＰ、ＳＡＮに至る電流経路に挿入された電流制限回路としてのＰＭＯＳトランジスタＰｘと、制御信号φｓｒに基づき切り替え制御可能なスイッチ手段としてのＮＭＯＳトランジスタＮｘとが並列接続されている。通常はＮＭＯＳトランジスタＮｘを導通状態に制御するが、セルフリフレッシ期間の大部分はＮＭＯＳトランジスタＮｘを非導通状態に制御し、クロス不良ＣＦに起因する消費電流の増加を抑制する。【選択図】図２
2008052890.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線の交差部に配置された複数のメモリセルを備える半導体記憶装置であって、
前記メモリセルの蓄積電荷に応じてビット線対に生じる微小電位差を増幅するセンスアンプと、
前記センスアンプに第１の電位を供給する第１の電源線と、前記センスアンプに第２の電位を供給する第２の電源線とからなる電源線対と、
所定のプリチャージ電位を供給するプリチャージ電源線と、
前記プリチャージ電位に基づいて前記電源線対の前記第１の電位及び前記第２の電位を同電位に設定する電源線イコライズ回路と、
前記プリチャージ電源線から前記電源線対に至る所定の電流経路に対し直列に挿入された電流制限回路と、
前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限されるか否かを制御信号に基づき切り替え可能なスイッチ手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記センスアンプは、一対のＰＭＯＳトランジスタと一対のＮＭＯＳトランジスタから構成され、前記第１の電源線は、前記一対のＰＭＯＳトランジスタに前記第１の電位を供給し、前記第２の電源線は、前記一対のＮＭＯＳトランジスタに前記第２の電位を供給する、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電源線イコライズ回路は、前記プリチャージ電源線と前記第１の電源線との間に接続された第１のＭＯＳトランジスタと、前記プリチャージ電源線と前記第２の電源線の間に接続された第２のＭＯＳトランジスタと、前記第１の電源線と前記第２の電源線の間に接続された第３のＭＯＳトランジスタとを含んで構成され、共通接続された前記各ＭＯＳトランジスタのゲートがイコライズ制御線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電源線イコライズ回路の第１、第２、第３のＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記スイッチ手段は、前記電流制限回路と並列接続され、ゲートに印加される前記制御信号に基づき導通状態を制御されるＭＯＳトランジスタから構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記スイッチ手段のＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記電流制限回路は、前記プリチャージ電源線と前記電源線イコライズ回路の間に直列に接続され、ゲート電圧に応じて電流を制限するＭＯＳトランジスタから構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記電流制限回路のＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記電流制限回路は、前記第１のＭＯＳトランジスタと並列接続された第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタと並列接続された第４のＭＯＳトランジスタとから構成され、それぞれのゲート電圧に応じて電流を制限することを特徴とする請求項３に記載の半導体記憶装置。
【請求項１０】
前記電流制限回路の第３及び第４のＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記電源線イコライズ回路は、前記制御信号を前記イコライズ制御線に供給することにより前記スイッチ手段としても機能することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１２】
前記プリチャージ電位に基づいて前記ビット線対を同電位に設定するビット線イコライズ回路と、
前記プリチャージ電源線から前記ビット線イコライズ回路を経由して前記ビット線対に流れる電流を制限するビット線対電流制限回路と、
を更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１３】
前記電源線イコライズ回路は、前記電流制限回路の出力側と前記第１の電源線との間に接続された第１のＭＯＳトランジスタと、前記電流制限回路の入力側と前記第２の電源線との間に接続された第２のＭＯＳトランジスタと、前記第１の電源線と前記第２の電源線の間に接続された第３のＭＯＳトランジスタとを含んで構成され、
共通接続された前記第１及び第２のＭＯＳトランジスタのゲートが第１のイコライズ制御線に接続されるとともに、前記第３のＭＯＳトランジスタのゲートが第２のイコライズ制御線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１４】
前記電源線イコライズ回路の第１、第２、第３のＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
請求項１に記載の半導体記憶装置の制御方法であって、
所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記スイッチ手段を制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限されない状態とし、前記電源線イコライズ回路を用いて前記電源線対に対するプリチャージを実行し、
前記プリチャージの終了後に前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、
前記セルフリフレッシュの終了後に前記スイッチ手段を制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限される状態とする、
ことを特徴とする半導体記憶装置の制御方法。
【請求項１６】
請求項５から８のいずれかに記載の半導体記憶装置の制御方法であって、
所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記制御信号に基づき前記スイッチ手段のＭＯＳトランジスタが導通状態となるように制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限されない状態とし、前記電源線イコライズ回路による前記電源線対に対するプリチャージを実行し、
前記プリチャージの終了後に前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、
前記セルフリフレッシュの終了後に前記制御信号に基づき前記スイッチ手段のＭＯＳトランジスタが非導通状態となるように制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限される状態とする、
ことを特徴とする半導体記憶装置の制御方法。
【請求項１７】
請求項１１に記載の半導体記憶装置の制御方法であって、
所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記イコライズ制御線を非導通状態から導通状態に切り替え制御して前記電源線イコライズ回路による前記電源線対に対するプリチャージを実行し、
当該プリチャージを終了させるタイミングで前記イコライズ制御線を導通状態から非導通状態に切り替え制御させた状態で前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、
前記セルフリフレッシュの終了後に前記イコライズ制御線を変化させて前記電源線イコライズ回路による前記電源線に対するプリチャージを実行し、
当該プリチャージを終了させるタイミングで前記イコライズ制御線を元の状態に変化させる、
ことを特徴とする半導体記憶装置の制御方法。
【請求項１８】
請求項１３又は１４に記載の半導体記憶装置の制御方法であって、
所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記スイッチ手段を制御して前記プリチャージ電源線から前記第１の電源線に流れる電流が前記電流制限回路により制限されない状態とし、前記第２のイコライズ制御線により前記第１の電源線と前記第２の電源線を同電位に保ちつつ前記第１のイコライズ制御線により前記電源線対に対するプリチャージを実行し、
前記第１のイコライズ制御線により前記プリチャージを解除し、前記第２のイコライズ制御線により前記第１の電源線と前記第２の電源線を切り離した状態で、前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、
前記セルフリフレッシュの終了後に前記第２のイコライズ制御線により前記第１の電源線と前記第２の電源線を同電位に保ちつつ前記第１のイコライズ制御線により前記電源線対に対するプリチャージを実行し、
前記スイッチ手段を制御して前記プリチャージ電源線から前記第１の電源線に流れる電流が前記電流制限回路により制限される状態とし、前記第２のイコライズ制御線により前記第１の電源線と前記第２の電源線を切り離した状態とする、
ことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに保持されるデータを増幅するセンスアンプを備えた半導体記憶装置に関し、特に、センスアンプへの電源供給のための電源線対をプリチャージする構成を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般に、半導体記憶装置としてのＤＲＡＭは、複数のビット線と複数のワード線の交差部に多数のメモリセルを配置した構成を備えている。ＤＲＡＭの製造時に問題となる欠陥の一つとして、ワード線とビット線の配線間のショートによるクロス不良が知られている。このようなクロス不良による電流増加への対策のため、通常、ＤＲＡＭに冗長セルを設ける構成とし、クロス不良が存在するワード線及びビット線に対応する不良セルに対し冗長セルへの置換が行われる。しかし、このような対策によりＤＲＡＭの動作上の支障はなくなるが、低消費電力が要求されるモバイル用途のＤＲＡＭでは電流に対する規格が厳しいため、クロス不良による電流リークが問題となる。すなわち、ＤＲＡＭにおいてクロス不良を含む回路部分を経由する電流リークのパスは、冗長セルに関わらず残ることになるので、クロス不良の欠陥数によっては、電流に対する規格を満たすことができない不良品となる。よって、クロス不良の欠陥数の増加はＤＲＡＭの生産歩留まりを低下させる要因となる。このような問題への対策として、ビット線イコライズ回路を流れる電流を制限する電流リミッタを設ける構成が採用されている（例えば、特許文献１参照）。
【０００３】
図１２は、上記の電流リミッタを設けた従来のＤＲＡＭの構成の一例であり、１本のワード線ＷＬと、２組のビット線対ＢＬ、ｂＢＬを含む範囲の構成を示している。図１２においては、クロス不良が存在しないビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）に対応する回路部分と、クロス不良ＣＦが存在するビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）に対応する回路部分を対比して示している。それぞれのビット線対ＢＬ、ｂＢＬに接続されたセンスアンプＳＡは、メモリセルＭＣに応じた微小電位を増幅するために、ＰＭＯＳトランジスタ側の電源線ＳＡＰとＮＭＯＳトランジスタ側の電源線ＳＡＮが接続されている。そして、ビット線側のイコライズ制御線ＥＱＤに基づきビット線対ＢＬ、ｂＢＬのプリチャージ／イコライズを行うビット線イコライズ回路３０１と、プリチャージ電源線ＶＨＶＤとビット線イコライズ回路３０１の間に挿入された電流リミッタ３０２が設けられている。また、センスアンプＳＡを駆動するセンスアンプ駆動回路３０３と、電源線側のイコライズ制御線ＥＱに基づき電源線対ＳＡＰ、ＳＡＮのプリチャージ／イコライズを行う電源線イコライズ回路３０４が設けられている。
【０００４】
図１２のＤＲＡＭのセルフリフレッシュ期間における動作を図１３のタイミングチャートを用いて説明する。まず、図示しない制御ロジック部からセルフリフレッシュ動作の開始を表すトリガ信号ＴＲＧのパルスが出力される。この時点では、イコライズ制御線ＥＱ、ＥＱＤがハイを保持し、ビット線対ＢＬ、ｂＢＬ及び電源線対ＳＡＰ、ＳＡＮはプリチャージされた状態にある。その後、イコライズ制御線ＥＱ、ＥＱＤがローに変化してプリチャージが終了し、ワード線ＷＬが選択レベルに立ち上がってセルフリフレッシュ動作が起動され、ビット線対ＢＬ、ｂＢＬ及び電源線対ＳＡＰ、ＳＡＮには大きな電位差が生じる。セルフリフレッシュが終了すると、ワード線ＷＬが立ち下がり、イコライズ制御線ＥＱ、ＥＱＤがハイに変化する。これにより、ビット線対ＢＬ、ｂＢＬ及び電源線対ＳＡＰ、ＳＡＮは再びプリチャージされる。このとき、クロス不良ＣＦが存在するビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）は、電流リークに起因するディスチャージにより同電位を保ちながら接地レベル付近までレベルが低下する。この場合、プリチャージ電源線ＶＨＶＤからビット線イコライズ回路３０１を経由する電流は、電流リミッタ３０２により制限されることになる。
【特許文献１】特開平１１−１４９７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、近年のモバイル用途のＤＲＡＭの低電圧化が進んだことに伴い、センスアンプＳＡのＰＭＯＳトランジスタのしきい値電圧Ｖｔが低下し、従来とは異なる電流リークの問題が生じている。すなわち、図１２の構成において、プリチャージ電源線ＶＨＶＤから、電源線イコライズ回路３０４、電源線ＳＡＰ、センスアンプＳＡの一対のＰＭＯＳトランジスタ、ビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）、ビット線イコライズ回路３０１、クロス不良ＣＦ、ワード線ＷＬを経由する電流リークパスＰである。これは、ＤＲＡＭの低電圧化により、リセット時のワード線ＷＬに負電位が供給されると、クロス不良ＣＦによりビット線ＢＬ（ｊ）の電位も低下するので、センスアンプＳＡのＰＭＯＳトランジスタがオンしやすくなるためである。よって、特にＤＲＡＭのセルフリフレッシュ期間において、電源線対ＳＡＰ、ＳＡＮを含む電流リークパスＰを経由する電流リークの影響が避けられない。このように、上述の電流リミッタ３０２による対策を施したとしても、電流リークパスＰにより消費電流の増加が顕著となってきたため、クロス不良ＣＦの増加による消費電流の増加と生産歩留まりの低下は抑制困難であることが問題となる。
【０００６】
そこで、本発明はこれらの問題を解決するためになされたものであり、ワード線とビット線の間のクロス不良に起因する消費電流の増加を抑制し、半導体記憶装置の生産歩留まり向上を図ることが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体記憶装置は、複数のビット線と複数のワード線の交差部に配置された複数のメモリセルを備える半導体記憶装置であって、前記メモリセルの蓄積電荷に応じてビット線対に生じる微小電位差を増幅するセンスアンプと、前記センスアンプに第１の電位を供給する第１の電源線と、前記センスアンプに第２の電位を供給する第２の電源線とからなる電源線対と、所定のプリチャージ電位を供給するプリチャージ電源線と、前記プリチャージ電位に基づいて前記電源線対の前記第１の電位及び前記第２の電位を同電位に設定する電源線イコライズ回路と、前記プリチャージ電源線から前記電源線対に至る所定の電流経路に対し直列に挿入された電流制限回路と、前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限されるか否かを制御信号に基づき切り替え可能なスイッチ手段と、を備えて構成される。
【０００８】
本発明の構成によれば、センスアンプを駆動するための電源線対を通る電流経路に対し、プリチャージ電源線から供給される電流が電流制限回路によって制限される状態と、制限されない状態をスイッチ手段の制御により適宜に切り替えることができる。よって、ビット線とワード線のクロス不良数が増加し、電源線対を含む電流経路からのリーク電流が問題となる場合、リフレッシュやプリチャージに伴う電流を流す必要がない時間帯において電流制限回路を用いて電流が適宜に制限されるように制御することにより、不要な電流リークによる消費電流の増加を抑制することができる。特に、セルフリフレッシュ期間において毎回のリフレッシュ動作の間の休止状態のとき、スイッチ手段の制御により電流を制限することにより、スタンバイ動作時の平均電流の低減に大きな効果がある。また、本発明の構成では、電流制限回路とスイッチ手段を付加するだけでよいので、小さい回路規模で上記の効果を実現することができる。
【０００９】
本発明の半導体記憶装置において、前記センスアンプを一対のＰＭＯＳトランジスタと一対のＮＭＯＳトランジスタから構成し、前記第１の電源線が前記一対のＰＭＯＳトランジスタに前記第１の電位を供給し、前記第２の電源線が前記一対のＮＭＯＳトランジスタに前記第２の電位を供給するように構成してもよい。
【００１０】
本発明の半導体記憶装置において、前記電源線イコライズ回路を、前記プリチャージ電源線と前記第１の電源線との間に接続された第１のＭＯＳトランジスタと、前記プリチャージ電源線と前記第２の電源線の間に接続された第２のＭＯＳトランジスタと、前記第１の電源線と前記第２の電源線の間に接続された第３のＭＯＳトランジスタとを含めて構成し、共通接続された前記各ＭＯＳトランジスタのゲートをイコライズ制御線に接続してもよい。この場合、前記電源線イコライズ回路は、第１〜第３のＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いて構成してもよい。
【００１１】
本発明の半導体記憶装置において、前記スイッチ手段は、前記電流制限回路と並列接続され、ゲートに印加される前記制御信号に基づき導通状態を制御されるＭＯＳトランジスタから構成し、それぞれのゲート電圧に応じて電流を制限してもよい。この場合、前記スイッチ手段は、ＮＭＯＳトランジスタを用いて構成してもよい。
【００１２】
本発明の半導体記憶装置において、前記電流制限回路を、前記プリチャージ電源線と前記電源線イコライズ回路の間に直列に接続し、ゲート電圧に応じて電流を制限するＭＯＳトランジスタから構成してもよい。この場合、前記電流制限回路は、ＰＭＯＳトランジスタを用いて構成してもよい。
【００１３】
本発明の半導体記憶装置において、前記電流制限回路は、前記第１のＭＯＳトランジスタと並列接続された第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタと並列接続された第４のＭＯＳトランジスタとから構成してもよい。この場合、前記電流制限回路は、前記第３及び第４のＭＯＳトランジスタとしてＰＭＯＳトランジスタを用いて構成してもよい。
【００１４】
本発明の半導体記憶装置において、前記電源線イコライズ回路は、前記制御信号を前記イコライズ制御線に供給することにより前記スイッチ手段として機能させてもよい。
【００１５】
本発明の半導体記憶装置において、前記プリチャージ電位に基づいて前記ビット線対を同電位に設定するビット線イコライズ回路と、前記プリチャージ電源線から前記イコライズ回路を経由して前記ビット線対に流れる電流を制限するビット線対電流制限回路と、を更に備えて構成してもよい。
【００１６】
本発明の半導体記憶装置において、前記電源線イコライズ回路は、前記電流制限回路の出力側と前記第１の電源線との間に接続された第１のＭＯＳトランジスタと、前記電流制限回路の入力側と前記第２の電源線との間に接続された第２のＭＯＳトランジスタと、前記第１の電源線と前記第２の電源線の間に接続された第３のＭＯＳトランジスタとを含んで構成し、共通接続された前記第１及び第２のＭＯＳトランジスタのゲートが第１のイコライズ制御線に接続されるとともに、前記第３のＭＯＳトランジスタのゲートが第２のイコライズ制御線に接続されるように構成してもよい。この場合、前記電源線イコライズ回路の各ＭＯＳトランジスタとして、ＮＭＯＳトランジスタを用いてもよい。
【００１７】
上記課題を解決するために、本発明の半導体記憶装置の制御方法は、所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記スイッチ手段を制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限されない状態とし、前記電源線イコライズ回路を用いて前記電源線対に対するプリチャージを実行し、前記プリチャージの終了後に前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、前記セルフリフレッシュの終了後に前記スイッチ手段を制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限される状態とするように制御を行う。
【００１８】
本発明の半導体記憶装置の制御方法によれば、上述の本発明の構成を用いて、半導体記憶装置のセルフリフレッシュ期間における消費電流の低減を目的とした制御を実現することができる。すなわち、スイッチ手段による電流制限回路の制御は、セルフリフレッシュに先立つプリチャージ時及びセルフリフレッシュ時は電流が制限されない状態とし、セルフリフレッシュ終了後に所定のタイミングで電流が制限される状態とし、その状態を後続のセルフリフレッシュまで保持することができる。これにより、セルフリフレッシュの間隔に応じ、電流制限回路により電流が制限されない期間は相対的に短くて済み、大部分の期間は電流を抑制することができる。よって、クロス不良に起因するリーク電流が問題となる場合であっても、セルフリフレッシュ期間の平均電流を十分に低減することができる。
【００１９】
また、本発明の半導体記憶装置の制御方法は、所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記制御信号に基づき前記スイッチ手段のＭＯＳトランジスタが導通状態となるように制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限されない状態とし、前記イコライズ制御線を介して前記電源線イコライズ回路による前記電源線対に対するプリチャージを実行し、前記プリチャージの終了後に前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、前記セルフリフレッシュの終了後に前記制御信号に基づき前記スイッチ手段のＭＯＳトランジスタが非導通状態となるように制御して前記プリチャージ電源線から前記電源線対に流れる電流が前記電流制限回路により制限される状態とするように制御を行う。
【００２０】
また、本発明の半導体記憶装置の制御方法は、所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記イコライズ制御線を非導通状態から導通状態に切り替え制御して前記電源線イコライズ回路による前記電源線対に対するプリチャージを実行し、当該プリチャージを終了させるタイミングで前記イコライズ制御線を導通状態から非導通状態に切り替え制御させた状態で前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、前記セルフリフレッシュの終了後に前記イコライズ制御線を変化させて前記電源線イコライズ回路による前記電源線に対するプリチャージを実行し、当該プリチャージを終了させるタイミングで前記イコライズ制御線を元の状態に変化させるように制御を行う。
【００２１】
また、本発明の半導体記憶装置の制御方法は、所定間隔のセルフリフレッシュが実行されるセルフリフレッシュ期間において、前記スイッチ手段を制御して前記プリチャージ電源線から前記第１の電源線に流れる電流が前記電流制限回路により制限されない状態とし、前記第２のイコライズ制御線により前記第１の電源線と前記第２の電源線を同電位に保ちつつ前記第１のイコライズ制御線により前記電源線対に対するプリチャージを実行し、前記第１のイコライズ制御線により前記プリチャージを解除し、前記第２のイコライズ制御線により前記第１の電源線と前記第２の電源線を切り離した状態で、前記センスアンプを用いて選択ワード線に対する前記セルフリフレッシュを実行し、前記セルフリフレッシュの終了後に前記第２のイコライズ制御線により前記第１の電源線と前記第２の電源線を同電位に保ちつつ前記第１のイコライズ制御線により前記電源線対に対するプリチャージを実行し、前記スイッチ手段を制御して前記プリチャージ電源線から前記第１の電源線に流れる電流が前記電流制限回路により制限される状態とし、前記第２のイコライズ制御線により前記第１の電源線と前記第２の電源線を切り離した状態とするように制御を行う。
【発明の効果】
【００２２】
本発明によれば、センスアンプ駆動のための電源線対を含む電流経路に電流制限回路を設け、かつ、電流制限回路を制御するスイッチ手段を設けたので、ビット線とワード線のクロス不良が存在する場合であっても、簡単な回路構成でクロス不良に起因する電流リークの増大を抑制することができる。特にセルフリフレッシュ期間中に動作電流を供給する必要がない時間帯では、スイッチ手段を制御して電流制限回路により電流が制限される状態とすることで、平均電流を十分に低減することができる。また、クロス不良数が増加した場合であっても、それによる生産歩留まりの低下を防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置としてのＤＲＡＭに対して本発明を適用する場合の形態として、構成が異なる３つの実施形態について説明する。
【００２４】
（第１実施形態）
図１は、本実施形態のＤＲＡＭの全体構成を示すブロック図である。図１に示すＤＲＡＭは、マトリクス状に配列された複数のワード線と複数のビット線の交差部に多数のメモリセルが設けられたメモリアレイ１０を備えている。メモリアレイ１０は、それぞれ独立に制御可能な複数のバンク（図１の例では、Ｂａｎｋ  Ａ、Ｂ、Ｃ、Ｄの４つを示している）に分割されている。これらの各バンクはいずれも同一サイズであり同一の構成を備えている。図１に示すＤＲＡＭは、メモリアレイ１０に加えて、行デコーダ１１、列デコーダ１２、行アドレスバッファ１３、列アドレスバッファ１４、リフレッシュカウンタ１５、センスアンプ部１６、データ制御回路１７、ラッチ回路１８、入出力バッファ１９、クロックジェネレータ２０、コマンドデコーダ２１、制御ロジック部２２を備えている。
【００２５】
上記の構成において、メモリアレイ１０のアクセス時には、行アドレスに対応するワード線が行デコーダ１１により選択されるとともに、列アドレスに対応するビット線が列デコーダ１２により選択される。外部から入力されるアドレス信号のうち、行アドレスは行アドレスバッファ１３に保持されて行デコーダ１１に送られ、列アドレスは列アドレスバッファ１４に保持されて列デコーダ１２に送られる。一方、メモリアレイ１０に対するリフレッシュ動作の際は、対象となるワード線の行アドレスがリフレッシュカウンタ１５により順次カウントされて行デコーダ１１に送られる。
【００２６】
センスアンプ部１６は、メモリアレイ１０のリード時に各メモリセルに保持されるデータをビット線対から読み出して増幅する多数のセンスアンプからなる。センスアンプ部１６のデータは、データ制御回路１７の制御に従って、順次ラッチ回路１８に保持され、クロック信号ＣＬＫに同期しながら入出力バッファ１９からＤＱ信号として外部に出力される。また、メモリアレイ１０のライト時には、外部からのＤＱ信号が入出力バッファ１９を介してラッチ回路１８に保持され、データ制御回路１７の制御に従ってメモリアレイ１０の各メモリセルに書き込まれる。
【００２７】
クロックジェネレータ２０は、外部から入力されるクロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥを用いて内部クロックを生成し、ＤＲＡＭの各部に供給する。コマンドデコーダ２１は、外部から入力されるコマンドを判別して制御ロジック部２２に送出する。なお、コマンドデコーダ２１に入力される制御信号（行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）の組合せパターンに対応して、各種コマンドが規定されている。制御ロジック部２２は、ＤＲＡＭの動作を全体的に制御し、各構成要素に所定の制御信号を供給する。制御ロジック部２２において制御される動作状態としては、ＤＲＡＭの通常動作に加えて、スタンバイ時に所定の間隔で実行するセルフリフレッシュ動作がある。
【００２８】
次に図２は、図１のメモリアレイ１０とその周辺の要部構成を示す図であり、１本のワード線ＷＬと、２組のビット線対ＢＬ、ｂＢＬを含む範囲の回路部分を示している。図２においては、クロス不良が存在しない一方のビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）と、１箇所のクロス不良ＣＦが存在する他方のビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）に関し、それぞれメモリセルＭＣ、センスアンプＳＡ、ビット線イコライズ回路１０１、電流リミッタ１０２、センスアンプ駆動回路１０３、電源線イコライズ回路１０４、電流制御回路１０５が示される。このうち、メモリセルＭＣ、センスアンプＳＡ、ビット線イコライズ回路１０１、電流リミッタ１０２については、各々のビット線対ＢＬ、ｂＢＬごとに同様の回路構成で繰り返し配置されている。また、センスアンプ駆動回路１０３、電源線イコライズ回路１０４、電流制御回路１０５については、メモリアレイ１０のブロックごとに同様の回路構成で繰り返し配置されている。
【００２９】
以上の構成においてセンスアンプＳＡは、２個のＰＭＯＳトランジスタＰ１、Ｐ２と２個のＮＭＯＳトランジスタＮ１、Ｎ２から構成されている。そして、一対のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１には、共通接続されたドレインにビット線ＢＬが接続され、共通接続されたゲートにビット線ｂＢＬが接続される。また、一対のＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２には、共通接続されたドレインにビット線ｂＢＬが接続され、共通接続されたゲートにビット線ＢＬが接続される。ワード線ＷＬが選択レベルに駆動されたとき、メモリセルＭＣの容量素子に蓄積された微小電位がビット線対ＢＬ、ｂＢＬを経由してセンスアンプＳＡによって増幅される。
【００３０】
ビット線イコライズ回路１０１は、３個のＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５から構成されている。ビット線ＢＬとビット線ｂＢＬの間には、１個のＮＭＯＳトランジスタＮ３が接続されるとともに、直列接続された２個のＮＭＯＳトランジスタＮ４、Ｎ５が接続され、３個のＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５の共通接続されたゲートにイコライズ制御線ＥＱＤが接続される。イコライズ制御線ＥＱＤがハイに制御されると、３個のＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５がオンし、ビット線対ＢＬ、ｂＢＬは互いに等しい所定のプリチャージ電位（例えば、ＶＣＣ／２）が設定される。
【００３１】
電流リミッタ１０２は、ビット線イコライズ回路１０１のＮＭＯＳトランジスタＮ４、Ｎ５の中間ノード（ソース）とプリチャージ電源線ＶＨＶＤの間に直列に挿入された１個のＰＭＯＳトランジスタＰ３からなる。電流リミッタ１０２は、ＰＭＯＳトランジスタＰ３のゲートに印加されるゲート電圧Ｖｇに応じて、プリチャージ電源線ＶＨＶＤからビット線イコライズ回路１０１に流れる電流を制限する役割を有している。
【００３２】
電源線対ＳＡＰ、ＳＡＮは、複数のセンスアンプＳＡに対する電源供給のために設けられ、一方の電源線ＳＡＰが各センスアンプＳＡの２個のＰＭＯＳトランジスタＰ１、Ｐ２の各ソースに接続されるとともに、他方の電源線ＳＡＮが各センスアンプＳＡの２個のＮＭＯＳトランジスタＮ１、Ｎ２の各ソースに接続される。センスアンプ駆動回路１０３は、電源線対ＳＡＰ、ＳＡＮを介してセンスアンプＳＡを駆動する回路であり、電源電圧と一方の電源線ＳＡＰの間に接続されたＰＭＯＳトランジスタＰ４と、グランドと他方の電源線ＳＡＮの間に接続されたＮＭＯＳトランジスタＮ６から構成される。
【００３３】
電源線イコライズ回路１０４は、３個のＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９から構成されている。電源線ＳＡＰと電源線ＳＡＮの間には、１個のＮＭＯＳトランジスタＮ７が接続されるとともに、直列接続された２個のＮＭＯＳトランジスタＮ８、Ｎ９が接続され、３個のＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９の共通接続されたゲートにイコライズ制御線ＥＱが接続される。所定のタイミングでイコライズ制御線ＥＱがハイに制御されると、３個のＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９がオンし、電源線対ＳＡＰ、ＳＡＮは互いに等しい所定のプリチャージ電位（例えば、ＶＣＣ／２）が設定される。
【００３４】
電流制御回路１０５は、電源線イコライズ回路１０４のＮＭＯＳトランジスタＮ８、Ｎ９の中間ノード（ソース）とプリチャージ電源線ＶＨＶＤの間に直列に挿入され、並列接続されたＰＭＯＳトランジスタＰｘ及びＮＭＯＳトランジスタＮｘから構成される。本発明の電流制限回路として機能するＰＭＯＳトランジスタＰｘは、ゲートに印加されるゲート電圧Ｖｇに応じて電流を制限する役割を有している。また、本発明のスイッチ手段として機能するＮＭＯＳトランジスタＮｘは、ゲートに印加される制御信号φｓｒに基づいて制御される。ここで、ＰＭＯＳトランジスタＰｘによる制限電流値としては、例えば１μＡ程度に設定される。実際には、電源線対ＳＡＰ、ＳＡＮに接続される回路は、上記の制限電流値を極力小さい値に設定することが望ましい。
【００３５】
第１実施形態では、プリチャージ電源線ＶＨＶＤから電源線イコライズ回路１０４を経由して電源線対ＳＡＰ、ＳＡＮに供給される電流を所定のタイミングで電流制御回路１０５により制御する点が特徴的である。制御信号φｓｒがハイに制御される場合は、ＮＭＯＳトランジスタＮｘがオンとなり、プリチャージ電源線ＶＨＶＤから十分な電流が電源線イコライズ回路１０４に流れる。一方、所定のゲート電圧Ｖｇを印加した状態で制御信号φｓｒがローに制御される場合は、プリチャージ電源線ＶＨＶＤから電源線イコライズ回路１０４を経由して流れる電流は、例えば１μＡ程度に制限される。よって、制御信号φｓｒをローに制御することにより、クロス不良ＣＦに起因してセルフリフレッシュ期間の電流が増加することを防止することができる。
【００３６】
以下、第１実施形態のＤＲＡＭの動作について図３及び図４を参照して説明する。図２の回路構成を備えるＤＲＡＭに関し、図３は、通常動作期間における動作を説明するタイミングチャートであり、図４は、セルフリフレッシュ期間における動作を説明するタイミングチャートである。まず、図３に示すように、ＤＲＡＭの通常動作期間には、制御信号φｓｒが常時ハイに保持されている。そして、アクセス対象のワード線ＷＬは、タイミングｔ０でハイに立ち上がって活性化され、アクセス完了後のタイミングｔ３でローに立ち下がる。なお、ワード線ＷＬがハイを保持する期間は、ビット線対ＢＬ、ｂＢＬに対するイコライズ制御線ＥＱと電源線対ＳＡＰ、ＳＡＮに対するイコライズ制御線ＥＱＤがローを保つように制御される。
【００３７】
上記のタイミングｔ０において、クロス不良ＣＦが存在しないビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）については、所定のプリチャージ電位に保たれている。そして、ワード線ＷＬが選択レベルに変化するタイミングｔ１において、メモリセルＭＣの蓄積電荷に応じた微小電位差がビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）に発生する。これに対し、クロス不良ＣＦが存在するビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）については、タイミングｔ０において電流リークによってレベルが低下している。この状態で、上記のタイミングｔ１において、メモリセルＭＣの蓄積電荷に応じた微小電位差がビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）に発生する。
【００３８】
電源線対ＳＡＰ、ＳＡＮが活性化されるタイミングｔ２において、センスアンプＳＡが駆動され、クロス不良ＣＦの有無によらず、ビット線対ＢＬ、ｂＢＬの微小電位差が増幅されて大きな電位差が発生する。このとき、ビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）は救済回路により置き換えられているのでＤＲＡＭ動作には問題ない。そして、イコライズ制御線ＥＱ、ＥＱＤがハイに変化するタイミングｔ４において、電源線イコライズ回路１０４により電源線対ＳＡＰ、ＳＡＮがプリチャージされるとともに、ビット線イコライズ回路１０１によりビット線対ＢＬ、ｂＢＬがプリチャージされる。その後、クロス不良ＣＦが存在しないビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）については、所定のプリチャージ電位に保たれるのに対し、クロス不良ＣＦが存在するビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）については、電流リークによってレベルが低下し、その後、当初の状態（タイミングｔ０の状態）に戻る。
【００３９】
次に、ＤＲＡＭのセルフリフレッシュ期間においては一定間隔でセルフリフレッシュ動作を繰り返すが、図４では、セルフリフレッシュ期間の終了（ＥＸＩＴ）直前の１回のセルフリフレッシュ動作を含む所定の時間範囲内の波形変化を示している。ＤＲＡＭのセルフリフレッシュ動作のタイミングを制御するため、図４に示す３個のトリガ信号ＴＲＧ１、ＴＲＧ２、ＴＲＧ３が用いられる。トリガ信号ＴＲＧ１は、セルフリフレッシュ動作に先立って電源線対ＳＡＰ、ＳＡＮのプリチャージを起動するための信号である。トリガ信号ＴＲＧ２は、セルフリフレッシュ動作を起動するための信号である。トリガ信号ＴＲＧ３は、電源線対ＳＡＰ、ＳＡＮのセルフリフレッシュ後のプリチャージを終了するための信号である。これらの各トリガ信号ＴＲＧ１、ＴＲＧ２、ＴＲＧ３は、内部クロックを用いて制御ロジック部２２により生成される。
【００４０】
図４に示すように、タイミングｔ１０においてトリガ信号ＴＲＧ１のパルスが出力されると同時に、制御信号φｓｒがローからハイに変化する。このとき、ハイとなった制御信号φｓｒによりＮＭＯＳトランジスタＮｘが導通し、プリチャージ電源線ＶＨＶＤからＮＭＯＳトランジスタＮｘと電源線イコライズ回路１０４を経由して電源線対ＳＡＰ、ＳＡＮに電流が供給される。よって、クロス不良ＣＦの電流リークによりローを保っていた電源線対ＳＡＰ、ＳＡＮがチャージされ、ともに所定のプリチャージ電位までプリチャージされる。
【００４１】
次に、タイミングｔ１１においてトリガ信号ＴＲＧ２のパルスが出力され、セルフリフレッシュ動作が開始される。まず、タイミングｔ１２においてイコライズ制御線ＥＱ、ＥＱＤがローに立ち下がる。この時点では、クロス不良ＣＦが存在しないビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）については、所定のプリチャージ電位に保たれているが、クロス不良ＣＦが存在するビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）については、電流リークによってレベルが低下した状態にある。この状態でワード線ＷＬが選択レベルに駆動されるので、タイミングｔ１３において、上記のビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）とビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）のそれぞれにメモリセルＭＣの蓄積電荷に応じたデータが出力される。
【００４２】
一方、タイミングｔ１２において電源線イコライズ回路１０４のＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９が非導通状態となり、センスアンプ駆動回路１０３により電源線対ＳＡＰ、ＳＡＮへの電源供給が開始されるので、タイミングｔ１４において、電源線ＳＡＰがハイに変化し、電源線ＳＡＮがローに変化する。なお、セルフリフレッシュ期間中、センスアンプ駆動回路１０３はセルフリフレッシュ動作に連動して動作するように制御される。また、ビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）とビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）については、同様のタイミングｔ１４において、センスアンプＳＡにより微小電位差から増幅されて大きな電位差が得られる。
【００４３】
その後、ワード線ＷＬが選択レベルを所定期間保持した後、タイミングｔ１５において立ち下がって非選択レベルにリセットされる。続いて、タイミングｔ１６においてイコライズ制御線ＥＱ、ＥＱＤがハイに変化すると同時に、電源線対ＳＡＰ、ＳＡＮと各ビット線対ＢＬ、ｂＢＬが再びプリチャージされる。これにより、クロス不良ＣＦが存在しないビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）については、所定のプリチャージ電位に保たれるが、クロス不良ＣＦが存在するビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）については、電流リークによってそのレベルが接地レベル付近に低下していく。この際のレベル低下に要する時間は電流リミッタ１０２の設定に依存するが、概ね数ｎｓ程度の短時間で低下する。
【００４４】
次に、タイミングｔ１７においてトリガ信号ＴＲＧ３のパルスが出力された後、タイミングｔ１８において制御信号φｓｒがハイからローに変化する。これにより、電流制御回路１０５のＮＭＯＳトランジスタＮｘが非導通状態となり、プリチャージ電源線ＶＨＶＤから電源線対ＳＡＰ、ＳＡＮに流れる電流はＰＭＯＳトランジスタＰｘにより制限される。この時点で、クロス不良ＣＦの存在によりビット線対ＢＬ（ｊ）、ｂＢ（ｊ）のレベルは既に低下している。よって、電源線対ＳＡＰ、ＳＡＮは、クロス不良ＣＦに至る電流リークパスＰ（図１２参照）を通って徐々にディスチャージされ、同電位を保ちながら徐々にレベルが低下していく。この際の電流値は、ＰＭＯＳトランジスタＰｘの特性に加えて、電流経路中の容量成分や抵抗成分に依存するが、例えば１μＡ程度に抑えることができる。
【００４５】
最後に、タイミングｔ１９ではセルフリフレッシュ期間を終了して通常動作に移行するためのＥＸＩＴコマンドが入力される。コマンドデコーダ２１によりＥＸＩＴコマンドが判別されると、制御信号φｓｒがハイに変化する。これにより、電源線対ＳＡＰ、ＳＡＮがプリチャージされ、それ以降は各種コマンドに対応する動作が可能な状態となる。なお、ＥＸＩＴコマンドが入力されない場合は、図４のセルフリフレッシュ期間におけるタイミングチャートと同様の動作を繰り返すことになる。
【００４６】
以上のように、第１実施形態の構成及び制御を採用することで、セルフリフレッシュ期間中においてクロス不良ＣＦに起因する電流増加の抑制と生産歩留まりの向上に大きな効果がある。すなわち、セルフリフレッシュ期間中は所定間隔でセルフリフレッシュ動作を繰り返すが、制御信号φｓｒをハイにする時間は図４に示すように短く抑えられ、それ以外の時間は制御信号φｓｒをローにしてＰＭＯＳトランジスタＰｘによる電流制限が働く状態を保つことができる。従って、セルフリフレッシュ期間における平均電流を極めて小さく抑えることができる。また、第１実施形態において付加される回路は、電流制御回路１０５の２つのＭＯＳトランジスタのみであり、簡単な回路構成で上記の効果を達成することができる。
【００４７】
具体的な効果としては、クロス不良ＣＦに起因する電流が従来の構成で約１００μＡであるとした場合、第１実施形態では約５μＡに低減することができる。なお、セルフリフレッシュ期間において、４０μｓの間隔でリフレッシュ動作を実行し、１回のリフレッシュ動作に１００ｎｓを要すると仮定した場合、ＰＭＯＳトランジスタＰｘによる電流制限が働かない期間は全体の０．２５％に過ぎないため、その分だけ消費電流の低減効果が大きくなる。
【００４８】
（第２実施形態）
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態の半導体記憶装置であるＤＲＡＭの全体構成は、図１と同様であるので説明を省略する。第２実施形態では、回路構成とタイミングチャートが第１実施形態と異なっているので、以下説明する。
【００４９】
図５は、第２実施形態のＤＲＡＭにおけるメモリアレイ１０とその周辺の要部構成を示す図である。図５においては、メモリセルＭＣ、センスアンプＳＡ、ワード線ＷＬ、ビット線対ＢＬ、ｂＢＬ、ビット線イコライズ回路１０１、電流リミッタ１０２、センスアンプ駆動回路１０３については、図２の第１実施形態の場合と同様の構成となっている。また、クロス不良ＣＦの有無に関し、ビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）とビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）の関係についても図２と同様である。
【００５０】
一方、第２実施形態では、図２における電源線イコライズ回路１０４と電流制御回路１０５が一体化されて、電源線イコライズ回路２０４を構成している。電源線イコライズ回路２０４は、３個のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３に加えて、本発明の電流制限回路として機能する２個のＰＭＯＳトランジスタＰ１１、Ｐ１２を含んで構成されている。そして、ＮＭＯＳトランジスタＮ１２とＰＭＯＳトランジスタＰ１１が並列接続され、かつＮＭＯＳトランジスタＮ１３とＰＭＯＳトランジスタＰ１２が並列接続されている。
【００５１】
３個のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３同士の接続関係は図２の場合と同様であり、共通接続されたゲートにイコライズ制御線ＥＱが接続される。また、ＰＭＯＳトランジスタＰ１１、Ｐ１２は、共通接続されたゲートに印加されるゲート電圧Ｖｇに応じて流れる電流が制限される。従って、イコライズ制御線ＥＱをローにした状態で、ＰＭＯＳトランジスタＰ１１、Ｐ１２を経由して、プリチャージ電源線ＶＨＶＤから電源線対ＳＡＰ、ＳＡＮに制限電流値を上限とする電流が流れる。この制限電流値は、ゲート電圧Ｖｇの設定により、例えば、１μＡ程度に制限される。これに対し、イコライズ制御線ＥＱをハイにした状態では、ＰＭＯＳトランジスタＰ１１、Ｐ１２による電流制限は働かず、ＮＭＯＳトランジスタＮ１２、Ｎ１３を介して十分な電流を流すことができる。
【００５２】
以下、第２実施形態のＤＲＡＭの動作について図６のタイミングチャートを参照して説明する。なお、第２実施形態のＤＲＡＭは、通常動作期間における動作が第１実施形態の図３と同様であるので説明を省略する。一方、第２実施形態のＤＲＡＭのセルフリフレッシュ期間においては、図４と同様の時間範囲の波形変化が図６のタイミングチャートにより表される。なお、図６に示す３個のトリガ信号ＴＲＧ１、ＴＲＧ２、ＴＲＧ３は、図４と同様のタイミングで制御されるものとし、図４と同様のタイミングｔ１０〜ｔ１２を示している。
【００５３】
図６においては、図４と異なるのはイコライズ制御線ＥＱと電源線対ＳＡＰ、ＳＡＮの波形であり、主にこれらの波形変化に着目して説明する。タイミングｔ１０においてトリガ信号ＴＲＧ１のパルスが出力されると同時に、イコライズ制御線ＥＱがローからハイに変化する。これにより、電源線イコライズ回路２０４によるプリチャージが開始され、プリチャージ電源線ＶＨＶＤからＮＭＯＳトランジスタＮ１２、Ｎ１３を経由して電源線対ＳＡＰ、ＳＡＮに電流が供給される。よって、クロス不良ＣＦの電流リークによりローを保っていた電源線ＳＡＰがチャージされ、ともに所定のプリチャージ電位までプリチャージされる。
【００５４】
次に、タイミングｔ１１においてトリガ信号ＴＲＧ２のパルスが出力されてセルフリフレッシュ動作が開始されると、タイミングｔ１２においてイコライズ制御線ＥＱがハイからローに変化する。これ以降のセルフリフレッシュ動作は、第１実施形態の図４の場合と同様に行われ、セルフリフレッシュ動作の終了後のタイミングｔ１６において、イコライズ制御線ＥＱがローからハイに変化する。これにより、電源線イコライズ回路２０４によるセルフリフレッシュ後のプリチャージが開始され、プリチャージ電源線ＶＨＶＤからＮＭＯＳトランジスタＮ１２、Ｎ１３を経由して電源線対ＳＡＰ、ＳＡＮに電流が供給される。よって、電源線対ＳＡＰ、ＳＡＮは、ともに所定のプリチャージ電位にプリチャージされる。
【００５５】
次に、タイミングｔ１７においてトリガ信号ＴＲＧ３のパルスが出力された後、タイミングｔ１８においてプリチャージ制御線ＥＱがハイからローに変化する。これにより、電源線イコライズ回路２０４では、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３が非導通状態となり、プリチャージ電源線ＶＨＶＤから電源線対ＳＡＰ、ＳＡＮに流れる電流はＰＭＯＳトランジスタＰ１１、Ｐ１２により制限される。これ以降、タイミングｔ１９まで同様の状態が保持され、タイミングｔ１９においてＥＸＩＴコマンドが入力されると、図４と同様の処理が行われる。
【００５６】
一方、図６に示すように、電源線対ＳＡＰ、ＳＡＮのタイミングｔ１７以降の波形変化は、図４と異なっている。すなわち、タイミングｔ１７以降、電源線ＳＡＮのレベルは保持されるのに対し、電源線ＳＡＰのレベルは緩やかに接地レベル付近に低下していく。この期間において、図４の場合はイコライズ制御線ＥＱがハイであるため電源線対ＳＡＰ、ＳＡＮが同電位にバランスされるのに対し、図６の場合はイコライズ制御線ＥＱがローであるため電源線対ＳＡＰ、ＳＡＮの各電位がアンバランスな状態で変化し得る。従って、ＰＭＯＳトランジスタＰ１１、Ｐ１２を経由して電流リークパスＰ（図１２参照）により一方の電源線ＳＡＰのみがディスチャージされることから、電源線ＳＡＰについては図６に示す波形変化となる。
【００５７】
ここで、図６のタイミングチャートに対応して、より長期にわたる時間範囲における波形変化を図７に示している。図７においては、ＤＲＡＭの通常動作期間とセルフリフレッシュ期間を含む時間範囲内で、内部ＲＡＳ信号とイコライズ制御線ＥＱ、ＥＱＤの波形変化を対比している。リフレッシュが実行される時間帯は、内部ＲＡＳ信号がローとなる期間に対応し、通常動作期間は比較的頻繁にリフレッシュが実行され、セルフリフレッシュ期間はリフレッシュの間隔が長くなる。通常動作期間は、イコライズ制御線ＥＱ、ＥＱＤが内部ＲＡＳ信号の変化に追随するのに対し、セルフリフレッシュ期間には、図６のタイミングチャートを反映してイコライズ制御線ＥＱのみが異なる変化をする。上述したように、セルフリフレッシュ期間の大部分を占めるリフレッシュの非実行時間帯は、イコライズ制御線ＥＱがローを保ち続けて電流制限回路が機能するので、これにより電源線対ＳＡＰ、ＳＡＮのアンバランスな状態が許容されることがわかる。
【００５８】
以上のように、第２実施形態の構成及び制御を採用することで、セルフリフレッシュ期間中においてクロス不良ＣＦに起因する電流増加の抑制と生産歩留まりの向上に加え、電源線対ＳＡＰ、ＳＡＮの変化をアンバランスにすることで、局所的なレベル低下が他の回路部分に及ぶことを防止して不要なレベル低下を抑える点で効果がある。また、第２実施形態では、セルフリフレッシュ期間中における平均電流を、第１実施形態の場合と同様、十分に低減することができる。さらに、第２実施形態において付加される回路は、電源線イコライズ回路２０４の２つのＰＭＯＳトランジスタＰ１１、Ｐ１２のみであり、比較的簡単な回路構成で上記の効果を達成することができる。
【００５９】
（第３実施形態）
次に、第３実施形態の半導体記憶装置について説明する。第３実施形態の半導体記憶装置であるＤＲＡＭの全体構成は、図１と同様であるので説明を省略する。第３実施形態では、回路構成とタイミングチャートが第１及び第２実施形態と異なっているので、以下説明する。
【００６０】
図８は、第３実施形態のＤＲＡＭにおけるメモリアレイ１０とその周辺の要部構成を示す図である。図８においては、メモリセルＭＣ、センスアンプＳＡ、ワード線ＷＬ、ビット線対ＢＬ、ｂＢＬ、ビット線イコライズ回路１０１、電流リミッタ１０２、センスアンプ駆動回路１０３については、第１及び第２実施形態（図２及び図５）と同様に構成され、電流制御回路１０５は第１実施形態（図２）と同様に構成されている。また、クロス不良ＣＦの有無に関し、ビット線対ＢＬ（ｉ）、ｂＢＬ（ｉ）とビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）の関係についても図２及び図５と同様である。
【００６１】
一方、第３実施形態では、電源線イコライズ回路２５４の接続関係が、図２の電源線イコライズ回路１０４とは異なる。図８の電源線イコライズ回路２５４は、３個のＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３から構成されている。図２とは異なり、ＮＭＯＳトランジスタＮ２１のゲートがＮＭＯＳトランジスタＮ２２、Ｎ２３の各ゲートと切り離され、第１イコライズ制御線ＥＱ１がＮＭＯＳトランジスタＮ２２、Ｎ２３の各ゲートに接続されるとともに、第２イコライズ制御線ＥＱ２がＮＭＯＳトランジスタＮ２１のゲートに接続されている。
【００６２】
また、電源線ＳＡＰと電源線ＳＡＮの間には、ＮＭＯＳトランジスタＮ２１が接続される点は図２と共通であるが、２つのＮＭＯＳトランジスタＮ２２、Ｎ２３が直列接続されない点で図２とは異なっている。すなわち、ＮＭＯＳトランジスタＮ２２は、電源線ＳＡＰと電流制御回路１０５の出力側の間に接続されるとともに、ＮＭＯＳトランジスタＮ２３は、電流制御回路１０５の入力側と電源線ＳＡＮの間に接続されている。
【００６３】
第３実施形態の特徴は、電源線イコライズ回路２５４において、プリチャージ電源線ＶＨＶＤからの電流を電源線対ＳＡＰ、ＳＡＮに供給するＮＭＯＳトランジスタＮ２２、Ｎ２３と、電源線ＳＡＰと電源線ＳＡＮを同電位に設定するＮＭＯＳトランジスタＮ２１とを、独立に制御可能とした点である。このように構成したため、電流リークパスＰ（図１２参照）とは別の電流リークパスＰ１を流れる電流を抑制することができる。
【００６４】
電流リークパスＰ１は、ワード線ＷＬに負電位が供給されたとき、全てのビット線対ＢＬ、ｂＢＬに関して図８の点線矢印を経由してワード線ＷＬに流れ込むリーク電流の経路である。具体的には、プリチャージ電源線ＶＨＶＤから、電流リミッタ１０２、ビット線イコライズ回路１０１、ビット線対ＢＬ、ｂＢＬ、センスアンプＳＡの一対のＮＭＯＳトランジスタＮ１、Ｎ２、電源線ＳＡＮ、電源線イコライズ回路２５４、電源線ＳＡＰ、センスアンプＳＡの一対のＰＭＯＳトランジスタＰ１、Ｐ２、ビット線対ＢＬ（ｊ）、ｂＢＬ（ｊ）、クロス不良ＣＦ、ワード線ＷＬの順に経由する電流リークパスＰ１をリーク電流が流れる。この電流リークパスＰ１を流れるリーク電流は、電流リミッタ１０２の制限を受けるが、電源線ＳＡＮには多数のビット線ＢＬ、ｂＢＬを流れる電流が合流するため、トータルのリーク電流は無視できない大きさになる。第３実施形態では、電流リークパスＰに加えて電流リークパスＰ１を流れるリーク電流への対策として、電源線イコライズ回路２５４の上述の構成を採用したものである。
【００６５】
以下、第３実施形態のＤＲＡＭの動作について図９及び図１０を参照して説明する。それぞれ、図９は、通常動作期間における動作を説明するタイミングチャートであり、図１０は、セルフリフレッシュ期間における動作を説明するタイミングチャートである。図９に示すように、ＤＲＡＭの通常動作期間において、制御信号φｓｒ、イコライズ制御線ＥＱＤ、ワード線ＷＬ、電源線対ＳＡＰ、ＳＡＮ、ビット線対ＢＬ、ｂＢＬの波形については、第１実施形態の図３の波形と同様である。また、第１イコライズ制御線ＥＱ１と第２イコライズ制御線ＥＱ２の波形は、ともに図３のイコライズ制御線ＥＱの波形と同様である。すなわち、タイミングｔ０以前とタイミングｔ４以降は、電源線イコライズ回路２５４により電源線対ＳＡＰ、ＳＡＮが共通にプリチャージ電位に設定された状態にあるのに対し、タイミングｔ０〜ｔ４の間は、メモリセルＭＣの読み出しのためＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３がオフに制御される。
【００６６】
次に、第３実施形態のＤＲＡＭのセルフリフレッシュ期間においては、図４と同様の時間範囲において、図１０のタイミングチャートで表される波形変化となる。図１０に示す波形のうち、３個のトリガ信号ＴＲＧ１、ＴＲＧ２、ＴＲＧ３の役割は図４と共通であるが、印加タイミングは若干異なっている。また、図１０においては、図４のタイミングｔ１０〜ｔ１９に対応するタイミングｔ２０〜ｔ２９を示している。以下の説明では、図１０の波形変化のうち、主に図４と異なる点を説明する。
【００６７】
図１０に示すように、タイミングｔ２０以前の状態は、制御信号φｓｒがロー、第１イコライズ制御線ＥＱ１がハイ、第２イコライズ制御線ＥＱ２がローとなっている。よって、電流制御回路１０５のＮＭＯＳトランジスタＮｘがオフに制御され、電源線イコライズ回路２５４のＮＭＯＳトランジスタＮ２２、Ｎ２３がオンに制御され、かつＮＭＯＳトランジスタＮ２１がオフに制御される。すなわち、電源線ＳＡＰと電源線ＳＡＮが切り離された状態にあり、プリチャージ電源線ＶＨＶＤから電源線ＳＡＰに流れる電流がＰＭＯＳトランジスタＰｘにより制限される状態にある。そのため、図８の電流リークパスＰ１が遮断された状態になり、その電流リークの影響を避けることができる。なお、電流リークパスＰ（図１２）と電流リークパスＰ１はともにプリチャージ電源線ＶＨＶＤから電源線ＳＡＮに直接抜ける経路が含まれないので、図９に示すようにプリチャージ電源線ＶＨＶＤと電源線ＳＡＮの間に電流制御回路１０５が挿入されない構成であっても問題はない。
【００６８】
タイミングｔ２０においてトリガ信号ＴＲＧ１のパルスが出力されると同時に、制御信号φｓｒがローからハイに変化し、第２イコライズ制御線ＥＱ２がローからハイに変化する。これにより、ＮＭＯＳトランジスタＮｘが導通して、プリチャージ電源線ＶＨＶＤから電源線ＳＡＰに流れる電流が増大するとともに、オンに制御されたＮＭＯＳトランジスタＮ２１を介して電源線ＳＡＰと電源線ＳＡＮが接続された状態になる。タイミングｔ２０の直前は、クロス不良ＣＦの電流リークによって電源線ＳＡＰがローに低下しているが、タイミングｔ２０以降は、プリチャージ電源線ＶＨＶＤを介したプリチャージにより電源線ＳＡＰの電位が所定のプリチャージ電位まで上昇し、電源線対ＳＡＰ、ＳＡＮが同電位にバランスされる。
【００６９】
次に、タイミングｔ２１においてトリガ信号ＴＲＧ２のパルスが出力されてセルフリフレッシュ動作が開始されると、タイミングｔ２２において第１イコライズ制御線ＥＱ１と第２イコライズ制御線ＥＱ２が同時にハイからローに変化する。これにより、ＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３がすべてオフとなり、これ以降はタイミングｔ２６に至るまで、第１実施形態の図４と同様のセルフリフレッシュ動作が行われる。
【００７０】
１回のセルフリフレッシュ動作が終了すると、タイミングｔ２６において、第１イコライズ制御線ＥＱ１と第２イコライズ制御線ＥＱ２がともにローからハイに変化し、上述のタイミングｔ２０〜ｔ２１の間と同じ制御状態になる。よって、プリチャージ電源線ＶＨＶＤにより電源線対ＳＡＰ、ＳＡＮが所定のプリチャージ電位にプリチャージされ、ＮＭＯＳトランジスタＮ２１を介して電源線対ＳＡＰ、ＳＡＮが同電位にバランスされる。
【００７１】
次に、タイミングｔ２７においてトリガ信号ＴＲＧ３のパルスが出力された後、タイミングｔ２８において制御信号φｓｒがハイからローに変化し、第２イコライズ制御線ＥＱ２がハイからローに変化する。これにより、ＮＭＯＳトランジスタＮｘが非導通状態に戻り、プリチャージ電源線ＶＨＶＤから電源線ＳＡＰに流れる電流が制限されるとともに、ＮＭＯＳトランジスタＮ２１がオフに制御されて電源線ＳＡＰと電源線ＳＡＮが再び切り離された状態になる。
【００７２】
これ以降の状態はタイミングｔ２０以前と同様であり、図８の電流リークパスＰ１が遮断された状態になる。この場合、電源線対ＳＡＰ、ＳＡＮのタイミングｔ２８以降の波形変化は、第１実施形態の図４とは異なるが、第２実施形態の図６と同様になる。すなわち、タイミングｔ２７以降、電源線ＳＡＮのレベルは保持されるのに対し、電源線ＳＡＰのレベルは緩やかに接地レベル付近に低下していく。これは、クロス不良ＣＦの存在により電流リークパスＰ（図１２参照）を通じて電源線ＳＡＰが徐々にディスチャージされるためである。
【００７３】
なお、タイミングｔ２８以降、新たなリフレッシュ動作が行われるとタイミングｔ２０〜ｔ２８の処理が繰り返され、タイミングｔ２９においてＥＸＩＴコマンドが入力されると図９と同様の処理が行われる。
【００７４】
ここで、図１０のタイミングチャートに対応して、より長期にわたる時間範囲における波形変化を図１１に示している。図１１においては、図７と同様の時間範囲内で、内部ＲＡＳ信号、イコライズ制御線ＥＱＤ、制御信号φｓｒ、第１イコライズ制御線ＥＱ１、第２イコライズ制御線ＥＱ２の波形変化を対比している。通常動作期間は、イコライズ制御線ＥＱＤ、第１イコライズ制御線ＥＱ１、第２イコライズ制御線ＥＱ２がいずれも内部ＲＡＳ信号の変化に追随する。一方、セルフリフレッシュ期間には、図１０のタイミングチャートを反映して各信号が変化する。上述したように、セルフリフレッシュ期間の大部分の時間帯において、第２イコライズ制御線ＥＱ２がローを保ち続け、その時間帯では上述の電流リークパスＰ１を遮断することができる。
【００７５】
なお、図１０の第２イコライズ制御線ＥＱ２の波形変化のうち、ハイになるタイミングｔ２０〜ｔ２２の時間幅をＴ１、再びハイになるタイミングｔ２６〜ｔ２８の時間幅をＴ２としたとき、時間幅Ｔ１、Ｔ２を短縮すれば、リーク電流の削減効果は大きくなる。しかし、電源線イコライズ回路２５４の動作上の制約やタイミングマージンの確保のため、時間幅Ｔ１、Ｔ２はある程度確保する必要がある。例えば、Ｔ１＝１０ｎｓ、Ｔ２＝５ｎｓに設定することができる。
【００７６】
以上のように、第３実施形態の構成及び制御を採用することで、電源線イコライズ回路２５４のうちＮＭＯＳトランジスタＮ２１の制御と、一対のＮＭＯＳトランジスタＮ２２、Ｎ２３の制御を独立して行うことができる。従って、セルフリフレッシュ期間中、クロス不良ＣＦに起因して電流リークパスＰを流れる電流に加えて電流リークパスＰ１を流れる電流を抑制し、比較的簡単な回路構成を用いて一層の電流低減効果を達成することができる。
【００７７】
以上、上記３つの実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の第１〜第３実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。すなわち、本発明は、図１、図２、図５、図８の構成に限られず、多様な構成を備えたＤＲＡＭに対して適用可能である。また、本発明は、半導体記憶装置としてのＤＲＡＭに限られず、ＤＲＡＭ以外の半導体記憶装置に対しても広く適用可能である。
【００７８】
なお、本発明の適用に際しては、本実施形態の具体的な構成に限られることなく、電源線イコライズ回路、電流制限回路、スイッチ手段に含まれるＭＯＳトランジスタとして、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを用いる構成を設計条件に応じて選択的に採用することができる。
【図面の簡単な説明】
【００７９】
【図１】第１実施形態のＤＲＡＭの全体構成を示すブロック図である。
【図２】第１実施形態のＤＲＡＭのメモリアレイ１０とその周辺の要部構成を示す図である。
【図３】第１実施形態のＤＲＡＭの通常動作期間における動作を説明するタイミングチャートである。
【図４】第１実施形態のＤＲＡＭのセルフリフレッシュ期間における動作を説明するタイミングチャートである。
【図５】第２実施形態のＤＲＡＭのメモリアレイ１０とその周辺の要部構成を示す図である。
【図６】第２実施形態のＤＲＡＭのセルフリフレッシュ期間における動作を説明するタイミングチャートである。
【図７】第２実施形態のＤＲＡＭにおいて、長期にわたる時間範囲における波形変化を示す図である。
【図８】第３実施形態のＤＲＡＭのメモリアレイ１０とその周辺の要部構成を示す図である。
【図９】第３実施形態のＤＲＡＭの通常動作期間における動作を説明するタイミングチャートである。
【図１０】第３実施形態のＤＲＡＭのセルフリフレッシュ期間における動作を説明するタイミングチャートである。
【図１１】第３実施形態のＤＲＡＭにおいて、長期にわたる時間範囲における波形変化を示す図である。
【図１２】電流リミッタを設けた従来のＤＲＡＭの構成の一例を示す図である。
【図１３】図１２のＤＲＡＭのセルフリフレッシュ期間における動作を説明するタイミングチャートである。
【符号の説明】
【００８０】
１０…メモリアレイ
１１…行デコーダ
１２…列デコーダ
１３…行アドレスバッファ
１４…列アドレスバッファ
１５…リフレッシュカウンタ
１６…センスアンプ部
１７…データ制御回路
１８…ラッチ回路
１９…入出力バッファ
２０…クロックジェネレータ
２１…コマンドデコータ
２２…制御ロジック部
１０１…ビット線イコライズ回路
１０２…電流リミッタ
１０３…センスアンプ駆動回路
１０４、２０４、２５４…電源線イコライズ回路
１０５…電流制御回路
ＭＣ…メモリセル
ＳＡ…センスアンプ
Ｐ１〜Ｐ１２、Ｐｘ…ＰＭＯＳトランジスタ
Ｎ１〜Ｎ１３、Ｎ２１〜Ｎ２３、Ｎｘ…ＮＭＯＳトランジスタ
ＷＬ…ワード線
ＢＬ、ｂＢＬ…ビット線対
ＳＡＰ、ＳＡＮ…電源線
ＶＨＶＤ…プリチャージ電源線
ＣＦ…クロス不良
ＥＱ、ＥＱＤ…イコライズ制御線
ＥＱ１…第１イコライズ制御線
ＥＱ２…第２イコライズ制御線
φｓｒ…制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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