(57)【要約】【課題】マルチビット相転移メモリ素子を提供する。この素子は基板上に配置された第１電極及び第２電極を備える。【解決手段】前記第１電極及び前記第２電極の間に相転移パターンが介在される。前記基板上にコンタクトホールを有する層間絶縁膜が提供される。前記相転移パターンは前記コンタクトホール内に配置することができる。前記相転移パターンは複数のドーピングパターンを備える。前記ドーピングパターンは互いに異なるドーピング濃度を有する。【選択図】図４
2008198979.tif 000002
【特許請求の範囲】
【請求項１】
基板上に提供された第１電極と、
前記第１電極から離隔された第２電極と、
複数のドーピングパターンを備えて前記第１電極と前記第２電極との間に介在された相転移パターンと、を含み、
前記ドーピングパターンは互いに異なるドーピング濃度を有することを特徴とする相転移メモリ素子。
【請求項２】
前記基板上に提供された層間絶縁膜をさらに含み、前記相転移パターンは、前記層間絶縁膜を貫通するコンタクトホール内に配置されたことを特徴とする請求項１に記載の相転移メモリ素子。
【請求項３】
前記相転移パターンと前記層間絶縁膜との間に配置されたコンタクトスペーサをさらに含むことを特徴とする請求項２に記載の相転移メモリ素子。
【請求項４】
前記第１電極に隣接した前記相転移パターンの幅は、前記第１電極と同じか狭く、前記第２電極に隣接した前記相転移パターンの幅は、前記第２電極と同じか狭いことを特徴とする請求項１に記載の相転移メモリ素子。
【請求項５】
前記相転移パターンは、１つまたは複数のバルクパターンをさらに含み、前記バルクパターンは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つであることを特徴とする請求項１に記載の相転移メモリ素子。
【請求項６】
前記ドーピングパターンは、前記バルクパターンと同一の物質膜に、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つを添加したことを特徴とする請求項５に記載の相転移メモリ素子。
【請求項７】
前記相転移パターンは、
第１ドーピングパターンと、
前記第１ドーピングパターン上に配置された第２ドーピングパターンと、を含み、
前記第２ドーピングパターンは、前記第１ドーピングパターンよりも高いドーピング濃度を有することを特徴とする請求項６に記載の相転移メモリ素子。
【請求項８】
前記相転移パターンは、
前記第１電極と第１ドーピングパターンとの間に介在された第１バルクパターンと、
前記第１ドーピングパターンと前記第２ドーピングパターンとの間に介在された第２バルクパターンと、
前記第２ドーピングパターンと前記第２電極との間に介在された第３バルクパターンと、
を含むことを特徴とする請求項７に記載の相転移メモリ素子。
【請求項９】
基板上に第１電極を形成する段階と、
前記第１電極上に複数のドーピングパターンを有する相転移パターンを形成する段階と、
前記相転移パターン上に第２電極を形成する段階と、を含み、
前記ドーピングパターンは互いに異なるドーピング濃度を有することを特徴とする相転移メモリ素子の形成方法。
【請求項１０】
前記基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を貫通するコンタクトホールを形成する段階と、をさらに含み、
前記相転移パターンは、前記コンタクトホールを埋め込むことを特徴とする請求項９に記載の相転移メモリ素子の形成方法。
【請求項１１】
前記層間絶縁膜と前記相転移パターンとの間にコンタクトスペーサを形成する段階をさらに含むことを特徴とする請求項１０に記載の相転移メモリ素子の形成方法。
【請求項１２】
前記第１電極は、前記コンタクトホール内に形成することを特徴とする請求項１０に記載の相転移メモリ素子の形成方法。
【請求項１３】
前記相転移パターンを形成する段階は、
前記コンタクトホールを埋め込んで前記第１電極に接続されるバルクパターンを形成する段階と、
前記バルクパターンに第１イオン注入工程を用いて第１ドーピングパターンを形成する段階と、
前記第１ドーピングパターンを有する前記バルクパターンに第２イオン注入工程を用いて第２ドーピングパターンを形成する段階と、
を含むことを特徴とする請求項１０に記載の相転移メモリ素子の形成方法。
【請求項１４】
前記バルクパターンは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つであり、前記ドーピングパターンは、前記バルクパターンと同一の物質膜に、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つを添加したことを特徴とする請求項１３に記載の相転移メモリ素子の形成方法。
【請求項１５】
前記第１ドーピングパターンは、前記第１電極と離隔されていて、前記第１ドーピングパターンと前記第２ドーピングパターンとは互いに離隔されるように形成することを特徴とする請求項１３に記載の相転移メモリ素子の形成方法。
【請求項１６】
前記相転移パターンを形成する段階は、
前記コンタクトホール内に前記第１電極と接続する第１バルクパターンを蒸着する段階と、
前記第１バルクパターン上に第１ドーピングパターンを蒸着する段階と、
前記第１ドーピングパターン上に第２ドーピングパターンを蒸着する段階と、
を含むことを特徴とする請求項１０に記載の相転移メモリ素子の形成方法。
【請求項１７】
前記第１ドーピングパターンと前記第２ドーピングパターンとの間に第２バルクパターンを蒸着する段階をさらに含むことを特徴とする請求項１６に記載の相転移メモリ素子の形成方法。
【請求項１８】
前記第２ドーピングパターン上に第３バルクパターンを蒸着する段階をさらに含むことを特徴とする請求項１７に記載の相転移メモリ素子の形成方法。
【請求項１９】
前記バルクパターンは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つであり、前記ドーピングパターンは、前記バルクパターンと同一の物質膜に、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つを添加したことを特徴とする請求項１８に記載の相転移メモリ素子の形成方法。
【請求項２０】
前記第１電極に隣接した前記相転移パターンの幅は、前記第１電極と同じか狭く、前記第２電極に隣接した前記相転移パターンの幅は、前記第２電極と同じか狭く形成することを特徴とする請求項９に記載の相転移メモリ素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ素子に関し、特に、マルチビット相転移メモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子は、揮発性メモリ素子及び不揮発性メモリ素子に分類することができる。前記不揮発性メモリ素子は電源が切れてもその中に保存されたデータが保持できるという長所を有する。よって、前記不揮発性メモリ素子は移動通信端末機、携帯メモリ装置、デジタル機器の補助記憶装置に広く採用されている。
【０００３】
不揮発性記憶特性を有し、集積度向上に有効な構造を持つ新たなメモリ素子を開発するために多くの研究がなされた。その結果として、実現された代表的なものに相転移メモリ素子がある。該相転移メモリ素子の単位セルには、アクセス素子及び前記アクセス素子に直列接続されたデータ保存要素が含まれる。前記データ保存要素は、前記アクセス素子に電気的に接続される下部電極及び前記下部電極に接触する相転移物質膜を備える。該相転移物質膜は、提供する電流の大きさによって、非晶質状態と結晶質状態との間で、または前記結晶質状態での多様な比抵抗状態間において電気的に転換（スイッチ）される物質膜である。
【０００４】
図１は、従来の相転移メモリ素子を概略的に示す部分断面図である。
【０００５】
図１を参照すると、相転移メモリ素子は半導体基板１上の所定領域に配置された下部絶縁膜１２、前記下部絶縁膜１２内に配置された下部電極１４、前記下部絶縁膜１２上を覆う上部絶縁膜１３、前記上部絶縁膜１３上に配置されたビットライン１８、前記上部絶縁膜１３内に配置され前記下部電極１４に接触された相転移パターン１６、及び前記相転移パターン１６と前記ビットライン１８との間を電気的に接続する上部電極１７を備える。また、前記下部電極１４はダイオードまたはトランジスタのようなアクセス素子に電気的に接続される。
【０００６】
前記下部電極１４を介してプログラム電流が流れる場合、前記相転移パターン１６と前記下部電極１４との界面にジュール熱が生成される。このようなジュール熱は前記相転移パターン１６の一部分２０(以下、「転移領域」という）を非晶質状態または結晶質状態に変換させる。前記非晶質状態を有する前記転移領域２０の比抵抗は前記結晶質状態を有する前記転移領域２０の比抵抗よりも高い。したがって、読み出しモードで前記転移領域２０を介して流れる電流を検知することで、前記相転移メモリ素子の単位セルに保存された情報が論理「１」であるか、または論理「０」であるかを判別することができる。
【０００７】
ここで、前記転移領域２０が大きければ大きいほど前記プログラム電流は比例的に大きくならなければならない。この場合、前記アクセス素子は前記プログラム電流を供給するのに十分な電流駆動能力を有するように設計しなければならない。しかしながら、前記電流駆動能力を向上させるためには前記アクセス素子の占める面積が増加する。言い換えると、前記転移領域２０が小さいほど前記相転移メモリ素子の集積度の改善に有効である。
【０００８】
一方、２ビット以上の情報を１つのセルに保存する場合、相転移メモリ素子の集積度を飛躍的に向上させることができるので、その研究が広範囲に進められている。前記相転移物質膜はその内部の結晶質と非晶質との相対比によって多様な抵抗値を有することができるので、理論上、セル当たり２ビット以上のマルチビットの情報を保存することができる。
【０００９】
マルチビット相転移メモリ素子が米国公開特許第２００４−０１７８４０４号の「マルチビットカルコゲナイド保存装置（Ｍｕｌｔｉｐｌｅ  ｂｉｔ  ｃｈａｌｃｏｇｅｎｉｄｅ  ｓｔｏｒａｇｅ  ｄｅｖｉｃｅ」」との名称でオブシンスキ（Ｏｖｓｈｉｎｓｋｙ）によって開示されている。
【００１０】
オブシンスキによると、相転移メモリセルは相転移物質膜の上部面、下部面及び側面にそれぞれ接する３つの電極を備える。前記相転移物質膜の上部面及び側面に接する電極を使用して前記相転移物質膜の上部領域の結晶状態を変化させ、前記相転移物質膜の下部面及び側面に接する電極を使用して前記相転移物質膜の下部領域の結晶状態を変化させることができ、セル当たり２ビットの情報が保存できる。しかしながら、相転移メモリセルの構造及び製造工程が複雑になり、プログラム電流を供給するための周辺回路の構成も複雑になる。
【特許文献１】米国公開特許第２００４−０１７８４０４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、かかる従来技術の問題点を改善するためのものであって、小さい転移領域（ｔｒａｎｓｉｔｉｏｎ  ｖｏｌｕｍｅ）を有するマルチビット相転移メモリ素子を提供することにある。
【００１２】
本発明が解決しようとする他の技術的課題は、小さい転移領域を有するマルチビット相転移メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記技術的課題を解決するために本発明は、マルチビット相転移メモリ素子を提供する。この素子は基板上に配置された第１電極を備える。前記第１電極から離隔された第２電極が提供される。前記第１電極と前記第２電極との間に相転移パターンが介在される。前記相転移パターンは複数のドーピングパターンを備える。前記ドーピングパターンは互いに異なるドーピング濃度を有する。
【００１４】
本発明のいくつかの実施形態において、前記基板上に層間絶縁膜が提供される。前記層間絶縁膜を貫通するコンタクトホールが配置される。前記相転移パターンは前記コンタクトホール内に配置される。前記相転移パターンと前記層間絶縁膜との間にコンタクトスペーサが介在される。
【００１５】
他の実施形態において、前記第１電極に隣接した前記相転移パターンの幅は前記第１電極と同じか狭くなっている。また、前記第２電極に隣接した前記相転移パターンの幅は前記第２電極と同じか狭くなっている。
【００１６】
さらに他の実施形態において、前記相転移パターンは１つまたは複数のバルクパターンを備えることができる。前記バルクパターンは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つとすることができる。前記ドーピングパターンは、前記バルクパターンと同一の物質膜に、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つが添加したものとすることができる。
【００１７】
さらに他の実施形態において、前記相転移パターンは第１ドーピングパターン及び前記第１ドーピングパターン上に配置された第２ドーピングパターンを備えることができる。前記第２ドーピングパターンは前記第１ドーピングパターンよりも高いドーピング濃度を有するものとすることができる。
【００１８】
さらに他の実施形態において、前記相転移パターンは前記第１電極と第１ドーピングパターンとの間に介在された第１バルクパターンを備えることができる。前記第１ドーピングパターンと前記第２ドーピングパターンとの間に第２バルクパターンを介在することができる。前記第２ドーピングパターンと前記第２電極との間に第３バルクパターンを介在することができる。
【００１９】
また、本発明は、マルチビット相転移メモリ素子の製造方法を提供する。この方法は基板上に第１電極を形成することを含む。前記第１電極上に複数のドーピングパターンを有する相転移パターンを形成する。前記ドーピングパターンは互いに異なるドーピング濃度を有するように形成する。前記相転移パターン上に第２電極を形成する。
【００２０】
いくつかの実施形態において、前記基板上に層間絶縁膜を形成することができる。前記層間絶縁膜を貫通するコンタクトホールを形成することができる。前記相転移パターンは前記コンタクトホールを埋め込むように形成することができる。前記層間絶縁膜と前記相転移パターンとの間にコンタクトスペーサを形成することができる。
【００２１】
他の実施形態において、前記第１電極は前記コンタクトホール内に形成することができる。
【００２２】
さらに他の実施形態において、前記相転移パターンを形成することは前記コンタクトホールを埋め込んで前記第１電極に接続されるバルクパターンを形成し、前記バルクパターンに第１イオン注入工程を用いて第１ドーピングパターンを形成し、前記第１ドーピングパターンを有する前記バルクパターンに第２イオン注入工程を用いて第２ドーピングパターンを形成することを含むことができる。前記第１ドーピングパターンは前記第１電極と離隔され、前記第１ドーピングパターン及び前記第２ドーピングパターンは互いに離隔されるように形成することができる。
【００２３】
さらに他の実施形態において、前記バルクパターンは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つで形成することができる。前記ドーピングパターンは前記バルクパターンと同一の物質膜に、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つをドーピングして形成することができる。
【００２４】
さらに他の実施形態において、前記相転移パターンを形成することは前記コンタクトホール内に前記第１電極と接続される第１バルクパターンを蒸着し、前記第１バルクパターン上に第１ドーピングパターンを蒸着し、前記第１ドーピングパターン上に第２ドーピングパターンを蒸着することを含むことができる。前記第１ドーピングパターンと前記第２ドーピングパターンとの間に第２バルクパターンを蒸着することができる。前記第２ドーピングパターン上に第３バルクパターンを蒸着することができる。
【００２５】
さらに他の実施形態において、前記第１電極に隣接した前記相転移パターンの幅は前記第１電極と同じか狭く形成することができる。また、前記第２電極に隣接した前記相転移パターンの幅は前記第２電極と同じか狭く形成することができる。
【発明の効果】
【００２６】
本発明によれば、基板上に配置された第１電極、相転移パターン、及び第２電極が提供される。前記基板上にコンタクトホールを有する層間絶縁膜が提供される。前記相転移パターンは前記コンタクトホール内に配置することができる。前記相転移パターンは複数のドーピングパターンを備える。前記ドーピングパターンは互いに異なるドーピング濃度を有する。これによって、小さい転移領域を有するマルチビット相転移メモリ素子を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性を与えるために誇張して図示されたものである。また、層が、他の層、または基板「上」にあると言われた場合、それは他の層、または基板上に直接形成することができるか、またはそれらの間に第３の層が介在されることもある。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００２８】
図２は、本発明の実施形態に係る相転移メモリ素子のセルアレイ領域の一部分を示す等価回路図である。
【００２９】
図２を参照すると、前記セルアレイ領域に多数のワードラインＷＬ、多数のビットラインＢＬ及び多数の相転移メモリセル１００を提供することができる。前記ビットラインＢＬは前記ワードラインＷＬに交差するように配置することができる。前記相転移メモリセル１００は、それぞれ前記ワードラインＷＬと前記ビットラインＢＬとの交差点に配置することができる。
【００３０】
前記相転移メモリセル１００のそれぞれは前記ビットラインＢＬのうちのいずれか１つに電気的に接続された相転移パターンＲｐ及び前記相転移パターンＲｐに電気的に接続されたスイッチング素子を含むことができる。前記スイッチング素子はダイオードＤとすることができる。前記ダイオードＤの一端は、前記ワードラインＷＬのうちのいずれか１つに電気的に接続することができる。これとは違って、前記スイッチング素子はＭＯＳトランジスタとすることができる。
【００３１】
図３は、本発明の実施形態に係る相転移メモリ素子のセルアレイ領域の一部分を示す平面図である。すなわち、図３は、図２の前記セルアレイ領域の一部分を示す平面図である。図４は、本発明の第１実施形態に係る相転移メモリ素子を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【００３２】
図３及び図４を参照すると、本発明の第１実施形態に係る相転移メモリ素子は基板５１上に提供されたワードライン（ＷＬ）５５及びビットライン（ＢＬ）８７を備えることができる。前記基板５１はシリコンウエハのような半導体基板とすることができる。前記ワードライン５５は、前記基板５１に配置された素子分離膜５３によって限定されることができる。前記素子分離膜５３はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜とすることができる。
【００３３】
前記ワードライン５５は不純物イオン注入領域とすることができる。これとは違って、前記ワードライン５５は前記基板５１上に積層された導電性配線とすることができる。前記導電性配線は金属配線またはエピタキシャル半導体パターンとすることができる。
【００３４】
前記ワードライン５５及び前記素子分離膜５３上に下部絶縁膜６３を提供することができる。前記下部絶縁膜６３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜とすることができる。前記下部絶縁膜６３内にダイオードＤを配置することができる。前記ダイオードＤは第１半導体パターン６５及び第２半導体パターン６６を備えることができる。
【００３５】
前記第１半導体パターン６５はｎ型またはｐ型半導体膜とすることができる。前記第２半導体パターン６６は前記第１半導体パターン６５と異なる導電型の半導体膜とすることができる。例えば、前記第１半導体パターン６５がｎ型半導体膜の場合に前記第２半導体パターン６６はｐ型半導体膜とすることができる。
【００３６】
前記第１半導体パターン６５及び前記第２半導体パターン６６は前記ワードライン５５の所定領域上に順に積層されることができる。この場合、前記第１半導体パターン６５は前記ワードライン５５に接触されることができる。前記第２半導体パターン６６上にダイオード電極６９が配置されることができる。前記ダイオード電極６９は金属膜、または金属シリサイド膜のような導電膜とすることができる。しかしながら、前記ダイオード電極６９は省略することができる。
【００３７】
前記ダイオードＤ及び前記下部絶縁膜６３上に層間絶縁膜７３を提供することができる。前記層間絶縁膜７３はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜とすることができる。前記層間絶縁膜７３を貫通するコンタクトホール７３Ｈを配置することができる。
【００３８】
前記コンタクトホール７３Ｈの下端を埋め込む第１電極７１を提供することができる。この場合、前記第１電極７１及び前記コンタクトホール７３Ｈの直径は同じ大きさとすることができる。前記第１電極７１は前記ダイオード電極６９に接触されることができる。これとは違って、前記第１電極７１は前記第２半導体パターン６６に接触することができる。前記第１電極７１は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｗ膜、ＷＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＮ膜、ＴａＣＮ膜、及びＷＣＮ膜からなる一群から選択された１つを含むことができる。
【００３９】
前記第１電極７１上に前記コンタクトホール７３Ｈの残り部分を埋め込む相転移パターン（Ｒｐ）８０を配置することができる。前記第１電極７１に隣接した前記相転移パターン８０の幅は前記第１電極７１と同じ大きさとすることができる。
【００４０】
前記相転移パターン８０と前記層間絶縁膜７３との間にコンタクトスペーサ７４を提供することができる。すなわち、前記コンタクトスペーサ７４は前記第１電極７１上の前記コンタクトホール７３Ｈの側壁を覆うように配置することができる。この場合、前記第１電極７１に隣接した前記相転移パターン８０は前記第１電極７１より狭い幅を有することができる。前記コンタクトスペーサ７４はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜とすることができる。
【００４１】
前記相転移パターン８０は順に積層された第１バルクパターン７５Ａ、第１ドーピングパターン７６、第２バルクパターン７５Ｂ、第２ドーピングパターン７７及び第３バルクパターン７５Ｃを備えることができる。
【００４２】
前記第１バルクパターン７５Ａ、前記第２バルクパターン７５Ｂ及び前記第３バルクパターン７５Ｃのそれぞれは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つとすることができる。前記第１バルクパターン７５Ａ、前記第２バルクパターン７５Ｂ及び前記第３バルクパターン７５Ｃは同じ物質膜とすることができる。
【００４３】
前記第１ドーピングパターン７６及び前記第２ドーピングパターン７７のそれぞれは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つに、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つが添加したものとすることができる。また、前記ドーピングパターン７６、７７はバルクパターン７５Ａ、７５Ｂ、７５Ｃと同じ物質膜に、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つが添加したものとすることができる。
【００４４】
前記第１ドーピングパターン７６は前記第１バルクパターン７５Ａ及び前記第２バルクパターン７５Ｂよりも高い電気抵抗を有する膜とすることができる。これと同様に、前記第２ドーピングパターン７７は前記第２バルクパターン７５Ｂ及び前記第３バルクパターン７５Ｃよりも高い電気抵抗を有する膜とすることができる。前記第１ドーピングパターン７６及び前記第２ドーピングパターン７７は互いに異なるドーピング濃度を有する膜とすることができる。すなわち、前記第１ドーピングパターン７６及び前記第２ドーピングパターン７７は互いに異なる電気抵抗を示すことができる。例えば、前記第２ドーピングパターン７７は前記第１ドーピングパターン７６よりも高いドーピング濃度を有する膜とすることができる。前記第１ドーピングパターン７６及び第２ドーピングパターン７７がＮまたはＣのような元素を含む場合、前記第２ドーピングパターン７７は前記第１ドーピングパターン７６よりも高い電気抵抗を示すことができる。
【００４５】
前記層間絶縁膜７３を覆う上部絶縁膜８３を配置することができる。前記上部絶縁膜８３はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜とすることができる。
【００４６】
前記上部絶縁膜８３内に、前記相転移パターン８０と接続される第２電極８５を配置することができる。前記第２電極８５は前記第３バルクパターン７５Ｃと接触することができる。前記第２電極８５は前記コンタクトホール７３Ｈを覆うように配置することができる。前記第２電極８５に隣接した前記相転移パターン８０の幅は前記第２電極８５と同じか狭くなっている。
【００４７】
前記上部絶縁膜８３上に、前記第２電極８５を横切る前記ビットライン８７を配置することができる。前記ビットライン８７は前記第２電極８５、前記相転移パターン８０、前記第１電極７１、前記ダイオード電極６９及び前記ダイオードＤを介して前記ワードライン５５に電気的に接続することができる。
【００４８】
前記第２電極８５は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｗ膜、ＷＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＮ膜、ＴａＣＮ膜、及びＷＣＮ膜からなる一群から選択された１つを含むことができる。前記ビットライン８７は、金属膜、ポリシリコン膜、金属シリサイド膜、またはこれらの組み合わせからなる膜のような導電膜とすることができる。
【００４９】
前記ビットライン８７及び前記ワードライン５５を介して前記相転移パターン８０に動作電流が印加される場合に、前記第２ドーピングパターン７７に第１転移領域７７Ｔを生成することができ、前記第１ドーピングパターン７６に第２転移領域７６Ｔを生成することができる。前記第１転移領域７７Ｔ及び第２転移領域７６Ｔは、前記ドーピングパターン７６、７７の大きさ及びドーピング濃度によって決定することができる。すなわち、前記第１転移領域７７Ｔ及び第２転移領域７６Ｔの大きさは、従来と比べて最も減少させることができる。これによって、前記相転移パターン８０に印加される動作電流を相対的に減少させることができる。
【００５０】
他の実施形態において、前記第１ドーピングパターン７６及び前記第２ドーピングパターン７７は互いに接触することができる。この場合、前記相転移パターン８０は順に積層された前記第１バルクパターン７５Ａ、前記第１ドーピングパターン７６、前記第２ドーピングパターン７７及び前記第３バルクパターン７５Ｃで構成することができる。
【００５１】
さらに他の実施形態において、前記第１バルクパターン７５Ａは省略されることができる。この場合に、前記第１ドーピングパターン７６は前記第１電極７１に接触されることができる。
【００５２】
さらに他の実施形態において、前記第３バルクパターン７５Ｃは省略することができる。この場合、前記第２ドーピングパターン７７は前記第２電極８５に接触することができる。
【００５３】
図５は、本発明の第１実施形態に係る相転移メモリ素子の相転移パターンを説明するためのグラフであり、図６及び図７は本発明の第１実施形態に係る相転移パターンの電流−抵抗特性を示すグラフである。次に、図５ないし図７を参照して本発明の第１実施形態に係る相転移メモリ素子の動作を説明する。
【００５４】
図５を参照すると、本発明の第１実施形態に係る相転移メモリ素子は、図４を参照して説明したように、第１電極７１、相転移パターン（Ｒｐ）８０及び第２電極８５を備えることができる。前記相転移パターン８０は順に積層された第１バルクパターン７５Ａ、第１ドーピングパターン７６、第２バルクパターン７５Ｂ、第２ドーピングパターン７７、及び第３バルクパターン７５Ｃで構成することができる。この場合、前記第１電極７１、前記第１バルクパターン７５Ａ、前記第１ドーピングパターン７６、前記第２バルクパターン７５Ｂ、前記第２ドーピングパターン７７、前記第３バルクパターン７５Ｃ及び前記第２電極８５は電気的に直列接続したものとして解釈することができる。
【００５５】
図５の水平軸はドーピング濃度を示し、曲線５００は前記相転移パターン８０の位置ごとのドーピング濃度を示す。曲線５００に示すように、前記第１ドーピングパターン７６は第１ドーピング濃度７６Ｃを示すことができ、前記第２ドーピングパターン７７は第２ドーピング濃度７７Ｃを示すことができる。前記第２ドーピング濃度７７Ｃは第１ドーピング濃度７６Ｃよりも高くすることができる。前記第１ドーピングパターン７６及び第２ドーピングパターン７７がＮまたはＣのような元素を含む場合、前記第２ドーピングパターン７７は前記第１ドーピングパターン７６よりも高い電気抵抗を示すことができる。また、前記第１ドーピングパターン７６は、前記第１バルクパターン７５Ａ、前記第２バルクパターン７５Ｂ、及び前記第３バルクパターン７５Ｃよりも高いドーピング濃度を有する膜とすることができる。すなわち、前記第１ドーピングパターン７６は、前記第１バルクパターン７５Ａ、前記第２バルクパターン７５Ｂ、及び前記第３バルクパターン７５Ｃよりも高い電気抵抗を示すことができる。
【００５６】
図５及び図６を参照すると、曲線６７７は前記第２ドーピングパターン７７の電流−抵抗特性を示していて、曲線６７６は前記第１ドーピングパターン７６の電流−抵抗特性を示す。図６の水平軸Ｉは電流であり、目盛の単位はアンペア（Ａ）である。図６の垂直軸Ｒは電気抵抗であり、目盛の単位はオーム（Ω）である。
【００５７】
前記第２ドーピングパターン７７を介して電流が流れる場合に曲線６７７のような電流−抵抗特性を示すことができる。具体的に、前記第２ドーピングパターン７７が非晶質状態の場合に第１抵抗ＲＲＳ１を示す。前記第２ドーピングパターン７７に第１電流ＩＳ１が印加されると、前記第２ドーピングパターン７７に第１転移領域７７Ｔを生成することができる。前記第１転移領域７７Ｔは結晶質状態とすることができる。この場合に、前記第２ドーピングパターン７７は前記第１抵抗ＲＲＳ１よりも低い第２抵抗ＲＳ１を示す。続いて、前記第２ドーピングパターン７７に前記第１電流ＩＳ１よりも高い第２電流ＩＲＳ１が印加されると前記第２ドーピングパターン７７は前記非晶質状態に変換されることができる。この場合に、前記第２ドーピングパターン７７は前記第１抵抗ＲＲＳ１を示す。
【００５８】
前記第１ドーピングパターン７６を介して電流が流れる場合、曲線６７６のような電流−抵抗特性を示すことができる。具体的に、前記第１ドーピングパターン７６が非晶質状態の場合、前記第１抵抗ＲＲＳ１よりも低い第３抵抗ＲＲＳ２を示すことができる。前記第１ドーピングパターン７６に前記第１電流ＩＳ１よりも高い第３電流ＩＳ２が印加されると前記第１ドーピングパターン７６に第２転移領域７６Ｔが生成されることができる。前記第２転移領域７６Ｔは結晶質状態とすることができる。この場合に、前記第１ドーピングパターン７６は前記第２抵抗ＲＳ１及び前記第３抵抗ＲＲＳ２よりも低い第４抵抗ＲＳ２を示す。続いて、前記第１ドーピングパターン７６に前記第３電流ＩＳ２及び前記第２電流ＩＲＳ１よりも高い第４電流ＩＲＳ２が印加されると前記第１ドーピングパターン７６は前記非晶質状態に変換することができる。この場合に、前記第１ドーピングパターン７６は前記第３抵抗ＲＲＳ２を示す。
【００５９】
図５、図６及び図７を参照すると、曲線７８０は前記相転移パターン８０の電流−抵抗特性を示す。図７の水平軸Ｉは電流であり、目盛の単位はアンペア（Ａ）である。図７の垂直軸Ｒは電気抵抗で、目盛の単位はオーム（Ω）である。
【００６０】
前記相転移パターン８０を介して電流が流れる場合、曲線７８０のような電流−抵抗特性を示すことができる。ここで、曲線７８０は図６の曲線６７７と曲線６７６との合成曲線と実質に同じ軌跡を示すことができる。
【００６１】
具体的に、前記第１ドーピングパターン７６及び前記第２ドーピングパターン７７が非晶質状態の場合、前記相転移パターン８０は第１合成抵抗ＲＡＡを示すことができる。前記第１合成抵抗ＲＡＡは前記第１抵抗ＲＲＳ１と前記第３抵抗ＲＲＳ２との直列接続に対応する値と解釈することができる。前記相転移パターン８０に第１プログラム電流ＩＣＡが印加されると前記第２ドーピングパターン７７に前記第１転移領域７７Ｔが生成されることができる。前記第１転移領域７７Ｔは結晶質状態とすることができる。この場合に、前記相転移パターン８０は前記第１合成抵抗ＲＡＡよりも低い第２合成抵抗ＲＣＡを示す。前記第２合成抵抗ＲＣＡは前記第２抵抗ＲＳ１と前記第３抵抗ＲＲＳ２との直列接続に対応する値と解釈することができる。
【００６２】
続いて、前記相転移パターン８０に前記第１プログラム電流ＩＣＡよりも高い第２プログラム電流ＩＣＣが印加されると、前記第１ドーピングパターン７６に前記第２転移領域７６Ｔが生成されることができる。前記第２転移領域７６Ｔは結晶質状態とすることができる。この場合に、前記相転移パターン８０は前記第２合成抵抗ＲＣＡよりも低い第３合成抵抗ＲＣＣを示す。前記第３合成抵抗ＲＣＣは前記第２抵抗ＲＳ１と前記第４抵抗ＲＳ２との直列接続に対応する値と解釈することができる。
【００６３】
続いて、前記相転移パターン８０に前記第２プログラム電流ＩＣＣよりも高い第３プログラム電流ＩＡＣが印加されると前記第２ドーピングパターン７７は前記非晶質状態に変換することができる。この場合に、前記相転移パターン８０は第４合成抵抗ＲＡＣを示す。前記第４合成抵抗ＲＡＣは前記第１合成抵抗ＲＡＡよりは低く、前記第２合成抵抗ＲＣＡよりは高くすることができる。前記第４合成抵抗ＲＡＣは前記第１抵抗ＲＲＳ１と前記第４抵抗ＲＳ２との直列接続に対応する値と解釈することができる。
【００６４】
さらに、前記相転移パターン８０に前記第３プログラム電流ＩＡＣよりも高い第４プログラム電流ＩＡＡが印加されると、前記第１ドーピングパターン７６は前記非晶質状態に変換することができる。この場合に、前記相転移パターン８０は前記第１合成抵抗ＲＡＡを示す。
【００６５】
上述のように、前記相転移パターン８０は、前記第１ないし第４プログラム電流ＩＣＡ、ＩＣＣ、ＩＡＣ、ＩＡＡによって前記第１ないし第４合成抵抗ＲＡＡ、ＲＣＡ、ＲＣＣ、ＲＡＣを示すことができる。これにより、前記相転移パターン８０は４種類の状態にプログラムすることができる。この場合に、前記相転移パターン８０は２ビット（２−ｂｉｔ）のデータを保存することができる。
【００６６】
図８は、本発明の第２実施形態に係る相転移メモリ素子を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【００６７】
図３及び図８を参照すると、本発明の第２実施形態に係る相転移メモリ素子は基板５１上に提供されたワードライン（ＷＬ）５５及びビットライン（ＢＬ）８７を備えることができる。前記基板５１に素子分離膜５３、下部絶縁膜６３、ダイオードＤ、ダイオード電極６９、層間絶縁膜７３、コンタクトホール７３Ｈ、第１電極７１、上部絶縁膜８３、及び第２電極８５が提供されることができる。前記ダイオードＤは第１半導体パターン６５及び第２半導体パターン６６を備えることができる。以下、図４を参照して説明された第１実施形態との違いだけを簡単に説明する。
【００６８】
前記第１電極７１上に、前記コンタクトホール７３Ｈの残り部分を埋め込む相転移パターン（Ｒｐ）８０’を配置することができる。前記相転移パターン８０’と前記層間絶縁膜７３との間にコンタクトスペーサ７４が提供されることができる。すなわち、前記コンタクトスペーサ７４は前記第１電極７１上の前記コンタクトホール７３Ｈ側壁を覆うように配置することができる。この場合に、前記第１電極７１に隣接した前記相転移パターン８０’は前記第１電極７１より狭い幅を備えることができる。
【００６９】
しかしながら、前記コンタクトスペーサ７４は省略することもできる。この場合に、前記第１電極７１に隣接した前記相転移パターン８０’の幅は前記第１電極７１と同じ大きさとすることができる。
【００７０】
前記相転移パターン８０’は、順に積層された第１バルクパターン７５Ａ、第１ドーピングパターン７６、第２バルクパターン７５Ｂ、第２ドーピングパターン７７、第３バルクパターン７５Ｃ、第ｎドーピングパターン７８、第ｎバルクパターン７５Ｎを備えることができる。前記第３バルクパターン７５Ｃと前記第ｎドーピングパターン７８との間に複数のドーピングパターン及び複数のバルクパターンが介在されることができる。
【００７１】
前記第１バルクパターン７５Ａ、前記第２バルクパターン７５Ｂ、前記第３バルクパターン７５Ｃ、及び前記第ｎバルクパターン７５Ｎのそれぞれは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つとすることができる。前記第１バルクパターン７５Ａ、前記第２バルクパターン７５Ｂ、前記第３バルクパターン７５Ｃ、及び前記第ｎバルクパターン７５Ｎは同一の物質膜とすることができる。
【００７２】
前記第１ドーピングパターン７６、前記第２ドーピングパターン７７、及び前記第ｎドーピングパターン７８のそれぞれは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つに、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つが添加された物質膜とすることができる。
【００７３】
前記第１ドーピングパターン７６は、前記第１バルクパターン７５Ａ、前記第２バルクパターン７５Ｂ、前記第３バルクパターン７５Ｃ、及び前記第ｎバルクパターン７５Ｎよりも高い電気抵抗を有する膜とすることができる。これと同様に、前記第２ドーピングパターン７７及び前記第ｎドーピングパターン７８は、前記第１バルクパターン７５Ａ、前記第２バルクパターン７５Ｂ、前記第３バルクパターン７５Ｃ、及び前記第ｎバルクパターン７５Ｎよりも高い電気抵抗を有する膜とすることができる。前記第１ドーピングパターン７６、前記第２ドーピングパターン７７、及び前記第ｎドーピングパターン７８は互いに異なるドーピング濃度を有する膜とすることができる。すなわち、前記第１ドーピングパターン７６、前記第２ドーピングパターン７７、及び前記第ｎドーピングパターン７８は互いに異なる電気抵抗を示すことができる。例えば、前記第２ドーピングパターン７７は前記第１ドーピングパターン７６よりも高いドーピング濃度を有する膜とすることができる。前記第１ドーピングパターン７６及び第２ドーピングパターン７７がＮまたはＣのような元素を含む場合、前記第２ドーピングパターン７７は前記第１ドーピングパターン７６よりも高い電気抵抗を示すことができる。
【００７４】
他の実施形態において、前記第２バルクパターン７５Ｂ及び前記第３バルクパターン７５Ｃは省略することもできる。この場合、前記第２ドーピングパターン７７は前記第１ドーピングパターン７６及び前記第ｎドーピングパターン７８に接触することができる。
【００７５】
さらに他の実施形態において、前記第１バルクパターン７５Ａは省略することもできる。この場合、前記第１ドーピングパターン７６は前記第１電極７１に接触することができる。
【００７６】
さらに他の実施形態において、前記第ｎバルクパターン７５Ｎは省略することもできる。この場合、前記第ｎドーピングパターン７８は前記第２電極８５に接触することができる。
【００７７】
その結果、前記相転移パターン８０’はマルチビットのデータを保存することができる。
【００７８】
図９は、第３実施形態に係る相転移メモリ素子のセルアレイ領域の一部分を示す等価回路図であり、図１０は本発明の第３実施形態に係る相転移メモリ素子を説明するための断面図である。
【００７９】
図９を参照すると、本発明の第３実施形態に係る相転移メモリ素子のセルアレイ領域に多数のワードラインＷＬ、多数のビットラインＢＬ及び多数の相転移メモリセル２００が提供されることができる。前記ビットラインＢＬは前記ワードラインＷＬに交差するように配置することができる。前記相転移メモリセル２００は、それぞれ前記ワードラインＷＬと前記ビットラインＢＬとの交差点に配置することができる。
【００８０】
前記相転移メモリセル２００のそれぞれは、前記ビットラインＢＬのうちのいずれか１つに電気的に接続された相転移パターンＲｐ及び前記相転移パターンＲｐに電気的に接続されたスイッチング素子を含むことができる。前記スイッチング素子はＭＯＳトランジスタＴａとすることができる。前記ＭＯＳトランジスタＴａの一端は前記ワードラインＷＬのうちのいずれか１つに電気的に接続されることができる。
【００８１】
図１０を参照すると、本発明の第３実施形態に係る相転移メモリ素子は、基板１５１上に提供されたワードライン（ＷＬ）１３５及びビットライン（ＢＬ）８７を備えることができる。前記基板１５１はシリコンウエハのような半導体基板とすることができる。
【００８２】
前記基板１５１に活性領域を画定する素子分離膜１５３に配置することができる。前記素子分離膜１５３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜とすることができる。前記活性領域上にゲート電極１３５を配置することができる。前記ゲート電極１３５は前記ワードラインＷＬの役割をする。前記ゲート電極１３５はポリシリコン膜、金属膜、金属シリサイド膜、またはこれらの組み合わせからなる膜のような導電膜とすることができる。前記ゲート電極１３５の両側の前記活性領域にソース／ドレイン領域１３３を配置することができる。
【００８３】
前記ゲート電極１３５、前記基板１５１、前記ソース／ドレイン領域１３３はＭＯＳトランジスタＴａを構成することができる。
【００８４】
前記ＭＯＳトランジスタＴａ及び前記素子分離膜１５３は下部絶縁膜６３で覆うことができる。前記下部絶縁膜６３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜とすることができる。
【００８５】
前記下部絶縁膜６３内に、ソースライン１３９及びドレインパッド１４７を配置することができる。前記ソースライン１３９は前記下部絶縁膜６３を貫通するソースプラグ１３７を介して前記ソース／ドレイン領域１３３のうちの１つに電気的に接続することができる。前記ドレインパッド１４７は前記下部絶縁膜６３を貫通するドレインプラグ１４６を介して前記ソース／ドレイン領域１３３のうちの他の１つに電気的に接続することができる。前記ソースライン１３９、前記ドレインパッド１４７、前記ソースプラグ１３７、及び前記ドレインプラグ１４６は導電膜とすることができる。
【００８６】
前記下部絶縁膜６３上に、層間絶縁膜７３を提供することができる。前記層間絶縁膜７３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜とすることができる。前記層間絶縁膜７３を貫通するコンタクトホール７３Ｈを配置することができる。
【００８７】
前記コンタクトホール７３Ｈの下端を埋め込む第１電極７１が提供されることができる。この場合に、前記第１電極７１及び前記コンタクトホール７３Ｈの直径は同じ大きさとすることができる。前記第１電極７１は前記ドレインパッド１４７に接触されることができる。前記第１電極７１は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｗ膜、ＷＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＮ膜、ＴａＣＮ膜、及びＷＣＮ膜からなる一群から選択された１つを含むことができる。
【００８８】
また、図１０に示すように、図４を参照して説明したものと同じ相転移パターン８０、コンタクトスペーサ７４、上部絶縁膜８３、第２電極８５、及び前記ビットライン８７を備えることができる。
【００８９】
図１１ないし図１６は、本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【００９０】
図３及び図１１を参照すると、基板５１にワードライン（ＷＬ）５５を限定する素子分離膜５３を形成することができる。前記基板５１はシリコンウエハのような半導体基板で形成することができる。前記素子分離膜５３はトレンチ素子分離技術を用いて形成することができる。前記素子分離膜５３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜で形成することができる。前記ワードライン５５は不純物イオン注入領域で形成することができる。これとは違って、前記ワードライン５５は前記基板５１上に積層された導電性配線で形成することができる。前記導電性配線は金属配線またはエピタキシャル半導体パターンで形成することができる。
【００９１】
前記ワードライン５５及び前記素子分離膜５３上に、下部絶縁膜６３を形成することができる。前記下部絶縁膜６３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜で形成することができる。前記下部絶縁膜６３内にダイオードＤを形成することができる。前記ダイオードＤは、前記ワードライン５５の所定領域上に第１半導体パターン６５及び第２半導体パターン６６を順に積層して形成することができる。
【００９２】
前記第１半導体パターン６５はｎ型またはｐ型半導体膜で形成することができる。前記第２半導体パターン６６は前記第１半導体パターン６５と異なる導電型の半導体膜で形成することができる。例えば、前記第１半導体パターン６５はｎ型半導体膜で形成することができ、前記第２半導体パターン６６はｐ型半導体膜で形成することができる。
【００９３】
前記第２半導体パターン６６上にダイオード電極６９を形成することができる。前記ダイオード電極６９は金属膜、または金属シリサイド膜のような導電膜で形成することができる。前記下部絶縁膜６３及び前記ダイオード電極６９の上部表面は平坦化させた方がよい。この場合に、前記ダイオード電極６９の上部表面は露出させる。
【００９４】
前記下部絶縁膜６３を覆う層間絶縁膜７３を形成することができる。前記層間絶縁膜７３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜で形成することができる。前記層間絶縁膜７３を貫通して前記ダイオード電極６９を露出させるコンタクトホール７３Ｈを形成することができる。
【００９５】
図３及び図１２を参照すると、前記コンタクトホール７３Ｈの下端を埋め込む第１電極７１を形成することができる。前記第１電極７１は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｗ膜、ＷＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＮ膜、ＴａＣＮ膜、及びＷＣＮ膜からなる一群から選択された１つで形成することができる。
【００９６】
前記第１電極７１は、前記コンタクトホール７３Ｈを埋め込む導電膜を形成し、前記導電膜をエッチバックして形成することができる。この場合に、前記第１電極７１及び前記コンタクトホール７３Ｈの直径は同じ大きさに形成されることができる。また、前記第１電極７１は前記ダイオード電極６９に接触することができる。
【００９７】
前記コンタクトホール７３Ｈの側壁にコンタクトスペーサ７４を形成することができる。前記コンタクトスペーサ７４は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜のような絶縁膜で形成することができる。前記コンタクトスペーサ７４は、前記第１電極７１を有する前記基板５１上に前記絶縁膜を形成した後、前記第１電極７１が露出するまで前記絶縁膜を異方性エッチングして形成することができる。
【００９８】
この場合に、前記コンタクトスペーサ７４は前記第１電極７１の上部レベルに形成されることができる。前記コンタクトスペーサ７４は前記コンタクトホール７３Ｈの側壁を覆うことができる。しかしながら、前記コンタクトスペーサ７４は省略することができる。
【００９９】
図３及び図１３を参照すると、前記第１電極７１上に前記コンタクトホール７３Ｈを埋め込むバルクパターン７５を形成することができる。前記バルクパターン７５はカルコゲナイド合金膜で形成することができる。前記バルクパターン７５は、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つで形成することができる。
【０１００】
前記バルクパターン７５は、前記コンタクトホール７３Ｈを埋め込んで前記層間絶縁膜７３を覆う相転移物質膜を形成した後、前記相転移物質膜を平坦化して形成することができる。前記相転移物質膜の平坦化には化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程またはエッチバック工程を適用することができる。
【０１０１】
前記バルクパターン７５は前記第１電極７１に接触されることができる。前記バルクパターン７５は前記第１電極７１よりも狭い幅に形成することができる。前記コンタクトスペーサ７４が省略された場合、前記バルクパターン７５は前記第１電極７１と同じ幅に形成することができる。
【０１０２】
図３及び図１４を参照すると、前記バルクパターン７５に第１イオン注入工程７６Ｉを用いて第１ドーピングパターン７６を形成することができる。前記第１ドーピングパターン７６は前記バルクパターン７５に、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つをドーピングして形成することができる。
【０１０３】
すなわち、前記第１ドーピングパターン７６は、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つに、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つをドーピングして形成することができる。
【０１０４】
前記第１ドーピングパターン７６は、前記第１電極７１に隣接した前記バルクパターン７５の所定領域に形成することができる。この場合に、前記バルクパターン７５は、前記第１ドーピング領域７６によって第１バルクパターン７５Ａと第２バルクパターン７５Ｂとに分割されることができる。前記第１バルクパターン７５Ａは、前記第１電極７１と前記第１ドーピングパターン７６との間に残存することができる。前記第２バルクパターン７５Ｂは前記第１ドーピングパターン７６上に残存することができる。前記第１ドーピングパターン７６は前記バルクパターン７５Ａ、７５Ｂと異なる電気抵抗を示すことができる。例えば、前記第１ドーピングパターン７６は前記バルクパターン７５Ａ、７５Ｂよりも高い電気抵抗を示すことができる。
【０１０５】
他の方法として、前記第１ドーピングパターン７６は前記第１電極７１に接触するように形成することができる。この場合に、前記第１バルクパターン７５Ａは省略することができる。
【０１０６】
図３及び図１５を参照すると、前記第２バルクパターン７５Ｂに第２イオン注入工程７７Ｉを用いて第２ドーピングパターン７７を形成することができる。前記第２ドーピングパターン７７は前記バルクパターン７５に、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つをドーピングして形成することができる。
【０１０７】
すなわち、前記第２ドーピングパターン７７は、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つに、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つをドーピングして形成することができる。
【０１０８】
前記第２ドーピングパターン７７は前記第１ドーピングパターン７６よりも高いドーピング濃度を有するように形成することができる。前記第２ドーピングパターン７７は、前記第１ドーピングパターン７６と同一ドーピング物質を注入して形成することができる。反面、前記第２ドーピングパターン７７は、前記第１ドーピングパターン７６と異なるドーピング物質を注入して形成することもできる。前記第２ドーピングパターン７７は前記第１ドーピングパターン７６と異なる電気抵抗を示すことができる。例えば、前記第２ドーピングパターン７７は前記第１ドーピングパターン７６よりも高い電気抵抗を示すことができる。
【０１０９】
その結果、前記バルクパターン７５は、前記第１バルクパターン７５Ａ、前記第１ドーピングパターン７６、前記第２バルクパターン７５Ｂ、前記第２ドーピングパターン７７、及び第３バルクパターン７５Ｃに分割されることができる。前記第１バルクパターン７５Ａ、前記第１ドーピングパターン７６、前記第２バルクパターン７５Ｂ、前記第２ドーピングパターン７７、及び前記第３バルクパターン７５Ｃは前記第１電極７１上に順に積層されることができる。前記第１バルクパターン７５Ａ、前記第１ドーピングパターン７６、前記第２バルクパターン７５Ｂ、前記第２ドーピングパターン７７、及び前記第３バルクパターン７５Ｃは相転移パターン（Ｒｐ）８０を構成することができる。
【０１１０】
他の方法として、前記第１ドーピングパターン７６と前記第２ドーピングパターン７７とは互いに接触するように形成することができる。この場合に、前記相転移パターン８０は順に積層された前記第１バルクパターン７５Ａ、前記第１ドーピングパターン７６、前記第２ドーピングパターン７７、及び前記第３バルクパターン７５Ｃに形成することができる。
【０１１１】
さらに他の方法として、前記第１ドーピングパターン７６は前記第１電極７１に接触するように形成することができる。これに加えて、前記第２ドーピングパターン７７の上部表面は露出するように形成することができる。この場合に、前記第３バルクパターン７５Ｃは省略することができる。
【０１１２】
図３及び図１６を参照すると、前記層間絶縁膜７３を覆う上部絶縁膜８３を形成することができる。前記上部絶縁膜８３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせからなる膜で形成することができる。
【０１１３】
前記上部絶縁膜８３内に前記相転移パターン８０と接触される第２電極８５を形成することができる。前記第２電極８５は前記コンタクトホール７３Ｈを覆うように形成することができる。前記第２電極８５に隣接した前記相転移パターン８０の幅は前記第２電極８５と同じか狭くなっている。前記上部絶縁膜８３上に前記第２電極８５を横切るビットライン（ＢＬ）８７を形成することができる。
【０１１４】
前記第２電極８５は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｗ膜、ＷＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＮ膜、ＴａＣＮ膜、及びＷＣＮ膜からなる一群から選択された１つで形成することができる。前記ビットライン８７は、金属膜、ポリシリコン膜、金属シリサイド膜、またはこれらの組み合わせからなる膜のような導電膜で形成することができる。
【０１１５】
前記ビットライン８７は、前記第２電極８５、前記相転移パターン８０、前記第１電極７１、前記ダイオード電極６９、及び前記ダイオードＤを介して前記ワードライン５５に電気的に接続することができる。ここで、前記第１電極７１、前記第１バルクパターン７５Ａ、前記第１ドーピングパターン７６、前記第２バルクパターン７５Ｂ、前記第２ドーピングパターン７７、前記第３バルクパターン７５Ｃ、及び前記第２電極８５は直列接続することができる。
【０１１６】
図１７ないし図２０は、本発明の第１実施形態に係る相転移メモリ素子の他の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【０１１７】
図３及び図１７を参照すると、前記他の製造方法は、図１１及び図１２を参照して説明したものと同じ方法で基板５１上に、ワードラインＷＬ、５５、素子分離膜５３、下部絶縁膜６３、第１半導体パターン６５、第２半導体パターン６６、ダイオード電極６９、層間絶縁膜７３、コンタクトホール７３Ｈ、第１電極７１、及びコンタクトスペーサ７４を形成することを含むことができる。前記第１半導体パターン６５及び前記第２半導体パターン６６はダイオードＤを構成することができる。以下、その違いだけを簡単に説明する。
【０１１８】
前記第１電極７１上に、前記コンタクトホール７３Ｈを部分的に埋め込む第１バルクパターン７５Ａ’を形成することができる。前記第１バルクパターン７５Ａ’は前記コンタクトホール７３Ｈを部分的に埋め込んで前記層間絶縁膜７３上を覆う第１相転移物質膜７５Ｅを蒸着し、前記第１相転移物質膜７５Ｅをエッチバックして形成することができる。
【０１１９】
例えば、前記第１バルクパターン７５Ａ’を形成することは、同一チャンバ内で蒸着工程とエッチバック工程とを入れ替えて繰り返し行うことを含むことができる。この場合、前記層間絶縁膜７３上にも前記第１バルクパターン７５Ａ’が残存することができる。
【０１２０】
前記第１バルクパターン７５Ａ’は、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つで形成することができる。
【０１２１】
図３及び図１８を参照すると、前記第１バルクパターン７５Ａ’上に第１ドーピングパターン７６Ａを形成することができる。前記第１ドーピングパターン７６Ａは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つに、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つをドーピングして形成することができる。
【０１２２】
図３及び図１９を参照すると、前記第１ドーピングパターン７６Ａ上に、第２バルクパターン７５Ｂ’、第２ドーピングパターン７７Ａ、及び第３バルクパターン７５Ｃ’を順に形成することができる。前記第２バルクパターン７５Ｂ’及び前記第３バルクパターン７５Ｃ’のそれぞれは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つで形成することができる。
【０１２３】
前記第２ドーピングパターン７７Ａは、Ｇｅ−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｂｉ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ａｓ膜、Ｇｅ−Ｔｅ−Ｓｎ膜、Ｇｅ−Ｔｅ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｏ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ａｕ膜、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ膜、Ｇｅ−Ｔｅ−Ｓｅ膜、Ｇｅ−Ｔｅ−Ｔｉ膜、Ｇｅ−Ｓｂ膜、（Ｇｅ、Ｓｎ）−Ｓｂ−Ｔｅ膜、Ｇｅ−Ｓｂ−（ＳｅＴｅ）膜、Ｇｅ−Ｓｂ−Ｉｎ膜、及びＧｅ−Ｓｂ−Ｔｅ−Ｓ膜からなる第１群から選択された１つに、Ｎ、Ｏ、Ｂｉ、Ｓｎ、Ｂ、Ｉｎ、Ｔｉ、Ｃ及びＳｉからなる第２群から選択された１つをドーピングして形成することができる。
【０１２４】
前記第２ドーピングパターン７７Ａは、前記第１ドーピングパターン７６Ａよりも高いドーピング濃度を有するように形成することができる。前記第２ドーピングパターン７７Ａは、前記第１ドーピングパターン７６Ａと同じドーピング物質を注入して形成することができる。反面、前記第２ドーピングパターン７７Ａは前記第１ドーピングパターン７６Ａと異なるドーピング物質を注入して形成することもできる。前記第２ドーピングパターン７７Ａは前記第１ドーピングパターン７６Ａと異なる電気抵抗を示すことができる。例えば、前記第２ドーピングパターン７７Ａは前記第１ドーピングパターン７６Ａよりも高い電気抵抗を示すことができる。
【０１２５】
前記第１バルクパターン７５Ａ’、前記第２バルクパターン７５Ｂ’、及び前記第３バルクパターン７５Ｃ’は同一の物質膜で形成することができる。さらに、前記第１バルクパターン７５Ａ’、前記第１ドーピングパターン７６Ａ、前記第２バルクパターン７５Ｂ’、前記第２ドーピングパターン７７Ａ、及び前記第３バルクパターン７５Ｃ’は同じチャンバ内においてインサイチュ（ｉｎ−ｓｉｔｕ）工程で形成することができる。
【０１２６】
図３及び図２０を参照すると、前記第３バルクパターン７５Ｃ’、前記第２ドーピングパターン７７Ａ、前記第２バルクパターン７５Ｂ’、前記第１ドーピングパターン７６Ａ、及び前記第１バルクパターン７５Ａ’を平坦化して前記コンタクトホール７３Ｈを埋め込む相転移パターン（Ｒｐ）８０”を形成することができる。
【０１２７】
前記平坦化は、前記層間絶縁膜７３を停止膜として採用する化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程を用いて行うことができる。他の方法として、前記平坦化はエッチバック工程を用いて行うこともできる。
【０１２８】
その結果、前記第１バルクパターン７５Ａ’、前記第１ドーピングパターン７６Ａ、前記第２バルクパターン７５Ｂ’、前記第２ドーピングパターン７７Ａ、及び前記第３バルクパターン７５Ｃ’は、前記第１電極７１上に順に積層することができる。
【０１２９】
他の方法として、前記第２バルクパターン７５Ｂ’は省略することができる。この場合、前記第１ドーピングパターン７６Ａ及び前記第２ドーピングパターン７７Ｂは互いに接触するように形成することができる。すなわち、前記相転移パターン８０”は、順に積層した前記第１バルクパターン７５Ａ’、前記第１ドーピングパターン７６Ａ、前記第２ドーピングパターン７７Ａ、及び前記第３バルクパターン７５Ｃ’で形成することができる。
【０１３０】
さらに他の方法として、前記第１バルクパターン７５Ａ’は省略することができる。この場合、前記第１ドーピングパターン７６Ａは前記第１電極７１に接触するように形成することができる。
【０１３１】
さらに、前記第３バルクパターン７５Ｃ’は省略することができる。この場合、前記第２ドーピングパターン７７Ａの上部表面は露出するように形成することができる。
【図面の簡単な説明】
【０１３２】
【図１】従来の相転移メモリ素子を概略的に示す部分断面図である。
【図２】本発明の実施形態に係る相転移メモリ素子のセルアレイ領域の一部分を示す等価回路図である。
【図３】本発明の実施形態に係る相転移メモリ素子のセルアレイ領域の一部分を示す平面図である。
【図４】本発明の第１実施形態に係る相転移メモリ素子を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図５】本発明の第１実施形態に係る相転移メモリ素子の相転移パターンを説明するためのグラフである。
【図６】本発明の第１実施形態に係る相転移パターンの電流−抵抗特性を示すグラフである。
【図７】本発明の第１実施形態に係る相転移パターンの電流−抵抗特性を示すグラフである。
【図８】本発明の第２実施形態に係る相転移メモリ素子を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図９】第３実施形態に係る相転移メモリ素子のセルアレイ領域の一部分を示す等価回路図である。
【図１０】本発明の第３実施形態に係る相転移メモリ素子を説明するための断面図である。
【図１１】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図１２】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図１３】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図１４】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図１５】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図１６】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図１７】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図１８】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図１９】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【図２０】本発明の第１実施形態に係る相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
【符号の説明】
【０１３３】
５１  基板
５３  素子分離膜
５５、ＷＬ  ワードライン
８７、ＢＬ  ビットライン
６３  下部絶縁膜
６５、６６  第１及び第２半導体パターン
６９  ダイオード電極
７１、８５  第１及び第２電極
７３  層間絶縁膜
７３Ｈ  コンタクトホール
７４  コンタクトスペーサ
７５Ａ、７５Ｂ、７５Ｃ  第１、第２及び第３バルクパターン
７６、７７  第１及び第２ドーピングパターン
７７Ｔ、７６Ｔ  第１及び第２転移領域
８０、Ｒｐ  相転移パターン
８３  上部絶縁膜
８７  ビットライン
【図１】
2008198979.tif 000003
【図２】
2008198979.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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