(57)【要約】【課題】スイッチングレギュレータにおいて、インダクタを流れる電流がスイッチ素子に向けて逆流することを確実に防止するようにすること。【解決手段】レプリカ回路２０においてインダクタＬ１を流れる電流の波形を模擬した電位ＶＲＥＰを生成する。この参照電位ＶＲＥＰが出力電位ＶＯＵＴと略同一となるタイミングと、インダクタＬ１を流れる電流ＩＬがゼロとなるタイミングとが一致するように設定される。制御回路３０は、インダクタＬ１を流れる電流が０［Ａ］以下に低下するタイミング、すなわち、比較器ＣＯＭＰ２の比較結果（ＳＣ２）が電位ＶＲＥＰ＜出力電位ＶＯＵＴを示すタイミングで、ＮＭＯＳトランジスタＱ２をオフする。このタイミングでは、すでにＰＭＯＳトランジスタＱ１はオフしている。【選択図】図４
2008017670.tif 000002
【特許請求の範囲】
【請求項１】
三角波を生成する第１信号生成部と、
出力電位と前記三角波の電位とを比較する第１比較器と、
一端が第１基準電位に設定され、他端が第１ノードに接続され、前記第１比較器の比較結果に応じて動作する第１スイッチ素子と、
一端が前記第１基準電位よりも低い第２基準電位に設定され、他端が前記第１ノードに接続され、前記第１比較器の比較結果に応じて動作する第２スイッチ素子と、
前記第１ノードと出力端子間に設けられるインダクタと、
前記インダクタを流れる電流波形を模擬した参照電位の信号を生成し、少なくとも、前記インダクタに流れる電流が略ゼロとなるタイミングと、当該参照電位が出力電位と略同一となるタイミングとを一致するようにした第２信号生成部と、
前記参照電位が出力電位よりも低下すると、前記第１スイッチ素子および前記第２スイッチ素子がともにオフ状態となるように制御するスイッチ制御部と、
を備えたスイッチングレギュレータ。
【請求項２】
前記第２電位生成部は、
一端が前記第１基準電位に設定され、他端が第２ノードに接続され、前記第１スイッチ素子と連動して動作する第３スイッチ素子と、
一端が前記第２基準電位に設定され、他端が前記第２ノードに接続され、前記第２スイッチ素子と連動して動作する第４スイッチ素子と、
前記第２ノードに接続される第１抵抗素子と、
前記第１抵抗素子に接続され、前記第３スイッチ素子および前記第４スイッチ素子の動作に応じて充放電を行う第１キャパシタと、を有し、
前記第１キャパシタの前記第１抵抗素子側端子の電位を前記参照電位とする
請求項１記載のスイッチングレギュレータ。
【請求項３】
第１入力端子に前記参照電位を入力し、第２入力端子に前記出力電位を入力する第２比較器と、
前記第１入力端子と前記出力端子間に設けられる第５スイッチ素子と、を有し、
前記スイッチ制御部は、前記第２比較器により前記参照電位が前記出力電位よりも低いことが検出されると、その検出以後は、前記第２比較器の出力にかかわらず、前記第２スイッチ素子および前記第４スイッチ素子をオフ状態に保持し、かつ、前記第５スイッチ素子をオン状態に保持するようにした
請求項２記載のスイッチングレギュレータ。
【請求項４】
前記インダクタの両端に設けられる第６スイッチ素子をさらに備え、
前記参照電位が前記出力電位よりも低下すると、前記第６スイッチ素子がオンする
請求項１〜３のいずれかに記載のスイッチングレギュレータ。
【請求項５】
前記第１スイッチ素子の動作を遅延させる第１遅延素子と、
前記第２スイッチ素子の動作を遅延させる第２遅延素子と、をさらに備え、
前記第１遅延素子および前記第２遅延素子の遅延期間は、前記第２比較器の遅延期間と略同一に設定される
請求項３または４に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非絶縁型のスイッチングレギュレータに関する。
【背景技術】
【０００２】
従来のスイッチングレギュレータとして、下記特許文献１に開示されているように、インダクタに交流電流を流すために、プッシュプル形式に接続された２つのスイッチ素子（ＰＭＯＳトランジスタとＮＭＯＳトランジスタ）を備えたものが知られている。かかるスイッチングレギュレータでは、特に出力側が軽負荷である場合において、インダクタを流れる電流がＮＭＯＳトランジスタへ逆流することを防止する機能を設けることが好ましい。これは、このような機能を設けることで、逆流した電流がＮＭＯＳトランジスタのオン抵抗によって発生する電力ロスを低減させることが可能となるためである。
【０００３】
インダクタを流れる電流の逆流を防止する方策としては、ＮＭＯＳトランジスタのインダクタ側電位をモニタし、この電位が接地電位よりも低くなるときに、ＮＭＯＳトランジスタをオフすることによって、逆流電流を阻止する方策が知られている。
【０００４】
【特許文献１】特開２００２−４４９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、一般にスイッチングレギュレータでは、その効率を高めるために、プッシュプル形式に接続された２つのスイッチ素子（ＰＭＯＳトランジスタとＮＭＯＳトランジスタ）のオン抵抗が極力小さくなるように設計される。したがって、ＮＭＯＳトランジスタのインダクタ側電位、すなわち、ＮＭＯＳトランジスタのオン抵抗によって生ずる電位は接地電位に極めて近い値となっている。それゆえ、従来、ＮＭＯＳトランジスタのインダクタ側電位と接地電位とを比較器で比較する場合、その比較器のオフセットばらつきによる影響を受けやすく、インダクタを流れる電流が逆流するタイミングを精度良く検出できない場合があった。
以上の観点から、インダクタを流れる電流がスイッチ素子に向けて逆流することを確実に防止するようにしたスイッチングレギュレータが望まれていた。
【課題を解決するための手段】
【０００６】
この発明のスイッチングレギュレータは、三角波を生成する第１信号生成部と、出力電位と三角波の電位とを比較する第１比較器と、一端が第１基準電位に設定され、他端が第１ノードに接続され、第１比較器の比較結果に応じて動作する第１スイッチ素子と、一端が第１基準電位よりも低い第２基準電位に設定され、他端が第１ノードに接続され、第１比較器の比較結果に応じて動作する第２スイッチ素子と、第１ノードと出力端子間に設けられるインダクタと、インダクタを流れる電流波形を模擬した参照電位の信号を生成し、少なくとも、インダクタに流れる電流が略ゼロとなるタイミングと、当該参照電位が出力電位と略同一となるタイミングとを一致するようにした第２信号生成部と、参照電位が出力電位よりも低下すると、第１スイッチ素子および第２スイッチ素子がともにオフ状態となるように制御するスイッチ制御部と、を備える。
【０００７】
この発明のスイッチングレギュレータにおいて、第２信号生成部は、インダクタを流れる電流波形を模擬した参照電位の信号を生成するが、その参照電位が出力電位と略同一となるタイミングと、インダクタを流れる電流が略ゼロとなるタイミングとが一致するように設定される。スイッチ制御部では、参照電位が出力電位よりも低下したことを検出すると、第１スイッチ素子および第２スイッチ素子がともにオフ状態となるように制御する。
ここで、参照電位は出力電位程度の大きさに設定されているため、参照電位と出力電位とを、例えば比較器等によって比較する際には、その比較器によるオフセットばらつきの影響をほとんど考慮する必要がないため、インダクタを流れる電流に対して精度の高いゼロ電流検出が得られる。
【発明の効果】
【０００８】
本発明のスイッチングレギュレータによれば、インダクタを流れる電流に対して精度の高いゼロ電流検出が得られる。したがって、インダクタを流れる電流がスイッチ素子に向けて逆流することを確実に防止することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の各実施形態を説明する前に、各実施形態の構成および作用上の特徴を明確とする目的のため、従来のスイッチングレギュレータを参照装置として説明する。
【００１０】
＜参照装置＞
図１は、従来のスイッチングレギュレータの一例としての参照装置５００の回路図である。この参照装置５００は、入力電位ＶＩＮを出力電位ＶＯＵＴ（＜ＶＩＮ）に変換するステップダウンコンバータ（降圧変換装置）である。参照装置５００は、三角波発生回路１０と、２つの比較器ＣＯＭＰ１，ＣＯＭＰ３と、制御回路６０と、プッシュプル形式に接続された２つのトランジスタ（ＰＭＯＳトランジスタＱ１，ＮＭＯＳトランジスタＱ２）と、インダクタＬ１と、平滑コンデンサＣ１とを有する。また、出力端子ＯＵＴには負荷ＲＬが接続される。
【００１１】
三角波発生回路（ＳＡＷ）１０は、ピーク電位をＶＨ、ボトム電位をＶＬとする所定周波数の三角波ＳＡＷＯＵＴ（電位ＶＳＡＷ）を生成する。三角波発生回路１０で出力された三角波ＳＡＷＯＵＴは、比較器ＣＯＭＰ１の反転入力端子に入力される。一方、比較器ＣＯＭＰ１の非反転入力端子には、参照装置５００の出力電位ＶＯＵＴがフィードバックされる。比較器ＣＯＭＰ１は、三角波の電位ＶＳＡＷと出力電位ＶＯＵＴとを比較し、この比較結果を制御回路６０に出力する。
また、他方の比較器ＣＯＭＰ３の反転入力端子には、ノード９００の電位Ｖ９００、すなわち、ＮＭＯＳトランジスタＱ２のドレイン電位が印加される。比較器ＣＯＭＰ３の非反転入力端子には、接地電位ＶＧＮＤが印加される。比較器ＣＯＭＰ３は、電位Ｖ９００と接地電位ＶＧＮＤとを比較し、この比較結果を制御回路６０に出力する。
【００１２】
制御回路６０は、バッファ６１，６３と、ＡＮＤ回路６２とを有し、２つの比較器ＣＯＭＰ１、ＣＯＭＰ３から与えられた比較結果に基づいてＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２を制御する。
【００１３】
ＰＭＯＳトランジスタＱ１は、ソースが入力端子ＩＮ（入力電位ＶＩＮ）に接続され、ドレインがノード９００に接続される。ＰＭＯＳトランジスタＱ１は、ゲートにバッファ６１の出力信号が与えられて動作する。ＮＭＯＳトランジスタＱ２は、ソースに接地電位ＶＧＮＤが与えられ、ドレインがノード９００に接続される。ＮＭＯＳトランジスタＱ２は、ゲートにバッファ６３の出力信号が与えられて動作する。
ノード９００と出力端子ＯＵＴ間には、インダクタＬ１が設けられる。インダクタＬ１と出力端子ＯＵＴとの間には、一方の端子が接地された平滑コンデンサＣ１が接続される。
【００１４】
次に、参照装置５００の動作を、図２および図３を参照して説明する。
この参照装置５００の動作状態は、出力に与えられた負荷ＲＬに応じて、重負荷動作時と軽負荷動作時とに分けることができる。重負荷動作時とは、出力側の負荷のインピーダンスが小さい場合の動作状態である。一方、軽負荷動作時とは、出力側の負荷のインピーダンスが大きく、重負荷動作時と比べてインダクタＬ１に流れる電流が少ない場合の動作状態である。
図２および図３は、それぞれ重負荷動作時および軽負荷動作時の動作を示すタイミングチャートである。各図において、（ａ）は、三角波の電位ＶＳＡＷおよび出力電位ＶＯＵＴ、（ｂ）は、比較器ＣＯＭＰ１の出力信号ＳＣ１、（ｃ）は、ＡＮＤ回路６２の出力信号Ｓ６２、（ｄ）はインダクタＬ１の電流ＩＬ、を示す。
【００１５】
先ず、重負荷における動作状態について説明する。
重負荷動作時において、出力電位ＶＯＵＴが三角波ＳＡＷＯＵＴの電位ＶＳＡＷよりも小さい場合、比較器ＣＯＭＰ１の出力信号ＳＣ１がローレベル（Ｌレベル）となるため（図２の時刻ｔ１）、制御回路６０はＰＭＯＳトランジスタＱ１をオンする。これにより、入力端子ＩＮからＰＭＯＳトランジスタＱ１を介してインダクタＬ１へ電流ＩＬが流れ、出力端子ＯＵＴの出力電位ＶＯＵＴが上昇する。このとき、ＰＭＯＳトランジスタＱ１の出力段に位置するノード９００の電位Ｖ９００が接地電位ＶＧＮＤ以上であるため、比較器ＣＯＭＰ３から制御回路６０（ＡＮＤ回路６２）に対してＬレベルが印加される。このとき、信号Ｓ６２がＬレベルとなるため、ＮＭＯＳトランジスタＱ２がオフする。
【００１６】
出力電位ＶＯＵＴが上昇し、三角波ＳＡＷＯＵＴの電位ＶＳＡＷよりも大きくなると、比較器ＣＯＭＰ１の出力信号ＳＣ１がハイレベル（Ｈレベル）となるため（図２の時刻ｔ２）、制御回路６０はＰＭＯＳトランジスタＱ１をオフする。このとき、インダクタＬ１は電流を流し続けようと働くため、ノード９００の電位Ｖ９００は接地電位ＶＧＮＤよりも低くなる。これにより、比較器ＣＯＭＰ３からＨレベルが出力され、ＡＮＤ回路６２の出力信号Ｓ６２がＨレベルとなるため、ＮＭＯＳトランジスタＱ２がオンする。これにより、ＮＭＯＳトランジスタＱ２を介してインダクタＬ１の一方の端子が接地されるため、出力端子ＯＵＴの出力電位ＶＯＵＴが下降するとともに、電流ＩＬが減少する。
【００１７】
すなわち、重負荷動作時においては、図２に示すように、信号ＳＣ１がＬレベルのとき（ＰＭＯＳトランジスタＱ１がオンするとき）には、インダクタＬ１を流れる電流は増大し、信号Ｓ６２がＨレベルのとき（ＮＭＯＳトランジスタＱ２がオンするとき）には、インダクタＬ１を流れる電流は減少することになる。
【００１８】
次に、軽負荷における動作状態について説明する。
軽負荷動作時においては、重負荷動作時と比較して、インダクタＬ１を流れる電流ＩＬが全体的に減少する。そのため、図３において、時刻ｔ３で信号ＳＣ１がＨレベルとなって、ＮＭＯＳトランジスタＱ２がオンになった後、電流ＩＬが減少すると、電流ＩＬが０［Ａ］よりも低下し、逆方向に流れることになる。電流ＩＬが逆方向に流れる場合には、ＮＭＯＳトランジスタＱ２のオン抵抗によってノード９００の電位Ｖ９００が接地電位ＶＧＮＤ以上となる。この参照装置５００では、比較器ＣＯＭＰ３により、ノード９００の電位Ｖ９００が接地電位ＶＧＮＤ以上となる状態が検出されると、信号Ｓ６２がＬレベルとなる（図３の時刻ｔ４）。これにより、ＮＭＯＳトランジスタＱ２がオフするため、時刻ｔ４以降の電流ＩＬの逆流が防止される。
【００１９】
以上説明したように、この参照装置５００によれば、軽負荷動作時において、インダクタＬ１を流れる電流ＩＬが逆流していることを、ノード９００の電位Ｖ９００と接地電位ＶＧＮＤとを比較することによって検出しているものの、この検出精度は高くない。
その理由は、電流ＩＬが逆流していることの検出が、比較器ＣＯＭＰ３のオフセットばらつきに大きく影響を受けるためである。一般にスイッチングレギュレータでは、効率を高める目的でスイッチングトランジスタであるＮＭＯＳトランジスタＱ２のオン抵抗が極力小さく設計されるため、ノード９００の電位Ｖ９００は接地電位ＶＧＮＤに近い値となっている。それゆえ、比較器ＣＯＭＰ３のオフセットばらつきの影響を受けやすく、電位Ｖ９００が接地電位ＶＧＮＤよりも高いにもかかわらず、比較器ＣＯＭＰ３の出力がＬレベルとならない場合が生ずるのである。
【００２０】
次に、本発明の各実施形態について説明する。各実施形態の説明においては、上述した参照装置の構成が適宜参照される。
【００２１】
＜第１の実施形態＞
以下、本発明のスイッチングレギュレータの一実施形態について説明する。本実施形態のスイッチングレギュレータ１は、上述した参照装置５００同様、入力電位ＶＩＮ（第１基準電位）を出力電位ＶＯＵＴ（＜ＶＩＮ）に変換するステップダウンコンバータである。図４は、本実施形態におけるスイッチングレギュレータの回路図であるが、図１に示した参照装置５００と同一の部位については、同一の符号を付して重複説明を行わない。なお、接地電位ＶＧＮＤは、本発明の第２基準電位に対応する。
【００２２】
［スイッチングレギュレータの構成］
以下、本実施形態のスイッチングレギュレータ１の構成について、主として参照装置５００との構成上の差異点に着目して説明する。
【００２３】
スイッチングレギュレータ１は、上記参照装置５００と同様、三角波発生回路１０（第１信号生成部）と、比較器ＣＯＭＰ１（第１比較器）と、プッシュプル形式に接続された２つのトランジスタ（ＰＭＯＳトランジスタＱ１（第１スイッチ素子），ＮＭＯＳトランジスタＱ２（第２スイッチ素子））と、インダクタＬ１と、平滑コンデンサＣ１とを有しており、スイッチングレギュレータとしての基本構成は参照装置５００と共通する。
【００２４】
一方、スイッチングレギュレータ１は、参照装置５００と異なり、バッファ４１，４３と、インバータ４２，４４と、比較器ＣＯＭＰ２（第２比較器）と、レプリカ回路２０（第２信号生成部）と、制御回路３０（スイッチ制御部）とを備えている。参照装置５００と比較した、かかる構成の違いは、軽負荷動作時において、インダクタＬ１を流れる電流ＩＬが逆流していることの検出精度を参照装置５００よりも高めることを目的として設けられている。
【００２５】
［三角波発生回路１０の構成例］
三角波発生回路（ＳＡＷ）１０は、ピーク電位をＶＨ、ボトム電位をＶＬとする所定周波数の三角波ＳＡＷＯＵＴ（電位：ＶＳＡＷ）を生成するが、その回路構成例について図５を参照して説明するが、図５に記載された三角波発生回路に限られず、当業者に知られたいかなる三角波発生回路も本実施形態に利用し得る。
図５は、三角波発生回路１０の一例を示す回路図である。図５に示す三角波発生回路１０は、電流生成回路１０１と、キャパシタＣ１０と、比較器ＣＯＭＰ１０と、インバータ１５と、ＮＭＯＳトランジスタＱ１５，Ｑ１６とを有する。
【００２６】
電流生成回路１０１は、直列に接続されたＰＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１３と、ＰＭＯＳトランジスタＱ１２と電源ライン（電源電圧ＶＤＤ）との間に直列に接続されたＰＭＯＳトランジスタＱ１１と、ＮＭＯＳトランジスタＱ１３とグランドとの間に直列に接続されたＮＭＯＳトランジスタＱ１４とを有する。ＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１４のゲートには、後述する比較器ＣＯＭＰ１０の出力（制御電圧）が印加される。
この構成により、電流生成回路１０１は、比較器ＣＯＭＰ１０から与えられる制御電圧に基づいて充放電用の電流を生成する。ＰＭＯＳトランジスタＱ１２，Ｑ１３のゲートには、図示しないバイアス回路から出力されたバイアス電圧ＶＢ１，ＶＢ２がそれぞれ印加される。これにより、ＰＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１３は、常にオンした状態となっている。ＰＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１３は、ノイズ除去を目的として設けられている。すなわち、ＰＭＯＳトランジスタＱ１２のソース・ドレイン間抵抗またはＮＭＯＳトランジスタＱ１３のソース・ドレイン間抵抗は、後述するキャパシタＣ１０の容量と共にＣＲ回路を形成する。これにより、三角波発生回路１０内部へのノイズが除去される。
【００２７】
ここで、ＰＭＯＳトランジスタＱ１２，Ｑ１３が互いに接続される位置（共通ドレイン）のノードをノード８００とする（図５参照）。ノード８００には、一方の端が接地されたキャパシタＣ１０が接続される。電流生成回路１０１が充電動作を行った場合、すなわちＰＭＯＳトランジスタＱ１１がオンした場合、この電流生成回路１０１から出力された電流によって、キャパシタＣ１０が充電される。これにより、ノード８００の電位が上昇する。すなわち、三角波ＳＡＷＯＵＴの上昇線が形成される。このとき、ＮＭＯＳトランジスタＱ１４はオフしている。
【００２８】
また、電流生成回路１０１が放電動作を行った場合、すなわちＮＭＯＳトランジスタＱ１４がオンした場合、キャパシタＣ１０に蓄えられた電荷は、電流生成回路１０１を介してグランドに流れ出る。これにより、ノード８００の電位が下降する。すなわち、三角波ＳＡＷＯＵＴの下降線が形成される。このとき、ＰＭＯＳトランジスタＱ１１はオフしている。三角波発生回路１０は、この充放電を繰り返すことで、三角波ＳＡＷＯＵＴを出力する。
【００２９】
ＮＭＯＳトランジスタＱ１５のドレインには、三角波ＳＡＷＯＵＴのボトム電位となる電位ＶＬが印加される。ＮＭＯＳトランジスタＱ１５のゲートには、比較器ＣＯＭＰ１０の出力が接続される。ＮＭＯＳトランジスタＱ１６のドレインには、三角波ＳＡＷＯＵＴのピーク電位となる電位ＶＨが印加される。ＮＭＯＳトランジスタＱ１６のゲートには、比較器ＣＯＭＰ１０の出力がインバータ１５を介して接続される。
比較器ＣＯＭＰでは、非反転入力端子がノード８００と接続され、反転入力端子がＮＭＯＳトランジスタＱ１５，Ｑ１６のソースと接続される。
【００３０】
ノード８００の電位Ｖ８００が電位ＶＬよりも高い期間、比較器ＣＯＭＰ１０がＨレベルを出力するため、電流生成回路１０１が放電動作を行う。すなわち、ＮＭＯＳトランジスタＱ１４がオンされ、キャパシタＣ１０に蓄積された電荷が流れ出す。この放電動作はノード８００の電位Ｖ８００が電位ＶＬと一致するまで、すなわち比較器ＣＯＭＰ１０に入力された２つの電位が一致するまで継続される。これにより、ボトム電位が電位ＶＬの三角波ＳＡＷＯＵＴが生成される。
【００３１】
ノード８００の電位Ｖ８００が電位ＶＨよりも低い期間、比較器ＣＯＭＰ１０がＬレベルを出力するため、電流生成回路１０１が充電動作を行う。すなわち、ＰＭＯＳトランジスタＱ１１がオンされ、キャパシタＣ１０に電荷が蓄積する。この充電動作はノード８００の電位Ｖ８００が電位ＶＨと一致するまで、すなわち比較器ＣＯＭＰ１０に入力された２つの電位が一致するまで継続される。これにより、ピーク電位が電位ＶＨの三角波ＳＡＷＯＵＴが生成される。
【００３２】
［レプリカ回路２０の構成例］
次に、第２信号生成部としてのレプリカ回路２０の構成例について、図４を参照して説明する。
図４において、レプリカ回路２０は、特にスイッチングレギュレータ１の軽負荷動作時において、インダクタＬ１を流れる電流ＩＬの信号波形を模擬した電位を再現する回路である。図４を参照すると、レプリカ回路２０は、ＰＭＯＳトランジスタＱ３（第３スイッチ素子）と、ＮＭＯＳトランジスタＱ４（第４スイッチ素子）と、抵抗Ｒ１（第１抵抗素子）と、キャパシタＣ２（第１キャパシタ）と、スイッチ素子ＳＷ１（第５スイッチ素子）とを有する。レプリカ回路２０は、インダクタＬ１を流れる電流ＩＬの信号波形を模擬した電位をノード９０２（電位ＶＲＥＰ）において再現する。そのため、レプリカ回路２０は、全体としては、ＰＭＯＳトランジスタＱ３、ＮＭＯＳトランジスタＱ４およびスイッチ素子ＳＷ１の動作によってキャパシタＣ２の高電位側のノード９０２の電位ＶＲＥＰが変化するＣＲ回路によって構成されている。
なお、キャパシタＣ２として、ＭＯＳトランジスタの容量を用いることもできる。ノード９０２の電位ＶＲＥＰは、本発明の参照電位に対応する。
【００３３】
図４に示すレプリカ回路２０において、ＰＭＯＳトランジスタＱ３は、ソースが入力端子ＩＮ（入力電位ＶＩＮ）に接続され、ドレインがノード９０１に接続される。ＰＭＯＳトランジスタＱ３のゲートは、インバータ４２，４４を介して、比較器ＣＯＭＰ１の出力端に接続される。したがって、ＰＭＯＳトランジスタＱ３は、ＰＭＯＳトランジスタＱ１と連動して動作（オンまたはオフ）する。
ＮＭＯＳトランジスタＱ４は、ソースに接地電位ＶＧＮＤが与えられ、ドレインがノード９０１に接続される。ＮＭＯＳトランジスタＱ４のゲートには、制御回路３０内のＮＯＲ回路３９の出力端が接続される。スイッチングレギュレータ１において、ＮＭＯＳトランジスタＱ２のゲートは、バッファ４３を介して、同様にＮＯＲ回路３９の出力端に接続されているので、ＮＭＯＳトランジスタＱ４は、ＮＭＯＳトランジスタＱ２と連動して動作（オンまたはオフ）する。
【００３４】
抵抗Ｒ１の一端はノード９０１に接続され、他端はノード９０２に接続される。スイッチ素子ＳＷ１の一端はノード９０２に接続され、他端は出力端子ＶＯＵＴに接続される。
スイッチ素子ＳＷ１は、制御回路３０内のＮＯＲ回路３８の出力信号に応じて動作する。すなわち、スイッチ素子ＳＷは、ＮＯＲ回路３８の出力信号がＨレベルのときにオンし、ＮＯＲ回路３８の出力信号がＬレベルのときにオフする。
レプリカ回路２０の動作については、後述する。
【００３５】
スイッチングレギュレータ１において、比較器ＣＯＭＰ２は、レプリカ回路２０における電位ＶＲＥＰを非反転入力端子に入力し、出力電位ＶＯＵＴを反転入力端子に入力し、電位ＶＲＥＰと出力電位ＶＯＵＴとの比較結果に応じた論理レベルの信号ＳＣ２を出力する。この信号ＳＣ２が制御回路３０（インバータ３３）に入力される。
【００３６】
［制御回路３０の構成例］
次に、スイッチ制御部としての制御回路３０の構成例について、図４を参照して説明する。
実施形態に係るスイッチングレギュレータ１において、制御回路３０に求められる機能は、以下の２つの機能Ｆ１，Ｆ２である。以下の機能Ｆ１，Ｆ２を満足する限りにおいては、制御回路３０の回路構成は、図４に記載された回路例に限られない。
【００３７】
（機能Ｆ１）
制御回路３０は、期間Ｐ１〜Ｐ３に応じて、下記表１に従った制御を行う必要がある。実施形態に係るスイッチングレギュレータ１では、各期間で制御回路３０に対する入力が異なり、重負荷動作時では、Ｐ１→Ｐ２→Ｐ１→Ｐ２→・・・というように、期間Ｐ１，Ｐ２が順に繰り返し発生する。軽負荷動作時では、Ｐ１→Ｐ２→Ｐ３→Ｐ１→・・・というように、期間Ｐ１〜Ｐ３が順に繰り返し発生する。
なお、期間Ｐ３において、信号ＳＣ２が「不定」である場合とは、比較器ＣＯＭＰ２の反転入力端子および非反転入力端子に対してともに出力電位ＶＯＵＴが入力されるために、比較器ＣＯＭＰ２の出力信号ＳＣ２がＨレベルおよびＬレベルのいずれもとり得る場合を示している。
【００３８】
【表１】
2008017670.tif 000003
【００３９】
（機能Ｆ２）
制御回路３０は、軽負荷動作時において期間Ｐ３となった後、すなわち、一旦スイッチ素子ＳＷ１がオンした後は、信号ＳＣ１が再びＬレベルになるまで（期間Ｐ１に戻るまで）、それまでの制御結果を保持（ホールド）することが必要である。
【００４０】
上記機能Ｆ１，Ｆ２を満足するため、図４に示した例では、制御回路３０は、遅延回路３１と、インバータ３２，３３と、２入力のＮＡＮＤ回路３４〜３７と、２入力のＮＯＲ回路３８，３９とを有している。
遅延回路３１およびインバータ３２には、インバータ４２を介して信号ＳＣ１のレベルに対して反転したレベルの信号が入力される。ＮＯＲ回路３８，３９は、制御回路３０の出力部を構成する。ＮＯＲ回路３８の出力端はスイッチ素子ＳＷ１に接続され、スイッチ素子ＳＷ１は、ＮＯＲ回路３８の出力レベルＳ３８がＨレベルのときにオンし、Ｌレベルのときにオフする。ＮＯＲ回路３９の出力端は、ＮＭＯＳトランジスタＱ２，Ｑ４のゲートに接続される。以下の説明において、制御回路３０の出力論理とは、ＮＯＲ回路３８，３９の出力信号Ｓ３８，３９の論理レベルを意味する。
【００４１】
また、図４に示す制御回路３０では、上記機能Ｆ２を実現するために、図４における制御回路３０では、ＮＡＮＤ回路３６，３７からなるＲＳフリップフロップが形成され、必要に応じて出力論理レベルを保持するようにしている。
【００４２】
以下、図４に記載された制御回路３０について、上記各期間における動作について説明する。
【００４３】
先ず、期間Ｐ１では、比較器ＣＯＭＰ１の出力信号ＳＣ１がＬレベルであるため、ＮＯＲ回路３８，３９には、インバータ４２を介してＨレベルが入力され、信号Ｓ３８，Ｓ３９はともにＬレベルとなる。したがって、表１に示すように、ＮＭＯＳトランジスタＱ２，Ｑ４はオフし、スイッチ素子ＳＷ１はオフする。
【００４４】
期間Ｐ２は、比較器ＣＯＭＰ１の出力信号ＳＣ１がＨレベルになり、かつ、比較器ＣＯＭＰ２の出力信号ＳＣ２が依然としてＨレベルである期間である。すなわち、期間Ｐ２は、レプリカ回路２０内において、ＮＭＯＳトランジスタＱ４がオンし始めるものの、ノード９０２の電位ＶＲＥＰが出力電位ＶＯＵＴよりも依然として高い期間である。
【００４５】
期間Ｐ２において、比較器ＣＯＭＰ１の出力信号ＳＣ１がＨレベルに切り替わってか
ら、遅延回路３１による遅延期間の経過前においては、遅延回路３１の出力信号Ｓ３１はＨレベルのままであるため、ＲＳフリップフロップ（ＮＡＮＤ回路３６，３７）の入力信号Ｓ３４，Ｓ３５は、それぞれＬレベル、Ｈレベルとなり、ＲＳフリップフロップの出力信号Ｓ３６，Ｓ３７は、それぞれＨレベル、Ｌレベルとなる。その結果、信号Ｓ３８，Ｓ３９は、それぞれＬレベル、Ｈレベルとなる。したがって、表１に示すように、ＮＭＯＳトランジスタＱ２，Ｑ４はオンし、スイッチ素子ＳＷ１はオフする。
その後、遅延回路３１による遅延期間が経過すると、遅延回路３１の出力信号Ｓ３１はＬレベルとなるが、ＲＳフリップフロップ（ＮＡＮＤ回路３６，３７）の入力信号Ｓ３４，Ｓ３５はともにＨレベルとなって、制御回路３０の出力論理が保持される。すなわち、信号Ｓ３８，Ｓ３９は、それぞれＬレベル、Ｈレベルのままである。
【００４６】
期間Ｐ３は、比較器ＣＯＭＰ１の出力信号ＳＣ１がＨレベルであり、かつ、比較器ＣＯＭＰ２の出力信号ＳＣ２が一旦Ｌレベルとなった後の期間である。すなわち、期間Ｐ３は、レプリカ回路２０内において、ＮＭＯＳトランジスタＱ４がオンした後、キャパシタＣ２の放電が進み、ノード９０２の電位ＶＲＥＰが出力電位ＶＯＵＴよりも低下した後の期間である。
【００４７】
期間Ｐ３において、ノード９０２の電位ＶＲＥＰが出力電位ＶＯＵＴよりも低下した場合には、比較器ＣＯＭＰ２の出力信号ＳＣ２はＬレベルとなる。そして、ＲＳフリップフロップ（ＮＡＮＤ回路３６，３７）の入力信号Ｓ３４，Ｓ３５は、それぞれＨレベル、Ｌレベルとなり、ＲＳフリップフロップの出力信号Ｓ３６，Ｓ３７は、それぞれＬレベル、Ｈレベルに変化する。その結果、信号Ｓ３８，Ｓ３９は、それぞれＨレベル、Ｌレベルとなる。したがって、表１に示すように、スイッチ素子ＳＷ１がオンし、ＮＭＯＳトランジスタＱ２，Ｑ４はオフする。
【００４８】
ここで、一旦スイッチ素子ＳＷ１がオンすると、比較器ＣＯＭＰ２の非反転入力端子および反転入力端子にはともに出力電位ＶＯＵＴが入力されることになるため、その出力信号ＳＣ２の論理レベルは不定となる。したがって、信号ＳＣ２はＬレベルからＨレベルに反転する場合もあり得るが、その場合には、ＲＳフリップフロップ（ＮＡＮＤ回路３６，３７）の入力信号Ｓ３４，Ｓ３５はともにＨレベルとなって、制御回路３０の出力論理が保持される。すなわち、信号Ｓ３８，Ｓ３９は、それぞれＨレベル、Ｌレベルのまま保持される。
この出力論理の保持は、比較器ＣＯＭＰ１の出力信号ＳＣ１がＬレベルに切り替わるまで、すなわち、期間Ｐ１に切り替わるまで継続され、ＲＳフリップフロップの入力信号の１つである信号Ｓ３４のレベル変化によって解除される。
【００４９】
以上説明したように、図４に示した制御回路３０は、上述した２つの機能Ｆ１，Ｆ２をともに満足するように構成されている。
【００５０】
［レプリカ回路２０の動作］
次に、スイッチングレギュレータ１の軽負荷動作時において、このレプリカ回路２０により、インダクタＬ１を流れる電流ＩＬの信号波形を再現できる根拠を示すため、図６を参照してレプリカ回路２０の動作を説明する。図６は、レプリカ回路２０の動作について説明するための信号波形図であって、（ａ）はノード９０２の電位ＶＲＥＰ、（ｂ）は電流ＩＬを示す。図６において、時刻ｔ０〜時刻ｔ１の間は表１における期間Ｐ１に該当し、時刻ｔ１〜時刻ｔ２の間は表１における期間Ｐ２に該当する。
【００５１】
以下では、（Ａ）期間Ｐ１のとき、および、（Ｂ）期間Ｐ２のときに分けて、順に説明する。なお、抵抗Ｒ１の抵抗値をＲ、キャパシタＣ２のキャパシタンスをＣ、インダクタＬ１のインダクタンスをＬとする。
【００５２】
（Ａ）期間Ｐ１のとき（出力電圧ＶＯＵＴ＜電位ＶＳＡＷのとき）
出力電圧ＶＯＵＴ＜電位ＶＳＡＷのときには、信号ＳＣ１がＬレベルとなるため、ＰＭＯＳトランジスタＱ１，Ｑ３がオンする。また、制御回路３０の動作により、ＮＭＯＳトランジスタＱ４はオフし、スイッチ素子ＳＷ１はオフする（表１参照）。したがって、レプリカ回路２０では、入力端子ＩＮから抵抗Ｒ１を介してキャパシタＣ２に電流が流れ、キャパシタＣ２が充電される。
【００５３】
なお、制御回路３０の動作により、信号ＳＣ１がＬレベルに切り替わる直前には（期間Ｐ３では）、スイッチ素子ＳＷ１がオンしている（表１参照）。そのため、信号ＳＣ１がＬレベルに切り替わる時点（図６の時刻ｔ０）では、ノード９０２の電位ＶＲＥＰは出力電位ＶＯＵＴと同一となっている。したがって、スイッチ素子ＳＷ１がオフした後のノード９０２の電位ＶＲＥＰは、下記式（１）となる。
【００５４】
ＶＲＥＰ＝（ＶＩＮ−ＶＯＵＴ）・（１−ｅｘｐ（−ｔ／ＣＲ））  …（１）
なお、式（１）において、時刻ｔは、信号ＳＣ１がＬレベルになった時刻ｔ０（図６参照）、すなわち、スイッチ素子ＳＷ１がオンした時刻を基準としている。
【００５５】
上記式（１）より、時刻ｔ０を基準として比較的短期間内においては、電位ＶＲＥＰの変化率は、下記式（２）の通りとなる。
ｄＶＲＥＰ／ｄｔ＝（ＶＩＮ−ＶＯＵＴ）／ＣＲ・ｅｘｐ（−ｔ／ＣＲ）
≒（ＶＩＮ−ＶＯＵＴ）／ＣＲ  （ｔ≒０）…（２）
したがって、図６（ａ）に示すように、電位ＶＲＥＰは、時刻ｔ０から出力端子ＶＯＵＴを起点として（ＶＩＮ−ＶＯＵＴ）／ＣＲの傾きをもって変化することになる。
【００５６】
一方、出力電圧ＶＯＵＴ＜電位ＶＳＡＷのときには、上述したように、ＰＭＯＳトランジスタＱ１がオンし、ＮＭＯＳトランジスタＱ２がオフしているため、入力端子ＩＮ（入力電位ＶＩＮ）から出力端子ＶＯＵＴ（出力電位ＶＯＵＴ）に向けてインダクタＬ１に流れる電流ＩＬが増加する。その電流ＩＬの変化率は、下記（３）式の通り表すことができる。
ｄＩＬ（ｔ）／ｄｔ＝（ＶＩＮ−ＶＯＵＴ）／Ｌ  …（３）
【００５７】
なお、制御回路３０の動作により、信号ＳＣ１がＬレベルに切り替わる直前には（期間Ｐ３では）、ＰＭＯＳトランジスタＱ１がオフしているとともに、ＮＭＯＳトランジスタＱ２もオフしている（表１参照）。そのため、信号ＳＣ１がＬレベルに切り替わる時点（図６の時刻ｔ０）では、電流ＩＬは０［Ａ］である。したがって、図６（ｂ）に示すように、電流ＩＬは、０［Ａ］を起点に時刻ｔ０から（ＶＩＮ−ＶＯＵＴ）／Ｌの傾きをもって変化することになる。
【００５８】
上記（２），（３）式を比較して明らかなように、期間Ｐ１（出力電圧ＶＯＵＴ＜電位ＶＳＡＷのとき）には、レプリカ回路２０内の電位ＶＲＥＰと、インダクタＬ１を流れる電流ＩＬとは、ともに、信号ＳＣ１がＬレベルになった時刻ｔ０を基準として、入力電位ＶＩＮと出力電位ＶＯＵＴの差分（ＶＩＮ−ＶＯＵＴ）に比例した傾きをもって変化する。
【００５９】
（Ｂ）期間Ｐ２のとき（出力電圧ＶＯＵＴ≧電位ＶＳＡＷのとき）
期間Ｐ２では、出力電圧ＶＯＵＴ≧電位ＶＳＡＷとなっており、信号ＳＣ１がＨレベルとなるため、ＰＭＯＳトランジスタＱ１，Ｑ３がオフする。また、制御回路３０の動作により、ＮＭＯＳトランジスタＱ２，Ｑ４がオンし、スイッチ素子ＳＷ１がオフしている（表１参照）。したがって、レプリカ回路２０では、キャパシタＣ２に蓄えられていた電荷が、抵抗Ｒ１およびＮＭＯＳトランジスタＱ４を介してグランドに放電される。
【００６０】
ここで、ＮＭＯＳトランジスタＱ４がオンした時点（図６の時刻ｔ１）におけるノード９０２の電位ＶＲＥＰをＶＲＥＰ＿０とすると、その後の電位ＶＲＥＰは、下記式（４）で表すことができる。
【００６１】
ＶＲＥＰ＝ＶＲＥＰ＿０・ｅｘｐ（−ｔ／ＣＲ））  …（４）
なお、式（４）において、時刻ｔは、期間Ｐ２の開始時刻ｔ１を基準としている。
【００６２】
ここで、スイッチングレギュレータ１の軽負荷動作時においては、ＮＭＯＳトランジスタＱ４がオンした直後におけるノード９０２の電位ＶＲＥＰ＿０は、時刻ｔ０から時刻ｔ１までの期間が非常に短いため、出力電位ＶＯＵＴに非常に近い値となっている。したがって、上記式（４）により、時刻ｔ１を基準とした比較的短期間内においては、電位ＶＲＥＰの変化率は、近似的に下記式（５）のように表すことができる。
ｄＶＲＥＰ／ｄｔ＝−（ＶＲＥＰ＿０／ＣＲ）・ｅｘｐ（−ｔ／ＣＲ）
≒−（ＶＲＥＰ＿０／ＣＲ）  （ｔ≒０）
≒−（ＶＯＵＴ／ＣＲ）                    …（５）
したがって、図６（ａ）に示すように、電位ＶＲＥＰは、時刻ｔ１から−（ＶＯＵＴ／ＣＲ）の傾きをもって変化することになる。
【００６３】
一方、期間Ｐ２では、上述したように、ＰＭＯＳトランジスタＱ１がオフし、ＮＭＯＳトランジスタＱ２がオンしているため、入力端子ＩＮ（入力電位：ＶＩＮ）から出力端子ＶＯＵＴ（出力電位：ＶＯＵＴ）に向けてインダクタＬ１を流れる電流ＩＬは減少する。その電流ＩＬの変化率は、下記（６）式の通り表すことができる。
ｄＩＬ（ｔ）／ｄｔ＝−ＶＯＵＴ／Ｌ  …（６）
したがって、図６（ｂ）に示すように、電流ＩＬは、時刻ｔ１から−ＶＯＵＴ／Ｌの傾きをもって変化することになる。
【００６４】
上記（５），（６）式を比較して明らかなように、期間Ｐ２では、レプリカ回路２０内の電位ＶＲＥＰと、インダクタＬ１を流れる電流ＩＬとは、ともに、信号ＳＣ１がＨレベルになった時刻ｔ１を基準として、出力電位ＶＯＵＴに比例した傾きをもって変化する。
【００６５】
さらに、図６を参照して説明する。
上述したように、時刻ｔ０以降、電位ＶＲＥＰは出力電位ＶＯＵＴを起点として変化し、電流ＩＬは０［Ａ］を起点として変化する。
その後、時刻ｔ０から時刻ｔ１までの間（期間Ｐ１）において、電位ＶＲＥＰおよび電流ＩＬが上昇する傾きの比は、入力電位ＶＩＮおよび出力電位ＶＯＵＴの値にかかわら
ず、ＣＲとＬとの比で決まる値になる。同様に、時刻ｔ１から時刻ｔ２までの間（期間Ｐ２）において、電位ＶＲＥＰおよび電流ＩＬが下降する傾きの比は、出力電位ＶＯＵＴの値にかかわらず、ＣＲとＬとの比で決まる値になる。
したがって、時刻ｔ０以降において、電位ＶＲＥＰおよび電流ＩＬが上昇または下降するときの傾きの絶対値はそれぞれ異なるものの、期間Ｐ２である間に、電位ＶＲＥＰが出力電位ＶＯＵＴに戻るタイミングと、電流ＩＬが０［Ａ］に戻るタイミングとが一致することになる（図６の時刻ｔ１５）。なお、図６では、時刻ｔ１５において、比較器ＣＯＭＰ２により電位ＶＲＥＰ＜出力電位ＶＯＵＴが検出され、その後の時刻ｔ２において、比較器ＣＯＭＰ２による比較結果が制御回路３０の出力に反映され、ＮＭＯＳトランジスタＱ２がオフする。
【００６６】
以上、図６を参照して説明したように、インダクタＬ１を流れる電流ＩＬの信号波形がレプリカ回路２０内の電位ＶＲＥＰによって再現される。それゆえ、実施形態に係るスイッチングレギュレータ１では、比較器ＣＯＭＰ２において電位ＶＲＥＰと出力電位ＶＯＵＴとを比較することによって、電流ＩＬが０［Ａ］以下、すなわち逆流するタイミングを検出することができる。
【００６７】
［スイッチングレギュレータの動作］
次に、図７および図８を参照し、重負荷動作時と軽負荷動作時に分けて、実施形態に係るスイッチングレギュレータ１の動作を説明する。図７は、スイッチングレギュレータ１の重負荷動作時の各部の信号波形を示すタイミングチャートである。図８は、スイッチングレギュレータ１の軽負荷動作時の各部の信号波形を示すタイミングチャートである。なお、各図において、時刻ｔ０から時刻ｔ１までの間は期間Ｐ１であり、時刻ｔ１から時刻ｔ２までの間は期間Ｐ２であり、時刻ｔ２から時刻ｔ３までの間は期間Ｐ３(図８のみ)である。
【００６８】
・重負荷動作時
（期間Ｐ１）
図７において、時刻ｔ０が経過すると、出力電圧ＶＯＵＴ＜電位ＶＳＡＷとなり（図７（ａ））、比較器ＣＯＭＰ１の出力信号ＳＣ１がＨレベルからＬレベルに変化する（図７（ｂ））。これにより、ＰＭＯＳトランジスタＱ１，Ｑ３がオンする。インダクタＬ１に流れる電流は、入力端子ＩＮからＰＭＯＳトランジスタＱ１を介して流れる経路により増大する（図７（ｄ））。
制御回路３０では、ＲＳフリップフロップ（ＮＡＮＤ回路３６，３７）の入力信号Ｓ３４，Ｓ３５は、ともにＨレベルとなっている（図７（ｇ），（ｈ））。ＮＯＲ回路３８，３９には、インバータ４２を介してＨレベルが入力され、信号Ｓ３８，Ｓ３９はともにＬレベルである（図７（ｉ），（ｃ））。したがって、ＮＭＯＳトランジスタＱ２，Ｑ４はオフし、スイッチ素子ＳＷ１はオフする。
レプリカ回路２０では、入力端子ＩＮからＰＭＯＳトランジスタＱ３および抵抗Ｒ１を介してキャパシタＣ２に電流が流れ、キャパシタＣ２が充電される。そのため、電位ＶＲＥＰは、インダクタＬ１を流れる電流ＩＬと連動して上昇する（図７（ｅ））。重負荷動作時において、期間Ｐ１では、電位ＶＲＥＰが出力電位ＶＯＵＴよりも高く、比較器ＣＯＭＰ２の出力信号ＳＣ２は常にＨレベルとなっている（図７（ｆ））。
【００６９】
（期間Ｐ２）
図７において、時刻ｔ１が経過すると、出力電圧ＶＯＵＴ≧電位ＶＳＡＷとなり（図７（ａ））、比較器ＣＯＭＰ１の出力信号ＳＣ１がＬレベルからＨレベルに変化する（図７（ｂ））。これにより、ＰＭＯＳトランジスタＱ１，Ｑ３がオフする。
制御回路３０では、時刻ｔ１後、遅延回路３１の遅延期間経過前のＲＳフリップフロップ（ＮＡＮＤ回路３６，３７）の入力信号Ｓ３４，Ｓ３５は、それぞれＬレベル、Ｈレベルとなるため（図７（ｇ），（ｈ））、信号Ｓ３８，Ｓ３９は、それぞれＬレベル、Ｈレベルとなる（図７（ｉ），（ｃ））。遅延回路３１の遅延期間経過後、信号Ｓ３４はＨレベルとなるが（図７（ｇ），（ｈ））、ＲＳフリップフロップの動作により信号Ｓ３８，Ｓ３９は、それぞれＬレベル、Ｈレベルに保持される。したがって、期間Ｐ２では、ＮＭＯＳトランジスタＱ２，Ｑ４はオンし、スイッチ素子ＳＷ１はオフしている。ＮＭＯＳトランジスタＱ２がオンしたことに伴い、インダクタＬ１を出力端子ＶＯＵＴ方向に流れる電流は減少する（図７（ｄ））。
レプリカ回路２０では、キャパシタＣ２に蓄えられていた電荷が、抵抗Ｒ１およびＮＭＯＳトランジスタＱ４を介してグランドに放電される。そのため、電位ＶＲＥＰは、インダクタＬ１を流れる電流ＩＬと連動して減少する（図７（ｅ））。重負荷動作時において、期間Ｐ２では、電位ＶＲＥＰが出力電位ＶＯＵＴよりも高く、比較器ＣＯＭＰ２の出力信号ＳＣ２は常にＨレベルとなっている（図７（ｆ））。
【００７０】
図７に示すように、スイッチングレギュレータ１の重負荷動作時では、上記期間Ｐ１，Ｐ２の動作が順に繰り返し行われる。
【００７１】
・軽負荷動作時
（期間Ｐ１，Ｐ２）
期間Ｐ１，Ｐ２においては、各スイッチ素子に与えられる論理レベルが重負荷動作時と変わらないため、図８に示すように、軽負荷動作時における期間Ｐ１，Ｐ２の各部の動作は重負荷動作時と同様であるが、インダクタＬ１を流れる電流ＩＬおよびレプリカ回路２０内の電位ＶＲＥＰの信号波形は、重負荷動作時と異なる。
図８において、時刻ｔ０（期間Ｐ１の開始時）以前、すなわち期間Ｐ３では、後述するように、スイッチ素子ＳＷ１がオンしているため、電位ＶＲＥＰ＝出力電位ＶＯＵＴが成立し、かつ、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２がともにオフしているため、インダクタＬ１を流れる電流ＩＬは０［Ａ］となっている。したがって、図８に示すように、時刻ｔ０以降、電位ＶＲＥＰは出力電位ＶＯＵＴを起点として変化し、電流ＩＬは０［Ａ］を起点として変化する（図８（ｄ），（ｅ））。
【００７２】
その後、電流ＩＬおよび電位ＶＲＥＰは、期間Ｐ１ではともに上昇し、期間Ｐ２ではともに下降する（図８（ｄ），（ｅ））。そして、図６を参照して説明したように、電流ＩＬおよび電位ＶＲＥＰが上昇または下降するときの傾きの絶対値はそれぞれ異なるものの、期間Ｐ２において、電位ＶＲＥＰが出力電位ＶＯＵＴに戻るタイミングと、電流ＩＬが０［Ａ］に戻るタイミングとが一致する（図８の時刻ｔ１５）。なお、電位ＶＲＥＰ＜出力電位ＶＯＵＴが成立する時刻ｔ１５と、比較器ＣＯＭＰ２の出力信号ＳＣ２がＬレベルに変化する時刻ｔ２との差は、比較器ＣＯＭＰ２の動作遅延によるものである。
【００７３】
（期間Ｐ３）
時刻ｔ２では、比較器ＣＯＭＰ１の出力信号は依然としてＨレベルであるが（図８（ｂ））、電位ＶＲＥＰ＜出力電位ＶＯＵＴである状態の検出が、比較器ＣＯＭＰ２の出力に反映される。すなわち、時刻ｔ２において、比較器ＣＯＭＰ２の出力信号ＳＣ２はＬレベルとなる（図８（ｆ））。
比較器ＣＯＭＰ２の出力信号ＳＣ２がＬレベルになると、制御回路３０では、ＲＳフリップフロップ（ＮＡＮＤ回路３６，３７）の入力信号Ｓ３４，Ｓ３５は、それぞれＨレベル、Ｌレベルとなり（図８（ｇ），（ｈ））、信号Ｓ３８，Ｓ３９は、それぞれＨレベル、Ｌレベルとなる（図８（ｉ），（ｃ））。したがって、スイッチ素子ＳＷ１がオンし、ＮＭＯＳトランジスタＱ２，Ｑ４はオフする。
スイッチ素子ＳＷ１がオンすると、比較器ＣＯＭＰ２の非反転入力端子および反転入力端子にはともに出力電位ＶＯＵＴが入力されることになるため、時刻ｔ２５において、その出力信号ＳＣ２の論理レベルは不定となる（図８（ｆ））。同様に、信号Ｓ３５の論理レベルも不定となる（図８（ｈ））。
【００７４】
期間Ｐ３において、比較器ＣＯＭＰ２の出力信号ＳＣ２のレベルは不定であるため、ＬレベルからＨレベルに反転する場合もあり得るが、その場合には、ＲＳフリップフロップ（ＮＡＮＤ回路３６，３７）の入力信号Ｓ３４，Ｓ３５はともにＨレベルとなって、制御回路３０の出力論理が保持される。したがって、信号Ｓ３８，Ｓ３９は、それぞれＨレベル、Ｌレベルのまま保持される（図８（ｉ），（ｃ））。
この出力論理の保持は、比較器ＣＯＭＰ１の出力信号ＳＣ１がＬレベルに切り替わるまで、すなわち、期間Ｐ１に切り替わるまで継続され、ＲＳフリップフロップの入力信号の１つである信号Ｓ３４のレベル変化によって解除される。
【００７５】
図８に示すように、スイッチングレギュレータ１の軽負荷動作時では、上記期間Ｐ１〜Ｐ３の動作が順に繰り返し行われる。
【００７６】
以上説明したように、この実施形態に係るスイッチングレギュレータ１は、レプリカ回路２０においてインダクタＬ１を流れる電流の波形を模擬した電位ＶＲＥＰを生成し、この電位ＶＲＥＰと出力電位ＶＯＵＴとの比較結果をモニタする。そして、スイッチングレギュレータ１は、特に軽負荷動作時のときに、その比較結果に基づいてインダクタＬ１を流れる電流が０［Ａ］以下に低下するタイミングを検出し、ＮＭＯＳトランジスタＱ２をオフする。したがって、このスイッチングレギュレータ１では、軽負荷動作時のときに、インダクタＬ１を流れる電流がＮＭＯＳトランジスタＱ２へ逆流することによる電力ロス、すなわち、ＮＭＯＳトランジスタＱ２のオン抵抗により生ずる電力ロスが極めて小さく、効率が高い。
【００７７】
また、このスイッチングレギュレータ１では、インダクタＬ１を流れる電流が０［Ａ］以下に低下するタイミングの検出を、比較的大きな電位ＶＲＥＰに基づいて行っているので、比較器ＣＯＭＰ２にオフセットばらつきが存在したとしても、そのオフセットばらつきが比較結果にもたらす影響が非常に小さい。この点は、比較器ＣＯＭＰ３のオフセットばらつきが比較結果に大きく影響する参照装置５００（図１参照）と比較して、大きく相違する。なお、レプリカ回路２０における電位ＶＲＥＰは、電源電位ＶＤＤ（図６参照）に飽和しない範囲内で大きくすることで、比較器ＣＯＭＰ３のオフセットばらつきが比較結果にもたらす影響を相対的に小さくすることができる。
【００７８】
＜第２の実施形態＞
以下、本発明のスイッチングレギュレータの別の実施形態について説明する。図９は、本実施形態におけるスイッチングレギュレータ２の回路図であるが、図４に示した第１の実施形態のスイッチングレギュレータ１と同一の部位については、同一の符号を付して重複説明を行わない。
【００７９】
第１の実施形態に係るスイッチングレギュレータ１は非常に効率が高いものの、実際には、各スイッチ素子の動作タイミングのずれ、負荷電流の変動等により、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２がともにオフした後においても、軽負荷動作時にインダクタＬ１を流れる電流ＩＬが完全に０［Ａ］とならない場合が生じうる。本実施形態のスイッチングレギュレータ２では、軽負荷動作時にインダクタＬ１を流れる電流ＩＬが完全に０［Ａ］とならない場合であっても、インダクタＬ１にエネルギーを保存することによって、効率を高めるようにしたものである。
【００８０】
図９に示すように、このスイッチングレギュレータ２では、第１の実施形態のスイッチングレギュレータ１に対して、ＮＭＯＳトランジスタＱ５（第６スイッチ素子）とバッ
ファ４４とが追加されている。図９に示すように、ＮＭＯＳトランジスタＱ５のドレインは、インダクタＬ１の一端（出力端子ＶＯＵＴ側の端）に接続され、ＮＭＯＳトランジスタＱ５のソースは、インダクタＬ１の他端に接続される。バッファ４４は、ＮＭＯＳトランジスタＱ５のゲートとＮＯＲ回路３８の出力端との間に接続される。
【００８１】
このスイッチングレギュレータ２では、期間Ｐ３において、制御回路３０のＮＯＲ回路３８の出力信号Ｓ３８がＨレベルとなり、スイッチ素子ＳＷ１がオンすると同時に、ＮＭＯＳトランジスタＱ５がオンする。そのため、期間Ｐ３において、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２がともにオフするにもかかわらずインダクタＬ１を流れる電流ＩＬが完全に０［Ａ］とならない場合であっても、ＮＭＯＳトランジスタＱ５がオンし、インダクタＬ１とＮＭＯＳトランジスタＱ５のソース・ドレインとによって生ずる電流ループが形成されて、エネルギーがインダクタＬ１内に保存される。このとき、インダクタＬ１の両端の電圧は、ＮＭＯＳトランジスタＱ５のオン抵抗と電流ＩＬとの積であるために小さく、電流ＩＬの時間変化も小さいものとなっている。
【００８２】
以上説明したように、本実施形態に係るスイッチングレギュレータ２によれば、前述した第１の実施形態のスイッチングレギュレータ１と比較して、さらに効率を高めることができる。
【００８３】
＜第３の実施形態＞
以下、本発明のスイッチングレギュレータの別の実施形態について説明する。図１０は、本実施形態におけるスイッチングレギュレータ３の回路図であるが、すでに説明したスイッチングレギュレータ１，２と同一の部位については、同一の符号を付して重複説明を行わない。
【００８４】
図８（ｄ）に示したように、第１の実施形態に係るスイッチングレギュレータ１（スイッチングレギュレータ２も同様）では、期間Ｐ２から期間Ｐ３へ移行する際に、時刻ｔ１５〜ｔ２５の間にわずかながら逆方向の電流ＩＬ（ＩＬ＜０）が発生する。これは、比較器ＣＯＭＰ２の動作の遅延（図８では、遅延期間Δｔ＝ｔ２−ｔ１５）のために、レプリカ回路２０内の電位ＶＲＥＰと出力電位ＶＯＵＴとの比較結果が遅れを伴って制御回路３０に入力されるため、ＮＭＯＳトランジスタＱ２をオフするタイミングが遅れることが原因である。
したがって、本実施形態のスイッチングレギュレータ３では、比較器ＣＯＭＰ２の動作の遅延による電流ＩＬの逆流を防止するため、比較器ＣＯＭＰ２の動作による遅延期間だけ、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２の動作を遅延させることで、電流ＩＬを遅延させる。
【００８５】
上記観点から、このスイッチングレギュレータ３では、図１０に示すように、すでに説明したスイッチングレギュレータ２に対して、バッファ４１，４３の前段にそれぞれ遅延回路４５，４６（第１および第２遅延素子）が追加される。そして、遅延回路４５，４６の遅延期間は、比較器ＣＯＭＰ２の動作の遅延期間と同一に設定される。
【００８６】
次に、本実施形態のスイッチングレギュレータ３の動作について、図１１を参照して説明する。図１１は、スイッチングレギュレータ３の軽負荷動作時の各部の信号波形を示すタイミングチャートである。なお、図１１では、図８同様、時刻ｔ０から時刻ｔ１までの間は期間Ｐ１であり、時刻ｔ１から時刻ｔ２までの間は期間Ｐ２であり、時刻ｔ２から時刻ｔ３までの間は期間Ｐ３である。
【００８７】
図１１において、時刻ｔ１５に電位ＶＲＥＰ＜出力電位ＶＯＵＴが成立するが、その比較結果は、比較器ＣＯＭＰ２の動作による遅延のために、直ちに制御回路３０の出力に反映されない。その後、時刻ｔ１５から比較器ＣＯＭＰの遅延期間Δｔ（＝ｔ２−ｔ１５）が経過した時刻ｔ２において、比較器ＣＯＭＰ２の比較結果が制御回路３０の出力に反映される。その結果、時刻ｔ２において、信号Ｓ３９がＬレベルとなって（図１１（ｃ））、ＮＭＯＳトランジスタＱ２がオフする。
一方、第１の実施形態に係るスイッチングレギュレータ１の場合と比較すると、電流ＩＬは、電位ＶＲＥＰに対して、遅延回路４５，４６の遅延期間Δｔだけ全体的に遅れ、時刻ｔ２において電流ＩＬが０［Ａ］となる（図１１（ｄ））。
したがって、本実施形態のスイッチングレギュレータ３では、比較器ＣＯＭＰ２の動作遅れにもかかわらず、電流ＩＬが０［Ａ］になるタイミングと、ＮＭＯＳトランジスタＱ２がオフするタイミングとが時刻ｔ２で一致するため、前述した各実施形態の場合と比較して電流ＩＬの逆流の発生がさらに防止される。
【００８８】
以上説明したように、本実施形態に係るスイッチングレギュレータ３によれば、前述した各実施形態のスイッチングレギュレータと比較して、インダクタＬ１を流れる電流の逆流の発生をさらに抑制させることができる。
【００８９】
以上、本発明の複数の実施形態を詳述してきたが、具体的な構成は本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更その他の改変なども含まれる。たとえば、本発明のスイッチングレギュレータの実施形態として、ステップダウンコンバータを説明したが、これに限られるものではなく、ステップアップコンバータにも適用し得る。
また、第１〜第３の実施形態で説明した各技術的特徴は、適宜組み合わせて適用し得ることが言うまでもない。たとえば、第３の実施形態のスイッチングレギュレータ３における遅延回路４５，４６は、第１の実施形態のスイッチングレギュレータ１に適用できる。
【図面の簡単な説明】
【００９０】
【図１】参照装置の回路図である。
【図２】参照装置の重負荷動作時における動作を示すタイミングチャートである。
【図３】参照装置の軽負荷動作時における動作を示すタイミングチャートである。
【図４】第１の実施形態におけるスイッチングレギュレータの回路図である。
【図５】第１の実施形態におけるスイッチングレギュレータで使用される三角波発生回路の一例を示す回路図である。
【図６】レプリカ回路の動作について説明するための信号波形図である。
【図７】第１の実施形態に係るスイッチングレギュレータの重負荷動作時における動作を示すタイミングチャートである。
【図８】第１の実施形態に係るスイッチングレギュレータの軽負荷動作時における動作を示すタイミングチャートである。
【図９】第２の実施形態におけるスイッチングレギュレータの回路図である。
【図１０】第３の実施形態におけるスイッチングレギュレータの回路図である。
【図１１】第３の実施形態に係るスイッチングレギュレータの軽負荷動作時における動作を示すタイミングチャートである。
【符号の説明】
【００９１】
１…スイッチングレギュレータ
１０…三角波発生回路（第１信号生成部）
ＣＯＭＰ１…比較器（第１比較器）
Ｑ１…ＰＭＯＳトランジスタ（第１スイッチ素子）
Ｑ２…ＮＭＯＳトランジスタ（第２スイッチ素子）
Ｌ１…インダクタ
２０…レプリカ回路（第２信号生成部）
３０…制御回路（スイッチ制御部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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