(57)【要約】【課題】遅延時間が短く、しかも、メタステーブルが起こった場合において確実に後段回路の誤動作を防ぐことができる位相比較回路を提供する。【解決手段】D-F/F２１は外部クロック信号CLK1を制御クロック信号RCLKに基づいて読み込む。インバータINVA1、INVB1はスレショルドレベルが異なるインバータであり、インバータ２２の出力を反転して出力する。インバータINVA2、INVB2はヒステリシス特性を有するインバータであり、インバータINVA2、INVB2の出力を反転して出力する。EX-NOR回路３０、Dラッチ３１、アンドゲート３２は、インバータINVA2、INVB２の出力が一致している時、遅延回路３３の出力をD-FF23および遅延回路３４へ加え、一致していない時はオフとする。D-F/F２３はアンドゲート３２を介して供給される制御クロック信号RCLKの遅延信号に基づいてインバータ２２の出力を読み込み出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部クロック信号と制御クロック信号の位相を比較し、その比較結果に対応する制御信号を出力する位相比較回路において、
前記外部クロック信号を前記制御クロック信号に基づいて読み込む第１の記憶回路と、
前記第１の記憶回路の出力を第１のスレショルドレベルに基づいて反転する第１の反転回路と、
前記第１の記憶回路の出力を第２のスレショルドレベルに基づいて反転する第２の反転回路と、
前記第１の反転回路の出力を反転する第3の反転回路と、
前記第２の反転回路の出力を反転する第４の反転回路と、
前記制御クロック信号を一定時間遅延させて出力する遅延回路と、
前記第３、第４の反転回路の出力が一致している時、前記遅延回路の出力を能動状態とし、一致していない時、非能動状態とする一致制御回路と、
前記一致制御回路の出力に基づいて前記第１の記憶回路の出力を読み込み、前記制御信号として出力する第２の記憶回路と、
を具備することを特徴とする位相比較回路。
【請求項２】
前記第３、第４の反転回路がヒステリシス特性を有していることを特徴とする請求項１に記載の位相比較回路。
【請求項３】
前記一致制御回路は、前記第３、第４の反転回路の出力が一致するか否かを検出し比較する比較回路と、該比較回路の出力を読み込むラッチ回路と、該ラッチ回路の出力によって開閉制御されるゲート回路とから構成されていることを特徴とする請求項１または請求項２に記載の位相比較回路。
【請求項４】
前記第１、第２の反転回路が抵抗分割によって生成した基準電圧に基づいて入力信号を反転するカレントミラーアンプによって構成されていることを特徴とする請求項１〜請求項３のいずれかの項に記載の位相比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル位相比較回路に係り、特に、メタステーブルが起こった時の後段回路の誤動作を防止することができる位相比較回路に関する。
【背景技術】
【０００２】
DDR-SDRAM（Double Data Rate-Synchronous Dynamic RAM）などで使用されるDLL（Delay Locked Loop）の全体回路を図４に示し、その動作波形を図５に示す。入力回路１から入力された外部クロックCLKは遅延回路２、バッファ３を介して、出力制御クロックCLKOを生成し、このクロックCLKOに基づいて、DQ出力回路４およびDQS出力回路５においてそれぞれデータDQおよびデータ制御クロックDQSが出力される。このとき、位相比較回路７および遅延制御回路８によって、ダミー出力回路９を介して出力される制御クロック信号RCLKの立ち上がりと入力クロックCLKの立ち上がりのタイミングが一致するように遅延回路２の遅延時間が制御され、これによって出力データDQおよびクロックDQSが入力クロックCLKと同じタイミングとなる。位相比較回路７は、制御クロック信号RCLKの立ち上がりが外部クロックCLKの立ち上がりより遅いと信号UP=Lを出力し（図５の前半参照）、外部クロックCLKの立ち上がりより早いと信号UP=Hを出力する（図５の後半参照）。遅延制御回路８は状態信号UP＝H/Lを受けて、タイミング信号CCLKの立ち上がりによって、それぞれ遅延時間を増減する。なお、図では説明のために、遅延時間の増減を誇張して描いている。
【０００３】
従来の位相比較回路７の構成を図６に示し、その動作波形を図７に示す。エッジトリガ型D-F/F（ディレイ・フリップフロップ）１１は、クロック端子CKの信号の立ち上がりタイミングでデータ端子Dのデータを出力端子Qに伝搬する。図の左側に示す第１のD-F/F１１は、データ端子Dに外部クロック信号CLK、クロック端子CKに制御クロック信号RCLKが接続され、制御クロック信号RCLKの立ち上がりタイミングで外部クロック信号CLKがラッチされる。一般にD-F/Fでは、データ端子Dの遷移とクロック端子CKの立ち上がりのタイミングが十分近い場合、図７の波形図の後半に見られるように、ある期間にわたって出力Qが発振するメタステーブル現象が起こる可能性がある。また、D-F/Fの帯域幅が狭い場合には出力Qは発振せずに、中間値を保持する形でメタステーブル状態が現れることもあるが、以下の説明は同じことになる。特にDLLの位相比較回路では、制御クロック信号RCLKの立ち上がりを外部クロック信号CLKの立ち上がりに近づけるようにDLLは動作するため、メタステーブルの起こる可能性が高い。
【０００４】
その対策として、図６に示すように、D-F/F１１の出力をインバータ１２を介してD-F/F１３のデータ端子Dに加え、また、制御クロック信号RCLKを遅延回路１４によって時間d1だけ遅延させてからD-F/F１３のクロック端子CKに加え、これにより、第１のD-F/F１１の出力を遅延時間d1だけ待ってから再度第2のD-F/F１３でラッチすることで、ポジティブフィードバックをかけて発振の影響を抑えるようにしていた。メタステーブルは確率事象であり、発生確率はメタステーブルの継続時間tMET（図７参照）の指数関数に反比例して、減少する。すなわち、2個のD-F/F１１、１３間の遅延時間d1を十分とることで、実使用上無視できる程度の低い確率に抑えることで対策していた（例えば、特許文献１を参照）。
【特許文献１】特開2005-228426号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年、DRAMの動作周波数が急激に高くなるにしたがって、遅延時間d1を十分とることが困難になってきている。すなわち、動作マージンを確保するために動作周波数に反比例して遅延時間d1を削減していくと、メタステーブルの発生確率が急激に増大する。すなわち、図７の波形図の後半に見られるように、遅延時間d1がメタステーブル継続時間ｔMETより短くなると、第2のD-F/F１３で発振を抑えきることができず、遅延制御回路８（図４）の誤動作を引き起こす可能性がある。
本発明は上記事情を考慮してなされたもので、その目的は、上述した遅延時間d1を削減することができ、しかも、確実に後段回路の誤動作を防ぐことができる位相比較回路を提供することにある。
【課題を解決するための手段】
【０００６】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、外部クロック信号と制御クロック信号の位相を比較し、その比較結果に対応する制御信号を出力する位相比較回路において、前記外部クロック信号を前記制御クロック信号に基づいて読み込む第１の記憶回路と、前記第１の記憶回路の出力を第１のスレショルドレベルに基づいて反転する第１の反転回路と、前記第１の記憶回路の出力を第２のスレショルドレベルに基づいて反転する第２の反転回路と、前記第１の反転回路の出力を反転する第3の反転回路と、前記第２の反転回路の出力を反転する第４の反転回路と、前記制御クロック信号を一定時間遅延させて出力する遅延回路と、前記第３、第４の反転回路の出力が一致している時、前記遅延回路の出力を能動状態とし、一致していない時、非能動状態とする一致制御回路と、前記一致制御回路の出力に基づいて前記第１の記憶回路の出力を読み込み、前記制御信号として出力する第２の記憶回路とを具備することを特徴とする位相比較回路である。
【０００７】
請求項２に記載の発明は、請求項１に記載の位相比較回路において、前記第３、第４の反転回路がヒステリシス特性を有していることを特徴とする。
請求項３に記載の発明は、請求項１または請求項２に記載の位相比較回路において、前記一致制御回路は、前記第３、第４の反転回路の出力が一致するか否かを検出し比較する比較回路と、該比較回路の出力を読み込むラッチ回路と、該ラッチ回路の出力によって開閉制御されるゲート回路とから構成されていることを特徴とする。
請求項４に記載の発明は、請求項１〜請求項３のいずれかの項に記載の位相比較回路において、前記第１、第２の反転回路が抵抗分割によって生成した基準電圧に基づいて入力信号を反転するカレントミラーアンプによって構成されていることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、位相比較回路内でメタステーブルが生じても後段回路の誤動作を回避できるため、従来のメタステーブル対策である遅延時間を大幅に削減でき、動作マージンを確保しながら高い周波数でDLLを動作させることができる効果がある。 
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態による位相比較回路の構成を示すブロック図であり、この位相比較回路はDLL回路（図４参照）に使用される。図１において、２１は外部クロック信号CLKをDLL回路のダミー出力回路９（図４）から出力される制御クロック信号RCLKの立ち上がりタイミングで読み込む第１のD-F/F、２２はD-F/F２１の出力信号を反転して出力するインバータ、２３はインバータ２２の出力を信号UPCLKの立ち上がりタイミングで読み込む第2のD-F/Fである。INVA1、INVB1はそれぞれインバータ２２の出力を反転して出力するインバータであり、インバータINVA1のスレショルドレベルVthAがインバータINVB1のスレショルドレベルVthBより高く設定されている（図２参照）。このスレショルドレベルの相違は非対称サイジングによって設定することができる。すなわち、通常のインバータに比して、PMOSに対するNOMSのトランジスタのチャネル幅を相対的に小さくすることで、入力スレショルドレベルVthAをセンター値より上げることができる。インバータINVB1については逆方向に非対称サイジングを行なう。
【００１０】
COA、COBはそれぞれインバータINVA1、INVB1の出力端に接続されたコンデンサである。INVA2、INVB2はそれぞれインバータINVA1、INVB1の出力信号NA1、NB1を反転して出力するインバータであり、ヒステリシス特性を有している。すなわち、信号NA1（NB1）が“H”（ハイ）から“L”（ロー）に変化する時のスレショルドレベルは電源電圧のセンター値より低く、一方、信号NA1（NB1）が“L”から“H”に変化する時のスレショルドレベルは電源電圧のセンター値より高く設定されている。なお、このようなインバータは従来から公知であり、通常のインバータに、出力を入力側へフィードバックするインバータを付加することで実現できる。
なお、ここでは、コンデンサCOAとCOBとは、同じ容量を有しているものとして説明する。また、インバータINVA2とINVB2とは、同じヒステリシス特性を有しているものとして説明する。
【００１１】
３０はインバータINVA2の出力信号NA2とインバータINVB2の出力信号NB2のイクスクルーシブノアをとるEX-NOR回路であり、その出力はハザード防止用のフロースルー型Dラッチ３１のデータ端子Dへ入力される。Dラッチ３１は端子Gへ加えられる信号が“L”の時、データ端子Dのデータを出力端子Qから出力し、端子Gの信号が“H”に立ち上がると、データ端子Dのデータをラッチして出力端子Qから出力する。この出力端子Qの出力信号N2はアンドゲート３２の第１入力端へ加えられる。３３は制御クロック信号RCLKを一定時間d1遅延させて出力する遅延回路であり、この遅延回路３３の出力がDラッチ３１の端子Gおよびアンドゲート３２の第２入力端へ加えられる。アンドゲート３２は信号N2が“H”の時、遅延回路３３の出力を信号UPCLKとしてD-F/F２３のクロック端子CKおよび遅延回路３４の入力端へ出力する。遅延回路３４は信号UPCLKを時間d2遅延させ、信号CCLKとしてDLL回路の遅延制御回路８（図４）へ出力する。
【００１２】
次に、上述した位相比較回路の動作を図２に示す波形図を参照して説明する。
メタステーブルが起こらなかった場合（波形前半）、外部クロックCLK=“H”がラッチされると、インバータ２２の出力信号N1=“L”と確定するため、インバータINVA1、INVB1の各出力信号NA1とNB1は安定に“H”、インバータINVA2、INVB2の各出力信号NA2とNB2は“L”となって一致する。この結果、EX-NOR回路３０の出力が“H”、Dラッチ３１の出力N2が“H”となり、制御クロック信号RCLKの遅延信号（遅延回路３３の出力）がアンドゲート３２を通過し信号UPCLKとしてD-F/F２３および遅延回路３４へ供給される。これにより、インバータ２２の出力“L”がD-F/F２３に読み込まれ、D-F/F２３から状態信号UPとして“L”が出力され、また、遅延回路３４から信号CCLKが出力される。これらの信号UPおよびCCLKは遅延制御回路８（図４）へ加えられ、これにより、遅延制御回路８が動作する。
【００１３】
次に、メタステーブルが起こった場合（波形後半）、インバータINVA1は入力スレショルドレベルVthAが高く、コンデンサCOAによって動作帯域幅が抑えられているため、出力信号NA1は放電時間より充電時間が長いために“H”側で小振幅で発振し、徐々にレベルが下がる。また、インバータINVA2はヒステリシスを有し、スレショルドレベルが低いため、信号NA2は一定期間“L”を保つ。
一方、インバータINVB1は入力しきい値VthBが低いため、出力信号NB1が発振しつつ急速にレベルが下がり、この結果、インバータINVB2の出力信号NB2は早い段階で“H”になる。すなわち、信号NB2が“H”となってから所定時間信号NA2が“L”を保ち、この間、EX-NOR回路３０の出力が”L“となる。このときに制御クロック信号RCLKの遅延信号が遅延回路３３から出力されると、Dラッチ３１において”L“がラッチされ、この結果、アンドゲート３２が閉状態となり、信号UPCLKが発生しない。したがって、メタステーブルが遅延時間d1まで継続した場合は、遅延制御回路８（図４）は動作せず、メタステーブルによる誤動作が回避される。
【００１４】
なお、インバータ２２の入力スレショルドレベルはセンター、すなわちしき値VthAとVthBの間にあるため、D-F/F２３の入力論理値は信号NA2が立ち上がる前に確定していると考えられる。したがって、遅延時間d1が経過するより前に信号NA2が立ち上がった場合は信号UPCLK、CCLKは発生するが、インバータ２２の出力信号N1はそれ以前に確定しているため、メタステーブルが起こることはない。
【００１５】
また、インバータINVA2、INVB2を共にヒステリシスをもつインバータとしている理由は、信号NA1、NB1が小振幅で振動している時に反転することがないようにするためである。
また、インバータINVA1に対してインバータINVA2のサイズを大きくすることでも動作帯域幅を抑えることができるので、この場合、コンデンサを省略することができる。
なお、インバータINBA1、INVB1のスレショルドレベルを同一とし、インバータINVA2、INVB2のスレショルドレベルを相違させても同様の効果が得られる。
【００１６】
次に、本発明の第2の実施形態を図３に示す。この実施形態が上述した第１の実施形態と異なる点は、第１の実施形態におけるしきい値VthA、VthBのインバータINVA1、INVA2の替わりに、抵抗４１〜４３による抵抗分割で生成したVrefA、VrefB（VrefA＞VrefB）を基準電圧とするカレントミラーアンプAMPA、AMPBを備えている点である。この実施形態の基本的な動作は、第１の実施形態とほぼ同じである（図２参照）。本実施形態は、論理しきい値を厳密に制御できるため、最適値に設定できる利点を有する。
【産業上の利用可能性】
【００１７】
この発明は、DDR-SDRAMなどで使用されるDLL回路等に用いて好適である。
【図面の簡単な説明】
【００１８】
【図１】この発明の第１の実施形態による位相比較回路の構成を示すブロック図である。
【図２】同実施形態の動作を説明するための波形図である。
【図３】この発明の第２の実施形態による位相比較回路の構成を示すブロック図である。
【図４】DDL回路の構成を示すブロック図である。
【図５】図４に示すDDL回路の動作を説明するための波形図である。
【図６】従来の位相比較回路の構成例を示すブロック図である。
【図７】同位相比較回路の動作を説明するための波形図である。
【符号の説明】
【００１９】
２１、２３…D-F/F
２２、INVA1、INVB1、INVA2、INVB2…インバータ
３０…EX-NOR回路
３１…Dラッチ
３２…アンドゲート
３３、３４…遅延回路
４１〜４３…抵抗
AMPA、AMPB…カレントミラーアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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