(57)【要約】      （修正有）【課題】動作が安定であって信頼性が良好である抵抗変化メモリ素子を備えた半導体装置を提供する。【解決手段】電圧の印加によって抵抗値が変化する抵抗変化層４１が下部電極４２と上部電極４３に挟まれてなる構造を有する抵抗変化メモリ素子４０を備えた半導体装置であって、前記２つの電極のうちの少なくともいずれか一方の電極の前記抵抗変化層に面する側に凸部４３Ａが形成され、抵抗変化層４１には凸部４３Ａに対応する凹部４１Ａが形成され、凹部４１Ａに相当する部分では抵抗変化層４１（遷移金属酸化物、例えばニッケル酸化膜）の厚さが薄くなって、凹部４１Ａの周囲に対して大幅に抵抗値が小さくなるため、抵抗変化層４１のうち、メモリの動作に実質的に寄与する面積は凸部４３Ａに対応した面積となる。【選択図】図８
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【特許請求の範囲】
【請求項１】
抵抗変化層が２つの電極に挟まれてなる構造を有する抵抗変化メモリ素子を備えた半導体装置であって、
前記２つの電極のうちの少なくともいずれか一方の電極の前記抵抗変化層に面する側に凸部が形成されていることを特徴とする半導体装置。
【請求項２】
前記抵抗変化メモリ素子は半導体基板上に形成され、前記２つの電極は当該半導体基板に近い側に形成される下部電極と、該下部電極上の前記抵抗変化層上に形成される上部電極よりなり、前記凸部は当該上部電極に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凸部は、前記２つの電極のうちの少なくともいずれか一方に接続されるプラグに対応する位置よりずらした位置に形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記凸部が形成されている電極と前記抵抗変化層の間に絶縁層が形成され、前記凸部は、前記絶縁層を貫通するように形成されていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
抵抗変化メモリ素子を備えた半導体装置の製造方法であって、
前記抵抗変化メモリ素子の下部電極を形成する第１の工程と、
前記下部電極上に抵抗変化層を形成する第２の工程と、
前記抵抗変化層上に前記抵抗変化メモリ素子の上部電極を形成する第３の工程と、を有し、
前記上部電極と前記下部電極のうちの少なくともいずれか一方の電極の前記抵抗変化層に面する側に凸部を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の工程の後で前記抵抗変化層上に絶縁層を形成する工程と、
前記絶縁層をエッチングして前記抵抗変化層を露出させる貫通穴を形成する工程と、を有し、
前記第３の工程では、前記貫通穴を埋設する前記凸部を有するように前記上部電極が形成されることを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化メモリ素子を有する半導体装置および当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、不揮発性メモリとして主流であるフラッシュメモリより高速で低消費電力なメモリとして、抵抗変化メモリ（ReRAM；resistive random access memory）が注目されている。抵抗変化メモリとは、電圧の印加によって抵抗値が変化する抵抗変化層を用いて構成するメモリである。図１は、抵抗変化層に電圧を印加した場合の電流値の変化（Ｉ−Ｖ特性）の一例を示したものである。抵抗変化層は、高抵抗状態と低抵抗状態の２つの状態間でスイッチングされる。例えば、高抵抗状態となっている抵抗変化層に適当な電圧を印加すると低抵抗に変化（セット、図中「Ｓｅｔ」で表記）する。また、低抵抗状態となっている抵抗変化層に適当な電圧を印加すると高抵抗状態に変化（リセット、図中「Ｒｅｓｅｔ」で表記）する特徴を有している。
【０００３】
上記の抵抗変化層を構成する材料としては、例えば遷移金属酸化物（TMO；transition metal oxide）がある。遷移金属酸化物は、シリコンウェハを用いてデバイスを形成する場合のデバイスの製造プロセスとの親和性が良好であり、抵抗変化メモリ素子を構成する材料として着目されている。
【０００４】
しかし、抵抗変化メモリ素子は、抵抗変化層（遷移金属酸化物）の面積が大きくなるとリセット電流が大きくなる場合があり、また、リセット電流のばらつきが大きくなってメモリの動作が不安定になってしまう問題がある。このような動作の不安定を回避するためには抵抗変化層の面積を小さくすることが好ましい。
【０００５】
しかし、例えば抵抗変化層を微細加工の限界まで小さくすると、抵抗変化層をパターンエッチングする場合に用いるレジストとの接触面積も小さくなるため、レジスト剥がれが起きやすくなるという新たな問題が発生する。抵抗変化層のエッチングにおいてレジスト剥がれが発生すると、抵抗変化層のエッチング形状に不具合が生じ、メモリの信頼性が低下してしまう懸念がある。
【０００６】
そこで、上記のメモリの動作が不安定になる問題を解決する技術の１つとして、抵抗変化層を挟むように設置される上部電極と下部電極のうち、下部電極をなくし、プラグが実質的に下部電極を兼ねる構造（Plug-BE； plug contact type bottom electrode）が提案されていた（非特許文献１参照）。例えば、従来下部電極に接続されていたプラグが抵抗変化層に接続されるように構成することで、抵抗変化層の面積を例えばセルサイズいっぱいまで大きくしつつ、抵抗変化メモリの動作に寄与する実効的な抵抗変化層の面積を小さくすることができる。
【特許文献１】特開２００４−３６３６４号公報
【非特許文献１】Samsung, IEDM2005, 31.4
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、プラグが抵抗変化層に直接接続される構造では、抵抗変化層の所定の箇所に電界集中が生じやすくなるという構造上の問題を有していた。例えば、プラグは層間絶縁層の中に埋設されるように形成されることが一般的である。このため、抵抗変化層とプラグを接続するためには、層間絶縁層とプラグの上端が平坦にされることが好ましい。
【０００８】
しかし、例えばシリコン酸化膜などより構成される層間絶縁層とＷやＣｕなどの金属材料よりなるプラグの上端には段差が生じやすくなってしまう。このように、プラグが層間絶縁層の上端から突出するか、または、プラグが層間絶縁層の上端から凹んで形成されると、抵抗変化層には電界が集中する部分が生じやすくなり、メモリの信頼性が低下してしまう問題が生じてしまう。
【０００９】
そこで、本発明では、上記の問題を解決した、新規で有用な半導体装置および半導体装置の製造方法を提供することを統括的課題としている。
【００１０】
本発明の具体的な課題は、動作が安定であって信頼性が良好である抵抗変化メモリ素子を備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の観点では、上記の課題を、電圧の印加によって抵抗値が変化する抵抗変化層が２つの電極に挟まれてなる構造を有する抵抗変化メモリ素子を備えた半導体装置であって、前記２つの電極のうちの少なくともいずれか一方の電極の前記抵抗変化層に面する側に凸部が形成されていることを特徴とする半導体装置により、解決する。
【００１２】
本発明の第２の観点では、上記の課題を、抵抗変化メモリ素子を備えた半導体装置の製造方法であって、前記抵抗変化メモリ素子の下部電極を形成する第１の工程と、前記下部電極上に、電圧の印加によって抵抗値が変化する抵抗変化層を形成する第２の工程と、前記抵抗変化層上に前記抵抗変化メモリ素子の上部電極を形成する第３の工程と、を有し、前記上部電極と前記下部電極のうちの少なくともいずれか一方の前記抵抗変化層に面する側に凸部を形成することを特徴とする半導体装置の製造方法により、解決する。
【発明の効果】
【００１３】
本発明によれば、動作が安定であって信頼性が良好である抵抗変化メモリ素子を備えた半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
まず、図２で抵抗変化メモリ素子を備えた半導体装置の構成の一例を説明し、さらに図２の半導体装置の問題点を図３〜図７で説明した後、当該問題点を解決する本発明の概要について図８以下で説明する。
【００１５】
図２は、抵抗変化メモリ素子を備えた半導体装置１０を模式的に示した断面図である。図２を参照するに、本図に示す半導体装置１０は、例えばシリコンなどの半導体材料により構成される基板１１上に形成される。基板１１には、例えばＳＴＩ（シャロー・トレンチ・アイソレーション）などによって素子分離絶縁膜１２が形成され、素子分離絶縁膜１２によって画成される素子形成領域には、例えばＭＯＳトランジスタよりなる半導体素子２０が形成されている。
【００１６】
半導体素子（ＭＯＳトランジスタ）２０は、素子形成領域に形成されたチャネル２１と、チャネル２１上に形成されたゲート絶縁膜２２上と、ゲート絶縁膜２２上に形成されたゲート電極２３とを有している。また、ゲート電極２３の側壁には、側壁絶縁膜２４が形成されている。また、ゲート電極２３の両側の基板１１には、基板１１（チャネル２１）と異なる導電型となる不純物領域２５，２６（ソース領域またはドレイン領域）が形成され、ＭＯＳトランジスタが構成されている。
【００１７】
また、ＭＯＳトランジスタ２０を覆うように絶縁層ｄ１が形成され、さらに絶縁層ｄ１上に、絶縁層ｄ２，ｄ３，ｄ４が順に積層されている。また、不純物領域２６（不純物領域２５）に接続される、プラグｐ１が、絶縁層ｄ１を貫通するように形成されている。さらに、プラグｐ１の不純物領域２６に接続される側の反対側には、パターン配線ｍ１が接続されている。絶縁層ｄ２は、パターン配線ｍ１を覆うように形成されており、パターン配線ｍ１に接続されるプラグｐ２が、絶縁層ｄ２を貫通するように形成されている。
【００１８】
さらに、絶縁層ｄ２上には、下部電極３２と上部電極３３の間に抵抗変化層３１が形成されてなる抵抗変化メモリ素子３０が形成されている。下部電極３２は、プラグｐ２に接続され、上部電極３３は、抵抗変化メモリ素子３０を覆うように形成された絶縁層ｄ３を貫通するプラグｐ３に接続されている。また、絶縁層ｄ３上には、パターン配線ｍ２が形成され、絶縁層ｄ４がパターン配線ｍ２上に形成されて、半導体装置１０が構成されている。また、図２には、単位セルと呼ばれる領域を図示している。
【００１９】
また、上記の構成において、プラグｐ１，ｐ２，ｐ３は、例えばＷよりなるが、Ｃｕを用いて構成してもよい。また、パターン配線ｍ１，ｍ２は、例えばＡｌよりなるが、Ｃｕを用いて構成してもよい。
【００２０】
上記の半導体装置１０においては、ＭＯＳトランジスタ２０によって、抵抗変化メモリ素子３０のスイッチングが行われる。抵抗変化メモリ素子３０を構成する抵抗変化層３１は、例えばニッケル酸化膜などの遷移金属の酸化物よりなり、高抵抗状態と低抵抗状態の２つの状態間でスイッチングされる。
【００２１】
例えば、高抵抗状態となっている抵抗変化層に適当な電圧を印加すると低抵抗に変化する（セット）。また、低抵抗状態となっている抵抗変化層に適当な電圧を印加すると高抵抗状態に変化する（リセット）。
【００２２】
しかし、抵抗変化メモリ素子３０は、抵抗変化層３１を構成する遷移金属酸化物層の面積が大きくなるとリセット電流が大きくなる場合があり、また、リセット電流のばらつきが大きくなってメモリの動作が不安定になってしまう問題がある。このような動作の不安定を回避するためには抵抗変化層３０の面積を小さくすることが好ましい。
【００２３】
しかし、例えば抵抗変化層３０を小さくすると、抵抗変化層をパターンエッチングする場合に用いるレジストとの接触面積も小さくなるため、レジスト剥がれが起きやすくなるという新たな問題が発生する。抵抗変化層のエッチングにおいてレジスト剥がれが発生すると、抵抗変化層のエッチング形状に不具合が生じ、メモリの信頼性が低下してしまう懸念がある。
【００２４】
このため、従来は抵抗変化メモリ素子３０（抵抗変化層３１）を単位セルに対して十分に大きくする必要があった。図３は、図２に示した半導体装置１０の抵抗変化素子３０近傍を示す拡大図である。なお、本図以降の図では、先に説明した部分には同一の符号を付し、説明を省略する場合がある。図３を参照するに、抵抗変化層３１の幅Ｗ１は、例えばセルサイズに対して７０％〜８０％程度の大きさとされている。これは、先に説明したように、抵抗変化層３１のパターンエッチングに用いるレジストの剥がれの懸念を小さくするためである。
【００２５】
図４は、先に示した抵抗変化層３０の幅Ｗ１を小さくした構造を有する、抵抗変化メモリ素子３０Ａを示す図である。図４を参照するに、本図に示す抵抗変化メモリ素子３０Ａでは、下部電極３２Ａ、抵抗変化層３１Ａ，および上部電極３３Ａの幅Ｗ２が、抵抗変化層３０の幅Ｗ１に比べて小さくされている。抵抗変化層３０Ａの幅Ｗ２を微細化（例えばプラグｐ３の径より僅かに大きい程度）すると、抵抗変化層３０Ａの面積が小さくなる。このため、リセット電流の増大やリセット電流のばらつきなどの現象が抑制されて抵抗変化層の特性は安定するものの、一方で抵抗変化層をエッチングする場合のレジストの剥がれが発生しやすくなってしまう問題がある。
【００２６】
そこで、メモリの動作が不安定になる問題を解決する技術の１つとして、図５に示すように、抵抗変化層を挟むように設置される上部電極と下部電極のうちの下部電極をなくし、プラグｐ２が実質的に下部電極を兼ねる構造が提案されていた（Samsung, IEDM2005, 31.4参照）。図５は、抵抗変化メモリ素子において下部電極を省略して、プラグが抵抗変化層に接続されるようにした構造の一例を示す図である。
【００２７】
図５を参照するに、抵抗変化層３１Ｂと抵抗変化層３１Ｂ上に形成された上部電極３３Ｂにより構成される抵抗変化メモリ素子３０Ｂにおいて、上部電極にプラグｐ３が、抵抗変化層３１Ｂにはプラグｐ２がそれぞれ接続されている。
【００２８】
上記の構造においては、プラグｐ２が下部電極の機能を兼ねることになる。すなわち、抵抗変化層３１Ｂのうち、メモリの動作に実質的に寄与する面積はプラグｐ２に対応した面積となる。したがって、上記の構造においては、形成される抵抗変化層３１Ｂの面積を従来と同様程度に大きく維持しつつ、かつ、抵抗変化メモリの動作に寄与する実効的な抵抗変化層の面積を小さくすることができる。
【００２９】
しかし、上記のようにプラグｐ２が抵抗変化層３１Ｂに直接接続される構造では、抵抗変化層３１Ｂの所定の箇所に電界集中が生じやすくなるという構造上の問題が発生してしまう。
【００３０】
例えば、プラグｐ２は、絶縁層（層間絶縁層）ｄ２の上端面から突出する場合や、または絶縁層ｄ２の上端面から凹んで形成されてしまう場合がある。例えば、Ｗよりなるプラグｐ２は、絶縁層ｄ２にビアホールを形成した後、当該ビアホールを埋設するように、例えばＣＶＤ法などにより形成される。また、上記の成膜の後には、ＣＭＰ（化学機械研磨）などにより絶縁層ｄ２上に形成されたＷを削除することが行われる。また、ＣＭＰの後に様々な後処理（例えば酸化したＷの還元やエッチバック処理など）が行われる場合がある。このような様々な処理においては、硬さや薬液に対するエッチングレートが異なる絶縁層ｄ２とプラグｐ２との間で段差が生じてしまう場合が多い。
【００３１】
図６Ａ、図６Ｂは、抵抗変化メモリ素子３０Ｂに接続されるプラグｐ２の形状の例を示した図である。例えば、図６Ａに示すように、プラグｐ２の上端面が絶縁層ｄ２の上端面に対して凹んでいる場合や、図６Ｂに示すようにプラグｐ２の上端面が絶縁層ｄ２の上端面に対して突出してしまう場合がある。
【００３２】
このように、プラグｐ２に凹凸が生じると、プラグｐ２の端部と抵抗変化層３１Ｂとの間で電界集中が生じてメモリ素子の信頼性が低下しまう場合がある。また、プラグｐ２の凹凸の形状が抵抗変化層３１Ｂの上端側の平坦度を悪化させて凹凸を生じさせる場合があり、このような抵抗変化層３１Ｂの上端側の形状の変化は上記の電界集中を助長させてしまう場合がある。
【００３３】
また、ＣＭＰやＣＭＰ後の表面処理によっては、例えば図７に示すようにプラグｐ２の表面に凹凸が生じてしまう場合があり、この場合にも凹凸の形状によって電界集中が生じてしまう場合があった。
【００３４】
そこで、本発明では、以下に説明するように、抵抗変化層を挟むように形成される上部電極と下部電極のうちの少なくともいずれか一方の電極の、抵抗変化層に面する側に凸部を形成している。例えば、図２に示す抵抗変化メモリ素子３０を、以下に示す抵抗変化メモリ素子に置き換えることで、動作が安定であって信頼性が良好である抵抗変化メモリ素子を備えた半導体装置を構成することができる。
【００３５】
図８は、上部電極に凸部を形成した抵抗変化メモリ素子４０を模式的に示した断面図である。図８を参照するに、本図に示した抵抗変化メモリ素子４０は、下部電極４２と、下部電極４２上に形成された抵抗変化層４１、および抵抗変化層４１上に形成された上部電極４３と、を有している。すなわち、抵抗変化層４１は、２つの電極（下部電極４２，上部電極４３）に挟まれた構造を有している。
【００３６】
上記の上部電極４３の抵抗変化層４１に面する側には、抵抗変化層４１に向かって凸状となる凸部４３Ａが形成されている。また、抵抗変化層４１には、上記の凸部４３Ａに対応する凹部４１Ａが形成されている。すなわち、上部電極に形成された凸部４３Ａが、抵抗変化層４１Ａに形成された凹部４１と組み合わせられるようにして抵抗変化層４１と上部電極４３が積層されている。
【００３７】
上記の抵抗変化メモリ素子４０においては、抵抗変化層４１のうち、メモリの動作に実質的に寄与する面積は凸部４３Ａ（凹部４３Ｂ）に対応した面積となる。これは凹部４１Ａに相当する部分では抵抗変化層４１（遷移金属酸化物、例えばニッケル酸化膜）の厚さが薄くなって、凹部４１Ａの周囲に対して大幅に抵抗値が小さくなるためである。したがって、上記の構造においては、エッチングによってパターニングして形成される抵抗変化層４１の面積を従来と同様程度に大きく（例えばセルサイズの７０％〜８０％程度）しつつ、かつ、抵抗変化メモリの動作に寄与する実効的な抵抗変化層の面積を小さくすることができる。
【００３８】
このため、上記の抵抗変化メモリ素子４０（抵抗変化層４１）をパターンエッチングする場合に、レジストの接触面積が大きくなる。このため、レジストの剥がれの発生を抑制してメモリの信頼性を良好としながら、さらに、抵抗変化層の面積を大きくした場合のリセット電流の増大やリセット電流のばらつきを抑制し、メモリの動作を安定とすることができる。
【００３９】
また、上記の凸部は、上部電極と下部電極のいずれに形成されてもよいが、上部電極に形成されることがより好ましい。例えば、凸部を上部電極に形成する場合には、抵抗変化メモリ素子を形成する場合に、電極の段差形状（凸部）が抵抗変化層の平坦度に対して与える影響が小さくなり、電界集中の影響が抑制される。
【００４０】
また、上記の凸部は、上部電極または下部電極の様々な場所に形成することが可能であるが、上部電極または下部電極のうちの少なくともいずれか一方に接続されるプラグに対応する位置よりずらした位置に形成されていることがより好ましい。この場合、抵抗変化層４１のうち、実質的にメモリの動作に実質的に寄与する部分（凹部４１Ａ）と、段差形状が形成される可能性が高いプラグｐ２上とを離間させることが可能となり、先に説明した電界集中の影響を抑制することが可能となり、好適である。
【００４１】
例えば、上記の抵抗変化メモリ素子４０は、一例として下記のようなサイズで構成することができる。なお、下記の数値は抵抗変化メモリ素子を構成する場合の一例であり、本発明はこれに限定されるものではない。例えば、セルサイズの幅が１００ｎｍ乃至７００ｎｍの場合、抵抗変化メモリ素子４０（抵抗変化層４１）の幅Ｗ３は、セルサイズの幅の７０％〜８０％、抵抗変化層４１の厚さは２０ｎｍ乃至５０ｎｍ、抵抗変化層４１の凹部４１Ａの厚さは１０ｎｍ乃至２０ｎｍ、凹部４１Ａ（凸部４３Ａ）の幅Ｌ１は、３０ｎｍ乃至２００ｎｍ、プラグｐ２，ｐ３の径は３０ｎｍ乃至２００ｎｍとする。
【００４２】
また、例えば図８に示した構造は以下の図９に示すように変更することとも可能である。図９は、図８に示した抵抗変化メモリ素子４０の変形例である抵抗変化メモリ素子５０を示す図である。
【００４３】
図９を参照するに、本図に示す抵抗変化メモリ素子５０は、抵抗変化メモリ素子４０の下部電極４２、抵抗変化層４１、および上部電極４３にそれぞれ相当する下部電極５２，抵抗変化層５１，および上部電極５３をそれぞれ有している。本図に示す場合、抵抗変化層５１には、凹部が形成されておらず、さらに抵抗変化層５１と上部電極５３の間には絶縁層５４が形成されている点で図８の場合と相違する。
【００４４】
また、絶縁層５４には、上部電極５３に形成された凸部５３Ａを貫通させるための貫通穴５４Ａが形成されており、凸部５３Ａは貫通穴５４Ａを貫通して抵抗変化層５１に接するように構成されている。
【００４５】
上記の抵抗変化メモリ素子５０は、図８に示した抵抗変化メモリ素子４０と同様の効果を奏することに加えて、さらに絶縁層５４が形成されているために、下部電極５２から上部電極５３にかけてリークパスが形成されることが抑制され、メモリの信頼性を良好とすることができる。また、上部電極に凸部を形成する場合に抵抗変化層に凹部を形成する必要が無いため、抵抗変化層に電界集中の特異点が形成されてしまうリスクを更に低減することができる。
【００４６】
例えば、上記の絶縁層５４は、シリコン酸化膜（ＳｉＯ２膜）により形成することができるが、他の絶縁材料（例えばＳｉＮ膜、ＳｉＣ膜など）を用いて形成してもよい。また、絶縁層５４と上部電極５３の間に、絶縁層５４と上部電極５３の密着を良好とするための密着層を付加してもよい。例えば、絶縁層５４がシリコン酸化膜、上部電極５３がＰｔよりなる場合、当該密着層は、上部電極と異なる金属材料（合金材料）であって、絶縁層５４と上部電極５３の双方と密着性が良好であるＴｉにより形成することができる。また、密着層を付加する場合には当該密着層にも凸部５３Ａを貫通させる貫通穴を形成する（この構造については図１３Ａ以下で後述）。
【００４７】
また、抵抗変化層に接する凸部は、例えば以下の図１０，図１１に示すように下部電極に形成されていてもよい。
【００４８】
図１０は、下部電極６２，抵抗変化層６１、および上部電極６３を有する抵抗変化メモリ素子６０を示した図である。本図に示す場合、下部電極６２に凸部６２Ａが形成されている。また、抵抗変化層６１には、凸部６２Ａに対応した凹部６１Ａが形成されている。図１１は、下部電極７２、抵抗変化層７１、上部電極７３、および抵抗変化層７１と下部電極７２の間に形成された絶縁層７４を有する抵抗変化メモリ素子７０を示す図である。本図に示す場合、下部電極７２に凸部７２Ａが形成され、さらに抵抗変化層７１と下部電極７２の間に絶縁層７４が形成され、凸部７２Ａは絶縁層７４に形成された貫通穴７４Ａを貫通するように構成されている。
【００４９】
このように、凸部は、下部電極と上部電極のいずれに形成してもよく、また、下部電極と上部電極の両方に形成されるようにしてもよい。
【００５０】
次に、上記の抵抗変化メモリ素子を備えた半導体装置の製造方法の一例について、図面に基づき手順を追って説明する。まず、図２に示した半導体装置１０において、抵抗変化メモリ素子３０を図８に示した抵抗変化メモリ素子４０に置き換えた半導体装置の製造方法の例を図１２Ａ〜図１２Ｍに基づき手順を追って説明し（実施例１）、さらに、図２に示した半導体装置１０において、抵抗変化メモリ素子３０を図９に示した抵抗変化メモリ素子５０に置き換えた半導体装置の製造方法の例を図１３Ａ〜図１３Ｊに基づき手順を追って説明する（実施例２）。
【実施例１】
【００５１】
まず、図１２Ａに示す工程において、公知の方法によって、基板１１に素子分離絶１２と、素子分離絶縁膜１２によって画成される素子形成領域にＭＯＳトランジスタ２０を形成する。ＭＯＳトランジスタ２０は、素子形成領域に形成されたチャネル２１と、チャネル２１上に形成されたゲート絶縁膜２２上と、ゲート絶縁膜２２上に形成されたゲート電極２３とを有している。また、ゲート電極２３の側壁には、側壁絶縁膜２４が形成されている。また、ゲート電極２３の両側の基板１１には、基板１１（チャネル２１）と異なる導電型となる不純物領域２５，２６（ソース領域またはドレイン領域）が形成されている。
【００５２】
さらに、ＭＯＳトランジスタ２０を覆う絶縁層ｄ１を形成し、ＭＯＳトランジスタの不純物領域に接続されるプラグｐ１を、絶縁層ｄ１を貫通するように形成する。次に、絶縁層ｄ１上に、例えばＡｌよりなるパターン配線ｍ１を形成する。また、パターン配線ｍ１はＣｕにより形成してもよい。次に、パターン配線ｍ１を覆う絶縁層（層間絶縁層）ｄ２を形成する。
【００５３】
次に、図１２Ｂに示す工程において、絶縁層（層間絶縁層）ｄ２に、レジストマスク（図示せず）を用いたパターンエッチングによってコンタクトホールＨ１を開口する。
【００５４】
次に、図１２Ｃに示す工程において、例えばＣＶＤ法により、コンタクトホールＨ１を埋設するＷよりなるプラグｐ２を形成する。例えばＣＶＤ法によりＷを成膜する場合には、ＷによってコンタクトホールＨ１が埋設され、さらに絶縁層ｄ２上にもＷ膜が形成される。このため、例えばＣＭＰによって、絶縁層ｄ２上に形成された余剰なＷを削除する。また、必要に応じてＣＭＰ処理後に洗浄、または酸化されたＷの還元またはエッチバック処理などを行う。この場合、先に図６〜図７で説明したように、プラグｐ２の上端は、絶縁層ｄ２の上端面から凹んで、または突出してしまう場合がある。
【００５５】
次に、１２Ｄに示す工程において、Ｐｔ／Ｔｉ膜（ＰｔとＴｉの積層構造であって、Ｔｉが絶縁層ｄ２側）よりなる下部電極層４２Ｆを、例えばスパッタリング法により形成する。
【００５６】
次に、図１２Ｅに示す工程において、ニッケル酸化膜（ＮｉＯ膜）よりなる抵抗変化層４１Ｆを厚さが５０ｎｍとなるように形成する。この場合、後の工程において抵抗変化層４１Ｆに凹部を形成するため、抵抗変化層は厚く形成しておくことが好ましい。ニッケル酸化膜は、例えば、ニッケル（Ｎｉ）ターゲットを用いた反応性スパッタや、もしくは、ニッケル膜をスパッタで形成した後で、当該ニッケル膜を酸化することで形成することができる。
【００５７】
次に、図１２Ｆに示す工程において、抵抗変化層４１Ｆ上にレジストパターン（図示せず）を形成し、当該レジストパターンをマスクにしたエッチングにより、抵抗変化層４１Ｆに凹部４１Ａを形成する。この場合、凹部４１Ａの底部の抵抗変化層の厚さは２０ｎｍとなるようにする。
【００５８】
次に、図１２Ｇに示す工程において、Ｐｔよりなる上部電極層４３Ｆを、例えばスパッタリング法により形成する。この場合、上部電極層４３Ｆは凹部４１Ａを埋設する凸部４３Ａを有するように形成される。
【００５９】
次に、図１２Ｈに示す工程において、上部電極層４３Ｆ上にレジストパターン（図示せず）を形成し、当該レジストパターンをマスクにしたエッチングにより、上部電極４３Ｆ、抵抗変化層４１Ｆ，下部電極層４２Ｆをエッチングする。この結果、下部電極４２と、凸部４３Ａを有する上部電極４３とに、抵抗変化層４１が挟まれて構成される抵抗変化メモリ素子４０が形成される。
【００６０】
さらに、図１２Ｉに示す工程において、抵抗変化メモリ素子４０を覆うように絶縁層（層間絶縁層）ｄ３を形成し、図１２Ｊに示す工程において、絶縁層ｄ３に、レジストマスク（図示せず）を用いたパターンエッチングによって上部電極４３に到達するコンタクトホールＨ２を形成する。
【００６１】
次に、図１２Ｋに示す工程において、図１２Ｃの工程と同様にして、コンタクトホールＨ２を埋設するプラグｐ３を形成する。
【００６２】
また、凸部４３Ａは、上部電極４３に接続されるプラグｐ３（上部プラグ）に対応する位置よりずらした位置に形成されていることが好ましい。凸部４３Ａとプラグｐ３がずらして設置されることで、メモリの動作に寄与する抵抗変化層の凹部と、プラグが接続される部分を離間させることが可能となり、プラグの形成に係る上部電極や抵抗変化層の変形・変質などにかかる電界集中のリスクを低減することができる。
【００６３】
同様に、凸部４３Ａは、下部電極４２に接続されるプラグｐ２（下部プラグ）に対応する位置よりずらした位置に形成されることが好ましい。凸部４３Ａとプラグｐ２がずらして設置されることで、メモリの動作に寄与する抵抗変化層の凹部と、プラグが接続される部分を離間させることが可能となり、プラグの形成に係る下部電極や抵抗変化層の変形・変質などにかかる電界集中のリスクを低減することができる。
【００６４】
次に、図１２Ｌに示す工程において、絶縁層ｄ３上にプラグｐ３と接続されるパターン配線を形成し、さらに図１２Ｍに示す工程においてパターン配線ｍ２上に絶縁層ｄ４を形成し、図１２Ｍに示す半導体装置１００を製造することができる。
【００６５】
上記の製造方法では、上部電極４３に凸部４３Ａを形成することで、抵抗変化層４１のうち、メモリの動作に実質的に寄与する面積を凸部４３Ａ（凹部４３Ｂ）に対応した面積とし、メモリのリセット電流の増大やリセット電流のばらつきの発生を抑制している。このため、図１２Ｈの抵抗変化層４１Ｆ（上部電極層４３Ｆ，下部電極層４２Ｆ）のエッチングにおいては、上部電極層４３Ｆ上に形成するレジストパターンの面積を大きくし、レジストパターンの剥がれを抑制してメモリの信頼性を良好とすることができる。
【００６６】
また、下部電極４２に凸部を形成する場合には、下部電極層をパターンエッチングして凸部を形成した後に抵抗変化層を形成すればよい。また、抵抗変化層を形成した後に、抵抗変化層をＣＭＰにより平坦化する工程を付加してもよい。
【実施例２】
【００６７】
次に、図２に示した半導体装置１０において、抵抗変化メモリ素子３０を図９に示した抵抗変化メモリ素子５０に置き換えた半導体装置の製造方法の例について説明する。
【００６８】
まず、実施例１に示した図１２Ａ〜図１２Ｄと同様の工程を実施する。なお、実施例１の下部電極層４２Ｆは、本実施例では下部電極層５２Ｆに相当する。
【００６９】
次に、図１３Ａに示す工程において、実施例１の図１２Ｅの工程と同様にして、ニッケル酸化膜（ＮｉＯ膜）よりなる抵抗変化層５１Ｆを厚さが２０ｎｍとなるように形成する。本実施例の場合、後の工程において抵抗変化層５１Ｆに凹部を形成しないため、実施例１の場合に比べて抵抗変化層は薄くてもよい。
【００７０】
次に、図１３Ｂに示す工程において、抵抗変化層５１Ｆ上に、例えばスパッタリング法によってシリコン酸化膜（ＳｉＯ２膜）よりなる絶縁層５４Ｆを厚さが１００ｎｍとなるように成膜し、さらに絶縁層５４Ｆ上に、例えばスパッタリング法によってＴｉよりなる密着層５５Ｆを厚さが２０ｎｍとなるように積層する。
【００７１】
次に、図１３Ｃに示す工程において、密着層５５Ｆ上にレジストパターン（図示せず）を形成し、当該レジストパターンをマスクにして、密着層５５Ｆに貫通穴５５Ａを、さらに絶縁層５４Ｆに貫通穴５４Ａを順に形成し、抵抗変化層５１Ｆを露出させる。
【００７２】
次に、図１３Ｄに示す工程において、Ｐｔよりなる上部電極層５３Ｆを、例えばスパッタリング法により形成する。この場合、上部電極層５３Ｆは、貫通穴５５Ａ，５４Ａを貫通し、抵抗変化層５１Ｆに到達する凸部５３Ａを有するように形成される。
【００７３】
次に、図１３Ｅに示す工程において、上部電極層５３Ｆ上にレジストパターン（図示せず）を形成し、当該レジストパターンをマスクにしたエッチングにより、上部電極層５３Ｆ、密着層５５Ｆ、絶縁層５４Ｆ、抵抗変化層５１Ｆ，下部電極層５２Ｆをエッチングする。この結果、抵抗変化メモリ素子５０が形成される。
【００７４】
次に、実施例１の図１２Ｉ〜図１２Ｍの工程と同様の工程を実施することで、図１３Ｆに示す半導体装置２００を製造することができる。
【００７５】
本実施例の示す製造方法は、実施例１に示した製造方法と同様の効果を奏することに加えて、さらに、絶縁層５４を形成するために、下部電極５２から上部電極５３にかけてリークパスが形成されることが抑制され、メモリの信頼性を良好とすることができる。また、上部電極に凸部を形成する場合に抵抗変化層に凹部を形成する必要が無いため、抵抗変化層に電界集中の特異点が形成されてしまうリスクを更に低減することができる。
【００７６】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７７】
例えば、抵抗変化メモリ素子に接続される多層配線構造の層数は、様々に変形・変更することが可能である。また、プラグｐ１，ｐ２，ｐ３は、例えばＷにより形成されるが、Ｃｕにより形成してもよい。また、パターン配線ｍ１，ｍ２は、例えばＡｌにより形成されるが、Ｃｕにより形成してもよい。
【産業上の利用可能性】
【００７８】
本発明によれば、動作が安定であって信頼性が良好である抵抗変化メモリ素子を備えた半導体装置を提供することが可能となる。
（付記１）
抵抗変化層が２つの電極に挟まれてなる構造を有する抵抗変化メモリ素子を備えた半導体装置であって、
前記２つの電極のうちの少なくともいずれか一方の電極の前記抵抗変化層に面する側に凸部が形成されていることを特徴とする半導体装置。
（付記２）
前記抵抗変化メモリ素子は半導体基板上に形成され、前記２つの電極は当該半導体基板に近い側に形成される下部電極と、該下部電極上の前記抵抗変化層上に形成される上部電極よりなり、前記凸部は当該上部電極に形成されていることを特徴とする付記１記載の半導体装置。
（付記３）
前記凸部は、前記２つの電極のうちの少なくともいずれか一方に接続されるプラグに対応する位置よりずらした位置に形成されていることを特徴とする付記１または２記載の半導体装置。
（付記４）
前記抵抗変化層に、前記凸部に対応する凹部が形成されていることを特徴とする付記１乃至３のいずれか１項記載の半導体装置。
（付記５）
前記凸部が形成されている電極と前記抵抗変化層の間に絶縁層が形成され、前記凸部は、前記絶縁層を貫通するように形成されていることを特徴とする付記１乃至３のいずれか１項記載の半導体装置。
（付記６）
前記絶縁層と前記凸が形成された電極との間には、該電極と該絶縁層の密着層が形成され、前記凸部は該密着層と該絶縁層を貫通するように形成されていることを特徴とする付記５記載の半導体装置。
（付記７）
前記抵抗変化層は、遷移金属の酸化物よりなることを特徴とする付記１乃至６のいずれか１項記載の半導体装置。
（付記８）
前記抵抗変化層はニッケル酸化膜よりなることを特徴とする付記１乃至７のいずれか１項記載の半導体装置。
（付記９）
抵抗変化メモリ素子を備えた半導体装置の製造方法であって、
前記抵抗変化メモリ素子の下部電極を形成する第１の工程と、
前記下部電極上に抵抗変化層を形成する第２の工程と、
前記抵抗変化層上に前記抵抗変化メモリ素子の上部電極を形成する第３の工程と、を有し、
前記上部電極と前記下部電極のうちの少なくともいずれか一方の電極の前記抵抗変化層に面する側に凸部を形成することを特徴とする半導体装置の製造方法。
（付記１０）
前記第２の工程では、前記抵抗変化層に凹部が形成され、
前記第３の工程では、前記凹部を埋設する前記凸部を有するように前記上部電極が形成されることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１）
前記第２の工程の後で前記抵抗変化層上に絶縁層を形成する工程と、
前記絶縁層をエッチングして前記抵抗変化層を露出させる貫通穴を形成する工程と、を有し、
前記第３の工程では、前記貫通穴を埋設する前記凸部を有するように前記上部電極が形成されることを特徴とする付記９記載の半導体装置の製造方法。
（付記１２）
前記絶縁層上に、該絶縁層と前記上部電極の密着層がさらに形成され、前記凸部は前記絶縁層と前記密着層を貫通するように形成されることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１３）
前記密着層は、前記上部電極を構成する金属材料と異なる金属材料を含むことを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４）
前記下部電極は、該下部電極に電気的に接続される下部プラグ上に形成され、
前記凸部は、前記下部プラグに対応する位置よりずらした位置に形成されることを特徴とする付記９乃至１３のいずれか１項記載の半導体装置の製造方法。
（付記１５）
前記上部電極に接続される上部プラグを形成する工程をさらに有し、
前記凸部は、前記上部プラグに対応する位置よりずらした位置に形成されることを特徴とする付記９乃至１４のいずれか１項記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７９】
【図１】抵抗変化メモリ素子の原理を示す図である。
【図２】抵抗変化メモリ素子を有する半導体装置を示す図である。
【図３】抵抗変化メモリ素子の問題点を示す図（その１）である。
【図４】抵抗変化メモリ素子の問題点を示す図（その２）である。
【図５】抵抗変化メモリ素子の問題点を示す図（その３）である。
【図６Ａ】抵抗変化メモリ素子の問題点を示す図（その４）である。
【図６Ｂ】抵抗変化メモリ素子の問題点を示す図（その５）である。
【図７】抵抗変化メモリ素子の問題点を示す図（その６）である。
【図８】本発明による抵抗変化メモリ素子の概要を示す図（その１）である。
【図９】本発明による抵抗変化メモリ素子の概要を示す図（その２）である。
【図１０】本発明による抵抗変化メモリ素子の概要を示す図（その３）である。
【図１１】本発明による抵抗変化メモリ素子の概要を示す図（その４）である。
【図１２Ａ】実施例１による半導体装置の製造方法を示す図（その１）である。
【図１２Ｂ】実施例１による半導体装置の製造方法を示す図（その２）である。
【図１２Ｃ】実施例１による半導体装置の製造方法を示す図（その３）である。
【図１２Ｄ】実施例１による半導体装置の製造方法を示す図（その４）である。
【図１２Ｅ】実施例１による半導体装置の製造方法を示す図（その５）である。
【図１２Ｆ】実施例１による半導体装置の製造方法を示す図（その６）である。
【図１２Ｇ】実施例１による半導体装置の製造方法を示す図（その７）である。
【図１２Ｈ】実施例１による半導体装置の製造方法を示す図（その８）である。
【図１２Ｉ】実施例１による半導体装置の製造方法を示す図（その９）である。
【図１２Ｊ】実施例１による半導体装置の製造方法を示す図（その１０）である。
【図１２Ｋ】実施例１による半導体装置の製造方法を示す図（その１１）である。
【図１２Ｌ】実施例１による半導体装置の製造方法を示す図（その１２）である。
【図１２Ｍ】実施例１による半導体装置の製造方法を示す図（その１３）である。
【図１３Ａ】実施例２による半導体装置の製造方法を示す図（その１）である。
【図１３Ｂ】実施例２による半導体装置の製造方法を示す図（その２）である。
【図１３Ｃ】実施例２による半導体装置の製造方法を示す図（その３）である。
【図１３Ｄ】実施例２による半導体装置の製造方法を示す図（その４）である。
【図１３Ｅ】実施例２による半導体装置の製造方法を示す図（その５）である。
【図１３Ｆ】実施例２による半導体装置の製造方法を示す図（その６）である。
【符号の説明】
【００８０】
１０，１００，２００  半導体装置
１１  基板
１２  素子分離絶縁膜
２０  ＭＯＳトランジスタ
２１  チャネル
２２  ゲート絶縁膜
２３  ゲート電極
２４  側壁絶縁膜
２５，２６  不純物領域
３０，４０，５０，６０，７０  抵抗変化メモリ素子
３１，４１，５１，６１，７１  抵抗変化層
４１Ａ，６１Ａ  凹部
３２，４２，５２，６２，７２  下部電極
３３，４３，５３，６３，７３  上部電極
４３Ａ，５３Ａ，６３Ａ，７３Ａ  凸部
５４  絶縁層
５５  密着層
ｄ１，ｄ２，ｄ３，ｄ４  絶縁層
ｍ１，ｍ２  パターン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１２Ｈ】
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【図１２Ｉ】
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【図１２Ｊ】
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【図１２Ｋ】
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【図１２Ｌ】
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【図１２Ｍ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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