(57)【要約】【課題】形成面積の縮小化とキャパシタの容量の確保との両立を可能にする半導体装置を提供する。【解決手段】ＤＲＡＭセルは、シリコン基板１の上部に形成された分離トレンチ４０により規定される活性領域７に形成され、当該活性領域７の端部にキャパシタＣ１，Ｃ２が形成される。このキャパシタＣ１，Ｃ２が形成される活性領域７の端部の表面には、選択エピタキシャル成長法によりエピタキシャル層２５が形成されており、他の部分よりも幅が広くなっている。当該キャパシタＣ１，Ｃ２は、その幅広部の形成された不純物拡散層２４を第１電極とし、その上に誘電体層２１を介して形成された電極２２を第２電極とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の上部に形成されたトレンチと、
前記半導体基板において前記トレンチにより規定され、その端部に幅広部を有する活性領域と、
前記活性領域の前記幅広部の上面および側面に形成された不純物拡散層である第１電極、前記不純物拡散層の表面に形成された誘電体層、並びに前記誘電体層上に形成され一部が前記トレンチ内に埋め込まれた第２電極とから成るキャパシタとを備える
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記トレンチ内には、分離絶縁膜が形成されており、
当該分離絶縁膜には、前記第２電極の前記一部を前記トレンチ内に埋め込むためのリセスが形成されており、
前記幅広部は、前記リセスの内側に形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記活性領域における前記幅広部とその他の部分との境界の位置は、前記リセスの端の位置と一致している
ことを特徴とする半導体装置。
【請求項４】
（ａ）半導体基板の上部にトレンチを形成することで、それにより規定される活性領域を形成する工程と、
（ｂ）前記トレンチ内に分離絶縁膜を形成する工程と、
（ｃ）前記分離絶縁膜に、前記活性領域の端部の側面を露出するリセスを形成する工程と、
（ｄ）前記リセス内に露出した前記活性領域の前記端部の表面に、選択的に結晶成長層を形成する工程と、
（ｅ）前記結晶成長層が形成された前記活性領域の前記端部の上面および側面にキャパシタの第１電極となる不純物拡散層を形成する工程と、
（ｆ）前記不純物拡散層上に誘電体層を形成する工程と、
（ｇ）前記リセス内を含む前記誘電体層上にキャパシタの第２電極を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関するものであり、特に、ＤＲＡＭ（Dynamic Random Access Memory）など、キャパシタを有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置として、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタと、当該ＭＯＳトランジスタのソース／ドレイン領域に接続した不純物拡散層を下部電極とするキャパシタとにより構成されるＤＲＡＭセルが知られている（例えば特許文献１）。
【０００３】
特許文献１においては、ＤＲＡＭセルが形成される活性領域は、半導体基板の上部に配設された分離絶縁膜（フィールド絶縁膜）により規定される。分離絶縁膜の上部には、リセス（キャビティ）が形成されており、該リセスに活性領域の側面が露出される。そしてＤＲＡＭセルのキャパシタがその活性領域の側面にまで延在することで、該キャパシタの有効面積を増やして容量の増大を図っている。
【０００４】
【特許文献１】特表２００４−５２７９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭセルのキャパシタは情報保持のために一定以上の容量値を有する必要がある。しかし近年における半導体記憶装置の大規模化および高集積化の要請により、セル面積の縮小化が望まれており、キャパシタの容量値を確保することが困難になってきている。
【０００６】
ＤＲＡＭセルのキャパシタの容量が小さくなると、そのリフレッシュ特性が劣化するため問題となる。またキャパシタの容量にある程度のマージンがなければ、製造過程における寸法ばらつきや位置合わせずれによって、キャパシタの有効面積が減少した場合に、容量が不足するケースが増え、半導体装置の不良率が高くなる。このような理由から、小さな形成面積で一定以上の容量値を確保する技術の重要性が増している。
【０００７】
一方、ＤＲＡＭセルの集積度を維持しつつキャパシタの容量値を上げる方法としては、ＤＲＡＭセルが形成される活性領域間のピッチ（分離トレンチの幅）を狭くすることにより、その分だけ活性領域の面積を広くしてキャパシタの有効面積を大きくするが考えられる。しかし、分離トレンチの幅が狭くすると、分離絶縁膜の埋め込み不良が生じやすくなるという問題を伴う。また従来の手法では、分離トレンチの幅を、露光可能な最小寸法（露光限界）以下に狭くできない点でも限界があった。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、形成面積の縮小化とキャパシタの容量の確保との両立を可能にする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施の形態に係る半導体装置は、半導体基板の上部に形成されたトレンチにより規定される活性領域を有しており、当該活性領域の端部にキャパシタが形成される。このキャパシタが形成される活性領域の端部は、選択的な結晶成長により、他の部分よりも幅が広く形成される。当該キャパシタは、その幅広部の上面および側面に形成された不純物拡散層を第１電極とする。また第１電極上に誘電体層を介して形成された第２電極は、その一部がトレンチ内に埋め込まれる。
【発明の効果】
【００１０】
本発明の一実施の形態によれば、第１電極である不純物拡散層が活性領域の幅広部に形成されるため、キャパシタの有効面積を大きくでき、容量の増大を図ることができる。また活性領域に幅広部が形成されることにより、その周囲のトレンチ幅が狭くなるが、活性領域の幅広部は選択的な結晶成長により形成されるため、その部分のトレンチ幅の寸法は露光限界よりも狭くすることもできる。また、幅広部の形成前にトレンチ内に分離絶縁膜を埋め込んでおけば、幅広部の周囲のトレンチ幅が狭くなることに起因する分離絶縁膜の埋め込み不良は生じない。
【発明を実施するための最良の形態】
【００１１】
図１は一般的な１トランジスタ・１キャパシタ型のＤＲＡＭセルの基本的な回路図である。このＤＲＡＭセル１００は、データの書き込み、リフレッシュ、読み出し等を行うアクセストランジスタとして機能するメモリトランジスタ１０１と、データに応じた電荷を蓄積するメモリキャパシタ１０２とにより構成される。この例において、メモリトランジスタ１０１はＰチャネル型ＭＯＳトランジスタである。メモリトランジスタ１０１のゲート端子はワード線ＷＬに接続し、またソース／ドレイン端子の一方はビット線ＢＬに接続し他方はキャパシタ１０２の片方の端子に接続する。キャパシタ１０２のもう片方の端子は所定の電源に接続される。
【００１２】
図２は、本実施の形態に係るＤＲＡＭセルアレイの上面図である。また図３（ａ）〜（ｃ）は、本実施の形態に係る半導体記憶装置の要部断面図である。図３（ａ），（ｂ）は、ＤＲＡＭセルアレイの断面を示しており、それぞれ図２のＡ−Ａ線およびＢ−Ｂ線に沿った断面に対応している。即ち、図３（ａ）はＤＲＡＭセルの断面図であり、図３（ｂ）は、ワード線ＷＬ（ゲート電極１２）の延在方向に隣接するＤＲＡＭセルの間の素子分離領域の断面を示している。なお、図３（ｃ）は、当該ＤＲＡＭセルの周辺回路（図２では不図示）の断面図である。またこれらの図において互いに対応する要素には、同一符号を付している。
【００１３】
まず図３（ａ）を参照し、同図には、ＤＲＡＭセルアレイのうちビット線ＢＬの延在方向に隣接する２つのセルを示している。即ち、図３（ａ）中の左側にはメモリトランジスタＴ１（ＰＭＯＳトランジスタ）とキャパシタＣ１とから成るＤＲＡＭセルが示されており、右側には同じくメモリトランジスタＴ２（ＰＭＯＳトランジスタ）とキャパシタＣ２とから成るＤＲＡＭセルが示されている。
【００１４】
本実施の形態では、ＤＲＡＭセルはＰ型のシリコン基板１に形成される。図２の如く、シリコン基板１において、ＤＲＡＭセルが形成される活性領域７は、分離絶縁膜４（分離トレンチ４０）により規定されている。
【００１５】
図３（ａ）のように、ＤＲＡＭセルが形成される活性領域７はＮウェル２内に形成されている。活性領域７間の分離トレンチ４０内には、ＳＴＩ（shallow trench isolation）である分離絶縁膜４が形成される。分離絶縁膜４は高密度プラズマ酸化膜である。また分離絶縁膜４とシリコン基板１との間には、薄い熱酸化膜である酸化膜５が介在している。さらに、Ｎウェル２内における分離絶縁膜４の底部の深さ近傍の一帯には、チャネルカット層３が形成される。
【００１６】
メモリトランジスタＴ１，Ｔ２の各々は、ゲート酸化膜１１およびその上のゲート電極１２、該ゲート電極１２の側面に形成されたサイドウォール１３、並びにシリコン基板１の表面部におけるゲート電極１２両側に形成されたソース／ドレイン領域１４，１５により構成される。ゲート電極１２およびソース／ドレイン領域１４，１５の上部には、それぞれシリサイド層１２１，１４１，１５１が形成される。
【００１７】
ＤＲＡＭセルの上方は層間絶縁膜６で覆われており、その上の配線層にビット線ＢＬが形成される。層間絶縁膜６内にはビット線ＢＬに接続するためのコンタクト１６が形成される。ソース／ドレイン領域１４上部のシリサイド層１４１は、当該ソース／ドレイン領域１４とビット線ＢＬ（コンタクト１６）との間の接続抵抗を小さくしている。またソース／ドレイン領域１５の上部のシリサイド層１５１は、メモリトランジスタＴ１，Ｔ２とキャパシタＣ１，Ｃ２との間の接続抵抗を小さくしており、それによりＤＲＡＭセルの高速動作化を図ることが可能になる。
【００１８】
本実施の形態では図２および図３（ａ）の如く、活性領域７の端部の表面に、選択的なエピタキシャル成長法により結晶成長させたシリコン層２５（以下「エピタキシャル層２５」）が形成されている。その結果、活性領域７の端部の幅Ｗ１は、その他の部分（エピタキシャル層２５が形成されていない部分）の幅Ｗ２よりも、エピタキシャル層２５の厚さＤの分だけ広くなる（Ｗ１＝Ｗ２＋２×Ｄ）。以下、活性領域７の端部およびその表面のエピタキシャル層２５を含めた概念として、活性領域７の端部における幅の広い部分を「幅広部」と称する。
【００１９】
図３（ａ）の如く、キャパシタＣ１，Ｃ２は、互いに上部電極２２を共有しており、また下部電極として機能するＰ型の不純物拡散層２４（以下「下部拡散層２４」）、上部電極２２と下部拡散層２４の間の誘電体層として機能する絶縁膜２１（以下「誘電体層２１」）をそれぞれ備えている。上部電極２２の上部にはシリサイド層２２１が形成される。
【００２０】
本実施の形態において、下部拡散層２４（第１電極）は、エピタキシャル層２５を含む幅広部２６に形成される。また下部拡散層２４は、それと同じＰ型のソース／ドレイン領域１５に繋がっている。つまり、下部拡散層２４はソース／ドレイン領域１５に電気的に接続しており、図１に示したキャパシタ１０２におけるメモリトランジスタ１０１のソース／ドレイン端子に接続する側の電極（ストレージ電極）として機能している。一方、上部電極２２は（第２電極）、セルアレイ内にある複数のキャパシタの共通電極（セルプレート電極）として機能する。
【００２１】
通常の分離絶縁膜は、分離トレンチを完全に埋めるように形成されるが、本実施の形態の分離絶縁膜４には、上部電極２２の下方に、活性領域７の側面を露出するリセス４１が形成される。そのため図３（ａ）の断面では、分離絶縁膜４は分離トレンチ４０の底部のみに残存する。またリセス４１は、図３（ｂ）のようにゲート電極１２の延在方向に隣接するＤＲＡＭセルの間にも形成されている。上記の幅広部２６は、図２のようにリセス４１の内側に形成される。
【００２２】
下部拡散層２４および誘電体層２１は、活性領域７の上面だけでなくリセス４１内に露出した側面（幅広部２６の側面）にも形成される。また上部電極２２の一部は、リセス４１内に埋め込まれる。この構成により、活性領域７の上面だけでなく、その側面もキャパシタＣ１，Ｃ２の有効面積として寄与するようになる。しかも本実施の形態では、下部拡散層２４は、活性領域７の端部の幅を広げた幅広部２６に形成されるので、キャパシタＣ１，Ｃ２の有効面積はさらに大きくなり、キャパシタＣ１，Ｃ２の容量を増大させることができる。その結果、ＤＲＡＭセルのリフレッシュ特性が向上され、応じてＤＲＡＭ装置の不良率が低減される。
【００２３】
ここで図３（ｃ）を参照し、ＤＲＡＭセルの周辺回路について説明する。図３（ｃ）には、周辺回路の一部を成す２つのトランジスタ（以下「周辺トランジスタ」）ＴＰ１，ＴＰ２が示されている。周辺トランジスタＴＰ１，ＴＰ２も、分離トレンチ４０により規定される活性領域７に形成されており、その各々の構造は、図３（ａ）に示したメモリトランジスタＴ１，Ｔ２と同じ構造を有している。
【００２４】
即ち周辺トランジスタＴＰ１，ＴＰ２のそれぞれは、ゲート酸化膜３３およびその上のゲート電極３１、該ゲート電極３１の側面に形成されたサイドウォール１３、並びにシリコン基板１の表面部におけるゲート電極３１両側に形成されたソース／ドレイン領域３２により構成される。ゲート電極３１およびソース／ドレイン領域３２の上部には、それぞれシリサイド層３１１，３２１が形成される。各ソース／ドレイン領域３２は、シリサイド層３２１を介して、層間絶縁膜６上の配線３７へ接続するためのコンタクト３５に接続する。
【００２５】
このように周辺トランジスタＴＰ１，ＴＰ２が、メモリトランジスタＴ１，Ｔ２と同じ構造を有することにより、両者を同じ製造工程で並行して形成することができるようになる。つまり半導体記憶装置の製造工程の簡略化に寄与することができる。
【００２６】
以下、本実施の形態に係る半導記憶体装置の製造方法について説明する。図４〜図１３は、当該製造方法を説明するための工程図である。図４〜図１３の（ａ）〜（ｃ）は、それぞれ図３の（ａ）〜（ｃ）の断面にそれぞれ対応している。
【００２７】
まず図４（ａ）〜（ｃ）に示すように、シリコン基板１のＤＲＡＭセル領域および周辺回路領域に分離トレンチ４０を形成して活性領域７を規定し、当該分離トレンチ４０の中に酸化膜５および分離絶縁膜４を形成する。より具体的には次の手順で行われる。即ち、シリコン基板１の上面を熱酸化してパッド酸化膜５０を形成し、その上にシリコン窒化膜を形成する。そして当該シリコン窒化膜を分離トレンチ４０のパターンに開口し、その開口されたシリコン窒化膜をマスクにして、パッド酸化膜５０およびシリコン基板１の上部をエッチングすることにより、分離トレンチ４０を形成する。その後、熱酸化により分離トレンチ４０の内壁に酸化膜５を形成し、高密度プラズマ酸化膜により分離トレンチ４０内を埋める。そしてＣＭＰによりシリコン基板１の上面上の余剰な高密度プラズマ酸化膜を除去することで分離トレンチ４０内に分離絶縁膜４を形成する。そしてシリコン窒化膜を除去すると図４の構成が得られる。
【００２８】
続いて、図５（ａ）〜（ｃ）のように、この後形成するリセス４１のパターンに開口されたレジストマスク５１を形成する。当該レジストマスク５１をマスクにするドライエッチングにより、分離絶縁膜４および酸化膜５の上部を除去してリセス４１を形成する（図６（ａ）〜（ｃ））。
【００２９】
このときレジストマスク５１の開口の幅（リセス４１の幅）は、分離トレンチ４０の幅（活性領域７同士の間隔）よりも広いので、活性領域７の端部はレジストマスク５１の開口の内側に位置することになる。よって上記ドライエッチングの際には、活性領域７の端部の上のパッド酸化膜５０も除去される。但し、活性領域７の端部自体まで除去されないように、シリコンと酸化膜とのエッチング選択性を確保できるものにする必要がある。その結果、図６（ａ）のように活性領域７の上面および側面がリセス４１内に露出することとなる。
【００３０】
分離絶縁膜４に形成するリセス４１の深さは、分離トレンチ４０の深さの半分程度が望ましい。リセス４１を深くするほどキャパシタＣ１，Ｃ２のそれぞれの有効面積を大きくできるが、深すぎると分離絶縁膜４の残存膜厚が薄くなってキャパシタＣ１，Ｃ２間に寄生ＭＯＳトランジスタが構成されてしまい、隣接セル間での電荷リークが生じてしまうためである。
【００３１】
その後、レジストマスク５１を除去する（図７（ａ）〜（ｃ））。このとき活性領域７の上面は、リセス４１の内側にある端部では露出しているが、それ以外の部分ではパッド酸化膜５０が残存しているため露出しない。活性領域７の側面も、リセス４１の内側にある端部では露出しているが、それ以外の部分では分離絶縁膜４に接しているため露出しない。
【００３２】
この状態でシリコンの選択エピタキシャル成長処理を実施する（図８（ａ）〜（ｃ））。すると図８（ａ）の如く、リセス４１内に露出した活性領域７の端部の上面および側面のみにエピタキシャル層２５が形成される。それにより活性領域７の端部の幅は広くなり、その部分が幅広部２６になる。このようにエピタキシャル層２５はリセス４１内の活性領域７に自己整合的に形成される。よって活性領域７における幅広部２６（エピタキシャル層２５が形成された部分）と他の部分との境界の位置は（即ち幅の広さが変化する部分）は、リセス４１の外端の位置と一致することになる（図２参照）。
【００３３】
その後、再びリセス４１のパターンに開口したレジストマスク５２を形成し、それをマスクにして、Ｐ型イオンをシリコン基板１に注入する（図９（ａ）〜（ｃ））。ここでもレジストマスク５２の開口の幅（リセス４１の幅）は、分離トレンチ４０の幅（活性領域７同士の間隔）よりも広いので、Ｐ型イオンは、リセス４１内の活性領域７の端部（幅広部２６）に注入される。それにより、エピタキシャル層２５を含む幅広部２６の上面および側面に、高濃度（１０20／ｃｍ3程度）の下部拡散層２４が形成される（図９（ａ））。
【００３４】
続いてレジストマスク５２およびパッド酸化膜５０を除去し、シリコン基板１表面に犠牲酸化膜（不図示）を形成した後、イオン注入によって、Ｎウェル２およびチャネルカット層３の形成や、メモリトランジスタＴ１，Ｔ２および周辺回路のトランジスタ（以下「周辺トランジスタ」）のしきい値を調整するためのチャネルドープを行う。そして犠牲酸化膜を除去した後、図１０（ａ）〜（ｃ）のように、シリコン基板１の表面に酸化膜５３およびポリシリコン膜５４を形成する。なお、上記イオン注入はポリシリコン膜５４の成膜後に行ってもよい。
【００３５】
その後、ポリシリコン膜５４上に所定パターンのレジストマスクを形成し、それをマスクにするエッチングによりポリシリコン膜５４をパターニングする。それにより、メモリトランジスタＴ１，Ｔ２のゲート電極１２、キャパシタＣ１，Ｃ２上部電極２２、および周辺トランジスタＴＰ１，ＴＰ２のゲート電極３１が形成される（図１１（ａ）〜（ｃ））。
【００３６】
そして、それらゲート電極１２，３１および上部電極２２をマスクとするイオン注入により、メモリトランジスタＴ１，Ｔ２および周辺トランジスタのＬＤＤ（Lightly Doped Drain）層を形成する。その後、全面にシリコン窒化膜を堆積してエッチバックすることで、ゲート電極１２，３１および上部電極２２の側面にそれぞれサイドウォール１３，３４およびサイドウォール２３を形成する。またこのとき酸化膜５３もパターニングされ、メモリトランジスタＴ１，Ｔ２のゲート酸化膜１１、キャパシタＣ１，Ｃ２の誘電体層２１並びに周辺トランジスタのゲート酸化膜３３が形成される。
【００３７】
そして、さらにイオン注入を行って、メモリトランジスタＴ１，Ｔ２のソース／ドレイン領域１４，１５、並びに周辺トランジスタのソース／ドレイン領域３２を形成する（図１２（ａ）〜（ｃ））。
【００３８】
その後、シリサイドを形成する領域の全面に、例えばコバルトなどの金属膜を形成して熱処理を施し、未反応の金属膜を除去することにより、ＤＲＡＭセル領域および周辺回路領域に、自己整合的にシリサイド層１２１、１４１、１５１、２２１、３１１，３２１が形成される（図１３（ａ）〜（ｃ））。
【００３９】
そして層間絶縁膜６を堆積してその中にコンタクト１６、３５を形成し、当該層間絶縁膜６の上にビット線ＢＬおよび周辺回路の配線３７を形成することによって、図３（ａ）〜（ｃ）に示した本実施の形態に係る半導体記憶装置が形成される。
【００４０】
以上のように、本実施の形態に係る半導体記憶装置の製造方法においては、キャパシタＣ１，Ｃ２が形成される活性領域７の幅広部２６は、分離トレンチ４０の形成により規定された本来の活性領域７の端部を、その後にエピタキシャル成長させることによって形成される。そのため図２に示すように、幅広部２６の周囲の分離トレンチ４０の幅（Ｌ１およびＬ３）は、図４の工程にて分離トレンチ４０を形成した直後の本来の幅（Ｌ２およびＬ４）よりも狭くなる。
【００４１】
つまり、図４の工程で形成する分離トレンチ４０の幅（Ｌ２およびＬ４）および活性領域７の幅（Ｗ２）を従来と同じにした場合であっても、キャパシタＣ１，Ｃ２を形成する活性領域７の端部の幅を広くでき、キャパシタＣ１，Ｃ２の有効面積は拡大される。よってキャパシタＣ１，Ｃ２の容量が増大する。従って、ＤＲＡＭセルの集積度を落とすことなく、各セルのキャパシタＣ１，Ｃ２の容量値を上げることができる。
【００４２】
従来の手法では、分離トレンチ４０の幅は露光限界よりも狭くすることはできなかった。しかし本実施の形態によれば、例えば図４の工程で形成する分離トレンチ４０の幅（Ｌ２およびＬ４）が露光限界に等しいものであった場合でも、その後のエピタキシャル層２５を形成することにより、幅広部２６の周囲の分離トレンチ４０の幅（Ｌ１およびＬ３）はそれよりも狭くできる。つまり、キャパシタＣ１，Ｃ２の容量値を大きくしつつ、より狭い分離トレンチ４０を実現でき、ＤＲＡＭセルの高密度化を図ることができる。
【００４３】
なお、エピタキシャル層２５の形成は、分離絶縁膜４を分離トレンチ４０に埋め込んだ後で、当該分離絶縁膜４のリセス４１に露出した活性領域７の端部に対して自己整合的に行われる。そのため、エピタキシャル層２５の形成により分離トレンチ４０の幅が狭くなったとしても、そのことによって分離絶縁膜４の埋込不良が生じることはない。
【００４４】
本実施の形態に係るＤＲＡＭセルの活性領域７はその端部に幅広部２６を有するため、結果的に複雑な形状となる。しかし図４の工程で形成する活性領域７は従来と同じ単純な形状でよく、また上記の製造方法によればエピタキシャル層２５はリセス４１の形成後に、リセス４１に対して自己整合的に形成できる。よってＤＲＡＭセルの微細化の妨げにはならない。
【図面の簡単な説明】
【００４５】
【図１】一般的なＤＲＡＭセルの回路図である。
【図２】実施の形態に係るＤＲＡＭセルアレイの上面図である。
【図３】実施の形態に係る半導体記憶装置が備えるＤＲＡＭセルおよび周辺回路の要部断面図である。
【図４】実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図５】実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図６】実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図７】実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図８】実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図９】実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図１０】実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図１１】実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図１２】実施の形態に係る半導体記憶装置の製造方法を示す工程図である。
【図１３】実施の形態に係る半導体記憶装置製造方法を示す工程図である。
【符号の説明】
【００４６】
１  シリコン基板、２  Ｎウェル、３  チャネルカット層、４  分離絶縁膜、５  酸化膜、６  層間絶縁膜、７  活性領域、１１  ゲート酸化膜、１２  ゲート電極、１３，２３  サイドウォール、１４，１５  ソース／ドレイン領域、１６  コンタクト、２１  誘電体層、２２  上部電極、２４  下部拡散層、２５  エピタキシャル層、２６  幅広部、４０  分離トレンチ、４１  リセス、Ｔ１，Ｔ２  ＰＭＯＳトランジスタ、Ｃ１，Ｃ２  キャパシタ、ＴＰ１，ＴＰ２  周辺トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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