(57)【要約】      （修正有）【課題】強誘電体キャパシタを覆う絶縁膜内に形成されて、その強誘電体キャパシタの電極に接続される導電性プラグをコンタクトホール内に埋め込む際に、工程増を抑制しながら、コンタクトホールの下への水素の浸入を防止する構造を備えた半導体装置を提供する。【解決手段】絶縁膜２０内であってキャパシタ上部電極１８の上に形成されたコンタクトホール２０ｅ内に埋め込まれる導電性プラグ２１ｅとして、アルミニウム膜３２を有する複数層３１〜３４の構造を採用し、これにより、タングステン膜３４をコンタクトホール２０ｅ内に充填する際に、水素がコンタクトホール２０ｅの下の強誘電体キャパシタ１７ａに侵入することをアルミニウム膜３２によって防止する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され且つ下部電極、金属酸化物強誘電体膜、上部電極を有するキャパシタと、
前記キャパシタ及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜内に形成されたコンタクトホールと、
前記コンタクトホール内に形成されてアルミニウム膜を含む複数層構造の第１の導電性プラグと、
を有することを特徴とする半導体装置。
【請求項２】
前記コンタクトホール内は、前記アルミニウム膜を挟む第１のグルー膜と第２のグルー膜とを含み、前記第１、第２のグルー膜上に形成される導電膜により充填されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アルミニウム膜は、前記コンタクトホールの底面に前記第１のグルー膜を介して形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記アルミニウム膜は、前記コンタクトホールの前記底面と側壁面の内側に形成された前記第１のグルー膜の内面に沿って形成され、さらに、前記コンタクトホール内で前記第２のグルー膜に覆われていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のグルー膜は、窒化チタン膜であることを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記アルミニウム膜と前記窒化チタン膜の間にはチタン膜が形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記コンタクトホール内を充填する前記導電膜はタングステンであることを特徴とする請求項２乃至請求項６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、下部電極、金属酸化物強誘電体膜及び上部電極を有するキャパシタを形成する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記キャパシタの前記上部電極の上であって前記第２の絶縁膜内にコンタクトホールを形成する工程と、
前記コンタクトホールの底面及び内壁面に沿って第１のグルー膜を形成する工程と、
前記コンタクトホール内の少なくとも底部において、前記第１のグルー膜の上にアルミニウム膜を形成する工程と、
前記アルミニウム膜の上に第２のグルー膜を形成する工程と、
前記コンタクトホール内を充填する導電膜を前記第１、第２のグルー膜の上に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記アルミニウム膜と前記第２のグルー膜は、前記コンタクトホールの内壁面及び底面に沿って形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の絶縁膜内において、前記下部電極上に第２のコンタクトホールを形成する工程と、前記第２のコンタクトホール内に第３のグルー膜を形成する工程と、前記第２のコンタクトホール内の少なくとも底部において、前記第３のグルー膜の上に第２のアルミニウム膜を形成する工程と、前記第２のアルミニウム膜の上に第４のグルー膜を形成する工程と、前記第２のコンタクトホール内を充填し且つ前記第３、第４のグルー膜の上に第２の導電膜を形成する工程と、を有することを特徴とする請求項８乃至請求項９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、強誘電体キャパシタを覆う絶縁膜内に形成されてその強誘電体キャパシタの電極に接続される導電性プラグを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
揮発性記憶素子であるＤＲＡＭ(Dynamic Random Access memory)、ＳＲＡＭ、不揮発性記憶素子であるＦＬＡＳＨメモリが種々の分野で使用されている。
【０００３】
一方、ＤＲＡＭが持つ高速で低電圧動作という性質と、ＦＬＡＳＨメモリが持つ不揮発性という性質の双方を兼ね備えたメモリとしてＦｅＲＡＭ(Ferro-electric Random Access Memory)、ＭＲＡＭ(Magnetoresistive Random Access Memory)、ＰＲＡＭ(phase change Random Access Memory)等が有望視され研究開発がすすみ、一部については量産化がされている。
【０００４】
それらのうちＦｅＲＡＭは、強誘電体層を下部電極と上部電極により挟んだ構造の強誘電体キャパシタを基板上に有し、強誘電体材料が持つ分極電荷量と電圧の関係におけるヒステリシス特性を利用して情報を書き込み、読み出しする素子である。
【０００５】
強誘電体メモリにおいて使用される強誘電体膜は、例えばチタン酸ジルコン酸鉛（ＰＺＴ）やタンタル酸ビスマスストロンチウム（ＳＢＴ）等の酸化金属絶縁材から構成されるが、水素や水の存在する高温の環境下におかれると電気特性が劣化するという問題がある。これは水素や水によって強誘電体膜が還元されて、強誘電性を失うことに起因する。
【０００６】
水素や水は外部からの浸入もあるが、最も気をつけなければならないのは強誘電体メモリ製造プロセス中におけるものである。そのプロセスにおいて、例えば、層間絶縁膜を気相成長（ＣＶＤ）法で形成する際には水素を多量に使用する場合があるし、また、原料の分解によって水素が発生しうる。更に成膜後の層間絶縁膜における残留水素や水分が強誘電体膜に悪影響を与えることもある。
【０００７】
これらの問題を解決するために、水素や水分の強誘電体キャパシタへの浸入を抑制する保護膜を使用する場合がある。
【０００８】
下記の特許文献１においては、強誘電体キャパシタを水素の進入から保護するために、強誘電体キャパシタ表面をＡｌ2Ｏ3，ＡｌxＯy，ＡｌＮ，ＷＮ，ＳｒＲｕＯ3、ＩｒＯx、ＺｒＯx、ＲｕＯx、ＳｒＯx、ＲｅＯx、ＯｓＯx、ＭｇＯxのいずれかから構成される水素バリア膜で覆う構造が記載されている。
【０００９】
特許文献２においても、強誘電体キャパシタを水素の進入から保護するために、キャパシタ表面をＡｌ2Ｏ3、ＴｉＯ2、ＺｒＯ2、Ｔａ5Ｏ3及びＣｅＯ2のいずれかから構成されるブロッキング膜で覆う構造が記載されている。さらに、強誘電体キャパシタに接続されるコンタクト金属を形成後にも同様の材料からなる保護膜によりコンタクト金属を覆うことにより、コンタクトホール上部からの水素の浸入に対しても保護効果を高めることが記載されている。
【００１０】
さらに、特許文献３においては、強誘電体キャパシタを覆う２層の層間絶縁膜のうち強誘電体キャパシタに近い層間絶縁膜には水分量の少ない膜を使用し、かつ、強誘電体キャパシタを水素の浸入から保護するために、強誘電体キャパシタ上方の第1の配線層と同層に強誘電体キャパシタを覆うようにバリア膜を形成する方法を提示している。バリア膜としては、チタン膜、酸化チタン膜、タンタル膜、酸化タンタル膜、アルミナ膜、窒化珪素膜、窒化酸化珪素膜、窒化チタンアルミニウム膜、及び、チタンとアルミニウムとの合金膜のうちの少なくとも１つの膜を選ぶことができる。
【００１１】
しかしながら、これらの方式は強誘電体キャパシタの上方および側方からの水素および水分の浸入に対しては有効であるが、強誘電体キャパシタ上に形成されたコンタクトホールからの水素、水分の浸入に対しては効果をなさない。
【００１２】
現在、強誘電体メモリの微細化に伴い、コンタクトホール径も微細化し、コンタクトホール内での導電材の穴埋めについてはスパッタ方式ではなくＣＶＤ方式を取るようになっている。各種のコンタクトホールのうち強誘電体キャパシタ上部電極上のコンタクトホール部にはタングステン（Ｗ）やポリシリコンを埋め込むことが多い。しかしながら、ＣＶＤ法においては成膜に多量の水素を使用したり、原料の分解過程で水素が発生したりする。
【００１３】
しかし、前述の特許文献１〜３に記載の構造では、コンタクトホール内での成膜中の水素により発生する強誘電体キャパシタの劣化についての対策については何らの記載もない。
【００１４】
これに対して、コンタクトホールに浸入する水素から強誘電体キャパシタを保護することが特許文献４，特許文献５に記載されている。
【００１５】
特許文献４には、コンタクトホール部からの水素浸入耐性を確保するため、コンタクトホールの下にＴｉＮ、ＴａＮ等の導電性の窒化物を１００オングストローム以上の厚さに成膜する構造について開示されている。
【００１６】
また、特許文献５においては、強誘電体キャパシタを覆うように、水素の拡散を防止する第１の水素バリア層を形成し、その上にスペーサ絶縁膜を形成した後に、強誘電体キャパシタの上部電極が露出するまで層間絶縁膜及び第１の水素バリア層を化学機械研磨（ＣＭＰ）し、これにより露出された上部電極と第１の水素バリア層に接する導電性の第２の水素バリア層を層間絶縁膜上に形成する方法が提示されている。
【００１７】
この中で、第１の水素バリア層としてＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ及びＴａＳｉＯからなる群より選択された少なくとも１つの材料が用いられ、第２の水素バリア層としてＴｉＡｌＮ、ＴｉＡｌ、ＴａＡｌＮ、ＴａＡｌ、ＴｉＳｉＮ、ＴａＳｉＮ、Ｔｉ及びＴａからなる群より選択された少なくとも１つの材料が用いられている。
【００１８】
この方法であれば、コンタクトホール部は水素浸入耐性のある膜で覆われているため、コンタクトメタル形成時の水素雰囲気においても強誘電体の劣化が起こることは防止される。
【特許文献１】特開２００１−３６０２６号公報
【特許文献２】特開２００２−１００７４２号公報
【特許文献３】ＷＯ０２／０５６３８２号公報
【特許文献４】特許第３０９８４７４号公報
【特許文献５】特開２００５−５７１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献４に記載のように、コンタクトホールの下にＴｉＮ、ＴａＮ等の導電性の窒化物を１００オングストローム以上の厚さに成膜する構造構成を採用しても、ＴｉＮやＴａＮの水素侵入耐性自体がそれほど強くないことから有効な手段とはいえない。
【００２０】
また、特許文献５に記載の構造や方法を採った場合、酸素を透過しにくい材料から第２の水素バリア層が構成されるために、強誘電体結晶回復のための熱処理は第２の水素バリア層を形成した後は一切行えないことに加えて、第１の水素バリア膜形成からコンタクトホール形成までの間に、強誘電体キャパシタを覆う層間絶縁膜の形成、強誘電体上部電極を露出させるＣＭＰ、第２の水素バリア膜の形成、第２の水素バリア膜のマスクのパターニング、第２の水素バリア膜のエッチングと５工程が増加してしまう。
【００２１】
本発明の目的は、コンタクトホール内を導電材で埋め込む際に、工程増を抑制しながら、コンタクトホールの下への水素の浸入を防止する構造を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上記の課題を解決するための本発明に係る半導体装置に従えば、強誘電体キャパシタのキャパシタ上部電極の上に形成されたコンタクトホール内に埋め込まれる導電性プラグとして、アルミニウム膜を有する複数層の構造を採用している。
【００２３】
導電性プラグは、例えば、コンタクトホールの内壁面及び底面に沿って形成される第１のグルー膜と、少なくともコンタクトホールの底部で第１のグルー膜上に形成されるアルミニウム膜と、コンタクトホール内でアルミニウム膜を覆う第２のグルー膜と、第１及び第２のグルー膜上に形成されてコンタクトホール内を埋め込むタングステン等の導電膜とから構成される。
【００２４】
第１、第２のグルー膜として、窒化チタン膜が用いられる。また、アルミニウム膜と第１のグルー膜の間にチタン膜を形成してもよい。
【発明の効果】
【００２５】
本発明によれば、コンタクトホール内にタングステン等の導電膜を充填する前に、コンタクトホール内の少なくとも底部にアルミニウム膜を形成する構造を採用している。
【００２６】
これにより、例えばＣＶＤ法により導電膜を成長する際に発生する水素のキャパシタ上部電極への浸透がアルミニウム膜により遮られるので、キャパシタ上部電極の下の金属酸化物強誘電体膜の還元が生じにくくなり、工程の増加を抑制して強誘電体キャパシタの劣化を防止できる。
【００２７】
コンタクトホールの内壁面及び底面に沿って形成される第１のグルー膜とその上のアルミニウム膜の間にチタン膜を形成すると、アルミニウム膜成長時のアルミニウムの移動性が向上して膜の平坦性が良くなる。しかも、チタン膜は水素バリア性が良いため、金属酸化物強誘電体膜の還元による劣化がさらに防止される。
【発明を実施するための最良の形態】
【００２８】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１〜図４は、本発明の第１実施形態に係る半導体記憶装置の形成工程を示す断面図である。
【００２９】
まず、図１（ａ） に示す断面構造を形成するまでの工程を説明する。
【００３０】
図１（ａ）において、ｐ型又はｎ型のシリコン（半導体）基板１の表面には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって素子分離絶縁膜２が形成される。なお、素子分離絶縁膜２として、シャロートレンチアイソレーション（ＳＴＩ）構造を採用してもよい。
【００３１】
続いて、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物とｎ型不純物を選択して導入することにより、メモリセル領域Ａの活性領域に第１のウェル３ａを形成し、周辺回路領域Ｂの活性領域には第２、第３のウェル３ｂ、３ｃを形成する。なお、第３のウェル３ｃは、キャパシタＱ0の下部電極として機能する。
【００３２】
その後、シリコン基板１の表面を熱酸化して、第１、第２のウェル３ａ、３ｂの各表面上でゲート絶縁膜４ａ、４ｂとして使用され、且つ第３のウェル３ｃ上でキャパシタＱ0の容量誘電体膜４ｃとなるシリコン酸化膜を形成する。
【００３３】
次に、素子分離絶縁膜２、ゲート絶縁膜４ａ、４ｂ及び容量誘電体膜４ｃの上に、導電膜として多結晶又は非晶質のシリコン膜とタングステンシリサイド膜を順に形成する。さらに、その導電膜の上に、シリコン酸化膜、シリコン窒化膜のいずれか、あるいはそれらの二層構造からなる絶縁膜６を形成する。そして、絶縁膜６からシリコン膜までをフォトリソグラフィー法により所定の形状にパターニングして、第１のウェル３ａの上に間隔をおいて２つのゲート電極５ａを形成し、第２のウェル３ｂの上方にゲート電極５ｂを形成し、さらに、第３のウェル３ｃの上方にキャパシタＱ0の上部配線５ｃを形成する。ゲート電極５ａ、５ｂと上部配線５ｃの上面は絶縁膜６に覆われている。
【００３４】
なお、第１のウェル３ａ上における一方のゲート電極５ａは一部が省略して描かれている。
【００３５】
メモリセル領域Ａでは、第１のウェル３ａ上方に形成された２つのゲート電極５ａはほぼ平行に間隔をおいて形成され、これらのゲート電極５ａは素子分離絶縁膜２の上に延在してワード線となる。
【００３６】
このようにして、メモリセル領域Ａの第１のウェル３ａの上にゲート絶縁膜４ａを介して形成された２つのゲート電極５ａの両側のシリコン基板１には、第１のウェル３ａとは逆導電型の不純物がイオン注入され、第１、第２のＭＯＳトランジスタＴ１ ，Ｔ２ のソース／ドレインとなる第１、第２の不純物拡散領域７ａ，７ｂ及び第３のｎ型不純物拡散領域（不図示）が形成される。第１のウェル３ａの中央に位置する第１の不純物拡散領域７ａは、その上方でビット線に電気的に接続され、また、第１のウェル３ａの両側寄りに位置する第２の不純物拡散領域７ｂと第３の不純物拡散領域（不図示）は後述する強誘電体キャパシタに電気的に接続される。
【００３７】
続いて、周辺回路領域Ｂにおける第２のウェル３ｂのうち、ゲート電極５ｂの両側のシリコン基板１には、第２のウェル３ｂとは逆導電型の不純物がイオン注入されて、第３のＭＯＳトランジスタＴ３ のソース／ドレインとなる第４、第５の不純物拡散領域８ａ，８ｂが形成されている。
【００３８】
その後に、シリコン基板１、素子分離絶縁膜２及びゲート電極５ａ，５ｂの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、ゲート電極５ａ，５ｂの両側部分に側壁絶縁膜９として残す。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）を使用する。
【００３９】
さらに、第１のウェル３ａ上方の２つのゲート電極５ａ及び側壁絶縁膜９をマスクにして、第１、第２の不純物拡散領域７ａ，７ｂ及び第３の不純物拡散領域（不図示）に不純物をイオン注入することにより、それらの不純物拡散領域７ａ，７ｂをＬＤＤ構造にする。また、第２のウェル３ｂ上のゲート電極５ｃ及び側壁絶縁膜６をマスクにして第４、第５の不純物拡散領域８ａ，８ｂに不純物をイオン注入することによりそれらの不純物拡散領域８ａ，８ｂをＬＤＤ構造にする。
【００４０】
これにより、第１及び第２の不純物拡散領域７ａ，７ｂとゲート電極５ａを有する第１のＭＯＳトランジスタＴ１ と、第２のｎ型不純物拡散領域７ｂと第３のｎ型不純物拡散領域（不図示）とゲート電極５ａを有する第２のＭＯＳトランジスタＴ２ とが形成され、さらに、第４及び第５の不純物拡散領域８ａ，８ｂとゲート電極５ｂを有する第３のＭＯＳトランジスタＴ３ が形成される。
【００４１】
この後に、第１、第２及び第３のＭＯＳトランジスタＴ１ 、Ｔ２ 、Ｔ３ 及びキャパシタＱ0を覆うカバー膜１０をシリコン基板１上にプラズマＣＶＤ法により形成する。カバー膜１０として例えば酸窒化シリコン（ＳｉＯＮ）膜を形成する。
【００４２】
次に、ＴＥＯＳ（テトラエトキシシラン）ガスを用いるプラズマＣＶＤ法により、酸化シリコン（ＳｉＯ２）膜を成長し、この酸化シリコン膜を第１の層間絶縁膜１１として使用する。
【００４３】
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の酸素雰囲気中で第１の層間絶縁膜１１を６５０℃の温度で１０分間熱処理する。その後に、第１の層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ）法により研磨して平坦化する。
【００４４】
次に、フォトレジストとエッチングを用いるフォトリソグラフィー法により、第１の層間絶縁膜１１とその下のカバー膜１０をパターニングして第１〜第５の不純物拡散領域７ａ，７ｂ，８ａ，８ｂの上にコンタクトホールを形成する。さらに、それぞれのコンタクトホール内面と第１の層間絶縁膜１１上面に、グルー（密着）膜としてチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜をスパッタ法により順に形成する。さらに、六フッ化タングステン（ＷＦ6）をソースガスに用いてＣＶＤ法によってタングステン（Ｗ）膜をＴｉＮ膜上に成長して第１〜第５の不純物拡散領域７ａ，７ｂ，８ａ，８ｂ上のコンタクトホール内を完全に埋め込む。
【００４５】
続いて、Ｗ膜、ＴｉＮ及びＴｉ膜をＣＭＰ法により第１の層間絶縁膜１１の上面上から除去する。そして、第１〜第５の不純物拡散領域７ａ，７ｂ，８ａ，８ｂ上の各コンタクトホール内に残されたＷ膜、ＴｉＮ膜及びＴｉ膜はそれぞれ一層目の第１導電性プラグ１２ａ〜１２ｄとして使用される。
【００４６】
その後に、図１（ｂ）に示すように、第１層間絶縁膜１１上と一層目の導電性プラグ１２ａ〜１２ｄ上に、窒化酸化シリコン(ＳｉＯＮ)よりなる酸化防止絶縁膜１３とＳｉＯ2よりなる下地絶縁膜１４をそれぞれ１００ｎｍ程度の厚さでプラズマＣＶＤ法により順に形成する。そのＳｉＯ2膜の成長時にはＴＥＯＳがソースガスとして用いられる。酸化防止絶縁膜１３は、後のアニール等による熱処理の際に一層目の導電性プラグ１２ａ〜１２ｄが異常酸化してコンタクト不良を起こさないようにするために形成される。
【００４７】
次に、図１（ｃ）に示すように、下地絶縁膜１４上に、密着層１５としてアルミナ（Al２O３）膜をスパッタにより形成する。その後、急速加熱処理により６５０℃の酸素雰囲気中でアルミナ膜を酸化する。密着膜１５は、後述する下部電極と下地絶縁膜１４の密着性を向上させるために形成される。
【００４８】
続いて、密着膜１５上に、下部電極層１６としてプラチナ（Ｐｔ）膜を５０〜３００ｎｍ、例えば１５０ｎｍの厚さに形成する。
【００４９】
その後に、図２（ａ）に示すように、下部電極層１６上に、強誘電体キャパシタの容量絶縁膜となるＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）からなる強誘電体膜１７をスパッタ法によりアモルファス状態で形成する。続いて強誘電体膜１７に結晶化の急速加熱処理、例えば５７５℃、１．２５％のＯ２雰囲気中で９０秒の熱処理を行う。
【００５０】
続いて、強誘電体キャパシタの上部電極の下部層として第１の酸化イリジウム（ＩｒＯ２）膜１８ａをスパッタ法により例えば２５〜３００ｎｍの厚さとなるように強誘電体膜１７上に形成する。さらに、急速加熱処理、例えば７００℃、１％のＯ２雰囲気中で２０秒の熱処理を行うことにより、第１のＩｒＯ２膜１８ａの形成により受けた強誘電体膜１７のダメージを元の状態に回復させる。その後に、上部電極の上部層として第２のＩｒＯ２膜１８ｂを第１のＩｒＯ２膜１８ａ上に形成する。
【００５１】
なお、強誘電体層１７の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｄｅｐｏｓｉｔｉｏｎ）溶液を用いたスピンオン法、ＭＯＣＶＤ（有機金属ＣＶＤ）法、ゾル・ゲル溶液使用のスピンオン法などがある。また、強誘電体層１７の材料としては、その他に、ＰＺＴにランタン（Ｌａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）の少なくとも１つの元素を含む他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９ 等のビスマス層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【００５２】
次に、強誘電体キャパシタＱ1の上部電極のパターン形状を有するレジストパターン（不図示）を第２のＩｒＯ2膜１８ｂ上に形成し、このレジストパターンをマスクにして第１、第２のＩｒＯ２膜１８ａ，１８ｂをエッチングする。この結果、第１、第２のＩｒＯ２膜１８ａ，１８ｂからなるキャパシタ上部電極１８が形成される。
【００５３】
続いて、そのレジストパターンを除去し、強誘電体キャパシタの容量絶縁膜のパターン形状を有する別のレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとして強誘電体膜１７をエッチングする。この結果、強誘電体膜１７から強誘電体キャパシタＱ1の容量絶縁膜１７ａが得られる。パターニングされた強誘電体膜１７は、キャパシタ上部電極１８よりも広がった形状を有し、例えばワード線の延在方向に広い形状となっている。
【００５４】
その後、そのレジストパターンを除去し、強誘電体キャパシタＱ1の下部電極のパターン形状を有するさらに別のレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとして下部電極層１６及び密着膜１５をエッチングする。パターニングされた下部電極層１６はキャパシタ下部電極１６ａとなり、容量絶縁膜１７ａの下からはみ出してワード線延在方向にストライプ状に延び、さらに容量絶縁膜１７ａ及びキャパシタ上部電極１８に覆われないコンタクト領域を有している。
【００５５】
以上のようなパターニングによって、１つのキャパシタ上部電極１８とその下の容量絶縁膜１７ａ及び下部電極１６ａから１つの強誘電体キャパシタＱ1が構成される。
【００５６】
次に、図２（ｃ）に示すように、強誘電体キャパシタＱ1及び密着膜１５と下地絶縁膜１４の上にキャパシタ保護絶縁膜１９としてアルミナ膜を約２０〜５０ｎｍ程度の厚さとなるようにスパッタにより形成する。なお、キャパシタ保護絶縁膜１９としては、アルミナ膜の他、ＰＺＴ、窒化シリコン膜、又は窒化酸化シリコン膜などを用いてもよい。
【００５７】
続いて、レジストマスク（不図示）を用いてキャパシタ保護絶縁膜１９をエッチングすることにより、複数の強誘電体キャパシタＱ1を覆う領域を除いて除去する。これにより、下地間絶縁膜１４が露出される。
【００５８】
次に、図３（ａ）に示すように、キャパシタ保護絶縁膜１９及び下地絶縁膜１４の上に、第２の層間絶縁膜２０として酸化シリコン膜を約１μｍの厚さに形成する。この酸化シリコン膜は、例えばＴＥＯＳを用いてＣＶＤ法により形成される。続いて、第２の層間層間絶縁膜２０の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２の層間絶縁膜２０の残り膜厚は、メモリセル領域Ａの強誘電体キャパシタＱ1の上で約３００ｎｍ程度とする。
【００５９】
続いて、ビア形成用のレジストパターン（不図示）を第2の層間絶縁膜２０上に形成し、第２層間絶縁膜２０、下地絶縁膜１４及び酸化防止絶縁膜１３をパターニングすることにより、図３（ｂ）に示すように、第１〜第４の不純物拡散領域７ａ，７ｂ，８ａ，８ｂ上の一層目の導電性プラグ１２ａ〜１２ｄの上にそれぞれ第１〜第４のビアホール２０ａ〜２０ｄを形成すると同時に、強誘電体キャパシタＱ1のキャパシタ上部電極１８の上面と下部電極１６の上面のコンタクト領域にそれぞれ第１、第２のコンタクトホール２０ｅ，２０ｆを形成する。
【００６０】
この後に、図４（ａ）に示すように、第1〜第４のビアホール１２ａ〜１２ｄ内に二層目の第1〜第4の導電性プラグ2１ａ〜２１ｄを形成するとともに、第１、第２のコンタクトホール２０ｅ，２０ｆ内に二層目の第５、第６の導電性プラグ２１ｅ，２１ｆを形成する。
【００６１】
第１〜第６の導電性プラグ２１ａ〜２１ｆのうち、少なくとも強誘電体キャパシタＱ1の上の導電性プラグ２１ｅ，２１ｆは例えば図５、図６に示すような方法で形成される。
【００６２】
まず、図５（ａ）に示すように、第２の層間絶縁膜２０のうちキャパシタ上部電極１８上と下部電極１６ａ上にそれぞれ開口されたコンタクトホール２０ｅ，２０ｆ等の内部の自然酸化膜の除去、及びレジスト残の除去、エッチング残の除去を目的としてＲＦスパッタ処理を行う。ＲＦスパッタ処理は、減圧雰囲気中にアルゴンガスを導入して行われる。
【００６３】
引き続き、図５（ｂ）に示すように、第５、第６のコンタクトホール２０ｅ，２０ｆの内壁面及び底面と第２の層間絶縁膜２０上面の上に沿って、グルー膜として１層目のＴｉＮ膜３１を成膜する。ここでＴｉＮ膜３１はコンタクトホール２０ｅ，３０ｆ内でカバレッジ良く埋め込みを行うため、ＳＩＰ(Self-Ionized Plasma)方式スパッタ、ＳＩＰ−ＥｎＣｏｒｅ（Enhanced Coverage by Re-sputtering） 方式スパッタを利用するのが好ましい。そのようなスパッタの条件として、例えば、Ｔｉターゲットを使用してアルゴン（Ａｒ）ガス及び窒素（Ｎ2）ガスをスパッタ雰囲気中に導入し、基板温度を例えば２００℃に設定する。
【００６４】
ＳＩＰ方式スパッタは、電子閉じこめ能力が強い磁場分布上に高いＤＣ電圧を印可することにより、高密度プラズマで高いイオン化密度を実現する。この場合、基板側への高周波バイアスを印可することによってコンタクトホールでの良好なカバレッジ、低オーバーハングの特性が得られる。
【００６５】
ＳＩＰ−ＥｎＣｏｒｅ方式スパッタは、膜を一度形成した後に同一チャンバ内でアルゴンイオンによるリスパッタを連続的に行うもので、コンタクトホール内の底における膜の厚さを制御できる。
【００６６】
ＴｉＮ膜３１の膜厚は、厚いほど良いが、あまり厚いと高抵抗化してしまうこと、後の工程で形成されＷ膜の埋込み形状が悪化すること、および自身にクラックが発生してしまうこと等々を考慮して、５０ｎｍ程度が望ましい。
【００６７】
続いて、図５（ｃ）に示すように一層目のＴｉＮ膜３１上にアルミニウム（Ａｌ）膜３２を成膜する。Ａｌ膜３２の成膜においてもＳＩＰ方式スパッタ、ＳＩＰ−ＥｎＣｏｒｅ方式スパッタが使用される。そのようなスパッタの条件として、例えば、Ａｌターゲットを使用し、Ａｒガスをスパッタ雰囲気中に導入し、基板温度を例えば２００℃に設定する。
【００６８】
Ａｌ膜３２の膜厚も厚いほど良いが、あまり厚いと後の工程で、コンタクトホール２０ｅ，２０ｆでのＷ膜の埋め込み形状が悪化するため、５０ｎｍ程度が望ましい。
【００６９】
次に、図６（ａ）に示すように、Ａｌ膜３２上にグルー膜として二層目のＴｉＮ膜３３を成膜する。この成膜時では、既にＨ2バリア膜として機能するＡｌ膜３２がコンタクトホール２０ｅ，３０ｆ内及び第２の層間絶縁膜２０上に成膜されているため、成膜方法は自由度が高くなり、ＳＩＰ方式、ＳＩＰ−ＥｎＣｏｒｅ方式等のスパッタ法だけでなく、或いはＣＶＤ法のいずれの方式も使用することができる。
【００７０】
ただし、コンタクトホール２０ｅ，２０ｆの内壁面及び底面は全てがＡｌ膜３２で覆われているので、カバレッジの良いＴｉＮ膜３３の成膜方法を選択する必要がある。
ＴｉＮ膜３３の膜厚は、厚いほど良いが、あまり厚いと高抵抗化してしまうこと、後の工程でＷ埋め込み形状が悪化すること、及び自身にクラックが発生してしまうこと等々を考慮して、５０ｎｍ程度が望ましい。
【００７１】
これらの膜３１〜３３は、図７に示すような複数のプロセスチャンバ４１〜４６を有するＥＮＤＵＲＡ（登録商標）のようなマルチチャンバ装置４０を利用して、シリコン基板１及びその上に膜を大気に曝すことなくプロセスチャンバ４１〜４６を変えてＴｉＮ膜３１、Ａｌ膜３２、ＴｉＮ膜３３を順に成膜するのが望ましい。
【００７２】
しかし、それらの膜３１〜３３の形成は、マルチチャンバ装置４０を使用することに限られるものではなく、１工程毎に別の装置で成膜を行っても良い。その選択は装置取り回しの状況によって変更することができる。
【００７３】
なお、図７において、複数のプロセスチャンバ４１〜４６に囲まれた搬送チャンバ４７、バッファチャンバ４８内にはロボット４９、５０が配置され、また、バッファチャンバ４８の近傍にはロードロック５１、５２が配置され、さらに、バッファチャンバ４８と搬送チャンバ４７の間には予備クリーンチャンバ５３が配置されている。また、ロードロック５１，５２とこれに最も近いプロセスチャンバ４１，４２の間には、オリエンター／デガス用チャンバ５４，５５が配置されている。
【００７４】
次に、図６（ｂ）に示すように、ＷＦ6を使用してＣＶＤ法によりＷ膜３４を成膜して、これにより第５、第６のコンタクトホール２０ｅ，２０ｆを完全に埋め込む。
【００７５】
その後に、第２の層間絶縁膜２０の上面からＣＭＰ法によりＷ膜３４、ＴｉＮ膜３３、Ａｌ膜３２及びＴｉＮ膜３１を除去する。これにより、図６（ｃ）に示すように、コンタクトホール２０ｅ、２０ｆ内に残されたＷ膜３４、ＴｉＮ膜３３、Ａｌ膜３２及びＴｉＮ膜３１は、二層目の第５、第６の導電性プラグ２１ｅ，２１ｆとなる。
【００７６】
これら第５、第６の導電性プラグ２１ｅ，２１ｆの形成と同時に、図４（ａ）に示すように、不純物拡散領域７ａ，７ｂ、８ａ，８ｂの上方の第１〜第４のコンタクトホール２０ａ〜２０ｄ内に形成されたＷ膜３４、ＴｉＮ膜３３、Ａｌ膜３２及びＴｉＮ膜３１もその中に残る。それらは、二層目の第１〜第４の導電性プラグ２１ａ〜２１ｄとして使用される。
【００７７】
その後に、第２の間絶縁膜２０上と第１〜第６の導電性プラグ２１ａ〜２１ｆ上に金属膜を形成する。金属膜として、第２の層間絶縁膜２０上で例えば膜厚１５０ｎｍのＴｉＮ膜と膜厚５００ｎｍのアルミニウム膜と膜厚５ｎｍのＴｉ膜と膜厚１００ｎｍのＴｉＮ 膜を順に形成する。
【００７８】
続いて、その金属膜をフォトリソグラフィー法によりパターニングすることによって、図４（ｂ）に示すように、第１のウェル３ａ中央の一層目の導電性プラグ１２ａの上方で、二層目の第１の導電性プラグ２１ａに接続される導電性パッド２３が形成され、さらに、第２〜第６の導電性プラグ２１ｂ〜２１ｆに接続される配線２３〜２７が形成される。
【００７９】
導電性パッド２３及び配線２４〜２７を形成した後に、さらに第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
以上のように、強誘電体キャパシタＱ1を覆う第２の層間絶縁膜２０において、キャパシタ上部電極１８の上に形成された第５のコンタクトホール２０ｅ内にタングステン等の導電材をＣＶＤ法により充填する際に、その下地膜として第５のコンタクトホール２０ｅの内面にＴｉＮ膜３１、Ａｌ膜３２、ＴｉＮ膜３３の三層構造が形成された状態となっている。
【００８０】
この場合、タングステンをＣＶＤ法により成長する際に発生する水素は、コンタクトホール２０ｅ，２０ｆ内でＡｌ膜３２によってキャパシタ上部電極１８に浸入することが阻止されるので、キャパシタ上部電極１８の下の強誘電体膜１７の水素還元による劣化が防止される。
【００８１】
また、Ａｌ膜３２は、第１のコンタクトホール２０ｅ内だけでなく、第２のコンタクトホール２０ｆ、第１〜第４のビアホール２０ａ〜２０ｄ内面と第２の層間絶縁膜２０上にも形成されているので、その上にタングステン膜３４を形成する際に発生する水素が第２の層間絶縁膜２０に浸入することが防止される。これにより、第１〜第６の導電性プラグ２１ａ〜２１ｆの形成後の熱処理によって、第２の層間絶縁膜２０内から強誘電体キャパシタＱ1への水素の浸入が抑制される。
【００８２】
また、コンタクトホール２０ａ〜２０ｆ内にＡｌ膜３２が形成されるという本構造は、キャパシタ上部電極１８上のコンタクトホール２０ｅに特に有効な構造である。しかし、下部電極１６ａから容量絶縁膜１７ａへの水素の侵入も、キャパシタ上部電極１８から浸入する量ほどでは無いが、存在する。
【００８３】
しかも、キャパシタ上部電極１８上の導電性プラグ２１ｅと下部電極層１６の上の導電性プラグ２１ｆに同じ構造を用いた方が工程の簡略化ができることから、下部電極部上にもＡｌ膜３２を含む導電性プラグ２１ｆを形成することが望ましい。
【００８４】
なお、一層目の導電性プラグ１２ａ〜１２ｄの上に形成されるコンタクトホール２０ａ〜２０ｄ及び導電性プラグ２１ａ〜２１ｄは、アスペクト比の違いから、キャパシタ上部電極１８上のコンタクトホール２０ｅ及びコンタクトプラグ２１ｅとは別な工程で形成してもよい。
【００８５】
この場合、一層目の導電性プラグ１２ａ〜１２ｄの上に形成されるコンタクトホール２０ａ〜２０ｄ内にＡｌ膜は形成されなくてもよく、ＴｉＮ膜を一層形成した後にタングステン膜を成長するか、又はＴｉ膜とＴｉＮ膜を形成した後にタングステン膜を成長するからのいずれかを採用しても良い。
【００８６】
（第２の実施の形態）
図８は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図、図９、図１０は、本発明の第２実施形態に係る半導体装置における導電性プラグの形成工程を示す断面図である。
【００８７】
本実施形態に係る半導体装置の製造工程を示す図８（ａ）においても、第１実施形態に示したと同様に、シリコン基板１にＭＯＳトランジスタＴ1、Ｔ2、Ｔ3等が形成され、また、ＭＯＳトランジスタＴ1、Ｔ2、Ｔ3が第１の層間絶縁膜１１で覆われ、さらにその上に強誘電体キャパシタＱ1が形成され、強誘電体キャパシタＱ1がキャパシタ保護膜１９で覆われ、さらに、キャパシタ保護膜１９と第１の層間絶縁膜１１の上に第２の層間絶縁膜２０が形成される。
【００８８】
第２の層間絶縁膜２０には、第１の実施形態と同様な方法によって図３（ｄ）に示したような第1〜第６のコンタクトホール２０ａ〜２０ｆが形成される。そして、第１〜第６のコンタクトホール２０ａ〜２０ｆ内には、二層目の第１〜第６の導電性プラグ２９ａ〜２９ｆが埋め込まれる。
【００８９】
強誘電体キャパシタＱ1に接続される導電性プラグ２９ｅ，２０ｆは、例えば次のような工程により形成される。
【００９０】
まず、図９（ａ）に示すように、第２の層間絶縁膜２０のうち強キャパシタ上部電極１８と下部電極１６ａの上にそれぞれ開口された第５、第６のコンタクトホール２０ｅ，２０ｆ内部の自然酸化膜の除去、及びレジスト残の除去、エッチング残の除去を目的として、ＲＦスパッタ処理を行う。ＲＦスパッタ処理は、減圧雰囲気中にアルゴンガスを導入して行われる。
【００９１】
引き続き、図９（ｂ）に示すように、第５、第６のコンタクトホール２０ｅ，２０ｆ内面と第２の層間絶縁膜２０上面の上に、グルー膜として１層目のＴｉＮ膜３１を成膜する。ここでＴｉＮ膜３１はコンタクトホール２０ｅ，３０ｆ内でカバレッジ良く埋め込みを行うため、ＳＩＰ方式スパッタ、ＳＩＰ−ＥｎＣｏｒｅ方式スパッタを利用するのが好ましい。そのようなスパッタの条件は、第１実施形態と同様である。
【００９２】
ＴｉＮ膜３１の膜厚は厚いほど良いがあまり厚いと高抵抗化してしまうこと、しかも後の工程で形成されＷ膜の埋込み形状が悪化すること、および自身にクラックが発生してしまうこと等々を考慮して、５０ｎｍ程度が望ましい。
【００９３】
続いて、図９（ｃ）に示すように、コンタクトホール２０ｅ，２０ｆ内の底部において一層目のＴｉＮ膜３１上にアルミニウム（Ａｌ）膜３２ａを成膜する。タングステン成長時のキャパシタ上部電極１８への水素の浸入経路を考慮した場合、水素バリア膜たるＡｌ膜３２ａの成膜は、コンタクトホール２０ｅ，２０ｆの内側面では要求されず、少なくとも底部にあればよい。
【００９４】
よって、Ａｌ膜３２ａの成膜については、コリメータスパッタ、ロングスロースパッタ、イオン化金属プラズマ（ＩＭＰ）スパッタなどのように、金属元素の直進性が高くサイドカバレッジの悪い方式でも利用可能である。Ａｌ膜３２ａの膜厚は、厚いほど良いが、あまり厚いと後の工程でのタングステンの埋め込み形状が悪化するため、５０ｎｍ程度が望ましい。
【００９５】
コリメータスパッタは、ターゲットと基板の間にコリメート電極を配置して、基板面に垂直成分を多く持つ原子を選択的に基板に到達するものである。この場合、基板に対してターゲットの裏側にカソードが配置され、さらに、ターゲットのほぼ中央から側方に広がる磁場を発生させるマグネットがターゲットの裏側に配置されている。
【００９６】
ロングスロースパッタは、基板とターゲットをロングスロー配置し、スパッタ粒子を基板面に対してほぼ垂直方向に到達させるものである。
【００９７】
ＩＭＰスパッタは、スパッタされたターゲット材料がプラズマを通過する際にイオン化される構造を有し、バイアスされた基板面に実質的に垂直な方向にターゲット材料を到達させるものである。
【００９８】
次に、図１０（ａ）に示すように、グルー層として二層目のＴｉＮ膜３３を一層目のＴｉＮ膜３１及びＡｌ膜３２ａの上に形成する。ここではすでにＨ2バリア膜であるＡｌ膜３２ａが成膜されているため、ＴｉＮ膜３１の成膜方式は自由度が高く、スパッタ法、ＣＶＤ法の何れの方式も使用することができる。
【００９９】
しかも、Ａｌ膜３２ａは、コンタクトホール２０ｅ，２０ｆの底部のみに成膜されているので、その底部のＡｌ膜３２ａのみを二層目のＴｉＮ膜３３で覆えばよいため、二層目のＴｉＮ膜３３のカバレッジが悪い成膜方法でもその底部に形成できれば利用可能である。
【０１００】
具体的には、二層目のＴｉＮ膜３３の形成は、コリメータスパッタ、ロングスルースパッタ、ＩＭＰスパッタなどの金属元素の直進性のよい成膜方法を利用しても良いし、ＳＩＰスパッタ、ＳＩＰ−ＥｎＣｏｒｅスパッタ、ＣＶＤ法などのカバレッジの良い方法も選択できる。膜厚は厚いほど良いが、あまり厚いと高抵抗化してしまうこと、後の工程でタングステン等の埋め込み形状が悪化すること、およびＴｉＮ膜３３にクラックが発生してしまうこと等々から５０ｎｍ程度が望ましい。
【０１０１】
なお、これらの膜は第１実施形態で説明したように、図７に例示したマルチチャンバ装置を利用して、大気に曝すことなく成膜するのが望ましいが、１工程毎に別の装置で成膜を行っても良い。その選択は装置取り回しの状況によって変更することができる。
【０１０２】
次に、図１０（ｂ）に示すように、ＷＦ6ガスを使用してＣＶＤ法によりＷ膜３４を成膜して、これによりコンタクトホール２０ｅ，２０ｆを完全に埋め込む。
【０１０３】
その後に、ＣＭＰ法によりＷ膜３４、ＴｉＮ膜３３、Ａｌ膜３２ａ及びＴｉＮ膜３１を第２の層間絶縁膜２０の上面から除去するとともに平坦化する。これにより、図１０（ｃ）に示すように、コンタクトホール２０ｅ、２０ｆ内に残されたＷ膜３４、ＴｉＮ膜３３、Ａｌ膜３２及びＴｉＮ膜３１は、第５、第６の導電性プラグ２９ｅ，２９ｆとなる。
【０１０４】
これと同時に、図８（ａ）に示したように、不純物拡散領域７ａ，７ｂ、８ａ，８ｂの上方の第１〜第４のコンタクトホール２０ａ〜２０ｄ内に形成されたＷ膜３４、ＴｉＮ膜３３、Ａｌ膜３２及びＴｉＮ膜３１もその中に残る。それらは、第１〜第４の導電性プラグ２９ａ〜２９ｄとして使用される。
【０１０５】
その後に、第２の層間絶縁膜２０上と第１〜第６の導電性プラグ２９ａ〜２９ｆ上に金属膜を形成する。金属膜として、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、ＴｉＮ 膜を順に形成する。
【０１０６】
続いて、その金属膜をフォトリソグラフィー法によりパターニングすることによって、図８（ｂ）に示すように、第１のウェル３ａ中央の一層目の導電性プラグ１２ａ上の二層目の導電性プラグ２９ａに接続される導電性パッド２３が形成され、さらに、第２〜第６の導電性プラグ２９ｂ〜２９ｆに接続される配線２３〜２７が形成される。
【０１０７】
導電性プラグ２３及び配線２４〜２７を形成した後に、さらに第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【０１０８】
以上説明したように、強誘電体キャパシタＱ1を覆う第２の層間絶縁膜２０のうちキャパシタ上部電極１８の上に形成された第１のコンタクトホール２０ｅ内にＣＶＤ法によりタングステン等の導電材を充填する際には、ＣＶＤ膜の下地膜として第１のコンタクトホール２０ｅの内面に既に一層目のＴｉＮ膜３１が形成され、その底部にＡｌ膜３２ａが形成され、さらにＡｌ膜３２ａを覆う二層目のＴｉＮ膜３３が形成された状態となっている。
【０１０９】
この場合、第５のコンタクトホール２０ｅ内でタングステン膜３３をＣＶＤ法により成長する際に発生する水素は、Ａｌ膜３２ａによってキャパシタ上部電極１８への浸入が阻止されるので、容量誘電体膜１７ａの還元による劣化が防止される。
【０１１０】
また、Ａｌ膜３２ａは、第５のコンタクトホール２０ｅ底部だけでなく、第１〜第４及び第６のコンタクトホール２０ａ〜２０ｄ，２０ｆの底部と第２の層間絶縁膜２０上にも形成されるので、その上にタングステン膜を形成する際に発生する水素が第２の層間絶縁膜２０に浸入することが抑制される。これにより、ビア用プラグ２１ａ〜２１ｄ、コンタクトプラグ２１ｅ，２１ｆの形成後の熱処理により第２の層間絶縁膜２０内から強誘電体キャパシタＱ1への水素の浸入が抑制される。
【０１１１】
また、コンタクトホール２０ａ〜２０ｆ内の底部にＡｌ膜３２ａが形成されるという本構造は、キャパシタ上部電極１８上のコンタクトホール２０ｅに特に有効な構造である。しかし、その周囲の下部電極層１６からの水素侵入もキャパシタ上部電極１８からほどでは無いが存在する。しかも、キャパシタ上部電極１８上の導電性プラグ２９ｅと下部電極層１６上の導電性プラグ２９ｆの双方に同じ構造を用いた方が工程の簡略化ができることから、Ａｌ膜３２は下部電極層１６上にも用いられることが望ましい。
【０１１２】
なお、一層目の導電性プラグ１２ａ〜１２ｄの上に形成される二層目のコンタクトホール２０ａ〜２０及び導電性プラグ２９ａ〜２９ｄは、アスペクト比の違いから、キャパシタ上部電極１８上のコンタクトホール２０ｅ及び導電性プラグ２９ｅとは別な工程で形成してもよい。この場合、一層目の導電性プラグ１２ａ〜１２ｄの上に形成されるコンタクトホール２０ａ〜２０ｄ内ではＡｌ膜が形成されなくてもよく、ＴｉＮ膜を一層形成した後にタングステン膜を成長するか、又はＴｉ膜とＴｉＮ膜を形成した後にタングステン膜を成長してもよい。
【０１１３】
（第３の実施の形態）
図１１（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置における強誘電体キャパシタを示す断面図である。
図１１（ａ）は、第１実施形態に示したキャパシタ上部電極１８、下部電極層１６ａの上のコンタクトホール２０ｅ，２０ｆ内に形成される一層目のＴｉＮ膜３１とＡｌ膜３２の間に、Ｔｉ膜３４を成膜した構造を示している。
【０１１４】
また、図１１（ｂ）は、第２実施形態に示したキャパシタ上部電極１８、下部電極層１６ａ上のコンタクトホール２０ｅ，２０ｆ内に形成される一層目のＴｉＮ膜３１とその底部に形成されるＡｌ膜３２ａの間に、Ｔｉ膜３５ａを形成した構造を示している。
【０１１５】
以上のように、ＴｉＮ膜３１上に成膜されたＴｉ膜３５，３５ａは濡れ層として働き、その上でＡｌの移動度を上げてコンタクトホール２０ｅ，２０ｆ内に形状良くＡｌ膜３２，３２ａを成膜することが可能になる。この場合、Ｔｉ膜３５，３５ａにも水素バリア耐性があることから、コンタクトホール２０ｅ，２０ｆ内でより高い水素バリア耐性を実現することができる。
【０１１６】
Ｔｉ膜３５，３５ａは、少なくともＡｌ膜３２，３２ａと同じ範囲に成膜される必要があり、Ａｌ膜３２，３２ａと同じ成膜方法を採用することが望ましい。即ち、図１１（ａ）に示した構造の場合には、Ａｌ膜３２は、ＳＩＰ方式、ＳＩＰ−ＥｎＣｏｒｅ方式のスパッタ法を適用することが望ましい。また、図１１（ｂ）に示した構造の場合には、Ａｌ膜３２ａは、コリメータスパッタ、ロングスロースパッタ、ＩＭＰスパッタなどのように、直進性が高い成膜方法を適用することが望ましい。
【０１１７】
なお、Ａｌ膜３２，３２ａは、拡散を防止するために、ＴｉＮ膜に挟まれて第２の層間絶縁膜２０に接触しないようにするのが好ましい。
【０１１８】
（第４の実施の形態）
図１２（ａ）、（ｂ）は、スタック型の強誘電体キャパシタを採用した構造を示す第４実施形態に係る半導体装置を示す断面図である。なお、図１２（ａ）、（ｂ）において、図４、図８と同じ符号は同じ要素を示している。
【０１１９】
例えば、図１２（ａ）、（ｂ）のそれぞれに示すように、第１の層間絶縁膜１１で覆われたＭＯＳトランジスタＴ1,Ｔ2のソース／ドレイン不純物拡散層７ａ，７ｂ上に一層目の導電性プラグ１２ａ，１２ｂを接続した状態で、一層目の導電性プラグ１２ａ，１２ｂにキャパシタ下部電極１６ｂが接続される強誘電体キャパシタＱ2を第１の層間絶縁膜１１上に形成し、さらに強誘電体キャパシタＱ2を覆う第２の層間絶縁膜２０においてキャパシタ上部電極１８ｃの上に形成されるコンタクトホール２０ｅ内に図６（ｃ）、図１０（ｃ）と同様なＡｌ膜を有する構造の導電性プラグ２１ｅ、２９ｅを形成してもよい、
【０１２０】
なお、上記した実施形態では、強誘電体キャパシタの上部電極としてＩｒＯ2を使用しているが、その材料はこれに限られるものではなく、たとえば、プラチナ、Ｉｒ、その他の導電材であってもよい。
【０１２１】
（付記１）半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され且つ下部電極、金属酸化物強誘電体膜、上部電極を有するキャパシタと、前記キャパシタ及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、前記第２の絶縁膜内に形成された第１のコンタクトホールと、前記第１のコンタクトホール内に形成されて第１のアルミニウム膜を含む複数層構造の第１の導電性プラグとを有することを特徴とする半導体装置。
（付記２）前記第１のコンタクトホール内は、前記第１のアルミニウム膜を挟む第１のグルー膜と第２のグルー膜とを含み、前記第１、第２のグルー膜上に形成される導電膜により充填されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記第１のアルミニウム膜は、前記第１のコンタクトホールの底面に前記第１のグルー膜を介して形成されていることを特徴とする付記２に記載の半導体装置。
（付記４）前記第１のアルミニウム膜は、前記第１のコンタクトホールの前記底面と側壁面の内側に形成された前記第１のグルー膜の内面に沿って形成され、さらに、前記第１のコンタクトホール内で前記第２のグルー膜に覆われていることを特徴とする付記３に記載の半導体装置。
（付記５）前記第１のグルー膜は、窒化チタン膜であることを特徴とする付記２乃至付記４のいずれか１つに記載の半導体装置。
（付記６）前記第１のアルミニウム膜と前記窒化チタン膜の間にはチタン膜が形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）前記第２のグルー膜は、窒化チタン膜であることを特徴とする付記２乃至付記６のいずれか１つに記載の半導体装置。
（付記８）前記第１のコンタクトホール内を充填する前記導電膜はタングステンであることを特徴とする付記２乃至付記７のいずれかに記載の半導体装置。
（付記９）前記第１の導電性プラグの下端は、前記キャパシタの前記上部電極に接続されていることを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置。
（付記１０）前記第２の絶縁膜内であって、前記下部電極上に形成された第２のコンタクトホールと、第２のコンタクトホール内に形成されて第２のアルミニウム膜を含む複数層構造の第２の導電性プラグとをさらに有することを特徴とする付記１乃至付記９のいずれか１つに記載の半導体装置。
（付記１１）前記金属酸化物強誘電体膜は、チタン酸ジルコン酸鉛系材料、ビスマス層状構造化物のいずれかであることを特徴とする付記１乃至付記１０のいずれか１つに記載の半導体装置。
（付記１２）半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、下部電極、金属酸化物強誘電体膜及び上部電極を有するキャパシタを形成する工程と、前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、前記キャパシタの前記上部電極の上であって前記第２の絶縁膜内に第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールの底面及び内壁面に沿って第１のグルー膜を形成する工程と、前記第１のコンタクトホール内の少なくとも底部において、前記第１のグルー膜の上に第１のアルミニウム膜を形成する工程と、前記第１のアルミニウム膜の上に第２のグルー膜を形成する工程と、前記第１のコンタクトホール内を充填する第１の導電膜を前記第１、第２のグルー膜の上に形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記１３）前記第１のアルミニウム膜と前記第２のグルー膜は、前記第１のコンタクトホールの内壁面及び底面に沿って形成されることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記第１のアルミニウム膜は、ＳＩＰ方式スパッタ法、ＳＩＰ−ＥｎＣｏｒｅ方式スパッタ法のいずれかにより形成されることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記第１のコンタクトホールの底部に形成される前記第１のアルミニウム膜は、コリメータスパッタ、ロングスルースパッタ法、イオン化金属プラズマスパッタ法のいずれかにより形成されることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１６）前記第１、第２のグルー膜は窒化チタン膜であることを特徴とする付記１２乃至付記１５のいずれか１つに記載の半導体装置の製造方法。
（付記１７）前記第１のグルー膜である前記窒化チタン膜と前記第１のアルミニウム膜の間にはチタン膜が形成されていることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）前記第１のコンタクトホール内に充填される導電膜は、タングステンであることを特徴とする付記１２乃至付記１７のいずれか１つに記載の半導体装置の製造方法。
（付記１９）前記第２の絶縁膜内において、前記下部電極上に第２のコンタクトホールを形成する工程と、前記第２のコンタクトホール内に第３のグルー膜を形成する工程と、前記第２のコンタクトホール内の少なくとも底部において、前記第３のグルー膜の上に第２のアルミニウム膜を形成する工程と、前記第２のアルミニウム膜の上に第４のグルー膜を形成する工程と、前記第２のコンタクトホール内を充填し且つ前記第３、第４のグルー膜の上に第２の導電膜を形成する工程と、を有することを特徴とする付記１２乃至付記１８のいずれか１つに記載の半導体装置の製造方法。
（付記２０）前記第２のアルミニウムは、前記第１のアルミニウム膜と同時に形成され、前記第３のグルー膜は第１のグルー膜と同時に形成され、第４のグルー膜は、前記第２のグルー膜と同時に形成され、前記第２の導電膜は、前記第１の導電膜と同時に形成されることを特徴とする付記１９に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１２２】
【図１】図１は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置におけるプラグの形成工程を示す断面図（その1）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置におけるプラグの形成工程を示す断面図（その２）である。
【図７】図７は、本発明の実施形態に係る半導体装置の製造に用いられるマルチチャンバ装置の概要構成図である。
【図８】図８は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】図９は、本発明の第２実施形態に係る半導体装置におけるプラグの形成工程を示す断面図（その１）である。
【図１０】図１０は、本発明の第２実施形態に係る半導体装置におけるプラグの形成工程を示す断面図（その２）である。
【図１１】図１１は、本発明の第３実施形態に係る半導体装置における強誘電体キャパシタを示す断面図である。
【図１２】図１２は、本発明の第４実施形態に係る半導体装置を示す断面図である。
【符号の説明】
【０１２３】
１  シリコン基板（半導体基板）
２  素子分離絶縁膜
３ａ，３ｂ，３ｃ  ウェル
４…Ｐウェル、
４ａ，４ｂ…ゲート絶縁膜、
５ａ，５ｂ…ゲート電極、
７ａ，７ａｂ，８ａ，８ｂ…不純物拡散領域、
９…側壁絶縁膜、
１０…カバー膜、
１１…層間絶縁膜、
１２ａ〜１２ｄ…導電性プラグ、
１３…酸化防止絶縁膜、
１４…下地絶縁膜、
１５…密着膜、
１６…下部電極層、
１６ａ，１６ｃ…下部電極、
１７…強誘電体膜、
１７ａ，１７ｃ…容量絶縁膜、
１８ａ、１８ｂ…酸化イリジウム膜、
１８，１８ｃ…上部電極、
１９…キャパシタ保護膜、
２０…層間絶縁膜、
２０ａ〜２０ｆ…コンタクトホール、
２１ａ〜２１ｆ…導電性プラグ、２３…導電性パッド、
２４〜２７…配線、
３１…ＴｉＮ膜、
３２、３２ａ…Ａｌ膜、
３３…ＴｉＮ膜、
３４…Ｗ膜、
２９ａ〜２９ｆ…導電性プラグ、
３５，３５ａ…Ｔｉ膜、
Ｑ1，Ｑ2…強誘電体キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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