(57)【要約】【課題】エミッタ電極に対するコンタクト部を容易に形成しながら、エミッタ層の幅を小さくすることが可能な半導体装置を提供する。【解決手段】このバイポーラトランジスタ（半導体装置）１００は、シリコン層７と、シリコン層７の表面に形成された不純物領域８と、不純物領域８上に形成されたポリシリコン層からなるエミッタ電極１０ａと、不純物領域８とエミッタ電極１０ａとの間に形成され、エミッタ電極１０ａの幅Ｗ３よりも小さい幅Ｗ２を有するＳｉＧｅ層９とを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ベース層と、
前記ベース層の表面に形成されたエミッタ層と、
前記エミッタ層上に形成されたエミッタ電極と、
前記エミッタ層と前記エミッタ電極との間に形成され、前記エミッタ電極とは異なる材料からなるとともに、前記エミッタ電極の幅よりも小さい幅を有する導電層とを備えた、半導体装置。
【請求項２】
前記導電層は、前記エミッタ電極よりもエッチング選択比が大きい材料からなる、請求項１に記載の半導体装置。
【請求項３】
前記導電層は、前記ベース層の少なくとも前記導電層側の部分よりもエッチング選択比が大きい材料からなる、請求項１または２に記載の半導体装置。
【請求項４】
前記導電層は、前記エミッタ電極よりも酸化速度が大きい材料からなる、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記導電層は、前記ベース層の少なくとも前記導電層側の部分よりも酸化速度が大きい材料からなる、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記エミッタ電極は、Ｓｉからなり、
前記導電層は、ＳｉＧｅからなる、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記エミッタ電極は、Ｓｉからなり、
前記導電層は、ＴｉＯ２からなる、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項８】
前記エミッタ層は、前記エミッタ電極の幅よりも小さい幅を有するとともに、前記導電層と接触するように形成されている、請求項１〜７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、エミッタ層を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、エミッタ層を備えた半導体装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、ＳｉＧｅ層と、ＳｉＧｅ層上に形成されたシリコン層と、シリコン層上に形成されたｎ型不純物拡散層からなるエミッタ層と、エミッタ層上に形成されたエミッタ電極とを備えたヘテロ接合バイポーラトランジスタ（半導体装置）が開示されている。このヘテロ接合バイポーラトランジスタでは、ｎ型不純物拡散層からなるエミッタ層の拡散を制御することにより、エミッタ層の幅をエミッタ電極の幅と同じにすることが可能である。
【０００４】
ここで、従来では、ヘテロ接合バイポーラトランジスタの高周波特性の向上を図るために、エミッタ電極の幅を小さくすることにより、エミッタ層の幅を小さくすることが考えられる。
【０００５】
【特許文献１】特開２００６−５４４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、ヘテロ接合バイポーラトランジスタの高周波特性の向上を図るために、エミッタ電極の幅を小さくする場合には、フォトリソグラフィ技術を用いてレジストマスクを形成し、微細な開口部を形成する必要がある。しかしながら、レジストマスクを形成する際のマスクずれなどにより、所望の形状にパターニングすることができず、幅の小さいエミッタ電極を形成することが困難になるという問題点がある。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、エミッタ電極に対するコンタクト部を容易に形成しながら、エミッタ層の幅を小さくすることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、この発明の半導体装置は、ベース層と、ベース層の表面に形成されたエミッタ層と、エミッタ層上に形成されたエミッタ電極と、エミッタ層とエミッタ電極との間に形成され、エミッタ電極とは異なる材料からなるとともに、エミッタ電極の幅よりも小さい幅を有する導電層とを備えている。なお、本発明の導電層とは、ＳｉＧｅなどの半導体を有する層や、ＴｉＯ２などの導電物を有する層を含む。
【発明の効果】
【０００９】
本発明では、上記のように、エミッタ電極とは異なる材料からなるとともに、エミッタ電極の幅よりも小さい幅を有する導電層を形成することによって、エミッタ電極から導電層を介して不純物を拡散させることにより、エミッタ電極の幅よりも小さい幅を有するエミッタ層を形成することができる。これにより、エミッタ電極の幅が小さくなるのを抑制しながら、エミッタ層の幅を小さくすることができるので、エミッタ電極に対するコンタクト部を容易に形成しながら、エミッタ層の幅を小さくすることが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。
【００１１】
（第１実施形態）
図１および図２は、本発明の第１実施形態によるバイポーラトランジスタ（半導体装置）１００の構造を示した断面図である。
【００１２】
バイポーラトランジスタ１００では、図１に示すように、ｐ型シリコン基板１の表面に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造の素子分離領域２ａ、２ｂおよび２ｃが形成されている。素子分離領域２ａおよび２ｂは、トランジスタ形成領域を分離するために形成されるとともに、素子分離領域２ｃは、後述するコレクタ領域４ｃを分離するために形成されている。また、ｐ型シリコン基板１には、素子分離領域２ａおよび２ｂと対応する領域の下方に素子分離領域３が形成されている。この素子分離領域３は、ホウ素（Ｂ）がドープされており、トランジスタ形成領域を分離するために形成されている。
【００１３】
ｐ型シリコン基板１には、リン（Ｐ）がドープされたｎ型のコレクタ領域４ａ、４ｂおよび４ｃが形成されている。コレクタ領域４ａおよび４ｃは、コレクタ領域４ｂにより接続されている。
【００１４】
ｐ型シリコン基板１の表面上には、素子分離領域２ａ上の所定領域から素子分離領域２ｃ上の所定領域にわたって、エピタキシャル成長により約３ｎｍの厚みを有するシリコン層５が形成されている。シリコン層５は、ベースの一部として用いられるとともに、後述するＳｉＧｅ層６を形成する際に下地層として機能する。シリコン層５の表面上には、ホウ素（Ｂ）がドープされたエピタキシャル成長により、約５０ｎｍの厚みを有するＳｉＧｅ層６が形成されている。このＳｉＧｅ層６は、ベースとして機能する。ＳｉＧｅ層６の表面上には、ホウ素（Ｂ）がドープされたエピタキシャル成長により、約５０ｎｍの厚みを有するシリコン層７が形成されている。このシリコン層７は、ベースの一部として用いられる。なお、シリコン層５、ＳｉＧｅ層６およびシリコン層７は、本発明の「ベース層」の一例である。
【００１５】
シリコン層５、ＳｉＧｅ層６およびシリコン層７は、それぞれ、真性ベース領域５ａ、６ａおよび７ａと、外部ベース領域５ｂ、６ｂおよび７ｂとを含んでいる。真性ベース領域５ａ、６ａおよび７ａは、コレクタ領域４ａと対応する領域の上方に形成されている。外部ベース領域５ｂ、６ｂおよび７ｂは、イオン注入によりホウ素（Ｂ）がドープされている。
【００１６】
真性ベース領域７ａの表面には、図２に示すように、幅Ｗ１を有するｎ型の不純物領域８が形成されている。なお、不純物領域８は、本発明の「エミッタ層」の一例である。不純物領域８の表面上には、エピタキシャル成長により約１０ｎｍの厚みを有するＳｉＧｅ層９が形成されている。ＳｉＧｅ層９は、幅Ｗ２を有するとともに、ＧｅがＳｉに対して約１５％〜約２５％含まれている。このため、ＳｉＧｅ層９は、シリコンの電子の移動度（約１３００ｃｍ２／Ｖ・ｓ）よりも大きい電子の移動度（約１９４０ｃｍ２／Ｖ・ｓ）を有する。なお、ＳｉＧｅ層９は、本発明の「導電層」の一例である。また、ＳｉＧｅ層９は、フッ酸と硝酸との混合液からなるフッ硝酸を用いたウェットエッチングに対して、シリコン層７よりもエッチング選択比が大きい。
【００１７】
ＳｉＧｅ層９の表面上には、約２００ｎｍの厚みを有するエミッタ電極１０ａが形成されている。エミッタ電極１０ａは、ｎ型のポリシリコン層からなり、イオン注入によりヒ素（Ａｓ）がドープされている。また、エミッタ電極１０ａは、ＳｉＧｅ層９の幅Ｗ２よりも大きい幅Ｗ３を有する。このため、ＳｉＧｅ層９を介して熱拡散により形成される不純物領域８の幅Ｗ１をエミッタ電極１０ａの幅Ｗ３よりも小さくすることが可能である。また、シリコン層５、ＳｉＧｅ層６およびシリコン層７の側面には、図１に示すように、ポリシリコン層からなる残渣部１０ｂが形成されている。また、エミッタ電極１０ａおよび残渣部１０ｂは、フッ硝酸を用いたウェットエッチングに対して、ＳｉＧｅ層９よりもエッチング選択比が小さいポリシリコン層からなる。
【００１８】
ＳｉＧｅ層９およびエミッタ電極１０ａの側面には、ＳｉＯ２からなるサイドウォール絶縁膜１１が形成されている。エミッタ電極１０ａの表面には、ＴｉＳｉ２からなるシリサイド膜１２ａが形成されている。また、シリコン層７の外部ベース領域７ｂおよび残渣部１０ｂの表面には、ＴｉＳｉ２からなるシリサイド膜１２ｂが形成されている。また、コレクタ領域４ｃの表面には、ＴｉＳｉ２からなるシリサイド膜１２ｃが形成されている。
【００１９】
ｐ型シリコン基板１の表面上の全面には、ＳｉＯ２からなる層間絶縁膜１３が形成されている。層間絶縁膜１３のシリサイド膜１２ａ、１２ｂおよび１２ｃと対応する領域には、それぞれ、コンタクトホール１３ａ、１３ｂおよび１３ｃが形成されている。コンタクトホール１３ａ、１３ｂおよび１３ｃには、それぞれ、プラグ１４ａ、１４ｂおよび１４ｃが形成されている。
【００２０】
図３〜図８は、本発明の第１実施形態によるバイポーラトランジスタ１００の製造プロセスを説明するための断面図である。
【００２１】
まず、図３に示すように、周知の技術を用いて、熱酸化することにより、ｐ型シリコン基板１の表面に素子分離領域２ａ、２ｂ、２ｃおよびＳｉＯ２層２１を形成する。その後、フォトリソグラフィ技術を用いて、所定パターンのレジストマスクを設ける。その後、ホウ素（Ｂ）をイオン注入することにより、ｐ型シリコン基板１の素子分離領域２ａおよび２ｂの下方に素子分離領域３を形成する。次に、リン（Ｐ）をイオン注入することにより、ｐ型シリコン基板１の素子分離領域２ａおよび２ｃの間に、コレクタ領域４ｂと接続されたコレクタ領域４ａを形成する。
【００２２】
次に、ｐ型シリコン基板１の表面上の所定領域に、シリコン層５、ＳｉＧｅ層６、シリコン層７およびＳｉＧｅ層９を順に形成する。具体的には、ｐ型シリコン基板１の表面上の全面に、エピタキシャル成長により約３ｎｍの厚みを有するシリコン層５を形成する。そして、シリコン層５の表面上に、ホウ素（Ｂ）がドープされたエピタキシャル成長により、約５０ｎｍの厚みを有するＳｉＧｅ層６を形成する。その後、ＳｉＧｅ層６の表面上に、ホウ素（Ｂ）がドープされたエピタキシャル成長により、約５０ｎｍの厚みを有するシリコン層７を形成する。そして、シリコン層７の表面上に、エピタキシャル成長により約１０ｎｍの厚みを有するＳｉＧｅ層９を形成する。その後、フォトリソグラフィ技術を用いて、所定領域にレジストマスクを設ける。その後、所定領域以外のシリコン層５、ＳｉＧｅ層６、シリコン層７およびＳｉＧｅ層９をエッチングにより除去する。
【００２３】
次に、図４に示すように、ｐ型シリコン基板１の表面上の全面に、約２００ｎｍの厚みを有するポリシリコン層１０を形成する。そして、ポリシリコン層１０にヒ素（Ａｓ）をイオン注入する。その後、ＬＰ−ＣＶＤ法を用いて、ポリシリコン層１０の表面上にＳｉ３Ｎ４層２２を形成する。
【００２４】
次に、図５に示すように、フォトリソグラフィ技術を用いて、Ｓｉ３Ｎ４層２２の表面上のコレクタ領域４ａと対応する領域に、レジスト膜２３を形成する。そして、レジスト膜２３をマスクとして、異方性エッチングによりＳｉ３Ｎ４層２２、ポリシリコン層１０（図４参照）およびＳｉＧｅ層９をパターニングする。これにより、幅Ｗ３（図２参照）を有するエミッタ電極１０ａが形成される。なお、シリコン層５、ＳｉＧｅ層６およびシリコン層７の側面には、残渣部１０ｂが形成される。その後、レジスト膜２３を除去する。
【００２５】
次に、フッ酸と硝酸との混合液からなるフッ硝酸を用いたウェットエッチングを行う。このとき、フッ硝酸を用いたウェットエッチングに対して、ＳｉＧｅはシリコンに対してエッチング選択比が大きいことにより、ポリシリコン層からなるエミッタ電極１０ａおよび残渣部１０ｂと、シリコン層７とはほとんどエッチングさせることなく、ＳｉＧｅ層９のみがエッチングされる。これにより、図６に示すような、エミッタ電極１０ａの幅Ｗ３よりも小さい幅Ｗ２（図２参照）を有するＳｉＧｅ層９が形成される。
【００２６】
次に、ＬＰ−ＣＶＤ法を用いて、ｐ型シリコン基板１の表面上の全面にＳｉＯ２層を形成する。その後、エッチバックすることにより、図７に示すように、ＳｉＧｅ層９、エミッタ電極１０ａおよびＳｉ３Ｎ４層２２の側面に、サイドウォール絶縁膜１１が形成される。次に、Ｓｉ３Ｎ４層２２およびサイドウォール絶縁膜１１をマスクとして、ホウ素（Ｂ）をイオン注入することにより、シリコン層５、ＳｉＧｅ層６およびシリコン層７に、それぞれ、外部ベース領域５ｂ、６ｂおよび７ｂを形成する。これにより、エミッタ電極１０ａと対応する領域の下方には、真性ベース領域５ａ、６ａおよび７ａが形成される。
【００２７】
次に、フォトリソグラフィ技術を用いて、所定パターンのレジストマスクを設ける。その後、素子分離領域２ｂおよび２ｃの間に形成されたＳｉＯ２層２１をエッチングにより除去する。次に、図８に示すように、ＬＰ−ＣＶＤ法を用いて、ｐ型シリコン基板１の表面上の全面にＳｉ３Ｎ４層２４を形成する。その後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：急速熱処理）法を用いて、シリコン層７の表面上にエミッタとして機能する不純物領域８を形成する。このとき、ポリシリコン層からなるエミッタ電極１０ａからＳｉＧｅ層９を介して不純物を拡散させることにより、エミッタ電極１０ａの幅Ｗ３よりも小さい幅Ｗ１（図２参照）を有する不純物領域８が形成される。その後、Ｓｉ３Ｎ４層２２および２４を除去する。
【００２８】
次に、ＴｉＳｉ２からなるシリサイド膜１２ａ、１２ｂおよび１２ｃを形成する。その後、ＬＰ−ＣＶＤ法を用いて、ｐ型シリコン基板１の表面上の全面に、ＳｉＯ２からなる層間絶縁膜１３を形成する。そして、層間絶縁膜１３の所定領域にコンタクトホール１３ａ、１３ｂおよび１３ｃを形成するとともに、コンタクトホール１３ａ、１３ｂおよび１３ｃにそれぞれプラグ１４ａ、１４ｂおよび１４ｃを形成する。このようにして、図１に示したバイポーラトランジスタ１００が形成される。
【００２９】
第１実施形態では、上記のように、エミッタとして機能する不純物領域８とエミッタ電極１０ａとの間に、エミッタ電極１０ａの幅Ｗ３よりも小さい幅Ｗ２（図２参照）を有するＳｉＧｅ層９を形成する。このように構成することによって、ポリシリコン層からなるエミッタ電極１０ａからＳｉＧｅ層９を介して不純物を拡散させることにより、エミッタ電極１０ａの幅Ｗ３よりも小さい幅Ｗ１（図２参照）を有する不純物領域８を形成することができる。このため、エミッタ電極の幅を小さくすることにより、エミッタ層の幅を小さくする場合と異なり、エミッタ電極１０ａの幅Ｗ３が小さくなるのを抑制しながら、エミッタとして機能する不純物領域８の幅Ｗ１を小さくすることができる。したがって、エミッタ電極１０ａに接続されるプラグ１４ａを容易に形成しながら、不純物領域８の幅Ｗ１を小さくすることができる。その結果、バイポーラトランジスタ１００の高周波特性を向上させることができる。
【００３０】
また、ＳｉＧｅ層９は、Ｓｉの電子の移動度（約１３００ｃｍ２／Ｖ・ｓ）よりも大きい電子の移動度（約１９４０ｍ２／Ｖ・ｓ）を有する。これにより、エミッタ層と接触する部分の幅が小さいエミッタ電極を形成する場合と比べて、エミッタ電極１０ａからエミッタとして機能する不純物領域８に供給される単位時間当たりの電子数を多くすることができる。したがって、コレクタ電流を大きくすることができるので、高周波特性の向上を図ることができる。
【００３１】
また、第１実施形態では、ＳｉＧｅ層９は、フッ酸と硝酸との混合液からなるフッ硝酸を用いたウェットエッチングに対して、ポリシリコン層からなるエミッタ電極１０ａよりもエッチング選択比が大きい。このように構成することによって、フッ硝酸を用いたウェットエッチングを行うことにより、容易に、エミッタ電極１０ａの幅Ｗ３よりも小さい幅Ｗ２を有するＳｉＧｅ層９を形成することができる。また、ウェットエッチングの時間を調整することにより、ＳｉＧｅ層９の幅Ｗ２を調整することができる。
【００３２】
また、第１実施形態では、ＳｉＧｅ層９は、フッ硝酸を用いたウェットエッチングに対して、シリコン層７および残渣部１０ｂよりもエッチング選択比が大きい。このように構成することによって、フッ硝酸を用いたウェットエッチングを行う際に、ベースとして機能するＳｉＧｅ層６がシリコン層７および残渣部１０ｂに覆われていることにより、ＳｉＧｅ層６をエッチングすることなく、ＳｉＧｅ層９のみをエッチングすることができる。
【００３３】
（第２実施形態）
図９および図１０は、本発明の第２実施形態によるバイポーラトランジスタ２００の構造を示した断面図である。
【００３４】
バイポーラトランジスタ２００では、図９に示すように、ＳｉＧｅ層６の表面上に、シリコン層２０１が形成されている。シリコン層２０１の表面には、図１０に示すように、幅Ｗ４を有する不純物領域２０２が形成されている。不純物領域２０２の表面上には、幅Ｗ５を有するＳｉＧｅ層２０３が形成されている。ＳｉＧｅ層２０３の表面上には、幅Ｗ６を有するエミッタ電極２０４ａが形成されている。このエミッタ電極２０４ａは、不純物領域２０２の幅Ｗ４およびＳｉＧｅ層２０３の幅Ｗ５よりも大きい幅Ｗ６を有する。
【００３５】
シリコン層５、ＳｉＧｅ層６およびシリコン層２０１の側面には、図９に示すように、残渣部２０４ｂが形成されている。ＳｉＧｅ層２０３は、シリコン層２０１、エミッタ電極２０４ａおよび残渣部２０４ｂよりも酸化速度が大きい。具体的には、ＳｉＧｅ層２０３は、シリコン層２０１、エミッタ電極２０４ａおよび残渣部２０４ｂよりも約３０〜約５０倍の速さで酸化される。なお、シリコン層２０１、不純物領域２０２、ＳｉＧｅ層２０３、エミッタ電極２０４ａおよび残渣部２０４ｂのその他の構成は、上記第１実施形態のシリコン層７、不純物領域８、ＳｉＧｅ層９、エミッタ電極１０ａおよび残渣部１０ｂと同様である。
【００３６】
ＳｉＧｅ層２０３およびエミッタ電極２０４ａの側面には、ＳｉＯ２からなるサイドウォール絶縁膜２０５ａおよび２０５ｂが形成されている。
【００３７】
なお、第２実施形態のその他の構造は上記第１実施形態と同様である。
【００３８】
図１１および図１２は、本発明の第２実施形態によるバイポーラトランジスタ２００の製造プロセスを説明するための断面図である。なお、エミッタ電極２０４ａを形成するまでの工程は、上記第１実施形態と同様である。
【００３９】
次に、図１１に示すように、ＲＴＡ法を用いて、酸素を含む雰囲気中、約９００℃の温度で、シリコン層２０１、ＳｉＧｅ層２０３、エミッタ電極２０４ａおよび残渣部２０４ｂの表面を酸化させる。これにより、ＳｉＯ２層２１０が形成される。このとき、ＳｉＧｅ層２０３の側面（表面）は、シリコン層２０１、エミッタ電極２０４ａおよび残渣部２０４ｂよりも酸化速度が大きいことにより、側面から深くまで酸化される。これにより、幅Ｗ５（図１０参照）を有するＳｉＧｅ層２０３が形成される。その一方、エミッタ電極２０４ａの側面（表面）は、ほとんど酸化されることなく、幅Ｗ６（図１０参照）を有するエミッタ電極２０４ａが形成される。
【００４０】
次に、ＬＰ−ＣＶＤ法を用いて、ｐ型シリコン基板１の表面上の全面にＳｉＯ２層を形成する。その後、エッチバックすることにより、図１２に示すように、ＳｉＧｅ層２０３、エミッタ電極２０４ａおよびＳｉ３Ｎ４層２２の側面に、サイドウォール絶縁膜２０５ａおよび２０５ｂが形成される。
【００４１】
なお、その後のＳｉ３Ｎ４層２２、サイドウォール絶縁膜２０５ａおよび２０５ｂをマスクとしてホウ素（Ｂ）をイオン注入する製造プロセス以降は上記第１実施形態と同様である。
【００４２】
第２実施形態では、上記のように、ＳｉＧｅ層２０３は、エミッタ電極２０４ａよりも酸化速度が大きい。このように構成することによって、ＳｉＧｅ層２０３およびエミッタ電極２０４ａの側面（表面）を酸化することにより、容易に、エミッタ電極２０４ａの幅Ｗ６よりも小さい幅Ｗ５（図１０参照）を有するＳｉＧｅ層２０３を形成することができる。また、酸化する条件を調整することにより、ＳｉＧｅ層２０３の幅Ｗ５を調整することができる。また、表面の酸化は深さ方向に進むにつれて酸化速度が遅くなるので、ＳｉＧｅ層２０３の幅Ｗ５を容易に調整することができる。
【００４３】
また、第２実施形態では、ＳｉＧｅ層２０３は、シリコン層２０１および残渣部２０４ｂよりも酸化速度が大きい。このように構成することによって、酸化を行う際に、ベースとして機能するＳｉＧｅ層６がシリコン層２０１および残渣部２０４ｂに覆われていることにより、ＳｉＧｅ層６を酸化することなく、ＳｉＧｅ層２０３のみを酸化することができる。
【００４４】
なお、第２実施形態のその他の効果は上記第１実施形態と同様である。
【００４５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４６】
たとえば、上記第１実施形態では、導電層の一例としてＳｉＧｅ層９を形成する例を示したが、本発明はこれに限らず、エミッタ電極よりもエッチング選択比が大きければ、ＴｉＯ２などのその他の材料からなる導電層を形成してもよい。なかでも、ＴｉＯ２やＴｉの酸化物を含有するＳｒＴｉＯ３などは、シリコンとほぼ同じ電子親和力を持つためにエミッタからコレクタに流れる電子を妨げず有望である。また、シリコンを基準にした金属酸化物の伝導帯側バンドオフセットは、誘電率とともに急激に小さくなることが知られており、高い比誘電率を持つ材料（およそ４０以上）の領域では、シリコンとのバンドオフセットが非常に小さい。したがって、この領域の材料を用いてもよい。
【００４７】
また、上記第１および第２実施形態では、ホウ素（Ｂ）がドープされたエピタキシャル成長によりシリコン層７を形成する例を示したが、本発明はこれに限らず、ノンドープのエピタキシャル成長によりシリコン層７を形成してもよい。
【００４８】
また、上記第１および第２実施形態では、コレクタ領域４ａ、４ｂおよび４ｃを形成する例を示したが、本発明はこれに限らず、コレクタ領域４ａを形成することなく、コレクタ領域４ｂおよび４ｃのみを形成してもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施形態によるバイポーラトランジスタの構造を示した断面図である。
【図２】図１に示した第１実施形態によるバイポーラトランジスタのエミッタ層近傍を示した拡大断面図である。
【図３】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図４】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図９】本発明の第２実施形態によるバイポーラトランジスタの構造を示した断面図である。
【図１０】図９に示した第２実施形態によるバイポーラトランジスタのエミッタ層近傍を示した拡大断面図である。
【図１１】本発明の第２実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図１２】本発明の第２実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【符号の説明】
【００５０】
５  シリコン層（ベース層）
６  ＳｉＧｅ層（ベース層）
７、２０１  シリコン層（ベース層）
８、２０２  不純物領域（エミッタ層）
９、２０３  ＳｉＧｅ層（導電層）
１０ａ、２０４ａ  エミッタ電極
１００、２００  バイポーラトランジスタ（半導体装置）
【図１】
2008251788.tif 000003
【図２】
2008251788.tif 000004
【図３】
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【図４】
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【図５】
2008251788.tif 000007
【図６】
2008251788.tif 000008
【図７】
2008251788.tif 000009
【図８】
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【図９】
2008251788.tif 000011
【図１０】
2008251788.tif 000012
【図１１】
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【図１２】
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