(57)【要約】【課題】デプレッション型トランジスタのリーク電流が増加しても低耐圧トランジスタの耐圧を確保することができるレベルシフト回路を得る。【解決手段】ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ５との間にゲートが第１電源電圧Ｖｄｄ１に接続された低耐圧のＮＭＯＳトランジスタＮ７を挿入すると共に、ＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ６との間にゲートが第１電源電圧Ｖｄｄ１に接続された低耐圧のＮＭＯＳトランジスタＮ８を挿入するようにした。【選択図】図１
2008227713.tif 000002
【特許請求の範囲】
【請求項１】
所定の第１電源電圧の振幅を有する差動信号をなす１対の信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続された第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続された第４ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有し、前記第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタは、各ゲートに前記差動信号の一方の信号がそれぞれ入力され、前記第４ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタは、各ゲートに前記差動信号の他方の信号がそれぞれ入力され、前記前記第２ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは、各ゲートに前記第１電源電圧がそれぞれ入力されることを特徴とするレベルシフト回路。
【請求項２】
前記第１ＰＭＯＳトランジスタと前記第２出力端との間に接続され、ゲートに前記差動信号の一方の信号が入力された第３ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと前記第１出力端との間に接続され、ゲートに前記差動信号の他方の信号が入力された第４ＰＭＯＳトランジスタとを備え、前記第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタは、それぞれ前記第２電源電圧以上の耐圧を有するトランジスタであることを特徴とする請求項１記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路の電源電圧よりも大きい電圧の信号でインタフェースを行うために、内部回路の電源電圧と該電源電圧よりも大きい電源電圧とを使用した多電源の回路におけるレベルシフト回路に関し、特に正側電源電圧をレベルシフトするレベルシフト回路に関する。
【背景技術】
【０００２】
図７は、従来のレベルシフト回路の回路例を示した図である（例えば、特許文献１参照。）。
図７において、ＰＭＯＳトランジスタＰ１及びＰ２は、第２電源電圧Ｖｄｄ２以上の耐圧を有する高耐圧のＰＭＯＳトランジスタであり、ＮＭＯＳトランジスタＮ３及びＮ４は、第２電源電圧Ｖｄｄ２以上の耐圧を有する高耐圧のデプレッション型トランジスタである。また、ＮＭＯＳトランジスタＮ５及びＮ６は、第１電源電圧Ｖｄｄ１以上の耐圧を有する低耐圧のＮＭＯＳトランジスタであり、高耐圧のＮＭＯＳトランジスタよりもしきい値電圧が小さく、通常０Ｖ〜０．数Ｖである。
【０００３】
低電源電圧である第１電源電圧Ｖｄｄ１が低下した場合における図７のレベルシフト回路部１０４の動作について説明する。ＮＭＯＳトランジスタＮ３及びＮ４は、デプレッション型のトランジスタであることからそれぞれ常にオンした状態である。ＮＭＯＳトランジスタＮ５又はＮ６のハイレベルのゲート電圧が低下、すなわち出力信号Ｓｉ１又はＳｉ２のハイレベルの電圧が低下した場合においても、ＮＭＯＳトランジスタＮ５及びＮ６の各しきい値電圧が小さいため、ＮＭＯＳトランジスタＮ５及びＮ６が誤動作することはない。すなわち、ＮＭＯＳトランジスタＮ５及びＮ６の耐圧は、高耐圧のデプレッション型トランジスタであるＮＭＯＳトランジスタＮ３及びＮ４によって確保されている。このように、ＮＭＯＳトランジスタＮ５及びＮ６のしきい値電圧を小さくすることにより、第１電源電圧Ｖｄｄ１の電圧低下の影響を受けにくくしていた。
【特許文献１】特開２００５−１０１９６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、図７の出力端ＯＵＴＢから第２電源電圧Ｖｄｄ２のハイレベル信号が出力される場合について考える。
この場合、ＮＭＯＳトランジスタＮ３及びＮ５の各ゲートには接地電圧が入力されており、ＮＭＯＳトランジスタＮ３及びＮ５がオフする電圧まで接続部Ａの電圧は上昇する。ＮＭＯＳトランジスタＮ３及びＮ５は、共にオフしているが若干のリーク電流が流れており、すなわち高抵抗状態にあると考えられる。接続部Ａの電圧は、ＮＭＯＳトランジスタＮ３に流れるリーク電流とＮＭＯＳトランジスタＮ５に流れるリーク電流が等しくなる電圧まで上昇する。ＮＭＯＳトランジスタＮ５のゲートは接地電圧であり、これに対して接続部Ａの電圧がＮＭＯＳトランジスタＮ５の耐圧を超えるとＮＭＯＳトランジスタＮ５に不具合が発生する。このようなことは、出力端ＯＵＴから第２電源電圧Ｖｄｄ２のハイレベル信号が出力される場合、ＮＭＯＳトランジスタＮ４及びＮ６においても同様である。
【０００５】
本発明は、このような問題を解決するためになされたものであり、デプレッション型トランジスタのリーク電流が増加しても低耐圧トランジスタの耐圧を確保することができるレベルシフト回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るレベルシフト回路は、所定の第１電源電圧の振幅を有する差動信号をなす１対の信号に対して、ハイレベルのみの電圧を該第１電源電圧よりも大きい所定の第２電源電圧にそれぞれレベルシフトさせて対応する第１出力端及び第２出力端からそれぞれ出力するレベルシフト回路において、
前記第２電源電圧と前記第２出力端との間に接続され、ゲートが前記第１出力端に接続された、前記第２電源電圧以上の耐圧を有する第１ＰＭＯＳトランジスタと、
前記第２電源電圧と前記第１出力端との間に接続され、ゲートが前記第２出力端に接続された、前記第２電源電圧以上の耐圧を有する第２ＰＭＯＳトランジスタと、
前記第２出力端と接地電圧との間に直列に接続された第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタと、
前記第１出力端と接地電圧との間に直列に接続された第４ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタと、
を備え、
前記第１ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタは、それぞれ第２電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第２ＮＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタは、それぞれ第１電源電圧以上の耐圧を有し、前記第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタは、各ゲートに前記差動信号の一方の信号がそれぞれ入力され、前記第４ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタは、各ゲートに前記差動信号の他方の信号がそれぞれ入力され、前記前記第２ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは、各ゲートに前記第１電源電圧がそれぞれ入力されるものである。
【０００７】
また、前記第１ＰＭＯＳトランジスタと前記第２出力端との間に接続され、ゲートに前記差動信号の一方の信号が入力された第３ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと前記第１出力端との間に接続され、ゲートに前記差動信号の他方の信号が入力された第４ＰＭＯＳトランジスタとを備え、前記第３ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタは、それぞれ前記第２電源電圧以上の耐圧を有するトランジスタであるようにしてもよい。
【発明の効果】
【０００８】
本発明のレベルシフト回路によれば、第１電源電圧の電圧が低下して、第２電源電圧以上の耐圧を有するトランジスタのしきい値電圧よりも小さくなった場合においても、誤動作を防止することができると共に、第１ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタに流れるリーク電流によって、第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタとの接続部及び第４ＮＭＯＳトランジスタと第５ＮＭＯＳトランジスタとの接続部が第３ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタの耐圧を超える電圧まで上昇しても、第３ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタのドレイン電圧を低下させることができ、第３ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタの耐圧を超えないようにすることができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の回路例を示した図である。なお、図１では、入力されたデジタル信号を差動信号に変換すると共にレベルシフトして出力する場合を例にして示している。
図１のレベルシフト回路１において、入力端ＩＮに入力されたデジタル信号Ｓｉは、第１のインバータ回路部２で信号レベルが反転されて出力され、第１のインバータ回路部２から出力された信号は、更に第２のインバータ回路部３で信号レベルが反転されて出力される。第１のインバータ回路部２の出力信号をＳｉ１とし第２のインバータ回路部３の出力信号をＳｉ２とすると、信号Ｓｉ１及びＳｉ２は１対の差動信号をなし、レベルシフト回路部４にそれぞれ入力される。
【００１０】
第１及び第２の各インバータ回路部２，３は、所定の第１電源電圧Ｖｄｄ１を電源にして作動し、各出力信号Ｓｉ１及びＳｉ２は接地電圧と第１電源電圧Ｖｄｄ１との間の振幅を有する信号となってそれぞれ出力される。レベルシフト回路部４は、前記第１電源電圧Ｖｄｄ１よりも電圧の大きい第２電源電圧Ｖｄｄ２で作動し、前記各信号Ｓｉ１，Ｓｉ２のハイレベルの電圧を第２電源電圧にそれぞれレベルシフトさせて１対の出力端ＯＵＴ及びＯＵＴＢからそれぞれ出力する。
【００１１】
レベルシフト回路部４は、第２電源電圧Ｖｄｄ２以上の耐圧（以下、これを高耐圧と呼ぶ）を有するＰＭＯＳトランジスタＰ１及びＰ２と、高耐圧のデプレッション型トランジスタであるＮＭＯＳトランジスタＮ３及びＮ４と、第１電源電圧Ｖｄｄ１以上の耐圧（以下、これを低耐圧と呼ぶ）を有するＮＭＯＳトランジスタＮ５〜Ｎ８とで構成されている。低耐圧のＮＭＯＳトランジスタＮ５〜Ｎ８は、従来使用される高耐圧のＮＭＯＳトランジスタと比較してしきい値電圧Ｖｔｈが小さい。また、デプレッション型のＮＭＯＳトランジスタＮ３及びＮ４のしきい値電圧は、通常、０Ｖ〜−０．数Ｖである。
【００１２】
第２電源電圧Ｖｄｄ２と接地電圧との間には、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ３、Ｎ７及びＮ５が直列に接続されると共に、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ４、Ｎ８及びＮ６が直列に接続されている。ＮＭＯＳトランジスタＮ３及びＮ５の各ゲートには、第２のインバータ回路部３の出力信号Ｓｉ２が入力され、ＮＭＯＳトランジスタＮ４及びＮ６の各ゲートには、第１のインバータ回路部２からの出力信号Ｓｉ１がそれぞれ入力されている。また、ＮＭＯＳトランジスタＮ７及びＮ８の各ゲートには第１電源電圧Ｖｄｄ１がそれぞれ入力されている。ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４との接続部に接続され、該接続部が出力端ＯＵＴをなす。また、ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３との接続部に接続され、該接続部が出力端ＯＵＴＢをなす。
【００１３】
なお、出力端ＯＵＴが第１出力端を、出力端ＯＵＴＢが第２出力端をそれぞれなし、ＰＭＯＳトランジスタＰ１が第１ＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ２が第２ＰＭＯＳトランジスタをそれぞれなす。また、ＮＭＯＳトランジスタＮ３が第１ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ７が第２ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ５が第３ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ４が第４ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ８が第５ＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ６が第６ＮＭＯＳトランジスタをそれぞれなす。
【００１４】
このような構成において、低電源電圧である第１電源電圧Ｖｄｄ１が低下した場合における図１のレベルシフト回路部４の動作は、例えば図２のようになる。ＮＭＯＳトランジスタＮ３及びＮ４は、デプレッション型のトランジスタであることからそれぞれ常にオンした状態である。図２から分かるように、ＮＭＯＳトランジスタＮ５又はＮ６のハイレベルのゲート電圧が低下、すなわち出力信号Ｓｉ１又はＳｉ２のハイレベルの電圧が低下した場合においても、ＮＭＯＳトランジスタＮ５及びＮ６の各しきい値電圧が小さいため、ＮＭＯＳトランジスタＮ５及びＮ６が誤動作することはない。
【００１５】
また、ＮＭＯＳトランジスタＮ５及びＮ６はそれぞれ低耐圧であるが、ＮＭＯＳトランジスタＮ３及びＮ５のゲート電圧がそれぞれ０Ｖの場合、ＮＭＯＳトランジスタＮ４及びＮ６のゲートにはそれぞれ第１電源電圧Ｖｄｄ１とほぼ同電圧のハイレベルの信号Ｓｉ１がそれぞれ入力されていることからＰＭＯＳトランジスタＰ１はオンし、ＮＭＯＳトランジスタＮ３及びＮ５がそれぞれオフする。このような状態で、ＮＭＯＳトランジスタＮ３とＮ７との接続部Ａの電圧は、ＮＭＯＳトランジスタＮ３のゲート電圧Ｖｇ３からＮＭＯＳトランジスタＮ３のしきい値電圧Ｖｔｈ３を減算した（Ｖｇ３−Ｖｔｈ３）となるため、０．数Ｖの電圧となってＮＭＯＳトランジスタＮ５及びＮ７の耐圧を超えることはない。
【００１６】
同様に、ＮＭＯＳトランジスタＮ４及びＮ６のゲート電圧がそれぞれ０Ｖの場合、ＮＭＯＳトランジスタＮ３及びＮ５のゲートには第１電源電圧Ｖｄｄ１とほぼ同電圧のハイレベルの信号Ｓｉ２がそれぞれ入力されていることからＰＭＯＳトランジスタＰ２はオンし、ＮＭＯＳトランジスタＮ４及びＮ６がそれぞれオフする。このような状態で、ＮＭＯＳトランジスタＮ４とＮ８との接続部Ｂの電圧は、ＮＭＯＳトランジスタＮ４のゲート電圧Ｖｇ４からＮＭＯＳトランジスタＮ４のしきい値電圧Ｖｔｈ４を減算した（Ｖｇ４−Ｖｔｈ４）となるため、０．数Ｖの電圧となってＮＭＯＳトランジスタＮ６及びＮ８の耐圧を超えることはない。
【００１７】
また、ＮＭＯＳトランジスタＮ３及びＮ５の各ゲートに第１電源電圧Ｖｄｄ１とほぼ同電圧のハイレベルの信号Ｓｉ２がそれぞれ入力されている場合、ＮＭＯＳトランジスタＮ３及びＮ５がそれぞれオンすると共に、ＮＭＯＳトランジスタＮ４及びＮ６のゲートにはそれぞれ０Ｖの電圧のローレベルの信号Ｓｉ１がそれぞれ入力されていることからＰＭＯＳトランジスタＰ１はオフし、出力端ＯＵＴＢは０Ｖになってローレベルとなり、接続部Ａも０Ｖになることから、ＮＭＯＳトランジスタＮ５及びＮ７の耐圧を超えることはない。
【００１８】
同様に、ＮＭＯＳトランジスタＮ４及びＮ６の各ゲートに第１電源電圧Ｖｄｄ１とほぼ同電圧のハイレベルの信号Ｓｉ１がそれぞれ入力されている場合、ＮＭＯＳトランジスタＮ４及びＮ６がそれぞれオンすると共に、ＮＭＯＳトランジスタＮ３及びＮ５のゲートにはそれぞれ０Ｖの電圧のローレベルの信号Ｓｉ２がそれぞれ入力されていることからＰＭＯＳトランジスタＰ２はオフし、出力端ＯＵＴは０Ｖになってローレベルとなり、接続部Ｂも０Ｖになることから、ＮＭＯＳトランジスタＮ６及びＮ８の耐圧を超えることはない。
【００１９】
ここで、出力端ＯＵＴＢから第２電源電圧Ｖｄｄ２のハイレベル信号が出力される場合、ＮＭＯＳトランジスタＮ３及びＮ５の各ゲートにはそれぞれ接地電圧が入力されており、接続部Ａの電圧は、ＮＭＯＳトランジスタＮ３に流れるリーク電流とＮＭＯＳトランジスタＮ５に流れるリーク電流が等しくなるまで上昇する。接続部Ａの電圧がＮＭＯＳトランジスタＮ５の耐圧を超えても、ゲートが第１電源電圧Ｖｄｄ１に接続されたＮＭＯＳトランジスタＮ７によって、ＮＭＯＳトランジスタＮ５のドレイン電圧は接続部Ａの電圧よりも低下し、ＮＭＯＳトランジスタＮ５の耐圧を超えることはない。
【００２０】
同様に、出力端ＯＵＴから第２電源電圧Ｖｄｄ２のハイレベル信号が出力される場合、ＮＭＯＳトランジスタＮ４及びＮ６の各ゲートにはそれぞれ接地電圧が入力されており、接続部Ｂの電圧は、ＮＭＯＳトランジスタＮ４に流れるリーク電流とＮＭＯＳトランジスタＮ６に流れるリーク電流が等しくなるまで上昇する。接続部Ｂの電圧がＮＭＯＳトランジスタＮ６の耐圧を超えても、ゲートが第１電源電圧Ｖｄｄ１に接続されたＮＭＯＳトランジスタＮ８によって、ＮＭＯＳトランジスタＮ６のドレイン電圧は接続部Ｂの電圧よりも低下し、ＮＭＯＳトランジスタＮ６の耐圧を超えることはない。
【００２１】
一方、図１では、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ３、Ｎ７及びＮ５の直列回路、並びにＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ４、Ｎ８及びＮ６の直列回路にそれぞれ貫通電流が流れる場合がある。該貫通電流の発生を防止するために、図３で示すように、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３との間にＰＭＯＳトランジスタＰ３を追加すると共に、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４との間にＰＭＯＳトランジスタＰ４を追加するようにしてもよい。この場合、ＰＭＯＳトランジスタＰ３のゲートには第２のインバータ回路部３からの信号Ｓｉ２が、ＰＭＯＳトランジスタＰ４のゲートには第１のインバータ回路部２からの信号Ｓｉ１がそれぞれ入力されるようにする。このようにすることにより、レベルシフト回路部４に貫通電流が流れることを防止できる。なお、ＰＭＯＳトランジスタＰ３は第３ＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ４は第４ＰＭＯＳトランジスタをそれぞれなす。
【００２２】
次に、前記レベルシフト回路１の使用例について説明する。一般的に、図４のように内部回路１１の電源電圧Ｖｄｄ１よりも大きい電圧の信号ＳＨを外部回路１３に出力するためには、半導体集積回路側は、図５で示すような、電源電圧Ｖｄｄ１系の信号を電源電圧Ｖｄｄ１よりも電圧の大きい電源電圧Ｖｄｄ２系の信号に変換するレベルシフト回路１を有する出力回路１２を備えた回路構成となる。また、図６のように、半導体集積回路の内部回路内で電源電圧が異なる回路が存在する場合も同様にレベルシフト回路１を備えている。このように、レベルシフト回路１は、図４で示すように、半導体集積回路から外部回路に出力する信号のハイレベルの電圧レベルをシフトさせたり、図６で示すように、半導体集積回路内の低電圧系回路３１における出力信号のハイレベルの電圧レベルをシフトさせたりして、同じ半導体集積回路内の高電圧系回路３２に出力する。
【００２３】
このように、本第１の実施の形態におけるレベルシフト回路は、レベルシフト回路部４が、２つの入力端に、それぞれ高耐圧で低しきい値電圧の素子をなすように高耐圧のデプレッション型のＮＭＯＳトランジスタと低耐圧のＮＭＯＳトランジスタを直列に接続して使用したことから、低電源電圧である第１電源電圧Ｖｄｄ１の低下時においても誤動作の発生を防止することができる。また、ＮＭＯＳトランジスタＮ３及びＮ４のように、しきい値電圧がマイナスであるデプレッション型のＮＭＯＳトランジスタを使用することによって、ＮＭＯＳトランジスタＮ５及びＮ６の各ドレイン電圧の低下を防止して動作スピードの低下を防止することができる。更に、ＮＭＯＳトランジスタＮ３及びＮ４の各ゲートには、低電源電圧系の回路である第１及び第２の各インバータ回路部２，３からの信号が対応して入力されている。このことから、接続部Ａの電圧及び接続部Ｂの電圧は、ＮＭＯＳトランジスタＮ５及びＮ６がオフしていても、ＮＭＯＳトランジスタＮ５及びＮ６の耐圧を超えないようにすることができる。
【００２４】
また、ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ５との間にゲートが第１電源電圧Ｖｄｄ１に接続された低耐圧のＮＭＯＳトランジスタＮ７を挿入すると共に、ＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ６との間にゲートが第１電源電圧Ｖｄｄ１に接続された低耐圧のＮＭＯＳトランジスタＮ８を挿入するようにした。このことから、ＮＭＯＳトランジスタＮ３及びＮ４に流れるリーク電流によって接続部Ａ及びＢがＮＭＯＳトランジスタＮ５及びＮ６の耐圧を超える電圧まで上昇しても、ＮＭＯＳトランジスタＮ５及びＮ６のドレイン電圧を低下させることができ、ＮＭＯＳトランジスタＮ５及びＮ６の耐圧を超えないようにすることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施の形態におけるレベルシフト回路の回路例を示した図である。
【図２】図１のレベルシフト回路１の動作例を示したタイミングチャートである。
【図３】本発明の第１の実施の形態におけるレベルシフト回路の他の回路例を示した図である。
【図４】本発明の第１の実施の形態におけるレベルシフト回路を使用した半導体集積回路の例を示した図である。
【図５】図４の出力回路１２の回路例を示した図である。
【図６】本発明の第１の実施の形態におけるレベルシフト回路を使用した半導体集積回路の内部構成例を示した図である。
【図７】従来のレベルシフト回路の回路例を示した図である。
【符号の説明】
【００２６】
１  レベルシフト回路
２  第１のインバータ回路部
３  第２のインバータ回路部
４  レベルシフト回路部
１１  内部回路
１２  出力回路
３１  低電圧系回路
３２  高電圧系回路
Ｐ１〜Ｐ４  ＰＭＯＳトランジスタ
Ｎ３，Ｎ４  デプレッション型ＮＭＯＳトランジスタ
Ｎ５〜Ｎ８  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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