(57)【要約】【課題】半導体チップ実装体を薄型化しつつ積層時の位置合わせを確保する。【解決手段】半導体チップ１２１を実装するための実装領域２１と、半導体チップの層間接続のための接続領域１２３とが形成された基板１２２と、  基板上であって接続領域の周囲又は内部に設けられた、積層時の位置合わせ用の複数の認識マーク１２５とを備え、基板１２２には、複数の認識マーク１２５間の部分を補強するための補強領域としての補強部材１１が設けられている、半導体チップ実装基板２０。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップを実装するための実装領域と、前記半導体チップの層間接続のための接続領域とが形成された基板と、
前記基板上であって前記接続領域の周囲又は内部に設けられた、積層時の位置合わせ用の複数の認識マークとを備え、
前記基板には、前記複数の認識マーク間の部分を補強するための補強領域が形成されている、半導体チップ実装基板。
【請求項２】
前記複数の認識マークのうち、少なくとも一対の認識マークは、前記接続領域をその間に挟むように設けられている、請求項１に記載の半導体チップ実装基板。
【請求項３】
前記認識マークは前記補強領域上に配置されている、請求項１に記載の半導体チップ実装基板。
【請求項４】
前記補強領域は前記接続領域と重なるように形成されている、請求項３に記載の半導体チップ実装基板。
【請求項５】
前記実装領域と前記接続領域とは隣り合っており、
前記補強領域は、前記実装領域及び前記接続領域を囲むように形成されている、請求項１に記載の半導体チップ実装基板。
【請求項６】
前記実装領域と前記接続領域とは隣り合っており、
前記補強領域は、前記接続領域のみを囲むように形成されている、請求項１に記載の半導体チップ実装基板。
【請求項７】
前記実装領域は、前記接続領域をその間に挟んでなる一対の領域である、請求項１に記載の半導体チップ実装基板。
【請求項８】
前記基板における前記補強領域の厚みは、前記基板の他の領域よりも大きい、請求項１に記載の半導体チップ実装基板。
【請求項９】
前記基板は、
前記実装領域、前記接続領域及び前記補強領域を含む所定形状の基材と、
前記補強領域に対応する形状の補強部材との積層体である、請求項８に記載の半導体チップ実装基板。
【請求項１０】
前記基板は、
前記補強領域に対応する部分の厚みが、他の部分より厚い一枚の部材から構成されている、請求項８に記載の半導体チップ実装基板。
【請求項１１】
前記補強領域の厚みは、前記半導体チップの厚みより小さい、請求項８に記載の半導体チップ実装基板。
【請求項１２】
前記補強領域の厚みは、前記半導体チップの厚みと同一である、請求項８に記載の半導体チップ実装基板。
【請求項１３】
前記基板における前記補強領域の厚みは、前記認識マークが設けられた部分の厚みと等しい、請求項１に記載の半導体チップ実装基板。
【請求項１４】
前記基板上であって前記補強領域に設けられた、前記認識マークと同一厚みを有する補強パターンを備えた、請求項１３に記載の半導体チップ実装基板。
【請求項１５】
前記補強パターンは、前記認識マークと同一材料で構成された、請求項１４に記載の半導体チップ実装基板。
【請求項１６】
前記補強パターンは、前記実装領域と前記接続領域とを電気的に接続する配線パターンと兼用されている、請求項１４に記載の半導体チップ実装基板。
【請求項１７】
請求項１に記載の半導体チップ実装基板と、
前記実装基板の前記実装領域に実装された半導体チップとを備えた、半導体チップ実装体。
【請求項１８】
請求項１７に記載の半導体チップ実装体が、前記認識マークに基づき位置合わせすることにより複数積層され、
各半導体チップ実装体同士は、それぞれの接続領域が電気的に接続されている、半導体チップ積層モジュール。
【請求項１９】
複数の前記半導体チップ実装体は、前記半導体チップ実装基板の前記補強領域同士、及び前記半導体チップの面同士がそれぞれ接触することにより積層されている、請求項１８に記載の半導体チップ積層モジュール。
【請求項２０】
半導体チップを実装するための実装領域と、前記半導体チップの層間接続のための接続領域とが形成された所定形状の基材に、
前記接続領域の周囲に、又は前記接続領域と重なるように形成された補強部材を張り合わせる工程を備え、
前記補強領域又は前記接続領域上には、積層時の位置合わせ用の複数の認識マークが設けられている、半導体チップ実装基板の製造方法。
【請求項２１】
半導体チップを実装するための実装領域と、前記半導体チップの層間接続のための接続領域とが形成された所定形状の基材に、積層時の位置合わせ用の複数の認識マークを設ける工程と、
前記認識マークを設ける工程と前後して、又は同時に行われる、前記複数の認識マーク間の部分を補強するための、前記認識マークと同一厚みの補強パターンを形成する工程とを備えた、半導体チップ実装基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ実装基板、半導体チップ実装体、半導体チップ積層モジュール及び半導体チップ実装基板の製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化、高性能化、高密度化に伴い、電子機器に用いられる各種半導体チップの小型化、薄型化、高集積化の要求が高まっている。
【０００３】
ＭＣＭ、ＭＣＰ等に代表される高密度実装技術は、メモリやＰＣカード等の分野にも導入され、ベアチップとしての半導体チップをマザー基板上に積層した半導体チップ積層モジュールとして知られている（例えば特許文献１を参照）。
【０００４】
以下、従来の半導体積層モジュールについて説明する。
【０００５】
図２４（ａ）は半導体積層モジュールの構成を示す側面図であり、図２４（ｂ）は半導体積層モジュールの構造を模式的に示す分解斜視図である。
【０００６】
図２４（ａ）に示すように、半導体積層モジュール１００は、外部接続用のマザー基板１１０上に、基板１２２の両面に半導体チップ１２１を実装してなる半導体チップ実装体１２０を複数積層することにより構成される。
【０００７】
図２４（ｂ）に示すように、半導体チップ実装体１２０においては、基板１２２上にて半導体チップ１２１は２枚一組で設けられる。基板１２２は例えばポリイミド等の樹脂製のフィルムに電極が挟み込まれた構成を有し、半導体チップ１２１と基板１２２との接合面からは、半導体チップ１２１の電気配線が配線パターンとして引き出され、回路電極１２４として基板内に形成される。
【０００８】
さらに、回路電極１２４の間には接続領域１２３が形成されている。接続領域１２３は、回路電極１２４からの電極、スルーホール等が形成される領域であり、これら電極等は外部に露出している。なお、回路電極１２４の表面を含む基板１２２の表面は絶縁膜で覆われ、個々の半導体チップ実装体１２０は、接続領域１２３以外の部分で他の半導体チップ実装体１２０と電気的に接続することはない。
【０００９】
又、基板１２２上には一対の認識マーク１２５が設けられている。認識マーク１２５は、半導体チップ実装体１２０同士を上下に積層する際の、各接続領域１２３の位置合わせに用いられる。認識マーク１２５は、回路電極１２４や接続領域１２３のフィルム内の電極と同時に、エッチング、メッキ等のパターニングにより基板１２２上に形成される。
【００１０】
以上のような半導体チップ実装体１２０を複数作成し、認識装置を用いて認識マーク１２５の位置を確認して、半導体チップ実装体１２０を自動的に位置合わせしながら逐次上下に積層し、接続領域１２３同士を圧接して、厚み方向において個々の接続領域１２３における電極、スルーホール同士を電気的に接続する。
【００１１】
これにより、各層の半導体チップ実装体１２０は層間接続して、一個の積層モジュールが完成する。なお、図２４（ａ）に示す例においては、各半導体チップ実装体１２０は同一の寸法であるとしたため、半導体チップ１２１の厚みのため、積層時には上層にあるものほど傾斜することになるが、実際には、上層にある半導体チップ実装体１２０ほど、半導体チップ１２１の厚さを考慮して、回路電極１２４の幅を大きくとり、一対の半導体チップ１２１の間隔を大きくとるよう設計している。これにより、図２５に示すように、積層モジュールにおいては、各半導体チップ実装体１２０は隣接する半導体チップ１２１の面同士が当接した状態で積層された積層モジュールを形成する。
【００１２】
以上のような半導体積層モジュールにおいては、一例として、半導体チップ１２１としてＲＡＭを用いることにより全体として高密度化された半導体メモリを得ることができ、例えばＳＤカードの大容量化を図ることができる。
【特許文献１】国際公開第０６／０９５７０３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１３】
半導体積層モジュールの小型化、高密度化には、モジュールを構成する半導体チップ実装体１２０の小型化、薄型化が必要とされる。
【００１４】
特に、規格、寸法が予め定められた既製品を半導体チップ１２１（例えば厚み５０μｍで一定）として用いる場合、基板１２２の薄型化が、モジュールの薄型化において有効となる。現在の基板は厚さ３０〜５０μｍであるが、これをより薄くすることで、半導体積層モジュールの小型化、高密度化が期待される。
【００１５】
しかしながら、半導体積層モジュールにおいて、従来より薄型の基板を用いようとすると、以下のような問題があった。
【００１６】
すなわち、半導体チップ実装体１２０の作成において、半導体チップ１２１の基板１２２への実装は、例えばフリップチップ実装により行われる。
【００１７】
このとき、基板１２２として現状用いられているものよりも薄い基材を用いた場合、熱処理によって基板１２２は伸縮、変形が生ずる。基板１２２のフィルム内に形成される電極である回路電極１２４や接続領域１２３内の各電極は、基板表面内にて大きな面積を有する構造を有するため、熱処理の影響を受けないが、認識マーク１２５は、回路電極１２４等とは独立した微細な構造物であるため、基板１２２の変形に伴い形成当初の位置からずれる。
【００１８】
認識マーク１２５に位置ずれが生ずると、半導体チップ実装体１２０同士の積層時において、各接続領域１２３の位置合わせができなくなってしまう。
【００１９】
このように、半導体積層モジュールの小型化、高密度化に際しては、積層される各半導体チップ実装体１２０同士の位置合わせを確保することが課題となっていた。
【００２０】
本発明は、このような課題に鑑みてなされたもので、半導体チップ実装体を薄型化しつつ積層時の位置合わせを確保することができる、半導体チップ実装基板等を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記の目的を達成するために、第１の本発明は、半導体チップを実装するための実装領域と、前記半導体チップの層間接続のための接続領域とが形成された基板と、
前記基板上であって前記接続領域の周囲又は内部に設けられた、積層時の位置合わせ用の複数の認識マークとを備え、
前記基板には、前記複数の認識マーク間の部分を補強するための補強領域が形成されている、半導体チップ実装基板である。
【００２２】
又、第２の本発明は、前記複数の認識マークのうち、少なくとも一対の認識マークは、前記接続領域をその間に挟むように設けられている、第１の本発明の半導体チップ実装基板である。
【００２３】
又、第３の本発明は、前記認識マークは前記補強領域上に配置されている、第１の本発明の半導体チップ実装基板である。
【００２４】
又、第４の本発明は、前記補強領域は前記接続領域と重なるように形成されている、第３の本発明の半導体チップ実装基板である。
【００２５】
又、第５の本発明は、前記実装領域と前記接続領域とは隣り合っており、
前記補強領域は、前記実装領域及び前記接続領域を囲むように形成されている、第１の本発明の半導体チップ実装基板である。
【００２６】
又、第６の本発明は、前記実装領域と前記接続領域とは隣り合っており、
前記補強領域は、前記接続領域のみを囲むように形成されている、第１の本発明の半導体チップ実装基板である。
【００２７】
又、第７の本発明は、前記実装領域は、前記接続領域をその間に挟んでなる一対の領域である、第１の本発明の半導体チップ実装基板である。
【００２８】
又、第８の本発明は、前記基板における前記補強領域の厚みは、前記基板の他の領域よりも大きい、第１の本発明の半導体チップ実装基板である。
【００２９】
又、第９の本発明は、前記基板は、
前記実装領域、前記接続領域及び前記補強領域を含む所定形状の基材と、
前記補強領域に対応する形状の補強部材との積層体である、第８の本発明の半導体チップ実装基板である。
【００３０】
又、第１０の本発明は、前記基板は、
前記補強領域に対応する部分の厚みが、他の部分より厚い一枚の部材から構成されている、第８の本発明の半導体チップ実装基板である。  
【００３１】
又、第１１の本発明は、前記補強領域の厚みは、前記半導体チップの厚みより小さい、第８の本発明の半導体チップ実装基板である。  
【００３２】
又、第１２の本発明は、前記補強領域の厚みは、前記半導体チップの厚みと同一である、第８の本発明の半導体チップ実装基板である。  
【００３３】
又、第１３の本発明は、前記基板における前記補強領域の厚みは、前記認識マークが設けられた部分の厚みと等しい、第１の本発明の半導体チップ実装基板である。  
【００３４】
又、第１４の本発明は、前記基板上であって前記補強領域に設けられた、前記認識マークと同一厚みを有する補強パターンを備えた、第１３の本発明の半導体チップ実装基板である。  
【００３５】
又、第１５の本発明は、前記補強パターンは、前記認識マークと同一材料で構成された、第１４の本発明の半導体チップ実装基板である。  
【００３６】
又、第１６の本発明は、前記補強パターンは、前記実装領域と前記接続領域とを電気的に接続する配線パターンと兼用されている、第１４の本発明の半導体チップ実装基板である。  
【００３７】
又、第１７の本発明は、第１の本発明の半導体チップ実装基板と、
前記実装基板の前記実装領域に実装された半導体チップとを備えた、半導体チップ実装体である。  
【００３８】
又、第１８の本発明は、第１７の本発明の半導体チップ実装体が、前記認識マークに基づき位置合わせすることにより複数積層され、
各半導体チップ実装体同士は、それぞれの接続領域が電気的に接続されている、半導体チップ積層モジュールである。  
【００３９】
又、第１９の本発明は、複数の前記半導体チップ実装体は、前記半導体チップ実装基板の前記補強領域同士、及び前記半導体チップの面同士がそれぞれ接触することにより積層されている、第１８の本発明の半導体チップ積層モジュールである。  
【００４０】
又、第２０の本発明は、半導体チップを実装するための実装領域と、前記半導体チップの層間接続のための接続領域とが形成された所定形状の基材に、
前記接続領域の周囲に、又は前記接続領域と重なるように形成された補強部材を張り合わせる工程を備え、
前記補強領域又は前記接続領域上には、積層時の位置合わせ用の複数の認識マークが設けられている、半導体チップ実装基板の製造方法である。  
【００４１】
又、第２１の本発明は、半導体チップを実装するための実装領域と、前記半導体チップの層間接続のための接続領域とが形成された所定形状の基材に、積層時の位置合わせ用の複数の認識マークを設ける工程と、
前記認識マークを設ける工程と前後して、又は同時に行われる、前記複数の認識マーク間の部分を補強するための、前記認識マークと同一厚みの補強パターンを形成する工程とを備えた、半導体チップ実装基板の製造方法である。
【発明の効果】
【００４２】
本発明によれば、半導体チップ実装体を薄型化しつつ積層時の位置合わせを確保することができる、半導体チップ実装基板等を提供することができる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施の形態について図面を参照して説明する。
【００４４】
（実施の形態１）
本実施の形態の半導体チップ実装体は、半導体チップを実装する半導体チップ実装基板に特徴を有する。
【００４５】
図１（ａ）は、本発明の実施の形態１に係る半導体チップ実装体の構成を模式的に示す斜視図であり、図１（ｂ）は側面図である。ただし図２４（ａ）と同一又は相当部には、同一符号を付した。
【００４６】
図１（ａ）に示すように、本実施の形態の半導体チップ実装体１０には、枠型の補強部材１１が備えられている。補強部材１１は半導体チップ実装体１０の縁部に渡って設けられており、開口１１ａの内側に、接続領域１２３及び一対の半導体チップ１２１が配置されることとなる。又、補強部材１１の材料は例えばポリイミドで構成され、半導体チップ１２１よりも薄い厚みを有する。
【００４７】
補強部材１１は、図１（ｂ）に示すように、基板１２２の上部に積層され、基板１２２と共に半導体チップ実装基板を構成する。
【００４８】
ここで、図２に、本実施の形態の半導体チップ実装体１０を構成する半導体チップ実装基板２０の分解斜視図を示す。なお、図１（ａ）と同一又は相当部には、同一符号を付し、詳細な説明は省略する。
【００４９】
半導体チップ実装基板２０は半導体チップ１２１を実装する前段階にある基板であって、接続領域１２３とともに、半導体チップ１２１が実装される実装領域２１が設けられている。補強部材１１は、その外形は基板１２２と一致し、又実装領域２１及び接続領域１２３を内側に含む枠型形状を有する。補強部材１１と基板１２２とが張り合わせられることにより半導体チップ実装基板２０は積層基板として形成される。
【００５０】
又、補強部材１１には、従来例同様エッチング又はメッキにより一対の矩形状の認識マーク１２５が形成される。
【００５１】
なお、上記の構成において、半導体チップ実装体１０は本発明の半導体チップ実装体に相当し、半導体チップ実装基板２０は本発明の半導体チップ実装基板に相当する。又、実装領域２１は本発明の実装領域に相当し、接続領域１２３は本発明の接続領域に相当する。
【００５２】
又、基板１２２は本発明の基材に相当し、補強部材１１は本発明の補強部材に相当し、認識マーク１２５は本発明の認識マークに相当する。
【００５３】
以上のような構成を有する本実施の形態の半導体チップ実装体１０においては、枠型の形状の補強部材１１が張り合わせられた半導体チップ実装基板２０を用い、認識マーク１２５を補強部材１１上に形成したことを特徴とする。
【００５４】
半導体チップ実装基板２０において、補強部材１１と基板１２２との積層部分は補強部材１１により補強されているため、半導体チップ１２１の実装時における熱処理により変形しない程度の強度が保持される。したがって、当該積層部分に形成された認識マーク１２５は位置ずれを生ずることはない。
【００５５】
一方、補強部材１１の厚みは半導体チップ１２１よりも薄いため、半導体チップ実装体１０の厚みは、半導体チップ１２１の厚みと基板１２２とで定められることとなり、結果として基板１２２の厚みによって規定されることとなる。補強部材１１の補強により、基板１２２として、１０〜１５μｍ厚みの薄膜を利用することができる。
【００５６】
このように本実施の形態によれば、半導体チップ１２１の実装時における認識マーク１２５の位置ずれを防止して、半導体チップ実装体の薄型化を実現することができる。
【００５７】
なお、図２に示す構成においては、半導体チップ実装基板２０は、基板１２２の一方の面に補強部材１１を張り合わせて積層する構成としたが、図３に示すように、同一寸法の補強部材１１を両面から張り合わせて積層する構成としても良い。この場合、認識マーク１２５は上面、下面側の双方の補強部材１１の表面に形成する。なお、補強部材１１が透過性を有するものであれば、上面下面いずれか一方に設けるものとしてもよい。
【００５８】
このような半導体チップ実装基板を用いると、図１（ｃ）に示すように、基板の両面に半導体チップ１２１を実装することができ、高密度化した半導体チップ実装体の薄型化が可能となる。
【００５９】
又、補強部材１１の厚みは、半導体チップ１２１の厚みより小さい物とした。半導体チップ積層モジュールにおいて半導体チップ実装体同士の放熱を良好にできるからである。しかしながら、厚みは同一であるとしてもよい。半導体チップ実装体１０の厚みは半導体チップ１２１の厚みで規定される限り、半導体チップ１２１の厚みを最大とすることができるからである。
【００６０】
（実施の形態２）
本実施の形態２の半導体チップ実装体及び半導体チップ実装基板は、枠型の補強部材で囲まれた基板に認識マークを設けたことを特徴とする。以下、説明を行う。
【００６１】
図４（ａ）は、本実施の形態２に係る半導体チップ実装体の構成を模式的に示す斜視図であり、図４（ｂ）は側面図である。ただし図１（ａ）と同一又は相当部には、同一符号を付した。
【００６２】
図４（ａ）に示すように、本実施の形態の半導体チップ実装体３０は、枠型の補強部材１２を有する半導体チップ実装基板３１を用いて構成した。半導体チップ実装基板３１において、補強部材１２は、実施の形態１の補強部材１１の開口１１ａよりも半導体チップ１２１の上辺及び下辺側を大きくとった開口１２ａを備え、図４（ｂ）にも示すように、認識マーク１２５を枠型形状内の基板１２２に直接形成したことを特徴とする。他の構成、寸法については、実施の形態１と同様である。
【００６３】
上記の構成において、補強部材１２は本発明の補強部材に相当する。
【００６４】
以上のような構成を有する本実施の形態の半導体チップ実装体３０は、半導体チップ実装基板３１において、補強部材１２と基板１２２との積層部分は、半導体チップ１２１が実装される領域（図示省略するが図２の実装領域２１と同一）及び接続領域１２３を切れ目無く取り囲むように形成されている。
【００６５】
したがって、当該実装領域及び接続領域１２３を含む基板１２２の主面は、その周囲の強度が積層部分により補強されているため、半導体チップ１２１の実装時における熱処理により変形しない程度の強度が保持される。これにより、基板１２２に直接認識マーク１２５を形成しても、認識マーク１２５は位置ずれを生ずることはない。
【００６６】
このように本実施の形態によれば、認識マーク１２５を基板１２２に直接形成した場合でも、半導体チップ１２１の実装時における認識マーク１２５の位置ずれを防止して、半導体チップ実装体の薄型化を実現することができる。
【００６７】
なお、上記の説明においては、開口１２ａは図４（ａ）中において半導体チップ１２１の上辺及び下辺側の面積を大きくとったものとして説明を行ったが、認識マーク１２５を基板１２２に設けるスペースを確保できれば、任意の位置、大きさに定めて良い。本実施の形態は、基板１２２の、認識マーク１２５が配置される領域が、補強部材１２及び基板１２２の積層部分により切れ目無く囲まれている構成であれば、その具体的な形状、配置によって限定されるものではない。
【００６８】
又、図３に示す構成と同様、補強部材１２は基板１２２の両面に設けた構成としてもよい。
【００６９】
（実施の形態３）
本実施の形態３の半導体チップ実装体及び半導体チップ実装基板は、枠型の補強部材の形状を、接続領域の周囲を取り囲むようにしたことを特徴とする。以下、説明を行う。
【００７０】
図５（ａ）は、本発明の実施の形態３に係る半導体チップ実装体の構成を模式的に示す斜視図であり、図５（ｂ）は側面図である。図１、２と同一又は相当部には、同一符号を付し、詳細な説明は省略する。
【００７１】
図５（ａ）（ｂ）に示すように、本実施の形態の半導体チップ実装体４０は、枠型の補強部材１３を有する半導体チップ実装基板４１を用いて構成した。半導体チップ実装基板４１において、補強部材１３は、一対の半導体チップ１２１の間に設けられ、接続領域１２３の外形と一致する開口１３ａを備え、補強部材１３に認識マーク１２５を形成したことを特徴とする。補強部材１３の厚みは、実施の形態１、２の補強部材１１、１２と同様である。
【００７２】
以上のような構成を有する本実施の形態の半導体チップ実装体４０は、半導体チップ実装基板４１において、補強部材１３と基板１２２との積層部分は、接続領域１２３のみを切れ目無く取り囲むように形成されている。これにより、実装領域２１と基板１２２の縁部とが対向する領域には、補強部材１３は設けられていないことになる。
【００７３】
半導体チップ積層モジュールにおいて、半導体チップ実装体の積層において位置合わせが必要となるのは、各半導体チップ実装体の各接続領域に形成された電極、スルーホール等の層間接続を図るためである。したがって、薄型基板１２２においては認識マーク１２５の位置ずれを防ぐのに必要な最小限の領域が補強されていればよい。より具体的には、一対の認識マーク１２５同士の位置が変化しない程度の補強が得られればよい。
【００７４】
図２に示したように、薄型基板１２２においては、一対の実装領域２１と接続領域１２３とは、基板１２２の層内に設けられた回路電極１２４を挟んで分離して配置されている。
【００７５】
したがって、実装領域２１と接続領域１２３との間の領域を補強すれば、認識マーク１２５の位置ずれを防ぐことは十分に可能となる。
【００７６】
一方、実施の形態１、２と異なり、半導体チップ１２１の周囲は補強されていないため、熱処理において伸縮、変形する恐れがあるが、半導体チップ積層モジュールにおいて、半導体チップ実装体の積層において位置合わせの精度が要求されるのは層間接続を必要とする接続領域近傍のみであり、半導体チップ１２１自体の位置ずれは積層状態に影響を与えることはない。
【００７７】
以上のように本実施の形態によれば、補強部材の形状を小型化した場合でも、半導体チ
ップ１２１の実装時における認識マーク１２５の位置ずれを防止して、半導体チップ実装体の薄型化を実現することができる。
【００７８】
なお、上記の説明においては、認識マーク１２５は、実施の形態１と同様、補強部材に形成するものとしたが、実施の形態２と同様、基板１２２上に直接形成するものとしてもよい。
【００７９】
図６（ａ）は、実施の形態２と同様、実施の形態３の補強部材１３の開口１１ａよりも半導体チップ１２１の上辺及び下辺側を大きくとった開口１４ａを有する補強部材１４を用い、認識マーク１２５を枠型形状内の基板１２２上に直接形成した構成である。基板１２２の、認識マーク１２５が形成された部分及び接続領域１２３に対応する部分の周囲は、切れ目無く補強部材１４に取り囲まれ補強されているため、半導体チップ１２１の実装時における熱処理により変形しない程度の強度が保持される。これにより、熱処理時における認識マーク１２５の位置ずれは防止される。
【００８０】
又、補強部材に開口を設ける代わりに、接続領域１２３の回路パターンに対応したスルーホール等を設けるようにしてもよい。
【００８１】
図６（ｂ）は、接続領域１２３と同一パターンのスルーホールが設けられた接続領域１４ｂが形成された補強部材１４を用い、認識マーク１２５を補強部材１４上に形成した構成である。基板１２２の、認識マーク１２５が形成された部分及び接続領域１２３に対応する部分は、補強部材１４と重なりあうことで補強されているため、半導体チップ１２１の実装時における熱処理により変形しない程度の強度が保持される。これにより、熱処理時における認識マーク１２５の位置ずれは防止される。
【００８２】
又、図３に示す構成と同様、補強部材１３、１４は基板１２２の両面に設けた構成としてもよい。
【００８３】
なお、上記の各実施の形態においては、半導体チップ実装基板は、いずれも補強部材と基板との積層体により構成されるものとしたが、本発明の半導体チップ実装基板は、一枚の基板の厚みを部分的に異ならせることにより補強部材を積層した構成と同様の構成を実現してもよい。
【００８４】
図７（ａ）（ｂ）は、そのような構成例を示す。図７（ａ）（ｂ）において図２と同一又は相当部には、同一符号を付し、詳細な説明は省略する。
【００８５】
半導体チップ実装基板６０は、実施の形態１の半導体チップ実装基板と同一の外形寸法を有し、補強部材１１と同一の外形寸法を有する凸部６０ａと、薄型基板１２２と同一厚みの凹部６０ｂとを有する一枚の基板である。凸部６０ａの厚みは、半導体チップ実装基板２０の基板１２２と補強部材１１との積層部分と同一である。凸部６０ａは基板１２２と同一材料であるが、十分な厚みを有するため、半導体チップ１２１の実装時における熱処理により変形しない程度の強度を保持することができる。したがって、当該積層部分上に形成された認識マーク１２５は位置ずれを生ずることはない。
【００８６】
図７（ａ）（ｂ）は実施の形態１の外形に基づくものとしたが、実施の形態２、３の構成においても、一枚の基板の厚みを違えることにより、同様の外形を作成すればよい。
【００８７】
又、実施の形態１の図３の構成に基づいて、凸部６０ａは基板の両主面に形成するようにしてもよい。
【００８８】
なお、図７（ａ）（ｂ）の構成において、凸部６０ａは本発明の補強領域に相当する。
【００８９】
（実施の形態４）
本実施の形態の半導体チップ実装体は、半導体チップを実装する半導体チップ実装基板に特徴を有する。
【００９０】
図８（ａ）は、本発明の実施の形態４に係る半導体チップ実装体の構成を模式的に示す斜視図であり、図８（ｂ）は側面図である。ただし図１他の図と同一又は相当部には、同一符号を付した。
【００９１】
図８（ａ）に示すように、本実施の形態の半導体チップ実装体２００には、枠型の補強パターン２０１が形成されている。補強パターン２０１は、実施の形態１の補強部材１１と同様の外形を有し、半導体チップ実装体２００の縁部に渡って設けられており、開口２０１ａの内側に、接続領域１２３及び一対の半導体チップ１２１が配置されることとなる。又、補強パターン２０１には開口２０１ａを間に挟んだ一対の開口２０１ｂが更に形成されており、認識マーク１２５は、この開口２０１ｂの中にそれぞれ配置される。
【００９２】
又、補強パターン２０１は、認識マーク１２５と同様、基板１２２上にエッチング又はメッキによって形成される金属薄膜である。したがって、図８（ｂ）に示すように、補強パターン２０１は認識マーク１２５と同一の厚みで基板１２２の上部に積層され、基板１２２と共に半導体チップ実装基板２１０を構成する。
【００９３】
なお、上記の構成において、半導体チップ実装体２００は本発明の半導体チップ実装体に相当し、半導体チップ実装基板２１０は本発明の半導体チップ実装基板に相当する。又、実装領域２１は本発明の実装領域に相当し、接続領域１２３は本発明の接続領域に相当する。又、基板１２２は本発明の基板に相当し、補強パターン２０１は本発明の補強パターンに相当する。
【００９４】
以上のような構成を有する本実施の形態の半導体チップ実装基板２１０においては、実施の形態１〜３の補強部材に変えて、認識マーク１２５と同一材料の補強パターン２０１を基板１２２上に形成したことを特徴とする。
【００９５】
半導体チップ実装基板２１０において、基板１２２は補強パターン２０１の形成により補強される。上述のように、補強パターン２０１はエッチング等で形成される金属製であるため、補強パターン２０１で補強された基板１２２は、半導体チップ１２１の実装時における熱処理により変形しない程度の強度が保持される。したがって、当該部分に形成された認識マーク１２５は位置ずれを生ずることはない。
【００９６】
又、本実施の形態においては、補強パターン２０１の厚みは認識マーク１２５と同一であるため、半導体チップ１２１よりも薄いため、半導体チップ実装体２００の厚みは、半導体チップ１２１の厚みと基板１２２とで定められることとなり、結果として基板１２２の厚みによって規定されることとなる。補強パターン２０１の補強により、基板１２２として、１０〜１５μｍ厚みの薄膜を利用することができる。
【００９７】
このように本実施の形態によれば、半導体チップ１２１の実装時における認識マーク１２５の位置ずれを防止して、半導体チップ実装体の薄型化を実現することができる。
【００９８】
更に、補強パターン２０１は、認識マーク１２５と同一厚み、同一材料で作成することで、認識マーク１２５を形成する工程と同一の工程により得ることができ、補強のための余分な工程を必要としないため、生産効率に優れている。
【００９９】
なお、図８（ａ）（ｂ）に示す構成においては、半導体チップ実装基板２１０は、基板１２２の一方の面に補強パターン２０１を形成する構成としたが、図８（ｃ）に示すように、補強パターン２０１を両面に形成する構成としても良い。ただし、認識マーク１２５は上面、下面側のいずれか一方に設ければよい。図９は図８（ｃ）に示す構成を下方から見た斜視図であるが、開口２０１ｂによって開口された部分は光が透過するため、一方の面（図中では裏面）に認識マーク１２５を形成すれば、他方の開口２０１ｂから当該認識マーク１２５の影は透過されることになる。
【０１００】
又、半導体積層モジュール内において、最上面に配置され、他の半導体チップ実装体と電気的に接続する面を有さない場合は、補強パターン２０１は接続領域１２３に重なって形成するものとしてもよい。
【０１０１】
なお、上記の構成においては、補強パターン２０１は、実施の形態１の補強部材１１と同様、基板１２２の枠となるように形成するものとしたが、図１０に示す半導体チップ実装体３００のように、実施の形態２の補強部材１２と同一外形、開口１２ａと同一寸法の開口３０１ａを有する補強パターン３０１を形成した構成としてもよい。実施の形態３に示す補強部材１３、１４についても、同様に補強パターンで置き換えた構成とすることができる。
【０１０２】
又、上記の説明においては、補強パターン２０１、３０１はいずれも基板１２２において接続領域１２３を取り囲むように形成するものとして説明を行ったが、補強パターンは、接続領域１２３の内部に形成するようにしてもよい。
【０１０３】
図１１は、補強パターンを接続領域１２３の内部に形成した構成を示す要部平面図である。図１１に示す半導体チップ実装体４００においては、半導体チップ１２１のランド１２１ａは、回路電極１２４を構成する配線パターン１２４ａによって、接続領域１２３に設けられたスルーホール１２３ａと電気的に接続する。このとき、接続領域１２３において、一対の半導体チップ１２１にそれぞれ対応して設けられたスルーホール１２３ａの一対の列の間に、補強パターン４０１を形成した。補強パターン４０１の両端はスルーホール１２３ａとは離隔しているため、スルーホール１２３ａ同士の短絡は生じない。なお、配線パターン１２４ａは本発明の配線パターンに相当する。
【０１０４】
このように、対向する一対の認識マーク１２５の間に挟まれるように補強パターン４０１が位置することにより、認識マーク１２５間の部分は、半導体チップ１２１の実装時における熱処理により変形しない程度の強度が保持される。したがって、認識マーク１２５は形成時からの位置ずれを生ずることはない。
【０１０５】
なお、図１１においては補強パターン４０１は接続領域１２３の上下端にはみ出す長さを有するものとして形成したが、補強の強度が維持できる限り具体的な寸法には限定されない。接続領域１２３内に収まる程度の長さであってもよい。
【０１０６】
次に、図１２は、補強パターンを回路電極１２４を形成する配線パターン１２４ａの間に形成した構成を示す要部平面図である。図１２に示す半導体チップ実装体５００においては、回路電極１２４を構成する各配線パターン１２４ａの間隙、又は配線パターン１２４ａと隣接する領域に、補強パターン５０１を形成した。補強パターン５０１の縁部は配線パターン１２４ａと離隔し、配線パターン１２４ａ同士の短絡を防いでいる。
【０１０７】
回路電極１２４を形成する配線パターン１２４ａに隣接して補強パターン５０１が位置されているが、回路電極１２４が形成される部分は、一対の認識マーク１２５の間の部分であり、又、補強パターン５０１の内、最外部に位置するものは、回路電極１２４の形成箇所をはみ出して、認識マーク１２５に隣接する場所に達している。したがって、基板１２２の、認識マーク１２５の間の部分は、半導体チップ１２１の実装時における熱処理により変形しない程度の強度が保持され、認識マーク１２５は形成時からの位置ずれを生ずることはない。
【０１０８】
なお、図１２においては補強パターン５０１は回路電極１２４の形成箇所をはみ出して配置するものとして形成したが、補強の強度が維持できる限り具体的な寸法には限定されない。回路電極１２４内に収まる程度の寸法であってもよい。
【０１０９】
（実施の形態５）
本実施の形態５の半導体チップ実装体は、実施の形態４の半導体チップ実装基板補強パターンを、回路電極１２４と兼用した構成とした点に特徴を有する。
【０１１０】
図１３は、本発明の実施の形態５に係る半導体チップ実装体の構成を模式的に示す要部平面図である。ただし図１他の図と同一又は相当部には、同一符号を付した。
【０１１１】
図１３に示すように、本実施の形態の半導体チップ実装体６００は、半導体チップ１２１を実装しない実装基板の状態において、半導体チップ１２１のランド１２１ａと、基板１２２の接続領域１２３に設けられたスルーホール１２３ａとを電気的に接続する回路電極１２４を構成する配線パターンの幅を異ならせている。
【０１１２】
すなわち、回路電極１２４は、配線パターン１２４ｃに例示されるような、スルーホール１２３ａからランド１２４ａへ向かう方向に沿って幅が狭くなる配線パターンと、配線パターン１２４ｂに例示されるような、スルーホール１２３ａからランド１２４ａへ向かう方向に沿って幅が広くなる配線パターンとを含んでいる。
【０１１３】
ＳＤカードに用いる半導体チップ実装体の場合、スルーホール１２３ａの電極部分を含めた直径は０．３ｍｍ、ビア部分の直径は０．１５ｍｍであるのに対し、半導体チップ１２１のランド１２４ａは０．０９ｍｍ四方の正方形状であって、両者の差が大きい。又、スルーホール１２３ａ同士の間隔（ピッチ）は０．５７５ｍｍであるのに対し、ランド１２４ａのピッチは０．６ｍｍと、両者の差はほとんどない。
【０１１４】
従来は配線パターンの幅はこれら電極部分の寸法とは無関係に一定としていたが、本実施の形態の配線パターン１２４ｂは、上記のランド１２４ａとスルーホール１２３ａとの寸法差に着目し、これを利用して、幅を変化させるようにしている。なお、実際のスルーホール１２３ａの個数は２９個×２（列）の計５８個であるが、図１３中では簡単のため個数を略して示した。これは実施の形態４に示す構成においても同様である。
【０１１５】
なお、配線パターン１２４ｃは、ランド１２４ａとの接続点との直前で、その幅が接続対象となるランド１２４ａの寸法に合わせて細くなる構成として示したが、半導体チップ１２１にてスルーホール１２３ａとの接続に用いられていないランド１２４ａと接続してもよい場合は、接続対象となるランドに隣接する複数のランドごと接続してもよく、この場合幅広の関係を維持することができる。
【０１１６】
このように、回路電極１２４において、配線パターンの幅が変化する構成とすることで、基板１２２上において、金属部品である配線パターンが占める面積が大きくなり、基板１２２には、回路電極１２４が実施の形態４の補強パターンと同様の補強力が与えられることになる。
【０１１７】
実施の形態４の図１２に示す構成例と同様、回路電極１２４の配置位置は、一対の認識マーク１２５の間の部分である。したがって、基板１２２の、認識マーク１２５の間の部分は、半導体チップ１２１の実装時における熱処理により変形しない程度の強度が保持され、認識マーク１２５は形成時からの位置ずれを生ずることはない。
【０１１８】
なお、図１３においては回路電極１２４を構成する各配線パターン１２４ｂ、１２４ｃは補強パターン４０１は接続領域１２３に隣接する程度の大きさとして形成したが、認識マーク１２５の側面に回り込むほど大きく形成してもよい。
【０１１９】
又、図１３においては、回路電極１２４を構成する各配線パターンは、幅の変化の方向が互いに異なる配線パターン１２４ｂ、１２４ｃが混在するものとしたが、設計段階で定まる半導体チップ１２１とスルーホール１２３ａとの配線パターンの個数やレイアウトに応じて、幅の変化の方向は任意としてよい。全ての配線パターンがスルーホール１２３ａからランド１２１ａに向かって幅を狭くするような変化をするものであってもよいし、その逆であってもよい。
【０１２０】
このように本実施の形態によれば、半導体チップ１２１の実装時における認識マーク１２５の位置ずれを防止して、半導体チップ実装体の薄型化を実現することができる。
【０１２１】
なお、図１４に示すように、実施の形態４の各種の構成と、実施の形態５の各種の構成とは互いに組み合わせて実施してもよい。図１４に示す半導体チップ実装体の認識マーク１２５の位置ずれ防止効果に加えて、半導体チップ実装体自身の強度を増すことができる効果がある。更に、スルーホール１２３ａの間に補強パターンを付加してもよい。
【０１２２】
（実施の形態６）
本発明の実施の形態６は、本発明の半導体チップ実装体を積層してなる半導体積層モジュールである。
【０１２３】
図１５は半導体積層モジュールの構成を示す側面図である。
【０１２４】
図１５に示すように、半導体積層モジュール７０は、外部接続用のマザー基板７１上に、半導体チップ実装体７２を複数積層することにより構成される。各半導体チップ実装体７２の間には、半導体チップ１２１の積層厚みに応じたスペーサー７２ａ又は７２ｂが挿入され、積層状態にある半導体チップ実装体７２の変形を防ぎ、層間接続を良好に保持する。
【０１２５】
又、半導体チップ実装体７２は、本実施の形態１の、図１（ｃ）に示す半導体チップ実装体であって、基板１２２の両面に補強部材１１を張り合わせて積層されており、半導体チップ１２１は両面２枚ずつ合計４枚配置している。
【０１２６】
又、各半導体チップ実装体７２は接続領域１２３の各電極又はスルーホールがスペーサー７２ａ又は７２ｂを通じて電気的に接続しており、マザー基板７１と接続している。
【０１２７】
このとき、スペーサー７２ａ、７２ｂの平面形状は、図１（ａ）に示す半導体チップ１２１及び補強部材１１により囲まれた回路電極１２４及び接続領域１２３の形状に対応している。又、スペーサー７２ａ、７２ｂには、接続領域１２３の各電極又はスルーホールのレイアウトに対応したスルーホールが開口されている。
【０１２８】
これにより、各層の半導体チップ実装体７２は層間接続して、一個の積層モジュールが完成する。本実施の形態１の半導体チップ実装体を利用したことにより、積層モジュールの薄型化又は高密度化が実現できる。なお、実施の形態１の他、実施の形態４、５の半導体チップ実装体を利用してもよい。
【０１２９】
なお、上記の構成においては各半導体チップ実装体７２はスペーサー７２ａ、７２ｂを介して接続するものとして説明を行ったが、図２４（ａ）、図２５に示す従来例と同様、各基板１２２間の接続領域１２３を重ね合わせて電気的接続を取るようにしてもよい。
【０１３０】
（実施の形態７）
本発明の実施の形態７は、半導体積層モジュールの作成により好適な半導体積層基板及びそれを用いた半導体チップ積層体、半導体積層モジュールである。
【０１３１】
図１６は、本実施の形態７に係る半導体チップ実装基板の構成を模式的に示す斜視図である。ただし図１（ｃ）と同一又は相当部には、同一符号を付した。
【０１３２】
図１６に示すように、本実施の形態の半導体チップ実装基板８０は、枠型の補強部材１１の更に上部に、補強部材８１を設けた構成を有する。
【０１３３】
補強部材８１は、実装領域２１の間に設けられ、接続領域１２３に対応する接続領域８１ａが設けられている。接続領域８１ａには接続領域１２３上の各電極又はスルーホールのレイアウトに対応したスルーホールが設けられている。又、補強部材８１の厚みと、補強部材１１の厚みの和は、半導体チップ１２１の厚みと同一となるよう設計されている。他の各部の構成、寸法については、実施の形態１と同様である。
【０１３４】
以上のような構成を有する本実施の形態の半導体チップ実装基板８０は、接続領域１２３と重なりあって形成された補強部材８１を備えたことにより、半導体チップ実装体７２として、層間接続される部分の厚みが、半導体チップ１２１の厚みと同一とすることができる。
【０１３５】
これにより、図１７の分解斜視図に示すような半導体積層モジュールを得ることができる。図１７の構成例においては、半導体チップ実装体７２同士は、半導体チップ１２１の主面及び補強部材８１の主面同士を接合して積層され、各接続領域１２３は、各補強部材８１を介してそれぞれ電気的に接続される。
【０１３６】
以上のように、補強部材８１を配置したことにより、実施の形態４に示したようなスペーサーを省略して、より簡易な構成で積層時の基板の変形防止、及び電気接続を良好に確保することができる。
【０１３７】
なお、上記の構成においては、補強部材１１と８１とは別部材としたが、両者を一体的に作成してもよい。
【０１３８】
また、図１６に示す構成は、実施の形態１の半導体チップ実装基板及び半導体チップ実装体に基づくものとしたが、補強部材をスペーサーの代わりに用いる本実施の形態は、他の実施の形態に基づき実現しても良い。
【０１３９】
その一例として、図１８は、実施の形態３の導体チップ実装基板の補強部材１３を、半導体チップ１２１と同一厚みを有する補強部材９２に置き換えて半導体チップ実装基板９１としたものを示す。接続領域９２ａの構成は接続領域８１ａと同一である。又、補強部材９２の厚み以外の各部の寸法は、実施の形態３の構成と同様である。
【０１４０】
このような半導体チップ実装基板９１に半導体チップ１２１を実装して、図１９に示す半導体チップ実装体９０を得ることができる。補強部材９２の厚みと半導体チップ１２１の厚みとが同一であるため、積層時の基板の変形防止、及び電気接続を良好に確保することができる。
【０１４１】
又、上記の説明においては、両面に半導体チップを実装するものとして説明を行ったが、片面にのみ実装するものとしてもよい。このとき、積層時に他の半導体チップ実装体と電気的に接続しない面を有する半導体チップ実装体については、接続領域１２３に補強部材又は補強パターンが重なるように形成してもよい。又、本発明の半導体チップ積層モジュールは、全ての半導体チップ積層体が本発明の半導体チップ積層体で構成される必要はない。一部のみ本発明の半導体チップ積層体を用いた構成としてもよい。
【０１４２】
又、補強部材は、基板１２２と同一材料であるポリイミド等の樹脂材料で作成されるものとして説明を行ったが、銅箔等の金属を用いて実施しても良い。このとき、補強部材は独立した電極として基板１２２の表面又は内部に作成できる。この電極は、回路電極１２４の形成と同時に作成してもよい。
【０１４３】
又、上記の各実施の形態においては、半導体チップ実装体は、一対の半導体チップ１２１が接続領域１２３を挟むように配置した構成であるとしたが、本発明はこれに限定されるものではなく、例えば、図２０に示す半導体チップ実装体８００のように、基板に１つの半導体チップ１２１を実装し、層間接続を行うための電極又はスルーホール等が設けられる接続領域１２３を備えた構成においても、適用することができる。なお、図２０に示す構成は、実施の形態１に基づくものとしたが、他の実施の形態に基づくものとしてもよい。
【０１４４】
又、図２１に示す半導体チップ実装体９００のように、基板に２つの半導体チップ１２１を隣接させて配置し、一方の半導体チップ１２１にのみ接続領域１２３が隣接するような配置であっても、本発明は適用することができる。この場合、接続領域１２３と隣接しない他方の半導体チップと接続領域１２３との電気的接続は、一方の半導体チップ１２１越しに引き回される回路電極１２６によってなされるが、回路電極１２６は、一対の認識マーク１２５の更に外側（基板１２２の縁側）に回り込んでから接続領域１２３と接続されることになる。
【０１４５】
このとき、回路電極１２６の配線パターンは、実施の形態５の場合と同様、当該パターンが形成された部分の強度を補強する補強パターンとして機能するため、上記他の実施の形態と同様の効果が得られる。
【０１４６】
更に、図２２に示す半導体チップ実装体９５０のように、接続領域１２３の位置を中心からずらすようにしてもよい。この場合、一対の認識マーク１２５は、接続領域１２３を間に挟むことなく配置することができるため、認識マーク１２５間に、実施の形態４と同様の補強パターン９５１ａを形成することができ、図１１に示す構成と同様の効果が得られる。
【０１４７】
なお、上記の各実施の形態においては、認識マーク１２５は、接続領域１２３を挟んで、正対する位置に設けたが、認識マークの配置はこれに限定されるものではない。図２３に示す一対の認識マーク１２５′のように、接続領域１２３の中央を通過する中心線Ａに対して互いに左右にシフトして配置される。
【０１４８】
このような構成とすることにより、認識マークの位置ずれを二次元的に把握することが容易となる。
【０１４９】
又、上記の各実施の形態においては、認識マーク１２５の形状は矩形としたが、円形、楕円、等の任意の形状であってよい。
【０１５０】
すなわち、本発明の構成は、層間接続を行うための接続領域が形成され、位置合わせのための認識マークが必要な半導体チップ実装体であれば、その具体的な構成、すなわち半導体チップの実装個数、形状、又は接続領域、回路電極の位置、大きさ、レイアウト、認識マークの形状等に限定することなく実施することができる。
【産業上の利用可能性】
【０１５１】
本発明は、半導体チップ実装体を薄型化しつつ積層時の位置合わせを確保することができる、半導体チップ実装基板等の効果を有し、例えば、ＳＤカード、ＰＣカード等の半導体積層モジュール等として有効である。
【図面の簡単な説明】
【０１５２】
【図１】（ａ）本発明の実施の形態１に係る半導体チップ実装体の構成を示す斜視図、（ｂ）本発明の実施の形態１に係る半導体チップ実装体の構成を示す側面図、（ｃ）本発明の実施の形態１に係る半導体チップ実装体の他の構成例を示す側面図
【図２】本発明の実施の形態１に係る半導体チップ実装基板の構成を示す分解斜視図
【図３】本発明の実施の形態１に係る半導体チップ実装基板の他の構成例を示す分解斜視図
【図４】（ａ）本発明の実施の形態２に係る半導体チップ実装体の構成を示す斜視図、（ｂ）本発明の実施の形態２に係る半導体チップ実装体の構成を示す側面図
【図５】（ａ）本発明の実施の形態３に係る半導体チップ実装体の構成を示す斜視図、（ｂ）本発明の実施の形態３に係る半導体チップ実装体の構成を示す側面図
【図６】（ａ）本発明の実施の形態３に係る半導体チップ実装体の他の構成例を示す斜視図  （ｂ）本発明の実施の形態３に係る半導体チップ実装体の他の構成例を示す斜視図
【図７】（ａ）本発明の実施の形態３に係る半導体チップ実装体の他の構成例を示す斜視図、（ｂ）本発明の実施の形態３に係る半導体チップ実装体の他の構成例を示す側面図
【図８】（ａ）本発明の実施の形態４に係る半導体チップ実装体の構成を示す斜視図、（ｂ）本発明の実施の形態４に係る半導体チップ実装体の構成を示す側面図、（ｃ）本発明の実施の形態４に係る半導体チップ実装体の他の構成例を示す側面図
【図９】本発明の実施の形態４に係る半導体チップ実装体の他の構成例を示す斜視図
【図１０】本発明の実施の形態４に係る半導体チップ実装体の他の構成例を示す斜視図
【図１１】本発明の実施の形態４に係る半導体チップ実装体の他の構成例を示す要部平面図
【図１２】本発明の実施の形態４に係る半導体チップ実装体の他の構成例を示す要部平面図
【図１３】本発明の実施の形態５に係る半導体チップ実装体の構成を示す要部平面図
【図１４】本発明の実施の形態５に係る半導体チップ実装体の他の構成例を示す要部平面図
【図１５】本発明の実施の形態６に係る半導体チップ積層モジュールの構成を示す側面図
【図１６】本発明の実施の形態７に係る半導体チップ実装基板の構成を示す側面図
【図１７】本発明の実施の形態７に係る半導体チップ積層モジュールの構成を示す分解斜視図
【図１８】本発明の実施の形態７に係る半導体チップ実装基板の他の構成例を示す斜視図
【図１９】本発明の実施の形態７に係る半導体チップ実装体の他の構成例を示す斜視図
【図２０】本発明の実施の形態に係る半導体チップ実装体の他の構成例を示す斜視図
【図２１】本発明の実施の形態に係る半導体チップ実装体の他の構成例を示す斜視図
【図２２】本発明の実施の形態に係る半導体チップ実装体の他の構成例を示す斜視図
【図２３】本発明の実施の形態に係る半導体チップ実装体の他の構成例を示す平面図
【図２４】（ａ）従来の技術による半導体チップ積層モジュールの構成を示す側面図、（ｂ）従来の技術による半導体チップ実装体の構成を示す分解斜視図
【図２５】従来の技術による半導体チップ積層モジュールの構成を示す側面図
【符号の説明】
【０１５３】
１０  半導体チップ実装体
１１  補強部材
１１ａ  開口
２０  半導体チップ実装基板
２１  実装領域
１２１  半導体チップ
１２２  基板
１２３  接続領域
１２４  回路電極
１２５  認識マーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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