(57)【要約】      （修正有）【課題】ゲート電極を少ない工程数で形成することができる、半導体装置の製造方法を提供する。【解決手段】基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、第１のゲート電極および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極を覆う層間膜を形成する工程と、前記第１および第２のゲート電極の前記シリコン層上に被シリサイド化金属からなる第１の金属膜を形成する工程と、前記第１の金属膜を構成する前記被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように熱処理を行う第１の熱処理工程と、前記第１のゲート電極の前記第１の熱処理の行われたシリコン層上に、選択的に酸化膜を形成する工程と、前記第1の熱処理が行われたシリコン層上に、被シリサイド化金属からなる第２の金属膜を形成して、さらに熱処理する第２の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。【選択図】なし【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備える半導体装置を製造する方法であって、
基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、
前記シリコン層をパターニングすることにより、前記ＮＭＯＳトランジスタ用のゲート電極である第１のゲート電極および前記ＰＭＯＳトランジスタ用のゲート電極である第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極を覆う層間膜を形成する工程と、
前記第１および第２のゲート電極の前記シリコン層上に被シリサイド化金属からなる第１の金属膜を形成する工程と、
前記第１の金属膜を構成する前記被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように熱処理を行う第１の熱処理工程と、
前記第１のゲート電極の前記第１の熱処理の行われた前記シリコン層上に、選択的に酸化膜を形成する工程と、
前記第1の熱処理が行われた前記シリコン層上に、被シリサイド化金属からなる第２の金属膜を形成して、さらに熱処理する第２の熱処理工程と、
前記第1および第２の熱処理工程後に、未反応の前記第１の金属膜と前記酸化膜とを除去する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
第１の金属膜を形成する前記工程の前に、前記第１のゲート電極のシリコン層に酸化層の形成を促進する不純物を導入する工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
不純物を導入する前記工程が、前記第２のゲート電極にマスクを形成することによって行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のゲート電極の前記第１の熱処理の行われた前記シリコン層上に、選択的に酸化膜を形成する前記工程は、
第1の金属膜を形成する前記工程の前に、前記第１のゲート電極および前記第２のゲート電極の双方に前記不純物を導入する工程と、
前記第２のゲート電極のうち前記不純物が導入された領域を除去する工程とを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記不純物がヒ素であることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記シリコン層中に前記不純物のヒ素が３×１０１５ａｔｏｍｓ／ｃｍ２以上含まれていることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
酸化膜を形成する前記工程が酸化力を有する溶液による化学溶液処理で行われることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
酸化膜を形成する前記工程が酸化性ガスを含む熱処理またはプラズマ処理で行われることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１および第２の金属膜がＮｉを含むことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート絶縁膜の少なくとも表面側がＨｆ酸化物もしくはＨｆシリケートもしくはこれらの窒化物であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
第１の金属膜を形成する前記工程が、
前記第１および第２のゲート電極の前記シリコン層上にＮｉＺｒ層を形成する工程と、
前記ＮｉＺｒ層上に前記第１の金属膜を形成する工程とを含むことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、電界効果トランジスタなどのようなＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＰＭＯＳおよびＮＭＯＳのトランジスタを適切に動作させるために、これらのトランジスタの閾値電圧制御が必要であり、そのためにＰＭＯＳおよびＮＭＯＳのゲート電極の仕事関数制御や組成制御を行う技術の検討が行なわれている。また、ゲート電極の空乏化防止のために金属電極を用いることが検討されており、この中でもこれまでに使用されてきた製造プロセスとの適合性からゲート電極をゲート絶縁膜界面までシリサイド化したフルシリサイド（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ、以下、「ＦＵＳＩ」と称する）ゲート電極技術について数多くの検討が行なわれている。
【０００３】
特許文献１には、ゲート酸窒化膜（ＳｉＯＮ）に対してＰＭＯＳおよびＮＭＯＳ用のゲート電極を多結晶シリコンで形成し、ＰＭＯＳ用のゲート電極にボロン（Ｂ）、ＮＭＯＳ用のゲート電極にヒ素（Ａｓ）を不純物としてレジストマスクを用いてそれぞれの電極に注入し、その後Ｎｉをゲート電極上に形成してフルシリサイド化を行う半導体装置の製造方法が記載されている。不純物をゲート酸窒化膜とＦＵＳＩゲート電極の界面に分布させることによって仕事関数の調整を行っている。
【０００４】
非特許文献１には、シリサイド相の組成や配向がシリサイド形成前のポリシリコンに予め注入した不純物に依存することが述べられている。
【０００５】
非特許文献２および３では、ＨｆＳｉＯＮに対してＦＵＳＩゲートのシリサイド相の組成制御をＦＵＳＩ形成時のＮｉ膜厚を変化させることにより行って、ＰＭＯＳおよびＮＭＯＳにそれぞれ適したシリサイド相とすることによりＣＭＯＳの閾値電圧適正化を行っている。  
【０００６】
非特許文献４および５は、予めＰＭＯＳ側のエッチバックを行ってＮｉリッチシリサイド形成時の体積膨張を抑制し、適切なシリサイド相とするフルシリサイド電極の形成を行うことを記載している。シリサイド相の組成制御はＮｉ形成量とポリシリコンの膜厚比で行なわれており、ゲート電極への不純物注入は行われていない。同文献において、ゲート絶縁膜には、ＨｆＳｉＯＮが使用されている。
【０００７】
【特許文献１】特開２００６−１００４３１号公報
【非特許文献１】ＩＥＥＥ  ２００５  "Ｐｈｙｓｉｃａｌ  Ｍｅｃｈａｎｉｓｍ  ｏｆ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ  Ｍｏｄｕｌａｔｉｏｎ  ｄｕｅ  ｔｏ  Ｉｍｐｕｒｉｔｙ  Ｐｉｌｅｕｐ  ａｔ  Ｎｉ−ＦＵＳＩ／ＳｉＯ（Ｎ）  Ｉｎｔｅｒｆａｃｅ"
【非特許文献２】ＩＥＤＭ  ２００４  "Ｄｕａｌ  Ｗｏｒｋｆｕｎｃｔｉｏｎ  Ｎｉ−Ｓｉｌｉｃｉｄｅ／ＨｆＳｉＯＮ  Ｇａｔｅ  Ｓｔａｃｋｓ  ｂｙ  Ｐｈａｓｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｆｕｌｌ−Ｓｉｌｉｃｉｄａｔｉｏｎ  （ＰＣ−ＦＵＳＩ）  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ４５ｎｍ−ｎｏｄｅ  ＬＳＴＰ  ａｎｄ  ＬＯＰ  Ｄｅｖｉｃｅｓ"
【非特許文献３】Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ２００５  "Ｈｉｇｈｌｙ  Ｒｅｌｉａｂｌｅ  ＨｆＳｉＯＮ  ＣＭＯＳＦＥＴ  ｗｉｔｈ  Ｐｈａｓｅ  Ｃｏｎｔｒｏｌｌｅｄ  ＮｉＳｉ  （ＮＦＥＴ）  ａｎｄ  Ｎｉ３Ｓｉ  （ＰＦＥＴ）  ＦＵＳＩ  Ｇａｔｅ  Ｅｌｅｃｔｒｏｄｅ"
【非特許文献４】Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ２００６  "Ｄｕａｌ  ｗｏｒｋ  ｆｕｎｃｔｉｏｎ  ｐｈａｓｅ  ｃｏｎｔｒｏｌｌｅｄ  Ｎｉ−ＦＵＳＩ  ＣＭＯＳ  （ＮｉＳｉ  ＮＭＯＳ，  Ｎｉ２Ｓｉ  ｏｒ  Ｎｉ３１Ｓｉ１２  ＰＭＯＳ）：Ｍａｎｉｆａｃｔｕｒａｂｉｌｉｔｙ，Ｒｅｌｉａｂｉｌｉｔｙ  ＆  Ｐｒｏｃｅｓｓ  Ｗｉｎｄｏｗ  Ｉｍｐｒｏｖｅｍｅｎｔ  ｂｙ  Ｓａｃｒｉｆｉｃｉａｌ  ＳｉＧｅ  ｃａｐ"
【非特許文献５】ＩＥＥＥ  ２００５  "ＣＭＯＳ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  Ｄｕａｌ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ  Ｐｈａｓｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｎｉ  ＦＵＳＩ  ｗｉｔｈ  Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｉｌｉｃｉｄａｔｉｏｎ  ｏｆ  ＮＭＯＳ  （ＮｉＳｉ）  ａｎｄ  ＰＭＯＳ  （Ｎｉ−ｒｉｃｈ  ｓｉｌｉｃｉｄｅ）  Ｇａｔｅｓ  ｏｎ  ＨｆＳｉＯＮ"
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＦＵＳＩゲート電極構造のＮＭＯＳ及びＰＭＯＳトランジスタを形成する際に、ＮＭＯＳとＰＭＯＳのゲート電極のシリサイドの組成をＮＭＯＳ側でＮｉ２Ｓｉよりもシリコンリッチに、ＰＭＯＳ側でよりニッケルリッチになるように同時に形成しようとすると、フルシリサイド化の際にＮＭＯＳ側でポリシリコンに対するニッケルの供給を制御する必要があり、それぞれのゲート電極に適切なシリサイド相を形成するためには工程が複雑になる。こうした課題は、たとえばゲート絶縁膜にＨｆＳｉＯＮを用いた場合に特に顕著となる。
【０００９】
そこで、本発明は、かかる事情に鑑みてなされたものであり、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各々に適した組成のフルシリサイド相を、マスク層数を減らして少ない工程数で、容易に得ることが可能な半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
上記課題を解決する本発明によれば、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備える半導体装置を製造する方法であって、基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、前記シリコン層をパターニングすることにより、前記ＮＭＯＳトランジスタ用のゲート電極である第１のゲート電極および前記ＰＭＯＳトランジスタ用のゲート電極である第２のゲート電極を形成する工程と、前記第１および第２のゲート電極を覆う層間膜を形成する工程と、前記第１および第２のゲート電極の前記シリコン層上に被シリサイド化金属からなる第１の金属膜を形成する工程と、前記第１の金属膜を構成する前記被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように熱処理を行う第１の熱処理工程と、前記第１のゲート電極の前記第１の熱処理の行われたシリコン層上に、選択的に酸化膜を形成する工程と、前記第1の熱処理が行われたシリコン層上に、被シリサイド化金属からなる第２の金属膜を形成して、さらに熱処理する第２の熱処理工程と、前記第1および第２の熱処理工程後に、未反応の前記第１の金属膜と前記酸化膜とを除去する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１１】
この製造方法においては、ＮＭＯＳ用のゲート電極のシリコン層上に選択的に酸化膜が形成される。この酸化膜により、第２の熱処理の際に、ＮＭＯＳ側のみさらなるシリサイド化反応が阻害され、ＰＭＯＳ側に相対的に金属リッチな第２のフルシリサイド相を形成することができる。これにより、ＮＭＯＳ／ＰＭＯＳ双方に異なる組成のシリサイド電極を、リソグラフィー工程を用いることなく、少ない工程数で形成することができる。
【発明の効果】
【００１２】
本発明によれば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各々に適した組成のフルシリサイド相を、マスク層数を減らして少ない工程数で、容易に得ることが可能な半導体装置の製造方法が実現される。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の半導体装置の製造方法の好適な実施形態について詳細に説明する。以下の実施形態では、シリコン層として多結晶シリコンを、ゲート絶縁膜として１．５ｎｍのベース酸化層上に形成されたＨｆＳｉＯＮ膜を、フルシリサイド電極を形成するための金属をＮｉを用いた例を説明する。シリコン層としては、このほかに非晶質シリコンを用いてもよく、ゲート絶縁膜としてはＨｆＯ２、ＨｆＯＮ、ＨｆＬａＯＮ等のＨｆを含む高誘電率ゲート絶縁膜を用いてもよく、フルシリサイド電極を形成するための金属としては、Ｐｔ、Ｐｄを用いても良い。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１４】
（第１の実施形態）
本発明の第１の実施形態による半導体装置の製造方法を図１および図２を用いて説明する。
Ｓｉ基板１上に高誘電率ゲート絶縁膜のベースとなる酸化膜を熱酸化法で１．０ｎｍの膜厚で形成し、その後ＣＶＤ法により２．０ｎｍのＨｆＳｉＯ膜を形成する。形成されたＨｆＳｉＯ膜をプラズマ窒化法により窒化してＨｆＳｉＯＮゲート絶縁膜２を形成する（図１（ａ））。図１（ａ）等においては、左側にＮＭＯＳが形成される領域を示し、右側にＰＭＯＳが形成される領域を示している。
【００１５】
次に、ゲート絶縁膜２上に多結晶シリコン層３を１００ｎｍの厚さで堆積し、ＮＭＯＳ側のゲート電極になる領域にのみ、リソグラフィー工程を用いてＡｓを１０ｋｅＶ、６ｘ１０１５ｃｍ−２という条件で注入する（図１（ｂ））。すなわち、ＰＭＯＳ側をレジスト１０で覆った状態で、Ａｓのイオン注入を行う。これにより、ＮＭＯＳ側に、Ａｓ注入シリコン層２０が形成される。
【００１６】
さらにゲート電極加工用のハードマスク４として５０ｎｍの窒化膜を形成し、レジストによるリソグラフィ工程を経てハードマスクを加工した後、ハードマスク４を用いて多結晶シリコン層３とゲート絶縁膜２をエッチング加工する（図１（ｃ））。
【００１７】
８ｎｍの酸化膜オフセットスペーサ形成後、エクステンション・ポケット注入を行った後で注入不純物を活性化し、引き続いて４０ｎｍの酸化膜サイドウォール５を形成した後、ソース・ドレイン領域形成のためのイオン注入を行い再び１０００℃以上のスパイクアニールにより活性化を行う。これらの活性化熱処理により、ＮＭＯＳシリコン層に注入されたＡｓもゲート電極全体に拡散する。ここで述べた活性化処理とは一般に９００℃以上の熱処理でシリコン中に注入された不純物をドナーやアクセプタとして機能させるための処理を言う。ソース・ドレイン領域の自然酸化膜除去プロセスを経た後に、８ｎｍのＮｉをスパッタ法にて成膜し、熱処理を施すことにより、ソース・ドレイン領域に約２０ｎｍの膜厚のＮｉシリサイド７を形成する。この時、ゲートの多結晶シリコンは窒化膜ハードマスク４で被覆されているため、シリサイドは形成されない（図１（ｄ））。
【００１８】
次に３００ｎｍ以上の酸化膜からなる層間膜８で全体を被覆しＣＭＰで平坦化し、さらに必要に応じてドライエッチバックを施すことにより、ソース・ドレイン領域６を層間膜８で被覆した状態でゲートの多結晶シリコンの上部を露出させる。この時ハードマスクとして用いた窒化膜もドライエッチバック工程で除去する（図１（ｅ））。回路設計上、多結晶シリコンをシリサイド化する必要のない素子が必要な場合には、リソグラフィー工程によりその部分をマスクしてからドライエッチングバックを施す。
【００１９】
次に、リソグラフィー工程によりＮＭＯＳ側のみをレジスト１０で被覆して、ＰＭＯＳ側の多結晶シリコン３を酸化膜に対して選択的にエッチングする。エッチング深さは、ＮＭＯＳ、ＰＭＯ双方のゲート電極がフルシリサイド化された後の高さがほぼ同じになるように設計することが望ましい。本実施形態では、ＰＭＯＳ側をＮｉ３１Ｓｉ１２相に、ＮＭＯＳ側をＮｉＳｉ２相に形成するため、エッチバック深さは多結晶シリコン層の高さの約半分である５０ｎｍとした（図２（ａ））。
【００２０】
レジスト１０を除去した後、ＮＦ３／ＮＨ３ガスを用いたドライエッチングもしくは希フッ酸を用いたウェットエッチングにより、再度ＮＭＯＳ多結晶シリコン上およびＰＭＯＳ多結晶シリコン上の酸化層を除去する。引き続いてＮＭＯＳ、ＰＭＯＳ双方に対して、ＮｉＺｒを５ｎｍ、続いてＮｉを３０ｎｍ連続して形成する。３０ｎｍのＮｉは、１００ｎｍの多結晶シリコンと全量反応するとＮｉ／Ｓｉが約１／２のＮｉシリサイドが形成される量に相当し、ＮｉＺｒはＳｉ中へのＮｉの供給を抑制するバリア層として機能する。この構造に対して４００℃、Ｎ２中、５分の熱処理を行い第１のシリサイドを形成し、余剰の未反応Ｎｉを硫酸−過酸化水素水溶液でエッチング除去する。ＮｉとＳｉの間に挿入されたＮｉＺｒ層は、Ｎｉがシリコン中に拡散する際に拡散バリアとして機能するため、Ｓｉ中へのＮｉの供給が抑制され、通常では形成されないはずのＮｉＳｉ２フルシリサイド相１１が４００℃という低温で形成できる。一方ＰＭＯＳ側もＮｉＺｒ層のバリア効果により反応途中過程においてはＮｉＳｉ２が形成されるが、３０ｎｍのＮｉは５０ｎｍの多結晶シリコンと全量反応するとＮｉ／Ｓｉが約１／１のＮｉシリサイドが形成される量に相当するため、最終的にはＮｉＳｉフルシリサイド相１２が形成される（図２（ｂ））。
【００２１】
その後、ＮＦ３／ＮＨ３ガスを用いたドライエッチングを短時間施すことにより、一旦シリサイド表面上から自然酸化膜を除去する。その後、形成されたシリサイド電極上にケミカル酸化膜を形成するため、Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１の加熱された硫酸−過酸化水素水溶液で処理する。この処理によりＮＭＯＳ側は注入Ａｓによって比較的厚いケミカル酸化膜１３が形成され、非ドープのＰＭＯＳ側は比較的薄い酸化膜が形成される。（図２（ｃ））。
【００２２】
さらに、このケミカル酸化膜１３を除去せずにシリサイド金属としてＮｉ１４を室温で６０ｎｍ形成する（図２（ｄ））。６０ｎｍのＮｉ１４は、ＰＭＯＳ側に既に形成されているＮｉＳｉフルシリサイド相１２と全量反応するとＮｉ／Ｓｉが約３／１のＮｉシリサイドが形成される量に相当する。既に形成されたシリサイド電極と再度形成されたＮｉとを反応させるための熱処理を施して第２のシリサイドを形成し、その後余剰の未反応Ｎｉを硫酸−過酸化水素水溶液でエッチング除去する（図２（ｅ））。熱処理条件としては、４００℃、Ｎ２中、５分を用いた。
【００２３】
ＮＭＯＳ側は注入されたＡｓによって比較的厚いケミカル酸化膜１３が形成されるため、シリサイド化反応が完全に抑止され、第１のシリサイド電極から反応が進行しない。一方ＰＭＯＳ側は６０ｎｍのＮｉが既に形成されたＮｉＳｉフルシリサイド相１２とさらに反応して、Ｎｉ／Ｓｉ組成比が約３であるＮｉフルシリサイド相１５が得られ、Ｘ線回折によりこのシリサイド相はＮｉ３１Ｓｉ１２であることが確認された。このシリサイド反応により得られたフルシリサイドゲート電極は、当初の多結晶シリコンに比べて体積が約２倍に膨張するため、電極高さが約１００ｎｍとなり、ＮＭＯＳ側と同等の高さに戻る（図２（ｅ））。
【００２４】
ＰＭＯＳ多結晶シリコンの選択的エッチバック無しの場合は、ゲート直上以外の周辺領域のＮｉが反応に寄与する（図３（ｉ））ため、２倍に膨張したフルシリサイド電極の上面が未反応Ｎｉによって抑えられ、横方向にも膨張しようとするためサイドウォールを押し広げ素子を破壊してしまう（図３（ｉｉｉ））が、選択的エッチバックによって形成された下に凹む形状が形成される場合（図３（ｉｉ））は、出来上がりのシリサイド体積は反応前のＮｉと多結晶シリコンの体積の和よりも小さいため、消費されたＮｉのスペースで体積膨張分が吸収され、体積膨張に伴う応力増大が無く、素子が破壊されることを防ぐことが出来る（図３（ｉｖ））。
【００２５】
上記のような組成制御をすることによって、ＮＭＯＳ／ＰＭＯＳそれぞれのフルシリサイドゲート電極の実効仕事関数は４．４ｅＶ／４．８ｅＶとなり、通常のＮｉＳｉ電極（実効仕事関数４．５ｅＶ）を用いた場合よりＮＭＯＳで約０．１Ｖ、ＰＭＯＳで約０．３Ｖの閾値電圧の低減を実現できる。
【００２６】
本実施形態で説明した発明の利点は、ＮＭＯＳ／ＰＭＯＳの多結晶シリコン露出工程を同時に行うことが出来るため、片方ずつ露出工程を行ってＮＭＯＳ／ＰＭＯＳを順次シリサイド化する場合に比べて工程を簡略化できる点である。フルシリサイド電極を形成するために必要なリソグラフィー工程は、多結晶シリコン形成直後のＮＭＯＳ領域の多結晶シリコンへのＡｓ注入工程と、ＰＭＯＳゲートシリコンの選択的エッチバック工程の２工程のみであり、多結晶シリコン形成直後のＮＭＯＳおよびＰＭＯＳそれぞれへのゲート不純物注入が必要な通常の多結晶シリコンゲート電極による工程フローに対しても、露光回数は増加しない。
【００２７】
また、本実施形態では第１のＮｉシリサイドを形成して未反応Ｎｉを除去してから酸化してシリサイド表面に酸化被膜を形成し、再度第２のＮｉを成膜して第２のシリサイドを形成するという手法を行った。これはシリサイド表面への酸化被膜の形成時に未反応Ｎｉ表面も酸化してしまい、第２のシリサイド化の後にＮｉ余剰エッチが出来なくなることがあるためこのような手法を用いている。このようなことが起こらない酸化条件を用いる際には第１のシリサイド形成と酸化処理を連続して行い、さらに第２のシリサイド形成を行うことによるシリサイド形成を行っても良い。
【００２８】
（第２の実施形態）
本実施形態は、第１の実施形態で説明した工程フローに対し、不純物の注入をゲート絶縁膜上の多結晶シリコン層を堆積した後ではなく、ゲートの多結晶シリコンの上部を露出させた後にリソグラフィー工程無しに行っている点で異なる。以下に図４および図５を用いてフローを説明する。
【００２９】
ゲート絶縁膜２と多結晶シリコン層３を形成した後、シリコン層３への不純物注入を行わずにゲート加工用の窒化膜ハードマスク４を形成する（図４（ａ））。この後からゲートの多結晶シリコンの上部を露出させる工程まで（図４（ｂ））は図１と同じ工程をたどる。
【００３０】
次に、リソグラフィー工程を用いずにＮＭＯＳおよびＰＭＯＳ双方のゲート電極に表面酸化膜形成促進用の不純物を注入する。本実施形態では、第１の実施形態と同じくＡｓを１０ｋｅＶ、６ｘ１０１５ｃｍ−２という条件で注入する。この注入条件では、注入不純物を拡散させるような熱処理が無い限り、Ａｓの大部分はシリコン層の表面から５０ｎｍ以内にその大部分が存在している（図４（ｃ）のＡｓ注入シリコン層２０）。
【００３１】
引き続いて第１の実施形態と同様に、リソグラフィーを用いてＰＭＯＳ側のみ５０ｎｍだけ多結晶シリコン３の選択的エッチバックを行う。この結果、選択的エッチバックを行わなかったＮＭＯＳ側には、Ａｓが不純物として残留し、選択的エッチバックされたＰＭＯＳ側は非ドープに近い状態になる（図４（ｄ））。つまり、ＰＭＯＳ用ゲート電極のうちＡｓが導入された領域が除去される。ただし、この工程においては、ＰＭＯＳ用ゲート電極に導入された不純物が完全に除去される必要はなく、ＮＭＯＳとの作り分けのためのシリコン酸化膜が形成されない程度に当該不純物が除去されればよい。
【００３２】
レジストを除去した後は、ＮＦ３／ＮＨ３ガスを用いたドライエッチングもしくは希フッ酸を用いたウェットエッチングから最終工程まで再び第１の実施形態と同様の工程を適用する（図５（ａ）〜（ｃ））ことで、第１の実施形態と同様にＮＭＯＳ側にはＮｉＳｉ２フルシリサイド相１１の、ＰＭＯＳ側にはＮｉ３１Ｓｉ１２のフルシリサイド相１５のフルシリサイド電極が形成できる（図５（ｄ））。
【００３３】
本実施形態では注入不純物であるＡｓが熱処理工程を経てはいないが、Ａｓによるシリサイド上の表面酸化膜形成は活性化等の熱処理の有無によらず、第１の実施形態と同様のケミカル酸化膜をＮＭＯＳに形成することが可能である。
【００３４】
本実施形態で説明した発明の利点は、ＮＭＯＳ／ＰＭＯＳのＮｉシリサイド組成を作り分ける際に、不純物の注入工程とＰＭＯＳゲートシリコン層のエッチバックの工程に必要な２回のリソグラフィー工程を、ＰＭＯＳゲートシリコン層のエッチバック工程の１回で実現でき、工程数が削減できる点にある。
【００３５】
さらに、第１の実施形態のように不純物の注入工程と、ＰＭＯＳゲートシリコンの選択的エッチバックを別々のリソグラフィ工程で行うと、ＮＭＯＳ／ＰＭＯＳのゲートが連続している部分の境界では、「不純物の有無の境界」と「ゲートシリコン高さの境界」の２つの境界が散在し、それぞれの位置関係によってフルシリサイド後の境界部分のゲート形状が変化してしまう（図６（ａ）、（ｂ））ためその形状を制御する必要が生じる。これに対し本実施形態では、「不純物の有無の境界」と「ゲートシリコン高さの境界」が同じであるので、フルシリサイド後の境界部分のゲート形状は一定であり、高さの段差もほとんど生じない（図６（ｃ））というメリットを有する。
【００３６】
（第３の実施形態）
本実施形態では、第１の実施形態で説明した工程フローに対し、ＰＭＯＳ側の多結晶シリコン３を選択的にエッチングしない点で異なる。以下の図７および図８を用いてフローを説明する。
【００３７】
ゲート絶縁膜２と多結晶シリコン層３を形成した後、ＮＭＯＳ側のシリコン層に不純物の注入を行い、多結晶シリコンの上部を露出させる工程まで（図７（ａ）〜図７（ｅ））は第１の実施形態と同じ工程をたどる。続いて、ＰＭＯＳ側の多結晶シリコン層３の選択的エッチバックを行うことなく、第１の実施形態と同様にして、ＮＭＯＳ側にＮｉＳｉ２フルシリサイド相１１を、ＰＭＯＳ側にＮｉＳｉフルシリサイド相１２を形成する（図８（ａ））。その後の工程（図８（ｂ）〜図８（ｄ））は、図２（ｃ）〜図２（ｅ）で説明したとおりである。
【００３８】
以上説明した、各実施形態では表面酸化層形成のために、硫酸＋過酸化水素水溶液によるケミカル酸化膜を用いた。これは、このケミカル酸化膜に未結合手が多く含まれ、それほど強固ではなく、厚さが薄い場合には酸化膜を通してシリサイド化反応が進行することが期待できるためである。Ａｓ注入を行ったＮＭＯＳ側は、Ａｓの影響で膜厚が厚いもしくは膜質が緻密な酸化膜が形成され、シリサイド化反応が抑止される。上記のような表面酸化膜の作り分けは、異なる薬液や温度によるケミカル酸化膜や、低温での酸素プラズマ処理、低温での酸化雰囲気中熱処理など、その他の手法を用いても可能である。ただし、ＰＭＯＳ側のシリコン層上に形成される酸化膜が厚すぎたり、膜自身が強固な膜である場合にはＰＭＯＳ側もシリサイド化反応が進行せず、逆にＮＭＯＳ側の酸化膜厚が薄すぎたり、あまりにも低密度な膜質であるとＮＭＯＳ側でもシリサイド化が進行してしまうため、最適な成膜条件の探索が必要である。
【００３９】
第１のシリサイド表面上に酸化膜を形成する工程を、第１のシリサイド形成後の未反応Ｎｉ除去工程と兼ねることも可能である。この場合の酸化膜形成方法は、例えばＨ２ＳＯ４：Ｈ２Ｏ２＝４：１の加熱された硫酸−過酸化水素水溶液を用いて処理することで、未反応Ｎｉを除去しつつ、かつＡｓ添加されたＮＭＯＳ側にのみ以降のシリサイド化を抑制できる表面酸化膜を形成可能である。
【００４０】
また上記実施形態では、Ａｓ注入量を６ｘ１０１５ｃｍ−２としたが、表面酸化膜の形成促進効果は注入量に依存し、注入量が少ないと効果が低減する。非ドープのシリコン上に形成される酸化膜との差を十分確保するためには注入量を３ｘ１０１５ｃｍ−２以上に設定することが望ましい。
【００４１】
また、本発明に用いるフルシリサイド金属はＮｉが望ましい。これはＮｉシリサイドにはＮｉ：Ｓｉ＝３：１（Ｎｉ３Ｓｉ）からＮｉ：Ｓｉ＝１：２（ＮｉＳｉ２）まで、幅広い組成の化合物を形成できることが知られており、フルシリサイド電極中のＳｉ組成比で実効仕事関数を制御する場合に、仕事関数の制御幅を広く取ることが可能なためである。また、ＮｉやＰｔ、Ｐｄなどの金属は、シリサイドを形成する際にシリコンが拡散せず金属がシリコン層中に拡散するため、形成されたシリサイド中にボイドなどの欠陥が形成されにくい利点もある。
【００４２】
また、上述した実施形態ではＰＭＯＳ側にＮｉ３１Ｓｉ１２を、ＮＭＯＳ側にＮｉＳｉ２を用いたが、ＰＭＯＳ側にＮｉ３Ｓｉを、ＮＭＯＳ側にＮｉＳｉを用いてもよい。これらの組成のシリサイドは、堆積するＮｉ膜厚やシリサイド化温度を適当な値に設定することにより容易に作り分けることが可能である。
【００４３】
さらに、上述した実施形態で用いたＮｉＳｉ２形成方法はＮｉＺｒ層を挿入する方法であったが、ＮｉのＳｉ中への拡散を阻害する層を形成する方法であれば他の方法を用いても良い。例えば、ケミカル酸化膜層を用いる方法やＴｉ層を挿入する方法、Ｎｉ−Ｚｒ合金を成膜する方法等が知られており、いずれもシリサイド化反応に寄与するＮｉの供給速度を抑制することでＮｉＳｉ２を得ている。
【００４４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。
例えば、上記の実施形態では、ゲート絶縁膜としてＨｆＳｉＯＮを用いたが、これ以外の材料を用いてもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態による半導体装置の製造方法を示す工程図である。
【図２】本発明の第１の実施形態による半導体装置の製造方法を示す工程図である。
【図３】本発明に用いるＰＭＯＳ側多結晶シリコンの選択的エッチバックの効果を示す。
【図４】本発明の第２の実施形態による半導体装置の製造方法を示す工程図である。
【図５】本発明の第２の実施形態による半導体装置の製造方法を示す工程図である。
【図６】本発明と従来例のＮＭＯＳ／ＰＭＯＳゲート電極の接合境界の形状を示す。
【図７】本発明の第３の実施形態による半導体装置の製造方法を示す工程図である。
【図８】本発明の第３の実施形態による半導体装置の製造方法を示す工程図である。
【符号の説明】
【００４６】
１  Ｓｉ基板
２  ゲート絶縁膜
３  多結晶シリコン層
４  ハードマスク
５  サイドウォール
６  ソース・ドレイン領域
７  Ｎｉシリサイド
８  層間膜
１０  レジスト
１１  ＮｉＳｉ２フルシリサイド相
１２  ＮｉＳｉフルシリサイド相
１３  酸化膜
１４  Ｎｉ層
１５  フルシリサイド相
２０  Ａｓ注入シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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