(57)【要約】【課題】ベースコート層が除去されて露出したガラス基板２２の表面に対し、ドライバ部５０を確実に貼り合わせる。【解決手段】半導体装置の製造方法は、ガラス基板２２からＴＥＯＳ層３２をエッチングして、ＳｉＮ層３１を部分的に露出させる第１エッチング工程と、第１エッチング工程とは別個独立に行われ、露出したＳｉＮ層３１をウェットエッチングして、ガラス基板２２を部分的に露出させる第２エッチング工程と、露出したガラス基板２２に対し、ドライバ部５０を貼り合わせる貼り合わせ工程とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のベースコート層及び第２のベースコート層が順に積層されたガラス基板に対し、半導体素子を有する半導体デバイス部を貼り合わせることによって、半導体装置を製造する方法であって、
上記ガラス基板から上記第２のベースコート層をエッチングして、上記第１のベースコート層を部分的に露出させる第１エッチング工程と、
上記第１エッチング工程とは別個独立に行われ、露出した上記第１のベースコート層をウェットエッチングして、上記ガラス基板を部分的に露出させる第２エッチング工程と、
露出した上記ガラス基板に対し、上記半導体デバイス部を貼り合わせる貼り合わせ工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
上記第１のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第２のベースコート層よりも遅い
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１において、
上記第２エッチング工程では、第１ベースコート層が、フッ素を含まないエッチング溶液によってエッチングされる
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１において、
上記第１のベースコート層は、ＳｉＮ層である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１において、
上記第１のベースコート層は、ＳｉＮＯ層である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１において、
上記第２のベースコート層は、ＴＥＯＳ層である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１において、
上記半導体デバイス部の半導体素子は、半導体層を有し、
上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている
ことを特徴とする半導体装置の製造方法。
【請求項８】
第１のベースコート層及び第２のベースコート層が順に積層されたガラス基板と、
上記ガラス基板における上記第１のベースコート層及び第２のベースコート層が部分的に除去された領域に対し、直接に貼り合わされた半導体デバイス部とを備え、
上記第１のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第２のベースコート層よりも遅い
ことを特徴とする半導体装置。
【請求項９】
アクティブマトリクス基板と、該アクティブマトリクス基板に対向して設けられた対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えた液晶表示装置であって、
上記アクティブマトリクス基板は、第１のベースコート層及び第２のベースコート層が順に積層されたガラス基板と、上記ガラス基板における上記第１のベースコート層及び第２のベースコート層が部分的に除去された領域に対し、直接に貼り合わされた半導体デバイス部とを備え、
上記第１のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第２のベースコート層よりも遅い
ことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法並びに液晶表示装置に関するものである。
【背景技術】
【０００２】
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるＳＯＩ（Silicon On Insulator）基板が知られている。ＳＯＩ基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ2）により形成されている。
【０００３】
上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去することにより、ＳＯＩ基板を作製する方法が知られている（例えば、非特許文献１参照）。
【０００４】
ここで、上記貼り合わせによるＳＯＩ基板の作製方法について、図１１〜図１４を参照して説明する。なお、ＳＯＩ層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法など種々あるが、ここでは、水素注入による方法について示す。まず、図１１に示すように、第１の基板であるシリコン基板２０１の表面を酸化処理することにより、絶縁層である酸化シリコン（ＳｉＯ2）層２０２を形成する。次に、図１２に示すように、酸化シリコン（ＳｉＯ2）層２０２を介してシリコン基板２０１中に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板２０１の所定の深さ位置に剥離層である水素注入層２０４を形成する。続いて、ＲＣＡ洗浄等の基板表面洗浄処理を行った後、図１３に示すように、上記酸化シリコン層２０２の表面に第２の基板である例えばシリコン基板２０３を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図１４に示すように、シリコン基板２０１の一部を上記水素注入層２０４に沿って分離する。こうして、シリコン基板２０１を薄膜化してシリコン層２０１を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。
【０００５】
以上のようにして、シリコン基板（第２の基板）２０３の表面にＳｉＯ2層（絶縁層）２０２が形成されると共に、ＳｉＯ2層２０２の表面にシリコン層２０１が薄く形成されたＳＯＩ基板が作製される。
【非特許文献１】Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、ＭＯＳトランジスタ等の半導体素子を有する半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に製造できることを見出した。このことにより、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体素子を、液晶表示装置に適用することが可能となる。
【０００７】
ここで、上記半導体素子を含む半導体デバイス部を、ガラス基板に貼り合わせる場合について検討する。図１０に示すように、ガラス基板１０１の表面には、一般に、第１のベースコート層であるＳｉＯＮ膜１１１と、第２のベースコート層であるＴＥＯＳ層１１２とが順に積層されている。ＴＥＯＳ層１１２の上にはＴＦＴ（薄膜トランジスタ）１０２が形成されている。ＴＦＴ１０２は、活性領域である半導体層１０３と、半導体層を覆うゲート絶縁膜１０４と、ゲート絶縁膜１０４の上に設けられたゲート電極１０５と、ゲート電極１０５を覆う絶縁膜１０６とを有している。
【０００８】
そこで、例えば上記ＴＦＴ１０２を駆動するドライバとして適用される半導体デバイス部１２０を、上記絶縁膜１０６の表面に貼り付けることを考えた。ところが、半導体デバイス部１２０を確実に貼り付けるためには、貼付先の表面に高い平坦性が必要となるところ、上記絶縁膜１０６の平坦性はその膜質に大きく影響を受けるため、確実な貼り合わせを行うことが難しい。また、半導体デバイス部１２０の上端とＴＦＴ１０２の上部との段差が比較的大きいと、これら半導体デバイス部１２０とＴＦＴ１０２とを接続する配線が断線しやすくなるという問題もある。
【０００９】
これに対して、ガラス基板１０１を部分的に露出させ、その露出した部分に半導体デバイス部１２０を貼り付けることを考えた。ところが、ＨＦ系の溶液によりウェットエッチングを行い、ガラス基板１０１上の絶縁膜１０６、ゲート絶縁膜１０４、ＴＥＯＳ層１１２及びＳｉＯＮ膜１１１を一括して除去すると、これらの膜と共にガラス基板１０１の表面がエッチングされて凹凸状に形成されてしまうため、半導体デバイス部１２０を確実に貼り合わせることが難しくなった。また、ドライエッチングにより、上記各膜を除去すると、ガラス基板１０１の表面がさらに顕著に凹凸状に形成されてしまう結果、半導体デバイス部１２０を貼り合わせること自体が難しくなることがわかった。
【００１０】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、ベースコート層が除去されて露出したガラス基板の表面に対し、半導体デバイス部を確実に貼り合わせると共に、ガラス基板上の段差を低減しようとすることにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、この発明では、第１のベースコート層及び第２のベースコート層が順に積層されたガラス基板に対し、第２のベースコート層をエッチングして除去する工程と、その後に行う第１のベースコート層をウェットエッチングして除去する工程とを、別個独立に行うようにした。
【００１２】
具体的に、本発明に係る半導体装置の製造方法は、第１のベースコート層及び第２のベースコート層が順に積層されたガラス基板に対し、半導体素子を有する半導体デバイス部を貼り合わせることによって、半導体装置を製造する方法であって、上記ガラス基板から上記第２のベースコート層をエッチングして、上記第１のベースコート層を部分的に露出させる第１エッチング工程と、上記第１エッチング工程とは別個独立に行われ、露出した上記第１のベースコート層をウェットエッチングして、上記ガラス基板を部分的に露出させる第２エッチング工程と、露出した上記ガラス基板に対し、上記半導体デバイス部を貼り合わせる貼り合わせ工程とを備える。
【００１３】
上記第１のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第２のベースコート層よりも遅いことが好ましい。
【００１４】
上記第２エッチング工程では、第１ベースコート層が、フッ素を含まない他のエッチング溶液によってエッチングされることが望ましい。
【００１５】
上記第１のベースコート層は、ＳｉＮ層であってもよい。また、上記第１のベースコート層は、ＳｉＮＯ層であてもよい。
【００１６】
上記第２のベースコート層は、ＴＥＯＳ層であることが好ましい。
【００１７】
上記半導体デバイス部の半導体素子は、半導体層を有し、上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されていてもよい。
【００１８】
また、本発明に係る半導体装置は、第１のベースコート層及び第２のベースコート層が順に積層されたガラス基板と、上記ガラス基板における上記第１のベースコート層及び第２のベースコート層が部分的に除去された領域に対し、直接に貼り合わされた半導体デバイス部とを備え、上記第１のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第２のベースコート層よりも遅い。
【００１９】
また、本発明に係る液晶表示装置は、アクティブマトリクス基板と、該アクティブマトリクス基板に対向して設けられた対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えた液晶表示装置であって、上記アクティブマトリクス基板は、第１のベースコート層及び第２のベースコート層が順に積層されたガラス基板と、上記ガラス領域における上記第１のベースコート層及び第２のベースコート層が部分的に除去された領域に対し、直接に貼り合わされた半導体デバイス部とを備え、上記第１のベースコート層は、フッ素を含むエッチング溶液に対するエッチング速度が、上記第２のベースコート層よりも遅い。
【００２０】
−作用−
次に、本発明の作用について説明する。
【００２１】
半導体装置はガラス基板を有し、そのガラス基板には、第１のベースコート層が積層されている。さらに、第１のベースコート層には、第２のベースコート層が積層されている。第１エッチング工程では、ガラス基板から第２のベースコート層をエッチングして、第１のベースコート層を部分的に露出させる。次に、第２エッチング工程を第１エッチング工程とは別個独立に行う。第２エッチング工程では、露出した第１のベースコート層をウェットエッチングして、ガラス基板を部分的に露出させる。そうして、貼り合わせ工程において、露出したガラス基板に対して、半導体デバイス部を貼り合わせる。以上の各工程により、ガラス基板の表面に半導体デバイス部が直接に貼り合わされた半導体装置を製造する。
【００２２】
第１のベースコート層は、フッ素を含むエッチング溶液によるエッチング速度が第２のベースコート層よりも遅くなっている。すなわち、上記エッチング溶液によるベースコート層のエッチング速度は、第１のベースコート層が除去された時点で変化して遅くなる。好ましくは、第２のベースコート層として、上記フッ素を含むエッチング溶液によりほとんどエッチングされないような材質を適用する。例えば、第１のベースコート層をＳｉＮ層やＳｉＮＯ層とし、第２のベースコート層をＴＥＯＳ層により構成することが好ましい。そうすると、第１エッチング工程の終了を容易に判断できるため、次の第２エッチング工程に切り替えて、第１のベースコート層のエッチングを開始することが可能となる。
【００２３】
第２エッチング工程では、上記エッチング溶液を、フッ素を含まない他のエッチング溶液に変更して、第１のベースコート層をエッチング除去する。ガラス基板は、フッ素を含まない他のエッチング溶液によりエッチングされないので、凹凸状に形成されることが無く、高い平面性が維持される。
【発明の効果】
【００２４】
本発明によれば、仮に、第１エッチング工程に用いられるエッチング溶液がガラス基板を容易にエッチングする性質を有しているとしても、第１エッチング工程と、その後に行う第２エッチング工程とを別個独立に行うようにしたので、第２エッチング工程で露出したガラス基板の表面を、高い平坦性に維持することができる。その結果、貼り合わせ工程において、半導体デバイス部をガラス基板の表面に対して確実に貼り合わせることが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００２６】
《発明の実施形態１》
図１〜図９は、本発明の実施形態１を示している。図９は、液晶表示装置Ｓの要部を概略的に示す断面図である。図１は、アクティブマトリクス基板４２の要部を拡大して示す断面図である。また、図１〜図８は、半導体装置であるアクティブマトリクス基板４２、及びデバイス部であるドライバ部５０の製造方法を説明する断面図である。
【００２７】
液晶表示装置Ｓは、図９に示すように、アクティブマトリクス基板４２と、このアクティブマトリクス基板４２に対向して設けられた対向基板４３と、これらの基板４２，４３の間に形成された液晶層４４とを備えている。
【００２８】
上記アクティブマトリクス基板４２には、複数の画素（図示省略）が設けられ、図１に示すような複数のＴＦＴ（薄膜トランジスタ）２０が各画素毎に形成されている。また、アクティブマトリクス基板４２は、液晶層４４側の表面に配向膜４５が設けられると共に、液晶層４４とは反対側の表面に偏光板４６が積層されている。また、アクティブマトリクス基板４２には、各ＴＦＴ３０を駆動制御するためのドライバ部５０が実装されている。
【００２９】
上記対向基板４３には、図示を省略するが、カラーフィルタやＩＴＯからなる共通電極等が形成されている。また、対向基板４３は、液晶層４４側の表面に配向膜４７が設けられると共に、液晶層４４とは反対側の表面に偏光板４８が積層されている。また、上記液晶層４４は、アクティブマトリクス基板４２と対向基板４３との間に介在されたシール部材４９によって封止されている。こうして、液晶表示装置Ｓは、ＴＦＴ３０により液晶層４４における液晶分子の配向状態を制御して、所望の表示を行うようになっている。
【００３０】
上記ＴＦＴ３０は、透明基板であるガラス基板２２の表面に順に積層された第１のベースコート層３１及び第２のベースコート層３２を介して設けられている。第１のベースコート層３１は、フッ素を含むエッチング溶液に対するエッチング速度が、第２のベースコート層３２よりも遅くなっている。そのエッチング速度の差は大きいほど好ましい。さらに、第２のベースコート層３２は、第１のベースコート層をエッチングするエッチング溶液によってエッチングされないことが好ましい。第１のベースコート層３１は、例えばＳｉＮ層により構成されてガラス基板２２の表面に積層されている。一方、第２のベースコート層３２は、例えばＴＥＯＳ層により構成されて上記第１のベースコート層３１の表面に積層されている。
【００３１】
尚、第１のベースコート層３１は、ＳｉＮ層の他に、例えばＳｉＮＯ層により構成することも可能である。ＳｉＮＯ層は、ＳｉＮ層に近似した特性を有し、フッ素を含むエッチング溶液に対するエッチング速度がＴＥＯＳ層（第２のベースコート層３２）よりも遅いためである。また、本発明における第１のベースコート層３１は、これらに限らず、エッチング溶液によるエッチング速度が、第２のベースコート層３２よりも遅い他の絶縁膜により構成することが可能である。
【００３２】
そして、ＴＦＴ３０は、活性領域を含む半導体層３３と、半導体層３３を覆うゲート絶縁膜３４と、ゲート絶縁膜３４の上に設けられたゲート電極３５と、ゲート電極３５を覆う保護膜３６とを有している。半導体層３３は、ソース領域３３ｓと、ドレイン領域３３ｄと、これらソース領域３３ｓ及びドレイン領域３３ｄとの間に形成されたチャネル領域３３ｃとにより構成されている。
【００３３】
上記ドライバ部５０は、図１に示ように、ガラス基板２２の表面に形成され、半導体素子であるＭＯＳトランジスタ５１を有している。ガラス基板２２には、第１の平坦化膜である絶縁膜２１と、第２の平坦化膜である層間絶縁膜１８と、層間絶縁膜１５と、絶縁膜１４とがこの順に積層されている。絶縁膜２１は、ガラス基板２２の表面に接合されている。
【００３４】
絶縁膜１４の表面は、ガラス基板２２側へ窪んでおり、ゲート酸化膜７とＬＯＣＯＳ酸化膜６とが形成されている。ゲート酸化膜７と上記絶縁膜１４との間には、ゲート電極８とサイドウォール１１とが形成されている。サイドウォール１１はゲート電極８の左右両側面にそれぞれ形成されている。
【００３５】
一方、上記絶縁膜２１には、層間絶縁膜１８との界面においてソース電極２０ｓ及びドレイン電極２０ｄが形成されている。また、上記層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４及びゲート酸化膜７には、これらの各膜１８，１５，１４，７を貫通するコンタクトホール１９ｓ，１９ｄが形成され、導電性材料が充填されている。コンタクトホール１９ｓ内の導電性材料はソース電極２０ｓと一体に形成される一方、コンタクトホール１９ｄ内の導電性材料はドレイン電極２０ｄと一体に形成されている。
【００３６】
上記ゲート酸化膜７の表面には、単結晶シリコン層である半導体層１が形成されている。半導体層１は、ＬＯＣＯＳ酸化膜６によって隣り合う他の半導体層（図示省略）との間が分離された状態で、絶縁膜である保護膜３６により被覆されている。また、保護膜３６は、ドライバ部５０の側面をも被覆している。こうして、保護膜３６は、ドライバ部５０及びＴＦＴ３０の双方を覆うようになっている。
【００３７】
半導体層１は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている。半導体層１は、保護膜３６側において分離されている。剥離用物質には、水素及び不活性ガス元素の少なくとも一方を適用することができる。
【００３８】
半導体層１には活性領域４０が形成され、この活性領域４０は、チャネル領域４１と、その左右両側に形成された低濃度不純物領域１０ｓ，１０ｄと、さらにその左右両側に形成された高濃度不純物領域１３ｓ，１３ｄとにより構成されている。上記低濃度不純物領域１０ｓ，１０ｄ及び高濃度不純物領域１３ｓ，１３ｄには、例えばリン等のＮ型不純物が注入されている。低濃度不純物領域１０ｓ，１０ｄは、いわゆるＬＤＤ領域を構成している。また、高濃度不純物領域１３ｓはソース領域を構成する一方、高濃度不純物領域１３ｄはドレイン領域を構成している。
【００３９】
チャネル領域４１は、ゲート酸化膜７を介して上記ゲート電極８に対向するように形成されている。また、低濃度不純物領域１０ｓ，１０ｄは、ゲート酸化膜７を介して上記サイドウォール１１に対向して形成されている。そして、高濃度不純物領域１３ｓにはコンタクトホール１９ｓを介して上記ソース電極２０ｓが接続される一方、高濃度不純物領域１３ｄにはコンタクトホール１９ｄを介して上記ドレイン電極２０ｄが接続されている。
【００４０】
そして、上記ドライバ部５０とＴＦＴ３０とは、配線部３７を介して接続されている。すなわち、上記ドライバ部５０には、ソース電極２０ｓの上方で、層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、ＬＯＣＯＳ酸化膜６及び保護膜３６を貫通するコンタクトホール３８が形成されている。一方、上記ＴＦＴ３０には、ソース領域３３ｓの上方で、ゲート絶縁膜３４及び保護膜３６を貫通するコンタクトホール３９が形成されている。これら各コンタクトホール３８，３９の内部には導電性材料が充填され、保護膜３６の表面には、配線部３７が上記各導電性材料に繋ぐようにパターン形成されている。
【００４１】
−製造方法−
次に、ドライバ部５０及びアクティブマトリクス基板４２の製造方法について説明する。
【００４２】
まず、図２に示すように、ガラス基板２２にベースコート層であるＳｉＮ層３１及びＴＥＯＳ層３２をこの順に積層する。次に、上記ＴＥＯＳ層３２の上にＴＦＴ３０を形成する。まず、ＴＥＯＳ層３２の表面に半導体層３３をフォトリソグラフィによりパターン形成する。続いて、上記ＴＥＯＳ層３２の上に上記半導体層３３を覆うように、ゲート絶縁膜３４を積層する。その後、半導体層３３の一部に重なるように、ゲート電極３５をフォトリソグラフィによりパターン形成する。このゲート電極３５をマスクとして、半導体層３３に不純物元素をイオン注入した後に、保護膜３６でゲート電極３５を覆う。こうして、ガラス基板２２上にＴＦＴ３０を形成する。
【００４３】
次に、ガラス基板２２におけるドライバ部５０を貼り付ける領域を露出させるために、第１エッチング工程及び第２エッチング工程を行う。
【００４４】
第１エッチング工程では、ガラス基板２２からＴＥＯＳ層３２を含む層をエッチングして、上記ＳｉＮ層３１を部分的に露出させる。このエッチングには、例えばＨＦ等のフッ素を含むエッチング溶液を用いる。そして、図３に示すように、所定領域において、ＴＥＯＳ層３２、ゲート絶縁膜３４、及び保護膜３６をエッチングにより除去する。尚、この第１エッチング工程では、ドライエッチングによって、上記ＴＥＯＳ層３２、ゲート絶縁膜３４、及び保護膜３６をエッチングにより除去するようにしてもよい。
【００４５】
次に、第２エッチング工程では、露出した上記ＳｉＮ層３１をウェットエッチングして、ガラス基板２２を部分的に露出させる。このエッチングには、例えばリン酸等のフッ素を含まない他のエッチング溶液を用いる。その後、露出したガラス基板２２に対し、ドライバ部５０を貼り合わせる貼り合わせ工程を行うことにより、アクティブマトリクス基板４２を製造する。
【００４６】
ここで、上記ドライバ部５０の製造方法について説明する。ドライバ部５０の製造方法には、酸化膜形成工程と、ゲート電極形成工程と、活性領域形成工程と、剥離層形成工程と、平坦化膜形成工程と、貼り合わせ工程と、分離工程と、保護膜形成工程とが含まれる。
【００４７】
酸化膜形成工程では、シリコン基板である半導体基板１（一部が分離される前の上記半導体層１に相当する）にＰウェル領域４を形成すると共に、ＬＯＣＯＳ酸化膜６及びゲート酸化膜７を形成する。
【００４８】
すなわち、図４に示すように、半導体基板１に熱酸化膜２を形成し、Ｐ型不純物元素（例えばホウ素）を半導体基板１の内部にイオン注入する。続いて、上記半導体基板１に熱処理を行い、イオン注入されたＰ型不純物元素を拡散すると共に活性化させることによって、Ｐウェル領域４を形成する。
【００４９】
次に、熱酸化膜２の表面に窒化珪素膜５をパターン形成した後に、熱酸化膜２及び半導体基板１に対してＬＯＣＯＳ酸化を行い、窒化珪素膜５の左右両側にＬＯＣＯＳ酸化膜６を形成する。次に、図５に示すように、窒化珪素膜５及び熱酸化膜２を一旦除去した後に、熱酸化膜２が形成されていた領域にゲート酸化膜７を形成する。
【００５０】
次に行うゲート電極形成工程では、ゲート酸化膜７の表面に積層した導電性材料をフォトリソグラフィ法等によりパターニングして、ゲート電極８を半導体基板１に形成する（図６参照）。
【００５１】
次に、活性領域形成工程では、図６に示すように、上記半導体基板１のＰウェル領域４に活性領域４０を形成する。まず、ゲート電極８をマスクとして、リン等のＮ型不純物元素をイオン注入し、Ｎ型低濃度不純物領域１０ｓ，１０ｄを形成する。続いて、ゲート酸化膜７の表面にＣＶＤ等によりＳｉＯ2膜を形成した後に、異方性ドライエッチングを行うことにより、ゲート電極８の両側壁にサイドウォール１１を形成する。
【００５２】
続いて、ゲート電極８及びサイドウォール１１をマスクとして、リン等のＮ型不純物元素をイオン注入することにより、Ｎ型高濃度不純物領域１３ｓ，１３ｄを形成する。その結果、低濃度不純物領域１０ｓ，１０ｄは、ゲート酸化膜７を介してサイドウォール１１に対向する領域に形成されることとなる。その後、ＳｉＯ2等の絶縁膜１４を形成した後に、上記低濃度不純物領域１０ｓ，１０ｄ及び高濃度不純物領域１３ｓ，１３ｄに対して熱処理を行い、イオン注入した不純物元素の活性化を行う。
【００５３】
次に、剥離層形成工程では、図６に示すように、絶縁膜１４の表面に層間絶縁膜１５を積層した後に、上記半導体基板１のＰウェル領域に対し、上記層間絶縁膜１５を介して水素や、Ｈｅ及びＮｅ等の不活性ガス元素からなる剥離用物質をイオン注入する。こうして、図７に示すように、半導体基板１に対し、剥離用物質が含まれる剥離層１７を形成する。
【００５４】
次に、平坦化膜形成工程では、図７に示すように、半導体基板１及び層間絶縁膜１５を覆うようにＳｉＯ2膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化することによって、層間絶縁膜１８を形成する。
【００５５】
続いて、ソース電極２０ｓ及びドレイン電極２０ｄを形成する。まず、図８に示すように、上記層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、及びゲート酸化膜７を貫通するコンタクトホール１９ｓ，１９ｄを形成する。コンタクトホール１９ｓは、上記高濃度不純物領域（ソース領域）１３ｓの上方に形成する一方、コンタクトホール１９ｄは、上記高濃度不純物領域（ドレイン領域）１３ｄの上方に形成する。そして、導電性材料を上記コンタクトホール１９ｓ，１９ｄの内部と層間絶縁膜１８の表面とに設けた後にパターニングする。そのことにより、コンタクトホール１９ｓの上方位置にソース電極２０ｓを形成する一方、コンタクトホール１９ｄの上方位置にドレイン電極２０ｄを形成する。続いて、絶縁膜２１を形成した後に、ＣＭＰ等によりその表面を平坦化する。
【００５６】
次に、貼り合わせ工程において、図１に示すように、絶縁膜２１の表面を洗浄した後に、その平坦化された表面を、上記第２エッチング工程で露出されたガラス基板２２の表面に貼り合わせる。
【００５７】
次に行う分離工程では、４００〜６００℃程度の温度で熱処理を行う。このことにより、図１に示すように、Ｐウェル領域４を含む半導体基板１の一部を剥離層１７に沿って分離して、ドライバ部５０のＭＯＳトランジスタ５１をガラス基板２２の上に移す。尚、本実施形態では、分離工程において一部が分離された半導体基板１を、半導体層１と称する。
【００５８】
次に、保護膜形成工程では、剥離層１７をエッチング等により取り除いた後、チャネル領域４１を薄膜化すると共に、ＬＯＣＯＳ酸化膜６を露出させて素子分離を行うために、半導体層１をさらにエッチングする。その後、露出した半導体層１の表面とドライバ部５０の側面とを保護し、電気絶縁性を確保するために、保護膜２３を形成する。
【００５９】
その後、ドライバ部５０には、ソース電極２０ｓの上方で、層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、ＬＯＣＯＳ酸化膜６及び保護膜２３を貫通するコンタクトホール３８を形成する。一方、ＴＦＴ３０には、ソース領域３３ｓの上方で、ゲート絶縁膜３４及び保護膜３６を貫通するコンタクトホール３９を形成する。続いて、各コンタクトホール３８，３９の内部に導電性材料を充填すると共に、保護膜２３，３６の表面には配線部３７を上記各導電性材料に繋ぐようにパターン形成する。以上の工程を行って、ガラス基板２２上にドライバ部５０を形成して、アクティブマトリクス基板４２を製造する。
【００６０】
−実施形態１の効果−
第２のベースコート層であるＴＥＯＳ層３２は、第１エッチング工程においてフッ素を含むＨＦ等のエッチング溶液により好適にエッチングされる。一方、第１のベースコート層３１であるＳｉＮ層３１は、上記ＨＦ等のエッチング溶液によりほとんどエッチングされない。したがって、第１エッチング工程の終了を容易に判断できるため、次の第２エッチング工程に切り替えて、ＳｉＮ層３１のエッチングを別個独立に開始することが可能となる。
【００６１】
第２エッチング工程では、上記エッチング溶液を、リン酸等のフッ素を含まない他のエッチング溶液に変更して、ＳｉＮ層３１をエッチング除去する。ガラス基板は、上記リン酸等のエッチング溶液によりエッチングされないので、その表面が凹凸状に形成されることが無く、当初の高い平面性を維持することができる。その結果、単結晶シリコンからなる半導体層１を薄型化して、ＭＯＳトランジスタ５１の性能を向上させたドライバ部５０を、ベースコート層が除去されて露出したガラス基板２２の表面に対し、確実に貼り合わせることができる。
【００６２】
さらに、ドライバ部５０の上面とＴＦＴ２０の表面との段差を、ＳｉＮ層３１、ＴＥＯＳ層３２、ゲート絶縁膜３４及び保護膜３６の各厚みの分だけ小さくすることができるため、その段差における配線部３７の断線を抑制することが可能となる。
【００６３】
ところで、ＴＦＴ３０を駆動するドライバをガラス基板２２とは別個に外付けすると、アクティブマトリクス基板４２における額縁領域が大きくなるため、液晶表示装置の外形が大きくなってしまうという問題点がある。これに対して、本実施形態では、ドライバ部５０をガラス基板２２の上に実装できるため、上記問題点を解消して、液晶表示装置の小型化を図ることが可能となる。
【００６４】
《その他の実施形態》
上記実施形態では、ガラス基板２２に貼り合わせる半導体デバイス部をドライバ部５０として説明したが、本発明はこれに限らず、貼り合わせ面が平坦である他のデバイスを適用することが可能である。
【産業上の利用可能性】
【００６５】
以上説明したように、本発明は、半導体装置及びその製造方法並びに液晶表示装置について有用であり、特に、ベースコート層が除去されて露出したガラス基板の表面に対し、半導体デバイス部を確実に貼り合わせる場合に適している。
【図面の簡単な説明】
【００６６】
【図１】実施形態１のアクティブマトリクス基板の要部を示す断面図である。
【図２】ＴＦＴが形成されたガラス基板を示す断面図である。
【図３】第２のベースコート層がエッチングされた状態を示すガラス基板を示す断面図である。
【図４】酸化膜形成工程において形成された窒化珪素膜を示す断面図である。
【図５】酸化膜形成工程において形成されたゲート酸化膜を示す断面図である。
【図６】剥離層形成工程において形成された層間絶縁膜を示す断面図である。
【図７】剥離層形成工程において形成された剥離層を示す断面図である。
【図８】平坦化膜形成工程において形成された平坦化膜及び電極を示す断面図である。
【図９】液晶表示装置の要部を模式的に示す断面図である。
【図１０】ベースコート層が除去されていないガラス基板に貼り合わされた半導体デバイス部を示す断面図である。
【図１１】従来のＳＯＩ基板の作製工程において、酸化シリコン層を形成した状態を示す図である。
【図１２】従来のＳＯＩ基板の作製工程において、水素注入層を形成した状態を示す図である。
【図１３】従来のＳＯＩ基板の作製工程において、ガラス基板に貼り付けた状態を示す図である。
【図１４】従来のＳＯＩ基板の作製工程において、シリコン層の一部を分離した状態を示す図である。
【符号の説明】
【００６７】
Ｓ      液晶表示装置
１      半導体層、半導体基板
１７      剥離層
２２      ガラス基板
３１      ＳｉＮ層（第１のベースコート層）
３２      ＴＥＯＳ層（第２のベースコート層）
４２      アクティブマトリクス基板（半導体装置）
４３      対向基板
４４      液晶層
５０      ドライバ部（半導体デバイス部）
５１      ＭＯＳトランジスタ（半導体素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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