(57)【要約】【課題】  ノイズを低減し、良好な感度が得られる固体撮像素子及びその製造方法を提供する。【解決手段】規則的に配列された複数の画素の各画素１は、半導体基板２表面に形成された入射光を電荷に変換する光電変換領域１２及び拡散領域１１と、電荷を拡散領域１１に転送する転送手段７と、拡散領域１１に転送された電荷の電荷量に応じた光信号を出力する増幅型素子２１と、半導体基板２上に形成された層間絶縁物膜１６、１７、１８内に形成された光信号を出力するための出力配線１４と、層間絶縁膜１６、１７、１８内にあって、かつ半導体基板２表面に沿って形成された出力配線１４よりも厚さの薄い金属薄膜１７と、を有し、金属薄膜１７は、少なくとも光電変換領域１２上に開口部を有し、かつ拡散領域１１の一部を覆っている。【選択図】      図１
2008130975.tif 000002
【特許請求の範囲】
【請求項１】
規則的に配列された複数の画素の各画素は、
半導体基板表面に形成された入射光を電荷に変換する光電変換領域及び拡散領域と、
前記半導体基板上に形成された層間絶縁物膜と、
前記電荷を前記拡散領域に転送する転送手段と、
前記拡散領域に転送された前記電荷の電荷量に応じた光信号を出力する増幅型素子と、
前記層間絶縁物膜内に形成された前記光信号を出力するための出力配線と、
前記層間絶縁膜内にあって、かつ前記半導体基板表面に沿って形成された前記出力配線よりも厚さの薄い金属薄膜とを有する固体撮像装置において、
前記金属薄膜は、少なくとも前記光電変換領域上に開口部を有し、かつ前記拡散領域の一部を覆っていることを特徴とする固体撮像素子。
【請求項２】
前記金属薄膜は、前記出力配線に接触していないことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記増幅型素子は、リング状ゲート電極を有し、前記拡散領域はリング状ゲート電極の中央開口部のソース拡散領域の近傍にあることを特徴とする請求項１又は２記載の固体撮像素子。
【請求項４】
前記層間絶縁膜は、前記金属薄膜を挟んだ一方と他方で屈折率が異なることを特徴とする請求項１記載の固体撮像素子。
【請求項５】
前記金属薄膜層に固定電位が供給された際に、前記金属薄膜と対向した前記半導体基板あるいは前記配線との間で容量を形成することを特徴とする請求項１〜４のいずれかに記載の固体撮像素子。
【請求項６】
入射光を電荷に変換する光電変換領域と、拡散領域と、前記光電変換領域で発生した電荷を前記拡散領域に転送する転送手段および前記電荷の量に応じて光信号を出力する増幅型素子のゲート電極と、前記ゲート電極をマスクにして注入されたソース・ドレイン拡散層を有する半導体基板上に第１の層間絶縁膜を形成する第１工程と、
第１の層間絶縁膜上に金属薄膜を形成する第２工程と、
前記金属薄膜の所定の領域を除去する第３工程と、
前記金属薄膜及び前記所定の領域から露出した前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する第４工程と、
前記所定の領域から前記第1の層間絶縁膜と前記第２の層間絶縁膜を貫通するようにコンタクトホールを形成する第５工程と、
前記コンタクトホールを埋めるように金属配線を形成する第６工程と、を有することを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズを低減した固体撮像素子及びその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ型の固体撮像素子は、通常のＣＭＯＳ技術以外の特殊な製造技術を必要としないため、ＣＭＯＳ周辺回路を受光部分と同一チップに集積し易く、安価に製造できる。また、消費電力及び動作電圧が小さいことから、複雑な信号処理回路を搭載したワンチップカメラの実現に向けて大いに期待されている。このＣＭＯＳ型の固体撮像素子は、特許文献１に記載されている。
【０００３】
特許文献１に記載されている従来の固体撮像素子について図２０を用いて説明する。
図２０は、従来の固体撮像素子を示す断面図である。
【０００４】
図２０に示すように、従来の固体撮像素子１００は、ｐ型基板１０１上にｎ型ウェル１０２が形成され、このｎ型ウェル１０２は、マトリクス状に形成された複数の素子分離拡散層１０３により分離されている。
この複数の素子分離拡散層１０３で囲まれた領域が１単位画素を構成する。
この１単位画素は以下の構成を有している。
ｎ型ウェル１０２中には、埋め込みｐ型ウェル１０４が形成され、この埋め込みｐ型ウェル１０４上には、絶縁層１０５が形成されている。この絶縁層１０５中には、リング状ゲート電極１０６が形成されている。埋め込みｐ型ウェル１０４表面には、ｎ+ドレイン拡散層１０７がリング状ゲート電極１０６の外周部を取り囲むように形成されていると共に、リング状ゲート電極１０６の中心部にｎ+型ソース拡散層１０８が形成されている。
【０００５】
ｎ+ソース領域１０８の周辺近傍にｐ型不純物濃度を高めた高濃度埋め込み層であるｐ+領域（キャリアポケット）１０９が形成されている。
ドレイン拡散領域１０７は、ドレイン電圧供給線１１０に接続され、リング状ゲート電極１０６は、垂直走査信号供給線１１１に接続され、ソース拡散領域１０８は、垂直出力線１１２に接続されている。
【０００６】
フォトダイオード１１３は、埋め込みｐ型ウェル１０４とｎ+ドレイン拡散層１０７とで構成されている。ＭＯＳトランジスタ１１４は、ドレイン領域となる埋め込みｐ型ウェル１０４と、リング状ゲート電極１０６と、ソース拡散領域１０８と、キャリアポケット１０９とで構成されている。
フォトダイオード１１３に対応した絶縁層１０５上には、ｐ型ウェル１０４に光を入射させるための受光窓１１５Ａを有した遮光膜１１５が形成されている。ＭＯＳトランジスタ１１４のソース拡散領域１０８は、図示しない定電流電源と接続され、ソースフォロア回路を形成している。
【０００７】
この固体撮像素子１００の動作は以下のように行う。
まずは、リング状ゲート電極１０６及びｎ+ソース領域１０８に高い電圧を印加して予め蓄積されている電荷をキャリアポケット１０９から排出させる。
次に、ドレイン電圧供給線１１０を介して全ての画素内のｎ+ドレイン拡散領域１０７に２〜３Ｖの電圧を印加すると共に、垂直走査信号供給線１１１を介して、列毎にリング状ゲート電極１０６にＭＯＳトランジスタ１１４がカットオフ状態を維持する低い電圧を印加する。
【０００８】
このとき、ｐ型ウェル領域１０４は、空乏化し、ｎ+ドレイン拡散領域１０７からソース拡散領域１０８に向う電界が生じる。
次に、光を受光窓１１５Ａから入射させて、電子−ホール対を生成し、上記した電界によりホールをリング状ゲート電極１０６の下のチャネル領域に移動させ、かつキャリアポケット１０９に蓄積させる。これにより、チャネル領域から基板１０１側に広がる空乏層幅が制限されると共に、ソース拡散領域１０８近傍のポテンシャルが変調され、ＭＯＳトランジスタ１１４の閾値電圧が変動する。
【０００９】
ここで、リング状ゲート電極１０６にＭＯＳトランジスタ１１４が飽和状態で動作する２〜３Ｖのゲート電圧を印加し、ｎ+ドレイン拡散領域１０４にＭＯＳトランジスタ１１４が動作する２〜３Ｖの電圧を印加する。これにより、チャネル領域の一部に低電界の反転領域が形成され、残りの部分に高電界領域が形成される。
更に、前記図示しない定電流源からＭＯＳトランジスタ１１４のソース拡散領域１０８に一定の電流を流す。これにより、ＭＯＳトランジスタ１１４はソースフォロア回路を形成し、ホールによるＭＯＳトランジスタ１１４の閾値電圧の変動に従って、ソース電位が変化し、出力電圧の変化を生じさせ、光照射量に比例した撮像信号を取り出す。
【特許文献１】特開平１１−１９５７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、受光窓１１５Ａから入射する光は、遮光膜１１５で覆われたＭＯＳトランジスタ１１４が形成されている領域にも侵入し、この領域で発生する電子−ホール対に応じて光電変換された信号が、フォトダイオード１１３で受光された光により生じる電子−ホール対に応じて光電変換された信号に重畳されて、ＭＯＳトランジスタ１１４で増幅されるため、ノイズとなり、光に応じた信号が得られず、この固体撮像素子１００の感度やダイナミックレンジを低下させるといった問題を生じていた。
そこで、本発明は、上記問題を解決するべく、ノイズを低減し、良好な感度が得られる固体撮像素子及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明における第１の発明は、規則的に配列された複数の画素の各画素は、半導体基板表面に形成された入射光を電荷に変換する光電変換領域及び拡散領域と、前記半導体基板上に形成された層間絶縁物膜と、前記電荷を前記拡散領域に転送する転送手段と、前記拡散領域に転送された前記電荷の電荷量に応じた光信号を出力する増幅型素子と、前記層間絶縁物膜内に形成された前記光信号を出力するための出力配線と、前記層間絶縁膜内にあって、かつ前記半導体基板表面に沿って形成された前記出力配線よりも厚さの薄い金属薄膜と、を有する固体撮像装置において、前記金属薄膜は、少なくとも前記光電変換領域上に開口部を有し、かつ前記拡散領域の一部を覆っていることを特徴とする固体撮像素子を提供する。
第２の発明は、前記金属薄膜は、前記出力配線に接触していないことを特徴とする請求項１記載の固体撮像素子を提供する。
第３の発明は、前記増幅型素子は、リング状ゲート電極を有し、前記拡散領域はリング状ゲート電極の中央開口部のソース拡散領域の近傍にあることを特徴とする請求項１又は２記載の固体撮像素子を提供する。
第４の発明は、前記層間絶縁膜は、前記金属薄膜を挟んだ一方と他方で屈折率が異なることを特徴とする請求項１記載の固体撮像素子を提供する。
第５の発明は、前記金属薄膜層に固定電位が供給された際に、前記金属薄膜と対向した前記半導体基板あるいは前記配線との間で容量を形成することを特徴とする請求項１〜４のいずれかに記載の固体撮像素子を提供する。
第６の発明は、入射光を電荷に変換する光電変換領域と、拡散領域と、前記光電変換領域で発生した電荷を前記拡散領域に転送する転送手段および前記電荷の量に応じて光信号を出力する増幅型素子のゲート電極と、前記ゲート電極をマスクにして注入されたソース・ドレイン拡散層を有する半導体基板上に第１の層間絶縁膜を形成する第１工程と、第１の層間絶縁膜上に金属薄膜を形成する第２工程と、前記金属薄膜の所定の領域を除去する第３工程と、前記金属薄膜及び前記所定の領域から露出した前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する第４工程と、前記所定の領域から前記第1の層間絶縁膜と前記第２の層間絶縁膜を貫通するようにコンタクトホールを形成する第５工程と、前記コンタクトホールを埋めるように金属配線を形成する第６工程と、を有することを特徴とする固体撮像素子の製造方法を提供する。
【発明の効果】
【００１２】
本発明によれば、金属薄膜は、少なくとも光電変換領域上に開口部を有し、かつ拡散領域の一部を覆っているので、金属薄膜と絶縁物をはさんで対向させた半導体基板あるいはメタル配線との間に静電容量を形成できるため、ドレイン領域の電位が安定し、良好な感度が得られる固体撮像素子を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態の固体撮像素子を示し、（Ａ）は、第２の絶縁層側から見た平面図、（Ｂ）は、（Ａ）のＭＭ断面図である。
図２は、図１の実施の形態の動作を説明するためのポテンシャル概念図（その１）である。図３は、図１の実施の形態の動作を説明するためのポテンシャル概念図（その２）である。図４は、実施の形態の固体撮像素子の金属薄膜に外部固定電源を接続した様子を示す断面図である。
【００１４】
図１に示すように、１画素の固体撮像素子１は、ｐ型シリコン基板２上にｐ型エピタキシャル層３が形成され、このｐ型エピタキシャル層３表面には、ｎ型ウェル４が形成されている。
ｎ型ウェル４上には、ゲート酸化膜５が形成され、このゲート酸化膜５上には、リング状ゲート電極６及び転送ゲート電極７が形成されている。
転送ゲート電極７は、リング状ゲート電極６上に絶縁層８を介して形成されている。
【００１５】
一方、ｎ型ウェル４内には、リング状ゲート電極６及び転送ゲート電極７の外周囲を取り囲むようにｎ+ドレイン領域９が形成され、リング状ゲート電極６の中心開口部には、ｎ+型ソース領域１０が形成され、このｎ+型ソース領域１０に隣接してｐ型ソース近傍領域１１が形成されている。
このｐ型ソース近傍領域１１は、リング状ゲート電極６の外周部までは達しない。
更に、ｎ型ウェル４中のｎ+ドレイン領域９の下方には、ｐ型埋め込み領域１２が形成されている。
【００１６】
リング状ゲート電極６上には、ゲート配線１３が接続され、ｎ+型ソース領域１０には、ソース配線１４が接続され、転送ゲート電極７上には、転送ゲート配線１５が接続されている。ゲート配線１３は、リング状ゲート電極６上に接続された配線部１３Ａとこの配線部１３Ａに一体的に形成された先端部１３Ｂとからなる。ソース配線１４は、ｎ+型ソース領域１０上に接続された配線部１４Ａとこの配線部１４Ａに一体的に形成された先端部１４Ｂとからなる。転送ゲート配線１５は、転送ゲート電極７に接続された配線部１５Ａとこの配線部１５Ａに一体的に形成された先端部１５Ｂとからなる。ゲート配線１３と転送ゲート配線１５は、同じ高さで、かつソース配線１４よりも高く形成されている。
更に、リング状ゲート電極６、転送ゲート電極７及びこれらの電極から露出したゲート酸化物５上には、ゲート酸化物５表面からソース配線１４の配線部１４Ａの上部までの厚さを有する第１層間絶縁膜１６が形成されている。
【００１７】
第１層間絶縁膜１６中には、遮光するための厚さ２０００Åの金属薄膜１７がゲート配線１３、ソース配線１４、転送ゲート配線１５に接触せず、かつｐ型埋め込み領域１２以外の領域を覆うように形成されている。金属薄膜１７の材料としては、ＴｉＮ（窒化チタン）、Ｔｉ、タングステン、窒化タンタル、ＴｉＮとＡｌの複数膜、Ｔａ、これらの金属とその窒化物が用いられる。ゲート酸化膜５と金属薄膜１７との間には、キャパシタが形成されている。
第１層間絶縁膜１６上には、ソース配線１４の配線部１４Ａの上部からゲート配線１３の配線部１３Ａの上部並びに転送ゲート配線１５の配線部１５Ａの上部までの厚さを有する第２層間絶縁膜１８が形成されている。
【００１８】
更に、第２層間絶縁膜１８上には、第３層間絶縁膜１９が形成されている。
ソース配線１４の先端部１４Ｂは、第２層間絶縁膜１８中に形成され、ゲート配線１３の先端部１４Ｂ並びに転送ゲート配線１５の先端部１５Ｂは、第３層間絶縁膜１９中に形成されている。
【００１９】
ここで、フォトダイオード２０、リング状ゲートＭＯＳＦＥＴ（リング状ゲート電界効果トランジスタ）２１及び転送ゲートＭＯＳＦＥＴ（転送ゲート電界効果トランジスタ）２２は、以下のように構成されている。
フォトダイオード２０は、ｎ+型ドレイン領域９とｐ型埋め込み領域１２とから構成されている。
リング状ゲートＭＯＳＦＥＴ２１は、リング状ゲート電極６の直下のｎ型ウェル４をゲートとするゲート領域と、ｎ+型ソース領域１０と、ｐ型ソース近傍領域１１と、ｎ+型ドレイン領域９とから構成されている。
転送ゲートＭＯＳＦＥＴ２２は、転送ゲート電極７の直下のｎ型ウェル４をゲート領域とし、ｐ型埋め込み領域１２をソースとするソース領域と、ｐ型ソース近傍領域１１をドレインとするドレイン領域とから構成されている。
【００２０】
ソース配線１４には、図示しない負荷が接続され、リング状ゲートＭＯＳＦＥＴ２１のソースフォロア回路を形成している。
更に、ｐ型ソース近傍領域１１に対応するｐ型エピタキシャル層３中の領域には、ｐ+領域２３が形成されている。ｐ+領域２３は、ｐ型ソース近傍領域１１に蓄積されたホールをｐ型エピタキシャル層３へ排出しやすくするために、ｐ型の濃度が高くなっている。
なお、フォトダイオード２０のｎ+型ドレイン領域９にも電極配線が接続されているが、ここでは図示していない。
【００２１】
第３層間絶縁膜１９上には、フォトダイオード２０に対応する位置に開口部２４Ａを有する金属或いは有機膜等からなる遮光膜２４が形成されている。
更に、遮光膜２４上には、保護膜２５が形成されている。
第１層間絶縁膜１６における金属薄膜１７を挟んだ下方の絶縁膜を下部層間絶縁膜、上方の絶縁膜を上部層間絶縁膜とするとき、この上下層間絶縁膜の材料として、互いに屈折率が異なる材料を用いると、反射防止膜を形成することができ、フォトダイオード表面からの反射を抑えることができるので、フォトダイオード２０に効率的に光を導入でき感度を上げることができる。
上記のような構成が１画素分の構造であるが、これを周期的にマトリクス状に配列してイメージセンサを構成している。
【００２２】
次に、その動作について図２及び図３を用いて説明する。
図２中、（Ａ）は、１画素の固体撮像素子の断面図を示し、（Ｂ）は、フォトダイオードでの電荷蓄積を示し、（Ｃ）は、ホールの転送を示し、（Ｄ）は、待機時を示す。
（ホールのｐ型ソース近傍領域への蓄積）
フォトダイオード２０のｎ+型ドレイン領域９に正の電圧を印加し、ｐ型埋め込み領域１２が空乏化した状態で、光を遮光膜２４の開口部２４Ａから第１乃至第３層間絶縁膜１６、１８、１９を介してフォトダイオード２０に入射させる。
【００２３】
図２（Ｂ）に示すように、フォトダイオード２０で電子−ホール対を生成すると、ホールは、ｐ型埋め込み領域１２に蓄積される。このとき、転送ゲート電極７の電位は、ｎ+ドレイン領域９の電位Ｖddと同じにして、転送ゲートＭＯＳＦＥＴ２２はオフにしておく。この蓄積は、前フレームの読み出し走査が行われている時に同時に行われている。この時、リング状ゲート電極６の電位は、リング状ゲートＭＯＳＦＥＴ２１が駆動しない低い電位Ｖ0である。
前フレームの読み出しが終了すると、次のフレームの読み出しが始まる。
転送ゲート電極７に転送ゲート配線１５を介して供給される転送信号により、転送ゲート電極７の電位をＶ1にして、転送ゲートＭＯＳＦＥＴ２１をオン状態にする。
【００２４】
図２（Ｃ）に示すように、転送ゲート電極７の電位Ｖ1は、リング状ゲート電極６に供給される電位Ｖ2よりも高くし、転送ゲート電極７下とリング状ゲート電極６の下におけるｎ型ウェル４中にポテンシャルの勾配を形成する。
一方、ｎ+型ソース領域１０にソース配線１４を介して供給されるソース信号により、全画素におけるｎ+型ソース領域１０の電位Ｓ1をリング状ゲート電極６の電位Ｖ2よりも高くして、リング状ゲートＭＯＳＦＥＴ２１をオフして電流が流れないようにする。
この結果、ｐ型埋め込み領域１２に蓄積されたホールｈは、対応する画素のリング状ゲート電極６の下のｎ型ウェル４に一斉に転送される。
【００２５】
更に、ｐ型ソース近傍領域１１が最もポテンシャルが低いので、リング状ゲート電極６の下のｎ型ウェル４に転送されたホールｈは、ｐ型ソース近傍領域１１に達して、そこに蓄積される。
次に、転送ゲート電極７の電位をＶddにし、転送ゲートＭＯＳＦＥＴ２２をオフして、ホールｈをｐ型埋め込み領域１２に蓄積する。この蓄積動作を次の電荷転送時まで続ける。
一方、読み出し操作は、行単位で順番に行われるので、自分の行の順番がくるまでリング状ゲート電極６の電位は、Ｖ0の状態でソース近傍領域１１にホールｈを蓄積したまま待機する。
【００２６】
（読み出し）
次に、図３（Ａ）に示すように、リング状ゲート電極６にゲート配線１３を介して供給される制御信号により、リング状ゲート電極６の電位をＶ0からＶg1に上げる。
Ｖ0、Ｖ2、Ｖｇ1、Ｖddは、それぞれＶ0≦Ｖ2≦Ｖg1≦Ｖddの関係を有する。
ホールｈがある状態でのリング状ゲートＭＯＳＦＥＴ２１のしきい値をＶth1とするとき、リング状ゲートＭＯＳＦＥＴ２１のｎ+型ソース領域１０の電位Ｓ2は、ソースフォロア回路により（Ｖg1−Ｖth1）となる。この電圧Ｓ2を図示しない第１のキャパシタに記憶する。
【００２７】
次に、リング状ゲート電極６にゲート配線１３を介して供給される制御信号により、リング状ゲート電極６の電位をＶ2よりも高いＶ3に上げると共に、ｎ+型ソース領域１０にソース配線１４を介して供給されるソース信号により、ｎ+型ソース領域１０の電位をＳ3にする。
例えば、図３（Ｂ）に示すように、Ｖ3、Ｓ3、Ｖddの関係は、Ｖ3＝Ｓ3＝Ｖddとなるようにする。
この結果、ｐ+ソース近傍領域１１のポテンシャルが上昇し、ｎ型ウェル４のバリアを越えてホールがｐ型エピタキシャル層３に排出される。
【００２８】
次に、図３（Ｃ）に示すように、リング状ゲート電極６にゲート配線１３を介して供給される制御信号により、リング状ゲート電極６の電位をＶ3からＶg1にすると、ホールｈがない状態でのリング状ゲートＭＯＳＦＥＴ２１のしきい値をＶth0とするとき、リング状ゲートＭＯＳＦＥＴ２１のｎ+型ソース領域１０の電位Ｓ0は、（Ｖg1−Ｖth0）となる。
この電圧Ｓ0を図示しない第２のキャパシタに記憶する。
【００２９】
この後、図示しない差動アンプによって、上記した図示しない第１、第２のキャパシタに記憶された電位Ｓ2、Ｓ0の差分（Ｓ2−Ｓ0）＝（Ｖth0−Ｖth1）を求めて、出力する。この差分（Ｖth0−Ｖth1）は、ホール電荷によるしきい値変化分である。このホール電荷によるしきい値変化分が画素の出力信号Ｖoutとして出力される。
【００３０】
次に、リング状ゲート電極６にゲート配線１３を介して供給される制御信号により、リング状ゲート電極６の電位をＶ0にし、全ての行の信号処理が終了するまで待機する。この待機期間では、図３（Ｄ）に示すように、ｐ型埋め込み領域１２にホールが蓄積する。上記した操作を繰り返して各画素から出力信号Ｖoutを読み出す。
【００３１】
以上のように、第１層間絶縁膜１６中にフォトダイオード２０が形成されている以外の領域を覆う金属薄膜１７が形成されているので、リング状ゲートＭＯＳＦＥＴ２１や転送ゲートＭＯＳＦＥＴ２２に光が入射することによるノイズの発生を低減できる。
また、図４に示すように、外部固定電源２６の一方を金属薄膜１７に接続し、他方を接地するとき、金属薄膜１７を一方の電極とし、ｎ+型ドレイン領域９を他方の電極とするキャパシタを形成することもできる。キャパシタからは、電荷がｎ+型ドレイン領域９に補填されるため、このｎ+型ドレイン領域９の電位が安定する。その結果、リング状ゲート電極６、転送ゲート電極７の過渡的な電位の変化に伴うノイズがｎ+型ドレイン領域９に印加された場合でも、固体撮像素子１から出力される出力信号のノイズを低減できる。
【００３２】
次に、本発明の実施の形態における第１変形例について図５を用いて説明する。
図５は、本発明の実施の形態における第１変形例の固体撮像素子を示す断面図である。
第１変形例における固体撮像素子２７は、本発明の実施の形態における金属薄膜１７が第２層間絶縁膜１８中に形成されたものであり、それ以外は同様である。
第１変形例の固体撮像素子２７においても、本発明の実施の形態と同様な効果が得られる。
【００３３】
次に、本発明の実施の形態における第２変形例について図６を用いて説明する。
図６は、本発明の実施の形態における第２変形例の固体撮像素子を示す断面図である。
第２変形例における固体撮像素子２８は、本発明の実施の形態の固体撮像素子１の金属薄膜１７が第３層間絶縁膜１９中に形成されたものであり、それ以外は同様である。
第２変形例の固体撮像素子２８においても、外部固定電源２６の一方を金属薄膜１７に接続し、他方を接地するとき、金属薄膜１７を一方の電極とし、ｎ+型ドレイン領域９を他方の電極とするキャパシタを形成することにより、リング状ゲート電極６の電位を安定させることができる。
【００３４】
次に、固体撮像素子１の製造方法について、図７乃至図１９を用いて説明する。
（第１工程）
図７に示すように、ｐ型シリコン基板２にｐ型エピタキシャル層３が形成され、このｐ型エピタキシャル層３にｎ型ウェル４、ｐ+領域２３、ｐ型ソース近傍領域１１及びｐ型埋め込み領域１２が形成された拡散基板Ａを用意する。
次に、この拡散基板Ａのｎ型ウェル４表面にゲート酸化膜５を形成した後、このゲート酸化膜５上にポリシリコンからなるリング状ゲート電極６及びリング状ゲート電極６とｐ型埋め込み領域１２との間にあって、かつ一部が絶縁層８を介してリング状ゲート電極６と重なる転送ゲート電極７を形成する。
【００３５】
（第２工程）
図８に示すように、リング状ゲート電極６及び転送ゲート電極７をマスクとして、Ａｓをイオン注入してｎ型ウェル４内にｎ+ドレイン領域９を形成すると共に、ｐ型ソース近傍領域１１内にｎ+型ソース領域１０を形成する。
【００３６】
（第３工程）
図９に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、リング状ゲート電極６、転送ゲート電極７及びゲート酸化膜５上に下部層間絶縁膜１６Ａを形成する。
【００３７】
（第４工程）
図１０に示すように、スパッタ法により、下部層間絶縁膜１６Ａ上に金属薄膜１７を形成する。
【００３８】
（第５工程）
図１１に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、リング状ゲート電極６、ｎ+型ソース領域１０、転送ゲート電極７及びフォトダイオード２０の一部となるｎ+ドレイン領域９に対応する下部層間絶縁膜１６Ａ上の金属薄膜１７の一部を除去して開口部１７Ａを形成する。
【００３９】
（第６工程）
図１２に示すように、ＣＶＤ法を用いて、金属薄膜１７上及び開口部１７Ａから露出した下部層間絶縁膜１６Ａ上に上部層間絶縁膜１６Ｂを形成する。
この後、ＣＭＰ又はＳＯＧ処理を行って、下部層間絶縁膜１６Ａの表面の平坦化を行う。
ここで、図１に示した第１層間絶縁膜１６は、下部層間絶縁膜１６Ａと上部層間絶縁膜１６Ｂとから構成される。
【００４０】
（第７工程）
図１３に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、開口部１７Ａに対応する第１層間絶縁膜１６に金属薄膜１７に接しないようにして、リング状ゲート電極６、転送ゲート電極７、ｎ+型ソース領域１０に達するコンタクトホール２９、２９、２９を形成する。
【００４１】
（第８工程）
図１４に示すように、ＣＶＤ法を用いて、金属３０をコンタクトホール２９、２９、２９内に埋め込むと共に、第１層間絶縁膜１６上に形成する。
【００４２】
（第９工程）
図１５に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、配線部１４Ａとこの配線部１４Ａに一体的に形成された先端部１４Ｂとからなるソース配線１４をｎ+ソース領域１０上に形成する。
そして、配線部１３Ａをリング状ゲート電極６上に形成し、配線部１５Ａを転送ゲート電極７上に形成する。
【００４３】
（第１０工程）
図１６に示すように、第１層間絶縁膜１６上、配線部１３Ａ上、配線部１５Ａ上及びソース配線１４上に第２層間絶縁膜１８を形成した後、配線部１３Ａ及び配線部１５Ａに対応する位置にコンタクトホール３１、３１を形成する。
【００４４】
（第１１工程）
図１７に示すように、ＣＶＤ法を用いて、金属３２をコンタクホール３１、３１内に埋め込むと共に、第２層間絶縁膜１８上に形成する。
【００４５】
（第１２工程）
図１８に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、配線部１３Ａとこの配線部１３Ａに一体的に形成された先端部１３Ｂとからなるゲート配線１３をリング状ゲート電極６上に形成する。そして、配線部１５Ａとこの配線部１５Ａに一体的に形成された先端部１５Ｂとからなる転送ゲート配線１５を転送ゲート電極７上に形成する。
【００４６】
（第１３工程）
図１９に示すように、ゲート配線１３、転送ゲート配線１５及び第２層間絶縁膜１８上に第３層間絶縁膜１９を形成する。
次に、第３層間絶縁膜１９上に開口部２４Ａを有する遮光膜２４を形成した後、保護膜２５を形成して、図１に示す固体撮像素子１を作製する。
【００４７】
以上のように、各配線１３，１４，１５に接触せずにシリコン基板表面に近いところに、金属薄膜１７を形成しているので、フォトダイオード２０以外に入射する光のリング状ＭＯＳＦＥＴ２１及び転送ゲートＭＯＳＦＥＴ２２への侵入を減らすことができるため、リング状ゲートＭＯＳＦＥＴ２１及び転送ゲートＭＯＳＦＥＴ２２の動作を安定させることができる。
また、第１、第２変形例１、２の固体撮像素子２７、２８は、上記のように説明した固体撮像素子１の製造方法において、金属薄膜１７を第２層間絶縁膜１８或いは第３層間絶縁膜１９中に形成することによって同様に形成できる。
更に、ゲート配線１３、ソース配線１４及び転送ゲート配線１５のｐ型シリコン基板２から見た高さが面一のときは、（第１１工程）、（第１２工程）を省略して、（第１３工程）に移り、第２層間絶縁膜１８上に開口部２４Ａを有する遮光膜２４を形成するようにしても良い。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態の固体撮像素子を示す図である。
【図２】図１の実施の形態の動作を説明するためのポテンシャル概念図（その１）である。
【図３】図１の実施の形態の動作を説明するためのポテンシャル概念図（その２）である。
【図４】第1の実施の形態の固体撮像素子の金属薄膜に外部固定電源を接続した様子を示す断面図である。
【図５】本発明の実施の形態における第１変形例の固体撮像素子を示す断面図である。
【図６】本発明の実施の形態における第２変形例の固体撮像素子を示す断面図である。
【図７】固体撮像素子の製造方法における（第１工程）を示す断面図である。
【図８】固体撮像素子の製造方法における（第２工程）を示す断面図である。
【図９】固体撮像素子の製造方法における（第３工程）を示す断面図である。
【図１０】固体撮像素子の製造方法における（第４工程）を示す断面図である。
【図１１】固体撮像素子の製造方法における（第５工程）を示す断面図である。
【図１２】固体撮像素子の製造方法における（第６工程）を示す断面図である。
【図１３】固体撮像素子の製造方法における（第７工程）を示す断面図である。
【図１４】固体撮像素子の製造方法における（第８工程）を示す断面図である。
【図１５】固体撮像素子の製造方法における（第９工程）を示す断面図である。
【図１６】固体撮像素子の製造方法における（第１０工程）を示す断面図である。
【図１７】固体撮像素子の製造方法における（第１１工程）を示す断面図である。
【図１８】固体撮像素子の製造方法における（第１２工程）を示す断面図である。
【図１９】固体撮像素子の製造方法における（第１３工程）を示す断面図である。
【図２０】従来のＣＭＯＳ型固体撮像素子を示す図である。
【符号の説明】
【００４９】
１、２７、２８…固体撮像素子、２…ｐ型シリコン基板、３…ｐ型エピタキシャル層、４…ｎ型ウェル、５…ゲート酸化膜、６・・・リング状ゲート電極、７…転送ゲート電極、８…絶縁層、９…ｎ+ドレイン領域、１０…ｎ+型ソース領域、１１…ｐ型ソース近傍領域、１２…ｐ型埋め込み領域、１３…ゲート配線、１４…ソース配線、１５…転送ゲート配線、１３Ａ、１４Ａ、１５Ａ…配線部、１３Ｂ、１４Ｂ、１５Ｂ…先端部、１６…第１層間絶縁膜、１６Ａ…下部層間絶縁膜、１６Ｂ…上部層間絶縁膜、１７…金属薄膜、１７Ａ…開口部、１８…第２層間絶縁膜、１９…第３層間絶縁膜、２０…フォトダイオード、２１…リング状ゲートＭＯＳＦＥＴ、２２…転送ゲートＭＯＳＦＥＴ、２３…ｐ+領域、２４…遮光膜、２４Ａ…開口部、２５…保護膜、２６…外部固定電源、２９、３１…コンタクトホール、３０、３２…金属
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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