(57)【要約】【課題】クロストーク回避のための配線経路修正が不要で、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現できるようにする。【解決手段】半導体基板１０１と、半導体基板１０１上に設けられた複数の配線層１０２と、バス信号が入力又は出力される複数の入出力端子とを備えたマクロセル１００において、複数の端子のうち、半導体基板１０１と平行な投影面上に投影された位置が互いに隣接する端子同士は、互いに異なる配線層１０２に配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数の配線層と、
バス信号が入力又は出力される複数の端子とを備え、
前記複数の端子のうち、前記半導体基板と平行な投影面上に投影された位置が互いに隣接する端子同士は、互いに異なる配線層に配置されていることを特徴とするマクロセル。
【請求項２】
請求項１のマクロセルであって、
前記複数の端子のうち、前記半導体基板と平行な投影面上に投影された位置が互いに隣接する端子同士は、配線層上における配置面が互いに異なることを特徴とするマクロセル。
【請求項３】
請求項１のマクロセルであって、
さらに、前記半導体基板と平行な投影面上に投影された位置が互いに隣接する端子間毎に、シールド用端子を備えていることを特徴とするマクロセル。
【請求項４】
請求項３のマクロセルであって、
各シールド用端子は、接地用端子、電源用端子、及び浮動配線用端子のうちの何れかであることを特徴とするマクロセル。
【請求項５】
請求項１のマクロセルであって、
前記複数の端子は、それぞれ駆動能力を可変できることを特徴とするマクロセル。
【請求項６】
請求項１のマクロセルであって、
さらに、互いに駆動能力が異なる２つの駆動セルを含んでおり、
前記２つの駆動セルは、同じ信号を入力とし、
前記２つの駆動セルの各出力は、前記複数の端子のうちの、それぞれ別の端子と接続されていることを特徴とするマクロセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上のバス信号のための入出力端子を備えたマクロセルに関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路では、半導体基板上に配置された記憶素子を含む複数の回路素子同士を金属薄膜から成る信号配線で接続することによって所望の回路動作を実現している。しかし、実際に半導体基板上に信号配線を配線したときに、他の信号配線との配線間容量から生じるクロストークの影響によりに信号配線を流れる信号の伝播時間に変動が生じ、半導体集積回路の各信号配線を流れる信号同士のタイミングが合わずに回路の正常動作が得られない場合がある。
【０００３】
特に、記憶素子を代表とするマクロセルは複数ビットのバス信号を備えていることがほとんどであり、各ビット信号同士のクロストークの影響により信号配線を流れる信号の伝播時間に変動が生じるケースが良くみうけられる。このため、半導体集積回路の設計段階において、半導体基板上に信号配線を配線した際、他の信号配線とのクロストークの影響を減らし信号の伝播時間の変動を軽減することが重要な課題となっている。
【０００４】
クロストークの影響を軽減するためには、例えば、バス配線を構成する各個別配線が配線上の任意の位置で互いに位置が入れ替わるようにしたものがある（例えば、特許文献１を参照）。また、信号バスの隣接信号線対の間に、異なる信号バスの信号線を配置したものもある（例えば特許文献２を参照）
また、半導体集積回路においてクロストークの影響による信号伝播時間の変動を軽減する技術として、半導体集積回路内に全ての信号配線を配線した後に、クロストークの影響により信号伝播時間が変動している信号配線について、信号配線同士の配線間隔を広めたり、信号配線同士の間にシールド配線を挿入したりすることでクロストークの影響の軽減を図るものもある。
【特許文献１】特開２００４−２３５５４２号公報
【特許文献２】特開２００３−７８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、信号線同士の配線間隔を広めたり、信号線同士の間にシールド配線を挿入したりするには、そのための配線領域が必要となり、必ずしもそのための充分な空きエリアが半導体基板上に存在しているとは限らない。
【０００６】
そのため、空きエリアを設けるために、クロストークの影響を受けている信号配線のみの変更だけではなく、既にタイミングの合っている信号配線もしくはクロストークの影響を受けていない信号配線についても、配線経路の変更を余儀なくされる場合がある。
【０００７】
そして、この経路変更に起因して、タイミングの合っている信号配線の遅延量が変化して、新たにタイミングが合わなくなる信号配線が現われると、クロストークの影響を受けていなかった信号配線がクロストークの影響を受けるようになり、全体のタイミング収束と信号線の完全性保持が困難になってしまう可能性がある。
【０００８】
本発明は、上記の問題に着目してなされたものであり、クロストーク回避のための配線経路修正が不要で、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現可能なマクロセルを提供することを目的としている。
【課題を解決するための手段】
【０００９】
前記の課題を解決するため、本発明の一態様は、
半導体基板と、
前記半導体基板上に設けられた複数の配線層と、
バス信号が入力又は出力される複数の端子とを備え、
前記複数の端子のうち、前記半導体基板と平行な投影面上に投影された位置が互いに隣接する端子同士は、互いに異なる配線層に配置されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、クロストーク回避のための配線経路修正が不要で、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現可能できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態やそれらの変形例の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。また、同一の図面中に、同一の構成要素（同一符号の構成要素）が複数存在し、これらを区別して説明する必要がある場合などには、符号の後に添え字（Ａ、Ｂ、Ｃ・・・）を付加して識別する。
【００１２】
《発明の実施形態１》
図１は、本発明の実施形態１に係るマクロセル１００を上辺から見た平面図である。また、図２は、図１のＩ〜Ｉに沿ったマクロセル１００の断面図である。
【００１３】
マクロセル１００は、半導体基板１０１と、配線層１０２と、入出力端子１０３と、入出力端子１０４とを備えている。これらのうち、配線層１０２、入出力端子１０３、及び入出力端子１０４は、それぞれ複数が設けられており、図１等に示すように、これらは符号の後に添え字（Ａ、Ｂ、Ｃ）を付加して識別している。
【００１４】
配線層１０２Ａ〜Ｂは、図２に示すように、半導体基板１０１上に形成されている。
【００１５】
入出力端子１０３Ａ〜Ｃ、及び入出力端子１０４Ａ〜Ｃは、信号配線（入出力端子接続配線１０５Ａ〜Ｃ、及び入出力端子接続配線１０６Ａ〜Ｃ）を介して、他の回路素子（例えばマクロセル）と接続され、複数ビットのバス信号が入力又は出力されるようになっている。マクロセル１００や他の回路素子が互いに接続されることによって、所望の回路動作を実現する半導体集積回路が構成される。なお、入出力端子接続配線１０５Ａ〜Ｃ、入出力端子接続配線１０６Ａ〜Ｃは、金属薄膜から成る。
【００１６】
入出力端子１０３Ａ〜Ｃ、及び入出力端子１０４Ａ〜Ｃのうち、半導体基板１０１と平行な投影面上に投影された位置が互いに隣接する端子同士は、互いに異なる配線層に配置されている。また、本実施形態では、各配線層においては、各入出力端子は配線層の側面に配置されている。
【００１７】
具体的には、例えば、図１に示すように半導体基板１０１と平行な投影面上に投影された位置が互いに隣接する、入出力端子１０３Ａと入出力端子１０４Ａとは、図２に示すように、互いに異なる配線層１０２Ａ〜Ｂに配置されている。すなわち、本実施形態では、入出力端子１０３Ａ〜Ｃが配線層１０２Ａの側面に設けられ、入出力端子１０４Ａ〜Ｃが配線層１０２Ｂの側面に設けられている。
【００１８】
また、図３は、３層の配線層を有したマクロセルの例である。マクロセル１１０は、入出力端子１０３Ａ〜Ｃが配線層１０２Ａに配置され、入出力端子１０４Ａ〜Ｃが配線層１０２Ｂに配置され、入出力端子１１１Ａ〜Ｃが配線層１０２Ｃに配置されている。
【００１９】
上記の構成により、マクロセル１００及びマクロセル１１０では、バス信号の互いに隣接するビット毎に入出力端子の配線層が異なるようにできる。すなわち、レイアウト工程において自動配線を実施しても、マクロセル周辺においては信号配線の平行長配線によるクロストークの影響を軽減することが可能になる。
【００２０】
したがって、本実施形態によれば、クロストークの影響を回避させるための配線経路修正が不要になる。これにより、従来、配線経路修正が原因で問題となっていた、他のタイミングの合っている信号配線やクロストークの影響を受けていない信号配線への修正副作用を無くすことが可能になり、その結果、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現可能となる。
【００２１】
《発明の実施形態２》
図４は、本発明の実施形態２に係るマクロセル２００の斜視図であり、入出力端子の配置を示す図である。また、図５は、マクロセル２００を上辺から見た平面図であり、図６は、図５のＶ〜Ｖに沿ったマクロセル２００の断面図である。
【００２２】
マクロセル２００は、配線層だけでなく、配線層上の端子を配置する面（配置面）も、互いに隣接するビット毎に異なるようにしたものである。
【００２３】
具体的には、マクロセル２００では、入出力端子１０３Ａ〜Ｃは、配線層１０２Ａの上面（半導体基板１０１と平行な面）に設けられている。また、入出力端子１０４Ａ〜Ｃは、配線層１０２Ｂの側面に設けられている。
【００２４】
したがって、マクロセル２００によれば、レイアウト工程の自動配線を実施しても、図６に示すように、入出力端子１０３Ａ〜Ｃに接続される入出力端子接続配線１０５Ａ〜Ｃと、入出力端子１０４Ａ〜Ｃに入出力端子接続配線１０６Ａ〜Ｃとは、断面で見たときの配線距離を十分確保することが可能になる。
【００２５】
したがって、本実施形態においてもやはり、クロストークの影響を回避させるための配線経路修正が不要になり、従来、配線経路修正が原因で問題となっていた、他のタイミングの合っている信号配線やクロストークの影響を受けていない信号配線への修正副作用を無くすことが可能になる。その結果、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現可能となる。
【００２６】
《発明の実施形態３》
図７は、本発明の実施形態３に係るマクロセル３００の入出力端子を示した図である。マクロセル３００は、実施形態１のマクロセル１００に、複数のシールド用端子３０１を追加して構成したものである。図７は、配線層１０２Ａ上に設けたシールド用端子３０１を示すものであり、各シールド用端子３０１は、符号の後にＡ〜Ｄの添え字を付加して識別してある。
【００２７】
シールド用端子３０１Ａ〜Ｄは、入出力端子の各ビット間に設けられており、シールド配線３０２Ａ〜Ｄがそれぞれ接続されるようになっている。
【００２８】
すなわち、本実施形態では、各入出力端子接続配線間には、シールド用端子が設けられているので、レイアウト工程で自動配線を実施しても、各入出力端子接続配線間のクロストークの影響を軽減できる。例えば、入出力端子接続配線１０５Ａと入出力端子接続配線１０５Ｂの間にシールド配線３０２Ｂが形成され、入出力端子接続配線１０５Ｂと入出力端子接続配線１０５Ｃの間にシールド配線３０２Ｃが形成される。そのため、入出力端子接続配線１０５Ａ及び入出力端子接続配線１０５Ｃの信号遷移によるクロストークの影響を軽減できる。
【００２９】
したがって、本実施形態によれば、より確実に、クロストークの影響を回避することが可能になり、従来、配線経路修正が原因で問題となっていた、他のタイミングの合っている信号配線やクロストークの影響を受けていない信号配線への修正副作用を無くすことが可能になる。その結果、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現可能となる。
【００３０】
《発明の実施形態４》
図８は、本発明の実施形態４に係るマクロセル４００の入出力端子を示した図である。マクロセル４００は、マクロセル３００のシールド用端子３０１Ａ〜Ｄとして、複数の接地用端子４０１を設けたものである。図８は、配線層１０２Ａ上に設けた接地用端子４０１を示すものであり、各接地用端子４０１は、符号の後にＡ〜Ｄの添え字を付加して識別してある。接地用端子４０１Ａ〜Ｄは、接地用接続配線４０２を介して、接地されている。
【００３１】
これにより、本実施形態では、レイアウト工程において自動配線を実施しても、例えば入出力端子接続配線１０５Ａと隣接する入出力端子接続配線１０５Ｂとの間に接地用接続配線４０２が形成され、シールド配線の効果が得られる。また、各ビット信号間の距離も確保される。それゆえ、隣接する入出力端子接続配線同士の信号遷移によるクロストークの影響を軽減できる。したがって、実施形態１と同様に、クロストークの影響を回避させるための配線経路修正によって、他のタイミングの合っている信号配線もしくはクロストークの影響を受けていない信号配線への修正副作用を無くすことが可能になり、その結果、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現可能となる。
【００３２】
さらに、各入出力端子接続配線間に接地配線が形成され、マクロセルへの接地配線が強化されるため、マクロセル内部におけるＩＲ−ＤＲＯＰ（電圧降下）の抑制も期待できる。
【００３３】
《発明の実施形態５》
図９は、本発明の実施形態５に係るマクロセル５００の入出力端子を示した図である。マクロセル５００は、マクロセル３００のシールド用端子３０１Ａ〜Ｄとして、複数の電源用端子５０１を設けたものである。図９は、配線層１０２Ａ上に設けた電源用端子５０１を示すものであり、各電源用端子５０１は、符号の後にＡ〜Ｄの添え字を付加して識別してある。電源用端子５０１Ａ〜Ｄは、電源用接続配線５０２を介して、電源と接続されている。
【００３４】
これにより、本実施形態でも、レイアウト工程において自動配線を実施しても、例えば入出力端子接続配線１０５Ａと隣接する入出力端子接続配線１０５Ｂとの間に電源用接続配線５０２が形成され、シールド配線の効果が得られる。また、各ビット信号間の距離も確保される。それゆえ、隣接する入出力端子接続配線同士の信号遷移によるクロストークの影響を軽減できる。したがって、実施形態１と同様に、クロストークの影響を回避させるための配線経路修正によって、他のタイミングの合っている信号配線もしくはクロストークの影響を受けていない信号配線への修正副作用を無くすことが可能になり、その結果、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現可能となる。
【００３５】
また、各入出力端子接続配線間に電源配線が形成され、マクロセルへの電源配線が強化されるため、マクロセル内部におけるＩＲ−ＤＲＯＰ（電圧降下）の抑制も期待できる。
【００３６】
《発明の実施形態６》
図１０は、本発明の実施形態６に係るマクロセル６００の入出力端子を示した図である。マクロセル６００は、マクロセル３００のシールド用端子３０１Ａ〜Ｄとして、複数の浮動配線用端子６０１を設けたものである。図１０は、配線層１０２Ａ上に設けた浮動配線用端子６０１を例示するものであり、各浮動配線用端子６０１は、符号の後にＡ〜Ｄの添え字を付加して識別してある。浮動配線用端子６０１Ａ〜Ｄは、浮動配線６０２Ａ〜Ｄが接続されている。これにより、シールド配線の効果が得られる。
【００３７】
したがって、本実施形態でも、レイアウト工程において自動配線を実施しても、例えば入出力端子接続配線１０５Ａと隣接する入出力端子接続配線１０５Ｂとの間に浮動配線６０２が形成され、シールド配線の効果が得られる。また、各ビット信号間の距離も確保される。それゆえ、隣接する入出力端子接続配線同士の信号遷移によるクロストークの影響を軽減できる。したがって、実施形態１と同様に、クロストークの影響を回避させるための配線経路修正によって、他のタイミングの合っている信号配線もしくはクロストークの影響を受けていない信号配線への修正副作用を無くすことが可能になり、その結果、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現可能となる。
【００３８】
なお、実施形態４〜６を組み合わせて、浮動配線を間に設けた入出力端子接続配線対、接地配線を間に設けた入出力端子接続配線対、電源配線を間に設けた入出力端子接続配線対が混在するようにしていてもよい。
【００３９】
《発明の実施形態７》
図１１は、本発明の実施形態７に係るマクロセル７００の構成を示すブロック図である。マクロセル７００は、入出力端子に繋がる出力セルの駆動能力を可変にできるマクロセルの例である。この出力セルは、上記の実施形態１〜６の何れに対しても適用できる。図１１は、配線層１０２Ａ上の出力セルを例示している。
【００４０】
マクロセル７００は、図１１に示すように、内部端子７０１、駆動セル７０２Ａ、駆動セル７０２Ｂ、インバータ７０３、及び駆動能力切り替え用端子７０４が、出力信号の各ビットに対して、それぞれ１つが対応して設けられている。
【００４１】
内部端子７０１は、マクロセル７００の内部から、出力信号が入力されるようになっている。
【００４２】
駆動セル７０２Ａと駆動セル７０２Ｂとは、互いに駆動能力が異なるトライステートバッファである。駆動セル７０２Ａ及び駆動セル７０２Ｂのそれぞれの入力は、何れも、対応した内部端子７０１と接続され、それぞれの出力は、同じ入出力端子と接続されている。
【００４３】
駆動能力切り替え用端子７０４Ａ〜Ｂは、駆動セル７０２Ａ〜Ｂの出力可否を制御するための制御信号が入力されるようになっている。駆動能力切り替え用端子７０４から入力された制御信号は、駆動セル７０２Ａの制御端子に入力され、駆動セル７０２Ａの出力可否が制御される。
【００４４】
インバータ７０３は、駆動能力切り替え用端子７０４から入力された制御信号を反転させて駆動セル７０２Ｂの制御端子に出力するようになっている。
【００４５】
上記の構成により、駆動能力切り替え用端子７０４から入力された制御信号に応じ、駆動セル７０２Ａ及び駆動セル７０２Ｂのうちの何れか一方が出力可能状態になる。
【００４６】
すなわち、本実施形態では、出力端子の駆動能力をマクロセルの外部から切り替えることができる。そのため、クロストークの影響によって信号配線でタイミングエラーやグリッチが発生した場合に、入出力端子の駆動能力を外部から切り替えれば、クロストークを軽減することが可能になる。すなわち、クロストークが発生しても、マクロセル周辺配線の経路変更を行うことなくクロストークの影響回避が可能になり、その結果、半導体集積回路全体のタイミングの調整の短期間化と、信号の完全性保持が実現可能となる。
【００４７】
なお、図１２に示すように、駆動セル７０２Ａ及び駆動セル７０２Ｂの制御端子には、それぞれ別個の駆動能力切り替え用端子７０４から制御信号を入力するようにしてもよい。
【００４８】
また、図１３に示すように、３つ以上の駆動セル（この例では４つ）を各入出力端子に設けてもよい。この場合は、入力された制御信号に応じ、何れか１つの駆動セルを選択する選択回路７０５を設ける。この例では、４つの駆動セルが設けられているので、入出力端子毎に２つの駆動能力切り替え用端子７０４を用いて、２ビットの制御信号を選択回路７０５に与えている。これにより、駆動能力を４段階に可変できる。
【００４９】
《発明の実施形態８》
図１４は、本発明の実施形態８に係るマクロセル８００の構成を示すブロック図である。マクロセル８００は、ビットごとに、異なった駆動能力を持つ複数の出力端子８０２を備えたマクロセルの例である。マクロセル８００は、図１４に示すように、内部端子７０１、駆動セル８０１、及び出力端子８０２がそれぞれ複数ずつ設けられている。
【００５０】
駆動セル８０１は、１つの内部端子７０１（すなわち１つのビット）に対して、複数が対応して設けられている。図１４に示した例では、１つの内部端子７０１に対して２つの駆動セル８０１Ａ、Ｂが対応して設けられている。また、出力端子８０２は、各駆動セル８０１に対応して設けられている。なお、図１４の例では、同じビットに対応した駆動セル８０１同士、及び同じビットに対応した出力端子８０２同士は、符号の後に添え字（Ａ、Ｂ）を付加して識別してある。
【００５１】
マクロセル８００では、同じビットに対応した駆動セル８０１同士（図１４の例では駆動セル８０１Ａ及Ｂ）は、互いに駆動能力が異なっている。そして、何れも、対応した内部端子７０１からの信号を受け、出力は、互いに別の出力端子８０２（図１４の例では、出力端子８０２Ａ、及び出力端子８０２Ｂ）と接続されている。
【００５２】
したがって、本実施形態によれば、ビットごとに駆動能力の異なる出力端子８０２（出力端子８０２Ａ及び出力端子８０２Ｂ）を選択できる。これにより、クロストークの影響によって信号配線でタイミングエラーやグリッチが発生する場合に、出力に使用する入出力端子を適宜選択すれば、クロストークを軽減することが可能になる。
【００５３】
なお、マクロセル８００では、各ビットも互いに駆動能力が異なるようにしてもよい。
【産業上の利用可能性】
【００５４】
本発明に係るマクロセルは、クロストーク回避のための配線経路修正が不要で、半導体集積回路全体のタイミング調整の短期間化と、信号の完全性保持が実現可能できるという効果を有し、半導体基板上のバス信号のための入出力端子を備えたマクロセル等として有用である。
【図面の簡単な説明】
【００５５】
【図１】実施形態１に係るマクロセル１００を上辺から見た平面図である。
【図２】図１のＩ〜Ｉに沿ったマクロセル１００の断面図である。
【図３】３層の配線層を有したマクロセルの例である。
【図４】実施形態２に係るマクロセル２００の斜視図である。
【図５】マクロセル２００を上辺から見た平面図である。
【図６】図５のＶ〜Ｖに沿ったマクロセル２００の断面図である。
【図７】実施形態３に係るマクロセル３００の入出力端子を示した図である。
【図８】実施形態４に係るマクロセル４００の入出力端子を示した図である。
【図９】実施形態５に係るマクロセル５００の入出力端子を示した図である。
【図１０】実施形態６に係るマクロセル６００の入出力端子を示した図である。
【図１１】実施形態７に係るマクロセル７００の構成を示すブロック図である。
【図１２】実施形態７に係るマクロセル７００の変形例を示すブロック図である。
【図１３】実施形態７に係るマクロセル７００の変形例を示すブロック図である。
【図１４】実施形態８に係るマクロセル８００の構成を示すブロック図である。
【符号の説明】
【００５６】
１００      マクロセル
１０１      半導体基板
１０２      配線層
１０３      入出力端子
１０４      入出力端子
１０５      入出力端子接続配線
１０６      入出力端子接続配線
１１０      マクロセル
１１１      入出力端子
２００      マクロセル
３００      マクロセル
３０１      シールド用端子
３０２      シールド配線
４００      マクロセル
４０１      接地用端子
４０２      接地用接続配線
５００      マクロセル
５０１      電源用端子
５０２      電源用接続配線
６００      マクロセル
６０１      浮動配線用端子
６０２      浮動配線
７００      マクロセル
７０１      内部端子
７０２      駆動セル
７０３      インバータ
７０４      駆動能力切り替え用端子
７０５      選択回路
８００      マクロセル
８０１      駆動セル
８０２      出力端子
【図１】
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【図２】
2008130788.tif 000004
【図３】
2008130788.tif 000005
【図４】
2008130788.tif 000006
【図５】
2008130788.tif 000007
【図６】
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【図７】
2008130788.tif 000009
【図８】
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【図９】
2008130788.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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