(57)【要約】【課題】Ｄ級増幅回路のクリップを防止する。【解決手段】第１及び第２パルス幅変調信号Ｐａ及びＰｂは、ローパスフィルタ２０を介してフィードバック信号ＦＢａ及びＦＢｂとして、演算増幅部１０にフィードバックされる。演算増幅部１０は、入力信号Ｖin+及びＶin-とフィードバック信号ＦＢａ及びＦＢｂとを各々合成し、２次の積分を施して、積分信号Ｘを生成する。ＰＷＭ信号生成部４０は、三角波信号ＴＲＩと積分信号Ｘとの比較結果に基づいて、第１及び第２パルス幅変調信号Ｐａ及びＰｂを生成する。【選択図】図１
2008017310.tif 000002
【特許請求の範囲】
【請求項１】
入力信号とフィードバック信号とを合成した信号を積分して積分信号を出力する演算手段と、
三角波信号を発生する三角波発生手段と、
前記積分信号と三角波信号とを比較して、比較結果に基づいてパルス幅変調したパルス幅変調信号を生成する信号生成手段と、
前記パルス幅変調信号の高域周波数成分を減衰させて前記フィードバック信号として前記演算手段に出力するローパスフィルタと、
を備えたＤ級増幅回路。
【請求項２】
前記信号生成手段は、
前記積分信号と三角波信号とを比較する比較手段と、
前記比較手段の出力信号に基づいてパルス幅変調したパルス幅変調信号を生成するパルス幅変調信号生成手段と、
を備える請求項１に記載のＤ級増幅回路。
【請求項３】
前記演算手段は、前記積分信号として第１積分信号と前記第１積分信号を反転した第２積分信号を出力し、
前記三角波発生手段は、前記三角波信号として第１三角波信号と前記第１三角波信号を反転した第２三角波信号とを出力し、
前記信号生成手段は、
前記第１三角波信号を遅延して遅延第１三角波信号を出力する第１遅延回路と、
前記第２三角波信号を遅延して遅延第２三角波信号を出力する第２遅延回路と、
前記第１三角波信号と前記第１積分信号とを合成した第１合成信号と、前記第２三角波信号と前記第２積分信号とを合成した第２合成信号とを比較する第１比較手段と、
前記遅延第２三角波信号と前記第１積分信号とを合成した第３合成信号と、前記遅延第１三角波信号と前記第２積分信号とを合成した第４合成信号とを比較する第２比較手段と、
前記第１比較手段の出力信号と前記第２比較手段の出力信号とを負論理で論理積を演算する第１論理回路と、
前記第１比較手段の出力信号と前記第２比較手段の出力信号とを正論理で論理積を演算する第２論理回路とを備え、
前記パルス幅変調信号として、前記第１論理回路の出力信号と前記第２論理回路の出力信号とを差動信号として出力する、
請求項１に記載のＤ級増幅回路。
【請求項４】
前記演算手段は２次以上の積分を実行し、前記ローパスフィルタの次数は１次であることを特徴とする請求項１乃至３のうちいずれか１項に記載のＤ級増幅回路。
【請求項５】
前記ローパスフィルタのカットオフ周波数は、前記パルス幅変調信号の基本周波数より低いことを特徴とする請求項１乃至４のうちいずれか１項に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅する技術に関する。
【背景技術】
【０００２】
Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができる。さらに、入力信号の振幅の大小に係わらずリニア増幅器より効率が高いといった利点がある。
この種のＤ級増幅回路は、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路に基づいてパルス幅変調したパルス幅変調信号を出力するパルス増幅器とを備え、パルス幅増幅器の出力信号が、積分回路の入力側にフィードバックされる。そして、パルス幅増幅器の出力信号は、コイル及びコンデンサなどからなるローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。
【０００３】
積分回路の出力信号のダイナミックレンジは、三角波信号のダイナミックレンジより小さくなるように設計される。しかし、Ｄ級増幅器回路の出力信号は２値で動作するため信号の変化が急激に変化し、図８に示すように積分回路の出力信号のレベルが三角波信号の最大レベルを上回ることがある。このようにクリップが発生すると、比較回路の出力信号は、本来、パルスが発生すべきタイミングＸ１においてパルスが無くなってしまい、音質が劣化する。クリップは、積分回路の次数が２次以上になると顕著になる。これは、積分回路の出力波形がＤ級増幅回路の出力信号に含まれる高周波数成分の影響を受けて次数に応じた曲線で変化するからである。
そこで、クリップ検出回路によってクリップを検出し、積分回路の次数を切り替える技術が知られている（例えば、特許文献１参照）。この技術によれば、通常は積分回路の次数を２次に設定しておき、クリップが発生したことを検知して、その次数を２次から１次に切り替えて、クリップを防止する。
【特許文献１】特開２００６−５０５８９号公報(要約書)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＤ級増幅回路では、クリップが発生した後に次数を切り替えるので、クリップの発生を完全に無くすことはできない。さらに、クリップを検出するために特別な回路が必要となるので、構成が複雑になるといった問題がある。
本発明は、以上の事情に鑑みてなされたものであり、簡単な構成でクリップを防止する課題の解決を目的としている。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係るＤ級増幅回路は、入力信号とフィードバック信号とを合成した信号を積分して積分信号を出力する演算手段と、三角波信号を発生する三角波発生手段と、前記積分信号と三角波信号とを比較して、比較結果に基づいてパルス幅変調したパルス幅変調信号を生成する信号生成手段と、前記パルス幅変調信号の高域周波数成分を減衰させて前記フィードバック信号として前記演算手段に出力するローパスフィルタとを備える。
この発明によれば、パルス幅変調信号に高域周波数成分のが重畳しても、ローパスフィルタによって高域周波数成分を除去した後、演算手段の入力にフィードバックされる。このため、積分信号のレベルが高域周波数成分の影響を受けて変動しないので、積分信号のダイナミックレンジを三角波信号のダイナミックレンジ以内に確実に収めることができ、パルスの抜けが無いパルス幅変調信号を生成することが可能となる。さらに、クリップが発生した後に積分の次数を下げるといった処理が不要になるので、クリップを特別な回路で検出する必要もない。くわえて、クリップの検出を契機として事後的に対処するのではなく、未然にクリップの発生を防止することができる。この結果、音声信号の増幅にこのＤ級増幅回路を用いると、高品質の音を再生することができる。
【０００６】
この発明の好適な態様において、前記信号生成手段は、前記積分信号と三角波信号とを比較する比較手段と、前記比較手段の出力信号に基づいてパルス幅変調したパルス幅変調信号を生成するパルス幅変調信号生成手段とを備える。この場合は、信号生成手段を簡易に構成することができ、Ｄ級増幅回路の信頼性を向上するとともに、そのコストを削減することができる。
【０００７】
また、他の態様としては、前記演算手段は、前記積分信号として第１積分信号と前記第１積分信号を反転した第２積分信号を出力し、前記三角波発生手段は、前記三角波信号として第１三角波信号と前記第１三角波信号を反転した第２三角波信号とを出力し、前記信号生成手段は、前記第１三角波信号を遅延して遅延第１三角波信号を出力する第１遅延回路と、前記第２三角波信号を遅延して遅延第２三角波信号を出力する第２遅延回路と、前記第１三角波信号と前記第１積分信号とを合成した第１合成信号と、前記第２三角波信号と前記第２積分信号とを合成した第２合成信号とを比較する第１比較手段と、前記遅延第２三角波信号と前記第１積分信号とを合成した第３合成信号と、前記遅延第１三角波信号と前記第２積分信号とを合成した第４合成信号とを比較する第２比較手段と、前記第１比較手段の出力信号と前記第２比較手段の出力信号とを負論理で論理積を演算する第１論理回路と、前記第１比較手段の出力信号と前記第２比較手段の出力信号とを正論理で論理積を演算する第２論理回路とを備え、前記パルス幅変調信号として、前記第１論理回路の出力信号と前記第２論理回路の出力信号とを差動信号として出力することが好ましい。この発明によれば、入力信号のレベルがゼロボルト、すなわち、無入力の場合、第１及び第２パルス幅変調信号におけるハイレベル期間のデューティ比を極めて小さくすることができる。この結果、信号生成手段の差動信号に重畳する直流成分を取り除くことができる。
【０００８】
また、上述したＤ級増幅回路において、前記演算手段は２次以上の積分を実行し、前記ローパスフィルタの次数は１次であることが好ましい。入力信号やパルス幅変調信号のレベルが変化すると、積分の次数に応じた曲線で積分信号の波形が変化する。したがって、積分の次数を２次以上に設定することによって、レベル変化の追従性を向上させることができる。また、ローパスフィルタはフィードバックループに介挿されるので、次数を高くするとフィードバック信号の位相遅れが増大する。この場合、制御系が不安定となるが、その次数を１次にすることによって、制御系の安定度を維持しつつ、高域周波数成分を減衰させることができる。
【０００９】
さらに、上述したＤ級増幅回路において、前記ローパスフィルタのカットオフ周波数は、前記パルス幅変調信号の基本周波数より低いことが好ましい。パルス幅変調信号は、入力信号の他に三角波信号の基本周波数成分ならびにその高調波成分を含む。ローパスフィルタのカットオフ周波数をパルス幅変調信号の基本周波数より低く設定することによって入力信号のみをフィードバックすることが可能となる。
【発明を実施するための最良の形態】
【００１０】
＜１．第１実施形態＞
図１を参照して、本発明の第１実施形態に係るＤ級増幅回路１００の構成を説明する。このＤ級増幅回路１００は、正入力端子及び負入力端子と正出力端子及び負出力端子とを備える。正入力端子には入力信号Ｖin+が供給され、負入力端子には入力信号Ｖin-が供給される。また、正出力端子から第１パルス幅変調信号Ｐａが出力され、負出力端子から第２パルス幅変調信号Ｐｂが出力される。すなわち、入力信号Ｖinは差動入力の形式で与えられる。第１パルス幅変調信号Ｐａ及び第２パルス幅変調信号Ｐｂは、出力フィルタ６０を介してスピーカ７０に供給される。出力フィルタ６０はコイル６１ａ及び６１ｂとコンデンサ６２ａ及び６２ｂを備える。出力フィルタ６０は、入力信号Ｖinの周波数帯域（例えば、１０Ｈｚ〜２０ＫＨｚ）の成分を通過し、これを超える高域周波数成分を除去するようにカットオフ周波数が設定されている。なお、以下の説明において第１パルス幅変調信号Ｐａと第２パルス幅変調信号Ｐｂを区別する必要がない場合には、単にパルス幅変調信号Ｐと称する。
【００１１】
Ｄ級増幅回路１００は、演算増幅部１０、フィルタ２０、三角波発生部３０、及びＰＷＭ（Pulse  Width  Modulation）信号生成部４０を備える。演算増幅部１０において、オペアンプ１１の正入力端子には抵抗１２ａを介して入力信号Ｖin+が供給されると共に抵抗１３ａを介してフィードバック信号ＦＢａが供給される。一方、オペアンプ１１の負入力端子には抵抗１２ｂを介して入力信号Ｖin-が供給されると共に抵抗１３ｂを介してフィードバック信号ＦＢｂが供給される。
【００１２】
オペンアンプ１１の正出力端子と負入力端子との間、及び負出力端子と正入力端子との間には、Ｔ型の２次の微分回路が各々設けられている。オペンアンプ１１の負出力端子と正入力端子との間の微分回路は、コンデンサ１４ａ及び１５ａ、並びにそれらの接続点と接地との間に設けられた抵抗１６ａによって構成される。各微分回路はオペアンプ１１のフィードバックループに設けられているので、演算増幅部１０は入力信号Ｖinとフィードバック信号ＦＢａ及びＦＢｂを合成し、これに２次の積分を施す積分回路として機能し、積分信号Ｘを出力する。
【００１３】
三角波発生回路３０は一定振幅の三角波信号ＴＲＩを生成する。三角波信号ＴＲＩの周波数は入力信号Ｖinの周波数より高く設定される。この例の入力信号Ｖinの最高周波数は２０ＫＨｚであり、三角波信号ＴＲＩの周波数は５００ＫＨｚである。なお、不要電磁輻射を低減する観点から、三角波信号ＴＲＩのスペクトラムを拡散させてもよい。
【００１４】
ＰＷＭ信号生成部４０は、三角波信号ＴＲＩと積分信号Ｘとに基づいて、パルス幅変調された第１及び第２パルス幅変調信号Ｐａ及びＰｂを生成する。図２にＰＷＭ信号生成部４０の具体的な構成を示す。ＰＷＭ信号生成部４０は、コンパレータ５０とインバータ４１及び４２とを備える。コンパレータ５０の正入力端子には、積分信号Ｘが供給される一方、その負入力端子には三角波信号ＴＲＩが供給される。コンパレータ５０は、積分信号Ｘのレベルが三角波信号ＴＲＩのレベルを上回るとハイレベルとなり、積分信号Ｘのレベルが三角波信号ＴＲＩのレベルを下回るとローレベルとなる比較信号Ｃを生成する。
【００１５】
インバータ４１及び４２には、高電位電源Ｖddと低電位電源Ｖssとが供給される（図示略）。インバータ４１の閾値電圧は、比較信号Ｃのハイレベルとローレベルとの間に設定されている。インバータ４１及び４２は比較信号Ｃの振幅を増幅するアンプとしても機能する。比較信号Ｃはインバータ４１及び４２によって増幅され、第１及び第２パルス幅変調信号Ｐａ及びＰｂとして出力される。第１パルス幅変調信号Ｐａは第２パルス幅変調信号Ｐｂを反転したものである。これによって、ＰＷＭ信号生成部４０の出力信号は、差動形式で与えられる。以上の構成において、インバータ４１及び４２は、比較信号Ｃに基づいてパルス幅変調した第１及び第２パルス幅変調信号Ｐａ及びＰｂを生成する手段として機能する。
【００１６】
説明を図１に戻す。フィルタ２０は、ＰＷＭ信号生成部４０の出力から演算増幅部１０の入力までのフィードバックループに設けられている。抵抗２１ａ及び２１ｂの一端は、ＰＷＭ信号生成部４０の各出力端子と接続されており、それらの他端の間にはコンデンサ２２が設けられている。これと抵抗１３ａ及び１３ｂにより、一次のローパスフィルタが形成される。なお、抵抗１３ａ及び１３ｂは演算増幅部１０において入力抵抗としても機能する。フィルタ２０のカットオフ周波数は、パルス幅変調信号Ｐの基本周波数（例えば、三角波信号ＴＲＩの基本周波数）より低く、入力信号Ｖinの周波数帯域より高く設定されている。これにより、第１及び第２パルス幅変調信号Ｐａ及びＰｂに含まれる入力信号周波数成分を通過し、それ以外の高域周波数成分を除去することができる。
【００１７】
次に、図３を参照してＤ級増幅回路１００の動作を説明する。図中に示す点線Ｘ’はコンデンサ２２が無い場合の積分信号の波形である。パルス幅変調信号Ｐは、上述したように積分信号Ｘと三角波信号ＴＲＩをコンパレータ５０で比較することによって得られ、積分信号Ｘは入力信号Ｖinとフィードバック信号ＦＢａ及びＦＢｂとを合成し、これを積分したものである。したがって、この例のパルス幅変調信号Ｐは、入力信号Ｖinの周波数成分と三角波信号ＴＲＩの基本周波数成分及び高調波成分とを含む。入力信号Ｖinの周波数成分はパルス幅変調信号Ｐの低域周波数成分であり、三角波信号ＴＲＩの基本周波数成分及び高調波成分はパルス幅変調信号Ｐの高域周波数成分である。
増幅演算部１０の積分回路の次数を２次以上で構成すると応答性が向上する。これは、積分信号Ｘの波形が入力信号Ｖinの変化に追随する点で優れている。演算増幅部１０では、入力信号Ｖinとフィードバック信号ＦＢａ及びＦＢｂとを合成して積分を施すので、フィードバック信号ＦＢａ及びＦＢｂにパルス幅変調信号Ｐの高域周波数成分が含まれると、入力信号Ｖinのみならずこの高域周波数成分にも追随して増幅演算部１０の出力信号が変化する。このため、コンデンサ２２を設けない場合、即ち、パルス幅変調信号Ｐの高域周波数成分をフィードバックする場合は、パルス幅変調信号Ｐの高域周波数成分がトリガーになって積分信号Ｘ’の振幅Ａ２が大きく変化する。この結果、図に示すように、積分信号Ｘ’の波形が三角波信号ＴＲＩを超えるクリップが発生することがある。
【００１８】
本実施形態では、フィルタ２０がフィードバックループに設けられており、そのカットオフ周波数はパルス幅変調信号Ｐの基本周波数よりも低く設定されている。このため、フィードバック信号ＦＢａ及びＦＢｂにはパルス幅変調信号Ｐの高域周波数成分は含まれておらず、入力信号Ｖinの周波数帯域の成分が増幅演算部１０の入力にフィードバックされる。これによって、フィードバック信号ＦＢａ及びＦＢｂは理想状態となる。この結果、図３に示すように積分信号Ｘの振幅Ａ１は略一定となり、クリップを防止することが可能となる。このように、本実施形態では、クリップが発生した後に積分の次数を下げるといった処理が不要になるので、クリップを特別な回路で検出する必要がない。くわえて、クリップの検出を契機として事後的に対処するのではなく、未然にクリップの発生を防止することができる。
【００１９】
＜２．第２実施形態＞
第２実施形態に係るＤ級増幅回路は、三角波発生部３０において三角波信号ＴＲＩの他にこれを反転した三角波信号を生成する点、及びＰＷＭ信号生成部４０の替わりにＰＷＭ信号生成部８０を用いる点を除いて、図１に示す第１実施形態のＤ級増幅回路１００と同様に構成されている。なお、以下の説明では、三角波信号と反転した三角波信号とを区別するため、前者を第１三角波信号ＴＲＩａと称し、後者を第２三角波信号ＴＲＩｂと称する。また、図１に示すオペアンプ１１の負出力端子から出力される積分信号を第１積分信号Ｘａと称し（第１実施形態の積分信号Ｘ）を付し、その正出力端子から出力される積分信号を第２積分信号Ｘｂと称する。
【００２０】
図４にＰＷＭ信号発生部８０の構成を示す。この図に示すようにＰＷＭ信号発生部８０は、抵抗８１〜８８、遅延回路９０及び９１、コンパレータ５１及び５２、ノア回路５３、並びにアンド回路５４を備える。遅延回路９０は第１三角波信号ＴＲＩａを遅延して遅延第１三角波信号ＴＲＩａ’を出力する一方、遅延回路９１は第２三角波信号ＴＲＩｂを遅延して遅延第２三角波信号ＴＲＩｂ’を出力する。ここで、遅延回路９０及び９１の遅延時間は、第１三角波信号ＴＲＩａの１周期に対して微小な時間となるように設定されている。
【００２１】
抵抗８１及び８５は、第１積分信号Ｘａと第１三角波信号ＴＲＩａとを合成して第１合成信号ａを生成し、抵抗８３及び８７は、第２積分信号Ｘｂと第２三角波信号ＴＲＩｂとを合成して第２合成信号ｂを生成し、抵抗８２及び８８は、第１積分信号Ｘａと遅延第２三角波信号ＴＲＩｂ’とを合成して第３合成信号ｃを生成し、抵抗８４及び８６は、第２積分信号Ｘｂと遅延第１三角波信号ＴＲＩａ’とを合成して第４合成信号ｄを生成する。
【００２２】
コンパレータ５１は、第１合成信号ａと第２合成信号ｂとを比較して、第１比較信号Ｃａを生成する。第１比較信号Ｃａは、第１合成信号ａのレベルが第２合成信号ｂのレベルを上回るとローレベルとなり、第１合成信号ａのレベルが第２合成信号ｂのレベルを下回るとハイレベルとなる。一方、コンパレータ５２は、第３合成信号ｃと第４合成信号ｄとを比較して、第２比較信号Ｃｂを生成する。第２比較信号Ｃｂは、第３合成信号ｃのレベルが第４合成信号ｄのレベルを上回るとローレベルとなり、第３合成信号ｃのレベルが第４合成信号ｄのレベルを下回るとハイレベルとなる。
【００２３】
ノア回路５３は、負論理で論理積を演算する論理回路である。ノア回路５３から出力される第１パルス幅変調信号Ｐａは、第１比較信号Ｃａと第２比較信号Ｃｂとがともにローレベルのときハイレベルとなり、他の場合にはローレベルとなる。一方、アンド回路５４は正論理で論理積を演算する論理回路である。アンド回路５４から出力される第２パルス幅変調信号Ｐｂは、第１比較信号Ｃａと第２比較信号Ｃｂとがともにハイレベルのときハイレベルとなり、他の場合にはローレベルとなる。
【００２４】
次に、第２実施形態に係るＤ級増幅回路の動作を説明する。
（１）入力信号Ｖin+＝入力信号Ｖin-
図５に入力信号Ｖin+と入力信号Ｖin-が同じ値の場合におけるＤ級増幅回路１００の各部の波形を示す。第１三角波信号ＴＲＩａ及び遅延第１三角波信号ＴＲＩａ’と第１積分信号Ｘａとの位相関係は、ほぼ同一である。また、第２三角波信号ＴＲＩｂ及び遅延第２三角波信号ＴＲＩｂ’と第２積分信号Ｘｂとの位相関係は、ほぼ同一である。第１比較信号Ｃａ及び第２比較信号Ｃｂは、コンパレータ５１及び５２の入力たる第１〜第４合成信号ａ〜ｄに同期した波形となる。
【００２５】
コンパレータ５１の出力たる第１比較信号Ｃａは、（第１合成信号ａ）＞（第２合成信号ｂ）のときにローレベル、（第１合成信号ａ）＜（第２合成信号ｂ）のときにハイレベルとなる。また、コンパレータ５２の出力たる第２比較信号Ｃｂは、（第３合成信号ｃ）＞（第４合成信号ｄ）のときにローレベル、（第３合成信号ｃ）＜（第４合成信号ｄ）のときにハイレベルとなる。このため、図５に示すように第１比較信号Ｃａは、時刻ｔ１１から時刻ｔ１３までの期間にハイレベルとなり、時刻ｔ１３から時刻ｔ１５までの期間にローレベルとなる。また、第２比較信号Ｃｂは時刻ｔ１２から時刻ｔ１４までの期間にローレベルとなり、時刻ｔ１４から時刻ｔ１６までの期間にハイレベルとなる。
そして、第１合成信号ａと第２合成信号ｂとの交点（時刻ｔ１１）から第３合成信号ｃと第４合成信号ｄとの交点（時刻ｔ１２）までの期間、第２パルス幅変調信号Ｐｂがハイレベルとなる。また、次の第２合成信号ｂと第１合成信号ａとの交点（時刻ｔ１３）から第３合成信号ｃと第４合成信号ｄとの交点（時刻ｔ１４）までの期間、第１パルス幅変調信号Ｐａがハイレベルとなる。
【００２６】
ここで、第１パルス幅変調信号Ｐａ又は第２パルス幅変調信号Ｐｂがハイレベルとなっている期間は、第１三角波信号ＴＲＩａと遅延第１三角波信号ＴＲＩａ’の位相差（微小角度θ）及び第２三角波信号ＴＲＩｂと遅延第２三角波信号ＴＲＩｂ’の位相差（微小角度θ）に依存する。そこで、遅延回路２１及び２２における遅延時間を所望値まで充分短くして、位相差（微小角度θ）を小さくすることにより、第１及び第２パルス幅変調信号Ｐｂ及びＰａがハイレベルとなっている期間を所望値まで充分に短くすることができる。
【００２７】
すなわち、無入力（ゼロボルト値、以下同じ）の場合、第１及び第２パルス幅変調信号Ｐａ及びＰｂにおけるハイレベル期間をデューティ比０〜数％にすることができる。第１及び第２パルス幅変調信号Ｐａ及びＰｂは、出力フィルタ６０を介してスピーカ７０に流れ込む。無入力の場合、第１及び第２パルス幅変調信号Ｐａ及びＰｂはデューティ比０〜数％なので、第１及び第２パルス幅変調信号Ｐｂ及びＰａに重畳している直流成分をほぼゼロにすることができる。
【００２８】
（２）入力信号Ｖin+＞入力信号Ｖin-
次に、図６に入力信号Ｖin+＞入力信号Ｖin-におけるＤ級増幅回路１００の各部の波形を示す。この図に示されるように第１積分信号Ｘａと第２積分信号Ｘｂとの差が図５の場合よりも大きくなっている。そして、第１合成信号ａと第４合成信号ｄとの位相差、及び第２合成信号ｂと第３合成信号ｃとの位相差は、図５の場合よりも大きくなっている。これより、第１合成信号ａと第２合成信号ｂとの交点（時刻ｔ２１）から第３合成信号ｃと第４合成信号ｄとの交点（時刻ｔ２２）までの期間が図５の場合（時刻ｔ１１から時刻ｔ１２）よりも長くなっており、第２パルス幅変調信号Ｐｂがハイレベルとなる期間が図５の場合よりも長くなる。
【００２９】
コンパレータ５１の第１比較信号Ｃａは、第１合成信号ａと第２合成信号ｂとの交点ごとに、ハイレベルからローレベルへ、又はローレベルからハイレベルへを遷移する。また、コンパレータ５２の第２比較信号Ｃｂは、第３合成信号ｃと第４合成信号ｄとの交点ごとに、ハイレベルからローレベルへ、又はローレベルからハイレベルへ遷移する。
【００３０】
ここで、第２パルス幅変調信号Ｐｂの論理レベルは、第１比較信号Ｃａと第２比較信号Ｃｂの論理積で与えられるから、時刻ｔ２１から時刻ｔ２２までの期間、時刻ｔ２３から時刻ｔ２４までの期間、時刻ｔ２５から時刻ｔ２６までの期間、ハイレベルとなる。これらにより、第２パルス幅変調信号Ｐｂがハイレベルとなっている期間のデューティ比は、入力信号Ｖin+の大きさにほぼ比例する。換言すれば、第２パルス幅変調信号Ｐｂは入力信号Ｖin+をパルス幅変調した信号となる。一方、第１パルス幅変調信号Ｐａは常にローレベルとなっている。これは、図６に示す（入力信号Ｖin+）＞（入力信号Ｖin-）のとき、第１比較信号Ｃａ及び第２比較信号Ｃｂが共にローレベルとなる期間がないからである。
【００３１】
（３）入力信号Ｖin+＜入力信号Ｖin-
次に、図７に入力信号Ｖin+＜入力信号Ｖin-におけるＤ級増幅回路１００の各部の波形を示す。この場合、第１合成信号ａと第２合成信号ｂとの交点と、第３合成信号ｃと第４合成信号ｄとの交点との時間関係は、図６の場合に比べて、それぞれ反対になっている。
コンパレータ５１の第１比較信号Ｃａは、第１合成信号ａと第２合成信号ｂとの交点（時刻ｔ３２）から次の第１合成信号ａと第２合成信号ｂとの交点（時刻ｔ３３）までハイレベルとなる。次いでコンパレータ５１の第１比較信号Ｃａは、時刻ｔ３３から次の第１合成信号ａと第２合成信号ｂとの交点（時刻ｔ３６）まではローレベルとなり、以降は上記動作を繰り返す。
【００３２】
コンパレータ５２の第２比較信号Ｃｂは、第３合成信号ｃと第４合成信号ｄとの交点（時刻ｔ３１）から次の第３合成信号ｃと第４合成信号ｄとの交点（時刻ｔ３４）までローレベルとなる。次いでコンパレータ５２の第２比較信号Ｃｂは、時刻ｔ３４から次の第３合成信号ｃと第４合成信号ｄとの交点（時刻ｔ３５）まではハイレベルとなり、以降は上記動作を繰り返す。
【００３３】
ここで、第２パルス幅変調信号Ｐｂの論理レベルは、第１比較信号Ｃａと第２比較信号Ｃｂの論理積で与えられるから、その論理レベルは常にローレベルとなる。また、第１パルス幅変調信号Ｐａは第１比較信号Ｃａ及び第２比較信号Ｃｂが共にローレベルとのときハイレベルとなる。第１パルス幅変調信号Ｐａがハイレベルとなっている期間のデューティ比は入力信号Ｖin-の大きさにほぼ比例する。換言すれば、第１パルス幅変調信号Ｐａは入力信号Ｖin-をパルス幅変調した信号となる。
【００３４】
これらにより、本実施形態のＤ級増幅回路によれば、入力信号Ｖinを、０ボルト値、プラス値及びマイナス値のいずれかからなる３値のＰＷＭ信号に変換して出力することができる。また、本実施形態のＤ級増幅回路によれば、入力信号Ｖinが所定値以上となった場合、図６及び図７に示すように第１パルス幅変調信号Ｐａ又は第２パルス幅変調信号Ｐｂの一方（片側）のみのスイッチング波形となる。
【００３５】
この場合でも、本実施形態のＤ級増幅回路によれば、演算増幅部１０の入力にフィルタ２０を介して第１パルス幅変調信号Ｐａ及び第２パルス幅変調信号Ｐｂをフィードバックしているので、クリップを未然に防止することができる。
なお、第２実施形態では、出力フィルタ６０を省略してもよい。本実施形態によれば、無入力の場合に第１及び第２パルス幅変調信号Ｐａ及びＰｂのデューティ比を極めて小さくすることができるので、そこに重畳する直流成分を殆ど無くすことができる。スピーカ７０やケーブルには寄生インダクタンスがあり、スピーカ７０には抵抗成分があるので、出力フィルタ６０を省略してもスピーカ７０が直流成分によって破壊されることがない。これにより、構成を簡素化してコストダウンを図ることが可能となる。
【図面の簡単な説明】
【００３６】
【図１】第１実施形態に係るＤ級増幅回路の構成を示すブロック図である。
【図２】第１実施形態に係るＤ級増幅回路に用いられるＰＷＭ信号生成部の詳細な構成を示す回路図である。
【図３】同実施形態のＤ級増幅回路の動作を示すタイミングチャートである。
【図４】第２実施形態のＤ級増幅回路に用いられるＰＷＭ信号生成部の詳細な構成を示す回路図である。
【図５】同実施形態のＤ級増幅回路の動作を示すタイミングチャートである。
【図６】同実施形態のＤ級増幅回路の動作を示すタイミングチャートである。
【図７】同実施形態のＤ級増幅回路の動作を示すタイミングチャートである。
【図８】従来のＤ級増幅回路の動作を示すタイミングチャートである。
【符号の説明】
【００３７】
１０……演算増幅部（演算手段）、２０……ローパスフィルタ、３０……三角波発生部（三角波発生手段）、４０……ＰＷＭ信号生成部、５０……コンパレータ（比較手段）、５１……第１コンパレータ、５２……第２コンパレータ、５３……ノア回路（第１論理回路）、５４……アンド回路（第２論理回路）、９０，９１……遅延回路、１００……Ｄ級増幅回路、Ｖin+，Ｖin+……入力信号、ＦＢａ，ＦＢｂ……フィードバック信号、Ｘ……積分信号、Ｘａ……第１積分信号、Ｘｂ……第２積分信号、ＴＲＩ……三角波信号、ＴＲＩａ……第１三角波信号、ＴＲＩｂ……第２三角波信号、ＴＲＩａ’……遅延第１三角波信号、ＴＲＩｂ’……遅延第２三角波信号、Ｐａ，Ｐｂ……パルス幅変調信号、ａ〜ｄ……第１〜第４合成信号。
【図１】
2008017310.tif 000003
【図２】
2008017310.tif 000004
【図３】
2008017310.tif 000005
【図４】
2008017310.tif 000006
【図５】
2008017310.tif 000007
【図６】
2008017310.tif 000008
【図７】
2008017310.tif 000009
【図８】
2008017310.tif 000010