(57)【要約】【課題】不良セルの救済効率を向上させ、半導体メモリの製造歩留りを向上できる。【解決手段】本発明の例に関わる半導体メモリは、第１のメイン制御線を含む第１のメイングループを有するメモリセルアレイ１Ａと、第１のメイン制御線と同一方向に延びるスペア制御線を含むスペアグループを有するスペアセルアレイ１Ｂと、スペアグループに対して第１及び第２の不良アドレスを記憶するリダンダンシイフューズ回路１２とを具備し、メモリセルアレイ１Ａ及びスペアセルアレイ１Ｂは、第１のメイン制御線及びスペア制御線が延びる方向に分割される第１及び第２のエリアＹ０，Ｙ１を有し、リダンダンシイフューズ回路１２は、エリアＹ０，Ｙ１のうちの１つを指定するアドレス信号に基づき、第１のメイングループ内のエリアＹ０，Ｙ１とスペアグループ内のエリアＹ０，Ｙ１とを、エリア単位で選択的に置き換える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のメイン制御線を含む第１のメイングループを有するメモリセルアレイと、前記第１のメイン制御線と同一方向に延びるスペア制御線を含むスペアグループを有するスペアセルアレイと、前記スペアグループに対して第１及び第２の不良アドレスを記憶するリダンダンシイフューズ回路とを具備し、前記メモリセルアレイ及び前記スペアセルアレイは、前記第１のメイン制御線及び前記スペア制御線が延びる方向に分割される第１及び第２のエリアを有し、前記リダンダンシイフューズ回路は、前記第１及び第２のエリアのうちの１つを指定するアドレス信号に基づき、前記第１のメイングループ内の第１及び第２のエリアと前記スペアグループ内の第１及び第２のエリアとを、エリア単位で選択的に置き換えることを特徴とする半導体メモリ。
【請求項２】
外部アドレスにより指定されるメモリセルが前記第１のエリア内に存在する場合、前記第１の不良アドレスが読み出され、前記外部アドレスと前記第１の不良アドレスとが比較され、前記外部アドレスにより指定されるメモリセルが前記第２のエリア内に存在する場合、前記第２の不良アドレスが読み出され、前記外部アドレスと前記第２の不良アドレスとが比較されることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記メモリセルアレイは、第２のメイン制御線を含む第２のメイングループを有し、前記第１のメイングループのうち前記第１のエリア内に存在するメモリセルを前記スペアグループのうち前記第１のエリア内に存在するスペアセルに置き換え、前記第２のメイングループのうち前記第２のエリア内に存在するメモリセルを前記スペアグループのうち前記第２のエリア内に存在するスペアセルに置き換えること特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記リダンダンシイフューズ回路は、前記第１の不良アドレスを記憶する第１のフューズセットと、前記第２の不良アドレスを記憶する第２のフューズセットと、前記アドレス信号に基づき、前記第１及び第２のフューズセットのうち１つを選択するデコーダとを具備し、前記第１及び第２のエリアのうちの１つを指定するアドレス信号に基づき、前記第１及び第２の不良アドレスのうちの１つを選択的に読み出すことを特徴とする請求項１に記載の半導体メモリ。
【請求項５】
前記リダンダンシイフューズ回路は、前記第１のフューズセットに対応する第１のラッチ回路と、前記第２のフューズセットに対応する第２のラッチ回路と、前記アドレス信号に基づき、前記第１及び第２のラッチ回路のうち１つを選択する選択回路とを具備することを特徴とする請求項４に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係り、特に、リダンダンシイフューズ回路に関する。
【背景技術】
【０００２】
近年、揮発性或いは不揮発性の半導体メモリを有する電子機器が広く流通している。
【０００３】
それらの半導体メモリは、メモリセルの微細化などに起因し、製造時にメモリセルに欠陥が発生する。その欠陥により、メモリセルは不良となる場合がある。
【０００４】
その場合、リダンダンシイフューズ回路により、その不良セルと、メモリセルアレイ内に設けられたスペアセルとを置き換え、半導体メモリを有するチップを救済する処置がなされる（例えば、特許文献１参照）。
【０００５】
カラムリダンダンシイにおいて、スペアセルアレイは、例えば、４本のスペアビット線を、１つの固定置き換え単位（スペアグループ）として、メモリセルアレイに隣接して、設けられる。
【０００６】
メモリセルアレイ内の不良カラムは、上記のスペアセルアレイの固定置換え単位、つまり、４つのカラム（４本のスペアビット線）単位で、正常なスペアセルと置き換えられる。
【０００７】
上記のように、不良セルは、スペアセルアレイ全体と置き換えられる。それゆえ、スペアセルアレイが１セットの場合に、複数の置き換え単位に跨って不良セルが存在すると、不良カラムとスペアセルアレイとの置き換えは１セット分しか行えず、メモリ不良となってしまう。
【０００８】
また、ロウリダンダンシイにおいて、スペアセルアレイは、例えば、８本のスペアワード線を、１つの固定置換え単位として設けられる。
【０００９】
メモリセルアレイ内の不良ロウは、８つのロウ（８本のスペアワード線）単位で、正常なスペアセルと置き換えられる。この場合にも、カラムリダンダンシイの場合と同様の問題が発生するため、不良ロウとスペアセルアレイとの置き換えができず、メモリ不良となってしまう。
【００１０】
この問題に対処するため、スペアセルアレイを複数セット設けることも可能である。しかし、その場合には、回路規模が大きくなり、また、半導体メモリの動作も複雑になってしてしまう。
【特許文献１】特開２００３−２４９０９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の例は、不良セルの救済効率を向上させ、半導体メモリの製造歩留りを向上できる技術を提案する。
【課題を解決するための手段】
【００１２】
本発明の例に関わる半導体メモリは、第１のメイン制御線を含む第１のメイングループを有するメモリセルアレイと、前記第１のメイン制御線と同一方向に延びるスペア制御線を含むスペアグループを有するスペアセルアレイと、前記スペアグループに対して第１及び第２の不良アドレスを記憶するリダンダンシイフューズ回路とを具備し、前記メモリセルアレイ及び前記スペアセルアレイは、前記第１のメイン制御線及び前記スペア制御線が延びる方向に分割される第１及び第２のエリアを有し、前記リダンダンシイフューズ回路は、前記第１及び第２のエリアのうちの１つを指定するアドレス信号に基づき、前記第１のメイングループ内の第１及び第２のエリアと前記スペアグループ内の第１及び第２のエリアとを、エリア単位で選択的に置き換えることを備える。
【発明の効果】
【００１３】
本発明の例によれば、不良セルの救済効率を向上させ、半導体メモリの製造歩留りを向上できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１５】
１．  概要  
まず、本発明の例では、メイン制御線（メインビット線又はメインワード線）を含むメイングループを有するメインメモリセルアレイと、メイン制御線と同一方向に延びるスペア制御線（スペアビット線又はスペアワード線）を含むスペアグループを有するスペアセルアレイとを前提とする。
【００１６】
この場合、従来のリダンダンシイフューズ回路は、１つのスペアグループに対して１つの不良アドレスを記憶する。即ち、１つのメイングループがリダンダンシイ置き換え単位となるため、例えば、複数のメイングループに跨って不良セルが存在するときに、すべての不良セルを１つのスペアグループのみで救済できず、不良セルの救済効率が低下する。
【００１７】
これに対し、本発明の例では、メモリセルアレイ及びスペアセルアレイは、メイン制御線及びスペア制御線が延びる方向に複数のエリアに分割されると共に、リダンダンシイフューズ回路は、１つのスペアグループに対して複数の不良アドレスを記憶する。
【００１８】
また、リダンダンシイフューズ回路は、複数のエリアのうちの１つを指定するアドレス信号に基づき、例えば、複数の不良アドレスのうちの１つを選択的に読み出して、メイングループ内の１つのエリアとスペアグループ内の１つのエリアとを置き換える。
【００１９】
即ち、リダンダンシイ置き換え単位は、１つのメイングループ内の１つのエリアとなるため、例えば、複数のメイングループに跨って、不良セルが存在するときにも、すべての不良セルを救済できる可能性が増し、不良セルの救済効率が向上する。
【００２０】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２１】
（１）  第１の実施形態  
本実施形態においては、本発明の例を、半導体メモリのカラムリダンダンシイに適用した例について説明する。
【００２２】
（ａ）  全体構成  
以下、図１及び図２を用いて、本実施の形態について説明する。
【００２３】
図１は、本実施の形態の半導体メモリ装置の全体構成を示す図である。
【００２４】
図１に示すように、メモリセルアレイ部１Ａは、アレイ状に配置された複数のメモリセルから構成される。
【００２５】
メモリセルアレイ１Ａは、例えば、フラッシュメモリである。尚、メモリセルアレイ１Ａは、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など、メモリセルがアレイ状に配置されたものであれば、メモリセルの種類は問わない。
【００２６】
メモリセルアレイ１Ａ内には、カラム方向に延びる複数本のメインビット線が配置される。これらのメインビット線は、例えば、６４本毎に、１つのブロックにまとめられる。また、メモリセルアレイ１Ａ内には、例えば、１２８本のワード線が配置される。
【００２７】
スペアセルアレイ１Ｂは、メモリセルアレイ１Ａに隣接して配置される。スペアセルアレイ１Ｂは、アレイ状に配置された複数のスペアセルから構成され、メモリセルアレイ１Ａ内に不良セルが存在する場合に、その不良セルの代わりとなる。
【００２８】
スペアセルアレイ１Ｂは、例えば、４本のスペアビット線を１セット分として配置される。
【００２９】
メモリセルアレイ１Ａ及びスペアセルアレイ１Ｂは、メインビット線及びスペアビット線が延びる方向、即ち、カラム方向に２つに分割される。但し、この分割数は、２つに限られず、３つ以上であってもよい。
【００３０】
例えば、ワード線の本数が１２８本の場合、１〜６４本までのワード線に対応するエリアをＹ０、６５〜１２８本のワード線に対応するエリアをＹ１とすることができる。
【００３１】
この２つのエリアＹ０，Ｙ１は、例えば、ロウアドレスの最上位ビット（１ビット）Ａ１６で、判別できる。また、メモリセルアレイ１Ａ及びスペアセルアレイ１Ｂが４つのエリア分割される場合には、ロウアドレスの上位２ビット、２Ｎのエリアに分割される場合には、ロウアドレスの上位Ｎビットで、各エリアを判別できる。
【００３２】
本実施形態においては、４本のメインビット線を１つのメイングループとし、４本のスペアビット線を１つのスペアグループとしている。それゆえ、メモリセルアレイ１Ａ内の１つのブロックは、１６個のメイングループから構成されている。
【００３３】
それゆえ、例えば、従来は、１つのメイングループが置き換え単位となるため、メモリセルアレイ１Ａ内に、２つの不良のメモリセルＡ，Ｂが存在しているときは、これら２つのメモリセルＡ，Ｂを同時に救済できるが、メモリセルアレイ１Ａ内に２つの不良のメモリセルＡ，Ｃが存在しているとき、これら２つのメモリセルＡ，Ｃを同時に救済することができない。しかし、本発明の例では、１つのメイングループ内の１つのエリアが置き換え単位となるため、不良のメモリセルＡは、スペアセルアレイ１Ｂ内のエリアＹ０のスペアセルＡ’に置き換え、不良メモリセルＣは、スペアセルアレイ１Ｂ内のエリアＹ１内のスペアセルＣ’に置き換えることができる。したがって、本発明の例では、従来に比べて、救済効率を向上できる。
【００３４】
アドレスデコーダ３は、アドレスバッファ２を経由して入力された外部アドレス信号をデコードする。そして、アドレスデコーダ３は、メモリセルアレイ１Ａのロウ方向の制御を行うためのロウメインアドレス信号ＲＭＡ、ロウサブアドレス信号ＲＳＡ、カラムアドレス信号ＣＡ及びＩ／Ｏ選択信号Ｉ／Ｏ・ＳＥＬを生成する。
【００３５】
ロウメインデコーダ４及びロウサブデコーダ５は、ロウメインアドレス信号ＲＭＡ、ロウサブアドレス信号ＲＳＡに基づいて、ワード線を選択する。
【００３６】
カラムデコーダ６は、カラムアドレス信号ＣＡ及びＩ／Ｏ選択信号Ｉ／Ｏ・ＳＥＬに基づいて、カラム選択スイッチ８を制御する。
【００３７】
Ｒ／Ｄカラム制御回路７は、Ｉ／Ｏ選択信号Ｉ／Ｏ・ＳＥＬに基づいて、スペアセルアレイ１Ｂからデータが出力されるように、カラム選択スイッチ８を制御する。
【００３８】
ロウデコーダ４，５及びカラムデコーダ６により選択されたメモリセルのデータ（以下、リードデータ）は、カラム選択スイッチ８、Ｉ／Ｏ９、センスアンプ（以下、Ｓ／Ａ）１０、バッファ回路１１を経由して、チップの外部に出力される。
【００３９】
カラム選択スイッチ８は、カラムデコーダ６及びリダンダンシイ（Ｒ／Ｄ）カラム制御回路７によって、選択されたカラムを制御する。
【００４０】
複数のＩ／Ｏ９は、メモリセルアレイ１Ａの各ブロックに対して、設けられ、例えば、３２ビット分、備えられている。また、スペアセルアレイ１Ｂに対して、例えば、１ビット分のＩ／Ｏが備えられる。そして、複数のＳ／Ａ１０は、複数のＩ／Ｏ９のそれぞれに対応して、備えられる。
【００４１】
また、Ｓ／Ａ１０から出力されたリードデータは、バッファ回路１１に入力される。バッファ回路１１内には、メモリセルアレイ１Ａからのデータが入力されるバッファ１１Ａと、スペアセルアレイ１Ｂからのデータが入力されるバッファ１１Ｂを備える。
【００４２】
バッファ１１Ａ，１１Ｂは、Ｒ／Ｄカラム制御回路７の出力信号に基づき、メモリセルアレイ１Ａ側或いはスペアセルアレイ１Ｂ側のどちらか一方が、活性化される。
【００４３】
そして、リードデータは、バッファ回路１１を介して、チップの外部に出力される。
【００４４】
尚、バッファ回路１１から出力されたデータは、誤り訂正を行うためにＥＣＣ補正回路を経由して、リードデータとして出力されるが、本実施形態においては、ＥＣＣ補正回路は図示せず省略する。
【００４５】
リダンダンシイフューズ回路１２は、メモリセルアレイ１Ａ内の不良セルのアドレスを記憶し、それに基づき、１つのメイングループ内の１つのエリアと１つのスペアグループ内の１つのエリアとを置き換えるためのリダンダンシイ情報を出力する。そのリダンダンシイ情報は、リダンダンシイカラムアドレス信号Ｒ／Ｄ・ＣＯＬ、リダンダンシイＩ／Ｏアドレス信号Ｒ／Ｄ・Ｉ／Ｏ、イネーブル信号ＥＮから構成される。
【００４６】
コンパレータ１３Ａは、イネーブル信号ＥＮがイネーブル状態（例えば、“Ｈ”）のとき、アドレスバッファ２を経由して入力される外部アドレス信号（カラムアドレス信号）と、リダンダンシイカラムアドレス信号Ｒ／Ｄ・ＣＯＬとを比較し、その比較結果を出力する。  
外部アドレス信号とリダンダンシイカラムアドレス信号Ｒ／Ｄ・ＣＯＬが一致しない場合、コンパレータ１３Ａは、ヒット信号ＨＩＴ・ＣＯＬを“Ｌ”にする。一方、入力された外部アドレス信号とリダンダンシイカラムアドレス信号Ｒ／Ｄ・ＣＯＬが一致する場合、コンパレータ１３Ａは、ヒット信号ＨＩＴ・ＣＯＬを“Ｈ”にする。
【００４７】
コンパレータ１３Ｂは、イネーブル信号ＥＮがイネーブル状態のとき、アドレスバッファ２を経由して入力される外部アドレス信号（Ｉ／Ｏ選択信号）とリダンダンシイカラムＩ／Ｏ信号Ｒ／Ｄ・Ｉ／Ｏとを比較し、その比較結果を出力する。  
外部アドレス信号とリダンダンシイＩ／Ｏアドレス信号Ｒ／Ｄ・Ｉ／Ｏが一致しない場合、コンパレータ１３Ｂは、ヒット信号ＨＩＴ・Ｉ／Ｏを“Ｌ”にする。一方、外部アドレス信号とリダンダンシイＩ／Ｏアドレス信号Ｒ／Ｄ・Ｉ／Ｏが一致する場合、コンパレータ１３Ｂは、ヒット信号ＨＩＴ・Ｉ／Ｏを“Ｈ”にする。
【００４８】
メモリセルアレイ１Ａ内の不良カラムとスペアカラム１Ｂとの置き換えは、外部アドレスとリダンダンシイフューズ回路１２内にプログラムされている不良カラム／ロウアドレスが一致するか否かにより、実行される。
【００４９】
以下、図２を用いて、リダンダンシイフューズ回路１２の構成について説明する。尚、図２は、簡単化のため、１セットのカラムスペアセルアレイを、カラム方向に２つのエリアに分割した場合の例について示す。
【００５０】
リダンダンシイフューズ回路１２は、リダンダンシイ（Ｒ／Ｄ）フューズアレイ１４とフューズラッチ回路１７Ａ，１７Ｂとを有する。
【００５１】
Ｒ／Ｄフューズアレイ１４は、ここでは、Ｅ−フューズとする。但し、本発明の例においては、Ｒ／Ｄフューズアレイ１４は、Ｅ−フューズに限定されない。例えば、レーザ溶断フューズでもよい。
【００５２】
Ｒ／Ｄフューズアレイ１４に対するプログラムは、アセンブリ工程終了後、セル耐圧ストレス及びリークなどのテストを行った後に行われる。メモリセルアレイ１Ａ内に不良セルが存在する場合には、Ｒ／Ｄフューズアレイ１４に対して、不良アドレスのプログラムを実行する。
【００５３】
不良アドレスは、例えば、１１ビットである。その不良アドレスは、例えば、リダンダンシイＩ／Ｏアドレスが６ビット、リダンダンシイカラムアドレスが４ビット、そして、イネーブルが１ビットで、割り付けられている。
【００５４】
リダンダンシイＩ／Ｏアドレスは、３２ビット分のＩ／Ｏのうち、不良セルが存在する１つのブロックが接続されるＩ／Ｏのアドレスを示す。尚、リダンダンシイＩ／Ｏアドレスのうち１ビットは、誤り訂正（ＥＣＣ）用のパリティビットである。
【００５５】
リダンダンシイカラムアドレスは、１つのブロック内の１６個のメイングループのうち、不良セルが存在する１つメイングループのアドレスを示す。
【００５６】
メモリセルアレイ１Ａ内のエリアＹ０（１〜６４本のワード線側）の不良アドレス、例えば、不良セルＡが接続されるメインビット線が属するメイングループのアドレスが、フューズ回路１４Ａにプログラムされる。そして、エリアＹ１（６５〜１２８本のワード線側）の不良アドレス、例えば、不良セルＣが接続されるメインビット線が属するメイングループのアドレスが、フューズ回路１４Ｂにプログラムされる。
【００５７】
フューズ回路１４Ａ、１４Ｂは、マルチプレクサ１８Ａの出力に基づき、ロウデコーダ１５によって、どちらか一方が選択される。
【００５８】
マルチプレクサ１８Ａは、制御イネーブル信号ＥＮ・ＣＯＮＴによって制御され、読み出し用アドレス及びプログラム用アドレスが入力される。読み出し用アドレス及びプログラム用アドレスは、例えば、ロウアドレスの最上位ビットＡ１６である。
【００５９】
フューズロウデコーダ１５は、マルチプレクサ１８Ａから出力された信号（“０”又は“１”）に基づいて、２つのフューズ回路１４Ａ，１４Ｂのうち、どちらか一方を選択する。
【００６０】
選択されたフューズ回路１４Ａ，１４Ｂから出力された不良アドレスは、Ｓ／Ａ１６を経由して、フューズラッチ回路１７Ａ，１７Ｂに出力される。
【００６１】
その出力された不良アドレスが、カラムリダンダンシイ情報として用いられる。
【００６２】
フューズラッチ回路１７Ａ、１７Ｂは、マルチプレクサ１８Ｂの出力に基づいて、選択回路１９により、選択される。例えば、フューズラッチ回路１７Ａは、エリアＹ０用に用いられ、フューズラッチ回路１７Ｂは、エリアＹ１用に用いられる。
【００６３】
マルチプレクサ１８Ｂは、制御イネーブル信号ＥＮ・ＣＯＮＴによって制御され、読み出し用クロック信号及びプログラム用クロック信号のどちらか一方を、フューズラッチ選択回路１９に供給する。
【００６４】
また、フューズラッチ選択回路１９には、ラッチイネーブル信号ＥＮ・Ｌａｔｃｈが、さらに、供給される。このラッチイネーブル信号ＥＮ・Ｌａｔｃｈは、ロウアドレスの最上位ビットＡ１６であり、即ち、Ｙ０側“０”或いはＹ１側“１”を示す信号である。尚、ラッチイネーブル信号（Ａ１６）ＥＮ・Ｌａｔｃｈは、スペアセルアレイ１が、例えば、４つのエリアに分割される場合には、ロウアドレスの上位２ビット、２Ｎのエリアに分割される場合には、ロウアドレスの上位Ｎビットとなる。
【００６５】
フューズラッチ選択回路１９は、そのロウアドレスの最上位ビットＡ１６に基づき、２つのフューズラッチ回路１７Ａ，１７Ｂのどちらか一方を選択する。
【００６６】
例えば、ロウアドレスの最上位ビットが“０”（エリアＹ０）のとき、フューズラッチ回路１７Ａが選択され、“１”（エリアＹ１）のときには、フューズラッチ回路１７Ｂが選択される。
【００６７】
それゆえ、リダンダンシイフューズ回路１２は、２つのエリアのうちの１つを指定するアドレス信号に基づき、２つの不良アドレスのうちの１つを選択的に読み出すことができる。
【００６８】
そして、選択された１つのフューズラッチ回路は、６ビットのリダンダンシイＩ／Ｏアドレス信号Ｒ／Ｄ・Ｉ／Ｏ、４ビットのリダンダンシイカラムアドレス信号Ｒ／Ｄ・ＣＯＬ、１ビットのイネーブル信号ＥＮを出力する。
【００６９】
これにより、分割されるエリア分の不良アドレスに基づいて、選択的にメモリセルアレイの特定エリア（例えば、Ｙ０）のメイングループを、特定エリアのスペアグループと置き換えることができる。
【００７０】
但し、本実施形態のような２つのフューズラッチ回路１７Ａ，１７Ｂ及びフューズラッチ選択回路１９を設けず、従来と同様に、すべての不良アドレスを同時に読み出して、それらの不良アドレスと外部アドレス信号とをコンパレータ１３Ａ、１３Ｂによって比較し、分割されるエリア分の不良アドレスに基づいて、選択的にメモリセルアレイの特定エリアのメイングループを、特定エリアのスペアグループと置き換えても良い。
【００７１】
尚、本実施形態において、スペアセルアレイが２つのエリアに分割される場合について述べたので、フューズラッチ回路は２個であったが、フューズラッチ回路は、メモリセルアレイ及びスペアセルアレイが分割されたエリアの分だけ設けられ、メモリセルアレイ１Ａ及びスペアセルアレイ１Ｂが２Ｎのエリアに分割された場合には、２Ｎ個のフューズラッチ回路が設けられる。
【００７２】
以上のように、リダンダンシイの置き換え単位を、１つのメイングループ内の１つのエリアとすることで、複数のメイングループに跨って不良セルが存在するときにも、すべての不良セルを救済できる可能性が増し、不良セルの救済効率が向上する。
【００７３】
したがって、半導体メモリの製造歩留まりを向上できる。
【００７４】
（ｂ）  動作  
以下、読み出し動作を例として、本実施の形態の半導体メモリ回路の動作について説明する。
【００７５】
はじめに、アセンブリ工程終了後、アドレスデコーダ３を経由して入力されるテスト信号に基づいて、メモリセルアレイ１Ａ内に配置されたメモリセルの耐圧ストレス及びリークテストが実行される。
【００７６】
そのテストの結果、不良と判定されたセルのアドレスが、リダンダンシイフューズ回路１２内のフューズ回路１４Ａ，１４Ｂにプログラムされる。
【００７７】
読み出し或いは書き込み動作時、外部アドレス信号は、アドレスバッファ２を経由して、アドレスデコーダ３、コンパレータ１３Ａ，１３Ｂに入力される。
【００７８】
アドレスデコーダ３に入力されたアドレス信号は、デコードされ、ロウメインアドレス信号ＲＭＡ、ロウサブアドレス信号ＲＳＡ、カラムアドレス信号ＣＡが生成される。
【００７９】
そして、ロウメインアドレス信号ＲＭＡ及びロウサブアドレス信号ＲＳＡは、ロウメインデコーダ４、ロウサブデコーダ５に出力され、ワード線を選択する。カラムアドレス信号ＣＡは、カラムデコーダ６に出力される。
【００８０】
また、アドレスバッファ２は、ラッチイネーブル信号ＥＮ・Ｌａｔｃｈを、リダンダンシイフューズ回路１２に出力する。
【００８１】
リダンダンシイフューズ回路１２内に設けられるマルチプレクサ１８Ａは、制御イネーブル信号ＥＮ・ＣＯＮＴに基づき、読み出し用アドレス信号を出力する。
【００８２】
読み出し用アドレス信号及びプログラム用アドレス信号は、例えば、ロウアドレスの最上位ビットＡ１６である。そして、読み出し時或いはプログラム時の最初の動作が、例えば、Ｙ０側に対して、次の動作がＹ１側に対して行われるように、例えば、リダンダンシイシューズ回路１２のアドレスマップ或いは制御回路（図示せず）により、設定される。それにより、アドレス信号を示す“０”又は“１”が、交互にマルチプレクサ１８Ａに入力される。
【００８３】
マルチプレクサ１８Ａから出力された信号は、ロウデコーダ１５を経由し、Ｒ／Ｄフューズアレイ１４に入力される。その信号に基づき、カラムＲ／Ｄフューズアレイ１４内のフューズ回路１４Ａ，１４Ｂのうち、どちらか一方が選択される。
【００８４】
フューズ回路１４Ａ，１４Ｂのうち、選択されたフューズ回路にプログラムされた不良アドレスが、フューズセンスアンプ１６を経由し、フューズラッチ回路１７Ａ，１７Ｂに入力される。
【００８５】
フューズラッチ回路１７Ａ，１７Ｂは、ラッチイネーブル信号ＥＮ・Ｌａｔｃｈ、即ち、ロウアドレスの最上位ビットＡ１６に基づき、ラッチ選択回路１９により、２つのフューズラッチ回路１７Ａ，１７Ｂのうち、どちらか一方が選択される。
【００８６】
そして、選択されたフューズラッチ回路にプログラムされたカラムリダンダンシイ情報が出力される。
【００８７】
そのカラムリダンダンシイ情報は、リダンダンシイカラムアドレス信号Ｒ／Ｄ・ＣＯＬ、リダンダンシイＩ／Ｏアドレス信号Ｒ／Ｄ・Ｉ／Ｏ、イネーブル信号ＥＮから構成される。
【００８８】
コンパレータ１３Ａは、イネーブル信号ＥＮが、イネーブル状態（例えば、“Ｈ”）のとき、アドレス信号（カラムアドレス信号）とリダンダンシイカラムアドレス信号Ｒ／Ｄ・ＣＯＬとを比較し、ヒット信号ＨＩＴ・ＣＯＬを、アドレスデコーダ３に出力する。
【００８９】
コンパレータ１３Ｂは、イネーブル信号ＥＮが、イネーブル状態（例えば、“Ｈ”）のとき、アドレス信号（カラムアドレス信号）とリダンダンシイＩ／Ｏアドレス信号Ｒ／Ｄ・Ｉ／Ｏを比較し、ヒット信号ＨＩＴ・Ｉ／Ｏを、アドレスデコーダ３に出力する。
【００９０】
ヒット信号ＨＩＴ・ＣＯＬとヒット信号ＨＩＴ・Ｉ／Ｏが、共に“Ｈ”のとき、即ち、スペアセルアレイ１Ｂが選択されるとき、アドレスデコーダ２は、Ｉ／Ｏ選択信号Ｉ／Ｏ・ＳＥＬを“Ｈ”にする。  
その場合、カラムデコーダ６は非活性化され、Ｒ／Ｄカラム制御回路７は、活性化される。Ｒ／Ｄカラム制御回路７は、スペアセルアレイ１Ｂからデータが出力されるように、カラム選択スイッチ７を制御する。また、バッファ回路１１内のバッファ１１Ａ，１１Ｂのうち、メモリセルアレイ１Ａ側のバッファ１１Ａを非活性化し、スペアセルアレイ１Ｂ側のバッファ１１Ｂを活性化する。
【００９１】
そして、カラム選択スイッチ８は、スペアセルアレイ１Ｂを選択する。
【００９２】
よって、スペアセルアレイ１Ｂから読み出されたデータが、カラム選択スイッチ８、Ｉ／Ｏ９、Ｓ／Ａ１０、バッファ回路１１（バッファ１１Ｂ）を経由して、チップの外部へ出力される
一方、ヒット信号ＨＩＴ・ＣＯＬ及びヒット信号ＨＩＴ・Ｉ／Ｏが、共に“Ｌ”、または、どちらか一方が“Ｌ”の時、即ち、メモリセルアレイ１Ａが選択されるときには、Ｉ／Ｏ選択信号Ｉ／Ｏ・ＳＥＬは、“Ｌ”となる。
【００９３】
その場合、カラムデコーダ６が、活性化され、Ｒ／Ｄカラム制御回路７が非活性化される。カラムデコーダ６は、カラムアドレス信号ＣＡに基づき、カラム選択スイッチ８を制御する。カラム選択スイッチ８は、１つのブロック内から１つのメインビット線を選択する。
【００９４】
よって、メモリセルアレイ１Ａから読み出されたデータが、カラム選択スイッチ８、Ｉ／Ｏ９、Ｓ／Ａ１０、バッファ回路１１（バッファ１１Ａ）を経由して、チップの外部へ出力される。
【００９５】
尚、書き込み動作の際には、リダンダンシイフューズ回路１２内では、プログラム用アドレス信号及びプログラム用クロックが、マルチプレクサ１８Ａ，１８Ｂにより選択される。そして、上述と同様に、フューズ回路１４Ａ，１４Ｂ及びフューズラッチ回路１７Ａ，１７Ｂから、リダンダンシイ情報が出力される。
【００９６】
その情報と外部アドレス信号（カラムアドレス信号）が、コンパレータ１３Ａ，１３Ｂにより比較され、その結果に基づき、１本のメインビット線或いはスペアセルアレイが選択される。
【００９７】
そして、書き込みデータが、バッファ回路１１、Ｓ／Ａ１０、Ｉ／Ｏ９、カラム選択スイッチ８を経由して、メモリセルアレイ１Ａ又はスペアセルアレイ１Ｂに入力され、選択されたビット線に接続されるメモリセルにデータが、書き込まれる。
【００９８】
（ｃ）  まとめ  
以上のように、メモリセルアレイ１Ａ及びスペアセルアレイ１Ｂは、メインビット線及びスペアビット線が延びる方向に複数のエリアＹ０，Ｙ１に分割される。
【００９９】
リダンダンシイフューズ回路１２は、１つのスペアグループに対して複数の不良アドレスを記憶する。また、リダンダンシイフューズ回路１２は、例えば、ロウアドレスの最上位ビットＡ１６で、複数のエリアのうち１つを指定し、複数の不良アドレスのうち１つを選択的に読み出す。これによって、メイングループ内の指定されたエリアと、スペアグループ内の指定されたエリアとを置き換えることができる。
【０１００】
以上のように、本発明の例では、メモリセルアレイ１Ａ及びスペアセルアレイ１Ｂは、メイン制御線及びスペア制御線が延びる方向に複数のエリアＹ０，Ｙ１に分割されると共に、リダンダンシイフューズ回路１２は、１つのスペアグループに対して複数の不良アドレスを記憶する。
【０１０１】
また、リダンダンシイフューズ回路１２は、複数のエリアＹ０，Ｙ１のうち１つを指定するアドレス信号に基づき、例えば、複数の不良アドレスのうちの１つを選択的に読み出して、置き換える。
【０１０２】
即ち、リダンダンシイ置き換え単位は、１つのメイングループ内の１つのエリアとなり、エリア単位で置き換えられる。
【０１０３】
したがって、複数のメイングループに跨って不良セルが存在するときにも、すべての不良セルを救済できる可能性が増し、不良セルの救済効率を向上でき、半導体メモリの製造歩留まりを向上できる。
【０１０４】
そして、上記のようなメイングループとスペアグループとの置き換えを行うにあたり、回路の構成を大きく変更する必要はない。それゆえ、半導体メモリの製造コストを増加させることなく、半導体メモリの製造歩留まりを向上できる。
【０１０５】
また、従来では、スペアセルアレイのスペアグループを複数設けることで、メモリセルアレイ１Ａ内の救済エリアを増やすことも行われているが、そのスペアグループが増えた分だけ、バッファ回路内に設けられるスペアセルアレイ用のバッファ１１Ｂの数も増加する。それに伴い、バッファ回路の動作速度が低下してしまい、さらには、バッファ回路の回路規模も増大してしまう。  
しかし、本発明の例では、スペアグループを複数個設けずとも、複数の不良セルを救済でき、バッファの数の増加は生じることはない。それにより、バッファ回路の動作速度の低下及び回路規模の増加を生じずに、半導体メモリの製造歩留まりを向上できる。
【０１０６】
（２）  第２の実施形態  
第１の実施形態においては、本発明の例をカラムリダンダンシイに適用する場合について説明した。
【０１０７】
本発明の例は、ロウリダンダンシイにも適用でき、以下には、その例について説明する。尚、第１の実施形態と同一部材に関しては、同一符号を付し、詳細な説明は省略する。
【０１０８】
図３は、本実施形態の半導体メモリの全体構成を示す図である。
【０１０９】
メモリセルアレイ１Ａ内には、ロウ方向に延びる複数本のメインワード線が配置される。メインワード線として、例えば、１２８本のワード線が、メモリセルアレイ１Ａ内に配置される。これらのメインワード線は、例えば、８本毎に、１つのブロックにまとめられる。
【０１１０】
スペアセルアレイ１Ｄは、例えば、８本のスペアワード線を１セット分として配置される。
【０１１１】
メモリセルアレイ１Ａ及びスペアセルアレイ１Ｄは、ワード線が延びる方向、即ち、ロウ方向に２つに分割され、その２つに分割されたエリアは、例えば、エリアＸ０，Ｘ１とすることができる。但し、この分割数は、２つに限られず、３つ以上であってもよい。この２つのエリアＸ０，Ｘ１は、例えば、カラムアドレスの最上位ビット（１ビット）で、判別できる。また、２Ｎのエリアに分割される場合には、カラムアドレスの上位Ｎビットで、各エリアを判別できる。
【０１１２】
本実施の形態においては、８本のメインワード線を１つのメイングループとし、８本のスペアワード線を１つのスペアグループとしている。
【０１１３】
また、リダンダンシイフューズ回路１２は、第１の実施形態で述べたカラムリダンダンシイの場合と同様に、図２に示す回路構成と同様でよい。但し、フューズラッチ回路のビットは、５ビットとなり、例えば、リダンダンシイロウアドレスが４ビット、イネーブルが１ビットで、割り付けられている。
【０１１４】
リダンダンシイロウアドレスは、１つのブロック内の１６個のメイングループのうち、不良セルが存在する１つメイングループを示す。
【０１１５】
以下に、読み出し動作を例として、本変形例の動作について説明する。
【０１１６】
外部アドレス信号は、アドレスバッファ２を経由して、アドレスデコーダ３に入力される。
【０１１７】
また、リダンダンシイフューズ回路１２内の２つのフューズ回路にプログラムされた不良アドレスは、リダンダンシイフューズ回路１２内の２つのフューズラッチ回路でラッチされる。そして、カラムアドレスの最上位ビット（“１”又は“０”）に基づき、フューズラッチ回路のうち１つが選択され、リダンダンシイ情報が、コンパレータ１３Ｃに出力される。
【０１１８】
コンパレータ１３Ｃは、イネーブル信号ＥＮがイネーブル状態（例えば、“Ｈ”）のとき、外部アドレス信号（ロウアドレス信号）、リダンダンシイロウアドレス信号Ｒ／Ｄ・ＲＯＷを比較し、スペアフラグＳＦを出力する。
【０１１９】
アドレス信号（ロウアドレス信号）とリダンダンシイロウアドレス信号Ｒ／Ｄ・ＲＯＷが一致しない場合、コンパレータ１３Ｃは、スペアフラグＳＦを“Ｌ”にする。
【０１２０】
その場合、アドレスデコーダ３は活性化され、メインロウデコーダ４内のＲ／Ｄ分４Ａは非活性化される。
【０１２１】
アドレスデコーダ３は、アドレス信号をデコードし、ロウメインアドレス信号ＲＭＡ、ロウサブアドレス信号ＲＳＡ、カラムアドレス信号ＣＡを出力する。
【０１２２】
ロウメイン信号ＲＭＡは、ロウメインデコーダ４の本体セル分４Ｂを経由して、ロウサブデコーダ５の本体セル分５Ｂに入力される。  
ロウサブ信号ＲＳＡは、ロウサブデコーダ５の共通デコーダ５Ａを経由して、ロウサブデコーダ５の本体セル分５Ｂ及びリダンダンシイ分５Ｃに入力される。
【０１２３】
カラム信号ＣＡは、カラムデコーダ６に入力される。
【０１２４】
そして、ロウサブデコーダ５の本体セル分５Ｂは、メモリセルアレイ１Ｄ内の１本のメインワード線を選択する。カラムデコーダ６は、カラムアドレス信号ＣＡに基づき、カラム選択スイッチ８を制御する。カラム選択スイッチ８は、複数のビット線のうち１つのビット線を選択する。
【０１２５】
それにより、メモリセルアレイ１Ａからデータが読み出され、そのデータは、チップ外部に、カラム選択スイッチ８、Ｉ／Ｏ９、Ｓ／Ａ１０、バッファ回路１１を経由して、出力される。
【０１２６】
一方、アドレス信号（ロウアドレス信号）とリダンダンシイロウアドレス信号Ｒ／Ｄ・ＲＯＷが一致する場合、即ち、スペアセルアレイ１Ｄが選択される場合、コンパレータ１３Ｃは、スペアフラグＳＦを“Ｌ”にする。スペアフラグＳＦは、ロウメインデコーダ４のリダンダンシイ分４Ａを活性化する。また、スペアフラグＳＦは、アドレスデコーダ３を経由して、ロウメインデコーダ４の本体セル分４Ｂを非活性化する。
【０１２７】
そして、ロウメインデコーダ４内のリダンダンシイ分４Ａは、ロウサブデコーダ５内のリダンダンシイ分５Ｃを活性化する。
【０１２８】
ロウサブデコーダ５内のリダンダンシイ分５Ｃは、スペアセルアレイ１Ｄを選択する。また、カラムデコーダ６は、カラムアドレス信号ＣＡに基づき、カラム選択スイッチ８を制御する。カラム選択スイッチ８は、複数のビット線のうち１つのビット線を選択する。
【０１２９】
それにより、スペアセルアレイ１Ｄから読み出されたデータが、カラム選択スイッチ８、Ｉ／Ｏ９、Ｓ／Ａ１０、バッファ回路１１を経由して、チップの外部に出力される。
【０１３０】
以上のように、メモリセルアレイ及びスペアセルアレイは、メインワード線及びスペアワード線が延びる方向に複数のエリアに分割される。
【０１３１】
そして、リダンダンシイフューズ回路は、１つのスペアグループに対して、複数の不良アドレスを記憶する。
【０１３２】
また、リダンダンシイフューズ回路１２は、例えば、カラムアドレスの最上位ビットで複数のエリアのうち１つを指定し、複数の不良アドレスのうち１つを選択的に読み出す。これによって、メイングループ内の指定されたエリアと、スペアグループ内の指定されたエリアとを置き換えることができる。即ち、リダンダンシイ置き換え単位は、１つのメイングループ内の１つのエリアとなる。
【０１３３】
但し、第１の実施形態と同様に、フューズラッチ回路１７Ａ，１７Ｂ及びフューズラッチ選択回路１９を設けず、従来と同様に、同時にすべての不良アドレスを読み出して、不良セルの置き換えを行っても良い。
【０１３４】
それゆえ、複数のメイングループに跨って不良セルが存在するときにも、すべての不良セルを救済できる可能性が増し、不良セルの救済効率を向上できる。
【０１３５】
したがって、ロウリダンダンシイにおいても、複数のメイングループに跨って不良セルが存在するときにも、すべての不良セルを救済できる可能性が増し、不良セルの救済効率を向上でき、半導体メモリの製造歩留まりを向上できる。
【０１３６】
４．  その他  
本発明の例は、不良セルの救済効率を向上させ、半導体メモリの製造歩留りを向上できる。
【０１３７】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３８】
【図１】第１の実施形態の回路構成を示すブロック図。
【図２】第１の実施形態に関わるリダンダンシイフューズ回路を示すブロック図。
【図３】第２の実施形態の回路構成を示すブロック図。
【符号の説明】
【０１３９】
１Ａ：メモリセルアレイ、１Ｂ，１Ｄ：スペアセルアレイ、２：アドレスバッファ、３：アドレスデコーダ、４：ロウメインデコーダ、４Ａ：ロウメインデコーダのメモリセルアレイ分、４Ｂ：ロウメインデコーダのリダンダンシイ分、５：ロウサブデコーダ、５Ａ：共通でコーダ、５Ｂ：ロウサブデコーダのメモリセルアレイ分、５Ｃ：ロウサブデコーダのリダンダンシイ分、６：カラムデコーダ、７：リダンダンシイカラム制御回路、８：カラム選択スイッチ、９：Ｉ／Ｏ、１０：センスアンプ（Ｓ／Ａ）、１１：バッファ回路、１１Ａ：メモリセルアレイ用バッファ、１１Ｂ：スペアセルアレイ用バッファ、１２：リダンダンシイフューズ回路、１３Ａ，１３Ｂ，１３Ｃ：コンパレータ、１４：カラムリダンダンシイフューズアレイ、１４Ａ，１４Ｂ：フューズ回路、１５：フューズロウデコーダ、１６：フューズセンスアンプ、１７Ａ，１７Ｂ：フューズラッチ回路、１８Ａ，１８Ｂ：マルチプレクサ、１９：フューズラッチ回路選択回路、Ｙ０，Ｙ１：分割エリア。
【図１】
2008226355.tif 000003
【図２】
2008226355.tif 000004
【図３】
2008226355.tif 000005