(57)【要約】【課題】素子の更なる微細化が進行することがあっても、シリサイドの突き抜けによる接合リークが発生することを防止する。【解決手段】ＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板１００上における活性領域１００ａに形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成されたゲート電極１０３と、ゲート電極１０３の側面上に形成されたサイドウォール１０５と、活性領域１００ａにおけるサイドウォール１０５の側方下に位置する領域に形成されたソース・ドレイン領域１０６と、ソース・ドレイン領域１０６の上部にサイドウォール１０５と隣接して形成された第１のシリサイド層１０８ａと、ソース・ドレイン領域１０６の上部に第１のシリサイド層１０８ａと隣接して形成され、第１のシリサイド層１０８ａの膜厚よりも厚い膜厚を有する第２のシリサイド層１１２Ｂとを備えている。【選択図】図１
2008227193.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳトランジスタを備えた半導体装置であって、
前記ＭＩＳトランジスタは、
半導体基板上における活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面上に形成されたサイドウォールと、
前記活性領域における前記サイドウォールの側方下に位置する領域に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域の上部に前記サイドウォールと隣接して形成された第１のシリサイド層と、
前記ソース・ドレイン領域の上部に前記第１のシリサイド層と隣接して形成され、前記第１のシリサイド層の膜厚よりも厚い膜厚を有する第２のシリサイド層とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極の上部に形成されたシリサイド層を更に備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記活性領域における前記ゲート電極の側方下に位置する領域に形成されたエクステンション領域を更に備えていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のシリサイド層は、前記第２のシリサイド層のゲート長方向の幅よりも狭い幅を有していることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１のシリサイド層及び前記第２のシリサイド層は、コバルトシリサイド膜からなることを特徴とする半導体装置。
【請求項６】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１のシリサイド層及び前記第２のシリサイド層は、ニッケルシリサイド膜からなることを特徴とする半導体装置。
【請求項７】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１のシリサイド層は、ニッケルシリサイド膜からなり、
前記第２のシリサイド層は、コバルトシリサイドとニッケルシリサイドとで構成されたシリサイド膜からなることを特徴とする半導体装置。
【請求項８】
ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
半導体基板上における活性領域にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上に第１のサイドウォールを形成する工程（ｂ）と、
前記活性領域に前記第１のサイドウォールの側方下に位置する領域に、ソース・ドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記ソース・ドレイン領域の上部に、前記第１のサイドウォールに隣接している第１のシリサイド層と、前記第１のシリサイド層と隣接し且つ前記第１のシリサイド層の膜厚よりも厚い膜厚を有する第２のシリサイド層とを形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｄ）は、
前記ソース・ドレイン領域上に、前記第１のサイドウォールと隣接する前記第１のシリサイド層を形成する工程（ｄ１）と、
前記工程（ｄ１）よりも後に、前記第１のサイドウォールの側面上に第２のサイドウォールを形成する工程（ｄ２）と、
前記ソース・ドレイン領域上に、前記第２のサイドウォールと隣接する前記第２のシリサイド層を形成する工程（ｄ３）と、
前記工程（ｄ３）よりも後に、前記第２のサイドウォールを除去する工程（ｄ４）とを含み、
前記工程（ｄ３）では、前記第１のシリサイド層が形成されている前記ソース・ドレイン領域をシリサイド化して前記第２のシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｄ）は、
前記第１のサイドウォールの側面上に第２のサイドウォールを形成する工程（ｄ１）と、
前記ソース・ドレイン領域上に、前記第２のサイドウォールと隣接する第３のシリサイド層を形成する工程（ｄ２）と、
前記工程（ｄ２）よりも後に、前記第２のサイドウォールを除去する工程（ｄ３）と、
前記工程（ｄ３）よりも後に、前記ソース・ドレイン領域の上部に、前記第１のサイドウォールに隣接している前記第１のシリサイド層と、前記第１のシリサイド層と隣接している前記第２のシリサイド層とを形成する工程（ｄ４）とを含み、
前記工程（ｄ４）では、前記ソース・ドレイン領域における前記第１のサイドウォールと前記第３のシリサイド層との間に位置する領域をシリサイド化して前記第１のシリサイド層を形成すると共に、前記ソース・ドレイン領域における前記第３のシリサイド層下に位置する領域をシリサイド化して前記第２のシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８〜１０のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記ゲート電極上に、前記第１のシリサイド層の膜厚よりも厚い膜厚を有する第４のシリサイド層を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８〜１１のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記活性領域における前記ゲート電極の側方下に位置する領域に、エクステンション領域を形成する工程（ｅ）を更に備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ソース・ドレイン領域の上部にシリサイド層を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、トランジスタの集積度向上の為に、トランジスタの急速な微細化が進んでおり、ロードマップによると、２００６年では５３ｎｍ、２０１０年では２８ｎｍのゲート長を有するゲート電極の実現が求められている。トランジスタの微細化に伴い増大する寄生抵抗の低減を目的に、サリサイドプロセスにより、ゲート電極及びソース・ドレイン領域の各上部にシリサイド層を有する半導体装置が提案されている（例えば特許文献１参照）。
【０００３】
ゲート電極及びソース・ドレイン領域の各上部にシリサイド層を有する従来の半導体装置の構造について、図４を参照しながら以下に説明する。図４は、従来の半導体装置の構造について示す断面図である。
【０００４】
図４に示すように、ｐ型半導体基板３００の上部には、トレンチ内に絶縁膜が埋め込まれた素子分離領域３０１が選択的に形成されている。
【０００５】
従来の半導体装置が有するトランジスタＴｒは、図４に示すように、半導体基板３００における素子分離領域３０１によって囲まれた活性領域３００ａと、活性領域３００ａ上に形成されたゲート絶縁膜３０２と、ゲート絶縁膜３０２上に形成されたゲート電極３０３と、ゲート電極３０３の側面上に形成されたサイドウォール３０５と、活性領域３００ａにおけるゲート電極３０３の側方下に位置する領域に形成されたｎ型エクステンション領域３０４と、活性領域３００ａにおけるサイドウォール３０５の側方下に位置する領域に形成されｎ型エクステンション領域３０４の接合部よりも深い接合部を有するｎ型ソース・ドレイン領域３０６と、ｎ型ソース・ドレイン領域３０６の上部に形成されたシリサイド層３０８と、ゲート電極３０３の上部に形成されたシリサイド層３０９とを備えている。
【０００６】
また、図４に示す従来の半導体装置の製造方法について、図５(a) 〜(c) を参照しながら以下に説明する。図５(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【０００７】
まず、図５(a) に示すように、 ｐ型半導体基板３００の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域３０１を選択的に形成する。これにより、素子分離領域３０１によって囲まれた半導体基板３００からなる活性領域３００ａが形成される。
【０００８】
次に、半導体基板３００上にゲート絶縁膜形成膜を形成した後、該ゲート絶縁膜形成膜上に多結晶シリコン膜からなるゲート電極形成膜を堆積する。ここで、後工程においてゲート電極となるゲート電極形成膜には、ゲート電極の低抵抗化を図ると共にゲート電極の空乏化を抑制するために、不純物がその堆積中又は堆積後に導入される。
【０００９】
次に、リソグラフィ技術により、ゲート電極形成膜上に、ゲートパターン形状を有するフォトレジスト膜（図示せず）を形成した後、該フォトレジスト膜をマスクにして、異方性エッチングにより、ゲート電極形成膜及びゲート絶縁膜形成膜における該フォトレジスト膜の開口に露出する部分を順次除去する。このようにして、図５(a) に示すように、活性領域３００ａ上に、ゲート絶縁膜３０２を介して、多結晶シリコン膜からなるゲート電極３０３を形成する。その後、フォトレジスト膜を除去する。
【００１０】
次に、活性領域３００ａに、ゲート電極３０３をマスクにして、ｎ型不純物を注入することにより、活性領域３００ａにおけるゲート電極３０３の側方下に位置する領域に、ｎ型エクステンション領域３０４を自己整合的に形成する。
【００１１】
次に、ＣＶＤ法により、半導体基板３００上の全面に、ゲート電極３０３を覆うように、例えばＨＴＯ膜からなる絶縁膜を堆積した後、該絶縁膜に対して異方性エッチングを行うことにより、ゲート電極３０３の側面上に、ＨＴＯ膜からなるサイドウォール３０５を形成する。このとき、サイドウォール３０５から素子分離領域３０１までの距離Ｗ（図５(a) 参照）を例えば２１０ｎｍとする。
【００１２】
次に、活性領域３００ａに、ゲート電極３０３及びサイドウォール３０５をマスクにして、ｎ型不純物を注入することにより、活性領域３００ａにおけるサイドウォール３０５の側方下に位置する領域に、ｎ型エクステンション領域３０４の接合部よりも深い接合部を有するｎ型ソース・ドレイン領域３０６を自己整合的に形成する。その後、熱処理により、ｎ型エクステンション領域３０４及びｎ型ソース・ドレイン領域３０６の各々に含まれるｎ型不純物の活性化を行う。
【００１３】
次に、図５(b) に示すように、スパッタ法により、半導体基板３００上の全面に、ゲート電極３０３及びサイドウォール３０５を覆うように、例えば膜厚が１０ｎｍのＣｏからなる金属膜３０７を堆積する。
【００１４】
次に、図５(c) に示すように、例えば４５０℃の下、１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理により、ソース・ドレイン領域３０６のＳｉと金属膜３０７のＣｏとを反応させて、ソース・ドレイン領域３０６の上部に、例えば膜厚が１０ｎｍのコバルトシリサイド膜からなるシリサイド層３０８を形成すると共に、ゲート電極３０３のＳｉと金属膜３０７のＣｏとを反応させて、ゲート電極３０３の上部に、例えば膜厚が１０ｎｍのコバルトシリサイド膜からなるシリサイド層３０９を形成する。その後、エッチングにより、半導体基板３００上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば７５０℃）の下、２回目のＲＴＡ処理により、シリサイド層３０８，３０９のシリサイド組成比を安定化させる。
【００１５】
以上のようにして、従来の半導体装置を製造する。
【００１６】
従来の半導体装置では、例えば１１０ｎｍプロセスのデザインルールの場合、膜厚が１０ｎｍのＣｏからなる金属膜３０７とソース・ドレイン領域３０６の上部とを反応させて膜厚が１０ｎｍのシリサイド層３０８を形成することにより、ソース・ドレイン領域３０６上のシート抵抗を９０Ω/□から７Ω/□に低減すると共に、膜厚が１０ｎｍのＣｏからなる金属膜３０７とゲート電極３０３の上部とを反応させて膜厚が１０ｎｍのシリサイド層３０９を形成することにより、ゲート電極３０３上のシート抵抗を７００Ω/□から４Ω/□に低減することができる。
【特許文献１】特開平７−２６３６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、素子の微細化に伴い、エクステンション領域及びソース・ドレイン領域は浅く形成されるため、従来の半導体装置では、以下に示す問題があった。この問題について、図６(a) 及び(b) を参照しながら以下に簡単に説明する。図６(a) 及び(b) は、従来の半導体装置の問題について示す図である。ここで、図６(a) は従来の半導体装置の構造について示す断面図であって、具体的には、図６(b) に示すVIa-VIa線における断面図であり、図６(b) は従来の半導体装置の構造について示す平面図である。
【００１８】
従来の半導体装置では、図６(a) 及び(b) に示すように、シリサイド層３０８の形成工程の際に、ソース・ドレイン領域３０６上に形成された金属膜３０７のＣｏが、ソース・ドレイン領域３０６及びエクステンション領域３０４を突き抜けて、活性領域３００ａにおけるゲート電極３０３下のチャネル領域３００ｂまで到達するスパイク状のシリサイドＳが形成されるため、ソース・ドレイン領域と基板（チャネル領域又はポケット領域）間にリーク（以下、「接合リーク」と称す）が発生するという問題があった。
【００１９】
前記に鑑み、本発明の目的は、素子の更なる微細化が進行することがあっても、シリサイドの突き抜けによる接合リークが発生することを防止することである。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明に係る半導体装置は、ＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板上における活性領域に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側面上に形成されたサイドウォールと、活性領域におけるサイドウォールの側方下に位置する領域に形成されたソース・ドレイン領域と、ソース・ドレイン領域の上部にサイドウォールと隣接して形成された第１のシリサイド層と、ソース・ドレイン領域の上部に第１のシリサイド層と隣接して形成され、第１のシリサイド層の膜厚よりも厚い膜厚を有する第２のシリサイド層とを備えていることを特徴とする。
【００２１】
本発明に係る半導体装置によると、ソース・ドレイン領域の上部にサイドウォールと隣接して形成された第１のシリサイド層は比較的薄い膜厚を有するため、第１のシリサイド層の形成工程の際にシリサイドの突き抜けが形成される可能性の高い部分での金属の供給量を低減することができるので、ソース・ドレイン領域を突き抜けてシリサイドが形成されることを防止することができる。このため、シリサイドの突き抜けによる接合リークが発生することを防止することができる。
【００２２】
加えて、ソース・ドレイン領域の上部に第１のシリサイド層と隣接して形成された第２のシリサイド層は、第１のシリサイド層の膜厚よりも厚い膜厚を有するため、第１のシリサイド層による寄生抵抗の低減効果が不充分なことがあっても、第２のシリサイド層によって寄生抵抗の低減効果を補償することができるので、寄生抵抗の低減を充分に図ることができる。
【００２３】
本発明に係る半導体装置において、ゲート電極の上部に形成されたシリサイド層を更に備えていることが好ましい。
【００２４】
本発明に係る半導体装置において、活性領域におけるゲート電極の側方下に位置する領域に形成されたエクステンション領域を更に備えていることが好ましい。
【００２５】
本発明に係る半導体装置において、第１のシリサイド層は、第２のシリサイド層のゲート長方向の幅よりも狭い幅を有していることが好ましい。
【００２６】
このようにすると、第２のシリサイド層は、第１のシリサイド層の膜厚よりも厚い膜厚を有するのに加えて、第１のシリサイド層のゲート長方向の幅よりも厚い幅を有するため、第１のシリサイド層による寄生抵抗の低減効果が不充分なことがあっても、第２のシリサイド層によって寄生抵抗の低減効果を効果的に補償することができるので、寄生抵抗の低減をより一層充分に図ることができる。
【００２７】
本発明に係る半導体装置において、第１のシリサイド層及び第２のシリサイド層は、コバルトシリサイド膜からなることが好ましい。
【００２８】
本発明に係る半導体装置において、第１のシリサイド層及び第２のシリサイド層は、ニッケルシリサイド膜からなる、又は第１のシリサイド層は、ニッケルシリサイド膜からなり、第２のシリサイド層は、コバルトシリサイドとニッケルシリサイドとで構成されたシリサイド膜からなることが好ましい。
【００２９】
このようにすると、ソース・ドレイン領域のサイドウォール側の上部に形成される第１のシリサイド層として、コバルトシリサイド膜ではなくニッケルシリサイド膜を採用することができるため、第１のシリサイド層の形成工程での熱処理温度の低温化を図ることができるので、シリサイドの突き抜けを効果的に防止することができる。
【００３０】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、ＭＩＳトランジスタを備えた半導体装置の製造方法であって、半導体基板上における活性領域にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、ゲート電極の側面上に第１のサイドウォールを形成する工程（ｂ）と、活性領域に第１のサイドウォールの側方下に位置する領域に、ソース・ドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、ソース・ドレイン領域の上部に、第１のサイドウォールに隣接している第１のシリサイド層と、第１のシリサイド層と隣接し且つ第１のシリサイド層の膜厚よりも厚い膜厚を有する第２のシリサイド層とを形成する工程（ｄ）とを備えていることを特徴とする。
【００３１】
本発明に係る半導体装置の製造方法によると、ソース・ドレイン領域の上部に第１のサイドウォールと隣接して形成された第１のシリサイド層は比較的薄い膜厚を有するため、第１のシリサイド層の形成工程の際に、ソース・ドレイン領域を突き抜けてスパイク状のシリサイドが形成される可能性が高い部分での金属の供給量を低減することができるので、ソース・ドレイン領域を突き抜けて基板（チャネル領域又はポケット領域）に到達するスパイク状のシリサイドが形成されることを防止することができる。このため、シリサイドの突き抜けによる接合リークが発生することを防止することができる。
【００３２】
加えて、ソース・ドレイン領域の上部に第１のシリサイド層と隣接して形成された第２のシリサイド層は、第１のシリサイド層の膜厚よりも厚い膜厚を有するため、第１のシリサイド層による寄生抵抗の低減効果が不充分なことがあっても、第２のシリサイド層によって寄生抵抗の低減効果を補償することができるので、寄生抵抗の低減を充分に図ることができる。
【００３３】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、ソース・ドレイン領域上に、第１のサイドウォールと隣接する第１のシリサイド層を形成する工程（ｄ１）と、工程（ｄ１）よりも後に、第１のサイドウォールの側面上に第２のサイドウォールを形成する工程（ｄ２）と、ソース・ドレイン領域上に、第２のサイドウォールと隣接する第２のシリサイド層を形成する工程（ｄ３）と、工程（ｄ３）よりも後に、第２のサイドウォールを除去する工程（ｄ４）とを含み、工程（ｄ３）では、第１のシリサイド層が形成されているソース・ドレイン領域をシリサイド化して第２のシリサイド層を形成することが好ましい。
【００３４】
このようにすると、ソース・ドレイン領域の上部に、第１のサイドウォールに隣接している第１のシリサイド層と、第１のシリサイド層と隣接し且つ第１のシリサイド層の膜厚よりも厚い膜厚を有する第２のシリサイド層とを形成することができる。
【００３５】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１のサイドウォールの側面上に第２のサイドウォールを形成する工程（ｄ１）と、ソース・ドレイン領域上に、第２のサイドウォールと隣接する第３のシリサイド層を形成する工程（ｄ２）と、工程（ｄ２）よりも後に、第２のサイドウォールを除去する工程（ｄ３）と、工程（ｄ３）よりも後に、ソース・ドレイン領域の上部に、第１のサイドウォールに隣接している第１のシリサイド層と、第１のシリサイド層と隣接している第２のシリサイド層とを形成する工程（ｄ４）とを含み、工程（ｄ４）では、ソース・ドレイン領域における第１のサイドウォールと第３のシリサイド層との間に位置する領域をシリサイド化して第１のシリサイド層を形成すると共に、ソース・ドレイン領域における第３のシリサイド層下に位置する領域をシリサイド化して第２のシリサイド層を形成することが好ましい。
【００３６】
このようにすると、ソース・ドレイン領域の上部に、第１のサイドウォールに隣接している第１のシリサイド層と、第１のシリサイド層と隣接し且つ第１のシリサイド層の膜厚よりも厚い膜厚を有する第２のシリサイド層とを形成することができる。
【００３７】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、ゲート電極上に、第１のシリサイド層の膜厚よりも厚い膜厚を有する第４のシリサイド層を形成する工程を更に含むことが好ましい。
【００３８】
本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、活性領域におけるゲート電極の側方下に位置する領域に、エクステンション領域を形成する工程（ｅ）を更に備えることが好ましい。
【発明の効果】
【００３９】
本発明に係る半導体装置及びその製造方法によると、ソース・ドレイン領域の上部にサイドウォールと隣接して形成された第１のシリサイド層は比較的薄い膜厚を有するため、第１のシリサイド層の形成工程の際にシリサイドの突き抜けが形成される可能性の高い部分での金属の供給量を低減することができるので、ソース・ドレイン領域を突き抜けてシリサイドが形成されることを防止することができる。このため、シリサイドの突き抜けによる接合リークが発生することを防止することができる。
【００４０】
加えて、ソース・ドレイン領域の上部に第１のシリサイド層と隣接して形成された第２のシリサイド層は、第１のシリサイド層の膜厚よりも厚い膜厚を有するため、第１のシリサイド層による寄生抵抗の低減効果が不充分なことがあっても、第２のシリサイド層によって寄生抵抗の低減効果を補償することができるので、寄生抵抗の低減を充分に図ることができる。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００４２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、Ｎチャネル型ＭＩＳトランジスタを備えた半導体装置を具体例に挙げて、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。
【００４３】
図１に示すように、ｐ型半導体基板１００の上部には、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１が選択的に形成されている。
【００４４】
本実施形態に係る半導体装置が有するＮチャネル型ＭＩＳトランジスタＮＴｒは、図１に示すように、ｐ型半導体基板１００における素子分離領域１０１によって囲まれた活性領域１００ａと、活性領域１００ａ上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成されたゲート電極１０３と、ゲート電極１０３の側面上に形成されたサイドウォール１０５と、活性領域１００ａにおけるゲート電極１０３の側方下に位置する領域に形成されたｎ型エクステンション領域１０４と、活性領域１００ａにおけるサイドウォール１０５の側方下に位置する領域に形成されｎ型エクステンション領域１０４の接合部よりも深い接合部を有するｎ型ソース・ドレイン領域１０６と、ソース・ドレイン領域１０６の上部にサイドウォール１０５と隣接して形成された第１のシリサイド層１０８ａと、ソース・ドレイン領域１０６の上部に第１のシリサイド層１０８ａと隣接して形成され第１のシリサイド層１０８ａの膜厚よりも厚い膜厚を有する第２のシリサイド層１１２Ｂと、ゲート電極１０３の上部に形成されたシリサイド層１１４とを備えている。
【００４５】
ここで、本実施形態の特徴点について、以下に説明する。
【００４６】
本実施形態の特徴点は、サイドウォール１０５と隣接する第１のシリサイド層１０８ａと、第１のシリサイド層１０８ａと隣接し第１のシリサイド層１０８ａの膜厚（例えば５ｎｍ）よりも厚い膜厚（例えば１２．５ｎｍ）を有する第２のシリサイド層１１２Ｂとを備えている点である。また、図１に示すように、第２のシリサイド層１１２Ｂは、第１のシリサイド層１０８ａのゲート長方向の幅ｗａ（例えば７０ｎｍ）よりも広い幅ｗｂ（例えば１４０ｎｍ）を有している。すなわち、厚い膜厚を有する第２のシリサイド層１１２Ｂは、サイドウォール１０５から第１のシリサイド層１０８ａのゲート長方向の幅ｗａだけ離間して形成されている。
【００４７】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a) 〜(e) を参照しながら説明する。図２(a) 〜(e) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【００４８】
まず、図２(a) に示すように、 ｐ型半導体基板１００の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１を選択的に形成する。これにより、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成される。
【００４９】
次に、半導体基板１００上にゲート絶縁膜形成膜を形成した後、該ゲート絶縁膜形成膜上に多結晶シリコン膜からなるゲート電極形成膜を堆積する。ここで、後工程においてゲート電極となるゲート電極形成膜には、ゲート電極の低抵抗化を図ると共にゲート電極の空乏化を抑制するために、不純物がその堆積中又は堆積後に導入される。
【００５０】
次に、リソグラフィ技術により、ゲート電極形成膜上にゲートパターン形状を有するフォトレジスト膜（図示せず）を形成した後、該フォトレジスト膜をマスクにして、異方性エッチングにより、ゲート電極形成膜及びゲート絶縁膜形成膜における該フォトレジスト膜の開口に露出する部分を順次除去する。このようにして、図２(a) に示すように、活性領域１００ａ上に、ゲート絶縁膜１０２を介して、多結晶シリコン膜からなるゲート電極１０３を形成する。その後、フォトレジスト膜を除去する。
【００５１】
次に、活性領域１００ａに、ゲート電極１０３をマスクにして、ｎ型不純物を注入することにより、活性領域１００ａにおけるゲート電極１０３の側方下に位置する領域に、ｎ型エクステンション領域１０４を自己整合的に形成する。
【００５２】
次に、ＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０３を覆うように、例えばシリコン窒化膜からなる絶縁膜を形成した後、該絶縁膜に対して異方性エッチングを行うことにより、ゲート電極１０３の側面上に、シリコン窒化膜からなる第１のサイドウォール１０５を形成する。このとき、第１のサイドウォール１０５から素子分離領域１０１までの距離Ｗ（図２(a) 参照）を例えば２１０ｎｍとする。
【００５３】
次に、活性領域１００ａに、ゲート電極１０３及び第１のサイドウォール１０５をマスクにして、ｎ型不純物を注入することにより、活性領域１００ａにおける第１のサイドウォール１０５の側方下に位置する領域に、ｎ型エクステンション領域１０４の接合部よりも深い接合部を有するｎ型ソース・ドレイン領域１０６を自己整合的に形成する。その後、熱処理により、ｎ型エクステンション領域１０４及びｎ型ソース・ドレイン領域１０６の各々に含まれるｎ型不純物の活性化を行う。
【００５４】
次に、図２(b) に示すように、スパッタ法により、半導体基板１００上の全面に、ゲート電極１０３及び第１のサイドウォール１０５を覆うように、例えば膜厚が５ｎｍのＣｏからなる第１の金属膜１０７を堆積する。
【００５５】
次に、図２(c) に示すように、例えば４５０℃の下、１回目のＲＴＡ処理により、ソース・ドレイン領域１０６のＳｉと第１の金属膜１０７のＣｏとを反応させて、ソース・ドレイン領域１０６の上部に、例えば膜厚が５ｎｍのコバルトシリサイド膜からなる第１のシリサイド膜１０８を形成すると共に、ゲート電極１０３のＳｉと第１の金属膜１０７のＣｏとを反応させて、ゲート電極１０３の上部にコバルトシリサイド膜からなる第３のシリサイド膜１０９を形成する。その後、例えばフッ酸を用いたウェットエッチングにより、半導体基板１００上に残存する未反応の第１の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば７５０℃）の下、２回目のＲＴＡ処理により、第１，第３のシリサイド膜１０８，１０９のシリサイド組成比を安定化させる。
【００５６】
次に、ＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０３及び第１のサイドウォール１０５を覆うように、例えばＨＴＯ膜からなる絶縁膜を形成した後、該絶縁膜に対して異方性エッチングを行うことにより、第１のサイドウォール１０５の側面上に、幅ｗが７０ｎｍのＨＴＯ膜からなる第２のサイドウォール１１０を形成する。
【００５７】
このようにして、図２(c) に示すように、第１のシリサイド膜１０８のうち、第１のサイドウォール１０５側に位置するシリサイド膜１０８ａの上面を第２のサイドウォール１１０によって被覆する一方、第１のシリサイド膜１０８のうちシリサイド膜１０８ａ以外のシリサイド膜１０８ｂ（第１のシリサイド膜１０８のうち、後述する図２(e) に示す工程において、第２のシリサイド層１１２Ｂが形成される領域）の上面を露出する。
【００５８】
次に、図２(d) に示すように、スパッタ法により、半導体基板１００上の全面に、ゲート電極１０３及び第１，第２のサイドウォール１０５，１１０を覆うように、例えば膜厚が７．５ｎｍのＣｏからなる第２の金属膜１１１を堆積する。
【００５９】
次に、図２(e) に示すように、例えば４５０℃の下、１回目のＲＴＡ処理により、ソース・ドレイン領域１０６上には、シリサイド膜１０８ｂが形成されている状態でソース・ドレイン領域１０６（すなわち、ソース・ドレイン領域１０６における素子分離領域１０１と第２のサイドウォール１１０との間の領域）のＳｉと、第２の金属膜１１１のＣｏとを反応させて、例えば膜厚が７．５ｎｍのコバルトシリサイド膜からなる第２のシリサイド膜１１２ｂを形成する。ここで、第２のシリサイド膜１１２ｂの膜厚（７．５ｎｍ）は、シリサイド膜１０８ｂの膜厚からの増加膜厚を意味するものである。一方、ゲート電極１０３上には、第３のシリサイド膜１０９が形成されている状態でゲート電極１０３のＳｉと第２の金属膜１１１のＣｏとを反応させて、コバルトシリサイド膜からなる第４のシリサイド膜１１３を形成する（尚、図２(e) 中において、シリサイド膜１０８ｂと第２のシリサイド膜１１２ｂとの境界、及び第３のシリサイド膜１０９と第４のシリサイド膜１１３との境界は明瞭ではないため、図示していない）。その後、例えばフッ酸を用いたウェットエッチングにより、半導体基板１００上に残存する未反応の第２の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば７５０℃）の下、２回目のＲＴＡ処理により、シリサイド層１０８ａ，１１２Ｂ，１１４のシリサイド組成比を安定化させる。
【００６０】
このようにして、図２(e) に示すように、ソース・ドレイン領域１０６の上部に、第１のサイドウォール１１０と隣接し、膜厚が５ｎｍの第１のシリサイド膜（詳細には、第１のシリサイド膜１０８を構成するシリサイド膜１０８ａ）からなる第１のシリサイド層を形成すると共に、ソース・ドレイン領域１０６の上部に、第１のシリサイド層と隣接し且つ第１のシリサイド層の膜厚よりも厚い膜厚を有し、膜厚が５ｎｍの第１のシリサイド膜（詳細には、第１のシリサイド膜１０８を構成するシリサイド膜１０８ｂ）と膜厚が７．５ｎｍの第２のシリサイド膜１１２ｂとで構成されている膜厚が１２．５ｎｍの第２のシリサイド層１１２Ｂを形成する。一方、ゲート電極１０３の上部に、第３のシリサイド膜１０９と第４のシリサイド膜１１３とで構成されているシリサイド層１１４を形成する。
【００６１】
次に、例えばフッ酸溶液を用いたウェットエッチング、又は等方性ドライエッチングにより、第２のサイドウォール１１０を除去し、第１のシリサイド層（シリサイド膜１０８ａ）の上面を露出させる。このとき、第２のサイドウォール１１０として、第１のサイドウォール（例えばシリコン窒化膜）１０５とエッチング選択性のある絶縁膜（例えばＨＴＯ膜）が採用されているので、第２のサイドウォール１１０の除去工程の際に、第１のサイドウォール１０５がエッチングされて除去されることはない。
【００６２】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００６３】
本実施形態によると、比較的膜厚の薄い第１の金属膜１０７とソース・ドレイン領域１０６の第１のサイドウォール１０５側の上部とを反応させて、第１のシリサイド層を構成するシリサイド膜１０８ａを形成することができる。そのため、第１のシリサイド層の形成工程の際に、ソース・ドレイン領域１０６及びエクステンション領域１０４を突き抜けてスパイク状のシリサイドが形成される可能性の高い部分での金属の供給量を低減することができるので、ソース・ドレイン領域１０６及びエクステンション領域１０４を突き抜けて基板（チャネル領域又はポケット領域）に到達するスパイク状のシリサイド（図６(a) ,(b) に示すＳ参照）が形成されることを防止することができる。このため、シリサイドの突き抜けによる接合リークが発生することを防止することができる。
【００６４】
加えて、ソース・ドレイン領域１０６上にシリサイド膜１０８ｂが形成されている状態で、ソース・ドレイン領域１０６（すなわち、ソース・ドレイン領域１０６における素子分離領域１０１と第２のサイドウォール１１０との間に位置する領域）のＳｉと、第１の金属膜１０７の膜厚よりも厚い膜厚を有する第２の金属膜１１１とを反応させて、第２のシリサイド膜１１２ｂを形成することにより、シリサイド膜１０８ｂと第２のシリサイド膜１１２ｂとからなる第２のシリサイド層１１２Ｂを形成することができる。そのため、ソース・ドレイン領域１０６の上部に、第１のシリサイド層と隣接し第１のシリサイド層の膜厚よりも厚い膜厚を有する第２のシリサイド層１１２Ｂを形成することができるため、第１のシリサイド層による寄生抵抗の低減効果が不充分なことがあっても、第２のシリサイド層１１２Ｂによって寄生抵抗の低減効果を補償することができるので、寄生抵抗の低減効果を充分に図ることができる。
【００６５】
具体的には例えば、本実施形態に係る半導体装置おいて、従来の半導体装置と同様の寄生抵抗の低減効果を得るには、第１，及び第２のシリサイド層１０８ａ，１１２Ｂの形成領域と膜厚とを、所望の形成領域と膜厚とに設定すればよい。
【００６６】
例えば、第１のサイドウォール１０５から素子分離領域１０１までの距離（図２(a) に示すＷ参照）が２１０ｎｍの場合、第１のシリサイド層（シリサイド膜１０８ａ）について、その形成領域を第１のサイドウォール１０５からの距離（図２(c) に示すｗ参照）が７０ｎｍまでの領域に設定し、且つその膜厚を５ｎｍに設定すると共に、第２のシリサイド層１１２Ｂについて、その形成領域を第１のシリサイド層からの距離が１４０ｎｍまで（すなわち、素子分離領域１０１まで）の領域に設定し、且つその膜厚を１２．５ｎｍに設定する。
【００６７】
これにより、従来の半導体装置において、サイドウォール３０５から素子分離領域３０１までの距離が２１０ｎｍでの、ソース・ドレイン領域３０６の上部に膜厚が１０ｎｍのシリサイド層３０８が形成されている場合と同様の、寄生抵抗の低減効果を得ることができる。
【００６８】
尚、第１の実施形態では、ソース・ドレイン領域１０６の上部に形成された第１，第２のシリサイド層１０８ａ，１１２Ｂとして、コバルトシリサイド膜を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００６９】
例えば、第１の実施形態における第１，第２の金属膜１０７，１１１として、ＣｏではなくＮｉからなる金属膜を用いることにより、コバルトシリサイド膜ではなくニッケルシリサイド膜からなる第１，第２のシリサイド層を形成することができる。
【００７０】
ここで一般に、ニッケルシリサイド膜の形成の際に必要とされる熱処理温度（例えば１回目のＲＴＡ処理温度：３２０℃，２回目のＲＴＡ処理温度：５５０℃）は、コバルトシリサイド膜の形成の際に必要とされる熱処理温度（例えば１回目のＲＴＡ処理温度：４５０℃，２回目のＲＴＡ処理温度：７５０℃）よりも低い。
【００７１】
このように、ソース・ドレイン領域１０６の第１のサイドウォール１０５側の上部に形成される第１のシリサイド層として、コバルトシリサイド膜ではなくニッケルシリサイド膜を採用することにより、第１のシリサイド層の形成工程での熱処理温度の低温化を図ることができるので、第１の実施形態と比較して、シリサイドの突き抜けを効果的に防止することができる。
【００７２】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図３(a) 〜(e) を参照しながら説明する。図３(a) 〜(e) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。尚、図３(a) 〜(e) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、前述の第１の実施形態と同様の説明は繰り返し行わない。
【００７３】
まず、図３(a) に示すように、前述の図２(a) に示す工程と同様の工程を順次経ることにより、ｐ型半導体基板１００に形成された絶縁膜からなる素子分離領域１０１と、半導体基板１００上における素子分離領域１０１に囲まれた活性領域１００ａに形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成された多結晶シリコン膜からなるゲート電極１０３と、活性領域１００ａにおけるゲート電極１０３の側方下に位置する領域に形成されたｎ型エクステンション領域１０４と、ゲート電極１０３の側面上に形成されシリコン窒化膜からなる第１のサイドウォール１０５と、活性領域１００ａにおける第１のサイドウォール１０５の側方下に位置する領域に形成されたｎ型ソース・ドレイン領域１０６とを順次形成する。
【００７４】
次に、図３(b) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０３及び第１のサイドウォール１０５を覆うように、例えばＨＴＯ膜からなる絶縁膜を形成した後、該絶縁膜に対して異方性エッチングを行うことにより、第１のサイドウォール１０５の側面上に、幅ｗが７０ｎｍのＨＴＯ膜からなる第２のサイドウォール２０７を形成する。
【００７５】
次に、スパッタ法により、半導体基板１００上の全面に、ゲート電極１０３及び第１，第２のサイドウォール１０５，２０７を覆うように、例えば膜厚が７．５ｎｍのＣｏからなる第１の金属膜２０８を堆積する。
【００７６】
次に、図３(c) に示すように、例えば４５０℃の下、１回目のＲＴＡ処理により、ソース・ドレイン領域１０６における第２のサイドウォール２０７の外側方の領域のＳｉと第１の金属膜２０８のＣｏとを反応させて、該領域１０６の上部に、例えば膜厚が７．５ｎｍのコバルトシリサイド膜からなる第１のシリサイド膜２０９ｂを形成すると共に、ゲート電極１０３のＳｉと第１の金属膜２０８のＣｏとを反応させて、ゲート電極１０３の上部にコバルトシリサイド膜からなる第４のシリサイド膜２１０を形成する。このとき、ソース・ドレイン領域１０６上に第２のサイドウォール２０７が形成された状態で、シリサイド化工程を行うため、ソース・ドレイン領域１０６の上部における第２のサイドウォール２０７の外側方の領域のみに、第１のシリサイド膜２０９ｂが形成される。その後、エッチングにより、半導体基板１００上に残存する未反応の第１の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば７５０℃）の下、２回目のＲＴＡ処理により、第１，第４のシリサイド膜２０９ｂ，２１０のシリサイド組成比を安定化させる。
【００７７】
次に、例えばフッ酸溶液を用いたウェットエッチング、又は等方性ドライエッチングにより、第２のサイドウォール２０７を除去し、ソース・ドレイン領域１０６における第１のサイドウォール１０５側の領域（後述する図３(e) に示す工程において、第２のシリサイド膜２１２ａからなる第１のシリサイド層が形成される領域）を露出させる。このとき、第２のサイドウォール２０７として、第１のサイドウォール（例えばシリコン窒化膜）１０５とエッチング選択性のある絶縁膜（例えばＨＴＯ膜）が採用されているので、第２のサイドウォール２０７の除去工程の際に、第１のサイドウォール１０５がエッチングされて除去されることはない。
【００７８】
次に、図３(d) に示すように、スパッタ法により、半導体基板１００上の全面に、ゲート電極１０３及び第１のサイドウォール１０５を覆うように、例えば膜厚が５ｎｍのＣｏからなる第２の金属膜２１１を堆積する。
【００７９】
次に、図３(e) に示すように、例えば４５０℃の下、１回目のＲＴＡ処理により、ソース・ドレイン領域１０６における第１のサイドウォール１０５と第１のシリサイド膜２０９ｂとの間に位置する領域、言い換えれば、第２のサイドウォール２０７の除去領域のＳｉと、第２の金属膜２１１のＣｏとを反応させて、該領域の上部に、第１のサイドウォール１０５と隣接し、例えば膜厚が５ｎｍのコバルトシリサイド膜からなる第２のシリサイド膜２１２ａを形成する。それと共に、第１のシリサイド膜２０９ｂが形成されているソース・ドレイン領域１０６上には、第１のシリサイド膜２０９ｂ直下のソース・ドレイン領域１０６のＳｉと第２の金属膜２１１のＣｏとを反応させて、例えば膜厚が５ｎｍのコバルトシリサイド膜からなる第３のシリサイド膜２１２ｂを形成する。ここで、第３のシリサイド膜２１２ｂの膜厚（５ｎｍ）は、第１のシリサイド膜２０９ｂの膜厚からの増加膜厚を意味するものである。一方、ゲート電極１０３上には、第４のシリサイド膜２１０が形成されている状態でゲート電極１０３のＳｉと第２の金属膜２１１のＣｏとを反応させて、コバルトシリサイド膜からなる第５のシリサイド膜２１３を形成する（尚、図３(e) 中において、第１のシリサイド膜２０９ｂと第３のシリサイド膜２１２ｂとの境界、及び第４のシリサイド膜２１０と第５のシリサイド膜２１３との境界は明瞭ではないため、図示していない）。その後、例えばフッ酸を用いたウェットエッチングにより、半導体基板１００上に残存する未反応の第２の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば７５０℃）の下、２回目のＲＴＡ処理により、シリサイド層２１２ａ，２１２Ｂ，２１４のシリサイド組成を安定化させる。
【００８０】
このようにして、図３(e) に示すように、ソース・ドレイン領域１０６の上部に、第１のサイドウォール１０５と隣接し、膜厚が５ｎｍの第２のシリサイド膜２１２ａからなる第１のシリサイド層（図１に示す１０８ａ参照）を形成すると共に、ソース・ドレイン領域１０６の上部に、第１のシリサイド層（第２のシリサイド膜２１２ａ）と隣接し且つ第１のシリサイド層の膜厚よりも厚い膜厚を有し、膜厚が７．５ｎｍの第１のシリサイド膜２０９ｂと膜厚が５ｎｍの第３のシリサイド膜２１２ｂとで構成されている膜厚が１２．５ｎｍの第２のシリサイド層２１２Ｂ（図１に示す１１２Ｂ参照）を形成する。一方、ゲート電極１０３の上部に、第４のシリサイド膜２１０と第５のシリサイド膜２１３とで構成されているシリサイド層２１４を形成する。
【００８１】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００８２】
本実施形態によると、ソース・ドレイン領域１０６の第１のサイドウォール１０５側の上部と、比較的膜厚の薄い第２の金属膜２１１とを反応させて、第１のシリサイド層を構成する第２のシリサイド膜２１２ａを形成することができる。そのため、第１のシリサイド層の形成工程の際に、ソース・ドレイン領域１０６及びエクステンション領域１０４を突き抜けてスパイク状のシリサイドが形成される可能性が高い部分での金属の供給量を低減することができるので、ソース・ドレイン領域１０６及びエクステンション領域１０４を突き抜けて基板（チャネル領域又はポケット領域）に到達するスパイク状のシリサイド（図６(a) ,(b) に示すＳ参照）が形成されることを防止することができる。このため、シリサイドの突き抜けによる接合リークが発生することを防止することができる。
【００８３】
加えて、ソース・ドレイン領域１０６における第２のサイドウォール２０７の外側方の領域の上部と、第２の金属膜２１１の膜厚よりも厚い膜厚を有する第１の金属膜２０８とを反応させて、第１のシリサイド膜２０９ｂを形成した後、第１のシリサイド膜２０９ｂ直下のソース・ドレイン領域１０６のＳｉと第２の金属膜２１１とを反応させて、第３のシリサイド膜２１２ｂを形成することにより、第１のシリサイド膜２０９ｂと第３のシリサイド膜２１２ｂとからなる第２のシリサイド層２１２Ｂを形成することができる。そのため、ソース・ドレイン領域１０６の上部に、第１のシリサイド層（第２のシリサイド膜２１２ａ）と隣接し第１のシリサイド層の膜厚よりも厚い膜厚を有する第２のシリサイド層２１２Ｂを形成することができるため、第１のシリサイド層による寄生抵抗の低減効果が不充分なことがあっても、第２のシリサイド層２１２Ｂによって寄生抵抗の低減効果を補償することができるので、寄生抵抗の低減効果を充分に図ることができる。
【００８４】
尚、第２の実施形態では、ソース・ドレイン領域１０６の上部に形成された第１，第２のシリサイド層２１２ａ，２１２Ｂとして、コバルトシリサイド膜を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００８５】
例えば、第２の実施形態における第１，第２の金属膜２０８，２１１として、ＣｏではなくＮｉからなる金属膜を用いることにより、コバルトシリサイド膜ではなくニッケルシリサイド膜からなる第１，第２のシリサイド層を形成することができる。
【００８６】
このように、ソース・ドレイン領域１０６の第１のサイドウォール１０５側の上部に形成される第１のシリサイド層として、コバルトシリサイド膜ではなくニッケルシリサイド膜を採用することにより、第１のシリサイド層の形成工程での熱処理温度の低温化を図ることができるので、第２の実施形態と比較して、シリサイドの突き抜けを効果的に防止することができる。
【００８７】
＜第１の変形例＞
以下に、本発明の第１の変形例に係る半導体装置の製造方法について説明する。尚、本変形例では、前述の第２の実施形態との相違点についてのみ説明する。前述の第２の実施形態と本変形例との相違点は、以下に示す点である。
【００８８】
前述の第２の実施形態では、Ｃｏからなる第１の金属膜２０８が、ゲート電極１０３及び第１，第２のサイドウォール１０５，２０７を覆うように形成された状態で熱処理を行うことにより、コバルトシリサイド膜からなる第１のシリサイド膜２０９ｂを形成した後、Ｃｏからなる第２の金属膜２１１が、ゲート電極１０３及び第１のサイドウォール１０５を覆うように形成された状態で熱処理を行うことにより、コバルトシリサイド膜からなる第２，第３のシリサイド膜２１２ａ，２１２ｂを形成する。このようにして、ソース・ドレイン領域１０６の上部に、コバルトシリサイド膜２１２ａからなる第１のシリサイド層を形成すると共に、ソース・ドレイン領域１０６の上部に、コバルトシリサイド膜２０９ｂとコバルトシリサイド膜２１２ｂとからなる第２のシリサイド層２１２Ｂを形成する。
【００８９】
これに対し、本変形例では、前述の第２の実施形態と同様にＣｏからなる第１の金属膜が、ゲート電極及び第１，第２のサイドウォールを覆うように形成された状態で熱処理を行うことにより、コバルトシリサイド膜からなる第１のシリサイド膜を形成する。その後、ＣｏではなくＮｉからなる第２の金属膜が、ゲート電極及び第１のサイドウォールを覆うように形成された状態で熱処理を行うことにより、ニッケルシリサイド膜からなる第２，第３のシリサイド膜を形成する。
【００９０】
このようにして、ソース・ドレイン領域の上部に、ニッケルシリサイド膜からなる第１のシリサイド層を形成すると共に、ソース・ドレイン領域の上部に、コバルトシリサイド膜とニッケルシリサイド膜とで構成されたシリサイド膜からなる第２のシリサイド層を形成する。
【００９１】
このようにすると、ソース・ドレイン領域の第１のサイドウォール側の上部に、コバルトシリサイド膜ではなくニッケルシリサイド膜からなる第１のシリサイド層を形成することができる。
【００９２】
このように、ソース・ドレイン領域の第１のサイドウォール側の上部に形成される第１のシリサイド層として、コバルトシリサイド膜ではなくニッケルシリサイド膜を採用することにより、第１のシリサイド層の形成工程での熱処理温度の低温化を図ることができるので、前述の第２の実施形態と比較して、シリサイドの突き抜けを効果的に防止することができる。
【００９３】
尚、前述の第１及び第２の実施形態、並びに第１の変形例では、ｐ型半導体基板上にＮチャネル型ＭＩＳトランジスタを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、ｐ型半導体基板にＮ型ウェル領域を形成し、そのＮ型ウェル領域上にＰチャネル型ＭＩＳトランジスタを形成しても良い。
【産業上の利用可能性】
【００９４】
以上説明したように、本発明は、シリサイドの突き抜けによる接合リークが発生することを防止することができるので、ソース・ドレイン領域の上部にシリサイド層を有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。
【図２】(a) 〜(e) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図３】(a) 〜(e) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図４】従来の半導体装置の構造について示す断面図である。
【図５】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【図６】(a) 及び(b) は、従来の半導体装置の問題について示す図である。
【符号の説明】
【００９６】
１００    半導体基板
１０１    素子分離領域
１０２    ゲート絶縁膜
１０３    ゲート電極
１０４    エクステンション領域
１０５    （第１の）サイドウォール
１０６    ソース・ドレイン領域
１０７    第１の金属膜
１０８    第１のシリサイド膜
１０８ａ  シリサイド膜（第１のシリサイド層）
１０８ｂ  シリサイド膜
１０９    第３のシリサイド膜
１１０    第２のサイドウォール
１１１    第２の金属膜
１１２ｂ  第２のシリサイド膜
１１２Ｂ  第２のシリサイド層
１１３    第４のシリサイド膜
１１４    シリサイド層
２０７    第２のサイドウォール
２０８    第１の金属膜
２０９ｂ  第１のシリサイド膜
２１０    第４のシリサイド膜
２１１    第２の金属膜
２１２ａ  第２のシリサイド膜（第１のシリサイド層）
２１２ｂ  第３のシリサイド膜
２１３    第５のシリサイド膜
２１２Ｂ  第２のシリサイド層
２１４    シリサイド層
【図１】
2008227193.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008227193.tif 000007
【図６】
2008227193.tif 000008