(57)【要約】【課題】二重化又は多重化され、互いに独立して同一の演算処理を行う各制御ユニットを有する制御装置における演算処理のパフォーマンスと耐ノイズ性を向上させる。【解決手段】バックボードバス３を介して互いに通信可能に接続される制御ユニット２と制御ユニット１とで冗長化された制御装置ＣＳにおいて、それぞれの制御ユニットは、同期合わせ処理データを格納する同期用レジスタ１５、制御ユニット２との間で常時互いに常時フレームを送受信し、同期用レジスタ１５に直接アクセス可能な通信部１４を有し、当該通信部１４は同期用レジスタ１５に格納される同期に係るデータを常時フレームを用いて接続先の制御ユニットとの間で送受信する。【選択図】図１
2008027343.tif 000002
【特許請求の範囲】
【請求項１】
シリアルバスを介して相互に接続され、夫々が有するプロセッサの制御の下で互いに独立して動作し、所定の処理が完了したタイミングで互いに同期合わせ処理を行う複数の制御ユニットにより冗長化された制御装置において、
前記複数の制御ユニットのそれぞれは、
同期合わせ処理データを格納する同期用レジスタと、
前記シリアルバスを介して常時フレームを接続先の制御ユニットに常時送信し、前記同期用レジスタに直接アクセス可能な通信部と、
を備え、
前記通信部は、
自制御ユニットの前記同期用レジスタに格納される同期合わせ処理データを接続先の制御ユニットに前記常時フレームで送信し、接続先の制御ユニットから前記常時フレームで送信される同期合わせ処理データを受信した場合に自己の同期用レジスタに格納させることを特徴とする制御装置。
【請求項２】
前記同期用レジスタは、前記接続先の制御ユニットへ伝送する同期合わせ処理データを格納する自側同期レジスタと、前記接続先の制御ユニットから伝送される同期合わせ処理データを格納する相手側同期レジスタとを有し、
前記プロセッサは、前記相手側同期レジスタに格納された同期合わせ処理データに基づいて、前記接続先の制御ユニットとの間の同期の確認を行い、当該同期の確認を示すデータを前記同期合わせ処理データとして前記自側同期レジスタに格納することを特徴とする請求項１に記載の制御装置。
【請求項３】
前記相手側同期レジスタは、前記自側同期レジスタに格納される同期合わせ処理データが前記同期の確認を示すデータであり、且つ、前記接続先の制御ユニットから伝送される同期合わせ処理データが同期の確認を示すデータである場合に、同期の確認を示すデータを前記同期合わせ処理データとして格納し、
前記プロセッサは、前記相手側同期レジスタに格納される前記同期合わせ処理データが同期の確認を示すデータである場合に、自制御ユニットと前記接続先の制御ユニットとが同期を確認したと判定することを特徴とする請求項２に記載の制御装置。
【請求項４】
前記通信部は、伝送するデータの誤りをチェックするためのチェックデータを前記常時フレームに付加することを特徴とする請求項１〜３のいずれか一項に記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、工業プラントなどを制御する制御装置であって、互いに独立して動作し、所定の処理が完了したタイミングで互いに同期合わせ処理を行う複数の制御ユニットにより冗長化された制御装置に関する。
【背景技術】
【０００２】
工業プラントなどを制御するＣＳ（コントロールステーション）と呼ばれる制御装置では、高い信頼性のもとに恒常的に処理を行うため、２つ又は複数の制御ユニットを備え、各制御ユニットで同一の処理を行い、二重化又は多重化した制御処理で冗長化しているものがある。例えば、特許文献１には、単体で演算処理が可能な第１、第２マイクロプロセッサで同一演算を行い、演算処理を冗長化するプロセッサ装置に関する技術が開示されている。
【０００３】
この二重化又は多重化され、互いに独立して同一の演算処理を行う各制御ユニットでは、一定の処理を完了した際に次の処理へ移行する同期合わせ処理が行われている。二重化又は多重化された複数の制御ユニットを備える制御装置では、この同期合わせ処理を行うことで、各制御ユニットにおける演算処理の同期と各制御ユニットの異常の検出などを行っている。
【０００４】
ここで、従来の制御装置における制御ユニットで行われる同期合わせ処理について、図４、５を参照して説明する。先ず、図４に制御ユニットを二重化して処理を行う従来の制御装置ＣＳ２の構成を例示する。図４に示すように、制御装置ＣＳ２は、制御ユニット１００と制御ユニット２００とがバックボードバス３００を介して互いに通信可能に接続する構成である。
【０００５】
制御ユニット１００は、プロセッサ１１０、インターフェースコントローラ１２０、メインメモリ１３０、バックボードバスコントローラ１４０、バックボードバスコントローラ１５０を有する構成である。同様に、制御ユニット２００は、プロセッサ２１０、インターフェースコントローラ２２０、インターフェースコントローラ２２０、メインメモリ２３０、バックボードバスコントローラ２４０、バックボードバスコントローラ２５０を有する構成である。
【０００６】
プロセッサ１１０は、特に図示しないＲＯＭ（Read  Only  Memory）や内部ＲＡＭ（Random  Access Memory）などを有するいわゆるＣＰＵ（Central  Processing  Unit）であり、メインメモリ１３０にデータや処理プログラムなどを展開して演算処理や制御ユニット１００における動作処理の全般を統括制御する。インターフェースコントローラ１２０は、例えばＤＭＡ（Direct  Memory  Access）コントローラなどであり、制御ユニット１００におけるプロセッサ１１０、メインメモリ１３０、インターフェースなどのデータ入出力を調整する。メインメモリ１３０は、ＤＲＡＭ（Dynamic Random Access Memory）などであり、他の制御ユニットとの間で同期合わせ処理を行うための同期確認領域１３１を有する。バックボードバスコントローラ１４０、１５０は、バックボードバス３００におけるシリアルバス３１０、３２０を介して接続する制御ユニット２００側のバックボードバスコントローラ２４０、２５０との間でシリアル転送によるデータ通信を行う。なお、制御ユニット２００の細部構成については、制御ユニット１００と同様であるため説明を省略する。
【０００７】
次に、図５に同期合わせ処理の概要を例示する。図５に示すように、制御ユニット１００のプロセッサ１１０は、一定の演算処理の後にその一定の演算処理が終了したことを示すデータや演算結果などのデータを同期確認領域２３１へ書き込むためのライトアクセスを行う（ステップＳ１０１）。具体的には、このライトアクセスにおいては、プロセッサ１１０がインターフェースコントローラ１２０を通してバックボードバスコントローラ１４０又はバックボードバスコントローラ１５０にアクセス要求をかける。そのアクセス要求を受けたバックボードバスコントローラ１４０又はバックボードバスコントローラ１５０は接続するシリアルバス３１０又はシリアルバス３２０のバス権を確保し、ライト要求を制御ユニット２００側のバックボードバスコントローラ２４０又はバックボードバスコントローラ２５０にかける。そのライト要求を受けたバックボードバスコントローラ２４０又はバックボードバスコントローラ２５０はインターフェースコントローラ２２０を介してメインメモリ２３０の同期確認領域２３１にデータの書き込みを行う。
【０００８】
上述した制御ユニット１００から同期確認領域２３１へのライトアクセスと同様に、制御ユニット２００のプロセッサ２１０は、一定の演算処理が終了したことを示すデータや演算結果などのデータを同期確認領域１３１へ書き込むためのライトアクセスを行う（ステップＳ２０１）。
【０００９】
ステップＳ１０１に次いで、プロセッサ１１０は、同期確認領域１３１をリードアクセスして格納されているデータを確認し、制御ユニット２００側からのライトアクセスが完了しているか否かを確認する（ステップＳ１０２）。同様に、ステップＳ２０１に次いで、プロセッサ２１０は、制御ユニット１００側からのライトアクセスが完了しているか否かを確認する（ステップＳ２０２）。つまり、制御ユニット１００、２００では、他の制御ユニットへの同期確認領域へのライトアクセスに次いで自らの同期確認領域のデータを確認することで、他の制御ユニット側で一定の演算処理が終了したか否かを確認する構成である。
【００１０】
ステップＳ１０２に次いで、プロセッサ１１０は、制御ユニット２００側からのライトアクセスを確認した場合に同期確認領域１３１に格納されているデータをクリアするためのライトアクセスを行い（ステップＳ１０３）、同期確認領域２３１へのリードアクセスを実行して同期確認領域２３１のデータがクリアされたか否かを確認して、クリアが確認された場合は次の演算処理へ移行する（ステップＳ１０４）。同様に、ステップＳ２０２に次いで、プロセッサ２１０は、制御ユニット１００側からのライトアクセスを確認した場合に同期確認領域２３１に格納されているデータをクリアするためのライトアクセスを行い（ステップＳ２０３）、同期確認領域１３１へのリードアクセスを実行して同期確認領域１３１のデータがクリアされたか否かを確認して、クリアが確認された場合は次の演算処理へ移行する（ステップＳ２０４）。
【００１１】
以上のように、制御装置ＣＳ２では、各制御ユニットで互いに独立して同一の演算処理を行う際に、一定の演算処理が終了した段階で自他の制御ユニットのメインメモリ上における同期確認領域へのデータアクセスを利用した同期合わせ処理を各制御ユニットが行うことで、各制御ユニットにおける演算処理の同期などを行っている。
【特許文献１】特開２００１−２５６０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来技術では、同期合わせ処理時にいずれかの制御ユニットが他の制御ユニットへライトアクセス又はリードアクセスする場合、バックボードバス及びメインメモリのアクセス権を獲得後でなくては開始することができない。例えば、自側が同期合わせ処理を実行中であっても、相手側がメインメモリやバックボードバスを使用している場合が考えられ、それが完了しない限り、メインメモリへのアクセス権やバス権を獲得することができず、ライトアクセス又はリードアクセスを実行することができない。このため、同期合わせ処理に多くの時間がかかってしまい、演算処理のパフォーマンスを落とす虞があった。
【００１３】
また、従来技術では、同期合わせ処理時において、いずれかの制御ユニットが他の制御ユニットへライトアクセスをする際に外部のノイズなどでそのアクセスがエラーとなった場合にライトアクセスが再度行われるが、それにより同期合わせ処理にずれが発生する虞があった。例えば、いずれかの制御ユニットから他の制御ユニットへの最初のライトアクセス時に正常に書き込まれ、ライトアクセスを完了した事を示す信号がノイズの影響を受けた場合、他の制御ユニット側では同期確認領域のデータを確認してクリアしてしまうが、いずれかの制御ユニットでは再度ライトアクセスを実行してそのクリア後の同期確認領域へデータを書き込んでしまうため、同期合わせ処理にずれが発生する。このため、従来技術では、ノイズの影響で冗長化した演算処理を継続することができなくなる虞があった。
【００１４】
本発明は、このような課題に鑑みてなされたものであり、その目的とするところは、互いに独立して動作し、所定の処理が完了したタイミングで互いに同期合わせ処理を行う複数の制御ユニットにより冗長化された制御装置における演算処理のパフォーマンスと耐ノイズ性を向上させる技術を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、請求項１に記載の発明は、シリアルバスを介して相互に接続され、夫々が有するプロセッサの制御の下で互いに独立して動作し、所定の処理が完了したタイミングで互いに同期合わせ処理を行う複数の制御ユニットにより冗長化された制御装置において、前記複数の制御ユニットのそれぞれは、同期合わせ処理データを格納する同期用レジスタと、前記シリアルバスを介して常時フレームを接続先の制御ユニットに常時送信し、前記同期用レジスタに直接アクセス可能な通信部と、を備え、前記通信部は、自制御ユニットの前記同期用レジスタに格納される同期合わせ処理データを接続先の制御ユニットに前記常時フレームで送信し、接続先の制御ユニットから前記常時フレームで送信される同期合わせ処理データを受信した場合に自己の同期用レジスタに格納させることを特徴とする。
【００１６】
請求項２に記載の発明は、請求項１に記載の発明において、前記同期用レジスタは、前記接続先の制御ユニットへ伝送する同期合わせ処理データを格納する自側同期レジスタと、前記接続先の制御ユニットから伝送される同期合わせ処理データを格納する相手側同期レジスタとを有し、前記プロセッサは、前記相手側同期レジスタに格納された同期合わせ処理データに基づいて、前記接続先の制御ユニットとの間の同期の確認を行い、当該同期の確認を示すデータを前記同期合わせ処理データとして前記自側同期レジスタに格納することを特徴とする。
【００１７】
請求項３に記載の発明は、請求項２に記載の発明において、前記相手側同期レジスタは、前記自側同期レジスタに格納される同期合わせ処理データが前記同期の確認を示すデータであり、且つ、前記接続先の制御ユニットから伝送される同期合わせ処理データが同期の確認を示すデータである場合に、同期の確認を示すデータを前記同期合わせ処理データとして格納し、前記プロセッサは、前記相手側同期レジスタに格納される前記同期合わせ処理データが同期の確認を示すデータである場合に、自制御ユニットと前記接続先の制御ユニットとが同期を確認したと判定することを特徴とする。
【００１８】
請求項４に記載の発明は、請求項１〜３のいずれか一項に記載の発明において、前記通信部は、伝送するデータの誤りをチェックするためのチェックデータを前記常時フレームに付加することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、夫々が有するプロセッサの制御の下で互いに独立して動作し、所定の処理が完了したタイミングで互いに同期合わせ処理を行う複数の制御ユニットにより冗長化された制御装置において、複数の制御ユニットのそれぞれは、演算処理の同期合わせ処理データを格納する同期用レジスタに、接続先の制御ユニットと通信する通信部が直接アクセス可能であるため、プロセッサの演算処理に影響することなく、接続先の制御ユニットとの間で同期合わせ処理データの送受信を行うことができ、演算処理のパフォーマンスを向上させることができる。また、接続先の制御ユニットとの通信では、常時互いに送受信する常時フレームを用いて同期合わせ処理データを伝送するため、いずれかの常時フレームがノイズの影響を受ける場合でも、他の常時フレームで補うことができ、耐ノイズ性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、この発明の実施の形態について図を参照して説明するが、この発明は以下の実施の形態に限定しない。また、この発明の実施の形態は発明の最も好ましい一形態を示すものであり、発明の用途や用語はこれに限定しない。
【００２１】
図１は、互いに通信可能に接続する制御ユニット１、制御ユニット２を有する制御装置ＣＳの機能的構成を模式的に示すブロック図である。図２（ａ）は、シリアルバス３ａ、３ｂにおけるデータ伝送の概要を例示する概念図であり、図２（ｂ）は、データ伝送に係るフレームの概要を例示する概念図である。図３は、制御装置ＣＳの制御ユニット１、２における同期合わせ処理の概要を説明する概念図である。
【００２２】
先ず、本発明である制御ユニット１、２を有する制御装置ＣＳの構成を説明する。図１に示すように、制御装置ＣＳは、制御ユニット１と制御ユニット２とがバックボードバス３を介して互いに通信可能に接続する構成である。
【００２３】
制御ユニット１は、プロセッサ１１、インターフェースコントローラ１２、メインメモリ１３、通信部１４、同期用レジスタ１５を有する構成である。同様に、制御ユニット２は、プロセッサ２１、インターフェースコントローラ２２、メインメモリ２３、通信部２４、同期用レジスタ２５を有する構成である。なお、制御ユニット２の細部構成については、制御ユニット１と同様であるため説明を省略する。
【００２４】
プロセッサ１１は、特に図示しないＲＯＭや内部ＲＡＭなどを有するいわゆるＣＰＵであり、インターフェースコントローラ１２にデータや処理プログラムなどを展開して演算処理や制御ユニット１における動作処理の全般を統括制御する。インターフェースコントローラ１２は、例えばＤＭＡコントローラなどであり、制御ユニット１におけるプロセッサ１１、メインメモリ１３、通信部１４、同期用レジスタ１５などのデータ入出力を調整する。メインメモリ１３は、プロセッサ１１の処理に係る作業領域を提供するＤＲＡＭなどである。
【００２５】
通信部１４は、バックボードバス３と接続する特に図示しないインターフェースを備え、当該バックボードバス３を介したデータ通信を行う。通信部１４には、バックボードバス３のシリアルバス３ａ、３ｂを介して接続する制御ユニット２との間でシリアル伝送によるデータ通信を行うバックボードバスコントローラ１４ａ、１４ｂを有する。
【００２６】
バックボードバスコントローラ１４ａ、１４ｂは、制御ユニット２などの他の制御ユニットから送信されるデータに基づいて、インターフェースコントローラ１２を介することなく同期用レジスタ１５へ直接アクセスし、当該同期用レジスタ１５にデータの書き込みが可能な構成である。具体的には、他の制御ユニットから送信されるデータは、後述する相手側同期レジスタ１５ｂへ書き込まれる。また、バックボードバスコントローラ１４ａ、１４ｂは、同期用レジスタ１５へ直接アクセスして当該同期用レジスタ１５に格納されたデータに基づいたシリアルデータをシリアルバス３ａ、３ｂに伝送する。具体的には、後述する自側同期レジスタ１５ａを参照して読み出されたデータに基づいたシリアルデータを伝送する。
【００２７】
このため、制御ユニット１では、通信部１４から同期用レジスタ１５へのデータの書き込みや、同期用レジスタ１５に格納されたデータを参照して通信部１４からデータを伝送する場合にインターフェースコントローラ１２を介することなく行うため、プロセッサ１１での演算処理に影響を及ぼすことがなくなり、演算処理のパフォーマンスを向上させることができる。
【００２８】
同期用レジスタ１５は、インターフェースコントローラ１２を介したプロセッサ１１からのアクセスやバックボードバスコントローラ１４ａ、１４ｂから直接アクセスが可能な記憶素子である。同期用レジスタ１５には、同期合わせ処理データとして、一定の演算処理が終了したことを示すデータやその一定の演算処理の結果値などのデータが格納され、自側のデータを格納する自側同期レジスタ１５ａ及び他の制御ユニットから送信されるデータを格納する相手側同期レジスタ１５ｂが設けられている。
【００２９】
なお、相手側同期レジスタ１５ｂは、自側同期レジスタ１５ａに格納されたデータがクリアされ（Ｎｕｌｌデータなどを格納）、且つ他の制御ユニットから送信されるデータが相手側同期レジスタ１５ｂのデータをクリアする指示（Ｎｕｌｌデータなど）である場合に当該相手側同期レジスタ１５ｂに格納するデータをクリアする構成である。この相手側同期レジスタ１５ｂに格納するデータのクリアは、プロセッサ１１の制御の下、通信部１４が相手側同期レジスタ１５ｂのデータをクリアする際に（Ｎｕｌｌデータなどを書き込む際に）、自側同期レジスタ１５ａのデータを読み出して比較して行う構成であってもよいし、特に図示しない同期用レジスタ１５が有する論理回路で行う構成であってもよい。
【００３０】
次に、バックボードバスコントローラ１４ａ、１４ｂがシリアルバス３ａ、３ｂへ伝送するシリアルデータについて説明する。図２（ａ）に示すように、バックボードバスコントローラ１４ａ、１４ｂが行うシリアル伝送は、例えばＨＤＬＣ（High  Level  Data  Link  Control）などのフレームを用いた伝送制御手順であり、シリアルバスを使用した他の機器へのデータ伝送時以外にも、フレームＦｒ１１〜Ｆｒ１４やフレームＦｒ２１〜Ｆｒ２６に示すように常時フレームの送信を行っている。
【００３１】
この常時フレームは、バックボードバスコントローラ１４ａ、１４ｂが自側同期レジスタ１５ａを参照して読み出されたデータがセットされている。具体的には、図２（ａ）に示すように、自側同期レジスタ１５ａに格納されている同期合わせ処理データが時刻Ｔ１以前にＮｕｌｌであり時刻Ｔ１以後に別のデータがセットされた場合は、その時刻Ｔ１以後に伝送する常時フレーム（フレームＦｒ１２〜１４、Ｆｒ２３〜２６）にデータがセットされる。
【００３２】
このため、バックボードバスコントローラ１４ａ、１４ｂは、シリアルバスのバス権を獲得することなく同期合わせ処理に必要な同期合わせ処理データを伝送できる。また、いずれか一方のシリアルバスが使用中である場合であっても、他のシリアルバスのバス権を獲得することなくデータを伝送できる。
【００３３】
フレームＦｒ１１〜Ｆｒ１４やフレームＦｒ２１〜Ｆｒ２６の構成は、図２（ｂ）に示すように、フレームの開始を示す開始フラグＦｓとフレームの終了を示す終了フラグＦｅとの間に伝送すべきデータＦｄ、そのフレームの誤り制御のためのチェックデータＦＣＳを有する。このデータＦｄには前述した相手側同期レジスタ１５ｂから読み出されたデータを含み、チェックデータＦＣＳには例えばＣＲＣ（Cyclic Redundancy Check）方式でフレーム内のデータの誤りを検出するデータを含む。
【００３４】
このため、上述した常時フレームを受信した際のバックボードバスコントローラ１４ａ、１４ｂや他の制御ユニットは、チェックデータＦＣＳに基づいたデータの誤り検出を行うことで、いずれかの常時フレームにノイズなどが混入して同期合わせ処理に必要な同期合わせ処理データが誤って伝送された場合でも、同期用レジスタ１５に格納される前にそのデータを廃棄することができ、同期合わせ処理時における耐ノイズ性を向上させることができる。
【００３５】
次に、制御装置ＣＳにおいて、制御ユニット１と制御ユニット２とで行われる同期合わせ処理について、図３を参照して詳細に説明する。なお、この同期合わせ処理は、プロセッサ１１の制御の下で行われる制御ユニット１側の処理（ステップＳ１１〜Ｓ１４）とプロセッサ２１の制御の下で行われる制御ユニット２側の処理（ステップＳ２１〜Ｓ２４）とからなる。
【００３６】
図３に示すように、制御ユニット１のプロセッサ１１は、一定の演算処理の後（時刻Ｔ１）に、その一定の演算処理が終了したことを示すデータや演算結果などの同期合わせ処理データを自側同期レジスタ１５ａに書き込む（ステップＳ１１）。この自側同期レジスタ１５ａに書き込まれたデータは、前述したように、プロセッサ１１の制御の下で動作するバックボードバスコントローラ１４ａ、１４ｂを介してバックボードバスコントローラ２４ａ、２４ｂへ伝送され、相手側同期レジスタ２５ｂへ書き込まれる。
【００３７】
制御ユニット１と同様に、制御ユニット２のプロセッサ１１は、一定の演算処理後（時刻Ｔ２）に、同期合わせ処理データを自側同期レジスタ２５ａに書き込む（ステップＳ２１）。この自側同期レジスタ２５ａに書き込まれたデータは、上述した制御ユニット１の場合と同様に、プロセッサ２１の制御の下で動作するバックボードバスコントローラ２４ａ、２４ｂを介してバックボードバスコントローラ１４ａ、１４ｂへ伝送され、相手側同期レジスタ１５ｂへ書き込まれる。
【００３８】
ステップＳ１１に次いで、プロセッサ１１は、相手側同期レジスタ１５ｂをリードアクセスして格納されているデータを確認し、制御ユニット２側から送信された一定の演算処理が終了したことを示すデータが格納されているか否かを確認する（ステップＳ１２）。同様に、ステップＳ２１に次いで、プロセッサ２１は、相手側同期レジスタ２５ｂをリードアクセスして格納されているデータを確認し、制御ユニット１側から送信された一定の演算処理が終了したことを示すデータが格納されているか否かを確認する（ステップＳ２２）。
【００３９】
つまり、制御ユニット１、２では、一定の演算処理が終了した際に、自側同期レジスタへの同期合わせ処理データの書き込みに次いで相手側同期レジスタのデータを確認することで、他の制御ユニット側で一定の演算処理が終了したか否かを確認する構成である。
【００４０】
ステップＳ１２に次いで、プロセッサ１１は、制御ユニット２側の一定の演算処理の終了、つまり制御ユニット２側の同期を確認した場合に、その同期の確認を示すデータ（例えばＮｕｌｌデータ）を自側同期レジスタ１５ａに格納するため、自側同期レジスタ１５ａに格納されているデータをクリアするためのライトアクセスを行い（ステップＳ１３）、相手側同期レジスタ１５ｂへのリードアクセスを実行して相手側同期レジスタ１５ｂのデータがクリアされたか否かを確認し、クリアが確認された場合は次の演算処理へ移行する（ステップＳ１４）。
【００４１】
同様に、ステップＳ２２に次いで、プロセッサ２１は、制御ユニット１側の一定の演算処理の終了を確認した場合に自側同期レジスタ２５ａに格納されているデータをクリアするためのライトアクセスを行い（ステップＳ２３）、相手側同期レジスタ２５ｂへのリードアクセスを実行して相手側同期レジスタ２５ｂのデータがクリアされたか否かを確認し、クリアが確認された場合は次の演算処理へ移行する（ステップＳ２４）。
【００４２】
前述したとおり、このステップＳ１３における自側同期レジスタ１５ａのデータのクリアは、通信部１４を介して伝送する常時フレームに反映されて制御ユニット２側に伝送される。更に、自側同期レジスタ１５ａのデータがクリアされ制御ユニット２側から伝送される常時フレームのデータがクリアを指示するデータである場合、つまり、制御ユニット１側で制御ユニット２が一定の演算処理を終了したことを確認し、制御ユニット２側で制御ユニット１が一定の演算処理を終了したことを確認した場合は、相手側同期レジスタ１５ｂのデータがクリアされる。
【００４３】
このため、制御ユニット１は、ステップＳ１４で相手側同期レジスタ１５ｂのデータのクリアを確認するだけで次の演算処理へ移行するための同期合わせの終了確認を行うことができ、自側で一定の演算処理が終了した後、同期合わせの終了確認のためにバックボードバス３を介した他の制御ユニットへのアクセスを行うことがなく、演算処理のパフォーマンスを向上させることができる。
【００４４】
また、制御ユニット１と制御ユニット２とが一定の演算処理を終了した場合にのみ相手側同期レジスタ１５ｂのデータがクリアされる構成であるため、制御ユニット１は、相手側同期レジスタ１５ｂのクリアを確認することで同期合わせ処理の終了確認を確実に行うことができる。
【００４５】
以上のように、バックボードバス３を介して互いに通信可能に接続される制御ユニット２と制御ユニット１とで冗長化された制御装置ＣＳにおいて、それぞれの制御ユニットは、同期合わせ処理データを格納する同期用レジスタ１５、制御ユニット２との間で常時互いに常時フレームを送受信し、同期用レジスタ１５に直接アクセス可能な通信部１４を有し、当該通信部１４は同期用レジスタ１５に格納される同期に係るデータを常時フレームを用いて接続先の制御ユニットとの間で送受信する。
【００４６】
このため、制御装置ＣＳでは、通信部１４が同期合わせ処理データを伝送する際に同期用レジスタ１５に直接アクセス可能であるため、プロセッサ１１、２１の演算処理に影響することなく、演算処理のパフォーマンスを向上させることができる。また、通信部１４は常時互いに送受信する常時フレームを用いて同期合わせ処理データを伝送するため、いずれかの常時フレームがノイズの影響を受ける場合でも、他の常時フレームで補うことができ、耐ノイズ性を向上させることができる。
【００４７】
なお、本実施の形態における記述は、本発明の一例を示すものであり、これに限定しない。本発明における制御ユニット１、２の細部構成及び細部動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更が可能である。
【００４８】
例えば、本実施の形態では、同期合わせ処理をプロセッサ１１、２１の制御の下で行う構成、つまり、プロセッサ１１、２１が実行するアプリケーションプログラムの処理に従って行う構成であるが、通信部１４（バックボードバスコントローラ１４ａ、１４ｂ）が実行する構成や、同期処理を制御する専用コントローラをハードウエアとして備える構成であってもよい。この場合は、同期合わせのためのアクセスや確認処理をプロセッサ１１、２１に負担をかけることなく実行することができ、さらなるパフォーマンスの向上に繋がる。
【００４９】
また、同期の確認を示すデータはＮｕｌｌデータであり、同期用レジスタ１５にその同期の確認を示すデータを格納する際にデータをクリアする構成を例示したが、いずれの値であってもよく、特に限定しない。
【図面の簡単な説明】
【００５０】
【図１】互いに通信可能に接続する制御ユニット１、制御ユニット２を有する制御装置ＣＳの機能的構成を模式的に示すブロック図である。
【図２】（ａ）は、シリアルバス３ａ、３ｂにおけるデータ伝送の概要を例示する概念図であり、（ｂ）は、データ伝送に係るフレームの概要を例示する概念図である。
【図３】制御装置ＣＳの制御ユニット１、２における同期合わせ処理の概要を説明する概念図である。
【図４】従来の制御装置ＣＳ２の機能的構成を模式的に示すブロック図である。
【図５】制御装置ＣＳ２における同期合わせ処理の概要を説明する概念図である。
【符号の説明】
【００５１】
ＣＳ  制御装置
１、２  制御ユニット
３  バックボードバス
３ａ、３ｂ  シリアルバス
１１、２１  プロセッサ
１２、２２  インターフェースコントローラ
１３、２３  メインメモリ
１４、２４  通信部
１４ａ、１４ｂ、２４ａ、２４ｂ  バックボードバスコントローラ
１５、２５  同期用レジスタ
１５ａ、２５ａ  自側同期レジスタ
１５ｂ、２５ｂ  相手側同期レジスタ
Ｆｒ１１〜Ｆｒ２６  フレーム
Ｆｓ  開始フラグ
Ｆｄ  データ
ＦＣＳ  チェックデータ
Ｆｅ  終了フラグ
【図１】
2008027343.tif 000003
【図２】
2008027343.tif 000004
【図３】
2008027343.tif 000005
【図４】
2008027343.tif 000006
【図５】
2008027343.tif 000007