(57)【要約】【課題】デバイス特性の歩留まりを向上して、実用化を可能とする半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置（ＦＥＴ）は、ダイヤモンド単結晶からなる半導体膜（活性層）を備え、半導体膜（活性層）の表面１３ａは、｛００１｝面から、［１１０］方向から半導体膜（活性層）の表面１３ａ内において−１５度以上１５度以内の方向に、２度以上１０度以下傾斜している。半導体膜（活性層）は、半導体膜（活性層）のオフ方向と垂直な面内にチャネルを有している。【選択図】図３
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【特許請求の範囲】
【請求項１】
ダイヤモンド単結晶からなる半導体膜を備え、
前記半導体膜の表面は、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、前記｛００１｝面に対して２度以上１０度以下傾斜していることを特徴とする、半導体装置。
【請求項２】
前記半導体膜は、前記半導体膜のオフ方向と垂直な面内にチャネルを有していることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記半導体膜は、不純物をドーピングされたｎ型またはｐ型のエピタキシャル膜であることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体膜は、アンドープダイヤモンドからなり、
前記チャネルは、水素終端表面近傍に形成されることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体膜の表面は、シングルドメインの２×１構造が形成されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体膜の表面は、１０原子層以上のマクロなステップが形成されていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置の製造方法であって、
ダイヤモンド単結晶からなる基板を準備する工程と、
前記基板上に窒素原子を含むガスを供給して前記半導体膜をホモエピタキシャル気相成長させる工程とを備える、半導体装置の製造方法。
【請求項８】
前記半導体膜に、前記半導体膜のオフ方向と垂直の方向にチャネルを形成する工程をさらに備える、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、たとえば電界効果トランジスタ等のダイヤモンドを用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ダイヤモンドは、ブレークダウン電界、熱伝導度、飽和速度およびキャリア移動度などが高いため、ダイヤモンドを用いた半導体は、ハイパワー、高周波および高集積におけるデバイスの性能指標が、他の半導体と比べて著しく高い。そのため、これらの特性を活かしたダイヤモンド電子デバイスは、ハイパワー素子および高周波素子等への応用が期待されている。
【０００３】
ダイヤモンドを用いた電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）としては、たとえば硼素をドープしたｐ型ダイヤモンド薄膜層をチャネル層としたものが挙げられる。このような電界効果トランジスタとして、特開平３−９４４２９号公報（特許文献１）には、チャネル層の上にショットキー接合、オーミック接合を形成するゲート電極およびソース電極を形成した金属−半導体接合型（ＭＥＳ型）電界効果トランジスタが開示されている。また、特開平１−１５８７７４号公報（特許文献２）には、パルスドープを用いた２次元的な空間分布を形成したＭＩＳ型電界効果トランジスタが開示されている。また、特開平８−８８２３６号公報（特許文献３）には、ゲート電極と動作層である活性層との間に絶縁層であるキャップ層を挿入した絶縁ゲート型（ＭＩＳ型）の電界効果トランジスタが開示されている。
【０００４】
また、不純物導入によるキャリアではなく、表面に形成される水素終端表面のｐ型電気伝導層の高いキャリア密度とｐ型電気伝導層の低い表面準位密度とを用いたエンハンスまたはデプレッション型のＦＥＴがある。たとえば特開平８−８８２３５号公報（特許文献４）には、エンハンスモードで動作する水素終端ホモエピタキシャルダイヤモンドを用いたＦＥＴが開示されている。また特開２００３−１８８１９１号公報（特許文献５）には、水素終端ダイヤモンドデプレッション型ＭＥＳＦＥＴが開示されている。
【０００５】
上記特許文献１〜５に開示のダイヤモンド電子デバイスは、通常ダイヤモンド単結晶基板の上にエピタキシャル成長、電極形成、酸化膜形成、エッチング等のプロセスを経て作製される。しかしながら、上記特許文献１〜５に開示のダイヤモンドを用いた電子デバイスでは、デバイスを作製する際に用いるダイヤモンド基板の表面の研磨不良による傷や凹凸等の影響を受けやすく、個々のダイヤモンド基板に依存してしまう。そのため、ダイヤモンドを用いた電子デバイスの特性に大きな差が出るという問題があった。特性に大きな差が出ると歩留まりが悪くなり、実用化は困難であるという問題がある。
【０００６】
また、特開平５−２４９８９号公報（特許文献６）には、平坦な表面形状を有するダイヤモンドをエピタキシャル成長させる気相合成法を提供することを目的としたダイヤモンドの合成方法が開示されている。しかしながら、特許文献６に開示のダイヤモンド合成方法では、結晶性および表面平滑性に優れた単結晶ダイヤモンドを合成することができるが、当該ダイヤモンドを用いた電子デバイスへの応用については開示がされていない。そのため、実用化は困難であるという問題がある。
【特許文献１】特開平３−９４４２９号公報
【特許文献２】特開平１−１５８７７４号公報
【特許文献３】特開平８−８８２３６号公報
【特許文献４】特開平８−８８２３５号公報
【特許文献５】特開２００３−１８８１９１号公報
【特許文献６】特開平５−２４９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
それゆえ本発明の目的は、上記のような課題を解決するためになされたものであり、デバイス特性の歩留まりを向上して、実用化を可能とする半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、ダイヤモンド単結晶からなる半導体膜を備えている。半導体膜の表面は、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜していることを特徴としている。
【０００９】
本発明の半導体装置によれば、｛００１｝面に対して２度以上１０度以下傾斜しているため、半導体膜の表面は大きなステップが形成されるので原子レベルで平坦にできるとともに、ステップの間隔が短くなりすぎないので安定にできる。また、＜１１０＞方向から±１５度の範囲内にある方向としているので、ステップが直線上に並びやすくなる。そのため、表面の凹凸により生じる散乱を減少できるので、キャリアの移動度が向上する。よって、デバイス特性の歩留まりを向上して、実用化を可能とする。
【００１０】
上記半導体装置において好ましくは、半導体膜は、半導体膜のオフ方向と垂直な面内にチャネルを有していることを特徴としている。
【００１１】
これにより、原子レベルで平坦な半導体膜の表面に形成されたステップに平行なチャネルを形成できる。そのため、絶縁膜を形成した場合の界面準位密度は、多数のステップを横切る方向にチャネルを形成した従来の半導体装置の界面準位密度よりも低減できる。よって、界面準位密度に制限されるチャネルのキャリアの移動度を向上できる。
【００１２】
上記半導体装置において好ましくは、半導体膜は、不純物をドーピングされたｎ型またはｐ型のエピタキシャル膜であることを特徴としている。これにより、キャリアがｐ型およびｎ型のいずれであっても、キャリアの移動度を向上できる。
【００１３】
上記半導体装置において好ましくは、半導体膜は、アンドープダイヤモンドからなり、チャネルは、水素終端表面近傍に形成されることを特徴としている。
【００１４】
表面に形成される水素終端表面のｐ型電気伝導層を用いることによって、不純物をドーピングしない場合であってもｐ型のキャリアを有する半導体装置にできる。
【００１５】
上記半導体装置において好ましくは、半導体膜の表面は、シングルドメインの２×１構造が形成されていることを特徴としている。
【００１６】
これにより、ステップの形状が直線的となるためキャリアの散乱が起こりにくくなる。
上記半導体装置において好ましくは、半導体膜の表面は、１０原子層以上のマクロなステップが形成されていることを特徴としている。
【００１７】
これにより、半導体膜の表面をより平坦にできる。そのため、キャリアの移動度をより向上できる。
【００１８】
本発明の半導体装置の製造方法は、上記半導体装置の製造方法であって、ダイヤモンド単結晶からなる基板を準備する工程と、基板上に窒素原子を含むガスを供給して半導体膜をホモエピタキシャル気相成長させる工程とを備えている。
【００１９】
本発明の半導体装置の製造方法によれば、表面に大きなステップが形成されて原子レベルで平坦な半導体膜を備える半導体装置を製造できる。そのため、表面の凹凸により生じる散乱を減少してキャリアの移動度を向上する。よって、デバイス特性の歩留まりを向上して、実用化を可能とする半導体装置を製造できる。
【００２０】
上記半導体装置の製造方法において好ましくは、ホモエピタキシャル成長させる工程により得られた半導体膜に、半導体膜のオフ方向と垂直の方向にチャネルを形成する工程をさらに備えている。
【００２１】
これにより、原子レベルで平坦な半導体膜の表面に形成されたステップに平行なチャネルを形成できる。そのため、絶縁膜を形成した場合の界面準位密度は、多数のステップを横切る方向にチャネルを形成した従来の半導体装置の界面準位密度よりも低減できる。よって、界面準位密度に制限されるチャネルのキャリアの移動度を向上できる半導体装置を製造できる。
【発明の効果】
【００２２】
本発明の半導体装置によれば、デバイス特性の歩留まりを向上して、実用化を可能にできる。
【発明を実施するための最良の形態】
【００２３】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には、同一の参照符号を付し、その説明は繰り返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００２４】
図１は、本発明の実施の形態における半導体装置を示す概略上面図である。図２は、図１における線分ＩＩ−ＩＩに沿う概略断面図である。図３は、本発明の実施の形態における半導体装置の活性層の表面の結晶方位を示す模式図である。図４は、本発明の実施の形態における半導体装置の活性層の表面の結晶方位を説明するための図である。図１〜図４を参照して、本発明の実施の形態における半導体装置を説明する。図１および図２に示すように、実施の形態における半導体装置（ＦＥＴ１０）は、ダイヤモンド単結晶からなる半導体膜（活性層１３）を備え、半導体膜（活性層１３）の表面１３ａは、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜している。
【００２５】
詳細には、図２に示すように、ＦＥＴ１０は、基板１１と、バッファ層１２と、活性層１３と、キャップ層１４と、ゲート電極１５と、ソース電極１６と、ドレイン電極１７とを備えている。
【００２６】
基板１１は、ダイヤモンドの単結晶からなる。バッファ層１２は、基板１１上に形成され、ダイヤモンドの単結晶からなる。活性層１３は、バッファ層１２上に形成され、たとえばｐ型のダイヤモンドからなる。キャップ層１４は、活性層１３上に形成され、アンドープのダイヤモンドからなる。
【００２７】
なお、活性層１３は、ｐ型に限られず、ｎ型であってもよいし、不純物を導入しないアンドープダイヤモンドであって表面１３ａに形成される水素終端表面のｐ型電気伝導層を用いてもよい。ｐ型の半導体を形成させるドーパントとしては、たとえば硼素（Ｂ）が挙げられる。ｎ型のドーパントとしては、たとえば燐（Ｐ）や硫黄（Ｓ）が挙げられる。
【００２８】
ゲート電極１５は、キャップ層１４上に形成され、たとえばアルミニウム（Ａｌ）からなる。ソース電極１６およびドレイン電極１７は、キャップ層１４上にゲート電極を挟んで形成され、たとえばチタン（Ｔｉ）からなる。
【００２９】
活性層１３におけるソース電極１６とドレイン電極１７に挟まれた領域は、ＦＥＴ１０のチャネル１８となる。
【００３０】
次に、ＦＥＴ１０の活性層１３の表面１３ａについて説明する。図３に示すように、実施の形態における表面１３ａは、（００１）面内において、［１１０］方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜している。
【００３１】
表面１３ａは、図４（Ａ）に示すように、（００１）面に対して２度以上１０度以下、好ましくは３度以上７度以下、より好ましくは３．５度以上５度以下傾斜している。通常のダイヤモンド表面は完全に平坦ではなく、多少のうねりをもった表面であるため、傾斜角度が２度よりも小さいと、傾斜のない表面と同様の表面となる。３度以上とすることによって、凹凸のある表面であっても、再現性よく一方向のステップからなる表面が得られるため、電子の移動度を向上できる。３．５度以上とすることによって、ステップがより多くなり、基板全面わたって確実な一方向のステップからなる表面を形成できる。一方、傾斜角度が１０度よりも大きいと、ステップの間隔が短くなりすぎて、他の結晶面が現れ、表面形状が不安定になってしまう。７度以下とすることによって、ステップの間隔が短くなりすぎないので、他の結晶面が現れず、表面形状が安定する。５度以下とすることによって、表面形状がより安定する。
【００３２】
実施の形態では、（００１）面に対して２度以上１０度以下傾斜しているが、｛００１｝面に対して２度以上１０度以下傾斜していれば特に限定されない。表面１３ａは、良好なエピタキシャル成長の条件が知られている｛００１｝面から傾斜している。なお、｛００１｝面とは、（００１）面、（０１０）面、（１００）面、（００−１）面、（０−１０）面および（−１００）面を意味する。
【００３３】
また、実施の形態における表面１３ａは、図４（Ｂ）に示すように、［１１０］方向から±１５度の範囲内にある方向であり、好ましくは、±７度の範囲内の方向であり、より好ましくは±３度の範囲内の方向である。［１１０］方向に傾斜させることによって、ダイヤモンドの｛００１｝面上のステップは、＜１１０＞方向と＜−１−１０＞方向に平行に伸びているため、ステプを直線状に並べることができる。表面１３ａが［１１０］方向から±１５度の範囲を超える方向とすると、ステップがギザギザした形状となり、半導体装置を形成するとキャリアがステップエッジでの散乱を強く受けてしまい、キャリアの移動度が悪化してしまう。±７度の範囲内の方向とすることによって、ステップの形状が滑らかになり、素子を形成する際にキャリアがステップエッジでの散乱を受けにくくなり、キャリアの移動度を向上できる。±３度の範囲内の方向とすることによって、キャリアの移動度をより向上できる。
【００３４】
なお、実施の形態では、［１１０］方向から±１５度の範囲内にある方向としているが、＜１１０＞方向から±１５度の範囲内にある方向であれば特に限定されない。＜１１０＞方向とは、［１１０］方向、［１−１０］方向、［−１１０］方向および［−１−１０］方向を意味する。
【００３５】
表面１３ａは、シングルドメインの２×１構造が形成されていることが好ましい。２×１構造であることは、低エネルギー電子回折（low-energy electron diffraction：ＬＥＥＤ）や反射高速電子回折（reflection high-energy electron diffraction：ＲＨＥＥＤ）などの電子回折またはトンネル顕微鏡（Scanning Tunneling Microscopy：ＳＴＭ）などにより確認できる。通常、ダイヤモンド（００１）表面は、ＣＶＤ成長後、２×１と１×２の２つのドメインが形成されているが、一方のドメインだけからなるシングルドメインの表面とすることで、ステップ形状がジグザグではなく、直線的な形状となる。
【００３６】
また、表面１３ａは、１０原子層以上、好ましくは５０原子層以上１０００原子層以下のマクロなステップが形成されていることが好ましい。通常、半導体膜である活性層１３にオフがあると、オフ方位に向かって１〜数原子層のステップが見られるが、表面１３ａを上記方位にすることによって、階段状のステップが集合するステップバンチングにより１０原子層以上数１００原子層のマクロなステップを形成できる。１０原子層以上とすることによって、表面１３ａにより広いテラスを形成でき、キャリアの移動度をより向上できる。５０原子層以上とすることによって、表面１３ａをより一層平坦にできる。一方、１０００原子層以下とすることによって、ステップ斜面から非単結晶成分の発生を抑制できる。
【００３７】
次に、ＦＥＴ１０の動作について説明する。ＦＥＴは、ゲート電極１５に印加される電圧によってチャネル１８に電子を蓄積し、これによってソース電極１６とドレイン電極１７との間に電流が流れるようになる。このとき、チャネル１８は、表面１３ａのステップ間の平坦な部分となる。そのため、キャリアはステップを横切ることがないので、ステップによる界面準位密度の高い領域および散乱の多い領域を通過しない。よって、キャリアの移動度が制限されず、チャネル１８全体の抵抗も増加しない。
【００３８】
実施の形態では、ソース電極１６およびドレイン電極１７の間の電流は、活性層１３のオフ方向と垂直な面内に有しているチャネル１８を流れる。そのため、オフ方向と垂直な方向に形成されるステップの延びる方向は、キャリアの移動方向と平行となる。そのため、キャリアの移動度がより高くなる。
【００３９】
次に、実施の形態におけるＦＥＴ１０の製造方法について説明する。まず、ダイヤモンド単結晶からなる基板１１を準備する工程を実施する。
【００４０】
この工程では、基板１１の表面を、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜するように研磨する。
【００４１】
次に、基板１１上にエピタキシャル成長させる工程を実施する。この工程では、たとえばプラズマＣＶＤ（chemical  vapor  deposition）装置に、メタン（ＣＨ4）および水素（Ｈ2）を供給して行なう。これにより、高抵抗ダイヤモンドからなるバッファ層１２を形成する。また、バッファ層１２の表面は、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜している。
【００４２】
次に、バッファ層１２上に硼素原子を含むガスを供給してホモエピタキシャルさせる工程を実施する。この工程では、たとえばプラズマＣＶＤ装置に、メタン、水素およびジボラン（Ｂ２Ｈ６）を供給して行なう。これにより、活性層１３を形成する。活性層１３の表面１３ａは、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜している。なお、硼素は、ドーパントとして用いるためにプラズマＣＶＤ装置に供給されている。そのため、活性層１３は、ｐ型となる。
【００４３】
そして、ホモエピタキシャル成長させる工程により得られた半導体膜である活性層１３に、活性層１３の表面１３ａのオフ方向と垂直の方向にチャネル１８を形成する工程を実施する。
【００４４】
次に、活性層１３上にホモエピタキシャル成長させる工程を実施する。この工程では、たとえばプラズマＣＶＤ装置に、メタンおよび水素を供給して行なう。これにより、高抵抗ダイヤモンドからなるキャップ層１４を形成する。
【００４５】
次に、バッファ層１２、活性層１３およびキャップ層１４を順次積層した基板１１を所定の大きさのチップとして分割する工程を実施する。具体的には、バッファ層１２、活性層１３およびキャップ層１４を順次積層した基板１１をプラズマＣＶＤ装置の内部から取り出して、通常のフォトリソグラフィーに基づいてバッファ層１２上に所定のパターンのエッチングマスク層を形成する。このように加工された基板１１をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）装置内に移動させる。そして、内部にアルゴン（Ａｒ）などのエッチングガスを導入してエッチングを行なう。なお、この工程は省略されてもよい。
【００４６】
次に、キャップ層１４上にゲート電極１５を形成する工程を実施する。具体的には、ＲＩＥ装置から取り出して、エッチングマスク層を除去する。このように加工されたチップを通常の電子ビーム蒸着装置内に移動させる。そして、高真空状態で蒸着物質に電子ビームを照射して加熱する。これにより、キャップ層１４上に蒸発したＡｌなどの蒸着物質を付着させてゲート電極１５を形成する。そして、このチップを電子ビーム蒸着装置から取り出して、通常のフォトリソグラフィーに基づいてゲート電極１５上に所定のパターンのセミコクリンなどからなるエッチングマスク層を形成する。そして、通常のウエットエッチングに基づいてゲート電極１５を所定のパターンに成形する。
【００４７】
次に、ソース電極１６およびドレイン電極１７を形成する工程を実施する。具体的には、上記チップからエッチングマスク層を除去して、通常の抵抗加熱蒸着装置内に移動させる。そして、高真空状態にしてヒータの稼動に基づいて蒸着物質を加熱する。これにより、キャップ層１４上に蒸着したＴｉなどの蒸着物質を付着させて、ソース電極１６およびドレイン電極１７を形成する。このチップを抵抗過熱蒸着装置から取り出した後に、通常のフォトリソグラフィーに基づいてソース電極１６およびドレイン電極１７を上に所定パターンのバッファードフッ酸などからなるエッチングマスク層を形成し、通常のウエットエッチングに基づいてソース電極１６およびドレイン電極１７を所定パターンに成形する。そして、エッチングマスク層を除去する。
【００４８】
以上の工程を実施することにより、本発明の実施の形態におけるＦＥＴ１０を製造することができる。なお、実施の形態では、半導体膜を活性層１３としたが、特にこれに限定されない。また、半導体装置としてＦＥＴを例にして説明したが、ＦＥＴに特に限定されない。
【００４９】
以上説明したように、本発明の実施の形態における半導体装置によれば、ダイヤモンド単結晶からなる半導体膜（活性層１３）を備え、活性層１３の表面１３ａは、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜していることを特徴としている。ダイヤモンド単結晶からなるため、表面１３ａは、結晶性に優れたダイヤモンドからなる。また、結晶方位を特定することにより、表面１３ａは大きなステップが形成され、原子レベルで平坦にできる。そのため、表面１３ａにおいて凹凸により生じる散乱を減少できるので、キャリアの移動度が向上する。よって、デバイス特性の歩留まりを向上して、実用化を可能とする。
【００５０】
上記ＦＥＴ１０において好ましくは、活性層１３は、活性層１３のオフ方向と垂直な面内にチャネル１８を有していることを特徴としている。これにより、原子レベルで平坦な活性層１３の表面１３ａに形成されたステップに平行なチャネル１８を形成できる。そのため、絶縁膜を形成した場合の界面準位密度は、多数のステップを横切る方向にチャネルを形成した従来の半導体装置の界面準位密度によりも低減できる。よって、界面準位密度に制限されるチャネル１８のキャリアの移動度を向上できる。
【００５１】
上記ＦＥＴ１０において好ましくは、活性層１３は、不純物をドーピングされたｎ型またはｐ型のエピタキシャル膜であることを特徴としている。これにより、キャリアがｐ型およびｎ型のいずれであっても、キャリアの移動度を向上できる。
【００５２】
上記ＦＥＴ１０において好ましくは、活性層１３は、アンドープダイヤモンドからなり、チャネル１８は、水素終端表面近傍に形成されることを特徴としている。表面１３ａに形成される水素終端表面のｐ型電気伝導層を用いることによって、不純物をドーピングしない場合であってもｐ型のキャリアを有する半導体装置にできる。
【００５３】
上記ＦＥＴ１０において好ましくは、活性層１３の表面１３ａは、シングルドメインの２×１構造が形成されていることを特徴としている。これにより、表面の形状がより直線状となる。
【００５４】
上記ＦＥＴ１０において好ましくは、活性層１３の表面１３ａは、１０原子層以上のマクロなステップが形成されていることを特徴としている。これにより、活性層１３の表面１３ａをより平坦にできる。そのため、キャリアの移動度をより向上できる。
【００５５】
本発明のＦＥＴ１０の製造方法は、ダイヤモンド単結晶からなる基板１１を準備する工程と、基板１１上に窒素原子を含むガスを供給してホモエピタキシャル成長させる工程とを備えている。これにより、ホモエピタキシャル成長させる工程後の半導体膜である活性層１３の表面１３ａを、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜させることができる。そのため、表面１３ａに大きなステップが形成されて原子レベルで平坦な活性層１３を備えるＦＥＴ１０を製造できるので、表面１３ａの凹凸により生じる散乱を減少してキャリアの移動度を向上する。よって、デバイス特性の歩留まりを向上して、実用化を可能とするＦＥＴ１０を製造できる。
【００５６】
上記ＦＥＴ１０の製造方法において好ましくは、ホモエピタキシャル成長させる工程により得られた活性層１３に、活性層１３のオフ方向と垂直の方向にチャネル１８を形成する工程をさらに備えている。これにより、原子レベルで平坦な活性層１３の表面１３ａに形成されたステップに平行なチャネル１８を形成できる。そのため、絶縁膜を形成した場合の界面準位密度は、多数のステップを横切る方向にチャネルを形成した従来の半導体装置の界面準位密度よりも低減できる。よって、界面準位密度に制限されるチャネル１８のキャリアの移動度を向上できるＦＥＴ１０を製造できる。
【００５７】
［実施例］
以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれらに限定されるものではない。
【００５８】
（実施例１）
実施例１の半導体装置（ＦＥＴ）は、実施の形態１における半導体装置の製造方法にしたがって製造した。具体的には、まず、高圧合成法により得られた４ｍｍ四方のダイヤモンド単結晶からなる基板を準備した。そして、基板の表面の法線方向が＜００１＞方向から＜１１０＞方向に５度ずれた方位となるように研磨した。すなわち、｛００１｝面内において、＜１１０＞方向から、｛００１｝面に対して５度傾斜するように研磨した。そして、当該基板上に、０．２μｍのバッファ層、０．０４μｍの活性層および０．０５μｍのキャップ層の順に、メタン−水素系のマイクロ波プラズマＣＶＤ法によりエピタキシャル成長を行なった。
【００５９】
なお、プラズマＣＶＤ法の条件は、圧力を４０Ｔｏｒｒ、基板温度を８８０度、マイクロ波パワーを４００Ｗとして行なった。また、バッファ層およびキャップ層の導入ガスは、３ｓｃｃｍのメタンおよび５００ｓｃｃｍの水素とした。また、活性層の導入ガスは、３ｓｃｃｍのメタン、５００ｓｃｃｍの水素および硼素（Ｂ）をドープするために１００００ｐｐｍのＢ仕込量（導入ガス中のＢ原子数のＣ原子数に対しての比率）となるようなジボラン（Ｂ2Ｈ6）とした。
【００６０】
そして、成長後の活性層の表面をノルマルスキー型顕微鏡を用いて観察した。その結果、２次的な粒成長の密度は１個／ｍｍ2以下であり、平坦であることが確認できた。
【００６１】
また、当該表面をＬＥＥＤで観察したところ、シングルドメインの２×１構造が１方向に形成されていることが確認できた。なお、シングルドメインの２×１構造がＬＥＥＤで確認できることは、たとえばApplied Physics Letter.Appl.Phys.Lett.64,572(1994)などに示されている。
【００６２】
また、当該表面を走査トンネル顕微鏡（ＳＴＭ）およびＲＨＥＥＤ（反射高速電子線回折：Reflection High Energy Electron Diffraction）を用いて観察したところ、１つの方位に揃ったシングルドメインの２×１構造が確認できた。
【００６３】
また、当該表面は原子状水素を含む雰囲気で処理を経たので、当該表面は水素終端された表面であることが推定される。
【００６４】
次に、得られた基板、バッファ層、活性層およびキャップ層が積層されたチップの上に、フォトリソグラフィーを用いて、ゲート電極、ソース電極およびドレイン電極を形成した。ゲート電極は、材質をアルミニウム、厚みを１５０ｎｍ、ゲート長を５μｍ、ゲート幅を４０μｍとした。ソース電極は、材質をチタン、厚みを１２０ｎｍとした。ドレイン電極は、材質をチタン、厚みを１００ｎｍとした。また、チャネル方向を［１００］として、ＦＥＴ素子を基板上に０．２ｍｍ間隔で正方格子状に１００個形成した。そして、それぞれをフォトリソグラフィーおよび反応性イオンエッチングを用いて、表面から０．３５μｍの溝を彫り込むことにより分割した。なお、エッチングの際の導入ガスは、アルゴンと酸素（Ｏ）とし、酸素のアルゴンに対する体積比は１％とした。
【００６５】
（実施例２）
実施例２では、基本的には実施例１と同様にしてＦＥＴを製造したが、チャネル方向をオフに垂直な方向である［１１０］方向とした点においてのみ異なる。
【００６６】
（比較例１）
比較例１では、基本的には実施例１と同様にしてＦＥＴを製造したが、基板の表面を（００１）面から±０．５度以内とした点においてのみ異なる。具体的には、基板の表面を、｛００１｝面内において、＜１１０＞方向から、｛００１｝面に対して２度以上１０度以下傾斜するように研磨した。そして、実施例１と同様にして基板上にバッファ層、活性層およびキャップ層を形成した。なお、活性層の表面は基板の表面と同方向の傾斜を有していた。
【００６７】
（測定方法）
実施例１、２および比較例１のＦＥＴについて、ゲート電圧を−２Ｖ、ソース−ドレイン電圧を±５０Ｖとしたときの整流比を１００素子について測定した。
【００６８】
（測定結果）
１００素子のうち、３００倍以上の整流比が得られた素子数は、実施例１では９２素子、実施例２では９８素子、比較例１では５９素子であった。そのため、実施例１，２は、比較例１と比較してデバイス特性の歩留まりを向上できることがわかった。
【００６９】
以上説明したように、実施例１によれば、半導体膜である活性層の表面は、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜しているため、デバイス特性の歩留まりを向上して、実用化を可能とする半導体装置となることが確認できた。
【００７０】
また、実施例２によれば、半導体膜である活性層のオフ方向と垂直な面内にチャネルを有しているため、デバイス特性の歩留まりを実施例１よりもさらに向上して、実用化を可能とする半導体装置となることが確認できた。
【００７１】
（実施例３）
実施例３では、まず、表面が｛００１｝面内において、＜１１０＞方向から±２度の範囲内にある方向から、｛００１｝面に対して３±１度傾斜しており、５ｍｍ×３ｍｍの基板を準備した。そして、基板上に窒素を添加したガスを供給して、マイクロ波プラズマＣＶＤ法によりエピタキシャル成長を行なった。導入ガスを２．５ｓｃｃｍのメタン、５００ｓｃｃｍの水素および２．５ｓｃｃｍの水素中に１％希釈した窒素、圧力を６０Ｔｏｒｒ、基板の温度を８７０度で、３０分間成膜を行なった。成膜した膜厚は０．５μｍと推定される。
【００７２】
そして、当該表面を走査トンネル顕微鏡を用いて観察した。その結果、５０ｎｍ〜１００ｎｍの間隔で、２〜３ｎｍの高さのステップが平行に形成されていた。また、テラス領域は、原子レベルの平坦さであった。また、単原子ステップまたは２原子ステップなどのステップのほか、単原子層および２原子層のアイランドも多数あった。
【００７３】
そして、当該表面上に、導入ガスを２．５ｓｃｃｍのメタンと５００ｓｃｃｍの水素、圧力を６０Ｔｏｒｒ、基板温度を８７０度で、３０分間成膜を行なった。これにより、半導体膜を形成した。
【００７４】
そして、当該表面を走査トンネル顕微鏡を用いて観察した。その結果、マクロなステップははほぼ維持でき、テラス上の単原子層および２原子層のアイランドはほとんど観察できなかった。
【００７５】
また、当該表面は原子状水素を含む雰囲気で処理を経たので、当該表面は水素終端された表面であることが推定される。
【００７６】
そして、半導体膜の表面上にスパッタ法により酸化ケイ素膜を形成し、これをマスクとして、酸素プラズマ処理を行なった。なお、図１において、点線で示した内側は、酸素プラズマ処理中にマスクで覆っていたので、水素終端表面を維持した。その後に、酸化ケイ素膜をフッ酸（ＨＦ）処理により除去し、リソグラフィー技術を用いてソース電極、ドレイン電極およびゲート電極を形成した。具体的には、ソース電極およびドレイン電極の材質を白金（Ｐｔ）とした。ゲート電極は、材質をニッケル（Ｎｉ）、ゲート長を５μｍ、ゲート幅を６０μｍとした。また、チャネル方向は、ステップに垂直と（半導体膜のオフ方向と垂直な面内にチャネルを有する）なるように、半導体膜に０．１μｍの間隔で１００個形成した。
【００７７】
そして、１００個全てについて、ゲート−ソース電圧を０Ｖおよび０．４Ｖとして、ドレイン−ソース間のＶＩ特性（Ｖｄｓ−Ｉｄｓ）を測定した。その結果、１００個全てについて、明確な飽和特性を有するデプレッション型の動作を確認できた。
【００７８】
以上説明したように、実施例３によれば、半導体膜の表面は、｛００１｝面内において、＜１１０＞方向から±１５度の範囲内にある方向から、｛００１｝面に対して２度以上１０度以下傾斜しているので、デバイス特性の歩留まりを向上して、実用化を可能とする半導体装置となることが確認できた。
【００７９】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態における半導体装置を示す概略上面図である。
【図２】図１における線分ＩＩ−ＩＩに沿う概略断面図である。
【図３】本発明の実施の形態における半導体装置の活性層の表面の結晶方位を示す模式図である。
【図４】本発明の実施の形態における半導体装置の活性層の表面の結晶方位を説明するための図である。
【符号の説明】
【００８１】
１０  ＦＥＴ、１１  基板、１２  バッファ層、１３  活性層、１３ａ  表面、１４  キャップ層、１５  ゲート電極、１６  ソース電極、１７  ドレイン電極、１８  チャネル。
【図１】
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【図２】
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【図３】
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【図４】
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