(57)【要約】【課題】キャパシタを備える半導体集積回路装置に関して、キャパシタの寄生容量を削減するための新たな手法を提案する。【解決手段】基板と、前記基板の上方に形成されたシールド層と、第１及び第２の電極を有し、前記シールド層の上方に形成されたキャパシタと、入力と出力とを有し、前記入力が前記第１又は第２の電極に接続され、前記出力が前記シールド層に接続された、前記シールド層の電位を前記第１又は第２の電極と同じ電位に制御する電位制御手段とを備えることを特徴とする半導体集積回路装置。【選択図】図１
2008130683.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたシールド層と、
第１及び第２の電極を有し、前記シールド層の上方に形成されたキャパシタと、
入力と出力とを有し、前記入力が前記第１又は第２の電極に接続され、前記出力が前記シールド層に接続された、前記シールド層の電位を前記第１又は第２の電極と同じ電位に制御する電位制御手段とを備えることを特徴とする半導体集積回路装置。
【請求項２】
基板と、
前記基板の上方に形成された第１のシールド層と、
前記第１のシールド層の上方に形成された第２のシールド層と、
第１及び第２の電極を有し、前記第２のシールド層の上方に形成されたキャパシタと、
入力と出力とを有し、前記入力が前記第１又は第２の電極と前記第２のシールド層とに接続され、前記出力が前記第１のシールド層に接続された、前記第１のシールド層の電位を前記第１又は第２の電極と同じ電位に制御する電位制御手段とを備えることを特徴とする半導体集積回路装置。
【請求項３】
前記電位制御手段は、利得が１倍の増幅器である請求項１又は２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、例えば、ＭＯＭ（Metal-Oxide-Metal）キャパシタを備える半導体集積回路装置に関する。
【背景技術】
【０００２】
ＭＯＭキャパシタは、配線の線間容量を利用したキャパシタである（例えば、特許文献１、特許文献２参照）。ＭＯＭキャパシタは一般に、金属配線等の配線を利用したキャパシタ電極と、層間絶縁膜等の絶縁膜を利用したキャパシタ誘電体によって構成される。ＭＯＭキャパシタの製造には特別な追加プロセスや追加マスクが必要とされず、ＭＯＭキャパシタを採用すればキャパシタを低コストで実装できるため、ＭＯＭキャパシタへの関心は高い。
【０００３】
ＭＯＭキャパシタでは、単位面積あたりの静電容量を増加させるため、多層配線の上下方向の線間容量を利用してキャパシタを構成することが多く、更には、サブストレートに近い配線層まで利用してキャパシタを構成することが多い。そのため、ＭＯＭキャパシタは一般に、配線と埋め込み電極との間の容量を利用したＭＩＭ（Metal-Insulator-Metal）キャパシタと比較して、対地寄生容量が大きい。ＲＦ（radio frequency）用途等の高周波向けの集積回路では、対地寄生容量の影響が顕著に現れ、これがＭＯＭキャパシタの性能劣化の大きな要因となる。
【０００４】
特許文献３や非特許文献１には、ＭＯＭキャパシタの下方に１枚のシールドプレートを挿入した構造が開示されている。そして、非特許文献１では、ＭＯＭキャパシタの一方の電極とシールドプレートとを直接接続することで、ＭＯＭキャパシタの対地寄生容量を削減している。しかしながら、この場合には、シールドプレートに直接接続した電極とサブストレートとの間に、大きな対地寄生容量が生じてしまう。更には、ＭＯＭキャパシタの両電極が同位相でないと、ＭＯＭキャパシタの対地寄生容量をキャンセルできないので、ＭＯＭキャパシタの用途が限定されてしまう。例えば、ＭＯＭキャパシタが、結合キャパシタ等の用途には適したものになるが、ＶＣＯ（voltage controlled oscillator）等の用途には好適に適さないものになるおそれがある。
【特許文献１】米国特許第６７３７６９８号明細書
【特許文献２】米国特許第６８１９５４２号明細書
【特許文献３】特開２００１−１９６５３６号公報
【非特許文献１】A.Tanaka et al., “A 1.1V 3.1-to-9.5GHz MB-OFDM UWB Transceiver in 90nm CMOS”, ISSCC, pp.120-121, ISSCC, 2006
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、キャパシタを備える半導体集積回路装置に関して、キャパシタの寄生容量を削減するための新たな手法を提案することを課題とする。
【課題を解決するための手段】
【０００６】
本発明は例えば、基板と、前記基板の上方に形成されたシールド層と、第１及び第２の電極を有し、前記シールド層の上方に形成されたキャパシタと、入力と出力とを有し、前記入力が前記第１又は第２の電極に接続され、前記出力が前記シールド層に接続された、前記シールド層の電位を前記第１又は第２の電極と同じ電位に制御する電位制御手段とを備えることを特徴とする半導体集積回路装置に係る。
【０００７】
本発明は例えば、基板と、前記基板の上方に形成された第１のシールド層と、前記第１のシールド層の上方に形成された第２のシールド層と、第１及び第２の電極を有し、前記第２のシールド層の上方に形成されたキャパシタと、入力と出力とを有し、前記入力が前記第１又は第２の電極と前記第２のシールド層とに接続され、前記出力が前記第１のシールド層に接続された、前記第１のシールド層の電位を前記第１又は第２の電極と同じ電位に制御する電位制御手段とを備えることを特徴とする半導体集積回路装置に係る。
【発明の効果】
【０００８】
本発明は、キャパシタを備える半導体集積回路装置に関して、キャパシタの寄生容量を削減するための新たな手法を提案するものである。
【発明を実施するための最良の形態】
【０００９】
（第１実施例）
図１は、第１実施例の半導体集積回路装置１０１の電極構造を説明するための側方投影図である。当該半導体集積回路装置１０１は、一層の配線層を利用した櫛型ＭＯＭキャパシタ１２１を備えており、当該櫛型ＭＯＭキャパシタ１２１は、一対の櫛型電極１４１Ａ及びＢ等により構成されている。
【００１０】
図２は、第１実施例の半導体集積回路装置１０１の側方断面図である。当該半導体集積回路装置１０１は、ＭＯＳＦＥＴ１１１と、ＭＯＭキャパシタ１２１と、基板（サブストレート）１３１とを備えている。
【００１１】
ＭＯＳＦＥＴ１１１は、基板１３１とゲート絶縁膜１３２とゲート電極１３３とソース領域１３４とドレイン領域１３５とを構成要素とするトランジスタであり、基板１３１上に形成されている。基板１３１はここでは、シリコン基板等の半導体基板である。ゲート絶縁膜１３２はここでは、シリコン酸化物等の絶縁性材料からなる絶縁膜である。ゲート電極１３３はここでは、多結晶シリコン等の導電性材料からなる電極である。
【００１２】
ＭＯＭキャパシタ１２１は、Ｘで示す電極１４１とＹで示す絶縁膜１４２とを構成要素とするキャパシタであり、基板１３１の上方に形成されている。ＭＯＭキャパシタ１２１として、ここでは櫛型ＭＯＭキャパシタが採用されているが、非櫛型ＭＯＭキャパシタが採用されていてもよい。電極１４１はここでは、アルミニウム配線や銅配線等の金属配線により形成されている。絶縁膜１４２はここでは、シリコン酸化膜である。
【００１３】
第１実施例の半導体集積回路装置１０１は更に、シールド層１５１を備えている。図２のように、シールド層１５１は、Ｐで示す絶縁膜１４２を介して基板１３１の上方に形成されており、シールド層１５１の上方には、Ｑで示す絶縁膜１４２を介してＭＯＭキャパシタ１２１が形成されている。従って、シールド層１５１は、基板１３１とＭＯＭキャパシタ１２１との間の静電シールドとして機能する。シールド層１５１はここでは、アルミニウムプレートや銅プレート等の金属プレートにより形成されている。シールド層１５１はここでは、電極１４１と同様に配線層を利用して形成されている。
【００１４】
図１に戻り説明を続ける。
【００１５】
上述のシールド層１５１は、図１に示すように、電極１４１Ａ及びＢを水平方向に見て覆うように形成されている。該シールド層１５１の垂直方向及び水平方向の形成位置は、第１実施例以外の公知の半導体集積回路装置と同様の形成位置でも構わない。
【００１６】
第１実施例の半導体集積回路装置１０１は更に、電極１４１Ａに接続されているポート２０１Ａと、電極１４１Ｂに接続されているポート２０１Ｂと、シールド層１５１の電位を制御する電位制御手段の例である増幅器２１１とを備えている。図１のように、増幅器２１１の入力ＩＮは、ポート２０１Ａと電極１４１Ａとに接続されており、増幅器２１１の出力ＯＵＴは、シールド層１５１に接続されている。従って、シールド層１５１の電位は、増幅器２１１による制御により、ポート２０１Ａ（電極１４１Ａ）の電位に追随して振幅することになる。
【００１７】
第１実施例の半導体集積回路装置１０１の等価回路を、図３に示す。ＭＯＭキャパシタ１２１の電極間の全線間容量Ｃｓは、電極１４１Ａと電極１４１Ｂとの間の全線間容量に相当する。電極１４１Ａの全対地寄生容量Ｃｐａは、電極１４１Ａとシールド層１５１との間の全寄生容量に相当する。電極１４１Ｂの全対地寄生容量Ｃｐｂは、電極１４１Ｂとシールド層１５１との間の全寄生容量に相当する。Ｃｓｕｂは、シールド層１５１と基板１３１との間の全寄生容量に相当する。
【００１８】
増幅器２１１の利得Ａはここでは、１倍である。従って、シールド層１５１の電位は、増幅器２１１による制御により、ポート２０１Ａ（電極１４１Ａ）の電位と同電位で振幅することになる。そして、ポート２０１Ａの電位とポート２０１Ｂの電位が同位相で振幅する場合には、Ｃｐａの両端とＣｐｂの両端は継続的に同電位となり、ＣｐａとＣｐｂに電流が流れ込まなくなる。即ち、電極１４１Ａ及びＢの対地寄生容量Ｃｐａ及びＣｐｂがキャンセルされることになる。この場合、第１実施例の半導体集積回路装置１０１の等価回路は、図３から図４に書き換えることができる。
【００１９】
対地寄生容量Ｃｐａ及びＣｐｂがキャンセルされるメカニズムは、インピーダンスの観点から次のように説明される。ポート２０１Ａとシールド層１５１とが増幅器２１１を介して接続されているため、ポート２０１Ａに信号電流が入力された場合、インピーダンスは等価的に無限大となる。従って、ポート２０１Ａから見て、シールド層１５１より下位から基板１３１に至るまでのインピーダンス成分、特に、キャパシタ成分を等価的に無視することが可能になる。これはすなわち、寄生容量Ｃｓｕｂがポート２０１Ａと隔離されることを意味し、ポート２０１Ａからポート２０１Ｂに至る回路動作上、線間容量Ｃｓのみがキャパシタ成分となる。
【００２０】
また、第１実施例の動作は、電気回路動作の観点からは次のようになる。シールド層１５１をポート２０１Ａと同電位に保つ（振幅させる）ために必要な、シールド層１５１と基板１３１との間に形成される寄生容量Ｃｓｕｂを充放電させる電流（電力）は、増幅器２１１から供給され、ポート２０１Ａに流入する。一方、ポート２０１Ａに流入する信号電流は、線間容量Ｃｓのみに流れ込み、ポート２０１Ｂから流出する。
【００２１】
ポート２０１Ａとシールド層１５１とを直接接続する場合と、第１実施例とを比較すると、第１実施例の特徴が更に明確になる。ポート２０１Ａとシールド層１５１とが直接接続されている場合、確かに第１実施例と同様に、シールド層１５１の電位はポート２０１Ａ（電極１４１Ａ）の電位と同電位で振幅することになる。しかしながら、ポート２０１Ａとシールド層１５１とが直接接続されている場合、インピーダンスが等価的に０であるため、ポート２０１Ａには、シールド層１５１より下位から基板１３１に至るまでのインピーダンス成分が重畳される。これはすなわち、寄生容量Ｃｓｕｂがポート２０１Ａに重畳されることを意味し、ポート２０１Ａからポート２０１Ｂに至る回路動作上、線間容量Ｃｓに加えて寄生容量Ｃｓｕｂがキャパシタ成分となる。
【００２２】
また、ポート２０１Ａとシールド層１５１とが直接接続されている場合の動作は、電気回路動作の観点からは次のようになる。ポート２０１Ａに流入する信号電流は、線間容量Ｃｓに加えて寄生容量Ｃｓｕｂにも流れ込み、ポート２０１Ｂ及び基板１３１から流出する。
【００２３】
以上のように、第１実施例では、ポート２０１Ａ（電極１４１Ａ）とシールド層１５１とが増幅器２１１を介して配線されている。これにより、シールド層１５１と基板１３１との間の寄生容量Ｃｓｕｂが、ポート２０１Ａ（電極１４１Ａ）と隔離されている。加えて、第１実施例では、シールド層１５１の電位が、電極１４１Ａの電位と同じ電位に制御される。これにより、電極１４１Ａ及びＢの対地寄生容量Ｃｐａ及びＣｐｂがキャンセル可能となっている。第１実施例では、このような電位制御が、利得が１倍の増幅器である増幅器２１１により実現されている。このような増幅器２１１の例であるソースフォロアを、図５に示す。増幅器２１１の利得は、必ずしも１倍である必要はないが、１倍に遠い値であるよりは１倍に近い値である方が好ましい。なお、ここでいう「同じ」とは、完全な同一に限定されるものではなく、所定の誤差がある場合を包含するものである。
【００２４】
また、第１実施例では、増幅器２１１の例として、図５のようなソースフォロアを例示したが、シールド層１５１をポート２０１Ａと同電位に保つ（振幅する）ために必要な、シールド層１５１と基板１３１との間に形成される寄生容量Ｃｓｕｂを充放電させる電流（電力）を供給可能な増幅器であれば、それ以外の増幅器を採用することも可能である。例えば、図５のソースフォロアに代えて、２入力１出力のオペアンプを用いた非反転増幅器を採用することも可能である。オペアンプを用いた場合、＋入力側にポート２０１Ａが接続され、−入力側には出力端子からの信号がフィードバックされる。また、第１実施例では、電位制御手段の例として、増幅器２１１を例示したが、シールド層１５１をポート２０１Ａと同電位に保つ（振幅する）ために必要な、シールド層１５１と基板１３１との間に形成される寄生容量Ｃｓｕｂを充放電させる電流（電力）を供給可能な電気回路を、増幅器に代わる電位制御手段として採用することも可能である。
【００２５】
ここで、第１実施例のＭＯＭキャパシタ１２１と、第１実施例からシールド層１５１を除いた場合のＭＯＭキャパシタ１２１とをそれぞれ図６の回路のＣ地点に挿入して、第１実施例の半導集積回路装置１０１の性能と、第１実施例からシールド層１５１を除いた場合の半導集積回路装置１０１の性能とを比較してみる。図７及び図８はそれぞれ、図６の回路の利得及び雑音指数の周波数特性を表す。前者（第１実施例）のＭＯＭキャパシタ１２１をＣ地点に挿入した場合のシミュレーション結果は太線で、後者（第１実施例からシールド層１５１を除いた場合）のＭＯＭキャパシタ１２１をＣ地点に挿入した場合のシミュレーション結果は細線で示されている。図７でも図８でも、前者の方が後者よりも優れていることが解る。
【００２６】
なお、第１実施例の半導体集積回路装置１０１は、一層の配線層を利用したＭＯＭキャパシタ１２１を備えているが、複数層の配線層を利用したＭＯＭキャパシタ１２１を備えていてもよい。この場合の半導体集積回路装置１０１の等価回路もまた、図３及び図４のようになる。
【００２７】
また、第１実施例のＭＯＭキャパシタ１２１は、一対の櫛型電極等により構成された櫛型ＭＯＭキャパシタであるが、複数対の櫛型電極等により構成された櫛型ＭＯＭキャパシタであってもよい。この場合の半導体集積回路装置１０１の等価回路もまた、図３及び図４のようになる。
【００２８】
ＭＯＭキャパシタは、変調回路や復調回路やＡＤ変換回路等のアナログ回路と共に実装されることが多い。ＭＯＭキャパシタは、配線と同様の加工プロセスや加工マスクで製造できるため、一般的にＭＩＭキャパシタよりも製造が容易である。しかし、ＭＯＭキャパシタは、上述のように、一般的にＭＩＭキャパシタよりも対地寄生容量が大きい。しかしながら、第１実施例によれば、キャパシタの対地寄生容量を削減できるため、第１実施例のようにＭＯＭキャパシタを製造すれば、対地寄生容量の小さなキャパシタを簡単に製造できることになる。第１実施例のＭＯＭキャパシタ１２１の電極１４１は、金属電極以外の電極でもよく、第１実施例のＭＯＭキャパシタ１２１の絶縁膜１４２は、酸化膜以外の絶縁膜でもよい。
【００２９】
（第２実施例）
第２実施例は第１実施例の変形例であり、第２実施例については第１実施例との相違点を中心に説明することにする。
【００３０】
図９は、第２実施例の半導体集積回路装置１０１の電極構造を説明するための側方投影図である。当該半導体集積回路装置１０１は、一層の配線層を利用した櫛型ＭＯＭキャパシタ１２１を備えており、当該櫛型ＭＯＭキャパシタ１２１は、一対の櫛型電極１４１Ａ及びＢ等により構成されている。
【００３１】
図１０は、第２実施例の半導体集積回路装置１０１の側方断面図である。当該半導体集積回路装置１０１は、ＭＯＳＦＥＴ１１１と、ＭＯＭキャパシタ１２１と、基板（サブストレート）１３１とを備えている。
【００３２】
第２実施例の半導体集積回路装置１０１は更に、シールド層１５１Ａ及びＢを備えている。図１０のように、シールド層１５１Ａは、Ｐで示す絶縁膜１４２を介して基板１３１の上方に形成されており、シールド層１５１Ａの上方には、Ｑで示す絶縁膜１４２を介してシールド層１５１Ｂが形成されており、シールド層１５１Ｂの上方には、Ｒで示す絶縁膜１４２を介してＭＯＭキャパシタ１２１が形成されている。従って、シールド層１５１Ａ及びＢはそれぞれ、基板１３１とＭＯＭキャパシタ１２１との間の静電シールドとして機能する。シールド層１５１Ａ及びＢはここでは、アルミニウムプレートや銅プレート等の金属プレートにより形成されている。シールド層１５１Ａ及びＢはここでは、電極１４１と同様に配線層を利用して形成されている。
【００３３】
図９に戻り説明を続ける。
【００３４】
上述のシールド層１５１Ａ及びＢはここでは、図９に示すように、電極１４１Ａ及びＢを水平方向に見て覆うように形成されている。
【００３５】
第２実施例の半導体集積回路装置１０１は更に、電極１４１Ａに接続されているポート２０１Ａと、電極１４１Ｂに接続されているポート２０１Ｂと、シールド層１５１Ａの電位を制御する電位制御手段の例である増幅器２１１とを備えている。図９のように、増幅器２１１の入力ＩＮは、ポート２０１Ａと電極１４１Ａとシールド層１５１Ｂとに接続されており、増幅器２１１の出力ＯＵＴは、シールド層１５１Ａに接続されている。従って、シールド層１５１Ａの電位は、増幅器２１１による制御により、ポート２０１Ａ（電極１４１Ａ及びシールド層１５１Ｂ）の電位に追随して振幅することになる。
【００３６】
第２実施例の半導体集積回路装置１０１の等価回路を、図１１に示す。ＭＯＭキャパシタ１２１の電極間の全線間容量Ｃｓは、電極１４１Ａと電極１４１Ｂとの間の全線間容量に相当する。電極１４１Ａの全対地寄生容量Ｃｐａは、電極１４１Ａとシールド層１５１Ｂとの間の全寄生容量に相当する。電極１４１Ｂの全対地寄生容量Ｃｐｂは、電極１４１Ｂとシールド層１５１Ｂとの間の全寄生容量に相当する。Ｃｓｈｉは、シールド層１５１Ｂとシールド層１５１Ａとの間の全寄生容量に相当する。Ｃｓｕｂは、シールド層１５１Ａと基板１３１との間の全寄生容量に相当する。
【００３７】
増幅器２１１の利得Ａはここでは、１倍である。従って、シールド層１５１Ａの電位は、増幅器２１１による制御により、ポート２０１Ａ（電極１４１Ａ及びシールド層１５１Ｂ）の電位と同電位で振幅することになる。即ち、寄生容量Ｃｐａ及びＣｓｈｉがキャンセルされることになる。この場合、第２実施例の半導体集積回路装置１０１の等価回路は、図１１から図１２に書き換えることができる。
【００３８】
以上のように、第２実施例では、ポート２０１Ａ（電極１４１Ａ及びシールド層１５１Ｂ）とシールド層１５１Ａとが増幅器２１１を介して配線されている。これにより、シールド層１５１Ａと基板１３１との間の寄生容量Ｃｓｕｂが、ポート２０１Ａ（電極１４１Ａ及びシールド層１５１Ｂ）と隔離されている。加えて、第２実施例では、シールド層１５１Ａの電位が、電極１４１Ａ及びシールド層１５１Ｂの電位と同じ電位に制御される。これにより、寄生容量Ｃｐａ及びＣｓｈｉがキャンセルされる。第２実施例では、このような電位制御が、利得が１倍の増幅器である増幅器２１１により実現されている。このような増幅器２１１の例であるソースフォロアを、図５に示す。増幅器２１１の利得は、必ずしも１倍である必要はないが、１倍に遠い値であるよりは１倍に近い値である方が好ましい。なお、ここでいう「同じ」とは、完全な同一に限定されるものではなく、所定の誤差がある場合を包含するものである。
【００３９】
第２実施例では、ポート２０１Ａの電位とポート２０１Ｂの電位が非同位相で振幅する場合にも、寄生容量Ｃｐａ及びＣｓｈｉがキャンセルされる。ただし、ポート２０１Ａとポート２０１Ｂとの間には、線間容量Ｃｓと共に寄生容量Ｃｐｂが残り、ポート２０１Ａとポート２０１Ｂとの間の静電容量は、Ｃｓ＋Ｃｐｂとなる。なお、上記Ｃｐｂの大きさは一般的に、上記Ｃｓの大きさと比較して非常に小さい（例えば数十分の一程度）ので、寄生容量Ｃｐｂの残存は、特に問題にはならない。なお、ポート２０１Ａの電位とポート２０１Ｂの電位が同位相で振幅する場合には、寄生容量Ｃｐｂもキャンセルされる。
【００４０】
なお、第２実施例の半導体集積回路装置１０１は、一層の配線層を利用したＭＯＭキャパシタ１２１を備えているが、複数層の配線層を利用したＭＯＭキャパシタ１２１を備えていてもよい。この場合の半導体集積回路装置１０１の等価回路もまた、図１１及び図１２のようになる。
【００４１】
また、第２実施例のＭＯＭキャパシタ１２１は、一対の櫛型電極等により構成された櫛型ＭＯＭキャパシタであるが、複数対の櫛型電極等により構成された櫛型ＭＯＭキャパシタであってもよい。この場合の半導体集積回路装置１０１の等価回路もまた、図１１及び図１２のようになる。
【００４２】
なお、第１実施例のシールド層１５１、第２実施例の第１のシールド層１５１Ａ、第２実施例の第２のシールド層１５１Ｂはそれぞれ、１枚のプレートによって形成されているが、複数枚のプレートによって形成されていてもよい。また、第１実施例では１層のシールド層１５１が設けられており、第２実施例では２層のシールド層１５１Ａ及びＢが設けられているが、第１実施例及び第２実施例には３層以上のシールド層が設けられていてもよい。また、第１実施例のシールド層１５１、第２実施例の第１のシールド層１５１Ａ、第２実施例の第２のシールド層１５１Ｂの形状はそれぞれ、プレート形状であるが、プレート形状以外の形状（例えばメッシュ形状）でもよい。
【００４３】
なお、第２実施例の半導体集積回路装置１０１は、１つの増幅器を備えているが、２つの増幅器を備えていてもよい。この場合には例えば、ポート２０１Ａ（電極１４１Ａ）とシールド層１５１Ａとを第１の増幅器を介して配線し、ポート２０１Ｂ（電極１４１Ｂ）とシールド層１５１Ｂとを第２の増幅器を介して配線する。
【００４４】
その他、シールド層に関する相違点を除いて、第１実施例の種々のバリエーションは、第２実施例にも適用可能である。
【図面の簡単な説明】
【００４５】
【図１】第１実施例の半導体集積回路装置の電極構造を表す側方投影図である。
【図２】第１実施例の半導体集積回路装置の側方断面図である。
【図３】第１実施例の半導体集積回路装置の等価回路である。
【図４】第１実施例の半導体集積回路装置の等価回路である。
【図５】増幅器の回路構成例である。
【図６】第１実施例及び第１比較例の性能比較用の回路の回路構成図である。
【図７】図６の回路の利得の周波数特性を表す。
【図８】図６の回路の雑音指数の周波数特性を表す。
【図９】第２実施例の半導体集積回路装置の電極構造を表す側方投影図である。
【図１０】第２実施例の半導体集積回路装置の側方断面図である。
【図１１】第２実施例の半導体集積回路装置の等価回路である。
【図１２】第２実施例の半導体集積回路装置の等価回路である。
【符号の説明】
【００４６】
１０１  半導体集積回路装置
１１１  ＭＯＳＦＥＴ
１２１  ＭＯＭキャパシタ
１３１  基板
１３２  ゲート絶縁膜
１３３  ゲート電極
１３４  ソース領域
１３５  ドレイン領域
１４１  電極
１４２  絶縁膜
１５１  シールド層
２０１  ポート
２１１  増幅器
【図１】
2008130683.tif 000003
【図２】
2008130683.tif 000004
【図３】
2008130683.tif 000005
【図４】
2008130683.tif 000006
【図５】
2008130683.tif 000007
【図６】
2008130683.tif 000008
【図７】
2008130683.tif 000009
【図８】
2008130683.tif 000010
【図９】
2008130683.tif 000011
【図１０】
2008130683.tif 000012
【図１１】
2008130683.tif 000013
【図１２】
2008130683.tif 000014