(57)【要約】【課題】セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供する。【解決手段】まずシリコン基板１０上にゲートトレンチ１０ａを形成し、次いでゲートトレンチ１０ａが形成されたシリコン基板１０上に素子分離領域１６ａを形成する。そのため、ゲートトレンチ１０ａ内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板上にゲートトレンチを形成する工程と、
前記ゲートトレンチが形成された前記半導体基板上に素子分離領域を形成する工程とを備えることを特徴とするトレンチゲートの形成方法。
【請求項２】
前記ゲートトレンチを形成した後であって前記素子分離領域を形成する前に、前記ゲートトレンチ内をチャネルドープする工程をさらに備えることを特徴とする請求項１に記載のトレンチゲートの形成方法。
【請求項３】
前記ゲートトレンチの内壁にゲート酸化膜を形成する工程と、前記ゲートトレンチ内にゲート電極材料を埋設する工程とをさらに備えることを特徴とする請求項１又は２に記載のトレンチゲートの形成方法。
【請求項４】
前記素子分離領域をＳＴＩ法により形成することを特徴とする請求項１乃至３のいずれか一項に記載のトレンチゲートの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有するトランジスタにおけるトレンチゲートの形成方法に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの微細化に伴い、セルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなるほどトランジスタの短チャネル効果が顕著となり、サブスレッショルド電流の増大によりトランジスタのしきい値電圧が低下するという問題がある。また、しきい値電圧の低下を抑制すべくシリコン基板の不純物濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
このような問題を解決するため、シリコン基板上に形成した溝（トレンチ）にゲート電極を埋め込む、いわゆるトレンチゲートトランジスタ（リセスチャネルトランジスタともいう）が注目されている（例えば、特許文献１参照）。このトランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保することができ、プロセスルールが９０ｎｍ以下の微細なＤＲＡＭの実現も可能である。
【０００４】
図１１及び図１２は、従来のトレンチゲートの形成方法を説明するための図であり、特に図１１（ａ）は平面レイアウト、図１１（ｂ）は図１１（ａ）のＸ−Ｘ線に沿った断面図、図１１（ｃ）は図１１（ａ）のＹ−Ｙ線に沿った断面図である。また、図１２（ａ）は平面レイアウト、図１２（ｂ）は図１２（ａ）のＸ−Ｘ線に沿った断面図、図１２（ｃ）は図１２（ａ）のＹ−Ｙ線に沿った断面図である。
【０００５】
図１１（ａ）乃至（ｃ）に示すように、従来のトレンチゲートの形成では、まずシリコン基板４０上に活性領域４１を形成する。活性領域４１は、素子分離領域によって互いに分離された島状の領域であり、通常はＳＴＩ（Shallow Trench Isolation）法により形成される。つまり、シリコン基板４０上に素子分離用溝を形成した後、この素子分離用溝内にシリコン酸化膜（フィールド酸化膜）をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板４０上の不要なフィールド酸化膜をＣＭＰ(Chemical Mechanical Polishing)により除去して、フィールド酸化膜を素子分離用溝の内部にのみ残すことにより、素子分離領域（ＳＴＩ領域）４２及び活性領域４１が形成される。
【０００６】
次に、図１２（ａ）乃至（ｃ）に示すように、活性領域４１と交差する直線状のトレンチ（ゲートトレンチ）４３を形成する。ゲートトレンチ４３は、シリコン窒化膜をハードマスクとするフォトリソグラフィ及びドライエッチングにより形成される。ゲートトレンチ４３は、活性領域４１のみならず素子分離領域４２上にも同時に形成される。その後、ゲートトレンチ４３の内壁にゲート酸化膜を形成し、さらにゲートトレンチ内にポリシリコン膜、タングステン等のゲート電極材料を埋設することにより、トレンチゲートが完成する。
【特許文献１】特開２００６−１３５１１７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
トレンチゲートの形成においては、活性領域４１内のゲートトレンチ４３の幅及び深さが一定となることが好ましく、ゲートトレンチ４３内においてシリコン基板材料が確実に除去されていることが好ましい。トレンチ４３内にシリコン基板材料が残存すると、チャネル長の確保が不確実となり、セルトランジスタの特性に悪影響を与えるからである。
【０００８】
しかしながら、上述した従来のトレンチゲートの形成方法においては、図１３に示すように、ゲートトレンチ４３の形成時に素子分離領域４２の突き出し部分４２ｘがゲートトレンチ４３のエッチング時にマスクとして作用する。そのため、図１２（ｃ）に示すような理想的なトレンチ形状を得ることができず、素子分離領域４２の側面と接する部分４２ｙにシリコン基板材料が残存してしまうという問題がある。つまり、素子分離領域の突き出し部分４２ｘがシリコン基板材料のバリをより多く発生させる原因となっている。
【０００９】
バリを少なくするためには、トレンチ形成のためのエッチング量を大きくすればよい。エッチング量を大きくすることで素子分離領域４２の突き出し部分４２ｘを削ることでき、素子分離領域４２の突き出し量を少なくすることでバリの発生を抑えることができる。しかし、突き出し部分４２ｘを除去するためにエッチング量を増やした場合には、素子分離領域４２において図１２（ｂ）に示すような適切な幅を有するトレンチ形状を得ることができず、図１４（ａ）に示すように、素子分離領域４２上のゲートトレンチ４３の幅Ｗ０が広くなりすぎてしまう。幅Ｗ０が広すぎると、ゲート電極の形成時において、素子分離領域４２上のゲート電極材料のエッチング量が不十分となり、図１４（ｂ）に示すように、素子分離領域４２上のゲート電極４４ｂが裾引き形状となってしまうため、セルコンタクトとのショートを発生させる要因となる。
【００１０】
したがって、本発明の目的は、セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の上記目的は、半導体基板上にゲートトレンチを形成する工程と、ゲートトレンチが形成された半導体基板上に素子分離領域を形成する工程とを備えることを特徴とするトレンチゲートの形成方法によって達成される。本発明によれば、シリコン基板材料によるバリの発生を防止することができ、理想的な形状のゲートトレンチを形成することができる。
【００１２】
本発明においては、素子分離領域を形成する前であってゲートトレンチを形成した後に、ゲートトレンチ内をチャネルドープする工程をさらに備えることが好ましい。これによれば、ソース／ドレイン領域間にチャネル領域を確実に形成することができる。
【００１３】
本発明においては、ゲートトレンチの内壁にゲート酸化膜を形成する工程と、ゲートトレンチ内にゲート電極材料を埋設する工程とをさらに備えることが好ましい。これによれば、トレンチゲートを確実に形成することができる。
【００１４】
本発明においては、素子分離領域をＳＴＩ法により形成することが好ましい。ＳＴＩ法によれば活性領域との境界面を急峻にでき、素子分離領域を狭くできるが、シリコン基板材料のバリを発生させる原因となる突き出し部分が存在することから、本発明による顕著な効果を得ることができる。
【発明の効果】
【００１５】
このように、本発明によれば、素子分離領域を形成する前にゲートトレンチを形成することから、シリコン基板材料によるバリが発生する余地がない。したがって、理想的な形状のゲートトレンチを形成することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１乃至図１１は、本発明の好ましい実施形態に係るトレンチゲートの形成方法を適用したＤＲＡＭのセルトランジスタの製造工程を示す模式図である。
【００１８】
本実施形態に係るセルトランジスタの製造では、図１乃至図５に示すように、まずシリコン基板上にゲートトレンチを形成する。
【００１９】
ゲートトレンチの形成では、まずｐ型シリコン基板１０を用意し（図１（ａ））、このシリコン基板１０上に薄いシリコン酸化膜１１を熱酸化により形成した後、さらにシリコン窒化膜１２をＣＶＤ法により形成する（図１（ｂ））。次に、ゲートトレンチとなるべき領域のシリコン窒化膜１２をフォトリソグラフィ及びドライエッチングにより除去し、開口パターン１２ａを形成する（図２（ａ））。そして、このシリコン窒化膜１２をハードマスクとして用いてシリコン酸化膜１１及びシリコン基板１０をドライエッチングすることにより、ゲートトレンチ１０ａが形成される（図２（ｂ））。
【００２０】
図３は、ゲートトレンチ１０ａが形成されたシリコン基板１０の平面レイアウトであり、図３のＸ−Ｘ線に沿った略断面図が図２（ｂ）に対応している。また、図４は、図３のＹ−Ｙ線に沿った略断面図である。図３に示すように、シリコン基板１０上には直線状のゲートトレンチ１０ａが所定のピッチで多数配列されている。特に限定されるものではないが、トレンチの幅Ｗ１は３５ｎｍ、深さｄ１は１４０ｎｍ程度とすればよい。
【００２１】
次に、シリコン窒化膜１２をそのままマスクとして用いてホウ素（Ｂ）などの不純物をイオン注入することにより、チャネル領域へのチャネルドープを行う（図５（ａ））。これにより、チャネル領域１３が形成される。その後、シリコン窒化膜１２及びシリコン酸化膜１１を除去することにより、チャネルドープされたゲートトレンチ１０ａが完成する（図５（ｂ））。このようなチャネルは「リセスチャネル」と呼ばれている。
【００２２】
次に、図６及び図７に示すように、ゲートトレンチ１０ａが形成されたシリコン基板１０上に素子分離領域をＳＴＩ法により形成する。
【００２３】
素子分離領域の形成では、まずシリコン基板１０上に薄いシリコン酸化膜１４を熱酸化により形成し、さらにシリコン窒化膜１５をＣＶＤ法により形成する（図６（ａ））。このとき、シリコン窒化膜１５の膜厚は基板表面から１２０ｎｍ程度であることが好ましい。その後、シリコン窒化膜１５の表面をＣＭＰにより平坦化する。
【００２４】
次に、活性領域となるべき領域以外のシリコン窒化膜１５をフォトリソグラフィ及びドライエッチングにより除去する（図６（ｂ））。これにより、シリコン基板１０の表面は、活性領域となるべき領域だけがシリコン窒化膜１５で覆われた状態となる。
【００２５】
次に、このシリコン窒化膜１５をハードマスクとして用いてシリコン酸化膜１４及びシリコン基板１０をドライエッチングすることにより、素子分離用溝１０ｂを形成する（図６（ｃ））。このとき、素子分離用溝１０ｂの底部にゲートトレンチ１０ａの痕跡（凹部）１０ｃが残るが、この凹部１０ｃが後の製造工程やセルトランジスタの特性に悪影響を与えることはない。特に限定されるものではないが、素子分離用溝の深さｄ２は２００〜３５０ｎｍ程度とすればよい。
【００２６】
次に、シリコン基板１０を約１０００℃で熱酸化することにより、素子分離用溝１０ｂの内壁に１０ｎｍ程度の薄いシリコン酸化膜（不図示）を形成した後、４５０〜５００ｎｍ程度の厚いシリコン酸化膜１６をＣＶＤ法により堆積させる（図７（ａ））。これにより、素子分離用溝１０ｂ内にはシリコン酸化膜が埋設された状態となる。その後、シリコン窒化膜１５が露出するまでシリコン酸化膜１６の表面をＣＭＰ法により研磨した後、シリコン窒化膜１５をドライエッチングにより除去する（図７（ｂ））。以上により、素子分離領域１６ａが形成されると共に、素子分離領域１６ａによって互いに分離された複数の活性領域１７が形成される。
【００２７】
図８は、活性領域１７が形成されたシリコン基板上の平面レイアウトである。
【００２８】
図８に示すように、活性領域１７は、素子分離領域１６ａよって互いに分離された細長い島状の領域であり、その長手方向はゲートトレンチ１０ａの配設方向に対して所定の角度をなしている。また、各活性領域１７は、２本のゲートトレンチ１０ａと交差している。素子分離領域１６ａを通過するゲートトレンチ１０ａの内部は、シリコン酸化膜（フィールド酸化膜）１６で埋められているため、素子分離領域１６ａにはゲートトレンチ１０ａが存在しておらず、平坦な領域となっている。
【００２９】
次に、ゲートトレンチ１０ａの内壁にゲート酸化膜１８を形成する（図９（ａ））。ゲート酸化膜１８の形成では、まずゲートトレンチ１０ａの内壁を含む基板全面を熱酸化することにより薄いシリコン酸化膜（犠牲酸化膜）を形成し、この犠牲酸化膜を除去することにより、活性領域１７の表面のダメージを修復する。その後、８００〜１１００℃で熱酸化することにより、６〜８ｎｍ程度の厚みを有するゲート酸化膜（シリコン酸化膜）１８が形成される。
【００３０】
次に、トレンチ１０ａの内部及び上部にゲート電極を形成する。ゲート電極の形成では、まずリン（Ｐ）等のＮ型不純物がドープされたポリシリコン膜（ドープドポリシリコン膜）１９、窒化タングステン（ＷＮｘ）膜２０、タングステン（Ｗ）膜２１、及びシリコン窒化膜２２を順に堆積させる（図９（ｂ））。ここで、ポリシリコン膜１９の形成にはＣＶＤ法を用いることができ、その膜厚としては、ゲートトレンチが完全に埋まる程度の膜厚に設定する必要がある。一方、窒化タングステン膜２０及びタングステン膜２１はスパッタリングにより形成することができる。窒化タングステン膜２０はバリア層として用いるものであることから、その膜厚は十分に薄くてもよく、５〜１０ｎｍ程度でかまわない。一方、タングステン膜２１は、５〜３０ｎｍ程度の膜厚を有することが好ましい。また、シリコン窒化膜２２の膜厚は２０ｎｍ程度とすればよく、ＣＶＤ法により堆積させることができる。
【００３１】
次に、シリコン窒化膜２２をパターニングすることにより、ゲートトレンチ１０ａの上方にゲートキャップ絶縁膜２２ａを形成する（図９（ｃ））。その後、ゲートキャップ絶縁膜２２ａをマスクとして用いてドープドポリシリコン膜１９、窒化タングステン膜２０、及びタングステン膜２１をドライエッチングすることにより、ポリシリコン膜１９ａ、窒化タングステン膜２０ａ、及びタングステン膜２１ａからなるトレンチゲート構造のゲート電極が完成する（図９（ｃ））。
【００３２】
その後、ＬＤＤ領域２３、サイドウォール絶縁膜２４、ソース／ドレイン領域２５、層間絶縁膜２６、セルコンタクトプラグ２７等を周知の方法でそれぞれ形成することにより、トレンチゲート構造を有するセルトランジスタ１００が完成する（図１０）。
【００３３】
以上説明したように、本実施形態によれば、シリコン基板１０上にゲートトレンチ１０ａを形成した後、素子分離領域１６ａによって区画された活性領域１７を形成することとしたので、ゲートトレンチ１０ａ内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。したがって、特性の良好なトレンチゲート構造のセルトランジスタを実現することができる。
【００３４】
本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００３５】
例えば、上記実施形態においては、ゲート電極材料としてポリシリコン膜、窒化タングステン膜、タングステン膜からなるポリメタルゲート構造を例に挙げたが、本発明はこれに限定されるものではなく、種々の導電材料及び構造を採用することができる。
【図面の簡単な説明】
【００３６】
【図１】図１は、ＤＲＡＭのセルトランジスタの製造工程の一部（シリコン窒化膜１２の形成）を示す略断面図である。
【図２】図２は、ＤＲＡＭのセルトランジスタの製造工程の一部（ゲートトレンチ１０ａの形成）を示す略断面図である。
【図３】図３は、ゲートトレンチ１０ａが形成されたシリコン基板１０の平面レイアウトである。
【図４】図４は、図３のＹ−Ｙ線に沿った略断面図である。
【図５】図５は、ＤＲＡＭのセルトランジスタの製造工程の一部（チャネルドープ）を示す略断面図である。
【図６】図６は、ＤＲＡＭのセルトランジスタの製造工程の一部（素子分離用溝１０ｂの形成）を示す略断面図である。
【図７】図７は、ＤＲＡＭのセルトランジスタの製造工程の一部（素子分離領域１６ａ及び活性領域１７の完成）を示す略断面図である。
【図８】図８は、活性領域１７が形成されたシリコン基板上の平面レイアウトである。
【図９】図９は、ＤＲＡＭのセルトランジスタの製造工程の一部（ゲート電極の形成）を示す略断面図である。
【図１０】図１０は、ＤＲＡＭのセルトランジスタの製造工程の一部（セルトランジスタの完成）を示す略断面図である。
【図１１】図１１は、従来のトレンチゲートの形成方法を示す略断面図である。
【図１２】図１２は、従来のトレンチゲートの形成方法を示す略断面図である。
【図１３】図１３は、従来のトレンチゲートの形成方法の問題点を説明するための略断面図である。
【図１４】図１４は、従来のトレンチゲートの形成方法の他の問題点を説明するための略断面図である。
【符号の説明】
【００３７】
１０    ｐ型シリコン基板
１０ａ    トレンチ（ゲートトレンチ）
１０ｂ    素子分離用溝
１０ｃ    凹部
１１    シリコン酸化膜
１２    シリコン窒化膜
１２ａ    開口パターン
１４    シリコン酸化膜
１５    シリコン窒化膜
１６    シリコン酸化膜
１６ａ    素子分離領域
１７    活性領域
１８    ゲート酸化膜
１９    ポリシリコン膜
１９ａ    ポリシリコン膜
２０    窒化タングステン膜
２０ａ    窒化タングステン膜
２１    タングステン膜
２１ａ    タングステン膜
２２    シリコン窒化膜
２２ａ    ゲートキャップ絶縁膜
２３    ＬＤＤ領域
２４    サイドウォール絶縁膜
２５    ソース／ドレイン領域
２６    層間絶縁膜
２７    セルコンタクトプラグ
４０    シリコン基板
４１    活性領域
４２    素子分離領域
４２ｘ    素子分離領域４２の突き出し部分
４２ｙ    子分離領域４２の側面と接する部分
４３    ゲートトレンチ
４４ａ    ゲート電極
４４ｂ    ゲート電極
１００    セルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008171863.tif 000012
【図１１】
2008171863.tif 000013
【図１２】
2008171863.tif 000014
【図１３】
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【図１４】
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