(57)【要約】【課題】読み出し速度の高速化と駆動電圧の低電圧化をさらに進めることができるようにした不揮発性半導体記憶装置およびその製造方法、半導体装置を提供する。【解決手段】Ｓｉ基板１上に形成されたＳｉＯ2膜４と、ＳｉＯ2膜４上に形成されたフローティングゲート５と、フローティングゲート５上に形成されたＳｉＯ2膜６と、ＳｉＯ2膜６上に形成されたＳｉ層９と、Ｓｉ層９上に形成されたゲート酸化膜８と、ゲート酸化膜８上に形成されたコントロールゲート９と、を有し、Ｓｉ基板１には、データを書き込むため高耐圧ソース層１３及びドレイン層１４が形成されており、コントロールゲート１１の両側下のＳｉ層９には、データを読み出すための低耐圧ソース層１５及びドレイン層１６が形成されている。【選択図】図１
2008251646.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたフローティングゲートと、
前記フローティングゲート上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたコントロールゲートと、を有し、
前記半導体基板には、データを書き込むための第１ソース及び第１ドレインが形成されており、
前記コントロールゲートの両側下の前記半導体層には、データを読み出すための第２ソース及び第２ドレインが形成されている、ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上にフローティングゲートとなる第２半導体層を形成する工程と、
前記第２半導体層上に第３半導体層を形成する工程と、
前記第３半導体層上に第４半導体層を形成する工程と、
前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を部分的に順次エッチングして当該各半導体層の側面を露出させる第１溝を形成する工程と、
前記第２半導体層及び前記第４半導体層よりも前記第１半導体層及び前記第３半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層及び前記第３半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、
前記第１空洞部内に第１絶縁膜を形成すると共に、前記第２空洞部内に第２絶縁膜を形成する工程と、
前記第４半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にコントロールゲートを形成する工程と、
データを書き込むための第１ソース及び第１ドレインを前記半導体基板に形成する工程と、
データを読み出すための第２ソース及び第２ドレインを前記コントロールゲートの両側下の前記第４半導体層に形成する工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１空洞部及び前記第２空洞部を形成する前に、
前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を部分的に順次エッチングして、当該各半導体層を貫く第２溝を形成する工程と、
前記第２半導体層と前記第４半導体層とを支持する支持体を少なくとも前記第２溝内に形成する工程と、をさらに含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置と同一の前記半導体基板上に形成されたＳＯＩトランジスタと、
前記半導体基板に直接形成されたバルクトランジスタと、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法、半導体装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置としては、電気的に書き込み／消去を行えるようにするために、チャネル領域上にフローティングゲートを介してコントロールゲートが形成されたものがあり、このような構造はスタックトゲート型とも呼ばれている。（例えば、特許文献１、２参照。）。この種の不揮発性半導体記憶装置では、コントロールゲートに高電圧を印加し、ホットエレクトロンやトンネル効果等を利用して基板側からフローティングゲートに電子を注入することによって、データの書き込みが行われる。また、基板側に高電圧を印加し、フローティングゲートに蓄積された電荷をトンネル効果を利用して基板側に引き抜くことによって、データの消去が行われる。
【０００３】
一方、非特許文献１には、バルク基板上にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開平５−２８２８８４号公報
【特許文献２】特開平８−３１６３４４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓ  ｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０  −２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の不揮発性半導体記憶装置では、絶縁膜で囲まれたフローティングゲートがチャネル領域上に形成されるため、コントロールゲート電極とチャネル領域間の距離を縮めることが困難であった。このため、不揮発性半導体記憶装置の閾値を低くすることは難しく、読み出し動作を高速化することは困難であった。また、読み出し動作に要する電圧（即ち、駆動電圧）を低電圧化することも困難であった。
【０００５】
そこで、この発明はこのような事情に鑑みてなされたものであって、読み出し速度の高速化を可能とした不揮発性半導体記憶装置およびその製造方法、半導体装置を提供することを目的の一つとする。また、駆動電圧を低電圧化することができる不揮発性半導体記憶装置およびその製造方法、半導体装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００６】
〔発明１〕  上述した課題を解決するために、発明１の不揮発性半導体記憶装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたコントロールゲートと、を有し、前記半導体基板には、データを書き込むための第１ソース及び第１ドレインが形成されており、前記コントロールゲートの両側下の前記半導体層には、データを読み出すための第２ソース及び第２ドレインが形成されている、ことを特徴とするものである。
【０００７】
ここで、「データを書き込む」とは、フローティングゲートに電荷を蓄積することである。例えば、第１ドレイン近傍においてホットエレクトロンを発生させ、これをフローティングゲートに注入することで、データを書き込むことができる。また、「データを読み出す」とは、フローティングゲートにおける電荷の蓄積レベルを検出することである。フローティングゲートにおける電荷の蓄積レベルが変わると、その上に位置する第２ソース及び第２ドレイン間の半導体層（即ち、チャネル領域）の閾値が変わる。そこで、この閾値の変化を第２ソース及び第２ドレイン間を流れる電流の大小、又は、チャネル領域のオン、オフで検出することによって、データを読み出すことができる。
【０００８】
なお、第１ソース及び第１ドレインの耐圧は例えば１５〜２０［Ｖ］程度と高く、第２ソース及び第２ドレインの耐圧は第１ソース及び第１ドレインのそれよりも低い。
発明１の不揮発性半導体記憶装置によれば、第２ソースと第２ドレインとに挟まれたチャネル領域と、コントロールゲートとの間にフローティングゲートが無いので、上記チャネル領域とコントロールゲートとの間の距離を縮めることができる。従って、データを読み出す際の閾値を低くすることができ、読み出し動作を高速化すると共に、駆動電圧を低電圧化することができる。
【０００９】
〔発明２、３〕  発明２の不揮発性半導体記憶装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上にフローティングゲートとなる第２半導体層を形成する工程と、前記第２半導体層上に第３半導体層を形成する工程と、前記第３半導体層上に第４半導体層を形成する工程と、前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を部分的に順次エッチングして当該各半導体層の側面を露出させる第１溝を形成する工程と、前記第２半導体層及び前記第４半導体層よりも前記第１半導体層及び前記第３半導体層の方がエッチングされ易いエッチング条件で、前記第１溝を介して前記第１半導体層及び前記第３半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁膜を形成すると共に、前記第２空洞部内に第２絶縁膜を形成する工程と、前記第４半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にコントロールゲートを形成する工程と、データを書き込むための第１ソース及び第１ドレインを前記半導体基板に形成する工程と、データを読み出すための第２ソース及び第２ドレインを前記コントロールゲートの両側下の前記第４半導体層に形成する工程と、を含むことを特徴とするものである。
【００１０】
ここで、本発明の「第１半導体層」及び「第２半導体層」は、例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層である。また、「第２半導体層」及び「第４半導体層」は、例えば単結晶のＳｉ層である。
発明３の不揮発性半導体記憶装置の製造方法は、発明２の不揮発性半導体記憶装置の製造方法において、前記第１空洞部及び前記第２空洞部を形成する前に、前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を部分的に順次エッチングして、当該各半導体層を貫く第２溝を形成する工程と、前記第２半導体層と前記第４半導体層とを支持する支持体を少なくとも前記第２溝内に形成する工程と、をさらに含むことを特徴とするものである。
発明２、３の不揮発性半導体記憶装置の製造方法によれば、いわゆるＳＢＳＩ法を利用して、発明１の不揮発性半導体記憶装置を製造することができる。従って、データを読み出す際の閾値を低くすることができ、読み出し動作を高速化すると共に、駆動電圧を低電圧化することが可能な不揮発性半導体記憶装置を提供することができる。
【００１１】
〔発明４〕  発明４の半導体装置は、発明１の不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置と同一の前記半導体基板上に形成されたＳＯＩトランジスタと、前記半導体基板に直接形成されたバルクトランジスタと、を有することを特徴とするものである。ここで、「ＳＯＩトランジスタ」とは、絶縁膜上の半導体層（例えば、第２半導体層や、第４半導体層）に形成されたトランジスタのことである。
このような構成であれば、発明１の不揮発性半導体記憶装置が組み込まれるので、高速・低消費電力のＬＳＩを実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら本発明の実施の形態を説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る不揮発性メモリ１００の断面構成の一例を示す図である。
図１に示すように、この不揮発性メモリ１００では、Ｓｉ基板１上にＳｉＯ2膜４を介してフローティングゲート５が形成され、このフローティングゲート５上にＳｉＯ2膜６を介してＳｉ層（即ち、ＳＯＩ層）９が形成されている。フローティングゲート５は例えばリン等のＮ型不純物が導入されたＳｉ層であり、その表面及び裏面を覆うＳｉＯ2膜６、４や、側面を覆う絶縁膜（図示せず）等によって周囲の導電層等から電気的に絶縁されている。また、ＳＯＩ層９の上にはゲート酸化膜８を介してコントロールゲート１１が形成されている。
【００１３】
さらに、フローティングゲート５の両側下のＳｉ基板１には、高耐圧のソース層１３と、高耐圧のドレイン層１４とが形成されている。これらのソース層１３及びドレイン層１４は、例えばＮ型の不純物拡散層（Ｎ＋）であり、その耐圧は例えば１５〜２０［Ｖ］程度である。また、コントロールゲート１１の両側下のＳＯＩ層９には、低耐圧のソース層１５と、低耐圧のドレイン層１６とが形成されている。これらソース層１５及びドレイン層１６は、例えばＮ型の不純物拡散層（Ｎ＋）であり、その耐圧は例えば３〜５［Ｖ］程度である。
【００１４】
この不揮発性メモリ１００では、Ｓｉ基板１に形成されたソース層１３及びドレイン層１４と、コントロールゲート１１等とによって、データの書き込み／消去用の高耐圧トランジスタＴｒ１が構成されている。また、ＳＯＩ層９に形成されたソース層１５及びドレイン層１６と、コントロールゲート１１等とによって、データの読み出し用の低耐圧トランジスタＴｒ２が構成されている。この低耐圧トランジスタＴｒ２は、例えば完全空乏型のＳＯＩトランジスタである。
【００１５】
次に、図１に示す不揮発性メモリ１００において、データ（例えば、プログラム等）の書き込み方法と消去方法及び、読み込み方法について説明する。
この不揮発性メモリ１００では、高耐圧トランジスタＴｒ１で発生するチャネルホットエレクトロン電流（ＣＨＥ）を用いて、フローティングゲート５にデータを書き込む。具体的には、コントロールゲート１１とドレイン層１４とにそれぞれ５〜１０［Ｖ］を印加すると共に、ソース層１３に０［Ｖ］を印加して、ソース層１３とドレイン層１４間に高電界を作る。このような電圧設定により、高耐圧トランジスタＴｒ１では、電子が高電界により加速されながらソース層１３からドレイン層１４に流れ、ドレイン端でホットエレクトロンが発生する。このホットエレクトロンは、コントロールゲート１１の電位に引っ張られ、酸化膜／シリコンの障壁を越えて、フローティングゲート５に注入される。このようにしてデータの書き込みが行われる。
【００１６】
上述したように、フローティングゲート５は、その周囲がＳｉＯ2膜４、６等で覆われて電気的に浮遊しているので、注入された電荷はその後の引き抜き操作（即ち、データの消去）が行われるまでフローティングゲート５内で保持され続ける。また、データの消去は、例えば、ソース層１３とドレイン層１４とにそれぞれ１５〜２０［Ｖ］を印加すると共に、コントロールゲート１１に０［Ｖ］を印加する。このような電圧設定により、フローティングゲート５に蓄積されていた電子はＦ−Ｎトンネル電流としてＳｉ基板１側に流れ、データの消去が行われる。
【００１７】
さらに、データの読み込みは、低耐圧トランジスタＴｒ２における閾値の変化を検出することによって行う。即ち、フローティングゲート５の真上には、低耐圧トランジスタＴｒ２のチャネル領域が配置されているので、フローティングゲート５に電荷が蓄積されると、低耐圧トランジスタＴｒ２のチャネル領域にバックゲートバイアスがかかり、その閾値が変動する。
【００１８】
フローティングゲート５に蓄えられた電子が多い（即ち、データが書き込まれている）場合には、低耐圧トランジスタＴｒ２のチャネル領域に負のバックゲートバイアスがかかるので、その閾値は低くなる。フローティングゲート５に蓄えられた電子が少ない（即ち、データが書き込まれていない）場合には、低耐圧トランジスタＴｒ２のチャネル領域にバックゲートバイアスはほとんどかからないので、その閾値はデータが書き込まれている場合と比べて高い。
【００１９】
それゆえ、例えば、コントロールゲート１１とドレイン層１６とにそれぞれ２〜５［Ｖ］を印加すると共に、ソース層１５に０［Ｖ］を印加すると、データが書き込まれている場合にはチャネル領域はオンとなり、ソース層１５とドレイン層１６間で電流が流れる。一方、データが書き込まれていない場合にはチャネル領域はオフとなり、ソース層１５とドレイン層１６間で電流は流れない。このように、所定の電圧設定下で、ソース層１５とドレイン層１６間で電流が流れるか否か（即ち、チャネル領域のオン／オフ）を検出することによって、データの読み出しを行うことが可能である。低耐圧トランジスタＴｒ２のチャネル領域がオンとなるときを論理値［０］［１］の一方に、チャネル領域がオフとなるときを論理値［０］［１］の他方にそれぞれ設定することで、二値化されたデータを読み取ることができる。
【００２０】
このように、本発明の第１実施形態によれば、フローティングゲート５は、低耐圧トランジスタＴｒ２のチャネル領域とコントロールゲート１１との間ではなく、このチャネル領域の下側に配置されているので、チャネル領域とコントロールゲートとの間の距離を縮めることができる。従って、データを読み出す際の閾値を低くすることができ、読み出し動作を高速化すると共に、駆動電圧を低電圧化することができる。
【００２１】
この第１実施形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＯ2膜４が本発明の「第１絶縁膜」に対応している。また、ＳｉＯ2膜６が本発明の「第２絶縁膜」に対応し、Ｓｉ層９が本発明の「半導体層」に対応し、ゲート酸化膜８が本発明の「ゲート絶縁膜」に対応している。また、ソース層１３及びドレイン層１４が本発明の「第１ソース及び第１ドレイン」に対応し、ソース層１５及びドレイン層１６が本発明の「第２ソース及び第２ドレイン」に対応している。さらに、不揮発性メモリ１００が本発明の「不揮発性半導体記憶装置」に対応している。
【００２２】
（２）第２実施形態
次に、本発明の第２実施形態に係る不揮発性メモリ２００の構成例について説明する。
図２（ａ）〜（ｃ）は、不揮発性メモリ２００の構成例を示す図であり、図２（ａ）は平面図、図２（ｂ）は図２（ａ）をｘ−ｘ´線で切断したときの断面図、図２（ｃ）は図２（ａ）をｙ−ｙ´線で切断したときの断面図である。なお、図２（ａ）〜（ｃ）では、図面の複雑化を回避するために、層間絶縁膜の記載を省略している。
【００２３】
図２（ａ）〜（ｃ）に示すように、この不揮発性メモリ２００においても、第１実施形態で説明した不揮発性メモリ１００と同様に、Ｓｉ基板１０１上にＳｉＯ2膜１０４を介してフローティングゲート１０５が形成され、このフローティングゲート１０５上にＳｉＯ2膜１０６を介してＳｉ層（即ち、ＳＯＩ層）１０９が形成されている。フローティングゲート１０５は例えばリン等のＮ型不純物が導入されたＳｉ層であり、その表面及び裏面を覆うＳｉＯ2膜１０６、１０４や、側面を覆う絶縁膜等によって周囲の導電層等から電気的に絶縁されている。また、ＳＯＩ層１０９の上にはゲート酸化膜１０８を介してコントロールゲート１１１が形成されている。
【００２４】
さらに、フローティングゲート１０５の両側下のＳｉ基板１０１には、高耐圧のソース層１１３と、高耐圧のドレイン層１１４とが形成されている。これらソース層１１３及びドレイン層１１４は、例えばＮ型の不純物拡散層（Ｎ＋）であり、その耐圧は例えば１５〜２０［Ｖ］程度である。また、コントロールゲート１１１の両側下のＳＯＩ層９には、低耐圧のソース層１１５と、低耐圧のドレイン層１１６とが形成されている。これらソース層１１５及びドレイン層１１６は、例えばＮ型の不純物拡散層（Ｎ＋）であり、その耐圧は例えば３〜５［Ｖ］程度である。
【００２５】
この不揮発性メモリ２００では、Ｓｉ基板１０１に形成されたソース層１１３及びドレイン層１１４と、コントロールゲート１１１等によって、データの書き込み／消去用の高耐圧トランジスタＴｒ１が構成されている。また、ＳＯＩ層１０９に形成されたソース層１１５及びドレイン層１１６と、コントロールゲート１１１等によって、データの読み出し用の低耐圧トランジスタＴｒ２が構成されている。
【００２６】
ところで、この不揮発性メモリ２００において、前述の不揮発性メモリ１００と異なる点は、高耐圧とランジスタＴｒ１のソース・ドレイン方向と、低耐圧トランジスタＴｒ２のソース・ドレイン方向とが平面視で同一方向に向いているのではなく、Ｘ方向とＹ方向とにそれぞれ向いている点である。つまり、高耐圧とランジスタＴｒ１のソース・ドレイン方向と、低耐圧トランジスタＴｒ２のソース・ドレイン方向は、平面視で直交している。
【００２７】
このような構成により、この不揮発性メモリ２００では、いわゆるＳＢＳＩ法を用いての製造が可能となっている。また、高耐圧トランジスタＴｒ１のドレイン端を含むチャネル領域の真上には、ＳｉＯ2膜１０４を介してフローティングゲート１０５が配置されているので、ドレイン端近傍で発生したホットエレクトロンをフローティングゲート１０５に注入することができる。従って、上記の不揮発性メモリ１００と同様の電圧設定を行うことによって、フローティングゲート１０５に対するデータの書き込みと消去、及び、読み込みが可能である。
【００２８】
次に、この不揮発性メモリ２００の製造方法について説明する。
図３〜図１４は、本発明の第２実施形態に係る不揮発性メモリ２００の製造方法を示す工程図であり、各図の（ａ）は図２（ａ）のｘ−ｘ´線に沿った断面図、各図の（ｂ）は図２（ａ）のｙ−ｙ´線に沿った断面図である。ここでは、図２（ａ）〜（ｃ）に示した不揮発性メモリ２００を、ＳＢＳＩ法を用いて製造する場合について説明する。
【００２９】
まず始めに、図３（ａ）及び（ｂ）に示すように、バルクのＳｉ基板１０１上を用意する。次に、図４（ａ）及び（ｂ）に示すように、Ｓｉ基板１０１上に単結晶のＳｉＧｅ層１５１、単結晶のＳｉ層１０５、単結晶のＳｉＧｅ層１５３、単結晶のＳｉ層１０９を順次積層する。ここで、Ｓｉ層１０５はフローティングゲートとなる層であり、Ｓｉ層１０９は低耐圧トランジスタＴｒ２が形成されるＳＯＩ層である。これらＳｉＧｅ層１５１、Ｓｉ層１０５、ＳｉＧｅ層１５３、Ｓｉ層１０９は、例えばエピタキシャル成長法で連続して形成する。
【００３０】
なお、ここでは、ＳｉＧｅ層１５１を形成する前に、Ｓｉ基板１０１上に図示しない単結晶構造のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を薄く形成し、その上にＳｉＧｅ層１５１を形成するようにしても良い。エピタキシャル成長法で形成される半導体膜の膜質は、その被成膜面（即ち、下地）の結晶状態に強く影響される。それゆえ、ＳｉＧｅ層１５１をＳｉ基板１０１上に直接形成するのではなく、Ｓｉ基板１０１表面よりも結晶欠陥の少ないＳｉ−ｂｕｆｆｅｒ層上に形成することで、ＳｉＧｅ層１５１の膜質の向上（例えば、結晶欠陥の低減など）を図ることができる。
【００３１】
次に、図５（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Ｓｉ層１０９、ＳｉＧｅ層１５３、Ｓｉ層１０５及びＳｉＧｅ層１５１を部分的に順次エッチングする。これにより、素子分離領域と平面視で重なる領域に、Ｓｉ層１０９、ＳｉＧｅ層１５３、Ｓｉ層１０５及びＳｉＧｅ層１５１を貫いてＳｉ基板１０１を底面とする支持体穴ｈを形成する。なお、支持体穴ｈを形成するエッチング工程では、Ｓｉ基板１０１の表面でエッチングを止めるようにしても良いし、図５（ｂ）に示すようにＳｉ基板１０１をオーバーエッチングして凹部を形成するようにしても良い。
【００３２】
次に、図６（ａ）及び（ｂ）に示すように、支持体穴ｈを埋め込むようにＳｉ基板１０１上の全面に支持体膜１５９を形成する。支持体膜１５９は例えばシリコン酸化（ＳｉＯ2）膜であり、その形成は例えばＣＶＤ法で行う。次に、図７（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜１５９、Ｓｉ層１０９、ＳｉＧｅ層１５３、Ｓｉ層１０５及びＳｉＧｅ層１５１を順次、部分的にエッチングして、支持体膜１５９から支持体１６０を形成すると共に、Ｓｉ基板１０１の表面及びＳｉ層１０９、ＳｉＧｅ層１５３、Ｓｉ層１０５、ＳｉＧｅ層１５１の各側面を露出させる溝Ｈを形成する。なお、溝Ｈを形成するエッチング工程では、図７（ｂ）に示すようにＳｉ基板１０１の表面でエッチングを止めるようにしても良いし、Ｓｉ基板１０１をオーバーエッチングして凹部を形成するようにしても良い。
【００３３】
次に、支持体１６０下から露出しているＳｉ基板１０１表面に例えばリン又はヒ素等のＮ型不純物をイオン注入する。そして、このＮ型不純物を活性化させるための熱処理（以下、「１ｓｔアニール」ともいう。）をＳｉ基板１０１に施す。これにより、図８（ａ）に示すように、支持体１６０下から露出しているＳｉ基板１に、高耐圧のソース層１１３及びドレイン層１１４を形成する。なお、ここでの熱処理（１ｓｔアニール）は、後で説明する２ｎｄアニールと兼用で行っても良い。即ち、図８（ａ）及び（ｂ）の工程ではＮ型不純物のイオン注入のみを行い、１ｓｔアニールは行わない。そして、図１４（ａ）及び（ｂ）でＳｉ層１０９に対するＮ型不純物のイオン注入を終了した後で、１ｓｔアニールと２ｎｄアニールとを同時に行い、これにより、高耐圧のソース層１１３及びドレイン層１１４を形成するようにしても良い。
【００３４】
次に、図８（ａ）及び（ｂ）において、溝Ｈを介してフッ硝酸溶液をＳｉ層１０９、ＳｉＧｅ層１５３、Ｓｉ層１０５及びＳｉＧｅ層１５１の各側面に接触させて、ＳｉＧｅ層１５１、１５３を選択的にエッチングして除去する。これにより、図９（ａ）及び（ｂ）に示すように、Ｓｉ基板１０１とＳｉ層１０５との間に第１の空洞部１６１を形成すると共に、Ｓｉ層１０５とＳｉ層１０９との間に第２の空洞部１６３を形成する。ここで、フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層１０５、１０９を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部１６１、１６３の形成後、Ｓｉ層１０９はその上面と側面とが支持体１６０によって支えられると共に、Ｓｉ層１０５はその側面が支持体１６０によって支えられることとなる。
【００３５】
次に、Ｓｉ基板１０１を酸素（Ｏ2）等の酸化雰囲気中に配置し、この状態でＳｉ基板１０１に熱処理を施す。このようにして、第１、第２の空洞部１６１、１６３内に露出しているＳｉ層１０５、１０９の表裏面や、Ｓｉ基板１０１の表面を熱酸化して、図１０（ａ）及び（ｂ）に示すように、ＳｉＯ2膜１６５、１６６を形成する。これらＳｉＯ2膜１６５、１６６の形成によって、第１、第２の空洞部内は完全に埋め込まれる。
【００３６】
次に、図１１（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により、Ｓｉ基板１０１の上方全面に絶縁膜１７０を成膜して溝Ｈを埋め込む。この絶縁膜１７０は、例えばＳｉＯ2膜である。そして、Ｓｉ基板１の上方全面を覆う絶縁膜１７０とその下の支持体１６０をＣＭＰにより平坦化し、さらに、希フッ酸溶液でエッチングする。これにより、図１２（ａ）及び（ｂ）に示すように、Ｓｉ層１０９の表面を露出させる。
【００３７】
次に、図１３（ａ）及び（ｂ）に示すように、Ｓｉ層１０９の表面を熱酸化してゲート酸化膜１０８を形成する。そして、ＣＶＤなどの方法により、ゲート酸化膜１０８が形成されたＳｉ層１０９上にポリシリコン層を形成する。さらに、フォトリソグラフィー技術およびエッチング技術を用いて、ポリシリコン層をパターニングする。これにより、図１４（ａ）及び（ｂ）に示すように、コントロールゲート１１１を形成する。
【００３８】
次に、コントロールゲート１１１の両側下のＳｉ層１０９表面に例えばリン又はヒ素等のＮ型不純物をイオン注入する。そして、このＮ型不純物を活性化させるための熱処理（即ち、２ｎｄアニール）をＳｉ層１０９に施す。これにより、図２（ｂ）及び（ｃ）に示したように、コントロールゲート１１１の両側下のＳｉ層１０９に低耐圧のソース層１１５及びドレイン層１１６を形成する。その後、Ｓｉ基板１の上方全面に図示しない層間絶縁膜を形成する。そして、フォトリソグラフィー及びエッチング技術により、層間絶縁膜と絶縁膜１７０を部分的に取り除く。これにより、高耐圧のソース層１１３及びドレイン層１１４上にコンタクトホールＣ１、Ｃ２を形成すると共に、低耐圧のソース層１１５及びドレイン層１１６上にコンタクトホールＣ３、Ｃ４を形成し、さらに、コントロールゲート１１１上にコンタクトホールＣ５を形成し、図２（ａ）〜（ｃ）に示した不揮発性メモリ２００を完成させる。
【００３９】
このように、本発明の第２実施形態によれば、フローティングゲート１０５は、低耐圧トランジスタＴｒ２のチャネル領域とコントロールゲート１１１との間ではなく、低耐圧トランジスタＴｒ２のチャネル領域の下側に配置されているので、チャネル領域とコントロールゲート１１１との間の距離を縮めることができる。従って、第１実施形態と同様に、データを読み出す際の閾値を低くすることができ、読み出し動作を高速化すると共に、駆動電圧を低電圧化することができる。
【００４０】
なお、本発明では、Ｓｉ基板１０１上に、不揮発性メモリ２００だけでなく、ＳＯＩトランジスタや、バルクトランジスタを混載しても良い。このような構成であれば、ＬＳＩの中で駆動電圧が最も大きくなりがちな不揮発性メモリ２００を低電圧化でき、読み出し動作を高速化できるので、高速・低消費電力のＬＳＩを実現することができる。
また、これらＳｉ基板１０１上に混載されるＳＯＩトランジスタ及びバルクトランジスタの形成には、ＳＢＳＩ法による不揮発性メモリ２００の製造方法を利用することが可能である。例えば、ＳＯＩトランジスタは、低耐圧トランジスタＴｒ２と同一のプロセスで同時に形成していくことが可能である。また、バルクトランジスタは、高耐圧トランジスタＴｒ１と低耐圧トランジスタＴｒ２の各形成プロセスを選択的に利用して、形成することが可能である。
【００４１】
例えば、バルクトランジスタのソース層及びドレイン層は、ソース層１１３及びドレイン層１１４と同時に形成することができる。また、バルクトランジスタのゲート酸化膜は、ゲート酸化膜１０８と同時に形成することができる。さらに、バルクトランジスタのゲート電極は、コントロールゲート１１１と同時に形成することができる。
従って、ＳＯＩトランジスタ及びバルクトランジスタと、不揮発性メモリ２００とを同一のＳｉ基板１０１上に混載したＬＳＩを、工程数の増加を抑えつつ製造することが可能である。
【００４２】
この第２実施形態では、Ｓｉ基板１０１が本発明の「半導体基板」に対応し、ＳｉＧｅ層１５１が本発明の「第１半導体層」に対応し、Ｓｉ層１０５が本発明の「第２半導体層」に対応している。また、ＳｉＧｅ層１５３が本発明の「第３半導体層」に対応し、Ｓｉ層１０９が本発明の「第４半導体層」に対応している。さらに、支持体穴ｈが本発明の「第２溝」に対応し、溝Ｈが本発明の「第１溝」に対応している。また、ＳｉＯ2膜１６５が本発明の「第１絶縁膜」に対応し、ＳｉＯ2膜１６６が本発明の「第２絶縁膜」に対応し、ゲート酸化膜１０８が本発明の「ゲート絶縁膜」に対応している。さらに、ソース層１１３及びドレイン層１１４が本発明の「第１ソース及び第１ドレイン」に対応し、ソース層１１５及びドレイン層１１６が本発明の「第２ソース及び第２ドレイン」に対応している。そして、不揮発性メモリ２００が本発明の「不揮発性半導体記憶装置」に対応している。
【図面の簡単な説明】
【００４３】
【図１】第１実施形態に係る不揮発性メモリ１００の構成例を示す図。
【図２】第２実施形態に係る不揮発性メモリ２００の構成例を示す図。
【図３】不揮発性メモリ２００の製造方法を示す図（その１）。
【図４】不揮発性メモリ２００の製造方法を示す図（その２）。
【図５】不揮発性メモリ２００の製造方法を示す図（その３）。
【図６】不揮発性メモリ２００の製造方法を示す図（その４）。
【図７】不揮発性メモリ２００の製造方法を示す図（その５）。
【図８】不揮発性メモリ２００の製造方法を示す図（その６）。
【図９】不揮発性メモリ２００の製造方法を示す図（その７）。
【図１０】不揮発性メモリ２００の製造方法を示す図（その８）。
【図１１】不揮発性メモリ２００の製造方法を示す図（その９）。
【図１２】不揮発性メモリ２００の製造方法を示す図（その１０）。
【図１３】不揮発性メモリ２００の製造方法を示す図（その１１）。
【図１４】不揮発性メモリ２００の製造方法を示す図（その１２）。
【符号の説明】
【００４４】
１、１０１  Ｓｉ基板、４、６、１０４、１０６、１６５、１６６  ＳｉＯ2膜、５、１０５  Ｓｉ層（フローティングゲート）、８、１０８  ゲート酸化膜（例えば、ＳｉＯ2膜）、９、１０９  Ｓｉ層（ＳＯＩ層）、１１、１１１  コントロールゲート、１３、１１３  （高耐圧）ソース層、１４、１１４  （高耐圧）ドレイン層、１５、１１５  （低耐圧）ソース層、１６、１１６  （低耐圧）ドレイン層、１５９  支持体膜、１６０  支持体、１６１、１６３  空洞部、１７０  絶縁膜、Ｃ１〜Ｃ５  コンタクトホール、ｈ  支持体穴、溝Ｈ、Ｔｒ１  （データ書き込み／消去用の）高耐圧トランジスタ、Ｔｒ２  （データ読み出し用の）低耐圧トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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