(57)【要約】【課題】高集積、低消費電力・高速動作を両立した半導体記憶装置を提供する。【解決手段】複数のプルダウン回路と一つのプルアップ回路から構成されるセンスアンプ回路を有する。また、複数のプルダウン回路の中、その一つにおいて、プルダウン回路を構成するトランジスタは、他方のプルダウン回路を構成するトランジスタよりも、チャネル長やチャネル幅といった定数が大きいことを特徴とする。さらに、複数のプルダウン回路のうち、トランジスタの定数が大きいプルダウン回路を先に活性化し、その後もう一つのプルダウン回路とプルアップ回路を活性化して読み出しを行う。さらに、データ線と先行駆動するプルダウン回路は、ＮＭＯＳトランジスタで接続されており、前期ＮＭＯＳトランジスタを活性化、非活性化することで、前記プルダウン回路の活性化、非活性化を制御する。【選択図】図１
2008171476.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、複数のデータ線と、前記複数のワード線と前記複数のデータ線の各々の交点に配置される複数のメモリセルを具備するメモリアレーと、
前記複数のデータ線からなる複数のデータ線対の各々に接続されたセンスアンプ回路とを有し、
前記センスアンプ回路は、一方のゲートと前記データ線対の他方が互いに接続された第１導電型の第１ＭＩＳＦＥＴ対と、一方のゲートと他方のドレインが互いに接続された前記第１導電型の第２ＭＩＳＦＥＴ対と、一方のゲートと他方のドレインが互いに接続された前記第１導電型と逆導電型の第２導電型の第３ＭＩＳＦＥＴ対とを各々具備し、
前記第１ＭＩＳＦＥＴ対は、前記第１導電型を有する第１のトランジスタと前記第１導電型を有する第２のトランジスタからなるトランジスタ対を有し、
前記第１のトランジスタのドレインは、前記第１導電型を有する第４ＭＩＳＦＥＴのソースに接続され、
前記第２のトランジスタのドレインは、前記第１導電型を有する第５ＭＩＳＦＥＴのソースに接続され、
前記第４及び前記第５ＭＩＳＦＥＴのドレインは、前記データ線対にそれぞれ接続されている半導体装置。
【請求項２】
前記第１導電型はＮ型であり、
前記第１ＭＩＳＦＥＴ対は、前記第２ＭＩＳＦＥＴ対より大きいチャネル長、もしくはチャネル幅を有し、
前記第１ＭＩＳＦＥＴ対のソースは第１ソース線と接続され、
前記第２ＭＩＳＦＥＴ対のソースは第２ソース線と接続され、
前記第３ＭＩＳＦＥＴ対のソースは第３ソース線と接続され、
前記第４ＭＩＳＦＥＴ及び前記第５ＭＩＳＦＥＴのそれぞれのゲート電圧を、前記第４ＭＩＳＦＥＴ及び前記第５ＭＩＳＦＥＴのそれぞれをオフ状態に保つ第１電圧からオン状態にさせる第２電圧に変化させることで、前記第２ＭＩＳＦＥＴ対及び、前記第３ＭＩＳＦＥＴ対よりも先に、前記第１ＭＩＳＦＥＴ対を駆動することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ソース線と前記第３ソース線は同じ信号に応じて、それぞれ第３電圧から前記第１電圧、前記第３電圧から第４電圧に変化することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１ＭＩＳＦＥＴ対の第１ソース線は、接地電圧であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第４ＭＩＳＦＥＴと前記第５ＭＩＳＦＥＴとを含む回路と前記第２のＭＩＳＦＥＴとの間に、前記第１ＭＩＳＦＥＴ対が配置され、
前記第１ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対との間に、前記第２ＭＩＳＦＥＴ対が配置することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第２ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対との間に、前記第２ソース線を第３電圧から第１電圧に駆動する第１回路と、前記第３ソース線を第３電圧から第４電圧に駆動する第２回路を配置することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１ＭＩＳＦＥＴ対は、ゲート電極の形状がリング状のトランジスタで構成されることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記第２ＭＩＳＦＥＴ対と、前記第３ＭＩＳＦＥＴ対のゲート電極形状が、矩形のトランジスタで構成されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記センスアンプ回路は、メモリアレーに対向する２辺に沿って配置され、その一方に配置された複数の前記第２ＭＩＳＦＥＴ対のソースは、前記第２ソース線に共通接続され、
複数の前記第３ＭＩＳＦＥＴ対のソースは、前記第３ソース線に共通接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記第２ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対との間に、前記第３ソース線を第３電圧から第２電圧に駆動する第３回路を配置することを特徴とする請求項２に記載の半導体装置。
【請求項１１】
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２ＭＩＳＦＥＴ対のしきい値電圧は、周辺回路部の第１導電型のトランジスタのしきい値電圧より低く、
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
複数の前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴを、第１電圧から第２電圧に変化させ、前記第１ＭＩＳＦＥＴ対を駆動した後、
前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴを、第２電圧から第１電圧に変化させ、
前記第１ＭＩＳＦＥＴ対を非活性化する時間と、
前記第３回路によって、前記第３ＭＩＳＦＥＴ対の第３ソース線を駆動した後、
前記第３回路を非活性化する時間が同じであることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記複数のワード線を駆動するサブワードドライバのソース電圧は接地電圧であり、
前記第１ＭＩＳＦＥＴ対の第１ソース線と、前記サブワードドライバのソース線が電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項１５】
前記サブワード線のソース線と、前記第１ＭＩＳＦＥＴ対のソース線を、
複数のセンスアンプ回路と複数のサブワードドライバ回路によって、周囲を囲まれた領域において電気的に接続することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項１６に記載の半導体装置。
【請求項１７】
前記第２ＭＩＳＦＥＴ対のしきい値電圧は、周辺回路部の第１導電型のトランジスタのしきい値電圧より低く、
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第２ＭＩＳＦＥＴ対のしきい値電圧は、周辺回路部の第１導電型のトランジスタのしきい値電圧より低く、
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低く、
複数の前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴのしきい値電圧は、
前記第１ＭＩＳＦＥＴ対のしきい値電圧と同じであることを特徴とする請求項２に記載の半導体装置。
【請求項１９】
複数のワード線と、複数のデータ線と、前記複数のワード線と前記複数のデータ線の各々の交点に配置される複数のメモリセルを具備するメモリアレーと、
前記複数のデータ線からなる複数のデータ線対の各々に接続されたセンスアンプ回路とを有し、
前記センスアンプ回路は、一方のゲートと前記データ線対の他方が互いに接続された第１導電型の第１ＭＩＳＦＥＴ対と、一方のゲートと他方のドレインが互いに接続された前記第１導電型の第２ＭＩＳＦＥＴ対と、一方のゲートと他方のドレインが互いに接続された前記第１導電型と逆導電型の第２導電型の第３ＭＩＳＦＥＴ対と、
前記第１ＭＩＳＦＥＴ対の第１ソース線を、第３電圧から第１電圧に駆動する第１回路とを具備し、
前記第１ＭＩＳＦＥＴ対の各々のＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴ対の各々のＭＩＳＦＥＴよりもしきい値電圧が低く、
前記第１回路のゲート電圧を、第１回路をオフ状態に保つ第１電圧からオン状態にさせる第２電圧に変化させることで、
前記第１ＭＩＳＦＥＴ対の前記第１ソース線を前記第３電圧から前記第１電圧に変化させることにより、前記第１ＭＩＳＦＥＴ対を前記第２ＭＩＳＦＥＴ対及び前記第３ＭＩＳＦＥＴ対よりも先に駆動することを特徴とする半導体装置。
【請求項２０】
前記第１導電型はＮ型であり、
前記第１ＭＩＳＦＥＴ対は、前記第２ＭＩＳＦＥＴ対より大きいチャネル長、もしくはチャネル幅を有し、
前記第１ＭＩＳＦＥＴ対のソースは第１ソース線と接続され、
前記第２ＭＩＳＦＥＴ対のソースは第２ソース線と接続され、
前記第３ＭＩＳＦＥＴ対のソースは第３ソース線と接続され
ていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第１ソース線は、第３電圧から第１電圧に変化し、
前記第２ソース線と前記第３ソース線は同じ信号に応じて、それぞれ第３電圧から第１電圧、前記第３電圧から第４電圧に変化することを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第１ＭＩＳＦＥＴ対は、ゲート電極の形状がリング状のトランジスタで構成されることを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
前記第２ＭＩＳＦＥＴ対と、前記第３ＭＩＳＦＥＴ対のゲート電極形状が、矩形のトランジスタで構成されることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第２ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対との間に、前記第３ソース線を第３電圧から第２電圧に駆動する第３回路を配置することを特徴とする請求項２０に記載の半導体装置。
【請求項２５】
前記第２ＭＩＳＦＥＴ対のしきい値電圧は、周辺回路部の第１導電型のトランジスタのしきい値電圧より低く、
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項２４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高速、高集積な半導体記憶装置および、論理回路と半導体記憶装置を集積した半導体装置の差動増幅動作の部分に関する。
【背景技術】
【０００２】
半導体記憶装置の一つである、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以下ＤＲＡＭと記す）は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるＤＲＡＭも低電力化、高速化、大容量化といった高性能化が強く求められている。
【０００３】
高性能なＤＲＡＭを実現するための最も有効な手段の一つは、メモリセルの微細化である。微細化することで、メモリセルを小さくできる。その結果、メモリセルに接続されるワード線及びデータ線長が短くなる。すなわち、ワード線、データ線の寄生容量を低減できるので、低電圧動作が可能となり、低消費電力化が実現できる。また、メモリセルが小さくなるので、メモリの大容量化が可能となり、機器の高性能化が実現できる。このように、微細化はＤＲＡＭの高性能化に大きく寄与する。
【０００４】
しかしながら、６５ｎｍ、４５ｎｍノードと微細化が進むにつれて、前述したような高性能化の効果だけではなく、様々な副作用があらわれる。その主な副作用は、微細化によって生じる素子特性のバラツキ増加である。ここで素子特性のバラツキとは、例えばトランジスタのしきい値電圧や、トランジスタから流れるリーク電流の大きさの分散値（平均値からのずれ）である。この素子バラツキは、ＤＲＡＭの性能劣化の原因となるため、素子バラツキはできるだけ小さく抑えるのが望ましい。特にセンスアンプ回路のペアトランジスタのしきい値電圧差のバラツキは、微小な信号を増幅するセンス動作のノイズ源となり、読出しエラーの原因となる。すなわち、センスアンプのしきい値電圧バラツキは、チップの歩留まりに直接影響する。
【０００５】
微細化に伴いＤＲＡＭのデータ線ピッチは通常狭くなるため、センスアンプのレイアウトピッチも、データ線ピッチにあわせて狭くする必要がある。その結果、トランジスタのチャネル長は短く、チャネル幅は狭くなり、センスアンプを構成するトランジスタの製造誤差が大きくなってしまう。この製造誤差はペアトランジスタ間のしきい値電圧差のバラツキを増大させてしまう。一般的にこの問題は、センスアンプのオフセット問題と言われ、ＤＲＡＭのアクセス速度ｔＲＣＤ(ＲＡＳ ＴＯ  ＣＡＳ  ＤＥＬＡＹ)に非常に大きな影響を及ぼす事項の一つである。また、センスアンプのオフセット問題は、非特許文献１に詳細に記載されており、オフセットを低減することは、ＤＲＡＭの歩留まり向上に大きく寄与することが良く知られている。したがって、微細化による高性能化を実現するためには、プロセス改善による製造誤差低減のみならず、センスアンプオフセットを抑えるような回路対策を講じることが、今後非常に重要な技術となる。
【０００６】
このような課題の解決を試みた近年の例として、非特許文献２では、センスアンプのオフセットを相殺する技術が開示されている。この方法は、カレントミラー作動アンプを用い、データ線のプリチャージ電圧を補正することで、実質的にセンスアンプのオフセットを小さくすることができる。しかしながらこの方法は、センスアンプに追加する素子数が非常に多く、センスアンプの面積が大きくなり、チップサイズの増加を招く。さらに、駆動する制御信号も増えるため、タイミングマージンが増加し、速度の低下も懸念される。
【０００７】
また、非特許文献３では電荷転送型のセンスアンプが開示されている。この方法は、データ線に接続されるスイッチトランジスタを介して、センスアンプなどの周辺回路に蓄積された電荷をメモリセル側のデータ線に転送し、センスアンプに大きな電位差を発生させる手法である。そのため、センスアンプのオフセットが増加した場合でも、オフセット以上の電位差をセンスアンプに印加できるので、本質的にバラツキに強く低電圧動作に優れている。しかしながら、この手法も追加のプリチャージ回路や再書込み用のスイッチトランジスタなど、追加素子数が多く、チップサイズの増加を招くといった課題が残る。
【０００８】
また特許文献１では、既存のクロスカップルに二つのＮＭＯＳクロスカップルを追加したセンスアンプ回路が開示されている。追加されたＮＭＯＳクロスカップルのうち、片方のＮＭＯＳトランジスタのゲート側と、もう片方のＮＭＯＳトランジスタのドレイン側は、シェアードスイッチを介して接続される。これにより、高速なセンス動作を実現するとしている。この方式では再書込み時において、ＮＭＯＳクロスカップルからシェアードスイッチのオン抵抗が実効的に見えなくなり、再書込み動作を高速化することができる。しかしながら、読出し時のセンス動作においては、既存クロスカップルのオフセットの影響を受ける。そのため、既存のクロスカップルのオフセットが大きい場合、読出しエラーを起こす可能性がある。
【０００９】
一方、特許文献２では、追加素子数が少なく、センスアンプオフセットを低減したセンスアンプ回路が開示されている。この方法は、高感度なプリアンプ機能をもつＮＭＯＳクロスカップルを追加することで、センスアンプオフセットの問題を解決している。また追加素子数も二つと少なく、面積オーバヘッドも小さい。
【００１０】
【特許文献１】ＵＳＰ−６３９２３０３  Ｂ２
【特許文献２】特開２００５−２９３７５９号公報
【非特許文献１】Ｋｉｙｏｏ  Ｉｔｏｈ、“ＶＬＳＩ  Ｍｅｍｏｒｙ  Ｃｈｉｐ  Ｄｅｓｉｇｎ”、Ｓｐｒｉｎｇｅｒ，２００１、ｐｐ２２３−２３０
【非特許文献２】Ｓａｎｇ  Ｈｏｏｎ  Ｈｏｎｇ  ｅｔ  ａｌ．、ＩＳＳＣＣ  ２００２  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ１５４−１５５
【非特許文献３】Ｊａｅ−Ｙｏｏｎ  Ｓｉｍｍ  ｅｔ  ａｌ．、２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ２８９−２９２
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、前記特許文献２のセンスアンプ回路について、本発明者が検討した結果、以下のような課題があることがわかった。
特許文献２では、ビット線に読み出された微小信号を、追加ＮＭＯＳクロスカップルでプリアンプした後、既存のＮＭＯＳおよびＰＭＯＳクロスカップルでデータをラッチする。この時、ハイレベルにプルアップされたデータ線がドレイン側に接続されるＮＭＯＳトランジスタにおいて、そのドレイン側からコモンソース側に向けて、サブスレッショルドリーク電流が流れる。一般的なセンスアンプ回路に対して、特許文献２ではＮＭＯＳクロスカップルを一つ追加している。このためサブスレッショルドリーク電流が流れるパスが増えることになる。その結果、データラッチ時のチップ全体のオフリークが増加してしまうという問題がある。
【００１２】
そこで本発明の目的は、上記のような問題点を鑑み、１．センスアンプオフセットを低減したセンスアンプ回路を実現し、アクセス時間ｔＲＣＤを高速化すること、２．センスアンプより流れるサブスレッショルドリークを低減し、チップの消費電流を低減することである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
複数のメモリセルと複数のセンスアンプ回路からなる、半導体記憶装置において、前記センスアンプ回路は、少なくとも二つ以上のプルダウン回路を有する。また、前記プルダウン回路の一つを先に駆動する。先行駆動する前記プルダウン回路とデータ線は、ＮＭＯＳトランジスタを介して接続する。読み出し信号量がデータ線に出力された後、前記ＮＭＯＳトランジスタを駆動することで、前記プルダウン回路を駆動する。前記プルダウン回路によって、後段のプルダウン回路およびプルアップ回路のオフセット以上にデータ線を増幅した後、前記後段のプルダウン回路と、前記後段のプルアップ回路を駆動する。このとき、先行駆動する前記プルダウン回路においては、トランジスタのオフセットが小さくなるように、あらかじめトランジスタのチャネル長やチャネル幅を大きくしておくとよい。
【００１４】
さらに、前記センスアンプでデータをラッチしたのち、前記ＮＭＯＳトランジスタを非活性化して、先行駆動する前記プルダウン回路を非活性化させる。これにより、先行駆動する前記プルダウン回路より流れるサブスレッショルドリーク電流を削減できる。なお前記センスアンプは、複数のプルアップ回路から構成されてもよい。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高速アクセス時間又は低消費電流の実現が可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウェルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  
Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の回路記号はゲートに丸印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに丸印をつけたＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを簡略化してＭＯＳあるいはＭＯＳトランジスタと呼ぶことにする。
【００１８】
なお、本発明は金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけではなく絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを用いた回路に適用される。
【実施例１】
【００１９】
以下図１により本発明の実施例である半導体記憶装置とそのセンスアンプ回路について説明する。
図１は、本発明の第一の実施例であるセンスアンプ回路ＳＡ０と、それに接続される複数のメモリセルＭＣを示す図である。センスアンプ回路ＳＡ０は、二つのプルダウン回路ＮＤＲＶ０、ＮＤＲＶ１、一つのプルアップ回路ＰＤＲＶ、カラムスイッチＹＳＷ、プリチャージ回路ＰＣＨ、シェアードスイッチＳＨＲから構成される。またそれぞれの記号は、プルダウン回路ＮＤＲＶ０とデータ線の接続を制御するスイッチトランジスタＳＷＭＯＳ、前記スイッチトランジスタＳＷＭＯＳを駆動する制御信号ＳＡＣＴＬ、前期プルダウン回路ＮＤＲＶ０のソース線ＶＳＳＡ、前記プルダウン回路ＮＤＲＶ１を駆動するコモンソースドライバＶＳＳ＿ＤＲＶ、前記コモンソースドライバＶＳＳ＿ＤＲＶを制御するコモンソース制御スイッチΦＣＳＮ、前記プルダウン回路ＮＤＲＶ１のコモンソース線ＣＳＮ、前記プルアップ回路ＰＤＲＶを駆動するコモンソースドライバＶＡＲＹ＿ＤＲＶ、前記コモンソースドライバＶＡＲＹ＿ＤＲＶを制御するコモンソース制御スイッチΦＣＳＰ、前記プルアップ回路ＰＤＲＶのコモンソース線ＣＳＰ、シェアードスイッチ制御線ＳＨＲＲ、ＳＨＲＬ、カラムスイッチ制御線ＹＳ，ローカル入出力線ＬＩＯＴ、ＬＩＯＢ、プリチャージ電圧ＶＤＬＲ、プリチャージ回路制御線ＤＬＥＱ、接地電圧ＶＳＳ、データ線ハイレベル電圧ＶＡＲＹ、センスアンプ回路ＳＡ１、ＳＡ２、センスアンプアレーＳＡＡ−Ｒ、ＳＡＡ−Ｌ、サブワードドライバＳＷＤ、サブワードドライバアレーＳＷＤＡ−Ｕ、ＳＷＤＡ−Ｄ、負電圧ＶＫＫ−Ｕ、ＶＫＫ−Ｄ、データ線ＤＬＴ０、ＤＬＴ１、ＤＬＢ０、ＤＬＢ１、サブワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、メモリセルＭＣ、アクセストランジスタＴＮ、セル容量ＣＳ、プレート電極ＰＬＴ、厚膜ＮＭＯＳトランジスタＴｈｉｃｋ  ｆｉｌｍ  ＮＭＯＳ、薄膜ＮＭＯＳトランジスタＴｈｉｎ  ｆｉｌｍ  ＮＭＯＳである。なお、コモンソース線のプリチャージ回路や、ローカル入出力線ＬＩＯＴ１、ＬＩＯＢ１等、一部の要素回路や配線は、図面が煩雑となるので省略した。
【００２０】
図１に示すように、本実施例における複数のプルダウン回路のうち、プルダウン回路ＮＤＲＶ０を構成するＮＭＯＳトランジスタは、プルダウン回路ＮＤＲＶ１を構成するＮＭＯＳトランジスタと比較すると、トランジスタのチャネル長が長く、チャネル幅が広い。トランジスタのチャネル長を長く、チャネル幅を広くする理由は、プルダウン回路ＮＤＲＶのＮＭＯＳクロスカップルトランジスタのしきい値電圧差を低減するためである。すなわちプルダウン回路ＮＤＲＶ０のオフセットを低減するためである。プルダウン回路ＮＤＲＶ０のオフセットが小さいので、プルダウン回路ＮＤＲＶ０をプルダウン回路ＮＤＲＶ１及び、プルアップ回路ＰＤＲＶよりも先行駆動すれば、データ線に出力された微小な読出し信号量を正しく増幅できる。なおプルダウン回路ＮＤＲＶ１を構成するＮＭＯＳトランジスタと、プルアップ回路ＰＤＲＶを構成するＰＭＯＳトランジスタのチャネル長は短い、あるいはチャネル幅は広い方が望ましい。この理由は、プルダウン回路ＮＤＲＶ０を構成するＮＭＯＳトランジスタのチャネル長が長く、チャネル幅が広いので、データ線を接地レベルまで駆動する速度が遅くなる場合がある。このような場合、プルダウン回路ＮＤＲＶ１およびプルアップ回路ＰＤＲＶを構成するトランジスタのチャネル長を短く、チャネル幅を広くしておけば、データ線を高速に接地レベルと所望のハイレベルに増幅できる。以上のように、トランジスタ定数（チャネル長やチャネル幅）を大きくし、オフセットを十分に低減したプルダウン回路ＮＤＲＶ０を追加して、プルダウン回路ＮＤＲＶ１やプルアップ回路ＰＤＲＶよりも先行駆動すれば、読出し時にデータ線に出力された微小な読出し信号量を、プルダウン回路ＮＤＲＶ１およびプルアップ回路ＰＤＲＶのオフセット電圧以上に増幅できる。即ち、微細化によってトランジスタのしきい値電圧バラツキが増大し、データ線を低電圧化しても、センス時の読出し信号量を正しく増幅できる。
【００２１】
なお、実施例１のセンスアンプ回路ＳＡ０は、従来のセンスアンプ回路と比較すると、追加回路は一対のＮＭＯＳクロスカップルと、そのＮＭＯＳクロスカップルとデータ線を接続するＮＭＯＳトランジスタ２つの、合計４つのＮＭＯＳトランジスタのみである。したがって、本実施例のセンスアンプ回路ＳＡ０の面積オーバヘッドは非常に小さく、チップサイズの増加を最小限に抑えることができる。また追加回路以外の部分は、従来のセンス回路と同じであるため、レイアウトや配線構成なども最小限の変更に抑えられる。なお、図１の実施例では、サブワード線に対してデータ線対が交差する折り返しデータ線型のアレー構成を示したが、勿論、本発明はこれに限定されない。例えば、所謂開放データ線型のアレー構成でもよい。またプルダウン回路ＮＤＲＶ０、ＮＤＲＶ１やプルアップ回路ＰＤＲＶのしきい値電圧について特に言及していないが、例えば、ロウ系アドレスのデコーダＸＤＥＣに利用される、一般的な薄膜トランジスタのしきい値電圧よりも低い、低しきい値電圧にしてもよいことは言うまでもない。低しきい値仕様の薄膜トランジスタを利用することで、プルダウン回路やプルアップ回路の駆動電流が向上するため、センス速度を高速化できる。このように本発案の主旨を逸脱しない範囲で様々な変更が可能であることは言うまでもない。
【００２２】
図２は、図１に実施のセンスアンプ回路ＳＡ０の動作波形である。まず、非選択側のアレーとセンスアンプ回路ＳＡ０を電気的に切り離すため、シェアードスイッチＳＨＲＲを昇圧電圧ＶＰＰから接地電圧ＶＳＳにネゲートする。ほぼ同時にプリチャージ回路制御線ＤＬＥＱをネゲートし、センスアンプ回路ＳＡ０内のプリチャージ回路ＰＣＨを非活性化する。これにより、サブアレーで共有しているセンスアンプと、選択サブアレーのみが電気的に接続される。また、プリチャージ状態であったデータ線がフローティング状態となり、読出し可能になる。なおシェアードスイッチＳＨＲＲのネゲートやプリチャージ回路制御線ＤＬＥＱの駆動方法は様々あるが、例えばロウアドレス信号ＲＡＳやアドレス信号を利用すればよい。次に、サブワード線ＷＬ１がアサートされると、サブワード線ＷＬ１に接続されているメモリセルから、保持されている信号がデータ線に出力される。例えば、図１のメモリセルＭＣに保持されているＬレベルの信号が、データ線に出力される。出力された読出し信号量は、プルダウン回路ＮＤＲＶ０のそれぞれのゲートに入力される。その後、スイッチトランジスタＳＷＭＯＳを、プルダウン回路ＮＤＲＶ１およびプルアップ回路ＰＤＲＶよりも先行駆動する。スイッチトランジスタＳＷＭＯＳを先行的に活性化すると、プルダウン回路ＮＤＲＶ０とデータ線が電気的に接続されるため、データ線に出力された微小な読出し信号量の増幅が開始される。
【００２３】
図１で説明したように、プルダウン回路ＮＤＲＶ０のオフセットは非常に小さい。このため、データ線に読み出された微小な読出し信号量を正しく増幅できる。即ち、Ｌレベルの読出し信号量が出力された、データ線ＤＬＴ０を選択的にＶＳＳ側に駆動できる。またプルダウン回路ＮＤＲＶ１及びプルアップ回路ＰＤＲＶはまだ非活性化状態であるため、プルダウン回路ＮＤＲＶ１とプルアップ回路ＰＤＲＶのオフセットが大きくても、センス動作に悪影響を及ぼす心配はない。また、スイッチトランジスタＳＷＭＯＳを、プルダウン回路ＮＤＲＶ０の制御回路として利用しているので、プルダウン回路ＮＤＲＶ０のソース側は、接地レベルにできる。ソース側を接地レベルにすることは、ソース電位の強化に繋がる。プルダウン回路ＮＤＲＶ０のオフセットが充分に低減された上で、ソース電位が強化されれば、クロスカップルを流れる電流も増加するため、結果としてプルダウン回路ＮＤＲＶ０のセンス速度を高速化できるという利点がある。このように、読み出された微小な読出し信号量を、プルダウン回路ＮＤＲＶ０を先行駆動して、後に駆動するプルダウン回路ＮＤＲＶ１およびプルアップ回路ＰＤＲＶのオフセット以上に増幅すれば、しきい値電圧バラツキが増大しても、安定した読出し動作が可能となる。
【００２４】
データ線対を所望の電圧差にまで増幅した後、コモンソース制御スイッチΦＣＳＮ、ΦＣＳＰをアサートして、コモンソース線ＣＳＮ、ＣＳＰをそれぞれＶＳＳ、ＶＡＲＹレベルに変化させる。これにより、データ線対はＶＳＳレベルとＶＡＲＹレベルに増幅され、センスアンプ回路ＳＡ０によりラッチされる。このとき、プルダウン回路ＮＤＲＶ０を構成するＮＭＯＳトランジスタのうち、ＶＡＲＹレベルにラッチされたデータ線ＤＬＢ０が、ドレイン側に接続されているＮＭＯＳトランジスタにおいて、ソース側のＶＳＳＡに向かってサブスレッショルドリーク電流が流れてしまう。これを防ぐため、データ線対をＶＳＳ及びＶＡＲＹレベルに増幅したのち、スイッチトランジスタＳＷＭＯＳをネゲートする。スイッチトランジスタＳＷＭＯＳをネゲートすることで、前述したサブスレッショルドリーク電流を削減できる。すなわち、センスアンプ回路ＳＡ０のサブスレッショルドリーク電流を低減し、チップの消費電流を削減できる。
【００２５】
データ線対を所望の電圧差にまでラッチし、スイッチトランジスタＳＷＭＯＳを非活性化した後は、プルダウン回路ＮＤＲＶ１およびプルアップ回路ＰＤＲＶでデータをラッチし、メモリセルＭＣに再書込み動作を実施する。再書込み動作によって、メモリセルＭＣに充分データが書き戻された後、サブワード線ＷＬ１をネゲートする。その後、コモンソース線ＣＳＮ、ＣＳＰをプリチャージ電圧ＶＤＬＲにプリチャージして、プリチャージ制御線ＤＬＥＱをアサートし、データ線対をプリチャージ電位ＶＤＬＲにプリチャージする。以上が実施例１のセンスアンプ回路ＳＡ０の動作である。
【００２６】
これまでに説明したように、オフセットを充分に低減したプルダウン回路ＮＤＲＶ０を追加することで、しきい値電圧バラツキが大きい場合や、低電圧化によって読み出し信号量が減少した場合においても、安定した読出し動作を実現できる。なお低電圧化動作が可能になることで、動作時のチップ消費電力を低減できる。また、従来のセンスアンプ回路では、データ線長を長くするとデータ線の寄生容量が増加してしまい、読出し信号量が減少し、読出し誤動作が発生してしまう恐れがある。しかし、本発案のセンスアンプ回路ＳＡ０を用いれば、データ線長を長くしても、オフセットを充分に低減したプルダウン回路ＮＤＲＶ０を先行駆動することで、読出し誤動作することがない。すなわち、安定した読出し動作とチップのセル占有率向上を両立できる。セル占有率が高くなるということは、チップ面積を小さくできることになり、低コストで良品チップを提供できる。また、データラッチ後に、スイッチトランジスタＳＷＭＯＳを非活性化することで、プルダウン回路ＮＤＲＶ０を流れるサブスレッショルドリーク電流を削減できる。その結果、チップの消費電流を低減できる。
【００２７】
図３および図４は、図１の実施例であるセンスアンプ回路ＳＡ０を複数用いて構成した、センスアンプアレーＳＡＡ−Ｒの平面レイアウトである。破線部で囲まれた部分を示す記号の一部は、それぞれ図１のセンスアンプ回路ＳＡ０を構成する各回路に対応している。それ以外の、ＳＡＣＴＬはスイッチトランジスタ制御線、ＹＳ０−ＹＳ２はカラムスイッチ制御線、ＬＩＯ０Ｔ、ＬＩＯ０Ｂ、ＬＩＯ１Ｔ、ＬＩＯ１Ｂはローカルデータ線を示している。なお、図４は、コンタクトＶ２と第２層の配線層Ｍ２の配線レイアウトの一例が示されている。また、図３、図４における記号の意味は、ゲート電極と第１層の配線層Ｍ１(データ線)を接続するゲートコンタクトＦＧＣＮＴ、拡散層ＬＮ、ＬＰ、ゲート電極ＦＧ、拡散層ＬＮ、ＬＰと配線層Ｍ１を接続する拡散層コンタクトＬＣＮＴ、第２層の配線層Ｍ２と第３層の配線層Ｍ３を接続するコンタクトＶ２である。また図３において、コモンソースドライバＶＳＳ＿ＤＲＶ、ＶＡＲＹ＿ＤＲＶは、コモンソース線ＣＳＮ、ＣＳＰを駆動するために用いられ、例えば、複数のセンスアンプ回路ＳＡ０−ＳＡ７（図示せず）にそれぞれひとつずつ配置される、いわゆるセンスアンプドライバ分散配置方式のレイアウトの一例を示している。
【００２８】
図３では、一つのサブアレーＳＡＲＹ０に対し、複数のプルダウン回路ＮＤＲＶ０、プルダウン回路ＮＤＲＶ０をデータ線との電気的な接続を制御するスイッチトランジスタＳＷＭＯＳ、及び対として動作する複数のプルダウン回路ＮＤＲＶ１と、複数のプルアップ回路ＰＤＲＶとの間に、複数のコモンソース線を駆動する回路ＶＡＲＹ＿ＤＲＶ、ＶＳＳ＿ＤＲＶが分散配置されている。スイッチトランジスタＳＷＭＯＳを制御するスイッチトランジスタ制御線ＳＡＣＴＬと、駆動回路ＶＡＲＹ＿ＤＲＶ、ＶＳＳ＿ＤＲＶを制御する制御スイッチΦＣＳＮ、ΦＣＳＰは、プリチャージ電圧ＶＤＬＲを供給する電源線と、ローカルデータ線ＬＩＯ０Ｔ、ＬＩＯ０Ｂ、ＬＩＯ１Ｔ、ＬＩＯ１Ｂと、コモンソース線ＣＳＮ、ＣＳＰと、データ線電圧ＶＡＲＹ、接地電圧ＶＳＳ、ＶＳＳＡを供給する電源線と、同方向に延在し、同じ配線層で形成される。またこれらの配線はワード線と同方向に形成される。カラムスイッチ駆動線ＹＳ０−ＹＳ２は、コンタクトＶ２を介してカラムスイッチＹＳＷと接続され、第２層の配線層Ｍ２より上層の第３層の配線層Ｍ３に形成され、データ線と同じ方向に延在する。
【００２９】
センスアンプ回路ＳＡ０内のスイッチトランジスタＳＷＭＯＳは、隣接するセンスアンプ回路のスイッチトランジスタＳＷＭＯＳとゲート電極ＦＧを介して接続されている。なお、スイッチトランジスタＳＷＭＯＳのゲート電極ＦＧは、サブワードドライバＳＷＤとセンスアンプアレーＳＡＡが直交する領域で、配線層Ｍ２と接続される。このようにすることで、スイッチトランジスタ制御線ＳＡＣＴＬ全体の配線抵抗を低減し、スイッチトランジスタＳＷＭＯＳを高速に活性化できる。
【００３０】
以上のように、サブアレーＳＡＲＹ０に対応するセンスアンプアレーＳＡＡ−Ｒにおいて、駆動回路ＶＳＳ＿ＤＲＶ、ＶＡＲＹ＿ＤＲＶを分散配置することで、高速にコモンソース線ＣＳＮ、ＣＳＰを駆動することができ、またプルダウン回路ＮＤＲＶ１とプルアップ回路ＰＤＲＶの間に配置することで、効率よくレイアウトを行うことが可能となる。なお、図面が煩雑になるため、配線層の一部は省略した。
【００３１】
また、図３、図４に示したように、図１に実施したセンスアンプ回路ＳＡ０の追加回路は、プルダウン回路ＮＤＲＶ０とスイッチトランジスタＳＷＭＯＳだけである。したがって図３からわかるように、センスアンプ回路ＳＡ０の面積増加も少ない。また、レイアウトの対称性にも優れているため、データ線ノイズも小さいという利点もある。さらに、従来のプルダウン回路ＮＤＲＶ１と同様のレイアウトが可能であり、回路追加に伴う追加配線は、スイッチトランジスタ制御線ＳＡＣＴＬとコモンソース線ＶＳＳＡのみであるといった点から、本実施例のセンスアンプ回路のレイアウトが容易である。また、プルダウン回路ＮＤＲＶ０、ＮＤＲＶ１とプルアップ回路ＰＤＲＶ内のトランジスタのゲート電極形状は、リング型の形状で形成されている。なお、このリング型ゲート形状は、図３の右上の太い破線で囲む領域に示されている。このようにゲート電極をリング型にすることで、ゲート電極の製造誤差が低減され、よりセンスアンプ回路のオフセットを低減できる。
【００３２】
なお、図３においては、プルダウン回路ＮＤＲＶ０とＮＤＲＶ１、プルアップ回路ＰＤＲＶのゲート電極ＦＧの形状をリング型で示したが、もちろん本発案がこれに限定されるものではない。コの字型や矩形のゲート電極ＦＧなどさまざまな変形が可能である。また、コモンソースドライバＶＳＳ＿ＤＲＶのチャネル幅を、図３に示したチャネル幅よりも狭くする、あるいはコモンソース制御スイッチΦＣＳＮのセット時間を遅くするといった方法を適用して、図２に示されたコモンソース線ＣＳＮの駆動速度をより遅くして、センスアンプ回路ＳＡ０を動作させてもよい。すなわちプルダウン回路ＮＤＲＶ０駆動後に、プルダウン回路ＮＤＲＶ１を比較的遅い速度で駆動して、最後にプルアンプ回路ＰＤＲＶを駆動する。このようにすることで、プルダウン回路ＮＤＲＶ０のオフセットが大きくなった場合においても、プルダウン回路ＮＤＲＶ１において、データ線ＤＬＴ０を正確にＶＳＳ側に選択的に増幅できるという利点がある。以上のように、本発案の主旨を逸脱しない範囲で様々な変形が可能であることは言うまでもない。
【００３３】
図５は、図１におけるサブアレーＳＡＲＹの平面レイアウトと、それに接続されるセンスアンプアレーＳＡＡ−Ｒ、ＳＡＡ−Ｌを示した図である。アクセストランジスタＴＮは、サブワード線ＷＬ、拡散層ＡＣＴから構成され、セルキャパシタＣＳは、蓄積ノードＳＮとプレート電極ＰＬＴからなる。その他の記号は、拡散層ＡＣＴをその上部の配線やコンタクトに接続するためのセルコンタクトＳＮＣＮＴ、ビット線ＢＬＴ、ＢＬＢと拡散層ＡＣＴを接続するビット線コンタクトＢＬＣＮＴ、ランディングパッドＬＰＡＤである。ここで、ランディングパッドＬＰＡＤは蓄積ノードＳＮと蓄積ノードコンタクトＳＮＣＮＴを接続するコンタクトであり、セルキャパシタＣＳの位置を最適化することができるので、セルキャパシタＣＳの表面積を大きくすることができる。もちろん、セルキャパシタＣＳの容量が充分に確保できるのであれば、ランディングパッドＬＰＡＤを利用しなくてもよい。その場合、プロセス工程を削減できるのでコストを低減できる。
【００３４】
また、図５のようにメモリセルＭＣのレイアウトは様々な変形が可能である。図５(ａ)は、所謂折り返し型データ線構造であり、拡散層ＡＣＴが単純な矩形であるため、微細化が容易であるという利点がある。また図５(ｂ)は、擬似折り返し型データ線構造である。(ａ)との違いは、拡散層ＡＣＴがサブワード線ＷＬに対して斜めにレイアウトされていることである。このため、実効的にチャネル幅が大きく取れるため、アクセストランジスタＴＮのオン電流を大きくとれるという利点がある。したがって、本実施のメモリセル構造と組み合わせるとで、より高速動作が可能な半導体記憶装置を実現できる。図５(ｃ)、(ｄ)は、開放型データ線構造である。折り返し型データ線構造に比べると、セル面積を低減できるという利点がある。図５(ｃ)はデータ線ピッチが広いため、データ線寄生容量も低減できる。そのため、本実施のメモリセル構造と組み合わせることで、より高集積で、低電圧動作が可能な半導体記憶装置を実現できる。図５(ｄ)は、(ｃ)に比べさらにセル面積が小さくでき、本実施のメモリセルと組み合わせることでより高集積な半導体記憶装置が実現できる。
【００３５】
もちろん、本実施例のメモリセル構造に適用できるレイアウトは、これに限定されない。例えば、(ｄ)の開放型データ線構造において、サブワード線ＷＬに対して斜めにレイアウトされている拡散層ＡＣＴを、(ａ)のように直交するようにレイアウトしてもよい。その場合、形状が矩形であるため微細化が容易であるという利点がある。さらに、サブワード線ＷＬＡの、左右の隣接セルの拡散層ＡＣＴを共有し、サブワード線ＷＬＡに常にロウレベルのＶＳＳを印加する事で、素子分離するなどの応用も可能である。この場合、データ線と平行な方向に、絶縁体からなる素子分離領域を形成する必要がないため、プロセス工程を削減でき、コストを低減できる。
以上のように、本実施のメモリセル構造は、その主旨を逸脱しない範囲で、様々な変更が可能であることは言うまでもない。
【００３６】
図６は、図５に示した複数のメモリセルＭＣとセンスアンプ回路ＳＡ０の断面図の一部を示した図である。図中の記号は、第２層の配線層Ｍ２、第３層の配線層Ｍ３、Ｐウェル基板ＰＷ、Ｎウェル基板ＮＷ、ディープＮウェル基板ＤＮＷＥＬＬおよびＰ型基板ＰＳＵＢである。なお、これらの形成方法は、一般的な半導体記憶装置、特に所謂汎用ＤＲＡＭと同様なのでここでは説明の詳細は省略する。また、セルキャパシタＣＳの構造は、図に示される構造に限定されるものではない。例えばクラウン型のキャパシタをはじめとして、様々な変更が可能であることはいうまでもない。このように、本実施のセンスアンプ回路ＳＡ０は、ＮＭＯＳトランジスタを四つと、コモンソース線ＶＳＳＡの配線追加だけでよいため、実現が容易である。プルダウン回路ＮＤＲＶ０のＮＭＯＳトランジスタの拡散層は、メモリセル内のトランジスタとプルダウン回路ＮＤＲＶ１のＮＭＯＳトランジスタの拡散層と同じＰ型ウェルＰＷ内に構成することが可能である。また、サブアレーＳＡＲＹ０の上部に追加配線を配置する必要もないので、配線ノイズも発生しない。したがって、メモリ動作に悪影響を及ぼすことがない。
【００３７】
図７は、本実施例の製造フローにより形成したメモリセルを用いて、ＤＲＡＭチップを設計した時のブロック図を示している。図に示した記号は、アドレスバッファＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ、カラムアドレスバッファＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ、カラムアドレスカウンタＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ  ＣＯＵＮＴＥＲ、ロウアドレスバッファＲＯＷ  ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ、リフレッシュカウンタＲＥＦＲＥＳＨ  ＣＯＵＮＴＥＲ、バンクセレクトＢＡＮＫ  ＳＥＬＥＣＴ、モードレジスタＭＯＤＥ  ＲＥＳＩＳＴＥＲ、ロウデコーダＲＯＷ  ＤＥＣ、カラムデコーダＣＯＬＵＭＮ  ＤＥＣ、メインセンスアンプＳＥＮＣＥ  ＡＭＰ、メモリセルアレーＭＥＭＯＲＹ  ＣＥＬＬ  ＡＲＲＡＹ、データ入力バッファＤｉｎ  ＢＵＦＦＥＲ、データ出力バッファＤｏｕｔ  ＢＵＦＦＥＲ、データバッファＤＱＳ  ＢＵＦＦＥＲ、ディレイロックドループＤＬＬ、コントロールロジックＣＯＮＴＲＯＬ  ＬＯＧＩＣ、クロックＣＬＫ、／ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、データライト信号ＤＷ、データストローブ信号ＤＱＳ、データＤＱである。なお、これらの回路や信号の制御方法は、公知のＳＤＲＡＭ／ＤＤＲ  ＳＤＲＡＭなどと同様であるため、ここでは説明を省略する。本実施例のセンスアンプ回路を適用すれば、低消費電力・高速動作・高信頼性といった特徴を持つＤＲＡＭを実現できる。なお、ブロックの構成は、図７に特に限定されない。メモリセルアレーＭＥＭＯＲＹＣＥＬＬ  ＡＲＲＡＹの数を増やしても良いし、本実施例の主旨を逸脱しない範囲で様々な変更が可能である。
【実施例２】
【００３８】
実施例１では、コモンソースＣＳＰ線の駆動回路はコモンソースドライバＶＡＲＹ＿ＤＲＶ一つの場合について説明したが、コモンソースドライバは複数あってもよい。
【００３９】
図８は、本実施のセンスアンプ回路ＳＡ０において、コモンソース線ＣＳＰの駆動回路が、コモンソースドライバＶＯＤ＿ＤＲＶとＶＡＲＹ＿ＤＲＶから構成される場合を示している。図１と異なる点は、コモンソースドライバＶＯＤ＿ＤＲＶが追加されている点と、コモンソースドライバＶＯＤ＿ＤＲＶのソース電圧ＶＯＤが、コモンソースドライバＶＡＲＹ＿ＤＲＶのソース電圧ＶＡＲＹよりも高い電圧であるということである。なおコモンソースドライバＶＯＤ＿ＤＲＶに係わる記号以外の、図中の記号の意味は、図１と同様であるのでここでは説明を省略する。またセンスアンプ回路ＳＡ０においては、その回路構成は図１と同様であり、図１において説明した効果と同等の効果が得られることは言うまでもない。
【００４０】
図９は、図８で示した実施例の動作波形の一例である。図２の動作波形と異なる点は、プルダウン回路ＮＤＲＶ０で読み出し信号量をプルダウン回路ＮＤＲＶ１およびプルアップ回路ＰＤＲＶのオフセット電圧以上に増幅し、コモンソース制御スイッチΦＣＳＮとΦＣＳＰ１をほぼ同時にアサートした後、コモンソース制御スイッチΦＣＳＰ１のネゲートと、コモンソース制御スイッチΦＣＳＰ０のアサートを同時に実行する点である。また
追加したコモンソースドライバＶＯＤ＿ＤＲＶのソース電圧は、データ線ハイレベル電圧ＶＡＲＹよりも高いＶＯＤ電圧である点も異なる。その結果、センス初期において、コモンソース線ＣＳＰはデータ線ハイレベル電圧ＶＡＲＹよりも高い電圧であるＶＯＤレベルまで昇圧される。なお、データ線ＤＬＴ、ＤＬＢもデータ線ハイレベル電圧ＶＡＲＹ以上に昇圧されるため、データ線の過充電により消費電流が増加する場合がある。そこでデータ線が必要充分に振幅した後、コモンソース制御スイッチΦＣＳＰ１をネゲートし、ほぼ同時にコモンソース制御スイッチΦＣＳＰ０をアサートする。このように制御することで、データ線のハイレベル電圧を所望の電圧であるＶＡＲＹにすることができる。また、データ線の過充電による消費電流増加を防ぐことができる。
【００４１】
図９のように制御することで得られる利点は以下の通りである。追加したコモンソースドライバＶＯＤ＿ＤＲＶのソース電圧をＶＯＤレベルとして、ＶＡＲＹよりも高い電圧にすることで、プルアップ回路ＰＤＲＶのソース電圧を高くすることができる。プルアップ回路ＰＤＲＶのソースレベルを高くすれば、ＰＭＯＳクロスカップルトランジスタの駆動電流を大きくすることができるので、データ線を接地レベル及び、データ線ハイレベル電圧ＶＡＲＹにラッチする速度を高速化できる。また、データ線電圧ＶＡＲＹが低電圧化し、読出し信号量が減少した場合でも、プルアップ回路ＰＤＲＶの駆動電流が充分確保できるので、安定したラッチ動作が可能となる。すなわち低電圧センス動作が実現できるので、チップの消費電流を低減できるという利点がある。
【００４２】
なお、特に説明はしなかったが、スイッチトランジスタ制御スイッチＳＡＣＴＬのネゲートと、コモンソース制御スイッチΦＣＳＰ１のネゲートのタイミングは、ほぼ同時が望ましい。ネゲートするタイミングが同じであれば、タイミング制御回路の回路点数を低減することができるという利点がある。
【実施例３】
【００４３】
実施例１および実施例２では、コモンソースドライバＶＯＤ＿ＤＲＶ、ＶＡＲＹ＿ＤＲＶを構成するＰＭＯＳトランジスタは、そのゲート絶縁膜が薄い（３ｎｍ程度）薄膜ＰＭＯＳトランジスタの場合を示したが、前記コモンソースドライバＶＯＤ＿ＤＲＶ、ＶＡＲＹ＿ＤＲＶを構成するＰＭＯＳトランジスタの代わりに、そのゲート絶縁膜が厚い（６ｎｍ程度）、厚膜ＮＭＯＳトランジスタを適用しても良い。
【００４４】
図１０は、本発案のセンスアンプ回路ＳＡ０において、コモンソースドライバＶＯＤ＿ＤＲＶ、ＶＡＲＹ＿ＤＲＶに厚膜ＮＭＯＳトランジスタを適用した場合を示している。図８との違いは、コモンソースドライバＶＯＤ＿ＤＲＶ、ＶＡＲＹ＿ＤＲＶを構成するトランジスタが厚膜ＮＭＯＳトランジスタであるという点である。また厚膜ＮＭＯＳトランジスタであることから、コモンソース制御スイッチΦＣＳＰ０、ΦＣＳＰ１をアサートするゲート電圧レベルが、昇圧電圧ＶＰＰとなる点も異なる。なお動作波形図は、センス時にコモンソース制御スイッチΦＣＳＰ１を接地電圧ＶＳＳから、昇圧電圧ＶＰＰにアサートする点と、コモンソース制御スイッチΦＣＳＰ０を接地電圧ＶＳＳから昇圧電圧ＶＰＰにアサートする点のみが、図９と異なる点であり、ここでは図を用いた説明を省略した。
【００４５】
また、本実施例は前述した実施例に限定されるものではない。例えば、コモンソースドライバＶＯＤ＿ＤＲＶを構成するトランジスタは厚膜ＮＭＯＳトランジスタであり、コモンソースドライバＶＡＲＹ＿ＤＲＶを構成するトランジスタは薄膜ＰＭＯＳトランジスタを用いてもよい。コモンソースドライバＶＡＲＹ＿ＤＲＶに、薄膜ＰＭＯＳトランジスタを用いれば、そのゲート電圧は外部供給電圧ＶＤＤと同等の電圧に低電圧化できる。すなわち、コモンソース制御スイッチΦＣＳＰ０の充放電電流が低減できるのでチップの消費電力を低減できる。なお、コモンソースドライバＶＡＲＹ＿ＤＲＶを構成する薄膜ＰＭＯＳトランジスタのしきい値電圧を低くした、低しきい値電圧仕様の薄膜ＰＭＯＳを利用してもよいことは言うまでもない。この場合、コモンソースドライバＶＡＲＹ＿ＤＲＶの駆動電流が大きくなるので、メモリセルへのＨレベル電圧ＶＡＲＹの再書込み動作を高速化できる。また、図１の実施例における、コモンソースドライバＶＡＲＹ＿ＤＲＶに厚膜ＮＭＯＳトランジスタを適用してもよいことはいうまでもない。さらにコモンソースドライバＶＳＳ＿ＤＲＶに厚膜ＮＭＯＳトランジスタを適用してもよいことは言うまでもない。このように、本発案の主旨を逸脱しない範囲で様々な回路変更が可能である。
【実施例４】
【００４６】
実施例１から実施例３においては、センスアンプＳＡ０のオフリーク電流低減に着目した構成を示したが、アプリケーションによっては、データラッチ時のオフリーク低減が最優先事項でない場合がある。そのような場合は、以下に示す回路構成を用いてセンスアンプ回路ＳＡ０を構成してもよい。
実施例１から実施例３では、スイッチトランジスタＳＷＭＯＳを利用して、センスアンプ回路ＳＡ０から流れるサブスレッショルドリーク電流を低減できる回路構成を示したが、スイッチトランジスタＳＷＭＯＳを利用せず、プルダウン回路ＮＤＲＶ０のみを追加してセンスアンプＳＡ０を構成してもよい。なおこの場合、追加するプルダウン回路ＮＤＲＶのしきい値電圧は必要充分に低い、超低しきい値電圧ＳＬＶであることが望ましい。
【００４７】
図１１は、従来のセンスアンプ回路に、プルダウン回路ＮＤＲＶ０を、プルダウン回路ＮＤＲＶ０のコモンソース線ＣＳＮ０を駆動するコモンソースドライバＶＳＳＡ＿ＤＲＶを追加した例を示している。またプルダウン回路ＮＤＲＶ０を構成するＮＭＯＳトランジスタは、充分にしきい値電圧が低い、超低しきい値電圧ＳＬＶ仕様の薄膜ＮＭＯＳトランジスタである。図１１からわかるように、本発案のセンスアンプ回路は、追加回路が非常に少なく、スイッチトランジスタＳＷＭＯＳを利用する図１と比較すると、さらにチップサイズを低減できるという利点がある。また、プルダウン回路ＮＤＲＶ０に超低しきい値電圧ＳＬＶのＮＭＯＳトランジスタを適用するため、データ線ハイレベル電圧ＶＡＲＹを低電圧化した場合においても、プルダウン回路ＮＤＲＶを構成するＮＭＯＳトランジスタの実効ゲート電圧ＶＧＳが充分に確保できる。そのため、データ線ハイレベル電圧ＶＡＲＹを低電圧化した場合でも、安定した読出し動作が可能となる。即ち、データ線の充放電電流を低減できるので、チップの消費電力を低減できる。
【００４８】
なお、超低しきい値電圧仕様のトランジスタを作成する手段としては、例えばしきい値電圧調整用の不純物濃度を薄くして、Ｓｉ基板にイオン注入すればよい。またその他の手段としては、ＮＭＯＳトランジスタの標準的なしきい値電圧調整用の不純物を、Ｓｉ基板にイオン注入した後、ＰＭＯＳトランジスタのしきい値電圧調整用の不純物を、Ｓｉ基板にイオン注入するという手段もある。導電型の異なる不純物をＳｉ基板にイオン注入することで、標準的なしきい値電圧から、より低いしきい値電圧に調整することが可能となる。この場合、超低しきい値電圧調整用に、新たにマスクを追加することがないので、コスト増加を抑えることができるという利点もある。さらに、不純物によるしきい値電圧設計ではなく、ゲート絶縁膜を薄くして、しきい値電圧を低く設定してもよい。このように、超低しきい値電圧仕様のトランジスタを作成する手段としては、様々な変更が可能であることは言うまでもない。
【００４９】
図１２は、図１１に示したセンスアンプ回路ＳＡ０の動作波形を示している。図２で示した実施例１のセンスアンプ回路ＳＡ０の駆動方法と異なる点は、センス時にアサートしたコモンソース制御スイッチΦＣＳＮ０を、プリチャージコマンド直前まで活性化しておく点である。
サブワード線ＳＷＬがアサートされ、データ線対ＤＬＴ０、ＤＬＢ０に読み出し信号量が出力された後、コモンソース制御スイッチΦＣＳＮ０をアサートして、プルダウン回路ＮＤＲＶ０を活性化する。これにより、微小な読出し信号量を、後に活性化するプルダウン回路ＮＤＲＶ１、プルアップ回路ＰＤＲＶのオフセット電圧以上にプリアンプする。プルダウン回路ＮＤＲＶ０によって、充分にデータ線が増幅された後、コモンソース制御スイッチΦＣＳＮ１、ΦＣＳＰをアサートして、プルダウン回路ＮＤＲＶ１とプルアップ回路ＰＤＲＶをそれぞれ活性化する。このように制御することで、プルダウン回路ＮＤＲＶ１、プルアップ回路ＰＤＲＶのオフセットが大きい場合でも、安定した読出し動作を実現し、誤動作を防ぐことができる。
【００５０】
図１３は、図１１に示したセンスアンプ回路ＳＡ０を複数用いて構成した、センスアンプアレーＳＡＡ−Ｒの平面レイアウトである。図３と異なる点は、スイッチトランジスタＳＷＭＯＳがない点と、プルダウン回路ＮＤＲＶ０を駆動するコモンソースドライバＶＳＳＡ＿ＤＲＶが追加された点である。このように、本実施のセンスアンプ回路ＳＡ０では、スイッチトランジスタＳＷＭＯＳが無いため、センスアンプのレイアウト面積を最小限に抑えられる。すなわち、チップ面積増加を最小限に抑えられる。また、追加プルダウン回路ＮＤＲＶ０の制御は、コモンソース制御スイッチΦＣＳＮ０を活性化、非活性化することで行う。コモンソース制御スイッチΦＣＳＮ０は、複数のセンスアンプ回路で共用できるので、比較的大きなレイアウトサイズを確保できる。大きなレイアウトサイズを確保できれば、コモンソースドライバＶＳＳＡ＿ＤＲＶの製造誤差も低減でき、コモンソース線ＣＳＮ０をより接地レベルに駆動することができる。
【００５１】
一方、図１、及び図３のように、スイッチトランジスタＳＷＭＯＳが、センスアンプ回路毎にある場合、そのレイアウトサイズが小さいため、スイッチトランジスタＳＷＭＯＳの製造誤差が大きくなる場合がある。このような場合、スイッチトランジスタＳＷＭＯＳの製造誤差による、しきい値電圧バラツキが、読出し信号量のノイズ源となる場合がある。このように、本実施例ではスイッチトランジスタＳＷＭＯＳの変わりに、コモンソースドライバＶＳＳＡ＿ＤＲＶでプルダウン回路ＮＤＲＶ０を駆動するので、前述したようなノイズ源の発生も抑えられるという利点がある。また、プルダウン回路ＮＤＲＶ０のゲート電極形状は、リング型の形状で形成する。このようにすることで、ゲート電極の製造誤差が低減され、よりセンスアンプ回路のオフセットを低減できる。なお図１３においては、プルダウン回路ＮＤＲＶ０とＮＤＲＶ１、プルアップ回路ＰＤＲＶのゲート電極ＦＧの形状をリング型で示したが、もちろん本発案がこれに限定されるものではない。高感度なセンス動作が要求されるプルダウン回路ＮＤＲＶ０はリング型のゲート電極形状を適用し、プルダウン回路ＮＤＲＶ１とプルアップ回路ＰＤＲＶは、コの字型や矩形のゲート電極形状を適用しても良い。例えば、矩形のゲート電極形状にすれば、リング型のゲート電極形状にするよりもセンスアンプレイアウト面積が小さくできる。したがって、チップサイズを低減できる利点がある。このように、本発案の主旨を逸脱しない範囲で様々な変形が可能である。
【実施例５】
【００５２】
実施例１から実施例４においては、サブワードドライバＳＷＤのソース電圧に接地電圧ＶＳＳよりも低い、負電圧ＶＫＫを印加した例を示した。このような構成にすると、メモリセルトランジスタＴＮのワード線待機電圧を負電圧ＶＫＫにできる。メモリセルのゲート電圧が負電圧なので、待機時においては、実効的にしきい値電圧が高くなる。したがって、不純物をイオン注入して、メモリセルトランジスタＴＮのしきい値電圧を必要以上に高く設定しなくてもよい。この結果、ワード線選択時に昇圧電圧ＶＰＰがメモリセルのゲート電極に印加された場合、メモリセルトランジスタＴＮの実効ゲート電圧が大きくなり、メモリセルのオン電流が増加する。オン電流が増加すると、メモリセルからデータ線に読み出し信号量が出力されるまでの時間や、メモリセルへのハイレベル電圧ＶＡＲＹの書込み速度が高速化できる。また必要以上にしきい値電圧調整用の不純物をイオン注入する必要がないため、メモリセルトランジスタＴＮの拡散層における、所謂ＰＮ接合部やゲート−拡散層間の電界を緩和することができる。ＰＮ接合部や、ゲート−拡散層間の電界を緩和すると、そこで発生する所謂接合リークや、ＧＩＤＬ電流（ＧＩＤＬ：Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）を低減できる。すなわち、ＤＲＡＭのリテンション時間を伸ばし、待機時消費電力を低減できるとう利点がある。
しかし、チップの待機時消費電力低減よりも、チップの高速動作が優先されるアプリケーションにおいては、以下のような実施例を用いてセンスアンプＳＡ０を構成しても良い。
【００５３】
図１４は、サブワードドライバＳＷＤのソース電位ＶＳＳＳＷＤに接地レベルＶＳＳを印加し、プルダウン回路ＮＤＲＶ０のコモンソース線ＶＳＳＡと電気的に接続した場合の例を示している。図１では、サブワードドライバＳＷＤのソース電位に、負電圧ＶＫＫを印加していたため、プルダウン回路ＮＤＲＶ０のコモンソース線ＶＳＳＡ（接地電圧ＶＳＳ）と電気的に接続できない。この点が図１と図１４の違いである。その他、記号や回路構成が同じ部分については、図１と駆動方法は同じであるため、ここでは動作波形による詳細な説明は省略する。
【００５４】
図１５は、図１４に示したセンスアンプ回路ＳＡ０を用いたバンクＢＡＮＫ内の電源配線構成の一例を示した図である。なお説明の簡略化のため、ロウデコーダＲＯＷ  ＤＥＣやカラムデコーダＣＯＬＵＭＮ  ＤＥＣ等の回路ブロックは省略した。また、説明の簡略化のため、供給電源ＶＤＤ、周辺回路用電源ＶＰＥＲＩ、昇圧電圧ＶＰＰ等のバンクＢＡＮＫ内の電源配線は省略した。
【００５５】
図１５に示したバンクＢＡＮＫは、複数のサブワードドライバＳＷＤ、センスアンプアレーＳＡＡ、サブアレーＳＡＲＹ、センスアンプアレーＳＡＡとサブワードドライバＳＷＤで挟まれた領域のインタセクション部ＩＳから構成される。図１５の例では、図面縦方向に配線層Ｍ２（例えば第一層アルミニウム１ＡＬ）でコモンソース線ＶＳＳＡ配線が配置されている。また、図面左右の方向に、配線層Ｍ３でコモンソース線ＶＳＳＡ配線（例えば第二層アルミニウム２ＡＬ）が配置されている。またサブワードドライバＳＷＤのソース電位ＶＳＳＳＷＤ配線が、同じく配線層Ｍ３（例えば第二層アルミニウム２ＡＬ）で配置されている。配線層Ｍ３で配置されたコモンソース線ＶＳＳＡは、センスアンプアレーＳＡＡ上で配線層Ｍ２のコモンソース線ＶＳＳＡに接続され、配線層間コンタクトを経由し、最終的にはプルダウン回路ＮＤＲＶ０のコモンソース線ＶＳＳＡに接続される。このように、電源配線がメッシュ上に配置されていると、コモンソース電位が強化され、センス速度が高速化できる利点がある。
【００５６】
図１５の実施例では、配線層Ｍ２のコモンソース線ＶＳＳＡと配線層Ｍ３のサブワードドライバＳＷＤのソース電位ＶＳＳＳＷＤを、インタセクション部ＩＳ上で配線層間コンタクトを介して電気的に接続する。このような構成にすることで、サブワードドライバＳＷＤの寄生容量が、コモンソース線ＶＳＳＡの平滑化容量として働く。すなわち、コモンソース線ＶＳＳＡのソースレベルが強化でき、センス速度を従来と比較してさらに高速化できる。なお、サブワードドライバＳＷＤのソース電位は負電圧ＶＫＫではなく、接地電圧のＶＳＳＳＷＤである。そのため、前述したとおりリテンション時間が短くなる可能性があるが、センス速度は高速化できるので、高速性能が重視されるプリケーションに好適である。一方図１６に示した、バンクＢＡＮＫ内の従来電源配線構成では、サブワードドライバＳＷＤのソース電位は負電圧ＶＫＫが印加されている。従って、インタセクション部ＩＳ上でコモンソース線ＶＳＳＡとサブワードドライバＳＷＤのソース電位ＶＫＫを接続できない。サブワードドライバＳＷＤの寄生容量を、コモンソース線ＶＳＳＡの平滑化容量として利用できないので、図１５の実施例と比較するとセンス速度は遅くなってしまう場合がある。しかしサブワードドライバＳＷＤのソース電位は負電圧のＶＫＫが印加されている。したがって、センス速度の高速化、すなわち高速性能よりも、リテンション時間即ち待機時消費電力が優先されるアプリケーションに好適である。
なお、待機時消費電力が優先されるアプリケーションに、図１５の実施例を適用してもよいことはいうまでもない。逆に高速性能が優先されるアプリケーションに、図１６の実施例を適用してもよいことはいうまでもない。
【００５７】
図１７は、図１５の電源配線構成を適用した時のセンス動作波形（ｂ）と、図１６の電源配線構成を適用した時のセンス動作波形（ａ）である。図１５では、プルダウン回路ＮＤＲＶ０のコモンソース線ＶＳＳＡにサブワードドライバＳＷＤの寄生容量を平滑化容量として利用するため、スイッチトランジスタ制御信号を活性化した際、コモンソース線ＶＳＳＡの接地電位レベルからの浮きが抑制される。コモンソース線ＶＳＳＡの浮きが抑制されるため、プルダウン回路ＮＤＲＶ０の実効的なゲート−ソース間電圧ＶＧＳが、充分に確保される。この結果、読出し信号量を増幅する駆動電流を大きくとることができる。すなわち、図で示したδｔＳＡ分だけ、センス速度が高速化できる。
【００５８】
以上図１４から図１７を用いて説明したが、本発案は説明した構成に限定されるものではない。センスアンプ回路ＳＡ０は、実施例１のセンスアンプ回路ＳＡ０で説明したが、実施例２から実施例４で説明したセンスアンプ回路ＳＡ０を用いて、図１５で示したような、電源配線構成を採用しても良いことはいうまでもない。また、プルダウン回路ＮＤＲＶ１のソース電位ＶＳＳ配線とコモンソース線ＶＳＳＡ、サブワードドライバＳＷＤのソース電位ＶＳＳＳＷＤをインタセクション部ＩＳ上で、電気的に接続してもよい。このようにすると、データ線ＤＬＴ、ＤＬＢのいずれかを、接地電位まで増幅する速度がさらに高速化できる。このように、本発案の主旨を逸脱しない範囲で、様々な変更が可能である。
【実施例６】
【００５９】
実施例１、実施例２、実施例３、及び実施例５においては、追加プルダウン回路ＮＤＲＶ０のしきい値電圧は、ロウデコーダＲＯＷ  ＤＥＣやカラムデコーダＣＯＬＵＭＮ  ＤＥＣで用いられている、通常の薄膜トランジスタのしきい値電圧と同等の値で構成する場合を示したが、プルダウン回路ＮＤＲＶ０のしきい値電圧を充分に低減した、超低しきい値電圧ＳＬＶを適用してもよい。
【００６０】
図１８は、プルダウン回路ＮＤＲＶ０のしきい値電圧を、超低しきい値電圧ＳＬＶとした場合の、センスアンプ回路ＳＡ０を示している。図１との違いは、追加プルダウン回路ＮＤＲＶ０のしきい値電圧が超低しきい値電圧ＳＬＶであるという点である。図１８のセンスアンプ回路の駆動方法やレイアウト方法は、図１の実施例と同様なので、ここでは簡略化のため説明を省略する。
【００６１】
図１８のように、プルダウン回路ＮＤＲＶ０を超低しきい値電圧ＳＬＶとすることで、プルダウン回路ＮＤＲＶ０のＮＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳが充分高く確保できる。ゲート−ソース間電圧ＶＧＳが高く確保できれば、メモリセルからデータ線に出力された読出し信号量を、プルダウン回路ＮＤＲＶ０で高速に増幅できる。また、プルダウン回路ＮＤＲＶ０のゲート−ソース間電圧ＶＧＳが充分高く確保されているので、データ線ハイレベル電圧ＶＡＲＹを低電圧化しても、プルダウン回路ＮＤＲＶ０で読出し信号量を正しく増幅できる。すなわち、データ線ハイレベル電圧ＶＡＲＹが低電圧化できるので、データ線充放電電流を削減でき、チップの消費電流を低減できる。
【実施例７】
【００６２】
実施例６においては、プルダウン回路ＮＤＲＶ１、プルアップ回路ＰＤＲＶのしきい値電圧は、周辺回路のロウデコーダＲＯＷ  ＤＥＣやカラムデコーダＣＯＬＵＭＮ  ＤＥＣで用いられている、通常の薄膜トランジスタのしきい値電圧と同等の値で構成する場合を示したが、プルダウン回路ＮＤＲＶ１、プルアップ回路ＰＤＲＶのしきい値電圧を、通常の薄膜トランジスタのしきい値電圧よりも低い、低しきい値電圧ＬＶで構成してもよい。
【００６３】
図１９は、プルダウン回路ＮＤＲＶ１、プルアップ回路ＰＤＲＶのしきい値電圧として、低しきい値電圧ＬＶを適用した場合を示している。低しきい値電圧ＬＶを適用する点以外の、駆動方法や平面レイアウト方法は、実施例６と同じであるので、ここでは説明を省略する。
【００６４】
図１９のように、プルダウン回路ＮＤＲＶ１、プルアップ回路ＰＤＲＶに低しきい値電圧ＬＶを適用すると、プルダウン回路ＮＤＲＶ１、プルアップ回路ＰＤＲＶの駆動電流を増加できる。駆動電流を増加できれば、プルダウン回路ＮＤＲＶ０で読み出し信号量を、プルダウン回路ＮＤＲＶ１およびプルアップ回路ＰＤＲＶのオフセット電圧以上に増幅した後、データ線をデータ線ハイレベルＶＡＲＹ、接地電圧ＶＳＳにラッチする速度を高速化できる。すなわち、センス速度を高速化でき、チップの高性能化を実現できる。
【００６５】
図２０は、図１９に示したセンスアンプ回路の平面レイアウトの一例である。図３の平面レイアウトと異なる点は、プルダウン回路ＮＤＲＶ１とプルアップ回路ＰＤＲＶのゲート電極形状が矩形であることである。ゲート電極形状を矩形にすると、ゲート電極形状をリング型にするときよりも、同じチャネル幅を確保しようとする場合において、プルダウン回路ＮＤＲＶ１、プルアップ回路ＰＤＲＶのレイアウト面積（データ線方向の長さ）を低減できる。したがって、センスアンプ回路ＳＡ０のレイアウト面積が削減できるので、チップ面積が低減でき、低コスト化が図れるという利点がある。なお、ゲート電極形状を矩形にすると、一般的には製造誤差が大きくなり、オフセット電圧が大きくなる場合がある。しかし、そのような場合においても、本実施のセンスアンプ回路ＳＡ０は、プルダウン回路ＮＤＲＶ０で、読出し信号量を、プルダウン回路ＮＤＲＶ１、プルアップ回路ＰＤＲＶのオフセット電圧以上に、充分に増幅できるので、読出しエラーが発生する恐れがないことは言うまでもない。
【実施例８】
【００６６】
これまで説明した実施例においては、スイッチトランジスタＳＷＭＯＳは、ロウデコーダＲＯＷ  ＤＥＣやカラムデコーダＣＯＬＵＭＮ  ＤＥＣで用いられている、通常の薄膜ＮＭＯＳトランジスタを適用した場合について示したが、超低しきい値電圧ＳＬＶを用いてセンスアンプ回路ＳＡ０を構成してもよい。
【００６７】
図２１は、スイッチトランジスタＳＷＭＯＳのしきい値電圧を、超低しきい値電圧ＳＬＶとした場合のセンスアンプ回路を示している。図１８と異なる点は、スイッチトランジスタＳＷＭＯＳのしきい値電圧が、超低しきい値電圧ＳＬＶで構成されている点である。その他の駆動方法や、平面レイアウト図は、図１８と同様なので、ここでは説明を省略する。
【００６８】
スイッチトランジスタＳＷＭＯＳを超低しきい値電圧ＳＬＶとすることで、プルダウン回路ＮＤＲＶ０としきい値電圧調整用のマスクを共用できる。すなわち、図１８に比べて、マスク枚数を１枚低減でき、チップの製造コストを低減できる。また、スイッチトランジスタＳＷＭＯＳと、プルダウン回路ＮＤＲＶ０のしきい値電圧が同じなので、しきい値電圧調整用の不純物を、異なる不純物イオン濃度でＳｉ基板に注入する必要がない。すなわち、スイッチトランジスタＳＷＭＯＳをプルダウン回路ＮＤＲＶ０において、しきい値電圧を変えるために必要な、しきい値電圧調整用マスク間の距離を確保する必要がないので、図１８、図１９における、スイッチトランジスタＳＷＭＯＳとプルダウン回路ＮＤＲＶ０のレイアウト面積よりも、小さいレイアウト面積でセンスアンプ回路ＳＡ０を構成できる。したがって、チップサイズをより低減できるという利点がある。なお、スイッチトランジスタＳＷＭＯＳを、超低しきい値電圧ＳＬＶにするため、スイッチトランジスタＳＷＭＯＳのサブスレッショルドリークが増加する場合がある。そのような場合は、スイッチトランジスタＳＷＭＯＳの待機ゲート電圧を、例えば負電圧ＶＫＫにしておくとよい。このようにすることで、スイッチトランジスタＳＷＭＯＳの待機時のしきい値電圧を高くすることができ、サブスレッショルドリーク電流を低減できる利点がある。
【００６９】
以上図１から図２１を用いて説明したが、本発案はこれに限定されるものではない。例えば、図１９のセンスアンプ回路ＳＡ０に、コモンソースドライバＶＯＤ＿ＤＲＶを追加してもよい。このようにすれば、プルアップ回路ＰＤＲＶの駆動電流を増加することができ、センス速度を高速化できる。また図面では説明しなかったが、データ線のデータをラッチした後、一度非活性化したスイッチトランジスタＳＷＭＯＳを、カラムスイッチＹＳＷと同じタイミングで再度活性化するように制御してもよい。このように制御することで、ローカル入出力線ＬＩＯ、メイン入出力線ＭＩＯを接地電圧に駆動する駆動力を強化できる。センスアンプの駆動力が強化できれば、カラムサイクル間のサイクルｔＣＫを高速化でき、外部チップとＤＲＡＭ間のデータ転送レートを向上させることができる。
【００７０】
なお、このような制御方法は、一般的な論理回路の追加で簡単に実現できるので、ここでは図面を用いた説明を省略した。また図６では、メモリセルトランジスタは一般的な平面トランジスタを適用した場合を示したが、もちろんこれに限定されない。所謂３次元構造のメモリセルトランジスタを適用してＤＲＡＭチップを構成しても良い。このようにすると、リテンション時間の向上と、アクセス時間ｔＲＣＤの高速化を両立できる、高性能なＤＲＡＭが提供できる。
以上のように本発案のセンスアンプ回路は、低電圧動作や高速動作、高集積化といった目的に応じて、様々な変更が可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施例である半導体記憶装置のメモリアレー部及びセンスアンプ回路図である。
【図２】図１のセンスアンプ回路の動作波形の一例である。
【図３】図１のセンスアンプ回路の平面レイアウトの一例である。
【図４】図２に続く、センスアンプ回路の平面レイアウトの一例である。
【図５】図１に実施のメモリセルアレー部の平面レイアウトの一例である。
【図６】図１のセンスアンプ回路及びメモリセルアレーの要素断面図である。
【図７】本発明のセンスアンプ回路を適用して構成した、ＤＲＡＭのブロック図の一例である。
【図８】本発明のセンスアンプ回路とオーバドライブ方式を併用した、第二の実施例である。
【図９】図８のセンスアンプ回路の動作波形の一例である。
【図１０】本発明のセンスアンプ回路とオーバドライブ方式を併用する際に、コモンソースドライバとして厚膜素子を適用した、第三の実施例である。
【図１１】本発明のセンスアンプ回路において、従来のセンスアンプ回路に、超低しきい値電圧仕様のＮＭＯＳトランジスタから構成されるプルダウン回路ＮＤＲＶ０を追加した、第四の実施例である。
【図１２】図１１のセンスアンプ回路の動作波形の一例である。
【図１３】図１１のセンスアンプ回路の平面レイアウトの一例である。
【図１４】本発明のセンスアンプ回路において、サブワードドライバのソース電位と、プルダウン回路ＮＤＲＶ０のソース電位を、金属配線で電気的に接続する構成とした、第五の実施例である。
【図１５】図１４のセンスアンプ回路の電源配線構成を示す一例である。
【図１６】サブワードドライバのソース電位と、プルダウン回路ＮＤＲＶ０のソース電位を、金属配線で接続しない場合の、電源配線構成を示す一例である。
【図１７】図１５及び図１６の電源配線構成のセンスアンプ回路における、動作波形の一例である。
【図１８】図１のセンスアンプ回路において、プルダウン回路ＮＤＲＶ０に超低しきい値電圧仕様のトランジスタを適用した、第六の実施例である。
【図１９】図１８のセンスアンプ回路において、プルダウン回路ＮＤＲＶ１及びプルアップ回路ＰＤＲＶに、低しきい値電圧仕様のトランジスタを適用した、第七の実施例である。
【図２０】図１９に実施のセンスアンプ回路の平面レイアウトの一例である。
【図２１】図１のセンスアンプ回路において、スイッチトランジスタ及びプルダウン回路ＮＤＲＶ０に、超低しきい値電圧仕様のトランジスタを適用した、第八の実施例である。
【符号の説明】
【００７２】
ＳＡ０,ＳＡ１,ＳＡ２…センスアンプ回路、ＳＷＭＯＳ…スイッチトランジスタ、ＳＡＣＴＬ…スイッチトランジスタ制御スイッチ、ＮＤＲＶ０,ＮＤＲＶ１…プルダウン回路、ＰＤＲＶ…プルアップ回路、ＳＡＡ−Ｒ,ＳＡＡ−Ｌ…センスアンプアレー、ＳＡＲＹ０…サブアレー、ΦＣＳＮ,ΦＣＳＰ…コモンソース制御スイッチ、ＶＳＳＡ,ＣＳＮ,ＣＳＰ…コモンソース線、ＶＳＳ＿ＤＲＶ,ＶＡＲＹ＿ＤＲＶ,ＶＯＤ＿ＤＲＶ…コモンソースドライバ,ＷＬ,ＷＬ０,ＷＬ１,ＷＬ２,ＷＬ３,ＷＬ４,ＷＬ５,ＷＬＡ…サブワード線、ＳＨＲＲ,ＳＨＲＬ…シェアードスイッチ、シェアードスイッチ制御線…ＳＨＲＲ,ＳＨＲＬ,ＹＳＷ…カラムスイッチ、ＹＳ０…カラムスイッチ制御線、ＬＩＯＴ,ＬＩＯＢ,ＬＩＯＴ０,ＬＩＯＢ０,ＬＩＯＴ１,ＬＩＯＢ１…ローカルビット線、ＤＬＴ０,ＤＬＴ１,ＤＬＴ２,ＤＬＢ０,ＤＬＢ１,ＤＬＢ２…データ線、ＶＤＬＲ…プリチャージ電圧、ＤＬＥＱ…プリチャージ回路制御信号、ＰＣＨ…プリチャージ回路、ＶＳＳ,ＶＳＳ−Ｕ,ＶＳＳ−Ｄ,ＶＳＳＳＷＤ…接地電圧、ＶＡＲＹ…データ線ハイレベル電圧、ＶＯＤ…オーバドライブ電圧、ＶＰＰ…昇圧電圧、ＶＫＫ,ＶＫＫ−Ｕ,ＶＫＫ−Ｄ…負電圧、ＳＷＤ…サブワードドライバ、ＳＷＤ−Ｕ,ＳＷＤ−Ｄ…サブワードドライバアレー、ＴＮ…アクセストランジスタ、ＭＡＴ０,ＭＡＴ１,ＭＡＴ２,ＭＡＴ３,ＭＡＴ１５…マット、ＩＳ…インタセクション部、１ＡＬ…第一層アルミニウム配線、２ＡＬ…第二層アルミニウム配線、ＡＣＴ…拡散層、ＳＮ…蓄積ノード、ＰＬＴ…プレート電極、ＬＰＡＤ…ランディングパッド、ＭＣ…メモリセル、ＳＮＣＮＴ…蓄積ノードコンタクト、ＤＬＣＮＴ…データ線コンタクト、ＣＣＮＴ…セルコンタクト、ＦＧＣＮＴ…ゲートコンタクト、ＬＣＮＴ…拡散層コンタクト、ＬＮ,ＬＰ…拡散層配線層、ＦＧ…ゲート電極およびゲート配線層、Ｍ１…第一層の金属配線層、Ｍ２…第二層の金属配線層、Ｍ３…第三層の金属配線層、Ｖ１,Ｖ２…コンタクト、ＰＷ…Ｐウェル基板、ＮＷ…Ｎウェル基板、ＤＮＷＥＬＬ…ディープＮウェル基板、ＰＳＵＢ…Ｐ型基板、ＶＢＢ…基板電位、Ｔｈｉｃｋ  ｆｉｌｍ  ＮＭＯＳ…厚膜ＮＭＯＳトランジスタ、Ｔｈｉｎ  ｆｉｌｍ  ＮＭＯＳ…薄膜ＮＭＯＳトランジスタ、ＳＬＶ…超低しきい値電圧、ＬＶ…低しきい値電圧、ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ…アドレスバッファ、ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ…カラムアドレスバッファ、ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ  ＣＯＵＮＴＥＲ…カラムアドレスカウンタ、ＲＯＷ  ＡＤＤＲＥＳＳ  ＢＵＦＦＥＲ…ロウアドレスバッファ、ＲＥＦＲＥＳＨ  ＣＯＵＮＴＥＲ…リフレッシュカウンタ、ＢＡＮＫ  ＳＥＬＥＣＴ…バンクセレクト、ＭＯＤＥ  ＲＥＳＩＳＴＥＲ…モードレジスタ、ＲＯＷ  ＤＥＣ…ロウデコーダ、ＣＯＬＵＭＮ  ＤＥＣ…カラムデコーダ、ＳＥＮＣＥ  ＡＭＰ…メインセンスアンプ、ＭＥＭＯＲＹ  ＣＥＬＬ  ＡＲＲＡＹ…メモリセルアレー、Ｄｉｎ  ＢＵＦＦＥＲ…データ入力バッファ、Ｄｏｕｔ  ＢＵＦＦＥＲ…データ出力バッファ、ＤＱＳ  ＢＵＦＦＥＲ…データバッファ、ＤＬＬ…ディレイロックドループ、ＣＯＮＴＲＯＬ  ＬＯＧＩＣ…コントロールロジック、ＣＬＫ、／ＣＬＫ…クロック、ＣＫＥ…クロックイ���ーブル信号、／ＣＳ…チップセレクト信号、／ＲＡＳ…ロウアドレスストローブ信号、／ＣＡＳ…カラムアドレスストローブ信号、／ＷＥ…ライトイネーブル信号、ＤＷ…データライト信号、ＤＱＳ…データストローブ信号、ＤＱ…データ、ＢＡＮＫ０…バンク。
【図１】
2008171476.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
2008171476.tif 000023
【手続補正書】
【提出日】平成20年5月13日(2008.5.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、複数のデータ線と、前記複数のワード線と前記複数のデータ線の各々の交点に配置される複数のメモリセルを具備するメモリアレーと、
前記複数のデータ線からなる複数のデータ線対の各々に接続されたセンスアンプ回路とを有し、
前記センスアンプ回路は、一方のゲートと前記データ線対の他方が互いに接続された第１導電型の第１ＭＩＳＦＥＴ対と、一方のゲートと他方のドレインが互いに接続された前記第１導電型の第２ＭＩＳＦＥＴ対と、一方のゲートと他方のドレインが互いに接続された前記第１導電型と逆導電型の第２導電型の第３ＭＩＳＦＥＴ対とを各々具備し、
前記第１ＭＩＳＦＥＴ対は、前記第１導電型を有する第１のトランジスタと前記第１導電型を有する第２のトランジスタからなるトランジスタ対を有し、
前記第１のトランジスタのドレインは、前記第１導電型を有する第４ＭＩＳＦＥＴのソースに接続され、
前記第２のトランジスタのドレインは、前記第１導電型を有する第５ＭＩＳＦＥＴのソースに接続され、
前記第４及び前記第５ＭＩＳＦＥＴのドレインは、前記データ線対にそれぞれ接続されている半導体装置。
【請求項２】
前記第１導電型はＮ型であり、
前記第１ＭＩＳＦＥＴ対は、前記第２ＭＩＳＦＥＴ対より大きいチャネル長、もしくはチャネル幅を有し、
前記第１ＭＩＳＦＥＴ対のソースは第１ソース線と接続され、
前記第２ＭＩＳＦＥＴ対のソースは第２ソース線と接続され、
前記第３ＭＩＳＦＥＴ対のソースは第３ソース線と接続され、
前記第４ＭＩＳＦＥＴ及び前記第５ＭＩＳＦＥＴのそれぞれのゲート電圧を、前記第４ＭＩＳＦＥＴ及び前記第５ＭＩＳＦＥＴのそれぞれをオフ状態に保つ第１電圧からオン状態にさせる第２電圧に変化させることで、前記第２ＭＩＳＦＥＴ対及び、前記第３ＭＩＳＦＥＴ対よりも先に、前記第１ＭＩＳＦＥＴ対を駆動することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ソース線と前記第３ソース線は同じ信号に応じて、それぞれ第３電圧から前記第１電圧、前記第３電圧から第４電圧に変化することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１ＭＩＳＦＥＴ対の第１ソース線は、接地電圧であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第４ＭＩＳＦＥＴと前記第５ＭＩＳＦＥＴとを含む回路と前記第２のＭＩＳＦＥＴとの間に、前記第１ＭＩＳＦＥＴ対が配置され、
前記第１ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対との間に、前記第２ＭＩＳＦＥＴ対が配置することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第２ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対との間に、前記第２ソース線を第３電圧から第１電圧に駆動する第１回路と、前記第３ソース線を第３電圧から第４電圧に駆動する第２回路を配置することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１ＭＩＳＦＥＴ対は、ゲート電極の形状がリング状のトランジスタで構成されることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記第２ＭＩＳＦＥＴ対と、前記第３ＭＩＳＦＥＴ対のゲート電極形状が、矩形のトランジスタで構成されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記センスアンプ回路は、メモリアレーに対向する２辺に沿って配置され、その一方に配置された複数の前記第２ＭＩＳＦＥＴ対のソースは、前記第２ソース線に共通接続され、
複数の前記第３ＭＩＳＦＥＴ対のソースは、前記第３ソース線に共通接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記第２ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対との間に、前記第３ソース線を第３電圧から第２電圧に駆動する第３回路を配置することを特徴とする請求項２に記載の半導体装置。
【請求項１１】
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２ＭＩＳＦＥＴ対のしきい値電圧は、周辺回路部の第１導電型のトランジスタのしきい値電圧より低く、
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
複数の前記第４ＭＩＳＦＥＴと前記第５ＭＩＳＦＥＴを、第１電圧から第２電圧に変化させ、前記第１ＭＩＳＦＥＴ対を駆動した後、
前記第４ＭＩＳＦＥＴと前記第５ＭＩＳＦＥＴを、第２電圧から第１電圧に変化させ、
前記第１ＭＩＳＦＥＴ対を非活性化する時間と、
前記第３回路によって、前記第３ＭＩＳＦＥＴ対の第３ソース線を駆動した後、
前記第３回路を非活性化する時間が同じであることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記複数のワード線を駆動するサブワードドライバのソース電圧は接地電圧であり、
前記第１ＭＩＳＦＥＴ対の第１ソース線と、前記サブワードドライバのソース線が電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項１５】
前記サブワード線のソース線と、前記第１ＭＩＳＦＥＴ対のソース線を、
複数のセンスアンプ回路と複数のサブワードドライバ回路によって、周囲を囲まれた領域において電気的に接続することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項２に記載の半導体装置。
【請求項１７】
前記第２ＭＩＳＦＥＴ対のしきい値電圧は、周辺回路部の第１導電型のトランジスタのしきい値電圧より低く、
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第２ＭＩＳＦＥＴ対のしきい値電圧は、周辺回路部の第１導電型のトランジスタのしきい値電圧より低く、
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低く、
複数の前記第４ＭＩＳＦＥＴと前記第５ＭＩＳＦＥＴのしきい値電圧は、
前記第１ＭＩＳＦＥＴ対のしきい値電圧と同じであることを特徴とする請求項２に記載の半導体装置。
【請求項１９】
複数のワード線と、複数のデータ線と、前記複数のワード線と前記複数のデータ線の各々の交点に配置される複数のメモリセルを具備するメモリアレーと、
前記複数のデータ線からなる複数のデータ線対の各々に接続されたセンスアンプ回路とを有し、
前記センスアンプ回路は、一方のゲートと前記データ線対の他方が互いに接続された第１導電型の第１ＭＩＳＦＥＴ対と、一方のゲートと他方のドレインが互いに接続された前記第１導電型の第２ＭＩＳＦＥＴ対と、一方のゲートと他方のドレインが互いに接続された前記第１導電型と逆導電型の第２導電型の第３ＭＩＳＦＥＴ対と、
前記第１ＭＩＳＦＥＴ対の第１ソース線を、第３電圧から第１電圧に駆動する第１回路とを具備し、
前記第１ＭＩＳＦＥＴ対の各々のＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴ対の各々のＭＩＳＦＥＴよりもしきい値電圧が低く、
前記第１回路のゲート電圧を、第１回路をオフ状態に保つ第１電圧からオン状態にさせる第２電圧に変化させることで、
前記第１ＭＩＳＦＥＴ対の前記第１ソース線を前記第３電圧から前記第１電圧に変化させることにより、前記第１ＭＩＳＦＥＴ対を前記第２ＭＩＳＦＥＴ対及び前記第３ＭＩＳＦＥＴ対よりも先に駆動することを特徴とする半導体装置。
【請求項２０】
前記第１導電型はＮ型であり、
前記第１ＭＩＳＦＥＴ対は、前記第２ＭＩＳＦＥＴ対より大きいチャネル長、もしくはチャネル幅を有し、
前記第１ＭＩＳＦＥＴ対のソースは第１ソース線と接続され、
前記第２ＭＩＳＦＥＴ対のソースは第２ソース線と接続され、
前記第３ＭＩＳＦＥＴ対のソースは第３ソース線と接続され
ていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第１ソース線は、第３電圧から第１電圧に変化し、
前記第２ソース線と前記第３ソース線は同じ信号に応じて、それぞれ第３電圧から第１電圧、前記第３電圧から第４電圧に変化することを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第１ＭＩＳＦＥＴ対は、ゲート電極の形状がリング状のトランジスタで構成されることを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
前記第２ＭＩＳＦＥＴ対と、前記第３ＭＩＳＦＥＴ対のゲート電極形状が、矩形のトランジスタで構成されることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第２ＭＩＳＦＥＴ対と前記第３ＭＩＳＦＥＴ対との間に、前記第３ソース線を第３電圧から第２電圧に駆動する第３回路を配置することを特徴とする請求項２０に記載の半導体装置。
【請求項２５】
前記第２ＭＩＳＦＥＴ対のしきい値電圧は、周辺回路部の第１導電型のトランジスタのしきい値電圧より低く、
前記第１ＭＩＳＦＥＴ対のしきい値電圧は、前記第２ＭＩＳＦＥＴ対のしきい値電圧よりも低いことを特徴とする請求項２４に記載の半導体装置。