(57)【要約】【課題】  セクタ単位での消去機能の試験を短時間で実行することができる、半導体不揮発性メモリの消去機能試験方法を提供する。【解決手段】  半導体不揮発性メモリの消去機能試験方法は、デコーダにより全セクタを指定して消去動作を行い、全ビットの一括消去が正しく行われることが確認された半導体不揮発性メモリを試験対象として、デコーダからセクタ指定信号を１セクタずつ順次出力させるステップ（Ｓ０１）と、そのセクタ指定信号が正しく出力されているかどうかを検証するステップ（Ｓ０２）と、そのセクタ指定信号が総て正しく出力されたときにセクタ単位での消去動作が正常に実行されると判定するステップと（Ｓ０３）を有する。【選択図】  図３
2008052805.tif 000002
【特許請求の範囲】
【請求項１】
複数のセクタで構成され、消去対象のセクタがデコーダの出力により指定されて、セクタ単位での消去あるいは全ビット一括消去が行われる半導体不揮発性メモリの消去機能試験方法であって、
前記デコーダにより全セクタを指定して消去動作を行い、全ビットの一括消去が正しく行われることが確認された前記半導体不揮発性メモリを試験対象として、
前記デコーダからセクタ指定信号を１セクタずつ順次出力させるデコーダ出力ステップと、
前記セクタ指定信号が正しく出力されているかどうかを検証する検証ステップと、
前記セクタ指定信号が総て正しく出力されたときにセクタ単位での消去動作が正常に実行されると判定する判定ステップと
を有することを特徴とする半導体不揮発性メモリの消去機能試験方法。
【請求項２】
前記検証ステップは、前記デコーダの各出力端子の信号を直接観測することにより、前記セクタ指定信号が正しく出力されているかどうかを検証することを特徴とする請求項１に記載の半導体不揮発性メモリの消去機能試験方法。
【請求項３】
前記検証ステップは、前記デコーダの各出力端子の信号をパラレルデータとして入力し、シリアルデータとして出力するパラレル−シリアル変換型シフトレジスタの出力を観測することにより、前記セクタ指定信号が正しく出力されているかどうかを検証することを特徴とする請求項１に記載の半導体不揮発性メモリの消去機能試験方法。
【請求項４】
前記検証ステップは、前記デコーダの各出力端子の信号と、データ保存手段に予め書き込まれた期待値とを比較することにより、前記セクタ指定信号が正しく出力されているかどうかを検証することを特徴とする請求項１に記載の半導体不揮発性メモリの消去機能試験方法。
【請求項５】
前記データ保存手段がシフトレジスタであり、前記デコーダから順次出力される前記セクタ指定信号の変化のタイミングに合わせて前記データ保存手段が前記期待値を順次シフトさせることにより、前記検証ステップにおいて、前記セクタ信号の出力が正しく変化しているかどうかを検証することを特徴とする請求項４に記載の半導体不揮発性メモリの消去機能試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体不揮発性メモリの消去機能試験方法に関し、特にセクタ単位で消去を行う半導体不揮発性メモリの消去機能試験方法に関する。
【背景技術】
【０００２】
半導体不揮発性メモリの１つに、メモリセルへの記憶情報の書き込み・消去を電気的に行うＥＥＰＲＯＭ（Electrically  Erasable  and  Programmable  Read  Only  Memory）がある。その中に、記憶情報の消去を、全ビット一括またはセクタ単位で行うＮＡＮＤ型フラッシュＥＥＰＲＯＭがある。
【０００３】
このような記憶情報の消去を全ビット一括またはセクタ単位で行う半導体不揮発性メモリの消去機能の試験を行なう場合、全ビット一括での消去動作およびセクタ単位での消去動作を試験する必要がある。
【０００４】
そのため、従来、セクタ（ブロック）ごとにベリファイ回路を設け、セクタ単位での試験を並列に行なう半導体装置が提案されている（例えば、特許文献１参照。）。この半導体装置でセクタ単位の消去機能を試験する場合、まず全ビットに書き込みを行い、その後セクタ単位での消去を行って、記憶情報が正しく消去できたかどうかをベリファイ回路で確認することが行われる。
【０００５】
しかし、一般に、このような半導体不揮発性メモリの全ビットの書き込み動作には多大な時間を要する。例えば、メモリ容量が６４ｋＢｙｔｅのＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、全ビットの書き込み動作におよそ３秒を要する。したがって、セクタ単位での消去のために、前もって全ビットの書き込みを行っておくことが必要な従来の試験方法では、セクタ単位での消去機能の試験に多大な時間を要するという問題があった。
【特許文献１】特開２００１−１５５５００号公報  （第６−７ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、セクタ単位での消去機能の試験を短時間で実行することができる、半導体不揮発性メモリの消去機能試験方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、複数のセクタで構成され、消去対象のセクタがデコーダの出力により指定されて、セクタ単位での消去あるいは全ビット一括消去が行われる半導体不揮発性メモリの消去機能試験方法であって、前記デコーダにより全セクタを指定して消去動作を行い、全ビットの一括消去が正しく行われることが確認された前記半導体不揮発性メモリを試験対象として、前記デコーダからセクタ指定信号を１セクタずつ順次出力させるデコーダ出力ステップと、前記セクタ指定信号が正しく出力されているかどうかを検証する検証ステップと、前記セクタ指定信号が総て正しく出力されたときにセクタ単位での消去動作が正常に実行されると判定する判定ステップとを有することを特徴とする半導体不揮発性メモリの消去機能試験方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体不揮発性メモリのセクタ消去機能の検証工程において、全ビットの書き込みおよび消去動作を行うことなく、セクタ単位での消去が正常に実行できるかどうかの検証を行うことができるので、半導体不揮発性メモリのセクタ単位での消去機能の試験を短時間で実行することができる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の消去機能試験方法を適用する半導体不揮発性メモリと、本発明の消去機能試験方法による検証を実行する検証部とを接続した実施の形態を示すブロック図である。
【００１０】
半導体不揮発性メモリ１は、複数のセクタで構成され、指定されたセクタ単位での消去および全ビット一括消去が行われる。ここでは、セクタ数が４の例を挙げる。この半導体不揮発性メモリ１の消去セクタの指定は、デコーダ２から出力されるセクタ指定信号により行われる。なお、セクタ指定信号が‘１’のとき、セクタが指定されるものとする。
【００１１】
デコーダ２は、入力された選択信号Ａ０、Ａ１および一括選択信号の組み合わせに応じて、セクタ指定信号Ｓ１〜Ｓ４を出力する。図１では、ＮＡＮＤゲートＮＤ１〜ＮＤ８およびインバータＩＶ１〜ＩＶ３で構成した一般的な回路の例を示す。
【００１２】
図２に、デコーダ２の入出力信号の関係を示す真理値表を示す。
【００１３】
デコーダ２では、一括選択信号が‘０’のときは、選択信号Ａ０と選択信号Ａ１の入力の組み合わせにより、半導体不揮発性メモリ１のセクタが個別に選択される。
【００１４】
一方、一括選択信号を‘１’にすると、選択信号Ａ０、Ａ１とは無関係に、セクタ指定信号Ｓ１〜Ｓ４が総て‘１’になる。これにより、半導体不揮発性メモリ１の総てのセクタが一括して選択される。
【００１５】
したがって、半導体不揮発性メモリ１の全ビット一括消去動作を試験する場合、半導体不揮発性メモリ１の全ビット書き込みを実行した後に、デコーダ２へ入力する一括選択信号を‘１’にして半導体不揮発性メモリ１の総てのセクタを選択し、半導体不揮発性メモリ１の消去動作を実行して、半導体不揮発性メモリ１の全ビットの記憶情報が正しく消去できたかどうかを確認すればよい。
【００１６】
この全ビット一括消去動作試験により半導体不揮発性メモリ１の全ビットの記憶情報が正しく消去できたことが確認できれば、半導体不揮発性メモリ１の消去動作そのものは正常に機能しているものと判断できる。
【００１７】
したがって、全ビット一括消去が正常に実行されたことが確認された半導体不揮発性メモリ１を対象にセクタ単位での消去動作の試験を行なう場合、消去動作自体は実行の必要がなく、デコーダ２からセクタ指定信号が正しく出力されているかどうかを確認すればよい。
【００１８】
そこで、この考えにもとづき、本実施の形態では、デコーダ２から出力されるセクタ指定信号Ｓ１〜Ｓ４を検証する検証部３を設け、この検証部３から出力される検証信号の観測により、半導体不揮発性メモリ１のセクタ単位での消去動作が正常に実行できるかどうかを判定できるようにしたものである。
【００１９】
図３は、検証部３を用いて行う半導体不揮発性メモリ１のセクタ単位での消去機能の試験方法の手順を示すフローチャートである。
【００２０】
試験を開始すると、デコーダ２から出力されるセクタ指定信号Ｓ１〜Ｓ４の信号レベルが順次‘１’となるよう、デコーダ２へ入力する一括選択信号を‘０’とし、選択信号Ａ０および選択信号Ａ１の信号の組み合わせを変化させる（ステップＳ０１）。
【００２１】
次に、検証部３により、セクタ指定信号Ｓ１〜Ｓ４が正常に出力されているかどうかを検証する（ステップＳ０２）。
【００２２】
最後に、検証部３から出力される検証信号にもとづき、半導体不揮発性メモリ１のセクタ単位での消去動作が正常に実行されるかどうかを判定し（ステップＳ０３）、終了する。
【００２３】
このような上述のフローによるセクタ単位での消去機能の試験方法によれば、従来セクタ単位での消去動作の前に行っていた不揮発性メモリへの全ビット書き込みが不要であり、また不揮発性メモリの消去動作自体も不要である。そのため、不揮発性メモリのセクタ単位での消去機能試験に要する時間を大幅に短縮することができる。
【００２４】
以下、検証部の具体的な構成および検証方法の実施例を図面を参照して説明する。
【実施例１】
【００２５】
図４は、本発明の消去機能試験方法による検証を実行する検証部の実施例１の構成の例を示すブロック図である。
【００２６】
本実施例の検証部３１は、デコーダ２から出力されるセクタ指定信号Ｓ１〜Ｓ４がそれぞれに入力されるバッファＢ１〜Ｂ４で構成される。
【００２７】
バッファＢ１〜Ｂ４のそれぞれは、セクタ指定信号Ｓ１〜Ｓ４の信号レベルをそのまま、検証信号Ｄ１〜Ｄ４として、それぞれ出力する。
【００２８】
この検証信号Ｄ１〜Ｄ４を外部へ出力し、例えば、ＬＳＩテスターで期待値と比較する。その結果、検証信号Ｄ１〜Ｄ４が総て期待値と一致していれば、半導体不揮発性メモリ１のセクタ単位での消去動作は正常に実行されると判定する。
【００２９】
このような本実施例によれば、検証部の回路の構成が簡単であり、検証のための回路の増加を少なくすることができる。
【実施例２】
【００３０】
図５は、本発明の消去機能試験方法による検証を実行する検証部の実施例２の構成の例を示すブロック図である。
【００３１】
本実施例の検証部３２は、デコーダ２から出力されるパラレルデータのセクタ指定信号Ｓ１〜Ｓ４をパラレル−シリアル変換し、シリアルデータの検証信号を出力するものである。
【００３２】
これにより、実施例１では、検証信号の出力に半導体不揮発性メモリのセクタの数だけ必要であった検証信号用出力端子が、１つの端子だけで済む。
【００３３】
検証部３２は、ロード入力付きフリップフロップＦＦ１〜ＦＦ４からなるパラレル−シリアル変換型シフトレジスタにより構成される。
【００３４】
デコーダ２から出力されるパラレルデータのセクタ指定信号Ｓ１〜Ｓ４は、ロード／シフト信号がロードモードのときにロード入力付きフリップフロップＦＦ１〜ＦＦ４に取り込まれ、ロード／シフト信号がシフトモードのときにシリアルデータの検証信号として、検証部３２から出力される。
【００３５】
図６に、検証部３２を用いて行う消去機能試験の実行例を示す。
【００３６】
図６（ａ）は、デコーダ２からセクタ指定信号Ｓ１〜Ｓ４が正常に出力されているときの動作波形の例である。
【００３７】
この例では、まず、セクタ指定信号Ｓ１を‘１’、残りのセクタ指定信号を‘０’とし、ロード／シフト信号をロードモード（‘０’）にして、セクタ指定信号Ｓ１〜Ｓ４のデータをロード入力付きフリップフロップＦＦ１〜ＦＦ４に取り込み、その後ロード／シフト信号をシフトモード（‘１’）にし、ロード入力付きフリップフロップＦＦ１〜ＦＦ４のシフト動作を行う。これにより、ロード入力付きフリップフロップＦＦ１に取り込まれた‘１’は、３クロック後に検証信号として出力される。
【００３８】
以降、セクタ指定信号Ｓ２、Ｓ３、Ｓ４を順次‘１’とし、その都度ロード動作、シフト動作を行うことにより、ロード入力付きフリップフロップＦＦ２、ＦＦ３、ＦＦ４に順次取り込まれた‘１’が、検証信号として順次出力される。
【００３９】
一方、図６（ｂ）は、デコーダ２から出力されるセクタ指定信号Ｓ１〜Ｓ４のうち、セクタ指定信号Ｓ３に異常があったときの動作波形の例である。
【００４０】
この例では、本来、セクタ指定信号Ｓ１のみが出力されるはずのときに、同時にセクタ指定信号Ｓ３も出力される異常が発生したときの例を示す。
【００４１】
この場合、ロード／シフト信号をロードモード（‘０’）にすると、ロード入力付きフリップフロップＦＦ１のほかにロード入力付きフリップフロップＦＦ３にも‘１’が取り込まれる。したがって、ロード／シフト信号をシフトモード（‘１’）にすると、１クロック後に検証信号に‘１’が現れる。
【００４２】
このように、セクタ指定信号の発生に異常がある場合、正常状態とは異なる検証信号が出力されるので、これにより、半導体不揮発性メモリ１のセクタ単位での消去動作が正常に実行されるかどうかを判定することができる。
【００４３】
このような本実施例によれば、検証信号の出力端子を１つのみにすることができるので、検証のための出力端子の増加を少なくすることができる。特に、半導体不揮発性メモリのセクタ数が多い場合に、その効果が顕著である。
【実施例３】
【００４４】
図７は、本発明の消去機能試験方法による検証を実行する検証部の実施例３の構成の例を示すブロック図である。
【００４５】
本実施例の検証部３３は、デコーダ２から出力されるセクタ指定信号Ｓ１〜Ｓ４を、フリップフロップＦＦ５〜ＦＦ８からなるシフトレジスタに格納される期待値と比較し、その比較結果を検証信号として出力する。
【００４６】
本実施例では、デコーダ２から出力されるセクタ指定信号Ｓ１〜Ｓ４が順次‘１’となるように、選択信号Ａ０および選択信号Ａ１を変化させる。そこで、この変化に合わせて、フリップフロップＦＦ５〜ＦＦ８にクロック信号を入力し、フリップフロップＦＦ５に入力される期待値データを順次シフトさせる。
【００４７】
排他的ＯＲゲートＥＲ１〜ＥＲ４は、セクタ指定信号Ｓ１〜Ｓ４の値と、フリップフロップＦＦ５〜ＦＦ８から出力される期待値の値とが一致したときに、それぞれ‘０’を出力する。
【００４８】
ＮＯＲゲートＮＲ１は、排他的ＯＲゲートＥＲ１〜ＥＲ４の出力が総て‘０’になったときにのみ‘１’を出力する。
【００４９】
したがって、ＮＯＲゲートＮＲ１の出力である検証信号は、セクタ指定信号Ｓ１〜Ｓ４の値とフリップフロップＦＦ５〜ＦＦ８から出力される期待値の値が総て一致したときに‘１’となり、セクタ指定信号Ｓ１〜Ｓ４の値とフリップフロップＦＦ５〜ＦＦ８から出力される期待値の値との不一致があるときは、‘０’となる。
【００５０】
図８に、検証部３３を用いて行う消去機能試験の実行例を示す。
【００５１】
図８（ａ）は、デコーダ２からセクタ指定信号Ｓ１〜Ｓ４が正常に出力されているときの動作波形の例である。
【００５２】
この例では、セクタ指定信号Ｓ１〜Ｓ４が順次‘１’となるよう、選択信号Ａ０および選択信号Ａ１を変化させる。
【００５３】
この選択信号Ａ０、Ａ１の変化に合わせて、期待値データ‘１’をクロック信号でシフトさせ、フリップフロップＦＦ５〜ＦＦ８から順次‘１’を出力させる。
【００５４】
この場合、セクタ指定信号Ｓ１〜Ｓ４の値とフリップフロップＦＦ５〜ＦＦ８から出力される値が総ての期間で一致しているので、検証信号は全期間を通じて‘１’となる。
【００５５】
一方、図８（ｂ）は、デコーダ２から出力されるセクタ指定信号Ｓ１〜Ｓ４のうち、セクタ指定信号Ｓ３に異常があったときの動作波形の例である。
【００５６】
この例では、本来、セクタ指定信号Ｓ１のみが出力されるはずのときに、同時にセクタ指定信号Ｓ３も出力される異常が発生したときの例を示す。
【００５７】
この場合、セクタ指定信号Ｓ３に異常が発生したときに、フリップフロップＦＦ７から出力される期待値との間に不一致が生じ、この不一致が、直ちに検証信号の値‘０’として出力される。
【００５８】
このように、セクタ指定信号が正常に出力されたときは、検証信号として‘１’が出力され、セクタ指定信号の発生に異常がある場合は、検証信号として‘０’が出力されるので、これにより、半導体不揮発性メモリ１のセクタ単位での消去動作が正常に実行されるかどうかを直ちに判定することができる。
【００５９】
このような本実施例によれば、検証信号として期待値との比較結果が出力されるので、セクタ単位での消去動作が正常に実行されるかどうかの判定を直ちに行うことができる。
【００６０】
また、実施例２に比べて、試験に要する時間を短縮することができる。
【００６１】
ここで、実施例２の場合、セクタ数をｎとすると、セクタ数ｎ個分あるセクタ指定信号の数ｎだけ、パラレル−シリアル変換型シフトレジスタへのロード動作を行い、その都度、セクタ数ｎ個分のクロック信号入力によるシフト動作を行う必要がある。したがって、全セクタ信号が正常に出力されるかどうかを検証するためには、ｎ２個分のクロック信号の入力が必要である。
【００６２】
これに対して、本実施例の場合、期待値データのシフトには、セクタ数ｎ個分のクロック信号の入力があれば、総てのセクタ指定信号に対する検証を行うことができる。したがって、実施例２に比べて、検証に要する時間を１／ｎとすることができる。セクタ数ｎが大きいほど、その時間短縮効果も大きい。
【図面の簡単な説明】
【００６３】
【図１】本発明の消去機能試験方法による検証を実行する検証部と半導体不揮発性メモリとを接続した実施の形態を示すブロック図。
【図２】半導体不揮発性メモリのセクタを指定する信号を発生するデコーダの入出力信号の関係を示す真理値表。
【図３】本発明の消去機能試験方法の手順を示すフローチャート。
【図４】本発明の消去機能試験方法による検証を実行する検証部の実施例１の構成の例を示すブロック図。
【図５】本発明の消去機能試験方法による検証を実行する検証部の実施例２の構成の例を示すブロック図。
【図６】実施例２の検証部を用いた消去機能試験方法の実行例を示す波形図。
【図７】本発明の消去機能試験方法による検証を実行する検証部の実施例３の構成の例を示すブロック図。
【図８】実施例３の検証部を用いた消去機能試験方法の実行例を示す波形図。
【符号の説明】
【００６４】
１  半導体不揮発性メモリ
２  デコーダ
３、３１、３２、３３  検証部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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