(57)【要約】【課題】急峻な不純物プロファイルを呈する第１ｎ型半導体層と第１ｐ型半導体層を備えたサイリスタを有する半導体装置の製造方法を提供する。【解決手段】第１ｐ型半導体層ｐ１と、第１ｎ型半導体層ｎ１と、第２ｐ型半導体層ｐ２と、第２ｎ型半導体層ｎ２とを順に接合してなるサイリスタを有する半導体装置の製造方法であって、半導体基板１１の表面層に、ｐ型不純物を含む第２ｐ型半導体層ｐ２を形成する工程と、エピタキシャル成長により、第２ｐ型半導体層ｐ２が設けられた半導体基板１１上に、ｎ型不純物を含む第１ｎ型半導体層ｎ１を形成する工程と、エピタキシャル成長により、第１ｎ型半導体層ｎ１上に、第１ｎ型半導体層ｎ１を形成する工程よりも低い成膜温度で、ｐ型不純物を含む第１ｐ型半導体層ｐ１を形成する工程とを有することを特徴とする半導体装置の製造方法である。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１ｐ型半導体層と、第１ｎ型半導体層と、第２ｐ型半導体層と、第２ｎ型半導体層とを順に接合してなるサイリスタを有する半導体装置の製造方法であって、
半導体基板の表面層に、ｐ型不純物を含む前記第２ｐ型半導体層を形成する工程と、
エピタキシャル成長により、前記第２ｐ型半導体層が設けられた前記半導体基板上に、ｎ型不純物を含む前記第１ｎ型半導体層を形成する工程と、
エピタキシャル成長により、前記第１ｎ型半導体層上に、当該第１ｎ型半導体層を形成する工程よりも低い成膜温度で、ｐ型不純物を含む前記第１ｐ型半導体層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記ｎ型不純物はヒ素である
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記ｐ型不純物はホウ素である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、さらに詳しくは、サイリスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory)の新しい構造として、サイリスタ（Thyristor)を用いたＳＲＡＭ、すなわちThyristorＲＡＭ（以下、ＴＲＡＭと表記する）の開発が進められている。サイリスタは基本的に第１ｐ型半導体層と、第１ｎ型半導体層と、第２ｐ型半導体層と、第２ｎ型半導体層とが順に接合されたものであり、端部に設けられた第１ｐ型半導体層にアノード電極が接続され、反対側の端部に設けられた第２ｎ型半導体層にカソード電極が接続されている。このサイリスタの構成においては、第１ｎ型半導体層と第２ｎ型半導体層の間に配置される第２ｐ型半導体層に、ＭＯＳ構造を有するゲート電極を形成することで、高速動作を可能にした例が報告されている（例えば、特許文献１参照）。
【０００３】
上述したようなＴＲＡＭを半導体基板内に作り込む場合には、一般的に深さ方向の不純物プロファイルにより、メモリセルの大きさが規定される。これまでは、イオン注入により半導体基板に不純物を導入することが行われてきたが、より急峻な不純物プロファイルの形成およびメモリセル面積の縮小のため、エピタキシャル成長により不純物を導入しながら、半導体基板上にｎ型半導体層およびｐ型半導体層を形成する技術が検討されている。
【０００４】
上述したようなＴＲＡＭとしては、図７の概略構成断面図に示すように、半導体基板１１の表面側に設けられた第２ｐ型半導体層ｐ２上に、第１ｎ型半導体層ｎ１と第１ｐ型半導体層ｐ１とをこの順に積層させたものがある。このようなＴＲＡＭを製造する場合には、半導体基板１１上にゲート絶縁膜１２を介して設けられたゲート電極１３の一方側の第２ｐ型半導体層ｐ２上に、エピタキシャル成長により、ヒ素（Ａｓ）からなるｎ型不純物を含む第１ｎ型半導体層ｎ１を形成する。続いて、第１ｎ型半導体層ｎ１上に、エピタキシャル成長により、ホウ素（Ｂ）からなるｐ型不純物を含む第１ｐ型半導体層ｐ１を形成する。また、ゲート電極１３の他方側の第２ｐ型半導体層ｐ２上に、エピタキシャル成長により、Ａｓからなるｎ型不純物を含む第２ｎ型半導体層ｎ２を形成する。
【０００５】
ここで、上記第１ｎ型半導体層ｎ１と第１ｐ型半導体層ｐ１のエピタキシャル成長は、同一チャンバーにて、成膜温度を変えずに、７５０℃程度の成膜温度で、連続して行われる。
【０００６】
【特許文献１】米国特許第６４６２３５９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述したような製造方法では、第１ｎ型半導体層ｎ１と第１ｐ型半導体層ｐ１の深さ（Depth)方向の不純物濃度（Concentration）のグラフを図８に示すように、Ａｓからなるｎ型不純物の表面偏析により、下層側の第１ｎ型半導体層ｎ１中のＡｓが、上層となる第１ｐ型半導体層ｐ１の表面まで偏析してしまう。このため、第１ｐ型半導体層ｐ１の実質的な不純物濃度（正孔濃度）が低下してしまい、第１ｎ型半導体層ｎ１と第１ｐ型半導体層ｐ１とが急峻な不純物プロファイルとならず、ＴＲＡＭとしての機能が悪化するという問題があった。
【０００８】
そこで、上述したような課題を解決するために、本発明は、急峻な不純物プロファイルを呈する第１ｎ型半導体層と第１ｐ型半導体層とを備えたサイリスタを有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述したような目的を達成するために、本発明の半導体装置の製造方法は、第１ｐ型半導体層と、第１ｎ型半導体層と、第２ｐ型半導体層と、第２ｎ型半導体層とを順に接合してなるサイリスタを有する半導体装置の製造方法であって、次のような工程を順次行うことを特徴としている。まず、半導体基板の表面層に、ｐ型不純物を含む第２ｐ型半導体層を形成する工程を行う。次に、エピタキシャル成長により、第２ｐ型半導体層が設けられた半導体基板上に、ｎ型不純物を含む第１ｎ型半導体層を形成する工程を行う。次いで、エピタキシャル成長により、第１ｎ型半導体層上に、第１ｎ型半導体層を形成する工程よりも低い成膜温度で、ｐ型不純物を含む第１ｐ型半導体層を形成する工程を行う。
【００１０】
このような半導体装置の製造方法によれば、エピタキシャル成長により、第１ｎ型半導体層上に、第１ｎ型半導体層を形成する工程よりも低い成膜温度で、ｐ型不純物を含む第１ｐ型半導体層を形成することで、発明の実施の形態で詳細に説明するように、第１ｐ型半導体層へのｎ型不純物の拡散が抑制されることが確認された。これにより、第１ｐ型半導体層の実質的な不純物濃度（正孔濃度）の低下が抑制されるため、第１ｎ型半導体層と第１ｐ型半導体層の不純物プロファイルを急峻にすることが可能となる。
【発明の効果】
【００１１】
以上、説明したように、本発明の半導体装置の製造方法によれば、第１ｎ型半導体層と第１ｐ型半導体層とが急峻な不純物プロファイルを呈するため、ＴＲＡＭとしての機能を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、背景技術で図７を用いて説明した構成と同様の構成には同一の番号を付して説明する。
【００１３】
まず、図１（ａ）に示すように、例えばシリコン基板からなる半導体基板１１に、素子形成領域を分離するため、例えばＳＴＩ（Shallow Trench Isolation)構造からなる素子分離領域（図示省略）を形成する。次に、イオン注入により、半導体基板１１にｎ型ウェル領域（図示省略）を形成した後、イオン注入により、半導体基板１１の表面側にｐ型不純物を導入することで、ｐ型半導体層（ｐ型シリコン層）を形成する。このｐ型半導体層が、サイリスタの第２ｐ型半導体層ｐ２になる。
【００１４】
この第２ｐ型半導体層ｐ２のイオン注入条件の一例としては、ｐ型不純物としてＢを用い、ドーズ量を例えば３×１０12ｃｍ-2に設定する。
【００１５】
次に、図１（ｂ）に示すように、上記半導体基板１１上に、例えば酸化シリコン（ＳｉＯ2）からなるゲート絶縁膜１２を、１ｎｍ〜１０ｎｍの膜厚で形成する。このゲート絶縁膜１２としては、上記ＳｉＯ2に限らず、酸窒化シリコン（ＳｉＯＮ）や、酸化ハフニウム（ＨｆＯ2）、酸窒化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）などの通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることができる。
【００１６】
次に、第２ｐ型半導体層ｐ２となる領域上の上記ゲート絶縁膜１２上に、例えばポリシリコンからなるゲート電極１３を形成する。このゲート電極１３を形成するには、例えば上記ゲート絶縁膜１２上にポリシリコンからなるゲート電極膜を成膜した後、このゲート電極膜上にハードマスクとなる窒化シリコン（ＳｉＮ）膜を成膜し、通常のリソグラフィー技術により、ＳｉＮ膜上にレジストパターン（図示省略）を形成する。次に、このレジストパターンをマスクに用いたエッチングにより、ハードマスク１４に覆われた状態のゲート電極１３をパターン形成する。その後、上記レジストパターンを除去する。
【００１７】
上記ゲート電極１３としては、上述したポリシリコン以外に、金属やシリコンゲルマニウム（ＳｉＧｅ）などで形成することも可能である。
【００１８】
次いで、図１（ｃ）に示すように、上記ハードマスク１４およびゲート電極１３の両側の側壁に、例えばＳｉＮからなるサイドウォール１５を形成する。この場合には、ゲート電極１３を覆う状態で、ゲート絶縁膜１２上に、ＳｉＮ膜を成膜した後、このＳｉＮ膜をエッチバックすることで、上記サイドウォール１５を形成する。このエッチバックにより、ゲート電極１３およびサイドウォール１５の直下以外のゲート絶縁膜１２は除去される。このサイドウォール１５は、上記ＳｉＮ以外に、ＳｉＯ2またはこれらの積層膜で形成されてもよい。
【００１９】
次に、図２（ｄ）に示すように、ハードマスク１４およびサイドウォール１５で被覆されたゲート電極１３を覆う状態で、半導体基板１１上に、例えばＳｉＮからなる第１絶縁膜１６を、例えば２０ｎｍの膜厚で成膜する。次いで、第１絶縁膜１６上に、通常のリソグラフィー技術により、上記ゲート電極１３の一方側（図面左側）、すなわち、第２ｐ型半導体層ｐ２の一部上を開口したレジストパターン（図示省略）を形成する。その後、このレジストパターンをマスクとして用いたエッチングにより、第２ｐ型半導体層ｐ２上の上記第１絶縁膜１６に開口部１６ａを形成する。このエッチング加工により、後工程で、第１ｎ型半導体層を選択エピタキシャル成長させる領域のみ半導体基板１１（第２ｐ型半導体層ｐ２）面が露出される。その後、上記レジストパターンを除去する。
【００２０】
なお、ここでは一例として、上記第１絶縁膜１６にＳｉＮ膜を用いたが、エピタキシャル成長時にシリコン基板からなる半導体基板１１に対して選択性がとれればよく、その他の種類の絶縁膜であってもよい。
【００２１】
次に、図２（ｅ）に示すように、例えばフッ酸（ＨＦ）などの薬液を用いて、上記開口部１６ａから露出された第２ｐ型半導体層ｐ２の表面を清浄化する。次いで、エピタキシャル成長により、選択的に、上記第２ｐ型半導体層ｐ２上に、例えばＡｓからなるｎ型不純物を含む第１ｎ型半導体層（第１ｎ型シリコン層）ｎ１を５０ｎｍの膜厚で形成する。この第１ｎ型半導体層ｎ１のＡｓ濃度は、１×１０18ｃｍ-3となるように設定される。
【００２２】
ここで、第１ｎ型半導体層ｎ１の形成工程は、７５０℃〜８００℃の成膜温度で行われ、この範囲内の成膜温度でエピタキシャル成長させることで、第１ｎ型半導体層ｎ１を異常成長させることなく、効率よく堆積させることが可能となる。
【００２３】
上記第１ｎ型半導体層ｎ１のエピタキシャル成長の条件の一例としては、成膜ガスとして、ジクロロシラン（Dichlorosilane（ＤＣＳ））、水素（Ｈ2）により１vol%に希釈されたアルシン（ＡｓＨ3）、塩化水素（ＨＣｌ）、Ｈ2を用い、ガス流量をＤＣＳ／ＡｓＨ3／ＨＣｌ／Ｈ2＝５０／２５／１０／２００００（ｍｌ／ｍｉｎ）とする。また、成膜圧力を大気圧（１０１３ｈＰａ）、成膜温度を７５０℃に設定する。ただし、上記ガス流量は、標準状態における体積流量を示すものとし、これ以降に示すガス流量についても同様であることとする。
【００２４】
次いで、図２（ｆ）に示すように、上記エピタキシャル成長に連続して、エピタキシャル成長により、選択的に、上記第１ｎ型半導体層ｎ１上に、第１ｎ型半導体層ｎ１の形成工程よりも低い成膜温度で、例えばＢからなるｐ型不純物を含む第１ｐ型半導体層（第１ｐ型シリコン層）ｐ１を２００ｎｍの膜厚で形成する。この第１ｐ型半導体層ｐ１のＢ濃度は、１×１０20ｃｍ-3となるように設定される。この第１ｐ型半導体層ｐ１の成膜工程は、第１ｎ型半導体層ｎ１の成膜工程と同一チャンバーで行うこととする。
【００２５】
上記第１ｐ型半導体層ｐ１の成膜工程は、６００℃〜７４０℃の成膜温度で行われ、成膜温度が低い程、第１ｐ型半導体層ｐ１の堆積に要する時間は長くなるが、堆積時間の許容範囲内で、成膜温度が低い方が、第１ｎ型半導体層ｎ１から第１ｐ型半導体層ｐ１へのｎ型不純物の表面偏析が確実に抑制されるため好ましい。特に、第１ｎ型半導体層ｎ１の形成工程よりも１００℃以上低い６００℃〜６５０℃であることが好ましい。ここで、第１ｐ型半導体層ｐ１を６００℃〜６５０℃でエピタキシャル成長させた場合の第１ｎ型半導体層ｎ１と第１ｐ型半導体層ｐ１の深さ（Depth）方向の不純物濃度（Concentration)を図３のグラフに示す。
【００２６】
このグラフに示すように、図８に示した第１ｎ型半導体層ｎ１と第１ｐ型半導体層ｐ１の成膜温度を７５０℃とした場合の深さ方向の不純物濃度のグラフと比較して、第１ｐ型半導体層ｐ１へのＡｓの拡散が抑制されることが確認された。なお、図３と図８のグラフは同一数値軸を示す。これにより、第１ｐ型半導体層ｐ１の実質的な不純物濃度（正孔濃度）の低下が抑制されるため、第１ｐ型半導体層ｐ１と第１ｎ型半導体層ｎ１は急峻な不純物プロファイルを呈する。
【００２７】
上記第１ｐ型半導体層ｐ１のエピタキシャル成長条件の一例としては、成膜ガスとして、ＤＣＳ、水素（Ｈ2）により０．０１vol％に希釈されたジボラン（Ｂ2Ｈ6）、ＨＣｌ、Ｈ2を用い、ガス流量をＤＣＳ／ＨＣｌ／Ｂ2Ｈ6／Ｈ2＝５０／２５／１５０／２００００（ｍｌ／ｍｉｎ）とする。また、成膜温度を６５０℃、処理圧力を１．３３ｋＰａに設定する。
【００２８】
次に、図４（ｇ）に示すように、第１ｎ型半導体層ｎ１および第１ｐ型半導体層ｐ１を覆う状態で、第１絶縁膜１６上に、例えばＳｉＮからなる第２絶縁膜１７を例えば２０ｎｍの膜厚で成膜する。
【００２９】
次いで、第２絶縁膜１７上に、通常のリソグラフィー技術により、上記ゲート電極１３の他方側（図面右側）となる第２ｐ型半導体層ｐ２の一部上を開口したレジストパターン（図示省略）を形成する。その後、このレジストパターンをマスクとして用いたエッチングにより、第２ｐ型半導体層ｐ２上の上記第２絶縁膜１７および第１絶縁膜１６に開口部１７ａを形成する。このエッチング加工により、後工程で選択エピタキシャル成長させる領域のみ半導体基板１１（第２ｐ型半導体層ｐ２）面が露出される。その後、上記レジストパターンを除去する。
【００３０】
続いて、図４（ｈ）に示すように、例えばフッ酸（ＨＦ）などの薬液を用いて、上記開口部１７ａから露出された第２ｐ型半導体層ｐ２の表面を清浄化する。次いで、エピタキシャル成長により、選択的に、第２ｐ型半導体層ｐ２上に、例えばＡｓからなるｎ型不純物を含む第２ｎ型半導体層（第２ｎ型シリコン層）ｎ２を１００ｎｍの膜厚で形成する。この第２ｎ型半導体層ｎ２のＡｓ濃度は、１×１０20ｃｍ-3となるように設定される。
【００３１】
この後の工程は、図４（ｉ）に示すように、通常の電極形成技術によって、第１ｐ型半導体層ｐ１に接続されるアノード電極Ａと、第２ｎ型半導体層ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型半導体層ｐ１と第２ｎ型半導体層ｎ２を露出させるため、第１ｐ型半導体層ｐ１上の第２絶縁膜１７を除去する。また、層間絶縁膜を形成する前に、ゲート電極１３上のハードマスク１４を除去し、露出された第１ｐ型半導体層ｐ１、第２ｎ型半導体層ｎ２およびゲート電極の表面にサリサイド工程によって、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００３２】
以上のようにして、第１ｐ型半導体層ｐ１、第１ｎ型半導体層ｎ１、第２ｐ型半導体層ｐ２および第２ｎ型半導体層ｎ２をこの順に接合してなるサイリスタを有する半導体装置が製造される。
【００３３】
このような半導体装置の製造方法によれば、第１ｎ型半導体層ｎ１の成膜工程よりも低い温度で、第１ｎ型半導体層ｎ１上に第１ｐ型半導体層ｐ１をエピタキシャル成長させることから、第１ｐ型半導体層ｐ１へのｎ型不純物の拡散が抑制される。これにより、第１ｎ型半導体層ｎ１と第１ｐ型半導体層ｐ１の不純物プロファイルを急峻にすることができるため、ＴＲＡＭとしての機能を向上させることができる。
【００３４】
また、第１ｎ型半導体層ｎ１と第１ｐ型半導体層ｐ１とを同一チャンバーで、連続してエピタキシャル成長させることができるため、生産性を向上させることができる。
【００３５】
なお、上記実施形態においては、第１ｎ型半導体層ｎ１と第１ｐ型半導体層ｐ１を第２ｎ型半導体層ｎ２よりも先に形成する例について説明したが、第２ｎ型半導体層ｎ２を先に形成してもよい。
【００３６】
（変形例１）
また、図５に示すように、半導体基板１１内に作り込まれた第２ｐ型半導体層ｐ２の一部、具体的には、第１ｎ型半導体層ｎ１と第１p型半導体層ｐ１の形成領域とはゲート電極１３を挟んで反対側の半導体基板１１の表面層に、第２ｎ型半導体層ｎ２’を形成してもよい。
【００３７】
この場合には、図１（ｃ）を用いて説明したサイドウォール１５を形成する工程の後で、図２（ｄ）を用いて説明した第１絶縁膜１６を形成する工程の前に、または、図２（ｆ）を用いて説明した第１ｐ型半導体層ｐ１を形成する工程の後に、第２ｎ型半導体層ｎ２’の形成領域上が開口された状態のイオン注入マスクを半導体基板１１上に形成する。続いて、イオン注入により、半導体基板１１の表面層にｎ型不純物を導入することで、第２ｐ型半導体層ｐ２の表面側の一部に第２ｎ型半導体層ｎ２’を形成する。
【００３８】
（変形例２）
また、図６に示すように、第１ｎ型半導体層ｎ１’を半導体基板１１の表面層の一部と半導体基板１１上とに作り分ける場合にも、本発明は適用可能である。
【００３９】
この場合には、図１（ｃ）を用いて説明したサイドウォール１５を形成する工程の後、図２（ｄ）を用いて説明した第１絶縁膜１６を形成する工程の前に、ゲート電極１３の一方側（図面左側）の第１ｎ型半導体層ｎ１ａ’の形成領域上が開口された状態のイオン注入マスクを半導体基板１１上に形成する。次に、イオン注入により、半導体基板１１の表面層に、例えばＡｓからなるｎ型不純物を導入することで、第２ｐ型半導体層ｐ２の表面側の一部に第１ｎ型半導体層ｎ１ａ’を形成する。
【００４０】
次いで、エピタキシャル成長により、選択的に、第１ｎ型半導体層ｎ１ａ’上に、Ａｓからなるｎ型不純物を含む第１ｎ型半導体層ｎ１ｂ’を形成する。以上のようにして、第１ｎ型半導体層ｎ１ａ’と第１ｎ型半導体層ｎ１ｂ’とからなる第１ｎ型半導体層ｎ１’が形成される。その後、エピタキシャル成長により、選択的に、第１ｎ型半導体層ｎ１’上に、例えばＢからなるｐ型不純物を含む第１ｐ型半導体層ｐ１を形成する。この場合、上記第１ｎ型半導体層ｎ１ｂ’は、第１ｐ型半導体層ｐ１から半導体基板１１内へのＢの拡散を防止する拡散防止層として機能する。
【００４１】
なお、上述した実施形態および変形例１、２では、ｎ型不純物としてＡｓ、ｐ型不純物としてＢを用いた例について説明したが、本発明はこれに限定されず、ｎ型不純物としては、Ａｓ以外にリン（Ｐ）、アンチモン（Ｓｂ）、ｐ型不純物としては、Ｂ以外にインジウム（Ｉｎ）を用いた場合にも本発明は適用可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法を用いた場合の第１ｎ型半導体層と第１ｐ型半導体層の深さ方向の不純物濃度を示すグラフである。
【図４】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その３）である。
【図５】本発明の半導体装置の製造方法に係る実施形態の変形例１を説明するための概略構成断面図である。
【図６】本発明の半導体装置の製造方法に係る実施形態の変形例２を説明するための概略構成断面図である。
【図７】従来の半導体装置の製造方法を説明するための概略構成断面図である。
【図８】従来の半導体装置の製造方法を用いた場合の第１ｎ型半導体層と第１ｐ型半導体層の深さ方向の不純物濃度を示すグラフである。
【符号の説明】
【００４３】
１１…半導体基板、ｐ１…第１ｐ型半導体層、ｎ１，ｎ１’…第１ｎ型半導体層、ｐ２…第２ｐ型半導体層、ｎ２，ｎ２’…第２ｎ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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