(57)【要約】【課題】メモリ回路部をＳＲＡＭで構成したＬＣＤドライバにおいて、半導体チップの出力端子数が増加した場合でもチップ取得数の減少を抑制する。【解決手段】ＳＲＡＭセルの平面形状は、半導体チップの長辺方向（Ｘ方向）と平行な一辺の寸法が短辺方向（Ｙ方向）と平行な一辺の寸法よりも長い矩形である。ＳＲＡＭセルを構成する６個のＭＩＳＦＥＴのそれぞれのゲート電極７ａ、７ｂ、８ａ、８ｂは、半導体チップの長辺と平行な方向（Ｘ方向）に沿って一列に延在している。これにより、ＳＲＡＭセルの短辺の寸法が短くなるので、半導体チップの短辺の寸法も短くなる。【選択図】図３
2008130792.tif 000002
【特許請求の範囲】
【請求項１】
一対の長辺と一対の短辺とを有する矩形の半導体チップの主面にＳＲＡＭ回路が形成された半導体装置であって、
前記ＳＲＡＭ回路を構成する複数のＳＲＡＭセルのそれぞれは、第１ｐ型ウエルに形成された第１駆動用ＭＩＳＦＥＴおよび第１転送用ＭＩＳＦＥＴと、前記長辺方向に沿って前記第１ｐ型ウエルに隣接する第１ｎ型ウエルに形成された第１負荷用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴと、前記長辺方向に沿って前記第１ｎ型ウエルに隣接する第２ｐ型ウエルに形成された第２駆動用ＭＩＳＦＥＴおよび第２転送用ＭＩＳＦＥＴからなる完全ＣＭＯＳ型で構成され、
前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴからなる第１インバータと、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴからなる第２インバータとが、交差結合されてフリップフロップ回路を構成し、
前記第１転送用ＭＩＳＦＥＴの第１ゲート電極と、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴに共通の第２ゲート電極と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴに共通の第３ゲート電極と、前記第２転送用ＭＩＳＦＥＴの第４ゲート電極は、それぞれ前記長辺方向に沿って延在し、かつ前記短辺方向には互いに重ならないように配置されていることを特徴とする半導体装置。
【請求項２】
前記第１、第２、第３および第４ゲート電極は、前記長辺方向に沿って一列に延在していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＳＲＡＭ回路は、ＬＣＤドライバ回路の一部を構成しており、前記半導体チップの主面には、前記長辺方向に沿って複数の出力端子が配置されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１、第２、第３および第４ゲート電極は、同一層の導電膜をパターニングして形成したものであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１、第２、第３および第４ゲート電極の上部には、前記フリップフロップ回路を形成するための局所配線を含む複数層のメタル配線が形成されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記複数層のメタル配線は、前記短辺方向に沿って延在する一対の相補性データ線、電源電圧線および基準電圧線と、前記長辺方向に沿って延在するワード線とを含むことを特徴とする請求項５記載の半導体装置。
【請求項７】
一対の長辺と一対の短辺とを有する矩形の半導体チップの主面にＳＲＡＭ回路が形成された半導体装置であって、
前記ＳＲＡＭ回路を構成する複数のＳＲＡＭセルのそれぞれは、第１ｐ型ウエルの第１活性領域に形成された第１駆動用ＭＩＳＦＥＴおよび第１転送用ＭＩＳＦＥＴと、前記長辺方向に沿って前記第１ｐ型ウエルに隣接する第１ｎ型ウエルの第２活性領域に形成された第１負荷用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴと、前記長辺方向に沿って前記第１ｎ型ウエルに隣接する第２ｐ型ウエルの第３活性領域に形成された第２駆動用ＭＩＳＦＥＴおよび第２転送用ＭＩＳＦＥＴからなる完全ＣＭＯＳ型で構成され、
前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴからなる第１インバータと、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴからなる第２インバータとが、交差結合されてフリップフロップ回路を構成し、
前記第１、第２、第３活性領域は、それぞれ前記長辺方向に沿って延在していることを特徴とする半導体装置。
【請求項８】
前記ＳＲＡＭ回路は、ＬＣＤドライバ回路の一部を構成しており、前記半導体チップの主面には、前記長辺方向に沿って複数の出力端子が配置されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１転送用ＭＩＳＦＥＴの第１ゲート電極と、前記第１駆動用ＭＩＳＦＥＴの第２ゲート電極と、前記第１負荷用ＭＩＳＦＥＴの第３ゲート電極と、前記第２負荷用ＭＩＳＦＥＴの第４ゲート電極と、前記第２転送用ＭＩＳＦＥＴの第５ゲート電極と、前記第２駆動用ＭＩＳＦＥＴの第６ゲート電極は、それぞれ前記短辺方向に沿って延在していることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記第１、第２、第３、第４、第５および第６ゲート電極は、同一層の導電膜をパターニングして形成したものであることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１、第２、第３、第４、第５および第６ゲート電極の上部には、前記フリップフロップ回路を形成するための局所配線を含む複数層のメタル配線が形成されていることを特徴とする請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＬＣＤドライバに内蔵されるＳＲＡＭ(Static Random Access Memory)のメモリセルレイアウトに適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平０９−２７０４６８号公報（特許文献１）は、２個の駆動用ｎＭＯＳトランジスタ（ＱＮ１、ＱＮ２）、２個の転送用ｎＭＯＳトランジスタ（ＱＮ３、ＱＮ４）および２個の負荷用ｐＭＯＳトランジスタ（ＱＰ１、ＱＰ２）でメモリセルを構成した完全ＣＭＯＳ型ＳＲＡＭを開示している。
【０００３】
上記ＳＲＡＭセルの平面形状は、長手方向（Ｘ方向）を有する矩形である。ｎＭＯＳトランジスタ（ＱＮ１、ＱＮ３）は、Ｘ方向の一端側領域（１３Ａ）に配置され、ｎＭＯＳトランジスタ（ＱＮ２、ＱＮ４）は、上記一端側と反対側の領域（１３Ｂ）に配置され、ｐＭＯＳトランジスタ（ＱＰ１、ＱＰ２）は、矩形の中央部に配置されている。領域（１３Ａ）と領域（１２）との間および領域（１３Ｂ）と領域（１２）との間には、素子分離領域（１４Ａおよび１４Ｂ）が形成されている。ｐＭＯＳトランジスタ（ＱＰ１、ＱＰ２）は、それぞれ領域（１２）内のｎＭＯＳトランジスタ（ＱＮ１）側および（ＱＮ２）側に配置されている。ビット線方向は、Ｘ方向と直角（Ｙ方向）であり、ワード線方向は、Ｘ方向と平行である。さらに、ｎＭＯＳトランジスタ（ＱＮ１、ＱＮ４）およびｐＭＯＳトランジスタ（ＱＰ１）は、それぞれ領域（１３Ａ、１３Ｂおよび１２）のＹ方向の一端側に配置され、ｎＭＯＳトランジスタ（ＱＮ３、ＱＮ２）およびｐＭＯＳトランジスタ（ＱＰ２）は、上記一端側と反対側に配置されている。
【０００４】
ｎＭＯＳトランジスタ（ＱＮ３、ＱＮ４）は、それぞれＸ方向に延在するゲート（Ｗ１０、Ｗ２０）を有している。ｎＭＯＳトランジスタ（ＱＮ１）とｐＭＯＳトランジスタ（ＱＰ１）は、Ｘ方向に延在する共通のゲート（Ｇ１０）を有している。ｎＭＯＳトランジスタ（ＱＮ２）とｐＭＯＳトランジスタ（ＱＰ２）は、Ｘ方向に延在する共通のゲート（Ｇ２０）を有している。すなわち、６個のＭＯＳトランジスタのゲート（Ｗ１０、Ｗ２０、Ｇ１０、Ｇ２０）は、いずれもＸ方向に延在しており、ゲート（Ｗ１０、Ｇ２０）とゲート（Ｗ２０、Ｇ１０）とは、Ｙ方向に２列に配置されている。
【０００５】
上記したレイアウトによれば、ＳＲＡＭセルのＹ方向の幅が短くなり、Ｙ方向に延在するビット線が短くなるので、ビット線の容量および抵抗が低減され、完全ＣＭＯＳ型ＳＲＡＭセルのアクセス速度が向上するという効果が得られる。
【特許文献１】特開平０９−２７０４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
携帯電話の高機能化や液晶画面の大型化に伴って、携帯電話に内蔵されるＬＣＤドライバの出力端子数が増加している。ＬＣＤドライバの出力端子は、半導体チップの長辺に沿って配置されるので、出力端子数が増加すると、半導体チップの長辺がさらに長くなり、一枚の半導体ウエハから取得されるチップ数が減少する。このようなチップ取得数の減少を抑制するためには、半導体チップの短辺の長さをさらに短くすることが有効である。
【０００７】
携帯電話用ＬＣＤドライバは、メモリ回路部、ロジック回路部、入出力回路部、入出力端子などを備えており、メモリ回路部には、バッテリーの寿命を考慮して、低消費電力で動作するＳＲＡＭが使用されている。
【０００８】
上記ＳＲＡＭは、ＬＣＤドライバを構成する回路のなかでも面積占有率が高いことから、半導体チップの短辺の長さをさらに短くするためには、半導体チップの平面形状に見合った面積効率の高いＳＲＡＭセルレイアウトを案出することが要求される。
【０００９】
本発明の目的は、メモリ回路部をＳＲＡＭで構成したＬＣＤドライバにおいて、半導体チップの出力端子数が増加した場合でも、チップ取得数の減少を抑制することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
（１）本発明の半導体装置は、一対の長辺と一対の短辺とを有する矩形の半導体チップの主面にＳＲＡＭ回路が形成された半導体装置であって、前記ＳＲＡＭ回路を構成する複数のＳＲＡＭセルのそれぞれは、第１ｐ型ウエルに形成された第１駆動用ＭＩＳＦＥＴおよび第１転送用ＭＩＳＦＥＴと、前記長辺方向に沿って前記第１ｐ型ウエルに隣接する第１ｎ型ウエルに形成された第１負荷用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴと、前記長辺方向に沿って前記第１ｎ型ウエルに隣接する第２ｐ型ウエルに形成された第２駆動用ＭＩＳＦＥＴおよび第２転送用ＭＩＳＦＥＴからなる完全ＣＭＯＳ型で構成され、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴからなる第１インバータと、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴからなる第２インバータとが、交差結合されてフリップフロップ回路を構成し、前記第１転送用ＭＩＳＦＥＴの第１ゲート電極と、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴに共通の第２ゲート電極と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴに共通の第３ゲート電極と、前記第２転送用ＭＩＳＦＥＴの第４ゲート電極は、それぞれ前記長辺方向に沿って延在し、かつ前記短辺方向には互いに重ならないように配置されているものである。
【００１３】
（２）本発明の半導体装置は、一対の長辺と一対の短辺とを有する矩形の半導体チップの主面にＳＲＡＭ回路が形成された半導体装置であって、前記ＳＲＡＭ回路を構成する複数のＳＲＡＭセルのそれぞれは、第１ｐ型ウエルの第１活性領域に形成された第１駆動用ＭＩＳＦＥＴおよび第１転送用ＭＩＳＦＥＴと、前記長辺方向に沿って前記第１ｐ型ウエルに隣接する第１ｎ型ウエルの第２活性領域に形成された第１負荷用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴと、前記長辺方向に沿って前記第１ｎ型ウエルに隣接する第２ｐ型ウエルの第３活性領域に形成された第２駆動用ＭＩＳＦＥＴおよび第２転送用ＭＩＳＦＥＴからなる完全ＣＭＯＳ型で構成され、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴからなる第１インバータと、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴからなる第２インバータとが、交差結合されてフリップフロップ回路を構成し、前記第１、第２、第３活性領域は、それぞれ前記長辺方向に沿って延在しているものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ＬＣＤドライバを構成する半導体チップの平面形状に見合った面積効率の高いＳＲＡＭセルレイアウトを実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は、本実施の形態である携帯電話用のＬＣＤドライバ（液晶表示駆動用半導体装置）を構成する半導体チップの全体平面図である。
【００１８】
半導体チップ１Ａは、例えば長辺（Ｘ方向）が２０〜３０ｍｍ、短辺（Ｙ方向）が１〜２ｍｍの単結晶シリコン基板からなり、その主面には、ＬＣＤドライバを構成する回路（ＳＲＡＭマット１０１、ロジック回路部１０２、入力回路部１０３、出力回路部１０４）が形成されている。ＳＲＡＭマット１０１の全体のビット数は、例えば１．６メガビット（Ｍｂｉｔ）である。また、図示は省略するが、入力回路部１０３には、半導体チップ１Ａの長辺方向に沿って複数個の入力端子が一列に配置されており、出力回路部１０４には、半導体チップ１Ａの長辺方向に沿って複数個の出力端子が一列または二列に配置されている。
【００１９】
図２は、上記ＳＲＡＭマット１０１に形成されたＳＲＡＭセルを示す等価回路図である。ＳＲＡＭセルは、一対の相補性データ線（ＤＬ、／ＤＬ）とワード線（ＷＬ）との交差部に配置された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）によって構成されている。駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）および転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）はｐチャネル型ＭＩＳＦＥＴで構成されている。すなわち、ＳＲＡＭセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。
【００２０】
ＳＲＡＭセルを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は第１のインバータ（ＩＮＶ１）を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は第２のインバータ（ＩＮＶ２）を構成している。これら一対のインバータ（ＩＮＶ１、ＩＮＶ２）はメモリセル内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２１】
上記フリップフロップ回路の一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ１のソース、ドレインの一方に接続され、もう一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレインの一方に接続されている。転送用ＭＩＳＦＥＴＱｔ１のソース、ドレインの他方は、データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレインの他方は、データ線／ＤＬに接続されている。また、フリップフロップ回路の一端（２個の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のそれぞれのソース、ドレインの一方）は、例えば１．５Ｖの電源電圧（Ｖcc）に接続され、他端（２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のそれぞれのソース、ドレインの一方）は、例えば０Ｖの基準電圧（Ｖss)に接続されている。
【００２２】
次に、上記ＳＲＡＭマット１０１に形成されたＳＲＡＭセルの具体的な構成を図３〜図８を用いて説明する。図３〜図７は、メモリセル１個分の領域（４個の＋印で囲まれた矩形の領域）を示す平面図、図８は、図３のＡ−Ａ線に沿った断面図である。なお、図面を見易くするために、平面図（図３〜図７）には、メモリセルを構成する導電層の一部と導電層間を接続する接続孔のみを示し、導電層間を分離する絶縁膜の図示は省略する。すなわち、図３は、主としてゲート電極、第１層メタル配線、第２層メタル配線およびそれらの接続位置を示している。図４は、主としてゲート電極の平面レイアウトを示している。図５は、主としてゲート電極、第１層メタル配線およびそれらの接続位置を示している。図６は、主として第１層メタル配線、第２層メタル配線およびそれらの接続位置を示している。図７は、主として第２層メタル配線、第３層メタル配線およびそれらの接続位置を示している。
【００２３】
ＳＲＡＭセルは、シリコン基板１の主面のｐ型ウエル２ｐ、３ｐおよびｎ型ウエル４ｎに形成されている。これらのウエル（ｐ型ウエル２ｐ、３ｐおよびｎ型ウエル４ｎ）とシリコン基板１との間には、これらのウエルを他の回路のウエルから電気的に分離するための埋め込みｎ型ウエル４ｄｎが形成されている。ＳＲＡＭセルの平面形状は、半導体チップ１Ａの長辺（Ｘ方向）と平行な一辺の寸法が短辺（Ｙ方向）と平行な一辺の寸法よりも長い矩形である。
【００２４】
上記ｎ型ウエル４ｎは、２つのｐ型ウエル２ｐ、３ｐに挟まれた領域に形成されている。また、ｐ型ウエル２ｐ、３ｐおよびｎ型ウエル４ｎは、酸化シリコン膜などの絶縁膜が埋め込まれた素子分離溝５によって互いに分離されている。ｐ型ウエル２ｐ、３ｐ、ｎ型ウエル４ｎ、埋め込みｎ型ウエル４ｄｎおよび素子分離溝５は、周知の製造プロセスによって製造される。
【００２５】
ｐ型ウエル２ｐには、メモリセルを構成する６個のＭＩＳＦＥＴのうち、ｎチャネル型で構成される転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１が形成されている。転送用ＭＩＳＦＥＴＱｔ１は、ｐ型ウエル２ｐに形成されたｎ型半導体領域（ソース、ドレイン）９ａと、ｐ型ウエル２ｐの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極７ａとで構成されている。また、駆動用ＭＩＳＦＥＴＱｄ１は、ｐ型ウエル２ｐに形成されたｎ型半導体領域（ソース、ドレイン）９ａと、ｐ型ウエル２ｐの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極８ａとで構成されている。転送用ＭＩＳＦＥＴＱｔ１のｎ型半導体領域（ソース、ドレイン）９ａの一方と、駆動用ＭＩＳＦＥＴＱｄ１のｎ型半導体領域（ソース、ドレイン）９ａの一方とは、互いに共用されている。
【００２６】
ｐ型ウエル３ｐには、ｎチャネル型で構成される転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２が形成されている。転送用ＭＩＳＦＥＴＱｔ２は、ｐ型ウエル３ｐに形成されたｎ型半導体領域（ソース、ドレイン）９ｂと、ｐ型ウエル３ｐの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極７ｂとで構成されている。また、駆動用ＭＩＳＦＥＴＱｄ２は、ｐ型ウエル３ｐに形成されたｎ型半導体領域（ソース、ドレイン）９ｂと、ｐ型ウエル３ｐの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極８ｂとで構成されている。転送用ＭＩＳＦＥＴＱｔ２のｎ型半導体領域（ソース、ドレイン）９ｂの一方と、駆動用ＭＩＳＦＥＴＱｄ２のｎ型半導体領域（ソース、ドレイン）９ｂの一方とは、互いに共用されている。
【００２７】
ｎ型ウエル４ｎには、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２が形成されている。負荷用ＭＩＳＦＥＴＱｐ１は、ｎ型ウエル４ｎに形成されたｐ型半導体領域（ソース、ドレイン）１０ａと、ｎ型ウエル４ｎの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極８ａとで構成されている。また、負荷用ＭＩＳＦＥＴＱｐ２は、ｎ型ウエル４ｎに形成されたｐ型半導体領域（ソース、ドレイン）１０ｂと、ｎ型ウエル４ｎの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極８ｂとで構成されている。負荷用ＭＩＳＦＥＴＱｐ１のゲート電極８ａは、前記駆動用ＭＩＳＦＥＴＱｄ１のゲート電極８ａと一体に形成されており、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極８ｂは、前記駆動用ＭＩＳＦＥＴＱｄ２のゲート電極８ｂと一体に形成されている。
【００２８】
メモリセルを構成する上記６個のＭＩＳＦＥＴは、周知の製造プロセスによって製造することができる。例えば、６個のＭＩＳＦＥＴのそれぞれのゲート酸化膜６は、ウエル（ｐ型ウエル２ｐ、３ｐ、ｎ型ウエル４ｎ）の表面を熱酸化することによって形成する。また、６個のＭＩＳＦＥＴのそれぞれのゲート電極７ａ、７ｂ、８ａ、８ｂは、ゲート酸化膜６の上部にＣＶＤ法で多結晶シリコン膜を堆積し、続いてフォトレジスト膜をマスクにしてこの多結晶シリコン膜をドライエッチングすることによって形成する。ゲート電極７ａ、７ｂ、８ａ、８ｂを構成する多結晶シリコン膜には、その成膜時に、例えばリンなどのｎ型不純物を導入する。ゲート電極７ａ、７ｂ、８ａ、８ｂは、多結晶シリコン膜上にメタルシリサイド膜を積層したポリサイド膜や、多結晶シリコン膜上にメタル膜を積層したポリメタル膜などで構成することもできる。
【００２９】
また、ｎチャネル型で構成される転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１のそれぞれのｎ型半導体領域（ソース、ドレイン）９ａは、ｐ型ウエル２ｐにｎ型不純物（リンまたはヒ素）をイオン注入することによって形成し、転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２のそれぞれのｎ型半導体領域（ソース、ドレイン）９ｂは、ｐ型ウエル３ｐにｎ型不純物（リンまたはヒ素）をイオン注入することによって形成する。一方、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２のそれぞれのｐ型半導体領域（ソース、ドレイン）１０ａ、１０ｂは、ｎ型ウエル４ｎにｐ型不純物（ホウ素またはフッ化ホウ素）をイオン注入することによって形成する。
【００３０】
図４に示すように、６個のＭＩＳＦＥＴのそれぞれのゲート電極７ａ、７ｂ、８ａ、８ｂは、長辺方向（Ｘ方向）に沿って一列に延在している。
【００３１】
上記６個のＭＩＳＦＥＴで構成されたメモリセルの上部には、ＣＶＤ法で堆積した酸化シリコン膜などからなる層間絶縁膜２０が形成されており、この層間絶縁膜２０の上部には、第１層メタル配線が形成されている。図５に示すように、第１層メタル配線は、パッド層１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂ、第１層局所配線１４ａ、１４ｂ、１５ａ、１５ｂおよび電源電圧線１６である。また、層間絶縁膜２０には、これらの第１層メタル配線とＭＩＳＦＥＴとを接続するコンタクトホール２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ、２４ａ、２４ｂ、２５ａ、２５ｂ、２６ａ、２６ｂが形成されている。これらのコンタクトホールの内部には、タングステン膜などからなるプラグ１７が形成されている。
【００３２】
転送用ＭＩＳＦＥＴＱｔ１のゲート電極７ａとパッド層１１ａとは、コンタクトホール２１ａを通じて互いに接続されており、転送用ＭＩＳＦＥＴＱｔ２のゲート電極７ｂとパッド層１１ｂとは、コンタクトホール２１ｂを通じて互いに接続されている。転送用ＭＩＳＦＥＴＱｔ１のｎ型半導体領域（ソース、ドレイン）９ａの一方とパッド層１２ａとは、コンタクトホール２２ａを通じて互いに接続されており、転送用ＭＩＳＦＥＴＱｔ２のｎ型半導体領域（ソース、ドレイン）９ｂの一方とパッド層１２ｂとは、コンタクトホール２２ｂを通じて互いに接続されている。駆動用ＭＩＳＦＥＴＱｄ１のｎ型半導体領域（ソース、ドレイン）９ａの一方とパッド層１３ａとは、コンタクトホール２３ａを通じて互いに接続されており、駆動用ＭＩＳＦＥＴＱｄ２のｎ型半導体領域（ソース、ドレイン）９ｂの一方とパッド層１３ｂとは、コンタクトホール２３ｂを通じて互いに接続されている。
【００３３】
ゲート電極８ａと第１層局所配線１４ａとは、コンタクトホール２４ａを通じて互いに接続され、ゲート電極８ｂと第１層局所配線１４ｂとは、コンタクトホール２４ｂを通じて互いに接続されている。メモリセルを横切ってＹ方向に延在する電源電圧線１６は、コンタクトホール２７ｃを通じて負荷用ＭＩＳＦＥＴＱｐ１のｐ型半導体領域（ソース、ドレイン）１０ａの一方と接続され、かつコンタクトホール２７ｄを通じて負荷用ＭＩＳＦＥＴＱｐ２のｐ型半導体領域（ソース、ドレイン）１０ｂの一方と接続されている。
【００３４】
転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１によって共用されたｎ型半導体領域９ａと第１層局所配線１５ａとは、コンタクトホール２５ａを通じて互いに接続されており、負荷用ＭＩＳＦＥＴＱｐ１のｐ型半導体領域（ソース、ドレイン）１０ａの一方と第１層局所配線１５ａとは、コンタクトホール２６ａを通じて互いに接続されている。すなわち、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１によって共用されたｎ型半導体領域９ａと負荷用ＭＩＳＦＥＴＱｐ１のｐ型半導体領域（ソース、ドレイン）１０ａの一方とは、第１層局所配線１５ａを介して互いに接続されている。
【００３５】
転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２によって共用されたｎ型半導体領域９ｂと第１層局所配線１５ｂとは、コンタクトホール２５ｂを通じて互いに接続され、負荷用ＭＩＳＦＥＴＱｐ２のｐ型半導体領域（ソース、ドレイン）１０ｂの一方と第１層局所配線１５ｂとは、コンタクトホール２６ｂを通じて互いに接続されている。すなわち、転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２によって共用されたｎ型半導体領域９ｂと負荷用ＭＩＳＦＥＴＱｐ２のｐ型半導体領域（ソース、ドレイン）１０ｂの一方とは、第１層局所配線１５ｂを介して互いに接続されている。
【００３６】
上記第１層メタル配線（パッド層１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂ、第１層局所配線１４ａ、１４ｂ、１５ａ、１５ｂおよび電源電圧線１６）は、例えば層間絶縁膜２０の上部にスパッタリング法でアルミニウム合金膜を堆積し、続いてフォトレジスト膜をマスクにしてこのアルミニウム合金膜をドライエッチングすることによって形成する。
【００３７】
上記第１層メタル配線の上部には、ＣＶＤ法で堆積した酸化シリコン膜などからなる層間絶縁膜３０が形成されており、この層間絶縁膜３０の上部には、第２層メタル配線が形成されている。図６に示すように、第２層メタル配線は、基準電圧線２７ａ、２７ｂ、パッド層２８ａ、２８ｂ、第２層局所配線２９ａ、２９ｂおよびデータ線ＤＬ、／ＤＬである。また、層間絶縁膜３０には、これらの第２層メタル配線と上記第１層メタル配線とを接続するスルーホール３１ａ、３１ｂ、３２ａ、３２ｂ、３３ａ、３３ｂ、３４ａ、３４ｂ、３５ａ、３５ｂが形成されている。これらのスルーホールの内部には、タングステン膜などからなるプラグ１８が形成されている。
【００３８】
パッド層２８ａとパッド層１１ａとは、スルーホール３１ａを通じて互いに接続されており、パッド層２８ｂとパッド層１１ｂとは、スルーホール３１ｂを通じて互いに接続されている。データ線ＤＬとパッド層１２ａとは、スルーホール３２ａを通じて互いに接続されており、データ線／ＤＬとパッド層１２ｂとは、スルーホール３２ｂを通じて互いに接続されている。基準電圧線２７ａとパッド層１３ａとは、スルーホール３３ａを通じて互いに接続されており、基準電圧線２７ｂとパッド層１３ｂとは、スルーホール３３ｂを通じて互いに接続されている。データ線ＤＬ、／ＤＬおよび基準電圧線２７ａ、２７ｂは、メモリセルを横切ってＹ方向に延在している。
【００３９】
第２層局所配線２９ａと第１層局所配線１５ａとは、スルーホール３５ａを通じて互いに接続されており、第２層局所配線２９ａと第１層局所配線１４ｂとは、スルーホール３４ｂを通じて互いに接続されている。すなわち、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１によって共用されたｎ型半導体領域９ａと負荷用ＭＩＳＦＥＴＱｐ１のｐ型半導体領域（ソース、ドレイン）１０ａの一方とゲート電極８ｂとは、第１層局所配線１５ａと第２層局所配線２９ａと第１層局所配線１４ｂとを介して互いに接続されている。
【００４０】
第２層局所配線２９ｂと第１層局所配線１４ａとは、スルーホール３４ａを通じて互いに接続されており、第２層局所配線２９ｂと第１層局所配線１５ｂとは、スルーホール３５ｂを通じて互いに接続されている。すなわち、転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２によって共用されたｎ型半導体領域９ｂと負荷用ＭＩＳＦＥＴＱｐ２のｐ型半導体領域（ソース、ドレイン）１０ｂの一方とゲート電極８ａとは、第１層局所配線１４ａと第２層局所配線２９ｂと第１層局所配線１５ｂとを介して互いに接続されている。
【００４１】
上記第２層メタル配線は、例えば層間絶縁膜３０の上部にスパッタリング法でアルミニウム合金膜を堆積し、続いてフォトレジスト膜をマスクにしてこのアルミニウム合金膜をドライエッチングすることによって形成される。
【００４２】
上記第２層メタル配線の上部には、ＣＶＤ法で堆積した酸化シリコン膜などからなる層間絶縁膜４０が形成されており、この層間絶縁膜４０の上部には、メモリセルを横切ってＸ方向に延在する第３層メタル配線が形成されている。この第３層メタル配線は、ワード線ＷＬを構成している。図７に示すように、ワード線ＷＬとパッド層２８ａとは、スルーホール４１ａを通じて互いに接続され、ワード線ＷＬとパッド層２８ｂとは、スルーホール４１ｂを通じて互いに接続されている。スルーホール４１ａ、４１ｂの内部には、タングステン膜などからなるプラグ１９が形成されている。すなわち、ワード線ＷＬは、パッド層２８ａ（第２層メタル配線）および１１ａ（第１層メタル配線）を介して転送用ＭＩＳＦＥＴＱｔ１のゲート電極７ａと接続されており、パッド層２８ｂ（第２層メタル配線）および１１ｂ（第１層メタル配線）を介して転送用ＭＩＳＦＥＴＱｔ２のゲート電極７ｂと接続されている。ワード線ＷＬ（第３層メタル配線）は、例えば層間絶縁膜４０の上部にスパッタリング法でアルミニウム合金膜を堆積し、続いてフォトレジスト膜をマスクにしてこのアルミニウム合金膜をドライエッチングすることによって形成される。
【００４３】
このように、本実施の形態のＬＣＤドライバは、ＳＲＡＭセルを構成する６個のＭＩＳＦＥＴのそれぞれのゲート電極７ａ、７ｂ、８ａ、８ｂを、半導体チップ１Ａの長辺と平行な方向（Ｘ方向）に沿って一列に延在する。この構成により、ＳＲＡＭセルの短辺の寸法が従来よりも短くなるので、半導体チップ１Ａの短辺の寸法も従来よりも短くなる。
【００４４】
従って、携帯電話の高機能化や液晶画面の大型化に伴って、ＬＣＤドライバの出力端子数が増加し、半導体チップ１Ａの長辺の寸法が長くなっても、一枚の半導体ウエハから取得されるチップ数の減少を抑制することができる。
【００４５】
なお、本実施の形態では、ＳＲＡＭセルを構成する６個のＭＩＳＦＥＴのそれぞれのゲート電極７ａ、７ｂ、８ａ、８ｂをＸ方向に沿って一列に配置したが、ゲート電極７ａ、７ｂ、８ａ、８ｂのそれぞれの一部が互いに重ならない範囲で、Ｙ方向にずらして配置してもよい。
【００４６】
（実施の形態２）
本実施の形態であるＬＣＤドライバは、ＳＲＡＭセルを構成する導電層（ゲート電極、第１層メタル配線、第２層メタル配線および第３層メタル配線）のレイアウトが前記実施の形態１と異なっている。
【００４７】
以下、ＳＲＡＭセルの具体的な構成を図９〜図１４を用いて説明する。図９は、主としてゲート電極、第１層メタル配線、第２層メタル配線およびそれらの接続位置を示している。図１０は、主としてゲート電極の平面レイアウトを示している。図１１は、主としてゲート電極、第１層メタル配線およびそれらの接続位置を示している。図１２は、主として第１層メタル配線、第２層メタル配線およびそれらの接続位置を示している。図１３は、主として第２層メタル配線、第３層メタル配線およびそれらの接続位置を示している。図１４は、図９のＢ−Ｂ線に沿った断面図である。なお、図面を見易くするために、平面図（図９〜図１３）には、メモリセルを構成する導電層の一部と導電層間を接続する接続孔のみを示し、導電層間を分離する絶縁膜の図示は省略する。
【００４８】
メモリセルは、前記実施の形態１と同様、シリコン基板１の主面のｐ型ウエル２ｐ、３ｐに形成された駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）および転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）と、ｎ型ウエル４ｎに形成された負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）とで構成されている。図１０に示すように、転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１は、ｐ型ウエル２ｐの活性領域Ｌ１に形成され、転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２は、ｐ型ウエル３ｐの活性領域Ｌ２に形成され、負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）は、ｎ型ウエル４ｎの活性領域Ｌ３に形成されている。
【００４９】
メモリセルを構成する上記６個のＭＩＳＦＥＴのうち、転送用ＭＩＳＦＥＴＱｔ１は、ｐ型ウエル２ｐに形成されたｎ型半導体領域（ソース、ドレイン）５３ａと、ｐ型ウエル２ｐの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極５０ａとで構成されている。また、駆動用ＭＩＳＦＥＴＱｄ１は、ｐ型ウエル２ｐに形成されたｎ型半導体領域（ソース、ドレイン）５３ａと、ｐ型ウエル２ｐの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極５１ａとで構成されている。転送用ＭＩＳＦＥＴＱｔ１のｎ型半導体領域（ソース、ドレイン）５３ａの一方と、駆動用ＭＩＳＦＥＴＱｄ１のｎ型半導体領域（ソース、ドレイン）５３ａの一方とは、互いに共用されている。また、駆動用ＭＩＳＦＥＴＱｄ１のｎ型半導体領域（ソース、ドレイン）５３ａの他方は、基準電圧（Ｖss)に接続されている。
【００５０】
転送用ＭＩＳＦＥＴＱｔ２は、ｐ型ウエル３ｐに形成されたｎ型半導体領域（ソース、ドレイン）５３ｂと、ｐ型ウエル３ｐの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極５０ｂとで構成されている。また、駆動用ＭＩＳＦＥＴＱｄ２は、ｐ型ウエル３ｐに形成されたｎ型半導体領域（ソース、ドレイン）５３ｂと、ｐ型ウエル３ｐの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極５１ｂとで構成されている。転送用ＭＩＳＦＥＴＱｔ２のｎ型半導体領域（ソース、ドレイン）５３ｂの一方と、駆動用ＭＩＳＦＥＴＱｄ２のｎ型半導体領域（ソース、ドレイン）５３ｂの一方とは、互いに共用されている。また、駆動用ＭＩＳＦＥＴＱｄ２のｎ型半導体領域（ソース、ドレイン）５３ｂの他方は、基準電圧（Ｖss)に接続されている。
【００５１】
負荷用ＭＩＳＦＥＴＱｐ１は、ｎ型ウエル４ｎに形成されたｐ型半導体領域（ソース、ドレイン）５４と、ｎ型ウエル４ｎの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極５２ａとで構成されている。また、負荷用ＭＩＳＦＥＴＱｐ２は、ｎ型ウエル４ｎに形成されたｐ型半導体領域（ソース、ドレイン）５４と、ｎ型ウエル４ｎの表面に形成されたゲート酸化膜６と、ゲート酸化膜６の上部に形成されたゲート電極５２ｂとで構成されている。負荷用ＭＩＳＦＥＴＱｐ１のｐ型半導体領域（ソース、ドレイン）５４の一方と、負荷用ＭＩＳＦＥＴＱｐ２のｐ型半導体領域（ソース、ドレイン）５４の一方とは、互いに共用され、電源電圧（Ｖcc)に接続されている。
【００５２】
メモリセルを構成する上記６個のＭＩＳＦＥＴは、周知の製造プロセスによって製造することができる。例えば、６個のＭＩＳＦＥＴのそれぞれのゲート電極５０ａ、５０ｂ、５１ａ、５１ｂ、５２ａ、５２ｂは、ゲート酸化膜６の上部にＣＶＤ法で多結晶シリコン膜を堆積し、続いてフォトレジスト膜をマスクにしてこの多結晶シリコン膜をドライエッチングすることによって形成する。ゲート電極５０ａ、５０ｂ、５１ａ、５１ｂ、５２ａ、５２ｂを構成する多結晶シリコン膜には、その成膜時に、例えばリンなどのｎ型不純物を導入する。ゲート電極５０ａ、５０ｂ、５１ａ、５１ｂ、５２ａ、５２ｂは、多結晶シリコン膜上にメタルシリサイド膜を積層したポリサイド膜や、多結晶シリコン膜上にメタル膜を積層したポリメタル膜などで構成することもできる。
【００５３】
また、ｎチャネル型で構成される転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１のそれぞれのｎ型半導体領域（ソース、ドレイン）５３ａは、ｐ型ウエル２ｐにｎ型不純物（リンまたはヒ素）をイオン注入することによって形成し、転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２のそれぞれのｎ型半導体領域（ソース、ドレイン）５３ｂは、ｐ型ウエル３ｐにｎ型不純物（リンまたはヒ素）をイオン注入することによって形成する。一方、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２のそれぞれのｐ型半導体領域（ソース、ドレイン）５４は、ｎ型ウエル４ｎにｐ型不純物（ホウ素またはフッ化ホウ素）をイオン注入することによって形成する。
【００５４】
図１０に示すように、ｐ型ウエル２ｐの活性領域Ｌ１、ｎ型ウエル４ｎの活性領域Ｌ３およびｐ型ウエル３ｐの活性領域Ｌ２は、Ｘ方向に沿って延在している。また、ｐ型ウエル２ｐの活性領域Ｌ１上に形成された駆動用ＭＩＳＦＥＴＱｄ１のゲート電極５１ａおよび転送用ＭＩＳＦＥＴＱｔ１のゲート電極５０ａと、ｎ型ウエル４ｎの活性領域Ｌ３上に形成された負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）のゲート電極５２ａ、５２ｂと、ｐ型ウエル３ｐの活性領域Ｌ２上に形成された駆動用ＭＩＳＦＥＴＱｄ２のゲート電極５１ｂおよび転送用ＭＩＳＦＥＴＱｔ２のゲート電極５０ｂは、それぞれＹ方向に沿って延在している。
【００５５】
上記６個のＭＩＳＦＥＴで構成されたメモリセルの上部には、ＣＶＤ法で堆積した酸化シリコン膜などからなる層間絶縁膜２０が形成されており、この層間絶縁膜２０の上部には、アルミニウム合金膜などからなる第１層メタル配線が形成されている。図１１に示すように、第１層メタル配線は、パッド層５５ａ、５５ｂ、５６ａ、５６ｂおよび第１層局所配線５７ａ、５７ｂ、５８ａ、５８ｂ、５９ａ、５９ｂである。また、層間絶縁膜２０には、これらの第１層メタル配線とＭＩＳＦＥＴとを接続するコンタクトホール６０ａ、６０ｂ、６１ａ、６１ｂ、６２ａ、６２ｂ、６３ａ、６３ｂ、６４ａ、６４ｂ、６５ａ、６５ｂが形成されている。これらのコンタクトホールの内部には、タングステン膜などからなるプラグ１７が形成されている。
【００５６】
転送用ＭＩＳＦＥＴＱｔ１のゲート電極５０ａとパッド層５５ａとは、コンタクトホール６０ａを通じて互いに接続されており、転送用ＭＩＳＦＥＴＱｔ２のゲート電極５０ｂとパッド層５５ｂとは、コンタクトホール６０ｂを通じて互いに接続されている。転送用ＭＩＳＦＥＴＱｔ１のｎ型半導体領域（ソース、ドレイン）５３ａの一方とパッド層５６ａとは、コンタクトホール６１ａを通じて互いに接続されており、転送用ＭＩＳＦＥＴＱｔ２のｎ型半導体領域（ソース、ドレイン）５３ｂの一方とパッド層５６ｂとは、コンタクトホール６１ｂを通じて互いに接続されている。
【００５７】
転送用ＭＩＳＦＥＴＱｔ１および駆動用ＭＩＳＦＥＴＱｄ１によって共用されたｎ型半導体領域５３ａと第１層局所配線５７ａとは、コンタクトホール６２ａを通じて互いに接続され、転送用ＭＩＳＦＥＴＱｔ２および駆動用ＭＩＳＦＥＴＱｄ２によって共用されたｎ型半導体領域５３ｂと第１層局所配線５７ｂとは、コンタクトホール６２ｂを通じて互いに接続されている。
【００５８】
駆動用ＭＩＳＦＥＴＱｄ１のゲート電極５１ａと第１層局所配線５８ａとは、コンタクトホール６３ａを通じて互いに接続されており、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極５１ｂと第１層局所配線５８ｂとは、コンタクトホール６３ｂを通じて互いに接続されている。
【００５９】
負荷用ＭＩＳＦＥＴＱｐ１のｐ型半導体領域（ソース、ドレイン）５４の一方と第１層局所配線５９ａとは、コンタクトホール６４ａを通じて互いに接続されている。また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極５２ｂと第１層局所配線５９ａとは、コンタクトホール６５ａを通じて互いに接続されている。すなわち、負荷用ＭＩＳＦＥＴＱｐ１のｐ型半導体領域（ソース、ドレイン）５４の一方と負荷用ＭＩＳＦＥＴＱｐ２のゲート電極５２ｂとは、第１層局所配線５９ａを介して互いに接続されている。
【００６０】
負荷用ＭＩＳＦＥＴＱｐ２のｐ型半導体領域（ソース、ドレイン）５４の一方と第１層局所配線５９ｂとは、コンタクトホール６４ｂを通じて互いに接続されている。また、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極５２ａと第１層局所配線５９ｂとは、コンタクトホール６５ｂを通じて互いに接続されている。すなわち、負荷用ＭＩＳＦＥＴＱｐ２のｐ型半導体領域（ソース、ドレイン）５４の一方と負荷用ＭＩＳＦＥＴＱｐ１のゲート電極５２ａとは、第１層局所配線５９ｂを介して互いに接続されている。
【００６１】
上記第１層メタル配線の上部には、ＣＶＤ法で堆積した酸化シリコン膜などからなる層間絶縁膜３０が形成されており、この層間絶縁膜３０の上部には、アルミニウム合金膜などからなる第２層メタル配線が形成されている。図１２に示すように、第２層メタル配線は、パッド層７１ａ、７１ｂ、第２層局所配線７０ａ、７０ｂ、７２ａ、７２ｂ、７３ａ、７３ｂおよびデータ線ＤＬ、／ＤＬである。また、層間絶縁膜３０には、これらの第２層メタル配線と上記第１層メタル配線とを接続するスルーホール７４ａ、７４ｂ、７５ａ、７５ｂ、７６ａ、７６ｂ、７７ａ、７７ｂ、７８ａ、７８ｂ、７９ａ、７９ｂが形成されている。これらのスルーホールの内部には、タングステン膜などからなるプラグ１８が形成されている。
【００６２】
パッド層７１ａとパッド層５５ａとは、スルーホール７４ａを通じて互いに接続されており、パッド層７１ｂとパッド層５５ｂとは、スルーホール７４ｂを通じて互いに接続されている。データ線ＤＬとパッド層５６ａとは、スルーホール７５ａを通じて互いに接続されており、データ線／ＤＬとパッド層５６ｂとは、スルーホール７５ｂを通じて互いに接続されている。
【００６３】
第２層局所配線７０ａと第１層局所配線５７ａとは、スルーホール７６ａを通じて互いに接続されており、第２層局所配線７０ｂと第１層局所配線５７ｂとは、スルーホール７６ｂを通じて互いに接続されている。第２層局所配線７２ａと第１層局所配線５９ａとは、スルーホール７８ｂを通じて互いに接続されており、第２層局所配線７２ｂと第１層局所配線５９ｂとは、スルーホール７８ａを通じて互いに接続されている。
【００６４】
第２層局所配線７３ａと第１層局所配線５８ａとは、スルーホール７７ａを通じて互いに接続されている。また、第２層局所配線７３ａと第１層局所配線５９ｂとは、スルーホール７９ａを通じて互いに接続されている。すなわち、第１層局所配線５８ａと第１層局所配線５９ｂとは、第２層局所配線７３ａを介して互いに接続されている。
【００６５】
第２層局所配線７３ｂと第１層局所配線５８ｂとは、スルーホール７７ｂを通じて互いに接続されている。また、第２層局所配線７３ｂと第１層局所配線５９ａとは、スルーホール７９ｂを通じて互いに接続されている。すなわち、第１層局所配線５８ｂと第１層局所配線５９ａとは、第２層局所配線７３ｂを介して互いに接続されている。
【００６６】
上記第２層メタル配線の上部には、ＣＶＤ法で堆積した酸化シリコン膜などからなる層間絶縁膜４０が形成されており、この層間絶縁膜４０の上部には、アルミニウム合金膜などからなる第３層メタル配線が形成されている。図１３に示すように、第３層メタル配線は、第３層局所配線８０ａ、８０ｂおよびワード線ＷＬである。また、層間絶縁膜４０には、これらの第３層メタル配線と上記第２層メタル配線とを接続するスルーホール８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂが形成されており、これらのスルーホールの内部には、タングステン膜などからなるプラグ１９が形成されている。
【００６７】
ワード線ＷＬとパッド層７１ａとは、スルーホール８３ａを通じて互いに接続され、ワード線ＷＬとパッド層７１ｂとは、スルーホール８３ｂを通じて互いに接続されている。すなわち、ワード線ＷＬは、パッド層７１ａおよびその下層のパッド層５５ａを介して転送用ＭＩＳＦＥＴＱｔ１のゲート電極５０ａに接続されており、かつパッド層７１ｂおよびその下層のパッド層５５ｂを介して転送用ＭＩＳＦＥＴＱｔ２のゲート電極５０ｂに接続されている。
【００６８】
第３層局所配線８０ａと第２層局所配線７０ａとは、スルーホール８１ａを通じて互いに接続されている。また、第３層局所配線８０ａと第２層局所配線７２ａとは、スルーホール８２ａを通じて互いに接続されている。すなわち、第２層局所配線７０ａと第２層局所配線７２ａとは、第３層局所配線８０ａを介して互いに接続されている。
【００６９】
第３層局所配線８０ｂと第２層局所配線７０ｂとは、スルーホール８１ｂを通じて互いに接続されている。また、第３層局所配線８０ｂと第２層局所配線７２ｂとは、スルーホール８２ｂを通じて互いに接続されている。すなわち、第２層局所配線７０ｂと第２層局所配線７２ｂとは、第３層局所配線８０ｂを介して互いに接続されている。
【００７０】
このように、本実施の形態のＬＣＤドライバは、ＳＲＡＭセルを構成する６個のＭＩＳＦＥＴが形成されるｐ型ウエル２ｐの活性領域Ｌ１、ｎ型ウエル４ｎの活性領域Ｌ３およびｐ型ウエル３ｐの活性領域Ｌ２を、Ｘ方向に沿って延在する。この構成により、ＳＲＡＭセルの短辺の寸法が従来よりも短くなるので、半導体チップ１Ａの短辺の寸法も従来よりも短くなる。
【００７１】
従って、携帯電話の高機能化や液晶画面の大型化に伴って、ＬＣＤドライバの出力端子数が増加し、半導体チップ１Ａの長辺の寸法が長くなっても、一枚の半導体ウエハから取得されるチップ数の減少を抑制することができる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
本発明は、携帯電話用のＬＣＤドライバに限定されるものではなく、メモリ回路部をＳＲＡＭで構成したＬＣＤドライバ一般に適用することができる。
【産業上の利用可能性】
【００７４】
本発明は、メモリ回路部をＳＲＡＭで構成したＬＣＤドライバに利用することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施の形態である携帯電話用のＬＣＤドライバを構成する半導体チップの全体平面図である。
【図２】ＳＲＡＭマットに形成されたＳＲＡＭセルを示す等価回路図である。
【図３】メモリセルの導電層の一部（ゲート電極、第１層メタル配線、第２層メタル配線）およびそれらの接続位置を示す平面図である。
【図４】ゲート電極の平面レイアウトを示す平面図である。
【図５】メモリセルの導電層の一部（ゲート電極、第１層メタル配線）およびそれらの接続位置を示す平面図である。
【図６】メモリセルの導電層の一部（第１層メタル配線、第２層メタル配線）およびそれらの接続位置を示す平面図である。
【図７】メモリセルの導電層の一部（第２層メタル配線、第３層メタル配線）およびそれらの接続位置を示す平面図である。
【図８】図３のＡ−Ａ線に沿った断面図である。
【図９】メモリセルの導電層の一部（ゲート電極、第１層メタル配線、第２層メタル配線）およびそれらの接続位置を示す平面図である。
【図１０】ゲート電極の平面レイアウトを示す平面図である。
【図１１】メモリセルの導電層の一部（ゲート電極、第１層メタル配線）およびそれらの接続位置を示す平面図である。
【図１２】メモリセルの導電層の一部（第１層メタル配線、第２層メタル配線）およびそれらの接続位置を示す平面図である。
【図１３】メモリセルの導電層の一部（第２層メタル配線、第３層メタル配線）およびそれらの接続位置を示す平面図である。
【図１４】図９のＢ−Ｂ線に沿った断面図である。
【符号の説明】
【００７６】
１  シリコン基板
１Ａ  半導体チップ
２ｐ  ｐ型ウエル
３ｐ  ｐ型ウエル
４ｎ  ｎ型ウエル
４ｄｎ  埋め込みｎ型ウエル
５  素子分離溝
６  ゲート酸化膜
７ａ、７ｂ  ゲート電極
８ａ、８ｂ  ゲート電極
９ａ、９ｂ  ｎ型半導体領域（ソース、ドレイン）
１０ａ、１０ｂ  ｐ型半導体領域（ソース、ドレイン）
１１ａ、１１ｂ  パッド層
１２ａ、１２ｂ  パッド層
１３ａ、１３ｂ  パッド層
１４ａ、１４ｂ  第１層局所配線
１５ａ、１５ｂ  第１層局所配線
１６  電源電圧線
１７、１８、１９  プラグ
２０  層間絶縁膜
２１ａ、２１ｂ  コンタクトホール
２２ａ、２２ｂ  コンタクトホール
２３ａ、２３ｂ  コンタクトホール
２４ａ、２４ｂ  コンタクトホール
２５ａ、２５ｂ  コンタクトホール
２６ａ、２６ｂ  コンタクトホール
２７ａ、２７ｂ  基準電圧線
２７ｃ、２７ｄ  コンタクトホール
２８ａ、２８ｂ  パッド層
２９ａ、２９ｂ  第２層局所配線
３０  層間絶縁膜
３１ａ、３１ｂ  スルーホール
３２ａ、３２ｂ  スルーホール
３３ａ、３３ｂ  スルーホール
３４ａ、３４ｂ  スルーホール
３５ａ、３５ｂ  スルーホール
４０  層間絶縁膜
４１ａ、４１ｂ  スルーホール
５０ａ、５０ｂ  ゲート電極
５１ａ、５１ｂ  ゲート電極
５２ａ、５２ｂ  ゲート電極
５３ａ、５３ｂ  ｎ型半導体領域（ソース、ドレイン）
５４  ｐ型半導体領域（ソース、ドレイン）
５５ａ、５５ｂ  パッド層
５６ａ、５６ｂ  パッド層
５７ａ、５７ｂ  第１層局所配線
５８ａ、５８ｂ  第１層局所配線
５９ａ、５９ｂ  第１層局所配線
６０ａ、６０ｂ  コンタクトホール
６１ａ、６１ｂ  コンタクトホール
６２ａ、６２ｂ  コンタクトホール
６３ａ、６３ｂ  コンタクトホール
６４ａ、６４ｂ  コンタクトホール
６５ａ、６５ｂ  コンタクトホール
７０ａ、７０ｂ  第２層局所配線
７１ａ、７１ｂ  パッド層
７２ａ、７２ｂ  第２層局所配線
７３ａ、７３ｂ  第２層局所配線
７４ａ、７４ｂ  スルーホール
７５ａ、７５ｂ  スルーホール
７６ａ、７６ｂ  スルーホール
７７ａ、７７ｂ  スルーホール
７８ａ、７８ｂ  スルーホール
７９ａ、７９ｂ  スルーホール
８０ａ、８０ｂ  第３層局所配線
８１ａ、８１ｂ  スルーホール
８２ａ、８２ｂ  スルーホール
８３ａ、８３ｂ  スルーホール
１０１  ＳＲＡＭマット
１０２  ロジック回路部
１０３  入力回路部
１０４  出力回路部
ＤＬ、／ＤＬ  データ線
ＩＮＶ１、ＩＮＶ２  インバータ
Ｑｄ１  駆動用ＭＩＳＦＥＴ
Ｑｄ２  駆動用ＭＩＳＦＥＴ
Ｑｐ１  負荷用ＭＩＳＦＥＴ
Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｑｔ１  転送用ＭＩＳＦＥＴ
Ｑｔ２  転送用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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