(57)【要約】【課題】抵抗素子と容量素子が組み合わせて用いられる半導体装置であって、容量素子においては安定した容量値、容量−電圧特性および耐圧を得ることができ、抵抗素子においてはレーザトリミングによる抵抗値調整が可能で温度依存性が小さい、小型で安価な半導体装置を提供する。【解決手段】抵抗素子Ｒ１と容量素子Ｃ１が、半導体基板（図示省略）上の層間絶縁膜１１〜１３中に形成され、抵抗素子Ｒ１が、薄膜抵抗層３１からなり、容量素子Ｃ１の一方の電極が、薄膜抵抗層３１の一部分３１ａからなる半導体装置１００とする。【選択図】図１
2008198749.tif 000002
【特許請求の範囲】
【請求項１】
抵抗素子と容量素子が組み合わせて用いられる半導体装置であって、
前記抵抗素子と容量素子が、半導体基板上の層間絶縁膜中に形成され、
前記抵抗素子が、薄膜抵抗層からなり、
前記容量素子の一方の電極が、前記薄膜抵抗層の一部分からなることを特徴とする半導体装置。
【請求項２】
前記容量素子のもう一方の電極が、前記半導体基板上のメタル配線層を用いて形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記薄膜抵抗層の一部分は、前記薄膜抵抗層が前記メタル配線層に向って屈曲形成され、前記メタル配線層との間で最短間隔を有する部分であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記薄膜抵抗層と前記メタル配線層が、いずれも平坦で、互いに平行な層からなり、
前記薄膜抵抗層の一部分が、当該薄膜抵抗層を前記メタル配線層に投影した時に重なる部分であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記メタル配線層が、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金であることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記容量素子の誘電体膜が、前記層間絶縁膜からなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記薄膜抵抗層が、酸化錫（ＳｎＯ２）、クロム−シリコン酸化物（Ｃｒ−Ｓｉ−Ｏ）、ニッケル−クロム合金（Ｎｉ−Ｃｒ）、クロム−シリコン合金（Ｃｒ−Ｓｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、クロム−チタン合金（Ｃｒ−Ｔｉ）、チタン（Ｔｉ）、チタン−アルミニウム合金（Ｔｉ−Ａｌ）および窒化チタン（ＴｉＮ）のいずれかであることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記薄膜抵抗層が、クロム−シリコン合金（Ｃｒ−Ｓｉ）であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記薄膜抵抗層の厚さが、５ｎｍ以上、２０ｎｍ以下であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記薄膜抵抗層に当接する上部層間絶縁膜および下部層間絶縁膜の厚さが、それぞれ、前記薄膜抵抗層の一部分の周りを除いて、１μｍ以上であることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記層間絶縁膜が、酸化シリコン（ＳｉＯ２）であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記抵抗素子と容量素子で、ＲＣフィルタが構成されてなることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体装置が、車載用の半導体装置であることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばノイズを除去するＲＣフィルタのように、抵抗素子と容量素子が組み合わせて用いられる半導体装置に関する。
【背景技術】
【０００２】
受動素子である抵抗素子や容量素子は、半導体素子と共に、多くの半導体装置で用いられている。一般的に、各半導体装置において必要とされる抵抗素子や容量素子は、半導体基板上または半導体基板内にそれぞれ個別に形成されて、それらが配線によって接続される。
【０００３】
一方、半導体装置で必要とされる抵抗素子や容量素子の中には、例えばノイズを除去するＲＣフィルタのように抵抗素子と容量素子が組み合わせて用いられる場合があり、これらが配線接続によらず、一体化された構造となっているものがある。このような半導体装置が、例えば、特許第２８６７９８１号（特許文献１）に開示されている。
【０００４】
図５は、特許文献１に開示された従来の半導体装置の模式的な断面図で、薄膜抵抗体（抵抗素子）とコンデンサ（容量素子）とバイポーラトランジスタとが一体的に集積化されたものである。
【０００５】
図５に示す半導体装置９０では、シリコン基板９１上に形成された酸化シリコン膜９２の一部を除去して、熱酸化シリコン膜９３が形成され、その上に薄膜抵抗体９４が形成されている。また、薄膜抵抗体９４とシリコン基板９１の表層部に形成されたＮ＋拡散領域９５とにより、コンデンサが形成されている。すなわち、薄膜抵抗体９４が、上記コンデンサの一方の電極であるＮ＋拡散領域９５に対向したもう一方の電極を兼ねており、上記抵抗素子と容量素子が直列接続された一体構造となっている。尚、図５において、符号９６の部分は、薄膜抵抗体９４に接続するアルミニウム（Ａｌ）配線層である。
【特許文献１】特許第２８６７９８１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図５に示す半導体装置９０では、薄膜抵抗体９４が上記コンデンサの一方の電極を兼ねており、上記コンデンサ上に薄膜抵抗体９４が積層された構造となっている。従って、薄膜抵抗体９４と上記コンデンサをそれぞれ別位置に形成する場合に較べて、小型化が可能であり、工程数も少なくなるため安価に製造することができる。
【０００７】
一方、図５に示す半導体装置９０では、上記コンデンサの一方の電極として、Ｎ＋拡散領域９５を用いている。このように、不純物拡散層を電極として用いたコンデンサでは、一般的に、容量−電圧特性や耐圧が不純物濃度に依存し、容量値等の製造ばらつきも大きくなり易い。
【０００８】
また、ＲＣフィルタ等に用いる抵抗素子は、一般的に高い精度の抵抗値が必要であり、レーザトリミングによる抵抗値調整が可能で、温度依存性も小さくなければならない。図５の半導体装置９０における薄膜抵抗体９４は、原理的にはレーザトリミングが可能であるものの、薄膜抵抗体９４がシリコン基板９１のすぐ上に形成されているため、シリコン基板９１からの反射レーザ光等の影響で安定した抵抗値調整が困難であり、レーザトリミングによる上記コンデンサやシリコン基板９１へのダメージも大きくなる。
【０００９】
そこで本発明は、抵抗素子と容量素子が組み合わせて用いられる半導体装置であって、容量素子においては安定した容量値、容量−電圧特性および耐圧を得ることができ、抵抗素子においてはレーザトリミングによる抵抗値調整が可能で温度依存性が小さい、小型で安価な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
請求項１に記載の半導体装置は、抵抗素子と容量素子が組み合わせて用いられる半導体装置であって、前記抵抗素子と容量素子が、半導体基板上の層間絶縁膜中に形成され、前記抵抗素子が、薄膜抵抗層からなり、前記容量素子の一方の電極が、前記薄膜抵抗層の一部分からなることを特徴としている。
【００１１】
上記半導体装置においては、抵抗素子が薄膜抵抗層からなり、前記薄膜抵抗層の一部分を容量素子の一方の電極としている。このように、上記半導体装置においては、抵抗素子である薄膜抵抗層が容量素子の一方の電極を兼ねており、容量素子と抵抗素子が部分的に一体化された構造となっている。従って、容量素子と抵抗素子をそれぞれ別位置に形成する場合に較べて、小型化が可能であり、工程数も少なくなるため安価に製造することができる。
【００１２】
上記半導体装置における容量素子は、半導体基板上の層間絶縁膜中に形成されている。すなわち、当該容量素子を構成する誘電体膜を挟んだ一組の電極も、半導体基板上の層間絶縁膜中に形成されている。従って、例えば半導体基板の表層部に形成された不純物拡散層を一方の電極として用いる容量素子に較べて、容量値、容量−電圧特性および耐圧等の製造ばらつきを低減することができる。
【００１３】
また、上記半導体装置における抵抗素子も、半導体基板上の層間絶縁膜中に形成されている。従って、上記薄膜抵抗層からなる上記抵抗素子の周りの層間絶縁膜厚さを適宜設定することで、レーザトリミング時の半導体基板からの反射レーザ光等の影響を適宜抑制することができ、安定した抵抗値調整が可能となる。このレーザトリミングによる抵抗値調整は、上記半導体装置においては、容量素子の一方の電極となる薄膜抵抗層の前記一部分以外の部位で実施することが可能である。従って、レーザトリミングによる上記容量素子や半導体基板へのダメージも抑制することができる。
【００１４】
以上のようにして、上記半導体装置は、抵抗素子と容量素子が組み合わせて用いられる半導体装置であって、容量素子においては安定した容量値、容量−電圧特性および耐圧を得ることができ、抵抗素子においてはレーザトリミングによる抵抗値調整が可能で、小型で安価な半導体装置とすることができる。
【００１５】
上記半導体装置においては、請求項２に記載のように、前記容量素子のもう一方の電極が、前記半導体基板上のメタル配線層を用いて形成されてなる構成とすることが好ましい。
【００１６】
上記メタル配線層は高精度で安定して形成できるため、当該容量素子においては、容量値、容量−電圧特性および耐圧等の製造ばらつきをより低減することができる。また、容量素子のもう一方の電極のための特別な膜形成が必要なくなるため、当該半導体装置の製造コストを低減することができる。
【００１７】
上記メタル配線層を容量素子のもう一方の電極として用いる場合、例えば請求項３に記載のように、前記容量素子の一方の電極である薄膜抵抗層の一部分を、前記薄膜抵抗層が前記メタル配線層に向って屈曲形成され、前記メタル配線層との間で最短間隔を有する部分であるように、当該半導体装置を構成することができる。
【００１８】
また、請求項４に記載のように、前記薄膜抵抗層と前記メタル配線層が、いずれも平坦で、互いに平行な層からなるようにして、前記容量素子の一方の電極である薄膜抵抗層の一部分を、当該薄膜抵抗層を前記メタル配線層に投影した時に重なる部分であるように、当該半導体装置を構成してもよい。
【００１９】
尚、請求項５に記載のように、前記メタル配線層は、半導体装置の製造において一般的に用いられる、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金であることが好ましい。
【００２０】
また、上記半導体装置においては、請求項６に記載のように、前記容量素子の誘電体膜は、前記層間絶縁膜からなることが好ましい。これによって、容量素子のための特別な誘電体膜の形成が必要なくなるため、当該半導体装置の製造コストを低減することができる。
【００２１】
請求項７に記載のように、上記半導体装置における前記薄膜抵抗層は、酸化錫（ＳｎＯ２）、クロム−シリコン酸化物（Ｃｒ−Ｓｉ−Ｏ）、ニッケル−クロム合金（Ｎｉ−Ｃｒ）、クロム−シリコン合金（Ｃｒ−Ｓｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、クロム−チタン合金（Ｃｒ−Ｔｉ）、チタン（Ｔｉ）、チタン−アルミニウム合金（Ｔｉ−Ａｌ）および窒化チタン（ＴｉＮ）のいずれかであることが好ましい。
【００２２】
上記各材料は、いずれも、レーザトリミングが可能な材料であり、抵抗値の温度依存性も比較的小さな材料である。
【００２３】
上記材料の中でも、特に請求項８に記載のように、クロム−シリコン合金（Ｃｒ−Ｓｉ）が好適である。
【００２４】
請求項９に記載のように、前記薄膜抵抗層の厚さは、５ｎｍ以上、２０ｎｍ以下の範囲が好適である。これによって、レーザトリミングを容易かつ安定的に実施することができる。
【００２５】
また、請求項１０に記載のように、前記薄膜抵抗層に当接する上部層間絶縁膜および下部層間絶縁膜の厚さは、それぞれ、前記薄膜抵抗層の一部分の周りを除いて、１μｍ以上であるように構成することが好ましい。これによっても、レーザトリミングを容易かつ安定的に実施できるようになる。また、これによって、薄膜抵抗層の上下に形成される配線層等との電気的な干渉も抑制することができる。
【００２６】
請求項１１に記載のように、上記半導体装置における前記層間絶縁膜は、半導体装置の製造において一般的に用いられる、酸化シリコン（ＳｉＯ２）であることが好ましい。
【００２７】
以上のように、上記半導体装置は、抵抗素子と容量素子が組み合わせて用いられる半導体装置であって、容量素子においては安定した容量値、容量−電圧特性および耐圧を得ることができ、抵抗素子においてはレーザトリミングによる抵抗値調整が可能で温度依存性が小さい、小型で安価な半導体装置とすることができる。
【００２８】
従って、上記半導体装置は、請求項１２に記載のように、前記抵抗素子と容量素子で、ＲＣフィルタが構成されてなる半導体装置として好適である。
【００２９】
また、上記半導体装置は、請求項１３に記載のように、厳しいノイズ環境下で使用されると共に小型で低コストが要求される、車載用の半導体装置として好適である。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３１】
図１は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面を示した図である。
【００３２】
図１に示す半導体装置１００は、抵抗素子Ｒ１と容量素子Ｃ１が組み合わせて用いられる半導体装置である。図１の半導体装置１００では、抵抗素子Ｒ１と容量素子Ｃ１が、半導体基板（図示省略）上の酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１１〜１３中に形成されている。抵抗素子Ｒ１は、薄膜抵抗層３１からなる。容量素子Ｃ１は、当該容量素子Ｃ１の誘電体膜となる層間絶縁膜１２を挟んで、薄膜抵抗層３１の一部分３１ａからなる一方の電極と、メタル配線層２０を用いて形成されたもう一方の電極とで構成されている。
【００３３】
図１の半導体装置１００においては、抵抗素子Ｒ１である薄膜抵抗層３１が容量素子Ｃ１の一方の電極を兼ねており、容量素子Ｃ１と抵抗素子Ｒ１が部分的に一体化された構造となっている。従って、容量素子Ｃ１と抵抗素子Ｒ１をそれぞれ別位置に形成する場合に較べて、小型化が可能であり、工程数も少なくなるため安価に製造することができる。
【００３４】
図１の半導体装置１００における抵抗素子Ｒ１は、半導体基板（図示省略）上の層間絶縁膜１１〜１３中に形成されている。従って、薄膜抵抗層３１からなる抵抗素子Ｒ１の周りの層間絶縁膜厚さを適宜設定することで、レーザトリミング時における半導体基板（図示省略）からの反射レーザ光等の影響を適宜抑制することができ、安定した抵抗値調整が可能となる。このレーザトリミングによる抵抗値調整は、図１の半導体装置１００においては、容量素子Ｃ１の一方の電極となる薄膜抵抗層３１の一部分３１ａ以外の部位で実施することが可能である。従って、図１の半導体装置１００においては、図５に示した従来の半導体装置９０において発生していたレーザトリミングによる容量素子や半導体基板へのダメージも抑制することができる。
【００３５】
尚、図１の薄膜抵抗層３１に用いられる材料は、酸化錫（ＳｎＯ２）、クロム−シリコン酸化物（Ｃｒ−Ｓｉ−Ｏ）、ニッケル−クロム合金（Ｎｉ−Ｃｒ）、クロム−シリコン合金（Ｃｒ−Ｓｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、クロム−チタン合金（Ｃｒ−Ｔｉ）、チタン（Ｔｉ）、チタン−アルミニウム合金（Ｔｉ−Ａｌ）および窒化チタン（ＴｉＮ）のいずれかであることが好ましい。これら各材料は、いずれも、レーザトリミングが可能な材料であり、抵抗値の温度依存性も比較的小さな材料である。上記材料の中でも、特に、クロム−シリコン合金（Ｃｒ−Ｓｉ）が好適である。また、薄膜抵抗層３１の厚さは、５ｎｍ以上、２０ｎｍ以下の範囲が好適である。これによって、レーザトリミングを容易かつ安定的に実施することができる。
【００３６】
さらに、薄膜抵抗層３１に当接する上部層間絶縁膜１３および下部層間絶縁膜１２の厚さｄ３，ｄ２は、それぞれ、容量素子Ｃ１の一方の電極となる薄膜抵抗層３１の一部分３１ａの周りを除いて、１μｍ以上であることが好ましい。これによっても、レーザトリミングを容易かつ安定的に実施できるようになる。また、これによって、薄膜抵抗層３１の上下に形成される配線層等との電気的な干渉も抑制することができる。
【００３７】
図１の半導体装置１００における容量素子Ｃ１も、半導体基板（図示省略）上の層間絶縁膜１１〜１３中に形成されている。すなわち、当該容量素子Ｃ１を構成する誘電体膜（層間絶縁膜１２）を挟んだ上記一組の電極３１ａ，２０も、半導体基板（図示省略）上の層間絶縁膜１１〜１３中に形成されている。従って、図１に示す容量素子Ｃ１は、図５で示した半導体装置９０における容量素子のように半導体基板の表層部に形成された不純物拡散層を一方の電極として用いる容量素子に較べて、容量値、容量−電圧特性および耐圧等の製造ばらつきを低減することができる。
【００３８】
図１に示す容量素子Ｃ１の一方の電極である薄膜抵抗層３１の一部分３１ａは、前述した材料からなる薄膜抵抗層３１がメタル配線層２０に向って屈曲形成され、メタル配線層２０との間で最短間隔ｄ１を有する部分である。また、容量素子Ｃ１のもう一方の電極である半導体基板（図示省略）上のメタル配線層２０は、半導体装置の製造において一般的に用いられるアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金等のメタル層２１で、その上下面には窒化チタン（ＴｉＮ）等からなるバリア層２２が形成されている。尚、容量素子Ｃ１のもう一方の電極として、多結晶シリコン層を用いることも可能である。
【００３９】
図１の半導体装置１００におけるメタル配線層２０は、高精度で安定して形成できるため、他の材料を容量素子Ｃ１のもう一方の電極として用いる場合に較べて、容量素子Ｃ１の容量値、容量−電圧特性および耐圧等の製造ばらつきをより低減することができる。また、半導体装置１００においては、容量素子Ｃ１の上記もう一方の電極のための特別な膜形成が必要なくなるため、半導体装置１００の製造コストを低減することができる。
【００４０】
また、図１の容量素子Ｃ１では、層間絶縁膜１２が当該容量素子Ｃ１の誘電体膜となっている。半導体装置１００の層間絶縁膜１１〜１３は、半導体装置の製造において一般的に用いられる酸化シリコン（ＳｉＯ２）であり、半導体装置１００の製造においては容量素子Ｃ１のための特別な誘電体膜の形成が必要なくなるため、当該半導体装置１００の製造コストを低減することができる。
【００４１】
以上のようにして、図１に示す半導体装置１００は、抵抗素子Ｒ１と容量素子Ｃ１が組み合わせて用いられる半導体装置であって、容量素子Ｃ１においては安定した容量値、容量−電圧特性および耐圧を得ることができ、抵抗素子Ｒ１においてはレーザトリミングによる抵抗値調整が可能で、小型で安価な半導体装置とすることができる。
【００４２】
次に、図１に示す半導体装置１００の製造方法について説明する。
【００４３】
図２（ａ）〜（ｄ）と図３（ａ）〜（ｃ）は、半導体装置１００の製造方法の一例を示す、工程別断面図である。
【００４４】
最初に、図２（ａ）に示すように、半導体基板（図示省略）上のＳｉＯ２からなる第１層間絶縁膜１１上に、ＴｉＮからなるバリア層２２、ＡｌまたはＡｌ合金からなるメタル層２１、ＴｉＮからなるバリア層２２を順次形成し、フォトリソグラフィとエッチングにより所定のパターンに加工して、メタル配線層２０を形成する。
【００４５】
次に、図２（ｂ）に示すように、ＳｉＯ２からなる第２層間絶縁膜１２を全面に堆積する。
【００４６】
次に、図２（ｃ）に示すように、堆積した第２層間絶縁膜１２をＣＭＰ（Chemical Mechanical Polishing）等で平坦化処理し、所定厚さに加工する。
【００４７】
次に、図２（ｄ）に示すように、平坦化された第２層間絶縁膜１２上に、レジストマスクＭ１を形成する。次に、メタル配線層２０の上方に設けられたレジストマスクＭ１の開口部を介して第２層間絶縁膜１２をエッチングし、メタル配線層２０を底とする孔Ｈ１を形成する。
【００４８】
次に、図３（ａ）に示すように、容量素子Ｃ１の誘電体膜となる第２層間絶縁膜１２と同じＳｉＯ２膜１２ａを、所望の容量値が得られるように所定の厚さだけ全面に堆積する。
【００４９】
尚、当該工程において、容量素子Ｃ１の誘電体膜として、ＳｉＯ２膜１２ａからなる第２層間絶縁膜１２とは異なる材料を堆積し、所望の容量値を得ることも可能である。
【００５０】
次に、図３（ｂ）に示すように、所定厚さのＣｒ−Ｓｉからなる膜を全面に形成し、所定のパターンに加工して、薄膜抵抗層３１を形成する。これによって、容量素子Ｃ１の一方の電極となる薄膜抵抗層３１の一部分３１ａが、孔内に形成される。
【００５１】
最後に、図３（ｃ）に示すように、第３層間絶縁膜１３を、所定の厚さだけ全面に堆積する。
【００５２】
以上の工程により、図１に示す半導体装置１００を製造することができる。尚、前述したように、抵抗素子Ｒ１である薄膜抵抗層３１が容量素子Ｃ１の一方の電極を兼ねている。従って、上記工程の工程数は、容量素子Ｃ１と抵抗素子Ｒ１をそれぞれ別位置に形成する場合に較べて少なくなり、半導体装置１００を安価に製造することができる。
【００５３】
図４は、本発明における半導体装置の別の例で、半導体装置１０１の模式的な断面を示した図である。尚、図４の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【００５４】
図４に示す半導体装置１０１も、図１に示す半導体装置１００と同様に、抵抗素子Ｒ２と容量素子Ｃ２，Ｃ３が組み合わせて用いられる半導体装置である。図４の半導体装置１０１では、抵抗素子Ｒ２と容量素子Ｃ２，Ｃ３が、半導体基板（図示省略）上の酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１１〜１４中に形成されている。抵抗素子Ｒ２は、薄膜抵抗層３２からなる。容量素子Ｃ２，Ｃ３は、それぞれ、当該容量素子Ｃ２，Ｃ３の誘電体膜となる層間絶縁膜１２，１３を挟んで、薄膜抵抗層３２の一部分３２ａ，３２ｂからなる一方の電極と、メタル配線層２０，４０を用いて形成されたもう一方の電極とで構成されている。
【００５５】
一方、図４に示す半導体装置１０１は、図１に示す半導体装置１００と異なり、薄膜抵抗層３２とメタル配線層２０，４０が、いずれも平坦で、互いに平行な層となっている。容量素子Ｃ２，Ｃ３の一方の電極である薄膜抵抗層３２の一部分３２ａ，３２ｂは、それぞれ、薄膜抵抗層３２をメタル配線層２０，４０に投影した時に重なる部分である。
【００５６】
図４の半導体装置１０１においても、抵抗素子Ｒ２である薄膜抵抗層３２が容量素子Ｃ２，Ｃ３の一方の電極を兼ねており、容量素子Ｃ２，Ｃ３と抵抗素子Ｒ２が部分的に一体化された構造となっている。従って、図４の半導体装置１０１も、図１の半導体装置１００と同様に、容量素子Ｃ２，Ｃ３と抵抗素子Ｒ２をそれぞれ別位置に形成する場合に較べて、小型化が可能であり、工程数も少なくなるため安価に製造することができる。
【００５７】
図４の半導体装置１０１における抵抗素子Ｒ２も、レーザトリミングが可能で、レーザトリミングによる容量素子や半導体基板へのダメージを抑制することができる。また、図４の半導体装置１０１における容量素子Ｃ２，Ｃ３も、半導体基板の表層部に形成された不純物拡散層を一方の電極として用いる容量素子に較べて、容量値、容量−電圧特性および耐圧等の製造ばらつきを低減することができる。尚、図４の半導体装置１０１には１つの抵抗素子Ｒ２と２つの容量素子Ｃ２，Ｃ３を備えているが、構成されているが、これに限らず、抵抗素子Ｒ２と容量素子Ｃ２または容量素子Ｃ３のどちらか一方の容量素子を備える半導体装置であってもよい。
【００５８】
また、図１と図４の半導体装置１００，１０１においては、容量素子Ｃ１〜Ｃ３のもう一方の電極としてメタル配線層２０，４０を用いていたが、これに限らず、薄膜抵抗層を多層に形成し、２つの薄膜抵抗層の間で容量素子を構成することも可能である。
【００５９】
上記図１と図４の半導体装置１００，１０１で例示したように、本発明の半導体装置は、抵抗素子と容量素子が組み合わせて用いられる半導体装置であって、容量素子においては安定した容量値、容量−電圧特性および耐圧を得ることができ、抵抗素子においてはレーザトリミングによる抵抗値調整が可能で温度依存性が小さい、小型で安価な半導体装置とすることができる。
【００６０】
従って、本発明の半導体装置は、上記抵抗素子と容量素子で、ＲＣフィルタが構成されてなる半導体装置として好適である。また、本発明の半導体装置は、厳しいノイズ環境下で使用されると共に小型で低コストが要求される、車載用の半導体装置として好適である。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体装置の一例で、半導体装置１００の模式的な断面を示した図である。
【図２】（ａ）〜（ｄ）は、半導体装置１００の製造方法の一例を示す、工程別断面図である。
【図３】（ａ）〜（ｃ）は、半導体装置１００の製造方法の一例を示す、工程別断面図である。
【図４】本発明における半導体装置の別の例で、半導体装置１０１の模式的な断面を示した図である。
【図５】特許文献１に開示された従来の半導体装置の模式的な断面図で、薄膜抵抗体（抵抗素子）とコンデンサ（容量素子）とバイポーラトランジスタとが一体的に集積化されたものである。
【符号の説明】
【００６２】
９０，１００，１０１  半導体装置
Ｒ１，Ｒ２  抵抗素子
Ｃ１〜Ｃ３  容量素子
１１〜１４  層間絶縁膜
２０，４０  メタル配線層
３１，３２  薄膜抵抗層
３１ａ，３２ａ，３２ｂ  一部分（容量素子の一方の電極）
【図１】
2008198749.tif 000003
【図２】
2008198749.tif 000004
【図３】
2008198749.tif 000005
【図４】
2008198749.tif 000006
【図５】
2008198749.tif 000007