(57)【要約】【課題】サリサイド構造を有する半導体装置において、接合リーク特性を劣化させずにゲート細線抵抗を向上することができる半導体装置を得ること。【解決手段】シリコン基板１上にゲート絶縁膜１２を介して形成されたポリシリコン膜１４およびシリサイド膜１５からなるゲート電極１３と、ゲート電極１３の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層１７、および拡散層１７の表面に形成されるシリサイド膜１８からなるソース／ドレイン領域と、を有する半導体装置において、ゲート電極１３のシリサイド膜１５の膜厚が、拡散層１７上のシリサイド膜１８の膜厚よりも厚い。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して形成されたポリシリコン膜および第１のシリサイド膜からなるゲート電極と、該ゲート電極の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層、および該拡散層の表面に形成される第２のシリサイド膜からなるソース／ドレイン領域と、を有する半導体装置において、
前記第１のシリサイド膜の膜厚が、前記第２のシリサイド膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項２】
基板上にゲート絶縁膜を介して形成されたポリシリコン膜および第１のシリサイド膜からなるゲート電極と、該ゲート電極の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層、および該拡散層の表面に形成される第２のシリサイド膜からなるソース／ドレイン領域と、を有する電界効果型トランジスタを複数有する半導体装置において、
前記基板上の所定の位置における電界効果型トランジスタの第１のシリサイド膜の膜厚が、他の位置における電界効果型トランジスタの第１のシリサイド膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項３】
所定の形状にパターニングされたゲート絶縁膜とポリシリコン膜の積層体を含むゲート構造と、該ゲート構造の下部のチャネル領域を挟んだ表面に所定の導電型の不純物イオンが拡散された拡散層と、が形成された基板上の所定領域をマスクして、前記ポリシリコン膜の上部付近にのみ注入種が到達し、前記基板表面には前記注入種が届かないようにイオン注入を行い、熱処理を行うイオン注入工程と、
前記基板上にシリコンとシリサイドを形成する金属からなる金属膜を形成する金属膜形成工程と、
熱処理を行って、前記ポリシリコン膜の上部と前記拡散層の上部にシリサイド膜を形成するシリサイド膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
所定の形状にパターニングされたゲート絶縁膜とポリシリコン膜の積層体を含むゲート構造と、該ゲート構造の下部のチャネル領域を挟んだ表面に所定の導電型の不純物イオンが拡散された拡散層と、が形成された基板上の全面に、シリサイドプロテクション膜を形成する工程と、
前記シリサイドプロテクション膜表面上の所定領域をマスクして、前記ポリシリコン膜の上部付近にのみ注入種が到達し、前記基板表面には前記注入種が届かないようにイオン注入を行い、熱処理を行うイオン注入工程と、
シリサイド膜を形成しない領域を残して前記シリサイドプロテクション膜を除去するシリサイドプロテクション膜パターニング工程と、
前記基板上にシリコンとシリサイドを形成する金属からなる金属膜を形成する金属膜形成工程と、
熱処理を行って、前記基板上の前記シリサイドプロテクション膜が除去された領域の前記ポリシリコン膜の上部と前記拡散層の上部にシリサイド膜を形成するシリサイド膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記所定領域はレジストによりマスクし、シリサイド膜を形成する領域のうち、ゲート細線抵抗を低くしたい領域の厚さが、その他の領域よりも薄くなるように前記レジストを加工し、
前記イオン注入工程では、前記レジストを薄くした領域の前記ポリシリコン膜の上部付近にのみ注入種が到達するように、イオン注入を行って熱処理を行うことを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記シリサイドプロテクション膜パターニング工程で、前記イオン注入用にレジストでマスクし、このレジストを、前記シリサイドプロテクション膜を除去するマスクとして使用することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ゲート電極と拡散層上を同時にシリサイド化したサリサイド構造を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体装置のサイズの微細化とともに、サリサイド構造を有する半導体装置が提案されてきた（たとえば、特許文献１参照）。図５−１〜図５−４は、従来のサリサイド構造を有する半導体装置の製造方法の手順の一例を模式的に示す断面図である。なお、これらの図では、シリコン基板１０１上のシリサイドを形成するシリサイド形成領域ＲSLと、シリサイドを形成しないシリサイドプロテクション領域ＲSPにおける製造方法を示している。
【０００３】
まず、素子分離絶縁膜１０２で素子分離された所定の導電型のウェル１０３が形成されたシリコン基板１０１上にゲート構造１１１と拡散層１１７を形成する（図５−１）。ここで、ゲート構造１１１は、シリコン基板１０１の上面内の所定の位置に、ゲート絶縁膜１１２とポリシリコン膜１１４の積層体が所定の形状にパターニングされ、この線幅方向側面にサイドウォール１１６が形成された構造を有する。また、拡散層１１７は、ゲート構造１１１下のチャネル領域を挟んだシリコン基板１０１表面付近に、所定の導電型の不純物を拡散して形成される。
【０００４】
ついで、シリコン基板１０１上の全面にシリサイドプロテクション膜１３１を形成した後、シリサイドプロテクション膜エッチング用のレジストを塗布し、露光現像後、シリサイド形成領域ＲSL上のシリサイドプロテクション膜をエッチングする（図５−２）。その後、レジストを除去して、スパッタ法などによって、シリサイドを形成するコバルトやニッケルなどの金属膜１３４をシリコン基板１０１上に形成する（図５−３）。ついで、熱処理を行って、金属膜１３４とそれに接触しているシリコンとを反応させて、シリサイド形成領域ＲSLにおけるゲート構造１１１のゲート電極１１３の上面と拡散層１１７の上面とにシリサイド膜１１５，１１８を形成する（図５−３）。その後、シリサイド化せずに残った金属膜１３４を除去し（図５−４）、周知の工程によって配線構造を形成して、半導体装置が製造される。
【０００５】
【特許文献１】特開２００４−７１９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、従来の技術では、ゲート電極１１３とシリコン基板１０１（拡散層１１７）表面とに同一のプロセスでシリサイド膜１１５，１１８を形成していた。しかしながら、従来の技術では、ゲート細線抵抗を低くするために、ゲート電極１１３上のシリサイド膜１１５の膜厚を厚くすると、同時に拡散層１１７上のシリサイド膜１１８の膜厚も厚くなってしまい、接合リーク特性が劣化してしまうという問題点があった。つまり、従来のシリサイド膜形成プロセスでは、ゲート細線抵抗特性と接合リーク特性とはトレードオフの関係にあった。
【０００７】
この発明は、上記に鑑みてなされたもので、サリサイド構造を有する半導体装置において、接合リーク特性を劣化させずにゲート細線抵抗を向上することができる半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、この発明にかかる半導体装置は、基板上にゲート絶縁膜を介して形成されたポリシリコン膜および第１のシリサイド膜からなるゲート電極と、該ゲート電極の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層、および該拡散層の表面に形成される第２のシリサイド膜からなるソース／ドレイン領域と、を有する半導体装置において、前記第１のシリサイド膜の膜厚が、前記第２のシリサイド膜の膜厚よりも厚いことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、拡散層上のシリサイド膜に対して、ゲート電極上のシリサイド膜の膜厚を厚くするようにしたので、接合リーク特性を劣化させずに、ゲート細線抵抗特性を低くすることができるという効果を有する。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１１】
実施の形態１．
図１は、この発明にかかる半導体装置の実施の形態１の断面構造の一例を模式的に示す図である。この半導体装置は、シリコン基板１上の所定の位置に、所定の導電型のウェル３が形成され、そのウェル３上にウェル３とは反対の導電型の電界効果型トランジスタ（以下、ＭＯＳトランジスタという）が形成される。また、各ＭＯＳトランジスタ間は、シリコン基板１の上層部に形成された素子分離絶縁膜２によって素子分離される。
【００１２】
各ウェル３上の所定の位置には、ゲート構造１１が形成され、ゲート構造１１の下部のチャネル領域を挟んだシリコン基板１表面には、ウェル３とは反対の導電型の不純物原子が拡散された、ソース／ドレイン領域となる拡散層１７が形成され、さらにその上部にはシリサイド膜１８が形成される。ゲート構造１１は、シリコン基板１上にゲート絶縁膜１２とゲート電極１３が順に積層されて所定の形状にパターニングされ、その線幅方向両側面には、サイドウォール１６が形成されている。また、ゲート電極１３は、下側がポリシリコン膜１４であり、上側がシリサイド膜１５である２層構造となっている。ここで、ゲート電極１３のシリサイド膜１５の厚さｔ1が拡散層１７上のシリサイド膜１８の厚さｔ2よりも厚く形成されることを特徴とする。
【００１３】
つぎに、この発明にかかる半導体装置の製造方法について説明する。図２−１〜図２−９は、この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である。なお、これらの図では、シリコン基板１上のシリサイドを形成するシリサイド形成領域ＲSLと、シリサイドを形成しないシリサイドプロテクション領域ＲSPにおける製造方法を示している。
【００１４】
まず、従来公知の方法によって、シリコン基板１上にゲート構造１１とソース／ドレイン領域となる拡散層１７を形成する（図２−１）。具体的には、ＳＴＩ（Shallow Trench Isolation）法などを用いて、シリコン基板１の上面内にシリコン酸化物などからなる素子分離絶縁膜２を形成し、素子分離絶縁膜２で区画される所定の領域にウェル注入を行って、所定の導電型のウェル３を形成する。ついで、シリコン基板１上に、シリコン酸化膜などからなるゲート絶縁膜１２とポリシリコン膜１４を順に積層し、フォトリソグラフィ技術とエッチング技術を用いて所定の形状にエッチングする。その後、シリコン酸化膜またはシリコン窒化膜などの絶縁膜を、ゲート絶縁膜とポリシリコン膜の積層体を形成したシリコン基板１上の全面に形成し、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチングによって、シリコン基板１が露出するまで絶縁膜をエッチングする。これによって、ゲート絶縁膜とポリシリコン膜の積層体の線幅方向側面にサイドウォール１６が形成され、ゲート構造１１が形成される。その後、ゲート構造１１をマスクとして、所定の導電型の不純物を素子分離絶縁膜２で区画されたシリコン基板１表面内にイオン注入し、熱処理によって活性化させて拡散層１７を形成する。この拡散層１７が、ソース／ドレイン領域となる。
【００１５】
ついで、ゲート構造１１が形成されたシリコン基板１上にシリサイドプロテクション膜３１を形成する（図２−２）。このシリサイドプロテクション膜３１は、ＳｉＣやＳｉＯＣの単層膜またはこれらの積層膜、またはＮＳＧ（Non-doped Silicate Glass）などを用いることができる。
【００１６】
さらに、シリサイドプロテクション膜３１上にレジスト３２を形成する（図２−３）。その後、ゲート電極１３を構成するポリシリコン膜１４の上部のみに不純物イオンが注入されるように、イオン注入を行う（図２−４）。このときの注入種は、ＡｓやＧｅ、Ｎ2などどのような種類の元素であってもよく、制限されない。
【００１７】
レジスト３２を除去した後、シリサイドプロテクション膜３１上に、シリサイドプロテクション膜エッチング用のレジスト３３を塗布する。その後、フォトリソグラフィ技術によりレジスト３３を露光現像して、シリサイド形成領域ＲSLのレジスト３３を除去する（図２−５）。そして、このレジスト３３をマスクとして、シリサイド形成領域ＲSLのシリサイドプロテクション膜３１をエッチングし、シリサイドプロテクション膜エッチング用のレジスト３３を除去する（図２−６）。これにより、シリサイド形成領域ＲSL上に形成されたシリサイドプロテクション膜３１が除去される。
【００１８】
ついで、シリコンと反応してシリサイドを形成するニッケルやコバルトなどの金属を含む金属膜３４を、スパッタ法などの成膜法によってシリコン基板１上の全面に堆積させる（図２−７）。
【００１９】
その後、熱処理を行って、シリサイド形成領域ＲSLのゲート電極１３の上部とシリコン基板１表面において、金属膜３４とこの金属膜３４に接触しているシリコンとを反応させる。これによって、金属膜３４の形成前までは露出していたシリサイド形成領域ＲSLにおけるゲート構造１１のポリシリコン膜１４の上面とシリコン基板１の上面とがシリサイド化され、それぞれの上面にシリサイド膜１５，１８が形成される（図２−８）。なお、シリサイドプロテクション領域ＲSPにおいては、シリコン基板１上面とゲート構造１１のポリシリコン膜１４の上面がシリサイドプロテクション膜３１によって覆われているので、シリサイド化されない。
【００２０】
そして、未反応の金属膜３４を除去する（図２−９）。以上の工程によって、シリサイド形成領域ＲSLにおいては、ゲート電極１３におけるシリサイド膜１５の膜厚が、拡散層１７におけるシリサイド膜１８の膜厚よりも厚くした半導体装置を得ることができる。
【００２１】
なお、上述した説明では、図２−４で、イオン注入後にイオン注入用のレジスト３２を除去し、図２−５でシリサイドプロテクション膜エッチング用のレジスト３３を塗布するようにしていたが、イオン注入用のレジスト３２とシリサイドプロテクション膜エッチング用のレジスト３３を共用してもよい。この場合には、図２−４で、イオン注入後にイオン注入用のレジスト３２を除去し、図２−５でシリサイドプロテクション膜エッチング用のレジスト３３を塗布する工程が省略される。つまり、図２−４で、イオン注入後に、フォトリソグラフィ技術によってイオン注入用のレジスト３２を露光現像して、シリサイド形成領域ＲSLのレジストを除去すればよい。
【００２２】
この実施の形態１によれば、拡散層１７の上面には不純物が注入されないように、ゲート電極１３を構成するポリシリコン膜１４の上部にイオン注入を行った後に、シリサイドを形成する金属膜３４をシリコン基板１上に堆積して、シリサイド化を行うようにしたので、ゲート電極１３の上部に形成されるシリサイド膜１５の膜厚を拡散層１７の上部に形成されるシリサイド膜１８の膜厚よりも厚くすることができる。また、構造上別要因で膜厚に差があった場合（たとえば、ゲート長が細いゲート電極１３ではその上部に形成されるシリサイド膜１５の膜厚は厚くなる傾向がある場合）も上記の方法で製造することでその差をさらに大きくすることができる。さらに、ゲート電極１３と、このゲート電極１３のゲート長と同様の広さを有するシリコン基板１上の領域とがある場合には、従来ではシリコン基板１上に形成されるシリサイド膜１８の膜厚とほぼ等しくなっていたゲート電極１３の上部に形成されるシリサイド膜１５の膜厚を、シリコン基板１上のシリサイド膜１８よりも厚くすることができる。その結果、接合リーク特性を劣化させずにゲート細線抵抗特性を向上させることができるという効果を有する。
【００２３】
また、シリサイドプロテクション膜３１を形成してイオン注入を行っているので、レジスト３２除去時における拡散層１７へのダメージを抑えることができるという効果も有する。
【００２４】
実施の形態２．
図３は、この発明にかかる半導体装置の実施の形態２の断面構造の一例を模式的に示す図である。この半導体装置は、実施の形態１の半導体装置において、ＭＯＳトランジスタの形成位置によって、ＭＯＳトランジスタのゲート構造１１のシリサイド膜１５Ａ，１５Ｂの膜厚を異ならせるように構成したことを特徴とする。ここでは、図の左側に示されるＭＯＳトランジスタのゲート電極１３のシリサイド膜１５Ａの厚さｔ1が、拡散層１７上のシリサイド膜１８の厚さｔ2と、右側に示されるＭＯＳトランジスタのゲート電極１３のシリサイド膜１５Ｂの厚さｔ3よりも厚く形成されることを特徴とする。なお、その他の構成要素は、実施の形態１の図３と同一であるので、その説明を省略する。
【００２５】
つぎに、このような構造を有する半導体装置の製造方法について説明する。図４−１〜図４−８は、この実施の形態２による半導体装置の製造方法の手順の一例を模式的に示す断面図である。なお、これらの図では、厚いシリサイド膜１５を有するゲート電極１３を含むＭＯＳトランジスタを形成する第１のシリサイド形成領域ＲSL1と、第１のシリサイド形成領域ＲSL1のシリサイド膜１５よりも薄いシリサイド膜１５を有するゲート電極１３を含むＭＯＳトランジスタを形成する第２のシリサイド形成領域ＲSL2と、シリサイドを形成しないシリサイドプロテクション領域ＲSPにおける製造方法を示している。
【００２６】
まず、実施の形態１の図２−１〜図２−２で説明したように、ゲート構造１１とソース／ドレイン領域（拡散層１７）が形成されたシリコン基板１上の全面にシリサイドプロテクション膜３１を形成し、さらにその上にイオン注入用のレジスト３５を形成する（図４−１）。このイオン注入用のレジスト３５は、実施の形態１と同じ条件でイオン注入する場合には、実施の形態１の図２−３で形成したレジスト３２よりも厚めに形成する。
【００２７】
ついで、フォトリソグラフィ技術を用いて、ゲート電極１３のシリサイド膜１５を厚く形成する第１のシリサイド形成領域ＲSL1のレジスト３５を一部除去する（図４−２）。このとき除去するレジスト３５の厚さは、除去した部分で、後のイオン注入工程で所定のエネルギでイオン注入したときに、ゲート電極１３を構成するポリシリコン膜１４の上部に不純物イオンをイオン注入することができる厚さとする。
【００２８】
その後、所定の領域ＲSL1のゲート電極を構成するポリシリコン膜１４の上部のみに不純物イオンが注入されるようにイオン注入を行い、熱処理を行う（図４−３）。ここでは、レジスト３５の厚さを薄くした第１のシリサイド形成領域ＲSL1におけるゲート電極を構成するポリシリコン膜１４の上部のみに不純物イオンが注入されるような条件でイオン注入を行う。また、このときの注入種は、実施の形態１の場合と同様に、ＡｓやＧｅ、Ｎ2などを用いることができ、制限されない。
【００２９】
イオン注入用のレジスト３５を除去した後、シリサイドプロテクション膜３１上に、シリサイドプロテクション膜エッチング用のレジスト３３を塗布する。その後、フォトリソグラフィ技術によりレジスト３３を露光現像して、第１と第２のシリサイド形成領域ＲSL1，ＲSL2のレジスト３３を除去する（図４−４）。そして、このレジスト３３をマスクとして、シリサイドプロテクション膜３１をエッチングし、その後シリサイドプロテクション膜エッチング用のレジスト３３を除去する（図４−５）。これにより、第１と第２のシリサイド形成領域ＲSL1，ＲSL2上に形成されたシリサイドプロテクション膜３１が除去される。
【００３０】
その後、シリコンと反応してシリサイドを形成するニッケルやコバルトなどの金属を含む金属膜３４を、スパッタ法などの成膜法によってシリコン基板上の全面に堆積させる（図４−６）。
【００３１】
その後、熱処理を行って、第１と第２のシリサイド形成領域ＲSL1，ＲSL2のゲート電極１３の上部とシリコン基板１表面において、金属膜３４と接触している部分のシリコンを金属膜３４と反応させる。これによって、金属膜３４の形成前までは露出していたシリサイド形成領域ＲSL1，ＲSL2におけるゲート構造１１のポリシリコン膜１４の上面と拡散層１７の上面とがシリサイド化され、それぞれの上面にシリサイド膜１５Ａ，１５Ｂ，１８が形成される（図４−７）。なお、シリサイドプロテクション領域ＲSPにおいては、シリコン基板１上面とゲート構造１１のポリシリコン膜１４の上面とがシリサイドプロテクション膜３１によって覆われているので、シリサイド化されない。
【００３２】
そして、未反応の金属膜３４を除去する（図４−８）。以上の工程によって、第１のシリサイド形成領域ＲSL1においては、ゲート電極１３におけるシリサイド膜１５Ａの膜厚が、拡散層１７におけるシリサイド膜１８の膜厚よりも厚く、また第２のシリサイド形成領域ＲSL2のゲート電極１３におけるシリサイド膜１５Ｂの膜厚よりも厚い半導体装置を得ることができる。
【００３３】
なお、上述した説明では、図４−３で、イオン注入後にイオン注入用のレジスト３５を除去し、図４−４でシリサイドプロテクション膜エッチング用のレジスト３３を塗布するようにしていたが、イオン注入用のレジスト３５とシリサイドプロテクション膜エッチング用のレジスト３３を共用してもよい。この場合には、図４−３で、イオン注入後にイオン注入用のレジスト３５を除去し、図４−４でシリサイドプロテクション膜エッチング用のレジスト３３を塗布する工程が省略される。つまり、図４−３で、イオン注入後に、レジスト３５に設けられている段差を除去し、フォトリソグラフィ技術によってイオン注入用のレジスト３５を露光現像して、シリサイド形成領域ＲSL1，ＲSL2のレジストを除去して、シリサイドプロテクション膜エッチング用のマスクを形成すればよい。
【００３４】
この実施の形態２によれば、シリサイド形成領域中でも、場所によってゲート電極１３を構成するシリサイド膜１５Ａ，１５Ｂの膜厚を厚くすることができるので、局所的に接合リーク特性を劣化させずに、ゲート細線抵抗特性を従来のものに比して高めることができるという効果を有する。
【００３５】
なお、上述した実施の形態１，２では、イオン注入時に、シリサイドプロテクション膜３１をつけた状態でイオン注入を行っていたが、シリサイドプロテクション膜３１を形成せずにゲート構造１１を形成したシリコン基板１上に直接イオン注入用のレジスト３２，３５を塗布してイオン注入を行ってもよい。
【００３６】
また、上述した実施の形態１，２での半導体装置やその製造方法は一例であり、たとえばＬＤＤ構造を有するＭＯＳトランジスタやハローを有するＭＯＳトランジスタなど、ゲート電極とソース／ドレイン領域を備える半導体装置全般にこの発明を適用することができる。
【００３７】
さらに、上述した実施の形態１，２では、レジスト越しにイオン注入を行なっているが、酸化膜越しや窒化膜越し（または積層膜越し）にイオン注入を行ってもよい。この場合には、酸化膜や窒化膜は、レジストのように除去して最終的にシリコン基板１上に残らないようにしてもよいし、部分的に残っていてもよい。
【産業上の利用可能性】
【００３８】
以上のように、この発明にかかる半導体装置は、ゲート電極と拡散層上にシリサイド膜を有するＭＯＳトランジスタに有用である。
【図面の簡単な説明】
【００３９】
【図１】この発明による半導体装置の実施の形態１の断面構造の一例を模式的に示す図である。
【図２−１】この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図２−２】この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図２−３】この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図２−４】この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図２−５】この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図２−６】この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図２−７】この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図２−８】この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図２−９】この発明による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図３】この発明による半導体装置の実施の形態２の断面構造の一例を模式的に示す図である。
【図４−１】この実施の形態２による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】この実施の形態２による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図４−３】この実施の形態２による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図４−４】この実施の形態２による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図４−５】この実施の形態２による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図４−６】この実施の形態２による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図４−７】この実施の形態２による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図４−８】この実施の形態２による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図５−１】従来のサリサイド構造を有する半導体装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図５−２】従来のサリサイド構造を有する半導体装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図５−３】従来のサリサイド構造を有する半導体装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図５−４】従来のサリサイド構造を有する半導体装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【符号の説明】
【００４０】
１  シリコン基板
２  素子分離絶縁膜
３  ウェル
１１  ゲート構造
１２  ゲート絶縁膜
１３  ゲート電極
１４  ポリシリコン膜
１５，１８  シリサイド膜
１６  サイドウォール
１７  拡散層
３１  シリサイドプロテクション膜
３２，３３，３５  レジスト
３４  金属膜
【図１】
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【図２−１】
2008171955.tif 000004
【図２−２】
2008171955.tif 000005
【図２−３】
2008171955.tif 000006
【図２−４】
2008171955.tif 000007
【図２−５】
2008171955.tif 000008
【図２−６】
2008171955.tif 000009
【図２−７】
2008171955.tif 000010
【図２−８】
2008171955.tif 000011
【図２−９】
2008171955.tif 000012
【図３】
2008171955.tif 000013
【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図４−６】
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【図４−７】
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【図４−８】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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