(57)【要約】【課題】テストを簡便に行うことができる連想メモリおよびそのテスト方法を提供する。【解決手段】入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセル１〜８が行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力するＡＮＤ回路１７〜２０を行毎に備えた連想メモリであって、ＡＮＤ回路から出力される一致フラグを行毎に記憶するスキャンセル４４〜４７が列方向に直列に接続されたスキャンレジスタとを備える。【選択図】図１
2008027525.tif 000002
【特許請求の範囲】
【請求項１】
入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセルが行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力するＡＮＤ回路を行毎に備えた連想メモリであって、
前記ＡＮＤ回路から出力される一致フラグを行毎に記憶するスキャンセルが列方向に直列に接続されたスキャンレジスタを備えたことを特徴とする連想メモリ。
【請求項２】
入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセルが行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力するＡＮＤ回路を行毎に備えた連想メモリであって、
前記ＡＮＤ回路から出力される一致フラグの全ての論理積演算を行って出力する第１テスト回路と、
前記ＡＮＤ回路から出力される一致フラグの全ての論理和演算を行って出力する第２テスト回路と、
を備えたことを特徴とする連想メモリ。
【請求項３】
入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセルが行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力する行毎に備えられたＡＮＤ回路と、
前記ＡＮＤ回路から出力される一致フラグを行毎に記憶するスキャンセルが列方向に直列に接続されたスキャンレジスタと、
を備えた連想メモリのテスト方法であって、
前記参照情報および検索情報として任意のテストパターンを与え、
前記スキャンレジスタの出力に基づき前記比較器およびＡＮＤ回路の故障の有無を検査することを特徴とする連想メモリのテスト方法。
【請求項４】
入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセルが行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力する行毎に備えられたＡＮＤ回路と、
前記ＡＮＤ回路から出力される一致フラグの全ての論理積演算を行って出力する第１テスト回路と、
前記ＡＮＤ回路から出力される一致フラグの全ての論理和演算を行って出力する第２テスト回路と、
を備えた連想メモリのテスト方法であって、
前記参照情報および検索情報として任意のテストパターンを与え、
前記第１テスト回路の出力と前記第２テスト回路の出力とに基づき前記比較器およびＡＮＤ回路の故障の有無を検査することを特徴とする連想メモリのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連想メモリおよびそのテスト方法に関し、特に連想メモリのテストを容易にするための技術に関する。
【背景技術】
【０００２】
連想メモリは、参照ブロックと情報ブロックとからなる論理付きメモリの一種であり、入力情報と参照ブロック中の参照情報を比較し、入力情報に一致した参照情報に関連付けられている情報を情報ブロックから出力する。なお、連想メモリは、上述した参照動作以外に、一般的なメモリと同様に、アドレスを指定して情報を読み出したり、書き込んだりすることもできる。
【０００３】
上述した参照動作においては、複数の参照情報が入力情報に一致した場合に、その中から１つの情報に絞り込む必要があるので、絞り込みのための絞込回路が付加されている場合がある。絞込回路を備えていない連想メモリでは、参照情報が２個以上一致しないようにして使用することが要求される。
【０００４】
つまり、絞込回路を備えていない連想メモリでは、２個以上の参照情報が検索情報と一致すると、情報ブロックの複数のメモリセルから読み出された信号が、２つの情報ブロックビット線の上で衝突する。この衝突を避けるために、連想メモリを使用する際に、ユーザは、比較器付きメモリセルに格納する参照情報を考慮する必要がある。
【０００５】
このことは、連想メモリのテストを行う場合も例外でない。すなわち、連想メモリのテストを行う場合は、２個以上の参照情報の一致が発生しないように、入力するテストパターンやテスト順序を決定しなければならない。これは、４個の参照情報を格納する連想メモリであれば、４個の参照情報の各々を個別にテストしなければならない。
【０００６】
なお、関連する技術として特許文献１は、プライオリティエンコーダを持つ連想メモリの検索動作の検査において、冗長な検査ステップを排除することができる半導体装置の検査方法を開示している。この検査方法では、検査の初めにバックグラウンドデータとして検査データと相違するデータを書き込む。そして、バックグラウンドデータを読み出して、読み出したデータを検査する。最も優先度の低いアドレスを指定し、検査データを書き込む。検索操作を行って、検査アドレスと検索アドレスとの一致を判断する。次に優先度の低いアドレスを指定し、上記操作を全アドレスについて繰り返す。
【０００７】
また、特許文献２は、高密度化、高速化および低消費電力化に対応できる半導体メモリおよび連想メモリのレイアウト構造を開示している。この半導体メモリおよび連想メモリのレイアウト構造は、複数のメモリワードにより構成されるメモリブロックを複数個持ち、メインデコーダから各メモリワードに設けられたメインワード線と、サブデコーダから各メモリブロックに設けられたメモリブロック選択線と、各メモリブロックの各メモリワードに設けられたメモリワード選択手段とを有する半導体メモリの、半導体チップ上のレイアウト構造であって、各メモリブロックの各メモリワードは、複数のメモリセルを配列したメモリセル列が２行以上配列されてなり、これらのメモリセル列には同時に全てのメモリセルをアクティブにすることができる少なくとも１本のサブワード線が設けられている。
【０００８】
しかしながら、従来の連想メモリのテストにおいては、テストパターンやテスト順序を無作為に作成することはできないので、複雑なテストパターンやテスト順序が必要になり、また、複雑なテストパターンやテスト順序を与えるための専用回路が必要になるという問題がある。
【特許文献１】特開２００２−４２４８９号公報
【特許文献２】特開平９−４５８７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、テストを簡便に行うことができる連想メモリおよびそのテスト方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の請求項１は、入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセルが行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力するＡＮＤ回路を行毎に備えた連想メモリであって、ＡＮＤ回路から出力される一致フラグを行毎に記憶するスキャンセルが列方向に直列に接続されたスキャンレジスタとを備えたことを特徴とする。
【００１１】
本発明の請求項２は、入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセルが行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力するＡＮＤ回路を行毎に備えた連想メモリであって、前記ＡＮＤ回路から出力される一致フラグの全ての論理積演算を行って出力する第１テスト回路と、前記ＡＮＤ回路から出力される一致フラグの全ての論理和演算を行って出力する第２テスト回路とを備えたことを特徴とする。
【００１２】
本発明の請求項３は、入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセルが行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力する行毎に備えられたＡＮＤ回路と、前記ＡＮＤ回路から出力される一致フラグを行毎に記憶するスキャンセルが列方向に直列に接続されたスキャンレジスタとを備えた連想メモリのテスト方法であって、前記参照情報および検索情報として任意のテストパターンを与え、前記スキャンレジスタの出力に基づき前記比較器およびＡＮＤ回路の故障の有無を検査することを特徴とする。
【００１３】
本発明の請求項４は、入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセルが行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力する行毎に備えられたＡＮＤ回路と、前記ＡＮＤ回路から出力される一致フラグの全ての論理積演算を行って出力する第１テスト回路と、前記ＡＮＤ回路から出力される一致フラグの全ての論理和演算を行って出力する第２テスト回路とを備えた連想メモリのテスト方法であって、前記参照情報および検索情報として任意のテストパターンを与え、前記第１テスト回路の出力と前記第２テスト回路の出力とに基づき前記比較器およびＡＮＤ回路の故障の有無を検査することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、テストを簡便に行うことができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態に係る連想メモリおよびそのテスト方法を、図面を参照しながら詳細に説明する。なお、本発明は、絞込回路を持たない連想メモリを対象としている。
【実施例１】
【００１６】
図１は、本発明の実施例１に係る連想メモリの構成を示すブロック図である。なお、以下では、説明を簡単にするために、ワード幅が２ビットであり、ワード数が４個の連想メモリを例に挙げて説明する。
【００１７】
この連想メモリは、大きく分けると、アドレスデコーダ３３、参照ブロック４２、情報ブロック４３およびスキャンセル４４〜４７から成るスキャンレジスタから構成されている。アドレスデコーダ３３と参照ブロック４２との間は、４本の参照ブロックワード線２９〜３２によって接続されており、参照ブロック４２と情報ブロック４３との間は、４本の情報ブロックワード線２５〜２８によって接続されている。
【００１８】
アドレスデコーダ３３は、２本のアドレス線３４から入力される２ビットのアドレスをデコードし、参照ブロックワード線２９〜３２のいずれか１つをアクティブにする。
【００１９】
参照ブロック４２は、２ビットのワード幅を有する４個（ワード）の参照情報を保持する。この参照ブロック４２は、比較器付きメモリセル１〜８、ＡＮＤ回路１７〜２０およびワードライン選択回路２１〜２４から構成されている。
【００２０】
比較器付きメモリセル１〜８は、行方向に２個、列方向に４個が配列されている。比較器付きメモリセル１〜８の各々は、図２に示すように、メモリセル１００および比較器２００から構成され、これらに参照部ワード線３００、参照部ビット線４００および検索データ入力線５００が接続されている。
【００２１】
メモリセル１００に記憶されているデータは、参照部ワード線３００がアクティブにされることにより参照部ビット線４００に読み出され、また、メモリセル１００には、参照部ワード線３００がアクティブにされることにより、参照ビット線４から送られてくるデータが書き込まれる。また、メモリセル１００から読み出されたデータは、比較器２００に送られる。比較器２００は、例えばＥＸＮＯＲ（Exclusive ＮＯＲ）回路から構成されており、メモリセル１００から読み出されたデータと検索データ入力線５００から送られてくる検索データとを比較し、比較結果を出力線６００に出力する。
【００２２】
図２に示す参照部ワード線３００、参照部ビット線４００および検索データ入力線５００には、図１に示す参照ブロックワード線２９〜３２、参照ブロックビット線３５および３６、ならびに検索データビット線３９および４０がそれぞれ接続される。したがって、比較器付きメモリセル１〜４に記憶されているデータは、参照ブロックワード線２９〜３２がアクティブにされることにより参照ブロックビット線３５にそれぞれ読み出され、また、比較器付きメモリセル５〜８に記憶されているデータは、参照ブロックワード線２９〜３２がアクティブにされることにより参照ブロックビット線３６にそれぞれ読み出される。
【００２３】
また、比較器付きメモリセル１〜４には、参照ブロックワード線２９〜３２がアクティブにされることにより、参照ブロックビット線３５から送られてくるデータがそれぞれ書き込まれ、比較器付きメモリセル５〜８には、参照ブロックワード線２９〜３２がアクティブにされることにより、参照ブロックビット線３６から送られてくるデータがそれぞれ書き込まれる。
【００２４】
ＡＮＤ回路１７〜２０は、比較器付きメモリセル１〜４の出力（図２に示す比較器２００の出力）と、比較器付きメモリセル５〜８の出力（図２に示す比較器２００の出力）との論理積演算をそれぞれ実行する。ＡＮＤ回路１７〜２０の出力は、一致フラグとしてワードライン選択回路２１〜２４にそれぞれ送られる。
【００２５】
ワードライン選択回路２１〜２４は、ワードライン選択線４１から入力されるワードライン選択信号に応じて、参照ブロックワード線２９〜３２に出力されている信号、または、ＡＮＤ回路１７〜２０から出力される一致フラグのいずれかをそれぞれ選択する。ワードライン選択回路２１〜２４で選択された信号は、情報ブロックワード線２５〜２８にそれぞれ出力される。
【００２６】
情報ブロック４３は、２ビットのワード幅を有する４個の参照情報を保持する。この情報ブロック４３は、メモリセル９〜１６から構成されている。メモリセル９〜１６は、行方向に２個、列方向に４個が配列されている。メモリセル９〜１２に記憶されているデータは、情報ブロックワード線２５〜２８がアクティブにされることにより情報ブロックビット線３７にそれぞれ読み出され、また、メモリセル１３〜１６に記憶されているデータは、情報ブロックワード線２５〜２８がアクティブにされることにより情報ブロックビット線３８にそれぞれ読み出される。
【００２７】
また、メモリセル９〜１２には、情報ブロックワード線２５〜２８がアクティブにされることにより、情報ブロックビット線３７から送られてくるデータがそれぞれ書き込まれ、メモリセル１３〜１６には、情報ブロックワード線２５〜２８がアクティブにされることにより、情報ブロックビット線３８から送られてくるデータがそれぞれ書き込まれる。
【００２８】
上記のように構成される連想メモリにおいては、ワードライン選択線４１から入力されるワードライン選択信号によって、参照ブロックワード線２９〜３２に出力されている信号が選択された場合は、アドレス指定によって情報ブロック４３に対する情報の読み出しおよび書き込みを行うモードに設定される。以下、このモードを「アドレス指定モード」と呼ぶ。
【００２９】
一方、ワードライン選択線４１から入力されるワードライン選択信号によって、ＡＮＤ回路１７〜２０から出力される一致フラグが選択された場合は、比較器付きメモリセル１〜８に記憶されている参照情報と検索データビット線３９および４０から入力される検索情報とが一致した、情報ブロック４３内のワードの情報が読み出されるモードに設定される。以下、このモードを「検索モード」と呼ぶ。
【００３０】
上述した絞込回路を備えていない連想メモリは、２個以上の参照情報が検索情報と一致すると、２つ以上の一致フラグがアクティブにされる。連想メモリが検索モードに設定されている場合は、一致フラグの状態は、情報ブロックワード線２５〜２８を介して情報ブロック４３に伝播するため、２つ以上の情報ブロックワード線２５〜２８がアクティブにされる。これは、情報ブロック４３のメモリセル１〜１６から読み出された信号が、情報ブロックビット線３７および３８の上で衝突する。
【００３１】
この衝突を避けるために、連想メモリを使用する際に、ユーザは、比較器付きメモリセル１〜８に格納する参照情報を考慮する必要がある。すなわち、連想メモリのテストを行う場合にも、２個以上の参照情報の一致が発生しないように、入力するデータのパターンや入力順序を決定しなければならない。これは、図１に示す４個の参照情報を格納する連想メモリであれば、４個の参照情報の各々を個別にテストしなければならない。
【００３２】
図１に示す連想メモリの場合、各行の比較器付きメモリセルとＡＮＤ回路のみを抽出すると、図３（ａ）に示すような回路になり、入力Ａには、比較器付きメモリセル１〜４のメモリセルの出力、入力Ｂには、検索データビット線３９からの検索データ、入力Ｃには、比較器付きメモリセル５〜８のメモリセルの出力、および、入力Ｄには、検索データビット線３９からの検索データがそれぞれ入力される。このような回路をテストするためには、参照情報毎（行毎）に図３（ｂ）に示すような５個のテストパターンが必要になる。したがって、全ての参照情報（４行）をテストするためには、２０個のテストパターンが必要になる。
【００３３】
スキャンレジスタを構成するスキャンセル４４〜４７は、パラレル入力のシフトレジスタとして形成されており、ＡＮＤ回路１７〜２０から出力される一致フラグを所定のタイミングで同時に記憶する。このスキャンセル４４〜４７に記憶されたデータ（一致フラグ）は、外部からの指示に応じて、スキャンアウトボートからシリアルに読み出される。
【００３４】
次に、上記のように構成される実施例１に係る連想メモリのテスト動作を、図４に示すフローチャートを参照しながら説明する。このテストでは、主に、参照ブロック４２の内部のＡＮＤ回路１７〜２０および比較器付きメモリセル１〜８の内部の比較器２００の故障の有無が調べられる。
【００３５】
連想メモリのテストにおいては、まず、検索モードに設定される（ステップＳ１）。次いで、参照ブロック４２の全ての行に対して、図３（ｂ）に示す５個のテストパターンが順次印加されてテストが行われる（ステップＳ２）。このステップＳ２においては、テストパターンが印加された後に、スキャンセル４４〜４７に格納されているデータをシリアルに読み出し、印加されたテストパターンに対して予定されたパターンのデータが出力されるかどうかが調べられる。これにより、比較器付きメモリセル１〜８の比較器２００またはＡＮＤ回路１７〜２０に故障が存在するかどうかが判定される。以上により、連想メモリのテストは終了する。
【００３６】
この実施例１に係る連想メモリのテストは、アドレス指定モードで行われる。したがって、複数の参照情報で一致フラグがアクティブにされても、情報ブロック４３から読み出された信号に衝突が発生することはない。
【００３７】
また、ＡＮＤ回路１７〜２０の出力はスキャンセル４４〜４７で取り込まれ、このスキャンセル４４〜４７に記憶された一致フラグは後に読み出すことができ、しかも、複数の一致フラグがアクティブにされても問題がないので、図３（ｂ）に示したテストパターンの各々を全ての参照情報に対して同時に適用してテストを行うことができる。
【００３８】
次に、図５のフローチャートを参照して、従来の連想メモリのテスト手順を説明する。まず、アドレス指定モードに設定される（ステップＳ１１）。次いで、情報ブロック４３の各ワードに行アドレスが書き込まれる（ステップＳ１２）。すなわち、メモリセル９および１３に「００」、メモリセル１０および１４に「０１」、メモリセル１１および１５に「１０」およびメモリセル１２および１６に「１１」が書き込まれる。これは、情報ブロック４３の内容を読み出した場合に、読み出したワードを特定できるようにするためである。
【００３９】
次いで、検索モードに設定される（ステップＳ１３）。次いで、テスト対象となる行以外の参照ブロック４２の行に「１１」が書き込まれる（ステップＳ１４）。次いで、参照ブロック４２のテスト対象となる行に対して図３（ｂ）に示す５個のテストパターンが順次印加され、テストが行われる（ステップＳ１５）。ここで、比較器付きメモリセル１〜８の比較器２００またはＡＮＤ回路１７〜２０に故障が存在するかどうかは、情報ブロック４３の情報ブロックビット線３７および３８に、予定されたパターンのデータが出力されるかどうかを調べることにより行われる。
【００４０】
次いで、全ての行をテストしたかどうかが調べられる（ステップＳ１６）。このステップＳ１６において、全ての行をテストしていないことが判断されると、テスト対象となる行が変更される（ステップＳ１７）。次いで、ステップＳ１４に戻り、上述した処理が繰り返される。そして、この繰り返しの過程で、ステップＳ１６において、全ての行をテストしたことが判断されると、連想メモリのテストは終了する。
【００４１】
以上説明したように、本発明の実施例１に係る連想メモリおよびそのテスト方法によれば、行方向の比較器付きメモリセル１〜８の比較器２００から出力される信号の論理積演算を行って出力する行毎に備えられたＡＮＤ回路１７〜２０から出力される一致フラグをスキャンセル４４〜４７から成るスキャンレジスタに記憶し、スキャンレジスタの内容に基づき故障の有無を判定するので、アドレス指定モードに固定したままテストを行うことができる。
【００４２】
したがって、従来の連想メモリのように、情報ブロックのメモリセルから読み出された信号が、情報ブロックビット線上で衝突することもないので、無作為なテストパターンやテスト順序の入力も許容でき、テストを簡便に行うことができる。また、全ての参照情報に対して同時にテストできるので、連想メモリのテストの簡略化が可能になり、テスト時間の短縮、テスト機能の設計および検証の工数を短縮できるという効果がある。
【００４３】
また、情報ブロック４３から読み出された信号に衝突が発生することはないので、論理ＬＳＩテスタで使用される無作為なテストパターンを自動生成するツールであるＡＴＰＧ（Automatic Test Pattern Generator）ツールを活用することもできる。このＡＴＰＧツールを活用することにより、テストパターン生成のための専用回路は不要になる。また、テストの設計、検証および実際のテスト時間に関して工数短縮できるという効果がある。
【実施例２】
【００４４】
図６は、本発明の実施例２に係る連想メモリの構成を示すブロック図である。この連想メモリは、実施例１に係る連想メモリに、第１テスト回路５１および第２テスト回路５２が追加されて構成されている。以下では、実施例１で説明した連想メモリと相違する部分を中心に説明する。
【００４５】
第１テスト回路５１は、論理積回路から構成されており、ＡＮＤ回路１７〜２０から出力される４個の一致フラグの論理積演算を行って第１テストポート５３から出力する。第２テスト回路５２は、論理和回路から構成されており、ＡＮＤ回路１７〜２０から出力される４個の一致フラグの論理和演算を行って第２テストポート５４から出力する。
【００４６】
次に、上記のように構成される実施例１に係る連想メモリのテスト動作を説明する。このテスト動作は、図４のフローチャートに示した手順と同じの手順で行われる。
【００４７】
すなわち、連想メモリのテストにおいては、まず、検索モードに設定される（ステップＳ１）。次いで、参照ブロック４２の全ての行に対して、図３（ｂ）に示す５個のテストパターンが順次印加され、テストが行われる（ステップＳ２）。このステップＳ２においては、テストパターンが印加された後に、第１テスト回路５１の第１テストポート５３から出力されるデータおよび第２テスト回路５２の第２テストポート５４から出力されるデータに基づき、比較器付きメモリセル１〜８の比較器２００またはＡＮＤ回路１７〜２０に故障が存在するかどうかが判定される。
【００４８】
より具体的には、参照ブロック４２の各行に対して同じテストパターンが印加されるので、ＡＮＤ回路１７〜２０から出力される一致フラグの値は同じになる。したがって、第１テストポート５３および第２テストポート５４からの出力パターンが「１１」または「００」であれば、比較器付きメモリセル１〜８の比較器２００またはＡＮＤ回路１７〜２０に故障が存在しない旨が判定され、これら以外のパターンであれば故障が存在する旨が判定される。以上により、連想メモリのテストは終了する。
【００４９】
以上説明したように、本発明の実施例２に係る連想メモリおよびそのテスト方法によれば、行方向の比較器付きメモリセル１〜８の比較器２００から出力される信号の論理積演算を行って出力する行毎に備えられたＡＮＤ回路から出力される一致フラグの全ての論理積および論理和演算を行い、これら論理積および論理和演算の結果に基づき故障を判定するので、アドレス指定モードに固定したままテストを行うことができる。したがって、上述した実施例１に係る連想メモリおよびそのテスト方法と同様の効果を奏する。
【産業上の利用可能性】
【００５０】
本発明は、絞込回路を不要にした連想メモリに利用することが可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施例１に係る連想メモリの構成を示すブロック図である。
【図２】本発明の実施例１に係る連想メモリに使用される比較器付きメモリセルの構成を示す回路図である。
【図３】本発明の実施例１に係る連想メモリにおけるテスト対象となる回路およびテストパターンを示す図である。
【図４】本発明の実施例１に係る連想メモリのテスト動作を示すフローチャートである。
【図５】従来の連想メモリのテスト動作を示すフローチャートである。
【図６】本発明の実施例２に係る連想メモリの構成を示すブロック図である。
【符号の説明】
【００５２】
１〜８  比較器付きメモリセル
９〜１６  メモリセル
１７〜２０  ＡＮＤ回路
２１〜２４  ワードライン選択回路
２５〜２８  情報ブロックワード線
２９〜３２  参照ブロックワード線
３３  アドレスデコーダ
３４  アドレス線
３５〜３６  参照ブロックビット線
３７〜３８  情報ブロックビット線
３９〜４０  検索データビット線
４１  ワードライン選択線
４２  参照ブロック
４３  情報ブロック
４４〜４７  スキャンセル
４８  スキャンアウトポート
５１  第１テスト回路
５２  第２テスト回路
５３  第１テストポート
５４  第２テストポート
【図１】
2008027525.tif 000003
【図２】
2008027525.tif 000004
【図３】
2008027525.tif 000005
【図４】
2008027525.tif 000006
【図５】
2008027525.tif 000007
【図６】
2008027525.tif 000008