(57)【要約】【課題】不揮発性メモリにおける書き込み動作効率と書き込みディスターブの低減の双方を改善する。【解決手段】不揮発性メモリは、メモリアレイと並列書き込み制限回路とを有する。メモリアレイは、書き込み動作においてアドレス信号に従って書き込み選択とされるワード線から書き込み電圧が印加され、且つ、書き込みデータの論理値に従って書き込み選択ビット線と並列書き込み制限回路によりスイッチ制御されるトランジスタ（ＴＲ６）から書き込み電流が供給される不揮発性メモリセルを有する。並列書き込み制限回路は、並列に書き込み電流を流す複数ビット線の範囲を書き込み単位の相違に応じて制限する。シーケンサは、書き込み単位が大きいとき複数ビット線範囲を小さくして何回かに分けて順次複数ビット線範囲を切換えながら書き込み電圧を印加し、書き込み単位が小さいとき複数ビット線の範囲を大きくして上記よりも少ない回数で書き込み電圧を印加する。【選択図】図１
2008027522.tif 000002
【特許請求の範囲】
【請求項１】
電気的に消去及び書き込み可能な不揮発性メモリを備えた半導体装置であって、
前記不揮発性メモリは、メモリアレイ、並列書き込み制限回路及びシーケンサを有し、
前記メモリアレイは、書き込み動作においてアドレス信号に従って書き込み選択とされるワード線から書き込み電圧が印加され、且つ、書き込みデータの論理値に従って書き込み選択とされるビット線を介して書き込み電流が供給される複数の不揮発性メモリセルを有し、
前記並列書き込み制限回路は、並列に書き込み電流を流す複数ビット線の範囲を書き込み単位の相違に応じて制限し、
前記シーケンサは、書き込み単位が大きい場合には複数ビット線の範囲を小さくして何回かに分けて順次複数ビット線の範囲を切換えながら書き込み電圧の印加を行い、書き込み単位が小さい場合には複数ビット線の範囲を大きくして上記よりも少ない回数で書き込み電圧の印加を行う、半導体装置。
【請求項２】
ビット線毎に書き込みデータをラッチするデータラッチと、複数のデータラッチ毎に割り当てられるデータ線とデータラッチとを選択的に接続可能とするカラム選択回路と、データラッチの記憶ノードの論理値に従って対応するビット線の書き込み電流経路を選択的に開閉する第１スイッチトランジスタと、前記第１スイッチトランジスタに直列配置された第２スイッチトランジスタとを有し、
前記並列書き込み制限回路は、前記第１スイッチトランジスタを並列にオン状態にする複数ビット線の範囲を順次切換える第１動作と、全てのビット線の前記第２スイッチトランジスタを並列にオン状態にする第２動作とを選択可能である、請求項１記載の半導体装置。
【請求項３】
前記シーケンサは、前記第１動作又は第２動作を書き込みコマンドの種類に応答して選択する請求項２記載の半導体装置。
【請求項４】
前記シーケンサは書き込みコマンドに応答する書き込み動作において全ての前記データラッチを書き込み非選択の論理値にクリアしてから書き込みデータのラッチ動作を開始する請求項３記載の半導体装置。
【請求項５】
前記シーケンサは、第２動作において書き込みデータがラッチ可能とされる前記データラッチの最大数を、前記第１動作において第２スイッチトランジスタが並列にオン状態にされる複数ビット線の本数よりも小さくする、請求項４記載の半導体装置。
【請求項６】
前記第１スイッチトランジスタと前記第２スイッチトランジスタに直列接続された第３スイッチトランジスタを有し、
前記シーケンサは、前記第３スイッチトランジスタの相互コンダクタンスを第１動作よりも第２動作において大きく設定し、書き込み電圧の印加時間を第１動作と第２動作において等しくする、請求項５記載の半導体装置。
【請求項７】
電気的に消去及び書き込み可能な不揮発性メモリを備えた半導体装置であって、
前記不揮発性メモリは、メモリアレイと、並列書き込み制限回路と、書き込み電流制限回路と、シーケンサとを有し、
前記メモリアレイは、書き込み動作においてアドレス信号に従って書き込み選択とされるワード線から書き込み電圧が印加され、且つ、書き込みデータの論理値に従って書き込み選択とされるビット線を介して書き込み電流が供給される複数の不揮発性メモリセルを有し、
前記並列書き込み制限回路は、並列に書き込み電流を流す複数ビット線の範囲を書き込み単位の大小に応じて制限し、
前記書き込み電流制限回路は、前記書き込み単位の大小に応じて書き込み電流を制限し、
前記シーケンサは、小さな書き込み単位が指定されたときは大きな書き込み単位が指定されたときに比べて前記電流制限回路による書き込み電流をビット線１本当たり大きくする、半導体装置。
【請求項８】
前記シーケンサは、書き込み単位が大きい場合には複数ビット線の範囲を小さくして何回かに分けて順次複数ビット線の範囲を切換えながら書き込み電圧の印加を行い、書き込み単位が小さい場合には複数ビット線の範囲を大きくして上記よりも少ない回数で書き込み電圧の印加を行う、請求項７記載の半導体装置。
【請求項９】
ビット線毎に書き込みデータをラッチするデータラッチと、複数のデータラッチ毎に割り当てられるデータ線とデータラッチとを選択的に接続可能とするカラム選択回路と、データラッチの記憶ノードの論理値に従って対応するビット線の書き込み電流経路を選択的に開閉する第１スイッチトランジスタと、前記第１スイッチトランジスタに直列配置された第２スイッチトランジスタとを有し、
前記並列書き込み制限回路は、書き込み単位が大きいとき前記第２スイッチトランジスタを並列にオン状態にする複数ビット線の範囲を順次切換える第１動作と、書き込み単位が小さいとき全てのビット線の前記第２スイッチトランジスタを並列にオン状態にする第２動作とを選択可能である、請求項８記載の半導体装置。
【請求項１０】
前記シーケンサは前記第１動作又は第２動作を書き込みコマンドの種類に応答して選択する請求項９記載の半導体装置。
【請求項１１】
前記シーケンサは書き込みコマンドに応答する書き込み動作において全ての前記データラッチを書き込み非選択の論理値にクリアしてから書き込みデータのラッチ動作を開始する請求項１０記載の半導体装置。
【請求項１２】
前記シーケンサは、第２動作において書き込みデータがラッチ可能とされる前記データラッチの最大数を、前記第１動作において第２スイッチトランジスタが並列にオン状態にされる複数ビット線の本数よりも小さくする、請求項１１記載の半導体装置。
【請求項１３】
前記第１スイッチトランジスタと前記第２スイッチトランジスタに直列接続された第３スイッチトランジスタを有し、
前記シーケンサは、前記電流制御回路を介して前記第２動作における前記第３スイッチトランジスタの相互コンダクタンスを第１動作における前記第３スイッチトランジスタの相互コンダクタンス以上にさせ、第２動作において書き込み電圧の印加時間を第１動作よりも短くする、請求項１２記載の半導体装置。
【請求項１４】
前記不揮発性メモリセルをアクセス可能な中央処理装置を有し、前記中央処理装置は前記書き込みコマンドを発行する請求項３又は１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に消去及び書き込み可能な不揮発性メモリにおける書き込み動作効率と書き込みディスターブの改善に関し、例えば、前記不揮発性メモリと中央処理装置をオンチップしたマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に消去及び書き込み可能な不揮発性メモリにおいて、電荷蓄積領域を備えた不揮発性メモリに対する書き込み動作では、ワード線に書き込み電圧を印加し、書き込み選択ビット線に書き込み電流を流してホットエレクトロンを発生させ、これによって加速された電子を電荷蓄積領域に注入することでその閾値電圧を高くすることができる。このとき、書き込み選択ビット線の不揮発性メモリセルとの間で書き込み選択ワード線を共有する書き込み非選択ビット線の不揮発性メモリセルは、当該ワード線を介して書き込み電圧が印加されるので、それによる高電界によって閾値電圧が不所望に変動する虞を生ずる。このようなワードディスターブを抑制するには、書き込み動作においてワード線を途中で分離して、書き込み電圧が印加される範囲を制限することができる。このようなディスターブ対策について特許文献1に記載がある。
【０００３】
【特許文献１】特開平２０００−１４９５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記ホットエレクトロン書き込みにおいて書き込み選択ビット線に流す書き込み電流は、並列に書き込み電流を流し得る複数ビット線の範囲が広くなれば、それに応じて大きな書き込み電流の供給能力が必要とされる。例えば書き込み電圧の印加単位であるワード線に１０２４（１２８バイト）本のビット線が交差する場合、１０２４ビットの書き込みデータに従って全部のビット線に書き込み電流を流し得る状態でホットエレクトロン書き込みを行ったのではそのためだけに大きな電流供給能力を持った電源回路が必要になって不経済である。そこで、ワード線一括書き込みにおいても、１０２４本のビット線に対して並列に書き込み電流を流し得る単位を例えば１２８本のビット線を単位として、順次その単位を８回にわたって切換えて全てのビット線に対して書き込み可能にするという書き込み手順を採用することができる。並列に書き込み電流を流し得る単位である上記１２８本のビット線の単位は電源回路の電流供給能力との関係で決まる。しかしながら、そのようなワード線一括書き込み手順では、１バイトのデータを書換えるときであっても、書き込み対象にされるワード線には書き込み電圧が８回繰り返し印加され、その結果、書き込み効率が低下するだけでなく、書き込み非選択ビット線の不揮発性メモリセルは過大なワードディスターブを受けることになる。
【０００５】
一方、書き込み動作の書き込みデータを少数ビットに制限する書き込み動作を採用する場合には、必要なビット数の書き込みを１回の書き込み電圧の印加によって完了させることができ、書き込み効率を改善でき、ワードディスターブの影響も最小限に留めることが可能になる。このとき、１回の書き込み動作の対象にするデータビット数は、使い勝手を考慮すれば外部との並列インタフェースデータビット数に制限するのが好都合である。しかしながら、１回の書き込み動作の対象になるデータビット数が１２８ビットよりも少ない場合には、そのような書き込み動作を用いて１ワード線分の不揮発性メモリセルに書き込みを行うと、書き込み動作の繰り返し回数が増加し、ワード線一括書き込みを採用する場合よりもワードディスターブによる悪影響が増大し、書き込み効率も低下することになる。
【０００６】
本発明の目的は、不揮発性メモリにおける書き込み動作効率と書き込みディスターブの低減の双方を改善することができる半導体装置を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕本発明に係る半導体装置は電気的に消去及び書き込み可能な不揮発性メモリを備える。前記不揮発性メモリは、メモリアレイと並列書き込み制限回路とを有する。前記メモリアレイは、書き込み動作においてアドレス信号に従って書き込み選択とされるワード線（ＭＧＬ）から書き込み電圧が印加され、且つ、書き込みデータの論理値に従って書き込み選択とされるビット線（ＢＬ）を介して書き込み電流が供給される複数の不揮発性メモリセルを有する。前記並列書き込み制限回路（図９全体）は、並列に書き込み電流を流す複数ビット線の範囲を書き込み単位の相違に応じて制限する。シーケンサ（１０）は、書き込み単位が大きい場合には複数ビット線の範囲を小さくして何回かに分けて順次複数ビット線の範囲を切換えながら書き込み電圧の印加を行い、書き込み単位が小さい場合には複数ビット線の範囲を大きくして上記よりも少ない回数で書き込み電圧の印加を行う。これにより、書き込み単位が大きい場合と小さい場合に応じて不揮発性メモリにおける書き込み動作効率と書き込みディスターブの低減の双方を改善することができる。
【００１０】
本発明の一つの具体的な形態として、ビット線毎に書き込みデータをラッチするデータラッチ（ＤＬＡＴ）と、複数のデータラッチ毎に割り当てられるデータ線とデータラッチとを選択的に接続可能とするカラム選択回路と、データラッチの記憶ノードの論理値に従って対応するビット線の書き込み電流経路を選択的に開閉する第１スイッチトランジスタ（ＴＲ５）と、前記第１スイッチトランジスタに直列配置された第２スイッチトランジスタ（ＴＲ６）とを有する。このとき、前記並列書き込み制限回路は、前記第２スイッチトランジスタを並列にオン状態にする複数ビット線の範囲を順次切換える第１動作（１２８バイト書き込みモード）と、全てのビット線の前記第２スイッチトランジスタを並列にオン状態にする第２動作（８バイト書き込みモード）とを選択可能である。これにより、書き込み単位が大きい場合と小さい場合に応じて書き込み電流を流し得る範囲を制限するための回路構成を簡素化することができる。特に、書き込み単位が大きい場合にその範囲で予め書き込みデータをデータラッチにストアして第１動作を行う場合に好適な構成である。
【００１１】
本発明の更に具体的な形態として、前記シーケンサは、前記第１動作又は第２動作を書き込みコマンドの種類に応答して選択する。外部からの指示が容易になる。
【００１２】
本発明の更に具体的な形態として、前記シーケンサは書き込みコマンドに応答する書き込み動作において全ての前記データラッチを書き込み非選択の論理値にクリアしてから書き込みデータのラッチ動作を開始する。書き込み単位が小さい場合には複数ビット線の範囲を大きくして少ない回数で書き込み電圧の印加を行う動作において、書き込み非選択ビット線に不所望な書き込み電流が流れないようにすることを簡単に実現することができる。
【００１３】
本発明の更に具体的な形態として、前記シーケンサは、第２動作において書き込みデータがラッチ可能とされる前記データラッチの最大数（第１の数）を、前記第１動作において第２スイッチトランジスタが並列にオン状態にされる複数ビット線の本数（第２の数）よりも小さくする。第２の数は例えば電源回路の電流供給能力との関係で決まる。第１の数は例えば外部との並列インタフェースデータビット数に制限する。
【００１４】
本発明の更に具体的な形態として、前記第１スイッチトランジスタと第２スイッチトランジスタに直列接続された第３スイッチトランジスタを有する。前記シーケンサは、前記第３スイッチトランジスタの相互コンダクタンスを第１動作よりも第２動作において大きく設定し、書き込み電流を大きくする。これにより、第２動作を繰り返して第１動作と同じ規模の書き込みを行う場合であっても、第２動作では１回の書き込むデータ量は少ないため、第1動作の電流供給を超えることはない。
【００１５】
〔２〕本発明に係る半導体装置は、電気的に消去及び書き込み可能な不揮発性メモリを備える。前記不揮発性メモリは、メモリアレイと、並列書き込み制限回路と、書き込み電流制限回路と、シーケンサとを有する。前記メモリアレイは、書き込み動作においてアドレス信号に従って書き込み選択とされるワード線から書き込み電圧が印加され、且つ、書き込みデータの論理値に従って書き込み選択とされるビット線を介して書き込み電流が供給される複数の不揮発性メモリセルを有する。前記並列書き込み制限回路（図９全体）は、並列に書き込み電流を流す複数ビット線の範囲を書き込み単位の大小に応じて制限する。前記書き込み電流制限回路（３１，３８）は、前記書き込み単位の大小に応じて書き込み電流を制限する。前記シーケンサ（１０）は、小さな書き込み単位が指定されたときは大きな書き込み単位が指定されたときに比べて前記電流制限回路による書き込み電流をビット線１本当たり大きくする。上記により、大きな書き込み単位と同様の範囲に対して小さな書き込み単位を繰り返して書き込みを行う場合には、前記電流制限回路によるビット線１本当たりの書き込み電流が大きくされることにより、何回か繰り返すワード線電圧の毎回の印加時間を短縮することができる。したがって、小さな書き込み単位の書き込みを繰り返す場合にも書き込み効率を向上させることができる。
【００１６】
本発明の一つの具体的な形態として、前記シーケンサは、書き込み単位が大きい場合には複数ビット線の範囲を小さくして何回かに分けて順次複数ビット線の範囲を切換えながら書き込み電圧の印加を行い、書き込み単位が小さい場合には複数ビット線の範囲を大きくして上記よりも少ない回数で書き込み電圧の印加を行う。これにより、書き込み単位が大きい場合と小さい場合に応じて不揮発性メモリにおける書き込み動作効率と書き込みディスターブの低減の双方を改善することができる。
【００１７】
本発明の一つの具体的な形態として、前記不揮発性メモリセルをアクセス可能な中央処理装置を有し、前記中央処理装置は前記書き込みコマンドを発行する。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１９】
すなわち、不揮発性メモリにおける書き込み動作効率と書き込みディスターブの低減の双方を改善することができる。
【発明を実施するための最良の形態】
【００２０】
図２には本発明に係る半導体装置の一例であるマイクロコンピュータ（ＭＣＵ）１が示される。マイクロコンピュータ１は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術等により形成される。このマイクロコンピュータ１は、中央処理装置（ＣＰＵ）２、揮発性メモリとしてのＲＡＭ３、不揮発性メモリとしてのフラッシュメモリ(ＦＬＡＳＨ)４、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）５、入出力ポート（ＰＲＴ）６，７、タイマ（ＴＭＲ）８、及びクロックジェネレータ（ＣＰＧ）９等を備え、それら回路モジュールは内部バスＢＵＳに接続される。内部バスＢＵＳはアドレス、データ、及び制御信号の各バス信号線を備える。ＣＰＵ２は命令制御部と実行部を備え、フェッチした命令を解読し、解読結果にしたがって演算処理を行う。フラッシュメモリ４はＣＰＵ２の動作プログラムやデータを格納する。ＲＡＭ３はＣＰＵ２のワーク領域もしくはデータ一時記憶領域とされる。クロックパルスジェネレータ９は外付けされた水晶振動子の共振周波数に従った発振動作によるクロック又はシステムクロックを入力し、ＰＬＬ回路でシステムクロックに位相同期する内部クロックを生成し、マイクロコンピュータ１は前記内部クロック及びその分周クロックに同期動作される。フラッシュメモリ４はＣＰＵ２によってアクセス制御され、消去及び書き込み等の動作モードはＣＰＵ２がシーケンサ（ＳＱＵＥＣ）１０に発行したコマンドに基づいて制御される。
【００２１】
図３にはフラッシュメモリ４の不揮発性メモリセルのデバイス構造とメモリアレイの基本的な構造が例示される。不揮発性メモリセルＭＣは、シリコン基板上に設けたｐ型ウエル領域１２に、情報記憶に用いるメモリＭＯＳトランジスタ部ＴＲｍと、前記メモリトランジスタ部ＴＲｍを選択的にビット線ＢＬに接続する選択ＭＯＳトランジスタ部ＴＲｓとを有して成る。メモリＭＯＳトランジスタ部ＴＲｍは、ソース線に接続するソース線電極となるｎ型拡散層（ｎ型不純物領域）１３を有し、選択ＭＯＳトランジスタ部ＴＲｓはビット線ＢＬに接続するビット線電極となるｎ型拡散層（ｎ型不純物領域）１４を有する。ソース線電極１３とビット線電極１４の間に領域はチャネル形成領域とされ、その上のメモリＭＯＳトランジスタ部ＴＲｍ寄りには電荷蓄積領域（例えばシリコン窒化膜）１５及びメモリゲート電極（例えばｎ型ポリシリコン層）１６がゲート絶縁膜を介してスタックされ、選択ＭＯＳトランジスタＴＲｓ寄りにはコントロールゲート電極（例えばｎ型ポリシリコン層）１７がゲート絶縁膜を介して配置される。
【００２２】
メモリゲート電極１６は対応するメモリゲート制御線ＭＧＬに接続され、コントロール電極１７はコントロールゲート制御線ＣＧＬに接続される。
【００２３】
不揮発性メモリセルＭＣのメモリＭＯＳトランジスタ部ＴＲｍに比較的高い閾値電圧を設定する書き込み動作では、例えば、メモリゲート電極に書き込み電圧としてメモリゲート電圧Ｖｍｇ＝１１Ｖを印加する。更に、ソース線電圧Ｖｓ＝６とし、制御ゲート電圧Ｖｃｇに１．０Ｖを与え、書き込み選択ビット線ＢＬを０．８Ｖ（回路の接地電位）、書き込み非選択ビット線を１．５Ｖとして、メモリセルＭＣの選択ＭＯＳトランジスタＴＲｓをオン動作させて、書き込み選択ビット線にはソース線電極からビット線電極に向けて書き込み電流を流す。この書き込み電流によりホットエレクトロンを発生させ、メモリゲート電極との間の高電界によって加速された電子を電荷蓄積領域に注入する。不揮発性メモリセルＭＣのメモリＭＯＳトランジスタ部ＴＲｍに比較的低い閾値電圧を設定する消去動作では、例えば、メモリゲート電圧Ｖｍｇ＝−６．０Ｖ、Ｖｄ＝０Ｖ、Ｖｓ＝０Ｖとし、電荷蓄積領域１５に保持されている電子をメモリゲート電極に放出させる。
【００２４】
図４にはフラッシュメモリ４の一例が示される。フラッシュメモリ４は不揮発性メモリセルＭＣを複数個マトリクス配置したメモリアレイ(ＭＡＲＹ)２１を有する。特に制限されないが、ここでは不揮発性メモリセルＭＣは、図３で説明したＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）型のスプリットドゲート構造を有するものとする。行セレクタ（ＲＳＥＬ）２２は行アドレスバッファ、行アドレスデコーダ及びドライバを有し、アドレスバスＡＤＲからアドレスバッファに入力されたロウアドレス信号をデコードする。そのデコード結果に従ってメモリゲート制御線ＭＧＬ、コントロールゲート制御線ＣＧＬ及びソース線ＳＬを駆動する。駆動形態は、フラッシュメモリの動作（読出し、消去、、書込み等）に応じて決まる。
【００２５】
書込みラッチ回路（ＷＲＬ）２３は書き込みデータをラッチする書き込みデータラッチをビット線ＢＬ毎に有する。ビット線に書き込み電流を流すか否かは書き込みデータラッチが保有する書き込みデータの論理値等によって制御される。ビット線ＢＬにはカラムセレクタ（ＣＳＥＬ）２４を介して書き込みデータの入力や読出しデータの出力が選択される。カラムセレクタ２４はカラムスイッチ回路及びカラムデコーダを有し、アドレスバスＡＤＲから入力したカラムアドレス信号等に基づいてデータ線に接続するビット線の選択を行う。夫々のデータ線はセンスアンプ（ＡＭＰ）２５を介して入出力回路（ＥＸＩＯ）２６に接続する。入出力回路２６は前記バスＢＵＳとの間で、データＤＡＴの入出力を行う。
【００２６】
不揮発性メモリセルＭＣの消去及び書込み等に要する高電圧としての、書き込み電圧や消去電圧はメモリ電源回路（ＭＰＳ）２７が生成して、各部に供給する。メモリ電源回路２７は外部電圧を昇圧して消去及び書き込み動作等に用いる動作電源を供給する。前記書き込みビット線電流もこのメモリ電源回路（ＭＰＳ）２７が出力する。シーケンサ（ＳＱＵＥＣ）１０はバスＢＵＳを介してＣＰＵ２から与えられるコマンド等の制御情報ＣＮＴに従って、読み出し、消去、消去ベリファイ、書込み、及び書き込みベリファイの制御シーケンスや動作電源電圧の切換え制御を行う。図４の書き込みラッチ回路２３には書き込み選択ビット線に書き込み電流を流す電流源を模式的に図示している。アドレスＡＤＲ、データＤＡＴ，及び制御信号ＣＮＴは前記バスＢＵＳを介してＣＰＵ２等から与えられる。
【００２７】
図５にはメモリアレイ２１、書き込みラッチ回路２３及びカラムセレクタ２４の接続関係が示される。ここではメモリアレイ２１において1本のメモリゲート制御線ＭＧＬ及びコントロールゲート制御線ＣＧＬを２０４８個の不揮発性メモリセルが共有する。書き込みラッチ回路２３はビット線ＢＬに一対一対応で１０２４個のデータラッチを有する。カラムセレクタ２４はＩ／Ｏ６３〜Ｉ／Ｏ０の６４ビットに対し、各１ビットを１６本のビット線に割り当て、その接続はアドレス信号によって決定する。
【００２８】
図６にはカラムセレクタ２４の単位回路ＣＳＷｉの構成が例示される。１ビットのＩ／Ｏｉには１６本のビット線ＢＬｉ−０〜ＢＬｉ−１５が割り当てられ、その接続がアドレス信号ｙｗａ０〜ｙｗａ３、ｙｗｂ０〜ｙｗｂ３によって択一的に選択される。Ｉ／Ｏ６３〜Ｉ／Ｏ０の６４ビットに対して図６の構成が繰り返される。
【００２９】
図１にはビット線１本当たりの書き込み経路が例示される。図１ではビット線ＢＬは主ビット線とされ、ビット線ＢＬには選択ＭＯＳトランジスタＴＲ１を介してサブビット線ＳＢＬが接続可能にされる。書き込みや読み出し動作においてビット線ＢＬには一つの選択信号ＳＢＬＳで選択されたサブビット線ＳＢＬが接続される。サブビット線ＳＢＬは拡散層からのリーク電流を補償するために補償ＭＯＳトランジスタＴＲ２を介して電源端子に接続され、書き込み動作においてリーク電流を補償する。不所望なリーク電流が書き込み非選択ビット線において誤って書き込み電流とみなされないようにするためである。ＳＢＬＣは補償ＭＯＳトランジスタＴＲ２の選択信号である。ＴＲ３はカラムセレクタ２４に含まれる一つのカラム選択ＭＯＳトランジスタを代表的に示す。ＤＬＡＴは書き込みラッチ回路２３においてビット線ＢＬ毎に設けられたデータラッチを代表して示す。データラッチＤＬＡＴはスタティックラッチを有し、スタティックラッチの一方の記憶ノードが選択ＭＯＳトランジスタＴＲ４を介してビット線ＢＬに接続する。ＰＳ１は書き込みデータのラッチ経路を意味する。ＬＴＣは其の選択信号である。ビット線ＢＬと回路のグラン端子ＧＮＤとの間には、前記スタティックラッチの他方の記憶ノードをゲートに受ける第１スイッチＭＯＳトランジスタＴＲ５、第２スイッチＭＯＳトランジスタＴＲ６，及び第３スイッチＭＯＳトランジスタＴＲ７が直列配置される。ＰＳ２は書き込み電流経路を意味する。第２スイッチＭＯＳトランジスタＴＲ６は書き込み動作に応じてそのゲート制御信号である書込みパルス制御信号ＷＲＰＬＳによりスイッチ制御さる。第３スイッチＭＯＳトランジスタＴＲ７は書き込み動作に応じてそのゲート制御信号である書込み電流制御信号ＷＲＣＣにより相互コンダクタンスが制御される。第１乃至第３のＭＯＳトランジスタの直列回路は各データラッチ毎（各ビット線毎）に配置される。
【００３０】
前記スイッチＭＯＳトランジスタのＴＲ６，ＴＲ７の制御を伴った書き込みモードについて説明する。書き込みモードは１２８バイト書き込みモード（第１書き込みモード）と８バイト書き込みモード（第２書き込みモード）である。第１書き込みモードは、図７に例示されるように１０２４ビット分の書き込みデータラッチＤＬＡＴに書き込みデータをラッチし、その後、１２８本のビット線毎に第２スイッチＭＯＳトランジスタＴＲ６をオン状態にする動作を順次切換え、切換え毎に書き込み電圧を印加する動作を８回に分けて行うことにより、１２８バイト（１０２４ビット）のデータを書き込む動作（書き込み単位の大きな書き込み動作）である。第２書き込みモードは、６４バイトの全てのデータラッチＤＬＡＴのラッチデータを書き込み非選択論値にクリアしてから、図８に例示されるようにＩ／Ｏ６３〜Ｉ／Ｏ０の８バイト分の書き込みデータを書き込みデータラッチＤＬＡＴにラッチし、その後、全ての第２スイッチＭＯＳトランジスタＴＲ６をオン状態にして、書き込み電圧を印加する動作を１回だけ行うことにより、８バイト（６４ビット）のデータを書き込む動作（書き込み単位の小さな書き込み動作）である。
【００３１】
図９には動作モードに応ずる制御信号ＷＲＰＬＵ（ＷＲＰＬＳ１〜ＷＲＰＬＳ８）の生成論理が例示される。回路ブロックLＧＲ１はＩ／Ｏ６３〜Ｉ／Ｏ６０に対応する６４本分のビット線ＢＬのデータラッチＤＬＡＴ及びＭＯＳトランジスタＴＲ５〜ＴＲ７を総称する。回路ブロックＬＧＲ２〜ＬＧＲ１６も順次Ｉ／Ｏ５９〜Ｉ／Ｏ５６，…Ｉ／Ｏ３〜Ｉ／Ｏ０に対応する同様の構成をそれぞれ総称する。ＭＯＳトランジスタＴＲ７の書込み電流制御信号ＷＲＣＣは各回路ブロックＬＧＲ１〜ＬＧＲ１６の間で共通化される。ＭＯＳトランジスタＴＲ６の書込みパルス制御信号ＷＲＰＬＳはＬＧＲ１〜ＬＧＲ１６の順次２個の回路ブロックの間で夫々共通化され、ＷＲＰＬＳ１〜ＷＲＰＬＳ８とされる。書き込みパルス制御信号ＷＲＰＬＳ１〜ＷＲＰＬＳ８は８ビットのシフトレジスタ（ＳＦＴＲ）３０における各ビットＳＴＢ１〜ＳＴＢ８の出力とされる。シフトレジスタ３０の初段には書き込みスタート信号ＷＲＳＴＲが供給され、この信号ＷＲＳＴＲを書き込みクロック信号ＷＲＣＫのサイクルに同期して順次後段に伝達し、伝達された信号が書き込みパルス制御信号ＷＲＰＬＳ１〜ＷＲＰＬＳ８とされる。シフトレジスタ３０はモード信号ＭＯＤが論理値“０”のとき上記シフト動作を行う。モード信号ＭＯＤが論理値“１”のとき各ビットＳＴＢ１〜ＳＴＢ８はスタート信号ＷＲＳＴＲをスルーで後段に伝達する。１２８バイト書き込みモードにおいてモード信号MＯＤは論理値“０”、８バイト書き込みモードにおいてモード信号MＯＤは論理値“１”にされる。
【００３２】
図９の構成によれば、１２８バイト書き込みモードでは、図１０に例示されるように回路ブロックＬＧＲ１〜ＬＧＲ１６の順次２個の回路ブロック毎にＭＯＳトランジスタＴＲ７がオン状態にされ、これによって、順次１２８本のビット線の範囲毎にデータラッチＤＬＡＴの書き込みデータに応じた書き込み電流を流し、８回に分けて１０２４ビット分の書き込み動作を完了させることができる。図１２には１２８バイト書き込みモードにおける書込みパルス制御信号ＷＲＰＬＳ１〜ＷＲＰＬＳ８の波形が示される。８バイト書き込みモードでは、回路ブロックＬＧＲ１〜ＬＧＲ１６の全てのＭＯＳトランジスタＴＲ７がオン状態にされても、ＬＧＲ１〜ＬＧＲ１６の各回路ブロックにおいては１バイトの書き込みデータラッチＤＬＡＴ以外は全て書き込み非選択の状態にクリアされているから、図１１に例示されるように、一回の書き込み電圧の印加によって８バイトの書き込みだけを行うことができる。図１３には８バイト書き込みモードにおける書込みパルス制御信号ＷＲＰＬＳ１〜ＷＲＰＬＳ８の波形が示される。
【００３３】
図１４には書き込み電流制御回路が示される。書込み電流制御回路３１はモード信号ＭＯＤの論理値に応じた書込み電流制御信号ＷＲＣＣを生成する。書込み電流制御回路３１は、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２のカレントミラー比が１：１のカレントミラー回路３２と、ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４のカレントミラー比が１：２のカレントミラー回路３３を有し、ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ３には定電流源３４と同じ電流が流れるようになっている。モード信号ＭＯＤが論理値“０“のとき（１２８バイト書込みモード）のときは、ＭＯＳトランジスタＭ５のゲート電圧が書込み電流制御信号ＷＲＣＣのレベルにされ、これによって、書込み電流制御信号ＷＲＣＣをゲートに受けるＭＯＳトランジスタＴＲ７（図１参照）の相互コンダクタンスは比較的小さくされ、定電流源３４に流れる電流を書き込み電流として流そうとする。これに対し、モード信号ＭＯＤが論理値“１“のとき（８バイト書込みモード）のときは、ＭＯＳトランジスタＭ６のゲート電圧が書込み電流制御信号ＷＲＣＣのレベルにされ、これによって、書込み電流制御信号ＷＲＣＣをゲートに受けるＭＯＳトランジスタＴＲ７の相互コンダクタンスは比較的大きくされ、上記の２倍の書込み電流（定電流源３４に流れる電流と同じ電流）を流そうとする。
【００３４】
前述の説明より明らかなように１２８バイト書込みモードにおいて１回の書込み電圧印加サイクルにおいて書込み電流を流すことになるビット線本数の最大値は１２８本であり、８バイト書込みモードの場合はその半分の６４本である。この相違に着目して、８バイト書込みモードにおける書き込み電流による消費電流を１２８バイト書込みモードの２倍にしている。この電流制御は、１２８バイト書込みモードと８バイト書込みモードの双方において１回の書込み電圧印加サイクル時間が等しくされていることを前提にする。すなわち、図９において書き込みクロック信号ＷＲＣＫの周波数は１２８バイト書込みモードと８バイト書込みモードの双方において等しくされている。
【００３５】
図１５には以上説明した前記書き込みパルス制御と書き込み電流制御のための構成が全体的に示される。書き込みスタート信号ＷＲＳＴＲは書き込み動作の指示に応答して書き込みパルス発生回路３６が所定のタイミングで発生する。書き込みクロック信号ＷＲＣＫは基準クロック制御回路３７で選択されたクロック信号ＣＬＫを用いて生成される。基準クロック制御回路３７はＣＰＧ９で生成される基準クロック信号ＣＫに同期するクロック信号とされる。
【００３６】
図１６にはＣＰＵ２からシーケンサ１０に発行されるフラッシュ制御コマンドが例示される。ＣＰＵ２はフラッシュメモリ４からプログラムをフェッチし、それに従ってフラッシュメモリ４に対するアクセスを行うとき、其のアクセスの種類に応じて、消去や書き込み等のフラッシュ制御コマンドを発行する。シーケンサ１０は其のフラッシュ制御コマンドに従ってフラッシュメモリ４の内部動作を制御するための制御信号を所定の手順に従って生成する。
【００３７】
図１７には書き込みパルス制御と書き込み電流制御の別の制御を実現するための構成を全体的に示す。図１５との第１の相違点は、基準クロック制御回路３７Ａはモード信号ＭＯＤを入力し、ＭＯＤ＝０（１２８バイト書き込みモード）においてＣＬＫの周波数をＣＫの周波数と同一に制御し、ＭＯＤ＝１（８バイト書き込みモード）においてＣＬＫの周波数をＣＫの周波数の２倍に制御する。要するに、８バイト書き込みモードにおいては１２８バイト書き込みモードに比べてビット線１本当たりの書き込み電流を大きくし、書き込み電圧印加時間を短縮している。第２の相違点は、書き込み電流制御回路３１の電流選択制御端子（図１４におけるＭＯＤの入力端子）の入力を、論理積ゲート３８によりＭＯＤとＣＢの論理積信号にしたことである。制御ビットＣＢはコントロールレジスタの１ビットであり、ＣＰＵ２によって初期設定可能にされる。制御ビットＣＢが論理値“０”にされると、１２８バイト書き込みモードにおいても８バイト書き込みモードにおいても同じ書き込み電流が供給される制御を実現している。８バイト書き込みモードにおいて書き込みクロックＷＲＣＫの周波数が２倍になって書き込み電圧印加時間が半分に短縮されるのに呼応して、書き込み電流を２倍にし、これによって、必要な書き込み能力を補償するものである。８バイト書き込みモードにおける１回の書き込み電圧印加サイクルで書き込み対象にされるビット線は６４本であり、１２８バイト書き込みモードにおける１回の書き込み電圧印加サイクルで書き込み対象にされるビット線は１２８本であるが、前者の１回の書き込み電圧印加サイクルは後者の１回の書き込み電圧印加サイクルの半分に短縮され、ビット当たりの書き込み効率を双方の動作モードで等しくすることができる。図１８には書き込み電流、周波数を２倍にしていない時における連続１６回の書き込み動作のタイミングチャートが例示され、図１９には書き込み電流、周波数を共に２倍にした時における連続１６回の書き込み動作のタイミングチャートが例示される。後者は前者と同じ１２８バイトの書き込みデータを８バイト書き込みモードを用いて大凡２倍の速度で完了させることができる。
【００３８】
図２０には消去単位毎にウェル領域分割を行い、例えばワード線方向にウェル毎のデータビット数である８バイト単位での書き込みを可能にしたＥＥＰＲＯＭとの相違が示される。このＥＥＰＲＯＭの場合にはウェル領域分離を行わなければ８バイト単位の書き込みを行うことはできない。これに対し、今まで説明したフラッシュッメモリはウェル領域分離を行わずに８バイト単位の書き込みを行うことができる。
【００３９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４０】
例えば、半導体装置はＣＰＵを備えたマイクロコンピュータに限定されず、フラッシュメモリ等の揮発性メモリ単体の半導体装置であってよい。フラッシュメモリのメモリセル構造は、スプリットゲート構造に限定されずスタック型のＭＯＮＯＳ構造、フローティングゲートを持つ構造であってもよい。また、大きな書き込み単位は１０２４ビットに限定されない。書き込み単位とは書き込みコマンドで指定される書き込みデータのサイズである。また、書き込み単位が大きい場合に複数ビット線の範囲を小さくして何回かに分けて順次複数ビット線の範囲を切換えながら書き込み電圧の印加を行うときの毎回の複数ビット線は１２８ビットに限定されず、また、書き込み単位が小さい場合には複数ビット線の範囲を大きくして上記よりも少ない回数で書き込み電圧の印加を行うときの書き込み単位は６４ビットに限定されない。
【００４１】
以上の説明では、前記第１スイッチトランジスタと前記第２スイッチトランジスタに直列接続された第３スイッチトランジスタを有し、前記シーケンサは、前記第３スイッチトランジスタの相互コンダクタンスを第１動作よりも第２動作において大きく設定し、書き込み電圧の印加時間を第１動作と第２動作において等しくするという説明を行ったが（請求項６に対応）、本発明はこれに限定されない。要するに、前記シーケンサは、前記第３スイッチトランジスタの相互コンダクタンスを第１動作よりも第２動作において小さく設定し、書き込み電圧の印加時間を第１動作と第２動作において等しくする、ようにしてもよい。その場合、図１４において、書込み電流制御信号ＷＲＣＣをゲートに受けるＭＯＳトランジスタＴＲ７（図１参照）の相互コンダクタンスは比較的大きくされ、定電流源３４に流れる電流の２倍の書き込み電流を流そうとする。これに対し、モード信号ＭＯＤが論理値“０“のとき（８バイト書込みモード）のときは、ＭＯＳトランジスタＭ６のゲート電圧が書込み電流制御信号ＷＲＣＣのレベルにされ、これによって、書込み電流制御信号ＷＲＣＣをゲートに受けるＭＯＳトランジスタＴＲ７の相互コンダクタンスは比較的小さくされ、上記とは半分の書込み電流（定電流源３４に流れる電流と同じ電流）を流そうとする。また、図１７においてＭＯＤ＝１（１２８バイト書き込みモード）においてＣＬＫの周波数をＣＫの周波数と同一に制御し、ＭＯＤ＝０（８バイト書き込みモード）においてＣＬＫの周波数をＣＫの周波数の２倍に制御し、書き込み電流制御回路３１の電流選択制御端子（図１４におけるＭＯＤの入力端子）の入力を、論理和ゲート（３８）によりＭＯＤとＣＢの論理和信号にすればよい。
【図面の簡単な説明】
【００４２】
【図１】ビット線１本当たりの書き込み経路を例示する回路図である。
【図２】本発明に係る半導体装置の一例であるマイクロコンピュータのブロック図である。
【図３】フラッシュメモリの不揮発性メモリセルのデバイス構造とメモリアレイの基本的な構造を例示する説明図である。
【図４】フラッシュメモリの一例を示すブロック図である。
【図５】メモリアレイ、書き込みラッチ回路及びカラムセレクタの接続関係を示すブロック図である。
【図６】カラムセレクタの単位回路ＣＳＷｉの構成を例示する回路図である。
【図７】１２８バイト書き込みモード（第１書き込みモード）による書き込みデータのラッチ動作を例示する説明図である。
【図８】８バイト書き込みモード（第２書き込みモード）による書き込みデータのラッチ動作を例示する説明図である。
【図９】動作モードに応ずる制御信号ＷＲＰＬＵ（ＷＲＰＬＳ１〜ＷＲＰＬＳ８）の生成論理を例示する回路図である。
【図１０】１２８バイト書き込みモードにおける書き込み制御パルスの印加形態を模式的に示す説明図である。
【図１１】８バイト書き込みモードにおける書き込み制御パルスの印加形態を模式的に示す説明図である。
【図１２】１２８バイト書き込みモードにおける書込みパルス制御信号ＷＲＰＬＳ１〜ＷＲＰＬＳ８の波形を示す波形図である。
【図１３】図１３には８バイト書き込みモードにおける書込みパルス制御信号ＷＲＰＬＳ１〜ＷＲＰＬＳ８の波形を示す波形図である。
【図１４】書き込み電流制御回路の回路図である。
【図１５】書き込みパルス制御と書き込み電流制御のための構成を全体的に示すブロック図である。
【図１６】ＣＰＵからシーケンサに発行されるフラッシュ制御コマンドを例示する説明図である。
【図１７】書き込みパルス制御と書き込み電流制御の別の制御を実現するための構成を全体的に示すブロック図である。
【図１８】ＣＢ＝０、ＭＯＤ＝０の時における連続１６回の書き込み動作のタイミングチャートである。
【図１９】図１９にはＣＢ＝１、ＭＯＤ＝０の時における連続１６回の書き込み動作のタイミングチャートである。
【図２０】消去単位毎にウェル領域分割が行われているＥＥＰＲＯＭとの相違を例示する説明図である。
【符号の説明】
【００４３】
１  マイクロコンピュータ（ＭＣＵ）
２  中央処理装置（ＣＰＵ）
３  ＲＡＭ
４  フラッシュメモリ(ＦＬＡＳＨ)４
５  ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）
６，７  入出力ポート（ＰＲＴ）
８  タイマ（ＴＭＲ）
９  クロックジェネレータ（ＣＰＧ）
１０  シーケンサ（ＳＱＵＥＣ）
ＭＧＬ  メモリゲート線（ワード線）
ＣＧＬ  コントロールゲート線
ＳＬ  ソース線
ＢＬ  ビット線
ＭＣ  不揮発性メモリセル
２１  メモリアレイ（ＭＡＲＹ）
２３  書込みラッチ回路（ＷＲＬ）
２４  カラムセレクタ（ＣＳＥＬ）
ＤＬＡＴ  データラッチ
３０  シフトレジスタ
ＷＲＣＣ  書き込み電流制御信号
ＷＲＳＴＲ  書き込みスタート信号
ＷＲＣＫ  書き込みクロック信号
ＭＯＤ  １２８バイト書き込みモード又は８バイト書き込みモードを指示するモード信号
ＣＢ  制御ビット
ＴＲ５  第１スイッチＭＯＳトランジスタ
ＴＲ６  第２スイッチＭＯＳトランジスタ
ＴＲ７  第３スイッチＭＯＳトランジスタ
３１  書き込み電流制御回路
３６  書き込みパルス発生回路
３７，３７Ａ  基準クロック制御回路
【図１】
2008027522.tif 000003
【図２】
2008027522.tif 000004
【図３】
2008027522.tif 000005
【図４】
2008027522.tif 000006
【図５】
2008027522.tif 000007
【図６】
2008027522.tif 000008
【図７】
2008027522.tif 000009
【図８】
2008027522.tif 000010
【図９】
2008027522.tif 000011
【図１０】
2008027522.tif 000012
【図１１】
2008027522.tif 000013
【図１２】
2008027522.tif 000014
【図１３】
2008027522.tif 000015
【図１４】
2008027522.tif 000016
【図１５】
2008027522.tif 000017
【図１６】
2008027522.tif 000018
【図１７】
2008027522.tif 000019
【図１８】
2008027522.tif 000020
【図１９】
2008027522.tif 000021
【図２０】
2008027522.tif 000022