(57)【要約】【課題】設計が容易且つ低コストの映像信号処理ユニット、および、映像信号ユニットで用いられる新たなタイミング信号生成方法を提供する。【解決手段】映像信号処理ユニット１は、サンプリング装置１０と、タイミング信号生成装置２０と、基準信号可変手段５０とを有する。タイミング信号生成装置２０は、発振周波数制御信号に応じて発振する発振手段２２と、発振手段２２の出力信号Ｆｂと原信号Ｆｒとの位相比較信号Ｖｐｃを出力する位相比較手段２４と、位相比較信号Ｖｐｃと基準信号Ｖｃとの差分信号Ｉを出力する差分検出手段と、差分信号Ｉを積分して発振周波数制御信号を出力する信号積分手段２７と、を有する。そして、基準信号可変手段５０により、基準信号Ｖｃが変化すると、タイミング信号生成装置２０は、タイミング信号の同期を変化させる。【選択図】図１
2008216474.tif 000002
【特許請求の範囲】
【請求項１】
タイミング信号により通知されるタイミングに同期して映像信号の標本化を行うサンプリング装置と、前記サンプリング装置に入力する前記タイミング信号を生成するタイミング信号生成装置と、を有する映像信号処理ユニットにおいて、
前記タイミング信号生成装置は、発振周波数制御信号に応じて発振周波数を変化させる発振手段と、前記発振手段の出力信号と原信号とを比較してそれら信号の位相差に相当する信号を出力する位相比較手段と、前記位相比較手段の出力信号と基準信号とを比較してそれら信号の差分に相当する信号を出力する差分検出手段と、前記差分検出手段の出力を積分して前記発振周波数制御信号を出力する信号積分手段と、を有し、
前記タイミング信号生成装置が生成するタイミング信号の調整に応じて発生する基準信号変更情報に基づき、前記基準信号を変化させる基準信号可変手段を有することを特徴とする映像信号処理ユニット。
【請求項２】
タイミング信号により通知されるタイミングに同期して映像信号の標本化を行うサンプリング装置と、前記サンプリング装置に入力する前記タイミング信号を生成するタイミング信号生成装置と、を有し、そして、前記タイミング信号生成装置は、発振周波数制御信号に応じて発振周波数を変化させる発振手段と、前記発振手段の出力信号と原信号とを比較してそれら信号の位相差に相当する信号を出力する位相比較手段と、前記位相比較手段の出力信号と基準信号とを比較してそれら信号の差分に相当する信号を出力する差分検出手段と、前記差分検出手段の出力を積分して前記発振周波数制御信号を出力する信号積分手段と、を有する映像信号処理ユニットにおいて用いられるタイミング信号生成方法であって、
前記タイミング信号生成装置が生成するタイミング信号の調整に応じて発生する基準信号変更情報に基づき、前記基準信号を変化させて、前記タイミング信号の同期タイミングを変化させることを特徴とするタイミング信号生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイ装置、プラズマディスプレイ装置、または、表面電界ディスプレイ（表面伝導型電子放出素子ディスプレイとも呼ばれる）装置等の固定画素を有する表示装置で利用される映像信号処理ユニットに関するものである。
【背景技術】
【０００２】
コンピュータやカーナビゲーションシステムなどにおいて、各種情報の表示に利用される液晶ディスプレイ装置等の固定画素を有する表示装置においては、映像信号をアナログ信号で伝送するアナログインタフェースが広く用いられているが、これら表示装置はデジタル信号で駆動されるため、アナログ信号を標本化（サンプリング）してデジタル信号に変換する必要がある。
【０００３】
アナログ信号である映像信号は、アナログ−デジタル変換器（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ、以下、ＡＤＣ）を用いてデジタル信号に変換されるが、元映像を正常に再生するためには、ＡＤＣによるアナログ信号のサンプリングが適切なタイミングで行われる必要があり、通常、ＡＤＣにおけるサンプリングは、外部から入力されるタイミング信号、即ち、サンプリングクロックに同期して実行される。
【０００４】
図６に示す、サンプリングタイミングの模式図において、図６（Ａ）はドットクロック、図６（Ｂ）はアナログ映像信号、図６（Ｃ）はサンプリングのタイミングである。図６（Ｂ）はドットクロックに同期したアナログ信号であって、変化部分が鈍った波形をしており、そのサンプリングのタイミングが早い（即ち、ｃ１またはｃ２）と正常な値を取得することができない。よって、正常なタイミング（即ち、ｃ３〜ｃ５）でサンプリングするために、ドットクロックと同一周波数且つ位相が適切に調整されたサンプリングクロックが用いられる。そして、サンプリングクロックの位相調整が不適切であると、不正なタイミングでアナログ信号のサンプリングが行われ、正常な値が取得できず元映像が不正に再生されて、映像のにじみ、または、縦縞表示などの現象が発生する場合がある。
【０００５】
サンプリングクロックには、元映像の水平同期信号から生成されたドットクロックと同一の周波数で、且つ、一定の位相差を有するクロックが用いられる。通常、アナログ映像信号においては、ドットクロックは提供されていないため、水平同期信号を逓倍してドットクロックを生成している。さらに、生成したドットクロックを原信号として、遅延回路を用いて位相調整したサンプリングクロックを生成していた。具体的には、サンプリングクロック生成用の位相同期回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、以下、ＰＬＬ回路）の入力部または出力部に遅延回路を挿入する、などして位相調整をおこなっていた。
【０００６】
しかしながら、遅延回路を用いた位相調整では、調整間隔が固定されており、尚且つ、最大遅延時間も固定されていたため、可変範囲と調整精度を両立することが困難であった。そして、これら問題を解決するものとして、特許文献１にて、映像信号処理ユニットが提案されている。
【０００７】
特許文献１にて開示されている、従来の映像信号処理ユニットの実施形態について、図７を参照して説明する。
【０００８】
映像信号処理ユニット１０１は、アナログ映像信号をデジタル映像信号に変換するＡＤＣ１１０と、入力映像信号の水平同期周波数および垂直同期周波数を判別し、それに応じて位相制御電圧と制御感度設定信号と分周比設定信号とを出力する判別部１２１と、電圧制御により出力周波数を変化させる電圧制御発振回路（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ、以下、ＶＣＯ回路）１２２と、ＶＣＯ回路１２２の出力を判別部１２１から出力された分周比設定信号による設定値で分周する分周回路１２３と、水平同期信号と分周回路１２３の出力とを比較し位相差に相当するパルス電流を出力する位相比較器１２４と、判別部１２１からの位相制御電圧を前記制御感度設定信号により設定された比率で電流に変換して出力する電圧−電流変換回路（以下、Ｖ−Ｉ変換回路）１２５と、位相比較器１２４とＶ−Ｉ変換回路１２５とのそれぞれの出力電流を加算する加算器１２６と、加算器１２６の出力を積分しＶＣＯ回路１２２に出力する低域通過フィルタ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ、以下、ＬＰＦ）１２７と、で構成されている。また、本実施形態においては、ＶＣＯ回路１２２と、分周回路１２３と、位相比較器１２４と、加算器１２６と、ＬＰＦ１２７と、で、ＰＬＬ回路を構成している。
【０００９】
上記構成の動作について、図８の動作波形を用いて説明する。最初に、判別部１２１が、入力された水平同期周波数および垂直同期周波数から、ドットクロックと同位相（即ち、位相差なし）のサンプリングクロックが必要と判別し、位相制御電圧として０を出力した場合の動作を図示する。
【００１０】
水平同期信号を図８（Ａ）、分周回路１２３の出力を図８（Ｂ）、加算器１２６の出力を図８（Ｃ）に示す。判別部１２１から出力された位相制御電圧が０であることから、Ｖ−Ｉ変換回路１２５の出力電流（ｉ２）も０となる。また、前記ＰＬＬ回路が安定動作状態のとき、ＶＣＯ回路１２２の出力周波数は一定となっているため、ＬＰＦ１２７の出力も一定である。このことは前記ＰＬＬ回路が安定動作状態のときは、ＬＰＦ１２７に入力される電流、つまり、加算器１２６の出力の平均値が０となることを示す。よって、前記ＰＬＬ回路が安定動作状態のときは、ｉ１＋ｉ２＝０の関係が常に成り立ち、このときｉ２は０であるため、ｉ１も０となり、つまり、位相比較器１２４に入力される、水平同期信号と分周回路１２３の出力との位相が等しいことを示している。
【００１１】
次に判別部１２１が、位相を制御した場合についての動作を図示する。即ち、判別部１２１が、入力された水平同期周波数および垂直同期周波数から、サンプリングクロックに位相差が必要と判別し、位相制御電圧として、位相差に対応した、０でない所定の電圧を出力した場合の動作を図示する。
【００１２】
図８（Ｄ）は水平同期信号、図８（Ｅ）は分周回路１２３の出力、図８（Ｆ）は位相比較器１２４の出力、図８（Ｇ）はこのときのＶ−Ｉ変換回路１２５の出力電流、図８（Ｈ）は加算器１２６の出力である。判別部１２１が、位相制御電圧、即ち、０でない所定電圧を出力していることから、Ｖ−Ｉ変換回路１２５の出力電流（ｉ２）についても、０でない所定の電流となる。そして、前記ＰＬＬ回路が定常状態であれば、その動作ループ外にあるＶ−Ｉ変換回路１２５から、ある一定電流（ｉ２）を加えた場合であっても、ｉ１＋ｉ２＝０が成り立つ。つまり、図８（Ｈ）に示すように、平均値が０、即ち、０を中心とした、正パルスと負パルスとの面積が等しくなるようなパルス波形が加算器１２６から出力されるように、位相比較器１２４の出力（ｉ１）が制御される。
【００１３】
このことは、位相比較器１２４に入力される分周回路１２３の出力が位相差を持つということを示しており、結果として、図８（Ｄ）、図８（Ｅ）のように位相がｔ１だけずれた状態で安定する。そして、分周回路１２３の出力は、ＶＣＯ回路１２２の出力に基づいて生成されているので、ＶＣＯ回路１２２の出力の位相が、水平同期信号に対してｔ１だけずれていることを示している。上述の通り、従来の実施形態においては、ＰＬＬ回路の動作ループに対して、ループ外部より電流を加算することで、サンプリングクロックの位相制御を実現していた。
【００１４】
次に、従来の映像信号処理ユニットの他の実施形態について、図９を参照して説明する。映像信号処理ユニット２０１は、アナログ映像信号をデジタル映像信号に変換するＡＤＣ２１０と、ＡＤＣ２１０に入力されるサンプリングクロックを生成するＰＬＬ回路部２２０と、からなる。
【００１５】
ＰＬＬ回路部２２０は、電圧制御により出力周波数を変化させるＶＣＯ回路２２２と、ＶＣＯ回路２２２の出力周波数を、水平同期周波数／（ドットクロック周波数×Ｎ）［Ｎ＝２〜１０程度］に分周する分周回路２２３と、分周回路２２３の出力と水平同期信号とを比較し位相差に相当するパルス電流を出力する位相比較器２２４と、位相比較器２２４の出力を積分しＶＣＯ回路２２２に出力するＬＰＦ２２７と、ＶＣＯ回路２２２の出力周波数を１／Ｎに分周し、且つ、デジタル映像信号の調整に応じて発生する位相調整信号に基づき、分周した信号の位相を調整して出力する位相調整回路２２８と、で構成されている。
【００１６】
上記構成において、ＶＣＯ回路２２２の出力が、分周回路２２３により、水平同期周波数／（ドットクロック周波数×Ｎ）に分周されて位相比較器２２４に入力されることから、ＶＣＯ回路２２２の出力は、ドットクロックのＮ倍の周波数で安定動作状態となる。この動作は、既存のＰＬＬ回路と同様である。
【００１７】
そして、ＶＣＯ回路２２２の出力は、位相調整回路２２８に入力され、１／Ｎに分周されて、ドットクロックと同一の周波数に変換されるとともに、位相調整回路２２８に入力された位相調整信号によって、ドットクロックのＮ倍の周波数のクロックの１周期を１調整単位として、位相調整がおこなわれて、サンプリングクロックとして出力される。
【００１８】
次に、上記構成におけるサンプリングクロックの位相調整について、図１０の動作波形を用いて説明する。図１０（Ａ）は、水平同期信号であり、図１０（Ｂ）は、図１０（Ａ）に示す水平同期信号から生成されたドットクロックである。図１０（Ｃ）は、図１０（Ｂ）に示すドットクロックを拡大した図であり、図１０（Ｄ）はアナログ映像信号である。また、図１０（Ｅ）は、ＶＣＯ回路２２２の出力波形であり、ドットクロックのＮ倍の周波数のクロックである。図１０（Ｆ）は、Ｎ分の１に分周され且つ立ち上がりエッジが図１０（Ｅ）のｅ５に同期するように位相調整された位相調整回路２２８の出力、即ち、サンプリングクロックである。
【００１９】
図１０（Ｄ）において、アナログ映像信号は、ドットクロックに同期しており、また、変化部分が鈍っていることから、そのサンプリングは、信号が安定したタイミング（図１０（Ｅ）のｅ４またはｅ５）でおこなう必要がある。そして、サンプリングクロックを出力する位相調整回路２２８は、その内部に、カウンタからなる分周回路を有しており、カウント開始タイミングを、入力クロック（即ち、ＶＣＯ回路２２２の出力）の任意の立ち上がりエッジに合わせることができる。そのため、入力クロックの周期単位で位相調整が可能であり、図１０（Ｆ）の例では、ユーザ操作等により入力された位相調整信号に基づき、ＶＣＯ回路２２２の出力のｅ５エッジに位相を合わせたサンプリングクロックを生成している。上述の通り、他実施形態においては、ドットクロックのＮ倍のクロックからサンプリングクロックを生成することで、位相調整を行っていた。
【特許文献１】特開２００１−１６６７２８
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、特許文献１に記載の映像信号処理ユニットにおいては、水平同期信号および垂直同期信号の判別結果に応じて位相調整のための制御電圧を出力する判別部１２１と、制御電圧に基づき電流を出力するＶ−Ｉ変換回路１２５と、位相比較器１２４の出力およびＶ−Ｉ変換回路１２５の出力を加算する加算器１２６と、が必要となることから、一般的なＰＬＬ回路に比して、回路が複雑になり、部品点数が増加して回路規模が大きくなる。そのため、映像信号処理ユニットの製造コストが増大するという問題があった。また、回路規模が大きくなることで配線長も長くなり、特に、高周波のクロックラインは、ノイズの発生源となるため、配線設計に細心の注意が必要となることから、設計がより困難になるという問題があった。
【００２１】
また、従来の他の実施形態においても、サンプリングクロックの位相調整をおこなうために、ドットクロックのＮ倍という高周波が必要であることから、キャパシタ追加、ＧＮＤ強化、シールド設置等のより強力なノイズ対策が必要となり、また、Ｎ倍の高周波をドットクロックと同一の周波数に分周し、且つ、位相調整する位相調整回路が必要となることから、上記と同様に、部品点数が増加し、また、高周波を扱うため設計がより困難となるという問題があった。
【００２２】
上述した従来技術において生じる問題は一例であり、本発明では、これら問題を解決するために、ＰＬＬ回路を複雑化することなくタイミング信号の位相調整を可能とする映像信号処理ユニット、および、映像信号ユニットにて用いられる新たなタイミング信号生成方法を提供することを課題とする。
【課題を解決するための手段】
【００２３】
上記課題を解決するため本発明によりなされた請求項１に記載の映像信号処理ユニットは、タイミング信号により通知されるタイミングに同期して映像信号の標本化を行うサンプリング装置と、前記サンプリング装置に入力する前記タイミング信号を生成するタイミング信号生成装置と、を有する映像信号処理ユニットにおいて、前記タイミング信号生成装置は、発振周波数制御信号に応じて発振周波数を変化させる発振手段と、前記発振手段の出力信号と原信号とを比較してそれら信号の位相差に相当する信号を出力する位相比較手段と、前記位相比較手段の出力信号と基準信号とを比較してそれら信号の差分に相当する信号を出力する差分検出手段と、前記差分検出手段の出力を積分して前記発振周波数制御信号を出力する信号積分手段と、を有し、前記タイミング信号生成装置が生成するタイミング信号の調整に応じて発生する基準信号変更情報に基づき、前記基準信号を変化させる基準信号可変手段を有することを特徴とするものである。
【００２４】
請求項２に記載のタイミング信号生成方法は、タイミング信号により通知されるタイミングに同期して映像信号の標本化を行うサンプリング装置と、前記サンプリング装置に入力する前記タイミング信号を生成するタイミング信号生成装置と、を有し、さらに、前記タイミング信号生成装置は、発振周波数制御信号に応じて発振周波数を変化させる発振手段と、前記発振手段の出力信号と原信号とを比較してそれら信号の位相差に相当する信号を出力する位相比較手段と、前記位相比較手段の出力信号と基準信号とを比較してそれら信号の差分に相当する信号を出力する差分検出手段と、前記差分検出手段の出力を積分して前記発振周波数制御信号を出力する信号積分手段と、を有する映像信号処理ユニットにおいて用いられるタイミング信号生成方法であって、前記タイミング信号生成装置が生成するタイミング信号の調整に応じて発生する基準信号変更情報に基づき、前記基準信号を変化させて、前記タイミング信号の同期タイミングを変化させることを特徴とする方法である。
【発明を実施するための最良の形態】
【００２５】
次に、本発明の上位構成について、図１を参照して説明する。映像信号処理ユニット１は、図１に示すように、タイミング信号により通知されるタイミングに同期して映像信号の標本化を行うサンプリング装置１０と、サンプリング装置１０に入力される前記タイミング信号を生成するタイミング信号生成装置２０と、前記タイミング信号生成装置２０が生成するタイミング信号の調整に応じて発生する基準信号変更情報に基づき基準信号Ｖｃを変化させる基準信号可変手段５０と、からなる。
【００２６】
タイミング信号生成装置２０は、ＰＬＬ装置を構成するものであり、発振周波数制御信号に応じて発振周波数を変化させる発振手段２２と、発振手段２２の出力Ｆｂと原信号Ｆｒとを比較してそれら信号の位相差に相当する信号を出力する位相比較手段２４と、位相比較手段２４の出力信号Ｖｐｃと基準信号Ｖｃとを比較してそれら信号の差分に相当する信号Ｉを出力する差分検出手段２９と、差分検出手段２９の出力を積分して前記発振周波数制御信号を出力する信号積分手段２７と、で構成されている。
【００２７】
発振手段２２は、信号積分手段２７により生成される発振周波数制御信号に基づいて、その発振周波数を変化させるものであり、発振手段２２の出力Ｆｂは、タイミング信号としてサンプリング装置１０に入力されるとともに、位相比較手段２４に入力されて、原信号Ｆｒと位相比較される。
【００２８】
位相比較手段２４は、２つの入力信号の位相を比較し、その位相差に応じてＨ・Ｌ・Ｖｃレベルの信号を出力するものである。本構成における位相比較動作は、２つの入力信号のうち一方の入力信号（本構成においては原信号Ｆｒ）の立ち下がりエッジを始期として、所定期間ｐの間、出力がＬとなるゲート信号（図２（Ｃ））を生成し、そして、該ゲート信号がＬの期間は、２つの入力信号の論理演算（詳細には、２つの入力信号Ｆｒ、Ｆｂの排他的論理和を否定［ｎｏｔ（Ｆｒ  ｘｏｒ  Ｆｂ）］）結果を出力し、該ゲート信号がＨの期間は基準信号Ｖｃと同値を出力するものである（図２（Ｄ））。このゲート信号により、２つの入力信号の論理演算結果、即ち、位相差を示す信号を出力する期間を所定期間ｐに限定することで、２つの信号の位相差の調整範囲を所定期間ｐ内に限定することができる。また、位相比較手段２４の出力は、後述の差分検出手段２９に接続されている。なお、位相比較動作は、上記に限るものではなく、位相差に応じた信号が出力されるものであればどのような動作でもよい。
【００２９】
差分検出手段２９は、２つの入力信号の差分に応じた信号を出力する手段である。本構成においては、位相比較手段２４の出力信号Ｖｐｃと基準信号Ｖｃとが入力されており、そして、その出力は、後述の信号積分手段２７に接続されている。信号積分手段２７は、入力信号を積分する手段であり、例えば、パルス状の信号等を、ＤＣに平滑するものである。本実施例においては、差分検出手段２９の出力信号を積分し、発振周波数制御信号を生成して、発振手段２２に出力する。
【００３０】
基準信号可変手段５０は、外部から入力される基準信号変更情報に基づき、基準信号を変化させて出力するものであって、本構成においては、タイミング信号生成装置２０が生成するタイミング信号の調整に応じて発生する基準信号変更情報に基づいた基準信号Ｖｃを生成して出力する。即ち、該基準信号変更情報を変化させることにより、基準信号Ｖｃを変化させることができる。なお、基準信号変更情報は、ユーザによる映像調整操作によって発生したり、映像信号解析手段による解析結果に基づいて発生したり、する情報であり、映像調整要求に基づいて発生される情報であれば、どのような手段によって発生されてもよい。
【００３１】
次に、上述の構成における位相調整動作について、図２の波形を参照して説明する。図２（Ａ）は、原信号Ｆｒ、図２（Ｂ）は、発振手段２２の出力Ｆｂ、図２（Ｃ）は、原信号Ｆｒの立ち下がりエッジに同期し、所定期間ｐの間、出力がＬとなるゲート信号、図２（Ｄ）は、位相比較手段２４の出力信号Ｖｐｃ、図２（Ｅ）は、差分検出手段２９の出力信号Ｉである。
【００３２】
位相比較手段２４には、原信号Ｆｒと発振手段２２の出力Ｆｂとが入力され、その内部において、原信号Ｆｒの立ち下がりエッジを始期として、所定期間ｐの間、値がＬとなるゲート信号（図２（Ｃ））が生成される。そして、ゲート信号がＬの期間は、原信号Ｆｒと発振手段２２の出力Ｆｂとの位相比較結果（即ち、位相差）が出力され、ゲート信号がＨの期間は基準信号Ｖｃが出力されて、位相比較手段２４の出力信号Ｖｐｃが、図２（Ｄ）に示す波形となる。位相比較手段２４の後段に位置する差分検出手段２９には、位相比較手段２４の出力信号Ｖｐｃと、基準信号可変手段５０から出力される基準信号Ｖｃとが入力され、差分検出手段２９は、それら信号の差分に応じた信号Ｉを、信号積分手段２７に出力している。
【００３３】
上述の構成において、タイミング信号生成装置２０はＰＬＬ装置を構成しているため特許文献１と同様の動作をする。即ち、タイミング信号生成装置２０が安定動作状態のときは、発振手段２２の出力周波数は一定となっているため、信号積分手段２７（特許文献１のＬＰＦに相当）の出力も一定となり、信号積分手段２７に入力される信号、つまり、差分検出手段２９の出力信号Ｉの平均値が０となることを示す。即ち、図２（Ｅ）に示す差分検出手段２９の出力信号Ｉは、その平均値が０となり、０と中心とした、正パルスおよび負パルスの面積が一致するようにその位相が調整される。その結果として、原信号Ｆｒと発振手段２２の出力Ｆｂとは、位相差ｔをもって、安定動作状態となる。
【００３４】
そして、基準信号Ｖｃを変化させることで、位相比較手段２４の出力信号Ｖｐｃにおける正パルスおよび負パルスの相対的な高さが変化し、それに伴い、差分検出手段２９の出力信号Ｉにおける正パルスおよび負パルスの高さも変化して、各パルス面積の不一致、即ち、出力信号Ｉの平均値が０でなくなりバランスがくずれる。しかし、ＰＬＬの特性により、出力信号Ｉの平均値が０になるように正パルスおよび負パルスの面積が調整されて、エッジＥが移動し、つまり、発振手段出力Ｆｂの位相が変化して、再びそれぞれのパルスの面積が同一になるように調整されて安定動作状態となる。よって、基準信号Ｖｃを変化させることで、タイミング信号である発振手段出力Ｆｂの同期タイミング、即ち、位相を変化させることができる。
【００３５】
本構成によれば、タイミング信号生成装置２０は、従来の映像信号処理ユニットにおいて位相調整に用いられていた、水平同期信号および垂直同期信号の判別結果に応じて位相調整のための制御電圧を出力する判別部、制御電圧に基づき電流を出力するＶ−Ｉ変換回路、位相比較器の出力とＶ−Ｉ変換回路の出力とを加算する加算器、などの付加回路が不要であることから、回路を複雑化させることなく、タイミング信号の同期タイミングを変化させることが可能なタイミング信号生成装置、即ち、映像信号処理ユニットを実現することができる。そのため、回路の複雑化に伴う、部品点数の増加によるコスト増加や、回路規模の増大を回避することができ、また、回路規模の増大を回避できるため、配線長も従来と同等となることから、配線設計についても従来と同様に行うことができ、設計の困難化についても回避することができる。
【００３６】
また、タイミング信号生成装置２０は、位相調整のための、ドットクロックのＮ倍という高周波が不要であることから、キャパシタ追加、ＧＮＤ強化、シールド設置等のより強力なノイズ対策も不要となり、また、Ｎ倍の高周波をドットクロックと同一の周波数に分周し、且つ、位相調整する位相調整回路も不要となる。そのため、部品点数の増加によるコスト増加、および、回路規模の増大を回避することができる。また、回路規模の増大を回避でき、また、高周波対策の追加も不要であることから、配線設計についても従来と同様に行うことができ、設計の困難化を回避することができる。
【００３７】
また、タイミング信号の同期タイミングの変化を、基準信号Ｖｃを変化させる方法で行っていることから、比較的簡易な回路で実現が可能である。
【実施例１】
【００３８】
次に、本発明者は、以下に示す実施例１において、基準信号Ｖｃを変化させて、タイミング信号の同期タイミング（即ち、位相）の変化を確認した。
【００３９】
以下に、本発明の実施例１の実施形態について、図３を参照して説明する。なお、上述の上位構成と同一機能には、同一の符号を割り当てている。
【００４０】
実施例１の映像信号処理ユニット１は、図３に示すように、サンプリングクロックにより通知されるタイミングに同期してアナログ映像信号（請求項の映像信号に相当）をデジタル映像信号に変換するＡＤＣ１０（請求項のサンプリング装置に相当）と、ＡＤＣ１０に入力されるサンプリングクロックを生成するサンプリングクロック生成装置２０と、前記デジタル映像信号の調整に応じて発生する基準電圧変更信号に基づき基準電圧Ｖｃの電圧を変化させる電子ボリューム５０と、からなる。
【００４１】
サンプリングクロック生成装置２０は、請求項のタイミング信号生成装置に相当し、電圧制御により出力周波数を変化させるＶＣＯ回路２２と、ＶＣＯ回路２２の出力信号を、水平同期周波数／ドットクロック周波数、に分周して出力する分周回路２３と、分周回路２３の出力信号Ｆｂと、外部から入力される水平同期信号Ｆｒとを比較し、それらの位相差に応じたパルス信号を出力する位相比較回路２４と、位相比較回路２４の出力部電圧Ｖｐｃと基準電圧Ｖｃとを比較し、その差分に応じた電流Ｉを出力するエラーアンプ２９と、エラーアンプ２９の出力を積分しＶＣＯ回路２２に出力するループフィルタ２７と、位相比較回路２４の出力部と電子ボリューム５０の出力部とを接続する固定抵抗器Ｒと、で構成されている。
【００４２】
ＶＣＯ回路２２は、Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ（電圧制御発振器）回路の略語であり、請求項の発振手段に相当する。ＶＣＯ回路２２は、静電容量ダイオードなど、電圧によってパラメータが変化する素子をその内部に有し、該素子への印可電圧（即ち、発振周波数制御電圧）を変化させることにより、その出力周波数を変化させる、既存の発振回路である。なお、ＶＣＯ回路２２は、制御電圧を上げると出力周波数が高くなるもの、または、制御電圧を下げると出力周波数が高くなるもの、が存在するが、どちらを用いてもよい。また、本実施形態においては、電圧により出力周波数を制御するものを用いているが、これに限らず、電流など他のパラメータによって制御するものを用いてもよい。
【００４３】
位相比較回路２４は、請求項の位相比較手段に相当し、２つの入力信号の位相を比較してそれらの位相差に応じて出力が電源電圧（ＶＣＣ）・ＧＮＤ・ハイインピーダンス（Ｈｉ−Ｚ）となるものであり、本実施形態における位相比較動作は、上述の上位構成と同一の動作となる。つまり、一方の入力信号（水平同期信号）を基準信号として、その立ち下がりエッジを始期とした所定期間ｐの間、出力がＬとなるゲート信号（図４（Ｃ））を生成し、そして、前記ゲート信号がＬの期間は、水平同期信号Ｆｒと分周回路２３の出力Ｆｂとの位相比較結果（即ち、位相差）を示す信号が出力され、また、ゲート信号がＨの期間は、位相比較回路２４の出力がハイインピーダンスとなり、位相比較回路２４の出力は、固定抵抗器Ｒによって電子ボリューム５０の出力に接続されていることから、Ｖｃと同値となる。この、ゲート信号により、位相差を示す信号を出力する期間を所定期間ｐに限定することで、２つの信号の位相差の調整範囲を所定期間ｐ内に限定することができる。
【００４４】
なお、本実施形態の位相比較回路２４では、ゲート信号によって、位相比較信号の出力期間を限定しているが、これに限るものではなく、位相比較信号の出力期間は任意である。また、位相比較回路２４には、位相差に応じて、電圧を出力するものと、電流を出力するものがあるが、その出力部に、位相差を示す出力部電圧Ｖｐｃを生じさせるものであれば、どちらを用いてもよい。また、出力タイプについては、出力部電圧Ｖｐｃを、Ｈ（即ち、電源電圧）・Ｌ（即ち、ＧＮＤ）にドライブし、且つ、無出力のときはＨｉ−Ｚ（即ち、ハイインピーダンス）となるトライステート出力のものを用いているが、これに限るものではない。ただし、トライステート出力を用いるときは、固定抵抗器Ｒを介して、その位相比較回路２４の出力部を基準電圧Ｖｃと接続する必要がある。この接続により、位相比較回路２４が無出力のとき、後述のエラーアンプ２９に入力される電流の差分が０になるため、エラーアンプ２９の出力電流も０になる。
【００４５】
エラーアンプ２９は、請求項の差分検出手段に相当し、２つの入力電圧の差分に基づき、それに応じた電流を出力するオペアンプで構成される、既存のものであって、その出力は、後述のループフィルタ２７に接続されている。ループフィルタ２７は、請求項の信号積分手段に相当し、入力信号を積分する、即ち、平滑化する回路であって、抵抗器やキャパシタ等のディスクリート部品またはオペアンプ等の電子部品で構成された、既存のものである。そして、ループフィルタ２７は、エラーアンプ２９から入力されるパルス状の信号を、ＤＣ電圧に平滑して（即ち、発振周波数制御信号を生成して）、ＶＣＯ回路２２に出力する。
【００４６】
分周回路２３は、任意のカウント数を設定できるカウンタを有しており、その設定に基づいて、入力信号を分周する分周回路である。本実施形態においては、設定値、即ち、分周比は水平同期周波数／ドットクロック周波数とされていることから、ＶＣＯ回路２２（即ち、サンプリングクロック生成装置２０）は、安定動作状態となったときに、ドットクロック周波数を出力する。なお、分周回路２３は、必要な分周を行うことができるものであれば、カウンタ以外であってもよく、どのような構成のものを用いてもよい。
【００４７】
電子ボリューム５０は、請求項の基準信号可変手段に相当し、外部から入力される電気信号である基準電圧変更信号に基づき、その出力である基準電圧Ｖｃを変化させて出力する、既存のものである。なお、本実施形態においては、電子ボリュームを用いているが、それ以外にも、デジタル−アナログ変換器や、可変抵抗器など、入力信号に基づいて出力電圧を可変できるものであれば、どのようなものを用いてもよい。
【００４８】
また、本実施形態において、基準電圧変更信号は、ユーザが映像の不正を認識した場合に、調整ボタンを操作することによって生じる信号に基づき、基準電圧変更信号を出力する出力手段によって生成される。しかし、それ以外にも、例えば、映像信号等に基づき映像の不正を検知する検知手段等を設け、それら検知結果に基づいて基準電圧変更信号を出力する出力手段を設けてもよい。その場合は、ユーザ操作によらず、映像信号処理装置が自立して、タイミング信号の自動位相調整を行うことが可能になる。
【００４９】
固定抵抗器Ｒは、位相比較回路２４の出力部と電子ボリューム５０の出力部との間、即ち、ＶｐｃとＶｃとの間に介在して、それぞれを電気的に接続する、既存の固定抵抗器である。本実施形態においては、位相比較回路２４の出力部の出力タイプがトライステート出力であり、Ｈ出力／Ｌ出力の他に、出力がないときはＨｉ−Ｚ状態となるため、位相比較回路２４の出力部電圧Ｖｐｃは、固定抵抗器Ｒが介在することにより、位相比較回路２４の出力がＨｉ−Ｚ状態のときに、基準電圧Ｖｃとなり、そのとき、エラーアンプ２９に入力されるＶｐｃとＶｃが同値となることから、エラーアンプ２９の出力電流Ｉは０となる。即ち、位相比較回路２４の出力がないときは、エラーアンプ２９の出力電流も０となる。
【００５０】
次に、上述の構成における位相調整動作について、図４の波形を参照して説明する。図４（Ａ）は、水平同期信号Ｆｒ、図４（Ｂ）は、分周回路２３の出力Ｆｂ、図４（Ｃ）は、水平同期信号Ｆｒの立ち下がりエッジに同期し、所定期間ｐの間、出力がＬとなるゲート信号、図４（Ｄ１）は、位相比較回路２４の出力、図４（Ｄ２）は、位相比較回路出力部の電圧Ｖｐｃ、図４（Ｅ）は、エラーアンプ２９の出力電流Ｉである。
【００５１】
位相比較回路２４には、水平同期信号Ｆｒと分周回路２３の出力Ｆｂとが入力され、水平同期信号Ｆｒの立ち下がりエッジを始期として、所定期間ｐの間、値がＬとなる、図４（Ｃ）に示す、ゲート信号が生成される。そして、ゲート信号がＬの期間は、水平同期信号Ｆｒと分周回路２３の出力Ｆｂとの位相比較結果（即ち、位相差）が出力され、ゲート信号がＨの期間はハイインピーダンス（Ｈｉ−Ｚ）となり、位相比較回路２４の出力が、図４（Ｄ１）に示す波形となる。その結果、位相比較回路２４の出力部電圧Ｖｐｃは図４（Ｄ２）に示す波形となる。位相比較回路２４の後段に位置するエラーアンプ２９には、位相比較回路２４の出力部電圧Ｖｐｃと、電子ボリューム５０から出力される基準電圧Ｖｃとが入力され、エラーアンプ２９は、それら電圧の差分に応じた電流Ｉを、ループフィルタ２７に出力している。
【００５２】
上述の構成において、タイミング信号生成装置２０はＰＬＬ装置を構成しているため特許文献１と同様の動作をする。即ち、タイミング信号生成装置２０が安定動作状態のときは、ＶＣＯ２２の出力周波数は一定となっているため、ループフィルタ２７（特許文献１のＬＰＦに相当）の出力も一定となり、ループフィルタ２７に入力される信号、つまり、エラーアンプ２９の出力電流Ｉの平均値が０となることを示す。即ち、図４（Ｅ）に示すエラーアンプ２９の出力電流Ｉは、その平均値が０となり、０と中心とした、正パルスおよび負パルスの面積が一致するようにその位相が調整される。その結果として、水平同期信号Ｆｒと分周回路２３の出力Ｆｂとは、位相差ｔをもって、安定動作状態となる。
【００５３】
そして、基準電圧Ｖｃを変化させることで、位相比較回路２４の出力部電圧Ｖｐｃにおける正パルスおよび負パルスの相対的な高さが変化し、それに伴い、エラーアンプ２９の出力電流Ｉにおける正パルスおよび負パルスの高さも変化して、各パルス面積の不一致、即ち、出力電流Ｉの平均値が０でなくなりバランスがくずれる。しかし、ＰＬＬの特性により、出力電流Ｉの平均値が０になるように正パルスおよび負パルスの面積が調整されて、エッジＥが移動し、つまり、ＶＣＯ２２（即ち、分周回路２３の出力Ｆｂ）の位相が変化して、再びそれぞれのパルスの面積が同一になるように調整されて安定動作状態となる。よって、基準電圧Ｖｃを変化させることで、タイミング信号であるＶＣＯ２２の出力の同期タイミング、即ち、位相を変化させることができる。
【００５４】
次に、発明者は、本実施形態において、電源電圧５．０Ｖ、ＧＮＤ０Ｖとし、さらに、基準電圧Ｖｃを、２．５Ｖ／２．６Ｖ／２．４Ｖのそれぞれの電圧に設定して動作させたときの、ＶＣＯ回路２２の出力の位相、即ち、サンプリングクロックの位相について確認を行った。それら結果について、図５の動作波形を参照して説明する。
【００５５】
図５（Ａ）は、基準電圧Ｖｃを２．５Ｖとして、サンプリングクロック生成装置２０を安定動作状態としたときにおける、位相比較回路２４の出力部電圧Ｖｐｃの波形であり、図５（Ｂ）は、同じく、エラーアンプ２９の出力電流Ｉの波形である。図５（Ｃ）は、基準電圧Ｖｃを２．６Ｖとして、サンプリングクロック生成装置２０を安定動作状態としたときにおける、位相比較回路２４の出力部電圧Ｖｐｃの波形であり、図５（Ｄ）は、同じく、エラーアンプ２９の出力電流Ｉの波形である。図５（Ｅ）は、基準電圧Ｖｃを２．４Ｖとして、サンプリングクロック生成装置２０を安定動作状態としたときにおける、位相比較回路２４の出力部電圧Ｖｐｃの波形であり、図５（Ｆ）は、同じく、エラーアンプ２９の出力電流Ｉの波形である。
【００５６】
まず、基準電圧Ｖｃが２．５Ｖとなるよう電子ボリューム５０に基準電圧変更信号を入力して、サンプリングクロック生成装置２０を安定動作状態とした。すると、基準電圧Ｖｃが２．５Ｖ、即ち、電源電圧の中間値に設定されていることから、位相比較回路２４の出力部電圧Ｖｐｃは、図５（Ａ）に示す、基準電圧Ｖｃを中心として電源電圧−ＧＮＤ幅に振れるパルス波形となり、そして、図５（Ｂ）に示す、出力部電圧Ｖｐｃと基準電圧Ｖｃの比較結果を示す電流Ｉがエラーアンプ２９から出力された。このとき、上述のように、サンプリングクロック生成装置２０の安定動作状態においては、エラーアンプ２９の出力電流Ｉは平均値が０となっているので、出力電流Ｉの正パルスおよび負パルスの面積が等しくなる。即ち、出力部電圧Ｖｐｃにおける、基準電圧Ｖｃ＝２．５Ｖを中心とした上部の面積と下部の面積とが等しくなるように位相が自動調整され、その結果、エッジＥが、所定期間ｐの中間点、即ち、５０：５０となる位置に合わせられて安定動作状態となった。このことは、分周回路２３の出力、即ち、ＶＣＯ回路２２の出力の位相が、所定期間ｐの５０：５０の位置、即ち、位相Ｔ０となっていることを示している。
【００５７】
次に、上記の基準電圧Ｖｃが２．５Ｖで動作しているサンプリングクロック生成装置２０において、安定動作状態のまま、基準電圧Ｖｃが２．６Ｖとなるよう電子ボリューム５０に基準電圧変更信号を入力した。すると、基準電圧Ｖｃが２．６Ｖに設定されていることから、位相比較回路２４の出力部電圧Ｖｐｃは、図５（Ｃ）に示す、基準電圧Ｖｃ＝２．６Ｖを中心として電源電圧−ＧＮＤ幅に振れるパルス波形となり、そして、図５（Ｄ）に示す、出力部電圧Ｖｐｃと基準電圧Ｖｃの比較結果を示す電流Ｉがエラーアンプ２９から出力された。このとき、上述のように、サンプリングクロック生成装置２０の安定動作状態においては、エラーアンプ２９の出力電流Ｉは平均値が０となっているので、出力電流Ｉの正パルスおよび負パルスの面積が等しくなる。即ち、出力部電圧Ｖｐｃにおける、基準電圧Ｖｃ＝２．６Ｖを中心とした上部の面積と下部の面積とが等しくなるように位相が自動調整されて、その結果、エッジＥが、所定期間ｐの４５：５５となる位置に合わせられて安定動作状態となった。このことは、分周回路２３の出力、即ち、ＶＣＯ回路２２の出力の位相が、所定期間ｐの４５：５５の位置、即ち、位相Ｔ１（＜Ｔ０）となっていることを示しており、基準電圧Ｖｃが２．５Ｖのときより、位相差が小さくなる方向に変化したことを示している。
【００５８】
次に、上記の基準電圧Ｖｃが２．５Ｖで動作しているサンプリングクロック生成装置２０において、安定動作状態のまま、基準電圧Ｖｃが２．４Ｖとなるよう電子ボリューム５０に基準電圧変更信号を入力した。すると、基準電圧Ｖｃが２．４Ｖに設定されていることから、位相比較回路２４の出力部電圧Ｖｐｃは、図５（Ｅ）に示す、基準電圧Ｖｃ＝２．４Ｖを中心として電源電圧−ＧＮＤ幅に振れるパルス波形となり、そして、図５（Ｆ）に示す、出力部電圧Ｖｐｃと基準電圧Ｖｃの比較結果を示す電流Ｉがエラーアンプ２９から出力された。このとき、上述のように、サンプリングクロック生成装置２０の安定動作状態においては、エラーアンプ２９の出力電流Ｉは平均値が０となっているので、出力電流Ｉの正パルスおよび負パルスの面積が等しくなる。即ち、出力部電圧Ｖｐｃにおける、基準電圧Ｖｃ＝２．４Ｖを中心とした上部の面積と下部の面積とが等しくなるように位相が自動調整されて、その結果、エッジＥが、所定期間ｐの５５：４５となる位置に合わせられて安定動作状態となった。このことは、分周回路２３の出力、即ち、ＶＣＯ回路２２の出力の位相が、所定期間ｐの５５：４５の位置、即ち、位相Ｔ２（＞Ｔ０）となっていることを示しており、基準電圧Ｖｃが２．５Ｖのときより、位相差が大きくなる方向に変化したことを示している。
【００５９】
以上のことから、ＶＣＯ回路２２の出力が、基準電圧Ｖｃ＝２．５Ｖのときは、位相比較回路２４のゲート信号がＬになる所定期間ｐを５０：５０に分ける位置に位相が調整され、基準電圧Ｖｃ＝２．６Ｖのときは、所定期間ｐを４５：５５に分ける位置に位相が調整され、基準電圧Ｖｃ＝２．４Ｖのときは、所定期間ｐを５５：４５に分ける位置に、そ位相が調整されることがわかり、このことから、基準電圧Ｖｃを変化させることで、サンプリングクロック生成装置２０の出力するサンプリングクロックの位相調整が可能であることが確認できた。
【００６０】
本実施形態によれば、サンプリングクロック生成装置２０は、従来の映像信号処理ユニットで位相調整に用いられていた、水平同期信号および垂直同期信号の判別結果に応じて位相調整のための制御電圧を出力する判別部、前記制御電圧に基づき電流を出力するＶ−Ｉ変換回路、位相比較器の出力とＶ−Ｉ変換回路の出力とを加算する加算器、などが不要であることから、通常のＰＬＬ回路を複雑化することなく、位相調整が可能なサンプリングクロック生成装置、即ち、映像信号処理ユニットを実現することができる。そのため、回路の複雑化に伴う、部品点数の増加によるコスト増加、および、回路規模の増大を回避することができる。また、回路規模の増大を回避できるため、配線長も従来と同等となることから、配線設計についても従来と同様に行うことができ、設計の困難化についても回避することができる。
【００６１】
また、サンプリングクロック生成装置２０は、位相調整のための、ドットクロックのＮ倍という高周波が不要であることから、キャパシタ追加、ＧＮＤ強化、シールド設置等のより強力なノイズ対策も不要となり、また、Ｎ倍の高周波をドットクロックと同一の周波数に分周し、且つ、位相調整する位相調整回路も不要となる。そのため、部品点数の増加によるコスト増加、および、回路規模の増大を回避することができる。また、回路規模の増大を回避でき、また、高周波対策の追加も不要であることから、配線設計についても従来と同様に行うことができ、設計の困難化を回避することができる。
【００６２】
また、サンプリングクロックの位相調整を、基準電圧Ｖｃを変動させる方法で実現していることから、電子ボリュームや可変抵抗器等の簡易な回路で制御を行うことが可能であり、また、電圧による調整のため、その電圧調整幅の自由度が非常に高く、位相調整間隔および位相調整範囲をドットクロック周期に柔軟に適合させることができる。
【００６３】
なお、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の構成を示すブロック図である。
【図２】図１の構成における動作を示す波形図である。
【図３】本発明の実施例１の構成を示すブロック図である。
【図４】図３の構成における動作を示す波形図である。
【図５】図３の構成において、基準電圧を変化させたときの動作を示す波形図である。
【図６】アナログ映像信号のサンプリングタイミングを説明する波形図である。
【図７】従来の実施形態（特許文献１）の構成を示すブロック図である。
【図８】図７の構成における動作を示す波形図である。
【図９】従来の他の実施形態の構成を示すブロック図である。
【図１０】図９の構成における動作を示す波形図である。
【符号の説明】
【００６５】
１      映像信号処理ユニット
１０    サンプリング装置（ＡＤＣ）
２０    タイミング信号生成装置（サンプリングクロック生成装置）
２２    発振手段（ＶＣＯ回路）
２４    位相比較手段（位相比較回路）
２９    差分検出手段（エラーアンプ）
２７    信号積分手段（ループフィルタ）
５０    基準信号可変手段（電子ボリューム）
Ｆｒ    原信号（水平同期信号）
Ｆｂ    発振手段出力（分周回路出力）
Ｖｃ    基準信号（基準電圧）
Ｖｐｃ  位相比較手段出力（位相比較回路出力部電圧）
Ｉ      差分検出手段出力（エラーアンプ出力電流）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008216474.tif 000009
【図８】
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【図９】
2008216474.tif 000011
【図１０】
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