(57)【要約】【課題】簡便なプロセスにて高速スイッチングと耐圧を両立できる構造を有する半導体装置を提供する。【解決手段】半導体基板の一方側の主面にショットキー接合領域部Ｓの主電極層５５ａとガードリング領域部Ｇの副電極層５５ｂとを分離分割して形成し、主電極層５５ａと副電極層５５ｂの間を層間絶縁膜５４で隔て、主電極層５５ａがショットキー接合領域部Ｓで低濃度半導体層５２とショットキー接合し、副電極層５５ｂがガードリング領域部Ｇで低濃度半導体層５２とショットキー接合するとともにガードリング層５３と接合する。【選択図】図１
2008251757.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に同じ導電型をなす低濃度半導体層が形成され、前記低濃度半導体層と異なる導電型をなすガードリング層が前記低濃度半導体層の表面から層内へ延在して環状に形成され、絶縁保護膜が前記半導体基板の一方側の主面にショットキー接合領域部およびガードリング領域部を除いて形成され、ショットキーメタルが前記半導体基板の一方側の主面に前記ショットキー接合領域部の主電極層と前記ガードリング領域部の副電極層とに分離分割して形成され、前記主電極層と前記副電極層の間を前記絶縁保護膜が隔て、前記主電極層が前記ショットキー接合領域部で前記低濃度半導体層とショットキー接合し、前記副電極層が前記ガードリング領域部で前記低濃度半導体層とショットキー接合するとともにガードリング層と接合することを特徴とする半導体装置。
【請求項２】
半導体基板の上にエピタキシャル成長にて同じ導電型をなす低濃度半導体層を形成し、前記低濃度半導体層の上に絶縁保護膜を形成する絶縁保護膜形成工程と、
前記絶縁保護膜に選択的なエッチングを施して所定部分を窓開けして前記低濃度半導体層の表面を露出させ、前記絶縁保護膜をマスクとして前記低濃度半導体層と異なる導電型をなすドーパントを注入して拡散することにより、前記低濃度半導体層の表面から層内へ延在するガードリング層を形成するガードリング層形成工程と、
前記絶縁保護膜に選択的なエッチングを施してショットキー接合領域部およびガードリング領域部を窓開けし、前記半導体基板の一方側の主面に前記絶縁保護膜をマスクとして露出した前記低濃度半導体層と前記ガードリング層および前記絶縁保護膜の上にショットキーメタルを形成するメタル形成工程と、
前記ショットキーメタルの上にショットキー接合領域部とガードリング領域部との間を窓開けしたマスクを形成し、前記マスクの窓において前記ショットキーメタルにエッチングを施して前記絶縁保護膜を露出させることにより、前記ショットキーメタルを前記ショットキー接合領域部の主電極層と前記ガードリング領域部の副電極層とに分離分割するメタル分割工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にショットキーダイオード（ＳＢＤ）における高耐圧、高速スイッチングの向上に係る技術である。
【背景技術】
【０００２】
従来、この種の半導体装置としては、例えば、図３に示すものがある。このショットキーバリアダイオードは、半導体基板がＮ＋型半導体基板１にＮ−型半導体層（エピタキシャル層）２を積層してなり、Ｎ−型半導体層２の表面にショットキー接合を形成する金属層（アノード電極）３を設けており、金属層３とＮ−型半導体層２が接合する領域がショットキー接合領域となる。このショットキー接合領域の最外周にＰ＋型不純物を拡散したガードリング４を設けており、Ｎ−型半導体層２の外周表面およびガードリング４の外周表面を覆って層間絶縁膜５を設け、半導体基板の裏面にはカソード電極６を設けている。
【０００３】
このショットキーバリアダイオードでは、逆バイアス印加時に、ショットキー接合領域からＮ−型半導体層２に空乏層７が広がる。この際に、ショットキー接合領域の最外周のｐ＋型のガードリング４の存在によって、空乏層が横（水平）方向に拡がり、その曲率が緩和されることで耐圧をもたせる。
【０００４】
この空乏層７が容量成分となり、ショットキーバリアダイオードは低容量とならない。また、ガードリング４とＮ−型半導体層２はｐＮ接合を形成し、順方向電圧印加時に所定の電圧を超えるとｐＮ接合ダイオードとして動作し、オフ状態に切り替えるために逆方向電圧を印加すると、Ｎ−型半導体２に蓄積されたキャリアの流出または再結合が行われた後に空乏層７が広がるので、逆回復時間（Ｔｒｒ）が発生する。このため、耐圧を確保するためのガードリングの存在が低容量化および高速動作の妨げとなる。
【０００５】
他の半導体装置としては、図４に示すものがある。このショットキーバリアダイオードは、半導体基板がＮ＋型半導体基板１にＮ−型半導体層（エピタキシャル層）２を積層してなり、Ｎ−型半導体層２の表面にショットキー接合を形成する金属層（アノード電極）３を設けており、金属層３とＮ−型半導体層２が接合する領域がショットキー接合領域となる。Ｎ−型半導体層２の外周表面およびトレンチ８の外周表面を覆って層間絶縁膜５を設け、半導体基板の裏面にカソード電極６を設けている。ショットキー接合領域を囲んで設けたトレンチ８はＮ−型半導体層２を貫通してＮ＋型半導体基板１に達しており、トレンチ８には絶縁膜９を設けている。
【０００６】
この構成により、逆方向電圧印加時に空乏層７の水平方向の広がりはトレンチ８（絶縁膜９）で終端し、空乏層７は端部が曲率をもたずに半導体基板の深さ方向にのみ広がる。このため、ガードリング周囲に空乏層が発生しなくなり、その分の容量成分が低減されることになる。
【０００７】
他の半導体装置としては、図５に示すものがある。このショットキーバリアダイオードは、半導体基板がＮ＋型半導体基板１にＮ−型半導体層（エピタキシャル層）２を積層してなり、Ｎ−型半導体層２の表面にショットキー接合を形成する金属層（アノード電極）３を設けており、金属層３とＮ−型半導体層２が接合する領域がショットキー接合領域となる。
【０００８】
このショットキー接合領域から隔てた位置にＰ＋型不純物を拡散したガードリング４を設けている。ショットキー接合領域の最外周に対応してＮ−型半導体層２の外周表面を覆って設けた層間絶縁膜５はショットキー接合領域に対応する中央窓部とガードリング４に対応する環状窓部を有し、中央窓部においてＮ−型半導体層２とショットキー接合する金属層３と環状窓部においてガードリング４と接合する環状金属層３ａとが分離しており、半導体基板の裏面にカソード電極６を設けている。
【０００９】
この構成によれば、順方向バイアス印加時には環状金属層３ａが金属層３から分離していることでガードリング４に正孔が注入されず、逆方向バイアス印加時にはショットキー接合領域とガードリング４の間が急速に空乏化し、電界が高い値に達する前に金属層３の端で電界を分散する。
【特許文献１】特開２００５−２４３７１７号公報
【特許文献２】特開平１０−１７８１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上述したように、図３に示す構成では、ショットキーダイオードが多数キャリアデバイスであることから、低い順方向電圧をもち、高速スイッチングを行うことができる。また、周辺の環状領域にガードリングを設けることで、逆バイアス状態においてガードリング周辺に形成される空乏層が横方向（基板主面に沿った方向）へ伸びて耐圧が確保される。この耐圧確保のためには、ガードリングの幅、深さ、断面積、不純物濃度を所定の値に設定する必要がある。
【００１１】
しかしながら、耐圧確保を目的としてこのようなガードリングを設けると、デバイスのスイッチング特性に影響を及ぼすことが懸念されることは上述した通りである。すなわち、デバイスを順方向から逆方向へターンオフする際に、ガードリングから注入される少数キャリアが消滅する時間が必要となるために、逆回復時間が延びてしまい、スイッチング特性が低下するという懸念がある。
【００１２】
このような問題を回避するための二つのアプローチがあった。すなわち、図４に示す構成であり、ガードリングをトレンチ化することで耐圧を確保し、かつスイッチングを確保するという手法である。
【００１３】
以下に、図４の構成に係るショットキーバリアダイオードの製造方法を図６に示す。
１）マスク酸化膜成長
図６（ａ）に示すように、半導体基板はＮ＋型半導体基板１にＮ−型半導体層（エピタキシャル層）２を積層し、Ｎ−型半導体層２の主面にマスク酸化膜（層間絶縁膜）２１を形成する。
２）ＴＲマスク合わせ
図６（ｂ）に示すように、マスク酸化膜２１の上にトレンチを形成する部位に窓を有するＴＲマスク（レジスト）２２を合わせる。
３）ＳｉＯ２エッチング（ＴＲハードマスク）
図６（ｃ）に示すように、ＴＲマスク２２の窓においてマスク酸化膜２１をエッチングしてＴＲハードマスクを形成する。
４）ＴＲドライエッチング
図６（ｄ）に示すように、ＴＲマスク２２のレジストを除去後にＮ−型半導体層２をドライエッチングしてトレンチ８を形成する。この際に、深いトレンチ８をエッチングにより掘ることは原理的に難しく、トレンチ８が横に広がる等の問題があり、また高価な設備を必要とする。
５）ＴＥＯＳ成長
図６（ｅ）に示すように、マスク酸化膜２１の表面およびトレンチ８に高密度プラズマ化学気相成長（ＨＤＰ−ＣＶＤ）によりＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）の絶縁膜９を形成する。この際に、トレンチ８の形状に不具合があると絶縁膜９に空隙が生じ、信頼性に大きな影響を与える。
６）ＣＷ窓形成
図６（ｆ）に示すように、絶縁膜９の上に、金属層３を形成するための窓を有するＣＷマスク（レジスト）２３を合わせる。
７）ＣＷエッチング
図６（ｇ）に示すように、ＣＷマスク２３の窓において絶縁膜９をエッチングし、Ｎ−型半導体層２を露出させる。
８）金属電極膜作成
図６（ｈ）に示すように、ＣＷマスク２３のレジストを除去後に、Ｎ−型半導体層２および絶縁膜９の上に金属電極膜としての金属層３を形成する。
９）ＭＷマスク合わせ
図６（ｉ）に示すように、金属層３の上に、金属層３の外周部を除去するための窓を有するＭＷマスク（レジスト）２４を合わせる。
１０）ＭＷエッチング
図６（ｊ）に示すように、ＭＷマスク２４の窓において金属層３をエッチングし、絶縁膜９を露出させる。
１１）メタライズアニール
図６（ｋ）に示すように、ＭＷマスク２４のレジストを除去後に、メタライズアニールする。
【００１４】
上述したように、トレンチ工程はプレーナ工程と比較して技術的、および設備的に高い難易度を持ち、具体的にはトレンチエッチングの均一性や良好なトレンチ形状の実現などが困難である。
【００１５】
次に、図５に示す構成では、ショットキー接合領域とガードリング領域を電気的に切り離しており、層間絶縁膜５の幅を適正な値とすることで、逆バイアス時においてショットキー接合領域から伸びる空乏層７ａとガードリング４から伸びる空乏層７ｂが容易につながる構造を実現することができる。
【００１６】
以下に、図５の構成に係るショットキーバリアダイオードの製造方法を図７に示す。
１）マスク酸化膜成長
図７（ａ）に示すように、半導体基板はＮ＋型半導体基板１にＮ−型半導体層（エピタキシャル層）２を積層し、Ｎ−型半導体層２の主面にマスク酸化膜（層間絶縁膜５）３１を形成する。
２）ＧＲマスク合わせ
図７（ｂ）に示すように、マスク酸化膜３１の上にガードリング４を形成する部位に窓を有するＧＲマスク（レジスト）３２を合わせる。
３）ＧＲエッチング
図７（ｃ）に示すように、ＧＲマスク３２の窓においてマスク酸化膜３１をエッチングして窓を形成する。
４）ＧＲ注入（Ｂ＋）
図７（ｄ）に示すように、ＧＲマスク３２の窓およびマスク酸化膜３１の窓を通してＮ−型半導体層２にボロンを注入する。
５）ボロン拡散
図７（ｅ）に示すように、ＧＲマスク３２のレジストを除去後にＮ−型半導体層２のボロンを拡散させてガードリング４を形成する。
６）ＣＷ窓形成
図７（ｆ）に示すように、マスク酸化膜３１およびガードリング４の上に、金属層３を形成するための窓を有するＣＷマスク（レジスト）３３を合わせる。
７）ＣＷエッチング
図７（ｇ）に示すように、ＣＷマスク３３の窓においてマスク酸化膜３１をエッチングし、ショットキー接合領域に対応する部位のＮ−型半導体層２を露出させるとともに、層間絶縁膜５となす。
８）金属電極膜作成
図７（ｈ）に示すように、ＣＷマスク３３のレジストを除去後に、Ｎ−型半導体層２および層間絶縁膜５の上に金属電極膜としての金属層３を形成する。
９）ＭＷマスク合わせ
図７（ｉ）に示すように、金属層３の上に、金属層３の外周部を除去するための窓およびショットキー接合領域とガードリング領域とを隔てる離間部を形成するための窓を有するＭＷマスク（レジスト）３４を合わせる。
１０）ＭＷエッチング
図７（ｊ）に示すように、ＭＷマスク３４の窓において金属層３をエッチングし、層間絶縁膜５を露出させる。
１１）メタライズアニール
図７（ｋ）に示すように、ＭＷマスク３４のレジストを除去後に、メタライズアニールする。
【００１７】
上述したように、ガードリング本来の目的となる耐圧を確保するためには、ガードリング４には所定の幅、深さ、断面積、不純物濃度が必要であるために、依然として静電容量は変わらない。
【００１８】
本発明は以上の問題点に鑑み、高速スイッチングと耐圧を両立させたショットキーバリアダイオードを形成するために、簡便なプロセスにて、ガードリングの断面積が小さく、かつ所定の耐圧を確保できる構造を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の半導体装置は、半導体基板の上に同じ導電型をなす低濃度半導体層が形成され、前記低濃度半導体層と異なる導電型をなすガードリング層が前記低濃度半導体層の表面から層内へ延在して環状に形成され、絶縁保護膜が前記半導体基板の一方側の主面にショットキー接合領域部およびガードリング領域部を除いて形成され、ショットキーメタルが前記半導体基板の一方側の主面に前記ショットキー接合領域部の主電極層と前記ガードリング領域部の副電極層とに分離分割して形成され、前記主電極層と前記副電極層の間を前記絶縁保護膜が隔て、前記主電極層が前記ショットキー接合領域部で前記低濃度半導体層とショットキー接合し、前記副電極層が前記ガードリング領域部で前記低濃度半導体層とショットキー接合するとともにガードリング層と接合することを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、半導体基板の上にエピタキシャル成長にて同じ導電型をなす低濃度半導体層を形成し、前記低濃度半導体層の上に絶縁保護膜を形成する絶縁保護膜形成工程と、前記絶縁保護膜に選択的なエッチングを施して所定部分を窓開けして前記低濃度半導体層の表面を露出させ、前記絶縁保護膜をマスクとして前記低濃度半導体層と異なる導電型をなすドーパントを注入して拡散することにより、前記低濃度半導体層の表面から層内へ延在するガードリング層を形成するガードリング層形成工程と、前記絶縁保護膜に選択的なエッチングを施してショットキー接合領域部およびガードリング領域部を窓開けし、前記半導体基板の一方側の主面に前記絶縁保護膜をマスクとして露出した前記低濃度半導体層と前記ガードリング層および前記絶縁保護膜の上にショットキーメタルを形成するメタル形成工程と、前記ショットキーメタルの上にショットキー接合領域部とガードリング領域部との間を窓開けしたマスクを形成し、前記マスクの窓において前記ショットキーメタルにエッチングを施して前記絶縁保護膜を露出させることにより、前記ショットキーメタルを前記ショットキー接合領域部の主電極層と前記ガードリング領域部の副電極層とに分離分割するメタル分割工程とを含むことを特徴とする。
【発明の効果】
【００２１】
以上のように本発明によれば、ショットキーメタルの主電極層と低濃度半導体層とがショットキー接合するショットキー接合領域部の周辺に、絶縁保護膜（層間絶縁膜）で隔てたガードリング領域部を設け、ガードリング領域部においてショットキーメタルの副電極層と低濃度半導体層とがショットキー接合する領域と副電極層とガードリング層とが接合する領域を設ける構造とすることで、ガードリング領域部におけるガードリング層の幅を従来よりも狭く形成してもガードリング層によって従来と同等の耐圧構造を実現でき、かつガードリング層の幅が従来のガードリングより狭くなることで静電容量の低容量化を実現できる。さらに、本発明の半導体装置は、トレンチ工程のような３次元加工を必要とせずに、従来の簡便なプレーナ技術にて作成することが可能である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて説明する。図１において、ショットキーバリアダイオード（半導体装置）は、半導体基板がＮ＋型半導体基板５１の上に同じ導電型をなす低濃度半導体層のＮ−型半導体層（エピタキシャル層）５２を積層し、Ｎ−型半導体層５２の表面から層内へ延在して環状にガードリング層５３を形成してなり、ガードリング層５３はＮ−型半導体層５２にＰ＋型不純物を拡散させてＮ−型半導体層５２と異なる導電型をなす。
【００２３】
半導体基板の一方側の主面をなすＮ−型半導体層５２の表面には、絶縁保護膜をなす層間絶縁膜５４がショットキー接合領域部Ｓおよびガードリング領域部Ｇを除いて形成してある。
【００２４】
また、半導体基板の一方側の主面をなすＮ−型半導体層５２の表面には、ショットキーメタルの金属層５５を設けており、金属層５５は層間絶縁膜５４で隔てる主電極層（アノード電極）５５ａと副電極層５５ｂとに分離分割して形成している。
【００２５】
主電極層５５ａはショットキー接合領域部Ｓの全域においてＮ−型半導体層２とショットキー接合しており、副電極層５５ｂがガードリング領域部ＧでＮ−型半導体層５２とショットキー接合するとともに、ガードリング層５３と接合している。
【００２６】
層間絶縁膜５４の値およびガードリング領域部Ｇにおける領域Ｇ１、領域Ｇ２が占める割合いは必要な耐圧を得るために必要な適当な値に設定しており、ガードリング領域部Ｇにおいて、副電極層５５ｂとＮ−型半導体層２とのショットキー接合面の静電容量は、ガードリング層５３とＮ−型半導体層２とのｐｎ接合面の静電容量に比べて僅かとなる。半導体基板の裏面にはカソード電極５６を設けている。
【００２７】
本実施の形態においては、ガードリング領域部Ｇの内側域にショットキーメタルの副電極層５５ｂとＮ−型半導体層２とがショットキー接合する領域Ｇ１を設け、外側域に副電極層５５ｂとガードリング層５３とが接合する領域Ｇ２を設けているが、本発明は上述した構成に限定されるものではない。
【００２８】
例えば、ガードリング領域部Ｇの内側域に副電極層５５ｂとガードリング層５３とが接合する領域Ｇ２を設け、外側域にショットキーメタルの副電極層５５ｂとＮ−型半導体層２とがショットキー接合する領域Ｇ１を設けることも可能であるし、副電極層５５ｂとガードリング層５３とが接合する領域Ｇ２の両側域にショットキーメタルの副電極層５５ｂとＮ−型半導体層２とがショットキー接合する領域Ｇ１を設けることも可能である。
【００２９】
この構成により、副電極層５５ｂが主電極層５５ａから分離していることで順方向バイアス印加時にガードリング層５３に正孔が注入されず、逆方向バイアス印加時にはわずかな逆バイアスで主電極層５５ａのショットキー接合領域Ｓとガードリング層５３のガードリング領域部Ｇの間が急速に空乏化し、ショットキー接合領域Ｓの空乏層５７ａとガードリング領域部Ｇの空乏層５７ｂがつながり、電界が高い値に達する前にショットキー接合領域Ｓでの電界を分散する。
【００３０】
よって、ガードリング領域部Ｇにおけるガードリング層５３の幅を従来よりも狭く形成してもガードリング層５３によって従来と同等の耐圧構造を実現しつつ、ガードリング層５３の幅を従来のガードリングより狭くなることで静電容量の低容量化を実現できる。
【００３１】
次に、本発明の半導体装置の製造方法を図２において説明する。
１）マスク酸化膜成長（絶縁保護膜形成工程）
図２（ａ）に示すように、半導体基板はＮ＋型半導体基板５１にＮ−型半導体層（エピタキシャル層）５２を積層し、Ｎ−型半導体層５２の主面にマスク酸化膜（層間絶縁膜５４）４１を形成する。
２）ＧＲマスク合わせ（ガードリング層形成工程）
図２（ｂ）に示すように、マスク酸化膜４１の上にガードリング層５３を形成する部位に窓を有するＧＲマスク（レジスト）４２を合わせる。
３）ＧＲエッチング（ガードリング層形成工程）
図２（ｃ）に示すように、ＧＲマスク４２の窓においてマスク酸化膜４１をエッチングして窓を形成する。
４）ＧＲ注入（Ｂ＋）（ガードリング層形成工程）
図２（ｄ）に示すように、ＧＲマスク４２の窓およびマスク酸化膜４１の窓を通してＮ−型半導体層５２にボロンを注入する。
５）ボロン拡散（ガードリング層形成工程）
図２（ｅ）に示すように、ＧＲマスク４２のレジストを除去後にＮ−型半導体層５２のボロンを拡散させてガードリング層５３を形成する。
６）ＣＷ窓形成（メタル形成工程）
図２（ｆ）に示すように、マスク酸化膜４１の上に、ショットキーメタルの金属層５５を形成するための窓を有するＣＷマスク（レジスト）４３を合わせる。
７）ＣＷエッチング（メタル形成工程）
図２（ｇ）に示すように、ＣＷマスク４３の窓においてマスク酸化膜４１をエッチングして層間絶縁膜５４となすとともに、ショットキー接合領域Ｓに対応する部位のＮ−型半導体層５２を露出させ、ガードリング領域Ｇに対応する部位のＮ−型半導体層５２およびガードリング層５３を露出させる。
８）金属電極膜作成（メタル形成工程）
図２（ｈ）に示すように、ＣＷマスク４３のレジストを除去後に、Ｎ−型半導体層５２、ガードリング層５３および層間絶縁膜５４の上にショットキーメタルの金属層５５を形成する。
９）ＭＷマスク合わせ（メタル分割工程）
図２（ｉ）に示すように、金属層５５の上に、金属層５５の外周部を除去するための窓およびショットキー接合領域Ｓとガードリング領域Ｇとを隔てる離間部を形成するための窓を有するＭＷマスク（レジスト）４４を合わせる。
１０）ＭＷエッチング（メタル分割工程）
図２（ｊ）に示すように、ＭＷマスク４４の窓において金属層５５をエッチングし、層間絶縁膜５４を露出させ、金属層５５を主電極層５５ａと副電極層５５ｂとに分離分割する。
１１）メタライズアニール
図２（ｋ）に示すように、ＭＷマスク４４のレジストを除去後に、メタライズアニールする。
【００３２】
上述したように、本発明の半導体装置は、トレンチ工程のような３次元加工を必要とせずに、従来の簡便なプレーナ技術にて作成することが可能である。
【産業上の利用可能性】
【００３３】
本発明は、ガードリング層の幅を狭くして耐圧構造と静電容量の低容量化を実現できるので半導体装置に有効である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態における半導体装置を示す断面図
【図２】同半導体装置の製造工程を示す模式図
【図３】従来の半導体装置を示す断面図
【図４】他の従来の半導体装置を示す断面図
【図５】他の従来の半導体装置を示す断面図
【図６】従来の半導体装置の製造工程を示す模式図
【図７】他の従来の半導体装置の製造工程を示す模式図
【符号の説明】
【００３５】
Ｓ    ショットキー接合領域部
Ｇ    ガードリング領域部
Ｇ１、Ｇ２  領域
５１    Ｎ＋型半導体基板
５２    Ｎ−型半導体層
５３    ガードリング層
５４    層間絶縁膜
５５    金属層
５５ａ  主電極層（アノード電極）
５５ｂ  副電極層
５６    カソード電極
【図１】
2008251757.tif 000003
【図２】
2008251757.tif 000004
【図３】
2008251757.tif 000005
【図４】
2008251757.tif 000006
【図５】
2008251757.tif 000007
【図６】
2008251757.tif 000008
【図７】
2008251757.tif 000009