(57)【要約】【課題】リーク電流を低減可能な埋め込みヘテロ構造の半導体発光素子を作製する方法を。【解決手段】本実施の形態の方法により作製された半導体発光素子の断面が示されている。ストライプメサ構造の実効幅は、ストライプメサ構造トップの幾何学的幅Ｗ０に対応する。第１導電型III−Ｖ化合物半導体３１が、第２導電型III−Ｖ化合物半導体２７ａおよび第１導電型III−Ｖ化合物半導体２９ａを覆うように形成されているので、第２導電型III−Ｖ化合物半導体２７ａが、ストライプメサ構造トップよりも高く伸び出すことはない。ストライプメサ構造トップの幾何学的幅Ｗ０は、キャップ層のエッチングにより形成された第１導電型III−Ｖ化合物半導体３１の開口のサイズに対応している。【選択図】図５
2008198662.tif 000002
【特許請求の範囲】
【請求項１】
半導体発光素子を作製する方法であって、
第１導電型クラッド層のための第１のIII−Ｖ化合物半導体膜、活性領域のためのIII−Ｖ化合物半導体領域、第２導電型クラッド層のための第２のIII−Ｖ化合物半導体膜、およびキャップ層のための第３のIII−Ｖ化合物半導体膜を含む半導体積層を形成する工程と、
前記半導体積層上にマスクを形成する工程と、
前記マスクを用いて前記半導体積層をエッチングして、前記第１導電型クラッド層、前記活性領域、前記第２導電型クラッド層および前記キャップ層を含むメサ形状の半導体領域を形成する工程と、
前記マスクを用いて第２導電型III−Ｖ化合物半導体および第１導電型III−Ｖ化合物半導体を順に成長して前記半導体領域を埋め込むブロック領域を形成する工程と、
前記マスクを用いて前記ブロック領域の表層をエッチングにより除去して前記キャップ層の側面を露出させる工程と、
前記キャップ層を露出させた後に、前記マスクを用いて前記ブロック領域上に別の第１導電型III−Ｖ化合物半導体を成長する工程と、
前記別の第１導電型III−Ｖ化合物半導体を成長した後に、前記マスクおよび前記キャップ層を除去して前記第２導電型クラッド層を露出する工程と、
前記別の第１導電型III−Ｖ化合物半導体上および前記第２導電型クラッド層上に第２導電型半導体領域を形成する工程と
を備える、ことを特徴とする方法。
【請求項２】
前記第３のIII−Ｖ化合物半導体膜はＩｎＧａＡｓからなり、
前記第２導電型III−Ｖ化合物半導体はＩｎＰからなり
前記第１導電型III−Ｖ化合物半導体はＩｎＰからなる、ことを特徴とする請求項１に記載された方法。
【請求項３】
前記半導体積層は、（１００）面を有するIII−Ｖ化合物半導体基板上に設けられており、
前記マスクは、［０１１］方向に伸びるエッジを有する、ことを特徴とする請求項２に記載された方法。
【請求項４】
第１導電型III−Ｖ化合物半導体領域上に所定の軸に沿って配列された第１導電型クラッド領域、活性領域および第１の第２導電型クラッド領域を含む半導体メサと、
前記第１導電型III−Ｖ化合物半導体領域上および前記半導体メサの側面上に設けられた第２導電型III−Ｖ化合物半導体ブロック層と、前記第２導電型III−Ｖ化合物半導体ブロック層上に設けられた第１導電型III−Ｖ化合物半導体ブロック層とを含むブロック領域と、
前記半導体メサに対してセルフアラインで設けられた開口を有しており前記ブロック領域上に設けられた第１導電型III−Ｖ化合物半導体層と、
前記半導体メサおよび前記第１導電型III−Ｖ化合物半導体層上に設けられた第２の第２導電型クラッド領域と
を備え、
前記第２の第２導電型クラッド領域は、所定の軸に沿って配列された第１のクラッド部および第２のクラッド部を含み、
前記第１のクラッド部は前記第１導電型III−Ｖ化合物半導体層の前記開口内に位置しており、
前記第１のクラッド部は前記第２のクラッド部と前記第１の第２導電型クラッド領域との間に位置する、ことを特徴とする半導体発光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体発光素子を作製する方法および半導体発光素子に関する。
【背景技術】
【０００２】
特許文献１には、半導体レーザが記載されている。この半導体レーザでは、活性層上下のクラッド層の少なくとも一部は、ダブルヘテロ構造の側部に埋め込み形成されたｐｎ逆接合の電流阻止層のＩｎＰよりも小さなバンドギャップ（室温での値）を有し、かつＩｎＰと格子整合する半導体層からなる。半導体光素子は、電流阻止層よりもバンドギャップの小さな材料をクラッド層に用いることにより当該電流阻止層による高い電流狭窄性を有し、リーク電流が少ない優れた特性を示す。
【０００３】
特許文献２には、リーク電流を低減させた半導体レーザ装置が記載されている。半導体レーザ装置は、ｐ−電流ブロック層とｎ−電流ブロック層の間にまたがる抵抗Ｒの金属電極を設けることにより、リーク電流が低減し、高出力動作が可能で、かつ歪が緩和される。
【０００４】
特許文献３には、埋込ヘテロ構造の半導体レーザが記載されている。この半導体レーザの作製では、ｐ型バッファ層、活性層およびｎ型クラッド層からなるメサの側面にｐ型領域を形成した後、ｐ型埋込層、ｎ型ブロック層およびｐ型ブロック層を埋込成長する。この半導体レーザによれば、ｎ型ブロック層がｎ型クラッド層とつながることによるリーク電流だけでなく、高温にさらされた界面に形成されるｐｎ接合の劣化によるリーク電流もなくすので、リーク電流が少なく高信頼性のレーザが提供される。
【０００５】
特許文献４には、埋め込み半導体レーザ装置が記載されている。この埋め込み半導体レーザ装置は、高い電流ブロック効果、高出力、低しきい値電流のヘテロ構造を有する。電流ブロックは、単一のｐ型電流ブロック層と単一のｎ型電流ブロック層とを含む。埋め込み半導体レーザ装置では、ＩｎＧａＡｓＰ活性層上に形成した層厚の薄いｐ型ＩｎＰ第１上クラッド層により、リーク電流が流れる領域の幅が制御される。
【特許文献１】特開平８−１２５２７１号公報
【特許文献２】特開平５−１３８６９号公報
【特許文献３】特開平５−１２９７２３号公報
【特許文献４】特開平５−７５２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
埋め込み型の半導体レーザの電流ブロック領域は、半導体メサを埋め込んでおり、またｐ型半導体層とｎ型半導体層との積層を含む。この積層は、半導体レーザのｐ型クラッドおよびｎ型クラッドの間に位置するので、半導体レーザはｐｎｐｎサイリスタ構造を含む。アノード電極からの電流の大部分は半導体メサを流れるが、電流の一部分は、半導体メサ内のｐ型クラッド層および電流ブロック領域のｐ型半導体層を介してｎ型クラッド領域に流れるリーク電流Ｉｐｎである。この電流Ｉｐｎは、ｐｎｐｎサイリスタ構造のゲート電流として作用する。これ故に、この電流が大きくなりサイリスタがターンオンすると、ターンオン電流Ｉｔｒは電流ブロック領域を横切って流れる。これらリーク電流Ｉｐｎおよびターンオン電流Ｉｔｒは、半導体レーザにおける閾値電流の増加や光出力−電流特性の非直線性を引き起こす原因となり、特に半導体レーザの高温高出力動作特性を著しく低下させる。
【０００７】
特許文献１半導体レーザでは、活性層上下のクラッド層の材料が電流阻止層のＩｎＰよりも小さなバンドギャップの半導体に限定される。特許文献２の半導体レーザ装置では、追加の金属電極が用いられる。特許文献３の半導体レーザはメサの側面に形成されたｐ型領域を有するので、追加のｐｎ接合が形成される。特許文献４の半導体レーザ装置では、薄いｐ型ＩｎＰ第１上クラッド層をＩｎＧａＡｓＰ活性層の近くに形成して、この薄いｐ型ＩｎＰ第１上クラッド層によりリーク経路の幅を制御する。
【０００８】
本発明は、上記の事情を鑑みてなされたものであり、リーク電流を低減可能な埋め込みヘテロ構造の半導体発光素子を作製する方法を提供することを目的とし、リーク電流を低減可能な埋め込みヘテロ構造を有する半導体発光素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一側面に係る半導体発光素子を作製する方法は、（ａ）第１導電型クラッド層のための第１のIII−Ｖ化合物半導体膜、活性領域のためのIII−Ｖ化合物半導体領域、第２導電型クラッド層のための第２のIII−Ｖ化合物半導体膜、およびキャップ層のための第３のIII−Ｖ化合物半導体膜を含む半導体積層を形成する工程と、（ｂ）前記半導体積層上にマスクを形成する工程と、（ｃ）前記マスクを用いて前記半導体積層をエッチングして、前記第１導電型クラッド層、前記活性領域、前記第２導電型クラッド層および前記キャップ層を含むメサ形状の半導体領域を形成する工程と、（ｄ）前記マスクを用いて第２導電型III−Ｖ化合物半導体および第１導電型III−Ｖ化合物半導体を順に成長して前記半導体領域を埋め込むブロック領域を形成する工程と、（ｅ）前記マスクを用いてブロック領域の表層をエッチングにより除去して前記キャップ層の側面を露出させる工程と、（ｆ）前記キャップ層を露出させた後に、前記マスクを用いて前記ブロック領域上に別の第１導電型III−Ｖ化合物半導体を成長する工程と、（ｇ）  前記別の第１導電型III−Ｖ化合物半導体を成長した後に、前記マスクおよび前記キャップ層を除去して前記第２導電型クラッド層を露出する工程と、（ｈ）前記別の第１導電型III−Ｖ化合物半導体上および前記第２導電型クラッド層上に第２導電型半導体領域を形成する工程とを備える。
【００１０】
この方法によれば、メサ形状の半導体領域を埋め込むブロック領域を形成した後に、別の第１導電型III−Ｖ化合物半導体をキャップ層の側面上およびブロック領域上にマスクを用いて成長するので、半導体メサ幅が実効的に拡がることがない。また、別の第１導電型III−Ｖ化合物半導体がブロック領域の第１導電型III−Ｖ化合物半導体上に成長されるので、寄生サイリスタのベースを厚くできる。別の第１導電型III−Ｖ化合物半導体を成長した後にキャップ層を除去するので、キャップ層の除去により別の第１導電型III−Ｖ化合物半導体に形成される開口が半導体メサに対してセルフアラインで形成される。これ故に、開口の位置合わせが不要になり、第２のクラッド部がブロック領域の第２導電型III−Ｖ化合物半導体ブロック層と接触するエリアのサイズが、開口の位置合わせに起因して変動しない。
【００１１】
本発明に係る方法では、前記第３のIII−Ｖ化合物半導体膜はＩｎＧａＡｓからなり、前記第２導電型III−Ｖ化合物半導体はＩｎＰからなり、前記第１導電型III−Ｖ化合物半導体はＩｎＰからなることが好ましい。半導体発光素子のための好適な材料の組み合わせが提供される。
【００１２】
本発明に係る方法では、前記半導体積層は、（１００）面を有するIII−Ｖ化合物半導体基板上に設けられており、前記マスクは、［０１１］方向に伸びるエッジを有することが好ましい。この方法によれば、マスクを用いてブロック領域の表層をエッチングするとき、エッチングされたブロック領域の表面の平坦性が良好になる。
【００１３】
本発明の別の側面によれば、半導体発光素子は、（ａ）第１導電型III−Ｖ化合物半導体領域上に所定の軸に沿って配列された第１導電型クラッド領域、活性領域および第１の第２導電型クラッド領域を含む半導体メサと、（ｂ）前記第１導電型III−Ｖ化合物半導体領域上および前記半導体メサの側面上に設けられた第２導電型III−Ｖ化合物半導体ブロック層と、前記第２導電型III−Ｖ化合物半導体ブロック層上に設けられた第１導電型III−Ｖ化合物半導体ブロック層とを含むブロック領域と、（ｃ）前記半導体メサに対してセルフアラインで設けられた開口を有しており前記ブロック領域上に設けられた第１導電型III−Ｖ化合物半導体層と、（ｄ）前記半導体メサおよび前記第１導電型III−Ｖ化合物半導体層上に設けられた第２の第２導電型クラッド領域とを備え、前記第２の第２導電型クラッド領域は、所定の軸に沿って配列された第１のクラッド部および第２のクラッド部を含み、前記第１のクラッド部は前記第１導電型III−Ｖ化合物半導体層の前記開口内に位置しており、前記第１のクラッド部は前記第２のクラッド部と前記第１の第２導電型クラッド領域との間に位置する。
【００１４】
この半導体発光素子によれば、第１導電型III−Ｖ化合物半導体層が半導体メサに対してセルフアラインで設けられた開口を有する共に該開口内に第１のクラッド部を設けるので、半導体メサ幅が実効的に拡がることがない。また、第１導電型III−Ｖ化合物半導体層が、ブロック領域の第１導電型III−Ｖ化合物半導体ブロック層上に設けられているので、寄生サイリスタ構造のベースを厚くできる。さらに、第１導電型III−Ｖ化合物半導体層の開口が半導体メサに対してセルフアラインで設けられているので、上記開口の位置合わせが不要である。これ故に、第１のクラッド部がブロック領域の第２導電型III−Ｖ化合物半導体ブロック層と接触するエリアのサイズが、開口の位置合わせに起因して変わらない。
【００１５】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、リーク電流を低減可能な埋め込みヘテロ構造の半導体発光素子を作製する方法が提供される。また、本発明によれば、リーク電流を低減可能な埋め込みヘテロ構造を有する半導体発光素子が提供される。
【発明を実施するための最良の形態】
【００１７】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体発光素子を作製する方法および半導体発光素子に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１８】
（第１の実施の形態）
図１（Ａ）、図１（Ｂ）、図１（Ｃ）、図２（Ａ）、図２（Ｂ）、図２（Ｃ）、図３（Ａ）、図３（Ｂ）および図３（Ｃ）は、半導体発光素子を作製する方法における主要な工程を示す図面である。図１（Ａ）に示されるように、半導体積層１１を基板１３上に形成する。半導体積層１１は、第１のIII−Ｖ化合物半導体膜１５、III−Ｖ化合物半導体領域１７、第２のIII−Ｖ化合物半導体膜１９、および第３のIII−Ｖ化合物半導体膜２１を含む。これらの半導体膜の成長は、例えば有機金属気相成長装置２２で行われることができる。まず、第１導電型クラッド層のための第１導電型の第１のIII−Ｖ化合物半導体膜１５を基板１３の主面１３ａ上に成長する。次いで、活性領域のためのIII−Ｖ化合物半導体領域１７を第１のIII−Ｖ化合物半導体膜１５上に成長する。活性領域は、例えばバルク構造または量子井戸構造を有することができる。この後に、第２導電型クラッド層のための第２のIII−Ｖ化合物半導体膜１９をIII−Ｖ化合物半導体領域１７上に成長する。さらに、キャップ層のための第３のIII−Ｖ化合物半導体膜２１を第２のIII−Ｖ化合物半導体膜１９上に成長する。
【００１９】
一例を示すと
基板１３：（１００）面ＩｎＰ基板
第１のIII−Ｖ化合物半導体膜１５：ｎ型ＩｎＰ
III−Ｖ化合物半導体領域１７：ＧａＩｎＡａＰ量子井戸構造
第２のIII−Ｖ化合物半導体膜１９：ｐ型ＩｎＰ
第３のIII−Ｖ化合物半導体膜２１：ｐ型ＩｎＧａＡｓ
である。
【００２０】
図１（Ｂ）に示されるように、マスク２３を半導体積層１１上に形成する。マスク２３は、例えば絶縁体からなる。絶縁体としては、例えばシリコン酸化物、シリコン窒化物等がある。マスク２３は、例えばストライプ形状を成す。
【００２１】
図１（Ｃ）に示されるように、マスク２３を用いて半導体積層１１をエッチングする。このエッチングにより第３のIII−Ｖ化合物半導体膜２１がエッチングされると、キャップ層２１ａが形成される。次いで、第２のIII−Ｖ化合物半導体膜１９がエッチングされると、第２導電型クラッド層１９ａが形成される。III−Ｖ化合物半導体領域１７がエッチングされると、活性領域１７ａが形成される。第１のIII−Ｖ化合物半導体膜１５がエッチングされると、第１導電型クラッド層１５ａが形成される。キャップ層２１ａ、第２導電型クラッド層１９ａ、活性領域１７ａおよび第１導電型クラッド層１５ａは、半導体領域１１ａを構成する。半導体領域１１ａはメサ形状を成す。エッチングは、以下の方法に限定されるわけではないが、例えばウエットエッチングにより行われることができる。このエッチャントとして、例えばＢｒメタノール混合溶液等を用いることができる。
【００２２】
図２（Ａ）に示されるように、マスク２３を用いてブロック領域２５を形成する。ブロック領域２５は、第２導電型III−Ｖ化合物半導体２７および第１導電型III−Ｖ化合物半導体２９を含む。ブロック領域２５を形成するために、半導体領域１１ａの側面および基板１３上に有機金属気相成長装置を用いて第２導電型III−Ｖ化合物半導体２７を堆積する。マスク２３上には第２導電型III−Ｖ化合物半導体２７は堆積されない。次いで、有機金属気相成長装置を用いて第１導電型III−Ｖ化合物半導体２９を第２導電型III−Ｖ化合物半導体２７上に堆積する。マスク２３上には第１導電型III−Ｖ化合物半導体２９は堆積されない。これにより、ブロック領域２５により半導体領域１１ａが埋め込まれる。一例を示すと、
第２導電型III−Ｖ化合物半導体２７：ｐ型ＩｎＰ
第１導電型III−Ｖ化合物半導体２９：ｎ型ＩｎＰ
である。
【００２３】
図２（Ｂ）に示されるように、キャップ層２１ａの側面２１ｂを露出させる。このために、ブロック領域２５の表層を選択的に除去する。この除去は、例えばマスク２３を用いてブロック領域２５をエッチングすることにより行われる。このエッチングにより、ブロック領域２５ａが形成される。ブロック領域２５ａは第２導電型III−Ｖ化合物半導体２７ａおよび第１導電型III−Ｖ化合物半導体２９ａを含む。好ましくは、ブロック領域２５ａの表面は実質的に平坦である。エッチング量は、キャップ層２１ａの側面２１ｂは露出するがクラッド層１９ａの側面は露出しないように決定される。
【００２４】
図２（Ｃ）に示されるように、キャップ層２１ａを露出させた後に、マスク２３を用いてブロック領域２５ａ上に別の第１導電型III−Ｖ化合物半導体３１を成長する。別の第１導電型III−Ｖ化合物半導体３１はキャップ層２１ａの側面２１ｂ上にも堆積される。この結果、好ましくは別の第１導電型III−Ｖ化合物半導体３１の側面３１ａによってキャップ層２１ａの側面２１ｂが実質的に覆われる。
【００２５】
図３（Ａ）に示されるように、マスク２３を選択的に除去する。マスク２３が、窒化シリコンといったシリコン系無機化合物であるとき、例えばバッファードフッ酸溶液を用いてマスク２３を除去できる。
【００２６】
図３（Ｂ）に示されるように、キャップ層２１ａを選択的に除去する。キャップ層２１ａの除去により、第２導電型クラッド層１９ａの上面１９ｂが露出される。また、キャップ層２１ａの除去により、別の第１導電型III−Ｖ化合物半導体３１の側面３１ａが露出される。これによって、別の第１導電型III−Ｖ化合物半導体３１の開口３１ｂが現れる。
【００２７】
図３（Ｃ）に示されるように、別の第１導電型III−Ｖ化合物半導体３１上および第２導電型クラッド層１９ａ上に第２導電型のIII−Ｖ化合物半導体領域３３を堆積する。III−Ｖ化合物半導体領域３３は、第２導電型クラッド層１９ａの上面１９ｂおよび別の第１導電型III−Ｖ化合物半導体３１の側面３１ａを覆う。III−Ｖ化合物半導体領域３３は、第１のクラッド部３３ａおよび第２のクラッド部３３ｂを有する。
【００２８】
III−Ｖ化合物半導体領域３３上にコンタクト層３５を形成する。一例を示せば、
別の第１導電型III−Ｖ化合物半導体３１；ｎ型ＩｎＰ
III−Ｖ化合物半導体領域３３：ｐ型ＩｎＰ
コンタクト層３５：ｐ型ＧａＩｎＡｓ
である。
【００２９】
図４に示されるように、コンタクト層３５上に第１の電極３７を形成すると共に、基板１３の裏面１３ｂ上に第２の電極３９を形成される。これらの工程により、半導体発光素子４１が形成された。
【００３０】
図５（Ａ）は、上記の実施の形態の作製方法によって得られた半導体発光素子を示す図面である。図５（Ｂ）は、別の作製方法によって得られた半導体発光素子を示す図面であり、この作製方法では、埋め込み成長した後にキャップ層を除去すると共に第２導電型クラッド層のためのIII−Ｖ化合物半導体領域を成長する。図６は、埋め込みヘテロ構造の半導体レーザの等価回路を示す図面である。図６に示された等価回路の理解を容易にするために、図５（Ａ）および図５（Ｂ）において、導電型の一具体例「ｐ」および「ｎ」が記載されている。
【００３１】
図５（Ａ）を参照すると、本実施の形態の方法により作製された半導体発光素子４１の断面が示されている。ストライプメサ構造の実効幅は、ストライプメサ構造トップの幾何学的幅Ｗ０に対応する。なぜなら、第１導電型III−Ｖ化合物半導体３１が、第２導電型III−Ｖ化合物半導体２７ａの表面および第１導電型III−Ｖ化合物半導体２９ａの表面を覆うように形成されているので、第２導電型III−Ｖ化合物半導体２７ａが、ストライプメサ構造トップよりも高く伸び出すことはない。ストライプメサ構造トップの幾何学的幅Ｗ０は、キャップ層のエッチングにより形成された第１導電型III−Ｖ化合物半導体３１の開口のサイズに対応している。
【００３２】
一方、図５（Ｂ）を参照すると、半導体発光素子４３が示されている。半導体発光素子４３のストライプメサ構造は、ｎ型クラッド層４７ａ、活性層４９ａ、ｐ型クラッド層５１ａを含む。また、このストライプメサ構造は、ブロック領域５５ａにより埋め込まれている。ブロック領域５５ａは、基板１３上に形成されたｐ型ブロック層５７ａと、ｐ型ブロック層５７ａ上に形成されたｎ型ブロック層５９ａとを含み、ｐ型ブロック層５７ａは、ストライプメサ構造トップよりも高く伸び出しており、このため、ストライプメサ構造の実効幅は、ｐ型ブロック層５７ａの厚みとストライプメサ構造の幾何学的幅ＷＭとの和ＷＣとなる。このため、ｐ型クラッド層５３からｐ型ブロック層５７ａへ多くの電流が流れる。
【００３３】
以上説明したように、本実施の形態によれば、メサ形状の半導体領域１１ａを埋め込むブロック領域２５を形成した後に、別の第１導電型III−Ｖ化合物半導体３１をキャップ層２１ａの側面２１ｂ上およびブロック領域２５上にマスク２３を用いて成長するので、半導体メサ幅が実効的に拡がることがない。また、別の第１導電型III−Ｖ化合物半導体３１がブロック領域２５ａの第１導電型III−Ｖ化合物半導体２９ａ上に成長されるので、寄生サイリスタのベースを厚くできる。さらに、別の第１導電型III−Ｖ化合物半導体３１を成長した後にキャップ層２１ａを除去するので、キャップ層２１ａの除去により別の第１導電型III−Ｖ化合物半導体３１に形成される開口３１ｂが半導体メサに対してセルフアラインで形成される。これ故に、開口３１ｂ内の第２のクラッド部３３ａがブロック領域２５ａの第２導電型III−Ｖ化合物半導体ブロック層と接触するエリアのサイズが、開口３１ｂの位置合わせの変位に起因して変動しない。
【００３４】
図５（Ａ）および図５（Ｂ）に示された半導体発光素子４１、４３には、発光のために利用される電流ＩＡＣＴ１、ＩＡＣＴ２がメサストライプ構造を流れる。半導体発光素子４１におけるリーク電流ＩＰＮ１は、半導体発光素子４３におけるリーク電流ＩＰＮ２に比べて小さい。これ故に、半導体発光素子４１および半導体発光素子４３のいずれにも、図６に示されるような寄生サイリスタ構造を含むけれども、半導体発光素子４１の寄生サイリスタ構造は、半導体発光素子４３の寄生サイリスタ構造に比べてターンオンしにくい。
【００３５】
（実施例）
（１００）面を主面とするｎ型ＩｎＰ基板上に、ｎ型ＩｎＰバッファ層、活性層、ｐ型ＩｎＰクラッド層およびｐ型ＩｎＧａＡｓキャップ層を順次エピタキシャル成長法で形成する。このｐ型ＩｎＧａＡｓキャップ層上にシリコン系無機絶縁膜を成膜する。［０１１］方向に伸びるストライプ状のパターンにシリコン系無機絶縁膜を加工して誘電体マスクを作製する。このマスクを用いて、活性層、ｐ型ＩｎＰクラッド層およびｐ型ＩｎＧａＡｓキャップ層をエッチングして、ストライプメサ構造を形成する。その後、ストライプメサ構造を埋め込むようにｐ型ＩｎＰブロック層およびｎ型ＩｎＰブロック層をエピタキシャル成長法で成長する。このとき、ｎ型ＩｎＰブロック層の最も凹んだ部分とｐ型ＩｎＰクラッド層との距離ｄ（図２（Ａ）参照）が０．０５マイクロメートル以上となるようにする。これは、平坦化工程においてｐ型ＩｎＰクラッド層の側面が露出しないことが好適であるからである。平坦化工程中にｐ型ＩｎＰクラッド層の側面が露出すると、ｐ型ＩｎＰクラッド層もエッチングされ、ｐ型ＩｎＧａＡｓキャップ層と絶縁膜がリフトオフ(剥離)してしまう。
【００３６】
その後、キャップ層を実質的にエッチングすることなくｐ型ＩｎＰブロック層およびｎ型ＩｎＰブロック層のみに平坦化のための選択的なエッチングを行う。エッチャントとしては、例えば塩酸および酢酸の混合液（例えば、塩酸：酢酸：水＝１：５：１）を用いることができる。このエッチャントを用いると、ＩｎＰ（１００）面のエッチングレートよりもＩｎＰ（１１１）面のエッチングレートが大きく、このエッチングの結果、ブロック領域のＩｎＰの表面には（１００）面（エッチングレートが小さい）が現れる。そして、ブロック領域の表面が平坦化される。ＩｎＧａＡｓキャップ層はエッチングされないので、平坦化されたＩｎＰ（１００）表面がｐ型ＩｎＰクラッド層の上面の高さより高ければ、横方向のエッチングはｐ型ＩｎＧａＡｓキャップ層のところで停止する。その後、ブロック領域上にｎ型ＩｎＰ層をエピタキシャル成長する。次いで、誘電体マスクおよびｐ型ＩｎＧａＡｓキャップ層を選択的に除去する。その後、別のｐ型ＩｎＰクラッド層およびｐ型ＩｎＧａＡｓコンタクト層をエピタキシャル成長する。そして、アノード電極およびカソード電極を形成する。
【００３７】
好適な実施例としては、下記のものが例示される。
ｎ型基板：ＳｎドープＩｎＰ
（厚さ：３５０マイクロメートル、キャリア濃度：１．０×１０１８ｃｍ−３）
ｎ型バッファ層：ＳｉドープＩｎＰ
（厚さ：５５０ｎｍ、キャリア濃度：８．０×１０１７ｃｍ−３）
活性層：ｉ−ＡｌＩｎＧａＡｓ（厚さ：３００ｎｍ）
ｐ型クラッド層：ＺｎドープＩｎＰ
（厚さ：５００ｎｍ、キャリア濃度：８．０×１０１７ｃｍ−３）
ｐ型キャップ層：ＺｎドープＩｎＧａＡｓ
（厚さ：２００〜５００ｎｍ、キャリア濃度：２．０×１０１７ｃｍ−３）
ｐ型ブロック層：ＺｎドープＩｎＰ
（厚さ：１０００ｎｍ、キャリア濃度：１．３×１０１８ｃｍ−３）
ｎ型ブロック層：ＳｉドープＩｎＰ
（厚さ：１０００ｎｍ、キャリア濃度：２．０×１０１８ｃｍ−３）
ｐ型クラッド層：ＺｎドープＩｎＰ
（厚さ：１６５０ｎｍ、キャリア濃度：１．５×１０１９ｃｍ−３）
ｐ型コンタクト層：ＺｎドープＩｎＧａＡｓ
（厚さ：５３０ｎｍ、キャリア濃度：１．５×１０１８ｃｍ−３）
である。
【００３８】
本実施の形態に係る半導体発光素子によれば、活性層を含むストライプメサ構造の幅が拡がることを防ぐことができる。これにより、ストライプメサ構造上に形成されたｐ型クラッド層からブロック領域内のｐ型ブロック層に流れる電流ＩＰＮを低減できる。この電流ＩＰＮの低減により、ｐｎｐｎ構造サイリスタがターンオンすることを避けることができる。また、ストライプメサ構造の近傍においてｎ型ブロック層の厚みが小さくなることがないので、ブロック領域の電流阻止能力が向上される。
【００３９】
図７は、本実施の形態に係る作製方法により得られる半導体発光素子を示す斜視面である。半導体発光素子６１は、半導体メサ６３と、ブロック領域６５と、第１導電型III−Ｖ化合物半導体層６７と、第２の第２導電型クラッド領域６９とを備える。半導体メサ６３は、第１導電型III−Ｖ化合物半導体領域７１の主面７１ａ上に所定の軸に沿って配列された第１導電型クラッド領域６３ａ、活性領域６３ｂおよび第１の第２導電型クラッド領域６３ｃを含む。ブロック領域６５は、第２導電型III−Ｖ化合物半導体ブロック層６５ａおよび第１導電型III−Ｖ化合物半導体ブロック層６５ｂを含む。第２導電型III−Ｖ化合物半導体ブロック層６５ａは、III−Ｖ化合物半導体領域７１上および半導体メサ６３の側面上に設けられている。第１導電型III−Ｖ化合物半導体ブロック層６５ｂは、第２導電型III−Ｖ化合物半導体ブロック層６５ａ上に設けられている。第１導電型III−Ｖ化合物半導体層６７は、半導体メサ６３に対してセルフアラインで設けられた開口６７ａを有しており、またブロック領域６３上に設けられている。第２の第２導電型クラッド領域６９は、半導体メサ６３および第１導電型III−Ｖ化合物半導体層６７上に設けられている。第２の第２導電型クラッド領域６９は、上記の所定の軸に沿って配列された第１のクラッド部６９ａおよび第２のクラッド部６９ｂを含む。第１のクラッド部６９ａは第１導電型III−Ｖ化合物半導体層６７の開口６７ａ内に位置している。第１のクラッド部６９ａは、第２のクラッド部６９ｂと第１の第２導電型クラッド領域６３ｃとの間に位置する。半導体発光素子６１は、さらに、第２の第２導電型クラッド領域６９上に設けられたコンタクト層７３と、コンタクト層７３上に設けられた第１の電極７５と、第１導電型III−Ｖ化合物半導体領域７１の裏面７１ｂ上に第２の電極７７とを含む。
【００４０】
半導体発光素子６１では、第１導電型III−Ｖ化合物半導体層６７が、半導体メサに対してセルフアラインで設けられた開口６７ａを有する共に該開口６７ａ内に第１のクラッド部６９ａを設けるので、半導体メサ幅が実効的に拡がることがない。また、第１導電型III−Ｖ化合物半導体層６７が、ブロック領域６５の第１導電型III−Ｖ化合物半導体ブロック層６５ｂ上に設けられているので、寄生サイリスタ構造のベースを厚くできる。さらに、第１導電型III−Ｖ化合物半導体層６７の開口６７ａが半導体メサ６３に対してセルフアラインで設けられているので、上記開口の位置合わせが不要である。これ故に、第１のクラッド部６９ａがブロック領域６５の第２導電型III−Ｖ化合物半導体ブロック層６５ａと接触するエリアのサイズが、開口の位置合わせに起因して変わらない。
【００４１】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図面の簡単な説明】
【００４２】
【図１】図１（Ａ）、図１（Ｂ）および図１（Ｃ）は、半導体発光素子を作製する方法における主要な工程を示す図面である。
【図２】図２（Ａ）、図２（Ｂ）および図２（Ｃ）は、半導体発光素子を作製する方法における主要な工程を示す図面である。
【図３】図３（Ａ）、図３（Ｂ）および図３（Ｃ）は、半導体発光素子を作製する方法における主要な工程を示す図面である。
【図４】図４は、半導体発光素子を作製する方法における主要な工程を示す図面である。
【図５】図５（Ａ）は、上記の実施の形態の作製方法によって得られた半導体発光素子を示す図面である。図５（Ｂ）は、別の作製方法によって得られた半導体発光素子を示す図面である。
【図６】図６は、埋め込みヘテロ構造の半導体レーザの等価回路を示す図面である。
【図７】図７は、本実施の形態に係る作製方法により得られる半導体発光素子を示す図面である。
【符号の説明】
【００４３】
１１…半導体積層、１１ａ…半導体領域、１３…基板、１５…第１のIII−Ｖ化合物半導体膜、１５ａ…第１導電型クラッド層、１７…III−Ｖ化合物半導体領域、１７ａ…活性領域、１９…第２のIII−Ｖ化合物半導体膜、１９ａ…第２導電型クラッド層、２１…第３のIII−Ｖ化合物半導体膜、２１ａ…キャップ層、２１ｂ…キャップ層の側面、２３…マスク、２５…ブロック領域、２５ａ…ブロック領域、２７…第２導電型III−Ｖ化合物半導体、２７ａ…第２導電型III−Ｖ化合物半導体、２９…第１導電型III−Ｖ化合物半導体、２９ａ…第１導電型III−Ｖ化合物半導体、３１…別の第１導電型III−Ｖ化合物半導体、３１ａ…別の第１導電型III−Ｖ化合物半導体の側面、３１ｂ…別の第１導電型III−Ｖ化合物半導体の開口、３３…第２導電型のIII−Ｖ化合物半導体領域、３３ａ…第１のクラッド部、３３ｂ…第２のクラッド部、３５…コンタクト層、３７…第１の電極、３９…第２の電極、４１…半導体発光素子、Ｗ０…ストライプメサ構造トップの幾何学的幅、４３…半導体発光素子、４７ａ…ｎ型クラッド層、４９ａ…活性層、５１ａ…ｐ型クラッド層、５５ａ…ブロック領域、５７ａ…ｐ型ブロック層、５９ａ…ｎ型ブロック層、６１…半導体発光素子、６３…半導体メサ、６３ａ…第１導電型クラッド領域、６３ｂ…活性領域、６３ｃ…第１の第２導電型クラッド領域、６５…ブロック領域、６５ａ…第２導電型III−Ｖ化合物半導体ブロック層、６５ｂ…第１導電型III−Ｖ化合物半導体ブロック層、６７…第１導電型III−Ｖ化合物半導体層、６７ａ…開口、６９…第２の第２導電型クラッド領域、６９ａ…第１のクラッド部、６９ｂ…第２のクラッド部、６７…第１導電型III−Ｖ化合物半導体層、７１…第１導電型III−Ｖ化合物半導体領域、
７３…コンタクト層、７５…第１の電極、７７…第２の電極
【図１】
2008198662.tif 000003
【図２】
2008198662.tif 000004
【図３】
2008198662.tif 000005
【図４】
2008198662.tif 000006
【図５】
2008198662.tif 000007
【図６】
2008198662.tif 000008
【図７】
2008198662.tif 000009