(57)【要約】【課題】負荷回路に供給される内部電源電圧の変動を抑制する。【解決手段】第１の電源を用いて、この第１の電源より低い第２の電源を生成する降圧回路であって、負荷回路が接続される出力端子２５と、第１の電源と出力端子２５との間に接続され、かつ第１のノードに接続されたゲート端子を有する出力トランジスタ２４と、第１の電源と第２のノードとの間に接続され、かつ第１のノードに接続されたゲート端子を有する第１のＭＯＳトランジスタ１７と、第２のノードの電圧が分割された電圧と基準電圧との差に応じて、出力トランジスタ２４のゲート電圧を設定する帰還回路１１とを含む。前記第１のＭＯＳトランジスタのサイズは、負荷回路の動作モードに応じて切り替えられる。【選択図】      図１
2008171185.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源を用いて、この第１の電源より低い第２の電源を生成する降圧回路であって、
負荷回路が接続される出力端子と、
前記第１の電源と前記出力端子との間に接続され、かつ第１のノードに接続されたゲート端子を有する出力トランジスタと、
前記第１の電源と第２のノードとの間に接続され、かつ前記第１のノードに接続されたゲート端子を有する第１のＭＯＳトランジスタと、
前記第２のノードの電圧が分割された電圧と基準電圧との差に応じて、前記出力トランジスタのゲート電圧を設定する帰還回路と
を具備し、
前記負荷回路の動作モードに応じて、前記第１のＭＯＳトランジスタのサイズを切り替えることを特徴とする降圧回路。
【請求項２】
前記第１の電源と前記第２のノードとの間に接続され、かつ前記第１のノードに接続されたゲート端子を有する第２のＭＯＳトランジスタと、
前記動作モードに応じて、前記第２のＭＯＳトランジスタと前記第２のノードとの接続／非接続を切り替えるスイッチ素子とをさらに具備することを特徴とする請求項１に記載の降圧回路。
【請求項３】
前記第２のノードの電圧を分割する直列に接続された第１及び第２の抵抗をさらに具備することを特徴とする請求項１又は２に記載の降圧回路。
【請求項４】
前記出力トランジスタは、複数の第３のＭＯＳトランジスタから構成され、
前記第１乃至第３のＭＯＳトランジスタは、それらのサイズが同じであることを特徴とする請求項２又は３に記載の降圧回路。
【請求項５】
前記動作モードに応じて、前記第１のノードの電圧を強制的に引き上げ、或いは前記第１のノードの電圧を強制的に引き下げるアシスト回路をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の降圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧回路に係り、特に外部電源電圧を降圧して内部電源電圧を生成する降圧回路に関する。
【背景技術】
【０００２】
外部電源電圧を降圧して内部電源電圧を生成する降圧回路が知られている。降圧回路は、外部電源と、内部電源電圧が供給される負荷回路との間に接続された出力トランジスタと、この出力トランジスタのゲート電圧を設定する回路とを備える。
【０００３】
半導体製品は、微細化が進むとデバイスの信頼性確保といった理由から、電源電圧の降圧が必要となる。外部電源電圧と内部電源電圧との低電圧化が進むと、両電源電圧の電位差が僅差となる。このため、降圧回路に含まれる出力トランジスタのドレイン−ソース間電圧Ｖｄｓが小さくなり、内部電源電圧が供給される負荷回路に流れる負荷電流が減少する。従って、通常、出力トランジスタとして電流供給能力の大きなＭＯＳ（Metal Oxide Semiconductor）トランジスタが必要となる。
【０００４】
ところで、出力トランジスタのゲート電圧は負荷電流によらず常に一定に設定される。このため、内部電源電圧は、負荷電流に依存して変動してしまう。負荷電流の変動量は製品の仕様にもよるが、大別するとデータ書き込み、データ読み出し、或いはその他のファンクションモードでデバイス内部の回路動作が大きく異なるために生じる。内部電源電圧の変動は回路動作を不安定にし、動作タイミングや電流スペックに影響を与える。今後、さらにデバイスの低電圧化及び高速化が進んだ場合には無視できない問題となる。
【０００５】
また、この種の関連技術として、負荷回路に電圧を供給する出力トランジスタのサイズを変更することで、負荷電流に応じて出力トランジスタの電流供給能力を切り替える技術が開示されている（特許文献１参照）。
【特許文献１】特開２００５-１０７９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、負荷回路に供給される内部電源電圧の変動を抑制することが可能な降圧回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る降圧回路は、第１の電源を用いて、この第１の電源より低い第２の電源を生成する降圧回路であって、負荷回路が接続される出力端子と、前記第１の電源と前記出力端子との間に接続され、かつ第１のノードに接続されたゲート端子を有する出力トランジスタと、前記第１の電源と第２のノードとの間に接続され、かつ前記第１のノードに接続されたゲート端子を有する第１のＭＯＳトランジスタと、前記第２のノードの電圧が分割された電圧と基準電圧との差に応じて、前記出力トランジスタのゲート電圧を設定する帰還回路とを具備し、前記負荷回路の動作モードに応じて、前記第１のＭＯＳトランジスタのサイズを切り替える。
【発明の効果】
【０００８】
本発明によれば、負荷回路に供給される内部電源電圧の変動を抑制することが可能な降圧回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る降圧回路の構成を示す回路図である。降圧回路は、帰還回路１１、モニター回路１６、及び出力トランジスタ２４を備えている。
【００１１】
出力トランジスタ２４は、ＭＯＳトランジスタから構成され、例えば、ＰチャネルＭＯＳトランジスタより電流駆動力の高いＮチャネルＭＯＳトランジスタが用いられる。出力トランジスタ２４のドレイン端子には、外部電源電圧Ｖｃｃが供給されている。出力トランジスタ２４のゲート端子は、ノードＡに接続されている。出力トランジスタ２４のソース端子は、出力端子２５に接続されている。すなわち、出力トランジスタ２４は、ソースフォロアである。外部電源電圧Ｖｃｃを降圧した内部電源電圧Ｖｉｎｔは、出力端子２５から出力される。出力端子２５には、内部電源電圧Ｖｉｎｔを供給する対象である負荷回路が接続される。
【００１２】
モニター回路１６は、出力トランジスタ２４の状態をモニターし、出力トランジスタ２４から供給される内部電源電圧Ｖｉｎｔと同等の電圧を生成する。また、モニター回路１６は、ノードＡの電圧（出力トランジスタ２４のゲート電圧）を調整する。モニター回路１６は、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１７、抵抗１８、１９、ＮＭＯＳトランジスタ２０、スイッチ素子としてのトランスファーゲート２１、及びインバータ回路２２を備えている。
【００１３】
ＮＭＯＳトランジスタ１７及び２０は、ソースフォロアである。具体的には、ＮＭＯＳトランジスタ１７のドレイン端子には、外部電源電圧Ｖｃｃが供給されている。ＮＭＯＳトランジスタ１７のゲート端子は、ノードＡに接続されている。ＮＭＯＳトランジスタ１７のソース端子は、ノードＢを介して抵抗１８の一端に接続されている。抵抗１８の他端は、抵抗１９の一端に接続されている。抵抗１９の他端には、接地電圧Ｖｓｓが供給されている。
【００１４】
ＮＭＯＳトランジスタ２０は、ＮＭＯＳトランジスタ１７に並列に接続されている。ＮＭＯＳトランジスタ２０のドレイン端子には、外部電源電圧Ｖｃｃが供給されている。ＮＭＯＳトランジスタ２０のゲート端子は、ノードＡに接続されている。ＮＭＯＳトランジスタ２０のソース端子は、トランスファーゲート２１の一端に接続されている。トランスファーゲート２１の他端は、ノードＢに接続されている。トランスファーゲート２１は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）とＮＭＯＳトランジスタとが並列に接続されて構成されている。
【００１５】
また、モニター回路１６には、負荷回路の動作モードを切り替える切替信号ＦＭが端子２３を介して入力されている。この切替信号ＦＭは、負荷回路やこの負荷回路を制御する回路などから供給される。動作モードとしては、例えば、データ書き込み動作、データ読み出し動作、その他のファンクションモードなどがある。例えば、データ書き込み動作とデータ読み出し動作とで動作モードを切り替える場合、ライトイネーブル信号或いはリードイネーブル信号が切替信号ＦＭとして使用される。
【００１６】
切替信号ＦＭは、トランスファーゲート２１に入力される。具体的には、切替信号ＦＭは、トランスファーゲート２１のＮＭＯＳトランジスタのゲート端子に入力される。また、切替信号ＦＭがインバータ回路２２によって反転された反転信号は、トランスファーゲート２１のＰＭＯＳトランジスタのゲート端子に入力される。従って、切替信号ＦＭがハイレベルの場合、トランスファーゲート２１は導通状態であり、切替信号ＦＭがローレベルの場合、トランスファーゲート２１は非導通状態である。
【００１７】
帰還回路１１は、差動増幅器１２、ＰＭＯＳトランジスタ１３、及び抵抗１４を備えている。帰還回路１１には、端子１５を介して基準電圧Ｖrefが供給されている。この基準電圧Ｖrefは、差動増幅器１２の負側入力端子に供給されている。差動増幅器１２の正側入力端子は、抵抗１８と抵抗１９との間に接続されている。差動増幅器１２は、２つの入力電圧の差を増幅して出力する。差動増幅器１２の電源端子には、外部電源電圧Ｖｃｃが供給されている。
【００１８】
差動増幅器１２の出力端子は、ＰＭＯＳトランジスタ１３のゲート端子に接続されている。ＰＭＯＳトランジスタ１３のソース端子には、外部電源電圧Ｖｃｃが供給されている。ＰＭＯＳトランジスタ１３のドレイン端子は、ノードＡ及び抵抗１４の一端に接続されている。抵抗１４の他端には、接地電圧Ｖｓｓが供給されている。
【００１９】
降圧回路は、ノードＡの電圧を安定化するためのキャパシタ２６を備えている。キャパシタ２６の一方の電極は、ノードＡに接続されている。キャパシタ２６の他方の電極は、接地されている。
【００２０】
このように構成された降圧回路の動作について説明する。降圧回路が外部電源電圧Ｖｃｃ及び基準電圧Ｖrefの供給を受けると、ＮＭＯＳトランジスタ１７は、ノードＡの電圧に応じて、ノードＢの電圧を設定する。このノードＢの電圧は、内部電源電圧Ｖｉｎｔと同等の電圧に設定される。例えば、内部電源電圧Ｖｉｎｔが１．８Ｖ、基準電圧Ｖrefが１．２Ｖに設定される場合を一例として説明する。外部電源電圧Ｖｃｃは、内部電源電圧Ｖｉｎｔより大きく、例えば３Ｖに設定される。この場合、抵抗１８の抵抗値をＲ１、抵抗１９の抵抗値をＲ２とすると、Ｒ１：Ｒ２は１：２の比率に設定される。
【００２１】
ノードＢの電圧が抵抗１８と抵抗１９とで分割された分割電圧は、差動増幅器１２の正側入力端子に供給される。差動増幅器１２は、２つの入力電圧の差に基づいて、ＰＭＯＳトランジスタ１３のゲート電圧を設定する。この時、ノードＢは内部電源電圧Ｖｉｎｔと同等の１．８Ｖ程度に設定され、上記分割電圧は１．２Ｖ程度に設定される。この制御により、ノードＡが所定電圧に設定されることで、出力端子２５から負荷回路に１．８Ｖの内部電源電圧Ｖｉｎｔが供給される。
【００２２】
ここで、モニター回路１６には、ＮＭＯＳトランジスタ１７以外に、ノードＡにゲート端子が接続された１つ又は複数のＮＭＯＳトランジスタ（本実施形態では、ＮＭＯＳトランジスタ２０）が用意されている。そして、モニター回路１６は、負荷回路の動作モードに応じて、ノードＡにゲート端子が接続されたＮＭＯＳトランジスタのサイズ（すなわち、ゲート幅（チャネル幅））が変更できるように構成されている。
【００２３】
具体的には、負荷回路に流れる負荷電流が大きい動作モードでは、切替信号ＦＭがローレベルに設定される。これにより、ＮＭＯＳトランジスタ２０がノードＢから切り離され、ノードＢに接続されたＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ１７のみとなる。すなわち、ノードＡの電圧を調整するＮＭＯＳトランジスタ（ノードＡとノードＢとに接続されたＮＭＯＳトランジスタ）のサイズが減少する。このとき、ＮＭＯＳトランジスタのドレイン電流は一定であるため、ノードＡの電圧が上がる。これにより、出力トランジスタ２４は、オン抵抗が低くなるため、電流供給能力が高くなる。
【００２４】
一方、負荷回路に流れる負荷電流が小さい動作モードでは、切替信号ＦＭがハイレベルに設定される。これにより、２つのＮＭＯＳトランジスタ１７，２０がノードＢに接続される。すなわち、ノードＡの電圧を調整するＮＭＯＳトランジスタのサイズが増加する。このとき、ＮＭＯＳトランジスタのドレイン電流は一定であるため、ノードＡの電圧が下がる。これにより、出力トランジスタ２４は、オン抵抗が高くなるため、電流供給能力が低くなる。
【００２５】
このようにしてモニター回路１６を構成することで、ノードＡに接続されるＮＭＯＳトランジスタのサイズを変更するのと同じ効果を得ることができる。この結果、負荷回路の動作モードに起因した内部電源電圧Ｖｉｎｔの変動量を低減することが可能となる。
【００２６】
以下に、降圧回路に用いられるＮＭＯＳトランジスタのレイアウトについて説明する。モニター回路１６に含まれるＮＭＯＳトランジスタ１７及び２０は、ノードＡの電圧を調整するために用いられるので、電流供給能力が小さく設定される。すなわち、ＮＭＯＳトランジスタ１７及び２０には、小さいサイズのＮＭＯＳトランジスタが用いられる。
【００２７】
一方、出力トランジスタ２４は、出力端子２５に接続される負荷回路に大きな電流を供給する必要があるため、電流供給能力が大きく設定される。すなわち、出力トランジスタ２４には、大きいサイズのＭＯＳトランジスタが用いられる。そこで、本実施形態では、出力トランジスタ２４を複数のＮＭＯＳトランジスタで構成し、この複数のＮＭＯＳトランジスタのそれぞれのサイズを、ＮＭＯＳトランジスタ１７（或いは、ＮＭＯＳトランジスタ２０）と同じにしている。
【００２８】
まず、モニター回路１６に含まれるＮＭＯＳトランジスタのレイアウトについて説明する。モニター回路１６に含まれるＮＭＯＳトランジスタ１７及び２０は、同じレイアウトで構成される。すなわち、ＮＭＯＳトランジスタ１７及び２０は、ゲート幅Ｗ（チャネル幅）、ゲート長Ｌ（チャネル長）、ソース及びドレイン領域としてのＮ+拡散領域が同じ大きさに設定される。図２は、ＮＭＯＳトランジスタ１７（或いはＮＭＯＳトランジスタ２０）のレイアウト図である。
【００２９】
Ｐ型半導体基板（或いはＰ型ウェル）内には、ソース領域３１及びドレイン領域３２が設けられている。これらソース領域３１及びドレイン領域３２は、高濃度のＮ＋型不純物が導入されて形成されたＮ＋拡散領域から構成される。Ｐ型半導体基板上でソース領域３１とドレイン領域３２との間には、ゲート絶縁膜を介してゲート電極３３が設けられている。ＮＭＯＳトランジスタ１７のゲート幅はＷ、ゲート長はＬに設定される。ＮＭＯＳトランジスタ１７のチャネル幅方向は、Ｙ方向に対応する。ＮＭＯＳトランジスタ１７のチャネル長方向は、Ｘ方向に対応する。
【００３０】
ゲート電極３３は、コンタクトを介してノードＡに接続されている。ソース領域３１は、コンタクトを介してノードＢに接続されている。ドレイン領域３２は、コンタクトを介して外部電源電圧Ｖｃｃが供給される配線に接続されている。このようにして、ＮＭＯＳトランジスタ１７が構成されている。ＮＭＯＳトランジスタ２０のレイアウトも、図２と同じである。
【００３１】
次に、出力トランジスタ２４のレイアウトについて説明する。図３は、出力トランジスタ２４の一部を示すレイアウト図である。出力トランジスタ２４は、ＮＭＯＳトランジスタ１７（或いはＮＭＯＳトランジスタ２０）のサイズと同じサイズの複数のＮＭＯＳトランジスタが並列に接続されて構成されている。出力トランジスタ２４を構成するＮＭＯＳトランジスタの数は、負荷回路に流れる負荷電流に基づいて決められる。
【００３２】
図３に示すように、Ｐ型半導体基板（或いはＰ型ウェル）内には、Ｎ＋拡散領域からなるソース領域３４−２及びドレイン領域３４−１が設けられている。Ｐ型半導体基板上でソース領域３４−２とドレイン領域３４−１との間には、ゲート絶縁膜を介してゲート電極３５−１が設けられている。
【００３３】
ゲート電極３５−１は、コンタクトを介してノードＡに接続されている。ソース領域３４−２は、コンタクトを介して出力端子２５に接続されている。ドレイン領域３４−１は、コンタクトを介して外部電源電圧Ｖｃｃが供給される配線に接続されている。このようにして、出力トランジスタ２４を構成する複数のＮＭＯＳトランジスタのうちの１つのＮＭＯＳトランジスタ２４−１が構成されている。ＮＭＯＳトランジスタ２４−１のチャネル幅方向は、Ｙ方向に対応する。ＮＭＯＳトランジスタ２４−１のチャネル長方向は、Ｘ方向に対応する。
【００３４】
また、Ｐ型半導体基板内には、Ｎ＋拡散領域からなるドレイン領域３４−３が設けられている。Ｐ型半導体基板上でソース領域３４−２とドレイン領域３４−３との間には、ゲート絶縁膜を介してゲート電極３５−２が設けられている。ゲート電極３５−２は、コンタクトを介してノードＡに接続されている。ドレイン領域３４−３は、コンタクトを介して外部電源電圧Ｖｃｃが供給される配線に接続されている。このようにして、出力トランジスタ２４を構成する複数のＮＭＯＳトランジスタのうちの１つのＮＭＯＳトランジスタ２４−２が構成されている。ＮＭＯＳトランジスタ２４−２のチャネル幅方向は、Ｙ方向に対応する。ＮＭＯＳトランジスタ２４−２のチャネル長方向は、Ｘ方向に対応する。
【００３５】
同様に、図３に示すように、ＮＭＯＳトランジスタ２４−１のＸ方向及びＹ方向にはそれぞれ、ＮＭＯＳトランジスタ２４−１に並列に接続されるように、複数のＮＭＯＳトランジスタが形成されている。
【００３６】
また、出力トランジスタ２４を構成する複数のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ２４−１及び２４−２を含む）はそれぞれ、ゲート幅及びゲート長がＮＭＯＳトランジスタ１７のそれらと同じに設定される。また、ＮＭＯＳトランジスタ１７と出力トランジスタ２４を構成する複数のＮＭＯＳトランジスタとは、同じレイアウトを有し、さらに、同じ向き（例えば、ゲート電極、ソース領域、及びドレイン領域が同じ向き）に配置される。
【００３７】
このようなレイアウトにすることで、降圧回路を構成する複数のＮＭＯＳトランジスタが同じ特性を有することになる。すなわち、プロセスの条件や誤差が同じになるため、これら複数のＮＭＯＳトランジスタが同じ変動量を有するように形成される。これにより、出力トランジスタ２４とＮＭＯＳトランジスタ１７（或いは、ＮＭＯＳトランジスタ２０）との特性を合わせることができるため、高精度、かつバラツキの少ない降圧回路を形成することができる。
【００３８】
以上詳述したように本実施形態によれば、負荷回路の動作モードに応じて出力トランジスタ２４のゲート電圧を調整することができる。これにより、負荷回路の動作モードが切り替わった場合でも、内部電源電圧Ｖｉｎｔの変動を抑制することができる。
【００３９】
また、負荷回路に流れる負荷電流に応じて出力トランジスタ２４のゲート電圧を調整しているため、小さいサイズの調整用ＮＭＯＳトランジスタを付加すればよい。従って、本実施形態を適用した場合でも回路面積の増加を抑制することができる。具体的には、出力トランジスタを複数用意する場合に比べて、降圧回路のサイズを小さくすることが可能となる。
【００４０】
また、降圧回路を構成する複数のＮＭＯＳトランジスタが同じ特性を有するように構成している。これにより、高精度、かつバラツキの少ない降圧回路を形成することが可能である。
【００４１】
（第２の実施形態）
第２の実施形態は、動作モードに基づくＮＭＯＳトランジスタ２０の接続／非接続の切り替えを、ＮＭＯＳトランジスタ２０のゲート端子、或いはドレイン端子を用いて行うようにしている。
【００４２】
図４は、本発明の第２の実施形態に係る降圧回路の構成を示す回路図である。ＮＭＯＳトランジスタ２０は、ＮＭＯＳトランジスタ１７に並列に接続されている。ＮＭＯＳトランジスタ２０のドレイン端子には、外部電源電圧Ｖｃｃが供給されている。ＮＭＯＳトランジスタ２０のソース端子は、ノードＢに接続されている。
【００４３】
ＮＭＯＳトランジスタ２０のゲート端子は、トランスファーゲート２１−１を介してノードＡに接続されている。また、ＮＭＯＳトランジスタ２０のゲート端子は、トランスファーゲート２１−２を介して接地されている。
【００４４】
切替信号ＦＭは、トランスファーゲート２１−１のＮＭＯＳトランジスタのゲート端子、及びトランスファーゲート２１−２のＰＭＯＳトランジスタのゲート端子に入力される。また、切替信号ＦＭがインバータ回路２２によって反転された反転信号は、トランスファーゲート２１−１のＰＭＯＳトランジスタのゲート端子、及びトランスファーゲート２１−２のＮＭＯＳトランジスタのゲート端子に入力される。従って、切替信号ＦＭがハイレベルの場合、トランスファーゲート２１−１は導通状態であり、トランスファーゲート２１−２は非導通状態である。また、切替信号ＦＭがローレベルの場合、トランスファーゲート２１−１は非導通状態であり、トランスファーゲート２１−２は導通状態である。
【００４５】
このように構成されたモニター回路１６の動作について説明する。負荷回路に流れる負荷電流が大きい動作モードでは、切替信号ＦＭがローレベルに設定される。この場合、トランスファーゲート２１−１は非導通状態、トランスファーゲート２１−２は導通状態に設定される。これにより、ＮＭＯＳトランジスタ２０のゲート端子には接地電圧Ｖｓｓが供給されるため、ＮＭＯＳトランジスタ２０がオフする。この結果、ノードＡにゲート端子が接続されたトランジスタがＮＭＯＳトランジスタ１７のみとなる。すなわち、ノードＡの電圧を調整するＮＭＯＳトランジスタのサイズが減少し、ノードＡの電圧が上がる。これにより、出力トランジスタ２４の電流供給能力が高くなる。
【００４６】
一方、負荷回路に流れる負荷電流が小さい動作モードでは、切替信号ＦＭがハイレベルに設定される。この場合、トランスファーゲート２１−１は導通状態、トランスファーゲート２１−２は非導通状態に設定される。これにより、ＮＭＯＳトランジスタ２０のゲート端子がノードＡに接続される。この結果、ノードＡにゲート端子が接続されたトランジスタがＮＭＯＳトランジスタ１７及び２０となる。すなわち、ノードＡの電圧を調整するＮＭＯＳトランジスタのサイズが増加し、ノードＡの電圧が下がる。これにより、出力トランジスタ２４の電流供給能力が低くなる。
【００４７】
このようにして降圧回路を構成した場合でも、第１の実施形態と同じ効果を得ることができる。なお、ノードＡの電圧を調整するＮＭＯＳトランジスタのサイズを変更する手段として、ＮＭＯＳトランジスタ２０のドレイン端子と外部電源電圧Ｖｃｃとの接続を切り替えるようにしてもよい。図５は、降圧回路の他の構成例を示す回路図である。
【００４８】
ＮＭＯＳトランジスタ２０のドレイン端子には、トランスファーゲート２１を介して外部電源電圧Ｖｃｃが供給されている。ＮＭＯＳトランジスタ２０のソース端子は、ノードＢに接続されている。ＮＭＯＳトランジスタ２０のゲート端子は、ノードＡに接続されている。
【００４９】
切替信号ＦＭは、トランスファーゲート２１のＮＭＯＳトランジスタのゲート端子に入力される。また、切替信号ＦＭがインバータ回路２２によって反転された反転信号は、トランスファーゲート２１のＰＭＯＳトランジスタのゲート端子に入力される。従って、切替信号ＦＭがハイレベルの場合、トランスファーゲート２１は導通状態であり、切替信号ＦＭがローレベルの場合、トランスファーゲート２１は非導通状態である。
【００５０】
このように構成されたモニター回路１６では、切替信号ＦＭにより、ＮＭＯＳトランジスタ２０のドレイン端子への外部電源電圧Ｖｃｃの供給及び遮断を切り替えることができる。これにより、ノードＡの電圧を調整するＮＭＯＳトランジスタのサイズを変更することが可能となる。このようにして降圧回路を構成した場合でも、第１の実施形態と同じ効果を得ることができる。
【００５１】
（第３の実施形態）
第３の実施形態は、ノードＡの電圧設定を高速に行うためのアシスト回路をノードＡに接続することで、降圧回路での内部電源電圧Ｖｉｎｔの供給動作を高速化するようにしている。
【００５２】
図６は、本発明の第３の実施形態に係る降圧回路の構成を示す回路図である。降圧回路は、アシスト回路４１を備えている。降圧回路の出力トランジスタ２４のサイズは、大きな負荷電流を供給するために数ｍｍ〜数ｃｍになる場合が多く、さらにノードＡに電圧安定を目的としたキャパシタ２６を接続する場合、ノードＡの電圧変更には時間がかかる。アシスト回路４１は、ノードＡの電圧を強制的に所定電圧まで引き上げ、或いはノードＡの電圧を強制的に所定電圧まで引き下げる機能を有している。
【００５３】
アシスト回路４１は、キャパシタ４２、インバータ回路４３、及び端子４４を備えている。端子４４には、外部からの制御信号であるアシスト信号ＡＳが供給されている。アシスト信号ＡＳは、インバータ回路４３を介してキャパシタ４２の一方の電極に接続されている。キャパシタ４２の他方の電極は、ノードＡに接続されている。
【００５４】
また、インバータ回路４３の電源には、内部電源電圧Ｖｉｎｔ及び接地電圧Ｖｓｓが用いられる。すなわち、インバータ回路４３の電源として、外部電源電圧Ｖｃｃに依存しない電圧を用いている。その他の構成は、第１の実施形態と同じである。
【００５５】
このように構成された降圧回路の動作について説明する。ノードＡの電圧を引き上げる場合、アシスト信号ＡＳはローレベルに設定される。これにより、キャパシタ４２の電極には内部電源電圧Ｖｉｎｔが印可される。この結果、ノードＡの電圧が引き上げられる。
【００５６】
ノードＡの電圧を引き下げる場合、アシスト信号ＡＳはハイレベル電圧に設定される。これにより、キャパシタ４２の電極には接地電圧Ｖｓｓが印可される。この結果、ノードＡの電圧が引き下げられる。ノードＡの最終的なレベル調整は、帰還回路１１及びモニター回路１６により行なわれる。
【００５７】
以上詳述したように本実施形態では、アシスト回路４１を付加したことで、ノードＡの電圧変更を高速に行うことができる。これにより、降圧回路の内部電源電圧Ｖｉｎｔの供給動作を高速化することができる。また、アシスト回路４１の電源として、外部電源電圧Ｖｃｃに依存しない電圧を用いているため、ノードＡの電圧のアシスト量を一定にすることができる。なお、本実施形態を第２の実施形態に適用してもよいことは勿論である。
【００５８】
また、各実施形態では、出力トランジスタ２４としてＮＭＯＳトランジスタを用いているが、これに限定されるものではなく、出力トランジスタ２４としてＰＭＯＳトランジスタを用いてもよい。この場合、電源電圧及び各ノードの電圧の極性を変えることで、各実施形態と同様の効果を得ることができる。
【００５９】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係る降圧回路の構成を示す回路図。
【図２】ＮＭＯＳトランジスタ１７のレイアウト図。
【図３】出力トランジスタ２４の一部を示すレイアウト図。
【図４】本発明の第２の実施形態に係る降圧回路の構成を示す回路図。
【図５】第２の実施形態に係る降圧回路の他の構成例を示す回路図。
【図６】本発明の第３の実施形態に係る降圧回路の構成を示す回路図。
【符号の説明】
【００６１】
Ｖｃｃ…外部電源電圧、Ｖｉｎｔ…内部電源電圧、Ｖref…基準電圧、１１…帰還回路、１２…差動増幅器、１３…ＰＭＯＳトランジスタ、１４…抵抗、１５…端子、１６…閾値電圧モニター回路、１７，２０…ＮＭＯＳトランジスタ、１８，１９…抵抗、２１，２１−１，２１−２…トランスファーゲート、２２…インバータ回路、２３…端子、２４…出力トランジスタ、２５…出力端子、２６…キャパシタ、３１，３４−２…ソース領域、３２，３４−１，３４−３…ドレイン領域、３３，３５−１，３５−２…ゲート電極、４１…アシスト回路、４２…キャパシタ、４３…インバータ回路、４４…端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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