(57)【要約】【課題】トランジスタ及びその製造方法に関して、新たな構造のスピントランジスタ及びその製造方法を提案すること。【解決手段】磁性体で形成された層を含んでいる第１のソースドレイン層と；前記第１のソースドレイン層上に形成されており、半導体で形成された層を含んでいる、チャネル層と、前記チャネル層上に形成されており、磁性体で形成された層を含んでいる、第２のソースドレイン層と、を含む突起構造と；前記チャネル層の側面に形成されたゲート絶縁膜と；前記ゲート絶縁膜の表面に形成されたゲート電極と；を具備することを特徴とする縦型スピントランジスタ。【選択図】図１
2008226901.tif 000002
【特許請求の範囲】
【請求項１】
磁性体で形成された層を含んでいる第１のソースドレイン層と；
前記第１のソースドレイン層上に形成されており、
半導体で形成された層を含んでいる、
チャネル層と、
前記チャネル層上に形成されており、
磁性体で形成された層を含んでいる、
第２のソースドレイン層と、
を含む突起構造と；
前記チャネル層の側面に形成されたゲート絶縁膜と；
前記ゲート絶縁膜の表面に形成されたゲート電極と；を具備することを特徴とする縦型スピントランジスタ。
【請求項２】
前記第１のソースドレイン層が、半導体層上に形成されていることを特徴とする請求項１に記載の縦型スピントランジスタ。
【請求項３】
前記半導体層が、Ｓｉ層、ＳｉＧｅ層、又はＧｅ層であることを特徴とする請求項２に記載の縦型スピントランジスタ。
【請求項４】
前記半導体層が、半導体基板上に形成された絶縁膜上に形成されている半導体層であることを特徴とする請求項２乃至３のいずれか１項に記載の縦型スピントランジスタ。
【請求項５】
前記半導体層が、半導体基板であることを特徴とする請求項２乃至３のいずれか１項に記載の縦型スピントランジスタ。
【請求項６】
前記半導体層の表面が、（１００）面又は（１１０）面であることを特徴とする請求項２乃至５のいずれか１項に記載の縦型スピントランジスタ。
【請求項７】
前記半導体層が、Ｇｅ層を含んでおり、
前記第１及び第２のソースドレイン層がそれぞれ、Ｆｅ３Ｓｉ層を含んでおり、
前記チャネル層が、ＧａＡｓ層又はＧｅ層を含んでいることを特徴とする請求項２乃至６のいずれか１項に記載の縦型スピントランジスタ。
【請求項８】
前記チャネル層が、III-V族化合物半導体又はIV族半導体で形成された層を含んでいることを特徴とする請求項１乃至７のいずれか１項に記載の縦型スピントランジスタ。
【請求項９】
前記チャネル層が、ひずみ半導体で形成された層を含んでいることを特徴とする請求項１乃至８のいずれか１項に記載の縦型スピントランジスタ。
【請求項１０】
前記第２のソースドレイン層上に形成された絶縁層と；
前記絶縁層上に形成されたスピン書き込み配線と；を具備することを特徴とする請求項１乃至９のいずれか１項に記載の縦型スピントランジスタ。
【請求項１１】
前記第２のソースドレイン層上に形成されたスピン書き込み層を具備することを特徴とする請求項１乃至９のいずれか１項に記載の縦型スピントランジスタ。
【請求項１２】
磁性体で形成された層を含む第１のソースドレイン層を形成し；
前記第１のソースドレイン層上に形成され、
半導体で形成された層を含む、
チャネル層と、
前記チャネル層上に形成され、
磁性体で形成された層を含む、
第２のソースドレイン層と、
を含む突起構造を形成し；
前記チャネル層の側面にゲート絶縁膜を形成し；
前記ゲート絶縁膜の表面にゲート電極を形成する；ことを特徴とする縦型スピントランジスタの製造方法。
【請求項１３】
前記第２のソースドレイン層上に絶縁層を形成し；
前記絶縁層上にスピン書き込み配線を形成する；ことを特徴とする請求項１２に記載の縦型スピントランジスタの製造方法。
【請求項１４】
前記第２のソースドレイン層上にスピン書き込み層を形成することを特徴とする請求項１２に記載の縦型スピントランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型スピントランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴの高速化及び高性能化は主に、素子寸法を縮小する事で実現されてきた。しかし近年、リソグラフィ技術の限界から、新たなチャネル材料やチャネル構造に関する提案が盛んに行われている。代表例として、チャネル部のＳｉ結晶にひずみを印加するひずみ印加技術が挙げられる。他には、ｐ型ＭＯＳＦＥＴのチャネル部に、ＳｉＧｅ結晶やＧｅ結晶を用いる手法も報告されている。ひずみの印加は、これらＳｉＧｅ結晶やＧｅ結晶に対しても有効である事が解っている。
【０００３】
また、これらのひずみ半導体層を半導体基板と埋め込み絶縁膜と半導体層とを含む基板上に形成することで、素子容量を低減する手法も提案されている。この手法によれば、ひずみＳｉ層は、ＳｉＧｅ基板上にＳｉ層を堆積することで形成される代わりに、ＳＧＯＩ（Silicon Germanium on Insulator）基板のＳｉＧｅ層上にＳｉ層を堆積することで形成される。この場合、ｎ型ＭＯＳＦＥＴを形成するのに、Ｇｅ組成率２０％程度の格子緩和したＳｉＧｅ層を持つＳＧＯＩ基板を用いることで、駆動能力の高い素子を実現できることが報告されている。一方、ｐ型ＭＯＳＦＥＴを形成する際には、ひずみＳｉＧｅ層やひずみＧｅ層をＧＯＩ（Germanium on Insulator）基板上に形成するのが有効である。
【０００４】
ＳＧＯＩ構造やＧＯＩ構造は、酸化濃縮法によって形成可能である。酸化濃縮法では、ＳＯＩ（Silicon on Insulator）基板のＳｉ層上にＳｉＧｅ結晶層をエピタキシャル成長で成膜し、ＳＯＩ基板を高温で熱酸化する事で、Ｓｉ原子が選択的にＯ原子と結合する特性を利用している。これにより、Ｓｉ層とＳｉＧｅ層とが混合されながら、Ｓｉ原子が酸化される。その結果、ＳｉＧｅ層が薄膜化されてＳｉＧｅ層内のＧｅ原子が濃縮され、Ｇｅ濃度の高いＳＧＯＩ構造が形成される。具体的には例えば、ＳＯＩ基板上の厚さ５０ｎｍのＳｉ層上に、Ｇｅ組成率１０％で厚さ２００ｎｍのＳｉＧｅ層をエピタキシャル成長で成膜し、ＳＯＩ基板を摂氏１２００度で熱酸化する事で、Ｇｅ組成率２０％で厚さ１００ｎｍのＳｉＧｅ層（ＳＧＯＩ層）が得られる。更に熱酸化を継続すると、厚さ２０ｎｍのＧｅ層（ＧＯＩ層）が得られる。この場合、Ｇｅ組成率の上昇に伴いＳｉＧｅ層の融点が下がるため、酸化温度を当該融点以下になるよう下げて行く必要がある。
【０００５】
ここで、ひずみ半導体層について再考する。ひずみＳｉをチャネルに用いたｎ型ＭＯＳＦＥＴでは、数十％から２倍程度の駆動力向上が期待できる。一方、ＧｅやひずみＧｅをチャネル用いたｐ型ＭＯＳＦＥＴについては、数倍以上の移動度向上が報告されている。このようなｐ型ＭＯＳＦＥＴとの組合せを考えると、ｎ型ＭＯＳＦＥＴにはより駆動力の大きなトランジスタが求められる。
【０００６】
リソグラフィ技術の限界に対処するための他の技術として、チャネル長の短いチャネル構造を実現可能にする縦型トランジスタが提案されている。特許文献１には、Ｓｉ基板上に、格子緩和したＳｉＧｅ層からなるソース層を形成し、当該ソース層上に、ひずみＳｉ層からなるチャネル層を形成し、当該チャネル層上に、ＳｉＧｅ層からなるドレイン層を形成した縦型ＭＯＳＦＥＴが開示されている。この構造によれば、ソース／チャネル界面のバンド構造において、伝導帯のエネルギー準位がソース側で高くなるため、加速された電子をチャネル層に導入できる。特に、チャネル長が短ければ、加速された電子の速度が低下する前に電子がソース層に到達するため、チャネル長を短くする事により、チャネル層のひずみとの相乗効果で、従来の限界を超えた高速のスイッチング素子を実現する事ができる。更には、縦型トランジスタをＳＧＯＩ基板やＧＯＩ基板に形成するような提案もなされている。
【０００７】
これらチャネル材料やチャネル構造を改良した新型トランジスタとは別に、新たな機能を盛り込んだトランジスタも提案されている。その一例が、スピントランジスタである。スピントランジスタでは、ソース部とドレイン部が共に磁性材料で形成され、ソース部とドレイン部のスピン方向の一致・不一致でトランジスタのＯＮ特性を変化させる。スピン方向は、トランジスタにスピン書き込み配線を設けておけば、トランジスタ形成後に何度でも変更することができる。そのため、多数のトランジスタで構成されるゲートアレイをスピントランジスタで構成すれば、集積回路の作成後に回路特性を書き換えることが可能になる。これにより、プログラマブルな集積回路が実現される。
【０００８】
しかしながら、スピントランジスタには、製造が困難であるという問題がある、特に、ソースドレイン部を形成する困難性が問題となる事が多い。理由は、ソースドレイン部を形成する際には、基板に溝を形成し、当該溝に磁性材料を埋め込むというプロセスが必要となるからである。
【特許文献１】特開平１０−２２５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、トランジスタ及びその製造方法に関して、新たな構造のスピントランジスタ及びその製造方法を提案することを課題とする。
【課題を解決するための手段】
【００１０】
本発明は例えば、磁性体で形成された層を含んでいる第１のソースドレイン層と；前記第１のソースドレイン層上に形成されており、半導体で形成された層を含んでいる、チャネル層と、前記チャネル層上に形成されており、磁性体で形成された層を含んでいる、第２のソースドレイン層と、を含む突起構造と；前記チャネル層の側面に形成されたゲート絶縁膜と；前記ゲート絶縁膜の表面に形成されたゲート電極と；を具備することを特徴とする縦型スピントランジスタである。
【００１１】
本発明は例えば、磁性体で形成された層を含む第１のソースドレイン層を形成し；前記第１のソースドレイン層上に形成され、半導体で形成された層を含む、チャネル層と、前記チャネル層上に形成され、磁性体で形成された層を含む、第２のソースドレイン層と、を含む突起構造を形成し；前記チャネル層の側面にゲート絶縁膜を形成し；前記ゲート絶縁膜の表面にゲート電極を形成する；ことを特徴とする縦型スピントランジスタの製造方法である。
【発明の効果】
【００１２】
本発明は、トランジスタ及びその製造方法に関して、新たな構造のスピントランジスタ及びその製造方法を提案するものである。
【発明を実施するための最良の形態】
【００１３】
（第１実施例）
図１は、第１実施例の縦型スピントランジスタ１０１の側方断面図である。縦型スピントランジスタ１０１の下方には、基板１１１と、絶縁膜１１２と、半導体層１１３が存在する。縦型スピントランジスタ１０１は、第１のソースドレイン層１２１と、チャネル層１２２と、第２のソースドレイン層１２３と、ゲート絶縁膜１３１と、ゲート電極１３２と、絶縁層１４１と、スピン書き込み配線１４２とを具備する。
【００１４】
基板１１１はここでは、半導体基板、具体的には、シリコンで形成されたシリコン基板である。基板１１１上には、絶縁膜１１２が形成されている。絶縁膜１１２はここでは、絶縁物で形成された埋め込み絶縁膜、具体的には、シリコン酸化物で形成された埋め込みシリコン酸化膜である。絶縁膜１１２上には、半導体層１１３が形成されている。半導体層１１３はここでは、Ｇｅ（ゲルマニウム）で形成されたＧｅ層である。縦型スピントランジスタ１０１は、半導体基板１１１と埋め込み絶縁膜１１２と半導体層１１３とを含む多層基板２０１上に設けられている。多層基板２０１はここでは、ＧＯＩ（Germanium on Insulator）基板である。
【００１５】
第１のソースドレイン層１２１は、半導体層１１３上に形成されている。第１のソースドレイン層１２１はここでは、磁性体で形成された磁性層、詳細には、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。チャネル層１２２は、第１のソースドレイン層１２１上に形成されている。チャネル層１２２はここでは、半導体で形成された半導体層、詳細には、ＧａＡｓ又はＧｅで形成されたIII-V族化合物半導体層又はIV族半導体層である。第２のソースドレイン層１２３は、チャネル層１２２上に形成されている。第２のソースドレイン層１２３はここでは、磁性体で形成された磁性層、詳細には、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。縦型スピントランジスタ１０１は、第１のソースドレイン層１２１上に突き出ており、チャネル層１２２と第２のソースドレイン層１２３とを含んでいる、突起構造２０２を備えている。突起構造２０２の形状は、ここでは板状とするが、板状でなくても構わない。第１及び第２のソースドレイン層１２１及び１２３は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
【００１６】
ゲート絶縁膜１３１及びゲート電極１３２は、図１のように、チャネル層１２２の側面に積層されている。ゲート絶縁膜１３１は、チャネル層１２２の側面に形成されており、ゲート電極１３２は、ゲート絶縁膜１３１の表面に形成されている。ゲート絶縁膜１３１はここでは、シリコン酸化物で形成されている。ゲート電極１３２はここでは、ｐ型又はｎ型にドーピングされたポリシリコン又はポリシリコンゲルマニウムで形成されている。ゲート絶縁膜１３１は、ＨｆシリケートやＺｒシリケート等のシリコン酸化膜中にＺｒやＨｆやＬａ等の金属が添加された高誘電率絶縁膜でもよい。ゲート電極１３２は、ＴｉＮやＴａＮ等のメタル電極でもよい。なお、ゲート絶縁膜１３１及びゲート電極１３２は、ここではチャネル層１２２の側面を周回していると想定するが、チャネル層１２２の側面を周回していなくてもよい。
【００１７】
絶縁層１４１及びスピン書き込み配線１４２は、図１のように、第２のソースドレイン層１２３の上面に積層されている。絶縁層１４１は、第２のソースドレイン層１２３上に形成されており、スピン書き込み配線１４２は、絶縁層１４１上に形成されている。絶縁層１４１は、ここではゲート絶縁膜１３１と同じ層であるが、ゲート絶縁膜１３１とは別の層としてもよい。スピン書き込み配線１４２は、磁性層である第２のソースドレイン層１２３のスピン方向を制御するための配線である。このスピン方向は、第１実施例では、電流制御書き込みにより制御するが、第２乃至第５実施例のように、スピン注入書き込みや電圧制御書き込みにより制御してもよい。
【００１８】
このように、図１のスピントランジスタ１０１は、第１のソースドレイン層１２１と、第１のソースドレイン層１２１上に形成されたチャネル層１２２と、チャネル層１２２上に形成された第２のソースドレイン層１２３と、チャネル層１２２（突起構造２０２）の側面に形成されたゲート絶縁膜１３１と、ゲート絶縁膜１３１の表面に形成されたゲート電極１３２とを備えている。即ち、図１のスピントランジスタ１０１は、平面構造が採用された平面スピントランジスタではなく、縦型構造が採用された縦型スピントランジスタとなっている。そのため、図１のスピントランジスタ（縦型スピントランジスタ）１０１は、従来のスピントランジスタ（平面スピントランジスタ）に比べて製造が容易である。例えば、図１のスピントランジスタ１０１のソースドレイン部を形成する際には、基板に溝を形成し、当該溝に磁性材料を埋め込む必要はない。このように、本実施例によれば、スピントランジスタの製造の困難性が軽減される。加えて、本実施例によれば、書き換え可能性という利点を備えるスピントランジスタに更に、リソグラフィ技術の限界を超える短チャネル長という縦型トランジスタの利点を取り入れる事ができる。
【００１９】
図２は、III-V族化合物半導体及びIV族半導体の格子定数の比較図である。
【００２０】
本実施例の第１及び第２のソースドレイン層１２１及び１２３はそれぞれ、Ｆｅ３Ｓｉで形成されている。Ｆｅ３Ｓｉの格子定数は、成膜温度等によってわずかに変化するが、ＧｅやＧａＡｓの格子定数とほぼ一致する。そのため、Ｆｅ３Ｓｉ層上には好適なＧｅ層やＧａＡｓ層を形成できると共に、Ｇｅ層やＧａＡｓ層上には好適なＦｅ３Ｓｉ層を形成できる。そのため、本実施例では、チャネル層１２２の形成材料として、ＧｅやＧａＡｓが採用されている。IV族半導体であるＧｅを採用する事には、材料の確保が比較的容易であるという利点がある。III-V族化合物半導体であるＧａＡｓを採用する事には、高電子移動度のIII-V族化合物半導体でチャネル層１２２を形成でき、駆動力の高いｎ型ＭＯＳＦＥＴを実現できるという利点がある。
【００２１】
チャネル層１２２の形成材料として採用可能なIII-V族化合物半導体の別の例として、ＩｎＧａＰが挙げられる。図２に示す通り、ＧａＰの格子定数はＦｅ３Ｓｉの格子定数に比べて小さく、ＩｎＰの格子定数はＦｅ３Ｓｉの格子定数に比べて大きい。よって、ＩｎＧａＰの格子定数は、ＩｎとＧａの混合比を調整する事で、Ｆｅ３Ｓｉの格子定数に近い値とする事ができる。そのようなＩｎＧａＰが、チャネル層１２２の形成材料として採用される。これにより、駆動力の高いｎ型ＭＯＳＦＥＴが実現される。チャネル層１２２の形成材料として、Ｆｅ３Ｓｉと格子定数が近いその他のIII-V族化合物半導体を採用してもよい。
【００２２】
また、本実施例では、半導体層１１３の形成材料として、Ｇｅが採用されている。Ｇｅの格子定数が、Ｆｅ３Ｓｉの格子定数とほぼ一致するからである。本実施例の半導体層１１３は、半導体基板上に形成された絶縁膜上に形成されている半導体層であるが、半導体基板でもよい。即ち、Ｇｅ層１１３は、ＧＯＩ（Germanium on Insulator）基板２０１のＧＯＩ層ではなく、Ｇｅ基板でもよい。但し、半導体層１１３として半導体基板上部の半導体層を採用する事には、素子容量の低減が可能という利点がある。また、Ｇｅ層１１３としてＧＯＩ基板２０１のＧＯＩ層を採用する事には、Ｇｅ基板より大口径基板が容易に利用できるという利点がある。
【００２３】
なお、半導体層１１３とチャネル層１２２との格子不整合は、１％以下である事が望ましい。格子不整合が１％以下であれば一般に、良質なヘテロ成長が可能である。逆に格子不整合が１％以上であると一般に、膜厚の増大に伴って転位の発生確率が増大するため、膜厚設計に注意が必要となる。同様に、半導体層１１３と第１及び第２のソースドレイン層１２１及び１２３とチャネル層１２２との間の格子不整合は、１％以下である事が望ましい。なお、ＧｅとＧａＡｓとの格子不整合は、図２の格子定数から算出して、約０．４％である。一方、ＳｉとＧａＡｓとの格子不整合は、図２の格子定数から算出して、約４％である。
【００２４】
１）半導体層１１３
半導体層１１３について説明する。
【００２５】
半導体層１１３は、Ｓｉ（シリコン）層又はＳｉＧｅ（シリコンゲルマニウム）層でもよい。前者の場合、半導体層１１３は、ＳＯＩ（Silicon on Insulator）基板のＳＯＩ層でも、Ｓｉ基板でもよい。一般的には、ＳＯＩ基板よりもＳｉ基板の方が低コストである。後者の場合、半導体層１１３は、ＳＧＯＩ（Silicon Germanium on Insulator）基板のＳＧＯＩ層でも、ＳｉＧｅ基板でもよい。
【００２６】
これらの場合には、第１，第２のソースドレイン層１２１，１２３やチャネル層１２２の形成材料として、Ｆｅ３ＳｉやＧａＡｓ以外の材料を選ぶ事も可能である。この場合、半導体層１１３の格子間隔が第１，第２のソースドレイン層１２１，１２３やチャネル層１２２の格子間隔に与える影響を考慮する必要がある。第１，第２のソースドレイン層１２１，１２３の格子定数は、半導体層１１３の格子定数とできるだけ整合させる事が望ましい。しかしながら、チャネル層１２２の格子定数は、半導体層１１３の格子定数とわずかに異なるものとしてもよい。これにより、チャネル層１２２を構成する半導体にひずみが導入され、チャネル層１２２内のキャリアの移動度が向上するからである。
【００２７】
例えば、半導体層１１３をＧｅ組成率８０％のＳｉＧｅ層とし、第１のソースドレイン層１２１をこの層と整合する磁性層とし、チャネル層１２２をＧｅ層とする。この場合、チャネル層１２２の格子定数が、半導体層１１３の格子定数よりもわずかに大きいため、チャネル層１２２は、横方向には圧縮ひずみを受けて縮み、縦方向には引っ張りひずみを受けて伸びる（図３）。引っ張りひずみの印加方向がチャネル電流方向となっているため、引っ張りひずみによりチャネル層１２２内のキャリアの移動度が増大する。
【００２８】
なお、第１及び第２のソースドレイン層１２１及び１２３を構成する磁性体の例としては、Ｆｅ３Ｓｉの他、フルホイスラー合金が挙げられる。また、第１のソースドレイン層１２１の形成材料と第２のソースドレイン層１２３の形成材料は、同じ材料でも別の材料でも構わない。
【００２９】
２）半導体層１１３の表面構造
半導体層１１３の表面構造について説明する。
【００３０】
半導体層１１３の表面（上面）はここでは、図４の座標系Ｘに示すように、（１００）面とする。Ｓｉ−ＬＳＩでは通常、（１００）面を主面とする基板が採用される。そのため、半導体層１１３の表面を（１００）面とする事に特別な困難はない。
【００３１】
この場合、トランジスタ１０１のチャネル電流方向は＜１００＞方向となり、素子設計上問題はない。また、この場合には、突起構造２０２の形状を、広い２側面と狭い２側面とを有する薄い板状とし、広い２側面を（００１）面とする事ができる。そして、チャネル層１２２の側面にゲート絶縁膜１３１を形成する際、ゲート絶縁膜１３１と接する面を主に（００１）面とする事で、界面準位の低い界面を形成する事ができる。また、板形状の厚さを２０ｎｍ以下とすれば、ショートチャネル効果に有利な構造が得られる。
【００３２】
半導体層１１３の表面（上面）は、図４の座標系Ｙに示すように、（１１０）面としてもよい。この場合、トランジスタ１０１のチャネル電流方向は＜１１０＞方向となるため、ｐ型チャネルの移動度が向上する。また、この場合にも、突起構造２０２の形状を、広い２側面と狭い２側面とを有する薄い板状とし、広い２側面を（００１）面とする事が可能である。その効果は、前述の場合と同様である。
【００３３】
３）スピン書き込み配線１４２
スピン書き込み配線１４２について説明する。
【００３４】
本実施例では、スピントランジスタ１０１に、スピン書き込み配線１４２が設けられている。よって、本実施例では、トランジスタ１０１の形成後にトランジスタ１０１の特性を変更することができる。
【００３５】
また、本実施例では、上部のソースドレイン層１２３と下部のソースドレイン層１２１とが共に磁性層となっている。しかし、本実施例では、上部のソースドレイン層１２３のスピン方向を制御するためのスピン書き込み配線１４２は設けられているものの、下部のソースドレイン層１２１のスピン方向を制御するためのスピン書き込み配線は設けられていない。これは、上部のソースドレイン層１２３と下部のソースドレイン層１２１のスピン方向の一致・不一致を制御するという目的のためには、これらの両方にスピン書き換え機構を設ける必要はなく、これらの片方のみにスピン書き換え機構を設ければ十分だからである。本実施例では、素子形成時に、上部のソースドレイン層１２３と下部のソースドレイン層１２１とが共に磁化され、これらのスピン方向が揃えられる。一方、特性変更時には、上部のソースドレイン層１２３のスピン方向が書き換えられ、トランジスタ１０１の特性が変更される。
【００３６】
更に、本実施例では、スピントランジスタ１０１の構造として、縦型構造が採用されている。そのため、本実施例では、スピン書き込み配線１４２を、縦型構造の上部、即ち、上部のソースドレイン層１２３の上部に設けることができる。そのため、本実施例では、スピン書き込み配線１４２を容易に作製することができる。
【００３７】
４）ＣＭＯＳＦＥＴ
本実施例では、ＳＯＩ（Silicon on Insulator）基板のＳｉ層上にＳｉＧｅ結晶層をエピタキシャル成長で成膜し、ＳＯＩ基板を高温で熱酸化する事で、ＧＯＩ構造を実現する。従って、本実施例では、図１のように、基板１１１上のある領域にはＧｅ層（半導体層）１１３を形成し、基板１１１上のある領域にはＳｉ層（残存半導体層）１５１を残す事が可能である。
【００３８】
よって、本実施例では、図５のように、残存半導体層１５１上にトランジスタ３０１を形成する事ができる。図５のトランジスタ３０１は、残存半導体層１５１上に形成されたゲート絶縁膜３１１と、ゲート絶縁膜３１１上に形成されたゲート電極３１２とを備えるｐ型トランジスタである。残存半導体層１５１上には、メモリ素子を形成してもよい。
【００３９】
また、本実施例では、図６のように、絶縁膜１１２を剥離し、基板１１１を露出させ、基板１１１の露出面上にトランジスタ４０１を形成する事もできる。図６のトランジスタ４０１は、基板１１１の上記露出面上に形成されたゲート絶縁膜４１１と、ゲート絶縁膜４１１上に形成されたゲート電極４１２とを備えるｐ型トランジスタである。基板１１１の上記露出面上には、メモリ素子を形成してもよい。
【００４０】
更には、エピタキシャル成長と熱酸化とをいくつかの条件で繰り返し、絶縁膜１１２上にＧｅ層とＳｉＧｅ層の両方を形成し、Ｇｅ層上とＳｉＧｅ層上とに互いに特性の異なるトランジスタを形成してもよい。例えば、Ｇｅ層上にｎ型の縦型スピントランジスタを形成し、ＳｉＧｅ層上にｐ型のトランジスタを形成する事で、ＣＭＯＳＦＥＴを形成する事が可能である。この場合、ｐ型のトランジスタは、プレーナー型（平面型）、マルチゲート型、ゲートオールアラウンド型等、縦型トランジスタ以外のトランジスタでもよい。上記ｎ型の縦型トランジスタと上記ｐ型のトランジスタはそれぞれ、Ｇｅ層上とＳｉＧｅ層上に形成する代わりに、ＳｉＧｅ層上とＧｅ層上に形成してもよいし、互いにＧｅ組成率の異なる第１のＳｉＧｅ層上と第２のＳｉＧｅ層上に形成してもよい。
【００４１】
５）縦型スピントランジスタ１０１の製造方法
図７Ａ乃至Ｈは、第１実施例の縦型スピントランジスタ１０１の製造工程図である。
【００４２】
先ず、ＳＯＩ（Silicon on Insulator）基板５０１を用意する。ＳＯＩ基板５０１は、基板１１１と、絶縁膜１１２と、Ｓｉ層（ＳＯＩ層）５１１とを有している。Ｓｉ層５１１の厚さはここでは、２０ｎｍとする。次に、ＵＨＶ−ＣＶＤ法、ＬＰ−ＣＶＤ法、又はＭＢＥ法により、Ｓｉ層５１１上にＳｉＧｅ層５１２を形成すると共に、ＳｉＧｅ層５１２上にＳｉキャップ層５１３を形成する。ＳｉＧｅ層５１２内のＳｉとＧｅの組成比はここでは、Ｓｉ：Ｇｅ＝０．９：０．１とする。ＳｉＧｅ層５１２の厚さはここでは、１５０ｎｍとする。Ｓｉキャップ層５１３の厚さはここでは、５ｎｍとする（図７Ａ）。
【００４３】
なお、ＳｉＧｅ層５１２及びＳｉキャップ層５１３の膜厚は共に、成長温度における臨界膜厚を下回っているため、ＳｉＧｅ層５１２及びＳｉキャップ層５１３の膜中に転位は生じない。
【００４４】
次に、このＳＯＩ基板５０１を酸化炉に投入し、摂氏１０００度の温度下にて、窒素で５０％に希釈した酸素ガスを用いて、ＳｉＧｅ層５１２の厚さが２５ｎｍになるまで酸化を行う。この酸化により、Ｇｅ原子は、埋め込み酸化膜１１２と熱酸化膜５２２とに挟まれた結晶層５２１内で十分に拡散するが、これらの酸化膜を透過する事はできない。そのため、熱酸化の進行に伴い、結晶層５２１の厚さは薄くなり、結晶層５２１内のＧｅ組成率は７０％まで増大する（図７Ｂ）。
【００４５】
この酸化の際には、酸化温度がＳｉＧｅの融点を超えないよう注意する必要がある。熱酸化の進行に伴い、Ｇｅが濃縮され、ＳｉＧｅの融点が低下するからである。Ｇｅ組成率７０％のＳｉＧｅ結晶層５２１を得るためには、最終的な酸化温度は摂氏１０２５度以下でなければならない。酸化時間をできるだけ短くするためには、酸化開始直後は酸化温度を高くしておき、熱酸化の進行に伴い酸化温度を連続的又は段階的に下げていくのが有効である。
【００４６】
その後、更に熱酸化を継続する事で、Ｇｅ層（半導体層）１１３が得られる。半導体層１１３は、Ｇｅ組成率７０％のＳｉＧｅ結晶層５２１でも構わない。次に、表面洗浄を実施した後、ＵＨＶ−ＣＶＤ法、ＬＰ−ＣＶＤ法、ＭＢＥ法、又はスパッタ法により、第１のＦｅ３Ｓｉ層（第１のソースドレイン層）１２１と、ＧａＡｓ層（チャネル層）１２２と、第２のＦｅ３Ｓｉ層（第２のソースドレイン層）１２３とを、順次全面に堆積する。第１のＦｅ３Ｓｉ層１２１の厚さはここでは、５０ｎｍとする。ＧａＡｓ層１２２の厚さはここでは、２０ｎｍとする。第２のＦｅ３Ｓｉ層１２３の厚さはここでは、５０ｎｍとする。チャネル層１２２は、Ｇｅ層でも構わない（図７Ｃ）。
【００４７】
次に、第２のＦｅ３Ｓｉ層１２３上に堆積酸化膜等の保護層を形成し、当該保護層上にフォトレジストを形成し、当該フォトレジストからなるレジストパターンを形成する。次に、当該レジストパターンをマスクとするＲＩＥにより、第２のＦｅ３Ｓｉ層１２３及びＧａＡｓ層１２２をエッチング加工する。これにより、第２のＦｅ３Ｓｉ層１２３とＧａＡｓ層１２２とを含む突起構造２０２が形成される。上記レジストパターンは、エッチング加工後に剥離される（図７Ｄ）。
【００４８】
なお、Ｆｅ３Ｓｉ層には、ＧａＡｓ層よりもエッチングされにくいという特性がある。そのため、上記エッチング加工では、第２のＦｅ３Ｓｉ層１２３のエッチングの完了後、ＧａＡｓ層１２２のエッチングが即座に完了する。そのため、ＧａＡｓ層１２２のエッチング完了直後に上記エッチング加工を停止するのは難しい。よって、本実施例では、第１のＦｅ３Ｓｉ層１２１のエッチングがわずかに開始したところで、上記エッチング加工が停止するようにしてもよい。この場合、突起構造２０２には、第２のＦｅ３Ｓｉ層１２３とＧａＡｓ層１２２とに加え、第１のＦｅ３Ｓｉ層１２１の一部（上部）が含まれる事になる。
【００４９】
次に、ＣＶＤ法により、ゲート絶縁膜１３１を全面に堆積する。これにより、突起構造２０２（チャネル層１２２）を取り囲むゲート絶縁膜１３１が形成される。ゲート絶縁膜１３１の厚さはここでは、２ｎｍとする。ゲート絶縁膜１３１は、突起構造２０２の側面と上面に堆積される。突起構造２０２の上面に堆積されたゲート絶縁膜１３１は、スピン書き換え機構を構成する絶縁層１４１となる（図７Ｅ）。
【００５０】
ゲート絶縁膜１３１は、ここではシリコン酸化膜（ＳｉＯ２）とするが、シリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯｘＮｙ）でも構わない。また、ゲート絶縁膜１３１は、Ａｌ２Ｏ３やＴａ２Ｏ５やＴｉＯ２やＹ２Ｏ３やＨｆＯ２等の高誘電率絶縁膜でも構わない。また、ゲート絶縁膜１３１は、ＳｉＯ２とＡｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，Ｙ２Ｏ３，又はＨｆＯ２とを混合した高誘電率絶縁膜でも構わない。また、ゲート絶縁膜１３１は、Ｇｅ窒化膜やＧｅ酸窒化膜でも構わない。Ｇｅ酸窒化膜は、プラズマＣＶＤ法の他、Ｇｅ層表面をアンモニアガス又は窒素ガスを用いて酸窒化する事でも形成可能である。
【００５１】
次に、ＣＶＤ法により、ゲート電極層１３２を全面に堆積する。これにより、突起構造２０２（チャネル層１２２）を取り囲むゲート電極層１３２が形成される。ゲート電極層１３２の厚さはここでは、２０〜２５ｎｍとする。ゲート電極層１３２はここでは、ポリシリコン層とする。次に、ゲート電極層１３２に対するイオン注入を行い、ゲート電極層１３２を高濃度のｎ型層とする。当該イオン注入では、５×１０１５ｃｍ−２のドース量でリンが注入される。次に、ウェーハのアニーリングを行う（図７Ｆ）。
【００５２】
なお、ゲート電極層１３２をＣＶＤ法により堆積する際に、ゲート電極層１３２にドーパントを添加しても構わない。これにより、低抵抗のゲート電極層１３２が形成される。また、ゲート電極層１３２は、メタル層でも構わない。
【００５３】
次に、平坦化処理により、突起構造２０２上のゲート電極層１３２を除去する。これにより、突起構造２０２上のゲート絶縁膜１３１（絶縁層１４１）が露出する。次に、フォトリソグラフィにより、ゲート電極層１３２を加工する。これにより、突起構造２０２を取り囲むゲート電極１３２が完成する（図７Ｇ）。
【００５４】
次に、ＣＶＤ法により、スピン書き込み配線層１４２を全面に堆積する。次に、フォトリソグラフィにより、スピン書き込み配線層１４２を加工する。これにより、スピン書き込み配線１４２が絶縁層１４１上に形成される（図７Ｈ）。同様に、ゲート用、ソース用、ドレイン用の電極も形成される。これらの電極の形成前には予め、ゲート絶縁膜１３１等に開口部が設けられる。
【００５５】
このようにして、図１の縦型スピントランジスタ１０１が、ＧＯＩ基板２０１上に形成される。更に、既知の方法等により、図５のトランジスタ３０１や、図６のトランジスタ４０１や、第４節（ＣＭＯＳＦＥＴ）で説明したトランジスタ等を、基板１１１上に形成してもよい。
【００５６】
以下、第２乃至第５実施例について説明する。第２乃至第５実施例は第１実施例の変形実施例であり、第２乃至第５実施例については第１実施例との相違点を中心に説明する。
【００５７】
（第２実施例）
図８Ａは、第２実施例の縦型スピントランジスタ１０１の側方断面図である。図８Ａの縦型スピントランジスタ１０１の下方には、基板１１１と、絶縁膜１１２と、半導体層１１３とが存在する。図８Ａの縦型スピントランジスタ１０１は、第１のソースドレイン層１２１と、チャネル層１２２と、第２のソースドレイン層１２３と、ゲート絶縁膜１３１と、ゲート電極１３２と、スピン書き込み層１６１とを具備する。
【００５８】
第２実施例の縦型スピントランジスタ１０１は、スピン書き込み配線１４２ではなく、磁性層を含むスピン書き込み層１６１を備えており、第２実施例の縦型スピントランジスタ１０１では、電流制御書き込み方式の代わりに、スピン注入書き込み方式が採用されている。
【００５９】
第１のソースドレイン層１２１は、半導体層１１３上に形成されている。第１のソースドレイン層１２１はここでは、磁性体で形成された磁性層、詳細には、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。第１のソースドレイン層１２１は、フルホイスラー合金磁性薄膜でも構わない。第１のソースドレイン層１２１に採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。
【００６０】
チャネル層１２２は、第１のソースドレイン層１２１上に形成されている。チャネル層１２２はここでは、半導体で形成された半導体層、詳細には、ＧａＡｓ又はＧｅで形成されたIII-V族化合物半導体層又はIV族半導体層である。
【００６１】
第２のソースドレイン層１２３は、チャネル層１２２上に形成されている。第２のソースドレイン層１２３はここでは、磁性体で形成された磁性層、詳細には、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。第２のソースドレイン層１２３は、フルホイスラー合金磁性薄膜でも構わない。第２のソースドレイン層１２３に採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。
【００６２】
スピン書き込み層１６１は、第２のソースドレイン層１２３上に形成されている。スピン書き込み層１６１はここでは、非磁性体で形成された非磁性層１６１Ａと、磁性体で形成された磁性層１６１Ｂと、磁性体で形成された磁性層１６１Ｃとを順次積層した３層膜である。非磁性層１６１Ａはここでは、トンネル障壁として機能するトンネル障壁層である。スピン書き込み層１６１に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、ＧａＡｓやＧｅと格子定数が近くエピタキシャル成長可能なＭｇＯが挙げられる。非磁性層１６１Ａは、ＣｒやＶ等のｂｃｃ非磁性金属層でも構わない。磁性層１６１Ｂはここでは、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。磁性層１６１Ｂは、フルホイスラー合金磁性薄膜でも構わない。磁性層１６１Ｂに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。磁性層１６１Ｃはここでは、反強磁性体で形成された反強磁性層である。磁性層１６１Ｃに採用する反強磁性体としては、特に制限は無いが、ＩｒＭｎやＰｔＭｎやＦｅＭｎが例示される。
【００６３】
スピン書き込み層１６１は、磁性層である第２のソースドレイン層１２３のスピン方向を制御するための層である。本実施例では、電流を上向きに流すか下向きに流すかにより、第２のソースドレイン層１２３のスピン方向（磁化方向）を変化させる事ができる。
【００６４】
縦型スピントランジスタ１０１は、チャネル層１２２と第２のソースドレイン層１２３とスピン書き込み層１６１とを含む突起構造２０２を備えている。突起構造２０２の形状は、ここでは板状とするが、板状でなくても構わない。第１及び第２のソースドレイン層１２１及び１２３は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
【００６５】
（第３実施例）
図８Ｂは、第３実施例の縦型スピントランジスタ１０１の側方断面図である。図８Ｂの縦型スピントランジスタ１０１の下方には、基板１１１と、絶縁膜１１２と、半導体層１１３とが存在する。図８Ｂの縦型スピントランジスタ１０１は、第１のソースドレイン層１２１と、チャネル層１２２と、第２のソースドレイン層１２３と、ゲート絶縁膜１３１と、ゲート電極１３２と、スピン書き込み層１６１とを具備する。
【００６６】
第３実施例の縦型スピントランジスタ１０１は、スピン書き込み配線１４２ではなく、磁性層を含むスピン書き込み層１６１を備えており、第３実施例の縦型スピントランジスタ１０１では、電流制御書き込み方式の代わりに、スピン注入書き込み方式が採用されている。
【００６７】
第１のソースドレイン層１２１は、半導体層１１３上に形成されている。第１のソースドレイン層１２１はここでは、磁性体で形成された磁性層１２１Ａと、非磁性体で形成された非磁性層１２１Ｂとを順次積層した２層膜である。磁性層１２１Ａはここでは、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。磁性層１２１Ａは、フルホイスラー合金磁性薄膜でも構わない。磁性層１２１Ａに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。非磁性層１２１Ｂはここでは、トンネル障壁として機能するトンネル障壁層である。第１のソースドレイン層１２１に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、ＧａＡｓやＧｅと格子定数が近くエピタキシャル成長可能なＭｇＯが挙げられる。非磁性層１２１Ｂは、ＣｒやＶ等のｂｃｃ非磁性金属層でも構わない。
【００６８】
チャネル層１２２は、第１のソースドレイン層１２１上に形成されている。チャネル層１２２はここでは、半導体で形成された半導体層、詳細には、ＧａＡｓ又はＧｅで形成されたIII-V族化合物半導体層又はIV族半導体層である。
【００６９】
第２のソースドレイン層１２３は、チャネル層１２２上に形成されている。第２のソースドレイン層１２３はここでは、非磁性体で形成された非磁性層１２３Ａと、磁性体で形成された磁性層１２３Ｂとを順次積層した２層膜である。非磁性層１２３Ａはここでは、トンネル障壁として機能するトンネル障壁層である。第２のソースドレイン層１２３に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、ＧａＡｓやＧｅと格子定数が近くエピタキシャル成長可能なＭｇＯが挙げられる。非磁性層１２３Ａは、ＣｒやＶ等のｂｃｃ非磁性金属層でも構わない。磁性層１２３Ｂはここでは、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。磁性層１２３Ｂは、フルホイスラー合金磁性薄膜でも構わない。磁性層１２３Ｂに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。
【００７０】
スピン書き込み層１６１は、第２のソースドレイン層１２３上に形成されている。スピン書き込み層１６１はここでは、非磁性体で形成された非磁性層１６１Ａと、磁性体で形成された磁性層１６１Ｂと、磁性体で形成された磁性層１６１Ｃとを順次積層した３層膜である。非磁性層１６１Ａはここでは、トンネル障壁として機能するトンネル障壁層である。スピン書き込み層１６１に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、ＧａＡｓやＧｅと格子定数が近くエピタキシャル成長可能なＭｇＯが挙げられる。非磁性層１６１Ａは、ＣｒやＶ等のｂｃｃ非磁性金属層でも構わない。磁性層１６１Ｂはここでは、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。磁性層１６１Ｂは、フルホイスラー合金磁性薄膜でも構わない。磁性層１６１Ｂに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。磁性層１６１Ｃはここでは、反強磁性体で形成された反強磁性層である。磁性層１６１Ｃに採用する反強磁性体としては、特に制限は無いが、ＩｒＭｎやＰｔＭｎやＦｅＭｎが例示される。
【００７１】
スピン書き込み層１６１は、磁性層を含む第２のソースドレイン層１２３のスピン方向を制御するための層である。本実施例では、電流を上向きに流すか下向きに流すかにより、第２のソースドレイン層１２３のスピン方向（磁化方向）を変化させる事ができる。
【００７２】
縦型スピントランジスタ１０１は、チャネル層１２２と第２のソースドレイン層１２３とスピン書き込み層１６１とを含む突起構造２０２を備えている。突起構造２０２の形状は、ここでは板状とするが、板状でなくても構わない。第１及び第２のソースドレイン層１２１及び１２３は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
【００７３】
（第４実施例）
図８Ｃは、第４実施例の縦型スピントランジスタ１０１の側方断面図である。図８Ｃの縦型スピントランジスタ１０１の下方には、基板１１１と、絶縁膜１１２と、半導体層１１３とが存在する。図８Ｃの縦型スピントランジスタ１０１は、第１のソースドレイン層１２１と、チャネル層１２２と、第２のソースドレイン層１２３と、ゲート絶縁膜１３１と、ゲート電極１３２と、スピン書き込み層１６１とを具備する。
【００７４】
第４実施例の縦型スピントランジスタ１０１は、スピン書き込み配線１４２ではなく、磁性層であるスピン書き込み層１６１を備えており、第４実施例の縦型スピントランジスタ１０１では、電流制御書き込み方式の代わりに、電圧制御書き込み方式が採用されている。
【００７５】
第１のソースドレイン層１２１は、半導体層１１３上に形成されている。第１のソースドレイン層１２１はここでは、磁性体で形成された磁性層、詳細には、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。第１のソースドレイン層１２１は、フルホイスラー合金磁性薄膜でも構わない。第１のソースドレイン層１２１に採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。
【００７６】
チャネル層１２２は、第１のソースドレイン層１２１上に形成されている。チャネル層１２２はここでは、半導体で形成された半導体層、詳細には、ＧａＡｓ又はＧｅで形成されたIII-V族化合物半導体層又はIV族半導体層である。
【００７７】
第２のソースドレイン層１２３は、チャネル層１２２上に形成されている。第２のソースドレイン層１２３はここでは、磁性体で形成された磁性層、詳細には、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。第２のソースドレイン層１２３は、フルホイスラー合金磁性薄膜でも構わない。第２のソースドレイン層１２３に採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。
【００７８】
スピン書き込み層１６１は、第２のソースドレイン層１２３上に形成されている。スピン書き込み層１６１はここでは、磁性体で形成された磁性層、詳細には、反強磁性強誘電体、強磁性強誘電体、又はフェリ磁性強誘電体で形成された反強磁性強誘電層、強磁性強誘電層、又はフェリ磁性強誘電層である。スピン書き込み層１６１に採用する磁性体としては、Ｃｒ２Ｏ３やＢｉ２ＦｅＣｒＯ６やＢｉ１−ｘＢａｘＦｅＯ３やＢｉＦｅＯ３やＢａＴｉＯ３−ＣｏＦｅ２Ｏ４ナノ構造やＰｂＴｉＯ３−ＣｏＦｅ２Ｏ４ナノ構造が好ましい。
【００７９】
スピン書き込み層１６１は、磁性層である第２のソースドレイン層１２３のスピン方向を制御するための層である。本実施例では、図８Ｃに±Ｖで示すように、ゲート−ドレイン（又はゲート−ソース）間に電圧を印加する事で、スピン書き込みを行う事ができる。本実施例では、書き込み時と読み出し時で電圧印加方法が異なるため、書き込み時と読み出し時の電圧マージンに注意する必要はない。これは、電圧制御書き込み方式がスピン注入書き込み方式よりも優れている点の一例である。本実施例では、電圧±Ｖの変化により、第２のソースドレイン層１２３のスピン方向（磁化方向）を変化させる事ができる。
【００８０】
縦型スピントランジスタ１０１は、チャネル層１２２と第２のソースドレイン層１２３とスピン書き込み層１６１とを含む突起構造２０２を備えている。突起構造２０２の形状は、ここでは板状とするが、板状でなくても構わない。第１及び第２のソースドレイン層１２１及び１２３は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
【００８１】
（第５実施例）
図８Ｄは、第５実施例の縦型スピントランジスタ１０１の側方断面図である。図８Ｄの縦型スピントランジスタ１０１の下方には、基板１１１と、絶縁膜１１２と、半導体層１１３とが存在する。図８Ｄの縦型スピントランジスタ１０１は、第１のソースドレイン層１２１と、チャネル層１２２と、第２のソースドレイン層１２３と、ゲート絶縁膜１３１と、ゲート電極１３２と、スピン書き込み層１６１とを具備する。
【００８２】
第５実施例の縦型スピントランジスタ１０１は、スピン書き込み配線１４２ではなく、磁性層であるスピン書き込み層１６１を備えており、第５実施例の縦型スピントランジスタ１０１では、電流制御書き込み方式の代わりに、電圧制御書き込み方式が採用されている。
【００８３】
第１のソースドレイン層１２１は、半導体層１１３上に形成されている。第１のソースドレイン層１２１はここでは、磁性体で形成された磁性層１２１Ａと、非磁性体で形成された非磁性層１２１Ｂとを順次積層した２層膜である。磁性層１２１Ａはここでは、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。磁性層１２１Ａは、フルホイスラー合金磁性薄膜でも構わない。磁性層１２１Ａに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。非磁性層１２１Ｂはここでは、トンネル障壁として機能するトンネル障壁層である。第１のソースドレイン層１２１に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、ＧａＡｓやＧｅと格子定数が近くエピタキシャル成長可能なＭｇＯが挙げられる。
【００８４】
チャネル層１２２は、第１のソースドレイン層１２１上に形成されている。チャネル層１２２はここでは、半導体で形成された半導体層、詳細には、ＧａＡｓ又はＧｅで形成されたIII-V族化合物半導体層又はIV族半導体層である。
【００８５】
第２のソースドレイン層１２３は、チャネル層１２２上に形成されている。第２のソースドレイン層１２３はここでは、非磁性体で形成された非磁性層１２３Ａと、磁性体で形成された磁性層１２３Ｂとを順次積層した２層膜である。非磁性層１２３Ａはここでは、トンネル障壁として機能するトンネル障壁層である。第２のソースドレイン層１２３に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、ＧａＡｓやＧｅと格子定数が近くエピタキシャル成長可能なＭｇＯが挙げられる。磁性層１２３Ｂはここでは、Ｆｅ３Ｓｉで形成されたＦｅ３Ｓｉ強磁性層である。磁性層１２３Ｂは、フルホイスラー合金磁性薄膜でも構わない。磁性層１２３Ｂに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、Ｃｏ２ＦｅＡｌｘＳｉ１−ｘやＣｏ２ＭｎＳｉｘＡｌ１−ｘ等のＣｏ系フルホイスラー合金が好ましい。
【００８６】
スピン書き込み層１６１は、第２のソースドレイン層１２３上に形成されている。スピン書き込み層１６１はここでは、磁性体で形成された磁性層、詳細には、反強磁性強誘電体、強磁性強誘電体、又はフェリ磁性強誘電体で形成された反強磁性強誘電層、強磁性強誘電層、又はフェリ磁性強誘電層である。スピン書き込み層１６１に採用する磁性体としては、Ｃｒ２Ｏ３やＢｉ２ＦｅＣｒＯ６やＢｉ１−ｘＢａｘＦｅＯ３やＢｉＦｅＯ３やＢａＴｉＯ３−ＣｏＦｅ２Ｏ４ナノ構造やＰｂＴｉＯ３−ＣｏＦｅ２Ｏ４ナノ構造が好ましい。
【００８７】
スピン書き込み層１６１は、磁性層を含む第２のソースドレイン層１２３のスピン方向を制御するための層である。本実施例では、図８Ｄに±Ｖで示すように、ゲート−ドレイン（又はゲート−ソース）間に電圧を印加する事で、スピン書き込みを行う事ができる。本実施例では、書き込み時と読み出し時で電圧印加方法が異なるため、書き込み時と読み出し時の電圧マージンに注意する必要はない。これは、電圧制御書き込み方式がスピン注入書き込み方式よりも優れている点の一例である。本実施例では、電圧±Ｖの変化により、第２のソースドレイン層１２３のスピン方向（磁化方向）を変化させる事ができる。
【００８８】
縦型スピントランジスタ１０１は、チャネル層１２２と第２のソースドレイン層１２３とスピン書き込み層１６１とを含む突起構造２０２を備えている。突起構造２０２の形状は、ここでは板状とするが、板状でなくても構わない。第１及び第２のソースドレイン層１２１及び１２３は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
【００８９】
１）スピン書き込み層１６１
第２乃至第５実施例では、スピントランジスタ１０１に、スピン書き込み層１６１が設けられている。よって、第２乃至第５実施例では、第１実施例と同様、トランジスタ１０１の形成後にトランジスタ１０１の特性を変更することができる。
【００９０】
また、これらの実施例では、上部のソースドレイン層１２３と下部のソースドレイン層１２１とが共に磁性層を含んでいる。しかし、これらの実施例では、上部のソースドレイン層１２３のスピン方向を制御するためのスピン書き込み層１６１は設けられているものの、下部のソースドレイン層１２１のスピン方向を制御するためのスピン書き込み層は設けられていない。これは、上部のソースドレイン層１２３と下部のソースドレイン層１２１のスピン方向の一致・不一致を制御するという目的のためには、これらの両方にスピン書き換え機構を設ける必要はなく、これらの片方のみにスピン書き換え機構を設ければ十分だからである。これらの実施例では、素子形成時に、上部のソースドレイン層１２３と下部のソースドレイン層１２１とが共に磁化され、これらのスピン方向が揃えられる。一方、特性変更時には、上部のソースドレイン層１２３のスピン方向が書き換えられ、トランジスタ１０１の特性が変更される。
【００９１】
更に、これらの実施例では、スピントランジスタ１０１の構造として、縦型構造が採用されている。そのため、これらの実施例では、スピン書き込み層１６１を、縦型構造の上部、即ち、上部のソースドレイン層１２３の上部に設けることができる。そのため、これらの実施例では、スピン書き込み層１６１を容易に作製することができる。
【００９２】
２）縦型スピントランジスタ１０１の製造方法
第２乃至第５実施例の縦型スピントランジスタ１０１の製造方法は、第１実施例の縦型スピントランジスタ１０１の製造方法とほぼ同様である。主な相違点は、図７Ｃの工程の最後で更に、第２のソースドレイン層１２３上にスピン書き込み層１６１を堆積する点と、図７Ｄの工程で、スピン書き込み層１６１と第２のソースドレイン層１２３とチャネル層１２２とを含む突起構造２０２を形成する点と、図７Ｈの工程で、スピン書き込み配線１４２を形成する必要がない点である。
【００９３】
３）縦型スピントランジスタ１０１の縦型構造
第１乃至第５実施例における第１のソースドレイン層１２１は、その全部又はその一部が磁性体で形成されている層である。例えば、第２実施例における第１のソースドレイン層１２１は、その全部が磁性体で形成されている層であり、磁性層のみを含んでいる。例えば、第３実施例における第１のソースドレイン層１２１は、その一部が磁性体で形成されている層であり、磁性層と非磁性層とを含んでいる。
【００９４】
同様に、第１乃至第５実施例における第２のソースドレイン層１２３は、その全部又はその一部が磁性体で形成されている層である。例えば、第４実施例における第２のソースドレイン層１２３は、その全部が磁性体で形成されている層であり、磁性層のみを含んでいる。例えば、第５実施例における第２のソースドレイン層１２３は、その一部が磁性体で形成されている層であり、磁性層と非磁性層とを含んでいる。
【００９５】
また、第１乃至第５実施例におけるチャネル層１２２は、１層の半導体層を含む単層膜であるが、１層以上の半導体層を含む多層膜でもよい。
【００９６】
このように、第１乃至第５実施例の縦型スピントランジスタ１０１はそれぞれ、磁性体で形成された層（磁性層）を含む第１のソースドレイン層１２１と、半導体で形成された層（半導体層）を含むチャネル層１２２と、磁性体で形成された層（磁性層）を含む第２のソースドレイン層１２３とを備えている。これら磁性層の例としては、Ｆｅ３Ｓｉ層が挙げられる。これら磁性層は、フルホイスラー合金層でもよい。上記半導体層の例としては、ＧａＡｓ層（III-V族化合物半導体層）及びＧｅ層（IV族半導体層）が挙げられる。上記半導体層は、ひずみ半導体層でもよい。縦型トランジスタ１０１の下地となる層は、Ｇｅ基板でもＧＯＩ基板のＧＯＩ層でもよい。
【００９７】
更に、第２乃至第５実施例におけるスピン書き込み層１６１は、その全部又はその一部が磁性体で形成されている層である。例えば、第２実施例におけるスピン書き込み層１６１は、その一部が磁性体で形成されている層であり、磁性層と非磁性層とを含んでいる。例えば、第４実施例におけるスピン書き込み層１６１は、その全部が磁性体で形成されている層であり、磁性層のみを含んでいる。
【図面の簡単な説明】
【００９８】
【図１】第１実施例の縦型スピントランジスタの側方断面図である。
【図２】III-V族化合物半導体及びIV族半導体の格子定数の比較図である。
【図３】半導体層１１３について説明するための図である。
【図４】半導体層１１３の表面構造について説明するための図である。
【図５】第１実施例の縦型スピントランジスタの側方断面図である（変形例）。
【図６】第１実施例の縦型スピントランジスタの側方断面図である（変形例）。
【図７Ａ】第１実施例の縦型スピントランジスタの製造工程図（１／８）である。
【図７Ｂ】第１実施例の縦型スピントランジスタの製造工程図（２／８）である。
【図７Ｃ】第１実施例の縦型スピントランジスタの製造工程図（３／８）である。
【図７Ｄ】第１実施例の縦型スピントランジスタの製造工程図（４／８）である。
【図７Ｅ】第１実施例の縦型スピントランジスタの製造工程図（５／８）である。
【図７Ｆ】第１実施例の縦型スピントランジスタの製造工程図（６／８）である。
【図７Ｇ】第１実施例の縦型スピントランジスタの製造工程図（７／８）である。
【図７Ｈ】第１実施例の縦型スピントランジスタの製造工程図（８／８）である。
【図８Ａ】第２実施例の縦型スピントランジスタの側方断面図である。
【図８Ｂ】第３実施例の縦型スピントランジスタの側方断面図である。
【図８Ｃ】第４実施例の縦型スピントランジスタの側方断面図である。
【図８Ｄ】第５実施例の縦型スピントランジスタの側方断面図である。
【符号の説明】
【００９９】
１０１  縦型スピントランジスタ
１１１  基板
１１２  絶縁膜
１１３  半導体層
１２１  第１のソースドレイン層
１２２  チャネル層
１２３  第２のソースドレイン層
１３１  ゲート絶縁膜
１３２  ゲート電極
１４１  絶縁層
１４２  スピン書き込み配線
１５１  残存半導体層
１６１  スピン書き込み層
２０１  ＧＯＩ基板
２０２  突起構造
３０１  トランジスタ
３１１  ゲート絶縁膜
３１２  ゲート電極
４０１  トランジスタ
４１１  ゲート絶縁膜
４１２  ゲート電極
５０１  ＳＯＩ基板
５１１  Ｓｉ層
５１２  ＳｉＧｅ層
５１３  Ｓｉキャップ層
５２１  結晶層
５２２  熱酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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