(57)【要約】【課題】高電圧印加部分についての効率的なテストを可能にする昇圧回路等の提供。【解決手段】昇圧回路は、昇圧電圧を生成する昇圧回路ブロック１２と、昇圧回路ブロック１２の出力ノードＮＱの昇圧電圧ＶＰＰと電源ノードＮＶの電圧との電圧差を、リミット電圧ＶＬＭにリミットするためのリミッタ回路６０と、通常動作モードでは、電源ノードＮＶを第１の電圧レベルに設定し、テストモードでは、電源ノードＮＶを第１の電圧レベルよりも高い第２の電圧レベルに設定するテスト回路８０を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
昇圧電圧を生成する昇圧回路ブロックと、
前記昇圧回路ブロックの出力ノードの昇圧電圧と第１の電源ノードの電圧との電圧差を、リミット電圧にリミットするためのリミッタ回路と、
通常動作モードでは、前記第１の電源ノードを第１の電圧レベルに設定し、テストモードでは、前記第１の電源ノードを前記第１の電圧レベルよりも高い第２の電圧レベルに設定するテスト回路とを含むことを特徴とする昇圧回路。
【請求項２】
請求項１において、
前記テスト回路は、
テスト指示信号が入力されるバッファ回路を含み、
前記バッファ回路は、
前記テスト指示信号を受けて、テストモードにおいて前記テスト指示信号がアクティブになった場合に、前記第２の電圧レベルの電圧設定信号を前記第１の電源ノードに出力することを特徴とする昇圧回路。
【請求項３】
請求項１において、
前記テスト回路は、
テスト入力端子と前記第１の電源ノードとの間に設けられ、テストモードにおいてトランスファ状態になるトランスファ回路を含み、
前記トランスファ回路は、
テストモードにおいて、前記テスト入力端子に入力された前記第２の電圧レベルの電圧設定信号を前記第１の電源ノードに出力して、前記第１の電源ノードを前記第２の電圧レベルに設定することを特徴とする昇圧回路。
【請求項４】
請求項３において、
前記テスト回路は、
通常動作モードにおいて、前記第１の電源ノードを前記第１の電圧レベルに設定する電圧設定回路を含むことを特徴とする昇圧回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記リミッタ回路は、
前記昇圧回路ブロックの前記出力ノードと検出ノードとの間に設けられるリミット電圧設定用のダイオード素子と、
前記検出ノードと前記第１の電源ノードとの間に設けられ、リミット電圧のレベルを調整するためのリミットレベル調整回路とを含むことを特徴とする昇圧回路。
【請求項６】
請求項５において、
前記リミットレベル調整回路は、
そのゲートに第１の電源が入力され、そのドレインが前記第１の電源ノードに接続されるＰ型の第１のリミットレベル調整用トランジスタを含むことを特徴とする昇圧回路。
【請求項７】
請求項６において、
前記リミットレベル調整回路は、
前記検出ノードと前記第１のリミットレベル調整用トランジスタの間に設けられ、そのドレイン及びゲートが接続される少なくとも１つのＮ型の第２のリミットレベル調整用トランジスタを含むことを特徴とする昇圧回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
チャージポンプ用のクロックを生成し、前記昇圧回路ブロックであるチャージポンプ回路に供給するクロック供給回路と、
前記リミッタ回路のリミット動作を検出するリミット動作検出回路を含み、
前記リミット動作検出回路は、
前記リミッタ回路のリミット動作を検出した場合に、前記クロック供給回路のクロック生成を停止するための停止信号をアクティブにして、前記クロック供給回路に出力することを特徴とする昇圧回路。
【請求項９】
請求項８において、
前記リミット動作検出回路は、
テストモードにおいて、前記テスト回路が前記第１の電源ノードを前記第２の電圧レベルに設定した場合に、前記停止信号を非アクティブにすることを特徴とする昇圧回路。
【請求項１０】
請求項８又は９において、
前記リミット動作検出回路は、
前記リミッタ回路の検出ノードに接続される検出回路と、
前記検出回路の第１の出力ノードに接続され、第２の出力ノードに前記停止信号を出力する出力回路を含み、
前記検出回路は、
第２の電源と前記第１の出力ノードとの間に設けられる負荷回路と、
そのドレインに前記第１の出力ノードが接続され、そのゲートに前記リミッタ回路の前記検出ノードが接続されるＮ型の検出用トランジスタを含むことを特徴とする昇圧回路。
【請求項１１】
請求項１０において、
前記テスト回路は、
テストモードにおいて、前記第１の電源ノードを前記第２の電圧レベルに設定した場合に、前記検出用トランジスタのソースを前記第２の電圧レベルに設定することを特徴とする昇圧回路。
【請求項１２】
請求項１０又は１１において、
前記出力回路は、
前記リミッタ回路のリミット動作が検出された場合には、前記停止信号をアクティブにし、前記リミッタ回路のリミット動作が検出されず、且つ、前記昇圧電圧が供給される不揮発性メモリ装置への書き込み信号がアクティブである場合に、前記停止信号を非アクティブにすることを特徴とする昇圧回路。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記昇圧回路ブロックであるチャージポンプ回路は、
直列接続された第１〜第Ｎ（Ｎは２以上の整数）のチャージポンプユニットを含み、
前記第１〜第Ｎのチャージポンプユニットの各チャージポンプユニットは、
チャージポンプ用のキャパシタ間の電荷転送を行うための電荷転送回路と、
その一端が前記電荷転送回路に接続されるチャージポンプ用の第１のキャパシタと、
その一端が前記電荷転送回路に接続されるチャージポンプ用の第２のキャパシタと、
第１のクロックが供給される第１のクロック供給ノードと前記第１のキャパシタの他端との間に設けられ、前記第１のクロックの電圧を昇圧することで得られる第１の変換クロックを、前記第１のキャパシタの他端に出力する第１の電圧変換回路と、
第２のクロックが供給される第２のクロック供給ノードと前記第２のキャパシタの他端との間に設けられ、前記第２のクロックの電圧を昇圧することで得られる第２の変換クロックを、前記第２のキャパシタの他端に出力する第２の電圧変換回路とを含むことを特徴とする昇圧回路。
【請求項１４】
請求項１３において、
前記第１の電圧変換回路は、
第１の電荷蓄積ノードと、クロックに基づき電圧レベルが変化する第１の電圧変化ノードとの間に設けられる第１の電圧変換用キャパシタと、
第２の電源と前記第１の電荷蓄積ノードとの間に設けられ、前記第１の電荷蓄積ノードのプリチャージを行う第１のプリチャージ回路と、
前記第１の電荷蓄積ノードと第１の出力ノードとの間に設けられ、第１の電荷転送期間において、前記第１の電荷蓄積ノードに蓄積された電荷を前記第１の出力ノードに転送する第１の電荷転送回路と、
前記第１の出力ノードと第１の電源との間に設けられ、第１のディスチャージ期間において、前記第１の出力ノードのディスチャージを行う第１のディスチャージ回路とを含み、
前記第２の電圧変換回路は、
第２の電荷蓄積ノードと、クロックに基づいて電圧レベルが変化する第２の電圧変化ノードとの間に設けられる第２の電圧変換用キャパシタと、
第２の電源と前記第２の電荷蓄積ノードとの間に設けられ、前記第２の電荷蓄積ノードのプリチャージを行う第２のプリチャージ回路と、
前記第２の電荷蓄積ノードと第２の出力ノードとの間に設けられ、第２の電荷転送期間において、前記第２の電荷蓄積ノードに蓄積された電荷を前記第２の出力ノードに転送する第２の電荷転送回路と、
前記第２の出力ノードと第１の電源との間に設けられ、第２のディスチャージ期間において、前記第２の出力ノードのディスチャージを行う第２のディスチャージ回路とを含むことを特徴とする昇圧回路。
【請求項１５】
請求項１４において、
前記第１の電圧変換回路の前記第１の電荷転送回路が、前記第１の電荷蓄積ノードから前記第１の出力ノードへの電荷転送を行っている期間において、前記第２の電圧変換回路の前記第２のディスチャージ回路が、前記第２の出力ノードのディスチャージを行い、
前記第２の電圧変換回路の前記第２の電荷転送回路が、前記第２の電荷蓄積ノードから前記第２の出力ノードへの電荷転送を行っている期間において、前記第１の電圧変換回路の前記第１のディスチャージ回路が、前記第１の出力ノードのディスチャージを行うことを特徴とする昇圧回路。
【請求項１６】
請求項１５において、
前記第１、第２の電圧変換回路には、前記第１のクロックと、前記第１のクロックに対してノンオーバラップの関係にある前記第２のクロックが供給され、
前記第１のクロックが第２の電圧レベルであり前記第２のクロックが第１の電圧レベルである場合には、前記第１の電荷転送回路が、前記第１の電荷蓄積ノードから前記第１の出力ノードへの電荷転送を行い、前記第２のディスチャージ回路が、前記第２の出力ノードのディスチャージを行い、
前記第１のクロックが第１の電圧レベルであり前記第２のクロックが第２の電圧レベルである場合には、前記第２の電荷転送回路が、前記第２の電荷蓄積ノードから前記第２の出力ノードへの電荷転送を行い、前記第１のディスチャージ回路が、前記第１の出力ノードのディスチャージを行うことを特徴とする昇圧回路。
【請求項１７】
複数の不揮発性メモリセルが配列されるメモリセルアレイと、
請求項１乃至１６のいずれかに記載の昇圧回路により生成された昇圧電圧に基づいて、不揮発性メモリセルのデータの書き込み、読み出し、消去の少なくとも１つを行うためのアクセス制御回路とを含むことを特徴とする不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路及び不揮発性メモリ装置に関する。
【背景技術】
【０００２】
従来より、昇圧電圧を生成する昇圧回路が知られている。この昇圧回路は、例えばＥＥＰＲＯＭやフラッシュメモリなどの不揮発性メモリ装置の書き込み動作等に必要な高電圧の生成や、ＬＣＤドライバやＤＲＡＭの動作に必要な高電圧の生成などに利用されている。
【０００３】
このような昇圧回路では、昇圧回路自体や昇圧電圧が供給される回路に対して、高電圧の昇圧電圧が印加されてしまう。そしてこのように高電圧が印加されると、回路素子の寿命が短くなるなどの問題が生じる。
【０００４】
また、昇圧電圧が印加されるトランジスタ、キャパシタは、耐圧が高い高耐圧トランジスタ、高耐圧キャパシタにより形成される。そして、このような高耐圧トランジスタや、トランジスタのゲート容量を利用した高耐圧キャパシタでは、耐圧を高くするためにゲート酸化膜を厚くする。ところが、このようにゲート酸化膜を厚くすると、不純物欠陥等が生じやすくなり、初期不良の発生率が高くなる。
【０００５】
この場合、このような初期不良をスクリーニングするために、長時間に亘って高電圧を印加して、ストレス試験を実現する手法も考えられる。
【０００６】
しかしながら、この手法によると、スクリーニングのためのテスト時間が長くなってしまい、製品のコスト増を招く。
【特許文献１】特開２００４−２４７６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高電圧印加部分についての効率的なテストを可能にする昇圧回路、及びこれを含む不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、昇圧電圧を生成する昇圧回路ブロックと、前記昇圧回路ブロックの出力ノードの昇圧電圧と第１の電源ノードの電圧との電圧差を、リミット電圧にリミットするためのリミッタ回路と、通常動作モードでは、前記第１の電源ノードを第１の電圧レベルに設定し、テストモードでは、前記第１の電源ノードを前記第１の電圧レベルよりも高い第２の電圧レベルに設定するテスト回路とを含む昇圧回路に関係する。
【０００９】
本発明では、テストモードにおいて、第１の電源ノードが第１の電圧レベルよりも高い第２の電圧レベルに設定される。そしてリミッタ回路は、出力ノードの電圧と、この第２の電圧レベルに設定された第１の電源ノードの電圧との電圧差が、リミット電圧になるように動作する。従って本発明によれば、このようなリミッタ回路の動作を有効活用して、昇圧回路ブロックの出力ノードを、通常動作モードの場合の昇圧電圧よりも高い高電圧に設定でき、高電圧印加部分についての効率的なテストが可能になる。
【００１０】
また本発明では、前記テスト回路は、テスト指示信号が入力されるバッファ回路を含み、前記バッファ回路は、前記テスト指示信号を受けて、テストモードにおいて前記テスト指示信号がアクティブになった場合に、前記第２の電圧レベルの電圧設定信号を前記第１の電源ノードに出力するようにしてもよい。
【００１１】
このようにすれば、テストモードにおいてテスト指示信号をアクティブにするだけで、第１の電源ノードを第２の電圧レベルに設定できるようになる。
【００１２】
また本発明では、前記テスト回路は、テスト入力端子と前記第１の電源ノードとの間に設けられ、テストモードにおいてトランスファ状態になるトランスファ回路を含み、前記トランスファ回路は、テストモードにおいて、前記テスト入力端子に入力された前記第２の電圧レベルの電圧設定信号を前記第１の電源ノードに出力して、前記第１の電源ノードを前記第２の電圧レベルに設定するようにしてもよい。
【００１３】
このようにすれば、テスト入力信号に入力する電圧設定信号により、第１の電源ノードを任意の第２の電圧レベルに設定できるようになる。
【００１４】
また本発明では、前記テスト回路は、通常動作モードにおいて、前記第１の電源ノードを前記第１の電圧レベルに設定する電圧設定回路を含むようにしてもよい。
【００１５】
このようにすれば、通常動作モードにおいて、第１の電源ノードを第１の電圧レベルに設定して、リミッタ回路を通常に動作させることが可能になる。
【００１６】
また本発明では、前記リミッタ回路は、前記昇圧回路ブロックの前記出力ノードと検出ノードとの間に設けられるリミット電圧設定用のダイオード素子と、前記検出ノードと前記第１の電源ノードとの間に設けられ、リミット電圧のレベルを調整するためのリミットレベル調整回路とを含むようにしてもよい。
【００１７】
このようにすれば、ダイオード素子により、リミット電圧の主な部分を設定しながら、リミットレベル調整回路によりリミット電圧を所望の電圧に調整できるようになる。
【００１８】
また本発明では、前記リミットレベル調整回路は、そのゲートに第１の電源が入力され、そのドレインが前記第１の電源ノードに接続されるＰ型の第１のリミットレベル調整用トランジスタを含むようにしてもよい。
【００１９】
このようにすれば、通常動作モードのみならずテストモードにおいても、このＰ型の第１のリミットレベル調整用トランジスタを、リミットレベル調整用のトランジスタとして機能させることが可能になる。
【００２０】
また本発明では、前記リミットレベル調整回路は、前記検出ノードと前記第１のリミットレベル調整用トランジスタの間に設けられ、そのドレイン及びゲートが接続される少なくとも１つのＮ型の第２のリミットレベル調整用トランジスタを含むようにしてもよい。
【００２１】
このようにすれば、この第２のリミットレベル調整用トランジスタのしきい値電圧を利用して、リミット電圧を所望の電圧に設定できるようになる。
【００２２】
また本発明では、チャージポンプ用のクロックを生成し、前記昇圧回路ブロックであるチャージポンプ回路に供給するクロック供給回路と、前記リミッタ回路のリミット動作を検出するリミット動作検出回路を含み、前記リミット動作検出回路は、前記リミッタ回路のリミット動作を検出した場合に、前記クロック供給回路のクロック生成を停止するための停止信号をアクティブにして、前記クロック供給回路に出力するようにしてもよい。
【００２３】
本発明によれば、リミッタ回路のリミット動作が検出されると、クロック供給回路のクロック生成が停止し、これにより昇圧回路ブロックであるチャージポンプ回路のチャージポンプ動作を停止できる。従って、リミット動作時に、チャージポンプ回路が無駄に動作して無駄な電力が消費されてしまう事態を防止できる。またチャージポンプ回路の出力ノードのオーバシュートも抑制でき、信頼性を向上できる。
【００２４】
また本発明では、前記リミット動作検出回路は、テストモードにおいて、前記テスト回路が前記第１の電源ノードを前記第２の電圧レベルに設定した場合に、前記停止信号を非アクティブにするようにしてもよい。
【００２５】
このようにすれば、テストモードにおいて、停止信号を非アクティブにして、クロック供給回路のクロック生成を許可し、チャージポンプ回路を動作させることができる。従って、テストモード時に、チャージポンプ回路を動作状態にしながら、高ストレス試験も実現できるようになり、テスト効率を向上できる。
【００２６】
また本発明では、前記リミット動作検出回路は、前記リミッタ回路の検出ノードに接続される検出回路と、前記検出回路の第１の出力ノードに接続され、第２の出力ノードに前記停止信号を出力する出力回路を含み、前記検出回路は、第２の電源と前記第１の出力ノードとの間に設けられる負荷回路と、そのドレインに前記第１の出力ノードが接続され、そのゲートに前記リミッタ回路の前記検出ノードが接続されるＮ型の検出用トランジスタを含むようにしてもよい。
【００２７】
このようにすれば、リミッタ回路の検出ノードに中間電位が出力された場合にも、この中間電位を確実に検出することが可能になる。
【００２８】
また本発明では、前記テスト回路は、テストモードにおいて、前記第１の電源ノードを前記第２の電圧レベルに設定した場合に、前記検出用トランジスタのソースを前記第２の電圧レベルに設定するようにしてもよい。
【００２９】
このようにすれば、テストモードにおいて、停止信号を非アクティブにして、クロック生成を許可し、チャージポンプ回路を動作状態にしながら、高ストレス試験も実現できるようになる。
【００３０】
また本発明では、前記出力回路は、前記リミッタ回路のリミット動作が検出された場合には、前記停止信号をアクティブにし、前記リミッタ回路のリミット動作が検出されず、且つ、前記昇圧電圧が供給される不揮発性メモリ装置への書き込み信号がアクティブである場合に、前記停止信号を非アクティブにするようにしてもよい。
【００３１】
このようにすれば、不揮発性メモリ装置へのデータの書き込み用の昇圧電圧の生成に好適な昇圧回路の提供が可能になる。
【００３２】
また本発明では、前記昇圧回路ブロックであるチャージポンプ回路は、直列接続された第１〜第Ｎ（Ｎは２以上の整数）のチャージポンプユニットを含み、前記第１〜第Ｎのチャージポンプユニットの各チャージポンプユニットは、チャージポンプ用のキャパシタ間の電荷転送を行うための電荷転送回路と、その一端が前記電荷転送回路に接続されるチャージポンプ用の第１のキャパシタと、その一端が前記電荷転送回路に接続されるチャージポンプ用の第２のキャパシタと、第１のクロックが供給される第１のクロック供給ノードと前記第１のキャパシタの他端との間に設けられ、前記第１のクロックの電圧を昇圧することで得られる第１の変換クロックを、前記第１のキャパシタの他端に出力する第１の電圧変換回路と、第２のクロックが供給される第２のクロック供給ノードと前記第２のキャパシタの他端との間に設けられ、前記第２のクロックの電圧を昇圧することで得られる第２の変換クロックを、前記第２のキャパシタの他端に出力する第２の電圧変換回路とを含むようにしてもよい。
【００３３】
本発明によれば、各チャージポンプユニットは、電圧が昇圧された第１、第２の変換クロックに基づいてチャージポンプ動作を行い、昇圧電圧を生成できるようになる。従って、回路の大規模化を抑えながら昇圧効率を向上できるチャージポンプ回路の提供が可能になる。
【００３４】
また本発明では、前記第１の電圧変換回路は、第１の電荷蓄積ノードと、クロックに基づき電圧レベルが変化する第１の電圧変化ノードとの間に設けられる第１の電圧変換用キャパシタと、第２の電源と前記第１の電荷蓄積ノードとの間に設けられ、前記第１の電荷蓄積ノードのプリチャージを行う第１のプリチャージ回路と、前記第１の電荷蓄積ノードと第１の出力ノードとの間に設けられ、第１の電荷転送期間において、前記第１の電荷蓄積ノードに蓄積された電荷を前記第１の出力ノードに転送する第１の電荷転送回路と、前記第１の出力ノードと第１の電源との間に設けられ、第１のディスチャージ期間において、前記第１の出力ノードのディスチャージを行う第１のディスチャージ回路とを含み、前記第２の電圧変換回路は、第２の電荷蓄積ノードと、クロックに基づいて電圧レベルが変化する第２の電圧変化ノードとの間に設けられる第２の電圧変換用キャパシタと、第２の電源と前記第２の電荷蓄積ノードとの間に設けられ、前記第２の電荷蓄積ノードのプリチャージを行う第２のプリチャージ回路と、前記第２の電荷蓄積ノードと第２の出力ノードとの間に設けられ、第２の電荷転送期間において、前記第２の電荷蓄積ノードに蓄積された電荷を前記第２の出力ノードに転送する第２の電荷転送回路と、前記第２の出力ノードと第１の電源との間に設けられ、第２のディスチャージ期間において、前記第２の出力ノードのディスチャージを行う第２のディスチャージ回路とを含むようにしてもよい。
【００３５】
第１、第２の電圧変化回路として、このような構成の回路を用いれば、小規模な回路構成で、第１、第２のクロックの電圧を昇圧した第１、第２の変換クロックを得ることが可能になり、回路の小規模化を図りながらチャージポンプ回路の昇圧効率を向上できる。
【００３６】
また本発明では、前記第１の電圧変換回路の前記第１の電荷転送回路が、前記第１の電荷蓄積ノードから前記第１の出力ノードへの電荷転送を行っている期間において、前記第２の電圧変換回路の前記第２のディスチャージ回路が、前記第２の出力ノードのディスチャージを行い、前記第２の電圧変換回路の前記第２の電荷転送回路が、前記第２の電荷蓄積ノードから前記第２の出力ノードへの電荷転送を行っている期間において、前記第１の電圧変換回路の前記第１のディスチャージ回路が、前記第１の出力ノードのディスチャージを行うようにしてもよい。
【００３７】
このようにすれば、第１の電荷蓄積ノードの電荷が第１の電源側に放電されたり、第２の電荷蓄積ノードの電荷が第１の電源側に放電されるなどの事態を防止することが可能になる。
【００３８】
また本発明では、前記第１、第２の電圧変換回路には、前記第１のクロックと、前記第１のクロックに対してノンオーバラップの関係にある前記第２のクロックが供給され、前記第１のクロックが第２の電圧レベルであり前記第２のクロックが第１の電圧レベルである場合には、前記第１の電荷転送回路が、前記第１の電荷蓄積ノードから前記第１の出力ノードへの電荷転送を行い、前記第２のディスチャージ回路が、前記第２の出力ノードのディスチャージを行い、前記第１のクロックが第１の電圧レベルであり前記第２のクロックが第２の電圧レベルである場合には、前記第２の電荷転送回路が、前記第２の電荷蓄積ノードから前記第２の出力ノードへの電荷転送を行い、前記第１のディスチャージ回路が、前記第１の出力ノードのディスチャージを行うようにしてもよい。
【００３９】
このようにすれば、第１、第２のクロックがノンオーバラップの関係にあることを有効活用して、第１の電荷蓄積ノードの電荷が第１の電源側に放電されたり、第２の電荷蓄積ノードの電荷が第１の電源側に放電されるなどの事態を防止できるようになる。
【００４０】
また本発明は、複数の不揮発性メモリセルが配列されるメモリセルアレイと、上記のいずれかに記載の昇圧回路により生成された昇圧電圧に基づいて、不揮発性メモリセルのデータの書き込み、読み出し、消去の少なくとも１つを行うためのアクセス制御回路とを含む不揮発性メモリ装置に関係する。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４２】
１．昇圧回路のテスト
図１に本実施形態の昇圧回路の構成例を示す。本実施形態の昇圧回路は、昇圧電圧を生成する昇圧回路ブロック１２を含む。具体的には、この昇圧回路ブロック１２は、例えばチャージポンプ方式で電源電圧ＶＤＤを昇圧して、昇圧電圧ＶＰＰを生成する。更に具体的には、この昇圧回路ブロック１２は、例えば直列接続された複数のチャージポンプユニットを有するチャージポンプ回路により実現できる。なお昇圧回路ブロック１２の出力と昇圧電圧ＶＰＰの出力ノードＮＱの間に、昇圧電圧を平滑化するための平滑化回路を設けてもよい。
【００４３】
昇圧回路はリミッタ回路６０、テスト回路８０を含む。ここでリミッタ回路６０は、昇圧回路ブロック１２により生成される昇圧電圧ＶＰＰをリミット（クランプ）するための回路である。具体的にはリミッタ回路６０は、昇圧回路ブロック１２の出力ノードＮＱの昇圧電圧ＶＰＰと、ＶＳＳの電源ノードＮＶ（広義には第１の電源ノード）の電圧との電圧差を、リミット電圧ＶＬＭにリミットするための回路である。即ちこの電圧差がリミット電圧ＶＬＭを超えないように昇圧電圧ＶＰＰをリミットする。
【００４４】
テスト回路８０は、高ストレス試験などのテストを行うための回路である。具体的には、テスト回路８０は、通常動作モードでは、ＶＳＳ（広義には第１の電源）の電源ノードＮＶを、例えばＶＳＳの電圧レベルである０Ｖ（広義には第１の電圧レベル）に設定する。一方、テストモードでは、電源ノードＮＶを、０Ｖよりも高い電圧Ｖ２（広義には第２の電圧レベル）に設定する。例えば電源ノードＮＶをＶ２＝ＶＤＤ（広義には第２の電源）に設定する。
【００４５】
このようにすれば、通常動作モードにおいては、昇圧電圧ＶＰＰは、例えばＶＰＰ≦ＶＬＭになるようにリミットされる。一方、テストモードでは、このリミットが解除され、例えばＶＰＰ≦ＶＬＭ＋Ｖ２になる。
【００４６】
昇圧回路ブロック１２で生成される高電圧の昇圧電圧ＶＰＰは、昇圧回路自体のトランジスタ、キャパシタなどの回路素子や、昇圧電圧ＶＰＰが供給される回路（例えば不揮発性メモリ装置の回路）の回路素子に印加される。そして、このような高電圧の昇圧電圧ＶＰＰが回路素子に印加されると、回路素子の寿命が短くなるなどの問題が生じる。
【００４７】
また昇圧電圧が印加されるトランジスタ、キャパシタは、耐圧が高い高耐圧トランジスタ、高耐圧キャパシタにより形成され、このような高耐圧トランジスタ、高耐圧キャパシタでは、耐圧を高くするためにゲート酸化膜を厚くしている。そして、このようにゲート酸化膜が厚くなると、不純物欠陥等が生じやすくなり、初期不良の発生率が高くなる。
【００４８】
本実施形態では、このような初期不良等をスクリーニングするために、図１のテスト回路８０を用いている。
【００４９】
即ち本実施形態では、昇圧回路が昇圧電圧を通常に生成する通常動作モードでは、テスト回路８０は、０Ｖの電圧設定信号ＶＳＥＴを電源ノードＮＶに出力する。このようにすれば、リミッタ回路６０は、昇圧電圧ＶＰＰとＶＳＥＴ＝０Ｖとの電圧差がリミット電圧ＶＬＭになるように動作する。従って、昇圧回路ブロック１２が、リミット電圧ＶＬＭよりも大きな電圧を出力したとしても、昇圧電圧ＶＰＰをリミット電圧ＶＬＭにクランプできる。この結果、通常動作モード時に、昇圧回路やＶＰＰが供給される回路の回路素子に対して、リミット電圧ＶＬＭを超える高い電圧が印加されるのを防止でき、回路素子の寿命低下や破壊を抑制できる。
【００５０】
一方、高ストレス試験などのテストモードにおいては、テスト回路８０は、０Ｖよりも大きい電圧Ｖ２の電圧設定信号ＶＳＥＴを電源ノードＮＶに出力する。具体的には例えばＶ２＝ＶＤＤとなる電圧設定信号ＶＳＥＴを出力する。この時、リミッタ回路６０は、出力ノードＮＱと電源ノードＮＶの電圧差がリミット電圧ＶＬＭになるように動作する。従って、この高ストレス試験時には、図２に示すように昇圧電圧ＶＰＰをリミット電圧ＶＬＭよりも高い高電圧に設定できる。具体的には、昇圧電圧ＶＰＰをＶＬＭ＋Ｖ２程度の電圧に設定できる。従って、高ストレス試験時において、昇圧回路やＶＰＰが供給される回路の回路素子に対して、図２に示すようにＶＬＭよりも高い電圧を印加できる。この結果、高耐圧トランジスタや高耐圧キャパシタの初期不良をスクリーニングするための高ストレス試験を、短時間で実現でき、昇圧回路やこれを含む集積回路装置の信頼性試験を少ないテスト時間で実現できるようになる。
【００５１】
２．テスト回路
図３にテスト回路８０の第１の構成例を示す。図３ではテスト回路８０は、テスト指示信号ＴＳＩが入力されるバッファ回路ＢＵＦを含む。ここでテスト指示信号ＴＳＩは、テスト信号をデコードして種々のテスト指示信号を出力するテストデコーダ８２から出力される。即ちテストデコーダ８２は、昇圧回路を含む集積回路装置のパッド（広義には入力端子）から入力されるテスト信号をデコードする。そしてデコード結果により、集積回路装置がテストモードに設定され高ストレス試験（リミッタ解除）が指示されたと判断した場合には、高ストレス試験のテスト指示信号ＴＳＩをアクティブにする。具体的には例えばテスト指示信号ＴＳＩをＨレベルであるＶＤＤの電圧レベルにする。
【００５２】
バッファ回路ＢＵＦは、このテスト指示信号ＴＳＩを受ける。そして、テストモードにおいてテスト指示信ＴＳＩ号がアクティブになった場合に、電圧Ｖ２の電圧設定信号ＶＳＥＴを電源ノードＮＶに出力する。具体的にはＶＤＤの電圧レベルの電圧設定信号ＶＳＥＴを出力する。このようにすれば、出力ノードＮＱの電圧がＶＰＰ＝ＶＬＭ＋Ｖ２＝ＶＬＭ＋ＶＤＤに設定され、これにより高ストレス試験が実現される。
【００５３】
図４にテスト回路８０の第２の構成例を示す。図４ではテスト回路８０はトランスファ回路８４を含む。このトランスファ回路８４は、テスト用パッドＴＰＤ（広義にはテスト入力端子）と電源ノードＮＶとの間に設けられる。そしてテストモードにおいてトランスファ状態（オン状態、導通状態）になる。
【００５４】
具体的にはトランスファ回路８４は、Ｎ型のトランジスタＴＨ１とＰ型のトランジスタＴＨ２で構成されるトランスファゲートを含む。そして、テストモード信号ＴＭがアクティブになると、トランジスタＴＨ１、ＴＨ２がオンになり、トランスファ回路８４はトランスファ状態になる。なお、図４ではトランスファ回路８４がトランスファゲートにより構成されているが、例えばＮ型トランジスタのみにより構成してもよい。
【００５５】
トランスファ回路８４は、テストモードにおいて、テスト用のパッドＴＰＤ（テスト入力端子）に入力された電圧Ｖ２の信号ＶＳＥＴＩを、電圧設定信号ＶＳＥＴとして電源ノードＮＶに出力し、これにより電源ノードＮＶが電圧Ｖ２に設定される。即ちテストモード信号ＴＭがアクティブになり、トランスファ回路８４がトランスファ状態になると、パッドＴＰＤの入力信号ＶＳＥＴＩの電圧レベルに応じた電圧レベルに、電源ノードＮＶが設定されるようになる。
【００５６】
図３の第１の構成例では、テストモードにおいて電源ノードＮＶをＶＤＤの電圧レベルに設定する。これに対して図４の第２の構成例では、電源ノードＮＶの電圧Ｖ２を、入力信号ＶＳＥＴＩにより可変に制御できる。従って、高ストレス試験時の昇圧電圧ＶＰＰ＝ＶＬＭ＋Ｖ２を可変に制御でき、自由度、柔軟性が高いテストを実現できる。
【００５７】
なお図４ではテスト回路８０は、通常動作モードにおいて、電源ノードＮＶを０Ｖ（第１の電圧レベル）に設定する電圧設定回路として機能するトランジスタＴＨ３を含む。具体的にはこのトランジスタＴＨ３のゲートには、テストモード信号ＴＭの反転信号が入力され、ソースには電源ＶＳＳが接続される。従って、通常動作モードになり、テストモード信号ＴＭがＬベルになり、その反転信号がＨレベルになると、トランジスタＴＨ３がオンになり、電源ノードＮＶが０Ｖに設定される。なお、電圧設定回路として、テストモード信号ＴＭの電圧レベルに依らずに電源ノードＮＶをＶＳＳにプルダウンするトランジスタを設けてもよい。
【００５８】
３．リミッタ回路
図５にリミッタ回路６０の構成例を示す。このリミッタ回路６０は、ダイオード素子ＤＩとリミットレベル調整回路６２を含む。
【００５９】
ダイオード素子ＤＩは、昇圧回路ブロック１２の出力ノードＮＱと検出ノードＮＤＴとの間に設けられる。このダイオード素子ＤＩは、例えば、Ｐ型ウェルと、Ｐ型ウェルに形成されたＮ＋不純物層とにより形成されるＰＮ接合などにより実現できる。そして、ダイオード素子ＤＩの逆方向バイアス時の降伏電圧ＶＢＤ（ブレークダウン電圧）により、リミット電圧ＶＬＭの主な部分が設定される。
【００６０】
リミットレベル調整回路６２は、検出ノードＮＤＴと電源ノードＮＶとの間に設けられ、リミット電圧ＶＬＭのレベルを調整するための回路である。即ち、所望するリミット電圧ＶＬＭが、ダイオード素子ＤＩの降伏電圧ＶＢＤよりも大きい場合に、リミットレベル調整回路６２によりレベルを調整する。例えばリミットレベル調整回路６２の調整電圧をＶＡＪとすると、ＶＬＭ＝ＶＢＤ＋ＶＡＪの関係が成り立つ。
【００６１】
図５では、リミットレベル調整回路６２は、Ｐ型の第１のリミットレベル調整用のトランジスタＴＪ１と、Ｎ型の第２のリミットレベル調整用のトランジスタＴＪ２を含む。
【００６２】
ここでトランジスタＴＪ１は、そのゲートにＶＳＳ（第１の電源）が入力され、そのドレインが電源ノードＮＶに接続される。またトランジスタＴＪ２は、検出ノードＮＤＴとトランジスタＴＪ１の間に設けられ、そのドレイン及びゲートが接続される。即ちトランジスタＴＪ２はダイオード接続されており、ダイオードとして機能する。
【００６３】
図５においてトランジスタＴＪ１、ＴＪ２のしきい値電圧をＶＴＨとすると、ＶＡＪ＝２ＶＴＨと表すことができるため、ＶＬＭ＝ＶＢＤ＋ＶＡＪ＝ＶＢＤ＋２ＶＴＨと表すことができる。なお図５では、ダイオード接続のトランジスタＴＪ２が１個しか設けられていないが、ダイオード接続のトランジスタを複数個設けてもよい。この場合に、ダイオード接続のトランジスタの個数を多くするほど、調整電圧ＶＡＪが高くなり、リミット電圧ＶＬＭを高くできる。
【００６４】
本実施形態では、リミットレベル調整用のトランジスタとして、図５に示すようにゲートがＶＳＳに接続されたＰ型のトランジスタＴＪ１を設けた点に特徴がある。
【００６５】
即ち、このトランジスタＴＪ１は、電源ノードＮＶがＶＳＳ＝０Ｖである場合には、そのゲート及びドレインが接続された通常のＰ型のダイオード接続のトランジスタとして機能し、リミットレベル調整用のトランジスタとして機能する。
【００６６】
一方、テストモードになり、テスト回路８０により電源ノードＮＶの電圧が上昇した場合にも、トランジスタＴＪ１のゲートにはＶＳＳが入力されているため、トランジスタＴＪ１はオン状態になる。従って、このテストモード時にも、トランジスタＴＪ１はリミットレベル調整用のトランジスタとして機能し、ＶＬＭ＝ＶＢＤ＋ＶＡＪ＝ＶＢＤ＋２ＶＴＨの関係を成り立たせることができる。これにより、図２に示すような高ストレス試験の実現が可能になる。
【００６７】
４．リミッタ動作検出によるクロック停止
本実施形態では、リミッタ回路６０のリミット動作を検出して、チャージポンプ用のクロックを停止する手法を採用している。
【００６８】
例えば図６の昇圧回路は、図１の昇圧回路ブロック１２であるチャージポンプ回路１０を含む。またチャージポンプ回路１０にクロックを供給するクロック供給回路５０を含む。即ちクロック供給回路５０は、チャージポンプ用のクロックＣＫ１１、ＣＫ１２、ＣＫ２１、ＣＫ２２・・・・ＣＫＮ１、ＣＫＮ２を生成してチャージポンプ回路１０に供給する。
【００６９】
ここでクロックＣＫ１１とＣＫ１２、ＣＫ２１とＣＫ２２・・・・ＣＫＮ１とＣＫＮ２は、互いにノンオーバラップの関係になっている。即ちクロックＣＫ１１がアクティブ（第２の電圧レベル、例えばＨレベル）になる期間では、クロックＣＫ１２が非アクティブ（第１の電圧レベル、例えばＬレベル）になり、クロックＣＫ１２がアクティブになる期間では、クロックＣＫ１１が非アクティブになる。ＣＫ２１とＣＫ２２やＣＫＮ１とＣＫＮ２などの他のクロック間の関係も同様の関係になっている。
【００７０】
クロック供給回路５０はリングオシレータ５４（広義にはクロック生成回路）を含むことができる。このリングオシレータ５４は、例えば直列に接続されたインバータ（バッファ）を含み、多相のクロックＲＣＫ１、ＲＣＫ２、ＲＣＫ３・・・・ＲＣＫＪ（Ｊは２以上の整数）を生成して出力する。これらのクロックＲＣＫ１、ＲＣＫ２、ＲＣＫ３・・・・ＲＣＫＪは、リングオシレータ５４が含む各インバータの出力ノードから出力されるクロックである。
【００７１】
クロック供給回路５０はデコーダ５２を含むことができる。このデコーダ５２は、リングオシレータ５４からの多相のクロックＲＣＫ１〜ＲＣＫＪをデコードすることで、クロックＣＫ１１、ＣＫ１２、ＣＫ２１、ＣＫ２２・・・・ＣＫＮ１、ＣＫＮ２を生成して、チャージポンプ回路１０に出力する。
【００７２】
図６の昇圧回路は、リミット動作を検出するリミット動作検出回路７０を含む。このリミット動作検出回路７０は、リミッタ回路６０の検出ノードＮＤＴに接続され、リミッタ回路６０のリミット動作を検出する。即ち、チャージポンプ回路１０によるチャージポンプ動作により昇圧電圧ＶＰＰが上昇し、ＶＰＰ＞ＶＬＭになると、リミッタ回路６０によるＶＰＰのリミット動作が行われる。そしてリミット動作検出回路７０は、この時の検出ノードＮＤＴの電圧或いはリミッタ回路６０に流れる電流を検出することで、リミッタ回路６０のリミット動作を検出する。
【００７３】
そしてリミット動作検出回路７０は、リミッタ回路６０のリミット動作を検出した場合に、クロック供給回路５０（リングオシレータ）のクロック生成を停止するための停止信号ＳＴＸ（"Ｘ"は負論理を意味する）を、クロック供給回路５０に出力する。即ち、ＶＰＰ＞ＶＬＭとなり、リミッタ回路６０のリミット動作が検出されると、停止信号ＳＴＸがアクティブ（例えば０Ｖ）になる。すると、クロック供給回路５０のリングオシレータ５４によるクロック生成が停止する。これにより、チャージポンプ回路１０へのチャージポンプ用のクロックＣＫ１１〜ＣＫＮ２の供給も停止され、チャージポンプ回路１０の動作が停止する。これにより、チャージポンプ回路１０が無駄に動作して無駄な電力が消費されてしまう事態を防止できる。
【００７４】
チャージポンプ回路１０の動作が停止した後、昇圧電圧ＶＰＰが供給される回路により出力ノードＮＱの電荷が消費されると、出力ノードＮＱの電圧が徐々に下がる。そして例えばＶＰＰ＜ＶＬＭになると、リミッタ回路６０のリミット動作が停止する。すると、リミット動作検出回路７０が、この時の検出ノードＮＤＴの電圧（電流）を検出し、停止信号ＳＴＸを非アクティブ（ＶＤＤ）にする。これにより、クロック供給回路５０のクロック生成が開始し、チャージポンプ回路１０へのクロックＣＫ１１〜ＣＫＮ２の供給も再開するため、チャージポンプ回路１０によるチャージポンプ動作が再開する。
【００７５】
図７に、図６の昇圧回路の動作を説明するための昇圧電圧ＶＰＰの信号波形例を示す。図７のＥ１では、チャージポンプ回路１０のチャージポンプ動作により昇圧電圧ＶＰＰが上昇している。そして、Ｅ２のようにＶＰＰ＞ＶＬＭになると、リミッタ回路６０がＶＰＰのリミット動作を行う。するとリミット動作検出回路７０が、このリミット動作を検出して、停止信号ＳＴＸをアクティブにする。これによりＥ３に示すように、クロックが停止し、チャージポンプ回路１０のチャージポンプ動作が停止する。
【００７６】
図７では、Ｅ３〜Ｅ８に示すように、チャージポンプ回路１０の動作が停止する。従って、チャージポンプ回路１０、クロック供給回路５０は、Ｅ９〜Ｅ１４に示すように間欠的に動作すれば済む。従って、全ての期間に亘ってチャージポンプ回路１０、クロック供給回路５０を動作させる手法に比べて、消費電力を大幅に低減できる。特にリングオシレータ５４の消費電力は、昇圧回路の消費電力の大部分を示す。従って図７のＥ３〜Ｅ８においてリングオシレータ５４を停止させることで、昇圧回路全体の消費電力を大幅に低減できる。
【００７７】
また図７では、リミッタ回路６０のリミット動作が検出されると、直ぐにクロックの動作が停止するため、チャージポンプ回路１０の昇圧電圧ＶＰＰがオーバシュートしてしまう事態も防止でき、信頼性を向上できる。
【００７８】
また図６では、リミット動作検出回路７０は、テストモードにおいてテスト回路８０が電源ノードＮＶを電圧Ｖ２（第２の電圧レベル）に設定した場合には、停止信号ＳＴＸを非アクティブにする。即ちリミット動作検出回路７０は、テスト回路８０からの電圧設定信号ＶＳＥＴを受ける。そしてテストモードにおいてＶＳＥＴが電圧Ｖ２に設定された場合に、停止信号ＳＴＸを非アクティブにして、クロック供給回路５０のクロック生成を許可する。
【００７９】
このようにすれば、昇圧電圧ＶＰＰをＶＬＭ＋Ｖ２に設定するテストモードにおいても、クロック供給回路５０によりクロックが生成されて、チャージポンプ回路１０によるチャージポンプ動作が行われるようになる。従って、チャージポンプ回路１０を動作させた状態でテストを行えるようになる。
【００８０】
即ち図７の通常動作モードでは、チャージポンプ回路１０は、Ｅ９〜Ｅ１４に示すように低消費電力化のための間欠動作を行う。従って、チャージポンプ回路１０が連続動作を行った時の消費電力を測定することが難しい。
【００８１】
この点、本実施形態では、テストモードにおいて電圧設定信号ＶＳＥＴが電圧Ｖ２になると、クロック供給回路５０のクロック生成が許可され、チャージポンプ回路１０が連続動作を行う。従って、図７のＥ９〜Ｅ１４のような間欠動作ではない連続動作時における昇圧回路の消費電力を測定できる。即ちテストモード時に、高ストレス試験のみならず、連続動作時の昇圧回路の消費電力も測定できるようになり、テスト効率を向上できる。
【００８２】
５．リミット動作検出回路
図８（Ａ）にリミット動作検出回路７０の詳細な構成例を示す。リミット動作検出回路７０は検出回路７２と出力回路７４を含む。検出回路７２は、リミッタ回路６０の検出ノードＮＤＴに接続される。出力回路７４は、検出回路７２の第１の出力ノードＮＤＱ１に接続され、第２の出力ノードＮＤＱ２に停止信号ＳＴＸを出力する。
【００８３】
検出回路７２は負荷回路７３を含む。この負荷回路７３は、ＶＤＤ（第２の電源）と出力ノードＮＤＱ１との間に設けられるＰ型の検出用トランジスタＴＫ１１、ＴＫ１２を含む。これらのトランジスタＴＫ１１、ＴＫ１２のゲートには、リミッタ回路６０の検出ノードＮＤＴが接続される。
【００８４】
なお図８（Ａ）では、負荷回路７３が２個のＰ型トランジスタＴＫ１１、ＴＫ１２を含んでいるが、トランジスタの個数は１個でもよいし、３個以上でもよい。またトランジスタＴＫ１１、ＴＫ１２の代わりに、高抵抗素子を設けてもよいし、ダイオード接続のＮ型トランジスタを設けてもよい。
【００８５】
検出回路７２は、そのドレインに出力ノードＮＤＱ１が接続され、そのゲートにリミッタ回路６０の検出ノードＮＤＴに接続されるＮ型の検出用トランジスタＴＫ２を含む。
【００８６】
そしてこの検出用トランジスタＴＫ２のソースには、電源ノードＮＶが接続されている。従って、テストモードにおいて、テスト回路８０により電源ノードＮＶが電圧Ｖ２に設定された場合に、検出用トランジスタＴＫ２のソースも電圧Ｖ２に設定される。そしてトランジスタＴＫ２のソースが、高い電圧Ｖ２（例えばＶＤＤ）に設定されると、出力ノードＮＤＱ１は高電圧レベルＶＨに設定され、ノードＮＫ１は０Ｖになる。従って、テストモード時に書き込み信号ＷＲＸをアクティブ（０Ｖ）にすることで、停止信号ＳＴＸが非アクティブ（ＶＤＤ）になり、クロック供給回路５０のクロック生成が許可される。これにより、テストモード時にチャージポンプ回路１０が連続動作するようになり、前述したように高ストレス試験を行いながら、連続動作時の昇圧回路の消費電力も測定できるようになる。
【００８７】
出力回路７４は、図８（Ｂ）に示すように、リミッタ回路６０のリミット動作が検出された場合には、停止信号ＳＴＸ（"Ｘ"は負論理を意味する）をアクティブ（０Ｖ）にする。これによりリングオシレータ５４の動作が停止する。一方、リミッタ回路６０のリミット動作が検出されず、且つ、昇圧電圧が供給される後述する不揮発性メモリ装置への書き込み信号ＷＲＸ（"Ｘ"は負論理を意味する）がアクティブである場合に、停止信号ＳＴＸを非アクティブ（ＶＤＤ）にする。即ちインバータＩＶＫの出力ノードＮＫ１が０Ｖであり、書き込み信号ＷＲＸが０Ｖ（アクティブ）である場合に、停止信号ＳＴＸを非アクティブにする。これによりリングオシレータ５４は通常に動作するようになる。
【００８８】
リングオシレータ５４は奇数個のインバータＩＶ１〜ＩＶＪを含む。またクロック制御用のＮＡＮＤＬを含む。そして停止信号ＳＴＸが０Ｖ（アクティブ）になると、ＮＡＤＮＬの出力がＶＤＤに固定されるため、リングオシレータ５４のクロック生成動作が停止する。
【００８９】
図８（Ｂ）に示すように、リミッタ回路６０のリミット動作の検出時には、検出ノードＮＤＴの電圧は例えば２ＶＴＨ程度になる。ここでＶＴＨはトランジスタＴＪ１、ＴＪ２のしきい値電圧である。そして検出ノードＮＤＴが２ＶＴＨになると、この２ＶＴＨは検出回路７２のトランジスタＴＫ２のしきい値電圧よりも高いため、トランジスタＴＫ２がオンになり、出力ノードＮＤＱ１は０Ｖに近い低電圧レベルＶＬになる。そして、このＶＬは、出力回路７４のインバータＩＶＫのしきい値電圧よりも低い電圧に設定されるため、インバータＩＶＫの出力ノードＮＫ１はＶＤＤになり、停止信号ＳＴＸは０Ｖになり、リングオシレータ５４は停止状態になる。
【００９０】
一方、リミット動作の非検出時には、検出ノードＮＤＴは、低電圧レベルＶＬ（２ＶＴＨ＞ＶＬ≧０Ｖ）になる。これにより検出回路７２のＰ型のトランジスタＴＫ１１、ＴＫ１２がオン状態になり、出力ノードＮＤＱ１は高電圧レベルＶＨになる。このＶＨの電圧レベルは、トランジスタＴＫ１１、ＴＫ１２のオン抵抗とトランジスタＴＫ２のオン抵抗の抵抗比で決まる。そしてこの高電圧レベルＶＨは、出力回路７４のインバータＩＶＫのしきい値電圧よりも高い電圧に設定されているため、インバータＩＶＫの出力ノードＮＫ１は０Ｖになる。従って、この時に書き込み信号ＷＲＸが０Ｖになれば、停止信号ＳＴＸはＶＤＤになり、リングオシレータ５４は動作状態になる。
【００９１】
６．昇圧回路
図９に本実施形態の昇圧回路の詳細な構成例を示す。本実施形態の昇圧回路はチャージポンプ回路１０（図１の昇圧回路ブロック）を含む。このチャージポンプ回路１０は、直列接続された複数のチャージポンプユニット２０-1〜２０-N（広義には第１〜第Ｎのチャージポンプユニット。Ｎは２以上の整数）を有する。そして初段のチャージポンプユニット２０-1には電源電圧ＶＤＤが入力され、最終段のチャージポンプユニット２０-Nはチャージポンプによる昇圧電圧ＶＰＰを出力する。なおチャージポンプユニット２０-Nの出力に平滑化回路を設けてもよい。
【００９２】
チャージポンプユニット２０-1は、電荷転送回路３０-1、チャージポンプ用のキャパシタＣＡ１１、ＣＡ１２（第１、第２のキャパシタ）、電圧変換回路４０-11、４０-12（第１、第２の電圧変換回路）を含む。チャージポンプユニット２０-2・・・・２０-Nも同様である。
【００９３】
電荷転送回路２０-1（２０-2〜２０-N）は、チャージポンプ用のキャパシタ間の電荷転送（及びキャパシタ間の電荷の逆流防止）を行うための回路である。具体的には例えば前段のチャージポンプユニットからの電荷の転送や、次段のチャージポンプユニットへの電荷転送を行う。またキャパシタＣＡ１２からＣＡ１１に電荷が逆流するのを防止する。
【００９４】
チャージポンプ用のキャパシタＣＡ１１、ＣＡ１２は、その一端（上側電極）が電荷転送回路３０-1に接続される。即ちキャパシタＣＡ１１、ＣＡ１２は、電荷転送回路３０-1と電圧変換回路４０-11、４０-12との間に設けられる。
【００９５】
第１の電圧変換回路４０-11（４０-21〜４０-N1）は、第１のクロックＣＫ１１が供給される第１のクロック供給ノードとキャパシタＣＡ１１の他端（下側電極）との間に設けられる。そして電圧変換回路４０-11（サブ昇圧回路、レベルシフタ）はクロックＣＫ１１の電圧を昇圧（レベルシフト）することで得られるクロックＣＫ１１’（第１の変換クロック）を、キャパシタＣＡ１１の他端に出力する。具体的には図１０に示すように電圧変換回路４０-11は、クロックＣＫ１１がＬ（Ｌｏｗ）レベル（広義には第１の電圧レベル）である場合には、Ｌレベルの電圧のクロックＣＫ１１’を、キャパシタＣＡ１１の他端に出力する。またクロックＣＫ１１がＨ（Ｈｉｇｈ）レベル（広義には第２の電圧レベル）である場合には、ＬレベルとＨレベル（第１、第２の電圧レベル）の電圧差（ＶＤＤ）を例えば２倍（２ＶＤＤ）或いは２倍程度（２ＶＤＤ−ＶＴＨ）に昇圧した電圧（広義にはＭ倍（Ｍ＞１）に昇圧した電圧）のクロックＣＫ１１’を、キャパシタＣＡ１１の他端に出力する。
【００９６】
第２の電圧変換回路４０-12（４０-22〜４０-N2）は、第２のクロックＣＫ１２が供給される第２のクロック供給ノードとキャパシタＣＡ１２の他端（下側電極）との間に設けられる。そしてクロックＣＫ１２の電圧を昇圧することで得られるクロックＣＫ１２’（第２の変換クロック）を、キャパシタＣＡ１２の他端に出力する。具体的には電圧変換回路４０-12は、クロックＣＫ１２がＬレベル（例えば０Ｖ）である場合には、Ｌレベルの電圧のクロックＣＫ１２’を、キャパシタＣＡ１２の他端に出力する。またクロックＣＫ１２がＨレベルである場合には、ＬレベルとＨレベルの電圧差（ＶＤＤ）を例えば２倍（２ＶＤＤ）或いは２倍程度（２ＶＤＤ−ＶＴＨ）に昇圧した電圧のクロックＣＫ１２’を、キャパシタＣＡ１２の他端に出力する。
【００９７】
近年、プロセスの微細化に伴い電源電圧が低下して行く傾向にある。従って、このように電源電圧が低下した場合に、従来の手法を用いて、不揮発性メモリ装置の書き込み等に必要な昇圧電圧ＶＰＰを得るためには、チャージポンプユニットの段数を増やす必要があり、回路の大規模化や消費電力の増加を招く。
【００９８】
この点、本実施形態では、電圧変換回路４０-11、４０-12が、クロックＣＫ１１、ＣＫ１２の電圧を昇圧し、電圧が昇圧されたクロックＣＫ１１’、ＣＫ１２’（第１、第２の変換クロック）をキャパシタＣＡ１１、ＣＡ１２に出力する。従って、チャージポンプユニット２０-1は、２ＶＤＤの振幅のクロックＣＫ１１’、ＣＫ１２’に基づいて、キャパシタＣＡ１１、ＣＡ１２を用いたチャージポンプ動作を行うことが可能になる。このため、ＶＤＤの振幅のクロックでチャージポンプを行う従来の手法に比べて、昇圧効率を向上でき、少ない段数のチャージポンプユニットで高い昇圧電圧ＶＰＰを得ることができる。また、元の電源電圧をあらかじめ２倍にして供給する手法に比べて回路規模の増加はそれほど大きくないため、回路の大規模化、消費電力の増加を最小限に抑えながら、所望の昇圧電圧ＶＰＰを得ることができる。
【００９９】
また、チャージポンプユニットが直列接続される昇圧回路では、ＶＤＤ−ＶＴＨの大きさと、チャージポンプユニットの段数に応じた昇圧電圧ＶＰＰが生成される。ところが、最終段に近いチャージポンプユニットのＮ型トランジスタでは、そのしきい値電圧ＶＴＨが基板バイアス効果により増加してしまう。従って、従来の昇圧回路では、最終段に近いチャージポンプユニットほど、ＶＤＤ−ＶＴＨの電圧差が小さくなってしまい、昇圧効率が悪化する。
【０１００】
これに対して本実施形態では、その振幅がＶＤＤから２ＶＤＤ程度に変換されたクロックに基づいてチャージポンプ動作が行われる。従って、昇圧の飽和レベルを上昇させられるチャージポンプユニットにおいても、２ＶＤＤ−ＶＴＨの電圧差はそれほど小さくならないため、昇圧効率の悪化を最小限に抑えることができる。
【０１０１】
７．電圧変換回路
図１１（Ａ）に電圧変換回路４０（４０-11〜４０-N2）の構成例を示す。電圧変換回路４０は、電圧変換用キャパシタＣＣ、プリチャージ回路４２、電荷転送回路４４、ディスチャージ回路４６を含む。
【０１０２】
電圧変換用キャパシタＣＣは、電荷蓄積ノードＮＣと電圧変化ノードＮＤとの間に設けられる。この電圧変化ノードＮＤはクロックＣＫ（ＣＫ１１〜ＣＫＮ２）に基づきその電圧レベルが変化するノードである。
【０１０３】
プリチャージ回路４２は、ＶＤＤ（広義には第２の電源）と電荷蓄積ノードＮＣとの間に設けられ、ＶＤＤに基づいて電荷蓄積ノードＮＣのプリチャージを行う。具体的にはプリチャージ回路４２は、ＶＤＤと電荷蓄積ノードＮＣとの間に設けられ、そのゲート、ドレイン及び基板が電荷蓄積ノードＮＣに接続されるＰ型（広義には第２導電型）のプリチャージ用トランジスタＴＣを含む。このプリチャージ用トランジスタＴＣにより、電荷蓄積ノードＮＣがＶＤＤ−ＶＴＨにプリチャージされる。
【０１０４】
電荷転送回路４４は、電荷蓄積ノードＮＣと出力ノードＮＦとの間に設けられる。そして電荷転送期間（例えばＣＫがＨレベルになる期間）において、電荷蓄積ノードＮＣに蓄積された電荷を出力ノードＮＦに転送する。具体的には電荷転送回路４４は、電荷蓄積ノードＮＣと出力ノードＮＦとの間に設けられ、電荷転送期間においてオンになるＰ型の電荷転送用トランジスタＴＤを含む。即ち電荷転送用トランジスタＴＤのゲートにはノードＮＥが接続され、クロックＣＫの反転信号が供給される。従って、クロックＣＫがＨレベルである場合に、ノードＮＥがＬレベルになり、電荷転送用トランジスタＴＤがオンになり、電荷の転送が行われる。なお電荷転送用トランジスタＴＤの基板は電荷蓄積ノードＮＣに接続されている。
【０１０５】
ディスチャージ回路４６は、電圧変換回路４０の出力ノードＮＦとＶＳＳ（広義には第１の電源）との間に設けられ、ディスチャージ期間（例えばＣＫがＬレベルになる期間）において、出力ノードＮＦのディスチャージを行う。具体的にはディスチャージ回路４６は、出力ノードＮＦとＶＳＳとの間に設けられ、ディスチャージ期間においてオンになるＮ型（広義には第１導電型）のディスチャージ用トランジスタＴＥを含む。即ちディスチャージ用トランジスタＮＥのゲートにはノードＮＥが接続され、クロックＣＫの反転信号が供給される。従って、クロックＣＫがＬレベルである場合に、ノードＮＥがＨレベルになり、ディスチャージ用トランジスタＴＥがオンになり、電荷のディスチャージが行われる。
【０１０６】
図１１（Ｂ）に示すように、クロックＣＫの電圧レベルが０Ｖ（第１の電圧レベル、ＶＳＳ）である場合には、プリチャージ用トランジスタＴＣにより電荷蓄積ノードＮＣがＶＤＤ−ＶＴＨにプリチャージされる。この時、電荷転送用トランジスタＴＤはオフであるため、電荷蓄積ノードＮＣの電荷が放電されてしまう事態を防止できる。またディスチャージ用トランジスタＴＥはオンであるため、出力ノードＮＦの電荷がディスチャージされ、これにより出力ノードＮＦが０Ｖになる。
【０１０７】
一方、クロックＣＫの電圧レベルがＶＤＤ（第２の電圧レベル）になると、キャパシタＣＣによる容量結合により、電荷蓄積ノードＮＣの電圧レベルがＶＤＤだけ昇圧されて、２ＶＤＤ−ＶＴＨになる。この時、電荷転送用トランジスタＴＤはオンでありディスチャージ用トランジスタＴＥはオフであるため、電荷蓄積ノードＮＣにプリチャージされた電荷が出力ノードＮＦに転送される。これにより、出力ノードＮＦを０Ｖから２ＶＤＤ−ＶＴＨに昇圧することができ、図１０に示すような信号波形のクロックＣＫ’（ＣＫ１１’、ＣＫ１２’）を生成できる。
【０１０８】
なお、クロックＣＫの電圧レベルがＶＤＤになり、電荷蓄積ノードＮＣが２ＶＤＤ−ＶＴＨになった時に、プリチャージ用トランジスタＴＣは、電荷蓄積ノードＮＣから電源ＶＤＤへと向かう方向を逆バイアス方向とするダイオード（ダイオード接続のトランジスタ）として機能する。従って、電荷蓄積ノードＮＣに蓄積された電荷が電源ＶＤＤ側に逆流してしまう事態を防止でき、電圧変換回路４０の昇圧効率を向上できる。
【０１０９】
図１１（Ａ）の電圧変換回路４０によれば、電圧変換用キャパシタＣＣとトランジスタＴＣ、ＴＤ、ＴＥ等を用いるだけで、クロックＣＫの振幅を２ＶＤＤ程度に変換することができる。従って、簡素で小規模な回路構成で、高い昇圧効率の電圧変換を実現できる。
【０１１０】
また図１１（Ａ）では、電圧変換用キャパシタＣＣ、トランジスタＴＣ、ＴＤには、ＶＤＤ程度の電圧差しか印加されない。従って、電圧変換用キャパシタＣＣを低耐圧（ＬＶ）のキャパシタにより形成でき、トランジスタＴＣ、ＴＤを低耐圧（ＬＶ）のトランジスタにより形成できる。従って、これらのキャパシタ、トランジスタのレイアウト面積を小さくすることが可能になり、回路の小規模化を図れる。
【０１１１】
なおディスチャージ用トランジスタＴＥについては、２ＶＤＤ程度の電圧差が印加されるため、低耐圧キャパシタ、低耐圧トランジスタよりも耐圧が高い高耐圧（ＨＶ）のトランジスタにより形成される。
【０１１２】
また図１１（Ａ）では、プリチャージ回路４２のプリチャージ用トランジスタＴＣがＰ型トランジスタにより形成される。従って、プリチャージ用トランジスタＴＣをＮ型トランジスタにより形成した場合に問題となる基板バイアス効果を防止できる。従って、基板バイアス効果によりしきい値電圧ＶＴＨが高くなり、出力ノードＮＦの出力電圧が小さくなってしまう事態を防止でき、昇圧効率を向上できる。
【０１１３】
８．チャージポンプユニットの詳細な構成例
図１２にチャージポンプユニットの詳細な構成例を示す。図１２では、チャージポンプユニット２０-1の電荷転送回路３０-1（３０-2〜３０-N）は、Ｎ型の第１、第２のトランジスタＴＡ１、ＴＢ１を含む。
【０１１４】
ここで第１のトランジスタＴＡ１は、チャージポンプユニット２０-1の入力ノードＮＡ１１と、キャパシタＣＡ１２の一端（上側電極）が接続される出力ノードＮＡ１２との間に設けられる。そして、そのゲートがキャパシタＣＡ１１の一端（上側電極）であるノードＮＢ１１に接続される。また第２のトランジスタＴＢ１は、入力ノードＮＡ１１とキャパシタＣＡ１１の一端であるノードＮＢ１１との間に設けられる。そしてそのゲートがチャージポンプユニット２０-1の出力ノードＮＡ１２に接続される。
【０１１５】
電圧変換回路４０-11の出力ノードＮＦ１１は、キャパシタＣＡ１１の他端（下側電極）に接続される。また電圧変換回路４０-12の出力ノードＮＦ１２は、キャパシタＣＡ１２の他端（下側電極）に接続される。
【０１１６】
図１２の構成によれば、クロックＣＫ１１の電圧を２倍程度に昇圧したクロックＣＫ１１’がキャパシタＣＡ１１の他端に印加され、クロックＣＫ１２の電圧を２倍程度に昇圧したクロックＣＫ１２’がキャパシタＣＡ１２の他端に印加されて、チャージポンプ動作が行われる。従って各チャージポンプユニットでの昇圧効率を向上でき、少ない段数のチャージポンプユニットで高い昇圧電圧ＶＰＰを得ることが可能になる。
【０１１７】
ここで図１２では、メインのキャパシタＣＡ１２に対して、キャパシタＣＡ１１はトランジスタＴＡ１のゲートを制御するためのサブのキャパシタとして機能する。このため、キャパシタＣＡ１１の容量値はキャパシタＣＡ１２に比べて小さい。
【０１１８】
また図１２では、電圧変換回路４０-11、４０-12のキャパシタＣＣ１１、ＣＣ１２は低耐圧（ＬＶ）キャパシタにより形成されている。またトランジスタＴＣ１１、ＴＤ１１、ＴＣ１２、ＴＤ１２も低耐圧トランジスタにより形成されている。これに対して、チャージポンプ用のキャパシタＣＡ１１、ＣＡ１２は、低耐圧キャパシタよりも耐圧が高い高耐圧（ＨＶ）キャパシタにより形成されている。またトランジスタＴＡ１、ＴＢ１も、低耐圧トランジスタよりも耐圧が高い高耐圧トランジスタにより形成されている。なお本実施形態の電荷転送回路３０-1（３０-2〜３０-N）は図１２の構成に限定されず、種々の変形実施が可能である。
【０１１９】
９．駆動波形
図１３にチャージポンプ回路の駆動波形の一例を示す。図１３は、図９のリングオシレータ５４により生成されるクロックが５相のクロックＲＣＫ１〜ＲＣＫ５であり、チャージポンプユニット２０-1〜２０-Nの段数が５段（Ｎ＝５）である場合の例である。即ちデコーダ５２は、リングオシレータ５４からの５相のクロックＲＣＫ１〜ＲＣＫ５をデコードして、クロックＣＫ１１、ＣＫ１２、ＣＫ２１、ＣＫ２２・・・・ＣＫ５１、ＣＫ５２を生成し、チャージポンプ回路１０に供給する。
【０１２０】
図１３の駆動波形では、クロック供給回路５０は、チャージポンプユニット２０-1〜２０-Nのうちの第Ｋ（１≦Ｋ＜Ｎ）のチャージポンプユニットの第２の電圧変換回路に対して第２のクロックとして第２のクロックパルスを供給している期間内において、第Ｋのチャージポンプユニットの次段の第Ｋ＋１のチャージポンプユニットの第１の電圧変換回路に対して、第２のクロックパルスよりもパルス幅が短い第１のクロックパルスを第１のクロックとして供給している。
【０１２１】
即ち図１３のＡ１に示す期間においては、チャージポンプユニット２０-1（第Ｋのチャージポンプユニット）の電圧変換回路４０-12（第２の電圧変換回路）に対して、Ａ２に示すようにクロックＣＫ１２（第２のクロック）としてパルス幅が長い第２のクロックパルスを供給している。そして、このＡ１に示す期間内において、チャージポンプユニット２０-1の次段のチャージポンプユニット２０-2（第Ｋ＋１のチャージポンプユニット）の電圧変換回路４０-21（第１の電圧変換回路）に対して、Ａ２の第２のクロックパルスよりもパルス幅が短いＡ３の第１のクロックパルスを、クロックＣＫ２１（第１のクロック）として供給している。
【０１２２】
同様に、Ａ４に示す期間においては、チャージポンプユニット２０-2の電圧変換回路４０-22に対して、Ａ５に示すようにパルス幅が長いクロックＣＫ２２を供給している。そして、このＡ４に示す期間内において、チャージポンプユニット２０-2の次段のチャージポンプユニット２０-3の電圧変換回路４０-23（図示せず）に対して、Ａ５のクロックＣＫ２２よりもパルス幅が短いクロックＣＫ３１をＡ６に示すように供給している。
【０１２３】
なお図１３の駆動波形に示すように、本実施形態では、クロックＣＫ１１とＣＫ１２はノンオーバラップの関係（アクティブ期間が重ならない関係）になっており、クロックＣＫ２１とＣＫ２２もノンオーバラップの関係になっている。またクロックＣＫ１１とＣＫ２１もノンオーバラップの関係になっており、クロックＣＫ１２とＣＫ２２もノンオーバラップの関係になっている。
【０１２４】
図１３の駆動波形によれば、クロックＣＫ１２（ＣＫ１２’）がＨレベルになるＡ１に示す期間内において、Ａ３に示すようにクロックＣＫ２１（ＣＫ２１’）がＨレベルになる。従って、図１２のキャパシタＣＡ２１の上側電極側のノードＮＢ２１の電圧が高くなり、トランジスタＴＡ２がオンになる。これにより、キャパシタＣＡ１２に蓄積された電荷が、トランジスタＴＡ２を介してキャパシタＣＡ２２に効率的に転送されるようになる。そして、この時、トランジスタＴＢ２をオフに設定できるため、キャパシタＣＡ１２からの電荷が、トランジスタＴＢ２を介してキャパシタＣＡ２１側に漏れてしまう事態を防止でき、昇圧効率を向上できる。
【０１２５】
即ち図１３の駆動波形では、クロックＣＫ１２により図１２のノードＮＡ１２の電圧を突き上げている期間内において、クロックＣＫ２１によりノードＮＢ２１の電圧を、短い期間だけ突き上げている。これにより、この短い期間において、トランジスタＴＡ２がオンになり、前段のチャージポンプユニット２０-1のキャパシタＣＡ１２から、次段のチャージポンプユニット２０-2のキャパシタＣＡ２２への、効率的な電荷の転送が可能になる。即ち図１２のクロックＣＫ１１、ＣＫ１２、ＣＫ２１、ＣＫ２２を全てノンオーバラップの関係にする手法等に比べて、電荷の転送効率を向上できるため、昇圧効率を向上できる。特に本実施形態のように、電圧変換回路によりクロックの電圧を昇圧する手法においては、図１３に示すような駆動波形を採用することで、昇圧効率の更なる向上を図れる。なお本実施形態の駆動波形は図１３に限定されず種々の変形実施が可能である。
【０１２６】
１０．電圧変換回路の第１の変形例
図１４（Ａ）に電圧変換回路４０（４０-11〜４０-N2）の第１の変形例を示す。図１４（Ａ）では、プリチャージ回路４２は、ＶＤＤ（第２の電源）と電荷蓄積ノードＮＣとの間に設けられ、そのゲートが出力ノードＮＦに接続されるＰ型のプリチャージ用トランジスタＴＣ２を含む。それ以外については図１１（Ａ）と同様の回路構成になっている。なおトランジスタＴＣ２の基板は電荷蓄積ノードＮＣに接続される。またトランジスタＴＣ２は低耐圧トランジスタにより形成されている。
【０１２７】
図１１（Ａ）では、クロックＣＫが０Ｖになるプリチャージ期間において、電荷蓄積ノードＮＣの電圧がＶＤＤ−ＶＴＨになる。即ち図１１（Ａ）ではプリチャージ期間においてトランジスタＴＣがオンになる必要があるため、電荷蓄積ノードＮＣの電圧はＶＤＤよりもしきい値電圧ＶＴＨ分だけ低くなる。
【０１２８】
これに対して図１４（Ａ）では、クロックＣＫが０Ｖになるプリチャージ期間において、ディスチャージ用のトランジスタＴＥがオンになるため、出力ノードＮＦは０Ｖになる。従って、この０Ｖの電圧がそのゲートに入力されるＰ型のプリチャージ用トランジスタＴＣ２は完全なオン状態になるため、電荷蓄積ノードＮＣは、ＶＤＤ−ＶＴＨではなくＶＤＤにプリチャージされるようになる。従って、クロックＣＫがＶＤＤになり、電荷転送用トランジスタＴＤがオンになる電荷転送期間において、出力ノードＮＦの電圧は、２ＶＤＤ−ＶＴＨではなく２ＶＤＤに昇圧されるようになる。また、この時、２ＶＤＤの電圧がそのゲートに入力されるＰ型のプリチャージ用トランジスタＴＣ２は完全なオフになるため、電荷蓄積ノードＮＣからＶＤＤの電源への電荷の逆流も防止できる。
【０１２９】
このように図１１（Ａ）では、２ＶＤＤ−ＶＴＨの振幅のクロックＣＫ’しか得られなかったのに対して、図１４（Ａ）の第１の変形例によれば、２ＶＤＤの振幅のクロックＣＫ’を得ることができるため、昇圧効率を向上できる。
【０１３０】
１１．電圧変換回路の第２の変形例
図１４（Ｂ）に電圧変換回路４０（４０-11〜４０-N2）の第２の変形例を示す。図１４（Ｂ）では、ディスチャージ回路４６は、出力ノードＮＦとＶＳＳ（第１の電源）との間に設けられ、ＶＤＤ（第２の電源）がゲートに入力されるＮ型の電圧差調整用トランジスタＴＦを含む。またディスチャージ回路４６は、出力ノードＮＦとＶＳＳとの間に電圧差調整用トランジスタＴＦと直列に設けられ、ディスチャージ期間においてオンになるＮ型のディスチャージ用トランジスタＴＧを含む。
【０１３１】
なお図１４（Ｂ）では、プリチャージ用トランジスタＴＣ２のゲートには、図１４（Ａ）と同様に出力ノードＮＦが接続されているが、図１１（Ａ）のようにトランジスタＴＣ２のゲートを電荷蓄積ノードＮＣに接続する変形実施も可能である。
【０１３２】
図１４（Ｂ）の第２の変形例によれば、ディスチャージ回路４６を構成するＮ型のトランジスタＴＦ、ＴＧを低耐圧トランジスタにより形成できる。従って、図１１（Ａ）のようにディスチャージ回路４６を構成するトランジスタＴＥが高耐圧トランジスタで形成される場合に比べて、電圧変換回路４０のレイアウト面積を小さくできる。即ち図１４（Ｂ）では、電圧変換回路４０を構成するキャパシタＣＣ、トランジスタＴＣ２、ＴＤ、ＴＦ、ＴＧを全て低耐圧トランジスタにより形成できる。従って、トランジスタＴＦ、ＴＧのゲート長を小さくしてレイアウト面積を小さくできると共に、キャパシタＣＣ、トランジスタＴＣ２、ＴＤ、ＴＦ、ＴＧを、低耐圧領域にまとめてレイアウト配置できるため、図１１（Ａ）に比べてレイアウト面積を小さくできる。
【０１３３】
１２．電圧変換回路の第３の変形例
図１５（Ａ）に、電圧変換回路及びこれを含む昇圧回路の第３の変形例を示す。
【０１３４】
図１１（Ａ）の電圧変換回路では、トランジスタＴＤ、ＴＥに対して同じノードＮＥが接続されている。従ってノードＮＥの電圧レベルの遷移期間において、トランジスタＴＤ、ＴＥの両方がオンする事態が生じ、貫通電流が発生する。そしてこのような貫通電流が発生すると、蓄積ノードＮＣに蓄積した電荷がＶＳＳ側に放電されてしまい、昇圧効率が悪化する。図１５（Ａ）の第３の変形例によれば、このような問題を解消できる。
【０１３５】
図１５（Ａ）において第１の電圧変換回路４０-11は、第１の電圧変換用キャパシタ、第１のプリチャージ回路、第１の電荷転送回路、第１のディスチャージ回路として、各々、キャパシタＣＣ１１、トランジスタＴＣ１１、トランジスタＴＤ１１、トランジスタＴＦ１１及びＴＧ１１を含む。また第２の電圧変換回路４０-12は、第２の電圧変換用キャパシタ、第２のプリチャージ回路、第２の電荷転送回路、第２のディスチャージ回路として、各々、キャパシタＣＣ１２、トランジスタＴＣ１２、トランジスタＴＤ１２、トランジスタＴＦ１２及びＴＧ１２を含む。
【０１３６】
なお図１５（Ａ）では、各電圧変換回路４０-11、４０-12として、図１４（Ｂ）の構成を採用した場合について示しているが、図１１（Ａ）や図１４（Ａ）の構成等を採用してもよい。
【０１３７】
図１５（Ａ）では、図１５（Ｂ）のＢ１に示すように電圧変換回路４０-11のトランジスタＴＤ１１（第１の電荷転送回路）が、電荷蓄積ノードＮＣ１１（第１の電荷蓄積ノード）から出力ノードＮＦ１１（第１の出力ノード）への電荷転送を行っている期間（第１の電荷転送期間）において、Ｂ２に示すように電圧変換回路４０-12のトランジスタＴＧ１２（第２のディスチャージ回路）が、出力ノードＮＦ１２（第２の出力ノード）のディスチャージを行う。即ち電圧変換回路４０-11の電荷転送用トランジスタＴＤ１１がオンになる期間において、電圧変換回路４０-12のディスチャージ用トランジスタＴＧ１２がオンになりディスチャージが行われる。
【０１３８】
また図１５（Ｂ）のＢ３に示すように電圧変換回路４０-12のトランジスタＴＤ１２（第２の電荷転送回路）が、電荷蓄積ノードＮＣ１２（第２の電荷蓄積ノード）から出力ノードＮＦ１２（第２の出力ノード）への電荷転送を行っている期間（第２の電荷転送期間）において、Ｂ４に示すように電圧変換回路４０-11のトランジスタＴＧ１１（第１のディスチャージ回路）が、出力ノードＮＦ１１（第１の出力ノード）のディスチャージを行う。即ち電圧変換回路４０-12の電荷転送用トランジスタＴＤ１２がオンになる期間において、電圧変換回路４０-11のディスチャージ用トランジスタＴＧ１１がオンになりディスチャージが行われる。
【０１３９】
図１５（Ｂ）のＢ５、Ｂ６に示すように、電圧変換回路４０-11、４０-12には、クロックＣＫ１１（第１のクロック）と、クロックＣＫ１１に対してノンオーバラップの関係にあるクロックＣＫ１２（第２のクロック）が供給されている。
【０１４０】
そして電荷転送回路４０-11は、電荷蓄積ノードＮＣ１１と出力ノードＮＦ１１との間に設けられ、クロックＣＫ１１がＨレベル（第２の電圧レベル）である場合にオンになるＰ型の電荷転送用のトランジスタＴＤ１１を含んでいる。また出力ノードＮＦ１１とＶＳＳ（第１の電源）との間に設けられ、クロックＣＫ１２がＨレベルである場合にオンになるＮ型のディスチャージ用トランジスタＴＧ１１を含んでいる。即ちトランジスタＴＤ１１のゲートにはクロックＣＫ１１の反転信号が入力され、トランジスタＴＧ１１のゲートにはクロックＣＫ１２の非反転信号が入力される。
【０１４１】
また電荷転送回路４０-12は、電荷蓄積ノードＮＣ１２と出力ノードＮＦ１２との間に設けられ、クロックＣＫ１２がＨレベルである場合にオンになるＰ型の電荷転送用のトランジスタＴＤ１２を含んでいる。また出力ノードＮＦ１２とＶＳＳとの間に設けられ、クロックＣＫ１１がＨレベルである場合にオンになるＮ型のディスチャージ用トランジスタＴＧ１２を含んでいる。即ちトランジスタＴＤ１２のゲートにはクロックＣＫ１２の反転信号が入力され、トランジスタＴＧ１２のゲートにはクロックＣＫ１１の非反転信号が入力される。
【０１４２】
そしてＢ５に示すようにクロックＣＫ１１がＨレベル（第２の電圧レベル）であり、クロックＣＫ１２がＬレベル（第１の電圧レベル）である場合には、Ｂ１に示すように、ＣＫ１１の反転信号がゲートに入力されるトランジスタＴＤ１１（第１の電荷転送回路）がオンになり、電荷蓄積ノードＮＣ１１から出力ノードＮＦ１１への電荷転送が行われる。またＢ２に示すように、クロックＣＫ１１の非反転信号がゲートに入力されるトランジスタＴＧ１２（第２のディスチャージ回路）がオンになり、出力ノードＮＦ１２のディスチャージが行われる。
【０１４３】
一方、Ｂ６に示すようにクロックＣＫ１２がＨレベル（第２の電圧レベル）であり、クロックＣＫ１１がＬレベル（第１の電圧レベル）である場合には、Ｂ３に示すように、ＣＫ１２の反転信号がゲートに入力されるトランジスタＴＤ１２（第２の電荷転送回路）がオンになり、電荷蓄積ノードＮＣ１２から出力ノードＮＦ１２への電荷転送が行われる。またＢ４に示すように、クロックＣＫ１２の非反転信号がゲートに入力されるトランジスタＴＧ１１（第１のディスチャージ回路）がオンになり、出力ノードＮＦ１１のディスチャージが行われる。
【０１４４】
以上のように第３の変形例によれば、図１５（Ｂ）のＢ１、Ｂ４に示すように、電圧変換回路４０-11の電荷転送用トランジスタＴＤ１１がオンになる期間とディスチャージ用トランジスタＴＧ１１がオンになる期間とがノンオーバラップになり、これらの期間の間にＢ７に示すようなオフ期間が必ず存在するようになる。従って、トランジスタＴＤ１１、ＴＧ１１を介した貫通電流により電荷蓄積ノードＮＣ１１の蓄積電荷がＶＳＳ側に放電されてしまう事態を防止できる。同様に図１５（Ｂ）のＢ２、Ｂ３に示すように、電荷転送回路４０-12の電荷転送用トランジスタＴＤ１２がオンになる期間とディスチャージ用トランジスタＴＧ１２がオンになる期間とがノンオーバラップになり、これらの期間の間にＢ８に示すようなオフ期間が必ず存在するようになる。従って、トランジスタＴＤ１２、ＴＧ１２を介した貫通電流により電荷蓄積ノードＮＣ１２の蓄積電荷がＶＳＳ側に放電されてしまう事態を防止でき、昇圧効率を向上できる。
【０１４５】
特に第３の変形例では、チャージポンプ動作に必要なノンオーバラップのクロックＣＫ１１、ＣＫ１２の存在に着目し、これらのノンオーバラップのクロックＣＫ１１、ＣＫ１２を有効活用して、貫通電流を防止した点に特徴がある。即ち、電圧変換回路４０-11、４０-12の間でクロックＣＫ１１、ＣＫ１２を相互に利用し、電圧変換回路４０-11のトランジスタＴＤ１１と電圧変換回路４０-12のトランジスタＴＧ１２については、クロックＣＫ１１によりオン・オフ制御する。また電圧変換回路４０-11のトランジスタＴＧ１１と電圧変換回路４０-12のトランジスタＴＤ１２については、クロックＣＫ１１とノンオーバラップの関係にあるクロックＣＫ１２によりオン・オフ制御する。こうすれば、Ｂ５、Ｂ６に示すようなクロックＣＫ１１、ＣＫ１２のノンオーバラップの関係を有効活用して、トランジスタＴＤ１１、ＴＧ１１を介した貫通電流と、トランジスタＴＤ１２、ＴＧ１２を介した貫通電流を防止でき、昇圧効率を向上できる。
【０１４６】
１３．昇圧回路のレイアウト例
図１６に本実施形態の昇圧回路のレイアウト例（回路パターンの配置例）を示す。図１６においてチャージポンプユニット２０-1〜２０-N（第１〜第Ｎのチャージポンプユニット）はＤ１方向（第１の方向）に沿って配置（レイアウト）される。そして例えばチャージポンプユニット２０-1（各チャージポンプユニット）では、チャージポンプ用のキャパシタＣＡ１１、ＣＡ１２（第１、第２のキャパシタ）が、Ｄ１方向に沿って配置される。即ちキャパシタＣＡ１１のＤ１方向側に隣接してキャパシタＣＡ１２が配置される。また、Ｄ１方向に直交する方向をＤ２方向（第２の方向）とした場合に、キャパシタＣＡ１１と電圧変換回路４０-11がＤ２方向に沿って配置され、キャパシタＣＡ１２と電圧変換回路４０-12がＤ２方向に沿って配置される。他のチャージポンプユニット２０-2〜２０-Nも同様である。
【０１４７】
また図１６では、キャパシタＣＡ１１（第１のキャパシタ）とキャパシタＣＣ１１（第１の電圧変換用キャパシタ）の間に、電圧変換回路４０-11のキャパシタＣＣ１１以外の回路（例えば図１５（Ａ）のトランジスタＴＣ１１、ＴＤ１１、ＴＦ１１、ＴＧ１１）が配置される。またキャパシタＣＡ１２（第２のキャパシタ）とキャパシタＣＣ１２（第２の電圧変換用キャパシタ）との間に、電圧変換回路４０-12のキャパシタＣＣ１２以外の回路（例えば図１５（Ａ）のトランジスタＴＣ１２、ＴＤ１２、ＴＦ１２、ＴＧ１２）が配置される。他のチャージポンプユニット２０-2〜２０-Nも同様である。
【０１４８】
ここで、キャパシタＣＡ１１、ＣＡ１２は高耐圧キャパシタにより形成される。同様に電荷転送回路３０-1は高耐圧トランジスタにより形成される。一方、電圧変換用キャパシタＣＣ１１、ＣＣ１２は、高耐圧キャパシタよりも耐圧が低い低耐圧キャパシタにより形成される。同様に、電圧変換回路４０-11、４０-12のＣＣ１１、ＣＣ１２以外の回路は、高耐圧トランジスタよりも耐圧が低い低耐圧トランジスタにより形成される。他のチャージポンプユニット２０-2〜２０-Nも同様である。
【０１４９】
また図１６では、チャージポンプ用のクロックを生成して供給するクロック供給回路５０が配置されている。そして例えばチャージポンプユニット２０-1では、キャパシタＣＡ１１、ＣＡ１２とクロック供給回路５０との間に、電圧変換回路４０-11、４０-12が配置される。そしてクロック供給回路５０と電圧変換回路４０-11、４０-12との間には、配線領域が設けられる。そしてこの配線領域には、クロック供給回路５０が供給するクロック（ＣＫ１１〜ＣＫＮ２）の信号線を含む信号線が配線される。他のチャージポンプユニット２０-2〜２０-Nも同様である。
【０１５０】
図１６のレイアウトによれば、キャパシタＣＡ１１、ＣＡ１２がＤ１方向に沿って配置される。そしてＤ２方向の反対方向をＤ４方向（第４の方向）とした場合に、キャパシタＣＡ１１のＤ４方向側に電圧変換回路４０-11が配置され、キャパシタＣＡ１２のＤ４方向側に電圧変換回路４０-12が配置される。このようにすれば、キャパシタＣＡ１１、ＣＡ１２のＤ４方向側のスペースを有効活用して、電圧変換回路４０-11、４０-12を配置できるため、電圧変換回路４０-11、４０-12を隙間無く配置することができ、レイアウト効率を向上できる。
【０１５１】
また図１６のレイアウトによれば、キャパシタＣＡ１１、ＣＡ１２などの高耐圧素子（高耐圧キャパシタ、高耐圧トランジスタ）については、高耐圧領域にまとめて配置し、キャパシタＣＣ１１、ＣＣ１２などの低耐圧素子（低耐圧キャパシタ、低耐圧トランジスタ）については、低耐圧領域にまとめて配置できる。そして図１６の高耐圧領域と低耐圧領域の間の距離関係だけを考慮して配置すれば済むようになる。従って、高耐圧素子と低耐圧素子を混在させて配置する手法に比べて、レイアウト効率を向上でき、昇圧回路のレイアウトの小面積化を図れる。
【０１５２】
また図１６では、キャパシタＣＡ１１、ＣＡ１２とキャパシタＣＣ１１、ＣＣ１２との間に、電圧変換回路４０-11、４０-12のＣＣ１１、ＣＣ１２以外の回路が配置される。従って、信号の流れに沿った効率的なレイアウトが可能になる。即ち図１５（Ａ）において、キャパシタＣＣ１１、ＣＣ１２の下側電極には、クロックＣＫ１１、ＣＫ１２に対応する信号が入力される。そしてキャパシタＣＣ１１、ＣＣ１２の上側電極には、トランジスタＴＣ１１、ＴＤ１１、ＴＣ１２、ＴＤ１２等が接続される。従って図１６のレイアウトによれば、図１５（Ａ）の回路の信号の流れに沿った信号線の配線が可能になる。従って、ノードＮＣ１１、ＮＦ１１、ＮＣ１２、ＮＦ１２の配線長を短くして、ショートパスで接続することが可能になり、これらのノードの寄生容量を小さくできる。これにより、これらの寄生容量が昇圧動作に及ぼす悪影響を最小限に抑えることができる。
【０１５３】
また図１６では、クロック供給回路５０と電圧変換回路４０-11、４０-12の間に配線領域が設けられる。従って、クロック供給回路５０と、電圧変換回路４０-11、４０-12やキャパシタＣＡ１１、ＣＡ１２との間の距離を、少なくともこの配線領域のＤ２方向での幅の分だけ余計に離すことができる。これにより、クロック供給回路５０で発生するクロックノイズ等が、電圧変換回路４０-11、４０-12やキャパシタＣＡ１１、ＣＡ１２での電荷の蓄積ノードに悪影響を及ぼす事態を防止でき、昇圧効率の劣化を防止できる。
【０１５４】
なお図１６では、Ｄ１方向の反対方向をＤ３方向（第３の方向）とした場合に、キャパシタＣＡ１１のＤ２方向側であり、且つ、キャパシタＣＡ１２のＤ３方向側に、電荷転送回路３０-1が配置されており、これにより更にレイアウト効率を向上できる。
【０１５５】
即ち図１５（Ａ）において、ＣＡ１１はトランジスタＴＡ１のゲートを制御するためのキャパシタであるため、メインのキャパシタＣＡ１２に比べてその容量値が小さい。このため図１６に示すように、キャパシタＣＡ１１のレイアウト面積はメインのキャパシタＣＡ１２に比べて小さい。そこで図１６では、キャパシタＣＡ１１のＤ２方向側のスペースを有効活用して、電荷転送回路３０-1を配置している。こうすることで、キャパシタＣＡ１１、ＣＡ１２，電荷転送回路３０-1を、空きスペースが生じないように効率良くレイアウトすることができ、レイアウト効率を向上できる。
【０１５６】
また図１５（Ａ）において、キャパシタＣＣ１１は、容量値が小さいキャパシタＣＡ１１に対応して設けられ、キャパシタＣＣ１２は、容量値が大きいメインのキャパシタＣＡ１２に対応して設けられる。このため、キャパシタＣＣ１１はキャパシタＣＣ１２に比べてその容量値を小さくでき、キャパシタＣＣ１１のレイアウト面積はキャパシタＣＣ１２に比べて小さくなっている。
【０１５７】
そこで図１６では、キャパシタＣＡ１１、ＣＡ１２のＤ２方向での幅に合うように、キャパシタＣＣ１１、ＣＣ１２を配置している。そして、キャパシタＣＡ１１、ＣＡ１２、ＣＡ２１、ＣＡ２２・・・ＣＡＮ１、ＣＡＮ２のＤ１方向での配置ピッチを、キャパシタＣＣ１１、ＣＣ１２、ＣＣ２１、ＣＣ２２・・・ＣＣＮ１、ＣＣＮ２のＤ１方向での配置ピッチに一致させている。こうすることで、無駄の無いレイアウトが可能になり、昇圧回路の小規模化を図れる。
【０１５８】
また図１６では、チャージポンプユニット２０-NのＤ１方向側に平滑回路やリミッタ回路６０が配置される。そしてリミッタ回路６０のＤ４方向側にリミット動作検出回路７０が配置される。この場合、リミッタ回路６０のダイオード素子ＤＩは大きなサイズに設定され、そのレイアウト面積が大きい。またＰ型のトランジスタＴＪ１も、大きなサイズに設定され、そのレイアウト面積が大きい。
【０１５９】
なお図１７（Ａ）、図１７（Ｂ）に低耐圧トランジスタ、高耐圧トランジスタの一例を示し、図１７（Ｃ）、図１７（Ｄ）に低耐圧キャパシタ、高耐圧キャパシタの一例を示す。
【０１６０】
図１７（Ａ）では、Ｐ型基板ＰＳＵＢにＰ型ウェルＰＷＥＬが形成される。そして、このＰＷＥＬに、Ｎ＋不純物層（拡散領域）のソース及びドレインと、ゲート酸化膜及びゲートとにより構成されるＮ型の低耐圧トランジスタが形成される。なおＰ型の低耐圧トランジスタは、例えばＮ型ウェルを形成し、そのＮ型ウェルに形成されたＰ＋不純物層、ゲート酸化膜、ゲートにより構成できる。
【０１６１】
一方、図１７（Ｂ）では、Ｐ型基板ＰＳＵＢにはＰ型ウェルＰＷＥＬは形成されない。そしてＰＳＵＢに直接に、Ｎ＋不純物層のソース及びドレインと、ゲート酸化膜及びゲートとにより構成されるＮ型の高耐圧トランジスタが形成される。即ち図１７（Ａ）では、ＰＷＥＬは不純物濃度が高いため、ＰＮ接合の耐圧が低くなり、低耐圧トランジスタが形成される。一方、図１７（Ｂ）では、ＰＳＵＢは不純物濃度が低いため、ＰＮ接合の耐圧を高くでき、高耐圧トランジスタを形成できる。
【０１６２】
そして図１５（Ａ）のトランジスタＴＣ１１、ＴＤ１１、ＴＦ１１、ＴＧ１１、ＴＣ１２、ＴＤ１２、ＴＦ１２、ＴＧ１２は、図示しないＰ型の低耐圧トランジスタや図１７（Ａ）のＮ型の低耐圧トランジスタにより形成できる。一方、トランジスタＴＡ１、ＴＢ１は、図１７（Ｂ）の高耐圧トランジスタにより形成できる。
【０１６３】
また図１７（Ｃ）では、Ｐ型基板ＰＳＵＢにＰ型ウェルＰＷＥＬが形成される。そして、このＰＷＥＬに、下側電極（クロックＣＫの入力側）となるＮ＋不純物層と、上側電極（クロックＣＫ’の出力側）となるトランジスタのゲートとにより構成される低耐圧キャパシタが形成される。即ちトランジスタのゲート容量を利用してキャパシタが形成される。なおゲート及びゲート酸化膜の下方には、少ないレイアウト面積で容量値を大きくするために、Ｎ＋のクロスアンダ不純物層が設けられている。
【０１６４】
一方、図１７（Ｄ）では、Ｐ型基板ＰＳＵＢに直接に、下側電極となるＮ＋不純物層と、上側電極となるトランジスタのゲートとにより構成される高耐圧キャパシタが形成される。即ち図１７（Ｃ）では、ＰＷＥＬは不純物濃度が高いため、ＰＮ接合の耐圧が低くなり、低耐圧キャパシタが形成される。一方、図１７（Ｄ）では、ＰＳＵＢは不純物濃度が低いため、ＰＮ接合の耐圧を高くでき、高耐圧キャパシタを形成できる。なおゲート及びゲート酸化膜の下方には、Ｎ＋のクロスアンダ不純物層が設けられている。
【０１６５】
そして図１５（Ａ）の電圧変換用キャパシタＣＣ１１、ＣＣ１２は、図１７（Ｃ）の低耐圧キャパシタにより形成できる。一方、チャージポンプ用キャパシタＣＡ１１、ＣＡ１２は、図１７（Ｄ）の高耐圧キャパシタにより形成できる。
【０１６６】
１４．不揮発性メモリ装置
図１８に本実施形態の昇圧回路５４０を含む不揮発性メモリ装置の構成例を示す。なお不揮発性メモリ装置の構成は図１８に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１６７】
メモリセルアレイ５００（ＥＥＰＲＯＭ）には、複数の不揮発性メモリセルが例えばマトリクス状に配列される。アドレスデコーダ５１０は、メモリセルアレイ５００のワードライン選択等を行うためのアドレスのデコード処理を行う。入出力部５２０は、メモリセルアレイ５００の不揮発性メモリセルに記憶されたデータを読み出して出力したり、不揮発性メモリセルに記憶すべきデータを入力するための回路である。
【０１６８】
アクセス制御回路５３０は、メモリセルアレイ５００のアクセス制御を行うための回路である。即ちメモリセルアレイ５００の不揮発性メモリセルのデータの書き込み、読み出し、消去の少なくとも１つを行う。そして昇圧回路５４０は、このアクセス制御の際に必要な昇圧電圧ＶＰＰを生成する。即ちアクセス制御回路５３０は、昇圧回路５４０により生成された昇圧電圧ＶＰＰを用いて、不揮発性メモリセルへのデータの書き込み等の制御を行うことになる。
【０１６９】
なお図１８の不揮発性メモリ装置は種々の電子機器に内蔵することができる。例えばパーソナルコンピュータ、携帯型情報端末、携帯電話機、プリンタ、スキャナ、デジタルカメラ、ビデオカメラ、カーナビゲーションシステム等の電子機器に内蔵できる。或いは、インク残量のモニタが可能なインクカートリッジなどの電子機器に、本実施形態の不揮発性メモリ装置を内蔵してもよい。この場合には、プリンタの電源が切られた時に、電源装置の容量に蓄えられた電荷に基づいて、不揮発性メモリ装置が不揮発性メモリセルへのインク残量データの書き込み動作を行う。このため不揮発性メモリ装置は、低消費電力であることが望まれ、消費電力が低い本実施形態の昇圧回路を含む不揮発性メモリ装置は、このようなインクカートリッジなどの電子機器に最適なメモリ装置になる。
【０１７０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電圧レベル、第２の電圧レベル、第１の電源、第２の電源等）と共に記載された用語（Ｌレベル、Ｈレベル、ＶＳＳ、ＶＤＤ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また昇圧回路、電圧変換回路、不揮発性メモリ装置の構成や、チャージポンプの駆動波形も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１７１】
【図１】本実施形態の昇圧回路の構成例。
【図２】テストモード時にＶＰＰを高電圧に設定する手法の説明図。
【図３】テスト回路の第１の構成例。
【図４】テスト回路の第２の構成例。
【図５】リミッタ回路の構成例。
【図６】昇圧回路の他の構成例。
【図７】昇圧電圧の信号波形例。
【図８】リミット動作検出回路の構成例。
【図９】昇圧回路の詳細な構成例。
【図１０】電圧変換回路の動作を説明するための信号波形図。
【図１１】図１１（Ａ）、図１１（Ｂ）は電圧変換回路の構成例及びその動作説明図。
【図１２】チャージポンプユニットの詳細な構成例。
【図１３】チャージポンプ回路の駆動波形の例。
【図１４】図１４（Ａ）、図１４（Ｂ）は電圧変換回路の第１、第２の変形例。
【図１５】図１５（Ａ）、図１５（Ｂ）は電圧変換回路の第３の変形例及びその動作説明図。
【図１６】昇圧回路のレイアウト例。
【図１７】図１７（Ａ）〜図１７（Ｄ）は低耐圧トランジスタ、高耐圧トランジスタ、低耐圧キャパシタ、高耐圧キャパシタの一例。
【図１８】本実施形態の不揮発性メモリ装置の構成例。
【符号の説明】
【０１７２】
１０  チャージポンプ回路、１２  昇圧回路ブロック、
２０-1〜２０-N  チャージポンプユニット、３０-1〜３０-N  電荷転送回路、
４０、４０-11〜４０-N2  電圧変換回路、
ＣＡ１１〜ＣＡＮ２  チャージポンプ用キャパシタ、
ＣＣ、ＣＣ１１〜ＣＣ２２  電圧変換用キャパシタ、
ＣＫ１１〜ＣＫＮ２、ＲＣＫ１〜ＲＣＫＪ  クロック、４２  プリチャージ回路、
４４  電荷転送回路、４６  ディスチャージ回路、５０  クロック供給回路、
５２  デコーダ、５４  リングオシレータ、６０  リミッタ回路、
６２  リミットレベル調整回路、７０  リミット動作検出回路、
７２  検出回路、７３  負荷回路、７４  出力回路、８０  テスト回路、
８２  テストデコーダ、８４  トランスファ回路、
５００  メモリセルアレイ、５１０  アドレスデコーダ、５２０  入出力部、
５３０  アクセス制御回路、５４０  昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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