(57)【要約】【課題】アナログ信号およびデジタル信号の入力端子を共用する入力回路およびその入力回路を搭載する半導体集積回路装置を提供する。【解決手段】入力回路は、基準バイアス生成回路（２３、３３、４２）と、差動増幅器（２１）と、帰還回路（３２）と、スイッチ（４１）とを具備する。基準バイアス生成回路（２３、３３、４２）は、基準バイアスを生成する。差動増幅器（２１）は、入力信号を入力する非反転入力端子（＋）と基準バイアスを入力する反転入力端子（−）とを備える。帰還回路（３２）は、差動増幅器（２１）の出力を反転入力端子に帰還する。スイッチ（４１）は、帰還回路（３２）が帰還する信号を伝達／遮断する。【選択図】図１
2008017300.tif 000002
【特許請求の範囲】
【請求項１】
基準バイアスを生成する基準バイアス生成回路と、
入力信号を入力する非反転入力端子と前記基準バイアスを入力する反転入力端子とを備える差動増幅器と、
前記差動増幅器の出力を前記反転入力端子に帰還する帰還回路と、
前記帰還回路が帰還する信号を伝達／遮断するスイッチと
を具備する
入力回路。
【請求項２】
前記入力信号がデジタル信号のときに、前記スイッチを開放して前記帰還回路の帰還を遮断し、前記反転入力端子に前記基準バイアスを供給し、
前記入力信号がアナログ信号のときに、前記スイッチを閉成して前記帰還回路を介して前記差動増幅器の出力を前記反転入力端子に帰還する
請求項１に記載の入力回路。
【請求項３】
前記帰還回路は、前記差動増幅器の出力を前記反転入力端子に帰還する帰還抵抗を備え、
前記スイッチは、前記非反転入力端子にデジタル信号が入力されるとき、前記帰還抵抗による帰還を遮断する
請求項１または請求項２に記載の入力回路。
【請求項４】
前記基準バイアス生成回路は、前記反転入力端子に接続されるノードと第１の電源との間に、直列に接続されるバイアス切替スイッチと、バイアス抵抗とを備え、
前記バイアス切替スイッチは、前記非反転入力端子にアナログ信号が入力するとき回路を開放する
請求項１から請求項３のいずれかに記載の入力回路。
【請求項５】
前記基準バイアス生成回路は、前記反転入力端子に接続されるノードと第２の電源との間に接続される抵抗回路を備える
請求項１から請求項４のいずれかに記載の入力回路。
【請求項６】
前記抵抗回路は、抵抗比によってデジタル信号のしきい値電圧を設定する抵抗を含む
請求項５に記載の入力回路。
【請求項７】
前記抵抗回路は、
並列に接続される複数の抵抗と、
前記複数の抵抗の各々に直列に接続され、制御信号に応答して閉成／開放が設定される複数のスイッチと
を含む
請求項５または請求項６に記載の入力回路。
【請求項８】
前記抵抗回路は、
直列に接続される複数の抵抗と、
前記複数の抵抗の各々に並列に接続され、制御信号に応答して閉成／開放する複数のスイッチと
を含む
請求項５から請求項７のいずれかに記載の入力回路。
【請求項９】
前記差動増幅器の出力を量子化するＡＤ変換器と、
前記ＡＤ変換器の出力に基づいて前記制御信号を生成する抵抗制御部と
を備え、
前記制御信号に基づいて前記差動増幅器の利得を制御する
請求項７または請求項８に記載の入力回路。
【請求項１０】
前記抵抗制御部は、前記ＡＤ変換器の出力値に対応する前記制御信号を生成する
請求項９に記載の入力回路。
【請求項１１】
前記抵抗制御部は、前記ＡＤ変換器の出力値の変化に基づいて前記制御信号を生成する
請求項９に記載の入力回路。
【請求項１２】
前記抵抗制御部は、前記差動増幅器の出力レベルが所定の範囲内になるように利得制御する前記制御信号を生成する
請求項９に記載の入力回路。
【請求項１３】
前記抵抗制御部は、前記ＡＤ変換器の出力値の時間平均値に基づいて前記制御信号を生成する
請求項９に記載の入力回路。
【請求項１４】
前記抵抗制御部は、前記ＡＤ変換器の出力を前記制御信号に変換する変換テーブルまたは論理回路またはファームウェアを備える
請求項９から請求項１３のいずれかに記載の入力回路。
【請求項１５】
前記帰還回路は、容量素子をさらに備え、
前記スイッチが閉成状態のとき、フィルタとして動作する
請求項１から請求項１４のいずれかに記載の入力回路。
【請求項１６】
前記容量素子は、容量値を変更する変更スイッチを含み、
前記変更スイッチの開閉により前記フィルタのカットオフ周波数を制御する
請求項１５に記載の入力回路。
【請求項１７】
前記容量素子は、
並列に接続される複数の容量素子と、
前記複数の容量素子の各々に直列に接続される複数のスイッチと
を含み、
前記複数のスイッチの各々を開閉して前記フィルタのカットオフ周波数を制御する
請求項１５または請求項１６に記載の入力回路。
【請求項１８】
バイアス切替スイッチを介して第１の電源に接続されるバイアス抵抗と、
前記バイアス抵抗と第２の電源との間に接続される抵抗回路と、
前記バイアス抵抗と前記抵抗回路との接続ノードに反転入力端子が接続され、非反転入力端子に入力信号が入力される差動増幅器と、
前記差動増幅器の出力端子と前記反転入力端子との間に接続される帰還抵抗と、
前記帰還抵抗と前記出力端子との間に挿入される帰還スイッチと
を具備し、
前記バイアス切替スイッチと前記帰還スイッチとは、切替制御信号に基づいて相反して動作する入力回路。
【請求項１９】
前記抵抗回路は、
並列に接続される複数の抵抗と、
前記複数の抵抗の各々に直列に接続され、制御信号に応答して閉成／開放が設定される複数のスイッチと
を備える
請求項１８に記載の入力回路。
【請求項２０】
前記抵抗回路は、
直列に接続される複数の抵抗と、
前記複数の抵抗の各々に並列に接続され、制御信号に応答して閉成／開放が設定される複数のスイッチと
を備える
請求項１８に記載の入力回路。
【請求項２１】
請求項１から請求項２０のいずれかに記載の入力回路を搭載する半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、その入力回路に関する。
【背景技術】
【０００２】
近年のデジタル技術の発展に伴い、半導体集積回路装置の用途は多岐にわたるようになってきている。テレビ、ビデオ、自動車など多数のエレクトロニクス制御装置に搭載されるようになってきた。これに伴いマイクロコンピュータを内蔵した制御用半導体集積回路装置や、信号処理用半導体集積回路装置に搭載される回路素子数が増加し、各種半導体集積回路装置間のデータ入力を行うための端子数も増加の一途をたどっている。
【０００３】
さらに、制御用半導体集積回路装置や信号処理用半導体集積回路装置では、デジタル信号を処理するのみならず、アナログ信号も処理する機能を有するアナログ・デジタル混在の半導体集積回路装置が多数利用されている。アナログ・デジタル混在の半導体集積回路装置では、入出力端子は、アナログ信号用端子とデジタル信号用端子に分けられ、各々専用の端子が設けられている。そのため、アナログ・デジタル混在の半導体集積回路装置を構成する半導体パッケージの端子数はますます増加し、これらの端子に対応する半導体チップ上のパッドも増加することになる。このため、半導体チップのチップ面積は増大し、コストも上昇する。
【０００４】
そのため、例えば、特許文献１、特許文献２に開示されているように、アナログ信号用とデジタル信号用の端子の共用化の技術が知られている。これらは、端子を共用化するものの、アナログ信号とデジタル信号とは別々の経路で処理される。すなわち、これらは、処理するためのアナログ信号用回路とデジタル信号用回路とを切り換える方法である。
【０００５】
【特許文献１】特開昭６４−５８１１８号公報
【特許文献２】特開２００４−２２２２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、半導体集積回路装置の端子数は増加し、特に、アナログ・デジタル混載型の半導体集積回路装置においては著しく、半導体チップのチップ面積の増加に加え、コストの上昇が懸念される。本発明は、アナログ信号およびデジタル信号の入力端子を共用する入力回路およびその入力回路を搭載する半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の観点では、入力回路は、基準バイアス生成回路（２３、３３、４２）と、差動増幅器（２１）と、帰還回路（３２）と、スイッチ（４１）とを具備する。基準バイアス生成回路（２３、３３、４２）は、基準バイアスを生成する。差動増幅器（２１）は、入力信号を入力する非反転入力端子（＋）と基準バイアスを入力する反転入力端子（−）とを備える。帰還回路（３２）は、差動増幅器（２１）の出力を反転入力端子に帰還する。スイッチ（４１）は、帰還回路（３２）が帰還する信号を伝達／遮断する。
【発明の効果】
【０００９】
本発明によれば、アナログ信号およびデジタル信号の入力端子を共用する入力回路および半導体集積回路装置を提供することができる。したがって、端子数の増加が抑制される入力回路および半導体集積回路装置を提供することができる。
また、本発明によれば、デジタル入力信号に対して閾値を任意に設定し、アナログ入力信号に対して利得を任意に設定できる入力回路および半導体集積回路装置を提供することができる。
さらに、本発明によれば、半導体チップのチップ面積の増大およびコスト上昇を抑制された入力回路および半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体集積回路装置の入力回路の回路図である。入力回路は、差動増幅器２１と、インバータ回路２２と、抵抗３１、３２、３３と、ＭＯＳスイッチ４１、４２とを具備する。ここで、抵抗３１、３２、３３の抵抗値を、それぞれＲ１、Ｒ２、Ｒ３とする。信号入力端子１１は、差動増幅器２１の非反転入力端子（＋）に接続される。第１の電源である電源ＶＤＤと第２の電源である接地ＧＮＤとの間に、ＭＯＳスイッチ４２、抵抗３３、抵抗３１が直列に接続される。ＭＯＳスイッチ４２の制御端子は、入力切替制御端子１２に接続される。抵抗３３と抵抗３１との接続ノードは、差動増幅器２１の反転入力端子（−）と、抵抗３２の一端とに接続される。差動増幅器２１の出力端子は、信号出力端子１３と、ＭＯＳスイッチ４１を介して抵抗３２の他端とに接続される。ＭＯＳスイッチ４１の制御端子は、一方が入力切替制御端子１２に直接接続され、他方がインバータ回路２２を介して入力切替制御端子１２接続される。
【００１１】
インバータ回路２２は、ＭＯＳスイッチ４１を構成するＰＭＯＳトランジスタを駆動するための回路であり、ＭＯＳスイッチ４１の閉成／開放は、入力切替制御端子１２に印加される切替制御信号により制御される。すなわち、ＭＯＳスイッチ４１は、入力切替制御端子１２に高い電圧（以下Ｈレベルと称する）が印加されると回路を閉成し、入力切替制御端子１２にＬレベルの電圧が印加されると回路を開放する。
【００１２】
ＭＯＳスイッチ４２は、制御端子が入力切替制御端子１２に接続され、入力切替制御端子１２に印加される電圧により閉成／開放が制御される。ＭＯＳスイッチ４２は、入力切替制御端子１２にＨレベルの電圧が印加されると回路を開放し、入力切替制御端子１２にＬレベルの電圧が印加されると回路を閉成する。すなわち、ＭＯＳスイッチ４１が閉成状態のとき、ＭＯＳスイッチ４２は開放状態になり、ＭＯＳスイッチ４１が開放状態のとき、ＭＯＳスイッチ４２は閉成状態になる。ＭＯＳスイッチ４１とＭＯＳスイッチ４２とは相反した動作となる。
【００１３】
したがって、差動増幅器２１は、入力切替制御端子１２にＨレベルの電圧が印加されると、抵抗３２が帰還抵抗として接続され、信号入力端子１１に印加される信号を同相で増幅する正相増幅回路として動作する。入力切替制御端子１２にＬレベルの電圧が印加されると、負帰還ループが切断されるため、差動増幅器２１は、反転入力端子と非反転入力端子とに印加される電圧を比較するコンパレータとして動作する。このとき、抵抗３３および抵抗３１は、電源電圧を抵抗分割して基準バイアスを生成する基準バイアス生成回路として機能する。
【００１４】
アナログ入力信号あるいはデジタル入力信号は、信号入力端子１１に印加され、信号出力端子１３から出力される。信号入力端子１１に印加される信号をアナログ信号として増幅する場合、入力切替制御端子１２にＨレベルの電圧が印加される。信号入力端子１１に印加される信号をデジタル信号として２値化する場合には、Ｌレベルの電圧が入力切替制御端子１２に印加される。
【００１５】
まず、入力切替制御端子１２にＨレベルの電圧が印加される場合を説明する。このとき、信号入力端子１１に入力される信号は、アナログ信号として増幅される。ＭＯＳスイッチ４２は開放状態になり、ＭＯＳスイッチ４１は閉成状態になる。したがって、差動増幅器２１の出力は、抵抗３２を介して差動増幅器２１の反転入力端子に接続され、さらに、抵抗３１を介して接地される。すなわち、正相増幅回路が構成される。
【００１６】
ＭＯＳスイッチ４１のオン抵抗値が、抵抗３２の抵抗値Ｒ２に比べて十分小さいものとすると、この正相増幅回路の利得Ｇａは、
Ｇａ＝１＋Ｒ２／Ｒ１      …（１）
により求められる。したがって、アナログ入力信号に対する所望の利得Ｇａになるように、抵抗値Ｒ１およびＲ２は決定される。
【００１７】
次に、入力切替制御端子１２にＬレベルの電圧が印加される場合を説明する。このとき、信号入力端子１１に入力される信号は、デジタル信号として２値化される。ＭＯＳスイッチ４２は回路を閉成し、ＭＯＳスイッチ４１は回路を開放する。ＭＯＳスイッチ４１が開放状態であるから、差動増幅器２１の出力は負帰還されず、差動増幅器２１はコンパレータとして動作する。したがって、非反転入力端子に印加される信号と反転入力端子に印加される信号との比較結果が差動増幅器２１から出力される。差動増幅器２１の反転入力端子には、電源ＶＤＤの電圧Ｖｄｄを抵抗３３と抵抗３１とで抵抗分割した電圧が印加される。この電圧をＶｔｈとすると、非反転入力端子に印加される信号がこの電圧Ｖｔｈを超える場合、差動増幅器２１の出力は、Ｈレベルの電圧になる。非反転入力端子に印加される信号が、電圧Ｖｔｈ以下の場合には、差動増幅器２１の出力は、Ｌレベルの電圧になる。すなわち、電圧Ｖｔｈは、信号入力端子１１に印加される入力信号を２値化するしきい値となる。
【００１８】
ＭＯＳスイッチ４２のオン抵抗値が、抵抗３１の抵抗値Ｒ１および抵抗３３の抵抗値Ｒ３に比べて十分に小さいものとすると、ＭＯＳスイッチ４２の抵抗値を無視することができる。電源ＶＤＤの電圧をＶｄｄとすると、デジタル入力信号に対するしきい値Ｖｔｈは、
Ｖｔｈ＝Ｖｄｄ×Ｒ１／（Ｒ１＋Ｒ３）    …（２）
となる。したがって、所望のしきい値となるように、抵抗値Ｒ１およびＲ３が決定される。
【００１９】
以上のように、アナログ入力信号を増幅する利得と、デジタル入力信号を２値化するしきい値とを独立して任意に設定することが可能となる。
【００２０】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る半導体集積回路装置の入力回路の回路図である。入力回路は、差動増幅器２１と、インバータ回路２２と、抵抗３２、３３と、ＭＯＳスイッチ４１、４２と、合成抵抗回路２３とを具備する。合成抵抗回路２３は、抵抗３１、３４、３５と、ＭＯＳスイッチ４４〜４６とを備える。すなわち、第１の実施の形態に係る入力回路の抵抗３１が、合成抵抗回路２３に置き換わった構成になっている。
【００２１】
信号入力端子１１は、差動増幅器２１の非反転入力端子（＋）に接続される。電源ＶＤＤと接地ＧＮＤとの間に、ＭＯＳスイッチ４２、抵抗３３、合成抵抗回路２３が直列に接続される。ＭＯＳスイッチ４２の制御端子は、入力切替制御端子１２に接続される。抵抗３３と合成抵抗回路２３との接続ノードは、差動増幅器２１の反転入力端子（−）と、抵抗３２の一端とに接続される。差動増幅器２１の出力端子は、信号出力端子１３と、ＭＯＳスイッチ４１を介して抵抗３２の他端とに接続される。ＭＯＳスイッチ４１の制御端子は、一方が入力切替制御端子１２に直接接続され、他方がインバータ回路２２を介して入力切替制御端子１２接続される。
【００２２】
インバータ回路２２は、ＭＯＳスイッチ４１を構成するＰＭＯＳトランジスタを駆動するための回路であり、ＭＯＳスイッチ４１の閉成／開放は、入力切替制御端子１２に印加される信号により制御される。すなわち、ＭＯＳスイッチ４１は、入力切替制御端子１２にＨレベルの電圧が印加されると回路を閉成し、入力切替制御端子１２にＬレベルの電圧が印加されると回路を開放する。
【００２３】
ＭＯＳスイッチ４２は、制御端子が入力切替制御端子１２に接続され、入力切替制御端子１２に印加される電圧により閉成／開放が制御される。ＭＯＳスイッチ４２は、入力切替制御端子１２にＨレベルの電圧が印加されると回路を開放し、入力切替制御端子１２にＬレベルの電圧が印加されると回路を閉成する。ＭＯＳスイッチ４１とＭＯＳスイッチ４２とは相反した動作となる。
【００２４】
したがって、差動増幅器２１は、入力切替制御端子１２にＨレベルの電圧が印加されると、抵抗３２が帰還抵抗として接続され、信号入力端子１１に印加される信号を同相で増幅する正相増幅回路として動作する。入力切替制御端子１２にＬレベルの電圧が印加されると、負帰還ループが切断されるため、差動増幅器２１は、反転入力端子と非反転入力端子とに印加される電圧を比較するコンパレータとして動作する。このとき、抵抗３３と抵抗３１とは、電源電圧を抵抗分割して基準バイアスを生成する基準バイアス生成回路として機能する。
【００２５】
合成抵抗回路２３は、抵抗３１、３４、３５が並列に接続され、それぞれの抵抗と接地間にＭＯＳスイッチ４４〜４６が直列に接続される。ＭＯＳスイッチ４４〜４６の制御端子は、それぞれ制御端子１４〜１６に接続される。ＭＯＳスイッチ４４〜４６の閉成／開放は、制御端子１４〜１６に印加される電圧により制御される。すなわち、制御端子１４〜１６に印加される電圧によって、合成抵抗回路２３の抵抗値が制御できる。
【００２６】
抵抗３１の抵抗値をＲ１、抵抗３４の抵抗値をＲ４、抵抗３５の抵抗値をＲ５とする。ＭＯＳスイッチ４４〜４６は、閉成状態のとき、そのオン抵抗値が抵抗値Ｒ１、Ｒ４、Ｒ５に比較して十分小さいものとする。全てのＭＯＳスイッチが閉成状態の場合、合成抵抗回路２３の合成抵抗値Ｚは、
Ｚ＝Ｒ１×Ｒ４×Ｒ５／（Ｒ１×Ｒ４＋Ｒ４×Ｒ５＋Ｒ５×Ｒ１）    …（３）
により算出できる。
【００２７】
また、例えば制御端子１４と制御端子１５とにＨレベルの電圧が印加され、制御端子１６にＬレベルの電圧が印加される場合、合成抵抗値Ｚは、
Ｚ＝Ｒ１×Ｒ４／（Ｒ１＋Ｒ４）    …（４）
により算出できる。他の組み合わせにおいても合成抵抗値Ｚは、同じように算出できる。
【００２８】
アナログ入力信号あるいはデジタル入力信号は、信号入力端子１１に印加され、信号出力端子１３から出力される。信号入力端子１１に印加される信号をアナログ信号として増幅する場合、入力切替制御端子１２にＨレベルの電圧が印加される。信号入力端子１１に印加される信号をデジタル信号として２値化する場合には、Ｌレベルの電圧が入力切替制御端子１２に印加される。
【００２９】
まず、入力切替制御端子１２にＨレベルの電圧が印加される場合を説明する。このとき、信号入力端子１１に入力される信号は、アナログ信号として増幅される。ＭＯＳスイッチ４２は開放状態になり、ＭＯＳスイッチ４１は閉成状態になる。したがって、差動増幅器２１の出力は、抵抗３２を介して差動増幅器２１の反転入力端子に接続され、さらに、合成抵抗回路２３を介して接地される。すなわち、正相増幅回路が構成される。
【００３０】
このときの合成抵抗回路２３の合成抵抗値Ｚは、上述のように、制御端子１４〜１６に印加される制御信号により決定される。したがって、ＭＯＳスイッチ４１のオン抵抗値が、抵抗３２の抵抗値Ｒ２に比べて十分小さいものとすると、この正相増幅回路の利得Ｇａは、
Ｇａ＝１＋Ｒ２／Ｚ      …（５）
により求められる。したがって、アナログ入力信号に対する利得Ｇａは、制御端子１４〜１６により選択できることになる。
【００３１】
次に、入力切替制御端子１２にＬレベルの電圧が印加される場合を説明する。このとき、信号入力端子１１に入力される信号は、デジタル信号として２値化される。ＭＯＳスイッチ４２は閉成状態になり、ＭＯＳスイッチ４１は開放状態になる。差動増幅器２１はコンパレータとして動作する。そのしきい値Ｖｔｈは、
Ｖｔｈ＝Ｖｄｄ×Ｚ／（Ｚ＋Ｒ３）    …（６）
により算出できる。合成抵抗回路２３の合成抵抗値Ｚは、制御端子１４〜１６に入力される電圧により切り替わる。したがって、入力信号を２値化するしきい値は、制御端子１４〜１６から選択することができる。
【００３２】
なお、ここでは、抵抗３１、３４、３５には、ＭＯＳスイッチ４４、４５、４６が直列に接続されているが、合成抵抗回路２３は、ＭＯＳスイッチが接続されない抵抗を備えてもよい。また、抵抗３１、３４、３５は、並列に接続されているが、直列に接続されてもよい。その場合、ＭＯＳスイッチは、それぞれ抵抗に並列に接続される。
【００３３】
このように、合成抵抗回路２３により、アナログ入力信号を増幅する利得が切り替え可能となり、さらに、デジタル入力信号を２値化するしきい値を切り換えることも可能となる。
【００３４】
（第３の実施の形態）
図３は、本発明の第３の実施の形態に係る半導体集積回路装置の入力回路の回路図である。アナログ入力信号は、半導体集積回路装置の内部では、デジタル信号に変換されて処理されることが多い。そのような半導体集積回路装置は、ＡＤコンバータを搭載している。第３の実施の形態では、ＡＤコンバータを含め、アナログ入力信号も半導体集積回路装置内部に対してデジタル信号として供給する入力回路を説明する。
【００３５】
入力回路は、差動増幅器２１と、インバータ回路２２と、抵抗３２、３３と、ＭＯＳスイッチ４１、４２と、合成抵抗回路２３と、ＡＤコンバータ２５と、抵抗制御部２６とを具備する。合成抵抗回路２３は、抵抗３１、３４、３５と、ＭＯＳスイッチ４４〜４６とを備える。第２の実施の形態において説明された入力回路にＡＤコンバータ２５と抵抗制御部２６とが追加されている。ＡＤコンバータ２５と抵抗制御部２６とを除く部分は、第２の実施の形態において説明されているので、ここでは説明を省略する。
【００３６】
ＡＤコンバータ２５の入力は、差動増幅器２１の出力に接続され、ＡＤコンバータ２５の出力は、ＡＤコンバータ出力端子１８と抵抗制御部２６の入力とに接続される。また、ＡＤコンバータ２５の制御端子は、入力切替制御端子１２に接続される。抵抗制御部２６の出力は、ＭＯＳスイッチ４４〜４６の制御端子に接続される。抵抗制御部２６は、入力切替制御端子１２および抵抗制御信号入力端子１９に接続され、制御される。
【００３７】
本入力回路は、半導体集積回路装置内部にデジタル信号を供給する。したがって、信号入力端子１１にデジタル信号が入力される場合、差動増幅器２１によって２値化された信号は、デジタル信号出力端子１７から出力される。信号入力端子１１にアナログ信号が入力される場合は、ＡＤコンバータ２５によりコード化されたデジタル信号がＡＤコンバータ出力端子１８から出力される。
【００３８】
ＡＤコンバータ２５は、入力切替制御端子１２にＨレベルの電圧が印加されると動作する。すなわち、アナログ動作のとき、ＡＤコンバータ２５は、差動増幅器２１の出力を量子化してＡＤコンバータ出力端子１８に出力する。入力切替制御信号１２にＬレベルの電圧が印加される場合には、ＡＤコンバータ２５の出力は、停止される。
【００３９】
抵抗制御部２６は、ＡＤコンバータ２５の出力あるいはＡＤコンバータ出力端子１８に印加される信号に基づいて、ＭＯＳスイッチ４４〜４６を制御する信号を出力する。抵抗制御部２６は、入力切替制御端子１２に印加される信号に基づいて動作を変更する。
【００４０】
入力切替制御端子１２にＨレベルの電圧が印加される場合、抵抗制御部２６は、ＡＤコンバータ２５の出力信号に基づいて、ＭＯＳスイッチ４４〜４６を制御する信号を出力する。この場合、抵抗制御部２６は、抵抗制御信号入力端子１９にＨレベルの電圧が印加されるときにＡＤコンバータ２５の出力信号をラッチし、Ｌレベルの電圧が印加されるときにラッチした信号に基づいて、ＭＯＳスイッチ４４〜４６を制御する信号を出力する。例えば、差動増幅器２１の出力が小さく、ＡＤコンバータ２５の出力の有効桁数が少ないときに、抵抗制御部２６は、（５）式に示される利得Ｇａを上げるように、ＭＯＳスイッチ４４〜４６を制御する。逆に、差動増幅器２１の出力がオーバフローするような場合、抵抗制御部２６は、利得Ｇａを下げてＡＤコンバータ２５が飽和しないように、ＭＯＳスイッチ４４〜４６を制御してもよい。すなわち、自動利得制御ができ、入力信号のダイナミックレンジを拡大することができる。
【００４１】
また、抵抗制御部２６は、ＡＤコンバータ２５の出力の時間的平均に基づいてＭＯＳスイッチ４４〜４６を制御してもよい。所謂ＡＧＣ回路として入力されるアナログ信号の振幅の正規化が可能となる。また、抵抗制御部２６は、ＡＤコンバータ２５の出力値の変化に基づいてＭＯＳスイッチ４４〜４６を制御してもよい。すなわち、出力値の変化速度に応じた利得制御が可能になる。
【００４２】
入力切替制御端子１２にＬレベルの電圧が印加される場合、ＡＤコンバータ２５は停止し、その出力端子はハイインピーダンス状態になる。このとき、ＡＤコンバータ出力端子１８は制御信号を入力する入力端子として使用される。すなわち、ＡＤコンバータ出力端子１８に内部回路（例えば、ＣＰＵ、しきい値設定レジスタ等）から制御信号が供給される。抵抗制御部２６は、ＡＤコンバータ出力端子１８に印加される信号に基づいて、ＭＯＳスイッチ４４〜４６を制御する信号を出力する。しきい値Ｖｔｈを設定するため、ＭＯＳスイッチ４４〜４６を制御するパターンは、アナログ信号の場合と異なっていてもよい。この抵抗制御部２６に入力する信号のパターンとＭＯＳスイッチ４４〜４６を制御する信号のパターンとの対応関係は、メモリ等にテーブルとして保持することも可能であるし、論理回路またはファームウェア（プログラム）により実現することも可能である。また、しきい値Ｖｔｈの設定に関しては、入力切替制御端子１２と抵抗制御信号入力端子１９とに入力される信号だけでＭＯＳスイッチ４４〜４６を設定するようにしてもよい。
【００４３】
このように、ＡＤコンバータ２５、抵抗制御部２６を備えることにより、単に外部からしきい値を変更したり、利得を調整したりするだけでなく、自動利得制御など複雑な制御も可能となる。
【００４４】
（第４の実施の形態）
図４は、本発明の第４の実施の形態に係る半導体集積回路装置の入力回路の回路図である。入力回路は、差動増幅器２１と、インバータ回路２２、２７、２８と、抵抗３２、３３と、コンデンサ３７、３８と、ＭＯＳスイッチ４１、４２、４７、４８と、合成抵抗回路２３と、切替制御部５１とを具備する。合成抵抗回路２３は、抵抗３１、３４、３５と、ＭＯＳスイッチ４４〜４６とを備える。
【００４５】
信号入力端子１１は、差動増幅器２１の非反転入力端子（＋）に接続される。電源ＶＤＤと接地ＧＮＤとの間に、ＭＯＳスイッチ４２、抵抗３３、合成抵抗回路２３が直列に接続される。ＭＯＳスイッチ４２の制御端子は、切替制御部５１に接続される。抵抗３３と合成抵抗回路２３との接続ノードは、差動増幅器２１の反転入力端子（−）と、抵抗３２、コンデンサ３７、３８とに接続される。差動増幅器２１の出力端子は、信号出力端子１３と、ＭＯＳスイッチ４１を介して抵抗３２の他端とに接続される。ＭＯＳスイッチ４１と抵抗３２との接続ノードは、ＭＯＳスイッチ４７を介してコンデンサ３７の他端と、ＭＯＳスイッチ４８を介してコンデンサ３８の他端とに接続される。
【００４６】
ＭＯＳスイッチ４１の制御端子は、一方がインバータ回路２２の出力に、他方がインバータ回路２２の入力および切替制御部５１にＭＯＳスイッチ４２の制御端子とともに接続される。したがって、ＭＯＳスイッチ４１の閉成／開放は、ＭＯＳスイッチ４２とともに切替制御部５１の出力信号により制御される。切替制御部５１の出力信号がＨレベルであれば、ＭＯＳスイッチ４２は開放状態になり、ＭＯＳスイッチ４１は閉成状態になる。また、切替制御部５１の出力信号がＬレベルであれば、ＭＯＳスイッチ４２は閉成状態になり、ＭＯＳスイッチ４１は開放状態になる。
【００４７】
ＭＯＳスイッチ４７の制御端子は、一方がインバータ回路２７の出力に、他方がインバータ回路２７の入力および切替制御部５１に接続される。ＭＯＳスイッチ４７の閉成／開放は、切替制御部５１から出力される制御信号により制御される。この制御信号がＨレベルのときＭＯＳスイッチ４７は閉成状態になり、容量値Ｃ２のコンデンサ３７は、抵抗３２と並列に接続されることになる。ＭＯＳスイッチ４８の制御端子は、一方がインバータ回路２８の出力に、他方がインバータ回路２８の入力および切替制御部５１に接続される。ＭＯＳスイッチ４８の閉成／開放は、切替制御部５１から出力される制御信号により制御される。この制御信号がＨレベルのときＭＯＳスイッチ４８は閉成状態になり、容量値Ｃ１のコンデンサ３８は、抵抗３２と並列に接続されることになる。
【００４８】
合成抵抗回路２３は、並列に接続される抵抗３１、３４、３５と、それぞれの抵抗と接地間に直列に接続されるＭＯＳスイッチ４４〜４６とを備える。ＭＯＳスイッチ４４〜４６の制御端子は、それぞれ切替制御部５１に接続される。したがって、ＭＯＳスイッチ４４〜４６のそれぞれの閉成／開放は、切替制御部５１から出力される制御信号によって制御される。ここで、抵抗３１の抵抗値をＲ１、抵抗３４の抵抗値をＲ４、抵抗３５の抵抗値をＲ５とする。ＭＯＳスイッチ４４〜４６は、閉成状態のとき、そのオン抵抗値が抵抗値Ｒ１、Ｒ４、Ｒ５に比較して十分小さいものとする。合成抵抗回路２３の合成抵抗値Ｚは、第２の実施の形態で説明されたように、閉成状態のＭＯＳスイッチ４４〜４６によって並列接続される抵抗１１、１４、１５の合成抵抗として算出できる。
【００４９】
切替制御部５１は、入力切替制御端子１２に接続され、入力切替信号が入力される。切替制御部５１の出力は、各ＭＯＳスイッチに接続される。切替制御部５１は、入力切替制御端子１２に印加される入力切替信号に基づいて、各ＭＯＳスイッチを制御する制御信号を出力する。入力端子を削減するため、切替制御部５１に入力する入力切替信号は、１本の信号線からコード化されたパルス状の信号として供給される。したがって、切替制御部５１は、入力切替信号のパルス数、パルス幅（時間）に基づいて出力する制御信号のレベルを設定する。
【００５０】
次にこの入力回路の動作を説明する。切替制御部５１の出力信号がＬレベルでＭＯＳスイッチ４２が閉成状態、ＭＯＳスイッチ４１が開放状態になる場合、信号入力端子１１に印加される信号は、デジタル信号として２値化される。この場合、ＭＯＳスイッチ４４〜４６の制御を切替制御部５１が行うことが異なるだけで、第２の実施の形態と同じ動作であるため、説明は省略される。
【００５１】
切替制御部５１からＭＯＳスイッチ４２への出力信号がＨレベルで、ＭＯＳスイッチ４２が開放状態、ＭＯＳスイッチ４１が閉成状態になる場合、信号入力端子１１に印加される信号は、アナログ信号として増幅される。ＭＯＳスイッチ４７、４８を制御する切替制御部５１から出力される制御信号がともにＬレベルの場合、ＭＯＳスイッチ４７、４８は開放状態になり、第２の実施の形態の正相増幅器と同じ動作となる。したがって、その利得Ｇａは、合成抵抗回路２３の合成抵抗をＺとして、
Ｇａ＝１＋Ｒ２／Ｚ      …（７）
により求められる。
【００５２】
ＭＯＳスイッチ４８を制御する制御信号がＨレベルになると、ＭＯＳスイッチ４８は閉成状態になり、抵抗３２とコンデンサ３８とが並列に差動増幅器２１の帰還ループに入ることになる。したがって、この入力回路は、ローパスフィルタとして機能する。そのカットオフ周波数ｆ１は、抵抗３２の抵抗値をＲ２、コンデンサ３８の容量値をＣ１とすると、
ｆ１＝１／（２×π×Ｃ１×Ｒ２）  …（８）
となる。
【００５３】
さらに、ＭＯＳスイッチ４７を制御する制御信号がＨレベルになると、ＭＯＳスイッチ４７は閉成状態になり、差動増幅器２１の帰還ループにさらに並列に容量値Ｃ２のコンデンサ３７が接続されることになる。したがって、カットオフ周波数ｆ２は、
ｆ２＝１／（２×π×（Ｃ１＋Ｃ２）×Ｒ２）  …（９）
となる。ＭＯＳスイッチ４７、４８の開閉状態の組み合わせにより複数のカットオフ周波数をプログラマブルに設定することが可能となる。
【００５４】
このようなローパスフィルタは、ＡＤコンバータの前置フィルタとしても好適である。ここでは、ＭＯＳスイッチ４１と、ＭＯＳスイッチ４７、４８とは直列に接続されているが、切替制御回路５１の制御論理を変更することにより、並列に接続することも可能である。さらに、コンデンサ３７、３８に直列に接続される抵抗を備えてもよく、カットオフ周波数と、利得とを同時に設定することも可能である。また、ハイパスフィルタ、バンドパスフィルタとして機能するように構成することも可能である。
【００５５】
なお、上記実施の形態では、合成抵抗回路２３は、抵抗３１、３４、３５を備えているが、さらに多くの抵抗およびＭＯＳスイッチを備えてもよい。また、ＭＯＳスイッチは、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタ、トランスファーゲートなど、その使用条件に適したものが選択される。
【００５６】
上述のように、本発明の入力回路では、信号入力端子１１は、デジタル信号入力、アナログ信号入力を兼用することができ、端子数を削減することができる。また、本発明の入力回路は、アナログ信号入力の利得を任意に設定できると同時に、デジタル信号入力のしきい値を任意に設定できる。しかもその設定は、それぞれ独立に行うことが可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態に係る入力回路を示す回路図である。
【図２】本発明の第２の実施の形態に係る入力回路を示す回路図である。
【図３】本発明の第３の実施の形態に係る入力回路を示す回路図である。
【図４】本発明の第４の実施の形態に係る入力回路を示す回路図である。
【符号の説明】
【００５８】
１１  信号入力端子
１２  入力切替制御端子
１３  信号出力端子
１４〜１６  制御端子
１７  デジタル信号出力端子
１８  ＡＤコンバータ出力端子
１９  抵抗制御信号入力端子
２１  差動増幅器
２２、２７、２８  インバータ回路
２３  合成抵抗回路
２５  ＡＤコンバータ
２６  抵抗制御部
３１〜３５  抵抗
３７、３８  コンデンサ
４１〜４８  ＭＯＳスイッチ
５１  切替制御部
【図１】
2008017300.tif 000003
【図２】
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【図３】
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【図４】
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