(57)【要約】【課題】基板本体のキャビティ底板部を薄くしても、基板本体の反りやうねりの発生を防ぐことができる、多層配線基板を提供する。【解決手段】多層配線基板１０は、基板本体２０の一方主面２０ｂ側にキャビティ２６が形成され、キャビティ２６内に受動素子３０が実装され、基板本体２０の他方主面２０ａに半導体素子４０が実装されている。受動素子３０の長手方向と、キャビティ２６の長手方向とが同じ方向１０ｙである。【選択図】図１
2008130618.tif 000002
【特許請求の範囲】
【請求項１】
基板本体の一方主面側にキャビティが形成され、前記キャビティ内に受動素子が実装され、前記基板本体の他方主面に半導体素子が実装されている、多層配線基板において、
前記受動素子の長手方向と、前記キャビティの長手方向とが同じ方向であることを特徴とする多層配線基板。
【請求項２】
前記キャビティは、前記基板本体の前記一方主面を法線方向から見ると前記キャビティの中心位置が前記基板本体の前記一方主面の中心位置から離れているように、前記基板本体に形成されていることを特徴とする、請求項１に記載の多層配線基板。
【請求項３】
前記基板本体の前記他方主面に実装されている前記半導体素子は、
前記キャビティの長手方向の寸法よりも寸法が大きい部分を有し、
該部分は、前記基板本体の前記他方主面の法線方向から透視すると、前記キャビティの長手方向に前記キャビティを跨ぎ、前記キャビティを長手方向全体に覆うことを特徴とする、請求項１又は２に記載の多層配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線基板に関し、詳しくは、キャビティ内に受動素子が実装された多層配線基板に関する。
【背景技術】
【０００２】
電子部品の実装密度を高め、小型化、低背化を図るため、キャビティ構造を有する多層配線基板が用いられている。
【０００３】
例えば図３に示す多層配線基板は、平板状の第１基板５の下面側に、中央部に貫通穴を有する枠状の第２基板８が積層されることにより、基板本体９にキャビティ７が形成されている。キャビティ７内の第１基板５の下面に設けられた接続部４には、コンデンサや抵抗などの受動素子３が実装され、キャビティに対応して第１基板５の上面に設けられた接続部２には、集積回路チップなどの半導体素子１が実装されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−２５０８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、基板本体の一方主面側にキャビティが形成され、キャビティ内に受動体素子が実装され、基板本体の他方主面に半導体素子が実装される多層配線基板において、部品の小型化を目指すと、半導体素子のサイズと基板本体のサイズとが略等しくなってくる。そのために、基板本体において、キャビティが占める面積が相対的に大きくなってくる。
【０００５】
また、キャビティの開口に対向する基板本体の部分（以下、「キャビティ底板部」という。）の厚みが薄いと、基板本体に実装されている受動素子と半導体素子との離間距離が短くなり、基板本体の内部の配線において発生する寄生抵抗や寄生容量を低減することが可能となることから、キャビティ底板部の厚みをできるだけ薄くすることが好ましい。
【０００６】
しかし、キャビティが相対的に大きくなり、キャビティ底板部が薄くなると、基板本体の平坦度の確保が困難になる。例えば、キャビティ内に受動素子を実装するためのリフロー工程の際に、基板本体の相対的に薄いキャビティ底板部とその他の厚みのある部分とでは熱収縮に差があるため、キャビティ底板部が凹んでしまい、基板本体に反りやうねりが発生しやすくなる。基板本体の主面が平らでないと、例えば、基板本体に半導体素子をフリップチップ実装する場合、はんだボールの接触不良により接続不良が生じてしまう。
【０００７】
つまり、多層配線基板の一層の小型化のためや、多層配線基板に実装する受動素子と半導体素子と間の損失を小さくするために、キャビティ底板部を薄くしていくと、キャビティとは反対側の主面、すなわち、半導体素子を実装する面に反りやうねりが発生して、基板本体の主面に形成された実装パターンと半導体素子の端子電極との間の接触不良を引き起こす可能性が高まる。
【０００８】
本発明は、かかる実情に鑑み、基板本体のキャビティ底板部を薄くしても、基板本体の反りやうねりの発生を防ぐことができる、多層配線基板を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決するために、以下のように構成した多層配線基板を提供する。
【００１０】
多層配線基板は、基板本体の一方主面側にキャビティが形成され、前記キャビティ内に受動素子が実装され、前記基板本体の他方主面に半導体素子が実装されている。前記受動素子の長手方向と、前記キャビティの長手方向とが同じ方向である。
【００１１】
基板本体のキャビティとは反対側の他方主面は、キャビティの長手方向に沿って反りやすいが、上記構成のように受動素子の長手方向とキャビティの長手方向とが同じ方向になるように受動素子をキャビティ内に実装すると、受動素子の長手方向両端の端子電極が基板本体に接合されるため、基板本体は、受動素子の長手方向両端間の変形が受動素子によって妨げられるので、基板本体の反りやうねりの発生を防ぐことができる。
【００１２】
好ましくは、前記キャビティは、前記基板本体の前記一方主面を法線方向から見ると前記キャビティの中心位置が前記基板本体の前記一方主面の中心位置から離れているように、前記基板本体に形成されている。
【００１３】
上記構成のようにキャビティが基板本体の一方主面の中心からずれて形成されると、基板本体には、キャビティが基板本体の一方主面の中心に形成される場合よりも幅が広いスペースを、キャビティの周囲に確保することができる。このように確保したスペースを有効に利用することにより、基板本体に内蔵する回路素子の配置自由度が増し、設計の自由度が向上する。例えば、基板本体に内蔵する回路素子を１箇所にまとめて配置して、基板サイズをより小型化することができる。
【００１４】
好ましくは、前記基板本体の前記他方主面に実装されている前記半導体素子は、（ａ）前記キャビティの長手方向の寸法よりも寸法が大きい部分を有し、（ｂ）該部分は、前記基板本体の前記他方主面の法線方向から透視すると、前記キャビティの長手方向に前記キャビティを跨ぎ、前記キャビティを長手方向全体に覆う。
【００１５】
基板本体は、キャビティの底部の基板厚を薄くすると、その機械的強度が不足する。この強度不足を補うため、キャビティの長手方向を覆うように半導体素子を他方主面に配置して実装することにより、半導体素子がキャビティ底板部の補強板の代わりになり、多層配線基板の強度を向上させることができる。
【発明の効果】
【００１６】
本発明によれば、基板本体のキャビティ底板部を薄くしても、基板本体の反りやうねりの発生を防ぐことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図１及び図２を参照しながら説明する。
【００１８】
＜実施例１＞  実施例１の多層配線基板１０について、図１を参照しながら説明する。図１（ａ）は多層配線基板１０の長手方向の断面図、図１（ｂ）は多層配線基板１０の底面図、図１（ｃ）は、多層配線基板１０の長手方向に直角方向の断面図である。図１（ａ）は、図１（ｂ）の線Ａ−Ａに沿って見た断面図である。図１（ｃ）は、図１（ｂ）の線Ｃ−Ｃに沿って見た断面図である。
【００１９】
図１（ａ）〜（ｃ）に示すように、多層配線基板１０は、基板本体２０の裏面２０ｂの中央にキャビティ２６が形成され、基板本体２０には表面実装部品３０とＩＣ４０とが実装されている。
【００２０】
基板本体２０は、平板状の底板部２２に枠状のキャビティ周囲部２４が形成されることによって、キャビティ２６が形成されている。基板本体２０は、例えば複数層のセラミックグリーシートを積層して焼成することにより形成される。図１では、底板部２２が１枚のセラミックグリーンシートで形成され、キャビティ周囲部２４が３枚のセラミックグリーンシートで形成されている場合を例示しているが、各部２２，２４のセラミックグリーンシートの枚数は、これに限らず、任意の枚数とすることができる。
【００２１】
図示していないが、基板本体２０の内部には、セラミックグリーシート間に配置される面内導体や、セラミックグリーシートを貫通する貫通孔（ビア）に充填されるビアホール導体などにより、内蔵回路の一部となる内部電極パターンが形成されている。例えば、コンデンサやインダクタなどの受動素子パターン、グランドパターン、引き回し用配線パターン等の内部電極パターンが形成されている。
【００２２】
キャビティ２６は、基板本体２０の一方主面である裏面２０ｂ側に形成され、裏面２０ｂにはキャビティ２６の開口が形成されている。基板本体２０の裏面２０ｂには、裏面電極２８が形成されている。
【００２３】
図１（ｂ）に示したように、基板本体２０とキャビティ２６とは矩形であり、矢印１０ｘで示される基板本体２０の長手方向と、矢印１０ｙで示されるキャビティ２６の長手方向とは、直角である。一般に、部品実装時の温度変化などによる基板本体２０の変形は、基板本体２０にキャビティ２６が形成されていない場合には基板本体２０の長手方向の変形が相対的に大きく、キャビティ２６が形成されることによる変形成分はキャビティ２６の長手方向の変形が相対的に大きいため、両者の変形が重畳して変形が増幅されないように、基板本体２０の長手方向とキャビティ２６の長手方向とが直角となるようにすることが好ましい。
【００２４】
キャビティ２６内には、多層配線基板１０の内蔵回路の一部として、受動素子である表面実装部品３０が実装される。例えば、はんだを介して、チップ型積層セラミックコンデンサなどが実装される。
【００２５】
図１（ｂ）に示したように、表面実装部品３０は、キャビティ２６の長手方向と表面実装部品３０の長手方向とがともに矢印１０ｙで示す同じ方向となるように配置された状態で、キャビティ２６内に実装されている。表面実装部品３０の長手方向両端の端子電極が基板本体２０の底板部２２に接合されるため、基板本体２０の底板部２２、特にキャビティ底板部２３は、表面実装部品３０の長手方向両端間の部分において、表面実装部品３０によって変形が妨げられる。そのため、表面実装部品３０の長手方向の基板本体２０の変形を防ぐことができる。基板本体２０はキャビティ２６の長手方向に沿って反りやすいので、キャビティ２６の長手方向と表面実装部品３０の長手方向とが一致する場合に、基板本体２０の変形を、最も効果的に防ぐことができる。
【００２６】
図１（ａ）及び（ｃ）に示したように、基板本体２０の他方の主面である表面２０ａには、はんだボール４２を介して、半導体素子であるＩＣ４０が実装され、ＩＣ４０と基板本体２０との間にはアンダーフィル剤４４が充填されている。
【００２７】
図１（ｃ）に示したように、ＩＣ４０は、矢印１０ｙで示すキャビティ２６の長手方向と同じ方向の寸法が、キャビティ２６の長手方向の寸法よりも大きい。そして、ＩＣ４０は、キャビティ２６を跨ぐように、基板本体２０の表面２０ａに実装されており、基板本体２０の表面２０ａを法線方向から透視したときに、ＩＣ４０は、キャビティ２６を長手方向全体に覆っている。ＩＣ４０と基板本体２０の底板部２２との間は、はんだボール４２とアンダーフィル剤４４とによって接合されているため、基板本体２０の底板部２２、特にキャビティ２６に対向するキャビティ底板部２３が補強される。そのため、基板本体２０のキャビティ底板部２３を薄くし、多層配線基板１０を小型化することができる。
【００２８】
多層配線基板１０は、基板本体２０のキャビティ２６内や表面２０ａに表面実装部品３０やＩＣ４０が実装された状態で、基板本体２０の裏面２０ｂの裏面電極２８を介して、プリント基板等の大型の回路基板（マザーボード）に実装される。
【００２９】
次に、多層配線基板１０の製造方法について説明する。
【００３０】
まず、基板本体２０の各層を形成するためのセラミックグリーンシートを用意する。すなわち、キャリフィルム上に、ドクターブレード法等により、セラミックグリーンシートを成形した後、セラミックグリーンシートをキャリアフィルムとともに、所定の大きさに切断する。次いで、レーザー光を照射して、キャリアフィルム及びセラミックグリーンシートにスルーホール（貫通孔）を形成した後、スルーホールに導体ペーストを充填し、余分な導体ペーストを掻き取る。次いで、セラミックグリーンシート面にスクリーン印刷を行い、配線ラインや引き出しラインを含む配線パターンを形成する。次いで、キャビティ周囲部を構成するセラミックグリーンシートについては、キャビティを形成するための打ち抜き穴を、金型を用いて形成する。
【００３１】
次に、基板本体２０の各層を形成するセラミックグリーンシートを積層し、圧着して積層体を形成した後、積層体に、個片（子基板）に分割するためのブレイク溝を形成する。次いで、積層体を焼成し、焼成後の積層体（親基板）にめっきを施す。
【００３２】
次に、親基板のキャビティ２６内に、ディスペンサを用いてはんだを供給し、表面実装部品３０をマウントする。このとき、表面実装部品３０の長手方向とキャビティ２６の長手方向とが平行となるように、表面実装部品３０を配置する。次いで、リフロー炉に親基板を投入し、はんだを溶融させて部品固着を行う。
【００３３】
次いで、親基板のキャビティ２６とは反対側の表面２０ａに、ＩＣ４０を、フリップチップマウンターを用い、フラックス転写によりマウントする。次いで、リフロー炉に親基板を投入し、はんだを溶融させて部品固着を行った後、基板洗浄を行い、基板に付いたフラックスを除去する。次いで、アンダーフィル剤４４をＩＣ４０と親基板との間に充填し硬化させる。
【００３４】
次いで、親基板に形成されたブレイク溝に沿って、個片（子基板）に分割し、多層配線基板１０が完成する。
【００３５】
多層配線基板１０は、基板本体２０のキャビティ２６内に実装されたときの表面実装部品３０の長手方向と基板本体２０のキャビティ２６の長手方向とが一致しているため、相対的に変形の生じやすいキャビティ２６の長手方向に対して、基板本体２０のキャビティ２６内に実装された表面実装部品３０（例えば、本体のセラミック）が変形の障害となり、リフロー通過後の降温時の基板本体２０の変形を最小に抑えることが可能となる。そのため、基板本体２０にＩＣ４０を実装する際に、表面２０ａがより平坦な基板本体２０を提供でき、ＩＣ４０と基板本体２０との接続不良を低減することができる。
【００３６】
＜実施例２＞  実施例２の多層配線基板１０ｓについて、図２を参照しながら説明する。図２（ａ）は多層配線基板１０ｓの長手方向の断面図、図２（ｂ）は多層配線基板１０ｓの底面図、図２（ｃ）は、多層配線基板１０ｓの長手方向に直角方向の断面図である。図２（ａ）は、図２（ｂ）の線Ａ−Ａに沿って見た断面図である。図２（ｃ）は、図２（ｂ）の線Ｃ−Ｃに沿って見た断面図である。
【００３７】
実施例２の多層配線基板１０ｓは、実施例１の多層配線基板１０と略同様に構成され、同様の工程により作製することができる。以下では、実施例１との相違点を中心に説明し、実施例１と同じ構成部分には同じ符号を用いる。
【００３８】
実施例２においても、実施例１と同様に、表面実装部品３０の長手方向とキャビティ２６ｓの長手方向とが一致するように、表面実装部品３０はキャビティ２６ｓ内に実装されている。これにより、基板本体２０ｓにＩＣ４０を実装する際に、表面２０ａがより平坦な基板本体２０ｓが提供でき、ＩＣ４０と基板本体２０ｓとの接続不良を低減することができる。
【００３９】
実施例１とは異なり、実施例２の多層配線基板１０ｓは、図２（ｂ）に示すように、キャビティ２６ｓが基板本体２０ｓの中心からずれた位置に形成されている。
【００４０】
これにより、枠状のキャビティ周囲部２４ｓのうち、幅が相対的に広い部分２７を利用して、基板本体２０ｓの裏面２０ｃに、実施例１よりも多くの裏面電極２８が設けられている。また、この部分２７には相対的に広いスペースを確保することができるので、基板本体２０ｓの内部に形成するフィルタなどの内蔵回路の要素を、この部分２７にできるだけ集約し、基板本体２０ｓをより小型化することができる。
【００４１】
一般に、多層配線基板は、基板本体にキャビティが形成されるため、基板本体内に配線可能な領域が少なくなってしまう。また、ＩＣを実装するため、基板本体に設ける端子数が増大する。それらを考えると、実施例１のようにキャビティ２６を基板本体２０の中央に配置するこのではなく、実施例２のようにキャビティ２６ｓを基板本体２０ｓの中央からずらしてオフセット配置すると、これによって生まれたスペースを有効に利用することができる。
【００４２】
実施例２では、基板本体２０ｓの裏面２０ｃには裏面電極２８の個数を増設したり、基板本体２０ｓ内のキャビティ周囲部２４ｓの相対的に幅の広い部分２７に、フィルタのなどの内蔵回路を接近して形成したりすることが可能となり、多層配線基板１０ｓの基板サイズをより小さくすることが可能となる。
【００４３】
＜まとめ＞  表面実装部品３０の長手方向がキャビティ２６，２６ｓの長手方向と一致するように、表面実装部品３０を実装することにより、基板本体２０の反りやうねりなどの変形を最小に抑え、はんだボール４２の接触不良によるＩＣ４０の接続不良の発生を防止することができる。
【００４４】
なお、本発明は、上記した実施の形態に限定されるものではなく、種々変更を加え得て実施することが可能である。
【００４５】
例えば、基板本体は、セラミック基板に限らず、セラミック以外の材料を用いた基板、例えば樹脂基板であってもよい。表面実装部品（受動素子）は、はんだリフロー以外の方法、例えば導電性接着剤によって、キャビティ内に実装されてもよい。
【００４６】
また、表面実装部品（受動素子）も、長手方向のある部品であればよく、その形状を限定するものではなく、例えば、直方体や円柱状の部品であってもよい。すなわち、キャビティ内に実装された状態を基板本体の一方主面の法線方向からみたときに長手方向があり、かつ、当該長手方向がキャビティの長手方向と同じ方向であればよい。例えば直方体や円柱状の部品が、それらの中心軸が基板本体と平行になるようにキャビティ内に実装され、基板本体の一方主面の法線方向から見たときに、長方形の形状となるようにしてもよい。
【図面の簡単な説明】
【００４７】
【図１】（ａ）多層配線基板の長手方向の断面図、（ｂ）多層配線基板の底面図、（ｃ）多層配線基板の長手方向に直角方向の断面図である。（実施例１）
【図２】（ａ）多層配線基板の長手方向の断面図、（ｂ）多層配線基板の底面図、（ｃ）多層配線基板の長手方向に直角方向の断面図である。（実施例２）
【図３】多層配線基板の断面図である。（従来例）
【符号の説明】
【００４８】
１０，１０ｓ  多層配線基板
２０，２０ｓ  基板本体
２６，２６ｓ  キャビティ
３０  表面実装部品（受動素子）
４０  ＩＣ（半導体素子）
【図１】
2008130618.tif 000003
【図２】
2008130618.tif 000004
【図３】
2008130618.tif 000005