(57)【要約】【課題】集光した光によるアタックを回避するための技術を提供する。【解決手段】それぞれ照射された光を検出可能な複数の光検出器（２）を含む。上記複数の光検出器は上記半導体集積回路装置において分散配置され、上記各光検出器は、半導体基板上のウエル境界への光照射に起因する漏れ電流をトリガとして導通するサイリスタ構造の光検出素子（２３）を含んで成る。かかる構成の光検出器は小さな領域に形成することができ、半導体チップにおいて多くの光検出素子を均一に配置することができるので、集光した光によるアタックを回避することができる。【選択図】図２
2008198700.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ照射された光を検出可能な複数の光検出器を含み、
上記複数の光検出器の検出結果に基づいてリセット可能に形成された半導体集積回路装置であって、
上記複数の光検出器は上記半導体集積回路装置において分散配置され、
上記各光検出器は、半導体基板上のウエル境界への光照射に起因する漏れ電流をトリガとして導通するサイリスタ構造の光検出素子を含んで成ることを特徴とする半導体集積回路装置。
【請求項２】
上記光検出器は、上記光検出素子の導通により遷移された論理状態を保持可能なラッチ回路を含む請求項１記載の半導体集積回路装置。
【請求項３】
それぞれ照射された光を検出可能な複数の光検出器を含み、
上記複数の光検出器の検出結果に基づいてリセット可能に形成された半導体集積回路装置であって、
上記複数の光検出器は上記半導体集積回路装置において分散配置され、
上記各光検出器は、半導体基板上のウエル境界への光照射に起因する漏れ電流をトリガとして導通するサイリスタ構造の光検出素子を含み、
上記光検出素子の光検出範囲にはラッチ回路が配置され、
上記ラッチ回路は、上記光検出素子とは、異なる位置に配置された別の光検出素子の導通により遷移された論理状態を保持可能に接続されて成ることを特徴とする半導体集積回路装置。
【請求項４】
上記光検出素子は、Ｎウエルと、
上記Ｎウエルに隣接するＰウエルと、
上記Ｎウエルに形成されたＰ＋型領域と、
上記Ｐウエルに形成されたＮ＋型領域と、を含むサイリタ構造とされ、
上記Ｎウエルと上記Ｐウエルとの境界への光照射に起因する漏れ電流をトリガとして導通するものである請求項１又は３記載の半導体集積回路装置。
【請求項５】
上記光検出素子毎の光検出範囲と、攻撃を想定している光の照射範囲とを考慮して上記光検出素子の形成位置が決定されて成る請求項１又は３記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、例えばＩＣカード用マイクロコンピュータのような半導体集積回路が保有する暗号鍵等のリバースエンジニアリングの防止に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体技術の発展により、クレジットカード、有価証券等にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）を組み込み、情報を暗号化して通信することで、安全で確実な決済を行うことが一般的になってきた。ＩＣを用いたこの方法は、従来の磁気記録を用いた方法に比べ、偽造、なりすまし等が困難であり、エンドユーザー、サービス提供者双方にメリットがある。
【０００３】
暗号アルゴリズムについては長年研究が行われており、通信経路上で傍受した信号から、暗号鍵等を推定することは非常に困難であり、このリスクは事実上無視できる程小さい。問題はＩＣを開封し、リバースエンジニアリングを行うことで、ＩＣ上の内部情報や暗号鍵を直接読み出そうという試みである。
【０００４】
従来は、ＩＣカードへ不正な周波数のクロックを供給したり、電源電圧を急激に上下させたり、強力な電磁波を照射したりで、ＩＣカードを異常動作させ、内部情報や暗号鍵を読み出すという手法が考案された。それに対し、ＩＣ側はそれらの異常な状態を検出することで、内部情報や暗号鍵を読み出されることを防いできた。
【０００５】
例えば特許文献１には、ＩＣカード用ＩＣチップ内に開封センサを設け、開封を検出した場合にＣＰＵがメモリに対して消去動作を行って、機密保護に対する安全性を高める技術が記載される。
【０００６】
特許文献２には、回路構成を封止及び遮光するパッケージの一部に光検出のセンサ部のみに光が照射されるように小窓を形成しておき、光の検出状態で通常に動作するようにすると、不正解析を行う場合にはパッケージを開封し光の悪影響を避けるため暗所で解析が行われるため、光非検出状態では通常とは異なる動作が行なわれるようになり、この異なる動作故に動作解析を行うことができず、記憶情報の不正な読み出しも不可能にするという技術が記載される。
【０００７】
特許文献３は、ＩＣに分散して複数の受光素子が集積され、複数の各受光素子が不揮発性メモリセルに接続された接続ライン、ロジック回路に接続された接続ライン或はロジックエレメントに接続された接続ラインの何れかの接続ラインに接続されて、この接続ラインを遮断し、導通し或は接地ラインに接続することにより接続ラインに関係する回路の正常な動作を阻害することでＩＣが開封されたときに内部情報を保護する技術を開示する。
【０００８】
しかしながら、これらの文献は光の照射よって積極的に誤動作を誘発して統計的な手法で解析を試みるという新たなカードハッキングに対しては考慮されていない。
【０００９】
これに対して特許文献４は、光照射により積極的に誤動作を誘発して機密保護情報を不正に獲得するというカードハッキングに対する防御が可能な半導体集積回路を開示する。
【００１０】
【特許文献１】特開平１０−３２０２９３号公報
【特許文献２】特開２０００−２１６３４５号公報（段落０００９〜００１１）
【特許文献３】特開平１１−１０２３２４号公報
【特許文献４】特開平２００４−２０６６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
チップメーカは、光が照射されたときにＰ型半導体とＮ型半導体との接合部で発生する漏れ電流を検出する回路を半導体集積回路に搭載することで耐タンパー性の向上を図る。この光検出器は、面積が大きいためチップ面内に１〜２個を搭載するのが限界とされるＬＳＩ内に実装できる光検出器の個数は１個から２個程度と少ないため、集光した光では回避される。例えばレーザ光源と光学顕微鏡を併用して、高エネルギな光を数百μｍ程度に集光することで光検出器を回避しつつアタックに成功する事例が報告されている。また光検出器の複数配置は、チップ面積が著しく増加するためコスト低減が困難である。さらに現行の光検出器はアナログ回路のためスタンダードセルのスケーリング則にのらず、今後チップをシュリンクしてもチップ面積の低減に限界がある。
【００１２】
本発明の目的は、集光した光によるアタックを回避するための技術を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１５】
すなわち、それぞれ照射された光を検出可能な複数の光検出器を半導体集積回路装置において分散配置する。このとき、上記各光検出器は、半導体基板上のウエル境界への光照射に起因する漏れ電流をトリガとして導通するサイリスタ構造の光検出素子を含んで成る。かかる構成によれば、光検出器を小さな領域に形成することができ、半導体チップにおいて多くの光検出素子を分散配置することができる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１７】
すなわち、本発明によれば、半導体チップにおいて多くの光検出素子を分散配置することにより、集光した光によるアタックを回避することができる。
【発明を実施するための最良の形態】
【００１８】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１９】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路装置（１）は、それぞれ照射された光を検出可能な複数の光検出器（２）を含み、上記複数の光検出器は上記半導体集積回路装置において分散配置され、上記各光検出器は、半導体基板上のウエル境界への光照射に起因する漏れ電流をトリガとして導通するサイリスタ構造の光検出素子（２３）を含んで成る。
【００２０】
上記の構成によれば、例えば１００μｍ２程度（１０μｍ×１０μｍ）の小さな領域に形成することができ、半導体チップにおいて多くの光検出素子を均一に配置することができる。このため、例えばレーザ光源と光学顕微鏡を併用して高エネルギな光を数百μｍ程度に集光した場合でも、光検出を回避することが困難になる。
【００２１】
〔２〕このとき、上記光検出器は、上記光検出素子の導通により遷移された論理状態を保持可能なラッチ回路（２４）を含んで構成することができる。
【００２２】
〔３〕別の観点によれば、半導体集積回路装置（１）は、それぞれ照射された光を検出可能な複数の光検出器（２）を含み、上記複数の光検出器は上記半導体集積回路装置において分散配置され、上記各光検出器は、半導体基板上のウエル境界への光照射に起因する漏れ電流をトリガとして導通するサイリスタ構造の光検出素子（２３）を含み、上記光検出素子の光検出範囲にはラッチ回路（２４）が配置され、上記ラッチ回路は、上記光検出素子とは、異なる位置に配置された別の光検出素子の導通により遷移された論理状態を保持可能に接続されて成る。
【００２３】
〔４〕上記光検出素子は、Ｎウエルと、上記Ｎウエルに隣接するＰウエルと、上記Ｎウエルに形成されたＰ＋型領域と、上記Ｐウエルに形成されたＮ＋型領域と、を含むサイリタ構造とされ、上記Ｎウエルと上記Ｐウエルとの境界への光照射に起因する漏れ電流をトリガとして導通するように構成することができる。
【００２４】
〔５〕また、上記光検出素子毎の光検出範囲と、攻撃を想定している光の照射範囲とを考慮して上記光検出素子の形成位置を決定することができる。
【００２５】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２６】
図１には、本発明にかかる半導体集積回路装置の構成例が示される。
【００２７】
半導体集積回路装置１は、特に制限されないが、マイクロコンピュータなどとされ、ダイシングによってウエハから切出されたもの（「半導体チップ」という）である。この半導体集積回路装置１には、リバースエンジニアリングを目的とするような不所望な光が照射された場合に、その光を検出するための光検出器２が複数個配置されている。個々の光検出器２は、それぞれ所定の検出領域３を有しており、この検出領域３へ光照射が行われた場合に、対応する光検出器２によって検出されるようになっている。いずれからの光検出器２によって光が検出された場合、この半導体集積回路装置１における論理回路（図示せず）がリセットされるようになっている。
【００２８】
図２には、上記光検出器２の構成例が示される。
【００２９】
高電位側電源Ｖｄｄに結合されたｐチャンネル型ＭＯＳトランジスタ２１と、低電位側電源Ｖｓｓに結合されたｎチャネル型ＭＯＳトランジスタ２２とが直列されてインバータが形成される。このインバータの出力ノード２６と、低電位側電源Ｖｓｓとの間に、光検出素子２３が設けられる。さらに上記出力ノード２６には、上記出力ノード２６の論理状態を保持可能なラッチ回路２４が結合される。そしてこのラッチ回路２４の後段には、上記ラッチ回路２４の出力信号に基づいて、半導体集積回路装置１における中央処理装置などの論理回路（図示せず）がリセットされるようになっている。光検出素子２２は、半導体基板上のウエル境界への光照射に起因する漏れ電流をトリガとして導通するサイリスタ構造とされる。具体的には、例えば図３に示されるように、半導体基板上に分離領域（ＮｉＳＯ）を介してＮウエル（Ｎｗｅｌｌ）とＰウエル（Ｐｗｅｌｌ）が形成される。Ｎウエル及びＰウエルには、Ｎ＋型領域やＰ＋型領域が形成される。ここで、Ｐ＋型領域、Ｎウエル、Ｐウエル、Ｎ＋型領域とが接合されることによってサイリタが構成される。この場合において、Ｐ＋型領域からアノード３１が引き出され、Ｎ＋型領域からカソードが引き出される。このサイリタは、例えば１００μｍ２程度（１０μｍ×１０μｍ）の小さな領域に形成することができるので、半導体チップにおいてもともと存在する論理回路に影響を与えることなく、多くの光検出素子２３を均一に配置することができる。
【００３０】
上記の構成において、Ｎウエルと上記Ｐウエルとの境界へレーザ光などの光照射が行われた場合、それに起因して漏れ電流が流れる。Ｐ＋型領域、Ｎウエル、Ｐウエル、Ｎ＋型領域によるサイリタ構造においては、上記漏れ電流がトリガとなって導通状態になり、アノード３１からカソード３２に向かって大きな電流を流すことができる。従って、図２に示される構成においては、Ｎウエルと上記Ｐウエルとの境界へレーザ光などの光照射が行われない場合には、インバータの出力ノード２６がハイレベルとされるが、Ｎウエルと上記Ｐウエルとの境界へレーザ光などの光照射が行われることでサイリタが導通された場合には、インバータの出力ノード２６の電荷が、光検出素子２３を介して低電位側電源Ｖｓｓ側に引き抜かれることで、インバータの出力ノード２６がハイレベルからローレベルに遷移される。そしてこのローレベルがラッチ回路２４ににラッチされ、それに基づいて半導体集積回路装置１における論理回路（図示せず）がリセットされる。これにより、リバースエンジニアリングが防止される。
【００３１】
上記の例によれば、以下の作用効果を得ることができる。
【００３２】
（１）図３に示されるサイリタは、例えば１００μｍ２程度（１０μｍ×１０μｍ）の小さな領域に形成することができるので、半導体チップにおいてもともと存在する論理回路に影響を与えることなく、多くの光検出素子２３を均一に配置することができる。このため、例えばレーザ光源と光学顕微鏡を併用して高エネルギな光を数百μｍ程度に集光した場合でも、光検出を回避することが困難になり、光検出が行われることになる。
【００３３】
（２）上記（１）の作用効果により、耐タンパー性を向上させることができるので、例えばＩＣカード用マイクロコンピュータのような半導体集積回路が保有する暗号鍵等のリバースエンジニアリングの防止を図ることができる。
【００３４】
図４には、上記光検出器２の別の構成が示される。図４に示される光検出器２が、図２に示されるのと大きく相違するのは、ｎチャンネル型ＭＯＳトランジスタ２２が省略されている点である。ｐチャンネル型ＭＯＳトランジスタ２１は、ゲートがローレベルとされることでオン状態とされ、プルアップ抵抗として機能する。かかる構成においても、Ｎウエルと上記Ｐウエルとの境界へレーザ光などの光照射が行われた場合、それに起因して漏れ電流が流れ、サイリタ構造においては上記漏れ電流がトリガとなって導通状態になり、アノード３１からカソード３２に向かって大きな電流を流すことができるので（図３参照）、図２に示される場合と同様の作用効果を得ることができる。
【００３５】
次に、上記光検出器２の別の配置例について説明する。
【００３６】
例えば、図５に示されるように、マイクロコンピュータなどの半導体集積回路装置における中央処理装置（ＣＰＵ）や、コプロセッサ（ＣＯＰ）などの主要ブロック形成領域の中央部に、光検出器２を配置することができる。この場合において、光検出器２の光検出範囲３は、中央処理装置（ＣＰＵ）や、コプロセッサ（ＣＯＰ）などの主要ブロック形成領域をカバーするものとする。これにより、マイクロコンピュータなどの半導体集積回路装置における主要ブロックに対して光照射が行われた場合には、半導体集積回路装置１における論理回路（図示せず）をリセットすることができる。また、図５に示される構成では、図１に示される配置に比べて、光検出器２の個数を減らすことができる。
【００３７】
図２や図４において、光検出素子２３と、その他の素子とを分離して配置することができる。その場合において、細長の空き領域があるとき、それを有効利用するため、例えば図６（ａ）に示されるように、ＰウエルとＮウエルとの細長の境界部を利用して細長の光検出素子（サイリタ）２３を構成するとよい。このように細長の光検出素子２３の光検出範囲３は、図６（ｂ）に示されるように、細長の光検出素子２３に対応して楕円形状になる。
【００３８】
また、図７（ａ）に示されるように、複数の光検出素子（サイリタ）２３を並列接続して用いることができる。この場合、個々の光検出素子２３で許容できる電流が十分ではない場合でも、複数の光検出素子２３を並列接続して用いることで、許容電流を増やすことができる。
【００３９】
図８に示されるように、互いに隣接する光検出器２を結ぶ線（破線で示す）によって正三角形が形成されるように、複数の光検出器２を配置することで光検出器２の配置を最適化することができる。例えば攻撃を想定しているレーザ光の照射範囲をＬ１とし、光検出器２毎の光検出範囲３の半径をＤ１とし、互いに隣接する光検出器２における中央部をそれぞれＡ，Ｂとし、Ａ，Ｂ間の距離を｜Ａ−Ｂ｜とするとき、次式が成立するように、複数の光検出器２を配置すると良い。それにより、複数の光検出器２を効率良く配置することができる。尚、８０は、光照射を検出したい領域を示している。
｜Ａ−Ｂ｜≦√３（Ｌ１＋Ｄ１）
光検出器２の配置においては、検出素子の検出能力や、攻撃を想定しているレーザ光の照射範囲が考慮される。図８に示される場合に比べて、攻撃を想定しているレーザ光の照射範囲が狭い場合には、図９に示されるように、複数の光検出器２の配置密度を高くすれば良い。
【００４０】
また、レーザ光の照射により、ラッチ回路２４が誤動作する場合が考えられる。もし、光検出器２を構成する光検出素子２３と、その検出結果をラッチするためのラッチ回路２４とが近接して配置されていた場合には、レーザ光の照射を光検出素子２３で検出したにもかかわらず、ラッチ回路２４の誤動作により、光検出結果を適切にラッチすることができなくなる。これを回避するため、図１０に示されるように、光検出素子２３と、その検出結果をラッチするためのラッチ回路２４との間に所定の距離をとることが考えられる。つまり、光検出素子２３の近傍であってその光検出素子２３の光検出範囲に配置されたラッチ回路２４は、その光検出素子２３とは異なる位置に配置された光検出素子２３の導通により遷移された論理状態をラッチするように配線される。そのようにすれば、光検出素子２３での光検出結果をラッチするラッチ回路の誤動作を防止することができるので、光検出の信頼性を向上させることができる。さらに、ラッチ回路２４を配線層で覆うようにすれば、ラッチ回路２４に照射されるレーザ光を減衰させることができるので、ラッチ回路２４の誤動作防止を強化することができる。
【００４１】
一つの光検出素子２３の検出結果を、複数のラッチ回路でラッチすようにしても良い。また、一つのラッチ回路２４を複数の光検出素子２３で共有することによって、複数の光検出素子２３の検出結果を一つのラッチ回路２４で受けるようにしても良い。図１１に示されるように、複数の光検出素子２３をカスケード接続しても良い。
【００４２】
光検出素子２３の検出範囲３を矩形状に近似することができ、その場合には、図１２又は図１３に示されるように、複数の光検出素子２３を格子状に配置することができる。
【００４３】
光検出器２の特性として検出しやすい方向がある場合、もしくは製造した半導体集積回路装置の特性において電流の流れやすい方向がある場合などには、図８に示される正三角形を図１４に示されるように変形することができる。図１４に示される例では、個々の光検出器２の特性として、矢印Ｘ方向が検出しやすくなっているため、その分、光検出器２の配置数が低減される。
【００４４】
図８や図９に示される例では、互いに隣接する光検出器２を結ぶ線（破線で示す）によって正三角形が形成されるように、複数の光検出器２を配置したが、図１５に示されるように、互いに隣接する光検出器２を結ぶ線（破線で示す）によって正六角形が形成されるように複数の光検出器２を配置することによって最適化しても良いし、図１６に示されるように、互いに隣接する光検出器２を結ぶ線（破線で示す）によって正四角形が形成されるように複数の光検出器２を配置することによって最適化しても良い。
【００４５】
次に、上記光検出器２及びその周辺の別の構成例について説明する。
【００４６】
図１７（ａ）に示されるように、オア回路１７１により複数の光検出器２の出力のオア論理を求め、そのオア論理結果に基づいて、リセット生成回路１７２において、システム全体をリセットするためのリセット信号を生成するようにしても良い。
【００４７】
図１７（ｂ）に示されるように、オア回路１７１により複数の光検出器２の出力のオア論理を求め、そのオア論理結果に基づいて、割り込み生成回路１７３において、中央処理装置に対して所定の割り込み要求を行うための割り込み信号を生成するようにしても良い。
【００４８】
図１７（ｃ）に示されるように、オア回路１７１により複数の光検出器２の出力のオア論理を求め、そのオア論理結果をラッチ回路１７４でラッチするようにしても良い。この場合、ラッチ回路１７４のラッチ情報は中央処理装置によってリードされて状況の解析が行われる。
【００４９】
図１７（ｄ）に示されるように、個々の光検出器２毎に、対応する割り込み生成回路１７５を配置することによって、半導体集積回路装置のどこに不所望な光照射が行われたのかを解析するようにしても良い。
【００５０】
図１７（ａ）〜図１７（ｃ）に示される例では、複数の光検出器２の出力のオア論理を求めることで、例えば、リセット回路を個々の光検出器に用意する場合と比較して、光検出に必要とされる面積を低減することが可能となる。結果として、チップ上に多数の光検出器を配置することで、光検出精度をあげ、且つ、チップ面積の増大を抑制することが可能となり、セキュリティ性の高いチップを提供することが可能となる。
【００５１】
図１８（ａ）に示されるように、オア回路１７１により複数の光検出器２の出力のオア論理を求め、そのオア回路１７１の出力に基づいて検出信号生成回路１８１により、検出信号を生成することができる。この検出信号は中央処理装置などに出力する他に、カウンタ１８２により検出回数がカウントされる。このカウント数が所定値を越える場合には、不所望な光照射が頻繁に行われているものと判断し、リセット状態、あるいはスリープ・スタンバイ状態に遷移させることにより、プログラム誤動作の可能性をさらに低減することができる。
【００５２】
また、図１８（ｂ）に示されるように、後段回路に伝達されるのをカウンタ１８２の出力信号に限定することができる。
【００５３】
さらに、図１８（ｃ）に示されるように、複数の検出器２の出力を個別的にカウンタ１８２でカウントするようにしても良い。
【００５４】
尚、図１８（ａ），（ｂ）において破線で示されるようにオア回路１７１の出力信号をカウンタ１８２でカウントするようにしても良い。
【００５５】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００５６】
【図１】本発明にかかる半導体集積回路装置の一例であるマイクロコンピュータにおける光検出器配置例の説明図である。
【図２】上記マイクロコンピュータにおける光検出器の構成例回路図である。
【図３】上記マイクロコンピュータにおける光検出器に含まれる光検出素子の構成例説明図である。
【図４】上記マイクロコンピュータにおける光検出器に含まれる光検出素子の構成例説明図である。
【図５】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図６】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図７】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図８】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図９】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図１０】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図１１】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図１２】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図１３】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図１４】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図１５】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図１６】上記マイクロコンピュータにおける別の光検出器配置例の説明図である。
【図１７】上記光検出器及びその周辺の別の構成例回路図である。
【図１８】上記光検出器及びその周辺の別の構成例回路図である。
【符号の説明】
【００５７】
１  半導体集積回路装置
２  光検出器
３  光検出範囲
２１  ｐチャネル型ＭＯＳトランジスタ
２２  ｎチャネル型ＭＯＳトランジスタ
２３  光検出素子
２４  ラッチ回路
【図１】
2008198700.tif 000003
【図２】
2008198700.tif 000004
【図３】
2008198700.tif 000005
【図４】
2008198700.tif 000006
【図５】
2008198700.tif 000007
【図６】
2008198700.tif 000008
【図７】
2008198700.tif 000009
【図８】
2008198700.tif 000010
【図９】
2008198700.tif 000011
【図１０】
2008198700.tif 000012
【図１１】
2008198700.tif 000013
【図１２】
2008198700.tif 000014
【図１３】
2008198700.tif 000015
【図１４】
2008198700.tif 000016
【図１５】
2008198700.tif 000017
【図１６】
2008198700.tif 000018
【図１７】
2008198700.tif 000019
【図１８】
2008198700.tif 000020