(57)【要約】【課題】電源電位に応じて使用するコア回路を選択し、その歩留まりを向上することが可能な半導体集積回路を提供する。【解決手段】半導体集積回路１００は、第１のスイッチ回路２を介して電源１に接続された第１のコア回路４と、第２のスイッチ回路３を介して電源１に接続され、第１のコア回路４と同じ機能を有する第２のコア回路５と、電源１が第１の電圧を供給する場合に、第２のコア回路５を動作させないことを規定するコア情報を記憶する記憶回路６と、電源１が供給する電圧および記憶回路６に記憶されたコア情報に応じて、第１のスイッチ回路２および第２のスイッチ回路３を制御する制御回路７と、を備える。制御回路７は、電源１が第１の電圧を供給する場合に、第１、第２のスイッチ回路２、３を制御して電源１と第１のコア回路４との間を導通し、電源１と第２のコア回路５との間を遮断する。【選択図】図１
2008251603.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧、または、前記第１の電圧よりも高い第２の電圧の何れかを供給する電源に接続された第１のスイッチ回路と、
前記電源に接続された第２のスイッチ回路と、
前記第１のスイッチ回路を介して前記電源に接続された第１のコア回路と、
前記第２のスイッチ回路を介して前記電源に接続され、前記第１のコア回路と同じ機能を有する第２のコア回路と、
前記電源が前記第１の電圧を供給する場合に、前記第２のコア回路を動作させないことを規定するコア情報を記憶する記憶回路と、
前記電源が供給する電圧および前記記憶回路に記憶された前記コア情報に応じて、前記第１のスイッチ回路および前記第２のスイッチ回路を制御する制御回路と、を備え、
前記制御回路は、
前記電源が前記第１の電圧を供給する場合に、前記第１のスイッチ回路を制御して前記電源と前記第１のコア回路との間を導通するとともに、前記第２のスイッチ回路を制御して前記電源と前記第２のコア回路との間を遮断し、
前記電源が前記第２の電圧を供給する場合に、前記第１のスイッチ回路を制御して前記電源と前記第１のコア回路との間を導通するとともに、前記第２のスイッチ回路を制御して前記電源と前記第２のコア回路との間を導通する
ことを特徴とする半導体集積回路。
【請求項２】
第１の電圧を供給する第１の電源、および、前記第１の電圧よりも高い第２の電圧を供給する第２の電源に接続された第１のスイッチ回路と、
前記第１の電源、および、前記第２の電源に接続された第２のスイッチ回路と、
前記第１のスイッチ回路を介して前記第１の電源および前記第２の電源に接続された第１のコア回路と、
前記第２のスイッチ回路を介して前記第１の電源および前記第２の電源に接続され、前記第１のコア回路と同じ機能を有する第２のコア回路と、
前記第１の電圧により、前記第２のコア回路を動作させないことを規定するコア情報を記憶する記憶回路と、
前記コア情報に応じて、前記第１のスイッチ回路および前記第２のスイッチ回路を制御する制御回路と、を備え、
前記制御回路は、
前記コア情報に応じて、少なくとも前記第２のスイッチ回路を制御して前記第１の電源と前記第２のコア回路との間を遮断する
ことを特徴とする半導体集積回路。
【請求項３】
前記第１のコア回路と前記第２のコア回路との間に設けられ、前記第１のコア回路に第１の電圧が供給されるとともに前記第２のコア回路に第２の電圧が供給される場合に前記第１のコア回路と前記第２のコア回路との間で電位を制御してデータを転送するためのレベルシフタをさらに備える
ことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１のコア回路および前記第２のコア回路は、ＳＲＡＭであることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記第１のコア回路は、前記第１の電圧および前記第２の電圧で所定のスピード以上で動作し、かつ、前記第１の電圧および前記第２の電圧でそのキャッシュが動作し、
前記第２のコア回路は、前記第１の電圧で前記所定のスピード未満で動作し若しくは前記第１の電圧でキャッシュが動作せず、前記第２の電圧で前記所定のスピード以上で動作するとともにキャッシュが動作する
ことを特徴とする請求項１ないし３の何れかに記載の半導体集積回路。
【請求項６】
前記第１のコア回路は、前記第１の電圧および前記第２の電圧で所定のスピード以上で動作し、
前記第２のコア回路は、前記第１の電圧で前記所定のスピード未満で動作するとともに前記第２の電圧で前記所定のスピード以上で動作する
ことを特徴とする請求項１ないし４の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のコア回路を備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスの微細化に伴い、不純物ばらつきやＬＥＲ（Ｌｉｎｅ  Ｅｄｇｅ  Ｒｏｕｇｈｎｅｓｓ）などに起因して、例えば、データを記憶、演算処理するコア回路毎の特性のばらつきが大きくなっている。特に、低電圧動作時に、コア回路の速度のばらつき増大や、コア回路に用いられるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の歩留まり低下が、顕著になってきている。
【０００３】
一方で、コア回路は、高負荷時には高いパフォーマンスを要求され、低負荷時には低消費電力を要求されるチップも存在する。このため、低負荷時には、動作電圧を下げたいという要求もある。
【０００４】
ここで、従来、コア回路の歩留まりを確保する方法の一つとして、所定の動作条件を満たさないコア回路を補償する冗長回路を配置する方法がある。しかし、チップに余分な該冗長回路等の回路を載せる必要があり、面積オーバーヘッドがあるという問題があった。
【０００５】
また、従来提案されている半導体記憶装置には、複数のビット線対に対して電位を設定する複数の電位設定回路と、テスト時において、複数の電位設定回路を活性化するか否かそれぞれ制御する複数の活性化制御信号を外部から受け取り、該複数の活性化制御信号を該複数の電位設定回路に供給する第１レジスタと、および、通常動作時において、該第１レジスタを介して該複数の電位設定回路に該複数の活性化制御信号を供給する第１ヒューズ回路と、を備えるものがある（例えば、特許文献１参照。）。
【０００６】
上記従来の半導体記憶装置は、テストにより活性化させる電位設定回路を決定し、この情報を第１のヒューズ回路に記憶する。そして、該半導体記憶装置は、通常動作時に、第１のヒューズ回路に記憶された該情報に基づいて、活性化制御信号を生成し、該電位設定回路を制御する。
【０００７】
これにより、ビット線電位を最適値に制御し、プロセスばらつきにより生じ得る不具合を回避する。
【０００８】
しかし、既述のように、上記半導体記憶装置は、ある動作電圧に対するテストにより各電位設定回路を動作させ、最終的な通常動作時は同じ動作電圧で選択された電位設定回路を動作させることを意図するものである。すなわち、上記半導体記憶装置は、２つの異なる電位のモードで動作させることを意図するものではない。
【０００９】
したがって、上記従来技術では、例えば、コア回路を２つの異なる電位のモードで動作させる場合に、歩留を考慮して動作させることができない。
【特許文献１】特開２００６−１３９８４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、電源電位に応じて使用するコア回路を選択し、その歩留まりを向上することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る実施例に従った半導体集積回路は、
第１の電圧、または、前記第１の電圧よりも高い第２の電圧の何れかを供給する電源に接続された第１のスイッチ回路と、
前記電源に接続された第２のスイッチ回路と、
前記第１のスイッチ回路を介して前記電源に接続された第１のコア回路と、
前記第２のスイッチ回路を介して前記電源に接続され、前記第１のコア回路と同じ機能を有する第２のコア回路と、
前記電源が前記第１の電圧を供給する場合に、前記第２のコア回路を動作させないことを規定するコア情報を記憶する記憶回路と、
前記電源が供給する電圧および前記記憶回路に記憶された前記コア情報に応じて、前記第１のスイッチ回路および前記第２のスイッチ回路を制御する制御回路と、を備え、
前記制御回路は、
前記電源が前記第１の電圧を供給する場合に、前記第１のスイッチ回路を制御して前記電源と前記第１のコア回路との間を導通するとともに、前記第２のスイッチ回路を制御して前記電源と前記第２のコア回路との間を遮断し、
前記電源が前記第２の電圧を供給する場合に、前記第１のスイッチ回路を制御して前記電源と前記第１のコア回路との間を導通するとともに、前記第２のスイッチ回路を制御して前記電源と前記第２のコア回路との間を導通することを特徴とする。
【００１２】
本発明の他の態様に係る実施例に従った半導体集積回路は、
第１の電圧を供給する第１の電源、および、前記第１の電圧よりも高い第２の電圧を供給する第２の電源に接続された第１のスイッチ回路と、
前記第１の電源、および、前記第２の電源に接続された第２のスイッチ回路と、
前記第１のスイッチ回路を介して前記第１の電源および前記第２の電源に接続された第１のコア回路と、
前記第２のスイッチ回路を介して前記第１の電源および前記第２の電源に接続され、前記第１のコア回路と同じ機能を有する第２のコア回路と、
前記第１の電圧により、前記第２のコア回路を動作させないことを規定するコア情報を記憶する記憶回路と、
前記コア情報に応じて、前記第１のスイッチ回路および前記第２のスイッチ回路を制御する制御回路と、を備え、
前記制御回路は、
前記コア情報に応じて、少なくとも前記第２のスイッチ回路を制御して前記第１の電源と前記第２のコア回路との間を遮断することを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体集積回路によれば、電源電位に応じて使用するコア回路を選択し、その歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００１５】
本実施例では、例えば、マルチコア構成のチップにおいて、低電圧動作時には、選択した一部のコア回路のみを動作させる。
【００１６】
すなわち、本実施例では、チップごとに低電圧時にどのコア回路が動作可能であるかというコア情報をヒューズなどの記憶回路に記録しておく。そして、低電圧動作時に、該コア情報に基づいて、選択したコア回路を動作させる。
【００１７】
以下、本実施例１について、図面に基づいて具体的に説明する。
【００１８】
図１は、本発明の一態様である実施例１に係る半導体集積回路１００の構成を示す図である。
【００１９】
図１に示すように、半導体集積回路１００は、第１の電圧（低電圧）ＶＤＤＬ、または、第１の電圧ＶＤＤＬよりも高い第２の電圧（標準電圧）ＶＤＤＨの何れかを供給する電源１に接続された第１のスイッチ回路２と、電源１に接続された第２のスイッチ回路３と、を備える。
【００２０】
電源１は、例えば、外部回路（図示せず）から入力されたＶＤＤＨ／ＶＤＤＬ制御信号に応じて、第１の電圧ＶＤＤＬ、または、第２の電圧ＶＤＤＨの何れかを供給するようになっている。
【００２１】
また、半導体集積回路１００は、第１のスイッチ回路２を介して電源１に接続された第１のコア回路４と、第２のスイッチ回路３を介して電源１に接続され、第１のコア回路４と同じ機能を有する第２のコア回路５と、を備える。
【００２２】
第１、第２のコア回路４、５は、命令制御、演算処理、キャッシュメモリ等の機能を有する。特に、第１、第２のコア回路４、５には、ＳＲＡＭ等のメモリ回路が含まれ得る。
【００２３】
ここで、第１のコア回路４と第２のコア回路５とは、低電圧動作時の特性をテストすることにより、分類されている。
【００２４】
例えば、テストにより、第１の電圧ＶＤＤＬで所定のスピード以上で動作し、かつ、この第１の電圧ＶＤＤＬでそのキャッシュが動作するとともに、第２の電圧ＶＤＤＨで所定のスピード以上で動作し、かつ、この第２の電圧ＶＤＤＨでそのキャッシュが動作するチップ内のコア回路が、第１のコア回路４に分類される。
【００２５】
一方、テストにより、第１の電圧ＶＤＤＬで該所定のスピード未満で動作する若しくは第１の電圧ＶＤＤＬでキャッシュが動作せず、第２の電圧ＶＤＤＨで所定のスピード以上で動作するとともにキャッシュが動作するコア回路が、第２のコア回路５に分類される。
【００２６】
なお、第２の電圧（標準電圧）ＶＤＤＨで動作しないコア回路は、冗長回路により補償する必要があるため、ここでは想定していない。
【００２７】
また、テストにより、第１の電圧ＶＤＤＬで所定のスピード以上で動作するコア回路を第１のコア回路４に分類し、第１の電圧ＶＤＤＬで該所定のスピード未満で動作するとともに第２の電圧ＶＤＤＨで所定のスピード以上で動作するコア回路を第２のコア回路に分類するようにしてもよい。
【００２８】
また、テストにより、第１の電圧ＶＤＤＬで動作させるとリーク電流が所定値未満であるコア回路を、第１のコア回路４に分類し、第１の電圧ＶＤＤＬで動作させるとリーク電流が該所定値以上であるコア回路を第２のコア回路５に分類するようにしてもよい。
【００２９】
また、図１に示すように、半導体集積回路１００は、電源１が第１の電圧ＶＤＤＬを供給する場合に、第２のコア回路５を動作させないことを規定するコア情報を記憶する記憶回路６と、電源１が供給する電圧および記憶回路６に該コア情報に応じて、第１のスイッチ回路２および第２のスイッチ回路３を制御する制御回路７と、を備える。
【００３０】
記憶回路６は、既述のように、例えば、該テストにより第１、第２のコア回路を分類する該コア情報が、外部のテスタ（図示せず）から入力され、記憶されている。
【００３１】
制御回路７は、ここでは、ＶＤＤＨ/ＶＤＤＬ制御信号に基づいて、電源１が供給する電圧の情報を取得する。また、制御回路７は、記憶回路６から該コア情報を取得し、どのコア回路が第２のコア回路５に相当するかを認識する。
【００３２】
制御回路７は、例えば、ＶＤＤＨ/ＶＤＤＬ制御信号に応じて電源１が第１の電圧ＶＤＤＬを供給する場合に、第１のスイッチ回路２を制御して電源１と第１のコア回路４との間を導通するとともに、第２のスイッチ回路３を制御して電源１と第２のコア回路５との間を遮断するようになっている。
【００３３】
また、制御回路７は、ＶＤＤＨ/ＶＤＤＬ制御信号に応じて電源１が第２の電圧ＶＤＤＨを供給する場合に、第１のスイッチ回路２を制御して電源１と第１のコア回路４との間を導通するとともに、第２のスイッチ回路３を制御して電源１と第２のコア回路５との間を導通するようになっている。
【００３４】
なお、制御回路７は、電源１が供給する電圧を監視し、この電圧に応じて、第１、第２のスイッチ回路２、３を制御するようにしてもよい。
【００３５】
また、制御回路７は、電源１が供給する電圧および該コア情報に拘わらず、第１、第２のスイッチ回路を制御して、第１、第２のコア回路４、５の動作を選択的に停止させてもよい。
【００３６】
次に、以上のような構成を有する半導体集積回路１００の動作について説明する。
【００３７】
ＶＤＤＨ/ＶＤＤＬ制御信号が第１の電圧（低電圧）ＶＤＤＬを指示する場合は、電源１が第１の電圧ＶＤＤＬを供給する。
【００３８】
このとき、制御回路７は、上記ＶＤＤＨ/ＶＤＤＬ制御信号およびコア情報に応じて、第１のスイッチ回路２を制御して電源１と第１のコア回路４との間を導通するとともに、第２のスイッチ回路３を制御して電源１と第２のコア回路５との間を遮断する。
【００３９】
これにより、第１のコア回路４が第１の電圧ＶＤＤＬで動作し、第２のコア回路５は電圧が供給されないので停止したままとなる。
【００４０】
既述のように、第１のコア回路４は、低電圧で所望の動作をすることが可能であるので、低電圧動作時の歩留まりを向上することができる。
【００４１】
一方、ＶＤＤＨ/ＶＤＤＬ制御信号が第２の電圧（標準電圧）ＶＤＤＨを指示する場合は、電源１が第２の電圧ＶＤＤＨを供給する。
【００４２】
このとき、制御回路７は、上記ＶＤＤＨ/ＶＤＤＬ制御信号およびコア情報に応じて、第１のスイッチ回路２を制御して電源１と第１のコア回路４との間を導通するとともに、第２のスイッチ回路３を制御して電源１と第２のコア回路５との間を導通する。
【００４３】
これにより、第１、第２のコア回路４、５が第２の電圧ＶＤＤＨで動作する。
【００４４】
既述のように、第２のコア回路５は、標準電圧では所望の動作をすることが可能であるので、半導体集積回路１００は従来と同様の動作をすることができる。
【００４５】
次に、本実施例を適用した半導体集積回路のコア回路の低電圧動作時の歩留まりについて、従来例と比較しつつ検討する。
【００４６】
例えば、従来技術のように、低電圧動作させるコア回路をチップに依らず固定した場合、低電圧動作させるコア回路全体の歩留まりの期待値Ｙmeanは、式（１）で表される。なお、コア回路１個あたりの歩留まりの平均値をｙave、低電圧時に動作させるコア回路数ｎとする。
Ｙmean ＝ｙaveｎ・・・（１）
【００４７】
しかし、本実施例では、チップごとに低電圧動作させるコア回路を選択する。この場合、低電圧動作するコア回路を、該チップ内のコア回路の中から選択できる。すなわち、低電圧動作させるコア回路全体としての歩留まりが向上する。
【００４８】
図２は、低電圧動作時のコア回路１個に対する歩留まりと、チップ内の複数のコア回路の中から低電圧動作時に所定の動作が可能なコア回路を選択して得られたコア回路全体に対する歩留まりの期待値と、の関係の一例を示す図である。なお、ここでは、低電圧動作時のコア回路の歩留まりには、チップ内でばらつきがあることを前提として、歩留まりの期待値を計算している。
【００４９】
図２に示すように、例えば、４個のコア回路を有するチップに対して、低電圧動作時に、所定の動作が可能な２個のコア回路を動作させる。この場合、コア回路１個の歩留まりが８６％のとき、４個のコア回路のうち２個のコア回路が動作する確率（歩留まりの期待値）は９９％となる。
【００５０】
一方、従来例では、チップに依らず無作為に動作するコアを固定する。この場合、２個のコア回路が動作する確率（歩留まりの期待値）は７４％となる。
【００５１】
このように、チップ毎に低電圧動作させるコア回路を選択して動作させることにより、低電圧動作時のコア回路全体の歩留まりを向上することができる。
【００５２】
また、例えば、高負荷時に標準電圧でチップ内のすべてのコア回路を動作させることができれば、実質的に冗長回路は必要ないと考えられる。
【００５３】
以上のように、本実施例に係る半導体集積回路によれば、電源電位に応じて使用するコア回路を選択し、その歩留まりを向上することができる。
【実施例２】
【００５４】
実施例１では、電源電位に応じて使用するコア回路を選択し動作させる構成の一例について説明した。
【００５５】
本実施例では、制御回路と第１、第２のスイッチ回路とを具体的な回路で構成した一例について述べる。
【００５６】
図３は、本発明の一態様である実施例２に係る半導体集積回路２００の構成を示す図である。なお、図３において図１の符号と同じ符号は実施例１と同様の構成を示す。
【００５７】
図３に示すように、半導体集積回路２００の制御回路７は、ＶＤＤＨ/ＶＤＤＬ制御信号が入力されるとともに記憶回路６に記憶された第１のコア回路４に関するコア情報を含む信号が入力される第１のＮＯＲ回路７ａと、ＶＤＤＨ/ＶＤＤＬ制御信号が入力されるとともに記憶回路６に記憶された第２のコア回路５に関するコア情報を含む信号が入力される第２のＮＯＲ回路７ｂと、を有する。
【００５８】
また、第１のスイッチ回路２は、第１のＮＯＲ回路７ａの出力信号（第１の選択信号）が入力されるとともに制御回路７が生成した信号（第２の選択信号）が反転入力される第１のＯＲ回路２ａと、ソースが電源１に接続され、ドレインが第１のコア回路４に接続され、第１のＯＲ回路２ａの出力がゲートに接続された第１のｐ型ＭＯＳトランジスタ２ｂと、を有する。
【００５９】
また、第２のスイッチ回路３は、第２のＮＯＲ回路７ｂの出力信号（第３の選択信号）が入力されるとともに制御回路７が生成した信号（第４の選択信号）が反転入力される第２のＯＲ回路３ａと、ソースが電源１に接続され、ドレインが第２のコア回路５に接続され、第２のＯＲ回路３ａの出力がゲートに接続された第２のｐ型ＭＯＳトランジスタ３ｂと、を有する。
【００６０】
なお、第２、第４の選択信号は、電源１の電位に拘わらず恣意的に停止させる第１、第２のコア回路を選択可能な信号である。
【００６１】
次に、以上のような構成を有する半導体集積回路２００の動作について説明する。
【００６２】
ここで、図４は、ＶＤＤＨ/ＶＤＤＬ制御信号とコア情報とに対応する、第１、第２のスイッチ回路の状態の一例を示す図である。
【００６３】
以下、簡単のため第２、第４の選択信号の論理が“Ｈｉｇｈ”の場合について説明する。
【００６４】
例えば、ＶＤＤＨ/ＶＤＤＬ制御信号が第２の電圧ＶＤＤＨを指示する（すなわち論理が“Ｈｉｇｈ”である）場合、第１、第２のコア回路４、５を動作させるのでコア情報は論理が“Ｈｉｇｈ”または“Ｌｏｗ”であることを示す“ｘ”に定義されている（図４）。この場合、第１、第２のＮＯＲ回路７ａ、７ｂの出力信号（第１、第３の選択信号）の論理は“Ｌｏｗ”となる。既述のように、第２、第４の選択信号の論理が“Ｈｉｇｈ”であるので、第１、第２のＯＲ回路２ａ、３ａの出力信号の論理は、“Ｌｏｗ”となる。
【００６５】
したがって、第１、第２のｐ型ＭＯＳトランジスタ２ｂ、３ｂがオンして第１、第２のスイッチ回路２、３がオンする（図４）。すなわち、電源１から第２の電圧ＶＤＤＨが第１、第２のコア回路４、５に供給され、この第１、第２のコア回路４、５が動作する。
【００６６】
一方、ＶＤＤＨ/ＶＤＤＬ制御信号が第１の電圧ＶＤＤＬを指示する（すなわち論理が“Ｌｏｗ”である）場合、第１のコア回路４を動作させるのでこの第１のコア回路に関するコア情報は論理が“Ｈｉｇｈ”に定義されている（図４）。この場合、第１のＮＯＲ回路７ａの出力信号（第１の選択信号）の論理は“Ｌｏｗ”となる。既述のように、第２の選択信号の論理が“Ｈｉｇｈ”であるので、第１のＯＲ回路２ａの出力信号の論理は、“Ｌｏｗ”となる。
【００６７】
したがって、第１のｐ型ＭＯＳトランジスタ２ｂがオンして第１のスイッチ回路２がオンする（図４）。すなわち、電源１から第１の電圧ＶＤＤＬが第１のコア回路４に供給され、この第１のコア回路４が動作する。
【００６８】
さらに、ＶＤＤＨ/ＶＤＤＬ制御信号が第１の電圧ＶＤＤＬを指示（すなわち論理が“Ｌｏｗ”である）する場合、第２のコア回路５を停止させるのでこの第２のコア回路に関するコア情報は論理が“Ｌｏｗ”に定義されている（図４）。この場合、第２のＮＯＲ回路７ｂの出力信号（第３の選択信号）の論理は“Ｈｉｇｈ”となる。既述のように、第４の選択信号の論理が“Ｈｉｇｈ”であるので、第２のＯＲ回路３ａの出力信号の論理は、“Ｈｉｇｈ”となる。
【００６９】
したがって、第２のｐ型ＭＯＳトランジスタ３ｂがオフして第２のスイッチ回路３がオフする（図４）。すなわち、電源１からの電圧が遮断され第２のコア回路５は停止状態となる。
【００７０】
以上の動作により、半導体集積回路２００は、実施例１と同様に、電源電位に応じて使用するコア回路を選択して動作させ、その歩留まりを向上することができる。
【００７１】
なお、既述のように、本実施例における具体的構成は、一例であり、他の論理回路によっても、同様の機能を有すれば、同様の作用効果を奏することができる。
【００７２】
以上のように、本実施例に係る半導体集積回路によれば、電源電位に応じて使用するコア回路を選択し、その歩留まりを向上することができる。
【実施例３】
【００７３】
既述のように、実施例１では、電源電位に応じて使用するコア回路を選択し動作させる構成の一例について説明した。
【００７４】
本実施例では、特に、コア回路としてメモリ回路を適用した一例について述べる。
【００７５】
図５は、本発明の一態様である実施例３に係る半導体集積回路３００の構成を示す図である。なお、図５において図１の符号と同じ符号は実施例１と同様の構成を示す。
【００７６】
図５に示すように、半導体集積回路３００は、第１のコア回路である第１のメモリ回路３０４と、この第１のメモリ回路３０４と同様の機能を有し第２のコア回路である第２のメモリ回路３０５を備える。
【００７７】
第１、第２のメモリ回路３０４、３０５は、例えば、ＳＲＡＭであり得る。
【００７８】
ここで、第１のメモリ回路３０４と第２のメモリ回路５とは、実施例１と同様に低電圧動作時の特性をテストすることにより、分類されている。
【００７９】
例えば、テストにより、第１の電圧ＶＤＤＬで所定のスピード以上で動作するとともに、第２の電圧ＶＤＤＨで所定のスピード以上で動作するチップ内のメモリ回路が、第１のメモリ回路３０４に分類される。
【００８０】
一方、テストにより、第１の電圧ＶＤＤＬで該所定のスピード未満で動作するとともに第２の電圧ＶＤＤＨで所定のスピード以上で動作するメモリ回路が、第２のメモリ回路３０５に分類される。
【００８１】
ここで、上記構成を有する半導体集積回路３００の基本的な動作は、実施例１と同様である。すなわち、半導体集積回路３００は、実施例１と同様に、電源電位に応じて使用するメモリ回路（コア回路）を選択して動作させ、その歩留まりを向上することができる。
【００８２】
なお、半導体集積回路３００を第１の電圧（低電圧）ＶＤＤＬで動作させる場合、第２のメモリ回路３０５に記憶されていたデータは、ＬＲＵ（Ｌｅａｓｔ  Ｒｅｃｅｎｔｌｙ  Ｕｓｅｄ）方式により、低電圧動作させる第１のメモリ回路３０４に書き換えるようにしてもよい。
【００８３】
以上のように、本実施例に係る半導体集積回路によれば、電源電位に応じて使用するメモリ回路（コア回路）を選択し、その歩留まりを向上することができる。
【実施例４】
【００８４】
既述のように、実施例１では、電源電位に応じて使用するコア回路を選択し動作させる構成の一例について説明した。
【００８５】
本実施例では、電源電位に応じて使用するコア回路を選択し動作させる構成の他の例について説明する。
【００８６】
図６は、本発明の一態様である実施例４に係る半導体集積回路４００の構成を示す図である。なお、図６において図１の符号と同じ符号は実施例１と同様の構成を示す。
【００８７】
図６に示すように、半導体集積回路４００は、第１の電圧（低電圧）ＶＤＤＬを供給する第１の電源４０１ａ、および、第１の電圧ＶＤＤＬよりも高い第２の電圧（標準電圧）ＶＤＤＨを供給する第２の電源４０１ｂに接続された第１のスイッチ回路４０２と、第１の電源４０１ａ、および、第２の電源４０１ｂに接続された第２のスイッチ回路４０３と、を備える。
【００８８】
第１のスイッチ回路４０２は、第１の電源４０１ａに接続された第１のスイッチ素子４０２ａと、第２の電源４０１ｂに接続された第２のスイッチ素子４０２ｂと、を有する。
【００８９】
第２のスイッチ回路４０３は、第１の電源４０１ａに接続された第３のスイッチ素子４０３ａと、第２の電源４０１ｂに接続された第４のスイッチ素子４０３ｂと、を有する。
【００９０】
また、図６に示すように、半導体集積回路４００は、第１のスイッチ回路４０２（第１、第２のスイッチ素子４０２ａ、４０２ｂ）を介して第１の電源４０１ａおよび第２の電源４０１ｂに接続された第１のコア回路４と、第２のスイッチ回路４０３（第３、第４のスイッチ素子４０３ａ、４０３ｂ）を介して第１の電源４０１ａおよび第２の電源４０１ｂに接続され、第１のコア回路４と同じ機能を有する第２のコア回路５と、を備える。
【００９１】
なお、第１のコア回路４と第２のコア回路５とは、実施例１と同様に、低電圧動作時の特性をテストすることにより、分類されている。
【００９２】
また、実施例３と同様に、第１、第２のコア回路４、５は、ＳＲＡＭ等のメモリ回路であってもよい。
【００９３】
また、図６に示すように、半導体集積回路４００は、第１の電圧ＶＤＤＬにより、第２のコア回路５を動作させないことを規定するコア情報を記憶する記憶回路６と、コア情報に応じて、選択信号を出力し、第１のスイッチ回路４０２および第２のスイッチ回路４０３を制御する制御回路４０７と、を備える。
【００９４】
制御回路４０７は、該コア情報に応じて、少なくとも第２のスイッチ回路４０３を制御（第３のスイッチ素子４０３ａをオフ）して第１の電源４０１ａと第２のコア回路５との間を遮断するようになっている。また、制御回路４０７は、第１のスイッチ素子４０２を制御して、第１の電源４０１ａまたは第２の電源４０１ｂの何れかから第１のコア回路４に電圧が供給するようになっている。
【００９５】
これにより、第２のコア回路５は、少なくとも第１の電圧ＶＤＤＬで動作させないので、半導体集積回路４００の歩留まりを向上することができる。
【００９６】
また、制御回路４０７は、必要に応じて、第１、第２のスイッチ回路４０２、４０３を制御（第２、第３のスイッチ素子４０２ｂ、４０３ｂをオン）して、第２の電圧（標準電圧）ＶＤＤＨにより第１、第２のコア回路４、５を動作させるようになっている。
【００９７】
これにより、半導体集積回路４００は、従来と同様の動作ができる。
【００９８】
また、図６に示すように、半導体集積回路４００は、バス８を介して、第１のコア回路４と第２のコア回路５との間に設けられたレベルシフタ９を備える。
【００９９】
このレベルシフタ９は、第１のコア回路４に第１の電圧ＶＤＤＬが供給されるとともに第２のコア回路５に第２の電圧ＶＤＤＨが供給される場合に、第１のコア回路４と第２のコア回路５との間で電位を制御してデータを転送するようになっている。
【０１００】
このように、半導体集積回路４００は、標準電圧で動作するコア回路と低電圧で動作するコア回路を混在させて動作させることができる。
【０１０１】
以上のように、本実施例に係る半導体集積回路によれば、電源電位に応じて使用するコア回路を選択し、その歩留まりを向上することができる。
【０１０２】
なお、以上各実施例においては電源電圧が２レベルの場合について説明したが、本発明は、電源電圧が３レベル以上の場合についても同様に適用できる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の一態様である実施例１に係る半導体集積回路１００の構成を示す図である。
【図２】低電圧動作時のコア回路１個に対する歩留まりと、チップ内の複数のコア回路の中から低電圧動作時に所定の動作が可能なコア回路を選択して得られたコア回路全体に対する歩留まりの期待値と、の関係の一例を示す図である。
【図３】本発明の一態様である実施例２に係る半導体集積回路２００の構成を示す図である。
【図４】ＶＤＤＨ/ＶＤＤＬ制御信号とコア情報とに対応する、第１、第２のスイッチ回路の状態の一例を示す図である。
【図５】本発明の一態様である実施例３に係る半導体集積回路３００の構成を示す図である。
【図６】本発明の一態様である実施例４に係る半導体集積回路４００の構成を示す図である。
【符号の説明】
【０１０４】
１  電源
２、４０２  第１のスイッチ回路
３、４０３  第２のスイッチ回路
４  第１のコア回路  
５  第２のコア回路
６  記録回路
７、４０７  制御回路
８  バス
９  レベルシフタ
１００、２００、３００、４００  半導体集積回路
３０４  第１のメモリ回路
３０５  第２のメモリ回路
４０１ａ  第１の電源
４０１ｂ  第２の電源
４０２ａ  第１のスイッチ素子
４０２ｂ  第２のスイッチ素子
４０３ａ  第３のスイッチ素子
４０３ｂ  第４のスイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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