(57)【要約】【課題】スタンドバイ状態でのリーク不良を抑制することができる半導体記憶装置を実現する。【解決手段】本発明の半導体記憶装置は、複数のカラム領域に分割されたメモリセルアレイ１１と、メモリセルアレイ１１の列方向に配設されたビット線ＢＬと、外部からのデータの入出力を行う入出力信号線ＩＯＬと、ＩＯＬに応じた本数の通常用と少なくとも１本のリダンダンシ用を含むデータ線ＤＬと、複数のＢＬの中から１つを選択してＤＬに電気的に接続するマルチプレクサＭＵＸと、不良セルが存在するカラム領域に対応するＤＬを除いて、ＤＬとＩＯＬのいずれかとをリダンダンシ制御信号に基づいて電気的に接続するリダンダンシスイッチＳＷと、不良セルでのスタンドバイリークが発現しないような特定のデータを保持するラッチ回路１４とを具備し、不良セルが存在するカラム領域に対応するＤＬを介してラッチ回路１４に保持されているデータを不良セルへ書き込む。【選択図】図１
2008251137.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが行および列方向にマトリクス状に配置され、複数のカラム領域に分割されたメモリセルアレイと、
前記メモリセルアレイの列方向に配設されたビット線と、
外部からのデータの入出力を行う入出力信号線と、
前記カラム領域に対応して配設され、前記入出力信号線に応じた本数の通常用と少なくとも１本のリダンダンシ用を含むデータ線と、
アドレス信号に基づいて、複数の前記ビット線の中から１つを選択して前記データ線に電気的に接続する選択手段と、
不良セルが存在する前記カラム領域に対応する前記データ線を除いて、前記データ線と前記入出力信号線のいずれかとをリダンダンシ制御信号に基づいて電気的に接続するリダンダンシスイッチと、
前記不良セルでのスタンドバイリークが発現しないような特定のデータを保持する保持手段とを具備し、
前記不良セルが存在するカラム領域に対応する前記データ線を介して前記保持手段に保持されている前記データを前記不良セルへ書き込むことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイからの読み出し動作の場合に、都度前記保持手段に保持されている前記データを前記不良セルへ書き込むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイへの書き込み動作の場合に、都度前記保持手段に保持されている前記データをビットマスク機能を停止して前記不良セルへ書き込むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記カラム領域に複数の前記不良セルが存在する場合に、前記複数の不良セルに１対１で対応する前記保持手段を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記カラム領域に複数の前記不良セルが存在する場合に、前記保持手段は前記スタンドバイリークが少なくなるような特定のデータを保持することを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良メモリセルの救済回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、半導体記憶装置は、その記憶単位であるメモリセルに単ビットの不良が生じることが収率低下の第一要因である。６トランジスタにより単位セルを形成するＳＲＡＭ（Static Random Access Memory）の場合であれば、その中のいずれかの素子（トランジスタ）が不良である場合が最も多い。この時、その不良がトランジスタのゲート絶縁膜の不良であるならば、そこでリーク電流が流れ、スタンドバイ状態での電流量を増加させ、この値が仕様を超えるとチップ自体が不良品となる。また、不良の原因がトランジスタのドレインリークに起因する場合も同様に、スタンドバイ状態での電流量を増加させ不良品が発生する。
【０００３】
従来の半導体記憶装置では、不良のあるメモリセル（以下、「不良セル」という。）を含む行（Ｒｏｗ：ロー）あるいは列（Ｃｏｌｕｍｎ：カラム）を代替の行あるいは列で置き換えるリダンダンシにより不良セルを救済し、製造収率を向上させる手法が取られてきた。上述したリーク不良に対しては、置き換えられた不良セルを含む行あるいは列を電源配線から切り離して不良セルにおけるリーク電流を軽減させる（例えば、「特許文献１」を参照。）手法が考えられている。しかし、ＳＲＡＭの場合、一般に、電源配線はビット線と平行にレイアウトされるため、隣接するカラム間で共有され、途中に電源スイッチとなる素子を挿入するのはチップ面積増大や速度低下を招き、副作用を小さく設計することが非常に困難であった。
【０００４】
一方、不良セルを含むカラム領域をＩＯ単位で置き換えてしまういわゆるシフトリダンダンシ方式（例えば、「特許文献２」を参照。）がある。この方式では、外部とのデータ入出力に使用する入出力線の数より多いカラム領域をメモリセルアレイに用意し、不良セルを含むカラム領域がある場合には、そのカラム領域を入出力線には割り当てず、リダンダンシスイッチを用いて入出力線とカラム領域とを順にシフトして対応づけている。シフトリダンダンシ方式は、一度対応付けが終了すれば、メモリセルアレイへのアクセス時にリダンダンシに関連する回路動作を行う必要がないため、従来の行または列の置き換えによるリダンダンシ方式に比べ、高速動作が可能になるという利点がある。
【０００５】
しかしながら、このシフトリダンダンシ方式においても、従来の行または列の置き換えによるリダンダンシ方式と同様に、読み出しおよび書き込みの機能は救済されるが、スタンドバイ状態でのリーク不良は救済されないという問題があった。このため、従来の半導体記憶装置では、製造工程での品質管理を厳しくすることを除けば、メモリセルのリーク不良に起因する收率低下を改善するのが困難であるという問題があった。
【特許文献１】特開２００１−２１６７９９号公報
【特許文献２】特開２００３−１５７６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、スタンドバイ状態でのリーク不良を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、メモリセルが行および列方向にマトリクス状に配置され、複数のカラム領域に分割されたメモリセルアレイと、前記メモリセルアレイの列方向に配設されたビット線と、外部からのデータの入出力を行う入出力信号線と、前記カラム領域に対応して配設され、前記入出力信号線に応じた本数の通常用と少なくとも１本のリダンダンシ用を含むデータ線と、アドレス信号に基づいて、複数の前記ビット線の中から１つを選択して前記データ線に電気的に接続する選択手段と、不良セルが存在する前記カラム領域に対応する前記データ線を除いて、前記データ線と前記入出力信号線のいずれかとをリダンダンシ制御信号に基づいて電気的に接続するリダンダンシスイッチと、前記不良セルでのスタンドバイリークが発現しないような特定のデータを保持する保持手段とを具備し、前記不良セルが存在するカラム領域に対応する前記データ線を介して前記保持手段に保持されている前記データを前記不良セルへ書き込むことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、スタンドバイ状態でのリーク不良が効果的に抑制されるので、半導体記憶装置の製造收率を大幅に改善することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１０】
図１は、本発明の実施例に係わる半導体記憶装置（以下、「メモリ」ともいう。）を示す回路ブロック図である。ここでは、主に、シフトリダンダンシとその制御にかかわる部分を示した。
【００１１】
本発明の実施例に係わる半導体記憶装置は、メモリセルが行および列方向（図１では紙面左右方向が行方向、紙面上下方向が列方向。）にマトリクス状に配置されたメモリセルアレイ１１、メモリセルアレイ１１の行（ワード線）を選択するローデコーダ１２、メモリセルアレイ１１上に列方向に配設されたビット線（以下、「ＢＬ０ａ〜３ｂ、およびＳＢＬ０ａ、０ｂ」という。）、２つのビット線の中から１つを選択してデータ線（以下、「ＤＬ０〜３、およびＳＤＬ０」という。）に電気的に接続するマルチプレクサ（以下、「ＭＵＸ-０〜４」という。）、ローデコーダ１２およびＭＵＸ-０〜３を制御する制御回路１３、ＤＬ０〜３またはＳＤＬ０のいずれかと入出力線（以下、ＩＯＬ０〜３」という。）とを電気的に接続するリダンダンシスイッチ（以下、「ＳＷ-０〜３」という。）、ＳＷ-０〜３を制御する制御信号を保持する４つのラッチ回路（以下、「ＬＴ-０〜３」という。）、外部のデータの入出力を行う入出力回路（以下、「ＩＯ-０〜３」という。）、およびリダンダンシで置き換えられる不良セルでのスタンドバイリークが発現しないような特定のデータを保持するラッチ回路１４を備えている。
【００１２】
ＭＵＸ-０の第１の入出力はＢＬ０ａの一端に接続され、ＭＵＸ-０の第２の入出力はＢＬ０ｂの一端に接続され、ＭＵＸ-０の第３の入出力はＤＬ０に接続され、ＭＵＸ-１の第１の入出力はＢＬ１ａの一端に接続され、ＭＵＸ-１の第２の入出力はＢＬ１ｂの一端に接続され、ＭＵＸ-１の第３の入出力はＤＬ１に接続され、ＭＵＸ-２の第１の入出力はＢＬ２ａの一端に接続され、ＭＵＸ-２の第２の入出力はＢＬ２ｂの一端に接続され、ＭＵＸ-２の第３の入出力はＤＬ２に接続され、ＭＵＸ-３の第１の入出力はＢＬ３ａの一端に接続され、ＭＵＸ-３の第２の入出力はＢＬ３ｂの一端に接続され、ＭＵＸ-３の第３の入出力はＤＬ３に接続され、ＭＵＸ-４の第１の入出力はＳＢＬ０ａの一端に接続され、ＭＵＸ-４の第２の入出力はＳＢＬ０ｂの一端に接続され、ＭＵＸ-４の第３の入出力はＳＤＬ０に接続されている。
【００１３】
ＳＷ-０の第１の入出力はＤＬ０に接続され、ＳＷ-０の第２の入出力はＤＬ１に接続され、ＳＷ-０の第３の入出力はＩＯＬ０に接続され、ＳＷ-１の第１の入出力はＤＬ１に接続され、ＳＷ-１の第２の入出力はＤＬ２に接続され、ＳＷ-１の第３の入出力はＩＯＬ１に接続され、ＳＷ-２の第１の入出力はＤＬ２に接続され、ＳＷ-２の第２の入出力はＤＬ３に接続され、ＳＷ-２の第３の入出力はＩＯＬ３に接続され、ＳＷ-３の第１の入出力はＤＬ３に接続され、ＳＷ-３の第２の入出力はＳＤＬ０に接続され、ＳＷ-３の第３の入出力はＩＯＬ３に接続されている。
【００１４】
ＬＴ-０〜３のそれぞれの入力にはリダンダンシＩＯ番号を示す制御データが入力され、ＬＴ-０の出力はＳＷ-０の制御信号としてＳＷ-０の制御入力へ供給され、ＬＴ-１の出力はＳＷ-１の制御信号としてＳＷ-１の制御入力へ供給され、ＬＴ-２の出力はＳＷ-２の制御信号としてＳＷ-２の制御入力へ供給され、ＬＴ-３の出力はＳＷ-３の制御信号としてＳＷ-３の制御入力へ供給されている。
【００１５】
ＩＯ-０の第１の入出力はＩＯＬ０に接続され、ＩＯ-０の第２の入出力は外部とのデータ入出力を行うデータバスＤａｔａ０に接続され、ＩＯ-１の第１の入出力はＩＯＬ１に接続され、ＩＯ-１の第２の入出力は外部とのデータ入出力を行うデータバスＤａｔａ１に接続され、ＩＯ-２の第１の入出力はＩＯＬ２に接続され、ＩＯ-２の第２の入出力は外部とのデータ入出力を行うデータバスＤａｔａ２に接続され、ＩＯ-３の第１の入出力はＩＯＬ３に接続され、ＩＯ-３の第２の入出力は外部とのデータ入出力を行うデータバスＤａｔａ３に接続されている。
【００１６】
ラッチ回路１４の入力には不良セルのリークを抑制するリダンダンシデータ（以下、「ＲＤデータ」という。）が入力され、ラッチ回路１４の出力はＤＬ０〜３を介してＭＵＸ-０〜３へ供給されている。
【００１７】
メモリセルアレイ１１は、図１に示したように、２つのカラム（カラム０ａと０ｂ、カラム１ａと１ｂ、カラム２ａと２ｂ、カラム３ａと３ｂ、または、スペアカラム０ａと０ｂ）からなる５つのカラム領域に分割され、各カラムのビット線（ＢＬ０ａ〜３ｂ、およびＳＢＬ０ａ、０ｂ）はそれぞれのカラム領域に対応するＭＵＸ-０〜３に接続されている。
【００１８】
リダンダンシの置き換えに使用されるスペアカラム０ａおよび０ｂは区別のため他のカラムと異なる名称を用いているが、その回路構成は他のカラムと同様である。
【００１９】
不良セルが存在するカラム領域に対応するＭＵＸ-２は、メモリセルアレイ１１へのアクセスのたびに、それが読み出し動作であるか書き込み動作であるかにかかわらず、ラッチ回路１４からのＲＤデータを不良セルへ書き込むよう動作する。
【００２０】
このような構成の半導体記憶装置におけるシフトリダンダンシでは、ＩＯＬごとにカラム領域をまとめて置き換えている。例えば、図１に示したように、カラム２ｂに不良セルが存在する場合には、ＳＷ-０〜３を制御してＤＬ２に対応するカラム領域（カラム２ａおよび２ｂ）をとばして、ＩＯＬ０〜３にＤＬ０、ＤＬ１、ＤＬ３、ＳＤＬ０を順に割り当てていく。
【００２１】
この割り当ては各ＩＯが持つＬＴ-０〜３が保持するデータ値で決定され、一般にはフューズ素子（図示していない。）から不具合のあるカラム領域を置き換えるデータ（リダンダンシＩＯ番号）として送り込まれる。
【００２２】
次に、メモリセルが６つのトランジスタで構成されたＳＲＡＭセルを例にスタンドバイリークの不良原因を説明する。  
図２は、本発明の実施例に係わる半導体記憶装置のメモリセルにおけるゲートリークの経路を示す回路図である。
【００２３】
本発明の実施例に係わる半導体記憶装置のメモリセルは、２つのｎ型ＭＯＳトランジスタ（以下、「Ｎ１およびＮ２」という。）と２つのｐ型ＭＯＳトランジスタ（以下、「ＮＰ１およびＰ２」という。）とからなるデータ保持部、および２つのｎ型ＭＯＳトランジスタ（以下、「Ｎ３およびＮ４」という。）からなるトランスファゲートを備えている。
【００２４】
Ｐ１のソースは電源電圧（以下、「ＶＤＤ」という。）に接続され、Ｐ１のゲートはＮ４のドレイン（以下、「ノードＢ」という。）に接続され、Ｐ１のドレインはＮ３のドレイン（以下、「ノードＡ」という。）に接続され、Ｐ２のソースはＶＤＤに接続され、Ｐ２のゲートはノードＡに接続され、Ｐ２のドレインはノードＢに接続され、Ｎ１のドレインはノードＡに接続され、Ｎ１のゲートはノードＢに接続され、Ｎ１のソースは接地電位（以下、「ＶＳＳ」という。）に接続され、Ｎ２のドレインはノードＢに接続され、Ｎ２のゲートはノードＡに接続され、Ｎ２のソースはＶＳＳに接続され、Ｎ３のゲートはワード線（以下、「ＷＬ」という。）に接続され、Ｎ３のソースはビット線ＢＬに接続され、Ｎ４のゲートはＷＬに接続され、Ｎ４のソースはビット線ＢＢＬに接続されている。
【００２５】
ＢＬとＢＢＬは相補的な信号線で、一対で図１のＢＬ０ａ〜３ｂ、ＳＢＬ０ａ、または０ｂを構成している。
【００２６】
データ保持部は、Ｎ３およびＮ４によって書き込まれた相補的なデータをＮ３およびＮ４がオフの間ノードＡおよびノードＢに保持する。
【００２７】
今、図２に示したように、データ保持部がノードＡが“Ｌ”でノードＢが“Ｈ”となるようなデータを保持しているとすると、スタンドバイ時のゲートリークは、主に、Ｎ１とＰ２で発生する。すなわち、オフしているトランジスタＮ２〜Ｎ４、およびＰ１にはチャネルが形成されていないので、ゲートリークではなく、ゲートエッジリークとして電流の漏れが観測される。しかし、この発生確率は極めて小さく、ゲートリークとして観測されるのはオンしており、チャネルが形成されているトランジスタである。このため、図２に示した６Ｔｒセルでは、ゲートリークとしてはＮ１とＰ２がスタンドバイリークに寄与する。
【００２８】
ここで注意することは、データ保持部が保持するデータ値が変われば、ゲートリークに寄与するトランジスタが変わることである。すなわち、ノードＡが“Ｈ”でノードＢが“Ｌ”の場合には、ゲートリークに寄与するトランジスタはＮ２とＰ１になる。ゴミやレジスト崩れなどに起因する場合を除いて、一般に、メモリセルでの不良は単一のトランジスタの不良が最も頻繁に発生するので、不良セルに書き込まれるデータ値によってスタンドバイリークが発現したりしなかったりする。
【００２９】
例えば、Ｎ１のゲート酸化膜に問題がある場合でも、ノードＡが“Ｈ”、ノードＢが“Ｌ”となるようなデータを書き込んでおけば、このゲート不良によるスタンドバイリークは発生しない。
【００３０】
図３は、本発明の実施例に係わる半導体記憶装置のメモリセルにおけるドレインリークの経路を示す回路図である。  
メモリセルの構成、機能は図２と同様であるので、図２と同じ符号を用い詳しい説明は省略する。
【００３１】
ドレインリークは、トランジスタのドレインまたはソースにおける接合不良であり逆方向電位に対してリーク電流を生じる場合である。  
今、図３に示したように、データ保持部がノードＡが“Ｌ”でノードＢが“Ｈ”となるようなデータを保持しているとすると、スタンドバイ時のドレインリークは、主に、Ｐ１、Ｎ２、およびＮ３で発生する。
【００３２】
図２のゲートリークの場合と同様に、データ保持部が保持するデータ値が変われば、ドレインリークに寄与するトランジスタも変わる。すなわち、ノードＡが“Ｈ”でノードＢが“Ｌ”の場合には、ゲートリークに寄与するトランジスタはＰ２、Ｎ１、およびＮ４となり、不良セルに書き込まれるデータ値によってスタンドバイリークが発現したりしなかったりする。
【００３３】
以上説明したように、半導体記憶装置のスタンドバイリークは、その原因がゲートリークであるかドレインリークであるかにかかわらず、不良セルに書き込まれるデータ値によって、発現したりしなかったりする。スタンドバイリークを発現させないようなデータ値（ＲＤデータ）を特定するには、次のようにする。
【００３４】
まず、チップのダイソート時点で各メモリの良否を判定し、スタンドバイ時にリーク電流が生じている不良セルを含むカラム領域を特定する。この時に不良セルが保持するデータ値によりリーク電流値の変化があるかどうかを記録する。
【００３５】
その後、救済すべきカラム領域に対応するＩＯを決定し、かつ救済されたカラム領域のリーク電流が少なくなるデータ値（ＲＤデータ）をラッチ回路１４へ送り込む。
【００３６】
このメモリが動作中（読み出しあるいは書き込み動作）は、救済された不良カラムは常に書き込み動作となり、ＲＤデータを書き込み続ける。通常のシステムでは初期動作にてメモリの全アドレス空間をテストするので、救済された不良セルにも書き込み動作が行われ、リーク電流の少なくなる値が書き込まれる。したがって、以後のシステムのスタンドバイ状態ではリーク電流が少ない状態となる。
【００３７】
図４は、本発明の実施例に係わる半導体記憶装置の別の動作例を示す回路ブロック図である。  
ここで、各回路ブロックの構成、機能および接続は図１と同様であるので、図１と同じ符号を用い詳しい説明は省略する。
【００３８】
図１との違いは、不良セルがスペアカラム０ａに存在し、リダンダンシによる救済は行われていないことである。従来は、このような場合でも、不良セルがスタンドバイリークを発生している場合には、このチップは不良品とされていた。
【００３９】
本発明の実施例に係わる半導体記憶装置では、図１と同様に、ラッチ回路１４のＲＤデータをＳＤＬ０を介して不良セルに書き込むことで、スタンドバイリークを発現させないようにすることができる。
【００４０】
次に、リダンダンシスイッチＳＷ-０〜３の具体例について説明する。  
図５は、本発明の実施例に係わる半導体記憶装置におけるＳＷ-０〜３の一例を示す回路図である。
【００４１】
本発明の実施例に係わる半導体記憶装置のＳＷ-０〜３は、ラッチ回路１４からのＲＤデータを保持する２つのＤ-ラッチ５１および５２、４つの２入力１出力セレクタ５３〜５６、データ線（ＲｅａｄＴおよびＲｅａｄＣ）のデータを保持するＲＳフリップフロップ５７（以下、「ＲＳ-ＦＦ５７」という。）、ＤＬ０〜３およびＳＤＬ０への書き込みデータを保持するＤ-ラッチ５８、ビットマスクデータを保持するＤ-ラッチ５９、セレクタ５３、５４、および５６を制御するＮＡＮＤ回路６０（以下、「ＮＡＮＤ６０」という。）、ビットマスク機能を制御するＮＯＲ回路６１（以下、「ＮＯＲ６１」という。）、読み出しデータをＩＯＬ０〜３へ出力する３ステートバッファ６２（以下、「ＢＵＦ６２」という。）、および７つのインバータ６３〜６９（以下、「ＩＮＶ６３〜６９」という。）を備えている。
【００４２】
ＤＬ０〜３およびＳＤＬ０は、それぞれ相補的な一対の信号線で構成され、ＲｅａｄＴおよびＲｅａｄＣがそれぞれの信号線に接続され、また、書き込みデータＷｒｉｔｅＤａｔａ）は相補的な一対の信号に変換された後、ＤＬ０〜３およびＳＤＬ０に接続されている。
【００４３】
Ｄ-ラッチ５１の入力ＤにはＲＤデータ（ＲＤＤＡＴＡ_Ｎ）が入力され、Ｄ-ラッチ５２の入力Ｄにはリダンダンシ制御信号ＲＤＩＮ_Ｎが入力され、Ｄ-ラッチ５１および５２のクロック入力にはクロック信号ＲＤＣＬＫが入力され、セレクタ５３の第１のデータ入力Ａ０にはＩＮＶ６６の出力が接続され、セレクタ５３の第２のデータ入力Ａ１には次段のＳＷ-０〜３からの読み出しデータＳ_ＯＵＴＤＡＴＡ_Ｎ＋１が入力され、セレクタ５３の制御入力ＳにはＮＡＮＤ６０の出力が接続され、ＩＮＶ６４の入力にはセレクタ５３の出力Ｑが接続され、ＢＵＦ６２の入力にはＩＮＶ６４の出力が接続され、ＢＵＦ６２の制御入力にはＢＵＦ６２の出力状態を制御する信号ＯＵＴＥＮＡＢＬＥが入力され、ＢＵＦ６２の出力はＯＵＴＤＡＴＡ_ＮとしてＩＯＬ０〜３へ出力されている。
【００４４】
ＮＡＮＤ６０の第１の入力には前段のＳＷ-０〜３からのリダンダンシ信号ＲＤＢ_Ｌが入力され、ＮＡＮＤ６０の第２の入力にはＤ-ラッチ５２の出力Ｑが接続され、ＮＡＮＤ６０の出力はＩＮＶ６９の入力に接続され、ＩＮＶ６９の出力はリダンダンシ信号ＲＤＢ_Ｒとして次段のＳＷ-０〜３へ出力され、セレクタ５４の第１のデータ入力Ａ０にはＩＮＶ６７の出力が接続され、セレクタ５４の第２のデータ入力Ａ１には前段のＳＷ-０〜３からの書き込みデータＳ_ＩＮＤＡＴＡ_Ｎ−１が入力され、セレクタ５４の制御入力ＳにはＮＡＮＤ６０の出力が接続され、ＩＮＶ６７の入力にはＩＯＬ０〜３からの入力データＩＮＤＡＴＡ_Ｎが入力されている。
【００４５】
ＲＳ-ＦＦ５７の第１の入力にはＲｅａｄＴが接続され、ＲＳ-ＦＦ５７の第２の入力にはＲｅａｄＣが入力され、ＩＮＶ６６の入力にはＲＳ-ＦＦ５７の出力が接続され、ＩＮＶ６５の入力にはＩＮＶ６６の出力が接続され、ＩＮＶ６５の出力は読み出しデータＳ_ＯＵＴＤＡＴＡ_Ｎとして前段のＳＷ-０〜３へ出力されている。
【００４６】
ＩＮＶ６３の入力にはＤ-ラッチ５２の出力Ｑが接続され、セレクタ５５の第１のデータ入力Ａ０にはセレクタ５４の出力Ｑが接続され、セレクタ５５の第２のデータ入力Ａ１にはＤ-ラッチ５１の出力Ｑが接続され、セレクタ５５の制御入力Ｓ２はＩＮＶ６３の出力が接続され、Ｄ-ラッチ５８の入力Ｄにはセレクタ５５の出力Ｑが接続され、Ｄ-ラッチ５８のクロック入力にはクロック信号ＤＡＴＡＡＣＬＫが入力されＤ-ラッチ５８の出力ＱはＷｒｉｔｅＤａｔａとして出力されている。
【００４７】
セレクタ５６の第１のデータ入力Ａ０にはＩＮＶ６８の出力が接続され、ＩＮＶ６８の入力にはビットマスクデータＢＩＴＭＡＳＫ_Ｎが入力され、セレクタ５６の第２のデータ入力Ａ１には前段のＳＷ-０〜３からのビットマスクデータＳ_ＢＩＴＭＡＳＫ_Ｎ−１が入力され、セレクタ５７の制御入力ＳにはＮＡＮＤ６０の出力が接続され、ＮＯＲ６１の第１の入力にはＩＮＶ６３の出力が接続され、ＮＯＲ６１の第２の入力にはセレクタ５６の出力Ｑが接続され、Ｄ-ラッチ５９の入力ＤにはＮＯＲ６１の出力が接続され、Ｄ-ラッチ５９のクロック入力にはＤＡＴＡＡＣＬＫが入力され、Ｄ-ラッチ５９の出力Ｑはビットマスクを制御する信号ＢｉｔＭａｓｋとして出力されている。
【００４８】
Ｄ-ラッチ５１は、ＲＤデータを保持し、メモリセルアレイ１１へのアクセスのたびにＲＤデータがセレクタ５５を介して不良セルへ書き込まれる。
【００４９】
Ｄ-ラッチ５２は、リダンダンシの救済位置を保持し、救済位置のＳＷ-２のＤ-ラッチ５２は“Ｌ”を保持している。これによりセレクタ５３、５４、および５６が制御され、ＳＷ-２はＤＬ３をＩＯＬ２に接続する。また、Ｄ-ラッチ５２の出力と前段からのＲＤＢ_ＬとからＮＡＮＤ６０によって次段へのＲＤＢ_Ｒを生成することで、次段以降のＳＷ-３は、ＳＷ-２と同様に、ＳＤＬ０をＩＯＬ３に接続する。
【００５０】
さらに、ＮＯＲ６１によって、救済位置（ＭＵＸ-２）のビットマスクは解除され、メモリセルアレイ１１からの読み出し動作においても、救済位置のカラム領域ではＲＤデータが不良セルへ書き込まれる。
【００５１】
上述した半導体記憶装置の回路規模はシフトリダンダンシを用いた従来の回路とほぼ同程度であり、面積の増加はレイアウトの調整により吸収し得る程度である。また、書き込み速度、読み出し速度に関しても従来回路とほぼ同様とすることができる。
【００５２】
上記実施例によれば、不良セルのリーク状態に応じたＲＤデータをメモリセルアレイ１１へのアクセスごとに不良セルへ書き込み、スタンドバイ状態でのリーク不良を効果的に抑制することができるので、半導体記憶装置の製造收率を大幅に改善することができる。
【００５３】
また、上記実施例によれば、ファンクションとしてはリダンダンシによる置き換えを必要としない場合でも、従来は救済不可能であったスペアカラム領域の不良セルに起因するスタンドバイリーク不良を効果的に抑制することができるので、半導体記憶装置の製造收率を大幅に改善することができる。
【００５４】
上述の実施例では、メモリセルが６トランジスタからなるＳＲＡＭを一例として説明したが、本発明はこれに限られるものではなく、シフトリダンダンシを採用しリーク電流がメモリセルのデータ値に依存する場合であれば、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などにも原理的に適用可能である。
【００５５】
また、上述の実施例では、セルアレイは、２カラムからなる５つのカラム領域で構成されるとしたが、本発明はこれに限られるものではない。また、スペアカラム領域は１つであるとしたが、２つ以上のスペアカラム領域を備えたメモリセルアレイ１１に適用することも容易である。
【００５６】
さらに、上述の実施例では、メモリセルアレイ１１は１つであるとしたが、本発明はこれに限られるものではなく、複数のメモリセルアレイ１１を有する半導体記憶装置に適用することもできる。その場合、例えば、複数のメモリセルアレイ１１に対して同時にスタンドバイリークの測定を行い、ＲＤデータを１つに縮約するようにしても良い。このようにすれば、テスト時間を短縮でき、かつＲＤデータを保持するラッチ回路１４を複数のメモリセルアレイ１１で共有することもできる。
【００５７】
さらに、上述の実施例では、ラッチ回路１４は、１つであるとしたが、本発明はこれに限られるものではない。たとえは、複数のカラムにそれぞれ対応したラッチ回路１４を設けて、複数の不良セルそれぞれに対応したＲＤデータを保持するように構成することもできる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例に係わる半導体記憶装置を示す回路ブロック図。
【図２】本発明の実施例に係わる半導体記憶装置のメモリセルにおけるゲートリークの経路を示す回路図。
【図３】本発明の実施例に係わる半導体記憶装置のメモリセルにおけるドレインリークの経路を示す回路図。
【図４】本発明の実施例に係わる半導体記憶装置の別の動作例を示す回路ブロック図。
【図５】本発明の実施例に係わる半導体記憶装置におけるＳＷ-０〜３の一例を示す回路図。
【符号の説明】
【００５９】
１１  メモリセルアレイ
１２  ローデコーダ
１３  制御回路
１４、ＬＴ-０〜３  ラッチ回路
ＢＬ０ａ〜３ｂ、ＳＢＬ０ａ、ＳＢＬ０ｂ  ビット線
ＭＵＸ-０〜４  マルチプレクサ
ＤＬ０〜３、ＳＤＬ０  データ線
ＳＷ-０〜３  リダンダンシスイッチ
ＩＯＬ０〜３  入出力線
ＩＯ-０〜３  入出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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