(57)【要約】【課題】ＳＲＡＭセルにおける放射線損傷による不具合を防止する。【解決手段】  第２、第３層間絶縁膜１０３、１０４を両側面とし、第１層間絶縁膜１０２の主面１０２ａを底面とする開口１１１が構成されている。開口１１１の内側面には、ノード電極である下部電極１０５が形成されている。下部電極１０５は、キャパシタの下部電極として機能すると同時に、ＳＲＡＭセルのノード配線としても機能する。第３層間絶縁膜１０４の主面１０４ａ及び開口１１１内側面の下部電極１０５上には容量絶縁膜１０６が形成されている。開口１１１の内部及び開口１１１周囲の第３層間絶縁膜１０４上には上部電極１０７が形成されている。埋め込まれた上部電極１０７は、開口１１１の周囲の第３層間絶縁膜１０４上にも形成され、キャパシタの上部電極として機能する。開口１１１の間口部分より上に形成される上部電極１０７の幅Ｌ１は、開口１１１の幅Ｌ２よりも大きい。【選択図】  図５
2008227344.tif 000002
【特許請求の範囲】
【請求項１】
第１のインバータと、第２のインバータと、
前記インバータを結合する内部配線と、を備え、
前記内部配線は容量素子を形成し、
前記容量素子は、
半導体基板上に開口部を有する層間絶縁膜と、
前記開口部の底面となる基板上と前記開口部の側面となる層間絶縁膜の一部とを覆う下部電極と、
前記層間絶縁膜の前記基板に接することがないコーナー部を覆うように
前記下部電極上と前記層間絶縁膜の一部にまたがって設けられた容量絶縁膜と、
前記容量絶縁膜上に前記開口部を覆うように設けられた上部電極と、
からなることを特徴とする半導体装置。
【請求項２】
前記上部電極は、前記開口部の縁上に形成された前記容量絶縁膜のコーナー部を覆うように設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
ＭＯＳＦＥＴを備えた半導体基板の一主面に、絶縁膜を堆積する工程と、
当該絶縁膜の少なくとも一部を選択的に除去し溝を形成する工程と、当該溝の側壁の少なくとも一部と底面に下部電極を、当該溝を埋め込まない姿態で形成する工程と、
少なくとも当該下部電極を覆う姿態で第２の絶縁膜を、前記溝を埋め込まない姿態で堆積する工程と、
少なくとも前記下部電極を、当該第２の絶縁膜を介して全て覆う姿態で、上部電極を形成する工程
から成ることを特徴とする半導体装置の製造方法。
【請求項４】
前記上部電極を前記開口部の縁上に形成された前記容量絶縁膜のコーナー部を覆うように形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記上部電極は、
前記第２の絶縁膜上に前記上部電極を堆積し、
前記溝に対応する前記上部電極の上に、少なくとも前記溝の開口幅より広いフォトレジストを堆積し、
前記フォトレジストをマスクとしてエッチングすることにより前記上部電極を形成する
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記フォトレジストの幅は、前記溝の開口幅よりも２０％以上広く堆積することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１、第２のインバータはＳＲＡＭセルである請求項１記載の半導体装置。
【請求項８】
前記第１、第２のインバータに電源電位又は接地電位を供給する導電体層を更に有し、
前記導電体層の表面は、前記上部電極の表面よりも基板方向に低いことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及びその製造方法に関し、特に、放射線によるソフトエラーを防止する構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、微細加工技術の発展により半導体装置の高集積化が急速に進められている。ここで、このような高集積化が進む半導体装置の一つであるＳＲＡＭ（Static Random Access Memory）は、一般に、互いの入力および出力が結線された２つのＣＭＯＳインバータを有している。この結線ノードを、ノードｎ１、ｎ２とする。
【０００３】
ＳＲＡＭセルの微細化が進むと、寸法縮小により、ノードｎ１、ｎ２に接続されるＭＯＳＦＥＴのゲート容量や、拡散層接合容量が減少する。この時、外部からＳＲＡＭセルに放射線が照射されると、半導体基板内で、放射線の飛程に沿って電子正孔対が発生し、その電子正孔対の少なくとも一部がドレインを形成する拡散層に流れ込みデータの反転が生じ、正しいデータの保持が出来なくなるというソフトエラー現象が生じる。このソフトエラー現象は、メモリセルの微細化が進むほど、ノードｎ１、ｎ２に接続されるＭＯＳトランジスタのゲート容量や、拡散層接合容量の減少が、放射線で発生する電子正孔対に比し顕著になるため、近年微細化の進んだＳＲＡＭにおいて重大な問題となっている。
【０００４】
そこで、このようなソフトエラーによる不具合を防止するため、ＳＲＡＭセルのノードｎ１、ｎ２にキャパシタを付加する対策手段が知られている。ノードｎ１、ｎ２にキャパシタを設けることによって、ノードに十分な電荷量を確保し、ソフトエラー現象を起こりにくくする。このように、ノードｎ１、ｎ２にキャパシタを設ける技術は、特許文献１〜５に開示されている。
【０００５】
図１４は、特許文献１（特許文献中の図７、図８）に示す従来の半導体装置におけるノードｎ１、ｎ２に形成された容量の構成を示す図である。半導体基板２０１の上には、第１層間絶縁膜２０２及び第２層間絶縁膜２０３が形成されている。第２層間絶縁膜２０３には、開口２０８が形成されている。開口２０８の側面及び底面には、第１下部電極２０４が形成され、その内部には、第２下部電極２０５が埋め込まれている。なお、第１下部電極２０４及び第２下部電極２０５は、前述したノードｎ１、又はｎ２のノード配線を構成している。第２層間絶縁膜２０３、第１下部電極２０４及び第２下部電極２０５の上には、全面に、容量絶縁膜２０６が形成されている。容量絶縁膜２０６の一部には、上部電極２０７が形成されている。第１下部電極２０４及び２下部電極２０５から構成される下部電極と、容量絶縁膜２０６、及び上部電極２０７とで容量を構成している。すなわち、これがノードｎ１、ｎ２に設けられたキャパシタである。
【０００６】
次に、このように構成された半導体装置の製造方法について説明する。図１５に示すように半導体基板２０１の上に、第１層間絶縁膜２０２及び第２層間絶縁膜２０３を形成する。次に選択的に第２層間絶縁膜２０３に開口２０８を形成する。方法としては周知のフォトリソグラフィー技術とドライエッチング技術を用いればよいので詳細説明は省略する。
【０００７】
次に、図１６に示すように、第２層間絶縁膜２０３の主面２０３ａ、及び開口２０８の側面および底面に沿って第１下部電極２０４を形成する。次に、第２下部電極２０５を開口２０８を埋め込むように堆積する。
【０００８】
次に、第２層間絶縁膜２０３の主面２０３ａが露出するまで、例えば周知のエッチングや、化学的機械的研磨法などにより、第２下部電極２０５および第１下部電極２０４を除去し、図１７に示すように、開口２０８を第１下部電極２０４及び第２下部電極２０５で埋め込んだ状態を作る。
【０００９】
次に図１８に示すように、容量絶縁膜２０６、上部電極２０７となる導電体層を堆積し、導電体層をパターニングして、上部電極２０７を形成する。
【００１０】
しかしながら、この従来技術では、容量絶縁膜２０６が十分な絶縁性を確保できないという問題点を有する。その理由を以下に説明する。第２下部電極２０５を詳細に説明したのが図１９であるが、開口２０８の内壁に沿って第１下部電極２０４が存在し、第２下部電極２０５によって配線溝が埋め込まれている。そして容量絶縁膜２０６、上部電極２０７が存在して容量が形成されている。図１９において、第２下部電極２０５はタングステンの化学的気相成長法により形成されるが、微視的には開口の底面や側面から、タングステンの小さな柱状結晶が多数形成されて埋め込まれている。そのため配線の幅が小さい、つまり、開口２０８の幅が小さい場合、開口側壁から成長してきたタングステンの柱状結晶が、開口中央付近２０９でぶつかり、そこで成長が止まるため、溝中央付近でシームと呼ばれる、幅数オングストロームから１０オングストローム程度の微小な空洞が形成される。この結果、結線配線（下部電極２０４、２０５）上に形成される容量絶縁膜２０６を成長させる原料ガスの流れが、この空洞付近で不均一になり、この付近の容量絶縁膜２０６の組成が不均一になるため、この開口央付近２０９で容量絶縁膜２０６の絶縁性が劣化する。これにより、容量絶縁膜２０６が十分な絶縁性を確保できなくなる。
【００１１】
また、特許文献２及び特許文献３では違う容量の構造が示されているが、別の理由で、容量絶縁膜の絶縁性が劣化するという問題がある。図２０以降に、特許文献２および特許文献３の製造工程を図に従って説明する。尚、特許文献２および特許文献３では、平面的なレイアウトが異なるため、容量を形成しているノード配線部分を説明し、他は説明を省略する。図２０に示すように、第２層間絶縁膜２０３に開口２０８を設け、図２１に示すように下部電極２１２を、開口２０８の側面および底面を含む全面に堆積し、溝内のみフォトレジスト２１０を形成する。方法としてはフォトレジスト２１０を前面に堆積した後、ドライエッチで下部電極２１２の主面２１２ａが露出するまでフォトレジスト２１０を除去する等の従来技術で実現できる。次に、このフォトレジスト２１０をマスクに、露出した下部電極２１２を除去し、フォトレジスト２１０も除去して、図２２に示すように、開口２０８の側面および底面のみ下部電極２１２を形成する。下部電極２１２がノード側の電極になる。次に、図２３に示すように、全面に容量絶縁膜２０６を堆積し、更に、上部電極２０７を堆積する。
【００１２】
次に、容量絶縁膜２０６の主面２０６ａが露出するまで上部電極２０７をエッチングして、図２４に示すように、開口２０８の内部のみに上部電極２０７を形成する。次に、この上部電極２０７は開口内部のみ残存しているので、接地電圧に接続するための配線を図２５の２１１に示すように形成して特許文献２の発明形態が出来上がる。尚、配線２１１は、平面的には接地電圧に接続するために必要な形状で形成されている。
【００１３】
図２３の上部電極２０７のエッチングの最終段階で、図２４のように容量絶縁膜２０６が露出すると、上部電極２０７のエッチング雰囲気に容量絶縁膜２０６が晒されるため、露出した容量絶縁膜２０６が損傷を受け、上部電極２０７と下部電極２１２の絶縁性が、特に開口上端部２０６ｂの部分で劣化する。詳細には、露出した容量絶縁膜２０６が全てエッチングの雰囲気にさらされて絶縁性が劣化しているが、絶縁性が劣化した容量絶縁膜２０６の中で、容量の電極が最接近している開口上端部２０６ｂの部分で、絶縁性劣化が顕著になる。上部電極２０７のエッチングには、一般的には例えば塩素ガス等をプラズマ状態にして電離した塩素原子などで行われるが、プラズマ状態により発生する、電磁波、電界電離した塩素原子等が、容量絶縁膜２０６に入り込むために、容量絶縁膜を構成する原子間の結合を破壊するなどして、絶縁性を劣化させる。
【００１４】
特許文献３でも同様の構造が（特許文献２中図１０と図１２）示されているが、製造手順に関しては一切触れられていない。構造が同一であるので特許文献３においても同様に容量絶縁膜の絶縁性の劣化が起きていると判断される。以上説明したように、特許文献１から特許文献３で示される従来技術では、容量絶縁膜が十分な絶縁性を確保できないという問題点を有する。
【００１５】
また、このようなキャパシタの構成は特許文献４、５にも示されているが、これらの従来記述はＤＲＡＭの記憶蓄積用容量の構造に関するものであり、本発明のようにノード間接続配線を容量電極の一方として兼用するものとは分野が異なっている。
【特許文献１】特開２００５−１８３４２０号公報
【特許文献２】特開２００２−２８９７０３号公報
【特許文献３】特開２００２−０７６１４３号公報
【特許文献４】特開２０００−１６４８３１号公報
【特許文献５】特開２００１−１６８３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＳＲＡＭセルのノード間接続配線上に形成された容量絶縁膜の一部の絶縁性が劣化し、ノードとＧＮＤの間のリーク電流が増大するという問題があった。
【課題を解決するための手段】
【００１７】
本発明に係る半導体装置は、第１のインバータと、第２のインバータと、前記インバータを結合する内部配線と、を備え、前記内部配線は容量素子を形成し、前記容量素子は、半導体基板上に開口部を有する層間絶縁膜と、前記開口部の底面となる基板上と前記開口部の側面となる層間絶縁膜の一部とを覆う下部電極と、前記層間絶縁膜の前記基板に接することがないコーナー部を覆うように前記下部電極上と前記層間絶縁膜の一部にまたがって設けられた容量絶縁膜と、前記容量絶縁膜上に前記開口部を覆うように設けられた上部電極と、からなることを特徴とする。
【００１８】
このように、容量絶縁膜上に開口部を覆うように上部電極を形成することにより、容量絶縁膜が製造工程でのエッチング雰囲気にさらされることがなく、容量絶縁膜の劣化を防止することができる。
【発明の効果】
【００１９】
本発明に係る半導体装置によれば、十分な電荷蓄積容量を確保し、ノードとＧＮＤの間のリーク電流を低減し、半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態に係る半導体装置の回路図である。なお、本発明を２つのＣＭＯＳインバータを有するＳＲＡＭセルに適用して説明を行う。図１に示すように、本実施形態に係るＳＲＡＭセルは、ＰＭＯＳトランジスタ６０１およびＮＭＯＳトランジスタ６０２によって構成される、ＣＭＯＳインバータ６０７と、ＰＭＯＳトランジスタ６０３およびＮＭＯＳトランジスタ６０４によって構成されるＣＭＯＳインバータ６０８の２つのＣＭＯＳインバータを備えて構成される。２つのＣＭＯＳインバータ６０７と６０８は、互いの入力および出力が結線されており、この接続ノードをｎ１、ｎ２とする。
【００２１】
ノードｎ１はＣＭＯＳインバータ６０８の入力かつＣＭＯＳインバータ６０７の出力で、ノードｎ２はＣＭＯＳインバータ６０７の入力かつＣＭＯＳインバータ６０８の出力である。このノードｎ１に接続されるＭＯＳトランジスタ６０３と６０４のゲート容量と、６０１と６０２のドレインの拡散層接合容量、あるいは、ノードｎ２に接続されるＭＯＳトランジスタ６０１と６０２のゲート容量と、ＭＯＳトランジスタ６０３と６０４のドレインの拡散層接合容量に、データに応じた電荷が蓄積される。これにより、ＳＲＡＭセルはデータをノードｎ１およびｎ２に保持することができる。
【００２２】
２つのＣＭＯＳインバータ６０７と６０８で構成されるフリップフロップ回路６１１とビット線対（ＢＬおよび／ＢＬ）の間には、転送トランジスタ６０５、６０６がある。転送トランジスタ６０５、６０６は、フリップフロップ回路６１１とビット線対（ＢＬおよび／ＢＬ）との接続を制御する。
【００２３】
ＮＭＯＳトランジスタ６０２は、ソースが接地電圧ＧＮＤに接続され、ドレインがノードｎ１に接続され、ゲートがノードｎ２に接続されている。ＮＭＯＳトランジスタ６０４は、ソースが接地電圧ＧＮＤに接続され、ドレインがノードｎ２に接続され、ゲートがノードｎ１に接続されている。ＰＭＯＳトランジスタ６０１は、ソースが電源電圧ＶＤＤに接続され、ドレインがノードｎ１に接続され、ゲートがノードｎ２に接続されている。ＰＭＯＳトランジスタ６０３は、ソースが電源電圧ＶＤＤに接続され、ドレインがノードｎ２に接続され、ゲートがノードｎ１に接続されている。転送トランジスタ６０５は、一端にビット線ＢＬが接続され、他端にノードｎ１が接続され、ゲートにワード線ＷＬが接続されている。転送トランジスタ６０６は、一端に相補ビット線／ＢＬが接続され、他端にノードｎ２が接続され、ゲートにワード線ＷＬが接続されている。
【００２４】
このように構成されたＳＲＡＭセルでは、書き込み時には、まず書き込みデータに応じてビット線対（ＢＬおよび／ＢＬ）を充電する。次に、ワード線ＷＬに電圧を印加して転送トランジスタ６０５、６０６をＯＮにする。これにより、ノードｎ１およびｎ２の電圧が、対応するビット線（ＢＬおよび／ＢＬ）の電圧と等しくなり、ノードｎ１およびｎ２にデータが保持される。読み出し時には、ワード線ＷＬに電圧を印加し、ノードｎ１およびｎ２の電圧を、対応するビット線（ＢＬおよび／ＢＬ）に接続し、ビット線対（ＢＬおよび／ＢＬ）の電圧をセンスアンプ（図示せず）で検知することで、フリップフロップ回路６１１に保持されたデータを読み出すことができる。
【００２５】
次に、このように構成されたＳＲＡＭセルの半導体基板上の具体的な構成について説明する。図２はＳＲＡＭセルの単純な平面レイアウトの一例を示したもので、不純物拡散領域（２１、２２）及びゲート電極２３（２３Ａ、２３Ｂ、２３Ｃ）のレイアウトを示す平面図である。なお、図２に示される構成要素の大きさは説明を容易にするためのものであり、実際の大きさを反映しているものではない。
【００２６】
半導体基板２０上には、Ｎ型不純物拡散領域２１及びＰ型不純物拡散領域２２が選択的に形成されている。Ｎ型不純物拡散領域２１及びＰ型不純物拡散領域２２は、半導体基板２０にＮ型不純物、Ｐ型不純物をイオン注入等によって選択的に拡散することによって形成される。なお、このＮ型不純物拡散領域２１は、ＮＭＯＳトランジスタ１１、１２、１５、１６のソース・ドレイン領域として機能し、Ｐ型不純物拡散領域２２は、ＰＭＯＳトランジスタ１３、１４のソース・ドレイン領域として機能するよう構成されている。図２におけるトランジスタ１１、１２、１３、１４、１５、１６はそれぞれ、図１におけるＭＯＳトランジスタ６０２、６０４、６０１、６０３、６０５、６０６に対応している。
【００２７】
図２において、Ｎ型不純物拡散領域２１及びＰ型不純物拡散領域２２の上には、ゲート絶縁膜（図示せず）を介して、所定のパターンでゲート電極２３（２３Ａ〜２３Ｃ）が形成されている。ゲート電極２３Ａは、Ｎ型不純物拡散領域２１内に形成されるＮＭＯＳトランジスタ１１と、Ｐ型不純物拡散領域２２に形成されるＰＭＯＳトランジスタ１３の共通のゲートを構成している。ゲート電極２３Ｂは、Ｎ型不純物拡散領域２１内に形成されるＮＭＯＳトランジスタ１２と、Ｐ型不純物拡散領域２２内に形成されるＰＭＯＳトランジスタ１４の共通のゲートを構成している。ゲート電極２３Ｃは、Ｎ型不純物拡散領域２１内に形成される転送トランジスタ１５、１６の共通のゲートを構成している。なお、ゲート電極２３Ｃは紙面左右方向に延設され、前述したワード線ＷＬを構成している。
【００２８】
図３は、図２の不純物拡散領域（２１、２２）やゲート電極２３Ａ〜２３Ｃ上に、ＳＲＡＭセルの配線層３１（３１Ａ〜３１Ｆ）のレイアウトを重ねて示した平面図である。また図４は図３の配線層３１（３１Ａ〜３１Ｆ）と、図２の不純物拡散領域（２１、２２）やゲート電極２３Ａ〜２３Ｃとの接続孔の位置を示したものである。なお、図３および図４に示される構成要素の大きさは、説明を容易にするためのものであり、実際の大きさを正確には反映してはいない。不純物拡散領域（２１、２２）及びゲート電極２３の上には、配線層３１が所定のパターンで形成されている。配線層３１（３１Ａ〜３１Ｆ）は、所定の位置に形成された貫通孔（図４中Ｖ１およびＶ２）を介して下層の不純物拡散領域（２１、２２）に接続されている。
【００２９】
図３の配線層３１Ａは、ＮＭＯＳトランジスタ１１のドレイン領域、ＰＭＯＳトランジスタ１３のドレイン領域及びゲート電極２３Ｂに貫通孔（図４中Ｖ３、Ｖ４、Ｖ５）を介して接続されている。すなわち、配線層３１Ａは、図１に示されるノードｎ１として機能するよう構成されている。配線層３１Ｂは、ＮＭＯＳトランジスタ１２のドレイン領域、ＰＭＯＳトランジスタ１４のドレイン領域及びゲート電極２３Ａに貫通孔（図４中Ｖ６、Ｖ７、Ｖ８）を介して接続されている。すなわち、配線層３１Ｂは、図１に示されるノードｎ２として機能するよう構成されている。
【００３０】
図３の配線層３１Ｃは、紙面左右に延設され、複数のＳＲＡＭセルに共通に接地電圧を供給する接地電圧線ＧＮＤを構成している。配線層３１Ｄは、ＰＭＯＳトランジスタ１３及びＰＭＯＳトランジスタ１４のソース領域に貫通孔（図４中Ｖ２）を介して接続されている。配線層３１Ｄも、紙面左右に延設され、複数のＳＲＡＭセルに共通に電源電圧を供給する電源電圧線ＶＣＣを構成している。配線層３１Ｅは、ＮＭＯＳトランジスタ１５のビット線に接続される側の拡散層領域に貫通孔（図４中Ｖ９）を介して接続されており、配線層３１の上層の他の配線層（図示せず）に形成されるビット線ＢＬに接続されている。
【００３１】
配線層３１Ｆは、転送トランジスタ１６のビット線に接続される側の拡散層領域に貫通孔（図４中Ｖ１０）を介して接続されており、配線層３１の上層の他の配線層（図示せず）に形成されるビット線／ＢＬに接続されている。配線層３２は少なくとも配線層３１Ａと３１Ｂを覆うように配線層３１Ａと３１Ｂと絶縁膜（図示せず）を介して配置される。
【００３２】
図５は、図３のＡ−Ａ'断面における配線層３１Ａと３１Ｄ周辺を示す図である。半導体装置は、半導体基板１０１、第１層間絶縁膜１０２、第２層間絶縁膜１０３、第３層間絶縁膜１０４、下部電極１０５、容量絶縁膜１０６、上部電極１０７、導電体層１０８、１０９を備えて構成されている。なお、半導体基板１０１に形成される不純物拡散領域（図２中２１、２２）については説明を省くためその記載を省略する。
【００３３】
半導体基板１０１の上には第１層間絶縁膜１０２が形成されている。第１層間絶縁膜１０２の上には第２層間絶縁膜１０３が形成されている。第２層間絶縁膜１０３には、開口１１０が形成され、その内壁には導電体層１０８が形成され、その内部に導電体層１０９が埋め込まれている。第２層間絶縁膜１０３の上には第３層間絶縁膜１０４が形成されている。第２層間絶縁膜１０３及び第３層間絶縁膜１０４を貫通するように開口１１１が形成され、その内壁には下部電極１０５が形成されている。第３層間絶縁膜１０４及び下部電極１０５の上には、容量絶縁膜１０６が形成されている。開口１１１の内部及び上端を覆うように上部電極１０７が形成されている。上部電極１０７の幅Ｌ１は、開口１１１の幅Ｌ２より大きくなるよう構成されている。開口１１０は配線３１Ｄに相当し、開口１１１は配線３１Ａに相当する。
ここで、配線３１Ｄに相当する導電体層１０８、１０９の表面は、上部電極１０７の表面よりも基板方向に低い位置に形成されている。すなわち、第１、第２インバータ６０７、６０８に電源電位を供給する配線層３１Ｄの表面は、上部電極１０７の表面よりも基板方向に低い位置に形成されている。また、図５に示すような配線３１Ａ及び配線３１Ｄ周辺の断面形状は、図３において配線３１Ａ及び配線３１Ｄと紙面上下対称に形成された配線３１Ｂ及び配線３１Ｃ周辺の断面形状と略同一である。すなわち、第１、第２インバータ６０７、６０８に接地電位を供給する配線層３１Ｃの表面は、上部電極１０７の表面よりも基板方向に低い位置に形成されている。
下部電極１０５は、図１のノードｎ１のノード配線を構成している。ここで、上部電極１０７は少なくとも図３における配線３１Ａと３１Ｂを覆っていればよいのが、図５においては、上部電極１０７は配線３１Ｄには存在していないように図示している。しかしながら、上部電極１０７が、３１Ｄを覆う、または３１Ｄの一部を覆っているように構成することもできる。
【００３４】
次に、このように構成されるＳＲＡＭセルの製造工程について説明する。図６は、ＳＲＡＭセルの第１工程図である。半導体基板１０１の上に、第１層間絶縁膜１０２及び第２層間絶縁膜１０３を形成する。次に、素子平面図（図３）における、配線３１Ｄに相当する開口１１０を第２層間絶縁膜１０３に形成する。次に、図７に示すように、開口１１０の側面及び底面、及び第２層間絶縁膜１０３の主面１０３ａに導電体層１０８を形成する。次に、開口１１０を完全に埋め込むように、導電体層１０９を堆積する。その後、周知の研磨あるいは、エッチングにより、第２層間絶縁膜１０３の主面１０３ａが露出するまで、導電体層１０８、１０９を除去する。これにより、図８に示すように、開口１１０内のみに導電体層１０８、１０９を残す。
【００３５】
次に、図９に示すように、第３層間絶縁膜１０４を堆積する。次に、図１０に示すように、第２層間絶縁膜１０３、第３層間絶縁膜１０４を貫通するように、図３の配線３１Ａに相当する開口１１１を形成する。次に、図１１に示すように、開口１１１の側面及び底面、第３層間絶縁膜１０４の上に下部電極１０５を堆積する。次に、図１２に示すように、開口側面および底面のみ下部電極１０５を形成する。方法は、開口１１１内のみレジストを残し、露出した下部電極１０５を除去するという周知の方法によればよい。この時、下部電極１０５は、開口１１１が図３の配線３１Ａに相当するため、この下部電極１０５は、図１のノードｎ１を形成するノード配線となっている。
【００３６】
次に図１３に示すように、開口１１１の側面および底面を覆う下部電極１０５の表面を含み、全面に容量絶縁膜１０６を堆積し、その上に上部電極１０７を堆積する。そうすると、ノード配線となる下部電極１０５と上部電極１０７間に容量が形成され、この容量が、図１における容量６０９に相当する。
【００３７】
次に、上部電極１０７の上に、フォトレジスト１１２を形成し、このフォトレジスト１１２をマスクとして上部電極１０７をエッチングし、図５の最終断面形状を得る。ここで、フォトレジスト１１２の大きさ、つまり図１３においてフォトレジスト１１２の幅Ｌ１は、開口１１１の幅Ｌ２以上に設定する。フォトレジスト１１２の幅Ｌ２と開口１１１の幅Ｌ１の差は開口１１１の平面上最も幅の小さいところの２０％以上に設定するのが望ましい。尚、上部電極１０７は、図面前後方向に延在し、容量のもう一方であるＧＮＤに、図３の断面場所ではないところで接続されているが、説明は省略する。
【００３８】
次に、このように構成されたＳＲＡＭセルの効果について説明する。図５において、容量の上部電極１０７を、開口１１１に形成された容量絶縁膜１０６の開口上端部１０６ａ及び１０６ｂを覆うように形成することによって、図１３において、上部電極１０７をエッチングする際、容量絶縁膜１０６の開口上端部１０６ａおよび１０６ｂが、エッチング雰囲気に晒されることが無い。これにより、容量絶縁膜１０６の開口上端部１０６ａおよび１０６ｂは絶縁性が劣化することがない。その結果、下部電極１０５、容量絶縁膜１０６及び上部電極１０７によって構成される容量の、容量絶縁膜１０６の絶縁性を十分確保することができる。これにより、半導体装置の性能を向上させることができる。
【００３９】
また、下部電極１０５は開口１１１の内壁に沿って構成されているため、開口１１１をすべて下部電極で埋め込む構造に比べて、下部電極を埋め込んだ時に生じるシームをなくすることができる。これにより、容量絶縁膜の絶縁性を十分確保することができる。
【００４０】
なお上記では、図２〜４に平面レイアウトを示したが、本発明はこれに限定されるものではない。本発明は、開口１１１の側面及び底面に下部電極１０５を形成し、容量絶縁膜１０６の開口端部１０６ａ、１０６ｂを覆うように上部電極１０７を形成する構成とすれば、種々その他の構成を変更することができる。これにより、容量絶縁膜１０６の劣化を防ぎ、十分な容量を確保することができるという本発明の効果を奏することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態に係るＳＲＡＭセルの回路図である。
【図２】ＳＲＡＭセルの単純な平面レイアウトの一例を示した図である。
【図３】図２の不純物拡散領域（２１、２２）やゲート電極２３Ａ〜２３Ｃ上に、ＳＲＡＭセルの配線層３１（３１Ａ〜３１Ｆ）のレイアウトを重ねて示した平面図である。
【図４】図３の配線層３１（３１Ａ〜３１Ｆ）と、図２の不純物拡散領域（２１、２２）やゲート電極２３Ａ〜２３Ｃとの接続孔の位置を示したものである。
【図５】図３のＡ−Ａ'断面における配線層３１Ａと３１Ｄ周辺を示す図である。
【図６】ＳＲＡＭセルの第１工程図である。
【図７】ＳＲＡＭセルの第２工程図である。
【図８】ＳＲＡＭセルの第３工程図である。
【図９】ＳＲＡＭセルの第４工程図である。
【図１０】ＳＲＡＭセルの第５工程図である。
【図１１】ＳＲＡＭセルの第６工程図である。
【図１２】ＳＲＡＭセルの第７工程図である。
【図１３】ＳＲＡＭセルの第８工程図である。
【図１４】特許文献１（特許文献中の図７、図８）に示す従来の半導体装置におけるノードｎ１、ｎ２に形成された容量の構成を示す要部拡大図である。
【図１５】特許文献１に示された半導体装置の第１工程図である。
【図１６】特許文献１に示された半導体装置の第２工程図である。
【図１７】特許文献１に示された半導体装置の第３工程図である。
【図１８】特許文献１に示された半導体装置の第４工程図である。
【図１９】特許文献１に示された半導体装置の要部拡大図である。
【図２０】特許文献２に示された半導体装置の第１工程図である。
【図２１】特許文献２に示された半導体装置の第２工程図である。
【図２２】特許文献２に示された半導体装置の第３工程図である。
【図２３】特許文献２に示された半導体装置の第４工程図である。
【図２４】特許文献２に示された半導体装置の第５工程図である。
【図２５】特許文献２に示された半導体装置の第６工程図である。
【符号の説明】
【００４２】
１０１、２０１...半導体基板
１０２、１０３、１０４、２０２、２０３...層間絶縁膜
１０５、２０４、２０５...下部電極
１０６、２０６...容量絶縁膜
１０７、２０７...上部電極
１０８、１０９...導電体層
１１０、１１１、２０８...開口
１１２、２１０...フォトレジスト
【図１】
2008227344.tif 000003
【図２】
2008227344.tif 000004
【図３】
2008227344.tif 000005
【図４】
2008227344.tif 000006
【図５】
2008227344.tif 000007
【図６】
2008227344.tif 000008
【図７】
2008227344.tif 000009
【図８】
2008227344.tif 000010
【図９】
2008227344.tif 000011
【図１０】
2008227344.tif 000012
【図１１】
2008227344.tif 000013
【図１２】
2008227344.tif 000014
【図１３】
2008227344.tif 000015
【図１４】
2008227344.tif 000016
【図１５】
2008227344.tif 000017
【図１６】
2008227344.tif 000018
【図１７】
2008227344.tif 000019
【図１８】
2008227344.tif 000020
【図１９】
2008227344.tif 000021
【図２０】
2008227344.tif 000022
【図２１】
2008227344.tif 000023
【図２２】
2008227344.tif 000024
【図２３】
2008227344.tif 000025
【図２４】
2008227344.tif 000026
【図２５】
2008227344.tif 000027