(57)【要約】【課題】ドレイン誘導障壁低下を抑制しカットオフ特性の良好な半導体装置を提供する。【解決手段】半導体装置は、基板１０１と、基板１０１表面部に形成されたソース領域１０２と、基板１０１上に形成された第１の絶縁層１０３と、第１の絶縁層１０３上に形成されたゲート電極１０４と、ゲート電極１０４上に形成された第２の絶縁層１０５と、ソース領域１０２と接続され、第１の絶縁層１０３、ゲート電極１０４及び第２の絶縁層１０５を貫き、ボイド１０７を内包するように形成されたボディ部１０６と、ボディ部１０６を囲み、ゲート電極１０４との間に形成されたゲート絶縁膜１０８と、ボディ部１０６に接続されたドレイン領域１１０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板表面部に形成されたソース領域と、
前記基板上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成されたゲート電極と、
前記ゲート電極上に形成された第２の絶縁層と、
前記ソース領域と接続され、前記第１の絶縁層、前記ゲート電極及び前記第２の絶縁層を貫き、ボイドを内包するボディ部と、
前記ボディ部を囲み、前記ゲート電極との間に形成されたゲート絶縁膜と、
前記ボディ部に接続されたドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ボディ部は、前記ゲート電極の少なくとも一部分における直径が前記第１の絶縁層部分における直径及び前記第２の絶縁層部分における直径よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は酸化膜、窒化膜及び酸化膜からなるＯＮＯ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ソース領域を囲む絶縁膜と、
前記第２の絶縁層上に形成されたゲート電極及び第３の絶縁層と、
をさらに備え、
前記ゲート絶縁膜は電荷蓄積機能を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ボイドは酸化シリコンによって満たされていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
デザインルールの縮小に伴いメモリ素子の微細化が望まれる。２次元シリコン基板平面上での微細化によるデバイスの高集積化の限界をブレークスルーする技術として、メモリ素子を縦型に（基板平面に対し垂直方向に）配置する半導体記憶装置が提案されている（例えば特許文献１参照）。このような縦型のトランジスタはソース、ゲート、ドレインが縦方向に配置され、ソース・ドレイン間にはアモルファスシリコンのボディが形成されている。
【０００３】
このような縦型トランジスタではドレイン電圧を昇圧させたとき、ボディにはアモルファスシリコンが詰まっているため空乏層が伸び、ソースの末端からチャネルへ流れ込もうとする反転電荷がぶつかる電位障壁が低下し、トランジスタの閾値が下がりカットオフ特性が劣化するおそれがある。このような現象はＤＩＢＬ（Drain Induced Barrier Lowering：ドレイン誘導障壁低下）と呼ばれる。
【特許文献１】米国特許第６，７２７，５４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明はＤＩＢＬを抑制し良好なカットオフ特性の半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様による半導体装置は、基板と、前記基板表面部に形成されたソース領域と、前記基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成されたゲート電極と、前記ゲート電極上に形成された第２の絶縁層と、前記ソース領域と接続され、前記第１の絶縁層、前記ゲート電極及び前記第２の絶縁層を貫き、ボイドを内包するボディ部と、前記ボディ部を囲み、前記ゲート電極との間に形成されたゲート絶縁膜と、前記ボディ部に接続されたドレイン領域と、を備えるものである。
【発明の効果】
【０００６】
本発明によれば、ＤＩＢＬを抑制しカットオフ特性が良好になる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態による半導体装置を図面に基づいて説明する。
【０００８】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体装置の概略構成を示す。半導体装置は半導体基板１０１、半導体基板１０１の表面部分に形成されたソース領域１０２、半導体基板１０１上に形成された絶縁層１０３、絶縁層１０３上に形成されたゲート電極１０４、ゲート電極１０４上に形成された絶縁層１０５、ボイド１０７を含み、絶縁層１０３、ゲート１０４電極及び絶縁層１０５を垂直方向に貫通しソース領域１０２と接続するように形成されるボディ１０６、ボディ１０６側部を囲みゲート電極１０４との間に形成されるゲート絶縁膜１０８、絶縁膜１０９及びボディ１０６上にボディ１０６に接続されるように形成されるドレイン領域１１０を備える。
【０００９】
絶縁層１０３はシリコン酸化膜１０３ａ、シリコン窒化膜１０３ｂ及びシリコン酸化膜１０３ｃの積層構造である。また、絶縁層１０５はシリコン酸化膜１０５ａ、シリコン窒化膜１０５ｂ及びシリコン酸化膜１０５ｃの積層構造である。ゲート絶縁膜１０８はシリコン酸化膜、ボディ１０６はアモルファスシリコン、絶縁膜１０９はシリコン酸化膜である。また、ゲート電極１０４はアモルファスシリコンである。
【００１０】
この半導体装置ではボディ１０６にボイド１０７が存在するためゲート電極１０４下（図１中では横方向）のボディ１０６が薄くなっている。これによりドレイン電圧を昇圧した場合、空乏層の伸びが制限されるため、ＤＩＢＬを抑制することができ、カットオフ特性を向上させることができる。ボイド１０７を酸化シリコンで埋め込み、ゲート電極１０４下（図１中では横方向）のボディ１０６を薄くするようにしてもよい。
【００１１】
本実施形態による半導体装置の製造方法について説明する。
【００１２】
図２に示すように基板２０１上に膜厚１０ｎｍのシリコン酸化膜２０２、膜厚１５ｎｍのシリコン窒化膜２０３、膜厚６０ｎｍのシリコン酸化膜２０４、膜厚２００ｎｍのアモルファスシリコン２０５、膜厚１５ｎｍのシリコン酸化膜２０６、膜厚７０ｎｍのシリコン窒化膜２０７及び膜厚３００ｎｍのシリコン酸化膜２０８を順次化学気相成長法（ＣＶＤ）により堆積する。なお、基板２０１表面部には例えばリン等の不純物の注入及び活性化によるソース領域（図示せず）が形成されている。
【００１３】
図３に示すように、リソグラフィ及び反応性イオンエッチング（ＲＩＥ）により基板２０１上面を露出するホール３０１を形成する。ホール３０１の直径は例えば９０ｎｍである。
【００１４】
図４に示すように、ホール３０１内壁及びシリコン酸化膜２０８上面を覆うように膜厚１０ｎｍのシリコン酸化膜４０１、膜厚１５ｎｍのアモルファスシリコン膜４０２をＣＶＤにより堆積する。
【００１５】
図５に示すように、ホール３０１底面及びシリコン酸化膜２０８上のアモルファスシリコン膜４０２をＲＩＥにより除去しホール３０１側壁部にスペーサ５０１を形成し、スペーサ５０１をホール３０１側壁部のシリコン酸化膜４０１の保護材として用い、ホール３０１側壁部以外のシリコン酸化膜４０１をＲＩＥにより除去し、基板２０１上面を露出する。
【００１６】
図６に示すように、ホール３０１内部にボイド（空洞）６０２ができるようにアモルファスシリコン膜６０１をＣＶＤにより堆積し、シリコン酸化膜２０８上のアモルファスシリコン膜６０１を除去して平坦化する。ＣＶＤの際、ガスの圧力を高くする、温度を高くする等によりボイドが形成され易くなる。
【００１７】
図７に示すように、アモルファスシリコン膜６０１及びシリコン酸化膜２０８上にシリコン酸化膜７０１をＣＶＤにより堆積し、アモルファスシリコン膜６０１上に配線（ドレイン）７０２を形成する。
【００１８】
このようにしてボディにボイドが存在する半導体装置が得られる。ゲート電極下のボディが薄くなり、空乏層の伸びが制限されるため、ＤＩＢＬを抑制することができ、カットオフ特性が向上する。
【００１９】
（第２の実施形態）図８に本発明の第２の実施形態に係る半導体装置の概略構成を示す。半導体装置は半導体基板８０１、半導体基板８０１表面部分に形成されたソース領域８０２、半導体基板８０１上に形成された絶縁層８０３、絶縁層８０３上に形成されたゲート電極８０４、ゲート電極８０４上に形成された絶縁層８０５、ボイド８０７を含み、絶縁層８０３、ゲート電極８０４及び絶縁層８０５を垂直方向に貫通しソース領域８０２に接続するように形成されるボディ８０６、ボディ８０６側部を覆いゲート電極８０４との間に形成されるゲート絶縁膜８０８、絶縁層８０５上に形成された絶縁膜８０９及びボディ８０６上に形成されたドレイン領域８１０を備える。
【００２０】
絶縁層８０３はシリコン酸化膜８０３ａ、シリコン窒化膜８０３ｂ及びシリコン酸化膜８０３ｃの積層構造である。また、絶縁層８０５はシリコン酸化膜８０５ａ、シリコン窒化膜８０５ｂ及びシリコン酸化膜８０５ｃの積層構造である。ゲート絶縁膜８０８はシリコン酸化膜、ボディ８０６はアモルファスシリコン、絶縁膜８０９はシリコン酸化膜である。また、ゲート電極８０４はアモルファスシリコンである。
【００２１】
ボディ８０６からみてゲート電極８０４が絶縁層８０３及び８０５よりも凹んだ形状になっている。これによりボディ８０４内のボイド８０７が大きく形成され、より効果的にＤＩＢＬを抑制し、カットオフ特性を向上することができる。
【００２２】
次に本実施形態による半導体装置の製造方法について説明する。上記第１の実施形態による半導体装置の製造方法におけるホール３０１を形成する工程（図３）までは同様の工程であるため、説明を省略する。但し、ここでホール３０１はシリコン窒化膜２０３上面を露出するように形成するものとする。
【００２３】
図９に示すように、シリコン酸化膜及びシリコン窒化膜に比べてアモルファスシリコン膜の選択性が高い等方性のドライエッチングを行い、ホール３０１からみてアモルファスシリコン膜２０５が凹んだ形状になるよう加工を行う。
【００２４】
図１０に示すように、ホール３０１内壁及びシリコン酸化膜２０８上面を覆うように膜厚１０ｎｍのシリコン酸化膜１００１、膜厚１５ｎｍのアモルファスシリコン膜１００２をＣＶＤにより堆積する。このときシリコン酸化膜１００１及びアモルファスシリコン膜１００２はシリコン酸化膜２０４、アモルファスシリコン膜２０５、シリコン酸化膜２０６、シリコン窒化膜２０７及びシリコン酸化膜２０８の形状に応じた凹凸を有する。
【００２５】
図１１に示すように、ホール３０１側壁部以外のアモルファスシリコン膜１００２をＲＩＥにより除去しホール３０１側壁部にスペーサ１１０１を形成し、このスペーサ１１０１をホール３０１側壁部のシリコン酸化膜１００１の保護材として用い、ホール３０１側壁部以外のシリコン酸化膜１００１、シリコン窒化膜２０３及びシリコン酸化膜２０２をＲＩＥにより除去し、基板２０１上面を露出する。
【００２６】
図１２に示すように、ホール３０１内部にボイド（空洞）１２０２ができるようにアモルファスシリコン膜１２０１をＣＶＤにより堆積し、シリコン酸化膜２０８上のアモルファスシリコン１２０１を除去して平坦化する。ＣＶＤの際、ガスの圧力を高くする、温度を高くする等によりボイドが形成され易くなる。
【００２７】
図１３に示すように、アモルファスシリコン膜１２０１及びシリコン酸化膜２０８上にシリコン酸化膜１３０１をＣＶＤにより堆積し、アモルファスシリコン膜１２０１上に配線（ドレイン領域）１３０２を形成する。
【００２８】
このようにしてボディにボイドが存在する半導体装置が得られる。ゲート電極下（図中では横方向）のボディが薄くなり、空乏層の伸びが制限されるため、ＤＩＢＬを抑制することができ、カットオフ特性が向上する。また、ゲートがボディからみて凹んだ形状になっているため、ボイドが形成し易く、より効果的にカットオフ特性の向上を図ることができる。
【００２９】
（第３の実施形態）図１４に本発明の第３の実施形態に係る半導体装置の概略構成を示す。半導体装置は半導体基板１４０１、半導体基板１４０１表面部分に形成されたソース領域１４０２、半導体基板１４０１上に形成された絶縁層１４０３、絶縁層１４０３上に形成されたゲート電極１４０４、ゲート電極１４０４上に形成された絶縁層１４０５、ボイド１４０７を含み、絶縁層１４０３、ゲート電極１４０４及び絶縁層１４０５を垂直方向に貫通しソース領域１４０２と接続するように形成されるボディ１４０６、ボディ１４０６を囲みゲート電極１４０４との間に形成されるゲート絶縁膜１４０８、絶縁膜１４０９及びドレイン領域１４１０を備える。
【００３０】
絶縁層１４０３はシリコン酸化膜１４０３ａ、シリコン窒化膜１４０３ｂ及びシリコン酸化膜１４０３ｃの積層構造である。また、絶縁層１４０５はシリコン酸化膜１４０５ａ、シリコン窒化膜１４０５ｂ及びシリコン酸化膜１４０５ｃの積層構造である。また、ゲート電極１４０４はアモルファスシリコン膜１４０４ｂとボロンをドープしたアモルファスシリコン膜１４０４ａ及び１４０４ｃの積層構造になっている。ゲート絶縁膜１４０８はシリコン酸化膜、ボディ１４０６はアモルファスシリコン膜、絶縁膜１４０９はシリコン酸化膜である。
【００３１】
ゲート電極１４０４のアモルファスシリコン膜１４０４ｂはボディ１４０６からみてボロンをドープしたアモルファスシリコン膜１４０４ａ及び１４０４ｃよりも凹んだ形状になっている。
【００３２】
この半導体装置では、ボディ１４０６にボイド１４０７が存在するため、ボディがアモルファスシリコンで充填される場合よりもゲート電極１４０４下（図中では横方向）のボディ１４０６を薄くすることができる。これにより、ドレイン電圧を昇圧した場合、空乏層の伸びが制限されるため、ＤＩＢＬを抑制することができ、カットオフ特性を向上させることができる。また、ゲート電極１４０４中央部が凹状になっているため、チャネル長を長くすることができる。また、ゲート電極１４０４中央部がボディからみて凹んだ形状になっているため、ボイドが大きく形成され、より効果的にカットオフ特性の向上を図ることができる。
【００３３】
次に、本実施形態による半導体装置の製造方法について説明する。
【００３４】
図１５に示すように基板１５０１上に膜厚１０ｎｍのシリコン酸化膜１５０２、膜厚１５ｎｍのシリコン窒化膜１５０３、膜厚６０ｎｍのシリコン酸化膜１５０４、膜厚２０ｎｍのボロンをドープしたアモルファスシリコン膜１５０５ａ、膜厚９０ｎｍのアモルファスシリコン膜１５０５ｂ、膜厚２０ｎｍのボロンをドープしたアモルファスシリコン膜１５０５ｃ、膜厚３００ｎｍのシリコン酸化膜１５０６、膜厚７０ｎｍのシリコン窒化膜１５０７及び膜厚３００ｎｍのシリコン酸化膜１５０８をＣＶＤにより堆積する。基板１５０１表面部には例えばリン等の不純物の注入によるソース領域（図示せず）が形成されている。
【００３５】
図１６に示すように、リソグラフィ及び反応性イオンエッチング（ＲＩＥ）によりシリコン窒化膜１５０３上面を露出するホール１６０１を形成する。ホール１６０１の直径は例えば９０ｎｍである。
【００３６】
図１７に示すように、ボロンをドープしたアモルファスシリコン膜１５０５ａ及び１５０５ｃに比べアモルファスシリコン膜１５０５ｂが選択性の高い等方性のドライエッチングを行い、ホール１６０１からみてアモルファスシリコン膜１５０５ｂがボロンをドープしたアモルファスシリコン膜１５０５ａ及び１５０５ｃより凹んだ形状を有するように加工する。
【００３７】
図１８に示すように、ホール１６０１内壁及びシリコン酸化膜１５０８上に膜厚１０ｎｍのシリコン酸化膜１８０１及び膜厚１５ｎｍのアモルファスシリコン膜１８０２をＣＶＤにより堆積する。
【００３８】
図１９に示すように、ホール１６０１底部及びシリコン酸化膜１５０８上のアモルファスシリコン膜１８０２をＲＩＥにより除去しホール１６０１側壁部にスペーサ１９０１を形成し、このスペーサ１９０１をホール１６０１側壁部のシリコン酸化膜１８０１の保護材として用い、ホール１６０１側壁部以外のシリコン酸化膜１８０１、シリコン窒化膜１５０３及びシリコン酸化膜１５０２をＲＩＥにより除去し、基板１５０１上面を露出する。
【００３９】
図２０に示すように、ホール１６０１内部にボイド（空洞）２００２ができるようにアモルファスシリコン膜２００１をＣＶＤにより堆積し、平坦化する。ＣＶＤの際、ガスの圧力を高くする、温度を高くする等によりボイドが形成され易くなる。
【００４０】
図２１に示すように、アモルファスシリコン膜２００１及びシリコン酸化膜１５０８上にシリコン酸化膜２１０１を堆積し、アモルファスシリコン膜２００１上に配線（ドレイン）２１０２を形成する。
【００４１】
このようにしてボディにボイドが存在する半導体装置が得られる。ゲート電極下（図中横方向）のボディが薄くなり、空乏層の伸びが制限されるため、ＤＩＢＬを抑制することができ、カットオフ特性を向上することができる。また、ゲート電極中央部がボディからみて凹んだ形状になっているため、ボディ内にボイドが形成し易く、より効果的にカットオフ特性の向上を図ることができる。また、チャネル長を長くすることができる。
【００４２】
図１７に示すアモルファスシリコン膜１５０５ｂの選択性が高い等方性のドライエッチングを行った後、図２２に示すように、シリコン窒化膜１５０３、１５０７に比べシリコン酸化膜１５０４、１５０６の選択性が高い等方性のドライエッチングを行ってから、ゲート絶縁膜となるシリコン酸化膜及びボディの形成を行っても良い。これによりゲートの側部（図中では上及び下）にもチャネルが形成されるため、チャネル長をより長くすることができ、カットオフ特性のさらなる向上を図ることができる。なお、ホール１６０１底部のシリコン酸化膜を除去する際、シリコン窒化膜１５０７が保護材となり、アモルファスシリコン膜１５０５ａ、１５０５ｃの上面の（後にゲート絶縁膜となる）シリコン酸化膜が除去されるのを防止することができる。
【００４３】
（第４の実施形態）図２３に本発明の第４の実施形態に係る半導体装置の概略構成を示す。半導体装置は半導体基板２３０１、半導体基板２３０１表面部分に形成されたソース領域２３０２、半導体基板２３０１上に形成された絶縁層２３０３、絶縁層２３０３上に形成されたゲート電極２３０４、ゲート電極２３０４上に形成された絶縁層２３０５、ボイド２３０７を含み、絶縁層２３０３、ゲート電極２３０４及び絶縁層２３０５を垂直方向に貫通しソース領域２３０２に接続するように形成されるボディ２３０６、ボディ２３０７側部を囲みゲート電極２３０４との間に形成されるゲート絶縁膜２３０８、絶縁膜２３０９及びドレイン領域２３１０を備える。
【００４４】
絶縁層２３０３はシリコン酸化膜２３０３ａ、シリコン窒化膜２３０３ｂ及びシリコン酸化膜２３０３ｃの積層構造である。また、絶縁層２３０５はシリコン酸化膜２３０５ａ、シリコン窒化膜２３０５ｂ及びシリコン酸化膜２３０５ｃの積層構造である。ボディ２３０６はアモルファスシリコン、絶縁膜２３０９はシリコン酸化膜である。
【００４５】
ゲート絶縁膜２３０８はシリコン酸化膜２３０８ａ、電荷蓄積層としてのシリコン窒化膜２３０８ｂ、シリコン酸化膜２３０８ｃの積層構造のＯＮＯ膜であり、この半導体装置はＭＯＮＯＳ型の記憶素子として動作する。
【００４６】
この半導体装置はボディ２３０６にボイド２３０７が存在するためゲート電極２３０４下（図中では横方向）のボディ２３０６が薄くなっている。これによりドレイン電圧を昇圧した場合、空乏層の伸びが制限され、ＤＩＢＬを抑制することができるため、カットオフ特性が向上し、動作特性の良い記憶素子となる。
【００４７】
次に、本実施形態による半導体装置の製造方法について説明する。上記第１の実施形態による半導体装置の製造方法におけるホール３０１を形成する工程（図３）までは同様の工程であるため、説明を省略する。
【００４８】
図２４に示すように膜厚５ｎｍのシリコン酸化膜２４０１、膜厚７ｎｍのシリコン窒化膜２４０２、膜厚３ｎｍのシリコン酸化膜２４０３、膜厚１０ｎｍのアモルファスシリコン膜２４０４をＣＶＤにより順次堆積する。ここでシリコン酸化膜はＴＥＯＳ（テトラエトキシシラン）膜としてもよい。
【００４９】
図２５に示すように、リソグラフィ及びＲＩＥによりホール３０１側壁部以外のアモルファスシリコン膜２４０４を除去し、ホール３０１側壁部にスペーサ２５０１を形成し、スペーサ２５０１を保護材とし、ホール３０１側壁部以外のＯＮＯ膜（シリコン酸化膜２４０１、シリコン窒化膜２４０２、シリコン酸化膜２４０３）を除去し、基板２０１上面を露出する。
【００５０】
図２６に示すように、ボイド２６０４を含むようにアモルファスシリコン膜２６０１をＣＶＤにより堆積し、平坦化を行い、続いてシリコン酸化膜２６０２の堆積、アモルファスシリコン膜２６０１上に配線（ドレイン）２６０３の形成を行う。ＣＶＤの際、ガスの圧力を高くする、温度を高くする等によりボイドが形成され易くなる。
【００５１】
このようにしてボディにボイドを含むＭＯＮＯＳ型記憶素子が得られる。ゲート下のボディが薄くなり、空乏層の伸びが制限されるため、ＤＩＢＬを抑制することができ、カットオフ特性を向上し、動作特性の良い記憶素子となる。
【００５２】
（第５の実施形態）図２７に本発明の第５の実施形態による半導体装置の概略構成を示す。半導体装置はソース領域２７０１、ソース領域２７０１を囲むシリコン酸化膜２７０２、ソース領域２７０１及びシリコン酸化膜２７０２上に形成されたシリコン窒化膜２７０３、シリコン窒化膜２７０３上に交互に積層された複数のシリコン酸化膜２７０４及びゲート電極２７０５、ソース領域２７０１上面に接続し、シリコン酸化膜２７０４及びゲート電極２７０５の積層構造を垂直方向に貫通するボディ２７０６、ボディ２７０６側面を覆い電荷蓄積機能を有するＯＮＯ膜２７０８を備える。ボディ２７０６はボイド２７０７を内包する。また、ボディ２７０６上には図示しないドレイン領域が備えられ、この半導体装置は積層型のメモリセルアレイとして動作する。
【００５３】
ボディ２７０６にボイド２７０７が含まれ、ゲート電極２７０５下（図中横方向）のボディ２７０６が薄くなるため、ドレイン電圧昇圧に伴う空乏層の伸びが防止されてＤＩＢＬが抑制される。そのため、本実施形態による半導体装置は、カットオフ特性が向上し、動作特性の良いメモリセルアレイとなる。
【００５４】
本実施形態による半導体装置の製造方法を説明する。
【００５５】
図２８に示すように、不純物拡散層２８０１及び不純物拡散層２８０１を囲むシリコン酸化膜２８０２上に膜厚２０ｎｍのシリコン窒化膜２８０３を堆積し、シリコン窒化膜２８０３上に複数のシリコン酸化膜２８０４及びアモルファスシリコン膜２８０５を交互に積層する。不純物拡散層２８０１は例えばリンをドープしたアモルファスシリコン膜である。
【００５６】
図２９に示すように、リソグラフィ及びＲＩＥによりシリコン窒化膜２８０３上面を露出するホール２９０１を形成する。
【００５７】
図３０に示すように、ホール２９０１内壁を覆うようにＯＮＯ膜３００１及び膜厚１０ｎｍのアモルファスシリコン膜３００２をＣＶＤにより堆積する。ＯＮＯ膜３００１は例えば膜厚５ｎｍのＴＥＯＳ膜、膜厚７ｎｍのシリコン窒化膜、膜厚１５ｎｍのＴＥＯＳ膜を含む。ここでＴＥＯＳ膜をシリコン酸化膜にしてもよい。
【００５８】
図３１に示すように、ホール２９０１側壁部以外のアモルファスシリコン膜３００２を除去し、スペーサ３１０１を形成し、このスペーサ３１０１を保護材としてホール２９０１側壁部以外のＯＮＯ膜３００１及びホール２９０１底部のシリコン窒化膜２８０３を除去し、不純物拡散層２８０１上面を露出する。
【００５９】
図３２に示すように、ホール２９０１を埋め込み、内部にボイド３２０２を含むようにアモルファスシリコン膜３２０１をＣＶＤにより堆積する。ＣＶＤの際、ガスの圧力を高くする、温度を高くする等によりボイドが形成され易くなる。
【００６０】
続いて、平坦化を行い、ボディとなるアモルファスシリコン膜３２０１上にドレイン領域を形成する。
【００６１】
このようにして、ボディにボイドを含むことで、ゲート電極下（図中横方向）のボディを薄くし、ドレイン電圧昇圧に伴う空乏層の伸びを防止し、ＤＩＢＬが抑制され、動作特性の良いメモリセルアレイが得られる。
【００６２】
本実施形態によるメモリセルアレイを含む積層構造のＮＡＮＤ型フラッシュメモリの一例を図３３に示す。ボディにボイド３３０４を含むメモリセルアレイ３３０１の上下にそれぞれ選択トランジスタとなる縦型構造のトランジスタ３３０２、３３０３を備える。トランジスタ３３０２、３３０３を上記第１乃至第３の実施形態による半導体装置のような構成にしてもよい。メモリセルアレイの各々のゲートはワード線ドライバ（図示しない）により所望の電圧が印加され、データの書き込み、消去、読み出しを行うことができる。
【００６３】
（第６の実施形態）図３４に本発明の第６の実施形態による半導体装置の概略構成を示す。半導体装置はソース領域３４０１、ソース領域３４０１を囲むシリコン酸化膜３４０２、ソース領域３４０１及びシリコン酸化膜３４０２上に形成されたシリコン窒化膜３４０３、シリコン窒化膜３４０３上に交互に積層された複数のシリコン酸化膜３４０４及びゲート電極３４０５、シリコン酸化膜３４０４及びゲート電極３４０５の積層構造上に形成されたシリコン窒化膜３４０９、ソース領域３４０１上面に接続し、シリコン酸化膜３４０４及びゲート電極３４０５の積層構造及びシリコン窒化膜３４０９を垂直方向に貫通するボディ３４０６、ボディ３４０６側面を覆い電荷蓄積機能を有するＯＮＯ膜３４０８を備える。ボディ３４０６はボイド３４０７を含む。
【００６４】
シリコン酸化膜３４０４及びゲート電極３４０５の側面は凹凸状になっており、ボディ３４０６及びＯＮＯ膜３４０８はこの凹凸に応じた形状になっている。また、ボディ３４０６上には図示しないドレイン領域が備えられ、この半導体装置は積層型のメモリセルアレイとして動作する。
【００６５】
ボディ３４０６にボイド３４０７が含まれ、ゲート電極３４０５下（図中横方向）のボディ３４０６が薄くなるため、ドレイン電圧昇圧に伴う空乏層の伸びが防止されてＤＩＢＬが抑制される。そのため、本実施形態による半導体装置は、カットオフ特性が向上し、動作特性の良いメモリセルアレイとなる。また、ゲート電極３４０５の側部（図中では上及び下）にチャネル領域が形成されるため、チャネル長が長くなり、さらに特性が良くなる。
【００６６】
本実施形態による半導体装置の製造方法を説明する。
【００６７】
図３５に示すように、不純物拡散層３５０１及び不純物拡散層３５０１を囲むシリコン酸化膜３５０２上に膜厚２０ｎｍのシリコン窒化膜３５０３を堆積し、シリコン窒化膜３５０３上に複数のシリコン酸化膜３５０４及びアモルファスシリコン膜３５０５を交互に積層し、その上にシリコン窒化膜３５０６を堆積する。不純物拡散層３５０１は例えばリンをドープしたアモルファスシリコン膜である。
【００６８】
図３６に示すように、リソグラフィ及びＲＩＥによりシリコン窒化膜３５０３上面を露出するホール３６０１を形成する。
【００６９】
図３７に示すように、アモルファスシリコン膜及びシリコン窒化膜に比べシリコン酸化膜の選択性が高い等方性のドライエッチングを行い、ホール３６０１からみてシリコン酸化膜３５０４が凹んだ形状になるように加工を行う。
【００７０】
図３８に示すように、ホール３６０１内壁及びシリコン窒化膜３５０６上にＯＮＯ膜３８０１及び膜厚１０ｎｍのアモルファスシリコン膜３８０２をＣＶＤにより堆積する。ＯＮＯ膜３８０１は例えば膜厚５ｎｍのＴＥＯＳ膜、膜厚７ｎｍのシリコン窒化膜、膜厚１５ｎｍのＴＥＯＳ膜を含む。ここでＴＥＯＳ膜をシリコン酸化膜にしてもよい。
【００７１】
図３９に示すように、ホール３６０１側壁部以外のアモルファスシリコン膜３８０２を除去し、スペーサ３９０１を形成し、このスペーサ３９０１を保護材としてホール３６０１側壁部以外のＯＮＯ膜３８０１及びホール３６０１底部のシリコン窒化膜３５０３を除去し、不純物拡散層３５０１上面を露出する。
【００７２】
図４０に示すように、ホール３６０１を埋め込み、内部にボイド４００２を含むようにアモルファスシリコン膜４００１をＣＶＤ法で堆積し、シリコン窒化膜３５０６をストッパ膜として平坦化する。ＣＶＤの際、ガスの圧力を高くする、温度を高くする等によりボイドが形成され易くなる。
【００７３】
続いて、ボディとなるアモルファスシリコン膜４００１上にドレイン領域を形成する。
【００７４】
このようにして、ボディにボイドを含むことで、ゲート電極下（図中横方向）のボディを薄くし、ドレイン電圧昇圧に伴う空乏層の伸びを防止し、ＤＩＢＬが抑制され、さらに、ゲート電極側部（図中上部及び下部）にもチャネルが形成されることでチャネル長が長くなり、より動作特性の良いメモリセルアレイが得られる。
【００７５】
ここではゲート電極に対してシリコン酸化膜が凹んだ形状にしたが、図４１に示すようにゲート電極４１０１が凹んだ形状にしてもよい。このような構成は図３７に示すシリコン酸化膜の選択性が高い等方性のドライエッチングを行う工程で、アモルファスシリコン膜の選択性の高い等方性のドライエッチングを行うことで得られる。チャネル長は短くなるが、ゲート４１０１下（図中では横方向）にボイド４１０３が形成し易くなり、ボディ４１０２が薄くなる。これによりカットオフ特性が向上する。
【００７６】
（第７の実施形態）図４２に本発明の第７の実施形態による半導体装置の概略構成を示す。半導体装置は半導体基板４２０１、半導体基板４２０１表面部分に形成されたソース領域４２０２、半導体基板４２０１上に形成された絶縁層４２０３、絶縁層４２０３上に形成されたゲート電極４２０４、ゲート電極４２０４上に形成された絶縁層４２０５、埋め込み酸化膜４２０７を含み、絶縁層４２０３、ゲート４２０４及び絶縁層４２０５を垂直方向に貫通しソース領域４２０２に接続するように形成されるボディ４２０６、ボディ４２０６側部を囲みゲート電極４２０２との間に形成されるゲート絶縁膜４２０８、絶縁膜４２０９及びドレイン領域４２１０を備える。
【００７７】
絶縁層４２０３はシリコン酸化膜４２０３ａ、シリコン窒化膜４２０３ｂ及びシリコン酸化膜４２０３ｃの積層構造である。また、絶縁層４２０５はシリコン酸化膜４２０５ａ、シリコン窒化膜４２０５ｂ及びシリコン酸化膜４２０５ｃの積層構造である。埋め込み酸化膜４２０７、ゲート絶縁膜４２０８はシリコン酸化膜、ボディ４２０６はアモルファスシリコン、絶縁膜４２０９はシリコン酸化膜である。また、ゲート電極４２０４はアモルファスシリコンである。
【００７８】
この半導体装置ではボディ４２０６に埋め込み酸化膜４２０７が存在するためゲート電極４２０４下（図４２中では横）のボディ４２０６が薄くなっている。これによりドレイン電圧を昇圧した場合、空乏層の伸びが制限されるため、ＤＩＢＬを抑制することができ、カットオフ特性を向上させることができる。
【００７９】
本実施形態による半導体装置の製造方法について説明する。上記第１の実施形態による半導体装置の製造方法におけるホール３０１側壁部にゲート絶縁膜を形成する工程（図５）までは同様の工程であるため、説明を省略する。
【００８０】
図４３に示すようにホール３０１内壁に膜厚１５ｎｍのアモルファスシリコン膜４３０１をＣＶＤにより堆積する。
【００８１】
図４４に示すように膜厚３００ｎｍのシリコン酸化膜４４０１をホール３０１を埋め込むようにＣＶＤにより堆積する。
【００８２】
図４５に示すように、シリコン酸化膜４４０１をホール３０１内で所定の高さを有するようにエッチング除去する。
【００８３】
続いて、アモルファスシリコン膜の堆積、平坦化を行いボディを形成し、ボディ上にシリコン酸化膜の堆積及び配線（ドレイン領域）の形成を行う。
【００８４】
このようにしてボディに埋め込み酸化膜が存在する半導体装置が得られる。埋め込み酸化膜によりゲート電極下のボディが薄くなり、空乏層の伸びが制限されるため、ＤＩＢＬを抑制することができ、カットオフ特性が向上する。
【００８５】
また、上記第３の実施形態による半導体装置の製造方法におけるホール１６０１内部にボイド（空洞）ができるようにアモルファスシリコン２００１を堆積し、平坦化する工程（図２０）を、薄い（例えば膜厚１５ｎｍ）アモルファスシリコン膜の堆積、ホール内の所定の高さまでのシリコン酸化膜の形成、アモルファスシリコン膜の堆積及び平坦化を行う工程にしても良い。これにより、図４６に示すような、ボディ４６０１に埋め込み酸化膜４６０２を含むことでゲート電極４６０３下（図中横方向）のボディが薄く、かつゲート４６０３中央部が凹状になっていることでチャネル長が長く、カットオフ特性が良好な縦型トランジスタを得ることができる。
【００８６】
図４７にドレイン電圧Ｖｄを３Ｖ、ゲート電圧Ｖｇを０Ｖとし、埋め込み酸化膜の誘電率を変えた場合の電位分布のシミュレーション結果を示す。ゲート下のボディ（シリコン）の厚さは２０ｎｍとする。図４７（ａ）が誘電率ε＝１、図４７（ｂ）が誘電率ε＝３．９、図４７（ｃ）が誘電率ε＝１１．７、図４７（ｄ）が誘電率ε＝４０の結果を示す。埋め込み酸化膜の誘電率の低下に伴いオフ電位領域が増加し、カットオフ特性が向上することがわかる。従って、ボディ内の埋め込み酸化膜の誘電率はより低い方が好ましい。
【００８７】
（第８の実施形態）図４８に本発明の第８の実施形態による半導体装置の概略構成を示す。半導体装置はソース領域４８０１、ソース領域４８０１を囲むシリコン酸化膜４８０２、ソース領域４８０１及びシリコン酸化膜４８０２上に形成されたシリコン窒化膜４８０３、シリコン窒化膜４８０３上に交互に積層された複数のシリコン酸化膜４８０４及びゲート電極４８０５、ソース領域４８０１上面に接続し、シリコン酸化膜４８０４及びゲート電極４８０５の積層構造を垂直方向に貫通するボディ４８０６、ボディ４８０６側面を覆い電荷蓄積機能を有するＯＮＯ膜４８０８を備える。ボディ４８０６は埋め込み酸化膜４８０７を含む。ボディ４８０６上には図示しないドレイン領域が備えられ、この半導体装置は積層型のメモリセルアレイとして動作する。
【００８８】
ボディ４８０６に埋め込み酸化膜４８０７が含まれ、ゲート電極４８０５下（図中横方向）のボディ４８０６が薄くなるため、ドレイン電圧昇圧に伴う空乏層の伸びが防止されてＤＩＢＬが抑制される。そのため、本実施形態による半導体装置は、カットオフ特性が向上し、動作特性の良いメモリセルアレイとなる。
【００８９】
本実施形態による半導体装置の製造方法を説明する。上記第５の実施形態による半導体装置の製造方法におけるホール２９０１側壁部以外のアモルファスシリコン膜３００２を除去し、スペーサ３１０１を形成し、このスペーサ３１０１を保護材としてホール２９０１側壁部以外のＯＮＯ膜３００１及びホール２９０１底部のシリコン窒化膜２８０３を除去し、不純物拡散層２８０１上面を露出する工程（図３１）までは同様の工程であるため、説明を省略する。
【００９０】
図４９に示すように、ホール２９０１内壁に膜厚１０ｎｍのアモルファスシリコン膜４９０１をＣＶＤにより堆積する。
【００９１】
図５０に示すように、ホール２９０１を埋め込むようにシリコン酸化膜５００１を堆積し、ホール２９０１内で所定の高さになるようにシリコン酸化膜５００１をエッチング除去する。
【００９２】
続いて、アモルファスシリコン膜の堆積、シリコン酸化膜２８０４をストッパ膜とした平坦化処理によりボディを形成し、ボディ上にドレイン領域を形成する。
【００９３】
このようにして、ボディに埋め込み酸化膜を含むことで、ゲート電極下（図中横方向）のボディを薄くし、ドレイン電圧昇圧に伴う空乏層の伸びを防止し、ＤＩＢＬが抑制され、カットオフ特性の良いメモリセルアレイが得られる。
【００９４】
また、上記第６の実施形態による半導体装置の製造方法におけるホール３６０１を埋め込み、内部にボイドを含むようにアモルファスシリコン膜４００１をＣＶＤ法で堆積し、シリコン窒化膜３５０６をストッパ膜として平坦化する工程（図４０）を、薄い（例えば膜厚１０ｎｍ）アモルファスシリコン膜の堆積、ホール内の所定の高さまでのシリコン酸化膜の形成、アモルファスシリコン膜の堆積及び平坦化という工程にしてもよい。これにより、図５１に示すような、ボディ５１０１に埋め込み酸化膜５１０２を含み、ゲート電極５１０３下（図中では横方向）のボディ５１０１が薄く、かつチャネル長が長く、カットオフ特性がさらに向上されたメモリセルアレイを得ることができる。
【００９５】
また、図５２に示すような、ボディ５２０１に埋め込み酸化膜５２０２を含み、シリコン酸化膜５２０３よりゲート電極５２０４が凹んだ形状のメモリセルアレイにしてもよい。
【００９６】
（比較例）図５３にボディ内に埋め込み酸化膜を含まない、つまりボディがアモルファスシリコンで埋め込まれている場合と、埋め込み酸化膜（誘電率ε＝１）を含みゲート電極下のボディ（アモルファスシリコン）の厚さが２０ｎｍ、３０ｎｍ、４０ｎｍの場合のゲート電圧とドレイン電流の関係のシミュレーション結果を示す。図５３（ａ）がトランジスタ構造の断面、図５３（ｂ）が結果を示す。
【００９７】
このシミュレーション結果から、ゲート電極下のボディ（アモルファスシリコン）が薄い方がドレイン電流が低くなることが分かる。
【００９８】
また、図５４にドレイン電圧Ｖｄ＝３Ｖ、ゲート電圧Ｖｇ＝０Ｖとし、ボディ内に埋め込み酸化膜を含まない、つまりボディがアモルファスシリコンで埋め込まれている場合（図５４（ｂ））と、埋め込み酸化膜（誘電率ε＝１１．７）を含み、ゲート電極下のボディ（アモルファスシリコン）の厚さが２０ｎｍの場合（図５４（ａ））の電位分布のシミュレーション結果を示す。
【００９９】
このシミュレーション結果から、埋め込み酸化膜を含むことでドレインの空乏層の伸びが抑制され、ＤＩＢＬが抑制されていることが分かる。
【０１００】
上記実施形態による半導体装置では、ボディ内のボイド又は埋め込み酸化膜により、ゲート電極下のボディを薄くし、ドレインの空乏層の伸びに伴うＤＩＢＬを抑制してカットオフ特性を向上することができる。
【０１０１】
上記実施形態におけるソース領域及びドレイン領域は説明の便宜上定義をしたものであり、ソース領域をドレイン領域に、ドレイン領域をソース領域にするようにしてもよい。
【０１０２】
上述した実施形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成図である。
【図２】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図３】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図４】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図５】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図６】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図７】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の概略構成図である。
【図９】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図１０】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図１１】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図１２】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図１３】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図１４】本発明の第３の実施形態に係る半導体装置の概略構成図である。
【図１５】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図１６】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図１７】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図１８】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図１９】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図２０】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図２１】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図２２】変形例による半導体装置の製造方法を示す一工程の縦断面図である。
【図２３】本発明の第４の実施形態に係る半導体装置の概略構成図である。
【図２４】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図２５】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図２６】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図２７】本発明の第５の実施形態に係る半導体装置の概略構成図である。
【図２８】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図２９】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図３０】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図３１】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図３２】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図３３】同実施形態に係る半導体装置を用いた積層構造のＮＡＮＤ型フラッシュメモリの概略構成図である。
【図３４】本発明の第６の実施形態に係る半導体装置の概略構成図である。
【図３５】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図３６】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図３７】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図３８】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図３９】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図４０】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図４１】変形例による半導体装置の概略構成図である。
【図４２】本発明の第７の実施形態に係る半導体装置の概略構成図である。
【図４３】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図４４】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図４５】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図４６】変形例による半導体装置の概略構成図である。
【図４７】埋め込み酸化膜の誘電率と電位分布の関係のシミュレーション結果を示す図である。
【図４８】本発明の第８の実施形態に係る半導体装置の概略構成図である。
【図４９】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図５０】同実施形態に係る半導体装置の製造方法を示す一工程の縦断面図である。
【図５１】変形例による半導体装置の概略構成図である。
【図５２】変形例による半導体装置の概略構成図である。
【図５３】比較例による半導体装置におけるゲート電圧とドレイン電流の関係のシミュ  レーション結果を示す図である。
【図５４】比較例による半導体装置における電位分布のシミュレーション結果を示す図である。
【符号の説明】
【０１０４】
１０１  半導体基板
１０２  ソース領域
１０３、１０５  絶縁層
１０４  ゲート電極
１０６  ボディ
１０７  ボイド
１０８  ゲート絶縁膜
１１０  ドレイン領域（配線）
【図１】
2008171838.tif 000003
【図２】
2008171838.tif 000004
【図３】
2008171838.tif 000005
【図４】
2008171838.tif 000006
【図５】
2008171838.tif 000007
【図６】
2008171838.tif 000008
【図７】
2008171838.tif 000009
【図８】
2008171838.tif 000010
【図９】
2008171838.tif 000011
【図１０】
2008171838.tif 000012
【図１１】
2008171838.tif 000013
【図１２】
2008171838.tif 000014
【図１３】
2008171838.tif 000015
【図１４】
2008171838.tif 000016
【図１５】
2008171838.tif 000017
【図１６】
2008171838.tif 000018
【図１７】
2008171838.tif 000019
【図１８】
2008171838.tif 000020
【図１９】
2008171838.tif 000021
【図２０】
2008171838.tif 000022
【図２１】
2008171838.tif 000023
【図２２】
2008171838.tif 000024
【図２３】
2008171838.tif 000025
【図２４】
2008171838.tif 000026
【図２５】
2008171838.tif 000027
【図２６】
2008171838.tif 000028
【図２７】
2008171838.tif 000029
【図２８】
2008171838.tif 000030
【図２９】
2008171838.tif 000031
【図３０】
2008171838.tif 000032
【図３１】
2008171838.tif 000033
【図３２】
2008171838.tif 000034
【図３３】
2008171838.tif 000035
【図３４】
2008171838.tif 000036
【図３５】
2008171838.tif 000037
【図３６】
2008171838.tif 000038
【図３７】
2008171838.tif 000039
【図３８】
2008171838.tif 000040
【図３９】
2008171838.tif 000041
【図４０】
2008171838.tif 000042
【図４１】
2008171838.tif 000043
【図４２】
2008171838.tif 000044
【図４３】
2008171838.tif 000045
【図４４】
2008171838.tif 000046
【図４５】
2008171838.tif 000047
【図４６】
2008171838.tif 000048
【図４８】
2008171838.tif 000049
【図４９】
2008171838.tif 000050
【図５０】
2008171838.tif 000051
【図５１】
2008171838.tif 000052
【図５２】
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【図４７】
2008171838.tif 000054
【図５３】
2008171838.tif 000055
【図５４】
2008171838.tif 000056