(57)【要約】      （修正有）【課題】ワード線の抵抗を低減した、メモリセルを三次元的に積層する不揮発性半導体記憶装置を提供する。【解決手段】電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス１０を有する不揮発性半導体記憶装置であって、メモリストリングス１０は、柱状半導体と、柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された窒化シリコン膜による電荷蓄積層と、電荷蓄積層の周りに形成された第２の絶縁膜と、第２の絶縁膜の周りに形成された第１乃至第ｎの電極７（ｎは２以上の自然数）とを有しており、メモリストリングス１０の第１乃至第ｎの電極７と、別のメモリストリングス１０の第１乃至第ｎの電極７とは、それぞれ、複数の線状部分を有し櫛状に２次元的に広がる第１乃至第ｎのワード線を構成する導電体層であり、複数の線状部分の側面に金属シリサイド２２を有する。【選択図】図２
2008171918.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された第１乃至第ｎの電極（ｎは２以上の自然数）とを有しており、
前記メモリストリングスの前記第１乃至第ｎの電極と、別の前記メモリストリングスの前記第１乃至第ｎの電極とは、それぞれ、複数の線状部分を有し櫛状に２次元的に広がる第１乃至第ｎの導電体層であり、前記複数の線状部分の側面に金属シリサイドを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された第１乃至第ｎの電極（ｎは２以上の自然数）とを有しており、
前記メモリストリングスの前記第１乃至第ｎの電極と、別の前記メモリストリングスの前記第１乃至第ｎの電極とは、それぞれ、複数のスリットが形成された２次元的に広がる第１乃至第ｎの導電体層であり、前記複数のスリットの側面に金属シリサイドを有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記複数のメモリストリングスは、前記柱状半導体に垂直な面内にマトリクス状に配置されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記２次元的に広がる第１乃至第ｎの導電体層は、それぞれ、絶縁体を介して積層されており、前記前記２次元的に広がる第１乃至第ｎの導電体層内に前記複数のメモリストリングスがマトリクス状に配置されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に導電性不純物の拡散領域を形成し、
前記半導体基板上に第１の絶縁膜と第１の導電体とを交互に複数形成し、
前記複数の第１の絶縁膜と前記導電体とに複数のホールを形成し、
前記ホールの表面に第２の絶縁膜を形成し、
前記ホールの底部にある前記第２の絶縁膜をエッチングし、
前記ホールに柱状半導体を形成し、
交互に複数形成された前記第１の絶縁膜及び前記第１の導電体の上に第２の絶縁膜と第２の導電体とを形成し、
前記第１の絶縁膜、前記第１の導電体、前記第２の絶縁膜及び前記第２の導電体を一括でエッチングし、複数の溝を形成し、
前記溝の側面に金属膜を形成し、
熱処理を行うことにより、前記第１の導電体の前記溝の側面に金属シリサイドを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
小型で大容量な不揮発性半導体記憶装置の需要が急増してきている。不揮発性半導体記憶装置のなかでも特にフラッシュメモリは様々なアプリケーションに利用され、更なる大容量化が要求されている。フラッシュメモリにおいては、微細化が加速的に進み、加工の限界に近づきつつある。現在のフラッシュメモリのように、メモリセル、回路素子等を平面上に配置した構造では、微細化のみに頼らざるを得ないが、微細化にも限界がある。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３及び非特許文献１）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、メモリセル部分１層毎に複数のフォトエッチングプロセス（Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ、以下「ＰＥＰ」という。いわゆるフォトレジストを使ったリソグラフィ工程とエッチングなどの加工工程とを用いてパターンニングを行うプロセス。）を行う必要がある。ここで、そのデザインルールの最小線幅で行うフォトエッチングプロセスを「クリティカルＰＥＰ」とし、そのデザインルールの最小線幅より大きな線幅で行うフォトエッチングプロセスを「ラフＰＥＰ」とすると、メモリセルを３次元的に配置した従来の半導体記憶装置においては、メモリセル部分１層につきクリティカルＰＥＰ数が３以上必要である。また、メモリセルを単純に積層していくものが多く、３次元化によるコスト増大が避けられない。
【０００５】
また、メモリセルを３次元的に配置した場合、特にワード線電極となるポリシリコン層（又は、アモルファスシリコン層でもよい。）又は、メタル層へのビアホールを形成する加工工程について、同一の工程で全てのホールを形成することができれば、加工工程の短縮に直結しコスト抑制効果を高めることが可能となる。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５,５９９,７２４号
【特許文献２】米国特許第５,７０７,８８５号
【非特許文献１】Masuoka et al., “Novel Ultrahigh-DensityFlash Memory With a Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell”,IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 50, NO4, pp945-951, April 2003
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ワード線の抵抗を低減した、メモリセルを三次元的に積層する不揮発性半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された第１乃至第ｎの電極（ｎは２以上の自然数）とを有しており、
前記メモリストリングスの前記第１乃至第ｎの電極と、別の前記メモリストリングスの前記第１乃至第ｎの電極とは、それぞれ、複数の線状部分を有し櫛状に２次元的に広がる第１乃至第ｎの導電体層であり、前記複数の線状部分の側面に金属シリサイドを有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
本発明の一実施形態によれば、
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された第１乃至第ｎの電極（ｎは２以上の自然数）とを有しており、
前記メモリストリングスの前記第１乃至第ｎの電極と、別の前記メモリストリングスの前記第１乃至第ｎの電極とは、それぞれ、複数のスリットが形成された２次元的に広がる第１乃至第ｎの導電体層であり、前記複数のスリットの側面に金属シリサイドを有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
本発明の一実施形態によれば、
半導体基板上に導電性不純物の拡散領域を形成し、
前記半導体基板上に第１の絶縁膜と第１の導電体とを交互に複数形成し、
前記複数の第１の絶縁膜と前記導電体とに複数のホールを形成し、
前記ホールの表面に第２の絶縁膜を形成し、
前記ホールの底部にある前記第２の絶縁膜をエッチングし、
前記ホールに柱状半導体を形成し、
交互に複数形成された前記第１の絶縁膜及び前記第１の導電体の上に第２の絶縁膜と第２の導電体とを形成し、
前記第１の絶縁膜、前記第１の導電体、前記第２の絶縁膜及び前記第２の導電体を一括でエッチングし、複数の溝を形成し、
前記溝の側面に金属膜を形成し、
熱処理を行うことにより、前記第１の導電体の前記溝の側面に金属シリサイドを形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の一実施形態によって、ワード線の抵抗を低減した、メモリセルを三次元的に積層する不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態に係る不揮発性半導体記憶装置及びその製造方法について説明するが、本発明は、以下の実施形態に限定されるわけではない。また、各実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
【００１２】
（実施形態１）
本実施形態１に係る本発明の不揮発性半導体記憶装置１の概略構成図を図１に示す。実施形態１に係る本発明の不揮発性半導体記憶装置１は、メモリトランジスタ領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、センスアンプ６、ワード線（ＷＬ）７、ビット線（ＢＬ）８、ソース側選択ゲート線（ＳＧＳ）３０、ドレイン側選択ゲート線（ＳＧＤ）３１等を有している。図１に示すように、本実施形態に係る本発明の不揮発性半導体記憶装置１においては、メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって一括して形成されている。また、図１に示すとおり、ワード線（ＷＬ）７は、各層において２次元的に広がっており、層毎に同一の導電体層によって形成されている。また、各層において、ワード線は複数の線状部分を有している。それら複数の線状部分それぞれは、端部において接続されている。言い換えると、ワード線（ＷＬ）７は、櫛の形状、又はスリットが形成された平面形状を有している。また、本実施形態に係る本発明の不揮発性半導体記憶装置１においては、各層のワード線（ＷＬ）７を構成する線状部分の側面には金属シリサイドが形成されている。つまり、各層のワード線（ＷＬ）７を構成するスリットの側面には金属シリサイドが形成されている。よって、各ワード線（ＷＬ）７の低抵抗化が実現されている。なお、各層のワード線７を構成する複数の線状部分は、各層において、ワード線駆動回路側の線状部分の端部がそれぞれ接続されていれば、その反対側のそれぞれ端部は接続されていても、接続されていなくてもよい。つまり、その反対側の線状部分のそれぞれの端部が接続されている場合は、２次元的に広がる板状のワード線にスリットが形成されている形状（図２８（ａ））となり、その反対側の線状部分のそれぞれの端部が接続されていない場合、２次元的に広がる板状のワード線が櫛状に形成されている（図２８（ｂ））ことになる。また、各層のワード線７を構成する複数の線状部分は、各層において、端部がそれぞれ接続されていなくてもよい。この場合、各層のワード線は、電気的に絶縁された複数の線状部分によって構成されることになる。
【００１３】
図２は、本実施形態に係る本発明の不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。本実施形態においては、メモリトランジスタ領域２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）４０、選択トランジスタＳＳＴｒｍｎ５０及びＳＤＴｒｍｎ６０からなるメモリストリングス１０をｍ×ｎ個（ｍ、ｎは自然数）有している。図２においては、ｍ＝３、ｎ＝４の例を示している。
【００１４】
各メモリストリングス１０のメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）４０のゲートに接続されているワード線ＷＬ１〜ＷＬ４（７）は、それぞれ同一の導電体層によって形成されている。本実施形態に係る本発明の不揮発性半導体記憶装置１においては、上述したとおり、ワード線ＷＬ１〜ＷＬ４（７）はそれぞれ２次元的に広がっている。また、ワード線ＷＬ１〜ＷＬ４（７）は、それぞれ、メモリストリングス１０に概略垂直に２次元的に広がっている。なお、ソース側選択トランジスタＳＳＴｒｍｎ５０を駆動するソース側選択ゲート線ＳＧＳ３０は、動作上、常に各層毎に共通電位とすることが可能である。よって、本実施形態においては、ソース側選択ゲート線（ＳＧＳ）３０には、平板状の構造を採用しているが、これに限定されるわけではなく、それぞれが分離絶縁された配線構造を有していてもよい。また、ドレイン側選択ゲート線（ＳＧＤ）３１も平板状の構造でもよいし、分離絶縁された配線構造でもよい。図２にも示すように、各層のワード線（ＷＬ）７を構成するスリットの側面には金属シリサイド２２が形成されている。本実施形態に係る本発明の不揮発性半導体記憶装置１においては、図２に示すとおり、メモリストリングスの列毎にスリットが形成されており、各スリットの側面には金属シリサイドが形成されている。なお、メモリストリングスの列毎にスリットを形成するのではなく、メモリストリングスの列の幾つか毎にスリットを設け、各スリットの側面に金属シリサイドを形成するようにしてもよい。
【００１５】
各メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域１４に形成されたｎ＋領域（図示せず）の上に柱状の半導体を有している。各メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、同一中心線に対して左右対称な構造のみならず、中心線に対して左右対称な形状を有する柱状半導体の上に、異なる中心線を有する柱状半導体が積層されているような段々形状の構造を有する柱状の半導体を含む。
【００１６】
本実施形態に係る本発明の不揮発性半導体記憶装置１の一つのメモリストリングス１０（ここでは、ｍｎ番目のメモリストリングス）の概略構造を図３（Ａ）に、またその等価回路図を図３（Ｂ）に示す。メモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ４０〜ＭＴｒ４ｍｎ４０並びに２つの選択トランジスタＳＳＴｒｍｎ５０及びＳＤＴｒｍｎ６０を有し、それぞれ直列に接続されている。１つのメモリストリングス１０においては、半導体基板上のＰ型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ+領域１５に柱状の半導体１１が形成され、その周りに絶縁膜１２が形成され、更にその周りに複数の櫛の形状又はスリットが形成された平面形状（平板形状）の電極１３ａ〜１３ｆが形成されている。この電極１３ａ〜１３ｆと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ４０〜ＭＴｒ４ｍｎ４０、選択トランジスタＳＳＴｒｍｎ５０、選択トランジスタＳＤＴｒｍｎ６０を形成する。選択トランジスタＳＳＴｒｍｎ５０及び選択トランジスタＳＤＴｒｍｎ６０の絶縁膜１２は、例えば、酸化シリコン膜をもチル。また、メモリトランジスタＭＴｒ１ｍｎ４０〜ＭＴｒ４ｍｎ４の絶縁膜１２は、電荷蓄積層を含んでおり、例えば、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜である。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１〜ＷＬ４（７）に、電極１３ｆは選択ゲート線ＳＧＤｎに、電極１３ａは選択ゲート線ＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎ６０のソース／ドレインの一端にはビット線ＢＬｍ８が接続されており、選択トランジスタＳＳＴｒｍｎ５０のソース／ドレインの一端にはソース線ＳＬ（本実施形態においては、Ｎ＋領域１５）７０が接続されている。なお、本実施形態においては、一つのメモリストリングス１０にメモリトランジスタＭＴｒが４つ直列に接続されている例を示しているが、これに限定されるわけではない。１つのメモリストリングス１０を構成するメモリトランジスタＭＴｒの数は、容量に応じて決定され得る。
【００１７】
図４には、本実施形態における一つのメモリトランジスタＭＴｒ（例えば、ＭＴｒ４ｍｎ）の断面構造を示す図である。なお、他のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ３ｍｎについてもメモリトランジスタＭＴｒ４ｍｎと同様の構成である。メモリトランジスタＭＴｒ４ｍｎは、絶縁体１２を介して柱状の半導体１１を取り囲む導電体層１３ｅが制御ゲート電極として機能する。メモリトランジスタＭＴｒ４ｍｎのソース２０及びドレイン２１は、柱状の半導体１１に形成される。ただし、メモリトランジスタＭＴｒｌｍｎ並びに選択ゲートトランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎがディプレッション型のトランジスタ構造を有する場合は、半導体１１部分に明確なソース／ドレイン拡散層を持たないようにする場合もある。また、柱状の半導体１１のうち、おおむね導電体層１３eで囲まれた領域をＰ型半導体にし、おおむね導電体層１３ｅで囲まれていない領域をＮ型半導体にしたいわゆるエンハンスメント型トランジスタにしてもよい。
【００１８】
図３及び図４においては、１つのメモリストリングス１０について説明したが、本実施形態に係る本発明の不揮発性半導体記憶装置１においては、全てのメモリストリングスが同様の構成を有している。
【００１９】
上述した構造を有する、本実施形態１に係る本発明の不揮発性半導体記憶装置１の動作（読み出し動作、書き込み動作、消去動作）について以下説明する。
【００２０】
（読み出し動作）
図５は、本実施形態に係る本発明の不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１（４０）のデータの読み出し動作を行う場合のバイアス状態を示した図である。ここでは、本実施形態におけるメモリトランジスタＭＴｒは、所謂ＭＯＮＯＳ型縦型トランジスタであり、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖｔｈ（中性しきい値）が０Ｖ付近にあるとして説明する。
【００２１】
メモリトランジスタＭＴｒ３２１（４０）からのデータの読み出し時には、ビット線ＢＬ２（８）にＶｂｌ（例えば０.７Ｖ）、他のビット線ＢＬ８に０Ｖ、ソース線ＳＬ７０に０Ｖ、選択ゲート線ＳＧＤ１（３１）及びＳＧＳ１（３０）にＶｄｄ（例えば３．０Ｖ）、他の選択ゲート線ＳＧＤ３１及びＳＧＳ３０にＶｏｆｆ（例えば０Ｖ）、Ｐ−ｗｅｌｌ領域１４にＶｐｗ（例えば０Ｖ。但し、Ｖｐｗは、Ｐ−ｗｅｌｌ領域１４とメモリストリングス１０が順バイアスになっていなければ如何なる電位でもよい。）を印加する。ワード線ＷＬ３（７）を０Ｖとし、他のワード線ＷＬ７をＶｒｅａｄ（例えば、４．５Ｖ）に設定し、ビット線ＢＬ２（８）の電流をセンスすることによってビット（ＭＴｒ３２１）のデータ情報を読み出すことが可能となる。
【００２２】
本実施形態に係る本発明の不揮発性半導体記憶装置１においては、ワード線ＷＬ１〜ＷＬ４（７）をそれぞれ共通電位で駆動し、且つ選択ゲート線ＳＧＳ１（３０）〜ＳＧＳ３（３０）を共通電位で駆動させても、任意のビットのしきい値のデータを読むことが可能となる。
【００２３】
（書き込み動作）
図６は、本実施形態に係る本発明の不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１（４０）のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【００２４】
メモリトランジスタＭＴｒ３２１（４０）にデータ“０”を書き込む場合、ビット線ＢＬ２（８）に０Ｖ、他のビット線ＢＬ８にＶｄｄ、ソース線ＳＬ７０にＶｄｄ、選択ゲート線ＳＧＤ１（３１）にＶｄｄ、他の選択ゲート線ＳＧＤ３１にＶｏｆｆ、選択ゲート線ＳＧＳ１（３０）〜ＳＧＳ３（３０）にＶｏｆｆ、Ｐ−Ｗｅｌｌ領域１４にＶｐｗ（例えば０Ｖ）を印加し、ワード線ＷＬ３（７）をＶｐｒｏｇ（例えば１８Ｖ）、他のワード線ＷＬ７をＶｐａｓｓ（例えば１０Ｖ）とする。これにより電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３２１（４０）のしきい値が正の方向にシフトする。
【００２５】
メモリトランジスタＭＴｒ３２１（４０）にデータ“１”を書き込む場合、即ち、電荷蓄積層に電子を注入しない場合は、ビット線ＢＬ２（８）にＶｄｄを印加することにより、選択トランジスタＳＤＴｒ２１（６０）がｏｆｆ状態になり、メモリトランジスタＭＴｒ３２１（４０）の電荷蓄積層には電子の注入が起こらない。
【００２６】
各ビット線ＢＬ８の電位を適切に０ＶかＶｄｄに設定することで、ページ書き込みを行うことが可能となる。
【００２７】
（消去動作）
データの消去は、複数のメモリストリングスからなるブロック単位で行う。図７は、本実施形態に係る本発明の不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の選択ブロックのバイアス状態を示した図である。図８は、本実施形態に係る本発明の不揮発性半導体記憶装置１において、消去動作時における非選択ブロックのバイアス状態を示した図である。
【００２８】
図７において、選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域１４にＶｅｒａｓｅ（例えば２０Ｖ）を印加し、ソース線ＳＬ７０をフローティングに、そしてＰ−ｗｅｌｌ領域１４にＶｅｒａｓｅを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ３０及びＳＧＤ３１の電位を上昇（例えば１５Ｖ)させる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶｅｒａｓｅに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４（７）を例えば０Ｖに設定すると、メモリトランジスタＭＴｒの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜きが行われ、データの消去を行うことができる。
【００２９】
一方、図８に示すように、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４（７）をフローティングとすることによりワード線ＷＬ１〜ＷＬ４（７）の電位がカップリングによって上昇し、メモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００３０】
ここで、本実施形態に係る本発明の不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」における電位の関係を纏めたものを表１に示す。
【表１】
2008171918.tif 000003
【００３１】
（製造方法）
本実施形態に係る本発明の不揮発性半導体記憶装置の製造工程においては、下部セレクトゲート（ＳＧＳ）層を形成した後、メモリセル層を順に堆積し、メモリセルトランジスタのチャネル部を形成するためのホールをフォトエッチング工程で一括して形成して、ホールにアモルファスシリコン (ａ−Ｓｉ)又はポリシリコン（Ｐｏｌｙ−Ｓｉ）等を堆積してチャネルを形成する。その後、選択ゲートトランジスタ層を形成する。そして、上部選択ゲートのゲート電極をパターンニングする際に、同時に、メモリセル層のワード線を構成する層を同時にパターンニングする。その後、ワード線及び上部選択ゲートの線状部分の側面（スリット部分の側面）に金属シリサイドを形成する。その後、上部セレクトゲートのゲート絶縁膜、チャネルを形成し、更にワード線とワード線駆動回路を接続するためのビアホールを形成する工程を経る。ここで、メモリセル層を３次元的に積層する不揮発性半導体記憶装置においては、メモリセル領域は、２次元の平板構造部分を有するワード線電極となるアモルファスシリコン膜（又は、ポリシリコン膜でもよい。）に複数のメモリセルが形成されたメモリセル層が、３次元的（即ち、立体的。）に複数積層されて形成されるため、ワード線電極となる各アモルファスシリコン膜へのワード線駆動回路等の接続については、ビアホールを立体的に形成することとなる。
【００３２】
本実施形態に係る本発明の不揮発性半導体記憶装置１の鳥瞰図を図９に示す。本実施形態に係る本発明の不揮発性半導体記憶装置１は、半導体基板上にメモリトランジスタが積層された構造を有している。図１及び図９に示すように、各ワード線ＷＬ１〜ＷＬ４（７）は、それぞれメモリセルが形成される領域（メモリトランジスタ領域２）において２次元的に広がっており、層毎に同一の導電体層によって形成されている。また、各層において、ワード線は複数の線状部分を有している。それら複数の線状部分それぞれは、端部において接続されている。ワード線（ＷＬ）７は、櫛の形状、又はスリットが形成された平面形状を有している。また、本実施形態に係る本発明の不揮発性半導体記憶装置１においては、各層のワード線（ＷＬ）７を構成する線の側面にはシリサイドが形成されている。言い換えると、各層のワード線（ＷＬ）７を構成するスリットの側面にはシリサイドが形成されている。よって、各ワード線（ＷＬ）７の低抵抗化が実現されている。また、フォトエッチングプロセスによって同時に形成されたビアホールを用いて、ビット線（ＢＬ）８はセンスアンプ６に、選択ゲート線（ＳＧＤ）３１は選択ゲート線ＳＧＤ駆動回路５に接続されている。
【００３３】
また、上述したように、各ワード線ＷＬ１〜ＷＬ４（７）は、メモリセルが２次元的（即ち、平面的。）に複数が形成される層（メモリセル層）毎に、共通の導電体層によって形成されるため、ワード線駆動回路３の数を大幅に減少させることができ、チップ面積の縮小化を実現できる。
【００３４】
図１０〜図１９を用いて本実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスについて説明する。図１０〜図１９においては、左側にワード線駆動回路やセンスアンプ回路等の周辺回路が形成される周辺回路領域を示し、右側にメモリトランジスタ領域を示す。また、図１０〜図１９においては、図９に示す本実施形態に係る本発明の不揮発性半導体記憶装置１のＹ−Ｙ’断面及びＸ−Ｘ’断面の領域Ａに相当する部分を図示している。なお、ここでは、図９に示す本実施形態に係る本発明の不揮発性半導体記憶装置１のＹ−Ｙ’断面及びＸ−Ｘ’断面の領域Ａにおいては、Ｙ−Ｙ’断面方向に３つのメモリストリングスを図示し、Ｘ−Ｘ’断面方向に２つのメモリストリングスを図示している。
【００３５】
図１０を基に周辺回路トランジスタ及び下部選択トランジスタトの製造工程について説明する。半導体基板１００上に、素子分離領域（ＳＴＩ）１０２ａ、１０２ｂ、１０２ｃを形成する。次に、ボロン（Ｂ）イオンを注入してＰ−ｗｅｌｌ領域１０４を形成し、更に基板１００の表面付近にボロン（Ｂ）イオンを注入してトランジスタのしきい値Ｖｔｈを調整するチャネルインプラ領域１０６ａ及び１０６ｂを形成する。ここでは、周辺回路領域に形成するトランジスタは、Ｎチャネル型トランジスタの例を示しているが、所望の領域にＮ型を付与するイオンを注入することにより、Ｎ−ｗｅｌｌ領域を形成し、Ｐチャネル型トランジスタを形成している（図示せず）。次に、メモリセルトランジスタ領域にのみ燐（Ｐ）等の不純物イオンを注入してソース線ＳＬとなるｎ＋拡散領域１０７を形成する。次に、シリコン窒化膜とシリコン酸化膜を堆積し、所望のパターンにフォトレジストを形成し、ウェットエッチングすることにより、メモリセルトランジスタ領域にのみシリコン窒化膜とシリコン酸化膜を形成する。次に高耐圧用トランジスタの厚膜のゲート絶縁膜を形成し、メモリトランジスタ領域及び高耐圧用トランジスタ領域以外を開口するようにフォトレジストでパターンを形成しウェットエッチングすることにより厚膜ゲート絶縁膜を形成する。ウェットエッチングされた領域に高速動作用トランジスタの薄膜ゲート絶縁膜を形成する。次に、燐（Ｐ）等の導電型不純物を添加したポリシリコン（ｐｏｌｙ−Ｓｉ）膜及び窒化シリコン膜を堆積した後、エッチングして周辺回路領域のトランジスタのゲート電極１１０ａ、１１０ｂ及びキャップ窒化シリコン膜１１３ａ、１１３ｂ並びにメモリセル領域の選択トランジスタのゲート電極１１０ｃ及びキャップ窒化シリコン膜１１３ｃを形成する。次に、周辺回路領域のＮチャネル型トランジスタの領域にＰイオン又はＡｓイオンなどを注入してＮ型領域１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを形成する。次に、基板全面に堆積した窒化シリコン膜を異方性エッチングしてサイドウォール１１４ａ、１１４ｂ、１１４ｃ及び１１４ｄを形成する。次に、周辺回路領域のＮチャネル型トランジスタの領域に砒素（Ａｓ）イオンを注入してソース／ドレイン領域１１６ａ、１１６ｂ、１１６ｃ、１１６ｄを形成する。次に、周辺回路領域のＰチャネル型トランジスタの領域にＢイオンを注入してソース／ドレイン領域（図示せず）を形成する。次に、基板全面に窒化シリコン膜（バリア窒化シリコン膜）１１８を形成する。次に、基板全面に層間絶縁膜（ＢＰＳＧ膜）１２４を形成し、ＣＭＰなどによって平坦化処理を行う。
【００３６】
次に、フォトレジスト層（図示せず）を形成し、メモリセル領域にマトリクス状に選択トランジスタを形成するためのホール１２６ａ〜１２６ｄを形成する。このホール１２６ａ〜１２６ｄは、メモリ素子領域のメモリストリングスの数だけ形成されることになる。次に、メモリトランジスタ領域にのみＰイオン等を注入した後、ＬＰＣＶＤ法などにより酸化シリコン膜、アモルファスシリコン膜をホールの側壁と底部のみに形成する。次に、ＲＩＥにより、ホールの底部の酸化シリコン膜及びアモルファスシリコン膜をエッチングし、アモルファスシリコン膜１２８ａ〜１２８ｄを形成する。次に、アモルファスシリコン膜を形成した後、ＣＭＰなどによって平坦化処理を行い、アモルファスシリコン膜１３０ａ〜１３０ｄを形成する。次に、メモリトランジスタのチャネル領域にのみＰイオン等を注入する。次に、メモリ素子領域のみにＡｓイオン等を注入し、ドレイン拡散層を形成した後、ＲＴＡによってＡｓイオンを活性化する。ここで、周辺回路トランジスタ及び下部の選択トランジスタが完成する。ここではチャネル部にＰイオン等を注入したが、イオン注入しなくてもよい。
【００３７】
次に、基板全面に窒化シリコン膜１３２を形成する。次に、酸化シリコン膜１３４、アモルファスシリコン膜１３６、酸化シリコン膜１３８、アモルファスシリコン膜１４０、酸化シリコン膜１４２、アモルファスシリコン膜１４４、酸化シリコン膜１４６、アモルファスシリコン膜１４８、酸化シリコン膜１４９、窒化シリコン膜１５０を順に形成する。次に、メモリトランジスタ領域のホール１２６ａ〜１２６ｄに合わせるようにマトリクス状にメモリセルの柱状部分を形成するためのホール１５２ａ〜１５２ｄ（以下、「メモリプラグホール」という。）を形成する。このメモリプラグホールは、メモリトランジスタ領域のメモリストリングスの数だけ形成されることになる。
【００３８】
次に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜、アモルファスシリコン膜を順に形成する。次に、ＲＩＥにより、前記アモルファスシリコン膜をエッチングし、スペーサを形成する。図１０においては、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜、アモルファスシリコン膜を、纏めて、１５４ａ〜１５４ｄで図示する。これら酸化シリコン膜（第１の絶縁膜）、窒化シリコン膜、酸化シリコン膜（第２の絶縁膜）が、所謂ＯＮＯ膜を形成する。前記窒化シリコン膜は、メモリトランジスタの電荷蓄積層となる。なお、酸化シリコン膜の代わりにアルミナ膜などの絶縁膜を用いても良い。
【００３９】
次に、メモプラグホール１５２ａ〜１５２ｄに形成されているアモルファスシリコン膜のスペーサを用いて、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をエッチングし、ホール１２６ａ〜１２６ｄに形成されたアモルファスシリコン膜１３０ａ〜１３０ｄの一部を露出する。次に、メモリプラグホール１５２ａ〜１５２ｄを埋めるようにアモルファスシリコン膜１５６ａ〜１５６ｄを形成した後、ＣＭＰなどにより平坦化処理を行う。次に、Ａｓイオンを注入し、ＲＴＡを行うことによって、ドレイン拡散層１５８ａ〜１５８ｄを形成する。
【００４０】
次に、酸化シリコン膜１６０、アモルファスシリコン膜１６２、酸化シリコン膜１６４、窒化シリコン膜１６６を順に形成する。次に、メモリトランジスタ領域にレジストを形成しエッチングした後、レジストをスリミングし、更にエッチングする。この工程を繰り返すことにより、図１１に示すように、酸化シリコン膜１３４，アモルファスシリコン膜１３６、酸化シリコン膜１３８、アモルファスシリコン膜１４０、酸化シリコン膜１４２、アモルファスシリコン膜１４４、酸化シリコン膜１４６、アモルファスシリコン膜１４８、酸化シリコン膜１４９、窒化シリコン膜１５０、酸化シリコン膜１６０、アモルファスシリコン膜１６２、酸化シリコン膜１６４、窒化シリコン膜１６６を階段状に加工する。図１２は、メモリトランジスタ領域部分の上面図である。
【００４１】
次に、図１３に示すように、基板全面に窒化シリコン膜１６８を形成する。次に、例えばＢＰＳＧ膜１７０を形成し、アニール処理を行った後、ＣＭＰを行う。
【００４２】
次に、図１４に示すとおり、メモリトランジスタ領域にスリット状の穴１７２ａ〜１７２ｃ（図１５に示す）を設けたレジストパターン１７２を形成し、酸化シリコン膜１３４、アモルファスシリコン膜１３６、酸化シリコン膜１３８、アモルファスシリコン膜１４０、酸化シリコン膜１４２、アモルファスシリコン膜１４４、酸化シリコン膜１４６、アモルファスシリコン膜１４８、酸化シリコン膜１４９、窒化シリコン膜１５０、酸化シリコン膜１６０、アモルファスシリコン膜１６２、酸化シリコン膜１６４、窒化シリコン膜１６６をＲＩＥし、メモリプラグホールの列に沿った溝１７６ａ〜１７６ｃを形成する。図１５にメモリトランジスタ部分の上面図を示す。図１５（ａ）は、メモリトランジスタ領域にスリット状の穴１７２ａ〜１７２ｃ（図１５に示す）を設けたレジストパターン１７２を形成した場合のメモリトランジスタ領域の上面図である。図１５（ｂ）は、ＲＩＥによってメモリプラグホールの列に沿った溝１７６ａ〜１７６ｃを形成した場合のメモリトランジスタ領域の上面図である。こうすることによって、上部選択トランジスタのゲート電極も同時に形成される。また、本実施形態においては、上部選択トランジスタのゲート電極長を１８０ｎｍとし、メモリプラグの直径を９０ｎｍとし、スリット状の穴の幅を９０ｎｍとした。上部選択トランジスタのゲート電極長を１１０ｎｍとし、メモリプラグの直径を６０ｎｍとし、スリット状の穴の幅を６０ｎｍとしてもよい。
【００４３】
次に、基板全面に金属膜１７８（図示せず）を形成する。本実施形態においては、金属膜としてチタン（Ｔｉ）を用いる。金属膜１７８としては、Ｔｉの他、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等シリサイドを形成することができる金属であれば如何なる金属を用いても良い。次に、アニール処理を行うことにより、図１６に示すように、アモルファスシリコン膜１３６ａ、１４０ａ、１４４ａ、１４８ａ、１６２の溝１７６ａ〜１７６ｃが形成された側面をサリサイド化し、チタンシリサイド１３６ａ〜１４２ａ及び１６２ａを形成する。アモルファスシリコン膜１３６ａ、１４０ａ、１４４ａ、１４８ａは、メモリトランジスタのワード線ＷＬであり、アモルファスシリコン膜１６２ａは上部選択トランジスタのゲート電極である。アモルファスシリコン膜１３６ａ、１４０ａ、１４４ａ、１４８ａ、１６２ａの溝１７６ａ〜１７６ｃの側面に金属シリサイドを形成することにより、金属シリサイド部分の比抵抗は約２桁程度低減し、ワード線全体の抵抗及び上部選択トランジスタのゲート電極の抵抗を低減することができる。次に、余剰な金属膜１７８をウェットエッチング等で除去する。なお、金属シリサイドを形成する代わりに、金属膜１７８としてアルミニウムを用い、アニール処理を行うことによって、アモルファスシリコン１３６ａ、１４０ａ、１４４ａ、１４８ａの溝１７６ａ〜１７６ｃが形成された側面とアルミニウムとを置換するようにしてもよい。また、同様に、金属膜１７８としてアルミニウムを用い、アニール処理を行うことによって、上部選択トランジスタのゲート電極であるアモルファスシリコン膜１６２ａとアルミニウムとを置換するようにしてもよい。
【００４４】
なお、金属膜１７８にチタンを用いる場合、例えば、金属膜１７８の厚さを６ｎｍとすると、この６ｎｍの厚さのチタンをアモルファスシリコン膜１３６ａ、１３８ａ、１４０ａ、１４２ａ及び１６２ａと完全に反応させ、アモルファスシリコン膜１３６ａ、１３８ａ、１４０ａ、１４２ａ及び１６２ａをシリサイド化することにより、チタンシリサイド（Ｔｉ２Ｓｉ）のシート抵抗が約１５Ω／□とすると、例えば、アモルファスシリコン膜１３６ａ、１３８ａ、１４０ａ、１４２ａ（ワード線ＷＬ）のシート抵抗を約１０Ω／□とすることができる。
【００４５】
また、アモルファスシリコン膜１３６ａ、１３８ａ、１４０ａ、１４２ａと金属膜１７８とを完全に反応させ、アモルファスシリコン膜１３６ａ、１０４ａ、１４４ａ、１４８ａ全体を全て金属シリサイドにするようにしてもよい。
【００４６】
次に、図１７に示すとおり、窒化シリコン膜１８０、酸化シリコン膜１８２を溝１７６を埋めるように順に形成し、ＣＭＰすることにより、窒化シリコン膜１８０ａ〜１８０ｄ、酸化シリコン膜１８２ａ〜１８２ｂを形成する。
【００４７】
次に、図１８に示すように、酸化シリコン膜１８４を形成した後、メモリトランジスタ領域のメモリプラグホール１５２ａ〜１５２ｄに合わせるようにホール１８６ａ〜１８６ｄを形成する。このホール１５２ａ〜１５２ｄは、メモリトランジスタ領域のメモリストリングスの数だけ形成されることになる。その後、下部選択トランジスタを形成した方法と同様の方法によって上部の選択トランジスタを形成する。つまり、メモリトランジスタ領域にのみＰイオンを注入した後、ＬＰＣＶＤ法などにより酸化シリコン膜、アモルファスシリコン膜をホール１５２ａ〜１５２ｄの側壁と底部のみに形成する。次に、ＲＩＥにより、ホール１５２ａ〜１５２ｄの酸化シリコン膜及びアモルファスシリコン膜をエッチングし、アモルファスシリコン膜１８８ａ〜１８８ｄを形成する。次に、アモルファスシリコン膜を形成した後、ＲＩＥ等でエッチバックを行い、アモルファスシリコン膜１９０ａ〜１９０ｄを形成する。なお、図１８に示すように、アモルファスシリコン膜１８８ａ〜１８８ｄの表面が酸化シリコン膜１８４の上面よりも下方に位置するようにしてもよい。メモリストリングスのドレイン側の拡散層アモルファスシリコン膜１８８ａ〜１８８ｄを形成する際に、ドレイン側の拡散層となるアモルファスシリコン膜１８８ａ〜１８８ｄと上部セレクトゲート電極との距離をなるべく近づけておく方がよいからである。
【００４８】
その後、ビアホールを形成し、バリアメタルとなる金属膜（例えば、Ｔｉ／ＴｉＮ）を形成し、金属膜（例えば、タングステン）を形成し、ＣＭＰなどによって平坦化処理を行う。次に、酸化シリコンなどの絶縁膜を形成し、溝を形成し、バリアメタルとなる金属膜（例えば、Ｔｉ／ＴｉＮ）を形成し、金属膜（例えば、タングステン（Ｗ））を形成し、ＣＭＰなどによって平坦化処理を行うことによって配線１９２ａ〜１９２ｋ等を形成する。その後、次に、同様の工程を繰り返すことにより、配線１９４ａ〜１９４ｃ等を形成する。また、同様の工程を繰り返すことにより、配線間の接続配線を形成する。以上の工程により、本実施形態１に係る本発明の不揮発性半導体記憶装置１が完成する。
【００４９】
なお、本実施例においては、ワード線となるアモルファスシリコン膜を４層積層している例を示しているが、これに限定されるわけではなく、必要に応じて積層されるアモルファスシリコン膜及び酸化シリコン膜の数を増加することができる。
【００５０】
本実施形態に係る本発明の不揮発性半導体記憶装置１においては、各層のワード線（ＷＬ）７を構成する線の側面には金属シリサイドが形成されている。つまり、各層のワード線（ＷＬ）７を構成するスリットの側面には金属シリサイドが形成されている。よって、各ワード線（ＷＬ）７の低抵抗化が実現されている。従って、本実施形態に係る本発明の不揮発性半導体記憶装置１は、ワード線ＷＬの信号減衰、遅延が小さく、高速動作が実現できる。
【００５１】
（実施形態２）
上述の実施形態１においては、図２に示すとおり、メモリストリングスの列毎にスリットが形成されており、各スリットの側面には金属シリサイドが形成されている。本実施形態２においては、メモリストリングスの列毎にスリットを形成するのではなく、メモリストリングスの列の幾つか毎にスリットを設け、各スリットの側面に金属シリサイドを形成する例について説明する。
【００５２】
図２０は、本実施形態２に係る本発明の不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。本実施形態においては、メモリトランジスタ領域２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）４０、選択トランジスタＳＳＴｒｍｎ５０及びＳＤＴｒｍｎ６０からなるメモリストリングス１０をｍ×ｎ個（ｍ、ｎは自然数）有している。図２０においては、実施形態１と同様、ｍ＝３、ｎ＝４の例を示している。なお、実施形態１に係る本発明の不揮発性半導体記憶装置１と同様の構成については、ここでは改めて説明しない。
【００５３】
図２０に示すとおり、各層のワード線（ＷＬ）７を構成するスリットの側面には金属シリサイド２２が形成されている。本実施形態に係る本発明の不揮発性半導体記憶装置１においては、図２０に示すとおり、メモリストリングス２列毎にスリット２２を設け、各スリット２２の側面に金属シリサイドを形成するようにしている。なお、メモリストリングスの何列毎にスリット２２を設けるかは、ワード線（ＷＬ）７の抵抗に応じて設定すればよい。
【００５４】
以下、本実施形態２に係る本発明の不揮発性半導体記憶装置１の製造プロセスについて説明する。なお、実施形態１と同様の構成及びプロセスについては、ここでは改めて説明しない。また、本実施形態においては、上部の選択トランジスタを構成する層は、ワード線ＷＬにスリット（溝）を形成した後に形成するようにしている。以下の製造プロセスにおいては、メモリプラグホールの３列毎にメモリプラグホールに沿ったスリット（溝）を設ける例について説明している。
【００５５】
実施形態１で説明したとおり、メモプラグホール１５２ａ〜１５２ｄに形成されているアモルファスシリコン膜のスペーサを用いて、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をエッチングし、ホール１２６ａ〜１２６ｄに形成されたアモルファスシリコン膜１３０ａ〜１３０ｄの一部を露出する。次に、メモリプラグホール１５２ａ〜１５２ｄを埋めるようにアモルファスシリコン膜１５６ａ〜１５６ｄを形成した後、ＣＭＰなどにより平坦化処理を行う。次に、Ａｓイオンを注入し、ＲＴＡを行うことによって、ドレイン拡散層１５８ａ〜１５８ｄを形成する（図２１）。
【００５６】
次に、メモリトランジスタ領域にレジストを形成しエッチングした後、レジストをスリミングし、更にエッチングする。この工程を繰り返すことにより、図２１に示すように、酸化シリコン１３４、アモルファスシリコン膜１３６、酸化シリコン膜１３８、アモルファスシリコン膜１４０、酸化シリコン膜１４２、アモルファスシリコン膜１４４、酸化シリコン膜１４６、アモルファスシリコン膜１４８、酸化シリコン膜１４９、窒化シリコン膜１５０を階段状に加工する。
【００５７】
次に、図２１に示すように、基板全面に窒化シリコン膜１６８を形成する。次に、例えばＢＰＳＧ膜１７０を形成し、アニール処理を行った後、ＣＭＰを行う。次に、図２１に示すとおり、メモリトランジスタ領域にスリット状の穴１７４ａ〜１７４ｂを設けたレジスト１７２を形成し、酸化シリコン膜１３４，アモルファスシリコン膜１３６、酸化シリコン膜１３８、アモルファスシリコン膜１４０、酸化シリコン膜１４２、アモルファスシリコン膜１４４、酸化シリコン膜１４６、アモルファスシリコン膜１４８、酸化シリコン膜１４９、窒化シリコン膜１５０、窒化シリコン膜１６８をＲＩＥし、メモリプラグホール１５２ａ〜１５２ｄの３列毎にメモリプラグホールに沿った溝１７４ａ〜１７４ｂを形成する。図２２は、メモリトランジスタ領域にスリット状の穴１７２ａ〜１７２ｃ（図１５に示す）を設けたレジストパターン１７２を形成した場合のメモリトランジスタ領域の上面図である。なお、本実施形態においては、メモリプラグホールの３列毎にメモリプラグホールに沿ったスリット（溝）を設けているが、本発明の不揮発性半導体記憶装置１は、これに限定されるわけではない。
【００５８】
次に、基板全面に金属膜１７８（図示せず）を形成する。本実施形態においては、金属膜としてチタン（Ｔｉ）を用いる。金属膜１７８としては、実施形態１と同様、Ｔｉの他、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等シリサイドを形成することができる金属であれば如何なる金属を用いても良い。次に、アニール処理を行うことにより、図２３に示すように、アモルファスシリコン膜１３６ａ、１４０ａ、１４４ａ、１４８ａの溝１７６ａ〜１７６ｂが形成された側面をサリサイド化し、チタンシリサイド１３６ａ〜１４２ａを形成する。アモルファスシリコン膜１３６ａ、１４０ａ、１４４ａ、１４８ａは、メモリトランジスタのワード線ＷＬであり、アモルファスシリコン膜１３６ａ、１４０ａ、１４４ａ、１４８ａの溝１７６ａ〜１７６ｂの側面に金属シリサイドを形成することにより、金属シリサイド部分の比抵抗は約２桁程度低減し、ワード線全体の抵抗を低減することができる。次に、余剰な金属膜１７８をＳＨ等で除去する。なお、金属シリサイドを形成する代わりに、金属膜１７８としてアルミニウムを用い、アニール処理を行うことによって、アモルファスシリコン１３６ａ、１４０ａ、１４４ａ、１４８ａの溝１７６ａ〜１７６ｂが形成された側面とアルミニウムとを置換するようにしてもよい。
【００５９】
また、アモルファスシリコン膜１３６ａ、１４０ａ、１４４ａ、１４８２ａと金属膜１７８とを完全に反応させ、アモルファスシリコン膜１３６ａ、１４０ａ、１４４ａ、１４８ａ全体を全て金属シリサイドにするようにしてもよい。
【００６０】
以後、実施形態１と同様の工程を経て上部の選択トランジスタ及び配線等を形成し、本実施形態２に係る本発明の不揮発性半導体記憶装置１が完成する。なお、本実施形態においても、上部の選択トランジスタ（ＳＤＴｒ）のゲート電極の側面をサリサイド化し、金属シリサイドを形成するようにしている。
【００６１】
図２５は、メモリプラグホール１５２の４列毎にメモリプラグホールに沿ったスリット（溝）を設けている例のメモリトランジスタ領域の上面図である。
【００６２】
図２６は、メモリプラグホール１５２の一部に金属シリサイドが形成されている例のメモリトランジスタ領域の上面図である。図２６に示す場合は、ワード線ＷＬの抵抗をより低減することができる。
【００６３】
図２７は、スリット（溝）１７４に隣接するメモリプラグホールに完全に金属シリサイドが形成されている例のメモリトランジスタ領域の上面図である。図２７に示す場合においても、ワード線ＷＬの抵抗をより低減することができる。
【００６４】
図２５〜図２７に示すとおり、ワード線（ＷＬ）のスリット（溝）の側面に形成されるシリサイドの厚さを制御することによって、ワード線全体の抵抗を制御することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置１の概略構成図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０の概略構造を示す図である。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの読み出し動作を行う場合のバイアス状態を示す図である。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の選択ブロックのバイアス状態を示した図である。
【図７】本発明の一実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の非選択ブロックのバイアス状態を示した図である。
【図８】本発明の一実施形態に係る不揮発性半導体記憶装置１の鳥瞰図である。
【図９】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１０】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１１】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１２】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１３】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１４】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１５】本発明の一実施形態に係る不揮発性半導体記憶装置１の上面図である。
【図１６】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１７】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１８】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１９】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２０】本発明の一実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。
【図２１】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２２】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２３】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２４】本発明の一実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２５】本発明の一実施形態に係る不揮発性半導体記憶装置１の上面図である。
【図２６】本発明の一実施形態に係る不揮発性半導体記憶装置１の上面図である。
【図２７】本発明の一実施形態に係る不揮発性半導体記憶装置１の上面図である。
【図２８】本発明の一実施形態に係る不揮発性半導体記憶装置１のワード線の概略形状を示す図である。
【符号の説明】
【００６６】
１      不揮発性半導体記憶装置
２      メモリトランジスタ領域
３      ワード線駆動回路
４      ソース側選択ゲート線（ＳＧＳ）駆動回路
５      ドレイン側選択ゲート線（ＳＧＤ）駆動回路
６      センスアンプ
１０    メモリストリングス
１１    柱状の半導体層
１２    絶縁膜
１３ａ〜１３ｆ    電極
１４    Ｐ=型領域（Ｐ−Ｗｅｌｌ領域）
１５    Ｎ+領域１５
２２    スリット（溝）
１３６ａ、１３８ａ、１４０ａ、１４２ａ    シリサイド
【図３】
2008171918.tif 000004
【図４】
2008171918.tif 000005
【図５】
2008171918.tif 000006
【図６】
2008171918.tif 000007
【図７】
2008171918.tif 000008
【図８】
2008171918.tif 000009
【図１０】
2008171918.tif 000010
【図１１】
2008171918.tif 000011
【図１２】
2008171918.tif 000012
【図１３】
2008171918.tif 000013
【図１４】
2008171918.tif 000014
【図１５】
2008171918.tif 000015
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図１】
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【図２】
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【図９】
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【図２０】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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