(57)【要約】【課題】ディープパワーダウンモードの終了後、内部電圧を安定化させる時間を内部遅延時間として用いてディープパワーダウンモードを制御することで、半導体素子の速度を低下させずに内部回路の初期化に必要な時間を充分に補償し、ディープパワーダウンモード進入時間が短い場合も、内部回路の初期化に必要な時間を充分に補償することで、半導体装置を安定的に動作できるディープパワーダウンモード制御回路を提供する。【解決手段】バーストコマンド信号ＢＳＴ及びクロックイネーブル信号ＣＫＥに応答してディープパワーダウン信号ＢＤＰＤを出力するディープパワーダウン信号発生部１０と、前記ディープパワーダウン信号ＢＤＰＤを所定の遅延時間だけ遅延させて出力するディープパワーダウン遅延制御部２０と、を含んでディープパワーダウンモード制御回路を構成する。【選択図】図３
2008130223.tif 000002
【特許請求の範囲】
【請求項１】
バーストコマンド信号及びクロックイネーブル信号に応答してディープパワーダウン信号を出力するディープパワーダウン信号発生部と、
前記ディープパワーダウン信号を所定の遅延時間だけ遅延させて出力するディープパワーダウン遅延制御部と、を含むディープパワーダウンモード制御回路。
【請求項２】
前記ディープパワーダウン遅延制御部は、
入力されるディープパワーダウン信号を所定の遅延時間だけ遅延させて出力し、前記遅延時間に応じてディープパワーダウン信号の活性化時間を決定することを特徴とする請求項１に記載のディープパワーダウンモード制御回路。
【請求項３】
前記ディープパワーダウン遅延制御部は、
前記ディープパワーダウンモードの進入後に終了するディープパワーダウンモード進入時間が前記ディープパワーダウン遅延時間より短い場合、前記ディープパワーダウン遅延時間が経過するときまでディープパワーダウン信号として活性化信号を出力することを特徴とする請求項１に記載のディープパワーダウンモード制御回路。
【請求項４】
前記ディープパワーダウン遅延制御部は、
前記ディープパワーダウン信号をバッファリングするインバータと、
前記パワーアップ信号とディープパワーダウン遅延信号との否定論理和演算信号に応答して電源電圧を前記インバータに出力するスィッチング部と、
前記インバータの出力信号及びパワーアップ信号に応答して否定論理和演算を行い、前記否定論理和演算信号をラッチして出力するラッチ部と、
前記ラッチ部の出力信号を所定の遅延時間だけ遅延させて前記スィッチング部に出力する内部遅延部と、を含む請求項１に記載のディープパワーダウンモード制御回路。
【請求項５】
前記ラッチ部の出力信号は、
半導体メモリの内部回路に印加されることを特徴とする請求項４に記載のディープパワーダウンモード制御回路。
【請求項６】
前記内部遅延部は、インバータチェーンで構成されることを特徴とする請求項４に記載のディープパワーダウンモード制御回路。
【請求項７】
バーストコマンド信号及びクロックイネーブル信号に応答してディープパワーダウン信号を出力するディープパワーダウン信号発生部と、
前記ディープパワーダウン信号発生部の出力に連結され、前記ディープパワーダウン信号によって活性化時間を決定するディープパワーダウン遅延制御部と、を含むディープパワーダウンモード制御回路。
【請求項８】
前記ディープパワーダウン遅延制御部は、
入力されるディープパワーダウン信号を所定の遅延時間だけ遅延させて出力し、前記遅延時間に応じてディープパワーダウン信号の活性化時間を決定することを特徴とする請求項７に記載のディープパワーダウンモード制御回路。
【請求項９】
前記ディープパワーダウン遅延制御部は、
前記ディープパワーダウンモード進入後に終了するディープパワーダウンモード進入時間が前記ディープパワーダウン遅延時間より短い場合、前記ディープパワーダウン遅延時間が経過するときまでディープパワーダウン信号として活性化信号を出力することを特徴とする請求項７に記載のディープパワーダウンモード制御回路。
【請求項１０】
前記ディープパワーダウン遅延制御部は、
前記ディープパワーダウン信号をバッファリングするインバータと、
前記パワーアップ信号とディープパワーダウン遅延信号との否定論理和演算信号に応答して電源電圧を前記インバータに出力するスィッチング部と、
前記インバータの出力信号及びパワーアップ信号に応答して否定論理和演算を行い、前記否定論理和演算信号をラッチして出力するラッチ部と、
前記ラッチ部の出力信号を所定の遅延時間だけ遅延させて前記スィッチング部に出力する内部遅延部と、を含む請求項７に記載のディープパワーダウンモード制御回路。
【請求項１１】
前記ラッチ部の出力信号は、
半導体メモリの内部回路に印加されることを特徴とする請求項１０に記載のディープパワーダウンモード制御回路。
【請求項１２】
前記内部遅延部は、インバータチェーンで構成されることを特徴とする請求項１０に記載のディープパワーダウンモード制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、一層詳しくは、ディープパワーダウンモード制御回路に関するものである。
【背景技術】
【０００２】
一般的に、半導体メモリ装置は、活性化状態で各周辺回路が動作することで、データを保存したり、保存されたデータを外部に出力し、待機状態で不要な各周辺回路をディセーブルさせることで、消耗電力を最小化するものである。
【０００３】
特に、モバイル半導体メモリは、待機状態での電流消耗を減少させるためにディープパワーダウンモードを用いる。ディープパワーダウンモードは、パワーダウンモードよりも電流を一層減少させるモードであり、外部からＤＲＡＭ電圧が印加される場合も、内部的にパワーをスイッチして電流を減少させる基本的な動作をする。
【０００４】
すなわち、半導体メモリは、長時間の間待機状態に置かれると、待機状態での不要な電力消耗を減少させるために、周辺回路の動作を停止させるディープパワーダウンモードに進入する。
【０００５】
ディープパワーダウンモードは、半導体メモリ装置で外部命令によって制御される。
【０００６】
半導体メモリ装置は、外部信号ピンを通して入力された各信号、例えば、バーストコマンド信号ＢＳＴ及びクロックイネーブル信号ＣＫＥの状態によってクロック信号に同期され、ディープパワーダウンモードに進入して終了する。
【０００７】
例えば、バーストコマンド信号がストップ信号で、クロックイネーブル信号ＣＫＥがローレベルである場合、半導体メモリ装置は、クロック信号に同期してディープパワーダウンモードに進入し、クロックイネーブル信号がハイレバルに遷移するときにディープパワーダウンモードを終了する。
【０００８】
半導体メモリ装置は、ディープパワーダウンモードに進入すると、電流消耗を減少させるために、電源回路の一部回路への電源供給を遮断する方法で制御される。
【０００９】
本出願と関連のある技術が、特許文献１及び２に開示されている。
【特許文献１】米国特許第7184354号明細書
【特許文献２】米国特許第7082074号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のディープパワーダウン制御回路（図１）においては、図２に示すように、ディープパワーダウンモードの進入時間が設定されてなく、終了後、内部電圧安定化及び回路初期化のために２００μｓだけの時間があるに過ぎなかった。
【００１１】
また、従来は、ディープパワーダウンモードに進入した後、ディープパワーダウンモードを終了するまでの時間が非常に短い場合、内部回路の初期化に問題があった。
【００１２】
本発明は、上記の問題点を解決するためになされたもので、その目的は、ディープパワーダウンモードの終了後、内部電圧を安定化させる時間を内部遅延時間として用いてディープパワーダウンモードを制御することで、半導体素子の速度を低下させずに内部回路の初期化に必要な時間を充分に補償し、ディープパワーダウンモード進入時間が短い場合も、内部回路の初期化に必要な時間を充分に補償することで、半導体装置を安定的に動作できるディープパワーダウンモード制御回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一実施形態は、バーストコマンド信号及びクロックイネーブル信号に応答してディープパワーダウン信号を出力するディープパワーダウン信号発生部と、前記ディープパワーダウン信号を所定の遅延時間だけ遅延させて出力するディープパワーダウン遅延制御部と、を含むディープパワーダウンモード制御回路を提供する。
【００１４】
本発明において、前記ディープパワーダウン遅延制御部は、入力されるディープパワーダウン信号を所定の遅延時間だけ遅延させて出力し、前記遅延時間に応じてディープパワーダウン信号の活性化時間を決定する。
【００１５】
本発明において、前記ディープパワーダウン遅延制御部は、前記ディープパワーダウンモードの進入後に終了するディープパワーダウンモード進入時間が前記ディープパワーダウン遅延時間より短い場合、前記ディープパワーダウン遅延時間が経過するときまでディープパワーダウン信号として活性化信号を出力する。
【００１６】
本発明の他の実施形態は、バーストコマンド信号及びクロックイネーブル信号に応答してディープパワーダウン信号を出力するディープパワーダウン信号発生部と、前記ディープパワーダウン信号発生部の出力に連結され、前記ディープパワーダウン信号によって活性化時間を決定するディープパワーダウン遅延制御部と、を含むディープパワーダウンモード制御回路を提供する。
【００１７】
本発明において、前記ディープパワーダウン遅延制御部は、入力されるディープパワーダウン信号を所定の遅延時間だけ遅延させて出力し、前記遅延時間に応じてディープパワーダウン信号の活性化時間を決定する。
【００１８】
本発明において、前記ディープパワーダウン遅延制御部は、前記ディープパワーダウンモード進入後に終了するディープパワーダウンモード進入時間が前記ディープパワーダウン遅延時間より短い場合、前記ディープパワーダウン遅延時間が経過するときまでディープパワーダウン信号として活性化信号を出力する。
【発明の効果】
【００１９】
本発明に係るディープパワーダウンモード制御回路は、ディープパワーダウンモードの終了後、内部電圧を安定化させる時間を内部遅延時間として用いてディープパワーダウンモードを制御することで、半導体素子の速度を低下させず、内部回路の初期化に必要な時間を充分に補償する。すなわち、ディープパワーダウンモード進入時間が短い場合も、内部回路の初期化に必要な時間を充分に補償することで、半導体装置を安定的に動作できるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好ましい実施の形態に対し、図面に基づいて詳しく説明する。
【００２１】
図３は、本発明に係るディープパワーダウンモード制御回路のブロック図で、図４は、本発明に係るディープパワーダウンモード信号遅延制御回路の回路図である。
【００２２】
図３に示すように、本発明は、バーストコマンド信号ＢＳＴ及びクロックイネーブル信号ＣＫＥに応答してディープパワーダウン信号ＢＤＰＤを出力するＤＰＤ信号発生部１０と、前記ディープパワーダウン信号を所定の遅延時間だけ遅延させて出力するＤＰＤ信号遅延制御部２０（本発明におけるディープパワーダウン遅延制御部の一例）と、を含む。
【００２３】
図４に示すように、前記ＤＰＤ信号遅延制御部２０は、前記ＤＰＤ信号ＢＤＰＤをインバータして出力するインバータ２２と、前記パワーアップ信号ＰＷＲＵＰとＤＰＤ遅延信号ＤＰＤ＿ＤＬＹとの否定論理和演算信号に応答して電源電圧ＶＤＤを前記インバータ２２に出力するスィッチング部２１と、前記インバータ２２の出力信号及びパワーアップ信号ＰＷＲＵＰに応答して否定論理和演算を行い、前記否定論理和演算信号をラッチして出力するラッチ部２３と、該ラッチ部２３の出力信号を所定の内部遅延時間だけ遅延させて前記スィッチング部２１に出力する内部遅延部２４と、を含む。
【００２４】
前記ラッチ部２３の出力信号ＦＤＰＤは、半導体メモリの内部回路に印加される。ここで、前記内部回路は、半導体メモリの内部電圧発生部３０、内部周辺回路制御部４０及びパワーアップ信号発生部５０を含む。
【００２５】
前記内部遅延部２４は、複数のインバータを含むインバータチェーン２４１で構成される。
【００２６】
以下、上記のように構成された本発明の動作を詳しく説明する。
【００２７】
図５は、本発明に係るディープパワーダウンモード進入時間が内部遅延時間より短い場合のタイミング図で、図６は、本発明に係るディープパワーダウンモード進入時間が内部遅延時間より短い場合のシミュレーション図で、図７は、本発明に係るディープパワーダウンモード進入時間が内部遅延時間より長い場合のタイミング図で、図８は、本発明に係るディープパワーダウンモード進入時間が内部遅延時間より長い場合のシミュレーション図である。
【００２８】
まず、図３及び図４に示すように、ＤＰＤ信号発生部１０は、バーストコマンド信号がストップ信号で、クロックイネーブル信号ＣＫＥがローレベルである場合、クロック信号に同期して、ディープパワーダウンモード（ＤＰＤモード）に進入するための信号ＢＤＰＤを出力する。
【００２９】
ディープパワーダウンモードが活性化されると、ＤＰＤ信号遅延制御部２０は、ＤＰＤ信号ＢＤＰＤに応答して、前記ＤＰＤ信号ＢＤＰＤをインバータ２２を通してロー信号にインバータして出力する。
【００３０】
ラッチ部２３は、前記インバータ２２のロー出力信号及びパワーアップ信号ＰＷＲＵＰに応答して否定論理和演算を行い、信号ＦＤＰＤを出力する。ここで、ＤＰＤモードでのパワーアップ信号ＰＷＲＵＰがロー信号であるので、ラッチ部２３の出力信号ＦＤＰＤはハイ信号である。
【００３１】
次いで、インバータチェーン２４１で構成された内部遅延部２４は、前記ラッチ部２３の出力信号ＦＤＰＤに応答して所定の内部遅延時間だけ遅延させ、前記スィッチング部２１にＤＰＤ遅延信号ＤＰＤ＿ＤＬＹとしてハイ信号を出力する。
【００３２】
スィッチング部２１は、前記ＤＰＤ遅延信号ＤＰＤ＿ＤＬＹと前記パワーアップ信号ＰＷＲＵＰとの否定論理和演算信号に応答してターンオンされるので、電源電圧ＶＤＤを前記インバータ２２に供給する。
【００３３】
このとき、ディープパワーダウンモードが非活性化されると、ＤＰＤ信号発生部１０は、バーストコマンド信号ＢＳＴ及びクロックイネーブル信号ＣＫＥに応答して、ＤＰＤ信号ＢＤＰＤとしてロー信号を出力する。
【００３４】
ＤＰＤ信号遅延制御部２０は、前記ＤＰＤ信号ＢＤＰＤに応答して、前記ＤＰＤ信号ＢＤＰＤをインバータ２２を通してハイ信号にインバータして出力する。
【００３５】
ラッチ部２３は、前記インバータ２２のハイ出力信号及びパワーアップ信号ＰＷＲＵＰに応答して否定論理和演算を行い、出力信号ＦＤＰＤとしてロー信号を出力する。
【００３６】
次いで、インバータチェーン２４１で構成された内部遅延部２４は、前記ラッチ部２３の出力信号ＦＤＰＤに応答して所定の内部遅延時間だけ遅延させ、前記スィッチング部２１にＤＰＤ遅延信号ＤＰＤ＿ＤＬＹとしてロー信号を出力する。
【００３７】
スィッチング部２１は、前記ＤＰＤ遅延信号ＤＰＤ＿ＤＬＹとしてのロー信号と前記パワーアップ信号ＰＷＲＵＰとの否定論理和演算信号に応答してターンオンされ、電源電圧ＶＤＤを前記インバータ２２に供給して動作する。
【００３８】
図５及び図６に示すように、前記動作において、ＤＰＤモード進入後に終了するＤＰＤモード進入時間が前記ＤＰＤ遅延時間より短い場合、前記ＤＰＤ遅延信号ＤＰＤ＿ＤＬＹがハイレベルに遷移する前にＤＰＤ信号ＢＤＰＤはロー信号になる。
【００３９】
したがって、前記スィッチング部２１は、前記ＤＰＤ遅延信号ＤＰＤ＿ＤＬＹとしてのロー信号と前記パワーアップ信号ＰＷＲＵＰとしてのロー信号との否定論理和演算信号に応答してターンオフされるので、電源電圧ＶＤＤを前記インバータ２２に供給しない。
【００４０】
すなわち、図５及び図６に示すように、ＤＰＤモード進入時間（ＢＤＰＤハイ区間）がＤＰＤ遅延時間（内部遅延区間）より短い場合、内部ＤＰＤ信号ＦＤＰＤは、内部遅延時間が経過するまで、活性化信号（ＦＤＰＤハイ区間）として出力され、活性化状態に維持される。なお、ＦＤＰＤハイ区間は、ＤＰＤ信号の活性化時間である。つまり、ＤＰＤ信号遅延制御部２０は、ＤＰＤ信号の遅延時間に応じてＤＰＤ信号の活性化時間を決定することになる。
【００４１】
また、図７及び図８に示すように、前記動作において、ＤＰＤモード進入後に終了するＤＰＤモード進入時間が前記ＤＰＤ遅延時間より長い場合、前記ＤＰＤ遅延信号ＤＰＤ＿ＤＬＹがハイレベルに遷移した後もＤＰＤ信号ＢＤＰＤがハイレベルであるので、内部ＤＰＤ信号ＦＤＰＤは、ＤＰＤモード進入時間が経過するまで活性化状態に維持される。つまり、ＤＰＤ信号遅延制御部２０は、ＤＰＤ信号によって（例えば、ＢＤＰＤハイ区間によって）、ＤＰＤ信号の活性化時間（ＦＤＰＤハイ区間）を決定することになる。
【００４２】
その結果、本発明は、ＤＰＤモード進入時間とは関係なしに、ディープパワーダウンモード時間を所定の内部遅延時間だけ維持させることで、ＤＰＤモード進入時間が短い場合も、内部回路の初期化に必要な時間を充分に補償することができる。
【図面の簡単な説明】
【００４３】
【図１】従来のディープパワーダウンモード制御回路のブロック図である。
【図２】従来のディープパワーダウンモード制御回路のタイミング図である。
【図３】本発明に係るディープパワーダウンモード制御回路のブロック図である。
【図４】本発明に係るディープパワーダウンモード信号遅延制御回路の回路図である。
【図５】本発明に係るディープパワーダウンモード進入時間が内部遅延時間より短い場合のタイミング図である。
【図６】本発明に係るディープパワーダウンモード進入時間が内部遅延時間より短い場合のシミュレーション図である。
【図７】本発明に係るディープパワーダウンモード進入時間が内部遅延時間より長い場合のタイミング図である。
【図８】本発明に係るディープパワーダウンモード進入時間が内部遅延時間より長い場合のシミュレーション図である。
【符号の説明】
【００４４】
１０  ＤＰＤ信号発生部
２０  ＤＰＤ信号遅延制御部
３０  内部電圧発生部
４０  内部周辺回路制御部
５０  パワーアップ信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008130223.tif 000008
【図７】
2008130223.tif 000009
【図８】
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