(57)【要約】【課題】キャパシタとビット線コンタクトとの間で発生するショートを抑制しつつ、キャパシタの十分な容量を確保することが可能な半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板２００内に形成されたトランジスタのソース・ドレイン領域２０３と、ソース・ドレイン領域２０３の一方に接続され、下部電極２１３と容量絶縁膜２１４と上部電極２１５とから構成されるキャパシタと、下部電極２１３の側面上に形成された絶縁体からなるスペーサ膜２１２と、キャパシタの上方に形成されたビット線２２１と、ビット線２２１とソース・ドレイン領域２０３の他方とを接続する導電膜プラグ２０９とを備えている。スペーサ膜２１２により、下部電極２１３と導電膜プラグ２０９の絶縁性が保たれる。【選択図】図１
2008227226.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１の不純物拡散層および第２の不純物拡散層と、前記半導体基板のうち平面的に見て前記第１の不純物拡散層と前記第２の不純物拡散層との間に位置する領域の上に形成されたゲート電極とを有するＭＩＳトランジスタと、
前記半導体基板および前記ゲート電極の上に形成された第１の層間絶縁膜と、
前記第１の不純物拡散層上に形成され、前記第１の層間絶縁膜を貫通する第１のコンタクトプラグと、
前記第２の不純物拡散層上に形成され、前記第１の層間絶縁膜を貫通する第２のコンタクトプラグと、  
前記第１の層間絶縁膜上に形成され、前記第１のコンタクトプラグの上面に達する第１の開口部を有する第２の層間絶縁膜と、
前記第２のコンタクトプラグ上に形成され、前記第２の層間絶縁膜を貫通する第３のコンタクトプラグと、
前記第２の層間絶縁膜上に形成され、平面的に見て前記第１の開口部と少なくとも一部が重なる位置に第２の開口部を有する第３の層間絶縁膜と、
前記第１の開口部の側面から前記第２の開口部の側面にわたって形成され、絶縁体から構成されるスペーサ膜と、
前記第１の開口部の底面および前記スペーサ膜の側面の上に形成された下部電極と、前記下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有するキャパシタとを備えている半導体装置。
【請求項２】
前記スペーサ膜は、ＳｉＯ２、ＳｉＮ、およびＳｉＣのうち少なくともいずれか１つを含む請求項１に記載の半導体装置。
【請求項３】
前記スペーサ膜の膜厚は、２ｎｍ以上３０ｎｍ以下である請求項１または２に記載の半導体装置。
【請求項４】
前記スペーサ膜の側面の一部は、前記第３のコンタクトプラグの側面に接している請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記第２の開口部は平面的に見て一部が前記第３のコンタクトプラグと重なっており、前記第３のコンタクトプラグのうち前記第２の開口部と重複する部分上にも前記スペーサ膜は形成されている請求項４に記載の半導体装置。
【請求項６】
前記スペーサ膜の膜厚は、前記第３のコンタクトプラグのうち前記第２の開口部と重複する部分の幅よりも大きい請求項５に記載の半導体装置。
【請求項７】
前記キャパシタの上方に設けられた配線層内に配置され、前記第３のコンタクトプラグを介して前記第２の不純物拡散層に接続されるビット線をさらに備えている請求項１〜６のうちいずれか１つに記載の半導体装置。
【請求項８】
前記スペーサ膜および前記下部電極は、少なくとも２つ以上の層間絶縁膜にわたって形成され、前記容量絶縁膜および前記上部電極は、少なくとも３つ以上の層間絶縁膜にわたって形成される請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項９】
半導体基板上に設けられたゲート電極と、前記半導体基板内に設けられた第１の不純物拡散層および第２の不純物拡散層とを有するＭＩＳトランジスタを形成する工程（ａ）と、
前記半導体基板および前記ゲート電極の上に第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層および前記第２の不純物拡散層にそれぞれ接続される第１のコンタクトプラグおよび第２のコンタクトプラグを形成する工程（ｂ）と、
前記半導体基板の全面上に、第２の層間絶縁膜を形成した後、前記第２の層間絶縁膜を貫通し、前記第２のコンタクトプラグに接続される第３のコンタクトプラグを形成する工程（ｃ）と、
前記第２の層間絶縁膜および前記第３のコンタクトプラグの上に第３の層間絶縁膜を形成した後、前記第２の層間絶縁膜を貫通し、前記第１のコンタクトプラグの上面に達する第１の開口部と、前記第３の層間絶縁膜を貫通する第２の開口部とを形成する工程（ｄ）と、
前記第１の開口部および前記第２の開口部の内面から前記第３の層間絶縁膜の上面にわたって、絶縁膜を堆積する工程（ｅ）と、  
前記絶縁膜のうち、前記第１の開口部の底面に形成された部分および前記第３の層間絶縁膜の上面に形成された部分を除去することで、前記第１の開口部および前記第２の開口部の側面上にスペーサ膜を形成する工程（ｆ）と、
前記第１の開口部の底面および前記スペーサ膜の側面の上に、下部電極を形成する工程（ｇ）と、
前記下部電極上に容量絶縁膜を形成した後、前記容量絶縁膜上に上部電極を形成することで、前記下部電極と前記容量絶縁膜と前記上部電極とを有するキャパシタを形成する工程（ｈ）とを備えている半導体装置の製造方法。
【請求項１０】
前記工程（ｆ）では、エッチバックにより前記第３の層間絶縁膜を除去する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｄ）では、前記第１の開口部および前記第２の開口部を形成する際に、前記第３のコンタクトプラグの上面の一部および側面を露出させる請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｄ）の後、且つ、前記工程（ｅ）の前に、前記第３のコンタクトプラグのうち、前記第２の開口部と平面的に見て重なる部分を除去する工程をさらに備えている請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第３の層間絶縁膜および前記上部電極の上に、前記第１の開口部および前記第２の開口部を埋める第４の層間絶縁膜を形成する工程（ｉ）と、
前記第３の層間絶縁膜および前記第４の層間絶縁膜を貫通し、前記第３のコンタクトプラグに接続される第４のコンタクトプラグを形成する工程（ｊ）と、
前記第４の層間絶縁膜および前記第４のコンタクトプラグの上に、前記第２のコンタクトプラグ、第３のコンタクトプラグ、および第４のコンタクトプラグを介して、前記第２の不純物拡散層に接続されるビット線を形成する工程（ｋ）とをさらに備えている請求項９〜１２のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭ（Dynamic Random Access Memory）など、キャパシタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＤＲＡＭなどのチップ中を占有するキャパシタ面積の縮小化が要求されている。しかし、メモリー部を安定に動作させるためには一定以上のキャパシタの容量値が必要とされる。このため、シリンダ型、コンケーブ型等、立体構造を有するキャパシタを用いて、その電極面積を拡大することにより、キャパシタの占有面積が縮小化されても十分な容量値を確保している。
【０００３】
図７は、従来の半導体装置の構成を示す断面図である。図７に示すように、半導体集積回路装置の縮小化が進行すると、ＣＵＢ（Capacitor-Under-Bit line)構造を有するキャパシタの場合、ソース領域またはドレイン領域のいずれか一方とビット線とを接続する導電性プラグを形成する際に、高アスペクト比のコンタクトホールを形成するのが難しいという新たな問題が生じる。
【０００４】
そこで、ビット線とソース領域またはドレイン領域の一方とを接続する導電性プラグを２段に分割して形成するのではなく、３段に分割して形成された３段スタック構造コンタクトが提案されている（特許文献１参照）。図８（ａ）〜（ｇ）は、従来の３段スタック構造を有するコンタクトを備えた半導体装置の製造方法を示す断面図である。以下、従来の半導体装置の製造方法について図８（ａ）〜（ｇ）を用いて説明する。
【０００５】
まず、図８（ａ）に示す工程では、チャネル領域（図示せず）を形成したシリコン基板６００上にゲート絶縁膜６０１およびゲート電極６０２を形成した後、イオン注入によりソース・ドレイン領域６０３を形成する。その後、シリコン基板６００の全面上に第１の層間絶縁膜６０４を成膜する。次に、リソグラフィおよびドライエッチングにより、第１の層間絶縁膜６０４を貫通し、ソース・ドレイン領域６０３の上面に達するコンタクトホールをそれぞれ形成する。そして、各コンタクトホールに例えばタングステン、チタン、窒化チタンなどを埋めることにより、ビット線とソース・ドレイン領域６０３のいずれか一方とを接続する第１の導電膜プラグ６０６と、キャパシタとソース・ドレイン領域６０３のいずれか一方とを接続する導電膜プラグ６０５とを形成する。
【０００６】
次に、図８（ｂ）に示す工程では、第１の層間絶縁膜６０４、導電膜プラグ６０５、および第１の導電膜プラグ６０６の上に、エッチングストップ膜６０７および第２の層間絶縁膜６０８を順次成膜する。続いて、第２の層間絶縁膜６０８およびおよびエッチングストップ膜６０７を貫通し、少なくとも第１の導電膜プラグ６０６の上面を露出させるコンタクトホールを形成し、該コンタクトホールにタングステン、チタン、窒化チタンなどを埋めることにより、第２の導電膜プラグ６０９を形成する。
【０００７】
次に、図８（ｃ）に示す工程では、第２の層間絶縁膜６０８および第２の導電膜プラグ６０９の上に第３の層間絶縁膜６１０を成膜する。その後、第３の層間絶縁膜６１０、第２の層間絶縁膜６０８、およびエッチングストップ膜６０７を貫通し、導電膜プラグ６０５の上面を露出させるキャパシタ用ホール６１１を形成する。
【０００８】
次に、図８（ｄ）に示す工程では、キャパシタ用ホール６１１の内面から第３の層間絶縁膜６１０の上面にわたって、窒化チタンなどからなる下部電極形成膜を成膜する。続いて、ＣＭＰ処理または全面エッチバック処理を行うことにより、下部電極形成膜のうち第３の層間絶縁膜６１０の上面に形成された部分を除去する。これにより、キャパシタ用ホール６１１の内面上に下部電極６１２が形成される。
【０００９】
次に、図８（ｅ）に示す工程では、下部電極６１２および第３の層間絶縁膜６１０の上に容量絶縁膜６１３および窒化チタン膜などからなる上部電極６１４を順次成膜する。
【００１０】
次に、図８（ｆ）に示す工程では、リソグラフィおよびドライエッチングにより、容量絶縁膜６１３および上部電極６１４のうち、第２の導電膜プラグ６０９の上方に位置する部分を除去する。その後、第３の層間絶縁膜６１０および上部電極６１４の上に、第４の層間絶縁膜６１５を形成する。続いて、第４の層間絶縁膜６１５および第３の層間絶縁膜６１０を貫通し、第２の導電膜プラグ６０９の上面に達するコンタクトホール６１６を形成する。
【００１１】
次に、図８（ｇ）に示す工程では、コンタクトホール６１６にタングステン、チタン、および窒化チタン等を埋め込むことにより、第３の導電膜プラグ６１７を形成する。その後、第４の層間絶縁膜６１５および第３の導電膜プラグ６１７の上にエッチングストップ膜６１８および第５の層間絶縁膜６１９を順次成膜する。次に、第５の層間絶縁膜６１９およびエッチングストップ膜６１８を貫通し、少なくとも第３の導電膜プラグ６１７の上面を露出させるビット線用ホールを形成する。そして、ビット線用ホールに銅、タンタル、窒化タンタルなどを埋め込むことにより、第１の導電膜プラグ６０６、第２の導電膜プラグ６０９、および第３の導電膜プラグ６１７を介してソース・ドレイン領域６０３に接続されるビット線６２０を形成する。
【００１２】
以上の工程を経て、従来の半導体装置を製造することができる。この方法では、ビット線とソース・ドレイン領域とを接続する導電膜プラグは３段に分割して形成される。
【特許文献１】特開２００５−９３７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、チップ中を占めるキャパシタ面積の縮小化がさらに進行すると、キャパシタの容量値を確保するため、キャパシタ用ホール６１１の開口径を可能な限り第２の導電膜プラグ６０９側に拡大する必要がある。上述の従来の半導体装置の製造方法では、第２の導電膜プラグ６０９を形成した後にキャパシタ用ホール６１１を開口するため、キャパシタ用ホール６１１の開口径を大きくし過ぎると、キャパシタ用ホール６１１を形成する際のフォトマスクの重ね合わせずれが生じた場合、第２の導電膜プラグ６０９とキャパシタの下部電極６１２との間でショートが発生するおそれがある。
【００１４】
図３（ａ）は、従来の半導体装置における第２の導電膜プラグ６０９およびキャパシタ用ホール６１１の構成を示すレイアウト図である。図３（ａ）に示すように、第２の導電膜プラグ６０９とキャパシタ用ホール６１１との距離４０１として、第２の導電膜プラグ６０９の寸法ばらつき４０２（約８ｎｍ）、キャパシタ用ホール６１１の寸法ばらつき４０３（約２０ｎｍ）、フォトマスクの重ね合わせずれ４０４（約２０ｎｍ）、および第２の導電膜プラグ６０９と下部電極６１２の間のショートを防ぐために必要な層間絶縁膜の膜厚４０５（約１５ｎｍ）を少なくとも考慮しなければならない。よって、従来の方法では、第２の導電膜プラグ６０９とキャパシタ用ホール６１１との距離４０１は、上述の考慮すべき寸法の和である約６３ｎｍよりも縮小することができないため、キャパシタ用ホール６１１を第２の導電膜プラグ６０９側に拡大するのは難しい。
【００１５】
上記に鑑み、本発明は、キャパシタとビット線コンタクトとの間で発生するショートを抑制しつつ、キャパシタの十分な容量を確保することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された第１の不純物拡散層および第２の不純物拡散層と、前記半導体基板のうち平面的に見て前記第１の不純物拡散層と前記第２の不純物拡散層との間に位置する領域の上に形成されたゲート電極とを有するＭＩＳトランジスタと、前記半導体基板および前記ゲート電極の上に形成された第１の層間絶縁膜と、前記第１の不純物拡散層上に形成され、前記第１の層間絶縁膜を貫通する第１のコンタクトプラグと、前記第２の不純物拡散層上に形成され、前記第１の層間絶縁膜を貫通する第２のコンタクトプラグと、前記第１の層間絶縁膜上に形成され、前記第１のコンタクトプラグの上面に達する第１の開口部を有する第２の層間絶縁膜と、前記第２のコンタクトプラグ上に形成され、前記第２の層間絶縁膜を貫通する第３のコンタクトプラグと、前記第２の層間絶縁膜上に形成され、平面的に見て前記第１の開口部と少なくとも一部が重なる位置に第２の開口部を有する第３の層間絶縁膜と、前記第１の開口部の側面から前記第２の開口部の側面にわたって形成され、絶縁体から構成されるスペーサ膜と、前記第１の開口部の底面および前記スペーサ膜の側面の上に形成された下部電極と、前記下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有するキャパシタとを備えている。  
【００１７】
この構成によれば、下部電極の側面上に絶縁体から構成されるスペーサ膜を備えているため、該スペーサ膜により第３のコンタクトプラグと下部電極の間でショートが発生するのを抑制することができる。このため、第３のコンタクトプラグと下部電極との間の第２の層間絶縁膜の膜厚を薄くすることができるので、従来の半導体装置よりもキャパシタと第３のコンタクトプラグとの距離を小さくすることが可能となり、第１の開口部および第２の開口部の開口径を広くしてキャパシタの容量を大きくすることができる。従って、ビット線コンタクトとキャパシタとのショートの発生を抑制しつつ、微細化されても十分な容量を有するキャパシタを備えた半導体装置を実現することができる。
【００１８】
また、前記スペーサ膜の側面の一部は、前記第３のコンタクトプラグの側面に接してもよい。この構成では、例えば第１の開口部および第２の開口部を前記第３のコンタクトプラグの側面まで拡大することができるため、より第１の開口部および第２の開口部の開口径を大きくすることができる。その結果、キャパシタの容量を大きくすることができ、半導体装置の安定な記憶動作が可能となる。
【００１９】
なお、前記キャパシタの上方に設けられた配線層内に配置され、前記第３のコンタクトプラグを介して前記第２の不純物拡散層に接続されるビット線をさらに備えていてもよい。この場合、ＣＵＢ構造を有する半導体装置の高容量化に有用である。
【００２０】
また、本発明の半導体装置の製造方法は、半導体基板上に設けられたゲート電極と、前記半導体基板内に設けられた第１の不純物拡散層および第２の不純物拡散層とを有するＭＩＳトランジスタを形成する工程（ａ）と、前記半導体基板および前記ゲート電極の上に第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層および前記第２の不純物拡散層にそれぞれ接続される第１のコンタクトプラグおよび第２のコンタクトプラグを形成する工程（ｂ）と、前記半導体基板の全面上に、第２の層間絶縁膜を形成した後、前記第２の層間絶縁膜を貫通し、前記第２のコンタクトプラグに接続される第３のコンタクトプラグを形成する工程（ｃ）と、前記第２の層間絶縁膜および前記第３のコンタクトプラグの上に第３の層間絶縁膜を形成した後、前記第２の層間絶縁膜を貫通し、前記第１のコンタクトプラグの上面に達する第１の開口部と、前記第３の層間絶縁膜を貫通する第２の開口部とを形成する工程（ｄ）と、前記第１の開口部および前記第２の開口部の内面から前記第３の層間絶縁膜の上面にわたって、絶縁膜を堆積する工程（ｅ）と、前記絶縁膜のうち、前記第１の開口部の底面に形成された部分および前記第３の層間絶縁膜の上面に形成された部分を除去することで、前記第１の開口部および前記第２の開口部の側面上にスペーサ膜を形成する工程（ｆ）と、前記第１の開口部の底面および前記スペーサ膜の側面の上に、下部電極を形成する工程（ｇ）と、前記下部電極の上に容量絶縁膜を形成した後、前記容量絶縁膜上に上部電極を形成することで、前記下部電極と前記容量絶縁膜と前記上部電極とを有するキャパシタを形成する工程（ｈ）とを備えている。
【００２１】
この方法によれば、工程（ｆ）で第１の開口部および第２の開口部の側面上に絶縁体からなるスペーサ膜を形成することで、第３のコンタクトプラグとキャパシタとのショートの発生を抑制することができる。また、スペーサ膜を第１の開口部および第２の開口部の形成後に設けることで、第１の開口部と第３のコンタクトプラグとの間隔のマージンを小さくすることができる。このため、工程（ｄ）では、従来の方法に比べ、第３のコンタクトプラグと第１の開口部および第２の開口部との距離を小さくすることが可能となる。その結果、第１の開口部および第２の開口部の開口径を広くすることができ、キャパシタの容量を増大させることができる。従って、本発明の半導体装置の製造方法を用いると、ビット線コンタクトとキャパシタのショートを抑制しつつ、十分な容量を有するキャパシタを備え、微細化されても安定な記憶動作を行うことが可能な半導体装置を製造することができる。
【００２２】
また、前記工程（ｄ）では、前記第１の開口部および前記第２の開口部を形成する際に、前記第３のコンタクトプラグの上面の一部および側面を露出させてもよい。なお、この場合、前記工程（ｄ）の後、且つ、前記工程（ｅ）の前に、前記第３のコンタクトプラグのうち、前記第２の開口部と平面的に見て重なる部分を除去する工程をさらに備えていてもよい。
【００２３】
この方法によれば、工程（ｄ）で第３のコンタクトプラグが露出する位置に第１の開口部および第２の開口部を形成し、その後、第３のコンタクトプラグの露出させた部分を除去する。これにより、工程（ｆ）では、層間絶縁膜を介さずに、スペーサ膜を第３のコンタクトプラグの側面に接するように形成することができる。その結果、第３のコンタクトプラグとキャパシタの絶縁性を確保しつつ、第１の開口部および第２の開口部の開口径をより拡大させることができる。従って、この方法を用いれば、微細化されてもキャパシタの十分な容量を確保することができ、安定な記憶動作を行うことが可能な信頼性の高い半導体装置を実現することができる。
【発明の効果】
【００２４】
本発明の半導体装置およびその製造方法によれば、ビット線コンタクトとキャパシタとの間に絶縁膜を設けることにより、微細化されても、安定な記憶動作を行うことが可能な信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。図１は、本実施形態に係る半導体装置の構成を示す断面図である。
【００２６】
図１に示すように、本実施形態の半導体装置は、半導体基板２００と、半導体基板２００内に形成されたソース・ドレイン領域２０３、半導体基板２００上に形成されたゲート絶縁膜２０１およびゲート電極２０２を有するＭＩＳトランジスタと、半導体基板２００およびゲート電極２０２の上に形成された第１の層間絶縁膜２０４と、第１の層間絶縁膜２０４を貫通し、ソース・ドレイン領域２０３の各々にそれぞれ接続される第１の導電膜プラグ２０５および第２の導電膜プラグ２０６と、第１の層間絶縁膜２０４上に形成された第１のエッチングストップ膜２０７と、第１のエッチングストップ膜２０７上に形成された第２の層間絶縁膜２０８と、第１のエッチングストップ膜２０７および第２の層間絶縁膜２０８を貫通し、第２の導電膜プラグ２０６に接続される第３の導電膜プラグ２０９と、第３の導電膜プラグ２０９および第２の層間絶縁膜２０８の上に形成された第３の層間絶縁膜２１０とを備えている。
【００２７】
ここで、第３の層間絶縁膜２１０および第２の層間絶縁膜２０８は、第１の層間絶縁膜２０４および第１の導電膜プラグ２０５の上面に達するキャパシタ用開口部を有しており、該キャパシタ用開口部の側面上には、例えばＳｉＯ２などの絶縁体からなるスペーサ膜２１２が形成されている。
【００２８】
さらに、本実施形態の半導体装置は、スペーサ膜２１２の側面およびキャパシタ用開口部の底面の上に形成された下部電極２１３と、下部電極２１３およびスペーサ膜２１２の上に形成された容量絶縁膜２１４と、容量絶縁膜２１４の上に形成された上部電極２１５とから構成されるキャパシタと、第３の層間絶縁膜２１０およびキャパシタの上に形成される第４の層間絶縁膜２１６と、第３の層間絶縁膜２１０および第４の層間絶縁膜２１６を貫通し、第３の導電膜プラグ２０９に接続される第４の導電膜プラグ２１８と、第４の導電膜プラグ２１８および第４の層間絶縁膜２１６の上に順次形成された第２のエッチングストップ膜２１９および第５の層間絶縁膜２２０と、第２のエッチングストップ膜２１９および第５の層間絶縁膜２２０を貫通し、第２の導電膜プラグ２０６、第３の導電膜プラグ２０９、および第４の導電膜プラグ２１８を介して、ソース・ドレイン領域２０３と接続されるビット線２２１とを備えている。
【００２９】
本実施形態の半導体装置の特徴は、下部電極２１３の側面上に絶縁体から構成されるスペーサ膜２１２を備えていることにある。この構成では、スペーサ膜２１２により第３の導電膜プラグ２０９と下部電極２１３の間でショートが発生するのを抑制することができる。このため、従来よりも第３の導電膜プラグ２０９と下部電極２１３との間の第２の層間絶縁膜２０８の膜厚を薄くすることができるので、キャパシタと第３の導電膜プラグ２０９との距離を小さくすることが可能となり、キャパシタ用開口部の開口径を広くしてキャパシタの容量を大きくすることができる。従って、本実施形態の半導体装置によれば、ビット線コンタクトとキャパシタとのショートの発生を抑制しつつ、微細化されても十分な容量を有するキャパシタを備えた半導体装置を実現することができる。
【００３０】
続いて、本実施形態の半導体装置の製造方法について説明する。図２（ａ）〜（ｉ）は、本実施形態の製造方法を示す断面図である。
【００３１】
まず、図２（ａ）に示す工程では、チャネル領域（図示せず）が形成された例えばシリコンなどからなる半導体基板２００上にゲート絶縁膜２０１およびゲート電極２０２を順次形成した後、ゲート電極２０２をマスクとして、半導体基板２００内にイオン注入することによりソース・ドレイン領域２０３を形成する。その後、半導体基板２００およびゲート電極２０２の上に、第１の層間絶縁膜２０４を成膜する。次いで、リソグラフィおよびドライエッチングにより、第１の層間絶縁膜２０４を貫通し、ソース・ドレイン領域２０３の上面に達するコンタクトホールを形成する。そして、コンタクトホールに例えばタングステン、チタン、および窒化チタンなどを埋めることにより、ソース・ドレイン領域２０３の各々に接続される第１の導電膜プラグ２０５および第２の導電膜プラグ２０６を形成する。
【００３２】
次に、図２（ｂ）に示す工程では、第１の層間絶縁膜２０４、第１の導電膜プラグ２０５、および第２の導電膜プラグ２０６の上に、第１のエッチングストップ膜２０７および第２の層間絶縁膜２０８を順次成膜する。この時、第２の層間絶縁膜２０８の膜厚は約３００ｎｍである。次に、第２の層間絶縁膜２０８および第１のエッチングストップ膜２０７を貫通し、第２の導電膜プラグ２０６の上面に達するコンタクトホールを形成する。この時、コンタクトホールの開口径は約１６０ｎｍである。続いて、コンタクトホールにタングステン、チタンまたは窒化チタン等を埋めることにより、第３の導電膜プラグ２０９を形成する。
【００３３】
次に、図２（ｃ）に示す工程では、第２の層間絶縁膜２０８および第３の導電膜プラグ２０９の上に、膜厚が例えば１５０ｎｍで第３の層間絶縁膜２１０を成膜する。次に、第３の層間絶縁膜２１０および第１のエッチングストップ膜２０７を貫通し、第１の導電膜プラグ２０５の上面および第１の層間絶縁膜２０４の上面の一部を露出させるキャパシタ用開口部２１１を形成する。この時、キャパシタ用開口部２１１の開口径は約４００ｎｍである。
【００３４】
次に、図２（ｄ）に示す工程では、キャパシタ用開口部２１１の内面から第３の層間絶縁膜２１０の上面にわたって、例えばＳｉＯ２からなる絶縁膜２１２ａをＣＶＤ法により成膜する。この時、絶縁膜２１２ａの膜厚は５ｎｍである。ここで、図８に示す従来の方法で作製した半導体装置では、キャパシタ用ホール６１１をエッチングする際に形状がばらつくことにより、図３（ａ）に示すショートを抑制するための層間絶縁膜の膜厚４０５（約１５ｎｍ）が局所的に薄くなる場合がある。しかし、本工程のようにＣＶＤ法にて成膜した絶縁膜２１２ａは良好な膜厚均一性を示すため、本実施形態の半導体装置の製造方法では、下部電極と導電膜プラグとの間の絶縁性を保つのに必要な最小膜厚で絶縁膜２１２ａを設計できる。
【００３５】
次に、図２（ｅ）に示す工程では、エッチバック処理により絶縁膜２１２ａのうち、キャパシタ用開口部２１１の底面および第３の層間絶縁膜２１０の上面に形成された部分を除去する。これにより、キャパシタ用開口部２１１の側面上に、絶縁体からなるスペーサ膜２１２を形成することができる。
【００３６】
次に、図２（ｆ）に示す工程では、半導体基板２００の全面上に、例えば窒化チタンなどからなる下部電極形成膜（図示せず）を形成した後、ＣＭＰ処理または全面エッチバック処理を行うことにより、下部電極形成膜のうち第３の層間絶縁膜２１０の上面に形成された部分を除去する。これにより、キャパシタ用開口部２１１の底面からスペーサ膜２１２の側面にわたって、下部電極２１３を形成することができる。
【００３７】
次に、図２（ｇ）に示す工程では、下部電極２１３およびスペーサ膜２１２の上に、容量絶縁膜２１４および窒化チタンなどからなる上部電極形成膜２１５ａを順次成膜する。
【００３８】
次に、図２（ｈ）に示す工程では、リソグラフィおよびドライエッチングにより、容量絶縁膜２１４および上部電極形成膜２１５ａのうち、第３の導電膜プラグ２０９の上方に位置する部分を除去し、下部電極２１３と容量絶縁膜２１４と上部電極２１５とから構成されるキャパシタを形成する。この時、容量絶縁膜２１４および上部電極形成膜２１５ａを除去した部分の開口径は約１６０ｎｍである。続いて、第３の層間絶縁膜２１０および上部電極２１５の上に、第４の層間絶縁膜２１６を成膜する。この時、第４の層間絶縁膜２１６の膜厚は約１５０ｎｍである。次に、第３の層間絶縁膜２１０および第４の層間絶縁膜２１６を貫通し、第３の導電膜プラグ２０９の上面に達するコンタクトホール２１７を形成する。この時、コンタクトホール２１７の開口径は約１１０ｎｍである。
【００３９】
次に、図２（ｉ）に示す工程では、コンタクトホール２１７にタングステン、チタン、および窒化チタン等を埋めることにより、第４の導電膜プラグ２１８を形成する。その後、第４の層間絶縁膜２１６および第４の導電膜プラグ２１８の上に、第２のエッチングストップ膜２１９および第５の層間絶縁膜２２０を順次成膜する。次に、第５の層間絶縁膜２２０および第２のエッチングストップ膜２１９を貫通し、第４の導電膜プラグ２１８の上面に達する溝を形成し、該溝に銅、タンタル、窒化タンタルなどを埋め込む。これにより、第２の導電膜プラグ２０６、第３の導電膜プラグ２０９、および第４の導電膜プラグ２１８を介してソース・ドレイン領域２０３に接続されるビット線２２１を形成することができる。以上の工程を経て、図１に示す本実施形態の３段スタック構造を有するビット線コンタクトを備えた半導体装置を製造することができる。
【００４０】
本実施形態の製造方法の特徴は、図２（ｅ）に示す工程で、キャパシタ用開口部２１１の側面上に絶縁体からなるスペーサ膜２１２を形成したことにある。これにより、第３の導電膜プラグ２０９とキャパシタとのショートの発生を抑制することができるため、図２（ｃ）に示す工程では、従来の方法に比べ、第３の導電膜プラグ２０９とキャパシタ用開口部２１１との距離を小さくすることが可能となる。その結果、キャパシタ用開口部２１１の開口径を広くすることができ、キャパシタの容量を増大させることができる。
【００４１】
ここで、図３（ｂ）を用いて、スペーサ膜２１２の効果を具体的に説明する。図３（ｂ）は、図２（ｅ）に示す工程における半導体装置のレイアウトを表す上面図である。同図に示すように、スペーサ膜２１２を形成することで、従来の方法では考慮されていた、ショートを防ぐための層間絶縁膜の膜厚４０５（約１５ｎｍ）は不要となる。その結果、本実施形態の半導体装置において、第３の導電膜プラグ２０９とキャパシタ用開口部２１１との距離４０１ｂは、第３の導電膜プラグ２０９の寸法ばらつき４０２ｂ（約８ｎｍ）、キャパシタ用開口部２１１の寸法ばらつき４０３ｂ（約２０ｎｍ）、およびフォトマスクの重ね合わせずれ４０４ｂ（約２０ｎｍ）の総和から、スペーサ膜２１２の膜厚分４０６（約５ｎｍ）を差し引いた４３ｎｍとなる。従って、本実施形態の半導体装置の製造方法を用いると、従来の半導体装置の製造方法（図３（ａ）参照）に比べてビット線コンタクトとキャパシタの距離を約２０ｎｍ縮小することができる。
【００４２】
なお、スペーサ膜２１２の膜厚は、２ｎｍ以上３０ｎｍ以下であることが好ましく、２ｎｍ以上１５ｎｍ以下であればより好ましい。なお、スペーサ膜２１２の膜厚が２ｎｍ以上１５ｎｍ以下であれば、従来のショートを防ぐための層間絶縁膜の膜厚４０５（約１５ｎｍ）より薄いスペーサ膜２１２を用いることで、ビット線コンタクトとキャパシタとの絶縁性を確保できるため、半導体装置の微細化に有用である。
。また、スペーサ膜３１２の材料として、ＳｉＯ２の代わりに、ＳｉＮ、ＳｉＣ、およびこれらを混合した材料からなる絶縁膜を用いてもよい。
【００４３】
以上説明したように、スペーサ膜２１２によりビット線コンタクトとキャパシタとの絶縁性が保たれるため、キャパシタ用開口部２１１の開口径を大きくすることができ、キャパシタの容量を増加させることができる。従って、本実施形態の半導体装置の製造方法を用いれば、ビット線コンタクトとキャパシタのショートを抑制しつつ、十分な容量を有するキャパシタを備え、微細化されても安定な記憶動作を行うことが可能な半導体装置を実現することができる。
【００４４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。なお、本実施形態の半導体装置は、一部の構成のみが上述の第１の実施形態の半導体装置と異なっているため、同様な部分については省略する。図４は、本実施形態の半導体装置の構成を示す断面図である。
【００４５】
図４に示すように、本実施形態の半導体装置は、上述の第１の実施形態の半導体装置と同様に、下部電極３１３の側面上に絶縁体からなるスペーサ膜３１２を備えている。第１の実施形態の半導体装置と異なる点は、ビット線コンタクト側に形成されたスペーサ膜３１２のうち、第２の層間絶縁膜３０８内に形成された部分の側面と第３の導電膜プラグ３０９の側面とが接している点である。
【００４６】
本実施形態の半導体装置によれば、第３の導電膜プラグ３０９と下部電極３１３との間に、絶縁膜からなるスペーサ膜３１２が備えられているため、下部電極３１３と第３の導電膜プラグ３０９とのショートの発生を抑制することができる。また、スペーサ膜３１２を設けることで、キャパシタ用開口部を第３の導電膜プラグ３０９の側面まで拡大することができるため、第１の実施形態の半導体装置に比べキャパシタの容量をより増加させることができ、半導体装置の安定な記憶動作が可能となる。
【００４７】
続いて、本実施形態の半導体装置の製造方法について説明する。図５（ａ）〜（ｉ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００４８】
最初に、上述の図２（ａ）、（ｂ）に示す工程と同様にして、図５（ａ）に示す工程までを行う。次に、図５（ｂ）に示す工程では、第２の層間絶縁膜３０８および第３の導電膜プラグ３０９の上に、膜厚が例えば１５０ｎｍで第３の層間絶縁膜３１０を成膜する。次に、第２の層間絶縁膜３０８および第３の層間絶縁膜３１０を貫通し、第１のエッチングストップ膜３０７の上面に達するキャパシタ用開口部３１１を形成する。この時、第３の導電膜プラグ３０９の上面の一部および側面を露出させることで、段差を有するキャパシタ用開口部３１１を形成する。
【００４９】
次に、図５（ｃ）に示す工程では、エッチバック処理により、第３の導電膜プラグ３０９のうち、キャパシタ用開口部３１１と平面的に見て重なる部分を除去することで、キャパシタ用開口部３１１を拡大させる。この時、使用するエッチングガスとしてＣｌを主に含んだガスを使用することで、第３の導電膜プラグ３０９の一部を選択的に除去することができる。次に、エッチングガスを変えてエッチバック処理を行い、キャパシタ用開口部３１１の底面に形成された第１のエッチングストップ膜３０７を除去する。
【００５０】
次に、図５（ｄ)に示す工程では、ＣＶＤ法を用いて、キャパシタ用開口部３１１の内面から第３の層間絶縁膜３１０の上面にわたって、例えば膜厚が５ｎｍで、ＳｉＯ２などからなる絶縁膜３１２ａを成膜する。ここで、本工程のようにＣＶＤ法にて成膜した絶縁膜３１２ａは良好な膜厚均一性を示すため、本実施形態の半導体装置の製造方法では、下部電極と導電膜プラグとの間の絶縁性を保つのに必要な最小膜厚で絶縁膜３１２ａを設計できる。
【００５１】
次に、図５（ｅ）に示す工程では、エッチバック処理により、絶縁膜３１２ａのうちキャパシタ用開口部３１１の底面および第３の層間絶縁膜３１０の上面に形成された部分を除去する。これにより、キャパシタ用開口部３１１の側面上に絶縁体からなるスペーサ膜３１２を形成することができる。
【００５２】
次に、図５（ｆ）に示す工程では、キャパシタ用開口部３１１の底面からスペーサ膜３１２の側面にわたって、窒化チタンなどからなる下部電極形成膜（図示せず）を形成した後、ＣＭＰ処理またはエッチバック処理を行うことにより、第３の層間絶縁膜３１０上に形成された下部電極形成膜を除去する。これにより、キャパシタ用開口部３１１の底面からスペーサ膜３１２の側面にわたって、下部電極３１３を形成することができる。
【００５３】
次に、図５（ｇ）に示す工程では、下部電極３１３およびスペーサ膜３１２の上に、容量絶縁膜３１４および窒化チタンなどからなる上部電極形成膜３１５ａを順次成膜する。
【００５４】
次に、図５（ｈ）に示す工程では、リソグラフィおよびドライエッチングにより容量絶縁膜３１４および上部電極形成膜３１５ａのうち、第３の導電膜プラグ３０９の上方に位置する部分を除去し、下部電極３１３と容量絶縁膜３１４と上部電極３１５とから構成されるキャパシタを形成する。この時、容量絶縁膜３１４および上部電極形成膜３１５ａを除去した部分の開口径は約１６０ｎｍである。続いて、第３の層間絶縁膜３１０および上部電極３１５の上に、例えば１５０ｎｍの膜厚で第４の層間絶縁膜３１６を成膜する。その後、第３の層間絶縁膜３１０および第４の層間絶縁膜３１６を貫通し、第３の導電膜プラグ３０９の上面に達するコンタクトホール３１７を形成する。この時、コンタクトホール３１７の開口径は約１１０ｎｍである。
【００５５】
次に、図５（ｉ）に示す工程では、コンタクトホール３１７にタングステン、チタンおよび窒化チタン等を埋めることにより、第４の導電膜プラグ３１８を形成する。その後、第４の層間絶縁膜３１６および第４の導電膜プラグ３１８の上に、第２のエッチングストップ膜３１９および第５の層間絶縁膜３２０を順次成膜する。次に、第５の層間絶縁膜３２０および第２のエッチングストップ膜３１９を貫通し、第３の導電膜プラグ３０９の上面に達する溝を形成し、該溝に銅、タンタル、窒化タンタル等を埋め込む。これにより、第２の導電膜プラグ３０６、第３の導電膜プラグ３０９、および第４の導電膜プラグ３１８を介して、ソース・ドレイン領域３０３に接続されるビット線３２１を形成することができる。以上の工程を経て、図４に示す本実施形態の３段スタック構造を有するビット線コンタクトを備えた半導体装置を製造することができる。
【００５６】
本実施形態の半導体装置の製造方法の特徴は、図５（ｂ）に示す工程で、第３の導電膜プラグ３０９の一部が露出する位置にキャパシタ用開口部３１１を形成することにある。この方法によれば、図５（ｅ）に示す工程で、層間絶縁膜を介さずに、スペーサ膜３１２を第３の導電膜プラグ３０９の側面に接するように形成することができる。その結果、第３の導電膜プラグ３０９とキャパシタの絶縁性を確保しつつ、第１の実施形態の半導体装置の製造方法に比べて、キャパシタ用開口部３１１の開口径をより拡大させることができる。従って、本実施形態の半導体装置の製造方法を用いれば、微細化されてもキャパシタの十分な容量を確保することができ、安定な記憶動作を行うことが可能な信頼性の高い半導体装置を実現することができる。
【００５７】
また、図５（ｃ）に示す工程を備えることで、キャパシタ用開口部３１１を形成する際に、マスクの重ね合わせずれが生じた場合でも、第３の導電膜プラグ３０９のうちキャパシタ用開口部３１１と平面的に見て重なる部分を除去して段差を解消することができるため、後の工程で良好な膜厚均一性を有するスペーサ膜３１２を形成することが可能となる。すなわち、正常に動作可能な範囲であれば第３の導電膜プラグ３０９の一部を除去できるため、マスクの重ね合わせずれを考慮することなく、比較的容易にキャパシタ用開口部３１１を形成することができる。
【００５８】
一方、図６に示すように、図５（ｃ）に示す工程を省略してもよい。図６は、本実施形態の半導体装置の製造方法における変形例を示す断面図である。同図に示すように、本実施形態の半導体装置の製造方法では、図５（ｃ）に示す工程を省略して、キャパシタ用開口部３１１の一部と第３の導電膜プラグ３０９とが平面的に見て重なっている状態で、キャパシタ用開口部３１１の側面上にスペーサ膜３１２を形成してもよい。この場合、スペーサ膜３１２の膜厚は、キャパシタ用開口部３１１と第３の導電膜プラグ３０９とが平面的に見て重なっている部分のゲート長方向における幅４０７よりも大きいことが好ましい。これにより、図５（ｅ）に示す工程でエッチバック処理を行う際に、絶縁膜３１２ａのうち第３の導電膜プラグ３０９の上面に形成された部分が、キャパシタ用開口部３１１の底面に形成された部分と同時に除去されるのを抑制することができる。なお、この方法を用いると、製造工程を簡略化することができる。
【００５９】
また、本発明では、キャパシタがビット線の下方に配置されたＣＵＢ（Capacitor Under Bit line）構造を有する半導体装置について説明したが、これに限定されるものではなく、キャパシタがビット線の上方に配置されたＣＯＢ（Capacitor Over Bit line）構造を有する半導体装置であってもよい。なお、本発明では、スペーサ膜および下部電極が２層にわたって形成された半導体装置を挙げたが、３層以上にわたって設けられていてもよい。また、ソース・ドレイン領域とビット線とを接続するビット線コンタクトを３段に分割して形成したが、４段以上に分割して形成してもよい。
【産業上の利用可能性】
【００６０】
本発明の半導体装置およびその製造方法は、ＤＲＡＭなどキャパシタを備えた半導体装置の微細化に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態の半導体装置の構成を示す断面図である。
【図２】（ａ）〜（ｉ）は、第１の実施形態の半導体装置の製造方法を示す断面図である。
【図３】（ａ）は、従来の半導体装置の構成を示すレイアウト図であり、（ｂ）は、図２（ｅ）に示す工程における半導体装置の構成を示すレイアウト図である。
【図４】本発明の第２の実施形態の半導体装置の構成を示す断面図である。
【図５】（ａ）〜（ｉ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。
【図６】は、第２の実施形態に係る半導体装置の製造方法の変形例を示す断面図である。
【図７】従来の半導体装置の構成を示す断面図である。
【図８】（ａ）〜（ｇ）は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００６２】
２００      半導体基板 
２０１      ゲート絶縁膜 
２０２      ゲート電極 
２０３      ソース・ドレイン領域 
２０４      第１の層間絶縁膜 
２０５      第１の導電膜プラグ 
２０６      第２の導電膜プラグ 
２０７      第１のエッチングストップ膜 
２０８      第２の層間絶縁膜 
２０９      第３の導電膜プラグ 
２１０      第３の層間絶縁膜 
２１１      キャパシタ用開口部 
２１２      スペーサ膜 
２１２ａ    絶縁膜 
２１３      下部電極 
２１４      容量絶縁膜 
２１５      上部電極 
２１５ａ    上部電極形成膜 
２１６      第４の層間絶縁膜 
２１７      コンタクトホール 
２１８      第４の導電膜プラグ 
２１９      第２のエッチングストップ膜 
２２０      第５の層間絶縁膜 
２２１      ビット線 
３０３      ソース・ドレイン領域 
３０６      第２の導電膜プラグ 
３０７      第１のエッチングストップ膜 
３０８      第２の層間絶縁膜 
３０９      第３の導電膜プラグ 
３１０      第３の層間絶縁膜 
３１１      キャパシタ用開口部 
３１２      スペーサ膜 
３１２ａ    絶縁膜 
３１３      下部電極 
３１４      容量絶縁膜 
３１５      上部電極 
３１５ａ    上部電極形成膜 
３１６      第４の層間絶縁膜 
３１７      コンタクトホール 
３１８      第４の導電膜プラグ 
３１９      第２のエッチングストップ膜 
３２０      第５の層間絶縁膜 
３２１      ビット線 
４０１      第２の導電膜プラグ６０９とキャパシタ用ホール６１１との距離
４０１ｂ    第３の導電膜プラグ２０９とキャパシタ用開口部２１１との距離
４０２      第２の導電膜プラグ６０９の寸法ばらつき  
４０２ｂ    第３の導電膜プラグ２０９の寸法ばらつき
４０３      キャパシタ用ホール６１１の寸法ばらつき
４０３ｂ    キャパシタ用開口部２１１の寸法ばらつき
４０４、４０４ｂ      フォトマスクの重ね合わせずれ
４０５      層間絶縁膜の膜厚
４０６      スペーサ膜２１２の膜厚分
４０７      ゲート長方向における幅  
６００      シリコン基板 
６０１      ゲート絶縁膜 
６０２      ゲート電極 
６０３      ソース・ドレイン領域 
６０４      第１の層間絶縁膜 
６０５      導電膜プラグ 
６０６      第１の導電膜プラグ 
６０７      エッチングストップ膜 
６０８      第２の層間絶縁膜 
６０９      第２の導電膜プラグ 
６１０      第３の層間絶縁膜 
６１１      キャパシタ用ホール 
６１２      下部電極 
６１３      容量絶縁膜 
６１４      上部電極 
６１５      第４の層間絶縁膜 
６１６      コンタクトホール 
６１７      第３の導電膜プラグ 
６１８      エッチングストップ膜 
６１９      第５の層間絶縁膜 
６２０      ビット線
【図１】
2008227226.tif 000003
【図２】
2008227226.tif 000004
【図３】
2008227226.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008227226.tif 000009
【図８】
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