(57)【要約】【課題】組立実装時の応力による半導体チップの層間絶縁膜の剥がれや破壊を抑制する。【解決手段】複数の素子形成領域が形成された半導体ウェハ上に、低誘電率膜１０８を含む絶縁膜および配線により構成された多層配線構造を形成する工程と、半導体ウェハの各素子形成領域を覆うとともに当該素子形成領域の外縁部が選択的に開口されたマスク膜を用い、半導体ウェハの上部から絶縁膜に電子線または紫外線を照射し、マスク膜の開口した領域に対応する箇所の低誘電率膜１０８を改質して当該低誘電率膜１０８に改質領域１２０を形成する工程と、半導体ウェハを、各素子形成領域の改質領域１２０上または当該改質領域１２０よりも外周のダイシングラインに沿って切断して個別化する工程とにより半導体チップ１００を製造する。【選択図】図１
2008130753.tif 000002
【特許請求の範囲】
【請求項１】
複数の素子形成領域が形成された半導体ウェハ上に、低誘電率膜を含む絶縁膜および配線により構成された多層配線構造を形成する工程と、
前記半導体ウェハの各前記素子形成領域を覆うとともに当該素子形成領域の外縁部が選択的に開口されたマスク膜を用い、前記半導体ウェハの上部から前記絶縁膜に電子線または紫外線を照射し、前記マスク膜の開口した領域に対応する箇所の前記低誘電率膜を改質して当該低誘電率膜に改質領域を形成する工程と、
前記半導体ウェハを、各前記素子形成領域の前記改質領域上または当該改質領域よりも外周のダイシングラインに沿って切断して個別化する工程と、
を含む半導体チップの製造方法。
【請求項２】
請求項１に記載の半導体チップの製造方法において、
前記多層配線構造を形成する工程は、前記低誘電率膜を含む絶縁膜および配線により構成されたローカル配線層を形成する工程と、その上に絶縁膜および配線により構成されたグローバル配線層を形成する工程とを含み、
前記改質領域を形成する工程は、前記ローカル配線層を形成する工程と前記グローバル配線層を形成する工程との間に行われる半導体チップの製造方法。
【請求項３】
請求項１に記載の半導体チップの製造方法において、
前記改質領域を形成する工程は、当該改質領域を形成する領域近傍に、エッチングにより溝を形成する工程を含み、当該溝を形成した後に、前記半導体ウェハの上部から前記絶縁膜に電子線またはＵＶを照射し、前記マスク膜の開口した領域に対応する箇所の前記低誘電率膜を改質する半導体チップの製造方法。
【請求項４】
請求項３に記載の半導体チップの製造方法において、
前記溝は、前記ダイシングラインの幅よりも幅が狭く形成された半導体チップの製造方法。
【請求項５】
請求項１から４いずれかに記載の半導体チップの製造方法において、
前記改質領域は、前記低誘電率膜の他の領域よりも密度が高く形成された半導体チップの製造方法。
【請求項６】
請求項１から５いずれかに記載の半導体チップの製造方法において、
前記低誘電率膜は、ポーラス膜により構成され、前記改質領域は、前記低誘電率膜の他の領域よりも空孔率が低い半導体チップの製造方法。
【請求項７】
請求項１から６いずれかに記載の半導体チップの製造方法において、
前記低誘電率膜は、炭素含有膜により構成され、前記改質領域は、前記低誘電率膜の他の領域よりも炭素濃度が低い半導体チップの製造方法。
【請求項８】
半導体ウェハおよびその上に形成され、低誘電率膜を含む絶縁膜および配線により構成された多層配線構造をダイシングラインに沿って分離した半導体チップであって、
前記多層配線構造の前記低誘電率膜の外周部に、電子線または紫外線の照射により当該低誘電率膜を改質した改質領域が形成され、前記改質領域は前記多層配線構造に選択的に形成された半導体チップ。
【請求項９】
請求項８に記載の半導体チップにおいて、
前記多層配線構造は、前記低誘電率膜を含む絶縁膜および配線により構成されたローカル配線層と、その上に形成され、絶縁膜および配線により構成されたグローバル配線層とを含み、
前記ローカル配線層の前記絶縁膜の外周部に、前記電子線または紫外線の照射により各前記絶縁膜を改質した改質領域が形成され、前記グローバル配線層の前記絶縁膜の外周部には前記電子線または紫外線の照射による改質領域が形成されていない半導体チップ。
【請求項１０】
請求項８または９に記載の半導体チップにおいて、
前記低誘電率膜において、前記改質領域は、当該低誘電率膜の他の領域よりも密度が高く形成された半導体チップ。
【請求項１１】
請求項８から１０いずれかに記載の半導体チップにおいて、
前記低誘電率膜は、ポーラス膜により構成され、前記低誘電率膜において、前記改質領域は、当該低誘電率膜の他の領域よりも空孔率が低い半導体チップ。
【請求項１２】
請求項８から１１いずれかに記載の半導体チップにおいて、
前記低誘電率膜は、炭素含有膜により構成され、前記低誘電率膜において、前記改質領域は、当該低誘電率膜の他の領域よりも炭素濃度が低い半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体チップおよびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化に伴い、多層配線構造の層間絶縁膜として、比誘電率がＳｉＯ２より低いいわゆるlow-k膜（低誘電率膜）が用いられるようになっている。低誘電率膜には様々な種類があるが、一般的に密着性や機械強度が弱い。
【０００３】
特許文献１（特開２０００−１００９４４号公報）には、ウェハ周辺部において、有機系材料からなる低誘電率有機系材料膜にＵＶ光を照射し、表面に表面硬化領域を形成する技術が記載されている。これにより、低誘電率有機系材料膜の表面に機械的強度が高い表面硬化領域が形成され、ＣＭＰ（化学的機械的研磨）時の膜剥がれの発生が抑えられるとされている。
【０００４】
ところで、半導体ウェハをダイシングする際に、まずレーザで多層配線構造に溝を形成し（レーザグルービング）、その後に半導体ウェハをダイシングする方法がとられることがある（特許文献２）。
【特許文献１】特開２０００−１００９４４号公報
【特許文献２】特開２００６−１４０３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、低誘電率膜は密着性や機械強度が弱いため、半導体ウェハ上に多層配線構造を形成した後、半導体ウェハをダイシングしてチップ化し、樹脂で封止する際にチップ端部で層間絶縁膜の剥離が生じるという問題があった。特許文献１に記載の技術では、半導体ウェハ周辺部において、有機系材料の表面が硬化されるだけなので、半導体ウェハをダイシングしてチップ化した後に樹脂で封止する際の層間絶縁膜の剥離を抑えることはできない。
【課題を解決するための手段】
【０００６】
本発明によれば、
複数の素子形成領域が形成された半導体ウェハ上に、低誘電率膜を含む絶縁膜および配線により構成された多層配線構造を形成する工程と、
前記半導体ウェハの各前記素子形成領域を覆うとともに当該素子形成領域の外縁部が選択的に開口されたマスク膜を用い、前記半導体ウェハの上部から前記絶縁膜に電子線または紫外線を照射し、前記マスク膜の開口した領域に対応する箇所の前記低誘電率膜を改質して当該低誘電率膜に改質領域を形成する工程と、
前記半導体ウェハを、各前記素子形成領域の前記改質領域上または当該改質領域よりも外周のダイシングラインに沿って切断して個別化する工程と、
を含む半導体チップの製造方法が提供される。
【０００７】
本発明によれば、
半導体ウェハおよびその上に形成され、低誘電率膜を含む絶縁膜および配線により構成された多層配線構造をダイシングラインに沿って分離した半導体チップであって、
前記多層配線構造の前記低誘電率膜の外周部に、電子線または紫外線の照射により当該低誘電率膜を改質した改質領域が形成され、前記改質領域は前記多層配線構造に選択的に形成された半導体チップが提供される。
【０００８】
以上の半導体チップの製造方法および半導体チップによれば、低誘電率膜を含む多層配線構造を有する半導体装置において、低誘電率膜の半導体チップ周辺部（ダイシングライン近傍）のみを電子線（ＥＢ）または紫外線（ＵＶ）等の励起光を用いて硬化・改質させることができる。これにより、半導体チップ周辺部の低誘電率膜の膜強度を増大させ、密着性も増大させることができる。そのため、組立実装時の応力による層間絶縁膜の剥がれや破壊を抑制することができ、機械的信頼性の高い半導体チップを実現できる。さらに、チップ周辺部の低誘電率膜のみにＥＢまたはＵＶ等が照射されるため、半導体チップ内部の回路領域の低誘電率膜は硬化、改質されず、比誘電率の増大は発生しない。
【０００９】
なお、たとえば特許文献２に記載されたように、レーザで多層配線構造に溝を形成するレーザグルービングという技術が知られている。レーザグルービングでは、レーザが照射された箇所では絶縁膜が溶融等して切断される。この技術では、レーザ照射により多層配線構造に溝を形成するため、レーザの強度を高くする必要があり、レーザ深さ方向の制御が困難である。そのため、レーザが半導体ウェハまで達し、半導体ウェハのシリコンが溶解したり、飛び散りによるコンタミネーションが生じるという問題がある。このような問題を解決するためには、たとえば特許文献２に記載されたように、保護膜を設ける等の処理が必要となる。
【００１０】
本発明においては、ＥＢまたはＵＶ等の励起光により多層配線構造に溝を形成するのではなく、低誘電率膜の膜特性を変化させることを目的としている。そのため、励起光は半導体ウェハを改質しない程度の強度とすることができる。つまり、改質領域は、多層配線構造に選択的に形成され、半導体ウェハには形成されない。これにより、半導体ウェハのシリコンが溶解したり、飛び散りによるコンタミネーションが生じるという問題は生じない。また、このような目的のため、本発明の半導体チップの製造方法においては、ＥＢまたはＵＶ等の励起光を照射する際に、照射対象の多層配線構造上に所定パターンのマスク膜を形成し、マスク膜上からＥＢまたはＵＶ等の励起光を半導体ウェハ全面に一括照射することができる。これにより、スループットを高めることもできる。また、マスク膜を用いて照射するので、励起光の照射領域を微細に設定することもでき、半導体チップを微細化することもできる。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、組立実装時の応力による半導体チップの層間絶縁膜の剥がれや破壊を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同一の符号を付し、以下の説明において共通する説明を適宜省略する。
【００１３】
（第１の実施の形態）
図１は、本実施の形態における半導体チップ１００の構成を示す断面図である。
半導体チップ１００は、半導体基板１０２、その上に形成されたトランジスタ１０３を含むトランジスタ形成層１０４、その上に形成されたエッチング阻止膜１０６、低誘電率膜１０８、およびローカル配線１１０を含む多層配線構造、その上に形成された絶縁膜１１２およびグローバル配線１１１を含む多層配線構造であるグローバル配線層１１３、さらにその上に形成されたエッチングストッパ膜１１４およびパッシベーション層１１６、ならびにこれらを封止する封止樹脂１３０を含む。トランジスタ形成層１０４、ならびにエッチング阻止膜１０６、低誘電率膜１０８、およびローカル配線１１０を含む多層配線構造によりローカル配線層１０５が構成される。
【００１４】
本実施の形態において、ローカル配線１１０およびグローバル配線１１１は、銅を主成分とする銅配線により構成することができる。低誘電率膜１０８は、比誘電率が３．３以下、好ましくは２．９以下とすることができる。低誘電率膜１０８としては、たとえば、ＳｉＯＣ（Ｈ）膜やＳｉＬＫ（登録商標）等の炭素含有膜、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、またはこれらのポーラス膜を用いることができる。エッチング阻止膜１０６は、たとえば、ＳｉＣ膜、ＳｉＣＮ膜またはＳｉＯＮ膜等により構成することができる。さらに、グローバル配線層１１３において、絶縁膜１１２は、たとえばＳｉＯ２膜とエッチング阻止膜１０６と同様のエッチング阻止膜との積層膜により構成することができる。
【００１５】
なお、本実施の形態において、ローカル配線層１０５の外周には、改質領域１２０が形成されている。改質領域１２０は、その層を構成する絶縁膜にＥＢ（Electron Beam：電子線）またはＵＶ（紫外線）を照射することにより形成される。紫外線の波長は、たとえば１００ｎｍ以上４００ｎｍ以下とすることができる。とくに、低誘電率膜１０８にＥＢまたはＵＶを照射することにより、改質領域１２０において、他の領域よりも膜密度が高くなる、機械的強度が高まる、接着強度が高まる等の効果が生じる。なお、改質領域１２０においては、比誘電率も他の領域よりも高くなる。しかし、本実施の形態において、半導体チップ周辺部の絶縁膜（低誘電率膜１０８）のみにＥＢまたはＵＶが照射されるため、半導体チップ内部の回路領域の低誘電率膜１０８は硬化、改質されず、比誘電率も上昇しない。
【００１６】
低誘電率膜１０８としてポーラス膜を用いた場合、改質領域１２０では、改質されていないもとの低誘電率膜１０８よりも空孔率が低くなる。また、低誘電率膜１０８として炭素含有膜を用いた場合、改質領域１２０では、改質されていないもとの低誘電率膜１０８よりも炭素濃度が低くなる。炭素濃度の減少は、ＳＩＭＳ（二次イオン質量分析法）やＸＰＳ（Ｘ線光電子分光分析法）などの測定により、簡単に観測できる。
【００１７】
図２は、半導体装置２００の構成を示す上面図である。半導体装置２００は、複数の素子形成領域２０２と、その外周に配置された外周領域２０４とが形成された半導体ウェハ２０１を含む。素子形成領域２０２には、回路が形成される。外周領域２０４には、ダイシングラインが設けられる。素子形成領域２０２は、略四辺形を有し、四辺の外周に外周領域２０４が形成される。
【００１８】
このような構成の半導体装置２００をダイシングラインに沿ってダイシングすることにより、半導体装置２００が個別化される。半導体装置２００を個別化した後、封止樹脂１３０で封止することにより、図１に示した半導体チップ１００が得られる。すなわち、平面視において、半導体チップ１００は、略四辺形を有し、低誘電率膜１０８では四辺の外周に改質領域１２０が形成される。
【００１９】
図３および図４は、図１に示した半導体チップ１００の製造手順の一部の一例を示す工程断面図である。図３は、半導体装置２００を個別化する前、すなわち半導体ウェハ２０１をダイシングする前の状態を示す。以下、図１および図２も参照して説明する。
【００２０】
まず、半導体基板１０２（半導体ウェハ２０１）上にローカル配線層１０５を形成する（図３（ａ））。ローカル配線層１０５の多層配線構造は、通常のダマシン法等により形成することができる。
【００２１】
つづいて、半導体装置２００の各素子形成領域２０２の回路が形成された領域を覆うとともに素子形成領域２０２の外縁部を選択的に開口したレジスト膜１４０をマスク膜として用い、半導体ウェハ２０１上部からローカル配線層１０５にＥＢ（またはＵＶ）を照射する（図３（ｂ））。これにより、レジスト膜１４０の開口した領域に対応する箇所の低誘電率膜１０８が改質され、改質領域１２０が形成される。次いで、レジスト膜１４０を除去する（図３（ｃ））。
【００２２】
図５は、図２に示した半導体装置２００の上面図の拡大図である。
図５（ａ）に示すように、本実施の形態において、外周領域２０４は、ダイシングライン２０６よりも幅広く形成されている。図５（ｂ）は、図３（ｂ）に対応し、素子形成領域２０２上にレジスト膜１４０が形成された構成を示す上面図である。図５（ｃ）は、図３（ｃ）に対応し、外周領域２０４に改質領域１２０が形成された構成を示す上面図である。
【００２３】
その後、図４に示したように、ローカル配線層１０５上にグローバル配線層１１３を形成する。グローバル配線層１１３も通常のダマシン法等により形成することができる。つづいて、グローバル配線層１１３上にエッチングストッパ膜１１４およびパッシベーション層１１６をこの順で積層する（図４（ａ））。次いで、ダイシングライン２０６に沿ってダイシングを行う。これにより、半導体装置２００が個別化される（図４（ｂ））。さらにその後、個別化されたチップを封止樹脂で封止する。これにより、図１に示した構成の半導体チップ１００が得られる。
【００２４】
本実施の形態において、ダイシングライン２０６が改質領域１２０上かつ改質領域１２０よりも外周に形成されている。そのため、ダイシングライン２０６に沿って半導体装置２００を個別化すると、各半導体チップの低誘電率膜１０８の最外周部分に改質領域１２０が形成されることになる。これにより、半導体チップ周辺部の低誘電率膜の膜強度を増大させ、密着性も増大させることができる。
【００２５】
また、以上では、外周領域２０４全体に改質領域１２０を形成する例を示したが、図６に示したように、ダイシングライン２０６よりも内周側のチップ周辺領域のみに選択的に改質領域１２０を形成するようにしてもよい。このようにしても、ダイシングライン２０６に沿って半導体装置２００をダイシングしたときに、各半導体チップの低誘電率膜１０８の最外周部分に改質領域１２０が形成されることになる。これにより、半導体チップ周辺部の低誘電率膜の膜強度を増大させ、密着性も増大させることができる。
【００２６】
また、改質領域１２０は、素子形成領域２０２の回路が形成された領域よりも外周に形成されていれば、半導体チップの最外周に形成されていなくてもよい。このようにしても、改質領域１２０において低誘電率膜の膜強度を増大させ、密着性も増大させることができる。そのため、改質領域１２０内部の回路部分を保護することができる。たとえば、通常、素子形成領域２０２には、回路を保護するシールリングが設けられるが、改質領域１２０は、シールリングの外周に形成されていればよい。
【００２７】
以上のように、低誘電率膜１０８を含むローカル配線層１０５を形成した後、グローバル配線層１１３の形成前に、上部からＥＢ（またはＵＶ）を照射することにより、低誘電率膜１０８の改質を効率よく行うことができる。後述するように、ＥＢ照射により電子を深く侵入させるためには、電子エネルギーを高くしなければならない。本実施の形態で説明したように、ローカル配線層１０５を形成した後にＥＢ照射を行うことにより、それほど高くない電子エネルギーでもローカル配線層１０５中の低誘電率膜１０８を改質して改質領域１２０を形成することができる。
【００２８】
なお、以上では、ローカル配線層１０５を形成した後に改質領域１２０を形成するための露光を行ったが、半導体装置２００において、最上層の低誘電率膜１０８が形成された後に露光を行うようにすることができる。たとえば、グローバル配線層１１３中にも低誘電率膜１０８が含まれるような場合は、最上層の低誘電率膜１０８が形成された後に露光を行うことができる。
【００２９】
（第２の実施の形態）
図７は、本実施の形態における半導体チップ１００の製造手順の一例を示す工程断面図である。
ここでは、半導体基板１０２上にローカル配線層１０５、グローバル配線層１１３、エッチングストッパ膜１１４、およびパッシベーション層１１６を形成した後に改質領域１２０を形成するためにＥＢ（またはＵＶ）を照射する点で第１の実施の形態において図３および図４を参照して説明した例と異なる。
【００３０】
まず、半導体基板１０２上にローカル配線層１０５、グローバル配線層１１３、エッチングストッパ膜１１４、パッシベーション層１１６、およびパッド１４２をこの順で形成する（図７（ａ））。パッド１４２はアルミニウムにより構成することができる。
【００３１】
つづいて、パッド１４２上に、半導体装置２００の各素子形成領域２０２の回路が形成された領域を覆うとともに素子形成領域２０２の外縁部を選択的に開口したレジスト膜１４４を形成し、レジスト膜１４４をマスク膜として用い、パッド１４２をパターニングする（図７（ｂ））。これにより、パッド１４２にレジスト膜１４４のパターンが転写される。
【００３２】
レジスト膜１４４を除去した後、パッド１４２をマスク膜として、半導体ウェハ２０１上からＥＢ（またはＵＶ）を照射する（図７（ｃ））。このときＥＢ（またはＵＶ）の照射領域に存在する絶縁膜が何らかの影響を受けるが、とくに低誘電率膜１０８が改質される。これにより、パッド１４２の開口した領域に対応する箇所の低誘電率膜１０８が改質され、改質領域１２０が形成される。ここで、アルミニウムにより構成されたパッド１４２をマスク膜として用いることにより、ＥＢ（またはＵＶ）の照射強度を高めても、マスク膜の機能を充分保つようにすることができる。
【００３３】
ただし、マスク膜としての機能を保持できるのであれば、パッシベーション層１１６を形成後、パッド１４２を形成する前に、パッシベーション層１１６上にレジスト膜１４４と同様のパターンを有するレジスト膜を形成し、そのレジスト膜をマスク膜として半導体ウェハ２０１上からＥＢ（またはＵＶ）を照射してもよい。
【００３４】
（第３の実施の形態）
図８は、本実施の形態における半導体チップ１００の構成を示す断面図である。
本実施の形態において、ＥＢ（またはＵＶ）を照射する前に多層配線構造に溝を形成する点で第１の実施の形態と異なる。
【００３５】
図９から図１１は、本実施の形態における半導体チップ１００の製造手順を示す工程断面図である。
まず、第２の実施の形態で図７を参照して説明したのと同様に、半導体基板１０２上にローカル配線層１０５、グローバル配線層１１３、エッチングストッパ膜１１４、パッシベーション層１１６、およびパッド１４２を形成する（図９（ａ））。
【００３６】
つづいて、パッド１４２上に、所定パターンを有するレジスト膜１４４を形成する（図９（ｂ））。レジスト膜１４４は、改質領域１２０を形成する領域近傍が開口し、それ以外の領域が覆われた構成を有する。次いで、レジスト膜１４４をマスクとしてパッド１４２、パッシベーション層１１６、エッチングストッパ膜１１４、グローバル配線層１１３、およびローカル配線層１０５を順次エッチングする。これにより、溝１２４が形成される（図９（ｃ））。
【００３７】
その後、パッド１４２をマスク膜として、半導体ウェハ２０１上からＥＢ（またはＵＶ）を照射する（図１０（ａ））。本実施の形態において、改質領域１２０を形成したい領域近傍に溝１２４が形成されているため、改質領域１２０を効率よく形成することができる。このとき、照射領域に存在する絶縁膜が何らかの影響を受けるが、とくに低誘電率膜１０８が改質され、改質領域１２０が形成される（図１０（ｂ））。なお、溝１２４は、半導体装置２００を切断する目的ではなく、ＥＢ（またはＵＶ）照射を効率よく行うために設けられるため、幅を広く形成する必要はない。たとえば、溝１２４は、ダイシングライン２０６の幅よりも幅が狭くてもよい。そのため、エッチングにより、半導体基板１０２を損傷することなく溝１２４を形成することができる。
【００３８】
つづいて、半導体装置２００上全面に、パッド１４２をパターニングするためのレジスト膜１４６を形成し、露出した箇所のパッド１４２をエッチングにより除去する（図１１（ａ））。次いでレジスト膜１４６を除去し、半導体装置２００上全面にカバー膜１４８を形成する。その後、カバー膜１４８を所定パターンにエッチングする（図１１（ｂ））。この後、半導体装置２００をダイシングして個別化する。
【００３９】
図１２および図１３は、本実施の形態における半導体装置２００の構成を示す上面図である。図１２に示すように、本実施の形態において、溝１２４は、素子形成領域２０２の外周の外周領域２０４に形成される。また、溝１２４は、ダイシングライン２０６の外縁に沿って形成される。図１３は、改質領域１２０が形成された状態を示す図である。ここでは、溝１２４の周囲に改質領域１２０が形成されている。
【００４０】
なお、ここでは、ダイシングにより、溝１２４が形成された領域の一部が除去される例を示したが、溝１２４は、ダイシングライン２０６の内周に形成するようにしてもよい。この場合、図１１（ｂ）に示したように、カバー膜１４８を構成する材料で溝１２４が埋め込まれており、半導体チップの素子形成領域２０２側の層間絶縁膜の側面がカバー膜１４８を構成する材料で保護されており、層間の密着性を高めることができる。また、封止樹脂１３０と接する界面と素子形成領域２０２側の層間絶縁膜とが溝１２４により分離されることになり、強度を高めることもできる。
【００４１】
図１４は、本実施の形態における半導体チップ１００の製造手順の他の例を示す図である。ここでは、溝１２４は、パッド１４２、パッシベーション層１１６、エッチングストッパ膜１１４、およびグローバル配線層１１３にのみ形成される。この状態で、図１０を参照して説明したのと同様に、パッド１４２をマスク膜として、半導体ウェハ２０１上部からＥＢ（またはＵＶ）を照射する。このとき、照射領域に存在する絶縁膜が何らかの影響を受けるが、とくに低誘電率膜１０８が改質され、改質領域１２０が形成される。
【００４２】
この後、図１０〜図１３を参照して説明したのと同様にしてダイシングを行う。これにより、図１５に示した構成の半導体チップ１００が得られる。
【実施例】
【００４３】
（実施例１）
絶縁膜にＥＢを照射した際の電子エネルギーと電子の侵入深さとの関係をシミュレーションした。図１６は、そのシミュレーション結果を示す図である。図示したように、約１０ｋｅＶの電子エネルギーを用いた場合、電子が約１μｍ侵入することが示された。以上の実施の形態においては、ＥＢ照射時の半導体装置２００の表面から改質対象の低誘電率膜１０８までの深さに応じてＥＢの電子エネルギーを決定することができる。
【００４４】
（実施例２）
低誘電率膜１０８としてポーラスＳｉＯＣ膜（膜厚５００ｎｍ）を含む積層膜を用い、電子エネルギー１３ｋｅＶ、温度３５０℃でＥＢを照射した。図１７は、照射時間と比誘電率（ｋ値）との関係、図１８は、照射時間と機械強度（Ｍｏｄｕｌｕｓ）との関係、図１９は、照射時間と密着強度との関係を示す図である。
【００４５】
図１８および図１９に示したように、低誘電率膜１０８にＥＢを照射することにより、機械強度および密着強度が上昇した。また図１７に示したように、ｋ値も上昇した。
【００４６】
また、ＥＢ照射前後の低誘電率膜１０８（ポーラスＳｉＯＣ膜）の断面をＴＥＭ（透過型電子顕微鏡）観察したところ、ＥＢが照射された領域は、他の領域よりも高密度化されている様子が観察された。
【００４７】
このときの膜質をＦＴＩＲスペクトル（Furier Transmittance Infra Red Spectrum）により評価した結果、Ｃ−Ｈ結合由来の３０００ｃｍ-1付近にピークが存在する結合の吸収帯のピーク強度が減少した。これは、ＥＢが照射された領域において、炭素濃度が低下したためと推察される。
【００４８】
また、ＥＢに代えて、ＵＶ（紫外線）光を用いたランプを用いても以上と同様の傾向が確認された。
【００４９】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５０】
第３の実施の形態において、パッド１４２を形成した後に溝１２４を形成する例を示したが、溝は、多層配線構造の積層途中で形成し、その後にＥＢまたはＵＶ照射を行って改質領域１２０を形成した後に、残りの多層配線構造を形成するようにすることもできる。たとえば、ローカル配線層１０５を形成した段階で、ローカル配線層１０５に溝を形成し、ローカル配線層１０５の低誘電率膜１０８の改質を行い、その後にグローバル配線層１１３等を形成するようにすることもできる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態における半導体チップの構成を示す断面図である。
【図２】半導体装置の構成を示す上面図である。
【図３】図１に示した半導体チップの製造手順の一部の一例を示す工程断面図である。
【図４】図１に示した半導体チップの製造手順の一部の一例を示す工程断面図である。
【図５】図２に示した半導体装置の上面図の拡大図である。
【図６】図２に示した半導体装置の他の例の上面図の拡大図である。
【図７】本発明の実施の形態における半導体チップの製造手順の他の例を示す工程断面図である。
【図８】本発明の実施の形態における半導体チップの構成を示す断面図である。
【図９】本発明の実施の形態における半導体チップの製造手順を示す工程断面図である。
【図１０】本発明の実施の形態における半導体チップの製造手順を示す工程断面図である。
【図１１】本発明の実施の形態における半導体チップの製造手順を示す工程断面図である。
【図１２】本発明の実施の形態における半導体装置の構成を示す上面図である。
【図１３】本発明の実施の形態における半導体装置の構成を示す上面図である。
【図１４】本発明の実施の形態における半導体チップの製造手順の他の例を示す図である。
【図１５】本発明の実施の形態における半導体チップの構成を示す断面図である。
【図１６】電子エネルギーと電子の侵入深さとの関係を示す図である。
【図１７】照射時間と低誘電率膜の比誘電率（ｋ値）との関係を示す図である。
【図１８】照射時間と低誘電率膜の機械強度（Ｍｏｄｕｌｕｓ）との関係を示す図である。
【図１９】照射時間と低誘電率膜の密着強度との関係を示す図である。
【符号の説明】
【００５２】
１００ 半導体チップ
１０２ 半導体基板
１０３ トランジスタ
１０４ トランジスタ形成層
１０５ ローカル配線層
１０６ エッチング阻止膜
１０８ 低誘電率膜
１１０ ローカル配線
１１１ グローバル配線
１１２ 絶縁膜
１１３ グローバル配線層
１１４ エッチングストッパ膜
１１６ パッシベーション層
１２０ 改質領域
１２４ 溝
１３０ 封止樹脂
１４０ レジスト膜
１４２ パッド
１４４ レジスト膜
１４６ レジスト膜
１４８ カバー膜
２００ 半導体装置
２０１ 半導体ウェハ
２０２ 素子形成領域
２０４ 外周領域
２０６ ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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