(57)【要約】【課題】体格の大型化を招くことなく、ドレイン領域に印加可能な電圧の上限値をより高めることで低下する静電気耐量を、高く維持することのできる半導体装置を提供する。【解決手段】半導体装置１は、Ｐウェル層１２aの平均アクセプタ濃度と、Ｐウェル層１２ａの厚さとの積が、所定値と電子１個当たりの電荷量との積をＳＯＩ基板１０の形成材料であるシリコンの誘電率で除して得られる値よりも小さくなるように、Ｐウェル層１２ａが形成されている。そうした所定値は、Ｐウェル層１２ａを流れるパンチスルー電流に起因して電流集中が生じることを回避可能な電界強度の上限値に余裕を含めた値が採用されている。【選択図】図１
2008130845.tif 000002
【特許請求の範囲】
【請求項１】
横型ＭＯＳトランジスタ素子が半導体基板に形成された半導体装置であって、
前記半導体基板の表面側及び裏面側の互いに導電型の異なる２層からなる半導体層と、
前記半導体層を構成する２層のうちの前記半導体基板表面側の層の表層部に形成された、第１導電型のソース領域と、
前記半導体層を構成する２層のうちの前記半導体基板表面側の層の表層部において、前記半導体基板面内で前記ソース領域から離間する位置に形成された、第１導電型の第１ドレイン領域と、
前記第１ドレイン領域の表層部に、該第１ドレイン領域よりも高濃度に形成された第１導電型の第２ドレイン領域と、
前記半導体層を構成する２層のうちの前記半導体基板表面側の層の表層部のうち、前記ソース領域と前記第１ドレイン領域との間に位置する部分をチャネル領域とし、前記チャネル領域から前記第１ドレイン領域に渡って、ゲート絶縁膜を介して形成されたゲート電極とを備え、
前記半導体層を構成する２層のうちの前記半導体基板裏面側の層は、電気的に固定されないフローティング状態にあり、
前記ゲート電極への印加電圧を制御しても、前記第１ドレイン領域と前記ソース領域との間を前記チャネル領域を介して流れる電流の量を制御することができなくなったときの、前記第１ドレイン領域直下の部分における電界強度が所定値以下であることを特徴とする半導体装置。
【請求項２】
前記所定値は、前記半導体層を構成する２層のうちの前記半導体基板表面側の層を流れるパンチスルー電流に起因して電流集中が生じることを回避可能な電界強度の上限値に余裕を含めた値である請求項１に記載の半導体装置。
【請求項３】
前記半導体層を構成する２層のうちの前記半導体基板表面側の層の平均不純物濃度と、前記半導体層を構成する２層のうちの前記半導体基板表面側の層における、前記第１ドレイン領域直下の部分の厚さとの積が、前記所定値と電子１個当たりの電荷量との積を前記半導体基板の形成材料の誘電率で除して得られる値よりも小さくなるように、前記半導体層を構成する２層のうちの前記半導体基板表面側の層が形成されている請求項１または２に記載の半導体装置。
【請求項４】
前記第１ドレイン領域の下端部が到達する深さよりも深く、前記第１ドレイン領域と一部が重畳するように、また、前記第２ドレイン領域を囲うように、前記第１ドレイン領域と同程度の濃度で、第１導電型の第３ドレイン領域が形成されている請求項１または２に記載の半導体装置。
【請求項５】
前記第３ドレイン領域は、前記第２ドレイン領域の下方に形成されている請求項４に記載の半導体装置。
【請求項６】
前記半導体層を構成する２層のうちの前記半導体基板表面側の層の、前記第２ドレイン領域の下方に位置する部分は、その他の部分と異なる濃度に形成されている請求項１または２に記載の半導体装置。
【請求項７】
前記半導体層を構成する２層のうちの前記半導体基板表面側の層の、前記第２ドレイン領域の下方に位置する部分は、その他の部分よりも低濃度に形成されている請求項６に記載の半導体装置。
【請求項８】
前記半導体基板は、埋め込み酸化膜を内部に有するＳＯＩ基板であって、
前記半導体層は、前記埋め込み酸化膜上のＳＯＩ層であることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表層部に横型ＭＯＳトランジスタ素子が形成されてなる半導体装置に関する。
【背景技術】
【０００２】
この種の半導体装置としては一般に、例えば図１１（ａ）に示す構造を有する半導体装置が知られている。図１１（ａ）に示すように、半導体装置１００ａでは、埋め込み酸化膜１１１を内部に有するＳＯＩ基板１０１のＳＯＩ層１１２に横型ＭＯＳトランジスタ素子１２０が形成されている。詳しくは、ＳＯＩ層１１２は、ＳＯＩ基板１０１表面側のＰウェル層１１２ａと、ＳＯＩ基板１０１裏面側の埋め込みＮ層１１２ｂとを有しており、横型ＭＯＳトランジスタ素子１２０は、このＰウェル層１１２ａの表層部に形成されている。こうした構造を取ることで、図示しないバイポーラトランジスタ素子と同一の基板に、横型ＭＯＳトランジスタ素子２を混載することのできる半導体装置１００ａとなる。
【０００３】
しかしながら、こうした埋め込みＮ層１１２ｂが形成されたＳＯＩ基板１０１にあっては、「横型ＭＯＳトランジスタ素子を構成するＮ型のドレイン領域１１４ａ及び１１４ｂ／Ｐウェル層１１２ａ／埋め込みＮ層１１２ｂ」といった、寄生ＮＰＮトランジスタ素子１１５が構成されてしまう。そして例えば、半導体装置１００ａに正サージ（静電気放電）などが印加されるようなことがあると、この寄生ＮＰＮトランジスタ素子１１５が動作してしまい、Ｐウェル層１１２ａのごく狭い部分（例えば「１平方ミリメートル」の横型ＭＯＳトランジスタ素子において、「数平方マイクロメートル」以下の領域）を電流が集中して流れる（電流集中）ことがある。こうなると、半導体装置１００ａは、破壊されてしまうことが多い。すなわち、こうした半導体装置１００ａは、その静電気耐量が小さい。ここで、静電気耐量とは、実際には、静電破壊試験を通じて測定される値であり、印加される静電放電に対する当該半導体装置の耐性を評価するための電圧値である。
【０００４】
そこで従来、例えば特許文献１には、埋め込みＮ層１１２ｂを電位的に固定しない、フローティング状態とする技術が記載されている。このようにすると、当該半導体装置１００ａに正（負）サージが印加されようとも、寄生ＮＰＮトランジスタ素子１１５は、そのエミッタがオープンとされているため、動作しない。すなわち、半導体装置１００ａの静電気耐量を小さくする要因である電流集中の発生を抑制することができるようにはなる。
【０００５】
また、この特許文献１には他にも、埋め込みＮ層１１２ｂと第１及び第２ドレイン領域１１４ａ及び１１４ｂとをそれぞれ電気的に接続する技術が記載されている。このようにすると、半導体装置１００ａに正（負）サージが印加されようとも、寄生ＮＰＮトランジスタ素子１１５は、そのコレクタとエミッタがショートされているため、動作しない。これによっても、半導体装置１００ａとしての静電気耐量を小さくする要因である電流集中の発生を抑制することができるようにはなる。
【特許文献１】特許第３２９８４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで近年、こうした半導体装置に対しては、例えば「７０Ｖ〜１３０Ｖ」程度のより高い電圧がドレイン領域に印加されても、破壊に至ることなく、駆動可能であることが求められている。すなわち、ゲート電極への印加電圧を制御することで、ソース領域とドレイン領域との間をチャネル領域を介して流れる電流の量を制御することのできる、ドレイン領域への印加電圧の上限値をより高めることが求められている。
【０００７】
しかしながら、上記従来の技術においては、そうした高い電圧がドレイン領域に印加されると、次のような不具合が生じることを新たに見出した。
【０００８】
すなわち、埋め込みＮ層１１２ｂを電位的に固定しないフローティング状態とした上で、ドレイン領域１１４ａ及び１１４ｂに高い電圧を印加すると、ドレイン領域１１４ａ及び１１４ｂからＰウェル層１１２ａ中を空乏層が伸び、埋め込みＮ層１１２ｂにまで達する。そして、この埋め込みＮ層１１２ｂからドレイン領域１１４ａに向けて電子が流れ、パンチスルー電流が流れるようになる（パンチスルー状態）。こうしたパンチスルー電流に起因して、寄生ＮＰＮトランジスタ素子１１５が動作し、結局、半導体装置１００ａが破壊されることがある。すなわち、非常に高い電圧がドレイン領域に印加される場合、上述したフローティング状態は、半導体装置１００ａの静電気耐量を低下させてしまう。
【０００９】
一方、埋め込みＮ層１１２ｂとドレイン領域１１４ａ及び１１４ｂとを電気的に接続した上で、ドレイン領域１１４ａ及び１１４ｂに高い電圧を印加すると、埋め込みＮ層１１２ｂに対しても高い電圧が印加されることとなる。このとき、例えば、埋め込みＮ層１１２ｂとＰウェル層１１２ａとの間のＰＮ接合に、このＰＮ接合の耐圧を超える電位差が生じると、ドレイン領域１１４ａ及び１１４ｂに印加した電圧が、半導体装置１００ａがパンチスルー状態となるパンチスルー電圧よりも低い場合であっても、そのＰＮ接合がブレークダウンし、寄生ＮＰＮトランジスタ素子１１５がオンしてしまうことがある。すなわち、ゲート電極に印加する電圧を制御したところで、埋め込みＮ層１１２ｂからドレイン領域１１４ａ及び１１４ｂに向けて流れる電流を制御することができなくなる。このように、半導体装置１００ａ全体としての耐圧が、例えば、Ｐウェル層１１２ａと埋め込みＮ層１１２ｂとのＰＮ接合の耐圧によって制限されてしまう。
【００１０】
こうした不具合に対しては、例えば、Ｐウェル層１１２ａを厚く形成することにより、ドレイン領域１１４ａ及び１１４ｂからＰウェル層１１２ａに向けて伸びる空乏層を埋め込みＮ層１１２ｂまで達しにくくしたり、Ｐウェル層１１２ａと埋め込みＮ層１１２ｂとの間のＰＮ接合の耐圧を高めたりすることが考えられる。
【００１１】
しかしながら、Ｐウェル層１１２ａを厚く形成することは、その加工上、あるいは、半導体装置の製造上、望ましくない。すなわち、Ｐウェル層１１２ａに相当するＰ層を厚く形成するには、一般に、ＳＯＩ基板１０１上にエピタキシャル成長を通じて形成することが考えられる。このようにエピタキシャル成長を通じて厚いＰ層を形成するには、長時間を要し、ひいては、半導体装置の製造コストがかかることが懸念される。また、Ｐ層を厚く形成すると、当該半導体装置１００ａの体格の大型化を招くことにもなる。
【００１２】
また、上述したように、横型ＭＯＳトランジスタ素子を、図示しないバイポーラトランジスタ素子と同一のＳＯＩ基板１０１に混載することを意図しているため、後工程において、Ｐ層に溝を形成するとともにこの溝内部に絶縁膜や多結晶シリコン等を埋め込むことで、横型ＭＯＳトランジスタ素子とバイポーラトランジスタ素子とを絶縁分離する必要がある。したがって、Ｐ層を厚く形成すると、こうした溝の形成や、この溝内部に絶縁膜等を埋め込むなどの後工程において、加工精度や加工時間を要することとなり、ひいては、半導体装置の製造コストがかかることが懸念される。
【００１３】
なお、横型ＭＯＳトランジスタ素子を、バイポーラトランジスタ素子と同一のＳＯＩ基板に混載する場合について説明したが、他にも、例えば図１１（ｂ）に示す半導体装置１００ｂのように、横型ＭＯＳトランジスタ素子を半導体基板に電位的に分離して作製する場合においても、上述した事態は同様に起こり得る。
【００１４】
本発明は、こうした実情に鑑みてなされたものであって、その目的は、体格の大型化を招くことなく、ドレイン領域に印加可能な電圧の上限値をより高めることで低下する静電気耐量を、高く維持することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
こうした目的を達成するため、請求項１に記載の発明では、横型ＭＯＳトランジスタ素子が半導体基板に形成された半導体装置として、まず、前記半導体基板の表面側及び裏面側の互いに導電型の異なる２層からなる半導体層と、前記半導体層を構成する２層のうちの前記半導体基板表面側の層の表層部に形成された、第１導電型のソース領域と、前記半導体層を構成する２層のうちの前記半導体基板表面側の層の表層部において、前記半導体基板面内で前記ソース領域から離間する位置に形成された、第１導電型の第１ドレイン領域と、前記第１ドレイン領域の表層部に、該第１ドレイン領域よりも高濃度に形成された第１導電型の第２ドレイン領域と、前記半導体層を構成する２層のうちの前記半導体基板表面側の層の表層部のうち、前記ソース領域と前記第１ドレイン領域との間に位置する部分をチャネル領域とし、前記チャネル領域から前記第１ドレイン領域に渡って、ゲート絶縁膜を介して形成されたゲート電極とを備え、前記半導体層を構成する２層のうちの前記半導体基板裏面側の層は、電位的に固定されないフローティング状態にあることとした。
【００１６】
半導体装置としてのこうした構成では、第２ドレイン領域に高い電圧が印加されると、半導体層を構成する２層のうちの半導体基板裏面側の層に向けて、第１ドレイン領域から空乏層が伸びる。そうした空乏層は、半導体層を構成する２層のうちの半導体基板表面側の層を超えて、半導体層を構成する２層のうちの半導体基板裏面側の層に到達する。すなわち、この空乏層を通じて、第１ドレイン領域と、半導体層を構成する２層のうちの半導体基板裏面側の層とが互いに接続される。このとき、半導体層を構成する２層間には、寄生コンデンサが構成されており、「半導体層を構成する２層のうちの半導体基板裏面側の層（第１導電型）→半導体層を構成する２層のうちの半導体基板表面側の層（第２導電型）→第１ドレイン領域（第１導電型）→第２ドレイン領域（第１導電型）」といった経路をたどって電子が移動することにより、微小な電流（パンチスルー電流）が流れ、この寄生コンデンサが充電されるようになる。
【００１７】
そして、こうして生じたパンチスルー電流の主な電流経路となる第２ドレイン領域直下の部分において、電界強度が所定値よりも高いとき、いわゆるインパクトイオン化（衝突電離）が生じることがある。すなわち、パンチスルー電流として流れる電子が、所定値よりも高い電界強度によって過度に加速され、半導体基板を構成する原子に衝突する。こうした衝突をきっかけとして、多量の電子−正孔対が生成され、このときに生じた正孔は、ソース領域へと引き寄せられる。すなわち、ソース領域から半導体層に電流が流れ、この電流によって第１ドレイン領域近傍の半導体層の電圧が昇圧される。
【００１８】
なお、背景技術の欄にも記載したように、半導体装置としての上記構成では、「半導体層を構成する２層のうちの半導体基板裏面側の層（第１導電型）、半導体層を構成する２層のうちの半導体基板表面側の層（第２導電型）、第１及び第２ドレイン領域（第１導電型）」といった寄生バイポーラトランジスタが構成されている。そのため、第１ドレイン領域近傍の半導体層の電圧が昇圧されると、この寄生バイポーラトランジスタが動作されてしまう。しかも、こうした寄生バイポーラトランジスタは、高電流領域では負性抵抗特性を有しており、正帰還がかかり、最も早く動作した部分に、局所的に、電流集中が生じてしまうことがある。
【００１９】
その点、請求項１に記載の発明では、さらに、前記ゲート電極への印加電圧を制御しても、前記第１ドレイン領域と前記ソース領域との間を前記チャネル領域を介して流れる電流の量を制御することができなくなったときの、前記第１ドレイン領域直下の部分における電界強度が所定値以下である構成とした。
【００２０】
これにより、ゲート電極への印加電圧を制御しても、第１ドレイン領域とソース領域との間をチャネル領域を介して流れる電流の量を制御することができなくなるほどの電圧が、第２ドレイン領域に印加された場合であれ、パンチスルー電流として流れる電子が所定値よりも大きな電界によって過度に加速されるようなことはなくなり、その結果、局所的な電流集中を引き起こすこともなく、上記寄生コンデンサを充電することができるようになる。したがって、高い電圧をドレイン領域に印加できるようにすることで低下する静電気耐量を、高く維持することができるようになる。なお、背景技術の欄に記載したように、半導体層を厚く形成する必要もないことから、当該半導体装置の体格の大型化を招くこともほとんどなくなる。
【００２１】
また、例えば請求項２に記載の発明のように、前記所定値として、前記半導体層を構成する２層のうちの前記半導体基板表面側の層を流れるパンチスルー電流に起因して電流集中が生じることを回避可能な電界強度の上限値に余裕を含めた値を採用することが望ましい。
【００２２】
上記請求項１または２に記載の構成において、例えば請求項３に記載の発明のように、前記半導体層を構成する２層のうちの前記半導体基板表面側の層の平均不純物濃度と、前記半導体層を構成する２層のうちの前記半導体基板表面側の層における、前記第１ドレイン領域直下の部分の厚さとの積が、前記所定値と電子１個当たりの電荷量との積を前記半導体基板の形成材料の誘電率で除して得られる値よりも小さくなるように、前記半導体層を構成する２層のうちの前記半導体基板表面側の層が形成されている構成とすれば、体格の大型化を招くことなく、ドレイン領域に印加可能な電圧の上限値をより高めることのできる上記構造を、簡素な構成で実現することができるようになる。
【００２３】
一方、上記請求項１または２に記載の構成において、例えば請求項４に記載の発明では、前記第１ドレイン領域の下端部が到達する深さよりも深く、前記第１ドレイン領域と一部が重畳するように、また、前記第２ドレイン領域を囲うように、前記第１ドレイン領域と同程度の濃度で、前記第１導電型の第３ドレイン領域が形成されている構成とした。
【００２４】
半導体装置としてのこのような構成では、半導体層のうちの第３ドレイン領域が形成された直下の部分において、上記パンチスルーが生じることが多くなる。すなわち、上記パンチスルーを生じさせる場所を予め定めることができるようになる。また、半導体層のうちの第３ドレイン領域が形成された直下の部分以外の部分においては、上記電界強度が上記所定値以下である必要がなくなり、厚さや濃度等を独立して設計することができるようになるため、設計の自由度が向上する。
【００２５】
また、上述したように、パンチスルー電流の主な電流経路となるのは、第２ドレイン領域直下の部分である。その点、特に、請求項５に記載の発明のように、前記第３ドレイン領域が前記第２ドレイン領域の下方に形成されている構成することが望ましい。
【００２６】
他方、上記請求項１または２に記載の構成において、例えば請求項６に記載の発明では、前記半導体層を構成する２層のうちの前記半導体基板表面側の層の、前記第２ドレイン領域の下方に位置する部分は、その他の部分と異なる濃度に形成されている構成とした。これにより、半導体層を構成する２層のうちの半導体基板表面側の層のうちの異なる濃度に形成された部分において、上記電界強度を上記所定値以下に容易にすることができるようになり、半導体層を構成する２層のうちの半導体基板表面側の層のうちの異なる濃度に形成された部分以外の部分においては、厚さや濃度等を独立して設計することができるため、設計の自由度が向上する。
【００２７】
具体的には、上記請求項６に記載の構成において、例えば請求項７に記載の発明のように、前記半導体層を構成する２層のうちの前記半導体基板表面側の層の、前記第２ドレイン領域の下方に位置する部分は、その他の部分よりも低濃度に形成されている構成とすることが望ましい。
【００２８】
なお、上記請求項１〜７のいずれかの構成において、例えば請求項８に記載の発明のように、前記半導体基板を、埋め込み酸化膜を有するＳＯＩ基板とし、前記半導体層を、前記埋め込み酸化膜上のＳＯＩ層とすることとしてもよい。
【発明を実施するための最良の形態】
【００２９】
（第１の実施の形態）
以下、本発明にかかる半導体装置の第１の実施の形態について、図１〜図４を参照して説明する。図１は、本実施の形態の半導体装置の側面断面図である。この図１を参照して、まず、本実施の形態の半導体装置の構造について説明する。
【００３０】
図１に示されるように、半導体装置１は、例えば酸化シリコン（ＳｉＯ２）からなる埋め込み酸化膜１１を内部に有するＳＯＩ基板（半導体基板）１０の表層部に、Ｎチャネル形の横型ＭＯＳトランジスタ素子２を有している。
【００３１】
詳しくは、ＳＯＩ基板１０は、埋め込み酸化膜１１直上にＳＯＩ層（半導体層）１２を有しており、このＳＯＩ層１２は、基本的に、ＳＯＩ基板１０の表面側及び裏面側の互いに導電型の異なる２層から構成されている。すなわち、ＳＯＩ層１２は、埋め込み酸化膜１１の直上に、Ｎ型の埋め込みＮ層１２ｂを有しており、この埋め込みＮ層１２ｂの直上に、Ｐ型のＰウェル層１２ａを有している。なお、こうしたＳＯＩ基板１０は、例えば「ＳＩＭＯＸ」や「張り合わせ」等、適宜の方法を通じて作製されるが、いずれの方法であれ、埋め込みＮ層１２ｂは、ＳＯＩ基板１０を作製する際の母材となるＮ型の半導体基板の一部であり、電位的に固定されないフローティング状態とされている。
【００３２】
また、図１に示されるように、このＰウェル層１２ａの表層部には、例えばイオン注入等の適宜の方法を通じて、Ｎ型の高濃度の不純物領域が形成されており、この不純物領域は、横型ＭＯＳトランジスタ素子２のソース領域１３として機能する。ちなみに、ソース領域１３は、例えば「１０＾２０［ｃｍ＾（−２）］」といった濃度で形成されている。同様に、Ｐウェル層１２ａの表層部のうち、ソース領域１３から離間する位置には、例えばイオン注入等の適宜の方法を通じて、Ｎ型の不純物領域が形成されており、このＮ型の不純物領域の表層部には、Ｎ型の高濃度の不純物領域が形成されている。これら両領域は、横型ＭＯＳトランジスタ素子２のドレイン領域として機能する。ドレイン領域を構成するこれら両領域のうち、Ｎ型の不純物領域は、例えば「１０＾１６〜１０＾１７［ｃｍ＾（−２）］」といった濃度で形成されており、これをドレイン低濃度領域（第１ドレイン領域）１４ａとし、Ｎ型の高濃度の不純物領域は、例えば「１０＾２０［ｃｍ＾（−２）］」といった濃度で形成されており、これをドレイン高濃度領域（第２ドレイン領域）１４ｂとする。また、このＰウェル層１２ａのうち、ソース領域１３とドレイン低濃度領域１４ａとの間に位置する、図１中に破線で囲む領域は、横型ＭＯＳトランジスタ素子２のチャネル領域１５として機能する。ちなみに、このチャネル領域１５は、例えば「１０＾１７〜１０＾１８［ｃｍ＾（−２）］」といった濃度で形成されている。
【００３３】
また、図１に示されるように、Ｐウェル層１２ａの表層部のうち、上記ソース領域１３に隣接して、Ｐ型の高濃度の不純物領域が、例えばイオン注入等の適宜の方法を通じて、例えば「１０＾２０［ｃｍ＾（−２）］」といった濃度にて形成されている。この不純物領域は、上記チャネル領域１５の電位を固定するためのチャネル電位固定用拡散層１８として機能する。
【００３４】
さらに、図１に示されるように、チャネル領域１５からドレイン低濃度領域１４ａに渡って、例えば酸化シリコン等の絶縁材料を用いてゲート絶縁膜１７やフィールド酸化膜１９が形成され、これらゲート絶縁膜１７やフィールド酸化膜１９を介して、ゲート電極１６が例えば多結晶シリコン等の適宜の導電材料を用いて形成されている。
【００３５】
ちなみに、以上のように構成された半導体装置１においては、図１に示されるように、「横型ＭＯＳトランジスタ素子２のドレイン領域（ドレイン低濃度領域１４ａ）／Ｐウェル層１２ａ（正確には、Ｐウェル層１２ａの、ドレイン低濃度領域１４ａと埋め込みＮ層１２ｂとに挟まれた部分）／埋め込みＮ層１２ｂ」といった、寄生ＮＰＮトランジスタ素子が構成されている。ドレイン低濃度領域１４ａは寄生ＮＰＮトランジスタ素子のコレクタに相当し、Ｐウェル層１２ａは寄生ＮＰＮトランジスタ素子のベースに相当し、埋め込みＮ層１２ｂは寄生ＮＰＮトランジスタ素子のエミッタに相当する。
【００３６】
そして、半導体装置１のドレイン高濃度領域１４ｂに対し、例えば「７０Ｖ〜１３０Ｖ」程度の高い電圧が適宜の端子等を介して印加されると、このドレイン低濃度領域１４ａから埋め込みＮ層１２ｂに向けて、空乏層が伸びる。そうした空乏層は、Ｐウェル層１２ａを超えて、埋め込みＮ層の上面に到達する。なお、上述したように、埋め込みＮ層１２ｂは、電位的に固定されないフローティング状態とされているため、埋め込みＮ層１２ｂからドレイン低濃度領域１４ａに向けて、空乏層はほとんど伸びない。このように、ドレイン低濃度領域１４ａから伸びた空乏層を通じて、ドレイン低濃度領域１４ａと埋め込みＮ層１２ｂとが接続される。このとき、図２に示すように、Ｐウェル層１２ａと埋め込みＮ層１２ｂとの間には、寄生コンデンサＣが構成されており、「埋め込みＮ層１２ｂ→Ｐウェル層１２ａ→ドレイン低濃度領域１４ａ→ドレイン高濃度領域１４ｂ」といった経路をたどって電子が移動し、微小な電流（パンチスルー電流）がある程度均一に流れ、この寄生コンデンサＣが充電されるようになる。
【００３７】
こうして生じたパンチスルー電流の電流経路となるドレイン低濃度領域１４ａ直下の部分において、電界強度が所定値よりも高いとき、いわゆるインパクトイオン化（衝突電離）が生じ、その結果、電流集中が発生することを、発明者らは発見した。なお、この所定値の定め方については後述する。すなわち、パンチスルー電流として流れる電子の一部が、所定値よりも高い電界強度によって過度に加速され、ＳＯＩ基板１０（特にＰウェル層１２ａ）を構成するシリコン原子に衝突する。こうした衝突をきっかけとして、電子−正孔対が生成され、この生成した電子−正孔対がさらにシリコン原子に衝突し、ここでも電子−正孔対が生じる、といった態様で、次々に電子−正孔対が生成されて、多量の電子−正孔対が生成される。このときに生じた正孔は、電位の低いソース領域１３へと引き寄せられる。すなわち、図２に示すように、埋め込みＮ層１２ｂからソース領域１３へホール電流が流れるようになる。このホール電流によって、Ｐウェル層１２ａのうちのドレイン低濃度領域１４ａ近傍の部分が昇圧されることとなる。その結果、寄生ＮＰＮトランジスタ素子のベースに電流が流れ、この寄生ＮＰＮトランジスタ素子が動作されるようになる。しかも、こうした寄生ＮＰＮトランジスタ素子は、負性抵抗特性を有しているため、正帰還がかかり、最も早く動作した部分に、局所的に電流集中が生じることとなる。こうした電流集中が生じると、当該半導体装置１が破壊されてしまうおそれがある。また、逆に、パンチスルー電流が生じたとしても、パンチスルー電流の電流経路となるドレイン低濃度領域１４ａ直下の部分において、電界強度が所定値以下であるとき、上記インパクトイオン化（衝突電離）が生じない、あるいは、十分少ない。インパクトイオン化が生じない、あるいは、十分少ないため、寄生ＮＰＮトランジスタ素子が動作することもほとんどない。したがって、当該半導体装置１が破壊されてしまうようなことは無くなる。
【００３８】
当然ながら、このようにパンチスルー電流が生じたことに起因して当該半導体装置１自体が破壊されてしまえば、ゲート電極１６への印加電圧を制御したところで、ドレイン低濃度領域１４ａとソース領域１３との間をチャネル領域１５を介して流れる電流の量を制御することはできない。しかしながら、当該半導体装置１自体が破壊されなくとも、電流の量を制御することができなくなる場合がある。すなわち、ＳＯＩ基板１０の表層部に形成される横型ＭＯＳトランジスタ素子２がブレークダウンする場合である。ここで、横型ＭＯＳトランジスタ素子２がブレークダウンする場合とは、ゲート電極１６への印加電圧を制御しても、ドレイン低濃度領域１４ａとソース領域１３との間をチャネル領域１５を介して流れる電流の量を制御することができなくなった状態をいう。そしてこの横型ＭＯＳトランジスタ素子２のブレークダウンは、主に、ドレイン低濃度領域１４ａとＰウェル層１２ａとの間のＰＮ接合、Ｐウェル層１２ａと埋め込みＮ層１２ｂとのＰＮ接合など、上述した構成要素間における降伏によって生じる。これらＰＮ接合のうちのいずれかが降伏すると、横型ＭＯＳトランジスタ素子２がブレークダウンしてしまう。なお、横型ＭＯＳトランジスタ素子２がブレークダウンしたときの、ドレイン高濃度領域１４ｂへの印加電圧であるブレークダウン電圧Ｖｂｒは、一般に、上記パンチスルー電流が流れ始めたときの、ドレイン高濃度領域１４ｂへの印加電圧であるパンチスルー電圧Ｖｐｔとは異なっている。
【００３９】
例えば、当該半導体装置１は、ブレークダウン電圧Ｖｂｒの方がパンチスルー電圧Ｖｐｔよりも高く構成されているとする。この場合、ブレークダウン電圧Ｖｂｒ程度の電圧がドレイン高濃度領域１４ｂへ印加されると、当然ながら、パンチスルー電流が生じている。ここで、ドレイン低濃度領域１４ａ直下の部分における電界強度は、ドレイン高濃度領域１４ｂへの印加電圧が高いほど強くなる。そのため、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が所定値を超えていると、パンチスルー電流が流れ始めたときの、ドレイン低濃度領域１４ａ直下の部分における電界強度が所定値を超えているかどうかはわからない。しかしながら、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が所定値を超えていなければ、パンチスルー電流が流れ始めたときの、ドレイン低濃度領域１４ａ直下の部分における電界強度が所定値を超えていない。すなわち、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が上記所定値を超えていれば、パンチスルー電流に起因する当該半導体装置１の破壊が生じてしまう可能性がある。しかしながら、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が上記所定値以下であれば、パンチスルー電流に起因する当該半導体装置１の破壊は生じない。
【００４０】
また、例えば、当該半導体装置１は、ブレークダウン電圧Ｖｂｒとパンチスルー電圧Ｖｐｔとが略同程度の電圧に構成されているとする。この場合、基本的には、ブレークダウン電圧Ｖｂｒ程度の電圧がドレイン高濃度領域１４ｂへ印加されると、パンチスルー電流が生じる可能性がある。したがって、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が上記所定値を超えていれば、パンチスルー電流に起因する当該半導体装置１の破壊が生じる可能性がある。逆に、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が上記所定値以下であれば、パンチスルー電流に起因する当該半導体装置１の破壊は生じない。
【００４１】
また、例えば、当該半導体装置１は、パンチスルー電圧Ｖｐｔよりもブレークダウン電圧Ｖｂｒの方が低く構成されているとする。この場合、ブレークダウン電圧Ｖｂｒ程度の電圧がドレイン高濃度領域１４ｂへ印加されても、そもそも、パンチスルー電流が生じない。したがって、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度にかかわらず、パンチスルー電流に起因する当該半導体装置１の破壊は生じない。
【００４２】
そこで、本実施の形態の半導体装置１では、ゲート電極１６への印加電圧を制御しても、ドレイン低濃度領域１４ａとソース領域１３との間をチャネル領域１５を介して流れる電流の量を制御することができなくなったときの、すなわち、横型ＭＯＳトランジスタ素子２がブレークダウンしたときの、ドレイン低濃度領域１４ａ直下の部分における電界強度が所定値以下となるように構成している。そして、そうした所定値として、Ｐウェル層１２ａを流れる上記パンチスルー電流に起因して電流集中が生じることを回避可能な電界強度の上限値に余裕を含めた値を、後述するシミュレーションを通じて取得している。また、Ｐウェル層１２ａの平均アクセプタ濃度「ＮＡ」とＰウェル層１２ａの厚さ「Ｗｐ」との積が、この所定値と電子１個当たりの電荷量ｑとの積をＳＯＩ基板１０の形成材料であるシリコンの誘電率で除して得られる値よりも小さくすることで、そうした所定値を実現している。
【００４３】
以下、詳述する。見通しの良い解を得るために、まず、次のような仮定をする。すなわち、ドレイン低濃度領域１４ａは、Ｐウェル層１２ａと比較して高い濃度で形成されているため、Ｐウェル層１２ａ側にだけ空乏層が伸びる片側階段接合とする。また、Ｐウェル層１２ａの濃度は一定でかつ均一であるとする。さらに、埋め込みＮ層１２ｂは電位的に固定されないフローティング状態にあり、Ｐウェル層１２ａと埋め込みＮ層１２ｂ間の電位差は小さいため、埋め込みＮ層１２ｂ側からの空乏層は小さいとして無視する。また、Ｐウェル層１２ａの濃度は一定とする。
【００４４】
こうした前提条件のもと、空乏層の幅（ＳＯＩ基板１０表面に垂直な方向の長さ）「Ｗ」のときの最大電界強度Ｅｍａｘは、下式（１）で表される。
（数１）
Ｅｍａｘ＝ｑ×Ｗ×ＮＡ／εｓ・・・（１）
ここで、「ｑ」は、電子１個当たりの電荷量（１．６０２×１０＾（−１９）［ｃ］）を表し、「Ｗ」は、空乏層の幅を表し、「εｓ」は、ＳＯＩ基板１０の形成材料（シリコン）の誘電率を表す。
【００４５】
パンチスルー電流が流れるときの空乏層の幅Ｗは、Ｐウェル層１２ａの幅（正確には、ドレイン低濃度領域１４ａ直下の部分の幅）「Ｗｐｔ」に等しい。そのため、パンチスルー電流が流れるときの最大電界強度Ｅｍａｘ（ｐｔ）は、下式（２）にて表される。
（数２）
Ｅｍａｘ（ｐｔ）＝ｑ×Ｗｐｔ×ＮＡ／εｓ・・・（２）  
この電界Ｅｍａｘ（ｐｔ）が、後述するシミュレーションを通じて得られる所定値Ｅｐよりも小さくなればよい。すなわち、下式（３）が成り立てばよい。
（数３）
ｑ×Ｗｐ×ＮＡ／εｓ＜Ｅｐ・・・（３）
したがって、上述したように、また、下式（４）に表されるように、Ｐウェル層１２ａの平均アクセプタ濃度「ＮＡ」とＰウェル層１２ａの厚さ「Ｗｐ」との積が、所定値Ｅｐと電子電荷量ｑとの積をシリコンの誘電率で除して得られる値よりも小さくなるように、半導体装置１を構成すればよい。
（数４）  
Ｗｐ×ＮＡ＜（εｓ／ｑ）×Ｅｐ・・・（４）  
以下、こうした所定値Ｅｐを取得するために実行したシミュレーションについて、図３及び図４を併せ参照して説明する。なお、図３及び図４は、横型ＭＯＳトランジスタ素子２がブレークダウンしたときの状態をシミュレートしたものであり、当該半導体装置１に電流集中が発生するか否かについては、このシミュレーションとは異なるシミュレーションを通じて調べている。具体的には、当該半導体装置１の「３分の１」の面積の半導体装置を３個並列に接続したシミュレーションモデルを作成した上で、静電気試験として、容量値「３３０［ｐＦ］」であるコンデンサに対して電圧値「１［ｋＶ］」あるいは「３［ｋＶ］」にて予め充電しておき、抵抗値「２［ｋΩ］」の抵抗及び当該半導体装置１のドレイン高濃度領域１４ｂを、この充電されたコンデンサに直列接続したときに、３個のうちのいずれか１個に電流集中が生じるか否かを調べた。
【００４６】
図３（ａ）は、Ｐウェル層１２ａへのイオン注入量を「１．０×１０＾１３［ｃｍ＾（−３）］」としたとき、ＳＯＩ基板１０のＩＩＩ−ＩＩＩ断面（図１）に沿った、ＳＯＩ基板１０の上表面からの距離と電界強度との関係を、ドレイン低濃度領域１４ａへのイオン注入量の別に示すものである。図３（ａ）に示すように、ドレイン低濃度領域１４ａへのイオン注入量が「６．０×１０＾１２［ｃｍ（−３）］」である場合を実線にて曲線ａ１として、ドレイン低濃度領域１４ａへのイオン注入量が「７．０×１０＾１２［ｃｍ（−３）］」である場合を実線にて曲線ａ２として、ドレイン低濃度領域１４ａへのイオン注入量が「８．０×１０＾１２［ｃｍ（−３）］」である場合を破線にて曲線ａ３として、ドレイン低濃度領域１４ａへのイオン注入量が「９．０×１０＾１２［ｃｍ（−３）］」である場合を破線にて曲線ａ４として、それぞれ示している。このとき、図４の一覧表に示すように、曲線ａ１及びａ２においては、電圧値が「１［ｋＶ］」のとき及び「３［ｋＶ］」のときのいずれにおいても、電流集中が生じた。一方、曲線ａ３及びａ４においては、電圧値が「１［ｋＶ］」のとき及び「３［ｋＶ］」のときのいずれにおいても、電流集中が生じなかった。
【００４７】
図３（ｂ）は、Ｐウェル層１２ａへのイオン注入量を「１．２×１０＾１３［ｃｍ＾（−３）］」としたとき、ＳＯＩ基板１０のＩＩＩ−ＩＩＩ断面（図１）に沿った、ＳＯＩ基板１０の上表面からの距離と電界強度との関係を、ドレイン低濃度領域１４ａへのイオン注入量の別に示すものである。図３（ｂ）に示すように、ドレイン低濃度領域１４ａへのイオン注入量が「８．０×１０＾１２［ｃｍ（−３）］」である場合を一点鎖線にて曲線ｂ１として、ドレイン低濃度領域１４ａへのイオン注入量が「９．０×１０＾１２［ｃｍ（−３）］」である場合を実線にて曲線ｂ２として、ドレイン低濃度領域１４ａへのイオン注入量が「１．０×１０＾１３［ｃｍ（−３）］」である場合を破線にて曲線ｂ３として、ドレイン低濃度領域１４ａへのイオン注入量が「１．１×１０＾１３［ｃｍ（−３）］」である場合を破線にて曲線ｂ４として、それぞれ示している。このとき、図４の一覧表に示すように、曲線ｂ１においては、電圧値が「１［ｋＶ］」のときには電界集中が生じず、「３［ｋＶ］」のときには電流集中が生じた。一方、曲線ｂ２及びｂ３においては、電圧値が「１［ｋＶ］」のとき及び「３［ｋＶ］」のときのいずれにおいても、電流集中が生じた。他方、曲線ｂ４においては、電圧値が「１［ｋＶ］」のとき及び「３［ｋＶ］」のときのいずれにおいても、電流集中が生じなかった。
【００４８】
図３（ｃ）は、Ｐウェル層１２ａへのイオン注入量を「１．４×１０＾１３［ｃｍ＾（−３）］」としたとき、ＳＯＩ基板１０のＩＩＩ−ＩＩＩ断面（図１）に沿った、ＳＯＩ基板１０の上表面からの距離と電界強度との関係を、ドレイン低濃度領域１４ａへのイオン注入量の別に示すものである。図３（ｃ）に示すように、ドレイン低濃度領域１４ａへのイオン注入量が「１．０×１０＾１３［ｃｍ（−３）］」である場合を一点鎖線にて曲線ｃ１として、ドレイン低濃度領域１４ａへのイオン注入量が「１．１×１０＾１３［ｃｍ（−３）］」である場合を実線にて曲線ｃ２として、ドレイン低濃度領域１４ａへのイオン注入量が「１．２×１０＾１３［ｃｍ（−３）］」である場合を破線にて曲線ｃ３として、ドレイン低濃度領域１４ａへのイオン注入量が「１．３×１０＾１３［ｃｍ（−３）］」である場合を破線にて曲線ｂ４として、それぞれ示している。このとき、図４の一覧表に示すように、曲線ｃ１においては、電圧値が「１［ｋＶ］」のときには電界集中が生じず、「３［ｋＶ］」のときには電流集中が生じた。一方、曲線ｃ２及びｃ３においては、電圧値が「１［ｋＶ］」のとき及び「３［ｋＶ］」のときのいずれにおいても、電流集中が生じた。他方、曲線ｃ４においては、電圧値が「１［ｋＶ］」のとき及び「３［ｋＶ］」のときのいずれにおいても、電流集中が生じなかった。ただし、図３及び図４の横型ＭＯＳトランジスタについては、Ｐウェル層１２ａの厚さはおよそ「７［μｍ］」、ドレイン低濃度領域１４ａの厚さはおよそ「３［μｍ］」程度となるよう、それぞれ熱処理を加えている。
【００４９】
このようなシミュレーション結果から、上記所定値として、パンチスルー電流に起因して電流集中が生じることを回避可能な電界強度の上限値に余裕を含めた値である「０．２５［ＭＶ／ｃｍ］」を採用し、この所定値を満足するＰウェル層１２ａへのイオン注入量及びドレイン低濃度領域１４ａへのイオン注入量をもって、半導体装置１を構成した。なお、図３（ｂ）の曲線ｂ１や、図３（ｃ）の曲線ｃ１に示されるように、静電気試験において、電圧値が「１［ｋＶ］」のときには電界集中が生じず、「３［ｋＶ］」のときには電流集中が生じる原因は、次のように考えられる。すなわち、こうした現象が生じる場合とは、Ｐウェル層１２ａをパンチスルー電流が流れるときの、ドレイン高濃度領域１４ｂへの印加電圧であるパンチスルー電圧Ｖｐｔと、横型ＭＯＳトランジスタ素子２がブレークダウンするときの、ドレイン高濃度領域１４ｂへの印加電圧であるブレークダウン電圧Ｖｂｒとの電位差が小さい場合である。このような場合、パンチスルー電流が流れてからブレークダウンに至るまでの電位が小さいため、寄生容量Ｃ（図２）を充電する電流量が小さい。そのため、電圧値が「１［ｋＶ］」のときには電界集中が生じず、「３［ｋＶ］」のときには電流集中が生じると考えられる。
【００５０】
以上、詳述した半導体装置１によれば、横型ＭＯＳトランジスタ素子２がブレークダウンしてしまうほどの電圧が、ドレイン高濃度領域１４ｂに印加された場合であれ、パンチスルー電流として流れる電子が上記所定値よりも大きな電界によって過度に加速されるようなことはなくなり、その結果、局所的な電流集中を引き起こすこともなく、寄生コンデンサを充電することができるようになる。したがって、高い電圧をドレイン高濃度領域１４ｂに印加できるようにすることで低下する静電気耐量を、高く維持することができるようになる。その結果、ドレイン高濃度領域１４ｂに印加可能な電圧の上限値をより高めることができる。なお、背景技術の欄にも記載したように、ＳＯＩ層１２（特にＰウェル層１２ａ）を厚く形成する必要もなくなることから、当該半導体装置１の体格の大型化を招くこともほとんどなくなる。
【００５１】
（第２の実施の形態）
次に、本発明に係る半導体装置の第２の実施の形態について、図５〜図７を参照しつつ説明する。また、図５において、先の図１〜図４に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明は割愛する。
【００５２】
図５は、本実施の形態の側面断面図である。この図５に示されるように、本実施の形態も、先の第１の実施の形態に準じた構造となっている。ただし、本実施の形態の半導体装置１ａでは、ドレイン低濃度領域１４ａの下端部が到達する深さよりも深く、ドレイン低濃度領域１４ａと一部が重畳するように、また、ドレイン高濃度領域１４ｂを囲うように、ドレイン低濃度領域１４ａと同程度の濃度で、ドレイン高濃度領域１４ｂの下方に、深いＮ層（第３ドレイン領域）２０を形成している。
【００５３】
なお、Ｐウェル層１２ａは、該Ｐウェル層１２ａへのイオン注入量を例えば「１．２×１０＾１３［ｃｍ＾（−３）］」としてイオン注入を実行することで形成されている。そして、その平均アクセプタ濃度は、例えば「２．５×１０＾１５［ｃｍ（−２）］となっており、Ｐウェル層１２ａの拡散深さは、例えば「７．０［μｍ］」となっている。また、ドレイン低濃度領域１４ａは、該ドレイン低濃度領域１４ａへのイオン注入量を例えば「９．０×１０＾１２［ｃｍ＾（−３）］」としてイオン注入を実行することで形成されている。そして、その不純物濃度は例えば「１０＾１６〜１０＾１７［ｃｍ（−２）］となっている。このような深いＮ層２０を形成することで、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が上記所定値以下となるようにしている。
【００５４】
半導体装置１ａにおいて、ドレイン高濃度領域１４ｂに対し、例えば「７０Ｖ〜１３０Ｖ」程度の高い電圧が適宜の端子等を介して印加されると、ドレイン低濃度領域１４ａの下端及び深いＮ層２０の下端から埋め込みＮ層１２ｂに向けてそれぞれ空乏層が伸びる。そうした空乏層は、それぞれＰウェル層１２ａを超えて、埋め込みＮ層１２ｂの上面に到達する。ただし、当然のことながら、図５に示すように、ドレイン低濃度領域１４ａの下端からよりも、深いＮ層２０の下端から埋め込みＮ層１２ｂに向けて伸びた空乏層の方が、距離が短いため、埋め込みＮ層１２ｂの上端に早く到達する。そのため、ドレイン低濃度領域１４ａから伸びて先に埋め込みＮ層１２ｂの上面に到達した、ドレイン高濃度領域１４ｂ下方の部分において、空乏層を通じて、ドレイン低濃度領域１４ａ（深いＮ層２０）と埋め込みＮ層１２ｂとが先に接続される。このとき、先の第１の実施の形態と同様に、Ｐウェル層１２ａと埋め込みＮ層１２ｂとの間には、寄生コンデンサが構成されており、「埋め込みＮ層１２ｂ→Ｐウェル層１２ａ→深いＮ層２０→ドレイン低濃度領域１４ａ→ドレイン高濃度領域１４ｂ」といった経路をたどって電子が移動して、パンチスルー電流が流れ、この寄生コンデンサが充電されるようになる。したがって、パンチスルーに起因する電流集中は、深いＮ層２０が形成された直下の部分において起こることが多くなる。すなわち、パンチスルーを、ひいては、電流集中を生じさせる場所を予め定めることができるようになる。そして、Ｐウェル層１２ａのうちの深いＮ層２０が形成された直下の部分以外の部分においては、電界強度が上記所定値以下である必要はなくなり、厚さや濃度等を独立して設計することができるようになるため、設計の自由度が向上する。
【００５５】
図６に、そうした深いＮ層２０の形成幅と、電流集中の有無、濃度分布、電位分布、電界分布及びインパクトイオン化の発生状況との関係を、一覧にして示す。なお、この図６は、横型ＭＯＳトランジスタ素子２がブレークダウンしたときの状態をシミュレートしたものであり、当該半導体装置１に電流集中が発生するか否かについては、このシミュレーションとは異なるシミュレーションを通じて調べている。具体的には、当該半導体装置１の「３分の１」の面積の半導体装置を３個並列に接続したシミュレーションモデルを作成した上で、静電気試験として、容量値「３３０［ｐＦ］」であるコンデンサに対して電圧値「１［ｋＶ］」あるいは「３［ｋＶ］」にて予め充電しておき、抵抗値「２［ｋΩ］」の抵抗及び当該半導体装置１のドレイン高濃度領域１４ｂを、この充電されたコンデンサに直列接続したときに、３個のうちのいずれか１個に電流集中が生じるか否かを調べた。先の図３に示すように、こうしたＰウェル層１２ａへのイオン注入量及びドレイン低濃度領域１４ａへのイオン注入量にて構成された半導体装置１ａでは、電圧値が「１［ｋＶ］」のとき及び「３［ｋＶ］」のときのいずれにおいても、電流集中が生じている。また、形成幅とは、図５に示すように、当該半導体装置のＳＯＩ基板１０の右端を基準とした、深いＮ層２０を形成するための、イオン打ち込みを行う幅のことである。
【００５６】
まず、「形成幅なし」として図６に示すように、深いＮ層２０が形成されていないときの電位分布については、ドレイン高濃度領域１４ｂの電位が最も高く、このドレイン高濃度領域１４ｂを基点として、ここから離れるにつれて徐々に電位が低くなる。このときの電界強度分布については、ドレイン低濃度領域直下の部分おける電界強度が最も大きくなっており、電界強度が最も大きくなっている箇所で、インパクトイオン化が生じてしまっている。すなわち、深いＮ層２０が形成されていない場合、電流集中が生じ、当該半導体装置１ａが破壊されるおそれがある。
【００５７】
一方、「形成幅０．４［μｍ］」として図６に示すように、深いＮ層２０が「０．４［μｍ］」にて形成されるときの電位分布については、ドレイン高濃度領域１４ｂの電位が最も高く、このドレイン高濃度領域１４ｂを基点として、ここから離れるにつれて徐々に電位が低くなる。ただし、深いＮ層２０が形成されていない場合と比較して、若干、電位の変化が緩やかになっている。そのため、電界強度分布については、ドレイン低濃度領域１４ａ直下の部分における電界強度が最も大きくなっているものの、深いＮ層２０が形成されていない場合と比較して、電界強度が最も大きい範囲が若干狭くなり、また、その大きさも若干小さくなっている。しかしながら、インパクトイオン化が生じてしまっており、当該半導体装置１ａが破壊されるおそれがある。
【００５８】
他方、「形成幅０．８［μｍ］」として図６に示すように、深いＮ層２０が「０．８［μｍ］にて形成されるときの電位分布については、ドレイン高濃度領域１４ｂの電位が最も高く、このドレイン高濃度領域１４ｂを基点として、ここから離れるにつれて徐々に電位が低くなる。ただし、深いＮ層２０が形成されていない場合や、「形成幅が０．４［μｍ］」のときと比較して、大幅に、電位の変化が緩やかになっている。そのため、電界強度分布については、電界強度分布については、ドレイン低濃度領域１４ａ直下の部分における電界強度はそれほど大きくなくなり、深いＮ層２０が形成されていない場合や「形成層が０．４［μｍ］」のときと比較して、電界強度が最も大きくなる範囲が大幅に広がり、その大きさも大幅に小さくなっている。そのため、インパクトイオン化が生じることはなく、当該半導体装置１ａが破壊されるおそれは払拭される。
【００５９】
図７に、先の図３に対応する図として、ＳＯＩ基板１０の上表面を基点とした深さ方向の距離と電界強度との関係を、形成幅の別に示す。図７に曲線ｅ１として示されるように、深いＮ層２０が形成されていない場合、ドレイン低濃度領域１４ａ直下の部分における電界強度は、上記所定値「２．５［ＭＶ／ｃｍ］」を超えているため、電流集中が生じている。一方、図７に曲線ｅ２として示されるように、深いＮ層２０が形成幅「０．４［μｍ］」をもって形成されている場合、ドレイン低濃度領域１４ａ直下の部分における電界強度は、上記所定値を若干超えているため、電流集中が生じている。他方、図７に曲線ｅ３として示されるように、深いＮ層２０が形成幅「０．８［μｍ］」をもって形成されている場合、ドレイン低濃度領域１４ａ直下の部分における電界強度は、上記所定値を若干下回っているため、電界集中は生じない。
【００６０】
以上のことから、本実施の形態の半導体装置１ａでは、「０．８［μｍ］」に余裕を含めた形成幅「１．０［μｍ］」をもって深いＮ層２０を形成している。
【００６１】
（第３の実施の形態）
次に、本発明に係る半導体装置の第３の実施の形態について、図８〜図１０を参照しつつ説明する。また、図８において、先の図１〜図７に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明は割愛する。
【００６２】
図８は、本実施の形態の側面断面図である。この図８に示されるように、本実施の形態も、先の第１及び第２の実施の形態に準じた構造となっている。ただし、本実施の形態の半導体装置１ｂでは、Ｐウェル層１２ａの、ドレイン低濃度領域直下で、且つ、ドレイン高濃度領域下方の部分の濃度を、その他の部分よりも低濃度に構成している。すなわち、図８に示されるように、Ｐウェル層１２ａの、ドレイン低濃度領域１４ａ直下で且つドレイン高濃度領域１４ｂ下方の部分に、他の部分よりも低濃度（約半分程度）な低濃度領域３０が形成されている。こうした低濃度領域３０は、通常、イオン打ち込みを通じて形成される。正確には、Ｐウェル層１２ａを形成するためのイオン打ち込み工程において、意図的にイオンを打ち込まない幅を設けることで、こうした低濃度領域を形成している。また、こうした低濃度領域３０に起因して、埋め込みＮ層１２ｂの低濃度領域３０の下方の部分には、盛上領域３１が形成されている。このように、低濃度領域３０（盛上領域３１）を形成することで、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が上記所定値以下となるようにしている。
【００６３】
半導体装置１ｂにおいて、ドレイン高濃度領域１４ｂに対し、例えば「７０Ｖ〜１３０Ｖ」程度の高い電圧が適宜の端子等を介して印加されると、空乏層がドレイン低濃度領域１４ａの下端から埋め込みＮ層１２ｂに向けて伸びる。そうした空乏層は、Ｐウェル層１２ａを超えて、埋め込みＮ層１２ｂの上面に到達する。ただし、当然のことながら、図８に示すように、ドレイン低濃度領域１４ａの下端から伸びた空乏層のうち、低濃度領域３０を通過した空乏層の方が、低濃度領域３０を通過しなかった空乏層よりも、盛上領域３１によって距離が短くなっているため、埋め込みＮ層１２ｂの上端に早く到達する。そのため、ドレイン低濃度領域１４ａから伸びて先に埋め込みＮ層１２ｂの上面に到達した、ドレイン高濃度領域１４ｂ下方の部分において、空乏層を通じて、ドレイン低濃度領域１４ａと埋め込みＮ層１２ｂ（盛上領域３１）とが接続される。このとき、先の第１及び第２の実施の形態と同様に、Ｐウェル層１２ａと埋め込みＮ層１２ｂとの間には、寄生コンデンサが構成されており、「埋め込みＮ層１２ｂ（盛上領域３１）→Ｐウェル層１２ａ→ドレイン低濃度領域１４ａ→ドレイン高濃度領域１４ｂ」といった経路をたどって、パンチスルー電流が流れ、この寄生コンデンサが充電されるようになる。したがって、パンチスルーに起因する電流集中は、低濃度領域３０が形成された部分において起こることが多くなる。換言すれば、パンチスルーを、ひいては、電流集中を生じさせる場所を予め定めることができるようになる。そして、Ｐウェル層１２ａのうちの低濃度領域３０が形成された部分以外の部分においては、電界強度が上記所定値以下である必要はなくなり、厚さや濃度等を独立して設計することができるようになるため、設計の自由度が向上する。
【００６４】
図９に、そうした低濃度領域３０の形成幅と、電流集中の有無、濃度分布、電位分布、電界分布及びインパクトイオン化の発生状況との関係を、一覧にして示す。なお、この図９は、先の図６に対応する図であって、横型ＭＯＳトランジスタ素子２がブレークダウンしたときの状態をシミュレートしたものであり、当該半導体装置１に電流集中が発生するか否かについては、このシミュレーションとは異なるシミュレーションを通じて調べている。具体的には、当該半導体装置１の「３分の１」の面積の半導体装置を３個並列に接続したシミュレーションモデルを作成した上で、静電気試験として、容量値「３３０［ｐＦ］」であるコンデンサに対して電圧値「１［ｋＶ］」あるいは「３［ｋＶ］」にて予め充電しておき、抵抗値「２［ｋΩ］」の抵抗及び当該半導体装置１のドレイン高濃度領域１４ｂを、この充電されたコンデンサに直列接続したときに、３個のうちのいずれか１個に電流集中が生じるか否かを調べた。先の図３に示すように、こうしたＰウェル層１２ａへのイオン注入量及びドレイン低濃度領域１４ａへのイオン注入量にて構成された半導体装置１ｂでは、電圧値が「１［ｋＶ］」のとき及び「３［ｋＶ］」のときのいずれにおいても、電流集中が生じている。また、形成幅とは、図６に示すように、当該半導体装置のＳＯＩ基板１０の右端を基準とした、Ｐウェル層１２ａを形成するためのイオン打ち込み工程において、意図的にイオンを打ち込まない幅である。
【００６５】
まず、「形成幅なし」として図９に示すように、低濃度領域３０（盛上領域３１）が形成されていないときの電位分布については、ドレイン高濃度領域１４ｂの電位が最も高く、このドレイン高濃度領域１４ｂを基点として、ここから離れるにつれて徐々に電位が低くなる。このときの電界強度分布については、ドレイン低濃度領域１４ａ直下の部分において電界強度が最も大きくなっており、この電界強度が最も大きくなっている箇所で、インパクトイオン化が生じてしまっている。すなわち、低濃度領域３０が形成されていない場合、電流集中が生じ、当該半導体装置１ｂが破壊されるおそれがある。
【００６６】
一方、「形成幅０．４［μｍ］」として図９に示すように、低濃度領域３０が形成幅「０．４［μｍ］」にて形成されるときの電位分布については、ドレイン高濃度領域１４ｂの電位が最も高く、このドレイン高濃度領域１４ｂを基点として、ここから離れるにつれて徐々に電位が低くなる。ただし、低濃度領域３０が形成されていない場合と比較して、電位の変化が大幅に緩やかになっている。そのため、電界強度分布については、ドレイン低濃度領域１４ａ直下の部分、すなわち低濃度領域３０近傍において電界強度が最も大きくなっているものの、低濃度領域３０が形成されていない場合と比較して、電界強度が最も大きくなる範囲は大幅に狭くなり、その大きさ自体も大幅に小さくなっている。そのため、インパクトイオン化が生じることはなく、当該半導体装置１ｂが破壊されるおそれは払拭される。
【００６７】
同様に、「形成幅０．８［μｍ］」あるいは「形成幅１．２［μｍ］」として図９に示すように、低濃度領域３０が形成幅「０．８［μｍ］」あるいは形成幅「１．２［μｍ］」にて形成されるときの電位分布についても、ドレイン高濃度領域１４ｂの電位が最も高く、このドレイン高濃度領域１４ｂを基点として、ここから離れるにつれて徐々に電位が低くなる。しかも、低濃度領域３０が形成幅「０．４［μｍ］」にて形成されている場合と比較しても、電位の変化が大幅に緩やかになっている。そのため、電界強度分布については、ドレイン低濃度領域１４ａ直下の部分、すなわち低濃度領域３０近傍において電界強度が最も大きくなっているものの、低濃度領域３０が形成幅「０．４［μｍ］」にて形成されている場合と比較しても、電界強度が最も大きくなる範囲がごく僅かであり、その大きさ自体も小さい。そのため、インパクトイオン化が生じることはなく、当該半導体装置１ｂが破壊されるおそれはほとんどない。
【００６８】
図１０に、先の図３に対応する図として、ＳＯＩ基板１０の上表面を基点とした深さ方向の距離と電界強度との関係を、形成幅の別に示す。図１０に曲線ｆ１として示されるように、低濃度領域３０が形成されていない場合、ドレイン低濃度領域１４ａ直下の部分における電界強度は、上記所定値「２．５［ＭＶ／ｃｍ］」を超えているため、電流集中が生じている。一方、図１０に曲線ｆ２として示されるように、低濃度領域３０が形成幅「０．４［μｍ］」をもって形成されている場合、ドレイン低濃度領域１４ａ直下の部分における電界強度は、上記所定値と略同一の値であり、電流集中は生じていない。また、図１０に曲線ｆ３〜ｆ５として示されるように、低濃度領域３０が形成幅「０．８［μｍ］」、「１．２［μｍ］」「１．６［μｍ］」をもって形成されている場合、ドレイン低濃度領域１４ａ直下の部分における電界強度は、上記所定値を大幅に下回っているため、電界集中は生じない。
【００６９】
以上のことから、本実施の形態の半導体装置１ｂでは、「０．４［μｍ］」に余裕を含めた形成幅「０．８［μｍ］」をもって低濃度領域３０を形成している。
【００７０】
なお、本発明にかかる半導体装置は、上記各実施の形態にて例示した構成に限られるものではなく、同実施の形態を適宜変更した例えば次の形態として実施することもできる。
【００７１】
上記第２の実施の形態の半導体装置１ａでは、ドレイン低濃度領域１４ａの下端部が到達する深さよりも深く、ドレイン低濃度領域１４ａと一部が重畳するように、また、ドレイン高濃度領域１４ｂを囲うように、ドレイン低濃度領域１４ａと同程度の濃度で、ドレイン高濃度領域１４ｂの下方に、深いＮ層（第３ドレイン領域）２０が形成されていたが、これに限られない。他にも、ドレイン低濃度領域１４ａの下端部が到達する深さよりも深く、ドレイン低濃度領域１４ａと一部が重畳するように、ドレイン低濃度領域１４ａと同程度の濃度で、深いＮ層を形成することとしてもよい。要は、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が上記所定値以下となるようにされていれば、深いＮ層の形成箇所については任意である。これによっても、Ｐウェル層１２ａのうちの深いＮ層が形成された部分以外の部分において、電界強度が上記所定値以下である必要はなくなり、厚さや濃度等を独立して設計することができるようになる。
【００７２】
上記第３の実施の形態の半導体装置１ｂでは、Ｐウェル層１２ａの、ドレイン低濃度領域１４ａ直下で、且つ、ドレイン高濃度領域１４ｂ下方の部分の濃度を、その他の部分よりも低濃度に構成されていたが、これに限られない。逆に、Ｐウェル層１２ａの、ドレイン低濃度領域１４ａ直下で、且つ、ドレイン高濃度領域１４ｂ下方の部分の濃度を、その他の部分よりも高濃度に構成するなど、Ｐウェル層１２ａの、ドレイン低濃度領域１４ａ直下で、且つ、ドレイン高濃度領域１４ｂ下方の部分の濃度を、他の部分と異なる濃度に形成してもよい。要は、横型ＭＯＳトランジスタ素子２のブレークダウン時の、ドレイン低濃度領域１４ａ直下の部分における電界強度が上記所定値以下となるようにされていれば、Ｐウェル層１２ａの濃度分布は任意である。これにより、Ｐウェル層１２ａのうちの濃度を異ならしめられた部分以外の部分において、電界強度が上記所定値以下である必要はなくなり、厚さや濃度等を独立して設計することができるようになる。
【００７３】
上記各実施の形態では、半導体装置１、１ａ及び１ｂは、埋め込み酸化膜１１を内部に有するＳＯＩ基板１０の表層部に横型ＭＯＳトランジスタ素子２が形成される構造を有していたが、これに限られない。ＳＯＩ基板１０に限らず、半導体基板の表層部に横型ＭＯＳトランジスタ素子２が形成される構造であれば、本発明は同様に有効である。
【００７４】
上記各実施の形態では、Ｎチャネル形の横型ＭＯＳトランジスタ素子２として当該半導体装置を構成していたが、これに限られず、Ｐチャネル形の横型ＭＯＳトランジスタ素子として当該半導体装置を構成してもよい。そうした場合には、これまで示した各半導体領域の導電型（ｎ型あるいはｐ型）を、それぞれ逆の導電型（ｐ型あるいはｎ型）に替えて構成すればよい。
【図面の簡単な説明】
【００７５】
【図１】本発明にかかる半導体装置の第１の実施の形態の側面断面図。
【図２】同第１の実施の形態において、電流集中が生じる原理を示す模式図。
【図３】同第１の実施の形態において、（ａ）〜（ｃ）は、ＳＯＩ層を構成するＰウェル層へのイオン注入量の別に、ＳＯＩ基板の上表面からの距離と電界強度との関係を示す図。
【図４】同第１の実施の形態において、Ｐウェル層へのイオン注入量、低濃度ドレイン領域へのイオン注入量、及び電流集中の発生の有無との関係を、一覧にして示した図。
【図５】本発明にかかる半導体装置の第２の実施の形態の側面断面図。
【図６】同第２の実施の形態において、深いＮ層の形成幅と、電流集中の有無、濃度分布、電位分布、電界分布及びインパクトイオン化の発生状況との関係を、一覧にして示した図。
【図７】同第２の実施の形態において、深いＮ層の形成幅の別に、ＳＯＩ基板の上表面からの距離と電界強度との関係を示す図。
【図８】本発明にかかる半導体装置の第３の実施の形態の側面断面図。
【図９】同第３の実施の形態において、低濃度領域の形成幅と、電流集中の有無、濃度分布、電位分布、電界分布及びインパクトイオン化の発生状況との関係を、一覧にして示した図。
【図１０】同第３の実施の形態において、低濃度領域の形成幅の別に、ＳＯＩ基板の上表面からの距離と電界強度との関係を示す図。
【図１１】（ａ）及び（ｂ）は、従来の半導体装置の側面断面図。
【符号の説明】
【００７６】
１、１ａ、１ｂ…半導体装置、２…横型ＭＯＳトランジスタ素子、１０…ＳＯＩ基板（半導体基板）、１１…埋め込み酸化膜、１２…ＳＯＩ層（半導体層）、１２ａ…Ｐウェル層、１２ｂ…埋め込みＮ層、１３…ソース領域、１４ａ…ドレイン低濃度領域（第１ドレイン領域）、１４ｂ…ドレイン高濃度領域（第２ドレイン領域）、１５…チャネル領域、１６…ゲート電極、１７…ゲート絶縁膜、１８…チャネル電位固定用拡散層、１９…フィールド酸化膜、２０…深いＮ層、３０…低濃度領域、３１…盛上領域、１００ａ、１００ｂ…半導体装置、１０１、１０１ａ…半導体基板、１１１…埋め込み酸化膜、１１２…ＳＯＩ層、１１２ａ…Ｐウェル層、１１２ｂ…埋め込みＮ層、１１４ａ…ドレイン低濃度領域、１１４ｂ…ドレイン高濃度領域、１１５…寄生ＮＰＮトランジスタ素子、１２０…横型ＭＯＳトランジスタ素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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