(57)【要約】      （修正有）【課題】強誘電体キャパシタを埋める層間絶縁膜上に配線層を形成する際に、層間絶縁膜上のＡｌ2Ｏ3膜等の水素バリアを超えて生じる水素の侵入を抑制する半導体装置を提供する。【解決手段】基板１１上に第１の層間絶縁膜２０を、テトラエトキシシランを原料とするプラズマＣＶＤ法により強誘電体キャパシタ１８Ａ，１８Ｂ，１８Ｃ，１８Ｄを覆うように形成し、その上に水素バリア膜２１を形成し、その上に配線パターン２２Ａ、２２Ｂ、２２Ｃを形成し、第２の層間絶縁膜２２ＨＤを高密度プラズマＣＶＤ法により堆積し、その上にシリコン酸化膜よりなる犠牲膜２２ＰＴをテトラエトキシシランを原料としたプラズマＣＶＤ法により堆積し、犠牲膜２２ＨＤを化学機械研磨法により第２の層間絶縁膜２２ＨＤが露出するまで研磨し、その際、犠牲膜２２ＰＴの第２の水分量が第２の層間絶縁膜２２ＨＤの第１の水分量よりも少ないようにする。【選択図】図４
2008198641.tif 000002
【特許請求の範囲】
【請求項１】
活性素子を形成された基板と、
前記基板上に形成され、強誘電体キャパシタを覆い、平坦な表面を有する第1の層間絶縁膜と、
前記第1の層間絶縁膜の前記平坦な表面を覆う水素バリア膜と、
前記水素バリア膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜中に形成された複数の配線パターンよりなる配線層と、
を含む半導体装置であって、
前記第２の層間絶縁膜は、前記複数の配線パターンの間を充填するシリコン酸化膜よりなる第１の膜部分と、シリコン酸化膜よりなり前記第１の膜部分の上に形成され、前記第１の膜部分の表面の凹凸を充填する、平坦化された表面を有する第２の膜部分とよりなり、
前記第１の膜部分は高密度プラズマＣＶＤ法で形成されており、
前記第1の膜部分は第1の水分量を有し、
前記第２の膜部分は第２の水分量を有し、
前記第２の水分量は前記第１の水分量よりも小さいことを特徴とする半導体装置。
【請求項２】
前記第１の水分量が５×１０-2ｇ／ｃｍ3以下であり、前記第２の水分量が５．０×１０-3ｇ／ｃｍ3以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の膜部分および前記第１の層間絶縁膜は、テトラエトキシシランを原料としたプラズマＣＶＤ法により形成されることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記水素バリア膜はＡｌ2Ｏ3膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
活性素子および強誘電体キャパシタが形成された基板上に第１の層間絶縁膜を、テトラエトキシシランを原料とするプラズマＣＶＤ法により、前記強誘電体キャパシタを覆うように形成する工程と、
前記前記第１の層間絶縁膜上に水素バリア膜を形成する工程と、
前記水素バリア膜上に、配線パターンを形成する工程と、
前記配線パターンを覆うように第２の層間絶縁膜を、高密度プラズマＣＶＤ法により、前記第２の層間絶縁膜が前記配線パターンの間を充填するように堆積する工程と、
前記第２の層間絶縁膜上にシリコン酸化膜よりなる犠牲膜を、テトラエトキシシランを原料としたプラズマＣＶＤ法により、平坦な表面を有するように堆積する工程と、
前記犠牲膜を化学機械研磨法により、前記第２の層間絶縁膜が露出するまで研磨する工程と、を含み、
前記第２の層間絶縁膜は第１の水分量を有し、前記犠牲膜は第２の水分量を有し、
前記第２の水分量は前記第1の水分量よりも少ないことを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の層間絶縁膜を形成する工程は、前記前記第１の水分量が、５．０×１０-2ｇ／ｃｍ3以下となるように実行され、前記犠牲膜を形成する工程は、前記犠牲膜中の水分量が、５．０×１０-3ｇ／ｃｍ3以下となるように実行されることを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
メモリセル中に強誘電体キャパシタを有する、いわゆる強誘電体メモリは、電圧駆動される高速不揮発性記憶素子であり、メモリカードをはじめ、様々な用途で使われている。
【０００３】
一般に強誘電体キャパシタでは、ペロブスカイト構造の酸化物よりなる強誘電体膜が強誘電体キャパシタ絶縁膜として使われるが、このようなペロブスカイト型強誘電体膜は酸化雰囲気中で形成する必要があり、水素雰囲気など、還元性雰囲気中で容易に還元されてしまい、このため半導体プロセスで通常使われている雰囲気中で形成された場合には、電気特性に顕著な劣化が生じる。
【０００４】
そこで従来、強誘電体キャパシタはメモリセルトランジスタが形成されたシリコン基板を覆う層間絶縁膜上に、トランジスタが劣化しないようにＳｉＯＮ膜などの酸素バリア膜を介して形成し、さらに強誘電体キャパシタが、その後の多層配線構造の形成工程などで劣化しないように、かかる強誘電体キャパシタをＡｌ2Ｏ3などの水素バリア膜で覆う構成が使われている。
【特許文献１】特開２０００−２６９４３４号公報
【特許文献２】特開平８−３７２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１は、本発明の関連技術による強誘電体メモリ１０の構成を示す図である。
【０００６】
図１を参照するに、強誘電体メモリ１０はシリコン基板１１上に形成されており、前記シリコン基板１１中には、素子分離領域１１Ｉにより画成された素子領域１１Ａに、前記シリコン基板１１上にゲート絶縁膜１２を介して形成されたポリシリコンゲート電極１３と、前記シリコン基板１１中、前記ゲート電極１３の両側に形成されたＬＤＤ領域１１ａ，１１ｂと、さらに前記シリコン基板１１中、前記ＬＤＤ領域１１ａ，１１ｂのそれぞれ外側に形成された拡散領域１１ｃ，１１ｄを含むメモリセルトランジスタが形成されている。
【０００７】
前記メモリセルトランジスタは、前記シリコン基板１１上に形成された層間絶縁膜１４により覆われており、前記層間絶縁膜１４中には前記拡散領域１１ｃおよび拡散領域１１ｄにコンタクトするビアプラグ１４Ａ，１４Ｂが形成されている。
【０００８】
前記層間絶縁膜１４は厚さが例えば６００ｎｍのＳｉＯＮ酸素バリア膜１５により覆われ、前記酸素バリア膜１５上には、厚さが例えば５０ｎｍのＡｌ2Ｏ3水素バリア膜１７で覆われたシリコン酸化膜よりなる絶縁膜１６上に、（１１１）配向したＰｔ膜などよりなる下部電極１８Ａと、（１１１）配向したＰＺＴ膜１８Ｂと、ＩｒＯｘ膜よりなる上部電極１８Ｃ，１８Ｄを積層した強誘電体キャパシタが形成されており、前記強誘電体キャパシタはさらに別のＡｌ2Ｏ3水素バリア膜１９により、その上面および側壁面が覆われている。なお前記下部電極１４Ａは、前記Ｐｔ膜の配向を（１１１）配向に制御するＴｉＮ配向制御膜とＰｂの拡散を阻止するＴｉＡｌＮ拡散防止膜を含んでいる。
【０００９】
例えば前記層間絶縁膜２０は９８０ｎｍの膜厚を有し、一方前記強誘電体キャパシタは、前記ＳｉＯＮ酸素バリア膜１５から上部電極１８Ｄを覆う水素バリア膜１９の上面までの高さが７４０ｎｍとなるように形成される。
【００１０】
さらに前記層間絶縁膜２０中には前記強誘電体キャパシタの下部電極１８Ａにコンタクトするビアプラグ２０Ａと、前記強誘電体キャパシタ１８Ｄにコンタクトするビアプラグ２０Ｂと、前記ビアプラグ１４Ａを介して前記拡散領域１１ｃにコンタクトするビアプラグ２０Ｃが形成されており、前記水素バリア膜２１上には、前記ビアプラグ２０Ａ，２０Ｂ，２０Ｃにコンタクトする配線パターンを含む配線パターン２２Ａ〜２２Ｃが形成されている。
【００１１】
前記配線パターン２２Ａ〜２２Ｃはさらに層間絶縁膜２２により覆われ、前記層間絶縁膜２２中には、前記ビアプラグ１４Ｂを介して拡散領域１１ｄにコンタクトするビアプラグ２０Ｄが、層間絶縁膜２０を貫通して形成されている。
【００１２】
前記強誘電体キャパシタは、前記水素バリア膜１９を介して、層間絶縁膜２０により覆われ、さらに前記層間絶縁膜２０の表面はＣＭＰ工程により平坦化された後、Ａｌ2Ｏ3水素バリア膜２１により覆われている。その結果、前記強誘電体キャパシタは水素バリア膜１７，１により、前記層間絶縁膜２０形成時の雰囲気中の水素から保護され、また水素バリア膜２１により、その上の層間絶縁膜形成時の雰囲気中の水素に対して保護される。
【００１３】
また前記上部電極１８Ｄは、その下の上部電極１８Ｃよりも酸素欠損が少なく触媒作用の少ない膜よりなり、これにより、層間絶縁膜２０、あるいはその上の配線パターン２２Ａ，２２Ｂ，２２Ｃの形成時における雰囲気中の水素の活性化が抑制され、ＰＺＴ膜１８Ｂの還元が軽減される。
【００１４】
このような強誘電体メモリでは、強誘電体キャパシタが形成される層間絶縁膜２０中の水分は、水素の原料となるため可能な限り減少させる必要があり、前記層間絶縁膜２０は、水分量の少ないＴＥＯＳを原料としたプラズマＣＶＤ法で形成されている。
【００１５】
ところが本発明の基礎となる研究において本発明の発明者は、このように層間絶縁膜２０中の水分を減少させても、強誘電体キャパシタの電気特性が劣化してしまう場合があることを見出した。これは、層間絶縁膜２２の側から水素が層間絶縁膜２０中に侵入しており、前記水素バリア膜２１を設けても、このような水素の侵入が完全には遮断できない場合があることを示唆している。
【課題を解決するための手段】
【００１６】
一の側面によれば本発明は、活性素子を形成された基板と、前記基板上に形成され、強誘電体キャパシタを覆い、平坦な表面を有する第1の層間絶縁膜と、前記第1の層間絶縁膜の前記平坦な表面を覆う水素バリア膜と、前記水素バリア膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中に形成された複数の配線パターンよりなる配線層と、
を含む半導体装置であって、前記第２の層間絶縁膜は、前記複数の配線パターンの間を充填するシリコン酸化膜よりなる第１の膜部分と、シリコン酸化膜よりなり前記第１の膜部分の上に形成され、前記第１の膜部分の表面の凹凸を充填する、平坦化された表面を有する第２の膜部分とよりなり、前記第１の膜部分は高密度プラズマＣＶＤ法で形成されており、前記第1の膜部分は第1の水分量を有し、前記第２の膜部分は第２の水分量を有し、前記第２の水分量は前記第１の水分量よりも小さいことを特徴とする半導体装置を提供する。
【００１７】
他の側面によれば本発明は、活性素子および強誘電体キャパシタが形成された基板上に第１の層間絶縁膜を、テトラエトキシシランを原料とするプラズマＣＶＤ法により、前記強誘電体キャパシタを覆うように形成する工程と、前記前記第１の層間絶縁膜上に水素バリア膜を形成する工程と、前記水素バリア膜上に、配線パターンを形成する工程と、前記配線パターンを覆うように第２の層間絶縁膜を、高密度プラズマＣＶＤ法により、前記第２の層間絶縁膜が前記配線パターンの間を充填するように堆積する工程と、前記第２の層間絶縁膜上にシリコン酸化膜よりなる犠牲膜を、テトラエトキシシランを原料としたプラズマＣＶＤ法により、平坦な表面を有するように堆積する工程と、前記犠牲膜を化学機械研磨法により、前記第２の層間絶縁膜が露出するまで研磨する工程と、を含み、前記第２の層間絶縁膜は第１の水分量を有し、前記第犠牲膜は第２の水分量を有し、前記第２の水分量は前記第1の水分量よりも少ないことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１８】
本発明によれば、強誘電体キャパシタが埋設された層間絶縁膜上に水素バリア膜を隔てて形成された層間絶縁膜中の水分量を抑制することにより、前記強誘電体キャパシタが設けられた層間絶縁膜中への前記水素バリア膜を超えた水素の侵入が抑制され、強誘電体キャパシタの電気特性の劣化が抑制される。その際、本発明では、前記水素バリア膜上の層間絶縁膜を、高密度プラズマＣＶＤ法により形成される第1の膜部分と、その上にＴＥＯＳを原料としたプラズマＣＶＤ法により犠牲膜として形成される第２の膜部分とに分けて形成することで、前記水素バリア膜の上に形成される配線パターンを、前記第１の膜部分により埋込み、さらにその上に前記第２の膜部分を犠牲膜として形成し、これを化学機械研磨することにより、平坦面を得ることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を好ましい実施形態について、図２（Ａ）〜３（Ｄ）を参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２０】
図２（Ａ）を参照するに、図１の層間絶縁膜２０上の水素バリア膜２１上には、前記図１の配線パターン２２Ａ〜２２Ｃを含む配線パターン２２Ａ〜２２Ｄが形成され、図２（Ｂ）の工程において前記図２（Ａ）の構造上にシリコン酸化膜２２ＨＤが、高密度プラズマＣＶＤ法により、例えば５００ｎｍの膜厚に形成される。
【００２１】
その際本実施形態では、前記シリコン酸化膜２２ＨＤ中の水分量を最小化するため、前記シリコン酸化膜２２ＨＤの堆積を、１５ｍＴｏｒｒの圧力下、２５０〜４００℃の基板温度で、ＳｉＨ4よりなる原料とＯ2よりなる酸化ガスを、流量が２５０〜３００ＳＣＣＭのＡｒキャリアガスと共に、それぞれ５０〜２００ＳＣＣＭおよび４００〜６００ＳＣＣＭの流量で供給し、さらにこれに周波数が１３．５６ＭＨｚの高周波を２０００〜３０００Ｗのパワーで供給して高密度プラズマを励起し、同時に被処理基板に周波数が４ＭＨｚのバイアスを３０００〜４０００Ｗのパワーで供給することにより行っている。このような条件で形成されたシリコン酸化膜２２ＨＤでは、水分量を５．０×１０-2ｇ／ｃｍ3以下、例えば１．０×１０-2以下に抑制することができる。
【００２２】
このようにして形成されたシリコン酸化膜２２ＨＤは、前記水素バリア膜２１上において配線パターン２２Ａ〜２２Ｄの間を密に充填し、さらに基板バイアスを印加することにより堆積時に同時に生じるエッチング作用により、略平坦な、ただし配線パターン２２Ａ〜２２Ｄに対応した突起を有する形状の主面を有する。
【００２３】
なお図２（Ｂ）における前記シリコン酸化膜２２ＨＤの高密度プラズマＣＶＤ法による形成は、上記の条件あるいは原料、酸化ガスの組み合わせに限定されるものではなく、他にも様々な堆積条件が可能である。例えば、前記シリコン酸化膜２２ＨＤの堆積を、１５〜５０ｍＴｏｒｒの圧力下、３００〜４００℃の基板温度で、ＳｉＨ4よりなる原料とＯ2よりなる酸化ガスを、流量が４００〜５００ＳＣＣＭのＡｒキャリアガスと共に、それぞれ５０〜２００ＳＣＣＭおよび４００〜６００ＳＣＣＭの流量で供給し、さらにこれに周波数が１３．５６ＭＨｚの高周波を２０００〜３０００Ｗのパワーで供給して高密度プラズマを励起し、同時に被処理基板に周波数が４ＭＨｚのバイアスを１０００〜２０００Ｗのパワーで供給することにより行ってもよい。
【００２４】
次に図３（Ｃ）の工程において、前記図２（Ｂ）の構造上に、シリコン酸化膜２２ＰＴが、プラズマＣＶＤ法により、例えば７００ｎｍの膜厚に形成される。
【００２５】
その際本実施形態では、前記シリコン酸化膜２２ＰＴ中の水分量を最小化するため、前記シリコン酸化膜２２ＰＴの堆積を、トリエトキシシランを原料として行い、例えば５〜１０Ｔｏｒｒの圧力下、３５０〜４３０℃の基板温度で、トリエトキシシラン原料とＯ2よりなる酸化ガスを、流量が５００〜１０００ＳＣＣＭのＨｅキャリアガスと共に、それぞれ５００〜８００ｍｇｍおよび２５００〜３０００ＳＣＣＭの流量で供給し、さらにこれに周波数が１３．５６ＭＨｚの高周波を５００〜８００Ｗのパワーで供給してプラズマを励起することにより行う。このようにして形成されたシリコン酸化膜２２ＰＴでは、水分量を５×１０-3ｇ／ｃｍ3以下、例えば５×１０-3〜１×１０-3ｇ／ｃｍ3の、水分量が極めて低い状態に抑制することができる。なお、前記シリコン酸化膜２２ＰＴの成膜条件と同様な成膜条件は、前記強誘電体キャパシタが形成される層間絶縁膜２０の形成においても使われており、このため層間絶縁膜２０も、前記シリコン酸化膜２２ＰＴと同程度の、極低水分状態に形成される。また前記水素バリア膜１７の下の層間絶縁膜１６も、同様な条件で形成することができる。
【００２６】
さらに本実施形態では、図３（Ｄ）の工程において前記シリコン酸化膜２２ＰＴを化学機械研磨により除去し、その結果、図３（Ｄ）に示すように前記シリコン酸化膜２２ＰＴが前記シリコン酸化膜２２ＨＤ表面の凹部を充填する構造が得られる。
【００２７】
このようにして得られたシリコン酸化膜２２ＨＤおよび２２ＰＴよりなる層間絶縁膜２２では、膜中の水分量が先にも述べたように１．０×１０-2ｇ／ｃｍ3以下に抑制され、前記水素バリア膜２１を介した水素の層間絶縁膜２０への侵入が効果的に抑制される。
【００２８】
図４は、層間絶縁膜２２の形成を、前記図２（Ａ），（Ｂ）および図３（Ｃ），（Ｄ）の工程により行って得られた強誘電体メモリの構成を示す。ただし図４中、先に図１で説明した部分には同一の参照符号を付し、説明を省略する。
【００２９】
図４を参照するに、本実施形態では前記層間絶縁膜２２が、高密度プラズマＣＶＤ法により形成され、配線パターン２２Ａ〜２２Ｃの間を隙間なく充填しているシリコン酸化膜２２ＨＤと、前記シリコン酸化膜２２ＨＤの表面において凹部を充填して部分的に形成されている、シリコン酸化膜２２ＰＴとより構成され、前記シリコン酸化膜２２ＨＤは、５×１０-2ｇ／ｃｍ3以下の水分量を有しており、さらにその上に、図３（Ｄ）のＣＭＰ工程の結果部分的に残留しているシリコン酸化膜２２ＰＴは、前記層間絶縁膜２０と同様に、５×１０-3ｇ／ｃｍ3以下の水分量を有することを特徴とする。
【００３０】
なお、同様な高密度プラズマＣＶＤ法によるシリコン酸化膜と、ＴＥＯＳを原料としたプラズマＣＶＤ法により形成された極低水分状態のシリコン酸化膜の積層構造は、その上の層間絶縁膜２３などにおいて使うことも可能である。
【００３１】
図５（Ａ）は、このようにして形成した強誘電体メモリについて、昇温離脱ガス分析（ＴＤＳ）を行った結果を示す。ただし図５（Ａ）は、図５（Ｃ）に示すウェハ上に点（１）〜（５）について、加熱温度と放出されるＯＨイオンの強度の関係を示している。また図５（Ｂ）は、図５（Ａ）の結果から求められた、図５（Ａ）の加熱処理による水分子の脱離量を示す。図３（Ｄ）および図４よりわかるように、層間絶縁膜２２は大部分がシリコン酸化膜２２ＨＤより構成されており、従って図５（Ａ），（Ｂ）の昇温離脱ガス分析は、実際にはシリコン酸化膜２２ＨＤについてのものとなっている。
【００３２】
図５（Ａ），（Ｂ）を参照するに、ウェハ上の位置で多少のばらつきはあるものの、前記層間絶縁膜２２からの水分子の脱離量は５×１０-2ｇ／ｃｍ3以下となっていることがわかる。
【００３３】
特に前記シリコン酸化膜２２ＨＤの堆積を、１５ｍＴｏｒｒの圧力下、２５０〜４００℃の基板温度で、ＳｉＨ4よりなる原料とＯ2よりなる酸化ガスを、流量が２５０〜３００ＳＣＣＭのＡｒキャリアガスと共に、それぞれ５０〜２００ＳＣＣＭおよび４００〜６００ＳＣＣＭの流量で供給し、さらにこれに周波数が１３．５６ＭＨｚの高周波を２０００〜３０００Ｗのパワーで供給して高密度プラズマを励起し、同時に被処理基板に周波数が４ＭＨｚのバイアスを３０００〜４０００Ｗのパワーで供給することにより、前記シリコン酸化膜２２ＨＤ中の水分量を約１×１０-2ｇ／ｃｍ3に抑制することが可能である。
【００３４】
図６（Ａ），（Ｂ）は、前記図５（Ａ），（Ｂ）と同じ昇温離脱ガス分析を、図７（Ａ），（Ｂ）に示す静電チャック１００を使って形成した試料について行った結果を示す。
【００３５】
図７（Ａ）の静電チャック１００は、前記高密度プラズマＣＶＤ工程の際に被処理基板、すなわち図５（Ｃ）のウェハが載置される基板保持台１０１中に設けられており、一方前記基板保持台１０１は、高密度プラズマＣＶＤ装置の処理容器（図示せず）中に配設される。
【００３６】
図７（Ａ）を参照するに、静電チャック１００は、前記基板保持台１０１を構成するＡｌＮ材中に埋設された電極板１０２Ａと１０２Ｂより構成され、これに駆動電圧を印加することにより、前記被処理基板を前記基板保持台１０１に静電力により吸引し固定する。
【００３７】
その際、図７（Ａ）の静電チャック１００では電極板１０２Ａ，１０２Ｂの面内厚さ均一性が３．０％以内と、従来の静電チャックの面内厚さ均一性（約５．０％）に対して改良されており、その結果、基板処理時の基板保持台１０１中における基板温度Ｔの面内温度分布δＴＡが、図７（Ｂ）に示すように従来の基板保持台の基板温度の面内温度分布δＴＢの２．０％以下まで減少されている。
【００３８】
このような面内均一性に優れた静電チャックを使った場合、図６（Ａ），（Ｂ）に示すように水分脱離量の面内均一性も向上し、高密度プラズマＣＶＤ法により、ウェハ全体にわたり、均一なシリコン酸化膜が得られていることがわかる。この場合にも、前記シリコン酸化膜２２ＨＤ中の水分量は５×１０-2ｇ／ｃｍ3以下であるのがわかる。
【００３９】
図８（Ａ），（Ｂ）は、それぞれ前記図６（Ａ）に示す改良された静電チャック１００を使って形成したシリコン酸化膜２２ＨＤの面内膜厚分布、および従来の静電チャックを使って同様に形成したシリコン酸化膜の面内分布を、オングストローム単位で示した図である。
【００４０】
図７（Ａ）の改良された静電チャック１００を使うことにより、ウェハ上に形成されるシリコン酸化膜の膜厚面内分布が大きく向上しているのがわかる。
【００４１】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００４２】
（付記１）  活性素子を形成された基板と、
前記基板上に形成され、強誘電体キャパシタを覆い、平坦な表面を有する第1の層間絶縁膜と、
前記第1の層間絶縁膜の前記平坦な表面を覆う水素バリア膜と、
前記水素バリア膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜中に形成された複数の配線パターンよりなる配線層と、
を含む半導体装置であって、
前記第２の層間絶縁膜は、前記複数の配線パターンの間を充填するシリコン酸化膜よりなる第１の膜部分と、シリコン酸化膜よりなり前記第１の膜部分の上に形成され、前記第１の膜部分の表面の凹凸を充填する、平坦化された表面を有する第２の膜部分とよりなり、
前記第１の膜部分は高密度プラズマＣＶＤ法で形成されており、
前記第1の膜部分は第1の水分量を有し、
前記第２の膜部分は第２の水分量を有し、
前記第２の水分量は前記第１の水分量よりも小さいことを特徴とする半導体装置。
【００４３】
（付記２）  前記第１の水分量が５×１０-2ｇ／ｃｍ3以下であり、前記第２の水分量が５．０×１０-3ｇ／ｃｍ3以下であることを特徴とする付記１記載の半導体装置。
【００４４】
（付記３）  前記第1の水分量は、約１．０×１０-2ｇ／ｃｍ3であることを特徴とする付記１または２記載の半導体装置。
【００４５】
（付記４）  前記第１の層間絶縁膜は、５×１０-3ｇ／ｃｍ3以下の水分量を有することを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
【００４６】
（付記５）  前記第２の膜部分および前記第１の層間絶縁膜は、テトラエトキシシランを原料としたプラズマＣＶＤ法により形成されることを特徴とする付記１〜４のうち、いずれか一記載の半導体装置。
【００４７】
（付記６）  前記水素バリア膜はＡｌ2Ｏ3膜よりなることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
【００４８】
（付記７）  活性素子および強誘電体キャパシタが形成された基板上に第１の層間絶縁膜を、テトラエトキシシランを原料とするプラズマＣＶＤ法により、前記強誘電体キャパシタを覆うように形成する工程と、
前記前記第１の層間絶縁膜上に水素バリア膜を形成する工程と、
前記水素バリア膜上に、配線パターンを形成する工程と、
前記配線パターンを覆うように第２の層間絶縁膜を、高密度プラズマＣＶＤ法により、前記第２の層間絶縁膜が前記配線パターンの間を充填するように堆積する工程と、
前記第２の層間絶縁膜上にシリコン酸化膜よりなる犠牲膜を、テトラエトキシシランを原料としたプラズマＣＶＤ法により、平坦な表面を有するように堆積する工程と、
前記犠牲膜を化学機械研磨法により、前記第２の層間絶縁膜が露出するまで研磨する工程と、を含み、
前記第２の層間絶縁膜は第１の水分量を有し、前記第犠牲膜は第２の水分量を有し、
前記第２の水分量は前記第1の水分量よりも少ないことを特徴とする半導体装置の製造方法。
【００４９】
（付記８）  前記第２の層間絶縁膜を形成する工程は、前記前記第１の水分量が、５．０×１０-2ｇ／ｃｍ3以下となるように実行され、前記犠牲膜を形成する工程は、前記犠牲膜中の水分量が、５．０×１０-3ｇ／ｃｍ3以下となるように実行されることを特徴とする付記７記載の半導体装置の製造方法。
【００５０】
（付記９）  前記第２の層間絶縁膜を形成する工程は、前記前記第１の水分量が、約１．０×１０-2ｇ／ｃｍ3となるように実行されることを特徴とする付記７または８記載の半導体装置の製造方法。
【００５１】
（付記１０）  前記第1の層間絶縁膜は、テトラエトキシシランを原料としたプラズマＣＶＤ法により、前記第1の層間絶縁膜中の水分が５．０×１０-3ｇ／ｃｍ3以下となるように実行されることを特徴とする付記７〜９のうち、いずれか一項記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５２】
【図１】本発明の関連技術による強誘電体メモリの構成を示す図である。
【図２】（Ａ），（Ｂ）は、本発明による半導体装置の製造工程を示す図（その１）である。
【図３】（Ｃ），（Ｄ）は、本発明による半導体装置の製造工程を示す図（その２）である。
【図４】図２，３の工程により製造された強誘電体メモリの構成を示す図である。
【図５】（Ａ）〜（Ｃ）は、本発明の効果を説明する図である。
【図６】（Ａ），（Ｂ）は、本発明の効果を説明する別の図である。
【図７】（Ａ），（Ｂ）は、本発明で使われる基板保持台の構成および温度特性を示す図である。
【図８】（Ａ），（Ｂ）は、図７の基板保持台を使って形成された高密度プラズマＣＶＤ膜の膜厚面内分布を示す図である。
【符号の説明】
【００５３】
１１  シリコン基板
１１Ａ  素子領域
１１Ｉ  素子分離領域
１１ａ，１１ｂ  ＬＤＤ領域
１１ｃ，１１ｄ  拡散領域
１２  ゲート絶縁膜
１３  ゲート電極
１４，１６，２０，２２  層間絶縁膜
１５  ＳｉＯＮ酸素バリア膜
１７，１９，２１  Ａｌ2Ｏ3水素バリア膜
１８Ａ  下部電極
１８Ｂ  ＰＺＴ膜
１８Ｃ，１８Ｄ  上部電極
１４Ａ，１４Ｂ，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ  ビアプラグ
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ  配線パターン
２２ＨＤ  高密度プラズマＣＶＤ酸化膜
２２ＰＴ  プラズマＴＥＯＳＣＶＤ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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