(57)【要約】【課題】  半導体リレーをタイミング校正用信号選択回路に用いた場合のオン抵抗による校正タイミングのずれをなくし、メンテナンスフリーかつ高精度な半導体試験装置のタイミング構成回路を実現することを目的とする。【解決手段】  複数のドライバ１から出力される試験信号の１つを、複数の半導体リレーを組み合わせた信号選択回路３により選択し、比較回路４で所定の基準電圧Ｖr2と比較することにより前記試験信号のタイミングを校正する半導体試験装置のタイミング校正回路において、電圧測定回路６はドライバ１から出力される直流電圧を信号選択回路３を介して測定し、基準電圧発生回路７は電圧測定回路６から出力される測定信号に対応する基準電圧Ｖr2を比較回路４に出力する。【選択図】                    図１
2008102060.tif 000002
【特許請求の範囲】
【請求項１】
複数のドライバから出力される試験信号の１つを、複数の半導体リレーを組み合わせた信号選択回路により選択し、比較回路で所定の基準電圧と比較することにより前記試験信号のタイミングを校正する半導体試験装置のタイミング校正回路において、
前記ドライバから出力される直流電圧を前記信号選択回路を介して測定する電圧測定回路と、
該電圧測定回路から出力される測定信号に対応する電圧を前記基準電圧として前記比較回路に出力する基準電圧発生回路と、
を備えたことを特徴とする半導体試験装置のタイミング校正回路。
【請求項２】
複数のドライバから出力される試験信号の１つを複数の半導体リレーを組み合わせた信号選択回路により選択し、比較回路で所定の基準電圧と比較することにより前記試験信号のタイミングを校正する半導体試験装置のタイミング校正方法において、
前記ドライバから出力される直流電圧を前記信号選択回路を介して測定し、
測定した信号に対応する電圧を前記基準電圧とする
ことを特徴とする半導体試験装置のタイミング校正方法。
【請求項３】
前記直流電圧を前記試験信号のＨレベル及びＬレベルに設定し、
前記基準電圧を前記電圧測定回路から出力される各測定信号の間の所定の割合の電圧とする
ことを特徴とする請求項１又は２記載の半導体試験装置のタイミング校正回路又はタイミング校正方法。
【請求項４】
前記所定の割合を５０％とする
ことを特徴とする請求項３記載の半導体試験装置のタイミング校正回路又はタイミング校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定対象に印加する試験信号のタイミングを校正する半導体試験装置のタイミング校正回路及びタイミング校正方法に関し、特に複数の試験信号を切り換える信号選択回路を半導体リレーで構成したものに関する。
【背景技術】
【０００２】
半導体試験装置は被測定対象（ＤＵＴ）に印加する信号をタイミング校正することによりタイミング精度を保証している。タイミング校正の信号選択に用いるリレーは高速信号を減衰することなく伝達しなければならないため、従来は高周波特性のよい機械式リレー（メカニカルリレー。以下メカリレーという）を使用していた。
【０００３】
図３は従来の半導体試験装置のタイミング校正回路の一例でタイミング校正用の信号選択回路をメカリレーで構成したものを示す構成説明図である。
【０００４】
図３の半導体試験装置において、試験信号を出力する各ドライバ１の出力端子は各整合用抵抗Ｒ１の一端に接続され、各整合用抵抗Ｒ１の他端は各出力リレー２の一端に接続され、各出力リレー２の他端は被測定対象装置（以下ＤＵＴという）に接続される。
【０００５】
信号選択回路１３は複数のドライバ１から出力される試験信号のうち、いずれか１つを選択するようにされ、複数のメカリレーからなるリレー群ＲＬ1，ＲＬ2，ＲＬ3，・・・ＲＬn が以下のように階層的に接続されている。すなわち、初段リレー群ＲＬ1の各リレーの一端には複数の抵抗Ｒ１の他端がそれぞれ接続され、２段目のリレー群ＲＬ2の各リレーの一端には初段リレー群ＲＬ1の各リレーの他端が基板の配線単位や機能単位などの所定のグループごとにまとめて接続され、３段目のリレー群ＲＬ3の各リレーの一端には２段目リレー群ＲＬ2の各リレーの他端が前記同様所定のグループごとにまとめて接続され、以下同様にｎ段目のリレー群ＲＬnまで接続される。
【０００６】
信号選択回路１３のｎ段目のリレーＲＬnの出力端子（他端）は比較回路を構成する基準コンパレータ４の比較入力端子に接続される。基準コンパレータ４の基準入力端子には基準電圧Ｖr1が接続され、比較入力端子には入力抵抗Ｒ２の一端が接続され、入力抵抗Ｒ２の他端はコモンに接続される。基準コンパレータ４の出力は判定回路５に入力される。
【０００７】
なお、整合用抵抗Ｒ１は入力抵抗Ｒ２と等しい値（通常５０Ω）をとり、インピーダンスマッチングを取っている。
【０００８】
図３の装置の動作を以下に説明する。半導体試験装置がタイミング校正モードに入ると、出力リレー２はオフとなってドライバ１の出力端子はＤＵＴから切り離される。複数のドライバ１から出力される試験信号の１つが信号選択回路１３により選択され（電流経路Ｐ１）、選択された出力が比較回路４で基準電圧Ｖr1と比較され、比較回路４の出力に基づいて試験信号のタイミング特性が仕様を満足しているかどうかが判定回路５で判定される。信号選択回路１３では、特定のドライバ１に対応するリレー群ＲＬ１のリレーがオンになり、このリレーが属するグループに対応するリレー群ＲＬ２のリレーがオンになり、以下同様にして各段の対応するリレーがオンになることにより複数ドライバ１の１つが選択される。同様にして各ドライバが順次選択され、全てのドライバ１についてタイミング校正が行われる。
【０００９】
しかし、上記のようなメカリレーを用いたタイミング校正回路では、寿命のためメカリレーの定期的交換が必要となり、装置の稼働率を悪化させるという問題があった。
【００１０】
このような問題に対処するため、近年性能向上が著しいメンテナンスフリーな半導体リレー（フォトモスリレー等）をタイミング校正用信号選択回路に採用することが行われている。
【００１１】
図４は従来の半導体試験装置のタイミング校正回路の他の例でタイミング校正用信号選択回路を半導体リレーで構成したものを示す構成説明図である。図３と同じ箇所は同一の記号を付して説明を省略する。
【００１２】
信号選択回路３は複数のドライバ１からいずれか１つを選択するように構成され、複数の光ＭＯＳＦＥＴ（以下フォトモスという）等からなる半導体リレー群ＳＲ1，ＳＲ2，ＳＲ3，・・・ＳＲn が以下のように階層的に接続されて構成される。すなわち、初段半導体リレー群ＳＲ1の各半導体リレーの一端（ドレイン端子）には複数の抵抗Ｒ１の他端がそれぞれ接続され、２段目の半導体リレー群ＳＲ2の各半導体リレーの一端には初段半導体リレー群ＳＲ1の各半導体リレーの他端（ソース端子）が基板の配線単位や機能単位などの所定のグループごとにまとめて接続され、３段目の半導体リレー群ＳＲ3の各半導体リレーの一端には２段目半導体リレー群ＳＲ2の各半導体リレーの他端が前記同様所定のグループごとにまとめて接続され、以下同様にｎ段目の半導体リレー群ＳＲnまで接続される。
【００１３】
信号選択回路３のｎ段目の半導体リレーＳＲnの出力端子（他端）は比較回路を構成する基準コンパレータ４の比較入力端子に接続される。
【００１４】
信号選択回路３では、図３の場合と同様に特定のドライバ１に対応した、半導体リレー群ＳＲ1の半導体リレーがオン（ドレイン−ソース間が導通）になり、この半導体リレーが属するグループに対応するリレー群ＳＲ2の半導体リレーがオンになり、以下同様にしてリレー群ＳＲn 迄の各段の対応する半導体リレーがオンになることにより複数ドライバ１の１つが選択される（電流経路Ｐ２）。
【００１５】
このような構成のタイミング校正回路を用いれば、リレーを定期的に交換する必要がないのでメンテナンスフリーとなり、半導体試験装置の稼働率を向上させることができる。
【００１６】
半導体試験装置のタイミング校正回路に関連する先行技術文献としては次のようなものがある。
【００１７】
【特許文献１】特開２００６−７１２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図５は図３及び図４に示すタイミング校正回路の基準コンパレータ４における校正タイミングを示す説明用タイムチャートである。
【００１９】
波形ＶL1−ＶH1（点線）は図３の基準コンパレータ４の比較入力（信号選択回路１３出力）を示し、メカリレーにオン抵抗がないので、ドライバ１出力のＨ／Ｌレベルの５０％に対応した基準電圧Ｖr1をそのままタイミング校正に用いても校正タイミングＴ１（上記基準電圧Ｖr1と一致する時間軸上の点）にずれは生じない。
【００２０】
これに対して、波形ＶL1−ＶH2（実線）は図４の基準コンパレータ４の比較入力（信号選択回路３出力）を示し、半導体リレーのオン抵抗により基準コンパレータ４の比較入力の振幅ＶH2が低下するため、校正タイミングＴ２にずれが生じている。
【００２１】
したがって、図４の装置の場合には校正タイミングのずれにより、タイミング校正の精度が低下するという問題がある。
【００２２】
本発明はこのような課題を解決しようとするもので、タイミング校正用信号選択回路に半導体リレーを用いた場合のオン抵抗による校正タイミング点のずれをなくし、メンテナンスフリーかつ高精度な半導体試験装置のタイミング構成回路を実現することを目的とする。
【課題を解決するための手段】
【００２３】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数のドライバから出力される試験信号の１つを、複数の半導体リレーを組み合わせた信号選択回路により選択し、比較回路で所定の基準電圧と比較することにより前記試験信号のタイミングを校正する半導体試験装置のタイミング校正回路において、
前記ドライバから出力される直流電圧を前記信号選択回路を介して測定する電圧測定回路と、
該電圧測定回路から出力される測定信号に対応する電圧を前記基準電圧として前記比較回路に出力する基準電圧発生回路と、
を備えたことを特徴とする。
【００２４】
請求項２記載の発明は、
複数のドライバから出力される試験信号の１つを複数の半導体リレーを組み合わせた信号選択回路により選択し、比較回路で所定の基準電圧と比較することにより前記試験信号のタイミングを校正する半導体試験装置のタイミング校正方法において、
前記ドライバから出力される直流電圧を前記信号選択回路を介して測定し、
測定した信号に対応する電圧を前記基準電圧とする
ことを特徴とする。
【００２５】
請求項３記載の発明は、
請求項１又は２記載の半導体試験装置のタイミング校正回路又はタイミング校正方法において、
前記直流電圧を前記試験信号のＨレベル及びＬレベルに設定し、
前記基準電圧を前記電圧測定回路から出力される各測定信号の間の所定の割合の電圧とする
ことを特徴とする。
【００２６】
請求項４記載の発明は、
請求項３記載の半導体試験装置のタイミング校正回路又はタイミング校正方法において、
前記所定の割合を５０％とする
ことを特徴とする。
【発明の効果】
【００２７】
以上説明したことから明らかなように、本発明によれば、信号選択回路から出力される信号のＨレベルとＬレベルに対応する電圧を前記基準電圧として前記比較回路に供給することにより、半導体リレーをタイミング校正用信号選択回路に用いた場合のオン抵抗による校正タイミングのずれがなくなるので、試験装置のタイミング校正精度が向上する。
【発明を実施するための最良の形態】
【００２８】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００２９】
図１は本発明の実施の形態に係る半導体試験装置のタイミング校正回路の一実施例を示す構成説明図である。図３、図４と同じ部分は同一の記号を付してある。
【００３０】
図１の半導体試験装置において、試験信号を出力する各ドライバ１の出力端子は各整合用抵抗Ｒ１の一端に接続され、各整合用抵抗Ｒ１の他端は各出力リレー２の一端に接続され、各出力リレー２の他端は被測定対象装置（以下ＤＵＴという）に接続される。
【００３１】
信号選択回路３は複数のドライバ１から出力される試験信号のうち、いずれか１つを選択する信号選択回路を構成し、複数の光ＭＯＳＦＥＴ（以下フォトモスという）等からなる半導体リレー群ＳＲ1，ＳＲ2，ＳＲ3，・・・ＳＲn が以下のように階層的に接続されている。すなわち、初段半導体リレー群ＳＲ1の各半導体リレーの一端（ドレイン端子）には複数の抵抗Ｒ１の他端がそれぞれ接続され、２段目の半導体リレー群ＳＲ2の各半導体リレーの一端には初段半導体リレー群ＳＲ1の各半導体リレーの他端（ソース端子）が基板の配線単位や機能単位などの所定のグループごとにまとめて接続され、３段目の半導体リレー群ＳＲ3の各半導体リレーの一端には２段目半導体リレー群ＳＲ2の各半導体リレーの他端が前記同様所定のグループごとにまとめて接続され、以下同様にｎ段目の半導体リレー群ＳＲnまで接続される。各半導体リレーは半導体試験装置の制御信号により駆動されてオンオフする。
【００３２】
信号選択回路３のｎ段目の半導体リレーＳＲnの出力端子（他端）は基準コンパレータ４の比較入力端子に接続される。基準コンパレータ４は選択したドライバ１の出力を基準電圧Ｖr2と比較するための比較回路を構成する。入力抵抗Ｒ２の一端は基準コンパレータ４の比較入力端子に接続され、他端はコモンに接続される。ここで整合用抵抗Ｒ１は入力抵抗Ｒ２と等しい値（通常５０Ω）をとり、インピーダンスマッチングを取っている。基準コンパレータ４の出力端子は判定回路５の入力端子に接続される。
【００３３】
半導体リレーＳＲ0はフォトモス等からなり、その一端（ドレイン端子）は基準コンパレータ４の比較入力端子（すなわち信号選択回路３の出力端子）に接続され、他端（ソース端子）は電圧測定回路６の入力端子に接続されて、選択されたドライバ１の出力を電圧測定回路６に切り換え接続する。
【００３４】
電圧測定回路６は半導体試験装置の既存機能である直流測定ユニットの電圧測定機能を利用して、半導体リレーＳＲ0がオンのとき選択されたドライバ１の出力電圧を測定する。電圧測定回路６の測定出力端子は基準電圧発生回路７の入力端子に接続される。
【００３５】
基準電圧発生回路７は電圧測定回路６で測定した電圧に対応した電圧データを書き込むメモリと、これを読み出して電圧に変換する回路とを備え、その出力端子は基準コンパレータ４の基準入力端子に接続される。実際には、基準電圧発生回路７は半導体試験装置の既存機能であるメモリ、ＣＰＵ、電圧発生機能を利用して実現することができる。
【００３６】
判定回路５は基準コンパレータ４の出力に基づいて試験信号のタイミング特性が仕様を満足しているかどうかを判定する。
【００３７】
図１の装置の動作を以下に説明する。
タイミング校正回路において、予め基準電圧校正モードで基準電圧を校正しておき、その後タイミング校正モードで試験信号のタイミング校正を行う。これらのモードで、出力リレー２はオフとなってドライバ１の出力端子はＤＵＴから切り離される。
【００３８】
基準電圧校正モードでは、半導体リレーＳＲ0はオンとなる。各ドライバ１から試験信号のＨレベル、Ｌレベルと電圧が同一に設定された直流電圧が出力され、信号選択回路３により順次選択され、選択された出力が電圧測定回路６により測定される。電圧測定回路６の測定出力に基づき、基準電圧発生回路７は信号選択回路３から出力されたＨレベル電圧ＶH2とＬレベル電圧ＶL1との間の５０％の割合の基準電圧Ｖr2（下式）を演算し順次メモリに記憶する。
Ｖr2＝（ＶH2−ＶL1）／２
【００３９】
半導体試験装置がタイミング校正モードに入ると、半導体リレーＳＲ0はオフとなる。複数のドライバ１から出力される試験信号の１つが信号選択回路３により選択され、選択された信号が比較回路４で基準電圧（基準電圧）Ｖr2と比較される。このとき基準電圧発生回路７は選択したドライバ１出力に対応する基準電圧データをメモリから読み出して電圧に変換し、基準コンパレータ４の基準電圧Ｖr2として出力する。判定回路５は、基準コンパレータ４の出力に基づいて試験信号のタイミング特性が仕様を満足しているかどうかを判定する。同様にして各ドライバが順次選択され、全てのドライバ１についてタイミング校正が行われる。
【００４０】
信号選択回路３によるドライバ１の選択は次のように行われる。信号選択回路３では、特定のドライバ１出力に対応する半導体リレー群ＳＲ1の半導体リレーＡがオン（導通）になり、この半導体リレーＡが属するグループに対応するリレー群ＳＲ2の半導体リレーＢがオンになり、以下同様にしてリレー群ＳＲn迄の各段の対応する半導体リレーがオンになることにより特定のドライバ１出力が選択され、電流経路Ｐ３が形成される。同様にして各ドライバ１出力が順次選択される。
【００４１】
図１のｎ段の半導体リレーを用いた信号選択回路３のオン抵抗の総和は、各半導体リレーのオン抵抗をＲsとすると、ｎ・Ｒsとなる。上記のＶH2とＶL1はオン抵抗ｎ・Ｒs分だけ低下した電圧となっており、これらの電圧から演算したＶr2を基準電圧とすることにより前記オン抵抗の影響を相殺することができる。
【００４２】
図２は図１に示すタイミング校正回路の基準コンパレータにおける校正タイミングを示す説明用タイムチャートである。校正タイミングＴ３はドライバ１出力のＨレベル電圧とＬレベル電圧との間の割合が５０％の基準電圧Ｖr1をそのままタイミング校正に用いたときの校正タイミング点Ｔ１（図５）と等しくなる。
【００４３】
上記のような構成のタイミング校正回路によれば、信号選択回路のオン抵抗の影響を考慮した基準電圧を用いることにより、校正タイミングのずれがなくなるので、半導体試験装置のタイミング精度が向上する。
【００４４】
また、半導体リレーのオン抵抗が温度や電源電圧などの外部環境の変動により変化した場合でも基準電圧を再取得することにより、半導体試験装置のタイミング精度を維持することができる。
【００４５】
また、電圧測定回路として半導体試験装置の既存機能である直流測定ユニットの電圧測定機能を利用しているので、新たな機能を追加する必要がない。したがって、コストの上昇はなく、安価な試験装置を提供することができる。
【００４６】
また、リレーを定期的に交換する必要がないのでメンテナンスフリーであり、稼働率の高い半導体試験装置のタイミング精度を向上させることができる。
【００４７】
なお、上記の実施例に限らず、半導体リレーを用いる任意の信号選択回路を用いることができる。
【００４８】
また、上記の実施例では基準電圧として比較入力信号のＨレベルとＬレベルの間の割合が５０％の値を用いたが、これに限らず、２０％、８０％等の任意の割合をとることができる。
【００４９】
また、上記の実施例では基準電圧校正モードで各ドライバ１から出力する直流電圧を各ドライバ１に共通の電圧としているが、各ドライバごとに独立して設定してもよい。
【００５０】
また、上記の実施例では基準電圧校正モードで試験信号のＨレベル、Ｌレベルと電圧が同一の直流電圧をドライバ１から出力しているが、精度が多少低下してもよい場合は、適当な既知の直流電圧をドライバ１から出力し、基準電圧発生回路７において電圧測定回路６の出力を試験信号のＨレベル、Ｌレベルに換算してもよい。この場合には、各ドライバ１出力ごとの測定時間を半減することができる。
【００５１】
また、上記の実施例では基準電圧発生回路７は基準電圧をメモリに記憶しているが、さらにＨレベル電圧ＶH2とＬレベル電圧ＶL1をメモリに記憶し、これらから必要に応じて任意の割合の基準電圧を演算できるようにしてもよい。
【００５２】
また、上記の実施例では半導体リレーとしてフォトモスを用いたが、これに限られず、フォトカプラ等を用いることもできる。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る半導体試験装置のタイミング校正回路の一実施例を示す構成説明図である。
【図２】図１に示すタイミング校正回路の校正タイミングを示す説明用タイムチャートである。
【図３】半導体試験装置のタイミング校正回路の第１の従来例を示す構成説明図である。
【図４】半導体試験装置のタイミング校正回路の第２の従来例を示す構成説明図である。
【図５】図３及び図４に示すタイミング校正回路の校正タイミングを示す説明用タイムチャートである。
【符号の説明】
【００５４】
１  ドライバ
２  出力リレー
３  信号選択回路
４  比較回路
５  判定回路
６  電圧測定回路
７  基準電圧発生回路
ＳＲ1，ＳＲ2，ＳＲ3，・・・ＳＲn  半導体リレー
Ｖr2  基準電圧
ＶH2  信号選択回路出力信号のＨレベル
ＶL1  信号選択回路出力信号のＬレベル
【図１】
2008102060.tif 000003
【図２】
2008102060.tif 000004
【図３】
2008102060.tif 000005
【図４】
2008102060.tif 000006
【図５】
2008102060.tif 000007