(57)【要約】【課題】短チャネル効果を抑制しながら高駆動能力を確保すると共に、特性が異なる複数の素子の特性を確保し且つ製造工程の省略が可能な半導体装置及びその製造方法を提供する。【課題手段】半導体装置は、半導体基板１の第１領域Ａ上に形成された第１ゲート電極３と、第１領域Ａにおける少なくとも第１ゲート電極３の両側下部の部分に形成された第１不純物層５と、第１ゲート電極３の両側面に形成された第１サイドウォール６と、半導体基板１における第１ゲート電極３から見て第１サイドウォール６の両側に形成された第２不純物層７とを備える。第１不純物層５は、第１導電型の第１不純物と、第１導電型で且つ第１不純物よりも質量数の大きい第２不純物とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１領域上に形成された第１ゲート電極と、
前記第１領域における少なくとも前記第１ゲート電極の両端下側の部分に形成された第１不純物層と、
前記第１ゲート電極の両側面に形成された第１サイドウォールと、
前記第１領域における前記第１ゲート電極から見て前記第１サイドウォールの両側に前記第１不純物層に接するように形成された第２不純物層とを備え、
前記第１不純物層は、第１導電型の第１不純物と、第１導電型で且つ前記第１不純物よりも質量数の大きい第２不純物とを含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２不純物層は、前記第１不純物及び前記第２不純物を含むことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記半導体基板の第２領域上に形成された第２ゲート電極と、
前記第２ゲート電極の両側面に形成された第２サイドウォールと、
前記第２領域における前記第２ゲート電極から見て前記第２サイドウォールの両側に形成され且つ前記第２ゲート電極の両端下側の部分まで延びた第３不純物層とを更に備えることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２不純物層は、前記第１の不純物及び前記第２の不純物を含み、
前記第３不純物層は、前記第１の不純物を含み、
前記第３不純物層の拡散深さは、前記第２不純物層の拡散深さよりも深いことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記半導体基板の第２領域上に形成された第２ゲート電極と、
前記第２領域における少なくとも前記第２ゲート電極の両端下側の部分に形成された第４不純物層と、
前記第２ゲート電極の両側面に形成された第２サイドウォールと、
前記第２領域における前記第２ゲート電極から見て前記第２サイドウォールの両側に前記第４不純物層に接するように形成された第５不純物層とを更に備えることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第２不純物層は、前記第１不純物及び前記第２不純物を含み、
前記第４不純物層は、第３不純物を含み、
前記第５不純物層は、前記第１不純物を含み、
前記第５不純物層の拡散深さは、前記第２不純物層の拡散深さよりも深いことを特徴とする半導体装置。
【請求項７】
請求項５において、
前記第２不純物層は、前記第１不純物及び前記第２不純物を含み、
前記第４不純物層は、前記第２不純物を含み、
前記第５不純物層は、前記第１不純物及び前記第２不純物を含むことを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか一つにおいて、
前記第２不純物は、第III 族の元素であることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記第III 族の元素は、インジウム又はガリウムであることを特徴とする半導体装置。
【請求項１０】
請求項１〜７のいずれか一つにおいて、
前記第２不純物は、第Ｖ族の元素であることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記第Ｖ族の元素は、アンチモンであることを特徴とする半導体装置。
【請求項１２】
半導体基板上にゲート電極を形成する工程（ａ）と、
前記ゲート電極をマスクとして前記半導体基板に第１導電型の第１不純物を注入する工程（ｂ）と、
前記工程（ｂ）の後に、前記ゲート電極をマスクとして前記半導体基板に第１導電型で且つ前記第１不純物よりも質量数の大きい第２不純物を注入することにより、前記半導体基板の表面部における前記ゲート電極の両側に注入ダメージ層を形成する工程（ｃ）と、
前記工程（ｂ）及び前記工程（ｃ）の後に、前記ゲート電極の両側面に絶縁膜からなるサイドウォールを形成する工程（ｄ）と、
前記ゲート電極及び前記サイドウォールをマスクとして、前記半導体基板に第１導電型の第３不純物を注入する工程（ｅ）と、
前記工程（ｅ）の後に熱処理を行なう工程（ｆ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、
前記工程（ｃ）の後に前記工程（ｂ）を行なうことを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板の第１領域上に第１ゲート電極を形成すると共に、第２領域上に第２ゲート電極を形成する工程（ａ）と、
前記第１ゲート電極をマスクとして前記第１領域に第１導電型の第１不純物を注入する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１ゲート電極をマスクとして前記第１領域に第１導電型で且つ前記第１不純物よりも質量数の大きい第２不純物を注入することにより、前記第１領域の表面部における前記第１ゲート電極の両側に注入ダメージ層を形成する工程（ｃ）と、
前記工程（ｂ）及び前記工程（ｃ）の後に、前記第１ゲート電極の両側面に絶縁膜からなる第１サイドウォールを形成すると共に前記第２ゲート電極の両側面に絶縁膜からなる第２サイドウォールを形成する工程（ｄ）と、
前記第１ゲート電極、前記第１サイドウォール、前記第２ゲート電極及び前記第２サイドウォールをマスクとして、前記半導体基板に第１導電型の第３不純物を注入する工程（ｅ）と、
前記工程（ｅ）の後に熱処理を行なう工程（ｆ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４において、
前記工程（ｅ）において、前記工程（ｆ）の後に第２領域における前記第３不純物が前記第２ゲート電極のゲート長方向に関する両端の下方にまで注入されるように注入の条件を設定し、
前記第１領域には前記注入ダメージ層が形成されていることにより、前記第１領域における前記第３不純物の拡散深さよりも前記第２領域における前記第３不純物の拡散深さが深くなることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４又は１５において、
前記工程（ｃ）の後に前記工程（ｂ）を行なうことを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の第１領域上に第１ゲート電極を形成すると共に、第２領域上に第２ゲート電極を形成する工程（ａ）と、
前記第１ゲート電極をマスクとして前記第１領域に第１導電型の第１不純物を注入する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１ゲート電極をマスクとして前記第１領域に第１導電型で且つ前記第１不純物よりも質量数の大きい第２不純物を注入することにより、前記第１領域の表面部における前記第１ゲート電極の両側に注入ダメージ層を形成する工程（ｃ）と、
前記工程（ｂ）及び前記工程（ｃ）の後に、前記第１ゲート電極の両側面に絶縁膜からなる第１サイドウォールを形成すると共に前記第２ゲート電極の両側面に絶縁膜からなる第２サイドウォールを形成する工程（ｄ）と、
前記第１ゲート電極、前記第１サイドウォール、前記第２ゲート電極及び前記第２サイドウォールをマスクとして、前記半導体基板に第１導電型の第３不純物を注入する工程（ｅ）と、
前記工程（ａ）の後で且つ前記工程（ｃ）の前に、前記第２ゲート電極をマスクとして前記第２領域に第１導電型の第４不純物を注入する工程（ｆ）と、
前記工程（ｅ）の後に熱処理を行なう工程（ｇ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７において、
前記第１領域に形成されている前記注入ダメージ層を利用して、前記第１領域における前記第２不純物の拡散深さよりも前記第２領域における前記第２不純物の拡散深さを深くすることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７又は１８において、
前記工程（ｃ）の後に前記工程（ｂ）を行なうことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７〜１９のいずれか一つにおいて、
前記工程（ｂ）及び前記工程（ｃ）の前に工程（ｆ）を行なうことを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板の第１領域上に第１ゲート電極を形成すると共に、第２領域上に第２ゲート電極を形成する工程（ａ）と、
前記第１ゲート電極をマスクとして前記第１領域に第１導電型の第１不純物を注入する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１ゲート電極及び前記第２ゲート電極をマスクとして前記半導体基板に第１導電型で且つ前記第１不純物よりも質量数の大きい第２不純物を注入することにより、前記半導体基板の表面部における前記第１ゲート電極及び前記第２ゲート電極の両側にそれぞれ注入ダメージ層を形成する工程（ｃ）と、
前記工程（ｂ）及び前記工程（ｃ）の後に、前記第１ゲート電極の両側面に絶縁膜からなる第１サイドウォールを形成すると共に前記第２ゲート電極の両側面に絶縁膜からなる第２サイドウォールを形成する工程（ｄ）と、
前記第１ゲート電極、前記第１サイドウォール、前記第２ゲート電極及び前記第２サイドウォールをマスクとして、前記半導体基板に第１導電型の第３不純物を注入する工程（ｅ）と、
前記工程（ｅ）の後に熱処理を行なう工程（ｆ）とを備えることを特徴とする半導体装置の製造方法
【請求項２２】
請求項２１において、
前記工程（ｃ）の後に前記工程（ｂ）を行なうことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１２〜２２のいずれか一つにおいて、
前記第２不純物は、第III 族の元素であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３において、
前記第III 族の元素は、インジウム又はガリウムであることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１２〜２２のいずれか一つにおいて、
前記第２不純物は、第Ｖ族の元素であることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５において、
前記第Ｖ族の元素は、アンチモンであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、短チャネル効果を抑制しつつ高駆動能力を確保することが可能である半導体装置に関し、特に、所望の特性が異なる複数の素子を単一の半導体装置に形成する場合において、各素子の特性を確保しながら工程省略が可能となる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置において、微細化の進展により、ゲート長が短くなるほどしきい値電圧が低下する現象である短チャネル効果を抑制することが困難となりつつある。この一方で、高駆動能力化が要求されるため、特に、ロジックトランジスタのＳＤ（ソース・ドレイン）エクステンション領域における不純物プロファイルとしては、基板表面付近を高濃度にして低抵抗化し且つ接合深さが抑制されたプロファイル、つまり、急峻なプロファイルが必要とされている。
【０００３】
図９（ａ）〜（ｅ）には、従来例として、ＭＯＳトランジスタを備える一般的な半導体装置の工程断面図を示す。
【０００４】
まず、図９（ａ）に示すように、半導体基板１０１上の所定の領域に、絶縁膜１０２を介して導電膜からなるゲート電極１０３とを形成する。次に、図９（ｂ）に示すように、半導体基板１０１に対してゲート電極１０３をマスクとする不純物注入を行ない、ＳＤエクステンション領域１０４を形成する。次に、図９（ｃ）に示すように、絶縁膜１０２及びゲート電極１０３の側面を覆うサイドウォール１０５を形成する。次に、図９（ｄ）のように、半導体基板１０１に対してゲート電極１０３及びサイドウォール１０５をマスクとする不純物注入を行ない、Ｓ／Ｄ領域（ソース領域及びドレイン領域をまとめてこのように呼ぶ）１０６を形成する。その後、図９（ｅ）に示すように、熱処理工程を経て半導体装置が製造される。熱処理工程において、ＳＤエクステンション領域１０４及びＳ／Ｄ領域１０６の不純物は拡散し、それぞれ半導体基板１０１において熱処理前よりも深くなる。
【０００５】
このような従来の半導体装置の製造方法において、急峻なプロファイルを得るために一般に広く行なわれている手法は、不純物注入の極低エネルギー化である。つまり、as.impla（注入を行なった時点）の注入プロファイルを浅く形成することにより、熱処理後の最終的なプロファイルの接合深さを浅く形成するという方法である。また、分子注入により、等価的に注入エネルギーを下げることも行われている。例えばＰＭＯＳの場合、ボロン（Ｂ）注入の代わりに２フッ化ボロン（ＢＦ2 ）注入を行うことがある。この場合、Ｂの代わりにＢＦ2 を同一のエネルギーで注入すると、Ｂの質量数（１１）とＢＦ2 の分子量（４９）の違いにより、およそ５分の１の注入エネルギーでＢ注入したことと等価となる。
【０００６】
また、急峻なプロファイルを得るための別の手法として、ＰＭＯＳトランジスタのＳＤエクステンション領域に、質量数の大きなインジウムを適用する構造が提案されている（例えば、特許文献１を参照）。インジウムの質量数は１１５であり、ボロンの質量数１１の約１０倍である。このため、ボロンに比べて拡散しにくく、急峻なプロファイルが得られることを期待できる。
【０００７】
また、最近の半導体装置の特徴として、同一チップ内に複数のトランジスタを作りこむことが必要とされている。例えば、ロジックトランジスタに加えて、入出力（Ｉ／Ｏ）トランジスタ、ｅＤＲＡＭのセルトランジスタ及び高周波トランジスタ等を同一のチップ内に設けることが求められている。また、Ｉ／Ｏトランジスタに関しても、電源電圧の異なる複数のトランジスタを同一半導体装置の中に作りこむことが要求される場合がある。このように機能が全く異なる複数のトランジスタを同一半導体装置の中に作りこむことによって、電子機器を構成する半導体装置の数を低減し、高機能化と小型化を両立することができる。
【特許文献１】特開２００６−４９７３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記に示した従来例は、次のような課題を有していた。
【０００９】
まず、不純物注入の極低エネルギー化を行うと、注入ドーズロスが顕在化する。つまり、基板表面に存在する酸化膜残膜の膜厚に対し、注入のＲｐ（Projected range ：投影射程）が同等以下になった場合、基板内部に不純物を打ち込むことができなくなる。更に、半導体プロセスでは、基板表面のアッシングや洗浄が繰り返し行われているため、基板表面削れが生じ、その結果として注入された不純物が除去されてしまう。このような注入ドーズロスが発生すると、最終的な不純物プロファイルの濃度を十分保持することができなくなり、不純物拡散層が高抵抗化してしまう。
【００１０】
また、インジウムは活性化率が低いため、電気的活性な不純物量を高濃度にすることができず、そのため、不純物拡散層の低抵抗化が困難である。このことは、ＳＤエクステンション領域としては致命的な問題である。
【００１１】
また、同一半導体装置内に機能が全く異なる複数のトランジスタを作るためには、必然的にプロセスの工数が増大する。この結果、プロセスコストが増大してしまう。更に、工数が増大すれば、それだけアッシング及び洗浄工程の回数も増加するため、前述の半導体基板削れ量も増大することになり、注入ドーズロスが顕在化してしまう。
【００１２】
以上のような点の解決が課題となっていた。
【００１３】
本発明の目的は、上記の課題に鑑み、短チャネル効果を抑制しつつ高駆動能力を確保することが可能な低抵抗で且つ浅接合の不純物プロファイルを形成可能とし、更には、所望の特性が異なる複数の半導体装置を形成する場合において、各半導体装置の特性を確保しつつも工程省略が可能となる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板の第１領域上に形成された第１ゲート電極と、第１領域における少なくとも第１ゲート電極の両端下側の部分に形成された第１不純物層と、第１ゲート電極の両側面に形成された第１サイドウォールと、第１領域における第１ゲート電極から見て第１サイドウォールの両側に第１不純物層に接するように形成された第２不純物層とを備え、第１不純物層は、第１導電型の第１不純物と、第１導電型で且つ第１不純物よりも質量数の大きい第２不純物とを含む。
【００１５】
第１不純物層は、第１ゲート電極のゲート長方向に関する両端の下方にまで延びたＳＤエクステンション領域であってよい。また、第２不純物層は、第１サイドウォールのゲート長方向に関する両端の下方にまで延びたＳ／Ｄ領域であってよい。
【００１６】
尚、第２不純物層は、第１不純物及び第２不純物を含むことが好ましい。
【００１７】
本発明の半導体装置によると、後述する製造方法によって製造されていることから、第２不純物の注入により形成されたダメージ層のために第１不純物が半導体基板の比較的浅い領域に留まっている。よって、基板表面付近において不純物濃度が高いことから低抵抗化されており且つ接合深さの浅いＳＤエクステンション領域が実現している。
【００１８】
尚、半導体基板の第２領域上に形成された第２ゲート電極と、第２ゲート電極の両側面に形成された第２サイドウォールと、第２領域における第２ゲート電極から見て第２サイドウォールの両側に形成され且つ第２ゲート電極の両端下側の部分まで延びた第３不純物層とを更に備えることが望ましい。
【００１９】
このようにすると、第１領域における半導体基板表面付近が低抵抗化され且つ接合深さの浅いＳＤエクステンション領域を有するトランジスタに加え、第２領域にも別のトランジスタを備える半導体装置となる。第２領域のトランジスタにおいて、Ｓ／Ｄ領域である第３不純物層が第２サイドウォールの下方及び第２ゲート電極ゲート長方向に関する両端の下方にまで延び、シングルＳ／Ｄ構造となっている。このため、ＬＤＤ領域が不要であり、ＬＤＤ領域を必要とする構造に比べて製造のための工程数が削減された構造の半導体装置となっている。
【００２０】
また、第２不純物層は、第１の不純物及び第２の不純物を含み、第３不純物層は、第１の不純物を含み、第３不純物層の拡散深さは、第２不純物層の拡散深さよりも深いようになっていても良い。第１領域にロジックトランジスタを形成し且つ第２領域にＩ／Ｏトランジスタを形成する場合に、このような構造が有効である。
【００２１】
また、本発明の半導体装置において、半導体基板の第２領域上に形成された第２ゲート電極と、第２領域における少なくとも第２ゲート電極の両端下側の部分に形成された第４不純物層と、第２ゲート電極の両側面に形成された第２サイドウォールと、第２領域における第２ゲート電極から見て第２サイドウォールの両側に第４不純物層に接するように形成された第５不純物層とを更に備えることが好ましい。
【００２２】
このようにすることによっても、第１領域における半導体基板表面付近が低抵抗化され且つ接合深さの浅いＳＤエクステンション領域を有するトランジスタに加え、第２領域にも別のトランジスタを備える半導体装置となる。尚、第４不純物層は、第２ゲート電極のゲート長方向について両端の下方にまで延びていることが望ましい。また、第５不純物層は、第２ゲート電極のゲート長方向について、第２サイドウォール両端の下方にまで延びていることが望ましい。
【００２３】
ここで、第２不純物層は、第１不純物及び第２不純物を含み、第４不純物層は、第３不純物を含み、第５不純物層は、第１不純物を含み、第５不純物層の拡散深さは、第２不純物層の拡散深さよりも深いようになっていても良い。
【００２４】
このような構成は、例えば第１領域にロジックトランジスタを形成し且つ第２領域にＤＲＡＭのセルトランジスタを形成するような場合に有効である。一般にセルトランジスタはロジックトランジスタに比べて接合リーク低減の要求が高い。このため、第２領域においてＳ／Ｄ領域として機能する第５不純物層が、第１領域においてＳ／Ｄ領域として機能する第２不純物層よりも深くなっている前記の構造が好ましい。
【００２５】
また、第２不純物層は、第１不純物及び第２不純物を含み、第４不純物層は、第２不純物を含み、第５不純物層は、第１不純物及び第２不純物を含むことが好ましい。
【００２６】
このような構成は、例えば第１領域にロジックトランジスタを形成し且つ第２領域にＩ／Ｏトランジスタを形成するような場合に有効である。
【００２７】
また、本発明の半導体装置において、第２不純物は、第III 族の元素であることが好ましい。更に、第III 族の元素は、インジウム又はガリウムであることが好ましい。具体的なＰ型の第２不純物の例として、このような元素を用いることができる。
【００２８】
また、第２不純物は、第Ｖ族の元素であることも好ましい。更に、第Ｖ族の元素は、アンチモンであることが好ましい。具体的なＮ型の第２不純物の例として、このような元素を用いることができる。
【００２９】
次に、前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程（ａ）と、ゲート電極をマスクとして半導体基板に第１導電型の第１不純物を注入する工程（ｂ）と、工程（ｂ）の後に、ゲート電極をマスクとして半導体基板に第１導電型で且つ第１不純物よりも質量数の大きい第２不純物を注入することにより、半導体基板の表面部におけるゲート電極の両側に注入ダメージ層を形成する工程（ｃ）と、工程（ｃ）の後に、ゲート電極の両側面に絶縁膜からなるサイドウォールを形成する工程（ｄ）と、ゲート電極及びサイドウォールをマスクとして、半導体基板に第１導電型の第３不純物を注入する工程（ｅ）と、工程（ｅ）の後に熱処理を行なう工程（ｆ）とを備える。
【００３０】
工程（ｂ）で注入される第１不純物により、ゲート電極のゲート長方向に関する両端の下方にまで延びたエクステンション領域が形成され、また、工程（ｄ）で注入される第３不純物により、サイドウォールのゲート長方向に関する両端の下方にまで延びたＳ／Ｄ領域（ソース領域及びドレイン領域）が形成される。半導体基板には、これらの領域とゲート電極とを含むトランジスタが構成される。
【００３１】
第１の半導体装置の製造方法によると、第１不純物よりも質量数の大きい第２不純物を半導体基板に注入することにより、半導体基板の表面付近にダメージ層が形成される。このため、熱処理を行なう際に、第１不純物がダメージ層に留まるか又はダメージ層において再分布する効果である偏析効果が生じ、半導体基板内部への第１不純物の熱拡散が抑制される。この結果、半導体基板の表面付近において第１不純物を高濃度に保持し、接合深さを浅くすることができる。このようにして、浅い接合を有するトランジスタを形成することができる。
【００３２】
また、熱拡散が抑制されているため、注入時における第１不純物の濃度ピーク位置を半導体基板表面から多少深い位置に設定することができる。このようにした場合にも、熱処理後の第１不純物の分布が半導体基板の深い側に過度に拡散することはない。これを利用して、第１不純物の濃度ピーク位置を多少深い位置に設定することにより、半導体装置の製造工程において不可避な基板表面の削れによるドーズロスの影響を軽減することができる。この結果、熱処理後における第１不純物について濃度を保持することができ、低抵抗化に有効である。
【００３３】
尚、第１不純物は例えばボロン、第２不純物は例えばインジウムである。また、工程（ｃ）における第２不純物の注入の際、半導体基板の浅い位置にダメージ層を形成するため、第２不純物の注入エネルギーを調整する。これにより、半導体基板の浅い位置に高濃度の第１不純物を注入することができる。
【００３４】
第１の半導体装置の製造方法において、工程（ｃ）の後に工程（ｂ）を行なうようにしても良い。
【００３５】
このようにすると、工程（ｃ）において第２不純物の注入によりダメージ層が形成された後に、工程（ｂ）の第１不純物の注入が行なわれることになる。この結果、ダメージ層の存在により第１不純物の注入飛程が短くなり、半導体基板のより浅い位置に対して高濃度に第１の不純物を注入することができる。
【００３６】
次に、本発明の第２の半導体装置の製造方法は、半導体基板の第１領域上に第１ゲート電極を形成すると共に、第２領域上に第２ゲート電極を形成する工程（ａ）と、第１ゲート電極をマスクとして第１領域に第１導電型の第１不純物を注入する工程（ｂ）と、工程（ｂ）の後に、第１ゲート電極をマスクとして第１領域に第１導電型で且つ第１不純物よりも質量数の大きい第２不純物を注入することにより、第１領域の表面部における第１ゲート電極の両側に注入ダメージ層を形成する工程（ｃ）と、工程（ｂ）及び工程（ｃ）の後に、第１ゲート電極の両側面に絶縁膜からなる第１サイドウォールを形成すると共に第２ゲート電極の両側面に絶縁膜からなる第２サイドウォールを形成する工程（ｄ）と、第１ゲート電極、第１サイドウォール、第２ゲート電極及び第２サイドウォールをマスクとして、半導体基板に第１導電型の第３不純物を注入する工程（ｅ）と、工程（ｅ）の後に熱処理を行なう工程（ｆ）とを備える。
【００３７】
尚、工程（ｅ）において、工程（ｆ）の後に第２領域における第３不純物が第２ゲート電極のゲート長方向に関する両端の下方にまで注入されるように注入の条件を設定し、第１領域には注入ダメージ層が形成されていることにより、第１領域における第３不純物の拡散深さよりも第２領域における第３不純物の拡散深さが深くなることが好ましい。
【００３８】
第２の半導体装置の製造方法によると、半導体基板の第１領域において、第１の半導体装置の製造方法と同様に、浅い接合を有し且つ第１不純物の基板表面付近における濃度が高く低抵抗化されたトランジスタを形成することができる。つまり、半導体基板の第１領域において、工程（ｂ）の第１不純物の注入によりエクステンション領域が形成され、工程（ｅ）の第３不純物の注入によりＳ／Ｄ領域が形成される。ここで、第１領域にダメージ層が形成されていることにより、工程（ｆ）の熱処理の際に偏析効果が生じ、第１不純物は半導体基板の浅い領域に留まる。
【００３９】
これに加えて、第２領域には別のトランジスタを形成することができる。第２領域にはダメージ層は形成されないため、工程（ｆ）の熱処理において偏析効果を受けることなく、第１領域に比べて深い位置にまで第３不純物が拡散する。また、熱処理後の第３不純物の拡散深さを考慮して工程（ｅ）における注入の条件を設定することにより、第２ゲート電極のゲート長方向に関する両端の下方にまで第３不純物による拡散層をＳ／Ｄ領域領域として形成することができる。
【００４０】
例えば、Ｉ／Ｏトランジスタを形成する場合、従来ならばゲート電極を形成した後にＬＤＤ領域と呼ばれる不純物拡散層を形成する必要があった。これに対し、本願第２の半導体装置の製造方法によると、第２領域において第２ゲート電極の両端の下方を含む範囲にＳ／Ｄ領域を形成することができる。このように、シングルＳ／Ｄ構造とすることができ、ＬＤＤ領域の形成工程を省略することができる。
【００４１】
尚、従来の半導体装置の製造方法において、Ｓ／Ｄ領域を形成するための注入を行なう際に注入エネルギーを増加することにより、不純物プロファイルを深くしてシングルＳ／Ｄ構造を形成することは可能であった。しかし、このようにすると、同時に形成する全てのＳ／Ｄ領域について不純物プロファイルが深くなる。例えばロジックトランジスタにおけるＳ／Ｄ領域も深く形成され、これは短チャネル効果が増大する問題を生じる。また、異なる不純物プロファイルが要求されるＳ／Ｄ領域を個別に形成すると、工程数が増大する。
【００４２】
これに対し、本願第２の半導体装置の製造方法の場合、第１領域にはダメージ層が形成されているため、同じ工程で不純物注入を行なったとしても第２領域に比べて不純物プロファイルを浅くすることができる。よって、第１領域における短チャネル効果の増大を抑制することができる。
【００４３】
以上のように、第１領域（例えばロジックトランジスタを形成する領域）と第２領域（例えばＩ／Ｏトランジスタを形成する領域）とでは異なる不純物プロファイルを実現しながら、工程数を削減することができる。
【００４４】
尚、本願第２の半導体装置の製造方法において、工程（ｃ）の後に前記工程（ｂ）を行なうようにしても良い。
【００４５】
このようにすると、工程（ｂ）の第２不純物の注入によりダメージ層が形成された後に、工程（ｂ）の第１不純物の注入が行なわれることになる。この結果、ダメージ層の存在により第１不純物の注入飛程が短くなり、半導体基板のより浅い位置に対して高濃度に第１の不純物を注入することができる。
【００４６】
次に、本願第３の半導体装置の製造方法は、半導体基板の第１領域上に第１ゲート電極を形成すると共に、第２領域上に第２ゲート電極を形成する工程（ａ）と、第１ゲート電極をマスクとして第１領域に第１導電型の第１不純物を注入する工程（ｂ）と、工程（ｂ）の後に、第１ゲート電極をマスクとして第１領域に第１導電型で且つ第１不純物よりも質量数の大きい第２不純物を注入することにより、第１領域の表面部における第１ゲート電極の両側に注入ダメージ層を形成する工程（ｃ）と、工程（ｂ）及び工程（ｃ）の後に、第１ゲート電極の両側面に絶縁膜からなる第１サイドウォールを形成すると共に第２ゲート電極の両側面に絶縁膜からなる第２サイドウォールを形成する工程（ｄ）と、第１ゲート電極、第１サイドウォール、第２ゲート電極及び第２サイドウォールをマスクとして、半導体基板に第１導電型の第３不純物を注入する工程（ｅ）と、工程（ａ）の後で且つ工程（ｃ）の前に、第２ゲート電極をマスクとして第２領域に第１導電型の第４不純物を注入する工程（ｆ）と、工程（ｅ）の後に熱処理を行なう工程（ｇ）とを備える。
【００４７】
尚、第１領域に形成されている注入ダメージ層を利用して、第１領域における第２不純物の拡散深さよりも第２領域における第３不純物の拡散深さを深くすることが好ましい。
【００４８】
本願第３の半導体装置の製造方法によると、半導体基板の第１領域において、ダメージ層の存在により、工程（ｇ）の熱処理後も第３不純物が浅い位置に留まった不純物プロファイルを有する。つまり、第１領域において、浅い接合を有し且つ低抵抗化されたトランジスタを形成することができる。このことは、第１の半導体装置の製造方法と同様である。
【００４９】
これに加えて、第２領域には別のトランジスタを形成することができる。第２領域にはダメージ層は形成されないため、工程（ｇ）の熱処理において偏析効果を受けることなく、第１領域に比べて深い位置にまで第２不純物が拡散する。
【００５０】
例えば、第１領域にはロジックトランジスタを形成し且つ第２領域にはＤＲＡＭに用いるセルトランジスタを形成する場合を考える。一般に、セルトランジスタの方が、ロジックトランジスタよりも接合リーク低減についての要求が高い。このため、セルトランジスタのＳ／Ｄ領域は、ロジックトランジスタのＳ／Ｄ領域に比べて深く、且つ、緩やかな不純物濃度勾配を有するように形成することが求められる。つまり、第１領域と第２領域とにおいてＳ／Ｄ領域を作り分けることが必要になる。
【００５１】
しかしながら、本願第３の半導体装置の製造方法によると、第１領域にはダメージ層が形成されていることにより、第１領域及び第２領域に対する第３不純物の注入及び熱処理をそれぞれ同時に行なっても、第２領域における第３不純物の拡散は第１領域の場合に比べて深くなる。つまり、第１領域及び第２領域に対して個別にＳ／Ｄ領域を形成することは不要となっており、工程数を削減することができる。
【００５２】
以上のように、本願第３の半導体装置の製造方法において、第１領域（例えばロジックトランジスタを形成する領域）と第２領域（例えばセルトランジスタを形成する領域）とでは異なる不純物プロファイルを実現しながら、工程数を削減することができる。
【００５３】
尚、本願第３の半導体装置の製造方法において、工程（ｃ）の後に工程（ｂ）を行なうようにしても良い。
【００５４】
このようにすると、工程（ｃ）における第２不純物の注入によりダメージ層が形成された後に、工程（ｂ）の第１不純物の注入が行なわれることになる。この結果、ダメージ層の存在により第１不純物の注入飛程が短くなり、半導体基板のより浅い位置に対して高濃度に第１の不純物を注入することができる。
【００５５】
また、本願第３の半導体装置の製造方法において、工程（ｂ）及び工程（ｃ）の前に工程（ｆ）を行なうことにしてもよい。
【００５６】
レジストマスクを用いて不純物をある領域に選択的に注入した場合、レジスト除去のためのアッシング、洗浄等が必要となり、その際に基板削れが発生する。第１領域に先に不純物注入（工程（ｂ））を行なった場合、第２領域に対する選択的な不純物注入（工程（ｆ））後のアッシング、洗浄等により第１領域において基板削れが発生し、ドーズロスが生じるおそれがある。このため、工程（ｂ）及び工程（ｃ）の前に工程（ｆ）を行なうことが好ましい。
【００５７】
次に、本願第４の半導体装置の製造方法は、半導体基板の第１領域上に第１ゲート電極を形成すると共に、第２領域上に第２ゲート電極を形成する工程（ａ）と、第１ゲート電極をマスクとして第１領域に第１導電型の第１不純物を注入する工程（ｂ）と、工程（ｂ）の後に、第１ゲート電極及び第２ゲート電極をマスクとして半導体基板に第１導電型で且つ第１不純物よりも質量数の大きい第２不純物を注入することにより、半導体基板の表面部における第１ゲート電極及び第２ゲート電極の両側にそれぞれ注入ダメージ層を形成する工程（ｃ）と、工程（ｂ）及び工程（ｃ）の後に、第１ゲート電極の両側面に絶縁膜からなる第１サイドウォールを形成すると共に第２ゲート電極の両側面に絶縁膜からなる第２サイドウォールを形成する工程（ｄ）と、第１ゲート電極、第１サイドウォール、第２ゲート電極及び第２サイドウォールをマスクとして、半導体基板に第１導電型の第３不純物を注入する工程（ｅ）と、工程（ｅ）の後に熱処理を行なう工程（ｆ）とを備える。
【００５８】
本願第４の半導体装置の製造方法によると、半導体基板の第１領域及び第２領域において、ダメージ層の存在により、工程（ｆ）の熱処理後も第３不純物が浅い位置に留まった不純物プロファイルを有する。つまり、浅い接合を有し且つ低抵抗化されたトランジスタを形成することができる。このことは、第１の半導体装置の製造方法と同様である。
【００５９】
これに加えて、第４の半導体装置の製造方法によると、工程数を削減しながら第１領域と第２領域とに相異なるトランジスタを形成することができる。例えば、第１領域にはロジックトランジスタを形成し、第２領域にはＩ／Ｏトランジスタを形成する場合を考える。
【００６０】
第１領域には、工程（ｂ）における第１不純物の注入によりＳ／Ｄエクステンション領域を形成する。これに対し、第２領域には、ダメージ層形成のために注入する第２不純物を、ＬＤＤ領域形成のための不純物としても利用する。これにより、第２領域におけるＩ／ＯトランジスタのＬＤＤ領域を形成するための注入工程を省略し、半導体装置製造の工程数を削減することができる。
【００６１】
尚、ＬＤＤ領域は、ロジックトランジスタのＳＤエクステンション領域に比べて低抵抗化の要求が低い。このため、第３不純物として、活性化率の低いインジウム等を用いることが可能である。
【００６２】
尚、本発明の第４の半導体装置の製造方法において、工程（ｃ）の後に前記工程（ｂ）を行なうことにしても良い。
【００６３】
このようにすると、第２不純物の注入によりダメージ層が形成された後に、工程（ｂ）の第１不純物の注入が行なわれることになる。この結果、ダメージ層の存在により第１不純物の注入飛程が短くなり、半導体基板のより浅い位置に対して高濃度に第１の不純物を注入することができる。
【００６４】
また、本発明の第１〜第４の半導体装置の製造方法において、第２不純物は、第III 族の元素であることが好ましい。更に、第III 族の元素は、インジウム又はガリウムであることが好ましい。具体的なＰ型の第２不純物の例として、このような元素を用いることができる。
【００６５】
また、第２不純物は、第Ｖ族の元素であることも好ましい。更に、第Ｖ族の元素は、アンチモンであることが好ましい。具体的なＮ型の第２不純物の例として、このような元素を用いることができる。
【発明の効果】
【００６６】
本発明によれば、短チャネル効果を抑制しつつ高駆動能力を確保することが可能な低抵抗で浅接合の不純物プロファイルを形成可能とし、更に、所望の特性が異なる複数の素子を同一の基板に形成する場合において、各素子の特性を確保しつつも工程省略が可能となる半導体装置及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００６７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６８】
図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置を製造する際の工程断面図である。ここでは、ＰＭＯＳトランジスタを形成する場合について説明する。
【００６９】
まず、図１（ａ）に示すように、半導体基板１上に、膜厚２ｎｍの絶縁膜を形成し、その上に膜厚１２０ｎｍのポリシリコン膜を形成した後、パターニングを行なう。これにより、半導体基板１の所望の領域にゲート絶縁膜２を介してゲート電極３が設けられる。尚、ゲート絶縁膜２として、シリコン酸化膜を形成した後に窒化処理を施して形成するゲート酸窒化膜を用いるのが一般的であるが、他の構成の膜を用いることも可能である。例えば、シリコン酸化膜と高誘電体膜との積層膜を用いることもできる。
【００７０】
次に、図１（ｂ）に示すように、ゲート電極３をマスクとして半導体基板１に対してインジウムを注入し、半導体基板１におけるゲート電極３の両側の表面付近にダメージ層４を設ける。ここで、インジウムの注入条件は、例えば、加速エネルギー１０ｋｅＶで且つドーズ量１×１０14／ｃｍ2 とする。尚、ダメージ層４において、半導体基板１の結晶構造が変化し、アモルファス構造となっている。
【００７１】
次に、図１（ｃ）に示すように、ゲート電極３をマスクとして半導体基板１に対してボロンを注入し、半導体基板１におけるゲート電極３の両側の表面付近にＳＤエクステンション領域５を設ける。ここで、ボロンの注入条件は、例えば、加速エネルギー０．５ｋｅＶで且つドーズ量５×１０14／ｃｍ2 とする。また、ＳＤエクステンション領域５は、ゲート電極３の（ゲート長方向についての）両端下方にまで延びて形成される。つまり、ＳＤエクステンション領域５は、少なくともゲート電極３の両端下方には形成されている。
【００７２】
この際、ダメージ層４においてアモルファス構造が存在するため、半導体基板１に対するボロンの注入飛程が短くなる。これにより、ＳＤエクステンション領域５を浅く形成することが可能になっている。但し、ボロンを注入した後にインジウムを注入する工程とすることも可能である。
【００７３】
次に、図１（ｄ）に示すように、ゲート電極３の両側に絶縁膜からなるサイドウォールスペーサー（以下、サイドウォール６と記す）を形成する。このためには、半導体基板１上にゲート電極３を覆うように、膜厚５０ｎｍのＴＥＯＳ（tetra ethyl ortho silicate）酸化膜を形成した後、エッチングを行なう。これにより、ゲート電極３の側面の両方を覆うサイドウォール６が形成される。
【００７４】
次に、図１（ｅ）に示すように、ゲート電極３及びサイドウォール６をマスクとして半導体基板１に対してボロンを注入し、半導体基板１におけるゲート電極３の両側にＳ／Ｄ領域７を設ける。ここで、ボロンの注入条件は、例えば、加速エネルギー３ｋｅＶで且つドーズ量３×１０15／ｃｍ2 とする。また、Ｓ／Ｄ領域７は、サイドウォール６の（ゲート電極３のゲート長方向についての）両端下方にまで延び、ＳＤエクステンション領域５に接して形成される。
【００７５】
次に、図１（ｆ）に示すように、注入した不純物の活性化等のため熱処理を行なう。この後、図示は省略するが、Ｓ／Ｄ領域７の表面等を低抵抗化するためのシリサイド形成、配線形成等の工程を行なうと、本実施形態の半導体装置が製造される。尚、熱処理によりダメージ層が回復する（アモルファス構造から結晶構造に戻る）こともある。
【００７６】
ここで、熱処理は不純物の活性化のために重要な工程である。しかし、熱処理の際に不純物の熱拡散が起こるため、一般に、拡散層の拡散深さが深くなる。その結果、短チャネル効果と呼ばれるしきい値電圧が変動する現象が発生し、従来、特性劣化の原因となっていた。
【００７７】
しかしながら、本実施形態の半導体装置の製造方法によると、このような特性劣化を効果的に抑制することができる。これについて、図２（ａ）及び（ｂ）を参照して以下に説明する。
【００７８】
図２（ａ）は、ＳＤエクステンション領域５が形成される領域について、深さ方向に関する注入直後の不純物プロファイルを示している。但し、ここでは、ボロン注入の後にインジウムを注入した場合の不純物プロファイルがボロン及びインジウムについてそれぞれ実線によって示されている。更に、従来のボロンのみが注入されているＳＤエクステンション領域についての不純物プロファイルが破線によって示されている。
【００７９】
本実施形態と従来の場合との両方において、ボロンの不純物プロファイルは同等である。本実施形態の場合は、ボロンに加えて、半導体基板１の表面付近にインジウムの注入によりダメージ層が導入されている。
【００８０】
次に、図２（ｂ）は、熱処理を行なった後の不純物プロファイルを示している。図２（ａ）同様に、本実施形態のボロン及びインジウムのプロファイルを実線により示し、従来のボロンのプロファイルを破線にて示している。
【００８１】
図２（ｂ）に示すように、熱処理によって不純物は拡散し、図２（ａ）の場合に比べて拡散深さが深くなる。しかし、本実施形態の場合、ダメージ領域に対するボロンの偏析現象が起こり、熱拡散が抑制されている。偏析現象とは、ここでは、ボロンがダメージ領域に留まるか又はダメージ領域に再分布することを言う。この結果、本実施形態の場合、熱処理後の不純物プロファイルは従来の場合に比べて浅く形成することができる。このような浅接合、特にＳＤエクステンション領域５における浅接合の形成は、短チャネル効果の抑制に効果的である。
【００８２】
また、半導体基板１の表面にボロンが高濃度に導入された層を保持することが可能であるから、拡散層の低抵抗化が可能であり、トランジスタの高駆動力化を実現できる。
【００８３】
熱処理後の不純物プロファイルを浅くする方法として、従来は、注入の低エネルギー化が行なわれていた。しかし、この方法によると、ドーズロスが発生するという不具合があった。つまり、ボロンの注入飛程が基板表面に生じている酸化膜残膜の中に留まることがあった。また、基板表面に注入されていたボロンが、半導体装置の製造工程中に発生する基板掘れ（工程中に基板表面が削れる現象）の影響によって除去されてしまうこともあった。
【００８４】
これに対し、本実施形態の半導体装置の製造方法の場合には、基板掘れが発生したとしても半導体基板１の表面にダメージ層４が残るように、インジウム注入の条件を設定しておく。これにより、半導体基板１の表面から多少の深さをもってボロンを注入し且つ前述の偏析現象を利用して不純物プロファイルを浅くすることができる。この結果、基板掘れによって不純物の注入された層が失われることなく且つ浅い接合を実現することができる。
【００８５】
尚、本実施形態の場合には、インジウム注入（図１（ｂ））をボロン注入（図１（ｃ））よりも先に行なっているため、ダメージ層４のアモルファス構造によるボロンの注入飛程の短縮により、図２（ａ）及び（ｂ）に示すよりも更に急峻な不純物プロファルが実現している。
【００８６】
しかし、先にも述べた通り、本実施形態とは異なり図１（ｂ）のインジウム注入の工程と、図１（ｃ）のボロン注入の工程とを逆の順に行なうことも可能である。この場合、ボロンの注入飛程の短縮は生じない。しかし、熱処理の際のボロン偏析現象については、図１（ｂ）の工程の後に図１（ｃ）の工程を行なった場合と同様に発生する。
【００８７】
以上のように、本実施形態によると、浅接合を有するＳＤエクステンション領域５が備えられた半導体装置を製造することができる。
【００８８】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８９】
図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を説明するための各工程の断面図である。ここでは、半導体基板１における領域ＡにＰＭＯＳ構造のロジックトランジスタを形成し、領域ＢにはＰＭＯＳ構造のＩ／Ｏトランジスタを形成する場合を例として説明する。尚、領域Ａに形成するトランジスタは、第１の実施形態において形成したＰＭＯＳトランジスタと同様のトランジスタである。
【００９０】
初めに、図３（ａ）に示すように、素子分離領域１１によって表面が区画された半導体基板１における領域Ａに、膜厚２ｎｍのゲート絶縁膜２を介して膜厚１２０ｎｍのゲート電極３を形成する。また、領域Ｂには、膜厚７ｎｍのゲート絶縁膜１２を介して膜厚１２０ｎｍのゲート電極１３を形成する。ここで、ゲート絶縁膜２及び１２について、シリコン酸化膜に対して窒化処理を施したゲート酸窒化膜を用いるのが一般的であるが、この他に、例えばシリコン酸化膜と高誘電体膜との積層膜を用いることもできる。また、ゲート電極３及び１３については、ここではポリシリコン膜を用いて形成している。
【００９１】
次に、図３（ｂ）に示すように、領域Ｂにレジスト５０を形成してマスクし、インジウムの注入を行なう。これにより、領域Ａにおいてゲート電極３の両側にインジウムが注入され、半導体基板１の表面付近にダメージ層４が導入される。ここで、インジウムの注入条件は、例えば、加速エネルギー１０ｋｅＶで且つドーズ量１×１０14／ｃｍ2 とする。レジスト５０が設けられているため、領域Ｂにはインジウムの注入は行なわれない。
【００９２】
次に、図３（ｃ）に示すように、レジスト５０を残したままボロンの注入を行なう。これにより、領域Ａにおいてゲート電極３の両側にボロンが注入され、ＳＤエクステンション領域５が形成される。ここで、ボロンの注入条件は、例えば、加速エネルギー０．５ｋｅＶで且つドーズ量５×１０14／ｃｍ2 とする。また、ＳＤエクステンション領域５は、ゲート電極３の下部にまで延びて形成される。つまり、ゲート電極３の両端下方にはＳＤエクステンション領域５が形成されている。
【００９３】
この際、ダメージ層４においてアモルファス構造が存在するため、半導体基板１に対するボロンの注入飛程が短くなる。これにより、ＳＤエクステンション領域５を浅く形成することが可能になっている。但し、ボロンを注入した後にインジウムを注入する工程とすることも可能である。
【００９４】
次に、図４（ａ）に示すように、レジスト５０を除去した後、領域Ａにおいてゲート電極３の両側にサイドウォール６を形成すると共に、領域Ｂにおいてゲート電極１３の両側にサイドウォール１６を形成する。このためには、ゲート電極３及び１３を覆うように膜厚５０ｎｍのＴＥＯＳ膜を堆積した後、エッチングを行なってゲート電極３及び１３の側面にそれぞれサイドウォール６及び１６として残す。
【００９５】
次に、図４（ｂ）に示すように、ゲート電極３及び１３とサイドウォール６及び１６とをマスクとして、半導体基板１の領域Ａ及び領域Ｂにボロンを注入する。これにより、領域Ａのゲート電極３の両側にＳＤエクステンション領域５と接してＳ／Ｄ領域７が形成されると共に、領域Ｂのゲート電極１３の両側にＳ／Ｄ領域１７が形成される。ボロンの注入条件は、例えば、加速エネルギー４ｋｅＶで且つドーズ量３×１０15／ｃｍ2 とする。
【００９６】
次に、図４（ｃ）に示すように、注入した不純物の活性化等のために熱処理を行なう。この後、図示は省略するが、Ｓ／Ｄ領域７及び１７の表面等を低抵抗化するためのシリサイド形成、配線形成等の工程を行なうと、本実施形態の半導体装置が製造される。
【００９７】
本実施形態において、領域Ａにおいて、第１の実施形態におけるトランジスタの形成と同様の効果が得られる。つまり、インジウムの注入により形成されたダメージ層４のため、ボロンの偏析現象が発生し、ＳＤエクステンション領域５は半導体基板１の表面に高濃度のボロンを有し且つ浅接合を形成できる。
【００９８】
これに加えて、領域Ｂには領域Ａとは異なる構成のトランジスタを形成することができる。図４（ｂ）のボロン注入及び図４（ｃ）の熱処理は領域Ａ及び領域Ｂに対して同じ工程として行なっているが、領域ＡのＳ／Ｄ領域７に比べて領域ＢのＳ／Ｄ領域１７は深くなる（図４（ｃ）を参照）。これは、領域Ｂにはダメージ層は形成されていないため、ボロンの偏析現象が発生せず、結果としてボロンの熱拡散が抑制されないためである。
【００９９】
また、図４（ｂ）のボロン注入の際、Ｓ／Ｄ領域１７がゲート電極１３のゲート長方向に関する両端の下方にまで延びるように注入条件を設定する。これにより、領域Ｂに形成されるＩ／Ｏトランジスタを、シングルＳ／Ｄ構造とすることができる。このようにすると、従来ならば設けられていたＬＤＤ領域が不要となり、これを形成するための工程は当然ながら省略可能となるから、半導体装置の製造工程を簡略化することができる。
【０１００】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を説明するための各工程の断面図である。ここでは、半導体基板１における領域ＡにＰＭＯＳ構造のロジックトランジスタを形成し、領域ＢにはＰＭＯＳ構造のセルトランジスタを形成する場合を例として説明する。尚、領域Ａに形成するトランジスタは、第１の実施形態において形成したＰＭＯＳトランジスタと同様のトランジスタである。
【０１０１】
まず、図５（ａ）に示すように、素子分離領域１１によって表面が区画された半導体基板１における領域Ａに、膜厚２ｎｍのゲート絶縁膜２を介して膜厚１２０ｎｍのゲート電極３を形成する。また、領域Ｂには、膜厚７ｎｍのゲート絶縁膜２２を介して膜厚１２０ｎｍのゲート電極２３を形成する。それぞれの材料については、第２の実施形態のゲート絶縁膜２及び１２、ゲート電極３及び１３と同様である。
【０１０２】
また、領域Ｂにおいて、ゲート電極２３のをマスクとしてボロンの注入を行なう。これにより、領域Ｂにおけるゲート電極２３の両側の部分の半導体基板１表面付近に、ＬＤＤ領域２８が形成される。ここで、リンの注入条件は、例えば、加速エネルギー１５ｋｅＶで且つドーズ量５×１０13／ｃｍ2 とする。また、ＬＤＤ領域２８は、ゲート電極２３のゲート長方向の両端下方にまで延びるように形成される。
【０１０３】
次に、図５（ｂ）に示すように、領域Ｂにレジスト５１を形成してマスクし、インジウムの注入を行なう。これにより、領域Ａにおいてゲート電極３の両側にインジウムが注入され、半導体基板１の表面付近にダメージ層４が導入される。ここで、インジウムの注入条件は、例えば、加速エネルギー１０ｋｅＶで且つドーズ量１×１０14／ｃｍ2 とする。レジスト５１が設けられているため、領域Ｂにはインジウムの注入は行なわれない。
【０１０４】
次に、図４（ｃ）に示すように、レジスト５１を残したままボロンの注入を行なう。これにより、領域Ａにおいてゲート電極３の両側にボロンが注入され、ＳＤエクステンション領域５が形成される。ここで、ボロンの注入条件は、例えば、加速エネルギー０．５ｋｅＶで且つドーズ量５×１０14／ｃｍ2 とする。また、ＳＤエクステンション領域５は、ゲート電極３のゲート電極のゲート長方向の両端下方にまで延びるように形成される。
【０１０５】
第１及び第２の実施形態の場合と同様、アモルファス構造を有するダメージ層４のため、ボロンの注入飛程が短くなり、ＳＤエクステンション領域５の接合は浅くなっている。但し、本実施形態の場合にも、ボロン注入の後にインジウム注入を行なう工程順とすることは可能である。
【０１０６】
次に、図６（ａ）に示すように、レジスト５１を除去した後、ゲート電極３及び２３の側面を覆うように、それぞれサイドウォール６及び２６を形成する。これには、ＴＥＯＳ膜を膜厚５０ｎｍに堆積した後、エッチングを行なってゲート電極３及び２３の側面にのみ残す。
【０１０７】
次に、図６（ｂ）に示すように、半導体基板１の領域Ａ及び領域Ｂにボロンを注入する。これにより、領域Ａのゲート電極３の両側にＳＤエクステンション領域５と接してＳ／Ｄ領域７が形成されると共に、領域Ｂのゲート電極２３の両側にＳ／Ｄ領域２７が形成される。ボロンの注入条件は、例えば、加速エネルギー４ｋｅＶで且つドーズ量３×１０15／ｃｍ2 とする。尚、Ｓ／Ｄ領域７及びＳ／Ｄ領域２７は、それぞれ、サイドウォール６及びサイドウォール２６の（ゲート電極３及び３３のゲート長方向について）両端下方にまで延びて形成される。
【０１０８】
次に、図６（ｃ）に示すように、注入した不純物の活性化等のために熱処理を行なう。この後、図示は省略するが、シリサイド形成、配線形成等の工程を行なうと、本実施形態の半導体装置が製造される。
【０１０９】
本実施形態において、領域Ａにおいて、第１の実施形態におけるトランジスタの形成と同様の効果が得られる。つまり、ダメージ層４のため、ボロンの偏析現象が発生し、ＳＤエクステンション領域５は半導体基板１の表面に高濃度のボロンを有し且つ浅接合を形成できる。
【０１１０】
また、領域Ｂには領域Ａとは異なる構成のトランジスタを形成することができる。領域Ｂにはダメージ層は形成されていないため、図６（ｂ）のボロン注入及び図６（ｃ）の熱処理は領域Ａ及び領域Ｂに対して同等に行なわれているが、領域ＡのＳ／Ｄ領域７に比べて領域ＢのＳ／Ｄ領域２７は深くなる（図４（ｃ）を参照）。
【０１１１】
一般に、セルトランジスタはロジックトランジスタに比べて接合リークの抑制に対する要求が高い。接合リークを抑制するには、Ｓ／Ｄ領域を深く形成することが有効であるが、この一方、ロジックトランジスタについては短チャネル効果の抑制のため、Ｓ／Ｄ領域を深くすることは避けなければならない。そのため、従来、セルトランジスタのＳ／Ｄ領域とロジックトランジスタのＳ／Ｄ領域とは別々に注入を行なっていた。
【０１１２】
これに対し、本実施形態の半導体装置の製造方法によると、このような注入の打ち分けを行なうことなく深さの異なる複数のＳ／Ｄ領域を形成することができる。
【０１１３】
以上のように、例えばロジックトランジスタとセルトランジスタとを同じ半導体基板１に形成する場合に、それぞれ異なる所望の特性を実現すると共に製造の工程数を削減することができる。
【０１１４】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【０１１５】
図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を説明するための各工程の断面図である。ここでは、半導体基板１における領域ＡにＰＭＯＳ構造のロジックトランジスタを形成し、領域ＢにはＰＭＯＳ構造のＩ／Ｏトランジスタを形成する場合を例として説明する。尚、本実施形態においても、領域Ａに形成するトランジスタは、第１の実施形態において形成したＰＭＯＳトランジスタと同様のトランジスタである。
【０１１６】
まず、図７（ａ）に示すように、素子分離領域１１によって表面が区画された半導体基板１における領域Ａに、膜厚２ｎｍのゲート絶縁膜２を介して膜厚１２０ｎｍのゲート電極３を形成する。また、領域Ｂには、膜厚７ｎｍのゲート絶縁膜３２を介して膜厚１２０ｎｍのゲート電極３３を形成する。第１〜第３の実施形態と同様に、ゲート絶縁膜２及び３２はゲート酸窒化膜、シリコン酸化膜と高誘電体膜との積層膜等を用いて形成し、ゲート電極３及び３３はポリシリコンを用いて形成する。
【０１１７】
次に、図７（ｂ）に示すように、ゲート電極３及び１３をそれぞれマスクとして、半導体基板１の領域Ａ及び領域Ｂに対してインジウムを注入する。この際の注入の条件は、例えば、加速エネルギー２０ｋｅＶで且つドーズ量１×１０14／ｃｍ2 とする。
【０１１８】
これにより、領域Ａのゲート電極３の両側にダメージ層４を形成すると共に、領域Ｂのゲート電極３３の両側にダメージ層３４を導入する。更に、領域Ｂについては、注入したインジウムをＬＤＤ領域３４を形成するためにも利用している。ＬＤＤ領域３４は、ゲート電極３３のゲート電極のゲート長方向についての両端下方にまで伸びて形成される。
【０１１９】
次に、図７（ｃ）に示すように、領域Ｂにレジスト５２を形成してマスクし、ボロンの注入を行なう。この際の注入条件は、例えば加速エネルギー０．５ｋｅＶで且つドーズ量５×１０14／ｃｍ2 とする。これにより、領域Ａにおけるゲート電極３の両側にボロンが注入され、ＳＤエクステンション領域５が形成される。ＳＤエクステンション領域５は、ゲート電極３のゲート長方向両端の下方にまで伸びて形成される。
【０１２０】
この際、第１〜第３の実施形態と同様、ダメージ層４におけるアモルファス構造のためにボロンの注入飛程が短くなり、ＳＤエクステンション領域５を浅く形成できる。但し、ボロン注入の後にインジウム注入する工程を取ることも可能である。
【０１２１】
次に、図８（ａ）に示すように、レジスト５２を除去した後、領域Ａのゲート電極３の両側にサイドウォール６を形成すると共に、領域Ｂのゲート電極３３の両側にサイドウォール３６を形成する。これには、ＴＥＯＳ酸化膜を膜厚５０ｎｍに堆積した後、エッチングを行なってゲート電極３及び３３の側面を覆うようにＴＥＯＳ酸化膜を残せば良い。
【０１２２】
次に、図８（ｂ）に示すように、ゲート電極３及び１３とサイドウォール６及び１６とをマスクとして、半導体基板１の領域Ａ及び領域Ｂにボロンを注入する。これにより、領域Ａのゲート電極３の両側にＳ／Ｄ領域７を形成すると共に、領域Ｂのゲート電極３３の両側にＳ／Ｄ領域３７が形成される。ボロンの注入条件は、例えば、加速エネルギー３ｋｅＶで且つドーズ量３×１０15／ｃｍ2 とする。Ｓ／Ｄ領域７及びＳ／Ｄ領域３７は、それぞれ、サイドウォール６及びサイドウォール３６のゲート長方向についての両端下方にまで延びて形成される。
【０１２３】
次に、図８（ｃ）に示すように、注入した不純物の活性化等のために熱処理を行なう。この後、図示は省略するが、低抵抗化のためのシリサイド形成、配線形成等の工程を行なうと、本実施形態の半導体装置が製造される。
【０１２４】
本実施形態によると、領域Ａにおいて、第１の実施形態におけるトランジスタの形成と同様の効果が得られる。つまり、ダメージ層４のため、ボロンの偏析現象が発生し、ＳＤエクステンション領域５は半導体基板１の表面に高濃度のボロンを有し且つ浅接合を形成できる。
【０１２５】
また、領域Ｂにおいて、ダメージ層３４形成のために注入されるインジウムによってＩ／ＯトランジスタのＬＤＤ領域３４を形成することができ、これらを別々の工程によって形成する従来の場合に比べて工程を省略することができる。インジウムの活性化率はボロンに比べて低いが、一般にＬＤＤ領域に対する低抵抗化の要求はロジックトランジスタのＳＤエクステンション領域の場合に比べて低いため、このような構成が可能となっている。
【０１２６】
また、以上に説明した第１〜第４の実施形態において、各構成要素の材料及び寸法、各製造工程における条件等はいずれも例示するものであり、これらに限定されることはない。また、ロジックトランジスタ、Ｉ／Ｏトランジスタ、セルトランジスタ等の組み合わせを例として説明しているが、これら以外のトランジスタ及びその組み合わせを用いることも当然可能である。また、ＰＭＯＳに代えて、ＮＭＯＳを形成する場合にも同様の方法を用いることはできる。
【産業上の利用可能性】
【０１２７】
本発明によると、短チャネル効果を抑制しながら高駆動能力を確保することが可能な低抵抗且つ浅接合の不純物プロファイルを形成可能とし、更に、工程数を削減しながら特性の異なる複数の素子を備える半導体装置とすることができ、半導体装置及びその製造方法として有用である。
【図面の簡単な説明】
【０１２８】
【図１】図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を説明する断面図である。
【図２】図２（ａ）及び（ｂ）は、本発明と従来の半導体装置とにおけるＳＤエクステンション領域の深さ方向のプロファイルを説明する図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を説明する断面図である。
【図４】図４（ａ）〜（ｃ）は、図３（ｃ）に続き、第２の実施形態に係る半導体装置の製造工程を説明する断面図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を説明する断面図である。
【図６】図６（ａ）〜（ｃ）は、図５（ｃ）に続き、第３の実施形態に係る半導体装置の製造工程を説明する断面図である。
【図７】図７（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造工程を説明する断面図である。
【図８】図８（ａ）〜（ｃ）は、図７（ｃ）に続き、第４の実施形態に係る半導体装置の製造工程を説明する断面図である。
【図９】図９（ａ）〜（ｅ）は、従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【０１２９】
１                        半導体基板
２、１２、２２、３２      ゲート絶縁膜
３、１３、２３、３３      ゲート電極
４、３４                  ダメージ層
５                        ＳＤエクステンション領域
６、１６、２６、３６      サイドウォール
７、１７、２７、３７      Ｓ／Ｄ領域
１１                        素子分離領域
２８、３４                  ＬＤＤ領域
５０、５１、５２            レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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