(57)【要約】【課題】昇圧によるボディー効果を低減し、各電荷転送トランジスタに高電圧過大ストレスが加わることなく、高い昇圧効率を達成可能なチャージポンプ回路を提供する。【解決手段】対称な２つの電荷転送ブランチA,Bを有する２ブランチ・アーキテクチャによりチャージポンプを構成するとともに、電荷転送トランジスタMp1, Mp2のスイッチングを行うためのドライバ回路を設ける。このドライバ回路は、昇圧ノードCLKA,CLKBとMp1, Mp2のゲートとの通断を行う駆動トランジスタMa3,Ma4、Mp1, Mp2のゲートの昇圧を行う駆動キャパシタCd1,Cd2と、Ma3,Ma4のターンオン時にMa3,Ma4のゲート電圧を入力電圧Vin以下に引き下げるレベルシフト回路（駆動トランジスタMa1,Ma2，駆動キャパシタCa1,Ca2）を備える。【選択図】図３
2008253031.tif 000002
【特許請求の範囲】
【請求項１】
入力ノード（IN）に入力される入力電圧を昇圧して出力電圧として出力ノード（OUT）へ出力するチャージポンプ回路であって、
第１，第２の昇圧ノード（Net1, Net2）と、
前記第１，第２の昇圧ノード（Net1, Net2）に、それぞれ、その一方の端子が接続され、他方の端子に互いに位相が反転した第１，第２のクロック信号（CLKA, CLKB）が入力される第１，第２の昇圧キャパシタ(C1, C2)と、
前記入力ノード（IN）と前記第１の昇圧ノード（Net1）との間にチャネルが接続され、バックゲートが前記第１の昇圧ノード（Net1）に接続された第１の電界効果トランジスタ（Mp1）と、
前記入力ノード（IN）と前記第２の昇圧ノード（Net2）との間にチャネルが接続され、バックゲートが前記第２の昇圧ノード（Net2）に接続された第２の電界効果トランジスタ（Mp2）と、
前記第１の昇圧ノード（Net1）と前記出力ノード（OUT）との間にチャネルが接続され、ゲートが前記第２の昇圧ノード（Net2）に接続され、バックゲートが前記出力ノード（OUT）に接続された第３の電界効果トランジスタ（Mp3）と、
前記第２の昇圧ノード（Net2）と前記出力ノード（OUT）との間にチャネルが接続され、ゲートが前記第１の昇圧ノード（Net1）に接続され、バックゲートが前記出力ノード（OUT）に接続された第４の電界効果トランジスタ（Mp4）と、
第１，第２の駆動電圧が出力される第１，第２の駆動ノード（dr1, dr2）と、
前記入力ノード（IN）と前記第１の駆動ノード（dr1）との間にチャネルが接続され、ゲートが前記第２の駆動ノード（dr2）に接続され、バックゲートが前記入力ノード（IN）に接続された第５の電界効果トランジスタ（Ma1）と、
前記入力ノード（IN）と前記第２の駆動ノード（dr2）との間にチャネルが接続され、ゲートが前記第１の駆動ノード（dr1）に接続され、バックゲートが前記入力ノード（IN）に接続された第６の電界効果トランジスタ（Ma2）と、
前記第１の駆動ノード（dr1）にその一方の端子が接続され、他方の端子には、前記第１のクロック（CLKA）が立ち下がり前記第２のクロック（CLKB）が立ち上がる不感時間帯に立ち下がりパルスを発生する第３のクロック（CLKC）が入力される第１の駆動キャパシタ（Ca1）と、
前記第２の駆動ノード（dr2）にその一方の端子が接続され、他方の端子には、前記第２のクロック（CLKB）が立ち下がり前記第１のクロック（CLKA）が立ち上がる不感時間帯に立ち下がりパルスを発生する第４のクロック（CLKD）が入力される第２の駆動キャパシタ（Ca2）と、
前記第１の電界効果トランジスタ（Mp1）のゲートと前記第１の昇圧ノード（Net1）との間にチャネルが接続され、ゲートが前記第１の駆動ノード（dr1）に接続され、バックゲートが前記第１の昇圧ノード（Net1）に接続された第７の電界効果トランジスタ（Ma3）と、
前記第２の電界効果トランジスタ（Mp2）のゲートと前記第２の昇圧ノード（Net2）との間にチャネルが接続され、ゲートが前記第２の駆動ノード（dr2）に接続され、バックゲートが前記第２の昇圧ノード（Net2）に接続された第８の電界効果トランジスタ（Ma4）と、
前記第１の電界効果トランジスタ（Mp1）のゲートにその一方の端子が接続され、他方の端子には、前記第２のクロック（CLKB）と同相で前記第３のクロック（CLKC）のパルス発生前に立ち上がり、前記第４のクロック（CLKD）のパルス発生後に立ち下がる第５のクロック（CLKE）が入力される第３の駆動キャパシタ（Ca3）と、
前記第２の電界効果トランジスタ（Mp2）のゲートにその一方の端子が接続され、他方の端子には、前記第１のクロック（CLKA）と同相で前記第３のクロック（CLKC）のパルス発生後に立ち下がり、前記第４のクロック（CLKD）のパルス発生前に立ち上がる第６のクロック（CLKF）が入力される第４の駆動キャパシタ（Ca4）と、
を具備する単位段昇圧回路を備えていることを特徴とするチャージポンプ回路。
【請求項２】
複数の前記単位段昇圧回路がカスケード状に接続されていることを特徴とする請求項１記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧から高電圧を生成するチャージポンプ回路に関し、特に低電圧電源で作動する回路で使用するのに適したチャージポンプ回路に関する。
【背景技術】
【０００２】
チャージポンプ回路は、電源電圧よりも高い電圧を得るために、各種の半導体集積回路で屡々利用され、特に、フラッシュメモリやEEPROMのような不揮発性メモリにおいて有用とされる。フラッシュメモリ・セルの書き込みや消去には、通常よりも高い正又は負の電圧が必要とされるからである。また、チャージポンプ回路は、ダイナミック・レンジを増加させ回路デザインを簡素化するための、低電源電圧システムの重要な回路手段となっている。
【０００３】
従来のチャージポンプ回路において、最もよく使用されているアーキテクチャは、Dickson構造（非特許文献１参照）と電圧二逓倍器（voltage doubler）（非特許文献２参照）のトポロジを基礎としたアーキテクチャである。
【０００４】
図１３に、Dicksonチャージポンプ回路を示す。Dicksonチャージポンプ回路１００の単位構成回路１０１は、ダイオード接続されたｎチャネルのＭＯＳＦＥＴからなる電荷転送トランジスタ１０２と、昇圧キャパシタ（pumping capacitor）１０３とから構成される。電荷転送トランジスタ１０２は、そのゲートがソースに接続されており、電荷をソースからドレインの一方向のみに揚流させる単方向スイッチとして機能する。また、ＮウェルＣＭＯＳプロセスにおいては、ダイオード接続された各電荷転送トランジスタ１０２のバックゲート端子は、グランドと接続される。１個の電荷転送トランジスタ１０２から見て、ソース側のノードを「入力ノード（input node）」、ドレイン側のノードを「昇圧ノード（pumping node）」と呼ぶ。昇圧キャパシタ１０３は、一方の端子が昇圧ノードに接続されており、他方の端子には昇圧クロック（pumping clock）が入力される。
【０００５】
Dicksonチャージポンプ回路１００は、この単位構成回路１０１が（Ｎ＋１）個（Ｎ≧１）カスケード接続された構成から成る。図１３においては、一例としてＮ＝４の場合を示している。単位構成回路１０１が（Ｎ＋１）個だけカスケード接続されたDicksonチャージポンプ回路１００を「Ｎ段のDicksonチャージポンプ回路」と呼ぶ。
【０００６】
ここで、最終段の単位構成回路１０１のみ、昇圧キャパシタ１０３の代わりに出力キャパシタ（output capacitor）１０４を備えている。最終段の単位構成回路１０１の電荷転送トランジスタ１０２のドレイン側のノードを「出力ノード（output node）」と呼ぶ。出力ノードの電圧をＶｏｕｔと記す。出力キャパシタ１０４は、一方の端子が出力ノードに接続され、他方の端子がグランドに接続されている。
【０００７】
１段目の単位構成回路１０１の入力ノードは、電源に接続され、電源電圧Ｖｄｄが印加されている。電荷は電源から出力ノードへ１段ごとに揚流される。従って、このDicksonチャージポンプ回路１００の出力電圧Ｖｏｕｔは電源電圧Ｖｄｄよりも高電圧に昇圧される。
【０００８】
奇数段の電荷転送トランジスタ１０２のゲートには昇圧クロックＣＬＫＡが入力され、偶数段の電荷転送トランジスタ１０２のゲートには昇圧クロックＣＬＫＢが入力される。ＣＬＫＡとＣＬＫＢは相補的であり、その電圧振幅はＶφである。
このとき、出力電圧Ｖｏｕｔは次式で与えられる。
【０００９】
【数１】
2008253031.tif 000003
【００１０】
ここで、Ｃｓは各昇圧ノードの寄生容量、Ｖｔｈは電荷転送トランジスタ１０２の閾値電圧、Ｉｏｕｔは出力電流、ｆｏｓｃはチャージポンプ回路の動作周波数（operating frequency）である。Ｖφの値は、通常は電源電圧Ｖｄｄと同一とされるので、４段のDicksonチャージポンプ回路１００の出力電圧は、次式のように表される。
【００１１】
【数２】
2008253031.tif 000004
【００１２】
ここで、Ｖｔｎｉはダイオード接続されたｉ段目の電荷転送トランジスタ１０２の閾値電圧である。
【００１３】
また、Dicksonチャージポンプ回路１００の出力リップル電圧は次式で表される。
【００１４】
【数３】
2008253031.tif 000005
【００１５】
ここで、Ｃｏｕｔは出力キャパシタ、ＲＬは出力負荷である。
【００１６】
上記Dicksonチャージポンプ回路１００は、次の２つの問題点がある。第１の問題点は、各昇圧ノードの電圧が高電圧に昇圧されるに従って、電荷転送トランジスタ１０２においてボディー効果（body effect）により閾値電圧Ｖｔｎｉが増大するため、ポンピング効果が弱くなるという点である。すなわち、式（２）より、Dicksonチャージポンプ回路１００では、各段において閾値電圧分の電圧降下が生じ、昇圧電圧及び昇圧効率を低下させている。さらにボディー効果によって各段の閾値電圧Ｖｔｎｉも増大する影響も加わることで、更に昇圧電圧及び昇圧効率が低下する。第２の問題点は、各段において、電荷転送トランジスタ１０２のソース−ドレイン間の電位差が最大で２Ｖｄｄとなるため、すべての電荷転送トランジスタ１０２において、ゲート酸化膜における高電圧過大ストレス（high-voltage overstress）が加わるという点である。
【００１７】
そこで、Dicksonチャージポンプ回路１００をベースとして、多くの改良回路が提案されている。例えば、電圧昇圧効果（voltage pumping efficiency）を増大させるため、動的制御回路を有する静的電荷転送スイッチ（static charge transfer switch：ＳＴＣ）を採用するチャージポンプ回路（非特許文献３）や、全ＰＭＯＳ型チャージポンプ回路（非特許文献４）が提案されている。しかしながら、これらのアーキテクチャは、なお、高電圧過大ストレスに対して弱いという欠点が完全には克服されていない。更に、これらの従来技術も、ボディー効果によるポンピング効果が弱くなるという問題も残る。つまり、最終段のダイオード接続されたＭＯＳＦＥＴにより、電圧ポンピング効果が減少してしまう。
【００１８】
そこで、特許文献１及び非特許文献５において、高電圧でも正常に昇圧することができ、且つボディー効果の影響を低減したチャージポンプ回路が提案されている。図１４は特許文献１及び非特許文献５に記載のチャージポンプ回路の単位段回路１１０を表す図である。この単位段回路１１０は対称的な構造を有し、６つの低電圧ＰＭＯＳデバイス（電荷転送トランジスタＰ１，Ｐ２，Ｐ４，Ｐ５，及び駆動トランジスタＰ３，Ｐ６）、２つの押上キャパシタ（boosting capacitor）Ｃpump1，Ｃpump2、及び２つの補助キャパシタ（auxiliary capacitor）Ｃaux1，Ｃaux2を備えている。そして、図１４の単位段回路１１０が、図１５に示したようにカスケード接続され、所望の電圧を得ることができる。
【００１９】
図１４の単位段回路１１０は、４相のクロックΦ１，Φ２，Φ１aux，Φ２auxによって動作する。各クロックは、０からＶｄｄの間で変化する。ここで、Ｖｄｄは電源電圧である。各クロックの波形と、単位段回路１１０内の各ノードnetaux1, netpump1, netaux2, netpump2の２周期分の波形を図１６に示す。
【００２０】
この回路では、クロックΦ１aux，Φ２auxは、電荷転送トランジスタＰ１，Ｐ４のゲートに接続されているノードnetaux1，netaux2の電圧を制御するのに用いられる。この場合、ノードneipump1及びnetpump2の電圧はＶｉｎからＶｉｎ＋Ｖｄｄの間で変化する。また、ノードnetaux1，netaux2の電圧は、それぞれ、ＶｌｏｗからＶｉｎ＋Ｖｔ，Ｖｉｎ＋ＶｔからＶｉｎ＋Ｖｄｄに間で変化し、これにより電荷転送トランジスタＰ１，Ｐ４の切り替えが行われる。ここで、ＶｔはＰＭＯＳデバイスの閾値電圧であり、またＶｌｏｗは次式により決まる電圧である。
【００２１】
【数４】
2008253031.tif 000006
ここで、Ｃｐａｒａｕｘは、内部ノードnetaux1，netaux2の全寄生容量であり、Ｃａｕｘ１＝Ｃａｕｘ２＝Ｃａｕｘである。また、この回路が正常に動作するためには、次の条件が満たされている必要がある。
【００２２】
【数５】
2008253031.tif 000007
【００２３】
図１４の単位段回路１１０において、１周期の昇圧動作は次の通りである。
【００２４】
（１）初期状態では、Φ１，Φ1auxはＬｏｗ（０），Φ２，Φ2auxはＨｉｇｈ（Ｖｄｄ）である。このとき、ノードnetpump2，netaux2の電圧はＶｉｎ＋Ｖｄｄ，ノードnetpump1の電圧はＶｉｎ，ノードnetaux1の電圧はＶｌｏｗである。
【００２５】
（２）まず、クロックΦ1auxがＶｄｄに切り替わる。netaux1の電圧は、補助キャパシタＣaux1によりＶｌｏｗからＶｉｎ＋Ｖｔへ昇圧される。
【００２６】
（３）次いで、クロックΦ１がＶｄｄに切り替わる。押上キャパシタＣpump1によりノードnetpump1の電圧はＶｉｎ＋Ｖｄｄへ昇圧される。それに伴い、ＰＭＯＳデバイスＰ３を介してノードnetpump1に接続されたノードnetaux1の電圧もＶｉｎ＋Ｖｄｄへ昇圧する。
【００２７】
（４）次いで、クロックΦ２がＶｄｄから０に立ち下がる。ノードnetpump2の電圧は押上キャパシタＣpump2によってＶｉｎに引き下げられる。これに伴い、ＰＭＯＳデバイスＰ６を介して電荷が移動してノードnetaux2の電圧はＶｉｎ＋Ｖｔまで降圧する。ノードnetpump2の電圧がＶｉｎとなったので、電荷転送トランジスタＰ２はターンオンし、昇圧ノードnetpump1から出力ノードOUTへ電荷が転送される。また、電荷転送トランジスタＰ１，Ｐ５のゲート電圧はＶｉｎ＋Ｖｄｄなので、これらはオフ状態であり電荷転送は生じない。
【００２８】
（５）次いで、クロックΦ２auxがＶｄｄから０に立ち下がる。補助キャパシタＣaux2によりノードnetaux2の電圧はＶｌｏｗに引き下げられ、電荷転送トランジスタＰ４はターンオンすし、入力ノードINからノードnetpump2へ電荷が転送される。
【００２９】
以上の半周器を通して、ノードnetpump1の電荷は出力ノードOUTに転送され、入力ノードINからノードnetpump2へ電荷が転送される。
【００３０】
以上の電荷転送が終わると、次の対称的な半周期では、クロックΦ２auxが０からＶｄｄに立ち上がり、netaux2の電圧がＶｌｏｗからＶｉｎ＋Ｖｔに昇圧される。そして、クロックΦ２が０からＶｄｄに立ち上がり、netpump2及びnetaux2の電圧がＶｉｎ＋Ｖｄｄへ昇圧する。続いて、クロックΦ１がＶｄｄから０に立ち下がると、netpump1の電圧はＶｉｎとなり、電荷転送トランジスタＰ５はターンオンしてnetpump2の電荷が出力ノードOUTへ転送される。最後に、クロックΦ１auxがＶｄｄから０に立ち下がり、netaux1の電圧がＶｌｏｗに引き下げられて電荷転送トランジスタＰ１はターンオンし、入力ノードINからノードnetpump1へ電荷が転送される。この後半の周期を通じて、ノードnetpump2の電荷は出力ノードOUTに転送され、入力ノードINからノードnetpump1へ電荷が転送される。
【００３１】
上記単位段回路１１０の場合、各トランジスタＰ１〜Ｐ６の各端子間に加わる電圧は、最大でもＶｄｄとなるため、高電圧過大ストレスの問題は解消される。また、各トランジスタＰ１〜Ｐ６のバックゲートは、そのドレイン側に接続されており、バックゲート−ゲート間電圧及びバックゲート−ソース間電圧もＶｄｄ以下に抑えられる。従って、ボディー効果の影響も抑えられ、高い昇圧効率を得ることができる。
【特許文献１】米国特許第７，０４６，０７６号明細書
【特許文献２】特開２０００−１７３２８８号公報
【特許文献３】国際公開ＷＯ９４／１１９４３号公報
【非特許文献１】J.F. Dickson, "On-chip high-voltage generation in MNOS integrated circuits using an improved voltage multiplier technique," IEEE J. Solid-State Circuits, vol.1, no.1, pp.374-378, Jun. 1976.
【非特許文献２】P. Favrat, P. Deval, and M.J. Declercq, "A high-efficiency CMOS voltage doubler," IEEE J. Solid-State Circuits, vol.33, pp.410-416, Mar. 1998.
【非特許文献３】J.T. Wu and K.L. Chang, "MOS charge pump for low-voltage operation," IEEE J. Solid-State Circuits, vol.33, pp.592-597, Apr. 1998.
【非特許文献４】N. Yan and H. Min, "High efficiency all-PMOS charge pump for low-voltage operations," Electron. Lett., vol.42, no.5, pp.277-279, Mar. 2006.
【非特許文献５】E. Racape and J.M. Dage, "A PMOS-switch based charge pump, allowing lost cost implementation on a CMOS standard process," in Proc. ESSCIRC, pp.77-80, Sept. 2005.
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかしながら、上記特許文献１及び非特許文献５のチャージポンプ回路は、次に説明する通り、電荷転送トランジスタＰ１，Ｐ４のターンオンの操作に問題がある。
【００３３】
図１４の回路において、Φ１＝Ｖｄｄ，Φ１ａｕｘ＝Ｖｄｄ，Φ２＝０のとき、ノードnetpump1，netaux1の電圧はともにＶｉｎ＋Ｖｄｄである。この状態で、クロックΦ２が０からＶｄｄに切り替わり、クロックΦ１がＶｄｄから０に切り替わったとする。このとき、ノードnetpump1の電圧はＶｉｎとなる。
【００３４】
一方、仮に、駆動トランジスタＰ３が寄生容量のない理想的なＰＭＯＳであったとすると、駆動トランジスタＰ３のゲート及びバックゲートにはＶｉｎが印加され、ノードnetpump1側のドレインにはＶｉｎ、ノードnetaux1側のソースにはＶｉｎ＋Ｖｄｄが印加される。この場合、駆動トランジスタＰ３はオフ状態であり、ノードnetaux1の電圧がＶｉｎ＋Ｖｄｄのままである。したがって、その後クロックΦ１ａｕｘがＶｄｄから０に切り替わりノードnetaux1の電圧が引き下げられたとしても、ノードnetaux1の電圧はＶｉｎとなるため、電荷転送トランジスタＰ１をターンオンさせることができない。
【００３５】
しかしながら、実際には駆動トランジスタＰ３には寄生キャパシタがある。したがって、クロックΦ１がＶｄｄから０に切り替わり、ノードnetpump1の電圧がＶｉｎになると、駆動トランジスタＰ３の寄生キャパシタにより、ノードnetaux1の電圧はＶｉｎ＋Ｖｄｄより低い値まで減少する。その後クロックΦ１ａｕｘをＶｄｄから０に切り替えることにより、ノードnetaux1の電圧をＶｉｎ未満とし、電荷転送トランジスタＰ１をターンオンさせている。
【００３６】
電荷転送トランジスタＰ４のターンオンの動作に関しても同様である。
【００３７】
従って、電荷転送トランジスタＰ１，Ｐ４のコンダクタンスは、ノードnetaux1，netaux2の寄生容量に依存する。しかしながら、この寄生容量は、プロセスの違いやレイアウトの設計によって変化するため、正確な設計を行うためには、プロセスやレイアウトまで考慮した設計を行う必要が生じ、設計が難しいという問題がある。
【００３８】
そこで、本発明の目的は、昇圧による電荷転送トランジスタのボディー効果の影響を低減し、各トランジスタに高電圧過大ストレスが加わることなく、且つ各電荷転送トランジスタのターンオン及びターンオンを完全に行うことを補償し高い昇圧効率を達成可能なチャージポンプ回路を提供することにある。
【課題を解決するための手段】
【００３９】
本発明に係るチャージポンプ回路の第１の構成は、入力ノード（IN）に入力される入力電圧を昇圧して出力電圧として出力ノード（OUT）へ出力するチャージポンプ回路であって、
第１，第２の昇圧ノード（Net1, Net2）と、
前記第１，第２の昇圧ノード（Net1, Net2）に、それぞれ、その一方の端子が接続され、他方の端子に互いに位相が反転した第１，第２のクロック信号（CLKA, CLKB）が入力される第１，第２の昇圧キャパシタ(C1, C2)と、
前記入力ノード（IN）と前記第１の昇圧ノード（Net1）との間にチャネルが接続され、バックゲートが前記第１の昇圧ノード（Net1）に接続された第１の電界効果トランジスタ（Mp1）と、
前記入力ノード（IN）と前記第２の昇圧ノード（Net2）との間にチャネルが接続され、バックゲートが前記第２の昇圧ノード（Net2）に接続された第２の電界効果トランジスタ（Mp2）と、
前記第１の昇圧ノード（Net1）と前記出力ノード（OUT）との間にチャネルが接続され、ゲートが前記第２の昇圧ノード（Net2）に接続され、バックゲートが前記出力ノード（OUT）に接続された第３の電界効果トランジスタ（Mp3）と、
前記第２の昇圧ノード（Net2）と前記出力ノード（OUT）との間にチャネルが接続され、ゲートが前記第１の昇圧ノード（Net1）に接続され、バックゲートが前記出力ノード（OUT）に接続された第４の電界効果トランジスタ（Mp4）と、
第１，第２の駆動電圧が出力される第１，第２の駆動ノード（dr1, dr2）と、
前記入力ノード（IN）と前記第１の駆動ノード（dr1）との間にチャネルが接続され、ゲートが前記第２の駆動ノード（dr2）に接続され、バックゲートが前記入力ノード（IN）に接続された第５の電界効果トランジスタ（Ma1）と、
前記入力ノード（IN）と前記第２の駆動ノード（dr2）との間にチャネルが接続され、ゲートが前記第１の駆動ノード（dr1）に接続され、バックゲートが前記入力ノード（IN）に接続された第６の電界効果トランジスタ（Ma2）と、
前記第１の駆動ノード（dr1）にその一方の端子が接続され、他方の端子には、前記第１のクロック（CLKA）が立ち下がり前記第２のクロック（CLKB）が立ち上がる不感時間帯に立ち下がりパルスを発生する第３のクロック（CLKC）が入力される第１の駆動キャパシタ（Ca1）と、
前記第２の駆動ノード（dr2）にその一方の端子が接続され、他方の端子には、前記第２のクロック（CLKB）が立ち下がり前記第１のクロック（CLKA）が立ち上がる不感時間帯に立ち下がりパルスを発生する第４のクロック（CLKD）が入力される第２の駆動キャパシタ（Ca2）と、
前記第１の電界効果トランジスタ（Mp1）のゲートと前記第１の昇圧ノード（Net1）との間にチャネルが接続され、ゲートが前記第１の駆動ノード（dr1）に接続され、バックゲートが前記第１の昇圧ノード（Net1）に接続された第７の電界効果トランジスタ（Ma3）と、
前記第２の電界効果トランジスタ（Mp2）のゲートと前記第２の昇圧ノード（Net2）との間にチャネルが接続され、ゲートが前記第２の駆動ノード（dr2）に接続され、バックゲートが前記第２の昇圧ノード（Net2）に接続された第８の電界効果トランジスタ（Ma4）と、
前記第１の電界効果トランジスタ（Mp1）のゲートにその一方の端子が接続され、他方の端子には、前記第２のクロック（CLKB）と同相で前記第３のクロック（CLKC）のパルス発生前に立ち上がり、前記第４のクロック（CLKD）のパルス発生後に立ち下がる第５のクロック（CLKE）が入力される第３の駆動キャパシタ（Cd1）と、
前記第２の電界効果トランジスタ（Mp2）のゲートにその一方の端子が接続され、他方の端子には、前記第１のクロック（CLKA）と同相で前記第３のクロック（CLKC）のパルス発生後に立ち下がり、前記第４のクロック（CLKD）のパルス発生前に立ち上がる第６のクロック（CLKF）が入力される第４の駆動キャパシタ（Cd2）と、
を具備する単位段昇圧回路を備えていることを特徴とする。
【００４０】
この構成によれば、第１から第６のクロックCLKA〜CLKFは、次のような４つの時区間からなる周期を繰り返す：
（１）CLKA, CLKC, CLKD, CLKFがH、CLKBがL、CLKEがH→L→Hと変化する時区間T1；
（２）CLKA, CLKB, CLKCがL、CLKD, CLKE, CLKFがHとなる時区間T2；
（３）CLKB, CLKC, CLKD, CLKEがH、CLKAがL、CLKFがH→L→Hと変化する時区間T3；
（４）CLKA, CLKB, CLKDがL、CLKC, CLKE, CLKFがHとなる時区間T4。
ここで、Hはクロックのハイレベル、Lはクロックのローレベルを表す。
【００４１】
時区間T1では、電界効果トランジスタMp2, Mp3, Ma3がオン、電界効果トランジスタMP1, Mp4, Ma1, Ma2, Ma4がオフとなる。従って、昇圧キャパシタC1に蓄えられた電荷は出力ノードOUTに転送される。また、時区間T1において、クロックCLKEの電圧レベルがLになる期間、電界効果トランジスタMp2はオンとされる。従って、電界効果トランジスタMP1がオフの間、入力ノードから昇圧ノードNet2に電流が流れ、昇圧キャパシタC2が充電される。また、時区間T1では電界効果トランジスタMa3もオンであり、電界効果トランジスタMp1のゲート電圧は昇圧ノードNet1の電圧と等電圧となる。故に、電界効果トランジスタMp1は完全にオフ状態とされ、昇圧キャパシタC1に蓄えられた電荷が入力ノードINのほうへ逆潮することが防止される。
【００４２】
時区間T2では、電界効果トランジスタMa2, Ma3がオン、電界効果トランジスタMp1, Mp2, Mp3, Mp4, Ma1, Ma4がオフとなる。時区間T2では、クロックCLKCはLなので、電界効果トランジスタMa2,Ma3はオンとされる。そして、昇圧ノードNet1と電界効果トランジスタMp1のゲートには、同じ電圧Vinが加わる。従って、次の時区間T3において、クロックCLKFの電圧レベルがLとなったときに、電界効果トランジスタMp1を完全にターンオンさせることができる。
【００４３】
時区間T3では、電界効果トランジスタMp1, Mp4, Ma4がオン、電界効果トランジスタMP2, Mp3, Ma1, Ma2, Ma3がオフとなる。従って、昇圧キャパシタC2に蓄えられた電荷は出力ノードOUTに転送される。また、時区間T3において、クロックCLKFの電圧レベルがLになる期間、電界効果トランジスタMp1はオンとされる。従って、電界効果トランジスタMP2がオフの間、入力ノードから昇圧ノードNet1に電流が流れ、昇圧キャパシタC1が充電される。また、時区間T3では電界効果トランジスタMa4もオンであり、電界効果トランジスタMp2のゲートの電圧は昇圧ノードNet2の電圧と等電圧となる。故に、電界効果トランジスタMp2は完全にオフ状態とされ、昇圧キャパシタC2に蓄えられた電荷が入力ノードINのほうへ逆潮することが防止される。
【００４４】
時区間T4では、電界効果トランジスタMa1, Ma4がオン、電界効果トランジスタMp1, Mp2, Mp3, Mp4, Ma2, Ma3がオフとなる。時区間T2では、クロックCLKDはLなので、電界効果トランジスタMa1,Ma4はオンとされる。そして、昇圧ノードNet2と電界効果トランジスタのゲートには、同じ電圧Vinが加わる。従って、次の時区間T1において、クロックCLKEの電圧レベルがLとなったときに、電界効果トランジスタMp2を完全にターンオンさせることができる。
【００４５】
このように、交差連結接続された電界効果トランジスタMa1, Ma2と駆動キャパシタCa1, Ca2から構成されるレベルシフタを備え、このレベルシフタにより駆動ノードdr1, dr2に出力される電圧により電界効果トランジスタMp3，Mp4が駆動される。従って、時区間T2において、電界効果トランジスタMp1を完全なオン状態とすることができ、また、時区間T4において、電界効果トランジスタMp2を完全なオン状態とすることができる。故に、回路の寄生容量などに関係なく正確にチャージポンプを機能させることができる。
【００４６】
また、各時区間において、各電界効果トランジスタのゲート-ソース電圧、ゲート-ドレイン電圧、及びドレイン−ソース電圧の最大値は、クロックの振幅電圧を越えることはなく、各電界効果トランジスタに高電圧過大ストレスが加わることが防止される。
【００４７】
さらに、各電界効果トランジスタのバックゲートは、その電界効果トランジスタのチャネルの一端と同電位とされるため、ゲート-バックゲート電圧、バックゲート-ドレイン電圧、及びバックゲート−ソース電圧もクロックの振幅電圧を越えることはない、従って、昇圧による電界効果トランジスタのボディー効果の影響も低減できる。
【００４８】
また、本発明に係るチャージポンプ回路の第２の構成は、複数の前記単位段昇圧回路がカスケード状に接続されていることを特徴とする。
【発明の効果】
【００４９】
以上のように、本発明によれば、昇圧による電荷転送トランジスタのボディー効果の影響を低減し、各電荷転送トランジスタに高電圧過大ストレスが加わることなく、且つ各電荷転送トランジスタのターンオン及びターンオンを完全に行うことが補償されたチャージポンプ回路を提供することができる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００５１】
図１は、本発明の実施例１に係るチャージポンプ回路１の全体構成を表す図である。チャージポンプ回路１は、入力ノードINに入力される電源電圧Vddを昇圧して出力ノードOUTに出力する昇圧回路２と、昇圧回路２において使用されるクロックを生成するクロック生成期３とを備えている。出力ノードOUTとグランドとの間には、出力キャパシタCout出力負荷抵抗Routが並列に接続されている。
【００５２】
図２は、図１のチャージポンプ回路１の昇圧回路２の構成を表す図である。
チャージポンプ回路１は、入力ノードINから出力ノードOUTにかけて、４つの単位段昇圧回路４がカスケード状に接続されている。各昇圧回路２は、１軸対称な回路構成を有している。
【００５３】
図３は、図２の各単位段昇圧回路４の構成を表す図である。この単位段昇圧回路４は、ｐチャネル型の電界効果トランジスタからなる４つの電荷転送トランジスタMp1,Mp2,Mp3,Mp4、ｐチャネル型の電界効果トランジスタからなる４つの駆動トランジスタMa1,Ma2,Ma3,Ma4、２つの昇圧キャパシタC1,C2、及び２つの駆動キャパシタCa1,Ca2,Cd1,Cd2から構成されている。この単位段昇圧回路４は１軸対称であり、電荷転送トランジスタMp1とMp2、電荷転送トランジスタMp3とMp4、駆動トランジスタMa1とMa2、駆動トランジスタMa3とMa4、昇圧キャパシタC1とC2、駆動キャパシタCa1とCa2、駆動キャパシタCd1とCd2はそれぞれ同一サイズである。また、電荷転送トランジスタMp1,Mp2,Mp3,Mp4及び駆動トランジスタMa1,Ma2,Ma3,Ma4をすべてｐチャネル型としたのは、基板効果を回避するためである。
【００５４】
単位段昇圧回路４は、入力ノードInに入力される入力電圧Vinを、出力電圧Vout＝Vin+Vddまで昇圧し、出力ノードOutへ出力する回路である。ここで、Vddは電源電圧である。
【００５５】
この単位段昇圧回路４は、電荷転送トランジスタMp1,Mp2,Mp3,Mp4及び昇圧キャパシタC1,C2により構成される電荷転送回路と、駆動トランジスタMa1,Ma2,Ma3,Ma4及び駆動キャパシタCa1,Ca2,Cd1,Cd2で構成される駆動回路との２つの部分回路により構成される。
【００５６】
電荷転送回路は入力ノードInから電荷を汲み上げて出力ノードOutへ転送する回路である。電荷転送回路において、電荷転送トランジスタMp1,Mp3は、入力ノードInと出力ノードOutとの間に、チャネルが直列となるように接続されている。また、電荷転送トランジスタMp2,Mp4は、入力ノードInと出力ノードOutとの間に、チャネルが直列となるように接続されている。電荷転送トランジスタMp1のチャネルと電荷転送トランジスタMp3のチャネルを接続するノードを昇圧ノードNet1、電荷転送トランジスタMp2のチャネルと電荷転送トランジスタMp4のチャネルを接続するノードを昇圧ノードNet2とする。電荷転送トランジスタMp1, Mp2のバックゲートは、それぞれ昇圧ノードNet1, Net2に接続され、電荷転送トランジスタMp3, Mp4のバックゲートは、出力ノードOutに接続されている。また、電荷転送トランジスタMp3, Mp4のゲートは、それぞれ昇圧ノードNet2, Net1に接続されている。また、昇圧キャパシタC1,C2の一方の端子は、それぞれ昇圧ノードNet1,Net2に接続されており、他方の端子には、それぞれ昇圧クロックCLKA,CLKBが入力される。昇圧クロックCLKA,CLKBは、それぞれ、接地電位０と電源電位Vddとの間で変化するクロックである（図８参照）。
【００５７】
一方、駆動回路は、電荷転送回路の駆動トランジスタMa1,Ma2が完全にターンオン／ターンオフするよう駆動するとともに、昇圧ノードNet1,Net2の電荷が前段の単位段昇圧回路４へ逆潮するのを防止するための回路である。
【００５８】
駆動回路は、図４に示したような、交差連結接続された駆動トランジスタMa1,Ma2と駆動キャパシタCa1,Ca2とから成るレベルシフタを備えている。駆動トランジスタMa1のチャネルは入力ノードInと駆動ノードdr1との間に接続され、ゲートは駆動ノードdr2に、バックゲートは入力ノードInに接続されている。また、駆動トランジスタMa2のチャネルは入力ノードInと駆動ノードdr2との間に接続され、ゲートは駆動ノードdr1に、バックゲートは入力ノードInに接続されている。駆動キャパシタCa1,Ca2は、それぞれ、一方の端子が駆動ノードdr1, dr2に接続され、他方の端子には駆動クロックCLKC,CLKDが入力される。
【００５９】
ここで駆動クロックCLKC,CLKDは、図８に示すように、互いに逆位相のクロックである。駆動クロックCLKCのレベルは、通常は電源電圧Vddとされ、昇圧クロックCLKAがVddから０に立ち下がり昇圧クロックCLKBが０からVddに立ち上がる不感時間帯にのみ０となる。また、駆動クロックCLKDのレベルは、通常は電源電圧Vddとされ、昇圧クロックCLKBがVddから０に立ち下がり昇圧クロックCLKAが０からVddに立ち上がる不感時間帯にのみ０となる。
【００６０】
一方、駆動トランジスタMa3,Ma4は、そのチャネルがそれぞれ電荷転送トランジスタMp1のゲートと昇圧ノードNet1との間、電荷転送トランジスタMp2のゲートと昇圧ノードNet2との間に接続され、そのゲートがそれぞれ駆動ノードdr1, dr2に、そのバックゲートがそれぞれ昇圧ノードNet1,Net2に接続されている。また、駆動キャパシタCd1,Cd2は、それぞれ、一端が電荷転送トランジスタMp1,Mp2のゲートに接続され、他端に駆動クロックCLKE,CLKFが入力される。
【００６１】
ここで、駆動クロックCLKEは、昇圧クロックCLKBと同相である。駆動クロックCLKEのレベルは、接地電圧０と電源電圧Vddとの間で変化し、図８に示すように、駆動クロックCLKCのパルス発生前に０からVddに立ち上がり、駆動クロックCLKDのパルス発生後にVddから０に立ち下がる。
【００６２】
駆動クロックCLKFは、昇圧クロックCLKAと同相である。駆動クロックCLKFのレベルは、接地電圧０と電源電圧Vddとの間で変化し、図８に示すように、駆動クロックCLKCのパルス発生後にVddから０に立ち下がり、駆動クロックCLKDのパルス発生前に０からVddに立ち上がる。
【００６３】
図５は、図１のクロック生成器３の構成を表すブロック図である。
クロック生成器３は、リング発信器１０、無重畳クロック生成器（non-overlapping clock generator）１１、不感時間生成器（dead time generator）１２、及び論理回路１３により構成されている。
【００６４】
リング発信器１０は、一定周期の参照クロックFoscを生成する。無重畳クロック生成器１１は、参照クロックFoscに基づいて無重畳信号Q1,Q2を生成する。無重畳クロック生成器１１は、例えば図６（ａ）に示したような回路で構成することができる。図６（ｂ）は、無重畳クロック生成器１１により生成される無重畳信号Q1,Q2を表す。不感時間生成器１２は、無重畳信号Q1,Q2に基づき、図８に示したような昇圧クロックCLKA,CLKB及び駆動クロックCLKE,CLKFを生成する回路である（例えば、Z.M. Ren, "DC-DC power supply research and analysis," Master Thesis, University of Electronic Science and Technology of China, Apr. 2005. を参照）。論理回路１３は、昇圧クロックCLKA,CLKB及び参照クロックFoscに基づいて、図８に示したような駆動クロックCLKC,CLKDを生成する回路である。論理回路１３は、いくつかの論理ゲートを用いれば簡単に構成することができる。
【００６５】
以上のように構成された本実施例に係るチャージポンプ回路１について、以下その動作を説明する。
【００６６】
〔１〕レベルシフタ
まず、図４のレベルシフタの動作について説明する。図７は、レベルシフタの各信号の電圧波形を示す図である。図４のレベルシフタにおいて、駆動キャパシタCa1,Ca2の一端は、逆位相の２つの駆動クロックCLKC，CLKDが入力され、この駆動クロックCLKC，CLKDにより回路が駆動される。また、出力は駆動ノードdr1,dr2からドライブされる。入力電圧はVin，駆動クロックCLKC，CLKDの振幅はVddである。
【００６７】
駆動クロックCLKCがVdd，駆動クロックCLKDが０のとき、駆動ノードdr1の電圧はVinに昇圧され、駆動ノードdr2の電圧はVin-Vddとなる。このとき、駆動トランジスタMa1はオン、駆動トランジスタMa2はオフとなる。従って、この相の間は駆動キャパシタCa1が充電される。
【００６８】
一方、駆動クロックCLKCが０，駆動クロックCLKDがVddのとき、駆動ノードdr2の電圧はVinに昇圧され、駆動ノードdr1の電圧はVin-Vddとなる。このとき、駆動トランジスタMa1はオフ、駆動トランジスタMa2はオンとなる。従って、この相の間は駆動キャパシタCa2が充電される。
【００６９】
また、駆動クロックCLKC, CLKDがともにVddの場合、駆動トランジスタMa1, Ma2は共にオフとなり、駆動ノードdr1,dr2の電圧はVinとなる。
【００７０】
図７に示したように、駆動ノードdr1,dr2の電圧はVinとVin-Vddの間で変化する。また、レベルシフタを構成する駆動トランジスタMa1, Ma2のゲート-ソース電圧、ゲート-ドレイン電圧、及びドレイン−ソース電圧の最大値はVddである。従って、これらのトランジスタに対して過大な電圧ストレスが加わることはない。
【００７１】
〔２〕単位段昇圧回路
次に、単位段昇圧回路４の全体の動作について説明する。この単位段昇圧回路４を駆動する昇圧クロックCLKA,CLKB及び駆動クロックCLKC,CLKD,CLKE,CLKFは、前述のクロック生成器３により、単一の参照クロックFoscを用いて生成され、そのタイミング波形は図８に示した通りである。図８に示したとおり、各クロックは０とVddとの間で変化する。また、昇圧クロックCLKA,CLKBは、プリセット不感時間（preset dead time）のある重なりのない信号である。また、駆動クロックCLKE,CLKFも逆相である。駆動クロックCLKC,CLKDは、昇圧クロックCLKA,CLKBの不感時間の期間だけ、そのレベルをVddから０に変える信号である。
【００７２】
図３の単位段昇圧回路４の動作は、４つの時区間に分割することができる。各軸間をT1,T2,T3,T4とする。単位段昇圧回路４の各クロック信号の状態と各時区間での各電荷転送トランジスタMp1,Mp2,Mp3,Mp4及び駆動トランジスタMa1,Ma2,Ma3,Ma4の状態を（表１）に示す。（表１）によれば、各トランジスタのゲート-ソース電圧、ゲート-ドレイン電圧、及びドレイン−ソース電圧の最大値はVddである。従って、すべてのトランジスタにおいて、過大な電圧ストレスが加わることが回避されている。また、時区間T1,T3と時区間T2,T4は互いに反対である。従って、ここでは代表として時区間T1,T2についてのみ説明する。
【００７３】
【表１】
2008253031.tif 000008
【００７４】
（１）時区間T1
時区間T1では、（表１）に示したとおり、電荷転送トランジスタMp3のソース-ゲート電圧はVddである。従って、電荷転送トランジスタMp3は完全にターンオンされ、電荷転送トランジスタMp4がオフの間、昇圧キャパシタC1に蓄えられた電荷は出力ノードOUT（次段の単位段昇圧回路４）に転送される。時区間T1において、駆動クロックCLKEの電圧レベルが０になる期間、電荷転送トランジスタMp2はターンオンされる。従って、前段の単位段昇圧回路４（又は電源）に蓄えられた電荷は、電荷転送トランジスタMP1がオフの間、昇圧キャパシタC2に充電される。また、この時区間では駆動トランジスタMa3もオンであり、駆動ノードdr3の電圧は昇圧ノードNet1の電圧と等電圧となる。故に、電荷転送トランジスタMp1は完全にオフ状態とされ、昇圧キャパシタC1に蓄えられた電荷が入力ノードINのほうへ逆潮することが防止される。
【００７５】
尚、時区間T3では、逆に電荷転送トランジスタMp2,Mp3がターンオンされる。
【００７６】
（２）時区間T2
時区間T2では、駆動クロックCLKCは０である。従って、駆動トランジスタMa2,Ma3はターンオンされる。そして、昇圧ノードNet1と駆動ノードdr3には、同じ電圧Vinが加わる。従って、次の時区間T3において、駆動クロックCLKFの電圧レベルが０となったときに、電荷転送トランジスタMp1を完全にターンオンさせることができる。
【００７７】
尚、時区間T4では、逆に駆動トランジスタMa1，Ma4がターンオンされる。
【００７８】
以上のように、本実施例の単位段昇圧回路４では、時区間T2（時区間T4）において駆動トランジスタMa3（駆動トランジスタMa4）を完全なオン状態とするためのレベルシフタを備えたことにより、時区間T3（時区間T1）において電荷転送トランジスタMp1（電荷転送トランジスタMp2）を完全なオン状態とすることができる。従って、回路の寄生容量などに関係なく、正確にチャージポンプを機能させることができる。
【００７９】
〔３〕チャージポンプ回路
チャージポンプ回路１は、図２に示したように、４段の単位段昇圧回路４をカスケード接続して構成される。チャージポンプ回路１は１軸対称な回路構造を呈しており、中心軸を境に２つの電荷転送ブランチ（Charge transfer branch）A,Bに分けることができる。これら２つのブランチのクロック信号は密接に関連している。更に、ブランチA,Bのクロック信号は逆位相である。従って、ブランチAとブランチBとは、交互に出力電圧を高圧まで昇圧させることができる。
【００８０】
図２のチャージポンプ回路１は、単位段昇圧回路４の段数を変えることができ、一般にN段（N≧１）に構成することができる。この場合、N段のチャージポンプ回路１の出力電圧は、次式で与えられる。
【００８１】
【数６】
2008253031.tif 000009
ここで、Cは昇圧キャパシタの静電容量、Csは寄生容量である。また、γは次式で表される。
【００８２】
【数７】
2008253031.tif 000010
【００８３】
〔３〕実装回路とシミュレーション結果
図２のチャージポンプ回路１の動作について確認するため、これを標準０．３５μｍ CMOS N-wellプロセスにより設計・製作した。動作周波数は１０MHｚとした。各昇圧キャパシタは１０ｐFとした。
【００８４】
異なる出力電流の条件において、チャージポンプ回路１の出力電圧をシミュレーションにより計算した。理想的な場合（寄生容量がない場合）の計算結果を図９に示す。図９において、電源電圧Vddは3.3Vとした。
【００８５】
図９より、出力負荷がなければ、出力電圧Voutは15.7Vとなる。チャージポンプ回路１における各トランジスタは、完全にターンオン又はターンオフされるため、電力効率は95％に達した。また、本実施例のチャージポンプ回路１には２つの電荷転送ブランチA,Bがあるため、負荷電流の増加に対する出力電圧の低下は、ブランチが１つのDicksonチャージポンプ回路１００（図１３参照）に比べるとより小さくなる。
【００８６】
図１０に、寄生容量がある場合の、負荷電流の変化に対するチャージポンプ回路１の出力電圧の変化を示す。計算においては、γ＝０．９とした。この場合、出力負荷がなければ出力電圧は14.4Vである。また、電力効率は88％であった。
【００８７】
図１１に、本実施例のチャージポンプ回路１とDicksonチャージポンプ回路１００の負荷電流と出力電圧の関係を示す。ここでは、Vdd=1.65Vとした。図１１は、寄生容量を含まない理想的な場合である。両者の回路を公平に比較するため、Dicksonチャージポンプ回路１００における昇圧キャパシタ１０３と電荷転送トランジスタ１０２のサイズは、本実施例のチャージポンプ回路１の昇圧キャパシタC1,C2、電荷転送トランジスタMp1,Mp2のサイズよりも２倍大きく設計した。
【００８８】
図１１に示すように、各負荷電流に対しする出力電圧は、本実施例のチャージポンプ回路１のほうがDicksonチャージポンプ回路１００よりも遙かに大きい。特に、本実施例のチャージポンプ回路１は、負荷電流が１５０μＡより高い高出力電流負荷に対しても、依然として良好な昇圧性能を有していることが分かる。
【００８９】
図１２に、異なる電源電圧Ｖｄｄに対するチャージポンプ回路１の出力電圧の計算結果を示す。すべての計算は、寄生容量のない理想的な場合で行った。図１２に示したように、各Ｖｄｄで、電圧昇圧効率は95％程度の高い水準に達することがわかる。
【００９０】
〔４〕Ｄｉｃｋｓｏｎチャージポンプとの比較
最後に、本実施例のチャージポンプ回路１とDicksonチャージポンプ回路１００との比較を（表２）に示した。（表２）によると、チャージポンプ回路１の最大のＶｄｄは、Dicksonチャージポンプ回路の2倍である。また、寄生容量のない理想的な場合における、無負荷の場合の昇圧効率は、Dicksonチャージポンプ回路が５５％であるのに対し、本実施例のチャージポンプ回路は９６％である。また、負荷５０μＡの場合では、Dicksonチャージポンプ回路が２４．６％であるのに対し、本実施例のチャージポンプ回路は８０．６％である。
【００９１】
この計算結果からも分かるように、本実施例のチャージポンプ回路１は、電荷転送トランジスタMp1,Mp2を完全にオン又はオフすることができるため、非常に高い昇圧効率を有する。また、チャージポンプ回路１は、２つの電荷転送ブランチA,Bを有する２ブランチ・アーキテクチャを採用するため、同じ負荷が追加されたときの出力電圧の低下は小さい。
【００９２】
【表２】
2008253031.tif 000011
【図面の簡単な説明】
【００９３】
【図１】本発明の実施例１に係るチャージポンプ回路の全体構成を表す図である。
【図２】図１のチャージポンプ回路１の昇圧回路２の構成を表す図である。
【図３】図２の各単位段昇圧回路４の構成を表す図である。
【図４】レベルシフタの構成を表す図である。
【図５】図１のクロック生成器３の構成を表すブロック図である。
【図６】無重畳クロック生成器１１を表す図である。
【図７】レベルシフタの各信号の電圧波形を示す図である。
【図８】各昇圧クロックCLKA,CLKB及び駆動クロックCLKC,CLKD,CLKE,CLKFのタイミングを示すタイムチャートである。
【図９】理想的な場合におけるチャージポンプ回路１の各出力負荷に対する出力電圧の変化をシミュレーションにより計算した結果である（Vdd=3.3V）。
【図１０】γ＝０．９におけるチャージポンプ回路１の各出力負荷に対する出力電圧の変化をシミュレーションにより計算した結果である（Vdd=3.3V）。
【図１１】理想的な場合における、異なる負荷に対するチャージポンプ回路１及びDicksonチャージポンプ回路の出力電圧の計算結果である（Vdd=1.65V）。
【図１２】異なるVddに対するチャージポンプ回路１の出力電圧の計算結果である。
【図１３】Dicksonチャージポンプ回路である。
【図１４】特許文献１及び非特許文献５に記載のチャージポンプ回路の単位段回路１１０を表す図である。
【図１５】図１４の単位段回路１１０をカスケード接続して構成されたチャージポンプ回路である。
【図１６】各クロックの波形と、単位段回路１１０内の各ノードnetaux1, netpump1, netaux2, netpump2の２周期分の波形を表す図である。
【符号の説明】
【００９４】
１  チャージポンプ回路
２  昇圧回路
３  クロック生成器
４  単位段昇圧回路
１０  リング発信器
１１  無重畳クロック生成器
１２  不感時間生成器
１３  論理回路
Mp1,Mp2,Mp3,Mp4  電荷転送トランジスタ
Ma1,Ma2,Ma3,Ma4  駆動トランジスタ
C1,C2  昇圧キャパシタ
Ca1,Ca2,Cd1,Cd2  駆動キャパシタ
Net1,Net2  昇圧ノード
dr1,dr2,dr3,dr4  駆動ノード
CLKA,CLKB  昇圧クロック
CLKC,CLKD,CLKE,CLKF  駆動クロック
Fosc  参照クロック
Q1,Q2  無重畳信号
１００  Dicksonチャージポンプ回路
１０１  単位構成回路
１０２  電荷転送トランジスタ
１０３  昇圧キャパシタ
１０４  出力キャパシタ
１１０  単位段回路
【図１】
2008253031.tif 000012
【図２】
2008253031.tif 000013
【図３】
2008253031.tif 000014
【図４】
2008253031.tif 000015
【図５】
2008253031.tif 000016
【図６】
2008253031.tif 000017
【図７】
2008253031.tif 000018
【図８】
2008253031.tif 000019
【図９】
2008253031.tif 000020
【図１０】
2008253031.tif 000021
【図１１】
2008253031.tif 000022
【図１２】
2008253031.tif 000023
【図１３】
2008253031.tif 000024
【図１４】
2008253031.tif 000025
【図１５】
2008253031.tif 000026
【図１６】
2008253031.tif 000027