(57)【要約】      （修正有）【課題】スピントランスファ書き込みを用い、高集積化に適した磁気記憶素子及び磁気記憶装置を提供する。【解決手段】磁気記憶素子は、磁化方向が固定された第１固着層ＦＰ１、第２固着層ＦＰ２と、磁化方向が可変の第１記憶層ＦＦ１、第２記憶層ＦＦ２と、非磁性体からなる第１中間層Ｓ１、第２中間層Ｓ２、第３中間層Ｓ３と、一対の電極とを備え、第１記憶層ＦＦ１の磁化方向は、電流が第１の極性で第１閾値を超えると第１の方向となり、電流が第２の極性で第２閾値を超えると第１の方向とは反対の第２の方向となり、第２記憶層ＦＦ２の磁化方向は、電流が第１の極性で第１閾値よりも絶対値が小さい第３閾値を超えると第３の方向となり、電流が第２の極性で第２閾値よりも絶対値が小さい第４閾値を超えると第４の方向となり、電流に対する第２中間層Ｓ２の電気抵抗は、第１中間層Ｓ１の電気抵抗よりも第３中間層Ｓ３の電気抵抗よりも高い。【選択図】図１
2008198900.tif 000002
【特許請求の範囲】
【請求項１】
強磁性体を含み、磁化方向が固定された第１固着層と、
強磁性体を含み、磁化方向が固定された第２固着層と、
前記第１固着層と前記第２固着層との間に設けられ、強磁性体を含み磁化方向が可変の第１記憶層と、
前記第１記憶層と前記第２固着層との間に設けられ、強磁性体を含み磁化方向が可変の第２記憶層と、
前記第１固着層と前記第１記憶層との間に設けられ、非磁性体からなる第１中間層と、
前記第１記憶層と前記第２記憶層との間に設けられ、非磁性体からなる第２中間層と、
前記第２記憶層と前記第２固着層との間に設けられ、非磁性体からなる第３中間層と、
前記第１固着層と前記第２固着層との間に電流を通電するために電気的に接続された一対の電極と、
を備え、
前記第１記憶層の磁化方向は、前記電流が第１の極性において第１閾値を超えると第１の方向となり、前記電流が第２の極性において第２閾値を超えると前記第１の方向とは反対の第２の方向となり、
前記第２記憶層の磁化方向は、前記電流が前記第１の極性において前記第１閾値よりも絶対値が小さい第３閾値を超えると第３の方向となり、前記電流が前記第２の極性において前記第２閾値よりも絶対値が小さい第４閾値を超えると第４の方向となり、
前記電流に対する前記第２中間層の電気抵抗は、前記第１中間層の電気抵抗よりも前記第３中間層の電気抵抗よりも高いことを特徴とする磁気記憶素子。
【請求項２】
強磁性体を含み、磁化方向が固定された第１固着層と、
強磁性体を含み磁化方向が可変の第２記憶層と、
前記第１固着層と前記第２記憶層との間に設けられ、強磁性体を含み磁化方向が可変の第１記憶層と、
前記第１固着層と前記第１記憶層との間に設けられ、非磁性体からなる第１中間層と、
前記第１記憶層と前記第２記憶層との間に設けられ、非磁性体からなる第２中間層と、
前記第１固着層と前記第２記憶層との間に電流を通電するために電気的に接続された一対の電極と、
前記第２記憶層に磁界を印加する磁界印加部と、
を備え、
前記第１記憶層の磁化方向は、前記電流が第１の極性において第１閾値を超えると第１の方向となり、前記電流が第２の極性において第２閾値を超えると前記第１の方向とは反対の第２の方向となり、
第２記憶層の磁化方向は、前記磁界印加部により印加される磁界に応じて、前記第１記憶層の前記磁化方向を変化させることなく第３の方向及び第４の方向のいずれかに変化可能とされたことを特徴とする磁気記憶素子。
【請求項３】
強磁性体を含み、磁化方向が固定された第１固着層と、
強磁性体を含み、磁化方向が固定された第２固着層と、
前記第１固着層と前記第２固着層との間に設けられ、強磁性体を含み磁化方向が可変の第１記憶層と、
前記第１記憶層と前記第２固着層との間に設けられ、強磁性体を含み磁化方向が可変の第２記憶層と、
前記第１固着層と前記第１記憶層との間に設けられ、非磁性体からなる第１中間層と、
前記第１記憶層と前記第２記憶層との間に設けられ、非磁性体からなる第２中間層と、
前記第２記憶層と前記第２固着層との間に設けられ、非磁性体からなる第３中間層と、
前記第１固着層と前記第２固着層との間に電流を通電するために電気的に接続された一対の電極と、
前記第２記憶層に磁界を印加する磁界印加部と、
を備え、
前記第１記憶層の磁化方向は、前記電流が第１の極性において第１閾値を超えると第１の方向となり、前記電流が第２の極性において第２閾値を超えると前記第１の方向とは反対の第２の方向となり、
第２記憶層の磁化方向は、前記電流と前記磁界印加部により印加される磁界とに応じて、第３の方向及び第４の方向のいずれかとなることを特徴とする磁気記憶素子。
【請求項４】
前記第１固着層の前記磁化方向と、前記第１の方向と、前記第２の方向と、前記第３の方向と、前記第４の方向と、は互いに平行または反平行であり、
前記第１固着層の前記磁化方向と、前記第２固着層の前記磁化方向と、は垂直であり、
前記磁界印加部から前記第２記憶層に印加される前記磁界の方向は、前記第３の方向及び前記第４の方向に対して垂直であることを特徴とする請求項３記載の磁気記憶素子。
【請求項５】
前記第２中間層は、絶縁体からなることを特徴とする請求項１〜４のいずれか１つに記載の磁気記憶素子。
【請求項６】
複数のワード線と、
複数のビット線と、
請求項１記載の複数の磁気記憶素子と、
を備え、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層の磁化方向を前記第１の方向と前記第２の方向とのいずれかとすることが可能とされ、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第２記憶層の磁化方向を前記第３の方向と前記第４の方向とのいずれかとすることが可能とされ、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層と第２記憶層との間の磁気抵抗効果が検出可能とされたことを特徴とする磁気記憶装置。
【請求項７】
複数のワード線と、
複数のビット線と、
請求項２〜４のいずれか１つに記載の複数の磁気記憶素子と、
を備え、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層の磁化方向を前記第１の方向と前記第２の方向とのいずれかとすることが可能とされ、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すとともに前記磁界印加部から前記磁界を印加することより、その第２記憶層の磁化方向を前記第３の方向と前記第４の方向とのいずれかとすることが可能とされ、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層と第２記憶層との間の磁気抵抗効果が検出可能とされたことを特徴とする磁気記憶装置。
【請求項８】
複数のワード線と、
複数のビット線と、
請求項１記載の複数の磁気記憶素子と、
を備え、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層の磁化方向を前記第１の方向と前記第２の方向とのいずれかとすることが可能とされ、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第２記憶層の磁化方向を前記第３の方向と前記第４の方向とのいずれかとすることが可能とされ、
前記複数のワード線と前記複数のビット線のいずれかを選択してそれに接続された前記磁気記憶素子の前記一対の電極に電流を流すことにより、それに接続された前記磁気記憶素子の合成抵抗が検出可能とされたことを特徴とする磁気記憶装置。
【請求項９】
複数のワード線と、
複数のビット線と、
請求項２〜４のいずれか１つに記載の複数の磁気記憶素子と、
を備え、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層の磁化方向を前記第１の方向と前記第２の方向とのいずれかとすることが可能とされ、
前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すとともに前記磁界印加部から前記磁界を印加することより、その第２記憶層の磁化方向を前記第３の方向と前記第４の方向とのいずれかとすることが可能とされ、
前記複数のワード線と前記複数のビット線のいずれかを選択してそれに接続された前記磁気記憶素子の前記一対の電極に電流を流すことにより、それに接続された前記磁気記憶素子の合成抵抗が検出可能とされたことを特徴とする磁気記憶装置。
【請求項１０】
前記合成抵抗は、並列抵抗であることを特徴とする請求項８または９に記載の磁気記憶装置。
【請求項１１】
前記磁界印加部は、前記複数の磁気記憶素子のいずれか２つ以上に対して前記磁界を印加可能とされたことを特徴とする請求項７または９に記載の磁気記憶装置。
【請求項１２】
前記一対の電極に前記電流を流しつつ、前記第２記憶層の磁化方向を前記第３の方向と前記第４の方向とのいずれかとするとともに、前記第１記憶層と第２記憶層との間の磁気抵抗効果を検出することを特徴とする請求項６〜１１のいずれか１つに記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶素子及び磁気記憶装置に関し、特に磁気抵抗効果を利用した磁気記憶素子及びこの磁気記憶素子を備えた磁気記憶装置に関する。
【背景技術】
【０００２】
近年、広範囲かつ高度に情報化された社会を支え、また、牽引していく存在として、様々な要求を満たす情報処理デバイスが求められている。特に、強磁性体の磁気モーメントを用いた記憶装置として、ハードディスクドライブや磁気ランダムアクセスメモリ（ＭＲＡＭ）がある。このような、電子のスピン自由度を利用するスピンエレクトロニクスデバイスの特徴として、セルの微細化による高集積化に適していること、高速動作が可能なこと、不揮発性を持つことなどが挙げられ、記憶装置やそれ以外の用途において、今後ますます利用が拡大すると考えられる。
【０００３】
スピンエレクトロニクスデバイスにおける、微小な磁性体の磁化方向を制御する方法として、電流を介したスピントランスファ現象を用いる方法がある。「スピントランスファ」とは、伝導電子のスピンから磁性体の局在磁気モーメントへの角運動量の伝達を意味する。スピントランスファ方式は、磁界作用方式に比べて、セルのサイズが小さくなればなるほど、書き込み電流を低減化できるという特徴を有する。
【０００４】
スピントランスファ書き込みの磁気記憶素子は、例えば柱状の形状を有する。すなわち、磁化固着磁性層（以下、「固着層」とも呼ぶ）、中間層、磁化自由磁性層（以下、「記憶層」とも呼ぶ）からなる積層膜が、数十から数百ナノメートル四方のドット形状にパターニングされ、固着層と記憶層の磁化はいずれも、膜面内の方向を向いている。この積層膜に、膜面に垂直な方向に電流を流すことにより、磁化方向の制御（書き込み）および検出（読み出し）が行われ、記憶素子として利用することができる。
【０００５】
ここで、１つの記憶素子あたり複数の記憶層を備え、それぞれの記憶層に独立にデータを記録・保存・読み出しすることもできる。
【０００６】
このような記憶素子を回路に組み込み、ＣＡＭ（content addressable memory) を構成する方法が開示されている（特許文献１〜３）。ＣＡＭは「連想メモリ」とも呼ばれ、第１のデータ（ビット列）と第２のデータ（ビット列）を比較して一致するかどうかを高速に出力することを可能にする機能性メモリである。ＣＡＭは、ルータやキャッシュなどにおいて需要が大きい。また、ＣＡＭとは異なるが、多値化が可能な磁気メモリが開示されている（特許文献４）。
【特許文献１】米国特許第６３０４４７７号明細書
【特許文献２】特開２００２−３３４５８５号公報
【特許文献３】特開２００５−２５９１０６号公報
【特許文献４】特開２００６−２０３０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体メモリをベースとするＣＡＭは、１ビット当たり必要とされるトランジスタの数が大きく、高集積化には適していない。本発明は、電流磁界書き込みに比べて、セルサイズ縮小化に有効なスピントランスファ書き込みを用い、従来の磁気抵抗効果素子を用いた磁気記憶素子よりもさらに高集積化に適した磁気記憶素子及び磁気記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、強磁性体を含み、磁化方向が固定された第１固着層と、強磁性体を含み、磁化方向が固定された第２固着層と、前記第１固着層と前記第２固着層との間に設けられ、強磁性体を含み磁化方向が可変の第１記憶層と、前記第１記憶層と前記第２固着層との間に設けられ、強磁性体を含み磁化方向が可変の第２記憶層と、前記第１固着層と前記第１記憶層との間に設けられ、非磁性体からなる第１中間層と、前記第１記憶層と前記第２記憶層との間に設けられ、非磁性体からなる第２中間層と、前記第２記憶層と前記第２固着層との間に設けられ、非磁性体からなる第３中間層と、前記第１固着層と前記第２固着層との間に電流を通電するために電気的に接続された一対の電極と、を備え、前記第１記憶層の磁化方向は、前記電流が第１の極性において第１閾値を超えると第１の方向となり、前記電流が第２の極性において第２閾値を超えると前記第１の方向とは反対の第２の方向となり、前記第２記憶層の磁化方向は、前記電流が前記第１の極性において前記第１閾値よりも絶対値が小さい第３閾値を超えると第３の方向となり、前記電流が前記第２の極性において前記第２閾値よりも絶対値が小さい第４閾値を超えると第４の方向となり、前記電流に対する前記第２中間層の電気抵抗は、前記第１中間層の電気抵抗よりも前記第３中間層の電気抵抗よりも高いことを特徴とする磁気記憶素子が提供される。
【０００９】
また、本発明の他の一態様によれば、強磁性体を含み、磁化方向が固定された第１固着層と、強磁性体を含み磁化方向が可変の第２記憶層と、前記第１固着層と前記第２記憶層との間に設けられ、強磁性体を含み磁化方向が可変の第１記憶層と、前記第１固着層と前記第１記憶層との間に設けられ、非磁性体からなる第１中間層と、前記第１記憶層と前記第２記憶層との間に設けられ、非磁性体からなる第２中間層と、前記第１固着層と前記第２記憶層との間に電流を通電するために電気的に接続された一対の電極と、前記第２記憶層に磁界を印加する磁界印加部と、を備え、前記第１記憶層の磁化方向は、前記電流が第１の極性において第１閾値を超えると第１の方向となり、前記電流が第２の極性において第２閾値を超えると前記第１の方向とは反対の第２の方向となり、第２記憶層の磁化方向は、前記磁界印加部により印加される磁界に応じて、前記第１記憶層の前記磁化方向を変化させることなく第３の方向及び第４の方向のいずれかに変化可能とされたことを特徴とする磁気記憶素子が提供される。
【００１０】
また、本発明の他の一態様によれば、強磁性体を含み、磁化方向が固定された第１固着層と、強磁性体を含み、磁化方向が固定された第２固着層と、前記第１固着層と前記第２固着層との間に設けられ、強磁性体を含み磁化方向が可変の第１記憶層と、前記第１記憶層と前記第２固着層との間に設けられ、強磁性体を含み磁化方向が可変の第２記憶層と、前記第１固着層と前記第１記憶層との間に設けられ、非磁性体からなる第１中間層と、前記第１記憶層と前記第２記憶層との間に設けられ、非磁性体からなる第２中間層と、前記第２記憶層と前記第２固着層との間に設けられ、非磁性体からなる第３中間層と、前記第１固着層と前記第２固着層との間に電流を通電するために電気的に接続された一対の電極と、前記第２記憶層に磁界を印加する磁界印加部と、を備え、前記第１記憶層の磁化方向は、前記電流が第１の極性において第１閾値を超えると第１の方向となり、前記電流が第２の極性において第２閾値を超えると前記第１の方向とは反対の第２の方向となり、第２記憶層の磁化方向は、前記電流と前記磁界印加部により印加される磁界とに応じて、第３の方向及び第４の方向のいずれかとなることを特徴とする磁気記憶素子が提供される。
【００１１】
また、本発明の他の一態様によれば、複数のワード線と、複数のビット線と、上記の複数の磁気記憶素子と、を備え、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層の磁化方向を前記第１の方向と前記第２の方向とのいずれかとすることが可能とされ、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第２記憶層の磁化方向を前記第３の方向と前記第４の方向とのいずれかとすることが可能とされ、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層と第２記憶層との間の磁気抵抗効果が検出可能とされたことを特徴とする磁気記憶装置が提供される。
【００１２】
また、本発明の他の一態様によれば、複数のワード線と、複数のビット線と、上記の複数の磁気記憶素子と、を備え、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層の磁化方向を前記第１の方向と前記第２の方向とのいずれかとすることが可能とされ、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すとともに前記磁界印加部から前記磁界を印加することより、その第２記憶層の磁化方向を前記第３の方向と前記第４の方向とのいずれかとすることが可能とされ、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層と第２記憶層との間の磁気抵抗効果が検出可能とされたことを特徴とする磁気記憶装置が提供される。
【００１３】
また、本発明の他の一態様によれば、複数のワード線と、複数のビット線と、上記の複数の磁気記憶素子と、を備え、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層の磁化方向を前記第１の方向と前記第２の方向とのいずれかとすることが可能とされ、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第２記憶層の磁化方向を前記第３の方向と前記第４の方向とのいずれかとすることが可能とされ、前記複数のワード線と前記複数のビット線のいずれかを選択してそれに接続された前記磁気記憶素子の前記一対の電極に電流を流すことにより、それに接続された前記磁気記憶素子の合成抵抗が検出可能とされたことを特徴とする磁気記憶装置が提供される。
【００１４】
また、本発明の他の一態様によれば、複数のワード線と、複数のビット線と、上記の複数の磁気記憶素子と、を備え、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すことにより、その第１記憶層の磁化方向を前記第１の方向と前記第２の方向とのいずれかとすることが可能とされ、前記複数のワード線のいずれかと前記複数のビット線のいずれかとを選択して前記複数の磁気記憶素子のいずれかの前記一対の電極に電流を流すとともに前記磁界印加部から前記磁界を印加することより、その第２記憶層の磁化方向を前記第３の方向と前記第４の方向とのいずれかとすることが可能とされ、前記複数のワード線と前記複数のビット線のいずれかを選択してそれに接続された前記磁気記憶素子の前記一対の電極に電流を流すことにより、それに接続された前記磁気記憶素子の合成抵抗が検出可能とされたことを特徴とする磁気記憶装置が提供される。
【発明の効果】
【００１５】
本発明によれば、電流磁界書き込みに比べて、セルサイズ縮小化に有効なスピントランスファ書き込みを用い、従来の磁気抵抗効果素子を用いた磁気記憶素子よりもさらに高集積化に適した磁気記憶素子及び磁気記憶装置を提供される。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。    
（第１の実施の形態）
図１（ａ）及び（ｂ）は、本発明の第１の実施の形態に係る磁気記憶素子の断面構造を表す模式図である。  
この磁気記憶素子Ｒは、強磁性体層ＦＰ１、非磁性体層Ｓ１、強磁性体層ＦＦ１、非磁性体層Ｓ２、強磁性体層ＦＦ２、非磁性体層Ｓ３、強磁性体層ＦＰ２がこの順に積層された構造を有する。なお、強磁性体層ＦＰ１、ＦＰ２、ＦＦ１、ＦＦ２は、後に説明するように複数のサブレイヤーからなる積層構造とすることもできる。しかし、ここではまず、強磁性体層ＦＰ１、ＦＰ２、ＦＦ１、ＦＦ２がそれぞれ単層である場合を例に挙げて説明する。
【００１７】
強磁性体層ＦＰ１の磁化方向は、固着されている。これは、例えば、図１（ｂ）に表したように、強磁性体層ＦＰ１からみて非磁性体層Ｓ１とは反対側に反強磁性体層ＡＦ１を設けることにより実現できる。あるいは、強磁性体層ＦＰ１に、一軸異方性定数Ｋｕが非常に大きい磁性材料を用いることにより実現できる。以下、強磁性体層ＦＰ１を、「第１固着層」とも称する。  
一方、強磁性体層ＦＰ２の磁化方向も固着されている。これも、例えば、図１（ｂ）に表したように、強磁性体層ＦＰ２からみて非磁性体層Ｓ２とは反対側に反強磁性体層ＡＦ２を設けることにより実現できる。あるいは、強磁性体層ＦＰ２に、一軸異方性定数Ｋｕが非常に大きい磁性材料を用いてもよい。以下、強磁性体層ＦＰ２を、「第２固着層」とも称する。
【００１８】
これに対して、強磁性体層ＦＦ１、ＦＦ２については、このような磁化の固着化の機構を設けない。つまり、強磁性体層ＦＦ１、ＦＦ２の磁化方向は可変である。以下、強磁性体層ＦＦ１を「第１記憶層」とも称し、強磁性体層ＦＦ２を「第２記憶層」とも称する。
【００１９】
一方、非磁性体層Ｓ１、Ｓ２、Ｓ３は、非磁性材料からなり、さらにこれら非磁性体層を挟む２つの強磁性体層の間に働く直接的な相互作用が無視できる程度に両層を隔離するだけの膜厚を有する。また、磁気記憶素子Ｒに電流を流した場合に、一方の強磁性体層を透過した伝導電子が他方の強磁性体層に至るまでに電子のスピンの方向が反転しないために、非磁性体層Ｓ１、Ｓ２、Ｓ３の膜厚は、スピン拡散長よりも薄いことが必要である。非磁性体層Ｓ１、Ｓ２、Ｓ３の材料としては、後に詳述するように、非磁性金属、非磁性半導体、絶縁体等を用いることができる。以下、非磁性層Ｓ１、Ｓ２、Ｓ３を「中間層」とも称する。  
固着層ＦＰ１、ＦＰ２には、それぞれ電極ＥＬ１、ＥＬ２が接続されており、ＥＬ１とＥＬ２の間に電流を流すことができる。    
本実施形態の磁気記憶装置は、電極ＥＬ１、ＥＬ２の間に電流を流した時に、非磁性体層Ｓ２を介した磁気抵抗効果が、非磁性体層Ｓ１を介した磁気抵抗効果よりも、非磁性体層Ｓ３を介した磁気抵抗効果よりも大きいものとされている。このために、典型的には、電極ＥＬ１、ＥＬ２の間でみた電気抵抗は、非磁性体層Ｓ１よりも非磁性体層Ｓ３よりも非磁性体層Ｓ２のほうが大きいものとされている。
【００２０】
この磁気記憶素子Ｒは、後に実施例を参照しつつ説明するように、例えば、スパッタリング技術とリソグラフィー技術によって作製される。
【００２１】
次に、磁気記憶素子Ｒの第１記憶層への書き込み動作について説明する。  
図２は、第１記憶層への書き込み動作を表す模式図である。なお、図２以降の各図については、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。  
図２（ａ）に表したように、電極ＥＬ１から電極ＥＬ２に向かって電子が流れる方向に、閾値Ｉc1よりも大きな電流を流すと、スピン偏極電流の作用により、記憶層ＦＦ１の磁化Ｍの方向は、固着層ＦＰ１の磁化Ｍ１と平行な方向を向く。逆に、図２（ｂ）に表したように、電極ＥＬ２から電極ＥＬ１に向かって電子が流れる方向に閾値Ｉc2よりも大きな電流を流すと、スピン偏極電流の作用により、記憶層ＦＦ１の磁化Ｍの方向は、固着層ＦＰ１の磁化Ｍ１と反平行方向を向く。つまり、磁気記憶素子Ｒの第１記憶層ＦＦ１には、極性の異なる電流を導入することで２つの異なる状態を書き込むことが可能である。なお、記憶層ＦＦ１への書き込み時あるいはその後に、記憶層ＦＦ２の磁化Ｍ１がいずれかの方向を向いても構わない。
【００２２】
次に、磁気記憶素子Ｒの第２記憶層への書き込み動作について説明する。  
図３は、第１記憶層への書き込み動作を表す模式図である。  
図３（ａ）に表したように、電極ＥＬ１から電極ＥＬ２に向かって電子が流れる方向に閾値Ｉc3よりも大きくＩc1よりも小さい電流を流すと、スピン偏極電流の作用により、
記憶層ＦＦ２の磁化Ｍの方向は、固着層ＦＰ２の磁化Ｍ２と反平行の方向を向く。逆に、図３（ｂ）に表したように、電極ＥＬ２から電極ＥＬ１に向かって電子が流れる方向に閾値Ｉc4よりも大きくＩc2よりも小さい電流を流すと、記憶層ＦＦ２の磁化Ｍの方向は、固着層ＦＰ２の磁化Ｍ２の方向と平行な方向を向く。つまり、磁気記憶素子Ｒの第２記憶層ＦＦ２にも、極性の異なる電流を導入することで２つの異なる状態を書き込むことが可能である。  
書き込み電流の閾値を上述の如く設定した場合には、第２記憶層ＦＦ２への書き込み動作によって第１記憶層ＦＦ１の磁化方向は変化しない。
【００２３】
次に、磁気記憶素子Ｒの第１記憶層ＦＦ１の磁化方向として格納されたデータビットと第２記憶層ＦＦ２の磁化方向として格納されたデータビットの一致検出動作について説明する。
【００２４】
電極ＥＬ１から電極ＥＬ２に向かって電子が流れる方向にセンス電流を流す、あるいは、電極ＥＬ２から電極ＥＬ１に向かって電子が流れる方向にセンス電流を流すときの電気抵抗は、いわゆる磁気抵抗効果により、記憶層ＦＦ１の磁化Ｍの方向と記憶層ＦＦ２の磁化Ｍの方向の相対角度に依存する。通常、図４（ａ）に表したように、これら磁化Ｍが平行である場合には電気抵抗が低くなり、図４（ｂ）に表したように、これら磁化Ｍが反平行である場合に電気抵抗が高くなる。したがって、電気抵抗を検出することにより、データビットの一致検出動作を行うことができる。
【００２５】
電極ＥＬ１、ＥＬ２の間に電流を流した時に、非磁性体層Ｓ２を介した磁気抵抗効果が、非磁性体層Ｓ１を介した磁気抵抗効果よりも、非磁性体層Ｓ３を介した磁気抵抗効果よりも大きいものとするために、電極ＥＬ１、ＥＬ２の間でみた電気抵抗は、非磁性体層Ｓ１よりも非磁性体層Ｓ３よりも非磁性体層Ｓ２のほうが大きいものとするとよい。このためには、例えば、非磁性体Ｓ２を絶縁体により形成し、非磁性体Ｓ１、Ｓ３は、金属や半導体、あるいは非磁性体Ｓ２よりも導電度の高い絶縁体などにより形成するとよい。
【００２６】
このような一致検出動作は、片方の電流極性にのみ対応させてもよく、両方の電流極性に対応させてもよい。前者の場合、一致検出動作は、第２記憶層ＦＦ２への書き込み動作の後に行う。すなわち、電極ＥＬ１から電極ＥＬ２に向かって電子が流れる方向に閾値Ｉc3より小さい電流を流す、あるいは、電極ＥＬ２から電極ＥＬ１に向かって電子が流れる方向に閾値Ｉc4より小さい電流を流せば、第１記憶層ＦＦ１、第２記憶層ＦＦ２の磁化Ｍの状態を変化させることなく一致検出動作を行うことができる。
【００２７】
一方、両方の電流極性に対応させる場合には、一致検出動作は第２記憶層ＦＦ２への書き込みの後に実行してもよく、書き込みと同時に実行してもよい。書き込みと同時に実行する場合には、電極ＥＬ１から電極ＥＬ２に向かって電子が流れる方向に閾値Ｉc3より大きくＩc1より小さい値の電流を流すか、あるいは、電極ＥＬ２から電極ＥＬ１に向かって電子が流れる方向に閾値Ｉc4より大きくＩc2より小さい値の電流を流せば、第１記憶層ＦＦ１の磁化状態を変化させることなく、第２記憶層ＦＦ２への書き込みと一致検出動作を同時に行うことができる。
【００２８】
記憶層ＦＦ１、ＦＦ２の磁化の安定方向は、互いに平行であるか反平行であるかのいずれかとするとよい。そして、強磁性体層ＦＰ１、ＦＰ２、ＦＦ１、ＦＦ２の磁化の安定方向は、この条件を満たす限り、任意の方向とすることができる。たとえば、これらの強磁性体層の磁化方向が、膜面内の方向であっても膜面に対して垂直な方向であってもよい。また、固着層ＦＰ１とＦＰ２の磁化の方向は互いに平行であっても反平行であってもよい。
【００２９】
一方、強磁性体層ＦＰ１、ＦＰ２、ＦＦ１、ＦＦ２のそれぞれを、強磁体からなる２層以上のサブレイヤーと、非磁体からなるサブレイヤーと、を含む多層構造とすることもできる。すなわち、非磁性体層を介した２つの強磁性体層の間の交換結合は、図５に模式的に示したように、非磁性体層の膜厚に対して正負に振動する。したがって、図５において、正（または負）のピーク位置のいずれかに対応するように、非磁性サブレイヤーの膜厚を設定すれば、その両側に隣接する強磁性サブレイヤーの間の交換結合を、強磁性的（反強磁性的）にそれぞれ設定できる。  
第１固着層ＦＰ１が強磁性サブレイヤーを２層以上含むとき、強磁性サブレイヤーの各々の磁化方向は、第１固着層ＦＰ１が単層の場合と同じ条件を満たし、第１固着層ＦＰ１の磁化方向とは、第１固着層ＦＰ１に含まれる強磁性サブレイヤーのうちで最も中間層Ｓ１に近いものの強磁性サブレイヤーの磁化方向を指すものとする。
【００３０】
これは第２固着層ＦＰ２についても同様であり、第２固着層ＦＰ２が強磁性サブレイヤーを２層以上含むとき、強磁性サブレイヤーの各々の磁化方向は、固着層ＦＰ２が単層の場合と同じ条件を満たし、固着層ＦＰ２の磁化方向とは、固着層ＦＰ２に含まれる強磁性サブレイヤーのうち最も中間層Ｓ３に近いものの強磁性サブレイヤーの磁化方向を指すものとする。
【００３１】
一方、記憶層ＦＦ１が強磁性サブレイヤーを２層以上含むときも、これら強磁性サブレイヤーの各々の磁化方向は、記憶層ＦＦ１が単層の場合と同じ条件を満たす。また、記憶層ＦＦ２が強磁性サブレイヤーを２層以上含むとき、強磁性サブレイヤーの各々の磁化方向は、記憶層ＦＦ２が単層の場合と同じ条件を満たす。第１記憶層ＦＦ１への書き込みに関して前述した第１記憶層ＦＦ１の磁化方向とは、第１記憶層ＦＦ１を構成する強磁性サブレイヤーのうち最も中間層Ｓ１に近いものの磁化方向のことである。同様に、第２記憶層ＦＦ２への書き込みに関して前述した第２記憶層ＦＦ２の磁化方向とは、第２記憶層ＦＦ２を構成する強磁性サブレイヤーのうちで最も中間層Ｓ３に近いものの磁化方向のことである。  
また、一致検出の方法に関して前述した記憶層ＦＦ１、ＦＦ２の磁化方向とは、それぞれを構成する強磁性サブレイヤーのうちで最も中間層Ｓ２に近いものの磁化方向のことである。他の強磁性サブレイヤーの磁化方向は、隣接する強磁性サブレイヤー間の交換結合が強磁性的であるか反強磁性的であるかによって決まるので、一意に決まる。
【００３２】
ここで、特許文献４に記載されている多値の記憶素子との比較について説明する。特許文献４に記載されている記憶素子においては、第１記憶層と第２記憶層とが異なる反転電流閾値を持つ場合には、第１記憶層（反転電流が相対的に大きい）への書き込みの際に、第２記憶層（反転電流が相対的に小さい）に対して意図しない書き込みがされてしまうという問題が生ずる。これに対して、本実施形態の磁気記憶素子の場合には、前述したように、第１記憶層への書き込みの際に第２記憶層への書き込みがされても動作に問題は生じない。
【００３３】
また、本実施形態の磁気記憶素子の場合には、第２記憶層のデータ保持時間は、第１記憶層のデータ保持時間と比べて短くてよい。より詳しくは、データが書き込まれてから一致検出動作が終了するまでの時間で十分である。従って、第２記憶層の書き込み電流閾値を低くするために、熱的安定性が第１記憶層に比べて劣る磁性材料を含めた選択肢の中から第２記憶層の材料を選ぶことができ、その結果として、第１記憶層と第２記憶層の反転電流閾値の差異をつけやすくなる点でも有利である。
【００３４】
またさらに、多値の記憶素子の場合、４値を読み出す必要があり、そのために、３つの磁気抵抗効果素子のうち、１つ（磁気抵抗効果素子ＭＲ１とする）の抵抗変化は、他の２つ（ＭＲ２、ＭＲ３）の抵抗変化に比べて十分小さく、Ｒ１ＬとＲ１Ｈとはほぼ等しいとみなすことができ、ＭＲ２の抵抗変化とＭＲ３の抵抗変化の組み合わせにより４つの状態を検出できるようにされている。つまり、ΔＲ２＞ΔＲ３＞＞ΔＲ１あるいは、ΔＲ３＞ΔＲ２＞＞ΔＲ１とされている。  
典型的な例として、中間層Ｓ２を絶縁層とし、中間層Ｓ３（またはＳ１）をそれよりも抵抗の低い絶縁層とし、中間層Ｓ１（またはＳ３）を金属等のさらに抵抗の低い材料により構成する。
【００３５】
これに対して、本実施形態の磁気記憶素子の場合には、第１記憶層と第２記憶層のデータが一致するか否かの２値を読み出せればよく、そのために、３つの磁気抵抗効果素子のうち、中間層Ｓ１を介した磁気抵抗効果による抵抗変化および中間層Ｓ３を介した磁気抵抗効果による抵抗変化を、それぞれ、中間層Ｓ２を介した磁気抵抗効果による抵抗変化に比べて十分小さくし、Ｒ１ＬとＲ１Ｈとはほぼ等しいとみなすことができ、かつ、Ｒ３ＬとＲ３Ｈとはほぼ等しいとみなすことができ、中間層Ｓ２を介した磁気抵抗効果による抵抗変化による２状態を検出できるようにされている。
【００３６】
典型的な例として、中間層Ｓ２を絶縁層とし、中間層Ｓ１、Ｓ３は金属により形成する。本実施形態の素子では、区別すべき状態が２個で済むため、多値記憶素子に比べて、マージンを確保しやすく、また、絶縁層の数を少なくすれば製造コストを下げられるという点でも有利である。
【００３７】
次に、磁気記憶素子Ｒの各層の構成材料について説明する。  
強磁性体層ＦＰ１、ＦＰ２、ＦＦ１、ＦＦ２の材料としては、各種の磁性材料を用いることができる。例えば、Ｃｏ、Ｆｅ、Ｎｉ、またはこれらを含む合金を用いることができる。これらの材料を用いた場合、磁化容易軸は面内方向になる。また、本実施形態の磁気記憶素子Ｒにおいては、層毎に異なる磁性材料を用いても構わない。  
また別の例として、一軸異方性定数Ｋｕが大きく、垂直磁気異方性を示すＦｅＰｔ、ＣｏＰｔ、ＦｅＰｄ、ＣｏＰｄなどを用いることができる。また、ｈｃｐ構造（最密六方構造）の結晶構造を持ち、垂直磁気異方性を示す磁性材料を用いることもできる。このような磁性材料としては、Ｃｏを主成分とする金属を含むものが代表的であるが、他のｈｃｐ構造を有する金属を用いることもできる。その他、希土類元素と鉄族遷移元素との合金で、垂直磁気異方性を示す材料を用いることもできる。具体的には、ＧｄＦｅ、ＧｄＣｏ、ＧｄＦｅＣｏ、ＴｂＦｅ、ＴｂＣｏ、ＴｂＦｅＣｏ、ＧｄＴｂＦｅ、ＧｄＴｂＣｏ、ＤｙＦｅ、ＤｙＣｏ、ＤｙＦｅＣｏなどが挙げられる。  
固着層が積層構造を有する場合、それを構成する強磁性サブレイヤーとしてＣｏを、非磁性サブレイヤーとしてＰｔまたはＰｄを用いることができる。
【００３８】
また、固着層にスピン分極率が高い材料を用いると、スピントランスファによる磁化反転の効率が高くなり、反転電流低減化の効果が大きくなるため、電流閾値を下がるので好ましい。従って、「ハーフメタル」と呼ばれる高スピン分極率材料は、理想的な材料のひとつである。ハーフメタルの例として、ホイスラー系合金、ルチル型酸化物、スピネル型酸化物、ペロブスカイト型酸化物、二重ペロブスカイト型酸化物、閃亜鉛鉱型クロム化合物、パイライト型マンガン化合物、センダスト合金が挙げられる。
【００３９】
また、固着層、記憶層に用いられるこれらの磁性体には、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ、Ｈなどの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。固着層や記憶層が多層膜構造を有する場合、それを構成する非磁性サブレイヤーの材料として、Ｃｕ、Ａｕ、Ａｇ、Ｒｕ、Ｉｒ、Ｏｓあるいは、これらのいずれか一種以上を含む合金を用いることができる。  
固着層の厚さは、０．６ｎｍ以上１００ｎｍ以下の範囲内とすることが望ましい。一方、記憶層の厚さは、０．２ｎｍ以上５０ｎｍ以下の範囲内とすることが望ましい。  
反強磁性体層ＡＦ１、ＡＦ２の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、Ｐｄ−Ｐｔ−Ｍｎ、Ｉｒ−Ｍｎ、Ｐｔ−Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２  Ｏ  ３、磁性半導体などを用いることが望ましい。  
中間層Ｓ１、Ｓ２、Ｓ３として非磁性金属を用いる場合には、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉのうちのいずれか、あるいは、これらのいずれか一種以上を含む合金を用いることができる。また、この非磁性金属からなる中間層の厚さは、０．２ｎｍ以上２０ｎｍ以下の範囲内とすることが望ましい。
【００４０】
本実施形態の磁気記憶素子の磁気抵抗効果を大きくするには、中間層Ｓ２の材料をトンネルバリア層として機能させることが効果的である。この場合、中間層Ｓ２の材料として、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＡｌＮ、Ｂｉ２Ｏ３、ＭｇＦ２、ＣａＦ２、ＳｒＴｉＯ２、ＡｌＬａＯ３、Ａｌ−Ｎ−Ｏ、Ｓｉ−Ｎ−Ｏ、非磁性半導体（ＺｎＯ、ＩｎＭｎ、ＧａＮ、ＧａＡｓ、ＴｉＯ２、Ｚｎ、Ｔｅ、またはそれらに遷移金属がドープされたもの）などを用いることができる。これらの化合物は、化学量論的にみて完全に正確な組成である必要はなく、酸素、窒素、フッ素などの欠損、あるいは過不足が存在していてもよい。また、この絶縁材料からなる中間層Ｓ２の厚さは、０．２ｎｍ以上５ｎｍ以下の範囲内とすることが望ましい。
【００４１】
中間層Ｓ２が絶縁層である場合、層厚方向に貫通するピンホールが存在しても良い。この場合、ピンホールは、その両側の記憶層ＦＦ１および記憶層ＦＦ２の少なくともいずれかの材料により埋め込まれている。記憶層ＦＦ１と記憶層ＦＦ２とがピンホールを介して接続されていると、いわゆる「磁性ポイントコンタクト」による「ＢＭＲ効果（ballistic magnetoresistance effect）」が発現し、極めて大きい磁気抵抗効果が得られ、その結果、一致検出動作時のマージンが大きくなる。ピンホールの開口径は、概ね２０ｎｍ以下であることが望ましい。また、ピンホールの形状は、円錐状、円柱状、球状、多角錘状、多角柱状などの各種の形状を取りうる。また、ピンホールの数は、１個でも複数でもよい。
【００４２】
次に、本実施形態の実施例について説明する。  
本実施例の磁気記憶素子（サンプル１）を構成する各層の材料と厚みは以下の通りである。
サンプル１：上部電極ＥＬ１（Ｃｕ）／反強磁性体層ＡＦ１（ＰｔＭｎ：２０ｎｍ）／第１固着層ＦＰ１（Ｃｏ：１２ｎｍ）／中間層Ｓ１（Ｃｕ：６ｎｍ）／第１記憶層ＦＦ１（ＦｅＮｉ：２．５ｎｍ）／中間層Ｓ２（ＭｇＯ：０．８５ｎｍ）／第２記憶層ＦＦ２（ＣｏＦｅＮｉ：３ｎｍ）／中間層Ｓ３（Ｃｕ：７ｎｍ）／第２固着層ＦＰ２（ＣｏＦｅ：１０ｎｍ／Ｒｕ：１ｎｍ／ＣｏＦｅ：１０ｎｍ）／反強磁性体層ＡＦ２（ＩｒＭｎ：１８ｎｍ）／下部電極ＥＬ２（Ｃｕ）
この磁気記憶素子は、以下の工程により作製した。  
まず、ウェーハの上方に下側電極ＥＬ２を形成する。次に、超高真空スパッタ装置を使って、反強磁性体層ＡＦ２、第２固着層ＦＰ２、中間層Ｓ３、第２記憶層ＦＦ２、中間層Ｓ２、第１記憶層ＦＦ１、中間層Ｓ１、第１固着層ＦＰ１、反強磁性体層ＡＦ１からなる積層構造を形成し、さらにその上に保護膜を形成する。このウェーハを磁場中真空炉にて、２７０℃で１０時間、磁場中アニールすることにより、第１固着層ＦＰ１、第２固着層ＦＰ２に一方向異方性を付与した。
【００４３】
次に、保護膜上にレジストを塗布してＥＢ（Electron Beam）露光することにより、磁気記憶素子の形状に応じたマスクを形成する。そして、イオンミリングによりマスクに被覆されない領域をエッチングする。加工したサイズは、１００ｎｍ×５０ｎｍとした。エッチング後、マスクを剥離し、さらにセルの相互間にＳｉＯ２を順次、超高真空スパッタを使って成膜した。その後、表面をイオンミリングにより平滑化し、保護膜の表面を露出させる「頭出し」の工程を行った。この保護膜の表面上に、上側電極ＥＬ１を形成した。以上説明した方法により、本実施例の磁気記憶素子が完成した。
【００４４】
（第２の実施の形態）
次に、本発明の第２の実施形態について説明する。
【００４５】
図６〜図８は、本発明の第２の実施の形態にかかる磁気記憶素子を表す模式図である。  本実施形態の磁気記憶素子Ｒは、第１実施形態の磁気記憶素子Ｒの構成要素のうちで、第３中間層、第２固着層を必要としない。その代わり、本実施形態においては、第２記憶層ＦＦ２に磁界を印加するための磁界印加部ＭＡが設けられている。磁界印加部ＭＡは、典型的には、電流を流すことが可能な導体部により実現される。電流磁界の大きさは、電流の大きさに比例し、また、電流の流れる向きに依存する。図６に表した実施例では、導体からなる磁界印加部ＭＡが磁気記憶素子の上方に配置され、図７及び図８に表した実施例では、磁界印加部ＭＡは側方に配置されている。ただし、本実施形態はこれらの実施例には限定されず、磁界印加部ＭＡから第２記憶層ＦＦ２に磁界を作用させることができる配置になっていれば他のあらゆる配置も包含する。
【００４６】
一方、本実施形態においても、第２記憶層ＦＦ２への書き込みを行ったときに、第１記憶層ＦＦ１が磁界によって反転してしまわないことが必要である。したがって、磁界印加部ＭＡの位置は、第１記憶層ＦＦ１よりも第２記憶層ＦＦ２に近い位置に配置されている方がよい。第２記憶層ＦＦ２に大きな磁界が印加され、第１記憶層ＦＦ１には小さな磁界が印加されるように配置した場合には、第１記憶層ＦＦ１の保磁力が第２記憶層ＦＦ２の保磁力よりも小さくてもよい。本実施形態における第１記憶層ＦＦ１への書き込み方法や、第１記憶層ＦＦ１と第２記憶層ＦＦ２の一致検出方法は、第１実施形態に関して前述したものと同じである。すなわち、第１固着層ＦＰ１、第２記憶層ＦＦ２がそれぞれ、第１電極、第２電極（図示せず）に接続され、第１電極と第２電極との間に電流を流すことによって行われる。
【００４７】
第２記憶層ＦＦ２への書き込みは、磁界印加部ＭＡに電流Ｉを流し、電流磁界Ｈを印加することにより行う。したがって、第２記憶層ＦＦ２の磁化容易軸方向と、電流磁界Ｈが印加される方向とは、平行または反平行になっていることが望ましい。流す電流Ｉの大きさには、第１記憶層ＦＦ１に作用する電流磁界の大きさが第１記憶層ＦＦ１の保持力を超えないようにという上限が設けられる。そのため、第１記憶層ＦＦ１の磁性材料として保磁力が第２記憶層ＦＦ２と比較して相対的に大きくなるものを用いると、磁界印加部ＭＡの配置の自由度が大きくなる点で望ましい。第１記憶層ＦＦ１の書き込みは第１実施形態に関して前述したスピントランスファトルクの作用によって行うため、ある程度保磁力が大きくても第１記憶層ＦＦ１への書き込みには支障がない。また、本実施形態においても、第２記憶層ＦＦ２への書き込みと第１記憶層ＦＦ１、第２記憶層ＦＦ２の一致検出動作を同時に行うことができる。
【００４８】
また、一致検出動作に際しては、図４に関して前述したように、第１記憶層ＦＦ１と第２記憶層ＦＦ２との間の磁気抵抗効果を利用する。従って、電極ＥＬ１、ＥＬ２の間に電流を流した時に、非磁性体層Ｓ２を介した磁気抵抗効果が、非磁性体層Ｓ１を介した磁気抵抗効果よりも大きいものとするために、電極ＥＬ１、ＥＬ２の間でみた電気抵抗は、非磁性体層Ｓ１よりも非磁性体層Ｓ２のほうが大きいものとするとよい。このためには、例えば、非磁性体Ｓ２を絶縁体により形成し、非磁性体Ｓ１は、金属や半導体、あるいは非磁性体Ｓ２よりも導電度の高い絶縁体などにより形成するとよい。
【００４９】
本実施形態によれば、磁界印加部ＭＡは、必ずしも磁気記憶素子毎に設ける必要はない。すなわち、後に詳述するように、磁気メモリは、磁気記憶素子Ｒを例えばマトリクス状に配置して形成するが、複数の磁気記憶素子の記憶層ＦＦ２に有効な磁界を印加できる限り、磁界印加部ＭＡは、それら複数の磁気記憶素子についてひとつを共用することが可能である。つまり、書き込み用の磁界印加部ＭＡを共通化することでメモリの構成を簡略化できる。
【００５０】
また、第１実施形態と比較すると、第２記憶層ＦＦ２は磁界により書き込みを実行するので、第１記憶層ＦＦ１と第２記憶層ＦＦ２との間でスピントランスファによる書き込み電流の閾値の大小関係を調節する必要がなくなり、材料選択の余地が広くなるとともにより確実で安定した動作をさせやすくなる。
【００５１】
また、本実施形態においては、第２記憶層ＦＦ２の書き込みと一致検出とは独立な動作であるので、一致検出が片方の電流極性にのみ対応しているような場合でも、第２記憶層ＦＦ２の書き込みと一致検出とを同時に実行できる。
【００５２】
なお、第１実施形態と第２実施形態とを組み合わせることも可能である。すなわち、第１実施形態に関して前述した積層構造を有する磁気記憶素子Ｒと、第２実施形態において設けられる磁界印加部ＭＡと、を組み合わせ、第２記憶層ＦＦ２の書き込みに際して、スピン偏極電流を流すとともに、磁界印加部ＭＡから磁界を印加してもよい。このようにすれば、磁界印加部ＭＡからの磁界によるアシストがあるので、より小さいスピン偏極電流でも第２記憶層ＦＦ２の書き込みを実行できる。その結果として、第１記憶層ＦＦ１と第２記憶層ＦＦ２の書き込み電流の閾値を大きく異ならせることができ、第１記憶層ＦＦ１への誤書き込みをより確実に防止できる。
【００５３】
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。
【００５４】
図９〜図１１は、本発明の第３の実施の形態にかかる磁気記憶素子を表す模式図である。
【００５５】
本実施形態においては、第１実施形態に関して前述した磁気記憶素子と同様の積層構造を有する磁気記憶素子と、第２実施形態に関して前述した磁界印加部ＭＡと、が設けられている。ただし、磁化の容易軸方向に条件がある。すなわち、固着層ＦＰ２は、垂直磁化を有し、固着層ＦＰ１、記憶層ＦＦ１、ＦＦ２は面内磁化を持つ。また、磁界印加部ＭＡの作用により、記憶層ＦＦ２に印加される磁界の向きは、第２実施形態と異なり、記憶層ＦＦ２の面内困難軸方向とされる。また、印加する磁界Ｈの大きさは、異方性磁界より小さいことが必要である。磁界印加部ＭＡは、電流磁界Ｈを発生する導体とすることもできるし、図１１に例示した如く永久磁石を用いたハードバイアス層とすることもできる。本実施形態における第１記憶層ＦＦ１への書込み、第１記憶層ＦＦ１と第２記憶層ＦＦ２の比較方法は第１実施形態に関して前述した方法と同様にすることができる。第２記憶層ＦＦ２への書込みは、スピントランスファの作用と印加磁界の作用を同時に行うことによってなされる。この方式を用いると、第１実施形態とくらべて小さい電流で第２記憶層ＦＦ２への書込みを行うことができる。
【００５６】
したがって、Ｉｃ３、Ｉｃ４と、Ｉｃ１、Ｉｃ２との差を大きくすることができ、第２記憶層ＦＦ２の書き込みの際に、第１記憶層ＦＦ１への誤書き込みをより確実に防止できる。
【００５７】
本実施形態において、電流値と印加磁界の大きさを変えずに、電流を流す方向と磁界を印加する方向のうち、どちらか一方のみを逆方向にしたとすると、第２記憶層ＦＦ２の磁化の方向は反転する。両方を逆方向にすると、第２記憶層ＦＦ２の磁化方向は反転しない。つまり、第２記憶層ＦＦ２に異なる２つの状態を書き込み方法としては、（１）電流を流す方向を反転させる方法、（２）磁界の印加方向を反転させる方法、の２種類がある。
【００５８】
また、磁界印加部ＭＡとして永久磁石を用いる場合には、（１）電流を反転させる方法が便利である。また、（１）電流を反転させる方法の場合、第２記憶層ＦＦ２の書き込みと一致検出を行うタイミングは第１実施形態に関して前述したものと同様である。一方、（２）磁界を反転させる方法の場合、第２記憶層ＦＦ２の書き込みと一致検出を行うタイミングは第２実施形態に関して前述したものと同様とすることができる。
【００５９】
また、本実施形態においても、電極ＥＬ１、ＥＬ２の間に電流を流した時に、非磁性体層Ｓ２を介した磁気抵抗効果が、非磁性体層Ｓ１を介した磁気抵抗効果よりも、非磁性体層Ｓ３を介した磁気抵抗効果よりも大きいものとするために、電極ＥＬ１、ＥＬ２の間でみた電気抵抗は、非磁性体層Ｓ１、非磁性体層Ｓ３よりも非磁性体層Ｓ２のほうが大きいものとするとよい。このためには、例えば、非磁性体Ｓ２を絶縁体により形成し、非磁性体Ｓ１、Ｓ３は、金属や半導体、あるいは非磁性体Ｓ２よりも導電度の高い絶縁体などにより形成するとよい。
【００６０】
（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。  
図１２は、本実施形態にかかる磁気記憶装置を表す模式図である。  
第１実施形態に関して前述した磁気記憶素子、または第３実施形態で磁界印加部ＭＡとして永久磁石を用いる磁気記憶素子を並べて磁気記憶装置を構成することができる。本実施形態の磁気記憶装置においては、一般に「ワード線」と呼ばれる複数の配線ＷＬが互いに平行に並べられ、これらと交わる方向に、一般に「ビット線」と呼ばれる複数の配線ＢＬが互いに平行に並べられている。第ｉワード線と第ｊビット線との間には、１個のメモリセルＭＣ［ｉ、ｊ］が接続されている。各メモリセルは、トランジスタＴと第１〜第３実施形態に関して前述したいずれかの磁気記憶素子Ｒを備えている。また、メモリセルアレイＭＣＡの外部に各配線を選択するデコーダ、読み出し回路等の周辺回路Ｓが設けられ、各配線に接続されている。
【００６１】
図１３は、各メモリセルおよびそれに接続されているワード線ＷＬ［ｉ］、ビット線ＢＬ［ｊ］の断面構造の模式図である。  
ワード線ＷＬ［ｉ］は、トランジスタＴのゲートに接続されている。トランジスタＴの電流経路の一端は、接地端子または電源端子に接続され、他端は、磁気記憶素子Ｒに接続されている。各メモリセルは、絶縁膜Ｉによって、相互に電気的に絶縁されている。  
図１４は、磁気記憶素子Ｒの第１記憶層に書き込む動作を表すフローチャートである。  磁気記憶素子Ｒ［ｉ、ｊ］の各記憶層への書き込みは、まず、外部からのアドレス信号に応じたアドレスを有する配線ＷＬ［ｉ］を選択することにより、トランジスタＴをＯＮとする。次いで、ＢＬ［ｊ］に電流Ｉｗ  を流すことにより、書き込みが行われる。その後、ＷＬ［ｉ］、ＢＬ［ｊ］の選択を解除する。電流Ｉｗの符号、大きさに必要な条件は、第１、第３実施形態に関して前述した如くである。
【００６２】
図１５は、周辺回路Ｓがパイポーラ型の回路である場合の一致検出動作を表すフローチャートである。  
この場合には、第２記憶層ＦＦ２の書き込みと一致検出とを同時に実行できる。すなわち、磁気記憶素子Ｒ［ｉ、ｊ］の第１記憶層ＦＦ１に保存されたデータと第２記憶層ＦＦ２に保存されたデータの一致検出も書き込みと同様に、まずワード線を選択し、次に電流Ｉｗｒを流すことにより行われる。Ｉｗｒの大きさについての条件は、第１、第３実施形態に関して前述した通りである。電流Ｉｗｒを流すことにより、第２記憶層ＦＦ２に検索すべきデータが書き込まれる。そして、そのまま電流Ｉｗｒをセンス電流として抵抗値を測定し、磁気抵抗効果により第１記憶層ＦＦ１と第２記憶層ＦＦ２のデータの一致・不一致を検出する。その後、電流Ｉｗｒを停止し、ワード線ＷＬとビット線ＢＬを解除する。
【００６３】
図１６は、周辺回路Ｓがユニポーラ型の回路である場合の一致検出動作を表すフローチャートである。  
この場合には、第２記憶層ＦＦ２の書き込みと一致検出とを別々に実行する。すなわち、磁気記憶素子Ｒ［ｉ、ｊ］の第２記憶層ＦＦ２にデータを書き込むために、まずワード線を選択し、検索ビットの値に応じた極性の電流Ｉｗを流す。そして、電流Ｉｗを停止し、その後、一致検出するためのユニポーラ電流Ｉｒを流す。そして、抵抗値を測定し、磁気抵抗効果により第１記憶層ＦＦ１と第２記憶層ＦＦ２のデータの一致・不一致を検出する。その後、電流Ｉｒを停止し、ワード線ＷＬとビット線ＢＬを解除する。
【００６４】
図１７は、本実施形態の磁気記憶装置の変型例を表す模式図である。  
本変型例においては、トランジスタＴの主電極の一方を接地端子あるいは電源端子に直接接続せず、読み出しビット線ＲＢＬに接続し、次いで周辺回路Ｓを経由して接地端子あるいは電源端子に接続している。このようにすれば、トランジスタＴを介して磁気記憶素子Ｒに流す電流の制御がより容易となる。
【００６５】
図１８は、図１７に表した変型例の実施例を表す模式図である。  
本実施例においては、ビット線ＢＬをメモリセルアレイ内の磁気記憶素子Ｒと同一の構成からなる参照セルＲＣとトランジスタＴに接続し、読み出しビット線ＲＢＬをトランジスタＴに接続し、それぞれの電流あるいは電圧を比較する比較回路ＣＯに接続する。この構成によれば、参照セルＲＣとの比較を確実且つ容易に実行でき、読み出し高速且つ正確に行うことができる。
【００６６】
（第５の実施の形態）
次に、本発明の第５の実施の形態について説明する。  
図１９は、本実施形態にかかる磁気記憶装置を表す模式図である。  
本実施形態においては、磁気記憶素子Ｒおよびそれに接続されているワード線ＷＬ［ｉ］とビット線ＢＬ［ｊ］の他に、磁気記憶素子Ｒの近傍に書き込みワード線ＷＷＬ［ｉ］が設けられている。
【００６７】
図２０は、磁気記憶素子Ｒに接続されているワード線ＷＬ［ｉ］とビット線ＢＬ［ｊ］、磁気記憶素子Ｒの近傍に配置された書き込みワード線ＷＷＬ［ｉ］の断面構造を例示する模式図である。  
また、図２１は、メモリセルに接続されているワード線ＷＬ［ｉ］とビット線ＢＬ［ｊ］、磁気記憶素子Ｒの近傍に配置された書き込みワード線ＷＷＬ［ｉ］の断面構造のもう一つの具体例を表す模式図である。
【００６８】
これらの図にも表したように、本実施形態の磁気記憶装置は、磁気記憶素子（メモリセル）Ｒの近傍に配置された、書き込みワード線ＷＷＬが追加された構造を有する。書き込みワード線ＷＷＬは、ワード線ＷＬに対して平行であり、磁気記憶素子Ｒから絶縁されている。磁気記憶素子Ｒとしては、第２実施形態の磁気記憶素子Ｒ、または第３実施形態の磁気記憶素子Ｒであって磁界印加部ＭＡとして電流磁界を発生させるものを用いることができる。  
本実施形態における、第１記憶層ＦＦ１への書き込み方法は、第２〜第４実施形態に関して前述したものと同様である。  
図２２は、第２実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。
【００６９】
まず、第２記憶層ＦＦ２への書き込みは、対象のメモリセルに接続された書き込みワード線をデコーダにより選択し、電流を流すことによって行われる。書き込みワード線ＷＷＬ［ｉ］に電流Ｉｈを流すと、電流磁界Ｈが発生し、メモリセルＭＣ［ｉ、１］、ＭＣ［ｉ、２］．．．、ＭＣ［ｉ、ｎ］の第２記憶層ＦＦ２に対して同一のデータが書き込まれる。書き込みワード線ＷＷＬ［ｉ］に流す電流の向きを逆にすることで、メモリセルに逆のデータを書き込むことができる。  
その後、一致検出をするためのセンス電流Ｉｒを流し、磁気抵抗効果により一致検出を実行する。しかる後に、センス電流Ｉｒを停止し、ワード線ＷＬ、ビット線ＢＬ、書き込みワード線ＷＷＬの選択を解除する。
【００７０】
図２３は、第３実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。  
本具体例は、周辺回路Ｓがユニポーラ型である場合に対応する。まず、メモリセルに接続されたワード線ＷＬ、ビット線ＢＬ、書き込みワード線をそれぞれデコーダにより選択し、電流を流すことによって行われる。検索ビットの値に応じた極性の電流Ｉｗをビット線ＢＬに流すとともに、書き込みワード線ＷＷＬ［ｉ］に電流Ｉｈを流すと、電流磁界Ｈが発生し、目的のメモリセルＭＣ［ｉ、ｊ］の第２記憶層ＦＦ２に検索データが書き込まれる。その後、電流Ｉｗと電流Ｉｈを停止し、センス電流Ｉｒを流して磁気抵抗効果により一致検出を実行する。しかる後に、センス電流Ｉｒを停止し、ワード線ＷＬ、ビット線ＢＬ、書き込みワード線ＷＷＬの選択を解除する。
【００７１】
図２４は、第３実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。  
本具体例は、周辺回路Ｓがバイポーラ型である場合に対応する。まず、メモリセルに接続されたワード線ＷＬ、ビット線ＢＬ、書き込みワード線をそれぞれデコーダにより選択し、電流を流すことによって行われる。検索ビットの値に応じた極性の電流Ｉｗｒをビット線ＢＬに流すとともに、書き込みワード線ＷＷＬ［ｉ］に電流Ｉｈを流すと、電流磁界Ｈが発生し、目的のメモリセルＭＣ［ｉ、ｊ］の第２記憶層ＦＦ２に検索データが書き込まれる。その後、電流Ｉｈを停止し、そのまま電流Ｉｗｒをセンス電流として磁気抵抗効果により一致検出を実行する。しかる後に、電流Ｉｗｒを停止し、ワード線ＷＬ、ビット線ＢＬ、書き込みワード線ＷＷＬの選択を解除する。  
以上説明したように、本実施形態においては、電流磁界を利用する磁気記憶素子Ｒをアレイ状に設けた磁気記憶装置が実現できる。
【００７２】
図２５は、本実施形態の磁気記憶装置の変型例を表す模式図である。  
本変型例においては、トランジスタＴの主電極の一方を接地端子あるいは電源端子に直接接続せず、読み出しビット線ＲＢＬに接続し、次いで周辺回路Ｓを経由して接地端子あるいは電源端子に接続している。このようにすれば、図１７および図１８に関して前述したものと同様に、トランジスタＴを介して磁気記憶素子Ｒに流す電流の制御がより容易となる。
【００７３】
（第６の実施の形態）
次に、本発明の第６の実施の形態について説明する。  
図２６は、本実施形態にかかる磁気記憶装置を表す模式図である。  
本実施形態においては、磁気記憶素子Ｒおよびそれに接続されているワード線ＷＬ［ｉ］とビット線ＢＬ［ｊ］の他に、磁気記憶素子Ｒの近傍に書き込みビット線ＷＢＬ［ｊ］が設けられている。すなわち、第５実施形態に関して前述した書き込みワード線ＷＷＬの代わりに書き込みビット線ＷＢＬが設けられている。
【００７４】
図２７は、磁気記憶素子Ｒに接続されているワード線ＷＬ［ｉ］とビット線ＢＬ［ｊ］、磁気記憶素子Ｒの近傍に配置された書き込みビット線ＷＢＬ［ｊ］の断面構造を例示する模式図である。  
また、図２８は、書き込みビット線ＷＢＬ［ｊ］を省略した変型例の断面構造を表す模式図である。
【００７５】
図２６及び図２７に表したように、本実施形態の磁気記憶装置は、磁気記憶素子（メモリセル）Ｒの近傍に配置された、書き込みビット線ＷＢＬが追加された構造を有する。書き込みビット線ＷＢＬは、ビット線ＢＬに対して平行であり、磁気記憶素子Ｒから絶縁されている。第５実施形態と同様に、磁気記憶素子Ｒとしては、第２実施形態の磁気記憶素子Ｒ、または第３実施形態の磁気記憶素子Ｒであって磁界印加部ＭＡとして電流磁界を発生させるものを用いることができる。また、図２８に表した変型例の場合には、書き込みビット線ＷＢＬを省略し、その代わりにビット線ＢＬに電流を流すことによる電流磁界により磁気記憶素子Ｒへの書き込みを可能としている。  
本実施形態における、第１記憶層ＦＦ１への書き込み方法は、第２〜第４実施形態に関して前述したものと同様である。そして、本実施形態における一致検出の方法は、第５実施形態に関して前述したものと同様であり、書き込みワード線ＷＷＬの代わりに書き込みビット線ＷＢＬ（あるいはビット線ＢＬ）に電流Ｉｈを流して電流磁界Ｈを発生させる。
【００７６】
図２９は、第２実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。  
まず、第２記憶層ＦＦ２への書き込みは、対象のメモリセルに接続された書き込みワード線をデコーダにより選択し、電流を流すことによって行われる。書き込みビット線ＷＢＬ［ｊ］に電流Ｉｈを流すと、電流磁界Ｈが発生し、メモリセルＭＣ［１、ｊ］、ＭＣ［２、ｊ］．．．、ＭＣ［ｍ、ｊ］の第２記憶層ＦＦ２に対して同一のデータが書き込まれる。書き込みビット線ＷＢＬ［ｊ］に流す電流の向きを逆にすることで、メモリセルに逆のデータを書き込むことができる。  
その後、一致検出をするためのセンス電流Ｉｒを流し、磁気抵抗効果により一致検出を実行する。しかる後に、センス電流Ｉｒを停止し、ワード線ＷＬ、ビット線ＢＬ、書き込みビット線ＷＢＬの選択を解除する。なお、図２８に表した変型例の場合には、書き込みビット線ＷＢＬの代わりにビット線ＢＬに電流Ｉｈを流す。
【００７７】
図３０は、第３実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。  
本具体例は、周辺回路Ｓがユニポーラ型である場合に対応する。まず、メモリセルに接続されたワード線ＷＬ、ビット線ＢＬ、書き込みビット線をそれぞれデコーダにより選択し、電流を流すことによって行われる。検索ビットの値に応じた極性の電流Ｉｗをビット線ＢＬに流すとともに、書き込みビット線ＷＢＬ［ｊ］に電流Ｉｈを流すと、電流磁界Ｈが発生し、目的のメモリセルＭＣ［ｉ、ｊ］の第２記憶層ＦＦ２に検索データが書き込まれる。その後、電流Ｉｗと電流Ｉｈを停止し、センス電流Ｉｒを流して磁気抵抗効果により一致検出を実行する。しかる後に、センス電流Ｉｒを停止し、ワード線ＷＬ、ビット線ＢＬ、書き込みビット線ＷＢＬの選択を解除する。
【００７８】
図３１は、第３実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。  
本具体例は、周辺回路Ｓがバイポーラ型である場合に対応する。まず、メモリセルに接続されたワード線ＷＬ、ビット線ＢＬ、書き込みビット線をそれぞれデコーダにより選択し、電流を流すことによって行われる。検索ビットの値に応じた極性の電流Ｉｗｒをビット線ＢＬに流すとともに、書き込みビット線ＷＢＬ［ｊ］に電流Ｉｈを流すと、電流磁界Ｈが発生し、目的のメモリセルＭＣ［ｉ、ｊ］の第２記憶層ＦＦ２に検索データが書き込まれる。その後、電流Ｉｈを停止し、そのまま電流Ｉｗｒをセンス電流として磁気抵抗効果により一致検出を実行する。しかる後に、電流Ｉｗｒを停止し、ワード線ＷＬ、ビット線ＢＬ、書き込みビット線ＷＢＬの選択を解除する。  
以上説明したように、本実施形態においては、電流磁界を利用する磁気記憶素子Ｒをアレイ状に設けた磁気記憶装置が実現できる。
【００７９】
図３２は、本実施形態の磁気記憶装置の変型例を表す模式図である。  
本変型例においては、トランジスタＴの主電極の一方を接地端子あるいは電源端子に直接接続せず、読み出しビット線ＲＢＬに接続し、次いで周辺回路Ｓを経由して接地端子あるいは電源端子に接続している。このようにすれば、図１７および図１８に関して前述したものと同様に、トランジスタＴを介して磁気記憶素子Ｒに流す電流の制御がより容易となる。
【００８０】
（第７の実施の形態）
次に、本発明の第７の実施の形態について説明する。  
図３３は、本実施形態にかかる磁気記憶装置を表す模式図である。  
第４〜第６の実施の形態にかかる磁気記憶装置においては、行と列とを指定し、１メモリセル毎に第１記憶層ＦＦ１と第２記憶層ＦＦ２の一致検出を行う。これに対して、本実施形態では、同じ行に属する複数のメモリセルについて、一度にまとめて一致度の検出を行うことができる。  
ここで、「一致度」とは、ｎ個のメモリセルのうち、ｋ個のメモリセルでは第１記憶層ＦＦ１と第２記憶層ＦＦ２に記憶されているデータが一致し、残りの（ｎ−ｋ）個のメモリセルでは一致しない場合、ｋ／ｎで定義される量である。したがって、一致度は、一致するメモリセルの個数のみに依存していて、個々のメモリセルが一致か不一致かは、一致度には直接は影響しない。
【００８１】
図３３に表した磁気記憶装置では、周辺回路Ｓにおいて各ビット線ＢＬ［ｊ］が分岐し、一方はスイッチ素子Ｔ１［ｊ］に接続され、そのゲート部は、デコーダに接続されている。ビット線ＢＬの分岐のもう一方は、スイッチ素子Ｔ２［ｊ］を介して、各ビット線に共通の配線ＲＬに接続されている。コントロール回路ＳＣからのＥＮＡＢＬＥ信号により、スイッチ素子Ｔ２［１］、．．、Ｔ２［ｎ］が同時にＯＮ、ＯＦＦされる。
【００８２】
本実施形態における、第１記憶層ＦＦ１への書き込み方法は、第４実施形態に関して前述したものと同様である。  
一方、本実施形態における、第２記憶層ＦＦ２への書き込みは、一致度検出の前に行うことができる。その場合、第２記憶層ＦＦ２への書き込み方法は、第４実施形態に関して前述したものと同様である。また、本実施形態において、第６実施形態に関して前述したように書き込みビット線ＷＢＬを設けてもよい。その場合には、同じ書き込みビット線ＷＢＬに接続されたメモリセルの第２記憶層ＦＦ２には同時に書き込みが行われる。
【００８３】
本実施形態における一致度検出の方法について、説明する。  
まず、読み出し対象となる行のワード線ＷＬを選択し、このワード線ＷＬに接続されたメモリセル内のトランジスタＴをＯＮにする。次に、あるいは同時に、各列に接続されたＴ１をオフとし、Ｔ２をオンとする。これにより、ビット線ＢＬ［１］、．．、ＢＬ［ｎ］に電流が流れ、さらにそれらの総量が配線ＲＬに流れるため、電流検出回路ＳＤによって、メモリセルＭＣ［ｉ、１］、．．、ＭＣ［ｉ、ｎ］を並列接続したときの合成抵抗の大きさを検出することができる。
【００８４】
ＭＣ［ｉ、１］、．．、ＭＣ［ｉ、ｎ］のうち、ｋ個のメモリセルでは、第１記憶層ＦＦ１と第２記憶層ＦＦ２の磁化方向が平行であり、したがって、各メモリセルの電気抵抗が小さい値ＲＬをとり、残りの（ｎ−ｋ）個のメモリセルでは、第１記憶層ＦＦ１と第２記憶層ＦＦ２の磁化方向が反平行であり、したがって、各メモリセルの電気抵抗が大きい値ＲＨをとる場合、合成抵抗は、１／（ｋ／ＲＬ＋（ｎ−ｋ）／ＲＨ）となる。つまり、一致度１（ｋ＝ｎ）のとき、ＲＬ／ｎであり、一致度０（ｋ＝０）のとき、ＲＨ／ｎであり、一般の場合、電気抵抗はＲＬ／ｎより大きくＲＨ／ｎより小さい値となる。
【００８５】
図３４は、本実施形態の磁気記憶装置の具体例を表す模式図である。  
本具体例においては、ビット線ＢＬのそれぞれにトランジスタＴｃを介してコンデンサＣが共通接続されている。トランジスタＴｃのオンオフはコントローラＢＣにより制御される。
【００８６】
待機時には、図３４（ａ）に表したように、選択トランジスタＴｓ（１）−Ｔｓ（ｎ）をオフとし、トランジスタＴｓｃをオンにして、コンデンサＣを充電しておく。第１記憶層ＦＦ１の書き込み時には、ワード線ＷＬを１つ選択し、選択トランジスタＴｓ（ｊ）をオンにしてビット線を選択し、他の選択トランジスタＴｓはオフとし、トランジスタＴｃ（１）、．．、Ｔｃ（ｎ）をオフにし、所望のメモリセルに対して第１〜第３実施形態に関して前述した方法で書込みを行う。
【００８７】
一方、一致検出時には、図３４（ｂ）に表したように、ワード線ＷＬ［ｉ］を１つ選択し、選択トランジスタＴｓ（１）、．．、Ｔｓ（ｎ）およびトランジスタＴｓｃをオフにし、トランジスタＴｃ（１）、．．、Ｔｃ（ｎ）をオンにとすると、コンデンサＣからメモリセルＭＣ（ｉ、１）、．．、ＭＣ（ｉ、ｎ）に対して放電が生ずる。このとき、出力電位Ｖｏｕｔは、時間とともに減衰し、減衰時定数は、メモリセルＭＣ（ｉ、１）、．．、ＭＣ（ｉ、ｎ）を並列接続したときの合成抵抗をＲ、コンデンサの電気容量をＣとすると、ＲとＣの積である。したがって、ある時刻において、出力電位Ｖｏｕｔを検出することにより、合成抵抗の大きさを検出することができる。合成抵抗の大きさが一致度をあらわしている。
【００８８】
（第８の実施の形態）
次に、本発明の第８の実施の形態について説明する。  
図３５は、本実施形態にかかる磁気記憶装置を表す模式図である。  
本実施形態においては、図１７及び図３２に関して前述した読み出しビット線ＲＢＬが設けられている。このような場合も、第７実施形態に関して前述したものと同様に、一致度を検出することができる。また、図３２のように書き込みビット線ＷＢＬを設けた場合も、一致度を検出することは可能である。
【００８９】
図３６は、本実施形態の磁気記憶装置の変型例を表す模式図である。  
本変型例は、図１８に関して前述した磁気記憶装置において、複数のビット線を同時に選択可能としたものである。なお、ここで複数のビット線とは、全てのビット線でもあってもよくまたは、全てのビット線のうちの一部であってもよい。
【００９０】
（第９の実施の形態）
次に、本発明の第９の実施の形態について説明する。  
図３７は、本実施形態にかかる磁気記憶装置を表す模式図である。  
本実施形態の磁気記憶装置は、同一の列（ビット線）上の複数メモリセルに対して一致度を検出することができる。本実施形態における、第１記憶層ＦＦ１、第２記憶層ＦＦ２への書き込みは、図１２及び図１９に関して前述したものと同様である。  
一致度の検出動作は、第４実施形態に関して前述したものと同様に、第２記憶層ＦＦ２への書き込みの後に行うことも同時に行うこともできる。
【００９１】
以下、一致度の検出動作の方法を説明する。  
まず、ワード線ＷＬ［１］、．．、ＷＬ［ｍ］  のすべてを選択し、すべてのメモリセルのトランジスタをオンにする。次いで、あるいは同時に、ビット線ＢＬ［ｊ］をオンにし、そのビット線ＢＬ［ｊ］に電流を流す。すると、メモリセルＭＣ［１、ｊ］、．．．、ＭＣ［ｍ、ｊ］の並列につながれた場合の電気抵抗を検出することができ、一致度を検出することができる。具体的には、ｍ個のメモリセルのうちｋ個が一致するときの合成抵抗は、１／（ｋ／ＲＬ＋（ｍ−ｋ）／ＲＨ）である。一般に電気抵抗を検出する手段としては、定抵抗を直列に接続して定電流を流し、検出対象の抵抗と定抵抗の間の電位を検出する方法や、あるいは一定の電圧を与えて電流を検出する方法などがあり、本実施形態においてもこれらの方法を用いることができる。
【００９２】
さらに、本実施形態によれば、図１７及び図２５に関して前述した磁気記憶装置においても、同様にして同一の列（ビット線）上の複数メモリセルに対して一致度を検出することができる。
【００９３】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、磁気記憶素子を構成する各要素の具体的な寸法関係や材料、その他、電極、パッシベーション、絶縁構造などの形状や材質に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【００９４】
また、第１〜第３実施形態に関して図示した磁気記憶素子は、上下を反転させた構造とすることができる。また、磁気記憶素子における反強磁性体層、中間層、絶縁層などの構成要素は、それぞれ、単層としてもよく、あるいは２層以上の層を積層した構造としてもよい。
【００９５】
その他、本発明の実施の形態として前述した磁気記憶素子や磁気記憶装置を基にして、当業者が適宜設計変更して実施しうる全ての磁気記憶素子、記録再生装置も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に包含される。
【００９６】
なお、本明細書において、「垂直」には製造工程のばらつき等による厳密な垂直からのずれが含まれるものとする。同様に、本明細書において、「平行」及び「水平」は、厳密な平行、水平を意味するものではない。
【図面の簡単な説明】
【００９７】
【図１】（ａ）及び（ｂ）は、本発明の第１の実施の形態に係る磁気記憶素子の断面構造を表す模式図である。
【図２】第１記憶層への書き込み動作を表す模式図である。
【図３】第１記憶層への書き込み動作を表す模式図である。
【図４】磁気抵抗効効果によりデータビットの一致検出動作を行うことを表す模式図である。
【図５】非磁性体層を介した２つの強磁性体層の間の交換結合を例示するグラフ図である。
【図６】本発明の第２の実施の形態にかかる磁気記憶素子を表す模式図である。
【図７】本発明の第２の実施の形態にかかる磁気記憶素子を表す模式図である。
【図８】本発明の第２の実施の形態にかかる磁気記憶素子を表す模式図である。
【図９】本発明の第３の実施の形態にかかる磁気記憶素子を表す模式図である。
【図１０】本発明の第３の実施の形態にかかる磁気記憶素子を表す模式図である。
【図１１】本発明の第３の実施の形態にかかる磁気記憶素子を表す模式図である。
【図１２】本発明の第４の実施形態にかかる磁気記憶装置を表す模式図である。
【図１３】各メモリセルおよびそれに接続されているワード線ＷＬ［ｉ］、ビット線ＢＬ［ｊ］の断面構造の模式図である。
【図１４】磁気記憶素子Ｒの第１記憶層に書き込む動作を表すフローチャートである。
【図１５】周辺回路Ｓがパイポーラ型の回路である場合の一致検出動作を表すフローチャートである。
【図１６】周辺回路Ｓがユニポーラ型の回路である場合の一致検出動作を表すフローチャートである。
【図１７】第４実施形態の磁気記憶装置の変型例を表す模式図である。
【図１８】図１７に表した変型例の実施例を表す模式図である。
【図１９】第５実施形態にかかる磁気記憶装置を表す模式図である。
【図２０】磁気記憶素子Ｒに接続されているワード線ＷＬ［ｉ］とビット線ＢＬ［ｊ］、磁気記憶素子Ｒの近傍に配置された書き込みワード線ＷＷＬ［ｉ］の断面構造を例示する模式図である。
【図２１】メモリセルに接続されているワード線ＷＬ［ｉ］とビット線ＢＬ［ｊ］、磁気記憶素子Ｒの近傍に配置された書き込みワード線ＷＷＬ［ｉ］の断面構造のもう一つの具体例を表す模式図である。
【図２２】第２実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。
【図２３】第３実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。
【図２４】第３実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。
【図２５】第５実施形態の磁気記憶装置の変型例を表す模式図である。
【図２６】第６実施形態にかかる磁気記憶装置を表す模式図である。
【図２７】磁気記憶素子Ｒに接続されているワード線ＷＬ［ｉ］とビット線ＢＬ［ｊ］、磁気記憶素子Ｒの近傍に配置された書き込みビット線ＷＢＬ［ｊ］の断面構造を例示する模式図である。
【図２８】メモリセルに接続されているワード線ＷＬ［ｉ］とビット線ＢＬ［ｊ］、磁気記憶素子Ｒの近傍に配置された書き込みビット線ＷＢＬ［ｊ］の断面構造のもう一つの具体例を表す模式図である。
【図２９】第２実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。
【図３０】第３実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。
【図３１】第３実施形態の磁気記憶素子Ｒを用いた場合の一致検出の方法を表すフローチャートである。
【図３２】第６実施形態の磁気記憶装置の変型例を表す模式図である。
【図３３】第７実施形態にかかる磁気記憶装置を表す模式図である。
【図３４】第７実施形態の磁気記憶装置の具体例を表す模式図である。
【図３５】第８実施形態にかかる磁気記憶装置を表す模式図である。
【図３６】第８実施形態の磁気記憶装置の変型例を表す模式図である。
【図３７】第９実施形態にかかる磁気記憶装置を表す模式図である。
【符号の説明】
【００９８】
ＡＦ１、ＡＦ２ 反強磁性体層
ＢＣ コントローラ、ＢＬ ビット線、ＣＯ 比較回路、ＥＬ１、ＥＬ２ 電極、ＦＦ１、ＦＦ２ 強磁性体層（記憶層）、ＦＰ１、ＦＰ２ 強磁性体層（固着層）、Ｈ 磁界、Ｉ 電流、Ｉｈ 電流、Ｉｒ センス電流、Ｉｗｒ 電流、ＭＡ 磁界印加部、ＭＣ メモリセル、ＭＣＡ メモリセルアレイ、ＲＢＬ 読み出しビット線、ＲＣ 参照セル、Ｓ 周辺回路、Ｓ１、Ｓ２、Ｓ３ 中間層（非磁性体層）、ＳＣ コントロール回路、ＳＤ 電流検出回路、Ｔ トランジスタ、Ｔ１、Ｔ２ スイッチ素子、Ｔｃ トランジスタ、Ｔｓ 選択トランジスタ、Ｔｓｃ トランジスタ、ＷＢＬ 書き込みビット線、ＷＬ ワード線、ＷＷＬ 書き込みワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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