(57)【要約】【課題】ヒューズ回路のヒューズをレーザによって切断したときに、隣接するヒューズ回路のコンタクトが破壊されないこと。【解決手段】本発明の半導体装置は、隣接するヒューズ回路１−１〜１−６を具備している。ヒューズ回路１−１〜１−６は、半導体基板２の表面部に形成された拡散層３−１、３−２と、半導体基板２と拡散層３−１、３−２とを覆う絶縁膜４と、絶縁膜４を覆う絶縁膜６と、それぞれ絶縁膜６の表面から絶縁膜（４、６）を貫通して拡散層３−１、３−２の表面まで延びるコンタクト部７−１、７−２と、絶縁膜６上に形成され、コンタクト部７−１とコンタクト部７−２とに渡って延びるヒューズ８とを具備している。ヒューズ回路１−６のヒューズ８をレーザにより切断するときに、隣接するヒューズ回路１−５のコンタクト部７−１、７−２が破壊されないように、ヒューズ回路１−１〜１−６の絶縁膜４、６は、同一の物質により形成される。【選択図】図４Ｂ
2008130580.tif 000002
【特許請求の範囲】
【請求項１】
隣接する複数のヒューズ回路を具備し、
前記複数のヒューズ回路の各々は、
半導体基板の表面部に形成された第１及び第２拡散層と、
前記半導体基板と前記第１及び第２拡散層とを覆う第１絶縁膜と、
前記第１絶縁膜を覆う第２絶縁膜と、
前記第２絶縁膜の表面から前記第１及び第２絶縁膜を貫通して前記第１拡散層の表面まで延びる第１コンタクト部と、
前記第２絶縁膜の表面から前記第１及び第２絶縁膜を貫通して前記第２拡散層の表面まで延びる第２コンタクト部と、
前記第２絶縁膜上に形成され、前記第１コンタクト部と前記第２コンタクト部とに渡って延びるヒューズとを具備し、
前記複数のヒューズ回路のうちの、特定ヒューズ回路の前記ヒューズをレーザにより切断するときに、前記特定ヒューズ回路に隣接する隣接ヒューズ回路の前記第１及び第２コンタクト部が破壊されないように、前記複数のヒューズ回路の各々の前記第１及び第２絶縁膜は、同一の物質により形成される
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のヒューズ回路の各々は、
前記第１絶縁膜と前記第２絶縁膜との間に部分的に形成された第３絶縁膜と、
前記複数のヒューズ回路とそれ以外の回路とを同時に形成するために、前記第１絶縁膜と前記第２絶縁膜との間の前記第３絶縁膜以外の部分に形成された第４絶縁膜と
を更に具備し、
前記第１コンタクト部は、前記第２絶縁膜の表面から前記第１〜第３絶縁膜を貫通して前記第１拡散層まで延び、
前記第２コンタクト部は、前記第２絶縁膜の表面から前記第１〜第３絶縁膜を貫通して前記第２拡散層まで延び、
前記第３絶縁膜は、前記第１及び第２絶縁膜と同一の物質により形成され、
前記第４絶縁膜は、前記第１及び第２絶縁膜とは異なる物質により形成される
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とに渡って延び、
前記複数のヒューズ回路のうちの、列方向に配置されるヒューズ回路の前記第３絶縁膜は、１列目から最終列目までこの順に隣接する
半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とを有し、
前記複数のヒューズ回路のうちの、列方向に配置されるヒューズ回路の前記第１部分は、１列目から最終列目までこの順に隣接し、
前記列方向に配置されるヒューズ回路の前記第２部分は、１列目から最終列目までこの順に隣接する
半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とに渡って延び、
前記複数のヒューズ回路のうちの、行方向に配置されるヒューズ回路の前記第３絶縁膜は、１行目から最終行目までこの順に隣接する
半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とに渡って延びる
半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とを有する
半導体装置。
【請求項８】
隣接する複数のヒューズ回路を形成するヒューズ回路形成ステップを具備し、
前記ヒューズ回路形成ステップは、
半導体基板の表面部に第１及び第２拡散層を形成するステップと、
前記半導体基板と前記第１及び第２拡散層とを覆う第１絶縁膜を形成するステップと、
前記第１絶縁膜を覆う第２絶縁膜を形成するステップと、
前記第２絶縁膜の表面から前記第１及び第２絶縁膜を貫通して前記第１拡散層の表面まで延びる第１コンタクト部を形成するステップと、
前記第２絶縁膜の表面から前記第１及び第２絶縁膜を貫通して前記第２拡散層の表面まで延びる第２コンタクト部を形成するステップと、
前記第２絶縁膜上に、前記第１コンタクト部と前記第２コンタクト部とに渡って延びるヒューズを形成するステップとを具備し、
前記複数のヒューズ回路のうちの、特定ヒューズ回路の前記ヒューズをレーザにより切断するときに、前記特定ヒューズ回路に隣接する隣接ヒューズ回路の前記第１及び第２コンタクト部が破壊されないように、前記複数のヒューズ回路の各々の前記第１及び第２絶縁膜は、同一の物質により形成される
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記ヒューズ回路形成ステップは、
前記第１絶縁膜と前記第２絶縁膜との間に部分的に第３絶縁膜を形成するステップと、
前記複数のヒューズ回路とそれ以外の回路とを同時に形成するために、前記第１絶縁膜と前記第２絶縁膜との間の前記第３絶縁膜以外の部分に第４絶縁膜を形成するステップと
を更に具備し、
前記第１コンタクト部は、前記第２絶縁膜の表面から前記第１〜第３絶縁膜を貫通して前記第１拡散層まで延び、
前記第２コンタクト部は、前記第２絶縁膜の表面から前記第１〜第３絶縁膜を貫通して前記第２拡散層まで延び、
前記第３絶縁膜は、前記第１及び第２絶縁膜と同一の物質により形成され、
前記第４絶縁膜は、前記第１及び第２絶縁膜とは異なる物質により形成される
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とに渡って延び、
前記複数のヒューズ回路のうちの、列方向に配置されるヒューズ回路の前記第３絶縁膜は、１列目から最終列目までこの順に隣接する
半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とを有し、
前記複数のヒューズ回路のうちの、列方向に配置されるヒューズ回路の前記第１部分は、１列目から最終列目までこの順に隣接し、
前記列方向に配置されるヒューズ回路の前記第２部分は、１列目から最終列目までこの順に隣接する
半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とに渡って延び、
前記複数のヒューズ回路のうちの、行方向に配置されるヒューズ回路の前記第３絶縁膜は、１行目から最終行目までこの順に隣接する
半導体装置の製造方法。
【請求項１３】
請求項９に記載の半導体装置の製造方法において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とに渡って延びる
半導体装置の製造方法。
【請求項１４】
請求項９に記載の半導体装置の製造方法において、
前記複数のヒューズ回路の各々の前記第３絶縁膜は、前記第１コンタクト部が貫通する第１部分と、前記第２コンタクト部が貫通する第２部分とを有する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ回路を搭載する半導体装置に関する。
【背景技術】
【０００２】
ヒューズ回路を搭載する半導体装置が普及されている。このようなヒューズ回路は、例えば、不良のメモリセルから冗長メモリセルに置き換えるリダンダンシ処理を行なうときに使われる。この場合、半導体装置は、複数のメモリセルと冗長メモリセルとを備えたメモリ回路と、複数のヒューズ回路とを具備している。複数のヒューズ回路は、それぞれ、ヒューズを備えている。
【０００３】
メモリ回路内の複数のメモリセルの各々をテストするために、複数のメモリセルのうちの１つのメモリがアドレスに応じてアクセスされる。上記のアドレスが不良ビットのアドレスを表す場合、上記１つのメモリを冗長メモリセルに置き換えるための不良アドレス情報が複数のヒューズ回路に記録される。具体的には、複数のヒューズ回路のうちの、上記１つのメモリに対応する特定ヒューズ回路のヒューズにレーザを照射し、そのヒューズを切断することにより、不良アドレス情報を特定ヒューズ回路に記録する。
【０００４】
図１Ａは、従来の半導体装置を示す平面図である。図１Ｂは、図１ＡのＸ−Ｘ’断面図であり、図１Ｃは、図１ＡのＹ−Ｙ’断面図である。従来の半導体装置は、隣接する複数のヒューズ回路１０１−１〜１０１−６を具備している。
【０００５】
複数のヒューズ回路１０１−１〜１０１−６の各々は、半導体基板１０２と、拡散層１０３−１、１０３−２と、絶縁膜１０４、１０５、１０６、１０９、１１０と、コンタクト部１０７−１、１０７−２と、ヒューズ１０８とを具備している。絶縁膜１０４、１０６、１０９は、同一の物質であり、絶縁膜１０５、１１０は、絶縁膜１０４、１０６、１０９とは異なる物質である。
【０００６】
図１Ｃに示されるように、半導体基板１０２の表面部には、拡散層１０３−１と拡散層１０３−２とが離れて形成されている。半導体基板１０２は第１導電型であり、拡散層１０３−１、１０３−２は第２導電型である。
【０００７】
半導体基板１０２の表面部と拡散層１０３−１、１０３−２の表面上には、絶縁膜として窒化シリコン膜（ＳｉＯＮ膜）１１０が形成されている。ＳｉＯＮ膜１１０の表面上には、絶縁膜として酸化シリコン膜（ＳｉＯ２膜）１０４が形成されている。即ち、ＳｉＯ２膜１０４は、半導体基板１０２と拡散層１０３−１、１０３−２とを覆っている。
【０００８】
ＳｉＯ２膜１０４の表面上には、絶縁膜としてＳｉＯＮ膜１０５が形成されている。ＳｉＯＮ膜１０５の表面上には、絶縁膜としてＳｉＯ２膜１０６が形成されている。即ち、ＳｉＯ２膜１０６は、ＳｉＯＮ膜１０５を覆っている。
【０００９】
拡散層１０３−１の表面上には、ＳｉＯ２膜１０６の表面から絶縁膜１０６、１０５、１０４、１１０を貫通して拡散層１０３−１の表面まで、半導体基板１０２に対して垂直方向に延びるコンタクト部１０７−１が形成されている。
拡散層１０３−２の表面上には、ＳｉＯ２膜１０６の表面から絶縁膜１０６、１０５、１０４、１１０を貫通して拡散層１０３−２の表面まで、半導体基板１０２に対して垂直に延びるコンタクト部１０７−２が形成されている。
【００１０】
ＳｉＯ２膜１０６上には、コンタクト部１０７−１とコンタクト部１０７−２とに渡って、半導体基板１０２に対して平行に延びるヒューズ１０８が形成されている。
【００１１】
ＳｉＯ２膜１０６の表面部とヒューズ１０８の表面上には、絶縁膜としてＳｉＯ２膜１０９が形成されている。即ち、ＳｉＯ２膜１０９は、ＳｉＯ２膜１０６とヒューズ１０８とを覆っている。
【００１２】
次に、従来の半導体装置の製造工程について簡単に説明する。
【００１３】
図１Ｄは、従来の半導体装置の製造方法として、複数のヒューズ回路１０１−１〜１０１−６とそれ以外の回路（例示；メモリ回路）の製造工程を示す断面図である。従来の半導体装置では、複数のヒューズ回路１０１−１〜１０１−６とそれ以外の回路（メモリ回路）とは同時に形成される。
【００１４】
まず、メモリ回路側において、第１導電型の半導体基板１０２の表面部には、ゲート酸化膜（ＳｉＯ２膜）が形成された後、更にＳｉＯ２膜が堆積され、ＳｉＯ２膜５１−１、５１−２として形成される。ＳｉＯ２膜５１−１、５１−２の表面部には、それぞれ、リソグラフィーとプラズマエッチングによって、ゲート５２−１、５２−２が形成される。
【００１５】
次に、イオン注入によって、半導体基板１０２の表面部には、ヒューズ回路側において、第２導電型の拡散層１０３−１、１０３−２（図示しない）が形成され、メモリ回路側において、第２導電型の拡散層５３−１、５３−２、５３−３が形成される。拡散層５３−２は、ゲート５２−１とゲート５２−２との間の半導体基板１０２の表面部に形成され、ドレインとして使用される。拡散層５３−１、５３−３は、ソースとして使用される。
【００１６】
次に、半導体基板１０２、拡散層１０３−１、１０３−２（図示しない）、５３−１、５３−２、５３−３、ＳｉＯ２膜５１−１、５１−２、ゲート５２−１、５２−２の表面上には、ＳｉＯＮ膜１１０が形成される。ＳｉＯＮ膜１１０は、不純物が半導体基板１０２の表面部に入らないように保護膜として使用され、後述の第１、第２、第３プラグ用コンタクトホール、第１、第２下部側コンタクトホールを形成するときのエッチングストッパーとしても使用される。
【００１７】
次に、ＳｉＯＮ膜１１０の表面上には、ＳｉＯ２膜１０４が形成される。この場合、半導体基板１０２と拡散層１０３−１、１０３−２との表面は、ＳｉＯ２膜１０４によって覆われる。
【００１８】
次に、メモリ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜１０４の表面からＳｉＯ２膜１０４、ＳｉＯＮ膜１１０を貫通して拡散層５３−１の表面まで、半導体基板１０２に対して垂直方向に延びる第１プラグ用コンタクトホールが形成される。ＳｉＯ２膜１０４の表面からＳｉＯ２膜１０４、ＳｉＯＮ膜１１０を貫通して拡散層５３−２の表面まで、半導体基板１０２に対して垂直方向に延びる第２プラグ用コンタクトホールが形成される。ＳｉＯ２膜１０４の表面からＳｉＯ２膜１０４、ＳｉＯＮ膜１１０を貫通して拡散層５３−３の表面まで、半導体基板１０２に対して垂直方向に延びる第３プラグ用コンタクトホールが形成される。
【００１９】
また、ヒューズ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜１０４の表面からＳｉＯ２膜１０４、ＳｉＯＮ膜１１０を貫通して拡散層１０３−１の表面まで、半導体基板１０２に対して垂直方向に延びる第１下部側コンタクトホールが形成される。ＳｉＯ２膜１０４の表面からＳｉＯ２膜１０４、ＳｉＯＮ膜１１０を貫通して拡散層１０３−２の表面まで、半導体基板１０２に対して垂直方向に延びる第２下部側コンタクトホールが形成される。
【００２０】
次に、第１、第２、第３プラグ用コンタクトホールには、それぞれ、金属層５４−１、５４−２、５４−３が形成される。第１、第２下部側コンタクトホールには、それぞれ、第１、第２下部側金属層が形成される。
【００２１】
次に、ＳｉＯ２膜１０４、金属層５４−１、５４−２、５４−３、第１、第２下部側金属層の表面上には、ＳｉＯＮ膜１０５が形成される。ＳｉＯＮ膜１０５は、後述の第１、第２、第３容量用コンタクトホール、第１、第２上部側コンタクトホールを形成するときのエッチングストッパーとしても使用される。
【００２２】
次に、ＳｉＯＮ膜１０５の表面上には、ＳｉＯ２膜１０６が形成される。この場合、ＳｉＯＮ膜１０５の表面は、ＳｉＯ２膜１０６によって覆われる。
【００２３】
次に、メモリ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜１０６の表面からＳｉＯ２膜１０６、ＳｉＯＮ膜１０５を貫通して金属層５４−１の表面まで、半導体基板１０２に対して垂直方向に延びる第１容量用コンタクトホールが形成される。ＳｉＯ２膜１０６の表面からＳｉＯ２膜１０６、ＳｉＯＮ膜１０５を貫通して金属層５４−２の表面まで、半導体基板１０２に対して垂直方向に延びる第２容量用コンタクトホールが形成される。ＳｉＯ２膜１０６の表面からＳｉＯ２膜１０６、ＳｉＯＮ膜１０５を貫通して金属層５４−３の表面まで、半導体基板１０２に対して垂直方向に延びる第３容量用コンタクトホールが形成される。
【００２４】
また、ヒューズ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜１０６の表面からＳｉＯ２膜１０６、ＳｉＯＮ膜１０５を貫通して第１下部側金属層の表面まで、半導体基板１０２に対して垂直方向に延びる第１上部側コンタクトホールが形成される。ＳｉＯ２膜１０６の表面からＳｉＯ２膜１０６、ＳｉＯＮ膜１０５を貫通して第２下部側金属層の表面まで、半導体基板１０２に対して垂直方向に延びる第２上部側コンタクトホールが形成される。
【００２５】
次に、メモリ回路側において、第１、第３容量用コンタクトホールには、それぞれ、容量部５５−１、５５−３が形成され、第２容量用コンタクトホールには、金属層としてビットコンタクト部５５−２が形成される。容量部５５−１、５５−３は、下部電極と、下部電極上に形成された誘電体層と、誘電体層上に形成された上部電極とを含んでいる。
【００２６】
また、ヒューズ回路側において、第１、第２上部側コンタクトホールには、それぞれ、第１、第２上部側金属層が形成される。第１下部側金属層と第１上部側金属層は、上記のコンタクト部１０７−１を構成する。第２下部側金属層と第２上部側金属層は、上記のコンタクト部１０７−２（図示しない）を構成する。
【００２７】
ヒューズ回路側において、ＳｉＯ２膜１０６の表面上には、コンタクト部１０７−１とコンタクト部１０７−２（図示しない）とに渡って、半導体基板１０２に対して平行に延びるアルミニウム層が形成される。このアルミニウム層は、ヒューズ１０８として使われる。
【００２８】
次に、ＳｉＯ２膜１０６、ヒューズ１０８の表面上には、ＳｉＯ２膜１０９が形成される。この場合、ＳｉＯ２膜１０６とヒューズ１０８の表面は、ＳｉＯ２膜１０９によって覆われる。
【００２９】
次に、図示しないが、ＳｉＯ２膜１０９の表面上には、ＳｉＯＮ膜が形成される。この場合、ＳｉＯ２膜１０９の表面は、ＳｉＯＮ膜によって覆われる。このＳｉＯＮ膜は、外部からの湿度を防止するための耐湿ストッパーとして使用される。
【００３０】
このように、従来の半導体装置では、複数のヒューズ回路１０１−１〜１０１−６とそれ以外の回路（メモリ回路）とは同時に形成される。このとき、複数のヒューズ回路１０１−１〜１０１−６の各々の絶縁層は、メモリ回路と同様に、ＳｉＯ２膜１０４、ＳｉＯＮ膜１０５、ＳｉＯ２膜１０６、１０９の順に、異なる物質の多層構造により形成される。
【００３１】
例えば、メモリ回路内の複数のメモリセルの各々をテストするために、複数のメモリセルのうちの１つのメモリがアドレスに応じてアクセスされる。上記のアドレスが不良ビットのアドレスを表す場合、上記１つのメモリを冗長メモリセルに置き換えるための不良アドレス情報を複数のヒューズ回路１０１−１〜１０１−６に記録する。ここで、図２Ａ、２Ｂ、２Ｃに示されるように、複数のヒューズ回路１０１−１〜１０１−６のうちのヒューズ回路１０１−６を、上記１つのメモリに対応する特定ヒューズ回路とする。この場合、特定ヒューズ回路１０１−６のヒューズ１０８にレーザを照射し、そのヒューズ１０８を切断することにより、不良アドレス情報を特定ヒューズ回路１０１−６に記録する。
【００３２】
しかし、上述のように、複数のヒューズ回路１０１−１〜１０１−６の各々の絶縁層は、ＳｉＯ２膜１０４、ＳｉＯＮ膜１０５、ＳｉＯ２膜１０６、１０９の順に、異なる物質の多層構造により形成されている。ここで、図３に示されるように、特定ヒューズ回路１０１−６のヒューズ１０８にレーザを照射するときに、特定ヒューズ回路１０１−６のヒューズ１０８と、特定ヒューズ回路１０１−６に隣接する隣接ヒューズ回路（ヒューズ回路１０１−５とする）のヒューズ１０８との距離（間隔）Ｌが所定の距離よりも短い場合、隣接ヒューズ回路１０１−５のコンタクト部１０７−１、１０７−２（例えばコンタクト部１０７−１とする）が破壊される現象が発生する。
【００３３】
具体的には、コンタクト部１０７−１が破壊される現象としては、
コンタクト部１０７−１のＳｉＯ２膜１０６とＳｉＯＮ膜１０５との第１境界部分１１１で破壊が発生する場合、
コンタクト部１０７−１のＳｉＯＮ膜１０５とＳｉＯ２膜１０４との第１境界部分１１２で破壊が発生する場合、
コンタクト部１０７−１の第１境界部分１１１から第１境界部分１１２までの部分で破壊が発生する場合、
が挙げられる。
【００３４】
この現象について説明する。
【００３５】
特定ヒューズ回路１０１−６のヒューズ１０８をレーザによって切断したときの衝撃は、特定ヒューズ回路１０１−６に隣接する隣接ヒューズ回路１０１−５に振動として伝わる。この振動によって物質に伝わる波長（振幅・周期）は、その物質の硬さや形状などにより異なる。即ち、ＳｉＯ２膜１０４、１０６とＳｉＯＮ膜１０５では、振動によって伝わる波長が異なる。
【００３６】
このため、隣接ヒューズ回路１０１−５のコンタクト部１０７−１では、ＳｉＯ２膜１０６に伝わる波長λＳｉＯ２と、ＳｉＯＮ膜１０５に伝わる波長λＳｉＯＮとが相反している場合、そのコンタクト部１０７−１の第１境界部分１１１が受ける応力（第１応力とする）は、相反する波長λＳｉＯ２、λＳｉＯＮにより大きくなる。特に、波長λＳｉＯ２と波長λＳｉＯＮとが逆相である場合、第１応力が最大になる。その結果、第１境界部分１１１が破壊されてしまう。
【００３７】
同様に、隣接ヒューズ回路１０１−５のコンタクト部１０７−１では、ＳｉＯＮ膜１０５に伝わる波長λＳｉＯＮと、ＳｉＯ２膜１０４に伝わる波長λＳｉＯ２とが相反している場合、そのコンタクト部１０７−１の第２境界部分１１２が受ける応力（第２応力とする）は、相反する波長λＳｉＯＮ、λＳｉＯ２により大きくなる。特に、波長λＳｉＯＮと波長λＳｉＯ２とが逆相である場合、第２応力が最大になる。その結果、第２境界部分１１２が破壊されてしまう。
【００３８】
このように、コンタクト部１０７−１の境界部分１１１、１１２が破壊された場合、メモリ回路の複数のメモリセルのうちの、隣接ヒューズ回路１０１−５に対応するメモリが正常であるにも関わらず、不良アドレス情報を隣接ヒューズ回路１０１−５に記録することになる。特定ヒューズ回路１０１−６のヒューズ１０８をレーザによって切断したときに、隣接ヒューズ回路１０１−５のコンタクト１０７−１、１０７−２が破壊されないことが望まれる。
【００３９】
ヒューズに関連する技術について紹介する。
【００４０】
特開２００５−１９４９８号公報（特許文献１）には半導体装置が記載されている。この半導体装置は、レーザを用いて溶断されるヒューズと、ヒューズの２つの接点を引き出すための第１及び２の配線とを有し、上記ヒューズと第１及び２の配線とはそれぞれ異なる材料で形成されると共に、第１の配線は第２の配線を覆うように面状に形成されていることを特徴としている。
【００４１】
特開２００４−１５８８５７号公報（特許文献２）には半導体装置が記載されている。この半導体装置は、ヒューズ領域を有する基板と、前記ヒューズ領域の最上部に位置して、前記ヒューズ領域の周辺から段差を有することで前記ヒューズ領域を画定するウィンドウ膜と、前記基板と前記ウィンドウ膜との間に形成されるバッファーパターン膜と、前記バッファーパターン膜と前記ウィンドウ膜との間に形成されるヒューズパターン膜と、を含むことを特徴としている。
【００４２】
【特許文献１】特開２００５−１９４９８号公報
【特許文献２】特開２００４−１５８８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００４３】
本発明の課題は、ヒューズ回路のヒューズをレーザによって切断したときに、そのヒューズ回路に隣接するヒューズ回路のコンタクトが破壊されない構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００４４】
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００４５】
本発明の半導体装置は、
隣接する複数のヒューズ回路（１−１〜１−６）を具備し、
前記複数のヒューズ回路（１−１〜１−６）の各々は、
半導体基板（２）の表面部に形成された第１及び第２拡散層（３−１、３−２）と、
前記半導体基板（２）と前記第１及び第２拡散層（３−１、３−２）とを覆う第１絶縁膜（４）と、
前記第１絶縁膜（４）を覆う第２絶縁膜（６）と、
前記第２絶縁膜（６）の表面から前記第１及び第２絶縁膜（４、６）を貫通して前記第１拡散層（３−１）の表面まで延びる第１コンタクト部（７−１）と、
前記第２絶縁膜（６）の表面から前記第１及び第２絶縁膜（４、６）を貫通して前記第２拡散層（３−２）の表面まで延びる第２コンタクト部（７−２）と、
前記第２絶縁膜（６）上に形成され、前記第１コンタクト部（７−１）と前記第２コンタクト部（７−２）とに渡って延びるヒューズ（８）とを具備し、
前記複数のヒューズ回路（１−１〜１−６）のうちの、特定ヒューズ回路（１−６）の前記ヒューズ（８）をレーザにより切断するときに、前記特定ヒューズ回路（１−６）に隣接する隣接ヒューズ回路（１−５）の前記第１及び第２コンタクト部（７−１、７−２）が破壊されないように、前記複数のヒューズ回路（１−１〜１−６）の各々の前記第１及び第２絶縁膜（４、６）は、同一の物質により形成される。
【００４６】
本発明の半導体装置において、
前記複数のヒューズ回路（１−１〜１−６）の各々は、
前記第１絶縁膜（４）と前記第２絶縁膜（６）との間に部分的に形成された第３絶縁膜（１１）と、
前記複数のヒューズ回路（１−１〜１−６）とそれ以外の回路とを同時に形成するために、前記第１絶縁膜（４）と前記第２絶縁膜（６）との間の前記第３絶縁膜（１１）以外の部分に形成された第４絶縁膜（５）と
を更に具備し、
前記第１コンタクト部（７−１）は、前記第２絶縁膜（６）の表面から前記第１〜第３絶縁膜（６、１１、４）を貫通して前記第１拡散層（３−１）まで延び、
前記第２コンタクト部（７−２）は、前記第２絶縁膜（６）の表面から前記第１〜第３絶縁膜（６、１１、４）を貫通して前記第２拡散層（３−２）まで延び、
前記第３絶縁膜（１１）は、前記第１及び第２絶縁膜（４、６）と同一の物質により形成され、
前記第４絶縁膜（５）は、前記第１及び第２絶縁膜（４、６）とは異なる物質により形成される。
【００４７】
本発明の半導体装置において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とに渡って延び、
前記複数のヒューズ回路（１−１〜１−６）のうちの、列方向に配置されるヒューズ回路（１−１〜１−３）（１−４〜１−６）の前記第３絶縁膜（１１）は、１列目（１−１）（１−４）から最終列目（１−３）（１−６）までこの順に隣接する。
【００４８】
本発明の半導体装置において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とを有し、
前記複数のヒューズ回路（１−１〜１−６）のうちの、列方向に配置されるヒューズ回路（１−１〜１−３）（１−４〜１−６）の前記第１部分（１１；１１−１）は、１列目（１−１）（１−４）から最終列目（１−３）（１−６）までこの順に隣接し、
前記列方向に配置されるヒューズ回路（１−１〜１−３）（１−４〜１−６）の前記第２部分（１１；１１−２）は、１列目（１−１）（１−４）から最終列目（１−３）（１−６）までこの順に隣接する。
【００４９】
本発明の半導体装置において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とに渡って延び、
前記複数のヒューズ回路（１−１〜１−６）のうちの、行方向に配置されるヒューズ回路（１−１、１−４）（１−２、１−５）（１−３、１−６）の前記第３絶縁膜（１１）は、１行目（１−１）（１−２）（１−３）から最終行目（１−４）（１−５）（１−６）までこの順に隣接する。
【００５０】
本発明の半導体装置において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とに渡って延びる。
【００５１】
本発明の半導体装置において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とを有する。
【００５２】
本発明の半導体装置の製造方法は、
隣接する複数のヒューズ回路（１−１〜１−６）を形成するヒューズ回路形成ステップを具備し、
前記ヒューズ回路形成ステップは、
半導体基板（２）の表面部に第１及び第２拡散層（３−１、３−２）を形成するステップと、
前記半導体基板（２）と前記第１及び第２拡散層（３−１、３−２）とを覆う第１絶縁膜（４）を形成するステップと、
前記第１絶縁膜（４）を覆う第２絶縁膜（６）を形成するステップと、
前記第２絶縁膜（６）の表面から前記第１及び第２絶縁膜（４、６）を貫通して前記第１拡散層（３−１）の表面まで延びる第１コンタクト部（７−１）を形成するステップと、
前記第２絶縁膜（６）の表面から前記第１及び第２絶縁膜（４、６）を貫通して前記第２拡散層（３−２）の表面まで延びる第２コンタクト部（７−２）を形成するステップと、
前記第２絶縁膜（６）上に、前記第１コンタクト部（７−１）と前記第２コンタクト部（７−２）とに渡って延びるヒューズ（８）を形成するステップとを具備し、
前記複数のヒューズ回路（１−１〜１−６）のうちの、特定ヒューズ回路（１−６）の前記ヒューズ（８）をレーザにより切断するときに、前記特定ヒューズ回路（１−６）に隣接する隣接ヒューズ回路（１−５）の前記第１及び第２コンタクト部（７−１、７−２）が破壊されないように、前記複数のヒューズ回路（１−１〜１−６）の各々の前記第１及び第２絶縁膜（４、６）は、同一の物質により形成される。
【００５３】
本発明の半導体装置の製造方法において、
前記ヒューズ回路形成ステップは、
前記第１絶縁膜（４）と前記第２絶縁膜（６）との間に部分的に第３絶縁膜（１１）を形成するステップと、
前記複数のヒューズ回路（１−１〜１−６）とそれ以外の回路とを同時に形成するために、前記第１絶縁膜（４）と前記第２絶縁膜（６）との間の前記第３絶縁膜（１１）以外の部分に第４絶縁膜（５）を形成するステップと
を更に具備し、
前記第１コンタクト部（７−１）は、前記第２絶縁膜（６）の表面から前記第１〜第３絶縁膜（６、１１、４）を貫通して前記第１拡散層（３−１）まで延び、
前記第２コンタクト部（７−２）は、前記第２絶縁膜（６）の表面から前記第１〜第３絶縁膜（６、１１、４）を貫通して前記第２拡散層（３−２）まで延び、
前記第３絶縁膜（１１）は、前記第１及び第２絶縁膜（４、６）と同一の物質により形成され、
前記第４絶縁膜（５）は、前記第１及び第２絶縁膜（４、６）とは異なる物質により形成される。
【００５４】
本発明の半導体装置の製造方法において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とに渡って延び、
前記複数のヒューズ回路（１−１〜１−６）のうちの、列方向に配置されるヒューズ回路（１−１〜１−３）（１−４〜１−６）の前記第３絶縁膜（１１）は、１列目（１−１）（１−４）から最終列目（１−３）（１−６）までこの順に隣接する。
【００５５】
本発明の半導体装置の製造方法において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とを有し、
前記複数のヒューズ回路（１−１〜１−６）のうちの、列方向に配置されるヒューズ回路（１−１〜１−３）（１−４〜１−６）の前記第１部分（１１；１１−１）は、１列目（１−１）（１−４）から最終列目（１−３）（１−６）までこの順に隣接し、
前記列方向に配置されるヒューズ回路（１−１〜１−３）（１−４〜１−６）の前記第２部分（１１；１１−２）は、１列目（１−１）（１−４）から最終列目（１−３）（１−６）までこの順に隣接する。
【００５６】
本発明の半導体装置の製造方法において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とに渡って延び、
前記複数のヒューズ回路（１−１〜１−６）のうちの、行方向に配置されるヒューズ回路（１−１、１−４）（１−２、１−５）（１−３、１−６）の前記第３絶縁膜（１１）は、１行目（１−１）（１−２）（１−３）から最終行目（１−４）（１−５）（１−６）までこの順に隣接する。
【００５７】
本発明の半導体装置の製造方法において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とに渡って延びる。
【００５８】
本発明の半導体装置の製造方法において、
前記複数のヒューズ回路（１−１〜１−６）の各々の前記第３絶縁膜（１１）は、前記第１コンタクト部（７−１）が貫通する第１部分（１１；１１−１）と、前記第２コンタクト部（７−２）が貫通する第２部分（１１；１１−２）とを有する。
【発明の効果】
【００５９】
以上により、本発明の半導体装置では、ヒューズ回路（１−６）のヒューズ（８）をレーザによって切断したときに、そのヒューズ回路（１−６）に隣接するヒューズ回路（１−５）のコンタクト（７−１、７−２）が破壊されない。
【発明を実施するための最良の形態】
【００６０】
以下に添付図面を参照して、本発明の半導体装置について詳細に説明する。
【００６１】
（第１実施形態）
図４Ａは、本発明の第１実施形態による半導体装置を示す平面図である。図４Ｂは、図４ＡのＸ−Ｘ’断面図であり、図４Ｃは、図４ＡのＹ−Ｙ’断面図である。第１実施形態による半導体装置は、隣接する複数のヒューズ回路１−１〜１−６を具備している。
【００６２】
複数のヒューズ回路１−１〜１−６の各々は、半導体基板２と、拡散層３−１、３−２と、絶縁膜４、６、９、１０と、コンタクト部７−１、７−２と、ヒューズ８とを具備している。絶縁膜４、６、９は、同一の物質であり、絶縁膜１０は、絶縁膜４、６、９とは異なる物質である。
【００６３】
図４Ｃに示されるように、半導体基板２の表面部には、拡散層３−１と拡散層３−２とが離れて形成されている。半導体基板２は第１導電型であり、拡散層３−１、３−２は第２導電型である。
【００６４】
半導体基板２の表面部と拡散層３−１、３−２の表面上には、絶縁膜として窒化シリコン膜（ＳｉＯＮ膜）１０が形成されている。ＳｉＯＮ膜１０の表面上には、絶縁膜として酸化シリコン膜（ＳｉＯ２膜）４が形成されている。即ち、ＳｉＯ２膜４は、半導体基板２と拡散層３−１、３−２とを覆っている。
【００６５】
ＳｉＯ２膜４の表面上には、絶縁膜としてＳｉＯ２膜６が形成されている。即ち、ＳｉＯ２膜６は、ＳｉＯ２膜４を覆っている。
【００６６】
拡散層３−１の表面上には、ＳｉＯ２膜６の表面から絶縁膜６、４、１０を貫通して拡散層３−１の表面まで、半導体基板２に対して垂直方向に延びるコンタクト部７−１が形成されている。
【００６７】
拡散層３−２の表面上には、ＳｉＯ２膜６の表面から絶縁膜６、４、１０を貫通して拡散層３−２の表面まで、半導体基板２に対して垂直に延びるコンタクト部７−２が形成されている。
【００６８】
ＳｉＯ２膜６上には、コンタクト部７−１とコンタクト部７−２とに渡って、半導体基板２に対して平行に延びるヒューズ８が形成されている。
【００６９】
ＳｉＯ２膜６の表面部とヒューズ８の表面上には、絶縁膜としてＳｉＯ２膜９が形成されている。即ち、ＳｉＯ２膜９は、ＳｉＯ２膜６とヒューズ８とを覆っている。
【００７０】
次に、本発明の第１実施形態による半導体装置の製造工程について簡単に説明する。
【００７１】
図４Ｄは、本発明の第１実施形態による半導体装置の製造方法として、複数のヒューズ回路１−１〜１−６とそれ以外の回路（例示；メモリ回路）の製造工程を示す断面図である。第１実施形態による半導体装置では、複数のヒューズ回路１−１〜１−６とそれ以外の回路（メモリ回路）とは同時に形成される。
【００７２】
まず、メモリ回路側において、第１導電型の半導体基板２の表面部には、ゲート酸化膜（ＳｉＯ２膜）が形成された後、更にＳｉＯ２膜が堆積され、ＳｉＯ２膜５１−１、５１−２として形成される。ＳｉＯ２膜５１−１、５１−２の表面部には、それぞれ、リソグラフィーとプラズマエッチングによって、ゲート５２−１、５２−２が形成される。
【００７３】
次に、イオン注入によって、半導体基板２の表面部には、ヒューズ回路側において、第２導電型の拡散層３−１、３−２（図示しない）が形成され、メモリ回路側において、第２導電型の拡散層５３−１、５３−２、５３−３が形成される。拡散層５３−２は、ゲート５２−１とゲート５２−２との間の半導体基板２の表面部に形成され、ドレインとして使用される。拡散層５３−１、５３−３は、ソースとして使用される。
【００７４】
次に、半導体基板２、拡散層３−１、３−２（図示しない）、５３−１、５３−２、５３−３、ＳｉＯ２膜５１−１、５１−２、ゲート５２−１、５２−２の表面上には、ＳｉＯＮ膜１０が形成される。ＳｉＯＮ膜１０は、不純物が半導体基板２の表面部に入らないように保護膜として使用され、後述の第１、第２、第３プラグ用コンタクトホール、第１、第２コンタクトホールを形成するときのエッチングストッパーとしても使用される。
【００７５】
次に、ＳｉＯＮ膜１０の表面上には、ＳｉＯ２膜４が形成される。この場合、半導体基板２と拡散層３−１、３−２との表面は、ＳｉＯ２膜４によって覆われる。
【００７６】
次に、メモリ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜４の表面からＳｉＯ２膜４、ＳｉＯＮ膜１０を貫通して拡散層５３−１の表面まで、半導体基板２に対して垂直方向に延びる第１プラグ用コンタクトホールが形成される。ＳｉＯ２膜４の表面からＳｉＯ２膜４、ＳｉＯＮ膜１０を貫通して拡散層５３−２の表面まで、半導体基板２に対して垂直方向に延びる第２プラグ用コンタクトホールが形成される。ＳｉＯ２膜４の表面からＳｉＯ２膜４、ＳｉＯＮ膜１０を貫通して拡散層５３−３の表面まで、半導体基板２に対して垂直方向に延びる第３プラグ用コンタクトホールが形成される。
【００７７】
次に、メモリ回路側において、第１、第２、第３プラグ用コンタクトホールには、それぞれ、金属層５４−１、５４−２、５４−３が形成される。第１実施形態では、後述の第１、第２コンタクトホールを形成するため、前述のような第１、第２下部側コンタクトホール（第１、第２下部側金属層）を形成しない。
【００７８】
次に、メモリ回路側において、ＳｉＯ２膜４、金属層５４−１、５４−２、５４−３の表面上には、ＳｉＯＮ膜５が形成される。ＳｉＯＮ膜５は、後述の第１、第２、第３容量用コンタクトホールを形成するときのエッチングストッパーとしても使用される。
【００７９】
次に、ＳｉＯＮ膜５の表面上には、ＳｉＯ２膜６が形成される。この場合、ＳｉＯＮ膜５の表面は、ＳｉＯ２膜６によって覆われる。
【００８０】
次に、メモリ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜６の表面からＳｉＯ２膜６、ＳｉＯＮ膜５を貫通して金属層５４−１の表面まで、半導体基板２に対して垂直方向に延びる第１容量用コンタクトホールが形成される。ＳｉＯ２膜６の表面からＳｉＯ２膜６、ＳｉＯＮ膜５を貫通して金属層５４−２の表面まで、半導体基板２に対して垂直方向に延びる第２容量用コンタクトホールが形成される。ＳｉＯ２膜６の表面からＳｉＯ２膜６、ＳｉＯＮ膜５を貫通して金属層５４−３の表面まで、半導体基板２に対して垂直方向に延びる第３容量用コンタクトホールが形成される。
【００８１】
また、ヒューズ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜６の表面からＳｉＯ２膜６、４、ＳｉＯＮ膜１０を貫通して拡散層３−１の表面まで、半導体基板２に対して垂直方向に延びる第１コンタクトホールが形成される。ＳｉＯ２膜６の表面からＳｉＯ２膜６、４、ＳｉＯＮ膜１０を貫通して拡散層３−２の表面まで、半導体基板２に対して垂直方向に延びる第２コンタクトホールが形成される。
【００８２】
次に、メモリ回路側において、第１、第３容量用コンタクトホールには、それぞれ、容量部５５−１、５５−３が形成され、第２容量用コンタクトホールには、金属層としてビットコンタクト部５５−２が形成される。容量部５５−１、５５−３は、下部電極と、下部電極上に形成された誘電体層と、誘電体層上に形成された上部電極とを含んでいる。
【００８３】
また、ヒューズ回路側において、第１、第２コンタクトホールには、それぞれ、金属層としてコンタクト部７−１、７−２（図示しない）が形成される。
【００８４】
ヒューズ回路側において、ＳｉＯ２膜６の表面上には、コンタクト部７−１とコンタクト部７−２（図示しない）とに渡って、半導体基板２に対して平行に延びるアルミニウム層が形成される。このアルミニウム層は、ヒューズ８として使われる。
【００８５】
次に、ＳｉＯ２膜６、ヒューズ８の表面上には、ＳｉＯ２膜９が形成される。この場合、ＳｉＯ２膜６とヒューズ８の表面は、ＳｉＯ２膜９によって覆われる。
【００８６】
次に、図示しないが、ＳｉＯ２膜９の表面上には、ＳｉＯＮ膜が形成される。この場合、ＳｉＯ２膜９の表面は、ＳｉＯＮ膜によって覆われる。このＳｉＯＮ膜は、外部からの湿度を防止するための耐湿ストッパーとして使用される。
【００８７】
このように、本発明の第１実施形態による半導体装置では、複数のヒューズ回路１−１〜１−６とそれ以外の回路（メモリ回路）とは同時に形成される。このとき、メモリ回路の絶縁層は、ＳｉＯ２膜４、ＳｉＯＮ５、ＳｉＯ２膜６、９の順に、異なる物質の多層構造により形成されるのに対して、複数のヒューズ回路１−１〜１−６の各々の絶縁層は、ＳｉＯ２膜４、６、９の順に、同一の物質により形成される。
【００８８】
例えば、メモリ回路内の複数のメモリセルの各々をテストするために、複数のメモリセルのうちの１つのメモリがアドレスに応じてアクセスされる。上記のアドレスが不良ビットのアドレスを表す場合、上記１つのメモリを冗長メモリセルに置き換えるための不良アドレス情報を複数のヒューズ回路１−１〜１−６に記録する。ここで、複数のヒューズ回路１−１〜１−６のうちのヒューズ回路１０１−６を、上記１つのメモリに対応する特定ヒューズ回路とする。この場合、特定ヒューズ回路１−６のヒューズ８にレーザを照射し、そのヒューズ８を切断することにより、不良アドレス情報を特定ヒューズ回路１−６に記録する。
【００８９】
上述のように、複数のヒューズ回路１−１〜１−６の各々の絶縁層は、ＳｉＯ２膜４、６、９の順に、同一の物質により形成されている。ここで、特定ヒューズ回路１−６のヒューズ８にレーザを照射するときに、特定ヒューズ回路１−６に隣接する隣接ヒューズ回路（ヒューズ回路１−５とする）のコンタクト部７−１、７−２が破壊されない。
【００９０】
この理由について説明する。
【００９１】
特定ヒューズ回路１−６のヒューズ８をレーザによって切断したときの衝撃は、特定ヒューズ回路１−６に隣接する隣接ヒューズ回路１−５に振動として伝わる。この振動によって物質に伝わる波長（振幅・周期）は、その物質の硬さや形状などにより異なる。そこで、本発明では、複数のヒューズ回路１−１〜１−６の各々の絶縁層が同一の物質により形成されているため、ＳｉＯ２膜４、６、９では、振動によって伝わる波長が同じである。
【００９２】
このため、隣接ヒューズ回路１−５のコンタクト部７−１では、ＳｉＯ２膜６に伝わる波長λＳｉＯ２と、ＳｉＯ２膜４に伝わる波長λＳｉＯ２とが同相になる。その結果、コンタクト部７−１のＳｉＯ２膜６とＳｉＯ２膜４との境界部分が受ける応力は、同相の波長λＳｉＯ２、λＳｉＯ２により小さく、上記の境界部分は破壊されない。
【００９３】
以上の説明により、本発明の第１実施形態による半導体装置では、特定ヒューズ回路１−６のヒューズ８をレーザによって切断したときに、隣接ヒューズ回路１−５のコンタクト７−１、７−２が破壊されない。
【００９４】
（第２実施形態）
本発明の第２実施形態による半導体装置では、第１実施形態と重複する説明を省略する。
【００９５】
図５Ａは、本発明の第２実施形態による半導体装置を示す平面図である。図５Ｂは、図５ＡのＸ−Ｘ’断面図であり、図５Ｃは、図５ＡのＹ−Ｙ’断面図である。
【００９６】
複数のヒューズ回路１−１〜１−６の各々は、半導体基板２と、拡散層３−１、３−２と、絶縁膜４、５、６、９、１０、１１と、コンタクト部７−１、７−２と、ヒューズ８とを具備している。絶縁膜４、６、９、１１は、同一の物質であり、絶縁膜５、１０は、絶縁膜４、６、９、１１とは異なる物質である。
【００９７】
図５Ｃに示されるように、半導体基板２の表面部には、拡散層３−１と拡散層３−２とが離れて形成されている。半導体基板２は第１導電型であり、拡散層３−１、３−２は第２導電型である。
【００９８】
半導体基板２の表面部と拡散層３−１、３−２の表面上には、絶縁膜として窒化シリコン膜（ＳｉＯＮ膜）１０が形成されている。ＳｉＯＮ膜１０の表面上には、絶縁膜として酸化シリコン膜（ＳｉＯ２膜）４が形成されている。即ち、ＳｉＯ２膜４は、半導体基板２と拡散層３−１、３−２とを覆っている。
【００９９】
ＳｉＯ２膜４の表面上には、絶縁膜としてＳｉＯ２膜１１が部分的に形成され、ＳｉＯ２膜１１以外の部分に窒化シリコン膜（ＳｉＯＮ膜）５が形成されている。
【０１００】
ＳｉＯ２膜１１とＳｉＯＮ膜５の表面上には、絶縁膜としてＳｉＯ２膜６が形成されている。即ち、ＳｉＯ２膜６は、ＳｉＯ２膜１１とＳｉＯＮ膜５とを覆っている。
【０１０１】
拡散層３−１の表面上には、ＳｉＯ２膜６の表面から絶縁膜６、１１、４、１０を貫通して拡散層３−１の表面まで、半導体基板２に対して垂直方向に延びるコンタクト部７−１が形成されている。
拡散層３−２の表面上には、ＳｉＯ２膜６の表面から絶縁膜６、１１、４、１０を貫通して拡散層３−２の表面まで、半導体基板２に対して垂直に延びるコンタクト部７−２が形成されている。
【０１０２】
ＳｉＯ２膜６上には、コンタクト部７−１とコンタクト部７−２とに渡って、半導体基板２に対して平行に延びるヒューズ８が形成されている。
【０１０３】
ＳｉＯ２膜６の表面部とヒューズ８の表面上には、絶縁膜としてＳｉＯ２膜９が形成されている。即ち、ＳｉＯ２膜９は、ＳｉＯ２膜６とヒューズ８とを覆っている。
【０１０４】
次に、本発明の第２実施形態による半導体装置の製造工程について簡単に説明する。
【０１０５】
図５Ｄは、本発明の第２実施形態による半導体装置の製造方法として、複数のヒューズ回路１−１〜１−６とそれ以外の回路（例示；メモリ回路）の製造工程を示す断面図である。第２実施形態による半導体装置では、複数のヒューズ回路１−１〜１−６とそれ以外の回路（メモリ回路）とは同時に形成される。
【０１０６】
まず、メモリ回路側において、第１導電型の半導体基板２の表面部には、ゲート酸化膜（ＳｉＯ２膜）が形成された後、更にＳｉＯ２膜が堆積され、ＳｉＯ２膜５１−１、５１−２として形成される。ＳｉＯ２膜５１−１、５１−２の表面部には、それぞれ、リソグラフィーとプラズマエッチングによって、ゲート５２−１、５２−２が形成される。
【０１０７】
次に、イオン注入によって、半導体基板２の表面部には、ヒューズ回路側において、第２導電型の拡散層３−１、３−２（図示しない）が形成され、メモリ回路側において、第２導電型の拡散層５３−１、５３−２、５３−３が形成される。拡散層５３−２は、ゲート５２−１とゲート５２−２との間の半導体基板２の表面部に形成され、ドレインとして使用される。拡散層５３−１、５３−３は、ソースとして使用される。
【０１０８】
次に、半導体基板２、拡散層３−１、３−２（図示しない）、５３−１、５３−２、５３−３、ＳｉＯ２膜５１−１、５１−２、ゲート５２−１、５２−２の表面上には、ＳｉＯＮ膜１０が形成される。ＳｉＯＮ膜１０は、不純物が半導体基板２の表面部に入らないように保護膜として使用され、後述の第１、第２、第３プラグ用コンタクトホール、第１、第２コンタクトホールを形成するときのエッチングストッパーとしても使用される。
【０１０９】
次に、ＳｉＯＮ膜１０の表面上には、ＳｉＯ２膜４が形成される。この場合、半導体基板２と拡散層３−１、３−２との表面は、ＳｉＯ２膜４によって覆われる。
【０１１０】
次に、メモリ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜４の表面からＳｉＯ２膜４、ＳｉＯＮ膜１０を貫通して拡散層５３−１の表面まで、半導体基板２に対して垂直方向に延びる第１プラグ用コンタクトホールが形成される。ＳｉＯ２膜４の表面からＳｉＯ２膜４、ＳｉＯＮ膜１０を貫通して拡散層５３−２の表面まで、半導体基板２に対して垂直方向に延びる第２プラグ用コンタクトホールが形成される。ＳｉＯ２膜４の表面からＳｉＯ２膜４、ＳｉＯＮ膜１０を貫通して拡散層５３−３の表面まで、半導体基板２に対して垂直方向に延びる第３プラグ用コンタクトホールが形成される。
【０１１１】
次に、メモリ回路側において、第１、第２、第３プラグ用コンタクトホールには、それぞれ、金属層５４−１、５４−２、５４−３が形成される。第２実施形態では、第１実施形態と同様に、後述の第１、第２コンタクトホールを形成するため、前述のような第１、第２下部側コンタクトホール（第１、第２下部側金属層）を形成しない。
【０１１２】
次に、ＳｉＯ２膜４、金属層５４−１、５４−２、５４−３の表面上には、ＳｉＯＮ膜５が形成される。ＳｉＯＮ膜５は、後述の第１、第２、第３容量用コンタクトホールを形成するときのエッチングストッパーとしても使用される。
【０１１３】
次に、フォトエッチング技術によって、ＳｉＯＮ膜５が選択的に除去される。この場合、ＳｉＯ２膜４の一部が露出される。
【０１１４】
次に、露出されたＳｉＯ２膜４の表面上には、ＳｉＯ２膜１１が形成される。このように、第２実施形態では、ＳｉＯ２膜４の表面には、ＳｉＯ２膜１１が部分的に形成され、ＳｉＯ２膜１１以外の部分にＳｉＯＮ膜５が形成されている。
【０１１５】
次に、ＳｉＯ２膜１１とＳｉＯＮ膜５の表面上には、ＳｉＯ２膜６が形成される。この場合、ＳｉＯ２膜１１とＳｉＯＮ膜５の表面は、ＳｉＯ２膜６によって覆われる。
【０１１６】
次に、メモリ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜６の表面からＳｉＯ２膜６、ＳｉＯＮ膜５を貫通して金属層５４−１の表面まで、半導体基板２に対して垂直方向に延びる第１容量用コンタクトホールが形成される。ＳｉＯ２膜６の表面からＳｉＯ２膜６、ＳｉＯＮ膜５を貫通して金属層５４−２の表面まで、半導体基板２に対して垂直方向に延びる第２容量用コンタクトホールが形成される。ＳｉＯ２膜６の表面からＳｉＯ２膜６、ＳｉＯＮ膜５を貫通して金属層５４−３の表面まで、半導体基板２に対して垂直方向に延びる第３容量用コンタクトホールが形成される。
【０１１７】
また、ヒューズ回路側において、リソグラフィーとドライエッチング技術によって、ＳｉＯ２膜６の表面からＳｉＯ２膜６、１１、４、ＳｉＯＮ膜１０を貫通して拡散層３−１の表面まで、半導体基板２に対して垂直方向に延びる第１コンタクトホールが形成される。ＳｉＯ２膜６の表面からＳｉＯ２膜６、１１、４、ＳｉＯＮ膜１０を貫通して拡散層３−２の表面まで、半導体基板２に対して垂直方向に延びる第２コンタクトホールが形成される。
【０１１８】
次に、メモリ回路側において、第１、第３容量用コンタクトホールには、それぞれ、容量部５５−１、５５−３が形成され、第２容量用コンタクトホールには、金属層としてビットコンタクト部５５−２が形成される。容量部５５−１、５５−３は、下部電極と、下部電極上に形成された誘電体層と、誘電体層上に形成された上部電極とを含んでいる。
【０１１９】
また、ヒューズ回路側において、第１、第２コンタクトホールには、それぞれ、金属層としてコンタクト部７−１、７−２（図示しない）が形成される。
【０１２０】
ヒューズ回路側において、ＳｉＯ２膜６の表面上には、コンタクト部７−１とコンタクト部７−２（図示しない）とに渡って、半導体基板２に対して平行に延びるアルミニウム層が形成される。このアルミニウム層は、ヒューズ８として使われる。
【０１２１】
次に、ＳｉＯ２膜６、ヒューズ８の表面上には、ＳｉＯ２膜９が形成される。この場合、ＳｉＯ２膜６とヒューズ８の表面は、ＳｉＯ２膜９によって覆われる。
【０１２２】
次に、図示しないが、ＳｉＯ２膜９の表面上には、ＳｉＯＮ膜が形成される。この場合、ＳｉＯ２膜９の表面は、ＳｉＯＮ膜によって覆われる。このＳｉＯＮ膜は、外部からの湿度を防止するための耐湿ストッパーとして使用される。
【０１２３】
本発明の第２実施形態による半導体装置では、複数のヒューズ回路１−１〜１−６とそれ以外の回路（メモリ回路）とは同時に形成される。このとき、メモリ回路の絶縁層は、ＳｉＯ２膜４、ＳｉＯＮ５、ＳｉＯ２膜６、９の順に、異なる物質の多層構造により形成されるのに対して、複数のヒューズ回路１−１〜１−６の各々の絶縁層は、ＳｉＯ２膜４、１１、６、９の順に、同一の物質により形成される。
【０１２４】
特定ヒューズ回路１−６のヒューズ８をレーザによって切断したときの衝撃は、特定ヒューズ回路１−６に隣接する隣接ヒューズ回路１−５に振動として伝わる。この振動によって物質に伝わる波長（振幅・周期）は、その物質の硬さや形状などにより異なる。そこで、本発明では、複数のヒューズ回路１−１〜１−６の各々の絶縁層が同一の物質により形成されているため、ＳｉＯ２膜４、１１、６、９では、振動によって伝わる波長が同じである。
【０１２５】
このため、隣接ヒューズ回路１−５のコンタクト部７−１では、ＳｉＯ２膜６に伝わる波長λＳｉＯ２と、ＳｉＯ２膜１１に伝わる波長λＳｉＯ２とが同相になる。その結果、コンタクト部７−１のＳｉＯ２膜６とＳｉＯ２膜１１との第１境界部分が受ける応力は、同相の波長λＳｉＯ２、λＳｉＯ２により小さく、上記の第１境界部分は破壊されない。
【０１２６】
同様に、隣接ヒューズ回路１−５のコンタクト部７−１では、ＳｉＯ２膜１１に伝わる波長λＳｉＯ２と、ＳｉＯ２膜６に伝わる波長λＳｉＯ２とが同相になる。その結果、コンタクト部７−１のＳｉＯ２膜１１とＳｉＯ２膜６との第２境界部分が受ける応力は、同相の波長λＳｉＯ２、λＳｉＯ２により小さく、上記の第２境界部分は破壊されない。
【０１２７】
以上の説明により、本発明の第２実施形態による半導体装置では、第１実施形態と同様に、特定ヒューズ回路１−６のヒューズ８をレーザによって切断したときに、隣接ヒューズ回路１−５のコンタクト７−１、７−２が破壊されない。
【０１２８】
（第３実施形態）
本発明の第３実施形態による半導体装置では、第１、第２実施形態と重複する説明を省略する。
【０１２９】
図６Ａは、本発明の第３実施形態による半導体装置を示す平面図である。図６Ｂは、図６ＡのＸ−Ｘ’断面図であり、図６Ｃは、図６ＡのＹ−Ｙ’断面図である。複数のヒューズ回路１−１〜１−６の各々は、半導体基板２と、拡散層３−１、３−２と、絶縁膜４、５、６、９、１０、１１と、コンタクト部７−１、７−２と、ヒューズ８とを具備している。
【０１３０】
そこで、本発明の第３実施形態による半導体装置では、図６Ａに示されるように、複数のヒューズ回路１−１〜１−６の各々のＳｉＯ２膜１１は、コンタクト部７−１が貫通する部分１１−１と、コンタクト部７−２が貫通する部分１１−２とを有している。
【０１３１】
また、複数のヒューズ回路１−１〜１−６のうちの、列方向に配置されるヒューズ回路１−１〜１−３の部分１１−１は、１列目のヒューズ回路１−１から最終列目のヒューズ回路１−３までこの順に隣接している。上記列方向に配置されるヒューズ回路１−１〜１−３の部分１１−２は、１列目のヒューズ回路１−１から最終列目のヒューズ回路１−３までこの順に隣接している。
【０１３２】
また、複数のヒューズ回路１−１〜１−６のうちの、列方向に配置されるヒューズ回路１−４〜１−６の部分１１−１は、１列目のヒューズ回路１−４から最終列目のヒューズ回路１−６までこの順に隣接している。上記列方向に配置されるヒューズ回路１−４〜１−６の部分１１−２は、１列目のヒューズ回路１−４から最終列目のヒューズ回路１−６までこの順に隣接している。
【０１３３】
このように、複数のヒューズ回路１−１〜１−６とそれ以外の回路とを同時に形成するために、ＳｉＯ２膜１１は、ＳｉＯ２膜４とＳｉＯ２膜６との間に部分的に形成され、ＳｉＯＮ膜５は、ＳｉＯ２膜４とＳｉＯ２膜６との間のＳｉＯ２膜１１以外の部分に形成されている。
【０１３４】
以上の説明により、本発明の第３実施形態による半導体装置では、第１、第２実施形態と同様に、特定ヒューズ回路１−６のヒューズ８をレーザによって切断したときに、隣接ヒューズ回路１−５のコンタクト７−１、７−２が破壊されない。
【０１３５】
（第４実施形態）
本発明の第４実施形態による半導体装置では、第１〜第３実施形態と重複する説明を省略する。
【０１３６】
図７Ａは、本発明の第３実施形態による半導体装置を示す平面図である。図７Ｂは、図７ＡのＸ−Ｘ’断面図であり、図７Ｃは、図７ＡのＹ−Ｙ’断面図である。複数のヒューズ回路１−１〜１−６の各々は、半導体基板２と、拡散層３−１、３−２と、絶縁膜４、５、６、９、１０、１１と、コンタクト部７−１、７−２と、ヒューズ８とを具備している。
【０１３７】
そこで、本発明の第４実施形態による半導体装置では、図７Ａに示されるように、複数のヒューズ回路１−１〜１−６の各々のＳｉＯ２膜１１は、コンタクト部７−１が貫通する部分１１−１と、コンタクト部７−２が貫通する部分１１−２とに渡って延びている。
【０１３８】
また、複数のヒューズ回路１−１〜１−６のうちの、行方向に配置されるヒューズ回路１−１、１−４のＳｉＯ２膜１１は、１行目のヒューズ回路１−１から最終行目のヒューズ回路１−４までこの順に隣接している。
【０１３９】
また、複数のヒューズ回路１−１〜１−６のうちの、行方向に配置されるヒューズ回路１−２、１−５のＳｉＯ２膜１１は、１行目のヒューズ回路１−２から最終行目のヒューズ回路１−５までこの順に隣接している。
【０１４０】
また、複数のヒューズ回路１−１〜１−６のうちの、行方向に配置されるヒューズ回路１−３、１−６のＳｉＯ２膜１１は、１行目のヒューズ回路１−３から最終行目のヒューズ回路１−６までこの順に隣接している。
【０１４１】
このように、複数のヒューズ回路１−１〜１−６とそれ以外の回路とを同時に形成するために、ＳｉＯ２膜１１は、ＳｉＯ２膜４とＳｉＯ２膜６との間に部分的に形成され、ＳｉＯＮ膜５は、ＳｉＯ２膜４とＳｉＯ２膜６との間のＳｉＯ２膜１１以外の部分に形成されている。
【０１４２】
以上の説明により、本発明の第４実施形態による半導体装置では、第１〜第３実施形態と同様に、特定ヒューズ回路１−６のヒューズ８をレーザによって切断したときに、隣接ヒューズ回路１−５のコンタクト７−１、７−２が破壊されない。
【０１４３】
（第５実施形態）
本発明の第５実施形態による半導体装置では、第１〜第４実施形態と重複する説明を省略する。
【０１４４】
図８Ａは、本発明の第３実施形態による半導体装置を示す平面図である。図８Ｂは、図８ＡのＸ−Ｘ’断面図であり、図８Ｃは、図８ＡのＹ−Ｙ’断面図である。複数のヒューズ回路１−１〜１−６の各々は、半導体基板２と、拡散層３−１、３−２と、絶縁膜４、５、６、９、１０、１１と、コンタクト部７−１、７−２と、ヒューズ８とを具備している。
【０１４５】
そこで、本発明の第５実施形態による半導体装置では、図８Ａに示されるように、複数のヒューズ回路１−１〜１−６の各々のＳｉＯ２膜１１は、コンタクト部７−１が貫通する部分１１−１と、コンタクト部７−２が貫通する部分１１−２とに渡って延びている。
【０１４６】
このように、複数のヒューズ回路１−１〜１−６とそれ以外の回路とを同時に形成するために、ＳｉＯ２膜１１は、ＳｉＯ２膜４とＳｉＯ２膜６との間に部分的に形成され、ＳｉＯＮ膜５は、ＳｉＯ２膜４とＳｉＯ２膜６との間のＳｉＯ２膜１１以外の部分に形成されている。
【０１４７】
以上の説明により、本発明の第５実施形態による半導体装置では、第１〜第４実施形態と同様に、特定ヒューズ回路１−６のヒューズ８をレーザによって切断したときに、隣接ヒューズ回路１−５のコンタクト７−１、７−２が破壊されない。
【０１４８】
（第６実施形態）
本発明の第６実施形態による半導体装置では、第１〜第５実施形態と重複する説明を省略する。
【０１４９】
図９Ａは、本発明の第３実施形態による半導体装置を示す平面図である。図９Ｂは、図９ＡのＸ−Ｘ’断面図であり、図９Ｃは、図９ＡのＹ−Ｙ’断面図である。複数のヒューズ回路１−１〜１−６の各々は、半導体基板２と、拡散層３−１、３−２と、絶縁膜４、５、６、９、１０、１１と、コンタクト部７−１、７−２と、ヒューズ８とを具備している。
【０１５０】
そこで、本発明の第６実施形態による半導体装置では、図９Ａに示されるように、複数のヒューズ回路１−１〜１−６の各々のＳｉＯ２膜１１は、コンタクト部７−１が貫通する部分１１−１と、コンタクト部７−２が貫通する部分１１−２とを有している。
【０１５１】
このように、複数のヒューズ回路１−１〜１−６とそれ以外の回路とを同時に形成するために、ＳｉＯ２膜１１は、ＳｉＯ２膜４とＳｉＯ２膜６との間に部分的に形成され、ＳｉＯＮ膜５は、ＳｉＯ２膜４とＳｉＯ２膜６との間のＳｉＯ２膜１１以外の部分に形成されている。
【０１５２】
以上の説明により、本発明の第６実施形態による半導体装置では、第１〜第５実施形態と同様に、特定ヒューズ回路１−６のヒューズ８をレーザによって切断したときに、隣接ヒューズ回路１−５のコンタクト７−１、７−２が破壊されない。
【図面の簡単な説明】
【０１５３】
【図１Ａ】図１Ａは、従来の半導体装置を示す平面図である。
【図１Ｂ】図１Ｂは、図１ＡのＸ−Ｘ’断面図である。
【図１Ｃ】図１Ｃは、図１ＡのＹ−Ｙ’断面図である。
【図１Ｄ】図１Ｄは、従来の半導体装置の製造方法として、複数のヒューズ回路１０１−１〜１０１−６とそれ以外の回路（メモリ回路）の製造工程を示す断面図である。
【図２Ａ】図２Ａは、従来の半導体装置を示す平面図である（レーザ照射時）。
【図２Ｂ】図２Ｂは、図１ＡのＸ−Ｘ’断面図である。
【図２Ｃ】図２Ｃは、図１ＡのＹ−Ｙ’断面図である。
【図３】図３は、従来の半導体装置の問題点を説明するための図である。
【図４Ａ】図４Ａは、本発明の第１実施形態による半導体装置を示す平面図である。
【図４Ｂ】図４Ｂは、図４ＡのＸ−Ｘ’断面図である。
【図４Ｃ】図４Ｃは、図４ＡのＹ−Ｙ’断面図である。
【図４Ｄ】図４Ｄは、本発明の第１実施形態による半導体装置の製造方法として、複数のヒューズ回路１−１〜１−６とそれ以外の回路（メモリ回路）の製造工程を示す断面図である。
【図５Ａ】図５Ａは、本発明の第２実施形態による半導体装置を示す平面図である。
【図５Ｂ】図５Ｂは、図５ＡのＸ−Ｘ’断面図である。
【図５Ｃ】図５Ｃは、図５ＡのＹ−Ｙ’断面図である。
【図５Ｄ】図５Ｄは、本発明の第２実施形態による半導体装置の製造方法として、複数のヒューズ回路１−１〜１−６とそれ以外の回路（メモリ回路）の製造工程を示す断面図である。
【図６Ａ】図６Ａは、本発明の第３実施形態による半導体装置を示す平面図である。
【図６Ｂ】図６Ｂは、図６ＡのＸ−Ｘ’断面図である。
【図６Ｃ】図６Ｃは、図６ＡのＹ−Ｙ’断面図である。
【図７Ａ】図７Ａは、本発明の第４実施形態による半導体装置を示す平面図である。
【図７Ｂ】図７Ｂは、図７ＡのＸ−Ｘ’断面図である。
【図７Ｃ】図７Ｃは、図７ＡのＹ−Ｙ’断面図である。
【図８Ａ】図８Ａは、本発明の第５実施形態による半導体装置を示す平面図である。
【図８Ｂ】図８Ｂは、図８ＡのＸ−Ｘ’断面図である。
【図８Ｃ】図８Ｃは、図８ＡのＹ−Ｙ’断面図である。
【図９Ａ】図９Ａは、本発明の第６実施形態による半導体装置を示す平面図である。
【図９Ｂ】図９Ｂは、図９ＡのＸ−Ｘ’断面図である。
【図９Ｃ】図９Ｃは、図９ＡのＹ−Ｙ’断面図である。
【符号の説明】
【０１５４】
１−１〜１−６    ヒューズ回路
２    半導体基板
３−１    拡散層（第１拡散層）
３−２    拡散層（第２拡散層）
４    ＳｉＯ２膜（第１絶縁膜）
５    ＳｉＯＮ膜（第４絶縁膜）
６    ＳｉＯ２膜（第２絶縁膜）
７−１    コンタクト部（第１コンタクト部）
７−２    コンタクト部（第２コンタクト部）
８    ヒューズ（アルミニウム層）
９    ＳｉＯ２膜
１０    ＳｉＯＮ膜
１１    ＳｉＯ２膜（第３絶縁膜）
１１−１    部分（第１部分）
１１−２    部分（第２部分）
５１−１、５１−２    ＳｉＯ２膜
５２−１、５２−２    ゲート
５３−１、５３−３    拡散層（ソース）
５３−２    拡散層（ドレイン）
５４−１〜５４−３    金属層
５５−１、５５−３    容量部
５５−２    ビットコンタクト部
１０１−１〜１０１−６    ヒューズ回路
１０２    半導体基板
１０３−１、１０３−２    拡散層
１０４、１０６、１０９    ＳｉＯ２膜
１０５、１１０    ＳｉＯＮ膜
１０７−１、１０７−２    コンタクト部
１０８    ヒューズ（アルミニウム層）
１１１    第１境界部分（故障箇所）
１１２    第２境界部分（故障箇所）
【図１Ａ】
2008130580.tif 000003
【図１Ｂ】
2008130580.tif 000004
【図１Ｃ】
2008130580.tif 000005
【図１Ｄ】
2008130580.tif 000006
【図２Ａ】
2008130580.tif 000007
【図２Ｂ】
2008130580.tif 000008
【図２Ｃ】
2008130580.tif 000009
【図３】
2008130580.tif 000010
【図４Ａ】
2008130580.tif 000011
【図４Ｂ】
2008130580.tif 000012
【図４Ｃ】
2008130580.tif 000013
【図４Ｄ】
2008130580.tif 000014
【図５Ａ】
2008130580.tif 000015
【図５Ｂ】
2008130580.tif 000016
【図５Ｃ】
2008130580.tif 000017
【図５Ｄ】
2008130580.tif 000018
【図６Ａ】
2008130580.tif 000019
【図６Ｂ】
2008130580.tif 000020
【図６Ｃ】
2008130580.tif 000021
【図７Ａ】
2008130580.tif 000022
【図７Ｂ】
2008130580.tif 000023
【図７Ｃ】
2008130580.tif 000024
【図８Ａ】
2008130580.tif 000025
【図８Ｂ】
2008130580.tif 000026
【図８Ｃ】
2008130580.tif 000027
【図９Ａ】
2008130580.tif 000028
【図９Ｂ】
2008130580.tif 000029
【図９Ｃ】
2008130580.tif 000030