(57)【要約】【課題】  読み出し不良を招くことなく、記憶データの高速読み出しを可能にする。【解決手段】  直列に接続された複数のメモリトランジスタ１１を含むメモリトランジスタ群１０と、前記メモリトランジスタ１１のデータが出力されるデータ読み出し線１６と、前記データ読み出し線１６を第１の電位にプリチャージするプリチャージ用トランジスタ１２と、前記データ読み出し線１６に接続されたセンスアンプ１７と、前記データ読み出し線１６に接続され、前記センスアンプ１７の出力によって制御された第１のレベル保持用トランジスタ２２と、前記第１のレベル保持用トランジスタ２２と前記第１の電位の間に接続された第２のレベル保持用トランジスタ２１と、前記プリチャージ用トランジスタ１２によるプリチャージが終了し、前記メモリトランジスタ１１の出力が確定後に、前記第２のレベル保持用トランジスタ２１をオンさせるための遅延信号を発生する遅延回路３２と、を有することを特徴とする。【選択図】  図１
2008251162.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数のメモリトランジスタを含むメモリトランジスタ群と、
前記メモリトランジスタのデータが出力されるデータ読み出し線と、
前記データ読み出し線を第１の電位にプリチャージするプリチャージ用トランジスタと、
前記データ読み出し線に接続されたセンスアンプと、
前記データ読み出し線に接続され、前記センスアンプの出力によって制御された第１のレベル保持用トランジスタと、
前記第１のレベル保持用トランジスタと前記第１の電位の間に接続された第２のレベル保持用トランジスタと、
前記プリチャージ用トランジスタによるプリチャージが終了し、前記メモリトランジスタの出力が確定後に、前記第２のレベル保持用トランジスタをオンさせるための遅延信号を発生する遅延回路と、を有することを特徴とする半導体記憶装置のデータ読み出し方法。
【請求項２】
前記遅延回路は、前記メモリトランジスタのデータが前記データ読み出し線に出力され、前記第１のレベル保持用トランジスタがオフした後に、前記第２のレベル保持用トランジスタをオンさせる遅延信号を発生することを特徴とする請求項１記載の半導体記憶装置のデータ読み出し方法。
【請求項３】
前記遅延回路は、前記メモリトランジスタと同構造の直列に接続された複数のトランジスタを含むことを特徴とする請求項１又は請求項２記載の半導体記憶装置のデータ読み出し方法。
【請求項４】
前記遅延回路は、インバータと、このインバータの出力に接続された容量を有することを特徴とする請求項３記載の半導体記憶装置のデータ読み出し方法。
【請求項５】
前記センスアンプの出力に応じて前記データ読み出し線を第２の電位に高速設定するための第３のレベル保持用トランジスタを有することを特徴とする請求項１記載の半導体記憶装置のデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のデータ読み出し方法に関し、特に読み出し専用メモリであるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
マスクＲＯＭ（Ｍａｓｋ  ＲＯＭ）は、マスクを用いて半導体製造工程の中でプログラムを書き込むタイプのＲＯＭである。プログラム書き込み方式には、拡散層プログラム方式、イオン注入プログラム方式、コンタクトプログラム方式等がある。一般に、イオン注入プログラム方式によるマスクＲＯＭは、他のプログラム方式によるマスクＲＯＭに比して、１ビット当りの面積を小さくできる。特に、複数のメモリトランジスタを直列に接続して成るメモリトランジスタ群を有するマスクＲＯＭ（以下、縦積み型ＲＯＭという）の１ビット当りの面積は非常に小さい。
【０００３】
図４（ａ），（ｂ）はそのような縦積み型ＲＯＭの等価回路図である。メモリトランジスタ群１０は、直列接続された４つのＰチャネル型のメモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄで構成されている。メモリトランジスタ群１０はビット線ＢＬに接続されている。メモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄのゲートにはワード線が接続されている。ワード線には不図示の行デコーダの出力が供給される。
【０００４】
これらのメモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄはマスクを用いた選択的なイオン注入により、エンハンスメント型かデプレッション型か、どちらか一方に切り換えられる。これにより、メモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄ毎に１ビットのプログラムデータが書き込まれる。この例では、メモリトランジスタ１Ｂ，１Ｄがデプレッション型、メモリトランジスタ１Ａ，１Ｃがエンハンスメント型であるとする。エンハンスメント型のトランジスタは通常のしきい値を有している。デプレッション型のトランジスタはチャネルにソース・ドレインと同じタイプの不純物がイオン注入されるため、ゲート電圧にかかわらず、常にオンしている。
【０００５】
そして、プログラムデータを読み出すには、先ず、プリチャージ信号ＰＣをハイレベルにして、プリチャージ用トランジスタ２（Ｎチャネル型ＭＯＳトランジスタ）をオンさせ、Ｐチャネル型の読み出し電源供給用トランジスタ３をオフさせる。このとき、すべてのワード線はロウレベルになり、メモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄはすべてオンする。
【０００６】
その後、プリチャージ信号ＰＣをロウレベルに変化させ、Ｐチャネル型の読み出し電源供給用トランジスタ３をオンさせ、プリチャージ用トランジスタ２をオフさせる。そして、選択されたメモリトランジスタに対応するワード線のみハイレベルに変化させ、他のワード線をロウレベルに維持する。これによりデータの読み出しが開始する。
【０００７】
図４（ａ）に示すように、メモリトランジスタ１Ａが選択された場合、そのワード線がハイレベルとなる。メモリトランジスタ１Ａはエンハンスメント型のためオフする。すると、プリチャージ用トランジスタ２に接続されたデータ読み出し線６はロウレベル（０Ｖ）を維持する。そして、このロウレベルの記憶データ（「０」）は、センスアンプ８を通して、ラッチ回路１９にラッチされる。レベル保持回路７はインバータから成るセンスアンプ８とＮチャネル型のロウレベル保持用トランジスタ９とで構成されている。レベル保持回路７はデータ読み出し線６のプリチャージレベル（０Ｖ）を安定に保持するための回路である。ロウレベル保持用トランジスタ９のゲートにはセンスアンプ８の出力が印加され、そのドレインはデータ読み出し線６に接続され、そのソースは接地されている。
【０００８】
一方、図４（ｂ）に示すように、メモリトランジスタ１Ｂが選択された場合、そのワード線がハイレベルとなる。メモリトランジスタ１Ｂはデプレッション型のためオンしている。他のメモリトランジスタ１Ａ，１Ｃ，１Ｄについてはゲートがロウレベルのため、すべてオンする。したがって、読み出し電源供給用トランジスタ３から、メモリトランジスタ群１０及び列デコーダ４を通して充電電流Ｉが流れ、データ読み出し線６はロウレベルからハイレベルに変化する。そして、このハイレベルの記憶データ（「１」）はセンスアンプ８によって増幅され、ラッチ回路１９にラッチされる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、レベル保持回路７を設けると、メモリトランジスタからハイレベルの記憶データ「１」を読み出す際に、レベルの引き合いが生じてしまう。つまり、前記充電電流Ｉはデータ読み出し線６をハイレベルに上げようとするが、一方で、読み出し初期にはロウレベル保持用トランジスタ９がオンしているため、このロウレベル保持用トランジスタ９に流れる電流はデータ読み出し線６をロウレベルに下げようとする。このため、データ読み出し線６の電位が上がるのに時間がかかり、ハイレベルの記憶データ「１」の読み出し速度が低下してしまう。そこで、従来はロウレベル保持用トランジスタ９のインピーダンスを大きく設計していた。
【００１０】
ところが、ロウレベル保持用トランジスタ９のインピーダンスを大きくすると、ロウレベルの記憶データ「０」を読み出す場合に、ロウレベル保持機能が弱くなる、そのため、選択されたメモリトランジスタ１Ａにリークがあると、データ読み出し線６に電流が流れ込み、ロウレベルがハイレベルに化けてしまうという問題があった。
【００１１】
また、ロウレベル保持用トランジスタ９のインピーダンスを大きくすると、そのゲート面積も大きくなるため、ロウレベル保持用トランジスタ９がオンすると、データ読み出し線６に大きなゲート酸化膜容量が付加される。したがって、ハイレベルの記憶データ「１」を読み出す時（ロウレベル保持用トランジスタ９はオン状態）、データ読み出し線６がロウレベルからハイレベルに変化する時間が長くなり、つまり高速読み出しができなくなる。
【課題を解決するための手段】
【００１２】
本発明の半導体記憶装置のデータ読み出し方法は、直列に接続された複数のメモリトランジスタを含むメモリトランジスタ群と、前記メモリトランジスタのデータが出力されるデータ読み出し線と、前記データ読み出し線を第１の電位にプリチャージするプリチャージ用トランジスタと、前記データ読み出し線に接続されたセンスアンプと、前記データ読み出し線に接続され、前記センスアンプの出力によって制御された第１のレベル保持用トランジスタと、前記第１のレベル保持用トランジスタと前記第１の電位の間に接続された第２のレベル保持用トランジスタと、前記プリチャージ用トランジスタによるプリチャージが終了し、前記メモリトランジスタの出力が確定後に、前記第２のレベル保持用トランジスタをオンさせるための遅延信号を発生する遅延回路と、を有することを特徴とするものである。
【００１３】
また、前記遅延回路は、前記メモリトランジスタのデータが前記データ読み出し線に出力され、前記第１のレベル保持用トランジスタがオフした後に、前記第２のレベル保持用トランジスタをオンさせる遅延信号を発生することを特徴とするものである。
【００１４】
更に、前記遅延回路は、前記メモリトランジスタと同構造の直列に接続された複数のトランジスタを含むことを特徴とするものである。
【００１５】
また、前記遅延回路は、インバータと、このインバータの出力に接続された容量を有することを特徴とするものである。
【００１６】
更に、前記センスアンプの出力に応じて前記データ読み出し線を第２の電位に高速設定するための第３のレベル保持用トランジスタを有することを特徴とするものである。
【発明の効果】
【００１７】
本発明の半導体記憶装置のデータ読み出し方法によれば、読み出しエラーを招くことなく、高速読み出しが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体記憶装置のデータ読み出し方法に係る第１の実施形態について図面を参照しながら説明する。
【００１９】
図１はこの半導体記憶装置の概略的な等価回路図である。尚、縦積みＲＯＭのプログラム方法については、従来技術と同様であり、重複した説明を避けるために、ここでの説明は省略する。
【００２０】
図１において、１は複数のメモリトランジスタ１１（Ｐチャネル型ＭＯＳトランジスタ）が直列接続されて成るメモリトランジスタ群である。メモリトランジスタ群１０はビット線ＢＬに接続されている。１２はプリチャージ信号ＰＣがゲートに入力されるプリチャージ用トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）で、１３は同じくプリチャージ信号ＰＣがゲート入力される読み出し電源供給用トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）である。ここで、プリチャージ用トランジスタ１２はデータ読み出し線１６を０Ｖにディスチャージするため、プリディスチャージ用トランジスタであるが、本明細書では広い意味で、プリチャージ用トランジスタと呼ぶことにする。
【００２１】
１４はメモリトランジスタ群１０に直列接続された列デコーダ１４で、複数のＰチャネル型ＭＯＳトランジスタ１５が直列接続されて構成されている。それらのＭＯＳトランジスタ１５には、列アドレスデータが印加される。
【００２２】
１６はプリチャージ用トランジスタ１２及び列デコーダ１４が接続されるデータ読み出し線である。１７はこのデータ読み出し線１６を通して伝達される前記縦積みメモリトランジスタ群１０内の記憶データ（「０」，「１」）を増幅するセンスアンプで、１８はこのセンスアンプ１７により増幅された記憶データを一時保持するラッチ回路である。
【００２３】
２０は改良されたレベル保持回路である。このレベル保持回路２０は、そのゲートにセンスアンプ１７の出力が印加され、そのドレインが、データ読み出し線１６のノードＡに接続されて成る第１のロウレベル保持用トランジスタ２２（Ｎチャネル型ＭＯＳトランジスタ）と、この第１のロウレベル保持用トランジスタ２２と直列に接続され、そのゲートに後述する遅延回路３２の出力信号が入力され第２のロウレベル保持用トランジスタ２１（Ｎチャネル型ＭＯＳトランジスタ）と、から構成されている。第２のロウレベル保持用トランジスタ２１のソースはプリチャージ電位と同じ接地電位（０Ｖ）に接続されている。
【００２４】
このレベル保持回路２０は、プリチャージ用トランジスタ１２がオン状態からオフ状態に変化し、メモリトランジスタ１１からのデータ読み出しが開始された後、一定時間遅れて第２のロウレベル保持用トランジスタ２１がオンし、レベル保持回路２０が機能するようにした。その一定時間遅れた信号を遅延回路３２で作成している。この信号はプリチャージ信号がロウレベルに変化した後に、一定時間だけ遅れてハイレベルに立ち上がる信号である。好ましくは、その信号はメモリトランジスタ群１０からデータ読みだし線１６に出力されるデータが確定した後に、ハイレベルに立ち上がることである。
【００２５】
以下、この半導体記憶装置の読み出し動作について説明する。いま、プリチャージ用トランジスタ１２がオン状態からオフ状態に変化したとする。また、ワード線ＷＬのレベルは確定し、列デコーダ１４も導通しているものとする。
【００２６】
まず、メモリトランジスタ１１からロウレベルの記憶データ（「０」）を読み出す場合を考える。この場合、データ読み出し線１６は、従来例と同様にプリチャージ用トランジスタ１２により、ロウレベルにディスチャージされている。このレベル保持回路２０において、ロウレベルの電位がセンスアンプ１７によりハイレベルの電位に変換され、このハイレベルの電位を受けて第１のロウレベル保持用トランジスタ２２がオンする。そして、その後遅延回路３２からの信号（ハイレベルの信号）を受けた第２のロウレベル保持用トランジスタ２１がオンする。これにより、レベル保持回路２０のロウレベル保持動作が開始し、データ読み出し線１６のロウレベルの電位が保持される。
【００２７】
また、メモリトランジスタ１１からハイレベルの記憶データ（「１」）を読み出す場合を考える。この場合、読み出し開始時に保持回路２０の第１のロウレベル保持用トランジスタ２２はオンしているが、第２のロウレベル保持用トランジスタ２１は未だオフしている。すると、メモリトランジスタ１１からビット線ＢＬ、列デコーダ１４を経由してデータ読み出し線１６にハイレベルの記憶データ（「１」）が出力される。そして、保持回路２０のロウレベル保持機能が動作開始しない状態で、データ読み出し線１６が高速にハイレベルに立ち上がり、これを受けてセンスアンプ１７の出力がロウレベルに変化する。ここで、ハイレベルの記憶データ（「１」）が確定する。
【００２８】
すると、これを受けて、第１のロウレベル保持用トランジスタ２２がオフする。従って、その後、遅延回路３２からの信号（ハイレベルの信号）によって第２のロウレベル保持用トランジスタ２１がオンしても、第１のロウレベル保持用トランジスタ２２はすでにオフ状態であるため、保持回路２０のロウレベル保持機能は結局働かない。したがって、第１のロウレベル保持用トランジスタ２２、第２のロウレベル保持用トランジスタ２１のインピーダンスを小さくしても、ハイレベルの記憶データ（「１」）の読み出し速度を向上することができる。
【００２９】
また、第１のロウレベル保持用トランジスタ２２、第２のロウレベル保持用トランジスタ２１のインピーダンスを小さくできる結果、ロウレベルの記憶データ「０」読み出し時の、ロウレベル保持機能を高めることができる。
【００３０】
次に、レベル保持回路２０を構成する第２のロウレベル保持用トランジスタ２１に出力信号を供給する遅延回路３２の構成について図２を参照しながら説明する。図２（ａ）は遅延回路３２を含めた半導体記憶装置のブロック図で、図２（ｂ）は遅延回路３２の等価回路図である。
【００３１】
図２（ａ）に示すように、この半導体記憶装置は、複数のメモリトランジスタ群１０が配列されて成るＲＯＭマトリクス部１００と、ＲＯＭマトリクスの所定の番地をアクセスするデコーダ３０と、ＲＯＭマトリクス部１００に隣接して配置された遅延回路３２を有している。デコーダ３０には列デコーダと行デコーダが含まれる。
【００３２】
遅延回路３２の構成は以下の通りである。メモリトランジスタ群から成る第１の遅延回路、これに直列接続された第２の遅延回路から成る。
【００３３】
まず、第１の遅延回路について説明する。ＭＯＳトランジスタ群１０Ａは、図１のメモリトランジスタ群１０と同様に、複数のＰチャネル型ＭＯＳトランジスタ１１Ａが直列接続されて成る。そのトランジスタ数は、メモリトランジスタ群１０よりも大きな遅延時間を得るために、メモリトランジスタ群１０のトランジスタ数よりも多いことが好ましい。Ｐチャネル型ＭＯＳトランジスタ１１Ａは、エンハンスメント型でも、デプレッション型でもよい。
【００３４】
このＭＯＳトランジスタ群１０Ａはビット線ＢＬに接続され、さらに図１の列デコーダ１４に対応したＭＯＳトランジスタ群１４Ａと直列に接続されている。ＭＯＳトランジスタ群１４Ａは複数のＰチャネル型ＭＯＳトランジスタ１５Ａが直列接続されて構成されている。
【００３５】
そして、ＭＯＳトランジスタ群１０Ａ及びＭＯＳトランジスタ群１４Ａの各ＭＯＳトランジスタのゲートには共通に接地電圧（０Ｖ）が供給され、これらのトランジスタ群は常時オンするように設定されている。また、プリチャージ用トランジスタ１２Ａ（Ｎチャネル型ＭＯＳトランジスタ）は、ＭＯＳトランジスタ群１４Ａの一端（ノードＢ）に接続されている。プリチャージ用トランジスタ１２Ｂ（Ｎチャネル型ＭＯＳトランジスタ）は、ＭＯＳトランジスタ群１４ＡとＭＯＳトランジスタ群１０Ａの接続点（ノードＣ）に接続されている。また、電源供給用トランジスタ１３Ａ（Ｐチャネル型ＭＯＳトランジスタ）がＭＯＳトランジスタ群１０Ａの端に接続されている。そして、これらのプリチャージ用トランジスタ１２Ａ，１２Ｂ及び電源供給用トランジスタ１３Ａのゲートにはプリチャージ信号ＰＣが印加されている。
【００３６】
また、図示しないが、トランジスタ群１４Ａの一端（ノードＢ）は、データ読み出し線１６に相当し、ダミーのセンスアンプ１７，ダミーのレベル保持回路２０が接続されている。これにより、ノードＢには図１のデータ読み出し線１６の有する寄生容量と同じ寄生容量が付加される。
【００３７】
次に、第２の遅延回路４０について説明する。この第２の遅延回路４０は、インバータとその出力に容量が接続された複数段のインバーターチェーンから構成されている。その段数を増加させれば、より大きな遅延時間を得ることができる。トランジスタ群１４Ａの一端（ノードＢ）には、この第２の遅延回路４０が接続されている。第２の遅延回路４０の出力は、レベル保持回路２０の第２のロウレベル保持用トランジスタ２１のゲートに接続されている。
【００３８】
次に、この遅延回路３２の動作を説明する。まず、プリチャージ信号ＰＣがハイレベルに設定されると、プリチャージ用トランジスタ１２Ａ，１２Ｂがオンし、電源供給用トランジスタ１３Ａがオフする。これにより、ノードＢ、Ｃは接地電圧（０Ｖ）に設定される。このとき、図１のプリチャージ用トランジスタ１２、電源供給用トランジスタ１３についても同様に動作する。
【００３９】
そして、プリチャージ信号ＰＣはロウレベルに変化し、プリチャージが終了すると、図１のメモリトランジスタ群１０からのデータの読み出しが開始する。このとき遅延回路３２では、電源供給用トランジスタ１３Ａがオンし、この電源供給用トランジスタ１３Ａから、上記のＭＯＳトランジスタ群１０Ａ、ＭＯＳトランジスタ群１４Ａに電流が流れる。これにより、ノードＢ、Ｃの電位は０Ｖから上昇を開始する。
【００４０】
このとき、ＭＯＳトランジスタ群１０Ａは、メモリトランジスタ群１０よりトランジスタ数が多ければ、その分、ノードＢ、Ｃの立ち上がりは遅れる。また、プリチャージ用トランジスタ１２Ａに加えて、プリチャージ用トランジスタ１２Ｂを設けたので、ノードＣが０Ｖに初期設定され、このノードＣがハイレベルに立ち上がるまでの時間がより長くなる。また、第２の遅延回路４０を設けているので、これにより、レベル保持回路２０の第２のロウレベル保持用トランジスタ２１へのハイレベルの信号は更に遅延される。
【００４１】
この遅延回路３２の出力信号を利用することで、メモリトランジスタ１１からのデータ読み出しが開始された後、一定時間遅れて第２のロウレベル保持用トランジスタ２１がオンし、レベル保持回路２０を機能させることが可能になる。また、その遅延時間は、ＭＯＳトランジスタ群１０Ａ、１４Ａの数、第２の遅延回路４０の段数により、可変できるため、メモリトランジスタ１１からデータ読み出し線１６に出力されるデータが確定した後に、ハイレベルに立ち上がる信号を作成することも容易にできる。
【００４２】
なお、遅延回路３２として、上記の第１の遅延回路のみ、あるいは第２の遅延回路４０のみを用いることもできる。
【００４３】
また、半導体記憶装置において、更なる高速読み出しを可能にする本発明の第２の実施形態について図３を参照しながら説明する。尚、第１の実施形態と同等の構成については重複した説明を避けるために同符号を付して説明を省略する。
【００４４】
本実施形態によれば、図３に示すように、ハイレベル保持用トランジスタ２５（Ｐチャネル型ＭＯＳトランジスタ）を付加した。このハイレベル保持用トランジスタ２５のゲートにはセンスアンプ１７の出力が入力され、そのソースは電源電圧ＶDDに接続され、そのドレインはデータ読み出し線１６に接続されている。
【００４５】
これにより、データ読み出し線１６を通して伝達されるハイレベルの記憶データ「１」を読み出すとき、データ読み出し線１６のレベルがセンスアンプ１７のしきい値を超えると、センスアンプ１７の出力は、ハイレベルからロウレベルに向けて立ち下がる。このとき、このロウレベルの信号がハイレベル保持用トランジスタ２５のゲートに入力される。するとハイレベル保持用トランジスタ２５はオンし、電源電圧ＶD Dからの電位がデータ読み出し線１６に印加されることになる。従って、データ読み出し線１６のレベルは高速にハイレベルに変化する。センスアンプ１７の出力はこれを受けて、ロウレベル（０Ｖ）へ高速に立ち下がる。従って、ハイレベルの記憶データ「１」を高速に読み出することが可能になる。
【００４６】
尚、本実施形態では、メモリトランジスタ群１０はＰチャネル型のメモリトランジスタ１１から構成しているが、Ｎチャネル型ＭＯＳトランジスタで構成してもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態の半導体記憶装置を示す回路図である。
【図２】本発明の半導体記憶装置に適用された遅延回路を示す図である。
【図３】本発明の第２の実施形態の半導体記憶装置を示す回路図である。
【図４】従来の半導体記憶装置を示す回路図である。
【符号の説明】
【００４８】
１Ａ〜１Ｄ  メモリトランジスタ      ２  プリチャージ用トランジスタ
３  読み出し電源供給用トランジスタ      ４  デコーダ
６  データ読み出し線      ７  レベル保持回路
８  センスアンプ      ９  ロウレベル保持用トランジスタ
１０  メモリトランジスタ群      １０Ａ  ＭＯＳトランジスタ群
１１Ａ  Ｐチャネル型ＭＯＳトランジスタ      １１  メモリトランジスタ
１２，１２Ａ，１２Ｂ  プリチャージ用トランジスタ
１３  読み出し電源供給用トランジスタ      １３Ａ  電源供給用トランジスタ
１４  列デコーダ      １４Ａ  ＭＯＳトランジスタ群
１５，１５Ａ  Ｐチャネル型ＭＯＳトランジスタ      １６  データ読み出し線
１７  センスアンプ      １８  ラッチ回路      １９  ラッチ回路
２０  レベル保持回路      ２１  第２のロウレベル保持用トランジスタ
２２  第１のロウレベル保持用トランジスタ
２５  ハイレベル保持用トランジスタ
３０  デコーダ      ３２  第１の遅延回路      ４０  第２の遅延回路
１００  ＲＯＭマトリクス部
【図１】
2008251162.tif 000003
【図２】
2008251162.tif 000004
【図３】
2008251162.tif 000005
【図４】
2008251162.tif 000006