(57)【要約】【課題】微細化が進みゲート長のバリエーションが増大した場合にも、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して実現できる簡便なＦＵＳＩ化技術を提供する。【解決手段】第１のゲート長（相対的に短いゲート長）を持つ第１のゲート電極１０５Ａがフルシリサイド化されているのに対して、第２のゲート長（相対的に長いゲート長）を持つ第２のゲート電極１０５Ｂはフルシリサイド化されていない。【選択図】図１
2008227365.tif 000002
【特許請求の範囲】
【請求項１】
基板の第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記基板の第２の活性領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、
前記第１のゲート電極のゲート長は前記第２のゲート電極のゲート長よりも短く、
前記第１のゲート電極はフルシリサイド化されており、
前記第２のゲート電極における少なくとも前記第２のゲート絶縁膜と接触する部分はシリサイド化されていないことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極のゲート長は最小デザインルール以上で且つその２倍以下であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第２のゲート電極は、少なくともその上部に形成されたシリサイド層を有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２のゲート電極は、前記シリサイド層の下側に形成されたシリサイド化阻害層を有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記シリサイド化阻害層は、前記シリサイド層のシリサイド化温度よりも高融点を持つ金属、ＴｉＮ、金属酸化物、又は窒素若しくは酸素が添加されたシリコンからなることを特徴とする半導体装置。
【請求項６】
請求項１〜５に記載の半導体装置において、
前記第１のゲート絶縁膜は高誘電率材料からなることを特徴とする半導体装置。
【請求項７】
請求項１〜６に記載の半導体装置において、
前記第２のゲート電極における少なくとも前記第２のゲート絶縁膜と接触する部分はシリコンからなることを特徴とする半導体装置。
【請求項８】
第１の活性領域及び第２の活性領域を有する基板上にシリコン含有膜を形成する工程（ａ）と、
前記シリコン含有膜をパターンニングして、前記第１の活性領域上に第１のゲート長を持つ第１のゲート電極を形成すると共に前記第２の活性領域上に前記第１のゲート長よりも長い第２のゲート長を持つ第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極をフルシリサイド化する工程（ｃ）とを備え、
前記工程（ｃ）において、前記第２のゲート電極における少なくとも前記第２のゲート絶縁膜と接触する部分はシリサイド化されないことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記第２のゲート電極をシリサイド化防止膜によって覆った状態で、前記第１のゲート電極をフルシリサイド化することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、前記第２のゲート電極の上部をシリサイド化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
前記工程（ａ）において、前記第２の活性領域上に位置する前記シリコン含有膜の内部にシリサイド化阻害層を形成し、
前記工程（ｃ）において、前記第１のゲート電極をフルシリサイド化すると共に前記第２のゲート電極における前記シリサイド化阻害層の上側の部分をシリサイド化することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）において、前記シリコン含有膜の形成後に、前記第２の活性領域上に位置する前記シリコン含有膜に対して選択的に不純物を注入することにより、前記シリサイド化阻害層を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）において、前記基板上に前記シリコン含有膜の下層となる第１のシリコン含有膜を形成した後、前記第２の活性領域上に位置する前記第１のシリコン含有膜の上に前記シリサイド化阻害層を形成し、その後、前記シリサイド化阻害層の上を含む前記第１のシリコン含有膜の上に前記シリコン含有膜の上層となる第２のシリコン含有膜を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項８〜１３のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、少なくとも前記第１の活性領域上に高誘電率材料からなるゲート絶縁膜を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造及びその製造方法に関し、特に、ＦＵＳＩ（Full Silicide ）ゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）が搭載された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＭＩＳＦＥＴの微細化が急速に進んでいる。しかし、この微細化に伴い、ＭＩＳＦＥＴの駆動力を悪化させる様々な問題が顕在化してきている。例えば、従来のＭＩＳＦＥＴでは、ゲート電極として、不純物をドープしたポリシリコン電極が用いられているため、ＭＩＳＦＥＴ動作時においてゲート電極とゲート絶縁膜との界面付近のゲート電極が空乏化してゲート空乏層容量が発生する。このゲート空乏層は、ゲート絶縁膜に直列に付加されることになるので、ＭＩＳＦＥＴ動作時には実効的にゲート絶縁膜が厚くなってしまい、本来の駆動力が得られなくなる。このゲート空乏化が駆動力に及ぼす影響は、微細化が進みゲート絶縁膜が薄くなるに従って大きくなるため、微細化の限界にかかわる大きな問題となる。
【０００３】
そこで、このゲート空乏化の問題を克服するために、ゲート電極を金属化して空乏化させないようにした構造が提案されている。そのような構造の一例がＦＵＳＩ（Full Silicide ）ゲートである。
【０００４】
ＦＵＳＩゲート構造の形成においては、まず、ゲート電極材料として従来用いられているポリシリコン膜を堆積して当該ポリシリコン膜をゲート電極形状にパターニングした後、ソース・ドレイン領域を形成し、その後、Ｎｉなどのシリサイド化用金属膜を堆積して熱処理を行うことによりポリシリコン電極をフルシリサイド化（ＦＵＳＩ化）する。このように形成されたＦＵＳＩゲート構造を持つ従来の半導体装置の一例の平面構成及び断面構成をそれぞれ図８（ａ）及び（ｂ）に示す。尚、図８（ｂ）は図８（ａ）のVIII−VIII線の断面図である。
【０００５】
図８（ａ）及び（ｂ）に示すように、半導体基板１の表面部にＳＴＩ（shallow trench isolation）２を形成することにより、Short-Lg MISFET活性領域３ＡとLong-Lg MISFET活性領域３Ｂとが区画されている。Short-Lg MISFET活性領域３Ａの上には当該活性領域３Ａを跨ぐように第１のゲート絶縁膜４Ａを介して第１のゲート長を持つ第１のＦＵＳＩゲート電極５Ａが形成されている。Long-Lg MISFET活性領域３Ｂの上には当該活性領域３Ｂを跨ぐように第２のゲート絶縁膜４Ｂを介して、第１のゲート長よりも長い第２のゲート長を持つ第２のＦＵＳＩゲート電極５Ｂが形成されている。Short-Lg MISFET活性領域３Ａにおける第１のＦＵＳＩゲート電極５Ａの外側の領域には第１のエクステンション領域６Ａが形成されている。Long-Lg MISFET活性領域３Ｂにおける第２のＦＵＳＩゲート電極５Ｂの外側の領域には第２のエクステンション領域６Ｂが形成されている。第１のＦＵＳＩゲート電極５Ａ及び第２のＦＵＳＩゲート電極５Ｂのそれぞれの側面には第１の絶縁性サイドウォールスペーサ７Ａ及び第２の絶縁性サイドウォールスペーサ７Ｂが形成されている。Short-Lg MISFET活性領域３Ａにおける第１のＦＵＳＩゲート電極５Ａから見て第１の絶縁性サイドウォールスペーサ７Ａの外側の領域には第１のソース・ドレイン領域８Ａが形成されている。Long-Lg MISFET活性領域３Ｂにおける第２のＦＵＳＩゲート電極５Ｂから見て第２の絶縁性サイドウォールスペーサ７Ｂの外側の領域には第２のソース・ドレイン領域８Ｂが形成されている。第１のＦＵＳＩゲート電極５Ａ及び第２のＦＵＳＩゲート電極５Ｂのそれぞれの上を含む半導体基板１の上には層間絶縁膜９が形成されている。
【非特許文献１】J.A.Kittl 他、Scalability of Ni FUSI gate process:phase and Vt control to 30 nm gate lengths、2005 Symposium on VLSI Technology Digest of Technical Papers、p.72-73
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述のようなフルシリサイド化技術によると、非特許文献１にも報告されているように、ポリシリコン電極をフルシリサイド化する際に、金属がポリシリコン電極の上部からだけではなく、ポリシリコン電極の側部からも回り込んでシリサイド化反応に寄与してしまう。その結果、短いゲート長のゲート電極と長いゲート長のゲート電極との間で同じストイキオメトリのシリサイド組成を得ることが困難になるため、言い換えると、ＦＵＳＩゲート電極の組成等のゲート長依存性が大きいため、フルシリサイド形成マージンが極めて小さくなる。例えば、短いゲート長のゲート電極に合わせてフルシリサイド形成条件が設定されている場合には、長いゲート長のゲート電極のフルシリサイド化においてはゲート電極下部にポリシリコン領域が残ってしまい、閾値電圧Ｖｔにばらつきが生じてしまう。
【０００７】
それに対して、例えば、ポリシリコン電極上にシリサイド化用金属を堆積した後、第１フルシリサイド化低温熱処理（３００℃程度以下）を行い、その後、未反応金属を選択的に除去した後、第２フルシリサイド化高温熱処理（５００℃程度以下）を行う等のマルチステップ化が試みられているが、この場合、工程が煩雑化するという問題が生じる。
【０００８】
さらに、微細化が進むと、ゲート長のバリエーションが一層増大するため、今後ますます、フルシリサイド化（ＦＵＳＩ化）のマージンが小さくなると予想される。
【０００９】
前記に鑑み、本発明は、微細化が進みゲート長のバリエーションが増大した場合にも、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して実現できる簡便なＦＵＳＩ化技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本願発明者は、種々の検討を行った結果、異なるゲート長の複数のゲート電極を有する半導体装置において特定のゲート長を持つゲート電極のみを、例えば、高速化が必要なＭＩＳＦＥＴの短いゲート長のゲート電極のみをＦＵＳＩ化するという発明を想到した。
【００１１】
具体的には、本発明に係る半導体装置は、基板の第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記基板の第２の活性領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備え、前記第１のゲート電極のゲート長は前記第２のゲート電極のゲート長よりも短く、前記第１のゲート電極はフルシリサイド化されており、前記第２のゲート電極における少なくとも前記第２のゲート絶縁膜と接触する部分はシリサイド化されていない。
【００１２】
本発明の半導体装置によると、デバイスの高速化に寄与しない長いゲート長のゲート電極についてはフルシリサイド化せず、デバイスの高速化に大きく寄与する短いゲート長のゲート電極を選択的にフルシリサイド化する。このため、微細化が進んでＦＵＳＩ化マージンが小さくなっても、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを確実に実現することができる。
【００１３】
本発明の半導体装置において、前記第１のゲート電極のゲート長（短いゲート長）は最小デザインルール以上で且つその２倍以下であってもよい。尚、本発明が対象とする最小デザインルールは例えば１０ｎｍ程度〜６０ｎｍ程度である。
【００１４】
本発明の半導体装置において、前記第２のゲート電極（長いゲート長のゲート電極）は、少なくともその上部に形成されたシリサイド層を有していてもよい。この場合、前記第２のゲート電極は、前記シリサイド層の下側に形成されたシリサイド化阻害層を有していてもよい。また、前記シリサイド化阻害層は、前記シリサイド層のシリサイド化温度よりも高融点を持つ金属、ＴｉＮ、金属酸化物、又は窒素若しくは酸素が添加されたシリコンから構成されていてもよい。尚、シリサイド化阻害層は基本的には導電性材料から構成されていることが好ましいが、ゲート電極全体としての導電性に影響を及ぼさない程度の極薄の自然酸化膜等の絶縁膜をシリサイド化阻害層に用いてもよい。
【００１５】
本発明の半導体装置において、前記第１のゲート絶縁膜（短いゲート長のゲート電極の下側のゲート絶縁膜）は高誘電率材料から構成されていてもよい。尚、本願において、高誘電率材料とは、Ｈｆ系酸化物又はＡｌ系酸化物等の比誘電率が１０以上の材料である。
【００１６】
本発明の半導体装置において、前記第２のゲート電極における少なくとも前記第２のゲート絶縁膜と接触する部分はシリコンから構成されていてもよい。
【００１７】
本発明に係る半導体装置の製造方法は、第１の活性領域及び第２の活性領域を有する基板上にシリコン含有膜を形成する工程（ａ）と、前記シリコン含有膜をパターンニングして、前記第１の活性領域上に第１のゲート長を持つ第１のゲート電極を形成すると共に前記第２の活性領域上に前記第１のゲート長よりも長い第２のゲート長を持つ第２のゲート電極を形成する工程（ｂ）と、前記第１のゲート電極をフルシリサイド化する工程（ｃ）とを備え、前記工程（ｃ）において、前記第２のゲート電極における少なくとも前記第２のゲート絶縁膜と接触する部分はシリサイド化されない。
【００１８】
本発明の半導体装置の製造方法によると、前述の本発明の半導体装置を実現することができる。すなわち、デバイスの高速化に寄与しない長いゲート長のゲート電極についてはフルシリサイド化せず、デバイスの高速化に大きく寄与する短いゲート長のゲート電極を選択的にフルシリサイド化するため、微細化が進んでＦＵＳＩ化マージンが小さくなっても、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して且つ簡便に実現することができる。
【００１９】
本発明の半導体装置の製造方法において、前記工程（ｃ）において、前記第２のゲート電極をシリサイド化防止膜によって覆った状態で、前記第１のゲート電極をフルシリサイド化してもよい。このようにすると、従来のＦＵＳＩ化工程に、第２のゲート電極（長いゲート長のゲート電極）をシリサイド化防止膜によって覆う工程を追加するだけで、前述の本発明の半導体装置を実現することができる。
【００２０】
本発明の半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、前記第２のゲート電極の上部をシリサイド化する工程をさらに備えていてもよい。
【００２１】
本発明の半導体装置の製造方法において、前記工程（ａ）において、前記第２の活性領域上に位置する前記シリコン含有膜の内部にシリサイド化阻害層を形成し、前記工程（ｃ）において、前記第１のゲート電極をフルシリサイド化すると共に前記第２のゲート電極における前記シリサイド化阻害層の上側の部分をシリサイド化してもよい。このようにすると、従来のＦＵＳＩ化工程に、シリコン含有膜における長いゲート長のゲート電極となる部分にシリサイド化阻害層を形成する工程を追加するだけで、前述の本発明の半導体装置を実現することができる。
【００２２】
本発明の半導体装置の製造方法において、前記工程（ａ）において、前記シリコン含有膜の形成後に、前記第２の活性領域上に位置する前記シリコン含有膜に対して選択的に不純物を注入することにより、前記シリサイド化阻害層を形成してもよい。或いは、前記工程（ａ）において、前記基板上に前記シリコン含有膜の下層となる第１のシリコン含有膜を形成した後、前記第２の活性領域上に位置する前記第１のシリコン含有膜の上に前記シリサイド化阻害層を形成し、その後、前記シリサイド化阻害層の上を含む前記第１のシリコン含有膜の上に前記シリコン含有膜の上層となる第２のシリコン含有膜を形成してもよい。
【００２３】
本発明の半導体装置の製造方法において、前記工程（ａ）よりも前に、少なくとも前記第１の活性領域上に高誘電率材料からなるゲート絶縁膜を形成する工程をさらに備えていてもよい。
【発明の効果】
【００２４】
本発明によると、異なるゲート長の複数のゲート電極を有する半導体装置において高速化が必要なＭＩＳＦＥＴの短いゲート長のゲート電極を選択的にＦＵＳＩ化するため、微細化が進みゲート長のバリエーションが増大した場合にも、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して且つ簡便に提供することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１（ａ）は、第１の実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）のＩ−Ｉ線の断面図である。尚、図１（ａ）において、絶縁性サイドウォールスペーサ及び層間絶縁膜の図示を省略している。
【００２６】
図１（ａ）及び（ｂ）に示すように、ウェル（図示省略）が形成された半導体基板１０１の表面部には例えばＳＴＩからなる素子分離領域１０２が設けられ、それにより、Short-Lg MISFET活性領域１０３ＡとLong-Lg MISFET活性領域１０３Ｂとが区画されている。Short-Lg MISFET活性領域１０３Ａの上には当該活性領域１０３Ａを跨ぐように第１のゲート絶縁膜１０４Ａを介して第１のゲート長を持つフルシリサイド化された第１のゲート電極１０５Ａが形成されている。Long-Lg MISFET活性領域１０３Ｂの上には当該活性領域１０３Ｂを跨ぐように第２のゲート絶縁膜１０４Ｂを介して、第１のゲート長よりも長い第２のゲート長を持つフルシリサイド化されていない第２のゲート電極１０５Ｂが形成されている。Short-Lg MISFET活性領域１０３Ａにおける第１のゲート電極１０５Ａの外側の領域には、対応するウェルとは逆導電型の不純物拡散層からなる第１のエクステンション領域１０６Ａが形成されている。Long-Lg MISFET活性領域１０３Ｂにおける第２のゲート電極１０５Ｂの外側の領域には、対応するウェルとは逆導電型の不純物拡散層からなる第２のエクステンション領域１０６Ｂが形成されている。第１のゲート電極１０５Ａ及び第２のゲート電極１０５Ｂのそれぞれの側面には第１の絶縁性サイドウォールスペーサ１０７Ａ及び第２の絶縁性サイドウォールスペーサ１０７Ｂが形成されている。Short-Lg MISFET活性領域１０３Ａにおける第１のゲート電極１０５Ａから見て第１の絶縁性サイドウォールスペーサ１０７Ａの外側の領域には、対応するウェルとは逆導電型の不純物拡散層からなる第１のソース・ドレイン領域１０８Ａが形成されている。Long-Lg MISFET活性領域１０３Ｂにおける第２のゲート電極１０５Ｂから見て第２の絶縁性サイドウォールスペーサ１０７Ｂの外側の領域には、対応するウェルとは逆導電型の不純物拡散層からなる第２のソース・ドレイン領域１０８Ｂが形成されている。第１のゲート電極１０５Ａ及び第２のゲート電極１０５Ｂのそれぞれの上を含む半導体基板１０１の上には層間絶縁膜１０９が形成されている。
【００２７】
本実施形態の特徴は、第１のゲート長（相対的に短いゲート長）を持つ第１のゲート電極１０５Ａがフルシリサイド化されているのに対して、第２のゲート長（相対的に長いゲート長）を持つ第２のゲート電極１０５Ｂがフルシリサイド化されていないことである。言い換えれば、第１のゲート電極１０５Ａは、第１のゲート絶縁膜１０４Ａと接触する部分までシリサイド化されているのに対して、第２のゲート電極１０５Ｂは、少なくとも第２のゲート絶縁膜１０４Ｂと接触する部分がシリサイド化されていなければ、その他の部分、例えば上部がシリサイド化されていてもよい。もちろん、第２のゲート電極１０５Ｂは、ポリシリコン電極等のシリサイド層を有していない電極であってもよい。
【００２８】
本実施形態によると、広いレンジに亘る様々なゲート長を有する複数のゲート電極を備えた半導体装置において同じストイキオメトリを持つように各ゲート電極を安定的にシリサイド化することが非常に困難な場合においても、短いゲート長の第１のゲート電極１０５Ａのみを選択的にフルシリサイド化（ＦＵＳＩ化）しているため、第１のゲート電極１０５ＡをＦＵＳＩゲート電極として極めて安定的に形成することが可能となる。
【００２９】
すなわち、デバイスの高速化にはあまり寄与せず、むしろアナログ回路に使用される等の理由により安定した動作が望まれる長いゲート長の第２のゲート電極１０５ＢについてはＦＵＳＩ化することなく、デバイスの高速化に大きく寄与する短いゲート長の第１のゲート電極１０５ＡのみをＦＵＳＩ化することによって、ＭＩＳＦＥＴの動作に悪影響を及ぼすゲート電極の空乏化を防止して高駆動力化を達成することができる。従って、デバイスの安定性の確保と高性能化とを高い次元で両立することが可能となる。
【００３０】
尚、第１のゲート電極１０５Ａの短いゲート長は、最小デザインルール（例えば１０ｎｍ程度〜６０ｎｍ程度）以上で且つその２倍以下の範囲の長さであってもよい。また、このような短いゲート長の第１のゲート電極１０５Ａを有するＭＩＳＦＥＴ（Short-Lg MISFET ）を例えばロジック回路又はメモリ回路等に用いてもよい。
【００３１】
また、第２のゲート電極１０５Ｂの長いゲート長は、前述の最小デザインルールの２倍を超える長さであってもよい。また、このような長いゲート長の第２のゲート電極１０５Ｂを有するＭＩＳＦＥＴ（Long-Lg MISFET）を例えばアナログ回路又は抵抗体等に用いてもよい。
【００３２】
また、本実施形態において、ソース・ドレイン構造として、ゲートエッジ近傍に低濃度ソース・ドレイン領域（エクステンション領域）が配置され且つその外側に高濃度ソース・ドレイン領域が配置された２重ソース・ドレイン構造を用いたが、ソース・ドレイン構造は特に限定されるものではない。また、ソース・ドレイン構造の上部はシリサイド化されていてもよい。
【００３３】
また、本実施形態において、第１のゲート絶縁膜１０４Ａは、例えば比誘電率が１０以上のＨｆ系酸化物又はＡｌ系酸化物等の高誘電率材料からなるゲート絶縁膜であってもよい。この場合、当該高誘電率ゲート絶縁膜と基板１０１との間にバッファ絶縁膜となるシリコン酸化膜が挿入されていてもよい。このようにすると、高誘電率ゲート絶縁膜と基板１０１との間の界面が劣化することを防止することができる。尚、第１のゲート絶縁膜１０４Ａが高誘電率ゲート絶縁膜である場合、第２のゲート絶縁膜１０４Ｂは同様の高誘電率ゲート絶縁膜であってもよいし、又は他の材料からなるゲート絶縁膜、例えばＳｉＯ2 膜からなるゲート絶縁膜であってもよい。すなわち、第１のゲート絶縁膜１０４Ａと第２のゲート絶縁膜１０４Ｂとは同じゲート絶縁膜でなくてもよい。また、第１のゲート絶縁膜１０４Ａとして、相対的に薄いＳｉＯ2 膜を用い、第２のゲート絶縁膜１０４Ｂとして、相対的に厚いＳｉＯ2 膜を用いてもよい。
【００３４】
また、本実施形態において、半導体基板１０１に代えて、半導体領域を有する絶縁性基板（いわゆるＳＯＩ（semiconductor on insulator）基板）を用いてもよい。
【００３５】
また、本実施形態において、短いゲート長を持ち且つＦＵＳＩ化された第１のゲート電極１０５Ａとは別に、短いゲート長を持ち且つＦＵＳＩ化されていない第３のゲート電極をさらに備えていてもよい。
【００３６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。図２（ａ）は、第２の実施形態に係る半導体装置の平面図であり、図２（ｂ）は図２（ａ）のII−II線の断面図である。尚、図２（ａ）において、絶縁性サイドウォールスペーサ及び層間絶縁膜の図示を省略している。
【００３７】
図２（ａ）及び（ｂ）に示すように、ウェル（図示省略）が形成された半導体基板２０１の表面部には例えばＳＴＩからなる素子分離領域２０２が設けられ、それにより、Short-Lg MISFET活性領域２０３ＡとLong-Lg MISFET活性領域２０３Ｂとが区画されている。Short-Lg MISFET活性領域２０３Ａの上には当該活性領域２０３Ａを跨ぐように第１のゲート絶縁膜２０４Ａを介して第１のゲート長を持つフルシリサイド化された第１のゲート電極２０５Ａが形成されている。Long-Lg MISFET活性領域２０３Ｂの上には当該活性領域２０３Ｂを跨ぐように第２のゲート絶縁膜２０４Ｂを介して、第１のゲート長よりも長い第２のゲート長を持つフルシリサイド化されていない第２のゲート電極２０５Ｂが形成されている。Short-Lg MISFET活性領域２０３Ａにおける第１のゲート電極２０５Ａの外側の領域には、対応するウェルとは逆導電型の不純物拡散層からなる第１のエクステンション領域２０６Ａが形成されている。Long-Lg MISFET活性領域２０３Ｂにおける第２のゲート電極２０５Ｂの外側の領域には、対応するウェルとは逆導電型の不純物拡散層からなる第２のエクステンション領域２０６Ｂが形成されている。第１のゲート電極２０５Ａ及び第２のゲート電極２０５Ｂのそれぞれの側面には第１の絶縁性サイドウォールスペーサ２０７Ａ及び第２の絶縁性サイドウォールスペーサ２０７Ｂが形成されている。Short-Lg MISFET活性領域２０３Ａにおける第１のゲート電極２０５Ａから見て第１の絶縁性サイドウォールスペーサ２０７Ａの外側の領域には、対応するウェルとは逆導電型の不純物拡散層からなる第１のソース・ドレイン領域２０８Ａが形成されている。Long-Lg MISFET活性領域２０３Ｂにおける第２のゲート電極２０５Ｂから見て第２の絶縁性サイドウォールスペーサ２０７Ｂの外側の領域には、対応するウェルとは逆導電型の不純物拡散層からなる第２のソース・ドレイン領域２０８Ｂが形成されている。第１のゲート電極２０５Ａ及び第２のゲート電極２０５Ｂのそれぞれの上を含む半導体基板２０１の上には層間絶縁膜２０９が形成されている。
【００３８】
本実施形態の特徴は、第１のゲート長（相対的に短いゲート長）を持つ第１のゲート電極２０５Ａがフルシリサイド化されているのに対して、第２のゲート長（相対的に長いゲート長）を持つ第２のゲート電極２０５Ｂがフルシリサイド化されていないことである。ここで、第２のゲート電極１０５Ｂは、下から順にシリコン層２１１、シリサイド化阻害層２１２及びシリサイド層２１３が積層された構造を持つ。言い換えれば、第１のゲート電極２０５Ａは、第１のゲート絶縁膜２０４Ａと接触する部分までシリサイド層になっているのに対して、第２のゲート電極２０５Ｂは、第２のゲート絶縁膜２０４Ｂと接触する部分はシリコン層２１１になっている。尚、シリサイド化阻害層２１２としては、例えば酸素が添加されたシリコン層を用いる。
【００３９】
本実施形態によると、広いレンジに亘る様々なゲート長を有する複数のゲート電極を備えた半導体装置において同じストイキオメトリを持つように各ゲート電極を安定的にシリサイド化することが非常に困難な場合においても、短いゲート長の第１のゲート電極２０５Ａのみを選択的にフルシリサイド化（ＦＵＳＩ化）しているため、第１のゲート電極２０５ＡをＦＵＳＩゲート電極として極めて安定的に形成することが可能となる。
【００４０】
すなわち、デバイスの高速化にはあまり寄与せず、むしろアナログ回路に使用される等の理由により安定した動作が望まれる長いゲート長の第２のゲート電極２０５ＢについてはＦＵＳＩ化することなく、デバイスの高速化に大きく寄与する短いゲート長の第１のゲート電極２０５ＡのみをＦＵＳＩ化することによって、ＭＩＳＦＥＴの動作に悪影響を及ぼすゲート電極の空乏化を防止して高駆動力化を達成することができる。従って、デバイスの安定性の確保と高性能化とを高い次元で両立することが可能となる。
【００４１】
また、本実施形態によると、長いゲート長を持つ第２のゲート電極２０５Ｂの内部にシリサイド化阻害層２１２を設けているため、第２のゲート電極２０５ＢがＦＵＳＩ化することを防止しつつ、第２のゲート電極２０５Ｂの上部のみにシリサイド層２１３を簡単に形成することができる。従って、長いゲート長を持つ第２のゲート電極２０５Ｂを低抵抗化することができ、それにより、デバイスのさらなる高性能化を達成することができる。
【００４２】
尚、第１のゲート電極２０５Ａの短いゲート長は、最小デザインルール（例えば１０ｎｍ程度〜６０ｎｍ程度）以上で且つその２倍以下の範囲の長さであってもよい。また、このような短いゲート長の第１のゲート電極２０５Ａを有するＭＩＳＦＥＴ（Short-Lg MISFET ）は例えばロジック回路又はメモリ回路等に用いてもよい。
【００４３】
また、第２のゲート電極２０５Ｂの長いゲート長は、前述の最小デザインルールの２倍を超える長さであってもよい。また、このような長いゲート長の第２のゲート電極２０５Ｂを有するＭＩＳＦＥＴ（Long-Lg MISFET）を例えばアナログ回路又は抵抗体等に用いてもよい。
【００４４】
また、本実施形態において、ソース・ドレイン構造として、ゲートエッジ近傍に低濃度ソース・ドレイン領域（エクステンション領域）が配置され且つその外側に高濃度ソース・ドレイン領域が配置された２重ソース・ドレイン構造を用いたが、ソース・ドレイン構造は特に限定されるものではない。また、ソース・ドレイン構造の上部はシリサイド化されていてもよい。
【００４５】
また、本実施形態において、第１のゲート絶縁膜２０４Ａは、例えば比誘電率が１０以上の高誘電率材料からなるゲート絶縁膜であってもよい。この場合、当該高誘電率ゲート絶縁膜と基板２０１との間にバッファ絶縁膜となるシリコン酸化膜が挿入されていてもよい。このようにすると、高誘電率ゲート絶縁膜と基板２０１との間の界面が劣化することを防止することができる。尚、第１のゲート絶縁膜２０４Ａが高誘電率ゲート絶縁膜である場合、第２のゲート絶縁膜２０４Ｂは同様の高誘電率ゲート絶縁膜であってもよいし、又は他の材料からなるゲート絶縁膜、例えばＳｉＯ2 膜からなるゲート絶縁膜であってもよい。すなわち、第１のゲート絶縁膜２０４Ａと第２のゲート絶縁膜２０４Ｂとは同じゲート絶縁膜でなくてもよい。また、第１のゲート絶縁膜２０４Ａとして、相対的に薄いＳｉＯ2 膜を用い、第２のゲート絶縁膜２０４Ｂとして、相対的に厚いＳｉＯ2 膜を用いてもよい。
【００４６】
また、本実施形態において、長いゲート長を持つ第２のゲート電極２０５Ｂのシリサイド化阻害層２１２として、酸素が添加されたシリコン層を用いたが、これに代えて、窒素等の他の不純物が添加されたシリコン層を用いてもよい。或いは、シリサイド化阻害層２１２の材料として、第２のゲート電極２０５の上部に形成されるシリサイド層２１３のシリサイド化温度よりも高融点を持つ金属、ＴｉＮ、又は金属酸化物等を用いてもよい。尚、シリサイド化阻害層２１２は基本的には導電性材料から構成されていることが好ましいが、第２のゲート電極２０５Ｂ全体としての導電性に影響を及ぼさない程度の極薄の自然酸化膜等の絶縁膜をシリサイド化阻害層２１２に用いてもよい。
【００４７】
また、本実施形態において、半導体基板１０１に代えて、半導体領域を有する絶縁性基板を用いてもよい。
【００４８】
また、本実施形態において、短いゲート長を持ち且つＦＵＳＩ化された第１のゲート電極１０５Ａとは別に、短いゲート長を持ち且つＦＵＳＩ化されていない第３のゲート電極をさらに備えていてもよい。
【００４９】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、第１の実施形態と同様の構造を持つNch MISFETの形成に適用した場合を例として、図面を参照しながら説明する。
【００５０】
図３（ａ）〜（ｆ）及び図４（ａ）〜（ｄ）は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５１】
まず、図３（ａ）に示すように、Ｐ型の半導体基板３０１の表面部に例えばＳＴＩからなる素子分離領域３０２を選択的に形成し、それによってShort-Lg MISFET形成領域とLong-Lg MISFET形成領域とを区画する。その後、各MISFET形成領域に対してウェル、パンチスルーストッパ及びチャネル（いずれも図示省略）をそれぞれ形成するためにイオン注入を行う。イオン注入条件は、ウェル形成について例えばドーパントがＢ（ボロン）、注入エネルギーが３００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、パンチスルーストッパ形成について例えばドーパントがＢ、注入エネルギーが１５０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、チャネル形成について例えばドーパントがＢ、注入エネルギーが２０ｋｅＶ、注入ドーズ量が５×１０12ｃｍ-2である。
【００５２】
続いて、半導体基板３０１上に、例えばシリコン酸窒化膜（ＳｉＯＮ膜）からなる厚さ２ｎｍのゲート絶縁膜３０３を形成した後、ゲート絶縁膜３０３の上に、例えばポリシリコンからなる厚さ１００ｎｍのゲート電極材料膜３０４を堆積する。その後、ゲート電極材料膜３０４に対して、例えばドーパントがＰ（リン）、注入エネルギーが１０ｋｅＶ、注入ドーズ量が５×１０15ｃｍ-2の条件でイオン注入を行った後、ゲート電極材料膜３０４の上に、例えばシリコン酸化膜からなる厚さ１０ｎｍのカバー膜３０５を堆積する。
【００５３】
次に、ゲート電極形成領域を覆うレジストパターンをマスクとして、図３（ｂ）に示すように、カバー膜３０５、ゲート電極材料膜３０４及びゲート絶縁膜３０３に対して順次エッチングを行う。これにより、Short-Lg MISFET形成領域の上には第１のゲート絶縁膜３０３Ａを介して第１のゲート長を持つ第１のポリシリコンゲート電極３０４Ａが形成されると共に、Long-Lg MISFET形成領域の上には第２のゲート絶縁膜３０３Ｂを介して、第１のゲート長よりも長い第２のゲート長を持つ第２のポリシリコンゲート電極３０４Ｂが形成される。尚、第１のポリシリコンゲート電極３０４Ａ及び第２のポリシリコンゲート電極３０４Ｂのそれぞれの上面は第１のカバー膜３０５Ａ及び第２のカバー膜３０５Ｂに覆われている。
【００５４】
続いて、第１のカバー膜３０５Ａ及び第２のカバー膜３０５Ｂをマスクとして、各MISFET形成領域に対して、例えばドーパントがＡｓ（ヒ素）、注入エネルギーが２ｋｅＶ、注入ドーズ量が１×１０15ｃｍ-2の条件でイオン注入を行う。これによって、基板３０１における第１のポリシリコンゲート電極３０４Ａの外側の領域にＮ型の第１のエクステンション領域３０６Ａが形成されると共に、基板３０１における第２のポリシリコンゲート電極３０４Ｂの外側の領域にＮ型の第２のエクステンション領域３０６Ｂが形成される。その後、各MISFET形成領域に対して、Ｐ型のポケット領域（図示省略）を形成するためにイオン注入を行う。イオン注入条件は、例えばドーパントがＢ、注入エネルギーが１０ｋｅＶ、注入ドーズ量が３×１０13ｃｍ-2である。
【００５５】
次に、半導体基板３０１上の全面に亘って、例えばシリコン窒化膜（ＳｉＮ膜）からなる厚さ５０ｎｍの絶縁膜を堆積した後、当該絶縁膜をエッチバックすることによって、図３（ｃ）に示すように、第１のポリシリコンゲート電極３０４Ａ及び第２のポリシリコンゲート電極３０４Ｂのそれぞれの側面に第１の絶縁性サイドウォールスペーサ３０７Ａ及び第２の絶縁性サイドウォールスペーサ３０７Ｂを形成する。
【００５６】
続いて、第１のカバー膜３０５Ａ及び第２のカバー膜３０５Ｂ並びに第１の絶縁性サイドウォールスペーサ３０７Ａ及び第２の絶縁性サイドウォールスペーサ３０７Ｂをマスクとして、各MISFET形成領域に対して、例えばドーパントがＡｓ、注入エネルギーが１０ｋｅＶ、注入ドーズ量が３×１０15ｃｍ-2の条件でイオン注入を行い、その後、例えば１０５０℃でＳＰＩＫＥ  ＲＴＡ（rapid thermal annealing ）によって注入不純物を活性化する。これによって、基板３０１における第１のポリシリコンゲート電極３０４Ａから見て第１の絶縁性サイドウォールスペーサ３０７Ａの外側の領域にＮ型の第１のソース・ドレイン領域３０８Ａが形成されると共に、基板３０１における第２のポリシリコンゲート電極３０４Ｂから見て第２の絶縁性サイドウォールスペーサ３０７Ｂの外側の領域にＮ型の第２のソース・ドレイン領域３０８Ｂが形成される。
【００５７】
次に、Short-Lg MISFET形成領域を覆うレジストパターン（図示省略）をマスクとして、図３（ｄ）に示すように、第２のポリシリコンゲート電極３０４Ｂ上の第２のカバー膜３０５Ｂをウェットエッチングによって選択的に除去する。
【００５８】
次に、図３（ｅ）に示すように、半導体基板３０１上の全面に亘って、例えばＮｉからなる厚さ１０ｎｍの金属膜３０９を堆積した後、ＲＴＡを実施する。これによって、図３（ｆ）に示すように、第２のポリシリコンゲート電極３０４Ｂの上並びに第１のソース・ドレイン領域３０８Ａ及び第２のソース・ドレイン領域３０８Ｂのそれぞれの上にＮｉシリサイド層３１０が形成される。尚、Ｎｉシリサイド層３１０の形成後、未反応の金属膜３０９を除去する。
【００５９】
次に、図４（ａ）に示すように、半導体基板３０１上の全面に亘って、例えば厚さ４００ｎｍの層間絶縁膜３１１を堆積した後、第１のポリシリコンゲート電極３０４Ａ上の第１のカバー膜３０５Ａが露出しない程度にＣＭＰ（chemical mechanical polishing ）を用いて層間絶縁膜３１１を削って平坦化する。
【００６０】
次に、Long-Lg MISFET形成領域を覆うレジストパターン（図示省略）をマスクとして、図４（ｂ）に示すように、第１のポリシリコンゲート電極３０４Ａ上の第１のカバー膜３０５Ａが露出するまでShort-Lg MISFET形成領域の層間絶縁膜３１１をエッチングした後、さらにウェットエッチングによって第１のカバー膜３０５Ａを選択的に除去する。このとき、Short-Lg MISFET形成領域の層間絶縁膜３１１がさらにエッチングされて薄くなる。
【００６１】
次に、図４（ｃ）に示すように、半導体基板３０１上の全面に亘って、例えばＮｉからなる厚さ１００ｎｍの金属膜３１２を堆積した後、Long-Lg MISFET形成領域の第２のポリシリコンゲート電極３０４Ｂを層間絶縁膜３１１によって覆った状態でＲＴＡを実施する。これによって、図４（ｄ）に示すように、第１のポリシリコンゲート電極３０４Ａが完全にシリサイド化され、Short-Lg MISFET形成領域上にＦＵＳＩゲート電極３１３が形成される。尚、ＦＵＳＩゲート電極３１３の形成後、未反応の金属膜３１２を除去する。
【００６２】
以上に説明したように、本実施形態によると、比較的簡単な製造方法によって、第１の実施形態と同様の半導体装置を製造することができる。すなわち、デバイスの高速化に寄与しないLong-Lg MISFET形成領域のゲート電極（長いゲート長のゲート電極）をフルシリサイド化することなく、デバイスの高速化に大きく寄与するShort-Lg MISFET形成領域のゲート電極（短いゲート長のゲート電極）を選択的にフルシリサイド化することができる。このため、微細化が進んでＦＵＳＩ化マージンが小さくなっても、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して且つ簡便に実現することができる。
【００６３】
尚、本実施形態において、絶縁性サイドウォールスペーサ３０７Ａ及び３０７Ｂの構造として、シリコン窒化膜の単層構造を用いたが、これに代えて、例えばシリコン酸化膜とシリコン窒化膜とを組み合わせた２層構造又は３層以上の構造を用いてもよい。
【００６４】
また、本実施形態において、本発明をNch MISFETの形成に適用する場合を例として説明したが、これに代えて、本発明をPch MISFET又はCMOS（complementary metal oxide semiconductor ）構造の形成に適用してもよいことは言うまでもない。
【００６５】
また、本実施形態において、ゲート絶縁膜３０３Ａ及び３０３Ｂとして、ＳｉＯＮ膜を用いたが、これに代えて、例えばＨｆＳｉＯＮ等の高誘電率ゲート絶縁膜を用いてもよい。この場合、例えば、下層のゲート絶縁膜（バッファ絶縁膜）として、例えば厚さ０．５ｎｍのシリコン酸化膜を形成した後、上層のゲート絶縁膜として、例えば厚さ６ｎｍ（酸化膜換算膜厚は１．５ｎｍ）のＨｆＳｉＯＮ膜を堆積してもよい。
【００６６】
また、本実施形態において、各MISFET形成領域にソース・ドレイン領域等の不純物層を形成する際の注入条件を同じに設定したが、不純物層形成のためのイオン注入条件を各MISFET形成領域毎に変えてもよいことは言うまでもない。
【００６７】
また、本実施形態において、シリサイド化前のゲート電極材料として、ポリシリコン膜を用いたが、これに代えて、アモルファスシリコン膜又はＳｉＧｅ膜等の他のシリコン含有膜を用いてもよいことは言うまでもない。
【００６８】
また、本実施形態において、Short-Lg MISFET形成領域上にＦＵＳＩゲート電極３１３を形成する際に、Long-Lg MISFET形成領域の第２のポリシリコンゲート電極３０４Ｂがフルシリサイド化されることを防止するために層間絶縁膜３１１を用いたが、このようなシリサイド化防止膜が層間絶縁膜３１１に限られないことは言うまでもない。
【００６９】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、第２の実施形態と同様の構造を持つNch MISFETの形成に適用した場合を例として、図面を参照しながら説明する。
【００７０】
図５（ａ）〜（ｅ）及び図６（ａ）〜（ｄ）は第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００７１】
まず、図５（ａ）に示すように、Ｐ型の半導体基板４０１の表面部に例えばＳＴＩからなる素子分離領域４０２を選択的に形成し、それによってShort-Lg MISFET形成領域とLong-Lg MISFET形成領域とを区画する。その後、各MISFET形成領域に対してウェル、パンチスルーストッパ及びチャネル（いずれも図示省略）をそれぞれ形成するためにイオン注入を行う。イオン注入条件は、ウェル形成について例えばドーパントがＢ、注入エネルギーが３００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、パンチスルーストッパ形成について例えばドーパントがＢ、注入エネルギーが１５０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、チャネル形成について例えばドーパントがＢ、注入エネルギーが２０ｋｅＶ、注入ドーズ量が５×１０12ｃｍ-2である。
【００７２】
続いて、半導体基板４０１上に、例えばＳｉＯＮからなる厚さ２ｎｍのゲート絶縁膜４０３を形成した後、ゲート絶縁膜４０３の上に、例えばポリシリコンからなる厚さ１００ｎｍのゲート電極材料膜４０４を堆積する。その後、ゲート電極材料膜４０４に対して、例えばドーパントがＰ、注入エネルギーが１０ｋｅＶ、注入ドーズ量が５×１０15ｃｍ-2の条件でイオン注入を行った後、ゲート電極材料膜４０４の上に、例えばシリコン酸化膜からなる厚さ１０ｎｍのカバー膜４０５を堆積する。
【００７３】
続いて、Short-Lg MISFET形成領域を覆うレジストパターン４０６をマスクとして、ゲート電極材料膜４０４に対して、例えばドーパントがＯ（酸素）、注入エネルギーが３ｋｅＶ、注入ドーズ量が５×１０14ｃｍ-2の条件でイオン注入を行う。これにより、Long-Lg MISFET形成領域上のゲート電極材料膜４０４における所定の深さにシリサイド化阻害層４０７が形成される。
【００７４】
次に、ゲート電極形成領域を覆うレジストパターンをマスクとして、図５（ｂ）に示すように、カバー膜４０５、ゲート電極材料膜４０４（シリサイド化阻害層４０７を含む）及びゲート絶縁膜４０３に対して順次エッチングを行う。これにより、Short-Lg MISFET形成領域の上には第１のゲート絶縁膜４０３Ａを介して第１のゲート長を持つ第１のポリシリコンゲート電極４０４Ａが形成されると共に、Long-Lg MISFET形成領域の上には第２のゲート絶縁膜４０３Ｂを介して、第１のゲート長よりも長い第２のゲート長を持つ第２のポリシリコンゲート電極４０４Ｂ（シリサイド化阻害層４０７を含む）が形成される。尚、第１のポリシリコンゲート電極４０４Ａ及び第２のポリシリコンゲート電極４０４Ｂのそれぞれの上面は第１のカバー膜４０５Ａ及び第２のカバー膜４０５Ｂによって覆われている。
【００７５】
続いて、第１のカバー膜４０５Ａ及び第２のカバー膜４０５Ｂをマスクとして、各MISFET形成領域に対して、例えばドーパントがＡｓ、注入エネルギーが２ｋｅＶ、注入ドーズ量が１×１０15ｃｍ-2の条件でイオン注入を行う。これによって、基板４０１における第１のポリシリコンゲート電極４０４Ａの外側の領域にＮ型の第１のエクステンション領域４０８Ａが形成されると共に、基板４０１における第２のポリシリコンゲート電極４０４Ｂの外側の領域にＮ型の第２のエクステンション領域４０８Ｂが形成される。その後、各MISFET形成領域に対して、Ｐ型のポケット領域（図示省略）を形成するためにイオン注入を行う。イオン注入条件は、例えばドーパントがＢ、注入エネルギーが１０ｋｅＶ、注入ドーズ量が３×１０13ｃｍ-2である。
【００７６】
次に、半導体基板４０１上の全面に亘って、例えばＳｉＮからなる厚さ５０ｎｍの絶縁膜を堆積した後、当該絶縁膜をエッチバックすることによって、図５（ｃ）に示すように、第１のポリシリコンゲート電極４０４Ａ及び第２のポリシリコンゲート電極４０４Ｂのそれぞれの側面に第１の絶縁性サイドウォールスペーサ４０９Ａ及び第２の絶縁性サイドウォールスペーサ４０９Ｂを形成する。
【００７７】
続いて、第１のカバー膜４０５Ａ及び第２のカバー膜４０５Ｂ並びに第１の絶縁性サイドウォールスペーサ４０９Ａ及び第２の絶縁性サイドウォールスペーサ４０９Ｂをマスクとして、各MISFET形成領域に対して、例えばドーパントがＡｓ、注入エネルギーが１０ｋｅＶ、注入ドーズ量が３×１０15ｃｍ-2の条件でイオン注入を行い、その後、例えば１０５０℃でＳＰＩＫＥ  ＲＴＡによって注入不純物を活性化する。これによって、基板４０１における第１のポリシリコンゲート電極４０４Ａから見て第１の絶縁性サイドウォールスペーサ４０９Ａの外側の領域にＮ型の第１のソース・ドレイン領域４１０Ａが形成されると共に、基板４０１における第２のポリシリコンゲート電極４０４Ｂから見て第２の絶縁性サイドウォールスペーサ４０９Ｂの外側の領域にＮ型の第２のソース・ドレイン領域４１０Ｂが形成される。
【００７８】
次に、図５（ｄ）に示すように、半導体基板４０１上の全面に亘って、例えばＮｉからなる厚さ１０ｎｍの金属膜４１１を堆積した後、ＲＴＡを実施する。これによって、図５（ｅ）に示すように、第１のソース・ドレイン領域４１０Ａ及び第２のソース・ドレイン領域４１０Ｂのそれぞれの上にＮｉシリサイド層４１２が形成される。尚、Ｎｉシリサイド層４１２の形成後、未反応の金属膜４１１を除去する。
【００７９】
次に、図６（ａ）に示すように、半導体基板４０１上の全面に亘って、例えば厚さ４００ｎｍの層間絶縁膜４１３を堆積した後、ポリシリコンゲート電極４０４Ａ及び４０４Ｂ上のカバー膜４０５Ａ及び４０５Ｂの表面が露出する程度までＣＭＰを用いて層間絶縁膜４１３を削って平坦化する。その後、図６（ｂ）に示すように、ウェットエッチングによるエッチバックを用いてカバー膜４０５Ａ及び４０５Ｂを除去する。このとき、層間絶縁膜４１３がさらにエッチングされて薄くなる。
【００８０】
次に、図６（ｃ）に示すように、半導体基板４０１上の全面に亘って、例えばＮｉからなる厚さ１００ｎｍの金属膜４１４を堆積した後、ＲＴＡを実施する。これによって、図６（ｄ）に示すように、第１のポリシリコンゲート電極４０４Ａが完全にシリサイド化され、Short-Lg MISFET形成領域上にＦＵＳＩゲート電極４１５が形成されると共に、第２のポリシリコンゲート電極４０４Ｂにおけるシリサイド化阻害層４０７の上側の部分がシリサイド化されてシリサイド層４１６が形成される。尚、ＦＵＳＩゲート電極４１５の形成後、未反応の金属膜４１４を除去する。
【００８１】
以上に説明したように、本実施形態によると、比較的簡単な製造方法によって、第２の実施形態と同様の半導体装置を製造することができる。すなわち、デバイスの高速化に寄与しないLong-Lg MISFET形成領域のゲート電極（長いゲート長のゲート電極）をフルシリサイド化することなく、デバイスの高速化に大きく寄与するShort-Lg MISFET形成領域のゲート電極（短いゲート長のゲート電極）を選択的にフルシリサイド化することができる。このため、微細化が進んでＦＵＳＩ化マージンが小さくなっても、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して且つ簡便に実現することができる。
【００８２】
また、本実施形態によると、第３の実施形態と比較して、マスク工程（図３（ｄ）に示す、第２のポリシリコンゲート電極３０４Ｂ上の第２のカバー膜３０５Ｂを選択的に除去するためのマスク工程）を１回削減できるので、工程を簡単化できるというメリットが得られる。
【００８３】
尚、本実施形態において、シリサイド化阻害層４０７を形成するために、ゲート電極材料膜４０４に対してＯのイオン注入を行ったが、これに限らず、ゲート電極材料膜４０４の活性化に影響を生じない他の不純物、例えばＦ、Ｎ、Ｇｅ又はＣ等のイオン注入を行ってもよい。
【００８４】
また、本実施形態において、ゲート電極材料膜４０４上にカバー膜４０５を堆積した後、ゲート電極材料膜４０４に対して、シリサイド化阻害層４０７を形成するためのイオン注入を行ったが、これに代えて、ゲート電極材料膜４０４の形成後、カバー膜４０５の形成前に、シリサイド化阻害層４０７を形成するためのイオン注入を行ってもよい。
【００８５】
また、本実施形態において、絶縁性サイドウォールスペーサ４０９Ａ及び４０９Ｂの構造として、シリコン窒化膜の単層構造を用いたが、これに代えて、例えばシリコン酸化膜とシリコン窒化膜とを組み合わせた２層構造又は３層以上の構造を用いてもよい。
【００８６】
また、本実施形態において、本発明をNch MISFETの形成に適用する場合を例として説明したが、これに代えて、本発明をPch MISFET又はCMOS構造の形成に適用してもよいことは言うまでもない。
【００８７】
また、本実施形態において、ゲート絶縁膜４０３Ａ及び４０３Ｂとして、ＳｉＯＮ膜を用いたが、これに代えて、例えばＨｆＳｉＯＮ等の高誘電率ゲート絶縁膜を用いてもよい。この場合、例えば、下層のゲート絶縁膜（バッファ絶縁膜）として、例えば厚さ０．５ｎｍのシリコン酸化膜を形成した後、上層のゲート絶縁膜として、例えば厚さ６ｎｍ（酸化膜換算膜厚は１．５ｎｍ）のＨｆＳｉＯＮ膜を堆積してもよい。
【００８８】
また、本実施形態において、各MISFET形成領域にソース・ドレイン領域等の不純物層を形成する際の注入条件を同じに設定したが、不純物層形成のためのイオン注入条件を各MISFET形成領域毎に変えてもよいことは言うまでもない。
【００８９】
また、本実施形態において、シリサイド化前のゲート電極材料として、ポリシリコン膜を用いたが、これに代えて、アモルファスシリコン膜又はＳｉＧｅ膜等の他のシリコン含有膜を用いてもよいことは言うまでもない。
【００９０】
（第４の実施形態の変形例）
以下、本発明の第４の実施形態の変形例に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００９１】
本変形例が第４の実施形態と異なっている点は、第４の実施形態ではイオン注入を用いてシリサイド化阻害層４０７を形成したのに対して、本変形例ではゲート電極材料膜４０４を２段階に分けて堆積すると共に１段階目の堆積と２段階目の堆積との間にシリサイド化阻害層４０７の形成を行うことである。
【００９２】
図７（ａ）〜（ｅ）は本変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【００９３】
まず、図７（ａ）に示すように、第４の実施形態と同様にして、ゲート絶縁膜４０３の形成まで行った後、ゲート絶縁膜４０３の上に、例えばポリシリコンからなる厚さ５０ｎｍの第１のゲート電極材料膜４５１を堆積する。
【００９４】
次に、図７（ｂ）に示すように、第１のゲート電極材料膜４５１の上に、例えばＴｉＮからなる厚さ２ｎｍのシリサイド化阻害層４０７を形成した後、Long-Lg MISFET形成領域を覆うレジストパターン４５２を形成する。
【００９５】
次に、図７（ｃ）に示すように、レジストパターン４５２をマスクとして、シリサイド化阻害層４０７に対してエッチングを行って、Short-Lg MISFET形成領域上のシリサイド化阻害層４０７を選択的に除去する。
【００９６】
次に、図７（ｄ）に示すように、レジストパターン４５２を除去した後、Long-Lg MISFET形成領域上に残存するシリサイド化阻害層４０７の上を含む第１のゲート電極材料膜４５１の上に、例えばポリシリコンからなる厚さ５０ｎｍの第２のゲート電極材料膜４５３を堆積する。ここで、第１のゲート電極材料膜４５１及び第２のゲート電極材料膜４５３の積層構造は、図５（ａ）に示す第３の実施形態のゲート電極材料膜４０４に相当する。その後、当該ゲート電極材料膜４０４に対して、例えばドーパントがＰ、注入エネルギーが１０ｋｅＶ、注入ドーズ量が５×１０15ｃｍ-2の条件でイオン注入を行った後、ゲート電極材料膜４０４の上に、例えばシリコン酸化膜からなる厚さ１０ｎｍのカバー膜４０５を堆積する。
【００９７】
その後の工程は、図５（ｂ）〜（ｅ）及び図６（ａ）〜（ｄ）に示す第４の実施形態の各工程と同じである。
【００９８】
以上に説明した本変形例によると、第４の実施形態と同様の効果が得られる。
【００９９】
尚、本変形例において、シリサイド化阻害層４０７の材料として、ＴｉＮを用いたが、これに代えて、Long-Lg MISFET形成領域の第２のポリシリコンゲート電極４０４Ｂの上部に形成されるシリサイド層４１６のシリサイド化温度よりも高融点を持つ金属又は金属酸化物を用いてもよい。尚、シリサイド化阻害層４０７は基本的には導電性材料から構成されていることが好ましいが、ゲート電極全体としての導電性に影響を及ぼさない程度の極薄の自然酸化膜等の絶縁膜をシリサイド化阻害層４０７に用いてもよい。
【０１００】
また、本変形例において、第１のゲート電極材料膜４５１及び第２のゲート電極材料膜４５３からなるゲート電極材料膜４０４並びにシリサイド化阻害層４０７を形成した後に、ゲート電極材料膜４０４に対して不純物のイオン注入を行ったが、これに加えて、第１のゲート電極材料膜４５１を堆積した後、シリサイド化阻害層４０７を形成する前にも不純物のイオン注入（条件は例えばドーパントがＰ、注入エネルギーが５ｋｅＶ、注入ドーズ量が５×１０15ｃｍ-2）を行ってもよい。
【産業上の利用可能性】
【０１０１】
本発明をＦＵＳＩゲート型のＭＩＳＦＥＴが搭載される各種電子デバイスに適用した場合、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して且つ簡便に提供することができ、非常に有用である。
【図面の簡単な説明】
【０１０２】
【図１】図１（ａ）は、本発明の第１の実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）のＩ−Ｉ線の断面図である。
【図２】図２（ａ）は、本発明の第２の実施形態に係る半導体装置の平面図であり、図２（ｂ）は図２（ａ）のII−II線の断面図である。
【図３】図３（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｅ）は、本発明の第４の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）は従来の半導体装置の平面図であり、図８（ｂ）は図８（ａ）のVIII−VIII線の断面図である。
【符号の説明】
【０１０３】
１０１    半導体基板
１０２    素子分離領域
１０３Ａ  Short-Lg MISFET活性領域
１０３Ｂ  Long-Lg MISFET活性領域
１０４Ａ  第１のゲート絶縁膜
１０４Ｂ  第２のゲート絶縁膜
１０５Ａ  第１のゲート電極
１０５Ｂ  第２のゲート電極
１０６Ａ  第１のエクステンション領域
１０６Ｂ  第２のエクステンション領域
１０７Ａ  第１の絶縁性サイドウォールスペーサ
１０７Ｂ  第２の絶縁性サイドウォールスペーサ
１０８Ａ  第１のソース・ドレイン領域
１０８Ｂ  第２のソース・ドレイン領域
１０９    層間絶縁膜
２０１    半導体基板
２０２    素子分離領域
２０３Ａ  Short-Lg MISFET活性領域
２０３Ｂ  Long-Lg MISFET活性領域
２０４Ａ  第１のゲート絶縁膜
２０４Ｂ  第２のゲート絶縁膜
２０５Ａ  第１のゲート電極
２０５Ｂ  第２のゲート電極
２０６Ａ  第１のエクステンション領域
２０６Ｂ  第２のエクステンション領域
２０７Ａ  第１の絶縁性サイドウォールスペーサ
２０７Ｂ  第２の絶縁性サイドウォールスペーサ
２０８Ａ  第１のソース・ドレイン領域
２０８Ｂ  第２のソース・ドレイン領域
２０９    層間絶縁膜
２１１    シリコン層
２１２    シリサイド化阻害層
２１３    シリサイド層
３０１    半導体基板
３０２    素子分離領域
３０３    ゲート絶縁膜
３０３Ａ  第１のゲート絶縁膜
３０３Ｂ  第２のゲート絶縁膜
３０４    ゲート電極材料膜
３０４Ａ  第１のポリシリコンゲート電極
３０４Ｂ  第２のポリシリコンゲート電極
３０５    カバー膜
３０５Ａ  第１のカバー膜
３０５Ｂ  第２のカバー膜
３０６Ａ  第１のエクステンション領域
３０６Ｂ  第２のエクステンション領域
３０７Ａ  第１の絶縁性サイドウォールスペーサ
３０７Ｂ  第２の絶縁性サイドウォールスペーサ
３０８Ａ  第１のソース・ドレイン領域
３０８Ｂ  第２のソース・ドレイン領域
３０９    金属膜
３１０    Ｎｉシリサイド層
３１１    層間絶縁膜
３１２    金属膜
３１３    ＦＵＳＩゲート電極
４０１    半導体基板
４０２    素子分離領域
４０３    ゲート絶縁膜
４０３Ａ  第１のゲート絶縁膜
４０３Ｂ  第２のゲート絶縁膜
４０４    ゲート電極材料膜
４０４Ａ  第１のポリシリコンゲート電極
４０４Ｂ  第２のポリシリコンゲート電極
４０５    カバー膜
４０５Ａ  第１のカバー膜
４０５Ｂ  第２のカバー膜
４０６    レジストパターン
４０７    シリサイド化阻害層
４０８Ａ  第１のエクステンション領域
４０８Ｂ  第２のエクステンション領域
４０９Ａ  第１の絶縁性サイドウォールスペーサ
４０９Ｂ  第２の絶縁性サイドウォールスペーサ
４１０Ａ  第１のソース・ドレイン領域
４１０Ｂ  第２のソース・ドレイン領域
４１１    金属膜
４１２    Ｎｉシリサイド層
４１３    層間絶縁膜
４１４    金属膜
４１５    ＦＵＳＩゲート電極
４１６    シリサイド層
４５１    第１のゲート電極材料膜
４５２    レジストパターン
４５３    第２のゲート電極材料膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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