(57)【要約】      （修正有）【課題】積層メモリ・ダイを利用する半導体構造とその構造を形成する方法を提供する。【解決手段】半導体構造は、第１の半導体ダイＤ１と、前記第１の半導体ダイと同一の第２の半導体ダイＤ２を有している。第１の半導体ダイは、第１の識別回路ＩＤと、第１の半導体ダイの表面に、第１の複数個数の入出力パッドＰＩＯ１〜ＰＩＯｎを有している。第２の半導体ダイは、第２の識別回路を有しており、第１および第２の識別回路は、互に異なるプログラムを書き込まれている。第２の半導体ダイは、また、第２の半導体ダイ表面において第２の複数個数の入出力パッドを有している。第１の複数個数の入出力パッドは、各々、垂直方向に一直線上に配列されており、各第２の複数個数の入出力パッドの１個に接続されている。第２の半導体ダイは、第１の半導体ダイに対して垂直方向に一直線上に配列され、第１の半導体ダイに固着されている。【選択図】図２
2008227447.tif 000002
【特許請求の範囲】
【請求項１】
識別回路と、シリコン貫通ビアにより構成されており、第１の半導体ダイと第２の半導体ダイの各々におけるメモリ回路に接続された複数の入出力導電路と、から各々が構成される前記第１の半導体ダイ、および、前記第１の半導体ダイと同一の前記第２の半導体ダイを形成する工程と、
前記第１の半導体ダイの前記識別回路のプログラムとは異なるプログラムを、前記第２の半導体ダイの前記識別回路に書き込む工程と、
前記第１の半導体ダイおよび前記第２の半導体ダイが垂直方向に一直線上に配列されると共に、前記第１の半導体ダイにおける前記複数の入出力導電路の各々が、前記第２の半導体ダイにおける前記入出力導電路の各々に接続される状態で、前記第２の半導体ダイを前記第１の半導体ダイ上に固着する工程と、
から構成されることを特徴とする半導体構造の製造方法。
【請求項２】
前記入出力導電路の各々が、前記第１の半導体ダイおよび前記第２の半導体ダイの各々の反対側における、第１の入出力パッドおよび第２の入出力パッドにより構成され、前記第１の入出力パッドおよび前記第２の入出力パッドが垂直方向に一直線上に配列されていることを特徴とする請求項１記載の半導体構造の製造方法。
【請求項３】
前記第１の半導体ダイおよび前記第２の半導体ダイの一方を薄型化する工程を有することを特徴とする請求項１記載の半導体構造の製造方法。
【請求項４】
前記第１および前記第２の半導体ダイと同一の、第３の半導体ダイを提供する工程と、
前記第１の半導体ダイおよび前記第２の半導体ダイの前記識別回路のプログラムとは異なったプログラムを、前記第３の半導体ダイの識別回路に書き込む工程と、
前記第２の半導体ダイ上に、前記第３の半導体ダイを固着する工程と、
を有することを特徴とする請求項１記載の半導体構造の製造方法。
【請求項５】
前記第２の半導体ダイの前記識別回路に、プログラムを書き込む手段が、フューズを飛ばす手段、であることを特徴とする請求項１記載の半導体構造の製造方法。
【請求項６】
前記第１の半導体ダイの前記識別回路に、プログラムを書き込む工程を有することを特徴とする請求項１記載の半導体構造の製造方法。
【請求項７】
識別回路と、第１のメモリ・ダイおよび第２のメモリ・ダイの各々の反対側における第１の入出力パッドと第２の入出力パッドとから構成されており、前記第１入出力パッドおよび第２の入出力パッドが垂直方向に一直線上に配列される状態で、メモリ回路と前記識別回路に接続される複数の導電路と、から構成される、前記第１メモリ・ダイおよび前記第１メモリ・ダイと同一の前記第２のメモリ・ダイを形成する工程と、
前記第１のメモリ・ダイの前記識別回路にプログラムを書き込む工程と、
前記第１のメモリ・ダイの前記識別回路の前記プログラムとは異なるプログラムを、前記第２メモリ・ダイの前記識別回路に書き込む工程と、
前記第１のメモリ・ダイおよび前記第２のメモリ・ダイが、垂直方向に一直線上に配列される状態で、前記第の２メモリ・ダイの前記第２の入出力パッドを、前記第１のメモリ・ダイの前記第１の入出力パッドに物理的に固着することにより、前記第２のメモリ・ダイを前記第１のメモリ・ダイの上に積層する工程と、
から構成されることを特徴とする半導体構造の製造方法。
【請求項８】
前記形成する工程における前記第１のメモリ・ダイおよび前記第２のメモリ・ダイは、いずれか一方が選択されるように形成され、選択された前記第１のメモリ・ダイの前記導電路の一部または前記第２のメモリ・ダイの前記導電路の一部に、前記チップ・セレクト信号が印加されることを特徴とする請求項７記載の半導体構造の製造方法。
【請求項９】
前記形成する工程における前記第１のメモリ・ダイおよび前記第２のメモリ・ダイは、前記チップ・セレクト信号が印加されると、前記第１のメモリ・ダイおよび前記第２のメモリ・ダイの、一方からプログラムの読み出し、または、一方へのプログラムの書き込みをするように形成されることを特徴とする請求項８記載の半導体構造の製造方法。
【請求項１０】
前記形成する工程における前記第１のメモリ・ダイおよび前記第２のメモリ・ダイの前記識別回路が、プログラム書き込み素子として、フューズにより構成され、前記第１のメモリ・ダイおよび前記第２のメモリ・ダイの前記識別回路へのプログラム書き込み手段が、選択されたフューズを飛ばす手段から構成されることを特徴とする請求項７記載の半導体構造の製造方法。
【請求項１１】
前記形成する工程における前記第１のメモリ・ダイおよび前記第２のメモリ・ダイの前記識別回路が、プログラム書き込み素子として、フラッシュ・メモリにより構成され、前記第１のメモリ・ダイおよび前記第２のメモリ・ダイの前記識別回路へのプログラム書き込み手段が、選択されたフラッシュ・メモリ・セルへの、データ書き込み手段から構成されることを特徴とする請求項７記載の半導体構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは集積回路に関するものであり、さらに具体的には積層されたメモリ・ダイを形成するための製造方法に関するものである。
【背景技術】
【０００２】
集積回路が発明されて以来、種々の電子部品（即ち、トランジスタ、ダイオード、抵抗、コンデンサ等）の集積度が発展の一途をたどったことにより、半導体産業は、間断の無い急速なる成長を遂げてきた。この成長は主として、最小の形状（最小の加工寸法）が繰り返し縮小されたことに起因する集積度が向上したことにあり、この結果、所定のチップ面積上に、より多くの部品の集積が可能となる。
【０００３】
集積部品が占める容積は、基本的には、半導体ウエファの表面上に存在するという点において、これらの集積度の向上は、事実上、二次元上（２D）で、本来、行われたものである。飛躍的なリソグラフィ技術は、二次元の集積回路形成において、顕著な発展を遂げたが、二次元上で実現可能な集積度には、物理的な限界が存在する。これらの限界の内の一つは、これらの部品の製作に必要とされる最小寸法にある。さらに、一個のチップに、更に多くのデバイスを載置する場合、さらに複雑な設計が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デバイスの個数が増大するにつれて、部品数と共にデバイス間の配線長を大幅に増大すると、さらに限界が生じる。デバイスの個数と配線長が増大すると、回路のRC遅延と電力消費の双方が増大する。
【０００５】
上記で検討した限界を解決する努力の中で、通常は、三次元集積回路（３DIC）と積層ダイが使用される。３DICと積層ダイにおいては、シリコン貫通ビア（TSV）が使用されることが多い。図１は、積層ダイを有する従来の半導体パッケージを示している。同図において、TSV４が、ダイの中に形成されている。ダイ10とダイ12は、半導体基板２から構成され、基板２上には、集積回路（図示なし）が形成されている。TSV４は、半導体基板２を貫通し、各ダイにおける集積回路と固着パッド６に接続されている。ダイ10と12は、固着パッド６によって固着されている。さらに、ダイ10の固着パッド６は、ダイ10をバンプ８に接続するために使用され、バンプ８は、さらに、パッケージ基板14に接続される。
【０００６】
従来のワイヤ・ボンデイング方式に比較して、TSVは、複数のダイを接続する場合に、より効率的である。しかし、メモリ・ダイを積層するために使用する場合には、TSVには欠点がある。通常、メモリ・ダイを形成する過程では、在庫品目を少なくし、サイクルタイムを短くし、製造コストを下げ（唯一つのセットのマスク・セットを使用することが好ましいことを意味する）、総ての入出力パッドを全面的に共有することが、好ましいのである。従って、メモリ・ダイ10と12は、正確に同一の設計であり、同一のマスク・セットを使用して製造可能であることが好ましい。
【０００７】
メモリ・ダイは、互に区別するために、固有のアドレスを有する必要があるので、同一のメモリ・ダイは、互に上下に積層することが、簡単にはできない。従来は、ダイを積層するために、別々の再配電線路が形成される。しかしながら、この方法は、やはり、メモリ・ダイの再配電線路形成のために、別々のマスク・セットを必要とする。代案として、インターポーザーが設計される。このように、別々のインターポーザーをダイに取り付けることにより、同一ダイの区別が可能であり、その結果、メモリ・ダイと取付け用インターポーザーを組み合わせることにより、区別が可能となる。当然ながら、この方法は、インターポーザーを形成し取り付けるための、余分なコストが掛かることになる。
【０００８】
従って、この技術で必要とされるものは、積層メモリ・ダイを利用する半導体構造とその構造の形方法であるが、同時に、負担コストを可能な限りの低コストとすることである。
【課題を解決するための手段】
【０００９】
本発明の第１の特徴は、半導体構造が、第１の半導体ダイと、第１の半導体ダイと同一の第２の半導体ダイを有していることである。第１の半導体ダイは、第１の識別回路と、第１の半導体ダイの表面に第１の複数個数の入出力導電路である入出力パッドとを有している。第２の半導体ダイは、第２の識別回路と、第２の半導体ダイの表面に第２の個数の入出力導電路である入出力パッドとを有しており、第１と第２の識別回路は、互に異なるプログラムが、書き込まれている。第１の複数個数の入出力パッドの各々は、各々の第２の個数の入出力パッドの内の一個に対して、垂直方向に一直線上に配列され接続されている。第２の半導体ダイは、第１の半導体ダイに対して垂直方向に一直線上に配列され、第１の半導体ダイに固着されている。
【００１０】
本発明の第２の特徴は、半導体構造が、第１のメモリ・ダイと第２のメモリ・ダイとを有していることである。第１のメモリ・ダイは、少なくとも１個の第１のプログラム可能素子から成る第１の識別回路と、第１のメモリ・ダイの第１の側面に少なくとも１個の第１のチップ・セレクト・パッドを有しており、少なくとも１個の第１のチップ・セレクト・パッドの各々が、少なくとも１個の第１のプログラム可能素子に接続されている。また、第１のメモリ・ダイは、第１のメモリ・ダイの第１の側の反対側にある第１のメモリ・ダイの第２の側に、少なくとも１個の第２のチップ・セレクト・パッド有しており、少なくとも１個の第２のチップ・セレクト・パッドの各々が、少なくとも１個の第１のチップ・セレクト・パッドの１個に対して垂直方向に一直線上に配列され、シリコン貫通ビアを貫通して、このチップ・セレクト・パッドに電気的に接続されている。さらにまた、第１のメモリ・ダイは、第１のメモリ・ダイの第１の側に、第１の複数個数の入出力パッドと、第１のメモリ・ダイの第２の側に、第２の複数個数の入出力パッドとを、有しており、第２の複数個数の入出力パッドの各々は、第１の複数個数の入出力パッドの１個に対して、垂直方向に一直線上に配列され、シリコン貫通ビアを貫通して、この入出力パッドに電気的に接続されている。第２のメモリ・ダイは、第１のメモリ・ダイと同一物である。第２のメモリ・ダイは、少なくとも１個の第１プログラム可能素子とは異なるプログラムを書き込まれた少なくとも１個の第２のプログラム可能素子から成る第２の識別回路と、第２のメモリ・ダイの第１の側に、少なくとも１個の第３のチップ・セレクト・パッドを有しており、この少なくとも１個の第３のチップ・セレクト・パッドの各々は、少なくとも１個の第２のプログラム可能素子の１個と接続されている。さらに、第２のメモリ・ダイは、第２のメモリ・ダイの第１の側の反対側にある第２のメモリ・ダイの第２の側面、少なくとも１個の第４のチップ・セレクト・パッド有しており、少なくとも１個のこの第４のセレクト・パッドの各々は、少なくとも１個の第３のチップ・セレクト・パッドの１個に対して垂直方向に一直線上に配列され、シリコン貫通ビアを貫通して、このチップ・セレクト・パッドに電気的に接続されている。さらにまた、第２のメモリ・ダイは、第２のメモリ・ダイの第１の側に、第３の複数個数の入出力パッドと、第１のメモリ・ダイの第２の側に、第４の複数個数の入出力パッドとを、有しており、この第４の複数個数の入出力パッドの各々は、第３の複数個数の入出力パッドの１個に対して、垂直方向に一直線上に配列され、シリコン貫通ビアを貫通してこの入出力パッドに接続されているとともに、第４の複数個数の入出力パッドの各々は、第１の複数個数の入出力パッドにおける各々のパッドに、物理的に固着されている。
【００１１】
本発明の第３の特徴は、半導体構造の製造方法が、第１の半導体ダイと、第１の半導体ダイと同一の第２の半導体ダイを形成する工程を、有していることである。第１と第２の半導体ダイの各々は、識別回路と、第１と第２の半導体ダイの各々におけるメモリ回路に接続される複数の入出力導電路とを、有していて、この複数の入出力導電路は、シリコン貫通ビアから構成されている。本方法は、さらに、第２の半導体ダイの識別回路を第１の半導体ダイの識別回路とは異なるプログラムで書き込みを行う工程と、第２の半導体ダイを第１の半導体ダイに固着する工程と、で構成され、第１と第２の半導体ダイは、垂直方向に一直線上に配列され、第１の半導体ダイにおける複数の入出力導電路の各々は、第２の半導体ダイにおける入出力導電路の各々に接続される。
【００１２】
本発明の第４の特徴は、半導体構造の製造方法が、第１のメモリ・ダイと、第１のメモリ・ダイと同一の第２のメモリ・ダイを形成する工程から構成され、第１と第２のメモリ・ダイはそれぞれ識別回路を有している。さらに、前記方法は、メモリ回路と識別回路に接続される複数の導電路を形成する工程から構成され、各々の導電路が、第１と第２のメモリ・ダイの各々の反対側における第１と第２の入出力パッドから構成されており、この第１と第２の入出力パッドは、垂直方向に一直線上に配列される。本方法は、さらに、第１のメモリ・ダイの識別回路にプログラムを書き込む工程から構成され、プログラムの書き込みは、第２のメモリ・ダイの識別回路には、第１のメモリ・ダイの識別回路とは異なるプログラムが書き込まれる。本方法は、さらに、第１のメモリ・ダイの第１の入出力パッドに、第２のメモリ・ダイの第２の入出力パッドを物理的に固着することにより、第２のメモリ・ダイを第１のメモリ・ダイの上に積層する工程から構成され、第１と第２のメモリ・ダイは、垂直方向に一直線上に配列される。
【００１３】
本発明は、再配電線、そして／または、インターポーザーの必要なしに、同一のダイを積層可能にする。この結果、設計・製造コスト、在庫品目とサイクルタイムを大幅に低減する。
【発明を実施するための最良の形態】
【００１４】
本好ましい本実施例の作成・利用にいて、以下に詳細に説明する。しかしながら、本発明は、多種多様な特定の状況において実現可能である多くの適用可能な進歩性を提供するものである。検討する特定の実施例は、本発明を実施し利用するために、特定の方法を単に説明するものであり、発明の範囲を限定するものではない。
【００１５】
以下の検討において、本発明の概念を説明するために、４個のメモリ・ダイを積層する実施例を提示する。図２は、４個の同一ダイ、すなわち、ダイ１、ダイ２、ダイ３及びダイ４を示している。ダイ1,  2,  3, 4は通常使用されるメモリ、すなわち、スタティック・ランダム・アクセス・メモリ（SRAM）、ダイナミック・ランダム・アクセス・メモリ（DRAM）、フラッシュ・メモリ、磁気抵抗ランダム・アクセス・メモリ（MRAM）等のメモリが含まれる。ダイ１, 2,  3, ４は、同じ半導体ウエハから切り取られたダイであってもよく、複数の同一のメモリ・ダイであり、或いは、異なる半導体ウエハから切り取られたダイであっても良い。全文を通して、ダイ１, 2, 3, 4は、非メモリ・セルの場合もあるが、一様にメモリ・ダイ１, 2, 3, 4と称する。従って、本発明による教唆は、同一の非メモリ・ダイを積層するために使用されてもよい。
【００１６】
各ダイ１, 2, 3, ４は、基板100を含んでおり、その基板100上に集積回路（図示なし）が形成されている。複数の入出力パッドPIO1からPIOnは、集積回路に接続される。典型的な実施例においては、集積回路はメモリ回路を含んでいる。従って、複数の入出力パッドPIO1からPIOn は、アドレス・ライン（図示なし）およびデータ・ライン（図示なし）への接続部分を有している。入出力パッドPIO1からPIOnの各々は、入出力ピンPIO_BからPIOn_Bの各々へ接続されているのが好ましく、この入出力ピンPIO1_BからPIOn_Bは、シリコン貫通ビア（TSV）を貫通して、各パッドPIO1からPIO nに対してダイの反対側に存在している。さらに、入出力パッドPIO1からPIOnの各々は、接続入出力パッドPIO1_BからPIOn_Bの各々に対して、垂直方向に一直線上に配列されている。
【００１７】
各ダイ１, 2, 3, ４は、プログラム書き込み可能な識別（ID）回路（IDとして表す）を有し、このIDは、少なくとも１個の、或いは、１個以上でも良いが、プログラム可能素子を有している。一つの典型的な実施例においては、プログラム可能素子は、フューズであり、それは、電気フューズまたは、レーザー・フューズであっても良く、図２において、F1, F2, F3, F4で示される。本説明では、終始、プログラム可能素子は、一様にフユーズF1, F2, F3, F4と称することにする。しかしながら、プログラム可能素子は、ダイの製造後に、プログラム書き込み可能であることを条件として、フラッシュ・メモリなどの他の不揮発性素子であることを、理解されたい。通常、フラッシュ・メモリは、電気フューズ、レーザー・フューズよりも製造コストが高い。しかしながら、ダイ１, 2, 3, ４が、メモリ回路の一部を、フラッシュ・メモリで構成するならば、プログラム可能素子は、さらにコスト上昇を招くことなく、有利な条件で製造される。プログラム可能素子の各々は、各ダイの一方の側に、導電路であるチップ・セレクト・パッドに接続される第１の端部を有し、プログラム可能素子F1, F2, F3, F4に接続されるチップ・セレクト・パッドは、各々P1, P2, P3, P4 で示される。ダイの反対側においては、チップ・セレクト・パッドP1_B, P2_B, P3_B, P4_Bが形成され、TSVの各々を貫通して、チップ・セレクト・パッドP1, P2, P3, P4の各々に接続される。チップ・セレクト・パッドP1_B, P2_B, P3_B, P4_Bが、接続チップ・セレクト・パッドP1, P2, P3, P4と、各々垂直方向に一直線上に配列されるのが好ましい。
【００１８】
プログラム可能素子F1, F2, F3, F4 の第２の端部は、復号回路に接続され、その典型的な復号回路は、図３に示される。複号回路は、ANDゲート102を有し、複号回路の入力である入力１、入力２、入力３、入力４は、プログラム可能素子に接続される。ANDゲート102の出力は、各ダイを使用可能にし、識別するために、チップ・エネーブル（CE）ラインに接続される。
【００１９】
各ダイのID回路におけるプログラム可能素子に書き込まれるプログラムは、他のダイのID回路におけるプログラム可能素子に書き込まれるプログラムとは、異なっている。表１は、各々のダイ１, ２, ３, ４におけるプログラム可能素子の典型的な状態を示しており、ここでのプログラム可能素子は、フューズである。「S」の文字は、該当するフューズが、短絡されているか、或いは、飛んでいないことを表し、「O」の文字は、該当するフューズが、開放状態にあるか、或いは、飛んでしまっていることを表している。
【００２０】
【表１】
2008227447.tif 000003
チップ・セレクト・パッドP1, P2, P3, P4は、信号ＣＳ０，ＣＳＯ_Ｂ，ＣＳ１，ＣＳ１_Ｂを、各々印加され、文字「H」は高電位を、文字「L」は低電位を、示している。信号ＣＳＯ_Ｂは、信号ＣＳ０の逆位相信号を、信号ＣＳ１_Ｂは、信号ＣＳ１の逆位相信号を、表している。従って、フューズF1, F2, F3, F4の状態の組み合わせは、該当するダイ独自のアドレスとして動作する。表示されているＣＳ０とＣＳ１の状態は、各ダイのチップ・エネーブルCE信号が、高電位を出力するために必要とされるＣＳ０とＣＳ１の信号である。
【００２１】
図３を参照すると、異なる信号ＣＳ０，ＣＳＯ_Ｂ，ＣＳ１，ＣＳ１_Ｂが印加された状態で、ダイ１, ２, ３, ４におけるANDゲートの出力CEは、異なった状態を有している。一例として、ダイ１における識別回路を使用して、フューズF1が開放状態の場合に、ノード入力１における入力電位が高電位である場合と、フューズF1が短絡状態の場合に入力電位が信号ＣＳ０の電位と同じである仮定すると、ＣＳ０とＣＳ１の双方が高電位である場合には、ダイ1のチップ・エネーブルCEは、高電位である。ダイ２，３，４のチップ・エネーブルCEは、また、入力信号ＣＳ０とＣＳ１により決定される。同時に、信号ＣＳ０とＣＳ１によって有効にされるダイは、せいぜい１個である。
【００２２】
プログラム可能素子がフラッシュ・メモリか、或いは、他の種類のメモリである場合は、フラッシュ・メモリにおける記憶状態に応じて、チップ・エネーブルCE信号を出力するように、複号回路が設計される。
【００２３】
図４は、ダイ１, ２, ３, ４の各々におけるプログラム可能素子F1, F2, F3, F4の状態を、説明するものであり、このプログラム可能素子F1, F2, F3, F4は、表１に従って、プログラムされている。各ダイの形成後に、ダイは、プログラムを書き込まれるのが好ましく、そのプログラムの書き込みは、各々のウエハからダイを切断する前か、または、後で、実行される。プログラム可能素子が、レーザー・フューズ或いは電気フューズの場合は、プログラム可能素子は、レーザー光線或いは電流によって、飛ばされる。プログラム可能素子が、フラッシュ・メモリ・セルの場合は、プログラム可能素子の所望される状態が、フラッシュ・メモリ・セルに書き込まれる。
【００２４】
図５を参照すると、下層に置かれているダイのチップ・セレクト・パッドP1, P2, P3, P4にチップ・セレクト・パッドP1_B, P2_B, P3_B, P4_Bが、各々固着されて、ダイ１, ２,３, ４が積層される。さらに、PIO1_BからPIOn_B までの各々の入出力パッドは、下層に置かれているダイのPIO1からPIOnまでの入出力パッドに、各々固着されている。好ましい実施例おいては、銅同士の固着が実施される。従って、１個のダイ上の、P1からP4のチップ・セレクト・パッドの各々は、他のダイ上の各々のチップ・セレクト・パッドに接続されており、PIO1からPIOnまでの入出力パッドの各々は、他のダイ上の各入出力パッドに接続される。
【００２５】
この積層構造においては、ダイ１, ２, ３, ４は、総て相互接続されているが、これらのダイの区別は、チップ・セレクト・パッドP1, P2, P3, P4を介して、信号ＣＳ０，ＣＳＯ_Ｂ，ＣＳ１，ＣＳ１_Ｂの異なった組み合わせを各々印加することによって行われる。従って、各ダイは、PIO1からPIOｎまでの入出力パッド上を転送される信号が、自身に向けられたものなのか否かを、見分けることができる。同様に、この積層構造に接続された外部回路は、これらの入出力パッドに印加された信号が、どのダイのメモリから読み出されたものであるのかを、見分けることができる。従って、チップ・セレクト信号を印加することにより、ダイ１, ２, ３, ４の何れかのダイを、所望どおりに、読み出し、書き込みすることが可能である。
【００２６】
前記に検討した実施例において、各ID回路は、４個のプログラム可能素子を備えており、設計変更無しで、16個までのダイを積層可能である。当業者ならば、４個以下のダイを一意的に認識するためには、各ダイでは、２個のプログラム可能素子のみが必要とされることを、すはわち、（０，０），（０，１）（１，０）（１，１）の状態の組み合わせを使用して、４個のダイが一意的に認識されることを、理解するであろう。さらに多くのダイを積層する必要のある場合は、さらに多くのプログラム可能素子を追加すればよい。２個のダイのみが積層される場合には、プログラム可能素子は、１個を使用し、この場合、状態０と１（或いは、フューズの、開放状態と短絡状態）の各々は、１個のダイを識別するために使用される。この場合、プログラム化作業は、２個のダイ積層した後に実施され、上部のダイは、下部のダイとは異なったプログラムを書き込まれる。
【００２７】
図５に示す積層構造は、背面対前面合わせ積層と言われ、１個のダイの背面がもう１個のダイの前面に取り付けられる。これに代わる実施例においては、背中合わせと前面合わせの積層構成が使用される。しかしながら、このような積層構成は、ダイをひっくり返す場合に、同一種類の入出力パッドとチップ・セレクト・パッドを、正確に同じ位置に有している対称構造を、ダイが持っていることが要求され、その要求が満たされた結果、（チップ・セレクト・パッドと入出力パッドなどの）１つのパッドは、他のパッドの上にある同一種類のパッドに接続されることになる。さらに、１以上の積層ダイは、薄型化される。例えば、ダイ４は、ダイ１, ２, ３よりも厚くする。この場合は、ダイ４とダイ１, ２, ３間の相違は、基板の厚さ（従って、TSVの長さ）と、プログラム可能素子のプログラム状態と、のみである。従って、ダイ４は、依然としてダイ１, ２, ３と、同一であると考えられる。
【００２８】
前記の説明例においては、ダイ同士の積層が実施される。また、他の実施例において、ウエハ同士の積層と、ダイとウエハ同士の積層とが、実施される。この場合、各ウエハ上のダイを、最初にプログラム化してから、他のウエハ上のダイに固着される。ダイ１, ２, ３, ４は、半田バンプ、或いは、通常使用される同種ものを使用して固着される。
【００２９】
本発明の実施例は、いくつかの利点を有している。積層されるダイは、同一のものであるので、異なる設計のメモリ・ダイを１組以上製造する必要が無い。従って、製造・試験に使用される機器と実施される工程が、簡略化される。この結果、コストが低減されるばかりでなく、また在庫品目とサイクルタイムが減少し改善される。さらに、積層ダイにおいて、種々の再配電線の形成の必要が無なくなる。さらに、インターポーザーもまた、必要ではない。
【００３０】
本発明とその利点を、詳細に述べてきたが、種々の変更、置換、代替が、添付の請求項により明確にされるように、本発明の精神と範囲を逸脱することなく可能である。さらに、本願の範囲は、本明細書に記載された、処理、機械、製造、物質と手段と方法の複合物、措置等に関する特定の実施例に限定する意図は無い。本発明の開示から、当業者は、ほぼ同様の機能を実施し、ここに記述した該当する実施例と同様の結果をほぼ実現するところの、現在存在し、或いは、将来開発されるであろう、処理法、機械、製造、物質と手段と方法の複合物、或いは、措置について容易に認識するであろう。従って、添付の請求項は、処理法、機械、製造、物質と手段と方法との複合物、或いは、措置などのはい範囲を包含するように意図されている。
【図面の簡単な説明】
【００３１】
【図１】積層ダイを有する従来の構造を示す。
【図２】４個の同一メモリ・ダイを示す
【図３】ANDゲートを有している、ダイ識別用の典型的な復号回路を示す。
【図４】識別回路に互に異なるプログラムが書き込まれている４個の同一のメモリ・ダイを示す。
【図５】同一メモリ・ダイの積層構造を示す。
【符号の説明】
【００３２】
D1  第１の半導体ダイ、第１のメモリ・ダイ
D2  第２の半導体ダイ、第２のメモリ・ダイ
D3  第３の半導体ダイ、第３のメモリ・ダイ
D4  第４の半導体ダイ、第４のメモリ・ダイ
F1〜F4  フューズ
ID  識別回路
PIO1〜PIOn  入出力電導路（入出力パッド）
P1, P2, P3, P4  導電路（チップ・セレクト・パッド）
【図１】
2008227447.tif 000004
【図２】
2008227447.tif 000005
【図３】
2008227447.tif 000006
【図４】
2008227447.tif 000007
【図５】
2008227447.tif 000008