(57)【要約】【課題】リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間を接続する配線の長さが均等になるようにメモリセルアレイ上を通過させる配線を配置して、アクセスタイムを高速化する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの一方の端部に配置されて、外部回路との間で信号を入出力するための複数の端子を有する第１のインターフェース部と、前記メモリセルアレイの他方の端部に前記第１のインターフェース部と対向する位置に配置されて、外部回路との間で信号を入出力するための複数の端子を有する第２のインターフェース部と、前記メモリセルアレイ上を通して配置されて、前記第１のインターフェース部の一つの特定信号入力用端子と、前記第２のインターフェース部の複数の信号入出力用端子との間を接続する配線と、を具備する。【選択図】図１
2008130671.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの一方の端部に配置されて、外部回路との間で信号を入出力するための複数の端子を有する第１のインターフェース部と、
前記メモリセルアレイの他方の端部に前記第１のインターフェース部と対向する位置に配置されて、外部回路との間で信号を入出力するための複数の端子を有する第２のインターフェース部と、
前記メモリセルアレイ上を通して配置されて、前記第１のインターフェース部の一つの特定信号入力用端子と、前記第２のインターフェース部の複数の信号入出力用端子との間を接続する配線と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイは、前記複数のメモリセルが矩形領域内に配置されて形成され、
前記第１のインターフェース部の複数の端子及び前記第２のインターフェース部の複数の端子は、前記矩形領域の対向する両辺部に沿って等間隔で配置され、
前記配線は、前記第１のインターフェース部及び前記第２のインターフェース部の複数の端子が配置された方向に対して、交差する方向でかつ前記メモリセルアレイ上の中央部を通して配置され、前記一つの特定信号入力用端子に対して前記複数の信号入出力用端子を等間隔で接続すること、
を特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記一つの特定信号入力用端子は、リードイネーブル信号を入力するための端子であり、前記複数の信号入出力用端子は、前記メモリセルアレイに対してデータを書き込み又は読み出すための端子であること、
を特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記配線は、前記メモリセルアレイに形成されたビット線上を通して配置されたこと、
を特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記配線は、前記ビット線上に形成された層間膜上に形成されたこと、
を特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリのチップレイアウトの一例を図４に示す。図４において、ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルが形成されたメモリセルアレイ１０１、周辺回路１０２、複数のコントロールパッドＹ１〜Ｙｎが形成されたインターフェース部１０３、及び複数のデータＩ／ＯパッドＸ１〜Ｘｎが形成されたインターフェース部１０４が配置されている。
【０００３】
インターフェース部１０３は、メモリセルアレイ１０１の図中の左端側に沿って配置されている。インターフェース部１０３に形成された複数のコントロールパッドＹ１〜Ｙｎのうち、外部回路からリードイネーブル信号ＲＥが入力されるリードイネーブル信号入力用パッドＹ２が形成されている。リードイネーブル信号ＲＥは、メモリセルアレイ１０１に記憶されたデータを読み出す際に、外部回路から入力される信号である。
【０００４】
インターフェース部１０４は、メモリセルアレイ１０１の図中の右端側に沿って配置されている。インターフェース部１０３内のリードイネーブル信号入力用パッドＹ２と、インターフェース部１０４に形成された複数のデータＩ／ＯパッドＸ１〜Ｘｎは、メモリセルアレイ１０１内を避けて、周辺回路１０２内を通して配置された配線１０５により接続されている。なお、インターフェース部間の配線をメモリセルの周辺を通して配線を配置するものとして、例えば、特許文献１に記載された半導体回路装置がある。
【０００５】
図４に示したように、配線１０５は、メモリセルアレイ１０１内を避けて周辺回路１０２内を通して、リードイネーブル信号入力用パッドＹ２と最遠方のデータＩ／ＯパッドＸｎまでを接続するように配置されている。このため、配線１０５の長さが、データＩ／ＯパッドＸ１からデータＩ／ＯパッドＸｎに離れるに従って長くなり、その配線抵抗、配線容量のバラツキが大きくなり、メモリセルアレイ１０１に対するアクセスタイムを遅延させるという問題があった。
【特許文献１】特開２００３−３３８１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間を接続する配線の長さが均等になるように配線を配置して、アクセスタイムを高速化する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの一方の端部に配置されて、外部回路との間で信号を入出力するための複数の端子を有する第１のインターフェース部と、前記メモリセルアレイの他方の端部に前記第１のインターフェース部と対向する位置に配置されて、外部回路との間で信号を入出力するための複数の端子を有する第２のインターフェース部と、前記メモリセルアレイ上を通して配置されて、前記第１のインターフェース部の一つの特定信号入力用端子と、前記第２のインターフェース部の複数の信号入出力用端子との間を接続する配線と、を具備することを特徴としている。
【発明の効果】
【０００８】
本発明の一実施形態によれば、リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間の配線距離を均等にすることができ、その配線抵抗、配線容量のバラツキを小さくすることができ、メモリセルアレイに対するアクセスタイムを高速化することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１０】
図１は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのチップレイアウトを示す図である。図１に示すようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、周辺回路３及びインターフェース部４、５を有する。
【００１１】
メモリセルアレイ２は、図示する矩形領域内にデータの書き込み及び読み出しが可能な複数のメモリセルを有する。メモリセルアレイ２では、インターフェース部４を介して外部回路（図示せず）から入力される各種制御信号（リードイネーブル信号ＲＥ等）に応じてデータ書き込み、データ読み出し、データ消去の各動作が行われる。
【００１２】
周辺回路３は、各種レジスタ、各種デコーダやコントローラ等を有し、メモリセルアレイ２内のデータ書き込み、データ読み出し、データ消去の各動作を制御する。
【００１３】
インターフェース部４（第１のインターフェース部）は、メモリセルアレイ２を形成する矩形領域の左辺部に沿って配置されており、複数のコントロールパッドＹ１〜Ｙｎが等間隔で形成されている。コントロールパッドＹ１〜Ｙｎは、外部回路と接続して、メモリセルアレイ２内のデータ書き込み、データ読み出し、データ消去の各動作に対応する各種制御信号（リードイネーブル信号ＲＥ等）を入力するためのパッドである。複数のコントロールパッドＹ１〜Ｙｎのうち、外部回路からリードイネーブル信号ＲＥが入力されるリードイネーブル信号入力用パッドＹ２が形成されている。リードイネーブル信号ＲＥは、メモリセルアレイ１０１に記憶されたデータを読み出す際に、外部回路から入力される信号である。
【００１４】
インターフェース部５（第２のインターフェース部）は、メモリセルアレイ２を形成する矩形領域のインターフェース部４と対向する右辺部に沿って配置されており、複数のデータＩ／ＯパッドＸ１〜Ｘｎが等間隔で形成されている。データＩ／ＯパッドＸ１〜Ｘｎは、外部回路と接続して、メモリセルアレイ２内のデータ書き込み、データ読み出しの各動作に際して、書き込みデータ又は読み出しデータを入出力するためのパッドである。
【００１５】
配線６は、上記リードイネーブル信号入力用パッドＹ２と複数のデータＩ／ＯパッドＸ１〜Ｘｎの間を接続するための配線である。配線６は、インターフェース部４及びインターフェース部５の複数の端子が配置された方向に対して、交差する方向でかつメモリセルアレイ２上の中央部を通して配置される。
【００１６】
次に、メモリセルアレイ２に配置される配線６の構成ついて、図２を参照して説明する。図２は、図１のメモリセルアレイ２の一部分をビット線方向に沿って切断した断面の一例を示す図である。
【００１７】
図２に示すように、メモリセルアレイ２には、ｐ−ｗｅｌｌ基板２０上に複数のメモリセル２１と、複数の選択ゲートトランジスタＳＧＴと、図中の表面から裏面に向かう方向に形成された複数のワード線ＷＬ及び選択ゲート線ＳＧＤと、図中の水平方向に形成されたビット線ＢＬ等が含まれる。
【００１８】
図２に示すように、配線６は、メモリセルアレイ２内に形成されたビット線ＢＬ上に沿って、そのビット線ＢＬ上の反射防止膜７上に形成された層間膜８上に形成される。さらに、配線６上には保護膜９が形成される。
【００１９】
次に、本実施形態のＮＡＮＤ型フラッシュメモリ１の動作について、図３を参照して説明する。図３は、ＮＡＮＤ型フラッシュメモリ１内のインターフェース部４に入力される各種制御信号、ビット線ＢＬ及びワード線ＷＬの動作を示すタイミングチャートである。
【００２０】
図３において、（ａ）はライトイネーブル信号ＷＥ、（ｂ）はリードイネーブル信号ＲＥ、（ｃ）はビジー信号ＢＵＳＹｎ、（ｄ）はワード線ＷＬの動作状態、（ｅ）はビット線選択信号ＢＬＳ、（ｆ）は選択ゲート線ＳＧＤの動作状態、（ｇ）はＰＲＥ信号、（ｈ）はＣＬＡＭＰ信号、（ｉ）は選択ゲート線ＳＧＳの動作状態、（ｊ）はビット線ＢＬの動作状態、（ｋ）はＬＡＴ信号、の動作を示すタイミングチャートである。
【００２１】
図３において、図中に示すＴ１〜Ｔ２がメモリセル動作期間であり、Ｔ２以降はメモリセル動作終了期間である。同図（ｂ）に示すように、リードイネーブル信号ＲＥは、メモリセル動作期間経過後のメモリセル動作終了期間に移行してから動作する信号である。このため、配線６をメモリセルアレイ２上に形成したとしても、リードイネーブル信号ＲＥによるメモリセル動作への影響は軽微である。
【００２２】
以上のように、本実施形態のＮＡＮＤ型フラッシュメモリ１では、図１及び図２に示したように配線６をメモリセルアレイ２上を通過させて配置することにより、リードイネーブル信号入力用パッドＹ２と複数のデータＩ／ＯパッドＸ１〜Ｘｎとの間の配線距離を均等にすることができ、その配線抵抗、配線容量のバラツキを小さくすることができる。その結果、メモリセルアレイ２に対するアクセスタイムを高速化することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのチップレイアウトを示す図である。
【図２】本発明の一実施形態に係る図１のメモリセルアレイの一部分をビット線方向に沿って切断した断面の一例を示す図である。
【図３】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの動作を示すタイミングチャートである。
【図４】従来のＮＡＮＤ型フラッシュメモリのチップレイアウトの一例を示す図である。
【符号の説明】
【００２４】
１  ＮＡＮＤ型フラッシュメモリ
２  メモリセルアレイ
３  周辺回路
４、５  インターフェース部
６  配線
７  ビット線
８  反射防止膜
９  層間膜
１０  保護膜
Ｙ２  リードイネーブル信号入力用パッド
Ｘ１〜Ｘｎ  データＩ／Ｏパッド
【図１】
2008130671.tif 000003
【図３】
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【図４】
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【図２】
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