(57)【要約】【課題】ゲート構造の小型化に対応しやすく、製造が容易な３次元構造のゲート絶縁膜を有する半導体装置の提供を課題とする。【解決手段】本発明の半導体装置は、半導体基板に３次元構造のゲート絶縁膜が形成され、ゲート絶縁膜に接するゲート電極が半導体基板上に突出形成され、ゲート絶縁膜の周囲の半導体基板に該半導体基板の拡散層領域を介してソース電極およびドレイン電極が形成され、ゲート電極周囲の半導体基板上面が、半導体基板上に突出形成されたゲート電極の側面を覆う保護絶縁膜で覆われ、この保護絶縁膜の上に層間絶縁膜が積層されてなる。【選択図】図１
2008171872.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に３次元構造のゲート絶縁膜が形成され、前記ゲート絶縁膜に接するゲート電極が前記半導体基板上に突出形成され、前記ゲート絶縁膜の周囲の半導体基板に該半導体基板の拡散層領域を介してソース電極およびドレイン電極が形成されるとともに、前記ゲート電極周囲の前記半導体基板上面が、前記半導体基板上に突出形成されたゲート電極の側面を覆う保護絶縁膜で覆われ、この保護絶縁膜の上に層間絶縁膜が積層されてなることを特徴とする半導体装置。
【請求項２】
半導体基板に形成された溝と、前記溝内にゲート絶縁膜を介し前記半導体基板から少なくとも一部を上に延出させて形成されたゲート電極と、前記ゲート電極近傍の半導体基板に前記ゲート絶縁膜を介して配置された拡散層領域とそれらに接続するソース電極及びドレイン電極とを具備してなるリセスチャネルトランジスタを備えるとともに、前記ゲート電極上に該ゲート電極を延長するように導電材料からなるゲート電極延出部が積層され、前記ゲート電極の周囲の半導体基板を覆って保護絶縁膜が形成され、前記溝から突出されたゲート電極の側面側が前記保護絶縁膜により囲まれ、この保護絶縁膜の上に層間絶縁膜が形成されてなることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された保護絶縁膜と、この保護絶縁膜に前記半導体基板に達するように形成された溝と、前記溝内にゲート絶縁膜を介し形成されたゲート絶縁膜と、前記溝内にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極近傍の半導体基板に前記ゲート絶縁膜を介して配置された拡散層領域とそれらに接続するソース電極及びドレインとを具備してなるトランジスタを備えるとともに、前記ゲート電極上に該ゲート電極を延長するように導電材料からなるゲート電極延出部が積層され、前記ゲート電極の周囲の半導体基板を覆って保護絶縁膜が形成され、前記ゲート電極の側面側が前記保護絶縁膜により囲まれ、この保護絶縁膜の上に層間絶縁膜が形成されてなることを特徴とする半導体装置。
【請求項４】
前記保護絶縁膜の上面と前記ゲート絶縁膜の上面と前記ゲート電極の上面とが化学機械研磨法により面一になるように研磨仕上げされた面とされてなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極上にサイドウォール絶縁膜を伴わないゲート電極延出部が形成されてなり、前記ゲート電極が前記保護絶縁膜によりその周囲を囲まれ、前記ゲート電極延出部が前記保護絶縁膜よりも上方に位置されてなることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート絶縁膜の周囲の半導体基板にソース領域となる拡散層領域とドレイン領域となる拡散層領域が形成され、前記ソース領域に接続するソース電極が前記保護絶縁膜を貫通して形成され、前記ドレイン領域に接続するドレイン電極が前記保護絶縁膜を貫通して形成されたことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート電極上に積層されたゲート電極延出部が、前記ゲート絶縁膜と前記ゲート電極を形成した溝の幅と同等かそれ以上に厚く形成されてなることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記ゲート電極上に積層された導体部が、前記ゲート絶縁膜と前記ゲート電極を形成した溝の幅と同等かそれ以上に厚く形成され、前記導体部の周囲側に拡散防止用の保護膜が形成されていないことを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
拡散層領域を形成した半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離膜を形成した半導体基板上に保護絶縁膜を形成する工程と、該保護絶縁膜をパターニングし、それをマスクとして前記保護絶縁膜と半導体基板をエッチングして溝を形成する工程と、前記シリコン拡散層に対して酸化処理により前記溝の内面に沿うゲート絶縁膜を形成する工程と、前記半導体基板上にポリシリコン層を形成して前記ゲート絶縁膜の内側にゲート電極を形成する工程と、前記保護絶縁膜をストッパーとして前記半導体基板の表面側を化学機械研磨法により平坦化して前記保護絶縁膜と前記ゲート絶縁膜と前記ゲート電極の上面を面一化する工程と、前記ゲート電極の上に導電材料からなるゲート電極延出部を形成する工程と、前記被覆絶縁層を貫通して前記ゲート絶縁膜の側方の拡散層領域に接続するソース電極とドレイン電極を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
拡散層領域を形成した半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離膜を形成した半導体基板上に保護絶縁膜を形成する工程と、該保護絶縁膜をパターニングして前記半導体基板表面に達する溝を形成する工程と、前記溝の内部に前記半導体基板に到達し溝の内面を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜の内側に前記半導体基板上にポリシリコン層を形成して前記ゲート絶縁膜の内側にゲート電極を形成する工程と、前記保護絶縁膜をストッパーとして前記半導体基板の表面側を化学機械研磨法により平坦化して前記保護絶縁膜と前記ゲート絶縁膜と前記ゲート電極の上面を面一化する工程と、前記ゲート電極の上に導電体からなるゲート電極延出部を形成する工程と、前記被覆絶縁層を貫通して前記ゲート絶縁膜の側方の拡散層領域に接続するソース電極とドレイン電極を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項１１】
前記化学機械研磨法により前記保護絶縁膜と前記ゲート絶縁膜と前記ゲート電極の上面を面一化した後、前記ゲート電極の上に導電材料製のゲート電極延出部を形成する際、前記保護絶縁膜により前記半導体基板上面を覆って導電材料の飛散を防止した状態で前記ゲート電極延出部を前記ゲート電極上に形成することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記化学機械研磨法により前記保護絶縁膜と前記ゲート絶縁膜と前記ゲート電極の上面を面一化した後、前記ゲート電極の上に導電材料製のゲート電極延出部を形成する際、ゲート電極延出部の側部側にサイドウォールを形成することなく、前記ゲート電極幅と等幅か、前記ゲート電極幅を超える幅のゲート電極延出部を形成することを特徴とする請求項９〜１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細なゲート長に対して加工が容易となり、トランジスタの微細化に対応することができる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などのメモリセルは、選択用のトランジスタとキャパシタとから構成されているが、半導体素子の微細化に伴い、トランジスタの寸法も縮小され、この寸法縮小によりトランジスタのショートチャネル効果が顕著になってきている。大容量のＤＲＡＭではメモリセル寸法の縮小とともにトランジスタのチャネル長も縮小されるが、このためトランジスタのパフォーマンスが低下し、ＤＲＡＭメモリセルのリテンションや書き込み特性の悪化が問題となってきている。
トランジスタのショートチャネル対策の１つとして、半導体基板に溝を形成してチャネルを３次元構造としたリセス型のトランジスタあるいは、シリコンのフィンを形成してチャネルを３次元構造としたＦｉｎ−ＦＥＴ（Fin-Field Effect Transistor）などが開発されている。リセス型のトランジスタとは、半導体基板に溝を形成し、この溝内にゲート絶縁膜を介してゲート電極を形成することで３次元の溝界面をチャネルとして有効利用することでチャネル長を長くしたもの、Ｆｉｎ−ＦＥＴとは、半導体基板上にシリコンのフィンを形成し、このフィンを跨ぐようにゲート電極を形成してチャネルを３次元構造としたものである。
【０００３】
図１１と図１２は、この種のトランジスタの一構造例を示すもので、この例のトランジスタは、シリコン拡散層１００とそれを囲んで区画する拡散層間分離絶縁膜１０１（例えばシリコン酸化膜）が半導体基板上に形成され、更にゲート１０３およびソースコンタクト１０４、ドレインコンタクト１０５により構成されている。
この構造のトランジスタにおいて、ゲート１０３がポリシリコン部２０１、メタル膜２０２（例えばタングステン膜）、メタルコンタミのシリコン拡散層１０１への飛散防止のための保護絶縁膜（サイドウォール絶縁膜）２０３（例えばシリコン窒化膜）およびポリシリコン部２０１とメタル膜２０２の加工のためのハードマスク絶縁膜２０４（例えばシリコン窒化膜）により構成されている場合、図１１のＡ１−Ａ２線に沿う断面図は図１２に示す構造となり、図１１のＢ１−Ｂ２線に沿う断面図は図１３に示す構造となる。また、図１１と同様の３次元チャネル構造のトランジスタにおいてＦｉｎ−ＦＥＴの場合のＡ１−Ａ２線に沿う断面図は図１４に示すようになり、Ｂ１−Ｂ２線に沿う断面図は図１５に示すようになる。
【０００４】
一方、リセス型のトランジスタの従来技術の一例として、シリコン基板とのエッチング選択比が大きいマスク層パターンを用いてシリコン基板及び分離絶縁膜をエッチングし、リセスチャンネルトレンチを形成する技術が知られている。（特許文献１参照）
この特許文献１に記載の技術では、前記リセスチャンネルトレンチに、ゲート絶縁膜及びリセスゲートスタックを形成した後、前記リセスゲートスタックの両側壁のシリコン基板に、ソース／ドレインを形成することによりリセスチャンネルアレイトランジスタを完成している。
この特許文献１には、リセスチャンネルトレンチを形成した時、シリコン基板とのエッチング選択比が大きいマスク層パターンを用いてリセスチャンネルトレンチの深さを容易に調節し、シリコン基板のエッチング均一度を向上させ得る技術が開示されている。更にこの特許文献１には、バッファ絶縁膜上に設けるマスク層として、シリコン窒化膜、シリコン酸化膜が例示され、これらの窒化膜あるいは酸化膜をマスク層として乾式エッチング方法あるいは湿式エッチング方法を用いてリセスチャネルトレンチを形成し、このリセスチャネルトレンチ内にポリシリコン層とゲート金属層とキャッピング層とからなるリセスゲートスタックとゲート絶縁膜を形成する技術が開示されている。
また、半導体基板上に、ゲート絶縁膜、ポリシリコン膜、金属膜、ゲートキャップ絶縁膜を順次積層し、エッチングによりゲートキャップ絶縁膜および高融点金属膜を選択的に除去し、ゲートキャップ絶縁膜、高融点金属膜及びポリシリコン膜の側面に、シリコン窒化膜及びシリコン酸化膜からなる２重の保護膜を形成し、これをマスクとして用いてポリシリコン膜をエッチングし、その後、ライト酸化処理を行って、ポリシリコン膜の側面にシリコン酸化膜を形成する技術が知られている。（特許文献２参照）
【特許文献１】特開２００５−１８３９７６号公報
【特許文献２】特開２００６−１１４７５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この種のトランジスタ構造においては、素子微細化の観点から、ゲート１０３をさらに微細に加工する必要があるが、メタルコンタミ防止用の保護絶縁膜２０３はその効果を維持するためにこれ以上細く（薄く）することが困難であるため、メタル層２０２を図１２に示す状態から図１６に示す状態に細くする必要がある。また、Ｆｉｎ−ＦＥＴの場合、図１４に示すメタル層２０２の構造を図１７に示す構造の如く細くする必要がある。
このとき、前述した種々構成の従来のゲート構造では次のような問題が生じる。
（１）メタル層２０２の更なる細線化に伴いゲート抵抗が増加し、素子特性の劣化が問題となる。
（２）メタル層２０２の細線化に伴い、その加工マスクであるハードマスク絶縁膜２０４および絶縁膜加工のためのフォトレジスト（Photo Resist :PR）マスクのパターンを微細化する必要があり、加工が困難になる。
【０００６】
本発明は、以上のような事情に鑑みてなされたもので、微細なゲート長に対しても微細加工が容易となり易く、かつ、ゲート抵抗の上昇を抑制することができる半導体装置の提供及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明の半導体装置は、半導体基板に３次元構造のゲート絶縁膜が形成され、前記ゲート絶縁膜に接するゲート電極が前記半導体基板上に突出形成され、前記ゲート絶縁膜の周囲の半導体基板に該半導体基板の拡散層領域を介してソース電極およびドレイン電極が形成されるとともに、前記ゲート電極周囲の前記半導体基板上面が、前記半導体基板上に突出形成されたゲート電極の側面を覆う保護絶縁膜で覆われ、この保護絶縁膜の上に層間絶縁膜が積層されてなることを特徴とする。
（２）本発明の半導体装置は、半導体基板に形成された溝と、前記溝内にゲート絶縁膜を介し前記半導体基板から少なくとも一部を上に延出させて形成されたゲート電極と、前記ゲート電極近傍の半導体基板に前記ゲート絶縁膜を介して配置された拡散層領域とそれらに接続するソース電極及びドレイン電極とを具備してなるリセスチャネルトランジスタを備えるとともに、前記ゲート電極上に該ゲート電極を延長するように導電材料からなるゲート電極延出部が積層され、前記ゲート電極の周囲の半導体基板を覆って保護絶縁膜が形成され、前記溝から突出されたゲート電極の側面側が前記保護絶縁膜により囲まれ、この保護絶縁膜の上に層間絶縁膜が形成されてなることを特徴とする。
（３）本発明の半導体装置は、半導体基板上に形成された保護絶縁膜と、この保護絶縁膜に前記半導体基板に達するように形成された溝と、前記溝内にゲート絶縁膜を介し形成されたゲート絶縁膜と、前記溝内にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極近傍の半導体基板に前記ゲート絶縁膜を介して配置された拡散層領域とそれらに接続するソース電極及びドレインとを具備してなるトランジスタを備えるとともに、前記ゲート電極上に該ゲート電極を延長するように導電材料からなるゲート電極延出部が積層され、前記ゲート電極の周囲の半導体基板を覆って保護絶縁膜が形成され、前記ゲート電極の側面側が前記保護絶縁膜により囲まれ、この保護絶縁膜の上に層間絶縁膜が形成されてなることを特徴とする。
【０００８】
（４）本発明の半導体装置は、前記保護絶縁膜の上面と前記ゲート絶縁膜の上面と前記ゲート電極の上面とが化学機械研磨法により面一になるように研磨仕上げされた面とされてなることを特徴とする半導体装置。
（５）本発明の半導体装置は、前記ゲート電極上にサイドウォール絶縁膜を伴わないゲート電極延出部が形成されてなり、前記ゲート電極が前記保護絶縁膜によりその周囲を囲まれ、前記ゲート電極延出部が前記保護絶縁膜よりも上方に位置されてなることを特徴とする。
（６）前記ゲート絶縁膜の周囲の半導体基板にソース領域とドレイン領域とが形成され、前記ソース領域に接続するソース電極が前記保護絶縁膜を貫通して形成され、前記ドレイン領域に接続するドレイン電極が前記保護絶縁膜を貫通して形成されたことを特徴とする。
（７）本発明の半導体装置は、前記ゲート電極上に積層された導体部が、前記ゲート絶縁膜と前記ゲート電極を形成した溝の幅と同等かそれ以上に厚く形成されてなることを特徴とする。
（８）前記ゲート電極上に積層された導体部が、前記ゲート絶縁膜と前記ゲート電極を形成した溝の幅と同等かそれ以上に厚く形成され、前記導体部の周囲側に拡散防止用の保護膜が形成されていないことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【０００９】
（９）本発明の半導体装置の製造方法は、拡散層領域を形成した半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離膜を形成した半導体基板上に保護絶縁膜を形成する工程と、該保護絶縁膜をパターニングし、それをマスクとして前記保護絶縁膜と半導体基板をエッチングして溝を形成する工程と、前記シリコン拡散層に対して酸化処理により前記溝の内面に沿うゲート絶縁膜を形成する工程と、前記半導体基板上にポリシリコン層を形成して前記ゲート絶縁膜の内側にゲート電極を形成する工程と、前記保護絶縁膜をストッパーとして前記半導体基板の表面側を化学機械研磨法により平坦化して前記保護絶縁膜と前記ゲート絶縁膜と前記ゲート電極の上面を面一化する工程と、前記ゲート電極の上に導電材料からなるゲート電極延出部を形成する工程と、前記被覆絶縁層を貫通して前記ゲート絶縁膜の側方の拡散層領域に接続するソース電極とドレイン電極を形成する工程を具備することを特徴とする。
【００１０】
（１０）本発明の半導体装置の製造方法は、拡散層領域を形成した半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離膜を形成した半導体基板上に保護絶縁膜を形成する工程と、該保護絶縁膜をパターニングして前記半導体基板表面に達する溝を形成する工程と、前記溝の内部に前記半導体基板に到達し溝の内面を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜の内側に前記半導体基板上にポリシリコン層を形成して前記ゲート絶縁膜の内側にゲート電極を形成する工程と、前記保護絶縁膜をストッパーとして前記半導体基板の表面側を化学機械研磨法により平坦化して前記保護絶縁膜と前記ゲート絶縁膜と前記ゲート電極の上面を面一化する工程と、前記ゲート電極の上に導電体からなるゲート電極延出部を形成する工程と、前記被覆絶縁層を貫通して前記ゲート絶縁膜の側方の拡散層領域に接続するソース電極とドレイン電極を形成する工程を具備することを特徴とする。
（１１）本発明の半導体装置の製造方法は、前記化学機械研磨法により前記保護絶縁膜と前記ゲート絶縁膜と前記ゲート電極の上面を面一化した後、前記ゲート電極の上に導電材料製のゲート電極延出部を形成する際、前記保護絶縁膜により前記半導体基板上面を覆って導電材料の飛散を防止した状態で前記ゲート電極延出部を前記ゲート電極上に形成することを特徴とする。
（１２）本発明の半導体装置の製造方法は、前記化学機械研磨法により前記保護絶縁膜と前記ゲート絶縁膜と前記ゲート電極の上面を面一化した後、前記ゲート電極の上に導電材料製のゲート電極延出部を形成する際、ゲート電極延出部の側部側にサイドウォールを形成することなく、前記ゲート電極幅と等幅か、前記ゲート電極幅を超える幅のゲート電極延出部を形成することを特徴とする。
【発明の効果】
【００１１】
以上説明したように本発明構造であるならば、ゲート電極周囲の半導体基板を保護絶縁膜で覆って更に層間絶縁膜で覆っているので、ゲート電極上にゲート電極延出部を形成する場合に形成材料をゲート電極周囲の半導体基板の拡散層領域に飛散させてしまうことがない。これにより、ゲート電極の上方にゲート電極延出部を形成する場合にその周囲側に従来必要としていたサイド側の保護絶縁層を不要にすることができる。これにより、ゲート電極延出部を従来よりも厚く形成することができるようになり、ゲート構造の小型化を推し進めてもゲート電極延出部を含めたゲート電極部分のゲート抵抗の増加を抑制することができ、素子特性の劣化を抑制できる。
また、ゲート構造を微細化しても、その加工マスクであるマスク絶縁膜の微細化の抑制と、ゲート電極延出部の加工のためのフォトレジストマスクのパターンの微細化を抑制でき、加工が困難になることを防止できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態による半導体装置を図面を参照して説明するが、本発明は以下に説明する実施形態に制限されるものでないことは勿論である。
図１は本発明の平面構造を示す概念図である。図２は、本発明に係るリセス型の半導体装置の断面構造を示す概念図である。図２（ａ）は図１の平面図におけるＸ１−Ｘ２断面を示し、図２（ｂ）は同じく図１におけるＹ１−Ｙ２断面を示し、図２（ｃ）は同じく図１におけるＹ３−Ｙ４断面を示している。以下の説明における各図の（ａ）、（ｂ）、（ｃ）は上記と同じ方向の部分断面を示している。
これらの図において、本発明の半導体装置Ｈに適用される半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
図１の平面図に示すように、半導体基板表面においてＭＯＳトランジスタが形成される複数の活性領域１１は素子分離絶縁膜１２により区画され、隣接する活性領域１１を絶縁分離している。各々の活性領域１１の中央を縦断するように、ＤＲＡＭのワード線となるゲート電極（図１のＹ１−Ｙ２方向）２１が設けられている。ゲート電極２１の一方の側にはソースとなる拡散層１Ａが形成され、逆の側にはドレインとなる拡散層１Ｂが形成されている。拡散層１Ａおよび１Ｂ上にはコンタクトプラグ４および５が設けられている。図１のＹ３−Ｙ４断面は、コンタクトプラグ４が形成される拡散層１Ａの縦断面を示している。また、図１のＸ１−Ｘ２断面は、活性領域１１の横断面を示している。以下、本実施形態では１つの活性領域１１に形成されるＭＯＳトランジスタからなる半導体装置Ｈのみを図示して説明する。
【００１３】
図２（ａ）、（ｂ）、（ｃ）の断面図に示すように、本実施形態の半導体装置Ｈは、半導体基板１の表面に保護絶縁膜６が形成され、この保護絶縁膜６を貫通するとともにその下の半導体基板表面部分に所定の深さに到達するように溝１ａが形成され、溝１ａの内面側に、ゲート絶縁膜３が形成され、更にゲート絶縁膜３の内側にポリシリコンからなるゲート電極２１が形成されている。前記溝１ａは保護絶縁膜６を貫通して、活性領域１１を形成する半導体基板１の所定の深さ位置まで形成されているので、ゲート絶縁膜３はその上部側が保護絶縁膜６に接し、その下部側が半導体基板１に接している。
また、ゲート電極２１の上には、タングステンなどの金属の導電材料からなるゲート電極延出部２２が形成されている。ゲート電極延出部２２の幅Ｌ２は、溝１ａの幅Ｌ６すなわちゲート電極２１の幅とその両面側に位置しているゲート絶縁膜３の厚さを合わせた分の幅に等しく構成されている。更にゲート電極延出部２２の上にマスク絶縁膜２４が形成されている。さらに、マスク絶縁膜２４を覆うように、全面に層間絶縁膜７が設けられている。なお、一般的に、ポリシリコンからなるゲート電極２１と金属からなる電極延出部２２を総称してゲート電極と呼称する場合があるが、本発明においては説明の便宜上分離して表記することとする。
【００１４】
溝１ａの左右両側には、ソースおよびドレインを構成する拡散層１Ａおよび１Ｂが設けられ、前述の層間絶縁膜７および保護絶縁膜６を貫通して拡散層１Ａおよび１Ｂに接続するようにコンタクトプラグ４および５が形成されている。
以上のように、溝１ａの内面側に形成されたゲート絶縁膜３およびゲート電極２１が３次元的に配置され、更に拡散層１Ａ、１Ｂ上にコンタクトプラグ４、５を接続することでトランジスタが大略構成されているが、本実施形態では、拡散層１Ａ、１Ｂの 上面に、層間絶縁膜７とは目的が異なる保護絶縁膜６が形成されるとともに、保護絶縁膜６を貫通している溝１ａの上に溝１ａの幅（Ｌ６）と同等幅、換言すると、ゲート電極 ２１よりもゲート絶縁膜３の厚み分、大きな幅（Ｌ２）の金属からなるゲー ト電極延出部２２が形成されている点に特徴を有する。
【００１５】
図１に示す半導体装置Ｈの構造であるならば、拡散層１Ａおよび１Ｂを保護絶縁膜６が覆っているので、後述する製造方法において金属からなるゲート電極延出部２２を加工形成する際に拡散層１Ａおよび１Ｂに金属材料が飛散して混入すること（メタルコンタミの発生）を抑制することができる。従って、従来ゲート電極延出部２２の周囲に形成していたメタルコンタミ防止用のサイドウール絶縁膜が不要になり、そのためゲート電極延出部２２の幅を大きく取れるので、 溝１ａの幅を従来よりも狭くしてゲート電極の更なる微細化を進めてもゲート抵抗の増加を抑制できる特徴を有する。
また、図２に示す半導体装置Ｈの構造を採用すると、微細化したゲート構造であっても従来構造より容易に製造可能となるが、その点については以下に、図２から図５の一連の製造工程図を用いて製造方法の説明とともに詳述する。
【００１６】
「リセス型半導体装置（リセス型トランジスタ）の製造方法」
最初に、図３（ａ）、（ｂ）、（ｃ）に示すように、半導体基板１に素子分離絶縁膜１２を公知のＳＴＩ（Shallow Trench Isolation）法などにより形成して活性領域１１を区画形成する。その後、活性領域１１の表面に厚さ１０ｎｍのパッド酸化シリコン膜６ａを熱酸化法により形成する。次いでボロンを３００ｋeｖで１×１０１３/ｃｍ２イオン注入した後、ボロンを１００ｋeｖで４×１０１２/ｃｍ２イオン注入してＰウエルを形成する（図示略）。その後、厚さ１２０ｎｍの窒化シリコン膜からなる保護絶縁膜６をＣＶＤ法により全面に形成する。
【００１７】
次に、フォトリソグラフィ法に従い保護絶縁膜６上にゲート電極反転レジストパターンをパターニングし、それをマスクとして保護絶縁膜６およびパッド酸化シリコン膜６ａをドライエッチングし、活性領域１１および素子分離絶縁膜１２の表面を露出させる。さらに、マスクに用いたレジストを除去した後、保護絶縁膜６をマスクとして活性領域１１のシリコンを例えば１５０ｎｍの深さエッチングする。その結果、図３（ａ）に示すように、溝幅Ｌ６の溝１ａが形成される。また、本実施形態では、溝幅Ｌ６が９０ｎｍとなるように加工した。上記、保護絶縁膜６のエッチングにはフッ素含有プラズマを用いることができる。また、シリコンのエッチングには塩素と酸素の混合ガスを含有するプラズマを用いることができる。このシリコンエッチングにおいては、素子分離絶縁膜１２も３０ｎｍ程度エッチングされる。
【００１８】
上述の工程においてエッチングするのは、活性領域のシリコンであり、素子分離絶縁膜１２自体は本来エッチングしなくても良いのであるが、活性領域のシリコンのみをエッチングするのは難しいので素子分離絶縁膜１２も多少エッチングされてしまう。
なお、活性領域のシリコンと素子分離領域の酸化シリコンを等速でエッチングするのは技術的には難しい。シリコンと酸化シリコンの同時エッチングではシリコンの方が少なくとも５倍以上早くエッチングされる条件を用いることが好ましい。したがって、先の保護絶縁膜６を酸化シリコンからなる保護膜に用いることも可能ではあるが、後に説明するＣＭＰ工程でのストッパー等、付随するプロセスの容易性を考慮すると窒化シリコン膜からなる保護絶縁膜６を用いることが最も好ましい。
【００１９】
図３（ｂ）は、この段階におけるＹ１−Ｙ２断面を示している。活性領域１１のシリコンが１５０ｎｍ、素子分離絶縁膜１２が３０ｎｍエッチングされているので、活性領域１１と素子分離絶縁膜１２の境界には１２０ｎｍの段差が生じている。シリコンエッチングを行なった後、ボロンを１５ｋeｖで１×１０１３/ｃｍ２の条件でチャネルイオン注入する。
次に、図４（ａ）、（ｂ）、（ｃ）に示すように、表面清浄化処理を行なった後、溝１ａの内面に厚さ６ｎｍの酸化シリコン膜からなるゲート絶縁膜３を熱酸化法を用いて形成する。次いで、厚さ７０ｎｍのリンドープシリコン膜をモノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとするＣＶＤ法により全面に形成する。なお、ゲート絶縁膜３の形成はＣＶＤ法と熱酸化法を組み合わせて行なっても良い。この場合、例えばＣＶＤ法で５ｎｍの酸化シリコン膜を形成した後、熱酸化処理を追加し、６ｎｍの厚さとする。
本実施形態では、溝幅Ｌ６を９０ｎｍとしたので、厚さ７０ｎｍのシリコン膜を形成することにより溝１ａの内部は完全にシリコン膜で充填される。なお、シリコン膜は導電性を有する多結晶状態で形成するか、もしくは非晶質状態で形成した後、熱処理することにより多結晶状態に変化させ、導電性をもたせることもできる。
【００２０】
この後、保護絶縁膜６をストッパーとして化学機械研磨法（Chemical Mechanical polish：ＣＭＰ法）により、保護絶縁膜６上のシリコン膜を除去し、溝１ａ内にゲート絶縁膜３およびポリシリコン膜からなるゲート電極２１が形成される。この段階では、保護絶縁膜６の上面とゲート絶縁膜３の上部とゲート電極２１の上面とを面一に揃えた状態となっている。
次に、図５（ａ）、（ｂ）、（ｃ）に示すように、タングステンを含む金属膜と窒化シリコン膜からなる金属膜加工用のマスク絶縁膜を成膜した後、フォトリソグラフィ法とドライエッチング法により、マスク絶縁膜および金属膜を順次転写エッチングする。マスク絶縁膜のエッチングにはフッ素含有プラズマを、金属膜のエッチングには塩素含有プラズマを用いることができる。
【００２１】
この段階で、ゲート電極２１上に、ゲート電極延出部２２およびマスク絶縁膜２４の積層構造が形成される。この際、拡散層１Ａ、１Ｂとなる活性領域１１の表面は保護絶縁膜６で覆われているので、 金属膜の側面が露出して金属原子が脱離しても、活性領域への拡散を防止することができる。したがって、従来構造では必要であったメタルコンタミ防止用のサイドウォール絶縁膜２０３（図１２、図 １４、図１６、図１７参照）が不要となる。このため、幅Ｌ２を幅Ｌ６と同等かそれ以上に大きくすることが可能となり、ゲートを更に微細化した場合に、従来構造に比べて加工が容易となり、かつ、ゲート抵抗の上昇も抑制できる。
【００２２】
次に、図２（ａ）、（ｂ）、（ｃ）に示すように、マスク絶縁膜２４が埋まるように、層間絶縁膜７を形成し、ＣＭＰ法により表面を平坦化した後、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜７、保護絶縁膜６およびパッド酸化シリコン膜６ａを貫通するコンタクトホールを形成する。次いで、イオン注入法により活性領域に不純物を導入してソースおよびドレインとなる拡散層領域１Ａおよび１Ｂを形成する。注入条件は、砒素を１０ｋeｖで４×１０１３/ｃｍ２注入した後、リンを３０ｋeｖで５×１０１２/ｃｍ２とする。さらに、コンタクトホールを周知の方法により導体で埋め込み、コンタクトプラグ４および５を形成する。なお、上記イオン注入は、パッド酸化シリコン膜形成後の段階、もしくはゲート電極２１を形成した後の段階などでも実施することができる。
【００２３】
図６（ａ）、（ｂ）、（ｃ）は本発明に係る第２実施形態として、Ｆｉｎ−ＦＥＴ（Fin-Field Effect Transistor）構造を有する半導体装置の断面構造を示す概念図である。平面構造の概念図は、図２に示した前記実施形態と同じである。
図６（ａ）に示すように、本実施形態の半導体装置（Ｆｉｎ−ＦＥＴ）Ｈ２は、 半導体基板１の表面にパッドシリコン酸化膜６ａを介して保護絶縁膜６が形成され、この保護絶縁膜６およびパッドシリコン酸化膜６ａを貫通し活性領域１１の表面１１ｃが露出するように溝５０ａが形成され、溝５０ａの内面側に、ゲート絶縁膜３が形成され、更にゲート絶縁膜３の内側にポリシリコンなどの導電体からなるゲート電極２１が形成されている。前記溝５０ａは保護絶縁膜６およびパッドシリコン酸化膜６ａを貫通して活性領域１１の表面１１ｃに到達するが、活性領域１１を彫り込まない状態に形成されている。従って ゲート絶縁膜３は図に示す如く断面Ｕ字型とされ、その左右側壁は保護絶縁膜６に接し、その上部側が保護絶縁膜６の上面およびゲート電極２１の上面と面一に形成され、その下部側が活性領域の表面１１ｃに接している。
【００２４】
また、ゲート電極２１の上には、タングステンなどの金属材料の導電体からなるゲート電極延出部２２が形成され、ゲート電極 ２１を上方に延出するようにゲート電極延出部２２が構成されている。ゲート電極延出部２２の幅は前記ゲート電極２１の幅とその両面側に位置しているゲート絶縁膜３の厚さを合わせた幅とされ、更にゲート電極延出部２２の上にマスク絶縁膜２４が形成されている。
また、溝５０ａを形成した部分の左右両側を挟むようにその一側にはソースとなる拡散層１Ａが、その他側にはドレインとなる拡散層１Ｂが活性領域１１の表面に設けられている。保護絶縁膜６上には層間絶縁膜７が形成され、層間絶縁膜７、保護絶縁膜６およびパッド酸化シリコン膜６ａを貫通して、拡散層１Ａおよび１Ｂに接続するようにコンタクトプラグ４および５が形成されている。
一方、図６（ｂ）のＹ１−Ｙ２断面では、活性領域１１に隣接する素子分離絶縁膜１２が掘り下げられている。活性領域１１は、側面１１ａおよび１１ｂと、上面１１ｃによりＦｉｎ構造を構成している。ゲート絶縁膜３は、活性領域１１の側面１１ａおよび１１ｂと、上面１１ｃの３面に形成され、ゲート絶縁膜３を覆うようにゲート電極２１が形成される。ゲート電極２１上にはゲート電極延出部２２、マスク絶縁膜２４および層間絶縁膜７が積層されている。
また、図６（ｃ）のＹ３−Ｙ４断面では、前記実施形態１と同じく、素子分離絶縁膜１２で挟まれた活性領域１１の表面に拡散層１Ａが形成され、パッド酸化シリコン膜６ａ、保護絶縁膜６および層間絶縁膜７を貫通して、拡散層１Ａに接続するようにコンタクトプラグ４が形成されている。
【００２５】
以上のように、図６（ａ）、（ｂ）、（ｃ）に示す構造において、溝５０ａの内面側に形成されたゲート絶縁膜３が活性領域１１のＦｉｎ構造に対応して３次元的に配置され、更に拡散層１Ａおよび１Ｂに対してコンタクトプラグ４および５とが接続することでＦｉｎ−ＦＥＴが大略構成されているが、本実施形態では、活性領域１１の上面側に保護絶縁膜６が形成されるとともに、保護絶縁膜６を貫通している溝５０ａの上に溝５０ａの幅（Ｌ６）と同等幅、換言すると、ゲート電極２１よりもゲート絶縁膜３の厚み分、大きな幅（Ｌ２）のゲート電極延出部２２が形成されている点に特徴を有する。
【００２６】
図６（ａ）、（ｂ）、（ｃ）に示す半導体装置Ｈ２の構造であるならば、活性領域１１の拡散層１Ａおよび１Ｂ表面を保護絶縁膜６が覆っているので、後述する製造方法において金属材料製のゲート電極延出部２２を形成する際に活性領域１１の拡散層１Ａおよび１Ｂに金属材料が飛散して混入すること（メタルコンタミの発生）を抑制することができる。従って、従来ゲート電極延出部の周囲に形成していたメタルコンタミ防止用のサイドウール絶縁膜が不要になり、そのためゲート電極延出部２２の幅を大きく取れるので、溝５０ａの幅を従来より狭くしてゲートの微細化を進めてもゲート容量の増加を抑制できる特徴を有する。
また、図６に示す半導体装置Ｈ２の構造を採用すると、微細化したゲート構造であっても従来構造より容易に製造可能となるが、その点については以下に図７から図１０を用いた製造方法の説明とともに詳述する。
【００２７】
「Ｆｉｎ−ＦＥＴ（Fin-Field Effect Transistor）の製造方法」
最初に、図７（ａ）、（ｂ）、（ｃ）に示すように、半 導体基板１に素子分離絶縁膜１２を公知のＳＴＩ法により形成し、活性領域１１を区画形成する。その後、活性領域１１の表面に厚さ１０ｎｍのパッド酸化シリコン膜６ａを熱酸化法により形成する。次いでボロンを３００ｋeｖで１×１０１３/ｃｍ２イオン注入した後、ボロンを１００ｋeｖで４×１０１２/ｃｍ２イオン注入してＰウエルを形成する（図示略）。その後、厚さ１３０ｎｍの窒化シリコン膜からなる保護絶縁膜６をＣＶＤ法により全面に形成する。
【００２８】
次に、フォトリソグラフィ法に従い保護絶縁膜６上にゲート電極反転レジストパターンをパターニングし、それをマスクとして保護絶縁膜６およびパッド酸化シリコン膜６ａをドライエッチングし、幅Ｌ６の溝５０ａを形成する。この結果、図７（ａ）のＸ１−Ｘ２断面では活性領域１１の表面１１ｃが露出する。また、図７（ｂ）のＹ１−Ｙ２断面では活性領域１１の表面１１ｃと隣接する素子分離絶縁膜１２の表面が露出する。一方、図７（ｃ）のＹ３−Ｙ４断面は保護絶縁膜６で覆われたままとなる。
次に、図８（ｂ）に示すように、表面が露出している素子分離絶縁膜１２を８０ｎｍエッチングし、活性領域１１の側面１１ａおよび１１ｂを露出させ、側面１１ａおよび１１ｂと、上面１１ｃからなるＦｉｎ構造とする。このエッチングには、オクタフロロシクロブタン（Ｃ４Ｆ８）、アルゴン（Ａｒ）、酸素（Ｏ２）を例えば１０、５００、５ｓｃｃｍで混合したガスを用い、圧力５０ｍＴｏｒｒ，高周波パワー８００Ｗの条件によるプラズマエッチングを用いることができる。この時、シリコンからなる活性領域１１ｃは４ｎｍのエッチング量でほとんどエッチングされない。一方、窒化シリコン膜からなる保護絶縁膜６は３０ｎｍエッチングされ残存膜厚は１００ｎｍとなる。なお、オクタフロロシクロブタンに代えて、オクタフロロシクロペンタン（Ｃ５Ｆ８）、ヘキサフロロシクロブタン（Ｃ４Ｆ６）などのガスを用いることもできる。なお、図８（ａ）および（ｃ）の断面には構造的変化は生じない。活性領域の側面１１ａおよび１１ｂと、上面１１ｃが露出した段階で垂直および斜めイオン注入法をもちいてチャネルイオン注入を行なう。
【００２９】
次に、図９（ａ）、（ｂ）、（ｃ）に示すように、露出している活性領域１１の表面１１ａ、１１ｂ、１１ｃに熱酸化法により厚さ６ｎｍの酸化シリコン膜からなるゲート絶縁膜３を形成する。次いで、厚さ７０ｎｍのリンドープシリコン膜をＣＶＤ法により全面に形成する。溝幅Ｌ６は９０ｎｍとしているので、７０ｎｍの成膜により溝内は完全にシリコン膜で充填される。
【００３０】
この後、保護絶縁膜６をストッパーとして化学機械研磨法（Chemical Mechanical polish：ＣＭＰ法）により、保護絶縁膜６上のシリコン膜を除去し、溝５０ａ内にゲート絶縁膜３およびポリシリコン膜からなるゲート電極２１が形成される。この段階では、保護絶縁膜６の上面とゲート絶縁膜３の上部とゲート電極２１の上 面とを面一に揃えた状態となっている。
【００３１】
次に、図１０（ａ）、（ｂ）、（ｃ）に示すように、タングステンを含む金属膜と窒化シリコン膜からなる金属膜加工用のマスク絶縁膜を成膜した後、フォトリソグラフィ法とドライエッチング法により、マスク絶縁膜および金属膜を順次転写エッチングする。マスク絶縁膜のエッチングにはフッ素含有プラズマを、金属膜のエッチングには塩素含有プラズマを用いることができる。
この段階で、ゲート電極２１上に、ゲート電極延出部２２およびマスク絶縁膜２４の積層構造が形成される。この際、拡散層１Ａ、１Ｂとなる活性領域１１の表面は保護絶縁膜６で覆われているので、 金属膜の側面が露出して金属原子が脱離しても、活性領域への拡散を防止することができる。
したがって、従来構造では必要であったメタル コンタミ防止用のサイドウォール絶縁膜２０３（図１２、図１４、図１６、図１７参照図番要変更）が不要となる。このため、幅Ｌ２を幅Ｌ６と同等かそれ以上に大きくすることが可能となり、ゲートを更に微細化した場合に、従来構造に比べて加工が容易となり、かつ、ゲート抵抗の上昇も抑制できる。
【００３２】
次に、図６（ａ）、（ｂ）、（ｃ）に示すように、マスク絶縁膜２４が埋まるように、層間絶縁膜７を形成し、ＣＭＰ 法により表面を平坦化した後、フォトリソグラフィ法とドライエッチング法により、層間絶縁膜７、保護絶縁膜６およびパッド酸化シリコン膜６ａを貫通するコンタクトホールを形成する。次いで、イオン注入法により活性領域に不純物を導入してソースおよびドレインとなる拡散層領域１Ａおよび１Ｂを形成する。注入条件は、砒素を１０ｋeｖで４×１０１３/ｃｍ２注入した後、リンを３０ｋeｖで５×１０１２/ｃｍ２とする。さらに、コンタクトホールを周知の方法により導体で埋め込み、コンタクトプラグ４および５を形成する。なお、上記イオン注入は、ゲート電極２１を形成した後の段階などでも実施することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係る半導体装置の平面構造を示す概念図。
【図２】図１に示す第１実施形態の半導体装置の部分断面構造を示すもので、図２（ａ）は図１のＸ１−Ｘ２線部分断面図、図２（ｂ）は図１のＹ１−Ｙ２線部分断面図、図２（ｃ）はＹ３−Ｙ４線部分断面図。
【図３】図１と図２に示す第１実施形態の半導体装置の製造方法について説明するもので、図３（ａ）は保護絶縁膜とパッド酸化シリコン膜を貫通して半導体基板に溝を形成した状態におけるＸ１−Ｘ２線部分断面図、図３（ｂ）は同状態におけるＹ１−Ｙ２線部分断面図、図３（ｃ）は同状態におけるＹ３−Ｙ４線部分断面図。
【図４】図１と図２に示す第１実施形態の半導体装置の製造方法について説明するもので、図４（ａ）は溝内にゲート電極を形成した状態におけるＸ１−Ｘ２線部分断面図、図４（ｂ）は同状態におけるＹ１−Ｙ２線部分断面図、図４（ｃ）は同状態におけるＹ３−Ｙ４線部分断面図。
【図５】図１と図２に示す第１実施形態の半導体装置の製造方法について説明するもので、図５（ａ）はゲート電極上にゲート電極延出部とマスク絶縁膜を堆積した状態におけるＸ１−Ｘ２線部分断面図、図５（ｂ）は同状態におけるＹ１−Ｙ２線部分断面図、図５（ｃ）は同状態におけるＹ３−Ｙ４線部分断面図。
【図６】本発明の第２実施形態に係る半導体装置の部分断面構造を示すもので、図６（ａ）はＸ１−Ｘ２線部分断面図、図６（ｂ）はＹ１−Ｙ２線部分断面図、図６（ｃ）はＹ３−Ｙ４線部分断面図。
【図７】図６に示す第２実施形態の半導体装置の製造方法について説明するもので、図７（ａ）は保護絶縁膜に溝を形成した状態におけるＸ１−Ｘ２線部分断面図、図７（ｂ）はＹ１−Ｙ２線部分断面図、図７（ｃ）はＹ３−Ｙ４線部分断面図。
【図８】図６に示す第２実施形態の半導体装置の製造方法について説明するもので、図８（ａ）は素子分離絶縁膜をエッチングして溝を形成した状態におけるＸ１−Ｘ２線部分断面図、図８（ｂ）はＹ１−Ｙ２線部分断面図、図８（ｃ）はＹ３−Ｙ４線部分断面図。
【図９】図６に示す第２実施形態の半導体装置の製造方法について説明するもので、図９（ａ）は溝にゲート電極を形成した状態におけるＸ１−Ｘ２線部分断面図、図９（ｂ）はＹ１−Ｙ２線部分断面図、図９（ｃ）はＹ３−Ｙ４線部分断面図。
【図１０】図６に示す第２実施形態の半導体装置の製造方法について説明するもので、図１０（ａ）はゲート電極上にゲート電極延出部とマスク絶縁膜を堆積した状態におけるＸ１−Ｘ２線部分断面図、図１０（ｂ）は同状態におけるＹ１−Ｙ２線部分断面図、図１０（ｃ）は同状態におけるＹ３−Ｙ４線部分断面図。
【図１１】従来のリセス型半導体装置の一例の平面構造を示す概念図。
【図１２】従来のリセス型半導体装置の一例のＡ１−Ａ２方向に沿う断面構造を示す概念図。
【図１３】従来のリセス型半導体装置の一例のＢ１−Ｂ２方向に沿う断面構造を示す概念図。
【図１４】従来のＦｉｎ−ＦＥＴの一例のＡ１−Ａ２方向に沿う断面構造を示す概念図。
【図１５】従来のＦｉｎ−ＦＥＴの一例のＢ１−Ｂ２方向に沿う断面構造を示す概念図。
【図１６】従来のリセス型半導体装置のゲート構造を小型化した場合の断面構造の一例を示す概念図。
【図１７】従来のＦｉｎ−ＦＥＴの一例のゲート構造を小型化した場合の断面構造の一例を示す概念図。
【符号の説明】
【００３４】
１、５１…半導体基板、
１ａ、５１ａ…溝、
３、５３…ゲート絶縁膜、
４、５４…ソース電極、
５、５５…ドレイン電極、
６、６６…保護絶縁膜、
１１、７１…拡散層領域、
１２、７２…拡散層間分離絶縁膜、
１３、５３…ゲート絶縁膜、
２１、６１…ゲート電極、
２２、６２…ゲート電極延出部、
２４、６４…マスク絶縁膜、
６５…ゲート電極、
６２、８２…ゲート電極延出部、
６４、４…マスク絶縁膜、
５１Ａ…拡散層領域、
２０３…保護絶縁膜（サイドウォール絶縁膜）、
【図１】
2008171872.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008171872.tif 000017
【図１６】
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【図１７】
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