(57)【要約】【課題】通常動作とテストモード動作を切り換えるための制御構成を簡単にして、ＦＩＦＯメモリの回路構成が簡単で、回路規模を小型化する。【解決手段】アドレスコントローラ３３の制御信号Ｓ３３によりテストモードに設定して外部からリードアドレスデータＲＡＤを入力できるモードとした場合は、外部から入力されたリードアドレスデータＲＡＤがリードアドレスレジスタ３４−１に一時保持され、アドレスコントローラ３３の制御信号Ｓ３３により、リードアドレスレジスタ３４−１のデータがリードアドレスカウンタ２０−１にコピーされ、スタートアドレスとして使用される。即ち、リードの要求があった場合、外部から入力されたリードアドレスデータＲＡＤをリードアドレスカウンタ２０−１にセットしておくことで、任意のワード線ＷＬ、及びリードカラムデコーダ３２−１，３２−２の開始位置を指定できるようになる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルが行方向及び列方向にマトリクス状に配置されたメモリセルアレイと、
任意のアドレスの設定可能な読み出し及び書き込みカウント手段と、
前記読み出し及び書き込みカウント手段により設定される前記アドレスをデコードして、前記メモリセルアレイ中の前記行方向のメモリセルを選択する行アドレスデコード手段と、
前記読み出し及び書き込みカウント手段により設定される前記アドレスをデコードして、前記メモリセルアレイ中の前記列方向のメモリセルを選択する列アドレスデコード手段と、
を有することを特徴とするファースト・イン・ファースト・アウト構造の半導体記憶装置。
【請求項２】
前記読み出し及び書き込みカウント手段は、
アドレスを制御するための制御信号を出力するアドレスコントローラと、
前記制御信号に基づき、クロック信号をカウントして読み出しアドレス又は書き込みアドレスを出力するアドレスカウンタと、
前記制御信号に基づき、前記任意のアドレスを入力して前記アドレスカウンタに設定して出力させるアドレスレジスタと、
を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記アドレスカウンタは、
前記制御信号に基づき、前記クロック信号をカウントして前記読み出しアドレスを出力する読み出しアドレスカウンタと、
前記制御信号に基づき、前記クロック信号をカウントして前記書き込みアドレスを出力する書き込みアドレスカウンタとを有し、
前記アドレスレジスタは、
前記制御信号に基づき、前記任意のアドレスである任意の読み出しアドレスを入力して前記読み出しアドレスカウンタに設定して出力させる読み出しアドレスレジスタと、
前記制御信号に基づき、前記任意のアドレスである任意の書き込みアドレスを入力して前記書き込みアドレスカウンタに設定して出力させる書き込みアドレスレジスタとを有することを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ファースト・イン・ファースト・アウト（First  In  First  Out、以下「ＦＩＦＯ」という。）構造であって外部アドレス入力を有しない画像用等の半導体記憶装置に関し、特に、半導体記憶装置のテスト時に有効な方式に関するものである。
【背景技術】
【０００２】
従来、ＦＩＦＯ構造の半導体記憶装置（以下「ＦＩＦＯメモリ」という。）としては、例えば、次のような文献等に記載されるものが知られている。
【０００３】
【特許文献１】特開２００２−２７００００号公報
【０００４】
この特許文献１に記載されたＦＩＦＯメモリでは、複数のメモリセルをマトリックス状に配置したメモリセルアレイと、読み出し用のアドレスカウンタと、書き込み用のアドレスカウンタとを有し、外部クロック信号によりそのアドレスカウンタをカウントアップすることによってアドレスを発生させ、メモリセルアレイのアクセスを行う。更に、読み出し用のアドレスカウンタからの出力と、外部からのアドレスとを切り換える２つのセレクタを備え、その２つのセレクタが通常動作とテストモード動作を切り換えるための制御信号により制御され、外部よりアドレスをコントロールする構成になっている。このように、テストモードにおいてアドレスカウンタを制御し、アドレスをコントロールすることにより、テストパターン（テスト時間）を短縮する技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＦＩＦＯメモリでは、アドレスを切り換えるための２つのセレクタに対して、通常動作とテストモード動作を切り換えるための制御構成が複雑なため、回路構成が複雑で、回路規模が大きくなるという課題があった。
【課題を解決するための手段】
【０００６】
本発明のＦＩＦＯメモリは、複数のメモリセルが行（以下「ロウ」という。）方向及び列（以下「カラム」という。）方向にマトリクス状に配置されたメモリセルアレイと、任意のアドレスの設定可能な読み出し（以下「リード」という）及び書き込み（以下「ライト」という。）カウント手段と、前記リード及びライトカウント手段により設定される前記アドレスをデコード（解読）して、前記メモリセルアレイ中の前記ロウ方向のメモリセルを選択するロウアドレスデコード手段と、前記リード及びライトカウント手段により設定される前記アドレスをデコードして、前記メモリセルアレイ中の前記カラム方向のメモリセルを選択するカラムアドレスデコード手段とを有することを特徴とする。
【発明の効果】
【０００７】
本発明のＦＩＦＯメモリによれば、任意のアドレスの設定可能なリード及びライトカウント手段を設けたので、通常動作とテストモード動作を切り換えるための制御構成が簡単になる。これにより、ＦＩＦＯメモリの回路構成が簡単で、回路規模を小型化できる。
【発明を実施するための最良の形態】
【０００８】
ＦＩＦＯメモリは、複数のメモリセルがロウ方向及びカラム方向にマトリクス状に配置されたメモリセルアレイと、任意のアドレスの設定可能なリード及びライトカウント手段と、前記リード及びライトカウント手段により設定される前記アドレスをデコードして、前記メモリセルアレイ中の前記ロウ方向のメモリセルを選択するロウアドレスデコード手段と、前記リード及びライトカウント手段により設定される前記アドレスをデコードして、前記メモリセルアレイ中の前記カラム方向のメモリセルを選択するカラムアドレスデコード手段とを有している。
【０００９】
例えば、前記リード及びライトカウント手段は、アドレスを制御するための制御信号を出力するアドレスコントローラと、前記制御信号に基づき、クロック信号をカウントしてリードアドレス又はライトアドレスを出力するアドレスカウンタと、前記制御信号に基づき、前記任意のアドレスを入力して前記アドレスカウンタに設定して出力させるアドレスレジスタとを有している。
【実施例１】
【００１０】
（図２及び図３に示される基本的なＦＩＦＩメモリの構成）
一般に、画像データ処理用のデータバッファとして、例えば、ＦＩＦＯメモリが使用されている。
【００１１】
一般的な画像用ＦＩＦＯメモリは、外部クロック信号とリセット信号、ライトイネーブル信号、リードイネーブル信号で制御ができ、外部から入力されるようなアドレスを使用しない。それ故、内部の動作としては、内部アドレスカウンタにより生成されたアドレスを用いてロウアドレスデコーダを制御してメモリセルアレイ内のワード線にアクセスをする。カラムアドレスデコーダは特に必要はなく、シフトレジスタを用いたポインタで制御することができる。又、内部制御が容易になり、更には動作が限定されることにより、高速動作を実現することができる。ところが、外部入力アドレスが無く、動作が限定されるため、テスト時の自由度が少ない。以下に基本的なＦＩＦＯメモリの構成例を説明する。
【００１２】
図２は、基本的なＦＩＦＯメモリの構成例を示す概略の回路図である。
このＦＩＦＯメモリは、メモリセルアレイ１−１、データ格納用の２つのメモリバンクＡ，Ｂを有している。メモリバンクＡには、ライトレジスタ回路２−１、及びライトイネーブル信号ＷＥにより活性化するライトポインタ回路３−１が接続されると共に、リードデータ保持用のリードレジスタ回路４−１、リードイネーブル信号ＲＥにより活性化されて外部クロック信号ＣＬＫにより動作するリードポインタ回路５−１、及びワード線選択用のロウアドレスレジスタ６−１が接続されている。更に、メモリバンクＡ内には、リードイネーブル信号ＲＥにより活性化するリードサブレジスタ７−１、及びライトイネーブル信号ＷＥにより活性化するライトサブレジスタ８−１が設けられている。
【００１３】
同様に、メモリバンクＢには、メモリセルアレイ１−２、ライトレジスタ回路２−２、及びライトイネーブル信号ＷＥにより活性化するライトポインタ回路３−２が接続されると共に、リードデータ保持用のリードレジスタ回路４−２、リードイネーブル信号ＲＥにより活性化されて外部クロック信号ＣＬＫにより動作するリードポインタ回路５−２、及びワード線選択用のロウアドレスレジスタ６−２が接続されている。更に、メモリバンクＢ内には、リードイネーブル信号ＲＥにより活性化するリードサブレジスタ７−２、及びライトイネーブル信号ＷＥにより活性化するライトサブレジスタ８−２が設けられている。
【００１４】
メモリバンクＡ，Ｂの近傍には、リセット信号ＲＥＳＥＴ等を入力してアドレスを制御するための制御信号Ｓ１９を出力するアドレスコントローラ１９が設けられている。アドレスコントローラ１９の出力側には、外部クロック信号ＣＬＫにより動作するリードアドレスカウンタ２０−１及びライトアドレスカウンタ２０−２からなるアドレスカウンタ２０が接続されている。リードアドレスカウンタ２０−１は、外部クロック信号ＣＬＫをカウントしてリード用の（ｉ＋１）ビットのロウアドレスＲＡＸ０〜ＲＡＸｉをロウアドレスデコーダ６−１へ出力する回路である。ライトアドレスカウンタ２０−２は、外部クロック信号ＣＬＫをカウントしてライト用の（ｉ＋１）ビットのロウアドレスＷＡＸ０〜ＷＡＸｉをロウアドレスデコーダ６−２へ出力する回路である。
【００１５】
アドレスコントローラ１９から出力される制御信号Ｓ１９により、リードアドレスカウンタ２０−１のリードロウアドレスＲＡＸ０〜ＲＡＸｉを使用するか、或いは、ライトアドレスカウンタ２０−２のライトロウアドレスＷＡＸ０〜ＷＡＸｉを使用するかが制御される。例えば、アドレスカウンタ２０により発生するロウアドレスをＸ０〜Ｘｉの（ｉ＋１）ビットとし、Ｘ０＝“０”のときメモリバンクＡが選択され、Ｘ０＝”１”のときメモリバンクＢが選択される。ロウアドレスＸ１〜Ｘｉの（ｉ−１）ビットが各メモリバンクＡ，Ｂのワード線選択のためのアドレスとなる。
【００１６】
図３は、図２中のメモリバンクＡの主要部の構成例を示す概略の回路図である。
メモリセルアレイ１−１は、複数のワード線ＷＬ０〜ＷＬｍと、これに対して直交する複数のビット線ＢＬ０〜ＢＬｎとを有し、これらの各ワード線ＷＬ０〜ＷＬｍと各ビット線ＢＬ０〜ＢＬｎとの交差箇所に、メモリセル１ａが接続されてロウ方向及びコラム方向にマトリクス状に配置されている。このメモリセルアレイ１−１中には、センスアンプ活性化信号ＳＡＥ１により動作してビットＢＬ上のリード信号を増幅する複数のセンスアンプＳＡ０〜ＳＡｎからなるセンスアンプ回路９−１が設けられている。
【００１７】
センスアンプ回路９−１には、リード転送信号ＲＴＧ１によりオン／オフ動作するリード転送ゲート回路１３−１を介して、複数のリードレジスタＲＲ０〜ＲＲｎからなるリードレジスタ回路４−１が接続されている。リードレジスタ回路４−１は、リードカラム選択ゲート回路１１−１を介して、リードデータバスＲＤＢに接続されている。リードカラム選択ゲート回路１１−１は、複数のリードポインタＲＰ０〜ＲＰｎからなるリードポインタ回路５−１によりオン／オフ動作する構成になっている。
【００１８】
複数のビット線ＢＬ０〜ＢＬｎの他方は、ライト転送信号ＷＴＧ１によりオン／オフ動作するライト転送ゲート回路１２−１を介して、複数のライトレジスタＷＲ０〜ＷＲｎからなるライトレジスタ回路２−１が接続されている。ライトレジスタ回路２−１は、ライトカラム選択ゲート回路１０−１を介して、ライトデータバスＷＤＢが接続されている。ライトカラム選択ゲート回路１０−１は、複数のライトポインタＷＰ０〜ＷＰｎからなるライトポインタ回路３−１によりオン／オフ動作する構成になっている。
【００１９】
図２のメモリバンクＢは、図３のメモリバンクＡと同様の回路構成である。
次に、図２及び図３に示すＦＩＦＯメモリのリード動作について説明する。
【００２０】
例えば、図２において、リードイネーブル信号ＲＥが活性化してリードの要求があると、メモリバンクＡのリードサブレジスタ７−１のデータの読み出しが開始される。それと同時に、メモリバンクＡのメモリセルアレイ１−１から、ロウアドレス（Ｘアドレス）により０番地のデータがリードレジスタ回路４−１へ転送される動作が開始される。この時、アドレスカウンタ２０は、リセット信号ＲＥＳＥＴによって全ビット“０”にリセットされ、ロウアドレスＸ０〜Ｘｉは“０”となる。又、リードポインタ回路５−１は、“０”の位置にリセットされる。
【００２１】
図３において、ロウアドレス０番地に対応するワード線をＷＬ０，１番地に対応するワード線をＷＬ１，以下２，３，４，５，６，７，…，ｍ−１，ｍ番地に対応するワード線をそれぞれＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，ＷＬｍ−１，ＷＬｍとする。ロウアドレスデコーダ６−１により選択されたワード線ＷＬ０に対応するメモリセル１ａのデータが、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬｎ−１，ＢＬｎにそれぞれ微小電荷として現れ、センスアンプ活性化信号ＳＡＥ１が活性化することにより、センスアンプ回路９−１内の各センスアンプＳＡ０，ＳＡ１  ，ＳＡ２，ＳＡ３，…，ＳＡｎ−１，ＳＡｎにより増幅される。
【００２２】
データが各センスアンプＳＡ０〜ＳＡｎにより十分増幅されたら、リード転送信号ＲＴＧ１が“Ｈ”レベルにされ、各センスアンプＳＡ０〜ＳＡｎで増幅されたデータが、リードレジスタ回路４−１内の各リードレジスタＲＲ０，ＲＲ１，  ＲＲ２，ＲＲ３，…，ＲＲｎ−１，ＲＲｎへ転送される。転送されたデータは、図２のリードサブレジスタ７−１，７−２のデータがリードされるまで、保持される。リードサブレジスタ７−１のデータのリードを終え、リードサブレジスタ７−２のデータのリードが開始される。リードサブレジスタ７−２のデータのリードを終えると、図３のメモリバンクＡのリードポインタ回路５−１内のリードポインタＲＰ０により、リードレジスタＲＲ０に繋がるリードカラム選択ゲート回路１１−１がオンし、リードポインタＲＲ０のデータがリードデータバスＲＤＢに現れる。リードポインタ回路５−１は、外部クロック信号ＣＬＫに同期してリードポインタＲＰ０，ＲＰ１，ＲＰ２，ＲＰ３，…，ＲＰｎ−１，ＲＰｎの順にオンしていき、リードポインタＲＰｎによりリードレジスタＲＲｎのデータが読み出されると、アドレスカウンタ２０が＋１インクリメント（増分）され、ロウアドレスＸ０＝”１”となり、メモリバンクＢへ移る。
【００２３】
メモリバンクＢのワード線ＷＬ０に対応するメモリセル１ａのデータは、メモリバンクＡのリードが始まった時にメモリバンクＡの時と同様の動作をしてリードレジスタ回路４−２にデータが保持される。これは、ワード線ＷＬを立ち上げるのに時間が掛かるためである。又、メモリバンクＢのリードが開始されると、アドレスカウンタ２０が＋１インクリメントされ、ロウアドレスＸ０＝“０”，Ｘ１＝”１”となり、メモリバンクＡのロウアドレスデコーダ６−１で選択されるワード線ＷＬはＷＬ１に移り、同様の動作でワードＷＬ１に対応するメモリセル１ａのデータがリードレジスタ回路４−１に保持される。同様に、メモリバンクＢのリード動作が終わると、メモリバンクＡのリードが開始され、アドレスカウンタ２０は、ロウアドレスＸ０＝”１”，Ｘ１＝”１”となり、メモリバンクＢのロウアドレスデコーダ６−２で選択されるワード線ＷＬがＷＬ１に移る。
【００２４】
このような動作を繰り返して、ワード線ＷＬはメモリバンクＡ、メモリバンクＢ交互にワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，…，ＷＬｍ−１，ＷＬｍと移っていき、外部からアドレスを入力することなく、メモリセルアレイ１−１，１−２における全メモリセル１ａのデータをリードすることができる。
【００２５】
なお、図２及び図３に示すＦＩＦＯメモリのライト動作では、ライトイネーブル信号ＷＥの活性化（“Ｈ”）により動作を開始し、アドレスカウンタ２０のロウアドレスＷＡＸ０〜ＷＡＸｉをデコードするロウアドレスデコーダ６−１，６−２により選択されるワード線ＷＬと、ライトポインタ回路３−１，３−２により選択されるビット線ＢＬとに接続されたメモリセル１ａに対して、ライトデータバスＷＤＢからのライトデータが書き込まれることになる。
【００２６】
（図２及び図３に示される基本的なＦＩＦＯメモリの問題点）
図２及び図３のＦＩＦＯメモリでは、リードイネーブル信号ＲＥの活性化によりリードの要求があると、必ず“０”番地からアクセスがスタートし、任意のアドレスのみをアクセスすることができない。
【００２７】
これに対して、随時読み書き可能なダイナミック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」という。）セルを使用した半導体記憶装置においては、ＤＲＡＭセルに記憶されているデータに依存する読み出しや、書き込みの不良が発生する可能性があり、評価や検査においてその不良をリジェクト（除去）することが、品質向上につながる。
【００２８】
しかし、図２及び図３に示すＦＩＦＯメモリでは、外部アドレス入力を有せず、内部のアドレスカウンタ２０によるアドレスでワード線ＷＬを選択しているので、ＤＲＡＭのようにアドレスを任意に指定してのテストができない。そのため、様々なデータパターンをメモリセル１ａに書き込むためには、対象とするメモリセル１ａまで、“０”番地から順番にアクセスしていかなければならないため、多ビットセルを全て試験しようとすると、膨大な時間がかかることになり、テストコストが増加することとなる。
【００２９】
この解決策として、特許文献１に記載された技術を利用することも考えられるが、この技術を利用しようとすると、図２及び図３の回路構成の主要部分を大幅に変更しなければならず、回路構成が複雑なって回路規模が大きくなるという問題が生じる。そこで、本実施例１では、図２のＦＩＦＯメモリを以下の図１のように改良してその問題を解決している。
【００３０】
（本実施例１の図１のＦＩＦＩメモリの構成）
図１は、本発明の実施例１におけるＦＩＦＯメモリの構成例を示す概略の回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３１】
図１に示す本実施例１のＦＩＦＯメモリでは、テストモードとして外部からアドレスを入力して任意のアドレスのメモリセル１ａにアクセスする機能を付加するために、テストモードにより、外部アドレスを入力できるように設定し、例えば、リード動作の場合はリード動作の要求のときに外部からアドレスを入力する時間を設ける。アドレスの入力方法は、シリアルに入力する方法や、１時期に同時に入力する方法等あるが、特に問わない。
【００３２】
即ち、本実施例１のＦＩＦＯメモリでは、図２のライトポインタ回路３−１，３−２、及びリードポインタ回路５−１，５−２に代えて、ワード線ＷＬを選択するためのコラムアドレスデコード手段（例えば、ライトカラムデコーダ３１−１，３１−２、及びリードカラムデコーダ３２−１，３２−２）が設けられている。つまり、図２のＦＩＦＯメモリでは、“０”の位置からスタートして順番に位置を示すためにライトポインタ回路３−１，３−２及びリードポイント回路５−１，５−２を使用していたが、本実施例１では、任意のアドレスに対応するアドレス位置を示すためにライトカラムデコーダ３１−１，３１−２及びリードカラムデコーダ３２−１，３２−２を用いている。
【００３３】
更に、本実施例１では、図２のアドレスコントローラ１９、及びアドレスカウンタ２０に代えて、任意のアドレスの設定可能なリード及びライトカウント手段が設けられている。このリード及びライトカウント手段は、例えば、リセット信号ＲＥＳＥＴ等を入力してアドレスを制御するための制御信号Ｓ３３を出力するための図２とは異なる構成のアドレスコントローラ３３と、図２とほぼ同様の構成のリードアドレスカウンタ２０−１及びライトアドレスカウンタ２０−２からなるアドレスカウンタ２０と、制御信号Ｓ３３に基づき、任意のアドレスを入力してアドレスカウンタ２０に設定して出力させるアドレスレジスタ３４とにより構成されている。アドレスレジスタ３４は、例えば、制御信号Ｓ３３に基づき、任意のリードアドレスデータＲＡＤを入力してリードアドレスカウンタ２０−１に設定して出力させるリードアドレスレジスタ３４−１と、制御信号Ｓ３３に基づき、任意のライトアドレスデータＷＡＤを入力してライトアドレスカウンタ２０−２に設定して出力させるライトアドレスレジスタ３４−２とにより構成されている。
【００３４】
つまり、図２のアドレスカウンタ２０は、リセットによりアドレス“０”からスタートするので、本実施例１では、任意のアドレスを入力するために入力されたアドレスデータを保持するアドレスレジスタ３４を新たに設けている。
【００３５】
その他のメモリバンクＡ，Ｂの主要部を示す図３の回路の構成は、本実施例１と同様である。
【００３６】
以下、図１及び図３に示す本実施例１のＦＩＦＯメモリにおいて、（１）通常のリード動作、（２）テストモード時のリード動作、及び、（３）ライト動作について説明する。
【００３７】
（１）  通常のリード動作
図４は、図１の通常のリード動作を示すタイミングチャートである。
リードイネーブル信号ＲＥが活性化（“Ｈ”）されてリードの要求があった場合、外部クロック信号ＣＬＫに同期して与えられるリセット信号ＲＥＳＥＴにより、リードアドレスカウンタ２０が“０”にリセットされ、リードカラムデコーダ３２−１，３２−２も“０”を示す位置にリセットされる。これにより、アドレスコントローラ３３から出力される制御信号Ｓ３３により、図２のＦＩＦＯメモリと同様に、リードアドレスカウンタ２０−１から順にロウアドレスＲＡＸ０〜ＲＡＸｉが出力され、これがロウアドレスデコーダ６−１，６−２によりデコードされてワード線ＷＬが順に選択される。更に、リードカラムデコーダ３２−１，３２−２によりビット線ＢＬが順に選択され、“０”番地のメモリセル１ａから順にアクセス（リード）されて、出力データＤｏｕｔが出力される。
【００３８】
（２）  テストモード時のリード動作
図５は、図１のテストモード時のリード動作を示すタイミングチャートである。
アドレスコントローラ３３の制御信号Ｓ３３によりテストモードに設定して外部からリードアドレスデータＲＡＤを入力できるモードとした場合は、外部から入力されたリードアドレスデータＲＡＤがリードアドレスレジスタ３４−１に一時保持され、アドレスコントローラ３３の制御信号Ｓ３３により、リードアドレスレジスタ３４−１のデータがリードアドレスカウンタ２０−１にコピーされ、スタートアドレスとして使用される。即ち、リードの要求があった場合、外部から入力されたリードアドレスデータＲＡＤをリードアドレスカウンタ２０−１にセットしておくことで、任意のワード線ＷＬ、及びリードカラムデコーダ３２−１，３２−２の開始位置を指定できるようになる。例えば、外部から入力したリードアドレスデータＲＡＤが、アドレスＸ＝ｊ、Ｙ＝ｋに対応する場合、リード要求があると、ロウアドレスデコーダ６−１，６−２によりワード線ＷＬｊが選択され、リードカラムデコーダ３２−１，３２−２によりアドレスＹ＝ｋの位置が示される。
【００３９】
リードアドレスデータＲＡＤを入力することにより、図４に示すように、“０”番地からのみのアクセスだったものが、図５に示すように、入力した任意のリードアドレスデータＲＤＡからアクセスを実行することができる。図１のＦＩＦＯメモリにおいては、リードするビット数は、リードイネーブル信号ＥＮによりコントロールすることができるため、任意のアドレスからリードするビット数を任意に指定できる。例えば、１サイクル分だけリードイネーブル信号ＥＮを活性化（“Ｈ”）にすれば、１ビットのみのアクセスとなる。
【００４０】
任意のビット数分だけリードしたら、再びアドレスを入力するようにすれば、図２のＦＩＦＯメモリのように、“０”番地から順番にアクセスしていかなくても、自由に任意のアドレスにアクセスすることができる。
【００４１】
（３）  ライト動作
ライトイネーブル信号ＷＥを活性化すると、図２のＦＩＦＯメモリと同様のライト動作が行われる。
【００４２】
（実施例１の効果）
本実施例１によれば、外部から任意のアドレス（例えば、リードアドレスデータＲＡＤ及びライトアドレスデータＷＡＤ）を指定してアクセスを実施できるような、テストモード機能を付加したので、図２のＦＩＦＯメモリに比べ、任意のアドレスにアクセスするための時間が短縮できる。これにより、多ビットメモリセルを全て試験するための時間が短縮できるため、同様のテストをしようとした場合のテストコストを削減できる。
【００４３】
しかも、本実施例１では、任意のアドレスの設定可能なアドレスコントローラ３３、アドレスカウンタ２０、及びアドレスレジスタ３４を設けたので、通常動作とテストモード動作を切り換えるための制御構成が簡単になる。これにより、ＦＩＦＯメモリの回路構成が簡単で、回路規模を小型化できる。
【００４４】
（変形例）
本発明は、図１及び図３に示すＦＩＦＯメモリの回路構成に限定されず、他の回路構成のＦＩＦＯメモリにも適用できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１におけるＦＩＦＯメモリの構成例を示す概略の回路図である。
【図２】基本的なＦＩＦＯメモリの構成例を示す概略の回路図である。
【図３】図２中のメモリバンクＡの主要部の構成例を示す概略の回路図である。
【図４】図１の通常のリード動作を示すタイミングチャートである。
【図５】図１のテストモード時のリード動作を示すタイミングチャートである。
【符号の説明】
【００４６】
１−１，１−２      メモリセルアレイ
６−１，６−２      ロウアドレスデコーダ
２０      アドレスカウンタ
２０−１      リードアドレスカウンタ
２０−２      ライトアドレスカウンタ
３１−１，３１−２      ライトカラムデコーダ
３２−１，３２−２      リードカラムデコーダ
３３      アドレスコントローラ
３４      アドレスレジスタ
３４−１      リードアドレスデコーダ
３４−２      ライトアドレスデコーダ
【図１】
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【図２】
2008198298.tif 000004
【図３】
2008198298.tif 000005
【図４】
2008198298.tif 000006
【図５】
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