(57)【要約】【課題】ＳＲＡＭセルを適正かつ簡便に評価する。【解決手段】ＳＲＡＭセルの２本のビット線ＢＬ１，ＢＬ２をそれぞれ低電圧状態（Ｌｏｗ）、高電圧状態（Ｈｉｇｈ）にする。そして、その低電圧側のビット線ＢＬ１に接続された、ロードトランジスタＬｏ１とドライバトランジスタＤｒ１で構成されるインバータの、その内部ノードＮ１の電圧を強制的に変化させ、そのときに測定されるその内部ノードＮ１の電流を用いて書き込み動作マージンを評価する。また、ＳＲＡＭセルの書き込み動作マージンの評価結果を用い、書き込み可能なＳＲＡＭの最大容量を求める。【選択図】図１
2008226375.tif 000002
【特許請求の範囲】
【請求項１】
第１，第２のインバータで構成されるフリップフロップ回路を有し、前記第１，第２のインバータにそれぞれ、ゲートがワード線に接続された第１，第２のトランジスタを介して、第１，第２のビット線が接続されたＳＲＡＭセルの評価方法において、
前記第１，第２のトランジスタを導通させ、前記第１のビット線を低電圧に設定し、前記第２のビット線を高電圧に設定した状態で、前記第１のインバータの内部ノードの電圧を変化させて前記内部ノードの電流を測定し、
前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価することを特徴とする評価方法。
【請求項２】
前記内部ノードの電流は、前記内部ノードの電圧を増加させていったときに、極大値を示した後に極小値を示すように変化し、
前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価する際には、
前記極大値が得られる電圧より高電圧側において得られる、前記内部ノードの電流の最小値を用いることを特徴とする請求項１記載の評価方法。
【請求項３】
複数の前記ＳＲＡＭセルについて前記内部ノードの電流を測定し、測定された前記内部ノードの電流分布の平均値を標準偏差で割った値を不良ビットが出現する書き込み動作時のσ値とし、前記書き込み動作時のσ値を用いて書き込み可能なＳＲＡＭ容量を求めることを特徴とする請求項１または２に記載の評価方法。
【請求項４】
複数の前記ＳＲＡＭセルについて、前記第１，第２のトランジスタを導通させ、前記第１，第２のビット線を共に高電圧に設定した状態で、前記第１のインバータの内部ノードの電圧を変化させて前記内部ノードの電流を測定し、前記内部ノードの電流分布の平均値を標準偏差で割った値を不良ビットが出現する読み出し動作時のσ値とし、
前記書き込み動作時のσ値と前記読み出し動作時のσ値とを用いてＳＲＡＭ容量を求めることを特徴とする請求項３記載の評価方法。
【請求項５】
第１，第２のインバータで構成されるフリップフロップ回路を有し、前記第１，第２のインバータにそれぞれ、ゲートがワード線に接続された第１，第２のトランジスタを介して、第１，第２のビット線が接続されたＳＲＡＭセルを備えた半導体装置の製造方法において、
前記ＳＲＡＭセルを形成する工程と、
形成された前記ＳＲＡＭセルについて、前記第１，第２のトランジスタを導通させ、前記第１のビット線を低電圧に設定し、前記第２のビット線を高電圧に設定した状態で、前記第１のインバータの内部ノードの電圧を変化させて前記内部ノードの電流を測定し、前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記内部ノードの電流は、前記内部ノードの電圧を増加させていったときに、極大値を示した後に極小値を示すように変化し、
前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価する際には、
前記極大値が得られる電圧より高電圧側において得られる、前記内部ノードの電流の最小値を用いることを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、評価方法および半導体装置の製造方法に関し、特に、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の性能を評価するための評価方法、およびＳＲＡＭを備える半導体装置をそのような評価方法を用いて製造する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は微細化・高集積化が進み、多数のトランジスタを備える半導体装置では、寸法や不純物濃度分布のばらつき等により、個々のトランジスタに性能のばらつきが生じる場合がある。
【０００３】
メモリの１つであるＳＲＡＭは、個々のセルが、複数のトランジスタ、例えば、ドライバトランジスタ、トランスファトランジスタ、ロードトランジスタが各２個、計６個のトランジスタで構成される。このようなＳＲＡＭにおいて、トランジスタの性能ばらつきが生じてしまうと、個々のセルの読み出し／書き込み動作のマージンは小さくなってしまう。そのため、ＳＲＡＭを形成する上では、そのような動作マージンを測定・解析することが重要になってくる。
【０００４】
従来、ＳＲＡＭセルの読み出し動作時のマージン（スタティック・ノイズ・マージン（ＳＮＭ））については、種々の測定・解析手法が提案されている（例えば、特許文献１，２，３参照。）。また、読み出し動作時に電圧制御を行うことによってＳＮＭを改善する手法等も提案されている（例えば、特許文献４参照。）。
【特許文献１】特開２００５−１１７０３７号公報
【特許文献２】特開２００５−３１０２４２号公報
【特許文献３】特開２００６−１３４４７７号公報
【特許文献４】特開２００３−１２３４８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、一方で、ＳＲＡＭセルの書き込み動作時のマージン（ライト・ノイズ・マージン（ＷＮＭ））については、ＳＮＭ同様、ＳＲＡＭを形成する上で非常に重要な指標であるにもかかわらず、その測定・解析手法に関する提案は少ない。
【０００６】
例えば、ＷＮＭの測定・解析手法には、次のようなものが提案されている。
ＳＲＡＭセルは、例えば、それぞれロードトランジスタとドライバトランジスタで構成された２つのインバータでフリップフロップ回路が構成され、インバータの入出力端（各インバータの出力端）はそれぞれ、共通のワード線にゲートが接続されたトランスファトランジスタを介して、一対のビット線に接続される。
【０００７】
このようなＳＲＡＭにおいて、各インバータを所定の電圧にバイアスし、一方のビット線を電源電圧、他方のビット線を０Ｖとした状態で、フリップフロップの片側ノードの電圧をスイープして逆側ノードの電圧を測定する。双方のノードについて同様の測定を行い、スイープした電圧と測定された電圧との関係を示す２つのカーブを得て、得られた２つのカーブに内接する正方形のサイズからＷＮＭの大きさを評価する。
【０００８】
ただし、この方法については、得られるＷＮＭの分布が正規分布から外れてしまう領域があり、ＷＮＭのワーストケースを見積もることが難しいという指摘がある。さらに、ＰＣＭテスタを用いた測定が難しく、実際の製品の評価には適用しにくい。
【０００９】
また、このほか、これまでのＷＮＭの定義を見直し、正規分布に乗るようなＷＮＭを得る方法も提案されている（IEEE ISSCC, 2006, p.630）。この方法によれば、ＷＮＭが正規分布に乗るため、少ないＳＲＡＭセルの実測でＷＮＭのワーストケースの見積もりが行える。しかし、その測定に当たっては、専用の回路が必要になってくる。
【００１０】
本発明は、このような点に鑑みてなされたものであり、ＳＲＡＭセルを適正かつ簡便に評価することのできる評価方法を提供することを目的とする。
また、本発明は、そのような評価方法を用いた、ＳＲＡＭを備える半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では、上記課題を解決するために、第１，第２のインバータで構成されるフリップフロップ回路を有し、前記第１，第２のインバータにそれぞれ、ゲートがワード線に接続された第１，第２のトランジスタを介して、第１，第２のビット線が接続されたＳＲＡＭセルの評価方法において、前記第１，第２のトランジスタを導通させ、前記第１のビット線を低電圧に設定し、前記第２のビット線を高電圧に設定した状態で、前記第１のインバータの内部ノードの電圧を変化させて前記内部ノードの電流を測定し、前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価することを特徴とする評価方法が提供される。
【００１２】
このような評価方法によれば、ＳＲＡＭセルの第１のビット線が低電圧に、第２のビット線が高電圧に、それぞれ設定されて、第１，第２のビット線にそれぞれ第１，第２のトランジスタを介して接続された第１，第２のインバータの各内部ノードが異なる電気的状態とされる。そして、低電圧の第１のビット線に接続されたその第１のインバータの内部ノードに電圧が印加され、その内部ノードの電流が測定される。このようにして得られる電流を用いてＳＲＡＭセルの書き込み動作マージンが評価される。
【００１３】
また、本発明では、上記課題を解決するために、第１，第２のインバータで構成されるフリップフロップ回路を有し、前記第１，第２のインバータにそれぞれ、ゲートがワード線に接続された第１，第２のトランジスタを介して、第１，第２のビット線が接続されたＳＲＡＭセルを備えた半導体装置の製造方法において、前記ＳＲＡＭセルを形成する工程と、形成された前記ＳＲＡＭセルについて、前記第１，第２のトランジスタを導通させ、前記第１のビット線を低電圧に設定し、前記第２のビット線を高電圧に設定した状態で、前記第１のインバータの内部ノードの電圧を変化させて前記内部ノードの電流を測定し、前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１４】
このような半導体装置の製造方法によれば、形成されたＳＲＡＭセルについて、書き込み動作マージンが評価される。その際は、そのＳＲＡＭセルの第１のビット線が低電圧に、第２のビット線が高電圧に、それぞれ設定され、その低電圧の第１のビット線に接続されたその第１のインバータの内部ノードに電圧が印加され、そのときに測定されるその内部ノードの電流を用いてＳＲＡＭセルの書き込み動作マージンが評価される。
【発明の効果】
【００１５】
本発明では、ＳＲＡＭセルの第１，第２のビット線をそれぞれ低電圧、高電圧に設定し、その第１のビット線に接続された第１のインバータの内部ノードの電圧を変化させ、そのときに測定されるその内部ノードの電流を用いて書き込み動作マージンを評価するようにした。これにより、ＳＲＡＭセルを適正かつ簡便に評価することが可能になる。また、その評価結果を用い、精度良くＳＲＡＭ容量を求めることが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１はＳＲＡＭセルの回路図である。なお、図１には、ＳＲＡＭセルの書き込み動作時の電圧条件を例示している。
【００１７】
図１に示すＳＲＡＭセルは、ドライバトランジスタＤｒ１，Ｄｒ２、トランスファトランジスタＴｒ１，Ｔｒ２、およびロードトランジスタＬｏ１，Ｌｏ２の、計６個のトランジスタを用いて構成されている。ここでは、ドライバトランジスタＤｒ１，Ｄｒ２とトランスファトランジスタＴｒ１，Ｔｒ２には、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）が用いられ、ロードトランジスタＬｏ１，Ｌｏ２には、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ）が用いられている。
【００１８】
ロードトランジスタＬｏ１とドライバトランジスタＤｒ１は、直列に接続されると共に、互いのゲートが接続され、第１のインバータを構成する。この第１のインバータは、そのロードトランジスタＬｏ１側の端部が電源ラインに接続され（Ｖｄｄ）、ドライバトランジスタＤｒ１側の端部が接地される（Ｖｓｓ）。同様に、ロードトランジスタＬｏ２とドライバトランジスタＤｒ２は、第２のインバータを構成し、そのロードトランジスタＬｏ２側の端部が電源ラインに接続され（Ｖｄｄ）、ドライバトランジスタＤｒ２側の端部が接地される（Ｖｓｓ）。
【００１９】
第１のインバータの出力端は、第２のインバータの入力端と接続されると共に、トランスファトランジスタＴｒ１を介してビット線ＢＬ１に接続されている。トランスファトランジスタＴｒ１のゲートは、ワード線ＷＬに接続されている。同様に、第２のインバータの出力端は、第１のインバータの入力端と接続されると共に、トランスファトランジスタＴｒ２を介してビット線ＢＬ２に接続されており、そのトランスファトランジスタＴｒ２のゲートは、ワード線ＷＬに接続されている。
【００２０】
第１のインバータの出力端と入力端がそれぞれこのＳＲＡＭセルの内部ノードＮ１，Ｎ２になり、第２のインバータの出力端と入力端がそれぞれこのＳＲＡＭセルの内部ノードＮ２，Ｎ１になる。
【００２１】
このようなＳＲＡＭセルの書き込みは、図１に示したように、ワード線ＷＬを電圧の高い状態（Ｈｉｇｈ）にしてトランスファトランジスタＴｒ１，Ｔｒ２をオン状態にすると共に、ビット線ＢＬ１を電圧の低い状態（Ｌｏｗ）にし、ビット線ＢＬ２をＨｉｇｈにする。これにより、ドライバトランジスタＤｒ１がオン状態でロードトランジスタＬｏ１がオフ状態になり、また、ドライバトランジスタＤｒ２がオフ状態でロードトランジスタＬｏ２がオン状態になる。したがって、内部ノードＮ１にはＬｏｗすなわち０が、内部ノードＮ２にはＨｉｇｈすなわち１が、それぞれ書き込まれる。一方、ビット線ＢＬ１をＨｉｇｈにしてビット線ＢＬ２をＬｏｗにした場合には、内部ノードＮ１には１が、内部ノードＮ２には０が、それぞれ書き込まれる。
【００２２】
なお、ＳＲＡＭセルの読み出しは、ワード線ＷＬをＨｉｇｈにしたとき、ビット線ＢＬ１がＨｉｇｈでビット線ＢＬ２がＬｏｗ、あるいはビット線ＢＬ１がＬｏｗでビット線ＢＬ２がＨｉｇｈの、いずれの状態であるかを検出することによって行われる。また、内部ノードＮ１，Ｎ２のデータは、ワード線ＷＬをＬｏｗにしてトランスファトランジスタＴｒ１，Ｔｒ２をオフ状態にしておくことで、保持される。
【００２３】
続いて、このようなＳＲＡＭセルを用いてＷＮＭを評価する方法について説明する。
ここでは、ＷＮＭを評価するため、まず、ワード線ＷＬ、第１のインバータのロードトランジスタＬｏ１側の端部、第２のインバータのロードトランジスタＬｏ２側の端部、およびロードトランジスタＬｏ１，Ｌｏ２の基板（ｎウェル）は、電源電圧に設定する。第１のインバータのドライバトランジスタＤｒ１側の端部、第２のインバータのドライバトランジスタＤｒ２側の端部、およびドライバトランジスタＤｒ１，Ｄｒ２の基板（ｐウェル）は、接地する。また、一方のビット線ＢＬ１は、０Ｖに設定し、もう一方のビット線ＢＬ２は、電源電圧に設定する。
【００２４】
このとき、０Ｖに設定されたビット線ＢＬ１側の内部ノードＮ１に端子（ＳＭＵ端子）を接続し、内部ノードＮ１の電圧Ｖ１を強制的に０Ｖから電源電圧まで変化させていき、その端子に出入りする電流Ｉ（Ｖ１）をモニタする。なお、測定は、所定の温度環境下で行うものとする。
【００２５】
図２は電圧Ｖ１と電流Ｉ（Ｖ１）の関係を示す図である。また、図３はトランスファトランジスタＴｒ１のしきい値電圧Ｖｔｈを変化させたときの電圧Ｖ１と電流Ｉ（Ｖ１）の関係を示す図である。
【００２６】
図２より、電流Ｉ（Ｖ１）は、内部ノードＮ１の電圧Ｖ１が増加するのに伴い、一旦増加してから極大値を経て減少し、さらに、極小値を経て再び徐々に増加するように変化する。
【００２７】
ＷＮＭは、ＳＲＡＭセルを構成しているロードトランジスタＬｏ１，Ｌｏ２、ドライバトランジスタＤｒ１，Ｄｒ２、およびトランスファトランジスタＴｒ１，Ｔｒ２のしきい値電圧Ｖｔｈに影響を受け得るが、特にトランスファトランジスタＴｒ１，Ｔｒ２のしきい値電圧Ｖｔｈに敏感である。図３には、トランスファトランジスタＴｒ１，Ｔｒ２のしきい値電圧Ｖｔｈを５種類（条件Ａ，Ｂ，Ｃ，Ｄ，Ｅ）に変化させてセル間のばらつきの発生を想定した場合の、それぞれの電圧Ｖ１と電流Ｉ（Ｖ１）の関係を示している。
【００２８】
図３より、トランスファトランジスタＴｒ１，Ｔｒ２のしきい値電圧Ｖｔｈを変化させた場合にも、電流Ｉ（Ｖ１）は、内部ノードＮ１の電圧Ｖ１の変化に伴い、図２と同様に変化する。ただし、そのしきい値電圧Ｖｔｈの条件Ａ，Ｂ，Ｃ，Ｄ，Ｅによって電流Ｉ（Ｖ１）の変化の仕方は異なり、その極大値および極小値は異なってくる。
【００２９】
ここで、電流Ｉ（Ｖ１）が極大となる電圧Ｖ１より高い電圧領域での最小電流ＩｍｉｎをＷＮＭの評価指標とする。
図４は９０ｎｍ世代のＳＲＡＭセルのトランスファトランジスタＴｒ１，Ｔｒ２のしきい値電圧Ｖｔｈをばらつかせた場合の最小電流Ｉｍｉｎのシミュレーション結果を示す図である。なお、しきい値電圧Ｖｔｈは、ここでは通常の９０ｎｍ世代ＳＲＡＭセルで実測した場合の値よりも３倍大きくばらつかせている。
【００３０】
図４より、最小電流Ｉｍｉｎの分布は、広い範囲で（電流Ｉ（Ｖ１）が０になるまで）正規分布に乗っている。このシミュレーション結果から、最小電流ＩｍｉｎをＷＮＭの評価指標として用いることが可能であるということができる。さらに、実測可能なデバイス数からのＷＮＭの評価、すなわち少ないＳＲＡＭセルの最小電流Ｉｍｉｎの測定によってＷＮＭの評価が可能であるということができる。
【００３１】
以上述べたように、ＳＲＡＭセルの０Ｖに設定されたビット線ＢＬ１側の内部ノードＮ１の電圧Ｖ１をスイープしながらそこに流れる電流Ｉ（Ｖ１）をモニタし、その電圧Ｖ１と電流Ｉ（Ｖ１）の関係から得られる最小電流ＩｍｉｎをＷＮＭとすることで、そのＳＲＡＭセルのＷＮＭを精度良く見積もることができる。
【００３２】
また、このようにＷＮＭとして見積もることができる最小電流Ｉｍｉｎを用いると、書き込み可能なＳＲＡＭの最大容量を予測することも可能になる。
すなわち、あるＳＲＡＭのいくつかのセルについて、上記のようにして最小電流Ｉｍｉｎを測定し、最小電流Ｉｍｉｎの分布を得て、その最小電流Ｉｍｉｎの平均を標準偏差で割った値を求める。このようにして得られる値を、書き込み動作時の不良ビットが出現するσ値とすることで、書き込み可能なＳＲＡＭの最大容量を求めることが可能になる。例えば、容量１０メガのＳＲＡＭの場合に、すべてのセルを動作させるためには、６σ以上の値が必要になる。σ値を用いることにより、書き込み可能なＳＲＡＭの最大容量を求めることが可能になり、目的の書き込み容量が得られるか否かを判定することが可能になる。
【００３３】
さらに、このような書き込み可能なＳＲＡＭの最大容量の評価に用いたのと同じＳＲＡＭを使用し、読み出し動作時のＳＮＭを見積もり、読み出し可能なＳＲＡＭの最大容量を求めるようにしてもよい。
【００３４】
ＳＮＭを見積もるためには、いくつかのＳＲＡＭセルについてそれぞれ、ビット線ＢＬ１，ＢＬ２を共に電源電圧に設定し、内部ノードＮ１の電圧Ｖ１を強制的に０Ｖから電源電圧まで変化させていき、そこに流れる電流Ｉ（Ｖ１）をモニタする。なお、測定は、所定の温度環境下で行う。
【００３５】
この場合も、それぞれのＳＲＡＭセルの電流Ｉ（Ｖ１）は、内部ノードＮ１の電圧Ｖ１が増加するのに伴い、一旦増加してから極大値を経て減少し、極小値を経て再び増加するように変化する。ここでは、このようにして測定される電流Ｉ（Ｖ１）の極大値（最大値）をＳＮＭとし、その分布を求め、その平均を標準偏差で割った値を読み出し動作時の不良ビットが出現するσ値として、読み出し可能なＳＲＡＭの最大容量を求める。
【００３６】
このようにして求められる読み出し可能なＳＲＡＭの最大容量と、上記のようにして求められる書き込み可能なＳＲＡＭの最大容量を用いることにより、ＷＮＭとＳＮＭを共に考慮したＳＲＡＭ容量を求めることが可能になる。
【００３７】
図５はＳＲＡＭ容量予測の説明図である。
上記のようにして求めた読み出し動作時のσ値を横軸にとり、書き込み動作時のσ値を縦軸にとって、両σ値をプロットすることにより、この図５に示すような関係が得られる。
【００３８】
この図５において、読み出し動作時のσ値を上回り、かつ、書き込み動作時のσ値を上回る領域、すなわち図５のプロット点より右上の領域が、確率的に不良ビットを出現させることなくＳＲＡＭを動作させることのできる完全動作領域（図５に点線で図示。ただし、図５の点線内の領域には限定されない。）になる。したがって、このような完全動作領域のσ値を用いることにより、目的のデバイスごと、ＳＮＭとＷＮＭの両方を考慮したＳＲＡＭ容量を求めることが可能になる。
【００３９】
なお、以上の説明において、ＷＮＭを評価する場合に、最小電流Ｉｍｉｎを得るために内部ノードＮ１の電圧Ｖ１を変化させる際には、電圧Ｖ１の上限を、ＳＲＡＭの定格電圧を基に設定すればよい。例えば、電圧Ｖ１を、定格電圧以上あるいは以下の電圧範囲までを含むように変化させる。ＳＮＭを評価する場合についても同様とする。
【００４０】
また、以上の説明では、ＷＮＭの評価の際、内部ノードＮ１の電圧Ｖ１を０Ｖから変化させてその高電圧領域側の最小電流Ｉｍｉｎを得るようにしたが、その最小電流Ｉｍｉｎが得られる電圧Ｖ１の範囲がわかっているような場合には、その範囲で内部ノードＮ１の電圧Ｖ１を変化させ、最小電流Ｉｍｉｎを求めるようにしてもよい。同様に、ＳＮＭの評価の際には、０Ｖから、電流Ｉ（Ｖ１）の最大値が得られるような範囲までで、内部ノードＮ１の電圧Ｖ１を変化させるようにしてもよい。
【００４１】
また、内部ノードＮ１の電圧Ｖ１を変化させて電流Ｉ（Ｖ１）を測定する際には、前述のように、その測定を、制御された所定温度環境下で行うようにすることが望ましい。これは、ＳＲＡＭセルのＷＮＭおよびＳＮＭが共に温度環境によって変化するためである。ＷＮＭは、比較的高温の環境下で大きく、比較的低温の環境下で小さくなる傾向がある。逆に、ＳＮＭは、比較的低温の環境下で大きく、比較的高温の環境下で小さくなる傾向がある。測定時の温度は、ＳＲＡＭの仕様温度を基に設定すればよく、例えば、ＷＮＭの評価の際には、仕様温度よりも低い温度が含まれる範囲で測定を行い、ＳＮＭの評価の際には、仕様温度よりも高い温度が含まれる範囲で測定を行うようにする。
【００４２】
（付記１）  第１，第２のインバータで構成されるフリップフロップ回路を有し、前記第１，第２のインバータにそれぞれ、ゲートがワード線に接続された第１，第２のトランジスタを介して、第１，第２のビット線が接続されたＳＲＡＭセルの評価方法において、
前記第１，第２のトランジスタを導通させ、前記第１のビット線を低電圧に設定し、前記第２のビット線を高電圧に設定した状態で、前記第１のインバータの内部ノードの電圧を変化させて前記内部ノードの電流を測定し、
前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価することを特徴とする評価方法。
【００４３】
（付記２）  前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価する際には、
前記内部ノードの電圧を変化させたときの所定の電圧範囲において得られる、前記内部ノードの電流の最小値を用いることを特徴とする付記１記載の評価方法。
【００４４】
（付記３）  前記内部ノードの電流は、前記内部ノードの電圧を増加させていったときに、極大値を示した後に極小値を示すように変化し、
前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価する際には、
前記極大値が得られる電圧より高電圧側において得られる、前記内部ノードの電流の最小値を用いることを特徴とする付記１または２に記載の評価方法。
【００４５】
（付記４）  複数の前記ＳＲＡＭセルについて前記内部ノードの電流を測定し、測定された前記内部ノードの電流分布の平均値を標準偏差で割った値を不良ビットが出現する書き込み動作時のσ値とし、前記書き込み動作時のσ値を用いて書き込み可能なＳＲＡＭ容量を求めることを特徴とする付記１から３のいずれかに記載の評価方法。
【００４６】
（付記５）  複数の前記ＳＲＡＭセルについて、前記第１，第２のトランジスタを導通させ、前記第１，第２のビット線を共に高電圧に設定した状態で、前記第１のインバータの内部ノードの電圧を変化させて前記内部ノードの電流を測定し、前記内部ノードの電流分布の平均値を標準偏差で割った値を不良ビットが出現する読み出し動作時のσ値とし、
前記書き込み動作時のσ値と前記読み出し動作時のσ値とを用いてＳＲＡＭ容量を求めることを特徴とする付記４記載の評価方法。
【００４７】
（付記６）  前記内部ノードの電流を測定する際には、
前記内部ノードの電圧を、前記ＳＲＡＭセルの定格電圧を基に設定した電圧範囲で変化させて、前記内部ノードの電流を測定することを特徴とする付記１から５のいずれかに記載の評価方法。
【００４８】
（付記７）  前記内部ノードの電流を測定する際には、
前記ＳＲＡＭセルの仕様温度を基に設定した温度環境下で、前記内部ノードの電圧を変化させて前記内部ノードの電流を測定することを特徴とする付記１から６のいずれかに記載の評価方法。
【００４９】
（付記８）  第１，第２のインバータで構成されるフリップフロップ回路を有し、前記第１，第２のインバータにそれぞれ、ゲートがワード線に接続された第１，第２のトランジスタを介して、第１，第２のビット線が接続されたＳＲＡＭセルを備えた半導体装置の製造方法において、
前記ＳＲＡＭセルを形成する工程と、
形成された前記ＳＲＡＭセルについて、前記第１，第２のトランジスタを導通させ、前記第１のビット線を低電圧に設定し、前記第２のビット線を高電圧に設定した状態で、前記第１のインバータの内部ノードの電圧を変化させて前記内部ノードの電流を測定し、前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価する工程と、
を有することを特徴とする半導体装置の製造方法。
【００５０】
（付記９）  前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価する際には、
前記内部ノードの電圧を変化させたときの所定の電圧範囲において得られる、前記内部ノードの電流の最小値を用いることを特徴とする付記８記載の半導体装置の製造方法。
【００５１】
（付記１０）  前記内部ノードの電流は、前記内部ノードの電圧を増加させていったときに、極大値を示した後に極小値を示すように変化し、
前記内部ノードの電流を用いて前記ＳＲＡＭセルの書き込み動作マージンを評価する際には、
前記極大値が得られる電圧より高電圧側において得られる、前記内部ノードの電流の最小値を用いることを特徴とする付記８または９に記載の半導体装置の製造方法。
【００５２】
（付記１１）  複数の前記ＳＲＡＭセルについて前記内部ノードの電流を測定し、測定された前記内部ノードの電流分布の平均値を標準偏差で割った値を不良ビットが出現する書き込み動作時のσ値とし、前記書き込み動作時のσ値を用いて書き込み可能なＳＲＡＭ容量を求めることを特徴とする付記８から１０のいずれかに記載の半導体装置の製造方法。
【００５３】
（付記１２）  複数の前記ＳＲＡＭセルについて、前記第１，第２のトランジスタを導通させ、前記第１，第２のビット線を共に高電圧に設定した状態で、前記第１のインバータの内部ノードの電圧を変化させて前記内部ノードの電流を測定し、測定された前記内部ノードの電流分布の平均値を標準偏差で割った値を不良ビットが出現する読み出し動作時のσ値とし、
前記書き込み動作時のσ値と前記読み出し動作時のσ値とを用いてＳＲＡＭ容量を求めることを特徴とする付記１１記載の半導体装置の製造方法。
【００５４】
（付記１３）  前記内部ノードの電流を測定する際には、
前記内部ノードの電圧を、前記ＳＲＡＭセルの定格電圧を基に設定した電圧範囲で変化させて、前記内部ノードの電流を測定することを特徴とする付記８から１２のいずれかに記載の半導体装置の製造方法。
【００５５】
（付記１４）  前記内部ノードの電流を測定する際には、
前記ＳＲＡＭセルの仕様温度を基に設定した温度環境下で、前記内部ノードの電圧を変化させて前記内部ノードの電流を測定することを特徴とする付記８から１３のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５６】
【図１】ＳＲＡＭセルの回路図である。
【図２】電圧と電流の関係を示す図である。
【図３】トランスファトランジスタのしきい値電圧を変化させたときの電圧と電流の関係を示す図である。
【図４】９０ｎｍ世代のＳＲＡＭセルのトランスファトランジスタのしきい値電圧をばらつかせた場合の最小電流のシミュレーション結果を示す図である。
【図５】ＳＲＡＭ容量予測の説明図である。
【符号の説明】
【００５７】
ＢＬ１，ＢＬ２  ビット線
Ｄｒ１，Ｄｒ２  ドライバトランジスタ
Ｌｏ１，Ｌｏ２  ロードトランジスタ
Ｎ１，Ｎ２  内部ノード
Ｔｒ１，Ｔｒ２  トランスファトランジスタ
ＷＬ  ワード線
【図１】
2008226375.tif 000003
【図２】
2008226375.tif 000004
【図３】
2008226375.tif 000005
【図４】
2008226375.tif 000006
【図５】
2008226375.tif 000007