(57)【要約】【課題】HSG−Si層のグレインサイズを縮小せず、シリンダ型のキャパシタを形成する溝の開口部をHSG-Siで閉塞させず、溝内の誘電体層の全面に上部電極を形成し、大容量キャパシタを形成する半導体記憶装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、シリンダ構造で形成されたキャパシタを備えた半導体装置の製造方法であり、酸化膜を堆積させる工程と、内部にキャパシタを構成するシリンダを酸化膜に形成する工程と、アモルファスシリコン膜をシリンダの内面に沿って形成する工程と、シリンダ開口部近傍の内周領域のアモルファスシリコン膜上に、HSG成長を抑制するマスク層を形成する工程と、アモルファスシリコンに対しHSG処理を行なうと同時に多結晶シリコンに変換する工程と、マスク層の除去す工程と、多結晶シリコン上に絶縁膜を形成する工程と、導電層を絶縁膜上に形成する工程とを少なくとも有する。【選択図】図１
2008130980.tif 000002
【特許請求の範囲】
【請求項１】
シリンダ構造にて形成されたキャパシタを備えた半導体装置の製造方法であって、
酸化膜を堆積させる工程と、
内部に前記キャパシタを構成するシリンダを前記酸化膜に形成する工程と、
アモルファスシリコン膜を前記シリンダの内面に沿って形成する工程と、
シリンダ開口部近傍の内周領域における前記アモルファスシリコン膜の上に、ＨＳＧ成長を抑制するマスク層を形成する工程と、
前記アモルファスシリコンに対してＨＳＧ処理を行なうと同時に多結晶シリコンに変換する工程と、
前記マスク層を除去する工程と、
前記多結晶シリコンの上に絶縁膜を形成する工程と、
導電層を前記絶縁膜の上に形成する工程と
を少なくとも有することを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク層を形成する工程が、
前記アモルファスシリコン膜が形成された前記シリンダ内に、シリンダの開口部と、シリンダ内径が最も広くボーイングする位置との中間位置まで充填される厚さにＳＯＧ（Spin-On-Glass）膜を形成する工程と、
全面に前記マスク層を形成する工程と、
開口部近傍のシリンダ側面におけるアモルファスシリコン膜の上のマスク層のみを残し、他の領域の上のマスク層を除去する工程と、
溝内のＳＯＧ膜を除去する工程と
を少なくとも有することを特徴する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク層が、窒化シリコン膜、酸窒化シリコン膜もしくは酸化アルミニウム膜であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半球状のシリコン粒（Hemi-Spherical Grain silicon、以下、ＨＳＧ−Ｓiとする）を備えたキャパシタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の微細化が進むにつれて、ＤＲＡＭ（Dynamic Random Access Memory）で使用されているメモリセルも縮小化され、データを記憶する記憶容量部におけるキャパシタ容量を十分に確保する事が困難になってきている。
しかし、ＤＲＡＭの安定動作および信頼性確保のためには、一定以上のキャパシタ容量が必要である。
所定のキャパシタ容量を確保する方策の一つとして、キャパシタを形成する領域の表面積を確保することが考えられる。
すなわち、キャパシタの構造として、半導体基板の上方に形成するスタック型キャパシタ、半導体基板を深く彫り込んだ溝の内周面に形成するトレンチ型キャパシタなど、３次元構造により容量を増やす努力が行われている。
【０００３】
さらに、キャパシタの容量を形成する領域の表面積を増加させることによりキャパシタ容量を確保する方法として、キャパシタにおける下部電極のシリコン膜表面に、ＨＳＧ−Ｓiを多数形成する構造が積極的に使用されている（例えば、特許文献１参照）。
一方、近年、キャパシタの表面積をできるだけ増加させるため、シリンダ型キャパシタを形成する溝をより深く形成するようになってきている。
上記シリンダ型キャパシタ及びＨＳＧ−Ｓｉを備えた半導体記憶装置の従来の製造方法を、以下に図１３〜図１７を用いて説明する。
【０００４】
図１３に示すように、半導体基板１０１の上に素子分離領域１０２を形成し、ウェル形成およびチャネルドープ工程(図示せず)を行う。さらに、シリコン膜とＷ等の金属膜からなるゲート電極１０３を形成し、このゲート電極１０３間にソース及びドレインとしてｎ型拡散層を形成する（このｎ型拡散層は図示しない）。これにより、記憶素子におけるメモリセル選択用ＭＯＳトランジスタを形成する。
次に、前記ＭＯＳトランジスタが形成された半導体基板１０１の全面にＢＰＳＧ(Boron Phospho Silicate Glass)膜と、ＮＳＧ（Non-doped Silicate Glass）膜との積層膜からなる第１の層間絶縁膜１０４の成膜を行う。
【０００５】
成膜された第１の層間絶縁膜１０４に対して、半導体基板１０１上のソース及びドレインであるｎ型拡散層に達するコンタクトプラグ孔１０５を、異方性エッチングにより形成する。
そして、所定の濃度のリンを不純物としてドープした多結晶シリコン膜を全面に堆積させ、すなわち、コンタクトプラグ孔１０５にこの多結晶シリコン膜を充填するとともに、層間絶縁膜１０４上に堆積させる。
この堆積させた多結晶シリコン膜を、ドライエッチング技術によるエッチバックと化学的機械研磨（Chemical Mechanical Polishing、以下ＣＭＰ）技術により、第１の層間絶縁膜１０４上に堆積された多結晶シリコンを除去し、コンタクトプラグ１０６を形成する。
【０００６】
次に、図１４に示す様に、コンタクトプラグ１０６形成後の半導体基板１０１全面に、シリコン酸化膜からなる第２の層間絶縁膜１０７を化学気相堆積法（Chemical Vapor Deposition、以下ＣＶＤ法）等により形成する。
また、リソグラフィ技術とドライエッチング技術を用いて、メモリセルトランジスタとそれを制御する周辺回路用トランジスタに対して、電位を与えるためにゲートの上に接続するゲートコンタクト孔（図示せず）を形成する。そして、メモリセルアレイにおいては、第２の層間絶縁膜１０７を貫通してセルコンタクトプラグ１０６に達するビットコンタクトプラグ孔１０８、及び周辺回路用トランジスタにおいては、第１の層間絶縁膜１０４と第２の層間絶縁膜１０７とを貫通し、拡散層（ソース及びドレイン電極も含む）を露出させるビットコンタクトプラグ孔（図示せず）を形成する。
このビットコンタクトプラグ孔１０８に導電性物質を埋め込むことにより、ビットコンタクトプラグ１０９を形成する。
【０００７】
そして、全面に導電性物質を堆積させ、エッチングによりパターンニングを行い、上記ビットコンタクトプラグ１０９に対し、電気的に接続されるビット線１１０を形成する。
さらに、全面にプラズマＣＶＤ法による酸化膜の堆積により、第３の層間絶縁膜１１１を形成する。
この第３の層間絶縁膜１１１を、ＣＭＰ技術により平坦化し、レジストによる開口パターンをホトリソグラフィにて形成し、この開口パターンをマスクとして異方性エッチングを行い、コンタクトプラグ１０６とキャパシタ用深穴シリンダ１１７とを接続する容量コンタクトプラグ孔１１２を形成する。
そして、コンタクトプラグ１０６を形成するときと同様の工程により、所定の不純物濃度の多結晶シリコン膜からなる容量コンタクトプラグ１１３を形成する。
【０００８】
次に、図１５に示すように、キャパシタが形成されるシリンダをエッチングして形成する際のエッチングストッパとして、全面にエッチングストッパ窒化膜１１４を、ＣＶＤ法により形成する。
そして、このエッチングストッパ窒化膜１１４の全面に、キャパシタを形成するシリンダのコアとなるシリコン酸化膜１１５を、ＣＶＤ法により形成し、第４の層間絶縁膜１１６とする。
【０００９】
この第４の層間絶縁膜１１６の上にレジストを塗布し、上記シリンダを形成するレジストパターンをホトリソグラフィにより形成し、このレジストパターンをマスクとして異方性エッチングを行う。
このエッチング処理により、上記第４の層間絶縁膜１１６を貫通して容量コンタクトプラグ１１３まで達するキャパシタ用シリンダ１１７を形成する。
上記異方性エッチングを行う際、シリコン酸化膜１１５の酸化膜エッチをエッチングストッパ窒化膜１１４まで行い、エッチング条件を切り替えて、エッチングストッパ膜１１４を除去し、容量コンタクトプラグ１１３を露出させる。
【００１０】
次に、容量コンタクトプラグ１１３と、この後形成される多結晶シリコン膜１１８との界面における抵抗値の上昇を抑制するため、容量コンタクトプラグ１１３の上に形成された自然酸化膜（クリーンルーム内の大気の酸素と反応して形成される）を除去するウェットエッチを行う。
次に、図１６に示すように、ＣＶＤ法により全面に、下部電極１２０の一部となるアモルファスシリコン膜を成膜する。
次に、このアモルファスシリコン膜に対し、ＨＳＧのサイズ制御を目的として、イオン注入技術により、リン（Ｐ)を注入した後、上記キャパシタ用シリンダ１１７内を充填するように、全面にポジ型レジスト（図示せず）を塗布し、このポジ型レジストに対して全面露光を行う。
【００１１】
露光の後に、レジストの現像処理を行い、第４の層間絶縁膜１１６の上のレジストを除去する。この時キャパシタ用シリンダ１１７内部に充填されたレジストは露光されていないので、除去されずに残ることとなる。
次に、シリンダ１１７内部に残っているレジストを、下部電極１２０の１部となるアモルファスシリコン膜を保護膜するマスクとして、第４の層間絶縁膜１１６の上のアモルファスシリコン膜を異方性エッチング技術によりエッチバックして除去する。
【００１２】
次に、キャパシタ用シリンダ１１７内に残存しているレジストを酸素プラズマにより除去する。これにより、シリンダ１１７の内面のみにアモルファスシリコン膜が残存する。
次に、図１６に示すように、キャパシタの下部電極の表面積をより広くし、容量を稼ぐため、アモルファスシリコン膜上にＨＳＧ-Ｓi１１９を成長させる。
この処理の結果、アモルファスシリコン膜は、多結晶シリコン膜１１８に変換されると同時に、表面にＨＳＧ-Ｓi１１９を備えた下部電極１２０が形成される。
【００１３】
次に、キャパシタ容量の低下の原因となるキャパシタ表面の空乏化を抑えるため、ホスフィン(ＰＨ３)の雰囲気中にて熱処理を行い、ＨＳＧに対してＰを導入する。
さらに、多結晶シリコン膜１１８とＨＳＧ-Ｓi１１９との上に、キャパシタ絶縁膜を成膜する前に、窒素雰囲気中にてＲＴＰ（Rapid Thermal Process）処理を行い、表面を窒化させ窒化シリコン膜を形成する。この窒化シリコン膜を、キャパシタ絶縁膜(図示していない)となる酸化タンタル膜を酸化熱処理する際に、多結晶シリコン膜１１８とＨＳＧ-Ｓi１１９とが酸化されないように、酸素雰囲気からガードする酸化ストッパーとする。
【００１４】
上記のように窒化シリコン膜を形成した後、酸化タンタル膜をＣＶＤ法により堆積し、酸素雰囲気中にてアニールを行う。これにより、容量絶縁膜として使用する酸化タンタル膜の酸素欠損を補い、膜質を改善する。
次に、図１７に示すように、窒化チタン層１２１とタングステン層１２２とを順次形成し、上部電極１２３を形成する。
【００１５】
上述したように、キャパシタの表面積をできるだけ稼ぐ為に、スタック型キャパシタのＤＲＡＭにおいては、深さ３ｕｍのキャパシタ用シリンダ１１７内に、シリンダ型のＭＩＳ構造のキャパシタを持つものがある。
しかしながら、微細なホールサイズで深いシリンダを、異方性ドライエッチングにより加工する際、シリンダの形状は、深さ方向において、Ｔｏｐの開口部の径が中央部に比較して小さくなるボーイング形状となってしまう。
このボーイング形状のシリンダでは、ＨＳＧ−Ｓiを形成すると、元々狭い開口部がさらに狭くなり、あるいは閉塞してしまい、その後に形成する容量絶縁膜や上部電極をシリンダ内全面に均一に成膜できなくなってしまう。
【００１６】
この結果、所望の特性を有するキャパシタの形成が困難となる問題が発生し、不十分な容量のキャパシタに対応する記憶素子が不良Ｂｉｔ化してしまい、ＤＲＡＭの歩留まりが低下することとなる。
上述した問題を回避する対策として、溝内に下部電極を形成する際、下部電極となる上記ポリシリコンのエッチバックをオーバーに行い、溝の開口部近傍に下部電極が形成されないようにする方法や、ＨＳＧ−Ｓiを成長させる前に、Ｓiのグレインサイズを制御するため、不純物濃度としてのリン（Ｐ）を高濃度に注入して、開口部におけグレインサイズを減少させて、溝の開口部の間口を広げる方法が行われている。
【特許文献１】特開２００３−２０９１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した製造方法にあっては、下部電極を形成する際に、エッチバックをオーバーに行った場合、下部電極を大幅にエッチングしてしまうため、結果的に容量形成領域の面積が減少して、十分な容量が得られなくなるという問題がある。
また、上述した製造方法にあっては、下部電極を形成する際に、Ｓiのグレインサイズを制御するため、不純物濃度としてのリン（Ｐ）を高濃度に注入した場合、全体的にＨＳＧ−Ｓi層のグレインサイズが小さくなるため、結果的に容量形成領域の面積を十分に大きくすることができず、必要な容量が得られなくなるという問題がある。
【００１８】
本発明は、このような事情に鑑みてなされたもので、ＨＳＧ−Ｓi層のグレインサイズを小さくすることなく、かつシリンダの開口部を閉塞させず、シリンダ内部の容量絶縁膜の全面に上部電極を形成させ、歩留まりを向上させるとともに、さらに大きなグレインサイズを狙えることで、同一のサイズのシリンダにて従来に比較して大きな容量のキャパシタを形成することができる半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の半導体装置の製造方法は、シリンダ構造にて形成されたキャパシタを備えた半導体装置の製造方法であって、酸化膜を堆積させる工程と、内部に前記キャパシタを構成するシリンダを前記酸化膜に形成する工程と、アモルファスシリコン膜を前記シリンダの内面に沿って形成する工程と、シリンダ開口部近傍の内周領域における前記アモルファスシリコン膜の上に、ＨＳＧ成長を抑制するマスク層を形成する工程と、前記アモルファスシリコンに対してＨＳＧ処理を行なうと同時に多結晶シリコンに変換する工程と、前記マスク層を除去する工程と、前記多結晶シリコンの上に絶縁膜を形成する工程と、導電層を前記絶縁膜の上に形成する工程とを少なくとも有することを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、前記マスク層を形成する工程が、前記アモルファスシリコン膜が形成された前記シリンダ内に、シリンダの開口部と、シリンダ内径が最も広くボーイングする位置との中間位置まで充填される厚さにＳＯＧ膜を形成する工程と、全面に前記マスク層を形成する工程と、開口部近傍のシリンダ側面におけるアモルファスシリコンの上のマスク層のみを残し、他の領域の上のマスク層を除去する工程と、溝内のＳＯＧを除去する工程とを少なくとも有することを特徴する。
【００２１】
前記本発明の半導体装置の製造方法は、マスク層が、窒化シリコン膜、酸窒化シリコン膜もしくは酸化アルミニウム膜であることを特徴とする。
【００２２】
上述したように、本発明は、シリンダ型のキャパシタの容量を増加させるため、下部電極の表面を半球状のシリコン粒（ＨＳＧ−Ｓi）化させて面積を増加させる処理を行う際、ＭＩＳ型メモリセルのキャパシタを形成するシリンダが、深くかつボーイング形状の場合、間口が狭いため、シリンダの上方で狭まるまたは閉塞してしまい、上部電極がシリンダの底部分まで入らず、所望のキャパシタ容量が得られないため、そのシリンダに対応する記憶素子の不良Bit化を防止するため、シリンダの開口部近傍のＨＳＧ化を抑制することで、上部電極の形成不良を防止し、低容量による不良Bit化を防ぐことを特徴とする。
【発明の効果】
【００２３】
以上説明したように、本発明の半導体装置の製造方法によれば、シリンダの開口部近傍の領域を、ＨＳＧ化を抑制する材料のマスク層によりマスクした後に、下部電極となるアモルファスシリコンのＨＳＧ処理を行うため、従来のように、開口部がＨＳＧ化された多結晶シリコンのグレインにより閉塞されることがなくなり、容量絶縁膜の上に形成する上部電極の形成不良を防止すること
ができる。
【００２４】
また、本発明の半導体装置の製造方法によれば、上述したように、シリンダの開口部が閉塞されないようにしているため、マスクされていないシリンダ内部のＨＳＧ処理がなされる領域のグレインを、従来に比較して大きく成長させることができ、同様の大きさのシリンダにおいて、よりキャパシタ容量を増加させることができる。
これにより、本発明の半導体装置の製造方法によれば、従来に比較して、容量を同様とした場合、キャパシタの小型化が行えるため、より微細化を行うことができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の第１の実施形態による半導体記憶装置を図面を参照して説明する
。図１は同実施形態の断面構造を示す概念図である。
この図において、半導体基板１は所定濃度の不純物が導入、例えばｐ型（ボロン等）の不純物が導入された半導体、例えばシリコンにて形成されている。
素子分離領域２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、トランジスタ形成領域以外の部分に形成され、トランジスタ（メモリセル選択用トランジスタ）を絶縁分離する。
【００２６】
図に示したトランジスタ形成領域において、半導体基板１表面に、例えば熱酸化などにより、シリコン酸化膜として、ゲート絶縁膜（図示しない）が形成されている。
このゲート絶縁膜の上にゲート電極３が、例えば多結晶シリコン膜と金属膜との多層膜により形成されており、上記多結晶シリコン膜はＣＶＤ法での成膜時に不純物を導入させて形成するドープト多結晶シリコン膜を用いることができる。また、ゲート電極３における金属膜はタングステン（Ｗ）や、タングステンシリサイド（ＷＳi）などの高融点金属を用いることができる。
上記ゲート電極３の上に、絶縁膜３０が窒化シリコン膜（ＳiＮ）等により形成され、ゲート電極３の側壁には窒化シリコン膜などの絶縁膜によるサイドウォール３１が形成されている。
【００２７】
上記ゲート電極３の一端の半導体基板１表面にソースの拡散層（図示しない）が形成され、ゲート電極３他端にドレインの拡散層（図示しない）が形成されている。
上記絶縁膜３０及びサイドウォール３１により自己整合的に形成された各コンタクトホールに、ソース及びドレインの拡散層と接続されたセルコンタクトプラグ６が、所定の不純物濃度の多結晶シリコン膜にて形成されている。
セルコンタクトプラグ６各々の間に形成される溝部には第１の層間絶縁膜４が形成されている。すなわち、セルコンタクトプラグ６各々は、上記第１の層間絶縁膜４により、それぞれ隣接する他のセルコンタクトプラグ６と電気的に絶縁されている。
セルコンタクトプラグ６の上及び第１の層間絶縁膜４の上には、全面的に第２の層間絶縁膜７及び第３の層間絶縁膜１１が形成されている。
【００２８】
また、ドレインの拡散層に接続されたコンタクトプラグ６上面が露出するよう、第２の層間絶縁膜７を貫通させて、ビットコンタクトホール８が形成されている。
このビットコンタクトホール８内に、Ｔi／ＴiＮ／Ｗの各金属膜からなるビットコンタクトプラグ９が形成されている。
上記ビットコンタクトプラグ９の表面に、ＷＮ膜とＷ膜との金属膜からなるビット線１０が形成されている。すなわち、ビット線１０は、セルコンタクトプラグ６及びビットコンタクトプラグ９を介して、ＭＯＳトランジスタのドレインの拡散層と接続されている。
また、ＭＯＳトランジスタのソースの拡散層に接続されたコンタクトプラグ６上面が露出するよう、第２の層間絶縁膜７及び第３の層間絶縁膜１１を貫通させて、容量コンタクトプラグホール１２が形成されている。
上記容量コンタクトプラグホール１２内には、Ｐが不純物として導入された多結晶シリコンからなる容量コンタクトプラグ１３が形成されている。
【００２９】
全面に対して酸化シリコン膜１５及びストッパー窒化シリコン膜１４からなる第４の層間絶縁膜１６が形成されており、上記容量コンタクトプラグ１３の表面が露出するように、キャパシタ用シリンダ１７が形成されている。
このキャパシタ用シリンダ１７の底面及び側壁に、表面にＨＳＧ−Ｓi２２が形成された下部電極２３が形成されている。下部電極２３の上に容量絶縁膜（図示しない）が形成され、さらにシリンダ内を埋め込むように上部電極２６が形成されている。上部電極２６は、ＴiＮ膜２４及びＷ膜２５から構成されている。
ここで、シリンダ１７の開口部近傍における下部電極２３の表面にはＨＳＧ−Ｓi２２が形成されていない。これにより、キャパシタ用シリンダ１７の開口部近傍が、従来のようにＨＳＧ−Ｓiにより閉塞されず、上部電極２６がキャパシタ全面に均一に形成され、不良ビットの発生を防止することができる。
【００３０】
次に、図１に示したＤＲＡＭの製造方法について、図２から図１２に示した一連の工程断面図を用いて説明する。
図２に示すように、半導体基板１上に素子分離領域２、およびゲート電極３とソース拡散層、ドレイン拡散層（図示せず）を有するトランジスタを形成する。
次に、全面に、ＣＶＤ法によりＢＰＳＧ膜を６００ｎｍ〜７００ｎｍ程度の厚さに成膜し、８００℃のリフローを行った後に、ＣＭＰ法により表面を平坦化する。
【００３１】
次に、ウェハ全面に、プラズマＣＶＤ法により、ＮＳＧ膜を２００ｎｍ程度の厚さにて形成し、上記ＢＰＳＧ膜とＮＳＧ膜とから構成される第１の層間絶縁膜４を形成する。
次に、ホトレジストを塗布し、セルコンタクトホールを形成するマスクを用いたホトリソグラフィにより、セルコンタクトホールのホトレジストパターンを形成する。次いで、このホトレジストパターンをマスクとして、異方性エッチングし、第１の層間絶縁膜４を貫通して半導体基板１に達するセルコンタクトホール５を形成する。その後、上記ホトレジストパターンを除去する。
【００３２】
次に、リンを不純物としてを添加した多結晶シリコンからなる第１のシリコン膜を、ＣＶＤ法により全面に堆積させる。このとき、セルコンタクトホール５内が上記第１のシリコン膜に完全に充填される厚さで形成する。
次に、塩素系ガスを用いたプラズマドライエッチング法によるエッチバックの後、ＣＭＰ処理により、第１の層間絶縁膜４の上の第１のシリコン膜のみを除去し、セルコンタクトプラグ６を形成する。
ここで、上記第１のシリコン膜の不純物濃度は、１．０×１０２０〜４．５×１０２０atoms／cm３の不純物濃度とする。
【００３３】
次に、図３に示すように、全面に、厚さ２００ｎｍ程度の酸化シリコン膜からなる第２の層間絶縁膜７を、プラズマＣＶＤ法により形成する。
次に、ホトレジストを塗布し（図示しない）、ビットコンタクトホールを形成するホトマスクを用いてホトリソグラフィを行い、ビットコンタクトホールのレジストパターンを形成する。このレジストパターンをマスクとし、異方性エッチングにより、上記第１の層間絶縁膜７を貫通し、ＭＯＳトランジスタの一方の拡散層（ドレイン拡散層）に接続されたセルコンタクトプラグの上面が露出するビットコンタクトホール８を形成する。このとき、同時にメモリ領域以外の周辺ＭＯＳトランジスタ（図示しない）に必要なコンタクトホールも形成する。
【００３４】
次に、ホトレジストパターンを除去し、全面にバリアメタル層として、厚さ１０ｎｍのＴi膜と厚さ１５ｎｍのＴiＮ膜とをＣＶＤ法により順次形成する（図示していない）。その後、厚さ２００ｎｍのＷ膜をビットコンタクトホール８を充填するように全面に形成する。
次に、ＣＭＰ法により、層間絶縁膜７の表面に形成されているＴi膜， ＴiＮ膜及びＷ膜を除去し、ビットコンタクトプラグ９を形成する。
さらに、スパッタ法により、ＷＮ（窒化タングステン）膜とＷ膜とを、それぞれ１０ｎｍ/４０ｎｍ程度の厚さにて順次成膜する。
次に、ホトリソグラフィとドライエッチング法により、ＷＮ膜およびＷ膜を異方性エッチングし、ビット線１０を形成する。
【００３５】
上記ビット線形成に用いたホトレジストパターンを除去した後、ビット線１０の酸化保護膜となる、厚さ５ｎｍの窒化シリコン膜(図示していない)をＣＶＤ法により形成する。
次に、厚さ５００ｎｍの酸化シリコン膜からなる第３の層間絶縁膜１１をプラズマＣＶＤ法により全面に形成する。その後、ＣＭＰ法により表面を平坦化する。
次に、ホトリソグラフィとドライエッチング法により、ソース拡散層に接続するセルコンタクトプラグ６の表面が露出するように、容量コンタクトホール１２を形成する。
【００３６】
次に、容量コンタクトホールの形成に用いたホトレジストパターンを除去し、リンを添加した第２のシリコン膜(図示していない)を、ＣＶＤ法により容量コンタクトホールが充填されるように、全面に形成する。
その後、エッチバック法およびＣＭＰ法により、第３の層間絶縁膜１１上に形成されている第２のシリコン膜を除去し、容量コンタクトプラグ１３を形成する。
上記第２のシリコン膜の不純物濃度は、第１のシリコン膜と同じにできる。
【００３７】
次に、図４に示すように、全面に、プラズマＣＶＤ法により、厚さ５０ｎｍのストッパ窒化シリコン膜１４を形成した後、厚さ３０００ｎｍの酸化シリコン膜１５を形成する。この順次形成されたストッパ窒化シリコン膜１４および酸化シリコン膜１５により第４の層間絶縁膜１６を構成する。
次に、ホトリソグラフィとドライエッチング法により、上記第４の層間絶縁膜１６を貫通し、容量コンタクトプラグ１３の表面が露出するようにシリンダ１７を形成する。シリンダ１７の形成においては、ホトレジストマスクの他、シリコン膜や非晶質カーボン膜などのハードマスクを用いることもできる。
【００３８】
次に、上記シリンダ１７の形成に用いたホトレジストパターンを除去する。ここで、本実施形態のプロセスにおけるシリンダ１７のサイズは、平面視において、隣接する他のシリンダ１７との最小の分離幅を7５ｎｍ程度とした場合、長辺が２４０ｎｍ程度、短辺が２００ｎｍ程度の楕円形となる。
このような微細なホールサイズにおいて、３０００ｎｍの深孔をドライエッチング法により加工した場合、図４に示すように、シリンダ１７断面形状は、開口部と底部の径が狭く、中央部が広くなるボーイング形となりやすい。
【００３９】
次に、図５に示すように、容量コンタクトプラグ１３との界面における抵抗の上昇を抑制するため、フッ酸含有溶液によりウェット前処理を行なった後、全面にアモルファスシリコン膜を形成する。全面にアモルファスシリコン膜の形成は以下のように行なう。最初に、厚さ１８ｎｍの１層目のシリコン膜を形成し、次に連続して厚さ２０ｎｍの２層目のシリコン膜を形成する。１層目のシリコン膜は、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとし、５００℃で形成する。リンの含有量は４．４×１０２０atoms／cm３程度となるようにする。また、２層目のシリコン膜は、リンを含まないようにモノシランだけを原料ガスとして形成する。１層目のシリコン膜および２層目のシリコン膜で第３のシリコン膜１８を構成する。
その後、シリンダ１７底部近傍の側面に形成されるＨＳＧ−Ｓｉが大きく成長し過ぎないように、イオン注入により、１．０×１０１４atoms／cm２程度の注入量のリンを、底部近傍の２層目のシリコン膜へ注入する。
【００４０】
次に、図６に示すように、回転塗布法により全面にＳＯＧ（Ｓｐｉｎ-Ｏｎ-Ｇｌａｓｓ）膜１９を形成した後、フッ酸含有溶液によりエッチバックし、シリンダ１７の開口部近傍の側面に形成されている第３のシリコン膜１８の表面を露出させる。最も広くボーイングする位置と開口部の中間にＳＯＧ膜１９の表面が位置するように形成する。
次に、４００℃程度で熱処理し、上記ＳＯＧ膜１９を硬化させる。このとき、２層目のシリコン膜にＨＳＧ成長が起こる温度５５０〜６００℃を越えないようにする。ＨＳＧ成長温度を超えてしまった場合、２層目のシリコン膜（アモルファスシリコン膜）が中途半端に多結晶シリコン化してしまい、後のＨＳＧ処理において不十分な大きさのグレインサイズのＨＳＧ-Ｓi２２しか成長しなくなるからである。
【００４１】
次に、図７に示すように、全面に、窒化シリコン膜からなるカバー膜２０をプラズマＣＶＤ法により形成する。カバー膜は、除去に際して、第３のシリコン膜１８に対して選択性を有する材料であれば良く、酸窒化シリコン膜や酸化アルミニウム膜などを用いることもできる。
次に、図８に示すように、カバー膜２０に対して異方性エッチングによるエッチバックを行い、シリンダ１７の開口部近傍側壁にのみカバー膜２０のサイドウォール２１を残存させる。なお、この段階で引き続き、第４の層間絶縁膜１６の表面に露出した第３のシリコン膜１８をエッチバックして除去してもよい。
【００４２】
次に、図９に示すように、フッ酸含有溶液を用いて、ＳＯＧ膜１９を選択的に除去する。上記ウエットエッチには、ＨＦ：Ｈ２Ｏ＝１：５００程度の希釈フッ酸溶液を使用することができる。
これにより、シリンダ１７の開口部近傍の側壁における第３のシリコン膜１８の表面にのみ、ＨＳＧ-Ｓｉ成長抑止用のカバー膜２１を残すことができる。
【００４３】
次に、図１０に示すように、露出した第３のシリコン膜１８の表面にＨＳＧ−Ｓｉ２２を成長させる。
上記ＨＳＧ−Ｓi２２を形成する処理において、グレインの核形成のために、１０−１Ｐaの高真空中において、例えばＳiＨ４またはＳi２Ｈ６ガスを１６分程度の間、第３のシリコン膜１８表面に照射（供給）する。さらに、上記核をグレイン化させるため、１０−５Ｐa程度の真空中において、５５０℃〜６００℃の範囲にて１６分程度の熱処理を行う。この結果、半径が４０〜７０ｎｍ程度のグレインからなるＨＳＧ−Ｓi２２が、第３のシリコン膜１８の表面に形成される。
次に、ＨＳＧ成長抑止に用いたカバー膜２１を１６０℃の熱リン酸溶液により除去する。
【００４４】
次に、シリンダ１７内をホトレジスト（図示していない）により充填し、これを保護膜として、第４の層間絶縁膜１６表面に形成されているＨＳＧ−Ｓi２２および多結晶シリコン膜１８を塩素系プラズマによりエッチバックし、除去する。その後、シリンダ１７内を充填したホトレジストを酸素プラズマにより除去する。
上述した処理により、図１１に示すように、シリンダ１７の開口部近傍のみＨＳＧ−Ｓｉ２２が形成されていない、ＨＳＧ−Ｓｉ２２を有する下部電極２３をシリンダ１７の内面に形成することができる。
【００４５】
次に、下部電極２３表面の不純物濃度を増大させるため、ホスフィン雰囲気中にて熱処理し、リンを気相拡散させる。
さらに、アンモニア（ＮＨ３）雰囲気中で熱処理することにより、下部電極２３表面に厚さ１ｎｍ程度の窒化シリコン膜を形成する。その後、ペンタエトキシタンタルを原料とし、酸化剤に酸素を用いたＣＶＤ法により厚さ８ｎｍの酸化タンタル膜を形成する。さらに酸化タンタル膜の絶縁性を向上させるために、７５０℃の酸化性雰囲気で熱処理し、容量絶縁膜を形成する（図示していない）。なお、容量絶縁膜には、酸化タンタル膜に限らず、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜などの金属酸化物を単層または積層して用いることができる。
その後、図１２に示すように、上部電極となるＴiＮ膜２４と、容量プレートになるＷ膜２５とを順次形成し、これらＴiＮ膜２４及びＷ層２５からなる上部電極２６を形成する。
上述したプロセスにより、ＨＳＧ−Ｓｉを有する下部電極２３からなるシリンダ型のキャパシタを有する半導体装置が完成する。
【００４６】
上述したキャパシタの製造方法によれば、シリンダの開口部にＨＳＧ−Ｓｉが成長しないようにしているので、シリンダが閉塞する問題を回避して良好な特性を有するキャパシタを形成でき、信頼性の高い半導体装置を提供できる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態の半導体装置の構造例の断面を示す概念図である。
【図２】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図３】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図４】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図５】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図６】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図７】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図８】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図９】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図１０】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図１１】本実施形態におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図１２】従来例におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図１３】従来例におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図１４】従来例におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図１５】従来例におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図１６】従来例におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【図１７】従来例におけるＤＲＡＭに用いるシリンダ型のキャパシタの製造方法を説明する、各工程における断面構造を示す概念図である。
【符号の説明】
【００４８】
１…半導体基板
２…素子分離領域
３…ゲート電極
４…第１の層間絶縁膜
５…セルコンタクトホール
６…セルコンタクトプラグ
７…第２の層間絶縁膜
８…ビットコンタクトホール
９…ビットコンタクトプラグ
１０…ビット線
１１…第３の層間絶縁膜
１２…容量コンタクトホール
１３…容量コンタクトプラグ
１４…ストッパ窒化シリコン膜
１５…酸化シリコン膜
１６…第４の層間絶縁膜
１７…キャパシタ用シリンダ
１８…第３のシリコン膜
１９…ＳＯＧ膜
２０…カバー膜
２２…ＨＳＧ−Ｓi
２３…下部電極
２４…Ｔi膜
２５…Ｗ膜
２６…上部電極
３０…絶縁膜
３１…サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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