(57)【要約】【課題】酸化膜或いは絶縁膜が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができる高性能な窒化物化合物半導体素子およびその製造方法を提供する。  【解決手段】ソース電極，ドレイン電極とそれぞれオーミック接触するｎ+コンタクト領域８，９、および電界集中の緩和を目的としたリサーフ層（リサーフ領域）と呼ばれるｎ-領域１０を、それぞれ選択成長法によって形成する。選択成長法によるｎ+コンタクト領域８，９およびｎ-領域１０の形成後に、選択成長によってｎ+コンタクト領域８，９およびｎ-領域１０にそれぞれ生じた凸部８ａ，９ａおよび１０ａを化学機械研磨（ＣＭＰ）法により平坦する。【選択図】図２
2008227432.tif 000002
【特許請求の範囲】
【請求項１】
窒化物化合物半導体をエピタキシャル層の材料として用いた窒化物化合物半導体素子の製造方法において、
前記エピタキシャル層に、ソース電極およびドレイン電極とそれぞれオーミック接触する第１のコンタクト領域および第２のコンタクト領域をそれぞれ選択成長法によって形成し、
選択成長法による前記第１および第２のコンタクト領域の形成後に、選択成長によって前記第１および第２のコンタクト領域にそれぞれ生じた凸部を化学機械研磨法により平坦化する、ことを特徴とする窒化物化合物半導体素子の製造方法。
【請求項２】
窒化物化合物半導体をエピタキシャル層の材料として用いた窒化物化合物半導体素子の製造方法において、
前記エピタキシャル層に、電界集中の緩和を目的とした第３の領域を選択成長法によって形成し、
選択成長法による前記第３の領域の形成後に、選択成長によって前記第３の領域に生じた凸部を化学機械研磨法により平坦化する、ことを特徴とする窒化物化合物半導体素子の製造方法。
【請求項３】
前記エピタキシャル層に、電界集中の緩和を目的とした第３の領域を選択成長法によって形成し、
選択成長法による前記第３の領域の形成後に、選択成長によって前記第３の領域に生じた凸部を化学機械研磨法により平坦化する、ことを特徴とする請求項１に記載の窒化物化合物半導体素子の製造方法。
【請求項４】
前記エピタキシャル層は、前記窒化物化合物半導体としてＧａＮ等のIII-V族窒化物化合物半導体を用いて形成され、
前記化学機械研磨法による平坦化後に、前記エピタキシャル層表面上のソース電極・ドレイン電極間にゲート酸化膜を成膜し、
前記ゲート酸化膜上にゲート電極を形成してＭＯＳ型電界効果トランジスタを作製する、ことを特徴とする請求項１乃至３のいずれか一つに記載の窒化物化合物半導体素子の製造方法。
【請求項５】
前記エピタキシャル層は、前記窒化物化合物半導体としてＧａＮ等のIII-V族窒化物化合物半導体を用いて形成され、
前記化学機械研磨法による平坦化後に、ヘテロ接合型電界効果トランジスタを作製することを特徴とすることを特徴とする請求項１乃至３のいずれか一つに記載の窒化物化合物半導体素子の製造方法。
【請求項６】
窒化物化合物半導体をエピタキシャル層の材料として用いた窒化物化合物半導体素子において、
前記エピタキシャル層に選択成長法によりそれぞれ形成され、ソース電極およびドレイン電極とそれぞれオーミック接触する第１のコンタクト領域および第２のコンタクト領域を備え、
前記第１および第２のコンタクト領域は、選択成長によって生じた凸部を化学機械研磨法により平坦化されていることを特徴とする窒化物化合物半導体素子。
【請求項７】
窒化物化合物半導体をエピタキシャル層の材料として用いた窒化物化合物半導体素子において、
前記エピタキシャル層に選択成長法により形成された電界集中の緩和を目的とした第３の領域を備え、
前記第３の領域は、選択成長によって生じた凸部を化学機械研磨法により平坦化されていることを特徴とする窒化物化合物半導体素子。
【請求項８】
前記エピタキシャル層に選択成長法により形成された電界集中の緩和を目的とした第３の領域を備え、
前記第３の領域は、選択成長によって生じた凸部を化学機械研磨法により平坦化されていることを特徴とする請求項６に記載の窒化物化合物半導体素子。
【請求項９】
前記窒化物化合物半導体としてＧａＮ等のIII-V族窒化物化合物半導体を用い、ＭＯＳ型電界効果トランジスタとして構成されたことを特徴とする請求項６乃至８のいずれか一つに記載の窒化物化合物半導体素子。
【請求項１０】
前記窒化物化合物半導体としてＧａＮ等のIII-V族窒化物化合物半導体を用い、ヘテロ接合型電界効果トランジスタとして構成されたことを特徴とする請求項６乃至９のいずれか一つに記載の窒化物化合物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III-V族窒化物化合物半導体等の窒化物化合物半導体を用いた窒化物化合物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
III-V族窒化物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持ち、高温・大パワー用デバイスとして非常に魅力を持っている。種々のIII-V族窒化物の中で、AlGaN/GaNヘテロ構造はピエゾ効果によって高い電子移動度とキャリア密度を持つ２次元電子ガスを有し、多くの注目を集めている。AlGaN/GaN ヘテロ構造を用いたヘテロ接合FET（HFET）は低いオン抵抗、速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。ところが、通常のAlGaN/GaN HFETは、ゲートにバイアスがかからないときに電流が流れ、ゲートに負電位をかけることによって電流を遮断するノーマリーオン動作である。パワースイッチング応用においては、素子が壊れたときの安全確保のために、ゲートバイアスがかからないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ動作が好まれる。
【０００３】
ノーマリオフ動作を実現するためには、MOSFET構造を導入する必要がある。図５に従来のMOSFETの模式図を示す。このMOSFETでは、ソース・ドレイン領域のオーミック接触を取るために、p-GaN層１０３中にイオン注入によってｎ+コンタクト領域（ｎ+領域）１０８，１０９を作成する。耐圧を向上させるために、ゲート・ドレイン間にはリサーフ層と呼ばれるｎ-領域（リサーフ領域）１１０がイオン注入によって形成される。その後、p-GaN層１０３上にSiO2などの絶縁膜１０６を成膜し、絶縁膜１０６上にゲート電極１０７を形成する。ゲート電極１０７としては、ポリシリコンが一般的に用いられる。次に、ｎ+コンタクト領域１０８，１０９上にソース電極１０４，ドレイン電極１０５をそれぞれ形成する。
【０００４】
MOSFETにおいては、チャネルの移動度を良好にするためには、酸化膜・半導体界面の界面準位を低く抑えることが重要である。通常のSi系MOSFETにおいては、酸化膜としてSiの熱酸化膜SiO2が用いられ、非常に良好な界面が実現されている。窒化物半導体の場合は、良好な熱酸化膜が得られないので、p-CVD法によってSiO2等の酸化膜をつけることが一般的である。
【０００５】
ｎ+コンタクト領域１０８，１０９やｎ-領域１１０の形成には、イオン注入が用いられることが多い（例えば、非特許文献１参照）。イオン注入においては、注入後に結晶欠陥を回復させ、注入不純物を活性化するためにアニールが行われる。GaNの場合は結晶が強固なため、1000℃以上の高温でアニールを行っても、活性化が不十分であった。サファイア基板上のGaNでは1400℃の高温アニールで高い活性化率を得ている報告もあるが、Si基板上のGaNでは1200℃以上では基板のSiが溶けてしまうために、高い活性化率を得ることが困難であった。
【０００６】
これを回避するための方法のひとつが、選択成長によるn層形成技術である。
【非特許文献１】IEEE TRANCEACTIONS ON ELECTRON DEVICE. Vol 52, No.1 2005, pp.6-10
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ｎ+コンタクト領域１０８，１０９やｎ-領域１１０をイオン注入で形成すると、1200℃以上での活性化アニールが必要となり、アニール時にエピ表面にピットが発生して移動度が劣化する。これを回避するためにn層を選択成長する手法がある。この手法を用いて作製したMOSFETを図６に示してある。この方法では、選択成長時に横方向の原料のマイグレーションのために、各コンタクト領域１０８，１０９およびｎ-領域１１０のエッジ部分に凸部１０８ａ，１０９ａ，１１０ａができてしまう。このような凸部のある各コンタクト領域１０８，１０９およびｎ-領域１１０上に絶縁膜１０６を成膜すると、凸部１０８ａ，１０９ａ，１１０ａの部分において部分的に絶縁膜１０６が薄くなり、耐圧の劣化を起こす。凸部１０８ａ，１０９ａ，１１０ａの部分で十分に絶縁膜１０６が厚くなるようにゲート酸化膜１０６を堆積すると、絶縁膜１０６が設計よりも厚くなり、直流利得gmが低下してしまう。
【０００８】
本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、酸化膜或いは絶縁膜が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができる高性能な窒化物化合物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の態様に係る窒化物化合物半導体素子の製造方法は、窒化物化合物半導体をエピタキシャル層の材料として用いた窒化物化合物半導体素子の製造方法において、前記エピタキシャル層に、ソース電極およびドレイン電極とそれぞれオーミック接触する第１のコンタクト領域および第２のコンタクト領域をそれぞれ選択成長法によって形成し、選択成長法による前記第１および第２のコンタクト領域の形成後に、選択成長によって前記第１および第２のコンタクト領域にそれぞれ生じた凸部を化学機械研磨法により平坦化する、ことを特徴とする。
【００１０】
この態様によれば、エピタキシャル層に、第１のコンタクト領域および第２のコンタクト領域をそれぞれ選択成長法によって形成するので、これらの領域をイオン注入により形成する場合のように、注入不純物を活性化させるための高温アニールが不要になる。また、選択成長によって第１および第２のコンタクト領域にそれぞれ生じた凸部を化学機械研磨法により平坦化するので、その後通常の半導体素子製造プロセスを行うことにより、酸化膜或いは絶縁膜が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができる。これにより、高性能な窒化物化合物半導体素子を実現することができる。
【００１１】
ここにいう「化学機械研磨 (Chemical Mechanical Polishing：ＣＭＰ)法 」は、研磨剤（砥粒）自体が有する表面化学作用または研磨液に含まれる化学成分の作用によって、
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と研磨対象物の相対運動による機械的研磨（表面除去）効果を増大させ、高速かつ平滑な研磨面を得る技術である。
【００１２】
本発明の第２の態様に係る窒化物化合物半導体素子の製造方法は、窒化物化合物半導体をエピタキシャル層の材料として用いた窒化物化合物半導体素子の製造方法において、前記エピタキシャル層に、電界集中の緩和を目的とした第３の領域を選択成長法によって形成し、選択成長法による前記第３の領域の形成後に、選択成長によって前記第３の領域に生じた凸部を化学機械研磨法により平坦化する、ことを特徴とする。
【００１３】
この態様によれば、エピタキシャル層に、電界集中の緩和を目的とした第３の領域を選択成長法によって形成するので、この領域をイオン注入により形成する場合のように、注入不純物を活性化させるための高温アニールが不要になる。また、選択成長によって第３の領域に生じた凸部を化学機械研磨法により平坦化するので、その後通常の半導体素子製造プロセスを行うことにより、酸化膜或いは絶縁膜が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができる。これにより、高性能な窒化物化合物半導体素子を実現することができる。
【００１４】
本発明の他の態様に係る窒化物化合物半導体素子の製造方法は、前記エピタキシャル層に、電界集中の緩和を目的とした第３の領域を選択成長法によって形成し、選択成長法による前記第３の領域の形成後に、選択成長によって前記第３の領域に生じた凸部を化学機械研磨法により平坦化する、ことを特徴とする。
【００１５】
この態様によれば、選択成長によって第１、第２および第３の領域にそれぞれ生じた凸部を化学機械研磨法により平坦化するので、その後通常の半導体素子製造プロセスを行うことにより、酸化膜或いは絶縁膜が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができる。これにより、高性能な窒化物化合物半導体素子を実現することができる。
【００１６】
本発明の他の態様に係る窒化物化合物半導体素子の製造方法は、前記エピタキシャル層は、前記窒化物化合物半導体としてＧａＮ等のIII-V族窒化物化合物半導体を用いて形成され、前記化学機械研磨法による平坦化後に、前記エピタキシャル層表面上のソース電極・ドレイン電極間にゲート酸化膜を成膜し、前記ゲート酸化膜上にゲート電極を形成してＭＯＳ型電界効果トランジスタを作製する、ことを特徴とする。
【００１７】
この態様によれば、ゲート酸化膜が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができ、高性能なIII-V族窒化物化合物半導体を用いたＭＯＳ型電界効果トランジスタを実現することができる。
【００１８】
本発明の他の態様に係る窒化物化合物半導体素子の製造方法は、前記エピタキシャル層は、前記窒化物化合物半導体としてＧａＮ等のIII-V族窒化物化合物半導体を用いて形成され、前記化学機械研磨法による平坦化後に、ヘテロ接合型電界効果トランジスタを作製することを特徴とする。
【００１９】
この態様によれば、結晶性の不十分な凸部分によるリーク電流の増大を招かずにn+コンタクト層による接触抵抗を低減することが可能な、高性能なIII-V族窒化物化合物半導体を用いたヘテロ接合型電界効果トランジスタを実現することができる。
【００２０】
本発明の第３の態様に係る窒化物化合物半導体素子は、窒化物化合物半導体をエピタキシャル層の材料として用いた窒化物化合物半導体素子において、前記エピタキシャル層に選択成長法によりそれぞれ形成され、ソース電極およびドレイン電極とそれぞれオーミック接触する第１のコンタクト領域および第２のコンタクト領域を備え、前記第１および第２のコンタクト領域は、選択成長によって生じた凸部を化学機械研磨法により平坦化されていることを特徴とする。この態様によれば、耐圧の劣化や直流利得gmの低下を抑制した高性能な窒化物化合物半導体素子を実現することができる。
【００２１】
本発明の他の態様に係る窒化物化合物半導体素子は、窒化物化合物半導体をエピタキシャル層の材料として用いた窒化物化合物半導体素子において、前記エピタキシャル層に選択成長法により形成された電界集中の緩和を目的とした第３の領域を備え、前記第３の領域は、選択成長によって生じた凸部を化学機械研磨法により平坦化されている、ことを特徴とする。この態様によれば、耐圧の劣化や直流利得gmの低下を抑制した高性能な窒化物化合物半導体素子を実現することができる。
【００２２】
本発明の他の態様に係る窒化物化合物半導体素子は、前記エピタキシャル層に選択成長法により形成された電界集中の緩和を目的とした第３の領域を備え、前記第３の領域は、選択成長によって生じた凸部を化学機械研磨法により平坦化されていることを特徴とする。この態様によれば、耐圧の劣化や直流利得gmの低下を抑制した高性能な窒化物化合物半導体素子を実現することができる。
【００２３】
本発明の他の態様に係る窒化物化合物半導体素子は、前記窒化物化合物半導体としてＧａＮ等のIII-V族窒化物化合物半導体を用い、ＭＯＳ型電界効果トランジスタとして構成されたことを特徴とする。この態様によれば、耐圧の劣化や直流利得gmの低下を抑制した高性能なＭＯＳ型電界効果トランジスタを実現することができる。
【００２４】
本発明の他の態様に係る窒化物化合物半導体素子は、前記窒化物化合物半導体としてＧａＮ等のIII-V族窒化物化合物半導体を用い、ヘテロ接合型電界効果トランジスタとして構成されたことを特徴とする。この態様によれば、結晶性の不十分な凸部分によるリーク電流の増大を招かずにn+コンタクト層による接触抵抗を低減することが可能な高性能なヘテロ接合型電界効果トランジスタを実現することができる。
【発明の効果】
【００２５】
本発明によれば、酸化膜或いは絶縁膜が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができ、高性能な窒化物化合物半導体素子を実現することができる。
【発明を実施するための最良の形態】
【００２６】
本発明を具体化した各実施形態を図面に基づいて説明する。なお、各実施形態の説明において、同様の部位には同一の符号を付して重複した説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る窒化物化合物半導体素子としてのＭＯＳ型電界効果トランジスタ１の概略構成を示している。
【００２７】
このＭＯＳ型電界効果トランジスタ（以下、MOSFETという。）１は、窒化物化合物半導体としてＧａＮ（III-V族窒化物化合物半導体）をエピタキシャル層３の材料として用いている。
【００２８】
このMOSFET１は、サファイア,Siなどの基板２と、この基板２上に形成されたバッファ層（図示省略）と、このバッファ層上に成長させたＧａＮからなるエピタキシャル層３と、選択成長法により形成されたオーミック電極化下の不純物層とを備える。
【００２９】
このMOSFET１は、オーミック電極化下の不純物層として、ソース領域のオーミック接触を取るためのソース用のｎ+コンタクト領域（第１のコンタクト領域：ｎ+領域）８と、ドレイン領域のオーミック接触を取るためのドレイン用のｎ+コンタクト領域（第２のコンタクト領域：ｎ+領域）９とを備えている。ｎ+コンタクト領域８は、エピタキシャル層３表面におけるソース電極４下の領域に、ｎ+コンタクト領域９は、エピタキシャル層３表面におけるドレイン電極５下の領域にそれぞれ形成されている。
【００３０】
また、MOSFET１では、エピタキシャル層３表面における、ゲート電極７とドレイン電極５との間の領域に、電界集中の緩和を目的としたリサーフ層と呼ばれるｎ-領域（第３の領域）１０とを備える。
【００３１】
また、MOSFET１では、ｎ+コンタクト領域８上にソース電極４が、ｎ+コンタクト領域９上にドレイン電極５がそれぞれ形成されている。エピタキシャル層３表面における、ソース電極４とドレイン電極５との間の領域には、SiO2などの酸化膜からなるゲート酸化膜６がｐ-ＣＶＤ法などによって形成されている。このゲート酸化膜６上にゲート電極７が形成されている。
【００３２】
エピタキシャル層３は、サファイア,Siなどの基板２上に、例えば所定量のＭｇを添加（ドープ）したＧａＮをＭＯＣＶＤ法によってエピタキシャル成長させたp-GaN層である。また、ｎ+コンタクト領域８およびｎ+コンタクト領域９はそれぞれ、ＧａＮにＳｉなどを所望の濃度になるように添加したものをＭＯＣＶＤ法で成長させて形成されたｎ+-ＧａＮ層である。
【００３３】
そして、ｎ-領域１０は、ＧａＮにＳｉなどをｎ+コンタクト領域８，９の濃度より低い所望の濃度になるように添加したものをＭＯＣＶＤ法で成長させて形成されている。
【００３４】
このような構成を有するMOSFET１の特徴は、以下の構成にある。
【００３５】
・ソース電極４およびドレイン電極５とそれぞれオーミック接触するｎ+コンタクト領域８およびｎ+コンタクト領域９がそれぞれ選択成長法によって形成されている。
【００３６】
・選択成長法によるｎ+コンタクト領域８およびｎ+コンタクト領域９の形成後に、選択成長によってｎ+コンタクト領域８，９にそれぞれ生じた凸部が化学機械研磨（ＣＭＰ）法により平坦されている。
【００３７】
上記構成を有するMOSFET１の製造方法を、図２（Ａ）乃至（Ｄ）および図３（Ａ），（Ｂ）に基づいて説明する。なお、図２（Ａ）乃至（Ｄ）および図３（Ａ），（Ｂ）は、一連の製造工程を示している。
【００３８】
（工程１）まず、図２（Ａ）に示すように、基板２上にバッファ層（図示省略）を形成し、このバッファ層上にエピタキシャル層（p-GaN層）３を全面にエピ成長する。
【００３９】
（工程２）次に、エピタキシャル層３上に、SiO2などの誘電体膜２１を全面に堆積する（図２（Ｂ）参照）。
【００４０】
（工程３）次に、その誘電体膜２１上にレジストを塗布する。
【００４１】
（工程４）次に、そのレジストを、ｎ+コンタクト領域８，９を形成する領域が開口部分となるように、フォトリソグラフィによってパターニングして、レジストパターンを形成する。
【００４２】
（工程５）次に、パターニングされたレジストをマスクにして、SiO2などの誘電体膜２１をエッチング開口する。
【００４３】
（工程６）次に、レジストを除去し、この後、SiO2などの誘電体膜２１をマスクにしてエピタキシャル層３をエッチングする。このエッチングにより、エピタキシャル層３に凹部２２，２３が形成される（図２（Ｂ）参照）。
【００４４】
（工程７）次に、エッチングされたエピタキシャル層３の凹部２２，２３に、適当な成長条件においてＧａＮをエピ成長する。
【００４５】
これによって、SiO2などの誘電体膜２１上にはＧａＮが成長せず、エピタキシャル層３の凹部２２，２３にのみｎ+コンタクト領域８，９を成長することができる（図２（Ｃ）参照）。このようにして、エピタキシャル層３の凹部２２，２３に、ｎ+コンタクト領域８，９が選択成長法によって形成される。この選択成長時に、横方向の原料のマイグレーションのために、各ｎ+コンタクト領域８，９のエッジ部分に  凸部８ａ，９ａができる（図２（Ｃ）参照）。
【００４６】
（工程８）次に、図２（Ｃ）に示す誘電体膜２１上にレジストを塗布し、ｎ-領域１０を形成する領域が開口部分となるように、そのレジストをフォトリソグラフィによってパターニングして、レジストパターンを形成する。
【００４７】
（工程９）次に、パターニングされたレジストをマスクにして、誘電体膜２１をエッチング開口する。
【００４８】
（工程１０）次に、レジストを除去し、この後、誘電体膜２１をマスクにしてエピタキシャル層３をエッチングする。このエッチングにより、エピタキシャル層３に凹部２６が形成される（図２（Ｄ）参照）。
【００４９】
（工程１１）次に、エッチングされたエピタキシャル層３の凹部２６に、適当な成長条件においてＧａＮをエピ成長する。これによって、その凹部２６にのみｎ-領域１０を成長することができる（図２（Ｄ）参照）。このようにして、エピタキシャル層３の凹部２６に、ｎ-領域１０が選択成長法によって形成される。この選択成長時に、横方向の原料のマイグレーションのために、ｎ-領域１０のエッジ部分にも凸部１０ａができる（図２（Ｄ）参照）。この後、エピタキシャル層３上に残った誘電体膜２１を除去する。
【００５０】
（工程１２）次に、選択成長によってｎ+コンタクト領域８，９およびｎ-領域１０にそれぞれ生じた凸部８ａ，９ａ，１０ａを、化学機械研磨法により平坦化する（図３（Ａ）参照）。
【００５１】
（工程１３）次に、平坦化したエピタキシャル層３上に、SiO2などの酸化膜からなるゲート酸化膜（絶縁膜）６をｐ-ＣＶＤ法などによって形成する（図３（Ｂ）参照）。
【００５２】
（工程１４）次に、ゲート酸化膜６のｎ+コンタクト領域８，９上の領域をそれぞれ開口する。
【００５３】
（工程１５）その開口により露出したｎ+コンタクト領域８およびｎ+コンタクト領域９上に、ソース電極４およびドレイン電極５をそれぞれ形成する（図３（Ｂ）参照）。ソース電極４およびドレイン電極５としては、Ti/AlやTi/AlSi/Mo等の、ｎ+コンタクト領域８，９に対してそれぞれオーミック接触を形成する金属がそれぞれ用いられる。
【００５４】
（工程１６）次に、ゲート酸化膜６上にゲート電極７を形成する（図３（Ｂ）参照）。ゲート電極７として、ポリシリコンが用いられる。ゲート電極７として、Ni/AuやWSi等の金属電極を用いても良い。
【００５５】
（工程１７）この後、必要に応じて、層間絶縁膜、配線、表面パッシベーション層を形成して、MOSFET１が完成する（図３（Ｂ）参照）。
【００５６】
以上のように構成された第１実施形態によれば、以下の作用効果を奏する。
【００５７】
○エピタキシャル層３に、ｎ+コンタクト領域８、ｎ+コンタクト領域９およびリサーフ層と呼ばれるｎ-領域１０をそれぞれ選択成長法によって形成するので、これらの領域をイオン注入により形成する場合のように、注入不純物を活性化させるための高温アニールが不要になる。
【００５８】
○選択成長によってｎ+コンタクト領域８、ｎ+コンタクト領域９およびｎ-領域１０にそれぞれ生じた凸部８ａ，９ａ，１０ａ（図２（Ｄ）参照）を、上記（工程１２）で化学機械研磨法により平坦化する。このため、その平坦化後、上記（工程１３）乃至（工程１７）のように通常の半導体素子製造プロセスを行うことにより、ゲート酸化膜６が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができる。これにより、高性能なMOSFET１を実現することができる。
（第２実施形態）
次に、本発明の第２実施形態を図４に基づいて説明する。
【００５９】
上記第１実施形態では、本発明をMOSFETに適用した例について説明したが、第２実施形態では、本発明を、AlGaN/GaNのヘテロ構造を用いたヘテロ接合型電界効果トランジスタ３０に適用した例について説明する。
【００６０】
この第２実施形態に係る窒化物化合物半導体素子としてのヘテロ接合型電界効果トランジスタ（以下、HFETという。）３０は、図４に示すように、サファイア,Siなどの基板３１上に、アンドープＧａＮ（i-GaN）からなる電子走行層３２と、アンドープＡｌＧａＮ（i-AlGaN）からなる電子供給層３３とを順に積層した構造を有している。基板３１として、SiC基板、Si基板などを用いてもよい。
【００６１】
このHFET３０は、ソース領域のオーミック接触を取るためのソース用のｎ+コンタクト領域（第１のコンタクト領域）３８と、ドレイン領域のオーミック接触を取るためのドレイン用のｎ+コンタクト領域（第２のコンタクト領域）３９とを備えている。ｎ+コンタクト領域３８は、i-AlGaNからなる電子供給層３３表面におけるソース電極３４下の領域に、ｎ+コンタクト領域３９は、電子供給層３３表面におけるドレイン電極３５下の領域にそれぞれ形成されている。
【００６２】
また、HFET３０では、ｎ+コンタクト領域３８上にソース電極３４が、ｎ+コンタクト領域３９上にドレイン電極３５がそれぞれ形成されている。電子供給層３３表面における、ソース電極３４とドレイン電極３５との間の領域には、ゲート電極３６が形成されている。そして、電子供給層３３表面における、ソース電極３４とゲート電極３６の間の領域およびゲート電極３６とドレイン電極３５の間の領域には、パッシベーション膜（絶縁膜）３７が形成されている。
【００６３】
このような構成を有するHFET３０の特徴は、以下の構成にある。
【００６４】
・ソース電極３４およびドレイン電極３５とそれぞれオーミック接触するｎ+コンタクト領域３８およびｎ+コンタクト領域３９がそれぞれ選択成長法によって形成されている。
【００６５】
・選択成長法によるｎ+コンタクト領域３８およびｎ+コンタクト領域３９の形成後に、選択成長によってｎ+コンタクト領域３８，３９にそれぞれ生じた凸部が化学機械研磨（ＣＭＰ）法により平坦されている。
【００６６】
次に、上記構成を有するHFET３０の製造方法を簡単に説明する。
【００６７】
・まず、基板３１上にi-GaNからなる電子走行層３２と、i-AlGaNからなる電子供給層３３をMOCVD法によって順に成膜する。
【００６８】
・次に、素子領域のアイソレーション（素子分離）をメサエッチングによって行った後、電子供給層３３上にｎ+コンタクト領域３８，３９になる領域が開口になるようにSiO2等の誘電体膜をパターニングする。
【００６９】
・次に、この誘電体膜をマスクに電子供給層３３をエッチングし、エッチングによりできる電子供給層３３の凹部に、MOCVD等でｎ+コンタクト領域３８およびｎ+コンタクト領域３９を選択成長する。
【００７０】
・次に、選択成長後の電子供給層３３を化学機械研磨（ＣＭＰ）法によって研磨し、平坦化する。
【００７１】
・次に、平坦化した電子供給層３３上に、パッシベーション膜（絶縁膜）３７を形成する。
【００７２】
・次に、パッシベーション膜３７のｎ+コンタクト領域３８，３９上の領域をそれぞれ開口し、その開口により露出したｎ+コンタクト領域３８，３９上に、Ti/Al等のオーミック電極（ソース電極３４およびドレイン電極３５）をそれぞれ形成する。
【００７３】
・次に、オーミック電極間の電子供給層３３上にゲート電極３６を形成する。必要に応じて、層間絶縁膜、配線、表面パッシベーション層を形成して、HFET３０が完成する。
【００７４】
以上のように構成された第２実施形態によれば、上記第１実施形態と同様に以下の作用効果を奏する。
【００７５】
○i-AlGaNからなる電子供給層３３に、ｎ+コンタクト領域３８，３９をそれぞれ選択成長法によって形成するので、これらの領域をイオン注入により形成する場合のように、注入不純物を活性化させるための高温アニールが不要になる。
【００７６】
○選択成長によってｎ+コンタクト領域３８，３９にそれぞれ生じた凸部を、化学機械研磨法により平坦化する。このため、その平坦化後、通常の半導体素子製造プロセスを行うことにより、結晶性の不十分な凸部分によるリーク電流の増大を招かずにn+コンタクト層による接触抵抗を低減することが可能である。これにより、高性能なHFET３０を実現することができる。
【００７７】
なお、この発明は以下のように変更して具体化することもできる。
・上記各実施形態では、窒化物化合物半導体としてＧａＮやＡｌＧａＮなどのIII-V族窒化物化合物半導体をエピタキシャル層の材料として用いた窒化物化合物半導体素子について説明したが、それ以外のIII-V族窒化物化合物半導体を用いた窒化物化合物半導体素子にも本発明は適用可能である。例えば、AlGaAs/GaAsのヘテロ構造を用いたヘテロ接合型電界効果トランジスタ（HFET）にも本発明は適用可能である。
【００７８】
・また、本発明はIII-V族窒化物化合物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタにも適用可能である。
【図面の簡単な説明】
【００７９】
【図１】第１実施形態に係るMOSFETの概略構成を示す断面図。
【図２】（Ａ）乃至（Ｄ）はMOSFETの製造方法を示す説明図。
【図３】（Ａ），（Ｂ）は図２（Ｄ）に続くMOSFETの製造方法を示す説明図。
【図４】第２実施形態に係るHFETの概略構成を示す断面図。
【図５】イオン注入によりｎ+層を形成した従来のMOSFETの概略構成を示す断面図。
【図６】選択成長法によるｎ+層形成技術の説明図。
【符号の説明】
【００８０】
１…ＭＯＳ型電界効果トランジスタ（MOSFET）
２，３１…基板
３…エピタキシャル層
４，３４…ソース電極
５，３５…ドレイン電極
６…ゲート酸化膜
７，３６…ゲート電極
８，９，３８，３９…ｎ+コンタクト領域
１０…ｎ-領域
８ａ，９ａ，１０ａ…凸部
３０…ヘテロ接合型電界効果トランジスタ（HFET）
３２…電子走行層
３３…電子供給層
３７…パッシベーション膜（絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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