(57)【要約】      （修正有）【課題】  ｎビットのデジタル信号がアナログ変換されたアナログ電圧を出力パッドに出力させながら、高精度な電圧測定器を用いずに短時間で検査することができるデジタル−アナログ（ＤＡ）変換器の出力検査方法及びその検査回路を内蔵した集積回路を提供すること。【解決手段】  集積回路装置は、ｎビットデータをパラレルで出力するデータ生成部と、その生成部からパラレルで出力されるｎビットデータをアナログ電圧に変換するＤＡ変換器と、データ生成部からのｎビットデータを、検査時に入力されるクロック信号に基づいてパラレル−シリアル変換して、ｎ個の１ビットデータをシリアル出力するパラレル−シリアル変換器と、検査時には、パラレル−シリアル変換器よりシリアルで出力されるｎ個の１ビットデータの各論理レベルに基づいて、ＤＡ変換器に入力されるｎビットデータを、ｎ回の各回にて２種類のｎビットデータのいずれか一方に調整する回路とを有する。【選択図】      図１
2008017390.tif 000002
【特許請求の範囲】
【請求項１】
パラレルで入力されるｎ（ｎは２以上の整数）ビットデジタルデータをアナログ電圧に変換するデジタル−アナログ変換器の出力検査方法において、
前記ｎビットデジタルデータをパラレル−シリアル変換して、ｎ個の１ビットデジタルデータをシリアル出力する工程と、
シリアルで出力される前記ｎ個の１ビットデジタルデータの各論理レベルに基づいて、前記デジタル−アナログ変換器に入力されるｎビットデジタルデータを、ｎ回の各回にて２種類のｎビットデジタルデータのいずれか一方に調整する工程と、
前記調整工程を経て前記ｎ回の各回にて前記デジタル−アナログ変換器にそれぞれ入力される前記２種類のｎビットデジタルデータのいずれか一方の論理レベルに従って前記デジタル−アナログ変換器から出力される固定２値のアナログ電圧のいずれかを、所定のスレショルドレベルと比較して検査する工程と、
を有することを特徴とするデジタル−アナログ変換器の出力検査方法。
【請求項２】
請求項１において、
前記調整工程では、前記２種類のｎビットデジタルデータの各々の全ビットの論理レベルが、シリアル出力される前記ｎ個の１ビットデジタルデータの各一つと同一となるように調整することを特徴とするデジタル−アナログ変換器の出力検査方法。
【請求項３】
請求項２において、
前記調整工程では、前記２種類のｎビットデジタルデータの各々について、（ｎ−１）ビットのデジタルデータの各論理レベルを固定し、残りの１ビットのデジタルデータの論理レベルが、シリアル出力される前記ｎ個の１ビットデジタルデータの各一つと同一となるように調整することを特徴とするデジタル−アナログ変換器の出力検査方法。
【請求項４】
ｎ（ｎは２以上の整数）ビットのデジタルデータをパラレルで出力するデジタルデータ生成部と、
前記デジタルデータ生成部からパラレルで出力される前記ｎビットのデジタルデータをアナログ電圧に変換するデジタル−アナログ変換器と、
前記デジタルデータ生成部からの前記ｎビットデジタルデータを、検査時に入力される検査用クロック信号に基づいてパラレル−シリアル変換して、ｎ個の１ビットデジタルデータをシリアル出力するパラレル−シリアル変換器と、
前記デジタルデータ生成部と前記デジタル−アナログ変換器との間に設けられ、通常動作時には前記ｎビットのデジタルデータの各論理レベルを維持して前記デジタル−アナログ変換器へ入力させ、検査時には、前記パラレル−シリアル変換器よりシリアルで出力されるｎ個の１ビットデジタルデータの各論理レベルに基づいて、前記デジタル−アナログ変換器に入力されるｎビットデジタルデータを、ｎ回の各回にて２種類のｎビットデジタルデータのいずれか一方に調整するデジタルデータ調整回路と、
を有することをと特徴とする集積回路装置。
【請求項５】
請求項４において、
前記デジタルデータ調整回路はｎ個のセレクタを含み、前記ｎ個のセレクタの各々は、前記デジタルデータ生成部からのｎビットデジタルデータの一つと、前記パラレル−シリアル変換器からの前記ｎ個の１ビットデジタルデータの一つとのいずれか一方を、検査モード信号の論理レベルに基づいて選択することを特徴とする集積回路装置。
【請求項６】
請求項４において、
前記デジタルデータ調整回路は、（ｎ−１）個の電位固定セレクタと一つのセレクタとを含み、
前記（ｎ−１）個の電位固定セレクタの各々は、前記デジタルデータ生成部からのｎビットデジタルデータのうちの（ｎ−１）ビットの一つと固定電位とのいずれか一方を、検査モード信号の論理レベルに基づいて選択し、
前記一つのセレクタは、前記デジタルデータ生成部からのｎビットデジタルデータのうち前記（ｎ−１）ビットを除いた残りの１ビットと、前記ｎ個の１ビットデジタルデータの一つとのいずれか一方を、前記検査モード信号の論理レベルに基づいて選択することを特徴とする集積回路装置。
【請求項７】
請求項４乃至６のいずれかにおいて、
前記デジタル−アナログ変換器は同期型であり、前記検査モードでは前記検査用クロック信号に同期したクロック信号に基づいて前記２種類のｎビットデジタルデータをサンプリングすることを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記検査時に前記デジタルデータ生成部から前記ｎビットデジタルデータをパラレル出力させる同期クロックの一周期Ｔに対して、前記検査用クロックの一周期ｔは、ｔ≦Ｔ／ｎに設定されていることを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−デジタル変換器の出力検査方法及び集積回路装置に関する。
【背景技術】
【０００２】
デジタル−アナログ変換器により、ｎ（ｎは２以上の整数）ビットのデジタル信号をアナログ電圧に変換して出力パッドに出力する集積回路装置がある。集積回路装置に接続される駆動回路が、アナログ電圧駆動の場合などである。
【０００３】
この集積回路装置では、デジタル−アナログ変換器の前段のロジック回路にて、入力に対する出力論理が正確であることを検証する検査が実施される。この検査は、集積回路装置の出力パッドに検査治具を接続し、アナログ出力のレベルを判定することで行なわれていた。
【０００４】
しかし、ｎビットが多ビットであると、アナログ出力レベルも多レベルとなり、検査のためのスレッショルドレベルが多くなり、検査に時間を要してしまう。また、各アナログ電圧レベル差が小さいため、高精度な電圧測定器が必要となる。
【０００５】
特許文献１では、検査時には、アナログスイッチによりアナログ電圧の出力を遮断させ代わりに、複数ビットの入力デジタル信号をパラレル−シリアル変換して、切替えスイッチを介して出力端子より出力させている。この結果、アナログ電圧の測定に代えて、シリアルなデジタル電圧をコンパレータにて判定することができる。
【０００６】
しかし、特許文献１の検査方法では、入力デジタル信号をパラレル−シリアル変換して出力しているので、ロジックが正常に成立しているかの判定はできても、デジタルーアナログ変換機能は一切検査不能である。また、アナログ出力を遮断するためのアナログスイッチが不可欠となり、装置が大規模になる。
【特許文献１】特開２０００−１６２２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、ｎ（ｎは２以上の整数）ビットのデジタル信号がアナログ変換されたアナログ電圧を出力パッドに出力させながら、高精度な電圧測定器を用いずに短時間で検査することができるデジタル−アナログ変換器の出力検査方法及びその検査回路を内蔵した集積回路装置を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１では、ロジック回路部分の変更で済み、アナログスイッチは不要となる。
【０００９】
本発明の一態様は、パラレルで入力されるｎ（ｎは２以上の整数）ビットデジタルデータをアナログ電圧に変換するデジタル−アナログ変換器の出力検査方法において、前記ｎビットデジタルデータをパラレル−シリアル変換して、ｎ個の１ビットデジタルデータをシリアル出力する工程と、シリアルで出力される前記ｎ個の１ビットデジタルデータの各論理レベルに基づいて、前記デジタル−アナログ変換器に入力されるｎビットデジタルデータを、ｎ回の各回にて２種類のｎビットデジタルデータのいずれか一方に調整する工程と、前記調整工程を経て前記ｎ回の各回にて前記デジタル−アナログ変換器にそれぞれ入力される前記２種類のｎビットデジタルデータのいずれか一方の論理レベルに従って前記デジタル−アナログ変換器から出力される固定２値のアナログ電圧のいずれかを、所定のスレショルドレベルと比較して検査する工程とを有することを特徴とする。
【００１０】
本発明の一態様によれば、検査時にデジタル−アナログ変換器に入力されるｎビットのデジタルデータは２種類となり、デジタル−アナログ変換器からの出力は固定２値のアナログ電圧となる。よって、デジタルデータ生成部からのｎビットパラレルデジタルデータの検査を、固定２値のアナログ電圧によりデジタル的に測定できる。
【００１１】
本発明の一態様では、前記調整工程では、前記２種類のｎビットデジタルデータの各々の全ビットの論理レベルが、シリアル出力される前記ｎ個の１ビットデジタルデータの各一つと同一となるように調整することができる。
【００１２】
この場合、検査時にデジタル−アナログ変換器に入力されるｎビットのデジタルデータは、オール“０”またはオール“１”の２種類となり、デジタル−アナログ変換器からの出力は固定２値のアナログ電圧となる。
【００１３】
本発明の一態様では、前記調整工程では、前記２種類のｎビットデジタルデータの各々について、（ｎ−１）ビットのデジタルデータの各論理レベルを固定し、残りの１ビットのデジタルデータの論理レベルが、シリアル出力される前記ｎ個の１ビットデジタルデータの各一つと同一となるように調整することができる。
【００１４】
この場合は、検査時にデジタル−アナログ変換器に入力されるｎビットのデジタルデータは、（ｎ−１）ビットにて“０”または“１”に固定され、残りの１ビットがシリアル出力されるｎ個の１ビットデジタルデータに従って、“０”または“１”となる。よって、デジタル−アナログ変換器からの出力は固定２値のアナログ電圧となる。
【００１５】
本発明の他の態様に係る集積回路装置は、ｎ（ｎは２以上の整数）ビットのデジタルデータをパラレルで出力するデジタルデータ生成部と、前記デジタルデータ生成部からパラレルで出力される前記ｎビットのデジタルデータをアナログ電圧に変換するデジタル−アナログ変換器と、前記デジタルデータ生成部からの前記ｎビットデジタルデータを、検査時に入力される検査用クロック信号に基づいてパラレル−シリアル変換して、ｎ個の１ビットデジタルデータをシリアル出力するパラレル−シリアル変換器と、前記デジタルデータ生成部と前記デジタル−アナログ変換器との間に設けられ、通常動作時には前記ｎビットのデジタルデータの各論理レベルを維持して前記デジタル−アナログ変換器へ入力させ、検査時には、前記パラレル−シリアル変換器よりシリアルで出力されるｎ個の１ビットデジタルデータの各論理レベルに基づいて、前記デジタル−アナログ変換器に入力されるｎビットデジタルデータを、ｎ回の各回にて２種類のｎビットデジタルデータのいずれか一方に調整するデジタルデータ調整回路と、を有することを特徴とする。
【００１６】
本発明の他の態様によれば、上述した検査方法を実施することができ、しかも、検査用に増設されるパラレル−シリアル変換器及びデジタルデータ調整回路はロジック回路にて形成できるので、特許文献１のようにアナログスイッチは不要となる。
【００１７】
ここで、前記デジタルデータ調整回路はｎ個のセレクタを含み、前記ｎ個のセレクタの各々は、前記デジタルデータ生成部からのｎビットデジタルデータの一つと、前記パラレル−シリアル変換器からの前記ｎ個の１ビットデジタルデータの一つとのいずれか一方を、検査モード信号の論理レベルに基づいて選択することができる。この場合、検査時にデジタル−アナログ変換器に入力されるｎビットのデジタルデータは、オール“０”またはオール“１”の２種類となる。
【００１８】
上記とは異なり、前記デジタルデータ調整回路は、（ｎ−１）個の電位固定セレクタと一つのセレクタとを含み、前記（ｎ−１）個の電位固定セレクタの各々は、前記デジタルデータ生成部からのｎビットデジタルデータのうちの（ｎ−１）ビットの一つと固定電位とのいずれか一方を、検査モード信号の論理レベルに基づいて選択し、前記一つのセレクタは、前記デジタルデータ生成部からのｎビットデジタルデータのうち前記（ｎ−１）ビットを除いた残りの１ビットと、前記ｎ個の１ビットデジタルデータの一つとのいずれか一方を、前記検査モード信号の論理レベルに基づいて選択することができる。この場合は、検査時にデジタル−アナログ変換器に入力されるｎビットのデジタルデータは、（ｎ−１）ビットにて“０”または“１”に固定され、残りの１ビットがシリアル出力されるｎ個の１ビットデジタルデータに従って、“０”または“１”となる。
【００１９】
本発明の他の態様では、前記デジタル−アナログ変換器は同期型であり、前記検査モードでは前記検査用クロック信号に同期したクロック信号に基づいて前記２種類のｎビットデジタルデータをサンプリングすることができる。パラレル−シリアル変換タイミングが検査用クロック信号に基づいて実施されるため、シリアル変換されたデータをサンプリングするには、検査用クロック信号に同期したクロック信号を用いればよい。
【００２０】
本発明の他の態様では、前記検査時に前記デジタルデータ生成部から前記ｎビットデジタルデータをパラレル出力させる同期クロックの一周期Ｔに対して、前記検査用クロックの一周期ｔは、ｔ≦Ｔ／ｎに設定することができる。こうすると、デジタル生成部にてｎビットのパラレルデジタルデータを生成するタイミングに合わせて、そのパラレルデジタルデータの検査を終了することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２２】
（実施形態１）
図１は、集積回路装置に内蔵されたデジタルデータ生成部１０、アナログ−デジタル変換器（ＤＡＣ）２０、シリアル−パラレル変換器（Ｓ／Ｐ）３０及びデジタルデータ調整回路４０を示している。デジタルデータ調整回路４０は、例えば、ｎ個のセレクタ４０−１，４０−２，…４０−ｎで構成されている。また、図１において、デジタル−アナログ変換器２０の出力線は出力パッド５０に接続される。検査時には、出力パッド５０に検査回路６０が接続される。なお、図１は一つの出力パッド５０分の回路のみを示しているが、複数の出力パッド５０を有する場合には、各回路１０−４０がそれぞれ複数設けられる。
【００２３】
デジタルデータ生成部１０は、各種のロジック回路を内蔵しており、通常動作時も検査時にも、その出力としてｎ（ｎは２以上の整数）ビットのデジタルデータをパラレルで出力する。
【００２４】
デジタル−アナログ変換器２０は、通常動作時及び検査時には、デジタルデータ生成部１０からパラレルで出力され、セレクタ４０−１，４０−２，…４０−ｎにて選択されたｎビットのデジタルデータをアナログ電圧に変換する。
【００２５】
パラレル−シリアル変換器３０は、デジタルデータ生成部１０からのｎビットデジタルデータをパラレル−シリアル変換して、ｎ個の１ビットデジタルデータをシリアル出力する。
【００２６】
デジタルデータ調整回路４０は、デジタルデータ生成部１０とデジタル−アナログ変換器２０との間に設けられ、通常動作時にはｎビットのデジタルデータの各論理レベルを維持してデジタル−アナログ変換器２０へ入力させ、検査時には、パラレル−シリアル変換器３０よりシリアルで出力されるｎ個の１ビットデジタルデータの各論理レベルに基づいて、デジタル−アナログ変換器２０に入力されるｎビットデジタルデータを、ｎの各回にて２種類のｎビットデジタルデータのいずれか一方に調整する。
【００２７】
本実施形態では、デジタルデータ調整回路４０はｎ個のセレクタ４０−１，４０−２，…４０−ｎを含み、ｎ個のセレクタ４０−１，４０−２，…４０−ｎの各々は、デジタルデータ生成部１０からのｎビットデジタルデータの一つと、ｎ個の１ビットデジタルデータの一つとのいずれか一方を、検査モード信号ＭＯＤＥのアクティブ論理レベル（例えばＨＩＧＨレベル）に基づいて選択する。
【００２８】
以上の構成を有する集積回路装置の動作について説明する。通常動作時では、検査モード信号ＭＯＤＥはノンアクティブ論理レベル（例えばＬＯＷ）となっている。このとき、デジタルデータ調整回路４０のｎ個のセレクタ４０−１，４０−２，…４０−ｎの各々は、デジタルデータ生成部１０からのｎビットデジタルデータの一つを選択し、パラレル−シリアル変換器３０からの１ビットデジタルデータは選択しない。
【００２９】
また、通常動作時には、シリアル−パラレル変換器３０には検査用クロック信号ＴＥＳＴＣＬＫが入力されないので、パラレル−シリアル変換動作は実施されない。
【００３０】
従って、通常動作時にデジタルデータ生成部１０から出力されるｎ個のデジタルデータは、ｎ個のセレクタ４０−１，４０−２，…４０−ｎで選択されてデジタル−アナログ変換器２０に入力され、ｎビットデジタルデータに対応するアナログ電圧が出力パッド５０を介して出力される。
【００３１】
検査時には、検査モード信号ＭＯＤＥがアクティブ論理レベル（ＨＩＧＨ）となり、テスト用クロック信号ＴＥＳＴＣＬＫが発生する。このため、デジタルデータ調整回路４０のｎ個のセレクタ４０−１，４０−２，…４０−ｎの各々は、デジタルデータ生成部１０からのｎビットデジタルデータの一つを選択せず、パラレル−シリアル変換器３０からの１ビットデジタルデータを選択するように切替えられる。また、シリアル−パラレル変換器３０に検査用クロック信号ＴＥＳＴＣＬＫが入力されるので、パラレル−シリアル変換動作が実施される。
【００３２】
この検査時の動作を、図２及び図３を用いて説明する。図２に示すように、ｎ個のパラレルデジタルデータＰＤ１〜ＰＤｎは、シリアル−パラレル変換器３０にてテスト用クロック信号ＴＥＳＴＣＬＫに基づいてサンプリングされて、ｎ個の１ビットデジタルデータＳＤ（ＳＤ１〜ＳＤｎ）としてシリアル出力される。なお、テスト用クロック信号ＴＥＳＴＣＬＫの一周期ｔは、デジタルデータ生成部１０での通常動作時での動作クロック信号ＣＬＫの周期Ｔに対して、ｔ≦Ｔ／ｎを満足していることが好ましい。こうすると、動作クロック信号ＣＬＫに従って次々とｎビットデジタルデータをパラレル出力しながら、それと同期して検査を行なうことができるからである。
【００３３】
ここで、セレクタ４０−１，４０−２，…４０−ｎの各々は、パラレル−シリアル変換器３０からの１ビットデジタルデータを選択するように切替えられているので、まず最初にセレクタ４０−１，４０−２，…４０−ｎの各々から１ビットシリアルデータＳＤ１が出力される。仮に、１ビットシリアルデータＳＤ１が“１”であるとすると、デジタル−アナログ変換器２０のｎビット入力端子Ｄ１〜Ｄｎには、図３に示すようにオール“１”が入力される。
【００３４】
アナログ−デジタル変換器２０は、ｎビット入力端子Ｄ１〜Ｄｎに入力されるデジタルデータがオール“１”であると、図３に示すように、２ｎ階調に相当するアナログ電圧を出力する。
【００３５】
次に、セレクタ４０−１，４０−２，…４０−ｎの各々から１ビットシリアルデータＳＤ２が出力される。仮に、１ビットシリアルデータＳＤ２が“０”であるとすると、デジタル−アナログ変換器２０のｎビット入力端子Ｄ１〜Ｄｎには、図３に示すようにオール“０”が入力される。
【００３６】
アナログ−デジタル変換器２０は、ｎビット入力端子Ｄ１〜Ｄｎに入力されるデジタルデータがオール“０”であると、図３に示すように、０階調に相当するアナログ電圧を出力する。
【００３７】
図３は、ｎ個の１ビットデジタルデータＳＤ１〜ＳＤｎのデジタル値を括弧内に示し、それと対応するｎビットのデータ入力端子Ｄ１〜Ｄｎへの入力値を示している。本実施形態では、デジタル−アナログ変換器２０のｎビットのデータ入力端子Ｄ１〜Ｄｎへの入力値は、２種類のｎビットデジタルデータ（オール“０”かオール“１”）となる。つまり、この２種類のｎビットデジタルデータの各々の全ビットの論理レベルは、パラレル−シリアル変換器３０よりシリアル出力されるｎ個の１ビットデジタルデータＳＤの各一つと同一となるように調整されることが分かる。
【００３８】
本実施形態に係るデジタル−アナログ変換器２０の出力検査方法は、調整工程と検査工程を有する。調整工程では、パラレル−シリアル変換器３０からシリアルで出力されるｎ個の１ビットデジタルデータの各論理レベルに基づいて、デジタル−アナログ変換器２０に入力されるｎビットデジタルデータを、ｎ回の各回にて２種類のｎビットデジタルデータ（オール“０”かオール“１”）のいずれか一方に調整する。検査工程では、この調整工程を経て、ｎ回の各回にてデジタル−アナログ変換器２０にそれぞれ入力される２種類のｎビットデジタルデータ（オール“０”かオール“１”）のいずれか一方の論理レベルに従って、デジタル−アナログ変換器２０から出力される固定２値のアナログ電圧（０か２ｎ対応電圧）のいずれかを、図３に示す所定のスレショルドレベルＶｔｈと検査素子（コンパレータ）６０にて比較して検査する。
【００３９】
上述した実施形態１によれば、デジタル−アナログ変換器２０から出力される固定２値のアナログ電圧（０か２ｎ対応電圧）のいずれかを一つのしきい値Ｖｔｈと比較して検査することができるので、レベル差の少ない多値のしきい値を必要とせず、検査素子６０に高精度は求められない。
【００４０】
特許文献１の技術と比較しても、本実施形態１にて追加されるパラレル−シリアル変換器３０及びデジタルデータ調整回路４０は全てロジック回路で構成できるので、アナログスイッチを要しない。
【００４１】
（実施形態２）
次に、図４−図６を参照して、実施形態２について説明する。図４に示すように、実施形態２のデジタルデータ調整回路１００は、（ｎ−１）個の電位固定セレクタ１００−１，１００−２，…１００−（ｎ−１）と一つのセレクタ１００−ｎとを含んでいる。
【００４２】
前記一つのセレクタ１００−ｎが、デジタルデータ生成部１０からのｎビットデジタルデータのうち（ｎ−１）ビットＰＤ１−ＰＤ（ｎ−１）を除いた残りの１ビットデータＰＤ１と、ｎ個の１ビットデジタルデータＳＤの一つであるデータＰＤｎのいずれか一方を、検査モード信号ＭＯＤＥの論理レベルに基づいて選択することは、図１と同じである。
【００４３】
一方、（ｎ−１）個の電位固定セレクタ１００−１，１００２，…１００−（ｎ−１）の各々は、デジタルデータ生成部１０からの（ｎ−１）ビットデータＰＤ１−ＰＤ（ｎ−１）の一つと、固定電位（本実施形態では検査モード信号ＭＯＤＥのノンアクティブ電位：ＬＯＷ）とのいずれか一方を、検査モード信号ＭＯＤＥの論理レベルに基づいて選択している。つまり、ｎ−１）個の電位固定セレクタ１００−１，１００２，…１００−（ｎ−１）の各々は、図４に示すように、アンドゲート回路の一方にデジタルデータ生成部１０のデータが入力され、その他方に検査モード信号ＭＯＤＥが反転して入力される。
【００４４】
本実施形態では、通常動作時には検査モード信号ＭＯＤＥはノンアクティブ電位（ＬＯＷ）である。よって、アンドゲートの他方の端子にはＨＩＧＨが入力されるので、アンドゲートの一方に入力されるデジタルデータ生成部１０からのデータの論理がそのままスルーして出力される。
【００４５】
検査時には、検査モード信号ＭＯＤＥはアクティブ電位（ＨＩＧＨ）である。よって、アンドゲートの他方の端子にはＬＯＷが入力されるので、アンドゲートの一方に入力されるデジタルデータ生成部１０からのデータの論理に拘わらず、アンドゲートの出力論理はＬＯＷに電位固定される。
【００４６】
この実施形態２では、通常動作時にはデジタルデータ生成部１０からのｎビットデジタルデータＰＤ１〜ＰＤ２がデジタル−アナログ変換器２０の入力端子Ｄ１−Ｄｎに入力され、その入力値に応じたアナログ電圧が出力される。
【００４７】
検査時には、デジタル−アナログ変換器２０の入力端子Ｄ１−Ｄ（ｎ−１）に入力されるデジタルデータはＬＯＷに固定される。デジタル−アナログ変換器２０の入力端子Ｄｎには、パラレル−シリアル変換器３０からシリアルで出力される１ビットデジタルＳＤに順次入力される。よって、パラレル−シリアル変換器３０からシリアルで出力される１ビットデジタルＳＤと、デジタル−アナログ変換器２０の入力端子Ｄ１−Ｄｎに入力されるデジタルデータとの関係は図６に示す通りとなる。
【００４８】
この場合の調整工程では、パラレル−シリアル変換器３０からシリアルで出力されるｎ個の１ビットデジタルデータの各論理レベルに基づいて、デジタル−アナログ変換器２０に入力されるｎビットデジタルデータを、ｎ回の各回にて２種類のｎビットデジタルデータ（最上位ビットのみが“０”か“１”に変化して、下位ビットはオール“０”）のいずれか一方に調整する。検査工程では、この調整工程を経て、ｎ回の各回にてデジタル−アナログ変換器２０にそれぞれ入力される２種類のｎビットデジタルデータ（最上位ビットのみが“０”か“１”に変化して、下位ビットはオール“０”）のいずれか一方の論理レベルに従って、デジタル−アナログ変換器２０から出力される固定２値のアナログ電圧（０か２ｎ−１対応電圧）のいずれかを、図５に示す所定のスレショルドレベルＶｔｈ２と検査素子（コンパレータ）６０にて比較して検査する。
【００４９】
ここで、実施形態１，２を対比すると、実施形態２にて検査時に出力されるアナログ電圧のレベル（２ｎ−１対応電圧）は、実施形態１にて検査時に出力されるアナログ電圧のレベル（２ｎ対応電圧）の半値となる。よって、実施形態２では検査時の電圧振幅が小さいので、検査用クロック信号ＴＥＳＴＣＬＫの周期ｔをより短くして検査することができる。併せて、デジタルデータ生成部１０の検査時の動作クロック信号ＣＬＫの周期Ｔも短くすれば、ｎビットデジタルデータの論理を変えながら複数回検査工程を実施しても、全検査工程時間を短縮できる。
【００５０】
（実施形態３）
実施形態３は、実施形態２では最上位ビットにあったセレクタの位置を最下位ビットに配置し、それよりも上位ビットには電位固定セレクタにしたものである。つまり、実施形態３では、図７に示すように、デジタルデータ調整回路１１０は最下位ビットに配置された一つのセレクタ１１０−１と、それよりも上位ビットに設けられた（ｎ−１）個の電位固定セレクタ１１０−２，１１０−３，…１１０−ｎとを含んでいる。
【００５１】
この場合の調整工程では、パラレル−シリアル変換器３０からシリアルで出力されるｎ個の１ビットデジタルデータの各論理レベルに基づいて、デジタル−アナログ変換器２０に入力されるｎビットデジタルデータを、ｎ回の各回にて２種類のｎビットデジタルデータ（最下位ビットのみが“０”か“１”に変化して、それよりも上位ビットはオール“０”）のいずれか一方に調整する。検査工程では、この調整工程を経て、ｎ回の各回にてデジタル−アナログ変換器２０にそれぞれ入力される２種類のｎビットデジタルデータ（最下位ビットのみが“０”か“１”に変化して、上位ビットはオール“０”）のいずれか一方の論理レベルに従って、デジタル−アナログ変換器２０から出力される固定２値のアナログ電圧（０か２１対応電圧）のいずれかを、図７に示す所定のスレショルドレベルＶｔｈ３と検査素子（コンパレータ）６０にて比較して検査する。
【００５２】
ここで、実施形態１，３を対比すると、実施形態３にて検査時に出力されるアナログ電圧のレベル（２１対応電圧）は、実施形態にて検査時に出力されるアナログ電圧のレベル（２ｎ対応電圧）の１／２ｎ−１となる。よって、実施形態３では検査時の電圧振幅は最小となり、検査用クロック信号ＴＥＳＴＣＬＫの周期ｔを最短として検査することができる。併せて、デジタルデータ生成部１０の検査時の動作クロック信号ＣＬＫの周期Ｔも短くすれば、ｎビットデジタルデータの論理を変えながら複数回検査工程を実施しても、全検査工程時間を大幅に短縮できる。
【００５３】
ここで、図４に示すように最上位ビットに配置されるセレクタ１００−ｎや、最下位ビットに配置されるセレクタ１１０―１の他、実施形態２，３のセレクタは任意のビット位置に配置することができる。
【００５４】
また、図１、図４及び図７に示すセレクタは、ロジック回路として図１０（Ａ）に示すように構成できる。図１０（Ａ）ではロジック段数は２となり、図４及び図７の実施形態にあっては電位固定セレクタのロジック段数１とは異なり、各ビット出力間で遅延差にバラツキを生ずる。そこで、図１０（Ｂ）に示すようにして電位固定セレクタを形成すれば各ビット出力間で遅延差にバラツキを低減できる。
【００５５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【００５６】
本発明の集積回路装置の利用分野として、例えば、液晶要等のバックライトを階調電圧に基づいて駆動するバックライト駆動ＩＣを挙げることができる。この他、集積回路装置からのデジタル−アナログ出力電圧によって種々の対象を駆動等することができる全ての集積回路装置に本発明を適用することができる。
【００５７】
また、デジタル−アナログ変換器２０は同期型であっても非同期型であってもよい。同期型の場合、図２、図５及び図８のタイミングチャートから明らかなように、検査モードでは検査用クロック信号に同期したクロック信号に基づいて２種類のｎビットデジタルデータをサンプリングすることができる。
【００５８】
また、実施形態２，３において、（ｎ−１）ビットを電位固定する場合、（ｎ−１）ビットの全ビットで固定電位を揃えてもよいし、あるいはその一部の固定電位を他の一部の固定電位と異ならせても良い。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態１に係る集積回路装置のブロック図である。
【図２】図１に示すデジタル−アナログ変換出力の検査方法を示すタイミングチャートである。
【図３】検査時に図１に回路にてシリアルで出力される１ビットデジタルデータＳＤと、デジタル−アナログ変換器の入力端子Ｄ１−Ｄｎへの入力デジタルデータとの関係を示す特性図である。
【図４】本発明の実施形態２に係る集積回路装置のブロック図である。
【図５】図４に示すデジタル−アナログ変換出力の検査方法を示すタイミングチャートである。
【図６】検査時に図４に回路にてシリアルで出力される１ビットデジタルデータＳＤと、デジタル−アナログ変換器の入力端子Ｄ１−Ｄｎへの入力デジタルデータとの関係を示す特性図である。
【図７】本発明の実施形態３に係る集積回路装置のブロック図である。
【図８】図７に示すデジタル−アナログ変換出力の検査方法を示すタイミングチャートである。
【図９】検査時に図７に示す回路にてシリアルで出力される１ビットデジタルデータＳＤと、デジタル−アナログ変換器の入力端子Ｄ１−Ｄｎへの入力デジタルデータとの関係を示す特性図である。
【図１０】図１０（Ａ）は図１，図４及び図７に示すセレクタの一例を示すロジック回路図、図１０（Ｂ）は図１０（Ａ）の回路とデータ遅延量を等しくした電位固定セレクタの一例を示すロジック回路図である。
【符号の説明】
【００６０】
１０  デジタルデータ生成部、２０  デジタル−アナログ変換器、３０  パラレル−シリアル変換器、４０，１００，１１０  デジタルデータ調整回路、４０−１，４０−２，…４０−ｎ  セレクタ、５０  出力パッド、６０  検査素子、１００−１，１００２，…１００−ｎ  電位固定セレクタ、１００−ｎ  セレクタ、１１０−１  セレクタ、１１０−２，１１０−３，…１１０−ｎ  電位固定セレクタ、ＰＤ１−ＰＤｎ  ｎ個のパラレルデジタルデータ、ＳＤ（ＳＤ１−ＳＤｎ）  ｎ個のシリアル１ビットデジタルデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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