(57)【要約】【課題】基板上に形成された立体構造の特定の方向を向いた面を選択的に加工する。【解決手段】基板２０１上に、基板表面と平行でない第１の面を有する第１の構造体２０３及び前記基板表面及び前記第１の面と平行でない第２の面を有する第２の構造体２０２を形成する工程と、前記第２の面と平行に、かつ基板２０１の表面に対して斜めの方向で、前記第１の面に粒子３０１を照射する工程と、前記第１及び第２の面に対し互いに異なる成膜速度での成膜処理又は互いに異なるエッチングレートでのエッチング処理を行う工程と、を備える。【選択図】図３
2008227391.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、基板表面と平行でない第１の面を有する第１の構造体及び前記基板表面及び前記第１の面と平行でない第２の面を有する第２の構造体を形成する工程と、
前記第２の面と平行に、かつ前記基板の表面に対して斜めの方向で、前記第１の面に粒子を照射する工程と、
前記第１及び第２の面に対し互いに異なる成膜速度での成膜処理又は互いに異なるエッチングレートでのエッチング処理を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２の構造体はポリシリコンを含み、前記粒子は導電不純物であり、前記粒子の照射後に、前記第１及び第２の面に対し互いに異なるエッチングレートでのエッチング処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
基板上に、第１の面及び前記第１の面と対向する第２の面を有する構造体を形成する工程と、
前記第１の面には粒子が照射されない方向から前記第２の面に前記粒子を照射する工程と、
前記第１及び第２の面に対し互いに異なる成膜速度での成膜処理又は互いに異なるエッチングレートでのエッチング処理を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
基板上に第１の方向に沿って板状のシリコン構造体を形成する工程と、
前記基板上に前記第１の方向に直交する第２の方向に沿って前記シリコン構造体を跨ぐようにゲート電極を形成する工程と、
前記第１の方向に平行に、かつ前記基板表面に対して斜めの方向で、前記ゲート電極の側壁面に光を照射する工程と、
前記側壁面にゲート側壁膜を成膜する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
基板上に第１の方向に沿って板状のシリコン構造体を形成する工程と、
前記基板上に前記第１の方向に直交する第２の方向に沿って前記シリコン構造体を跨ぐようにゲート電極を形成する工程と、
前記シリコン構造体及び前記ゲート電極の側壁面に絶縁膜を成膜する工程と、
前記第２の方向に平行に、かつ前記基板表面に対して斜めの方向で、前記シリコン構造体の側壁面に成膜された前記絶縁膜にイオンビームを照射する工程と、
前記絶縁膜をエッチングする工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置の製造工程ではリソグラフィ技術を用いて特定の領域を選択して加工することにより形状加工が行われていた。つまり、処理基板上に、加工を行う領域に開口を有するレジストマスクを形成し、開口部の処理基板を加工していた。
【０００３】
近年、三次元立体構造を持った半導体製品の開発に伴い、三次元立体構造の側面を面選択的に加工する技術が必要とされている。例えば、基板平面（ＸＹ平面とする）上に互いに直交する板状構造が垂直（Ｚ方向とする）加工されている装置を考えると、この装置にはＸＹ平面、ＹＺ平面、ＺＸ平面の３種類の平面が存在している。より厳密には、ＹＺ平面には＋Ｘ方向を向いた平面と−Ｘ方向を向いた平面、ＺＸ平面には＋Ｙ方向を向いた平面と−Ｙ方向を向いた平面が存在している。
【０００４】
従来のリソグラフィ技術は所定のＸＹ領域を選択して加工する技術であり、レジストマスクの開口部内で、面の向きを区別しないで加工を行うか、又はＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりＺ方向にエッチング加工を行っている。つまり、上記のような装置に対して加工を行う場合、それぞれの板状構造の側壁（側面）であるＹＺ平面とＺＸ平面を区別して加工することは出来なかった。
【０００５】
三次元立体構造を持った半導体製品としては、例えばＦｉｎＦＥＴと呼ばれる立体トランジスタデバイス構造がある（例えば特許文献１参照。）。ＦｉｎＦＥＴでは、基板上に形成されたフィンを横切ってゲート電極部が形成される。フィンとゲート電極では異なる加工が必要となるが、従来のリソグラフィ技術では両者を分離して加工することは困難であった。
【０００６】
また、異方性プラズマＣＶＤ（化学気相成長）法を用いて選択的にＺ方向に膜を堆積する、つまりＸＹ平面上に選択的に成膜する、ことは出来るが、ＹＺ平面とＺＸ平面を区別して選択的に成膜することも極めて困難であった。
【特許文献１】特開２００６−２１６８３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は基板上に形成された立体構造の特定の方向を向いた面を選択的に加工することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体装置の製造方法は、基板上に、基板表面と平行でない第１の面を有する第１の構造体及び前記基板表面及び前記第１の面と平行でない第２の面を有する第２の構造体を形成する工程と、前記第２の面と平行に、かつ前記基板の表面に対して斜めの方向で、前記第１の面に粒子を照射する工程と、前記第１及び第２の面に対し互いに異なる成膜速度での成膜処理又は互いに異なるエッチングレートでのエッチング処理を行う工程と、を備えるものである。
【０００９】
また、本発明の一態様による半導体装置の製造方法は、基板上に、第１の面及び前記第１の面と対向する第２の面を有する構造体を形成する工程と、前記第１の面には粒子が照射されない方向から前記第２の面に前記粒子を照射する工程と、前記第１及び第２の面に対し互いに異なる成膜速度での成膜処理又は互いに異なるエッチングレートでのエッチング処理を行う工程と、を備えるものである。
【００１０】
また、本発明の一態様による半導体装置の製造方法は、基板上に第１の方向に沿って板状のシリコン構造体を形成する工程と、前記基板上に前記第１の方向に直交する第２の方向に沿って前記シリコン構造体を跨ぐようにゲート電極を形成する工程と、前記第１の方向に平行に、かつ前記基板表面に対して斜めの方向で、前記ゲート電極の側壁面に光を照射する工程と、前記側壁面にゲート側壁膜を成膜する工程と、を備えるものである。
【００１１】
また、本発明の一態様による半導体装置の製造方法は、基板上に第１の方向に沿って板状のシリコン構造体を形成する工程と、前記基板上に前記第１の方向に直交する第２の方向に沿って前記シリコン構造体を跨ぐようにゲート電極を形成する工程と、前記シリコン構造体及び前記ゲート電極の側壁面に絶縁膜を成膜する工程と、前記第２の方向に平行に、かつ前記基板表面に対して斜めの方向で、前記シリコン構造体の側壁面に成膜された前記絶縁膜にイオンビームを照射する工程と、前記絶縁膜をエッチングする工程と、を備えるものである。
【発明の効果】
【００１２】
本発明によれば、基板上に形成された立体構造の特定の方向を向いた面を選択的に加工することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態による半導体装置の製造方法を図面に基づいて説明する。
【００１４】
図１に本発明の実施形態に係る半導体装置の概略構成を示す。図１（ａ）は全体構成を示す斜視図、図１（ｂ）は図１（ａ）における平面Ｌでの横断面を示す。
【００１５】
ＳＯＩ基板（Silicon On Insulator Wafer）のボックス酸化膜（ＢＯＸ−ＳｉＯ２）１０１表面上に薄板状のシリコン層１０２が図中手前−奥方向に沿って垂直に形成されている。また、ボックス酸化膜１０１表面上には図中左右方向に沿って垂直にゲート電極１０３がシリコン層１０２を跨ぐように形成されている。ゲート電極は例えばポリシリコンで形成されている。以下では、図中手前−奥方向をＹ方向、左右方向をＸ方向、上下方向（ボックス酸化膜１０１表面に対して垂直方向）をＺ方向とする。
【００１６】
シリコン層１０２とゲート電極１０３との間には例えばシリコン酸化膜のゲート絶縁膜１０４が形成されている。ゲート電極１０３はゲート側壁としてのＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４：テトラエトキシシラン）膜１０５に覆われている。ゲート電極１０３を挟んでシリコン層１０２の両側には不純物が導入されてソース・ドレイン領域１０６が形成されている。
【００１７】
次に、このような半導体装置の製造方法を説明する。
【００１８】
図２に示すように、公知の方法でＳＯＩ基板のボックス酸化膜（ＢＯＸ−ＳｉＯ２）２０１の表面上に垂直（Ｚ方向）にＹ方向に沿って薄板状のシリコン層２０２を形成し、さらにポリシリコン２０３をシリコン酸化膜２０４を介してシリコン層２０２を跨ぐように垂直にＸ方向に沿って形成する。
【００１９】
図３に示すように、ポリシリコン２０３に入射角θかつＹＺ平面に平行に光３０１を照射し、熱供給する。θは例えば４５°である。図３（ａ）はＸ方向から見た横面図、図３（ｂ）は上面図を示す。シリコン層２０２に光３０１が照射される面積はポリシリコン２０３と比較して極めて小さく、熱供給量も小さくなる。光３０１は例えば半導体レーザである。
【００２０】
図４に示すように、化学気相成長（ＣＶＤ）法によりＴＥＯＳ膜４０１を成膜する。図３に示す光３０１照射工程において、シリコン層２０２への熱供給量はポリシリコン２０３と比較して極めて小さいため、ＴＥＯＳ膜４０１はシリコン層２０２部分には殆ど成膜されず、ポリシリコン２０３の部分に成膜される。
【００２１】
シリコン層２０２部分に僅かに成膜されたＴＥＯＳ膜をエッチング除去するようにしてもよい。シリコン層２０２側壁よりもポリシリコン２０３側壁に成膜されるＴＥＯＳ膜の方が多いので、シリコン層２０２部分のＴＥＯＳ膜を除去してもポリシリコン２０３部分のＴＥＯＳ膜を残存させることができる。
【００２２】
その後、シリコン層２０２に不純物が注入されてソース・ドレイン領域が形成される（図示しない）。
【００２３】
光照射方向を調整することにより、所望の方向の平面に成膜を行うことができる。
【００２４】
光３０１の入射角θを小さくすることで、ポリシリコン２０３への光吸収効率を上げ、ボックス酸化膜２０１への光吸収効率を下げることができる。この場合、光照射によって加熱されたボックス酸化膜２０１の熱がシリコン層２０２に伝導することで、シリコン層２０２が加熱されることを抑制することができる。
【００２５】
また、シリコン層２０２の上面（ＸＹ平面）への光の照射量を小さくすることができ、シリコン層２０２の加熱を抑制することができる。
【００２６】
光の反射効率は波長と材質に依存するものであり、特に材質にｐ偏光で入射した光はブリュースターアングルと呼ばれる角度で反射率が最小となる。つまり、吸収率が最大となる。従って、ポリシリコン２０３の側壁面に対して光３０１がブリュースターアングルで入射するように入射角θを調整しても良い。これによりポリシリコン２０３側壁面の選択比がより高い加熱を行うことができる。
【００２７】
このように本実施形態による半導体装置の製造方法により、基板上に形成された立体構造の特定の方向を向いた面を選択的に加工することができる。
【００２８】
（比較例）比較例による半導体装置の製造方法について説明する。図２に示す工程は上記実施形態と同様であるので説明を省略する。
【００２９】
図５に示すように、例えばＣＶＤ法のような公知の技術でＴＥＯＳ膜５０１を成膜する。ＴＥＯＳ膜５０１はシリコン層２０２及びポリシリコン２０３の側壁に成膜される。図５は図１（ａ）における平面Ｌに相当する平面での横断面を示す。
【００３０】
このようにシリコン層２０２の側壁にＴＥＯＳ膜５０１が成膜されると、その後の工程でのソース・ドレイン領域を形成するための不純物の注入、拡散においてＴＥＯＳ膜５０１が障害となり、所望のソース・ドレイン領域の形成が困難になるという問題が生じる。
【００３１】
これに対し、上記第１の実施形態では、シリコン層２０２にはＴＥＯＳ膜を成膜せずに、ポリシリコン２０３にＴＥＯＳ膜を選択的に成膜することができる。そのため、容易に所望のソース・ドレイン領域を形成することができ、性能の良い半導体装置が得られる。
【００３２】
（変形例）変形例による半導体装置の製造方法について説明する。図２に示す工程は上記実施形態と同様であるので説明を省略する。図５に示す上記比較例の工程と同様に、ＣＶＤ法のような公知の技術でＴＥＯＳ膜５０１をシリコン層２０２及びポリシリコン２０３の側壁に成膜する。
【００３３】
図６に示すように、シリコン層２０２に成膜されたＴＥＯＳ膜５０１に、入射角αかつＸＺ平面に平行にイオンビーム６０１を照射する。図６（ａ）はＹ方向から見た横面図、図６（ｂ）は上面図を示す。αは例えば４５°である。イオンは例えばゲルマニウム等の不活性イオンである。シリコン層２０２に成膜されたＴＥＯＳ膜の方が、ポリシリコン２０３に成膜されたＴＥＯＳ膜よりもイオンビーム照射による注入ダメージが大きくなる。
【００３４】
図７に示すように、希フッ酸等の薬液処理を行い、ＴＥＯＳ膜５０１をエッチング除去する。図７（ａ）はＸ方向から見た横面図、図７（ｂ）は上面図を示す。イオンビーム照射による注入ダメージの違いにより、シリコン層２０２に成膜されたＴＥＯＳ膜の方がポリシリコン２０３に成膜されたＴＥＯＳ膜よりもエッチングレートが高くなる。
【００３５】
また、ポリシリコン２０３上面に成膜されたＴＥＯＳ膜の方がポリシリコン２０３側壁に成膜されたＴＥＯＳ膜よりイオンビーム照射による注入ダメージが大きいので、エッチングレートが高い。
【００３６】
従って、ポリシリコン２０３に成膜されたＴＥＯＳ膜は残しつつ、シリコン層２０２に成膜されたＴＥＯＳ膜を除去することが出来る。
【００３７】
その後、上記実施形態と同様にソース・ドレイン領域の形成を行う。シリコン層２０２に形成されていたＴＥＯＳ膜が除去されているので、所望のソース・ドレイン領域を形成することができる。
【００３８】
次に、別の変形例による半導体装置の製造方法について説明する。図５に示す上記比較例の工程と同様に、ＣＶＤ法のような公知の技術でＴＥＯＳ膜５０１をシリコン層２０２及びポリシリコン２０３の側壁に成膜する。
【００３９】
図８に示すように、ＴＥＯＳ膜５０１を覆うようにＣＶＤ法によりポリシリコン８０１を堆積する。図８は図５と同様、図１（ａ）における平面Ｌに相当する平面での横断面を示す。
【００４０】
図９に示すように、シリコン層２０２に成膜したＴＥＯＳ膜５０１上に堆積されたポリシリコン８０１に、入射角βかつＸＺ平面に平行にリンイオンを注入し、Ｎ型ポリシリコン９０１を形成する。図９（ａ）はＹ方向から見た横面図、図９（ｂ）は上面図を示す。ここでリンではなくヒ素など他のｎ型不純物を用いてもよい。
【００４１】
図１０に示すように、ポリシリコン２０３に成膜したＴＥＯＳ膜５０１上に堆積されたポリシリコン８０１に、入射角γかつＹＺ平面に平行にボロンイオンを注入し、Ｐ型ポリシリコン１００１を形成する。図１０（ａ）はＹ方向から見た横面図、図１０（ｂ）は上面図を示す。ここでボロンでなくインジウムなど他のｐ型不純物を用いてもよい。
【００４２】
図１１に示すように、四フッ化炭素（ＣＦ４）及び酸素（Ｏ２）を含むガス雰囲気中でケミカルドライエッチング（ＣＤＥ）を行う。図１１（ａ）はＹ方向から見た横面図、図１１（ｂ）はＸ方向から見た横面図を示す。図１２に示すように、Ｎ型ポリシリコンの方がＰ型ポリシリコンよりもエッチングレートが大きい。従って、Ｎ型ポリシリコン９０１が除去され、Ｐ型ポリシリコン１００１が残る。
【００４３】
図１３に示すように、Ｐ型ポリシリコン１００１をマスクにしてＴＥＯＳ膜５０１をエッチング除去する。図１３（ａ）はＹ方向から見た横面図、図１３（ｂ）はＸ方向から見た横面図を示す。これにより、ポリシリコン２０３に成膜されたＴＥＯＳ膜は残しつつ、シリコン層２０２に成膜されたＴＥＯＳ膜を除去することが出来る。
【００４４】
その後、上記実施形態と同様にソース・ドレイン領域の形成を行う。シリコン層２０２に形成されていたＴＥＯＳ膜が除去されているので、所望のソース・ドレイン領域を形成することができる。
【００４５】
このように、３次元立体構造の側面を面選択的に加工することができる。
【００４６】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。上記実施形態では基板上に形成され互いに直交したシリコン層とポリシリコンの加工を例に説明したが、基板上に垂直に形成されてなくてもよく、例えば側壁がテーパー状になっていてもよい。
【００４７】
また、１つの構造体が有する２つの平行な面の一方のみの加工を行うこともできる。例えば図１４（ａ）に示すように、基板１４０１上に互いに平行な側壁面Ｗ１及びＷ２を有する構造体１４０２を形成し、構造体１４０２を覆うようにシリコン酸化膜等の膜１４０３及びポリシリコン等の膜１４０４を形成する。そして図中左上方向からイオンビームを照射する。イオンビームは膜１４０４の図中左側の側面ｓ１及び上面ｓ２に照射され、右側の側面ｓ３には照射されない。
【００４８】
図１４（ｂ）に示すように、薬液処理により膜１４０４をエッチング除去する。このときイオンビーム照射による注入ダメージの違いによるエッチングレートの違いから膜１４０４の左側面及び上面部分が除去されても右側面部分は残存する。膜１４０３の左側面及び上面部分が露出される。
【００４９】
図１４（ｃ）に示すように、膜１４０４をマスクにして膜１４０３をエッチング除去する。これにより構造体１４０２の上面Ｗ３及び左側の側壁面Ｗ１が露出される。
【００５０】
図１４（ｄ）に示すように、残存していた膜１４０４をエッチング除去する。
【００５１】
このように１つに構造体１４０１の互いに平行な側壁面Ｗ１、Ｗ２のうち、側壁面Ｗ２にのみ成膜を行うことができる。
【００５２】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態による半導体装置の概略構成図である。
【図２】同実施形態による半導体装置の製造工程を示す斜視図である。
【図３】同実施形態による半導体装置の製造工程を示す横面図及び上面図である。
【図４】同実施形態による半導体装置の製造工程を示す横面図及び上面図である。
【図５】比較例による半導体装置の横断面図である。
【図６】変形例による半導体装置の製造工程を示す横面図及び上面図である。
【図７】変形例による半導体装置の製造工程を示す横面図及び上面図である。
【図８】変形例による半導体装置の製造工程を示す横断面図である。
【図９】変形例による半導体装置の製造工程を示す横面図及び上面図である。
【図１０】変形例による半導体装置の製造工程を示す横面図及び上面図である。
【図１１】変形例による半導体装置の製造工程を示す横面図及び上面図である。
【図１２】Ｎ型ポリシリコンとＰ型ポリシリコンのエッチングレートを示す図である。
【図１３】変形例による半導体装置の製造工程を示す横面図及び上面図である。
【図１４】変形例による半導体装置の製造工程を示す縦断面図である。
【符号の説明】
【００５４】
１０１  ボックス酸化膜
１０２  シリコン層
１０３  ゲート電極
１０４  ゲート酸化膜
１０５  ＴＥＯＳ膜
１０６  ソース・ドレイン領域
【図１】
2008227391.tif 000003
【図２】
2008227391.tif 000004
【図３】
2008227391.tif 000005
【図４】
2008227391.tif 000006
【図５】
2008227391.tif 000007
【図６】
2008227391.tif 000008
【図７】
2008227391.tif 000009
【図８】
2008227391.tif 000010
【図９】
2008227391.tif 000011
【図１０】
2008227391.tif 000012
【図１１】
2008227391.tif 000013
【図１２】
2008227391.tif 000014
【図１３】
2008227391.tif 000015
【図１４】
2008227391.tif 000016