(57)【要約】【課題】ＭＯＮＯＳ型フラッシュメモリに関し、ＭＯＮＯＳ型フラッシュメモリの構造に簡単な改変を加えるのみで、トラップ膜の電荷蓄積領域に蓄積される電荷がマイグレーションすることを抑止し、メモリの読み出しマージン縮小の問題を解消しようとする。【解決手段】基板１上に形成されたトンネル膜２、トラップ膜３、トップ膜４の三層構造をもつゲート絶縁膜１１及びチャネルを介して対向するソース５、ドレイン６と、ゲート絶縁膜１１上に形成されソース５及びドレイン６上がｐ型、且つ、チャネル上がｎ型であってチャネル長方向にｐｎｐ構造を成すゲート電極２１Ｇと、ゲート電極２１Ｇ上に形成された電極２８とを備えることが基本になっている。【選択図】        図１
2008251896.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたトンネル膜、トラップ膜、トップ膜の三層構造をもつゲート絶縁膜及びチャネルを介して対向するソース、ドレインと、
該ゲート絶縁膜上に形成されソース及びドレイン上がｐ型、且つ、チャネル上がｎ型であってチャネル長方向にｐｎｐ構造を成すゲート電極と、
該ｐｎｐ構造のゲート電極上に形成された金属電極と
を備えてなることを特徴とするＭＯＮＯＳ型フラッシュメモリ。
【請求項２】
チャネル上のｎ型がｎｐｎ型に代替されてｐ（ｎｐｎ）ｐ構造を成すゲート電極
を備えてなることを特徴とする（付記１）記載のＭＯＮＯＳ型フラッシュメモリ。
【請求項３】
ｎ型部分とｐ型部分の導電型をそれぞれ逆転してなること
を特徴とする請求項１或いは請求項２記載のＭＯＮＯＳ型フラッシュメモリ。
【請求項４】
ｎ型部分を仕事関数が小さい金属、ｐ型部分を仕事関数が大きい金属にそれぞれ代替してなるゲート電極
を備えてなることを特徴とする請求項１或いは請求項２記載のＭＯＮＯＳ型フラッシュメモリ。
【請求項５】
ｎ型部分とｐ型部分との間にｉ膜もしくは絶縁体膜を介在させてなること
を特徴とする請求項１或いは請求項２記載のＭＯＮＯＳ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＭＯＮＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｎｉｔｒｉｄｅ  ｏｘｉｄｅ  ｓｉｌｉｃｏｎ）型ミラービット（ｍｉｒｒｏｒｂｉｔ）・フラッシュメモリなどのＭＯＮＯＳ型フラッシュメモリの改良に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ（例えば、非特許文献１、非特許文献２、非特許文献３などを参照。）の一種であるＭＯＮＯＳ型フラッシュメモリと呼ばれるデバイスが知られ、その特徴は、通常のＭＯＳトランジスタに於けるゲート絶縁膜が例えば１層のシリコン酸化膜で構成されているのに対し、シリコン酸化膜からなるトンネル膜／シリコン窒化膜からなるトラップ膜／シリコン酸化膜からなるトップ膜の三層で構成されたゲート絶縁膜を用いている点にある。
【０００３】
図７９は従来のＭＯＮＯＳ型ミラービット・フラッシュメモリ（例えば、非特許文献４を参照。）を表す要部切断側面図であり、図に於いて、１はｐ型シリコン基板（図示された部分はｐ型ウエル）、２はシリコン酸化膜からなるトンネル膜、３はシリコン窒化膜からなるトラップ膜、４はシリコン酸化膜からなるトップ膜、５はｎ型ソース、６はｎ型ドレイン、７はｎ型多結晶シリコンからなるゲート、８はシリサイド電極をそれぞれ示している。
【０００４】
図８０は図７９に見られるＭＯＮＯＳ型ミラービット・フラッシュメモリの動作を説明する為の要部切断側面図であり、図７９に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとし、そして、９及び１０は電荷蓄積領域を示している。
【０００５】
このＭＯＮＯＳ型ミラービット・フラッシュメモリは、ｎ型ソース５及びｎ型ドレイン６それぞれのチャネル側端部上方のトラップ膜３に生成される電荷蓄積領域９及び１０に於ける電荷の有無により、トランジスタの閾値電圧がシフトする現象を利用してメモリ作用をさせている。
【０００６】
そして、順方向・逆方向で見た場合のそれぞれのソース端上方のトラップ膜３中に生成される電荷蓄積領域９及び１０を利用することにより、1 つのセルで２ビットの情報を記録することが可能である。
【０００７】
図８１はＭＯＮＯＳ型ミラービット・フラッシュメモリのセルアレイを立体的に表す要部切断斜面図であり、図７９及び図８０に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとし、そして、１１は前記説明したシリコン酸化膜からなるトンネル膜２、シリコン窒化膜からなるトラップ膜３、シリコン酸化膜からなるトップ膜４を積層したものを１層にして表示したゲート絶縁膜を示している。
【０００８】
このＭＯＮＯＳ型ミラービット・フラッシュメモリのセルアレイ（前者）と通常のフローティングゲートＮＡＮＤ型フラッシュメモリのセルアレイ（後者）とを比較すると、前者では、ビット線がゲート幅方向に、そして、ワード線がゲート長方向にそれぞれ延在して形成されている。換言すると、ゲートがソース及びドレイン上に載置された状態に形成されることが特徴的である。
【０００９】
前記説明したＭＯＮＯＳ型ミラービット・フラッシュメモリのように、１つのセルで２ビットの情報を記録するフラッシュメモリとしては、他にも種々とバリエーションが存在する。
【００１０】
図８２はＭＯＮＯＳ型フラッシュメモリの１つであるツイン（ｔｗｉｎ）ＭＯＮＯＳ型フラッシュメモリを表す要部切断側面図であり、図７９乃至図８１に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００１１】
図に於いて、１１はトンネル膜、トラップ膜、トップ膜からなる三層構造のゲート絶縁膜、１２はシリコン酸化膜からなるゲート絶縁膜、１３はｎ型多結晶シリコンからなるゲート、１５はｎ型多結晶シリコンからなるサイドウォール型ゲートをそれぞれ示している。
【００１２】
このツインＭＯＮＯＳ型フラッシュメモリに於いては、ミラービット・フラッシュメモリと同様な手段に依って１つのセルで２ビットの情報を記録することができる。
【００１３】
図８３は図８２に見られるツインＭＯＮＯＳ型フラッシュメモリの動作を説明する為の要部切断側面図であり、図８２に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００１４】
このツインＭＯＮＯＳ型フラッシュメモリは、通常のＭＯＮＯＳ型ミラービット・フラッシュメモリとは異なり、トラップ膜３（図７９を参照。）を含むゲート絶縁膜１１が順方向ソース端、及び、逆方向ソース端（ドレイン端）で分離されていて、その分離されたゲート絶縁膜１１の一方に電荷蓄積領域９、他方に電荷蓄積領域１０が生成される。
【００１５】
図８４はツインＭＯＮＯＳ型フラッシュメモリのセルアレイを立体的に表す要部切断斜面図であり、図８２及び図８３に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００１６】
図８５はＭＯＮＯＳ型フラッシュメモリの一種であるＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリを表す要部切断側面図であり、図７９に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００１７】
図８６は図８５に見られるＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリセルの動作を説明する為の要部切断側面図であり、図８５に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとし、そして、１９は電荷蓄積領域を示している。
【００１８】
このＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリは、ミラービット・フラッシュメモリとは異なり、ｐ型シリコン基板１に於けるチャネル上方に在るトラップ膜３に電荷蓄積領域１９が生成される。
【００１９】
図８７はＭＯＮＯＳ型ＮＡＮＤフラッシュメモリを立体的に表す要部切断斜面図、図８８はＭＯＮＯＳ型ＮＯＲフラッシュメモリを立体的に表す要部切断斜面図であり、図８５及び図８６に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００２０】
ところで、前記説明した何れのＭＯＮＯＳ型フラッシュメモリに於いても、蓄積電荷のチャネル長方向への移動、即ち、マイグレーションに依って、読み出しマージンが縮小されてしまう旨の問題がある。
【００２１】
図８９はマイグレーションに依る読み出しマージンの縮小について考察する為の説明図であり、（Ａ）はＭＯＮＯＳ型フラッシュメモリの要部切断斜面、（Ｂ）はトラップ膜中のビルトインポテンシャルを等高線で表した要部平面、また、図９０はトラップ膜中のビルトインポテンシャルを表す線図であり、図７９及び図８０に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００２２】
図から明らかなように、チャネル長（ゲート長Ｌg ）方向に沿ってポテンシャルの山が存在し、そして、電荷はポテンシャルに従うので、それに依ってマイグレーションが発生する。
【００２３】
図８０について説明したように、ミラービット・フラッシュメモリでは、順方向・逆方向それぞれのソース端上方が電荷蓄積領域９及び１０となるが、例えば、図９０に見られるように、電荷蓄積領域９に於ける電荷の場合、ソース／ドレイン側に流出する一方、ポテンシャルの山を越えた電荷は容易に電荷蓄積領域１０に到達する。即ち、“Ｈ”レベルに在った電荷蓄積領域９の閾値電圧は低下し、“Ｌ”レベルに在った電荷蓄積領域１０の閾値電圧は上昇してしまう。その結果、図９０に見られるように、読み出しマージンは縮小する。
【００２４】
また、読み出しマージンの縮小については、ツインＭＯＮＯＳ型フラッシュメモリに於いても、ミラービット・フラッシュメモリと同様である。但し、ミラービット・フラッシュメモリと異なり、図８３に見られるように、電荷蓄積領域が順方向・逆方向で分離されている為、ポテンシャルの山側にマイグレーションした電荷はゲートに流出する。
【００２５】
更にまた、読み出しマージンの縮小については、ＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリに於いても、ミラービット・フラッシュメモリと同様である。但し、ミラービット・フラッシュメモリと異なり、図８６に見られるように、電荷蓄積領域１９がチャネル上方となる為、電荷はソース／ドレイン両側に流出する。
【非特許文献１】Ｐ，Ｃａｐｐｅｌｌｅｔｔｉ“ＩＥＤＭ２００４  Ｓｈｏｒｔ  Ｃｏｕｒｓｅ：Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ．”
【非特許文献２】ＩＭＥＣ  Ａｎｎｕａｌ  Ｒｅｓｅａｒｃｈ  Ｒｅｖｉｅｗ  Ｍｅｅｔｉｎｇ  資料
【非特許文献３】ＩＭＥＣ  Ｅｘｅｃｕｔｉｖｅ  Ｓｅｍｉｎｏａｒ  ２００５  資料
【非特許文献４】社団法人  電子情報技術産業協会  半導体技術ロードマップ専門委員会「半導体技術ロードマップ専門委員会  平成１５年度報告」第５章  ＷＧ３  ＦＥＰ（フロントエンドプロセス）ｐ．１０５
【非特許文献５】Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．４２（２００３）ｐｐ．５１３５−５１３９，Ｎｏ．８，Ａｕｇｕｓｔ  ２００３
【発明の開示】
【発明が解決しようとする課題】
【００２６】
本発明では、ＭＯＮＯＳ型フラッシュメモリの構造に簡単な改変を加えるのみで、トラップ膜の電荷蓄積領域に蓄積される電荷がマイグレーションすることを抑止し、メモリの読み出しマージン縮小の問題を解消しようとする。
【課題を解決するための手段】
【００２７】
本発明に依るＭＯＮＯＳ型フラッシュメモリに於いては、基板上に形成されたトンネル膜、トラップ膜、トップ膜の三層構造をもつゲート絶縁膜及びチャネルを介して対向するソース、ドレインと、該ゲート絶縁膜上に形成されソース及びドレイン上がｐ型、且つ、チャネル上がｎ型であってチャネル長方向にｐｎｐ構造を成すゲート電極と、該ｐｎｐ構造のゲート電極上に形成された金属電極とを備えてなることが基本になっている。
【発明の効果】
【００２８】
前記手段を採ることに依り、ソースのチャネル側端上方のトラップ膜中にポテンシャルの谷が生成され、蓄積電荷はポテンシャルの谷に収斂し、チャネル長方向にマイグレーションすることはない。そして、該ポテンシャルの谷は、容易に位置制御することができるので、電荷書き込み位置を制御できることになる。従って、本発明に依るメモリは、従来のメモリに比較し、記憶保持期間が長く、高速の書き込み／消去が可能であり、消費電力は低く、書換え可能回数は多くなる。
【発明を実施するための最良の形態】
【００２９】
図１は本発明に依る基本的なＭＯＮＯＳ型フラッシュメモリを説明する為の要部切断側面図、図２は図１に見られるＭＯＮＯＳ型ミラービット・フラッシュメモリの要部切断斜面図であり、図７９及び図８０に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００３０】
図１並びに図２に見られるＭＯＮＯＳ型フラッシュメモリが図７９及び図８０に見られる従来のＭＯＮＯＳ型フラッシュメモリと相違するところは、トンネル膜２、トラップ膜３、トップ膜４からなるゲート絶縁膜１１上に形成された多結晶シリコン膜にｎ型ソース５上ではｐ型ゲート電極２２、チャネル上ではｎ型ゲート電極２４、ｎ型ドレイン６上ではｐ型ゲート電極２３が作り込まれてゲート電極２１Ｇを成している点にある。尚、２８はシリサイド電極を示している。
【００３１】
図３は図１及び図２について説明したＭＯＮＯＳ型フラッシュメモリとはゲート電極の構成を異にするＭＯＮＯＳ型フラッシュメモリを説明する為の要部切断斜面図、図４は図３に見られるＭＯＮＯＳ型フラッシュメモリの要部切断斜面図であり、図１及び図２に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００３２】
図３及び図４に見られるＭＯＮＯＳ型フラッシュメモリが図１及び図２に見られるＭＯＮＯＳ型フラッシュメモリと相違するところは、図１及び図２に見られるゲート電極２１Ｇのうち、チャネル上に在るｎ型ゲート電極２４とされていた部分が更に三分割されてｎ型ゲート電極２５、ｐ型ゲート電極２６、ｎ型ゲート電極２７となっていることである。
【００３３】
図５は図１及び図２について説明したＭＯＮＯＳ型フラッシュメモリのトラップ膜３面内に於けるチャネル長方向のビルトインポテンシャルを表す線図であり、図からすると、ｎ型ゲート電極２４がｐ型ゲート電極２２及び２３で挟まれたｐｎｐ構造に依って、電荷蓄積領域９及び１０の側方、即ち、ｎ型ソース５上及びｎ型ドレイン６上のトラップ膜３面内のビルトインポテンシャルは上昇し、従って、ポテンシャルの谷が生成され、その谷に電荷が収斂されるので、電荷がソース５又はドレイン６にマイグレーションすることが抑制されるであろうことを窺知できる。尚、前記ポテンシャルの谷が生成される位置は、ソース５及びドレイン６とゲート電極との位置関係を調整することで制御することができる。
【００３４】
図６は図３及び図４について説明したＭＯＮＯＳ型フラッシュメモリのトラップ膜面内に於けるチャネル長方向のビルトインポテンシャルを表す線図であり、図からすると、ｐ（ｎｐｎ）ｐ構造に依って、電荷蓄積領域９及び１０の間、即ち、ソース５上とドレイン６上の間、即ち、チャネル上のトラップ膜面内のビルトインポテンシャルは上昇し、従って、ポテンシャルの谷が生成され、その谷に電荷が収斂されるので、電荷がソース或いはドレインにマイグレーションすることが抑制されるのは云うまでもなく、電荷蓄積領域９と電荷蓄積領域１０との間にマイグレーションが起こることも抑止できる。
【００３５】
本発明に依るＭＯＮＯＳ型フラッシュメモリについては、前記説明したところを基本として、様々な改変を加えたものを実現することができるので、以下、図を参照しつつ、各実施例を作製するプロセスと共に説明する。
【実施例１】
【００３６】
図７乃至図１２は実施例１のＭＯＮＯＳ型フラッシュメモリ、即ち、図１及び図２について説明したゲート電極が横方向ｐｎｐ接合構造になっているＭＯＮＯＳ型フラッシュメモリを作製するプロセスを説明する為の工程要所に於けるメモリの要部切断側面図である。尚、この場合、使用するイオン注入マスクは２枚である。
【００３７】
図７参照
（１）  ｐ型ウエルが形成されたシリコン基板１を用意し、ＣＶＤ法を適用することに依り、シリコン基板１上にシリコン酸化膜からなるトンネル膜２、シリコン窒化膜からなるトラップ膜３、シリコン酸化膜からなるトップ膜４の三層構造のゲート絶縁膜１１を形成する。
【００３８】
図８参照
（２）  チャネル長と同じ長さ（幅）をもつダミーゲートＤを作製してから、イオン注入法を適用し、ｎ型ソース５及びｎ型ドレイン６を形成する。
【００３９】
図９参照
（３）  ダミーゲートＤを除去してから、ＣＶＤ法を適用することに依り、ゲート電極となるべき多結晶シリコン膜２１を成膜する。
【００４０】
図１０参照
（４）  チャネル上方の多結晶シリコン膜２１を覆うｎ型予定領域（或いはｎ型領域）保護マスク２９を形成してから、イオン注入法を適用することに依り、イオンの打ち込みを行なってｐ型ゲート電極２２及びｐ型ゲート電極２３を形成する。
【００４１】
図１１参照
（５）  保護マスク２９を除去し、改めてｐ型ゲート電極２２及び２３上を覆うｐ型領域（或いはｐ型予定領域）保護マスク３０を形成してから、イオン注入法を適用することに依り、イオンの打ち込みを行なってｎ型ゲート電極２４を形成する。尚、ゲート電極全体を記号２１Ｇで表示する。
【００４２】
図１２参照
（６）  通常の技法、例えば一部にシリコン下地を表出させたマスク膜の形成、例えば高融点金属膜の形成、高融点金属膜と下地シリコンとを熱処理反応させることに依るシリサイドの生成、未反応高融点金属膜及びマスク膜の除去を行なってシリサイド電極２８を形成する。
【００４３】
（７）  シリサイド電極２８をマスクとし、メサエッチングを行なってゲート電極２１Ｇの形成、ゲート絶縁膜１１のメサ化を行なう。尚、完成したメサについては図２を参照されると良い。
【実施例２】
【００４４】
図１３乃至図１５は実施例２であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図であり、図１及び２、図７乃至図１２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００４５】
図１３参照
（１）  実施例１と同じ工程を経て、ｐ型ゲート電極２２及びｐ型ゲート電極２３を形成するまでの工程を終了する。尚、実施例２の場合、使用するイオン注入マスクは１枚である。
（２）マスク２９、ｐ型ゲート電極２２、ｐ型ゲート電極２３を含めた全面を覆うマスク３０を形成する。
【００４６】
図１４参照
（３）  エッチバック法或いはＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法などを適用することに依り、ｎ型ゲート電極２４の形成予定部分を覆うマスク２９が表出されるまでマスク３０の削減を行なう。
【００４７】
図１５参照
（４）  表出されたマスク２９を除去してから、イオン注入法を適用することに依り、イオンの打ち込みを行なってｎ型ゲート電極２４を形成する。
【００４８】
（５）  この後、実施例１と同様な工程を経て、シリサイド電極の形成、メサエッチングを行なって完成する。
【実施例３】
【００４９】
図１６乃至図１８は実施例３であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図であり、図１及び２、図７乃至図１５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００５０】
図１６参照
（１）  実施例１と同じ工程を経て、ダミーゲートＤを形成するまでの工程を終了する。
尚、実施例３はゲート電極にメタルを用いることに特徴がある。
（２）  ダミーゲートＤ上を含めて全面にゲート電極の一部となるべきｐ型多結晶シリコン膜２１Ｐを形成する。
【００５１】
図１７参照
（３）  エッチバック法或いはＣＭＰ法などを適用することに依り、ダミーゲートＤが表出されるまでｐ型多結晶シリコン膜２１Ｐの削減を行ない、ｐ型ゲート電極２２及びｐ型ゲート電極２３を形成する。
【００５２】
図１８参照
（４）  ダミーゲートＤ上を含めて全面にＳｉＯ2 などからなる絶縁膜を形成する。
（５）  フォトリソグラフィ法及び異方性エッチング法を適用することに依り、前記絶縁膜のエッチングを行い、ダミーゲートＤ、ｐ型ゲート電極２２、ｐ型ゲート電極２３に達し、Ｗｇ方向（図７９を参照。）に分離された溝を形成する。
（６）  選択エッチング法を適用することに依り、ダミーゲートＤを除去した後、ダマシン法などを適用することに依り、前記溝を含めて全面にメタル膜を形成する。
（７）  エッチバック法、又は、ＣＭＰ法を適用することに依り、絶縁膜が表出されるまでメタル膜の削減を行って、Ｗｇ方向に分離されたメタルゲート電極３１を形成する。
【００５３】
上記（４）乃至（７）の工程は、他の工程に代替することができるので、次に、それについて説明する。
（４Ａ）  ダミーゲートＤを除去した後、ｐ型ゲート電極２２及び２３上を含めて全面に例えばＳｉＯ2 からなる絶縁膜を形成する。
（５Ａ）  フォトリソグラフィ法、異方性エッチング法、選択エッチング法を適用することに依り、前記絶縁膜のエッチングを行い、トップ膜４、ｐ型ゲート電極２２、ｐ型ゲート電極２３に達し、Ｗｇ方向（図７９を参照。）に分離された溝を形成する。
（６Ａ）  ダマシン法を適用することに依り、溝を含めて全面にメタル膜を形成する。
（７Ａ）  エッチバック法、又は、ＣＭＰ法を適用することに依り、絶縁膜が表出されるまでメタル膜の削減を行って、Ｗｇ方向に分離されたメタルゲート電極３１を形成する。
【実施例４】
【００５４】
図１９乃至図２２は実施例４であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図であり、図１及び２、図７乃至図１８に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００５５】
図１９参照
（１）  実施例１と同じ工程を経て、ソース５及びドレイン６を形成するまでの工程を終了する。但し、ソース５及びドレイン６を形成する為のイオン注入のマスクがダミーゲートＤであるか、ｎ型ゲート電極２４であるかの違いがあるのみで、その他は殆ど同じである。
（２）  通常のＭＯＳトランジスタを作製する場合と全く同じ手段を採って、ｎ型ゲート電極２４、ソース５、ドレイン６をセルフ・アライメントで形成する。
【００５６】
図２０参照
（３）  ｎ型ゲート電極２４上を含む全面にｐ型多結晶シリコン膜２１Ｐを成長させる。
【００５７】
図２１参照
（４）  エッチバック法或いはＣＭＰ法などを適用することに依り、ｎ型ゲート電極２４が表出されるまでｐ型多結晶シリコン膜２１Ｐの削減を行なってｐ型ゲート電極２２及び２３を形成する。
【００５８】
図２２参照
（５）  この後、実施例１と同様な工程を経て、シリサイド電極２８の形成、メサエッチングを行なって完成する。
【実施例５】
【００５９】
実施例５は、図３及び図４について説明したｐ（ｎｐｎ）ｐ接合構造のゲート電極をもつフラッシュメモリの例である。
【００６０】
図２３乃至図２５は実施例５であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図であり、図１及び２、図７乃至図２２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。尚、ｐ型シリコン基板１から始まって、ゲート電極となるべき多結晶シリコン膜２１に於けるｎ型ゲート電極形成予定部分を覆うマスク２９を形成するまでの工程は実施例１の場合と同じであるから省略し、次の工程から説明する。尚、ここで、使用するイオン注入マスクは２枚である。
【００６１】
図２３参照
（１）  イオン注入法を適用することに依り、イオンの打ち込みを行ない、ｐ型ゲート電極２２、ｐ型ゲート電極２６、ｐ型ゲート電極２３を形成する。
【００６２】
図２４参照
（２）  マスク２９を除去し、改めてｐ型ゲート電極２２、ｐ型ゲート電極２６、ｐ型ゲート電極２３上を覆うマスク３０を形成してから、イオン注入法を適用することに依り、イオンの打ち込みを行なってｎ型ゲート電極２５及びｎ型ゲート電極２７を形成する。
【００６３】
図２５参照
（３）  マスク３０を除去してから、実施例１と同様な工程を経て、シリサイド電極２８の形成、メサエッチングを行なって完成する。
【実施例６】
【００６４】
図２６乃至図２８は実施例６であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図であり、図１及び２、図７乃至図２５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００６５】
実施例６の場合、ｐ型シリコン基板１から始まり、ゲート電極となる多結晶シリコン膜２１を覆うマスク２９を形成し、イオン注入を行なってｐ型ゲート電極２２、ｐ型ゲート電極２６、ｐ型ゲート電極２３を形成する迄の工程は実施例５と同じであるから省略し、その次の工程から説明する。尚、実施例６の場合、使用するイオン注入マスクは１枚である。
【００６６】
図２６参照
（１）  マスク２９、ｐ型ゲート電極２２、ｐ型ゲート電極２６、ｐ型ゲート電極２３を含めた全面を覆うマスク３０を形成する。
【００６７】
図２７参照
（２）  エッチバック法或いはＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法などを適用することに依り、ｎ型ゲート電極の形成予定部分を覆うマスク２９が表出されるまでマスク３０の削減を行なう。
【００６８】
図２８参照
（３）  表出されたマスク２９を除去して多結晶シリコン膜２１を表出させてから、イオン注入法を適用することに依り、イオンの打ち込みを行なってｎ型ゲート電極２５及びｎ型ゲート電極２７を形成する。
【００６９】
（４）  この後、マスク３０を除去してから、実施例１と同様な工程を経て、シリサイド電極２８の形成、メサエッチングを行なって完成する。
【実施例７】
【００７０】
図２９乃至図３２は実施例７であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図であり、図１及び２、図７乃至図２８に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００７１】
実施例７は、サイドウォール型と呼ばれ、ｐ型シリコン基板１から始まりダミーゲートＤを形成するまでの工程は、実施例１或いは実施例３の工程と同じであるから省略し、その次の工程から説明する。
【００７２】
図２９参照
（１）  ゲート絶縁膜１１及びダミーゲートＤを含む全面にｎ型多結晶シリコン膜を堆積し、異方性エッチングを行って、ダミーゲートＤの側壁にｎ型多結晶シリコンからなるサイドウォール状のｎ型ゲート電極２５Ｗ及びｎ型ゲート電極２７Ｗを形成する。
【００７３】
図３０参照
（２）  ダミーゲートＤを除去した後、サイドウォール状のｎ型ゲート電極２５Ｗ及びｎ型ゲート電極２７Ｗが充分に埋め込まれる程度の厚さのｐ型多結晶シリコン膜２１Ｐを成膜する。
【００７４】
図３１参照
（３）  エッチバック法或いはＣＭＰ法などを適宜選択して適用し、サイドウォール状のｎ型ゲート電極２５Ｗ及びｎ型ゲート電極２７Ｗの頂面が表出されるまでｐ型多結晶シリコン膜２１Ｐの削減を行う。この工程を経ることで、ｐ型ゲート電極２２、ｐ型ゲート電極２６、ｐ型ゲート電極２３が形成されてｐ（ｎｐｎ）ｐ構造が実現される。
【００７５】
図３２参照
（４）  この後、実施例１と同様な工程を経ることで、各ゲート電極表面上にシリサイド電極２８を形成するなどして完成する。
【実施例８】
【００７６】
図３３乃至図３６は実施例８であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図であり、図１及び２、図７乃至図３２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００７７】
実施例８は、埋め込みサイドウォール型と呼ばれ、ｐ型シリコン基板１上にトンネル膜２、トラップ膜３、トップ膜４からなる３層構造のゲート絶縁膜１１を形成するまでの工程は実施例１と同じであるから省略し、その次の工程から説明する。
【００７８】
図３３参照
（１）  ゲート絶縁膜１１上にｐ型多結晶シリコン膜を成長させ、その上にゲートパターンのマスク３０を形成し、前記ｐ型多結晶シリコン膜のパターニングを行ってｐ型ゲート電極２６を形成する。
【００７９】
（２）  イオン注入法を適用することに依り、ｐ型シリコン基板１に不純物イオンの打ち込みを行って、ｎ型ソース５及びｎ型ドレイン６を形成する。
【００８０】
図３４参照
（３）  マスク２９を除去し、ｎ型多結晶シリコン膜を全面に成膜し、そのｎ型多結晶シリコン膜を異方性エッチングしてｐ型ゲート電極２６の側壁にサイドウォール状のｎ型ゲート電極２５Ｗ及びｎ型ゲート電極２７Ｗを形成する。
【００８１】
図３５参照
（４）  全面にｐ型多結晶シリコン膜２１Ｐを成長させて、ｎ型ゲート電極２５Ｗ、ｐ型ゲート電極２６、ｎ型ゲート電極２７Ｗの埋め込みを行う。
【００８２】
図３６参照
（５）  エッチバック法、或いは、ＣＭＰ法を適宜に選択適用してｐ型多結晶シリコン膜２１Ｐの削減を行い、サイドウォール状のｎ型ゲート電極２５Ｗ、ｐ型ゲート電極２６、ｎ型ゲート電極２７Ｗの頂面を表出させる。この工程を経ることで、ｐ型ゲート電極２２及びｐ型ゲート電極２３が形成される。
【００８３】
（６）  この後、実施例１と同様な工程を経ることで、各ゲート電極表面上にシリサイド電極の形成などを行って完成する。
【実施例９】
【００８４】
図３７乃至図３９は実施例９であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図であり、図１及び２、図７乃至図３６に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００８５】
図３７参照
（１）  実施例１と同じ工程を経て、トンネル膜２、トラップ膜３、トップ膜４からなる三層構造のゲート絶縁膜１１を形成する。
【００８６】
（２）  ｐ型多結晶シリコン膜を形成し、その表面にマスク３０を作製し、前記ｐ型多結晶シリコン膜のパターニングを行ってｐ型ゲート電極２６を形成する。
【００８７】
（３）  プラズマ・ドーピング法を適用することに依り、ｐ型ゲート電極２６の側壁をｎ型化してｎ型ゲート電極２５及びｎ型ゲート電極２７を形成する。
【００８８】
図３８参照
（４）  マスク３０を除去してから、全面にｐ型多結晶シリコン膜２１Ｐを形成してｎ型ゲート電極２５、ｐ型ゲート電極２６、ｎ型ゲート電極２７の埋め込みを行う。
【００８９】
図３９参照
（５）  エッチバック法、或いは、ＣＭＰ法を適宜に選択して適用し、ｐ型多結晶シリコン膜２１Ｐの削減を行って、ｎ型ゲート電極２５、ｐ型ゲート電極２６、ｎ型ゲート電極２７を表出させる。この工程を経ることで、ｐ型ゲート電極２２及び２３が同時に形成される。
【００９０】
（６）  この後、実施例１と同様な工程を経て、各ゲート電極の表面上にシリサイド電極の形成などを行って完成する。
【実施例１０】
【００９１】
図４０乃至図４３は実施例１０であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図、また、図４４は図４３に見られるＭＯＮＯＳ型フラッシュメモリの要部切断斜面図であり、図１及び２、図７乃至図３９に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００９２】
図４０参照
（１）  実施例１と同じ工程を経て、トンネル膜２、トラップ膜３、トップ膜４からなる三層構造のゲート絶縁膜１１を形成する。尚、実施例１０は、側壁シリサイド型と呼ばれる。
【００９３】
（２）  ｐ型多結晶シリコン膜を成膜し、マスク３０を形成し、ｐ型多結晶シリコン膜のパターニングを行ってｐ型ゲート電極２６を形成する。
【００９４】
（３）  マスク３０が存在する状態で不純物イオンの注入を行い、ｎ型ソース５及びｎ型ドレイン６を形成する。
【００９５】
（４）  メタル膜３５を堆積してから熱処理を行って、ｐ型ゲート電極２６の側壁にシリサイドからなるゲート電極２５Ｃ及び２７Ｃを形成する。尚、メタル膜３５はＷ、Ｃｏ、Ｐｔ、Ｎｉから選択され、要は、熱処理でＳｉと反応してシリサイドを成すものであれば良い。
【００９６】
図４１参照
（５）  マスク３０を除去し、ｐ型多結晶シリコン膜２１Ｐを形成してシリサイドからなるゲート電極２５Ｃ、ｐ型ゲート電極２６、シリサイドからなるゲート電極２７Ｃの埋め込みを行う。
【００９７】
図４２参照
（６）  エッチバック法、或いは、ＣＭＰ法を適宜に選択して適用し、ｐ型多結晶シリコン膜２１Ｐの削減を行い、シリサイドからなるゲート電極２５Ｃ、ｐ型ゲート電極２６、シリサイドからなるゲート電極２７Ｃの頂面を表出させる。この工程を経ることで、ｐ型ゲート電極２２及びｐ型ゲート電極２３が同時に形成される。
【００９８】
図４３及び図４４参照
（７）  この後、実施例１と同様な工程を経て、シリサイド電極２８の形成などを行って完成する。
【００９９】
以上説明した各実施例に於いて、図５及び図６について説明したポテンシャルの谷の位置制御、即ち、ソース／ドレインのチャネル側端とゲート電極に於けるｐｎｐ又はｐ（ｎｐｎ）ｐとの位置調整について説明する。
【０１００】
各実施例中、イオン注入マスクを用いｐｎを打ち分けてゲート電極を形成するものについては、マスクの位置合わせに依って調整可能であり、それ以外のものについては、ソース／ドレイン形成後の段階で、ゲート部分をエッチングする、或いは、ゲート部分にサイドウォールを付加する、などの手段を採ることができる。それ等の手段について、以下、具体的に説明する。
【０１０１】
図４５乃至図４８は実施例３又は実施例７のＭＯＮＯＳ型フラッシュメモリに於いて、ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を、ｐｎｐ構造のｎ型部分或いはｐ（ｐｎｐ）ｐ構造のｐ型部分の長さを短くすることに依って調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【０１０２】
図４９乃至図５１は実施例４のＭＯＮＯＳ型フラッシュメモリに於いて、ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐとの位置を、ｐｎｐ構造のｎ型部分の長さを短くすることに依って調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【０１０３】
図５２乃至図５６は実施例８又は実施例９又は実施例１０のＭＯＮＯＳ型フラッシュメモリに於いて、ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を、ｐ（ｐｎｐ）ｐ構造のｐ型部分の長さを短くすることに依って調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【０１０４】
上記した図４５乃至図５６を参照して説明する調整の仕方については、各実施例で共通する点が存在するので、以下、それ等をまとめて説明する。
【０１０５】
図４５（実施例３及び実施例７に対応）、図４９（実施例４に対応）、図５２（実施例８、実施例９、実施例１０に対応）を参照。
（１）
実施例３及び実施例７の場合、ダミーゲートＤを形成する迄の工程を終了する。実施例４の場合、ｎ型ゲート電極２４の形成とソース５、ドレイン６をセルフアライメントで形成する迄の工程を終了する。実施例８、実施例９、実施例１０の場合、イオン注入法を適用することに依り、ｎ型ソース５及びｎ型ドレイン６を形成する迄の工程を終了する。
【０１０６】
図４６（実施例３及び実施例７に対応）、図５０（実施例４に対応）、図５３（実施例８、実施例９、実施例１０に対応）を参照。
（２）
上記各実施例の何れに於いても等方性エッチングを実施する。実施例３及び実施例７の場合、ダミーゲートＤを縮小する。実施例４の場合、ｎ型ゲート電極２４を縮小する。実施例８、実施例９、実施例１０の場合、ｐ型ゲート電極２６を縮小する。
【０１０７】
図４７、図４８（実施例３及び実施例７に対応）、図５１（実施例４に対応）、図５４（実施例８に対応）、図５５（実施例９に対応）、図５６（実施例１０に対応）を参照。
（３）
実施例３及び実施例７の場合、ダミーゲートＤを縮小した以後の工程を実施することで中央のｎ型部分或いはｐ型部分が短くなった構造が実現される。実施例４の場合、ｎ型ゲート電極２４、ｎ型ソース５、ｎ型ドレイン６を形成して以後の工程を実施することで中央のｎ型部分が短くなった構造が実現される。実施例８乃至実施例１０の場合、ｎ型ソース５、ｎ型ドレイン６を形成して以後の工程を実施することで中央のｐ型部分が短くなった構造が実現される。
【０１０８】
図５７乃至図６１は実施例３又は実施例７のＭＯＮＯＳ型フラッシュメモリに於いて、ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を、ｐｎｐ構造のｎ型部分或いはｐ（ｐｎｐ）ｐ構造のｐ型部分の長さを長くすることに依って調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【０１０９】
図６２乃至図６５は実施例４のＭＯＮＯＳ型フラッシュメモリに於いて、ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐとの位置を、ｐｎｐ構造のｎ型部分の長さを長くすることに依って調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【０１１０】
図６６乃至図７１は実施例８又は実施例９又は実施例１０のＭＯＮＯＳ型フラッシュメモリに於いて、ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を、ｐ（ｐｎｐ）ｐ構造のｐ型部分の長さを長くすることに依って調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【０１１１】
上記した図５７乃至図７１を参照して説明する調整の仕方については、この場合に於いても、各実施例で共通する点が存在するので、以下、それ等をまとめて説明する。
【０１１２】
図５７（実施例３及び実施例７に対応）、図６２（実施例４に対応）、図６６（実施例８、実施例９、実施例１０に対応）を参照。
（１）
実施例３及び実施例７の場合、ダミーゲートＤを形成する迄の工程を終了する。実施例４の場合、ｎ型ゲート電極２４の形成とソース５、ドレイン６をセルフアライメントで形成する迄の工程を終了する。実施例８、実施例９、実施例１０の場合、イオン注入法を適用することに依り、ｎ型ソース５及びｎ型ドレイン６を形成する迄の工程を終了する。
【０１１３】
図５８及び図５９（実施例３及び実施例７に対応）、図６３及び図６４（実施例４に対応）、図６７及び図６８（実施例８、実施例９、実施例１０に対応）を参照。
（２）
実施例３及び実施例７の場合、ゲート絶縁膜１１及びダミーゲートＤを含む全面にダミーゲートＤと同質のダミーゲートＤ２を堆積し、異方性エッチングを行って、ダミーゲートＤの側壁にダミーゲートＤ２からなるサイドウォールを形成する。実施例４の場合、ゲート絶縁膜１１及びｎ型ゲート電極２４を含む全面にｎ型多結晶シリコン膜２１Ｎを堆積し、異方性エッチングを行って、ｎ型ゲート電極２４の側壁にｎ型多結晶シリコン膜２１Ｎからなるサイドウォールを形成する。実施例８、実施例９、実施例１０の場合、ゲート絶縁膜１１及びｐ型ゲート電極２６を含む全面にｐ型多結晶シリコン膜２１Ｐを堆積し、異方性エッチングを行って、ｐ型ゲート電極２６の側壁にｐ型多結晶シリコン膜２１Ｐからなるサイドウォールを形成する。
【０１１４】
図６０及び図６１（実施例３、実施例７に対応）、図６５（実施例４に対応）、図６９（実施例８に対応）、図７０（実施例９に対応）、図７１（実施例１０に対応）を参照。
（３）
実施例３及び実施例７の場合、ダミーゲートＤを拡大した以後の工程を実施することで中央のｎ型部分或いはｐ型部分が長くなった構造が実現される。実施例４の場合、ｎ型ゲート電極２４、ｎ型ソース５、ｎ型ドレイン６を形成して以後の工程を実施することで中央のｎ型部分が長くなった構造が実現される。実施例８乃至実施例１０の場合、ｎ型ソース５、ｎ型ドレイン６を形成して以後の工程を実施することで中央のｐ型部分が長くなった構造が実現される。
【０１１５】
以上説明した各実施例は、ＭＯＮＯＳ型ミラービット・フラッシュメモリに関して説明したのであるが、本発明はＭＯＮＯＳ型非ミラービット・フラッシュメモリに応用することもできるので、以下、それについて説明する。
【０１１６】
図７２及び図７３は本発明を応用したＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリを表す要部切断側面図であり、図８５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【０１１７】
図７２に見られるＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリが図８５について説明した従来のＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリと相違するところは、負に帯電した絶縁膜２５ＷＮ及び２７ＷＮ、即ち、負の固定電荷をもつ絶縁膜をサイドウォールとして用いているところにあり、図１に見られるｐｎｐ構造のゲート電極に於けるｐ型ゲート電極２２及び２３と同じ効果を奏する。
【０１１８】
図７３に見られるＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリは、図７２について説明したＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリから派生したものであって、従来のＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリを作製するプロセスに於いて、ソース及びドレイン上に在るＯＮＯゲート絶縁膜１１のエッチングを行うに際し、ｎ型ゲート電極形成時のエッチングに続いてエッチングした場合には図７２に見られる構造となり、サイドウォール形成時のエッチングに続いてエッチングした場合には図７３の構造となるものである。
【０１１９】
負に帯電した絶縁膜としてはＡｌ2 Ｏ3 膜が知られている（例えば、非特許文献４を参照。）。また、ＳｉＮ膜は、成膜条件に依って正にも負にも帯電することが知られている（例えば、非特許文献５を参照。）。これ等の膜をサイドウォール状に形成することで、図７２及び図７３の構造は容易に実現される。
【０１２０】
図７４は図７２について説明したＭＯＮＯＳ型ＮＡＮＤフラッシュメモリを立体的に表す要部切断斜面図、図７５は図７２について説明したＭＯＮＯＳ型ＮＯＲフラッシュメモリを立体的に表す要部切断斜面図であり、図７２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【０１２１】
図７６及び図７７は本発明を応用したツインＭＯＮＯＳ型フラッシュメモリを表す要部切断側面図であり、図８２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【０１２２】
図７６に見られるツインＭＯＮＯＳ型フラッシュメモリが、図８２に見られる従来のツインＭＯＮＯＳ型フラッシュメモリと相違するところは、サイドウォール型ゲート１５が多結晶シリコンで構成されている点に有る。ソース及びドレイン上に位置したサイドウォール状ｐ型ゲート電極２２Ｗ及び２３Ｗが図１に見られるｐｎｐ構造のゲート電極に於けるｐ型ゲート電極２２及び２３と同じ効果を奏する。
【０１２３】
図７６に見られるツインＭＯＮＯＳ型フラッシュメモリは、通常のＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリを作製するプロセスに於いて、サイドウォール状ゲート電極の形成時にｉ或いはｎの多結晶シリコンではなく、ｐ型多結晶シリコンを用いることで容易に実現することができる。
【０１２４】
図７７に見られるツインＭＯＮＯＳ型フラッシュメモリは、図７６について説明したツインＭＯＮＯＳ型フラッシュメモリから派生したものであって、図７６のツインＭＯＮＯＳ型フラッシュメモリを作製するプロセスに於いて、
（１）  ゲート絶縁膜形成時に於いて、ＳｉＯ2 膜の代わりにＯＮＯ膜を形成する。
（２）  ソース及びドレイン上のＯＮＯ膜のエッチングは、サイドウォール状ゲート電極      を形成するエッチングに続いて実施する。
（３）  サイドウォール状ゲート電極となるｐ型多結晶シリコンの堆積前、熱酸化或いは      ＣＶＤ等に依ってｎ型ゲート電極の側面に絶縁膜を形成する。
の加工を行うことで図示の構造を得ることができる。
【０１２５】
図７８は図７６について説明したツインＭＯＮＯＳ型フラッシュメモリを立体的に表す要部切断斜面図であり、図８２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【０１２６】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。
【０１２７】
（付記１）
基板上に形成されたトンネル膜、トラップ膜、トップ膜の三層構造をもつゲート絶縁膜及びチャネルを介して対向するソース、ドレインと、
該ゲート絶縁膜上に形成されソース及びドレイン上がｐ型、且つ、チャネル上がｎ型であってチャネル長方向にｐｎｐ構造を成すゲート電極と、
該ｐｎｐ構造のゲート電極上に形成された金属電極と
を備えてなることを特徴とするＭＯＮＯＳ型フラッシュメモリ。
【０１２８】
（付記２）
チャネル上のｎ型がｎｐｎ型に代替されてｐ（ｎｐｎ）ｐ構造を成すゲート電極
を備えてなることを特徴とする（付記１）記載のＭＯＮＯＳ型フラッシュメモリ。
【０１２９】
（付記３）
ｎ型部分とｐ型部分の導電型をそれぞれ逆転してなること
を特徴とする（付記１）或いは（付記２）記載のＭＯＮＯＳ型フラッシュメモリ。
【０１３０】
（付記４）
ｎ型部分を仕事関数が小さい金属、ｐ型部分を仕事関数が大きい金属にそれぞれ代替してなるゲート電極
を備えてなることを特徴とする（付記１）或いは（付記２）記載のＭＯＮＯＳ型フラッシュメモリ。
【０１３１】
（付記５）
０％以上のｎ型部分を０≧に帯電した絶縁体、及び、０％以上のｐ型部分を０≦に帯電した絶縁体に代替したゲート電極
を備えてなることを特徴とする（付記１）或いは（付記２）の記載のＭＯＮＯＳ型フラッシュメモリ。
【０１３２】
（付記６）
三層構造のゲート絶縁膜が、ソース及びドレイン上の０％以上の部分を０≦、チャネル上の０％以上の部分を０≧に帯電させたものであること
を特徴とする（付記１）記載のＭＯＮＯＳ型フラッシュメモリ。
【０１３３】
（付記７）
三層構造のゲート絶縁膜が、ソース及びドレイン上の０％以上の部分を０≦、チャネル上の０％以上の部分をゲート長方向に0 ≧、0 ≦、0 ≧に帯電させたものであること
を特徴とする（付記２）記載のＭＯＮＯＳ型型フラッシュメモリ。
【０１３４】
（付記８）
ｎ型部分とｐ型部分との間にi 膜もしくは絶縁体膜を介在させてなること
を特徴とする（付記１）或いは（付記２）記載のＭＯＮＯＳ型フラッシュメモリ。
【図面の簡単な説明】
【０１３５】
【図１】本発明に依る基本的なＭＯＮＯＳ型フラッシュメモリを説明する為の要部切断側面図である。
【図２】図１に見られるＭＯＮＯＳ型フラッシュメモリの要部切断斜面図である。
【図３】ゲート電極の構成を異にするＭＯＮＯＳ型フラッシュメモリを説明する為の要部切断斜面図である。
【図４】図３に見られるＭＯＮＯＳ型フラッシュメモリの要部切断斜面図である。
【図５】図１及び図２について説明したＭＯＮＯＳ型フラッシュメモリのトラップ膜面内に於けるチャネル長方向のビルトインポテンシャルを表す線図である。
【図６】図３及び図４について説明したＭＯＮＯＳ型フラッシュメモリのトラップ膜面内に於けるチャネル長方向のビルトインポテンシャルを表す線図である。
【図７】実施例１のＭＯＮＯＳ型フラッシュメモリを作製するプロセスを説明する為の工程要所に於けるメモリの要部切断側面図である。
【図８】実施例１のＭＯＮＯＳ型フラッシュメモリを作製するプロセスを説明する為の工程要所に於けるメモリの要部切断側面図である。
【図９】実施例１のＭＯＮＯＳ型フラッシュメモリを作製するプロセスを説明する為の工程要所に於けるメモリの要部切断側面図である。
【図１０】実施例１のＭＯＮＯＳ型フラッシュメモリを作製するプロセスを説明する為の工程要所に於けるメモリの要部切断側面図である。
【図１１】実施例１のＭＯＮＯＳ型フラッシュメモリを作製するプロセスを説明する為の工程要所に於けるメモリの要部切断側面図である。
【図１２】実施例１のＭＯＮＯＳ型フラッシュメモリを作製するプロセスを説明する為の工程要所に於けるメモリの要部切断側面図である。
【図１３】実施例２であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図１４】実施例２であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図１５】実施例２であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図１６】実施例３であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図１７】実施例３であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図１８】実施例３であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図１９】実施例４であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２０】実施例４であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２１】実施例４であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２２】実施例４であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２３】実施例５であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２４】実施例５であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２５】実施例５であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２６】実施例６であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２７】実施例６であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２８】実施例６であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図２９】実施例７であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３０】実施例７であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３１】実施例７であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３２】実施例７であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３３】実施例８であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３４】実施例８であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３５】実施例８であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３６】実施例８であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３７】実施例９であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３８】実施例９であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図３９】実施例９であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図であり、
【図４０】実施例１０であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図４１】実施例１０であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図４２】実施例１０であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図４３】実施例１０であるＭＯＮＯＳ型フラッシュメモリを製造する工程を説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図４４】図４３に示したＭＯＮＯＳ型フラッシュメモリの要部切断斜面図である。
【図４５】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図４６】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図４７】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図４８】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図４９】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５０】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５１】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５２】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５３】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５４】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５５】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５６】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５７】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５８】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図５９】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６０】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６１】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐ或いはｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６２】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６３】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６４】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６５】ソース及びドレインのチャネル側端とゲート電極に於けるｐｎｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６６】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６７】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６８】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図６９】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図７０】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図７１】ソース及びドレインのチャネル側端とゲート電極に於けるｐ（ｐｎｐ）ｐとの位置を調整するプロセスを説明する為の工程要所に於けるメモリを表す要部切断側面図である。
【図７２】本発明を応用したＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリを表す要部切断側面図である。
【図７３】本発明を応用したＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリを表す要部切断側面図である。
【図７４】図７２について説明したＭＯＮＯＳ型ＮＡＮＤフラッシュメモリを立体的に表す要部切断斜面図である。
【図７５】図７２について説明したＭＯＮＯＳ型ＮＯＲフラッシュメモリを立体的に表す要部切断斜面図である。
【図７６】ツインＭＯＮＯＳ型フラッシュメモリを表す要部切断側面図である。
【図７７】ツインＭＯＮＯＳ型フラッシュメモリを表す要部切断側面図である。
【図７８】図７６について説明したツインＭＯＮＯＳ型フラッシュメモリを立体的に表す要部切断斜面図である。
【図７９】従来のＭＯＮＯＳ型ミラービット・フラッシュメモリを表す要部切断側面図である。
【図８０】図７９に見られるＭＯＮＯＳ型ミラービット・フラッシュメモリの動作を説明する為の要部切断側面図である。
【図８１】ＭＯＮＯＳ型ミラービット・フラッシュメモリのセルアレイを立体的に表す要部切断斜面図である。
【図８２】ＭＯＮＯＳ型フラッシュメモリの１つであるツインＭＯＮＯＳ型フラッシュメモリを表す要部切断側面図である。
【図８３】図８２に見られるツインＭＯＮＯＳ型フラッシュメモリの動作を説明する為の要部切断側面図である。
【図８４】ツインＭＯＮＯＳ型フラッシュメモリのセルアレイを立体的に表す要部切断斜面図である。
【図８５】ＭＯＮＯＳ型フラッシュメモリの一種であるＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリを表す要部切断側面図である。
【図８６】図８５に見られるＭＯＮＯＳ型ＮＡＮＤ／ＮＯＲフラッシュメモリセルの動作を説明する為の要部切断側面図である。
【図８７】ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリを立体的に表す要部切断斜面図である。
【図８８】ＭＯＳ型ＮＯＲフラッシュメモリを立体的に表す要部切断斜面図である。
【図８９】マイグレーションに依る読み出しマージンの縮小について考察する為の説明図である。
【図９０】トラップ膜中のビルトインポテンシャルを表す線図である。
【符号の説明】
【０１３６】
１  ｐ型シリコン基板
２  シリコン酸化膜からなるトンネル膜
３  シリコン窒化膜からなるトラップ膜
４  シリコン酸化膜からなるトップ膜
５  ｎ型ソース
６  ｎ型ドレイン
７  ｎ型多結晶シリコンからなるゲート
８  シリサイド膜
１１  トンネル膜２、トラップ膜３、トップ膜４からなるゲート絶縁膜
２１  多結晶シリコン膜
２２  ｐ型ゲート電極
２３  ｐ型ゲート電極
２４  ｎ型ゲート電極
２８  シリサイド電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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