(57)【要約】【課題】            ２つの内部メモリにアドレスと制御信号を増やさずに独立したアドレスアクセス操作する半導体記憶装置を得る。【解決手段】        共通のアドレス信号線から指定されるアドレスのデータを、個別のクロック信号線から入力されるクロック信号の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する第１と第２のＳＤＲＡＭと、外部クロック信号に基づいて第１のＳＤＲＡＭに供給される第１のクロック信号を生成するとともに、第２のＳＤＲＡＭに供給され、第１のクロック信号と逆位相となる第２のクロック信号を生成するクロック生成回路を備えた。【選択図】          図１
2008251060.tif 000002
【特許請求の範囲】
【請求項１】
共通のアドレス信号線から指定されるアドレスのデータを、個別のクロック信号線から入力されるクロック信号の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する第１と第２のＳＤＲＡＭと、
外部クロック信号に基づいて前記第１のＳＤＲＡＭに供給される第１のクロック信号を生成するとともに、前記第２のＳＤＲＡＭに供給され、前記第１のクロック信号と逆位相となる第２のクロック信号を生成するクロック生成回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
共通のアドレス信号線から指定されるアドレスのデータを、個別のクロック信号線から入力されるクロック信号の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する第１と第２のＳＤＲＡＭと、
クロック選択信号を設定するメモリレジスタと、
外部クロック信号に基づいて前記第１のＳＤＲＡＭに供給される第１のクロック信号を生成するとともに、前記第１のクロック信号を正相クロック信号として逆位相となる逆相クロック信号を生成し、前記メモリレジスタに設定されたクロック選択信号に基づいて前記正相クロック信号または前記逆相クロック信号を選択して前記第２のＳＤＲＡＭに第２のクロック信号として供給するクロック生成回路と
を備えたことを特徴とする半導体記憶装置。
【請求項３】
共通のアドレス信号線から指定されるアドレスのデータを、共通のクロック信号線から入力されるクロック信号のうち、個別のクロックイネーブル信号線から入力されるクロックイネーブル信号で有効とされる前記クロック信号の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する第１と第２のＳＤＲＡＭと、
前記クロック信号の周期毎の外部クロックイネーブル信号の状態変化に基づいて、前記第１のＳＤＲＡＭに供給される第１のクロックイネーブル信号を生成するとともに、前記第２のＳＤＲＡＭに供給され、前記第１のクロックイネーブル信号と排他的に有意と非有意が切り替わる第２のクロックイネーブル信号を生成するクロックイネーブル生成回路と
を備えたことを特徴とする半導体記憶装置。
【請求項４】
共通のアドレス信号線から指定されるアドレスのデータを、共通のクロック信号線から入力されるクロック信号のうち、個別のクロックイネーブル信号線から入力されるクロックイネーブル信号で有効とされる前記クロック信号の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する第１と第２のＳＤＲＡＭと、
クロックイネーブル選択信号を設定するメモリレジスタと、
前記クロック信号の周期毎の外部クロックイネーブル信号の状態変化に基づいて、前記第１のＳＤＲＡＭに供給される第１のクロックイネーブル信号を生成するとともに、前記第１のクロックイネーブル信号と排他的に有意と非有意が切り替わる排他的周期のクロックイネーブル信号を生成し、前記メモリレジスタに設定されたクロックイネーブル選択信号に基づいて前記第１のクロックイネーブル信号と同一周期のクロックイネーブル信号または前記排他的周期のクロックイネーブル信号を選択して前記第２のＳＤＲＡＭに第２のクロックイネーブル信号として供給するクロックイネーブル生成回路と
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置内に設けられた２つのメモリに独立したアドレスアクセス操作できる半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（DYNAMIC RANDOM-ACCESS MEMORY）などに代表される半導体記憶装置（メモリデバイス）は、データの大容量化と共に、データ転送速度の向上が求められている。半導体記憶装置のデータの大容量化が進展する一方で、システムで用いられるデータ記憶機能は分散的に配置することも必要とされており、大容量の半導体記憶装置をコスト的に効率的に用いる上で、半導体記憶装置に高速でデータ転送を行い、データ転送帯域を複数のアクセス要求により時分割で活用することが必要とされている。
【０００３】
例えば、図１０の従来の半導体記憶装置を示すブロック構成図のように、図１０（ａ）のデータ記憶機能が分散した構成から、図１０（ｂ）に示す大容量の半導体記憶装置へデータ記憶機能を集約した構成をとるようにしている。
【０００４】
このために、高速のデータ転送を可能にするシンクロナス方式のＤＲＡＭ（ＳＤＲＡＭ：SYNCHRONOUS DYNAMIC RANDOM-ACCESS MEMORY）が各種提案されている。ＳＤＲＡＭは、内部での動作を外部から供給するクロック信号に同期してパイプライン方式で行い、データの入出力も外部クロック信号に同期して行う。ＳＤＲＡＭはクロック信号の立ち上がりに同期してデータの転送を行っており、データの転送周期はクロックの周期と同じである。
【０００５】
これに対して、クロック信号の立ち上がりエッジと立ち下がりエッジの両方に同期してデータ転送を行うことにより、同じクロック周期であれば従来の方式に比べて２倍の速度でデータを転送できるダブル・データ・レート（ＤＤＲ：Double Data Rate）型のＳＤＲＡＭ(ＤＤＲ−ＳＤＲＡＭ)が提案されている。ＤＤＲ−ＳＤＲＡＭであれば、同じクロック周期であれば従来の２倍の速度でデータ転送が可能である。
【０００６】
さらに、１つのパッケージ内に２個のＤＤＲ−ＳＤＲＡＭを設け、データ入出力線に共通に接続して１つの半導体記憶装置として、外部クロック信号から、この外部クロック信号と同一周波数で同一位相の第１クロック信号と、外部クロック信号と同一周波数で１／４位相のずれた第２クロック信号を発生するクロック発生回路を設け、第１クロック信号と第２クロック信号を２個のＤＤＲ−ＳＤＲＡＭにクロック信号として供給することにより、２個のＤＤＲ−ＳＤＲＡＭを１／４位相ずらして動作させ、第１のＤＤＲ−ＳＤＲＡＭのデータ出力部は、第１クロック信号の立ち上がりエッジと立ち下がりエッジから所定の位相後から１／４位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にし、第２のメモリデバイスのデータ出力部は、第２クロック信号の立ち上がりエッジと立ち下がりエッジから所定の位相後から１／４位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にすることにより、従来のＤＤＲ−ＳＤＲＡＭの構成をそのまま使用してＤＤＲ−ＳＤＲＡＭの２倍の速度でデータを転送できる半導体記憶装置も提案されている（例えば、特許文献１）。
【０００７】
【特許文献１】特開２００２−１５５６７号公報（第３図、第９図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＳＤＲＡＭでは、システムが要求する複数のデータ記憶機能を、複数の個別のアドレスに対する転送を高速に時分割動作することにより実現するメモリデバイスを提供するものである。
【０００９】
しかしながら、例えば図１０のように、分散するデータ記憶機能を大容量の半導体記憶装置に集約するには、構成する個別のデータ入出力アクセス平均帯域を満たすだけでなく、構成する全てのデータ記憶機能のデータ入出力アクセス最大帯域発生時に入出力するデータの連続性を欠くことがないように、構成するデータ記憶機能毎に必要な容量の待機用バッファメモリを備える必要があり、特に、ＣＰＵインタフェース機能と連動していて、データ入出力アクセス平均帯域は低くてもＣＰＵインタフェース動作の効率を上げるためにデータ入出力アクセス最大帯域が高いことが要求されるデータ記憶機能が含まれる場合には、際限なく大きい容量の待機用バッファメモリが望まれるため、１つの半導体記憶装置に集約する構成をとることが不適切となるという課題がある。
【００１０】
また、メモリデバイスの高速化は、これまでデザインルールの縮小や配線の低抵抗化、回路段数の削減などで実現してきてはいるが、すでに電子速度などの物理的な限界が見え始めており、これまでのデザインルールの縮小や配線の低抵抗化などによる従来の技術の改良では、これ以上の高速化が難しくなっているという問題がある。さらに、クロックの速度やメモリデバイスとのデータ転送をより一層高速にするために、基板設計における高速化対応が要求されるので、コスト面や信頼性面での対応が難しくなってきているという問題がある。
【００１１】
この発明は、上記のような課題を解決するためになされたものであり、クロック速度や内部動作速度が同じＳＤＲＡＭを２個１つのパッケージ内に有し、アドレスと制御信号を増やすことなく、２つのＳＤＲＡＭに独立したアドレスアクセス操作して２つの独立したデータ転送動作ができる半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明における半導体記憶装置は、共通のアドレス信号線から指定されるアドレスのデータを、個別のクロック信号線から入力されるクロック信号の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する第１と第２のＳＤＲＡＭと、外部クロック信号に基づいて第１のＳＤＲＡＭに供給される第１のクロック信号を生成するとともに、第２のＳＤＲＡＭに供給され、第１のクロック信号と逆位相となる第２のクロック信号を生成するクロック生成回路を備えたものである。
【発明の効果】
【００１３】
この発明によれば、クロック速度や内部動作速度が同じＳＤＲＡＭを２個１つのパッケージ内に有し、アドレスと制御信号を増やすことなく、２つのＳＤＲＡＭに独立したアドレスアクセス操作して２つの独立したデータ転送動作ができる。
【発明を実施するための最良の形態】
【００１４】
この発明は、特にシンクロナス方式のダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）を２個１つのパッケージ内に有し、２つのＳＤＲＡＭに独立したアドレスアクセス操作できる半導体記憶装置に関するものである。
【００１５】
この発明では、２つのＳＤＲＡＭに共通のアドレス信号線を接続し、クロック信号あるいはクロックイネーブル信号のいずれかを個別に接続する。アドレス信号線以外の共通に接続する制御信号線には、アドレス線に載せたデータの読み込み設定を制御する信号であるＣＡＳ信号（列アドレス指定信号）、ＲＡＳ信号（行アドレス指定信号）、ＷＥ信号（書き込み命令信号）等が含まれる。また、ＳＤＲＡＭには、クロック信号の周期ごとのデータの入出力を制御する信号であるライトイネーブル信号（書き込み許可信号）、リードイネーブル信号（読み出し許可信号）が個別に接続され、書き込みと読み出しのデータ方向を指定する。
【００１６】
実施の形態１．
この発明の実施の形態１では、外部クロック信号に対して同一位相のクロック信号（正相クロック信号）となる第１のクロック信号をＳＤＲＡＭコア１１に、逆位相のクロック信号（逆相クロック信号）となる第２のクロック信号をＳＤＲＡＭコア１２に入力するようにした半導体記憶装置の一例について説明する。
【００１７】
図１は、この発明の実施の形態１における半導体記憶装置の一実施例を示すブロック構成図である。
【００１８】
図１において、半導体記憶装置１０は、第１と第２のＳＤＲＡＭコア（ＳＤＲＡＭ）１１、１２と、クロック生成回路１３を備えている。第１のＳＤＲＡＭ１１と第２のＳＤＲＡＭ１２は、共通のアドレス信号線から指定されるアドレスのデータを、個別のクロック信号線から入力されるクロック信号の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する。クロック生成回路１３は、外部クロック信号に基づいて第１のＳＤＲＡＭに供給される第１のクロック信号を生成するとともに、第２のＳＤＲＡＭに供給され、第１のクロック信号と逆位相となる第２のクロック信号を生成する。
【００１９】
また、半導体記憶装置１０は、外部からアドレス、制御信号を入力され、外部と入出力データを入出力するため、メモリインタフェース回路（メモリＩ／Ｆ）２１、２２と、クロック生成回路２３と切替回路２４を外部に備えている。メモリインタフェース回路（メモリＩ／Ｆ）２１は、ＳＤＲＡＭコア１１に接続して書き込み／読み出しするとともに、そのアドレスと制御信号を出力して制御する。メモリインタフェース回路（メモリＩ／Ｆ）２２は、ＳＤＲＡＭコア１２に接続して書き込み／読み出しするとともに、そのアドレスと制御信号を出力して制御する。クロック生成回路２３は、外部クロック信号に基づいてメモリインタフェース回路２１に供給される正相クロック信号を生成するとともに、メモリインタフェース回路２２に供給され、正相クロック信号と逆位相となる逆相クロック信号を生成し、メモリインタフェース回路２１、２２が出力するアドレスと制御信号を切り替える切替信号を出力する。切替回路２４は、メモリインタフェース回路２１とメモリインタフェース回路２２が生成するアドレス、制御信号をクロック生成回路２３が出力する切替信号に基づいて切り替えて半導体記憶装置１０に出力する。
【００２０】
なお、クロック生成回路１３は、外部クロック信号に基づいてＳＤＲＡＭ１１、１２にクロック信号を供給するが、２つのクロック信号が互いに逆相であればよく、ＳＤＲＡＭ１１に供給するクロック信号が外部クロック信号に対して正相または逆相のいずれでも構わない。また、クロック生成回路２３は、外部クロック信号に基づいてメモリインタフェース回路２１、２２にクロック信号を供給するが、２つのクロック信号が互いに逆相であればよく、メモリインタフェース回路２１に供給するクロック信号が外部クロック信号に対して正相または逆相のいずれでも構わない。ただし、クロック生成回路１３とクロック生成回路２３は、ＳＤＲＡＭ１１、１２とメモリインタフェース回路２１、２２の間のデータ転送が合うように、例えばＳＤＲＡＭ１１とメモリインタフェース回路２１のクロック信号の位相を外部クロック信号に対して合わせればよい。以下、ＳＤＲＡＭ１１とメモリインタフェース回路２１のクロック信号の位相を外部クロック信号に対して同一位相の正相に合わせるものとして説明する。
【００２１】
次に、図１に基づいて、この発明の半導体記憶装置の動作について説明する。なお、図２は、図１のブロック図の構成においてメモリへの書き込み操作またはメモリからの読み出し操作をする場合の動作タイミングの説明図である。
【００２２】
メモリインタフェース回路２１は、クロック生成回路２３が供給する、外部クロック信号に対して正相のクロック信号により、外部クロック信号の立ち上がりで動作する。メモリインタフェース回路２２は、クロック生成回路２３が供給する、第１のクロック信号に対して逆相のクロック信号により、外部クロック信号の立ち下がりで動作する。
【００２３】
一方、半導体記憶装置１０内部のクロック生成回路１３は、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２にクロック信号をそれぞれ供給する。ＳＤＲＡＭコア１１は、クロック生成回路１３が出力する外部クロック信号に対して正相の第１のクロック信号を接続して、外部クロック信号の立ち上がりで動作する。ＳＤＲＡＭコア１２は、クロック生成回路１３が出力する第１のクロック信号に対して逆相の第２のクロック信号を接続して、外部クロック信号の立ち下がりで動作する。
【００２４】
メモリインタフェース回路２１が生成出力するアドレスと制御信号とメモリインタフェース回路２２が生成出力するアドレスと制御信号は、クロック生成回路２３が出力する切替信号により時分割でアドレスと制御信号が切り替えられて半導体記憶装置１０に接続され、共通接続するＳＤＲＡＭコア１１とＳＤＲＡＭコア１２に、外部クロック信号の立ち上がりでメモリインタフェース回路２１のアドレスと制御信号がＳＤＲＡＭコア１１に入力され、外部クロック信号の立ち下がりでメモリインタフェース回路２２のアドレスと制御信号がＳＤＲＡＭコア１２に入力される。ここで、クロック生成回路２３が出力する切替信号は、入力する外部クロック信号の立ち上がりおよび立ち下がりのエッジタイミングでサンプルする場合のホールドおよびサンプルタイミング条件を満たす信号である。
【００２５】
このようにして、メモリインタフェース回路２１とＳＤＲＡＭコア１１は外部クロック信号の立ち上がりで、メモリインタフェース回路２２とＳＤＲＡＭコア１２は外部クロック信号の立ち下がりで動作することにより、メモリインタフェース回路２１とメモリインタフェース回路２２は互いに独立してアドレスと制御信号を生成出力し、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２は互いに独立してメモリインタフェース回路２１およびメモリインタフェース回路２２とデータを入出力する。
【００２６】
なお、図１のブロック図に示した外部のメモリインタフェース回路２１とメモリインタフェース回路２２は、独立して設けるものとして説明を行ったが、これら２つのメモリインタフェース回路の機能を果たす１つのメモリインタフェース回路として設けてもよい。また、１つにまとめられたメモリインタフェース回路は、さらに、その内部に切替回路２４を内蔵し、クロック生成回路２３からの切替信号を受けて切り替えられたアドレス、制御信号をＳＤＲＡＭコア１１とＳＤＲＡＭコア１２に直接出力するものであってもよい。
【００２７】
以上のように、この発明の実施の形態１における半導体記憶装置では、第１のＳＤＲＡＭコア１１が外部クロック信号の立ち上がりで動作するように外部クロック信号に対して正相のクロック信号を接続し、第２のＳＤＲＡＭコア１２が外部クロック信号の立ち下がりで動作するように第１のクロック信号に対して逆相のクロック信号を接続するようにしているので、２つのＳＤＲＡＭコアに独立したアドレスアクセス操作することにより、２つのＳＤＲＡＭコアは独立したデータ転送動作ができる。
【００２８】
また、この発明の実施の形態１における半導体記憶装置では、アドレスと制御信号を第１のＳＤＲＡＭコア１１と第２のＳＤＲＡＭコア１２に共通接続して、アドレスと制御信号を切り替えることにより外部クロック信号の立ち上がりと立ち下がりで独立した個別のアドレスと制御信号を与えるようにしているので、アドレスと制御信号の接続線数の増加を抑制することができる。
【００２９】
実施の形態２．
この発明の実施の形態２では、外部からクロック選択信号をメモリレジスタに設定し、ＳＤＲＡＭコア１２に入力する第２のクロック信号を第１のクロック信号に対して正相クロック信号または逆相クロック信号のいずれかに切り替えることができる半導体記憶装置の一例について説明する。
【００３０】
図３は、この発明の実施の形態２における半導体記憶装置の一実施例を示すブロック構成図である。
【００３１】
図３において、半導体記憶装置１０は、第１と第２のＳＤＲＡＭコア（ＳＤＲＡＭ）１１、１２と、クロック生成回路１３ａと、メモリレジスタ１４を備えている。第１のＳＤＲＡＭ１１と第２のＳＤＲＡＭ１２は、この発明の実施の形態２と同様に、共通のアドレス信号線から指定されるアドレスのデータを、個別のクロック信号線から入力されるクロック信号の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する。メモリレジスタ回路（メモリレジスタ）１４は、第２のＳＤＲＡＭ１２へ供給するクロック信号を指定するクロック選択信号を設定する。クロック生成回路１３ａは、外部クロック信号に基づいて第１のＳＤＲＡＭに供給される第１のクロック信号を生成するとともに、第１のクロック信号を正相クロック信号として逆位相となる逆相クロック信号を生成し、メモリレジスタ１４に設定されたクロック選択信号に基づいて正相クロック信号または逆相クロック信号を選択して第２のＳＤＲＡＭ１２に第２のクロック信号として供給する。
【００３２】
よって、図３の半導体記憶装置１０における図１と異なる箇所は、半導体記憶装置１０内部に、メモリレジスタ１４を備えている点であり、クロック生成回路１３がメモリレジスタ１４の設定内容（クロック選択信号）に基づいてＳＤＲＡＭ１２へ第２のクロック信号を供給するクロック生成回路１３ａとなっている。半導体記憶装置１０は、図３（ａ）、（ｂ）において共通であるが、図３（ａ）はメモリレジスタ１４にＳＤＲＡＭ１２へ逆相クロック信号を供給するクロック選択信号を指定する場合、また図３（ｂ）はメモリレジスタ１４にＳＤＲＡＭ１２へ正相クロック信号を供給するクロック選択信号を指定する場合の外部回路の構成と接続の一例を示している。
【００３３】
図３（ａ）の外部回路は、図１と同様の構成である。一方、図３（ｂ）の外部回路は、クロック生成回路２３および切替回路２４を省き、メモリインタフェース回路２１、２２を統合したメモリインタフェース回路２０の１系統だけとし、外部クロック信号をメモリインタフェース回路２０に直接接続している。
【００３４】
次に、図３に基づいて、この発明の半導体記憶装置の動作について説明する。
【００３５】
半導体記憶装置１０の外部より接続されるアドレスと制御信号を、内部のＳＤＲＡＭコア１１、ＳＤＲＡＭコア１２およびメモリレジスタ１４に共通接続するとともに、メモリレジスタ１４はＳＤＲＡＭコア１１と同様に第１のクロック信号により外部クロック信号の立ち上がりで動作させ、外部のメモリインタフェース回路２１が生成するアドレスと制御信号によりメモリレジスタ１４の設定内容（クロック選択信号）を更新する。メモリレジスタ１４の設定内容（クロック選択信号）をクロック生成回路１３ａに接続して、クロック生成回路１３ａが出力する第２のクロック信号を第１のクロック信号に対して正相クロック信号もしくは逆相クロック信号となるように切り替える。
【００３６】
図３（ａ）はメモリレジスタ１４の設定内容を、クロック生成回路１３ａが出力する第２のクロック信号を第１のクロック信号に対して逆相クロック信号となるように切り替えた場合の外部回路構成を示し、実施の形態１と同様に動作する。
【００３７】
図３（ｂ）はメモリレジスタ１４の設定内容を、クロック生成回路１３ａが出力する第２のクロック信号を第１のクロック信号に対して正相クロック信号となるように切り替えた場合の外部回路構成を示し、メモリインタフェース回路２１とメモリインタフェース回路２２が同一位相の外部クロック信号で同じアドレスのメモリにデータを入出力するため、２つのメモリインタフェース回路を統一してメモリインタフェース回路２０の共通化を図ることができる。ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２はメモリインタフェース回路２０が生成するアドレスと制御信号により同じアドレスアクセス操作を行い、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２は１系統となってメモリインタフェース回路２０とデータを入出力する。
【００３８】
以上のように、この発明の実施の形態２における半導体記憶装置では、外部からのメモリレジスタ設定操作により実施の形態１と同様に、ＳＤＲＡＭコア１２に接続する第２のクロック信号を第１のクロック信号に対して逆相クロック信号になるように設定できるので、２つのＳＤＲＡＭに独立したアドレスアクセス操作して２つの独立したデータ転送動作ができ、また、アドレスと制御信号の接続線数の増加を抑制することができる。
【００３９】
また、この発明の実施の形態２における半導体記憶装置では、外部からのメモリレジスタ設定操作によりＳＤＲＡＭコア１２に接続する第２のクロック信号を第１のクロック信号に対して正相クロック信号または逆相クロック信号に切り替えられるようにしているので、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２を独立した個別のアドレス、制御信号でアクセスする構成と、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２を同じアドレス、制御信号でアクセスする構成から使い分けることができ、異なる構成のシステムに同じ半導体記憶装置１０が適用できる。
【００４０】
実施の形態３．
この発明の実施の形態３では、倍速のクロック信号をＳＤＲＡＭコア１１とＳＤＲＡＭコア１２に接続して、入力するクロックイネーブル信号の周期毎の状態変化に従って有意となる第１のクロックイネーブル信号と第２のクロックイネーブル信号をそれぞれＳＤＲＡＭコア１１とＳＤＲＡＭコア１２に接続することにより、２つのＳＤＲＡＭに独立したアドレスアクセス操作して２つの独立したデータ転送動作ができる半導体記憶装置の一例について説明する。
【００４１】
図４は、この発明の実施の形態２における半導体記憶装置の一実施例を示すブロック構成図である。
【００４２】
図４において、半導体記憶装置１０は、第１と第２のＳＤＲＡＭコア（ＳＤＲＡＭ）１１、１２と、クロックイネーブル生成回路１５を備えている。第１のＳＤＲＡＭ１１と第２のＳＤＲＡＭ１２は、共通のアドレス信号線から指定されるアドレスのデータを、共通のクロック信号線から入力されるクロック信号のうち、個別のクロックイネーブル信号線から入力されるクロックイネーブル信号で有効とされるクロック信号の周期の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する。クロックイネーブル生成回路１５は、クロックの周期毎の外部クロックイネーブル信号の状態変化に基づいて、第１のＳＤＲＡＭに供給される第１のクロックイネーブル信号を生成するとともに、第２のＳＤＲＡＭに供給され、第１のクロックイネーブル信号と排他的に有意と非有意が切り替わる第２のクロックイネーブル信号を生成する。
【００４３】
また、半導体記憶装置１０は、外部からアドレス、制御信号を入力され、外部と入出力データを入出力するため、メモリインタフェース回路（メモリＩ／Ｆ）３１、３２と、クロック生成回路３３と切替回路２４を外部に備えている。メモリインタフェース回路（メモリＩ／Ｆ）３１は、ＳＤＲＡＭコア１１に接続して書き込み／読み出しするとともに、そのアドレスと制御信号を出力して制御する。メモリインタフェース回路（メモリＩ／Ｆ）３２は、ＳＤＲＡＭコア１２に接続して書き込み／読み出しするとともに、そのアドレスと制御信号を出力して制御する。クロック生成回路３３は、外部クロック信号に基づいて、メモリインタフェース回路３１に供給されるクロックイネーブル１を生成するとともに、メモリインタフェース回路３２に供給され、クロックイネーブル１と排他的に有意と非有意が切り替わるクロックイネーブル２を生成し、メモリインタフェース回路３１、３２と半導体記憶装置１０に供給する外部クロック信号に対する倍速クロック信号を生成する。切替回路２４は、メモリインタフェース回路３１とメモリインタフェース回路３２が生成するアドレス、制御信号をクロック生成回路３３が出力する切替信号に基づいて切り替えて半導体記憶装置１０に出力する。ここでは、切替回路２４へ入力する切替信号は、クロック生成回路３３が出力するクロックイネーブル１とする。
【００４４】
なお、クロックイネーブル生成回路１５は、外部クロック信号に基づいてＳＤＲＡＭ１１、１２にクロックイネーブル信号を供給するが、２つのクロックイネーブル信号が互いに排他的周期であればよく、ＳＤＲＡＭ１１に供給するクロックイネーブル信号が外部クロックイネーブル信号（クロックイネーブル１）に対して同一周期または排他的周期のいずれでも構わない。また、クロック生成回路３３は、外部クロック信号に基づいてメモリインタフェース回路３１、３２にクロックイネーブル信号を供給するが、２つのクロックイネーブル信号が互いに排他的周期であればよい。ただし、クロックイネーブル生成回路１５とクロック生成回路３３は、ＳＤＲＡＭ１１、１２とメモリインタフェース回路３１、３２の間のデータ転送が合うように、例えばＳＤＲＡＭ１１とメモリインタフェース回路３１のクロックイネーブル信号の有意と非有意の状態変化を合わせればよい。以下、ＳＤＲＡＭ１１とメモリインタフェース回路３１のクロックイネーブル信号の有意と非有意の状態変化を合わせるものとして説明する。
【００４５】
次に、図４に基づいて、この発明の半導体記憶装置の動作について説明する。なお、図５は、図４のブロック図の構成におけるメモリへの書き込み操作またはメモリからの読み出し操作をする場合の動作タイミングの説明図である。
【００４６】
メモリインタフェース回路３１とメモリインタフェース回路３２はクロック生成回路３３が供給する、外部クロック信号から生成した倍速クロック信号の立ち上がりで動作し、メモリインタフェース回路３１はクロック生成回路３３が供給するクロックイネーブル１が有意状態である周期に動作し、メモリインタフェース回路３２はクロック生成回路３３が供給するクロックイネーブル２が有意状態である周期に動作する。ここで、クロックイネーブル１とクロックイネーブル２は排他的周期に互いに有意状態となる。一方、半導体記憶装置１０内部のクロックイネーブル生成回路１５に外部クロック信号を接続して、ＳＤＲＡＭコア１１はクロックイネーブル生成回路１５が出力するクロックイネーブル信号入力（クロックイネーブル１）と同一周期に有意状態となる第１のクロックイネーブル信号を接続して倍速クロック信号の立ち上がりで動作し、ＳＤＲＡＭコア１２はクロックイネーブル生成回路１５が出力するクロックイネーブル信号入力（クロックイネーブル１）と１周期遅延して有意状態となる第２のクロックイネーブル信号を接続して倍速クロック信号の立ち上がりで動作する。
【００４７】
また、図６は、この発明の実施の形態３における半導体記憶装置に含まれるクロックイネーブル生成回路１５の動作仕様と動作タイミングの説明図である。メモリインタフェース回路３１が生成出力するアドレスと制御信号とメモリインタフェース回路３２が生成出力するアドレスと制御信号は、クロック生成回路３３が出力するクロックイネーブル１により時分割で切り替えられたアドレスと制御信号として半導体記憶装置１０に接続され、共通接続するＳＤＲＡＭコア１１とＳＤＲＡＭコア１２に、クロックイネーブル１（第１のクロックイネーブル信号と同一位相）が有意状態の周期の倍速クロック信号の立ち上がりでメモリインタフェース回路３１のアドレスと制御信号がＳＤＲＡＭコア１１に入力され、クロックイネーブル２（第２のクロックイネーブル信号と同一位相）が有意状態の周期の倍速クロック信号の立ち上がりでメモリインタフェース回路３２のアドレスと制御信号がＳＤＲＡＭコア１２に入力される。ここで、クロック生成回路３３が出力するクロックイネーブル１とクロックイネーブル２は、倍速クロック信号の立ち上がりエッジタイミングでサンプルする場合のホールドおよびサンプルタイミング条件を満たす信号である。
【００４８】
このようにして、メモリインタフェース回路３１とＳＤＲＡＭコア１１はクロックイネーブル１（第１のクロックイネーブル信号と同一位相）が有意状態の周期の倍速クロック信号の立ち上がりで、メモリインタフェース回路３２とＳＤＲＡＭコア１２はクロックイネーブル２（第２のクロックイネーブル信号と同一位相）が有意状態の周期の倍速クロック信号の立ち上がりで動作することにより、メモリインタフェース回路３１とメモリインタフェース回路３２は互いに独立してアドレスと制御信号を生成出力し、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２は互いに独立してメモリインタフェース回路３１およびメモリインタフェース回路３２とデータを入出力する。
【００４９】
なお、図４のブロック図に示した外部のメモリインタフェース回路３１とメモリインタフェース回路３２は、独立して設けるものとして説明を行ったが、これら２つのメモリインタフェース回路の機能を果たす１つのメモリインタフェース回路として設けてもよい。また、１つにまとめられたメモリインタフェース回路は、さらに、その内部に切替回路２４を内蔵し、クロック生成回路３３からの切替信号を受けて切り替えられたアドレス、制御信号をＳＤＲＡＭコア１１とＳＤＲＡＭコア１２に直接出力するものであってもよい。
【００５０】
以上のように、この実施の形態３における半導体記憶装置では、第１のＳＤＲＡＭコア１１と第２のＳＤＲＡＭコア１２が互いに排他的周期に動作するようにしているので、２つのＳＤＲＡＭコアに独立したアドレスアクセス操作することにより、２つのＳＤＲＡＭコアとは独立したデータ転送動作ができる。
【００５１】
また、この発明の実施の形態３における半導体記憶装置では、アドレスと制御信号を第１のＳＤＲＡＭコア１１と第２のＳＤＲＡＭコア１２に共通接続して、アドレスと制御信号を切り替えることによりクロックイネーブル信号入力の状態変化に従ってアドレスと制御信号を与えるようにしているので、アドレスと制御信号の接続線数の増加を抑制することができる。
【００５２】
実施の形態４．
この発明の実施の形態４では、外部からクロックイネーブル選択信号を設定可能なメモリレジスタを備えてその内容を操作することにより、ＳＤＲＡＭコア１２に接続する第２のクロックイネーブル信号をＳＤＲＡＭコア１１に接続する第１のクロックイネーブル信号と同一周期に有意状態となるように切り替えることができる半導体記憶装置の一例について説明する。
【００５３】
図７は、この発明の実施の形態４における半導体記憶装置の一実施例を示すブロック構成図である。
【００５４】
図７において、半導体記憶装置１０は、第１と第２のＳＤＲＡＭコア（ＳＤＲＡＭ）１１、１２と、クロックイネーブル生成回路１５ａと、メモリレジスタ１４を備えている。第１のＳＤＲＡＭ１１と第２のＳＤＲＡＭ１２は、この発明の実施の形態３と同様に、第１のＳＤＲＡＭ１１と第２のＳＤＲＡＭ１２は、共通のアドレス信号線から指定されるアドレスのデータを、共通のクロック信号線から入力されるクロック信号のうち、個別のクロックイネーブル信号線から入力されるクロックイネーブル信号で有効とされるクロック信号の周期の立ち上りエッジに対して所定の位相で、個別のデータ信号線から入出力する。メモリレジスタ回路（メモリレジスタ）１４は、第２のＳＤＲＡＭ１２へ供給するクロックイネーブル信号を指定するクロックイネーブル選択信号を設定する。クロックイネーブル生成回路１５ａは、クロックの周期毎の外部クロックイネーブル信号の状態変化に基づいて、第１のＳＤＲＡＭに供給される第１のクロックイネーブル信号を生成するとともに、第１のクロックイネーブル信号と排他的に有意と非有意が切り替わる排他的周期のクロックイネーブル信号を生成し、メモリレジスタに設定されたクロックイネーブル選択信号に基づいて第１のクロックイネーブル信号と同一周期のクロックイネーブル信号または排他的周期のクロックイネーブル信号を選択して第２のＳＤＲＡＭに第２のクロックイネーブル信号として供給する。
【００５５】
よって、図７の半導体記憶装置１０において、図４と異なる箇所は、半導体記憶装置１０内部に、メモリレジスタ１４を備えている点であり、クロックイネーブル生成回路１５がメモリレジスタ１４の設定内容（クロックイネーブル選択信号）に基づいてＳＤＲＡＭ１２へ第２のクロックイネーブル信号を供給するクロックイネーブル生成回路１５ａとなっている。半導体記憶装置１０は、図７（ａ）、（ｂ）において共通であるが、図７（ａ）はメモリレジスタ１４にＳＤＲＡＭ１２へ排他的周期のイネーブル信号クロック信号を供給するクロックイネーブル選択信号を指定する場合、また図７（ｂ）はメモリレジスタ１４にＳＤＲＡＭ１２へ同一周期のクロックイネーブル信号を供給するクロックイネーブル選択信号を指定する場合の外部回路の構成と接続の一例を示している。
【００５６】
図７（ａ）の外部回路は、図４と同様の構成である。一方、図７（ｂ）の外部回路は、クロック生成回路３３および切替回路２４を省き、メモリインタフェース回路３１、３２を統合したメモリインタフェース回路３０の１系統だけとし、外部クロック信号を半導体記憶装置１０、メモリインタフェース回路３０に直接接続している。この図７（ｂ）の場合、半導体記憶装置１０には、外部クロック信号を入力し、倍速クロック信号は供給しない。
【００５７】
次に、図７に基づいて、この発明の半導体記憶装置の動作について説明する。
【００５８】
半導体記憶装置１０の外部より接続されるアドレスと制御信号を、内部のＳＤＲＡＭコア１１とＳＤＲＡＭコア１２に加えて、メモリレジスタ１４に共通接続するとともに、メモリレジスタ１４はＳＤＲＡＭコア１１、ＳＤＲＡＭコア１２と同じクロック信号の立ち上がりで動作させ、外部のメモリインタフェース回路３１が生成するアドレスと制御信号によりメモリレジスタ１４の設定内容（クロックイネーブル選択信号）を更新する。メモリレジスタ１４の設定内容をクロック生成回路１５ａに接続して、クロックイネーブル生成回路１５ａが出力する第２のクロックイネーブル信号を第１のクロックイネーブル信号と同一周期のクロックイネーブル信号または排他的に有意と非有意が切り替わる排他的周期のクロックイネーブル信号となるように切り替える。
【００５９】
図７（ａ）はメモリレジスタ１４の設定内容を、クロック生成回路１５ａが出力する第２のクロックイネーブル信号を第１のクロックイネーブル信号と排他的に有意と非有意が切り替わる排他的周期のクロックイネーブル信号となるように切り替えた場合の外部回路構成を示し、実施の形態３と同様に動作する。この場合、第２のクロックイネーブル信号は、第１のクロックイネーブル信号に対して、１周期遅延して有意状態となるクロックイネーブル信号となる。
【００６０】
図７（ｂ）はメモリレジスタ１４の設定内容を、クロック生成回路１５ａが出力する第２のクロックイネーブル信号を第１のクロックイネーブル信号と同期して有意と非有意が切り替わる同一周期のクロックイネーブル信号となるように切り替えた場合の外部回路構成を示し、メモリインタフェース回路３１とメモリインタフェース回路３２が同一周期に有意状態となるようなクロックイネーブル信号を出力するため、メモリインタフェース回路３０の共通化を図ることができる。ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２はメモリインタフェース回路３０が生成するアドレスと制御信号により同じアドレスアクセス操作を行い、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２は１系統となってメモリインタフェース回路３０とデータを入出力する。
【００６１】
以上のように、この発明の実施の形態４における半導体記憶装置では、外部からのメモリレジスタ設定操作により実施の形態３と同様に、ＳＤＲＡＭコア１２に接続する第２のクロックイネーブル信号を第１のクロックイネーブル信号と排他的周期に有意状態となるように設定できるので、２つのＳＤＲＡＭに独立したアドレスアクセス操作して２つの独立したデータ転送動作ができ、また、アドレスと制御信号の接続線数の増加を抑制することができる。
【００６２】
また、この発明の実施の形態４における半導体記憶装置では、外部からのメモリレジスタ設定操作によりＳＤＲＡＭコア１２に接続する第２のクロックイネーブル信号を第１のクロックイネーブル信号と同期して有意と非有意が切り替わる同一周期のクロックイネーブル信号または排他的に有意と非有意が切り替わる排他的周期のクロックイネーブル信号となるように設定できるので、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２を独立した個別のアドレス、制御信号でアクセスする構成と、同じアドレス、制御信号でアクセスする構成から使い分けることができ、異なる構成のシステムに同じ半導体記憶装置１０が適用できる。
【００６３】
実施の形態５．
この発明の実施の形態５では、クロックイネーブル生成回路１５ａの動作仕様として、先の図６に示したクロックイネーブル生成回路１５の動作仕様における第１のクロックイネーブル信号と第２のクロックイネーブル信号を同じ周期に有意状態にするクロックイネーブル信号入力操作を行うことで、メモリリフレッシュ操作やメモリレジスタ設定操作についてはＳＤＲＡＭコア１１とＳＤＲＡＭコア１２を同一周期で動作させ、書き込み操作や読み出し操作は排他的周期でそれぞれ動作させる半導体記憶装置の一例について説明する。
【００６４】
図８は、この発明の実施の形態５における半導体記憶装置の一実施例を示すブロック構成図である。
【００６５】
図８において、半導体記憶装置１０については実施の形態４と同じ構成として、外部のメモリインタフェース回路４１とメモリインタフェース回路４２とメモリ制御回路４４および半導体記憶装置１０には外部クロック信号を接続して、メモリインタフェース回路４１はＳＤＲＡＭコア１１に接続して書き込み／読み出しするデータ処理回路、メモリインタフェース回路４２はＳＤＲＡＭコア１２に接続して書き込み／読み出しするデータ処理回路、メモリ制御回路４４はメモリインタフェース回路４１とメモリインタフェース回路４２が生成するアドレスと起動要求信号を入力して動作状態を示す信号をメモリインタフェース回路４１とメモリインタフェース回路４２に伝えることによりアドレスと制御信号を半導体記憶装置１０に出力する回路である。
【００６６】
次に、図８に基づいて、この発明の半導体記憶装置の動作について説明する。なお、図９は、図８のブロック図の構成におけるメモリレジスタ設定操作とメモリへの書き込み操作またはメモリからの読み出し操作をする場合の動作タイミングの説明図である。
【００６７】
メモリインタフェース回路４１とメモリインタフェース回路４２は外部クロック信号の立ち上がりで動作し、メモリインタフェース回路４１とメモリインタフェース回路４２はメモリ制御回路４４の動作状態と連動して、半導体記憶装置１０に対するアドレスと起動要求信号をそれぞれが独立的に生成出力する。メモリ制御回路４４はメモリインタフェース回路４１とメモリインタフェース回路４２からの起動要求信号を判定して、共通動作が要求される場合と共通動作が要求されない場合に合わせてメモリインタフェース回路４１とメモリインタフェース回路４２へ伝える動作状態を示す信号を用いて動作周期を調整するとともにアドレスと起動要求信号およびクロックイネーブル信号を半導体記憶装置１０に出力する。
【００６８】
一方、半導体記憶装置１０内部のクロックイネーブル生成回路１５ａに外部クロック信号を接続して、ＳＤＲＡＭコア１１はクロックイネーブル生成回路１５ａが出力するクロックイネーブル信号入力（クロックイネーブル１）と同一周期に有意状態となる第１のクロックイネーブル信号を接続して外部クロック信号の立ち上がりで動作し、ＳＤＲＡＭコア１２はクロックイネーブル生成回路１５ａが出力するクロックイネーブル信号入力（クロックイネーブル１）と１周期遅延して有意状態となる第２のクロックイネーブル信号を接続して外部クロック信号の立ち上がりで動作する。クロックイネーブル信号入力の有意状態を連続して与えることにより、メモリ制御回路４４が出力するアドレスと制御信号をＳＤＲＡＭコア１１とＳＤＲＡＭコア１２が同一周期で入力して、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２が同一周期で同じ動作を実行するとともにメモリインタフェース回路４１およびメモリインタフェース回路４２とデータを入出力する。
【００６９】
ここで、クロックイネーブル信号入力が非有意状態から有意状態に変化して、以降共通動作を必要とする周期数の間は有意状態を続けてその後に非有意状態となるのであるが、非有意状態から最初に有意状態に変化した周期と有意状態から非有意状態に変化した周期にはメモリ制御回路４４からＮＯＰ（ノーオペレーション）コマンドが発行される。クロックイネーブル信号入力に有意状態と非有意状態を交互に与えることにより、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２が互いに独立してメモリインタフェース回路４１およびメモリインタフェース回路４２とデータを入出力させる。
【００７０】
なお、図８のブロック図に示した外部のメモリインタフェース回路４１とメモリインタフェース回路４２は、独立して設けるものとして説明を行ったが、これら２つのメモリインタフェース回路の機能を果たす１つのメモリインタフェース回路として設けてもよい。
【００７１】
以上のように、この発明の実施の形態５における半導体記憶装置では、実施の形態３と同様に、２つのＳＤＲＡＭに独立したアドレスアクセス操作して２つの独立したデータ転送動作ができ、また、アドレスと制御信号の接続線数の増加を抑制することができる。
【００７２】
また、この発明の実施の形態５における半導体記憶装置では、実施の形態４と同様に、外部からのメモリレジスタ設定操作によりＳＤＲＡＭコア１２に接続する第２のクロックイネーブル信号を第１のクロックイネーブル信号と同一周期に有意状態となるようにできるので、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２を独立した個別のアドレス、制御信号でアクセスする構成と、同じアドレス、制御信号でアクセスする構成から使い分けることができ、異なる構成のシステムに同じ半導体記憶装置１０が適用できる。
【００７３】
さらに、この発明の実施の形態５における半導体記憶装置では、ＳＤＲＡＭコア１１とＳＤＲＡＭコア１２を同一周期で動作させる構成と、書き込み操作や読み出し操作を排他的周期でそれぞれ動作させる構成を、クロックイネーブル信号入力を制御することにより操作できるので、システム全体としてのメモリアクセス効率を向上させることができる。
【００７４】
なお、これまで説明した実施の形態２、実施の形態４および実施の形態５において、１ビットで示されるクロック選択信号あるいはクロックイネーブル選択信号を設定するメモリレジスタ１４は、半導体記憶装置１０内部に専用メモリとして設けて直接書き込み／読み込みを行う構成をとるときには、アドレスを指定不要とすることができる。また、メモリレジスタ１４をＳＤＲＡＭのメモリモードレジスタに配置して書き込み／読み込みを行う構成をとるときには、そのメモリモードレジスタ上のアドレスを指定する必要がある。このように、メモリレジスタ１４はアドレス指定の要否によらず構成することができ、半導体記憶装置１０に実装することができる。
【００７５】
以上、この発明の実施の形態における半導体記憶装置では、クロック速度や内部動作速度が同じＳＤＲＡＭを２個１つのパッケージ内に有し、メモリデバイスのデータ入出力バス幅を倍にしてデータ転送帯域を増やし、アドレスと制御信号を増やすことなく、２つのＳＤＲＡＭに独立したアドレスアクセス操作して２つの独立したデータ転送動作をすることができる。
【図面の簡単な説明】
【００７６】
【図１】この発明の実施の形態１における半導体記憶装置の一実施例を示すブロック構成図である。
【図２】この発明の実施の形態１における半導体記憶装置の一実施例を示すブロック構成図の動作タイミングを示す説明図である。
【図３】この発明の実施の形態２における半導体記憶装置の一実施例を示すブロック構成図である。
【図４】この発明の実施の形態３における半導体記憶装置の一実施例を示すブロック構成図である。
【図５】この発明の実施の形態３における半導体記憶装置の一実施例を示すブロック構成図の動作タイミングを示す説明図である。
【図６】この発明の実施の形態３における半導体記憶装置の一実施例に含まれるクロックイネーブル生成回路の動作仕様と動作タイミングを示す説明図である。
【図７】この発明の実施の形態４における半導体記憶装置の一実施例を示すブロック構成図である。
【図８】この発明の実施の形態５における半導体記憶装置の一実施例を示すブロック構成図である。
【図９】この発明の実施の形態５における半導体記憶装置の一実施例を示すブロック構成図の動作タイミングを示す説明図である。
【図１０】従来の半導体記憶装置を示すブロック構成図である。
【符号の説明】
【００７７】
１０  半導体記憶装置
１１、１２  ＳＤＲＡＭコア
１３、１３ａ  クロック生成回路
１４  メモリレジスタ回路（メモリレジスタ）
１５、１５ａ  クロックイネーブル生成回路
２０、２１、２２  メモリインタフェース回路（メモリＩ／Ｆ）
２３  クロック生成回路
２４  切替回路
３０、３１、３２  メモリインタフェース回路（メモリＩ／Ｆ）
３３  クロック生成回路
４１、４２  メモリインタフェース回路（メモリＩ／Ｆ）
４４  メモリ制御回路
【図１】
2008251060.tif 000003
【図２】
2008251060.tif 000004
【図３】
2008251060.tif 000005
【図４】
2008251060.tif 000006
【図５】
2008251060.tif 000007
【図６】
2008251060.tif 000008
【図７】
2008251060.tif 000009
【図８】
2008251060.tif 000010
【図９】
2008251060.tif 000011
【図１０】
2008251060.tif 000012