(57)【要約】    【課題】放電ミスを生じさせることなく暗コントラストを向上させることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。    【解決手段】互いに時間的に隣接する第１及び第２フィールドの内の第１フィールドで黒表示状態となり且つ第２フィールドで黒以外の輝度を表す表示状態に切り替わる放電セルを点灯遷移セルとして検出した場合に、以下の如き第１及び第２強制点灯駆動の内の少なくとも一方を実行する。第１強制点灯駆動では、上記第１フィールドにおいて、上記点灯遷移セルを、各フィールド内の所定のサブフィールドのアドレス行程のみで強制的に点灯モードに設定する。一方、第２強制点灯駆動では、上記第２フィールドにおいて、上記点灯遷移セルに隣接する隣接放電セルを、上記の如き所定のサブフィールドのアドレス行程のみで強制的に点灯モードに設定する。【選択図】  図１９
2008216556.tif 000002
【特許請求の範囲】
【請求項１】
各画素を担う複数の放電セルが配列されたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、
前記サブフィールド各々は、前記入力映像信号に基づき前記放電セル各々を点灯モード及び消去モードの内の一方に設定するアドレス行程と、前記点灯モードに設定されている放電セルのみを前記サブフィールドの輝度重みに対応した期間に亘り発光させるサスティン行程と、からなり、
前記入力映像信号に基づき、互いに時間的に隣接する第１及び第２フィールドの内の前記第１フィールドで黒表示状態となり且つ前記第２フィールドで黒以外の輝度を表す表示状態に切り替わる放電セルを点灯遷移セルとして検出し、
前記点灯遷移セルを検出した場合には、前記第１フィールドにおいて前記入力映像信号によって示される輝度レベルに拘わらず前記点灯遷移セルを前記サブフィールド各々の内の所定のサブフィールドの前記アドレス行程のみで強制的に前記点灯モードに設定する第１強制点灯駆動、又は、前記第２フィールドにおいて前記入力映像信号によって示される輝度レベルに拘わらず前記点灯遷移セルに隣接する隣接放電セルを前記所定のサブフィールドの前記アドレス行程のみで強制的に前記点灯モードに設定する第２強制点灯駆動の内の少なくとも一方を実行することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記所定のサブフィールドは他の前記サブフィールド各々内において比較的輝度重みが小なるサブフィールドであることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記第１強制点灯駆動では、前記点灯遷移セルと共に前記隣接放電セルも前記所定のサブフィールドのみで強制的に前記点灯モードに設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記入力映像信号に基づき前記第１フィールドにおいて前記点灯遷移セルを発光させるべき輝度レベルを検出し、当該輝度レベルに応じて前記第１強制点灯駆動又は前記第２強制点灯駆動の対象とすべき前記隣接放電セルの数を設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記輝度レベルが低いほど、前記第１強制点灯駆動又は前記第２強制点灯駆動の対象とすべき前記隣接放電セルの数を少なくすることを特徴とする請求項４に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記サブフィールド各々の内で前記フィールドの先頭に設けられた先頭サブフィールドの前記アドレス行程では、前記放電セルに書込アドレス放電を生起させることにより前記点灯モードに設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記プラズマディスプレイパネルは、放電空間を介して前面基板と背面基板とが対向配置され、前記前面基板及び前記背面基板間に、複数の行電極対と、前記行電極対を覆う誘電体層と、前記誘電体層を覆う保護層と、前記行電極対に対して交差する方向に伸張する複数の列電極と、前記列電極に対向する前記背面基板側に設けられた蛍光体層とを備え、前記行電極対と前記列電極との各交叉部に前記放電セルが形成されており、
前記保護層は、電子線の照射によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層であることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記酸化マグネシウム結晶体の粒径が2000Å以上であることを特徴とする請求項７に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記酸化マグネシウム結晶体が、前記放電空間に露出した状態で設けられたことを特徴とする請求項７に記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記プラズマディスプレイパネルは、放電空間を介して前面基板と背面基板とが対向配置され、前記前面基板及び前記背面基板間に、複数の行電極対と、前記行電極対を覆う誘電体層と、前記誘電体層を覆う保護層と、前記行電極対に対して交差する方向に伸張する複数の列電極と、前記列電極に対向する前記背面基板側に設けられた蛍光体層とを備え、前記行電極対と前記列電極との各交叉部に前記放電セルが形成されており、
前記蛍光体層には、電子線の照射によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウムが含有されていることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記酸化マグネシウム結晶体の粒径が2000Å以上であることを特徴とする請求項１０に記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記酸化マグネシウム結晶体が、前記放電空間に露出した状態で設けられたことを特徴とする請求項１０に記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記フィールド内において前記プラズマディスプレイパネルを駆動すべく前記行電極対及び前記列電極に印加される各種駆動パルスの内で、前記サスティン行程において前記行電極対に印加されるサスティンパルスのピーク電位が最も大であることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記所定のサブフィールドは前記サブフィールド各々の内で最も輝度重みが小なるサブフィールドであることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
各画素を担う複数の放電セルが配列されたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、
前記各サブフィールドの各々は、前記入力映像信号に基づき前記放電セルの各々を点灯モード及び消去モードの内の一方に設定するアドレス行程と、前記点灯モードに設定されている前記放電セルのみを前記サブフィールドの重み付けに対応した期間に亘り発光させるサスティン行程と、からなり、
前記放電セル各々の内の所定の放電セルに対しては、前記入力映像信号によって示される輝度レベルに拘わらず前記サブフィールド各々の内の所定のサブフィールドの前記アドレス行程のみで強制的に前記点灯モードに設定する強制点灯駆動を実行することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記所定のサブフィールドは他の前記サブフィールド各々内において比較的輝度重みが小なるサブフィールドであることを特徴とする請求項１５に記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記所定のサブフィールドでは、前記サスティン行程における行電極のピーク電位が接地電位であることを特徴とする請求項１６に記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
各画素を担う複数の放電セルが配列されたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、
前記サブフィールドの各々は、前記入力映像信号に基づき前記放電セルの各々を点灯モード及び消去モードの内の一方に設定するアドレス行程と、前記点灯モードに設定されている前記放電セルのみを前記サブフィールドの輝度重みに対応した期間に亘り発光させるサスティン行程と、からなり、
前記サブフィールド各々の内の少なくとも２のサブフィールド各々の前記アドレス行程は、前記放電セルに対して書込アドレス放電を生起させることにより、前記放電セルを前記点灯モードに設定する選択書込アドレス行程であり、
前記入力映像信号に基づき、互いに時間的に隣接する第１及び第２フィールドの内の前記第１フィールドで黒表示状態となり且つ前記第２フィールドで黒以外の輝度を表す表示状態に切り替わる放電セルを点灯遷移セルとして検出し、
前記点灯遷移セルを検出した場合には、前記第２フィールドにおいて前記入力映像信号によって示される輝度レベルに拘わらず強制的に前記点灯遷移セルを、前記サブフィールド各々の内の所定のサブフィールドの前記選択書込アドレス行程で前記点灯モードに設定する強制点灯駆動を実行することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記所定のサブフィールドは、１フィールド内で連続して配置された少なくとも２つのサブフィールドであることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記所定のサブフィールドの輝度重みが、所定の輝度重みよりも小であることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
前記所定のサブフィールドは、１フィールド内で連続して配置された２つのサブフィールドであり、このサブフィールドの内の前方に配置されたサブフィールドの前記サスティン行程の直後に全放電セルに対して前記消去モードに設定する消去行程を設けたことを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２２】
前記所定のサブフィールド各々の内の後方に配置されたサブフィールドに後続する前記サブフィールドの前記アドレス行程は、消去放電を生起させることにより前記放電セルを前記消去モードに設定する選択消去アドレス行程であることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２３】
前記プラズマディスプレイパネルは、放電空間を介して前面基板と背面基板とが対向配置され、前記前面基板及び前記背面基板間に、複数の行電極対と、前記行電極対を覆う誘電体層と、前記誘電体層を覆う保護層と、前記行電極対に対して交差する方向に伸張する複数の列電極と、前記列電極に対向する前記背面基板側に設けられた蛍光体層とを備え、前記行電極対と前記列電極との各交叉部に前記放電セルが形成されており、
前記保護層は、電子線の照射によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層であることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２４】
前記酸化マグネシウム結晶体の粒径が2000Å以上であることを特徴とする請求項２３に記載のプラズマディスプレイパネルの駆動方法。
【請求項２５】
前記酸化マグネシウム結晶体が、前記放電空間に露出した状態で設けられたことを特徴とする請求項２３に記載のプラズマディスプレイパネルの駆動方法。
【請求項２６】
前記プラズマディスプレイパネルは、放電空間を介して前面基板と背面基板とが対向配置され、前記前面基板及び前記背面基板間に、複数の行電極対と、前記行電極対を覆う誘電体層と、前記誘電体層を覆う保護層と、前記行電極対に対して交差する方向に伸張する複数の列電極と、前記列電極に対向する前記背面基板側に設けられた蛍光体層とを備え、前記行電極対と前記列電極との各交叉部に前記放電セルが形成されており、
前記蛍光体層には、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウムが含有されたことを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２７】
前記酸化マグネシウム結晶体の粒径が2000Å以上であることを特徴とする請求項２６に記載のプラズマディスプレイパネルの駆動方法。
【請求項２８】
前記酸化マグネシウム結晶体が、前記放電空間に露出した状態で設けられたことを特徴とする請求項２６に記載のプラズマディスプレイパネルの駆動方法。
【請求項２９】
前記フィールド内において前記プラズマディスプレイパネルを駆動すべく前記行電極対及び前記列電極に印加される各種駆動パルスの内で、前記サスティン行程において前記行電極対に印加されるサスティンパルスのピーク電位が最も大であることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力映像信号に応じてプラズマディスプレイパネルを駆動する駆動方法に関する。
【背景技術】
【０００２】
現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。
【０００３】
又、各放電セル内において電極を被覆すべく設けられている酸化マグネシウム層内に、電子線照射によって２００〜３００ｎｍにピークを有するＣＬ発光を為す気相酸化マグネシウム単結晶体を含ませることにより、放電確率を高めるようにしたＰＤＰが提案されている（例えば、特許文献１参照）。このようなＰＤＰによれば、放電遅れが大幅に短縮されるので、微弱な放電を短時間に安定して生起させることが可能となる。よって、表示画像には関与しない放電に伴う発光を抑制させて、暗い画像を表示している際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。
【０００４】
ところが、表示画像には関与しない放電として、放電セルの状態を初期化すべく全放電セルにおいて一斉に生起されるリセット放電が存在する為、暗コントラストを大幅に向上させることはできなかった。
【０００５】
そこで、リセット放電を生起させずにＰＤＰを駆動する駆動方法が提案された（例えば、特許文献２参照）。
【０００６】
しかしながら、リセット放電を生起させておかないと、その後の各種放電が安定して生起されなくなり、放電ミスが発生する可能性が高まるという問題が生じた。
【特許文献１】特開２００６−５４１６０号公報
【特許文献２】特開２００１−３１２２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題を解決すべく為されたものであり、放電ミスを生じさせることなく暗コントラストを向上させることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、各画素を担う複数の放電セルが配列されたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、前記サブフィールド各々は、前記入力映像信号に基づき前記放電セル各々を点灯モード及び消去モードの内の一方に設定するアドレス行程と、前記点灯モードに設定されている放電セルのみを前記サブフィールドの輝度重みに対応した期間に亘り発光させるサスティン行程と、からなり、前記入力映像信号に基づき、互いに時間的に隣接する第１及び第２フィールドの内の前記第１フィールドで黒表示状態となり且つ前記第２フィールドで黒以外の輝度を表す表示状態に切り替わる放電セルを点灯遷移セルとして検出し、前記点灯遷移セルを検出した場合には、前記第１フィールドにおいて前記入力映像信号によって示される輝度レベルに拘わらず前記点灯遷移セルを前記サブフィールド各々の内の所定のサブフィールドの前記アドレス行程のみで強制的に前記点灯モードに設定する第１強制点灯駆動、又は、前記第２フィールドにおいて前記入力映像信号によって示される輝度レベルに拘わらず前記点灯遷移セルに隣接する隣接放電セルを前記所定のサブフィールドの前記アドレス行程のみで強制的に前記点灯モードに設定する第２強制点灯駆動の内の少なくとも一方を実行する。
【０００９】
又、請求項１５記載によるプラズマディスプレイパネルの駆動方法は、各画素を担う複数の放電セルが配列されたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、前記各サブフィールドの各々は、前記入力映像信号に基づき前記放電セルの各々を点灯モード及び消去モードの内の一方に設定するアドレス行程と、前記点灯モードに設定されている前記放電セルのみを前記サブフィールドの重み付けに対応した期間に亘り発光させるサスティン行程と、からなり、前記放電セル各々の内の所定の放電セルに対しては、前記入力映像信号によって示される輝度レベルに拘わらず前記サブフィールド各々の内の所定のサブフィールドの前記アドレス行程のみで強制的に前記点灯モードに設定する強制点灯駆動を実行する。
【００１０】
請求項１８記載によるプラズマディスプレイパネルの駆動方法は、各画素を担う複数の放電セルが配列されたプラズマディスプレイパネルを、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うプラズマディスプレイパネルの駆動方法であって、前記サブフィールドの各々は、前記入力映像信号に基づき前記放電セルの各々を点灯モード及び消去モードの内の一方に設定するアドレス行程と、前記点灯モードに設定されている前記放電セルのみを前記サブフィールドの輝度重みに対応した期間に亘り発光させるサスティン行程と、からなり、前記サブフィールド各々の内の少なくとも２のサブフィールド各々の前記アドレス行程は、前記放電セルに対して書込アドレス放電を生起させることにより、前記放電セルを前記点灯モードに設定する選択書込アドレス行程であり、前記入力映像信号に基づき、互いに時間的に隣接する第１及び第２フィールドの内の前記第１フィールドで黒表示状態となり且つ前記第２フィールドで黒以外の輝度を表す表示状態に切り替わる放電セルを点灯遷移セルとして検出し、前記点灯遷移セルを検出した場合には、前記第２フィールドにおいて前記入力映像信号によって示される輝度レベルに拘わらず強制的に前記点灯遷移セルを、前記サブフィールド各々の内の所定のサブフィールドの前記選択書込アドレス行程で前記点灯モードに設定する強制点灯駆動を実行する。
【発明を実施するための最良の形態】
【００１１】
互いに時間的に隣接する第１及び第２フィールドの内の第１フィールドで黒表示状態となり且つ第２フィールドで黒以外の輝度を表す表示状態に切り替わる放電セルを点灯遷移セルとして検出した場合に、以下の如き第１及び第２強制点灯駆動の内の少なくとも一方を実行する。第１強制点灯駆動では、上記第１フィールドにおいて、上記点灯遷移セルを、各フィールド内の所定のサブフィールドのアドレス行程のみで強制的に点灯モードに設定する。一方、第２強制点灯駆動では、上記第２フィールドにおいて、上記点灯遷移セルに隣接する隣接放電セルを、上記の如き所定のサブフィールドのアドレス行程のみで強制的に点灯モードに設定する。
【００１２】
これら第１又第２強制点灯駆動によれば、荷電粒子不足が予測される放電セル、つまり連続する２つのフィールド間で黒表示状態から黒以外の輝度を表す表示状態に切り替わる放電セル内には、かかる強制点灯駆動によって強制的に生起されたサスティン放電に伴い荷電粒子が形成されるようになる。つまり、各放電セルにおいて荷電粒子不足となる上記の如き表示形態の遷移が生じた際にも、リセット放電に頼ることなく荷電粒子を形成させることが可能となる。よって、暗コントラスト向上を図るべくリセット放電を弱めた場合にも、その表示形態に拘わらずに、放電ミスを生じさせることなく放電セルを駆動することができるようになる。
【実施例１】
【００１３】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１４】
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【００１５】
図１に示すように、かかるプラズマディスプレイ装置は、Ａ／Ｄ変換器１、画素駆動データ生成回路２、強制点灯処理回路３、メモリ４、ＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１６】
Ａ／Ｄ変換器１は、入力映像信号をサンプリングしてこれを各画素に対応した例えば８ビットの画素データＰＤに変換して、画素駆動データ生成回路２及び強制点灯処理回路３の各々に供給する。
【００１７】
画素駆動データ生成回路２は、先ず、各画素毎の画素データＰＤ各々に対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。例えば、誤差拡散処理において画素駆動データ生成回路２は、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、画素駆動データ生成回路２は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、画素駆動データ生成回路２は、上記ディザ加算画素データの上位４ビット分を、図７に示す如き、全輝度レベルを１５段階（第１〜第１５階調）にて表す４ビットの多階調化画素データＰＤＳに変換する。そして、画素駆動データ生成回路２は、かかる多階調化画素データＰＤＳを図７に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換して、強制点灯処理回路３に供給する。尚、画素駆動データＧＤの各ビットの論理レベルは、そのビット桁に対応したサブフィールドにおいてアドレス放電（後述する）を生起させるか否かを示す。例えば、論理レベル１である場合にはアドレス放電を生起させる一方、論理レベル０である場合にはそのビット桁に対応したサブフィールドではアドレス放電を生起させない。
【００１８】
強制点灯処理回路３は、各画素毎の画素駆動データＧＤ各々に対して強制点灯処理（後述する）を施して得られた画素駆動データＧＧＤをメモリ４に供給する。尚、画素駆動データＧＧＤも、図７に示す如く、１４ビットの画素駆動データＧＤによる各階調毎のデータパターンと同一のデータパターン（１４ビット）を有する。
【００１９】
メモリ４は、上記画素駆動データＧＧＤを順次書き込む。ここで、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した(ｎ×ｍ)個分の画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)の書き込みが終了すると、メモリ４は、以下の如き読み出し動作を行う。
【００２０】
先ず、メモリ４は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の第１ビット目を画素駆動データビットＤＢ(1,1)〜ＲＤＢ(n,m)と捉え、これらを後述するサブフィールドＳＦ１において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。次に、メモリ４は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の第２ビット目を画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)と捉え、これらを後述するサブフィールドＳＦ２において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。以下、同様にして、メモリ４は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の各ビットを同一ビット桁同士にて分離して読み出し、そのビット桁に対応したサブフィールドにおいて、夫々を画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ５５に供給する。
【００２１】
プラズマディスプレイパネルとしてのＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に夫々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ１，Ｘ１）、（Ｙ２，Ｘ２）、（Ｙ３，Ｘ３）、・・・、（Ｙｎ，Ｘｎ）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。この際、放電セルＰＣ(1,1)〜ＰＣ(n,m)の内で、第（３ｔ−２）列（ｔ：１〜m/3なる整数）に属する放電セル、つまり、第１列、第４列、第７列、・・・、第(ｍ−２)列に属する放電セルＰＣは、赤色画素に対応したものである。又、第（３ｔ−１）列（ｔ：１〜m/3なる整数）に属する放電セル、つまり、第２列、第５列、第８列、・・・、第(ｍ−１)列に属する放電セルＰＣは、緑色画素に対応したものである。又、第（３ｔ）列（ｔ：１〜m/3なる整数）に属する放電セル、つまり、第３列、第６列、第９列、・・・、第ｍ列に属する放電セルＰＣは、青色画素に対応したものである。
【００２２】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００２３】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００２４】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。
【００２５】
酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含む。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。ここで、平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００２６】
このようなＣＬ発光ＭｇＯ結晶体は、２３５ｎｍに対応したエネルギー準位を有することにより、電子を長時間に亘り（数msec）捕捉し、この電子を選択放電時の電界の印加によって放出させることで放電に必要な初期電子を迅速に取得していると推測される。よって、かかるＣＬ発光ＭｇＯ結晶体が図３に示す如き酸化マグネシウム層１３に含まれていると、放電空間Ｓ内には放電を生起させるのに必要十分な量の電子が常時存在することになり、放電空間Ｓ内での放電確率が著しく高くなる。
【００２７】
図６は、放電セルＰＣ内に酸化マグネシウム層を設けなかった場合、従来の蒸着法によって酸化マグネシウム層を形成させた場合、ＣＬ発光ＭｇＯ結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を夫々示す図である。
【００２８】
尚、図６中において横軸は放電の休止時間、つまり放電が生起されてから次の放電が生起されるまでの時間間隔を表すものである。図６に示すように、放電セルＰＣ内に、ＣＬ発光ＭｇＯ結晶体を含む酸化マグネシウム層１３を設けると、従来の蒸着法によって酸化マグネシウム層を形成させた場合に比して放電確率が高まる。この際、ＣＬ発光ＭｇＯ結晶体としては、電子線を照射した際のＣＬ発光、特に２３５ｎｍにピークを有するＣＬ発光の強度が大なるものほど、放電空間Ｓ内において生起される放電遅れを短縮させることができる。
【００２９】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００３０】
前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。つまり、赤色画素に対応した放電セルＰＣ内には赤色発光を為す蛍光体層１７、緑色画素に対応した放電セルＰＣ内には緑色発光を為す蛍光体層１７、青色画素に対応した放電セルＰＣ内には青色発光を為す蛍光体層１７が、夫々形成されているのである。
【００３１】
又、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてＭｇＯ結晶体が含まれている。蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。この際、蛍光体層１７内に含まれている複数のＭｇＯ結晶体の中には、前述した如きＣＬ発光ＭｇＯ結晶体が含まれている。すなわち、各放電セルＰＣ内には、その前面透明基板１０に形成されている酸化マグネシウム層１３と、背面基板１４側に形成されている蛍光体層１７との両者にＣＬ発光ＭｇＯ結晶体が含まれているのである。かかる構造によれば、各放電セルＰＣ内に、より多くのＣＬ発光ＭｇＯ結晶体を含有させることが可能となるので、更なる放電確率の向上、並びに放電遅れの低減が達成される。更に、上述した如く、酸化マグネシウム層１３及び蛍光体層１７各々の表面上において放電ガスと接触するようにＭｇＯ結晶体を形成させることにより、放電空間Ｓ内に効率よく荷電粒子を放出することが可能となるので、更なる放電確率の向上、並びに放電遅れの低減が達成される。
【００３２】
ここで、各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００３３】
Ｘ電極ドライバ５１は、駆動制御回路５６から供給された各種制御信号に応じて、リセットパルス及びサスティンパルス（後述する）を夫々発生し、ＰＤＰ５０の行電極Ｘに印加する。
【００３４】
Ｙ電極ドライバ５３は、駆動制御回路５６から供給された各種制御信号に応じて、リセットパルス、走査パルス及びサスティンパルス（後述する）を夫々発生し、ＰＤＰ５０の行電極Ｙ１〜Ｙｎに印加する。
【００３５】
アドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、メモリ４から読み出された画素駆動データビットＤＢに応じたピーク電位を有する画素データパルスを発生して、ＰＤＰ５０の列電極Ｄ１〜Ｄｍに印加する。
【００３６】
駆動制御回路５６は、上記構造を有するＰＤＰ５０を図８に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号を、パネルドライバとしてのＸ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５の各々に供給する。
【００３７】
すなわち、駆動制御回路５６は、図８に示す如き先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷＷ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００３８】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図９に示す如きタイミングにて各種駆動パルスをＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００３９】
図９においては、図８に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００４０】
先ず、サブフィールドＳＦ１のリセット行程Ｒでは、Ｙ電極ドライバ５３が、図９に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスＲＰを発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。更に、リセット行程Ｒでは、Ｘ電極ドライバ５１が、上記リセットパルスＲＰの印加が為されている間に亘り正極性の所定のベース電位を有するベースパルスＢＰ＋を全ての行電極Ｘ１〜Ｘｎ各々に印加する。この際、これら負極性のリセットパルスＲＰ及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間においてリセット放電が生起される。尚、リセットパルスＲＰにおける負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。これは、リセットパルスＲＰのピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷＷでのアドレス放電が不安定となるからである。更に、上記リセットパルスＲＰのパルス電圧はサスティンパルスＩＰのパルス電圧よりも低く設定されている。又、リセットパルスＲＰ及びベースパルスＢＰ＋によって各放電セル内の行電極Ｘ及びＹ間に印加される電圧は、後述するサスティンパルスＩＰの印加によって行電極Ｘ及びＹ間に印加される電圧よりも低い電圧である。よって、リセットパルスＲＰ及びベースパルスＢＰ＋の印加に応じて生起されるリセット放電は、サスティンパルスＩＰの印加によって生起されるサスティン放電よりも弱い放電となる。
【００４１】
かかるリセット行程Ｒにおいて生起された微弱なリセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程ＷＷにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００４２】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷＷでは、Ｙ電極ドライバ５３が、図９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、リセット行程Ｒにおいて行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの選択書込アドレス行程ＷＷにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。
【００４３】
更に、この選択書込アドレス行程ＷＷでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットＤＢの論理レベルに応じた画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき正極性のピーク電位を有する画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にも放電が生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００４４】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４５】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図９に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じた画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、正極性のピーク電位を有する高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００４６】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図９に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００４７】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００４８】
以上の如き駆動を、図７に示す如き１５通りの画素駆動データＧＧＤに基づいて実行する。かかる駆動によると、図７に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷOのみで選択消去アドレス放電が生起され（黒丸にて示す）、放電セルＰＣは消灯モードに設定される。つまり、各放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図７に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。
【００４９】
このように、図１に示されるプラズマディスプレイ装置は、画素駆動データＧＧＤに基づき、ＰＤＰ５０に対して図８及び図９に示されるが如き駆動を実施する。
【００５０】
ここで、かかる画素駆動データＧＧＤは、強制点灯処理回路３が画素駆動データＧＤに対して強制点灯処理を施して得られたものである。
【００５１】
図１０は、強制点灯処理回路３の内部構成を示す図である。
【００５２】
図１０において、フィールドメモリ３１は、Ａ／Ｄ変換器１から順次、供給される各画素毎の画素データＰＤ各々を順次取り込んで記憶しつつ、１フィールド（又は１フレーム）分の取り込みが終了する度に、その取り込まれた順に画素データＰＤ各々を読み出す。フィールドメモリ３１は、この読み出した画素データＰＤを、次フィールド画素データＰＤＮＸとしてフィールドメモリ３２及び第２強制点灯処理部３３に供給する。
【００５３】
フィールドメモリ３２は、フィールドメモリ３１から順次、供給される各画素毎の次フィールド画素データＰＤＮＸ各々を順次取り込んで記憶しつつ、１フィールド（又は１フレーム）分の取り込みが終了する度に、その取り込まれた順に次フィールド画素データＰＤＮＸ各々を読み出す。フィールドメモリ３２は、この読み出した次フィールド画素データＰＤＮＸを、現フィールド画素データＰＤＣＵとして第２強制点灯処理部３３、フィールドメモリ３４及び第１強制点灯処理部３５に供給する。
【００５４】
フィールドメモリ３４は、フィールドメモリ３２から順次、供給される各画素毎の現フィールド画素データＰＤＣＵ各々を順次取り込んで記憶しつつ、１フィールド（又は１フレーム）分の取り込みが終了する度に、その取り込まれた順に現フィールド画素データＰＤＣＵ各々を読み出す。フィールドメモリ３４は、この読み出した現フィールド画素データＰＤＣＵを、前フィールド画素データＰＤＢＥとして第１強制点灯処理部３５に供給する。
【００５５】
第１強制点灯処理部３５は、３×３ブロック全消灯検出部３５１、強制点灯セル指定部３５２、及び３×３ブロック点灯セル検出部３５３から構成される。
【００５６】
３×３ブロック全消灯検出部３５１は、先ず、１フィールド分の前フィールド画素データＰＤＢＥに基づき、１画面内の放電セルＰＣ(1,1)〜ＰＣ(n,m)に対して３行×３列分のブロック毎に、そのブロック内の放電セルＰＣの全てが１フィールド期間に亘り消灯状態になるか否かを判定する。すなわち、３×３ブロック全消灯検出部３５１は、各ブロック内の放電セルＰＣ各々に対応した前フィールド画素データＰＤＢＥが全て輝度レベル０を表す場合に限り、そのブロック内の９個の放電セルＰＣの全てが１フィールドに亘り消灯状態になると判定する。そして、３×３ブロック全消灯検出部３５１は、そのブロック内の放電セルＰＣ各々が全て１フィールドに亘り消灯状態になると判定した場合には論理レベル１、それ以外の場合には論理レベル０を示す全消灯検出信号ＢＬ１を強制点灯セル指定部３５２に供給する。
【００５７】
３×３ブロック点灯セル検出部３５３は、先ず、１フィールド分の現フィールド画素データＰＤＣＵに基づき、１画面内の放電セルＰＣ(1,1)〜ＰＣ(n,m)に対して３行×３列分のブロック毎に、そのブロック内において黒表示以外、つまり輝度レベル０より大なる輝度を担う放電セルＰＣを検出する。すなわち、３×３ブロック点灯セル検出部３５３は、各ブロック内において、各放電セルＰＣの内からその放電セルＰＣに対応した現フィールド画素データＰＤＣＵが輝度レベル０より大なる輝度を表す放電セルＰＣを検出する。この際、３×３ブロック点灯セル検出部３５３は、かかる放電セルＰＣを点灯セルとして、この点灯セルを検出したことを示す論理レベル１の点灯セル検出信号ＣＬ１を強制点灯セル指定部３５２に供給する。また、３×３ブロック点灯セル検出部３５３は、上記点灯セルにおける１画面内での画素位置を表す点灯セル位置信号Ｓ１LOCを強制点灯セル指定部３５２に供給する。更に、３×３ブロック点灯セル検出部３５３は、上記点灯セルに対応した現フィールド画素データＰＤＣＵにて示される輝度レベルを表す点灯セル輝度信号Ｓ１Ｙを強制点灯セル指定部３５２に供給する。
【００５８】
強制点灯セル指定部３５２は、各フィールド（フレーム）毎に、図１１に示す如き第１強制点灯セル指定処理フローを実行する。
【００５９】
図１１において、先ず、強制点灯セル指定部３５２は、全消灯検出信号ＢＬ１が論理レベル１であるか否かを判定する（ステップＳ１）。すなわち、直前のフィールドの段階で、３×３ブロック内の９個の放電セルＰＣの全てが１フィールドに亘り消灯状態になるか否かを判定するのである。ステップＳ１において、全消灯検出信号ＢＬ１が論理レベル１であると判定された場合、強制点灯セル指定部３５２は、点灯セル検出信号ＣＬ１が論理レベル１であるか否かを判定する（ステップＳ２）。すなわち、現時点のフィールドの段階で、３×３ブロック内の９個の放電セルＰＣの中に上記の如き点灯セルが存在するか否かを判定するのである。ステップＳ２において、点灯セル検出信号ＣＬ１が論理レベル１であると判定された場合、強制点灯セル指定部３５２は、点灯セル輝度信号Ｓ１Ｙにて示される輝度レベルが所定の輝度レベルＫ１よりも小であるか否かを判定する（ステップＳ３）。ステップＳ３において、点灯セル輝度信号Ｓ１Ｙにて示される輝度レベルが輝度レベルＫ１よりも小であると判定された場合、強制点灯セル指定部３５２は、レベル１強制点灯セル選定処理（後述する）を実行する（ステップＳ４）。又、上記ステップＳ３にて、点灯セル輝度信号Ｓ１Ｙにて示される輝度レベルが輝度レベルＫ１よりも小ではないと判定された場合、強制点灯セル指定部３５２は、この点灯セル輝度信号Ｓ１Ｙにて示される輝度レベルが所定の輝度レベルＫ２（Ｋ１＜Ｋ２）よりも小であるか否かを判定する（ステップＳ５）。ステップＳ５において、点灯セル輝度信号Ｓ１Ｙにて示される輝度レベルが輝度レベルＫ２よりも小であると判定された場合、強制点灯セル指定部３５２は、レベル２強制点灯セル選定処理（後述する）を実行する（ステップＳ６）。一方、かかるステップＳ５において、点灯セル輝度信号Ｓ１Ｙにて示される輝度レベルが輝度レベルＫ２よりも小ではないと判定された場合、強制点灯セル指定部３５２は、レベル３強制点灯セル選定処理（後述する）を実行する（ステップＳ７）。
【００６０】
ここで、レベル１強制点灯セル選定処理（ステップＳ４）では、先ず、強制点灯セル指定部３５２は、点灯セル位置信号Ｓ１LOCにて示される放電セルを点灯遷移セルとし、この点灯遷移セルの左右に夫々隣接する放電セル各々の内の一方を、強制的に点灯状態に設定させるべき放電セルとして選定する。例えば、かかる点灯遷移セルが図１２（ａ）に示す如き放電セルＰＣＣである場合には、その右横に隣接する放電セルＰＣＲを強制的に点灯状態に設定させるべき放電セルとして選定する。尚、強制点灯セル指定部３５２は、強制的に点灯状態に設定させるべき放電セルとして、上記点灯遷移セルの上下に夫々隣接する放電セル各々の内の一方、例えば、図１２（ｂ）に示す如き中央の放電セルＰＣＣの上方向に隣接する放電セルＰＣＵを選定するようにしても良い。次に、強制点灯セル指定部３５２は、この強制的に点灯状態に設定させるべき放電セルとして選定された放電セル、例えば図１２（ａ）に示す放電セルＰＣＲ、又は図１２（ｂ）に示す放電セルＰＣＵの画素位置を示す情報を内蔵メモリ（図示せぬ）に記憶する。
【００６１】
又、レベル２強制点灯セル選定処理（ステップＳ６）では、先ず、強制点灯セル指定部３５２は、点灯セル位置信号Ｓ１LOCにて示される放電セル、すなわち点灯遷移セルの左右に夫々隣接する放電セルの各々を、強制的に点灯状態に設定させるべき放電セルとして選定する。例えば、点灯遷移セルが図１２（ｃ）に示す如き放電セルＰＣＣである場合には、その右横に隣接する放電セルＰＣＲ及び左横に隣接する放電セルＰＣＬを夫々、強制的に点灯状態に設定させるべき放電セルとして選定する。次に、強制点灯セル指定部３５２は、これら強制的に点灯状態に設定させるべき放電セルとして選定された放電セルの各々、例えば図１２（ｃ）に示す如き放電セルＰＣＲ及び放電セルＰＣＬ各々の画素位置を示す情報を上記内蔵メモリに記憶する。
【００６２】
又、レベル３強制点灯セル選定処理（ステップＳ７）では、先ず、強制点灯セル指定部３５２は、点灯セル位置信号Ｓ１LOCにて示される放電セル、すなわち点灯遷移セルの左右に夫々隣接する放電セルの各々、並びに上下に隣接する放電セル各々の内の一方を、夫々強制的に点灯状態に設定させるべき放電セルとして選定する。例えば、かかる点灯遷移セルが図１２（ｄ）に示す如き放電セルＰＣＣである場合には、その右横に隣接する放電セルＰＣＲ及び左横に隣接する放電セルＰＣＬ、並びに上方向に隣接する放電セルＰＣＵを夫々、強制的に点灯状態に設定させるべき放電セルとして選定する。次に、強制点灯セル指定部３５２は、これら強制的に点灯状態に設定させるべき放電セルとして選定された放電セルの各々、例えば、図１２（ｃ）に示す如き放電セルＰＣＲ、ＰＣＬ及びＰＣＵ各々の画素位置を示す情報を上記内蔵メモリに記憶する。
【００６３】
上記ステップＳ４、Ｓ６又はＳ７が終了すると、強制点灯セル指定部３５２は、１フィールド（１フレーム）分の処理が終了したか否かを判定する（ステップＳ８）。かかるステップＳ８において、１フィールド（１フレーム）分の処理が終了していないと判定された場合、強制点灯セル指定部３５２は、上記ステップＳ１の実行に戻って、前述した如き動作を繰り返し実行する。一方、ステップＳ８において、１フィールド（１フレーム）分の処理が終了したと判定された場合、強制点灯セル指定部３５２は、以下の如きステップＳ９を実行する。
【００６４】
すなわち、強制点灯セル指定部３５２は、強制的に点灯状態に設定させるべき放電セルの画素位置を示す情報を上記内蔵メモリから読み出し、その画素に対応した画素駆動データＧＤを、黒表示以外の階調に対応したデータに置換させるべきデータ置換指令信号ＬＳ１をデータ置換部３６に供給する（ステップＳ９）。
【００６５】
以上の如き処理により、第１強制点灯処理部３５は、先ず、図１３に示す如き３行×３列分の放電セルのブロック毎に、そのブロック内の放電セルの全てが黒表示となる状態（直前フィールド）から、黒表示以外の輝度を担う放電セルが存在する状態（現フィールド）へ遷移したか否かを判定する（ステップＳ１及びＳ２）。この際、かかる遷移が生じたと判定された場合、第１強制点灯処理部３５は、黒表示状態（直前フィールド）から黒表示以外の輝度を表す状態（現フィールド）に遷移した放電セルを、点灯遷移セルとして検出する。
【００６６】
ところで、図１３に示す表示状態では、本来、現フィールドの段階においてブロック内の点灯遷移セル（中央の放電セル）の周辺に隣接する８つの放電セル各々では黒表示を実施すべき駆動、つまり図７に示す如き第１階調に対応した駆動が為されることになる。よって、これら隣接放電セル各々では、１フィールド表示期間に亘りサスティン放電が一切生起されていないことになる。従って、点灯遷移セルとしての中央の放電セルは、隣接放電セルからの荷電粒子の供給を一切受けることが出来ない状態にある。
【００６７】
そこで、図１３に示す如き表示状態の遷移が生じた際には、第１強制点灯処理部３５は、点灯遷移セル（中央の放電セル）に夫々隣接する放電セル各々の内の少なくとも１の放電セルに対して強制的に黒表示以外の階調に対応した駆動（以下、強制点灯駆動と称する）を実施させるべき処理を実行する（ステップＳ９）。すなわち、第１強制点灯処理部３５は、この放電セルに対応した画素駆動データＧＤを第１階調以外の階調に対応したデータに置換させる指令（ＬＳ１）を発するのである。この際、第１強制点灯処理部３５は、点灯遷移セル（中央の放電セル）の輝度レベルが低いほど、強制点灯駆動を実施させるべく選定する放電セルの数を少なくする。例えば、第１強制点灯処理部３５は、点灯遷移セルの輝度レベルがＫ１よりも低い場合には、図１２（ａ）又は図１２（ｂ）に示す如く、中央の放電セルに隣接する１の放電セルのみを、強制点灯駆動を実施させるべき放電セルとして選定する（レベル１強制点灯セル選定処理）。又、第１強制点灯処理部３５は、点灯遷移セルの輝度レベルがＫ１以上であるもののＫ２よりも低い場合には、図１２（ｃ）に示す如く、点灯遷移セルの左右方向に夫々隣接する２つの放電セルのみを、強制点灯駆動を実施させるべき放電セルとして選定する（レベル２強制点灯セル選定処理）。又、第１強制点灯処理部３５は、点灯遷移セルの輝度レベルがＫ２以上である場合には、図１２（ｄ）に示す如く、点灯遷移セルの左右方向に夫々隣接する２つの放電セルと上方向に隣接する１つの放電セルの合計３つの放電セルを、強制点灯駆動を実施させるべき放電セルとして選定する（レベル３強制点灯セル選定処理）。
【００６８】
第２強制点灯処理部３３は、３×３ブロック全消灯検出部３３１、強制点灯セル指定部３３２、及び３×３ブロック点灯セル検出部３５３から構成される。
【００６９】
３×３ブロック全消灯検出部３３１は、先ず、１フィールド分の現フィールド画素データＰＤＣＵに基づき、１画面内の放電セルＰＣ(1,1)〜ＰＣ(n,m)に対して３行×３列分のブロック毎に、そのブロック内の放電セルＰＣの全てが１フィールド期間に亘り消灯状態になるか否かを判定する。すなわち、３×３ブロック全消灯検出部３３１は、各ブロック内の放電セルＰＣ各々に対応した現フィールド画素データＰＤＣＵが全て輝度レベル０を表す場合に限り、そのブロック内の９個の放電セルＰＣの全てが１フィールドに亘り消灯状態になると判定する。そして、３×３ブロック全消灯検出部３３１は、そのブロック内の放電セルＰＣ各々が全て１フィールドに亘り消灯状態になると判定した場合には論理レベル１、それ以外の場合には論理レベル０を示す全消灯検出信号ＢＬ２を強制点灯セル指定部３３２に供給する。
【００７０】
３×３ブロック点灯セル検出部３３３は、先ず、１フィールド分の次フィールド画素データＰＤＮＸに基づき、１画面内の放電セルＰＣ(1,1)〜ＰＣ(n,m)に対して３行×３列分のブロック毎に、そのブロック内において黒表示以外、つまり輝度レベル０より大なる輝度を担う放電セルＰＣを検出する。すなわち、３×３ブロック点灯セル検出部３３３は、各ブロック内において、各放電セルＰＣの内からその放電セルＰＣに対応した次フィールド画素データＰＤＮＸが輝度レベル０より大なる輝度を表す放電セルＰＣを検出する。この際、３×３ブロック点灯セル検出部３３３は、かかる放電セルＰＣを点灯セルとして、この点灯セルを検出したことを示す論理レベル１の点灯セル検出信号ＣＬ２を強制点灯セル指定部３３２に供給する。また、３×３ブロック点灯セル検出部３３３は、上記点灯セルにおける１画面内での画素位置を表す点灯セル位置信号Ｓ２LOCを強制点灯セル指定部３３２に供給する。更に、３×３ブロック点灯セル検出部３３３は、上記点灯セルに対応した次フィールド画素データＰＤＮＸにて示される輝度レベルを表す点灯セル輝度信号Ｓ２Ｙを強制点灯セル指定部３３２に供給する。
【００７１】
強制点灯セル指定部３３２は、各フィールド（フレーム）毎に、図１４に示す如き第２強制点灯セル指定処理フローを実行する。
【００７２】
図１４において、先ず、強制点灯セル指定部３３２は、全消灯検出信号ＢＬ２が論理レベル１であるか否かを判定する（ステップＳ１１）。すなわち、現フィールドの段階で、３×３ブロック内の９個の放電セルＰＣの全てが１フィールドに亘り消灯状態になるか否かを判定するのである。ステップＳ１１において、全消灯検出信号ＢＬ２が論理レベル１であると判定された場合、強制点灯セル指定部３３２は、点灯セル検出信号ＣＬ２が論理レベル１であるか否かを判定する（ステップＳ１２）。すなわち、現フィールドの次のフィールドの段階で、３×３ブロック内の９個の放電セルＰＣの中に上記の如き点灯セルが存在するか否かを判定するのである。ステップＳ１２において、点灯セル検出信号ＣＬ２が論理レベル１であると判定された場合、強制点灯セル指定部３３２は、点灯セル輝度信号Ｓ２Ｙにて示される輝度レベルが所定の輝度レベルＭ１よりも小であるか否かを判定する（ステップＳ１３）。ステップＳ１３において、点灯セル輝度信号Ｓ２Ｙにて示される輝度レベルが輝度レベルＭ１よりも小であると判定された場合、強制点灯セル指定部３３２は、レベルＡ強制点灯セル選定処理（後述する）を実行する（ステップＳ１４）。又、上記ステップＳ１３にて、点灯セル輝度信号Ｓ２Ｙにて示される輝度レベルが輝度レベルＭ１よりも小ではないと判定された場合、強制点灯セル指定部３３２は、この点灯セル輝度信号Ｓ２Ｙにて示される輝度レベルが所定の輝度レベルＭ２（Ｍ１＜Ｍ２）よりも小であるか否かを判定する（ステップＳ１５）。ステップＳ１５において、点灯セル輝度信号Ｓ２Ｙにて示される輝度レベルが輝度レベルＭ２よりも小であると判定された場合、強制点灯セル指定部３３２は、レベルＢ強制点灯セル選定処理（後述する）を実行する（ステップＳ１６）。一方、かかるステップＳ１５において、点灯セル輝度信号Ｓ２Ｙにて示される輝度レベルが輝度レベルＭ２よりも小ではないと判定された場合、強制点灯セル指定部３３２は、この点灯セル輝度信号Ｓ２Ｙにて示される輝度レベルが所定の輝度レベルＭ３（Ｍ２＜Ｍ３）よりも小であるか否かを判定する（ステップＳ１７）。ステップＳ１７において、点灯セル輝度信号Ｓ２Ｙにて示される輝度レベルが輝度レベルＭ３よりも小であると判定された場合、強制点灯セル指定部３３２は、レベルＣ強制点灯セル選定処理（後述する）を実行する（ステップＳ１８）。一方、かかるステップＳ１７において、点灯セル輝度信号Ｓ２Ｙにて示される輝度レベルが輝度レベルＭ３よりも小ではないと判定された場合、強制点灯セル指定部３３２は、レベルＤ強制点灯セル選定処理（後述する）を実行する（ステップＳ１９）。
【００７３】
ここで、レベルＡ強制点灯セル選定処理（ステップＳ１４）では、先ず、強制点灯セル指定部３３２は、点灯セル位置信号Ｓ２LOCにて示される放電セルを点灯遷移セルとし、これを強制的に点灯状態に設定させるべき放電セルとして選定する。例えば、図１５（ａ）に示す如き、３×３ブロック内の９個の放電セルの内で、点灯セル位置信号Ｓ２LOCにて示される放電セル、つまり点灯遷移セルが放電セルＰＣＣである場合には、この放電セルＰＣＣのみを、強制的に点灯状態に設定させるべき放電セルとして選定する。そして、強制点灯セル指定部３３２は、この強制的に点灯状態に設定させるべき放電セルとして選定された放電セル、つまり図１５（ａ）に示す放電セルＰＣＣの画素位置を示す情報を内蔵メモリ（図示せぬ）に記憶する。
【００７４】
又、レベルＢ強制点灯セル選定処理（ステップＳ１６）では、先ず、強制点灯セル指定部３３２は、点灯セル位置信号Ｓ２LOCにて示される放電セル、つまり点灯遷移セルと、この点灯遷移セルの左方向（又は右方向）に隣接する放電セルとの合計２個の放電セルを、強制的に点灯状態に設定させるべき放電セルとして選定する。例えば、かかる点灯遷移セルが図１５（ｂ）に示す如き放電セルＰＣＣである場合には、この放電セルＰＣＣと、その右横に隣接する放電セルＰＣＲを強制的に点灯状態に設定させるべき放電セルとして選定する。そして、強制点灯セル指定部３３２は、この強制的に点灯状態に設定させるべき放電セルとして選定された放電セル、例えば図１５（ｂ）に示す放電セルＰＣＣ及びＰＣＲの画素位置を夫々示す情報を内蔵メモリ（図示せぬ）に記憶する。
【００７５】
又、レベルＣ強制点灯セル選定処理（ステップＳ１８）では、先ず、強制点灯セル指定部３３２は、点灯セル位置信号Ｓ２LOCにて示される放電セル、つまり点灯遷移セルと、その左右に夫々隣接する放電セルの各々とを、強制的に点灯状態に設定させるべき放電セルとして選定する。例えば、かかる点灯遷移セルが図１５（ｃ）に示す如き放電セルＰＣＣである場合には、この放電セルＰＣＣと共に、その右横に隣接する放電セルＰＣＲ及び左横に隣接する放電セルＰＣＬを夫々、強制的に点灯状態に設定させるべき放電セルとして選定する。そして、強制点灯セル指定部３３２は、これら強制的に点灯状態に設定させるべき放電セルとして選定された放電セルの各々、つまり図１５（ｃ）に示す如き放電セルＰＣＣ、ＰＣＲ及びＰＣＬ各々の画素位置を示す情報を上記内蔵メモリに記憶する。
【００７６】
又、レベルＤ強制点灯セル選定処理（ステップＳ１９）では、先ず、強制点灯セル指定部３３２は、点灯セル位置信号Ｓ２LOCにて示される放電セル、つまり点灯遷移セルと、及びその上方に隣接する放電セルの各々を、夫々強制的に点灯状態に設定させるべき放電セルとして選定する。例えば、かかる点灯遷移セルが図１５（ｄ）に示す如き放電セルＰＣＣである場合には、この放電セルＰＣＣと共に、その右横に隣接する放電セルＰＣＲ及び左横に隣接する放電セルＰＣＬ、並びに上方向に隣接する放電セルＰＣＵの各々を、強制的に点灯状態に設定させるべき放電セルとして選定する。そして、強制点灯セル指定部３３２は、これら強制的に点灯状態に設定させるべき放電セルとして選定された放電セルの各々、つまり図１５（ｄ）に示す如き放電セルＰＣＣ、ＰＣＲ、ＰＣＬ及びＰＣＵ各々の画素位置を示す情報を上記内蔵メモリに記憶する。
【００７７】
上記ステップＳ１４、Ｓ１６、Ｓ１８又はＳ１９が終了すると、強制点灯セル指定部３３２は、１フィールド（１フレーム）分の処理が終了したか否かを判定する（ステップＳ２０）。かかるステップＳ２０において、１フィールド（１フレーム）分の処理が終了していないと判定された場合、強制点灯セル指定部３３２は、上記ステップＳ１１の実行に戻って、前述した如き動作を繰り返し実行する。一方、ステップＳ２０において、１フィールド（１フレーム）分の処理が終了したと判定された場合、強制点灯セル指定部３３２は、以下の如きステップＳ２１を実行する。
【００７８】
すなわち、強制点灯セル指定部３３２は、強制的に点灯状態に設定させるべき放電セルの画素位置を示す情報を上記内蔵メモリから読み出し、その画素に対応した画素駆動データＧＤを黒表示以外の階調（例えば第２階調）に対応したデータに置換させるべきデータ置換指令信号ＬＳ２をデータ置換部３６に供給する（ステップＳ２１）。
【００７９】
以上の如き処理により、第２強制点灯処理部３３は、図１６に示す如き３行×３列分の放電セルのブロック毎に、そのブロック内の放電セルの全てが黒表示となる状態（現フィールド）から、黒表示以外の輝度を担う放電セルが存在する状態（次フィールド）へ遷移したか否かを判定する（ステップＳ１１及びＳ１２）。この際、かかる遷移が生じたと判定された場合、第２強制点灯処理部３３は、この黒表示状態（現フィールド）から黒表示以外の輝度を表す状態（次フィールド）に遷移した放電セルを、点灯遷移セルとして検出する。
【００８０】
ところで、図１６に示す表示状態では、本来、現フィールドの段階ではブロック内の点灯遷移セル（中央の放電セル）を含む全ての放電セルにおいて黒表示を実施すべき駆動、つまり図７に示す如き第１階調に対応した駆動が為されることになる。よって、これら放電セル各々では、１フィールド表示期間に亘りサスティン放電が一切生起されていないことになる。従って、点灯遷移セルとしての中央の放電セルは、黒表示以外の駆動を実施する直前の段階において荷電粒子の供給を一切受けることが出来ない状態にある。
【００８１】
そこで、図１６に示す如き遷移が生じた際には、第２強制点灯処理部３３は、本来、ブロック内の全放電セルを黒表示に対応した第１階調で駆動させるべきところを、上記点灯遷移セルを含む隣接放電セル各々の内の少なくとも１の放電セルに対しては、強制的に黒表示以外の階調（例えば第２階調）に対応した強制点灯駆動を実施させるべき処理を実行する（ステップＳ２１）。すなわち、第２強制点灯処理部３３は、この放電セルに対応した画素駆動データＧＤを第１階調以外の階調に対応したデータに置換させる指令（ＬＳ２）を発するのである。この際、第２強制点灯処理部３３は、点灯遷移セルの輝度レベルが低いほど、強制点灯駆動を実施させるべく選定する放電セルの数を少なくする。例えば、第２強制点灯処理部３３は、点灯遷移セル（中央の放電セル）の輝度レベルがＭ１よりも低い場合には図１５（ａ）に示す如く点灯遷移セルのみを強制点灯駆動を実施させるべき放電セルとして選定する（レベルＡ強制点灯セル選定処理）。又、第２強制点灯処理部３３は、点灯遷移セルの輝度レベルがＭ１以上であるもののＭ２よりも低い場合には、図１５（ｂ）に示す如く、点灯遷移セルと共にこの点灯遷移セルに隣接する１の放電セルを、強制点灯駆動を実施させるべき放電セルとして選定する（レベルＢ強制点灯セル選定処理）。又、第２強制点灯処理部３３は、点灯遷移セルの輝度レベルがＭ２以上であるもののＭ３よりも低い場合には、図１５（ｃ）に示す如く、点灯遷移セルと共にその左右方向に夫々隣接する２つの放電セルを、強制点灯駆動を実施させるべき放電セルとして選定する（レベルＣ強制点灯セル選定処理）。又、第２強制点灯処理部３３は、点灯遷移セルの輝度レベルがＭ３以上である場合には、図１５（ｄ）に示す如く、点灯遷移セルと共にその左右方向に夫々隣接する２つの放電セルと上方向に隣接する１つの放電セルの合計４つの放電セルを、強制点灯駆動を実施させるべき放電セルとして選定する（レベルＤ強制点灯セル選定処理）。
【００８２】
ここで、図１０に示される遅延処理部３７は、画素駆動データ生成回路２から供給された上記画素駆動データＧＤを、上記第１強制点灯処理部３５及び第２強制点灯処理部３３各々での前述した如き処理に費やされる時間を考慮した時間だけ遅延させて、データ置換部３６に供給する。つまり、遅延処理部３７は、例えば第２強制点灯処理部３３でのステップＳ２０（図１４に示す）において１フィールド分の処理が終了したと判定されるタイミングで、現フィールド画素データＰＤＣＵに対応した画素駆動データＧＤを出力するような遅延時間をもって画素駆動データＧＤをデータ置換部３６に供給する。
【００８３】
データ置換部３６は、上記データ置換指令信号ＬＳ１又はＬＳ２が供給された場合には、そのタイミングにて上記遅延処理部３７から供給された現フィールド画素データＰＤＣＵに対応した画素駆動データＧＤを、黒表示以外の階調に対応した画素駆動データに置換する。例えば、かかる画素駆動データＧＤを、図７に示す如き第２階調に対応した画素駆動データ[11000000000000]に置換する。すなわち、データ置換部３６は、各画素に対応した画素駆動データＧＤ各々の内で、第１強制点灯処理部３５及び／又は第２強制点灯処理部３３にて強制点灯駆動を実施させるべき放電セルとして選定された放電セルに対応した画素駆動データＧＤのみを、強制的に第２階調に対応した画素駆動データに置換するのである。この際、データ置換部３６は、遅延処理部３７から供給された画素駆動データＧＤ各々の内で、上記の如きデータ置換が施されたものを画素駆動データＧＧＤとして出力する一方、データ置換の対象とはならなかったものは、これをそのまま画素駆動データＧＧＤとして出力する。
【００８４】
この画素駆動データＧＧＤによれば、連続する２つのフィールド間で３×３ブロック内の各放電セルの状態が図１３又は図１６に示す如く遷移すると予測される場合には、本来、黒表示を担う階調で駆動されるべき放電セルが、黒表示以外（例えば、図７に示す第２階調）の階調で駆動されるようになる。
【００８５】
すなわち、上記データ置換指令信号ＬＳ１に応じて得られた画素駆動データＧＧＤによれば、図１７（ａ）〜図１７（ｃ）の如く、点灯遷移セル（中央放電セル）に隣接する放電セルの内の少なくとも１において、強制点灯駆動が為されるようになる。この際、点灯遷移セルを発光させるべき輝度レベルが、所定の輝度レベルＫ１よりも低い場合には図１７（ａ）、輝度レベルＫ１以上であり且つ輝度レベルＫ２未満である場合には図１７（ｂ）、輝度レベルＫ２以上である場合には図１７（ｄ）の如き形態で、点灯遷移セルに隣接する放電セル各々が黒表示以外の階調で駆動される。つまり、点灯遷移セルを発光させるべき輝度レベルが低いほど、強制的に黒表示以外の階調で駆動すべき放電セルの数を減らすのである。
【００８６】
かかる駆動によれば、点灯遷移セルが黒表示以外の階調で駆動されている際に、その点灯遷移セルに隣接する放電セル各々の内の少なくとも１では強制点灯駆動が為されることになる。よって、この強制点灯駆動によって隣接放電セルで生起されたサスティン放電により、点灯遷移セル内の荷電粒子の増加が図られるようになる。これにより、確実に、点灯遷移セルを書込アドレス放電させることが可能となる。
【００８７】
又、上記データ置換指令信号ＬＳ２に応じて得られた画素駆動データＧＧＤによれば、図１８（ａ）〜図１８（ｄ）の如く、点灯遷移セルが黒表示以外の輝度で階調駆動されるフィールドの直前のフィールドで、点灯遷移セルを含む少なくとも１の隣接放電セルに対して、黒表示以外の所定階調の駆動が実施されるようになる。この際、点灯遷移セルを発光させるべき輝度レベルが、所定の輝度レベルＭ１よりも低い場合には図１８（ａ）、輝度レベルＭ１以上であり且つ輝度レベルＭ２未満である場合には図１８（ｂ）、輝度レベルＭ２以上であり且つ輝度レベルＭ３未満である場合には図１８（ｃ）、輝度レベルＭ３以上である場合には図１８（ｄ）の如き形態で、強制点灯駆動を実施する。つまり、点灯遷移セルを発光させるべき輝度レベルが低いほど、強制的に黒表示以外の階調で駆動すべき放電セルの数を少なくするのである。
【００８８】
従って、かかる駆動によれば、点灯遷移セルが黒表示以外の階調で駆動されるフィールドの直前のフィールドにおいて、その点灯遷移セルを含む隣接放電セルでは強制点灯駆動が為されることになる。よって、点灯遷移セルを黒表示以外の階調で駆動するフィールドの直前の段階で、この点灯遷移セルを含む隣接放電セルにおいて生起されたサスティン放電により、点灯遷移セル内の荷電粒子の増加が図られるようになる。これにより、確実に、点灯遷移セルを書込アドレス放電させることが可能となる。
【００８９】
すなわち、１フィールド期間に亘り一切、サスティン放電が生起されない黒表示（図７に示す第１階調駆動）が為された後では、放電セル内に残存する荷電粒子の量が少量となり、その直後のフィールドで黒表示以外の階調でこの放電セルを駆動させても、正しく書込放電が生起されない場合が生じる。特に、この間、かかる放電セルの周辺に隣接する放電セル各々が全て黒表示の状態を維持していると、これら隣接する放電セルで生起されるサスティン放電に伴って発生する荷電粒子を利用することができないので、荷電粒子不足に起因する放電ミスが顕著に表れるようになる。
【００９０】
そこで、表示すべき画像形態に起因して荷電粒子不足が生じる場合、つまり連続する２つのフィールド間で各放電セルの表示状態が図１３又は図１６に示す如く遷移する場合には、強制点灯処理回路３は、以下の如き駆動を実施させるべき画素駆動データＧＧＤを生成するようにしたのである。すなわち、強制点灯処理回路３は、図１７又は図１８に示す如く、点灯遷移セル（ブロック中央の放電セル）に対して時間的又は空間的に隣接する放電セルを強制的に黒表示以外の階調で駆動させるようにしたのである。これにより、点灯遷移セルに対して時間的又は空間的に隣接する放電セルにおいて生起されたサスティン放電に伴い、点灯遷移セル内の荷電粒子の量が増加し、その後の書込アドレス放電を確実に生起させることが可能となる。
【００９１】
この際、強制的に黒表示以外の階調で駆動させるべき隣接放電セルの数が多いほど、荷電粒子を多く形成させることが出来るが、図１３又は図１６に示す如く、本来、点灯遷移セルに隣接する放電セル各々は黒表示を実施させるべきものである。そこで、かかる駆動に伴う画質劣化の影響を極力抑えるべく、強制点灯処理回路３では、例えば図１７（ａ）〜図１７（ｃ）の如く、点灯遷移セルの輝度レベルが低いほど、強制的に黒表示以外の階調で駆動させる隣接放電セルの数を少なくしている。つまり、点灯遷移セルを本来の輝度で発光させるにあたり、その発光輝度が低いほど、隣接放電セルにおいて為される強制点灯駆動に伴う発光が目立つようになるので、この点灯遷移セルを発光させる際の輝度レベルが低い場合には、強制点灯駆動の対象とすべき隣接放電セルの数を減らすのである。更に、かかる点に鑑みて、強制点灯処理回路３では、隣接放電セルを強制的に黒表示以外の階調で駆動させるにあたり、黒表示を担う第１階調の次に高輝度な輝度レベルを担う第２階調で駆動させるようにしている。
【００９２】
尚、上記実施例においては、図１７（ａ）〜図１７（ｃ）に示す如き駆動と、図１８（ａ）〜図１８（ｄ）に示す如き駆動とを個別に実施しているが、図１９（ａ）〜図１９（ｃ）の如く、両者を組み合わせて実行するようにしても良い。この際、データ置換部３６は、点灯遷移セルを発光させるべき輝度レベルが、所定の輝度レベルＴ１よりも低い場合には図１９（ａ）、輝度レベルＴ１以上であり且つ輝度レベルＴ２未満である場合には図１９（ｂ）、輝度レベルＴ２以上である場合には図１９（ｃ）の如き形態で駆動が為されるように、画素駆動データに対して前述した如きデータ置換を行う。
【００９３】
すなわち、図１９（ａ）〜図１９（ｃ）の如く、点灯遷移セルに対して時間的及び空間的に隣接する放電セルを強制的に黒表示以外の階調で駆動させるのである。
【００９４】
ここで、図１に示されるプラズマディスプレイ装置では、放電セルＰＣ内に形成されているＣＬ発光ＭｇＯの作用を利用することにより、リセット行程Ｒでは、サスティン放電よりも微弱なリセット放電だけで全放電セルＰＣの初期化を完了させている。つまり、従来、比較的多量の荷電粒子を放電空間内に放出させるべく、リセット行程では、サスティンパルスよりも高電圧のリセットパルスを印加することにより、サスティン放電よりも強い放電をリセット放電として生起させるようにしている。すなわち、このように多量の荷電粒子を放電空間内に放出させることにより、次のアドレス行程Wwでの書込アドレス放電の安定化を図るのである。ところが、本実施例の如きＣＬ発光ＭｇＯが形成されている放電セルでは、ＣＬ発光ＭｇＯが形成されていない放電セルに比して、リセット行程Ｒで放出される荷電粒子の量に拘わらず、アドレス行程Wwでの書込アドレス放電が安定化する。そこで、リセット行程Ｒでは、比較的多量の荷電粒子を放電空間内に放出させることができる強いリセット放電、つまりサスティン放電よりも強い放電となるリセット放電を省略することにより、暗コントラストの向上を図るようにしたのである。
【００９５】
ところが、黒表示の状態が継続すると、たとえＣＬ発光ＭｇＯの作用によって書込アドレス放電の安定化が図られても、荷電粒子不足に起因する書込アドレス放電ミスが発生する場合があった。
【００９６】
そこで、この書込アドレス放電ミスを防止すべく、前述した如き強制点灯処理回路３の動作により、荷電粒子不足が予測される放電セルに時間的及び／又は空間的に隣接する隣接放電セルに対して、例えその隣接放電セルに対応した画素データＰＤが黒表示を示すものであったとしても、これを強制的にサスティン放電させるようにしたのである。かかる処理により、荷電粒子不足が予測される放電セルには荷電粒子の供給が為されるようになり、当該放電セルの書込アドレス放電が安定化するようになる。
【００９７】
よって、図１に示されるプラズマディスプレイ装置によれば、暗コントラストを向上させるべく強いリセット放電を省略した場合であっても、安定して書込アドレス放電を生起させることが可能となる。
【００９８】
尚、図９に示す駆動では、各フィールドの先頭のサブフィールドのみにリセット行程Ｒを設け、このリセット行程ＲにおいてリセットパルスＲＰを１度だけ印加することによりリセット放電を生起させるようにしているが、その直前に、荷電粒子を形成させる為のリセット放電を生起させるようにしても良い。
【００９９】
図２０は、かかる点に鑑みて為された他の駆動パルスの印加例を示す図である。
【０１００】
尚、図２０において、サブフィールドＳＦ１のリセット行程Ｒを除く他の行程で印加される各種駆動パルス及びその印加タイミングは、図９に示されるものと同一であるので、その説明は省略する。
【０１０１】
図２０におけるリセット行程Ｒでは、先ず、その前半部において、Ｙ電極ドライバ５３が、サスティンパルスＩＰに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰＹ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰＹ１のピーク電位は、上記サスティンパルスのピーク電位よりも低電位である。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰＹ１の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れることになる放電（以下、列側陰極放電と称する）が第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の放電空間内には荷電粒子が形成される。そして、かかる第１リセット放電の終息後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。又、リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰＹ１と同一極性であり、且つ、上記リセットパルスＲＰＹ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰＸを全ての行電極Ｘ１〜Ｘｎ各々に印加する。次に、リセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰを発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。更に、リセット行程Ｒの後半部では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ＋を全ての行電極Ｘ１〜Ｘｎ各々に印加する。この際、これら負極性のリセットパルスＲＰ及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ及びベースパルスＢＰ＋各々のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰにおける負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷＷでのアドレス放電が不安定となるからである。リセット行程Ｒの後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、選択書込アドレス行程ＷＷにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、上記リセットパルスＲＰのパルス電圧はサスティンパルスＩＰのパルス電圧よりも低く設定されている。又、リセットパルスＲＰ及びベースパルスＢＰ＋によって各放電セル内の行電極Ｘ及びＹ間に印加される電圧は、サスティンパルスＩＰの印加によって行電極Ｘ及びＹ間に印加される電圧よりも低い電圧である。よって、リセットパルスＲＰ及びベースパルスＢＰ＋の印加に応じて生起されるリセット放電は、サスティンパルスＩＰの印加によって生起されるサスティン放電よりも弱い放電となる。
【０１０２】
このように、リセット行程Ｒの前半部では荷電粒子の形成を行うべく比較的弱い第１リセット放電を生起させるようにしている。よって、図２０に示される駆動を採用することにより、荷電粒子を多量に形成させるべく強いリセット放電を生起させるようにした場合に比して、暗コントラストを向上させつつも、荷電粒子の補充を行うことが可能となる。
【０１０３】
尚、各フィールド（又はフレーム）毎に図２０に示す如き形態でＰＤＰ５０を駆動するにあたり、複数フィールド毎に１回の割合で図９に示す如き形態でＰＤＰ５０を駆動するようにしても良い。又、各フィールド（又はフレーム）毎に図９に示す如き形態でＰＤＰ５０を駆動しつつ、複数フィールド毎に１回の割合で図２０に示す如き形態でＰＤＰ５０を駆動するようにしても良い。
【０１０４】
又、上記実施例においては、ＰＤＰ５０を駆動する発光駆動シーケンスとして図８に示されるものを採用しているが、図８に代わり図２１に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動するようにしても良い。
【０１０５】
この際、画素駆動データ生成回路２は、Ａ／Ｄ変換器１から供給された各画素毎の輝度レベルを８ビットにて表す画素データＰＤに対して、先ず、前述した如き誤差拡散処理及びディザ処理からなる多階調化処理を施す。かかる多階調化処理により、画素データＰＤの各々は、全輝度レベルを１６段階（第１〜第１６階調）にて表す、図２２に示す如き４ビットの多階調化画素データＰＤＳに変換される。そして、画素駆動データ生成回路２は、かかる多階調化画素データＰＤＳを図２２に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換し、これを強制点灯処理回路３に供給する。
【０１０６】
強制点灯処理回路３は、図１０に示す構成を有し、各画素毎の画素駆動データＧＤ各々に対して前述した如き強制点灯処理（図１１〜図１９に示す）を施して得られた画素駆動データＧＧＤをメモリ４に供給する。尚、画素駆動データＧＧＤも、図２２に示す如き、１４ビットの画素駆動データＧＤによる各階調毎のデータパターンと同一のデータパターン（１４ビット）を有する。
【０１０７】
メモリ４は、上記画素駆動データＧＧＤを順次書き込み、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)の書き込みが終了する度に、以下の如き読み出しを行う。先ず、メモリ４は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の第１ビット目を画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)と捉え、これらを図２１に示されるサブフィールドＳＦ１にて１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。次に、メモリ４は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の第２ビット目を画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)と捉え、図２１に示されるサブフィールドＳＦ２において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。以下、同様にして、メモリ４は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の各ビットを同一ビット桁同士にて分離して読み出し、そのビット桁に対応したサブフィールドにおいて、夫々を画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ５５に供給する。
【０１０８】
この間、駆動制御回路５６は、図２１に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図２１に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【０１０９】
パネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）は、駆動制御回路５６から供給された各種制御信号に応じて、図２３に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【０１１０】
尚、図２３においては、図２１に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【０１１１】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１では、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。Ｙ電極ドライバ５３は、時間経過に伴う前縁部での電位推移が緩やかな波形を有する負極性のリセットパルスＲＰを発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰにおける負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第１選択書込アドレス行程Ｗ１Ｗでのアドレス放電が不安定となるからである。この間、Ｘ電極ドライバ５１は、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定する。かかるリセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間においてリセット放電が生起される。かかるリセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に残存していた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起される。この微弱な放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、上記リセットパルスＲＰのパルス電圧はサスティンパルスＩＰのパルス電圧よりも低く設定されている。又、リセットパルスＲＰによって各放電セル内の行電極Ｘ及びＹ間に印加される電圧は、サスティンパルスＩＰの印加によって行電極Ｘ及びＹ間に印加される電圧よりも低い電圧である。よって、リセットパルスＲＰの印加に応じて生起されるリセット放電は、サスティンパルスＩＰの印加によって生起されるサスティン放電よりも弱い放電となる。
【０１１２】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、Ｙ電極ドライバ５３が、図２３に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。尚、この間、行電極Ｘ及びＹ間にも書込走査パルスＳＰＷに応じた電圧が印加されることになるが、この段階では全ての放電セルＰＣは消灯モード、つまり壁電荷が消去された状態にあるので、かかる書込走査パルスＳＰＷの印加だけでは行電極Ｘ及びＹ間には放電が生じない。従って、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、書込走査パルスＳＰＷ及び高電圧の画素データパルスＤＰの印加に応じて、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみに選択書込アドレス放電が生起される。これにより、放電セルＰＣ内の行電極Ｘ近傍には壁電荷が存在していないものの、行電極Ｙ近傍には正極性の壁電荷、列電極Ｄ近傍には負極性の壁電荷が夫々形成された点灯モードの状態に設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この放電セルＰＣは、第１リセット行程Ｒ１において初期化された消灯モードの状態、つまり、行電極Ｙ及び列電極Ｄ間、並びに行電極Ｘ及びＹ間のいずれにおいても放電が生じない状態を維持する。
【０１１３】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図２３に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ１〜Ｙｎに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷＤにおいて行電極Ｙに印加されるベース電位と同一である。又、図２３に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルスＲＰにおける立ち下がり区間での変化率よりも高くしている。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１及び第２リセット行程Ｒ２で生起されるリセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのパルス電圧が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電（後述する）よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、上記リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Ｗでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【０１１４】
尚、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【０１１５】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２では、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。この間、Ｙ電極ドライバ５３は、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰを行電極Ｙ１〜Ｙｎに印加する。更に、この間、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。これら負極性のリセットパルスＲＰ及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間においてリセット放電が生起される。尚、リセットパルスＲＰにおける負のピーク電位は、負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Ｗでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２において生起されたリセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、上記リセットパルスＲＰのパルス電圧はサスティンパルスＩＰのパルス電圧よりも低く設定されている。又、リセットパルスＲＰ及びベースパルスＢＰ＋によって各放電セル内の行電極Ｘ及びＹ間に印加される電圧は、後述するサスティンパルスＩＰの印加によって行電極Ｘ及びＹ間に印加される電圧よりも低い電圧である。よって、リセットパルスＲＰ及びベースパルスＢＰ＋の印加に応じて生起されるリセット放電は、サスティンパルスＩＰの印加によって生起されるサスティン放電よりも弱い放電となる。
【０１１６】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでは、Ｙ電極ドライバ５３が、図２３に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、第２リセット行程Ｒ２において行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの第２選択書込アドレス行程Ｗ２Ｗにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ＋が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Ｗでは生起されない。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この放電セルＰＣは、その直前��での状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【０１１７】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ２の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図２３に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【０１１８】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図２３に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【０１１９】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図２３に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図２３に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【０１２０】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【０１２１】
以上の如き駆動を、図２２に示す如き１６通りの画素駆動データＧＧＤに基づいて実行する。
【０１２２】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図２２に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【０１２３】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。 
【０１２４】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【０１２５】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。
【０１２６】
すなわち、図２２に示す如き第１階調〜第１６階調駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図２２に示す如き１６段階にて表すことが可能となるのである。
【０１２７】
尚、図２２に示される駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【０１２８】
ここで、図１に示されるプラズマディスプレイ装置では、放電セルＰＣ内に形成されているＣＬ発光ＭｇＯの作用を利用することにより、図２３に示すリセット行程（Ｒ１、Ｒ２）の各々では、サスティン放電よりも微弱なリセット放電だけで全放電セルＰＣの初期化を完了させている。つまり、従来、比較的多量の荷電粒子を放電空間内に放出させるべく、リセット行程では、サスティンパルスよりも高電圧のリセットパルスを印加することにより、サスティン放電よりも強い放電をリセット放電として生起させるようにしている。すなわち、初期化の段階で多量の荷電粒子を放電空間内に放出させることにより、アドレス行程での書込アドレス放電の安定化を図るのである。ところが、本実施例の如きＣＬ発光ＭｇＯが形成されている放電セルは、ＣＬ発光ＭｇＯが形成されていない放電セルに比して、リセット放電によって放出される荷電粒子の量に拘わらず、アドレス行程での書込アドレス放電が安定化する。そこで、リセット行程（Ｒ１、Ｒ２）では、比較的多量の荷電粒子を放電空間内に放出させることができる強いリセット放電、つまりサスティン放電よりも強い放電となるリセット放電を省略することにより、暗コントラストの向上を図るようにしたのである。
【０１２９】
ところが、黒表示の状態が継続すると、たとえＣＬ発光ＭｇＯの作用によって書込アドレス放電の安定化が図られても、荷電粒子不足に起因してアドレス行程（Ｗ１Ｗ、Ｗ２Ｗ）において書込アドレス放電ミスが発生する場合があった。
【０１３０】
そこで、この書込アドレス放電ミスを防止すべく、強制点灯処理回路３の動作により、荷電粒子不足が予測される放電セルに時間的及び／又は空間的に隣接する隣接放電セルを、強制的に黒表示以外の階調、例えば図２２に示す如き第２階調で駆動させるようにしたのである。すなわち、図１３に示す如き表示状態となる場合には、荷電粒子不足が予測される点灯遷移セル（中央の放電セル）に隣接する放電セルが本来、黒表示の第１階調で駆動されるものであっても、これを強制的に図２２に示す如き第２階調で駆動させるようにしたのである（図１７〜図１９）。かかる処理によれば、時間的及び／又は空間的に点灯遷移セルに隣接する隣接放電セルにおいて強制的に微弱発光放電が生起されるようになり、この微弱発光放電によって点灯遷移セルに対する荷電粒子の補充が為される。よって、荷電粒子不足が解消され、当該放電セルの書込アドレス放電が安定化する。
【０１３１】
従って、図２１〜図２３に示す如き駆動を採用した際にも、荷電粒子不足が生じる状況、つまり連続する２つのフィールド間で３×３ブロック内の各放電セルの状態が図１３に示す如く遷移する場合に懸念される書込アドレス放電ミスを防止できるようになる。
【０１３２】
尚、図２３に示す駆動では、第１リセット行程Ｒ１及び第２リセット行程Ｒ２各々でリセットパルスＲＰを１度だけ印加することによりリセット放電を生起させるようにしているが、その直前において荷電粒子を形成させる為のリセット放電を生起させるようにしても良い。
【０１３３】
図２４は、かかる点に鑑みて為された他の駆動パルスの印加例を示す図である。
【０１３４】
尚、図２４において、ＳＦ１の第１リセット行程Ｒ１及びＳＦ２の第２リセット行程Ｒ２を除く他の行程で印加される各種駆動パルス及びその印加タイミングは、図２３に示されるものと同一であるので、その説明は省略する。
【０１３５】
図２４における第１リセット行程Ｒ１では、先ず、その前半部において、Ｙ電極ドライバ５３が、サスティンパルスＩＰに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰ１Ｙ１のピーク電位は、サスティンパルスＩＰのピーク電位よりも低電位である。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰ１Ｙ１の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れることになる列側陰極放電が第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の放電空間内には荷電粒子が形成される。そして、かかる第１リセット放電の終息後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。又、第１リセット行程Ｒ１の前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰ１Ｙ１と同一極性であり、且つ、上記リセットパルスＲＰ１Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰ１Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。次に、第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰを発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。この際、負極性のリセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰのピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰにおける負のピーク電位は、負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第１選択書込アドレス行程Ｗ１Ｗでのアドレス放電が不安定となるからである。第１リセット行程Ｒ１の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、上記リセットパルスＲＰのパルス電圧はサスティンパルスＩＰのパルス電圧よりも低く設定されている。又、リセットパルスＲＰによって各放電セル内の行電極Ｘ及びＹ間に印加される電圧は、後述するサスティンパルスＩＰの印加によって行電極Ｘ及びＹ間に印加される電圧よりも低い電圧である。よって、リセットパルスＲＰの印加に応じて生起されるリセット放電は、サスティンパルスＩＰの印加によって生起されるサスティン放電よりも弱い放電となる。
【０１３６】
このように、第１リセット行程Ｒ１の前半部では、荷電粒子の形成を行うべく比較的弱い第１リセット放電を生起させるようにしている。よって、強いリセット放電を生起させる場合に比して、暗コントラストを向上させることができる。
【０１３７】
又、図２４に示される第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、サスティンパルスＩＰに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰ２Ｙ１のピーク電位は、サスティンパルスＩＰのピーク電位よりも低電位である。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。更に、この間、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。尚、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｘを印加する代わりに、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Ｙ１の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Ｙ１の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【０１３８】
第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰを行電極Ｙ１〜Ｙｎに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。この際、これら負極性のリセットパルスＲＰ及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ及びベースパルスＢＰ＋各々のピーク電位は、上記第１リセット放電によって行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰにおける負のピーク電位は、負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Ｗでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、上記リセットパルスＲＰのパルス電圧はサスティンパルスＩＰのパルス電圧よりも低く設定されている。又、リセットパルスＲＰ及びベースパルスＢＰ＋によって各放電セル内の行電極Ｘ及びＹ間に印加される電圧は、サスティンパルスＩＰの印加によって行電極Ｘ及びＹ間に印加される電圧よりも低い電圧である。よって、リセットパルスＲＰ及びベースパルスＢＰ＋の印加に応じて生起されるリセット放電は、サスティンパルスＩＰの印加によって生起されるサスティン放電よりも弱い放電となる。
【０１３９】
このように、図２４に示される駆動では、第１リセット行程Ｒ１及び第２リセット行程Ｒ２各々の前半部において、荷電粒子の形成を行うべく比較的弱い第１リセット放電を生起させるようにしている。よって、図２４に示される駆動を採用することにより、荷電粒子を多量に形成させるべく強いリセット放電を生起させる場合に比して暗コントラストを向上させつつも、荷電粒子の補充を行うことが可能となる。
【０１４０】
尚、各フィールド（又はフレーム）毎に図２４に示す如き形態でＰＤＰ５０を駆動するにあたり、複数フィールド毎に１回の割合で図２３に示す如き形態でＰＤＰ５０を駆動するようにしても良い。又、各フィールド（又はフレーム）毎に図２３に示す如き形態でＰＤＰ５０を駆動しつつ、複数フィールド毎に１回の割合で図２４に示す如き形態でＰＤＰ５０を駆動するようにしても良い。
【０１４１】
又、強制点灯処理回路３では、図１３に示す如く放電セルのブロック毎に、そのブロック内の放電セルの全てが黒表示となる状態から、黒表示以外となる状態へ遷移したか否かを判定し、この遷移が生じたブロック内において、強制点灯駆動を実施させるべき放電セルを選定している。
【０１４２】
しかしながら、このような強制点灯駆動を実施させるべき放電セルを予め設定しておき、画素データＰＤに基づく表示状態の遷移に拘わらず、その放電セルに対して強制点灯駆動を実施させるようにしても良い。
【０１４３】
例えば、強制点灯駆動を実施させる放電セルを、k行L列の放電セル、m行n列の放電セルの如く予め設定しておき、黒表示が行われる際には、画素データＰＤに拘わらずこれら放電セル各々に対して上記の如き強制点灯駆動を実施させるのである。
【０１４４】
又、黒表示が行われる際には、ランダムな任意の放電セルに対して画素データＰＤに拘わらず上記の如き強制点灯駆動を実施させるようにしても良い。このような構成を採用した場合であっても、荷電粒子の発生作用がこの強制点灯駆動された放電セルから得られるので、図１３に示す如き黒表示状態から非黒表示に遷移する放電セルに対して書込アドレス放電の安定化を図ることができる。
【０１４５】
又、図９に示す駆動では、サブフィールドＳＦ１にサスティン行程Ｉを設けているが、ＳＦ１ではサスティン行程Ｉを実行しなくても良い。すなわち、この間、全ての行電極Ｙを接地電位（０ボルト）に維持させる。この際、上記の如き強制点灯駆動に設定された放電セルを、サブフィールドＳＦ１の選択書込アドレス行程ＷＷにおいて選択書込アドレス放電させ、次のサブフィールドＳＦ２の選択消去アドレス行程ＷＤにおいて選択消去アドレス放電させる。かかるサブフィールドＳＦ１での選択書込アドレス放電による荷電粒子の発生作用により、図１３に示す如き黒表示から非黒表示に遷移する放電セルでの書込アドレス放電が安定化する。更に、この場合、かかる強制点灯駆動に伴う発光は行電極及び列電極間で生じる書込アドレス放電による発光のみとなる。この発光は、サスティン放電の如き行電極間で生じる面放電よりも微弱な発光であり視覚的に目立ちにくいので、表示画像への影響が少なくなり好ましい。
【０１４６】
又、強制点灯処理回路３においては、３行×３列の放電セルのブロック毎に点灯遷移セルを検出するようにしているが、これに限定されない。すなわち、３行×３列のブロック毎に点灯遷移セルを検出する理由は、点灯遷移セルの周囲に隣接する８個の放電セルを強制点灯駆動の対象とさせる為である。しかしながら、例えばパネル構造等によっては、点灯遷移セルの斜め方向に夫々隣接する４つの放電セルに関しては、例えその放電セルで放電が生起されても点灯遷移セル内に荷電粒子を供給することができないものが存在する。そこで、このような場合には、３×３のブロックに代えて、点灯遷移セル及びその点灯遷移セルの上下左右に隣接する合計５つの放電セルにて上記の如きブロックを構成する。つまり、点灯遷移セル、及びこの点灯遷移セルに対して荷電粒子の供給を行うことが可能な隣接放電セルのみでブロックを構成するのである。更には、ブロック単位ではなく１セルで検出してもよい。この際、強制点灯駆動の対象となる放電セルに対しては、例え入力映像信号による輝度レベルが第２階調以上の輝度レベルを示すものであったとしても、強制点灯駆動（実施例では第２階調ｏｒ第３階調等の低輝度レベルでの駆動）させる。
【０１４７】
又、図１８に示す如き、時間的に隣接する放電セルに対して上記の如き強制点灯駆動を実施すると、その強制点灯駆動による放電が生起されてから、１フィールド経過後に通常の黒表示以外の駆動が為されることになる。この際、強制点灯駆動による放電によって発生した荷電粒子は時間経過と共に減少して行くので、その時間間隔は短い方が好ましい。  
【実施例２】
【０１４８】
図２５は、かかる点に鑑みて為されたプラズマディスプレイ装置の構成を示す図である。
【０１４９】
尚、図２５に示されるプラズマディスプレイ装置は、図１に示される画素駆動データ生成回路２に代わり画素駆動データ生成回路２０を設け、強制点灯処理回路３に代わり強制点灯処理回路３０を設け、駆動制御回路５６に代わり駆動制御回路５６０を設けた点を除く他の構成は、図１に示されるものと同一である。
【０１５０】
よって、以下に、画素駆動データ生成回路２０、強制点灯処理回路３０及び駆動制御回路５６０を中心にその動作について説明する。
【０１５１】
先ず、画素駆動データ生成回路２０は、画素駆動データ生成回路２において実施された処理と同様に、Ａ／Ｄ変換器１から供給された８ビットの画素データＰＤに対して、誤差拡散処理及びディザ処理からなる多階調化処理を施す。かかる多階調化処理により、画素データＰＤの各々は、全ての輝度レベルを１５段階（第１〜第１５階調）にて表す、図２６に示す如き４ビットの多階調化画素データＰＤＳに変換される。次に、画素駆動データ生成回路２は、かかる多階調化画素データＰＤＳを図２６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換し、これを強制点灯処理回路３０に供給する。
【０１５２】
強制点灯処理回路３０は、先ず、上記画素データＰＤに基づき、３行×３列分の放電セルのブロック毎に、そのブロック内の放電セルの全てが図１３に示す如く黒表示となる状態（直前フィールド）から、黒表示以外の輝度を担う放電セル、つまり点灯遷移セルが存在する状態（現フィールド）へ遷移したか否かを判定する。この際、強制点灯処理回路３０は、図１３に示す如き遷移が生じないと判定されたブロック内の放電セル各々に対応した画素駆動データＧＤに対しては、これをそのまま画素駆動データＧＧＤとしてメモリ４に供給する。一方、図１３に示す如き遷移が生ずると判定されたブロック内の放電セル各々の内、点灯遷移セルに対応した画素駆動データＧＤに対しては、以下の如きデータ置換処理を行う。
【０１５３】
すなわち、強制点灯処理回路３０は、先ず、この画素駆動データＧＤが、低輝度を表す階調、例えば図２６に示す如き、第１階調〜第３階調のいずれか１に対応した画素駆動データＧＤ、つまり、
第１階調：［００００００００００００００］
第２階調： [１０００００００００００００]
第３階調：［０１００００００００００００]
であるか否かを判定する。
【０１５４】
ここで、画素駆動データＧＤが、上記の如き第１階調〜第３階調以外の階調を表すものであると判定された場合には、強制点灯処理回路３０は、供給された画素駆動データＧＤをそのまま画素駆動データＧＧＤとしてメモリ４に供給する。
【０１５５】
一方、かかる画素駆動データＧＤが、上記第１階調〜第３階調のいずれか１に対応したものであると判定された場合、強制点灯処理回路３０は、その画素駆動データＧＤを、図２６に示す第４階調に対応した画素駆動データＧＤ、つまり、
［０１１１００００００００００］
に置換し、これを画素駆動データＧＧＤとしてメモリ４に供給する。
【０１５６】
メモリ４は、上記画素駆動データＧＧＤを順次書き込み、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)の書き込みが終了する度に、以下の如き読み出しを行う。先ず、メモリ４は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の第１ビット目を画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)と捉え、これらを後述するサブフィールドＳＦ１において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。次に、メモリ４は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の第２ビット目を画素駆動データビットＤＢ(1 ,1)〜ＤＢ(n,m)と捉え、これらを後述するサブフィールドＳＦ２において１表示ライン分ずつ読み出してアドレスドライバ５５に供給する。以下、同様にして、メモリ４は、画素駆動データＧＧＤ(1,1)〜ＧＧＤ(n,m)各々の各ビットを同一ビット桁同士にて分離して読み出し、そのビット桁に対応したサブフィールドにおいて、夫々を画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ５５に供給する。
【０１５７】
駆動制御回路５６０は、図２７に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動させるべき各種制御信号をパネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）に供給する。すなわち、駆動制御回路５６０は、図２７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、駆動制御回路５６０は、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ、サスティン行程Ｉ、走査消去行程ＥＳ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２に後続するＳＦ３では、駆動制御回路５６０は、第３リセット行程Ｒ３、第３選択書込アドレス行程Ｗ３Ｗ、及びサスティン行程Ｉに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。そして、残りのサブフィールドＳＦ４〜ＳＦ１４各々では、駆動制御回路５６０は、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６０は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【０１５８】
Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバは、駆動制御回路５６０から供給された各種制御信号に応じて、図２８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【０１５９】
尚、サブフィールドＳＦ４〜ＳＦ１４各々で印加される各種駆動パルス及びその印加タイミングについては図２４に示されるものと同一である。よって、図２８では、サブフィールドＳＦ１〜ＳＦ３各々での各種駆動パルス及びその印加タイミングのみを抜粋して示している。
【０１６０】
図２８において、サブフィールドＳＦ１の第１リセット行程Ｒ１では、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。この間、Ｙ電極ドライバ５３は、時間経過に伴う前縁部での電位推移が緩やかな波形を有する負極性のリセットパルスＲＰを発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰにおける負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第１選択書込アドレス行程Ｗ１Ｗでのアドレス放電が不安定となるからである。この間、Ｘ電極ドライバ５１は、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定する。かかるリセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間においてリセット放電が生起される。かかるリセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に残存していた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起される。この微弱な放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、上記リセットパルスＲＰのパルス電圧はサスティンパルスＩＰのパルス電圧よりも低く設定されている。又、リセットパルスＲＰによって各放電セル内の行電極Ｘ及びＹ間に印加される電圧は、後述するサスティンパルスＩＰの印加によって行電極Ｘ及びＹ間に印加される電圧よりも低い電圧である。よって、リセットパルスＲＰの印加に応じて生起されるリセット放電は、サスティンパルスＩＰの印加によって生起されるサスティン放電よりも弱い放電となる。
【０１６１】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、Ｙ電極ドライバ５３が、図２８に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。尚、この間、行電極Ｘ及びＹ間にも書込走査パルスＳＰＷに応じた電圧が印加されることになるが、この段階では全ての放電セルＰＣは消灯モード、つまり壁電荷が消去された状態にあるので、かかる書込走査パルスＳＰＷの印加だけでは行電極Ｘ及びＹ間には放電が生じない。従って、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、書込走査パルスＳＰＷ及び高電圧の画素データパルスＤＰの印加に応じて、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみに選択書込アドレス放電が生起される。これにより、放電セルＰＣ内の行電極Ｘ近傍には壁電荷が存在していないものの、行電極Ｙ近傍には正極性の壁電荷、列電極Ｄ近傍には負極性の壁電荷が夫々形成された点灯モードの状態に設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この放電セルＰＣは、第１リセット行程Ｒ１において初期化された消灯モードの状態、つまり、行電極Ｙ及び列電極Ｄ間、並びに行電極Ｘ及びＹ間のいずれにおいても放電が生じない状態を維持する。
【０１６２】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図２８に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ１〜Ｙｎに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において微小発光放電が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷＤにおいて行電極Ｙに印加されるベース電位と同一である。又、図２８に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルスＲＰにおける立ち上がり区間での変化率よりも高くしている。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、列側陰極放電であり且つ、サスティンパルスＩＰよりもそのパルス電圧が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、上記リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Ｗでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【０１６３】
尚、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【０１６４】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２では、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。この間、Ｙ電極ドライバ５３は、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰを行電極Ｙ１〜Ｙｎに印加する。更に、この間、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。これら負極性のリセットパルスＲＰ及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間においてリセット放電が生起される。尚、リセットパルスＲＰにおける負のピーク電位は、負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Ｗでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２において生起されたリセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、上記リセットパルスＲＰのパルス電圧はサスティンパルスＩＰのパルス電圧よりも低く設定されている。又、リセットパルスＲＰ及びベースパルスＢＰ＋によって各放電セル内の行電極Ｘ及びＹ間に印加される電圧は、後述するサスティンパルスＩＰの印加によって行電極Ｘ及びＹ間に印加される電圧よりも低い電圧である。よって、リセットパルスＲＰ及びベースパルスＢＰ＋の印加に応じて生起されるリセット放電は、サスティンパルスＩＰの印加によって生起されるサスティン放電よりも弱い放電となる。
【０１６５】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでは、Ｙ電極ドライバ５３が、図２８に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、第２リセット行程Ｒ２において行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの第２選択書込アドレス行程Ｗ２Ｗにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ＋が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Ｗでは生起されない。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この放電セルＰＣは、その直前��での状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【０１６６】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ２の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図２８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の走査消去行程ＥＳにおいて正しく走査消去放電を生起させ得る量に調整される。
【０１６７】
次に、かかる走査消去行程ＥＳでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図２８に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この走査消去行程ＥＳの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。この間、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき正極性のピーク電位を有する画素データパルスＤＰを生成し、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。又、走査消去行程ＥＳの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。ここで、上記消去走査パルスＳＰＤと同時に、正極性のピーク電位を有する高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には消去放電が生起される。かかる消去放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。この際、各表示ライン毎に列電極Ｄ１〜Ｄｍ各々に印加される画素データパルスＤＰは全て、正極性のピーク電位を有するものである。よって、上記走査消去行程ＥＳによれば、１画面分の全ての放電セルＰＣ1,1〜ＰＣ1,mが１表示ライン分ずつ順次、消灯モードに設定され、各放電空間内での壁電荷の残留状態が略均一となる。これにより、後述する第３選択書込アドレス行程Ｗ３Ｗにおいて各放電セル毎に生起される書込アドレス放電のバラツキを抑制させるのである。
【０１６８】
次に、サブフィールドＳＦ３の第３リセット行程Ｒ３では、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。この間、Ｙ電極ドライバ５３は、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰを行電極Ｙ１〜Ｙｎに印加する。更に、この間、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。これら負極性のリセットパルスＲＰ及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間においてリセット放電が生起される。尚、リセットパルスＲＰにおける負のピーク電位は、負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰのピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第３選択書込アドレス行程Ｗ３Ｗでのアドレス放電が不安定となるからである。ここで、第３リセット行程Ｒ３において生起されたリセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰの印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第３選択書込アドレス行程Ｗ３Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、上記リセットパルスＲＰのパルス電圧はサスティンパルスＩＰのパルス電圧よりも低く設定されている。又、リセットパルスＲＰ及びベースパルスＢＰ＋によって各放電セル内の行電極Ｘ及びＹ間に印加される電圧は、サスティンパルスＩＰの印加によって行電極Ｘ及びＹ間に印加される電圧よりも低い電圧である。よって、リセットパルスＲＰ及びベースパルスＢＰ＋の印加に応じて生起されるリセット放電は、サスティンパルスＩＰの印加によって生起されるサスティン放電よりも弱い放電となる。
【０１６９】
次に、サブフィールドＳＦ３の第３選択書込アドレス行程Ｗ３Ｗでは、Ｙ電極ドライバ５３が、図２８に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、第３リセット行程Ｒ３において行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの第３選択書込アドレス行程Ｗ３Ｗにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第３選択書込アドレス行程Ｗ３Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ３に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ＋が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Ｗでは生起されない。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この放電セルＰＣは、その直前��での状態、すなわち、第３リセット行程Ｒ３において初期化された消灯モードの状態を維持する。
【０１７０】
次に、サブフィールドＳＦ３のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ３の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図２８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【０１７１】
以降、サブフィールドＳＦ４〜ＳＦ１４各々では、パネルドライバは、図２４に示す如きタイミングで各種駆動パルスの印加を行う。
【０１７２】
以上の如き駆動を、図２６に示す如き１５通りの画素駆動データＧＧＤに基づいて実行する。
【０１７３】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図２６に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【０１７４】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させる（二重丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで生起された１回分のサスティン放電による輝度レベル「１」が表現される。  次に、第３階調よりも１段階だけ高輝度を表す第４階調では、サブフィールドＳＦ２及びＳＦ３各々で放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、サブフィールドＳＦ４にてこれを消灯モードに遷移させる為の選択書込アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ２及びＳＦ３各々にて生起された合計２回分のサスティン放電による輝度レベル「２」が表現される。
【０１７５】
又、第５階調〜第１５階調各々では、サブフィールドＳＦ２及びＳＦ３各々で放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電（二重丸にて示す）が生起された後、その階調に対応した１のサブフィールドのみでこれを消灯モードに遷移させる為の選択消去アドレス放電が生起される（黒丸にて示す）。よって、第５階調〜第１５階調各々では、サブフィールドＳＦ２及びＳＦ３各々にて生起された合計２回分のサスティン放電と、ＳＦ４以降で生起されたサスティン放電（白丸にて示す）との総数に対応した輝度が表現される。
【０１７６】
すなわち、図２６に示す如き第１階調〜第１５階調駆動によれば、輝度レベル「０」〜「２５６」なる輝度範囲を図２６に示す如き１５段階にて表すことが可能となるのである。
【０１７７】
ここで、図２５に示されるプラズマディスプレイ装置では、放電セルＰＣ内に形成されているＣＬ発光ＭｇＯの作用を利用することにより、図２８に示すリセット行程（Ｒ１〜Ｒ３）の各々では、サスティン放電よりも微弱なリセット放電だけで全放電セルＰＣの初期化を完了させている。つまり、従来、比較的多量の荷電粒子を放電空間内に放出させるべく、リセット行程では、サスティンパルスよりも高電圧のリセットパルスを印加することにより、サスティン放電よりも強い放電をリセット放電として生起させるようにしている。すなわち、初期化の段階で多量の荷電粒子を放電空間内に放出させることにより、アドレス行程での書込アドレス放電の安定化を図るのである。ところが、本実施例の如きＣＬ発光ＭｇＯが形成されている放電セルは、ＣＬ発光ＭｇＯが形成されていない放電セルに比して、リセット放電によって放出される荷電粒子の量に拘わらず、アドレス行程での書込アドレス放電が安定化する。そこで、図２８に示されるリセット行程（Ｒ１〜Ｒ３）各々では、比較的多量の荷電粒子を放電空間内に放出させることができる強いリセット放電、つまりサスティン放電よりも強い放電となるリセット放電を省略することにより、暗コントラストの向上を図るようにしたのである。
【０１７８】
ところが、黒表示の状態が継続すると、たとえＣＬ発光ＭｇＯの作用によって書込アドレス放電の安定化が図られても、荷電粒子不足に起因して上記の如き書込アドレス放電が失敗する場合があった。
【０１７９】
そこで、この書込アドレス放電ミスを防止すべく、図２５に示されるプラズマディスプレイ装置においては、荷電粒子不足が予測される放電セル、つまり図１６に示す如き駆動状態の遷移が生じるブロック内の点灯遷移セルに限り、以下の如き駆動を実施するようにしたのである。
【０１８０】
すなわち、かかる点灯遷移セルに対応した画素駆動データＧＤが図２６に示す如き、第１階調〜第３階調のいずれか１に対応した画素駆動データＧＤ、つまり、
第１階調：［００００００００００００００］
第２階調： [１０００００００００００００]
第３階調：［０１００００００００００００]
である場合には、強制点灯処理回路３０は、これを図２６に示す第４階調に対応した画素駆動データＧＤ、つまり、
［０１１１００００００００００］
に置換する。
【０１８１】
従って、この際、点灯遷移セルに対しては図２６に示す如き第４階調の駆動を実施するのである。
【０１８２】
一方、上記の如き点灯遷移セルに対応した画素駆動データＧＤが第１階調〜第３階調のいずれにも該当しない場合には、この画素駆動データＧＤによって示される階調に対応した駆動を実施する。
【０１８３】
このように、画素データＰＤによって図１６に示す如き駆動状態の遷移が生じることが予測されるブロック内の点灯遷移セルに対しては、例え第１階調で駆動すべきものであったとしても、これを強制的に、図２６に示す如き第４階調以上の階調で駆動（強制点灯駆動）するようにしたのである。この際、第４階調以上、つまり第４〜第１５階調各々の駆動では、図２６に示す如く、サブフィールドＳＦ２において必ず書込アドレス放電及びサスティン放電が生起される（二重丸にて示す）。よって、かかる放電に伴い、放電空間内には荷電粒子が放出され、次のサブフィールドＳＦ３の第３選択書込アドレス行程Ｗ３Ｗで確実に書込アドレス放電を生起させることが可能となる。
【０１８４】
すなわち、サブフィールドＳＦ２において生起された書込アドレス放電及びサスティン放電が、次のサブフィールドＳＦ３の第３選択書込アドレス行程Ｗ３Ｗにおいて安定して書込アドレス放電を生起させる為の補助放電となるのである。
【０１８５】
このように、図１６に示す如き駆動状態の遷移に伴う荷電粒子不足により、サブフィールドＳＦ３において書込アドレス放電ミスが生じる虞があるが、上記の如き駆動によりＳＦ３の直前の段階で荷電粒子不足が解消され、このＳＦ３において確実に書込アドレス放電を生起させることが可能となる。
【０１８６】
更に、かかる駆動方法によれば、図１８に示す如き駆動を実施する場合に比して、補助放電（ＳＦ２の書込アドレス放電及びサスティン放電）が生起されてからＳＦ３の第３選択書込アドレス行程Ｗ３Ｗまでの時間間隔が短いので、荷電粒子の減少分が少なく、より確実に書込アドレス放電を生起させることが可能となる。
【０１８７】
又、図２６に示される一例では、ＳＦ３の第３選択書込アドレス行程Ｗ３Ｗにおいて確実に書込アドレス放電を生起させる為の補助放電を、このＳＦ３の直前のＳＦ２において実行するようにしているが、必ずしも直前のサブフィールドで実行する必要はなく、例えばＳＦ１で実行させるようにしても良い。又、上記実施例では、かかる補助放電を実施させるＳＦを１フィールド表示期間内において１回だけにしているが、これを２つ以上の複数のＳＦで実施させるようにしても良い。但し、この補助放電を実施させるＳＦとしては、輝度重みが小なるＳＦを設定するのが好ましい。
【０１８８】
又、図２６〜図２８に示す駆動では、１フィールド表示期間内において、サスティン放電よりもその放電時の発光輝度が低い微小発光放電を生起させる微小発光行程ＬＬを含むサブフィールドＳＦ１が設けられているが、このＳＦ１を省いても構わない。要するに、図２６〜図２８に示されるＳＦ１を削除し、ＳＦ２を新たな先頭サブフィールドとするのである。
【０１８９】
又、図２６〜図２８に示す駆動では、各サブフィールドＳＦで実行するアドレス行程として、先頭部のＳＦ１〜ＳＦ３では選択書込アドレス行程採用し、ＳＦ４以降のＳＦ各々では選択消去アドレス行程を採用しているが、全てのＳＦのアドレス行程を選択書込アドレス行程としてもよい。
【０１９０】
又、図２８に示す一例では、ＳＦ２のサスティン行程ＩにおいてサスティンパルスＩＰを各行電極Ｙに１回だけ印加するようにしているが、それには限らず、行電極Ｘ及びＹ交互に複数回印加してもよいし、或いはサスティンパルスを全く印加しなくても良い。
【０１９１】
又、図２８に示す一例では、ＳＦ２において、各放電セルの状態を１表示ライン分ずつ順次、消去モードに設定させる走査消去行程ＥＳを実行するようにしているが、かかる走査消去行程ＥＳに代わり全放電セルを一斉に消去モードに設定させる消去行程Ｅ（例えば図９に示す）を実行するようにしても良い。又、走査消去行程ＥＳでは、１表示ライン分ずつではなく、複数の表示ラインからなる表示ライン群毎に順次、各放電セルの状態を消去モードに設定させるようにしても良い。この際、ＰＤＰ５０の実際の構成や材料等により、第３選択書込アドレス行程Ｗ３Ｗにて各放電セル毎に生起される書込アドレス放電のバラツキをある程度抑制できるのであれば、この走査消去行程ＥＳ自体を省略しても構わない。
【０１９２】
又、上記強制点灯処理回路３０では、３行×３列の放電セルのブロック毎に点灯遷移セルを検出するようにしているが、これに限定されない。
【０１９３】
すなわち、３行×３列のブロック毎に点灯遷移セルを検出する理由は、点灯遷移セルの周囲に隣接する８個の放電セルを強制点灯駆動の対象とさせる為である。しかしながら、例えばパネル構造等によっては、点灯遷移セルの斜め方向に夫々隣接する４つの放電セルに関しては、例えその放電セルで放電が生起されても点灯遷移セル内に荷電粒子を供給することができないものが存在する。そこで、このような場合には、３×３のブロックに代えて、点灯遷移セル及びその点灯遷移セルの上下左右に隣接する合計５つの放電セルにて上記の如きブロックを構成する。つまり、点灯遷移セル、及びこの点灯遷移セルに対して荷電粒子の供給を行うことが可能な隣接放電セルのみでブロックを構成するのである。更には、ブロック単位ではなく１セルで検出してもよい。この際、強制点灯駆動の対象となる放電セルに対しては、例え入力映像信号による輝度レベルが第２階調以上の輝度レベルを示すものであったとしても、強制点灯駆動（実施例では第２階調ｏｒ第３階調等の低輝度レベルでの駆動）させる。
【図面の簡単な説明】
【０１９４】
【図１】本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】ＰＤＰ５０の累積使用時間に対応したリセットパルス、走査パルス、及びサスティンパルス各々の最適ピーク電位の遷移を示す図である。
【図７】図１に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図８】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図９】図８に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１０】強制点灯処理回路３の内部構成を示す図である。
【図１１】強制点灯セル指定部３５２において実施される第１強制点灯セル指定処理フローを示す図である。
【図１２】強制点灯セル指定部３５２における強制点灯セル選定処理によって選定される放電セルを示す図である。
【図１３】荷電粒子不足が生じることになる放電セルの駆動形態の遷移を示す図である。
【図１４】強制点灯セル指定部３３２において実施される第２強制点灯セル指定処理フローを示す図である。
【図１５】強制点灯セル指定部３３２における強制点灯セル選定処理によって選定される放電セルを示す図である。
【図１６】荷電粒子不足が生じることになる放電セルの駆動形態の遷移を示す図である。
【図１７】第１強制点灯処理部３５による強制点灯駆動によって為される放電セルの駆動形態の一例を示す図である。
【図１８】第２強制点灯処理部３３による強制点灯駆動によって為される放電セルの駆動形態の一例を示す図である。
【図１９】第１強制点灯処理部３５及び第２強制点灯処理部３３による強制点灯駆動によって為される放電セルの駆動形態の一例を示す図である。
【図２０】図８に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスの他の一例を示す図である。
【図２１】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図２２】図１に示されるプラズマディスプレイ装置における各階調毎の発光パターンの他の一例を示す図である。
【図２３】図２１に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスの一例を示す図である。
【図２４】図２１に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスの他の一例を示す図である。
【図２５】本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の他の構成を示す図である。
【図２６】図２５に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図２７】図２５に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図２８】図２７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【符号の簡単な説明】
【０１９５】
２            画素駆動データ生成回路
３            強制点灯処理回路
１３          酸化マグネシウム層
１７          蛍光体層
３３          第２強制点灯処理部
３５          第１強制点灯処理部
３６          データ置換部
５０          ＰＤＰ
５１          Ｘ電極ドライバ
５３          Ｙ電極ドライバ
５５          アドレスドライバ  
５６          駆動制御回路
【図１】
2008216556.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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