(57)【要約】【課題】画質を劣化させることなく、送受される画像のデータ量を削減することができる画像処理回路を提供する。【解決手段】減算回路１０１は、サブチップ２０４からメインチップ２０５に入力され、メインチップ２０５内の処理回路Ｂ３０２で処理された本画像の処理結果と、サブチップ２０４からメインチップ２０５に入力された、本画像に対応する参照画像との減算を行い、減算結果である差分画像をサブチップ２０４に出力する。加算回路１０２は、減算回路１０１から出力された差分画像と参照画像とを加算してサブチップ２０４内の処理回路Ｃ３０３に出力する。【選択図】図１
2008259121.tif 000002
【特許請求の範囲】
【請求項１】
複数の画像処理回路を有する第１のチップと、
前記第1のチップとは異なる複数の画像処理回路を有する第２のチップとを備え、
前記第１のチップおよび前記第２のチップのうちの一方のチップは、他方のチップから前記一方のチップに入力され、前記一方のチップ内の前記画像処理回路で処理された本画像の処理結果と、前記他方のチップから前記一方のチップに入力された、前記本画像に対応する参照画像との減算を行い、減算結果である差分画像を前記他方のチップに出力する第１の減算回路を有し、
前記他方のチップは、前記第１の減算回路から出力された前記差分画像と前記参照画像とを加算して前記他方のチップ内の前記画像処理回路に出力する第１の加算回路を有する
ことを特徴とする画像処理装置。
【請求項２】
前記他方のチップは、該他方のチップから前記一方のチップに入力される前記参照画像を圧縮する圧縮回路を有し、
前記一方のチップは、前記圧縮回路で圧縮された前記参照画像を伸張し、前記一方のチップ内で処理される前記参照画像と前記本画像を再生する第１の伸張回路を有する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記他方のチップは、前記圧縮回路で圧縮された前記参照画像を伸張する第２の伸張回路と、前記圧縮回路による圧縮前の前記参照画像と、前記第２の伸張回路による伸張後の前記参照画像との減算を行い、減算結果である差分画像を前記一方のチップに出力する第２の減算回路とを有し、
前記一方のチップは、前記第２の減算回路から出力された前記差分画像と、前記第１の伸張回路から出力された前記参照画像とを加算して前記一方のチップ内の前記画像処理回路に出力する第２の加算回路を有する
ことを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記他方のチップは、前記第１の加算回路から出力された加算結果の画像を前記他方のチップ内の前記画像処理回路が処理した処理結果の画像と前記加算結果の画像との減算を行い、減算結果である差分画像を前記一方のチップに出力する第２の減算回路を有し、
前記一方のチップは、前記一方のチップ内の前記画像処理回路で処理された本画像の処理結果の画像と、前記第２の減算回路から出力された前記差分画像とを加算する第２の加算回路を有することを特徴とする請求項１に記載の画像処理装置。
【請求項５】
前記一方のチップは、前記参照画像に対し所定の画像処理を施して前記第１の減算回路に出力する第１の参照画像処理回路を有し、
前記他方のチップは、前記参照画像に対し、前記第１の参照画像処理回路に対応する画像処理を施して前記第１の加算回路に出力する第２の参照画像処理回路を有する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項６】
前記一方のチップは、前記一方のチップ内の前記画像処理回路における処理時間に対応する時間分、前記参照画像を遅延させる第１の遅延回路を有し、
前記他方のチップは、前記一方のチップ内の前記画像処理回路および前記第１の減算回路における処理時間に対応する時間分、前記参照画像を遅延させる第２の遅延回路を有する
ことを特徴とする請求項１に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画像処理部を内蔵した複数のチップを備えた画像処理装置に関する。
【背景技術】
【０００２】
画像信号を扱う内視鏡などの装置では、入力した画像信号に対し、所望の画像を得るためにホワイトバランス調整や拡大縮小、輪郭強調などの各種の画像処理を施している。通常、これらの画像処理は、ＬＳＩのチップに内蔵された複数の処理回路により実現される。全ての処理回路を内蔵した大規模ＬＳＩでは、開発費が高額になるため、生産数量の少ない製品では、処理回路を複数のチップに分けて開発が行われる。しかし、この場合、複数のチップ間で膨大な画像データの送受が必要となり、チップの多ピン化によるチップサイズの増大や、データバスの高速化による消費電力の増大が起きてしまう。
【０００３】
このような課題に対し、特許文献１では、例えばフィルター処理回路とビデオバッファメモリの間のデータ量を削減するための手法が提案されている。この手法では、それぞれ異なるチップに設けられたフィルター処理回路とビデオバッファメモリ間を接続するデータバスの前後に非可逆圧縮回路と伸張回路が内蔵され、データを一旦圧縮してからデータの送受を行うことによりデータ量を減らしている。
【特許文献１】特開２００４−１７９７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術で用いられている非可逆圧縮には、データ量を大きく削減すると画質が劣化するという特性があり、特許文献１には、画質を劣化させずにデータ量を削減する手法は記載されていない。本発明は、この点に鑑みてなされたものであって、画質を劣化させることなく、送受される画像のデータ量を削減することができる画像処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上記の課題を解決するためになされたもので、複数の画像処理回路を有する第１のチップと、前記第1のチップとは異なる複数の画像処理回路を有する第２のチップとを備え、前記第１のチップおよび前記第２のチップのうちの一方のチップは、他方のチップから前記一方のチップに入力され、前記一方のチップ内の前記画像処理回路で処理された本画像の処理結果と、前記他方のチップから前記一方のチップに入力された、前記本画像に対応する参照画像との減算を行い、減算結果である差分画像を前記他方のチップに出力する第１の減算回路を有し、前記他方のチップは、前記第１の減算回路から出力された前記差分画像と前記参照画像とを加算して前記他方のチップ内の前記画像処理回路に出力する第１の加算回路を有することを特徴とする画像処理装置である。
【０００６】
第１のチップと第２のチップは図１のサブチップ２０４とメインチップ２０５に対応する。また、第１の減算回路は図１の減算回路１０１に対応し、第１の加算回路は図１の加算回路１０２に対応する。あるいは、第１の減算回路は図１の減算回路１０５に対応し、第１の加算回路は図１の加算回路１０６に対応する。あるいは、第１の減算回路は図５の減算回路５０３に対応し、第１の加算回路は図５の加算回路５０４に対応する。
【０００７】
また、本発明の画像処理回路において、前記他方のチップは、該他方のチップから前記一方のチップに入力される前記参照画像を圧縮する圧縮回路（図７の圧縮回路７０１に対応）を有し、前記一方のチップは、前記圧縮回路で圧縮された前記参照画像を伸張し、前記一方のチップ内で処理される前記参照画像と前記本画像を再生する第１の伸張回路（図７の伸張回路７０３に対応）を有することを特徴とする。
【０００８】
また、本発明の画像処理回路において、前記他方のチップは、前記圧縮回路で圧縮された前記参照画像を伸張する第２の伸張回路（図７の伸張回路７０２に対応）と、前記圧縮回路による圧縮前の前記参照画像と、前記第２の伸張回路による伸張後の前記参照画像との減算を行い、減算結果である差分画像を前記一方のチップに出力する第２の減算回路（図７の減算回路７０４に対応）とを有し、前記一方のチップは、前記第２の減算回路から出力された前記差分画像と、前記第１の伸張回路から出力された前記参照画像とを加算して前記一方のチップ内の前記画像処理回路に出力する第２の加算回路（図７の加算回路７０５に対応）を有することを特徴とする。
【０００９】
また、本発明の画像処理回路において、前記他方のチップは、前記第１の加算回路から出力された加算結果の画像を前記他方のチップ内の前記画像処理回路が処理した処理結果の画像と前記加算結果の画像との減算を行い、減算結果である差分画像を前記一方のチップに出力する第２の減算回路（図１の減算回路１０５または図５の減算回路５０３に対応）を有し、前記一方のチップは、前記一方のチップ内の前記画像処理回路で処理された本画像の処理結果の画像と、前記第２の減算回路から出力された前記差分画像とを加算する第２の加算回路（図１の加算回路１０６または図５の加算回路５０４に対応）を有することを特徴とする。
【００１０】
また、本発明の画像処理回路において、前記一方のチップは、前記参照画像に対し所定の画像処理を施して前記第１の減算回路に出力する第１の参照画像処理回路（図５の簡易変換回路５０１に対応）を有し、前記他方のチップは、前記参照画像に対し、前記第１の参照画像処理回路に対応する画像処理を施して前記第１の加算回路に出力する第２の参照画像処理回路（図５の簡易変換回路５０２に対応）を有する
ことを特徴とする。
【００１１】
また、本発明の画像処理回路において、前記一方のチップは、前記一方のチップ内の前記画像処理回路における処理時間に対応する時間分、前記参照画像を遅延させる第１の遅延回路（図１の遅延回路１０３または遅延回路１０７に対応）を有し、前記他方のチップは、前記一方のチップ内の前記画像処理回路および前記第１の減算回路における処理時間に対応する時間分、前記参照画像を遅延させる第２の遅延回路（図１の遅延回路１０４または遅延回路１０８に対応）を有することを特徴とする。
【００１２】
なお、本発明の構成要素と、後述する本発明の実施形態の構成要素とを対応付けている上記の記述によって本発明の内容が限定されるわけではない。
【発明の効果】
【００１３】
本発明によれば、２つのチップ間で差分画像が送受されるので、送受される画像のデータ量が削減される。また、第１の加算回路での加算結果は、一方のチップ内の画像処理回路で処理された本画像の処理結果と同等であるため、画質の劣化はない。したがって、画質を劣化させることなく、送受される画像のデータ量を削減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照し、本発明の実施形態を説明する。図２は、本発明の一実施形態による画像処理装置を用いた撮像処理システムの構成を示している。本実施形態による撮像処理システムは、画像を取り込むための撮像装置２０１と、各種の処理を行うための画像処理装置２０２と、処理画像を表示するためのモニタ装置２０３とを含んで構成されている。画像処理装置２０２は、撮像装置２０１やモニタ装置２０３に特化した処理を行うサブチップ２０４と、汎用的な処理を行うメインチップ２０５とを含んで構成されている。
【００１５】
図３はサブチップ２０４とメインチップ２０５内の構成を示している。サブチップ２０４およびメインチップ２０５は共に、画像処理を実行する処理回路を複数備えており、本実施形態では、サブチップ２０４は処理回路Ａ３０１、処理回路Ｃ３０３、および処理回路Ｅ３０５を備え、メインチップ２０５は処理回路Ｂ３０２および処理回路Ｄ３０４を備えている。
【００１６】
サブチップ２０４内の処理回路Ａ３０１は、撮像装置２０１から入力された撮像画像２０１Ａに対して、撮像装置２０１や撮像条件の特性に合わせたノイズリダクション等の処理を行う。処理回路Ａ３０１による処理結果はメインチップ２０５内の処理回路Ｂ３０２に入力される。処理回路Ｂ３０２はホワイトバランスの調整等の処理を行う。処理回路Ｂ３０２による処理結果はサブチップ２０４内の処理回路Ｃ３０３に入力される。処理回路Ｃ３０３はローパスフィルタ等の処理を行う。
【００１７】
処理回路Ｃ３０３による処理結果はメインチップ２０５内の処理回路Ｄ３０４に入力される。処理回路Ｄ３０４は、画像を見やすくするための輪郭強調処理を行う。処理回路Ｄ３０４による処理結果はサブチップ２０４内の処理回路Ｅ３０５に入力される。処理回路Ｅ３０５は、操作者が指定した解像度に合わせるため、または撮像装置２０１の解像度とモニタ装置２０３の解像度が異なる場合に解像度を合わせるために画像の解像度を変換する拡大／縮小処理を行う。処理回路Ｅ３０５による処理結果は、モニタ画像２０３Ａとしてモニタ装置２０３に出力される。
【００１８】
サブチップ２０４とメインチップ２０５の間の画像の送受は、インターフェース部３０６，３０７，３０８，３０９を介して行われる。インターフェース部３０６はサブチップ２０４内の出力インターフェース回路３１０およびメインチップ２０５内の入力インターフェース回路３１１を備えている。インターフェース部３０７はメインチップ２０５内の出力インターフェース回路３１２およびサブチップ２０４内の入力インターフェース回路３１３を備えている。インターフェース部３０８はサブチップ２０４内の出力インターフェース回路３１４およびメインチップ２０５内の入力インターフェース回路３１５を備えている。インターフェース部３０９はメインチップ２０５内の出力インターフェース回路３１６およびサブチップ２０４内の入力インターフェース回路３１７を備えている。
【００１９】
次に、処理回路周辺のインターフェースの構成および動作を説明する。図１は処理回路Ａ３０１、処理回路Ｂ３０２、処理回路Ｃ３０３、および処理回路Ｄ３０４周辺のインターフェースの構成を示している。図１において、遅延回路１０３および減算回路１０１は図３の出力インターフェース回路３１２に対応している。遅延回路１０４および加算回路１０２は図３の入力インターフェース回路３１３に対応している。遅延回路１０７および減算回路１０５は図３の出力インターフェース回路３１４に対応している。遅延回路１０８および加算回路１０６は図３の入力インターフェース回路３１５に対応している。
【００２０】
まず、処理回路Ｂ３０２と処理回路Ｃ３０３周辺のインターフェースについて説明する。サブチップ２０４内の処理回路Ａ３０１による処理結果である処理Ａ結果画像３０１Ａは遅延回路１０４およびメインチップ２０５に出力される。この処理Ａ結果画像３０１Ａは、サブチップ２０４において、後段の演算に用いる参照画像として利用される。また、処理Ａ結果画像３０１Ａは、メインチップ２０５において、画像処理を施す本画像として、およびその本画像との演算に用いる参照画像として利用される。メインチップ２０５に出力された処理Ａ結果画像３０１Ａは、処理回路Ｂ３０２に入力されると共に、遅延回路１０３に入力される。
【００２１】
処理回路Ｂ３０２は、処理Ａ結果画像３０１Ａ（本画像）の処理結果である処理Ｂ結果画像３０２Ａを出力する。遅延回路１０３は、処理回路Ｂ３０２が行う画像処理の処理時間に合わせて、シフトレジスタ等による遅延を処理Ａ結果画像３０１Ａ（参照画像）に挿入し、処理Ａ結果遅延画像１０３Ａとして出力する。これによって、図４に示すように、処理Ｂ結果画像３０２Ａと処理Ａ結果遅延画像１０３Ａのタイミングが合わされている。
【００２２】
減算回路１０１は、処理Ｂ結果画像３０２Ａと処理Ａ結果遅延画像１０３Ａの画素毎の減算を行う。すなわち、減算回路１０１は、処理回路Ｂ３０２による画像処理の前後の画像間で同一座標の画素の減算を行い、処理Ｂ結果差分画像１０１Ａとしてサブチップ２０４に出力する。本実施形態では、処理回路Ｂ３０２はホワイトバランス調整、すなわちＲＧＢの各色に対して所定のゲインをかけて調整を行う処理を行っているため、処理前後の画像の相関性は高い。すなわち、処理Ｂ結果差分画像１０１Ａを構成する差分値は小さいと考えられる。
【００２３】
一方、サブチップ２０４内の遅延回路１０４は、処理回路Ｂ３０２および減算回路１０１における処理時間分、処理Ａ結果画像３０１Ａを遅延させ、処理Ａ結果遅延画像１０４Ａとして出力する。これによって、図４に示すように、処理Ｂ結果差分画像１０１Ａと処理Ａ結果遅延画像１０４Ａのタイミングが合わされている。
【００２４】
減算回路１０１から出力された処理Ｂ結果差分画像１０１Ａおよび遅延回路１０４から出力された処理Ａ結果遅延画像１０４Ａは加算回路１０２に入力される。加算回路１０２は処理Ｂ結果差分画像１０１Ａと処理Ａ結果遅延画像１０４Ａを画素毎に加算する。減算回路１０１では処理Ｂ結果画像３０２Ａから、参照画像となる処理Ａ結果画像３０１Ａを遅延させた処理Ａ結果遅延画像１０３Ａが減算されて処理Ｂ結果差分画像１０１Ａが算出され、加算回路１０２ではその処理Ｂ結果差分画像１０１Ａに対して、処理Ａ結果画像３０１Ａを遅延させた処理Ａ結果遅延画像１０４Ａを加算しているため、加算回路１０２の出力は、処理回路Ｂ３０２による処理結果である処理Ｂ結果画像３０２Ａと同等になる。加算回路１０２の出力である処理Ｂ結果復元画像１０２Ａは、後段の回路において、画像処理を施す本画像として、およびその本画像との演算に用いる参照画像として利用される。
【００２５】
次に、処理回路Ｃ３０３と処理回路Ｄ３０４周辺のインターフェースについて説明する。処理Ｂ結果復元画像１０２Ａは、処理回路Ｃ３０３に入力されると共に遅延回路１０７に入力される。処理回路Ｃ３０３は、処理Ｂ結果復元画像１０２Ａ（本画像）の処理結果である処理Ｃ結果画像３０３Ａを出力する。遅延回路１０７は遅延回路１０３と同様に、処理回路Ｃ３０３が行う画像処理の処理時間に合わせた遅延を処理Ｂ結果復元画像１０２Ａ（参照画像）に挿入し、遅延回路１０７の出力である処理Ｂ結果復元遅延画像１０７Ａと処理Ｃ結果画像３０３Ａのタイミングを合わせる。
【００２６】
減算回路１０５は減算回路１０１と同様に、処理Ｂ結果復元遅延画像１０７Ａと処理Ｃ結果画像３０３Ａの画素毎の減算、すなわち処理回路Ｃ３０３による画像処理の前後の画像間で同一座標の画素の減算を行う。処理回路Ｃ３０３は本実施形態ではローパスフィルタであり、処理前後での画像の相関性は高く、差分値は小さいと考えられる。
【００２７】
一方、メインチップ２０５内の処理回路Ｂ３０２から出力された処理Ｂ結果画像３０２Ａは、参照画像として遅延回路１０８にも入力される。遅延回路１０８は、遅延回路１０４と同様に、減算回路１０５の出力である処理Ｃ結果差分画像１０５Ａとタイミングを合わせるため処理Ｂ結果画像３０２Ａを遅延させ、処理Ｂ結果遅延画像１０８Ａとして出力する。
【００２８】
減算回路１０５から出力された処理Ｃ結果差分画像１０５Ａおよび遅延回路１０８から出力された処理Ｂ結果遅延画像１０８Ａは加算回路１０６に入力される。加算回路１０６は、処理Ｃ結果差分画像１０５Ａと処理Ｂ結果遅延画像１０８Ａを画素毎に加算する。以上により、加算回路１０６の出力である処理Ｃ結果復元画像１０６Ａは、処理Ｃ結果画像３０３Ａと同等になる。処理Ｃ結果復元画像１０６Ａは、後段の回路において、画像処理を施す本画像として、およびその本画像との演算に用いる参照画像として利用される。
【００２９】
次に、処理回路Ｄ３０４と処理回路Ｅ３０５周辺のインターフェースについて説明する。図５は処理回路Ｄ３０４および処理回路Ｅ３０５周辺のインターフェースの構成を示している。図５において、簡易変換回路５０１および減算回路５０３は図３の出力インターフェース回路３１６に対応している。簡易変換回路５０２および加算回路５０４は図３の入力インターフェース回路３１７に対応している。
【００３０】
前述したように本実施形態の処理回路Ｄ３０４は、解像度変換すなわち拡大縮小処理を行う回路である。この回路による処理前後の画像では、拡大／縮小処理により、画素数および位置が変わってしまい、画像間に相関性がなくなるため、前述した構成のインターフェースでは、差分値が逆に大きくなってしまうことが考えられる。そこで、本実施形態では差分値が小さくなるような以下の構成を採用している。
【００３１】
図１に示した加算回路１０６から出力された処理Ｃ結果復元画像１０６Ａは処理回路Ｄ３０４および簡易変換回路５０１に入力される。処理回路Ｄ３０４は、処理Ｃ結果復元画像１０６Ａ（本画像）の処理結果である処理Ｄ結果画像３０４Ａを出力する。簡易変換回路５０１は、処理Ｃ結果復元画像１０６Ａ（参照画像）に対して、処理回路Ｄ３０４による解像度変換の結果の近似値を得るための処理を簡易的に行い、処理結果である処理Ｄ簡易変換画像５０１Ａを出力する。
【００３２】
処理Ｄ結果画像３０４Ａおよび処理Ｄ簡易変換画像５０１Ａは減算回路５０３に入力される。減算回路５０３は、処理Ｄ結果画像３０４Ａと処理Ｄ簡易変換画像５０１Ａの画素毎の減算を行い、処理Ｄ結果差分画像５０３Ａとしてサブチップ２０４に出力する。
【００３３】
一方、サブチップ２０４内の簡易変換回路５０２も、簡易変換回路５０１が行う簡易変換と同じ簡易変換を、処理回路Ｃ３０３による処理結果である処理Ｃ結果画像３０３Ａ（参照画像）に対して行い、処理Ｄ簡易変換画像５０１Ａと同等の簡易変換結果である処理Ｄ簡易変換画像５０２Ａを出力する。減算回路５０３から出力された処理Ｄ結果差分画像５０３Ａおよび簡易変換回路５０２から出力された処理Ｄ簡易変換画像５０２Ａは加算回路５０４に入力される。
【００３４】
加算回路５０４は、処理Ｄ結果差分画像５０３Ａと処理Ｄ簡易変換画像５０２Ａの画素毎の加算を行い、処理回路Ｄ３０４による処理結果と同等の処理Ｄ結果復元画像５０４Ａを処理回路Ｅ３０５に出力する。なお、図５に示したインターフェースでも、タイミングを合わせるための遅延回路は必要となるが、図中では省略している。
【００３５】
上述した拡大縮小の簡易処理の例を、図６を参照しながら説明する。図６（ａ）は変換前の画素を１次元方向のみについて示している。ここでは、３つの画素Ａ，Ｂ，Ｃが図示されている。図６（ｂ）は、線形補間により、画素数が３倍となる拡大処理を行った後の画素を示している。このように、元の画素Ａ，Ｂ，Ｃの間に、周辺画素から補間演算を行うことにより新規画素を追加している。
【００３６】
図６（ｃ）は簡易処理結果の例を示している。この簡易処理では、単純に画素数が３倍になるように、周辺画素をコピーすることにより新規画素を追加している。すなわち、演算をすることなしに画素数を合わせることを行う。なお、本実施形態では拡大／縮小回路についてのみ説明したが、特殊なフィルターやトーンカーブ変換など、処理前後で相関性が低くなる処理に関しては、同様に簡易変換を施した結果を参照画像にすることで相関性を上げることが可能となる。
【００３７】
次に、本実施形態の変形例を説明する。図７は処理回路Ａ３０１および処理回路Ｂ３０２周辺のインターフェースの構成を示している。図７において、圧縮回路７０１、伸張回路７０２、および減算回路７０４は図３の出力インターフェース回路３１０に対応している。伸張回路７０３および加算回路７０５は図３の入力インターフェース回路３１１に対応している。
【００３８】
サブチップ２０４内の圧縮回路７０１は、処理回路Ａ３０１による処理結果である処理Ａ結果画像３０１Ａに対してＪＰＥＧ等の非可逆圧縮を行う。圧縮回路７０１による処理結果である圧縮画像７０１Ａは、サブチップ２０４において、後段の演算に用いる参照画像として利用される。また、圧縮画像７０１Ａは、メインチップ２０５において、画像処理を施す本画像として、およびその本画像との演算に用いる参照画像として利用される。
【００３９】
サブチップ２０４において、圧縮画像７０１Ａは伸張回路７０２に入力される。伸張回路７０２は圧縮画像７０１Ａを伸張し、伸張参照画像７０２Ａとして出力する。処理回路Ａ３０１から出力された処理Ａ結果画像３０１Ａおよび伸張回路７０２から出力された伸張参照画像７０２Ａは減算回路７０４に入力される。減算回路７０４は、処理Ａ結果画像３０１Ａから伸張参照画像７０２Ａを画素毎に減算し、処理Ａ結果差分画像７０４Ａとしてメインチップ２０５に出力する。
【００４０】
一方、メインチップ２０５において、圧縮画像７０１Ａは伸張回路７０３に入力される。伸張回路７０３は、圧縮画像７０１Ａを伸張し、伸張参照画像７０２Ａと同等の伸張参照画像７０３Ａを出力する。減算回路７０４から出力された処理Ａ結果差分画像７０４Ａおよび伸張回路７０３から出力された伸張参照画像７０３Ａは加算回路７０５に入力される。加算回路７０５は、処理Ａ結果差分画像７０４Ａと伸張参照画像７０３Ａを加算し、処理回路Ａ３０１による処理結果である処理Ａ結果画像３０１Ａと同等の処理Ａ結果復元画像７０５Ａを出力する。なお、図７に示したインターフェースでも、タイミングを合わせるための遅延回路は必要となるが、図中では省略している。
【００４１】
上述したように、本実施形態によれば、サブチップ２０４とメインチップ２０５間で差分画像（図１の処理Ｂ結果差分画像１０１Ａ、処理Ｃ結果差分画像１０５Ａ、図５の処理Ｄ結果差分画像５０３Ａ）が送受されるので、送受される画像のデータ量が削減される。特に、処理回路による画像処理の前後で画像の相関性が高い場合には、画像の差分が小さくなるので、画像のデータ量を効果的に削減することができる。
【００４２】
また、一方のチップ内の加算回路（図１の加算回路１０２，１０６、図５の加算回路５０４）での加算結果（図１の処理Ｂ結果復元画像１０２Ａ、処理Ｃ結果復元画像１０６Ａ、図５の処理Ｄ結果復元画像５０４Ａ）は、他方のチップ内の処理回路で処理された本画像の処理結果（図１の処理Ｂ結果画像３０２Ａ、処理Ｃ結果画像３０３Ａ、図５の処理Ｄ結果画像３０４Ａ）と同等であるため、画質の劣化はない。したがって、画質を劣化させることなく、送受される画像のデータ量を削減することができる。
【００４３】
また、図１の遅延回路１０３，１０４，１０７，１０８を設けることによって、後段の減算回路または加算回路における２つの画像の画素毎のタイミングを一致させ、同一座標の画素間で減算または加算を行うことが可能となる。特に、同一座標の画素間で減算を行うと、減算対象の画素間の相関性が高くなるので、画像のデータ量を効果的に削減することができる。
【００４４】
また、処理回路による画像処理の前後の画像の相関性が低い場合に、図５の簡易変換回路５０１，５０２を設けることによって、減算回路５０３に入力される処理Ｄ結果画像３０４Ａと処理Ｄ簡易変換画像５０１Ａ間の相関性が高くなるので、画像のデータ量を効果的に削減することができる。
【００４５】
また、図７の圧縮回路７０１を設け、サブチップ２０４からメインチップ２０５に圧縮画像７０１Ａを出力することによって、サブチップ２０４とメインチップ２０５間で送受される画像のデータ量を削減することができる。
【００４６】
圧縮回路７０１が非可逆圧縮を行う場合には、圧縮画像７０１Ａを伸張した結果の画像は圧縮前の処理Ａ結果画像３０１Ａと同等にはならない。しかし、減算回路７０４および加算回路７０５を設け、サブチップ２０４からメインチップ２０５に処理Ａ結果差分画像７０４Ａを出力し、圧縮画像７０１Ａを伸張した伸張参照画像７０３Ａと処理Ａ結果差分画像７０４Ａを加算することにより、メインチップ２０５において処理Ａ結果画像３０１Ａと同等の処理Ａ結果復元画像７０５Ａを得ることが可能となる。この場合、サブチップ２０４からメインチップ２０５には、圧縮画像７０１Ａと処理Ａ結果差分画像７０４Ａが出力されるが、サブチップ２０４とメインチップ２０５間で１回に送受される画像のデータ量は、図１のようにサブチップ２０４とメインチップ２０５間で処理Ａ結果画像３０１Ａを送受する場合よりも削減される。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態による画像処理装置が備える処理回路周辺のインターフェースの構成を示すブロック図である。
【図２】本発明の一実施形態による画像処理装置を用いた撮像処理システムの構成を示すブロック図である。
【図３】本発明の一実施形態による画像処理装置が備えるサブチップおよびメインチップの構成を示すブロック図である。
【図４】本発明の一実施形態による画像処理装置が備える処理回路周辺のインターフェースの動作タイミングを示すタイミングチャートである。
【図５】本発明の一実施形態による画像処理装置が備える処理回路周辺のインターフェースの構成を示すブロック図である。
【図６】本発明の一実施形態における簡易処理を説明するための説明図である。
【図７】本発明の一実施形態による画像処理装置が備える処理回路周辺のインターフェースの構成を示すブロック図である。
【符号の説明】
【００４８】
１０１，１０５，５０３，７０４・・・減算回路、１０２，１０６，５０４，７０５・・・加算回路、１０３，１０４，１０７，１０８・・・遅延回路、２０１・・・撮像装置、２０２・・・画像処理装置、２０３・・・モニタ装置、２０４・・・サブチップ、２０５・・・メインチップ、３０１・・・処理回路Ａ、３０２・・・処理回路Ｂ、３０３・・・処理回路Ｃ、３０４・・・処理回路Ｄ、３０５・・・処理回路Ｅ、５０１，５０２・・・簡易変換回路、７０１・・・圧縮回路、７０２，７０３・・・伸張回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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