(57)【要約】【課題】  ＲＡＭへのアクセスが競合しても、処理速度の低下を防止し得る情報処理装置を提供する。【解決手段】  不揮発性記憶部で保持する情報を読み取り、コピー情報として揮発性記憶部の設定領域に記憶する制御手段を備える情報処理装置において、揮発性記憶部へのアクセス状況を監視し、予め設定した基準アクセス数に基づいて、アクセス可能か否かを示す競合状況信号を出力する競合状況判定部と、受信したアドレス情報が揮発性記憶部の設定領域内のアドレスに対応すると、競合状況信号がアクセス可能を示すと揮発性記憶部にアクセスするためのインタフェースにアドレス情報を出力し、競合状況信号がアクセス不可を示すと不揮発性記憶部に対する置換アドレスを演算し、置換アドレスを不揮発性記憶部にアクセスするためのインタフェースに出力するアクセス制御部とを備える。【選択図】        図１
2008198098.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶部で保持する情報を読み取り、コピー情報として揮発性記憶部の設定領域に記憶する制御手段を備える情報処理装置において、
前記揮発性記憶部へのアクセス状況を監視し、予め設定した基準アクセス数に基づいて、アクセス可能か否かを示す競合状況信号を出力する競合状況判定部と、
受信したアドレス情報が前記揮発性記憶部の設定領域内のアドレスに対応すると、前記競合状況信号がアクセス可能を示すと前記揮発性記憶部にアクセスするためのインタフェースに前記アドレス情報を出力し、前記競合状況信号がアクセス不可を示すと前記不揮発性記憶部に対する置換アドレスを演算し、前記置換アドレスを前記不揮発性記憶部にアクセスするためのインタフェースに出力するアクセス制御部とを備えることを特徴とする情報処理装置。
【請求項２】
不揮発性記憶部で保持する情報を読み取り、コピー情報として揮発性記憶部の設定領域に記憶する制御手段を備える情報処理装置において、
前記揮発性記憶部へのアクセス状況を監視し、予め設定した基準第一アクセス数に基づいて、アクセス可能か否かを示す第一競合状況信号を出力する第一競合状況判定部と、
前記不揮発性記憶部へのアクセス状況を監視し、予め設定した基準第二アクセス数に基づいて、アクセス可能か否かを示す第二競合状況信号を出力する第二競合状況判定部と、
受信したアドレス情報が前記揮発性記憶部の設定領域内のアドレスに対応すると、前記第一競合状況信号がアクセス可能を示すと、前記揮発性記憶部にアクセスするためのインタフェースに前記アドレス情報を出力し、前記第一競合状況信号がアクセス不可を示し、前記第二競合状況信号がアクセス可を示すと、前記不揮発性記憶部に対する置換アドレスを演算し、前記置換アドレスを前記不揮発性記憶部にアクセスするためのインタフェースに出力し、前記第一競合状況信号がアクセス不可を示し、前記第二競合状況信号が不可を示すと、前記揮発性記憶部にアクセスするためのインタフェースに前記アドレス情報を出力するアクセス制御部とを備えることを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、揮発性記憶部及び不揮発性記憶部に格納された情報を用いて処理を行う情報処理装置に関する。
【背景技術】
【０００２】
従来、情報処理装置では、一般的に、電源の供給が断たれても格納する情報を失わずに保持し続ける不揮発性記憶部（ＲＯＭ：Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と、電源の供給が断たれると格納する情報を失うものの、ＲＯＭと比較してＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）から高速にアクセス可能な揮発性記憶部（ＲＡＭ：Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とを両方備えている。そして、上記装置では、電源投入すると、ＲＯＭに格納された情報の一部をＲＡＭへコピーし、ＣＰＵがＲＡＭにアクセスすることにより、処理の高速化を実現するという方法が用いられている。例えば、引用文献１には、電源投入すると、上記ＲＯＭに格納された情報の一部と共に、ＲＯＭに格納された割り込み処理発生時に用いる割り込みハンドラ（プログラム）の格納位置情報（アドレス）の一覧が格納されている領域（割り込みベクタ）の情報をＲＡＭへコピーする情報処理装置が開示されている。
【特許文献１】特開２００６−２２７９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記装置において、ＣＰＵや各種ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）等の複数のクライアントからＲＡＭへのアクセスが競合すると、アクセス調停処理が行われるので、ＲＡＭへのアクセスに時間を要し、この結果、クライアントの情報処理に時間がかかってしまうという問題があった。
【０００４】
以上の問題点に鑑み、本発明の目的は、ＲＡＭへのアクセスが競合しても、処理速度の低下を防止し得る情報処理装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、以上の点を解決するために、次の構成を採用する。
＜構成１＞
本発明の情報処理装置は、不揮発性記憶部で保持する情報を読み取り、コピー情報として揮発性記憶部の設定領域に記憶する制御手段を備える情報処理装置において、揮発性記憶部へのアクセス状況を監視し、予め設定した基準アクセス数に基づいて、アクセス可能か否かを示す競合状況信号を出力する競合状況判定部と、受信したアドレス情報が揮発性記憶部の設定領域内のアドレスに対応すると、競合状況信号がアクセス可能を示すと揮発性記憶部にアクセスするためのインタフェースにアドレス情報を出力し、競合状況信号がアクセス不可を示すと不揮発性記憶部に対する置換アドレスを演算し、置換アドレスを不揮発性記憶部にアクセスするためのインタフェースに出力するアクセス制御部とを備えることを特徴とする。
【０００６】
＜構成２＞
本発明の情報処理装置は、不揮発性記憶部で保持する情報を読み取り、コピー情報として揮発性記憶部の設定領域に記憶する制御手段を備える情報処理装置において、揮発性記憶部へのアクセス状況を監視し、予め設定した基準第一アクセス数に基づいて、アクセス可能か否かを示す第一競合状況信号を出力する第一競合状況判定部と、不揮発性記憶部へのアクセス状況を監視し、予め設定した基準第二アクセス数に基づいて、アクセス可能か否かを示す第二競合状況信号を出力する第二競合状況判定部と、受信したアドレス情報が揮発性記憶部の設定領域内のアドレスに対応すると、第一競合状況信号がアクセス可能を示すと、揮発性記憶部にアクセスするためのインタフェースにアドレス情報を出力し、第一競合状況信号がアクセス不可を示し、第二競合状況信号がアクセス可を示すと、不揮発性記憶部に対する置換アドレスを演算し、置換アドレスを不揮発性記憶部にアクセスするためのインタフェースに出力し、第一競合状況信号がアクセス不可を示し、第二競合状況信号が不可を示すと、揮発性記憶部にアクセスするためのインタフェースにアドレス情報を出力するアクセス制御部とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明の情報処理装置では、ＲＡＭへのアクセスが競合する場合にはＲＯＭへアクセスするようにしたので、情報処理の速度の低下を防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図を用いて詳細に説明する。
【実施例１】
【０００９】
＜実施例１の構成＞
本発明の実施例１の情報処理装置１０は、図１に示すように、ＣＰＵ１１と、ＲＡＭ１２と、ＲＯＭ１３と、メモリ制御部１４とで構成される。
【００１０】
ＣＰＵ１１は、情報処理装置１０を構成する各部を制御する制御部であり、メモリ制御部１４内の後述するＣＰＵインタフェース部１４１との間に３２ビット・アドレスのアドレス・バスを有する。即ち、ＣＰＵ１１は、このアドレス・バスを用いて、外部デバイスからのアクセスの対象となるデータを指定するためのアドレスをＣＰＵインタフェース部１４１に送信する。そして、ＣＰＵ１１は、ＣＰＵインタフェース部１４１から後述するリードデータを受けると、このリードデータを用いた処理を行い、処理結果を該当する外部デバイスに通知する。
【００１１】
ＲＡＭ１２は、電気的にデータを記憶する記憶部であり、図示しない電源部から電源の供給を断たれると、格納されたデータを失う揮発性記憶部である。そして、ＲＡＭ１２は、情報処理装置１０の電源部から電源投入されると、ＣＰＵ１１の制御により、ＲＯＭ１３の後述するコピー元ＲＯＭ領域からコピーされたコピー元データを、コピー先データとしてコピー先ＲＡＭ領域に記憶する。
【００１２】
ＲＯＭ１３は、磁気的にデータを記憶する記憶部であり、電源部から電源の供給を断たれても、格納されたデータを失わずに持ちつづける不揮発性記憶部である。そして、ＲＯＭ１３には、情報処理装置１０を制御するための各種プログラム及びデータが格納されている。そして、ＲＯＭ１３は、情報処理装置１０の電源部から電源投入されると、上記したように、ＣＰＵ１１の制御により、ＲＯＭ１３のコピー元ＲＯＭ領域で保持するコピー元データがＲＡＭ１２にコピーされる。
【００１３】
メモリ制御部１４は、図１に示すように、ＣＰＵインタフェース部１４１と、メモリ領域データ記憶部１４２と、アクセス制御部１４３と、ＲＡＭインタフェース部１４４と、ＲＯＭインタフェース部１４５とで構成される。
【００１４】
ＣＰＵインタフェース部１４１は、ＣＰＵ１１と上記３２ビットのアドレス・バスで接続されており、ＣＰＵ１１からアドレスを受けると、このアドレスをアクセス制御部１４３に送信する。そして、ＣＰＵインタフェース部１４１は、アクセス制御部１４３から後述するリードデータを受けると、このリードデータをＣＰＵ１１に送信する。
【００１５】
メモリ領域データ記憶部１４２は、情報処理装置１０が有する全ての記憶部のメモリ領域データを保持するレジスタである。ここで、メモリ領域データとは、例えば、図２に示すような、ＲＡＭスタートアドレス＝０ｘ００００００００、ＲＯＭスタートアドレス＝０ｘ７０００００００、コピーデータサイズ＝０ｘ１０００００００、その他のメモリスタートアドレス＝０ｘｂ０００００００、メモリエンドアドレス＝０ｘｅｆｆｆｆｆｆｆである。図３に、上記メモリ領域データに基づいたアドレスマッピングの一例を示す。
【００１６】
アクセス制御部１４３は、ＣＰＵインタフェース部１４１からアドレスを受けると、このアドレスに基づいて、ＲＡＭ１２と、ＲＯＭ１３と、その他のメモリ（例えばキャッシュメモリなど）とのいずれにアクセスすべきか判断し、この判断に基づいて、ＲＡＭインタフェース部１４４又はＲＯＭインタフェース部１４５又はその他のメモリインタフェース部にアドレスを送信する制御を行う。
【００１７】
即ち、アクセス制御部１４３は、ＣＰＵインタフェース部１４１から、例えばＯｘｂ０００００００〜０ｘｅｆｆｆｆｆｆｆの範囲のアドレスを受けると、メモリ領域データ記憶部１４２で保持するメモリ領域データを参照して、図示しないその他のメモリへのアクセスだと判定し、図示しないその他のメモリインタフェース部へこのアドレスを送信する。その他のメモリインタフェース部は、上記アドレスを受けると、その他のメモリの該当アドレスに格納されたデータを読み取り、その読み取ったリードデータをアクセス制御部１４３に送信する。
【００１８】
アクセス制御部１４３は、ＣＰＵインタフェース部１４１から、０ｘ１０００００００〜０ｘ６ｆｆｆｆｆｆｆの範囲のアドレスを受けると、上記メモリ領域データに基づいて、ＲＡＭ１２で保持する後述するコピー先ＲＡＭの領域以外へのアクセスだと判定し、ＲＡＭインタフェース部１４４にこのアドレスを送信する。
【００１９】
また、アクセス制御部１４３は、ＣＰＵインタフェース部１４１から、例えば０ｘ８０００００００〜０ｘａｆｆｆｆｆｆｆの範囲のアドレスを受けると、上記メモリ領域データに基づいて、ＲＯＭ１３で保持する後述するコピー元ＲＯＭの領域以外へのアクセスだと判定し、ＲＯＭインタフェース部１４５にこのアドレスを送信する。
【００２０】
更に、アクセス制御部１４３は、ＣＰＵインタフェース部１４１から、０ｘ００００００００〜０ｘ０ｆｆｆｆｆｆｆの範囲のアドレスを受けると、上記メモリ領域データに基づいて、ＲＡＭ１２で保持するコピー先ＲＡＭの領域へのアクセスだと判定し、ＲＡＭインタフェース部１４４に競合状況の通知を指示する。
【００２１】
そして、アクセス制御部１４３は、ＲＡＭインタフェース部１４４から後述する競合状況信号＝１を受けると、ＲＡＭ１２へのアクセスが競合していると判断し、メモリ領域データ記憶部１４２で保持するメモリ領域データから、ＲＡＭ１２で保持するコピー先ＲＡＭの領域の該当アドレスに対応するＲＯＭ１３で保持するコピー元ＲＯＭの領域のアドレスを示す置換アドレスを計算し、ＲＯＭインタフェース部１４５にこの置換アドレスを送信する。ここで、アクセス制御部１４３は、上記メモリ領域データで保持する、ＲＡＭスタートアドレスと、ＲＯＭスタートアドレスと、コピーデータサイズとから、上記置換アドレスを計算することができる。
【００２２】
一方、アクセス制御部１４３は、ＲＡＭインタフェース部１４４から競合状況信号＝０を受けると、ＲＡＭ１２へのアクセスが競合していないと判断し、ＲＡＭインタフェース部１４４に、ＣＰＵインタフェース部１４１から受けたアドレスを送信する。
【００２３】
ＲＡＭインタフェース部１４４は、ＲＡＭ１２と接続されており、アクセス制御部１４３からアドレスを受けると、ＲＡＭ１２で保持する該当アドレスに格納されたデータを読み取り、その読み取ったリードデータをアクセス制御部１４３に出力する。
【００２４】
また、ＲＡＭインタフェース部１４４は、ＲＡＭ１２へのアクセス状況を監視する機能を備える。即ち、ＲＡＭインタフェース部１４４は、ＲＡＭ１２に対する、アクセス制御部１４３及びＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）からのアクセスが発生すると、アクセス数をカウントするカウント機能を有する。これにより、ＲＡＭインタフェース部１４４は、アクセス制御部１４３から競合状況通知の指示を受けると、クロック周波数１００サイクルにおけるＲＡＭ１２へのアクセス数が２０以上である場合には、ＲＡＭ１２へのアクセスが競合していることを示す、競合状況信号＝１を生成し、この競合状況信号をアクセス制御部１４３に送信する。
【００２５】
一方、ＲＡＭインタフェース部１４４は、上記アクセス数が２０より少ないと、ＲＡＭ１２へのアクセスが競合していないことを示す、競合状況信号＝０を生成し、この競合状況信号をアクセス制御部１４３に送信する。
【００２６】
ＲＯＭインタフェース部１４５は、ＲＯＭ１３と接続されており、アクセス制御部１４３からアドレスを受けると、ＲＯＭ１３で保持する該当アドレスのデータを読み取り、その読み取ったリードデータをアクセス制御部１４３に送信する。
【００２７】
アクセス制御部１４３は、ＲＡＭインタフェース部１４４又はＲＯＭインタフェース部１４５又は上記その他のメモリインタフェース部とからリードデータを受けると、このリードデータをＣＰＵインタフェース部１４１に送信する。
【００２８】
＜実施例１の動作＞
以下、本発明に係る実施例１の情報処理装置１０の動作の説明を行う。
【００２９】
はじめに、実施例１の情報処理装置１０の電源投入時（起動時）の動作について、図４のフローチャートを用いて説明する。
【００３０】
情報処理装置１０の図示しない電源部のスイッチがＯＮになり、電源投入されると、ＣＰＵ１１の制御により、ＲＯＭ１３の０ｘ７０００００００〜０ｘ７ｆｆｆｆｆｆｆの範囲を示すコピー元ＲＯＭの領域で保持されたコピー元データがコピーされ、ＲＡＭ１２の０ｘ００００００００〜０ｘ０ｆｆｆｆｆｆｆの範囲を示すコピー先ＲＡＭの領域にコピー先データとして記憶される（ステップＳ１０１）。
【００３１】
ＲＯＭ１３で保持するコピー元データがコピーされ、コピー先データとしてＲＡＭ１２に記憶されると、ＣＰＵ１１の制御により、例えば、図２に示すような、ＲＡＭスタートアドレス＝０ｘ００００００００、ＲＯＭスタートアドレス＝０ｘ７０００００００、コピーデータサイズ＝０ｘ１０００００００、その他のメモリスタートアドレス＝０ｘｂ０００００００、メモリエンドアドレス＝０ｘｅｆｆｆｆｆｆｆのメモリ領域データが生成され、このメモリ領域データがメモリ領域データ記憶部１４２に記憶される（ステップＳ１０２）。以降、情報処理装置１０は、外部デバイスからのアクセス待ち状態（アイドル状態）となる。
【００３２】
次に、上記情報処理装置１０の外部デバイスからのアクセス発生時の動作について、図５のフローチャートを用いて説明する。ここで、ＣＰＵ１１がＣＰＵインタフェース部１４１に送信するアドレスは、０ｘ０１２３４５６７である。
【００３３】
情報処理装置１０のＣＰＵ１１は、外部デバイスからのアクセスを受けると、アクセスの対象となるデータを指定するためのアドレス（０ｘ０１２３４５６７）を３２ビット・アドレスのアドレス・バスを用いてメモリ制御部１４のＣＰＵインタフェース部１４１に送信する（ステップＳ２０１）。
【００３４】
メモリ制御部１４のＣＰＵインタフェース部１４１は、上記アドレス（０ｘ０１２３４５６７）を受けると、このアドレス（０ｘ０１２３４５６７）をアクセス制御部１４３に送信する。
【００３５】
アクセス制御部１４３は、上記アドレス（０ｘ０１２３４５６７）を受けると、メモリ領域データ記憶部１４２で保持するメモリ領域データを参照し、ＲＡＭスタートアドレス＝０ｘ００００００００、ＲＯＭスタートアドレス＝０ｘ７０００００００、コピーデータサイズ＝０ｘ１０００００００から、このアドレス（０ｘ０１２３４５６７）がＲＡＭ１２で保持するコピー先ＲＡＭの領域のデータのアドレスであると判定し（ステップＳ２０２）、ＲＡＭインタフェース部１４４に競合状況の通知を指示する（ステップＳ２０３）。
【００３６】
ここで、アクセス制御部１４３は、ＣＰＵインタフェース部１４１から受けたアドレスが、例えば、ＲＡＭ１２で保持するコピー先ＲＡＭ領域以外の他の領域のデータのアドレス（０ｘ１０００００００〜０ｘ６ｆｆｆｆｆｆｆ）であると、このアドレスをＲＡＭインタフェース部１４４に送信する（ステップＳ２０４）。同様に、アクセス制御部１４３は、上記アドレスがＲＯＭ１３で保持するコピー元ＲＯＭ領域以外の他の領域のデータのアドレス（０ｘ８０００００００〜０ｘｂｆｆｆｆｆｆｆ）であると、このアドレスをＲＯＭインタフェース部１４５に送信する。
【００３７】
また、アクセス制御部１４３は、上記アドレスが図示しないその他のメモリで保持するデータのアドレス（０ｘｂ０００００００〜０ｘｅｆｆｆｆｆｆｆ）であると、このアドレスを図示しないその他のメモリインタフェース部に送信する。各インタフェース部は、上記アドレスを受けると、各記憶部で保持する該当アドレスのデータを読み取り、その読み取ったリードデータをアクセス制御部１４３に送信する（ステップＳ２０５）。
【００３８】
ＲＡＭインタフェース部１４４は、アクセス制御部１４３及びＤＭＡからのＲＡＭ１２で保持するデータへのアクセス数をカウントしており、競合状況の通知の指示を受けると、クロック周波数１００サイクルにおけるアクセス数が２０以上であると（ステップＳ２０６）、ＲＡＭ１２へのアクセスが競合していることを示す、競合状況信号＝１を生成し、この競合状況信号をアクセス制御部１４３に送信する。
【００３９】
アクセス制御部１４３は、競合状況信号＝１を受けると、ＲＡＭ１２へのアクセスが競合していると判断し、メモリ領域データ記憶部１４２で保持するメモリ領域データを参照して、アドレスオフセット＝受信したアドレス（０ｘ０１２３４５６７）−ＲＡＭスタートアドレス（０ｘ００００００００）＝０ｘ０１２３４５６７を算出し、ＲＯＭ１３で保持するＲＯＭコピー元領域のアドレスを示す置換アドレス＝ＲＯＭスタートアドレス（０ｘ７０００００００）＋アドレスオフセット（０ｘ０１２３４５６７）＝０ｘ７１２３４５６７を算出する（ステップＳ２０７）。
【００４０】
そして、アクセス制御部１４３は、置換アドレス（０ｘ７１２３４５６７）を算出すると、この置換アドレス（０ｘ７１２３４５６７）をＲＯＭインタフェース部１４５に送信する（ステップＳ２０８）。
【００４１】
ＲＯＭインタフェース部１４５は、置換アドレス（０ｘ７１２３４５６７）を受けると、ＲＯＭ１３で保持する置換アドレス（０ｘ７１２３４５６７）のデータを読み取り、その読み取ったリードデータをアクセス制御部１４３に送信する（ステップＳ２０５）。
【００４２】
一方、ＲＡＭインタフェース部１４４は、上記アクセス数が２０より少ないと、ＲＡＭ１２へのアクセスが競合していないことを示す、競合状況信号＝０を生成し、この競合状況信号をアクセス制御部１４３に送信する。
【００４３】
アクセス制御部１４３は、競合状況信号＝０を受けると、ＲＡＭ１２で保持するデータへのアクセスが競合していないと判断し、受信したアドレス（０ｘ０１２３４５６７）をＲＡＭインタフェース部１４４に送信する（ステップＳ２０９）。
【００４４】
ＲＡＭインタフェース部１４４は、アドレス（０ｘ０１２３４５６７）を受けると、ＲＡＭ１２で保持するアドレス（０ｘ０１２３４５６７）のデータを読み取り、その読み取ったリードデータをアクセス制御部１４３に送信する（ステップＳ２０５）。
【００４５】
アクセス制御部１４３は、各インタフェース部からリードデータを受けると、このリードデータをＣＰＵインタフェース部１４１に送信する。ＣＰＵインタフェース部１４１は、リードデータを受けると、３２ビット・アドレスのアドレス・バスを用いてＣＰＵ１１にこのリードデータを送信する。
【００４６】
ＣＰＵ１１は、リードデータを受けると、このリードデータを用いた処理を行い、処理結果を該当する外部デバイスに通知する（ステップＳ２１０）。ＣＰＵ１１は、外部デバイスに処理結果を通知すると、処理を終了する。
【００４７】
＜実施例１の効果＞
本実施例１の情報処理装置１０では、ＲＡＭ１２で保持するコピー先ＲＡＭの領域のアドレスを受けると、アクセス制御部１４３がＲＡＭインタフェース部１４４からの競合状況信号に基づいて、ＲＡＭ１２で保持するデータへのアクセスの競合状況を判定し、ＲＡＭ１２へのアクセスが競合している場合には、メモリ領域データ記憶部１４２で保持するメモリ領域データに基づいて、ＲＯＭ１３で保持するデータへアクセスするための置換アドレスを算出し、ＲＯＭ１３で保持する算出した置換アドレスに該当するデータにアクセスするので、処理速度の低下を防止することができる。
【実施例２】
【００４８】
＜実施例２の構成＞
本発明の実施例２の情報処理装置１０ａでは、ＲＯＭインタフェース部１４５ａにＲＯＭ１３のアクセス状況を監視する機能を追加し、アクセス制御部１４３ａにＲＡＭ１２及びＲＯＭ１３へのアクセス競合状況に基づいて、ＲＡＭ１２又はＲＯＭ１３にアドレスを送信するよう制御する機能を追加したものである。
【００４９】
本発明の実施例２の情報処理装置１０ａは、図６に示すように、ＣＰＵ１１と、ＲＡＭ１２と、ＲＯＭ１３と、メモリ制御部１４ａとで構成される。
【００５０】
メモリ制御部１４ａは、図６に示すように、ＣＰＵインタフェース部１４１と、メモリ領域データ記憶部１４２と、アクセス制御部１４３ａと、ＲＡＭインタフェース部１４４と、ＲＯＭインタフェース部１４５ａとで構成される。
【００５１】
アクセス制御部１４３ａは、ＣＰＵインタフェース部１４１からアドレスを受けると、このアドレスに基づいて、ＲＡＭ１２と、ＲＯＭ１３と、その他のメモリ（例えばキャッシュメモリなど）とのいずれにアクセスすべきか判断し、この判断に基づいて、ＲＡＭインタフェース部１４４又はＲＯＭインタフェース部１４５ａ又はその他のメモリインタフェース部にアドレスを送信する制御を行う。
【００５２】
即ち、アクセス制御部１４３ａは、ＣＰＵインタフェース部１４１から、Ｏｘｂ０００００００〜０ｘｅｆｆｆｆｆｆｆの範囲のアドレスを受けると、メモリ領域データ記憶部１４２で保持するメモリ領域データを参照して、図示しないその他のメモリへのアクセスだと判定し、図示しないその他のメモリインタフェース部へこのアドレスを送信する。その他のメモリインタフェース部は、上記アドレスを受けると、その他のメモリの該当アドレスに格納されたデータを読み取り、その読み取ったリードデータをアクセス制御部１４３ａに送信する。
【００５３】
アクセス制御部１４３ａは、ＣＰＵインタフェース部１４１から、０ｘ１０００００００〜０ｘ６ｆｆｆｆｆｆｆの範囲のアドレスを受けると、上記メモリ領域データに基づいて、ＲＡＭ１２で保持するコピー先ＲＡＭ領域以外へのアクセスだと判定し、ＲＡＭインタフェース部１４４にこのアドレスを送信する。
【００５４】
また、アクセス制御部１４３ａは、ＣＰＵインタフェース部１４１から、０ｘ８０００００００〜０ｘａｆｆｆｆｆｆｆの範囲のアドレスを受けると、上記メモリ領域データに基づいて、ＲＯＭ１３で保持するコピー元ＲＯＭの領域以外へのアクセスだと判定し、ＲＯＭインタフェース部１４５ａにこのアドレスを送信する。
【００５５】
更に、アクセス制御部１４３ａは、ＣＰＵインタフェース部１４１から、０ｘ００００００００〜０ｘ０ｆｆｆｆｆｆｆの範囲のアドレスを受けると、メモリ領域データ記憶部１４２で保持するメモリ領域データに基づいて、ＲＡＭ１２で保持するコピー先ＲＡＭの領域へのアクセスだと判定し、ＲＡＭインタフェース部１４４と、ＲＯＭインタフェース部１４５ａとに競合状況の通知を指示する。
【００５６】
そして、アクセス制御部１４３ａは、図７に示す論理式に基づいて、ＲＡＭインタフェース部１４４から競合状況信号＝０を受けると、ＲＡＭ１２へのアクセスが競合していないと判定し、ＲＯＭインタフェース部１４５ａからのＲＯＭ競合状況信号が０及び１のいずれであろうと、ＲＡＭインタフェース部１４４に、ＣＰＵインタフェース部１４１から受けたアドレスを送信する。
【００５７】
一方、アクセス制御部１４３ａは、上記論理式に基づいて、ＲＡＭインタフェース部１４４から競合状況信号＝１を受けると、ＲＡＭ１２へのアクセスが競合していると判定し、ＲＯＭインタフェース部１４５ａから受けたＲＯＭ競合状況信号が０であり、ＲＯＭ１３へのアクセスが競合していないと判定すると、メモリ領域データ記憶部１４２で保持するメモリ領域データから、ＲＡＭ１２で保持するコピー先ＲＡＭの領域の該当アドレスに対応するＲＯＭ１３で保持するコピー元ＲＯＭの領域のアドレスを示す置換アドレスを計算し、ＲＯＭインタフェース部１４５ａにこの置換アドレスを送信する。ここで、アクセス制御部１４３ａは、上記メモリ領域データで保持する、ＲＡＭスタートアドレスと、ＲＯＭスタートアドレスと、コピーデータサイズとから、上記置換アドレスを計算することができる。
【００５８】
また、アクセス制御部１４３ａは、上記論理式に基づいて、ＲＡＭインタフェース部１４４から競合状況信号＝１を受け、ＲＯＭインタフェース部１４５ａからＲＯＭ競合状況信号＝１を受けると、両記憶部へのアクセスが競合していると判定し、よって、高速にアクセス可能なＲＡＭ１２にアクセスするために、ＲＡＭインタフェース部１４４にＣＰＵインタフェース部１４１から受けたアドレスを送信する。
【００５９】
ＲＯＭインタフェース部１４５ａは、ＲＯＭ１３と接続されており、アクセス制御部１４３ａからアドレスを受けると、ＲＯＭ１３で保持する該当アドレスに格納されたデータを読み取り、その読み取ったリードデータをアクセス制御部１４３ａに出力する。
【００６０】
また、ＲＯＭインタフェース部１４５ａは、ＲＯＭ１３へのアクセス状況を監視する機能を備える。即ち、ＲＯＭインタフェース部１４５ａは、ＲＯＭ１３に対する、アクセス制御部１４３ａからのアクセスが発生すると、アクセス数をカウントするカウント機能を有する。これにより、ＲＯＭインタフェース部１４５ａは、アクセス制御部１４３ａから競合状況通知の指示を受けると、クロック周波数１００サイクルにおけるＲＯＭ１３へのアクセス数が２０以上である場合には、ＲＯＭ１３へのアクセスが競合していることを示す、ＲＯＭ競合状況信号＝１を生成し、この競合状況信号をアクセス制御部１４３ａに送信する。
【００６１】
一方、ＲＯＭインタフェース部１４５ａは、上記アクセス数が２０より少ないと、ＲＯＭ１３へのアクセスが競合していないことを示す、ＲＯＭ競合状況信号＝０を生成し、このＲＯＭ競合状況信号をアクセス制御部１４３ａに送信する。
【００６２】
アクセス制御部１４３ａは、ＲＡＭインタフェース部又はＲＯＭインタフェース部１４５ａ又は上記その他のメモリとからリードデータを受けると、このリードデータをＣＰＵインタフェース部１４１に送信する。
【００６３】
尚、その他の構成については、実施例１の情報処理装置１０の構成と同じである。
【００６４】
＜実施例２の動作＞
以下、本発明に係る実施例２の情報処理装置１０ａの動作の説明を行う。
【００６５】
実施例１の情報処理装置１０ａの電源投入時（起動時）の動作については、実施例１の情報処理装置１０の動作と同じであるため、割愛する。
【００６６】
次に、上記情報処理装置１０ａの外部デバイスからのアクセス発生時の動作について、図８のフローチャートを用いて説明する。ここで、ＣＰＵ１１がＣＰＵインタフェース部１４１に送信するアドレスは、０ｘ０１２３４５６７である。
【００６７】
実施例２のステップＳ３０１の動作は、上記説明した実施例１のステップＳ２０１の動作と同じであるため、割愛する。
【００６８】
メモリ制御部１４ａのアクセス制御部１４３ａは、ＣＰＵインタフェース部１４１からアドレス（０ｘ０１２３４５６７）を受けると、メモリ領域データ記憶部１４２で保持するメモリ領域データを参照し、ＲＡＭスタートアドレス＝０ｘ００００００００、ＲＯＭスタートアドレス＝０ｘ７０００００００、コピーデータサイズ＝０ｘ１０００００００から、このアドレス（０ｘ０１２３４５６７）がＲＡＭ１２で保持するコピー先ＲＡＭの領域のデータのアドレスであると判定し（ステップＳ３０２）、ＲＡＭインタフェース部１４４と、ＲＯＭインタフェース部１４５ａとに競合状況通知を指示する（ステップＳ３０３）。
【００６９】
実施例２のステップＳ３０４〜Ｓ３０６の動作は、上記説明した実施例１のステップＳ２０４〜２０６の動作と同じであるため、割愛する。
【００７０】
アクセス制御部１４３ａは、図７に示す論理式に基づいて、ＲＡＭインタフェース部１４４から競合状況信号＝０を受けると、ＲＡＭ１２で保持するデータへのアクセスが競合していないと判定し、ＲＯＭインタフェース部１４５ａからのＲＯＭ競合状況信号が０及び１のいずれであろうと、ＲＡＭインタフェース部１４４に、ＣＰＵインタフェース部１４１から受けたアドレス（０ｘ０１２３４５６７）を送信する（ステップＳ３０７）。
【００７１】
ＲＡＭインタフェース部１４４は、アドレス（０ｘ０１２３４５６７）を受けると、ＲＡＭ１２で保持するアドレス（０ｘ０１２３４５６７）のデータを読み取り、その読み取ったリードデータをアクセス制御部１４３ａに送信する（ステップＳ３０５）。
【００７２】
一方、アクセス制御部１４３ａは、競合状況信号＝１を受けると、ＲＡＭ１２で保持するデータへのアクセスが競合していると判定し、ＲＯＭインタフェース部１４５ａから受けたＲＯＭ競合状況信号が０であり、ＲＯＭ１３で保持するデータへのアクセスが競合していないと判定すると（ステップＳ３０８）、メモリ領域データ記憶部１４２で保持するメモリ領域データを参照して、アドレスオフセット＝受信したアドレス（０ｘ０１２３４５６７）−ＲＡＭスタートアドレス（０ｘ００００００００）＝０ｘ０１２３４５６７を算出し、ＲＯＭ１３で保持するＲＯＭコピー元領域のアドレスを示す置換アドレス＝ＲＯＭスタートアドレス（０ｘ７０００００００）＋アドレスオフセット（０ｘ０１２３４５６７）＝０ｘ７１２３４５６７を算出する（ステップＳ３０９）。
【００７３】
そして、アクセス制御部１４３ａは、置換アドレス（０ｘ７１２３４５６７）を算出すると、この置換アドレス（０ｘ７１２３４５６７）をＲＯＭインタフェース部１４５ａに送信する（ステップＳ３１０）。
【００７４】
ＲＯＭインタフェース部１４５ａは、置換アドレス（０ｘ７１２３４５６７）を受けると、ＲＯＭ１３で保持する置換アドレス（０ｘ７１２３４５６７）のデータを読み取り、その読み取ったリードデータをアクセス制御部１４３ａに送信する（ステップＳ３０５）。
【００７５】
また、アクセス制御部１４３ａは、上記論理式に基づいて、ＲＡＭインタフェース部１４４から競合状況信号＝１を受け、ＲＯＭインタフェース部１４５ａからＲＯＭ競合状況信号＝１を受けると、両記憶部へのアクセスが競合していると判定し、よって、高速にアクセス可能なＲＡＭ１２にアクセスするために、ＲＡＭインタフェース部１４４にＣＰＵインタフェース部１４１から受けたアドレス（０ｘ０１２３４５６７）を送信する（ステップＳ３１０）。
【００７６】
ＲＡＭインタフェース部１４４は、アドレス（０ｘ０１２３４５６７）を受けると、ＲＡＭ１２で保持するアドレス（０ｘ０１２３４５６７）のデータを読み取り、その読み取ったリードデータをアクセス制御部１４３ａに送信する（ステップＳ３０５）。
【００７７】
実施例２のステップＳ３１１の動作は、上記説明した実施例１のステップＳ２１０の動作と同じであるため、割愛する。
【００７８】
＜実施例２の効果＞
本実施例２の情報処理装置１０ａでは、ＲＡＭ１２で保持するコピー先ＲＡＭの領域のアドレスを受けると、アクセス制御部１４３ａがＲＡＭインタフェース部１４４からの競合状況信号に基づいて、ＲＡＭ１２で保持するデータへのアクセスの競合状況を判定し、ＲＯＭインタフェース部１４５ａからのＲＯＭ競合状況信号に基づいて、ＲＯＭ１３で保持するデータへのアクセスの競合状況を判定するので、両記憶部へのアクセスの競合状況に基づいて、ＲＡＭ１２又はＲＯＭ１３のいずれかにアクセスするので、実施例１の情報処理装置１０と比べ、より処理速度を向上することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明に係る実施例１の情報処理装置の構成を示す図である。
【図２】メモリ領域データの一例を示す図である。
【図３】アドレスマッピングの一例を示す図である。
【図４】本発明に係る実施例１の情報処理装置の起動時の動作のフローチャートである。
【図５】本発明に係る実施例１の情報処理装置のアクセス発生時の動作のフローチャートである。
【図６】本発明に係る実施例２の情報処理装置の構成を示す図である。
【図７】本発明に係る実施例２の論理式を示す図である。
【図８】本発明に係る実施例２の情報処理装置のアクセス発生時の動作のフローチャートである。
【符号の説明】
【００８０】
１０    情報処理装置
１１    ＣＰＵ
１２    ＲＡＭ
１３    ＲＯＭ
１４    メモリ制御部
１４１  ＣＰＵインタフェース部
１４２  メモリ領域データ記憶部
１４３  アクセス制御部
１４４  ＲＡＭインタフェース部
１４５  ＲＯＭインタフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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