(57)【要約】【課題】Ｉ２Ｃバスの双方向レベルシフト回路をソース・ゲート／ソース・ドレイン間の耐圧が低いＭＯＳトランジスタを用いた構成とする。【解決手段】第１の電圧レベルで動作するＩ２Ｃバスと第２の電圧レベルで動作するＩ２Ｃバスの間に、複数のトランジスタを挿入し、少なくとも１つのトランジスタの主制御電極を第１の電源端子に接続し、少なくとも１つのトランジスタの主制御電極を第１の電圧レベルと第２の電圧レベルの中間レベルとなるように接続することで、Ｉ２Ｃバスの双方向レベルシフト回路のトランジスタに対する耐圧要求を低減する。【選択図】図１
2008227589.tif 000002
【特許請求の範囲】
【請求項１】
複数の機器間で送信および受信を双方向に通信することが可能なバスシステムに使用される双方向レベルシフト回路において、
第１の電圧レベルを使用して双方向に通信するための第１の信号線と、前記第１の電圧レベルより高電圧の第２の電圧レベルを使用して双方向に通信するための第２の信号線との間に接続された半導体装置を有し、
前記半導体装置は、前記第１の信号線と前記第２の信号線との間に接続された複数のＯＮ／ＯＦＦ制御用トランジスタを備え、前記複数のＯＮ／ＯＦＦ制御用トランジスタの少なくとも１つはその制御端子が前記第１の電圧レベルを入力する第１の電源端子に接続されるとともに、それ以外の前記複数のＯＮ／ＯＦＦ制御用トランジスタの少なくとも１つはその制御端子が前記第１の電圧レベルと前記第２の電圧レベルとの中間の電圧レベルに接続されたことを特徴とする双方向レベルシフト回路。
【請求項２】
前記ＯＮ／ＯＦＦ制御用トランジスタの制御端子が、電界効果トランジスタのゲート端子またはバイポーラ接合トランジスタのベース端子である請求項１に記載の双方向レベルシフト回路。
【請求項３】
前記半導体装置は、更に、前記第１の電圧レベルが入力される第１の電源端子と前記第２の電圧レベルが入力される第２の電源端子との間に接続されたバイアス回路を備え、該バイアス回路により前記第１の電圧レベルと前記第２の電圧レベルの中間の電圧レベルを発生することを特徴とする請求項１〜２のいずれか一項に記載の双方向レベルシフト回路。
【請求項４】
前記バイアス回路が、前記第１の電源端子と前記第２の電源端子との間に接続された抵抗分圧回路で構成したことを特徴とする請求項３に記載の双方向レベルシフト回路。
【請求項５】
前記バイアス回路は、前記第１の電源端子および前記第２の電源端子にそれぞれ電源電圧が印加されているときに、前記第１の電圧レベルと前記第２の電圧レベルの中間の電圧レベルを前記第１の電圧レベルに切替えるスイッチ回路を備えたことを特徴とする請求項３または４に記載の双方向レベルシフト回路。
【請求項６】
前記スイッチ回路が、前記抵抗分圧回路の抵抗分圧を切り替えるための、スイッチングトランジスタで構成されたことを特徴とする請求項５に記載の双方向レベルシフト回路。
【請求項７】
前記スイッチ回路を構成する前記スイッチングトランジスタの制御端子が前記第１の電源端子に接続され、前記第１の電源端子に入力される第１の電圧レベルに基づいて前記スイッチ回路の切替え動作を制御することを特徴とする請求項６に記載の双方向レベルシフト回路。
【請求項８】
前記ＯＮ／ＯＦＦ制御用トランジスタは前記第１の信号線と前記第２の信号線の間に接続された電界効果トランジスタであり、該電界効果トランジスタは、Ｐ型基板上にＮ型拡散層を形成し、前記Ｎ型拡散層の中にＰウェル拡散層を形成し、前記Ｐウェル拡散層上に形成されたトリプルウェル構造のＮチャンネルＭＯＳトランジスタであることを特徴とする請求項２〜７のいずれか一項に記載の双方向レベルシフト回路。
【請求項９】
前記ＯＮ／ＯＦＦ制御用トランジスタは前記第１の信号線と前記第２の信号線の間に接続されたバイポーラ接合トランジスタであり、該バイポーラ接合トランジスタは、Ｐ型基板またはＰ型拡散層上に形成したＮ型拡散層をコレクタとするＮＰＮトランジスタであることを特徴とする請求項２〜７のいずれか一項に記載の双方向レベルシフト回路。
【請求項１０】
複数の機器間で送信および受信を双方向に通信することが可能なバスシステムにおいて、請求項１〜９に記載の双方向レベルシフト回路を使用したバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の機器間で送信および受信を双方向に通信することが可能な双方向バスシステムに関し、特に、Ｉ２Ｃバスのような双方向バスシステムに使用される双方向レベルシフト回路に関するものである。
【背景技術】
【０００２】
フィリップス社が策定したＩ２Ｃバスは、様々なＬＳＩ（大規模集積回路）を制御するシステムに使用されている。近年、デジタルテレビやＤＶＤ（デジタル多用途ディスク）機器の間を、高速のデジタルベースバンド通信で接続するＨＤＭＩ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）インターフェース規格（非特許文献１）が策定された。ＨＤＭＩインターフェース規格では、ディスプレイ情報を送信側と受信側でやり取りする信号線であるＤＤＣ（ＤｉｓｐｌａｙＤａｔａ  Ｃｈａｎｎｅｌ）には電源電圧５ＶのＩ２Ｃバスが採用され、高速の画像および音声デジタルデータが通信されるＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ  Ｍｉｎｉｍｉｚｅｄ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）信号線には電源電圧３．３Ｖの差動電流モードの信号線を使用する。
【０００３】
従って、ＨＤＭＩインターフェースを搭載する機器では、３．３Ｖ電源のＬＳＩと５Ｖ電源のＬＳＩが混載するシステムとなることが多く、制御マイコン等が出力する３．３ＶのＤＤＣ信号をＨＤＭＩ規格の５Ｖ用のＤＤＣ信号へ変換する双方向レベルシフト回路が必要となる場合が多い。そこで、フィリップ社が策定したＩ２Ｃバス仕様書バージョン２．１（非特許文献２）や特公表２００４−５０６９７９（特許文献１）に記載されているＩ２Ｃのレベルシフト回路を使用することで、３．３Ｖ系のＩ２Ｃバスと５Ｖ系のＩ２Ｃバスを接続することを可能としている。
【０００４】
ここでは、非特許文献２に記載されている双方向レベルシフト回路について、図６を参照してその動作を説明する。図６の双方向レベルシフト回路では、３．３Ｖの電源電圧ＶDD１で動作するＩ２Ｃバス６１１（シリアルデータラインＳＤＡ１とシリアルクロックラインＳＣＬ１より成る）が、半導体装置６９内に含まれる一対のＮ型ＭＯＳトランジスタ６８を経由して、５Ｖの電源電圧ＶDD２で動作するＩ２Ｃバス６１２（シリアルデータラインＳＤＡ２とシリアルクロックラインＳＣＬ２より成る）に接続され、該一対のＮ型ＭＯＳトランジスタ６８の各ゲート端子は前記３．３Ｖ電源ＶDD１に接続されている。また、３．３Ｖ側のＩ２Ｃバス信号線６１１および５Ｖ側のＩ２Ｃバス信号線６１２は、それぞれプルアップ抵抗Ｒｐ１およびＲｐ２を介して３．３Ｖ電源ＶDD１および５Ｖ電源ＶDD２に接続されている。
【０００５】
そこでまず、３．３Ｖ側のＩ２Ｃバス６１１から５Ｖ側のＩ２Ｃバス６１２へ通信する場合についてその動作を説明する。３．３Ｖ側の信号がＨ（ハイ）レベルのロジック値である３．３Ｖにある場合、各Ｎ型ＭＯＳトランジスタ６８のゲート−ソース間電圧ＶＧＳはスレシュホールド電圧未満になりＮ型ＭＯＳトランジスタ６８はＯＦＦ状態になる。従って、５Ｖ側の信号はプルアップ抵抗Ｒｐ２によりＨレベルのロジック値の５Ｖになる。逆に、３．３Ｖ側の信号がＬ（ロー）レベルのロジック値である０Ｖになる場合には、Ｎ型ＭＯＳトランジスタ６８のゲート−ソース間電圧ＶＧＳにはスレッシュホールド電圧以上の電圧が印加され、Ｎ型ＭＯＳトランジスタ６８はＯＮ状態になる。従って、５Ｖ側をＬレベルに引き下げることが可能である。
【０００６】
次に、５Ｖ側のＩ２Ｃバス６１２から３．３Ｖ側のＩ２Ｃバス６１１へ通信する場合についてその動作を説明する。５Ｖ側の信号がＨレベルのロジック値である５Ｖである場合、各Ｎ型ＭＯＳトランジスタ６８のゲート−ソース間電圧ＶＧＳはスレシュホールド電圧未満になりＮ型ＭＯＳトランジスタ６８はＯＦＦ状態になる。従って、３．３Ｖ側の信号はプルアップ抵抗Ｒｐ１によりＨレベルのロジック値の３．３Ｖになる。逆に、５Ｖ側の信号がＬレベルのロジック値である０Ｖになる場合には、Ｎ型ＭＯＳトランジスタ６８のゲート−ソース間電圧ＶＧＳにはスレッシュホールド電圧以上の電圧が印加されトランジスタがＯＮ状態になる。従って、３．３Ｖ側をＬレベルに引き下げることが可能である。
【０００７】
このように、図６に示す非特許文献２に記載されている双方向レベルシフト回路は、３．３Ｖ側のＩ２Ｃバスと電源電圧の異なる５Ｖ側のＩ２Ｃバスをワイヤードアンド（wired AND）で接続し、その間での双方向通信を可能にしている。また、この回路構成の優れた点としては、３．３Ｖ側の電源ＶDD１と５Ｖ側の電源ＶDD２が同時に印加される状態では、各Ｎ型ＭＯＳトランジスタ６８のゲート−ソース間ＶＧＳおよびゲートドレイン間ＶＧＤに２つの電源電圧の差の電圧未満の電圧しか印加されないという特徴を持っている。従って、使用するＮ型ＭＯＳトランジスタ６８のゲート−ソース間およびゲート−ドレイン間耐圧を低くすることが可能であり、３．３Ｖと５Ｖ間のレベルシフト回路であっても３．３Ｖのゲート−ソース間およびゲートドレイン間耐圧をもったＮ型ＭＯＳトランジスタで構成することが可能となっている。
【０００８】
【特許文献１】特公表２００４−５０６９７９
【非特許文献１】ＨＤＭＩバージョン１．３規格書
【非特許文献２】Ｉ２Ｃバス仕様書バージョン２．１
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図６に示すような非特許文献２に記載の従来の双方向レベルシフト回路では、３．３Ｖ側の電源ＶDD１が０Ｖにパワーダウンされた際に５Ｖ側の電源が印加され続けた状態では、Ｎ型ＭＯＳトランジスタ６８のゲート−ドレイン間に５ＶのＶＧＤが印加されてしまうという問題があった。従って、図６の従来の双方向レベルシフト回路においては、５Ｖ側の電源が印加された状態で３．３Ｖ側の電源が０Ｖにパワーダウンするような使用形態では、ゲート−ソース間およびゲート−ドレイン間の耐圧が５Ｖ以上のゲート酸化膜圧のＮ型ＭＯＳトランジスタを使用する必要がある。
【００１０】
一方、ＨＤＭＩのＴＭＤＳ信号のようなＧＨｚオーダの高速動作をさせるプロセスは、ゲート長が１１０〜１３０ｎｍ未満の非常に微細なＣＭＯＳ、あるいははＳｉＧｅ−ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などを用いた高周波Ｂｉ−ＣＭＯＳであり、３．３Ｖ電源を用いる超高速なＴＭＤＳ信号と５Ｖ電源を用いるＤＤＣ信号間のレベルシフト回路を１つの半導体装置内に内蔵することは非常に難しくなるといった課題があった。
【００１１】
前記課題に鑑み、本発明は、３．３Ｖの低電圧側Ｉ２Ｃバスと５Ｖの高電圧側Ｉ２Ｃバス間に接続されるＯＮ／ＯＦＦ制御用トランジスタとして、ゲート・ソース間およびゲート・ドレイン間の耐圧が３．３Ｖのゲート酸化膜圧のＮ型ＭＯＳトランジスタ、あるいは３．３Ｖの耐圧をもったバイポーラ接合トランジスタを使用し、３．３Ｖ側の電源が０Ｖにパワーダウンされた際に５Ｖ側の電源が印加され続けた状態であっても、問題の無いＩ２Ｃバス用の双方向レベルシフト回路を提供するとともに、３．３Ｖ電源を用いる超高速なＴＭＤＳ信号と５Ｖ電源を用いるＤＤＣ信号間の双方向レベルシフト回路を１つの半導体装置内に内蔵することを可能にすることを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る双方向レベルシフト回路は、複数の機器間で送信および受信を双方向に通信することが可能なバスシステムに使用され、第１の電圧レベルを使用して双方向に通信するための第１の信号線と、第１の電圧レベルより高電圧の第２の電圧レベルを使用して双方向に通信するための第２の信号線との間に接続された半導体装置を有し、半導体装置は、第１の信号線と第２の信号線との間に接続された複数のＯＮ／ＯＦＦ制御用トランジスタを備える。前記複数のＯＮ／ＯＦＦ制御用トランジスタの少なくとも１つは、その制御端子が、前記第１の電圧レベルを入力する第１の電源端子に接続されるとともに、それ以外の前記複数のＯＮ／ＯＦＦ制御用トランジスタの少なくとも１つは、その制御端子が、前記第１の電圧レベルと前記第２の電圧レベルとの中間の電圧レベルに接続されたことを特徴とする。
【００１３】
上記態様において、好ましくは、ＯＮ／ＯＦＦ制御用トランジスタの制御端子は、電界効果トランジスタのゲート端子またはバイポーラ接合トランジスタのベース端子としてもよい。
【発明の効果】
【００１４】
本発明による、双方向レベルシフト回路では、第１の電圧レベルと第２の電圧レベルに電圧が印加された状態、例えば第１の電圧レベルを３．３Ｖとし第２の電圧レベルに５Ｖを印加した状態では、図６の従来のレベルシフト回路と同様の動作をする。一方、第１の電圧レベルがパワーダウンになり、第１の電圧レベルが０Ｖとなり第２の電圧レベルに５Ｖになった場合でも、第２の電圧レベルに接続された電界効果トランジスタのゲート端子またはバイポーラ接合トランジスタのベース端子が、第１の電圧レベルと第２の電圧レベルの中間の電圧になるよう接続されたことで、前記の第２の電圧レベルに接続された電界効果トランジスタのゲート端子のゲート−ドレイン間またはバイポーラ接合トランジスタのベース−コレクタ間には、第２の電圧レベルより低い電圧しか印加されないように構成され、使用する電界効果トランジスタまたはバイポーラ接合トランジスタは、耐圧の低いトランジスタを使用することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面を参照して本発明の実施の形態について説明する。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略するものとする。以下、図１乃至図５を用いて本発明の実施の形態について説明する。
【００１６】
（実施の形態１）
図１は本発明の実施の形態１に係る双方向バスシステムに使用される双方向レベルシフト回路の回路構成を示す図である。図１に示すように本発明の実施形態１に係る双方向レベルシフト回路は、ＶDD１＝３．３Ｖの第１の電圧レベルの電源を使用して双方向に通信する第１の信号線対１１ａ，１１ｂと、ＶDD２＝５Ｖの第２の電圧レベルの電源を使用して双方向に通信する第２の信号線対１２ａ，１２ｂとの間に接続されたＯＮ／ＯＦＦ制御用トランジスタを含む半導体装置１０を備え、第１の信号線対１１ａ，１１ｂ側に接続された機器１３と第２の信号線対１２ａ，１２ｂ側に接続された機器１４との間で送信および受信を双方向に通信することを可能にしている。
【００１７】
ここで、参照番号２は第１の電圧レベルで動作する第１の信号端子であり、３は第２の電源端子であり、４は第２の電圧レベルで動作する第２の信号端子である。また、第１の信号線対１１ａ，１１ｂはそれぞれシリアルデータラインＳＤＡ１及びシリアルクロックラインＳＣＬ１であり、第２の信号線対１２ａ，１２ｂはそれぞれシリアルデータラインＳＤＡ２及びシリアルクロックラインＳＣＬ２である。
【００１８】
双方向レベルシフト回路を構成する半導体装置１０の回路構成は、第１の信号線対１１ａ，１１ｂと第２の信号線対１２ａ，１２ｂとの間に接続された前記ＯＮ／ＯＦＦ制御用トランジスタとして、第１の組のＮ型ＭＯＳトランジスタ８ａ，８ｂおよび第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂを備える。更に、半導体装置は、第１の電圧レベルが入力される第１の電源端子と第２の電圧レベルが入力される第２の電源端子との間に接続されたバイアス回路を備え、該バイアス回路により第１の電圧レベルと第２の電圧レベルの中間の電圧レベルを発生させることを特徴とする。好ましくは、バイアス回路は、第１の電源端子と第２の電源端子との間に接続された抵抗分圧回路で構成される。具体的には、抵抗分圧回路７は、第１の電圧レベルＶDD１が供給される第１の電源端子１と第２の電圧レベルＶDD２が供給される第２の電源端子３との間に直列に接続された第１及び第２の分圧抵抗５と６より構成されている。
【００１９】
上記第１の組のＮ型ＭＯＳトランジスタ８ａ，８ｂの各ゲート端子Ｇは第１の電圧レベルＶDD１が供給される第１の電源端子１に接続され、ゲート電圧をＶＧ１＝ＶDD１とし、第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート端子Ｇは上記抵抗分圧回路７の抵抗５と６の中間点（Ｍ１，Ｍ２）に接続されて第１及び第２の電圧レベルＶDD１とＶDD２の、例えば、抵抗分圧を１／２とした中間電圧レベル、即ち、ゲート電圧をＶＧ２＝（ＶDD１＋ＶDD２）／２としている。これにより、例えば第１の電圧レベルが３．３Ｖ、第２の電圧レベルが５Ｖの場合には、第１の組のＮ型ＭＯＳトランジスタ８ａ，８ｂのゲート端子には３．３Ｖが印加され、第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂのゲート端子には、抵抗５と６の中間点に対応する３．３Ｖと５Ｖの中間の電圧である４．１５Ｖが印加される。この場合は、第２の信号線対１２ａ，１２ｂが０Ｖになった時に第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート−ドレイン間に印加されるＶＧＤ＝４．１５Ｖが、第１の組のＮ型ＭＯＳトランジスタ８ａ，８ｂおよび第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂに印加される最大電圧となる。
【００２０】
一方、例えば第１の電圧レベルＶDD１が０Ｖにパワーダウンし、第２の電圧レベルＶDD２が５Ｖの場合には、第１の組のＮ型ＭＯＳトランジスタ８ａ，８ｂのゲート端子には０Ｖ、第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂのゲート端子には０Ｖと５Ｖの中間の電圧である２．５Ｖが印加される。この場合では、第２の信号線対１２ａ，１２ｂが０Ｖになったときには、第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート−ドレイン間にはＶＧＤ＝２．５Ｖが印加され、第２の信号線対１２ａ，１２ｂが５Ｖになった場合には第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート−ドレイン間にはＶＧＤ＝−２．５Ｖが印加されることになる。
【００２１】
従って、図１に示す本発明の実施形態１によると、第１の電圧レベルを３．３Ｖ、第２の電圧レベルが５Ｖとした場合に要求される、第１および第２の組の各Ｎ型ＭＯＳトランジスタのゲート−ドレイン間およびゲート−ソース間の耐圧は４．１５Ｖにすることで充分となる。なお、ここでは説明を簡単にするために抵抗分圧を１／２としたが、抵抗分圧比を変えることで、該ゲート端子、即ち、ゲート−ドレイン間およびゲート−ソース間に印加される電圧を下げることが可能である。
【００２２】
（実施の形態２）
次に、本発明の実施形態２に係る双方向レベルシフト回路について、図２を参照しながら説明する。図２は本発明の実施の形態２に係る双方向バスシステムに使用される双方向レベルシフト回路の回路構成を示す図である。図２に示す実施形態２に係る双方向レベルシフト回路では、図１に示す実施形態１の構成において、抵抗分圧回路７の第１の抵抗５と並列に接続されたスイッチ回路１５を追加したことを特徴とする。
【００２３】
前記スイッチ回路１５は、第１の電源端子１および第２の電源端子３にそれぞれ第１の電圧レベルＶDD１および第２の電圧レベルＶDD２が印加されているときには、スイッチ１５を閉じ状態とすることで第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート端子に印加するゲート電圧ＶＧ２が第１の電圧レベルＶDD１と等しくなるように制御し、第１の電圧レベルＶDD１が０Ｖとなった場合には該スイッチ１５を開状態とするようにスイッチ動作される。これにより、第１の電圧レベルＶDD１が０Ｖとなった場合には、第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート端子に印加するゲート電圧ＶＧ２が第１の電圧レベルＶDD１と第２の電圧レベルＶDD２の中間の電圧レベルに切替えるように構成している。
【００２４】
これにより、例えば第１の電圧レベルＶDD１が３．３Ｖ、第２の電圧レベルが５Ｖの場合には、スイッチ回路１５が閉じているため、第１の組のＮ型ＭＯＳトランジスタ８ａ，８ｂおよび第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート端子には共にＶDD１＝３．３Ｖのゲート電圧が印加される。この場合には、第２の信号線対１２ａ，１２ｂが０Ｖになった時は第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート−ドレイン間に印加されるゲート−ドレイン間電圧電圧ＶＧＤ＝３．３Ｖが、第１の組のＮ型ＭＯＳトランジスタ８ａ，８ｂおよび第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂに印加される最大電圧となる。
【００２５】
一方、例えば第１の電圧レベルＶDD１が０Ｖにパワーダウンし、第２の電圧レベルＶDD２が５Ｖの場合には、スイッチ回路１５が開状態となり第１の組のＮ型ＭＯＳトランジスタ８ａ，８ｂの各ゲート端子にはＶＧ１＝０Ｖのゲート電圧、第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート端子には抵抗分圧により０Ｖと５Ｖの中間の電圧であるＶＧ２＝２．５Ｖのゲート電圧が印加される。この場合は、第２の信号線対１２ａ，１２ｂが０Ｖになったときには、第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート−ドレイン間にはＶＧＤ＝２．５Ｖが印加され、第２の信号線対１２ａ，１２ｂが５Ｖになったときには、第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂの各ゲート−ドレイン間にはＶＧＤ＝−２．５Ｖが印加されることになる。
【００２６】
従って、図２に示す本発明の実施形態２によると、第１の電圧レベルを３．３Ｖ、第２の電圧レベルを５Ｖとした場合に要求される、第１および第２の組の各Ｎ型ＭＯＳトランジスタのゲート−ドレイン間およびゲート−ソース間の耐圧は３．３Ｖにすることで充分な耐圧となり、図１に示す実施形態１より更にトランジスタの耐圧を下げることが可能になる。
【００２７】
（実施の形態３）
次に、本発明の実施形態３に係る双方向レベルシフト回路について、図３を参照しながら説明する。図３は本発明の実施の形態３に係る双方向バスシステムに使用される双方向レベルシフト回路の回路構成を示す図である。図３に示す実施形態３に係る双方向レベルシフト回路では、図２に示すスイッチ回路１５の具体的な回路構成を示すものである。図３に示すスイッチ回路は、Ｎ型ＭＯＳトランジスタ１６およびＰ型ＭＯＳトランジスタ１７を備えた構成である。Ｐ型ＭＯＳトランジスタ１７は第１及び第２の抵抗５と６で構成される分圧回路７の中点（Ｍ１，Ｍ２）と第１の電源端子１との間に抵抗５と並列に接続されており、そのゲート端子はＮ型ＭＯＳトランジスタ１６のドレインに接続されるとともに、抵抗１８を介して分圧回路７の中点（Ｍ１，Ｍ２）にも接続されている。また、Ｎ型ＭＯＳトランジスタ１６のゲート端子は第１の電源端子１に接続されるとともに、ソース端子は接地（ＧＮＤ）電位に接続されている。
【００２８】
上記構成の動作について説明すると、第１の電源端子１に電圧３．３Ｖが印加された場合には、Ｎ型ＭＯＳトランジスタ１６はＯＮ状態になるため、Ｐ型ＭＯＳトランジスタ１７のゲート電圧は接地（ＧＮＤ）電位となり、Ｐ型ＭＯＳトランジスタ１７のゲート−ソース間電圧ＶＧＳにはスレッシュホールド電圧以上の電圧が印加され、Ｐ型ＭＯＳトランジスタ１７はＯＮ状態になる。一方、第１の電源端子が０Ｖになった場合には、Ｎ型ＭＯＳトランジスタ１６はＯＦＦ状態になるためＰ型ＭＯＳトランジスタ１７をＯＦＦ状態にする。これにより、前述の図２に示す実施形態２で追加したスイッチ回路１５が、第１の電源端子の電圧レベルに従ってスイッチ動作する具体的な構成を実現することができる。
【００２９】
なお、図３に示す回路構成において第１の電圧レベルＶDD１を３．３Ｖとし、第２の電圧レベルＶDD２を５Ｖとした場合には、スイッチ回路（１５）を構成するＮ型ＭＯＳトランジスタ１６およびＰ型ＭＯＳトランジスタ１７のゲート−ソース間あるいはゲート−ドレイン間に３．３Ｖ以上の電圧は印加されない。従って、３．３Ｖの耐圧をもつＭＯＳ型トランジスタを用いて、３．３Ｖ電源が０Ｖにパワーダウンしても第２の電圧レベルの動作を妨げない双方向レベルシフト回路を実現することが可能である。
【００３０】
次に、前述の実施の形態１〜３において、第１及び第２の組の各Ｎ型ＭＯＳトランジスタがトリプルウェル構造を有することについて、図４を参照して説明する。図４は各Ｎ型ＭＯＳトランジスタのトリプルウェル構造を示す断面図である。即ち、前記ＯＮ／ＯＦＦ制御用トランジスタは第１の信号線と第２の信号線の間に接続された電界効果トランジスタであり、該電界効果トランジスタは、Ｐ型基板上１０１にＮ型拡散層１０２を形成し、Ｎ型拡散層の中にＰウェル拡散層１０３を形成し、Ｐウェル拡散層上に形成されたトリプルウェル構造のＮチャンネルＭＯＳトランジスタである。
【００３１】
具体的には、図１〜図３において、ＯＮ／ＯＦＦ制御用トランジスタとして搭載された第１の組のＮ型ＭＯＳトランジスタ８ａ，８ｂおよび第２の組のＮ型ＭＯＳトランジスタ９ａ，９ｂは、各々のバックゲートが各ソース端子に電気的に接続された構成とする必要がある。従って、Ｐ型基板の半導体装置においては、図４に示すように、Ｎ型ＭＯＳトランジスタのＰウェル層１０３とＰ型基板１０１との間にディープ（Ｎ型）ウェル層１０２を設けることにより、Ｐウエル層１０３がＰ型基板１０１から分離した。上記構成では、Ｐウエル層１０３内において、ゲート電極の一部とドレイン電極の直下に第１のＮ型格差層１０４と、ゲート電極の一部とソース電極の直下に第２のＮ型拡散層１０５と、バックゲート電極の直下にＰ型拡散層１０６を埋設している。また、トリプルウェル電極直下のディープ（Ｎ型）ウェル層１０２内に第３のＮ型拡散層１０７を埋設したトリプルウェル構造のＮ型ＭＯＳトランジスタとしている。
【００３２】
なお、本実施の形態１〜３では、第１及び第２の組の各ＯＮ／ＯＦＦ制御用トランジスタとしてＭＯＳ型トランジスタを用いた回路を例示して説明したが、本発明はこれに限定されるものではなく、例えば図５に示すようなバイポーラ接合トランジスタ（ＢＪＴ）であっても同様に動作する双方向レベルシフト回路を構成することができる。このようなイポーラ接合トランジスタの断面構造としては、Ｐ型基板またはＰ型拡散層５０１上のディープ（Ｎ型）ウェル層５０２内に形成したＮ型拡散層５０４をコレクタとし、Ｐウエル層５０３内に形成したＰ型拡散層５０５をベース、Ｎ型拡散層５０６をエミッタとするＮＰＮトランジスタとして構成されるものである。
【産業上の利用可能性】
【００３３】
以上説明したように、本発明は、３Ｖから５Ｖの電源電圧レベルに変換するＩ２Ｃバスの双方向レベルシフト回路、特にＨＤＭＩインターフェース規格では、ディスプレイ情報を送信側と受信側で双方向に通信する信号線であるＤＤＣ（ＤｉｓｐｌａｙＤａｔａ  Ｃｈａｎｎｅｌ）のように、高速のインターフェースを有する半導体装置に、５ＶレベルのＩ２Ｃバス双方向レベルシフト回路を搭載する際に有用である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１に係る双方向レベルシフト回路の回路構成を示す図である。
【図２】本発明の実施の形態２に係る双方向レベルシフト回路の回路構成を示す図である。
【図３】本発明の実施の形態３に係る双方向レベルシフト回路の回路構成を示す図である。
【図４】トリプルウエル構造を有するＮＭＯＳトランジスタの断面図である。
【図５】トリプルウエル構造を有するＮＰＮトランジスタの断面図である。
【図６】従来の双方向レベルシフト回路の回路構成を示す図である。
【符号の説明】
【００３５】
１    第１の電源端子
２    第１の電圧レベルで動作する第１の信号端子
３    第２の電源端子
４    第２の電圧レベルで動作する第２の信号端子
５，６，１８    抵抗
７    抵抗分圧回路
８ａ，８ｂ，９ａ，９ｂ    Ｎ型ＭＯＳトランジスタ
１０    半導体装置
１１ａ，１１ｂ    第１の信号線
１２ａ，１２ｂ    第２の信号線
１５    スイッチ回路
１６    Ｎ型ＭＯＳトランジスタ
１７    Ｐ型ＭＯＳトランジスタ
【図１】
2008227589.tif 000003
【図２】
2008227589.tif 000004
【図３】
2008227589.tif 000005
【図４】
2008227589.tif 000006
【図５】
2008227589.tif 000007
【図６】
2008227589.tif 000008