(57)【要約】【課題】半導体素子に用いる３層構造のゲート絶縁層の絶縁性を確保すると共に、半導体素子の特性を安定させる手段を提供する。【解決手段】半導体素子の製造方法が、第１のシリコン基板と第２のシリコン基板を準備する工程と、第１のシリコン基板上に窒化シリコンからなる窒化膜を形成する工程と、この窒化膜上にラジカル酸化法により酸化シリコンからなるラジカル酸化膜を形成する工程と、第２のシリコン基板上に熱酸化法により酸化シリコンからなる熱酸化膜を形成する工程と、熱酸化膜上に金属酸化膜を形成する工程と、金属酸化膜上に第１のシリコン基板に形成したラジカル酸化膜を重ね合せて貼り合せる工程と、第１のシリコン基板を除去する工程と、窒化膜を除去する工程と、ラジカル酸化膜上にゲート電極を形成する工程とを備える。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１のシリコン基板と、第２のシリコン基板を準備する工程と、
前記第１のシリコン基板上に、窒化シリコンからなる窒化膜を形成する工程と、
該窒化膜上に、ラジカル酸化法により酸化シリコンからなるラジカル酸化膜を形成する工程と、
前記第２のシリコン基板上に、熱酸化法により酸化シリコンからなる熱酸化膜を形成する工程と、
該熱酸化膜上に、金属酸化膜を形成する工程と、
該金属酸化膜上に、前記第１のシリコン基板に形成した前記ラジカル酸化膜を重ね合せて貼り合せる工程と、
前記第１のシリコン基板を除去する工程と、
前記窒化膜を除去する工程と、
前記ラジカル酸化膜上に、ゲート電極を形成する工程と、を備えることを特徴とする半導体素子の製造方法。
【請求項２】
前記第１のシリコン基板を除去する工程は、ＣＭＰ法により行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ゲート電極は、ポリシリコンからなることを特徴とする請求項１または請求項２のいずれかに記載の半導体素子の製造方法。
【請求項４】
前記貼り合わせる工程は、
前記第１のシリコン基板上に形成された前記ラジカル酸化膜上に、親水化処理を行うことにより水酸基を形成する工程と、
前記第２のシリコン基板上に形成された前記金属酸化膜上に、スライトエッチングを行うことにより水酸基を形成する工程と、
前記水酸基が形成された前記金属酸化膜上に、前記水酸基が形成されたラジカル酸化膜を重ね合わせて貼り合わせる工程とを、さらに有することを特徴とする請求項１ないし請求項３いずれか一項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板に形成されるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来の半導体素子の製造方法は、シリコン基板上に１ｎｍ以下の熱酸化膜を形成し、この熱酸化膜上に、気相原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ＣＶＤ）により金属酸化膜を形成してゲート絶縁層を形成し、このゲート絶縁層上にポリシリコンからなるゲート電極を形成してＭＯＳＦＥＴを形成している（例えば、特許文献１参照。）。
このように、金属酸化膜上にゲート電極を直接形成すると、金属酸化物とこれに接触するゲート電極のポリシリコンが反応して、ゲート電極の接触面が僅かに空乏化し、ＭＯＳＦＥＴの電流駆動力が低下、つまり動作電圧が上昇してＭＯＳＦＥＴの特性が低下しやすくなるという問題が生ずる。
【０００３】
このため、シリコン基板上に気相原子層堆積法により、５ｎｍ未満の酸化シリコン（ＳｉＯ２）からなるバリア酸化膜として機能する第１の挿入層を形成し、この第１の挿入層上に気相原子層堆積法により、５ｎｍ未満のｈｉｇｈ−ｋ誘電体材料からなる金属酸化膜を形成し、この金属酸化膜上に気相原子層堆積法により、５ｎｍ未満の酸化シリコンからなる第２の挿入層を形成して、第１の挿入層、金属酸化膜、第２の挿入層からなるゲート絶縁層（多層誘電体スタック）を形成し、このゲート絶縁層上にポリシリコンからなるゲート電極を形成してＭＯＳＦＥＴを形成しているものもある（例えば、特許文献２参照。）。
【特許文献１】特開２００２−３４２７９０号公報（主に、第５頁段落００２７−第６頁段落００３８、第６頁段落００４４、第４図）
【特許文献２】特開２００１−２６７５６６号公報（主に、第５頁段落００４３、００４７、００５０、第６頁段落００５５−００５８、第２図、第９図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、ＣＶＤ法により形成されるシリコン酸化膜は、ある程度の膜厚を確保することができれば、その絶縁性が損なわれることはないが、数ｎｍ程度の薄い膜厚で形成した場合には、熱酸化法等により形成したシリコン酸化膜に較べて、結晶の結合状態が損なわれやすくなり、絶縁性が低下しやすくなる。
しかしながら、上述した従来の特許文献２の技術においては、金属酸化膜を挟んでＣＶＤ法により酸化シリコンからなる薄い第１および第２の挿入層を形成してゲート絶縁層を形成しているため、３層構造のゲート絶縁層を形成した場合には、その総合的な絶縁性が低下して、ＭＯＳＦＥＴのゲート絶縁層として用いるため絶縁性を確保することが困難になる場合があり、ＭＯＳＦＥＴの製造バラツキが生じやすく、ＬＳＩ等の半導体集積回路の歩留りが低下するという問題がある。
【０００５】
本発明は、上記の問題点を解決するためになされたもので、半導体素子に用いる３層構造のゲート絶縁層の絶縁性を確保すると共に、半導体素子の特性を安定させる手段を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために、半導体素子の製造方法が、第１のシリコン基板と、第２のシリコン基板を準備する工程と、前記第１のシリコン基板上に、窒化シリコンからなる窒化膜を形成する工程と、該窒化膜上に、ラジカル酸化法により酸化シリコンからなるラジカル酸化膜を形成する工程と、前記第２のシリコン基板上に、熱酸化法により酸化シリコンからなる熱酸化膜を形成する工程と、該熱酸化膜上に、金属酸化膜を形成する工程と、該金属酸化膜上に、前記第１のシリコン基板に形成した前記ラジカル酸化膜を重ね合せて貼り合せる工程と、前記第１のシリコン基板を除去する工程と、前記窒化膜を除去する工程と、前記ラジカル酸化膜上に、ゲート電極を形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００７】
これにより、本発明は、金属酸化膜の表裏の面を、高い絶縁性を有する熱酸化膜、および熱酸化膜と同等の高い絶縁性を有するラジカル酸化膜を介して、第２のシリコン基板と、ポリシリコンからなるゲート電極とにそれぞれ対向させて、金属酸化膜と、第２のシリコン基板およびゲート電極とのそれぞれの接触を防止しながら半導体素子に用いる３層構造のゲート絶縁層の絶縁性を確保することができると共に、半導体ウェハに形成された半導体素子の特性を安定させることができるという効果が得られる。
【発明を実施するための最良の形態】
【０００８】
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。
【実施例】
【０００９】
図１は実施例の貼合せ基板の製造方法を示す説明図、図２、図３は実施例の半導体素子の製造方法を示す説明図である。
図１において、１は貼合せ基板である。
２は貼合せ基板１のシリコン基板（第１のシリコン基板）であり、後述する半導体ウェハ１０と同等の直径で形成された半導体ウェハ１０のシリコン基板１１と同等以下の厚さを有する単結晶シリコンからなる基板である。
【００１０】
３は窒化膜であり、シリコン基板２上にＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法により形成された窒化シリコン（Ｓｉ３Ｎ４）からなる膜厚３０ｎｍ程度の膜であって、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法のよる研磨の際に、ストッパとして機能する。
４はラジカル酸化膜であり、ラジカル酸化法、つまり熱酸化法による熱酸化膜形成時の温度と同等の高温処理により、窒化膜３の表面の窒素を酸素に置換させるラジカル酸化により形成された酸化シリコンからなる膜厚０．２〜５ｎｍの絶縁膜であって、熱酸化膜と同等の結晶の結合状態により同等の絶縁性を有しており、ポリシリコンからなるゲート電極２２と、後述する金属酸化膜１６との接触による反応を防止する機能を有している。
【００１１】
図２、図３において、１０は半導体ウェハであり、半導体ウェハ１０を個片に分割して半導体素子としてのｎＭＯＳ素子やｐＭＯＳ素子等のＭＯＳＦＥＴを複数有する半導体集積回路を複数同時に製造するために用いられる。
１１は半導体ウェハ１０の単結晶シリコンからなるシリコン基板（第２のシリコン基板）であり、半導体素子が形成される素子形成領域１２と、隣り合う素子形成領域１２間を電気的に絶縁分離するための後述する素子分離層１８が形成される素子分離領域１３とが設定されている。
【００１２】
１５は熱酸化膜であり、熱酸化法等によりシリコン基板１１上に形成された膜厚１ｎｍ程度の酸化シリコンからなる絶縁膜であって、シリコン基板１１と金属酸化膜１６との接触による反応を防止する機能を有している。
金属酸化膜１６は、一般的なｈｉｇｈ−ｋ膜形成法により熱酸化膜１５上に、酸化シリコンより高い比誘電率および高い絶縁性を有する酸化ハフニウム（ＨｆＯ２）や、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）等のゲート絶縁膜として一般に用いられるｈｉｇｈ−ｋ誘電体材料からなる膜厚１〜５０ｎｍの絶縁膜である。
【００１３】
この金属酸化膜１６の表裏の面に形成されたラジカル酸化膜４および熱酸化膜１５により、本実施例の３層構造のゲート絶縁層１７が形成される。
素子分離層１８は、シリコン基板１１の素子形成領域１２の周囲に設定された素子分離領域１３を異方性エッチングにより掘り込んで形成された深さ２００〜４００ｎｍの有底の分離溝１９の内面に熱酸化法により形成された酸化シリコンからなるトレンチ酸化膜２０、およびトレンチ酸化膜２０の内部にＨＤＰＣＶＤ（Ｈｉｇｈ  Ｄ）法により埋め込まれた酸化シリコンからなるＨＤＰ酸化膜２１で形成された絶縁層であって、シリコン基板１１の隣合う素子形成領域１２間を電気的に絶縁分離する機能を有している。
【００１４】
２２はゲート電極であり、素子形成領域１２のゲート絶縁層１７上に堆積させた比較的膜厚の厚いポリシリコンをエッチングして形成される。
２５はレジストマスクであり、フォトリソグラフィにより半導体ウェハ１０上にスピンコート法等により塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスク部材であって、本実施例のエッチング処理等におけるマスクとして機能する。
【００１５】
以下に、図１にＰで示す工程に従って、本実施例の貼合せ基板の製造方法について説明する。
本実施例のゲート絶縁層１７の形成においては、貼合せ基板１を形成するためのシリコン基板２、および半導体素子を形成するためのシリコン基板１１の両方を予め準備しておく。
【００１６】
Ｐ１、準備しておいたシリコン基板２上に、ＬＰＣＶＤ法により、窒化シリコンを堆積して膜厚３０ｎｍ程度の窒化膜３を形成する。
Ｐ２、窒化膜３上に、ラジカル酸化法により窒化膜３の上面を酸化させて、酸化シリコンからなるラジカル酸化膜４を形成して本実施例の貼合せ基板１を形成する。
この場合のラジカル酸化膜４の膜厚は、後述する窒化膜３の除去工程（工程ＰＡ８）の後に１ｎｍ程度の膜厚となるように、エッチング液の選択比を考慮して形成する。
【００１７】
以下に、図２、図３にＰＡで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
ＰＡ１（図２）、準備した半導体ウェハ１０のシリコン基板１１に、素子形成領域１２と素子分離領域１３とを設定し、シリコン基板１１上の全面に、熱酸化法により、酸化シリコンからなる膜厚１ｎｍ程度の熱酸化膜１５を形成する。
【００１８】
ＰＡ２（図２）、熱酸化膜１５上に、一般的なｈｉｇｈ−ｋ膜形成法により、ｈｉｇｈ−ｋ誘電体材料からなる膜厚５ｎｍ程度の金属酸化膜１６（図２、図３に網掛けを付して示す。）を形成し、金属酸化膜１６の絶縁性を調整するための熱処理を行う。
ＰＡ３（図２）、上記工程Ｐ２で形成した貼合せ基板１のラジカル酸化膜４上に、親水化処理により水酸基を形成して親水性を付与すると共に、半導体ウェハ１０の金属酸化膜１６上に、スライトエッチングにより水酸基を形成して親水性を付与して前処理を行い、金属酸化膜１６上にラジカル酸化膜４を接触させて重ね合わせ、これらを無加圧に近い押圧力で押圧して半導体ウェハ１０と貼合せ基板１とを貼り合せ、ｈｉｇｈ−ｋ誘電体材料が結晶化しない程度の熱処理条件で熱処理を行い、半導体ウェハ１０と貼合せ基板１との接合強度を向上させる。
【００１９】
ＰＡ４（図２）、半導体ウェハ１０と貼合せ基板１との貼合せ後に、ＣＭＰ法により貼合せ基板１の窒化膜３をストッパとして、貼合せ基板１のシリコン基板２を研磨して窒化膜３を露出させ、フォトリソグラフィにより窒化膜３上に、素子分離領域１３を露出させたレジストマスクを形成し、これをマスクとして、異方性エッチングにより、窒化膜３、ラジカル酸化膜４、金属酸化膜１６、熱酸化膜１５を順にエッチングして除去し、更にシリコン基板１１をエッチングして、シリコン基板１１の上面からの深さ２００〜４００ｎｍの分離溝１９を形成する。
【００２０】
ＰＡ５（図２）、工程ＰＡ４で形成したレジストマスクを除去し、熱酸化法によりシリコン基板１１に形成された分離溝１９の内面に、酸化シリコンからなる薄膜のトレンチ酸化膜２０を形成する。
ＰＡ６（図３）、次いで、ＨＤＰＣＶＤ法により窒化膜３上および分離溝１９内およびトレンチ酸化膜２０の内部に酸化シリコンを堆積して膜厚５５０〜７００ｎｍのＨＤＰ酸化膜２１を形成し、凹凸が形成された状態になっているＨＤＰ酸化膜２１の上面を、ＣＭＰ法により、窒化膜３をストッパとして研磨し、窒化膜３を露出させてＨＤＰ酸化膜２１の高さを、次工程における素子分離領域１３のエッチング量を所定量とする高さに調整する。
【００２１】
ＰＡ７（図３）、フッ酸（ＨＦ）によるウェットエッチングにより、素子分離領域１３の酸化シリコンからなるＨＤＰ酸化膜２１を選択的にエッチングして、ＨＤＰ酸化膜２１をシリコン基板１１の上面と同じ高さになるように除去する。
これにより、素子分離領域１３にトレンチ酸化膜２０およびＨＤＰ酸化膜２１からなる素子分離層１８が形成される。
【００２２】
ＰＡ８（図３）、熱燐酸（Ｈｏｔ−Ｈ２ＰＯ４）によるウェットエッチングにより窒化シリコンを選択的にエッチングして窒化膜３を除去し、ラジカル酸化膜４を露出させる。
これにより、素子形成領域１２のシリコン基板１１上に、ゲート絶縁層１７を形成するための膜厚１ｎｍ程度のラジカル酸化膜４、金属酸化膜１６、および熱酸化膜１５からなる３層構造の絶縁層が形成される。
【００２３】
ＰＡ９（図３）、半導体ウェハ１０上に、ＬＰＣＶＤ法によりゲート電極２２を形成するためのポリシリコン膜２２ａを形成する。
ＰＡ１０（図３）、フォトリソグラフィによりポリシリコン膜２２ａ上にゲート電極２２の形成領域を覆うレジストマスク２５（不図示）を形成し、これをマスクとして異方性エッチング等により露出しているポリシリコン膜２２ａ、その下のラジカル酸化膜４、金属酸化膜１６、熱酸化膜１５をエッチングしてシリコン基板１１の上面を露出させ、金属酸化膜１０の表裏の面を、熱酸化膜１５およびラジカル酸化膜４を介して、シリコン基板１１およびゲート電極２２とにそれぞれ対向させたゲート絶縁層１７、並びにゲート電極２２を形成し、前記のレジストマスクを除去する。
【００２４】
その後に、通常のＭＯＳＦＥＴの製造方法と同様にして、ゲート電極２２の側面にサイドウォールを形成し、ゲート電極２２の両側のシリコン基板１１に不純物を比較的高濃度に拡散させてソース層およびドレイン層を形成すると共に、これらの間のシリコン基板１１にゲート電極２２にゲート絶縁層１７を挟んで対向するチャネル領域を形成する等して本実施例の半導体素子を形成する。
【００２５】
上記のように、本実施例の半導体素子の製造方法においては、ラジカル酸化膜４を貼合せ基板１に形成しておき、半導体ウェハ１０に形成した金属酸化膜１６と貼合せ基板１のラジカル酸化膜４とを重ね合せ、これらを貼り合せてラジカル酸化膜４および金属酸化膜１６、熱酸化膜１５からなる３層構造のゲート絶縁層１７を形成するので、金属酸化膜１０の表裏の面を、高い絶縁性を有する熱酸化膜１５、および熱酸化膜１５と同等の高い絶縁性を有するラジカル酸化膜４を介して、半導体ウェハ１０のシリコン基板１１およびゲート電極２２とにそれぞれ対向させることができ、３層構造のゲート絶縁層の総合的な絶縁性が低下させることはなく、半導体素子のゲート絶縁層として用いるため絶縁性を確保して、半導体ウェハ１０に同時に形成したＭＯＳＦＥＴの特性を安定させることができ、これらの半導体素子を複数用いた半導体集積回路の歩留りを向上させることができる。
【００２６】
また、金属酸化膜１６とポリシリコンからなるゲート電極２２との間に、ラジカル酸化膜４を形成するので、金属酸化膜１６とゲート電極２２とが直接接触することはなく、ゲート電極２２の接触面の空乏化を防止して、ＭＯＳＦＥＴの動作電圧を安定させることができる。
また、半導体ウェハ１０と貼合せ基板１とを貼り合せる前に、フォトリソグラフィ工程を要しないので、半導体ウェハ１０と貼合せ基板１とにそれぞれ形成された金属酸化膜１６とラジカル酸化膜４との平坦性を十分に確保することが可能になり、平坦化処理等を不要にして、半導体ウェハ１０と貼合せ基板１との貼り合せによる接合工程の簡素化を図ることができる。
【００２７】
この場合に、本実施例のＣＶＤ法によりシリコン基板２に形成される窒化膜３の膜厚には特段の制限がなく、本実施例のように３０ｎｍ程度の厚い膜厚とすれば、その平坦性を十分に確保することができる。
また、本実施例の３層構造のゲート絶縁層１７は、金属酸化膜１６の表裏のシリコン酸化膜を、熱酸化法およびラジカル酸化法により形成するので、ＣＶＤ法により形成する場合に較べて、膜厚制御を容易に行うことができる。
【００２８】
以上説明したように、本実施例では、第１のシリコン基板上に形成した窒化膜上に、酸化シリコンからなるラジカル酸化膜を形成して貼合せ基板を形成し、第２のシリコン基板上に形成した酸化シリコンからなる熱酸化膜上に、金属酸化膜を形成し、この金属酸化膜に、貼合せ基板のラジカル酸化膜を重ね合せて貼り合せ、窒化膜をストッパとして第１のシリコン基板を除去し、露出した窒化膜を選択的にエッチングして除去し、ラジカル酸化膜を露出させてラジカル酸化膜、金属酸化膜、熱酸化膜からなるゲート絶縁層を形成するようにしたことによって、金属酸化膜の表裏の面を、高い絶縁性を有する熱酸化膜、および熱酸化膜と同等の高い絶縁性を有するラジカル酸化膜を介して、第２のシリコン基板と、ポリシリコンからなるゲート電極とにそれぞれ対向させて、金属酸化膜と、第２のシリコン基板およびゲート電極とのそれぞれの接触を防止しながら半導体素子に用いる３層構造のゲート絶縁層の絶縁性を確保することができると共に、半導体ウェハに形成された半導体素子の特性を安定させることができる。
【図面の簡単な説明】
【００２９】
【図１】実施例の貼合せ基板の製造方法を示す説明図
【図２】実施例の半導体素子の製造方法を示す説明図
【図３】実施例の半導体素子の製造方法を示す説明図
【符号の説明】
【００３０】
１    貼合せ基板
２、１１  シリコン基板
３    窒化膜
４    ラジカル酸化膜
１０  半導体ウェハ
１２  素子形成領域
１３  素子分離領域
１５  熱酸化膜
１６  金属酸化膜
１７  ゲート絶縁層
１８  素子分離層
２９  分離溝
２０  トレンチ酸化膜
２１  ＨＤＰ酸化膜
２２  ゲート電極
２２ａ  ポリシリコン膜
２５  レジストマスク
【図１】
2008227390.tif 000003
【図２】
2008227390.tif 000004
【図３】
2008227390.tif 000005