(57)【要約】【課題】センスアンプ回路のサイズを低減すること。【解決手段】本発明のセンスアンプ回路１０は、複数のセンスアンプ部１０−１〜１０−ｎを具備している。複数のセンスアンプ部１０−１〜１０−ｎは、ビット線電位ＶＢＬＰが供給されたビット線電位供給線２２と、ビット線電位供給線２２に接続され、オンしたときに、複数のビット線対６−１〜６−ｎ、７−１〜７−ｎにビット線電位ＶＢＬＰを供給するトランジスタＢＬＥＱＴｒと、メモリセルアレイ３に対して行方向に延び、トランジスタＢＬＥＱＴｒのゲートにプリチャージ信号ＢＬＥＱｓｉｇを供給するためのゲート電極２１とを具備している。奇数番目のセンスアンプ部１０−１、１０−３、…、１０−（ｎ−１）のゲート電極２１と偶数番目のセンスアンプ部１０−２、１０−４、…、１０−ｎのゲート電極２１との結合部分であるゲート電極部分２１’の形状は、リング状である。【選択図】図６
2008171928.tif 000002
【特許請求の範囲】
【請求項１】
１番目から最終番目までこの順に接続された複数のセンスアンプ部を具備し、
前記複数のセンスアンプ部は、
ビット線電位が供給されたビット線電位供給線と、
前記ビット線電位供給線に接続され、プリチャージ信号の信号レベルがアクティブ状態であるときにオンし、前記メモリセルアレイの複数の列にそれぞれ接続された複数のビット線対に前記ビット線電位を供給するトランジスタと、
前記メモリセルアレイに対して行方向に延び、前記トランジスタのゲートに前記プリチャージ信号を供給するためのゲート電極とを具備し、
前記複数のセンスアンプ部のうちの奇数番目のセンスアンプ部の前記ゲート電極と偶数番目のセンスアンプ部の前記ゲート電極との結合部分であるゲート電極部分の形状は、リング状である
センスアンプ回路。
【請求項２】
請求項１に記載のセンスアンプ回路において、
前記複数のセンスアンプ部の前記ゲート電極は、前記リング状のゲート電極部分と、それ以外の行方向ゲート電極部分とを含み、
前記複数のセンスアンプ部の前記トランジスタは、
前記複数のビット線対の前記第１ビット線と前記ビット線電位供給線との間に接続され、そのゲートが前記リング状のゲート電極部分に接続された第１トランジスタと、
前記複数のビット線対の第２ビット線と前記ビット線電位供給線との間に接続され、そのゲートが前記リング状のゲート電極部分に接続された第２トランジスタと、
前記複数のビット線対の前記第１ビット線と前記第２ビット線との間に接続され、そのゲートが前記行方向ゲート電極部分に接続された第３トランジスタと
を含むセンスアンプ回路。
【請求項３】
請求項２に記載のセンスアンプ回路において、
前記複数のセンスアンプ部は、更に、
前記複数のビット線対の前記第１ビット線が接続された第１ビット線接続活性領域と、
前記複数のビット線対の前記第２ビット線が接続された第２ビット線接続活性領域と、
前記ビット線電位供給線が配置されたコンタクト領域とを具備し、
前記第１トランジスタは、前記第１ビット線接続活性領域と前記コンタクト領域との間に設けられ、
前記第２トランジスタは、前記第２ビット線接続活性領域と前記コンタクト領域との間に設けられ、
第３トランジスタは、前記第１ビット線接続活性領域と前記第２ビット線接続活性領域との間に設けられ、
前記コンタクト領域は、前記奇数番目のセンスアンプ部と前記偶数番目のセンスアンプ部とに共有され、前記リング状のゲート電極部分に囲まれている
センスアンプ回路。
【請求項４】
請求項３に記載のセンスアンプ回路において、
前記複数のセンスアンプ部は、更に、
前記第１ビット線接続活性領域上に形成され、前記複数のビット線対の前記第１ビット線が接続された第１ビット線用コンタクトと、
前記第２ビット線接続活性領域上に形成され、前記複数のビット線対の前記第２ビット線が接続された第２ビット線用コンタクトと、
前記コンタクト領域に設けられ、前記ビット線電位供給線が接続されたビット線電位供給コンタクトと
を具備するセンスアンプ回路。
【請求項５】
メモリセルがマトリクス状に設けられたメモリセルアレイと、
前記メモリセルアレイの複数の行のそれぞれに接続された複数のワード線と、
前記メモリセルアレイの複数の列のそれぞれに接続された複数のビット線対と、
メモリアクセス動作時に行アドレスに応じた前記複数のワード線のうちの選択ワード線を駆動するワードドライバと、
１番目から最終番目までこの順に接続され、前記メモリアクセス動作時にそれぞれ前記複数のビット線対にビット線電位を供給する複数のセンスアンプ部を備え、前記複数のセンスアンプ部のうちの列アドレスに応じた選択センスアンプ部が、前記複数のビット線対のうちの前記列アドレスに応じた選択ビット線対と前記選択ワード線とに接続されたメモリセルに対してメモリアクセスを行うセンスアンプ回路とを具備し、
前記複数のセンスアンプ部は、
前記ビット線電位が供給されたビット線電位供給線と、
前記ビット線電位供給線に接続され、プリチャージ信号の信号レベルがアクティブ状態であるときにオンし、前記複数のビット線対に前記ビット線電位を供給するトランジスタと、
前記メモリセルアレイに対して行方向に延び、前記トランジスタのゲートに前記プリチャージ信号を供給するためのゲート電極とを具備し、
前記複数のセンスアンプ部のうちの奇数番目のセンスアンプ部の前記ゲート電極と偶数番目のセンスアンプ部の前記ゲート電極との結合部分であるゲート電極部分の形状は、リング状である
半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記複数のセンスアンプ部の前記ゲート電極は、前記リング状のゲート電極部分と、それ以外の行方向ゲート電極部分とを含み、
前記複数のセンスアンプ部の前記トランジスタは、
前記複数のビット線対の前記第１ビット線と前記ビット線電位供給線との間に接続され、そのゲートが前記リング状のゲート電極部分に接続された第１トランジスタと、
前記複数のビット線対の第２ビット線と前記ビット線電位供給線との間に接続され、そのゲートが前記リング状のゲート電極部分に接続された第２トランジスタと、
前記複数のビット線対の前記第１ビット線と前記第２ビット線との間に接続され、そのゲートが前記行方向ゲート電極部分に接続された第３トランジスタと
を含む半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記複数のセンスアンプ部は、更に、
前記複数のビット線対の前記第１ビット線が接続された第１ビット線接続活性領域と、
前記複数のビット線対の前記第２ビット線が接続された第２ビット線接続活性領域と、
前記ビット線電位供給線が配置されたコンタクト領域とを具備し、
前記第１トランジスタは、前記第１ビット線接続活性領域と前記コンタクト領域との間に設けられ、
前記第２トランジスタは、前記第２ビット線接続活性領域と前記コンタクト領域との間に設けられ、
第３トランジスタは、前記第１ビット線接続活性領域と前記第２ビット線接続活性領域との間に設けられ、
前記コンタクト領域は、前記奇数番目のセンスアンプ部と前記偶数番目のセンスアンプ部とに共有され、前記リング状のゲート電極部分に囲まれている
半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
前記複数のセンスアンプ部は、更に、
前記第１ビット線接続活性領域上に形成され、前記複数のビット線対の前記第１ビット線が接続された第１ビット線用コンタクトと、
前記第２ビット線接続活性領域上に形成され、前記複数のビット線対の前記第２ビット線が接続された第２ビット線用コンタクトと、
前記コンタクト領域に設けられ、前記ビット線電位供給線が接続されたビット線電位供給コンタクトと
を具備する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスアンプを具備する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で例示される半導体記憶装置は、最先端プロセスにより開発が進められている。特に、そのプロセスにより微細化が進められている。メモリセル領域のサイズは微細化により縮小の方向に進んでいるが、デバイスの微細化はメモリセルと比べて進んでおらず、周辺領域のサイズ縮小が新たな問題となっている。特に、センスアンプではこの問題は顕著であり、今後も微細化が進む上で、センスアンプのサイズ増大を抑える工夫が必要とされる。
【０００３】
例えば、従来のセンスアンプとして、センスアンプが適用された半導体記憶装置について説明する。
【０００４】
図１は、従来の半導体記憶装置（ＤＲＡＭ）の構成を示している。従来の半導体記憶装置は、ワードドライバ１０１と、データドライバ１０２と、メモリセルアレイ１０３と、ｍ本のワード線１０８−１〜１０８−ｍと、ｎ本のビット線対と、センスアンプ回路１１０とを具備している。ｎ本のビット線対は、それぞれ、第１ビット線としてビット線１０６−１〜１０６−ｎと、第２ビット線としてビット線バー１０７−１〜１０７−ｎとを含んでいる。センスアンプ回路１１０は、ｎ個のセンスアンプ部１１０−１〜１１０−ｎを備えている。ここで、ｍ、ｍ’、ｎは２以上の偶数である。
【０００５】
メモリセルアレイ１０３は、メモリセルがマトリクス状に設けられ、ｍ行・ｎ列に配列された（ｍ×ｎ）個のメモリセル１０４を含んでいる。
【０００６】
メモリアクセス動作時において、ワードドライバ１０１は、ＣＰＵからのアドレスＡＤＤ（行アドレス）をデコードし、ワード線１０８−１〜１０８−ｍのうちの、アドレスＡＤＤ（行アドレス）に応じた選択ワード線１０８−ｉ（ｉ＝１、２、…、ｍ）を駆動する。ｎ個のセンスアンプ部１１０−１〜１１０−ｎは、ワードドライバ１０１によりワード線が駆動されるときに、電位としてビット線電位をｎ本のビット線対（ビット線１０６−１〜１０６−ｎ、ビット線バー１０７−１〜１０７−ｎ）に供給し、そのビット線の電位をビット線電位に増幅させる。
【０００７】
メモリアクセス動作時において、データドライバ１０２は、ＣＰＵからのアドレスＡＤＤ（列アドレス）を入力する。データドライバ１０２は、そのアドレスＡＤＤ（列アドレス）をデコードし、ｎ本のカラムセレクト線のうちの、アドレスＡＤＤ（列アドレス）に応じた第ｊ（ｊ＝１、２、…、ｎ）カラムセレクト線を駆動する。第ｊカラムセレクト線が駆動されることにより、ｎ個のセンスアンプ部１１０−１〜１１０−ｎのうちの選択センスアンプ部１１０−ｊと、ｎ本のビット線対（ビット線１０６−１〜１０６−ｎ、ビット線バー１０７−１〜１０７−ｎ）のうちの選択ビット線対（選択ビット線１０６−ｊ、選択ビット線バー１０７−ｊ）とが選択される。選択センスアンプ部１１０−ｊは、選択ワード線１０８−ｉと選択ビット線対（選択ビット線１０６−ｊあるいは選択ビット線バー１０７−ｊ）とに接続されたメモリセル１０４に対してメモリアクセスを行う。
【０００８】
図２は、ｎ個のセンスアンプ部１１０−１〜１１０−ｎの構成を示している。センスアンプ部１１０−１〜１１０−ｎは、トランジスタＢＬＥＱＴｒ１００と、ゲート電極１２１と、ビット線電位供給線１２２とを具備している。トランジスタＢＬＥＱＴｒ１００は、トランジスタＴｒ１０１、Ｔｒ１０２、Ｔｒ１０３を含んでいる。
【０００９】
センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０１は、それぞれ、ビット線１０６−１〜１０６−ｎとビット線電位供給線１２２との間に接続されている。センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０２は、それぞれ、ビット線バー１０７−１〜１０７−ｎとビット線電位供給線１２２との間に接続されている。センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０３は、それぞれ、ビット線１０６−１〜１０６−ｎと、ビット線バー１０７−１〜１０７−ｎとの間に接続されている。センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０１、Ｔｒ１０２、Ｔｒ１０３のゲートは、ゲート電極１２１に接続されている。ゲート電極１２１とビット線電位供給線１２２は、メモリセルアレイ１０３に対して行方向に延び、センスアンプ部１１０−１〜１１０−ｎは、メモリセルアレイ１０３に対して行方向に１番目から最終番目までこの順に接続されている。ビット線電位供給線１２２には、上記のビット線電位としてビット線電位ＶＢＬＰが供給されている。
【００１０】
ワードドライバ１０１によりワード線（選択ワード線１０８−ｉ）が駆動されていないときに、ゲート電極１２１にプリチャージ信号ＢＬＥＱｓｉｇが供給される。即ち、プリチャージ信号ＢＬＥＱｓｉｇの信号レベルがアクティブ状態である（図７参照）。このとき、センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０１は、それぞれ、オンし、ビット線１０６−１〜１０６−ｎにビット線電位ＶＢＬＰを供給する。センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０２は、それぞれ、オンし、ビット線バー１０７−１〜１０７−ｎにビット線電位ＶＢＬＰを供給する。センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０３は、それぞれ、オンし、ビット線１０６−１〜１０６−ｎの電位とビット線バー１０７−１〜１０７−ｎの電位とをイコライズする。
【００１１】
メモリアクセス動作時において、ワードドライバ１０１によりワード線が駆動されるときに、ゲート電極１２１にプリチャージ信号ＢＬＥＱｓｉｇが供給されない。即ち、プリチャージ信号ＢＬＥＱｓｉｇの信号レベルがアクティブ状態からインアクティブ状態に遷移する（図７参照）。
【００１２】
メモリアクセス動作（データの書き込み、読み出し）が終了した場合、ワード線が駆動されず、ゲート電極１２１にプリチャージ信号ＢＬＥＱｓｉｇが供給される。即ち、プリチャージ信号ＢＬＥＱｓｉｇの信号レベルがインアクティブ状態からアクティブ状態に遷移する（図７参照）。
【００１３】
図３は、ｎ個のセンスアンプ部１１０−１〜１１０−ｎの構成を示す平面図である。ただし、層間絶縁膜、上位配線を省略している。センスアンプ部１１０−１〜１１０−ｎのゲート電極１２１（図３の細斜線参照）の形状は、Ｔ字型である。センスアンプ部１１０−１〜１１０−ｎのゲート電極１２１は、行方向ゲート電極部分１２１’と、行方向ゲート電極部分１２１’に対して垂直に接続された列方向ゲート電極部分１２１”とを含んでいる。
【００１４】
センスアンプ部１１０−１〜１１０−ｎは、更に、第１ビット線接続活性領域１３１、第２ビット線接続活性領域１３２と、コンタクト領域１３３と、第１ビット線用コンタクト１４１（図３の太斜線参照）と、第２ビット線用コンタクト１４２（図３の太斜線参照）と、ビット線電位供給コンタクト１４３（図３の太斜線参照）とを具備している。
【００１５】
センスアンプ部１１０−１〜１１０−ｎの第１ビット線用コンタクト１４１は、それぞれ、その第１ビット線接続活性領域１３１上に形成され、ビット線１０６−１〜１０６−ｎに接続されている。センスアンプ部１１０−１〜１１０−ｎの第２ビット線用コンタクト１４２は、それぞれ、その第２ビット線接続活性領域１３２上に形成され、ビット線バー１０７−１〜１０７−ｎに接続されている。センスアンプ部１１０−１〜１１０−ｎのビット線電位供給コンタクト１４３は、それぞれ、そのコンタクト領域１３３に設けられ、ビット線電位供給線１２２に接続されている。
【００１６】
センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０１は、それぞれ、その第１ビット線接続活性領域１３１とコンタクト領域１３３との間に設けられ、そのゲートが行方向ゲート電極部分１２１’に接続されている。センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０２は、それぞれ、その第２ビット線接続活性領域１３２とコンタクト領域１３３との間に設けられ、そのゲートが行方向ゲート電極部分１２１’に接続されている。センスアンプ部１１０−１〜１１０−ｎのトランジスタＴｒ１０３は、それぞれ、その第１ビット線接続活性領域１３１と第２ビット線接続活性領域１３２との間に設けられ、そのゲートが列方向ゲート電極部分１２１”に接続されている。また、コンタクト領域１３３は、センスアンプ部１１０−１〜１１０−ｎのうちの奇数番目のセンスアンプ部１１０−１、１１０−３、…、１１０−（ｎ−１）と、偶数番目のセンスアンプ部１１０−２、１１０−４、…、１１０−ｎとに共有されている。
【００１７】
ここで、センスアンプ部１１０−１及び１１０−２のサイズについて考える。
【００１８】
センスアンプ部１１０−１及び１１０−２の行方向の長さをＸ１００とする。長さＸ１００は、センスアンプ部１１０−１の行方向の長さＸ１０１と、センスアンプ部１１０−２の行方向の長さＸ１０２と、ビット線電位供給コンタクト１４３の行方向の長さＸ１０３とを含んでいる。長さＸ１０１と長さＸ１０２とが同じであるものとする。
【００１９】
また、センスアンプ部１１０−１（、１１０−２）の列方向の長さをＹ１００とする。長さＹ１００は、長さＹ１０１と、長さＹ１０２と、長さＹ１０３と、長さＹ１０４とを含んでいる。長さＹ１０１は、第１ビット線接続活性領域１３１、第２ビット線接続活性領域１３２のうちの、それぞれ第１ビット線用コンタクト１４１、第２ビット線用コンタクト１４２が配置される領域の列方向の長さを表している。長さＹ１０２は、第１ビット線接続活性領域１３１、第２ビット線接続活性領域１３２のうちの、列方向ゲート電極部分１２１”と重なる領域の列方向の長さを表している。長さＹ１０２は、列方向ゲート電極部分１２１”のうちの、トランジスタＴｒ１０３のゲートが接続された部分の列方向の長さＹ１０２−１と、それ以外の部分の列方向の長さＹ１０２−２とを含んでいる。長さＹ１０３は、行方向ゲート電極部分１２１’の幅を表している。長さＹ１０４は、コンタクト領域１３３の列方向の長さを表している。
【００２０】
従来の半導体記憶装置では、例えば列方向において以下の理由により、センスアンプ回路１１０のサイズが増加してしまう。
【００２１】
まず、トランジスタＴｒ１０３が列方向ゲート電極部分１２１”に配置されている。このため、上記の長さＹ１０２−１、Ｙ１０２−２が必要になる。
【００２２】
また、トランジスタＴｒ１０３が列方向ゲート電極部分１２１”に配置されている分、第１ビット線用コンタクト１４１、第２ビット線用コンタクト１４２をそれぞれ第１ビット線接続活性領域１３１、第２ビット線接続活性領域１３２に配置するために、上記の長さＹ１０１が必要になる。
【００２３】
また、ビット線電位供給コンタクト１４３をコンタクト領域１３３に配置するために、上記の長さＹ１０４が必要になる。
【００２４】
このように、センスアンプ回路のサイズを低減することが望まれる。
【００２５】
トランジスタに関連する技術について紹介する。
【００２６】
特開２０００−０２２１０８号公報（特許文献１）には“半導体記憶装置”が記載されている。この半導体記憶装置は、メモリセルアレー領域と、これに隣接して配置されるセンスアンプ領域及びサブワードドライバ領域と、このセンスアンプ領域とサブワードドライバ領域との交差領域とを含んでいる。上記半導体記憶装置は、前記交差領域にメイン入出力線とローカル入出力線との間のスイッチＭＯＳトランジスタを配置し、このスイッチＭＯＳトランジスタは折り返しゲートＭＯＳトランジスタを使い、この折り返しゲートに対する内側拡散層は前記メイン入出力線に接続し、かつ外側拡散層は前記ローカル入出力線に接続して入出力線の合計寄生容量を低減することを特徴としている。
【００２７】
特開２００３−２７３２４５号公報（特許文献２）には“半導体記憶装置”が記載されている。この半導体装置は、平行に配置された複数の折り返し型のビット線対と、前記複数のビット線対と直交する複数のワード線と、前記複数のビット線対と前記複数のワード線との交点に対応する位置にマトリクス状に配置され、１個のトランジスタと１個のキャパシタとで構成されるダイナミック型のメモリセルとを含んでいる。上記半導体記憶装置は、前記キャパシタの一方の電極はマトリクス状に配置された他の複数のキャパシタの一方の電極と共に共通電極に接続され、前記キャパシタの他方の電極は前記トランジスタのソース電極に接続され、前記トランジスタのドレイン電極は前記ビット線対に接続され、前記トランジスタのゲート電極は前記ワード線に接続されてなり、前記複数のビット線対に対応して前記メモリセルへの記憶情報の書き込み、または前記メモリセルからの記憶情報の読み出し、または前記メモリセルの記憶情報をリフレッシュするための回路が接続され、前記ワード線のピッチの半分をＦとしたとき、前記ビット線対のビット線のピッチが２Ｆより大きくかつ４Ｆより小さくされることを特徴としている。
【００２８】
特開２００５−３４７５７８号公報（特許文献３）には“半導体記憶装置”が記載されている。この半導体記憶装置は、所定の機能を有したペアトランジスタを複数繰り返して配列する。上記半導体記憶装置は、行方向に隣接するトランジスタをペアトランジスタとしたものを複数有し、且つ、互いの配置関係が斜め方向であるトランジスタをペアトランジスタとしたものを複数有し、これらを組合せてペアトランジスタを複数配列したペアトランジスタ群を有している。
【００２９】
特開２００４−０７１９０３号公報（特許文献４）には“半導体装置”が記載されている。この半導体装置は、ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する。上記半導体装置は、前記ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対及びＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対及び隣接するＰ型センスアンプトランジスタ対が素子分離領域によって絶縁分離されていることを特徴としている。
【００３０】
特開平０６−０１３５７４号公報（特許文献５）には“半導体装置”が記載されている。この半導体装置は、上面を有する半導体層と、該上面に形成された活性領域と、該上面に形成され、かつ該活性領域を囲む分離領域とを備えている。上記半導体装置は、該活性領域に形成された一対のＭＯＳＦＥＴを備えており、該一対のＭＯＳＦＥＴは、該上面に実質的に垂直な第１対称面に関して対称であり、しかも、該上面及び該第１対称面の両方に対して垂直な第２対称面に関しても対称である構造を有しており、該一対のＭＯＳＦＥＴのそれぞれは、該活性領域の表面に形成されたソース領域、ドレイン領域及びチャネル領域を有しており、該ソース領域は該一対のＭＯＳＦＥＴに共通し、各ドレイン領域は、該チャネル領域の各々によって、該ソース領域から分離されている。
【００３１】
【特許文献１】特開２０００−０２２１０８号公報
【特許文献２】特開２００３−２７３２４５号公報
【特許文献３】特開２００５−３４７５７８号公報
【特許文献４】特開２００４−０７１９０３号公報
【特許文献５】特開平０６−０１３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
本発明の課題は、センスアンプ回路のサイズを低減することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００３３】
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３４】
本発明のセンスアンプ回路（１０）は、
メモリセルアレイ（３）に対して行方向に１番目から最終番目までこの順に接続された複数のセンスアンプ部（１０−１〜１０−ｎ）を具備し、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）は、
ビット線電位（ＶＢＬＰ）が供給されたビット線電位供給線（２２）と、
前記ビット線電位供給線（２２）に接続され、プリチャージ信号（ＢＬＥＱｓｉｇ）の信号レベルがアクティブ状態であるときにオンし、前記メモリセルアレイ（３）の複数の列にそれぞれ接続された複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）に前記ビット線電位（ＶＢＬＰ）を供給するトランジスタ（ＢＬＥＱＴｒ）と、
前記メモリセルアレイ（３）に対して行方向に延び、前記トランジスタ（ＢＬＥＱＴｒ）のゲートに前記プリチャージ信号（ＢＬＥＱｓｉｇ）を供給するためのゲート電極（２１）とを具備し、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）のうちの奇数番目のセンスアンプ部（１０−１、１０−３、…、１０−（ｎ−１））の前記ゲート電極（２１）と偶数番目のセンスアンプ部（１０−２、１０−４、…、１０−ｎ）の前記ゲート電極（２１）との結合部分であるゲート電極部分（２１’）の形状は、リング状である。
【００３５】
本発明のセンスアンプ回路（１０）において、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）の前記ゲート電極（２１）は、前記リング状のゲート電極部分（２１’）と、それ以外の行方向ゲート電極部分（２１”）とを含み、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）の前記トランジスタ（ＢＬＥＱＴｒ）は、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第１ビット線（６−１〜６−ｎ）と前記ビット線電位供給線（２２）との間に接続され、そのゲートが前記リング状のゲート電極部分（２１’）に接続された第１トランジスタ（Ｔｒ１）と、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の第２ビット線（７−１〜７−ｎ）と前記ビット線電位供給線（２２）との間に接続され、そのゲートが前記リング状のゲート電極部分（２１’）に接続された第２トランジスタ（Ｔｒ２）と、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第１ビット線（６−１〜６−ｎ）と前記第２ビット線（７−１〜７−ｎ）との間に接続され、そのゲートが前記行方向ゲート電極部分（２１”）に接続された第３トランジスタ（Ｔｒ３）と
を含む。
【００３６】
本発明のセンスアンプ回路（１０）において、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）は、更に、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第１ビット線（６−１〜６−ｎ）が接続された第１ビット線接続活性領域（３１）と、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第２ビット線（７−１〜７−ｎ）が接続された第２ビット線接続活性領域（３２）と、
前記ビット線電位供給線（２２）が配置されたコンタクト領域（３３）とを具備し、
前記第１トランジスタ（Ｔｒ１）は、前記第１ビット線接続活性領域（３１）と前記コンタクト領域（３３）との間に設けられ、
前記第２トランジスタ（Ｔｒ２）は、前記第２ビット線接続活性領域（３２）と前記コンタクト領域（３３）との間に設けられ、
第３トランジスタ（Ｔｒ３）は、前記第１ビット線接続活性領域（３１）と前記第２ビット線接続活性領域（３２）との間に設けられ、
前記コンタクト領域（３３）は、前記奇数番目のセンスアンプ部（１０−１、１０−３、…、１０−（ｎ−１））と前記偶数番目のセンスアンプ部（１０−２、１０−４、…、１０−ｎ）とに共有され、前記リング状のゲート電極部分（２１’）に囲まれている。
【００３７】
本発明のセンスアンプ回路（１０）において、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）は、更に、
前記第１ビット線接続活性領域（３１）上に形成され、前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第１ビット線（６−１〜６−ｎ）が接続された第１ビット線用コンタクト（４１）と、
前記第２ビット線接続活性領域（３２）上に形成され、前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第２ビット線（７−１〜７−ｎ）が接続された第２ビット線用コンタクト（４２）と、
前記コンタクト領域（３３）に設けられ、前記ビット線電位供給線（２２）が接続されたビット線電位供給コンタクト（４３）と
を具備する。
【００３８】
本発明の半導体記憶装置は、
メモリセル（４）がマトリクス状に設けられたメモリセルアレイ（３）と、
前記メモリセルアレイ（３）の複数の行のそれぞれに接続された複数のワード線（８−１〜８−ｍ）と、
前記メモリセルアレイ（３）の複数の列のそれぞれに接続された複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）と、
メモリアクセス動作時に行アドレスに応じた前記複数のワード線（８−１〜８−ｍ）のうちの選択ワード線（８−ｉ）を駆動するワードドライバ（１）と、
前記メモリセルアレイ（３）に対して行方向に１番目から最終番目までこの順に接続され、前記メモリアクセス動作時にそれぞれ前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）にビット線電位（ＶＢＬＰ）を供給する複数のセンスアンプ部（１０−１〜１０−ｎ）を備え、前記複数のセンスアンプ部（１０−１〜１０−ｎ）のうちの列アドレスに応じた選択センスアンプ部（１０−ｊ）が、前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）のうちの前記列アドレスに応じた選択ビット線対（６−ｊ、７−ｊ）と前記選択ワード線（８−ｉ）とに接続されたメモリセル（４）に対してメモリアクセスを行うセンスアンプ回路（１０）とを具備し、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）は、
前記ビット線電位（ＶＢＬＰ）が供給されたビット線電位供給線（２２）と、
前記ビット線電位供給線（２２）に接続され、プリチャージ信号（ＢＬＥＱｓｉｇ）の信号レベルがアクティブ状態であるときにオンし、前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）に前記ビット線電位（ＶＢＬＰ）を供給するトランジスタ（ＢＬＥＱＴｒ）と、
前記メモリセルアレイ（３）に対して行方向に延び、前記トランジスタ（ＢＬＥＱＴｒ）のゲートに前記プリチャージ信号（ＢＬＥＱｓｉｇ）を供給するためのゲート電極（２１）とを具備し、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）のうちの奇数番目のセンスアンプ部（１０−１、１０−３、…、１０−（ｎ−１））の前記ゲート電極（２１）と偶数番目のセンスアンプ部（１０−２、１０−４、…、１０−ｎ）の前記ゲート電極（２１）との結合部分であるゲート電極部分（２１’）の形状は、リング状である。
【００３９】
本発明の半導体記憶装置において、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）の前記ゲート電極（２１）は、前記リング状のゲート電極部分（２１’）と、それ以外の行方向ゲート電極部分（２１”）とを含み、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）の前記トランジスタ（ＢＬＥＱＴｒ）は、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第１ビット線（６−１〜６−ｎ）と前記ビット線電位供給線（２２）との間に接続され、そのゲートが前記リング状のゲート電極部分（２１’）に接続された第１トランジスタ（Ｔｒ１）と、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の第２ビット線（７−１〜７−ｎ）と前記ビット線電位供給線（２２）との間に接続され、そのゲートが前記リング状のゲート電極部分（２１’）に接続された第２トランジスタ（Ｔｒ２）と、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第１ビット線（６−１〜６−ｎ）と前記第２ビット線（７−１〜７−ｎ）との間に接続され、そのゲートが前記行方向ゲート電極部分（２１”）に接続された第３トランジスタ（Ｔｒ３）と
を含む。
【００４０】
本発明の半導体記憶装置において、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）は、更に、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第１ビット線（６−１〜６−ｎ）が接続された第１ビット線接続活性領域（３１）と、
前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第２ビット線（７−１〜７−ｎ）が接続された第２ビット線接続活性領域（３２）と、
前記ビット線電位供給線（２２）が配置されたコンタクト領域（３３）とを具備し、
前記第１トランジスタ（Ｔｒ１）は、前記第１ビット線接続活性領域（３１）と前記コンタクト領域（３３）との間に設けられ、
前記第２トランジスタ（Ｔｒ２）は、前記第２ビット線接続活性領域（３２）と前記コンタクト領域（３３）との間に設けられ、
第３トランジスタ（Ｔｒ３）は、前記第１ビット線接続活性領域（３１）と前記第２ビット線接続活性領域（３２）との間に設けられ、
前記コンタクト領域（３３）は、前記奇数番目のセンスアンプ部（１０−１、１０−３、…、１０−（ｎ−１））と前記偶数番目のセンスアンプ部（１０−２、１０−４、…、１０−ｎ）とに共有され、前記リング状のゲート電極部分（２１’）に囲まれている。
【００４１】
本発明の半導体記憶装置において、
前記複数のセンスアンプ部（１０−１〜１０−ｎ）は、更に、
前記第１ビット線接続活性領域（３１）上に形成され、前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第１ビット線（６−１〜６−ｎ）が接続された第１ビット線用コンタクト（４１）と、
前記第２ビット線接続活性領域（３２）上に形成され、前記複数のビット線対（６−１〜６−ｎ、７−１〜７−ｎ）の前記第２ビット線（７−１〜７−ｎ）が接続された第２ビット線用コンタクト（４２）と、
前記コンタクト領域（３３）に設けられ、前記ビット線電位供給線（２２）が接続されたビット線電位供給コンタクト（４３）と
を具備する。
【発明の効果】
【００４２】
本発明では、例えば列方向において以下の理由により、センスアンプ回路（１０）のサイズを低減することができる。
まず、第３トランジスタ（Ｔｒ３）が行方向ゲート電極部分（２１”）に配置されている。このため、前述の長さＹ１０２−１と長さＹ１０２−２とが不要になる。
また、第１トランジスタ（Ｔｒ１）、第２トランジスタ（Ｔｒ２）がリング状ゲート電極部分（２１’）に配置されている。このため、上記の第１ビット線接続活性領域（３１）、第２ビット線接続活性領域（３２）を有効に利用することができる。
また、第１トランジスタ（Ｔｒ１）、第２トランジスタ（Ｔｒ２）がリング状ゲート電極部分（２１’）に配置されている分、第１ビット線用コンタクト（４１）、第２ビット線用コンタクト（４２）をそれぞれ上記の第１ビット線接続活性領域（３１）、第２ビット線接続活性領域（３２）に配置することができる。このため、前述の長さＹ１０１が不要になる。
また、第１トランジスタ（Ｔｒ１）、第２トランジスタ（Ｔｒ２）がリング状ゲート電極部分（２１’）に配置されている分、ビット線電位供給コンタクト（４３）を上記のコンタクト領域（３３）に配置することができる。上述のように、コンタクト領域（３３）は、リング状ゲート電極部分（２１’）に囲まれている。このため、前述の長さＹ１０４が不要になる。
【発明を実施するための最良の形態】
【００４３】
以下に添付図面を参照して、本発明のセンスアンプ回路が適用される半導体記憶装置について詳細に説明する。本発明の半導体記憶装置は、図示しないＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と図示しないクロック発生回路とを具備するコンピュータ（図示しない）に搭載される。その半導体記憶装置としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が例示される。
【００４４】
図４は、本発明の半導体記憶装置（ＤＲＡＭ）の構成を示している。本発明の半導体記憶装置は、ワードドライバ１と、データドライバ２と、メモリセルアレイ３と、ｍ本のワード線８−１〜８−ｍと、ｍ’本の冗長ワード線８−１’〜８−ｍ’と、ｎ本のビット線対と、センスアンプ回路１０とを具備している。ｎ本のビット線対は、それぞれ、第１ビット線としてビット線６−１〜６−ｎと、第２ビット線としてビット線バー７−１〜７−ｎとを含んでいる。センスアンプ回路１０は、ｎ個のセンスアンプ部１０−１〜１０−ｎを備えている。ここで、ｍ、ｍ’、ｎは２以上の偶数である。
【００４５】
メモリセルアレイ３は、メモリセルがマトリクス状に設けられ、ｍ行・ｎ列に配列された（ｍ×ｎ）個のメモリセル４と、ｍ’行・ｎ列に配列された（ｍ’×ｎ）個のメモリセル（冗長メモリセル）５とを含んでいる。
【００４６】
（ｍ×ｎ）個のメモリセル４は、トランジスタと、そのトランジスタのソースが接続されたコンデンサとを含んでいる。（ｍ×ｎ）個のメモリセル４のうちの、ｍ行のメモリセル４のトランジスタのゲートには、それぞれ、ｍ本のワード線８−１〜８−ｍが接続されている。（ｍ×ｎ）個のメモリセル４のうちの、ｎ列のメモリセル４のトランジスタのドレインには、それぞれ、ｎ本のビット線対が接続されている。具体的には、（ｍ×ｎ）個のメモリセル４のうちの、奇数行目（ｍ＝１、３、…）及び奇数列目（ｎ＝１、３、…）のメモリセル４のトランジスタのドレインには、ビット線６−１〜６−ｎのうちの、奇数番目のビット線６−１、６−３、…、６−（ｎ−１）が接続されている。偶数行目（ｍ＝２、４、…）及び偶数列目（ｎ＝２、４、…）のメモリセル４のトランジスタのドレインには、偶数番目のビット線６−２、６−４、…、６−ｎが接続されている。
【００４７】
（ｍ’×ｎ）個の冗長メモリセル５は、トランジスタと、そのトランジスタのソースが接続されたコンデンサとを含んでいる。（ｍ’×ｎ）個の冗長メモリセル５のうちの、ｍ’行の冗長メモリセル５のトランジスタのゲートには、それぞれ、ｍ’本の冗長ワード線８−１’〜８−ｍ’が接続されている。（ｍ’×ｎ）個の冗長メモリセル５のうちの、ｎ列の冗長メモリセル５のトランジスタのドレインには、それぞれ、ｎ本のビット線対（ビット線６−１〜６−ｎ、ビット線バー７−１〜７−ｎ）が接続されている。具体的には、（ｍ’×ｎ）個の冗長メモリセル５のうちの、奇数行目（ｍ＝１、３、…）及び奇数列目（ｎ＝１、３、…）の冗長メモリセル５のトランジスタのドレインには、ビット線６−１〜６−ｎのうちの、奇数番目のビット線６−１、６−３、…、６−（ｎ−１）が接続されている。偶数行目（ｍ＝２、４、…）及び偶数列目（ｎ＝２、４、…）の冗長メモリセル５のトランジスタのドレインには、偶数番目のビット線６−２、６−４、…、６−ｎが接続されている。
【００４８】
ワードドライバ１は、図示しない内部クロック信号に同期して動作する。ワードドライバ１には、ワード線８−１〜８−ｍと冗長ワード線８−１’〜８−ｍ’とが接続されている。ワードドライバ１は、ワード線がＮＧとなった場合、ワード線に対応する行アドレスから、冗長ワード線に対応する行アドレスに割り当てるためのアドレス置換登録部９を備えている。アドレス置換登録部９には、行アドレスと変更行アドレスとが情報として登録されている。行アドレスは、マルチ・ビット・エラーが発生する可能性があるメモリセル４に接続されたワード線に対応する。変更行アドレスは、行アドレスに対応し、冗長メモリセル５に接続された冗長ワード線に対応している。
【００４９】
データドライバ２は、図示しない内部クロック信号に同期して動作する。データドライバ２には、ｎ本のビット線対（ビット線６−１〜６−ｎ、ビット線バー７−１〜７−ｎ）と、図示しないｎ本のカラムセレクト線とが接続されている。ｎ列のメモリセル４と、ｎ列の冗長メモリセル５に対して、それぞれ、ｎ本のカラムセレクト線が接続されている。ｎ本のカラムセレクト線は、列アドレスに対応している。
【００５０】
ｎ個のセンスアンプ部１０−１〜１０−ｎに対して、それぞれ、ｎ本のビット線対（ビット線６−１〜６−ｎ、ビット線バー７−１〜７−ｎ）と、ｎ本のカラムセレクト線とが接続されている。
【００５１】
ワードドライバ１は、アドレス変更指示に従って、第１ワード線に対応する行アドレスをアドレス置換登録部９に登録する。ワードドライバ１は、アドレス置換登録部９を参照して、冗長ワード線８−１’〜８−ｍ’のうち、使用可能であり、且つ、第１ワード線に対応する１つの冗長ワード線（第１冗長ワード線）を決定する。ワードドライバ１は、アドレス置換登録部９に登録された行アドレス（第１ワード線）に対応付けて、決定された第１冗長ワード線に対応する行アドレスを変更行アドレスとしてアドレス置換登録部９に登録する。行アドレスから変更行アドレスへの切り替え（第１ワード線に接続されたメモリセルから、第１冗長ワード線に接続された冗長メモリセルへの切り替え）は、例えばリフレッシュ動作時に行われる。
【００５２】
メモリアクセス動作時について説明する。メモリアクセス動作時としては、ライト動作時、リード動作時、リフレッシュ動作時を含んでいる。
【００５３】
メモリアクセス動作時において、ワードドライバ１は、ＣＰＵからのアドレスＡＤＤ（行アドレス）を入力し、そのアドレスＡＤＤ（行アドレス）とアドレス置換登録部９に登録された行アドレスとが一致するか否かを判定する。判定の結果、一致しない場合、ワードドライバ１は、アドレスＡＤＤ（行アドレス）をデコードし、ワード線８−１〜８−ｍのうちの、アドレスＡＤＤ（行アドレス）に応じた選択ワード線８−ｉ（ｉ＝１、２、…、ｍ）を駆動する。一方、判定の結果、一致した場合、ワードドライバ１は、一致した行アドレスに対応する変更行アドレスをアドレスＡＤＤとしてデコードし、冗長ワード線８−１’〜８−ｍ’のうちの、アドレスＡＤＤ（変更行アドレス）に応じた選択冗長ワード線８−ｉ’（ｉ’＝１’、２’、…、ｍ’）を駆動する。ｎ個のセンスアンプ部１０−１〜１０−ｎは、ワードドライバ１によりワード線が駆動されるときに、電位としてビット線電位をｎ本のビット線対（ビット線６−１〜６−ｎ、ビット線バー７−１〜７−ｎ）に供給し、そのビット線の電位をビット線電位に増幅させる。
【００５４】
メモリアクセス動作時において、データドライバ２は、ＣＰＵからのアドレスＡＤＤ（列アドレス）を入力する。データドライバ２は、そのアドレスＡＤＤ（列アドレス）をデコードし、ｎ本のカラムセレクト線のうちの、アドレスＡＤＤ（列アドレス）に応じた第ｊ（ｊ＝１、２、…、ｎ）カラムセレクト線を駆動する。第ｊカラムセレクト線が駆動されることにより、ｎ個のセンスアンプ部１０−１〜１０−ｎのうちの選択センスアンプ部１０−ｊと、ｎ本のビット線対（ビット線６−１〜６−ｎ、ビット線バー７−１〜７−ｎ）のうちの選択ビット線対（選択ビット線６−ｊ、選択ビット線バー７−ｊ）とが選択される。選択センスアンプ部１０−ｊは、選択ワード線８−ｉと選択ビット線対（選択ビット線６−ｊあるいは選択ビット線バー７−ｊ）とに接続されたメモリセル４に対してメモリアクセスを行う。又は、選択センスアンプ部１０−ｊは、選択冗長ワード線８−ｉ’と選択ビット線対（選択ビット線６−ｊあるいは選択ビット線バー７−ｊ）とに接続された冗長メモリセル５に対してメモリアクセスを行う。
【００５５】
メモリアクセス動作時としてライト動作時にデータドライバ２により第ｊカラムセレクト線が駆動されているとき、選択センスアンプ部１０−ｊは、コンピュータの内部回路（図示しない）からのデータを書込データとして選択ビット線対（選択ビット線６−ｊ、選択ビット線バー７−ｊ）に出力する。上記の判定の結果が一致していない場合、選択ワード線８−ｉと選択ビット線対（選択ビット線６−ｊあるいは選択ビット線バー７−ｊ）とに接続されたメモリセル４には書込データが書き込まれる。一方、上記の判定の結果が一致している場合、選択冗長ワード線８−ｉ’と選択ビット線対（選択ビット線６−ｊあるいは選択ビット線バー７−ｊ）とに接続された冗長メモリセル５には書込データが書き込まれる。
【００５６】
メモリアクセス動作時としてリード動作時にデータドライバ２により第ｊカラムセレクト線が駆動されているときに、上記の判定の結果が一致していない場合、選択ワード線８−ｉと選択ビット線対（選択ビット線６−ｊあるいは選択ビット線バー７−ｊ）とに接続されたメモリセル４からデータが読み出され、読出データとしてセンスアンプ部１０−ｊを介してコンピュータの内部回路（図示しない）に出力される。一方、上記の判定の結果が一致している場合、選択冗長ワード線８−ｉ’と選択ビット線対（選択ビット線６−ｊあるいは選択ビット線バー７−ｊ）とに接続された冗長メモリセル５からデータが読み出され、読出データとしてセンスアンプ部１０−ｊを介してコンピュータの内部回路（図示しない）に出力される。
【００５７】
図５は、ｎ個のセンスアンプ部１０−１〜１０−ｎの構成を示している。センスアンプ部１０−１〜１０−ｎは、トランジスタＢＬＥＱＴｒと、ゲート電極２１と、ビット線電位供給線２２とを具備している。トランジスタＢＬＥＱＴｒは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３を含んでいる。
【００５８】
センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ１は、それぞれ、ビット線６−１〜６−ｎとビット線電位供給線２２との間に接続されている。センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ２は、それぞれ、ビット線バー７−１〜７−ｎとビット線電位供給線２２との間に接続されている。センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ３は、それぞれ、ビット線６−１〜６−ｎと、ビット線バー７−１〜７−ｎとの間に接続されている。センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲートは、ゲート電極２１に接続されている。ゲート電極２１とビット線電位供給線２２は、メモリセルアレイ３に対して行方向に延び、センスアンプ部１０−１〜１０−ｎは、メモリセルアレイ３に対して行方向に１番目から最終番目までこの順に接続されている。ビット線電位供給線２２には、上記のビット線電位としてビット線電位ＶＢＬＰが供給されている。
【００５９】
ワードドライバ１によりワード線（選択ワード線８−ｉあるいは選択冗長ワード線８−ｉ’）が駆動されていないときに、ゲート電極２１にプリチャージ信号ＢＬＥＱｓｉｇが供給される。即ち、プリチャージ信号ＢＬＥＱｓｉｇの信号レベルがアクティブ状態である（図７参照）。このとき、センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ１は、それぞれ、オンし、ビット線６−１〜６−ｎにビット線電位ＶＢＬＰを供給する。センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ２は、それぞれ、オンし、ビット線バー７−１〜７−ｎにビット線電位ＶＢＬＰを供給する。センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ３は、それぞれ、オンし、ビット線６−１〜６−ｎの電位とビット線バー７−１〜７−ｎの電位とをイコライズする。
【００６０】
メモリアクセス動作時において、ワードドライバ１によりワード線が駆動されるときに、ゲート電極２１にプリチャージ信号ＢＬＥＱｓｉｇが供給されない。即ち、プリチャージ信号ＢＬＥＱｓｉｇの信号レベルがアクティブ状態からインアクティブ状態に遷移する（図７参照）。
【００６１】
メモリアクセス動作（データの書き込み、読み出し）が終了した場合、ワード線が駆動されず、ゲート電極２１にプリチャージ信号ＢＬＥＱｓｉｇが供給される。即ち、プリチャージ信号ＢＬＥＱｓｉｇの信号レベルがインアクティブ状態からアクティブ状態に遷移する（図７参照）。
【００６２】
図６は、ｎ個のセンスアンプ部１０−１〜１０−ｎの構成を示す平面図である。ただし、層間絶縁膜、上位配線を省略している。センスアンプ部１０−１〜１０−ｎのうちの奇数番目のセンスアンプ部１０−１、１０−３、…、１０−（ｎ−１）のゲート電極２１（図６の細斜線参照）と、偶数番目のセンスアンプ部１０−２、１０−４、…、１０−ｎのゲート電極２１（図６の細斜線参照）との結合部分であるゲート電極部分２１’の形状は、リング状である。リング状としては、丸形、多角形（三角形、四角形、…）の形状が例示される。本実施形態では多角形として八角形が図示されている。センスアンプ部１０−１〜１０−ｎのゲート電極２１は、上記のリング状のゲート電極部分２１’（以下、リング状ゲート電極部分２１’と称する）と、それ以外の行方向ゲート電極部分２１”とを含んでいる。
【００６３】
センスアンプ部１０−１〜１０−ｎは、更に、第１ビット線接続活性領域３１と、第２ビット線接続活性領域３２と、コンタクト領域３３と、第１ビット線用コンタクト４１（図６の太斜線参照）と、第２ビット線用コンタクト４２（図６の太斜線参照）と、ビット線電位供給コンタクト４３（図６の太斜線参照）とを具備している。
【００６４】
センスアンプ部１０−１〜１０−ｎの第１ビット線用コンタクト４１は、それぞれ、その第１ビット線接続活性領域３１上に形成され、ビット線６−１〜６−ｎに接続されている。センスアンプ部１０−１〜１０−ｎの第２ビット線用コンタクト４２は、それぞれ、その第２ビット線接続活性領域３２上に形成され、ビット線バー７−１〜７−ｎに接続されている。センスアンプ部１０−１〜１０−ｎのビット線電位供給コンタクト４３は、それぞれ、そのコンタクト領域３３に設けられ、ビット線電位供給線２２に接続されている。
【００６５】
センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ１は、それぞれ、その第１ビット線接続活性領域３１とコンタクト領域３３との間に設けられ、そのゲートがリング状ゲート電極部分２１’に接続されている。センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ２は、それぞれ、その第２ビット線接続活性領域３２とコンタクト領域３３との間に設けられ、そのゲートがリング状ゲート電極部分２１’に接続されている。センスアンプ部１０−１〜１０−ｎのトランジスタＴｒ３は、それぞれ、その第１ビット線接続活性領域３１と第２ビット線接続活性領域３２との間に設けられ、そのゲートが行方向ゲート電極部分２１”に接続されている。また、コンタクト領域３３は、奇数番目のセンスアンプ部１０−１、１０−３、…、１０−（ｎ−１）と、偶数番目のセンスアンプ部１０−２、１０−４、…、１０−ｎとに共有され、リング状ゲート電極部分２１’に囲まれている。
【００６６】
ここで、センスアンプ部１０−１及び１０−２のサイズについて考える。
【００６７】
センスアンプ部１０−１及び１０−２の行方向の長さをＸとする。長さＸは、センスアンプ部１０−１の行方向の長さＸ１と、センスアンプ部１０−２の行方向の長さＸ２と、ビット線電位供給コンタクト４３の行方向の長さＸ３とを含んでいる。長さＸ１と長さＸ２とが同じであるものとする。
【００６８】
また、センスアンプ部１０−１（、１０−２）の列方向の長さをＹとする。長さＹは、長さＹ１と、長さＹ２と、長さＹ３とを含んでいる。長さＹ１は、第１ビット線接続活性領域３１のうちの、第１ビット線用コンタクト４１が配置される領域の列方向の長さを表している。長さＹ２は、行方向ゲート電極部分２１”の幅を表している。長さＹ３は、第２ビット線接続活性領域３２のうちの、第２ビット線用コンタクト４２が配置される領域の列方向の長さを表している。
【００６９】
また、センスアンプ部１０−１（、１０−２）の列方向の長さをＹとしたとき、長さＹは、リング状ゲート電極部分２１’の列方向の長さＹ’と、それ以外の長さとを含んでいる。
【００７０】
［効果］
本発明の半導体記憶装置では、例えば列方向において以下の理由により、センスアンプ回路１０のサイズを低減することができる。
【００７１】
まず、トランジスタＴｒ３が行方向ゲート電極部分２１”に配置されている。このため、前述の長さＹ１０２−１と長さＹ１０２−２とが不要になる。
【００７２】
また、トランジスタＴｒ１、Ｔｒ２がリング状ゲート電極部分２１’に配置されている。このため、上記の第１ビット線接続活性領域３１、第２ビット線接続活性領域３２を有効に利用することができる。
【００７３】
また、トランジスタＴｒ１、Ｔｒ２がリング状ゲート電極部分２１’に配置されている分、第１ビット線用コンタクト４１、第２ビット線用コンタクト４２をそれぞれ上記の第１ビット線接続活性領域３１、第２ビット線接続活性領域３２に配置することができる。このため、前述の長さＹ１０１が不要になる。
【００７４】
また、トランジスタＴｒ１、Ｔｒ２がリング状ゲート電極部分２１’に配置されている分、ビット線電位供給コンタクト４３を上記のコンタクト領域３３に配置することができる。上述のように、コンタクト領域３３は、リング状ゲート電極部分２１’に囲まれている。このため、前述の長さＹ１０４が不要になる。
【００７５】
上記の長さＸが前述の長さＸ１００と同じであり、上記の長さＹが長さＹ’とほぼ同じであり、長さＹ’が前述の長さＹ１０２及びＹ１０３とほぼ同じであると仮定した場合、本発明の半導体記憶装置では、従来の半導体記憶装置に比べて、前述の長さＹ１０１及びＹ１０４の分だけサイズが低減される。
【００７６】
このように、本発明の半導体記憶装置によれば、センスアンプ回路のサイズを低減することができる。
【００７７】
なお、ビット線の配置に関しては、ビット線６−１〜６−ｎとビット線バー７−１〜７−ｎとが入れ替わっても適用可能である。また、第１ビット線用コンタクト４１、第２ビット線用コンタクト４２については、上層の配線の接続の容易さにより、同一拡散上で動かしても適用可能である。
【図面の簡単な説明】
【００７８】
【図１】図１は、従来の半導体記憶装置（ＤＲＡＭ）の構成を示している。
【図２】図２は、図１のｎ個のセンスアンプ部１１０−１〜１１０−ｎの構成を示している。
【図３】図３は、図１のｎ個のセンスアンプ部１１０−１〜１１０−ｎの構成を示す平面図である。
【図４】図４は、本発明の半導体記憶装置（ＤＲＡＭ）の構成を示している。
【図５】図５は、図４のｎ個のセンスアンプ部１０−１〜１０−ｎの構成を示している。
【図６】図６は、図４のｎ個のセンスアンプ部１０−１〜１０−ｎの構成を示す平面図である。
【図７】図７は、ワード線に供給される信号とプリチャージ信号ＢＬＥＱｓｉｇとの関係を示す図である。
【符号の説明】
【００７９】
１    ワードドライバ、
２    データドライバ、
３    メモリセルアレイ、
４    メモリセル、
５    冗長メモリセル、
６−１〜６−ｎ    ビット線、
７−１〜７−ｎ    ビット線バー、
８−１〜８−ｍ    ワード線、
８−１’〜８−ｍ’    冗長ワード線、
９    アドレス置換登録部、
１０    センスアンプ回路、
１０−１〜１０−ｎ    センスアンプ部、
２１    ゲート電極、
２１’    リング状ゲート電極部分、
２２    ビット線電位供給線、
３１    第１ビット線接続活性領域、
３２    第２ビット線接続活性領域、
３３    コンタクト領域、
４１    第１ビット線用コンタクト、
４２    第２ビット線用コンタクト、
４３    ビット線電位供給コンタクト、
ＢＬＥＱＴｒ    トランジスタ、
Ｔｒ１、Ｔｒ２、Ｔｒ３    トランジスタ、
ＶＢＬＰ    ビット線電位、
ＢＬＥＱｓｉｇ    プリチャージ信号、
１０１    ワードドライバ、
１０２    データドライバ、
１０３    メモリセルアレイ、
１０４    メモリセル、
１０６−１〜１０６−ｎ    ビット線、
１０７−１〜１０７−ｎ    ビット線バー、
１０８−１〜１０８−ｍ    ワード線、
１１０    センスアンプ回路、
１１０−１〜１１０−ｎ    センスアンプ部、
１２１    ゲート電極、
１２２    ビット線電位供給線、
１３１    第１ビット線接続活性領域、
１３２    第２ビット線接続活性領域、
１３３    コンタクト領域、
１４１    第１ビット線用コンタクト、
１４２    第２ビット線用コンタクト、
１４３    ビット線電位供給コンタクト、
ＢＬＥＱＴｒ１００    トランジスタ、
Ｔｒ１０１、Ｔｒ１０２、Ｔｒ１０３    トランジスタ、
【図１】
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【図２】
2008171928.tif 000004
【図３】
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【図４】
2008171928.tif 000006
【図５】
2008171928.tif 000007
【図６】
2008171928.tif 000008
【図７】
2008171928.tif 000009