(57)【要約】【課題】昇圧電圧に到達するまでの時間を短縮させることが可能な昇圧回路およびＩＣカードを提供する。【解決手段】ＩＣカードに搭載する不揮発性メモリ（ＥＥＰＲＯＭ）１２９において、昇圧部と出力負荷の間にＰＭＯＳトランジスタＰＴ４１を配置し、出力負荷充電時以外はＯＦＦする制御を高圧スイッチ回路２４０で行い、不揮発性メモリ１２９に配置される昇圧回路は、電流能力の低い第１の昇圧部２１０と電流能力の高い第２の昇圧部２２０を含み、電流供給能力の低い昇圧部２１０は常に動作し、消去及び書込命令が起動されていない期間にＰＭＯＳトランジスタＰＴ４１までの負荷および電流供給能力の高い昇圧部２２０の容量負荷Ｃ５１を高電圧に充電する。【選択図】図９
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【特許請求の範囲】
【請求項１】
電源電圧が供給されると、クロックに応答して第１の出力ノードの電圧を電源電圧より高い電圧に昇圧する第１の昇圧部と、
昇圧すべきモードに応じた信号がアクティブのときのみ、クロックに応答して第２の出力ノードの電圧を昇圧する第２の昇圧部と、
上記第１の出力ノードと上記第２の出力ノードが接続されて形成された電圧供給ノードと、
出力端子と、
上記電圧供給ノードと上記出力端子とを制御端子の電圧に応じて接続する第１のスイッチと、
容量負荷と、
上記電圧供給ノードと上記容量負荷とを制御端子の電圧に応じて接続する第２のスイッチと、
上記昇圧すべきモードに応じた信号がアクティブになる前に上記第２のスイッチを導通させて上記容量負荷を上記第１の昇圧部により上記容量負荷を充電し、上記昇圧すべきモードに応じた信号がアクティブになると、上記第１のスイッチを導通させて上記容量負荷で出力負荷を充電した後、上記第２のスイッチを非導通状態として容量負荷を切り離し、上記昇圧すべきモードに応じた信号がアクティブになってから所定時間経過後、上記第２の昇圧部の昇圧動作を停止させ、上記第１のスイッチを非導通状態として出力負荷を切り離して当該出力負荷を放電させ、かつ、上記第２のスイッチを導通させて上記容量負荷を充電する制御回路と、
を有する昇圧回路。
【請求項２】
上記第２の昇圧部の電流供給能力は、上記第１の昇圧部の電流供給能力より高く設定されている
請求項１記載の昇圧回路。
【請求項３】
上記第１の昇圧部および上記第２の昇圧部は、少なくとも一つの昇圧ノードと、上記電源電圧の供給ラインと当該昇圧ノード間に接続され制御端子に供給される電圧値に応じて上記電源電圧の供給ラインと当該昇圧ノード間の導通状態が制御される少なくとも一つのプリチャージ用トランジスタと、を含む
請求項１または２記載の昇圧回路。
【請求項４】
上記第１の昇圧部は、
少なくとも一つの昇圧ノードと、上記電源電圧の供給ラインと当該昇圧ノード間に接続され制御端子に供給される電圧値に応じて上記電源電圧の供給ラインと当該昇圧ノード間の導通状態が制御される少なくとも一つのプリチャージ用トランジスタと、を含み、
上記第２の昇圧部は、
少なくとも一つの昇圧ノードと、上記第１の昇圧部の電圧出力ラインと当該昇圧ノード間に接続され、かつ制御端子が当該第１の昇圧部の電圧出力ラインに接続され、当該制御端子に供給される電圧値に応じて上記電圧出力ラインと当該昇圧ノード間の導通状態が制御される少なくとも一つのプリチャージ用トランジスタと、を含む
請求項１または２記載の昇圧回路。
【請求項５】
上記制御回路は、上記電圧供給ノードの電圧が所望の昇圧電圧に達すると上記クロックの上記第１の昇圧部、第２の昇圧部への入力を停止する電圧制御回路を含む
請求項１から４のいずれか一に記載の昇圧回路。
【請求項６】
上記第１のスイッチおよび第２のスイッチは制御端子に供給される電圧値に応じて導通状態が制御される、導電型から異なるトランジスタにより形成され、
上記制御回路は、
上記第１のスイッチの制御端子に接続された第１の制御ノードを有し、第１の制御信号がアクティブのときにクロック信号に応答して上記第１の制御ノードの電位をポンピングして上昇させて上記第１のスイッチトランジスタの導通状態を制御する高圧スイッチ回路と、
上記第２のスイッチの制御端子に接続された第２の制御ノードを有し、第２の制御信号がアクティブのときにクロック信号に応答して上記第２の制御ノードの電位をポンピングして上昇させて上記第２のスイッチトランジスの導通状態を制御する容量制御回路と、を含む
請求項１から５のいずれか一に記載の昇圧回路。
【請求項７】
上記出力端子の状態を処理モードに応じた状態に制御し、処理モードに応じた電圧を供給対象に出力する出力部を有する
請求項１から６のいずれか一に記載の昇圧回路。
【請求項８】
外部からの電力に基づいて動作するＩＣカードであって、
定電圧より高い電圧で動作する昇圧モードを含む回路、を少なくとも有し、
上記昇圧モードを含む回路は、昇圧回路を含み、
上記昇圧回路は、
電源電圧が供給されると、クロックに応答して第１の出力ノードの電圧を電源電圧より高い電圧に昇圧する第１の昇圧部と、
昇圧すべきモードに応じた信号がアクティブのときのみ、クロックに応答して第２の出力ノードの電圧を昇圧する第２の昇圧部と、
上記第１の出力ノードと上記第２の出力ノードが接続されて形成された電圧供給ノードと、
出力端子と、
上記電圧供給ノードと上記出力端子とを制御端子の電圧に応じて接続する第１のスイッチと、
容量負荷と、
上記電圧供給ノードと上記容量負荷とを制御端子の電圧に応じて接続する第２のスイッチと、
上記昇圧すべきモードに応じた信号がアクティブになる前に上記第２のスイッチを導通させて上記容量負荷を上記第１の昇圧部により上記容量負荷を充電し、上記昇圧すべきモードに応じた信号がアクティブになると、上記第１のスイッチを導通させて上記容量負荷で出力負荷を充電した後、上記第２のスイッチを非導通状態として容量負荷を切り離し、上記昇圧すべきモードに応じた信号がアクティブになってから所定時間経過後、上記第２の昇圧部の昇圧動作を停止させ、上記第１のスイッチを非導通状態として出力負荷を切り離して当該出力負荷を放電させ、かつ、上記第２のスイッチを導通させて上記容量負荷を充電する制御回路と、を有する
ＩＣカード。
【請求項９】
上記昇圧モードを含む回路は、不揮発性メモリであり、上記昇圧モードはデータの書き換えまたは／および消去動作である
請求項８記載のＩＣカード。
【請求項１０】
上記第２の昇圧部の電流供給能力は、上記第１の昇圧部の電流供給能力より高く設定されている
請求項８または９記載のＩＣカード。
【請求項１１】
上記第１の昇圧部および上記第２の昇圧部は、少なくとも一つの昇圧ノードと、上記電源電圧の供給ラインと当該昇圧ノード間に接続され制御端子に供給される電圧値に応じて上記電源電圧の供給ラインと当該昇圧ノード間の導通状態が制御される少なくとも一つのプリチャージ用トランジスタと、を含む
請求項８から１０のいずれか一に記載のＩＣカード。
【請求項１２】
上記第１の昇圧部は、
少なくとも一つの昇圧ノードと、上記電源電圧の供給ラインと当該昇圧ノード間に接続され制御端子に供給される電圧値に応じて上記電源電圧の供給ラインと当該昇圧ノード間の導通状態が制御される少なくとも一つのプリチャージ用トランジスタと、を含み、
上記第２の昇圧部は、
少なくとも一つの昇圧ノードと、上記第１の昇圧部の電圧出力ラインと当該昇圧ノード間に接続され、かつ制御端子が当該第１の昇圧部の電圧出力ラインに接続され、当該制御端子に供給される電圧値に応じて上記電圧出力ラインと当該昇圧ノード間の導通状態が制御される少なくとも一つのプリチャージ用トランジスタと、を含む
請求項８から１０のいずれか一に記載のＩＣカード。
【請求項１３】
上記制御回路は、上記電圧供給ノードの電圧が所望の昇圧電圧に達すると上記クロックの上記第１の昇圧部、第２の昇圧部への入力を停止する電圧制御回路を含む
請求項８から１２のいずれか一に記載のＩＣカード。
【請求項１４】
上記第１のスイッチおよび第２のスイッチは制御端子に供給される電圧値に応じて導通状態が制御される、導電型から異なるトランジスタにより形成され、
上記制御回路は、
上記第１のスイッチの制御端子に接続された第１の制御ノードを有し、第１の制御信号がアクティブのときにクロック信号に応答して上記第１の制御ノードの電位をポンピングして上昇させて上記第１のスイッチトランジスタの導通状態を制御する高圧スイッチ回路と、
上記第２のスイッチの制御端子に接続された第２の制御ノードを有し、第２の制御信号がアクティブのときにクロック信号に応答して上記第２の制御ノードの電位をポンピングして上昇させて上記第２のスイッチトランジスの導通状態を制御する容量制御回路と、を含む
請求項８から１３のいずれか一に記載のＩＣカード。
【請求項１５】
上記出力端子の状態を処理モードに応じた状態に制御し、処理モードに応じた電圧を供給対象に出力する出力部を有する
請求項８から１４のいずれか一に記載のＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンテナから発生された電力で動作する非接触型ＩＣカード等の電子デバイスに適用可能な昇圧回路およびそれを搭載したＩＣカードに関するものである。
【背景技術】
【０００２】
近年、駅の改札や電子マネー用途、磁気カードの置換用途としてＩＣカードが普及してきている。ＩＣカードは、大きく分けて、カード面にホストとの接触用の接点を持つ接触式のカードと、接点を持たない非接触式のカードに分けられる。
【０００３】
非接触式のＩＣカードは、内部に配置されたアンテナを介して微弱電磁波でホストと通信して必要な情報のやり取りを行うため、パスケースや財布から取出さないでも処理が行え、使い勝手は良い。
この処理におけるＩＣカード内での動作は、アンテナで微弱な電磁波を受けてそれを電圧に変換してホストからの信号を取出すと共に、その電圧を用いてＩＣカード内のＬＳＩを動作させて必要な処理を行う。このため、この構成のＬＳＩでは使用できる電力に上限がある。
【０００４】
一方で、ＩＣカードはお金や機密情報等、ホストとやり取りするための機密情報をＬＳＩ内の不揮発性メモリに保持していて、これを狙う攻撃者からの攻撃にさらされる危険性が存在する。
【０００５】
攻撃方法の１つとして、電圧を仕様の範囲外に設定して誤動作を発生させて、その出力値を解析して機密情報を取出す攻撃がある。ＩＣカード内で発生する電力は、微弱な電磁波を発生するホストとＩＣカードの距離の２乗に反比例するため、内部発生する電圧が仕様の下限以下になる位置にＩＣカードを設定（配置）すれば、ＣＰＵ動作やメモリの読み出し・書き換え動作において誤動作が発生する可能性がある。これは、通常使用時にも発生しうる。
【０００６】
非接触のＩＣカードの使用に際しては、ＩＣカードを微弱な電磁波の発生源に（１）近づける（２）保持する（３）遠ざける。という動作が必ずあり、（３）の遠ざける動作において、ＩＣカード内ではアンテナから発生する電圧が低下していき、ついにはＬＳＩの動作保証電圧以下に低下し、この時ＬＳＩが動作中の場合、誤動作を発生する。
【０００７】
これに対処するため、通常は、ＩＣ内で電源電圧が仕様の範囲外になるとそれを検知してＣＰＵに対してリセット要求を発生させる異常電圧検知回路（耐タンパー回路）を搭載している。この回路は、絶えず動作しているため、回路設計時には、電源電圧が検知電圧より低下しないように制御する必要がある。
【０００８】
一方で、駅の改札等に使われる交通系の非接触式のＩＣカードでは、改札での人の流れをスムースにする観点から、一回の処理に要する時間に上限が設定されている。
一連の処理において、長い処理時間を要するものに、不揮発性メモリのデータ書き換えがある。不揮発性メモリはその書き換えに高電圧（数ボルト〜２０ボルト）を必要とし、その電圧は昇圧回路を用いて電源電圧から発生させる。
データの書き換えには、たとえばＦＮトンネリングという物理現象を用いるが、この現象は昇圧回路の出力が所定の電圧に達しないと書き換え動作は起こらないため、所望の電圧への到達時間の短縮が書き換え時間の短縮につながる。
【０００９】
昇圧時間短縮のために昇圧回路へ供給するクロック周波数を上げる方法がある。しかし、この場合、昇圧回路での消費電流が増加し、それに伴って電源電圧が低下して電源電圧の仕様以下になると異常電圧検知回路が動作してシステムリセットが起動されるおそれがある。
【００１０】
図１は、リモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【００１１】
このＩＣカード１は、図１に示すように、アンテナ２およびＬＳＩ３により形成される。ＬＳＩ３には、整流回路４、平滑キャパシタ５、基準電圧発生回路６、定電圧化回路７、保持キャパシタ８、異常電圧検知回路（耐タンパー回路）９、ＣＰＵ１０、ロジック回路１１、不揮発性メモリ（ＥＥＰＲＯＭ）１２、マスクＲＯＭ１３、ＳＲＡＭ１４、および通信回路１５が集積化されている。
【００１２】
ＬＳＩ３にアンテナ２が接続された状態でＩＣカード１に封入され、これをホストの微弱な電磁波の発生源に近づけた時、微弱な電磁波をアンテナ２で受けて、たとえば図２（Ａ）に示すように、これを電圧に変換し、この電圧は通信回路１５を通して通信データおよびクロック信号が取出されてＣＰＵ１０およびロジック回路１１に供給されて必要な処理を実行する。
同時にこの電圧は、図２（Ｂ）に示すように、たとえばダイオードで構成された整流回路４で整流された後、図２（Ｃ）に示すように、キャパシタ５により平滑化され、図２（Ｄ）に示すように、定電圧化回路で一定の電圧値“Ｖｃｃ”に制御して、ＣＰＵ１０やロジック回路１１およびメモリ回路(不揮発性メモリ１２、マスクＲＯＭ１３，ＳＲＡＭ１４)の電源線１６に供給される。
定電圧化回路７では、電源線１６の電圧が常にＶｃｃになる様に制御しているが、電力の元はアンテナで変換された電圧であるため、使用できる電力に上限があり、動作電流がある値を超えると電源電圧は低下し始め、これが異常電圧検知回路９に感知されるレベルまで下がるとシステムリセットが起動される。
したがって、電源線１６につながる回路ブロックは、その合計の消費電力がアンテナの起電力から算出される設定値を超えないように制御する必要がある。
【００１３】
このＩＣカードの動作において、その消費電力が大きくなおかつ処理時間の長いものに、不揮発性メモリのデータ書き換えがある。
たとえば不揮発性メモリとして図３に示す構造のＥＥＰＲＯＭ（たとえば特許文献１参照）を用いる場合を考える。
図３のＥＥＰＲＯＭ２０は、メモリセル２１、ドレイン側選択トランジスタ２２、ソース側選択トランジスタ２３を有する。
このＥＥＰＲＯＭは、消去・書込動作はＮＡＮＤフラッシュメモリと同じオペレーションで動作し、異なる点は、選択トランジスタ２２，２３で挟まれた間に配置されるセルが複数個の直列接続されているセルではなく、１個のセル２１である点である。
【００１４】
セルが１個であるため、通常のＮＡＮＤフラッシュメモリに比べて読み出し時のセル電流が大きく、高速な読み出しが実現できるという特徴があり、なおかつ、ＮＡＮＤフラッシュメモリと同じプロセス技術が用いられているため、消去・書込動作および信頼性の点で同じ利点を持つという特徴がある。
【００１５】
このＥＥＰＲＯＭの各動作時の各ノードへの印加電圧の例を図４に示す。
図４において、ＶBLは選択トランジスタ２２のドレインが接続されるビット線ＢＬの電圧を、ＶＤＳＧは選択トランジスタ２２のゲート電極ＤＳＧが接続されるドレイン側選択ゲート線ＤＳＧＬの電圧を、ＶＷＬはセル２１のコントロールゲートＣＧが接続されるワード線ＷＬの電圧を、ＶＳＳＧは選択トランジスタ２３のゲート電極ＳＳＧが接続されるソース側選択ゲート線ＳＳＧＬの電圧を、ＶSLは選択トランジスタ２３のソースが接続されるソース線ＳＬの電圧を、Ｖpwellはメモリウェル２４のｐウェルに印加される電圧をそれぞれ示している。
【００１６】
図５は、図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【００１７】
図５の不揮発性メモリ３０（図１の不揮発性メモリ１２に相当）は、シーケンスコントローラ(Sequence Controller)３１、昇圧回路３３、ウェルコントロール回路３４、メモリアレイ３５、アドレスバッファ３６、プリデコーダ３７Ｒ，３７Ｃ、ロウデコーダ(Row Decoder)３８、並びに、センスアンプＳＡおよびデータラッチ３９を有する。
【００１８】
ＩＣカード１が微弱な電磁波の発生源に近づけられた時、アンテナ２からの起電力によってＶｃｃ系の電源線に電圧が供給され、動作保証電圧以上になったとき、ＣＰＵ１０は初期化され、その後一連の動作を行う。
そしてＣＰＵ１０より消去または書込命令が発せられたとき、不揮発性メモリ３０においては、それをシーケンシャルコントローラ３１で受けて、各回路ブロックに対して必要な制御を行う。
昇圧回路３３は、シーケンシャルコントローラ３１がイレーズライトイネーブル（ＥＷ：Erase Write Enable)信号をハイレベルに設定したときにクロックＣＬＫが供給されて昇圧動作が可能となる。
【００１９】
図６は、図５の昇圧回路の構成例を示す回路図である。
【００２０】
図６の昇圧回路３３は、昇圧ノードＮＤ０〜ＮＤｎ＋１、ゲートとドレインが接続されたｎチャネルＭＯＳ（以下、ＮＭＯＳという）トランジスタにより形成される電圧伝達用トランジスタＴ１−０〜Ｔ１−ｎ、ＮＭＯＳトランジスタにより形成されるプリチャージ用トランジスタＴ２−０〜Ｔ２−ｎ＋１、ＮＭＯＳトランジスタＴ３〜Ｔ５、ポンピング用キャパシタＣ１−０〜Ｃ１−ｎ、保持用キャパシタＣ２、３入力ＡＮＤゲートＡＤ１、インバータＩＮＶ１〜ＩＮＶ３、抵抗素子Ｒ１，Ｒ２、および比較器ＣＯＭＰ１を有している。
【００２１】
このような構成を有する不揮発性メモリ３０（１２）において、ＣＰＵ１０から消去または書込命令が起動された場合、シーケンスコントローラ３１によりＥＷ(Erase Write Enable)信号がハイレベルに設定され、昇圧回路３３にクロックＣＬＫが供給されて昇圧動作が開始される。
昇圧電圧Ｖｐｐは、ロウデコーダ３８およびウェルコントロール回路３４に供給され、書き込み時にはロウデコーダ３８により選択されたワード線に昇圧電圧Ｖｐｐが供給され、消去時にはウェルコントロール回路３４からメモリアレイ３５のウェル３５ａに昇圧電圧Ｖｐｐが供給される。
昇圧電圧Ｖｐｐは、抵抗素子Ｒ１と抵抗素子Ｒ２で抵抗分割された電圧と基準電圧発生回路６からの電圧Ｖｒｅｆを比較回路ＣＯＭＰ１で比較し、その比較結果によってクロックがON/OFFされる制御が行われて所望の電圧に保持される。
【００２２】
不揮発性メモリ３０においては、その一連の動作が終了した後は、負荷の充電電荷を放電する。次に、消去または書込命令が起動された時は、負荷は初期状態から充電されるため、再び所定の時間及び動作電流が必要となる。
【特許文献１】特開２０００−１４９５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
ところで、ＩＣカードに要求される動作は、所定の動作を所定の時間内に実行することである。すなわち、１回のＩＣカード動作で所定の時間内に所定回数のＥＥＰＲＯＭデータの書き換えは必ず行われる。
【００２４】
しかしながら、上述した技術では、一連の動作が終了した後は、負荷の充電電荷を放電し、次に、消去または書込命令が起動された時は、負荷は初期状態から充電されるため、再び所定の時間及び動作電流が必要となることから、消去・書込電圧に到達するまでの時間の短縮には限界がある。
【００２５】
本発明の目的は、チャージポンプ回路の段数を減らすことによって昇圧回路の面積を削減し、なおかつ、昇圧動作時の消費電流を減少させ、同時に昇圧電圧に到達するまでの時間を短縮させることが可能な昇圧回路およびＩＣカードを提供することにある。
【課題を解決するための手段】
【００２６】
本発明の第１の観点は、電源電圧が供給されると、クロックに応答して第１の出力ノードの電圧を電源電圧より高い電圧に昇圧する第１の昇圧部と、昇圧すべきモードに応じた信号がアクティブのときのみ、クロックに応答して第２の出力ノードの電圧を昇圧する第２の昇圧部と、上記第１の出力ノードと上記第２の出力ノードが接続されて形成された電圧供給ノードと、出力端子と、上記電圧供給ノードと上記出力端子とを制御端子の電圧に応じて接続する第１のスイッチと、容量負荷と、上記電圧供給ノードと上記容量負荷とを制御端子の電圧に応じて接続する第２のスイッチと、上記昇圧すべきモードに応じた信号がアクティブになる前に上記第２のスイッチを導通させて上記容量負荷を上記第１の昇圧部により上記容量負荷を充電し、上記昇圧すべきモードに応じた信号がアクティブになると、上記第１のスイッチを導通させて上記容量負荷で出力負荷を充電した後、上記第２のスイッチを非導通状態として容量負荷を切り離し、上記昇圧すべきモードに応じた信号がアクティブになってから所定時間経過後、上記第２の昇圧部の昇圧動作を停止させ、上記第１のスイッチを非導通状態として出力負荷を切り離して当該出力負荷を放電させ、かつ、上記第２のスイッチを導通させて上記容量負荷を充電する制御回路と、を有する。
【００２７】
本発明の第２の観点は、外部からの電力に基づいて動作するＩＣカードであって、定電圧より高い電圧で動作する昇圧モードを含む回路、を少なくとも有し、上記昇圧モードを含む回路は、昇圧回路を含み、上記昇圧回路は、電源電圧が供給されると、クロックに応答して第１の出力ノードの電圧を電源電圧より高い電圧に昇圧する第１の昇圧部と、昇圧すべきモードに応じた信号がアクティブのときのみ、クロックに応答して第２の出力ノードの電圧を昇圧する第２の昇圧部と、上記第１の出力ノードと上記第２の出力ノードが接続されて形成された電圧供給ノードと、出力端子と、上記電圧供給ノードと上記出力端子とを制御端子の電圧に応じて接続する第１のスイッチと、容量負荷と、上記電圧供給ノードと上記容量負荷とを制御端子の電圧に応じて接続する第２のスイッチと、上記昇圧すべきモードに応じた信号がアクティブになる前に上記第２のスイッチを導通させて上記容量負荷を上記第１の昇圧部により上記容量負荷を充電し、上記昇圧すべきモードに応じた信号がアクティブになると、上記第１のスイッチを導通させて上記容量負荷で出力負荷を充電した後、上記第２のスイッチを非導通状態として容量負荷を切り離し、上記昇圧すべきモードに応じた信号がアクティブになってから所定時間経過後、上記第２の昇圧部の昇圧動作を停止させ、上記第１のスイッチを非導通状態として出力負荷を切り離して当該出力負荷を放電させ、かつ、上記第２のスイッチを導通させて上記容量負荷を充電する制御回路と、を有する。
【発明の効果】
【００２８】
本発明によれば、消去・書込命令起動後、不揮発性メモリで消去または書込動作に必要な高電圧が供給されるまでの時間を短縮することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３０】
＜第１実施形態＞
図７は、本発明の第１の実施形態に係るリモート動作の非接触型ＩＣカードに使われるＬＳＩの構成例を示す図である。
【００３１】
このＩＣカード(電子デバイス)１００は、図７に示すように、アンテナ１１０およびＬＳＩ(集積回路)１２０により形成される。ＬＳＩ１２０には、整流回路１２１、平滑キャパシタ１２２、基準電圧発生回路１２３、定電圧化回路１２４、保持キャパシタ１２５、異常電圧検知回路（耐タンパー回路）１２６、ＣＰＵ１２７、ロジック回路１２８、不揮発性メモリ（ＥＥＰＲＯＭ）１２９、マスクＲＯＭ１３０、ＳＲＡＭ１３１、および通信回路１３２が集積化されている。
【００３２】
本実施形態のＩＣカード１００は、内部アンテナから発生させた電力で動作するＩＣカードに搭載する不揮発性メモリ（ＥＥＰＲＯＭ）１２９において、昇圧回路と出力負荷の間に第１のスイッチトランジスタとしてのｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタを配置し、出力負荷充電時以外はＯＦＦする制御を高圧スイッチ（ＳＷ）回路で行う。
そして、不揮発性メモリ１２９に配置される昇圧回路は、後述するように、電流供給能力の高い昇圧部と低い昇圧部で構成され、電流供給能力の低い昇圧部は常時に動作し、ＰＭＯＳトランジスタまでの負荷および電流能力の高い昇圧部の容量負荷としてのキャパシタを高電圧に充電し、出力負荷接続時の充電時間を短縮する構成を採用している。
【００３３】
ＬＳＩ１２０にアンテナ１１０が接続された状態でＩＣカード１００に封入され、これをホストの微弱な電磁波の発生源に近づけた時、微弱な電磁波をアンテナ１１０で受けて、たとえば図２（Ａ）に示すように、これを電圧に変換し、この電圧は通信回路１３２を通して通信データおよびクロック信号が取出されてＣＰＵ１２７およびロジック回路１２８に供給されて必要な処理を実行する。
同時にこの電圧は、図２（Ｂ）に示すように、たとえばダイオードで構成された整流回路１２１で整流された後、図２（Ｃ）に示すように、キャパシタ１２２により平滑化され、その出力電圧（Ｖｐ＿ｉｎ）は、図２（Ｄ）に示すように、定電圧化回路によってＶｃｃに定電圧化されてＣＰＵ１２７やロジック回路１２８およびメモリ回路(不揮発性メモリ１２９、マスクＲＯＭ１３０，ＳＲＡＭ１３１)の電源線１３３に供給される。
【００３４】
定電圧化回路１２４では、電源線１３３の電圧が常にＶｃｃになるように制御しているが、電力の元はアンテナ１１０で変換された電圧であるため、使用できる電力に上限があり、動作電流がある値を超えると電源電圧は低下し始め、これが異常電圧検知回路１２６に感知されるレベルまで下がるとシステムリセットが起動される。
したがって、電源線１３３につながる回路ブロックは、その合計の消費電力がアンテナの起電力から算出される設定値を超えないように制御する必要がある。
【００３５】
定電圧化回路１２４は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ１２４１、比較器１２４２、抵抗素子１２４３，１２４４を有する。
この定電圧化回路１２４においては、比較器１２４２の非反転入力（＋）に供給される基準電圧発生回路１２３による基準電圧Ｖｒｅｆと抵抗素子１２４３，１２４４で分圧された出力電圧を比較し、出力電圧Ｖｃｃが一定となるように、ＰＭＯＳトランジスタ１２４１のゲート電圧を制御している。
【００３６】
以下に、不揮発性メモリ１２９の全体構成および昇圧回路の具体的な構成について説明する。
【００３７】
図８は、図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【００３８】
図８の不揮発性メモリ２００（図７の不揮発性メモリ１２９に相当）は、シーケンスコントローラ(Sequence Controller)２０１、昇圧回路２０３、ウェルコントロール回路２０４、メモリアレイ２０５、アドレスバッファ２０６、プリデコーダ２０７Ｒ，２０７Ｃ、ロウデコーダ(Row Decoder)２０８、並びに、センスアンプＳＡおよびデータラッチ２０９を有する。
【００３９】
この不揮発性メモリ２００においては、ＣＰＵ１２７より命令が起動されたとき、それをシーケンシャルコントローラ２０１で受けて、各回路ブロックに対して必要な制御を行う。
そして、昇圧回路２０３は、定電圧化回路１２４により電源線１３３に供給された電圧Ｖｃｃが供給され、電圧シーケンシャルコントローラ２０１がＥＷ(Erase Write Enable)信号をハイレベルに設定したときにクロックＣＬＫが供給されて昇圧動作が可能となる。
【００４０】
以下に、不揮発性メモリ１２９に配置される昇圧回路について詳述する。
【００４１】
図９は、本第１の実施形態に係る昇圧回路の構成例を示す回路図である。
【００４２】
昇圧回路２０３は、図９に示すように、電流供給能力の低い第１の昇圧部２１０、電流供給能力の高い第２の昇圧部２２０、第１および第２の昇圧部２１０，２２０の昇圧動作を制御する電圧制御回路２３０、ＰＭＯＳトランジスタ（第１のスイッチトランジスタ）を含む高圧スイッチ（ＳＷ）回路２４０、キャパシタ（容量負荷）とＮＭＯＳトランジスタ（第２のスイッチトランジスタ）を含む容量制御回路２５０、および出力部２６０により構成されている。
【００４３】
第１の昇圧部２１０は、昇圧ノードＮＤ１０〜ＮＤ１ｎ＋１、ゲートとドレインが接続されたＮＭＯＳトランジスタにより形成される電圧伝達用トランジスタＴ１１−１０〜Ｔ１１−１ｎ、ＮＭＯＳトランジスタにより形成されるプリチャージ用トランジスタＴ１２−１０〜Ｔ１２−１ｎ、ポンピング用キャパシタＣ１１−１０〜Ｃ１１−１ｎ、およびインバータＩＮＶ１１〜ＩＮＶ１３を有している。
なお、ノードＮＤ１ｎ＋１は、第１の昇圧部２１０の第１の出力ノードを形成し、また、キャパシタにより直接的に昇圧されるノードではないが、トランジスタＴ１１−１ｎにより昇圧されたノードＮＤ１ｎの電圧が伝達されるノードであり、ここでは、昇圧ノードともしている。
【００４４】
第２の昇圧部２２０は、昇圧ノードＮＤ２０〜ＮＤ２ｎ＋１、ゲートとドレインが接続されたＮＭＯＳトランジスタにより形成される電圧伝達用トランジスタＴ１１−２０〜Ｔ１１−２ｎ、ＮＭＯＳトランジスタにより形成されるプリチャージ用トランジスタＴ１２−２０〜Ｔ１２−２ｎ、ポンピング用キャパシタＣ１１−２０〜Ｃ１１−２ｎ、およびインバータＩＮＶ２１〜ＩＮＶ２３を有している。
なお、ノードＮＤ２ｎ＋１は、第２の昇圧部２２０の第２の出力ノードを形成し、キャパシタにより直接的に昇圧されるノードではないが、トランジスタＴ１１−２ｎにより昇圧されたノードＮＤ２ｎの電圧が伝達されるノードであり、ここでは、昇圧ノードともしている。
【００４５】
第１の昇圧部２１０の出力ノードＮＤ１ｎ＋１と第２の昇圧部２２０の出力ノードＮＤ２ｎ＋１が接続され、その接続点により電圧供給ノードＮＶｃｐが形成されている。
【００４６】
電圧制御回路２３０は、２入力ＡＮＤゲートＡＤ３１、３入力ＡＮＤゲートＡＤ３２、抵抗素子Ｒ３１，Ｒ３２、および比較器ＣＯＭＰ３１を有している。
【００４７】
高圧スイッチ回路２４０は、ＰＭＯＳトランジスタＰＴ４１、ＮＭＯＳトランジスタＴ４１〜Ｔ４３、ポンピング用キャパシタＣ４１、昇圧ノードＮＤ４１，ＮＤ４２、および２入力ＡＮＤゲートＡＤ４１を有している。
なお、ノードＮＤ４２は第１の制御ノードとして機能し、また、キャパシタＣ４１により直接的に昇圧されるノードではないが、トランジスタＴ４３により昇圧されたノードＮＤ４１の電圧が伝達されるノードであり、ここでは、昇圧ノードともしている。
【００４８】
容量制御回路２５０は、ＮＭＯＳトランジスタＴ５１〜Ｔ５４、キャパシタＣ５１、ポンピング用キャパシタＣ５２、昇圧ノードＮＤ５１，ＮＤ５２、および２入力ＡＮＤゲートＡＤ５１を有している。
なお、ノードＮＤ５２は第２の制御ノードとして機能し、また、キャパシタＣ５１により直接的に昇圧されるノードではないが、トランジスタＴ５４により昇圧されたノードＮＤ５１の電圧が伝達されるノードであり、ここでは、昇圧ノードともしている。
【００４９】
出力部２６０は、ＮＭＯＳトランジスタＮＴ６１、およびＮＴ６２を有している。
【００５０】
第１の昇圧部２１０において、電圧伝達用トランジスタＴ１１−１０〜Ｔ１１−１ｎがノードＮＤ１０とＮＤ１ｎ＋１間に直列に接続され、各トランジスタのソースとドレインとの接続点によりノードＮＤ１１〜ＮＤ１ｎが形成されている。電圧伝達用トランジスタＴ１１−１０〜Ｔ１１−１ｎはゲートが自身のドレインに接続されたダイオード接続を形成している。
プリチャージ用トランジスタＴ１２−１０〜Ｔ１２−１ｎは定電圧化回路１２４より電圧Ｖｃｃが供給される電源線１３３と対応する各ノードＮＤ１０〜ＮＤ１ｎとの間にドレイン・ソースが接続され、各ゲートが定電圧化回路１２４より電圧Ｖｃｃが供給される電源線１３３に共通に接続されている。
ポンピング用キャパシタＣ１１−１０〜Ｃ１１−１ｎは、一方の電極が対応する各ノードＮＤ１０〜ＮＤ１ｎに接続され、偶数ノードＮＤ１０、ＮＤ１２、・・に接続されたキャパシタＣ１１−１０、Ｃ１１−１２、・・の他方の電極はインバータＩＮＶ１１の出力に接続され、奇数ノードＮＤ１１、ＮＤ１３、・・に接続されたキャパシタＣ１１−１１、Ｃ１１−１３、・・の他方の電極はインバータＩＮＶ１３の出力に接続されている。
インバータＩＮＶ１１の入力は電圧制御回路２３０のＡＮＤゲートＡＤ３１の出力に接続されている。ＩＮＶ１３の入力はインバータＩＮＶ１２の出力に接続され、インバータＩＮＶ１２の入力はＡＮＤゲート３１の出力に接続されている。
そして、ノードＮＤ１ｎ＋１は第１の昇圧部２１０の出力ノードとしても機能し、第２の昇圧部２２０のノードＮＤ２ｎ＋１に接続されている。
【００５１】
第２の昇圧部２２０において、電圧伝達用トランジスタＴ１１−２０〜Ｔ１１−２ｎがノードＮＤ２０とＮＤ２ｎ＋１間に直列に接続され、各トランジスタのソースとドレインとの接続点によりノードＮＤ２１〜ＮＤ２ｎが形成されている。電圧伝達用トランジスタＴ１１−２０〜Ｔ１１−２ｎはゲートが自身のドレインに接続されたダイオード接続を形成している。
プリチャージ用トランジスタＴ１２−２０〜Ｔ１２−２ｎは定電圧化回路１２４より電圧Ｖｃｃが供給される電源線１３３と対応する各ノードＮＤ２０〜ＮＤ２ｎとの間にドレイン・ソースが接続され、各ゲートが定電圧化回路１２４より電圧Ｖｃｃが供給される電源線１３３に共通に接続されている。
ポンピング用キャパシタＣ１１−２０〜Ｃ１１−２ｎは、一方の電極が対応する各ノードＮＤ２０〜ＮＤ２ｎに接続され、偶数ノードＮＤ２０、ＮＤ２２、・・に接続されたキャパシタＣ１１−２０、Ｃ１１−２２、・・の他方の電極はインバータＩＮＶ２１の出力に接続され、奇数ノードＮＤ２１、ＮＤ２３、・・に接続されたキャパシタＣ１１−２１、Ｃ１１−２３、・・の他方の電極はインバータＩＮＶ２３の出力に接続されている。
インバータＩＮＶ２１の入力は電圧制御回路２３０のＡＮＤゲートＡＤ３２の出力に接続されている。ＩＮＶ２３の入力はインバータＩＮＶ２２の出力に接続され、インバータＩＮＶ２２の入力はＡＮＤゲート３２の出力に接続されている。
そして、ノードＮＤ２ｎ＋１は第２の昇圧部２２０の出力ノードとしても機能し、第１の昇圧部２１０のノードＮＤ１ｎ＋１に接続され、これらノードの接続点により電圧供給ノードＮＶｃｐが形成されている。
【００５２】
電圧制御回路２３０において、抵抗素子Ｒ３１の一端が第２の昇圧部２２０の出力ノードＮＤ２ｎ＋１、すなわちノードＮＶｃｐに接続され、他端が抵抗素子Ｒ３２の一端に接続され、その接続点が比較器ＣＯＭＰ３１の反転入力（−）に接続されている。抵抗素子Ｒ３２の他端は接地されている。
また、比較器ＣＯＭＰ３１の非反転入力（＋）は基準電圧発生回路１２３で生成される基準電圧Ｖｒｅｆの供給ラインに接続されている。
ＡＮＤゲート３１の第１入力はクロックＣＬＫの入力ラインに接続され、第２入力が比較器ＣＯＭＰ３１の出力に接続され、出力が上述したように、第１の昇圧部２１０のインバータＩＮＶ１１およびＩＮＶ１２の入力に接続されている。
ＡＮＤゲート３２の第１入力はクロックＣＬＫの入力ラインに接続され、第２入力が比較器ＣＯＭＰ３１の出力に接続され、第３入力がＥＷ(Erase Write Enable)信号の供給ラインに接続され、出力が上述したように、第２の昇圧部２２０のインバータＩＮＶ２１およびＩＮＶ２２の入力に接続されている。
第２の昇圧部２２０は、ＥＷ信号がアクティブのハイレベルのときのみ昇圧動作を行うように電圧制御回路２３０により制御される。
【００５３】
高圧スイッチ回路２４０において、ＰＭＯＳトランジスタＰＴ４１のソースが第１の昇圧部２１０の出力ノードＮＤ１ｎ＋１と第２の昇圧部２２０の出力ノードＮＤ２ｎ＋１に接続されたノードＮＤＮＶｃｐおよびＰＭＯＳトランジスタＰＴ４１のＮウェルに接続され、ドレインが昇圧回路２０３の出力端子ＴＯＵＴに接続され、ゲートがノードＮＤ４２に接続されている。
ＮＭＯＳトランジスタＴ４１のドレインが制御信号ＨＳＷの供給ラインに接続され、ソースがノードＮＤ４２に接続され、ゲートが電圧Ｖｃｃの供給ライン（電源線１３３）に接続されている
ＮＭＯＳトランジスタＴ４２のドレインがノードＮＶｃｐ（ＰＭＯＳトランジスタＰＴ４１のソース）に接続され、ソースがノードＮＤ４１に接続され、ゲートがノードＮＤ４２（ＮＭＯＳトランジスタＴ４１のソース）に接続されている。
ＮＭＯＳトランジスタＴ４３のドレインおよびゲートがノードＮＤ４１に接続され、ソースが出力ノードＮＤ４２に接続されている。すなわち、トランジスタＴ４３はダイオード接続されて電圧伝達用トランジスタとして機能する。
ポンピング用キャパシタＣ４１は、一方の電極がノードＮＤ４１に接続され、他方の電極はＡＮＤゲート４１の出力に接続されている。
ＡＮＤゲート４１の第１入力は第１の制御信号ＨＳＷの供給ラインに接続され、第２入力がクロックＣＬＫの入力ラインに接続されている。
【００５４】
容量制御回路２５０において、ＮＭＯＳトランジスタＴ５１のドレインがノードＮＶｃｐ（ＰＭＯＳトランジスタＰＴ４１のソース）に接続され、ソースがキャパシタＣ５１の一方の電極に接続され、ゲートがノードＮＤ５２に接続されている。キャパシタＣ５１の他方の電極が接地されている。
トランジスタＴ５２のドレインが制御信号ＣＳＷの供給ラインに接続され、ソースがトランジスタＴ５３のゲート、およびノードＮＤ５２に接続されている。
トランジスタＴ５３のドレインがノードＮＶｃｐ（ＰＭＯＳトランジスタＰＴ４１のソース）に接続され、ソースが昇圧ノードＮＤ５１に接続されている。
トランジスタＴ５４のドレインおよびゲートがノードＮＤ５１に接続され、ソースがノードＮＤ５２に接続されている。すなわち、トランジスタＴ５４はダイオード接続されて電圧伝達用トランジスタとして機能する。
ポンピング用キャパシタＣ５２は、一方の電極がノードＮＤ５１に接続され、他方の電極はＡＮＤゲート５１の出力に接続されている。
ＡＮＤゲート５１の第１入力は第２の制御信号ＣＳＷの供給ラインに接続され、第２入力がクロックＣＬＫの入力ラインに接続されている。
【００５５】
出力部２６０において、トランジスタＮＴ６１のドレインが電圧Ｖｃｃの供給ラインに接続され、ソースが出力端子ＴＯＵＴに接続されたノードＮＤ６１に接続され、ゲートがＲＤ(Read Eｎable)信号の供給ラインに接続されている。
トランジスタＮＴ６２のドレインがノードＮＤ６１に接続され、ソースが接地され、ゲートがＤＩＳ信号の供給ラインに接続されている。
【００５６】
次に、この昇圧回路の動作を、図１０（Ａ）〜（Ｉ）に関連付けて説明する。
【００５７】
電源が投入され、クロックＣＬＫが各回路ブロックに供給されると、図１０（Ｂ），（Ｃ）に示すように、制御信号ＨＳＷおよびＣＳＷが共にハイレベルであるため、第１の昇圧部２１０、電圧制御回路２３０、高圧スイッチ（ＳＷ）回路２４０、および容量制御回路２５０が動作を開始する。
これにより、図１０（Ｆ）〜（Ｈ）に示すように、ノードＮＶｃｐの電圧“ＶＣＰ”は上昇していき、それに伴って高圧スイッチ回路２４０のノードＮＤ４２の電圧“ＶＨＳＷ”、容量制御回路２５０のノードＮＤ５２の電圧“ＶＣＳＷ”も上昇していく。
そして、ノードＮＶｃｐの電圧“ＶＣＰ”が消去および書込に必要な電圧“Ｖｐｐ”に到達した後は、電圧制御回路２３０により、リークを補償して“Ｖｐｐ”を保持する制御が行われる。
この時、容量制御回路２５０におけるノードＮＤ５２の電圧“ＶＣＳＷ”は“Ｖｐｐ＋Ｖｃｃ−Ｖｔｈ”であるため、ＮＭＯＳトランジスタＴ５１はＯＮ状態で、キャパシタＣ５１は昇圧部の出力ノードＮＶｃｐに接続されて“Ｖｐｐ”に充電される。
同時に、高圧スイッチ回路２４０のノードＮＤ４２の電圧“ＶＨＳＷ”の電圧も“Ｖｐｐ＋Ｖｃｃ−Ｖｔｈ”であるため、ＰＭＯＳトランジスタＰＴ４１はＯＦＦ状態で、昇圧部の出力ノードＮＶｃｐは昇圧回路２０３の出力端子ＴＯＵＴと切り離される。
このとき、出力端子ＴＯＵＴの電圧“Ｖｐｏｕｔ”は、図１０（Ｅ）に示すように、ＲＤ信号がハイレベルであることにより、Ｖｃｃ−Ｖｔｈに制御されている。
【００５８】
この状態で、図１０（Ａ）に示すように、ＥＷ(Erase Write Enable)信号が時刻ｔ0でハイレベルとなって、消去または書込命令が起動された時、第２の昇圧部２２０へのクロックＣＬＫの入力がイネーブルとなると同時に、図１０（Ｅ）に示すように、ＲＤ信号はローレベルになって出力端子ＴＯＵＴはフローティング（Floating）状態になる。
そして、図１０（Ｂ）に示すように、時刻ｔ1で制御信号ＨＳＷがローレベルになった時、高圧スイッチ回路２４０の動作が停止すると共に高圧スイッチ回路２４０のＮＤ４２の負荷は十分に小さいため、ノードＮＤ４２は直ちにローレベルになって、ＰＭＯＳトランジスタＰＴ４１がＯＮし、ノードＮＶｃｐと出力端子ＴＯＵＴは接続される。
そして、Ｖｐｐに充電されているキャパシタＣ５１の電荷と出力端子ＴＯＵＴに接続されている容量負荷の充電電荷との電荷の再分配によりノードＮＶｃｐの電圧“ＶＣＰ”は降下し、これに伴って、電圧制御回路２３０のＡＮＤゲートＡＤ３２の出力がハイレベルとなって、第２の昇圧部２２０が動作を開始する。
【００５９】
図１０（Ｃ）に示すように、時刻ｔ2で、制御信号ＣＳＷがローレベルになり、容量制御回路２５０の動作が停止すると共に容量制御回路２５０のノードＮＤ５２の負荷は十分に小さいため、ノードＮＤ５２は直ちにローレベルになって、ＮＭＯＳトランジスタＴ５１がＯＦＦし、キャパシタＣ５１はノードＮＶｃｐから切り離され、昇圧部の負荷がキャパシタＣ５１の容量だけ減少するため、図１０（Ｉ）に示すように、出力端子ＴＯＵＴの電圧“Ｖｐｏｕｔ”の上昇速度は上昇する。そして、一定時間経過後に出力端子ＴＯＵＴの電圧“Ｖｐｏｕｔ”は、消去または書込に必要な電圧Ｖｐｐに到達し、消去または書込動作が開始される。
【００６０】
消去または書込が開始されてから所定時間（消去または書込の実効的な時間）経過後、図１０（Ｂ）に示すように、制御信号ＨＳＷはハイレベルになる。これにより、高圧スイッチ回路２４０は動作を開始し、図１０（Ｆ）に示すように、そのノードＮＤ４２の電圧“ＶＨＳＷ”は上昇していき、これに伴ってＰＭＯＳトランジスタＰＴ４１もＯＦＦしていき、ノードＮＤ４２の電圧“ＶＨＳＷ”がＶｐｐを越えた時、ＰＭＯＳトランジスタＰＴ４１は完全にＯＦＦする。
その後、図１０（Ｃ）に示すように、時刻ｔ4で制御信号ＣＳＷがハイレベルとなり、容量制御回路２５０は動作を開始する。そして、図１０（Ｇ）に示すように、容量制御回路２５０のノードＮＤ５２の電圧“ＶＣＳＷ”の電圧は上昇していき、これに伴ってＮＭＯＳトランジスタＴ５１がＯＮしていき、徐々にキャパシタＣ５１はノードＮＶｃｐに接続されていく。
接続前のキャパシタＣ５１の電圧はＶｐｐより下がっているため、図１０（Ｈ）に示すように。接続に伴う電荷移動によってノードＮＶｃｐの電圧“ＶＣＰ”は降下するが、第１および第２の昇圧部２１１０，２２０による充電により徐々に上昇していき、所定時間経過後にはＶｐｐに到達する。制御信号ＨＳＷを時刻ｔ3でハイレベルにした後、マージンを見込んでも確実にＰＭＯＳトランジスタＰＴ４１がＯＦＦしている時刻ｔ5において、制御信号“ＤＩＳ”をハイレベルにして出力端子ＴＯＵＴにつながる負荷の電荷を放電する。
そして、図１０（Ａ），（Ｄ），（Ｅ）に示すように、時刻ｔ6でＥＷ信号をローレベルにして、消去または書込動作を終了すると共に、制御信号“ＤＩＳ”をローレベル、ＲＤ信号”をハイレベルにして、出力端子ＴＯＵＴの負荷をＶｃｃ−Ｖｔｈに充電する。
【００６１】
本第１の実施形態によれば、内部アンテナから発生させた電力で動作するＩＣカードに搭載する不揮発性メモリ（ＥＥＰＲＯＭ）１２９において、昇圧部と出力負荷の間にＰＭＯＳトランジスタＰＴ４１を配置し、出力負荷充電時以外はＯＦＦする制御を高圧スイッチ（ＳＷ）回路２４０で行い、不揮発性メモリ１２９に配置される昇圧回路は、電流能力の低い第１の昇圧部２１０と電流能力の高い第２の昇圧部２２０で構成され、電流供給能力の低い昇圧部２１０は常に動作し、ＰＭＯＳトランジスタＰＴ４１までの負荷および電流供給能力の高い昇圧部２２０のキャパシタＣ５１を高電圧に充電するように構成したことから、出力負荷接続時の充電時間を短縮することが可能となる。
【００６２】
ＩＣカードに要求される動作は、所定の動作を所定の時間内に実行することである。すなわち、１回の動作は所定の時間内に所定回数のＥＥＰＲＯＭデータの書き換えは必ず行われる。このため、他の動作に影響を及ぼさないレベルの電流で事前に高電圧を発生させておき、消去または書込命令が起動された時にまずはその電圧で昇圧回路の負荷を充電すれば、その分だけ昇圧回路の動作時間を短縮でき、消去または書込時間が短縮できる。
このように、第１の実施形態によれば、通常の構成に比べて、消去・書込命令起動後、実際に動作が開始されるまでの時間が削減され、結果的にデータ書き換え時間を短縮できる。
【００６３】
＜第２実施形態＞
図１１は、第２の実施形態に係る昇圧回路の構成例を示す回路図である。また、図１２（Ａ）〜（Ｉ）は第２の実施形態に係る昇圧回路の動作を説明するための図である。
【００６４】
本第２の実施形態に係る昇圧回路２０３Ａが第１の実施形態に係る昇圧回路２０３（図９）と異なる点は、第２の昇圧部２２０のプリチャージトランジスタＴ１２−２０〜Ｔ１２−２ｎのドレインおよびゲートが電圧Ｖｃｃの供給線ではなく、第１の昇圧部２１０の出力ノードＮＤ１ｎ＋１、すなわちノードＮＶｃｐに接続されている点で、その動作タイミング図の差異は、時刻ｔ2でノードＮＶｃｐが昇圧回路の出力負荷と接続されたことによる電圧降下からＶｐｐに復帰するまでの時間が短縮されている点である。
【００６５】
電源が投入され、クロックＣＬＫが各回路ブロックに供給されると、図１２（Ｂ），（Ｃ）に示すように、制御信号ＨＳＷおよびＣＳＷが共にハイレベルであるため、第１の昇圧部２１０、電圧制御回路２３０、高圧スイッチ（ＳＷ）回路２４０、および容量制御回路２５０が動作を開始する。
そして、図１２（Ｈ）に示すように、ノードＮＶｃｐの電圧“ＶＣＰ”は上昇していき、それに伴って第２の昇圧部２２０のプリチャージトランジスタＴ１２−２０〜Ｔ１２−２ｎのドレインおよびゲートの電圧も上昇していき、第２の昇圧部２２０の（容量制御回路２５０における）キャパシタＣ５１も充電されていく。
ノードＮＶｃｐの電圧“ＶＣＰ”の電圧が“Ｖｐｐ”に到達した時点で、容量制御回路のキャパシタＣ５１の電圧はＶｐｐ−Ｖｔｈに到達している。
この状態で、図１２（Ａ）に示すように、ＥＷ信号が時刻ｔ0でハイレベルとなって、消去または書込命令が起動された時、第２の昇圧部２２０へのクロックＣＬＫの入力がイネーブルとなる。
そして、図１２（Ｂ）に示すように、時刻ｔ1で制御信号ＨＳＷがローレベルになった時、高圧スイッチ回路のノードＮＤ４２は直ちにローレベルになって、ＰＭＯＳトランジスタＰＴ４１がＯＮし、ノードＮＶｃｐと出力端子ＴＯＵＴは接続される。
そして、Ｖｐｐに充電されているキャパシタＣ５１と出力端子ＴＯＵＴに接続された容量負荷との電荷の再分配により、図１２（Ｈ）に示すように、ノードＮＶｃｐの電圧“ＶＣＰ”の電圧は降下し、これに伴って電圧制御回路２３０のＡＮＤゲートＡＤ３２の出力がハイレベルとなって、第２の昇圧部２２０が動作を開始する。
この時、第２の昇圧部２２０のキャパシタの電位はＶｐｐ−Ｖｔｈから動作を開始する。このため、ノードＮＶｃｐの電圧“ＶＣＰ”および出力端子ＴＯＵＴの電圧“Ｖｐｏｕｔ”のＶｐｐへの到達時間は、第１の実施形態に比べて速くなる。
【００６６】
このように、第２の実施形態によれば、第１の実施形態の構成に比べて、消去・書込命令起動後、実際に消去・書込動作が開始されるまでの時間が削減され、結果的にデータ書き換え時間を短縮できる。
【００６７】
＜第３実施形態＞
次に、本発明の第３の実施形態に係る接触型ＩＣカードについて説明する。
【００６８】
第１および第２の実施形態においては、非接触型のＩＣカードにおける、ＥＥＰＲＯＭの消去または書込命令起動時の負荷ノードが昇圧電圧Ｖｐｐに到達する時間短縮の場合について述べてきたが、接触型のＩＣカードについても同じ制御が可能である。
【００６９】
図１３は、本第３の実施形態に係る接触型のＩＣカードに搭載されるＬＳＩのブロック図である。
【００７０】
本接触型ＩＣカード３００は、図１３に示すように、電圧検知回路３１０、基準電圧発生回路３２０、周波数検知回路３３０、ＣＰＵ３４０、ロジック回路３５０、不揮発性メモリ（ＥＥＰＲＯＭ）３６０、ＲＯＭ３７０、およびＲＡＭ３８０が集積化されている。そして、ＣＰＵ３４０、ロジック回路３５０、不揮発性メモリ（ＥＥＰＲＯＭ）３６０、ＲＯＭ３７０、およびＲＡＭ３８０がデータバス３９０を介して接続されている。
不揮発性メモリ３６０には、第１および第２の実施形態に係る昇圧回路２００、２００Ａが適用される。
【００７１】
本接触型ＩＣカード３００が非接触型のＩＣカード１００と比べて基本的に異なる点は、アンテナおよび定電圧発生回路、通信回路がない点で、ＬＳＩの電源電圧Ｖｃｃは端子Ｔ３００から直接供給されることにある。
接触型のＩＣカード３００でも、カードがセットされてから所定の動作が所定の時間で実行される。このため、所定時間内にＥＥＰＲＯＭのデータ書き換え動作は必ず実行されるため、電源投入と同時に電流供給能力の低い昇圧回路を動作させても問題ない。
【００７２】
本第３の実施形態によれば、接触型ＩＣカードにおいても、消去または書込命令が起動された時、ＥＥＰＲＯＭで消去または書込動作に必要な高電圧が供給されるまでの時間が短縮される。
【図面の簡単な説明】
【００７３】
【図１】リモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【図２】ＩＣカードのＬＳＩ内における電源電圧Ｖｃｃの生成過程を説明するための図である。
【図３】不揮発性メモリとしてＥＥＰＲＯＭの構造例を示す図である。
【図４】図３のＥＥＰＲＯＭの動作電圧例を示す図である。
【図５】図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【図６】図５の昇圧回路の構成例を示す回路図である。
【図７】本発明の第１の実施形態に係るリモート動作のＩＣカードに使われるＬＳＩの構成例を示す図である。
【図８】図３に示す構造のＥＥＰＲＯＭを採用した不揮発性メモリの構成例を示すブロック図である。
【図９】第１の実施形態に係る昇圧回路の構成例を示す回路図である。
【図１０】第１の実施形態に係る昇圧回路の動作を説明するための図である。
【図１１】第２の実施形態に係る昇圧回路の構成例を示す回路図である。
【図１２】第２の実施形態に係る昇圧回路の動作を説明するための図である。
【図１３】本実施形態の昇圧回路を採用可能な接触型ＩＣカードの構成例を示すブロック図である。
【符号の説明】
【００７４】
１００・・・ＩＣカード（電子デバイス）、１１０・・・アンテナ、１２０・・・ＬＳＩ(集積回路)、１２１・・・整流回路、１２２・・・平滑キャパシタ、１２３・・・基準電圧発生回路、１２４・・・定電圧化回路、１２５・・・保持キャパシタ、１２６・・・異常電圧検知回路（耐タンパー回路）、１２７・・・ＣＰＵ、１２８・・・ロジック回路、１２９・・・不揮発性メモリ（ＥＥＰＲＯＭ）、１３０・・・マスクＲＯＭ、１３１・・・ＳＲＡＭ、１３２・・・通信回路、２００・・・不揮発性メモリ（ＥＥＰＲＯＭ）、２０１・・・シーケンスコントローラ(Sequence Controller)、２０３・・・昇圧回路、２０４・・・ウェルコントロール回路、２０５・・・メモリアレイ、２０５ａ・・・メモリウェル、２０６・・・アドレスバッファ、２０７Ｒ，２０７Ｃ・・・プリデコーダ、２０８・・・ロウデコーダ(Row Decoder)、２０９・・・センスアンプＳＡおよびデータラッチ、２０３，２０３Ａ・・・昇圧回路、２１０・・・第１の昇圧部、２２０・・・第２の昇圧部、２３０・・・電圧制御回路、２４０・・・高圧スイッチ回路、２５０・・・容量制御回路、２６０・・・出力部、ＰＴ４１・・・ＰＭＯＳトランジスタ（第１のスイッチトランジスタ）、Ｔ５１・・・ＮＭＯＳトランジスタ（第２のスイッチトランジスタ）、Ｃ５１・・・キャパシタ（容量負荷）、ＮＶｃｐ・・・電圧供給ノード、ＮＤ４２・・・第１の制御ノード、ＮＤ５２・・・第２の制御ノード。
【図１】
2008017567.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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