(57)【要約】【課題】特性のばらつきや劣化を低減できる半導体装置の製造方法を提供する。【解決手段】オフセットスペーサ用材料として、ＨｆＳｉＯを堆積した後に、表面を窒化させることで、シリコン基板１０およびゲート構造を覆うようなＨｆＳｉＯＮ膜１５を形成する。次に、ＨｆＳｉＯＮ膜１５に、異方性ドライエッチングを行うことにより、シリコン基板１０およびゲート電極層１４の上面に沿った領域のみにダメージを大きく与える。次に、濃度が５％程度のフッ酸水溶液で９０秒程度の洗浄を行うことにより、ＨｆＳｉＯＮ膜１５のうちダメージが大きく与えられた領域のみが選択的にウェットエッチング除去される。【選択図】図１
2008171910.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）シリコン基板上において、所定の領域にゲート絶縁膜およびゲート電極層が積層されたゲート構造を形成する工程と、
（ｂ）前記シリコン基板および前記ゲート構造を覆うように第１高誘電膜を形成する工程と、
（ｃ）前記第１高誘電膜に異方性ドライエッチングを施しダメージを与える工程と、
（ｄ）前記工程（ｃ）に引き続き前記第１高誘電膜にフッ酸を用いてウェットエッチングを施し前記第１高誘電膜を部分的に除去することにより前記ゲート構造の側面に前記第１高誘電膜をオフセットスペーサとして残す工程と、
（ｅ）前記工程（ｄ）の後に前記シリコン基板に不純物を注入する工程と
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ａ）は、前記ゲート絶縁膜として、第２高誘電膜を形成する工程を有する
半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記工程（ｂ）は、前記第１高誘電膜として、Ｈｆ酸化物またはＨｆシリケイトを含む膜を形成する工程を有する
半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｂ）は、前記第１高誘電膜として、ＨｆＯ2、ＨｆＳｉＯ、またはＨｆＳｉＯＮを含む膜を形成する工程を有する
半導体装置の製造方法。
【請求項５】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記工程（ｂ）は、前記第１高誘電膜として、Ｈｆ、Ｚｒ、Ｌａ、Ｐｒ、またはＡｌの酸化物あるいはシリケイトを含む膜を形成する工程を有する
半導体装置の製造方法。
【請求項６】
請求項２に記載の半導体装置の製造方法であって、
前記工程（ａ）において形成される第２高誘電膜と前記工程（ｂ）において形成される第１高誘電膜とは互いに異なる材料からなる
半導体装置の製造方法。
【請求項７】
請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法であって、
前記工程（ａ）は、前記ゲート電極層として、ポリシリコン層を形成する工程を有し、
（ｆ）前記ポリシリコン層を所定の金属とシリサイド反応させる工程
をさらに備える半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記工程（ａ）に引き続き前記ポリシリコン層上にシリコン窒化膜を形成する工程と、
前記工程（ｅ）の後かつ前記工程（ｆ）の前に前記ポリシリコン層上において前記シリコン窒化膜を除去し前記所定の金属を形成する工程と
をさらに備える半導体装置の製造方法。
【請求項９】
請求項１乃至請求項８のいずれかに記載の半導体装置の製造方法であって、
前記シリコン基板に代えて、シリコン基板上に埋め込み酸化膜およびＳＯＩ層を設けてなるＳＯＩ基板を用いる半導体装置の製造方法。
【請求項１０】
（ａ−１）シリコン基板上において、所定の領域にダミーゲート構造を形成する工程と、
（ａ−２）前記ダミーゲート構造と平坦化したシリコン酸化膜を形成する工程と、
（ａ−３）前記ダミーゲート構造を除去し開口部を形成する工程と、
（ｂ−１）前記シリコン基板および前記シリコン酸化膜を覆うように第１高誘電膜を形成する工程と、
（ｃ）前記第１高誘電膜に異方性ドライエッチングを施しダメージを与える工程と、
（ｄ−１）前記工程（ｃ）に引き続き前記第１高誘電膜にフッ酸を用いてウェットエッチングを施し前記第１高誘電膜を部分的に除去することにより前記開口部における前記シリコン酸化膜の側面に前記第１高誘電膜をオフセットスペーサとして残す工程と、
（ｅ−１）前記工程（ｄ−１）の後に前記シリコン基板に不純物を注入する工程と、
（ｇ）前記所定の領域にゲート絶縁膜およびゲート電極層が積層されたゲート構造を形成する工程と
を備える半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記工程（ｇ）は、前記ゲート絶縁膜として、第２高誘電膜を形成する工程を有する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、特性のばらつきや劣化を低減するための技術に関する。
【背景技術】
【０００２】
ゲート長０．１μｍ世代以降のＭＯＳトランジスタ製品およびその製造方法においては、一般的に、オフセットスペーサを用いたトランジスタ構造およびその形成プロセスが用いられている（例えば、非特許文献１参照）。オフセットスペーサは、不純物を拡散させる起点をゲート電極層の側面（エッジ）から離すことでソース・ドレイン間リークを低減し短チャネル特性を向上させるために用いられる。オフセットスペーサを用いた微細ＭＯＳトランジスタを含む半導体装置の製造方法は次の通りである。
【０００３】
まず、シリコン基板において、素子分離膜、ウェル構造、ゲート絶縁膜、およびゲート電極層をこの順に形成する。
【０００４】
次に、ＣＶＤ法により、オフセットスペーサ用材料として、シリコン酸化膜を５〜２０ｎｍ堆積する。
【０００５】
次に、異方性ドライエッチングを行うことにより、ゲート電極層側面（エッジ）付近のみにシリコン酸化膜を３〜１８ｎｍ残しオフセットスペーサとして形成する。
【０００６】
次に、リソグラフィおよびイオン注入により、ゲート電極層の側面からオフセットスペーサ長だけ離れた位置を起点としてＳＤＥ（ソース・ドレイン・エクステンション）用不純物およびパンチスルーストッパと呼ばれるｈａｌｏ不純物をシリコン基板へ注入することで、ＳＤＥ領域を形成する。そして、ＬＤＤ（Lightly Doped Drain）サイドウォールをサイドウォール長が３０〜８０ｎｍ程度になるように形成する。そして、ＳＤＥ領域より深い位置へソース・ドレイン用不純物を注入した後に、ＲＴＡ（Rapid Thermal Annealing）等の手法で不純物を拡散・活性化させることにより、ソース・ドレイン領域を形成する。
【０００７】
以上の工程により、微細ＭＯＳトランジスタを含む半導体装置が形成される。このようなＭＯＳトランジスタの形成プロセスは、例えば特許文献１に記載されている。
【０００８】
【特許文献１】特開２００４−３５６５７６号公報
【非特許文献１】Symp. VLSI Technology, 2003, p. 140
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、従来の半導体装置の製造方法においては、オフセットスペーサ用材料としてシリコン酸化膜を堆積した後に、異方性ドライエッチングのみを行うことにより、オフセットスペーサを形成する。この異方性ドライエッチングにおいては、シリコンに対するシリコン酸化物の選択比は所定の（有限の）値を有するので、シリコン基板の面内で均一にゲート電極層の側面付近のみにシリコン酸化膜を残すようにした場合には、オーバーエッチングによりオフセットスペーサ外側のシリコン基板が５〜１５ｎｍ削られる。その結果、ＳＤＥ領域における接合深さがチャネル領域に対して深くなる。従って、ＭＯＳトランジスタにおける短チャネル特性が劣化するので、ＵＬＳＩ等の半導体装置の製造工程において必ず発生するゲート長ばらつきに対して、閾値電圧や駆動電流等の特性ばらつきの影響が大きくなるという問題点があった。
【００１０】
また、短チャネル特性の劣化を防ぐためには、パンチスルーストッパとして注入される不純物の濃度を高くすることが考えられるが、この場合には、チャネル移動度が低下するので、駆動電流の低下や、接合容量の増大、接合リーク電流の増大を招き、特性が劣化するという問題点があった。
【００１１】
本発明は、以上の問題点を解決するためになされたものであり、特性のばらつきや劣化を低減できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置の製造方法は、（ａ）シリコン基板上において、所定の領域にゲート絶縁膜およびゲート電極層が積層されたゲート構造を形成する工程と、（ｂ）シリコン基板およびゲート構造を覆うように第１高誘電膜を形成する工程と、（ｃ）第１高誘電膜に異方性ドライエッチングを施しダメージを与える工程と、（ｄ）工程（ｃ）に引き続き第１高誘電膜にフッ酸を用いてウェットエッチングを施し第１高誘電膜を部分的に除去することによりゲート構造の側面に第１高誘電膜をオフセットスペーサとして残す工程と、（ｅ）工程（ｄ）の後にシリコン基板に不純物を注入する工程とを備える。
【発明の効果】
【００１３】
本発明に係る半導体装置の製造方法は、（ａ）シリコン基板上において、所定の領域にゲート絶縁膜およびゲート電極層が積層されたゲート構造を形成する工程と、（ｂ）シリコン基板およびゲート構造を覆うように第１高誘電膜を形成する工程と、（ｃ）第１高誘電膜に異方性ドライエッチングを施しダメージを与える工程と、（ｄ）工程（ｃ）に引き続き第１高誘電膜にフッ酸を用いてウェットエッチングを施し第１高誘電膜を部分的に除去することによりゲート構造の側面に第１高誘電膜をオフセットスペーサとして残す工程と、（ｅ）工程（ｄ）の後にシリコン基板に不純物を注入する工程とを備える。従って、シリコンに対するオフセットスペーサ用材料の選択比を高めることができるので、オフセットスペーサの外側においてオーバーエッチングにより削られるシリコン基板の量を大きく低減することができる。よって、半導体装置の製造工程において発生するゲート長ばらつきに対する、閾値電圧や駆動電流等の特性ばらつきの影響を小さくすることができる。
【発明を実施するための最良の形態】
【００１４】
本発明に係る半導体装置の製造方法では、オフセットスペーサを形成するときに、オフセットスペーサ用材料としてシリコン酸化膜に代えてＨｆシリケイト等のｈｉｇｈ−ｋ膜（高誘電膜）を堆積した後に、異方性ドライエッチングに加え、フッ酸を用いたウェットエッチングを行うことを特徴とする。これにより、シリコン基板をほとんどエッチングすることなくオフセットスペーサ用材料をエッチングできる（言い換えれば、フッ酸を用いたウェットエッチングにおいては、シリコンに対するｈｉｇｈ−ｋ物質の選択比はほぼ無限大となる）。従って、オフセットスペーサ用材料としてシリコン酸化膜を用い異方性ドライエッチングのみでエッチングする従来の半導体装置の製造方法に比べて、オーバーエッチングにより削られるシリコン基板の量を大きく低減することが可能となる。以下、本発明の各実施の形態について、図面を用いて詳細に説明する。なお、本発明は、ゲート長０．１μｍ世代以降のＭＯＳトランジスタ製品に適用可能であるが、特に、６５ｎｍノード以降のＳｏＣ（System On a Chip）製品全般に適用可能である。
【００１５】
＜実施の形態１＞
図１は、実施の形態１に係る微細ＭＯＳトランジスタを含む半導体装置１００の構造を示す断面図である。図２は、従来の半導体装置の構造を比較用に示す断面図である。図２においては、シリコン基板１０はシリコン酸化膜１５０からなるオフセットスペーサの外側において削られており窪んでいるが、図１においては、シリコン基板１０はＨｆＳｉＯＮ膜１５からなるオフセットスペーサの外側において削られておらず窪んでいない。従って、図１の半導体装置１００では、図２の従来の半導体装置に比較して、ＳＤＥ領域１６における接合深さを浅くできる。
【００１６】
図３〜８は、図１の半導体装置１００の製造方法を示す断面図である。
【００１７】
まず、図３に示されるように、シリコン基板１０を準備する。
【００１８】
次に、図４に示されるように、シリコン基板１０上面内に、浅溝のシリコン酸化膜からなる素子分離膜１１を部分的に形成する。そして、チャネル不純物を導入することによりウェル構造を形成する。
【００１９】
次に、図５に示されるように、素子分離膜１１間に挟まれ分離された素子領域の所定の領域において、ゲート絶縁膜１３およびゲート電極層１４が積層されたゲート構造を形成する。ゲート絶縁膜１３は、ＨｆＳｉＯＮ等のｈｉｇｈ−ｋ膜（第２高誘電膜）を酸化膜換算膜厚ＥＯＴ（Equivalent Oxide Thickness）が１．４ｎｍ程度になるように形成させたものである。また、ゲート電極層１４は、多結晶シリコン（ポリシリコン）を膜厚が１４０ｎｍ程度になるように形成させたものである。
【００２０】
次に、図６に示されるように、オフセットスペーサ用材料として、ｈｉｇｈ−ｋ物質であるＨｆＳｉＯをＭＯ−ＣＶＤ法等により５００℃程度の温度で５〜２０ｎｍ（好ましくは１０ｎｍ程度）堆積した後に、プラズマ窒化等により表面を窒化させることで、シリコン基板１０およびゲート構造を覆うようなＨｆＳｉＯＮ膜１５（第１高誘電膜）を形成する（あるいは、プラズマ窒化に限らず、他の手法で窒化してもよい）。
【００２１】
次に、図７に示されるように、ＨｆＳｉＯＮ膜１５に、異方性ドライエッチングを行うことによりダメージを与える。このダメージは、シリコン基板１０上面に垂直な方向から薄く与えられるので、ＨｆＳｉＯＮ膜１５のうち、シリコン基板１０およびゲート電極層１４の上面に沿った領域１５ａにはダメージが大きく与えられるが、ＨｆＳｉＯＮ膜１５から領域１５ａを除いた領域１５ｂ（すなわち、ゲート電極層１４側面に沿った領域）にはダメージはほとんど与えられない。
【００２２】
次に、図８に示されるように、濃度が５％程度のフッ酸水溶液で９０秒程度の洗浄を行うことにより、ＨｆＳｉＯＮ膜１５のうちダメージが大きく与えられた領域１５ａのみが選択的にウェットエッチング除去される。すなわち、ダメージがほとんど与えられなかった領域１５ｂのみを選択的に残し厚みが３〜１８ｎｍのオフセットスペーサとすることができる。フッ酸水溶液はシリコン基板１０をほとんど削ることなくＨｆＳｉＯＮ膜１５のみをエッチングするので、フッ酸水溶液を用いることにより高選択比（ほぼ無限大）の除去プロセスが実現可能となる。これにより、シリコン基板１０をほとんど削ることなくオフセットスペーサを形成することが可能となる。なお、この後に異物除去等のための洗浄プロセスが行われるので、シリコン基板１０は多少削られるが、その量は１ｎｍ以下と小さい。
【００２３】
次に、図１に示されるように、リソグラフィおよびイオン注入により、ゲート電極層１４の側面（エッジ）からオフセットスペーサ長だけ離れた位置を起点としてＳＤＥ（ソース・ドレイン・エクステンション）用不純物およびパンチスルーストッパと呼ばれるｈａｌｏ不純物をシリコン基板１０へ注入することで、ＳＤＥ領域１６を形成する。そして、シリコン酸化膜１８およびシリコン窒化膜１９からなるＬＤＤ（Lightly Doped Drain）サイドウォール１７をサイドウォール長が３０〜８０ｎｍ程度になるように形成する。そして、ＳＤＥ領域１６より深い位置へソース・ドレイン用不純物を注入した後に、ＲＴＡ（Rapid Thermal Annealing）等の手法で不純物を拡散・活性化させることにより、ソース・ドレイン領域２０を形成する。そして、シリコン基板１０およびゲート電極層１４のシリコンを部分的にＮｉ等の金属でシリサイド化させることによりシリサイド層２１を形成する。なお、図１には示されていないが、ソース・ドレイン領域２０を形成するときに、選択シリコン成長技術を用いて例えば１０〜３０ｎｍ程度迫り上げることも可能である。
【００２４】
以上の工程により、半導体装置１００が形成される。
【００２５】
このように、本実施の形態に係る半導体装置１００の製造方法では、オフセットスペーサを形成するときに、オフセットスペーサ用材料としてシリコン酸化膜１５０に代えてＨｆシリケイト等のｈｉｇｈ−ｋ膜を用いることともに、異方性ドライエッチングに加えフッ酸を用いたウェットエッチングを行っている。これにより、シリコンに対するオフセットスペーサ用材料の選択比を高めることができるので、オフセットスペーサの外側においてオーバーエッチングにより削られるシリコン基板１０の量を大きく低減することができる。従って、ＳＤＥ領域１６における接合深さがチャネル領域に対して深くなることを防ぐことができるので、ＭＯＳトランジスタにおける短チャネル特性が劣化することを防ぐことができる。よって、半導体装置の製造工程において発生するゲート長ばらつきに対する、閾値電圧や駆動電流等の特性ばらつきの影響を小さくすることができる。
【００２６】
また、パンチスルーストッパとして注入される不純物の濃度を高くする必要がないので、チャネル移動度が低下し駆動電流や接合容量、接合リーク電流特性が劣化することはない。
【００２７】
また、オフセットスペーサ用材料としてｈｉｇｈ−ｋ物質を用いることにより、ＬＤＤサイドウォール１７直下においてＳＤＥ領域１６へ漏れるゲート電界を強くできる。従って、ＳＤＥ領域１６における抵抗を低くすることができるので、駆動電流を大きくすることができる。
【００２８】
また、ゲート絶縁膜１３用材料としてｈｉｇｈ−ｋ物質を用いることにより、ゲート絶縁膜１３直下においてＳＤＥ領域１６へ漏れるゲート電界を強くできる。従って、ＳＤＥ領域１６における抵抗を低くすることができるので、駆動電流を大きくすることができる。
【００２９】
なお、上述においては、オフセットスペーサ用材料としてＨｆＳｉＯＮ膜１５を用いる場合について説明したが、ＨｆＳｉＯＮ膜１５に限らず、あるいは、ＨｆＳｉＯ膜等の他のＨｆシリケイト膜を用いてもよい。また、Ｈｆシリケイト膜に限らず、あるいは、ＨｆＯ2等の他のＨｆ酸化膜を用いてもよい。また、Ｈｆシリケイト膜やＨｆ酸化膜に限らず、あるいは、ＺｒまたはＬａ、Ｐｒ、Ａｌの酸化物あるいはシリケイトを含む膜を用いてもよい。
【００３０】
また、オフセットスペーサを構成する第１高誘電膜とゲート絶縁膜を構成する第２高誘電膜とは、互いに異なるｈｉｇｈ−ｋ物質からなることが好ましい。例えば、第１高誘電膜と第２高誘電膜とを、ＳｉＯＮまたは、Ｈｆ酸化物、Ｈｆシリケイト、Ｚｒ／Ｌａ／Ｐｒ／Ａｌいずれかの酸化物あるいはシリケイトの中から、互いに異なるように組み合わせればよい。
【００３１】
＜実施の形態２＞
実施の形態１では、シリコン基板１０およびゲート電極層１４のシリコンを同じ工程でＮｉ等の金属でシリサイド化させることによりシリサイド層２１を形成している。しかし、これに限らず、あるいは、シリコン基板１０およびゲート電極層１４のシリコンは、別の工程でシリサイド化させてもよい。別の工程でシリサイド化させることにより、シリサイド化されるシリコンの量を互いに異ならせることが可能となる。
【００３２】
図９は、実施の形態２に係る微細ＭＯＳトランジスタを含む半導体装置１０１の構造を示す断面図である。図９の半導体装置１０１は、図１の半導体装置１００において、ポリシリコンからなるゲート電極層１４とゲート電極層１４上のシリサイド層２１とに代えて、シリサイドのみからなる（フルシリサイド）ゲート電極層１４ａを形成させたものである。
【００３３】
図１０〜１７は、図９の半導体装置１０１の製造方法を示す断面図である。
【００３４】
まず、図１０に示されるように、シリコン基板１０を準備する。
【００３５】
次に、図１１に示されるように、シリコン基板１０上面内に、浅溝のシリコン酸化膜からなる素子分離膜１１を部分的に形成する。そして、チャネル不純物を導入することによりウェル構造を形成する。
【００３６】
次に、図１２に示されるように、素子分離膜１１間に挟まれ分離された素子領域の所定の領域において、ゲート絶縁膜１３、ゲート電極層１４、およびダミーゲート絶縁膜３１が積層されたゲート構造を形成する。ゲート絶縁膜１３は、ＨｆＳｉＯＮ等のｈｉｇｈ−ｋ膜を酸化膜換算膜厚ＥＯＴが１．４ｎｍ程度になるように形成させたものである。また、ゲート電極層１４は、ポリシリコンを膜厚が１４０ｎｍ程度になるように形成させたものである。また、ダミーゲート絶縁膜３１は、シリコン窒化膜を膜厚が３０ｎｍ程度になるように形成させたものである。
【００３７】
次に、図１３に示されるように、オフセットスペーサ用材料として、ｈｉｇｈ−ｋ物質であるＨｆＳｉＯをＭＯ−ＣＶＤ法等により５００℃程度の温度で５〜２０ｎｍ（好ましくは１０ｎｍ程度）堆積した後に、プラズマ窒化等により表面を窒化させることで、シリコン基板１０およびゲート構造を覆うようなＨｆＳｉＯＮ膜１５（第１高誘電膜）を形成する（あるいは、プラズマ窒化に限らず、他の手法で窒化してもよい）。
【００３８】
次に、図１４に示されるように、ＨｆＳｉＯＮ膜１５に、異方性ドライエッチングを行うことによりダメージを与える。このダメージは、シリコン基板１０上面に垂直な方向から薄く与えられるので、ＨｆＳｉＯＮ膜１５のうち、シリコン基板１０およびゲート電極層１４の上面に沿った領域１５ａにはダメージが大きく与えられるが、ＨｆＳｉＯＮ膜１５から領域１５ａを除いた領域１５ｂ（すなわち、ゲート電極層１４側面に沿った領域）にはダメージはほとんど与えられない。
【００３９】
次に、図１５に示されるように、濃度が５％程度のフッ酸水溶液で９０秒程度の洗浄を行うことにより、ＨｆＳｉＯＮ膜１５のうちダメージが大きく与えられた領域１５ａのみが選択的にウェットエッチング除去される。すなわち、ダメージがほとんど与えられなかった領域１５ｂのみを選択的に残し厚みが３〜１８ｎｍのオフセットスペーサとすることができる。フッ酸水溶液はシリコン基板１０をほとんど削ることなくＨｆＳｉＯＮ膜１５のみをエッチングするので、フッ酸水溶液を用いることにより高選択比（ほぼ無限大）の除去プロセスが実現可能となる。これにより、シリコン基板１０をほとんど削ることなくオフセットスペーサを形成することが可能となる。なお、この後に異物除去等のための洗浄プロセスが行われるので、シリコン基板１０は多少削られるが、その量は１ｎｍ以下と小さい。
【００４０】
次に、図１６に示されるように、リソグラフィおよびイオン注入により、ゲート電極層１４の側面からオフセットスペーサ長だけ離れた位置を起点としてＳＤＥ用不純物およびパンチスルーストッパと呼ばれるｈａｌｏ不純物をシリコン基板１０へ注入することで、ＳＤＥ領域１６を形成する。そして、シリコン酸化膜１８およびシリコン窒化膜１９からなるＬＤＤサイドウォール１７をサイドウォール長が３０〜８０ｎｍ程度になるように形成する。そして、ＳＤＥ領域１６より深い位置へソース・ドレイン用不純物を注入した後に、ＲＴＡ等の手法で不純物を拡散・活性化させることにより、ソース・ドレイン領域２０を形成する。そして、シリコン基板１０のシリコンを部分的にＮｉ等の金属でシリサイド化させることによりシリサイド層２１を形成する。なお、図１６には示されていないが、ソース・ドレイン領域２０を形成するときに、選択シリコン成長技術を用いて例えば１０〜３０ｎｍ程度迫り上げることも可能である。
【００４１】
次に、図１７に示されるように、ＣＶＤ法等により、シリコン窒化膜４１を３０ｎｍ程度堆積した後にシリコン酸化膜４２を４００ｎｍ程度堆積する。そして、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜からなるダミーゲート絶縁膜３１が露出するまでシリコン窒化膜４１およびシリコン酸化膜４２を研磨する。
【００４２】
次に、図９に示されるように、シリコン窒化膜からなるダミーゲート絶縁膜３１を熱リン酸により選択的にウェットエッチング除去する。そして、スパッタ法等によりＮｉを１００ｎｍ程度堆積し３００℃程度のＲＴＡによりシリサイド化させた後に、過酸化水素水（Ｈ2Ｏ2）を含んだ薬液により、未反応のＮｉを選択的に除去する。これにより、ゲート電極層１４のポリシリコンをＮｉと反応させたＮｉシリサイドからなるゲート電極層１４ａを形成することができる。
【００４３】
以上の工程により、半導体装置１０１が形成される。
【００４４】
このように、本実施の形態に係る半導体装置１０１の製造方法では、ダミーゲート絶縁膜３１を用いることにより、オフセットスペーサの外側においてシリコン基板１０をほとんどオーバーエッチングすることなく、ポリシリコンからなるゲート電極層１４とゲート電極層１４上のシリサイド層２１とに代えて、フルシリサイド化されたゲート電極層１４ａを形成する。従って、実施の形態１の効果に加えて、ゲート電極層における抵抗を低くできるという効果を奏する。
【００４５】
＜実施の形態３＞
実施の形態１〜２では、シリコン基板１０を用いて、半導体装置１００〜１０１をそれぞれ製造しているが、シリコン基板１０に限らず、ＳＯＩ（Silicon On Insulator）基板を用いてもよい。
【００４６】
図１８は、実施の形態３に係る微細ＭＯＳトランジスタを含む半導体装置１０２の構造を示す断面図である。図１８の半導体装置１０２は、図１の半導体装置１００において、シリコン基板１０に代えて、ＳＯＩ基板１０ａを用いたものである。なお、ＳＯＩ型ＭＯＳトランジスタには、部分空乏動作を行うものと完全空乏動作を行うものとがあるが、図１８の半導体装置１０２としては、部分空乏動作を行うものが示されている（ＳＤＥ領域１６が埋め込み酸化膜１０ｃに達している場合には完全空乏動作が行われＳＤＥ領域１６が埋め込み酸化膜１０ｃに達していない場合には部分空乏動作が行われる）。
【００４７】
図１９〜２４は、図１８の半導体装置１０２の製造方法を示す断面図である。
【００４８】
まず、図１９に示されるように、ＳＯＩ基板１０ａを準備する。このＳＯＩ基板１０ａは、シリコン基板１０ｂ上に、埋め込み酸化膜（ＢＯＸ）１０ｃおよびＳＯＩ層１０ｄを順次形成させたものである。ＳＯＩ層１０ｄの厚みは、例えばゲート長５０ｎｍのＭＯＳトランジスタにおいては、部分空乏動作を行う場合には３０〜５０ｎｍ程度とし、完全空乏動作を行う場合には２０ｎｍ程度とする。
【００４９】
次に、図２０に示されるように、ＳＯＩ基板１０ａ上面内に、浅溝のシリコン酸化膜からなる素子分離膜１１を部分的に形成する。そして、部分空乏動作を行う場合には、チャネル不純物を導入することによりウェル構造を形成する（完全空乏動作を行う場合には、チャネル不純物は導入しない）。この素子分離膜１１は、ＳＯＩ層１０ｄを貫通し埋め込み酸化膜１０ｃに達して止まるように形成される。なお、図２０には示されていないが、あるいは、ドライエッチングによりＳＯＩ層１０ｄを分離してもよい。
【００５０】
次に、図２１に示されるように、素子分離膜１１間に挟まれ分離された素子領域の所定の領域において、ゲート絶縁膜１３およびゲート電極層１４が積層されたゲート構造を形成する。ゲート絶縁膜１３は、ＨｆＳｉＯＮ等のｈｉｇｈ−ｋ膜を酸化膜換算膜厚ＥＯＴが１．４ｎｍ程度になるように形成させたものである。また、ゲート電極層１４は、ポリシリコンを膜厚が１４０ｎｍ程度になるように形成させたものである。
【００５１】
次に、図２２に示されるように、オフセットスペーサ用材料として、ｈｉｇｈ−ｋ物質であるＨｆＳｉＯをＭＯ−ＣＶＤ法等により５００℃程度の温度で５〜２０ｎｍ（好ましくは１０ｎｍ程度）堆積した後に、プラズマ窒化等により表面を窒化させることで、ＳＯＩ基板１０ａおよびゲート構造を覆うようなＨｆＳｉＯＮ膜１５（第１高誘電膜）を形成する（あるいは、プラズマ窒化に限らず、他の手法で窒化してもよい）。
【００５２】
次に、図２３に示されるように、ＨｆＳｉＯＮ膜１５に、異方性ドライエッチングを行うことによりダメージを与える。このダメージは、シリコン基板１０上面に垂直な方向から薄く与えられるので、ＨｆＳｉＯＮ膜１５のうち、ＳＯＩ基板１０ａおよびゲート電極層１４の上面に沿った領域１５ａにはダメージが大きく与えられるが、ＨｆＳｉＯＮ膜１５から領域１５ａを除いた領域１５ｂ（すなわち、ゲート電極層１４側面に沿った領域）にはダメージはほとんど与えられない。
【００５３】
次に、図２４に示されるように、濃度が５％程度のフッ酸水溶液で９０秒程度の洗浄を行うことにより、ＨｆＳｉＯＮ膜１５のうちダメージが大きく与えられた領域１５ａのみが選択的にウェットエッチング除去される。すなわち、ダメージがほとんど与えられなかった領域１５ｂのみを選択的に残し厚みが３〜１８ｎｍのオフセットスペーサとすることができる。フッ酸水溶液はシリコン基板１０をほとんど削ることなくＨｆＳｉＯＮ膜１５のみをエッチングするので、フッ酸水溶液を用いることにより高選択比（ほぼ無限大）の除去プロセスが実現可能となる。これにより、ＳＯＩ基板１０ａ（ＳＯＩ層１０ｄ）をほとんど削ることなくオフセットスペーサを形成することが可能となる。なお、この後に異物除去等のための洗浄プロセスが行われるので、ＳＯＩ基板１０ａ（ＳＯＩ層１０ｄ）は多少削られるが、その量は１ｎｍ以下と小さい。
【００５４】
次に、図１８に示されるように、リソグラフィおよびイオン注入により、ゲート電極層１４の側面からオフセットスペーサ長だけ離れた位置を起点としてＳＤＥ用不純物およびパンチスルーストッパと呼ばれるｈａｌｏ不純物をシリコン基板１０へ注入することで、ＳＤＥ領域１６を形成する。そして、シリコン酸化膜１８およびシリコン窒化膜１９からなるＬＤＤサイドウォール１７をサイドウォール長が３０〜８０ｎｍ程度になるように形成する。そして、ＳＤＥ領域１６より深い位置へソース・ドレイン用不純物を注入した後に、ＲＴＡ等の手法で不純物を拡散・活性化させることにより、ソース・ドレイン領域２０を形成する。そして、ＳＯＩ層１０ｄおよびゲート電極層１４のシリコンを部分的にＮｉ等の金属でシリサイド化させることによりシリサイド層２１を形成する。なお、図１８には示されていないが、ソース・ドレイン領域２０を形成するときに、選択シリコン成長技術を用いて例えば１０〜３０ｎｍ程度迫り上げることも可能である。また、図１８には示されていないが、完全空乏動作を行う場合には、ＳＤＥ領域１６は埋め込み酸化膜１０ｃに達するように形成される。
【００５５】
以上の工程により、半導体装置１０２が形成される。
【００５６】
このように、本実施の形態に係る半導体装置１０２の製造方法では、シリコン基板１０に代えてＳＯＩ基板１０ａを用いることにより、オフセットスペーサの外側においてＳＯＩ基板１０ａをほとんどオーバーエッチングすることなくＳＯＩ型ＭＯＳトランジスタを形成している。
【００５７】
従って、部分空乏動作を行う場合には、実施の形態１と同様の効果を奏する。
【００５８】
また、完全空乏動作を行う場合には、部分空乏動作を行う場合に比べてＳＯＩ層１０ｄの厚みが２０ｎｍ程度と薄いので寄生抵抗が大きくなる傾向にあるが、ＳＯＩ層１０ｄのオーバーエッチングを防ぐことにより寄生抵抗の増大を防ぐことができる。従って、実施の形態１の効果に加えて、駆動電流を大きくすることができる。
【００５９】
＜実施の形態４＞
実施の形態１〜３では、ゲート絶縁膜１３およびゲート電極層１４が積層されたゲート構造を形成した後にその外側にＨｆＳｉＯＮ膜１５からなるオフセットスペーサを形成する場合について説明した。しかし、これに限らず、あるいは、周知のリプレイスメントゲート電極形成プロセスを用いることにより、オフセットスペーサを形成した後にその内側にゲート構造を形成するようにしてもよい。
【００６０】
図２５は、実施の形態４に係る微細ＭＯＳトランジスタを含む半導体装置１０３の構造を示す断面図である。図２５の半導体装置１０３は、図１の半導体装置１００において、ゲート絶縁膜１３およびゲート電極層１４が積層されたゲート構造をリプレイスメントゲート電極形成プロセスを用いて形成させたものである。
【００６１】
図２６〜３５は、図２５の半導体装置１０３の製造方法を示す断面図である。
【００６２】
まず、図２６に示されるように、シリコン基板１０を準備する。
【００６３】
次に、図２７に示されるように、シリコン基板１０上面内に、浅溝のシリコン酸化膜からなる素子分離膜１１を部分的に形成する。そして、チャネル不純物を導入することによりウェル構造を形成する。
【００６４】
次に、図２８に示されるように、素子分離膜１１間に挟まれ分離された素子領域の所定の領域において、ダミーゲート絶縁膜５１、ダミーゲート電極層５２、およびダミーゲート絶縁層５３からなるダミーゲート構造を形成する。ダミーゲート絶縁膜５１は、シリコン酸化膜を膜厚が５ｎｍ以下になるように形成させたものである。また、ダミーゲート電極層５２は、ポリシリコンを膜厚が１４０ｎｍ程度になるように形成させたものである。また、ダミーゲート絶縁膜５３は、シリコン窒化膜を膜厚が３０ｎｍ程度になるように形成させたものである。
【００６５】
次に、図２９に示されるように、リソグラフィおよびイオン注入により、ゲート電極層１４の側面を起点としてＳＤＥ用不純物およびパンチスルーストッパと呼ばれるｈａｌｏ不純物をシリコン基板１０へ注入することで、ＳＤＥ領域１６を形成する。そして、シリコン酸化膜５４のみからなるＬＤＤサイドウォールをサイドウォール長が３０〜８０ｎｍ程度になるように形成する。そして、ＳＤＥ領域１６より深い位置へソース・ドレイン用不純物を注入した後に、ＲＴＡ等の手法で不純物を拡散・活性化させることにより、ソース・ドレイン領域２０を形成する。そして、シリコン基板１０のシリコンを部分的にＮｉ等の金属でシリサイド化させることによりシリサイド層２１を形成する。なお、図２９には示されていないが、ソース・ドレイン領域２０を形成するときに、選択シリコン成長技術を用いて例えば１０〜３０ｎｍ程度迫り上げることも可能である。
【００６６】
次に、図３０に示されるように、ＣＶＤ法等により、シリコン酸化膜５５を４００ｎｍ程度堆積する。これにより、シリコン酸化膜５４はシリコン酸化膜５５に一体化され、ダミーゲート構造はシリコン酸化膜５５に覆われる。そして、ＣＭＰにより、シリコン窒化膜からなるダミーゲート絶縁膜５３が露出するまでシリコン酸化膜５５を研磨する。
【００６７】
次に、図３１に示されるように、シリコン窒化膜からなるダミーゲート絶縁膜５３を熱リン酸により選択的にウェットエッチング除去する。そして、等方性のポリシリコンエッチング等を行うことにより、ポリシリコンからなるダミーゲート電極層５２を除去する。これにより、後の工程でゲート電極層１４ｂを設けるための溝状の開口部であるゲート用領域が形成される。そして、フッ酸水溶液等によりシリコン酸化膜からなるダミーゲート絶縁膜５１とゲート用領域外側のシリコン酸化膜５５の一部とをウェットエッチング除去する。これにより、ダミーゲート構造が除去される。このとき、エッチング時間を調整することにより、除去されるシリコン酸化膜５５の量を調整しゲート用領域の幅を調整することができる。すなわち、図２５に示されるように、後の工程で、Ｗ等からなるゲート電極層１４ｂとＨｆＳｉＯ膜５６の底面からなるゲート絶縁膜とＨｆＳｉＯ膜５６の側面およびＨｆＳｉＯＮ膜１５からなるオフセットスペーサとを形成したときに、ゲート電極層１４ｂに対するＳＤＥ領域１６のオーバーラップ量（矢印）を、オフセットスペーサの膜厚に合わせて容易に調整することができる。
【００６８】
次に、図３２に示されるように、オフセットスペーサ用材料として、ｈｉｇｈ−ｋ物質であるＨｆＳｉＯをＭＯ−ＣＶＤ法等により５００℃程度の温度で５〜２０ｎｍ（好ましくは１０ｎｍ程度）堆積した後に、プラズマ窒化等により表面を窒化させることで、シリコン基板１０およびシリコン酸化膜５５を覆うようなＨｆＳｉＯＮ膜１５（第１高誘電膜）を形成する（あるいは、プラズマ窒化に限らず、他の手法で窒化してもよい）。
【００６９】
次に、図３３に示されるように、ＨｆＳｉＯＮ膜１５に、異方性ドライエッチングを行うことによりダメージを与える。このダメージは、シリコン基板１０上面に垂直な方向から薄く与えられるので、ＨｆＳｉＯＮ膜１５のうち、シリコン基板１０およびゲート電極層１４ｂの上面に沿った領域１５ａにはダメージが大きく与えられるが、ＨｆＳｉＯＮ膜１５から領域１５ａを除いた領域１５ｂ（すなわち、ゲート用領域側面に沿った領域）にはダメージはほとんど与えられない。
【００７０】
次に、図３４に示されるように、濃度が５％程度のフッ酸水溶液で９０秒程度の洗浄を行うことにより、ＨｆＳｉＯＮ膜１５のうちダメージが大きく与えられた領域１５ａのみが選択的にウェットエッチング除去される。すなわち、ダメージがほとんど与えられなかった領域１５ｂのみを選択的に残し厚みが３〜１８ｎｍのオフセットスペーサとすることができる。フッ酸水溶液はシリコン基板１０をほとんど削ることなくＨｆＳｉＯＮ膜１５のみをエッチングするので、フッ酸水溶液を用いることにより高選択比（ほぼ無限大）の除去プロセスが実現可能となる。これにより、ゲート用領域においてシリコン基板１０をほとんど削ることなくオフセットスペーサを形成することが可能となる。なお、この後に異物除去等のための洗浄プロセスが行われるので、シリコン基板１０は多少削られるが、その量は１ｎｍ以下と小さい。
【００７１】
次に、図３５に示されるように、イオン注入等によりチャネル領域の不純物濃度を調整した後に、ｈｉｇｈ−ｋ物質であるＨｆＳｉＯをＭＯ−ＣＶＤ法等により５００℃程度の温度で５ｎｍ程度堆積することにより、ＨｆＳｉＯ膜５６を形成する。なお、このＨｆＳｉＯ膜５６には、必要に応じて、酸化および窒化を行ってもよい。
【００７２】
次に、図２５に示されるように、スパッタ法やＣＶＤ法等により、ゲート電極層１４ｂ用材料としてＷ等の金属をゲート領域に２００ｎｍ程度堆積させた後に、ＣＭＰ法により、Ｗ等の金属およびＨｆＳｉＯ膜５６を研磨する。これにより、溝状のゲート用領域内のみにゲート電極層１４ｂとゲート絶縁膜としてのＨｆＳｉＯ膜５６（の底面）とが積層されたゲート構造が形成される。すなわち、ＨｆＳｉＯ膜５６のうち、ゲート電極層１４ｂ下面に沿った領域は本発明に係るゲート絶縁膜または第２高誘電膜として機能し、ゲート電極層１４ｂ側面に沿った領域は（ＨｆＳｉＯＮ膜１５と一体で）本発明に係るオフセットスペーサとして機能する。
【００７３】
以上の工程により、半導体装置１０３が形成される。
【００７４】
このように、本実施の形態に係る半導体装置１０３の製造方法では、リプレイスメントゲート電極形成プロセスを用いてオフセットスペーサを形成するときに、オフセットスペーサ用材料としてＨｆシリケイト等のｈｉｇｈ−ｋ膜を用いるとともに、異方性ドライエッチングに加えフッ酸を用いたウェットエッチングを行っている。これにより、シリコンに対するオフセットスペーサ用材料の選択比を高めることができるので、オフセットスペーサの内側においてオーバーエッチングにより削られるシリコン基板１０の量を大きく低減することができる。
【００７５】
従来のリプレイスメントゲート電極形成プロセスを用いた半導体装置の製造方法では、オフセットスペーサの内側においてシリコン基板１０がオーバーエッチングされることにより、ＳＤＥ領域１６における接合深さがチャネル領域に対して浅くなるので、ＳＤＥ領域１６とチャネル領域とが不純物濃度の低い領域で接続されることになり、寄生抵抗が増大するという問題点があった。本実施の形態に係る半導体装置１０３の製造方法では、オフセットスペーサの内側においてシリコン基板１０がオーバーエッチングされることを防ぐことができるので、寄生抵抗の増大を防ぎ駆動電流を大きくすることができる。
【００７６】
また、従来のリプレイスメントゲート電極形成プロセスを用いた半導体装置の製造方法では、ゲート絶縁膜とオフセットスペーサとを一体化させたｈｉｇｈ−ｋ膜を同じ工程で形成していたが、本実施の形態に係る半導体装置１０３の製造方法では、オフセットスペーサとして機能するｈｉｇｈ−ｋ膜（ＨｆＳｉＯＮ膜１５）を形成した後に、オフセットスペーサおよびゲート絶縁膜として機能するｈｉｇｈ−ｋ膜（ＨｆＳｉＯ膜５６）を別の工程で形成する。従って、オフセットスペーサの膜厚とゲート絶縁膜の膜厚とを別々に独立して調整することができる（ゲート絶縁膜の膜厚＜オフセットスペーサの膜厚の範囲内であれば自由に調整可能）。
【００７７】
また、実施の形態１と同様に、オフセットスペーサ用材料としてｈｉｇｈ−ｋ物質を用いることにより、ＬＤＤサイドウォール直下においてＳＤＥ領域１６へ漏れるゲート電界を強くできる。従って、実施の形態１と同様に、ＳＤＥ領域１６における抵抗を低くすることができるので、駆動電流を大きくすることができる。
【００７８】
また、実施の形態１と同様に、ゲート絶縁膜用材料としてｈｉｇｈ−ｋ物質を用いることにより、ゲート絶縁膜直下においてＳＤＥ領域１６へ漏れるゲート電界を強くできる。従って、実施の形態１と同様に、ＳＤＥ領域１６における抵抗を低くすることができるので、駆動電流を大きくすることができる。
【図面の簡単な説明】
【００７９】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】比較用の半導体装置の構造を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態２に係る半導体装置の構造を示す断面図である。
【図１０】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１４】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１５】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１６】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１８】実施の形態３に係る半導体装置の構造を示す断面図である。
【図１９】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２０】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２１】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２２】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２３】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２４】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２５】実施の形態４に係る半導体装置の構造を示す断面図である。
【図２６】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図２７】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図２８】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図２９】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図３０】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図３１】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図３２】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図３３】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図３４】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図３５】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００８０】
１０，１０ｂ  シリコン基板、１０ａ  ＳＯＩ基板、１０ｃ  埋め込み酸化膜、１０ｄ  ＳＯＩ層、１１  素子分離膜、１３  ゲート絶縁膜、１４，１４ａ，１４ｂ  ゲート電極層、１５  ＨｆＳｉＯＮ膜、１５ａ，１５ｂ  領域、１８，３３，４２，５４，５５，１５０  シリコン酸化膜、１６  ＳＤＥ領域、１７  ＬＤＤサイドウォール、１９，３２，４１  シリコン窒化膜、２０  ソース・ドレイン領域、２１  シリサイド層、３１，５１，５３  ダミーゲート絶縁膜、５２  ダミーゲート電極層、５６  ＨｆＳｉＯ膜、１００〜１０３  半導体装置。
【図１】
2008171910.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008171910.tif 000007
【図６】
2008171910.tif 000008
【図７】
2008171910.tif 000009
【図８】
2008171910.tif 000010
【図９】
2008171910.tif 000011
【図１０】
2008171910.tif 000012
【図１１】
2008171910.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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