(57)【要約】【課題】ダミーアクティブエリアの剥がれおよび自己汚染を抑制した半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、バルク基板１０と、バルク基板上に設けられた埋込み絶縁膜２０と、半導体素子が形成されるアクティブエリアＡＡ、および、該アクティブエリアから分離され半導体素子が形成されないダミーアクティブエリアＤＡＡを含み、埋込み絶縁膜上に設けられた半導体層３０と、ダミーアクティブエリアの下で埋込み絶縁膜を貫通してバルク基板に達するように設けられ、ダミーアクティブエリアを支持する支持部４０とを備えている。【選択図】図１
2008251812.tif 000002
【特許請求の範囲】
【請求項１】
バルク基板と、
前記バルク基板上に設けられた埋込み絶縁膜と、
半導体素子が形成されるアクティブエリア、および、該アクティブエリアから分離され半導体素子が形成されないダミーアクティブエリアを含み、前記埋込み絶縁膜上に設けられた半導体層と、
前記ダミーアクティブエリアの下で前記埋込み絶縁膜を貫通して前記バルク基板に達するように設けられ、前記ダミーアクティブエリアを支持する支持部とを備えた半導体装置。
【請求項２】
前記バルク基板の表面の上方から見た場合に、前記支持部の周縁は、前記ダミーアクティブエリアの周縁の内側にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アクティブエリアには、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
バルク基板上にシリコンゲルマニウム層を形成し、
前記シリコンゲルマニウム層上に第1のシリコン単結晶層を形成し、
半導体素子を形成するアクティブエリアから素子分離領域によって分離されたダミーアクティブエリア内にある前記第1のシリコン単結晶層および前記シリコンゲルマニウム層の一部を除去し、
前記第1のシリコン単結晶層および前記シリコンゲルマニウム層の前記一部を除去することによって形成されたトレンチ内にシリコン柱を形成するとともに、前記第1のシリコン単結晶層上に第２のシリコン単結晶層を形成し、
前記素子分離領域にある前記第1および前記第２のシリコン単結晶層および前記シリコンゲルマニウム層を除去し、
前記ダミーアクティブエリアにある前記第1および前記第２のシリコン単結晶層および前記シリコン柱を残置させたまま、前記ダミーアクティブエリアにある前記シリコンゲルマニウム層を選択的に除去し、
前記前記ダミーアクティブエリアにある前記第1および前記第２のシリコン単結晶層の下に絶縁膜を埋め込むことを具備した半導体装置の製造方法。
【請求項５】
バルク基板上にマスク層を形成し、
半導体素子を形成するアクティブエリアから素子分離領域によって分離されたダミーアクティブエリア内にある前記マスク層の一部を除去し、
前記マスク層で被覆されていない前記バルク基板の表面を選択的に多孔質化することによって、多孔質シリコン層を形成し、かつ、前記マスク層の下にシリコン柱を形成し、
前記マスク層を除去し、
前記多孔質シリコン層および前記シリコン柱上にシリコン単結晶を形成し、
前記素子分離領域にある前記シリコン単結晶層および前記多孔質シリコン層を除去し、
前記ダミーアクティブエリアにある前記シリコン単結晶層および前記シリコン柱を残置させたまま、前記ダミーアクティブエリアにある前記多孔質シリコン層を選択的に除去し、
前記前記ダミーアクティブエリアにある前記シリコン単結晶層の下に絶縁膜を埋め込むことを具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、例えば、ＳＯＩ（Silicon On Insulator）構造上に半導体素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ構造上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
従来、ＦＢＣメモリは、ＳＯＩ基板を用いて形成されていた。しかし、ＳＯＩ基板は高価であるため、バルク基板上にＳＯＩ構造を形成し、このＳＯＩ構造上にＦＢＣを形成する方法が開発されている。この場合、シリコン単結晶のシードとなるシリコンゲルマニウム層をバルク基板上に形成し、このシリコンゲルマニウム層上にシリコン単結晶層をエピタキシャル成長させる。次に、素子分離領域にあるシリコン単結晶層を除去して、シリコンゲルマニウム層を部分的に露出させる。この素子分離領域からシリコンゲルマニウム層全体を除去する。さらに、シリコンゲルマニウム層とバルク基板との間にシリコン酸化膜を充填することによって、ＳＯＩ構造を形成する。
【０００４】
しかしながら、シリコンゲルマニウム層のエッチング量は必要最低限にする必要がある。なぜならば、シリコンゲルマニウム層は、シリコン単結晶に対して選択的にエッチング可能であるが、エッチング時間が長いとシリコン単結晶層も不要にエッチングされるからである。
【０００５】
ところで、ＳＴＩ形成時のＣＭＰ（Chemical Mechanical Polishing）工程でのディッシングを抑制するために、ダミーアクティブエリアを広い素子分離領域内に配置する場合がある。ダミーアクティブエリアは、通常のアクティブエリアと同じＳＯＩ構造を有するが、半導体素子は生成されない領域である。シリコンゲルマニウム層のエッチング量は上述のように必要最低限にする必要があるため、ダミーアクティブエリアが大きい場合には、シリコンゲルマニウム層が残るという問題がある。これは、シリコンゲルマニウムによる自己汚染につながる。また、残存するシリコンゲルマニウムが酸化されることによって、ダミーアクティブエリアがバルク基板から剥がれてしまうという問題も生じる。
【０００６】
ダミーアクティブエリアが小さい場合には、シリコンゲルマニウム層が完全にエッチングされ、ダミーアクティブエリアがバルク基板から剥がれてしまうという問題も生じる。
【非特許文献１】2004 Symposium on VLSI Technology Digest of Technical Papers, p.30
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ダミーアクティブエリアの剥がれおよび自己汚染を抑制した半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体装置は、バルク基板と、前記バルク基板上に設けられた埋込み絶縁膜と、半導体素子が形成されるアクティブエリア、および、該アクティブエリアから分離され半導体素子が形成されないダミーアクティブエリアを含み、前記埋込み絶縁膜上に設けられた半導体層と、前記ダミーアクティブエリアの下で前記埋込み絶縁膜を貫通して前記バルク基板に達するように設けられ、前記ダミーアクティブエリアを支持する支持部とを備えている。
【０００９】
本発明に係る実施形態に従った半導体装置の製造方法は、前記バルク基板上にシリコンゲルマニウム層を形成し、前記シリコンゲルマニウム層上に第1のシリコン単結晶層を形成し、半導体素子を形成するアクティブエリアから素子分離領域によって分離されたダミーアクティブエリア内にある前記第1のシリコン単結晶層および前記シリコンゲルマニウム層の一部を除去し、前記第1のシリコン単結晶層および前記シリコンゲルマニウム層の前記一部を除去することによって形成されたトレンチ内にシリコン柱を形成するとともに、前記第1のシリコン単結晶層上に第２のシリコン単結晶層を形成し、前記素子分離領域にある前記第1および前記第２のシリコン単結晶層および前記シリコンゲルマニウム層を除去し、前記ダミーアクティブエリアにある前記第1および前記第２のシリコン単結晶層および前記シリコン柱を残置させたまま、前記ダミーアクティブエリアにある前記シリコンゲルマニウム層を選択的に除去し、前記前記ダミーアクティブエリアにある前記第1および前記第２のシリコン単結晶層の下に絶縁膜を埋め込むことを具備する。
【００１０】
本発明に係る実施形態に従った半導体装置の製造方法は、バルク基板上にマスク層を形成し、半導体素子を形成するアクティブエリアから素子分離領域によって分離されたダミーアクティブエリア内にある前記マスク層の一部を除去し、前記マスク層で被覆されていない前記バルク基板の表面を選択的に多孔質化することによって、多孔質シリコン層を形成し、かつ、前記マスク層の下にシリコン柱を形成し、前記マスク層を除去し、前記多孔質シリコン層および前記シリコン柱上にシリコン単結晶を形成し、前記素子分離領域にある前記シリコン単結晶層および前記多孔質シリコン層を除去し、前記ダミーアクティブエリアにある前記シリコン単結晶層および前記シリコン柱を残置させたまま、前記ダミーアクティブエリアにある前記多孔質シリコン層を選択的に除去し、前記前記ダミーアクティブエリアにある前記シリコン単結晶層の下に絶縁膜を埋め込むことを具備する。
【発明の効果】
【００１１】
本発明による半導体装置およびその製造方法は、ダミーアクティブエリアの剥がれおよび自己汚染を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
（第1の実施形態）
図１（Ａ）および図１（Ｂ）は、本発明に係る第１の実施形態に従ったＦＢＣメモリの平面図および断面図である。図１（Ｂ）は、図１（Ａ）のＢ−Ｂ線に沿った断面図である。このＦＢＣメモリは、バルクシリコン基板１０（以下、バルク基板１０）と、埋込み絶縁膜２０（以下、ＢＯＸ（Buried Oxide）層２０）と、シリコン単結晶層３０（以下、シリコン層３０）と、支持部４０と、ソース層Ｓと、ドレイン層Ｄと、ゲート絶縁膜５０と、ゲート電極６０と、側壁層７０と、シリサイド層８０、８１と、ライナ層９０と、層間絶縁膜１００と、コンタクトプラグＣＰと、ソース線ＳＬと、ビット線ＢＬとを備えている。
【００１４】
ＢＯＸ層２０は、バルク基板１０上に設けられている。シリコン層３０は、半導体素子が形成される通常のアクティブエリアＡＡと、半導体素子が形成されないダミーアクティブエリアＤＡＡとを含む。ダミーアクティブエリアＤＡＡは、アクティブエリアＡＡから分離されており、素子分離ＳＴＩ（Shallow Trench Isolation）内に配置されている。ダミーアクティブエリアＤＡＡは、素子分離ＳＴＩ形成時に広い素子分離領域がＣＭＰによってえぐられること（ディッシング）を抑制するために設けられている。支持部４０は、例えば、シリコン単結晶からなり、ダミーアクティブエリアＤＡＡの下でＢＯＸ層２０を貫通してバルク基板１０に達するように設けられている。これにより、支持部４０は、ダミーアクティブエリアＤＡＡをバルク基板１０に対して固定し、かつ、これを支持する。
【００１５】
シリコン層３０内には、ｎ型ソース層Ｓおよびｎ型ドレイン層Ｄが形成されている。ｐ型ボディＢは、ソース層Ｓとドレイン層Ｄとの間に設けられている。ボディＢは、電気的に浮遊状態であり、データを記憶するためにホールを蓄積または放出する。ゲート絶縁膜５０はボディＢ上に設けられている。ゲート絶縁膜５０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、または、高誘電体膜（例えば、ＨｆＳｉＯ）等からなる。ゲート電極６０は、例えば、ポリシリコンからなり、ゲート絶縁膜５０上に設けられている。ゲート電極６０は、ワード線ＷＬとしての機能も兼ねている。側壁層７０は、例えば、シリコン酸化膜またはシリコン窒化膜からなり、ゲート電極６０の側面に設けられている。側壁層７０は、ソース層Ｓ、ドレイン層Ｄおよびシリサイド層８０を自己整合的に形成するために設けられている。
【００１６】
ソース層Ｓおよびドレイン層Ｄ上には、コンタクト抵抗を低減するためにシリサイド層８０が設けられている。ゲート電極６０上には、ゲート抵抗を低減するためにシリサイド層８１が設けられている。シリサイド層８０、８１は、例えば、ニッケルシリサイドである。シリサイド層８０は、ダミーアクティブエリアＤＡＡ上にも設けられても差し支えない。シリサイド層８０がダミーアクティブエリアＤＡＡ上に形成されたとしても、上記ダミーアクティブエリアＤＡＡの効果（ディッシング抑制効果）を得ることができるからである。ライナ層９０は、例えば、シリコン窒化膜からなり、ゲート電極６０および側壁層７０を被覆するように設けられている。
【００１７】
層間絶縁膜１００は、メモリセルＭＣおよびダミーアクティブエリアＤＡＡ上に設けられている。コンタクトプラグＣＰは層間絶縁膜１００を貫通してシリサイド層８０に接触する。コンタクトプラグＣＰは、ソース層Ｓをソース線ＳＬに電気的に接続し、ドレイン層Ｄをビット線ＢＬに電気的に接続する。ビット線ＢＬは、ワード線ＷＬの延伸方向に対して直交する方向に延伸している。これにより、ワード線ＷＬとビット線ＢＬとの交点に位置するメモリセルＭＣを選択することができる。ソース線ＳＬは、ワード線ＷＬと同じ方向に延伸している。ビット線ＢＬおよびソース線ＳＬは、例えば、銅からなる。
【００１８】
メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に位置し、ボディＢに蓄積されたホール数によって論理データ（“１”または“０”）を格納することができる。メモリセルＭＣは、例えば、ｎ型ＭＩＳＦＥＴ（Metal-Isolator-Semiconductor Field Effect Transistor）で構成されている。メモリセルＭＣがｎ型ＭＩＳＦＥＴである場合、例えば、ボディＢに蓄積されているホールが多数の場合をデータ“１”とし、それが少数の場合をデータ“０”とする。
【００１９】
支持部４０は、ソース層Ｓおよびドレイン層Ｄの直下およびダミーアクティブエリアＤＡＡの直下に設けられている。図１（Ａ）に示すように、バルク基板１０の表面の上方から見た平面図では、支持部４０の周縁は、アクティブエリアＡＡおよびダミーアクティブエリアＤＡＡの各周縁の内側にある。これにより、少なくともダミーアクティブエリアＤＡＡの周縁と支持部４０の周縁で囲まれた部分（ＤＡＡ内であって、支持部ではない部分）は、アクティブエリアＡＡとSi層の高さが同一になるため、ＳＴＩ形成時のＣＭＰでのディッシングを抑制することが可能となる。また、ボディＢをバルク基板１０から絶縁しつつ、支持部４０は、アクティブエリアＡＡを支持することができる。
【００２０】
支持部４０がダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡを支持することによって、ダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡが、製造工程中に剥がれることがない。
【００２１】
支持部４０は、選択的にダミーアクティブエリアＤＡＡのみに不純物を注入することによって導電体としてもよい。この場合、ダミーアクティブエリアＤＡＡの電位をバルク基板１０と同電位にすることができる。ダミーアクティブエリアＤＡＡが電気的に浮遊状態である場合、製造中にダミーアクティブエリアＤＡＡに電荷が蓄積されることによって、ＢＯＳ層２０またはメモリセルＭＣを破壊するおそれがある。また、ダミーアクティブエリアＤＡＡが電気的に浮遊状態であることによって、メモリセルＭＣの特性が不安定になるなどの悪影響を与えるおそれがある。しかし、本実施形態のように、ダミーアクティブエリアＤＡＡの電位がバルク基板１０の電位に固定されていれば、上記問題は生じない。
【００２２】
本実施形態において、支持部４０は、ソース層Ｓおよびドレイン層Ｄの両方の直下に設けられているが、支持部４０は、ソース層Ｓまたはドレイン層Ｄの一方の直下に設けられていてもよい。この場合、ソース層Ｓ、ドレイン層Ｄまたはバルク基板１０と逆導電型の半導体で支持部４０を形成する。これにより、ソース−基板間およびドレイン−基板間をｐｎ接合で分離することができるからである。例えば、ソース層Ｓおよびドレイン層Ｄをｎ型半導体、バルク基板１０をｐ型半導体とした場合、支持部４０をｎ型半導体で形成すればよい。これにより、ｐｎ接合がソース−基板間、および、ドレイン−基板間に形成され、ソース−基板間、および、ドレイン−基板間が分離される。
【００２３】
さらに、支持部４０は、ボディＢの直下に設けてもよい。ただし、ボディＢは電気的に浮遊状態である必要がある。このため、支持部４０を、ボディＢまたはバルク基板１０と逆導電型の半導体で形成する必要がある。これにより、ボディ−基板間をｐｎ接合で分離することができるからである。例えば、ボディＢおよびバルク基板１０がｐ型半導体である場合、支持部４０をｎ型半導体として形成すればよい。これにより、ボディＢとバルク基板１０との間にｐｎ接合が形成され、ボディＢとバルク基板１０とが分離される。
【００２４】
次に、本実施形態によるＦＢＣメモリの製造方法を説明する。図２（Ａ）から図７（Ｂ）は、本実施形態による製造方法を示す断面図または平面図である。各図の（Ａ）は、平面図を示し、（Ｂ）は、断面図を示す。まず、バルク基板１０を準備する。図２（Ａ）および図２（Ｂ）に示すように、バルク基板１０の表面上にシリコンゲルマニウム層２５をエピタキシャル成長させる。続いて、シリコンゲルマニウム層２５上に、第１のシリコン単結晶層としてのシリコン層３１をエピタキシャル成長させる。シリコンゲルマニウム層２５はバルク基板１０のシリコンの結晶方位に従って単結晶状態で成長する。シリコン層３１は、シリコンゲルマニウム層２５の結晶方位に従って単結晶状態で成長する。
【００２５】
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、図３（Ａ）および図３（Ｂ）に示すように、支持部４０の形成領域にあるシリコン層３１およびシリコンゲルマニウム層２５を選択的に除去する。支持部４０の形成領域は、アクティブエリアＡＡおよびダミーアクティブエリアＤＡＡの範囲内にあるので、この工程で除去されるシリコン層３１およびシリコンゲルマニウム層２５は、必然的にアクティブエリアＡＡおよびダミーアクティブエリアＤＡＡ内にあるシリコン層３１およびシリコンゲルマニウム層２５の一部となる。
【００２６】
次に、バルク基板１０およびシリコン層３１上にさらに第２のシリコン単結晶層としてのシリコン層３２をエピタキシャル成長させる。これにより、図４（Ａ）および図４（Ｂ）に示すように、トレンチ３５内にシリコン層３２が充填され、支持部（シリコン柱）４０が形成される。また、シリコン層３２は、シリコン層３１上にも形成される。シリコン柱４０以外のシリコン層３１および３２は、シリコン層３０とする。
【００２７】
次に、アクティブエリアＡＡおよびダミーアクティブエリアＤＡＡを被覆するマスク層４２を形成する。素子分離領域ＩＲにあるシリコン層３０の表面は露出されている。マスク層４２は、例えば、シリコン窒化膜からなり、リソグラフィおよびＲＩＥを用いて加工される。続いて、マスク層４２をマスクとして用いて、リソグラフィおおよびＲＩＥを用いて、図５（Ａ）および図５（Ｂ）に示すように、素子分離領域ＩＲのシリコン層３０およびシリコンゲルマニウム層２５を異方的にエッチングする。
【００２８】
さらに、図６（Ａ）および図６（Ｂ）に示すように、ダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡにあるシリコン層３０およびシリコン柱４０を残置させたまま、シリコン層３０の下にあるシリコンゲルマニウム層２５を選択的かつ等方的にエッチングする。
【００２９】
次に、図７（Ａ）および図７（Ｂ）に示すように、シリコンゲルマニウム層２５を除去することによって形成された空間に埋込み絶縁膜２０を埋め込む。埋込み絶縁膜２０は、例えば、熱酸化またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）またはプラズマＣＶＤにより埋め込まれる。さらに、素子分離領域ＩＡにも埋込み絶縁膜２０を形成する。ＣＭＰを用いて、埋込み絶縁膜２０をマスク層４２の表面レベルまで研磨する。これにより、図７（Ｂ）に示す構造が得られる。この一連の工程で、支持部４０がダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡをバルク基板１０に対して固定しているので、ダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡはプロセス中に剥がれない。
【００３０】
その後、ウェットエッチングを用いて、埋込み絶縁膜２０の高さ調整を行う。マスク層４２を除去する。その後、既知のＣＭＯＳプロセスを用いて、図１（Ｂ）に示すように、アクティブエリアＡＡ上に半導体素子が形成される。
【００３１】
本実施形態では、支持部４０は、バルク基板１０の表面上方から見たときに、ダミーアクティブエリアＤＡＡの範囲内に設けられている。支持部４０の中心（重心）は、ダミーアクティブエリアＤＡＡの中心（重心）とほぼ一致する。このように、支持部４０を形成することによって、ダミーアクティブエリアＤＡＡの周縁から支持部４０の周縁までの距離、即ち、シリコンゲルマニウム層２５のエッチング距離が、一方に偏らず、支持部４０の中心（重心）に関して対称となる。これにより、シリコンゲルマニウム層２５のエッチング残りが生じず、尚且つ、シリコン層３０および支持部４０が過剰にエッチングされることを抑制することができる。その結果、本実施形態は、ダミーアクティブエリアＤＡＡの剥がれおよびゲルマニウムによる自己汚染を抑制することができる。ダミーアクティブエリアＤＡＡは、ＣＭＰ等によるアクティブエリアＡＡ周囲のディシングを抑制することができる。ゲルマニウム汚染の抑制は、トランジスタ特性を安定化させる。また、既知のＣＭＯＳプロセスを用いて、ダミーアクティブエリアＤＡＡ上あるいはその周辺にダミーゲート（図示せず）を形成してもよい。ダミーゲートは、層間絶縁膜１００の平坦化ＣＭＰ工程においてディッシングが起こらないようにするために設けられる。
【００３２】
（第２の実施形態）
図８は、本発明に係る第２の実施形態に従ったＦＢＣメモリの平面図である。第２の実施形態では、ダミーアクティブエリアＡＡがストライプ状に形成されている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第２の実施形態の断面図は、図１（Ｂ）と同様であるので、その図示を省略する。
【００３３】
第２の実施形態によるＦＢＣメモリの製造方法は、第１の実施形態のそれと類似するので、それらの相違する工程のみを説明する。図９は、図３（Ａ）に対応する平面図である。第２の実施形態では、図９に示すように、ダミーアクティブエリアＤＡＡにおける支持部４０の形成領域がストライプ状である。これは、リソグラフィにおけるマスクパターンを変更することによって実現される。シリコン層３１およびシリコンゲルマニウム層２５は図９に示すパターンにエッチングされ、これにより、トレンチ３５が形成される。
【００３４】
図１０は、図５（Ａ）に対応する平面図である。第２の実施形態では、図１０に示すように、ダミーアクティブエリアＤＡＡの形成領域がストライプ状である。これは、リソグラフィにおけるマスクパターンを変更することによって実現される。シリコン層３０およびシリコンゲルマニウム層２５は図１０に示すパターンにエッチングされる。第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００３５】
（第３の実施形態）
図１１は、本発明に係る第３の実施形態に従ったＦＢＣメモリの平面図である。第３の実施形態では、ダミーアクティブエリアＡＡがラダー状（格子状）に形成されている点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００３６】
第３の実施形態によるＦＢＣメモリの製造方法は、第１の実施形態のそれと類似するので、それらの相違する工程のみを説明する。図１２は、図３（Ａ）に対応する平面図である。第３の実施形態では、図１２に示すように、ダミーアクティブエリアＤＡＡにおける支持部４０の形成領域がラダー状（格子状）である。これは、リソグラフィにおけるマスクパターンを変更することによって実現される。シリコン層３１およびシリコンゲルマニウム層２５は図１２に示すパターンにエッチングされ、これにより、トレンチ３５が形成される。
【００３７】
図１３は、図５（Ａ）に対応する平面図である。第３の実施形態では、図１３に示すように、ダミーアクティブエリアＤＡＡの形成領域がラダー状（格子状）である。これは、リソグラフィにおけるマスクパターンを変更することによって実現される。シリコン層３０およびシリコンゲルマニウム層２５は図１３に示すパターンにエッチングされる。素子分離領域ＩＡは、図１３に示すように、ダミーアクティブエリアＤＡＡ内にも設けられている。従って、シリコン層３０およびシリコンゲルマニウム層２５のエチングは、ダミーアクティブエリアＤＡＡ内の素子分離領域ＩＡからも行われる。これにより、シリコンゲルマニウム層２５が残らずエッチングされる。第３の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。
【００３８】
第１から第３の実施形態において、ダミーアクティブエリアＤＡＡの端から支持部４０の端までの距離（図１４（Ａ）および図１４（Ｂ）に示すｙ）は、シリコンゲルマニウム層２５がサイドエッチングされる距離ｘと同程度かそれ以下である必要がある。これにより、シリコンゲルマニウム層２５が残らずエッチングされる。シリコンに対するシリコンゲルマニウムのエッチング選択比が大きい場合、ｘとともにｙの値を大きくすることができる。
【００３９】
（第４の実施形態）
図１５から図１９は、本発明に係る第４の実施形態に従ったＦＢＣメモリ装置の製造方法を示す平面図および断面図である。第４の実施形態による製造方法は、第１の実施形態における図１（Ａ）および図１（Ｂ）に示した構造を形成する。各図の（Ａ）は、平面図を示し、（Ｂ）は、断面図を示す。まず、バルク基板１０を準備する。続いて、図１５（Ａ）および図１５（Ｂ）に示すようにマスク層２００をバルク基板１０上に堆積する。マスク層２００は、例えば、シリコン酸化膜、シリコン窒化膜、フォトレジスト等の絶縁膜である。リソグラフィ技術およびＲＩＥを用いて支持部４０の形成領域以外の領域にあるマスク層２００を選択的に除去する。
【００４０】
次に、マスク層２００をマスクとして用いて、バルク基板１０の表面領域に対して陽極化成を行う。これにより、図１６（Ａ）および図１６（Ｂ）に示すように、支持部４０以外のバルク基板１０の表面領域が選択的に多孔質化され、多孔質シリコン層２１０が形成される。このとき、マスク層２００の下のバルク基板１０（支持部４０）は多孔質化されない。陽極化成は、フッ酸（ＨＦ）およびエタノール溶液中で支持基板１０に電流を流す処理である。陽極化成により、バルク基板１０の表面領域に直径数ｎｍの微細な孔が形成され、これが内部へ伸長していく。その結果、バルク基板１０の表面に対して垂直方向へ延びる多くの孔が形成される。これにより、バルク基板１０の表面領域が多孔質化される。
【００４１】
陽極化成による電流は、マスク層２００で被覆されたバルク基板１０には流れない。このため、支持部４０となるシリコン柱がマスク層２００で被覆されている領域に残る。
【００４２】
次に、図１７（Ａ）および図１７（Ｂ）に示すように、マスク層２００を除去する。さらに、図１８（Ａ）および図１８（Ｂ）で多孔質シリコン層２１０および支持部４０上にシリコン単結晶層３０をエピタキシャル成長させる。
【００４３】
次に、アクティブエリアＡＡおよびダミーアクティブエリアＤＡＡを被覆するマスク層４２を形成する。素子分離領域ＩＲにあるシリコン層３０の表面は露出されている。マスク層４２は、例えば、シリコン窒化膜からなり、リソグラフィおよびＲＩＥを用いて加工される。続いて、マスク層４２をマスクとして用いて、リソグラフィおおよびＲＩＥを用いて、図１９（Ａ）および図１９（Ｂ）に示すように、素子分離領域ＩＲのシリコン層３０および多孔質シリコン層を異方的にエッチングする。さらに、ダミーアクティブエリアＤＡＡおよびアクティブエリアＡＡにあるシリコン層３０および支持部４０を残置させたまま、シリコン層３０の下にある多孔質シリコン層２１０を選択的かつ等方的にエッチングする。これにより、図６（Ａ）および図６（Ｂ）に示す構造が得られる。多孔質シリコン層２１０のエッチングには、例えば、フッ酸系溶液（例えば、ＨＦおよびＨ２Ｏ２溶液）を用いるとよい。多孔質シリコン層２１０は、シリコン単結晶からなるバルク基板１０および支持部４０、ならびに、エピタキシャル成長したシリコン層３０に対して選択的にエッチングされる。
【００４４】
その後、図６（Ａ）から図８を参照して説明した工程を経ることによって、図１（Ａ）および図１（Ｂ）に示すＦＢＣメモリが完成する。
【００４５】
また、既知のＣＭＯＳプロセスを用いて、ダミーアクティブエリアＤＡＡ上あるいはその周辺にダミーゲート（図示せず）を形成してもよい。ダミーゲートは、層間絶縁膜１００の平坦化ＣＭＰ工程においてディッシングが起こらないようにするために設けられる
第２および第３の実施形態についても、第４の実施形態と同様に陽極化成を用いて多孔質シリコン層を形成することにより製造可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリの平面図および断面図
【図２】第１の実施形態による製造方法を示す平面図および断面図。
【図３】図２に続く、第１の実施形態による製造方法を示す平面図および断面図。
【図４】図３に続く、第１の実施形態による製造方法を示す平面図および断面図。
【図５】図４に続く、第１の実施形態による製造方法を示す平面図および断面図。
【図６】図５に続く、第１の実施形態による製造方法を示す平面図および断面図。
【図７】図６に続く、第１の実施形態による製造方法を示す平面図および断面図。
【図８】本発明に係る第２の実施形態に従ったＦＢＣメモリの平面図。
【図９】第２の実施形態による製造方法を示す平面図。
【図１０】図９に続く、第１の実施形態による製造方法を示す平面図。
【図１１】本発明に係る第３の実施形態に従ったＦＢＣメモリの平面図。
【図１２】第３の実施形態に従ったＦＢＣメモリの図３（Ａ）に対応する平面図。
【図１３】第３の実施形態に従ったＦＢＣメモリの図５（Ａ）に対応する平面図。
【図１４】ダミーアクティブエリアＤＡＡの端から支持部４０の端までの距離ｙを示す平面図。
【図１５】第４の実施形態による製造方法を示す平面図および断面図。
【図１６】図１５に続く、第４の実施形態による製造方法を示す平面図および断面図。
【図１７】図１６に続く、第４の実施形態による製造方法を示す平面図および断面図。
【図１８】図１７に続く、第４の実施形態による製造方法を示す平面図および断面図。
【図１９】図１８に続く、第４の実施形態による製造方法を示す平面図および断面図。
【符号の説明】
【００４７】
１０…バルク基板
２０…ＢＯＸ層
３０…ＳＯＩ層
４０…支持部
５０…ゲート絶縁膜
６０ゲート電極
ＡＡ…アクティブエリア
ＤＡＡ…ダミーアクティブエリア
Ｓ…ソース層
Ｄ…ドレイン層
Ｂ…ボディ
ＭＣ…メモリセル
ＢＬ…ビット線
ＳＬ…ソース線
ＷＬ…ワード線
【図１】
2008251812.tif 000003
【図２】
2008251812.tif 000004
【図３】
2008251812.tif 000005
【図４】
2008251812.tif 000006
【図５】
2008251812.tif 000007
【図６】
2008251812.tif 000008
【図７】
2008251812.tif 000009
【図８】
2008251812.tif 000010
【図９】
2008251812.tif 000011
【図１０】
2008251812.tif 000012
【図１１】
2008251812.tif 000013
【図１２】
2008251812.tif 000014
【図１３】
2008251812.tif 000015
【図１４】
2008251812.tif 000016
【図１５】
2008251812.tif 000017
【図１６】
2008251812.tif 000018
【図１７】
2008251812.tif 000019
【図１８】
2008251812.tif 000020
【図１９】
2008251812.tif 000021