(57)【要約】【課題】電源系パターンに十分に幅広となるパターン幅を確保し、基板特性を悪化させる要因を抑制させること。【解決手段】ビア４を配置する工程の際に、ビア４の周囲のクリアランス５を予め決められた個数（６個）で連続させたクリアランス領域に区分し、隣り合うクリアランス領域間に１ピッチ分の幅の電源系パターン６が連続して配置されるようにビア４を配置する。また、信号配線３が、クリアランス領域を横断せず、かつ、電源系パターン６が配された領域に配されるようにビア４を配置する。さらに、半導体デバイスの端子２がＸ方向及びＹ方向に等ピッチで配された端子配置領域内の所定の位置において端子２に囲まれた中央にビア４を配置する。【選択図】図１
2008227168.tif 000002
【特許請求の範囲】
【請求項１】
信号配線層と誘電体層を介して対向する電源系パターンに設けられるビアの配置方法であって、
前記ビアを配置する工程の際に、前記ビアの周囲のクリアランスを予め決められた個数で連続させたクリアランス領域に区分し、隣り合う前記クリアランス領域間に所定幅の前記電源系パターンが連続して配置されるように前記ビアを配置することを特徴とするビアの配置方法。
【請求項２】
前記ビアを配置する工程の際に、前記信号配線層に配される信号配線が、前記クリアランス領域を横断せず、かつ、前記電源系パターンが配された領域に配されるように前記ビアを配置することを特徴とする請求項１記載のビアの配置方法。
【請求項３】
前記ビアを配置する工程の際に、少なくとも半導体デバイスの端子がＸ方向及びＹ方向に等ピッチで配された端子配置領域内の所定の位置において前記端子に囲まれた中央に前記ビアを配置することを特徴とする請求項１又は２記載のビアの配置方法。
【請求項４】
前記ビアを配置する工程の際に、前記ビアの自動配置によって前記ビアがＸ方向に３個以上、かつ、Ｙ方向にｍ個（ｍ≧１）のアレイ状に並んで配置され、前記クリアランス同士がＸ方向に繋がってしまう場合、前記ビアをＸ方向に３個、かつ、Ｙ方向にｍ個のユニットに区分し、１つのユニット内の前記ビアの何れかを移動して、Ｘ方向に２個、かつ、Ｙ方向にｍ＋１個のアレイ状に並び、かつ、Ｘ方向で連続性が途切れるように前記ビアを配置することを特徴とする請求項１乃至３のいずれか一に記載のビアの配置方法。
【請求項５】
前記ビアを配置する工程の際に、前記ビアの自動配置によって前記ビアがＹ方向にｎ個（ｎ≧２）のアレイ状に並んで配置され、前記クリアランス同士がＹ方向に繋がってしまう場合、多くともＹ方向には連続ビア数が３個となる制限をかけたユニットに区分し、前記ユニットのいずれかをＹ方向に移動して、Ｙ方向で連続性が途切れるように前記ビアを配置することを特徴とする請求項４記載のビアの配置方法。
【請求項６】
半導体デバイスの端子がＸ方向に信号系端子、電源系端子、信号系端子の順に並んでいる場合、前記ビアを配置する工程の際に、前記電源系端子が電源系配線及び電源系ビアを介して前記電源系パターンと電気的に接続され、かつ、前記クリアランス間の前記電源系パターンが配された領域内に前記電源系ビアが配されるように前記ビアを配置することを特徴とする請求項１乃至５のいずれか一に記載のビアの配置方法。
【請求項７】
半導体デバイスの端子がＸ方向に信号系端子、ダミー端子、信号系端子の順に並んでいる場合、前記ビアを配置する工程の際に、前記ダミー端子を前記信号配線層及び前記電源系プレーンに電気的に接続されず、かつ、前記クリアランス間の前記電源系パターンが配された領域内に他のビアが配されないように前記ビアを配置することを特徴とする請求項１乃至６のいずれか一に記載のビアの配置方法。
【請求項８】
前記ビアを配置する工程の際に、半導体デバイスの最外周の端子のうち、前記信号配線層の第１信号配線を介して前記ビアと電気的に接続される第１端子と、内周側から引き出された前記信号配線層の第２信号配線と電気的に接続される第２端子と、が交互に並ぶように前記ビアを配置することを特徴とする請求項１乃至７のいずれか一に記載のビアの配置方法。
【請求項９】
配線基板の製造方法において、請求項１乃至８のいずれか一記載の方法に従いビアを形成する工程を含むことを特徴とする配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板における信号配線層と誘電体層を介して対向する電源系パターンに設けられるビアの配置方法、及び配線基板の製造方法に関し、特に、ビアの配置を最適化するためのビアの配置方法、及び配線基板の製造方法に関する。
【背景技術】
【０００２】
近年の半導体デバイスは、機能統合などによる大型化と端子数増加に伴い、半導体デバイスの端子が何列もアレイ状に配列されたものが多くなってきている。半導体デバイスの端子の配置は、半導体デバイスを搭載するための配線基板を設計する前に既に決められていることが多いので、配線基板の設計では、半導体デバイスの端子配置によらずアレイ状に並んだ任意の端子からの配線を実現することが要求されるため、ビアを介した配線も必要となっている。
【０００３】
アレイ状に規則正しく配置された端子配列を有する２つの半導体デバイスを配線基板に実装し、両半導体デバイスの端子間の電気的接続を考えるとき、基板表層の信号配線のみを用いて電気的に接続する場合には、一方の半導体デバイスの端子が基板表層側の信号配線と接し、他方の半導体デバイスの端子が別の位置で当該基板表層側の信号配線と接することで、両半導体デバイスの端子間が電気的に接続される。また、配線基板における他の層（例えば、内層）の信号配線を用いて電気的に接続する場合は、一方の半導体デバイスの端子が基板表層側の信号配線と接し、当該基板表層側の信号配線がビアと接し、当該ビアが他の層の信号配線と接し、当該他の層の信号配線が別の位置のビアと接し、当該別の位置のビアが別の位置の基板表層側の信号配線と接し、当該別の位置の基板表層側の信号配線が他方の半導体デバイスの端子と接することで、両半導体デバイスの端子間が電気的に接続されることになる。
【０００４】
ビアを用いた配線基板では、図１０に示すように、基板表層側の信号配線１０３を介して半導体デバイス１０１の端子１０２と電気的に接続されるビア１０４が、電源系パターン１０６（ＧＮＤや電源のベタ層）と繋がらないようにするため、ビア１０４の周囲にクリアランス１０５を設けている。なお、図１０（Ｂ）は、電源系パターン１０６を基板内層に配設した場合をイメージしたものであるが、配線基板１０８の半導体デバイス１０１側の面に配された信号配線１０３の周囲に電源系パターン（図示せず）が敷き詰められた場合も、信号配線１０３及びビア１０４の周囲にあるクリアランス（図示せず）によってくりぬかれた状態で電源系パターン（図示せず）が配置される。
【０００５】
ここで、電源系パターン１０６は、信号配線１０３に対するリファレンスプレーンのパターンとしての役割がある（図１１参照）。つまり、電源系パターン１０６上に信号配線１０３が配されている部分では、信号配線１０３に信号電流ＩＳが流れると、電源系パターン１０６において信号電流ＩＳと逆行する向きにリターン電流ＩＲが流れる。信号電流ＩＳは進行方向に対して垂直な方向に電磁場を発生しており、同じく信号配線１０３下のリターン電流ＩＲが発生する電磁場と互いに結合し、信号配線１０３下ではインピーダンスが低い状態となり、半導体デバイスの誤動作を抑えることができる。
【０００６】
【特許文献１】特開平１０−３０３５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のビアの配置方法では、ビアが半導体デバイスの端子直近に安易に配置されてしまうことが多く、いくつかの問題がある。
【０００８】
第１の問題点は、信号線に係るビアのクリアランス同士が繋がるおそれがあることである。つまり、半導体デバイスの端子の狭ピッチ化に伴って、リターン電流経路としての電源系パターンが存在しないという状況にまでなってきており、極端な場合では、半導体デバイスの端子間にさえも信号線に係るビアを配置することが不可能な状況になってきている。このような場合には、半導体デバイスの端子から離れたところに信号線に係るビアを配置することになるが、信号線に係るビアが集中することによって、信号線に係るビアのクリアランス同士が繋がってしまうことがある。例えば、ビア同士が近接して配置（狭ピッチで配置）されると、ビアの周囲に存在するクリアランス同士がこれまで以上に近接し、クリアランス間に残る電源系パターンはだんだん細くなってゆくことになるが、このとき電源系パターンの尖った角のパターンは丸められることが行われるので、クリアランスがある程度近づけば、図１２（Ａ）のようにクリアランス１０５間に存在すべき電源系パターン１０６そのものがなくなってしまうことが生じる。また、図１２（Ｂ）のように、電流量や発熱量に応じてビア１０４の直径そのものが大きい場合にもクリアランス１０５同士が繋がるおそれがある。また、図１２（Ｃ）のように、電流量や発熱量に応じてビア１０４のクリアランス径そのものが大きい場合にもクリアランス１０５同士が繋がるおそれがある。さらに、図１２（Ａ）〜（Ｂ）のように、クリアランス１０５同士が繋がるところが多数生じて、電源系パターン１０６がない領域、つまり、信号配線１０３が延在する方向に直接的なリターン電流経路がない状態の箇所が広範囲でできてしまうことになる。
【０００９】
第２の問題点は、電源系パターンが、インピーダンスの低い理想の電源供給経路、または信号のリターン電流経路としての役割を果たさなくなってしまうことである。この問題が発生する原因は、隣り合うビアのクリアランスが近接することによって電源系パターンが理想である電源供給経路又はリターン電流経路に比べて幅が狭くなってしまったり、最悪の場合にはクリアランス同士が繋がって電源供給経路又はリターン電流経路そのものがなくなってしまうことに起因している。電源系パターンは、信号に対するリファレンスプレーンのパターンとしての役割があるところ、例えば、図１３（Ａ）のようにクリアランス１０５間の電源系パターン１０６が十分な幅で存在すれば、電源系パターン１０６が網状であっても電源系インピーダンスは低くなるが、図１３（Ｂ）のようにクリアランス１０５間の電源系パターン１０６が細くなれば、その細い部分の電源系インピーダンスが高くなり、理想の電源供給経路又はリターン電流経路ではなくなる。また、図１１のようにクリアランス１０５同士が繋がっていなければ、信号配線１０３における信号電流経路ＩＳに対するリターン電流経路ＩＲは信号配線１０３の真下の電源系パターン１０６を通るが、図１２（Ａ）〜（Ｃ）のようにクリアランス１０５同士が繋がってしまうと信号電流経路ＩＳに対するリターン電流経路ＩＲが迂回することになる。電源系パターン１０６のインピーダンスが増加したり、信号電流経路ＩＳに対するリターン電流経路ＩＲが迂回してしまったりすると、配線基板から電磁波放射ノイズが発生し、特に高速動作では信号の乱れや遅延等が顕著になって半導体デバイスが誤動作を起こすおそれがある。そのため、配線基板の設計でなるべくこういった状況を避けるように、原因の基礎になっているビアの配置を考える必要がある。
【００１０】
第３の問題点は、アレイ状でも特に周回形状に配置された端子を有する半導体デバイスを配線基板に実装する場合、半導体デバイスの真下の領域に存在する電源系パターンと本来用意されている半導体デバイスの外側の領域に存在する同一電源の電源系パターンとの繋がりが薄くなる傾向にあり、最悪の場合には、半導体デバイスの真下の領域の電源系パターンと、その外側の領域の電源系パターンとが完全に断絶してしまうということである。この問題が発生する原因は、半導体デバイスが実装される面で直接配線できない端子があることや、半導体デバイスの狭ピッチ化などによって端子間に通すことができる信号配線の本数が制限されてきていることなどにより、半導体デバイスの内周側にある端子１０２の接続にはビア１０４を用いることが必須であり、さらに多数のビア１０４が端子ピッチでアレイ配置されるため、ビア１０４のクリアランス１０５ａ同士の繋がりによって電源系パターン１０６ａ、１０６ｂが存在しない枠状の領域ができてしまい、結果として、電源系パターン１０６ａ、１０６ｂが分断してしまうことに起因している（図１４参照）。アレイ状に配置された端子群を有する半導体デバイスでは、端子が狭ピッチ化されることによりその端子間に通すことのできる配線本数や配置することができるビア数はともに少なくなってきているため、通常、ビアが必要になれば、図１５のように、ビア１０４は、半導体デバイスの端子１０２に囲まれた中央に１個配置された形で、端子１０２と同じようなアレイ配置になる。端子間の配線の本数が１本という制限があれば、特に３周以上の周回形状も配置された端子を有する半導体デバイスの場合、通常は最外周から３周目より内周側にある端子からの配線にはビアを使用しての配線接続が必須となる。このときに、内周側に置かれたビアは、半導体デバイスの端子の近辺に端子ピッチでアレイ状に置かれることになるために、隣り合うビアのクリアランス同士が広範囲で繋がり、それに伴いクリアランス間に用意されるはずであった電源系パターンが存在しない枠状の領域が半導体デバイスの端子近辺で発生してしまうことになる。
【００１１】
以上のようなクリアランス同士が互いに繋がることを回避する手段として、信号配線接続用のスルーホール（ビア）をアレイ状接続型ＩＣ（半導体デバイス）の接続パッド（端子）に対して、千鳥状に配置するものが開示されている（特許文献１参照）。特許文献１では、端子間２本の配線の配線例が示されているが、半導体デバイスの端子の狭ピッチ化に伴って端子間に通すことができる配線が１本に限定されてしまう状況では、ビアの千鳥配置が根本的な解決方法とはならない。
【００１２】
例えば、図１６のように半導体デバイスの端子１０２の周回数が３周（３行）存在する場合、端子１０２間に配設可能な信号配線１０３が１本に制限されてしまうと、ビア１０４が端子１０２に囲まれた中央に１個配置されるとともにＸ方向に連続して配置され、クリアランス１０５がＸ方向に連続して繋がることになるので、図１７のようにビア１０４の配置を千鳥状に変更すれば、ビア１０４が連続して配置されないので、そのクリアランス１０５同士が繋がることが免れる。しかしながら、この手段は、基板設計するときの都合に合わせて半導体デバイスの端子配置を変更できる場合であるところ、基板設計する前に半導体デバイスの端子配置は決められていることが多いので、その端子配置に融通が利かないのが普通であり、有用性に欠ける。
【００１３】
また、クリアランス間の電源系パターンが細くなったり、尖ったパターンの丸め込みによって電源系パターンが切れてしまったりしたとき、図１８の電源系強化未処理領域（ＮＲ）に対する電源系強化領域（ＳＴ）のように橋渡しパターン１０９を電源系パターン１０６に追加することも考えられる。しかしながら、このような橋渡しパターン１０９は基板設計ルールに適合した範囲でしか入れられないため、電源強化に限界があり、毎度そういった処理をするのでは基板設計工数がかかるため、適切な手段とはいえない。
【００１４】
本発明の第１の課題は、電源系パターンに十分に幅広となるパターン幅を確保し、基板特性を悪化させる要因を抑制させることである。
【００１５】
本発明の第２の課題は、半導体デバイスの端子配置に依存せず、アレイ状に並んだ任意の端子からの信号配線を実現させることである。
【課題を解決するための手段】
【００１６】
本発明の第１の視点においては、信号配線層と誘電体層を介して対向する電源系パターンに設けられるビアの配置方法であって、前記ビアを配置する工程の際に、前記ビアの周囲のクリアランスを予め決められた個数で連続させたクリアランス領域に区分し、隣り合う前記クリアランス領域間に所定幅の前記電源系パターンが連続して配置されるように前記ビアを配置することを特徴とする。
【００１７】
本発明の前記ビアの配置方法において、前記ビアを配置する工程の際に、前記信号配線層に配される信号配線が、前記クリアランス領域を横断せず、かつ、前記電源系パターンが配された領域に配されるように前記ビアを配置することが好ましい。
【００１８】
本発明の前記ビアの配置方法において、前記ビアを配置する工程の際に、少なくとも半導体デバイスの端子がＸ方向及びＹ方向に等ピッチで配された端子配置領域内の所定の位置において前記端子に囲まれた中央に前記ビアを配置することが好ましい。
【００１９】
本発明の前記ビアの配置方法において、前記ビアを配置する工程の際に、前記ビアの自動配置によって前記ビアがＸ方向に３個以上、かつ、Ｙ方向にｍ個（ｍ≧１）のアレイ状に並んで配置され、前記クリアランス同士がＸ方向に繋がってしまう場合、前記ビアをＸ方向に３個、かつ、Ｙ方向にｍ個のユニットに区分し、１つのユニット内の前記ビアの何れかを移動して、Ｘ方向に２個、かつ、Ｙ方向にｍ＋１個のアレイ状に並び、かつ、Ｘ方向で連続性が途切れるように前記ビアを配置することが好ましい。
【００２０】
本発明の前記ビアの配置方法において、前記ビアを配置する工程の際に、前記ビアの自動配置によって前記ビアがＹ方向にｎ個（ｎ≧２）のアレイ状に並んで配置され、前記クリアランス同士がＹ方向に繋がってしまう場合、多くともＹ方向には連続ビア数が３個となる制限をかけたユニットに区分し、前記ユニットのいずれかをＹ方向に移動して、Ｙ方向で連続性が途切れるように前記ビアを配置することが好ましい。
【００２１】
本発明の前記ビアの配置方法において、半導体デバイスの端子がＸ方向に信号系端子、電源系端子、信号系端子の順に並んでいる場合、前記ビアを配置する工程の際に、前記電源系端子が電源系配線及び電源系ビアを介して前記電源系パターンと電気的に接続され、かつ、前記クリアランス間の前記電源系パターンが配された領域内に前記電源系ビアが配されるように前記ビアを配置することが好ましい。
【００２２】
本発明の前記ビアの配置方法において、半導体デバイスの端子がＸ方向に信号系端子、ダミー端子、信号系端子の順に並んでいる場合、前記ビアを配置する工程の際に、前記ダミー端子を前記信号配線層及び前記電源系プレーンに電気的に接続されず、かつ、前記クリアランス間の前記電源系パターンが配された領域内に他のビアが配されないように前記ビアを配置することが好ましい。
【００２３】
本発明の前記ビアの配置方法において、前記ビアを配置する工程の際に、半導体デバイスの最外周の端子のうち、前記信号配線層の第１信号配線を介して前記ビアと電気的に接続される第１端子と、内周側から引き出された前記信号配線層の第２信号配線と電気的に接続される第２端子と、が交互に並ぶように前記ビアを配置することが好ましい。
【００２４】
本発明の第２の視点においては、配線基板の製造方法において、前記ビアの配置方法に従いビアを形成する工程を含むことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、半導体デバイスの端子配置に依存せず、アレイ状に並んだ任意の端子からの配線及びビアの配置を最適化することができる。また、配線に必要となったビアの一部を決まったルールに従って故意に移動させることで、電源系パターンに十分に幅広となるパターン幅が確保され、リファレンスプレーンとしての信号電流に対するリターン電流の迂回経路の最小化と、電源系パターンのインピーダンスの低減化とを同時に実現できる。
【発明を実施するための最良の形態】
【００２６】
（実施形態１）
本発明の実施形態１に係るビアの配置方法について比較例と対比しながら説明する。図１は、本発明の実施形態１に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。図２は、比較例１に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【００２７】
なお、ここでは、便宜上、端子アレイが並んだ状態のある決まった一定方向をＸ方向と定義し、それに直交する方向をＹ方向と定義することにする。また、各図面で示されている配線は、ビアの配置方法に対して半導体デバイスの端子からの配線が可能であるということを確認した一例である。また、ここでは、配線基板にアレイ状に配置された端子を有する半導体デバイスを搭載した場合における必要な最低限の部分のみについて述べている。さらに、半導体デバイスの端子配置や基板設計における配線方針に応じて、端子直近に配置されるビアも変化するため、必ずしもここで述べているビアの配置が全てを言い表しているわけではないので、以下の実施形態はビアを配置するときの一例を述べたものに過ぎない。
【００２８】
ビアの配置方法の対象となる配線基板は、図１０のように、半導体デバイス（１０１）を表面実装するための配線基板（１０８）である。配線基板（１０８）は、導体よりなる電源系パターン（１０６）上に誘電体層（１０７）を介して導体よりなる信号配線（１０３）を有し、信号配線（１０３）と接続されるとともに電源系パターン（１０６）を貫通するビア（１０４）を有し、電源系パターン（１０６）とビア（１０４）が繋がらないようにするためビア（１０４）の周囲にクリアランス（１０５）が設けられている。なお、実施形態１では、図１のようにクリアランス５の領域内に複数のビア４が配される。ビア４は、半導体デバイスの端子２がＸ方向及びＹ方向に等ピッチで配された端子配置領域内において端子２に囲まれた中央の所定の位置に１個配置され、端子配置領域の周囲においてＸ方向及びＹ方向のそれぞれに半ピッチずれた所定の位置に１個配置される。信号配線３は、ビア４から対応する半導体デバイスの端子２までのクリアランス５の領域上に配置されることがあるが、クリアランス５の領域上を横断しないように配置される。
【００２９】
実施形態１に係るビアの配置方法では、端子配置領域においてビア４の配置が必要となる場合であって、配線設計用のコンピュータ装置で信号配線３及びビア４を自動配置する際に、端子配置領域においてＸ方向に３個以上、かつ、Ｙ方向にｍ個（ｍ≧１）のアレイ状に並んだビア４群が配置され、ビア４のクリアランス５同士がＸ方向に繋がってしまうことになる場合、Ｘ方向に３個、かつ、Ｙ方向にｍ個のユニットに区切り、１つのユニット内のビア４の何れかを端子配置領域の周囲に移動して、Ｘ方向に２個、かつ、Ｙ方向にｍ＋１個のアレイ状に並ぶようにビア４を配置し、かつ、ビア４の連続がＸ方向で途切れた形状とする。
【００３０】
例えば、配線設計用のコンピュータ装置での自動配線設計の際に、図２のように半導体デバイスの端子２の配線接続で用いるビア４がＸ方向に連続して配置され、かつ、ビア４のクリアランス５同士がＸ方向に繋がってしまうことになる場合、Ｘ方向に３個、かつ、Ｙ方向に２個のユニットに区切り、図１のように一部のビア４の配置を端子配置領域の周囲に移動し、Ｘ方向に連続して配置されるビア４を２個分、かつ、Ｙ方向に連続して配置されるビア４を３個分になるように配置し、Ｘ方向にビア４の連続が一旦途切れるようにする。つまり、Ｘ方向に３個、かつ、Ｙ方向に２個のアレイ状に並んだビア群の配置を、一部のビア４の配置移動によってＸ方向に２個、かつ、Ｙ方向に３個に連続したビア４群に変更し、クリアランス５間にある電源系パターン６のＸ方向の幅を、ビア４の連続数の差分となる１個分（ビア４の１ピッチ分）にあたる幅Ｌとなるように形成する。
【００３１】
（実施形態２）
本発明の実施形態２に係るビアの配置方法について比較例と対比しながら説明する。図３は、本発明の実施形態２に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。図４は、比較例２に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【００３２】
実施形態２に係るビアの配置方法では、端子配置領域及びその周囲においてビア４の配置が必要となる場合であって、配線設計用のコンピュータ装置で信号配線３及びビア４を自動配置する際に、実施形態１に係るビアの配置方法を適用すると、図４のように半導体デバイスの端子２のＹ方向の個数が多くなった場合には、ビア４がＹ方向にも連続して配置され、ビア４のクリアランス５同士がＹ方向に繋がってしまい、Ｘ方向の電源系パターン６の結びつきが弱くなることがある。このようにＹ方向にｎ個（ｎ≧２）のアレイ状に並んだビア４の配置になった場合には、多くともＹ方向には連続ビア数が３個となる制限をかけたユニットに区切り、区切られた一方のユニット（端子配置領域の周囲寄りのユニット）をさらにＹ方向に１ピッチ分移動して、ビア４の連続がＹ方向にも途切れた形状とする。
【００３３】
例えば、配線設計用のコンピュータ装置での自動配線設計の際に、図４のように半導体デバイスの端子２の配線接続で用いるビア４がＹ方向に連続して配置され、かつ、ビア４のクリアランス５同士がＹ方向に繋がってしまうことになる場合、図３のようにＹ方向の連続ビア数が３個になるように２つのユニットに区切り、区切られた端子配置領域の周囲寄りのユニットをさらに１ピッチ分Ｙ方向に配置をシフト移動し、クリアランス５間にある電源系パターン６のＹ方向の幅を、ビア４の１ピッチ分にあたる幅Ｌとなるように形成する。
【００３４】
（実施形態３）
本発明の実施形態３に係るビアの配置方法について図面を用いて説明する。図５は、本発明の実施形態３に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。図６は、本発明の実施形態３に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図であり、（Ａ）は電源系ビアを斜めに配置した場合、（Ｂ）は電源系ビアをＹ方向に並べて配置した場合である。なお、図６では電源パターン上の配線層と半導体デバイスの端子を省略している。
【００３５】
実施形態３に係るビアの配置方法では、実施形態１、２の配線基板における電源系パターンのリターン電流経路を拡充するために、図５のように半導体デバイスの端子がＸ方向に信号系端子２、電源系端子１０、信号系端子２の順に並んでいる場合には、配線設計用のコンピュータ装置で信号配線３、電源系配線１３、電源系ビア１１及び信号ビア４を自動配置する際に、電源系端子１０を電源系配線１３及び電源系ビア１１を介して電源系パターン６と電気的に接続されるようにする。これにより、ビア４が連続して配置されないので、そのクリアランス５同士が繋がることが免れる。つまり、電源系端子１０が配置された位置に対する電源系ビア１１の周囲には、電位的に一致する電源系パターン６に対してクリアランスが存在しないため、電源系ビア１１の周囲に電源系パターン６が残り、隣接する信号ビア４のクリアランス５とは繋がらない。
【００３６】
また、例えば、ビア４のアレイが２行分存在する場合、半導体デバイスの端子の第１行目及び第２行目がＸ方向に信号系端子、電源系端子、信号系端子の順に並んでいる場合であって、２つの電源系端子に対応する電源系ビア１１が斜めに配置され、両方の電源系ビア１１と電源系パターン６の全てが同じ極性（電源かＧＮＤ）である場合には、配線設計用のコンピュータ装置で信号配線、電源系配線、電源系ビア１１及び信号ビア４を自動配置する際に、電源系端子を電源系配線及び電源系ビア１１を介して電源系パターン６と電気的に接続されるようにする（図６（Ａ）参照）。これにより、電源系ビア１１の周囲に電源系パターン６が残り、隣接する信号ビア４のクリアランス５ａ、５ｂとは繋がらない。
【００３７】
また、ビア４のアレイが２行分存在する場合、半導体デバイスの端子の第１行目及び第２行目がＸ方向に信号系端子、電源系端子、信号系端子の順に並んでいる場合であって、２つの電源系端子に対応する電源系ビア１１がＹ方向に並べて配置され、両方の電源系ビア１１と電源系パターン６の全てが同じ極性（電源かＧＮＤ）である場合には、配線設計用のコンピュータ装置で信号配線、電源系配線、電源系ビア１１及び信号ビア４を自動配置する際に、電源系端子を電源系配線及び電源系ビア１１を介して電源系パターン６と電気的に接続されるようにする（図６（Ｂ）参照）。これにより、電源系ビア１１の周囲に電源系パターン６が残り、隣接する信号ビア４のクリアランス５ａ、５ｂとは繋がらない。なお、図６（Ｂ）のように電源系ビア１１がＹ方向に並べて配置されている場合の方が、図６（Ａ）のように電源系ビア１１を斜めに配置されている場合よりも、クリアランス５ａ、５ｂ間の電源系パターン６の幅が太くなるので、図６（Ｂ）の方が配置的にはよい。
【００３８】
（実施形態４）
本発明の実施形態４に係るビアの配置方法について図面を用いて説明する。図７は、本発明の実施形態４に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。図８は、本発明の実施形態４に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図であり、（Ａ）は半導体デバイスのダミー端子が斜めに配置されている場合、（Ｂ）は半導体デバイスのダミー端子がＹ方向に並んで配置されている場合である。なお、図８では電源パターン上の配線層と半導体デバイスの端子を省略している。
【００３９】
実施形態４に係るビアの配置方法では、実施形態１、２の配線基板における電源系パターンのリターン電流経路を拡充するために、図７のように半導体デバイスの端子がＸ方向に信号系端子２、ダミー端子１２（配線基板の何れにも電気的に接続されない空き端子）、信号系端子２の順に並んでいる場合には、配線設計用のコンピュータ装置で信号配線３及び信号ビア４を自動配置する際に、ダミー端子１２を配線基板の何れにも電気的に接続されないようにする。これにより、ビア４が連続して配置されないので、そのクリアランス５同士が繋がることが免れる。つまり、ダミー端子１２に対して配線やビアが必要でなくクリアランスが存在しないため、クリアランス５間に電源系パターン６が残り、隣接する信号ビア４のクリアランス５とは繋がらない。
【００４０】
また、例えば、ビア４のアレイが２行分存在する場合、半導体デバイスの端子の第１行目及び第２行目がＸ方向に信号系端子、ダミー端子、信号系端子の順に並んでいる場合であって、２つのダミー端子が斜めに配置されている場合には、配線設計用のコンピュータ装置で信号配線及び信号ビア４を自動配置する際に、ダミー端子を配線基板の何れにも電気的に接続されないようにする（図８（Ａ）参照）。これにより、ダミー端子に対応する部分に電源系パターン６が残り、隣接する信号ビア４のクリアランス５ａ、５ｂとは繋がらない。
【００４１】
また、ビア４のアレイが２行分存在する場合、半導体デバイスの端子の第１行目及び第２行目がＸ方向に信号系端子、ダミー端子、信号系端子の順に並んでいる場合であって、２つのダミー端子がＹ方向に並んで配置されている場合には、配線設計用のコンピュータ装置で信号配線及び信号ビア４を自動配置する際に、ダミー端子を配線基板の何れにも電気的に接続されないようにする（図８（Ｂ）参照）。これにより、ダミー端子に対応する部分に電源系パターン６が残り、隣接する信号ビア４のクリアランス５ａ、５ｂとは繋がらない。なお、ダミー端子がＹ方向に並んで配置されている場合の方が、ダミー端子が斜めに配置されている場合よりも、クリアランス５ａ、５ｂ間の電源系パターン６の幅が太くなるので、図８（Ｂ）の方が配置的にはよい。
【００４２】
（実施形態５）
本発明の実施形態５に係るビアの配置方法について図面を用いて説明する。図９は、本発明の実施形態５に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【００４３】
実施形態５に係るビアの配置方法では、実施形態１、２の配線基板における電源系パターンのリターン電流経路を拡充するために、配線設計用のコンピュータ装置で信号配線３ａ、３ｂ及び信号ビア４を自動配置する際に、図９のように半導体デバイスの最外周の端子のうち、信号配線３ａを介してビア４と電気的に接続される端子２ａと、内周側から引き出された信号配線３ｂと電気的に接続される端子２ｂと、が交互に並ぶように信号配線３ａ、３ｂ及び信号ビア４を配置する。これにより、ビア４が連続して配置されないので、そのクリアランス５同士が繋がることが免れる。これによって、半導体デバイスの端子２間の配線３ｂが１本という限定があっても、最外周の端子２ａに対してビアを用いずにすみ、クリアランス５間に電源系パターン６が残り、隣接する信号ビア４のクリアランス５とは繋がらない。また、電源系パターン６上に信号配線３ｂが配されるので、信号配線３ｂがクリアランス５上を横切ることがない。
【００４４】
実施形態１−５によれば、以下のような効果を奏する。
【００４５】
第１の効果は、電源系パターンがインピーダンスの低い理想といえる電源供給経路として与えられることである。その理由は、ビアの配置移動によって電源系パターンとして十分なパターン幅をＸ方向にもＹ方向にも確保しているからである。例えば、図１７（Ｂ）に示すように、ビア１０４の千鳥配置の場合にはビア１０４の対角間隔（ピッチの√２倍）のクリアランス１０５間に電源系パターン１０６ができるが、実施形態１−５（図６（Ａ）、図８（Ｂ）に関するものを除く）ではビアの２ピッチ間隔（図１７（Ｂ）のＷ）のクリアランス間にそのパターンができるので、より広いパターン幅が確保できる（Ｗ＞Ｎとなる）ことになり、特に、半導体デバイスの端子が狭ピッチとなったときでも本手法にメリットがある。
【００４６】
第２の効果は、信号電流に対するリターン電流の迂回が十分に小さくなった状態でその経路を確保できることにある。その理由は、ビアの連続数が最小限となるように配置することで、クリアランス間における電源系パターンがＸ方向にもＹ方向にも配置されるからである。このような電源系パターンの配置によりリファレンスプレーンとしての信号電流に対するリターン電流の迂回経路の最小化と、電源系パターンのインピーダンスの低減化とを同時に実現できる。
【００４７】
第３の効果は、周回形状に配置された端子を有する半導体デバイスを実装する場合でも、半導体デバイスの真下の領域に存在する電源系パターンが、その他の部分に存在する電源系パターンと切断されることなく、その接続が強化された状態となることである。その理由は、ビアを所定ユニットに集約して連続を回避した配置とすることで、クリアランス間に電源系パターンを残すようにしているためである。
【００４８】
第４の効果は、半導体デバイスの端子配置を検討する際に、その後工程となりがちな基板設計のことを考えることなく、自由に検討できることである。つまり、半導体デバイスの端子配置に依存せず、アレイ状に並んだ任意の端子からの配線及びビアの配置を最適化することができる。その理由は、半導体デバイスの全ての端子からビアを介して端子間に１本で配線することができるようにビアの配置を工夫しているからである。
【００４９】
第５の効果は、基板作成にかかるコストを削減できることにある。その理由は、基本的な積層基板や貫通ビアを用いても、基板特性を損なうことなくその配線を実現できるからである。なお、半導体デバイスの端子の直近にビアが配置されるのを嫌ってパッドオンビアを用いたり、ビルドアップ基板でブラインドビアを利用して、ビアの周囲のクリアランスが電源系パターンに影響しないようにしたりする必要はない。
【００５０】
第６の効果は、基板設計の工数を削減できることにある。その理由は、尖ったパターンの丸め込みなどによって電源系パターンが弱くなっている部分を把握して、電源系パターンの補強として橋渡しパターン（図１８の１０９）を入れることに費やす時間を割かなくともよく、どんな場合でも行う必要があるビアの配置で問題を解決しているからである。なお、実施形態１−５では、橋渡しパターンよりも太くて強い電源系パターンが確保できる。
【００５１】
第７の効果は、実装される半導体デバイスの端子間の配線本数が１本になってもその接続は可能になることである。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態１に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【図２】比較例１に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【図３】本発明の実施形態２に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【図４】比較例２に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【図５】本発明の実施形態３に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【図６】本発明の実施形態３に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図であり、（Ａ）は電源系ビアを斜めに配置した場合、（Ｂ）は電源系ビアをＹ方向に並べて配置した場合である。
【図７】本発明の実施形態４に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【図８】本発明の実施形態４に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図であり、（Ａ）は半導体デバイスのダミー端子が斜めに配置されている場合、（Ｂ）は半導体デバイスのダミー端子がＹ方向に並んで配置されている場合である。
【図９】本発明の実施形態５に係るビアの配置方法で形成された配線基板の配線パターンの一例を模式的に示した部分平面図である。
【図１０】従来例に係る配線基板の配線構成を模式的に示した（Ａ）部分平面図、及び（Ｂ）Ｘ−Ｘ´間の部分断面図である。
【図１１】従来例に係る配線基板における信号電流とリターン電流の関係を説明するための部分平面図である。
【図１２】従来例に係る配線基板における信号電流とリターン電流の関係を説明するための部分平面図であり、（Ａ）クリアランス間に電源系パターンがない場合、（Ｂ）ビアの直径が大きい場合、（Ｃ）クリアランス径が大きい場合である。
【図１３】従来例に係る配線基板におけるクリアランス間の電源系パターンの幅を説明するための部分平面図であり、（Ａ）電源系パターンが十分な幅の場合、（Ｂ）電源系パターンが細い場合である。
【図１４】従来例に係る配線基板における連続したクリアランスと電源系パターンの関係を説明するための部分平面図である。
【図１５】従来例に係る配線基板のビアと半導体デバイスの端子の位置関係を模式的に示した部分平面図である。
【図１６】従来例に係る配線基板であって半導体デバイスの端子の周回数が３周存在する場合の配線構成を模式的に示した部分平面図である。
【図１７】参考例に係る配線基板におけるビアを千鳥状に配置した場合の配線構成を模式的に示した（Ａ）部分平面図、（Ｂ）拡大図である。
【図１８】参考例に係る配線基板における電源系強化未処理領域（ＮＲ）に対する電源系強化領域（ＳＴ）を説明するための部分平面図である。
【符号の説明】
【００５３】
２、２ａ、２ｂ、１０２  端子
３、３ａ、３ｂ、１０３  配線（信号配線）
４、１０４、１０４ａ、１０４ｂ  ビア（信号ビア）
５、５ａ、５ｂ、１０５、１０５ａ、１０５ｂ  クリアランス
６、１０６、１０６ａ、１０６ｂ  電源系パターン（電源パターン、ＧＮＤパターン）
７、１０７  誘電体層
１０  電源系端子（電源端子、ＧＮＤ端子）
１１  電源系ビア
１２  空き端子（ダミー端子）
１３  電源系配線（電源配線、ＧＮＤ配線）
１０１  半導体デバイス
１０８  配線基板
１０９  電源系の橋渡しパターン
Ｘ  周回形状を持つ端子の場合は、列方向
Ｙ  周回形状を持つ端子の場合は、周方向（行方向）
Ｆ  周回形状を持つ端子の場合は、周方向の外周側
Ｂ  周回形状を持つ端子の場合は、周方向の内周側
ＩＳ  信号電流経路
ＩＲ  リターン電流経路
ＳＴ  橋渡しパターンによる電源系強化領域
ＮＲ  電源系強化未処理領域
Ｎ  ビアの千鳥配置によるクリアランス間距離
Ｗ  ビアの２ピッチ配置によるクリアランス間距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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