(57)【要約】【課題】金属・半導体界面での障壁高さを低減してコンタクト抵抗を低減し、これにより寄生抵抗の小さい窒化物半導体装置を提供する。【解決手段】ＧａＮ層３０１、素子分離層３０２、オーミック電極３０３、ゲート電極３０４、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５、サファイア基板３０６、及びバッファ層３０７を備え、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５は、（０ ０ ０ １）面を主面とし、表面に凹部が市松状に配置され、オーミック電極３０３は、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５の凹部の側面と接し、凹部の側面は、（１ １ −２ ０）面あるいは（１ −１ ０ ０）面等の無極性面である。【選択図】図３
2008227014.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体層と、
前記窒化物半導体層の側面と接するオーミック電極とを備え、
前記側面は、無極性面である
ことを特徴とする窒化物半導体装置。
【請求項２】
前記窒化物半導体層の主面は、（０ ０ ０ １）面である
ことを特徴とする請求項１記載の窒化物半導体装置。
【請求項３】
前記窒化物半導体層表面には、凹凸が形成され、
前記側面は、凹部の側面である
ことを特徴とする請求項１記載の窒化物半導体装置。
【請求項４】
前記凹部の底面は、（０ ３ −３ ８）面又は（０ ３ −３ １６）面である
ことを特徴とする請求項３記載の窒化物半導体装置。
【請求項５】
前記凹部は、前記窒化物半導体層表面に市松状又はストライプ状に配置される
ことを特徴とする請求項３記載の窒化物半導体装置。
【請求項６】
前記窒化物半導体装置は、それぞれソース電極及びドレイン電極を構成する２つの前記オーミック電極と、前記オーミック電極がそれぞれ形成された２つの前記窒化物半導体層とを備え、
前記窒化物半導体装置は、さらに、前記２つの窒化物半導体層が形成された第１半導体層と、前記第１半導体層上に形成されたゲート電極とを備え、
前記窒化物半導体層は、低抵抗キャップ層を構成する
ことを特徴とする請求項１記載の窒化物半導体装置。
【請求項７】
前記窒化物半導体層は、ＡｌＧａＮ及びＧａＮを交互に積層した層又はＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ＜１、０＜ｙ＜１）により構成される
ことを特徴とする請求項６記載の窒化物半導体装置。
【請求項８】
前記窒化物半導体装置は、さらに、基板と、前記基板上に形成された第２半導体層と、前記第２半導体層上に形成された開口部を有する誘電体膜とを備え、
前記窒化物半導体層は、前記第２半導体層の前記開口部で露出した部分から結晶成長する形で形成される
ことを特徴とする請求項１記載の窒化物半導体装置。
【請求項９】
前記窒化物半導体装置は、さらに、前記窒化物半導体層とヘテロ接合する第３半導体層を備える
ことを特徴とする請求項１記載の窒化物半導体装置。
【請求項１０】
前記窒化物半導体層は、ＡｌＧａＮ及びＧａＮのいずれか一方から構成され、
前記第３半導体層は、ＡｌＧａＮ及びＧａＮのいずれか他方から構成される
ことを特徴とする請求項９記載の窒化物半導体装置。
【請求項１１】
前記窒化物半導体層表面には、凹凸が形成され、
前記凹部は、前記窒化物半導体層を貫通して前記第３半導体層に到達する形で形成されている
ことを特徴とする請求項９記載の窒化物半導体装置。
【請求項１２】
前記側面は、（１ １ −２ ０）面、（１ −１ ０ ０）面、（０ ３ −３ ８）面又は（０ ３ −３ １６）面である
ことを特徴とする請求項１〜１１のいずれか１項に記載の窒化物半導体装置。
【請求項１３】
第１の窒化物半導体層上に開口部を有するマスク層を形成するマスク形成工程と、
前記第１の窒化物半導体層の前記開口部で露出した部分上に第２の窒化物半導体層を形成する半導体層形成工程と、
前記マスク層を除去する除去工程と、
前記第２の窒化物半導体層の側面に接するオーミック電極を形成する電極形成工程とを含み、
前記側面は、無極性面である
ことを特徴とする窒化物半導体装置の製造方法。
【請求項１４】
下地層上に開口部を有する誘電体膜を形成する誘電体膜形成工程と、
前記下地層の開口部で露出した部分から窒化物半導体を結晶成長させて窒化物半導体層を形成する半導体層形成工程と、
前記窒化物半導体層の側面に接するオーミック電極を形成する電極形成工程とを含み、
前記側面は、無極性面である
ことを特徴とする窒化物半導体装置の製造方法。
【請求項１５】
前記側面は、（１ １ −２ ０）面、（１ −１ ０ ０）面、（０ ３ −３ ８）面又は（０ ３ −３ １６）面である
ことを特徴とする請求項１３又は１４記載の窒化物半導体装置の製造方法。
【請求項１６】
前記窒化物半導体は、ＡｌＧａＮ及びＧａＮのヘテロ接合を含む
ことを特徴とする請求項１３又は１４記載の窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧高周波用の窒化物半導体から構成される電界効果トランジスタとその製造方法に関するものである。
【背景技術】
【０００２】
ＧａＮなどのIII族窒化物半導体はバンドギャップが大きく、また絶縁破壊電界や電子の飽和ドリフト速度が大きいため、高周波高出力素子への応用が期待されている。さらにＡｌＧａＮ／ＧａＮヘテロ接合においては、自発分極及びピエゾ分極の効果によりヘテロ界面に１×１０13ｃｍ-2程度の高濃度の２次元電子ガス（Two Dimensional Electron Gas：2DEG）が発生する。これらの特性を活かして、近年、窒化物系半導体を用いた電界効果トランジスタ（Field Effect Transistor：FET）やショットキーバリアダイオード（Schottky Barrier Diode：SBD）といった電子デバイスの開発が活発に行われている。
【０００３】
これらのIII族窒化物半導体装置において特性を高めるためには、半導体装置内でコンタクト抵抗やチャネル抵抗等の寄生抵抗成分を低減させる必要がある。これら寄生抵抗成分のうちチャネル層の抵抗成分は装置の微細化やシート抵抗の低減により低減することができるが、その場合はオーミックコンタクトにおける抵抗成分がより顕著になってくると考えられる。また、ＧａＮはバンドギャップが３．４ｅＶと大きいためコンタクト抵抗が大きい傾向がある。例えばゲート長を０．１μｍ、ソース・ゲート間距離及びゲート・ドレイン間距離を０．２μｍと微細化したＦＥＴでオーミックコンタクト抵抗がρC＝１×１０-5Ωｃｍ2であった場合、このオーミックコンタクト抵抗が寄生抵抗成分の８０％以上を占める。このようにコンタクト抵抗の低減が装置の特性向上に向け非常に重要である。
【０００４】
III族窒化物半導体装置においてオーミックコンタクト抵抗を低減するために、これまでに以下のような方法が報告されている。すなわち、高温でＡｌＧａＮ表面へのＳｉの拡散を行う方法（例えば特許文献１参照）や、ピエゾ分極及び自発分極の向きが互いに異なるｎ型不純物を含む２つの半導体層を交互に積層させこの低抵抗の多層膜をキャップ層として用いてオーミックコンタクト抵抗を低減する方法（例えば特許文献２参照）や、キャップ層と電子供給層との界面の障壁高さを低減するＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ＜１、０＜ｙ＜１）キャップ層を用いる方法（例えば特願２００５−０６７００２号参照）が報告されている。これらにより、例えば超格子構造ではρC＝１×１０-5Ωｃｍ2、ソース抵抗０．４Ωｍｍ程度の低抵抗な電界効果トランジスタが得られている。
【特許文献１】米国特許第６９３３１８１号明細書
【特許文献２】特開２００５−２６６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のIII族窒化物半導体装置は基板の（０ ０ ０ １）面上に形成されており、（０ ０ ０ １）面に垂直に生じる自発分極及びピエゾ分極のため、金属・半導体の界面での障壁高さはより大きくなる。このため、例えばシンター処理（熱処理）などを施した場合においても半導体層と金属との界面での障壁高さを十分に低減できずオーミックコンタクト抵抗の低減には限界がある。
【０００６】
そこで、本発明においては上記課題を鑑みて、金属・半導体界面での障壁高さを低減してオーミックコンタクト抵抗を低減し、これにより寄生抵抗の小さい窒化物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
発明者らは、上記状況に鑑み、金属・半導体界面の障壁高さは、界面がいわゆる無極性面である場合には極性面である場合と比べて小さいことを実験的に見出し、本発明に至った。上記課題を解決するために、本発明の窒化物半導体装置及びその製造方法は以下に述べる構成となっている。
【０００８】
本発明の窒化物半導体装置は、窒化物半導体層と、前記窒化物半導体層の側面と接するオーミック電極とを備え、前記側面は、無極性面であることを特徴とする。ここで、前記窒化物半導体層の主面は、（０ ０ ０ １）面であってもよい。また、前記窒化物半導体層表面には、凹凸が形成され、前記側面は、凹部の側面であってもよい。さらに、前記凹部の底面は、（０ ３ −３ ８）面又は（０ ３ −３ １６）面であってもよい。
【０００９】
このような構成とすることにより、オーミック電極と窒化物半導体層との界面での障壁高さが低減され、オーミックコンタクト抵抗を低減することができる。その結果、寄生抵抗の小さい窒化物半導体装置を実現することができる。
【００１０】
また、前記凹部は、前記窒化物半導体層表面に市松状又はストライプ状に配置されてもよい。
【００１１】
このような構成とすることにより、オーミック電極と無極性面との接触面積を大きくすることができるので、オーミックコンタクト抵抗を低減することができる。
【００１２】
また、前記窒化物半導体装置は、それぞれソース電極及びドレイン電極を構成する２つの前記オーミック電極と、前記オーミック電極がそれぞれ形成された２つの前記窒化物半導体層とを備え、前記窒化物半導体装置は、さらに、前記２つの窒化物半導体層が形成された第１半導体層と、前記第１半導体層上に形成されたゲート電極とを備え、前記窒化物半導体層は、低抵抗キャップ層を構成されてもよい。
【００１３】
このような構成とすることにより、低抵抗キャップ層がゲート電極に接することなくソース電極とドレイン電極との間を流れる電流経路に配置される。その結果、ソース・ドレイン間の直列抵抗を低減できる。
【００１４】
また、前記窒化物半導体層は、ＡｌＧａＮ及びＧａＮを交互に積層した層又はＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ＜１、０＜ｙ＜１）により構成されてもよい。
【００１５】
このような構成にすることにより、低抵抗キャップ層と第１半導体層との界面での障壁高さが低減され、ソース・ドレイン間の直列抵抗を低減できる。
【００１６】
また、前記窒化物半導体装置は、さらに、基板と、前記基板上に形成された第２半導体層と、前記第２半導体層上に形成された開口部を有する誘電体膜とを備え、前記窒化物半導体層は、前記第２半導体層の前記開口部で露出した部分から結晶成長する形で形成されてもよい。
【００１７】
このような構成にすることにより、窒化物半導体層をＥＬＯ（Epitaxial Lateral Overgrowth）成長させ、傾斜した側面と水平な表面とを有するように形成することができる。その結果、傾斜した側面を無極性面とし、この側面に接するようにオーミック電極を形成することによって、オーミック電極と窒化物半導体層との界面での障壁高さが低減され、オーミックコンタクト抵抗を低減することができる。
【００１８】
また、前記窒化物半導体装置は、さらに、前記窒化物半導体層とヘテロ接合する第３半導体層を備えてもよい。ここで、前記窒化物半導体層表面には、凹凸が形成され、前記凹部は、前記窒化物半導体層を貫通して前記第３半導体層に到達する形で形成されていてもよい。
【００１９】
このような構成にすることにより、窒化物半導体層と第３半導体層との界面に２次元電子ガスが形成され、この２次元電子ガスを電子チャネルとすることができる。そして、オーミック電極が直接２次元電子ガスと直接接するため、オーミックコンタクト抵抗を低減することができる。その結果、直列抵抗成分の小さい電界効果トランジスタを実現することができる。
【００２０】
また、前記窒化物半導体層は、ＡｌＧａＮ及びＧａＮのいずれか一方から構成され、前記第３半導体層は、ＡｌＧａＮ及びＧａＮのいずれか他方から構成されてもよい。
【００２１】
このような構成にすることにより、ＡｌＧａＮ層及びＧａＮ層のいずれか一方を電子チャネル層、ＡｌＧａＮ層及びＧａＮ層のいずれか他方を電子障壁層とする２次元電子ガス層を形成することができる。従って、直列抵抗成分の小さい電界効果トランジスタを実現することができる。
【００２２】
また、前記側面は、（１ １ −２ ０）面、（１ −１ ０ ０）面、（０ ３ −３ ８）面又は（０ ３ −３ １６）面であってもよい。
【００２３】
（１ １ −２ ０）面、（１ −１ ０ ０）面、（０ ３ −３ ８）面又は（０ ３ −３ １６）面のいわゆる無極性面はIII族原子とＶ族原子とが同一面内に同数配置されているため、オーミック電極との接触面で自発分極は接触面と水平方向にのみ生じ、垂直方向には生じない。同様にピエゾ分極も垂直方向に生じない。従って、無極性面の表面には分極電荷が生じず、（０ ０ ０ １）面などの極性面にオーミック電極を形成する場合と比べオーミック電極と窒化物半導体層との界面での障壁高さが低減され、オーミックコンタクト抵抗を低減することができる。
【００２４】
また本発明は、第１の窒化物半導体層上に開口部を有するマスク層を形成するマスク形成工程と、前記第１の窒化物半導体層の前記開口部で露出した部分上に第２の窒化物半導体層を形成する半導体層形成工程と、前記マスク層を除去する除去工程と、前記第２の窒化物半導体層の側面に接するオーミック電極を形成する電極形成工程とを含み、前記側面は、無極性面であることを特徴とする窒化物半導体装置の製造方法とすることもできる。
【００２５】
このような構成にすることにより、窒化物半導体層の側面と接するオーミック電極を容易に形成することができる。その結果、オーミックコンタクト抵抗を容易に低減することができる。
【００２６】
さらに本発明は、下地層上に開口部を有する誘電体膜を形成する誘電体膜形成工程と、前記下地層の開口部で露出した部分から窒化物半導体を結晶成長させて窒化物半導体層を形成する半導体層形成工程と、前記窒化物半導体層の側面に接するオーミック電極を形成する電極形成工程とを含み、前記側面は、無極性面であることを特徴とする窒化物半導体装置の製造方法とすることもできる。
【００２７】
このような構成にすることにより、窒化物半導体層をＥＬＯ（Epitaxial Lateral Overgrowth）成長させ、無極性面としての傾斜した側面と水平な表面とを有するように形成することができる。その結果、無極性面に接するようにオーミック電極が形成されるので、容易にオーミックコンタクト抵抗を低減することができる。
【００２８】
ここで、前記側面は、（１ １ −２ ０）面、（１ −１ ０ ０）面、（０ ３ −３ ８）面又は（０ ３ −３ １６）面であってもよい。
【００２９】
（１ １ −２ ０）面、（１ −１ ０ ０）面、（０ ３ −３ ８）面又は（０ ３ −３ １６）面の面方位ではIII族原子とＶ族原子とが同一面内に同数配置されているため、オーミック電極との接触面で自発分極は接触面と水平方向にのみ生じ、垂直方向には生じない。同様にピエゾ分極も垂直方向に生じない。従って、無極性面の表面には分極電荷が生じず、（０ ０ ０ １）面などの極性面にオーミック電極を形成する場合と比べオーミック電極と窒化物半導体層との界面での障壁高さが低減され、オーミックコンタクト抵抗を低減することができる。
【００３０】
また、前記窒化物半導体は、ＡｌＧａＮ及びＧａＮのヘテロ接合を含でもよい。
このような構成にすることにより、窒化物半導体層に２次元電子ガスが形成され、この２次元電子ガスを電子チャネルとすることができる。その結果、直列抵抗成分の小さい電界効果トランジスタを実現することができる。
【発明の効果】
【００３１】
本発明の窒化物半導体装置及びその製造方法によれば、低コンタクト抵抗のオーミック電極を形成することができ、寄生抵抗成分の小さい窒化物半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態における窒化物半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３３】
（第１の実施形態）
図１（ａ）は（１ １ −２ ０）面に形成した金属／Ａｌ0.25Ｇａ0.75Ｎ界面のバンドダイアグラムであり、図１（ｂ）は（０ ０ ０ １）面に形成した金属／Ａｌ0.25Ｇａ0.75Ｎ界面のバンドダイアグラムである。
【００３４】
（０ ０ ０ １）面の金属／Ａｌ0.25Ｇａ0.75Ｎ界面ではピエゾ分極及び自発分極により図１（ｂ）に示すような分極電荷が生じ、結果として金属・半導体界面で障壁高さが高くなる。一方、（１ １ −２ ０）面の金属／Ａｌ0.25Ｇａ0.75Ｎ界面では分極電場が生じないため、金属・半導体界面での障壁高さを低くできる。ここで金属・半導体の界面でのコンタクト抵抗ＲCは以下の式（１）のように書くことができる。
【００３５】
【数１】
2008227014.tif 000003
式（１）において、ｋはボルツマン定数、ｑは素電荷、Ａ*はリチャードソン定数、Ｔは温度、ΦBnはＡｌＧａＮとゲート電極との界面における障壁高さである。障壁高さが小さいほどコンタクト抵抗を低減できることがわかる。障壁層のドナー不純物濃度が高い場合は、空乏層幅が薄くなりトンネル電流が支配的になるため以下のように書くことができる。
【００３６】
【数２】
2008227014.tif 000004
【００３７】
式（２）において、εsは誘電率、ｍ*は有効質量、ｈはプランク定数である。ドナー不純物濃度が同一の場合ならば障壁高さが小さいほどコンタクト抵抗を低減できることがわかる。
【００３８】
図２は、基板の（０ ０ ０ １）面上又は（１ １ −２ ０）面上にｎ-型Ａｌ0.25Ｇａ0.75Ｎ／ＧａＮから構成されるＨＦＥＴを形成し、さらにｎ-型Ａｌ0.25Ｇａ0.75Ｎ／ＧａＮの（０ ０ ０ １）面又は（１ １ −２ ０）面上にＴｉ／Ａｌオーミック電極を形成し、シンター処理を施したときのコンタクト抵抗ＲCと、ＰｄＳｉゲートを形成したときのショットキー接合におけるショットキー障壁高さΦBとを示している。なお、Ａｌ0.25Ｇａ0.75Ｎ層の表面及び裏面は両者とも同一の濃度でＳｉドーピングされている。
【００３９】
図２に示すように、ショットキー障壁高さは、無極性面である（１ １ −２ ０）面の場合で０．５３４ｅＶと（０ ０ ０ １）面の場合と比べてほぼ半減している。またコンタクト抵抗は、無極性面である（１ １ −２ ０）面の場合で８．２２×１０-6Ωｃｍ2と（０ ０ ０ １）面の場合と比べて約６割低下することがわかる。以上から、極性面である（０ ０ ０ １）面に比べ、無極性面である（１ １ −２ ０）面上にオーミック電極を形成したほうが金属・半導体の界面でのコンタクト抵抗を低減でき、結果として寄生抵抗の小さい電界効果トランジスタを形成することができると考えられる。
【００４０】
図３、４、５及び６は第１の実施形態に係るＨＦＥＴ（ヘテロ接合電界効果トランジスタ）及びその変形例の構成図である。
【００４１】
図３（ａ）は第１の実施形態に係るＨＦＥＴの上面図であり、図３（ｂ）は同ＨＦＥＴの断面図（図３（ａ）のＡＡ’線における断面図）である。
【００４２】
このＨＦＥＴは、ＧａＮ層３０１、素子分離層３０２、オーミック電極３０３、ゲート電極３０４、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５、サファイア基板３０６、及びバッファ層３０７から構成される。なお、ＧａＮ層３０１は、本発明の第３半導体層の一例である。
【００４３】
このＨＦＥＴでは、（０ ０ ０ １）面を主面とするサファイア基板３０６上にバッファ層３０７を介して層厚２μｍのアンドープのＧａＮ層３０１が形成され、その上に、層厚２５ｎｍの（０ ０ ０ １）面を主面とするｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５が形成されている。例えば熱酸化により素子分離層３０２を形成した後、オーミック電極３０３としてＴｉ／Ａｌ、ゲート電極３０４としてＰｄＳｉが形成される。
【００４４】
オーミック電極３０３下のｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５には、いわゆる無極性面である、（１ １ −２ ０）面あるいは（１ −１ ０ ０）面を側面とする凹部が複数個形成されている。これらの無極性面に接するようオーミック電極３０３を形成することでオーミック電極３０３及びｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５間の障壁高さが低減され、ソース電極及びドレイン電極のコンタクト抵抗が低減されるため、結果として直列抵抗を大幅に低減できる。なお、凹部の側面は、本発明の窒化物半導体層の側面の一例である。
【００４５】
上記構成を有するＨＦＥＴを作製するためには以下に示す製法が考えられる。
すなわち、まず（０ ０ ０ １）面を主面とするサファイア基板３０６上に例えばＭＯＣＶＤ（有機金属気相成長）法により低温ＧａＮからなるバッファ層３０７が成長され、その上にアンドープのＧａＮを２μｍ成長してＧａＮ層３０１が形成される。なお、バッファ層３０７はＡｌＮ層であってもよい。その後、ＧａＮ層３０１上に、Ｓｉがドープされた厚さ２５ｎｍのｎ型Ａｌ0.25Ｇａ0.75Ｎからなる電子供給層としてのｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５が形成される。ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５において、Ａｌ0.25Ｇａ0.75Ｎ／ＧａＮへテロ界面での２次元電子ガスのシートキャリア濃度を大きくするためにはＡｌ組成が大きく膜厚が厚いほうが良い。
【００４６】
続いてｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５及びＧａＮ層３０１の一部が選択的に熱酸化され、素子分離層３０２が形成される。なお、素子分離層３０２は、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５及びＧａＮ層３０１の一部を選択的にエッチングして形成されてもよい。その後、例えばレジストマスクを用いたＩＣＰ(Inductively Coupled Plasma)などのドライエッチ法などによりｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５を選択的にエッチング（除去）し、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５表面に（１ １ −２ ０）面及び（１ −１ ０ ０）面を側面とする例えば深さ１０ｎｍの凹部を多数形成する。
【００４７】
ここで、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５表面には、オーミック電極３０３をその上に形成する際に（１ １ −２ ０）面又は（１ −１ ０ ０）面との接触面積が最大になるように、例えば図３（ａ）に示すような格子状（市松状）に（１ １ −２ ０）面又は（１ −１ ０ ０）面を側面とする四角柱状の凹部が多数形成され、より接触面積を大きくすることが望ましい。例えば凹部の一辺（幅）を１μｍとし、凹部間の間隔が１μｍとなるように形成する。オーミック電極金属（Ｔｉ／Ａｌ）を蒸着した時にｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５表面の凹部の側面との良好な接触が可能である限り、凹部のサイズが小さく、凹部間距離が小さいほど接触面積を大きくすることができるので、凹部のサイズ及び凹部間距離は小さいほうが望ましい。
【００４８】
最後に、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５上にオーミック電極金属（Ｔｉ／Ａｌ）を蒸着し、オーミック電極３０３を形成する。その後、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５の凹部が形成されていない部分上、つまり（０ ０ ０ １）面上にゲート電極３０４を形成する。
【００４９】
図４（ａ）は第１の実施形態に係るＨＦＥＴの変形例の一つの上面図であり、図４（ｂ）は同変形例の断面図（図４（ａ）のＡＡ’線における断面図）である。
【００５０】
このＨＦＥＴは、ＧａＮ層４０１、素子分離層４０２、オーミック電極４０３、ゲート電極４０４、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層４０５、サファイア基板４０６、及びバッファ層４０７から構成される。なお、ＧａＮ層４０１は、本発明の第３半導体層の一例である。
【００５１】
同ＨＦＥＴは、図４（ａ）に示すように、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層４０５表面の凹部が格子状ではなく［１ １ −２ ０］方向か［１ −１ ０ ０］方向のどちらかに長いストライプ状に配置されるという点で図３のＨＦＥＴと異なる。
【００５２】
図５（ａ）は第１の実施形態に係るＨＦＥＴのさらに別の変形例の上面図であり、図５（ｂ）は同変形例の断面図（図５（ａ）のＡＡ’線における断面図）である。
【００５３】
このＨＦＥＴは、ＧａＮ層５０１、素子分離層５０２、オーミック電極５０３、ゲート電極５０４、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層５０５、サファイア基板５０６、及びバッファ層５０７から構成される。なお、ＧａＮ層５０１は、本発明の第３半導体層の一例である。
【００５４】
同ＨＦＥＴは、図５に示すように、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層５０５表面の凹部の底面および凸部の上面が（０ ０ ０ １）面に対して傾斜した面、例えば（０ ３ −３ ８）面または（０ ３ −３ １６）面となるように形成されているという点で図３のＨＦＥＴと異なる。これらの底面は（０ ０ ０ １）面と比較して分極電界の影響が小さいため、障壁高さは低減され、全体としてオーミックコンタクト抵抗は底面が（０ ０ ０ １）面である図３、４のＨＦＥＴと比較してさらに低減できる。
【００５５】
このような凹部の底面および凸部の上面における傾斜面はドライエッチ条件、エッチングにおけるウエハの設置方法などを工夫することで形成できる。すなわち、例えば図３又は４に示されるようなｎ型Ａｌ0.25Ｇａ0.75Ｎ層表面の凹部の底面及び凸部の上面が（０ ０ ０ １）面であるような凹凸をドライエッチにより形成した後に、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層の表面にレジストを塗布する。その後、例えば電子ビーム露光等のリソグラフィ技術により、現像後のレジスト形状が（０ ０ ０ １）面に対して傾斜した面、例えば（０ ３ −３ ８）面又は（０ ３ −３ １６）面となる凹部及び凸部が表面に形成された形状となるような露光をレジストに行う。このような選択的な露光は電子ビーム露光のドーズ量、ビーム電流、加速電圧を調整することにより可能となる。そして、レジストの表面形状をｎ型Ａｌ0.25Ｇａ0.75Ｎ層に転写することで傾斜面を形成できる。
【００５６】
図６（ａ）は第１の実施形態に係るＨＦＥＴのさらに別の変形例の上面図であり、図６（ｂ）は同変形例の断面図（図６（ａ）のＡＡ’線における断面図）である。
【００５７】
このＨＦＥＴは、ＧａＮ層６０１、素子分離層６０２、オーミック電極６０３、ゲート電極６０４、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層６０５、サファイア基板６０６、及びバッファ層６０７から構成される。なお、ＧａＮ層６０１は、本発明の第３半導体層の一例である。
【００５８】
同ＨＦＥＴは、図６に示すように、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層６０５表面の凹部がｎ型Ａｌ0.25Ｇａ0.75Ｎ層６０５を貫通して２次元電子ガス層であるＧａＮ層６０１層に到達するまで掘り込まれているという点で図５のＨＦＥＴと異なる。ｎ型Ａｌ0.25Ｇａ0.75Ｎ層６０５表面の凹部の深さをｎ型Ａｌ0.25Ｇａ0.75Ｎ層６０５の層厚と略等しい例えば５０ｎｍとすることにより、オーミック電極６０３と電子チャネル層の２次元電子ガスとは直接接触する構造となるため、コンタクト抵抗をより低減することができる。
【００５９】
以上、第１の実施形態に係るＨＦＥＴによれば、オーミック電極を構成するＴｉ／Ａｌ及びゲート電極を構成するＰｄＳｉが形成される半導体層の表面に凹部を形成し、オーミック電極と接する面をいわゆる無極性面とする。従って、オーミック電極の該半導体層とのコンタクト抵抗を低減でき、寄生抵抗の小さいＨＦＥＴを実現することができる。
【００６０】
ここで、図３に示されるＨＦＥＴにおいて、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５表面の凹部の数に対しどの程度コンタクト抵抗が低減されるかを示す。
【００６１】
オーミック電極３０３とｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５とのコンタクト面積を一辺の長さａの正方形とし、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５表面には、底面が正方形の四角柱のロッド状の凹部が掘り込み深さｌで複数形成され、この複数の凹部が長さａの一辺をｍ分割するとする。すると、この凹部の数はｍ2／２と近似できる。この凹部は底面が（０ ０ ０ １）面で、側面が(１ −１ ２ ０)面又は（１ −１ ０ ０）面の場合、オーミック電極３０３と極性面との接触面積Ｓ1、オーミック電極３０３と無極性面との接触面積Ｓ2は、
【数３】
2008227014.tif 000005
と書ける。ここで、極性面である（０ ０ ０ １）面でのオーミック電極３０３のコンタクト抵抗をＲcp、無極性面である(１ −１ ２ ０)面又は（１ −１ ０ ０）面でのオーミック電極３０３のコンタクト抵抗をＲcnとする。ｎ型Ａｌ0.25Ｇａ0.75Ｎ層３０５は掘り込み深さｌでシート抵抗が変わらず、全体のオーミックコンタクト抵抗がそれぞれの相加平均により記述される簡単なモデルを用いると、全体のオーミックコンタクト抵抗Ｒcは
【数４】
2008227014.tif 000006
と近似できる。図２からＲcp＝１．４３×１０-5・Ωｃｍ2、Ｒcp=８．２２×１０-6・Ωｃｍ2とし、掘り込み深さをｌ＝５ｎｍとすると、ロッドの分割数、すなわち凹部の数と全体のコンタクト抵抗との関係は、図７の一点鎖線のようになる。凹部の数が増えるに従い、凹部の側面との接触面積が大きくなり、全体のオーミックコンタクト抵抗が低減することがわかる。この場合、凹部の数が増えるほど全体のオーミックコンタクト抵抗が低くなるが、ｍ＝２００を超えると凹部（ロッド）のサイズが０．５μｍとなりステッパでの露光解像度限界に近づく。このように図３のＨＦＥＴにおいては露光装置の解像限界を超えない範囲でロッドの分割数が大きいことが好ましい。
【００６２】
さらに、図５のＨＦＥＴにおいて、凹部の数に対しどの程度オーミックコンタクト抵抗を低減できるかを示す。(０ ０ ０ １)面に対する傾き角をθとすると、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層５０５表面の一つの凹部に対しオーミック電極５０３と無極性面との接触面積Ｓ0は
【数５】
2008227014.tif 000007
と書ける。従って、接触面積Ｓ1、Ｓ2は、
【数６】
2008227014.tif 000008
と書けるため、全体のオーミックコンタクト抵抗Ｒcは
【数７】
2008227014.tif 000009
と近似できる。（０ ０ ０ １）面に対し（０ ３ −３ １６）面は１９．２°、（０ ３ −３ ８）面は２６．３°傾いているため、それぞれの場合における全体のオーミックコンタクト抵抗は図7の実線及び破線のようになる。図７から、ロッドの分割数、すなわち凹部の数が増えるに従い全体のオーミックコンタクト抵抗が低減されることがわかる。また、その効果は凹部の底面が（０ ０ ０ １）面である場合よりも大きいことがわかる。（０ ３ −３ １６）の場合最も全体のオーミックコンタクト抵抗の減り方が早くなり、ロッドの分割数が１５０以上であれば全体のオーミックコンタクト抵抗の低減はほぼ飽和する。従って、ロッドの分割数は１５０以上であることが望ましい。
【００６３】
（第２の実施形態）
図８（ａ）は、第２の実施形態に係るＨＦＥＴの上面図であり、図８（ｂ）は同ＨＦＥＴの断面図（図８（ａ）のＡＡ’線における断面図）である。
【００６４】
このＨＦＥＴは、ＧａＮ層８０１、素子分離層８０２、オーミック電極８０３、ｎ型キャップ層８０４、ゲート電極８０５、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層８０６、サファイア基板８０７及びバッファ層８０８から構成される。なお、キャップ層８０４は本発明の第１半導体層、つまり低抵抗キャップ層の一例である。また、ＧａＮ層８０１は、本発明の第３半導体層の一例である。
【００６５】
このＨＦＥＴでは、（０ ０ ０ １）面を主面とするサファイア基板８０７上にバッファ層８０８を介して層厚２μｍのアンドープのＧａＮ層８０１が形成され、その上に、層厚２５ｎｍのｎ型Ａｌ0.25Ｇａ0.75Ｎ層８０６が形成されている。ｎ型Ａｌ0.25Ｇａ0.75Ｎ層８０６の上には、（０ ０ ０ １）面を主面とする例えばＡｌＧａＮ及びＧａＮを交互に積層したＡｌＧａＮ／ＧａＮ超格子層からなる層厚５０ｎｍのキャップ層８０４が形成されている。例えば熱酸化により素子分離層８０２を形成した後、オーミック電極８０３としてＴｉ／Ａｌ、ゲート電極８０５としてＰｄＳｉが形成される。なお、キャップ層８０４は、ＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ＜１、０＜ｙ＜１）から構成されてもよい。
【００６６】
オーミック電極８０３下のキャップ層８０４には、いわゆる無極性面である（１ １ −２ ０）面あるいは（１ −１ ０ ０）面を側面とし、（０ ３ −３ ８）面あるいは（０ ３ −３ １６）面を底面とする凹部、及び（０ ３ −３ ８）面あるいは（０ ３ −３ １６）面を上面とする凸部が複数個形成されている。これらの無極性面に接するようオーミック電極８０３を形成することでオーミック電極８０３及びキャップ層８０４間の障壁高さが低減され、ソース電極及びドレイン電極のコンタクト抵抗が低減されるため、結果として直列抵抗を大幅に低減できる。
【００６７】
第２の実施形態のＨＦＥＴにおいては、オーミック電極８０３下に低抵抗のキャップ層８０４が形成されており、これにより直列抵抗がより低減される構成となっている。このキャップ層８０４に無極性面を有する凹凸を形成しているため、コンタクト抵抗がさらに低減されている。
【００６８】
上記構成を有するＨＦＥＴを作製するためには以下に示す製法が考えられる。
すなわち、まず（０ ０ ０ １）面を主面とするサファイア基板８０７上に例えばＭＯＣＶＤ法により低温ＧａＮからなるバッファ層８０８が成長され、その上にアンドープのＧａＮを２μｍ成長してＧａＮ層８０１が形成される。なお、バッファ層８０８はＡｌＮ層であってもよい。その後、ＧａＮ層８０１上に、Ｓｉがドープされた厚さ２５ｎｍのｎ型Ａｌ0.25Ｇａ0.75Ｎからなる電子供給層としてのｎ型Ａｌ0.25Ｇａ0.75Ｎ層８０６が形成される。ｎ型Ａｌ0.25Ｇａ0.75Ｎ層８０６において、Ａｌ0.25Ｇａ0.75Ｎ／ＧａＮへテロ界面での２次元電子ガスのシートキャリア濃度を大きくするためにはＡｌ組成が大きく膜厚が厚いほうが良い。
【００６９】
続いて、Ａｌ0.25Ｇａ0.75Ｎ／ＧａＮを周期的に例えば７周期積層してなる層厚５０ｎｍのキャップ層８０４を形成する。その後、素子分離層８０２形成のために、キャップ層８０４の一部を選択的にエッチングする。なお、素子分離層８０２形成のために、キャップ層８０４の一部を選択的に熱酸化してもよい。また、キャップ層８０４はｎ型ＧａＮ層またはＩｎxＡｌyＧａ1-x-yＮ層（０＜ｘ＜１、０＜ｙ＜１）であってもよい。このような低抵抗のキャップ層８０４によりソース・ドレイン間の直列抵抗を低減できる。
【００７０】
続いて、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層８０６及びＧａＮ層８０１の一部が選択的に熱酸化され、素子分離層８０２が形成される。その後、例えばレジストマスクを用いたＩＣＰ等のドライエッチ法等によりキャップ層８０４を選択的にエッチングし、キャップ層８０４表面に（１ １ −２ ０）面あるいは（１ −１ ０ ０）面を側面とし、（０ ３ −３ ８）面あるいは（０ ３ −３ １６）面を底面とする凹部とする例えば深さ１０ｎｍの凹部を多数形成する。
【００７１】
ここで、キャップ層８０４表面の凹部は、第１の実施形態のＨＦＥＴと同様にオーミック電極８０３をその上に形成する際に（１ １ −２ ０）面又は（１ −１ ０ ０）面との接触面積が最大になるように、例えば図８（ｂ）に示すようなマトリクス状に（１ １ −２ ０）面又は（１ −１ ０ ０）面を側面とする四角柱状の凹部をできるだけ多数形成し、より接触面積を大きくする構成とする。
【００７２】
最後に、キャップ層８０４の上にオーミック電極金属（Ｔｉ／Ａｌ）を蒸着し、オーミック電極８０３を形成する。その後、ＰｄＳｉから構成されるゲート電極８０５を形成する。
【００７３】
以上、第２の実施形態に係るＨＦＥＴによれば、いわゆる無極性面にオーミック電極が接することでオーミックコンタクト抵抗が低減されるので、寄生抵抗の小さいＨＦＥＴを実現することができる。
【００７４】
なお、キャップ層８０４表面の凹部は、格子状ではなく［１ １ − ２ ０］方向か［１ −１ ０ ０］方向のどちらかに長いストライプ状に配置されてもよい。この場合において、オーミック電極と無極性面、あるいはより分極電界の影響を受けない面とが接触することになるので、オーミックコンタクト抵抗を低減することができる。
【００７５】
また、キャップ層８０４表面の凹部は、２次元電子ガス層であるＧａＮ層８０１層に接するまで掘り込まれていてもよい。凹部深さをｎ型Ａｌ0.25Ｇａ0.75Ｎ層８０６及びキャップ層８０４の層厚と略等しい例えば５０ｎｍ以上とすることにより、オーミック電極８０３と電子チャネル層である２次元電子ガスとが直接接触する構造となるため、オーミックコンタクト抵抗をより低減することができる。
【００７６】
（第３の実施形態）
図９（ａ）は、第３の実施形態に係るＨＦＥＴの上面図であり、図９（ｂ）は同ＨＦＥＴの断面図（図９（ａ）のＡＡ’線における断面図）である。
【００７７】
このＨＦＥＴは、ＧａＮ層９０１、素子分離層９０２、オーミック電極９０３、ゲート電極９０４、第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５、第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６、サファイア基板９０７及びバッファ層９０８から構成される。なお、ＧａＮ層９０１は、本発明の第３半導体層の一例である。また、第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５及び第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６は、それぞれ本発明の第１の窒化物半導体層及び第２の窒化物半導体層の一例である。
【００７８】
このＨＦＥＴでは、（０ ０ ０ １）面を主面とするサファイア基板９０７上にバッファ層９０８を介して層厚２μｍのアンドープのＧａＮ層９０１が形成され、その上に、層厚１５ｎｍの第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５が形成され、さらにその上に層厚１０ｎｍの（０ ０ ０ １）面を主面とする第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６が選択的に形成されている。例えば熱酸化により素子分離層９０２を形成した後、オーミック電極９０３としてＴｉ／Ａｌ、ゲート電極９０４としてＰｄＳｉが形成される。
【００７９】
第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６には、いわゆる無極性面である（１ １ −２ ０）面あるいは（１ −１ ０ ０）面を側面とし、第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６を貫通する凹部が複数個形成されている。これらの無極性面に接するようオーミック電極９０３を形成することでオーミック電極９０３及び第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６間の障壁高さが低減され、ソース電極及びドレイン電極のコンタクト抵抗が低減されるため、結果として直列抵抗を大幅に低減できる。
【００８０】
上記構成を有するＨＦＥＴを作製するためには以下に示す製法が考えられる。図１０は、同ＨＦＥＴの製法を説明するための断面図である。
【００８１】
まず、（０ ０ ０ １）面を主面とするサファイア基板９０７上に例えばＭＯＣＶＤ法により低温ＧａＮからなるバッファ層９０８が成長され、その上にアンドープのＧａＮを２μｍ成長してＧａＮ層９０１が形成される。なお、バッファ層９０８はＡｌＮ層であってもよい。その後、ＧａＮ層９０１の上に、Ｓｉがドープされた厚さ１０ｎｍのｎ型Ａｌ0.25Ｇａ0.75Ｎからなる電子供給層としての第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５が形成される（図１０（ａ））。第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５において、Ａｌ0.25Ｇａ0.75Ｎ／ＧａＮへテロ界面での２次元電子ガスのシートキャリア濃度を大きくするためにはＡｌ組成が大きく膜厚が厚いほうが良い。
【００８２】
続いて、例えばプラズマＣＶＤ（Chemical Vapor Deposition）により、第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５上に１００ｎｍの開口部を有するＳｉＯ2膜を例えばマトリクス状に選択的に形成する（図１０（ｂ））。その後、例えばＭＯＣＶＤ法によりｎ型不純物がドープされたＡｌ0.25Ｇａ0.75Ｎを１５ｎｍ成長させ、第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６を形成する。そして、ＧａＮ層９０１、第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５及び第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６の一部が選択的に熱酸化され、素子分離層９０２が形成される（図１０（ｃ））。このＡｌ0.25Ｇａ0.75Ｎ層の再成長の際にＳｉＯ2膜はマスクの役割を果たし、ＳｉＯ2膜上ではＡｌ0.25Ｇａ0.75Ｎが結晶成長せず、ＳｉＯ2膜の開口部で表面に露出した第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５上に選択的にＡｌ0.25Ｇａ0.75Ｎが結晶成長する。従って、側面が（１１−２０）面及び（１ −１ ０ ０）面となる凹部が第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６に形成される。
【００８３】
ここで、ＳｉＯ2膜は、オーミック電極９０３と（１ １ −２ ０）面又は（１ −１ ０ ０）面との接触面積が最大になるように、できるだけ微細なパターンにて（１ １ −２ ０）面又は（１ −１ ０ ０）面を側面とする四角柱のロッド状のＳｉＯ2膜を第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５上に多数島状に形成するように配置される。
【００８４】
最後に、例えばフッ化水素酸溶液によりＳｉＯ2膜を除去する（図１０（ｄ））。その後、第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６及びその凹部で露出した第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０５の上にオーミック電極金属（Ｔｉ／Ａｌ）を蒸着し、第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６の凹部の側面に接するオーミック電極９０３を形成する（図１０（ｅ））。そして、第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層９０６の凹部が形成されていない部分上に、ＰｄＳｉから構成されるゲート電極９０４を形成する（図１０（ｆ））。
【００８５】
以上、第３の実施形態に係るＨＦＥＴによれば、いわゆる無極性面にオーミック電極が接することでオーミックコンタクト抵抗が低減されるので、寄生抵抗の小さいＨＦＥＴを実現することができる。
【００８６】
（第４の実施形態）
図１１は、第４の実施形態に係るＨＦＥＴの断面図である。
【００８７】
このＨＦＥＴは、ＳｉＯ2膜１１０１、第１のＧａＮ層１１０２、オーミック電極１１０３、ゲート電極１１０４、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５、素子分離層１１０６、サファイア基板１１０７、第２のＧａＮ層１１０８及びバッファ層１１０９から構成される。なお、第１のＧａＮ層１１０２は、本発明の第２半導体層及び下地層の一例である。また、第２のＧａＮ層１１０８は、本発明の第３半導体層の一例である。
【００８８】
このＨＦＥＴでは、（０ ０ ０ １）面を主面とするサファイア基板１１０７上にバッファ層１１０９を介して層厚２μｍのアンドープの第１のＧａＮ層１１０２が形成され、その上にＳｉＯ2膜１１０１が開口部を有する形で形成されている。第１のＧａＮ層１１０２上には、ＳｉＯ2膜１１０１の開口部に露出した第１のＧａＮ層１１０２からアンドープＧａＮを結晶成長させて層厚１μｍの第２のＧａＮ層１１０８が形成され、その上に、層厚２５ｎｍのｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５が形成されている。例えば熱酸化により素子分離層１１０６を形成した後、オーミック電極１１０３としてＴｉ／Ａｌ、ゲート電極１１０４としてＰｄＳｉが形成される。
【００８９】
オーミック電極１１０３は、ＳｉＯ2膜１１０１の開口部を介して成長したｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５の側面に接する形で形成されている。ｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５における斜め面のファセット（図１１のＡ）は、無極性面である例えば（０ ３ −３ ８）面または（０ ３ −３ １６）面であるが、成長条件により（１ １ −２ ０）面あるいは（１ −１ ０ ０）面ともできる。このように（０ ０ ０ １）面以外の分極電界の影響を受けない無極性面上にオーミック電極１１０３を形成することでより、オーミック電極１１０３及びｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５間の障壁高さが低減され、オーミック電極１１０３のコンタクト抵抗を低減することができる。その結果、ソース電極及びドレイン電極のコンタクト抵抗が低減されるため、結果として直列抵抗を大幅に低減できる。なお、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５の側面は、本発明の窒化物半導体層の側面の一例である。
【００９０】
上記構成を有するＨＦＥＴを作製するためには以下に示す製法が考えられる。図１２は、同ＨＦＥＴの製法を説明するための断面図である。
【００９１】
まず、（０ ０ ０ １）面を主面とするサファイア基板１１０７上に例えばＭＯＣＶＤ法により低温ＧａＮからなるバッファ層１１０９が形成され、その上にアンドープのＧａＮを２μｍ成長して第１のＧａＮ層１１０２が形成される（図１２（ａ））。なお、バッファ層１１０９はＡｌＮ層であってもよい。その後、第１のＧａＮ層１１０２の上に、プラズマＣＶＤ法により暑さ１００ｎｍのＳｉＯ2膜１１０１が形成され、＜１ −１ ０ ０＞方向のストライプ状の幅４μｍの開口がＳｉＯ2膜１１０１に設けられる（図１２（ｂ））。
【００９２】
続いて、ＭＯＣＶＤ法により再度ＧａＮを例えば２μｍ成長して第２のＧａＮ層１１０８を形成する。この成長は、ＧａＮがＳｉＯ2膜１１０１の開口部上方で＜０ ０ ０ １＞方向に成長し、非開口部上方で横方向成長し、ＳｉＯ2膜１１０１上で成長しないいわゆるＥＬＯ（Epitaxial Lateral Overgrowth）成長となる。ＧａＮの成長条件、例えば成長温度や成長炉内の圧力を最適化することにより、ＳｉＯ2膜１１０１の開口部上方に位置する上面で（０ ０ ０ １）面となり、非開口部上方に位置する側面で（０ ０ ０ １）面に対して傾斜した面である例えば（０ ３ −３ ８）面または（０ ３ −３ １６）面となる第２のＧａＮ層１１０８を形成できる。
【００９３】
続いて、第２のＧａＮ層１１０８上に、Ｓｉがドープされた厚さ２５ｎｍのｎ型Ａｌ0.25Ｇａ0.75Ｎからなる電子供給層としてのｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５が形成される（図１２（ｃ））。ＳｉＯ2膜１１０１の開口部上方に位置するｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５の平坦な上面部分を（０ ０ ０ １）面とし、分極電界により２次元電子ガスを形成できる。一方で、非開口部上方に位置する側面部分を（０ ０ ０ １）面以外の無極性面とし、その側面部分上にオーミック電極１１０３を形成することで低コンタクト抵抗のオーミック電極１１０３を形成することができる。ｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５において、Ａｌ0.25Ｇａ0.75Ｎ／ＧａＮへテロ界面での２次元電子ガスのシートキャリア濃度を大きくするためにはＡｌ組成が大きく膜厚が厚いほうが良い。
【００９４】
続いて、ＳｉＯ2膜１１０１及び第１のＧａＮ層１１０２の一部が選択的に熱酸化され、素子分離層１１０６が形成される（図１０（ｄ））。
【００９５】
最後に、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５側面の（０ ３ −３ ８）面または（０ ３ −３ １６）面に接する形でオーミック電極金属（Ｔｉ／Ａｌ）を蒸着し、オーミック電極１１０３を形成する。その後、ｎ型Ａｌ0.25Ｇａ0.75Ｎ層１１０５上面の（０ ０ ０ １）面に接する形でＰｄＳｉから構成されるゲート電極１１０４を形成する（図１０（ｅ））。
【００９６】
以上、第４の実施形態に係るＨＦＥＴによれば、（０ ０ ０ １）面以外の無極性面にオーミック電極を形成することによって分極電界の影響が抑制され、オーミックコンタクト抵抗が低減されるので、寄生抵抗の小さいＨＦＥＴを実現することができる。
【００９７】
また、第４の実施形態に係るＨＦＥＴによれば、基板上に選択的にＧａＮ層及びＡｌＧａＮ層が形成されるので、ウエハ内のストレスが低減される。例えばサファイア基板やＳｉ基板などの基板上においてトランジスタを形成した際のストレスをより低減し、クラックの発生を抑制できる。
【００９８】
以上、本発明の窒化物半導体装置及びその製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【００９９】
例えば、上記実施形態では窒化物半導体装置としてＨＦＥＴを例示としたが、ショットキーダイオード、発光ダイオード、及び半導体レーザ素子などオーミック電極及び窒化物半導体層を備える窒化物半導体装置であれば同様の効果が得られるため、これに限られない。
【０１００】
また、上記実施形態ではいずれも（０ ０ ０ １）面をゲート電極が形成される面とするＨＦＥＴについて示したが、ゲート電極が形成される面はオフ角を有していてもよい。また、オーミック電極が形成される面についても、（１ １ −２ ０）面及び（１ −１ ０ ０）面以外でも（０ ０ ０ １）面以外で障壁高さを低減できる効果のある面である限りはいずれの面方位でもよい。
【０１０１】
また、上記実施形態では窒化物半導体層としてＡｌ0.25Ｇａ0.75Ｎ層、ＧａＮ層、ＩｎxＡｌyＧａ1-x-yＮ（０＜ｘ＜１、０＜ｙ＜１）層及びＡｌＧａＮ／ＧａＮ超格子層等のIII族窒化物半導体層を例示したが、窒化物半導体から構成される層であればこれに限られない。
【０１０２】
また、上記実施形態では誘電体膜としてＳｉＯ2膜を例示したがこれに限られず、例えばＳｉＮであってもよい。
【０１０３】
また、上記実施形態では（１ １ −２ ０）面あるいは（１ −１ ０ ０）面を側面とする凹部がオーミック電極と接する窒化物半導体層に形成されるとしたが、（０ ３ −３ ８）又は（０ ３ −３ １６）を側面とする凹部が形成されてもよい。
【０１０４】
また、上記実施形態ではＡｌＧａＮ層がオーミック電極と接し、このＡｌＧａＮ層はＧａＮ層上に形成されるとした。しかし、ＧａＮ層がオーミック電極と接し、このＧａＮ層はＡｌＧａＮ層上に形成されてもよい。
【産業上の利用可能性】
【０１０５】
本発明は、窒化物半導体装置及びその製造方法に有用であり、特に高出力パワースイッチングトランジスタや高出力高周波トランジスタに有用である。
【図面の簡単な説明】
【０１０６】
【図１】（ａ）（１ １ −２ ０）面に形成した金属／Ａｌ0.25Ｇａ0.75Ｎ界面のバンドダイアグラムである。（ｂ）（０ ０ ０ １）面に形成した金属／Ａｌ0.25Ｇａ0.75Ｎ界面のバンドダイアグラムである。
【図２】コンタクト抵抗とショットキー障壁高さとを示す表である。
【図３】（ａ）本発明の第１の実施形態におけるＨＦＥＴの上面図である。（ｂ）同ＨＦＥＴの断面図（図３（ａ）のＡＡ’線における断面図）である。
【図４】（ａ）本発明の第１の実施形態におけるＨＦＥＴの変形例の上面図である。（ｂ）同ＨＦＥＴの断面図（図４（ａ）のＡＡ’線おける断面図）である。
【図５】（ａ）本発明の第１の実施形態におけるＨＦＥＴの変形例の上面図である。（ｂ）同ＨＦＥＴの断面図（図５（ａ）のＡＡ’線おける断面図）である。
【図６】（ａ）本発明の第１の実施形態におけるＨＦＥＴの変形例の上面図である。（ｂ）同ＨＦＥＴの断面図（図６（ａ）のＡＡ’線おける断面図）である。
【図７】コンタクト抵抗と凹部の数との関係を示す図である。
【図８】（ａ）本発明の第２の実施形態におけるＨＦＥＴの上面図である。（ｂ）同ＨＦＥＴの断面図（図８（ａ）のＡＡ’線における断面図）である。
【図９】（ａ）本発明の第３の実施形態におけるＨＦＥＴの上面図である。（ｂ）同ＨＦＥＴの断面図（図９（ａ）のＡＡ’線における断面図）である。
【図１０】本発明の第３の実施形態におけるＨＦＥＴの製法を説明するための断面図である。
【図１１】本発明の第４の実施形態におけるＨＦＥＴの断面図である。
【図１２】本発明の第４の実施形態におけるＨＦＥＴの製法を説明するための断面図である。
【符号の説明】
【０１０７】
３０１、４０１、５０１、６０１、８０１、９０１    ＧａＮ層
３０２、４０２、５０２、６０２、８０２、９０２、１１０６    素子分離層
３０３、４０３、５０３、６０３、８０３、９０３、１１０３    オーミック電極
３０４、４０４、５０４、６０４、８０５、９０４、１１０４    ゲート電極
３０５、４０５、５０５、６０５、８０６、１１０５    ｎ型Ａｌ0.25Ｇａ0.75Ｎ層
３０６、４０６、５０６、６０６、８０７、９０７、１１０７    サファイア基板
３０７、４０７、５０７、６０７、８０８、９０８、１１０９    バッファ層
８０４    キャップ層
９０５    第１のｎ型Ａｌ0.25Ｇａ0.75Ｎ層
９０６    第２のｎ型Ａｌ0.25Ｇａ0.75Ｎ層
１１０１    ＳｉＯ2膜
１１０２    第１のＧａＮ層
１１０８    第２のＧａＮ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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