(57)【要約】      （修正有）【課題】弾性率を向上させ、半導体チップとの間に信頼性の高い接合を実現すると共に、基板上に、機能部の特性に応じたセラミック層を形成するコアレス多層配線基板及びその製造法の提供。【解決手段】コアレス多層配線基板２０は、各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備え、さらに前記樹脂積層体の上面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する少なくとも第１および第２のセラミックパターンよりなる第１のセラミック層が形成されており、前記樹脂積層体の下面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第３のセラミックパターンよりなる第２のセラミック層が形成されており、前記第１のセラミックパターンおよび前記第２のセラミックパターンは、それぞれ第１および第２の、互いに異なった誘電率を有する。【選択図】図４
2008198846.tif 000002
【特許請求の範囲】
【請求項１】
各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板であって、
さらに前記樹脂積層体の上面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する少なくとも第１および第２のセラミックパターンよりなる第１のセラミック層が形成されており、
前記樹脂積層体の下面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第３のセラミックパターンよりなる第２のセラミック層が形成されており、
前記第１のセラミックパターンおよび前記第２のセラミックパターンは、それぞれ第１および第２の、互いに異なった誘電率を有することを特徴とする多層配線基板。
【請求項２】
前記第１のセラミックパターンは第１の厚さを有し、前記第２のセラミックパターンは第２の厚さを有し、前記第１および第２の厚さは互いに異なることを特徴とする請求項１記載の多層配線基板。
【請求項３】
前記第１の誘電率は前記第２の誘電率よりも小さく、前記多層配線基板のうち、前記第１のセラミックパターンが形成されている領域には、伝送線路、スパイラルインダクタ、フィルタ、抵抗の少なくとも一つが形成され、前記多層配線基板のうち、前記第２のセラミックパターンが形成されている領域には、伝送線路、アンテナ、キャパシタ、フィルタの少なくとも一つが形成されることを特徴とする請求項１または２記載の多層配線基板。
【請求項４】
前記多層配線基板はコアレス多層配線基板であることを特徴とする請求項１〜３のうち、いずれか一項記載の多層配線基板。
【請求項５】
前記第１および第２のセラミック層は、エアロゾルデポジション法により形成されることを特徴とする請求項１〜４のうち、いずれか一項記載の多層配線基板。
【請求項６】
各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板の製造方法であって、
前記樹脂積層体の上面の第１の領域に、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第１のセラミックパターンを、エアロゾルデポジション法により形成する工程と、
前記樹脂積層体の上面の第２の領域に、前記ビルドアップ層の弾性率よりも大きな弾性率を有し、また前記第１のセラミックパターンの誘電率と異なる誘電率を有する第２のセラミックパターンを、エアロゾルデポジション法により形成する工程と、
前記樹脂積層体の下面に、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第３のセラミック層を、エアロゾルデポジション法で形成する工程と
を含むことを特徴とする多層配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に樹脂材料、およびかかる樹脂材料を使った多層配線基板、およびかかる多層配線基板を使った半導体装置に関する。
【背景技術】
【０００２】
今日の高性能半導体装置では、半導体チップを担持するパッケージ基板として樹脂多層基板が使われている。一方、最近の高性能半導体装置では半導体チップに激しい発熱が生じ、しかも半導体チップは樹脂基板に比較して大きな弾性率を有するため、かかる半導体チップを担持する樹脂多層基板には、熱応力に起因する反りが発生しやすい。そこでこのような半導体装置を回路基板上にはんだバンプなどを介して実装した場合、半導体チップの発熱に伴ってバンプに大きな応力が印加され、半導体チップとパッケージ基板、あるいはパッケージ基板回路基板の間の電気的および機械的な接合が破壊されたり損傷したりする問題が生じる。
【０００３】
そこでこのようなパッケージ基板の反りを抑制するため、従来、パッケージ基板を構成する樹脂多層基板の中心部にガラスクロスで補強されたコア層を配設した弾性率の大きい樹脂多層基板が使われている。
【０００４】
一方、このような厚いコア層を有するパッケージ基板では、基板の厚さが増大し、基板中に形成されたビアプラグなどの信号路のインダクタンスが増加し、電気信号の伝送速度が低下してしまう問題が生じる。
【０００５】
そこで従来、樹脂多層基板においてコア層を除き、厚さが５００μｍ以下の極薄樹脂多層基板を実現する努力がなされている。
【特許文献１】特開２００１−１６８２２８号公報
【特許文献２】特開２０００−３４０８９５号公報
【特許文献３】特開２００１−１２７３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一方、高周波用途の回路基板などでは、パターン幅を狭くすることにより特性インピーダンスを増大させたマイクロストリップラインなどの分布定数型素子と、逆にパターン幅を広げて特性インピーダンスを減少させたキャパシタなどの集中定数素子が混在して使われる。
【０００７】
図１は、本発明の関連技術による高周波モジュール基板１００の例を示す。
【０００８】
図１を参照するに、前記高周波モジュール基板１００は樹脂基板１０１上に構成され半導体チップ１０２がフリップチップ実装されており、さらに前記樹脂基板１０１上形成されたスパイラルインダクタ１０１Ａや抵抗１０１Ｂ、さらにキャパシタ１０１Ｃなどの集中定数素子と、さらに前記樹脂基板１００の裏面に形成された導体膜１０１Ｄと前記樹脂基板１００の上面に形成された導体膜パターン１０１Ｅとにより形成されたマイクロストリップラインなどの分布定数素子を含んでいる。
【０００９】
このような高周波モジュール基板では、前記集中定数素子のうちスパイラルインダクタ１０１Ａや抵抗１０１Ｂでは、基板裏面において接地電極となる前記導体膜１０１Ｄとの間に前記樹脂基板１０１を介して寄生容量が生じた場合、特性が劣化するため、前記樹脂基板１０１は誘電率が小さくおよび厚さが大きいことが望ましい。
【００１０】
一方、集中定数素子でもキャパシタではキャパシタンスを増大させるために、前記樹脂基板１０１は誘電率が大きく厚さが小さいことが望ましい。さらにマイクロストリップラインなどの分布定数型素子では、前記樹脂基板１０１の誘電率が大きいほど、またその厚さが小さいほど波長を短縮できるため、高周波モジュール基板を小型化でき、この観点からは、前記樹脂基板１０１の誘電率を大きく、またその厚さを薄く形成するのが好ましいことがわかる。
【００１１】
このように、高周波モジュール基板においては、基板上の素子によって相反する要求が存在し、従来、高周波モジュール基板の小型化が困難であった。
【００１２】
また図１の高周波モジュール基板１００では、その厚さが薄いため、機械的な強度、より正確には基板全体としての弾性率が小さく、基板の変形により例えば半導体チップ１０２と樹脂基板１０１上の配線パターンとの間の接合部が破壊されやすいなどの問題が生じる。
【００１３】
この問題を解決するため、図１の構成では樹脂基板１０１の外周に沿って補強部材（スティフナ）１００Lを設けているが、かかる補強部材１００Lで補強できるのは基板１０１の外周部だけであり、基板内側領域に実装される半導体チップ１０２ついて、十分な実装信頼性を保証するのは困難である。
【００１４】
図２は、本発明の関連技術による、コアを有する多層配線基板１１の例を示す。
【００１５】
図２を参照するに、前記多層配線基板１１の中心部にはガラスクロス１１Ｇに樹脂を含浸させた厚さが４０〜６０μｍのコア層１１Ｃ1，１１Ｃ2を積層したコア部１１Ｃが設けられており、前記コア部１１Ｃの上には、配線パターン１２を有するビルドアップ絶縁膜１１Ａ，１１Ｂが形成されている。また前記コア部１１Ｃの下には、配線パターン１２Ｄ，１２Ｅを有するビルドアップ絶縁膜１１Ｄ，１１Ｅが形成されている。
【００１６】
さらに前記コア部１１Ｃを貫通して、前記配線層１２Ａと配線層１２Ｄを接続するスルービア１２Ｃが形成されている。
【００１７】
また最外部のビルドアップ絶縁膜１１Ｂ，１１Ｅ上にはソルダレジスト膜１３Ａ、１３Ｂがそれぞれ形成されており、前記ソルダレジスト膜１３Ａ中には、電極パッド１４Ａが、また前記ソルダレジスト膜１３Ｂ中には、電極パッド１４Ｂが形成されている。
【００１８】
このようにして形成された多層配線基板１１上には半導体チップ１５がフェースダウン状態で実装され、半導体チップ１５の電極バンプ１６が対応する電極パッド１４Ａに接合される。また前記半導体チップ１５とソルダレジスト膜１３Ａの間には、アンダーフィル樹脂層１７が充填される。
【００１９】
また前記多層配線基板１１の裏側においては、前記電極パッド１４Ｂには、前記半導体チップ１５と多層配線基板１１よりなる半導体装置を回路基板に実装するためにはんだバンプ１８が形成される。
【００２０】
しかし、このようなコア部１１Ｃを有する多層配線基板１１では、コア層１１Ｃ1，１１Ｃ２を含めた基板全体の厚さが５００μｍを超えてしまう場合があり、このような場合には、前記スルービア１２Ｃにより形成され電極パッド１４Ｂから対応する電極パッド１４Ａに至る信号路の長さがやはり５００μｍを超えてしまうため、かかる長い信号路を伝送される信号は、インダクタンスの影響により遅延を受けてしまう。
【００２１】
これに対し、図３のようにコア部１１Ｃを除去し、多層配線基板の厚さを低減させることが考えられるが、このようなコアを含まない、いわゆるコアレス樹脂基板では弾性率が例えば前記コア部１１Ｃを設けた場合の２０ＧＰａの値から、１０ＧＰａ程度、あるいはそれ以下まで減少してしまい、従って先に述べた基板の反り、あるいは変形が大きな問題になる。ただし図３中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００２２】
このように半導体チップを担持する多層配線基板が反った場合、かかる多層配線基板と、前記多層配線基板を有する半導体装置が実装される回路基板の接合部には大きな応力が印加され、接合部が破壊されたり損傷したりする問題が生じる。
【００２３】
従来のコアレス基板では、このような基板の反りを抑制するために、外周部に沿って補強部材（スティフナ）１０Ｌを設けることが行われているが、このような補強部材を設けても、反りが抑制されるのが外周部分だけであり、基板中、大部分の領域では反りあるいは変形を十分に抑制することができない。
【００２４】
さらにこのような多層配線基板上に半導体チップを実装した半導体装置では、電源ラインと接地パターンの間にセラミックキャパシタよりなるデカップリングキャパシタを設け、不要電磁輻射を抑制しているが、セラミックキャパシタは、高温での熱処理を必要とするため樹脂基板上に集積化することができず、またかかるデカップリングキャパシタではピコファラッド以上のキャパシタンスが必要なため、従来多層配線基板とは別体として形成され、多層配線基板上に例えばフリップチップ法により実装されていた。しかし、このような構成では、折角コアレス樹脂基板を使うことにより多層配線基板の厚さを低減させても、その効果が相殺されてしまう。またこのような外付けのデカップリングキャパシタを使った場合には、そのための配線を設ける必要があるが、かかる配線からの電磁波の不要輻射の問題を回避することができない。
【００２５】
このように、高周波モジュール基板では集中定数型素子の寄生容量成分低減の要求と分布定数型素子の小型化の要求が相反してしまい、従来、これらを同時に解決することができなかった。
【００２６】
またこのような半導体チップを担持する高周波モジュール基板では、樹脂基板の弾性率が小さいため基板全体が反りやすく、半導体チップと樹脂基板上の配線パターンの接合信頼性に問題が生じていた。
【００２７】
また樹脂基板を基に高周波モジュール基板を構成しようとした場合、電磁波の不要輻射抑制に使われる大容量キャパシタを、樹脂基板中に集積化することができないため、別体のキャパシタを使わざるを得なくなるが、そのための配線長が長くなり、かかる配線からの不要電磁輻射の問題が生じていた。
【課題を解決するための手段】
【００２８】
一の側面によれば本発明は、各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板であって、さらに前記樹脂積層体の上面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する少なくとも第１および第２のセラミックパターンよりなる第１のセラミック層が形成されており、前記樹脂積層体の下面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第３のセラミックパターンよりなる第２のセラミック層が形成されており、前記第１のセラミックパターンおよび前記第２のセラミックパターンは、それぞれ第１および第２の、互いに異なった誘電率を有することを特徴とする多層配線基板、およびかかる多層配線基板上に実装された半導体チップを有する半導体装置を提供する。
【００２９】
他の側面によれば本発明は、各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板の製造方法であって、前記樹脂積層体の上面の第１の領域に、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第１のセラミックパターンを、エアロゾルデポジション法により形成する工程と、前記樹脂積層体の上面の第２の領域に、前記ビルドアップ層の弾性率よりも大きな弾性率を有し、また前記第１のセラミックパターンの誘電率と異なる誘電率を有する第２のセラミックパターンを、エアロゾルデポジション法により形成する工程と、前記樹脂積層体の下面に、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第３のセラミック層を、エアロゾルデポジション法で形成する工程と
を含むことを特徴とする多層配線基板の製造方法を提供する。
【発明の効果】
【００３０】
本発明によれば、樹脂積層体上の異なった領域に誘電率の異なる複数のセラミックパターンをエアロゾルデポジション法により形成することにより、樹脂積層体を有する多層配線基板上に、異なる機能部を、それぞれに最適の状態で形成することが可能である。
【００３１】
さらに本発明によれば、エアロゾルデポジション技術を使うことにより、弾性率の小さいビルドアップ樹脂層の積層よりなる樹脂積層体を備えたコアレス多層配線基板を含む多層配線基板において、前記樹脂積層体の表面が大きな弾性率を有する第１および第２のセラミック層により、その全面にわたり、上下から補強され、従ってかかる多層配線基板を使うことにより、半導体チップを高い信頼性で実装することが可能となる。その際、前記第１および第２のセラミック層の少なくとも一方をキャパシタとして使うことにより、大容量のセラミックキャパシタを集積化した、しかも力学的強度の向上した多層配線基板を実現することが可能となる。また前記第１および第２のセラミック層は、従来のソルダレジスト膜と同様に、はんだブリッジの発生防止、はんだピックアップ量の値源、はんだポットの汚染防止、アセンブリ時における基板保護、銅配線パターンの酸化や腐食の防止、さらにエレクトロマイグレーションの防止などの機能を果たす。
【発明を実施するための最良の形態】
【００３２】
図４は、本発明の第１の実施形態による半導体装置４０の構成を示す図である。
【００３３】
図４を参照するに、前記半導体装置４０は、コアレス多層配線基板２０と、前記コアレス多層配線基板２０上にフリップチップ実装された半導体チップ３０とよりなり、前記コアレス多層配線基板２０は、ビルドアップ絶縁膜２１，２２，２３を積層した樹脂積層体２０Ｒより構成されている。
【００３４】
ここで前記ビルドアップ絶縁膜２１はその下面にＣｕ配線パターン２０ａを、また上面にＣｕ配線パターン２１ａを担持し、さらに前記Ｃｕ配線パターン２１ａと前記Ｃｕ配線パターン２０ａを電気的に接続するＣｕビアプラグ２１ｂが形成されている。
【００３５】
また前記ビルドアップ絶縁膜２２はその下面に前記Ｃｕ配線パターン２１ａを、また上面にＣｕ配線パターン２２ａを担持し、さらに前記Ｃｕ配線パターン２２ａと前記Ｃｕ配線パターン２１ａを電気的に接続するＣｕビアプラグ２２ｂが形成されている。
【００３６】
さらに前記ビルドアップ絶縁膜２３はその下面に前記Ｃｕ配線パターン２２ａを、また上面にＣｕ配線パターン２３ａを担持し、さらに前記Ｃｕ配線パターン２３ａと前記Ｃｕ配線パターン２２ａを電気的に接続するＣｕビアプラグ２３ｂが形成されている。
【００３７】
図示の例では、前記Ｃｕビアプラグ２１ｂ，２２ｂ，２３ｂは４０μｍの径を有し、またＣｕ配線パターン２１ａ，２２ａは３０μｍ／３０μｍのラインアンドスペースパターンを形成する。最上層のＣｕ配線パターン２３ａは、前記多層配線基板２０上に形成される機能部に対応したパターン形状を有する。
【００３８】
本実施形態の半導体装置４０では、前記樹脂積層体２０Ｒはその下面に、１００〜２００ＧＰａ、例えば１５０ＧＰａの弾性率を有し厚さが１０〜５０μｍのセラミック層２０Ａを担持しており、一方その上面には、第1の領域に同様な弾性率のＳｉＴｉＯ3，ＢａＴｉＯ3，（Ｓｒ，Ｂａ）ＴｉＯ3、（Ｐｂ，Ｚｒ）ＴｉＯ3，Ｔａ2Ｏ5などの高誘電体セラミック層２０Ｂを、やはり１０〜５０μm程度の厚さに担持している。図示の例では、前記高誘電体セラミック層２０Bは、その下のＣｕパターン２３ａおよびその上に形成されるＣｕ配線パターン２０Ｅと共に、マイクロストリップライン２０ＴＭを形成する。
【００３９】
また図示の例では、前記セラミック層２０Ａとして、前記セラミック層２０Ｂを構成する材料と同じものが使われているが、前記下面に形成されるセラミック層２０Ａとしては、高弾性率材料として通常使われている材料を使うことができる。このような材料としては、例えばアルミナ，ジルコニア，窒化アルミニウム，コーディエライト，ムライト，チタニア，石英，フォレステライト，ウォラストナイト，アノーサイト，エンスタタイト，ジオプサイト，アケルマナイト，ゲーレナイト，スピネル，ガーネットなど、さらにはチタン酸マグネシウム，チタン酸カルシウム，チタン酸ストロンチウム，チタン酸バリウムなどのチタン酸塩などを挙げることができる。特に、絶縁性および強度の観点から、アルミナ，ジルコニア，窒化アルミニウム，コーディエライト，ムライトなどを使うのが好ましい。
【００４０】
前記セラミック層２０Ａには前記Ｃｕ配線パターン２０ａの一部を露出する開口部２０Ａｈが形成され、前記開口部２０Ａｈにより露出されたＣｕ配線パターン２０ａはパッド電極を形成する。同様に前記セラミック層２０Ｂには前記Ｃｕ配線パターン２３ａの一部を露出する開口部２０Ｂｈが形成され、前記開口部２０Ｂｈにより露出された前記Ｃｕ配線パターン２３ａはパッド電極を形成する。また前記下面の一部には、前記セラミック層２０Ａをキャパシタ絶縁膜としたキャパシタＣ1が形成されている。
【００４１】
さらに前記樹脂積層体２０Ｒはその上面の第２の領域に、弾性率が１００〜２００ＧＰａで膜厚が１０〜５０μm程度の石英などの高Ｑセラミック層２０Ｃが形成されており、前記高Ｑセラミック層２０Ｃはその下のＣｕ配線パターン２３ａとその上のＣｕ配線パターン２０Ｆと共に、フィルタ２０ｆを形成する。
【００４２】
さらに前記樹脂積層体２０Ｒはその上面の第３の領域に、弾性率が１００〜２００ＧＰａで膜厚が１０〜５０μm程度の、石英やＡｌＮ，Ａｌ2Ｏ3などの低誘電率セラミック層２０Ｄが形成されており、前記低誘電率セラミック層２０Ｄ上にはＣｕパターン２０Ｇにより、スパイラルインダクタ２０ｄが形成されている。
【００４３】
かかる構成の多層配線基板２０では、その下面が実質的に全面にわたり、前記セラミック層２０Ａにより覆われ、またその上面が実質的に全面にわたり、前記高誘電率セラミック層２０Ｂ，高Ｑセラミック層２０Ｃ，低誘電率セラミック層２０Ｄのいずれかにより覆われ、その結果、前記樹脂積層体２０Ｒは、その全面にわたり上下から補強される。すなわち、前記コアレス多層配線基板２０は、各々のビルドアップ層はせいぜい２〜２０ＧＰａ程度の弾性率しか有さないにもかかわらず、後で説明するように、優れた機械強度、すなわち弾性率を示す。
【００４４】
しかも、このようなセラミック層の材料を、基板２０上に形成される素子の機能に応じて選ぶことにより、例えばマイクロストリップラインなどの分布定数型素子を小型化することができ、あるいはスパイラルインダクタを小型化することができ、前記多層配線基板２０上に構成される高周波モジュールを小型化することが可能となる。
【００４５】
図示の例では、さらに低誘電率セラミック層２０Ｄを使った効果を増大させるため、前記低給電率セラミック層２０Ｄを高誘電率セラミック層２０Ｂあるいは高Ｑセラミック層２０Ｃよりも大きな膜厚で形成している。
【００４６】
またこのようにして形成されたセラミック層２０Ａ〜２０Ｄは、従来のソルダレジスト膜と同様に、はんだブリッジの発生防止、はんだピックアップ量の低減、はんだポットの汚染防止、アセンブリ時における基板保護、銅配線パターンの酸化や腐食の防止、さらにエレクトロマイグレーションの防止などの機能を果たすことができる。
【００４７】
さらに図３の半導体装置では、前記コアレス多層配線基板２０上に半導体チップ３０がフリップチップ実装され、前記半導体チップ２０上のパッド電極（図示せず）が、バンプ電極３１を介して前記セラミック層２０Ｂ中に形成された開口部２０Ｂｈにおいて露出されたパッド電極２３ａに接合される。さらに前記コアレス多層基板２０と前記半導体チップ２０の間には、アンダーフィル樹脂層３２が形成される。
【００４８】
図５は、前記図４の半導体装置４０において、多層配線基板２０の上面に形成されるパターンの例を示す平面図である。図５の平面図は図４の断面図に完全に一致しているわけではない。
【００４９】
図５を参照するに、前記多層配線基板２０の上面は、その全面が、前記高誘電率セラミック層２０Ｂ、高Ｑセラミック層２０Ｃ、および低誘電率セラミック層２０Ｄにより、実質的に隙間無く覆われており、図示の例では、前記高誘電率セラミック層２０Ｂ上にキャパシタＣａｐおよびアンテナＡＮＴが形成され、高Ｑセラミック層２０Ｃ上にフィルタＦが形成されており、低誘電率セラミック層Ｄ上にスパイラルインダクタＬ１，Ｌ２、抵抗Ｒ、および伝送線路ＴＬが形成されている。
【００５０】
本発明ではこのように、多層配線基板２０上に形成したい機能部に応じて最適なセラミック層を樹脂基板２０Ｒ上に、最適な厚さで形成することにより、各機能部の特性が最適化された半導体装置あるいは回路モジュールを実現することができる。
【００５１】
次に、図４，５の半導体装置４０の製造工程を、説明する。
【００５２】
図４，５の半導体装置４０では、前記樹脂積層体２０Ｒ上へのセラミック層２０Ａ，２０Ｂの形成を、図６に示すエアロゾルデポジション装置６０を使ったエアロゾルデポジション法により実行する。
【００５３】
図６を参照するに、前記エアロゾルデポジション装置６０はメカニカルブースタポンプ６２および真空ポンプ６２Ａにより真空排気される処理容器６１を備えており、前記処理容器６１中には、ステージ６１Ａ上に被処理基板Ｗが、Ｘ−Ｙステージ駆動機構６１ａおよびＺステージ駆動機構６１ｂによりＸ−Ｙ−Ｚ―θ方向に駆動自在に保持される。
【００５４】
前記処理容器６１中には、前記ステージ６１Ａ上の被処理基板Ｗに対向してノズル６１Ｂが設けられており、前記ノズル６１Ｂはセラミック材料のエアロゾルをキャリアガスとともに供給され、これを前記被処理基板Ｗの表面に、ジェット６１ｃとして吹き付ける。
【００５５】
このようにして吹き付けられたエアロゾルを構成するセラミック粒子は先にも述べたように好ましくは０．５μｍ以下の粒径を有しており、秒速５０〜１０００ｍの速度で噴射されることにより前記被処理基板Ｗの表面で衝撃固化し、セラミック膜を形成する。
【００５６】
前記ノズル６１Ｂに前記エアロゾルを供給するため、図４のエアロゾルデポジション装置６０は粒径が好ましくは０．５μｍ以下のセラミック粉末原料を保持した原料容器６３が設けられており、前記原料容器６３には不活性ガスや高純度酸素などのキャリアガスが、高圧ガス源６４から、質量流量コントローラ６４Ａを介して供給される。また前記原料容器６３は、エアロゾルの発生を促進するため、振動台６３Ａ上に保持されている。前記原料容器６３は、前記メカニカルブースタポンプ６２および真空ポンプ６２Ａにより、成膜工程に先立って減圧状態に維持され、セラミック粉末原料の水分が除去される。
【００５７】
次に、前記図６のエアロゾルデポジション装置６０を使って行われる、図４，５の半導体装置４０の製造工程を説明する。
【００５８】
図７（Ａ）を参照するに、最初にＣｕあるいはＣｕ合金よりなる基体７０上にＣｕ配線パターン２０ａが形成され、さらに前記Ｃｕ配線パターン２０ａを覆うように第１層目のビルドアップ絶縁膜２１が、真空ラミネーション法により形成される。例えば前記ビルドアップ絶縁膜２１として、巴川製紙株式会社より商品名ＴＬＦ−３０として市販されている樹脂絶縁膜を使うことができる。
【００５９】
さらに前記ビルドアップ絶縁膜２１中にＣＯ2レーザにより、前記プラグ２１ｂに対応したビアホールが形成され、さらにかかるビアホールを含む前記ビルドアップ絶縁膜２１の全面を、Ｃｕの無電解メッキにより形成したＣｕシード層（図示せず）により覆い、さらに前記Ｃｕシード層上に、例えば日立化成株式会社より商品名フォテックＲＹ−３２２９として市販のレジスト膜（図示せず）を形成する。さらに前記レジスト膜を露光して前記ビアホールに対応した開口部を形成した後、電解メッキにより、前記ビアホールをＣｕにより充填する。これにより、前記ビルドアップ絶縁膜２１中に前記Ｃｕプラグ２１ｂが形成される。
【００６０】
さらに前記Ｃｕシード層上に新たなレジスト膜を形成し、これを所望の配線パターンに従ってパターニングし、電解メッキを行うことにより、前記ビルドアップ絶縁膜２１上に配線パターン２１ａが形成される。
【００６１】
さらに前記ビルドアップ絶縁膜２１上において前記配線パターン２１ａの間に介在しているＣｕシード層をエッチングにより除去した後、同様な工程を繰り返すことにより、前記基体７０上に、前記図４で説明した樹脂積層体２０Ｒが形成される。
【００６２】
次に図７（Ｂ），（Ｃ）の工程において前記樹脂ビルドアップ積層体２０Ｒ上に，セラミックスなど高弾性率材料，例えば昭和電工社製のアルミナ（製品番号１６０ＳＧ−４）を、前記エアロゾルデポジション装置６０を用いて、メタルマスクなどのスクリーンマスクＭ１を介して成膜し、高弾性率材料パターン２０Ｂを形成する。
【００６３】
あるいは前記樹脂積層体２０Ｒ上面の全面に高弾性率材料層をエアロゾルデポジション法により形成し、その後、その上にフォトリソグラフィ工程によりレジストパターンを形成し、前記高弾性率材料層に適したエッチング液を用いてパターニングしてもよい。
【００６４】
さらに図７（Ｃ）の工程では前記支持部材７０がエッチングにより除去され，さらに図７（Ｄ），（Ｅ）の工程において、前記樹脂ビルドアップ積層体２０Ｒの下面に、前記高弾性率材料層と同様な高弾性率材料層２０Ａが、エアロゾルデポジション法により、メタルマスクなどのスクリーンマスクＭ２を使って形成される。
【００６５】
次の図７（Ｆ）の工程において、前記高弾性率材料パターン２０Ｂ上に平行電極キャパシタＣａｐの対向（上部）電極が、めっきシード層（図示せず）の形成、およびレジストパターン（例えば日立化成株式会社製フォテックＲＹ−３２２９）をマスクに使ったＣｕの電解めっき法により形成され、また同時にこれに協働するＣｕ配線パターンが形成される。あるいは図７（Ｆ）の工程において、前記高弾性材料パターン２０Ｂを使って、図４のようなマイクロストリップライン２０ＴＭを形成することも可能である。
【００６６】
なお図７（Ｆ）の工程では、前記電極および配線を、前記高弾性率材料パターン２０Ｂ上にＣｕ微粉末など金属材料の成膜をエアロゾルデポジション法により行い、その際に前記エアロゾルデポジションプロセスを、メタルマスクなどスクリーンマスクと組み合わせて実行することで形成することも実行できる。
【００６７】
次に図７（Ｇ）の工程において、前記樹脂積層体２０Ｒ上面のＣｕ配線パターン２３ａ上に、セラミック低誘電率材料の成膜を、エアロゾルデポジション法により、メタルマスクなどスクリーンマスクＭ３と組み合わせて実行し、低誘電率材料パターン２０Ｄを形成する。なお図７（Ｇ）の工程は、前記低誘電率材料層をエアロゾルデポジション法により一様に形成した後、これをフォトリソグラフィ工程によりパターニングして形成してもよい。
【００６８】
さらに次の図７（Ｈ）の工程において、前記Ｃｕ配線パターン２３ａ上にセラミックスなど高誘電率・高Ｑ値材料を、前記図６のエアロゾルデポジション装置をメタルマスクなどスクリーンマスクＭ４と組み合わせて成膜し、高誘電率・高Ｑ値材料パターン２０Ｃを形成する。あるいは前記パターン２０Ｃは、高誘電率・高Ｑ値材料層を同様にエアロゾルデポジション法で一様に形成した後，フォトリソグラフィ工程によりパターニングして形成してもよい。
【００６９】
次に図８（Ｉ）の工程において、前記低誘電率材料層２０Ｄ上にスパッタなどを用いてＣｕめっきシード層（図示せず）を形成し、さらに前記Ｃｕめっきシード層上に形成したレジストパターンをマスクに、Ｃｕ層を電解めっきして、集中定数素子である例えばスパイラルインダクタ２０ｄを形成する。あるいは、かかるＣｕ配線パターンは、Ｃｕ微粉末などの金属材料を、エアロゾルデポジション法により、メタルマスクなどのスクリーンマスクを使って成膜することもできる。
【００７０】
さらに、前記低誘電率材料層２０Ｄの形成後、高誘電率・高Ｑ値材料層上にスパッタなどを用いてＣｕめっきシード層（図示せず）を形成した後，Ｃｕめっきシード層上に形成したレジストパターンをマスクに、Ｃｕの電解めっきを行い、例えばバンドパスフィルタ２０ｆのＣｕ配線パターン２０Ｆを形成する。この場合も、かかるＣｕ配線パターンは、Ｃｕ微粉末など金属材料を、エアロゾルデポジション法により、かつメタルマスクなどスクリーンマスクと組み合わせて成膜することにより形成することができる。
【００７１】
このようにして形成された多層配線基板において反りを測定したところ、反りの値は、一辺が４ｃｍ の大きさの基板で５０μm 程度であることが確認された。また半導体チップが搭載される一辺が２ｃｍの大きさの領域について見ると、反りの大きさは２０μm 程度であり、スティフナを使わなくても，半導体チップの実装が可能であることが確認された。また，高弾性率材料層として比誘電率が１０のアルミナを誘電体として用いて成膜したキャパシタの総静電容量は，有効電極面積を０．００１５ｍ2、誘電体部分の厚さを１０μｍとした場合、およそ１３ｎＦの値を有するのが確認された。
【００７２】
さらにこのようにして形成された多層配線基板上に実際に半導体チップをフリップチップ実装し，さらに半導体チップと基板の間に，弾性率が１０ＧＰａの一般的なアンダーフィル樹脂層（住友ベークライト株式会社製ＣＲＰ−４０７５Ｓ３）を充填し，これを１５０℃で３０分間熱硬化させた状態で、−１０℃から１００℃までの熱サイクル試験を３００ 回繰り返した。その結果，このような熱サイクル試験を行っても，半導体チップと樹脂多層基板の間に剥離や断線などの不良は生じないことが確認された。
【００７３】
さらに前記半導体チップを実装後、基板の反りを測定したところ、前記基板の反りは一辺が４ｃｍの大きさの基板において１００μｍ以下であり，チップの剥離やビアの断線などは生じていないのが確認された。
【００７４】
なお、前記アンダーフィル樹脂層はフィラーを添加されていても、されていなくてもよい。
【００７５】
これに対し、前記図４の構成において比較対照実験の場合、一辺が４ｃｍの基板において反りの大きさが、前記高弾性率材料層を設けない場合の５０μｍから３００μｍまで増加してしまうのが見いだされた。また，一辺が２ｃｍのチップ実装領域においては、反りの大きさが先の２０μｍ程度から１００μｍ程度まで増加してしまい、半導体チップの実装は、スティフナを設けない限り，不可能であるのが確認された。
【００７６】
この比較対照実験では、このような事情で前記比較対照による樹脂多層配線基板の周囲に厚さが１ｍｍのＳＵＳスティフナを設けることにより基板の反りを１００μｍ程度に抑制して実験を行ったが、さらに半導体チップを、同様にアンダーフィル樹脂を使って実装した後、−１０ ℃から１００℃の間で１００回の熱サイクル試験を行ったところ、基板とチップの間に破断が発生するのが確認された。さらに，チップ実装状態で前記基板の反りを測定したところ，反りは３００μｍに達しており、半導体チップの剥離およびスルービアの断線が生じているのが観察された。
【００７７】
このように本発明によれば、コアレス多層樹脂基板の最表面に形成される高弾性率材料層による力学的に補強により、基板の反りや変形を効果的に抑制することが可能となる。
【００７８】
さらに本発明による高弾性率材料層による多層樹脂基板の力学的な補強は、コアレス基板に限定されるものではなく、図２ に示したコア材を有する基板であっても、厚さが例えば５００ μｍ以下で反りや変形が大きな問題となる基板に対しては有効である。
【００７９】
図８は、前記図７（Ｂ），（Ｄ），（Ｇ），（Ｈ）のエアロゾルデポジション工程で形成されるセラミック層の概略的な断面構造を示す。
【００８０】
図８を参照するに、このようなエアロゾルデポジション工程では供給された微粒子は基板上において衝撃活性化作用により塑性変形を生じ、図８に示すような扁平なセラミック粒子２が下地の金属層１上に堆積した特徴的な構造が見られる。セラミック粒子２は、図６の微粉末の粒子径によるが、１０〜０．１μｍ程度の粒径を、また１／１０〜１／１００程度の偏平率（高さ０．１〜０．０１μｍ）を前記セラミック層中において有する。
【００８１】
以上，本発明を好ましい実施形態について説明したが，本発明はかかる特定の実施形態に限定されるものではなく，特許請求の範囲に記載した要旨内において様々な変形や変更が可能である。
【００８２】
（付記１）
各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板であって、
さらに前記樹脂積層体の上面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する少なくとも第１および第２のセラミックパターンよりなる第１のセラミック層が形成されており、
前記樹脂積層体の下面には、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第３のセラミックパターンよりなる第２のセラミック層が形成されており、
前記第１のセラミックパターンおよび前記第２のセラミックパターンは、それぞれ第１および第２の、互いに異なった誘電率を有することを特徴とする多層配線基板。
（付記２）
前記第１のセラミックパターンは第１の厚さを有し、前記第２のセラミックパターンは第２の厚さを有し、前記第１および第２の厚さは互いに異なることを特徴とする付記１記載の多層配線基板。
（付記３）
前記第１の誘電率は前記第２の誘電率よりも小さく、前記多層配線基板のうち、前記第１のセラミックパターンが形成されている領域には、伝送線路、スパイラルインダクタ、フィルタ、抵抗の少なくとも一つが形成され、前記多層配線基板のうち、前記第２のセラミックパターンが形成されている領域には、伝送線路、アンテナ、キャパシタ、フィルタの少なくとも一つが形成されることを特徴とする付記１または２記載の多層配線基板。
（付記４）
前記多層配線基板はコアレス多層配線基板であることを特徴とする付記１〜３のうち、いずれか一項記載の多層配線基板。
（付記５）
前記第1のセラミック層は前記樹脂基板積層体の上面全面を実質的に覆い、前記第２のセラミック層は前記樹脂積層体の下面全面を実質的に覆うことを特徴とする付記１〜４のうち、いずれか一項記載の多層配線基板。
（付記６）
前記第１および第２のセラミック層は、エアロゾルデポジション法により形成されることを特徴とする付記１〜５のうち、いずれか一項記載の多層配線基板。
（付記７）
付記１〜６のいずれか一項記載の多層配線基板と、前記多層配線基板上にフリップチップ実装された半導体チップよりなる半導体装置。
（付記８）
各々配線パターンを担持し、さらに前記配線パターンに接続されたビアプラグを有する複数のビルドアップ樹脂層の積層よりなる樹脂積層体を備えた多層配線基板の製造方法であって、
前記樹脂積層体の上面の第１の領域に、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第１のセラミックパターンを、エアロゾルデポジション法により形成する工程と、
前記樹脂積層体の上面の第２の領域に、前記ビルドアップ層の弾性率よりも大きな弾性率を有し、また前記第１のセラミックパターンの誘電率と異なる誘電率を有する第２のセラミックパターンを、エアロゾルデポジション法により形成する工程と、
前記樹脂積層体の下面に、前記ビルドアップ層の弾性率よりも大きな弾性率を有する第３のセラミック層を、エアロゾルデポジション法で形成する工程と
を含むことを特徴とする多層配線基板の製造方法。
【図面の簡単な説明】
【００８３】
【図１】本発明の関連技術によるコアレス多層基板を備えた半導体装置の構成を示す図である。
【図２】本発明の関連技術による、コアを有する多層配線基板を備えた半導体装置の構成を示す図である。
【図３】本発明の関連技術による、コアレス多層配線基板を備えた半導体装置の構成を示す図である。
【図４】本発明の一実施形態による、コアレス多層配線基板を備えた半導体装置の構成を示す断面図である。
【図５】図４の半導体装置の一部を示す平面図である。
【図６】本発明で使われるエアロゾルデポジション装置の構成を示す図である。
【図７】（Ａ）〜（Ｊ）は、図４，５の半導体装置の製造工程を示す図である。
【図８】エアロゾルデポジション法で得られるセラミック層の構造を示す概略図である。
【符号の説明】
【００８４】
１  下地層
２  セラミック粒子
１１  多層配線基板
１１Ａ，１１Ｂ，１１Ｄ，１１Ｅ  ビルドアップ絶縁膜
１１Ｃ  コア部
１１Ｃ1，１１Ｃ2  コア層
１１Ｇ  ガラスクロス
１２Ａ，１２Ｂ，１２Ｄ，１２Ｅ  配線層
１２Ｃ  スルービア
１３Ａ，１３Ｂ  ソルダレジスト
１５  半導体チップ
１６  バンプ
１７  アンダーフィル樹脂層
２０  コアレス多層配線基板
２０Ａ，２０Ｂ，８０Ａ，８０Ｂ  高弾性セラミック層
２０Ａｈ，２０Ｂｈ  開口部
２０Ｂ  高誘電率セラミック層
２０Ｃ  高Ｑセラミック層
２０Ｄ  低誘電率セラミック層
２０Ｅ，２０Ｆ，２０Ｇ  導体パターン
２０ｄ  スパイラルインダクタ
２０ｆ  フィルタ
２１，２２，２３  ビルドアップ絶縁膜
２０ａ，２１ａ，２２ａ，２３ａ  Ｃｕ配線パターン
２１ｂ，２２ｂ，２３ｂ  Ｃｕビアプラグ
３０  半導体チップ
３１  バンプ
３２  アンダーフィル樹脂層
４０  半導体装置
６０  エアロゾルデポジション装置
６１  処理容器
６１Ａ  ステージ
６１Ｂ  ノズル
６１ａ  Ｘ−Ｙステージ駆動機構
６１ｂ  Ｚステージ駆動機構
６１ｃ  ジェット
６２  メカニカルブースタポンプ
６３  原料容器
６３Ａ  振動台
６４  高圧ガス源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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