(57)【要約】【課題】可変抵抗素子の電流の向きを変えることができ、メモリセル列単位で消去（リセット）することができる不揮発性半導体記憶装置およびそのデータ消去方法を提供する。【解決手段】不揮発性半導体記憶装置は、可変抵抗素子VRと電流経路の一端および他端の間に前記可変抵抗素子が接続されたスイッチング素子TRとをそれぞれ有する複数のメモリセルMCを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列と、前記メモリセル列の電流経路の一端に接続された第１選択素子S2と、前記メモリセル列の電流経路の他端に接続された第２選択素子S1とを複数備えたメモリセルアレイと、前記第１選択素子の電流経路の一端に電気的に接続されたビット線BLと、前記第２選択素子の電流経路の一端に電気的に接続されたソース線SLとを具備する。【選択図】      図１
2008251059.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗素子と電流経路の一端および他端の間に前記可変抵抗素子が接続されたスイッチング素子とをそれぞれ有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列と、前記メモリセル列の電流経路の一端に接続された第１選択素子と、前記メモリセル列の電流経路の他端に接続された第２選択素子とを複数備えたメモリセルアレイと、
前記第１選択素子の電流経路の一端に電気的に接続されたビット線と、
前記第２選択素子の電流経路の一端に電気的に接続されたソース線とを具備すること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記可変抵抗素子は、印加される電圧の向きによって抵抗値が変化する抵抗素子であること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記スイッチング素子は、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側壁に設けられたスペーサと、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソース／ドレインを備えたＭＯＳ型トランジスタであること
を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線に印加する電圧を制御するビット線制御回路と、
前記ソース線に印加する電圧を制御するソース線制御回路とを更に具備すること
を特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
可変抵抗素子と電流経路の一端および他端の間に前記可変抵抗素子が接続されたスイッチング素子とをそれぞれ有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列と、前記メモリセル列の電流経路の一端に接続された第１選択素子と、前記メモリセル列の電流経路の他端に接続された第２選択素子とを複数備えたメモリセルアレイと、前記第１選択素子の電流経路の一端に電気的に接続されたビット線と、前記第２選択素子の電流経路の一端に電気的に接続されたソース線とを具備する不揮発性半導体記憶装置であって、
データ消去動作の際には、
前記第１，第２選択素子を選択し、
前記ソース線と前記ビット線との間に印加する電圧の向きを、データ書き込み動作の際の前記ソース線と前記ビット線との間に印加する電圧の向きと逆方向とすること
を特徴とする不揮発性半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置およびそのデータ消去方法に関し、例えば、印加される電圧の向きによって抵抗値が変化する可変抵抗素子を用いたＲｅＲＡＭ（抵抗メモリ）等に適用されるものである。
【背景技術】
【０００２】
近年、印加される電圧の向きによって抵抗値が変化する可変抵抗素子を用いたＲｅＲＡＭ（抵抗メモリ）等の適用が検討されている。これは、例えば、非特許文献１に示すように、可変抵抗素子となる薄膜に電圧パルスを印加すると、その抵抗値がパルス電圧の向き（符号）によって大幅に変化するという現象を見出したことから、これをメモリとして利用しようとするものである。
【０００３】
例えば、特許文献１には、可変抵抗素子を用いた不揮発性半導体記憶装置の一例が開示されている。しかし、この特許文献１の構成は、メモリセル直列部（メモリセル列）（２）を選択する選択トランジスタ（Ｓｉ）を、メモリセル直列部（２）ごとに１つしか有していない。
【０００４】
そのため、可変抵抗素子に印加する電圧の向きを変えることができず、メモリセル直列部（メモリセル列）（２）単位でデータ消去（リセット）することができない、という問題がある。
【０００５】
上記のように、従来の不揮発性半導体記憶装置は、可変抵抗素子に印加する電圧の向きを変えることができず、メモリセル列単位でデータ消去（リセット）することができないという問題がある。
【非特許文献１】S.Q.Liu、N.J.Wu、A.Ignatiev等（App,Phy,Lett,76,19(2000)）
【特許文献１】特開２００４−２７２９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、可変抵抗素子に印加する電圧の向きを変えることができ、メモリセル列単位でデータ消去することができる不揮発性半導体記憶装置およびそのデータ消去方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、可変抵抗素子と電流経路の一端および他端の間に前記可変抵抗素子が接続されたスイッチング素子とをそれぞれ有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列と、前記メモリセル列の電流経路の一端に接続された第１選択素子と、前記メモリセル列の電流経路の他端に接続された第２選択素子とを複数備えたメモリセルアレイと、前記第１選択素子の電流経路の一端に電気的に接続されたビット線と、前記第２選択素子の電流経路の一端に電気的に接続されたソース線とを具備する不揮発性半導体記憶装置を提供できる。
【０００８】
この発明の一態様によれば、可変抵抗素子と電流経路の一端および他端の間に前記可変抵抗素子が接続されたスイッチング素子とをそれぞれ有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列と、前記メモリセル列の電流経路の一端に接続された第１選択素子と、前記メモリセル列の電流経路の他端に接続された第２選択素子とを複数備えたメモリセルアレイと、前記第１選択素子の電流経路の一端に電気的に接続されたビット線と、前記第２選択素子の電流経路の一端に電気的に接続されたソース線とを具備する不揮発性半導体記憶装置であって、データ消去動作の際には、前記第１，第２選択素子を選択し、前記ソース線と前記ビット線との間に印加する電圧の向きを、データ書き込み動作の際の前記ソース線と前記ビット線との間に印加する電圧の向きと逆方向とする不揮発性半導体記憶装置のデータ消去方法を提供できる。
【発明の効果】
【０００９】
この発明によれば、可変抵抗素子に印加する電圧の向きを変えることができ、メモリセル列単位で消去することができる不揮発性半導体記憶装置およびそのデータ消去方法が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
[概要]  
まず、この発明に係る不揮発性半導体記憶装置の概要について、図１および図２を用いて説明する。  
本発明の例では、可変抵抗素子に印加する電圧の向きを変えることができ、メモリセル列単位でデータ消去（リセット）するために、例えば、可変抵抗素子とスイッチング素子とを有するメモリセルの電流経路を直列接続したメモリセル列の電流経路の一端および他端に接続された第１，第２選択素子を含むメモリセルアレイと、前記第１選択素子の電流経路の一端に電気的に接続されたビット線と、前記第２選択素子の電流経路の一端に電気的に接続されたソース線とを具備する不揮発性半導体記憶装置を提案する。
【００１２】
その不揮発性半導体記憶装置の構成とは、例えば、図１および図２のように示される。図１は、ビット線方向（ＢＬ方向）に沿って切った不揮発性半導体記憶装置を示す断面図である。図２は、図１に示す不揮発性半導体記憶装置の等価回路図である。
【００１３】
図２に示すように、不揮発性半導体記憶装置は、複数のブロックにより構成されたメモリセルアレイ１１，ビット線ＢＬ，ソース線ＳＬを備えている。
【００１４】
例えば、ブロックＢＬＯＣＫ１は、ビット線方向に複数配置されたメモリセル列２３、およびこのメモリセル列２３を選択する選択トランジスタＳ１，Ｓ２（第１，第２選択素子）により構成されている。
【００１５】
メモリセル列２３は、それぞれが可変抵抗素子ＶＲと電流経路の一端および他端の間に可変抵抗素子ＶＲが接続されたスイッチング素子ＴＲとを有する複数のメモリセルＭＣを含み、上記複数のメモリセルＭＣの電流経路が直列接続されている。
【００１６】
図１に示すように、上記スイッチング素子ＴＲは、半導体基板（Si-sub）２１上に設けられたゲート絶縁膜２２、ゲート絶縁膜２２上に設けられたゲート電極Ｇ（ＷＬ）、ゲート電極Ｇ上に設けられたキャップ層２５、ゲート電極Ｇの側壁に設けられたスペーサ２４、ゲート電極Ｇを挟むように基板２１中に隔離して設けられたソースＳ／ドレインＤを備えている。そのため、本例のスイッチング素子ＴＲは、ＭＯＳ型トランジスタ（metal oxide semiconductor field-effect transistor：酸化金属半導体電界効果トランジスタ）である。
【００１７】
可変抵抗素子ＶＲは、印加される電圧の向きによって抵抗値が変化する抵抗素子である。この可変抵抗素子ＶＲは、例えば、超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造や２重整列ペロブスカイト型結晶構造を有するマンガンを含有する酸化物等により形成される。また、ＣｕｘＯ，ＮｉＯ，ＴｉＯ２などの二元金属酸化物においてもＲｅＲＡＭの特性を持つものがある。さらに、ＲｅＲＡＭに限定されることなく、Ｇｅ−Ｓｂ−ＴｅなどのＰＲＡＭ（Phase Change Memory）材料を使用し、抵抗素子を流す電流パルスにより結晶状態と非晶質状態を作り出し、状態による抵抗の変化を使用することも可能である。
【００１８】
選択トランジスタＳ１の電流経路の一端はメモリセル列２３の電流経路の一端に接続され、電流経路の他端はソース線コンタクトＳＣを介してソース線ＳＬに接続されている。
【００１９】
選択トランジスタＳ２の電流経路の一端はメモリセル列２３の電流経路の他端に接続され、電流経路の他端はビット線コンタクトＢＣ−１、ＢＣ−２を介してビット線ＢＬに接続されている。
【００２０】
上記のように、この説明に係る不揮発性半導体記憶装置は、可変抵抗素子ＶＲとスイッチング素子ＴＲとを有するメモリセルＭＣの電流経路を直列接続したメモリセル列２３の電流経路の一端および他端に接続された選択トランジスタＳ１，Ｓ２を含むメモリセルアレイ１１と、選択トランジスタＳ２の電流経路の一端に電気的に接続されたビット線ＢＬと、選択トランジスタＳ１の電流経路の一端に電気的に接続されたソース線ＳＬとを具備する。
【００２１】
そのため、この構成によれば、データ消去動作の際には、選択トランジスタＳ１，Ｓ２を選択し、ソース線ＳＬとビット線ＢＬとの間に印加する電圧の向きを、データ書き込み動作の際のソース線ＳＬとビット線ＢＬとの間に印加する電圧の向きと逆方向とすることができる。よって、書き込み時に可変抵抗素子ＶＲに印加する電圧の向きと、消去時に可変抵抗素子ＶＲに印加する電圧の向きとをそれぞれ逆方向にすることができる。その結果、可変抵抗素子ＶＲの特性を生かして、メモリセル列２３の列単位でデータ消去（リセット）することができる。
【００２２】
例えば、メモリセル列２３中の選択メモリセルＭＣのデータを消去する場合には、ビット線ＢＬとソース線ＳＬに印加する電圧の向きを、書き込み時と消去時においてそれぞれ逆方向にすることにより、メモリセル列２３の列単位でデータ消去することができる。
【００２３】
一方、メモリセル列２３中のメモリセルＭＣのデータを消去しない場合には、例えば、ビット線ＢＬとソース線ＳＬに印加する電圧が書き込み時と消去時においてそれぞれ同程度の電圧を印加し、ビット線ＢＬとソース線ＳＬとの間に電圧差を設けないことで、誤書き込み／消去を防止できる。
【００２４】
以下、最良と思われるいくつかの実施形態について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の実施形態では、印加電圧によって抵抗値が変化する可変抵抗素子を用いた不揮発性半導体記憶装置を一例に挙げて説明する。
【００２５】
[第１の実施形態]  
＜１．全体構成＞  
まず、図３を用いて、この発明の第１の実施形態に係る不揮発性半導体記憶装置の全体構成を説明する。図３は、本例に係る不揮発性半導体記憶装置を示すブロック図である。
【００２６】
図示するように、不揮発性半導体記憶装置は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御信号及び制御電圧発生回路１７、制御信号入力端子１８、およびソース線制御回路１９により構成されている。
【００２７】
メモリセルアレイ１１は、複数のブロックにより構成されている。このメモリセルアレイ１１には、ワード線を制御するワード線制御回路１６とビット線を制御するビット制御回路１２と、ソース線を制御するソース線制御回路１９が接続されている。
【００２８】
ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４が接続されている。
【００２９】
ビット線制御回路１２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、不揮発性半導体記憶装置の外部のホスト機器等に接続される。
【００３０】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、不揮発性半導体記憶装置の動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路１７に供給される。
【００３１】
ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００３２】
ソース線制御回路１９は、メモリセルアレイ１１中のソース線を選択し、選択されたソース線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００３３】
制御信号及び制御電圧発生回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ワード線制御回路１７、およびソース線制御回路１９に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路１７によって制御される。制御信号及び制御電圧発生回路１７は、制御信号入力端子１８に接続され、ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。
【００３４】
ここで、上記ワード線制御回路１６、ビット線制御回路１２、カラムデコーダ１３、制御信号及び制御電圧発生回路１７、ソース線制御回路１９は、書き込み回路、および読み出し回路を構成している。
【００３５】
＜２．ブロックの構成例＞  
次に、メモリセルアレイ１１を構成するブロックの構成例について、図３を用いて説明する。ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。
【００３６】
ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセル列２３と、上記メモリセル列２３を選択する複数の選択トランジスタＳ１，Ｓ２から構成される。
【００３７】
メモリセル列２３は、電流経路が直列接続される８個のメモリセルＭＣ１〜ＭＣ８（ＮＡＮＤストリング）から構成されている。
【００３８】
選択トランジスタＳ１は、メモリセル列２３の電流経路の一端に接続されている。
【００３９】
選択トランジスタＳ２は、メモリセル列２３の電流経路の他端に接続されている。
【００４０】
尚、本例では、メモリセル列２３は、８個のメモリセルＭＣから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。
【００４１】
選択トランジスタＳ２の電流経路の他端はビット線ＢＬmに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。ソース線ＳＬは、ビット線方向に隣接する２つのブロックにおいて共有される。
【００４２】
ワード線ＷＬ１〜ＷＬ８は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルＭＣ１〜ＭＣ８のゲート電極に共通に接続される。セレクトゲートＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２のゲート電極に共通に接続される。セレクトゲートＳＧＳも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１のゲート電極に共通に接続される。
【００４３】
また、ワード線ＷＬ１〜ＷＬ８ごとにページ３５が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ１には、ページ３５が存在する。本例の場合、このページ３５ごとに読み出し動作を行うため、ページ３５は読み出し単位である。
【００４４】
＜３．平面構造例、ビット線方向の断面構造例およびその等価回路＞  
次に、平面構造例、ビット線方向の断面構造例およびその等価回路について、図５乃至図７を用いて説明する。図５は、本例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図６は、図５中のＩＶ−ＩＶ線に沿った断面図である。図７は、図６の等価回路図である。この説明では、上記図５中のビット線ＢＬ mに共通接続されたメモリセルＭＣ１〜ＭＣ８，および選択トランジスタＳ１，Ｓ２を例に挙げて説明する。
【００４５】
図５および図６に示すように、メモリセル列２３は、それぞれが可変抵抗素子ＶＲ１〜ＶＲ８と電流経路の一端Ｓおよび他端Ｄの間に可変抵抗素子ＶＲ１〜ＶＲ８が接続されたスイッチング素子ＴＲ１〜ＴＲ８とを有する複数のメモリセルＭＣ１〜ＭＣ８を含み、上記複数のメモリセルＭＣ１〜ＭＣ８の電流経路が直列接続されている。
【００４６】
可変抵抗素子ＶＲ１〜ＶＲ８は、印加される電圧の向きによって抵抗値が変化するものであって、例えば、超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造や２重整列ペロブスカイト型結晶構造を有するマンガンを含有する酸化物等により形成される。より具体的に、この可変抵抗材は、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、Ｎｄ（１−ｘ）ＳｒｘＭｎＯ３（０＜ｘ＜１）、Ｓｒ２ＦｅＭｏＯ６、Ｓｒ２ＦｅＷＯ６等により形成されるものである。またＮｉ，Ｔｉ，Ｃｕなどの金属酸化物やＳｒＴｉＯ３などの金属酸化物およびそれにＮｂなどの不純物をドープした物が例として挙げられる。
【００４７】
スイッチング素子ＴＲ１〜ＴＲ８は、半導体基板（Si-sub）２１上に設けられたゲート絶縁膜２２、ゲート絶縁膜２２上に設けられたゲート電極Ｇ、ゲート電極Ｇ上に設けられたキャップ層２５、ゲート電極Ｇの側壁に設けられたスペーサ２４、ゲート電極Ｇを挟むように基板２１中に隔離して設けられたソースＳ／ドレインＤを備えている。
【００４８】
選択トランジスタＳ１の電流経路の一端はメモリセル列２３の電流経路の一端に接続され、電流経路の他端はソース線コンタクトＳＣを介してソース線ＳＬに接続されている。選択トランジスタＳ１は、半導体基板２１上に設けられたゲート絶縁膜２２、ゲート絶縁膜２２上に設けられたセレクトゲートＳＧＳ、セレクトゲートＳＧＳ上に設けられたキャップ層２５、セレクトゲートＳＧＳの側壁に設けられたスペーサ２４、セレクトゲートＳＧＳを挟むように基板２１中に隔離して設けられたソースＳ／ドレインＤを備えている。
【００４９】
選択トランジスタＳ２の電流経路の一端はメモリセル列２３の電流経路の他端に接続され、電流経路の他端はビット線コンタクトＢＣ−１、ＢＣ−２を介してビット線ＢＬに接続されている。選択トランジスタＳ２は、半導体基板２１上に設けられたゲート絶縁膜２２、ゲート絶縁膜２２上に設けられたセレクトゲートＳＧＤ、セレクトゲートＳＧＤ上に設けられたキャップ層２５、セレクトゲートＳＧＤの側壁に設けられたスペーサ２４、セレクトゲートＳＧＤを挟むように基板２１中に隔離して設けられたソースＳ／ドレインＤを備えている。
【００５０】
また、上記図６に示す構成の等価回路は、図７のように示される。
【００５１】
＜４．データ書き込み動作＞  
次に、本例に係る不揮発性半導体記憶装置のデータ書き込み動作について、図８および図９を用いて説明する。この説明では、書き込みを行うメモリセル列として図８に示す書き込みメモリセル列２３−ｍを例に挙げ、書き込みを行わないメモリセル列として、図９に示す非書き込みメモリセル列２３−１を例に挙げて説明する。
【００５２】
まず、図８を用いて、書き込みメモリセル列２３−ｍの書き込み動作について説明する。本例では、ビット線ＢＬmに接続されたメモリセルＭＣ７を書き込む場合を例に挙げる。
【００５３】
図示するように、ソース線制御回路１９の制御に従い、ソース線ＳＬに、例えば、０Ｖ程度を印加する。ビット線制御回路１２の制御に従い、ビット線ＢＬmに、例えば、３Ｖ程度を印加する。ワード線制御回路１６の制御に従い、選択ワード線ＷＬ７をしきい値電圧（例えば１Ｖ程度）より低い電圧である、例えば、０Ｖ程度を印加しスイッチング素子をオフとする。また、ワード線制御回路１６の制御に従い、非選択ワード線ＷＬ１〜ＷＬ６，ＷＬ８をしきい値電圧（１Ｖ程度）とビット線電圧（３Ｖ程度）との和より高い電圧である、例えば、５Ｖ程度を印加する。
【００５４】
このような電圧関係により、ビット線ＢＬmの電圧を、書き込メモリセルＭＣ７の可変抵抗素子ＶＲ７に均一に転送することができる。結果、可変抵抗素子ＶＲ７は抵抗値が変化し、書き込みメモリセルＭＣ７の書き込みを行うことができる。
【００５５】
続いて、図９を用いて、上記書き込みメモリセル列２３−ｍを含むブロック中であって、非書き込みメモリセル列２３−１の動作について説明する。本例では、ビット線ＢＬ１に接続されたメモリセル列２３−１の場合を例に挙げる。
【００５６】
非書き込みメモリセル列２３−１では、ビット線制御回路１２の制御に従い、非選択ビット線ＢＬ１に印加する電圧をソース線ＳＬと同じ電圧、例えば、０Ｖ程度とする点で、書き込みメモリセル列２３−ｍと相違している。このように、非選択ビット線ＢＬ１に印加する電圧をソース線ＳＬと同じ電圧とすることで、非選択メモリセルの可変抵抗素子ＶＲ１〜ＶＲ８の両端を同電圧とし、メモリセル列２３−１の書き込みを行わない。
【００５７】
上記のように、書き込みセルを含まない非書き込みメモリセル列２３−１に関しては、非選択ビット線ＢＬ１に印加する電圧をソース線ＳＬと同じ電圧、例えば、０Ｖ程度とすることで、ビット線ＢＬ１の電圧が転送されることがなく、誤書き込みを防止することができる。この際、ドレイン側のセレクトゲートＳＧＤおよびソース側のセレクトゲートＳＧＳに印加する電圧については、基本的には何Ｖでも良い。しかし、本例のように、セレクトゲートＳＧＤ，ＳＧＳにしきい値程度の電圧を印加して、選択トランジスタＳ１，Ｓ２をオンとすることで、可変抵抗素子ＶＲ１〜ＶＲ８の両端を短絡して０Ｖに保持することが可能である。
【００５８】
＜５．データ消去動作＞  
次に、本例に係る不揮発性半導体記憶装置のデータ消去動作について、図１０および図１１を用いて説明する。この説明では、消去を行うメモリセル列として図１０に示す消去メモリセル列２３−ｍを例に挙げ、消去を行わないメモリセル列として図１１に非消去メモリセル列２３−１を例に挙げて説明する。
【００５９】
まず、図１０を用いて、消去メモリセル列２３−ｍの消去動作について説明する。本例では、ビット線ＢＬmに接続された上記メモリセルＭＣ７のデータを消去する場合を例に挙げる。
【００６０】
図示するように、消去メモリセル列２３−ｍでは、ソース線制御回路１９の制御に従い、ソース線ＳＬに、例えば３Ｖ程度のビット線ＢＬmよりも高い電圧を印加する。ワード線制御回路１６の制御に従い、消去セルＭＣ７のワード線ＷＬ７に０Ｖ程度を印加し、スイッチング素子をオフとする。また、ワード線制御回路１６の制御に従い、非選択セルＭＣ１〜ＭＣ６，ＭＣ８のワード線ＷＬ１〜ＷＬ６，ＷＬ８に、例えば５Ｖ程度のビット線ＢＬmの電圧（３Ｖ程度）としきい値電圧（１Ｖ程度）との和よりも高い電圧を印加する。ビット線制御回路１２の制御に従い、ビット線ＢＬmに０Ｖ程度の電圧を印加する。
【００６１】
このような電圧関係とすることで、消去セルＭＣ７の可変抵抗素子ＶＲ７に、実質的に上記書き込み時とは逆方向の電圧を印加することができる。そのため、消去セルＭＣ７の消去を行うことができる。
【００６２】
続いて、図１１を用いて、非消去メモリセル列２３−１の動作について説明する。本例では、ビット線ＢＬ１に接続されたメモリセル列２３−１の場合を例に挙げる。
【００６３】
非消去メモリセル列２３−１では、ビット線制御回路１２の制御に従い、非選択ビット線ＢＬ１にソース線ＳＬと同じ電圧である、例えば、３Ｖ程度を印加する点で、上記消去メモリセル列２３−ｍと相違している。このような電圧関係とすることで、ソース線ＳＬとビット線ＢＬ１との間に電圧差は無く、消去は行われない。
【００６４】
＜その他のデータ書き込み動作およびデータ消去動作の制御方法＞  
上記のように、本例では、データ書き込み動作およびデータ消去動作において、メモリセル列２３−ｍ，２３−１のソース線ＳＬに印加する電圧を共通とし、ビット線ＢＬ m，ＢＬ１に印加する電圧をビット線制御回路１２により制御する。このように制御することで、メモリセル列ごとに書き込み動作および消去動作を制御することができる。
【００６５】
しかし、これに限らず、書き込み動作および消去動作において、メモリセル列のビット線ＢＬ m，ＢＬ１に印加する電圧を共通とし、ビット線ソース線ＳＬに印加する電圧を制御することも可能である。この場合には、ソース線ＳＬを共有するビット線方向に隣接する２つのブロックでは、ソース線ＳＬを独立に制御することができないため、ブロックごとに独立に消去動作を独立に制御することができない。そのため、ソース線ＳＬが共通する場合には、ワード線制御回路１６の制御に従い、ソース側のセレクトゲートＳＧＳに印加する電圧を、例えば０Ｖ程度のしきい値電圧より低い電圧とすることで選択トランジスタＳ１をオフとし、ソース線ＳＬから切り離すことで、ブロックごとに独立に消去動作を制御することも可能である。
【００６６】
また、消去動作の単位は、上記メモリセル列２３ごとや、ブロックごとに限らず、その他、同時に複数のメモリセルごとに消去することが可能である。これは、本例の可変抵抗素子ＶＲ１〜ＶＲ８においては、例えば、ＭＲＡＭ（Magnetic Random Access Memory）等の電流を流すことにより書き込み／消去を行うのではなく、電圧印加の向きにより書き込み／消去を行うことができるからである。
【００６７】
例えば、ワード線ＷＬ１〜ＷＬ８単位の一括消去が可能である。この場合には、まず、ビット線制御回路１２の制御に従い、ビット線ＢＬ１〜ＢＬmに、例えば、０Ｖ程度の電圧を印加して全部選択する。続いて、ワード線制御回路１６の制御に従い、ワード線ＷＬ１〜ＷＬ８に、例えば、０Ｖ程度の電圧を印加し、逐一選択し、上記と同様の消去動作を行うことにより、ワード線ＷＬ１〜ＷＬ８単位の一括消去が可能である。
【００６８】
さらに、最も望ましくは、チップ一括消去も可能である。この場合には、例えば、チップ中の全てのビット線に０Ｖ程度を印加し、全てのソース線に３Ｖ程度を印加し、全てのセレクトゲートＳＧＳ，ＳＧＤに５Ｖ程度を印加し、全てのワード線に０Ｖ程度を印加する制御が考えられる。
【００６９】
＜６．製造方法＞  
次に、本例に係る不揮発性半導体記憶装置の製造方法について、図１２および図１３を用いて説明する。この説明では、図６に示したビット線方向に沿って切った不揮発性半導体装置を例に挙げて説明する。
【００７０】
まず、図１２に示すように、周知の製造工程を用いて、半導体基板２１上に、選択トランジスタＳ１，Ｓ２、およびスイッチング素子ＴＲ１〜ＴＲ８を形成する。この際、ゲート電極上に、例えば、ＳｉＮ等からなるキャップ層２５を形成する。また、ゲート電極Ｇの側壁に、例えば、ＳｉＮ等からなるスペーサ２４を形成する。
【００７１】
続いて、選択トランジスタＳ１，Ｓ２、およびスイッチング素子ＴＲ１〜ＴＲ８のソースＳ／ドレインＤ上に対応する層間絶縁膜２７−１中に、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを行い、トレンチを形成する。この際、キャップ層２５およびスペーサ２４は、ＳｉＮ等の層間絶縁膜２７−１が形成された材料（例えば、ＳｉＯ２等）と選択比を有する材料で形成されている。そのため、このトレンチ形成工程の際に、ゲート電極Ｇとのショートを防止することができる。
【００７２】
続いて、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いて、上記トレンチ中にタングステン（Ｗ）等を埋め込み、コンタクト配線２８，ビット線コンタクトＢＣ−１，およびソース線コンタクトＳＣを形成する。
【００７３】
続いて、例えば、ＲＩＥ法等の異方性エッチングを用いて、スイッチング素子ＴＲ１〜ＴＲ８のコンタクト配線２８の上部を選択的にエッチバックする。
【００７４】
続いて、上記エッチバックしたコンタクト配線２８上に、例えば、ＣＶＤ法等を用いてプラチナ（Ｐｔ）等の電極材料を堆積する。その後、例えば、ＲＩＥ法やＣＭＰ法（Chemical Mechanical Polishing）等を用いて、エッチバックしたコンタクト配線２８上に電極材料を残存させ、電極２９を形成する。電極２９の材料は、他にＡｇ，Ｒｕ，Ａｕ，Ｃｕ，Ｔｉなどの金属やＬａＣｏＯ３，ＹＢａ２Ｃｕ３Ｏｘ（ＹＢＣＯ）などの金属酸化物も考えられる。また、配線２８と電極２９の境界には、相互の反応や拡散を防止するため適宜バリアメタルを形成する場合がある。また、電極２９の材料の被覆性能がよければ、配線２８を用いずに電極２９と必要に応じバリアメタルにより埋め込んでも良い。
【００７５】
続いて、周知の製造工程を用いて、ソース線コンタクトＳＣ上に、ソース線ＳＬを形成する。
【００７６】
続いて、図１３に示すように、上記形成した構造上に、例えば、ＣＶＤ法等を用いて、
超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造や２重整列ペロブスカイト型結晶構造を有するマンガンを含有する酸化物等の可変抵抗材を形成する。より具体的に、この可変抵抗材は、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、Ｎｄ（１−ｘ）ＳｒｘＭｎＯ３（０＜ｘ＜１）、Ｓｒ２ＦｅＭｏＯ６、Ｓｒ２ＦｅＷＯ６等が考えられる。また、Ｎｉ，Ｔｉ，Ｃｕなどの金属酸化物や、ＳｒＴｉＯ３などの金属酸化物およびそれにＮｂなどの不純物をドープした物を使用しても良い。
【００７７】
続いて、上記可変抵抗材をスイッチング素子ＴＲ１〜ＴＲ８上にストライプ状に選択的に残存させ、可変抵抗ＶＲ１〜ＶＲ８を形成し、メモリセルＭＣ１〜ＭＣ８を形成する。
【００７８】
以後、周知の製造工程を用いて、上記構造上に層間絶縁膜２７−２、２７−３，ビット線コンタクトＢＣ−２，ビット線ＢＬを形成し、図６に示す不揮発性半導体記憶装置を製造する。
【００７９】
＜７．この実施形態に係る効果＞  
この実施形態に係る不揮発性半導体記憶装置、そのデータ消去方法、およびその製造方法によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００８０】
（１）可変抵抗素子ＶＲ１〜ＶＲ８に印加する電圧の向きを変えることができ、メモリセル列２３の列単位で消去（リセット）することができる。
【００８１】
上記のように、この実施形態に係る不揮発性半導体記憶装置は、可変抵抗素子ＶＲ１〜ＶＲ８とスイッチング素子ＴＲ１〜ＴＲ８とを有するメモリセルＭＣ１〜ＭＣ８の電流経路を直列接続したメモリセル列２３の電流経路の一端および他端に接続された選択トランジスタＳ１，Ｓ２を含むメモリセルアレイ１１と、選択トランジスタＳ１の電流経路の一端に電気的に接続されたビット線ＢＬと、選択トランジスタＳ２の電流経路の一端に電気的に接続されたソース線ＳＬとを具備する。
【００８２】
そのため、図８乃至図１１において説明したように、データ消去動作の際には、選択トランジスタＳ１，Ｓ２を選択し、ソース線ＳＬとビット線ＢＬとの間に印加する電圧の向きを、データ書き込み動作の際のソース線ＳＬとビット線ＢＬとの間に印加する電圧の向きと逆方向とすることができる。そのため、書き込み時に可変抵抗素子ＶＲ１〜ＶＲ８に印加する電圧の向きと、消去時に可変抵抗素子ＶＲ１〜ＶＲ８に印加する電圧の向きとをそれぞれ逆方向にすることができる。その結果、可変抵抗素子ＶＲ１〜ＶＲ８の特性を生かして、メモリセル列２３の列単位で消去（リセット）することができる点で有利である。
【００８３】
例えば、可変抵抗素子ＶＲ１〜ＶＲ８にＰｒ０．７Ｃａ０．３ＭｎＯ３を用いた場合の、印加電圧の向き（符号）と抵抗値との関係は、図１４のように表される。図示するように、書き込み時に可変抵抗素子ＶＲ１〜ＶＲ８に印加する電圧の向き（符号）と、消去時に可変抵抗素子ＶＲ１〜ＶＲ８に印加する電圧の向き（符号）とをそれぞれ逆方向にすることで、抵抗値を変化することができる。そのため、メモリセル列２３の列単位で消去（リセット）することができる。
【００８４】
（２）信頼性を向上できる。
【００８５】
例えば、特許文献１に係る構成のように、メモリセル直列部（メモリセル列）（２）を選択する選択トランジスタ（Ｓｉ）を、メモリセル直列部（２）ごとに１つしか有していない場合には、以下の第１乃至第３の問題から信頼性が低下する。
【００８６】
第１の問題として、選択トランジスタ（Ｓｉ）を１つしか有していないため、消去を行うメモリセル直列部（２）以外であってビット線に共通接続されたその他のメモリセル直列部は、例えば、Ｐ型基板をフローティングとしても、ビット線電圧と基板電圧とショートしてしまうという問題がある。
【００８７】
第２の問題として、例えば、選択トランジスタ（Ｓｉ）が１つでも選択され、全てのセルトランジスタ（Ｔｉｊ）がオン（ＯＮ）している場合には、ソース線とビット線（ＢＬ）がショートするため、大電流が流れるという問題がある。一方、例えば、全ての選択トランジスタ（Ｓｉ）の非選択の場合、セルトランジスタ（Ｔｉｊ）のソース／ドレインは一定電圧（Ｖｓｓ）のままであるため、電流は流れず、消去動作を行うことができない。
【００８８】
第３の問題として、例えば、スイッチングトランジスタは、Ｎチャネルトランジスタで形成した場合、ビット線に−５Ｖ程度の負の電圧を印加すると、Ｐ型基板とドレイン拡散層は順バイアスが印加されてショートして大電流が流れるため、動作しないという問題がある。
【００８９】
これに対し、本例に係る不揮発性半導体記憶装置は、メモリセル列２３の電流経路の両端に、選択トランジスタＳ１および選択トランジスタＳ２を備えている。
【００９０】
そのため、上記第１乃至第３の問題が発生することがなく、信頼性を向上できる点で有利である。
【００９１】
（３）製造工程を減少することができ、製造コストを低減できる。
【００９２】
図１２に説明したように、コンタクト配線２８および電極２９は、層間絶縁膜２７−１中に形成したトレンチ（コンタクト孔）に埋め込むことで形成する。そのため、複雑な積層構造を形成する必要がなく、短いプロセスでより小さなセル面積のメモリセルＭＣ１〜ＭＣ８を形成できる。
【００９３】
そのため、製造工程を減少することができ、製造コストを低減できる点で有利である。
【００９４】
［第２の実施形態（メモリセルのその他の構成例）］
次に、第２の実施形態に係る不揮発性半導体記憶装置の構成について、図１５および図１６を用いて説明する。この実施形態は、メモリセルのその他の構成例に関するものである。図１５は、この実施形態に係る不揮発性半導体記憶装置を示す平面図である。図１６は、図１５中のＸＶＩ−ＸＶＩ線に沿って切った断面図である。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９５】
＜構成例＞  
図１６に示すように、この実施形態に係る不揮発性半導体記憶装置は、可変抵抗素子ＶＲ１〜ＶＲ８が層間絶縁膜２７−１中に埋め込み形成されている点で、上記第１の実施形態と相違している。この可変抵抗素子ＶＲ１〜ＶＲ８が埋め込まれた溝の深さは、電極２９が埋め込まれた溝よりも浅くなるように形成されている。
【００９６】
動作については、上記第１の実施形態と同様であるので、詳細な説明を省略する。
【００９７】
＜製造方法＞  
次に、本例に係る不揮発性半導体記憶装置の製造方法について、図１７および図１８を用いて説明する。
【００９８】
まず、図１７に示すように、上記第１の実施形態と同様の製造工程を用いて、半導体基板２１上に、スイッチング素子ＴＲ１〜ＴＲ８，および選択トランジスタＳ１，Ｓ２を形成する。続いて、周知の製造工程を用いて、スイッチング素子ＴＲ１〜ＴＲ８上，および選択トランジスタＳ１，Ｓ２上に層間絶縁膜２７−１を形成する。
【００９９】
続いて、スイッチング素子ＴＲ１〜ＴＲ８上および選択トランジスタＳ２のソースＳ上に対応する層間絶縁膜２７上に、例えば、ＲＩＥ法等の異方性エッチングを用いて、選択的に溝を形成する。
【０１００】
続いて、上記形成した溝中に、例えば、ＣＶＤ法等を用いて、超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造や２重整列ペロブスカイト型結晶構造を有するマンガンを含有する酸化物等の可変抵抗材４１を形成する。より具体的に、この可変抵抗材４１は、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、Ｎｄ（１−ｘ）ＳｒｘＭｎＯ３（０＜ｘ＜１）、Ｓｒ２ＦｅＭｏＯ６、Ｓｒ２ＦｅＷＯ６等が考えられる。また、Ｎｉ，Ｔｉ，Ｃｕなどの金属酸化物や、ＳｒＴｉＯ３などの金属酸化物およびそれにＮｂなどの不純物をドープした物を使用しても良い。
【０１０１】
続いて、可変抵抗材４１表面上を、例えば、ＣＭＰ法等により平坦化し、溝中に可変抵抗材４１を埋め込み形成する。
【０１０２】
続いて、周知の工程を用いて、選択トランジスタＳ２のソースＳ上に対応する層間絶縁膜２７上に形成した溝中に、ソース線ＳＬを埋め込み形成する。
【０１０３】
続いて、図１８に示すように、選択トランジスタＳ１，Ｓ２、およびスイッチング素子ＴＲ１〜ＴＲ８のソースＳ／ドレインＤ上に対応する層間絶縁膜２７−１中に、例えば、ＲＩＥ法等の異方性エッチングを行い、選択的にトレンチ４５を形成する。このトレンチ４５を形成する際、キャップ層２５およびスペーサ２４は、ＳｉＮ等の層間絶縁膜２７−１が形成された材料（例えば、ＳｉＯ２等）と選択比を有する材料で形成されている。そのため、このトレンチ４５の形成工程の際に、ゲート電極Ｇとのショートを防止することができる。
【０１０４】
続いて、上記第１の実施形態と同様の製造工程を用いて、上記トレンチ４５中に、例えば、タングステン（Ｗ），プラチナ（Ｐｔ）等を埋め込み形成し、コンタクト配線２８および電極２９を形成する。
【０１０５】
以後、上記第１の実施形態と同様の製造方法により、図１６に示す不揮発性半導体記憶装置を製造する。
【０１０６】
上記のように、この実施形態に係る不揮発性半導体記憶装置、そのデータ消去方法、およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【０１０７】
さらに、本例によれば、可変抵抗素子ＶＲ１〜ＶＲ８を形成する際には、図１７に示すように、層間絶縁膜２７−１中に形成した溝中に、可変抵抗材４１を形成する。その後、可変抵抗材４１の表面上を、例えば、ＣＭＰ法等により平坦化することで、上記溝中に埋め込み形成し、可変抵抗素子ＶＲ１〜ＶＲ８を形成する。
【０１０８】
そのため、上記第１の実施形態のように、例えばＲＩＥ法等の異方性エッチングでは選択比が取れず、加工の難しい材料であっても、短冊状に可変抵抗素子ＶＲ１〜ＶＲ８を分離形成することができる点で有利である。
【０１０９】
［第３の実施形態（縦型の不揮発性半導体記憶装置の構成例）］
次に、第３の実施形態に係る不揮発性半導体記憶装置について説明する。この実施形態は、縦型の不揮発性半導体記憶装置の構成例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１１０】
＜構成例＞  
構成例について、図１９および図２０を用いて説明する。図１９は、この実施形態に係る不揮発性半導体記憶装置を示す平面図である。図２０は、図１９中のＸＸ−ＸＸ線に沿って切った断面図である。
【０１１１】
図２０に示すように、本例に係る不揮発性半導体装置は、半導体基板２１上に形成されたピラー状のＮ−型半導体層５４の一方の側面に、選択トランジスタＳ１，メモリセルＭＣ１〜ＭＣ４，および選択トランジスタＳ２が順次設けられた縦型の不揮発性半導体装置である。
【０１１２】
選択トランジスタＳ１は、Ｎ−型半導体層５４の一方の側面上に設けられたゲート絶縁膜２２、ゲート絶縁膜２２の側面上に設けられたセレクトゲートＳＧＳ、およびソース／ドレインとして働くＮ＋型半導体層５６を備えている。Ｎ＋型半導体層５６は、ソース線ＳＬに接続されている。
【０１１３】
メモリセルＭＣ１〜ＭＣ４は、可変抵抗素子ＶＲ１〜ＶＲ４と電流経路の一端Ｓおよび他端Ｄの間に可変抵抗素子ＶＲ１〜ＶＲ４が接続されたスイッチング素子により構成されている。スイッチング素子のそれぞれは、Ｎ−型半導体層５４の一方の側面上に設けられたゲート絶縁膜２２、ゲート絶縁膜２２側壁上に設けられたゲート電極Ｇ（ＷＬ１〜ＷＬ４）、ゲート電極Ｇ（ＷＬ１〜ＷＬ４）を挟むようにＮ−型半導体層５４中に隔離して設けられたソースＳ／ドレインＤを備えている。可変抵抗素子ＶＲ１〜ＶＲ４は、ソースＳ／ドレインＤに対応するゲート絶縁膜２２側面上に設けられたコンタクト配線２８および電極２９を介してメモリセルＭＣ１〜ＭＣ４のソースＳ／ドレインＤと電気的に接続されている。
【０１１４】
選択トランジスタＳ２は、Ｎ−型半導体層５４の一方の側面上に設けられたゲート絶縁膜２２、ゲート絶縁膜２２の側面上に設けられたセレクトゲートＳＧＤ、およびソース／ドレインとして働くＮ＋型半導体層５５を備えている。Ｎ＋型半導体層５５は、ビット線コンタクトＢＣを介してビット線に接続されている。
【０１１５】
動作等は、上記第１の実施形態と同様であるため、詳細な説明を省略する。  
上記のように、この実施形態に係る不揮発性半導体記憶装置、そのデータ消去方法、およびその製造方法によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【０１１６】
さらに、本例に係る不揮発性半導体記憶装置は、半導体基板２１上に形成されたピラー状のＮ−型半導体層５４の一方の側面に、選択トランジスタＳ１，メモリセルＭＣ１〜ＭＣ４，および選択トランジスタＳ２が順次設けられた縦型の不揮発性半導体装置である。
【０１１７】
そのため、上記第１、第２の実施形態に係る平面型の不揮発性半導体記憶装置と比べ、占有面積を低減することができる。その結果、さらに大容量化できる点で有利である。
【０１１８】
以上、第１乃至第３の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１９】
【図１】この発明の概要に係る不揮発半導体記憶装置を説明するための断面図。
【図２】この発明の概要に係る不揮発半導体記憶装置を説明するための等価回路図。
【図３】この発明の第１の実施形態に係る不揮発半導体記憶装置の全体構成を示すブロック図。
【図４】第１の実施形態に係る不揮発半導体記憶装置のブロックを示す等価回路図。
【図５】第１の実施形態に係る不揮発半導体記憶装置を示す平面図。
【図６】図５中のＶＩ−ＶＩ線に沿った断面図。
【図７】第１の実施形態に係る不揮発半導体記憶装置を示す等価回路図。
【図８】第１の実施形態に係る不揮発半導体記憶装置の書き込み動作を説明するための回路図。
【図９】第１の実施形態に係る不揮発半導体記憶装置の書き込み動作を説明するための回路図。
【図１０】第１の実施形態に係る不揮発半導体記憶装置の消去動作を説明するための回路図。
【図１１】第１の実施形態に係る不揮発半導体記憶装置の消去動作を説明するための回路図。
【図１２】第１の実施形態に係る不揮発半導体記憶装置の一製造工程を示す断面図。
【図１３】第１の実施形態に係る不揮発半導体記憶装置の一製造工程を示す断面図。
【図１４】可変抵抗素子に印加する印加電圧符号と抵抗値との関係を示す図。
【図１５】この発明の第２の実施形態に係る不揮発半導体記憶装置を示す平面図。
【図１６】図１５中のＸＶＩ−ＸＶＩ線に沿った断面図。
【図１７】第２の実施形態に係る不揮発半導体記憶装置の一製造工程を示す断面図。
【図１８】第２の実施形態に係る不揮発半導体記憶装置の一製造工程を示す断面図。
【図１９】この発明の第３の実施形態に係る不揮発半導体記憶装置を示す平面図。
【図２０】図１９中のＸＸ−ＸＸ線に沿った断面図。
【符号の説明】
【０１２０】
２１…半導体基板、ＭＣ…メモリセル、Ｓ１，Ｓ２…選択トランジスタ、ＴＲ…スイッチング素子、ＶＲ…可変抵抗、Ｓ…ソース、Ｄ…ドレイン、２２…ゲート絶縁膜、Ｇ…ゲート電極、ＳＧＳ，ＳＧＤ…セレクトゲート、２４…スペーサ、２５…マスク材、２８…コンタクト配線、２９…電極、ＢＬ…ビット線、ＳＬ…ソース線、ＢＣ−１〜ＢＣ−２…ビット線コンタクト、ＳＣ…ソース線コンタクト、２７−１〜２７−３…層間絶縁膜。
【図１】
2008251059.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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