(57)【要約】【課題】ＤＲＡＭ素子の微細化を進めた場合における、周辺回路側のトランジスタの短チャネル効果を抑制すると共に、コンタクト抵抗を低減することが可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板１と、半導体基板１の表面に形成されたＭＯＳトランジスタＴｒ２と、ＭＯＳトランジスタＴｒ２のソース１０８Ａ及びドレイン１０８Ｂにそれぞれ接続されるコンタクトプラグ１１Ａとを具備してなり、コンタクトプラグ１１Ａが、ソース１０８Ａ及びドレイン１０８Ｂ上に形成されて不純物が拡散されたエピタキシャル成長層を含んでなることを特徴とする半導体装置を採用する。【選択図】図６
2008130756.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース及びドレインにそれぞれ接続されるコンタクトプラグとを具備してなり、
前記コンタクトプラグが、前記ソース及び前記ドレイン上に形成されて不純物が拡散されたエピタキシャル成長層を含んでなることを特徴とする半導体装置。
【請求項２】
前記ソース及び前記ドレインが、前記半導体基板に不純物が拡散されてなる不純物拡散領域と、前記不純物拡散領域上に形成されて不純物が拡散された別のエピタキシャル成長層とからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上にＭＯＳトランジスタを形成する工程と、
ＭＯＳトランジスタのソース及びドレイン上に、エピタキシャル成長層を形成するとともに前記エピタキシャル成長層に不純物を拡散させて、少なくともコンタクトプラグの一部を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。
【請求項４】
前記ＭＯＳトランジスタを形成する工程において、
前記半導体基板に不純物を拡散して不純物拡散領域を形成し、前記不純物拡散領域上に別のエピタキシャル成長層を形成するとともに前記別のエピタキシャル成長層に不純物を拡散させることにより、前記ソース及び前記ドレインを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
素子分離絶縁膜で囲まれた活性領域にＭＯＳトランジスタを形成する方法であって、
前記活性領域にゲート電極を形成する工程と、
前記ゲート電極形成領域以外の前記活性領域表面に、シリコン層からなる第１のエピタキシャル成長層を選択的に形成する工程と、
前記第１のエピタキシャル成長層に不純物を導入し、積み上げ構造のソース、ドレインを形成する工程と、
全面に層間絶縁膜を形成し、前記ソース、ドレイン表面を露出するコンタクトホールを形成する工程と、
前記コンタクトホール内に、シリコン層からなる第２のエピタキシャル成長層を選択的に形成する工程と、
前記第２のエピタキシャル成長層に不純物をイオン注入してコンタクトプラグの一部を形成する工程と、
を少なくとも含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、コンピューターや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路(以下、ＬＳＩという)が採用されている。ＬＳＩの中でも、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの素子においては、急速な微細化が進み、これに伴ってＭＯＳトランジスタの所謂短チャネル効果が顕著になってきている。
【０００３】
そこで、短チャネル効果を抑制する手段の一つとして、ＭＯＳトランジスタのソース・ドレイン領域の上に、エピタキシャルシリコン層を選択的エピタキシャル成長により形成し、このエピタキシャルシリコン層をソース・ドレイン領域として利用する技術が採用されている（特許文献１）。また、この技術においては、エピタキシャルシリコン層の厚みが大きいほど短チャネル効果が抑制されることも知られている。
【特許文献１】特開２００５−２５１７７６号公報  段落００２６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、微細構造のＤＲＡＭセル、特に６Ｆ２セルのような狭ピッチのフィールドパターンにおいては、メモリセル側のＭＯＳトランジスタのソース・ドレイン領域にエピタキシャルシリコン層を厚く形成すると、エピタキシャルシリコン層は横方向にも成長するために、隣接するエピタキシャルシリコン層間のショートが問題となる。
一方、周辺回路側のＭＯＳトランジスタにおいては、微細化が進むことに伴って、ソース・ドレイン拡散領域とコンタクトプラグとの接触面積が小さくなり、接触抵抗が増加する問題が起こる。この周辺回路側のＭＯＳトランジスタにおけるコンタクト抵抗を低減する手段の一つとして、コンタクト開口部に露出するソース・ドレイン領域上のエピタキシャルシリコン層に高濃度の不純物注入を行うことが一般的に知られている。
【０００５】
しかしながら、上記メモリセルでの問題を回避するためにはエピタキシャルシリコン層を厚く形成することができず、高濃度の不純物注入はＭＯＳトランジスタの短チャネル効果を助長するおそれがあった。すなわち、拡散領域上のエピタキシャルシリコン層を厚くできない状態で高濃度のイオン注入を行うと、注入されたイオンがエピタキシャルシリコン層直下のソース・ドレイン拡散領域にまで拡散し、これによりソース・ドレイン拡散領域における不純物濃度が増大し、結果的に短チャネル効果が増大してしまう問題があった。
【０００６】
本発明は上記事情に鑑みてなされたものであって、ＤＲＡＭ素子の微細化を進めた場合における、周辺回路側のトランジスタの短チャネル効果を抑制すると共に、コンタクト抵抗を低減することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板と、前記半導体基板の表面に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース及びドレインにそれぞれ接続されるコンタクトプラグとを具備してなり、前記コンタクトプラグが、前記ソース及び前記ドレイン上に形成されて不純物が拡散されたエピタキシャル成長層を含んでなることを特徴とする。
また、本発明の半導体装置においては、前記ソース及び前記ドレインが、前記半導体基板に不純物が拡散されてなる不純物拡散領域と、前記不純物拡散領域上に形成されて不純物が拡散された別のエピタキシャル成長層とからなることが好ましい。
また、本発明の半導体装置は、ＤＲＡＭ素子の周辺回路部に適用されるこのが望ましい。
【０００８】
上記の半導体装置によれば、不純物が拡散されたエピタキシャル成長層によってコンタクトプラグが構成されるので、コンタクトプラグの電気抵抗を低減することができる。
また、上記の半導体装置によれば、ソース及びドレインが、半導体基板内に拡散されてなる不純物拡散領域と、半導体基板上に形成された別のエピタキシャル成長層とから構成されるので、チャネル長を長くすることができ、半導体装置の微細化に伴う短チャネル効果を抑制することができる。
【０００９】
次に本発明の半導体装置の製造方法は、半導体基板上にＭＯＳトランジスタを形成する工程と、ＭＯＳトランジスタのソース及びドレイン上に、エピタキシャル成長層を形成するとともに前記エピタキシャル成長層に不純物を拡散させて、少なくともコンタクトプラグの一部を形成する工程と、を具備してなることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記ＭＯＳトランジスタを形成する工程において、前記半導体基板に不純物を拡散して不純物拡散領域を形成し、前記不純物拡散領域上に別のエピタキシャル成長層を形成するとともに前記別のエピタキシャル成長層に不純物を拡散させることにより、前記ソース及び前記ドレインを形成することが好ましい。
また、本発明の半導体装置の製造方法は、素子分離絶縁膜で囲まれた活性領域にＭＯＳトランジスタを形成する方法であって、前記活性領域にゲート電極を形成する工程と、前記ゲート電極形成領域以外の前記活性領域表面に、シリコン層からなる第１のエピタキシャル成長層を選択的に形成する工程と、前記第１のエピタキシャル成長層に不純物を導入し、積み上げ構造のソース、ドレインを形成する工程と、全面に層間絶縁膜を形成し、前記ソース、ドレイン表面を露出するコンタクトホールを形成する工程と、前記コンタクトホール内に、シリコン層からなる第２のエピタキシャル成長層を選択的に形成する工程と、前記第２のエピタキシャル成長層に不純物をイオン注入してコンタクトプラグの一部を形成する工程と、を少なくとも含むことを特徴とする。
【００１０】
上記の半導体装置の製造方法によれば、ソース及びドレイン上にエピタキシャル成長層を形成してから、エピタキシャル成長層に不純物を拡散させるので、不純物がエピタキシャル成長層を突き抜けてソース及びドレインまで拡散するおそれがなく、これによりソース及びドレインが低抵抗化するおそれがなく、半導体装置の短チャネル効果の抑制を図ることができる。
また、上記の半導体装置の製造方法によれば、不純物拡散領域を形成し、この不純物拡散領域上に別のエピタキシャル成長層を形成するとともに不純物を拡散させて、ソース及びドレインを形成するので、ソース及びドレインの一部を半導体基板上に積み上げることが可能となり、これにより、半導体装置の短チャネル効果の抑制を図ることができる。
【発明の効果】
【００１１】
本発明によれば、ＤＲＡＭ素子の微細化を進めた場合における、周辺回路側のトランジスタの短チャネル効果を抑制すると共に、コンタクト抵抗を低減することが可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照して説明する。本実施形態では、半導体装置をＤＲＡＭ素子に適用した例について説明する。図１は、本実施形態の半導体装置であるＤＲＡＭ素子のメモリセル部の平面構造を示す概念図であり、図２は、図１のＡ−Ａ’線に対応する断面模式図であり、図３は、図１のＢ−Ｂ’線に対応する断面模式図である。また、図４は、本実施形態の半導体装置であるＤＲＡＭ素子の周辺回路部の要部の平面構造を示す概念図であり、図５は、図４のＣ−Ｃ’線に対応する断面模式図であり、図６は、図４のＤ−Ｄ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１３】
本実施形態の半導体装置に係るＤＲＡＭ素子は、メモリセル部と周辺回路部とから概略構成されている。最初に、メモリセル部について図１〜図３を用いて説明する。メモリセル部は、図３に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１にコンタクトプラグ９Ａおよび２５を介して接続された容量部２４とから概略構成されている。
図１〜３において、半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板１には、素子分離絶縁膜３が形成されている。素子分離絶縁膜３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋを絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示している。
【００１４】
本実施形態では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列形成され、各活性領域Ｋの両端部と中央部に個々に不純物拡散層が配置され、この形態では中央部にソース８Ａ、両端部にドレイン８Ｂ、８Ｂが形成され、それらの真上に配置される形で基板コンタクト部２０５ｃ、２０５ａ、２０５ｂが規定されている。
なお、この図のような平面形状の活性領域Ｋが規定されているのは、本実施形態に特有の形状であるが、活性領域Ｋの形状や方向は特に規定されるべきものではないので、図１に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。
【００１５】
次に、図１の横（Ｘ）方向に折れ線状にビット配線１０６が延設され、このビット配線１０６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に直線状のワード配線１０７が延出配線され、これらのワード配線１０７が図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード線１０７は各活性領域Ｋと交差する部分において、図３に示されるゲート電極５を含むように構成されている。
【００１６】
図２及び図３の断面構造に示す如く、半導体基板１において素子分離絶縁膜３に区画された活性領域Ｋにソース８Ａ及びドレイン８Ｂが離間して形成され、ソース８Ａとドレイン８Ｂとの間にゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により形成されており、多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時に不純物を含有させて形成するドープド多結晶シリコン膜を用いることができる。金属膜は、タングステン（Ｗ）やタングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
また、図３に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコンなどの絶縁膜によるサイドウオール５ｂが形成され、ゲート電極５上には窒化シリコンなどの絶縁膜５ｃが形成されている。
【００１７】
ソース８Ａ及びドレイン８Ｂは、半導体基板１に形成された不純物拡散領域８ａ、８ａと、不純物拡散領域８ａ、８ａ上に形成された第１のエピタキシャル成長層８ｂ、８ｂとから構成されている。不純物拡散領域８ａ、８ａには例えばＮ型不純物としてＡｓが拡散されている。また、第１のエピタキシャル成長層８ｂ、８ｂは、エピタキシャルシリコン層に例えばＡｓがイオン注入されたドープドシリコン層から構成されている。
【００１８】
また、図２及び図３に示すように、半導体基板１上には第１の層間絶縁膜４が形成され、第１の層間絶縁膜４にはコンタクトホール４ａが設けられ、このコンタクトホール４ａにはソース８Ａ及びドレイン８Ｂに接続されるコンタクトプラグ９Ａが形成されている。コンタクトプラグ９Ａは、たとえば、リンドープドシリコン層から構成される。
更に、第１の層間絶縁膜４の上には第２の層間絶縁膜１０が積層され、第２の層間絶縁膜１０にはコンタクトプラグ９Ａに接続されるビット線コンタクトプラグ９Ｂが形成されている。ビット線コンタクトプラグ９Ｂは、Ｔｉ／ＴｉＮ膜１２と、タングステンからなる金属膜１３とが積層されて構成されている。このＴｉ膜はビット線コンタクトプラグ９Ｂを構成するシリコンと反応し、チタンシリサイドを形成する。
ビット線コンタクトプラグ９Ｂに接続するようにビット線１０６が形成されている。ビット線１０６は窒化タングステンおよびタングステンからなる積層膜で構成されている。
【００１９】
ビット線１０６を覆うように、第３の層間絶縁膜２１が形成されている。第２の層間絶縁膜１０および第３の層間絶縁膜２１を貫通して、コンタクトプラグ９Ａに接続するように容量コンタクトプラグ２５が形成されている。第３の層間絶縁膜２１上には第４の層間絶縁膜２２が形成され、容量コンタクトプラグ２５に接続するように容量部２４が形成されている。
【００２０】
次に、図４〜図６を用いて周辺回路部について説明する。周辺回路部には、図６に示すように、周辺回路用のＭＯＳトランジスタＴｒ２が備えられている。
図５及び図６の断面構造に示す如く、半導体基板１において素子分離絶縁膜３に区画された領域にソース１０８Ａ及びドレイン１０８Ｂが離間して形成され、ソース１０８Ａとドレイン１０８Ｂとの間にゲート電極１０５が形成されている。ゲート電極１０５は、前述したメモリセル内のゲート電極５と同様に、多結晶シリコン膜と金属膜との多層膜により形成されている。
また、図６に示すように、ゲート電極１０５と半導体基板１との間にはゲート絶縁膜１０５ａが形成され、ゲート電極１０５の側壁には窒化シリコンなどの絶縁膜によるサイドウオール１０５ｂが形成され、ゲート電極１０５上には窒化シリコンなどの絶縁膜１０５ｃが形成されている。
【００２１】
ソース１０８Ａ及びドレイン１０８Ｂは、前述したメモリセル内のソース８Ａ及びドレイン８Ｂと同様に、半導体基板１に形成された不純物拡散領域１０８ａ、１０８ａと、各不純物拡散領域１０８ａ上に形成された第１のエピタキシャル成長層１０８ｂ、１０８ｂとから構成されている。不純物拡散領域１０８ａには例えばＮ型不純物としてＡｓが拡散されている。また、第１のエピタキシャル成長層１０８ｂは、エピタキシャルシリコン層に例えばＡｓがイオン注入されたドープドシリコン層から構成されている。
【００２２】
また、図５及び図６に示すように、半導体基板１上には第１の層間絶縁膜４および第２の層間絶縁膜１０が形成され、第１の層間絶縁膜４および第２の層間絶縁膜１０を貫通してコンタクトホール４ｂが設けられている。このコンタクトホール４ｂにはソース１０８Ａ及びドレイン１０８Ｂに接続されるコンタクトプラグ１１Ａが形成されている。コンタクトプラグ１１Ａは、コンタクトホール４ｂの途中の深さまで形成された第２のエピタキシャル成長層１１Ａで構成され、第２のエピタキシャル成長層１１Ａ上にはパッド金属層１１Ｂが形成されている。第２のエピタキシャル成長層１１Ａは、エピタキシャルシリコン層に例えばＡｓがイオン注入されたドープドシリコン層から構成されている。また、パッド金属層１１Ｂは、メモリセル内のビット線コンタクトプラグ９Ｂと同様に、Ｔｉ／ＴｉＮ膜１２と、タングステンからなる金属膜１３とが積層されて構成されている。このＴｉ膜はビット線コンタクトプラグ９Ｂを構成するシリコンと反応し、チタンシリサイドを形成する。なお、第２のエピタキシャル成長層１１Ａは、第１のエピタキシャル成長層１０８ｂの表面から１５０ｎｍ程度の厚みとなるように形成されている。
【００２３】
次に、本実施形態の半導体装置の製造方法について、図７〜図１７を参照して説明する。図７〜図１７は、本実施形態の半導体装置の製造方法を説明する図であって、図７（ａ）〜図１７（ａ）はそれぞれ、図１のＢ−Ｂ’線に対応する断面模式図であり、図７（ｂ）〜図１７（ｂ）はそれぞれ、図４のＤ−Ｄ’線に対応する断面模式図である。尚、以下の説明では、特に断らない限り、メモリセル用のＭＯＳトランジスタＴｒ１の製造工程及び周辺回路用のＭＯＳトランジスタＴｒ２の製造工程を同時に説明する。
【００２４】
図７（ａ）及び図７（ｂ）に示すように、Ｐ型の単結晶シリコンよりなる半導体基板１の主面に活性化領域Ｋを区画するため、ＳＴＩ法により、酸化シリコンからなる素子分離絶縁膜３を、活性化領域Ｋ以外の全ての部分に形成する。そして、熱酸化法により半導体基板１の表面を酸化してシリコン酸化膜とすることにより、トランジスタ形成領域に厚さ４ｎｍのゲート絶縁膜５ａ、１０５ａを形成する。
次に、ゲート絶縁膜５ａ、１０５ａ上にモノシラン（ＳiＨ４）及びフォスヒン(ＰＨ３)を原料ガスとして、ＣＶＤ法により、Ｎ型の不純物が含有された７０ｎｍの厚さの多結晶シリコン膜を形成する。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍの厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５、１０５に形成される。
【００２５】
次に、ゲート電極５、１０５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃ、１０５ｃを厚さ７０ｎｍにて堆積する。次に、上記絶縁膜５ｃ、１０５ｃ上にレジストを塗布し、ゲート電極５、１０５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５、１０５形成用のフォトレジストパターンを形成する。
【００２６】
そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃ、１０５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃ、１０５ｃをマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５、１０５を形成する。
そして、ＣＶＤ法により、全面に窒化シリコン膜を４０ｎｍの厚さにより堆積させ、エッチバックを行うことにより、ゲート電極５、１０５の側壁にサイドウォール５ｂ、１０５ｂを形成する。
【００２７】
次に、ゲート電極５、１０５及びサイドウォール５ｂ、１０５ｂをマスクとして、注入エネルギを１５〜３０ｋｅＶにて、５×１０１２〜１×１０１３ｃｍ−２のＮ型不純物（例えば、砒素：Ａs）のイオン注入を行い、窒素雰囲気中にて９００〜１０００℃にて１分間のアニーリングを行い、ソース８Ａ、１０８Ａ及びドレイン８Ｂ、１０８Ｂを構成する不純物拡散領域８ａ、１０８ａを形成する。なお、サイドウオール５ｂ、１０５ｂを形成する前に、予め上記条件で、ソース８Ａ、１０８Ａ及びドレイン８Ｂ、１０８Ｂの不純物拡散領域８ａ、１０８ａの形成を行うイオン注入を行なうこともできる。また、必要に応じて、不純物拡散領域８ａ、１０８ａは、イオン注入を用いず、後で形成する第１のエピタキシャル成長層８ｂ、１０８ｂに注入した不純物の熱拡散で形成することもできる。
【００２８】
そして、不純物拡散領域８ａ、１０８ａ上のシリコン表面のダメージ及びシリコン表面上に、意図せずに形成されている極薄の酸化シリコン膜を除去するために、希フッ酸をエッチング処理液とするウエットエッチング処理を、例えば６０秒間行う。
【００２９】
次に、図８に示すように、窒化シリコンからなる絶縁膜５ｃ、１０５ｃ及びサイドウオール５ｂ、１０５ｂを選択マスクとして、不純物拡散領域８ａ、１０８ａ上に、第１のエピタキシャル成長層８ｂ、１０８ｂを選択エピタキシャル成長法により形成する。選択エピタキシャル成長法としては、例えば、塩化水素（ＨＣｌ）とジクロルシラン（ＳｉＨ2Ｃｌ2）を反応ガスとし、雰囲気を８００℃の高温雰囲気の水素（Ｈ２）とする選択ＣＶＤ法を例示できる。この第１のエピタキシャル成長層８ｂ、１０８ｂは、例えば３０ｎｍ程度の厚みになるまで形成する。
次に、ゲート電極５、１０５及びサイドウォール５ｂ、１０５ｂをマスクとして、第１のエピタキシャル成長層８ｂ、１０８ｂに対して、例えば注入エネルギを３０ｋｅＶにて、３×１０１３ｃｍ−２のＮ型不純物（例えば、砒素：Ａs）のイオン注入を行う。このようにして、不純物拡散領域８ａ、１０８ａと第１のエピタキシャル成長層８ｂ、１０８ｂとからなるソース８Ａ、１０８Ａ及びドレイン８Ｂ、１０８Ｂを形成する。
【００３０】
次に、図９に示すように、例えばＬＰＣＶＤ法（Low Pressure CVD）により、ゲート電極５、１０５及び第１のエピタキシャル成長層８ｂ、１０８ｂを覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ゲート電極５、１０５等に由来する凹凸を平坦化するため、ＣＭＰ法により、第１の層間絶縁膜４を例えば２００ｎｍ程度の厚みになるまで研磨する。
【００３１】
次に、図１０に示すように、メモリセル側の第１の層間絶縁膜４のソース８Ａ及びドレイン８Ｂ上に、コンタクトホール４ａをフォトリソグラフィおよびドライエッチング技術により形成する。図１０では周知のＳＡＣ（Self Aligned Contact）法を用いていないが、ＳＡＣ法を用いてコンタクトホール４ａを形成することもできる。
【００３２】
次に、図１１に示すように、開口したコンタクトホール４ａに、コンタクトプラグ９Ａを形成する。コンタクトプラグ９Ａは、全面にリンドープドシリコン層を形成した後、ＣＭＰ法により第１の層間絶縁膜４上に形成されたリンドープドシリコン層を除去することにより形成する。リンドープドシリコン層は、厚み２０ｎｍでリン濃度１×１０２０ｃｍ−２の第１層、厚み１２０ｎｍでリン濃度４×１０２０ｃｍ−２の第２層及び厚み２３０ｎｍでリン濃度１×１０２０ｃｍ−２の第３層を順次積層することにより形成する。なお、リンドープドシリコン層はコンタクトホール４ａが埋まる程度に形成すれば良いので、上記の層数や厚み、リン濃度は適宜変更可能である。
【００３３】
次に、図１２に示すように、例えばＬＰＣＶＤ法により、コンタクトプラグ９Ａ及び第１の層間絶縁膜４を覆うように、酸化シリコンからなる第２の層間絶縁膜１０を例えば２００ｎｍ程度の厚みで形成する。
【００３４】
次に、図１３に示すように、周辺回路側の第１の層間絶縁膜４、第２の層間絶縁膜１０のソース１０８Ａ及びドレイン１０８Ｂ上に、コンタクトホール４ｂを周知のフォトリソグラフィおよびドライエッチング技術により形成する。
【００３５】
次に、図１４に示すように、開口したコンタクトホール４ｂに、コンタクトプラグ１１Ａを形成する。コンタクトプラグ１１Ａの形成は、まず、酸化シリコンからなる第１の層間絶縁膜４および第２の層間絶縁膜１０を選択マスクとして、コンタクトホール４ｂ内に露出する第１のエピタキシャル成長層１０８ｂ上に、第２のエピタキシャル成長層１１ａを選択エピタキシャル成長法により形成することにより行う。選択エピタキシャル成長法としては、例えば、塩化水素（ＨＣｌ）とジクロルシラン（ＳｉＨ2Ｃｌ2）を反応ガスとし、雰囲気を８００℃の水素（Ｈ2）雰囲気とする選択ＣＶＤ法を例示できる。また、第２のエピタキシャル成長層１１ａは、第１のエピタキシャル成長層１０８ｂの表面から、例えば１５０ｎｍ程度の厚みになるまで形成する。
【００３６】
次に、図１５に示すように、フォトリソグラフィ技術により、メモリセル側の層間絶縁膜１０にビット線コンタクトホール１０ａを形成してコンタクトプラグ９Ａを露出させる。
次に、層間絶縁膜４、１０をマスクとして、コンタクトプラグ９Ａ及び第２のエピタキシャル成長層１１ａに対して、例えば注入エネルギを２５ｋｅＶにて、２．５×１０１５ｃｍ−２のＮ型不純物（例えば、砒素）のイオン注入を行う。このようにして、コンタクトプラグ９Ａ及び第２のエピタキシャル成長層１１ａに不純物をドーピングして低抵抗化する。このイオン注入によって、第２のエピタキシャル成長層１１ａがドーピングされてコンタクトプラグ１１Ａとなる。
次に、ＣＶＤ法により、例えば厚み２０ｎｍ程度のＴｉ／ＴｉＮ膜１２を形成する。Ｔｉ／ＴｉＮ膜１２は、少なくともコンタクトプラグ９Ａ、１１Ａを覆うように形成する。
【００３７】
次に、図１６に示すように、スパッタ法により、タングステン等からなる金属膜１３を例えば層間絶縁膜１０の表面から２００ｎｍ程度の厚みで形成する。金属膜１３は、少なくともＴｉ／ＴｉＮ膜１２を覆うように形成する。このＴｉ膜は、成膜と同時にコンタクトプラグを構成するシリコンと反応し、チタンシリサイドを形成する。
【００３８】
次に、図１７に示すように、ＣＭＰ法により、第２の層間絶縁膜１０が露出するまで金属膜１３およびＴｉ／ＴｉＮ膜１２を研磨する。この結果、メモリセル部にはビット線コンタクトプラグ９Ｂが形成され、周辺回路部にはパッド金属層１１Ｂが形成される。
【００３９】
その後、図３に示すように、メモリセル部側においてはビット線コンタクトプラグ９Ｂに接続するビット線１０６を形成すると同時に、周辺回路部側においてはパッド金属層１１Ｂに接続する配線層（図示していない）を形成する。次に、ビット線１０６および周辺回路部の配線層を覆うように第３の層間絶縁膜２１および第４の層間絶縁膜２２を形成する。層間絶縁膜２２には容量部２４が形成され、容量コンタクトプラグ２５を介してドレイン８Ｂ上のコンタクトプラグ９Ａと接続される。このようにして、図１〜６に示す半導体装置が製造される。
【００４０】
以上説明したように、本実施形態の半導体装置によれば、周辺回路側のＭＯＳトランジスタＴｒ２において、不純物が拡散された第２のエピタキシャル成長層１１ａによってコンタクトプラグ１１Ａが構成されるので、コンタクトプラグ１１Ａの電気抵抗を低減することができる。これにより、コンタクトプラグ１１Ａとパッド金属層１１Ｂとの接触抵抗が低減され、ＭＯＳトランジスタＴｒ２のオン電流の低下を防止することができる。
また、メモリセル側のＭＯＳトランジスタＴｒ１においては、コンタクトプラグ９ＡにＮ型不純物がイオン注入によって拡散されているので、コンタクトプラグ９Ａの電気抵抗を低減することができる。これにより、コンタクトプラグ９Ａとビット線コンタクトプラグ９Ｂとの接触抵抗が低減され、ＭＯＳトランジスタＴｒ１のオン電流の低下を防止ができる。
【００４１】
また、本実施形態の半導体装置によれば、メモリセル側及び周辺回路側のＭＯＳトランジスタＴｒ１、Ｔｒ２において、ソース８Ａ、１０８Ａ及びドレイン８Ｂ、１０８Ｂが、半導体基板１内に拡散されてなる不純物拡散領域８ａ、１０８ｂと、半導体基板１上に形成された第１のエピタキシャル成長層８ｂ、１０８ｂとから構成されるので、チャネル長を長くすることができ、半導体装置の微細化に伴う短チャネル効果を抑制することができる。
【００４２】
次に、本実施形態の半導体装置の製造方法によれば、周辺回路側のＭＯＳトランジスタＴｒ２において、ソース１０８Ａ及びドレイン１０８Ｂ上に第２のエピタキシャル成長層１１ａを形成してから、第２のエピタキシャル成長層１１ａに高濃度の不純物注入を行って、第１のエピタキシャル成長層１０８ｂに不純物を拡散させているので、不純物が第１のエピタキシャル成長層１０８ｂを突き抜けてソース１０８Ａ及びドレイン１０８Ｂまで拡散するおそれがなく、半導体装置の短チャネル効果の抑制を図ることができる。
また、メモリセル側のＭＯＳトランジスタＴｒ１においては、ソース８Ａ及びドレイン８Ｂ上にリンドープシリコン膜からなるコンタクトプラグ９Ａを形成してから、コンタクトプラグ９Ａに更に不純物を拡散させるので、コンタクトプラグ９Ａの更なる低抵抗化を図ることができる。また、コンタクトプラグ９Ａを形成してから不純物を拡散させるので、不純物がコンタクトプラグ９Ａを突き抜けてソース８Ａ及びドレイン８Ｂまで拡散するおそれがなく、半導体装置の短チャネル効果の抑制を図ることができる。
【００４３】
また、上記の半導体装置の製造方法によれば、不純物拡散領域８ａ、１０８ａを形成し、この不純物拡散領域８ａ、１０８ａ上に第１のエピタキシャル成長層８ｂ、１０８ｂを形成するとともに不純物を拡散させて、ソース８Ａ、１０８Ａ及びドレイン８Ｂ、１０８Ｂを形成することもできるので、ソース８Ａ、１０８Ａ及びドレイン８Ｂ、１０８Ｂの一部を半導体基板１上に積み上げることが可能となり、これにより、半導体装置の短チャネル効果の抑制を図ることができる。
【図面の簡単な説明】
【００４４】
【図１】図１は、本発明の実施形態である半導体装置のメモリセル部の平面構造を示す概念図である。
【図２】図２は、図１のＡ−Ａ’線に対応する断面模式図である。
【図３】図３は、図１のＢ−Ｂ’線に対応する断面模式図である。
【図４】図４は、本発明の実施形態である半導体装置の周辺回路部の平面構造を示す概念図である。
【図５】図５は、図４のＣ−Ｃ’線に対応する断面模式図である。
【図６】図６は、図４のＤ−Ｄ’線に対応する断面模式図である。
【図７】図７は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図８】図８は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図９】図９は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図１０】図１０は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図１１】図１１は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図１２】図１２は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図１３】図１３は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図１４】図１４は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図１５】図１５は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図１６】図１６は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【図１７】図１７は、本発明の実施形態である半導体装置の製造方法を説明する図であって、（ａ）は図１のＢ−Ｂ’線に対応する断面模式図であり、（ｂ）は図４のＤ−Ｄ’線に対応する断面模式図である。
【符号の説明】
【００４５】
１…半導体基板、１１Ａ…コンタクトプラグ、１１ａ…エピタキシャル成長層（第２のエピタキシャル成長層）、１０５…ゲート電極（ゲート）、１０８…Ａソース、１０８Ｂ…ドレイン、１０８ａ…不純物拡散領域、１０８ｂ…エピタキシャル成長層（第１のエピタキシャル成長層）、Ｔｒ２…ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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