(57)【要約】【課題】動画ボケを抑制しつつフリッカ現象の発生を抑えて動画像表示の表示品位を向上させることが可能な映像表示装置を実現する。【解決手段】本発明の映像表示装置は、複数の画素からなる、複数の水平ラインで構成されるＬＣＤパネル１１と、前記ＬＣＤパネル１１の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する表示処理とを所定の周期で繰り返し行うゲート駆動回路（第１ゲートドライバ１３ａ，第２ゲートドライバ１３ｂ）と、映像情報から得た所定の情報に応じて、前記所定の周期に対する前記非映像情報表示期間の時間比率を制御する共に、該時間比率に応じて、前記非映像情報の階調数を制御する制御回路１５とを備える。【選択図】図１
2008102220.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素からなる、複数の水平ラインで構成される表示手段と、
前記表示手段の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する第一表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する第二表示処理とを所定の周期で繰り返し行う表示処理手段と、
映像情報から得た所定の情報に応じて、前記所定の周期に対する前記非映像情報表示期間の時間比率を制御する共に、該時間比率に応じて、前記非映像情報の階調数を制御する表示制御手段とを備えたことを特徴とする映像表示装置。
【請求項２】
前記表示処理手段は、
入力された映像情報を映像情報表示期間内に表示するために、水平同期信号が入力される度にいずれかの前記水平ラインを選択する第一走査手段と、
前記第一走査手段によって選択された水平ラインに対し第一表示処理をするために前記１水平ライン分の映像情報を保持する第一保持手段と、
非映像情報を非映像表示期間内に前記映像情報と異なる階調数で表示するために、前記水平同期信号が入力される際に前記第一走査手段によって選択された水平ラインとは異なる水平ラインを選択する第二走査手段と、
前記第二走査手段によって選択された水平ラインに対し表示処理するべき前記非映像情報を保持する第二保持手段とを有し、
前記表示制御手段は、
映像情報から得た所定の情報に応じて、第一走査手段と第二走査手段で同一水平期間内に選択された各水平ラインの間のライン数を制御することにより前記時間比率を制御すると共に、該時間比率に応じて、前記第二保持手段に保持された非映像情報の階調数を制御することを特徴とする請求項１に記載の映像表示装置。
【請求項３】
前記表示制御手段は、前記時間比率の増大に伴い該非映像情報表示期間に表示する非映像情報の階調数を向上させるように表示処理することを特徴とする請求項１又は２のいずれかに記載の映像表示装置。
【請求項４】
前記映像信号から得た所定の情報とは、当該映像情報の動き量に関する情報であることを特徴とする請求項１〜３のいずれか１項に記載の映像表示装置。
【請求項５】
前記表示制御手段は、前記動き量の増加に伴って前記時間比率が増加するように制御することを特徴とする請求項４に記載の映像表示装置。
【請求項６】
前記非映像情報の階調数は、前記動き量に関する情報に加え、該映像情報の輝度に関する情報に関連付けて決定されることを特徴とする請求項４または５のいずれかに記載の映像表示装置。
【請求項７】
前記表示制御手段は、前記動き量の増加あるいは前記輝度の減少に伴って前記非映像情報の階調数が減少するように制御することを特徴とする請求項６に記載の映像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動画ボケを抑制するために１フレーム期間中に非画像信号を挿入する期間を設けた映像表示装置に関するものである。
【背景技術】
【０００２】
ＣＲＴ（Cathode Ray Tube：陰極線管）のようなインパルス型の表示装置においては、個々の画素に着目すると、画像が表示される点灯期間と画像が表示されない消灯期間とが交互に繰り返される。例えば動画の表示が行われた場合にも、１画面分の画像の書き換えが行われる際に消灯期間が挿入されるため、人間の視覚に動いている物体の残像が生じることがない。このため、背景と物体とが明瞭に見分けられ、違和感なく動画が視認される。
【０００３】
これに対し、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を使用した液晶表示装置のようなホールド型の表示装置では、個々の画素の輝度は各画素容量に保持される電圧によって決まり、画素容量における保持電圧は、一旦書き換えられると１フレーム期間維持される。このようにホールド型の表示装置では、画素データとして画素容量に保持すべき電圧は、一旦書き込まれると次に書き換えられるまで保持されるので、各フレームの画像は、その１フレーム前の画像と時間的に近接することになる。これにより、動画が表示される場合に、人間の視覚には動いている物体の残像が生じる。
【０００４】
このような残像を低減させる方法として、液晶表示装置のようなホールド型の表示装置において、１フレーム期間中に黒表示（非画像表示）を行う期間を挿入すること（以下、黒挿入と称する）により該液晶表示装置における表示を（擬似的に）インパルス化するという方法が知られている（例えば特許文献１）。
【０００５】
しかしながら、上述のような擬似的なインパルス駆動の場合、１フレーム期間中に画像表示期間と非画像表示（黒表示）期間とが混在し、１フレーム期間中の画像表示期間と非画像表示期間との比率（表示時間比率）によっては、動画像を表示する際、残像に起因する動画ボケが生じる虞がある。
【０００６】
そこで、例えば、特許文献２には、１フレーム期間中の画像表示期間と非画像表示期間との表示時間比率を、動画像中の画像の動き量に応じて調整することで、動画像表示における残像に起因する動画ボケを低減させる技術が開示されている。
【特許文献１】特開２００３−０６６９１８号公報（平成１５（２００３）年０３月０５日公開）
【特許文献２】特開２００２−３２３８７６号公報（平成１４（２００２）年１１月０８日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上記特許文献２では、動画像中の画像の動き量が増大、すなわち動きが速くなれば、非画像表示期間の時間比率を上げて残像を低減させて動画ボケを改善している。
【０００８】
しかしながら、動画像表示において、非画像表示期間の時間比率を高くした場合、動きが速い動画像に対して残像を低減して動画ボケを改善できるものの、フリッカ現象が生じ、動画像表示における表示品位を低下させるという問題が生じる。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、動画ボケを抑制しつつフリッカ現象の発生を抑えて動画像表示の表示品位を向上させることが可能な映像表示装置を実現することにある。
【課題を解決するための手段】
【００１０】
本発明の映像表示装置は、上記の課題を解決するために、複数の画素からなる、複数の水平ラインで構成される表示手段と、前記表示手段の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する第一表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する第二表示処理とを所定の周期で繰り返し行う表示処理手段と、映像情報から得た所定の情報に応じて、前記所定の周期に対する前記非映像情報表示期間の時間比率を制御する共に、該時間比率に応じて前記非映像情報の階調数を制御する表示制御手段とを備えたことを特徴としている。
【００１１】
上記構成によれば、表示制御手段が、映像情報から得た所定の情報に応じて、前記所定の周期に対する前記非映像情報表示期間の時間比率を制御する共に、該時間比率に応じて前記非映像情報の階調数を制御することで、当該所定の周期における最大輝度と最小輝度との差分が制御されることになる。
【００１２】
これにより、所定の周期における最大輝度と最小輝度との差分を、表示手段における輝度で除したときの割合、すなわちフリッカ率を、所定の周期に対する前記非映像情報表示期間の時間比率に応じて変えることができる。
【００１３】
例えば、所定の周期に対する前記非映像情報表示期間の時間比率が多くなるとき、すなわち映像情報に含まれる動き量が多くなるときには、所定の周期における最大輝度と最小輝度との差分が小さくなるように、非映像の階調数を上げるように制御すればよい。この場合には、フリッカ率を求める式の分子が小さくなるので、フリッカ率が小さくなり、映像情報に含まれる動き量が多くなり、動画ボケを抑制するために、非映像情報表示期間の時間比率が増加しても、フリッカの発生を抑制することが可能となる。つまり、フリッカ現象が生じやすい非映像表示期間が長い場合、すなわち映像における動画速度が速い場合であっても、動画ボケを抑制しつつフリッカの発生を抑制が可能な映像表示装置を提供することができる。
【００１４】
また、上記前記表示処理手段は、入力された映像情報を映像情報表示期間内に表示するために、水平同期信号が入力される度にいずれかの前記水平ラインを選択する第一走査手段と、前記第一走査手段によって選択された水平ラインに対し第一表示処理をするために前記１水平ライン分の映像情報を保持する第一保持手段と、非映像情報を非映像表示期間内に前記映像情報と異なる階調数で表示するために、前記水平同期信号が入力される際に前記第一走査手段によって選択された水平ラインとは異なる水平ラインを選択する第二走査手段と、前記第二走査手段によって選択された水平ラインに対し表示処理するべき前記非映像情報を保持する第二保持手段とを有し、前記表示制御手段は、映像情報から得た所定の情報に応じて、第一走査手段と第二走査手段で同一水平期間内に選択された各水平ラインの間のライン数を制御することにより前記時間比率を制御すると共に、該時間比率に応じて、前記第二保持手段に保持された非映像情報の階調数を制御するようにしてもよい。
【００１５】
ここで、第一走査手段と第二走査手段とで同一水平期間内に選択された各水平ラインの間のライン数が小さくなることは、第二走査手段によって選択される水平ライン数が多くなることを示す。つまり、第一走査手段と第二走査手段とで同一水平期間内に選択された各水平ラインの間のライン数が小さくなることは、水平期間内に非映像情報を挿入する割合が多くなることを示す。
【００１６】
したがって、上記構成のように、映像情報から得た所定の情報に応じて、第一走査手段と第二走査手段で同一水平期間内に選択された各水平ラインの間のライン数を制御することにより前記時間比率を制御すると共に、該時間比率に応じて、前記第二保持手段に保持された非映像情報の階調数を制御することで、１水平期間内の非映像情報を挿入する割合に応じた該非映像情報の階調数に設定することが可能となる。
【００１７】
従って、前記表示制御手段は、前記時間比率の増大に伴い該非映像情報表示期間に表示する非映像情報の階調数を向上させるように表示処理するようにしてもよい。
【００１８】
これにより、上記ライン数が小さくなり、水平期間内に非映像情報が挿入される割合、すなわち上記の時間比率が高くなるので、この場合には、非映像情報の階調数を高く設定することでフリッカ率を求める式の分子である最大輝度と最小輝度の差分を小さくできる。これにより、フリッカの発生を抑制することが可能となる。
【００１９】
前記映像信号から得た所定の情報とは、当該映像情報の動き量に関する情報であることで、上述した表示制御において、映像情報の動き量に応じて非映像情報の階調数を制御することが可能となる。
【００２０】
そして、前記動き量の増加に伴って前記時間比率が増加するように制御すれば、映像情報の動き量の増加による動画ボケを抑制しつつ、フリッカの発生を抑制した表示品位の高い動画像を表示することができる。
【００２１】
前記非映像情報の階調数は、前記動き量に関する情報に加え、該映像情報の輝度に関する情報に関連付けて決定されるようにしてもよい。
【００２２】
この場合、非映像信号の階調数を、映像信号の輝度情報を考慮した階調数に設定されることで、コントラスト比を制御することができる。
【００２３】
さらに、前記表示制御手段は、前記動き量の増加あるいは前記輝度の減少に伴って前記非映像情報の階調数が減少するように制御するようにしてもよい。
【００２４】
この場合、動き量の増加あるいは前記輝度の減少に伴って前記非映像情報の階調数が減少するように制御することで、コントラスト比を必要以上に落とさないようにできる。
【発明の効果】
【００２５】
本発明に係る映像表示装置は、以上のように、複数の画素からなる、複数の水平ラインで構成される表示手段と、前記表示手段の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する表示処理とを所定の周期で繰り返し行う表示処理手段と、映像情報から得た所定の情報に応じて、前記所定の周期に対する前記非映像情報表示期間の時間比率を制御する共に、該時間比率に応じて、前記非映像情報の階調数を制御する表示制御手段とを備えたことで、フリッカ現象が生じやすい非映像表示期間が長い場合、すなわち映像における動画速度が速い場合であっても、動画ボケを抑制しつつフリッカの発生を抑制が可能な映像表示装置を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
本発明の一実施の形態について説明すれば、以下の通りである。なお、本実施の形態では、映像表示装置の一例として、液晶表示装置について説明する。
【００２７】
本実施の形態に係る液晶表示装置は、図１に示すように、ＬＣＤ（Liquid Crystal Display）パネル(表示手段）１１、ソース駆動回路としての第１ソースドライバ１２ａおよび第２ソースドライバ１２ｂ、ゲート駆動回路としての第１ゲートドライバ(第一走査手段）１３ａおよび第２ゲートドライバ(第二走査手段）１３ｂを備えており、さらに、上記第１ソースドライバ１２ａおよび第２ソースドライバ１２ｂに対して、外部から入力される映像信号および非映像信号をフレーム単位で供給すると共に、上記第１ゲートドライバ１３ａおよび第２ゲートドライバ１３ｂに対して水平同期信号および垂直同期信号を供給する映像処理回路１４と、上記の各ドライバにスタートパルス信号などの制御信号を供給する制御回路１５と、１フレーム期間中に非映像信号を挿入する割合および該非映像信号の階調数を設定するためのマイコン１６と、該マイコン１６で使用するデータを格納するメモリ１７とを備えている。
【００２８】
上記ＬＣＤパネル１１は、複数の絵素又は画素からなる、複数の水平ラインで構成されており、上記映像処理回路１４から送られる映像信号を表示するようになっている。
【００２９】
また、ソース駆動回路およびゲート駆動回路は、上記ＬＣＤパネル１１の各水平ラインに対し、上記映像処理回路１４から入力された映像情報を映像情報表示期間内に表示する表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する表示処理とを所定の周期で繰り返し行う表示処理手段とて機能している。
【００３０】
上記映像処理回路１４は、チューナ（図示せず）から１フレームごとに順次入力される映像信号をフレーム単位で格納するフレームメモリ１４１、上記映像信号から水平同期信号と垂直同期信号とを分離する同期信号分離回路１４２、１フレームごとに順次入力された映像信号から、該映像信号に含まれる動画像の動き量を判定する動き量判定回路１４３を含んでいる。
【００３１】
上記動き量判定回路１４３は、チューナ等を介して１フレームごとに順次入力された映像信号から、連続する２つ以上のフレーム間における動きの差分を比較して、動き量を判定する回路である。
【００３２】
上記動き量判定回路１４３では、例えば以下のような演算によって動き量を判定する。すなわち、連続して送られる複数フレームのうち各フレーム内に存在する画素から任意に選択された画素番号を ｉとし、ｍ番目のフレームに含まれる ｉ個目の画素の階調数をＰｍ ｉとし、ｍ＋１番目のフレームに含まれるｉ個目の画素の階調数をＰ(ｍ＋１) ｉとしたとき、このＰｍｉとＰ(ｍ＋１) ｉとの差分の大きさを ｉの最小値から最大値（０〜ＭＡＸ）までを積算した積算値（Σ|  Ｐｍ i  −Ｐ(ｍ＋１) i ｜）から動き量を判定している。具体的には、上記積算値がある一定の値の範囲内であるか否かを判断し、範囲内であると判断されたときに、該範囲に応じて動き量を判定している。ここでは、動き量を、極小、小、中、大の４段階に分類するために、４種類の範囲を用意しておく。
【００３３】
上記動き量判定回路１４３は、上記のようにして判定した動き量（極小、小、中、大の４段階）のデータをマイコン１６に送る。
【００３４】
上記マイコン１６は、送られた動き量のデータから、上記メモリ１７に格納されている動き量に対応付けられた階調数に対応する電圧を出力するように、上記制御回路１５に指示する。
【００３５】
上記メモリ１７には、動き量に対して、所定値の非映像信号挿入率と所定値の非映像信号の階調数とを一組とするメモリ−領域を、分類分けした動き量の数だけメモリマップ１７ａとして保存しておく。このメモリマップ１７ａに、動き量の大きい時ほど非映像信号挿入率が高く、また、非映像信号の階調数が多くなるように設定値を保存しておく。
【００３６】
ここで、非映像信号挿入率とは、１フレーム期間のうち、非映像表示を行う時間比率を示す。つまり、非映像信号挿入率が０とは、１フレーム期間中に非映像表示を行う期間が無いことを示している。従って、非映像信号挿入率が０の場合、階調数を設定しない。
【００３７】
上記制御回路１５は、上記第１ソースドライバ１２ａにラッチストローブＬＳ信号を、上記第１ゲートドライバ１３ａおよび上記第２ゲートドライバ１３ｂにカウント値制御信号を供給するようになっている。これにより、上記第１ソースドライバ１２ａからは、１フレーム期間の映像表示期間に映像信号が所定のタイミングでＬＣＤパネル１１の目的とする画素に書き込まれる。
【００３８】
また、上記制御回路１５は、映像情報から得た所定の情報に応じて、前記所定の周期に対する前記非映像情報表示期間の時間比率を制御する共に、該時間比率に応じて、前記非映像情報の階調数を制御する表示制御手段としての機能を有している。そして、上記制御回路１５は、上記マイコン１６からの指示に基づいて、非映像信号として出力される信号の階調数を設定するための制御信号が上記第２ソースドライバ１２ｂに供給するようになっている。これにより、上記第２ソースドライバ１２ｂからは、１フレーム期間の非映像表示期間に非映像信号が所定のタイミングでＬＣＤパネル１１の目的とする画素に書き込まれる。
【００３９】
上記構成の液晶表示装置について、さらに、詳細に説明すれば、以下の通りである。
【００４０】
上記ＬＣＤパネル１１は、図２に示すように、上記第１ソースドライバ１２ａに接続された複数の第１ソースバスライン１０１ａ・・・および上記第２ソースドライバ１２ｂに接続された複数の第２ソースバスライン１０１ｂ・・・と、上記第１ゲートドライバ１３ａに接続された複数の第１ゲートバスライン１０２ａ・・・および上記第２ゲートドライバ１３ｂに接続された複数の第２ゲートバスライン１０２ｂ・・・とが直交するように配され、第１ソースバスライン１０１ａと第１ゲートバスライン１０２ａとの交差部には、スイッチング素子としての第１ＴＦＴ１１１ａが設けられ、第２ソースバスライン１０１ｂと第２ゲートバスライン１０２ｂとの交差部には、スイッチング素子としての第２ＴＦＴ１１１ｂが設けられている。
【００４１】
上記第１ＴＦＴ１１１ａと上記第２ＴＦＴ１１１ｂとにおける、それぞれのドレイン電極には、共通の画素容量１１２を介してコモン電極１１３が接続されている。これにより、第１ソースドライバ１２ａと第２ソースドライバ１２ｂとから、同じ画素容量１１２に対して別々に信号を供給することが可能となる。
【００４２】
上記第１ソースドライバ１２ａは、図２に示すように、基準電圧発生回路１２０、サンプリングメモリ１２１、ホールドメモリ１２２、ＤＡコンバータ（ＤＡＣ）１２３、出力回路１２４を含んだ構成となっている。
【００４３】
上記基準電圧発生回路１２０は、データ信号として表現されたＲＧＢの各階調数のうち適当な階調数に対し相応しいアナログ電圧値を出力するための基準電圧を生成する回路であり、生成した基準電圧は上記ＤＡコンバータ１２３に供給される。例えば、ドット反転やライン反転などの表示処理を行う際は、１ライン毎に発生する反転信号に従って各階調数毎に正負両方のアナログ階調電圧を出力できるように電圧データを保持しておく。例えば、２５６階調の場合には、２５６×２個の電圧データが保持される。
【００４４】
上記サンプリングメモリ（第一保持手段）１２１は、映像処理回路１４（図１）から送られた映像データ（ＲＧＢ）信号のうち１ライン分をＬＣＤパネル１１に書込む前に読み込み保存するためのメモリである。つまり、前記第１ゲートドライバ１３ａによって選択された水平ラインに対し第一表示処理（映像表示処理）をするために前記１水平ライン分の映像情報を保持するメモリである。
【００４５】
上記ホールドメモリ１２２は、上記サンプリングメモリ１２１に１ライン分のデータ信号が書込まれた後で同じデータを書込むためのメモリである。このホールドメモリ１２２によるＤＡコンバータ１２３へのデータの書き込みのタイミングは、ラッチストローブＬＳ信号によって制御されている。
【００４６】
上記ＤＡコンバータ１２３は、上記ホールドメモリ１２２にデジタル形式で保存された１ライン分のデータ信号を基準電圧発生回路１２０から出力された階調毎の電圧値に従ってアナログ電圧値に変換する回路である。
【００４７】
上記出力回路１２４は、上記ＤＡコンバータ１２３によって変換されたアナログ電圧値の信号を各ソースバスライン１０１ａに出力する回路である。
【００４８】
上記第２ソースドライバ１２ｂは、図２に示すように、ＡＰＬ検出回路１２５、黒レベル制御回路１２６、ＤＡコンバータ（ＤＡＣ）１２７、出力回路１２８を含んだ構成となっている。
【００４９】
上記ＡＰＬ検出回路１２５は、映像データ（ＲＧＢ）信号から、ＡＰＬ（平均輝度レベル）を検出する回路である。
【００５０】
上記黒レベル制御回路１２６は、上記ＡＰＬ検出回路１２５にて検出されたＡＰＬから黒レベル、すなわち非映像信号の階調数を決定し、決定した階調数に対応した電圧信号を上記ＤＡコンバータ１２７に出力するようになっている。この黒レベル制御回路１２６は、後述する第二走査手段としての第２ゲートドライバ１３ｂによって選択された水平ラインに対し表示処理するべき非映像情報を保持する第二保持手段としての機能も有している。
【００５１】
上記ＤＡコンバータ１２７は、入力された電圧信号を、上記黒レベル制御回路１２６から出力された電圧値に従ってアナログ電圧値に変換する回路である。
【００５２】
上記出力回路１２８は、上記ＤＡコンバータ１２７によって変換されたアナログ電圧値の信号を各ソースバスライン１０１ｂに出力する回路である。
【００５３】
上記第１ゲートドライバ１３ａは、入力された映像情報を映像情報表示期間内に表示するために、水平同期信号が入力される度にいずれかの前記水平ラインを選択する第一走査手段として機能している。この機能を実現させるために、図２に示すように、第１シフトレジスタ１３１、レベルシフタ１３２、出力回路１３３を含んだ構成となっている。上記第１ゲートドライバ１３ａの具体的な回路構成の一例を、図３に示す。
【００５４】
上記第１シフトレジスタ１３１は、水平同期信号(Hsync)が入力されるたびに、ＬＣＤパネル１１の複数本の第１ゲートバスライン１０２ａ・・・を、後段のレベルシフタ１３２および出力回路１３３を介して順次切替えて選択して、第１ゲート電圧を線順次に印加するようになっている。これにより、第１ソースドライバ１２ａに保存された１ライン分のデータ信号が、線順次に第１ソースバスライン１０１ａに書き込まれることにより線順走査が実行される。
【００５５】
上記第２ゲートドライバ１３ｂは、非映像情報を非映像表示期間内に前記映像情報と異なる階調数で表示するために、前記水平同期信号が入力される際に前記第１ゲートｐドライバ１３ａによって選択された水平ラインとは異なる水平ラインを選択する機能を有している。この機能を実現するために、第２ゲートドライバ１３ｂは、図２に示すように、カウンタ１３４、第２シフトレジスタ１３５、レベルシフタ１３６、出力回路１３７を含んだ構成となっている。上記第２ゲートドライバ１３ｂの具板的な回路構成の一例を、図３に示す。
【００５６】
上記カウンタ１３４は、一度選択されたあるゲートバスラインに対して、数十〜数百ライン分遅れて黒書込処理用のゲートパルスを発生させるために、数十〜数百ライン分の水平同期信号を計測することを目的とする回路である。
【００５７】
更に、上記カウンタ１３４に、マイコン等から送られたカウント値制御信号に含まれるカウント上限データ（デジタル形式）とカウンタで計測したのカウント数とを比較する構成を加えることにより、黒挿入用ゲートパルスのタイミングを１水平期間単位で調整し、これにより１垂直期間において出力された映像信号と黒信号との表示期間比率（黒挿入率）を制御することができる。
【００５８】
上記第２シフトレジスタ１３５は、上記第１ゲートドライバ１３ａの第１シフトレジスタ１３１に対して上記カウンタ１３４で計数した数十〜数百ライン分だけ遅れて黒書込処理を行うゲートバスラインを選択するための回路である。
【００５９】
さらに、上記第２シフトレジスタ１３５において、ＯＲ回路等の論理回路を各フリップフロップの出力を入力端子に接続することにより、１回の水平同期期間内において複数本のゲートラインを同時に選択することが可能であり、１回のゲートライン選択だけで完全に黒階調（ゼロ階調≒コモン電圧）に落ちきらない場合は、上記ＯＲ回路を、ゲートパルスを２回以上選択させ確実に黒書込処理を実行させることが可能である。
【００６０】
この黒書込用ゲートパルスの走査に従って、第２ソースドライバ１２ｂが、第１ソースドライバ１２ａから出力されるデータ信号とは異なる特定階調数を表現した特定階調信号を出力し、この特定階調の値により実際の黒書込時の暗さ具合を調整することが可能になる。
【００６１】
すなわち上記第２シフトレジスタ１３５は、黒書込用ゲートパルスの走査に従って、ＬＣＤパネル１１の複数本の第２ゲートバスライン１０２ｂ・・・を、後段のレベルシフタ１３６および出力回路１３７を介して順次切替えて選択して、第２ゲート電圧を線順次に印加するようになっている。これにより、第２ソースドライバ１２ｂから黒書き込み用の信号が、線順次に第２ソースバスライン１０１ｂに書き込まれる。
【００６２】
上記構成の各ドライバの動作について、図２〜図４を参照しながら以下に説明する。
【００６３】
ここでは、１フレーム期間が、映像信号表示期間と非映像信号表示期間とで構成されている場合について説明する。
【００６４】
はじめに、通常時、すなわち映像信号表示期間におけるのデータ信号走査処理の流れについて説明する。
（１）：まず水平同期信号（Hsync）が第１ゲートドライバ１３ａおよび第２ゲートドライバ１３ｂに入力される。
（２）：第１ゲートドライバｂ１３ａの第１シフトレジスタ１３１ではHsyncの入力によりＮ番ライン(LineＮ)のゲートパルスが次のHsync信号が入力されるまでの間だけ立上り、同時にラッチストローブ(ＬＳ)信号が上記ゲートパルスよりも比較的短い期間立上る。
（３）：上記（２）でＬＳ信号がオフ状態になるとスタートパルス(ＳＰ)信号が立上る。
（４）：上記（３）のＳＰ信号の立上りによりＮ番ラインの各画素のＴＦＴ素子がＯＮ状態になり、そのドレイン電圧には第１ソースドライバ１２ａで所望の階調数のデータ信号をアナログ変換した電圧値が供給される。
【００６５】
次に、非映像信号期間（黒書き込み期間）におけるデータ信号走査処理の流れについて説明する。
（５）：Ｎ番ラインに対して更にＭラインだけ先行したゲートライン（(Ｎ＋ｍ)番ライン）を選択するためのHsync信号が入力される。
（６）：これにより第１ゲートドライバ１３ａが(Ｎ＋ｍ)番ラインのゲートラインが選択されると同時に、ｍライン分遅れて第２ゲートドライバ１３ｂがＮ番ラインを選択しにいく。
【００６６】
（７）（８）：そして、この後スタートパルス信号を入力される（Ｎ+ｍ）番ラインには第１ソースドライバ１２ａに保存されていた１ライン分のデータ信号が出力され、同時にＮ番ラインには第２ソースドライバ１２ｂに保存されていた１ライン分の所定の階調数に相当する所定階調電圧信号が出力される。図４では、黒表示となる階調数（階調数=０）の電圧信号が出力される。
【００６７】
このとき、第１ゲートドライバ１３ａと第２ゲートドライバ１３ｂのそれぞれが選択するラインの差分であるｍライン分についてはマイコン１６（図１）からの指示によってその数字を制御することが可能であり、この数の調整によって非映像信号挿入率を制御している。そして、そのライン数ｍの値に応じて第２ソースドライバ１２ｂに保存された所定の階調数は書換ができ、例えば、ライン数ｍが小さくなり非映像信号挿入率が向上してフリッカが生じ易い条件になっても、第２ソースドライバ１２ｂから出力される所定の階調数をゼロから例えば３２階調辺りの中間調に書き換えることでフリッカを防止することが可能になる。
【００６８】
つまり、ライン数ｍの値に応じて前記非映像信号挿入率を制御、さらに、該非映像信号挿入率に応じて、前記第二保持手段として機能している黒レベル制御回路１２６に保持された非映像信号の階調数を制御することで、例えば、ライン数ｍが小さくなり非映像信号挿入率が向上してフリッカが生じ易い条件になっても、非映像信号の階調数を上げて、最大輝度と最小輝度との差分を小さくするることで、フリッカを防止することが可能になる。
【００６９】
上記の効果の詳細について以下に説明する。
【００７０】
図５（ａ）は、１フレーム期間（１Ｖ期間）における非映像表示期間の時間比率（非映像信号挿入率）が２０％のときの駆動制御例を示す図である。
【００７１】
この場合、１フレーム期間のうち非映像表示期間におけるドレイン電圧が、コモン電圧Ｖｃｏｍ＝＋７Ｖよりも高い電圧Ｖ２０に設定されることになる。つまり、ドレイン電圧がコモン電圧と同じ電圧であれば、階調数０の黒表示となるが、ドレイン電圧がコモン電圧よりも高い電圧でれば、階調数が０よりも大きい階調表示となる。ここでは、図１に示すメモリ１７に格納されたデータから、非映像信号挿入率が２０％に対応する階調数１６で表示できるようなドレイン電圧に設定されている。
【００７２】
図５（ａ）では、非映像信号挿入率が２０％の例について示したが、さらに、動き量が多くなり、非映像信号挿入率が３０％になった場合には、図５（ｂ）に示すように、非映像表示期間におけるドレイン電圧は、コモン電圧Ｖｃｏｍ＝＋７Ｖよりも高い電圧Ｖ３０に設定されることになる。この場合のドレイン電圧Ｖ３０は、図１に示すメモリ１７に格納されたデータから、非映像信号挿入率が３０％に対応する階調数３２で表示できるようなドレイン電圧に設定されている。
【００７３】
このように、１フレーム期間の非映像表示期間において、動画像の動き量に応じて階調数が０よりも大きい階調数１６または３２に対応するドレイン電圧Ｖ２０またはＶ３０がコモン電圧よりも大き区なるように設定されているので、フリッカ率を求める式の分子であるＡＣ成分の値を、階調数０の場合の１４Ｖ−７Ｖ＝７Ｖよりも小さくすることができる。これにより、フリッカ率を、階調数０の場合よりも小さくすることができるので、フリッカの発生を抑制できる。
【００７４】
したがって、非映像信号挿入率を維持したまま、フリッカ率を低減できるので、動画ボケおよびフリッカの無い表示品位の高い動画像を表示することができる。
【００７５】
上述にように、動画像の動き量に応じて、動画ボケをなくすように非映像信号挿入率が決定されたときに、フリッカが発生しないように、該非映像信号挿入率に応じて、非映像信号の階調数を調整すればよい。
【００７６】
すなわち、上記構成の液晶表示装置において、前記制御回路１５によって、映像情報から得た所定の情報である動き量に応じて、第一走査手段である第１ゲートドライバ１３ａと第二走査手段である第２ゲートドライバ１３ｂとで同一水平期間内に選択された各水平ラインの間のライン数を制御することにより前記時間比率を制御すると共に、該時間比率に応じて、前記第二保持手段として機能している黒レベル制御回路１２６に保持された非映像情報の階調数を制御すればよい。
【００７７】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００７８】
本発明は、動画ボケを抑制するために１フレーム期間中に非画像信号を挿入する期間を設けた液晶表示装置に関するものであるが、表示素子の応答性に有る程度の遅延が生じる素子であれば同様の効果をなしうるものであり、ホールド型の表示装置であれば本発明の技術的範囲であるものとする。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施形態を示すものであり、液晶表示装置の要部構成を示すブロック図である。
【図２】図１に示す液晶表示装置の各ドライバの要部構成を示すブロック図である。
【図３】図２に示すゲートドライバの一例を示す回路図である。
【図４】図１に示す液晶表示装置の各ドライバの出力信号の波形図である。
【図５】（ａ）は、非映像信号挿入率が２０％の場合の図２に示す各ドライバの出力信号の波形図であり、（ｂ）は、非映像信号挿入率が３０％の場合の図２に示す各ドライバの出力信号の波形図である。
【符号の説明】
【００８０】
１１  ＬＣＤパネル（表示手段）
１２ａ  第１ソースドライバ（表示処理手段）
１２ｂ  第２ソースドライバ（表示処理手段）
１３ａ  第１ゲートドライバ（表示処理手段、第一走査手段）
１３ｂ  第２ゲートドライバ（表示処理手段、第二走査手段）
１４  映像処理回路
１５  制御回路（表示制御手段）
１６  マイコン
１７  メモリ
１７ａ  メモリマップ
１０１ａ  第１ソースバスライン
１０１ｂ  第２ソースバスライン
１０２ａ  第１ゲートバスライン
１０２ｂ  第２ゲートバスライン
１１１ａ  第１ＴＦＴ
１１１ｂ  第２ＴＦＴ
１１２  画素容量
１１３  コモン電極
１２０  基準電圧発生回路
１２１  サンプリングメモリ（第一保持手段）
１２２  ホールドメモリ
１２３  ＤＡコンバータ
１２４  出力回路
１２５  ＡＰＬ検出回路
１２６  黒レベル制御回路（第一保持手段）
１２７  ＤＡコンバータ
１２８  出力回路
１３１  第１シフトレジスタ
１３２  レベルシフタ
１３３  出力回路
１３４  カウンタ
１３５  第２シフトレジスタ
１３６  レベルシフタ
１３７  出力回路
１４１  フレームメモリ
１４２  同期信号分離回路
１４３  動き量判定回路
ＬＳ  ラッチストローブ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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