(57)【要約】【課題】トレンチ横型ＭＯＳＦＥＴについて、プロセス工数もデバイスピッチも増やさず、デバイスの耐圧・ＲｏｎＡ特性を損なうことなく、ホットキャリア耐性を改善できる絶縁ゲート型半導体装置を提供すること。【解決手段】ＴＬＰＭ（Ｔｒｅｎｃｈ  Ｌａｔｅｒａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）のｐベース領域の接合深さＸｊをトレンチ深さより浅く、トレンチ底部の曲率部に接触しないようにトレンチの深さ（Ｄｔ）をＤｔ＝１．２μｍ程度に形成すること【選択図】        図１
2008130896.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板上に低濃度の他導電型ウエル層と、該ウエル層の表面に形成され、該表面に略垂直な側壁と底部角部に曲率部を有するトレンチと、該トレンチの一方の側壁面にゲート酸化膜を介して形成されるゲート電極と、前記トレンチ側壁面のゲート酸化膜が接する前記他導電型ウエル層に前記トレンチ底部の曲率部より浅い接合深さを有する一導電型ベース領域と、該一導電型ベース領域の表面層にあって前記トレンチ側壁面の前記ゲート酸化膜に接する他導電型ソース領域と、前記トレンチ底部の前記他導電型ウエル層表面層にあって前記一導電型ベース領域に離間して形成される他導電型オフセットドレイン領域と、前記トレンチ側壁面に対して前記一導電型ベース領域とは反対側の前記他導電型ウエル層に形成される高濃度の他導電型ドレイン領域とを有する半導体装置において、前記他導電型オフセットドレイン領域の表面濃度が１．０×１０１７／ｃｍ３以上であることを特徴とする半導体装置。
【請求項２】
前記他導電型オフセットドレイン領域の表面濃度が２．０×１０１７／ｃｍ３以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記他導電型オフセットドレイン領域と前記高濃度の他導電型ドレイン領域とが接続されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記トレンチの他方の側壁面に酸化膜を介して形成されるフィールドプレートを備え、該フィールドプレートが前記高濃度の他導電型ドレイン領域表面に形成されるドレイン電極に導電接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
一導電型ベース領域の表面の前記他導電型ソース領域の表面と、前記ベース領域の表面で前記ソース領域に接して形成される一導電型高濃度領域の表面とに形成されるソース電極を備え、前記トレンチには絶縁膜が埋設されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、中でも特に、高効率性、高速性、高信頼性などが要求される、主としてＶｃｃ＝５〜１５Ｖの中耐圧クラスのＤＣＤＣコンバータＩＣなどのスイッチング用絶縁ゲート型半導体装置を有する半導体装置に係わる。
【背景技術】
【０００２】
近年、横型パワーＭＯＳＦＥＴを制御回路に集積した電源ＩＣ分野などの市場では低消費電力化とともに、電源システムの小型化が強く求められている。それに対応するために、電源ＩＣのさらなる高効率化、高速性が要請されている。この高効率化を示す指標としては、ＭＯＳデバイスのオン抵抗（Ｒｏｎ）とゲートチャージ量（Ｑｇ）の積であるＲｏｎＱｇ（単位はｍΩｍｍ２）がよく用いられるように、この高効率性とは、半導体デバイスの発熱など、半導体機能の本来の目的以外で失われるエネルギー比率が小さい、すなわちロス（損失）が少なく使用効率の高い特性をいう。電源ＩＣ中などに使用されるスイッチング用の横型パワーＭＯＳＦＥＴは高速化が進むと、ゲートチャージ量（Ｑｇ）による損失分が大きくなるので、高効率化を図るにはオン抵抗（Ｒｏｎ）とゲートチャージ量（Ｑｇ）を共に低減させる必要がある。パワーＭＯＳＦＥＴのオン抵抗についてはチャネル部分の抵抗分の比率が大きいので、このチャネル抵抗の低減がオン抵抗全体の低減にも有効である。
【０００３】
図９は従来の一般的な横型パワーＭＯＳＦＥＴの断面図である。この横型パワーＭＯＳＦＥＴは、ｐ基板７００上に形成されたｎ−ウエル層７０１の表面層に、ｐベース領域７０２が形成され、そのｐベース領域７０２の表面層にｎ＋ソース領域７０３とｐ＋コンタクト領域７０８とが形成され、それらの表面に共通に接触するソース電極７１１が設けられている。ｎ−ウエル層７０１表面層には、ゲート電極に隣接して設けられるＬＯＣＯＳ酸化膜７０５を挟んでゲート電極と反対側のｎ−ウエル層７０１の表面層にｎ＋ドレイン領域７０４が形成され、その表面に接触するドレイン電極７１２が設けられている。前記ｎ＋ソース領域７０３の表面と前記ｎ−ウエル層７０１の表面とに挟まれた前記ｐベース領域７０２の表面上にはゲート酸化膜７０９を介して多結晶シリコンのゲート電極７１０が設けられている。ゲート電極７１０への適当なしきい値電圧以上の電圧印加により、ゲート電極７１０直下のｐベース領域７０２の表面層にｎ型反転層（以下チャネルと呼ぶ）７０７を生じ、ドレイン電極７１２とソース電極７１１間が導通する構造を備えている。
【０００４】
この横型パワーＭＯＳＦＥＴは、チャネルを含むゲート構造が基板主面に平行に形成されるため、製造面では容易であるが、デバイスセルピッチが大きくなり易いことにより、低オン抵抗化が難しいという問題がある。また、デバイスピッチを小さくするために、チャネル長を短くしたり、チャネル幅を狭くすると、素子のオン時にドレイン近辺の電界強度が大きくなりチャネル中のキャリア（電子）が加速されてゲート酸化膜へ注入されるホットキャリア効果が生じ易くなる。ホットキャリア効果が起きると、ゲートしきい値電圧（Ｖｔｈ）を変化させるなどの悪影響がある。このホットキャリア効果を抑制するために、電界強度を緩和する低濃度ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が知られている。
【０００５】
一方、図７−１の断面図に示すように、ｐ−半導体基板３００表面に形成されたｎ−ウエル層３０１表面から垂直に削ってトレンチ３１１を形成し、このトレンチ３１１側壁面にゲート酸化膜３０９を介してゲート電極３１０を設けるトレンチゲート構造を有する横型トレンチＭＯＳＦＥＴ（Ｔｒｅｎｃｈ  Ｌａｔｅｒａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ、略してＴＬＰＭ）では、デバイスピッチを縮小して集積度を高めることにより、チャネルの高密度化が図れるので、低オン抵抗化が容易になることが知られているが、チャネル抵抗、ドレイン抵抗をさらに低減するために、従来は、できるだけトレンチ３１１深さを浅くしてチャネル長を短くすることにより、低ＲｏｎＡ（単位面積あたりのオン抵抗）化を進展させてきた。
【０００６】
このＴＬＰＭはハイサイドｎチャネルＴＬＰＭとも言われ、低濃度p−型半導体基板上に形成したｎ−ウエル層の表面から垂直に形成されたトレンチ３１１の一方の側壁のシリコン基板にｎ＋ドレイン領域３０７、このｎ＋ドレイン領域３０７の表面層に形成されるｎ＋＋領域３０５、トレンチ底面に形成されるｎ−オフセットドレイン領域３０８と、前記ｎ＋＋領域３０５に接触するドレイン金属電極３１２、３１４を備え、トレンチの他方の側壁にゲート酸化膜３０９を介して形成されるポリシリコンゲート電極３１０と、このトレンチ側壁のシリコン基板に形成されるｐベース領域３０２と、このｐベース領域３０２表面に形成されるｎ＋ソース領域３０３およびｐ＋領域３０４に接触する金属ソース電極３１２、３１３をそれぞれ備える。
【０００７】
しかし、この横型トレンチパワーＭＯＳＦＥＴ（ＴＬＰＭ）でも、ゲートチャージ量（Ｑｇ）の低減のためにトレンチ側壁のゲート電極とドレイン領域のオーバーラップ長を縮小すると、ホットキャリアの発生による特性劣化の懸念がある。
また公知文献にも、前述のようなトレンチタイプの横型ＭＯＳＦＥＴにおいて、ドレイン側のみＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造としてホットキャリア耐性を改善する構造が発表されている（特許文献１）。
【特許文献１】特開平１０−７４９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記特許文献１では、トレンチ構造の横型ＭＯＳＦＥＴのドレイン側のみＬＤＤ構造としてホットキャリア耐性を改善しているが、ＬＤＤ層形成のためにスペーサを使用しているのでプロセス工数が増え、デバイスピッチも大きくなり、単位面積当りのオン抵抗（ＲｏｎＡ）も増加するという新たな問題を抱えることになる。
前記図７−１の横型トレンチＭＯＳＦＥＴではトレンチゲートをトレンチ側壁に使用する構造上、前述のようにホットキャリアの抑制のための電界緩和層として用いられるＬＤＤ構造にすることが困難であるので、低ＲｏｎＡ化とトレードオフの関係にあるデバイスのホットキャリア耐性が悪くなり易い。
【０００９】
本発明は以上述べた点に鑑みてなされたものであり、トレンチ横型ＭＯＳＦＥＴについて、プロセス工数もデバイスピッチも増やさず、デバイスの耐圧・ＲｏｎＡ特性を損なうことなく、ホットキャリア耐性を改善できる絶縁ゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、特許請求の範囲の請求項１記載の発明に係る半導体装置は、一導電型半導体基板上に低濃度の他導電型ウエル層と、該ウエル層の表面に形成され、該表面に略垂直な側壁と底部角部に曲率部を有するトレンチと、該トレンチの一方の側壁面にゲート酸化膜を介して形成されるゲート電極と、前記トレンチ側壁面のゲート酸化膜が接する前記他導電型ウエル層に前記トレンチ底部の曲率部より浅い接合深さを有する一導電型ベース領域と、該一導電型ベース領域の表面層にあって前記トレンチ側壁面の前記ゲート酸化膜に接する他導電型ソース領域と、前記トレンチ底部の前記他導電型ウエル層表面層にあって前記一導電型ベース領域に離間して形成される他導電型オフセットドレイン領域と、前記トレンチ側壁面に対して前記一導電型ベース領域とは反対側の前記他導電型ウエル層に形成される高濃度の他導電型ドレイン領域とを有する半導体装置において、前記他導電型オフセットドレイン領域の表面濃度が１．０×１０１７／ｃｍ３以上の構成とする。
【００１１】
特許請求の範囲の請求項２記載の発明によれば、前記他導電型オフセットドレイン領域の表面濃度が２．０×１０１７／ｃｍ３以下である特許請求の範囲の請求項１記載の半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記他導電型オフセットドレイン領域と前記高濃度の他導電型ドレイン領域とが接続されている請求項１または２記載の半導体装置とすることがより好ましい。
【００１２】
特許請求の範囲の請求項４記載の発明によれば、前記トレンチの他方の側壁面に酸化膜を介して形成されるフィールドプレートを備え、該フィールドプレートが前記高濃度の他導電型ドレイン領域表面に形成されるドレイン電極に導電接続されている特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置とすることが好適である。
特許請求の範囲の請求項５記載の発明によれば、一導電型ベース領域の表面の前記他導電型ソース領域の表面と、前記ベース領域の表面で前記ソース領域に接して形成される一導電型高濃度領域の表面とに形成されるソース電極を備え、前記トレンチには絶縁膜が埋設されている特許請求の範囲の請求項１乃至４のいずれか一項に記載の半導体装置とすることが望ましい。
【発明の効果】
【００１３】
以上説明した本発明によれば、トレンチ横型ＭＯＳＦＥＴについて、プロセス工数もデバイスピッチも増やさず、デバイスの耐圧・ＲｏｎＡ特性を損なうことなく、ホットキャリア耐性を改善できる絶縁ゲート型半導体装置を提供することができる。
具体的には、ＴＬＰＭ（Ｔｒｅｎｃｈ  Ｌａｔｅｒａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）のｐベース領域の接合深さＸｊをトレンチ深さより浅く、トレンチ底部の曲率部に接触しないようにトレンチの深さ（Ｄｔ）をＤｔ＝１．２μｍ程度に形成することで、ＴＬＰＭデバイスが１５Ｖ定格のオン耐圧、オフ耐圧及び、低ＲｏｎＡ化を満たし、さらにｎ−オフセットドレイン層の表面濃度（Ｎｄ）を１．０×１０１７／ｃｍ３から２．０×１０１７／ｃｍ３の範囲で形成することによって、電界集中ポイントにおけるホットキャリア（ここでは電子）の注入によるオン電流への影響が低減され、ホットキャリアによる特性劣化（ここではＩｏｎ劣化）が劇的に改善される。
【発明を実施するための最良の形態】
【００１４】
図１は本発明にかかるＴＬＰＭの要部断面図である。図２は本発明にかかるＴＬＰＭの耐圧とＤｔとＲｏｎＡとの関係図である。図３は本発明にかかるＴＬＰＭのＤＣストレスによるＩｏｎ変化率とＮｄの関係図である。図４は本発明にかかるＴＬＰＭのＩｏｎとＶｔｈの変動率を示すグラフ図である。図５は本発明にかかるＴＬＰＭのトレンチゲート近傍の高電界領域を示す断面図である。図６は本発明のＴＬＰＭの耐圧とＩｏｎ変動率のオフセットドレイン表面濃度（Ｎｄ）との関係図である。図７−２は本発明の実施例３にかかるＴＬＰＭの要部断面図である。図８は本発明の実施例２にかかるＴＬＰＭの要部断面図である。図１０は実施例３にかかるＴＬＰＭのセルフアラインプロセスを示す要部断面図である。図１１は本発明の実施例３にかかるＤｔをパラメータとし、オン耐圧とベース電流の関係図である。図１２は本発明の実施例３にかかるＤｔをパラメータとし、オン耐圧とＲｏｎＱｇとの関係図である。図１３は本発明の実施例３にかかるゲートドレイン間容量Ｃｇｄを説明するためのＴＬＰＭの要部断面図である。図１４は本発明の実施例３にかかるＴＬＰＭのベース電流Ｉｂの測定結果を示すグラフ図である。図１５は本発明の実施例３にかかるＴＬＰＭとＬＤＭＯＳのＶｇ＝２Ｖ，Ｖｄ＝１５Ｖでのデバイスシミュレーションで計算した電界分布図である。図１６は本発明の実施例３にかかるＴＬＰＭ
のトレンチ深さＤｔ＝０．７μｍでのＤＣストレス（Ｖｄ＝１５Ｖ，Ｖｇ＝２Ｖ）による特性変動を示すグラフ図である。図１７は本発明の実施例３にかかるＴＬＰＭの（ａ）Ｄｔ＝１μｍ（ｂ）Ｄｔ＝０．７μｍでのＶｇ＝２Ｖ，Ｖｄ＝１５Ｖデバイスシミュレーションによるトレンチゲート近辺の衝突電離率分布図である。図１８は本発明の実施例３にかかるＴＬＰＭの耐圧とＲｏｎＱｇとの関係図である。
【００１５】
以下、本発明にかかる半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１６】
図１に実施例１を示す。図１は本発明にかかるＴＬＰＭ（Ｔｒｅｎｃｈ  Ｌａｔｅｒａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）の断面図である。主な製造プロセスは、まずｐ−基板１に接合深さＸｊ＝３〜４μｍの深いｎ−ウエル層２を形成し、ＴＬＰＭのソース側の領域にボロンをドーズ量３×１０１３／ｃｍ２でイオン注入する。その後、図示しない酸化膜マスク越しに異方性エッチングによるトレンチエッチング処理によりトレンチ４を形成する。このとき、すでにトレンチ４底部の形状はトレンチ両端部と中腹部のエッチングレートの違いにより図１に示すような曲率部を有し、その後の等方性エッチングの性質を示すＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）処理によりさらにトレンチ４底部は丸みを帯び、曲率部はトレンチ４底面から垂直高さ方向に０．３μｍ程度にまで及ぶ。トレンチ４の深さは１．２μｍである。その後、トレンチ４内面にバッファ酸化処理を施す。次に、前記トレンチ形成用酸化膜マスクを用いて、トレンチ４底部にリンを基板主面に垂直な方向から１×１０１３／ｃｍ２〜２×１０１３／ｃｍ２の範囲のいずれかのドーズ量でイオン注入する。続いて、熱拡散ドライブを行うと、ｐベース領域３が接合深さＸｊ＝１．１μｍ程度に形成され、同時にｎ−オフセットドレイン層５も接合深さＸｊ＝１．０μｍ程度に拡散形成される。その後、オン抵抗低減の目的で、ドレイン側に深さＸｊ＝１．２μｍ程度の深くて高濃度のｎ＋ドレイン層６を高い加速電圧でイオン注入して形成することにより、ドレイン抵抗成分を最小限にまで下げる。
【００１７】
その後、ドレインおよびソース領域のそれぞれと金属電極との接触抵抗を小さくするために各表面に高濃度ｎ＋層、高濃度Ｐ＋層を形成して、ドレイン部、ソース部にそれぞれドレイン電極７、ソース電極８を被覆する。ゲート電極９については、ゲート酸化膜１０を形成した後、導電性ポリシリコンを堆積し、異方性エッチングによりポリシリコンをパターン形成することにより、前記トレンチ４内の側壁にゲート酸化膜９を介して対面する側壁のそれぞれにポリシリコン電極を設ける。
【００１８】
ただし、２つあるポリシリコンゲートのうちドレイン側に堆積されたポリシリコンゲートはゲート電極としては使用せず、常にドレイン電極とショートさせるように構成する。以上のプロセスフローによって本発明にかかる実施例１のＴＬＰＭができる。
ここで、前記ｐべース層３の接合深さＸｊをトレンチ４深さＤｔよりも浅くする。なおかつ、トレンチ４底部に形成されるｎ−オフセットドレイン層５の横方向拡散による濃度プロファイルがトレンチ４の曲率部１１へ拡がるために、この曲率部１１近辺のｐベース領域がｎ型化して、ｐベース領域３の接合がトレンチ４底部の曲率部１１と交差するのではなく、その上部の側壁と交差するように丸みを帯びるように曲げることが重要である。
【００１９】
この実施例では、トレンチ４の幅Ｌｔ＝１．２μｍ、トレンチ深さＤｔ＝１．２μｍ、ｐベース領域のトレンチ側壁部と交差する部分のＸｊ＝０．９μｍ、ソースｎ＋層の接合深さＸｊ＝０．２５μｍ、つまり実効チャネル長は０．９０−０．２５＝０．６５μｍ程度であり、ゲート酸化膜厚は１７ｎｍ程度、ｎ−オフセットドレイン層５の表面濃度（Ｎｄ）は、１．０×１０１７／ｃｍ３以上が好ましいが、オン耐圧（ＢＶｏｎ）を１５Ｖ以上にするときは、上限は２．０×１０１７／ｃｍ３となる。
【００２０】
ここで、トレンチ深さＤｔ（μｍ）―横軸を、パラメータとしてＴＬＰＭのオン耐圧（ＢＶｏｎ）−縦軸、オフ耐圧（ＢＶｏｆｆ）−縦軸と、オン抵抗（ＲｏｎＡ）−縦軸の相関関係をプロットしたグラフを図２に示す。図２に示すように、横軸のトレンチ深さＤｔが深くなるにつれ、トレンチ底部のｎ−オフセットドレイン領域も深さ方向に深くなり、全長も長くなるのでドレイン抵抗が増えてＲｏｎＡが悪化する。また、トレンチ深さを浅くしてゆくとｐベース領域がトレンチ底部の曲率部に接触し、オン状態では基板電流が増大しオン耐圧の低下を生み、オフ状態では浅くなることでパンチスルー効果が発生してオフ耐圧の低下を生む。図２からは、オン耐圧（ＢＶｏｎ）とオフ耐圧（ＢＶｏｆｆ）が１５Ｖ以上を共に満たし、耐圧とＲｏｎＡのトレードオフを満たすのは、トレンチ深さＤｔが１．１μｍ〜１．２μｍの深さのときであることが分かる。
【００２１】
次に、ｎ−オフセットドレイン表面濃度（Ｎｄ）（１／ｃｍ３）をパラメータとして、Ｄｔ＝１．２μｍのときのＴＬＰＭのホットキャリア試験を実施した。印加条件は、２５℃の温度環境で、ＴＬＰＭの基板電流がピークとなるゲート電圧Ｖｇ＝２．０Ｖを印加し、ドレイン電圧には１５Ｖ定格で使用できるようにＶｄｓ＝１５Ｖ印加で、ＤＣストレスバイアスを行った。ここで、Ｖｔｈ（しきい値電圧）、Ｉｏｎ（ドレインＯＮ電流；線形領域）について、ホットキャリア耐性試験のＮＧ規格を、共に１０％変動をＮＧ（不良）として規定する。その結果を図３、図４に示す。図３は、ＴＬＰＭのホットキャリア試験によるドレインオン電流Ｉｏｎのｎ−オフセットドレイン表面濃度（Ｎｄ）依存性を示す関係図である。横軸は時間（ｈｏｕｒ）、ただし、１．Ｅ−０３との記載は１．０×１０−３（ｈｏｕｒ）を表す。他の同様の記載も同じ。縦軸はＩｏｎ（ドレインＯＮ電流μＡ）の変化率である。図４は同様に、ＴＬＰＭにＤＣストレスを加えた場合のＩｏｎ（ドレインＯＮ電流；線形領域）とＶｔｈ（しきい値電圧）の特性変動を示す関係図である。横軸は時間（秒）、縦軸はＶｔｈ（Ｖ）とＩｏｎ（μＡ）である。
【００２２】
図３、図４に示すように、ＴＬＰＭデバイスのＤＣストレス印加によるＶｔｈ変動は、１０時間経過しても１％以下（数ミリボルト）と殆ど変動しないが、ドレインオン電流Ｉｏｎ変動は非常に顕著であるため、ドレインオン電流Ｉｏｎの変動に対するデバイスの最適化が必要となる。また、図３から理解されるように、本デバイスのホットキャリア耐性はｎ−オフセットドレイン表面濃度（Ｎｄ）に対して依存性を有し、ｎ−オフセットドレイン表面濃度（Ｎｄ）が８．０×１０１６／ｃｍ３のときは、ＤＣストレス時間１０時間経過したところで、ほぼドレインオン電流Ｉｏｎが１０％ほど減少する。しかし、ｎ−オフセットドレイン表面濃度（Ｎｄ）を１．０×１０１７／ｃｍ３に高くした場合は、ＤＣストレス時間１０時間を過ぎてから変動量が飽和してくる。このドレインオン電流Ｉｏｎ変動量の飽和により、ドレインオン電流Ｉｏｎが１０％減少するまで１０００時間もつ外挿線が引ける。
【００２３】
以下、ホットキャリア注入によるデバイスのＩｏｎ特性劣化のメカニズムを説明する。説明のために図５にトレンチ４深さＤｔ＝１．２μｍのＴＬＰＭのオン状態時のインパクトイオン化の様子を断面図で示す。図５の断面図で、トレンチ４底部の曲率部１１近傍に破線で示したループ曲線は内側の小ループ１２が最も高電界領域を示す。この高電界領域はホットキャリアが高濃度に発生し易い領域である。ＴＬＰＭがオン状態のとき、ｎ−オフセットドレイン層５のゲート酸化膜近傍の高電界領域１２で発生した電子正孔対のうち電子がアバランシェ増倍しながらゲート酸化膜中へトラップされると、ＴＬＰＭのｎ−オフセットドレイン層５の表面電荷をドナーで補償しようとして空乏化するためドレイン抵抗が高くなりＩｏｎ（ｇｍ）劣化に至る。しかし、ｎ−オフセットドレイン表面濃度（Ｎｄ）を１．０×１０１７／ｃｍ３に高くすると、ＴＬＰＭのｎ−オフセットドレイン層５の空乏化が抑えられるため、ドレイン抵抗の増加も抑えられる。したがって、オン電流の減少も少なくなり、前記図３で、ｎ−オフセットドレイン表面濃度（Ｎｄ）のパラメーター１．０×１０１７／ｃｍ３の線で示したように、ドレイン電流Ｉｏｎ変動量の飽和が起こるということである。ｎ−オフセットドレイン表面濃度（Ｎｄ）を１．０×１０１７／ｃｍ３以上に高くすると、ｎ−オフセットドレイン層表面の空乏化がさらに抑えられ、Ｉｏｎ変動量もさらに抑えられる方向である。
【００２４】
次に、図６に、ＴＬＰＭの耐圧とＩｏｎ変動率のオフセットドレイン表面濃度（Ｎｄ）との関係図を示す。横軸に５．０Ｅ＋１６とあるは５．０×１０１６／ｃｍ３を表す。他の同様の記載も同じ。前述のように、ｎ−オフセットドレイン表面濃度（Ｎｄ）を１．０×１０１７／ｃｍ３以上に高くするとホットキャリア耐性は改善されるが、ｎ−オフセットドレイン層の表面濃度Ｎｄは同時にＴＬＰＭの耐圧にも効くパラメータである。同図から、ｎ−オフセットドレイン表面濃度（Ｎｄ）が高くなるほどオン耐圧・オフ耐圧とも低下してゆく方向であることが分かる。さらに、ｎ−オフセットドレイン表面濃度（Ｎｄ）が２．０×１０１７／ｃｍ３以上に高くなると、オン耐圧が定格電圧の１５Ｖを切ってしまう。よって、オン耐圧１５Ｖという耐圧特性を満たすには、ｎ−オフセットドレイン表面濃度（Ｎｄ）が１．０×１０１７／ｃｍ３以上２．０×１０１７／ｃｍ３以下という条件に限定される。従って、トレンチ深さＤｔ＝１．２μｍでＮ−オフセットドレイン層の表面濃度（Ｎｄ）が１．０×１０１７／ｃｍ３以上２．０×１０１７／ｃｍ３以下という条件で構成されたＴＬＰＭデバイスは、オン耐圧１５Ｖ定格の仕様において耐圧特性・低ＲｏｎＡ特性を満足しつつホットキャリア耐性を改善できる。
【００２５】
以上のように、ＴＬＰＭ（Ｔｒｅｎｃｈ  Ｌａｔｅｒａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）のｐベース領域のＸｊをトレンチ深さより浅く、ｐベース領域がトレンチ底部の曲率部に接触しないようＤｔ＝１．２μｍ程度で形成することで、ＴＬＰＭデバイスが１５Ｖ定格のオン耐圧、オフ耐圧及び、低ＲｏｎＡ化を満たし、さらにｎ−オフセットドレイン層の表面濃度（Ｎｄ）を１．０×１０１７／ｃｍ３から２．０×１０１３／ｃｍ３の範囲で形成することによって、電界集中ポイントにおけるホットキャリア（ここでは電子）の注入によるオン電流への影響が低減され、ホットキャリアによる特性劣化（ここではＩｏｎ劣化）が劇的に改善される。
【実施例２】
【００２６】
図８に実施例２を示す。ｐ−基板２１上にｎ−層２２を堆積したＮｏｎＰ（Ｎ−ｏｎ  Ｐｓｕｂ）エピタキシャル基板を使用する。前記図１のｎウエル層２とｎ−オフセットドレイン層５の代わりに、接合の深いｎ−エピタキシャル層２２を使用する。このとき、ｎ−エピタキシャル層２２の表面濃度を１．０×１０１７／ｃｍ３以上２．０×１０１７／ｃｍ３以下の範囲のいずれかにする。そしてｎ−エピタキシャル層２２の表面層上に、ｐベース領域２３を形成するためにボロンのイオン注入を行う。異方性トレンチエッチングによりトレンチ２４を形成する。熱拡散ドライブによりＰベース領域２３を形成する。その際、Ｐベース領域２３の接合のトレンチ２４側壁との交差点がトレンチ底部の曲率部３１に掛からないようにする。その他の構成のについては、図１と同様に形成することで、第１実施例と同様にホットキャリア耐性の改善効果を得ることができる。
【実施例３】
【００２７】
本発明の実施例３にかかるＴＬＰＭは、図７−２に示すようにトレンチの側壁にゲートを形成することでデバイスピッチを縮小し、低オン抵抗化を可能とし、更に、トレンチセルフアライン法による製造プロセスでゲート、ドレイン領域を形成するため、従来構造である前記図９のＬＤＭＯＳのようにマスクマージンが不要な分、ゲートとドレインのオーバーラップを低減でき、高速スイッチング可能である。また、従来のＣＤＭＯＳプロセスにトレンチとトレンチゲートの２回のフォトリソグラフィ工程の追加だけで作製できるので、コストパフォーマンスもよい。よって、高速性、高効率なＤＣ／ＤＣコンバータＩＣに内蔵する出力段素子として有用である。
【００２８】
以下、実施例３にかかるＴＬＰＭの製造プロセスについて簡単に説明する。ここでは、０．６μｍＣＤＭＯＳプロセスのオプションとしてＴＬＰＭを追加した。この製造プロセスの特徴の一つは、図１０に示すように、ｐ−基板１００にｎ−ウエル層１０１とｐベース領域用のボロンのイオン注入をした半導体基板に異方性エッチングによりトレンチ１０２を形成した後に、トレンチマスク酸化膜１０５をそのままマスクにトレンチ１０２の底部にｎ−オフセットドレイン領域用のリンのイオン注入を行い、熱拡散を行うことにより、ｎ−オフセットドレイン領域１０３とｐベース領域１０４を形成することにより、ｎ−オフセットドレイン領域１０３をセルフアライン（自己整合）で形成できることである。前記図９に示すＬＤＭＯＳでは、ゲート電極をマスクにすることによりソース、ベース領域をセルフアラインで形成できるが、ゲート電極を形成する前にドレイン領域を形成するためには、再度のマスク合わせが必要になる。この実施例３にかかる図７−２のＴＬＰＭでは、トレンチを用いて自己整合的にｎ−オフセットドレイン領域、ゲート電極を形成するので、特別なマスク合わせが不要である。また、ゲート長を最適化する場合、前記図９のＬＤＭＯＳではデバイスピッチが大きくなるが、この実施例３のＴＬＰＭではトレンチ深さで調節できるのでデバイスピッチは変わらないため、低オン抵抗に有利である。また、このＴＬＰＭのゲート電極は、同一半導体基板に形成されるＣＭＯＳ，ＤＭＯＳと同じ堆積工程で作製される。ただし、ＣＭＯＳゲートとの精度の違いからエッチング工程は分ける必要がある。通常のＣＤＭＯＳプロセスにトレンチ、トレンチゲートの２フォトリソグラフィ工程を追加することにより、この実施例３のＴＬＰＭが作製できるので、低抵抗パワーＭＯＳを内蔵する場合にはコスト的にも有利である。
【００２９】
実施例３にかかる図７−２は絶対最大定格１５ＶのＴＬＰＭである。耐圧（Ｂｖ）、面積あたりのオン抵抗（ＲｏｎＡ）、しきい値電圧（Ｖｔｈ）などのデバイス特性を決定する主要なプロセスパラメータは、以下のとおりである。
トレンチ幅（Ｌｔ）・・・Ｂｖ，ＲｏｎＡ
トレンチ深さ（Ｄｔ）・・・Ｂｖ，ＲｏｎＡ
ｎ−オフセットドレイン濃度（ドーズ量）・・・Ｂｖ，ＲｏｎＡ
ｐベース濃度（ドーズ量）・・・Ｖｔｈ。
【００３０】
このうち、ＴＬＰＭ固有のパラメータは、Ｌｔ，Ｄｔ，ｎ−オフセットドレイン濃度である。それ以外のイオン注入などはＣＭＯＳ，ＤＭＯＳ，バイポーラトランジスタなどと共用している。なお、トレンチ深さ（以降Ｄｔと略す）については、最適を１とした比で示す。図１１にＤｔを振った時のオン耐圧を示す。（ａ）はトレンチ深さＤｔ＝０．７μｍ、（ｂ）はトレンチ深さＤｔ＝１．０μｍ、（ｃ）はトレンチ深さＤｔ＝１．３μｍの場合の、それぞれオン耐圧Ｖｄとベース電流Ｉｂとの関係図である。オフ耐圧（Ｖｇ＝０Ｖ：オフ状態での耐圧）は、トレンチ深さにそれほど依存せず２２Ｖ程度であるが、オン耐圧（Ｖｇ＞Ｖｔｈ：オン状態での耐圧）は、Ｄｔに大きく依存し、Ｄｔ＝０．７では絶対最大定格の１５Ｖに達していない。ＴＬＰＭは、トレンチ底面でコーナーがドレイン側へ湾曲しているため、ＤｔがＰｂａｓｅ−Ｎｄｒａｉｎ接合（Ｘｊ）より浅い場合は、ドレイン領域のソース側のゲート端付近での電界強度が高くなる。Ｄｔが深くなってくると電界が緩和され、オン耐圧が上昇する。ＴＬＰＭは、パワーＩＣの出力段デバイスとして集積され、高周波スイッチング時でも高効率を維持するため、低いゲートチャージ特性（ＲｏｎＱｇ）が要求される。図１２にＤｔを振った時のＲｏｎＱｇを示す。ＲｏｎＱｇは、スイッチング特性を示す指標として一般的に用いられる。図１２によれば、Ｄｔが浅いほど、ＲｏｎＱｇが小さくなり、良好なスイッチング特性が得られることがわかる。これは、Ｄｔを振ることによって、ドレインのゲートへのオーバーラップ量が変わりゲートドレイン間容量Ｃｇｄが変わっていることによるものである（図１３）。以上の結果より、オン耐圧とＲｏｎＱｇはトレードオフの関係にあることがわかる。
（ホットキャリア耐性について）
（１）  ベース（基板）電流
ホットキャリアによる劣化は、ＭＯＳデバイスの微細化が進んでも、電源電圧が下がらないためにしきい値電圧Ｖｔｈや相互コンダクタンス（ｇｍ）が変動し問題になることで一般的によく知られている。特に高耐圧ＭＯＳＦＥＴでは電源電圧が高く、さらに、スイッチング素子として用いる場合は高速でＯＮ／ＯＦＦを繰り返すために、特に注意を払う必要がある。
【００３１】
ホットキャリア発生のメカニズムは、一般的に以下のように知られている。ドレイン側の高電界領域で衝突電離が起き、電子・正孔対を生成する。生成した一部の高エネルギーな電子がゲート酸化膜に注入され、トラップに捕獲されるために、しきい値電圧Ｖｔｈなどの変化が起きる。
衝突電離により生成した正孔のほとんどすべてはベース（基板）電流（Ｉｂ）となるため、ベース電流Ｉｂを測定することにより、最も高電界の条件を調べることができる。このＴＬＰＭはハイサイドスイッチング用デバイスであるため、基板へ流れる電流ではなく、ベース電流を測定している。
【００３２】
図１４は、実施例３のＴＬＰＭのベース電流Ｉｂの測定結果を示す。測定条件は、Ｖｄ＝１５Ｖ，Ｖｓ＝Ｖｓｕｂ＝０Ｖである。縦軸の１Ｅ−１２は１×１０−１２Ａを表す。他の同様な表記も同じ。プレーナデバイス（通常のＮｃｈＭＯＳＦＥＴ、ＮｃｈＤＭＯＳＦＥＴのように、電流が基板表面を流れるデバイス）は、基板電流ＩｂがＶｇ＝Ｖｄ／２で最大となることが一般に知られているが、このＴＬＰＭでは図１４に示すように、Ｖｄ＝１５Ｖの場合、Ｖｇ＝２．５Ｖ＝Ｖｄ／６で、ベース電流Ｉｂが最大となる。
【００３３】
図１５に、（ａ）ＴＬＰＭと（ｂ）ＤＭＯＳのＶｇ＝２Ｖ，Ｖｄ＝１５Ｖでのデバイスシミュレーションで計算した電界分布を示す。ＤＭＯＳは電流経路がＬＯＣＯＳ部分で電界を緩和する方向に湾曲しているが、ＴＬＰＭではトレンチ底面で電界強度が大きくなる方向に湾曲している。ただし、Ｖｇがあがってくると、ドレイン側に電位分布が広がるので、電界は緩和される。よって、ＴＬＰＭでは、トレンチの無いプレーナデバイスとの構造の違いにより、オン電圧Ｖｄ依存性は少なく、ゲート電圧が低い時（２〜３Ｖ）にベース電流Ｉｂが最大となる。
（２）  ホットキャリア耐量
図４に、ＴＬＰＭにＤＣストレス（Ｖｄ＝１５Ｖ，Ｖｇ＝２Ｖ）を加えた特性変動を示す。Ｉｏｎ、Ｖｔｈともに１００００秒でほとんど変動がないことがわかる。
（３）  ホットキャリア耐量とトレンチ深さＤｔとの関係
トレンチ深さＤｔ＝０．７μｍの場合、オン耐圧Ｖｄが急激に低下していたので、ホットキャリア耐量も弱いことが予想される。図１６に、トレンチ深さＤｔ＝０．７μｍでのＤＣストレス（Ｖｄ＝１５Ｖ，Ｖｇ＝２Ｖ）による特性変動を示す。トレンチ深さＤｔ＝１μｍでは、しきい値電圧Ｖｔｈ，ドレイン電流Ｉｏｎともにほとんど変動しなかったのに対し、トレンチＤｔ＝０．７μｍでは、しきい値電圧Ｖｔｈの変動はほとんどないが、ドレイン電流Ｉｏｎは大きく低下している。
【００３４】
この理由について説明する。一般に、電界強度の高いところは衝突電離率も高くなり、衝突電離により電子・正孔対が生成し、生成した一部の高エネルギーな電子がゲート酸化膜のトラップに捕獲されることが知られている。ＮＭＯＳＦＥＴなどのトレンチのないプレーナデバイスでは、チャネル部のドレイン端が高電界となる。これに対して、トレンチゲート構造のＴＬＰＭでは、前述のように、ドレイン部のチャネル端で高電界になる。
【００３５】
ＮＭＯＳＦＥＴのチャネル領域は、Ｓｉ基板表面と平行であるので、不純物濃度は一定であり、ゲート酸化膜にホットエレクトロンがトラップされて固定電荷を持つと、しきい値電圧Ｖｔｈが変動するが、本発明にかかるＴＬＰＭのチャネル部（ｐベース領域）はＳｉ基板表面からのボロンのイオン注入と深さ方向への熱拡散により形成しているので、このＴＬＰＭでは図１５（ａ）に示すように、トレンチ底面付近で衝突電離率が高くホットエレクトロンが発生する。しかし、このＴＬＰＭのしきい値電圧Ｖｔｈを決めているのは、比較的高濃度であるトレンチ上部（ソース側）であるので、トレンチ底部に固定電荷が発生してもしきい値電圧Ｖｔｈには影響しにくいと考えられる。
【００３６】
図１７に、（ａ）Ｄｔ＝１μｍ（ｂ）Ｄｔ＝０．７μｍでのＶｇ＝２Ｖ，Ｖｄ＝１５ＶデバイスシミュレーションによるＴＬＰＭのトレンチゲート近辺の衝突電離率分布を示す。図１７（ｂ）に示すように、トレンチ深さＤｔ＝０．７μｍでは、ドレイン部のゲート下表面広範囲で衝突電離率が高くなっている。よって、広範囲に固定電荷が発生し、オン状態で電流が流れるのを妨げることによって、ドレイン電流Ｉｏｎが減少していると考えられる。
【００３７】
図１７（ａ）に示すように、トレンチ深さＤｔ＝１では、衝突電離率の高い領域は、トレンチ底部コーナー付近の比較的狭いＳｉ基板内部にあるため、特性の劣化を抑えることが可能である。しかし、図１７（ｂ）のＤｔ＝０．７でも、ｎ−オフセットドレイン領域のイオン注入条件の最適化で、高電界領域が基板内部に形成されるような構造とすることで、オン耐圧、ホットキャリア耐性ともに定格を満たす、低ＲｏｎＱｇデバイスを実現できると考えられる。この点が本発明のポイントである。
【００３８】
図１８に、トレンチゲートではない従来のプレーナデバイスと本発明にかかるトレンチゲートタイプのＴＬＰＭのＲｏｎＱｇを比較した結果を示す。ＲｏｎＱｇと耐圧はトレードオフの関係にあるため、図１８は耐圧（横軸）に対するＲｏｎＱｇ（縦軸）で比較してある。本発明のＴＬＰＭは、トレンチを使うことで、良好なオン耐圧とホットキャリア耐量を維持しつつ、低いＲｏｎＱｇ値が得られる。よって、本発明のＴＬＰＭを用いることで、高信頼性、高効率、高周波なスイッチングデバイスを実現することができる。
【００３９】
本発明のＴＬＰＭは、トレンチゲート構造を使うことで高効率、高周波スイッチングが可能なデバイスである。少ない工程の追加で作製でき、トレンチ深さで最適化が可能なので、プレーナデバイスより低オン抵抗化に有利である。
一方、トレンチが浅くなると、スイッチング特性は良くなる一方、オン耐圧とホットキャリア耐性が悪化したが、その理由は、実験結果とシミュレーションにより、高電界領域がドレイン〜チャネル領域に広がっているためであることがわかった。従って、トレンチを深くすることで、高電界領域をＳｉ基板内部に移動させ、ホットキャリアによる特性変動を抑制することができた。また、トレンチゲート構造を最適化することで、更に高効率、高速、高信頼性のＴＬＰＭを実現できることもわかった。
【図面の簡単な説明】
【００４０】
【図１】本発明にかかるＴＬＰＭの要部断面図である。
【図２】本発明にかかるＴＬＰＭの耐圧とＤｔとＲｏｎＡとの関係図である。
【図３】本発明にかかるＴＬＰＭのＤＣストレスによるＩｏｎ変化率とＮｄの関係図である。
【図４】本発明にかかるＴＬＰＭのＩｏｎとＶｔｈの変動率を示すグラフ図である。
【図５】本発明にかかるＴＬＰＭのトレンチゲート近傍の高電界領域を示す断面図である。
【図６】本発明のＴＬＰＭの耐圧とＩｏｎ変動率のオフセットドレイン表面濃度（Ｎｄ）との関係図である。
【図７−１】従来のＴＬＰＭの要部断面図である。
【図７−２】本発明の実施例３にかかるＴＬＰＭの要部断面図である。
【図８】本発明の実施例２にかかるＴＬＰＭの要部断面図である。
【図９】従来のＬＤＭＯＳの要部断面図である。
【図１０】実施例３にかかるＴＬＰＭのセルフアラインプロセスを示す要部断面図である。
【図１１】本発明の実施例３にかかるＤｔをパラメータとし、オン耐圧とベース電流の関係図である。
【図１２】本発明の実施例３にかかるＤｔをパラメータとし、オン耐圧とＲｏｎＱｇとの関係図である。
【図１３】本発明の実施例３にかかるゲートドレイン間容量Ｃｇｄを説明するためのＴＬＰＭの要部断面図である。
【図１４】本発明の実施例３にかかるＴＬＰＭのベース電流Ｉｂの測定結果を示すグラフ図である。
【図１５】本発明の実施例３にかかるＴＬＰＭとＬＤＭＯＳのＶｇ＝２Ｖ，Ｖｄ＝１５Ｖでのデバイスシミュレーションで計算した電界分布図である。
【図１６】本発明の実施例３にかかるＴＬＰＭのトレンチ深さＤｔ＝０．７μｍでのＤＣストレス（Ｖｄ＝１５Ｖ，Ｖｇ＝２Ｖ）による特性変動を示すグラフ図である。
【図１７】本発明の実施例３にかかるＴＬＰＭの（ａ）Ｄｔ＝１μｍ（ｂ）Ｄｔ＝０．７μｍでのＶｇ＝２Ｖ，Ｖｄ＝１５Ｖデバイスシミュレーションによるトレンチゲート近辺の衝突電離率分布図である。
【図１８】本発明の実施例３にかかるＴＬＰＭの耐圧とＲｏｎＱｇとの関係図である。
【符号の説明】
【００４１】
１    一導電型半導体基板、ｐ−基板
２    他導電型ウエル層、ｎ−ウエル層
３    一導電型ベース領域
４    トレンチ
５    オフセットドレイン領域
６    他導電型ドレイン領域
７    ドレイン電極
８    ソース電極
９    ゲート電極
１０  ゲート酸化膜
１１  曲率部
１２  高電界領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
2008130896.tif 000009
【図７−２】
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【図８】
2008130896.tif 000011
【図９】
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【図１０】
2008130896.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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