(57)【要約】【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置の製造方法を提供する。【解決手段】Ｐ型Ｓｉ基板１上の高速用ＨＢＴの形成領域Ａに高濃度のリンイオンを注入した後、Ｓｉ基板１上にシリコン酸化膜３を形成する。その後Ｎ型Ｓｉ層をエピタキシャル成長させると、高速用ＨＢＴの形成領域Ａではまずシリコン酸化膜３の蒸発が起こり除去されてからＮ型Ｓｉ層が成長する。このためラテラルＰＮＰ、ＰＮ接合型バラクタ、高耐圧用ＨＢＴトランジスタ等の素子よりも薄いＮ型Ｓｉ層が得られるため用途の異なる各素子の性能を両立させることができる。【選択図】図１
2008027964.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の第１の領域と第２の領域に、単結晶のシリコン層を有する用途が異なる素子をそれぞれ形成する半導体装置の製造方法であって、
前記第１の領域と第２の領域の表面にシリコン酸化膜を形成し、前記第２の領域の表面に形成された前記シリコン酸化膜を除去することで、前記第１の領域の表面にのみ前記シリコン酸化膜を形成した後、前記シリコン基板上に前記シリコン層をエピタキシャル成長することを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板の第１の領域と第２の領域に、単結晶のシリコン層を有する用途が異なる素子をそれぞれ形成する半導体装置の製造方法であって、
前記第１の領域の表面に第１のシリコン酸化膜を形成し、前記第２の領域の表面に前記第１のシリコン酸化膜より膜厚が薄い第２のシリコン酸化膜を形成した後、前記シリコン基板上に前記シリコン層をエピタキシャル成長することを特徴とする半導体装置の製造方法。
【請求項３】
前記シリコン層をエピタキシャル成長する際、前記第２のシリコン酸化膜が除去された後で且つ前記第１のシリコン酸化膜が除去されるまでの間は、前記第２の領域に第１の不純物濃度のシリコン層をエピタキシャル成長し、
前記第１のシリコン酸化膜が除去された以降は、前記第１の領域と前記第２の領域とに前記第１の不純物濃度と異なる第２の不純物濃度のシリコン層をエピタキシャル成長する請求項２記載の半導体装置の製造方法。
【請求項４】
前記シリコン層をエピタキシャル成長する際、シリコンのソースガスにシラン、ジシランを用いる請求項１，２または３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、バイポーラトランジスタ、ＭＯＳトランジスタ及びバラクタなどの多種の素子を搭載した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、ヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと称す）は、Ｓｉホモ接合バイポーラトランジスタに比べて優れた高速動作性・高電流駆動能力を持つことから、高速・高集積を必要とする移動体通信等の通信用デバイスとして利用されている。特に、バイポーラトランジスタにＳｉ／ＳｉＧｅ，Ｓｉ／ＳｉＧｅＣ等のヘテロ接合構造を組み込んで、１００ＧＨｚを越える遮断周波数をもＨＢＴが実現されている。
【０００３】
近年、高速性能に優れるＨＢＴは、ＣＭＯＳ、ラテラルＰＮＰトランジスタ及びＰＮ接合型バラクタ素子などと集積化され、通信用デバイス等に利用されている。また、高速用ＨＢＴと高耐圧用ＨＢＴを同一基板上に混載したＢｉＣＭＯＳに関する従来例として、特許文献１に開示されている半導体装置が知られている。
【０００４】
この従来例では、高速用ＨＢＴのコレクタ層の表面に凹状の窪みが形成されているため、高速用ＨＢＴのＳｉＧｅ・ベース層直下のコレクタ層を相対的に薄くし、高耐圧用ＨＢＴのＳｉＧｅ・ベース層直下のコレクタ層を相対的に厚くすることが可能になり、それぞれに最適なＣＥ間耐圧が達成されるので、それぞれの高耐圧特性及び高速特性が両立されて高性能な半導体装置が実現される。
【特許文献１】特開２００２−２０８６４１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来例の構造では、ＨＢＴの高性能化に伴い、高速用ＨＢＴのコレクタ層を更に薄くするには凹状の窪みを深く形成しなければならない。しかしながら、凹状の窪みを深くすると、コレクタ層の表面段差が大きくなり、この段差を跨いで形成するＳｉＧｅ・ベース層の結晶性や膜組成が劣化する。更に、この窪み上に形成するエミッタ電極の微細加工も困難であった。
【０００６】
したがって、本発明の目的は、上記課題を鑑み、ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、高速用ＨＢＴ等の高濃度の埋め込み層表面にシリコン酸化膜を形成した後、エピタキシャル層を形成することを特徴とする。
【０００８】
すなわち、第１の発明の半導体装置の製造方法は、シリコン基板の第１の領域と第２の領域に、単結晶のシリコン層を有する用途が異なる素子をそれぞれ形成する半導体装置の製造方法であって、第１の領域と第２の領域の表面にシリコン酸化膜を形成し、第２の領域の表面に形成されたシリコン酸化膜を除去することで、第１の領域の表面にのみシリコン酸化膜を形成した後、シリコン基板上にシリコン層をエピタキシャル成長することを特徴とする。
【０００９】
具体的には、Ｐ型シリコン（Ｓｉ）基板上の所望の素子領域、例えば高速用ＨＢＴ、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの形成領域にリン（Ｐ）イオンを注入した後、高速用ＨＢＴの形成領域の高濃度埋め込み層の表面にのみシリコン酸化膜を形成した後、Ｓｉ基板上に低濃度のＮ型Ｓｉ層を形成する構成である。
【００１０】
Ｎ型Ｓｉ層は真空容器内で加熱しておいた半導体基板にシラン等のシリコン系ガスを供給することによりエピタキシャル成長を行う。ここでシリコン酸化膜は、非常に安定な物質であるが、半導体基板−酸化膜の界面で半導体基板を構成するＳｉとＳｉＯ２が反応しＳｉＯが生成されると、ＳｉＯの揮発性が高いためＳｉＯ２が失われること、また酸化膜除去を加速するためにシラン等のＳｉを含む気体を供給し酸化膜表面でＳｉＯの形成反応を行わせるのが効果的であることがHirayamaらの論文(1987年Applied Physics Letters誌51号2213頁)等で知られている。
【００１１】
よって、高速用ＨＢＴの形成領域の高濃度埋め込み層の表面にのみシリコン酸化膜を形成した半導体基板を真空容器内で加熱しシラン等のシリコン系ガスを供給すると高速用ＨＢＴの形成領域では、まずシリコン酸化膜の除去反応が起こりその後エピタキシャル成長が進む。一方、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴなど他の形成領域では、初めからエピタキシャル成長が進む。このため高速用ＨＢＴの形成領域では低濃度のＮ型Ｓｉ層の膜厚が小さくなるので、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの性能を低下することなく、高速用ＨＢＴの高周波特性を向上させることができる。また、エピタキシャル層表面を凹状の窪みを深く形成することもないのでＳｉＧｅ・ベース層の結晶性や膜組成が劣化することも無い。
【００１２】
第２の発明の半導体装置の製造方法は、シリコン基板の第１の領域と第２の領域に、単結晶のシリコン層を有する用途が異なる素子をそれぞれ形成する半導体装置の製造方法であって、第１の領域の表面に第１のシリコン酸化膜を形成し、第２の領域の表面に第１のシリコン酸化膜より膜厚が薄い第２のシリコン酸化膜を形成した後、シリコン基板上にシリコン層をエピタキシャル成長することを特徴とする。
【００１３】
具体的には、Ｐ型シリコン（Ｓｉ）基板上の所望の素子領域、例えば高速用ＨＢＴ、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの形成領域にリン（Ｐ）イオンを注入した後、高速用ＨＢＴの形成領域の高濃度埋め込み層の表面にシリコン酸化膜を形成する。この際、高速用ＨＢＴの形成領域の高濃度埋め込み層表面ではシリコン酸化膜を他の形成領域よりも厚く形成した後、Ｓｉ基板上に低濃度のＮ型Ｓｉ層を形成する構成である。
【００１４】
半導体基板を真空容器内で加熱しシラン等のシリコン系ガスを供給するとまずシリコン酸化膜の除去反応が起こりその後エピタキシャル成長が進むが、高速用ＨＢＴの形成領域の高濃度埋め込み層の表面にのみシリコン酸化膜を厚く形成されているので、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴなど他の素子と比べ酸化膜が除去されるのに時間がかかりエピタキシャル成長が遅れて進むため高速用ＨＢＴの形成領域では低濃度のＮ型Ｓｉ層の膜厚が小さくなるので、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの性能を低下することなく、高速用ＨＢＴの高周波特性を向上させることができる。また、全面をシリコン酸化膜で覆うためエピタキシャル層と基板との界面の清浄度をあげることができる。
【００１５】
第３の発明の半導体装置の製造方法は、第２の発明の半導体装置の製造方法において、シリコン層をエピタキシャル成長する際、第２のシリコン酸化膜が除去された後で且つ第１のシリコン酸化膜が除去されるまでの間は、第２の領域に第１の不純物濃度のシリコン層をエピタキシャル成長し、第１のシリコン酸化膜が除去された以降は、第１の領域と第２の領域とに第１の不純物濃度と異なる高い第２の不純物濃度のシリコン層をエピタキシャル成長する。
【００１６】
具体的には、Ｐ型シリコン（Ｓｉ）基板上の所望の素子領域、例えば高速用ＨＢＴ、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの形成領域にリン（Ｐ）イオンを注入した後、高速用ＨＢＴの形成領域の高濃度埋め込み層の表面にシリコン酸化膜を形成する。この際、高速用ＨＢＴの形成領域の高濃度埋め込み層表面ではシリコン酸化膜を他の形成領域よりも厚く形成した後、Ｓｉ基板上に第１の不純物濃度のＮ型Ｓｉ層を形成し、更に高速用ＨＢＴの形成領域の高濃度埋め込み層表面の厚いシリコン酸化膜が除去された後、Ｓｉ基板全面上に第２の不純物濃度を有するＮ型Ｓｉ層をエピタキシャル成長する構成である。
【００１７】
半導体基板を真空容器内で加熱しシラン等のシリコン系ガスを供給するとまずシリコン酸化膜の除去反応が起こりその後エピタキシャル成長が進むが、高速用ＨＢＴの形成領域の高濃度埋め込み層の表面にのみシリコン酸化膜を厚く形成されているので、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴなど他の素子と比べ酸化膜が除去されるのに時間がかかりエピタキシャル成長が遅れる。そして高速用ＨＢＴの形成領域のシリコン酸化膜も除去された段階で第２の不純物濃度のＮ型Ｓｉ層をエピタキシャル成長させる。これによりＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴと高速用ＨＢＴとのＮ型Ｓｉ層の不純物濃度を変えることができるので前者の高耐圧特性と後者の高周波特性とをさらに向上させることができる。
【００１８】
第４の発明の半導体装置の製造方法は、第１，２または３の発明の半導体装置の製造方法において、シリコン層をエピタキシャル成長する際、シリコンのソースガスにシラン、ジシランを用いる。
【００１９】
この構成によると、シラン、ジシランに含まれるＳｉとＳｉＯ２が反応し、ＳｉＯの生成効率が向上するのでシリコン酸化膜の除去が加速される効果がある。
【発明の効果】
【００２０】
本発明の半導体装置の製造方法によれば、第１の領域の表面にのみシリコン酸化膜を形成した後、あるいは第２の領域の表面に第１のシリコン酸化膜よりも薄い第２のシリコン酸化膜を形成した後、シリコン基板上にシリコン層をエピタキシャル成長するので、高速用ＨＢＴ等が形成される第１の領域では第２の領域よりシリコン酸化膜が除去されるのに時間がかかりエピタキシャル成長が遅れて進むことにより、エピタキシャル層を薄く形成することができる。このため、従来のように、高速用ＨＢＴの形成領域のエピタキシャル層の表面に凹状の窪みを形成する必要がないため、高速用ＨＢＴのＳｉＧｅ・ベース層の結晶性や膜組成が劣化することはなく、エミッタ電極の微細加工も容易になる。このように、所望の素子によって膜厚の異なるＳｉエピタキシャル層を形成することができることにより、ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の特性向上を両立することができるので、全ての素子において性能向上が可能となる高性能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
以下、図１及び図２を参照しながら、本発明の第１の実施形態における半導体装置の製造方法について説明する。図１（ａ）〜図２（ｂ）は、本発明の第１の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。なお、レジスト膜の除去工程については説明を省略する。
【００２２】
本実施形態の製造方法は、シリコン基板１の第１の領域Ａと第２の領域Ｂに、単結晶のシリコン層４を有する用途が異なる素子をそれぞれ形成する際、第１の領域Ａと第２の領域Ｂの表面にシリコン酸化膜を形成し、第２の領域Ｂの表面に形成されたシリコン酸化膜を除去することで、第１の領域Ａの表面にのみシリコン酸化膜を形成した後、シリコン基板１上にシリコン層４をエピタキシャル成長する。
【００２３】
この場合、まず、図１（ａ）に示すように（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型の埋め込み型不純物層２を形成しようとする領域（高速用ＨＢＴ形成領域Ａ及びラテラルＰＮＰトランジスタ形成領域Ｂ）を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０１５ｃｍ−２の条件でリンイオンを注入する。次に温度が１０００℃程度で３０分程度の熱処理を行なう。
【００２４】
続いて、Ｓｉ基板１の表面に約３〜５ｎｍのシリコン酸化膜を形成する（図示せず）。リソグラフィを用いて高速用ＨＢＴの形成領域Ａ以外を開口後、シリコン酸化膜をエッチングすることにより、図１（ｂ）に示すように高速用ＨＢＴの形成領域Ａの表面部にＳｉ酸化膜３を形成する。
【００２５】
次に、Ｐ型Ｓｉ基板１の上に、Ｎ型不純物をｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層４をエピタキシャル成長させる。このとき、例えば成長温度８００℃、ソースガスＳｉ２Ｈ６の流量１ＳＣＣＭとすると、図２（ａ）で示すように高速用ＨＢＴの形成領域Ａに形成された約３〜５ｎｍのシリコン酸化膜３は約１２〜２０分で除去され、その間他の領域ＢではＳｉ単結晶層４が約２００〜３００ｎｍ形成されている。図２（ｂ）で示すように高速用ＨＢＴの形成領域Ａではシリコン酸化膜が除去された後はＳｉ単結晶層の成長が始まるのでラテラルＰＮＰトランジスタ形成領域Ｂの方が高速用ＨＢＴ形成領域Ａよりも約２００〜３００ｎｍ厚くＳｉ単結晶層４が形成できる。
【００２６】
また、高速用ＨＢＴの形成領域Ａのエピタキシャル層表面を凹状の窪みを深く形成することもないのでＳｉＧｅ・ベース層の結晶性や膜組成が劣化することも無い。
【００２７】
なお、本実施形態では、Ｓｉ単結晶層４の成長条件として、温度８００℃としたが約７００〜１０００℃、ソースガスをＳｉ２Ｈ６したがＳｉＨ４等でもよい。また高速用ＨＢＴとラテラルＰＮＰトランジスタを集積する場合について示したが、高耐圧用ＨＢＴ、ＰＮ接合バラクタなどを高速用ＨＢＴと集積する場合にも有効である。
（第２の実施形態）
以下、図３及び図４を参照しながら、本発明の第２の実施形態における半導体装置の製造方法について説明する。図３（ａ）〜図４（ｂ）は、本発明の第２の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。なお、レジスト膜の除去工程については説明を省略している。
【００２８】
本実施形態の製造方法は、シリコン基板１の第１の領域Ａと第２の領域Ｂに、単結晶のシリコン層４を有する用途が異なる素子をそれぞれ形成する際、第１の領域Ａの表面に第１のシリコン酸化膜を形成し、第２の領域Ｂの表面に第１のシリコン酸化膜より膜厚が薄い第２のシリコン酸化膜を形成した後、シリコン基板１上にシリコン層４をエピタキシャル成長する。
【００２９】
この場合、まず、図３（ａ）に示すように、（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型の埋め込み型不純物層２を形成しようとする領域（高速用ＨＢＴ形成領域Ａ及びラテラルＰＮＰトランジスタ形成領域Ｂ）を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０１５ｃｍ−２の条件でリンイオンを注入する。次に温度が１０００℃程度で３０分程度の熱処理を行なう。
【００３０】
続いて、Ｓｉ基板１の表面に約１０ｎｍのシリコン酸化膜を形成する（図示せず）。リソグラフィを用いて高速用ＨＢＴの形成領域Ａ以外を開口後、シリコン酸化膜を約５ｎｍエッチングすることにより、図３（ｂ）に示すように高速用ＨＢＴの形成領域Ａの表面部には約１０ｎｍ他の領域Ｂには約５ｎｍのＳｉ酸化膜３を形成する。
【００３１】
次に、Ｐ型Ｓｉ基板１の上に、Ｎ型不純物をｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層４をエピタキシャル成長させる。このとき、例えば成長温度８００℃、ソースガスＳｉ２Ｈ６の流量１ＳＣＣＭとすると高速用ＨＢＴの形成領域Ａ以外に形成された約５ｎｍのシリコン酸化膜は約２０分で除去され（図示せず）、そして約４０分後には図４（ａ）に示すように高速用ＨＢＴの形成領域Ａのシリコン酸化膜３も除去され、その間他の領域ＢではＳｉ単結晶層４が約２００〜３００ｎｍ形成されている。高速用ＨＢＴの形成領域Ａでは図４（ｂ）に示すようにシリコン酸化膜が除去された後はＳｉ単結晶層の成長が始まるのでラテラルＰＮＰトランジスタ形成領域Ｂの方がＨＢＴ形成領域よりも約２００〜３００ｎｍ厚くＳｉ単結晶層４が形成できる。
【００３２】
また、全面をシリコン酸化膜３で覆うためエピタキシャル層と基板との界面の清浄度をあげることができる。
【００３３】
なお、本実施形態では、Ｓｉ単結晶層４の成長条件として、温度８００℃としたが約７００〜１０００℃、ソースガスをＳｉ２Ｈ６したがＳｉＨ４等でもよい。また高速用ＨＢＴとラテラルＰＮＰトランジスタを集積する場合について示したが、高耐圧用ＨＢＴ、ＰＮ接合バラクタなどを高速用ＨＢＴと集積する場合にも有効である。
（第３の実施形態）
以下、図５〜図１８を参照しながら、本発明の第３の実施形態における半導体装置の製造方法について説明する。図３〜１０図は、本発明の第３の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。なお、レジスト膜の除去工程については説明を省略している。
【００３４】
本実施形態の製造方法は、第２の実施形態において、シリコン層をエピタキシャル成長する際、第２のシリコン酸化膜が除去された後で且つ第１のシリコン酸化膜が除去されるまでの間は、第２の領域Ｂに第１の不純物濃度のシリコン層４ａをエピタキシャル成長し、第１のシリコン酸化膜が除去された以降は、第１の領域Ａと第２の領域Ｂとに第１の不純物濃度より高い第２の不純物濃度のシリコン層４ｂをエピタキシャル成長する。
【００３５】
この場合、まず、図５（ａ）に示すように、（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型の埋め込み型不純物層２を形成しようとする領域（高速用ＨＢＴ形成領域Ａ及びラテラルＰＮＰトランジスタ形成領域Ｂ）を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０１５ｃｍ−２の条件でリンイオンを注入する。次に温度が１０００℃程度で３０分程度の熱処理を行なう。
【００３６】
続いて、Ｓｉ基板１の表面に約１０ｎｍのシリコン酸化膜を形成する（図示せず）。リソグラフィを用いて高速用ＨＢＴの形成領域Ａ以外を開口後、シリコン酸化膜を約５ｎｍエッチングすることにより、図５（ｂ）に示すように高速用ＨＢＴの形成領域Ａの表面部には約１０ｎｍ他の領域Ｂには約５ｎｍのＳｉ酸化膜３を形成する。
【００３７】
次に、Ｐ型Ｓｉ基板１の上に、Ｎ型不純物をｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層をエピタキシャル成長させる。このとき、例えば成長温度８００℃、ソースガスＳｉ２Ｈ６の流量１ＳＣＣＭとすると高速用ＨＢＴの形成領域Ａ以外に形成された約５ｎｍのシリコン酸化膜は約２０分で除去され、そして約４０分後には図６（ａ）に示すように高速用ＨＢＴの形成領域Ａのシリコン酸化膜３は除去され、その間他の領域Ｂでは第１の不純物濃度のＳｉ単結晶層４ａが約２００〜３００ｎｍ形成されている。この後Ｎ型不純物の濃度を変え第２の不純物濃度のＳｉ単結晶層４ｂを成長させる。高速用ＨＢＴの形成領域Ａでは図６（ｂ）に示すようにシリコン酸化膜が除去された後はＳｉ単結晶層の成長が始まるので、ラテラルＰＮＰトランジスタ形成領域Ｂでは約２００〜３００ｎｍの第１の不純物濃度のＳｉ単結晶層４ａと第２の不純物濃度のＳｉ単結晶層４ｂが、高速用ＨＢＴの形成領域では第２の不純物濃度のＳｉ単結晶層４ｂのみが形成できる。
【００３８】
次に、図７に示す工程で、分離層として、シリコン酸化膜が埋め込まれたシャロートレンチ５と、アンドープポリシリコン膜７及びこれを取り囲むシリコン酸化膜８により構成されるディープトレンチ６とを形成する。各トレンチ５，６の深さは、それぞれ約０．３μｍ、約３μｍである。
【００３９】
次に、図８に示すように、Ｎ＋型コレクタ引き出し層９を開口したレジスト膜（図示せず）を形成し、レジスト膜を注入マスクとして用いて、加速エネルギー約６０ｋｅＶ，ドーズ量３×１０１５ｃｍ−２の条件で、リン（Ｐ）イオンをＳｉ単結晶層３内に選択的に注入した後、酸素プラズマアッシングを用いてレジスト膜を除去する。続いて、温度が８５０℃程度で３０分程度の熱処理を行なって、更に、加速エネルギー約５０ｋｅＶ，ドーズ量３×１０１５ｃｍ−２の条件でヒ素を注入して、Ｎ＋型コレクタ引き出し層９を形成する。
【００４０】
次に、図９に示すように、基板上に約５ｎｍのシリコン酸化膜、約２５０ｎｍのポリシリコン膜１０を形成後、ベース領域以外を開口したレジスト膜（図示せず）をマスクとしてエッチングを行いベース領域を形成する。
【００４１】
次に、図１０に示すように、減圧ＣＶＤ法により、基板上に厚さ約１１０ｎｍのシリコン酸化膜を堆積させ、ラテラルトランジスタのエミッタ１２・コレクタ１３部分を開口したレジスト膜（図示せず）をマスクとしてエッチングを行いサイドウォール１１を形成する。その後、Ａｓ注入を行いレジスト除去する。さらにラテラルトランジスタのベースの引き出し電極部１４を開口したレジスト膜（図示せず）をマスクとしてボロン注入を行う。
【００４２】
次に、図１１に示すように、減圧ＣＶＤ法により、基板上に厚さ約５０ｎｍのシリコン酸化膜１５を堆積させ、続いて、減圧ＣＶＤ法により、シリコン酸化膜１５の上に約１００ｎｍのポリシリコン膜１６を堆積させる。
【００４３】
次に、図１２に示すように、フォトリソグラフィーを用いて高速用ＨＢＴ形成領域Ａを開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、エッチングにより、ポリシリコン膜１６をパターニングして、外部ベース層の形成領域を開口する。次に、酸素プラズマアッシングを用いてレジスト膜を除去し、続いて、ポリシリコン膜１６の開口部に露出しているシリコン酸化膜１５をフッ酸により除去し、リンが注入されたＳｉ単結晶層４の表面を露出させる。
【００４４】
次に、図１３に示すように、ＵＨＶ−ＣＶＤ法により、基板上に約７０ｎｍのＳｉバッファ層を成長した後に、ＳｉＧｅＣ膜とＳｉ膜を順次エピタキシャル成長する。このとき、Ｓｉ単結晶層４の上には、厚さ約７０ｎｍのＳｉＧｅＣ膜と厚さ約３０ｎｍのＳｉ膜とからなる厚さ約１００ｎｍのＳｉ／ＳｉＧｅＣ層１７ａが成長され、シャロートレンチ５（シリコン酸化膜）及びポリシリコン膜１６の上には、厚さ約３０ｎｍの多結晶Ｓｉと厚さ３５ｎｍの多結晶ＳｉＧｅＣ膜と厚さ約１５ｎｍの多結晶Ｓｉ膜とからなる厚さ約８０ｎｍの多結晶のＳｉ／ＳｉＧｅＣ層１７ｂが成長される。また、ｉｎ−ｓｉｔｕドープにより、ＳｉＧｅＣ膜にはボロン（Ｂ）が導入されて、ＳｉＧｅＣ膜はＰ型になっている。
【００４５】
次に、図１４に示すように、減圧ＣＶＤ法により、基板上に、膜厚が約３０ｎｍのシリコン酸化膜１８及び膜厚が約５０ｎｍで濃度約３×１０１５ｃｍ−３のリンを含むポリシリコン膜１９を連続して堆積する。その後、フォトリソグラフィーを用いて、エミッタ形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、ドライエッチングにより、ポリシリコン膜１９をパターニングして、エミッタ開口部２０を形成する。その後、ウエットエッチングにより、エミッタ開口部２０内のシリコン酸化膜１８を除去する。
【００４６】
次に、図１５に示すように、基板上に、ｉｎ−ｓｉｔｕドープを伴う減圧ＣＶＤにより、膜厚が４００ｎｍ程度で濃度が１〜５×１０２０ｃｍ−３程度のＮ型不純物（リン）を含むＮ＋型ポリシリコンを堆積する。続いて、フォトリソグラフィーにより、Ｎ＋型ポリシリコン膜２１の上に、エミッタ電極部分を覆うレジスト膜を形成する。そして、レジスト膜をエッチングマスクとして用いて、異方性エッチングにより、ポリシリコン膜をパターニングしてエミッタ電極２１を形成する。続いて、レジスト膜及びエミッタ電極２１をエッチングマスクとして用いて、ウエットエッチングにより、シリコン酸化膜１８のうちエミッタ電極２１によって覆われていない部分を除去する。
【００４７】
次に、外部ベースの抵抗を低減するために、Ｓｉ／ＳｉＧｅＣ層１７ａ，１７ｂに、基板表面に実質的に垂直な方向（チャネリングを生じない程度の傾きしかない方向）から、加速エネルギー約５ｋｅＶ，ドーズ量２×１０１５ｃｍ−２の条件でボロンの追加注入を行なう。
【００４８】
次に、図１６に示すように、酸素プラズマアッシングにより、エミッタ電極２１のパターンニングに用いたレジスト膜を除去する。その後、フォトリソグラフィーにより、エミッタ電極２１及び多結晶のＳｉ／ＳｉＧｅＣ層１７ｂのうち外部ベース層となる領域を覆うレジスト膜を形成し、レジスト膜をエッチングマスクとして用いて、多結晶のＳｉ／ＳｉＧｅＣ層１７ｂのうち外部ベース層よりも外側に位置する部分を除去する。
【００４９】
次に、図１７に示すように、減圧ＣＶＤ法により、基板上に、厚さが約３０〜１００ｎｍ程度のシリコン酸化膜を堆積した後、温度が９００℃程度で、時間が１０〜１５秒程度の熱処理を行なって、エミッタ電極２１からＳｉ／ＳｉＧｅＣ層１７ａ中のＳｉ膜内にリンを拡散させてエミッタ層２２を形成する。続いて、基板上に、シリコン酸化膜を堆積した後、シリコン酸化膜を異方性エッチングして、エミッタ電極２１の側面上にサイドウォール２３を形成する。この時、ＨＢＴのエミッタ電極２１の上面、Ｓｉ／ＳｉＧｅＣ層１７ｂの上面、及びＮ＋型コレクタ引き出し層９の上面には、シリコン層が露出している状態である。
【００５０】
次に、図１８に示すように、スパッタリングにより、基板上にＣｏ膜を形成した後、加熱してＣｏとＳｉとを反応させて、ＨＢＴのエミッタ電極２１の上部、Ｓｉ／ＳｉＧｅＣ層１７ａの上部、及びＮ＋型コレクタ引き出し層９の上部にＣｏシリサイド層を形成する。その後、ＣｏとＳｉとの未反応層を除去し、続いて、Ｃｏシリサイド層のアニールを行なうことにより、Ｃｏシリサイド層を低抵抗化する。これにより、Ｓｉ／ＳｉＧｅＣ層１７ａの一部とＳｉ／ＳｉＧｅＣ層１７ｂとＣｏシリサイド層とによって構成される外部ベース層とを形成する。
【００５１】
これ以降の工程では、周知の多層配線工程プロセスを用いる。すなわち、基板上にシリコン酸化膜からなる層間絶縁膜２４を堆積した後に、層間絶縁膜２４を貫通してＨＢＴのエミッタ電極２１，外部ベース層及びＮ＋型コレクタ引き出し層９の各Ｃｏシリサイド層に到達する接続孔を形成する。その後、各接続孔内にＷ膜を埋め込んでＷプラグ２５を形成した後に、層間絶縁膜２４の上にアルミニウム合金膜を形成し、所定の領域を開口したレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各Ｗプラグ２５に接続され、層間絶縁膜２４の上に延びる金属配線２６を形成する。このようにして、本実施形態の半導体装置が完成する。
【００５２】
半導体基板を真空容器内で加熱しシラン等のシリコン系ガスを供給するとまずシリコン酸化膜の除去反応が起こりその後エピタキシャル成長が進むが、高速用ＨＢＴの形成領域Ａの高濃度埋め込み層の表面にのみシリコン酸化膜が厚く形成されているので、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴなど他の素子と比べ酸化膜が除去されるのに時間がかかりエピタキシャル成長が遅れる。そして高速用ＨＢＴの形成領域Ａのシリコン酸化膜も除去された段階で第２の不純物濃度のＮ型Ｓｉ層をエピタキシャル成長させる。これによりＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴと高速用ＨＢＴとのＮ型Ｓｉ層の不純物濃度を変えることができるので前者の高耐圧特性と後者の高周波特性とをさらに向上させることができる。
【００５３】
なお、本実施形態では、Ｓｉ単結晶層４の成長条件として、温度８００℃としたが約７００〜１０００℃、ソースガスをＳｉ２Ｈ６したがＳｉＨ４等でもよい。また高速用ＨＢＴとラテラルＰＮＰトランジスタを集積する場合について示したが、高耐圧用ＨＢＴ、ＰＮ接合バラクタなどを高速用ＨＢＴと集積する場合にも有効である。
【産業上の利用可能性】
【００５４】
本発明にかかる半導体装置の製造方法は、ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の特性向上を両立することができるので、全ての素子において性能向上が可能となる高性能な半導体装置を実現することができ、良好な高周波特性が要求される情報・通信用デバイス等に有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】図１の次の工程の断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】図３の次の工程の断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】図５の次の工程の断面図である。
【図７】図６の次の工程の断面図である。
【図８】図７の次の工程の断面図である。
【図９】図８の次の工程の断面図である。
【図１０】図９の次の工程の断面図である。
【図１１】図１０の次の工程の断面図である。
【図１２】図１１の次の工程の断面図である。
【図１３】図１２の次の工程の断面図である。
【図１４】図１３の次の工程の断面図である。
【図１５】図１４の次の工程の断面図である。
【図１６】図１５の次の工程の断面図である。
【図１７】図１５の次の工程の断面図である。
【図１８】図１７の次の工程の断面図である。
【符号の説明】
【００５６】
１  Ｐ型Ｓｉ基板
２  Ｎ＋埋め込み型不純物層
３  シリコン酸化膜
４  Ｓｉ単結晶層
４ａ  第１の不純物濃度のＳｉ単結晶層
４ｂ  第２の不純物濃度のＳｉ単結晶層
５  シャロートレンチ
６  ディープトレンチ
７  アンドープポリシリコン膜
８  シリコン酸化膜
９  Ｎ＋型コレクタ引き出し層
１０  ポリシリコン膜
１１  サイドウォール
１２  エミッタ層
１３  コレクタ層
１４  ベース引出し電極
１５  シリコン酸化膜
１６  ポリシリコン膜
１７ａ  単結晶のＳｉ／ＳｉＧｅＣ層
１７ｂ  多結晶のＳｉ／ＳｉＧｅＣ層
１８  シリコン酸化膜
１９  ポリシリコン膜
２０  エミッタ開口部
２１  エミッタ電極
２２  エミッタ層
２３  サイドウォール
２４  層間絶縁膜
２５  Ｗプラグ
２６  金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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