(57)【要約】【課題】メモリセルアレイのメモリセルのデータを読み出す時に消費電流を低減すること。【解決手段】不揮発性半導体記憶装置１００は、直列に接続されているＮ（Ｎは２以上の整数である）以上の複数のメモリセルを具備する不揮発性半導体記憶装置において、前記複数のメモリセルを選択してデータを読み出す時に当該選択されるメモリセル以外の非選択のメモリセルの制御ゲートに読出パス電圧を印加する読出パス電圧印加制御部２０１のローカルポンプ回路２０４１に与えるクロック信号の周期を制御するクロック信号周期制御回路２０３を具備する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
直列に接続されているＮ（Ｎは２以上の整数である）以上の複数のメモリセルを具備する不揮発性半導体記憶装置において、
前記複数のメモリセルを選択してデータを読み出す時に当該選択されるメモリセル以外の非選択のメモリセルの制御ゲートに所定の読出パス電圧を印加する読出パス電圧印加制御部のローカルポンプ回路に与えるクロック信号の周期を制御するクロック信号周期制御部を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記クロック信号周期制御部は、前記読出パス電圧印加制御部の出力電圧が前記選択されるメモリセル以外の非選択のメモリセルの制御ゲートに印加する前記読出パス電圧に達する読出電圧パス到達時点以後の前記クロック信号の周期を前記読出電圧到達時点より前の前記クロック信号の周期より長くすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記クロック信号周期制御部は、前記非選択のメモリセルのワード線への読み出し電圧の転送の後に、当該読み出し電圧の転送の前よりも前記クロック信号の周期を長くすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記クロック信号周期制御部は、前記読み出しの動作の終了後には前記クロック信号の周期を前記読み出しの動作の前のクロック信号の周期に戻すことを特徴とする請求項１から請求項３までのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置は、ＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１から請求項５までのいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列に接続されているＮ（Ｎは２以上の整数である）以上の複数のメモリセルを具備する不揮発性半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
一般的な不揮発性半導体記憶装置として、直列に接続されているＮ（Ｎは２以上の整数である）以上の複数のメモリセルを具備するものが知られている。この一般的な不揮発性半導体記憶装置は、メモリセルアレイ、主制御部、ブロック制御回路、ロウ制御回路、選択回路、センスアンプ回路、カラム制御回路及びデータ入出力バッファを具備している。
【０００３】
主制御部は、データ入出力バッファから受ける制御信号に基づいて、ブロック制御回路、ロウ制御回路、選択回路、センスアンプ回路及びカラム制御回路を制御して、メモリセルアレイに対するデータの書き込み、読み出し及び消去の動作を行う。
【０００４】
ロウ制御回路は、メモリセルアレイに対するデータの書き込み及び読み出しの時にメモリセルアレイのワード線に対して印加する電圧の制御を行う。そして、ロウ制御回路は、メモリセルアレイの複数のメモリセルのいずれかを選択してデータを読み出す時に前記選択されたメモリセル以外のメモリセルに電圧を印加する読出パス電圧印加制御部を具備している。
【０００５】
図６に示すように、読出パス電圧印加制御部１１は、チャージポンプ回路１２、複数のコントロールゲートドライバ回路（ＧＣドライバ回路）１３及びローデコーダ１４を具備している。複数のＧＣドライバ回路１３の各々は、ローカルポンプ回路１５及びトランジスタ１６を具備している。ローカルポンプ回路１５は、トランジスタ1６を制御してチャージポンプ回路１２からの読出パス電圧をローデコーダ１４に与える。ローデコーダ１４は、ローカルポンプ回路１５によりゲート電圧を制御したトランジスタ１６を介して、チャージポンプ回路１２からの読出パス電圧をメモリセルアレイ２０の所定のワード線に対して与える。
【０００６】
読出パス電圧印加制御部１１のローカルポンプ回路１５は、メモリセルのデータを読み出す時にクロック信号を受けて動作してトランジスタ１６を制御する所定の電圧値まで徐々に昇圧するものである。ローカルポンプ回路１５の昇圧の速度は、ローカルポンプ回路１５が受けるクロック信号の周期に依存している。ローカルポンプ回路１５の昇圧の速度は、前記クロック信号の周期が短いほど速くなる。ローカルポンプ回路１５は、メモリセルのデータを読み出す時に一定の周期のクロック信号を受けて動作している。
【０００７】
また、ローカルポンプ回路１５は、複数のインバータを有している。これらのインバータは、クロック信号を受けている。これらのインバータには、クロック信号がハイレベルからロウレベルに遷移する時又はロウレベルからハイレベルに遷移する時に貫通電流が流れる。このため、これらのインバータの消費電流は、クロック信号の周期に依存している。
【０００８】
また、半導体メモリ装置として、特許文献１に記載されたものがある。この半導体メモリ装置は、外部入力の選択信号に応答して周波数の異なる２種類のクロック信号を発生する発振手段と、前記発振手段からのクロック信号に応じた駆動能力で昇圧動作を行なう昇圧手段と、を備えた昇圧回路を具備するものである。
【特許文献１】特開２００２−２０３３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、一般的な不揮発性半導体記憶装置においては、ローカルポンプ回路がメモリセルのデータを読み出す時に一定の周期のクロック信号を受けて動作しているため、消費電流が増大してしまうという問題がある。
【００１０】
例えば、一般的な不揮発性半導体記憶装置において、メモリセルアレイ２０の１つのブロックのＮＡＮＤセルストリングユニットがＮ個の直列のメモリセルを有する場合には、１つのローカルポンプ回路１５の複数のインバータの消費電流の総和の（Ｎ−１）倍の消費電流が発生するという問題がある。
【００１１】
また、特許文献１に記載された半導体メモリ装置においては、データの書き込み動作と消去とで周波数の異なる２種類のクロック信号を用いているのみであるため、データを読み出す時に消費電流が増大してしまうという問題がある。
【００１２】
本発明は、メモリセルアレイのメモリセルのデータを読み出す時に消費電流を低減することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る不揮発性半導体記憶装置は、直列に接続されているＮ（Ｎは２以上の整数である）以上の複数のメモリセルを具備する不揮発性半導体記憶装置において、前記複数のメモリセルを選択してデータを読み出す時に当該選択されるメモリセル以外の非選択のメモリセルの制御ゲートに所定の読出パス電圧を印加する読出パス電圧印加制御部のローカルポンプ回路に与えるクロック信号の周期を制御するクロック信号周期制御部を具備する構成を採る。
【発明の効果】
【００１４】
本発明の一実施態様によれば、複数のメモリセルを選択してデータを読み出す時に当該選択されるメモリセル以外の非選択のメモリセルの制御ゲートに読出パス電圧を印加する読出パス電圧印加制御部のローカルポンプに与えるクロック信号の周期を制御するクロック信号周期制御部を具備するため、メモリセルアレイのメモリセルのデータを読み出す時に消費電流を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態に係る不揮発性半導体記憶装置について、図面を参照しながら詳細に説明する。なお、本発明は、以下の実施例に限定されるものではない。
【００１６】
（一実施の形態）
図１は、本発明の一実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【００１７】
図１に示すように、不揮発性半導体記憶装置１００は、メモリセルアレイ１０１、主制御部１０２、ブロック制御回路１０３、ロウ制御回路１０４、選択回路１０５、センスアンプ回路１０６、カラム制御回路１０７及びデータ入出力バッファ１０８を具備している。
【００１８】
主制御部１０２は、データ入出力バッファ１０８から受ける制御信号に基づいて、ブロック制御回路１０３、ロウ制御回路１０４、選択回路１０５、センスアンプ回路１０６及びカラム制御回路１０７を制御して、メモリセルアレイ１０１に対するデータの書き込み、読み出し及び消去の動作を行う。
【００１９】
ロウ制御回路１０４は、メモリセルアレイ１０１に対するデータの書き込み及び読み出しの時にメモリセルアレイ１０１のワード線に対して印加する電圧の制御を行う。そして、ロウ制御回路１０４は、メモリセルアレイ１０１の複数のメモリセルのいずれかを選択してデータを読み出す時に前記選択されたメモリセル以外の非選択のメモリセルに電圧を印加する読出パス電圧印加制御部２０１を具備している。
【００２０】
図２に示すように、読出パス電圧印加制御部２０１は、チャージポンプ回路２０２、クロック周期制御回路２０３、複数のコントロールゲートドライバ回路（ＧＣドライバ回路）２０４及びローデコーダ２０５を具備している。
【００２１】
複数のＧＣドライバ回路２０４の各々は、ローカルポンプ２０４１及びトランジスタ２０４２を具備している。トランジスタ２０４２は、高電圧用のＮ型Ｅタイプのものである。トランジスタ２０４２のドレインは、チャージポンプ回路２０２の出力端子に接続されている。トランジスタ２０４２のドレインとチャージポンプ回路２０２の出力端子とのノードは、ローカルポンプ回路２０４１の制御端子に接続されている。
【００２２】
ローカルポンプ回路２０４１の出力端子は、トランジスタ２０４２の制御ゲートに接続されている。トランジスタ２０４２のソースは、ローデコーダ２０５の入力端子に接続されている。ローデコーダ２０５の出力端子は、メモリセルアレイ１０１のワード線及び選択ゲート線に接続されている。
【００２３】
チャージポンプ回路２０２は、読出パス電圧を生成してトランジスタ２０４２のドレインに与える。クロック周期制御回路２０３は、クロック信号を受けてこのクロック信号の周期を制御して、周期の制御後のクロック信号をローカルポンプ回路２０４１及びトランジスタ２０４２のドレインに与える。ローカルポンプ回路２０４１は、制御装置（図示せず）からオン及びオフを制御するオンオフ制御信号Ａ１を受ける。
【００２４】
ローカルポンプ回路２０４１は、トランジスタ２０４２を制御してチャージポンプ回路２０２からの読出パス電圧をローデコーダ２０５に与える。ローデコーダ２０５は、ローカルポンプ２０４１によりゲート電圧を制御したトランジスタ２０４２を介して、チャージポンプ回路２０２からの読出パス電圧をメモリセルアレイ１０１の所定のワード線に対して与える。
【００２５】
図３に示すように、メモリセルアレイ１０１は、複数のＮＡＮＤセルストリングユニット３００を具備している。図３においては、１つのＮＡＮＤセルストリングユニット３００のみが示されている。
【００２６】
ＮＡＮＤセルストリングユニット３００は、共通ソース線ＣＥＬＳＲＣに接続されている選択ゲートトランジスタＳ１と、ビット線ＢＬに接続されている選択ゲートトランジスタＳ２と、２つの選択ゲートトランジスタＳ１、Ｓ２の間に直列に接続されている複数のメモリセルＭＣ０〜ＭＣｉと、を具備している。
【００２７】
選択ゲートトランジスタＳ１の制御ゲートには、選択ゲート線ＳＧＳが接続されている。選択ゲートトランジスタＳ２の制御ゲートには、選択ゲート線ＳＧＤが接続されている。複数のメモリセルＭＣ０〜ＭＣｉの制御ゲートには、ワード線ＷＬ０〜ＷＬｉが接続されている。
【００２８】
ＮＡＮＤセルストリングユニット３００のメモリセルＭＣ０〜ＭＣｉに対するデータの書き込み及び読み出しの時に、ワード線ＷＬ０〜ＷＬｉの電圧及び選択線ＳＧＳ、ＳＧＤの電圧はロウ制御回路１０４により制御される。ＮＡＮＤセルストリングユニット３００のメモリセルＭＣ０〜ＭＣｉのいずれかを選択してデータを読み出す時に、選択されたメモリセル以外に接続されているワード線ＷＬ０〜ＷＬｉの電圧は読出パス電圧印加制御部２０１により制御される。
【００２９】
読出パス電圧印加制御部２０１のローカルポンプ回路２０４１は、メモリセルのデータを読み出す時にクロック信号を受けて動作してトランジスタ２０４２を制御する所定の電圧値まで徐々に昇圧するものである。ローカルポンプ回路２０４１の昇圧の速度は、ローカルポンプ回路２０４１が受けるクロック信号の周期に依存している。ローカルポンプ回路２０４１の昇圧の速度は、前記クロック信号の周期が短いほど速くなる。
【００３０】
次に、ＮＡＮＤセルストリングユニット３００のメモリセルＭＣ０〜ＭＣｉからのデータの読み出しの時のワード線ＷＬ０〜ＷＬｉの電圧及び選択線ＳＧＳ、ＳＧＤの電圧の制御の１例について、図面を参照して説明する。
【００３１】
図３に示すＮＡＮＤセルストリングユニット３００のワード線ＷＬ０に接続されているメモリセルＭＣ０のデータを読み出す例について、説明する。
【００３２】
ＮＡＮＤセルストリングユニット３００のメモリセルＭＣ０からのデータの読み出しの時に、ロウ制御回路１０４は、選択したメモリセルＭＣ０のワード線ＷＬ０の電圧をＶcgrv（例えば、０Ｖ）とし、それ以外の非選択のメモリセルメモリセルＭＣ１〜ＭＣｉのワード線ＷＬ１〜ＷＬｉの電圧を読出パス電圧Ｖread（例えば、５Ｖ）とする。
【００３３】
さらに、ロウ制御回路１０４は、選択ゲートトランジスタＳ１、Ｓ２の選択ゲート線ＳＧＳ、ＳＧＤの電圧をＶsg（例えば、４Ｖ）とする。ロウ制御回路１０４は、前記電圧を印加することにより、非選択のメモリセルＭＣ１〜ＭＣｉ及び選択ゲートトランジスタＳ１、Ｓ２をオンさせる。この時に、センスアンプ回路１０６は、ビット線ＢＬにあらかじめプリチャージされた電荷が放電し、又は、放電しないことによるビット線ＢＬの電位変動を検知することにより、メモリセルＭＣ０の”０”データ及び”1”データを検出する。
【００３４】
次に、ＮＡＮＤセルストリングユニット３００のメモリセルＭＣ０〜ＭＣｉのデータの読み出しの時のワード線ＷＬ０〜ＷＬｉの電圧及び選択線ＳＧＳ、ＳＧＤの電圧の制御の１例について、図面を参照してさらに詳細に説明する。図４は、ＮＡＮＤセルストリングユニット３００のメモリセルＷＬ０のデータを読み出す時のタイミングチャートである。
【００３５】
図４に示すように、時刻ｔ１において、ロウ制御回路１０４は、選択ゲート線ＳＧＤを充電し、選択ゲートトランジスタＳ２をオンさせる。時刻ｔ２において、ロウ制御回路１０４は、ビット線ＢＬをプリチャージしＶｂ１にする。
【００３６】
時刻ｔ３において、ロウ制御回路１０４は、選択したメモリセルＭＣ０のワード線ＷＬ０に読み出し電圧Ｖcgrvを充電する。さらに、時刻ｔ３において、ロウ制御回路１０４は、非選択のメモリセルＭＣ１〜ＭＣｉのワード線ＷＬ１〜ＷＬｉにＶreadを充電する。
【００３７】
時刻ｔ３から時刻ｔ４の間で、ロウ制御回路１０４は、選択したメモリセルＭＣ０のワード線ＷＬ０及び非選択のメモリセルＭＣ１〜ＭＣｉのワード線ＷＬ１〜ＷＬｉに所望の電圧を印加する。その後、ロウ制御回路１０４は、時刻ｔ４において選択ゲートトランジスタＳ１の選択ゲート線ＳＧＳを充電する。
【００３８】
選択ゲートトランジスタＳ１がオンすると、センスアンプ回路１０６は、選択したメモリセルＭＣ０のデータに応じたビット線ＢＬの電位Ｖｂ１の電位変動を検知することにより、メモリセルＭＣ０の”０”データ及び”1”データを検出する。
【００３９】
ＮＡＮＤセルストリングユニット３００が３２個のメモリセルで構成されている場合には、非選択のメモリセルの数は３１個となる。つまり、３１個のワード線にそれぞれＶreadを転送する回路が存在することになる。
【００４０】
Ｖreadを転送するトランジスタ２０４１は、高電圧用のＮ型Ｅタイプであるため、Ｖreadを転送するにはトランジスタ２０４１の制御ゲートＶｇ１に高電圧用のＮ型Ｅタイプのトランジスタのしきい値を足し合わせた電圧を印加する必要がある。すなわち、Ｖｇ１＞Ｖread+Ｖ_thvneが必要となる。このＶｇ１を発生させるために、ローカルポンプ回路２０４１が必要になる。
【００４１】
図５は、図２に示すローカルポンプ回路２０４１を具備する読出パス電圧印加制御部２０１の動作を説明するためのタイミングチャートである。
【００４２】
図５に示すように、ローカルポンプ回路２０４１は、時刻ｔ３でオンオフ制御信号Ａ１のレベルをＶＳＳから上昇したハイレベルを受けると、動作を開始する。ローカルポンプ回路２０４１は、メモリセルのデータを読み出す時にクロック信号を受けて動作してトランジスタ２０４２を制御する所定の電圧値まで徐々に昇圧するものである。ローカルポンプ回路２０４１の昇圧の速度は、ローカルポンプ回路２０４１が受けるクロック信号の周期に依存している。ローカルポンプ回路２０４１の昇圧の速度は、前記クロック信号の周期が短いほど速くなる。
【００４３】
ローカルポンプ回路２０４１が徐々に昇圧してトランジスタ２０４２の制御ゲートＶｇ１に（Ｖread+Ｖt_hvne）の電圧が充電されると、トランジスタ２０４２の出力側端子Ｖcg1の電圧がＶreadとなる。ローカルポンプ回路２０４１は、時刻ｔ４で所望の電圧（Ｖread+Ｖt_hvne）まで昇圧する。クロック周期制御回路２０３は、時刻（時点）ｔ４以後におけるクロック信号の周期を時刻（時点）ｔ４より前のクロック信号の周期より長くする。
【００４４】
図４及び図５に示すように、時刻（時点）ｔ４は、読出パス電圧印加制御部２０１のトランジスタ２０４２の出力電圧がメモリセルのデータを読み出すための読出パス電圧に達した読出パス電圧到達時点である。クロック周期制御回路２０３は、前記読出パス電圧到達時点以後のクロック信号の周期を前記読出パス電圧到達時点より前の前記クロック信号の周期より長くする。
【００４５】
時刻（時点）ｔ４以後においてローカルポンプ回路２０４１の昇圧が終了してトランジスタ２０４２の出力電圧がメモリセルのデータを読み出すための読出パス電圧に達しているため、つまり、非選択のメモリセルのワード線へのＶreadの転送が終了しているため、クロック信号の周期を長くしてもメモリセルのデータの読み出し動作が遅くならない。
【００４６】
そして、クロック周期制御回路２０３は、前記読出パス電圧到達時点以後のクロック信号の周期を前記読出パス電圧到達時点より前の前記クロック信号の周期より長くするクロック周期遅延期間を時刻Ｔ４から時刻Ｔ５までとし、その後クロック信号の周期を短くして前記読出電圧到達時点より前の前記クロック信号の周期と同じにし、次の動作に備える。
【００４７】
本発明の一実施の形態においてＧＣドライバ回路２０４の出力電圧がメモリセルのデータを読み出す読出パス電圧に達した読出パス電圧到達時点以後のクロック信号の周期を前記読出パス電圧到達時点より前の前記クロック信号の周期より長くするため、充放電電流及び貫通電流が流れる回数を低減させることができるから、データの読み出し時のローカルポンプ回路２０４１での消費電力を低減できる。
【００４８】
上述したように、本発明は、読出パス電圧Ｖreadを転送する非選択のメモリセルの数が多いＮＡＮＤ型フラッシュメモリ装置に適用した場合には、消費電力を低減できる効果が大きい。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【図２】本発明の一実施の形態に係る不揮発性半導体記憶装置の読出パス電圧印加制御部の構成を示すブロック図である。
【図３】本発明の一実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのＮＡＮＤセルストリングユニットをの１例を示すブロック図である。
【図４】本発明の一実施の形態に係る不揮発性半導体記憶装置の読出パス電圧印加制御部の動作を説明するためのタイミング図である。
【図５】本発明の一実施の形態に係る不揮発性半導体記憶装置の読出パス電圧印加制御部における読出パス電圧印加制御部の動作を説明するためのタイミング図である。
【図６】一般的な不揮発性半導体記憶装置の読出パス電圧印加制御部の構成を示すブロック図である。
【符号の説明】
【００５０】
１００  不揮発性半導体記憶装置
１０１  メモリセルアレイ
１０２  主制御部
１０３  ブロック制御回路
１０４  ロウ制御回路
１０５  選択回路
１０６  センスアンプ回路
１０７  カラム制御回路
１０８  データ入出力バッファ
２０１  読出パス電圧印加制御部
２０２  チャージポンプ回路
２０３  クロック周期制御回路
２０４  コントロールゲートドライバ回路（ＧＣドライバ回路）
２０５  ローデコーダ
２０４１  ローカルポンプ回路
２０４２  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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