(57)【要約】【課題】メモリ診断テスト回路及びそのテスト方法を提供する。【解決手段】メモリ診断テスト回路は、第１クロック信号に応答して順次に入力される第１入力データ信号に対応するＳＲＡＭメモリコアブロックのワードラインのうち一つを選択する第１シフトレジスタと、第２クロック信号に応答して順次に入力される第２入力データ信号に対応するメモリコアブロックのビットライン対のうち一つを選択する第２シフトレジスタと、アナログモード信号に応答して選択されたビットライン対データをデータライン対に伝達するアナログモード制御部と、を備える。これにより、ＳＲＡＭセルを構成する６個のトランジスタのどのノードで不良が発生したのかが把握でき、かつ備えるパッドの数が少なく、スクライブラインに十分に挿し込める。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルを具備するメモリコアブロックと、
第１シフトレジスタを使用して前記メモリコアブロックの複数のワードラインのうち一つを選択するワードライン選択部と、
第２シフトレジスタを使用して前記メモリコアブロックの複数のビットライン対のうち一つを選択するビットライン選択部と、
前記選択されたワードライン及びビットライン対に該当するデータをモニタリングするアナログモード制御部と、を具備することを特徴とするメモリ診断テスト回路。
【請求項２】
前記第１シフトレジスタは、第１クロック信号に応答して順次に入力される第１入力データ信号に対応して、前記メモリコアブロックのワードラインのうち一つを選択し、
前記第２シフトレジスタは、第２クロック信号に応答して順次に入力される第２入力データ信号に対応して、前記メモリコアブロックのビットライン対のうち一つを選択し、
前記アナログモード制御部は、アナログモード信号に応答して前記選択されたビットライン対データをデータライン対に伝達することを特徴とする請求項１に記載のメモリ診断テスト回路。
【請求項３】
前記メモリコアブロックは、
前記ワードラインと前記ビットライン対との交差点にＳＲＡＭセルが配列されることを特徴とする請求項２に記載のメモリ診断テスト回路。
【請求項４】
前記アナログモード制御部は、
前記ビットライン対のそれぞれと前記データライン対との間に連結され、かつ前記アナログモード制御信号がそのゲートに連結されるＮＭＯＳトランジスタで構成されることを特徴とする請求項２に記載のメモリ診断テスト回路。
【請求項５】
前記第１及び第２シフトレジスタは、
リセット信号によってリセットされることを特徴とする請求項２に記載のメモリ診断テスト回路。
【請求項６】
前記メモリ診断テスト回路は、
前記第１クロック信号、前記第２クロック信号、前記第１入力データ信号、前記第２入力データ信号、前記アナログモード信号、前記データライン対、及び前記リセット信号のそれぞれと連結されるパッドをさらに具備することを特徴とする請求項５に記載のメモリ診断テスト回路。
【請求項７】
前記メモリ診断テスト回路は、
半導体ウェーハ上に配列されるメインチップ間のスクライブラインに配されることを特徴とする請求項２に記載のメモリ診断テスト回路。
【請求項８】
前記メモリ診断テスト回路は、
前記複数のビットライン対に連結されるセンスアンプ部と、
前記第２シフトレジスタに保存された前記第２入力データ信号に応答して、前記メモリコアブロックのビットライン対のうち一つを選択する選択部と、をさらに具備し、
前記第１シフトレジスタは、第１クロック信号に応答して第１入力データ信号を順次に保存するとともに、前記保存された第１入力データ信号に応答して前記メモリコアブロックのワードラインのうち一つを選択し、
前記第２シフトレジスタは、第２クロック信号に応答して第２入力データ信号を順次に保存し、
前記アナログモード制御部は、アナログモード信号に応答して前記選択されたビットライン対データをデータライン対に伝達することを特徴とする請求項１に記載のメモリ診断テスト回路。
【請求項９】
前記メモリコアブロックは、
前記ワードラインと前記ビットライン対との交差点にＳＲＡＭセルが配列されることを特徴とする請求項８に記載のメモリ診断テスト回路。
【請求項１０】
前記メモリ診断テスト回路は、
プレチャージ信号に応答して前記ビットライン対を電源電圧レベルにプレチャージさせる等化部をさらに具備することを特徴とする請求項８に記載のメモリ診断テスト回路。
【請求項１１】
前記メモリ診断テスト回路は、
前記第１クロック信号、前記第２クロック信号、前記出力データ信号、前記アナログモード信号、前記データライン対、前記プレチャージ信号、及び前記リセット信号と連結される複数のパッド、電源電圧パッド、及び接地電圧パッドをさらに具備することを特徴とする請求項１０に記載のメモリ診断テスト回路。
【請求項１２】
前記第１及び第２入力データ信号は、前記出力データ信号と連結されるパッドとさらに連結されることを特徴とする請求項１１に記載のメモリ診断テスト回路。
【請求項１３】
前記第１及び第２シフトレジスタは、
リセット信号に応答してリセットされることを特徴とする請求項８に記載のメモリ診断テスト回路。
【請求項１４】
前記メモリ診断テスト回路は、
前記第１クロック信号、前記第２クロック信号、前記出力データ信号、前記アナログモード信号、前記データライン対、前記プレチャージ信号、及び前記リセット信号と連結される複数のパッド、電源電圧パッド、及び接地電圧パッドをさらに具備することを特徴とする請求項１３に記載のメモリ診断テスト回路。
【請求項１５】
前記第１及び第２入力データ信号は、前記出力データ信号と連結されるパッドとさらに連結されることを特徴とする請求項１４に記載のメモリ診断テスト回路。
【請求項１６】
前記選択部は、
前記第２シフトレジスタの出力ノードのそれぞれがそのゲートに連結され、かつ前記ビットライン対のそれぞれにその一端が連結される選択トランジスタ対で構成されることを特徴とする請求項８に記載のメモリ診断テスト回路。
【請求項１７】
前記アナログモード制御部は、
前記選択トランジスタ対のそれぞれの他の一端と前記データライン対との間に連結され、かつ前記アナログモード制御信号がそのゲートに連結されるＮＭＯＳトランジスタで構成されることを特徴とする請求項１６に記載のメモリ診断テスト回路。
【請求項１８】
前記メモリ診断テスト回路は、
半導体ウェーハ上に配列されるメインチップ間のスクライブラインに配されることを特徴とする請求項８に記載のメモリ診断テスト回路。
【請求項１９】
第１クロック信号に応答して第１入力データ信号を第１シフトレジスタに順次に保存し、かつ前記保存された第１入力データ信号に応答してメモリコアブロックのワードラインのうち一つを選択するステップと、
第２クロック信号に応答して第２入力データ信号を第２シフトレジスタに順次に保存するステップと、
前記第２シフトレジスタに保存された前記第２入力データ信号に応答して、前記メモリコアブロックのビットライン対のうち一つを選択するステップと、
前記選択される前記ビットライン対データを感知増幅して出力データ信号として出力するステップと、
アナログモード信号に応答して前記選択されたビットライン対データをデータライン対に伝達するステップと、を具備することを特徴とするメモリ診断テスト方法。
【請求項２０】
前記メモリ診断テスト方法は、
前記第１及び第２シフトレジスタをリセットするステップをさらに含むことを特徴とする請求項１９に記載のメモリ診断テスト方法。
【請求項２１】
前記メモリ診断テスト方法は、
プレチャージ信号に応答して前記ビットライン対を電源電圧レベルにプレチャージするステップをさらに含むことを特徴とする請求項１９に記載のメモリ診断テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｄｅｖｉｃｅ）セルの不良分析のためのメモリ診断テスト回路及びそのテスト方法に関する。
【背景技術】
【０００２】
システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と共にＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ）、入出力回路のような多数の回路ブロックを備える。システムＬＳＩ内のＲＯＭは、ＣＰＵ内で処理されるプログラムや固定されたデータを保存し、ＲＡＭのうちでも、特にＳＲＡＭは、ＣＰＵで処理されるデータを高速で一時保存する。システムＬＳＩに内蔵されるＳＲＡＭは、例えば、１２８ＫＢｉｔｅほどの比較的少ない容量を有する。
システムＬＳＩの集積度が上昇するにつれて、半導体製造工程中に回路ブロックに不良が発生する確率が高くなる。回路ブロックの不良を分析するために、ウェーハのスクライブライン領域に回路ブロックと同じＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）パターンを挿し込む方法を使用している。これにより、既存のネットダイ（Ｎｅｔ Ｄｉｅ）を維持しつつ、工程問題を分析して収率を向上させる。
【０００３】
図１は、従来のＳＲＡＭ ＴＥＧパターンを説明する図面である。図１を参照すれば、ＳＲＡＭ ＴＥＧパターン１００は、ＳＲＡＭコアブロック１１０、制御部１２０、ローデコーダ１３０、カラムデコーダ１４０、及び／または、センスアンプ部１５０を備える。
ＳＲＡＭコアブロック１１０は、６個のセルトランジスタで構成される単位ＳＲＡＭセルが行及び列に複数個配列される。制御部１２０は、ＳＲＡＭコアブロック１１０を制御するための制御信号を生成する。ローデコーダ１３０は、ローアドレス信号をデコーディングしてＳＲＡＭコアブロック１１０内のワードラインを選択的にイネーブルさせ、カラムデコーダ１４０は、カラムアドレス信号をデコーディングしてＳＲＡＭコアブロック１１０内のビットラインを選択的にイネーブルさせる。センスアンプ部１５０は、イネーブルされたワードラインとビットラインとの交差点に配列されたセルに保存されているデータを感知増幅する。
【０００４】
このようなＳＲＡＭ ＴＥＧパターン１００は、ＳＲＡＭコアブロック１１０内のセルトランジスタにいかなるタイプの不良が発生したか分からない。ＳＲＡＭにシングルビット不良が現れ、かつその不良がトランジスタ不良または接触不良である場合に、その不良発生ポイントを正確に知り難い。すなわち、相互連結された６個のセルトランジスタのどのノードで不良が発生したのか分からない。
したがって、ＳＲＡＭの６個のセルトランジスタの特性を評価して不良発生ノードを正確に把握できる診断テスト方案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ＳＲＡＭセルの不良分析のためのメモリ診断テスト回路を提供することである。
本発明の他の目的は、前記メモリ診断テスト回路を利用したメモリ診断テスト方法を提供することである。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明の一態様によるメモリ診断テスト回路は、複数のメモリセルが配列されるメモリコアブロック、第１クロック信号に応答して順次に入力される第１入力データ信号に対応するメモリコアブロックのワードラインのうち一つを選択する第１シフトレジスタ、第２クロック信号に応答して順次に入力される第２入力データ信号に対応するメモリコアブロックのビットライン対のうち一つを選択する第２シフトレジスタ、及び／またはアナログモード信号に応答して選択されたビットライン対データをデータライン対に伝達するアナログモード制御部を備える。
【０００７】
本発明の実施形態によって、メモリコアブロックは、ワードラインとビットライン対との交差点にＳＲＡＭセルが配列される。
本発明の実施形態によって、アナログモード制御部は、ビットライン対のそれぞれとデータライン対との間に連結され、かつアナログモード制御信号がそのゲートに連結されるＮＭＯＳトランジスタで構成される。
本発明の実施形態によって、第１及び第２シフトレジスタは、リセット信号によってリセットされ、メモリ診断テスト回路は、第１クロック信号、第２クロック信号、第１入力データ信号、第２入力データ信号、アナログモード信号、データライン対、及びリセット信号のそれぞれと連結されるパッドをさらに備えうる。
本発明の実施形態によって、メモリ診断テスト回路は、半導体ウェーハ上に配列されるメインチップ間のスクライブラインに配される。
【０００８】
前記目的を達成するために、本発明の他の態様によるメモリ診断テスト回路は、複数のメモリセルが配列されるメモリコアブロック、第１クロック信号に応答して第１入力データ信号を順次に保存し、かつ保存された第１入力データ信号に応答してメモリコアブロックのワードラインのうち一つを選択する第１シフトレジスタ、第２クロック信号に応答して第２入力データ信号を順次に保存する第２シフトレジスタ、第２シフトレジスタに保存された第２入力データ信号に応答して、メモリコアブロックのビットライン対のうち一つを選択する選択部、選択部によって選択されるビットライン対データを感知増幅して出力データ信号として出力するセンスアンプ部、及び／またはアナログモード信号に応答して選択されたビットライン対データをデータライン対に伝達するアナログモード制御部を備える。
【０００９】
本発明の実施形態によって、メモリ診断テスト回路は、プレチャージ信号に応答してビットライン対を電源電圧レベルにプレチャージさせる等化部をさらに備えうる。
本発明の実施形態によって、選択部は、第２シフトレジスタの出力ノードのそれぞれがそのゲートに連結され、かつビットライン対のそれぞれにその一端が連結される選択トランジスタ対で構成される。
本発明の実施形態によって、アナログモード制御部は、選択トランジスタ対のそれぞれの他の一端と前記データライン対との間に連結され、かつアナログモード制御信号がそのゲートに連結されるＮＭＯＳトランジスタで構成される。
本発明の実施形態によって、メモリ診断テスト回路は、第１クロック信号、第２クロック信号、出力データ信号、アナログモード信号、データライン対、プレチャージ信号、及びリセット信号のそれぞれと連結されるパッド、電源電圧パッド、並びに接地電圧パッドをさらに備え、出力データ信号と連結されるパッドに第１入力データ信号及び第２入力データ信号がさらに連結される。
【００１０】
前記他の目的を達成するために、本発明のさらに他の態様によるメモリ診断テスト方法は、第１クロック信号に応答して第１入力データ信号を第１シフトレジスタに順次に保存し、かつ保存された第１入力データ信号に応答してメモリコアブロックのワードラインのうち一つを選択するステップ、第２クロック信号に応答して第２入力データ信号を第２シフトレジスタに順次に保存するステップ、第２シフトレジスタに保存された第２入力データ信号に応答して、メモリコアブロックのビットライン対のうち一つを選択するステップ、選択されるビットライン対データを感知増幅して出力データ信号として出力するステップ、及び／またはアナログモード信号に応答して選択されたビットライン対データをデータライン対に伝達するステップを含む。
【００１１】
本発明の実施形態によって、メモリ診断テスト方法は、第１及び第２シフトレジスタをリセットするステップをさらに含みうる。
本発明の実施形態によって、メモリ診断テスト方法は、プレチャージ信号に応答して、前記ビットライン対を電源電圧レベルにプレチャージするステップをさらに含みうる。
【発明の効果】
【００１２】
本発明のメモリ診断テスト回路は、ＳＲＡＭセルを構成する６個のトランジスタのどのノードで不良が発生したのかが把握でき、かつ備えるパッドの数が少なく、スクライブラインに十分に挿し込める。
【発明を実施するための最良の形態】
【００１３】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。
【００１４】
図２は、本発明の一実施形態によるＳＲＡＭ ＴＥＧパターン２００を説明する図面である。図２を参照すれば、ＳＲＡＭ ＴＥＧパターン２００は、ＳＲＡＭコアブロック２１０、制御部２２０、第１シフトレジスタ２３０、第２シフトレジスタ２４０、センスアンプ部２５０、及び／またはアナログモード制御部２６０を備える。
ＳＲＡＭコアブロック２１０は、６個のセルトランジスタで構成される単位ＳＲＡＭセルが行及び列に複数個配列される。制御部１２０は、ＳＲＡＭコアブロック２１０を制御するための制御信号を発生させる。第１シフトレジスタ２３０は、ＳＲＡＭコアブロック２１０内のワードラインを選択的にイネーブルさせる。第２シフトレジスタ２４０は、ＳＲＡＭコアブロック２１０内のビットラインを選択的にイネーブルさせる。センスアンプ部２５０は、選択されたビットラインに伝えられるセルデータを感知増幅する。アナログモード制御部２６０は、ＳＲＡＭコアブロック２１０内のＳＲＡＭセルを直接モニタリングする。
【００１５】
図３は、図２のＳＲＡＭ ＴＥＧパターンの具体的な回路ダイヤグラムである。図３を参照すれば、ＳＲＡＭコアブロック２１０は、例えば、第１ないし第５ワードラインＷＬ０〜ＷＬ４と第１ないし第４ビットライン対ＢＬ０,／ＢＬ０〜ＢＬ３,／ＢＬ３との交差点にＳＲＡＭセルＭＣｓが配列される。
【００１６】
制御部２２０は、プレチャージ信号Ｐｒｅ＿Ｃｈａｒｇｅに応答して各ビットライン対ＢＬ０,／ＢＬ０〜ＢＬ３,／ＢＬ３を電源電圧ＶＤＤレベルにプレチャージする等化部２２１を備える。等化部２２１は、プレチャージ信号Ｐｒｅ＿Ｃｈａｒｇｅを入力するインバータ２２２、ビットラインＢＬ０と相補ビットライン/ＢＬ０との間に連結され、かつインバータ２２２の出力がそのゲートに連結される第１ ＰＭＯＳトランジスタ２２３、電源電圧ＶＤＤとビットラインＢＬ０との間に連結され、かつインバータ２２２の出力がそのゲートに連結される第２ ＰＭＯＳトランジスタ２２４、そして、電源電圧ＶＤＤと相補ビットライン/ＢＬ０との間に連結され、かつインバータ２２２の出力がそのゲートに連結される第３ ＰＭＯＳトランジスタ２２５で構成される。
【００１７】
第１シフトレジスタ２３０は、第１クロック信号ＣＬＫ１に応答して１ビットの第１入力データ信号ＤＩＮ（Ｘ）を入力し、かつ順次に入力された第１入力データ信号ＤＩＮ（Ｘ）に対応するワードラインＷＬ０〜ＷＬ４をイネーブルさせる。例えば、第１入力データ信号ＤＩＮ（Ｘ）が０−０−０−０−１として入力されれば、第１ワードラインＷＬ０がイネーブルされる。
第２シフトレジスタ２４０は、第２クロック信号ＣＬＫ２に応答して１ビットの第２入力データ信号ＤＩＮ（Ｙ）を入力し、かつ順次に入力された第２入力データ信号ＤＩＮ（Ｙ）に対応するビットライン対ＢＬ０,／ＢＬ０〜ＢＬ３,／ＢＬ３をイネーブルさせる。例えば、第２入力データ信号ＤＩＮ（Ｙ）が０−０−０−１として入力されれば、選択部３００内の第１ビットライン対ＢＬ０,／ＢＬ０と連結される第１選択トランジスタ対３０１,３０２をターンオンさせる。第１シフトレジスタ２３０と第２シフトレジスタ２４０とは、リセット信号ＲＥＳＥＴによってリセットされる。
【００１８】
選択部３００は、第１ないし第４ビットライン対ＢＬ０,／ＢＬ０〜ＢＬ３,／ＢＬ３のそれぞれと連結される第１ないし第４選択トランジスタ対（３０１,３０２）,（３０３,３０４）,（３０５,３０６）,（３０７,３０８）を備える。第２シフトレジスタ２４０に順次に入力される第２入力データ信号ＤＩＮ（Ｙ）に応答して第１ないし第４選択トランジスタ対（３０１,３０２）,（３０３,３０４）,（３０５,３０６）,（３０７,３０８）のうち一つの選択トランジスタ対がターンオンされる。
センスアンプ部２５０は、選択部３００を介して伝えられる一つのビットライン対ＢＬ０,／ＢＬ０〜ＢＬ３,／ＢＬ３のデータを感知増幅して出力データ信号ＤＯＵＴとして出力する。
【００１９】
アナログモード制御部２６０は、アナログモード信号ＤＡ＿Ｍｏｄｅに応答して選択部３００を介して伝えられる一つのビットライン対ＢＬ０,／ＢＬ０〜ＢＬ３,／ＢＬ３のデータをデータライン対ＤＬ,／ＤＬに伝達する。アナログモード信号ＤＡ＿Ｍｏｄｅは、ユーザの意図によってＳＲＡＭコアブロック２１０内のＳＲＡＭセルの各ノードをモニタリングする信号である。
アナログモード制御部２６０は、第１ないし第４選択トランジスタ対（３０１,３０２）,（３０３,３０４）,（３０５，３０６）,（３０７，３０８）のそれぞれと連結され、アナログモード信号ＤＡ＿Ｍｏｄｅに応答してターンオンされる第１ないし第４伝送トランジスタ対（２６１,２６２）,（２６３,２６４）,（２６５,２６６）,（２６７,２６８）を備える。アナログモード制御部２６０は、ターンオンされた第１ないし第４伝送トランジスタ対（２６１,２６２）,（２６３,２６４）,（２６５,２６６）,（２６７,２６８）を介してデータライン対ＤＬ,／ＤＬに伝えられるデータを分析することにより、ＳＲＡＭセルを構成する６個のトランジスタのどのノードで不良が発生したのか把握できる。
【００２０】
図４は、図２のＳＲＡＭ ＴＥＧパターンをウェーハのスクライブライン領域に配したアーキテクチャを説明する図面である。図４を参照すれば、ウェーハのメインチップ間のスクライブライン領域、例えば、８０μｍの幅と３３００μｍの長さとを有する領域にＳＲＡＭ ＴＥＧパターン２００と、ＳＲＡＭ ＴＥＧパターン２００に連結されるパッド４０１〜４１０とが配列される。パッド４０１〜４１０は、電源電圧ＶＤＤパッド、接地電圧ＶＳＳパッド、第１入力データ信号、第２入力データ信号、及び出力データ信号ＤＯＵＴと連結されるデータ入出力パッド、データラインＤＬと連結される第１アナログパッド、相補データライン／ＤＬと連結される第２アナログパッド、アナログモード信号ＤＡ＿Ｍｏｄｅと連結されるパッド、第１クロック信号ＣＬＫ１と連結される第１クロックパッド、第２クロック信号ＣＬＫ２と連結される第２クロックパッド、プレチャージ信号Ｐｒｅ＿Ｃｈａｒｇｅと連結されるプレチャージパッド、並びにリセット信号ＲＥＳＥＴと連結されるリセットパッドで構成される。ＳＲＡＭ ＴＥＧパターン２００をテストするために、総１０個のパッドが必要とされるということが分かる。
【００２１】
ＳＲＡＭ ＴＥＧパターン２００は、従来の技術である図１のローデコーダ１３０とカラムデコーダ１４０とを使用するＳＲＡＭ ＴＥＧパターン１００に比べて有するパッドがはるかに少ない。例えば、ＳＲＡＭコアブロック１１０のメモリ容量が６４＊２０４８と仮定すれば、図１のＳＲＡＭ ＴＥＧパターン１００は、ＳＲＡＭコアブロック１１０をアドレッシングするのに１７個のアドレス信号パッドが必要である。一方、ＳＲＡＭ ＴＥＧパターン２００は、ＳＲＡＭコアブロック２１０をアドレッシングするのにリセットパッド、第１クロックパッド、第２クロックパッド、及び／またはデータ入出力パッドＤＱの４個のパッドのみが必要である。したがって、本発明のＳＲＡＭ ＴＥＧパターン２００は、備えるパッドの数が少なく、スクライブラインに十分に挿し込める。
【００２２】
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００２３】
本発明は、半導体集積回路関連の技術分野に適用可能である。
【図面の簡単な説明】
【００２４】
【図１】従来のＳＲＡＭ ＴＥＧパターンを説明する図面である。
【図２】本発明の一実施形態によるＳＲＡＭ ＴＥＧパターンを説明する図面である。
【図３】図２のＳＲＡＭ ＴＥＧパターンの回路ダイヤグラムである。
【図４】図２のＳＲＡＭ ＴＥＧパターンをウェーハのスクライブライン領域に配置したアーキテクチャを説明する図面である。
【符号の説明】
【００２５】
２００  ＳＲＡＭ ＴＥＧパターン
２１０  ＳＲＡＭコアブロック
２２０  制御部
２３０  第１シフトレジスタ
２４０  第２シフトレジスタ
２５０  センスアンプ部
２６０  アナログモード制御部
【図１】
2008171547.tif 000003
【図２】
2008171547.tif 000004
【図３】
2008171547.tif 000005
【図４】
2008171547.tif 000006