(57)【要約】【課題】半導体記憶装置の動作信頼性を向上出来るデータ書き込み方法を提供すること。【解決手段】ワード線ＷＬにそれぞれ接続されたゲートを有する不揮発性のメモリセルＭＣが直列接続されたＮＡＮＤ型フラッシュメモリ１１のデータ書き込み方法であって、データを書き込むべきメモリセルＭＣのワード線アドレスに応じて、前記データのスクランブル方式を選択するステップＳ１３と、前記選択したスクランブル方式に従って、前記データをスクランブルするステップＳ１４と、前記スクランブルされた前記データを、前記ワード線アドレスに応じた前記メモリセルＭＣに書き込むステップＳ１５とを具備する。【選択図】図１０
2008198299.tif 000002
【特許請求の範囲】
【請求項１】
ワード線にそれぞれ接続されたゲートを有する不揮発性のメモリセルが直列接続されたＮＡＮＤ型フラッシュメモリのデータ書き込み方法であって、
データを書き込むべきメモリセルのワード線アドレスに応じて、前記データのスクランブル方式を選択するステップと、
前記選択したスクランブル方式に従って、前記データをスクランブルするステップと、
前記スクランブルされた前記データを、前記ワード線アドレスに応じた前記メモリセルに書き込むステップと
を具備することを特徴とするデータ書き込み方法。
【請求項２】
前記ワード線は、少なくとも１本の前記ワード線を挟んで隣接する複数のワード線毎にグループ化され、
同一のグループに属するワード線間においては、前記データのコピーが許可され、
異なるグループに属するワード線間においては、前記データのコピーが禁止される
ことを特徴とする請求項１記載のデータ書き込み方法。
【請求項３】
前記ワード線は、少なくとも１本の前記ワード線を挟んで隣接する複数のワード線毎にグループ化され、
前記グループは、前記ワード線アドレスＭ（Ｍは２以上の自然数）をＮ（Ｎは２以上の自然数）で割った余りの数によって分類され、
同一の前記グループ内においては、同一の前記スクランブル方式が選択され、
異なる前記グループ間では、異なる前記スクランブル方式が選択される
ことを特徴とする請求項１記載のデータ書き込み方法。
【請求項４】
前記スクランブルされた前記データが前記メモリセルに書き込まれる際、同一の前記ワード線アドレスである一部の前記メモリセルに対して、選択された前記スクランブル方式のスクランブルシードデータが書き込まれる
ことを特徴とする請求項１記載のデータ書き込み方法。
【請求項５】
前記ワード線は、少なくとも１本の前記ワード線を挟んで隣接する複数のワード線毎にグループ化され、
前記スクランブル方式を選択するステップは、前記ワード線アドレスがいずれの前記グループに属するかを判断するステップと、
前記グループ毎に前記スクランブル方式が記録されたスクランブルテーブルから、判断された前記グループに応じた前記スクランブル方式を選択するステップと
を備え、前記スクランブルされた前記データが前記メモリセルに書き込まれる際、同一の前記ワード線アドレスである一部の前記メモリセルに対して、前記スクランブルテーブルにおいて前記グループ毎に付与されたインデックスデータが書き込まれる
ことを特徴とする請求項１記載のデータ書き込み方法。
【請求項６】
第１ワード線にゲートが接続された不揮発性の第１メモリセルと、前記第１ワード線に隣接する第２ワード線にゲートが接続された不揮発性の第２メモリセルとが直列接続されたＮＡＮＤ型フラッシュメモリのデータ書き込み方法であって、
第１スクランブル方式に従って、第１データをスクランブルするステップと、
スクランブルされた前記第１データを前記第１メモリセルに書き込むステップと、
前記第１スクランブル方式と異なる第２スクランブル方式に従って、第２データをスクランブルするステップと、
スクランブルされた前記第２データを前記第２メモリセルに書き込むステップと
を具備することを特徴とするデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データ書き込み方法に関する。例えば、ＮＡＮＤ型フラッシュメモリにおけるデータのランダマイズ方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラや携帯型オーディオプレーヤの急速な普及により、大容量の不揮発性半導体メモリの需要が拡大している。そして、不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリ（以下、単にフラッシュメモリと呼ぶ場合がある）が広く使用されている。
【０００３】
また、近年の半導体技術の進展に伴い、ＮＡＮＤ型フラッシュメモリの大容量化には著しいものがある。ＮＡＮＤ型フラッシュメモリ型フラッシュメモリは、複数のメモリセルが直列接続されたＮＡＮＤストリング構造を備えている。大容量化に伴い、このＮＡＮＤストリングに含まれるメモリセル数も増加している。
【０００４】
上記従来のＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤストリング内のメモリセル数の増加に従って、その動作信頼性が悪化するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、半導体記憶装置の動作信頼性を向上出来るデータ書き込み方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係るデータ書き込み方法は、ワード線にそれぞれ接続されたゲートを有する不揮発性のメモリセルが直列接続されたＮＡＮＤ型フラッシュメモリのデータ書き込み方法であって、データを書き込むべきメモリセルのワード線アドレスに応じて、前記データのスクランブル方式を選択するステップと、前記選択したスクランブル方式に従って、前記データをスクランブルするステップと、前記スクランブルされた前記データを、前記ワード線アドレスに応じた前記メモリセルに書き込むステップとを具備する。
【発明の効果】
【０００７】
本発明によれば、半導体記憶装置の動作信頼性を向上出来るデータ書き込み方法を提供出来る。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］  
この発明の第１の実施形態に係るメモリシステムについて、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
【００１０】
図示するようにメモリシステムは、メモリカード１及びホスト機器２を備えている。ホスト機器２は、バスインタフェース１４を介して接続されるメモリカード１に対しアクセスを行うためのハードウェアおよびソフトウェアを備えている。メモリカード１は、ホスト機器２に接続された時に電源供給を受けて動作し、ホスト機器２からのアクセスに応じた処理を行う。
【００１１】
メモリカード１は、ホスト機器２とバスインタフェース１４を介して情報の授受を行う。メモリカード１は、ＮＡＮＤ型フラッシュメモリチップ（単にＮＡＮＤ型フラッシュメモリ、またはフラッシュメモリと呼ぶことがある）１１、フラッシュメモリチップ１１を制御するカードコントローラ１２、および複数の信号ピン（第１ピン乃至第９ピン）１３を備えている。
【００１２】
複数の信号ピン１３は、カードコントローラ１２と電気的に接続されている。複数の信号ピン１３における第１ピン乃至第９ピンに対する信号の割り当ては、例えば図２に示すようになっている。図２は、第１ピン乃至第９ピンと、それらに割り当てられた信号とを示す表である。
【００１３】
データ０乃至データ３は、第７ピン、第８ピン、第９ピン、および第１ピンにそれぞれ割り当てられている。第１ピンは、また、カード検出信号に対しても割り当てられている。さらに、第２ピンはコマンドに割り当てられ、第３ピンおよび第６ピンは接地電位Ｖssに、第４ピンは電源電位Ｖddに、第５ピンはクロック信号に割り当てられている。
【００１４】
また、メモリカード１は、ホスト機器２に設けられたスロットに対して挿抜可能なように形成されている。ホスト機器２に設けられたホストコントローラ（図示せず）は、これら第１ピン乃至第９ピンを介してメモリカード１内のカードコントローラ１２と各種信号およびデータを通信する。例えば、メモリカード１にデータが書き込まれる際には、ホストコントローラは、書き込みコマンドを、第２ピンを介してカードコントローラ１２にシリアルな信号として送出する。このとき、カードコントローラ１２は、第５ピンに供給されているクロック信号に応答して、第２ピンに与えられる書き込みコマンドを取り込む。
【００１５】
ここで、前述したように、書き込みコマンドは、第２ピンのみを利用してカードコントローラ１２にシリアルに入力される。コマンドの入力に割り当てられている第２ピンは、図２に示すように、データ３用の第１ピンと接地電位Ｖss用の第３ピンとの間に配置されている。複数の信号ピン１３とそれに対するバスインタフェース１４は、ホスト機器２内のホストコントローラとメモリカード１とが通信するのに使用される。
【００１６】
これに対し、フラッシュメモリ１１とカードコントローラ１２との間の通信は、ＮＡＮＤ型フラッシュメモリ用のインタフェースによって行われる。したがって、ここでは図示しないが、フラッシュメモリ１１とカードコントローラ１２とは例えば８ビットの入出力（Ｉ／Ｏ）線により接続されている。
【００１７】
例えば、カードコントローラ１２がフラッシュメモリ１１にデータを書き込む際には、カードコントローラ１２は、これらＩ／Ｏ線を介してデータ入力コマンド８０Ｈ、カラムアドレス、ページアドレス、データ、およびプログラムコマンド１０Ｈをフラッシュメモリ１１に順次入力する。ここで、コマンド８０Ｈの“Ｈ”は１６進数を示すものであり、実際には“１０００００００”という８ビットの信号が、８ビットのＩ／Ｏ線にパラレルに与えられる。つまり、このＮＡＮＤ型フラッシュメモリ用のインタフェースでは、複数ビットのコマンドがパラレルに与えられる。
【００１８】
また、ＮＡＮＤ型フラッシュメモリ用のインタフェースでは、フラッシュメモリ１１に対するコマンドとデータが同じＩ／Ｏ線を共用して通信されている。このように、ホスト機器２内のホストコントローラとメモリカード１とが通信するインタフェースと、フラッシュメモリ１１とカードコントローラ１２とが通信するインタフェースとは異なる。
【００１９】
次に、図１に示すメモリカード１の備えるカードコントローラの内部構成について図３を用いて説明する。図３はカードコントローラ１２のブロック図である。
【００２０】
カードコントローラ１２は、フラッシュメモリ１１内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）を管理する。そして、ＮＡＮＤ型フラッシュメモリ１１へのデータの書き込みや読み出しを制御する。図示するようにカードコントローラ１２は、ホストインタフェースモジュール２１、ＭＰＵ（Micro Processing Unit）２２、フラッシュコントローラ２３、ＲＯＭ（Read Only Memory）２４、ＲＡＭ（Random Access Memory）２５、およびスクランブル回路２６を有する。
【００２１】
ホストインタフェースモジュール２１は、カードコントローラ１２とホスト機器２との間のインタフェース処理を行う。
【００２２】
ＭＰＵ２２は、メモリカード１全体の動作を制御する。ＭＰＵ２２は、例えばメモリカード１が電源供給を受けたときに、ＲＯＭ２４に格納されているファームウェア（制御プログラム）をＲＡＭ２５上に読み出して所定の処理を実行することにより、各種のテーブルをＲＡＭ２５上に作成する。またＭＰＵ２２は、ホスト機器２から書き込みコマンド、読み出しコマンド、消去コマンドを受け取り、フラッシュメモリ１１に対して所定の処理を実行する。更にＭＰＵ２２は、スクランブル回路２６を制御して、書き込みデータのスクランブルを行う。書き込みデータのスクランブルについては、後に詳述する。
【００２３】
ＲＯＭ２４は、ＭＰＵ２２により制御される制御プログラムなどを格納する。ＲＡＭ２５は、ＭＰＵ２２の作業エリアとして使用され、制御プログラムや各種のテーブル（表）を記憶する。更にＲＡＭ２５は、予め作成されたスクランブルテーブル２７を保持する。スクランブルテーブル２７については、後に詳述する。フラッシュコントローラ２３は、カードコントローラ１２とフラッシュメモリ１１との間のインタフェース処理を行う。
【００２４】
次に、ＮＡＮＤ型フラッシュメモリ１１の内部構成について簡単に説明する。図４はＮＡＮＤ型フラッシュメモリ１１のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１１は、メモリセルアレイ３０、ページバッファ３１、及びロウデコーダ３２を備えている。
【００２５】
メモリセルアレイ３０は、複数のメモリブロックＢＬＫを含んでいる。データの消去はメモリブロックＢＬＫ単位で行われる。すなわち、同一メモリブロックＢＬＫ内のデータは一括して消去される。メモリブロックＢＬＫの各々は、複数のメモリセルトランジスタを備えている。またメモリブロックＢＬＫ内には、複数のワード線ＷＬ０、ＷＬ１、…と、ワード線ＷＬ０、ＷＬ１、…に直交するビット線ＢＬ０、ＢＬ１、…とが設けられている。以下、ワード線ＷＬ０、ＷＬ１、…を特に区別しない場合には単にワード線ＷＬと呼び、ビット線ＢＬ０、ＢＬ１、…を特に区別しない場合には単にビット線ＢＬと呼ぶ。同一行にあるメモリセルトランジスタは同一のワード線に共通接続されている。また、同一列にあるメモリセルトランジスタは、複数のメモリセルトランジスタ単位でビット線ＢＬに共通接続されている。なお、データの書き込み及び読み出しは複数のメモリセルトランジスタの集合毎に行われ、このメモリセルトランジスタの集合を１ページと呼ぶ。なお、読み出し時及び書き込み時において、ロウアドレスによっていずれかのワード線ＷＬが選択され、カラムアドレスによっていずれかのビット線ＢＬが選択される。図４の例であると、フラッシュメモリ１１の各メモリブロックは、例えば３２ページを含んでいる。
【００２６】
ページバッファ３１は、フラッシュメモリ１１へのデータ入出力を行い、データを一時的に保持する。ページバッファ３１が保持可能なデータサイズは、各メモリブロックＢＬＫのページサイズと同じ（例えば２０４８バイト＋ＥＣＣ用の６４バイト）である。データ書き込みなどの際、ページバッファ３１は、フラッシュメモリ１１に対するデータ入出力処理を、自身の記憶容量に相当する１ページ分の単位で実行する。
【００２７】
ロウデコーダ３２は、データの書き込み時及び読み出し時において、いずれかのワード線ＷＬを選択する。
【００２８】
次に、メモリブロックの詳細な構成について図５を用いて説明する。図５はいずれかのメモリブロックＢＬＫの等価回路図である。  
図示するようにメモリブロックＢＬＫは、ワード線ＷＬ方向に沿って配置された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは１以上の自然数）。各々のＮＡＮＤストリングは、選択トランジスタＳＴ１、ＳＴ２、及び１６個のメモリセルトランジスタＭＴを備えている。ＮＡＮＤストリング内に含まれるメモリセルトランジスタＭＴの数は一例に過ぎず、例えば８個、３２個、６４個、１２８個等であってもよい。各々のＮＡＮＤストリングに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍのいずれかに接続され、ゲートがセレクトゲート線ＳＧＤに共通接続されている。また選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートがセレクトゲート線ＳＧＳに共通接続されている。
【００２９】
メモリセルトランジスタＭＴの各々は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを備えたＭＯＳトランジスタである。積層ゲートは、ゲート絶縁膜上に形成された電荷蓄積層（フローティングゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。各々のＮＡＮＤストリングにおいて、１６個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、各々の電流経路が直列接続されるように配置されている。そして、最もソース側に位置するメモリセルトランジスタＭＴから順に、制御ゲートがワード線ＷＬ０〜ＷＬ１５にそれぞれ接続されている。従って、ワード線ＷＬ１５に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００３０】
ワード線ＷＬ０〜ＷＬ１５は、メモリブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲートを共通に接続している。つまり、メモリブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴの制御ゲートは、同一のワード線ＷＬに接続される。またビット線ＢＬ０〜ＢＬｍは、メモリブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のメモリブロックＢＬＫ内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。  
なお、以下ではメモリセルトランジスタＭＴを単にメモリセルＭＣと呼ぶことがある。
【００３１】
上記メモリセルＭＣの各々は、４値（“００”データ、“０１”データ、“１０”データ、または“１１”データ）のデータ、つまり２ビットデータを保持可能である。そしてこの２ビットには、２つの異なるページアドレスが割り当てられる。具体的には、２ビットデータのうち下位ビットに下位ページアドレスが割り当てられ、上位ビットに上位ページアドレスが割り当てられる。従って、本実施形態に係る構成であると、メモリブロックＢＬＫは３２ページを含むから、上位ページが１６ページであり、下位ページが１６ページ存在する。
【００３２】
上記メモリセルＭＣの閾値について、図６を用いて説明する。図６はメモリセルＭＣの閾値分布を示すグラフであり、横軸が閾値電圧Ｖthを示し、縦軸がメモリセルの存在確率を示す。
【００３３】
図示するようにメモリセルＭＣは、閾値電圧Ｖthの低い順に“１１”、“０１”、“１０”、“００”の４つのデータを保持出来る。“１１”データを保持するメモリセルの閾値電圧Ｖthは、Ｖth＜０Ｖである。“０１”データを保持するメモリセルの閾値電圧Ｖthは、０Ｖ＜Ｖth＜Ｖth１である。“１０”データを保持するメモリセルの閾値電圧Ｖthは、Ｖth１＜Ｖth＜Ｖth２である。“００”データを保持するメモリセルの閾値電圧Ｖthは、Ｖth２＜Ｖth＜Ｖth３である。
【００３４】
上記４値のデータのメモリセルＭＣへの書き込み方法について図７を用いて簡単に説明する。図７はメモリセルの閾値分布を示すグラフであり、書き込み時おけるメモリセルの閾値電圧Ｖthの変化の様子を示している。データは１ページに対して一括して書き込まれる。またデータの書き込みは、まず下位ページから行い、次に上位ページについて行う。
【００３５】
書き込みにあたって、メモリセルは消去状態にある。すなわち、メモリセルの閾値電圧Ｖthは負の値であり、“１１”データを保持した状態である。その状態で、まず下位ページについてデータの書き込みを行う。下位ページが“１”の場合には、フローティングゲートに電子は注入されず、閾値電圧Ｖthは不変である。下位ページが“０”の場合には、フローティングゲートに電子が注入され、閾値電圧Ｖthは正の方向へ変化し、約Ｖth１＜Ｖth＜Ｖth２となる。つまり、メモリセルは“１０”を保持している時とほぼ同じ閾値となる。
【００３６】
次に上位ページの書き込みを行う。まず下位ページが“１”であった場合について説明する。下位ページが“１”で、なおかつ上位ページも“１”である場合、上位ページの書き込み時においてもフローティングゲートに電子は注入されず、閾値電圧Ｖthは負の値を維持する。その結果、メモリセルには“１１”が書き込まれる。上位ページが“０”の場合、フローティングゲートに電子が注入される。その結果、閾値電圧Ｖthは負から正の方向へ変化し、０Ｖ＜Ｖth＜Ｖth１となる。すなわち、メモリセルには“０１”が書き込まれる。
【００３７】
次に下位ページが“０”であった場合について説明する。下位ページが“０”で、上位ページが“１”である場合、上位ページの書き込み時にはフローティングゲートに電子が注入されない。よって、下位ページの書き込みの結果の値を維持する。すなわち、Ｖth１＜Ｖth＜Ｖth２であり、その結果メモリセルには“１０”が書き込まれる。上位ページが“０”の場合、更にフローティングゲートに電子が注入される。その結果、閾値電圧Ｖthは更に正の方向へ変化し、Ｖth２＜Ｖth＜Ｖth３となる。すなわち、メモリセルには“００”が書き込まれる。
【００３８】
次に、上記ＲＡＭ２５が保持するスクランブルテーブル２７と共に、データのスクランブルについて説明する。図８は、スクランブルテーブル２７の概念図である。  
本実施形態に係るメモリカード１では、カラム方向に同一データが続くことの無いよう、データの正転と反転とを混ぜ合わせて（ランダマイズ）、データをメモリセルＭＣへ書き込む。この際の、外部から入力された１ページの書き込みデータを、一定の規則に従って変えることをスクランブルと呼ぶ。そして、その一定の規則、すなわちスクランブル方式を保持しているのがスクランブルテーブル２７である。
【００３９】
図示するようにスクランブルテーブル２７は、ワード線ＷＬのアドレス（以下、ワード線アドレスと呼ぶ）を例えば“４”で割った余りＡ毎に、当該ワード線アドレスに対応したデータの上位ページと下位ページの変え方を保持している。より具体的には、ワード線アドレスを“４”で割った余りＡが“０”である場合には、上位ページ及び下位ページに書き込むべきデータを正転させて書き込む。つまり入力されたデータを変えずにそのままメモリセルＭＣへ書き込む。余りＡが“１”である場合には、上位ページ及び下位ページに書き込むデータを、それぞれ反転及び正転させて書き込む。余りＡが“２”である場合には、上位ページ及び下位ページに書き込むデータを、それぞれ正転及び反転させて書き込む。余りＡが“３”である場合には、上位ページ及び下位ページに書き込むデータを、共に反転させて書き込む。
【００４０】
上記のようにワード線アドレスを“４”で割った余りＡ毎にスクランブル方式を有するということは、換言すれば、ワード線ＷＬを４つのグループに分類し、グループ毎にスクランブル方式を変えていることに相当する。図９は、メモリブロックＢＬＫの回路図である。
【００４１】
図示するように、例えばワード線ＷＬ０〜ＷＬ１５のワード線アドレスを、それぞれ“０”〜“１５”とすると、ワード線ＷＬ０、ＷＬ４、ＷＬ８、ＷＬ１２についての余りＡが“０”となり、これらのワード線ＷＬが第１グループに分類される。また、ワード線ＷＬ１、ＷＬ５、ＷＬ９、ＷＬ１３についての余りＡが“１”となり、これらのワード線ＷＬが第２グループに分類される。更に、ワード線ＷＬ２、ＷＬ６、ＷＬ１０、ＷＬ１４についての余りＡが“２”となり、これらのワード線ＷＬが第３グループに分類される。そして、ワード線ＷＬ３、ＷＬ７、ＷＬ１１、ＷＬ１５についての余りＡが“３”となり、これらのワード線ＷＬが第４グループに分類される。その上で、第１〜第４グループ毎に、それぞれ異なるスクランブル方式が採用される。スクランブル回路２６は、上記スクランブル方式に従って、外部から入力されたデータのスクランブルを行う。
【００４２】
次に、上記構成のメモリカード１における、データの書き込み方法について、特にスクランブル方法に着目して説明する。図１０は、本実施形態に係るデータの書き込み方法のフローチャートである。
【００４３】
図示するように、まずホスト機器２からデータの書き込み命令及び書き込みデータがメモリカード１に与えられ、カードコントローラ１２のホストインタフェースモジュール２１が書き込み命令及び書き込みデータを受信する（ステップＳ１０）。
【００４４】
するとＭＰＵ２２は、受信した書き込みデータを書き込むべきメモリセルＭＣのアドレス（以下ではワード線アドレスにのみ着目する）を算出する（ステップＳ１１）。引き続きＭＰＵ２２は、算出したワード線アドレスから、当該ワード線アドレスに対応するワード線ＷＬが第１〜第４グループのいずれに相当するかを判断する（ステップＳ１２）。すなわち、ワード線アドレスをＭ、グループ数を“Ｎ”（本実施形態ではＮ＝“４”）とすると、Ａ＝Ｍ mod Ｎなる計算を行う。余りＡがそれぞれ“０”〜“３”の場合、当該ワード線アドレスに対応するワード線は第１〜第４グループのそれぞれに属することが分かる。
【００４５】
次にＭＰＵ２２は、ＲＡＭ２５に保持されるスクランブルテーブル２７を参照する。そして、ステップＳ１２で判断されたグループに応じて、スクランブル方式を選択する（ステップＳ１３）。具体的には、ステップＳ１２において例えばＡ＝“３”であり、当該ワード線アドレスに対応するワード線が第４グループに属すると判断された場合には、ＭＰＵ２２は書き込みデータの上位ページ及び下位ページの両方を反転させるスクランブル方式を選択し、その旨をスクランブル回路２６に命令する。
【００４６】
するとスクランブル回路２６は、ステップＳ１３でＭＰＵ２２によって選択されたスクランブル方式に従って、書き込みデータをスクランブルする（ステップＳ１４）。例えば、第４グループに属するワード線ＷＬの上位ページデータを書き込む場合には、当該ページデータの全てを反転させる。
【００４７】
その後、スクランブル回路２６においてスクランブルされた書き込みデータが、フラッシュコントローラ２３を介してＮＡＮＤ型フラッシュメモリ１１へ与えられ、メモリセルＭＣに書き込まれる（ステップＳ１５）。
【００４８】
上記データのスクランブル方法の具体例について、図１１を用いて説明する。図１１はメモリセルブロックＢＬＫの概念図である。そして、全メモリセルＭＣに対して“００”を書き込む場合において、実際の各メモリセルＭＣに対して書き込まれたデータを示す図である。
【００４９】
図示するように、第１グループに属するワード線ＷＬ０、ＷＬ４、ＷＬ８、ＷＬ１２に接続されたメモリセルＭＣには、入力データ“００”がそのまま書き込まれる。第２グループに属するワード線ＷＬ１、ＷＬ５、ＷＬ９、ＷＬ１３に接続されたメモリセルＭＣには、上位ページが反転されたデータ“１０”が書き込まれる。第３グループに属するワード線ＷＬ２、ＷＬ６、ＷＬ１０、ＷＬ１４に接続されたメモリセルＭＣには、下位ページが反転されたデータ“０１”が書き込まれる。そして第４グループに属するワード線ＷＬ３、ＷＬ７、ＷＬ１１、ＷＬ１５に接続されたメモリセルＭＣには、上位ページ及び下位ページが共に反転されたデータ“１１”が書き込まれる。
【００５０】
なお、データの読み出しの際には、外部から与えられたアドレスに従ってメモリセルからデータが読み出されると共に、ＭＣＵ２２は当該アドレスに対応したスクランブル方式をスクランブルテーブル２７から読み出す。そして、読み出したスクランブル方式に応じて、読み出しデータを解読する。例えば、第３グループに属するワード線の下位ページデータを読み出す場合には、スクランブル方式は図８の通り「反転」であるから、ＭＣＵ２２は読み出しデータを反転させて外部へ出力する。このような読み出し方法を行うため、データのページ毎のコピーは、同一のグループに属するワード線間に制限される。
【００５１】
上記のように、本実施形態に係るＮＡＮＤ型フラッシュメモリのデータ書き込み方法であると、下記（１）、（２）の効果が得られる。  
（１）半導体記憶装置の動作信頼性を向上出来る。  
背景技術で説明したとおり、近年のＮＡＮＤ型フラッシュメモリの大容量化の要請はますます増加している。その反面、書き込み及び読み出しデータの信頼性は徐々に悪くなる傾向にある。その理由として、例えばＮＡＮＤ型フラッシュメモリでは、トンネル電流を利用したデータ記録方式であることから、動作保証温度で記憶データを保持するためにゲート絶縁膜（トンネル酸化膜）の膜厚を一定値以下に薄くする事が出来ない。にもかかわらず、メモリセルトランジスタＭＴのゲート長、ゲート幅など横方向のサイズを縮小してきたため、いわゆるＧＩＤＬ（Gate Induced Drain Leak）現象によるデータリテンション（記録データ消失）が顕著になってきたことが挙げられる。
【００５２】
また、ビット当たりの面積を削減するために、ＮＡＮＤストリング内のメモリセルトランジスタ数が大きくなってきている。その結果、ＮＡＮＤストリングに流せる電流が小さくなり、データを読み出してセンスする際に必要な電圧変動や電流値がますます小さくなることも挙げられる。
【００５３】
更に、ＮＡＮＤストリング内のメモリセルトランジスタ数が大きくなることは、リードディスターブ（Read Disturb：以下ＲＤと略記する）に対する耐性や、プログラムディスターブ（Program Disturb：以下ＰＤと略記する）に対する耐性を悪化させる傾向がある。これらＲＤおよびＰＤの悪化は、ＮＡＮＤストリング内で直列に連続するメモリセルトランジスタがオンする場合において、その連続するメモリセルトランジスタ数が大きければ大きいほど顕著となる傾向がある。この一例について、図１２及び図１３を用いて説明する。図１２及び図１３はＮＡＮＤストリングの等価回路であり、図１３ではワード線ＷＬ０〜ＷＬ（ｋ−１）に接続されたメモリセルトランジスタがオン状態となった際の様子を示している。
【００５４】
図１２に示すように、ＮＡＮＤストリングにはｎ個（ｎは２以上の自然数）のメモリセルトランジスタＭＴが含まれている。そして、読み出しデータをセンスするセンスアンプ４０が、ビット線ＢＬに接続されている。各メモリセルトランジスタＭＴには寄生容量４０が存在する。この寄生容量４０は、例えばメモリセルトランジスタのソースまたはドレイン領域と、メモリセルトランジスタが形成されるウェル領域との間のｐｎ接合に存在する。
【００５５】
図１３に示すように、例えばワード線ＷＬ０〜ＷＬ（ｋ−１）に接続されたｋ個のメモリセルトランジスタがオン状態となると、ＮＡＮＤストリング内には非常に大きな寄生容量４２が発生する。つまり、ワード線ＷＬ０〜ＷＬ（ｋ−１）に接続されたメモリセルトランジスタの寄生容量４１が並列接続されて形成される巨大な寄生容量４２が、ワード線ＷＬｋに接続されたメモリセルトランジスタと選択トランジスタＳＴ２間に存在することとなる。この寄生容量４２が、ＮＡＮＤ型フラッシュメモリに対して様々な悪影響を及ぼす。
【００５６】
例えば、ワード線ＷＬ０が読み出し電圧になった時に、寄生容量４２から供給された大量の電荷（電流）が、ワード線ＷＬ０のゲート電圧で加速されてホットエレクトロンを発生する。そして、発生されたホットエレクトロンが、ワード線ＷＬ０に接続されたメモリセルトランジスタのトンネル酸化膜を超えて、このメモリセルトランジスタの記録データを破壊する。これが、いわゆるＧＩＤＬ現象である。更に、連続した多くのメモリセルトランジスタがオンとなる場合には、ＲＤのみならずＰＤも起こりやすいことが判明している。
【００５７】
ＮＡＮＤストリング内において連続した多くのメモリセルトランジスタが同時にオンとなるためには、多くのページにわたって同一カラムアドレスのデータが同一データであることが必要となる。実際のデータは、通常はランダムデータなので特に意識する必要はないが、アプリケーションによってはこのようなデータが続くケースも稀ではない。具体的には、あまり多く使用されていないメディアカードのＦＡＴ（File Allocation Table）領域は広い利用域に渡って“０”データが続いており、多くのページに連続して“０”データが続くことが多い。また、固定サイズのファイルをデータファイルとしてサポートしている特定のアプリケーションでは、初期化直後のデータの少ないファイルでは“０”パディング（padding）された領域が長く続くことも多い。従って、上記問題が発生しやすい。
【００５８】
しかしながら本実施形態であると、ワード線ＷＬはＡ（＝Ｍ mod Ｎ）の値に応じてＮ種類のグループに分類される。換言すれば、ワード線は、少なくとも１本のワード線を挟んで隣接する複数のワード線毎にグループ化される。本実施形態の場合には、ワード線アドレスを“４”で割った余りＡに応じて、４種類のグループに分類される。そして、各グループについて異なるスクランブル方式が適用される。従って、隣接するワード線間では、適用されるスクランブル方式が異なる。その結果、連続した多くのメモリセルに対して同一データを書き込むような場合であっても、同一のＮＡＮＤストリング内において同一データが連続することが防止出来る。つまり本実施形態の例であると、４つのデータ毎に均等にデータが分散されることになる。従って、上記したＲＤやＰＤの問題を緩和し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【００５９】
（２）ＮＡＮＤ型フラッシュメモリの性能劣化を伴うことなく、上記（１）の効果が得られる（その１）。  
上記（１）で説明したように、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、カラム方向に沿ってデータをランダマイズしている。
【００６０】
この点、データが盗み見られることを防止するためのセキュリティ技術の一環として、データのスクランブル技術がある。しかしながら、セキュリティのためのスクランブル技術であると、次のような問題がある。
【００６１】
すなわち、スクランブルのアルゴリズム上、ページ間ではスクランブルアルゴリズムやスクランブルのシードを変えることはしない。このため、ページ内データのランダマイズとしては効果があるが、異なるページ間で同一カラムアドレスのメモリセル間では、データの正転／反転が常に一方向に定まっていて、ランダマイズされていない。したがって、前述のＲＤ、ＰＤに対する対策として効果は期待できない。
【００６２】
更に、上記問題を解決するためにページ毎にスクランブルシード（Scramble Seed）を変更すると、あるページに書いたスクランブル済みデータを別のページにコピー（Page Copy）した場合、新しいページのスクランブルシードでスクランブル解読しても正常なデータに復元することが出来ない。スクランブルシードとは、データをスクランブルするための元データともいうべきもので、その概念は図８に示すスクランブル方式と同義である。従って、ページアドレスごとにスクランブルのシードを変更すると、ページコピーコマンドが使用できず、ＮＡＮＤ型フラッシュメモリの性能を大幅に劣化させる。
【００６３】
しかしながら本実施形態に係るＮＡＮＤ型フラッシュメモリであると、互いにカラム方向で隣接しない複数のワード線ＷＬを同一グループとし、更に同一グループ内では同一のスクランブル方式を適用している。従って、同一グループ内であればページコピーが可能であり、ＮＡＮＤ型フラッシュメモリの性能劣化を防止しつつ、上記（１）の効果が得られる。
【００６４】
勿論、本実施形態においても、異なるグループ間では直接のページコピーは禁止される。しかしながら、実際にページコピーが必要となるケースは、ブロックデータの一部または全部をまとめて別のブロックに引っ越す際に必要となることが多い。つまり、多数のページを連続してページコピーする。すると、本実施形態の場合には、カラム方向に沿って第１〜第４グループが順次並んでいる。つまり、第１〜第４グループがカラム方向に沿って同じ順序で繰り返される。従って、連続した複数のページデータを、別のメモリブロックの連続した複数のページにコピーすることが可能である。従って、異なるグループ間でのページコピーの禁止は、実使用上、大きな問題となることが無い。
【００６５】
［第２の実施形態］  
次に、この発明の第２の実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１の実施形態において、スクランブルされた書き込みデータと共に、スクランブルシードデータを併せてメモリセルに書き込むものである。図１４は、本実施形態に係るカードコントローラ１２の一部領域のブロック図である。
【００６６】
図示するように、ＭＰＵ２２はＲＡＭ２５内のスクランブルテーブル２７を参照して、スクランブルシードデータ（Scramble Seed Data）を出力する。スクランブル回路２６は、外部から入力された書き込みデータをＷＤ、スクランブルシードデータをＳＤとすると、Ｆ（ＷＤ、ＳＤ）なる関数で表されるスクランブルを行う。その結果、書き込みデータはスクランブルシードデータに応じて、第１の実施形態で説明した図８のようにスクランブルされる。スクランブル回路２６は、例えば書き込みデータとスクランブルシードデータとの排他的論理和演算を行うＥＸＯＲゲートによって実現される。
【００６７】
図１５はスクランブルテーブル２７の概念図である。図示するようにスクランブルテーブル２７は、余りＡ毎に与えられ、上位ページをスクランブルするためのスクランブルシードデータＳ０＿ＵＰ〜Ｓ３＿ＵＰ、及び下位ページをスクランブルするためのスクランブルシードデータＳ０＿ＬＷ〜Ｓ３＿ＬＷを保持している。これらが、上記Ｆ（ＷＤ、ＳＤ）なる関数における変数ＳＤに相当する。
【００６８】
例えば、第４グループに属するワード線ＷＬの下位ページにデータが書き込まれる場合には、ＭＰＵ２２はスクランブルテーブル２７からシードデータＳ３＿ＬＷを読み出す。そしてスクランブル回路２６は、書き込みデータとシードデータＳ３＿ＬＷとの排他的論理和演算を行う。その結果、図８で説明したように、書き込みデータはスクランブルされた結果、反転される。
【００６９】
スクランブル回路２６においてスクランブルされた書き込みデータと、ＭＰＵ２２で読み出され、該書き込みデータのスクランブルに使用されたスクランブルシードデータは、フラッシュコントローラ２３を介してＮＡＮＤ型フラッシュメモリ１１へ与えられる。図１６は、ＮＡＮＤ型フラッシュメモリにおいてメモリセルに書き込まれる１ページのデータの概念図である。換言すれば、ページバッファ３１に投入されるページデータの概念図である。図示するようにページデータは、スクランブルされた書き込みデータと、スクランブルシードデータとを含んでいる。本構成を有するページデータが、メモリセルＭＣに一括して書き込まれる。
【００７０】
なお、データの読み出しの際には、書き込みデータと共にスクランブルシードデータも一緒にメモリセルから読み出される。そしてＭＣＵ２２は、読み出した書き込みデータを、同じく読み出したスクランブルシードデータを用いて解読する。このような読み出し方法を行うため、データのページ毎のコピーは、任意のページ間で行うことが出来る。
【００７１】
上記のように、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、上記第１の実施形態において説明した（１）の効果に加えて、下記（３）の効果が得られる。  
（３）ＮＡＮＤ型フラッシュメモリの性能劣化を伴うことなく、上記（１）の効果が得られる（その２）。  
本実施形態に係るデータ書き込み方法であると、スクランブルシードデータを、記録すべきデータと共に、各ページに直接記録している。その結果、ページコピーの制限を受けることなく、スクランブルが可能となる。
【００７２】
スクランブルシードデータ自身を、スクランブルすることなくページデータとしてメモリセルに書き込むことにより、データの読み出し時には、このスクランブルシードデータを用いてデータを解読することが出来る。つまり、各ページデータには、そのページのスクランブルシードデータが書き込まれているため、任意のページ間でのコピーを不都合なく行うことが可能となる。
【００７３】
図１６の例であると、ページデータの先頭にスクランブルシードデータを書き込んでいる。これにより、読み出し時にはまずスクランブルシードデータが読み出され、このスクランブルシードデータを用いて、それに続くページデータを解読すれば良い。勿論、スクランブルシードデータが格納される位置はページの先頭に限らず、ページ内にありさえすれば良い。
【００７４】
なお上記第２の実施形態では、メモリセルに書き込まれるスクランブルシードデータが、スクランブルを行う関数ＦのシードＳＤとなる実データそのものである場合について説明した。しかし、必ずしも実データである必要は無い。図１７は、第２の実施形態の変形例に係るスクランブルテーブル２７の概念図である。図示するように、メモリに保持されるテーブルの各エントリには、インデックスが付与されることが一般的である。インデックスは、各エントリを区別するために与えられる識別番号とも呼ぶべきものである。従って、図１８のページデータの概念図に示すように、スクランブルシードデータの実データの代わりに、スクランブルテーブル２７のインデックスをメモリセルに書き込んでも良い。この場合であってもＭＣＵ２２は、適用されたスクランブル方式をインデックスによって把握することが出来る。
【００７５】
勿論、上記インデックスは図８及び図１５に示した余りＡそのものであっても良い。例えば４値データを保持するＮＡＮＤ型フラッシュメモリにおいて、ワード線を４つのグループに分類する場合には、余りＡの値を、スクランブルシードデータとして使用すれば良い。この場合には、ワード線アドレスの下位２ビットをそのままスクランブルシードデータとすることが出来る。図１９は、ワード線アドレスとページデータの概念図である。図示するように、ワード線アドレスを４で割った際の余りＡは、当該ワード線アドレスの０ビット目及び１ビット目のデータに等しい。従ってＭＣＵ２２は、この２ビットをスクランブルシードデータとして、スクランブル回路２６及びＮＡＮＤ型フラッシュメモリ１１へ出力する。
【００７６】
上記のように、この発明の第１、第２の実施形態に係るＮＡＮＤ型フラッシュメモリであると、外部から与えられたデータをメモリセルに書き込む際に、ワード線アドレスに応じて、データのスクランブル方式を選択している。そして、ワード線は、少なくとも１本のワード線を挟んで隣接する複数のワード線毎にグループ化される。例えば、ワード線アドレスＭ（Ｍは２以上の自然数）をＮ（Ｎは２以上の自然数）で割った余りの数によってグループ化される。そして、同一のグループ内においては同一のスクランブル方式が適用され、異なるグループ間では異なるスクランブル方式が適用される。また、スクランブルされたデータがメモリセルに書き込まれる際、同一のワード線アドレスである一部のメモリセルに対して、適用されたスクランブル方式のスクランブルシードデータが書き込まれても良い。
【００７７】
上記構成とすることで、ＮＡＮＤストリング内においてカラム方向に沿ってデータをランダマイズすることが出来る。すなわち、同一のデータがカラム方向に沿って連続することを防止出来る。その結果、ＲＤ及びＰＤによるデータの信頼性低下を防止出来ると同時にページコピーコマンドを利用出来る。ページコピーコマンドとは、カードコントローラ１２の持つコマンドの一つであり、データをページ単位でコピーするためのコマンドである。勿論、ページコピーコマンドには、単なるページコピーだけでなく、一度読み出したデータについてエラー訂正を行った後に別のページに書き写すページコピーも可能である。
【００７８】
なお、上記実施形態では、４値データを記憶するＮＡＮＤ型フラッシュメモリについて説明した。しかし、例えば２値や、８値以上の多値を記憶するＮＡＮＤ型フラッシュメモリについても適用出来ることは言うまでもない。また、ワード線をグループに分類する方法も、必ずしもＡ＝Ｍ mod Ｎの値によって分類する方法に限られない。すなわち、適用されるスクランブル方式が、隣接するワード線間で異なっていればそれで足りる。
【００７９】
また、上記実施形態では、データがワード線ＷＬ０からワード線ＷＬ１５に向かって順次書き込まれる場合について説明した。この場合には、ワード線アドレスはワード線ＷＬ０から順に割り当てられる。しかし、このような順序でデータが書き込まれるＮＡＮＤ型フラッシュメモリに限定されるものでは無い。上記実施形態とは異なる書き込み方式について、図２０及び図２１を用いて以下説明する。
【００８０】
図２０は４値データを保持するメモリセルの閾値分布を示すグラフであり、書き込み時おけるメモリセルの閾値電圧Ｖthの変化の様子を示している。データは１ページに対して一括して書き込まれる。図示するように、上記実施形態で説明した図７の方法と同様に、まず下位ページのデータが書き込まれ、次に上位ページのデータが書き込まれる。但し、図７の場合と異なるのは、下位ページにつき“０”を書き込む際、その閾値が０Ｖ〜Ｖth２の範囲で粗く書き込む点にある。そして、上位ページの書き込みの際に、“１０”を書き込む際にはその閾値がＶth１〜Ｖth２の範囲になるように書き込みを行い、“００”を書き込む際にはＶth２〜Ｖth３の範囲になるように書き込む。
【００８１】
上記書き込み方法における、各ワード線に対する書き込み順序について図２１を用いて説明する。図２１は、メモリブロックの模式図である。図中において、各ワード線に付記した数字が、書き込みが行われる順番であり、更に図中における“（Ｌ）”が下位ページの書き込みを示し、“（Ｕ）”が上位ページの書き込みを示す。図示するように、まずワード線ＷＬｉにつき下位ページの書き込みが行われ、次にワード線ＷＬ（ｉ＋１）につき下位ページの書き込みが行われる。その後、ワード線ＷＬｉの上位ページの書き込みが行われ、次にワード線ＷＬ（ｉ＋２）につき下位ページの書き込みが行われ、次にワード線ＷＬ（ｉ＋１）につき上位ページの書き込みが行われる。つまり、必ずしもワード線順にデータが書き込まれるのでは無い。具体的には、あるワード線について上位ページの書き込みを行う際には、当該ワード線に隣接する他のワード線につき、下位ページの書き込みを終わらせておく。
【００８２】
本書き込み方法によれば、メモリセルＭＣに対するYupin効果の影響を低減できる。Yupin効果とは、メモリセルの閾値が、隣接するメモリセルの閾値上昇により、見かけ上、閾値が上昇して見える現象である。本方法であると、下位ページについては粗い書き込みが行われているだけなので、下位ページについてしか書き込みが行われていないページでは、Yupin効果の影響は殆ど受けない。そして、上位ページの書き込みでは、メモリセルの閾値の変動は、従来の図７の場合に比べて小さい。従って、Yupin効果によるメモリセルの閾値変動の程度を小さくすることが出来る。
【００８３】
なお、本書き込み方法であると、ページアドレスの順序はワード線アドレスの順序と一致しない。すなわち、ページアドレスの割り当て順序は、図２１において、ワード線ＷＬｉの下位ページ→ＷＬ（ｉ＋１）の下位ページ→ＷＬｉの上位ページ→ＷＬ（ｉ＋２）の下位ページ→ＷＬ（ｉ＋１）の上位ページ→…である。しかしながら、上記第１、第２の実施形態を適用する際には、ページアドレスの割り当て順序に関わらず、隣接するワード線間において異なるスクランブル方式を適用すればよい。
【００８４】
また、上記実施形態ではあるワード線に接続されたメモリセルの上位ビット及び下位ビットが、それぞれ一括して書き込まれる場合について説明した。すなわち、１本のワード線に対して上位ページ及び下位ページの２ページが割り当てられている場合について説明した。しかし、例えば図２２のメモリブロックの模式図に示すように、１本のワード線に対して割り当てられるページ数は２つに限定されるものでは無い。図２２に示す構成では、メモリセルが４値のデータを保持可能であり、且つ同一ワード線に接続された複数のメモリセルは、偶数ビット線及び奇数ビット線単位で一括してデータが書き込まれる。すなわち、ワード線毎に上位ページが２ページ、下位ページが２ページ割り当てられることで、トータルで４ページが割り当てられている。このような場合には図２２に示すように、ページアドレスの割り当て順序、すなわちデータの書き込み順序は、ワード線ＷＬｉの下位ページ（偶数ビット線）→ＷＬｉの下位ページ（奇数ビット線）→ＷＬ（ｉ＋１）の下位ページ（偶数ビット線）→ＷＬ（ｉ＋１）の下位ページ（奇数ビット線）→ＷＬｉの上位ページ（偶数ビット線）→ＷＬｉの上位ページ（奇数ビット線）→ＷＬ（ｉ＋２）の下位ページ（偶数ビット線）→ＷＬ（ｉ＋２）の下位ページ（奇数ビット線）→…である。勿論、このような場合であっても、上記第１、第２の実施形態を適用する際には、ページアドレスの割り当て順序に関わらず、隣接するワード線間において異なるスクランブル方式を適用すればよい。
【００８５】
また上記実施形態において、スクランブル回路２６として例えばリニアフィードバックシフトレジスタ（Linear Feedback Shift Register）を用いることが出来る。この場合も同様に、スクランブルテーブル２７から読み出されたスクランブルシードデータと書き込みデータとがリニアフィードバックシフトレジスタに投入され、リニアフィードバックシフトレジスタからの出力が、スクランブルされた書き込みデータとなる。
【００８６】
なお上記実施形態では、ワード線アドレスを“４”で割ることによってワード線を４つのグループのいずれかに分類する方法について説明した。しかし、ＭＣＵ２２がワード線アドレスを算出しない場合であっても良い。すなわち、ＭＣＵ２２はメモリセルのアドレスをページアドレスによって取り扱い、ワード線アドレスそのものは認識しない場合もある。このような場合には、ＭＣＵ２２はワード線アドレスを算出せずに、ページアドレスを元に直接スクランブル方式を選択しても良い。つまり、図１０のステップＳ１１においてＭＣＵ２２はページアドレスを算出する。次にステップＳ１３において、算出したページアドレスに基づいてスクランブル方式を選択する。ページアドレスからスクランブル方式を選択する方法としては、例えばページアドレスとスクランブル方式との対応関係を保持するテーブルを設けておく方法等がある。このように、上記実施形態は、隣接するワード線間で適用されるスクランブル方式が結果的に異なっていれば良く、そのための方法には特に限定されるものでは無い。
【００８７】
また、図１０で説明したように、上記実施形態では書き込みデータが外部から与えられる場合について説明した。しかし、書き込みデータは外部から与えられるものには限られない。
【００８８】
更に、上記実施形態ではメモリカードの場合を例に説明したが、メモリカードに限らず、ＮＡＮＤ型フラッシュメモリ全般に適用できる。また、ＮＡＮＤ型フラッシュメモリに限らず、同様の問題を生じる他の半導体メモリ全般に適用可能である。
【００８９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００９０】
【図１】この発明の第１の実施形態に係るメモリシステムのブロック図。
【図２】この発明の第１の実施形態に係るメモリカードにおける信号ピンに対する信号割り当てを示す図。
【図３】この発明の第１の実施形態に係るメモリカードの備えるカードコントローラのブロック図。
【図４】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図５】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリブロックの回路図。
【図６】この発明の第１の実施形態に係るフラッシュメモリの閾値分布を示すグラフ。
【図７】この発明の第１の実施形態に係るフラッシュメモリの閾値分布を示すグラフであり、データの書き込み方法を示す図。
【図８】この発明の第１の実施形態に係るフラッシュメモリの備えるスクランブルテーブルの概念図。
【図９】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリブロックの回路図。
【図１０】この発明の第１の実施形態に係るフラッシュメモリにおける、データのスクランブル方法及び書き込み方法を示すフローチャート。
【図１１】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリブロックの概念図であり、各メモリセルにスクランブルされたデータが書き込まれた様子を示す図。
【図１２】ＮＡＮＤストリングの回路図。
【図１３】ＮＡＮＤストリングの回路図。
【図１４】この発明の第２の実施形態に係るメモリカードの備えるカードコントローラの、一部領域のブロック図。
【図１５】この発明の第２の実施形態に係るフラッシュメモリの備えるスクランブルテーブルの概念図。
【図１６】この発明の第２の実施形態に係るフラッシュメモリにおける、ページデータの概念図。
【図１７】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるスクランブルテーブルの概念図。
【図１８】この発明の第２の実施形態の変形例に係るフラッシュメモリにおける、ページデータの概念図。
【図１９】この発明の第２の実施形態の変形例に係るフラッシュメモリにおける、ワード線アドレスとページデータとの関係を示す概念図。
【図２０】この発明の第１、第２の実施形態の変形例に係るフラッシュメモリの閾値分布を示すグラフであり、データの書き込み方法を示す図。
【図２１】この発明の第１、第２の実施形態の変形例に係るフラッシュメモリの備えるメモリブロックの模式図。
【図２２】この発明の第１、第２の実施形態の変形例に係るフラッシュメモリの備えるメモリブロックの模式図。
【符号の説明】
【００９１】
１…メモリカード、２…ホスト機器、１１、…ＮＡＮＤ型フラッシュメモリ、１２…カードコントローラ、１３…信号ピン、２１…ホストインタフェースモジュール、２２…ＭＰＵ、２３…フラッシュコントローラ、２４…ＲＯＭ、２５…ＲＡＭ、２６…スクランブル回路、２７…スクランブルテーブル、３０…メモリセルアレイ、３１…ページバッファ、４０…センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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