(57)【要約】【課題】一括加工型積層方法で形成され、消去時にボディの昇圧を効率良く行い、書き込み時に選択トランジスタでのリーク電流を抑制する半導体記憶装置を提供する。【解決手段】半導体基板１上に形成された下部選択トランジスタ２と、下部選択トランジスタ２上に前記半導体基板表面に対し垂直方向に延在する複数のメモリセルトランジスタ３と、メモリセルトランジスタ３上に形成されたダミートランジスタ４と、ダミートランジスタ４上に形成された上部選択トランジスタ５と、を備え、データ書き込み動作時は、下部選択トランジスタ２のゲート電極と最下層のメモリセルトランジスタ３ａのゲート電極にはオフレベルの電位が与えられ、上部選択トランジスタ５のゲート電極とダミートランジスタ４のゲート電極には電位Ｖｓｇが与えられる。【選択図】図１
2008171839.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面部分に形成された第１の選択トランジスタと、
前記第１の選択トランジスタ上に前記半導体基板表面に対し垂直方向に延在するように形成された複数のメモリセルトランジスタと、
前記メモリセルトランジスタ上に形成されたダミートランジスタと、
前記ダミートランジスタ上に形成された第２の選択トランジスタと、
を備え、
前記メモリセルトランジスタへのデータ書き込み動作時は、前記第１の選択トランジスタのゲート電極と前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極には第１の電位が与えられ、前記第２の選択トランジスタのゲート電極と前記ダミートランジスタのゲート電極に第２の電位が与えられることを特徴とする半導体記憶装置。
【請求項２】
前記第１の選択トランジスタのドレイン及び前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのソース並びに前記第２の選択トランジスタのソース及び前記ダミートランジスタのドレインの不純物濃度は、前記ダミートランジスタのソース及び前記ダミートランジスタに隣接する前記メモリセルトランジスタのドレインの不純物濃度よりも高いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板と、前記半導体基板の表面部分に形成された第１の選択トランジスタと、前記第１の選択トランジスタ上に前記半導体基板表面に対し垂直方向に延在するように形成された複数のメモリセルトランジスタと、前記メモリセルトランジスタ上に形成されたダミートランジスタと、前記ダミートランジスタ上に形成された第２の選択トランジスタと、を備えた半導体記憶装置の駆動方法であって、
データ書き込み時は前記第１の選択トランジスタのゲート電極と前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極に第１の電位を与え、前記第２の選択トランジスタのゲート電極と前記ダミートランジスタのゲート電極に第２の電位を与えることを特徴とする半導体記憶装置の駆動方法。
【請求項４】
データ消去時は前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極及び前記ダミートランジスタのゲート電極をフローティング電位とすることを特徴とする請求項３記載の半導体記憶装置の駆動方法。
【請求項５】
半導体基板と、前記半導体基板表面部分に形成された第１の選択トランジスタと、前記第１の選択トランジスタ上に前記半導体基板表面に対し垂直方向に延在するように形成された複数のメモリセルトランジスタと、前記メモリセルトランジスタ上に形成されたダミートランジスタと、前記ダミートランジスタ上に形成された第２の選択トランジスタと、を有する記憶部と、
前記複数のメモリセルトランジスタのうち、前記第１の選択トランジスタに隣接する前記メモリセルトランジスタ以外の前記メモリセルトランジスタのゲート電極に電圧を印加するワード線ドライバと、
前記第１の選択トランジスタのゲート電極及び前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極に接続され、前記ワード線ドライバに接続された前記メモリセルトランジスタのデータ書き込み動作時は前記第１の選択トランジスタのゲート電極及び前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極に同電位を与え、前記ワード線ドライバに接続された前記メモリセルトランジスタのデータ消去動作時は前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極をフローティング電位にするドライバと、
前記第２の選択トランジスタのゲート電極及び前記ダミートランジスタのゲート電極に接続され、前記ワード線ドライバに接続された前記メモリセルトランジスタのデータ書き込み動作時は前記第２の選択トランジスタのゲート電極及び前記トランジスタのゲート電極に同電位を与え、前記ワード線ドライバに接続された前記メモリセルトランジスタのデータ消去動作時は前記ダミートランジスタのゲート電極をフローティング電位にするセレクトゲートドライバと、
を備えることを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステム、半導体記憶装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
半導体メモリはビット単価の低減による大容量化のため高集積化が望まれる。２次元シリコン基板平面上での微細化によるデバイスの高集積化の限界をブレークスルーする技術として、トランジスタを積層して３次元化する方法が知られている（例えば特許文献１参照）。但し、単純に一層ずつ加工、積層すると、トランジスタ構造をパターニングするためのリソグラフィ工程が層数に伴い増加し、コスト増加を招く。
【０００３】
パターニングに必要なリソグラフィ工程数が積層数に依存しない方法として一括加工型積層方法がある。これはまずシリコン基板上に下部選択トランジスタを形成する。次に、下部選択トランジスタ上にポリシリコン層とシリコン酸化膜を交互に積層する。ポリシリコン層の数は、シリコン基板に対して垂直方向に積層するメモリ構造のトランジスタの数に応じて決定される。次に下部選択トランジスタのドレイン拡散層まで貫通するホールを形成し、ホール側壁に電荷蓄積層を形成する。ホールを開口してメモリ領域のトランジスタを一括して形成するため、積層数を増加させてもリソグラフィの工程数が増加しない。ホールにシリコンボディとなるアモルファスシリコンを堆積し、ワード線加工を行った後、メモリ領域（ポリシリコン／シリコン酸化膜の積層構造）上に上部選択トランジスタを形成する。
【０００４】
このような方法で形成された積層構造メモリの動作原理について説明する。データ書き込み時は下部選択トランジスタのゲート（下部選択ゲート）にオフレベルの０Ｖ、選択行の上部選択ゲートに電圧Ｖｓｇ、非選択行の上部選択ゲートにオフレベルの０Ｖを印加する。０データを書き込む場合はビット線を０Ｖに設定し、０データを書き込むセルに対応するワード線をＶｐｒｏｇ、それ以外のワード線をＶｐａｓｓに昇圧する。Ｖｐｒｏｇは電荷蓄積層への電子注入に必要な電圧より十分高い値とする。上部選択トランジスタはオン状態のため、シリコンボディはビット線電位の０Ｖに維持され、０データを書き込むセルはワード線レベルのＶｐｒｏｇにより０データが書き込まれる。
【０００５】
１データを書き込む場合はビット線を電圧Ｖｄｄに設定し、０データを書き込むセルに対応するワード線をＶｐｒｏｇ、それ以外のワード線をＶｐａｓｓに昇圧する。シリコンボディの電位ＶｂｏｄｙはＶｐａｓｓに昇圧されたワード線のカップリングにより昇圧され、バックゲート効果により上部選択トランジスタはオフ状態になり、シリコンボディ電位Ｖｂｏｄｙは維持される。Ｖｐａｓｓ及びその昇圧レートと上部選択トランジスタのゲート電位レベルＶｓｇの値を制御することで、Ｖｂｏｄｙの値を制御することができる。Ｖｐｒｏｇ−Ｖｂｏｄｙが電荷蓄積層への電子注入に必要な電位差より十分小さくなるよう制御する必要がある。
【０００６】
データ消去時は消去ブロックのワード線を０Ｖ、ビット線及びソース線又はＰウェルを消去電位Ｖｅｒａｓｅに昇圧する。選択ゲートの電位ＶｓｇはＶｅｒａｓｅ＞Ｖｓｇを満たす電位に設定する。選択ゲートとソース線又はビット線電位差によるバンド間トンネリングにより発生するホール電流によりシリコンボディ電位Ｖｂｏｄｙを昇圧し、データ消去を行う。消去電位Ｖｅｒａｓｅと選択ゲート電位Ｖｓｇとの電位差は、十分なホール電流を発生することができるように維持される必要がある。
【０００７】
読み出し時はソース線を０Ｖ、下部選択ゲートをオンレベルのＶｄｄ、読み出すセルに対応するワード線を０Ｖ、非読み出しセルに対応するワード線をＶｒｅａｄ、上部選択ゲートをＶｄｄ、ビット線をＶｂｌに設定する。電荷蓄積層に電子が蓄えられている場合、閾値が０Ｖ以上となり、ビット線電位Ｖｂｌは維持される。一方、電荷蓄積層にホールが蓄えられている場合、閾値が０Ｖ以下となり、読み出すセルはオン状態となるため、ビット線電位Ｖｂｌはソース線に接続され降圧される。これにより、電荷蓄積層に蓄えられている電荷の状態を信号として取り出すことができる。なお、Ｖｒｅａｄは非読み出しセルをオンするのに十分な電圧が選択される。
【０００８】
１データを書き込む際に、下部選択トランジスタでは、ソース電圧０Ｖ、ドレイン電圧Ｖｂｏｄｙ、ゲート電圧０Ｖとなっている。ドレイン端でのバンド間トンネリングにより生成されたホールが、ゲート電界によりゲート表面に蓄積され、それによりゲート電界がシールドされてボディ中央部における空乏化領域が維持できなくなりリーク電流が流れるおそれがある。リーク電流を十分低く維持できないと、シリコンボディ電位Ｖｂｏｄｙが低下し、１データが書き込まれるセルに０データが書き込まれる誤書き込みが発生するという問題を有する。
【０００９】
一方、消去動作時にビット線及びソース線（又はｐウェル）の昇圧によりシリコンボディを昇圧するためには、選択ゲートとボディ側拡散層とのオーバーラップ部でのバンド間トンネリングにより発生するホール電流が必要となる。ホール電流が十分でない場合、ビット線電位及びソース線電位によりシリコンボディを昇圧できなくなる。
【００１０】
このように、一括加工型積層方法で形成された積層構造メモリは、書き込み動作時にバンド間トンネリングを抑制し、消去動作時にはバンド間トンネリングを加速する必要がある。
【特許文献１】米国特許第６，７２７，５４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は一括加工型積層方法で形成される半導体記憶装置であって、消去動作時にシリコンボディの昇圧を効率良く行い、書き込み動作時にバンド間トンネリングの発生を抑制できる動作特性の良好な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１２】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板の表面部分に形成された第１の選択トランジスタと、前記第１の選択トランジスタ上に前記半導体基板表面に対し垂直方向に延在するように形成された複数のメモリセルトランジスタと、前記メモリセルトランジスタ上に形成されたダミートランジスタと、前記ダミートランジスタ上に形成された第２の選択トランジスタと、を備え、前記メモリセルトランジスタへのデータ書き込み動作時は、前記第１の選択トランジスタのゲート電極と前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極には第１の電位が与えられ、前記第２の選択トランジスタのゲート電極と前記ダミートランジスタのゲート電極に第２の電位が与えられるものである。
【００１３】
本発明の一態様による半導体記憶装置の駆動方法は、半導体基板と、前記半導体基板の表面部分に形成された第１の選択トランジスタと、前記第１の選択トランジスタ上に前記半導体基板表面に対し垂直方向に延在するように形成された複数のメモリセルトランジスタと、前記メモリセルトランジスタ上に形成されたダミートランジスタと、前記ダミートランジスタ上に形成された第２の選択トランジスタと、を備えた半導体記憶装置の駆動方法であって、データ書き込み時は前記第１の選択トランジスタのゲート電極と前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極に第１の電位を与え、前記第２の選択トランジスタのゲート電極と前記ダミートランジスタのゲート電極に第２の電位を与えるものである。
【００１４】
本発明の一態様によるメモリシステムは、半導体基板と、前記半導体基板表面部分に形成された第１の選択トランジスタと、前記第１の選択トランジスタ上に前記半導体基板表面に対し垂直方向に延在するように形成された複数のメモリセルトランジスタと、前記メモリセルトランジスタ上に形成されたダミートランジスタと、前記ダミートランジスタ上に形成された第２の選択トランジスタと、を有する記憶部と、前記複数のメモリセルトランジスタのうち、前記第１の選択トランジスタに隣接する前記メモリセルトランジスタ以外の前記メモリセルトランジスタのゲート電極に電圧を印加するワード線ドライバと、前記第１の選択トランジスタのゲート電極及び前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極に接続され、前記ワード線ドライバに接続された前記メモリセルトランジスタのデータ書き込み動作時は前記第１の選択トランジスタのゲート電極及び前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極に同電位を与え、前記ワード線ドライバに接続された前記メモリセルトランジスタのデータ消去動作時は前記第１の選択トランジスタに隣接する前記メモリセルトランジスタのゲート電極をフローティング電位にするドライバと、前記第２の選択トランジスタのゲート電極及び前記ダミートランジスタのゲート電極に接続され、前記ワード線ドライバに接続された前記メモリセルトランジスタのデータ書き込み動作時は前記第２の選択トランジスタのゲート電極及び前記トランジスタのゲート電極に同電位を与え、前記ワード線ドライバに接続された前記メモリセルトランジスタのデータ消去動作時は前記ダミートランジスタのゲート電極をフローティング電位にするセレクトゲートドライバと、を備えるものである。
【発明の効果】
【００１５】
本発明によれば、消去動作時にシリコンボディの昇圧を効率良く行い、書き込み動作時にバンド間トンネリングの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態による半導体記憶装置を図面に基づいて説明する。
【００１７】
図１に本発明の第１の実施形態に係る半導体記憶装置の概略構成を示す。図１（ａ）は縦断面、図１（ｂ）は上面を示す。半導体記憶装置は基板１、基板１上に形成された下部選択トランジスタ２、下部選択トランジスタ２上に基板１平面に対し垂直方向に延在し、データを保持できる電荷蓄積層を含む複数のメモリセルトランジスタを有するメモリアレイ３、メモリアレイト３上に形成されたダミートランジスタ４、ダミートランジスタ４上に形成された上部選択トランジスタ５を備える。上部選択トランジスタ５にはビット線ＢＬが接続されている。また、メモリセルトランジスタはそれぞれワード線ＷＬ（図示せず）に接続され、下部選択トランジスタ２のソース電極はソース線（図示せず）に接続される。上部選択トランジスタ５から下部選択トランジスタ２まで垂直方向にメモリホール（ボディ）７がアレイ状に形成されている。
【００１８】
選択トランジスタ２、５、ダミートランジスタ４、ビット線ＢＬ及びワード線ＷＬの駆動について図２を用いて説明する。上部選択トランジスタ５及びダミートランジスタ４のゲート電極はセレクトゲートドライバ２１に接続される。セレクトゲートドライバ２１はセレクトゲートデコーダ２２に接続される。下部選択トランジスタ２のゲート電極はドライバ２３に接続される。ワード線ＷＬはワード線ドライバ２４に接続される。但し、メモリアレイ３のうち下部選択トランジスタ２に隣接する、すなわちメモリアレイ３のうち最下層のメモリセルトランジスタ３ａに対応するワード線ＷＬはドライバ２３に接続される。ドライバ２３及びワード線ドライバ２４はワード線デコーダ２５に接続される。ビット線ＢＬはセンスアンプ回路２６に接続され、センスアンプ回路２６はカラムデコーダ２７に接続される。
【００１９】
カラムデコーダ２７は与えられたカラムアドレスに基づきビット線ＢＬを選択し、ビット線ＢＬに所望の電圧を与える。ワード線デコーダ２５は与えられるアドレス信号に基づいて所望のワード線ＷＬを選択する。ワード線ドライバ２４はワード線デコーダ２５により選択されたワード線ＷＬに所望の電圧を与える。また、ドライバ２３はワード線デコーダ２５のワード線選択に基づき、下部選択トランジスタ３及び最下層のメモリセルトランジスタ３ａに所望の電圧を与える。セレクトゲートデコーダ２２は与えられるアドレス信号に基づき上部選択トランジスタ５及びダミートランジスタ４を選択し、セレクトゲートドライバ２１が所望の電位を与える。
【００２０】
セレクトゲートドライバ２１の概略構成を図３（ａ）に示す。セレクトゲートドライバ２１は直列に接続されたＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２と、ＮＭＯＳトランジスタ３３とを有する。ＮＭＯＳトランジスタ３３のソース・ドレインの一端はＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２との接続点に接続され、上部選択トランジスタ５のゲート電極も接続される。ＮＭＯＳトランジスタ３３のソース・ドレインの他端はトランジスタ４のゲート電極に接続される。ＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２、３３のゲート電極はセレクトゲートデコーダ２２に接続され、オンオフ制御される。ＮＭＯＳトランジスタ３３はデータ書き込み動作時はオン、データ消去動作時はオフされる。
【００２１】
ドライバ２３の概略構成を図３（ｂ）に示す。ドライバ２３はＰＭＯＳトランジスタ３４、ＮＭＯＳトランジスタ３５、３６を有し、セレクトゲートドライバ２１と同様の構成になっている。ＮＭＯＳトランジスタ３６の一端は下部選択トランジスタ２のゲート電極に接続され、他端はメモリアレイ３のうち最下層のメモリセルトランジスタ３ａのゲート電極に接続される。ＰＭＯＳトランジスタ３４、ＮＭＯＳトランジスタ３５、３６のゲート電極はワード線デコーダ２５に接続され、オンオフ制御される。ＮＭＯＳトランジスタ３６はデータ書き込み動作時はオン、データ消去動作時はオフされる。
【００２２】
このような半導体記憶装置の動作について説明する。以下では下部選択トランジスタ２のゲート電極を下部選択ゲート、上部選択トランジスタ５のゲート電極を上部選択ゲート、ダミートランジスタ４のゲート電極を上部ダミーゲート電極、メモリアレイトランジスタ３のうち最下層のメモリセルランジスタ３ａのゲート電極を下部ダミーゲート電極と称する。
【００２３】
まず、書き込み動作について説明する。書き込み時は、セレクトゲートドライバ２１のＮＭＯＳトランジスタ３３及びドライバ２３のＮＭＯＳトランジスタ３６は共にオンされ、下部選択ゲート及び下部ダミーゲート電極が共に０Ｖ（オフレベル）に設定される。また、選択行の上部選択ゲート及び上部ダミーゲート電極に共にオンレベルの電位Ｖｓｇが印加され、非選択行の上部選択ゲート及び上部ダミーゲート電極に０Ｖ（オフレベル）が印加される。カラムデコーダ２７を用いて選択行の０データを書き込むビット線ＢＬを０Ｖ、１データを書き込むビット線ＢＬを電位Ｖｄｄに設定する。
【００２４】
ワード線デコーダ２５及びワード線ドライバ２４によりデータを書き込むメモリセルトランジスタに対応するワード線ＷＬを電位Ｖｐｒｏｇに昇圧し、それ以外のワード線ＷＬを電位Ｖｐａｓｓ（Ｖｐａｓｓ＜Ｖｐｒｏｇ）に昇圧する。ここで電位Ｖｐｒｏｇはメモリセルトランジスタの電荷蓄積層への電子注入に必要な電位より十分高い電位とする。
【００２５】
１データを書き込むメモリアレイ３のボディ（ウェル）の電位Ｖｂｏｄｙは電位Ｖｐａｓｓに昇圧されたワード線ＷＬにより昇圧される。ボディ電位Ｖｂｏｄｙの昇圧に伴うバックゲート効果により上部選択トランジスタ５はオフ状態になり、ボディ電位は維持される。ボディ電位Ｖｂｏｄｙは、電位Ｖｐａｓｓ及びその昇圧レートと、上部選択ゲートの電位Ｖｓｇを調整することで制御することができ、Ｖｐｒｏｇ−Ｖｂｏｄｙがメモリセルトランジスタの電荷蓄積層への電子注入に必要な電圧より十分低くなるように制御される。
【００２６】
バンド間トンネリングにより生成されるホール（正孔）が下部ダミーゲート電極にトラップされるため、下部選択トランジスタ２ではリーク電流（オフ電流）を十分低くすることができる。このためボディ電位Ｖｂｏｄｙの低下が抑えられ、誤書き込み（１データを書き込むメモリトランジスタに０データが書き込まれる）を防止することができる。また、これと同様に、上部ダミーゲート電極により上部選択トランジスタ５でのリーク電流を低減することで、ボディ電位Ｖｂｏｄｙの低下が抑えられ、誤書き込みを防止することができる。
【００２７】
０データを書き込むメモリアレイ３のボディ電位Ｖｂｏｄｙは、上部選択トランジスタ５及びトランジスタ４がオン状態を維持することで、０Ｖに維持される。このため、ワード線ＷＬの電位Ｖｐｒｏｇにより０データが書き込まれる。
【００２８】
なお、非選択行では上部選択トランジスタ５及び下部選択トランジスタ２が共にオフ状態のため、ボディ（ウェル）はビット線ＢＬ及びソース線から切断された状態となり、メモリアレイ３は元のデータを維持する。
【００２９】
次に読み出し動作について説明する。セレクトゲートドライバ２１のＮＭＯＳトランジスタ３３及びドライバ２３のＮＭＯＳトランジスタ３６を共にオンされる。ソース線を０Ｖ、下部選択ゲート及び下部ダミーゲート電極に電位Ｖｄｄを印加する。読み出すメモリセルトランジスタに対応するワード線ＷＬを０Ｖに維持し、読み出しを行わないメモリセルトランジスタに対応するワード線ＷＬを電位Ｖｒｅａｄに昇圧する。電位Ｖｒｅａｄはメモリセルトランジスタの電荷蓄積層の電荷保持状態に依存せず、トランジスタをオンするのに十分な高電位である。上部選択ゲート及び上部ダミーゲート電極に電位Ｖｄｄを印加する。ビット線ＢＬに電位Ｖｂｌを印加し、接続されるセンスアンプ回路２６をチャージしてアクティブ状態にする。読み出すメモリセルトランジスタに電子が蓄えられている場合、閾値は０Ｖ以下になるため、メモリセルトランジスタはオンし、ビット線ＢＬに印加された電位Ｖｂｌはソース線に接続され降圧される。従って、電位Ｖｂｌが降圧するか否かにより、読み出すメモリセルトランジスタの電荷蓄積層に蓄えられている電荷の状態を信号として取り出すことができる。
【００３０】
次に消去動作について説明する。消去ブロックのワード線ＷＬを０Ｖに設定し、ビット線ＢＬ及びソース線を消去電位Ｖｅｒａｓｅに昇圧する。上部選択ゲート及び下部選択ゲートにはＶｅｒａｓｅより小さい電位Ｖｓｇを印加する。また、セレクトゲートドライバ２１のＮＭＯＳトランジスタ３３及びドライバ２３のＮＭＯＳトランジスタ３６をオフし、上部ダミーゲート電極及び下部ダミーゲート電極をフローティング電位に設定する。このとき上部選択ゲートとビット線ＢＬとの電位差、下部選択ゲートとソース線との電位差によるバンド間トンネルにより発生されるホール電流によりボディ電位Ｖｂｏｄｙを昇圧し、データの消去を行う。上部ダミーゲート電極、下部ダミーゲート電極によりホール電流が効率的に発生される。消去電位Ｖｅｒａｓｅと電位Ｖｓｇとの電位差をホール電流が十分発生する値に維持する。
【００３１】
このように、本実施形態による半導体記憶装置により、消去動作時はホール電流によりボディ電位の昇圧を効率良く行い、１データ書き込み動作時は下部選択トランジスタでのバンド間トンネルによるリーク電流の発生を抑制し、誤書き込みを防止することができる。
【００３２】
また、下部選択トランジスタ２のドレインとメモリセルトランジスタ３ａのソースの不純物濃度、上部選択トランジスタ５のソースとダミートランジスタ４のドレインの不純物濃度を高くしてもよい。これにより１データ書き込み動作時に選択トランジスタ２、５のゲート電極におけるホール蓄積をさらに抑制することができ、カットオフ特性の劣化を抑制することができる。また、上下の選択ゲートと高濃度の拡散層の間に発生するバンド間トンネル電流により、データ消去時に必要となるホールを効率よく発生することができる。
【００３３】
次に本実施形態による半導体記憶装置の製造方法について図面を用いて説明する。
【００３４】
図４に示すように、シリコン基板１にソース線拡散層４０８、素子分離領域（シャロートレンチアイソレーション：ＳＴＩ）４０１を形成後、シリコン基板１上に平面構造のトランジスタ（周辺トランジスタ４０２及びトランジスタ４０３）を形成する。トランジスタ４０３はシリコン酸化膜４０４、ポリシリコン膜４０５、ＴＥＯＳ膜４０６、キャップシリコン窒化膜４０７を含む積層構造を有し、後に下部選択トランジスタのゲート電極となる。膜厚はそれぞれ例えばシリコン酸化膜４０４が５０ｎｍ、ポリシリコン４０５が２００ｎｍ、ＴＥＯＳ膜４０６が２０ｎｍ、キャップシリコン窒化膜４０７が１００ｎｍである。そして拡散層４０９を形成し、スペーサＴＥＯＳ膜４１０、バリアシリコン窒化膜４１１を成膜後、層間絶縁膜４１２を堆積し平坦化する。
【００３５】
図５に示すようにトランジスタ４０３にレジストマスクにより形成したホールパターンを用いて、シリコン基板１表面を露出するホール５０１を反応性イオンエッチング（ＲＩＥ）によりマトリクス状に開口する。そしてホール５０１を介して例えばリンのｎ型不純物を加速電圧１０ｋｅＶ、ドーズ量３ｅ１５ｉｏｎｓ／ｃｍ２で注入し、拡散層５０２（下部選択トランジスタのソース側拡散層）を形成する。
【００３６】
図６に示すように膜厚１０ｎｍのシリコン酸化膜６０１をホール５０１内壁に減圧化学気相成長法（ＬＰＣＶＤ法）により堆積する。シリコン酸化膜６０１は下部選択トランジスタのゲート絶縁膜となる。
【００３７】
図７に示すように膜厚１５ｎｍのアモルファスシリコン膜７０１をシリコン酸化膜６０１上に堆積する。
【００３８】
図８に示すようにホール５０１側壁部以外のアモルファスシリコン７０１をＲＩＥにより除去し、ホール５０１側壁にスペーサ８０１を形成する。そしてこのスペーサ８０１をホール５０１側壁に堆積したシリコン酸化膜６０１の保護材とし、ホール５０１側壁部以外のシリコン酸化膜６０１をＲＩＥにより除去する。
【００３９】
図９に示すようにボディとなるアモルファスシリコン９０１を堆積し、平坦化する。そしてリンを加速電圧２２０ｋｅＶ、２５０ｋｅＶ、２８０ｋｅＶ、ドーズ量５ｅ１１ｃｍ−２の条件で注入して下部選択トランジスタのチャネル部のドーピングを行う。条件を変えるのは縦方向に均等にドーピングを行うためである。そしてヒ素を加速電圧４０ｋｅＶ、ドーズ量３ｅ１５ｃｍ−２の条件で注入し、拡散層９０２（下部選択トランジスタのドレイン側拡散層）を形成する。９６０℃／１０ｓｅｃのＲＴＡ法により拡散層９０２の活性化を行う。拡散層９０２の不純物濃度はさらに高いものにしてもよい。
【００４０】
図１０に示すように、ストッパＴＥＯＳ膜１００１、ストッパシリコン窒化膜１００２を堆積した後、ポリシリコン膜１００３とシリコン酸化膜１００４を交互に積層する。このポリシリコン膜１００３がメモリアレイのゲート電極となり、ポリシリコン膜１００３の積層数はシリコン基板１に対して垂直方向に積層するメモリ構造のメモリトランジスタの数に応じて決定される。なお、メモリアレイの最下層のゲート電極が下部ダミーゲート電極となる。
【００４１】
図１１に示すように、リソグラフィにより形成したホールパターンのレジスト構造をマスクとしたＲＩＥにより拡散層９０２まで貫通するメモリホール１１０１をマトリクス状に開口する。
【００４２】
図１２に示すように、メモリホール１１０１内壁に膜厚１０ｎｍのアルミナ膜１２０１、電荷蓄積層となる膜厚５ｎｍのシリコン窒化膜１２０２、膜厚４ｎｍのシリコン酸化膜１２０３を積層し、続いて膜厚１０ｎｍのポリシリコン膜１２０４を堆積し、ポリシリコン膜−アルミナ膜−シリコン窒化膜−シリコン酸化膜−ポリシリコン膜構造（ＳＡＮＯＳ構造）を形成する。
【００４３】
図１３に示すように、メモリホール１１０１底部のポリシリコン膜１２０４をＲＩＥにより除去し、メモリホール１１０１側壁にスペーサ１３０１を形成する。このスペーサ１３０１をマスクとしてメモリホール１１０１側壁部以外のシリコン酸化膜１２０３、シリコン窒化膜１２０２、アルミナ膜１２０１をＲＩＥにより除去する。そして、角度付きイオン注入により、４方向からスペーサ１３０１にリンを５ｋｅＶ／２ｅ１１で注入する。
【００４４】
図１４に示すように、シリコンボディとなるポリシリコン１４０１を堆積し平坦化した後に、ヒ素を４０ｋｅＶ／３ｅ１５で注入しドレイン拡散層１４０２を形成し、９６０Ｃ／１０ｓｅｃのＲＴＡ法により活性化する。
【００４５】
図１５（ａ）に示すように、膜厚３μｍのレジスト１５０１を塗布し、メモリアレイの最下層のワード線の形状にパターニングし、ポリシリコン１００３とシリコン酸化膜１００４の積層構造の１層目（最上層）をＲＩＥ加工する。図１５（ｂ）に示すようにレジスト１５０１をスリミング（レジストパターンを細く）し、１層目及び２層目をＲＩＥ加工する。このレジストのスリミングとポリシリコン１００３及びシリコン酸化膜１００４の積層構造のＲＩＥ加工とを繰り返し、図１５（ｃ）に示すような階段構造１５０２を形成する。これは後に各層のポリシリコン１００３にコンタクトビアを形成するために用いられる。
【００４６】
図１６に示すように、シリコン酸化膜１００４上にストッパシリコン窒化膜１６０１を堆積する。
【００４７】
図１７に示すように、ストッパシリコン窒化膜１６０１上に層間絶縁膜１７０１を堆積し化学的機械研磨（ＣＭＰ）により平坦化する。
【００４８】
図１８に示すように、シリコン酸化膜１６０１上に膜厚５０ｎｍのシリコン酸化膜１８０１、膜厚１５０ｎｍのポリシリコン膜１８０２、膜厚２０ｎｍのＴＥＯＳ膜１８０３、膜厚１００ｎｍのシリコン窒化膜１８０４を堆積し、下部選択トランジスタに対応するようにパターニングし、層間絶縁膜１８０５を堆積し、平坦化する。
【００４９】
図１９に示すように、ＲＩＥによりドレイン拡散層１４０２を露出するホール１９０１をマトリクス状に開口する。
【００５０】
図２０に示すように、ホール１９０１内壁及び層間絶縁膜１８０５上にシリコン酸化膜２００１、アモルファスシリコン膜２００２を堆積する。
【００５１】
図２１に示すようにアモルファスシリコン膜２００２をエッチングしてスペーサ２１０１を形成し、さらにシリコン酸化膜２００１をエッチングする。スペーサ２１０１によりホール１９０１内では底部のシリコン酸化膜２００１が除去される。ホール１９０１側壁に残ったシリコン酸化膜２００１がゲート絶縁膜となる。
【００５２】
図２２に示すように、ボディとなるポリシリコン２２０１を堆積し平坦化し、チャネルイオン注入（リンを２２０ｋｅＶ、２５０ｋｅＶ、２８０ｋｅＶの条件で５ｅ１１ｃｍ−２ずつ注入）し、ヒ素を４０ｋｅＶ／３ｅ１５の条件で注入してドレイン側拡散層を形成後、９６０Ｃ／１０ｓｅｃのＲＴＡ法により不純物を活性化してダミートランジスタ４を形成する。ドレイン側拡散層の不純物濃度はさらに高いものにしてもよい。
【００５３】
図２３に示すように、上記したダミートランジスタ４と同様の方法で、ダミートランジスタ４上に上部選択トランジスタ５を形成する。
【００５４】
図２４に示すように、絶縁膜２４０１を堆積し、各層のポリシリコン層１００３及び選択トランジスタ５への接続のためのコンタクトビア２４０２を開口する。
【００５５】
図２５に示すように、コンタクトビア２４０２を埋め込むように配線２５０１を形成する。
【００５６】
このような方法で製造された半導体記憶装置は、１データ書き込み動作時に、下部選択ゲート及びメモリアレイ最下層のゲート電極をオフし、メモリアレイ最下層のゲート電極にホールをトラップすることで下部選択トランジスタ２におけるリーク電流を低減し、ボディ電位の低下を抑え、誤書き込みを防止することができる。また同様にトランジスタ４により上部選択トランジスタ５におけるリーク電流を低減し、誤書き込みを防止することができる。また、消去動作時にはボディ電位の昇圧を効率良く行うことができる。
【００５７】
（比較例）比較例による半導体記憶装置を用いて１データを書き込む際の電子電流分布のシミュレーション結果を図２６に示す。比較例による半導体記憶装置ではメモリアレイの最下層の電極もデータ記憶素子（メモリセルトランジスタ）として機能し、対応するワード線ＷＬ０はワード線ドライバに接続される。ワード線ＷＬ０に相当するメモリセルトランジスタに１データを書き込むこととし、ＷＬ１にＶｐａｓｓ電位６Ｖ、ＷＬ０にＶｐｒｏｇ電位１２Ｖを印加し、ソース線電位Ｖｓは０Ｖ、ボディ電位Ｖｂｏｄｙ（ドレイン電圧Ｖｄ）は６Ｖまで昇圧したものとする。この場合下部選択ゲート２６０１のゲート電位Ｖｓｇを０Ｖに設定してもオフ電流が流れていることがわかる。
【００５８】
トランジスタのドレイン電圧を３Ｖ、ゲート電圧を０Ｖにしてオフ状態としたときのドレインの拡散層の不純物濃度別の電位分布及びホール密度分布を図２７に示す。図２７（ａ）、（ｂ）に示すように、不純物濃度が高いとゲート直下にホールが蓄積されトランジスタはオフできないが、図２７（ｃ）、（ｄ）に示すように不純物濃度が低いとホールが蓄積されずトランジスタはオフできる。不純物濃度がバンド間トンネル発生に影響があることがわかる。上記の比較例による半導体記憶装置のゲート長Ｌ、ドレイン拡散層のイオン注入条件を変えた場合における、１データ書き込み時のＶｐａｓｓ電位を昇圧してから２μｓ後にＶｐｒｏｇ電位を０Ｖから１２Ｖまで昇圧した際のドレイン電流の変化を図２８に示す。Ｖｐｒｏｇ電位昇圧（時間経過）に伴い、ドレイン電流が非常に大きくなる、すなわちドレイン電圧（ボディ電位Ｖｂｏｄｙ）が非常に高圧になることがわかる。これによりバンド間トンネルによるホール電流が大きくなり、その結果、下部選択ゲート電極による電界が遮蔽され、ボディ中央をオフ電流が流れてしまい、下部選択トランジスタがオフできなくなる。ゲート長を長くするとドレイン電圧はより高くなる。またドレイン拡散層のイオン注入条件を３０、４０、５０ｋｅＶ／３ｅ１５とした場合の結果も示しているが、イオン注入条件を変えても十分な改善は確認できない。また、このときのホール密度分布を図２９に示す。選択ゲート直下のシリコンボディにホールが蓄積されていることがわかる。ホールの蓄積によりオフ電流が流れ、選択トランジスタがオフできなくなる。
【００５９】
一方、本実施形態による半導体記憶装置を用いて１データを書き込む際のホール密度分布のシミュレーション結果を図３０に示す。１データを書き込むメモリセルトランジスタのゲート電極３００１にＶｐｒｏｇ電位１２Ｖ、下部ダミーゲート電極３００２及び下部選択ゲート電極３００３に０Ｖを印加し、ソース線電位Ｖｓを０Ｖ、ボディ電位Ｖｂｏｄｙ（ドレイン電圧Ｖｄ）は６Ｖまで昇圧したものとする。下部ダミーゲート電極３００２直下のシリコンボディにホールが蓄積され、下部選択ゲート電極３００３直下のシリコンボディにはホールが蓄積されていないことがわかる。従って下部選択トランジスタではリーク電流の発生が抑えられ、ボディ電位の低下が防止され、誤書き込みを防止することができる。図３１にＶｐｒｏｇ電位が０Ｖから１２Ｖまで昇圧したときのドレイン電流の変化を示す。Ｖｐｒｏｇ電位の上昇に伴いドレイン電流が大きく増大することはなく、リーク電流が抑制されていることがわかる。
【００６０】
上述のように、本実施形態による半導体記憶装置により、消去動作時はホール電流によりボディ電位の昇圧を効率良く行い、１データ書き込み動作時は下部選択トランジスタでのバンド間トンネルによるリーク電流の発生を抑制し、誤書き込みを防止することができる。
【００６１】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。例えばトランジスタ４を形成せずに、メモリアレイ３の最上層のゲート電極を上部ダミーゲート電極として動作させるようにしてもよい。この場合、メモリアレイ３の最上層のメモリセルトランジスタのゲート電極をセレクトゲートドライバ２１に接続する。また、上記実施形態で用いられている材料は一例であり、例えばアモルファスシリコンをポリシリコンにしてもよく、ポリシリコンをアモルファスシリコンにしてもよい。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態に係る半導体記憶装置の概略構成図である。
【図２】同実施形態に係る半導体記憶装置の駆動回路の回路図である。
【図３】駆動回路におけるドライバの回路図である。
【図４】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図５】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図６】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図７】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図８】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図９】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１０】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１１】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１２】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１３】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１４】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１５】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１６】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１７】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１８】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図１９】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図２０】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図２１】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図２２】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図２３】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図２４】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図２５】同実施形態に係る半導体記憶装置の製造方法を示す一工程の縦断面図である。
【図２６】比較例による半導体記憶装置におけるデータ書き込み動作時の電子電流分布のシミュレーション結果を示す図である。
【図２７】拡散層の不純物濃度とホール蓄積状態の関係を示す図である。
【図２８】比較例による半導体記憶装置におけるデータ書き込み動作時のドレイン電流の変化のシミュレーション結果を示す図である。
【図２９】比較例による半導体記憶装置におけるデータ書き込み動作時のホール密度分布のシミュレーション結果を示す図である。
【図３０】本発明の実施形態に係る半導体記憶装置におけるデータ書き込み動作時のホール密度分布のシミュレーション結果を示す図である。
【図３１】同実施形態に係る半導体記憶装置におけるデータ書き込み動作時のドレイン電流の変化のシミュレーション結果を示す図である。
【符号の説明】
【００６３】
１  基板
２  下部選択トランジスタ
３  メモリアレイ
４  ダミートランジスタ
５  上部選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２８】
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【図３１】
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【図２６】
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【図２７】
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【図２９】
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【図３０】
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