(57)【要約】【課題】ＤＲＡＭ等に代表される半導体装置の高集積化、微細構造化が進展した場合であっても、量産に適した構造を有するリセスチャネル構造を有するトランジスタを含む半導体装置を提供すること。【解決手段】半導体シリコン基板の一部の表面上に成長された選択エピタキシャルシリコン層と、ゲート電極に対応したソース領域およびドレイン領域とを少なくとも有し、  前記ソース領域は、前記半導体シリコン基板の表面領域に形成され、  前記ドレイン領域は、前記選択エピタキシャルシリコン層および前記選択エピタキシャルシリコン層下部の前記半導体シリコン基板の表面領域に形成されているリセスチャネル構造を有する非対称型トランジスタ、を含むことを特徴とする半導体装置。【選択図】図１
2008227037.tif 000002
【特許請求の範囲】
【請求項１】
半導体シリコン基板と、
前記半導体シリコン基板の一部の表面上に成長された選択エピタキシャルシリコン層と、
前記半導体シリコン基板に形成されたリセスと、
前記リセス内部に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
ならびに前記ゲート電極に対応する一対のＮ型拡散層を含むソース領域およびドレイン領域とを少なくとも有し、
前記ソース領域は、前記半導体シリコン基板の表面領域に形成され、
前記ドレイン領域は、前記選択エピタキシャルシリコン層および前記選択エピタキシャルシリコン層下部の前記半導体シリコン基板の表面領域に形成されている、
リセスチャネル構造を有する非対称型トランジスタ、
を含む半導体装置。
【請求項２】
前記半導体シリコン基板の表面を基準とした前記ソース領域の深さと、
前記選択エピタキシャルシリコン層の表面を基準とした前記ドレイン領域との深さとが、略等しいことを特徴とする、請求項１に記載のリセスチャネル構造を有する非対称型トランジスタを含む半導体装置。
【請求項３】
半導体シリコン基板にリセスを形成する工程（１）、
前記リセス内部に接してゲート絶縁膜を形成する工程（２）、
前記ゲート絶縁膜に接してゲート電極を形成する工程（３）、
前記リセスにより隔てられた前記半導体シリコン基板のうち、一方の前記半導体シリコン基板の表面上に、選択エピタキシャル成長法により、選択エピタキシャルシリコン層を成長させる工程（４）、および、
前記リセスにより隔てられた前記半導体シリコン基板のうち、
一方の側の前記半導体シリコン基板の表面上に成長された前記選択エピタキシャルシリコン層と、
他方の側の前記半導体シリコン基板の表面領域と、
の両方にＮ型不純物をイオン注入することにより、それぞれドレイン領域およびソース領域を形成する工程（５）、
を有することを特徴とする、リセスチャネル構造を有する非対称型トランジスタを含む半導体装置の製造方法。
【請求項４】
前記半導体シリコン上面、前記ゲート電極上面および前記ゲート電極側面に絶縁膜を形成した後、前記絶縁膜のうち前記選択エピタキシャルシリコン層を形成する位置に開口部を形成してから前記工程（４）を行い、
続いて、前記絶縁膜のうち前記ソース領域を形成する位置に開口部を形成してから前記工程（５）を行うことを特徴とする、請求項３に記載のリセスチャネル構造を有する非対称型トランジスタを含む半導体装置の製造方法。
【請求項５】
請求項３または４に記載の製造方法により得られたリセスチャネル構造を有する非対称型トランジスタを含む半導体装置。
【請求項６】
請求項１，２または５のいずれかに記載のリセスチャネル構造を有する非対称型トランジスタを含む半導体装置を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、さらに詳細にはリセスチャネル構造を有する非対称型トランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等に代表される半導体装置に搭載されるメモリセルトランジスタには従来から電界効果トランジスタが多く採用されている。この電界効果トランジスタは、半導体シリコン基板の表面領域に形成されたソース・ドレイン領域と、前記半導体シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極を有するものである。
前記半導体シリコン基板の表面領域に形成されたソース・ドレイン領域に関する知見として、前記メモリセルトランジスタのソース領域を深く形成することにより、接合リーク電流の発生を抑制することができ、ＤＲＡＭのデータ保持等に関するリフレッシュ特性等を向上できることが知られている。
【０００３】
一方ＤＲＡＭ等に代表される半導体装置を量産する際、前記ソース・ドレイン領域は、前記半導体シリコン基板の表面領域に対するイオン注入工程によりそれぞれ同時に形成されている。このため、前記イオン注入工程におけるイオン注入エネルギーを大きくすると、注入されたリン等のＮ型不純物のチャネル方向への広がりが顕著となり、短チャネル効果等のメモリセルトランジスタ特性の低下が生じる。
この短チャネル効果等を防止するためには前記ソース領域と前記ドレイン領域との距離、すなわち前記メモリセルトランジスタのチャネル長を一定以上確保する必要がある。
【０００４】
しかし、前記チャネル長を一定以上確保するとなると前記メモリセルトランジスタ自体の小型化に限界が生じ、これが原因で、前記半導体装置の高集積化、微細構造化を困難にするとの問題があった。
この問題に対応するために、図１４に示されるメモリセルトランジスタ２３０が提案されている。
具体的には、図１４に示す様に、半導体シリコン基板１に設けられたソース領域２の深さが、ドレイン領域３の深さよりも深く形成されているメモリセルトランジスタ２３０を搭載した半導体装置が提案されている（特許文献１）。
【特許文献１】特開２０００−３５３７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら図１４に示されるメモリセルトランジスタ２３０の場合には、このメモリセルトランジスタ２３０を製造する工程で前記ソース領域２と前記ドレイン領域３に対するイオン注入工程をそれぞれ別に実施する必要がある。
この際、前記ドレイン領域３の深さを前記ソース領域２の深さよりも浅くするために、前記ソース領域に対するイオン注入量を少なくする必要があるが、前記ソース領域２に対するイオン注入量が一定量を下回ると前記メモリセルトランジスタが正常に動作しなくなる等の問題が生じる。
また前記イオン注入量が一定量を下回らなくても、少ない量のイオン注入を行う場合には多い量のイオン注入を行う場合に比較して製造環境の影響によりその注入量に変動が生じやすいとの問題がある。
さらに前記半導体装置の高集積化、微細構造化に伴い、前記ソース領域と前記ドレイン領域とに対するイオン注入の量比を正確に制御することは容易ではなく、前記半導体装置を製造する際の製造条件の選択の幅が狭くなる等、量産上の問題があった。
【０００６】
本発明の目的は、ＤＲＡＭ等に代表される半導体装置の高集積化、微細構造化が進展した場合であっても、前記ソース領域と前記ドレイン領域とに対するイオン注入の量比を容易に正確に制御することができる、量産に適した構造を有するリセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者は上記問題を解決すべく鋭意検討した結果、リセスチャネル構造を有するトランジスタを含む半導体装置の中でも、前記リセスチャネル構造を有するトランジスタに対応する前記ソース領域とドレイン領域とのうち、一方の前記ドレイン領域側に選択エピタキシャルシリコン層が形成されていて、この選択エピタキシャルシリコン層等に前記ドレイン領域が形成されている、リセスチャネル構造を有するトランジスタを含む半導体装置が本発明の目的に適うことを見出し、本発明を完成するに至った。
【０００８】
すなわち、本発明は、
［１］半導体シリコン基板と、
前記半導体シリコン基板の一部の表面上に成長された選択エピタキシャルシリコン層と、
前記半導体シリコン基板に形成されたリセスと、
前記リセス内部に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
ならびに前記ゲート電極に対応する一対のＮ型拡散層を含むソース領域およびドレイン領域とを少なくとも有し、
前記ソース領域は、前記半導体シリコン基板の表面領域に形成され、
前記ドレイン領域は、前記選択エピタキシャルシリコン層および前記選択エピタキシャルシリコン層下部の前記半導体シリコン基板の表面領域に形成されている、
リセスチャネル構造を有する非対称型トランジスタ、
を含む半導体装置を提供するものである。
【０００９】
また、本発明は、
［２］前記半導体シリコン基板の表面を基準とした前記ソース領域の深さと、
前記選択エピタキシャルシリコン層の表面を基準とした前記ドレイン領域との深さとが、略等しいことを特徴とする、上記［１］に記載のリセスチャネル構造を有する非対称型トランジスタを含む半導体装置を提供するものである。
【００１０】
また本発明は、
［３］半導体シリコン基板にリセスを形成する工程（１）、
前記リセス内部に接してゲート絶縁膜を形成する工程（２）、
前記ゲート絶縁膜に接してゲート電極を形成する工程（３）、
前記リセスにより隔てられた前記半導体シリコン基板のうち、一方の前記半導体シリコン基板の表面上に、選択エピタキシャル成長法により、選択エピタキシャルシリコン層を成長させる工程（４）、および、
前記リセスにより隔てられた前記半導体シリコン基板のうち、
一方の側の前記半導体シリコン基板の表面上に成長された前記選択エピタキシャルシリコン層と、
他方の側の前記半導体シリコン基板の表面領域と、
の両方にＮ型不純物をイオン注入することにより、それぞれドレイン領域およびソース領域を形成する工程（５）、
を有することを特徴とする、リセスチャネル構造を有する非対称型トランジスタを含む半導体装置の製造方法を提供するものである。
【００１１】
また、本発明は、
［４］前記半導体シリコン上面、前記ゲート電極上面および前記ゲート電極側面に絶縁膜を形成した後、前記絶縁膜のうち前記選択エピタキシャルシリコン層を形成する位置に開口部を形成してから前記工程（４）を行い、
続いて、前記絶縁膜のうち前記ソース領域を形成する位置に開口部を形成してから前記工程（５）を行うことを特徴とする、上記［３］に記載のリセスチャネル構造を有する非対称型トランジスタを含む半導体装置の製造方法を提供するものである。
【００１２】
また、本発明は、
［５］上記［３］または［４］に記載の製造方法により得られたリセスチャネル構造を有する非対称型トランジスタを含む半導体装置を提供するものである。
【００１３】
また、本発明は、
［６］上記［１］、［２］または［５］のいずれかに記載のリセスチャネル構造を有する非対称型トランジスタを含む半導体装置を搭載した電子機器を提供するものである。
【発明の効果】
【００１４】
本発明によれば、ＤＲＡＭ等に代表される半導体装置の高集積化、微細構造化が進展した場合であっても、前記ソース領域と前記ドレイン領域とに対するイオン注入の量比を容易に正確に制御することができる、量産に適したリセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の半導体装置について、以下に図面を参照しつつ説明する。
図１は本発明の半導体装置の一実施態様を例示した模式要部断面図である。
図１に例示される様に、半導体シリコン基板１の表面領域２０に素子分離膜３０が形成されている。
ここで前記半導体シリコン基板１の表面領域とは、リセスチャネル構造を有する非対称型トランジスタ等の半導体素子を形成するための半導体シリコン基板１表面近傍の活性領域やこれらの半導体素子等を区画するための半導体シリコン基板１表面近傍の不活性領域を意味する。
前記半導体シリコン基板１はホウ素等のｐ型不純物を含む単結晶シリコン等からなるものであり、市販品として入手可能である。
【００１６】
前記半導体シリコン基板１にはリセスチャネル構造を有する非対称型トランジスタ２００が形成されている。
このリセスチャネル構造を有する非対称型トランジスタ２００は、前記半導体シリコン基板１に形成されたリセス１００ 、前記リセス１００内部に接して設けられたゲート絶縁膜５、前記ゲート絶縁膜５に接して形成されたゲート電極６を有するものである。
【００１７】
前記ゲート絶縁膜５は酸化シリコン等から形成されている。
また前記ゲート電極６は、ホウ素等のｐ型不純物やリン等のＮ型不純物を含むポリシリコン６０、タングステン等の金属６２等から形成されている。
前記ゲート電極６の上部には窒化シリコン等からなる絶縁膜６４が形成されている。また前記ゲート電極６に接して窒化シリコン等からなるサイドウオール６６が形成されていて、前記ゲート電極６はセルコンタクト７０およびビットコンタクト７２から絶縁されている。また参照符号７４は酸化シリコン等からなる層間絶縁膜を示す。
さらにセルコンタクト７０およびビットコンタクト７２の上部にはキャパシタ、ビット線等の上部構造（図示せず）が形成されている。
【００１８】
また、前記半導体シリコン基板１の一部の表面上に選択エピタキシャルシリコン層４０が成長されている。
前記ゲート電極６の両側には前記ゲート電極に対応する一対のＮ型拡散層を含むソース領域２およびドレイン領域３が形成されているが、前記ドレイン領域３は、前記選択エピタキシャルシリコン層４０および前記選択エピタキシャルシリコン層４０下部の前記半導体シリコン基板１の表面領域２０に形成されている。
また前記ソース領域２は前記半導体シリコン基板１の表面領域２０に形成されている。
【００１９】
この様に、本発明に使用するリセスチャネル構造を有する非対称型トランジスタ２００は、前記半導体シリコン基板１のうち、前記ドレイン領域３に対応する位置に前記選択エピタキシャルシリコン層４０が形成されていて、前記ソース領域２に対応する位置には前記選択エピタキシャルシリコン層４０が形成されていないことから、全体として非対称の構造を有する。
そしてこの非対称の構造を有することにより、前記リセスチャネル構造を有する非対称型トランジスタ２００は、前記ソース領域における接合電界の影響を緩和することが可能となる。
この結果、リセスチャネル構造を有する非対称型トランジスタ２００をＤＲＡＭに適用した場合、そのリフレッシュ特性を向上させることができる。
さらにこの非対称の構造を有すること、およびリセス１００を有することにより、前記リセスチャネル構造を有する非対称型トランジスタ２００は、前記ソース領域２と前記ドレイン領域３との距離、すなわちチャネル長を大きく設定することが可能となることから、前記選択エピタキシャルシリコン層４０が存在しない場合と比較してサブスレショールド特性の劣化等の短チャネル効果を抑制することができる。
【００２０】
本発明の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）等の用途に使用することができ、電子・電気分野のコンピュータ、通信機器等の各種電子機器に好適に使用することができる。
【００２１】
次に本発明について実施例に基づきさらに詳細に説明するが、本発明はこれらの実施例により何ら限定されるものではない。
【実施例１】
【００２２】
図２は本発明の第一の実施態様である半導体装置の製造方法を説明するための工程断面図である。
図２に示される様に、ｐ型半導体シリコン基板１の所定の表面領域２０に幅２００ｎｍ、深さ２５０ｎｍの酸化シリコンからなる素子分離膜３０を形成する。
【００２３】
続いて前記ｐ型半導体シリコン基板１表面に窒化シリコンからなる絶縁膜５０を形成する。
前記窒化シリコンからなる絶縁膜５０は、通常低圧ＣＶＤ法を用いて堆積する。原料ガスとしてジクロロシランとアンモニアを用いることにより、前記窒化シリコンからなる絶縁膜５０を形成することができる。
【００２４】
次に前記窒化シリコンからなる絶縁膜５０の表面にフォトレジスト層を形成する。
このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成することによりフォトレジストパターン５２を形成する。そしてこのフォトレジストパターン５２をマスクとして、前記窒化シリコンからなる絶縁膜５０に開口部５４を形成する。
【００２５】
図３はｐ型半導体シリコン基板１の所定の位置にリセスを形成する工程を説明するための工程断面図である。各参照符号の意味は図２の場合と同様である。
先に形成したフォトレジストパターン５２および前記窒化シリコンからなる絶縁膜５０をマスクとして、例えば塩素ガスを少なくとも含むガスを用いるプラズマエッチング法により前記ｐ型半導体シリコン基板１をエッチングすることができる。
前記フォトレジストパターン５２はこのエッチングを実施している際に消滅してしまうことが多く、その場合は前記フォトレジストパターン５２の下の前記窒化シリコンからなる絶縁膜５０がエッチングのマスクとなる。
なお、前記フォトレジストパターン５２がエッチングの後も残っている場合は、アッシング工程により前記フォトレジストパターン５２を除去することができる。
この工程により、前記ｐ型半導体シリコン基板１の所定の位置に深さ１５０ｎｍのリセス１００を形成することができる。
【００２６】
図４は前記リセス内部にゲート絶縁膜およびゲート電極を形成する工程を説明するための工程断面図である。
まず、図３に示した工程に続いてレジストを除去し、次にホットリン酸により窒化シリコンからなる絶縁膜５０をエッチング除去する。続いて前記リセス１００内部に接して酸化シリコン等からなるゲート絶縁膜５を形成する。前記ゲート絶縁膜５の膜厚は７ｎｍである。
続いて前記リセス１００内部に、膜厚８０ｎｍのポリシリコン６０を堆積させる。
【００２７】
このポリシリコン６０の堆積は、通常低圧ＣＶＤ装置を用いて行う。原料ガスとしてモノシランに加えてホスフィン（ＰＨ３）を同時に供給し、前記ポリシリコン６０に不純物としてリンを含有させる。
５８０℃以上の温度で形成された前記ポリシリコン６０は多結晶状態であり、また十分にリン（Ｐ）がドープされているため導電性を示す。
【００２８】
続いてＭＯＣＶＤ等の工程により前記ポリシリコン６０の上部に膜厚５０ｎｍのタングステンを堆積することにより金属層６２を形成し、さらにその上に膜厚３０ｎｍの窒化シリコンからなる絶縁膜６４を形成する。
前記窒化シリコンからなる絶縁膜６４は、先に説明した前記窒化シリコンからなる絶縁膜５０の場合と同様、低圧ＣＶＤ法等により形成することができる。
【００２９】
図５は、ｐ型半導体シリコン基板１上にリセスチャネル構造を有する非対称型トランジスタに含まれるゲート電極を形成する工程を説明するための工程断面図である。
先に説明した公知のリソグラフィー工程およびエッチング工程と同様の工程を経て、前記窒化シリコンからなる絶縁膜６４、ポリシリコン６０および金属層６２の不必要な部分を除去することができる。この様にして図５に示した構造を得ることができる。
なおポリシリコン６０および金属層６２はリセスチャネル構造を有する非対称型トランジスタに含まれるゲート電極として機能するものである。
また前記素子分離領膜３０の上面にもポリシリコン６１および金属層６３が形成されている。
なお、本実施例では図５に示した断面における前記ゲート電極の幅は１００ｎｍとし、前記ゲート電極同士の間隔は１００ｎｍとしている。
【００３０】
図６は、ｐ型半導体シリコン基板１全体に窒化シリコンからなる絶縁膜６６を形成する工程を説明するための工程断面図である。
図６に示す様に、窒化シリコンからなる絶縁膜６６をｐ型半導体シリコン基板１全体に堆積させる。
この窒化シリコンからなる絶縁膜６６は、先に説明した前記窒化シリコンからなる絶縁膜５０の場合と同様、低圧ＣＶＤ法等により形成することができる。
この様に窒化シリコンからなる絶縁膜６６をｐ型半導体シリコン基板１全体に堆積させることにより、必要な位置以外に選択エピタキシャルシリコン層が成長することを防止することができる。
【００３１】
図７は、ｐ型半導体シリコン基板１の所定の位置に選択エピタキシャルシリコン層を成長させるための開口部を形成する工程を説明するための工程断面図である。
前記窒化シリコンからなる絶縁膜６６の表面にフォトレジスト層を形成する。
このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成することによりフォトレジストパターン５６を形成し、このフォトレジストパターン５６をマスクとして、異方性エッチングにより前記窒化シリコンからなる絶縁膜６６に開口部５４を形成する。
この工程により、所定の位置の前記窒化シリコンからなる絶縁膜６６を除去することができ、前記ｐ型半導体シリコン基板１の表面を露出させることができる。
続いて、前記フォトレジストパターン５６が異方性エッチングの後も残っている場合は、アッシング工程により前記フォトレジストパターン５６を除去することができる。
【００３２】
図８はｐ型半導体シリコン基板１上に選択エピタキシャルシリコン層を成長させる工程を説明するための工程断面図である。
先の工程により露出された前記ｐ型半導体シリコン基板１表面の所定の位置に、選択エピタキシャル成長法により、選択エピタキシャルシリコン層４０を成長させる。
前記選択エピタキシャル成長法を、例えば、ジクロロシランガスを１００ｍｌ／分、塩化水素ガス５０ｍｌ／分の割合で両者の混合ガスを供給しつつ、温度８００℃、圧力２０Ｔｏｒｒの条件下に実施することにより、前記選択エピタキシャルシリコン層４０を前記ｐ型半導体シリコン基板１上に８０ｎｍの高さに成長させることができる。
前記選択エピタキシャルシリコン層４０を成長させる高さは、形成するトランジスタの設計方針によって適宜選択することができる。当該高さが高いほどソース・ドレインの非対称性が大きなトランジスタが形成され、当該高さが低いほど、ソース・ドレインの非対称性が小さなトランジスタが形成される。
通常想定される高さとしては、５〜１００ｎｍ程度が考えられる。
本実施例では、選択エピタキシャルシリコン層４０の高さを８０ｎｍとした。
前記高さが高い場合、得られるＤＲＡＭ等の半導体装置のリフレッシュ特性が向上し、前記高さが低い場合、得られるＤＲＡＭ等の半導体装置の動作時における閾値電圧が安定化する効果が得られる。
【００３３】
図９は、本発明の半導体装置を製造する工程を説明するための工程断面図である。
前記選択エピタキシャルシリコン層４０の形成後、前記窒化シリコンからなる絶縁膜６４および６６全体をエッチバックする。
このエッチバックにより、図９に示される様に、前記金属層６２の上部に膜厚１５０ｎｍの窒化シリコン等からなる絶縁膜６４と膜厚３０ｎｍの窒化シリコン６６からなるサイドウオールを形成することができる。
【００３４】
続いて、リン等のＮ型不純物を、１×１０１３／ｃｍ２の注入量として６０ｋｅＶの加速エネルギーでイオン注入することにより、前記ｐ型半導体シリコン基板１表面の開口した部分および前記選択エピタキシャルシリコン層４０表面にリンがドープされ、それぞれ図９に示されるドレイン領域３およびソース領域２を形成することができる。
前記ソース領域２は、前記ｐ型半導体シリコン基板１の表面領域２０に形成されており、前記ｐ型半導体シリコン基板表面からの接合深さは約１２０ｎｍである。
また、前記ドレイン領域３は、前記選択エピタキシャルシリコン層４０と前記選択エピタキシャルシリコン層４０下部の前記ｐ型半導体シリコン基板１の表面領域２０に形成されている。
ここで前記選択エピタキシャルシリコンの膜厚は８０ｎｍである。また、前記選択エピタキシャルシリコン層４０の表面からの接合深さは１２０ｎｍであって、前記ドレイン領域３の前記ｐ型半導体シリコン基板表面からの接合深さは約４０ｎｍである。
この様に、本実施例により得られる半導体装置に含まれるリセスチャネル構造を有する非対称型トランジスタの前記ｐ型半導体シリコン基板１の表面を基準とした前記ソース領域２の接合深さと、前記選択エピタキシャルシリコン層４０の表面を基準とした前記ドレイン領域３の接合深さは略同一となっている。
【００３５】
さらに公知の方法により、図１に示す様に、セルコンタクト７０、ビットコンタクト７２および層間絶縁膜７４、さらにキャパシタ、ビット線、プレート電極等の上部配線構造等（図示せず）を形成することにより、リセスチャネル構造を有する非対称型トランジスタ２００を含む半導体装置をＤＲＡＭとして製造することができる。
【実施例２】
【００３６】
図１０および１１は、実施例１の工程の変形例を説明するための工程断面図である。
実施例１の場合では、先に前記窒化シリコンからなる絶縁膜６６全体をエッチバックしてからイオン注入を行ったが、実施例２の場合では、イオン注入を行ってから前記窒化シリコンからなる絶縁膜６６全体をエッチバックする点が異なる。
具体的に説明すると次の通りである。
実施例１の図８に示す工程の後、前記フォトレジストパターン５６が残存している場合には、アッシング工程により前記フォトレジストパターン５６を除去する。
次に公知のリソグラフィー工程および異方性エッチング工程により、図１０に示す開口部５４に対応する位置の前記窒化シリコンからなる絶縁膜６６を除去し、前記ｐ型半導体シリコン基板１の表面を露出させる。
次に公知のリソグラフィー工程および異方性エッチング工程により、図１０に示す開口部５４に対応する位置の前記窒化シリコンからなる絶縁膜６６を除去し、前記ｐ型半導体シリコン基板１の表面を露出させる。
続いて図１１に示すように、リン等のＮ型不純物を、１×１０１３／ｃｍ２の注入量で、６０ｋｅＶの加速エネルギーによりイオン注入することにより、前記ｐ型半導体シリコン基板１表面の開口した部分および前記選択エピタキシャルシリコン層４０表面にリンがドープされ、ドレイン領域３およびソース領域２を形成することができる。
続いて前記窒化シリコンからなる絶縁膜６４および６６全体をエッチバックする。
次に先に説明した実施例１の場合と同様の工程を経て、リセスチャネル構造を有する非対称型トランジスタ２００を含む半導体装置をＤＲＡＭとして製造することができる。
【００３７】
［比較例１］
図１２は、前記選択エピタキシャルシリコン層４０を形成しなかった他は実施例１の場合と同様の工程により製造したリセスチャネル構造を有する対称型トランジスタ２１０を含む半導体装置の模式要部断面図である。
各参照符号の意味は図１の場合と同様である。
比較例１の場合、リン等のＮ型不純物のイオンの加速エネルギーを大きくすることにより、ソース領域２およびドレイン領域３を、前記ｐ型半導体シリコン基板表面を基準として前記リセス１００の深さの半分よりも深く形成した。
この結果、前記ソース領域のＰＮ接合を深く設定することができることから、空乏層が前記ｐ型半導体シリコン基板１表面と接することがなく電界を緩和することが可能となり、ジャンクションリーク電流を低減することができる。
しかしながら、前記ソース領域２と前記ドレイン領域３との距離、すなわちチャネル長が短くなることから、比較例１により得られた半導体装置ではサブスレショールド特性の劣化等の短チャネル効果が観察された。
【００３８】
［比較例２］
図１３は、前記選択エピタキシャルシリコン層４０を形成しなかった他は実施例１の場合と同様の工程により製造したリセスチャネル構造を有する対称型トランジスタ２２０を含む半導体装置の模式要部断面図である。各参照符号の意味は実施例１の図１の場合と同様である。
比較例２の場合、リン等のＮ型不純物のイオンの加速エネルギーを小さくすることにより、ソース領域２およびドレイン領域３を、前記ｐ型半導体シリコン基板表面を基準として前記リセス１００の深さの半分よりも浅く形成した。
この結果、前記ソース領域２と前記ドレイン領域３との距離、すなわちチャネル長を十分確保できることから、比較例２により得られた半導体装置ではサブスレショールド特性の劣化等の短チャネル効果を低減することができる。
しかしながら、前記ソース領域のＰＮ接合を深く形成することができない。
このため空乏層が前記ｐ型半導体シリコン基板１表面と接するため電界を緩和することが困難となり、ジャンクションリーク電流が増加することから、比較例２により得られた半導体装置ではリフレッシュ特性の悪化が観察された。
【図面の簡単な説明】
【００３９】
【図１】本発明の半導体装置の一実施態様を例示した模式要部断面図である。
【図２】本発明の第一の実施態様である半導体装置の製造方法を説明するための工程断面図である。
【図３】半導体シリコン基板の所定の位置にリセスを形成する工程を説明するための工程断面図である。
【図４】リセス内部にゲート絶縁膜およびゲート電極を形成する工程を説明するための工程断面図である。
【図５】ｐ型半導体シリコン基板上にゲート電極を形成する工程を説明するための工程断面図である。
【図６】ｐ型半導体シリコン基板全体に窒化シリコンからなる絶縁膜を形成する工程を説明するための工程断面図である。
【図７】ｐ型半導体シリコン基板の所定の位置に選択エピタキシャルシリコン層を成長させるための開口部を形成する工程を説明するための工程断面図である。
【図８】ｐ型半導体シリコン基板上に選択エピタキシャルシリコン層を成長させる工程を説明するための工程断面図である。
【図９】本発明の半導体装置を製造する工程を説明するための工程断面図である。
【図１０】実施例１の工程の変形例を説明するための工程断面図である。
【図１１】実施例１の工程の変形例を説明するための工程断面図である。
【図１２】リセスチャネル構造を有する対称型トランジスタ２１０を含む半導体装置の模式要部断面図である（比較例１）。
【図１３】リセスチャネル構造を有する対称型トランジスタ２１０を含む半導体装置の模式要部断面図である（比較例２）。
【図１４】従来型のメモリセルトランジスタを含む半導体装置の模式要部断面図である。
【符号の説明】
【００４０】
１    半導体シリコン基板
２    ソース領域
３    ドレイン領域
５    ゲート絶縁膜
６    ゲート電極
２０    表面領域
３０    素子分離膜
４０    選択エピタキシャルシリコン層
５０、５２、６４、６６    窒化シリコンからなる絶縁膜
５４    開口部
５６    フォトレジストパターン
６０、６１    ポリシリコン
６２、６３    タングステン等の金属
７０    セルコンタクト
７２    ビットコンタクト
７４    層間絶縁膜
１００    リセス
２００    リセスチャネル構造を有する非対称型トランジスタ
２１０、２２０    リセスチャネル構造を有する対称型トランジスタ
２３０    従来型のメモリセルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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