(57)【要約】【課題】シフトレジスタ回路システムにおいて外部ノイズの影響を抑制することである。【解決手段】シフトレジスタ回路６１の前段回路６３は、ＣＫＶに接続されＳＲｉｎ２に応答するＮＴ２と、ＮＴ２とＮＤ１との間に接続されるＮＴ３と、ＶＬに接続されＣＫＶに応答するＮＴ１０と、ＮＴ１０とＮＤ１の間に接続されＩＮに応答するＮＴ１と、容量素子Ｃ１とを有して構成される。後段回路６５は、ＣＫＶに接続されＩＮに応答するＮＴ７と、ＮＴ７とＳＲｏｕｔ１との間に接続されるＮＴ８と、ＶＬとＳＲｏｕｔ１との間に接続されＮＤ１の信号に応答するＮＴ６と、ＶＬに接続されＮＤ１の信号に応答するＮＴ５と、ＮＴ５とＶＢＰ１との間に接続されＳＲｏｕｔ１の信号に応答するＮＴ４と、容量素子Ｃ２とを有して構成され、ＮＴ５とＮＴ４との接続点からＳＲ１が次段のシフトレジスタ回路６２に出力される。【選択図】図４
2008226313.tif 000002
【特許請求の範囲】
【請求項１】
同じ導電型を有する複数のトランジスタをクロック信号線と所定電位信号線との間に直列に接続した前段回路と、前記前段回路の出力端子部である前段出力ノードに接続される少なくとも１つの前記トランジスタを含み、前記トランジスタと同じ導電型を有する複数のトランジスタを前記クロック信号線と前記所定電位信号線との間に直列に接続した後段回路と、を含む複数のシフトレジスタ回路部と、
前記前段回路の前記トランジスタのそれぞれの作動タイミングと、前記後段回路の前記トランジスタのそれぞれの作動タイミングを制御し、前記後段回路の出力端子部である後段出力ノードからの出力信号を、前記クロック信号線のクロック信号に同期したシフト信号とする制御回路部と、
を備え、
前記制御回路部は、
前記前段回路の前記複数のトランジスタのそれぞれのオン状態が同時に重ならないタイミング条件と、
前記後段回路の前記複数のトランジスタのそれぞれのオン状態が同時に重ならないタイミング条件と、
前記後段回路の前記複数のトランジスタのそれぞれのオフ状態が同時に重ならないタイミング条件と、
の下で前記作動タイミングを制御することを特徴とするシフトレジスタ回路システム。
【請求項２】
請求項１に記載のシフトレジスタ回路システムにおいて、
前記前段回路は、
前記クロック信号線に接続され、第２信号に応答する第２トランジスタと、
前記第２トランジスタと前記前段出力ノードとの間に接続され、ゲート端子とドレイン端子とが相互に接続される第３トランジスタと、
前記所定電位信号線に接続され、前記クロック信号に応答する第１０トランジスタと、
前記第１０トランジスタと前記前段出力ノードとの間に接続され、第１信号に応答する第１トランジスタと、
前記前段出力ノードと前記所定電位信号線との間に接続される前段容量素子と、
を有し、
前記後段回路は、
前記クロック信号線に接続され、前記第１信号に応答する第７トランジスタと、
前記第７トランジスタと前記後段出力ノードとの間に接続され、ゲート端子とドレイン端子とが相互に接続される第８トランジスタと、
前記所定電位信号線と前記後段出力ノードとの間に接続され、前記前段出力ノードの信号に応答する第６トランジスタと、
を有し、
前記制御回路部は、
前記第１トランジスタがオン状態で、前記第８トランジスタがオフ状態となるときに、前記第１０トランジスタをオフ状態とし、これによって前記前段出力ノードの信号レベルを前記第６トランジスタがオン状態となるタイミング制御を行うことを特徴とするシフトレジスタ回路システム。
【請求項３】
請求項２に記載のシフトレジスタ回路システムにおいて、
前記後段回路は、
前記所定電位信号線に接続され、前記前段出力ノードの信号に応答する第５トランジスタと、
前記第５トランジスタと、ブートストラップ信号線との間に接続され、前記後段出力ノードの信号に応答する第４トランジスタと、
前記第５トランジスタと前記第４トランジスタとの接続点と、前記後段出力ノードとの間に接続された後段容量素子と、
を有し、前記接続点を次段のシフトレジスタ回路との接続端子とすることを特徴とするシフトレジスタ回路システム。
【請求項４】
請求項２または３に記載のシフトレジスタ回路システムにおいて、
前記第２信号は、当該シフトレジスタ回路の次の段のシフトレジスタ回路の前記接続点の信号であることを特徴とするシフトレジスタ回路システム。
【請求項５】
請求項２から４のいずれか１に記載のシフトレジスタ回路システムにおいて、
前記前段出力ノードは、リセット信号線に接続され、
前記制御回路部は、
前記前段回路を構成する前記トランジスタが全てオフ状態となるタイミングのときに、前記リセット号線を所定レベルの電位とし、前記前段出力ノードを強制的に所定レベルの電位とする制御を行うことを特徴とするシフトレジスタ回路システム。
【請求項６】
絶縁基板上に前記請求項１から請求項５のいずれか１に記載のシフトレジスタ回路システムが搭載されることを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路システム及びシフトレジスタ回路システムを含む電気光学装置に係り、特に、同じ導電型を有する複数のトランジスタで構成されるシフトレジスタ回路システム及びシフトレジスタ回路システムを含む電気光学装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置等の電気光学装置では、複数の走査信号線と複数のデータ信号線とを用いてマトリクス状に配置された各表示領域に所望の表示を行う。そして、複数の走査信号線について順次選択を行い、また、映像信号を複数のデータ信号線へ順次供給するために、シフトレジスタ回路技術が用いられる。そして、シフトレジスタ回路技術としては、例えば複数のデータフリップフロップ等を直列に接続し、これをクロック信号で駆動し、データを前段から後段に順次転送する方式等が知られている。さらに、非特許文献１に示すような抵抗負荷型のインバータ回路を用いる方式も知られている。
【０００３】
特許文献１には、非特許文献１に示される抵抗負荷型インバータ回路を用いるシフトレジスタ回路は、消費電流が大きいことを指摘し、貫通電流を抑制する構成を開示している。ここでは、表示装置として、第１信号に応答してオンする複数のトランジスタを有する第１回路部と、第１回路部の各トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２信号に応答してオンする複数のトランジスタを有する第２回路部とを含むシフトレジスタ回路部を備えることが述べられている。
【０００４】
【非特許文献１】岸野正剛，「半導体デバイスの基礎」，オーム出版社，１９８５年４月２５日，ｐ１８４−１８７
【特許文献１】特開２００６−１４６０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１のシフトレジスタ回路部によれば、貫通電流を抑制するので、低消費電力の構成とすることができる。インバータ回路方式において貫通電流を抑制するには、直列に接続された複数のトランジスタについて、全部がオンとなる期間が生じないように、オン・オフタイミングを制御することが考えられる。この場合に、仮に全部のトランジスタがオフになる期間があるとすると、もちろん消費電力を抑制することができるが、出力端子がフローティング状態、すなわちハイインピーダンス状態となることが生じえる。
【０００６】
出力端子がハイインピーダンス状態になることが生じると、外部ノイズの影響を受けやすくなり、誤動作する可能性がある。特に、液晶表示装置等のように、ガラス基板等の絶縁基板上にシフトレジスタ回路を搭載する場合には、ハイインピーダンスの端子がノイズの影響を受けやすくなることが考えられる。
【０００７】
本発明の目的は、ノイズの影響を抑制することができるシフトレジスタ回路システム及びシフトレジスタ回路システムを含む電気光学装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係るシフトレジスタ回路システムは、同じ導電型を有する複数のトランジスタをクロック信号線と所定電位信号線との間に直列に接続した前段回路と、前記前段回路の出力端子部である前段出力ノードに接続される少なくとも１つの前記トランジスタを含み、前記トランジスタと同じ導電型を有する複数のトランジスタを前記クロック信号線と前記所定電位信号線との間に直列に接続した後段回路と、を含む複数のシフトレジスタ回路部と、前記前段回路の前記トランジスタのそれぞれの作動タイミングと、前記後段回路の前記トランジスタのそれぞれの作動タイミングを制御し、前記後段回路の出力端子部である後段出力ノードからの出力信号を、前記クロック信号線のクロック信号に同期したシフト信号とする制御回路部と、を備え、前記制御回路部は、前記前段回路の前記複数のトランジスタのそれぞれのオン状態が同時に重ならないタイミング条件と、前記後段回路の前記複数のトランジスタのそれぞれのオン状態が同時に重ならないタイミング条件と、前記後段回路の前記複数のトランジスタのそれぞれのオフ状態が同時に重ならないタイミング条件と、の下で前記作動タイミングを制御することを特徴とする。
【０００９】
上記構成により、シフトレジスタ回路システムは、シフトレジスタ回路部を構成する前段回路の各トランジスタのオン状態が重ならず、後段回路の各トランジスタのオン状態が重ならないので、貫通電流を抑制できる。また、後段回路の各トランジスタのオフ状態が重ならないので、シフトレジスタ回路部の出力端子がハイインピーダンスとなることがなく、外部ノイズの影響を抑制できる。
【００１０】
また、本発明に係るシフトレジスタ回路システムにおいて、前記前段回路は、前記クロック信号線に接続され、第２信号に応答する第２トランジスタと、前記第２トランジスタと前記前段出力ノードとの間に接続され、ゲート端子とドレイン端子とが相互に接続される第３トランジスタと、前記所定電位信号線に接続され、前記クロック信号に応答する第１０トランジスタと、前記第１０トランジスタと前記前段出力ノードとの間に接続され、第１信号に応答する第１トランジスタと、前記前段出力ノードと前記所定電位信号線との間に接続される前段容量素子と、を有し、前記後段回路は、前記クロック信号線に接続され、前記第１信号に応答する第７トランジスタと、前記第７トランジスタと前記後段出力ノードとの間に接続され、ゲート端子とドレイン端子とが相互に接続される第８トランジスタと、前記所定電位信号線と前記後段出力ノードとの間に接続され、前記前段出力ノードの信号に応答する第６トランジスタと、を有し、前記制御回路部は、前記第１トランジスタがオン状態で、前記第８トランジスタがオフ状態となるときに、前記第１０トランジスタをオフ状態とし、これによって前記前段出力ノードの信号レベルを前記第６トランジスタがオン状態となるタイミング制御を行うことが好ましい。
【００１１】
上記構成により、シフトレジスタ回路システムは、後段出力ノードを挟んで直列に接続される第８トランジスタと第６トランジスタとが同時にオフすることが回避される。これにより、シフトレジスタ回路部の出力端子がハイインピーダンスとなることがなく、外部ノイズの影響を抑制できる。
【００１２】
本発明に係るシフトレジスタ回路システムにおいて、前記後段回路は、前記所定電位信号線に接続され、前記前段出力ノードの信号に応答する第５トランジスタと、前記第５トランジスタと、ブートストラップ信号線との間に接続され、前記後段出力ノードの信号に応答する第４トランジスタと、前記第５トランジスタと前記第４トランジスタとの接続点と、前記後段出力ノードとの間に接続された後段容量素子と、を有し、前記接続点を次段のシフトレジスタ回路との接続端子とすることが好ましい。
【００１３】
上記構成によれば、シフトレジスタ回路システムは、後段容量素子の作用により、ブートストラップ信号線の電位を変化させて、後段出力ノードの電位を持ち上げることができる。例えば、ブートストラップ信号線の電位をＬのときに後段出力ノードの電位がＨレベルとして、次にブートストラップ信号線の電位をＨに変化させれば、後段容量素子の作用によって、後段出力ノードの電位はＨレベルよりもさらに持ち上がる。これにより、第４トランジスタの作動を確実にでき、次段のシフトレジスタの作動を確実なものとできる。
【００１４】
本発明に係るシフトレジスタ回路システムにおいて、前記第２信号は、当該シフトレジスタ回路の次の段のシフトレジスタ回路の前記接続点の信号であることが好ましい。これによりシフトレジスタ回路を簡単な構成とできる。
【００１５】
本発明に係るシフトレジスタ回路システムにおいて、前記前段出力ノードは、リセット信号線に接続され、前記制御回路部は、前記前段回路を構成する前記トランジスタが全てオフ状態となるタイミングのときに、前記リセット号線を所定レベルの電位とし、前記前段出力ノードを強制的に所定レベルの電位とする制御を行うことが好ましい。
【００１６】
上記構成によって、シフトレジスタ回路システムは、例えば、システムの始動時等のときに前段回路の全部のトランジスタがオフで前段出力ノードがハイインピーダンスとなることを回避できる。
【００１７】
本発明に係る電気光学装置は、絶縁基板上に上記のシフトレジスタ回路システムが搭載されることを特徴とする。
【００１８】
上記構成によって、電気光学装置は、絶縁基板上に搭載されることで受けるノイズの影響を抑制し、電気光学装置の作動を安定したものとできる。
【発明を実施するための最良の形態】
【００１９】
以下に図面を用いて本発明に係る実施の形態につき詳細に説明する。以下では、シフトレジスタ回路システムとして、液晶表示装置の走査信号線の順次走査に用いるシフトレジスタ回路システムを説明するが、液晶表示装置のデータ信号線に映像信号を順次供給するために用いるシフトレジスタ回路システムであってもよい。また、液晶表示装置以外の電気光学装置に用いられるシフトレジスタ回路システムであってもよい。例えば、エレクトロルミネセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出素子を用いて装置に用いられるシフトレジスタ回路システムであってもよい。また、電気光学装置以外の回路装置等に用いられるシフトレジスタ回路システムでもよい。
【００２０】
また、以下では、液晶表示装置として、ガラス基板上に低温ポリシリコン技術を用いてシフトレジスタ回路システムを形成するものとして説明するが、これ以外の方法で、絶縁基板上にシフトレジスタシステムを搭載するものであればよい。例えば、高温ポリシリコン技術を用いて絶縁基板上にシフトレジスタ回路システムを形成するものものであってもよい。ポリシリコン技術に代えてアモルファスシリコン技術を用いてシフトレジスタ回路システムを形成するものであってもよい。シフトレジスタ回路システムの全部でなく一部をポリシリコン技術あるいはアモルファスシリコン技術等で絶縁基板上に形成に形成するものであってもよい。また、シフトレジスタ回路システムの全部または一部を別チップに形成し、これを液晶表示装置の絶縁基板上に搭載するものであってもよい。
【００２１】
図１は、アクティブマトリクス型のフルカラー表示用の液晶表示装置１０の模式的平面図である。液晶表示装置１０は、ガラス基板１２の上にＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子が低温ポリシリコン技術で形成されたものを用い、カラーフィルタ等が形成されたもう１枚のガラス基板との間に液晶分子が挟持されて構成される。
【００２２】
図１において、液晶表示装置１０は、表示領域１４の周囲に、レベルシフト回路及びＤＣ／ＤＣコンバータを含むドライバＩＣ１６、複数のデータ信号線に映像信号を供給するための水平方向スイッチ回路１８、プレチャージ用のスイッチ回路２０、複数の走査信号線を順次走査する垂直方向ドライバ回路３０を含んで構成される。ここで、ドライバＩＣ１６は、別チップで形成され、いわゆるＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術によってガラス基板１２上に搭載される。水平方向スイッチ回路１８、プレチャージ用のスイッチ回路２０、垂直方向ドライバ回路３０は、上記の低温ポリシリコン技術によってガラス基板１２上に形成される。なお、図１には、映像信号等の外部信号２２とその流れが示されている。すなわち、図１に示されるように、外部信号２２はドライバＩＣ１６を介し、目的に応じた各構成要素に伝送される。
【００２３】
アクティブマトリクス型の液晶表示装置１０は、図１の紙面上の左右方向である水平方向に延びる複数の走査信号線と、紙面上の上下方向である垂直方向に延びる複数のデータ信号線とによってマトリクス状に区画された各領域を画素領域として、走査信号線の本数とデータ信号線の本数の積に応じた複数の画素領域等によって表示領域１４が構成される。そして、表示領域１４を構成する各画素領域に順次映像信号を供給して所望の表示を行わせるために、複数の走査信号線を垂直方向に順次選択し、複数のデータ信号線について水平方向に順次映像信号を供給することが行われる。この垂直方向の順次走査と、水平方向の順次走査に、それぞれシフトレジスタ回路システムが用いられる。
【００２４】
以下では、垂直方向の走査に用いられるシフトレジスタ回路システム、すなわち、絶縁基板であるガラス基板１２上に形成される垂直方向ドライバ回路３０に関するシフトレジスタ回路システムについて説明する。
【００２５】
図２から図８は、垂直方向ドライバ回路３０の構成と、そのシフトレジスタ回路システムに関する説明図である。図２から図５は、シフトレジスタ回路部の作用を説明する図で、図６は垂直方向ドライバ回路３０を示す図、図７はその動作に関するタイムチャート、図８は、図６がＮチャネルトランジスタで構成された垂直方向ドライバ回路３０であるのに対し、Ｐチャネルトランジスタで構成された垂直方向ドライバ回路３１を示す図である。
【００２６】
後に詳述するように、垂直方向ドライバ回路３０，３１は、シフトレジスタ回路部を主要な構成要素とするので、最初に、シフトレジスタ回路の基本的構成とその作用を説明し、その後に、垂直方向ドライバ回路３０，３１の全体構成と作用を説明する。
【００２７】
上記のように、図２から図５は、シフトレジスタ回路部の作用を説明する図であるが、従来技術との比較のために、図２、図３に従来技術のシフトレジスタ回路部３９についての図を、図４、図５に、垂直方向ドライバ回路３０に用いられるシフトレジスタ回路部４０が示されている。
【００２８】
図２は、状来技術におけるシフトレジスタ回路部３９の回路図で、ここでは、２段分のシフトレジスタ回路５１，５２が示されている。
【００２９】
なお、以下では、Ｎチャネルの第１トランジスタをＮＴ１、第２トランジスタをＮＴ２というように示し、たとえば、ＮＴ８は第８トランジスタを示すものとして略記する。図２のシフトレジスタ回路部３９において、トランジスタはすべて同じ導電型で、ＮチャネルＭＩＳトランジスタである。ＭＩＳトランジスタは、絶縁膜をゲート膜として用いる電界効果型トランジスタで、絶縁膜としては酸化膜、窒化膜、酸化膜と窒化膜との複合絶縁膜等を用いることができる。図２においては、同じ寸法の標準トランジスタを１つの記号で表しており、たとえば、ＮＴ１は、標準トランジスタを２つ直列に接続して用いていることが示されている。ＮＴ２、ＮＴ６、ＮＴ７も同様である。これに対し、ＮＴ４、ＮＴ５は標準トランジスタを１つ用いて構成されている。また、ＮＴ３、ＮＴ８は、ＭＩＳトランジスタのドレイン端子とゲート端子を接続して２端子素子としたもので、ダイオード特性の抵抗素子として用いられている。なお、ＮＴ８は、標準トランジスタを２つ直列に接続したものにおいて、双方のゲート端子を一方のドレイン端子に接続したダイオード特性の抵抗素子として用いられている。
【００３０】
また、図２において、ＶＬは所定の電位を有する電位信号線であり、ＣＫＶは垂直方向走査のためのクロック信号線であり、ＶＢＰ１は、次段への出力トランジスタであるＮＴ４のゲートバイアスを持ち上げるために用いられるブートストラップ信号線であり、ＲＥＳＥＴは、前段回路の出力ノードであるＮＤ１の電位を強制的にリセットして所定電位とするためのリセット信号線である。また、前段回路５３の出力ノードがＮＤ１、前段回路５３への第１入力信号がＩＮ、第２入力信号をＳＲｉｎ２、後段回路５５においてシフトレジスタ回路６１の出力であるシフト信号がＳＲｏｕｔ１、後段回路５５の出力信号であって次段のシフトレジスタ回路５２への出力信号がＳＲ１として、それぞれ示されている。
【００３１】
図２に示されるように、シフトレジスタ回路部３９を構成するシフトレジスタ回路５１とシフトレジスタ回路５２とは、トランジスタ及び容量素子は同じものが用いられており、シフトレジスタ回路５１においてＮＴ２、ＮＴ７がＣＫＶに接続され、ＮＴ４がＶＢＰ１に接続されているのに対し、シフトレジスタ回路５２においてＮＴ１２、ＮＴ１７がＸＣＫＶに接続され、ＮＴ１４がＶＢＰ２に接続されているところが相違する。シフトレジスタ回路部３９は、この２つのタイプのシフトレジスタ回路５１，５２を順次直列に必要な段数を接続して全体が構成される。
【００３２】
図２の第１のタイプのシフトレジスタ回路５１は、前段回路５３と後段回路５５から構成される。そして、前段回路５３と、後段回路５５は、複数のＮチャネルトランジスタと容量素子とを次のように接続されて構成される。
【００３３】
上記で説明した符号、記号等を用いて説明すると、前段回路５３は、ＣＫＶに接続され、ＳＲｉｎ２に応答するＮＴ２と、ＮＴ２とＮＤ１との間に接続され、ゲート端子とドレイン端子とが相互に接続されるＮＴ３と、ＶＬとＮＤ１との間に接続され、ＩＮに応答するＮＴ１と、ＮＴ１とＶＬとの間に接続される前段容量素子であるＣ１を有して構成される。
【００３４】
また、後段回路５５は、ＣＫＶに接続され、ＩＮに応答するＮＴ７と、ＮＴ７とＳＲｏｕｔ１との間に接続され、ゲート端子とドレイン端子とが相互に接続されるＮＴ８と、ＶＬとＳＲｏｕｔ１との間に接続され、ＮＤ１の信号に応答するＮＴ６とを有し、さらに、ＶＬに接続され、ＮＤ１の信号に応答するＮＴ５と、ＮＴ５とＶＢＰ１との間に接続され、ＳＲｏｕｔ１の信号に応答するＮＴ４と、ＮＴ５とＮＴ４との接続点とＳＲｏｕｔ１との間に接続された後段容量素子であるＣ２とを有して構成され、ＮＴ５とＮＴ４との接続点からＳＲ１が次段のシフトレジスタ回路５２に出力される。
【００３５】
次段のシフトレジスタ回路５２も前段回路５４と後段回路５６とを含んで構成される。ここでは、Ｎチャネルトランジスタの符号が、シフトレジスタ回路５１におけるものに＋１０されたものとして示されている。すなわち第１トランジスタがＮＴ１１、第２トランジスタがＮＴ１２として示され、例えば、ＮＴ１８は第８トランジスタである。そして、シフトレジスタ回路５１と比較して、第１信号がＳＲ１となること、また上記のように、ＮＴ１２、ＮＴ１７がＸＣＫＶに接続され、ＮＴ１４がＶＢＰ２に接続されている。ここで、ＸＣＫＶは、ＣＫＶの反転信号であり、ＶＢＰ２は、ＶＢＰ１の反転信号であって、ＶＰ１よりも位相がＣＫＶ及びＸＣＫＶの半周期分だけずらされている信号である。
【００３６】
かかるシフトレジスタ回路部３９の作用を図３のタイムチャートを用いて説明する。図３においてａのタイミングの前の状態は、ＣＫＶがＶＨ（Ｈレベルの電位）、ＸＣＫＶがＶＬ（Ｌレベルの電位）、ＩＮがＶＬ、ＳＲｉｎ２がＶＬである。また、ＮＤ１はＣ１によって前回に駆動したときのＶＨが保持されているとしてＶＨである。あるいは、最初の駆動の際には、ＲＥＳＥＴをＶＨとして、強制的にＮＤ１をＶＨにされ、その状態がＣ１によって保持されていると考えてもよく、いずれにせよＮＤ１はＶＨである。なお、ＳＲｉｎ２には、次段シフトレジスタ回路５２の出力信号であってさらに次の段への出力信号であるＳＲ２が用いられる。
【００３７】
最初に、シフトレジスタ回路５１が以下のように作動する。すなわち、ａのタイミングにおいては、ＣＫＶがＶＬの期間にあるときにＩＮから入力信号が入力される。ＩＮが入力されると、ＮＴ１がオンするため、ＮＤ１はＶＬ電位へ変化する。このとき同時にＮＴ７もオンするため、Ｃ１の両端には、ＶＬであるＣＫＶとＶＨであるＩＮが接続される。また、ＮＤ１がＶＨからＶＬに変化するので、ＮＴ５，ＮＴ６がオフする。
【００３８】
ｂのタイミングにおいては、制御信号であるＣＫＶがＶＨに変化し、ＮＴ７，ＮＴ８を通してＳＲｏｕｔ１としてＣＫＶのＶＨ（Ｈレベルの電位）が出力される。このとき、ＮＴ４がオンし、ＳＲ１はＶＢＰ１のＶＬ（Ｌレベル電位）に固定される。これによって、Ｃ２の両端には、ＶＨ（Ｈレベル電位）とＶＬ（Ｌレベル電位）が印加される。
【００３９】
ｃのタイミングにおいては、制御信号であるＶＢＰ１がＶＨ（Ｈレベル電位）に変化する。したがって、Ｃ２のもう一方側であるＳＲｏｕｔ１の電位は、Ｃ２を通してＶＨ＋（ＶＨ−ＶＬ）の電位に上昇する。つまり、ｂのタイミングとｃのタイミングでブートストラップ信号線の電位がＶＬからＶＨに変化することで、ＳＲｏｕｔ１の電位が上昇し、これにより、ＮＴ４のゲート端子にソース端子電位よりも高い電位が印加されることになり、ＮＴ４を確実にオンさせることができる。これによって、５２ＳＲ１がＶＨに変化する。
【００４０】
その後、ＣＫＶが次にＶＬに変化する前に、ＩＮがＶＬに変化する。ＩＮは第１信号で、この信号を順次シフトすることになるので、この時点で、シフトされるべき信号の入力が終了する。
【００４１】
上記ｃにおいて、ＳＲ１がＶＨに変化することで、次段のシフトレジスタ回路５２に第１信号としてのＳＲ１がＶＬからＶＨに変化することになる。シフトレジスタ回路５２においても、上記のａからｃのタイミングで説明したのと同様の作動が行われる。そして、上記ｃのタイミングでシフトレジスタ回路５１の次段への出力信号であるＳＲ１が立ち上がったと同様に、これからＸＣＫＶの半周期分だけ遅れて、シフトレジスタ回路５２の次段への出力信号であるＳＲ２が立ち上がり、これがシフトレジスタ回路５１の第２信号であるＳＲｉｎ２として用いられる。すなわち、ＳＲｉｎ２がＶＬからＶＨに立ち上がる。
【００４２】
その後ｄのタイミングにおいて、制御信号であるＶＢＰ１がＶＨからＶＬに変化する。これによってＮＴ４を通してＳＲ１はＶＬに変化する。そしてこのときＣ２を通してＳＲｏｕｔ１は、ｃのタイミングで電位上昇した電位分だけ電圧降下する。
【００４３】
ｅのタイミングでは、制御信号であるＣＫＶがＶＨに変化する。ここではＮＴ２，ＮＴ３がオンしているので、ＮＤ１がＶＨに変化する。これによってＮＴ５、ＮＴ６がオンするので、ＳＲｏｕｔ１はＶＬに変化する。
【００４４】
このようにして、ａのタイミングで入力されたＩＮの信号が、ＣＫＶの半周期ずれたシフト信号として、ＳＲｏｕｔ１が、シフトレジスタ回路５１から出力される。同様に、さらにＣＫＶの半周期後に、次のシフト信号として、ＳＲｏｕｔ２が、シフトレジスタ回路５２から出力される。シフトレジスタ回路部３９において、シフトレジスタ回路５１，５２を必要な段数接続し、上記のように各トランジスタの作動タイミングを制御し、これを繰り返すことで、ＩＮの信号を、順次シフトさせた信号を出力させることができる。
【００４５】
以上が従来技術のシフトレジスタ回路部３９の作動であるが、上記構成と作動タイミングの制御においては、図３からわかるように、ａのタイミングとｂのタイミングの間で、ＮＤ１がＶＬのままである。これによって、ＮＴ６がオフとなるが、またこの期間においてはＣＫＶがＶＬであるので、ＮＴ７はＩＮによってオンしていても、ＮＴ８はオフの状態である。換言すれば、上記構成及び上記トランジスタの作動タイミングの制御においては、後段回路５５において複数のトランジスタのそれぞれのオフ状態が同時に重なるタイミング条件となることがある。このように、後段回路５５において、ＳＲｏｕｔ１は、ＮＴ６もＮＴ８もオフであることから、ハイインピーダンスの状態となっている。
【００４６】
外部からのノイズの影響がＳＲｏｕｔ１に及ばない状態であればよいが、外部からのノイズの影響がある場合には、ＳＲｏｕｔ１がハイインピーダンスの状態にあることで、シフトレジスタ回路５１，５２が誤動作する可能性があり、またシフトレジスタ回路部３９全体としても誤動作する可能性がある。
【００４７】
特に、図１で説明したように、液晶表示装置１０において、ガラス基板１２上の垂直方向ドライバ回路３０にシフトレジスタ回路部３９が組み込まれた場合には、外部ノイズの影響を受けることが考えられる。すなわち、シフトレジスタ回路部３９が形成されるガラス基板１２は、液晶分子を挟んで、カラーフィルタ等が配置されるもう１枚のガラス基板と向かい合うことになる。このカラーフィルタ等が配置されるもう１枚のガラス基板には、対向電極が配置され、液晶分子の駆動のために、例えばＡＣ駆動される。したがって、シフトレジスタ回路部３９は、液晶分子等の容量を介して、対向電極のＡＣ駆動によるノイズを受けることになる。例えば、対向電極の電位が変化するタイミングにおいて、シフトレジスタ回路部３９のノードがハイインピーダンスにあると、そのノードの電位が変化し、その電位変化が、トランジスタの動作状態を変化させる大きさであると、シフトレジスタ回路部３９の誤動作等を引き起こす可能性がある。
【００４８】
図４に示すシフトレジスタ回路部４０は、シフトレジスタ回路の後段回路において複数のトランジスタのそれぞれのオフ状態が同時に重ならないタイミング条件となるような構成とタイミング制御が行われる。
【００４９】
すなわち、図４のシフトレジスタ回路部４０においては、シフトレジスタ回路６１，６２の前段回路６３，６４の構成が、図２のシフトレジスタ回路部３９と異なっている。図２のシフトレジスタ回路においては、ＶＬとＮＤ１との間にＩＮに応答するＮＴ１が接続されている。これに対し、図４のシフトレジスタ回路部４０においては、ＶＬに接続され、ＣＫＶに応答するＮＴ１０と、ＮＴ１０とＮＤ１の間に接続され、ＩＮに応答するＮＴ１とを有している。換言すれば、図２においてＮＴ１は標準トランジスタを２つ直列に接続し、共にＩＮに応答するものとして構成されているが、図４においては、この２つの標準トランジスタの一方をＩＮに応答するＮＴ１とし、他方をＣＫＶに応答するＮＴ１０として構成されている。なお、次段のシフトレジスタ回路６２においても同様に、ＩＮに応答するＮＴ１１と、ＸＣＫＶに応答するＮＴ２１として構成されている。
【００５０】
図４のシフトレジスタ回路部４０において、後段回路６５，６６を含めその他の構成は、図２のシフトレジスタ回路部３９と同じである。したがって、図４において、図２と同様の要素については同一の符号を付し、詳細な説明を省略する。
【００５１】
上記構成のシフトレジスタ回路部４０の作用を図５のタイムチャートを用いて説明する。図５のタイムチャートは、図３のタイムチャートに対応するものであるので、図３と同様の要素には同一の符号または記号を付して詳細な説明を省略する。また、図５のタイムチャートは、ａのタイミングとｂのタイミングの間のＮＤ１の作動が異なるのみであるので、以下では、この点を中心に説明し、図３のタイムチャートの内容と重複する部分については説明を省略する。
【００５２】
図５においてａのタイミングの前の状態は、図３で説明した内容と同じで、ＣＫＶがＶＨ、ＸＣＫＶがＶＬ、ＩＮがＶＬ、ＳＲｉｎ２がＶＬ、ＮＤ１はＶＨである。
【００５３】
最初に、シフトレジスタ回路６１が以下のように作動する。すなわち、ａのタイミングにおいては、ＣＫＶがＶＬの期間にあるときにＩＮから入力信号が入力される。ＩＮが入力されると、ＮＴ１がオンし、ＮＴ７がオンする。また、ＮＤ１がＶＨであるのでＮＴ５，ＮＴ６がオンしている。ここで、ＣＫＶがＶＬ、ＳＲｉｎ２がＶＬであるので、前段回路６３においてはＮＴ２，ＮＴ３がオフであり、後段回路６５においては、ＮＴ８がオフ、ＮＴ４がオフである。したがって、前段回路６３、後段回路６５のいずれにおいても、直列に接続された複数のトランジスタのオン状態が重なっておらず、貫通電流が流れない。
【００５４】
また、ＩＮがＶＨに変化することでＮＴ１がオンとなるが、ＮＴ１０はオフであり、ＮＴ２，ＮＴ３もオフであるので、ＮＤ１の状態はＩＮがＶＨに変化したことでは変化せず、ＶＨの状態を維持する。これを図２、図３と比較すると、図２のシフトレジスタ回路部３９においては、ＩＮがＶＨに変化することでＶＬとＮＤ１との間に接続されるＮＴ１がオンするので、ＮＤ１がＶＬに変化している。このため、ＮＴ６がオフし、ＮＴ８がオフであることから、ＳＲｏｕｔ１がハイインピーダンスとなっていた。これに対し、上記のように、図４、図５のシフトレジスタ回路部４０では、ＮＤ１はＶＨのままであるので、ＶＬに接続されるＮＴ６はオンのままで、ＳＲｏｕｔ１はハイインピーダンスとならない。換言すれば、後段回路６５の複数のトランジスタのそれぞれのオフ状態が同時に重なることがなく、ＳＲｏｕｔ１がハイインピーダンスとなることがない。
【００５５】
ｂのタイミングにおいては、制御信号であるＣＫＶがＶＨに変化する。これによってＮＴ１０がオンする。ＮＴ１はオンのままであるので、ＮＤ１がここでＶＬに変化する。したがって、ＮＴ５，ＮＴ６がオフする。しかし、ＣＫＶがＶＨとなるので、オンのままのＮＴ７を介しＮＴ８がオンするので、ＳＲｏｕｔ１はＶＨとなる。したがって、ＮＴ４がオンし、ＳＲ１はＶＢＰ１のＶＬ（Ｌレベル電位）に固定される。これによって、Ｃ２の両端には、ＶＨ（Ｈレベル電位）とＶＬ（Ｌレベル電位）が印加される。これらの状態は、図３で説明した状態と同じである。換言すれば、ａのタイミングでは図３の状態と図５の状態とで相違があったが、ｂのタイミングにおいて同じとなったことになる。
【００５６】
なお、ｂの状態において、前段回路６３は、ＮＴ１、ＮＴ１０がオンであるが、ＮＴ２，ＮＴ３がオフであり、後段回路は、ＮＴ７、ＮＴ８がオンであるが、ＮＴ６がオフであり、またＮＴ４がオンであるがＮＴ５がオフである。したがって、前段回路６３、後段回路６５のいずれにおいても、直列に接続された複数のトランジスタのオン状態が重なっておらず、貫通電流が流れない。
【００５７】
ｂのタイミングにおいて、図３の状態と図５の状態とが同じとなったので、以後のｃのタイミング、ｄのタイミング、ｅのタイミングにおける内容は、図３で説明したものと同じである。したがって、詳細な説明を省略する。
【００５８】
なお、図５において、ＩＮとＳＲｉｎ２とはオン状態が同時に重ならず、また、ＩＮとＮＤ１とはオン状態が同時に重なることがないので、シフトレジスタ回路６１の前段回路６３、後段回路６５のいずれにおいても、直列に接続された複数のトランジスタのオン状態が重なっておらず、貫通電流が流れない。シフトレジスタ回路６２についても同様である。
【００５９】
このようにして、図３で説明したと同様に、図５においても、上記のように各トランジスタの作動タイミングを制御し、これを繰り返すことで、ＩＮの信号を、順次シフトさせた信号を出力させることができる。また、図４のような構成と図５の作動タイミングの制御を行うことで、上記のように、後段回路の複数のトランジスタのそれぞれのオフ状態が同時に重ならないものとできる。
【００６０】
以上で、シフトレジスタ回路の基本的構成とその作用を説明したので、次に、垂直方向ドライバ回路の全体構成と作用を説明する。
【００６１】
図６は、Ｎチャネルトランジスタで構成されたシフトレジスタ回路部４０を含む垂直方向ドライバ回路３０を示す回路図である。ここでは、４段のシフトレジスタ回路の部分が示されているが、もちろん必要な段数で構成されたシフトレジスタ回路部４０を含む垂直方向ドライバ回路３０とできる。
【００６２】
垂直方向ドライバ回路３０は、図４、図５で説明した内容のシフトレジスタ回路部４０と、シフトレジスタ回路部４０への入力部３４と、シフトレジスタ回路部４０からの出力部３２を含んで構成される。
【００６３】
ここで、シフトレジスタ回路部４０からの出力部３２は、図１で説明した表示領域１４における各走査信号線に接続される。なお、図６では、Ｇａｔｅ  Ｌｉｎｅ  として走査線信号線が示されている。また、シフトレジスタ回路部４０への入力部３４は、図示されていない制御回路部に接続される。制御回路部は、シフトレジスタ回路部４０の作動タイミングを制御する機能を有し、例えば、液晶表示装置１０の外部制御装置に設けられるほか、場合によっては、液晶表示装置１０の内部に設けることもできる。したがって、制御回路部は、シフトレジスタ回路部４０と共に、シフトレジスタ回路システムを構成する。
【００６４】
なお、図６では、シフトレジスタ回路部４０を構成する各トランジスタの符号を１００から用いている。すなわち、図６におけるＮＴ１０１は図４におけるＮＴ１に相当し、図６のＮＴ１０２は図４のＮＴ２に相当する。以下同様で、例えば、図６のＮＴ１１０は、図４のＮＴ１０に相当する。
【００６５】
また、図６におけるＶＥＮＢは、垂直方向の走査線選択を可能にするイネーブル信号であり、ＸＶＥＮＢはＶＥＮＢの反転信号である。ＳＴＶは図４のＲＥＳＥＴと同じ内容である。ＣＳＶは、ＶＨ（Ｈレベル）のときに、シフト方向である走査方向を順方向、ＶＬ（Ｌレベル）のときにシフト方向である走査方向を逆方向とする機能を有する走査方向切換信号である。
【００６６】
例えば、図１において、走査線選択信号を紙面の上方向から下に向かって走査させる方向を順方向とすると、走査線選択信号を紙面の下方向から上に向かって走査させる方向が逆方向である。したがって、ＣＳＶをＶＨに設定すると、シフトレジスタ回路部４０は、順方向に順次ＩＮ信号をシフトさせて出力し、図１の紙面において上方向から下に向かう方向に走査線を順次選択走査できる。また、走査線の順次選択方向を逆転させたいときは、ＣＳＶをＶＬに設定すればよい。なお、図６におけるＸＣＳＶはＣＳＶの反転信号である。
【００６７】
上記構成の垂直方向ドライバ回路３０の動作を図７のタイムチャートを用いて説明する。図７において各信号を示す記号は、図６に示したもので、図６の上方に並べられたＣＫＶ，ＸＣＫＶ，ＶＢＰ１，ＶＢＰ２，ＶＥＮＢ，ＸＶＥＮＢは、制御信号である。その下方に並べられたＮＤｘｘｘ（ｘｘｘは３桁の数字）は、各段のシフトレジスタ回路の各ノードの状態信号である。例えば、ＮＤ１ｘｘは、第１段のシフトレジスタ回路の各ノードの状態信号で、例えば、ＮＤ１０１は、図６におけるノードＮＤ１０１の状態信号で、図４で説明した前段出力ノードＮＤ１の状態信号に相当する。ＮＤ１０２は、図６におけるノードＮＤ１０２の状態信号で、図４の第１信号ＩＮに相当する。また、ＮＤ１０３は、第２信号ＳＲｉｎ２に相当する。また、ＮＤ１０５が図４におけるＳＲｏｕｔ１に相当し、これに基づいて、Ｇａｔｅ  Ｌｉｎｅ  １の信号が生成される。また、ＮＤ１０４が図４のＳＲ１に相当する。
【００６８】
したがって、図４においてＳＲ１が次段のシフトレジスタ回路の入力となると説明したように、図６においては、各段のＮＤｎ０４（ｎは段数を示す数字）が、次の段の入力信号ＮＤｍ０２（ここでｍ＝ｎ＋１：つまり次段）に対応することが、破線枠と矢印で示されている。また、図４において、第２信号であるＳＲｉｎ２は、次の段の出力信号ＳＲ２であると説明したように、図６においては、ＮＤｍ０４がＮＤｎ０３に対応することが破線枠と矢印で示されている。以下同様である。
【００６９】
以下では、シフト方向である走査方向について順方向に代表させて説明する。すなわち、ＣＳＶをＶＨと設定した場合について説明する。これにより、順方向走査時には、走査方向切換信号ＣＳＶがゲートに入力されるＮＴ１３１，ＮＴ２３１，ＮＴ３３１，ＮＴ４３１等と、ＮＴ１２１，ＮＴ２２１，ＮＴ３２１，ＮＴ４２１等がオン状態に保持される。また、ＸＣＳＶがゲートに入力されるＮＴ１３２，ＮＴ２３２，ＮＴ３３２，ＮＴ４３２等と、ＮＴ１２２，ＮＴ２２２，ＮＴ３２２，ＮＴ４２２等がオフ状態に保持される。
【００７０】
そして、初期状態では、格段のシフトレジスタ回路の前段出力ノードＮＤ１０１，ＮＤ２０１，ＮＤ３０１，ＮＤ４０１等の電位はＶＨ電位とＶＬ電位との間の不安定な電位となっている。この状態で、スタート信号ＳＴＶが入力され、リセットトランジスタＮＴ１０９，ＮＴ２０９，ＮＴ３０９，ＮＴ４０９等のゲートに入力される。これにより、リセットトランジスタがオンし、リセットトランジスタを介してＶＨ電位がノードＮＤｎ０１（ｎは段数）に供給され、電位の不安定な状態が解消する。そして、トランジスタＮＴｎ０５，ＮＴｎ０６を介してノードＮＤｎ０５，ＮＤｎ０６にＶＬが供給される。例えば、初段においては、ＮＤ１０５に強制的にＶＨ電位が供給されてハイインピーダンス状態が解消し、ＮＴ１０５，ＮＴ１０６がオンし、ＮＴ１０５，ＮＴ１０６を介してノードＮＤ１０５，ＮＤ１０６にＶＬ電位が供給される。この状態が、リセットされた初期状態で、動作開始前の状態である。
【００７１】
次に、入力ノードであるＮＤ１０２に、シフトすべき入力パルスの立上がりとしてＶＨ電位の信号が供給される。これにより、ＮＴ１０１，ＮＴ１０７がオンする。このとき制御信号であるクロック信号ＣＫＶはＶＬ電位のため、ＮＴ１１０，ＮＴ１０８はオフしている。そのため、前段出力ノードＮＤ１０１はＣ１０１の作用により初期状態のＶＨ電位を保持し、出力ノードであるＮＤ１０４，ＮＤ１０５はＣ１０２の作用により初期状態のＶＬ電位を保持する。
【００７２】
次に制御信号ＣＫＶがＶＨ電位に変化すると、ＮＴ１１０，ＮＴ１０８のゲートにＶＨ電位が入力されるので、ＮＴ１１０，ＮＴ１０８がオンする。ＮＴ１０１，ＮＴ１１０がオンすることで、ＮＴ１０１，ＮＴ１１０を介し、前段出力ノードＮＤ１０１がＶＬ電位に変化する。これによってＮＴ１０５，ＮＴ１０６がオフする。同時に後段出力ノードＮＤ１０５には、ＮＴ１０８を介して制御信号ＣＫＶのＶＨ電位が供給される。また、ＮＴ１０４がオンすることで、次段への出力ノードであるＮＤ１０４には制御信号であるブートストラップ信号ＶＢＰ１のＶＬ電位が供給される。このとき、Ｃ１０２の両端には、ＮＤ１０５のＶＨ電位、ＮＤ１０４のＶＬ電位が印加される状態となる。
【００７３】
次に制御信号ＶＢＰ１がＶＨ電位に変化すると、ＮＴ１０４を介してＮＤ１０４はＶＨ電位へ変化を開始する。この変化にともなって、Ｃ１０２はその両端の電位差を“ＶＨ−ＶＬ”のままに保持しようとするため、Ｃ１０２のもう一方側の端子であるＮＤ１０５は、“ＶＨ＋ＶＨ−ＶＬ”へ変化する（ブートストラップ効果）。このように、ＮＴ１０４のゲートに接続されているＮＤ１０５の電位がＶＨよりも十分高い電位に変化する。これによって、ＮＴ１０４はオン状態を継続し、ＮＤ１０４は十分に速い時間でＶＨ電位に変化を完了する。
【００７４】
その後、次段への出力ノードであるＮＤ１０４は、ＮＴ２３２を介して、次段のシフトレジスタ回路の入力部であるＮＤ２０２にシフトパルスを転送する。図７では、この様子が破線枠と矢印で示されている。なお、次段のシフトレジスタ回路は、初段のシフトレジスタ回路とは接続が異なるタイプで、制御信号としてはＸＣＫＶとＶＢＰ２が接続されている。
【００７５】
次段のシフトレジスタ回路は前段のシフトレジスタ回路と同様に動作し、その後段出力ノードであるＮＤ２０５からシフトパルスが出力される。また、その次段への出力ノードであるＮＤ２０４からは、その次の段、すなわち３段目のシフトレジスタ回路のための入力信号が出力されると共に、その出力信号が初段のシフトレジスタ回路の第２信号として、初段のシフトレジスタ回路のＮＤ１０３に戻されて出力される。図７では、この様子が破線枠と矢印で示されている。
【００７６】
ＮＤ１０３に第２信号としてＶＨ電位が供給されると、ＮＴ１０２がオンする。このとき制御信号ＣＫＶはＶＬであるので、ＮＴ１０３はオフしている。
【００７７】
そして、次に制御信号ＶＢＰ１がＶＬに変化すると、ＮＴ１０４を介してＮＤ１０４はＶＬ電位に変化する。このときＣ１０２の作用によって、ＮＤ１０５は、ブートストラップ効果で電位上昇した分だけ電位降下する。
【００７８】
次に制御信号ＣＫＶがＶＨ電位になると、ＮＴ１０２を介してＮＴ１０３がオンし、これによって前段出力ノードＮＤ１０１がＶＨ電位へ変化する。ＮＤ１０１がＶＨ電位へ変化すると、ＮＴ１０５，ＮＴ１０６がオンする。
【００７９】
最後にＮＤ１０３がＶＬ電位に変化し、ＮＴ１０２，ＮＴ１０３がオフする。前段出力ノードＮＤ１０１はＣ１０１の作用によってＶＨ電位を保持し、これによって初段シフトレジスタ回路は動作前の初期状態に戻る。
【００８０】
これらの動作を初段シフトレジスタ回路、２段目のシフトレジスタ回路、３段目のシフトレジスタ回路、４段目のシフトレジスタ回路と、目的とする段数だけ繰り返すことによって、制御信号であるクロック信号に同期して、信号をシフトしてゆくことができる。なお、図６に示されるように、奇数段のシフトレジスタ回路はそれぞれ同じ構成で、偶数段のシフトレジスタ回路はそれぞれ同じ構成で、奇数段と偶数段では、上記のようにＣＫＶがＸＣＫＶとなり、ＶＢＰ１がＶＢＰ２となるところが異なるのみである。
【００８１】
そして、各シフトレジスタ回路の後段出力ノードであるＮＤｎ０５は、図６の出力部３２におけるＮＴｎ４１，ＮＴｎ４２のゲートに入力され、制御信号ＶＥＮＢと、ノード１０５，ＮＤ１０５との論理和をとることで、Ｇａｔｅ  Ｌｉｎｅ  ｎに出力される。
【００８２】
以上がＮチャネルトランジスタで構成される垂直方向ドライバ回路３０の説明であるが、これをＰチャネルトランジスタで構成することもできる。図８は、Ｐチャネルトランジスタで構成された垂直方向ドライバ回路３１の回路図である。図６と同様に、垂直方向ドライバ回路３１は、図４、図５で説明した内容のシフトレジスタ回路部４１と、シフトレジスタ回路部４１への入力部３５と、シフトレジスタ回路部４１からの出力部３３を含んで構成される。この垂直方向ドライバ回路３１は、図６における構成において、Ｐチャネルトランジスタの動作に適するように、電位関係を変更した構成であり、その動作は図７に関連して説明した内容と同様であるので、詳細な説明を省略する。
【図面の簡単な説明】
【００８３】
【図１】本発明に係る実施の形態の液晶表示装置の模式的平面図である。
【図２】従来技術のシフトレジスタ回路部の基本構成を示す図である。
【図３】従来技術のシフトレジスタ回路部のタイムチャートである。
【図４】本発明に係る実施の形態のシフトレジスタ回路部の基本構成を示す図である。
【図５】本発明に係る実施の形態のシフトレジスタ回路部のタイムチャートである。
【図６】本発明に係る実施の形態において、垂直方向ドライバ回路の構成を示す図である。
【図７】本発明に係る実施の形態において、垂直方向ドライバ回路のタイムチャートである。
【図８】本発明に係る実施の形態において、垂直方向ドライバ回路をＰチャネルトランジスタで構成した場合の回路図である。
【符号の説明】
【００８４】
１０  液晶表示装置、１２  ガラス基板、１４  表示領域、１６  ドライバＩＣ、１８  水平方向スイッチ回路、２０  プレチャージ用のスイッチ回路、２２  外部信号、３０，３１  垂直方向ドライバ回路、３２，３３  出力部、３４，３５  入力部、３９，４０，４１  シフトレジスタ回路部、５１，５２，６１，６２  シフトレジスタ回路、５３，５４，６３，６４  前段回路、５５，５６，６５，６６  後段回路。
【図１】
2008226313.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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