(57)【要約】【課題】トランジスタ特性のばらつきを一定とする。【解決手段】半導体素子を構成する拡散領域１１ａ，１１ｂに対向して、拡散領域１１ａ，１１ｂと素子分離トレンチとの間に位置するようにスペーサ１４ａ，１４ｂを配置することにより、素子分離トレンチから拡散領域への応力を一定にするようにした。これにより、周辺状況に関わらずスペーサ１４ａ，１４ｂが配置でき、トランジスタ特性のばらつきを一定にすることができ、信頼性の高い半導体集積回路を作製することができる。【選択図】図１
2008227322.tif 000002
【特許請求の範囲】
【請求項１】
素子分離トレンチを備える半導体集積回路のセルライブラリにおいて、
半導体素子の基本セルと、
前記半導体素子を構成する拡散領域に対向して、前記拡散領域と前記素子分離トレンチとの間に位置するように配置されるスペーサセルと、
を有することを特徴とするセルライブラリ。
【請求項２】
前記素子分離トレンチの幅は、前記スペーサセルと前記拡散領域との第１の間隔に基づいて算出されることを特徴とする請求項１記載のセルライブラリ。
【請求項３】
前記素子分離トレンチの幅は、前記拡散領域と前記半導体素子を構成するウェルタップとの第２の間隔に基づいて算出されることを特徴とする請求項１または２記載のセルライブラリ。
【請求項４】
前記第１の間隔は、デザインルールの最小値であることを特徴とする請求項２または３記載のセルライブラリ。
【請求項５】
前記スペーサセルは、前記拡散領域の両側もしくは片側に配置されることを特徴とする請求項１乃至４のいずれか１項に記載のセルライブラリ。
【請求項６】
素子分離トレンチを備える半導体集積回路のセルライブラリの生成方法において、
半導体素子の基本セルを用意する工程と、
前記半導体素子を構成する拡散領域に対向して、前記拡散領域と前記素子分離トレンチとの間に位置するように配置されるスペーサセルを用意する工程と、
を有することを特徴とするセルライブラリの生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセルライブラリおよびセルライブラリの生成方法に関し、特に、素子分離トレンチを備える半導体集積回路のセルライブラリおよびセルライブラリの生成方法に関する。
【背景技術】
【０００２】
半導体集積回路の回路レイアウトでは、最小加工寸法などのレイアウト図形の設計ルールに則り、基板上に割り当てられた領域に所望の電気回路が形成される。そして、これらの電気回路を構成するＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）などの個々の素子は、基板に浅溝が形成され、主として酸化シリコン（ＳｉＯ2）で溝内部が埋められて素子間の絶縁を図る素子分離トレンチ（以後、「ＳＴＩ」：Shallow Trench Isolationと呼ぶ。）により電気的に分離される。
【０００３】
ところが、基板に形成されたＳＴＩが起因となり、ＳＴＩに隣接する素子形成領域が応力を受ける。そして、この応力はＳＴＩ幅に依存することが知られている。素子形成領域が応力を受けると、素子形成領域の拡散領域も応力を受けて、例えば、オン電流を増加させてしまうなど、トランジスタ特性が影響を受けてしまうという課題があった。
【０００４】
このような課題に対して、ＳＴＩと素子形成領域との境界から拡散領域の間隔を一定以上離すことによって、素子形成領域の拡散領域の抵抗変動率などのトランジスタ特性を抑える方法などが行われた（特許文献１参照。）。
【特許文献１】特開平７−１５３８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１では、抵抗変動率を一定以下に抑えるためにＳＴＩと素子形成領域との境界から拡散領域の間隔をある一定以上離す必要があり、チップ面内ではＳＴＩの配置などがまばらになる。したがって、この方法を利用して、素子形成領域の拡散領域のセルの自動配置を行う際には、素子形成領域のセルの周囲の配置状況を考慮し、拡散領域のセル同士を離す必要が生じ、チップ面積の多くが費やされる。
【０００６】
本発明はこのような点に鑑みてなされたものであり、トランジスタ特性のばらつきが一定となるセルライブラリおよびセルライブラリの生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明では上記課題を解決するために、素子分離トレンチを備える半導体集積回路のセルライブラリ１において、図１に示すように半導体素子の基本セルと、半導体素子を構成する拡散領域１１ａ，１１ｂに対向して、拡散領域１１ａ，１１ｂと素子分離トレンチとの間に位置するように配置されるスペーサセル１４ａ，１４ｂと、を有することを特徴とするセルライブラリ１が提供される。
【０００８】
このようなセルライブラリによれば、半導体素子を構成する拡散領域に対向して、拡散領域と素子分離トレンチとの間に位置するようにスペーサセルが配置されることにより、素子分離トレンチから拡散領域への応力が一定にさせられる。
【０００９】
また、本発明では上記課題を解決するために、素子分離トレンチを備える半導体集積回路のセルライブラリの生成方法において、半導体素子の基本セルを用意する工程と、前記半導体素子を構成する拡散領域に対向して、前記拡散領域と前記素子分離トレンチとの間に位置するように配置されるスペーサセルを用意する工程と、を有することを特徴とするセルライブラリの生成方法が提供される。
【００１０】
このようなセルライブラリの生成方法によれば、半導体素子を構成する拡散領域に対向して、拡散領域と素子分離トレンチとの間に位置するようにスペーサセルが配置されて、素子分離トレンチから拡散領域への応力が一定にさせられる。
【発明の効果】
【００１１】
本発明では、半導体素子を構成する拡散領域に対向して、拡散領域と素子分離トレンチの間に位置するようにスペーサセルを配置することにより、素子分離トレンチから拡散領域への応力を一定にするようにした。これにより、周辺状況に関わらずスペーサが配置でき、トランジスタ特性のばらつきを一定にすることができ、信頼性の高い半導体集積回路を作製することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されない。
まず、本発明に至る過程で考えられる従来の形態について説明し、それに対して本発明の概要および実施の形態について順に説明する。
【００１３】
図９は、半導体集積回路のセル平面図である。
半導体集積回路のセル平面図５００は、拡散領域５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆ、ゲート５０２ａ，５０２ｂ，５０２ｃ、ウェルタップ５０３ａ，５０３ｂによって構成されており、それぞれにコンタクトホール５０５が形成されて、メタル配線５０６を介して電源が供給される。
【００１４】
拡散領域５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆは、一対のソース／ドレイン領域であって、ＮチャネルまたはＰチャネルを有する。
ゲート５０２ａ，５０２ｂ，５０２ｃは、拡散領域５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆ上に配置されており、ゲート５０２ａ，５０２ｂ，５０２ｃを挟んでソース領域およびドレイン領域がそれぞれ位置する。
【００１５】
ウェルタップ５０３ａ，５０３ｂは、拡散領域５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆおよびゲート５０２ａ，５０２ｂ，５０２ｃに形成されてあるコンタクトホール５０５へメタル配線５０６を介して電源を供給する。
【００１６】
このような半導体集積回路のセル平面図５００では、拡散領域５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆ間（点線で囲まれた領域５０７）に形成されるＳＴＩにより、拡散領域５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆが応力を受けて、トランジスタ特性が変化する。以下に、トランジスタ特性のＳＴＩ幅依存について説明する。
【００１７】
図２は、オン電流のＳＴＩ幅依存性を示すグラフである。
なお、図２のグラフは、横軸は所望の半導体集積回路の設計におけるＳＴＩ幅が最小値（＜２μｍ）の際のトランジスタ特性のオン電流（Ｉｏｎ［μＡ］）であり、縦軸は横軸と同様の設計におけるＳＴＩ幅が２μｍの際のオン電流（Ｉｏｎ［μＡ］）であり、スペーサの有無に対してそれぞれを示している。
【００１８】
図２において、図９の半導体集積回路のＳＴＩ幅５０７ａは実線の「実測値」を示しており、これによれば、ＳＴＩ幅（幅５０７ａ）が、例えば、最小値から２μｍに広がったとするとオン電流がＳＴＩ幅に依存して変化することがわかる。これは、背景技術で触れたように、ＳＴＩが起因となってＳＴＩに隣接する拡散領域５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆは応力を受けるが、この応力はＳＴＩ幅に依存して変化することが知られている。このため、ＳＴＩ幅を変化させたことで、拡散領域５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆへの応力も変化し、トランジスタ特性であるオン電流が増加（４０μＡ程度）した。
【００１９】
このような半導体集積回路のセル平面図に対して、本発明の概要について以下に説明する。
図１は、本発明の概要図である。
【００２０】
図１はセルライブラリ１に格納されている半導体集積回路のセル平面図１０である。
半導体集積回路のセル平面図１０は、拡散領域１１ａ，１１ｂ、ゲート１２、ウェルタップ１３ａ，１３ｂ、スペーサ１４ａ，１４ｂによって構成されており、それぞれにコンタクトホール１５が形成されており、メタル配線１６を介して電源が供給される。
【００２１】
拡散領域１１ａ，１１ｂは、一対のソース／ドレイン領域であって、ＮチャネルまたはＰチャネルを有する。
ゲート１２は、拡散領域１１ａ，１１ｂ上に配置されており、ゲート１２を挟んでソース領域およびドレイン領域がそれぞれ位置する。
【００２２】
ウェルタップ１３ａ，１３ｂは、拡散領域１１ａ，１１ｂおよびゲート１２に形成されてあるコンタクトホール１５へメタル配線１６を介して電源を供給する。
スペーサ１４ａ，１４ｂは、拡散領域１１ａ，１１ｂと対向するように形成されており、スペーサ１４ａ，１４ｂと拡散領域１１ａ，１１ｂとの間（点線で囲まれた領域１７）にはＳＴＩが形成される。
【００２３】
セルライブラリ１には、このような半導体集積回路を構成する半導体素子およびスペーサのセルについて格納されている。以下、スペーサ１４ａ，１４ｂについてさらに説明を続ける。
【００２４】
再び、図２によると、ＳＴＩ幅により、オン電流が変わる。従来のセルでは周辺状況によりＳＴＩ幅が変わるため、あらゆる周辺状況（ＳＴＩ幅）を加味したトランジスタのばらつき範囲を設定する必要があった。そこで図１の拡散領域１１ａ，１１ｂに対向し、拡散領域１１ａ，１１ｂとの間にＳＴＩが位置するように配置させたスペーサ１４ａ，１４ｂにより、ＳＴＩ幅の変化による拡散領域１１ａ，１１ｂへの応力の変化を抑え、ＳＴＩからの応力を一定に保つことができ、周辺状況によらず、一定のオン電流（例えば、ＳＴＩ幅の最小時のオン電流）を得ることができるようになった。
【００２５】
したがって、本発明の半導体集積回路とスペーサのセルを備えるセルライブラリを利用してレイアウト設計が行われることによって、周辺状況に関わらず、拡散領域に対向し、拡散領域との間にＳＴＩが位置するようにスペーサを配置することにより、トランジスタ特性のばらつきを小さくすることができ、信頼性の高い半導体集積回路を作製することができる。
【００２６】
次に実施の形態について説明する。
本実施の形態では、本発明のセルライブラリの生成について説明する。さらに、具体的なセル平面図の例を挙げてそれぞれの場合について説明する。
【００２７】
図３は、本発明のセルライブラリ生成装置のハードウェア構成を示す図である。
セルライブラリ生成装置１００は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０６を介してＲＡＭ（Random Access Memory）１０２、ハードディスクドライブ（ＨＤＤ：Hard Disk Drive）１０３、グラフィック処理装置１０４および入力インタフェース１０５が接続されている。
【００２８】
ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）プログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に必要な各種データが格納される。ＨＤＤ１０３には、ＯＳプログラムやアプリケーションプログラムが格納される。
【００２９】
グラフィック処理装置１０４には、モニタ２１が接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、画像をモニタ２１の画面に表示させる。
入力インタフェース１０５には、キーボード２２とマウス２３とが接続されている。入力インタフェース１０５は、キーボード２２やマウス２３から送られてくる信号を、バス１０６を介してＣＰＵ１０１に送信する。
【００３０】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
次に、セルライブラリ生成装置１００のモジュール構成について説明する。
【００３１】
図４は、本発明のセルライブラリ生成装置の機能を示すブロック図である。
セルライブラリ生成装置１００は、間隔データ格納部１１０、基本セルライブラリ格納部１２０、間隔決定部１３０、ＳＴＩ幅決定部１４０およびＳＴＩ幅判定部１５０によって構成されており、セルライブラリ生成装置１００によって生成されたセルライブラリは、セルライブラリ記憶部２００に格納される。
【００３２】
間隔データ格納部１１０は、各種セル同士の間隔のデータを格納する。
基本セルライブラリ格納部１２０は、予め所望の半導体集積回路の設計に応じて、拡散領域、ゲート、ウェルタップなどの半導体素子を構成する基本セルを格納する。
【００３３】
間隔決定部１３０は、各種セル同士の間隔を決定することができる。なお、必要に応じて、デザインルールを参照して決定することができる。また、間隔決定部１３０は、スペーサ間隔決定部１３０ａ、ウェルタップ間隔決定部１３０ｂおよび拡散領域間隔決定部１３０ｃから構成される。
【００３４】
スペーサ間隔決定部１３０ａは、スペーサと拡散領域とのセル間隔を決定し、決定した間隔のデータを間隔データ格納部１１０へ格納する。
ウェルタップ間隔決定部１３０ｂは、ウェルタップと拡散領域とのセル間隔を決定し、決定した間隔のデータを間隔データ格納部１１０へ格納する。
【００３５】
拡散領域間隔決定部１３０ｃは、拡散領域のＰチャネルとＮチャネルとのセル間隔を決定し、決定した間隔のデータを間隔データ格納部１１０へ格納する。
ＳＴＩ幅決定部１４０は、間隔データ格納部１１０の間隔データを参照して、ＳＴＩ幅を決定して、そのときの拡散領域への応力を算出する。
【００３６】
ＳＴＩ幅判定部１５０は、ＳＴＩ幅決定部１４０で算出された応力によるトランジスタ特性の変化が一定あるいはある範囲内に収まるかを判定する。判定の結果、条件を満たせば、各種セル間隔およびスペーサのセルデータを基本セルデータとともにセルライブラリへ格納する。
【００３７】
以上のようにセルライブラリ生成装置１００が構成されて、さらに、セルライブラリ記憶部２００は、セルライブラリ生成装置１００によって生成されたセルライブラリを記憶する。
【００３８】
次に、セルライブラリ生成装置１００によるセルライブラリの生成処理についてフローチャートの流れに沿って説明する。
図５は、本発明のセルライブラリ生成装置の処理手順を示すフローチャート図である。なお、フローチャート２０では、間隔決定部１３０にてスペーサ間隔決定部１３０ａのみを利用した場合を例に挙げて説明する。
【００３９】
［ステップＳ２１ａ］スペーサ間隔決定部１３０ａは、必要に応じてデザインルールを参照して、スペーサと拡散領域との間隔Ａを決定する。スペーサ間隔決定部１３０ａは決定した間隔データを間隔データ格納部１１０に格納する。
【００４０】
［ステップＳ２２］ＳＴＩ幅決定部１４０は、間隔データ格納部１１０が保持する間隔データを参照して、ＳＴＩ幅を決定する。そして、ＳＴＩ幅決定部１４０はそのときの拡散領域への応力を算出する。
【００４１】
［ステップＳ２３］ＳＴＩ幅判定部１５０は、ＳＴＩ幅決定部１４０で算出した応力によるトランジスタ特性の変化が一定であるか、もしくは予め定めた範囲内に収まるかを判定する。判定が満たされない場合は［ステップＳ２１ａ］へ進められ、満たされる場合は、［ステップＳ２４］へ進められる。
【００４２】
［ステップＳ２４］判定が満たされる場合、ＳＴＩ幅判定部１５０は、各種セル間隔およびＳＴＩ幅のデータを、予め用意した半導体素子の基本セルとともにセルライブラリ記憶部２００へ格納し、セルライブラリが生成される。
【００４３】
図６は、本発明のセルライブラリ生成装置の処理手順を示す別のフローチャート図である。
フローチャート２０ａでは、間隔決定部１３０にてスペーサ間隔決定部１３０ａ、ウェルタップ間隔決定部１３０ｂおよび拡散領域間隔決定部１３０ｃを利用した場合を例に挙げて説明する。なお、ステップ番号は特に断りが無い場合はフローチャート２０と同じものを利用する。
【００４４】
［ステップＳ２１ａ］スペーサ間隔決定部１３０ａは、必要に応じてデザインルールを参照して、スペーサと拡散領域との間隔Ａを決定する。スペーサ間隔決定部１３０ａは決定した間隔データを間隔データ格納部１１０に格納する。
【００４５】
［ステップＳ２１ｂ］ウェルタップ間隔決定部１３０ｂは、必要に応じてデザインルールを参照して、ウェルタップと拡散領域との間隔Ｂを決定する。ウェルタップ間隔決定部１３０ｂは決定した間隔データを間隔データ格納部１１０に格納する。
【００４６】
［ステップＳ２１ｃ］拡散領域間隔決定部１３０ｃは、必要に応じてデザインルールを参照して、拡散領域のＰチャネルとＮチャネルとの間隔Ｃを決定する。拡散領域間隔決定部１３０ｃは決定した間隔データを間隔データ格納部１１０に格納する。
【００４７】
［ステップＳ２２］ＳＴＩ幅決定部１４０は、間隔データ格納部１１０が保持する間隔データを参照して、ＳＴＩ幅を決定する。そして、ＳＴＩ幅決定部１４０はそのときの拡散領域への応力を算出する。
【００４８】
［ステップＳ２３］ＳＴＩ幅判定部１５０は、ＳＴＩ幅決定部１４０で算出した応力によるトランジスタ特性の変化が一定であるか、もしくは予め定めた範囲内に収まるかを判定する。判定が満たされない場合は［ステップＳ２１ａ］へ進められ、満たされる場合は、［ステップＳ２４］へ進められる。
【００４９】
［ステップＳ２４］判定が満たされる場合、ＳＴＩ幅判定部１５０は、各種セル間隔およびＳＴＩ幅のデータを、予め用意した半導体素子の基本セルとともにセルライブラリ記憶部２００へ格納し、セルライブラリが生成される。
【００５０】
このようにフローチャート２０ａでは、スペーサと拡散領域との間隔に加えて、ウェルタップと拡散領域との間隔および拡散領域のＰチャネルとＮチャネルとの間隔を加味してＳＴＩ幅を決定し、そのときの拡散領域への応力を精度よく算出することができる。
【００５１】
なお、本発明のセルライブラリによってレイアウト設計された半導体集積回路を作製する際には、スペーサは拡散領域とともに公知の方法を用いて形成することができる。
以上により生成されたセルライブラリによって作製される半導体集積回路のセル平面図の例を示す。
【００５２】
（実施例１）
実施例１では、拡散領域の両側にスペーサが配置されて、応力を一定とした場合を例に挙げている。
【００５３】
図７は、実施例１の半導体集積回路のセル平面図である。
半導体集積回路のセル平面図３０は、拡散領域３１ａ，３１ｂ、ゲート３２、ウェルタップ３３ａ，３３ｂ、スペーサ３４ａ，３４ｂ，３４ｃ，３４ｄによって構成されており、それぞれコンタクトホール３５が形成されて、メタル配線３６を介して電源が供給される。
【００５４】
拡散領域３１ａ，３１ｂは、一対のソース／ドレイン領域であって、ＮチャネルまたはＰチャネルを有する。
ゲート３２は、拡散領域３１ａ，３１ｂ上に配置されており、ゲート３２を挟んでソース領域およびドレイン領域がそれぞれ位置する。
【００５５】
ウェルタップ３３ａ，３３ｂは、拡散領域３１ａ，３１ｂおよびゲート３２に形成されてあるコンタクトホール３５へメタル配線３６を介して電源を供給する。
スペーサ３４ａ，３４ｂ，３４ｃ，３４ｄは、拡散領域３１ａ，３１ｂと対向するように形成されており、スペーサ３４ａ，３４ｂと拡散領域３１ａ，３１ｂとの間にはＳＴＩが形成される。
【００５６】
このような半導体集積回路のセル平面図３０の生成について以下に簡単に説明する。
まず、スペーサ間隔決定部１３０ａは、デザインルールの最小値から、スペーサと拡散領域との間隔３７ａを決定する。スペーサ間隔決定部１３０ａは決定した間隔データを間隔データ格納部１１０に格納する。
【００５７】
ウェルタップ間隔決定部１３０ｂは、デザインルールの最小値から、ウェルタップと拡散領域との間隔３７ｂを決定する。ウェルタップ間隔決定部１３０ｂは決定した間隔データを間隔データ格納部１１０に格納する。
【００５８】
拡散領域間隔決定部１３０ｃは、デザインルールの最小値から、拡散領域のＰチャネルとＮチャネルとの間隔３７ｃを決定する。拡散領域間隔決定部１３０ｃは決定した間隔データを間隔データ格納部１１０に格納する。
【００５９】
ＳＴＩ幅決定部１４０は、間隔データ格納部１１０が保持する間隔３７ａ，３７ｂ，３７ｃのデータを参照して、ＳＴＩ幅を決定する。そして、ＳＴＩ幅決定部１４０はそのときの拡散領域３１ａ，３１ｂへの応力を算出する。
【００６０】
ＳＴＩ幅判定部１５０は、ＳＴＩ幅決定部１４０で算出した応力によるトランジスタ特性の変化が一定であるかを判定する。一定でない場合は一定になるまで間隔３７ａ，３７ｂ，３７ｃを変化させる。一定になると、ＳＴＩ幅判定部１５０は、間隔３７ａ，３７ｂ，３７ｃおよびＳＴＩ幅のデータを、半導体素子の基本セルのデータとともにセルライブラリ記憶部２００へ格納する。
【００６１】
（実施例２）
実施例２では、ＳＴＩからの応力による特性変化が１％以内に収まるように工夫が施されたウェルタップおよびスペーサが配置された場合を例に挙げている。
【００６２】
図８は、実施例２の半導体集積回路のセル平面図である。
半導体集積回路のセル平面図４０は、拡散領域４１ａ，４１ｂ、ゲート４２ａ，４２ｂ、ウェルタップ４３ａ，４３ｂ、スペーサ４４ａ，４４ｂ，４４ｃ，４４ｄによって構成されており、それぞれコンタクトホール４５が形成されて、メタル配線４６を介して電源が供給される。各構成およびこのセルライブラリの生成方法については実施例１と同様であるために説明を省略する。
【００６３】
図８の半導体集積回路のセル平面図４０のセルデータを生成する際には、フローチャート２０，２０ａのステップＳ２３の応力判定の際は、応力による特性変化を１％以内の範囲になるようにして、ＳＴＩ幅などを決定するようにして、セルライブラリを生成することができる。
【００６４】
以上、本発明のセルライブラリによって、拡散領域に対向し、拡散領域との間にＳＴＩが位置するようにスペーサを配置することにより、ＳＴＩからの応力はセル内で閉じることができる。よってチップで見た場合、セルの周辺状況によらずＳＴＩからの応力による特性変化のばらつきを一定もしくは特定の範囲内に抑えることができるため、トランジスタ特性のばらつきを一定もしくはある範囲内に抑えることができ、信頼性の高い半導体集積回路を作製することができる。
【００６５】
（付記１）  素子分離トレンチを備える半導体集積回路のセルライブラリにおいて、
半導体素子の基本セルと、
前記半導体素子を構成する拡散領域に対向して、前記拡散領域と前記素子分離トレンチとの間に位置するように配置されるスペーサセルと、
を有することを特徴とするセルライブラリ。
【００６６】
（付記２）  前記素子分離トレンチの幅は、前記スペーサセルと前記拡散領域との第１の間隔に基づいて算出されることを特徴とする付記１記載のセルライブラリ。
（付記３）  前記素子分離トレンチの幅は、前記拡散領域と前記半導体素子を構成するウェルタップとの第２の間隔に基づいて算出されることを特徴とする付記１または２記載のセルライブラリ。
【００６７】
（付記４）  前記素子分離トレンチの幅は、前記拡散領域のＰ型導電領域とＮ型導電領域との第３の間隔に基づいて算出されることを特徴とする付記１乃至３のいずれか１項に記載のセルライブラリ。
【００６８】
（付記５）  前記第１の間隔は、デザインルールの最小値であることを特徴とする付記２乃至４のいずれか１項に記載のセルライブラリ。
（付記６）  前記スペーサセルは、前記拡散領域の両側もしくは片側に配置されることを特徴とする付記１乃至５のいずれか１項に記載のセルライブラリ。
【００６９】
（付記７）  素子分離トレンチを備える半導体集積回路のセルライブラリの生成方法において、
半導体素子の基本セルを用意する工程と、
前記半導体素子を構成する拡散領域に対向して、前記拡散領域と前記素子分離トレンチとの間に位置するように配置されるスペーサセルを用意する工程と、
を有することを特徴とするセルライブラリの生成方法。
【００７０】
（付記８）  前記素子分離トレンチの幅は、前記スペーサセルと前記拡散領域との第１の間隔に基づいて算出されることを特徴とする付記７記載のセルライブラリの生成方法。
（付記９）  前記素子分離トレンチの幅は、前記拡散領域と前記半導体素子を構成するウェルタップとの第２の間隔に基づいて算出されることを特徴とする付記７または８記載のセルライブラリの生成方法。
【００７１】
（付記１０）  前記素子分離トレンチの幅は、前記拡散領域のＰ型導電領域とＮ型導電領域との第３の間隔に基づいて算出されることを特徴とする付記７乃至９のいずれか１項に記載のセルライブラリの生成方法。
【００７２】
（付記１１）  前記第１の間隔は、デザインルールの最小値であることを特徴とする付記８乃至１０のいずれか１項に記載のセルライブラリの生成方法。
（付記１２）  前記スペーサセルは、前記拡散領域の両側もしくは片側に配置されることを特徴とする付記７乃至１１のいずれか１項に記載のセルライブラリの生成方法。
【図面の簡単な説明】
【００７３】
【図１】本発明の概要図である。
【図２】オン電流のＳＴＩ幅依存性を示すグラフである。
【図３】本発明のセルライブラリ生成装置のハードウェア構成を示す図である。
【図４】本発明のセルライブラリ生成装置の機能を示すブロック図である。
【図５】本発明のセルライブラリ生成装置の処理手順を示すフローチャート図である。
【図６】本発明のセルライブラリ生成装置の処理手順を示す別のフローチャート図である。
【図７】実施例１の半導体集積回路のセル平面図である。
【図８】実施例２の半導体集積回路のセル平面図である。
【図９】半導体集積回路のセル平面図である。
【符号の説明】
【００７４】
１  セルライブラリ
１０  半導体集積回路のセル平面図
１１ａ，１１ｂ  拡散領域
１２  ゲート
１３ａ，１３ｂ  ウェルタップ
１４ａ，１４ｂ  スペーサ
１５  コンタクトホール
１６  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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