(57)【要約】【課題】パルス波形の立ち上がり時間と立ち下がり時間とを独立して測定することが可能な半導体集積回路装置を提供することを目的とする。【解決手段】被測定セルＭＣと波形整形セルＷＣとが直列に接続された回路部が複数リング状に接続されたリングオシレータを備え、各々の波形整形セルは同一のリセットノードＮＤに共通接続されており、リセットノードが第１のレベルにあるとき全ての波形整形セルはリセット状態になり、リセットノードが第２のレベルにあるとき波形整形セルはそれぞれ前段の被測定セルからの出力を後段に伝播する伝播状態になり、リセット状態と伝播状態とが交互に切り替わることを特徴とする。【選択図】図１
2008102083.tif 000002
【特許請求の範囲】
【請求項１】
被測定セルと波形整形セルとが直列に接続された回路部が、複数リング状に接続されたリングオシレータを備え、
各々の前記波形整形セルは同一のリセットノードに共通接続されており、
前記リセットノードが第１のレベルにあるとき全ての前記波形整形セルはリセット状態になり、前記リセットノードが第２のレベルにあるとき前記波形整形セルはそれぞれ前段の前記被測定セルからの出力を後段に伝播する伝播状態になり、
前記リセット状態と前記伝播状態とが交互に切り替わることを特徴とする半導体集積回路装置。
【請求項２】
第１の被測定セルと、
前記第１の被測定セルの出力端子に一方の入力端子が接続された第１の波形整形セルと、
前記第１の波形整形セルの出力端子に入力端子が接続された第Ｊ（Ｊは２からＮ−１までの範囲の整数）の被測定セルと、
前記第Ｊの被測定セルの出力端子に一方の入力端子が接続された第Ｊの波形整形セルと、
前記第Ｊの波形整形セルの出力端子に一方の入力端子が接続された第Ｎ（Ｎは２以上の整数）の被測定セルと、
前記第Ｎの被測定セルの出力端子に一方の入力端子が接続された第Ｎの波形整形セルと、
前記第Ｎの波形整形セルの出力端子に入力端子が接続されたバッファ回路と、
前記バッファ回路の出力端子と、前記第１、第Ｊ、第Ｎの波形整形セルの他方の入力端子に共通に接続されたリセットノードと、
前記リセットノードに入力端子が接続され、前記第１の測定セルの入力端子に出力端子が接続されたパルス発生部と、
前記第１、第Ｊ、第Ｎの波形整形セルの少なくともいずれか一つの出力端子から周波数情報又は周期情報を取り出す出力端子と、
を備え、
前記リセットノードが第１のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルの出力レベルが固定されるリセット状態と、前記リセットノードのレベルが前記第１のレベルから前記第２のレベルになり、前記第１、第Ｊ、第Ｎの被測定セルからの出力が立ち上がり又は立ち下がり遷移のいずれか一方を生じてそれぞれ前記第１、第Ｊ、第Ｎの波形整形セルにより後段へ順に伝播していく伝播状態とが交互に切り替わることを特徴とする半導体集積回路装置。
【請求項３】
一方の入力端子に開始信号が入力される第１のパルス発生部と、
前記第１のパルス発生部の出力端子に入力端子が接続された第１の被測定セルと、
前記第１の被測定セルの出力端子に一方の入力端子が接続された第１の波形整形セルと、
前記第２の波形整形セルの出力端子に入力端子が接続された第Ｊ（Ｊは２からＮ−１までの範囲の整数）の被測定セルと、
前記第Ｊの被測定セルの出力端子に一方の入力端子が接続された第Ｊの波形整形セルと、
前記第Ｊの波形整形セルの出力端子に入力端子が接続された第Ｎ（Ｎは２以上の整数）の被測定セルと、
前記第Ｎの被測定セルの出力端子に一方の入力端子が接続された第Ｎの波形整形セルとをそれぞれ有する第１、第２の回路部と、
前記第１の回路部における前記第１のパルス発生部の他方の入力端子、前記第１の波形整形セル、前記第Ｊの波形整形セル、前記第Ｎの波形整形セルのそれぞれの他方の出力端子に接続された第１のリセットノードと、
前記第２の回路部における前記第１のパルス発生部の他方の入力端子、前記第１の波形整形セル、前記第Ｊの波形整形セル、前記第Ｎの波形整形セルのそれぞれの他方の出力端子に接続された第２のリセットノードと、
前記第１の回路部における前記第Ｎの波形整形セルの出力端子に一方の入力端子が接続され、前記第１のリセットノードに第１のバッファを介して一方の出力端子が接続され、前記第２の回路部における前記第Ｎの波形整形セルの出力端子に他方の入力端子が接続され、前記第２のリセットノードに第２のバッファを介して他方の出力端子が接続されたセットリセットフリップフロップと、
前記第１の回路部又は第２の回路部、あるいは前記第１及び第２の回路部における前記第１、第Ｊ、第Ｎの波形整形セルの少なくともいずれか一つの出力端子から周波数情報又は周期情報を取り出す出力端子と、
を備え、
前記第１の回路部において前記第１のリセットノードが第１のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルの出力レベルが固定される第１のリセット状態において、前記第２の回路部では、前記第２のリセットノードが第２のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルがそれぞれ前段の前記第１、第Ｊ、第Ｎの被測定セルからの出力を後段へ転送する第１の伝播状態にあり、
前記第２の回路部において前記第２のリセットノードが第１のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルの出力レベルが固定される第２のリセット状態において、前記第１の回路部では、前記第１のリセットノードが第２のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルがそれぞれ前段の前記第１、第Ｊ、第Ｎの被測定セルからの出力を後段へ転送する第２の伝播状態にあり、
前記セットリセットフリップフロップにより、前記第１のリセット状態及び前記第１の伝播状態と、前記第２のリセット状態及び前記第２の伝播状態とが連続的かつ相補的に交互に切り替わり、
前記第１の回路部において、前記第１のリセットノードのレベルが前記第１のレベルから前記第２のレベルになると、前記第１、第Ｊ、第Ｎの被測定セルからの出力が、立ち上がり又は立ち下がり遷移のいずれか一方を生じて前記第１、第Ｊ、第Ｎの波形整形セルにより後段へ順に伝播していき、
前記第２の回路部において、前記第２のリセットノードのレベルが前記第１のレベルから前記第２のレベルになると、前記第１、第Ｊ、第Ｎの被測定セルからの出力が、立ち上がり又は立ち下がり遷移のいずれか一方を生じて前記第１、第Ｊ、第Ｎの波形整形セルにより後段へ順に伝播していくことを特徴とする半導体集積回路装置。
【請求項４】
前記第１、第Ｊ、第Ｎの被測定セルの少なくともいずれか一つのファンアウト数は、前記第１、第Ｊ、第Ｎの波形整形セルの少なくともいずれか一つのファンアウト数の３倍以上大きいことを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路装置。
【請求項５】
電源電圧又は基板バイアス、あるいは電源電圧及び基板バイアスを制御する制御システムにおいて、
請求項１乃至４のいずれか一に記載の半導体集積回路装置と、
前記半導体集積回路装置から取り出した周波数情報又は周期情報が所望の値となるように電源電圧又は基板バイアス、あるいは電源電圧及び基板バイアスを制御する制御回路と、
を備えることを特徴とする制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及び制御システムに関する。
【背景技術】
【０００２】
半導体集積回路の性能をオンチップで測定する場合に、リングオシレータを用いることがある。このリングオシレータは、プロセスのばらつき等を判定するための評価用ウェーハ（Test Element Group、以下ＴＥＧと称する）に多く用いられている。
【０００３】
あるいは、後述する特許文献１に記載されたように、製造プロセスのばらつき等を抑えるため、あるいは低電力動作のための適応制御において、電源電圧や基板電位等を制御した結果をフィードバックするために、内部にリングオシレータを組み込んでその発振周波数（又は周期）をモニタすることがあった。
【０００４】
ここで、セル特性の解析を行うためあるいは適応制御を行うために、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとに異なる制御を加える場合等、セルを伝播する際に生じるパルス波形の立ち上がり遅延時間と立ち下がり遅延時間とを独立してモニタしたい場合がある。
【０００５】
しかし、後述する特許文献２に記載された従来のリングオシレータでは、発振周期がセル遅延時間の立ち上がり時間と立ち下がり時間との両方に依存するので、それぞれ独立して測定することができなかった。
【０００６】
従来のリングオシレータに関する技術を開示した文献名を以下に記載する。
【非特許文献１】Effectiveness of adaptive supply voltage and body bias for reducing impact of parameter variations in low power and high performance microprocessors, Tschanz, J.W.; Narendra, S.; Nair, R.; De, V.; Solid-State Circuits, IEEE Journal of,  Volume 38, Issue 5, May 2003 Page（s）:826 - 829
【非特許文献２】Threshold-voltage balance for minimum supply operation, Ono, G.; Miyazaki, M.; Solid-State Circuits, IEEE Journal of, Volume 38, Issue 5, May 2003 Page（s）:830 - 833
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、セルを伝播する際に生じるパルス波形の立ち上がり時間あるいは立ち下がり時間を独立して測定することが可能な半導体集積回路装置及び制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体集積回路装置は、被測定セルと波形整形セルとが直列に接続された回路部が、複数リング状に接続されたリングオシレータを備え、各々の前記波形整形セルは同一のリセットノードに共通接続されており、前記リセットノードが第１のレベルにあるとき全ての前記波形整形セルはリセット状態になり、前記リセットノードが第２のレベルにあるとき前記波形整形セルはそれぞれ前段の前記被測定セルからの出力を後段に伝播する伝播状態になり、前記リセット状態と前記伝播状態とが交互に切り替わることを特徴とする。
【０００９】
本発明の一態様による半導体集積回路装置は、第１の被測定セルと、前記第１の被測定セルの出力端子に一方の入力端子が接続された第１の波形整形セルと、前記第１の波形整形セルの出力端子に入力端子が接続された第Ｊ（Ｊは２からＮ−１までの範囲の整数）の被測定セルと、前記第Ｊの被測定セルの出力端子に一方の入力端子が接続された第Ｊの波形整形セルと、前記第Ｊの波形整形セルの出力端子に一方の入力端子が接続された第Ｎ（Ｎは２以上の整数）の被測定セルと、前記第Ｎの被測定セルの出力端子に一方の入力端子が接続された第Ｎの波形整形セルと、前記第Ｎの波形整形セルの出力端子に入力端子が接続されたバッファ回路と、前記バッファ回路の出力端子と、前記第１、第Ｊ、第Ｎの波形整形セルの他方の入力端子に共通に接続されたリセットノードと、前記リセットノードに入力端子が接続され、前記第１の測定セルの入力端子に出力端子が接続されたパルス発生部と、前記第１、第Ｊ、第Ｎの波形整形セルの少なくともいずれか一つの出力端子から周波数情報又は周期情報を取り出す出力端子とを備え、前記リセットノードが第１のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルの出力レベルが固定されるリセット状態と、前記リセットノードのレベルが前記第１のレベルから前記第２のレベルになり、前記第１、第Ｊ、第Ｎの被測定セルからの出力が立ち上がり又は立ち下がり遷移のいずれか一方を生じてそれぞれ前記第１、第Ｊ、第Ｎの波形整形セルにより後段へ順に伝播していく伝播状態とが交互に切り替わることを特徴とする。
【００１０】
本発明の一態様による半導体集積回路装置は、一方の入力端子に開始信号が入力される第１のパルス発生部と、前記第１のパルス発生部の出力端子に入力端子が接続された第１の被測定セルと、前記第１の被測定セルの出力端子に一方の入力端子が接続された第１の波形整形セルと、前記第２の波形整形セルの出力端子に入力端子が接続された第Ｊ（Ｊは２からＮ−１までの範囲の整数）の被測定セルと、前記第Ｊの被測定セルの出力端子に一方の入力端子が接続された第Ｊの波形整形セルと、前記第Ｊの波形整形セルの出力端子に入力端子が接続された第Ｎ（Ｎは２以上の整数）の被測定セルと、前記第Ｎの被測定セルの出力端子に一方の入力端子が接続された第Ｎの波形整形セルとをそれぞれ有する第１、第２の回路部と、前記第１の回路部における前記第１のパルス発生部の他方の入力端子、前記第１の波形整形セル、前記第Ｊの波形整形セル、前記第Ｎの波形整形セルのそれぞれの他方の出力端子に接続された第１のリセットノードと、前記第２の回路部における前記第１のパルス発生部の他方の入力端子、前記第１の波形整形セル、前記第Ｊの波形整形セル、前記第Ｎの波形整形セルのそれぞれの他方の出力端子に接続された第２のリセットノードと、前記第１の回路部における前記第Ｎの波形整形セルの出力端子に一方の入力端子が接続され、前記第１のリセットノードに第１のバッファを介して一方の出力端子が接続され、前記第２の回路部における前記第Ｎの波形整形セルの出力端子に他方の入力端子が接続され、前記第２のリセットノードに第２のバッファを介して他方の出力端子が接続されたセットリセットフリップフロップと、前記第１の回路部又は第２の回路部、あるいは前記第１及び第２の回路部における前記第１、第Ｊ、第Ｎの波形整形セルの少なくともいずれか一つの出力端子から周波数情報又は周期情報を取り出す出力端子とを備え、前記第１の回路部において前記第１のリセットノードが第１のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルの出力レベルが固定される第１のリセット状態において、前記第２の回路部では、前記第２のリセットノードが第２のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルがそれぞれ前段の前記第１、第Ｊ、第Ｎの被測定セルからの出力を後段へ転送する第１の伝播状態にあり、前記第２の回路部において前記第２のリセットノードが第１のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルの出力レベルが固定される第２のリセット状態において、前記第１の回路部では、前記第１のリセットノードが第２のレベルにあり、前記第１、第Ｊ、第Ｎの波形整形セルがそれぞれ前段の前記第１、第Ｊ、第Ｎの被測定セルからの出力を後段へ転送する第２の伝播状態にあり、前記セットリセットフリップフロップにより、前記第１のリセット状態及び前記第１の伝播状態と、前記第２のリセット状態及び前記第２の伝播状態とが連続的かつ相補的に交互に切り替わり、前記第１の回路部において、前記第１のリセットノードのレベルが前記第１のレベルから前記第２のレベルになると、前記第１、第Ｊ、第Ｎの被測定セルからの出力が、立ち上がり又は立ち下がり遷移のいずれか一方を生じて前記第１、第Ｊ、第Ｎの波形整形セルにより後段へ順に伝播していき、前記第２の回路部において、前記第２のリセットノードのレベルが前記第１のレベルから前記第２のレベルになると、前記第１、第Ｊ、第Ｎの被測定セルからの出力が、立ち上がり又は立ち下がり遷移のいずれか一方を生じて前記第１、第Ｊ、第Ｎの波形整形セルにより後段へ順に伝播していくことを特徴とする。
【００１１】
本発明の一態様による制御システムは、電源電圧又は基板バイアス、あるいは電源電圧及び基板バイアスを制御する制御システムであって、上記半導体集積回路装置と、前記半導体集積回路装置から取り出した周波数情報又は周期情報が所望の値となるように電源電圧又は基板バイアス、あるいは電源電圧及び基板バイアスを制御する制御回路とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体集積回路装置及び制御システムは、セルを伝播する際に生じるパルス波形の立ち上がり時間あるいは立ち下がり時間を独立して測定することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（１）実施の形態１
本発明の実施の形態１による半導体集積回路装置の構成を図１に示す。本実施の形態１は、被測定セルＭＣ１、ＭＣ２においてパルスが伝播する際に生じる遅延時間のうち、立ち上がり時間又は立ち下がり時間のいずれか一方を独立して測定するものである。
【００１５】
インバータＩＮ３、被測定セルＭＣ１、波形整形セルＷＣ１、被測定セルＭＣ２、波形整形セルＷＣ２、インバータＩＮ１、ＩＮ２から成るバッファＢＦ１がリング状に配列されている。ここで、ハイレベル又はローレベルをリセットレベルとするリセットノードＮＤ１にインバータＩＮ３の入力端子、波形整形セルＷＣ１の一方の入力端子、波形整形セルＷＣ２の一方の入力端子、バッファＢＦ１の出力端子がそれぞれ接続されている。
【００１６】
インバータＩＮ３は、リセットノードＮＤ１のレベルを与えられて最初のパルスを出力するパルス発生部である。
【００１７】
被測定セルＭＣ１、ＭＣ２は、セルをパルスが伝播する際に生じる遅延時間における立ち上がり時間又は立ち下がり時間が測定対象となっている回路であって、ここでは反転出力を行う回路であるとする。具体的には、例えばＮＡＮＤ回路、ＮＯＲ回路、インバータ等が相当する。
【００１８】
波形整形セルＷＣ１、ＷＣ２はそれぞれ被測定セルＭＣ１、ＭＣ２と対に組み合わせされており、被測定セルＭＣ１、ＭＣ２からそれぞれ出力されたパルスを後段に伝播する。
【００１９】
バッファＢＦ１は、インバータＩＮ３から最初に発生したパルスが順に伝播して到達したことを検出して回路全体をリセットするためにリセットレベルをリセットノードＮＤ１に出力する。
【００２０】
出力端子ＯＵＴ１は、波形整形セルＷＣ１からの出力をバッファＢＦ２を介して外部に出力する端子であり、出力端子ＯＵＴ２は、被測定セルＭＣ２からの出力をバッファＢＦ３を介して外部に出力する端子である。出力端子ＯＵＴ１、ＯＵＴ２のうち、少なくともいずれか一つを備えることで、セル遅延における立ち上がり又は立ち下がり時間のいずれか一方に関する発振周波数を外部に出力し計測することができる。
【００２１】
本実施の形態１における構成には、次のような特徴がある。
ａ）測定対象となる被測定セルＭＣ１、ＭＣ２が複数設けられ、それぞれ波形整形セルＷＣ１、ＷＣ２と対をなしている。
ｂ）波形整形セルＷＣ１、ＷＣ２は、共通のリセットノードＮＤ１に接続されている。
ｃ）リングオシレータとしての簡易な構成を有するため、実装が容易である。
ｄ）被測定セルＭＣ１、ＭＣ２をパルスが伝播する際に生じる立ち上がり時間、又は立ち下がり時間のいずれか一方のみをモニタすることができる。
ｅ）全てのノードが同一の周波数で発振するため、いずれのノードから出力を取り出しても同一の測定結果が得られる。通常は、デューティ比を５０：５０に近づけるため、一対の被測定セルＭＣ及び波形整形セルＷＣが複数直列に接続されたチェーンの略中央のノードから取り出し、バッファを介して外部へ出力する。
【００２２】
ところで、遅延時間の測定誤差の要因として、リセットに要する時間と、波形整形セルＷＣがもたらす遅延時間とが存在する。
【００２３】
ここで、リセット時間を隠蔽する手法については、実施の形態７において後述する。また、波形整形セルの遅延時間の影響を低減する手法として、後述するように、被測定セルＭＣと波形整形セルＷＣとでファンアウト数を変える、電源ドメインを分離する、異なる基板バイアスが供給される２つの基板にそれぞれ分離して形成する、等の手法が考えられる。
【００２４】
このような構成を備えた本実施の形態１の動作について、説明する。
【００２５】
先ず、リセットノードＮＤ１がハイレベル又はローレベルのいずれか一方の第１のレベルのとき、回路全体がリセット状態になる。この第１のレベルがいずれであるかは、波形整形セルＷＣ１、ＷＣ２の具体的な論理構成により決定される。この第１のレベルが波形整形セルＷＣ１、ＷＣ２の一方の入力端子に入力されると、それぞれ前段の被測定セルＭＣ１、ＭＣ２からの出力レベルにかかわらず、第２のレベルに固定された出力を行う。
【００２６】
この第２のレベルが、バッファＢＦ１を介してリセットノードＮＤ１に出力される。これにより、リセットノードＮＤ１が第１のレベルから第２のレベルにプルアップ又はプルダウンされて信号伝播状態に切り替わる。
【００２７】
具体的には、波形整形セルＷＣ１、ＷＣ２の一方の入力端子に第２のレベルが入力されて、それぞれ前段の被測定セルＭＣ１、ＭＣ２から出力された信号を後段へ反転して伝播する状態になる。
【００２８】
先ず、リセットノードＮＤ１の第２のレベルがインバータＩＮ３に入力され、反転された第１のレベルの最初のパルスが出力される。この第１のレベルが被測定セルＭＣ１に与えられ、被測定セルＭＣ１からは反転された第２のレベルが出力され、波形整形セルＷＣ１に出力される。
【００２９】
波形整形セルＷＣ１にはこの第２のレベルと、リセットノードＮＤ１の第２のレベルとがともに入力される。これにより、波形整形セルＷＣ１からはその論理構成により、第１のレベルが出力される。
【００３０】
波形整形セルＷＣ１から出力された第１のレベルが被測定セルＭＣ２に入力される。被測定セルＭＣ２、波形整形セルＷＣ２における入出力レベルは、被測定セルＭＣ１、波形整形セルＷＣ１におけるものと同一であり、波形整形セルＷＣ２から第１のレベルが出力される。この第１のレベルがバッファ回路ＢＦ１を介してリセットノードＮＤ１に出力されて、リセット状態に戻る。
【００３１】
このようにして、リセット状態と信号伝播状態とが自動的に交互に繰り返される。これにより、被測定セルＭＣ１、ＭＣ２を伝播される際に生じたパルスの立ち上がり時間又は立ち下がり時間に関する周波数情報又は周期情報が出力端子ＯＵＴ１、ＯＵＴ２から外部に取り出されて計測される。
【００３２】
尚、本実施の形態１では被測定セルＭＣ及び波形整形セルＷＣが２対リング状に接続された場合の構成を備えている。しかしこれに限らず、ｎ（ｎは３以上の整数）対の被測定セルＭＣ及び波形整形セルＷＣをリング状に接続した構成を備えるものであってもよい。
【００３３】
ここで、上述したようにパルスの立ち上がり又は立ち下がり時間の測定に含まれる誤差として、リセット時間が存在する。このリセット時間は、被測定セルＭＣ及び波形整形セルＷＣの段数を多く設定することにより、パルスの立ち上がり又は立ち下がりの伝播時間が長くなるので、よりその影響を小さくすることができる。
【００３４】
また、測定誤差に含まれる波形整形セルＷＣによる生じる遅延時間については、この素子を被測定セルとして構成したリングオシレータを用いて遅延時間を測定し、この遅延時間を差し引くことにより除去することができる。
【００３５】
ところで、本実施の形態１において、全てのノードが同じ発振周波数で動作する。このため、図１に示された出力端子ＯＵＴ１、ＯＵＴ２に限らず、いずれのノードから取り出しても同じ周波数の測定結果が得られる。
【００３６】
しかし、パルスのデューティ比は取り出すノードの位置によって異なる。被測定セルＭＣと波形整形セルＷＣとが連続的に接続されたチェーンの中間付近に相当するノード、図１に示された構成では波形整形セルＷＣ１と被測定セルＭＣ１との間に接続された出力端子ＯＵＴ１、被測定セルＭＣ１２波形整形セルＷＣ２との間に接続された出力端子ＯＵＴ２から取り出すことで、デューティ比が約５０％のパルスを得ることができる。
【００３７】
チェーンの前端に接近すると、リセット後に直ぐ立ち上がるパルスが伝播してくるのでパルスのデューティ比が大きくなる。逆に、後端に接近するとリセット後に遅れを伴って立ち上がるパルスが伝播してくるため、デューティ比が小さくなる。
【００３８】
以上述べたように、本実施の形態１によれば、パルスが被測定セルを伝播する際に生じた遅延時間のうち立ち上がり時間又は立ち下がり時間のいずれか一方を独立して測定することが可能である。
【００３９】
（２）実施の形態２
本発明の実施の形態２による半導体集積回路装置について、その構成を示した図２を用いて説明する。
【００４０】
本実施の形態２は、被測定セルＭＣ１、ＭＣ２をパルスが伝播する際に生じた立ち上がり遅延時間を測定するためのものであり、上記実施の形態１における波形整形セルＷＣ１、ＷＣ２としてＮＡＮＤゲートＮＡ１、ＮＡ２を用いた場合に相当する。他の構成は上記実施の形態１と同一であり、説明を省略する。
【００４１】
本実施の形態２では、リセットノードＮＤ１がローレベルで回路全体がリセット状態になり、全ての波形整形セルＷＣ１、ＷＣ２の出力がハイレベルに固定される。
【００４２】
より詳細には、リセットノードＮＤ１がローレベルのとき、波形整形セルとしてのＮＡＮＤゲートＮＡ１、ＮＡ２の一方の入力端子には、ローレベルが入力される。これにより、それぞれ前段の被測定セルＭＣ１、ＭＣ２の出力が接続された他方の入力端子のレベルにかかわらず、ＮＡＮＤゲートＮＡ１、ＮＡ２の出力は常にハイレベルに固定される。ここで、複数のＮＡＮＤゲートＮＡ１、ＮＡ２が、共通のリセットノードＮＤ１によってほぼ同時に出力がハイレベルに固定された状態になる。この結果、ＮＡＮＤゲートＮＡ１、ＮＡ２からそれぞれハイレベルが出力される。
【００４３】
ＮＡＮＤゲートＮＡ２から出力されたハイレベルがバッファＢＦ１に入力されると、リセットノードＮＤ１がハイレベルにプルアップされる。リセットノードＮＤ１がハイレベルになり、ＮＡＮＤゲートＮＡ１、ＮＡ２の一方の端子にほぼ同時に入力されると、ほぼ同時にそれぞれ前段の被測定セルＭＣ１、ＭＣ２からの出力を取り込んで伝播する状態となる。前段の被測定セルＭＣ１から出力された信号が波形整形セルＷＣ１によって後段に伝播され、さらにその信号を与えられた被測定セルＭＣ２から出力された信号が波形整形セルＷＣ２によって後段に伝播される。
【００４４】
より詳細には、リセットノードＮＤ１のハイレベルは、インバータＩＮ３によって反転されて立ち下がりのパルスが被測定セルＭＣ１に入力される。このように、パルスの発生はインバータＩＮ３からの出力により開始される。
【００４５】
インバータＩＮ３から出力された立ち下がりのパルスは、被測定セルＭＣ１により反転されて出力される。このパルスが波形整形セルＷＣ１によって反転されて立ち下がりのパルスとして後段に伝播される。
【００４６】
同様に、波形整形セルＷＣ１から出力された立ち下がりのパルスが、被測定セルＭＣ２により反転されて出力され、波形整形セルＷＣ２により反転されて立ち下がりのパルスとして後段に伝播される。
【００４７】
これにより、被測定セルＭＣ１、ＭＣ２によりパルスが伝播する際に生じた立ち上がり遅延時間に関する周波数情報又は周期情報が出力端子ＯＵＴ１、ＯＵＴ２から取り出される。
【００４８】
ＮＡＮＤゲートＮＡ２から立ち下がりのパルスが出力されると、バッファＢＦ１はリセットノードＮＤ１をローレベルにプルダウンする。これにより、回路全体が最初のリセット状態に戻る。波形整形セルＷＣ１、ＷＣ２の出力がハイレベルに固定される。このようにして、リセット状態と信号伝播状態とが交互に自動的に繰り返される。
【００４９】
本実施の形態２によれば、被測定セルＭＣ１、ＭＣ２によりパルスが伝播する際に生じた立ち上がり遅延時間のみを測定することが可能である。
【００５０】
（３）実施の形態３
本発明の実施の形態３について、その構成を示した図３を用いて説明する。
【００５１】
本実施の形態３は、被測定セルＭＣ１、ＭＣ２によりパルスが伝播する際に生じたパルスの立ち下がり遅延時間を測定するためのものであり、上記実施の形態１における波形整形セルＷＣ１、ＷＣ２としてＮＯＲゲートＮＲ１、ＮＲ２を用いた場合に相当する。他の構成は上記実施の形態１、あるいは実施の形態２と同一であり、説明を省略する。
【００５２】
本実施の形態２では上記実施の形態１とは逆に、リセットノードＮＤ１がハイレベルで回路全体がリセット状態になる。これにより、ＮＯＲゲートＮＲ１、ＮＲ２は前段の被測定セルＭＣ１、ＭＣ２からの出力を伝播することなく、それぞれの出力がローレベルに固定される。
【００５３】
ＮＯＲゲートＮＲ２からローレベルが出力されると、バッファＢＦ１からこのローレベルが出力されてリセットノードＮＤ１がローレベルにプルダウンされる。ＮＯＲゲートＮＲ１、ＮＲ２の一方の端子にローレベルが入力されて、それぞれ前段の被測定セルＭＣ１、ＭＣ２からの出力を後段に伝播する状態となる。
【００５４】
先ず、リセットノードＮＤ１のローレベルがインバータＩＮ３によってハイレベルに反転されて被測定セルＭＣ１に入力され、被測定セルＭＣ１はこれを反転して出力する。ＮＯＲゲートＮＲ１は、この立ち下がりパルスを反転して後段に伝播する。
【００５５】
被測定セルＭＣ２に立ち上がりパルスが入力されると、被測定セルＭＣ１と同様に、立ち下がりパルスを出力し、これがＮＯＲゲートＮＲ１によって反転されて立ち上がりパルスとして出力される。
【００５６】
ＮＯＲゲートＮＲ２から出力されたハイレベルがバッファＢＦ１に入力されると、リセットノードＮＤ１がハイレベルにプルアップされて、リセット状態に戻る。以下同様に、リセット状態と信号伝播状態とが交互に自動的に繰り返される。
【００５７】
これにより、被測定セルＭＣ１、ＭＣ２をパルスが伝播する際に生じた立ち下がり遅延時間に関する周波数情報又は周期情報が出力端子ＯＵＴ１、ＯＵＴ２から出力される。
【００５８】
（４）実施の形態４
本発明の実施の形態４による半導体集積回路装置について、その構成を示した図４を用いて説明する。
【００５９】
本実施の形態４は、上記実施の形態１と異なり、被測定セルＭＣ１１、ＭＣ１２が非反転回路である場合に相当する。ＣＭＯＳ回路では原理上論理ゲートは反転出力となるが、測定対象として非反転ゲートを選択した場合に本実施の形態４における構成を用いることができる。
【００６０】
本実施の形態４では、被測定セルＭＣ１１、ＭＣ１２が非反転ゲートであるため、被測定セルＭＣ１１、ＭＣ１２の次段に、それぞれ反転ゲートとしてインバータＩＮ１１、ＩＮ１２が挿入されている。
【００６１】
リセット状態、信号伝播状態が繰り返される動作は、上記実施の形態１と同様であり説明を省略する。
【００６２】
（５）実施の形態５
本発明の実施の形態５について、その構成を示した図５を用いて説明する。
【００６３】
本実施の形態５は、上記実施の形態４と同様に被測定セルＭＣ１１、ＭＣ１２が非反転回路である場合に相当する。
【００６４】
上記実施の形態４では、波形整形セルＷＣ１、ＷＣ２の前段にインバータＩＮ１１、ＩＮ１２が挿入されている。これに対し、本実施の形態では波形整形セルＷＣ１、ＷＣ２の後段にインバータＩＮ２１、ＩＮ２２が挿入されている点で相違する。他の構成は上記実施の形態４と同一であり、説明を省略する。
【００６５】
（６）実施の形態６
本発明の実施の形態６についてその構成を示した図６を用いて説明する。
【００６６】
被測定セルＭＣ及び波形整形セルＷＣの対が多数存在する場合は、共通のリセットノードＮＤから各波形整形セルＷＣの一方の入力端子に至る信号線が長くなる。このため、リセットレベルの分配を考慮した構成とする必要がある。
【００６７】
本実施の形態６では、４対の被測定セルＭＣ１及び波形整形セルＷＣ１、被測定セルＭＣ２及び波形整形セルＷＣ２、被測定セルＭＣ３及び波形整形セルＷＣ３、被測定セルＭＣ４及び波形整形セルＷＣ４がリング状に配置され、最終段の波形整形セルＷＣ４の出力がインバータＩＮ３１及びＩＮ３２、又はＩＮ３１及びＩＮ３３から成るバッファを介して波形整形セルＷＣ１〜ＷＣ４の一方の入力端子にそれぞれ入力される。
【００６８】
より詳細には、リセットノードＮＤ１１からの信号が、インバータＩＮ３１及びＩＮ３２から成るバッファを介して波形整形セルＷＣ１、ＷＣ２の一方の入力端子に入力され、さらにインバータＩＮ３１及びＩＮ３３から成るバッファを介して波形整形セルＷＣ３、ＷＣ４の一方の入力端子に入力される。このように、リセットノードＮＤ１１から、バッファを用いて二分木状に信号を分岐させて、全ての波形整形セルＷＣ１〜ＷＣ４に信号を分配する構成を備える。
【００６９】
本実施の形態６のように、多数の被測定セルをチェーン状に接続した場合には、リセットノードから各被測定セルに至る信号線の長さの相違により、リセットされるタイミングにずれが生じないように配慮する必要がある。本実施の形態６では、この経路を複数に分岐させて、それぞれにバッファを設けることにより、ほぼ同じタイミングでリセットできるようにしている。
【００７０】
（７）実施の形態７
本実施の形態７による半導体集積回路装置について、図７を用いて説明する。上記実施の形態１において述べたように、発振周波数に含まれる誤差にはリセット時間が存在する。本実施の形態７は、交互リセット方式を採用することで、リセット時間が隠蔽されるようにした点に特徴がある。
【００７１】
先ず、測定チェーンが二つの部分に分かれている。一方の測定チェーンには、インバータから成る被測定セルＭＣ１１〜ＭＣ１３が配置され、他方の測定チェーンには被測定セルＭＣ２１〜ＭＣ２３が配置されている。
【００７２】
一方の測定チェーンにおいて、ＮＯＲゲートＮＲ１１によりパルスが開始され、被測定セルＭＣ１１と波形整形セルとしてのＮＯＲゲートＮＲ１２、被測定セルＭＣ１２とＮＯＲゲートＮＲ１３、被測定セルＭＣ１３とＮＯＲゲートＮＲ１４とが直列に配置されており、それぞれのＮＯＲゲートＮＲ１１〜ＮＲ１４の一方の入力端子には、リセットノードＮＤ２１が接続されている。
【００７３】
同様に、他方の測定チェーンにおいて、ＮＯＲゲートＮＲ２１によりパルスが開始され、被測定セルＭＣ２１と波形整形セルとしてのＮＯＲゲートＮＲ２２、被測定セルＭＣ２２とＮＯＲゲートＮＲ２３、被測定セルＭＣ２３とＮＯＲゲートＮＲ２４とが直列に配置されており、それぞれのＮＯＲゲートＮＲ２１〜ＮＲ２４の一方の入力端子には、リセットノードＮＤ２２が接続されている。それぞれのパルスを開始させるＮＯＲゲートＮＲ１１、ＮＲ２１の他方の入力端子には、パルスを開始させる開始信号／ＳＴＡＲＴが入力される。
【００７４】
さらに、二つの測定チェーンのうち、一方が伝播状態である間、他方がリセット状態となり、この二つの状態が交互に切り替わるように、出力端子と一方の入力端子とが相互にクロス接続された二つのＮＯＲゲートＮＲ３１、ＮＲ３２を有するセットリセットフリップフロップが設けられている。
【００７５】
このセットリセットフリップフロップには、一方の測定チェーンのＮＯＲゲートＮＲ１４の出力端子、バッファＢＦ１１を介してリセットノードＮＤ２１、他方の測定チェーンのＮＯＲゲートＮＲ２４の出力端子、バッファＢＦ１２を介してリセットノードＮＤ２２が接続されている。
【００７６】
このような構成を備えた本実施の形態７における動作について、以下に説明する。
【００７７】
先ず、開始信号／ＳＴＡＲＴがハイレベルにあるときは、回路全体が非動作状態で論理レベルが安定している。この場合は、セットリセットフリップフロップのＮＯＲゲートＮＲ３１、ＮＲ３２の出力レベルは、偶然にいずれか一方がハイレベルで他方がローレベルで安定する。ここでは、ＮＯＲゲートＮＲ３１の出力がローレベル、ＮＯＲゲートＮＲ３２の出力がハイレベルであるとする。これにより、必然的に一方の測定チェーンにおけるリセットノードＮＤ２１がハイレベル、他方の測定チェーンにおけるリセットノードＮＤ２２がローレベルになる。この状態で、図８に示されたように回路全体の論理レベルが安定する。
【００７８】
次に、開始信号／ＳＴＡＲＴがハイレベルからローレベルに立ち下がった直後の論理レベルを図９に示す。二つの測定チェーンのうち、リセットノードがハイレベルであった一方の測定チェーンではリセット状態が維持され、パルス発生部としてのＮＯＲゲートＮＲ１１の出力レベルは、図８に示された状態と変わらずローレベルを維持する。このため、この測定チェーンに含まれるＮＯＲゲートＮＲ１１〜１４、被測定セルＭＣ１１〜ＭＣ１３の出力レベルは図８の状態と同じであり、最終段のＮＯＲゲートＮＲ１４からは引き続きローレベルが出力されてセットリセットフリップフロップに入力される。
【００７９】
他方の測定チェーンにおいて、リセットノードＮＤ２２が図８に示された状態でローレベルであるため伝播状態となり、開始信号／ＳＴＡＲＴがローレベルに変化すると、パルス発生部としてのＮＯＲゲートＮＲ２１の出力がローレベルからハイレベルに変化する。これにより、被測定セルＭＣ２１〜ＭＣ２３からの出力を、それぞれ後段のＮＯＲゲートＮＲ２２〜ＮＲ２４が伝播する状態となり、論理が順次変化していく。そして、最終段のＮＯＲゲートＮＲ２４からの出力がローレベルからハイレベルに変化してセットリセットフリップフロップに入力される。
【００８０】
セットリセットフリップフロップでは、ＮＯＲゲートＮＲ２４から与えられたレベルがハイレベルに変化したことで、セットリセットフリップフロップが保持していた論理レベルを反転させることになる。ＮＯＲゲートＮＲ３１からの出力がローレベルからハイレベルに、ＮＯＲゲートＮＲ３２からの出力がハイレベルからローレベルに変化する。このレベルがそれぞれバッファＢＦ１１、ＢＦ１２を介してリセットノードＮＤ２１、ＮＤ２２に出力される。
【００８１】
図１０に、セットリセットフリップフロップが保持していた論理レベルが反転したことで、二つの測定チェーンのリセット状態、伝播状態が入れ替わるときの論理レベルを示す。
【００８２】
一方の測定チェーンにおいて、セットノードＮＤ２１がハイレベルからローレベルに変化することで、リセット状態が解除されて伝播状態に変化する。
【００８３】
ＮＯＲゲートＮＲ１１の出力がローレベルからハイレベルに変化し、被測定セルＭＣ１１〜Ｍ１３の出力をそれぞれ後段のＮＯＲゲートＮＲ１２〜ＮＲ１４が伝播していく。ＮＯＲゲートＮＲ１４からの出力がローレベルからハイレベルに変化してセットリセットフリップフロップに入力される。
【００８４】
他方の測定チェーンにおいて、リセットノードＮＤ２２がローレベルからハイレベルに変化することで、伝播状態が終了してリセット状態に移行する。
【００８５】
図９において、ＮＯＲゲートＮＲ２１〜ＮＲ２４の出力がローレベルからハイレベル、被測定セルＭＣ１１〜ＭＣ２３の出力がハイレベルからローレベルに変化した直後、図１０に示されたように、全ての論理レベルが入れ替わり、リセット状態に戻る。
【００８６】
このように、本実施の形態７によれば、一方の測定チェーンにおいて伝播状態であるときに他方の測定チェーンがリセット状態となる、一方の測定チェーンにおける伝播が終了すると、セットリセットフリップフロップにより他方の測定チェーンにおけるリセット状態を解除され、伝播が開始する。
【００８７】
これにより、全体の発振周期は伝播時間とリセット解除時間との和となる。従って、リセットに要する時間が全体の発振周期に影響しなくなり、被測定セルにおいて生じる遅延時間を観測する精度を向上させることができる。
【００８８】
（８）実施の形態８
本発明の実施の形態８による制御システムについて、その構成を示した図１１を参照して説明する。
【００８９】
本実施の形態８は、製造プロセスにおけるばらつき等を抑制するため、あるいは低電力動作における適応制御を実現するために、パルスが伝播して生じた立ち上がり遅延時間と立ち下がり遅延時間とをそれぞれ独立してモニタし、その結果を電源電圧制御回路や基板バイアス発生回路のフィードバック制御に用いるものである。即ち、立ち上がり時間、立ち下がり時間をモニタして電源電圧や基板バイアスを制御することにより、基板に形成された回路の遅延時間が所望の値になるようにする。ここで、電源電圧、基板バイアスの両方を制御する場合に限定されず、いずれか一方のみの制御を行ってもよい。
【００９０】
本実施の形態８による制御システムは、電源電圧及び基板バイアスモニタ回路１１、電源電圧モニタ回路１２、基板バイアスモニタ回路１３、発振周波数解析制御回路駆動装置１４、電源電圧制御回路１５、基板バイアス発生回路１６を備えている。ここで、電源電圧及び基板バイアスモニタ回路１１、電源電圧モニタ回路１２、基板バイアスモニタ回路１３は、上記実施の形態１〜８における発振回路と同一の構成を備えている。
【００９１】
電源電圧及び基板バイアスモニタ回路１１は、電源電圧及び基板バイアスの両方の制御を行うシステム、即ち電源電圧制御回路１５及び基板バイアス発生回路１６の両方が動作するシステムにおいて、電源電圧及び基板バイアスを与えられてこれらのモニタを行うものである。
【００９２】
電源電圧モニタ回路１２は、電源電圧のみを制御するシステム、即ち電源電圧制御回路１５のみが動作し、基板バイアス発生回路１６が動作しない、あるいは備えていないシステムにおいて、電源電圧を与えられてそのモニタを行うものである。
【００９３】
基板バイアスモニタ１３は、基板バイアスのみを制御するシステム、即ち基板バイアス発生回路１６のみが動作し、電源電圧制御回路１５が動作しない、あるいは備えていないシステムにおいて、基板バイアスを与えられてそのモニタを行うものである。
【００９４】
発振周波数解析制御回路駆動装置１４は、電源電圧及び基板バイアスモニタ回路１１、電源電圧モニタ回路１２、基板バイアスモニタ回路１３のいずれかのモニタ結果として出力された周波数情報を与えられ、発振周波数を解析して電源電圧制御信号又は基板バイアス制御信号、あるいはその両方を出力する。
【００９５】
電源電圧制御回路１５は、電源電圧制御信号を与えられて電源電圧の制御を行う。基板バイアス発生回路１６は、基板バイアス制御信号を与えられ、基板バイアスを制御する。
【００９６】
電源電圧の制御を行う場合は、電源電圧及び基板バイアスモニタ回路１１、あるいは電源電圧モニタ回路１２がモニタして得られた周波数情報に基づき、発振周波数解析制御回路駆動装置１４が発振周波数を解析する。このとき、発振周波数が高すぎる場合は電源電圧を降下するように、逆に発振周波数が低すぎる場合は電源電圧を上昇するように電源電圧制御信号を出力する。
【００９７】
電源電圧の制御を行う場合には、Ｐチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタについて個別に発振周波数を変えることはできない。Ｐチャネル型ＭＯＳトランジスタはパルス波形の立ち上がり遅延時間に関与し、Ｎチャネル型ＭＯＳトランジスタは立ち下がり遅延時間に関与する。しかし、電源電圧を上昇させるとＰチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタの動作がともに速くなり、立ち上がり時間及び立ち下がり時間がともに減少する。逆に、電源電圧を降下させるとＰチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタの動作がともに遅くなり、立ち上がり時間及び立ち下がり時間がともに増加する。
【００９８】
上述のように、電源電圧のみの制御を行う場合には、立ち上がり時間と立ち下がり時間とを独立して制御することはできない。そこで、立ち上がり時間と立ち下がり時間のいずれか一方が長くなった場合には、その時間が所望の値になるように電源電圧を制御することが望ましい。
【００９９】
一方、基板バイアスの制御を行う場合は、電源電圧及び基板バイアスモニタ回路１１、あるいは基板バイアスモニタ回路１３がモニタして得られた周波数情報に基づいて、発振周波数解析制御回路駆動装置１４が発振周波数を解析する。ここで、基板バイアスの制御を行う場合には、パルス波形の立ち上がり時間、立ち下がり時間を個別に制御することができる。
【０１００】
例えば、パルス波形の立ち上がり時間が短すぎる場合は、Ｐチャネル型ＭＯＳトランジスタの閾値電圧Ｖthpが低すぎて動作が速いことになる。そこで、この閾値電圧Ｖthpが上昇するように、Ｐチャネル型ＭＯＳトランジスタが形成されているＮ型ウエルに印加する基板バイアスを上げるように制御する。
【０１０１】
逆に、パルス波形の立ち上がり時間が長すぎる場合は、Ｐチャネル型ＭＯＳトランジスタの閾値電圧Ｖthpが高すぎて動作速度が遅い状態にある。この場合は、閾値電圧Ｖthpが下降するようにＮ型ウエルに印加する基板バイアスを下げるように制御する。
【０１０２】
同様に、パルス波形の立ち下がり時間が短すぎる場合は、Ｎチャネル型ＭＯＳトランジスタの閾値電圧Ｖthnが低すぎて動作が速いことになる。そこで、閾値電圧Ｖthnが上昇するように、Ｎチャネル型ＭＯＳトランジスタが形成されているＰ型ウエルに印加する基板バイアスを上げるように制御する。
【０１０３】
パルス波形の立ち下がり時間が長すぎる場合は、Ｎチャネル型ＭＯＳトランジスタの閾値電圧Ｖthnが高すぎて動作速度が遅いことになる。閾値電圧Ｖthnが下降するようにＰ型ウエルに印加する基板バイアスを下げるように制御する。
【０１０４】
本実施の形態８によれば、電源電圧、あるいは基板電圧の制御を行うことにより、セルにより生じる立ち上がり時間、立ち下がり時間の変化を検出することで、製造プロセスのばらつきや電源電圧の変動等に対しても所望の立ち上がり時間、立ち下がり時間を実現することができる。
【０１０５】
ところで、上記実施の形態１〜８において、測定して得られた発振周波数に含まれるリセット時間の影響をできるだけ除去して被測定セルの遅延成分を観測するためには、チェーン段数を例えば８段以上というように長く設定することが望ましい。
【０１０６】
また、波形整形セルにより生じる遅延成分の影響を取り除くために、下記のような３つの手法を用いることができる。これらは単独で用いてもよく、あるいは任意に組み合わせて用いてもよい。
【０１０７】
Ａ）ファンアウト数を増加させる手法
ファンアウト数を増加させることで、波形整形セルがもたらす遅延成分を除去する手法について説明する。
【０１０８】
図１２に示されたように、波形整形セルとしてのＮＡＮＤゲートＮＡ３１、被測定セルＭＣ３１、ＮＡＮＤゲートＮＡ４１、被測定セルＭＣ３２、ＮＡＮＤゲートＮＡ５１がチェーン状に接続されている構成を考える。
【０１０９】
ここで、被測定セルＭＣ３１の出力端子に、負荷として一方の入力端子が接続されているＮＡＮＤゲートＮＡ４１の他に、さらにＮＡＮＤゲートＮＡ４２〜ＮＡ４４のそれぞれの一方の入力端子を接続する。尚、ＮＡＮＤゲートＮＡ４１〜ＮＡ４４の他方の入力端子は図示されていないリセットノードに共通接続し、ＮＡＮＤゲートＮＡ４２〜ＮＡ４４の出力端子は浮遊状態とする。
【０１１０】
同様に、被測定セルＭＣ３２の出力端子に、負荷として一方の入力端子が接続されているＮＡＮＤゲートＮＡ５１の他に、ＮＡＮＤゲートＮＡ５２〜ＮＡ５４のそれぞれの一方の入力端子を接続する。ＮＡＮＤゲートＮＡ５１〜ＮＡ５４の他方の入力端子はリセットノードに共通接続し、ＮＡＮＤゲートＮＡ５２〜ＮＡ５４の出力端子は浮遊状態とする。
【０１１１】
このように、被測定セルＮＡ３１、ＮＡ３２の出力端子に負荷を多く接続してファンアウト数を増加させる。これにより、波形整形セルとしてのＮＡＮＤゲートＮＡ４１〜ＮＡ４４、ＮＡ５１〜ＮＡ５４がもたらす遅延時間が、被測定セルＭＣ３１、ＭＣ３２により生じる遅延時間よりも相対的に短くなり、誤差が減少する。
【０１１２】
ここで、被測定セルの少なくともいずれか一つのファンアウト数が、波形整形セルの少なくともいずれか一つのファンアウト数の３倍以上であることが望ましい。
【０１１３】
Ｂ）電源線を分離する手法
上記実施の形態１〜８において、被測定セルと波形整形セルとで電源線を分離する手法を適用した場合の構成について説明する。
【０１１４】
図１３に示されたように、２本の電源線を並走させ、被測定セルと波形整形セルとを異なる電源線に接続する。波形整形セルとしてのＮＡＮＤゲートＮＡ６１、６２は固定電源ＶDD１から固定電源電圧ＶDD１が供給され、被測定セルＭＣ４１、ＭＣ４２は可変電源ＶDD２から可変電源電圧ＶDD２が供給される。
【０１１５】
半導体チップに複数の電源電圧が供給されている場合、一定電圧を供給する固定電源と、電圧が制御される可変電源とが存在する。可変電源では、動作周波数がモニタされた状態にある。通常は、低電力動作を実現するため固定電源よりもやや下げた電圧に制御される。
【０１１６】
そこで、被測定セルＭＣ５１、ＭＣ５２には可変電源電圧ＶDD２を供給し、波形整形セルとしてのＮＡＮＤゲートＮＡ６１、ＮＡ６２には固定電源電圧ＶDD１を供給し、可変電源ＶDD２において動作周波数をモニタすることで、被測定セルＭＣ４１、ＭＣ４２において生じる遅延時間の変動をモニタすることができる。この遅延時間が所望の範囲内となるように、可変電源電圧ＶDD２が制御される。
【０１１７】
Ｃ）レイアウト領域を分ける手法
上記Ｂ）の手法では、２本の電源線を並走させて、被測定セルと波形整形セルとをそれぞれ異なる電源線に接続している。これに対し、この手法では被測定セルと波形整形セルとを異なる電源ドメインに接続している。
【０１１８】
図１４に示されたように、被測定セルＭＣ５１、ＭＣ５２は可変電源ドメインにレイアウトされて可変電源電圧ＶDD２が供給され、波形整形セルとしてのＮＡＮＤゲートＮＡ７１、ＮＡ７２は固定電源ドメインにレイアウトされて固定電源電圧ＶDD１が供給される。固定電源ドメインには、図示されていない固定電源線が配線され、可変電源ドメインには図示されていない可変電源線が配線されている。
【０１１９】
そして、上記Ｂ）の手法と同様に、可変電源ドメインにおいて動作周波数をモニタすることで、被測定セルＭＣ４１、ＭＣ４２において生じる遅延時間の変動をモニタし、これが所望の範囲内となるように可変電源電圧ＶDD２を制御することが可能である。
【０１２０】
Ｄ）基板を分離する手法
本手法では、基板バイアスを用いる場合に、被測定セルと波形整形セルとで基板を分離する。
【０１２１】
図１５に示されたように、被測定セルＭＣ６１、ＭＣ６２は、図示されていない可変基板バイアス発生回路により発生した可変基板バイアスＶsub２が供給される基板バイアス可変領域にレイアウトされ、波形整形セルとしてのＮＡＮＤゲートＮＡ８１、ＮＡ８２は、図示されていない固定基板バイアス発生回路により発生した固定基板バイアスＶsub１が供給される基板バイアス固定領域にレイアウトされる。
【０１２２】
上記Ｂ）、Ｃ）の手法と同様に、基板バイアス可変領域において動作周波数をモニタすることで、被測定セルＭＣ６１、ＭＣ６２において生じる遅延時間の変動をモニタし、この値が所望の範囲内となるように基板バイアスを制御することができる。
【０１２３】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。例えば、被測定セルと波形整形セルとから成る組み合わせ対の数は、２以上の任意の数に設定することができる。
【０１２４】
また、上記実施の形態７は、パルスの立ち上がり時間を測定する構成を備えている。しかしこれに限らず、図１６に示されたように、パルスの立ち上がり時間を測定する構成を構えてもよい。この場合の回路構成は、図７に示された回路におけるＮＯＲ回路ＮＲ１１〜ＮＲ１４、ＮＲ２１〜ＮＲ２４を、ＮＡＮＤ回路ＮＡ１１１〜ＮＡ１１４、ＮＡ１２１〜ＮＡ１２４に置き換えたものに相当する。他の構成要素は図７における要素と同一であり、同一の符号を付して説明を省略する。
【図面の簡単な説明】
【０１２５】
【図１】本発明の実施の形態１による半導体集積回路装置の構成を示す回路図。
【図２】本発明の実施の形態２による半導体集積回路装置の構成を示す回路図。
【図３】本発明の実施の形態３による半導体集積回路装置の構成を示す回路図。
【図４】本発明の実施の形態４による半導体集積回路装置の構成を示す回路図。
【図５】本発明の実施の形態５による半導体集積回路装置の構成を示す回路図。
【図６】本発明の実施の形態６による半導体集積回路装置の構成を示す回路図。
【図７】本発明の実施の形態７による半導体集積回路装置の構成を示す回路図。
【図８】同実施の形態７において非動作状態にあるときの論理レベルを示した回路図。
【図９】同実施の形態７において開始信号を与えられた直後の論理レベルを示した回路図。
【図１０】同実施の形態７において一方の回路部で伝播が終了してリセット状態となり、他方の回路部でリセットが解除されて伝播が開始されるときの論理レベルを示した回路図。
【図１１】本発明の実施の形態８による制御システムの構成を示す回路図。
【図１２】上記実施の形態１〜８において、ファンアウト数を増加させる手法を用いた場合の構成を示す回路図。
【図１３】上記実施の形態１〜８において、被測定セルと波形整形セルとで電源線を分離する手法を用いた場合の構成を示す回路図。
【図１４】上記実施の形態１〜８において、被測定セルと波形整形セルとで電源ドメインを分離する手法を用いた場合の構成を示す回路図。
【図１５】上記実施の形態１〜８において、被測定セルと波形整形セルとで基板バイアスが供給される基板を分離する手法を用いた場合の構成を示す回路図。
【図１６】本発明の実施の形態７の変形例による半導体集積回路装置の構成を示す回路図。
【符号の説明】
【０１２６】
１１  電源電圧及び基板バイアスモニタ回路
１２  電源電圧モニタ回路
１３  基板バイアスモニタ回路
１４  発振周波数解析制御回路駆動装置
１５  電源電圧制御回路
１６  基板バイアス発生回路
ＭＣ１〜ＭＣ４、ＭＣ１１〜ＭＣ１２  被測定セル
ＷＣ１〜ＷＣ４  波形整形セル
ＮＤ１、ＮＤ１１、ＮＤ２１〜ＮＤ２２  リセットノード
ＮＡ１、ＮＡ２  ＮＡＮＤゲート
ＮＲ１、ＮＲ２、ＮＲ１１〜ＮＲ１３、ＮＲ２１〜ＮＲ２３、ＮＲ３１〜ＮＲ３２  ＮＯＲゲート
【図１】
2008102083.tif 000003
【図２】
2008102083.tif 000004
【図３】
2008102083.tif 000005
【図４】
2008102083.tif 000006
【図５】
2008102083.tif 000007
【図６】
2008102083.tif 000008
【図７】
2008102083.tif 000009
【図８】
2008102083.tif 000010
【図９】
2008102083.tif 000011
【図１０】
2008102083.tif 000012
【図１１】
2008102083.tif 000013
【図１２】
2008102083.tif 000014
【図１３】
2008102083.tif 000015
【図１４】
2008102083.tif 000016
【図１５】
2008102083.tif 000017
【図１６】
2008102083.tif 000018