(57)【要約】      （修正有）【課題】容量プラグと蓄積容量下部電極とを接続するメタルパッドにおいて、パッドの形状悪化等による接続抵抗増大を防止でき、また、パッド上のシリンダ容量を形成するためのシリンダ層間絶縁膜の膜厚減少や肩やられが原因となる容量確保困難の問題を克服し得る、パッド電極形成工程を含む半導体装置の製造方法を提供する。【解決手段】メタルパッド用のハードマスク層として、シリコン窒化膜２１とシリコン酸化膜２２の積層構造を用い、メタルパッドエッチング時にハードマスク層のシリコン酸化膜２２は除去され、シリコン窒化２１膜が残るようにエッチングを行う。【選択図】図３
2008227072.tif 000002
【特許請求の範囲】
【請求項１】
拡散層領域から接続されている容量コンタクトと、蓄積容量下部電極とを接続するメタルパッドを有する半導体装置の製造方法であって、
容量コンタクトが形成された基板上に金属膜を成膜する工程、
前記金属膜上にシリコン窒化膜、シリコン酸化膜の順に積層されたハードマスク層を成膜し、該ハードマスク層をパッド形状に成形した後、該成形されたハードマスク層をマスクとして、前記金属膜をエッチング加工し、メタルパッドを形成する工程、
全面にシリコン窒化膜エッチストッパ層を形成する工程、
全面にシリンダ層間絶縁膜を形成し、該シリンダ層間絶縁膜に前記シリコン窒化膜エッチストッパ層に達する蓄積容量コンタクト孔を開口し、さらに開口部の前記シリコン窒化膜エッチストッパ層を除去して前記メタルパッド表面を露出させる工程、
前記蓄積容量コンタクト孔内に蓄積容量下部電極、容量絶縁膜、及び蓄積容量上部電極を形成する工程
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属膜のパッド形状へのエッチング加工工程において、前記ハードマスク層のシリコン酸化膜は除去され、前記シリコン窒化膜が残るようにエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記メタルパッドは、上層から高融点金属膜と高融点金属の窒化膜との積層構造である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記容量コンタクトが金属材料から成り、前記メタルパッドが上層からタングステン／窒化チタンの積層構造である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記容量コンタクトがポリシリコンであり、前記メタルパッドが上層からタングステン／窒化チタンの積層構造である請求項３に記載の半導体装置の製造方法。
【請求項６】
前記容量コンタクトが金属材料から成り、前記メタルパッドが上層からタングステン／窒化タングステンの積層構造である請求項３に記載の半導体装置の製造方法。
【請求項７】
前記容量コンタクトがポリシリコンであり、前記メタルパッドが上層からタングステン／窒化タングステンの積層構造である請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にシリンダ形蓄積容量を有する半導体装置において、容量コンタクトと蓄積容量下部電極を接続するメタルパッドの加工方法に関する。
【背景技術】
【０００２】
近年のＤＲＡＭでは、メモリセルサイズの縮小により容量コンタクトプラグとシリンダ形蓄積容量部の重なりが、レイアウト上の制約を受け、厳しくなっている。容量コンタクトプラグとシリンダ形蓄積容量部の重なりを確保するため、ポリシリコンを用いたパッドを間に挟む構造が実用化されている。しかし、メモリセルサイズがさらに縮小されると、接続抵抗増大による特性異常を引き起こすため、パッド材料を金属材料で構成（以下、メタルパッドと称す）する必要が出てきた。
【０００３】
このメタルパッドは、通常の有機系レジストマスクでは加工が困難であり、ハードマスク構造を用いることが必須となる。また、メタルパッド形成後、その上部に形成されるシリンダ形蓄積容量部を形成するにあたり、容量値を確保するため、シリコン酸化膜等からなるシリンダ層間絶縁膜をエッチング後に有機系レジストを除去し、ウェット処理によりシリンダ径を拡大させる手法が用いられる。従って、底部のストッパとしてのシリコン窒化膜以降をエッチングするとき、シリンダ層間絶縁膜の上部は露出した状態となる。
【０００４】
メタルパッドのハードマスクとしてシリコン窒化膜単層を用いる場合、メタルパッドが小さく形成され、容量コンタクト及び蓄積容量下部電極との接触面積が小さくなることにより、接続抵抗が増大し、パッドの役割を果たさなくなる。図１８〜２４は、シリコン窒化膜をハードマスクとして用いた場合の課題を示す工程断面図である。なお、これらの図において、メモリセルトランジスタ等の下部構造は省略しており、詳細は後述する図１において説明する。
【０００５】
まず、図１８に示すように、第２の層間絶縁膜１１にはビット電極１０とタングステン等の金属材料からなる容量コンタクト１２が形成された状態を示している。容量コンタクト１２上にメタルパッドとなる窒化チタン／チタン膜１３ｂ、タングステン膜１３ａを堆積後、メタルパッド１３形状にエッチングする際のマスクとしてシリコン窒化膜２５を堆積し、マスクを形成する（図１９）。このシリコン窒化膜単層ハードマスクによりタングステン膜１３ａ／（窒化チタン／チタン膜１３ｂ）のエッチングを行う。シリコン窒化膜はシリコン酸化膜に比べ、エッチング耐性が劣るため、エッチング中にマスク残膜確保の困難やマスク細りの問題が生じる。図２０に、マスク細りによりメタルパッドが小さく形成された場合（１３’）の結果を示す。引き続き、シリコン窒化膜１４を堆積し（図２１）、シリンダ層間絶縁膜１５を堆積後、シリンダ形蓄積容量部形成用のホールを形成する（図２２）。このとき、シリンダ層間絶縁膜１５をエッチング後、有機系レジストマスクを除去し、ウェット処理によりシリンダ径を大きくした後、シリンダ層間絶縁膜１５の上面を剥き出しにした状態でホール内に露出するシリコン窒化膜１４をエッチングし、タングステン膜１３ａ上まで開口する。
【０００６】
続いて、蓄積容量下部電極膜を堆積し、エッチバックするなどして蓄積容量下部電極１６を形成する（図２３）。続いて、蓄積容量絶縁膜１７を堆積し、蓄積容量上部電極１８を堆積し、層間絶縁膜１９を堆積することにより、ＤＲＡＭ容量構造を完成する（図２４）。しかし、容量コンタクト１２とメタルパッド１３’の接触面積及びメタルパッド１３’と蓄積容量下部電極１６の接触面積が小さくなり、抵抗大による特性不良を引き起こしていた。
【０００７】
一方、メタルパッド加工時のマスクとしてシリコン酸化膜単層を用いる場合、メタルパッドは所望の大きさに形成できるが、パッド上に残っているシリコン酸化膜をシリンダ開口時のストッパ窒化膜エッチング後にエッチング除去する必要がある。シリコン酸化膜エッチング条件では、シリンダ部層間絶縁膜上部との選択比が小さくなり、シリンダ部層間絶縁膜上部もエッチングされ、層間絶縁膜膜厚減少や肩やられが発生する。これにより、十分な蓄積容量下部電極面積が得られず、容量の確保が困難となる。
【０００８】
シリコン酸化膜単層のハードマスクによるメタルパッド形成上の課題を図２５以降を用いて説明する。
【０００９】
図２５に示すように、第２の層間絶縁膜１１にビット電極１０とタングステン等の金属材料からなる容量コンタクト１２が形成された状態から、容量コンタクト１２上にメタルパッドとなる窒化チタン／チタン膜１３ｂ、タングステン膜１３ａを堆積後、メタルパッド１３形状にエッチングする際のマスクとしてシリコン酸化膜２６を堆積し、マスクを形成する（図２６）。このシリコン酸化膜単層ハードマスクによりタングステン膜１３ａ／（窒化チタン／チタン膜１３ｂ）のエッチングを行う（図２７）。引き続き、シリコン窒化膜１４を堆積し（図２８）、シリンダ層間絶縁膜１５を堆積後、シリンダ形蓄積容量部形成用のホールをシリコン酸化膜２６上まで開口し、形成する（図２９）。このとき、シリンダ層間絶縁膜１５をエッチング後、有機系レジストマスクを除去し、ウェット処理によりシリンダ径を大きくした後、シリンダ層間絶縁膜１５の上面を剥き出しにした状態でシリコン窒化膜１４をエッチングし、シリコン酸化膜２６上まで開口する。続いて、シリコン酸化膜２６をエッチング除去し、タングステン膜１３ａ上まで開口するが、シリコン酸化膜エッチング条件ではシリンダ層間絶縁膜１５の上部との選択比が小さく、シリンダ層間絶縁膜１５の上部がエッチングされ、膜厚減少や肩やられが生じる（図３０）。続いて、蓄積容量下部電極膜を堆積し、エッチバックするなどして蓄積容量下部電極１６を形成する（図３１）。続いて、蓄積容量絶縁膜１７を堆積し、蓄積容量上部電極１８を堆積し、層間絶縁膜１９を堆積することにより、ＤＲＡＭ容量構造を完成する（図３２）。しかし、シリンダ層間絶縁膜１５の膜厚減少により蓄積容量下部電極１６の面積が低下し、容量確保が困難となっていた。また、図２７のメタルパッドエッチング直後にシリコン酸化膜マスク２６を除去すると、シリンダ開口時層間絶縁膜１６の膜厚減少は生じないが、窒化膜マスク単層で生じるメタルパッド肩やられによる形状悪化、パッド径縮小の問題が生じてしまう。
【００１０】
尚、関連する特許として、特許文献１〜３にパッドを形成する工程が開示されているが、いずれもシリコン酸化膜、シリコン窒化膜を順次積層し、二層のエッチングマスクを形成することは開示されておらず、類似技術ではなく、背景技術である。
【特許文献１】特開２００４−２４７５５９号公報
【特許文献２】特開２００２−８３８８１号公報
【特許文献３】特開２００２−８３９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、容量プラグと蓄積容量下部電極とを接続するメタルパッドにおいて、パッドの形状悪化等による接続抵抗増大を防止でき、また、パッド上のシリンダ容量を形成するためのシリンダ層間絶縁膜の膜厚減少や肩やられが原因となる容量確保困難の問題を克服し得る、パッド電極形成工程を含む半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明では、従来技術における接続抵抗増大、容量確保困難の問題を、メタルパッド上ハードマスク構造をシリコン酸化膜／シリコン窒化膜の積層ハードマスクにすることにより解決する。シリコン窒化膜マスクではマスク細りによりメタルパッドも小さく形成されてしまうため、マスクの上層はエッチング耐性に優れたシリコン酸化膜とし、メタルパッドエッチングを行う。また、メタルパッドエッチング後にシリコン酸化膜マスクが残っていると、シリンダ形蓄積容量部形成用のホール開口時のシリコン酸化膜エッチング時に、シリンダ部層間絶縁膜上部の膜厚減少や肩やられが生じてしまう。このため、本発明における積層ハードマスクの下層をシリコン窒化膜とし、上層のシリコン酸化膜がメタルパッドエッチング時に除去され、下層のシリコン窒化膜のみが残るエッチング手法を用いる。
【００１３】
すなわち、本発明は、
拡散層領域から接続されている容量コンタクトと、蓄積容量下部電極とを接続するメタルパッドを有する半導体装置の製造方法であって、
容量コンタクトが形成された基板上に金属膜を成膜する工程、
前記金属膜上にシリコン窒化膜、シリコン酸化膜の順に積層されたハードマスク層を成膜し、該ハードマスク層をパッド形状に成形した後、該成形されたハードマスク層をマスクとして、前記金属膜をエッチング加工し、メタルパッドを形成する工程、
全面にシリコン窒化膜エッチストッパ層を形成する工程、
全面にシリンダ層間絶縁膜を形成し、該シリンダ層間絶縁膜に前記シリコン窒化膜エッチストッパ層に達する蓄積容量コンタクト孔を開口し、さらに開口部の前記シリコン窒化膜エッチストッパ層を除去して前記メタルパッド表面を露出させる工程、
前記蓄積容量コンタクト孔内に蓄積容量下部電極、容量絶縁膜、及び蓄積容量上部電極を形成する工程
を含むことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１４】
第１の効果は、メタルパッドをエッチング中のマスク（積層ハードマスクの上層部）をシリコン酸化膜とすることで、メタルパッドの寸法細り、肩やられを防止でき、容量コンタクトと蓄積容量下部電極間の接続を良好に取れることである。
【００１５】
第２の効果は、シリコン酸化膜マスクの下にシリコン窒化膜マスクを入れることで、メタルパッドエッチングのオーバーエッチング時にシリコン酸化膜マスクを除去するまでオーバーエッチングをかけてもメタルパッドの形状悪化を防止できると同時に、シリコン酸化膜マスクを除去することにより、シリンダ開口時のシリコン酸化膜マスク除去ステップが不要となり、シリンダ層間絶縁膜膜厚の減少や肩やられを生じさせることなく、所望の容量を確保できることである。
【００１６】
第３の効果は、第１及び第２の効果により、容量コンタクト、蓄積容量下部電極間にメタルパッドを必要とする、メモリセルサイズの小さいＤＲＡＭを製造することが可能となることである。
【発明を実施するための最良の形態】
【００１７】
図１にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に本発明を適用した場合の、メモリセル内における全体図例を示す。図１において、シリコン基板１上に素子分離酸化膜２を形成後、ゲート絶縁膜３を介してゲート電極４を形成し、不純物注入によりソース・ドレインとなる拡散層領域５を形成する。続いて、ゲート電極４をシリコン窒化膜６で覆った後、シリコン酸化膜などの層間絶縁膜７を堆積し、セルコンタクト（８の埋め込み前）を開口し、リンなどを含有するポリシリコンを堆積し、エッチバックや化学機械的研磨（ＣＭＰ）によりセルコンタクトプラグ８を形成する。続いて、シリコン酸化膜などの層間絶縁膜７をさらに堆積し、ビットコンタクト（９の埋め込み前）を開口し、タングステン埋め込み後ＣＭＰによりビットコンタクトプラグ９を形成する。続いて、ビット電極１０を形成し、シリコン酸化膜などの層間絶縁膜１１を堆積し、容量コンタクト（１２の埋め込み前）を開口し、タングステンなどの導電膜を堆積し、ＣＭＰにより容量コンタクトプラグ１２を形成する。
【００１８】
基板から蓄積容量電極への接続プラグとしての役割を果たす容量コンタクト１２と、蓄積容量下部電極１６との間にメタルパッド１３を形成し、ＤＲＡＭ容量構造を形成する。このとき、メタルパッド１３の形成に本発明を適用し、所望のＤＲＡＭ容量構造を達成する。
【００１９】
本発明の実施例の構成について図面を参照して詳細に説明する。容量コンタクト以降、メタルパッド形成からが本発明による実施部分であり、本発明の第１の実施例の構成を図２から図８を用いて説明する。
【００２０】
図２は層間絶縁膜１１間に容量コンタクト１２が形成されている図である。この上に、メタルパッド１３となるメタル膜（例えば、高融点金属の窒化膜と高融点金属膜の積層膜、この例では、窒化チタン／チタン膜１３ｂとタングステン膜１３ａ）を堆積し、さらにシリコン酸化膜２２／シリコン窒化膜２１の積層ハードマスクを形成する（図３）。積層ハードマスクをマスクにメタル膜をメタルパッド形状にエッチングするが（図４）、このとき、積層ハードマスクの下層であるシリコン窒化膜２１のみ残るようにエッチング条件又はシリコン酸化膜膜厚を調整する。
【００２１】
例えば、メタル膜としてタングステン／窒化タングステン＝４０／１０ｎｍを用い、タングステン／窒化タングステンのエッチレートが９０ｎｍ／ｍｉｎ、シリコン酸化膜のエッチレートが１００ｎｍ／ｍｉｎのエッチング条件でタングステン／窒化タングステンをエッチングし、続いてタングステン／窒化タングステンのエッチレートが１０ｎｍ／ｍｉｎ、シリコン酸化膜のエッチレートが６０ｎｍ／ｍｉｎのエッチング条件でオーバーエッチングを行い、下地層間絶縁膜（シリコン酸化膜）を２０ｎｍ掘り込む場合、積層ハードマスクの膜厚をシリコン酸化膜／シリコン窒化膜＝７０／２０ｎｍにすると、所望のエッチングが可能となる。これにより、メタルパッドの大きさを確保しつつ、メタルパッド上にシリコン酸化膜を残すことなく、メタルパッドを形成できる。
【００２２】
続いて、シリコン窒化膜１４を堆積し（図５）、シリンダ層間絶縁膜１５を堆積後、シリンダ形蓄積容量部形成用のホールを形成する（図６）。続いて、蓄積容量下部電極膜を堆積し、エッチバックするなどして蓄積容量下部電極１６を形成する（図７）。ここで、下部電極膜としては窒化チタン等が用いられるが、これに限らず、他の金属部材等も利用可能である。続いて、蓄積容量絶縁膜１７を堆積し、蓄積容量上部電極１８を堆積し、第３の層間絶縁膜１９を堆積することにより、ＤＲＡＭ容量構造を完成する（図８）。以上の構成により、容量コンタクト１２とメタルパッド１３、及びメタルパッド１３と蓄積容量下部電極１６の接触を十分確保しつつ、シリンダ形蓄積容量下部電極１６も所望の容量を十分達成できるだけの面積を確保でき、所望のＤＲＡＭ容量構造が得られる。尚、容量コンタクト１２としてはタングステンやＤＯＰＯＳ（Ｄｏｐｅｄ  ＰｏｌｙＳｉｌｉｃｏｎ）を用いることができ、メタルパッド１３としてはタングステン、窒化タングステン、窒化チタン、チタン、及びこれらを積層したものを用いることができる。
【実施例】
【００２３】
以下、実施例を参照して本発明を具体的に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００２４】
〔第１の実施例〕
図１及び図２から図８を参照して、本発明の第１の実施例に係る半導体装置の製造方法を説明する。
【００２５】
第１の実施例として、容量コンタクトプラグがタングステンにより形成されている場合を用いて、以下引き続き製造方法を説明する。
【００２６】
図２にタングステン容量コンタクトプラグ部分の図を示す。容量コンタクトプラグ１２上に、窒化チタン／チタン１３を例えば（以下同様）２５ｎｍ、及びタングステン膜１３ａを４０ｎｍ堆積し、続いてシリコン窒化膜２１を２０ｎｍ、シリコン酸化膜２２を７０ｎｍ堆積し、マスクエッチングを行うことにより、シリコン酸化膜／シリコン窒化膜の積層ハードマスクを形成する（図３）。
【００２７】
これをマスクにタングステン膜１３ａ／（窒化チタン／チタン１３）をエッチングするが、この時、積層ハードマスクの上層であるシリコン酸化膜２２がなくなり、下層であるシリコン窒化膜２１のみが残るようにエッチングを行う（図４）。エッチング条件は、タングステンステップとして、圧力１０ｍＴｏｒｒ、ソースパワー８００Ｗ、バイアスパワー１００Ｗ、ＳＦ６／Ｃｌ２／Ｎ２／Ａｒ＝３０／７０／２０／１００ｓｃｃｍ、窒化チタン／チタン〜オーバーエッチングステップとして、圧力１０ｍＴｏｒｒ、ソースパワー８００Ｗ、バイアスパワー１００Ｗ、Ｃｌ２／ＢＣｌ３／ＣＦ４／Ａｒ＝３０／１５０／２０／４０ｓｃｃｍ、なる条件を用いる。
【００２８】
続いて、シリコン窒化膜１４を堆積し（図５）、シリコン酸化膜等からなるシリンダ層間絶縁膜１５を堆積後、シリンダ形蓄積容量部形成用のホールを形成する（図６）。
【００２９】
このとき、層間絶縁膜のステップをエッチング後、有機系レジストマスクを除去し、ウェット処理によりシリンダ径を大きくした後、層間絶縁膜の上面を剥き出しにした状態でシリコン窒化膜１４をエッチングし、タングステン膜１３ａ上まで開口する。
【００３０】
続いて、蓄積容量下部電極膜を堆積し、エッチバックするなどして蓄積容量下部電極１６を形成する（図７）。続いて、蓄積容量絶縁膜１７を堆積し、蓄積容量上部電極１８を堆積し、第３の層間絶縁膜１９を堆積することにより、ＤＲＡＭ容量構造を完成する（図８）。
【００３１】
〔第２の実施例〕
第１の実施例に対し、容量コンタクト、メタルパッドの膜質が異なる場合の実施例を以下に説明する。
【００３２】
第２の実施例は、容量コンタクトプラグにリンなどを含有するポリシリコンを用いた場合である。容量コンタクト開口までは、第１の実施例と同様であり、図９にポリシリコン容量コンタクトプラグ２３が形成された図を示す。容量コンタクトプラグ上に、窒化チタン／チタン１３ｂを２５ｎｍ、及びタングステン膜１３ａを４０ｎｍ堆積し、続いてシリコン窒化膜２１を２０ｎｍ、シリコン酸化膜２２を７０ｎｍ堆積し、マスクエッチングを行うことにより、シリコン酸化膜／シリコン窒化膜の積層ハードマスクを形成する（図１０）。これをマスクにタングステン膜１３ａ／（窒化チタン／チタン１３ｂ）をエッチングするが、このとき積層ハードマスクの上層であるシリコン酸化膜２２がなくなり、下層であるシリコン窒化膜２１のみが残るようにエッチングを行う（図１１）。エッチング条件は、タングステンステップとして、圧力１０ｍＴｏｒｒ、ソースパワー８００Ｗ、バイアスパワー１００Ｗ、ＳＦ６／Ｃｌ２／Ｎ２／Ａｒ＝３０／７０／２０／１００ｓｃｃｍ、窒化チタン／チタン〜オーバーエッチングステップとして、圧力１０ｍＴｏｒｒ、ソースパワー８００Ｗ、バイアスパワー１００Ｗ、Ｃｌ２／ＢＣｌ３／ＣＦ４／Ａｒ＝３０／１５０／２０／４０ｓｃｃｍ、なる条件を用いる。以下は第１の実施例と同様に製造し、ＤＲＡＭ容量構造を完成する。
【００３３】
〔第３の実施例〕
第３の実施例は、実施例>1において、メタルパッドのバリア膜として、窒化タングステンを用いた場合である。容量コンタクトプラグ形成までは、第１の実施例と同様であり、図１２にタングステン容量コンタクトプラグ１２が形成された図を示す。容量コンタクトプラグ１２上に、窒化タングステン１３ｃを１０ｎｍ、及びタングステン膜１３ａを４０ｎｍ堆積し、続いてシリコン窒化膜２１を２０ｎｍ、シリコン酸化膜２２を７０ｎｍ堆積し、シリコン酸化膜／シリコン窒化膜のマスクエッチングを行うことにより、積層ハードマスクを形成する（図１３）。これをマスクにタングステン膜１３ａ／窒化タングステン１３ｃをエッチングするが、このとき積層ハードマスクの上層であるシリコン酸化膜２２がなくなり、下層であるシリコン窒化膜２１のみが残るようにエッチングを行う（図１４）。エッチング条件は、タングステン／窒化タングステンステップとして、圧力１０ｍＴｏｒｒ、ソースパワー８００Ｗ、バイアスパワー１００Ｗ、ＳＦ６／Ｃｌ２／Ｎ２／Ａｒ＝３０／１７０／４５／１００ｓｃｃｍ、オーバーステップとして、圧力１０ｍＴｏｒｒ、ソースパワー８００Ｗ、バイアスパワー１００Ｗ、Ｃｌ２／ＢＣｌ３／ＣＦ４／Ａｒ＝３０／１５０／２０／４０ｓｃｃｍ、なる条件を用いる。以下は第１の実施例と同様に製造し、ＤＲＡＭ容量構造を完成する。
【００３４】
〔第４の実施例〕
第４の実施例は、容量コンタクトプラグにリンなどを含有するポリシリコンを用い、さらにメタルパッドのバリア膜として、窒化タングステンを用いた場合である。容量コンタクト開口までは、第１の実施例と同様であり、図１５にポリシリコン容量コンタクトプラグ２３が形成された図を示す。容量コンタクトプラグ上に、窒化タングステン１３ｃを１０ｎｍ、及びタングステン膜１３ａを４０ｎｍ堆積し、続いてシリコン窒化膜２１を２０ｎｍ、シリコン酸化膜２２を７０ｎｍ堆積し、シリコン酸化膜／シリコン窒化膜のマスクエッチングを行うことにより、積層ハードマスクを形成する（図１６）。これをマスクにタングステン膜１３ａ／窒化タングステン１３ｃをエッチングするが、このとき積層ハードマスクの上層であるシリコン酸化膜２２がなくなり、下層であるシリコン窒化膜２１のみが残るようにエッチングを行う（図１７）。エッチング条件は、タングステン／窒化タングステンステップとして、圧力１０ｍＴｏｒｒ、ソースパワー８００Ｗ、バイアスパワー１００Ｗ、ＳＦ６／Ｃｌ２／Ｎ２／Ａｒ＝３０／１７０／４５／１００ｓｃｃｍ、オーバーステップとして、圧力１０ｍＴｏｒｒ、ソースパワー８００Ｗ、バイアスパワー１００Ｗ、Ｃｌ２／ＢＣｌ３／ＣＦ４／Ａｒ＝３０／１５０／２０／４０ｓｃｃｍ、なる条件を用いる。以下は第１の実施例と同様に製造し、ＤＲＡＭ容量構造を完成する。
【産業上の利用可能性】
【００３５】
本発明の活用例として、特にメモリセルサイズを縮小したＤＲＡＭが挙げられる。また、ＤＲＡＭに限らず、システムＬＳＩ、ＦＬＡＳＨなどの様々な半導体装置に利用できる。
【図面の簡単な説明】
【００３６】
【図１】本発明を適用した半導体装置の一例の全体構造を示す断面図である。
【図２】本発明の第１の実施例による製造方法を工程毎に示す断面図である。
【図３】本発明の第１の実施例による製造方法を工程毎に示す断面図である。
【図４】本発明の第１の実施例による製造方法を工程毎に示す断面図である。
【図５】本発明の第１の実施例による製造方法を工程毎に示す断面図である。
【図６】本発明の第１の実施例による製造方法を工程毎に示す断面図である。
【図７】本発明の第１の実施例による製造方法を工程毎に示す断面図である。
【図８】本発明の第１の実施例による製造方法を工程毎に示す断面図である。
【図９】本発明の第２の実施例による製造方法を工程毎に示す断面図である。
【図１０】本発明の第２の実施例による製造方法を工程毎に示す断面図である。
【図１１】本発明の第２の実施例による製造方法を工程毎に示す断面図である。
【図１２】本発明の第３の実施例による製造方法を工程毎に示す断面図である。
【図１３】本発明の第３の実施例による製造方法を工程毎に示す断面図である。
【図１４】本発明の第３の実施例による製造方法を工程毎に示す断面図である。
【図１５】本発明の第４の実施例による製造方法を工程毎に示す断面図である。
【図１６】本発明の第４の実施例による製造方法を工程毎に示す断面図である。
【図１７】本発明の第４の実施例による製造方法を工程毎に示す断面図である。
【図１８】第１の従来例による製造方法を工程毎に示す断面図である。
【図１９】第１の従来例による製造方法を工程毎に示す断面図である。
【図２０】第１の従来例による製造方法を工程毎に示す断面図である。
【図２１】第１の従来例による製造方法を工程毎に示す断面図である。
【図２２】第１の従来例による製造方法を工程毎に示す断面図である。
【図２３】第１の従来例による製造方法を工程毎に示す断面図である。
【図２４】第１の従来例による製造方法を工程毎に示す断面図である。
【図２５】第２の従来例による製造方法を工程毎に示す断面図である。
【図２６】第２の従来例による製造方法を工程毎に示す断面図である。
【図２７】第２の従来例による製造方法を工程毎に示す断面図である。
【図２８】第２の従来例による製造方法を工程毎に示す断面図である。
【図２９】第２の従来例による製造方法を工程毎に示す断面図である。
【図３０】第２の従来例による製造方法を工程毎に示す断面図である。
【図３１】第２の従来例による製造方法を工程毎に示す断面図である。
【図３２】第２の従来例による製造方法を工程毎に示す断面図である。
【符号の説明】
【００３７】
１  シリコン基板
２  素子分離酸化膜
３  ゲート絶縁膜
４  ゲート電極
５  拡散層領域
６  シリコン窒化膜
７  第１の層間絶縁膜
８  セルコンタクトプラグ
９  ビットコンタクトプラグ
１０  ビット電極
１１  第２の層間絶縁膜
１２  容量コンタクトプラグ（タングステンなどのメタル）
１３  メタルパッド
１３ａ  タングステン膜
１３ｂ  窒化チタン／チタン膜
１３ｃ  窒化タングステン膜
１４  シリコン窒化膜
１５  シリンダ層間絶縁膜
１６  蓄積容量下部電極
１７  蓄積容量絶縁膜
１８  蓄積容量上部電極
１９  第３の層間絶縁膜
２１  シリコン窒化膜
２２  シリコン酸化膜
２３  容量コンタクトプラグ（ポリシリコン）
２５  シリコン窒化膜
２６  シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図３０】
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【図３１】
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【図３２】
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【図２９】
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