(57)【要約】      （修正有）【課題】ｐ型トランジスタとｎ型トランジスタの両者の動作速度を向上させることのできる半導体装置を提供する。【解決手段】第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１のチャネル領域と、第１の格子定数を有する第１の結晶からなり、前記Ｓｉ基板の前記第１のチャネル領域を挟んだ領域に位置する上層、および前記第１の格子定数と異なる第２の格子定数を有する第２の結晶からなり、前記上層の下に位置する下層を含み、前記第１のチャネル領域に歪みを与える第１の歪み付与層と、を含む第１のトランジスタと、第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２のチャネル領域と、前記第２の結晶からなり、前記Ｓｉ基板の前記第２のチャネル領域を挟んだ領域に位置し、前記第２のチャネル領域に歪みを与える第２の歪み付与層と、を含む前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、を有する。【選択図】図１
2008198715.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉからなるＳｉ基板と、
前記Ｓｉ基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記Ｓｉ基板の前記第１のゲート電極の下方に形成された第１のチャネル領域と、エピタキシャル結晶成長法により形成された第１の格子定数を有する第１の結晶からなり、前記Ｓｉ基板の前記第１のチャネル領域を挟んだ領域に位置する上層、およびエピタキシャル結晶成長法により形成された前記第１の格子定数と異なる第２の格子定数を有する第２の結晶からなり、前記上層の下に位置する下層を含み、前記第１のチャネル領域に歪みを与える第１の歪み付与層と、を含む第１のトランジスタと、
前記Ｓｉ基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記Ｓｉ基板の前記第２のゲート電極の下方に形成された第２のチャネル領域と、前記第２の結晶からなり、前記Ｓｉ基板の前記第２のチャネル領域を挟んだ領域に位置し、前記第２のチャネル領域に歪みを与える第２の歪み付与層と、を含む前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の格子定数は前記第２の格子定数よりも小さく、前記第１のチャネル領域に与えられるチャネル方向の歪みは引張歪みであり、前記第２のチャネル領域に与えられるチャネル方向の歪みは圧縮歪みであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の結晶は、ＳｉまたはＳｉＣ結晶であり、
前記第２の結晶は、ＳｉＧｅ結晶であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の格子定数は前記第２の格子定数よりも大きく、前記第１のチャネル領域に与えられるチャネル方向の歪みは圧縮歪みであり、前記第２のチャネル領域に与えられるチャネル方向の歪みは引張歪みであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の結晶は、ＳｉまたはＳｉＧｅ結晶であり、
前記第２の結晶は、ＳｉＣ結晶であることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャル結晶成長法を用いた歪みシリコン技術を導入した半導体装置に関する。
【背景技術】
【０００２】
近年、チャネル領域のＳｉ結晶に歪みを与えてトランジスタの動作速度を向上させる、歪みシリコン技術を導入した半導体装置が報告されている。
【０００３】
従来の半導体装置として、ｐ型トランジスタのチャネル領域を挟む位置に、Ｓｉ結晶よりも格子定数の大きいＳｉＧｅ結晶をエピタキシャル成長させることにより、チャネル領域に圧縮応力を加えて歪みを生じさせた半導体装置がある（例えば、特許文献１参照）。この特許文献１に記載の半導体装置によれば、チャネル領域を構成するＳｉ結晶に圧縮歪みを生じさせることにより、チャネル領域中の電荷（正孔）の移動度を向上させ、ｐ型トランジスタの動作速度を向上させることができる。
【０００４】
また、従来の他の半導体装置として、ｎ型トランジスタのチャネル領域を挟む位置に、Ｓｉ結晶よりも格子定数の小さいＳｉＣ結晶をエピタキシャル成長させることにより、チャネル領域に引張応力を加えて歪みを生じさせた半導体装置がある（例えば、特許文献２参照）。この特許文献１に記載の半導体装置によれば、チャネル領域を構成するＳｉ結晶に引張歪みを生じさせることにより、チャネル領域中の電荷（電子）の移動度を向上させ、ｎ型トランジスタの動作速度を向上させることができる。
【０００５】
ｐ型トランジスタとｎ型トランジスタを混載した半導体装置を製造する場合、上記の特許文献１、特許文献２等に記載された技術を組み合わせれば、ｐ型トランジスタとｎ型トランジスタの両者の動作速度を向上させることができる。
【０００６】
しかし、この場合、ｐ型トランジスタとｎ型トランジスタでＳｉＧｅ結晶とＳｉＣ結晶を使い分ける必要があるため、製造工程の複雑化や製造コストの増加の原因となるおそれがある。
【特許文献１】特開２００６−１３４２８号
【特許文献２】米国特許第６６２１１３１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、２種以上のチャネル領域に応力を印加する結晶を併用せずに、混載されたｐ型トランジスタとｎ型トランジスタの両者の動作速度を向上させることのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、ＳｉからなるＳｉ基板と、前記Ｓｉ基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記Ｓｉ基板の前記第１のゲート電極の下方に形成された第１のチャネル領域と、エピタキシャル結晶成長法により形成された第１の格子定数を有する第１の結晶からなり、前記Ｓｉ基板の前記第１のチャネル領域を挟んだ領域に位置する上層、およびエピタキシャル結晶成長法により形成された前記第１の格子定数と異なる第２の格子定数を有する第２の結晶からなり、前記上層の下に位置する下層を含み、前記第１のチャネル領域に歪みを与える第１の歪み付与層と、を含む第１のトランジスタと、前記Ｓｉ基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記Ｓｉ基板の前記第２のゲート電極の下方に形成された第２のチャネル領域と、前記第２の結晶からなり、前記Ｓｉ基板の前記第２のチャネル領域を挟んだ領域に位置し、前記第２のチャネル領域に歪みを与える第２の歪み付与層と、を含む前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、を有することを特徴とする半導体装置を提供する。
【発明の効果】
【０００９】
本発明によれば、２種以上のチャネル領域に応力を印加する結晶を併用せずに、混載されたｐ型トランジスタとｎ型トランジスタの両者の動作速度を向上させることのできる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、Ｓｉ基板２上に素子分離領域３により電気的に分離されたｎ型トランジスタ１０およびｐ型トランジスタ２０を有する。
【００１１】
Ｓｉ基板２は、例えば｛１００｝面を主面とするＳｉ基板を用いることができる。なお、｛１００｝面は、（１００）面、および（１００）面と等価な面を表す。
【００１２】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する。
【００１３】
ｎ型トランジスタ１０は、Ｓｉ基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたゲート側壁１３と、Ｓｉ基板２内のゲート電極１２直下のチャネル領域１７を挟む領域に形成されたＳｉ層１５と、Ｓｉ層１５の下に形成されたＳｉＧｅ層１４と、Ｓｉ基板２内に形成されたエクステンション領域１６ｅを含むソース・ドレイン領域１６と、を有して概略構成される。
【００１４】
ｐ型トランジスタ２０は、Ｓｉ基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたゲート側壁２３と、Ｓｉ基板２内のゲート電極２２直下のチャネル領域２７を挟む領域に形成されたＳｉＧｅ層２４と、Ｓｉ基板２内に形成されたエクステンション領域２６ｅを含むソース・ドレイン領域２６と、を有して概略構成される。
【００１５】
ゲート絶縁膜１１、２１は、例えばＳｉＯ２、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１６】
ゲート電極１２、２２は、例えば多結晶Ｓｉからなる。なお、ゲート電極１２、２２の上面に、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなるシリサイド層が形成されてもよい。
【００１７】
ゲート側壁１３、２３は、それぞれ例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造、更には３層以上の構造であってもよい。
【００１８】
ＳｉＧｅ層１４は、Ｓｉ基板２のｎ型トランジスタ１０の領域に形成したトレンチ内にＳｉＧｅ結晶をエピタキシャル成長させることにより形成する。ＳｉＧｅ結晶は、Ｓｉ結晶よりも大きい格子定数を有する。なお、ＳｉＧｅ層１４のＧｅ濃度は、例えば１０〜３０原子％であることが好ましい。これは、１０原子％未満ではＧｅ含有による効果が小さく、３０原子％を超えると結晶欠陥が増加する傾向があるためである。
【００１９】
Ｓｉ層１５は、ＳｉＧｅ層１４上にＳｉ結晶をエピタキシャル成長させることにより形成する。なお、Ｓｉ層１５の代わりにＳｉＣ層（図示しない）を形成してもよい。ＳｉＣ層は、ＳｉＧｅ層１４上にＳｉＣ結晶をエピタキシャル成長させることにより形成する。ＳｉＣ結晶は、Ｓｉ結晶よりも小さい格子定数を有する。なお、ＳｉＣ層のＣ濃度は、例えば１〜３原子％であることが好ましい。これは、１原子％未満ではＣ含有による効果が小さく、３原子％を超えると結晶欠陥が増加する傾向があるためである。
【００２０】
ＳｉＧｅ層２４は、Ｓｉ基板２のｐ型トランジスタ２０の領域に形成したトレンチ内にＳｉＧｅ結晶をエピタキシャル成長させることにより形成する。なお、ＳｉＧｅ層２４のＧｅ濃度は、ＳｉＧｅ層１４と同様に、例えば１０〜３０原子％であることが好ましい。
【００２１】
ソース・ドレイン領域１６およびエクステンション領域１６ａは、Ａｓ、Ｐ等のｎ型不純物イオンをＳｉ基板２のｎ型トランジスタ１０の領域に注入することにより形成される。なお、ソース・ドレイン領域１６の上面に、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉを含む化合物からなるシリサイド層が形成されてもよい。
【００２２】
ソース・ドレイン領域２６およびエクステンション領域２６ａは、Ｂ、ＢＦ２等のｐ型不純物イオンをＳｉ基板２のｐ型トランジスタ２０の領域に注入することにより形成される。なお、ソース・ドレイン領域２６の表面に、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉを含む化合物からなるシリサイド層が形成されてもよい。
【００２３】
図２Ａ、図２Ｂは、ｎ型トランジスタおよびｐ型トランジスタのチャネル領域に印加される応力の方向を示す断面図である。図２Ａ中の引張応力Ｆｓ（矢印）は、ｎ型トランジスタ１０のチャネル領域１７に印加されるＳｉ基板２の表面に水平な方向の応力を概略的に示したものである。また、図２Ｂ中の圧縮応力Ｆｃ（矢印）は、ｐ型トランジスタ２０のチャネル領域２７に印加されるＳｉ基板２の表面に水平な方向の応力を概略的に示したものである。
【００２４】
例えば、Ｓｉ基板２の主面が｛１００｝面であり、ｎ型トランジスタ１０およびｐ型トランジスタ２０のチャネル方向がＳｉ基板２の＜１１０＞または＜１００＞軸方向に平行である場合、図２Ａ、図２Ｂに示すように、ｎ型トランジスタ１０のチャネル領域１７にはチャネル方向に平行な方向の引張応力Ｆｓ、ｐ型トランジスタ２０のチャネル領域２７にはチャネル方向に平行な方向の圧縮応力Ｆｃがそれぞれ印加されることにより、電荷（ｎ型トランジスタ１０においては電子、ｐ型トランジスタ２０においては正孔）移動度が向上する。なお、＜１１０＞軸方向は、［１１０］軸方向、および［１１０］軸方向と等価な軸方向を表し、＜１００＞軸方向は、［１００］軸方向、および［１００］軸方向と等価な軸方向を表す。
【００２５】
引張応力Ｆｓおよび圧縮応力Ｆｃの発生は、ＳｉＧｅ層１４、２４のＳｉＧｅ結晶の格子定数と、Ｓｉ層１５およびＳｉ基板２のＳｉ結晶の格子定数が異なることに起因する。ＳｉＧｅ結晶の方がＳｉ結晶よりも格子定数が大きいために、ＳｉＧｅ結晶に隣接するＳｉ結晶はＳｉＧｅ結晶とＳｉ結晶の界面に沿った方向に引張応力を受けて引張歪みを生じ、それに伴い、ＳｉＧｅ結晶とＳｉ結晶の界面に垂直な方向には圧縮歪みを生じる。チャネル領域１７は主にＳｉ層１５を介してＳｉＧｅ層１４から応力を受け、チャネル方向の引張歪みを生じる。一方、チャネル領域２７はＳｉＧｅ層２４から直接的に応力を受けてチャネル方向の圧縮歪みを生じる。
【００２６】
なお、Ｓｉ層１５の代わりにＳｉＣ結晶からなるＳｉＣ層を用いた場合、ＳｉＣ結晶の方がＳｉ結晶よりも格子定数が小さく、ＳｉＧｅ結晶との格子定数の差がより大きくなるため、歪みがさらに大きくなる。
【００２７】
（半導体装置の製造）
図３Ａ（ａ）〜（ｄ）、図３Ｂ（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２８】
まず、図３Ａ（ａ）に示すように、Ｓｉ基板２上に素子分離領域３を形成してｎ型トランジスタ１０を形成するｎ型トランジスタ領域１００とｐ型トランジスタ２０を形成するｐ型トランジスタ領域２００を分離した後、ｎ型トランジスタ領域１００にゲート絶縁膜１１、ゲート電極１２、およびダミー側壁１８を形成し、ｐ型トランジスタ領域２００にゲート絶縁膜２１、ゲート電極２２、およびダミー側壁２８を形成する。
【００２９】
次に、図３Ａ（ｂ）に示すように、ゲート電極１２、２２およびダミー側壁１８、２８をマスクとして用いてＳｉ基板２にエッチングを施し、ｎ型トランジスタ領域１００にトレンチ１９、ｐ型トランジスタ領域２００にトレンチ２９を形成する。
【００３０】
次に、図３Ａ（ｃ）に示すように、トレンチ１９、２９の内面に露出したＳｉ基板２の表面を下地としてＳｉＧｅ結晶をエピタキシャル成長させ、ｎ型トランジスタ領域１００にＳｉＧｅ層１４、ｐ型トランジスタ領域２００にＳｉＧｅ層２４を形成する。ＳｉＧｅ結晶のエピタキシャル成長は化学蒸着チャンバー内で行い、例えば、モノシラン（ＳｉＨ４）、水素化ゲルマニウム（ＧｅＨ４）、水素ガス（Ｈ２）等の雰囲気中で７００〜７５０℃の温度条件で行う。
【００３１】
次に、図３Ａ（ｄ）に示すように、フォトリソグラフィ法等によりｐ型トランジスタ領域２００にマスク４を形成し、ｎ型トランジスタ領域１００のＳｉＧｅ層１４のみを選択的に所定の深さまでエッチバックする。
【００３２】
次に、図３Ｂ（ｅ）に示すように、ｎ型トランジスタ領域１００のＳｉＧｅ層１４の上に選択的にＳｉ結晶をエピタキシャル成長させてＳｉ層１５を形成し、トレンチ１９を埋める。Ｓｉ結晶のエピタキシャル成長は化学蒸着チャンバー内で行い、例えば、モノシラン（ＳｉＨ４）、水素ガス（Ｈ２）等の雰囲気中で７００〜７５０℃の温度条件で行う。
【００３３】
なお、Ｓｉ結晶の代わりにＳｉＣ結晶をＳｉＧｅ層１４の上にエピタキシャル成長させ、ＳｉＣ層を形成してもよい。ＳｉＣ結晶のエピタキシャル成長は化学蒸着チャンバー内で行い、例えば、モノシラン（ＳｉＨ４）、プロパン(Ｃ３Ｈ８)、水素ガス（Ｈ２）等の雰囲気中で７００〜７５０℃の温度条件で行う。
【００３４】
次に、図３Ｂ（ｆ）に示すように、マスク４およびダミー側壁１８、２８をエッチングにより除去した後、ゲート電極１２、２２をマスクとして用いて、イオン注入法により不純物イオンをＳｉ基板２に注入し、ｎ型トランジスタ領域１００にソース・ドレイン領域１６のエクステンション領域１６ｅ、ｐ型トランジスタ領域２００にソース・ドレイン領域２６のエクステンション領域２６ｅを形成する。ここで、ｎ型トランジスタ領域１００に注入する不純物イオンにはＡｓ、Ｐ等のｎ型不純物イオン、ｐ型トランジスタ領域２００に注入する不純物イオンにはＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンが用いられる。
【００３５】
次に、図３Ｂ（ｇ）に示すように、ゲート電極１２、２２の側面にゲート側壁１３、２３をそれぞれ形成する。
【００３６】
次に、図３Ｂ（ｈ）に示すように、ゲート電極１２、２２およびゲート側壁１３、２３をマスクとして用いて、イオン注入法により不純物イオンをＳｉ基板２にエクステンション領域１６ｅ、２６ｅより深くまで注入し、ｎ型トランジスタ領域１００にソース・ドレイン領域１６、ｐ型トランジスタ領域２００にソース・ドレイン領域２６を形成する。ここで、ｎ型トランジスタ領域１００にはエクステンション領域１６ｅと同じ、または同じ導電型の不純物イオンが注入され、ｐ型トランジスタ領域２００にはエクステンション領域２６ｅと同じ、または同じ導電型の不純物イオンが注入される。
【００３７】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ＳｉＧｅ結晶からなるＳｉＧｅ層１７によりｎ型トランジスタ１０のチャネル領域１７に引張応力Ｆｓを印加することができるため、ＳｉＣ等の他の結晶を用いずにＳｉＧｅ結晶のみを用いて、ｐ型トランジスタ２０のみならず、ｎ型トランジスタ１０の動作速度を向上させることができる。
【００３８】
また、Ｓｉ層１５の代わりにＳｉＣ層を形成することにより、ＳｉＧｅ結晶とＳｉＣ結晶の２種の結晶を用いる必要があるものの、ｎ型トランジスタ１０の動作速度をより向上させることができる。例えば、ＳｉＧｅ結晶中のＧｅ濃度には限界があるため、隣接するＳｉ結晶に与える歪みの大きさにも限界がある。そこで、Ｓｉ結晶の代わりにＳｉＣ結晶を用いれば、ＳｉＧｅ結晶との格子定数の差を大きくとることができるので、さらに歪みの大きさを増すことができる。
【００３９】
なお、ＳｉＧｅ層１４の厚さは、ＳｉＧｅ層１４の厚さとＳｉ層１５（またはＳｉＣ層）の厚さの合計の９〜５０％であることが好ましい。これは、９％未満の場合はチャネル領域１７に十分な引張応力Ｆｓを印加することが難しく、５０％を超える場合はＳｉ層１５（またはＳｉＣ層）の影響が薄れてＳｉＧｅ層１４がチャネル領域１７に直接印加する応力が支配的になるために引張応力Ｆｓが弱まり、場合によっては反対に圧縮応力が印加されるおそれがあるためである。
【００４０】
〔第２の実施の形態〕
本発明の第２の実施の形態に係る半導体装置１は、ｎ型トランジスタ１０のＳｉＧｅ層１４およびＳｉ層１５の代わりにＳｉＣ層、ｐ型トランジスタ２０のＳｉＧｅ層２４の代わりにＳｉＣ層およびＳｉ層を用いる点で第１の実施の形態と異なる。なお、その他の部分の構成等、第１の実施の形態と同様の点については説明を省略する。
【００４１】
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置の断面図である。半導体装置１は、Ｓｉ基板２上に素子分離領域３により電気的に分離されたｎ型トランジスタ１０およびｐ型トランジスタ２０を有する。
【００４２】
ｎ型トランジスタ１０は、Ｓｉ基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたゲート側壁１３と、Ｓｉ基板２内のゲート電極１２直下のチャネル領域１７を挟む領域に形成されたＳｉＣ層１８と、Ｓｉ基板２内に形成されたエクステンション領域１６ｅを含むソース・ドレイン領域１６と、を有して概略構成される。
【００４３】
ｐ型トランジスタ２０は、Ｓｉ基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたゲート側壁２３と、Ｓｉ基板２内のゲート電極２２直下のチャネル領域２７を挟む領域に形成されたＳｉ層２５と、Ｓｉ層２５の下に形成されたＳｉＣ層２８と、Ｓｉ基板２内に形成されたエクステンション領域２６ｅを含むソース・ドレイン領域２６と、を有して概略構成される。
【００４４】
ＳｉＣ層１８は、Ｓｉ基板２のｎ型トランジスタ１０の領域に形成したトレンチ内にＳｉＣ結晶をエピタキシャル成長させることにより形成する。ＳｉＣ結晶は、Ｓｉ結晶よりも小さい格子定数を有する。なお、ＳｉＣ層１８のＣ濃度は、例えば１〜３原子％であることが好ましい。これは、１原子％未満ではＣ含有による効果が小さく、３原子％を超えると結晶欠陥が増加する傾向があるためである。
【００４５】
ＳｉＣ層２８は、Ｓｉ基板２のｐ型トランジスタ２０の領域に形成したトレンチ内にＳｉＣ結晶をエピタキシャル成長させることにより形成する。なお、ＳｉＣ層２８のＣ濃度は、ＳｉＣ層１８と同様に、例えば１〜３原子％であることが好ましい。
【００４６】
Ｓｉ層２５は、ＳｉＣ層２８上にＳｉ結晶をエピタキシャル成長させることにより形成する。なお、Ｓｉ層２５の代わりにＳｉＧｅ層（図示しない）を形成してもよい。ＳｉＧｅ層は、ＳｉＣ層２８上にＳｉＧｅ結晶をエピタキシャル成長させることにより形成する。なお、ＳｉＧｅ層のＧｅ濃度は、例えば１０〜３０原子％であることが好ましい。これは、１０原子％未満ではＧｅ含有による効果が小さく、３０原子％を超えると結晶欠陥が増加する傾向があるためである。
【００４７】
図５Ａ、図５Ｂは、ｎ型トランジスタおよびｐ型トランジスタのチャネル領域に印加される応力の方向を示す断面図である。図５Ａ中の引張応力Ｆｓ（矢印）は、ｎ型トランジスタ１０のチャネル領域１７に印加されるＳｉ基板２の表面に水平な方向の応力を概略的に示したものである。また、図５Ｂ中の圧縮応力Ｆｃ（矢印）は、ｐ型トランジスタ２０のチャネル領域２７に印加されるＳｉ基板２の表面に水平な方向の応力を概略的に示したものである。
【００４８】
例えば、Ｓｉ基板２の主面が｛１００｝面であり、ｎ型トランジスタ１０およびｐ型トランジスタ２０のチャネル方向がＳｉ基板２の＜１１０＞または＜１００＞軸方向に平行である場合、図５Ａ、図５Ｂに示すように、ｎ型トランジスタ１０のチャネル領域１７にはチャネル方向に平行な方向の引張応力Ｆｓ、ｐ型トランジスタ２０のチャネル領域２７にはチャネル方向に平行な方向の圧縮応力Ｆｃがそれぞれ印加されることにより、電荷移動度が向上する。
【００４９】
引張応力Ｆｓおよび圧縮応力Ｆｃの発生は、ＳｉＣ層１８、２８のＳｉＣ結晶の格子定数と、Ｓｉ層２５およびＳｉ基板２のＳｉ結晶の格子定数が異なることに起因する。ＳｉＣ結晶の方がＳｉ結晶よりも格子定数が小さいために、ＳｉＣ結晶に隣接するＳｉ結晶はＳｉＣ結晶とＳｉ結晶の界面に沿った方向に圧縮応力を受けて圧縮歪みを生じ、それに伴い、ＳｉＣ結晶とＳｉ結晶の界面に垂直な方向には引張歪みを生じる。チャネル領域１７はＳｉＣ層１８から直接的に応力を受けてチャネル方向の引張歪みを生じる。一方、チャネル領域２７は主にＳｉ層２５を介してＳｉＣ層２８から応力を受け、チャネル方向の圧縮歪みを生じる。
【００５０】
なお、Ｓｉ層２５の代わりにＳｉＧｅ結晶からなるＳｉＧｅ層を用いた場合、ＳｉＧｅ結晶の方がＳｉ結晶よりも格子定数が大きく、ＳｉＣ結晶との格子定数の差がより大きくなるため、歪みがさらに大きくなる。
【００５１】
なお、第２の実施の形態に係る半導体装置１の製造方法は、ｎ型トランジスタ１０のＳｉＧｅ層１４およびＳｉ層１５の代わりにＳｉＣ層１８、ｐ型トランジスタ２０のＳｉＧｅ層２４の代わりにＳｉＣ層２８およびＳｉ層２５を形成する点以外は第１の実施の形態に係る半導体装置１の製造方法と同様であるので、説明を省略する。
【００５２】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ＳｉＣ結晶からなるＳｉＣ層２８によりｐ型トランジスタ２０のチャネル領域２７に圧縮応力Ｆｃを印加することができるため、ＳｉＧｅ等の他の結晶を用いずにＳｉＣ結晶のみを用いて、ｎ型トランジスタ１０のみならず、ｐ型トランジスタ２０の動作速度を向上させることができる。
【００５３】
また、Ｓｉ層２５の代わりにＳｉＧｅ層を形成することにより、ＳｉＧｅ結晶とＳｉＣ結晶の２種の結晶を用いる必要があるものの、ｐ型トランジスタ２０の動作速度をより向上させることができる。例えば、ＳｉＣ結晶中のＣ濃度には限界があるため、隣接するＳｉ結晶に与える歪みの大きさにも限界がある。そこで、Ｓｉ結晶の代わりにＳｉＧｅ結晶を用いれば、ＳｉＣ結晶との格子定数の差を大きくとることができるので、さらに歪みの大きさを増すことができる。
【００５４】
なお、ＳｉＣ層２８の厚さは、ＳｉＣ層２８の厚さとＳｉ層２５（またはＳｉＧｅ層）の厚さの合計の９〜５０％であることが好ましい。これは、９％未満の場合はチャネル領域２７に十分な圧縮応力Ｆｃを印加することが難しく、５０％を超える場合はＳｉ層２５（またはＳｉＧｅ層）の影響が薄れてＳｉＣ層２８がチャネル領域２７に直接印加する応力が支配的になるために圧縮応力Ｆｃが弱まり、場合によっては反対に引張応力が印加されるおそれがあるためである。
【００５５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ＳｉＧｅ層１４、２４、またはＳｉＣ層２８上に形成されるＳｉＧｅ層の代わりに、Ｓｉ結晶よりも格子定数の大きい結晶からなる他の層を用いてもよい。また、ＳｉＣ層１８、２８、またはＳｉＧｅ層１４上に形成されるＳｉＣ層の代わりに、Ｓｉ結晶よりも格子定数の小さい結晶からなる他の層を用いてもよい。
【００５６】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【００５７】
以下に、本発明の実施例について具体的に説明するが、本発明はそれらによって限定されるものではない。
【実施例】
【００５８】
本実施例において、本発明の第１の実施の形態に係る半導体装置１のｎ型トランジスタ１０のチャネル領域１７に加わる応力の大きさをシミュレーションにより求めた。
【００５９】
図６は、シミュレーションに用いたｎ型トランジスタの構成図である。図中の縦軸はＳｉ基板２の表面を原点とする深さを示し、横軸はゲート長の中心を原点とするチャネル長方向の距離を示す。ここで、ゲート長を３４ｎｍ、ＳｉＧｅ層１４の底面とＳｉ基板２の界面の深さを８０ｎｍ、ＳｉＧｅ層１４およびＳｉ層１５の側面とＳｉ基板２の界面のチャネル方向距離を６２ｎｍ、ＳｉＧｅ層１４のＧｅ濃度を２０ａｔｍ％、測定点Ｃをチャネル方向距離０ｎｍ、深さ２ｎｍの点と設定した。この様な構成において、ＳｉＧｅ層１４とＳｉ層１５の界面の深さを変えながら、測定点Ｃに印加される応力を計算した。
【００６０】
図７は、ＳｉＧｅ層とＳｉ層の界面の深さと測定点に印加される応力の関係についての計算結果を示すグラフである。図中の縦軸は測定点Ｃに印加される応力を示す。ここで、正の値を有する応力が引張応力、負の値を有する応力が圧縮応力である。また、図中の横軸はＳｉ基板２の表面を原点としたＳｉＧｅ層１４とＳｉ層１５の界面の深さを示す。
【００６１】
図７に示されるように、ＳｉＧｅ層１４とＳｉ層１５の界面の深さを浅くすると、３０ｎｍ弱（約２７．５ｎｍ）の深さを境界として、測定点Ｃに係る応力が引張応力から圧縮応力に切り替わる。これは、ＳｉＧｅ層１４とＳｉ層１５の界面の深さが３０ｎｍ弱よりも深い場合には、Ｓｉ層１５の影響が大きく現れるが、３０ｎｍ弱よりも浅い場合には、その影響が薄れてＳｉＧｅ層１４が測定点Ｃに直接印加する応力が支配的になるためであると考えられる。なお、ＳｉＧｅ層１４とＳｉ層１５の界面の深さが約２７．５ｎｍのとき、ＳｉＧｅ層１４の厚さは、ＳｉＧｅ層１４の厚さとＳｉ層１５の厚さの合計の約６５％である。
【００６２】
また、図７に示されるように、ＳｉＧｅ層１４とＳｉ層１５の界面の深さが約４０〜７３ｎｍ、即ちＳｉＧｅ層１４の厚さが、ＳｉＧｅ層１４の厚さとＳｉ層１５の厚さの合計の９〜５０％の場合に引張応力が特に効果的に働く。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】本発明の第１の実施の形態に係るｎ型トランジスタのチャネル領域に印加される応力の方向を示す断面図である。
【図２Ｂ】本発明の第１の実施の形態に係るｐ型トランジスタのチャネル領域に印加される応力の方向を示す断面図である。
【図３Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｂ】（ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図５Ａ】本発明の第２の実施の形態に係るｎ型トランジスタのチャネル領域に印加される応力の方向を示す断面図である。
【図５Ｂ】本発明の第２の実施の形態に係るｐ型トランジスタのチャネル領域に印加される応力の方向を示す断面図である。
【図６】本発明の実施例に係るシミュレーションに用いたｎ型トランジスタの構成図である。
【図７】本発明の実施例に係るＳｉＧｅ層とＳｉ層の界面の深さと測定点に印加される応力の関係についての計算結果を示すグラフである。
【符号の説明】
【００６４】
１    半導体装置
２    Ｓｉ基板
１０    ｎ型トランジスタ
２０    ｐ型トランジスタ
１１、２１    ゲート絶縁膜
１２、２２    ゲート電極
１４、２４    ＳｉＧｅ層
１５、２５    Ｓｉ層
１７、２７    チャネル領域
１８、２８    ＳｉＣ層
【図１】
2008198715.tif 000003
【図２Ａ】
2008198715.tif 000004
【図２Ｂ】
2008198715.tif 000005
【図３Ａ】
2008198715.tif 000006
【図３Ｂ】
2008198715.tif 000007
【図４】
2008198715.tif 000008
【図５Ａ】
2008198715.tif 000009
【図５Ｂ】
2008198715.tif 000010
【図６】
2008198715.tif 000011
【図７】
2008198715.tif 000012