(57)【要約】【課題】チップセットからコネクタへのＰＣＩ−ＥＸＰＲＥＳＳ接続配線では、×８コネクタであっても、×４用コネクタと共用するため、×４の接続配線しかされていないものがあり、ＰＣＩ−ＥＸＰＲＥＳＳの性能を十分に発揮できていない。【解決手段】本発明においては、チップセットと×８コネクタの間に、２股バススイッチを基板上に配置し、２股バススイッチを中心に３つの×４の配線接続を行う。１つ目の×８コネクタにカードの接続有無によって基板上に設置された２股バス・スイッチを動的に切り替えることによって×４の２スロット構成または×８の１スロットの接続構成を実現する。【選択図】図２
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【特許請求の範囲】
【請求項１】
高速シリアルインタフェース接続の拡張カードを搭載するコネクタを複数有するパーソ
ナルコンピュータまたはサーバにおいて、当該高速シリアルインタフェースを制御するＬ
ＳＩと当該高速シリアルインタフェース対応のコネクタ間を接続する高速シリアルインタ
フェースの配線上に、２股バススイッチを有し、当該２股バススイッチから上記複数のコ
ネクタにいずれかに選択的に高速シリアルインタフェースを接続可能な配線を含むことを
特徴とする配線方式。
【請求項２】
請求項１の配線方式であって、上記２股バススイッチから、上記複数のコネクタへの配
線が全て等長配線であることを特徴とする配線方式。
【請求項３】
請求項１の配線方式であって、高速シリアルインタフェースとして複数レーン接続を構
成できるインタフェースが使用されており、上記２股バススイッチから複数のコネクタへ
の配線が、コネクタ毎に複数レーン接続上の異なるレーン位置に接続されることを特徴と
する配線方式。
【請求項４】
高速シリアルインタフェース接続の拡張カードを搭載するコネクタを複数有するパーソ
ナルコンピュータまたはサーバであって、高速シリアルインタフェースとして複数レーン
接続を構成できるインタフェースが使用されており、当該高速シリアルインタフェースを
制御するＬＳＩと当該高速シリアルインタフェース対応のコネクタ間を接続する高速シリ
アルインタフェースの配線上に２股バススイッチを有し、上記２股バススイッチから複数
のコネクタへの配線が、コネクタ毎に複数レーン接続上の異なるレーン位置に接続される
配線を含むことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パーソナルコンピュータ及びサーバ分野におけるシリアルデータ転送インタ
フェースに対応する配線方式に関する。
【背景技術】
【０００２】
一般にパーソナルコンピュータ及びサーバとの入出力装置（ハードディスクなど）のデ
バイス間のインタフェースにＰＣＩバスなどが使用されているが転送レートが低く、最近
ではＰＣＩバスに代わる高速シリアルインタフェースが使用されている。特にＰＣＩバス
方式の後継規格にあたるＰＣＩ−Ｅｘｐｒｅｓｓを用いた高速シリアルインタフェースが
実用化されている。
【０００３】
【特許文献１】特開２００５−３２１９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＰＣＩ−Ｅｘｐｒｅｓｓ用の接続コネクタには、主なものだけで３種類あり×４用コネ
クタ及び×８コネクタ、×１６用コネクタとある。チップセットからコネクタには接続配
線があるが×８コネクタにおいては、×４用コネクタと共用できるため見かけ上×８コネ
クタがあっても×４の接続配線しかされていないのもある。また、×１６コネクタも下位
互換性を継承している。例えば×８用コネクタが２つ用意されたとしても配線が×４の場
合に×８用のＰＣＩ−Ｅｘｐｒｅｓｓカードを接続しても×４の性能しか引き出すことは
できない。
【０００５】
本発明の目的は、２つの×８コネクタがあった場合に片方に×８対応のＰＣＩ−Ｅｘｐ
ｒｅｓｓカードを接続してもハードウェアが自動的に認識し、最適な接続配線に切り替え
ることである。
【課題を解決するための手段】
【０００６】
チップセットとコネクタ間に設置されるバス・スイッチとして、接続を動的に変更可能
な２股バス・スイッチを使用することによりハードウェアの電源投入後にＢＩＯＳがスロ
ットの低い番号よりコネクタに接続されているＰＣＩ−Ｅｘｐｒｅｓｓカードを自動認識
し２股バス・スイッチを切り替える。
【発明の効果】
【０００７】
本発明により、コネクタに接続されたＰＣＩ−Ｅｘｐｒｅｓｓカードの性能を最大限発
揮することができる。
【発明を実施するための最良の形態】
【０００８】
本発明を実施するための最良の形態について説明する。
[チップセットの概要]
パーソナルコンピュータまたはサーバ内部にあるマザーボード（基盤）に配置されてい
る。チップセットは、ＣＰＵ（中央演算処理装置）やメモリ（半導体素子を利用した記憶
装置）、拡張カードなどの間のデータ受け渡しを管理する一連の回路郡を指す。ＰＣＩバ
スを制御するチップセットをＰＣＩチップセットと呼ばれている。ＰＣＩチップセットは
、周辺装置との間を結ぶバス（データ伝送路）により配線されている。
[ＰＣＩ−Ｅｘｐｒｅｓｓ規格の概要]
まず、本実施の形態は高速シリアルバスの一つであるＰＣＩ−Ｅｘｐｒｅｓｓ(登録商
標)に準拠するものであり、本実施の形態の前提としては当該ＰＣＩ−Ｅｘｐｒｅｓｓ規
格の概要について説明する。高速シリアルバスとは、１本の伝送路を用いてシリアル（直
列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるイ
ンタフェースを意味する。ＰＣＩ−Ｅｘｐｒｅｓｓは、ＰＣＩの後継規格としてコンピュ
ータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差
動信号伝送、歩印ツーポイントで送受信独立の通信チャネル、パケット化されたスプリッ
トトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
[ＰＣＩ−Ｅｘｐｒｅｓｓの構成要素]
ポート（Ｐｏｒｔ）／レーン（Ｌａｎｅ）／リンク（Ｌｉｎｋ）
図４に物理層の構造を示す。ポートは、物理的に同一半導体内にあり、リンクを形成す
るトランスミッタ／レシーバの集合で、論理的にはコンポーネント間を１対１で接続（ポ
イント・ツー・ポイント）するインタフェースを意味する、転送レートは、片方向２．５
Ｇｂｐｓとされている（将来的には、５Ｇｂｐｓや１０Ｇｂｐｓが想定されている）。レ
ーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側
のペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーン（通信チャンネ
ル）の集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「×
Ｎリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，
３２が定義されている。図示例は、×４リンク例である。
【０００９】
本発明の実施例として図面を参照して説明する。
【００１０】
従来の方式（図１）おいては、チップセット（１１１）からデバイス間の通信速度の帯
域幅を拡張するために×１（１１９）を４つに束ねた×４配線（１１２）を用いている。
図中に示す×４配線は、×４を１つに纏め省略図にする。チップセット（１１１）から×
４（１１２，１１５）を２つに束ねて×８（１１３）として使用できるように設計されて
いる。×８（１１３）用のＰＣＩ−Ｅｘｐｒｅｓｓカードを使用する場合は、×８コネク
タ（マザーボードに配置された入出力用デバイス接続できるカードの差し込み口を示す）
が２分割されているので各々に配線する必要がある。配線するためには、×８レーン（１
１３）を２分割（１１２，１１５）し、１つ目の×４配線（１１２）をバス・スイッチ（
１１６）を経由して×８用コネクタ（１１８，１１４）に配線する。２つ目は、×４配線
（１１５）を×８コネクタ（１１８，１１７）に配線することにより通信速度の帯域幅拡
張に対応したＰＣＩ−Ｅｘｐｒｅｓｓカードが使用できる様になる。×８コネクタ（１１
８）に×８（１１３）の配線がされている場合は、×１／×２／×４／×８のボードを実
装することができる。また、チップセットと×８コネクタ（１１８）間に配置されている
バス・スイッチ（１１６）は、Ｈｏｔ−Ｐｌｕｇをサポートするために配線中間上に接続
されている。また、×４／×８の配線する場合の条件として等長配線するように標準化さ
れている。
【００１１】
本発明においては、チップセット（１１１）から×８コネクタ（１１８）間に２股バス
・スイッチ（２２２）を基板（１２０）上に配置し、２股バス・スイッチ（２２２）を中
心に３つの×４（１１２，２２４，２２５）の配線接続を行う。１つ目は、チップセット
（１１１）から２股バス・スイッチ（２２２）に配線を接続する。２つ目は、２股バス・
スイッチ（２２２）から×４（１１２）をスロット番号：０のコネクタ上部（１１４）に
配線を接続する。３つ目は、２股バス・スイッチ（２２２）から×４（２２５）をスロッ
ト番号１コネクタ下部（２２６）に配線を接続する。この場合において（１１２，２２４
）と（２２５，２２６）と（２２７，２２９）は従来の方式と同様に等長で配線を行わな
ければならない。等長配線を施さない場合は、十分に性能を発揮することができない。
【００１２】
本発明のハードウェア制御としては、図２および図３を用いて説明する。ハードウェア
に電源が投入された時（３３１）に、始めにハードウェアが２股バス・スイッチで×４（
１１２）と×４（２２４）を接続して×８コネクタ（１１８）の上部（１１４）にＰＣＩ
−Ｅｘｐｒｅｓｓカードが接続されているかを電圧にて判定（３３２）を行う。ＰＣＩ−
Ｅｘｐｒｅｓｓカードが接続されている場合は、×４の２スロット構成（３３３）となる
。次にスロット番号０にＰＣＩ−Ｅｘｐｒｅｓｓが接続されていない場合は、２股バス・
スイッチ（２２２）において×４（２２４）から接続を×４（２２５）に切り替えて×８
コネクタの下部（２２６）に接続して、×８の１スロット構成（３３４）となる。
【産業上の利用可能性】
【００１３】
パーソナルコンピュータ及びサーバ分野におけるシリアルデータ転送インタフェースに対
応する配線方式に関する。
【図面の簡単な説明】
【００１４】
【図１】従来方式における高速シリアルインタフェースの配線図。
【図２】本発明の方式における高速シリアルインタフェースの配線図。
【図３】本発明の方式におけるハードウェア認識のフロー概要図。
【図４】デバイス間のレーン接続例を示す模式図。
【図５】ＰＣＩ―Ｅｘｐｒｅｓｓ（×４および×８）のコネクタ接続例を示す模式図。
【符号の説明】
【００１５】
１１１…チップセット、１１２…×４レーン、１１３…×８レーン、１１４…×８用コ
ネクタ上部、１１５…×４レーン、１１６…Ｈｏｔ Ｐｌｕｇ対応バス・スイッチ、１１
７…×８用コネクタ下部、１１８…×８用コネクタ、１１９…×１レーン、１２０…マザ
ーボード、２２１…２股バス・スイッチ、２２２…×４レーン、２２３…×４レーン、２
２４…スロット番号：１の×８用コネクタ下部、２２５…×４レーン、２２６…×４レー
ン、３３１…ハードウェア電源投入、３３２…デバイス認識判定、３３３…×４の２スロ
ット構成、３３４…×８の１スロット構成、５１１…×４対応ＰＣＩ−Ｅｘｐｒｅｓｓカ
ード、５１２…×８対応ＰＣＩ−Ｅｘｐｒｅｓｓカード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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