(57)【要約】【課題】  ビア溝に対する配線材料の埋め込み性と配線の微細化とを両立することができる多層配線を有する半導体装置及び半導体装置の製造方法を実現する。【解決手段】  多層配線を備えた半導体装置１において、薄膜抵抗体１４は下部第３層間絶縁膜１３ａと上部第３層間絶縁膜１３ｂとの間に形成されているため、薄膜抵抗体１４の形成により厚さが増大する配線層を配線の微細化が要求される最下層の第１配線層３１以外の配線層とすることができる。これにより、第１配線層３１の厚さが増大することがないため、第１ビア溝１１ａのアスペクト比が増大することがないので、配線材料の良好な埋め込み性を確保することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板上に、前記半導体素子と電気的に接続されたスパッタリング法により形成された配線と、前記配線を連結するビア溝が形成された層間絶縁膜とからなる配線層を上方に３層以上積層して形成された多層配線を備えた半導体装置において、
機能薄膜は、前記各配線層のうち、最下層の配線層以外の配線層に形成されていることを特徴とする半導体装置。
【請求項２】
前記配線は、Ａｌ合金からなる配線であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記機能薄膜は、薄膜抵抗体であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記機能薄膜は、キャパシタを構成する絶縁膜であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記各配線層において、前記ビア溝の幅に対する厚さの比であるアスペクト比が２以下であることを特徴とする請求項１ないし請求項４のいずれか１つに記載の半導体装置。
【請求項６】
前記アスペクト比が１以下であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体素子が形成された半導体基板上に、前記半導体素子と電気的に接続されたスパッタリング法により形成された配線と、前記配線を連結するビア溝が形成された層間絶縁膜とからなる配線層を上方に３層以上積層して形成された多層配線を備えた半導体装置の製造方法において、
前記各配線層のうち、最下層の配線層以外の配線層に機能薄膜を形成する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
前記配線は、Ａｌ合金からなる配線であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記機能薄膜は、薄膜抵抗体であることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記機能薄膜は、キャパシタを構成する絶縁膜であることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記機能薄膜を形成する工程において、前記各配線層のうち、前記機能薄膜を形成した場合に前記ビア溝の幅に対する厚さの比であるアスペクト比が２以下になる配線層を選択して、当該配線層に前記機能薄膜を形成することを特徴とする請求項７ないし請求項１０のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記アスペクト比が１以下であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多層配線を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板の上方に配線層が積層され、多層配線が形成される半導体装置において、最下層の配線層の上面に機能薄膜を配置したものが知られている。例えば、特許文献１には、キャパシタを構成する薄膜素子部が最下層の配線層の上面に配置された構成が開示されている。
【特許文献１】特開２００２−３６８４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、ＣＭＯＳ、バイポーラ、パワー素子などを複合形成した複合ＩＣにおいて、高集積化のために配線を微細化するニーズがある。
従来の半導体装置のように、最下層の配線層とその直上の配線層との間に機能薄膜を形成すると、この機能薄膜を絶縁するための絶縁膜を形成する必要があり、機能薄膜自体の厚さも加わるため、当該直上の配線層の厚さは大きく増大する。
これにより、ビア溝の幅に対する深さの比であるアスペクト比が増大する（例えば、アスペクト比が２以上）ので、スパッタリング法により配線材料を充填する際に、ビア溝内部への充填が不十分、つまり、配線材料の埋め込み性が低下する。このため、エレクトロマイグレーションに対する耐性が低下するという問題があった。
また、上記の問題を避けるための方策として、ビア溝の幅を広げることによりアスペクト比を下げることが有効であるが、配線の微細化が阻害されるという問題があった。
【０００４】
そこで、この発明は、ビア溝に対する配線材料の埋め込み性と配線の微細化とを両立することができる多層配線を有する半導体装置及び半導体装置の製造方法を実現することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、上記目的を達成するため、請求項１に記載の発明では、半導体素子が形成された半導体基板上に、前記半導体素子と電気的に接続されたスパッタリング法により形成された配線と、前記配線を連結するビア溝が形成された層間絶縁膜とからなる配線層を上方に３層以上積層して形成された多層配線を備えた半導体装置において、機能薄膜は、前記各配線層のうち、最下層の配線層以外の配線層に形成されている、という技術的手段を用いる。
【０００６】
請求項１に記載の発明によれば、半導体素子が形成された半導体基板上に、前記半導体素子と電気的に接続されたスパッタリング法により形成された配線と、配線を連結するビア溝が形成された層間絶縁膜とからなる配線層を上方に３層以上積層して形成された多層配線を備えた半導体装置において、機能薄膜が、配線層のうち、最下層の配線層以外の配線層に形成されているため、機能薄膜の形成により厚さが増大する配線層を最下層の配線層以外とすることができる。
これにより、配線の微細化が要求される最下層の配線層の厚さが増大することがないため、ビア溝の幅に対する深さの比であるアスペクト比が増大することがないので、配線材料の良好な埋め込み性を確保することができる。
つまり、ビア溝に対する配線材料の埋め込み性と配線の微細化とを両立することができる多層配線を有する半導体装置を実現することができる。
【０００７】
請求項２に記載の発明では、請求項１に記載の半導体装置において、前記配線は、Ａｌ合金からなる配線である、という技術的手段を用いる。
【０００８】
請求項２に記載の発明によれば、Ａｌ合金からなる配線を用いることができるため、車載用など高温に晒される半導体装置に用いる場合においても、配線材料が絶縁膜中に拡散しにくい配線を形成することができる。
【０００９】
請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置において、前記機能薄膜は、薄膜抵抗体である、という技術的手段を用いる。
【００１０】
請求項３に記載の発明によれば、機能薄膜として、バイポーラトランジスタ差動増幅回路の負荷抵抗などとして使用される薄膜抵抗体を形成することができる。
【００１１】
請求項４に記載の発明では、請求項１または請求項２に記載の半導体装置において、前記機能薄膜は、キャパシタを構成する絶縁膜である、という技術的手段を用いる。
【００１２】
請求項４に記載の発明によれば、機能薄膜は、キャパシタを構成する絶縁膜であるため、キャパシタを備えた半導体装置を構成することができる。
【００１３】
請求項５に記載の発明では、請求項１ないし請求項４のいずれか１つに記載の半導体装置において、前記各配線層において、前記ビア溝の幅に対する厚さの比であるアスペクト比が２以下である、という技術的手段を用いる。
【００１４】
請求項５に記載の発明によれば、各配線層において、ビア溝の幅に対する厚さの比であるアスペクト比が２以下であるため、公知の技術により、配線材料の良好な埋め込みを行うことができる。
【００１５】
請求項６に記載の発明では、請求項５に記載の半導体装置において、前記アスペクト比が１以下である、という技術的手段を用いる。
【００１６】
特に、請求項６に記載の発明のように、アスペクト比が１以下であると、配線材料のビア溝に対する埋め込み性が更に向上するため好ましい。
【００１７】
請求項７に記載の発明では、半導体素子が形成された半導体基板上に、前記半導体素子と電気的に接続されたスパッタリング法により形成された配線と、前記配線を連結するビア溝が形成された層間絶縁膜とからなる配線層を上方に３層以上積層して形成された多層配線を備えた半導体装置の製造方法において、前記各配線層のうち、最下層の配線層以外の配線層に機能薄膜を形成する工程を備えた、という技術的手段を用いる。
【００１８】
請求項７に記載の発明によれば、半導体素子が形成された半導体基板上に、前記半導体素子と電気的に接続されたスパッタリング法により形成された配線と、配線を連結するビア溝が形成された層間絶縁膜とからなる配線層を上方に３層以上積層して形成された多層配線を備えた半導体装置の製造方法において、各配線層のうち、最下層の配線層以外の配線層に機能薄膜を形成する工程を備えているため、機能薄膜の形成により厚さが増大する配線層が最下層の配線層以外である半導体装置を製造することができる。
これにより、配線の微細化が要求される最下層の配線層の厚さが増大することがないため、ビア溝の幅に対する深さの比であるアスペクト比が増大することがないので、配線材料の良好な埋め込み性を確保することができる半導体装置を製造することができる。
つまり、ビア溝に対する配線材料の埋め込み性と配線の微細化とを両立することができる多層配線を有する半導体装置の製造方法を実現することができる。
【００１９】
請求項８に記載の発明では、請求項７に記載の半導体装置の製造方法において、前記配線は、Ａｌ合金からなる配線である、という技術的手段を用いる。
【００２０】
請求項８に記載の発明によれば、Ａｌ合金からなる配線を用いているため、車載用など高温に晒される半導体装置に用いる場合においても、配線材料が絶縁膜中に拡散しにくい配線を形成した半導体装置を製造することができる。
【００２１】
請求項９に記載の発明では、請求項７または請求項８に記載の半導体装置の製造方法において、前記機能薄膜は、薄膜抵抗体である、という技術的手段を用いる。
【００２２】
請求項９に記載の発明によれば、機能薄膜として、バイポーラトランジスタ差動増幅回路の負荷抵抗などとして使用される薄膜抵抗体を備えた半導体装置を製造することができる。
【００２３】
請求項１０に記載の発明では、請求項７または請求項８に記載の半導体装置の製造方法において、前記機能薄膜は、キャパシタを構成する絶縁膜である、という技術的手段を用いる。
【００２４】
請求項１０に記載の発明によれば、機能薄膜がキャパシタを構成する絶縁膜であるため、キャパシタを備えた半導体装置を製造することができる。
【００２５】
請求項１１に記載の発明では、請求項７ないし請求項１０のいずれか１つに記載の半導体装置の製造方法において、前記機能薄膜を形成する工程において、前記各配線層のうち、前記機能薄膜を形成した場合に前記ビア溝の幅に対する厚さの比であるアスペクト比が２以下になる配線層を選択して、当該配線層に前記機能薄膜を形成する、という技術的手段を用いる。
【００２６】
請求項１１に記載の発明によれば、各配線層において、ビア溝の幅に対する厚さの比であるアスペクト比が２以下であるため、公知の技術により、配線材料の良好な埋め込みを行うことができる半導体装置を製造することができる。
【００２７】
請求項１２に記載の発明では、請求項１１に記載の半導体装置の製造方法において、前記アスペクト比が１以下である、という技術的手段を用いる。
【００２８】
特に、請求項１２に記載の発明のように、アスペクト比が１以下であると、配線材料のビア溝に対する埋め込み性が更に向上するため好ましい。
【発明を実施するための最良の形態】
【００２９】
この発明に係る半導体装置について、図を参照して説明する。図１は、半導体装置の構造の一部を拡大して示す断面説明図である。図２は、半導体装置の製造方法を、配線工程を中心に示した説明図である。
なお、図１においては、説明のために一部を拡大して誇張して示している。また、以下の説明において、ある層が他の層の上に存在すると記述される場合には、ある層が他の層の真上に存在する場合と、ある層と他の層との間に第３の層が介在される場合とを示す。
【００３０】
（半導体装置の構造）
本実施形態では、ＣＭＯＳトランジスタが形成された半導体装置１を例に説明する。ＣＭＯＳトランジスタは、半導体基板１０の基板面１０ａに形成されたフィールド絶縁膜によって素子分離されたＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとから構成されている。
【００３１】
半導体装置１は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板１０と、この半導体基板１０上に順番に形成された第１配線層３１、第２配線層３２及び第３配線層３３とを備えている。なお、図１には、ＮＭＯＳトランジスタのソース１０ｂ、コンタクト用のシリサイド膜１０ｃ及び素子分離のためのＳＴＩ膜１０ｄが形成されている領域の拡大部を示してある。
【００３２】
第１配線層３１は、半導体基板１０の基板面１０ａ上に形成されており、第１層間絶縁膜１１と第１配線２１とを備えている。
第２配線層３２は、第１配線層３１の上面に形成されており、第２層間絶縁膜１２と第２配線２２とを備えている。
第３配線層３３は、第２配線層３２の上面に形成されており、下部第３層間絶縁膜１３ａ、薄膜抵抗体１４、上部第３層間絶縁膜１３ｂ及び第３配線２３，２４を備えている。薄膜抵抗体１４は、下部第３層間絶縁膜１３ａの上面に形成され、薄膜抵抗体１４の上面には、薄膜抵抗体１４と電気的に接続された取出電極１５が形成されている。そして、薄膜抵抗体１４、取出電極１５及び下部第３層間絶縁膜１３ａを覆って、上部第３層間絶縁膜１３ｂが形成されている。
【００３３】
第１層間絶縁膜１１、第２層間絶縁膜１２、下部第３層間絶縁膜１３ａ及び上部第３層間絶縁膜１３ｂは、ＴＥＯＳ膜により形成されている。各層間絶縁膜は、クロストークを低減するために低誘電率なＬｏｗ−ｋ膜で形成することが好ましく、ＳｉＯ２、ＳｉＯ２膜に多量の炭素を含有させたＳｉＯＣ、フッ素ドープケイ酸塩ガラス（ＦＳＧ）、リン含有ケイ酸塩ガラス（ＰＳＧ）、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）など、低誘電率を有する材料により形成することができる。
各層間絶縁膜には、各配線を接続するためのビア溝が貫通形成されている。
【００３４】
第１配線２１は、スパッタリング法を用いてＡｌ合金により形成された第２層間絶縁膜１２の上面に露出する第１配線部２１ａと、第１ビア溝１１ａにＡｌ合金が充填されて形成された第１ビア部２１ｂとからなる。第１配線２１は、Ａｌ合金の第１層間絶縁膜１１への拡散を防止するために、ＴｉＮ膜などにより形成された図示しないバリア層を介して形成されている。
第１配線２１は、第１ビア溝１１ａを介して第１ビア部２１ｂの下端においてＮＭＯＳトランジスタのソース１０ｂとシリサイド膜１０ｃを介して電気的に接続されている。
【００３５】
第２配線２２は、第１配線２１と同様の構造に形成されており、第２層間絶縁膜１２の上面に露出する第２配線部２２ａと、第２ビア溝１２ａにＡｌ合金が充填された第２ビア部２２ｂとからなる。第２配線２２は、第２ビア部２２ｂの下端において第１配線２１の第１配線部２１ａと電気的に接続されている。
【００３６】
第３配線２３は、第１配線２１と同様の構造に形成されており、上部第３層間絶縁膜１３ｂの上面に露出する第３配線部２３ａと、第３ビア溝１３ｃにＡｌ合金が充填された第３ビア部２３ｂとからなる。第３配線２３は、第３ビア部２３ｂの下端において第２配線２２の第２配線部２２ａと電気的に接続されている。
第３配線２４は、第１配線２１と同様の構造に形成されており、上部第３層間絶縁膜１３ｂの上面に露出する第３配線部２４ａと、第３ビア溝１３ｄにＡｌ合金が充填された第３ビア部２４ｂとからなる。第３配線２４は、第３ビア部２４ｂの下端において薄膜抵抗体１４の取出電極１５と電気的に接続されている。
【００３７】
ここで、多層配線では、下層の配線ほど、つまり、第１配線２１、第２配線２２、第３配線２３の順に微細化が要求されるため、ビア部の幅は下層の配線ほど狭く形成されている。本実施形態では、第１ビア部２１ｂ及び第２ビア部２２ｂの幅は０．５μｍ、第３ビア部２３ｂ，２４ｂの幅は０．６μｍに形成されている。
【００３８】
なお、配線材料としては、Ａｌ−Ｃｕ合金、Ａｌ−Ｓｉ−Ｃｕ合金などのＡｌ合金を用いることができる。また、スパッタリング法で配線を形成できる材料であれば、Ａｌ合金以外の材料も用いることができる。配線材料としては、Ａｌ合金を用いることにより、車載用など高温に晒される半導体装置に用いる場合においても、配線材料が絶縁膜中に拡散しにくい配線を形成することができる。
【００３９】
薄膜抵抗体１４は、ＣｒＳｉ膜からなる帯状の抵抗膜であり、下部第３層間絶縁膜１３ａの上面に形成されている。薄膜抵抗体１４の上面には、薄膜抵抗体１４と電気的に接続された取出電極１５が形成されている。薄膜抵抗体１４は、取出電極１５及び第３配線２４を介して半導体素子に接続されて集積回路を構成し、バイポーラトランジスタ差動増幅回路の負荷抵抗などとして使用される。
【００４０】
そして、第３配線層３３の上面及び第３配線２３，２４を覆って、Ｐ−ＳｉＮ膜やＰ−ＴＥＯＳ膜などからなる保護膜２５が形成されている。
【００４１】
（半導体装置の製造方法）
次に、上記した構造の半導体装置の製造方法について説明する。図２に、製造工程を示す。
【００４２】
まず、デバイス形成工程４１では、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などの半導体基板１０を用意し、基板面１０ａ上にＣＭＯＳトランジスタを形成する。
【００４３】
続く、第１層間絶縁膜形成工程４２では、半導体基板１０の基板面１０ａ上に、第１層間絶縁膜１１を０．７μｍの厚さに形成する。本実施形態では、第１層間絶縁膜１１は、ＴＥＯＳ膜により形成されている。また、第１層間絶縁膜１１は、クロストークを低減するために低誘電率なＬｏｗ−ｋ膜で形成することが好ましく、ＳｉＯ２、ＳｉＯ２膜に多量の炭素を含有させたＳｉＯＣ、フッ素ドープケイ酸塩ガラス（ＦＳＧ）、リン含有ケイ酸塩ガラス（ＰＳＧ）、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）など、低誘電率を有する材料により形成することができる。
【００４４】
続く、第１ビア溝形成工程４３では、第１層間絶縁膜１１の、ソース１０ｂの上方に位置する部位に、フォトリソグラフィ法およびエッチング法により、幅０．５μｍの第１ビア溝１１ａを形成する。
【００４５】
続く、第１配線形成工程４４では、第１層間絶縁膜１１の上面及び第１ビア溝１１ａの内壁に、配線材料（Ａｌ合金）の第１層間絶縁膜１１及び第２層間絶縁膜１２への拡散を防止するために、ＰＶＤ法、ＣＶＤ法などによりＴａＮ、ＴｉＮなどのバリア層（図示せず）を形成する。続いて、Ａｌ合金をスパッタリング法により第１ビア溝１１ａ内部に充填し、第１層間絶縁膜１１の上面に厚さ０．４５μｍのＡｌ薄膜を成膜した後に、フォトリソグラフィ及びエッチング工程により、所定の形状にパターニングして第１配線２１を形成する。
上記の第１層間絶縁膜形成工程４２から第１配線形成工程４４により第１配線層３１が形成される。
【００４６】
続く、第２層間絶縁膜形成工程４５では、第１層間絶縁膜１１の上面及び第１配線２１を覆って、第２層間絶縁膜１２を０．７μｍの厚さに形成する。第２層間絶縁膜１２は、第１層間絶縁膜１１と同じ材料、または、前述した低誘電率を有する材料により形成することができる。
【００４７】
続く、第２ビア溝形成工程４６では、フォトリソグラフィ法およびエッチング法により、第２層間絶縁膜１２の、第１配線２１の上方に位置する部位に幅０．５μｍの第２ビア溝１２ａを形成する。
【００４８】
続く、第２配線形成工程４７では、第１配線形成工程４４と同様の工程を経て第２層間絶縁膜１２の上面に厚さ０．９μｍのＡｌ薄膜を成膜した後に、フォトリソグラフィ及びエッチング工程により、所定の形状にパターニングして第２配線２２を形成する。
上記の第２層間絶縁膜形成工程４５から第２配線形成工程４７により第２配線層３２が形成される。
【００４９】
続く、下部第３層間絶縁膜形成工程４８では、第２層間絶縁膜１２の上面と第２配線２２を覆って、下部第３層間絶縁膜１３ａを０．３μｍの厚さに形成する。下部第３層間絶縁膜１３ａは、第１層間絶縁膜１１と同じ材料、または、前述した低誘電率を有する材料により形成することができる。
【００５０】
続く、薄膜抵抗体形成工程４９では、下部第３層間絶縁膜１３ａの上面であって、第２配線２２に隣接した位置に、スパッタリング法により厚さ０．１μｍのＣｒＳｉ膜を成膜し、フォトリソグラフィ及びエッチングにより、例えば、複数本のラインを有する帯状などの所定の形状にパターニングして薄膜抵抗体１４を形成する。
ここで、薄膜抵抗体１４を構成する膜材料は、ＣｒＳｉに限定されるものではなく、例えば、ＰｏｌｙＳｉ、ＭｏＳｉ、ＴｉＮなどの抵抗材料を用いることができる。
【００５１】
続く、取出電極形成工程５０では、スパッタリング法により薄膜抵抗体１４及び下部第３層間絶縁膜１３ａを覆って厚さ０．２μｍのＡｌ膜を成膜し、フォトリソグラフィ及びエッチングにより、所定の形状にパターニングして取出電極１５を形成する。
【００５２】
続く、上部第３層間絶縁膜形成工程５１では、下部第３層間絶縁膜１３ａ、薄膜抵抗体１４及びの取出電極１５を覆って、上部第３層間絶縁膜１３ｂを０．３μｍの厚さに形成する。上部第３層間絶縁膜１３ｂは、第１層間絶縁膜１１と同じ材料、または、前述した低誘電率を有する材料により形成することができる。
【００５３】
続く、第３ビア溝形成工程５２では、フォトリソグラフ法及びエッチング法により、下部第３層間絶縁膜１３ａ及び上部第３層間絶縁膜１３ｂの、第２配線２２の上方に位置する部位に幅０．６μｍの第３ビア溝１３ｄを形成し、上部第３層間絶縁膜１３ｂの、取出電極１５の上方に位置する部位に幅０．６μｍの第３ビア溝１３ｄを形成する。
【００５４】
続く、第３配線形成工程５３では、第１配線形成工程４４と同様の工程を経て上部第３層間絶縁膜１３ｂの上面に厚さ１．３μｍのＡｌ膜を成膜した後、フォトリソグラフ法及びエッチング法により、所定の形状にパターニングして第３配線２３，２４を形成する。
上記の下部第３層間絶縁膜形成工程４８から第３配線形成工程５３により第３配線層３３が形成される。
【００５５】
続く、保護膜形成工程５４では、第３配線層３３の上面及び第３配線２３，２４を覆って、厚さ１．６μｍのＰ−ＳｉＮ膜からなる保護膜２５を形成する。
これらの工程を経ることにより、半導体装置１を製造することができる。
【００５６】
一般に、多層配線では、下層の配線ほど微細化が要求されるため、ビア溝の幅は下層の配線ほど狭く形成されている。そのため、層間絶縁膜の厚さが等しいとすると、下層の配線ほどアスペクト比が大きくなり、配線材料の埋め込み性が低下する傾向がある。
アスペクト比は、配線の微細化を妨げない範囲内では、小さい方がＡｌ合金の埋め込み性が向上し、例えば、２以下にすることが好ましい。
本実施形態の製造方法による半導体装置１では、薄膜抵抗体１４が下部第３層間絶縁膜１３ａと上部第３層間絶縁膜１３ｂとの間に形成されているため、第３配線層３３の厚さは約０．９μｍであり、第１配線層３１及び第２配線層３２に比べて厚く形成されている。
一方、ビア溝の幅は上層の配線層ほど広くすることができ、第３ビア溝１３ｃ，１３ｄの幅は０．６μｍと、第１ビア溝１１ａ及び第２ビア溝１２ａに比べて広いので、第３配線層３３の厚さが厚くなってもアスペクト比を２以下にすることができる。つまり、半導体装置１では、各配線層におけるビア溝のアスペクト比は、いずれも２以下となるように形成されている。
これにより、第１配線層３１の第１ビア溝１１ａの幅を増大させなくてもＡｌ合金の埋め込み性を良好に保つことができるため、微細化と埋め込み性の両立が可能である半導体装置を実現することができる。
更に、アスペクト比は、配線の微細化を妨げない範囲内では、小さい方がＡｌ合金の埋め込み性が向上し、例えば、１以下にすることが好ましい。ここで、第１配線層３１及び第２配線層３２を０．５μｍ以下、第３配線層３３の厚さを０．６μｍ以下にすることにより、アスペクト比を１以下にすることができる。
【００５７】
なお、上記の製造方法による膜厚、配線層の数などは例示であり、多層配線を有する各種半導体装置に適用することができる。また、配線に接続された半導体素子も任意である。
【００５８】
［最良の形態の効果］
（１）多層配線を備えた半導体装置１において、薄膜抵抗体１４が、配線の微細化が要求される最下層の第１配線層３１以外の配線層に形成されているため、薄膜抵抗体１４の形成により厚さが増大する配線層を第１配線層３１以外とすることができる。
これにより、第１配線層３１の厚さが増大することがないため、第１ビア溝１１ａのアスペクト比が増大することがないので、Ａｌ合金の良好な埋め込み性を確保することができる。
つまり、ビア溝に対する配線材料の埋め込み性と配線の微細化とを両立することができる多層配線を有する半導体装置１及び半導体装置１の製造方法を実現することができる。
【００５９】
（２）各配線層において、ビア溝の幅に対する厚さの比であるアスペクト比が２以下であるため、公知の技術により、配線材料の良好な埋め込みを行うことができる。特に、アスペクト比が１以下であると、配線材料のビア溝に対する埋め込み性が更に向上するため好ましい。
【００６０】
[その他の実施形態]
（１）上述した実施形態では、機能薄膜たる薄膜抵抗体１４は下部第３層間絶縁膜１３ａと上部第３層間絶縁膜１３ｂとの間に形成されているが、この位置に限定されるものではない。例えば、配線層が４層以上である場合には、薄膜抵抗体１４を形成した場合でも、アスペクト比が２以下になる配線層を選択して、薄膜抵抗体１４を形成することもできる。
また、薄膜抵抗体１４は第３配線層３３の上面に形成することもできる。この場合、薄膜抵抗体１４は、保護膜２５の直下に形成される。
更に、薄膜抵抗体１４は複数の配線層に設けることもできる。例えば、薄膜抵抗体１４を下部第３層間絶縁膜１３ａと上部第３層間絶縁膜１３ｂとの間と第３配線層３３の上面とに形成してもよい。
【００６１】
（２）上述した実施形態では、機能薄膜としてＣｒＳｉ膜からなる薄膜抵抗体１４を採用したが、これに限定されるものではなく、例えば、キャパシタを構成する絶縁薄膜でもよい。
【図面の簡単な説明】
【００６２】
【図１】半導体装置の構造の一部を拡大して示す断面説明図である。
【図２】半導体装置の製造方法を、配線工程を中心に示した説明図である。
【符号の説明】
【００６３】
１    半導体装置
１０    半導体基板
１１    第１層間絶縁膜
１１ａ  第１ビア溝
１２    第２層間絶縁膜
１２ａ    第２ビア溝  
１３ａ  下部第３層間絶縁膜
１３ｂ  上部第３層間絶縁膜
１３ｃ，１３ｄ  第３ビア溝
１４    薄膜抵抗体
２１    第１配線
２２    第２配線
２３，２４  第３配線
２５    保護膜
３１    第１配線層
３２    第２配線層
３３    第３配線層        
【図１】
2008130918.tif 000003
【図２】
2008130918.tif 000004