(57)【要約】【課題】測定精度の向上を図るとともに、その測定時の実行時間の短縮を図るようにしたコンパレータのスキュー測定方法の提供。【解決手段】遅延回路１６−１〜１６−３に各遅延量を設定し、クロック遅延回路１３に遅延量を設定する（Ｓ３１〜Ｓ３３）。コンパレータ１８−１に基準クロックを校正用ドライバ２を経て供給すると同時に、その基準クロックをクロック遅延回路１３、遅延回路１６−１で遅延させてストローブ信号とする。コンパレータ１８−１は、そのストローブ信号の供給タイミングで基準クロックのパス／フェイルの判定を１００回行い、フェイル数を求める（Ｓ３５）。同様に、コンパレータ１８−２、１８−３についても、その各フェイル数を求める（Ｓ３８、Ｓ３９）。その各フェイル数について、予め作成してあるフェイル分布と照合し、これによりコンパレータスキューを求める（Ｓ４３）。【選択図】  図１
2008045879.tif 000002
【特許請求の範囲】
【請求項１】
校正対象となるｎ個のコンパレータと、
前記ｎ個のコンパレータへ供給するストローブ信号の各々を遅延させて、ｎ個のコンパレータ間のスキューを調整するｎ個の第１遅延回路と、
校正用の基準信号を受けて所定の振幅で前記ｎ個のコンパレータへ順次供給する校正用ドライバと、
前記基準信号を受けて任意に遅延して前記ｎ個の第１遅延回路に供給する第２遅延回路と、
を備えた半導体試験装置におけるコンパレータのスキュー測定方法であって、
前記ｎ個の第１遅延回路に以前にスキュー調整して取得した各遅延量を設定し、かつ、前記第２遅延回路に所定の遅延量を設定する第１ステップと、
前記ｎ個のコンパレータのうちの１つを選択し、この選択したコンパレータに前記基準信号を前記校正用ドライバを経由させて供給すると同時に、前記基準信号を前記第２遅延回路で遅延させたのち、前記選択したコンパレータに対応する第１遅延回路で遅延させてストローブ信号として前記選択したコンパレータに供給する第２ステップと、
前記選択されたコンパレータが、前記ストローブ信号の供給タイミングで前記基準信号の良否判定をｍ回行う第３ステップと、
前記第２および第３ステップの処理を、ｎ個のコンパレータのうちの残余の（ｎ−１）個の各コンパレータと、前記残余の各コンパレータに対応する（ｎ−１）個の各第１遅延回路とを用いて行う第４ステップと、
前記ｎ個のコンパレータのｍ回の良否判定の処理結果についてそれぞれ取得し、この取得したコンパレータごとの処理結果に基づいてコンパレータスキューを求める第５ステップと、
からなるコンパレータのスキュー測定方法。
【請求項２】
前記第３ステップでは、前記コンパレータのｍ回の良否判定の結果をカウンタで計数するようにし、
前記第５ステップでは、ｎ個のコンパレータごとの前記カウンタの各計数値を取得し、この取得した各計数値に基づいてコンパレータスキューを求めることを特徴とする請求項１に記載のコンパレータのスキュー測定方法。
【請求項３】
前記第５ステップでは、前記取得したカウンタの各計数値について、予め作成してあるストローブ信号の時間差と前記計数値との相関関係を示す計数分布と照合し、前記照合に基づいてコンパレータスキューを求めるようにしたことを特徴とする請求項２に記載のコンパレータのスキュー測定方法。
【請求項４】
前記第１ステップにおいて前記第２遅延回路に設定される所定の遅延量は、前記ｎ個の第１遅延回路の各遅延量を予め調整する際に、前記第２遅延回路に設定される遅延量であることを特徴とする請求項１乃至請求項３の何れかに記載のコンパレータのスキュー測定方法。
【請求項５】
複数のコンパレータのスキューが予め補正され、その補正後におけるコンパレータチャンネル間のスキューを測定するコンパレータのスキュー測定方法であって、
校正用ドライバに対する校正信号の印加に基づいて、現在の当該各コンパレータのフェイル割合を測定する第１ステップと、
前記測定したフェイル割合と、予め取得しておいたストローブ信号の時間差に対するフェイル割合の相関関係を示すフェイル数の分布との照合に基づいて、当該コンパレータチャンネルのスキュー時間を求める第２ステップと、
前記複数の全てのコンパレータチャンネルに対して前記スキュー時間を求める第３ステップと、
を備えることを特徴とするコンパレータのスキュー測定方法。
【請求項６】
校正対象となる複数のコンパレータと、前記複数のコンパレータに対応する複数の遅延回路と、校正用ドライバと、を備えた半導体試験装置であって、
前記複数のコンパレータは、被測定ＩＣから出力される応答信号を受ける応答信号入力端子と、前記応答信号入力端子で受信する応答信号を所定のタイミングでラッチするストローブ入力端子を備えており、
前複数の遅延回路は、前記コンパレータの各ストローブ入力端子に直列接続され、当該各コンパレータに対するストローブのタイミングを調整するものであり、
前記被測定ＩＣから出力される応答信号は、当該被測定ＩＣのＩＣ端子、ＩＣ電極と接触するＩＣソケット、またはプローブピンを介して前記複数のコンパレータの応答信号入力端子へ伝送され、
前記校正用ドライバは、校正信号を発生して、同一タイミング条件且つ同一波形条件で、順次移動させ又は順次切り替えて校正対象の複数のコンパレータの前記応答信号入力端子へ印加するものであり、
前複数の遅延回路と前記校正用ドライバを用いて、前記複数のコンパレータチャンネル間のコンパレータスキューを測定するコンパレータスキューの測定方法であって、
前記校正用ドライバからの校正信号に基づいて、前記各遅延回路の遅延を調整してコンパレータスキューが最小となる遅延補正量をコンパレータ毎に求める第１ステップと、
その求めた前記各遅延補正量を当該各遅延回路にセットした状態で、現在の当該コンパレータのフェイル割合を測定する第２ステップと、
その測定した前記フェイル割合と、予め取得しておいたストローブ信号の時間差に対するフェイル割合の相関関係を示すフェイル数の分布との照合に基づいて、当該コンパレータチャンネルのスキュー時間を求める第３ステップと、
全てのコンパレータチャンネルに対して前記スキュー時間を求める第４ステップと、
求めた全てのスキュー時間の最大値と最小値から、当該装置におけるスキュー量を求める第５ステップと、
を備えることを特徴とするコンパレータのスキュー測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログＩＣ、デジタルＩＣやメモリＩＣなどの被測定ＩＣ（半導体素子）が所望の性能を有するか否かをテストする半導体試験装置に関し、特にその半導体試験装置に使用されるコンパレータのスキュー測定方法に関するものである。
【背景技術】
【０００２】
従来、半導体試験装置では、所定パターンのテスト信号を、テスト対象の被測定ＩＣのＩＣ端子に、半導体試験装置側の接触端子を接触させた状態でテスト信号を入力し、その被測定ＩＣからの出力信号が、その入力したテスト信号に基づく所望のタイミングで出力されるかを正確に測定することが求められている。正確なタイミングで測定することで、被測定ＩＣを高品質な良否判定ができる。
【０００３】
図５は、この種の半導体試験装置の一例の概略構成図であり、３チャンネルのコンパレータ間のスキュー補正を行うための簡明な構成例である。
この半導体試験装置は、図５に示すように、テストヘッド１と、校正用ドライバ２と、メインフレーム３とを備え、テストヘッド１とメインフレーム３とはケーブル４によって電気的に接続されている。
【０００４】
テストヘッド１は、オンオフ制御レジスタ１１と、アンドゲート１２と、クロック遅延回路１３と、ｎ個（この例では３個）のセレクタ１５−１〜１５−３と、ｎ個の遅延回路１６−１〜１６−３と、ｎ個のレベルコンパレータ１７−１〜１７−３と、ｎ個のタイミングコンパレータ１８−１〜１８−３と、フェイル・カウンタ１９と、を備えている。
【０００５】
また、このテストヘッド１は、テスト信号（試験信号）ＴＥＳＴまたは基準クロックＣＬＫが入力される入力端子ＩＮ、制御信号が入力される制御端子Ｃ、ストローブ信号が入力されるストローブ入力端子Ａ１〜Ａ３、および接触端子Ｄ１〜Ｄ３を含んでいる。接触端子Ｄ１〜Ｄ３は、被測定ＩＣ（ＩＣ）のＩＣ端子の配列に対応して配設されて電気的に接触するＩＣソケットの端子、ＩＣソケット直下に配設されるソケットボードの基板電極、又はプローブカードのプローブピンである。
一般に、この種の半導体試験装置では、後述のように、テストヘッドにおけるコンパレータ間のスキューを補正する。特に、図５の３チャンネルのコンパレータ構成例において、同一タイミング条件の校正信号を接触端子Ｄ１〜Ｄ３から印加して、各々のタイミングコンパレータ１８−１〜１８−３で同一のタイミングでタイミング比較が行われるように遅延回路１６−１〜１６−３を補正する。
この補正により補正される経路及び回路は、一方の、接触端子Ｄ１〜Ｄ３からタイミングコンパレータ１８−１〜１８−３への経路とレベルコンパレータ１７−１〜１７−３であり、他方の、セレクタ１５−１〜１５−３の出力端からタイミングコンパレータ１８−１〜１８−３への経路と遅延回路１６−１〜１６−３であり、両方の経路が補正対象である。なお、メインフレーム３側からストローブ入力端子Ａを介してセレクタ１５の入力端までの経路は、他の手法で校正されるので対象外とする。
【０００６】
オンオフ制御レジスタ１１は、アンドゲート１２を制御するための制御信号が格納されるようになっている。その格納される制御信号は、制御端子Ｃに入力される。
アンドゲート１２は、オンオフ制御レジスタ１１に格納される制御信号がＨレベルのときに、入力端子ＩＮに供給されるテスト信号ＴＥＳＴまたは基準クロックＣＬＫを取り出すようになっている。
【０００７】
クロック遅延回路１３は、アンドゲート１２から出力される基準クロックＣＬＫを、設定される任意の遅延量（遅延時間）だけ遅延させるものである。その遅延量は、外部から任意に設定できるようになっている。
セレクタ１５−１〜１５−３は、クロック遅延回路１３からのクロック信号ＣＬＫと、ストローブ入力端子Ａ１〜Ａ３から入力されるストローブ信号とを選択的に出力するものである。この選択は、外部から制御できるようになっている。なお、ストローブ入力端子Ａ１〜Ａ３の信号の発生を制御できるシステムの場合には、セレクタ１５はＯＲゲートを適用しても同様に実施できる。
【０００８】
遅延回路１６−１〜１６−３は、セレクタ１５−１〜１５−３からの各出力信号を設定される遅延量だけそれぞれ遅延させるものである。その各遅延量は、外部から任意に設定できるようになっている。
レベルコンパレータ１７−１〜１７−３は、入力電圧を予め設定されている基準電圧ＶＯＨと比較し、その入力電圧が基準電圧ＶＯＨを上回る場合にＨレベルを出力するようになっている。ここで、図５の構成例では基準電圧ＶＯＨ側のみの構成を示したが、同様の回路構成として、基準電圧ＶＯＬ側に対するレベルコンパレータ、タイミングコンパレータの回路を備えているが、図示を省略している。
【０００９】
タイミングコンパレータ１８−１〜１８−３は、レベルコンパレータ１７−１〜１７−３の各出力を、遅延回路１６−１〜１６−３から出力されるストローブ信号ＳＴＢ１〜ＳＴＢ３を用いてタイミング比較し、メインフレーム３側のパターン発生器３４から受ける良否判定用の期待値信号（図示ない）との比較でタイミングの良否判定が行われる。ここでは、固定した期待値Ｈレベルとする。なお、期待値を使用しないで、タイミングコンパレータ１８の出力をフェイル・カウンタ１９で計数できるように構成しても良い。
タイミングコンパレータ１８−１〜１８−３は、前記で良否判定された比較結果を、例えば以下のように出力する。すなわち、そのストローブ信号ＳＴＲＢ１〜ＳＴＲＢ３の出力タイミングのときに、レベルコンパレータ１７−１〜１７−３の出力がＬレベルのときには、期待値に反する旨のフェイル信号を出力し、一方、その出力がＨレベルのときには、期待値に合致するのでフェイル信号の出力はされない。
【００１０】
ここで、タイミングコンパレータ１８−１〜１８−３は、被測定ＩＣ(図示せず)から出力される応答信号を受ける応答信号入力端子と、その応答信号入力端子で受信する応答信号を所定のタイミングでラッチするストローブ入力端子を備えている。
また、被測定ＩＣから出力される応答信号は、当該被測定ＩＣのＩＣ端子、ＩＣ電極と接触するＩＣソケット、またはプローブピンを介してコンパレータ１８−１〜１８−３の応答信号入力端子へ伝送されるようになっている。
フェイル・カウンタ１９は、タイミングコンパレータ１８−１〜１８−３からの各フェイル信号の発生回数を、タイミングコンパレータごとに計数するようになっている。このフェイル・カウンタ１９のタイミングコンパレータごとの計数値は、後述のように利用される。
【００１１】
校正用ドライバ２は、校正を実施する時に接続される校正用の装置であり、コンパレータ１７のタイミングを校正する専用のドライバであり、その校正出力端子Ｂが校正対象の接触端子Ｄ１〜Ｄ３へ順次、作業者が手動で移動させて接触させる場合と、移動装置（図示なし）によって自動で移動させて順次接触をする装置を適用する場合とがある。
校正用ドライバ２は、アンドゲート１２から出力される基準クロックＣＬＫ（または基準クロックＣＬＫに相当するテスト信号ＴＥＳＴ）を所定の振幅に増幅して所定の出力インピーダンス（５０Ω）で、所定の特性インピーダンスで校正出力端子Ｂから出力する。
校正出力端子Ｂは、接触端子Ｄに電気的に接触するプローブ構造であることが望ましい。なお、校正完了後は、通常のデバイス試験を実施する為に、校正用ドライバ２は除外される。
【００１２】
メインフレーム３は、この半導体試験装置が被測定ＩＣの試験を行う際に、テストヘッド２の各回路の制御を行うものであり、パターン発生器３３、タイミング発生器３４、制御部３１、メモリ３２、その他を含んでいる。
パターン発生器３３は、被測定ＩＣの入力端子へ所望の試験波形を印加する為の試験パターンを発生したり、良否判定に使用する期待値パターンを発生する。タイミング発生器３４は、被測定ＩＣへ印加する試験波形のタイミングを規定したり、ストローブ入力端子Ａ１〜Ａ３へ所望タイミングのストローブ信号を供給する。
メインフレーム３は、後述のようにテストヘッド２の遅延回路１６−１〜１６−３の各遅延量の調整（遅延タイミングのキャリブレーション）などを行う際に、テストヘッド２の各回路の設定や制御を行うようになっている。
【００１３】
次に、このような構成からなる半導体試験装置のコンパレータスキューの校正動作の一例について図５および図６を参照して説明する。
まず、セレクタ１５−１〜１５−３は、ストローブ入力端子Ａ１〜Ａ３からの個別のストローブ信号を禁止し、入力端子ＩＮからの基準クロックＣＬＫ（または基準クロックＣＬＫに相当するテスト信号ＴＥＳＴ）を出力するように選択制御する。
また、オンオフ制御レジスタ１１はＨレベルに設定する。この結果、アンドゲート１２からは基準クロックＣＬＫが出力され、これが校正用ドライバ２へ供給され、校正用ドライバ２から一定したタイミングの校正用の校正信号が校正出力端子Ｂから発生する。
【００１４】
一方、アンドゲート１２から出力される基準クロックＣＬＫは、クロック遅延回路１３とセレクタ１５−１と遅延回路１６−１を介して対応するタイミングコンパレータ１８−１に供給される。
タイミングコンパレータ１８−１は、図６（Ｂ）に示すように、タイミングコンパレータの一方のデータ入力端では校正出力端子Ｂから発生する校正信号をレベルコンパレータ１７−１で論理信号に変換した入力信号を受け、タイミングコンパレータの他方のストローブ入力端では、遅延回路１６−１を介してストローブ信号ＳＴＢ１を受け、これに基づきタイミング比較が行われる。図６（Ｂ）に波形とストローブのタイミング例を示す。
遅延回路１６−１に設定する遅延量を変えることでストローブ信号ＳＴＢ１が図６（Ｃ）のように移動する。この結果、タイミングコンパレータ１８−１の比較結果は、図６（Ｄ）のようにＰＡＳＳ／ＦＡＩＬのタイミング比較の結果が得られる。
【００１５】
すなわち、タイミングコンパレータ１８−１は、比較サイクル「１」、「３」、「４」では期待値に合致する旨を示す「パス（ＰＡＳＳ）」と判定してパス信号を出力し、比較サイクル「２」、「５」では期待値に反する旨を示す「フェイル（ＦＡＩＬ）」と判定してフェイル信号を出力する。出力されるフェイル信号は、フェイル・カウンタ１９で計数される。
【００１６】
次に、図５に示す半導体試験装置では、タイミングコンパレータ１８−１〜１８−３の比較タイミングのスキューを測定するために、まず、それらに供給するストローブ信号ＳＴＢ１〜ＳＴＢ３の各遅延量の調整を、遅延回路１６−１〜１６−３を順次変更しながら測定するようにしている。また、その調整の後に、タイミングコンパレータ１８−１〜１８−３のスキューを測定するようにしている。
【００１７】
まず、遅延回路１６−１〜１６−３の各遅延量の調整手順について説明する。
〔Ａ〕遅延回路１６−１の遅延量を求める場合には、以下の手順により行う。
（１）セレクタ１５−１〜１５−３を、クロック遅延回路１３の出力を選択して出力するように設定する。クロック遅延回路１３の遅延量を所定の値に設定し固定させたままとする。以後、これらの状態を維持させる。
（２）校正出力端子Ｂと接触端子Ｄ１とを接触させる。
（３）オンオフ制御レジスタ１１にＨレベルを設定し、入力端子ＩＮに基準クロックＣＬＫを入力させる。これにより、アンドゲート１２から基準クロックＣＬＫが出力され、これが校正用ドライバ２を経てタイミングコンパレータ１８−１に供給される。また、その同じ基準クロックＣＬＫは、クロック遅延回路１３で遅延されたのち、セレクタ１５−１を経由して遅延回路１６−１で遅延されて、これがストローブ信号としてタイミングコンパレータ１８−１に供給される。
【００１８】
（４）遅延回路１６−１の遅延量の設定を徐々に変えていき、その遅延量を設定するたびに、タイミングコンパレータ１８−１は、そのストローブ信号を用いてパス／フェイルの判定処理をＮ回（例えば１００回）行う。このとき、タイミングコンパレータ１８−１の判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ１９で計数される。
（５）そこで、遅延量が設定されるたびに、そのときのフェイル・カウンタ１９の計数値を求め、その計数値（総フェイル数）がＮ／２回（例えば５０回）になったときの遅延量を、遅延回路１６−１の調整された遅延量ＴＤ１とする。そして、この遅延量ＴＤ１をメモリに格納しておく。
【００１９】
〔Ｂ〕遅延回路１６−２の遅延量を求める場合には、以下の手順により行う。
（１）校正出力端子Ｂと接触端子Ｄ２とを接触させる。
（２）遅延回路１６−２の遅延量の設定を徐々に変えていき、その遅延量を設定するたびに、タイミングコンパレータ１８−２にパス／フェイルの判定処理をＮ回行わせ、そのフェイル数をフェイル・カウンタ１９で計数させる。
（３）そして、フェイル・カウンタ１９の計数値がＮ／２回になったときの遅延量を遅延回路１６−２の調整された遅延量ＴＤ２とする。この遅延量ＴＤ２をメモリに格納しておく。
【００２０】
〔Ｃ〕遅延回路１６−３の遅延量を求める場合には、以下の手順により行う。
（１）校正出力端子Ｂと接触端子Ｄ３とを接触させる。
（２）遅延回路１６−３の遅延量の設定を徐々に変えていき、その遅延量を設定するたびに、タイミングコンパレータ１８−３にパス／フェイルの判定処理をＮ回行わせ、そのフェイル数をフェイル・カウンタ１９で計数させる。
（３）そして、フェイル・カウンタ１９の計数値がＮ／２回になったときの遅延量を遅延回路１６−３の調整された遅延量ＴＤ３とする。この遅延量ＴＤ３をメモリに格納しておく。
【００２１】
図７は、以上のような遅延回路１６−１〜１６−３の遅延量の調整により、それらから出力されるストローブ信号ＳＴＲＢ１、ＳＴＲＢ２、ＳＴＲＢ３の出力タイミングがほぼ一致していく過程を示している。
すなわち、図７は、接触端子Ｄ１、Ｄ２、Ｄ３の印加電圧の波形がそれぞれ図示のような場合に、それに対応するタイミングコンパレータ１８−１〜１８−３のストローブ信号ＳＴＲＢ１〜ＳＴＲＢ３の遅延量の推移について、調整前（アジャスト前）、調整中（アジャスト中）、および調整後（アジャスト後）のものについてそれぞれ示している。
ここで、図７において、調整後においても、遅延回路１６−１〜１６−３から出力されるストローブ信号ＳＴＲＢ１〜ＳＴＲＢ３の時間軸方向のずれが発生し、このずれ量をコンパレータスキューと呼んでいる。
【００２２】
次に、コンパレータスキューの測定手順の従来例について、図５および図８を参照して説明する。
まず、ステップＳ１では、セレクタ１５−１〜１５−３をクロック遅延回路１３の出力信号を選択して出力するように設定する。ステップＳ２では、遅延回路１６−１〜１６−３に対し、上記の遅延量の調整によって得られて遅延量ＴＤ１〜ＴＤ３をそれぞれ設定する。ステップＳ３では、校正出力端子Ｂと接触端子Ｄ１を接触させる。ステップＳ４では、クロック遅延回路１３の遅延量を「０」に設定する。
【００２３】
ステップＳ５では、入力端子ＩＮから基準クロックＣＬＫを入力し、これをアンドゲート１２から出力させて校正用ドライバ２を経てタイミングコンパレータ１８−１に供給させる。また、その同じ基準クロックＣＬＫは、クロック遅延回路１３で遅延されたのち、セレクタ１５−１を経由して遅延回路１６−１で遅延されて、これがストローブ信号としてタイミングコンパレータ１８−１に供給される。
【００２４】
このため、ステップＳ５では、タイミングコンパレータ１８−１は、遅延回路１６−１からの出力をストローブ信号として、基準クロックＣＬＫについてパス／フェイルの判定処理を例えば１００回行う。このとき、タイミングコンパレータ１８−１の判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ１９で計数される。その１００回の判定の結果、例えばそのパス数が「６０」、フェイル数が「４０」というように求められる。
【００２５】
ステップＳ６では、その求めたパス数がフェイル数を上回るか否かの判定を行う。この判定の結果、パス数がフェイル数を上回らない場合には（ステップＳ６：Ｎｏ）、ステップＳ７に進み、クロック遅延回路１３の遅延量を所定量だけ増加させた新たな値に設定してステップＳ５に戻る。
そして、ステップＳ６において、パス数がフェイル数を上回る場合には（ステップＳ６：Ｙｅｓ）、ステップＳ８に進み、このときにクロック遅延回路１３に設定されている遅延量（例えば１３００ｐｓ）をメモリ３２に記憶する。
【００２６】
次に、ステップＳ９では、校正出力端子Ｂと接触端子Ｄ２を接触させる。ステップＳ１０では、クロック遅延回路１３の遅延量を「０」に設定する。ステップＳ１１では、ステップＳ５と同様に、タイミングコンパレータ１８−２が、遅延回路１６−２の出力信号をストローブ信号として、基準クロックＣＬＫについてパス／フェイルの判定処理を例えば１００回行い、パス数とフェイル数を求める。
【００２７】
ステップＳ１２では、その求めたパス数がフェイル数を上回るか否かの判定を行い、否定判定の場合には（ステップＳ１２：Ｎｏ）、ステップＳ１３に進み、クロック遅延回路１３の遅延量を所定量だけ増加させた新たな値に設定してステップＳ１１に戻る。
そして、ステップＳ１２において、パス数がフェイル数を上回ると（ステップＳ１２：Ｙｅｓ）、ステップＳ１４に進み、このときにクロック遅延回路１３に設定されている遅延量（例えば１２００ｐｓ）を記憶する。
【００２８】
次に、ステップＳ１５では、校正出力端子Ｂと接触端子Ｄ３を接触させる。ステップＳ１６では、クロック遅延回路１３の遅延量を「０」に設定する。ステップＳ１７では、ステップＳ５と同様に、タイミングコンパレータ１８−３が、遅延回路１６−３の出力信号をストローブ信号として、基準クロックＣＬＫについてパス／フェイルの判定処理を例えば１００回行い、パス数とフェイル数を求める。
【００２９】
ステップＳ１８では、その求めたパス数がフェイル数を上回るか否かの判定を行い、否定判定の場合には（ステップＳ１８：Ｎｏ）、ステップＳ１９に進み、クロック遅延回路１３の遅延量を所定量だけ増加させた新たな値に設定してステップＳ１７に戻る。
そして、ステップＳ１８において、パス数がフェイル数を上回ると（ステップＳ１８：Ｙｅｓ）、ステップＳ２０に進み、このときにクロック遅延回路１３に設定されている遅延量（例えば１１００ｐｓ）を記憶する。
【００３０】
次に、ステップＳ２１では、ステップＳ８、Ｓ１４、Ｓ２０で記憶させた遅延量を用いてコンパレータスキューを算出する。このコンパレータスキューは、その３つの遅延量のうちの最大値、最小値をＭａｘ、Ｍｉｎとすると、（Ｍａｘ−Ｍｉｎ）によって求める。この例では、（１３００−１１００）＝２００ｐｓとなる。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
ところで、従来のコンパレータスキューの測定方法では、以下のような不具合が挙げられる。
（１）従来の測定方法では、クロック遅延回路１３によって、その設定するクロック遅延量を徐々に増加（変化）させていくが、その設定値と実際に設定される遅延量との間に、図９に示すように直線性がないのが一般的である。このため、コンパレータスキューの測定結果の精度の向上が図れないという不具合があり、この解決が望まれる。
（２）従来の測定方法では、その測定時の実行時間が長くなってしまうという不具合があり、この解決が望まれる。
そこで、本発明の目的は、上記の点に鑑み、測定精度の向上を図るとともに、その測定時の実行時間の短縮を図るようにしたコンパレータのスキュー測定方法を提供することにある。
【課題を解決するための手段】
【００３２】
上記の課題を解決し本発明の目的を達成するために、本発明は以下のような構成からなる。
第１の発明は、校正対象となるｎ個のコンパレータと、前記ｎ個のコンパレータへ供給するストローブ信号の各々を遅延させて、ｎ個のコンパレータ間のスキューを調整するｎ個の第１遅延回路と、校正用の基準信号を受けて所定の振幅で前記ｎ個のコンパレータへ順次供給する校正用ドライバと、前記基準信号を受けて任意に遅延して前記ｎ個の第１遅延回路に供給する第２遅延回路と、を備えた半導体試験装置におけるコンパレータのスキュー測定方法であって、前記ｎ個の第１遅延回路に以前にスキュー調整して取得した各遅延量を設定し、かつ、前記第２遅延回路に所定の遅延量を設定する第１ステップと、前記ｎ個のコンパレータのうちの１つを選択し、この選択したコンパレータに前記基準信号を前記校正用ドライバを経由させて供給すると同時に、前記基準信号を前記第２遅延回路で遅延させたのち、前記選択したコンパレータに対応する第１遅延回路で遅延させてストローブ信号として前記選択したコンパレータに供給する第２ステップと、前記選択されたコンパレータが、前記ストローブ信号の供給タイミングで前記基準信号の良否判定をｍ回行う第３ステップと、前記第２および第３ステップの処理を、ｎ個のコンパレータのうちの残余の（ｎ−１）個の各コンパレータと、前記残余の各コンパレータに対応する（ｎ−１）個の各第１遅延回路とを用いて行う第４ステップと、
【００３３】
前記ｎ個のコンパレータのｍ回の良否判定の処理結果についてそれぞれ取得し、この取得したコンパレータごとの処理結果に基づいてコンパレータスキューを求める第５ステップと、からなる。
これによれば、コンパレータのスキュー測定において、測定精度の向上、および測定時の実行時間の短縮を図ることが可能となる。
【００３４】
ここで、上記の基準信号とは、典型的には基準クロックであるが、その基準クロックに相当する信号であれば良く、それを含む。
第２の発明は、第１の発明において、前記第３ステップでは、前記コンパレータのｍ回の良否判定の結果をカウンタで計数するようにし、前記第５ステップでは、ｎ個のコンパレータごとの前記カウンタの各計数値を取得し、この取得した各計数値に基づいてコンパレータスキューを求めるようにした。
これによれば、コンパレータのスキュー測定において、コンパレータごとに各計数値を取得し、この取得した各計数値を活用してコンパレータスキューを求めることが可能となる。
【００３５】
第３の発明は、第２の発明において、前記第５ステップでは、前記取得したカウンタの各計数値について、予め作成してあるストローブ信号の時間差と前記計数値との相関関係を示す計数分布と照合し、前記照合に基づいてコンパレータスキューを求めるようにした。
これによれば、コンパレータのスキュー測定において、カウンタの計数値と予め作成してある計数分布とを活用して、コンパレータスキューを容易に求めることができる。
【００３６】
第４の発明は、第１乃至第３の発明において、前記第１ステップにおいて前記第２遅延回路に設定される所定の遅延量は、前記ｎ個の第１遅延回路の各遅延量を予め調整する際に、前記第２遅延回路に設定される遅延量とした。
これによれば、コンパレータのスキュー測定において、その測定精度を確保することができる。
【００３７】
第５の発明は、複数のコンパレータのスキューが予め補正され、その補正後におけるコンパレータチャンネル間のスキューを測定するコンパレータのスキュー測定方法であって、校正用ドライバに対する校正信号の印加に基づいて、現在の当該各コンパレータのフェイル割合を測定する第１ステップと、前記測定したフェイル割合と、予め取得しておいたストローブ信号の時間差に対するフェイル割合の相関関係を示すフェイル数の分布との照合に基づいて、当該コンパレータチャンネルのスキュー時間を求める第２ステップと、前記複数の全てのコンパレータチャンネルに対して前記スキュー時間を求める第３ステップと、を備えるようにした。
これによれば、コンパレータのスキュー測定において、測定精度の向上、および測定時の実行時間の短縮を図ることができる。
【００３８】
第６の発明は、校正対象となる複数のコンパレータと、前記複数のコンパレータに対応する複数の遅延回路と、校正用ドライバと、を備えた半導体試験装置であって、前記複数のコンパレータは、被測定ＩＣから出力される応答信号を受ける応答信号入力端子と、前記応答信号入力端子で受信する応答信号を所定のタイミングでラッチするストローブ入力端子を備えており、前複数の遅延回路は、前記コンパレータの各ストローブ入力端子に直列接続され、当該各コンパレータに対するストローブのタイミングを調整するものであり、前記被測定ＩＣから出力される応答信号は、当該被測定ＩＣのＩＣ端子、ＩＣ電極と接触するＩＣソケット、またはプローブピンを介して前記複数のコンパレータの応答信号入力端子へ伝送され、前記校正用ドライバは、校正信号を発生して、同一タイミング条件且つ同一波形条件で、順次移動させ又は順次切り替えて校正対象の複数のコンパレータの前記応答信号入力端子へ印加するものであり、前複数の遅延回路と前記校正用ドライバを用いて、前記複数のコンパレータチャンネル間のコンパレータスキューを測定するコンパレータスキューの測定方法であって、前記校正用ドライバからの校正信号に基づいて、前記各遅延回路の遅延を調整してコンパレータスキューが最小となる遅延補正量をコンパレータ毎に求める第１ステップと、その求めた前記各遅延補正量を当該各遅延回路にセットした状態で、現在の当該コンパレータのフェイル割合を測定する第２ステップと、その測定した前記フェイル割合と、予め取得しておいたストローブ信号の時間差に対するフェイル割合の相関関係を示すフェイル数の分布との照合に基づいて、当該コンパレータチャンネルのスキュー時間を求める第３ステップと、全てのコンパレータチャンネルに対して前記スキュー時間を求める第４ステップと、求めた全てのスキュー時間の最大値と最小値から、当該装置におけるスキュー量を求める第５ステップと、を備えている。
これによれば、コンパレータのスキュー測定において、測定精度の向上、および測定時の実行時間の短縮を図ることができる。
【発明の効果】
【００３９】
本発明の測定方法によれば、測定精度の向上を図ることができるとともに、その測定時の実行時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態を、図面を参照して説明する。
本発明のコンパレータのスキュー測定方法は、図５に示す半導体試験装置に適用できるので、この場合の実施形態について以下に説明する。
ただし、図５に示す半導体試験装置に適用した場合には、テストヘッド１や校正用ドライバ２などの構成は同一であるが、後述するスキュー測定の手順は従来の手順とは異なる。このため、その新たなスキュー測定の手順（プログラム）が、メインフレーム３のメモリ３２に格納されている。そして、スキュー測定の際には、制御部３１は、後述のようにその手順に従って、テストヘッド１の各回路などの設定制御や、各種の演算処理を行う。
【００４１】
次に、この実施形態に係るスキュー測定方法について、図１および図５を参照して説明する。
なお、この実施形態では、そのスキュー測定に先立って、従来と同様の手順によって遅延回路１６−１〜１６−３の遅延量ＴＤ１〜ＴＤ３をそれぞれ予め求めておく。
まず、ステップＳ３１では、セレクタ１５−１〜１５−３をクロック遅延回路１３の出力信号を選択して出力するように設定する。ステップＳ３２では、遅延回路１６−１〜１６−３に対し、上記の遅延量の調整によって得られた遅延量（遅延時間）ＴＤ１〜ＴＤ３をそれぞれ設定する。
【００４２】
ステップＳ３３では、クロック遅延回路１３に所定の遅延量を設定し、その遅延量に固定したままとする。すなわち、遅延回路１６−１〜１６−３の遅延量ＴＤ１〜ＴＤ３を求める際に（アジャスト時）、クロック遅延回路１３に設定した遅延量と同じ遅延量を設定する。ステップＳ３４では、校正出力端子Ｂと接触端子Ｄ１を接触させる。
ステップＳ３５では、入力端子ＩＮの基準クロック（基準信号）ＣＬＫを入力し、これをアンドゲート１２から出力させて校正用ドライバ２を経てタイミングコンパレータ１８−１に供給させる。また、その同じ基準クロックＣＬＫは、クロック遅延回路１３で遅延されたのち、セレクタ１５−１を経由して遅延回路１６−１で遅延されて、これがストローブ信号としてタイミングコンパレータ１８−１に供給される。
【００４３】
このため、ステップＳ３５では、タイミングコンパレータ１８−１は、遅延回路１６−１からの出力をストローブ信号として、基準クロックＣＬＫのレベルについてパス／フェイルの判定処理を例えば１００回行う。
このとき、基準クロックＣＬＫのレベルが基準電圧ＶＯＨ以下の場合であって、その判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ１９で計数される。一方、基準クロックＣＬＫのレベルが基準電圧ＶＯＨ以上の場合であって、その判定がパスの場合には、そのパス数は計数されない。ステップＳ３６では、フェイル・カウンタ１９の計数値であるフェイル数をメモリ３２に格納する。たとえば、このときのフェイル数は「３０」とする。
【００４４】
次に、ステップＳ３７では、校正出力端子Ｂと接触端子Ｄ２を接触させる。ステップＳ３８では、ステップＳ３５と同様に、タイミングコンパレータ１８−２が、遅延回路１６−２の出力信号をストローブ信号として、基準クロックＣＬＫのレベルについてパス／フェイルの判定処理を例えば１００回行う。このとき、タイミングコンパレータ１８−２の判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ１９で計数される。ステップＳ３９では、フェイル・カウンタ１９の計数値であるフェイル数をメモリ３２に格納する。たとえば、このときのフェイル数は「５０」とする。
【００４５】
次に、ステップＳ４０では、校正出力端子Ｂと接触端子Ｄ３を接触させる。ステップＳ４１では、ステップＳ３５と同様に、タイミングコンパレータ１８−３が、遅延回路１６−３の出力信号をストローブ信号として、基準クロックＣＬＫのレベルについてパス／フェイルの判定処理を例えば１００回行う。このとき、タイミングコンパレータ１８−３の判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ１９で計数される。ステップＳ４２では、フェイル・カウンタ１９の計数値であるフェイル数をメモリ３２に格納する。たとえば、このときのフェイル数は「７０」とする。
【００４６】
次に、ステップＳ４３では、ステップＳ３６、Ｓ３９、Ｓ４２で記憶したフェイル数に基づいてコンパレータスキューを算出する。このコンパレータスキューの算出は、例えば、その記憶した各フェイル数について、ｎ個のタイミングコンパレータ数（ピン数）に対応して、予めステップＳ４４で作成してある図２に示すような、信号経路長差を時間に換算した時間差とフェイル数の相関関係を示す典型的（標準的）なフェイル数の分布と照合し、この照合に基づいてコンパレータスキューを求める。
【００４７】
具体的には、その記憶したフェイル数「３０」、「５０」、および「７０」を、予め作成してある図２に示すフェイル数の分布に当てはめ、これらのうちの最大値である「７０」とその最小値である「３０」とを選択し、これらに対応する２つの時間を求め、この求めた２つの時間の差をコンパレータスキューとする（図２参照）。
ここで、図２において、横軸は、アンドゲート１２の出力端子から校正用ドライバ２を経由して各タイミングコンパレータの入力端子までに至る経路長と、アンドゲート１２の出力端子からクロック遅延回路１３、各セレクタ、および各遅延回路を経由して各タイミングコンパレータに至るまでの各経路長との差（経路長差）を、時間に換算した時間差である。また、縦軸は、その時間差に応じた各タイミングコンパレータのフェイル数である。
【００４８】
次に、図２に示すような分布図を使用する理由について、以下に説明する。
図５に示す半導体試験装置において、テストヘッド１や校正用ドライバ２を構成する回路にジッタ（時間軸方向の信号の動き）がない場合には、そのフェイル数の分布図は図３に示すようになり、これが理想的なものである。しかし、実際には上記のジッタが存在するので、そのジッタによってフェイル数の分布は、図２に示すようなものになると考えられるからである。
なお、所望により、校正用ドライバ２へジッタ印加回路（図示せず）と切替スイッチ（図示せず）を内蔵させ、必要なときにジッタを印加するかしないかをＯＮ／ＯＦＦ制御できる構成を追加しても良い。
【００４９】
ここで、図２に示すような典型的なフェイル数の分布は、例えば図１と同様の処理によってｎ個（例えば全コンパレータのチャンネル数が１００００個）のタイミングコンパレータのフェイル数を取得し、この取得したフェイル数と上記のジッタの量などを考慮してあらかじめ作成することが可能である。
また、フェイル数の分布は、複数のコンパレータによる変動が小さい場合には、全コンパレータ又は所望数のコンパレータに対するフェイル数の分布を測定し、測定した分布の平均値を求め、これをフェイル数と時間差の相関関係を示す典型的（標準的）なフェイル数の分布として利用しても良い。
【００５０】
以上説明したように、この実施形態では、ステップＳ３３において、クロック遅延回路１３に所定の遅延量を設定し、その遅延量に固定するようにした。このため、従来方式のように、クロック遅延回路１３の遅延量を可変させていく場合におけるリニアリティーエラーによるスキュー測定への悪影響を排除できる。従って、この実施形態によれば、スキュー測定の精度を向上させることができる。
【００５１】
また、この実施形態では、図１に示すような手順でスキュー測定を行うので、従来方式に比べて、以下の具体例に示すように、その測定に要する全体の実行時間を大幅に短縮できる。
すなわち、この実施形態ではステップＳ３４〜Ｓ３６の一連の処理を１単位の測定（単位測定）とし、これに対応する従来方式の単位測定はステップＳ３〜Ｓ８の一連の処理である。この２つの単位測定を比較すると、従来方式のステップＳ５の処理と実施形態のステップＳ３５の処理は基本的に同じである。
【００５２】
しかし、従来方法では、ステップＳ５〜Ｓ７からなる複数回のループ処理（繰り返し処理）が必要となり、この繰り返し処理が例えば１６回程度となる。このため、その繰り返し回数１６に比例した処理時間がかかる。これに対し、この実施形態では、その繰り返し処理は１回だけである。
上記の例では、タイミングコンパレータが３個の場合の簡明なチャンネル構成例で示したが、実際のシステムでは、タイミングコンパレータの個数（チャンネル数）が１００００チャンネルを備えるシステムもある。このため、従来方式では、長い測定時間が必要であった。これに対して、この実施形態では、例えば１／１６程度の処理時間で済む。
【００５３】
以上説明した実施形態の測定方法は、半導体試験装置が製造される段階や、装置設置後に当該コンパレータを実装する基板の交換時や、新規のソケットボードに交換時、経年変化等により、実装部品のばらつきや配線遅延量のばらつきが発生するので、適宜に実施する必要がある。その実施例について図４を参照して説明する。
この測定方法が適用される半導体試験装置がメーカによって製造されると（ステップＳ５１）、メーカは、従来方法と同様の手順でアジャスト（遅延量の調整）を行ったのち（ステップＳ５２）、図１に示す手順でコンパレータスキュー測定を行う（ステップＳ５３）。
【００５４】
次に、そのコンパレータスキューの測定結果（測定値）に基づき、そのスキューの合否の判定を行う（ステップＳ５４）。この判定の結果、システムの性能仕様に対して不合格の場合には修理を行い（ステップＳ５５）、再びステップＳ５２に戻る。一方、合格の場合は、メーカはその半導体試験装置を出荷する（ステップＳ５６）。
その出荷された半導体試験装置を設置したユーザは、従来方法と同様の手順でアジャストを行ったのち（ステップＳ５７）、図１に示す手順でコンパレータスキュー測定を行う（ステップＳ５８）。
【００５５】
次に、そのコンパレータスキューの測定結果に基づき、そのスキューの合否の判定を行う（ステップＳ５９）。この判定の結果、システムの性能仕様又は必要なスキュー条件に対して不合格の場合にはメーカに修理を依頼し（ステップＳ５５）、再びステップＳ５２に戻る。一方、合格の場合は、ユーザはその半導体試験装置による試験を開始できる（ステップＳ６０）。
【００５６】
ここで、ユーザは、ステップＳ５８におけるコンパレータスキュー測定は必要に応じて行うようにすれば良い。例えば、半導体試験装置の使用に先立つ場合のようにその都度、行うというように不定期に行ない、あるいはその半導体試験装置の使用を開始後に一定の期間ごとに定期的に行なっても良い。
【００５７】
（他の実施例）
なお、上記の実施例では、本発明のスキュー測定方法を図５に示す半導体試験装置について適用した場合について説明した。
しかし、これは一例であり、適用される半導体試験装置としては、図５に示すようにテストヘッド１に相当するものと、校正用ドライバ２に相当するものとを備えていれば良い。そして、テストヘッド１は、クロック遅延回路１３、セレクタ１５−１〜１５−３に相当する回路、遅延回路１６−１〜１６−３、およびタイミングコンパレータ１８−１〜１８−３に相当するものを、少なくとも含んでいれば良い。
また、上記の実施例では、タイミングコンパレータ１８−１〜１８−３が判定処理するフェイル数をフェイル・カウンタ１９で計数し、この計数したファイル数を活用するようにしたが、フェイル・カウンタ１９に代えてパスカウンタを設ける構成でも、上述同様にして実施できる。
【図面の簡単な説明】
【００５８】
【図１】本発明のコンパレータのスキュー測定方法の実施形態に係る手順を示すフローチャートである。
【図２】ジッタを考慮して予め作成しておく典型的なフェイル数の分布の一例を示す図である。
【図３】ジッタのない場合の理想的なフェイル数の分布の一例を示す図である。
【図４】この実施形態の測定方法の実施例を説明するフローチャートである。
【図５】半導体試験装置の構成例を示すブロック図である。
【図６】コンパレータスキューの校正動作例を説明する説明図である。
【図７】従来のタイミングコンパレータのストローブ信号の遅延量の調整例を説明する波形図である。
【図８】従来のコンパレータのスキュー測定方法の手順の一例を示すフローチャートである。
【図９】クロック遅延量のリニアリティーエラーを説明する説明図である。
【符号の説明】
【００５９】
１  テストヘッド
２  校正用ドライバ
３  メインフレーム
４  ケーブル
１１  オンオフ制御レジスタ
１２  アンドゲート
１３  クロック遅延回路
１５−１〜１５−３  セレクタ
１６−１〜１６−３  遅延回路
１７−１〜１７−３  レベルコンパレータ
１８−１〜１８−３  タイミングコンパレータ
１９  フェイル・カウンタ
３１  制御部
３２  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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