(57)【要約】【課題】電源立ち上げ過程において入力電源電圧が低電圧であるとき、出力電圧のオーバーシュートを防止できる電源回路を提供する。【解決手段】制御アンプ２３内の差動増幅回路を構成する一対の差動入力トランジスタに実際に流れる電流の和が、各差動入力トランジスタに供給される電流未満のとき、つまり、差動増幅回路が正常に動作していないとき、遮断信号であるＨレベルの電圧信号Ｖcut1を出力し、トランジスタＭ１を電流遮断状態に制御する。【選択図】図１
2008171177.tif 000002
【特許請求の範囲】
【請求項１】
電源入力端子と電源出力端子との間の電源経路に介在する主トランジスタと、前記電源出力端子における出力電圧に応じた検出電圧を出力する電圧検出回路と、前記出力電圧の目標値に対応した基準電圧を生成する基準電圧生成回路と、前記検出電圧と前記基準電圧とに基づいて駆動信号を出力し前記主トランジスタの駆動を制御する電圧制御回路とを有する電源回路において、
前記電圧制御回路および前記基準電圧生成回路は、それぞれ自身の回路内に流れる電流が所定値以上になると正常に動作するように構成されており、
前記電圧制御回路および前記基準電圧生成回路のうち少なくとも一方の回路内に流れる電流が前記所定値より小さい場合に遮断信号を出力して前記主トランジスタを電流遮断状態に制御する出力遮断回路を備えて構成されていることを特徴とする電源回路。
【請求項２】
前記電圧制御回路は、一対の差動入力トランジスタと当該一対の差動入力トランジスタに所定電流を供給する電流源とを有する差動増幅回路と、この差動増幅回路からの信号に基づいて前記駆動信号を出力する出力回路とを備えて構成され、
前記出力遮断回路は、前記一対の差動入力トランジスタに流れる各電流を検出する一対の検出用トランジスタを備え、前記各検出用トランジスタにより検出された各電流の和が前記所定電流より小さい場合に前記遮断信号を出力することを特徴とする請求項１記載の電源回路。
【請求項３】
前記電圧制御回路は、第１の電源線および第２の電源線から電源の供給を受けて動作し、前記差動増幅回路は、前記各差動入力トランジスタと前記第２の電源線との間にそれぞれ接続されたダイオード接続の形態をなす一対の負荷用トランジスタを備え、
前記各検出用トランジスタと前記各負荷用トランジスタとは、それぞれカレントミラー回路を構成しており、
前記出力遮断回路は、前記第１の電源線と前記遮断信号の出力ノードとの間に接続された共通の抵抗を備え、前記出力ノードと前記第２の電源線との間に前記各検出用トランジスタが並列に接続されていることを特徴とする請求項２記載の電源回路。
【請求項４】
前記共通の抵抗は、前記一対の検出用トランジスタに流れる各電流の和が前記所定電流より小さい場合に前記遮断信号が出力され、前記一対の検出用トランジスタに流れる各電流の和が前記所定電流に等しい場合に前記遮断信号が無効化されるようにその抵抗値が設定されることを特徴とする請求項３記載の電源回路。
【請求項５】
前記共通の抵抗に替えて、前記一対の差動入力トランジスタに供給される所定電流より小さい定電流を流すように設定された定電流回路を備えていることを特徴とする請求項３記載の電源回路。
【請求項６】
前記基準電圧生成回路は、前記基準電圧を発生する基準電圧発生回路を備え、
前記出力遮断回路は、前記基準電圧発生回路に流れる電流を検出し、その検出した電流が、前記基準電圧発生回路が前記基準電圧を発生している状態で当該基準電圧発生回路に流れる動作電流より小さい場合に前記遮断信号を出力することを特徴とする請求項１ないし５の何れかに記載の電源回路。
【請求項７】
前記基準電圧生成回路は、第１の電源線および第２の電源線から電源の供給を受けて動作し、
前記基準電圧発生回路は、前記第２の電源線に接地された第１のトランジスタと、この第１のトランジスタと制御端子同士が接続された第２のトランジスタと、この第２のトランジスタと前記第２の電源線との間に接続された第１の抵抗と、前記第１の電源線と前記第１のトランジスタおよび第２のトランジスタとの間に接続されカレントミラー回路を構成する第３のトランジスタおよび第４のトランジスタと、前記第１の電源線と前記基準電圧の出力ノードとの間に接続され前記第４のトランジスタとカレントミラー回路を構成する第５のトランジスタと、前記基準電圧の出力ノードと前記第２の電源線との間に順方向に接続されたダイオードおよび第２の抵抗とを備えて構成され、
前記出力遮断回路は、前記第１の電源線と前記遮断信号の出力ノードとの間に接続され前記第４のトランジスタとカレントミラー回路を構成する出力検出用トランジスタと、前記遮断信号の出力ノードと前記第２の電源線との間に接続された出力検出用抵抗とを備えていることを特徴とする請求項６記載の電源回路。
【請求項８】
前記基準電圧生成回路は、第１の電源線および第２の電源線から電源の供給を受けて動作し、
前記基準電圧発生回路は、前記第２の電源線に接地された第１のトランジスタと、この第１のトランジスタと制御端子同士が接続された第２のトランジスタと、この第２のトランジスタと前記第２の電源線との間に接続された第１の抵抗と、前記第１の電源線と前記第１のトランジスタおよび第２のトランジスタとの間に接続されカレントミラー回路を構成する第３のトランジスタおよび第４のトランジスタと、前記第１の電源線と前記基準電圧の出力ノードとの間に接続され前記第４のトランジスタとカレントミラー回路を構成する第５のトランジスタと、前記基準電圧の出力ノードと前記第２の電源線との間に順方向に接続されたダイオードおよび第２の抵抗とを備えて構成され、
前記第１の電源線と前記第１のトランジスタとの間に接続された起動用トランジスタと、この起動用トランジスタの制御端子と前記第２の電源線との間に互いに並列に接続された起動用抵抗およびコンデンサと、前記第４のトランジスタとカレントミラー回路を構成し前記第１の電源線から前記起動用抵抗および前記コンデンサに電流を供給する起動制御用トランジスタとからなるスタートアップ回路を備え、
前記出力遮断回路は、前記第１の電源線と前記遮断信号の出力ノードとの間に接続され前記起動用トランジスタと制御端子同士が接続された起動検出用トランジスタと、前記遮断信号の出力ノードと前記第２の電源線との間に接続された起動検出用抵抗とを備えていることを特徴とする請求項６記載の電源回路。
【請求項９】
前記出力遮断回路は、前記遮断信号が入力されると前記主トランジスタをオフ駆動する遮断用トランジスタを備えていることを特徴とする請求項１ないし８の何れかに記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源入力端子と電源出力端子との間の電源経路に介在する主トランジスタの駆動を制御することにより出力電圧を目標値に制御する電源回路に関する。
【背景技術】
【０００２】
近年のＬＳＩの微細化により、その内部のデジタル回路の電源電圧は、例えば１．５Ｖといった低電圧化が進んでいる。一方、例えば自動車に使用されるＬＳＩにおいては、インターフェース部分に５Ｖ系の信号が必要となる。このため、同一チップ内に１．５Ｖ系の素子と５Ｖ系の素子が混載される場合がある。そして、このようなＬＳＩにおいて、デジタル回路に供給する電源電圧を生成する電源回路をＬＳＩに内蔵する場合、その電源回路は上記５Ｖ系の素子を使用して構成される。この種の電源回路としては、例えば、特許文献１に開示されているシリーズレギュレータ形式のものが多く用いられている。
【０００３】
図９は、シリーズレギュレータ形式の電源回路を内蔵したＬＳＩの構成の一例を示している。ＬＳＩ１は、電源回路２とデジタル回路３とを有している。電源回路２は、電源入力端子４と電源出力端子５との間に接続されたＰチャネル型のＭＯＳＦＥＴ（以下、トランジスタと称す）Ｍ１、抵抗Ｒ１とＲ２とからなる電圧検出回路６、基準電圧生成回路７およびトランジスタＭ１の駆動を制御する制御アンプ８から構成されている。
【０００４】
また、図１０に示すように、制御アンプ８は、電源線９および電源線１０から電源の供給を受けて動作し、トランジスタＭ２〜Ｍ６からなる差動増幅回路１１と、トランジスタＭ７と抵抗Ｒ３とからなる定電流回路１２と、トランジスタＭ８〜Ｍ１１からなる出力回路１３とを有している。このような構成の電源回路２は、外部より電源入力端子４を介して供給される５Ｖ（ＶDD）の入力電圧を、目標値の１．５Ｖ（Ｖout）に降圧した出力電圧として電源出力端子５から出力するようになっている。一方、デジタル回路３は、電源回路２の電源出力端子５と接続された電源入力端子１４から１．５Ｖ（Ｖout）の電源電圧の供給を受けて動作する１．５Ｖ系の素子により構成されている。
【特許文献１】特開２００５−１６５３７９号公報（図１１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、電源回路２を構成する５Ｖ系の素子は、１．５Ｖ系の素子のように微細化されていないため、トランジスタのしきい値電圧が高い。このため、制御アンプ８は、電源線９、１０間の電圧（入力電圧ＶDD）がある程度の電圧、例えば２．０Ｖ（最低動作電圧：ＶDDmin）まで上昇しないと動作電流が流れず正常に動作しない。これは、基準電圧生成回路７も同様である。
【０００６】
図１１は、電源回路２の電源立ち上げ過程における入力電圧ＶDDおよび出力電圧Ｖoutの波形を示している。この図１１に示すように、電源投入から入力電圧ＶDDがＶDDminに到達するまで（時刻ｔ０〜時刻ｔ２）の間は、上述したように制御アンプ８が正常に動作できず、電源回路２の出力電圧Ｖoutは不定となってしまう。
【０００７】
さらに、入力電圧ＶDDがＶDDmin未満の電源立ち上げ過程において、入力電圧ＶDDが出力電圧Ｖoutの目標値である１．５Ｖを超えた状態のとき（時刻ｔ１〜時刻ｔ２の間）、出力電圧Ｖoutがオーバーシュートする虞があり、出力電圧Ｖoutが一時的に１．５Ｖを超えることがある。これにより、デジタル回路３の１．５Ｖ系の素子に過大な電圧が印加される可能性がある。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、電源立ち上げ過程において入力電源電圧が低電圧であるとき、出力電圧のオーバーシュートを防止できる電源回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の電源回路によれば、電圧制御回路および基準電圧生成回路は、それぞれ自身の回路内に流れる電流が所定値以上になると正常に動作し、これらの回路が正常に動作することにより主トランジスタの駆動が制御されて電源出力端子から目標値となる出力電圧が出力される。そして、電圧制御回路および基準電圧生成回路のうち少なくとも一方の回路内に流れる電流が所定値より小さい場合に、出力遮断回路が遮断信号を出力して主トランジスタを電流遮断状態に制御する。
【００１０】
このように構成すれば、電源立ち上げ過程などの入力電源電圧が低い状態において、電圧制御回路および基準電圧生成回路のうち少なくとも一方の回路が正常に動作していないときには電源出力端子からの出力が遮断されるため、出力電圧の不定状態を防止できる。また、出力電圧の不定状態を防止することにより、電源立ち上げ過程で入力電源電圧が出力電圧の目標値よりも高い状態にあるときに出力電圧がオーバーシュートして一時的に目標値よりも高くなって出力電圧供給先の回路に悪影響を与えることも無くなる。
【００１１】
請求項２記載の電源回路によれば、電圧制御回路は、正常に動作している状態では、電流源から一対の差動入力トランジスタに供給される所定電流と一対の差動入力トランジスタに実際に流れる各電流の和が一致する。そこで、一対の差動入力トランジスタに流れる各電流を一対の検出用トランジスタにより検出し、この検出された各電流の和が所定電流より小さい場合に出力遮断回路が遮断信号を出力する。このように構成すれば、電圧制御回路が正常に動作していないときに電源出力端子からの出力が遮断されるため、出力電圧の不定状態およびオーバーシュートを防止できる。
【００１２】
請求項３記載の電源回路によれば、差動入力トランジスタに流れる各電流は、各検出用トランジスタに流れる。そして、第１の電源線と遮断信号の出力ノードとの間に共通の抵抗を接続し、遮断信号の出力ノードと第２の電源線との間に一対の検出用トランジスタを並列に接続した。
【００１３】
このように構成すれば、遮断信号の出力ノードの電位は、一対の差動入力トランジスタに流れる各電流の和、つまり電圧制御回路の動作状態に応じて変化する。従って、出力遮断回路が、遮断信号の出力ノードの電位に基づいて主トランジスタを電流遮断状態に制御すれば、電圧制御回路の動作状態に基づいて電源出力端子からの出力を遮断できる。
【００１４】
請求項４記載の電源回路によれば、一対の検出用トランジスタに流れる各電流の和が所定電流より小さい場合に遮断信号が出力され、一対の検出用トランジスタに流れる各電流の和が上記所定電流に等しい場合に遮断信号を無効化するように共通の抵抗の抵抗値を設定するようにした。従って、一対の検出用トランジスタに流れる各電流の和に応じて確実に遮断信号の出力または遮断信号の無効化を行うことができる。
【００１５】
請求項５記載の電源回路によれば、共通の抵抗に替えて、一対の差動入力トランジスタに供給される所定電流より小さい定電流を流すように設定された定電流回路を備えて構成した。これにより、抵抗値の公差設計などの高い精度が要求される設計を行うことなく、一対の検出用トランジスタに流れる各電流の和に応じて確実に遮断信号の出力または遮断信号の無効化を行うことができる。
【００１６】
請求項６記載の電源回路によれば、出力遮断回路は、基準電圧発生回路に流れる電流を検出し、その検出した電流が正常動作時（基準電圧発生時）の動作電流より小さい場合に遮断信号を出力するように構成した。このように構成すれば、基準電圧生成回路が正常に動作していないときには電源出力端子からの出力が遮断されるため、出力電圧の不定状態およびオーバーシュートを防止できる。
【００１７】
請求項７記載の電源回路によれば、基準電圧生成回路が正常に動作している状態では、第４のトランジスタを介して第１の抵抗に所定の動作電流が流れる。そこで、第４のトランジスタに流れる電流がカレントミラー回路を介して出力検出用トランジスタに流れるように構成した。そして、第１の電源線と遮断信号の出力ノードとの間に出力検出用トランジスタを接続し、遮断信号の出力ノードと第２の電源線との間に出力検出用抵抗を接続した。
【００１８】
このように構成すれば、遮断信号の出力ノードの電位は、基準電圧生成回路の動作状態に応じて変化する。従って、出力遮断回路が、遮断信号の出力ノードの電位に基づいて主トランジスタを電流遮断状態に制御すれば、基準電圧生成回路の動作状態に基づいて電源出力端子からの出力を遮断できる。
【００１９】
請求項８記載の電源回路によれば、スタートアップ回路を備えた基準電圧生成回路は、電源立ち上げ過程において、起動用トランジスタに電流が流れ、基準電圧発生回路が基準電圧を発生して正常に動作を開始した後、起動用トランジスタがオフする。そこで、第１の電源線と遮断信号の出力ノードとの間に起動用トランジスタと制御端子同士が接続された起動検出用トランジスタを接続し、遮断信号の出力ノードと第２の電源線との間に起動検出用抵抗を接続した。
【００２０】
このように構成すれば、遮断信号の出力ノードの電位は、起動用トランジスタに流れる電流、つまり基準電圧生成回路の動作状態に応じて変化する。従って、出力遮断回路が、遮断信号の出力ノードの電位に基づいて主トランジスタを電流遮断状態に制御すれば、基準電圧生成回路の動作状態に基づいて電源出力端子からの出力を遮断できる。
【００２１】
請求項９記載の電源回路によれば、主トランジスタを直接駆動できない場合であっても、遮断用トランジスタを介して駆動することにより、主トランジスタを遮断信号に基づいて確実にオフ駆動できる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図３を参照しながら説明する。
図１は、シリーズレギュレータ形式の電源回路を内蔵したＬＳＩの概略構成を示しており、図９と同一の構成部分には同一符号を付している。図１において、ＬＳＩ２１は、電源回路２２とデジタル回路３とを有している。
【００２３】
電源回路２２は、電源入力端子４と電源出力端子５との間に接続されたトランジスタＭ１（主トランジスタに相当）、抵抗Ｒ１とＲ２とからなる電圧検出回路６、基準電圧生成回路７、トランジスタＭ１の駆動を制御する制御アンプ２３（電圧制御回路に相当）およびトランジスタＭ２１、Ｍ２２（遮断用トランジスタに相当）と抵抗Ｒ２１とからなる出力遮断部２４を備えて構成されている。なお、トランジスタＭ１、Ｍ２２はＰチャネル型のＭＯＳＦＥＴであり、トランジスタＭ２１はＮチャネル型のＭＯＳＦＥＴである。
【００２４】
電源入力端子４と図示しないグランド端子との間には、外部から入力電圧ＶDD（本実施形態では５Ｖ）が印加されるようになっている。デジタル回路３は、１．５Ｖ系の素子により構成されており、外部の結線により電源出力端子５と接続された電源入力端子１４から電源電圧が供給されるようになっている。
【００２５】
電圧検出回路６の抵抗Ｒ１と抵抗Ｒ２は、電源出力端子５と電源線１０との間に接続されている。抵抗Ｒ１と抵抗Ｒ２との共通接続点は、制御アンプ２３の非反転入力端子に接続されており、電源出力端子５における出力電圧Ｖoutを抵抗Ｒ１、Ｒ２により分圧した検出電圧Ｖdetが制御アンプ２３に入力されている。基準電圧生成回路７は、例えばバンドギャップ基準電圧回路であり、出力電圧Ｖoutの目標値を指令するための基準電圧Ｖref（本実施形態では１．０Ｖ）を生成している。基準電圧生成回路７の基準電圧Ｖrefの出力端子は、制御アンプ２３の反転入力端子に接続されている。
【００２６】
制御アンプ２３は２つの出力端子を有しており、誤差増幅信号Ａoutの出力端子がトランジスタＭ１のゲートに接続され、電圧信号Ｖcut1の出力端子がトランジスタＭ２１のゲートに接続されている。トランジスタＭ２１のソースは電源線１０に接続されており、ドレインは抵抗Ｒ２１を介して電源線９に接続されている。また、トランジスタＭ２１のドレインは、トランジスタＭ１のゲート−ソース間に接続されたトランジスタＭ２２のゲートに接続されている。
【００２７】
図２は、制御アンプ２３の電気的構成を示している。制御アンプ２３は、電源線９、１０（第１、第２の電源線に相当）から電源の供給を受けて動作するものであり、これら電源線９、１０間には入力電圧ＶDDが印加される。制御アンプ２３は、トランジスタＭ２〜Ｍ６からなる差動増幅回路１１、トランジスタＭ７と抵抗Ｒ３とからなる定電流回路１２、トランジスタＭ８〜Ｍ１１からなる出力回路１３、およびトランジスタＭ２３、Ｍ２４と抵抗Ｒ２２とからなる遮断信号出力部２５を有している。
【００２８】
なお、本実施形態では、遮断信号出力部２５と前述した出力遮断部２４とにより出力遮断回路が構成されている。上記した各トランジスタのうち、トランジスタＭ２、Ｍ３、Ｍ６、Ｍ７、Ｍ１０、Ｍ１１は、Ｐチャネル型のＭＯＳＦＥＴであり、このうち、トランジスタＭ２とＭ３、Ｍ１０とＭ１１については、Ｗ（ゲート幅）／Ｌ（ゲート長）がそれぞれ同じ値となるように形成されている。また、トランジスタＭ４、Ｍ５、Ｍ８、Ｍ９、Ｍ２３、Ｍ２４は、何れもＷ／Ｌが同じ値となるように形成されたＮチャネル型のＭＯＳＦＥＴである。
【００２９】
定電流回路１２において、トランジスタＭ７のソースは電源線９に接続されており、ゲートおよびドレインは共通に接続されるとともに、抵抗Ｒ３を介して電源線１０に接続されている。差動増幅回路１１において、トランジスタＭ２およびＭ３（一対の差動入力トランジスタに相当）の各ゲートは、反転入力端子および非反転入力端子にそれぞれ接続されており、基準電圧Ｖrefおよび検出電圧Ｖdetが与えられるようになっている。トランジスタＭ２、Ｍ３のソースは共通に接続されるとともに、電流源として機能するトランジスタＭ６を介して電源線９に接続されている。このトランジスタＭ６と、定電流回路１２のトランジスタＭ７とはカレントミラー回路を構成している。また、トランジスタＭ２、Ｍ３の各ドレインは、それぞれトランジスタＭ４、Ｍ５（一対の負荷用トランジスタに相当）を介して電源線１０に接続されている。
【００３０】
出力回路１３において、トランジスタＭ８およびＭ９は、それぞれ差動増幅回路１１のトランジスタＭ４およびＭ５とカレントミラー回路を構成している。トランジスタＭ８、Ｍ９と電源線９との間には、トランジスタＭ１０、Ｍ１１からなるカレントミラー回路が接続されている。トランジスタＭ９とＭ１１との共通接続点Ｎ２１は、誤差増幅信号Ａoutの出力端子とされている。
【００３１】
遮断信号出力部２５において、トランジスタＭ２３およびＭ２４（一対の検出用トランジスタに相当）は、差動増幅回路１１のトランジスタＭ４およびＭ５とソース同士およびゲート同士が接続されて、それぞれカレントミラー回路を構成している。トランジスタＭ２３とＭ２４のドレインは共通に接続されるとともに、抵抗Ｒ２２（共通の抵抗に相当）を介して電源線９に接続されている。抵抗Ｒ２２と、トランジスタＭ２３およびＭ２４との共通接続点Ｎ２２（遮断信号の出力ノードに相当）は、電圧信号Ｖcut1の出力端子とされている。
【００３２】
なお、抵抗Ｒ２２の抵抗値は、そのばらつきも含めて、トランジスタＭ２、Ｍ３に供給される電流（トランジスタＭ７に流れる電流Ｉ（Ｍ７））と、実際にトランジスタＭ２、Ｍ３に流れる電流とが等しくなると共通接続点Ｎ２２の電位がトランジスタＭ２１を確実にオフ駆動できる電位（略０Ｖの電位）になるように設定されている。
【００３３】
次に、上記構成の電源回路２２の動作について説明する。
制御アンプ２３には、前述したように電源線９、１０から電源が供給されるが、これら電源線９、１０間に印加される入力電圧ＶDDが下記（１）式に示す最低動作電圧ＶDDmin以上のとき、差動増幅回路１１の各トランジスタＭ２〜Ｍ６のドレイン−ソース間電圧ＶDSおよびしきい値電圧ＶTが十分に確保される。これにより、トランジスタＭ２、Ｍ３に所定のドレイン電流が流れ、差動増幅回路１１が正常に動作する。なお、下記（１）式におけるＶDSおよびＶTは、括弧内に記載した符号が付されたトランジスタのものであることを示している。
ＶDDmin ＝ＶDS（Ｍ６）＋ＶDS（Ｍ２）＋ＶT（Ｍ４）
＝ＶDS（Ｍ６）＋ＶDS（Ｍ３）＋ＶT（Ｍ５）            …（１）
【００３４】
また、このときトランジスタＭ２、Ｍ３に実際に流れるドレイン電流Ｉ（Ｍ２）、Ｉ（Ｍ３）の加算値と、トランジスタＭ７のドレイン電流Ｉ（Ｍ７）とは下記（２）式に示すように等しくなる。
Ｉ（Ｍ７）＝Ｉ（Ｍ２）＋Ｉ（Ｍ３）            …（２）
【００３５】
図３は、電源立ち上げ過程における入力電圧ＶDD、出力電圧Ｖoutおよび電圧信号Ｖcut1の波形図である。なお、図３においては、入力電圧ＶDDおよび出力電圧Ｖoutを実線で示し、電圧信号Ｖcut1を一点鎖線で示している。まず、入力電圧ＶDDが上記ＶDDminまで上昇し、出力電圧Ｖoutが目標電圧（本実施形態では１．５Ｖ）に制御されている状態（図３における時刻ｔ３以降の状態）の動作について説明する。
【００３６】
この状態では、電源線９、１０間にトランジスタＭ２〜Ｍ６を十分に駆動できる入力電圧ＶDDが印加されているため、トランジスタＭ２、Ｍ３には、式（２）に示した所定のドレイン電流Ｉ（Ｍ２）、Ｉ（Ｍ３）が流れ、制御アンプ２３は次のように正常に動作する。
【００３７】
すなわち、制御アンプ２３は、トランジスタＭ２のゲートに与えられた基準電圧Ｖrefと、トランジスタＭ３のゲートに与えられた検出電圧Ｖdetとの差に応じた誤差増幅信号Ａoutを出力する。この誤差増幅信号ＡoutによりトランジスタＭ１が駆動され、出力電圧Ｖoutは、下記（３）式に示す目標電圧に制御される。なお、下記（３）式においては、抵抗Ｒ１、Ｒ２の抵抗値をそれぞれＲ１、Ｒ２として示している。
目標電圧＝Ｖref×（Ｒ１＋Ｒ２）／Ｒ２            …（３）
【００３８】
一方、遮断信号出力部２５のトランジスタＭ２３、Ｍ２４には、トランジスタＭ２、Ｍ３のドレイン電流Ｉ（Ｍ２）、Ｉ（Ｍ３）が、トランジスタＭ４、Ｍ５を介して流れるため、共通接続点Ｎ２２の電位は略０Ｖの電位まで低下し、Ｌレベルの電圧信号Ｖcut1が出力される。従って、出力遮断部２４のトランジスタＭ２１、Ｍ２２がオフされ、トランジスタＭ１の駆動制御に影響を及ぼさないようになっている。
【００３９】
続いて、入力電圧ＶDDの立ち上げ過程における動作について説明する。入力電圧ＶDDが上記最低動作電圧ＶDDminに達するまでの間（図３における時刻ｔ０〜時刻ｔ２の間）においては、電源線９、１０間にトランジスタＭ２〜Ｍ６を十分に駆動できる入力電圧ＶDDが印加されていない。このため、トランジスタＭ２、Ｍ３には、ドレイン電流がほとんど流れない。従って、制御アンプ２３は正常に動作できず、その出力である誤差増幅信号Ａoutは不定となる。
【００４０】
一方、遮断信号出力部２５のトランジスタＭ２３、Ｍ２４もトランジスタＭ２、Ｍ３と同様に電流がほとんど流れないため、共通接続点Ｎ２２の電位は略ＶDDの電位まで上昇し、Ｈレベルの電圧信号Ｖcut1が出力される。なお、本実施形態では、このＨレベルの電圧信号Ｖcut1が遮断信号に相当する。このＨレベルの電圧信号Ｖcut1により、トランジスタＭ２１、Ｍ２２がオンされ、トランジスタＭ１は電流遮断状態に制御される。このようにして、制御アンプ２３から出力される誤差増幅信号Ａoutが不定である間（時刻ｔ０〜ｔ２の間）、電源出力端子５における出力電圧Ｖoutは０Ｖから上昇することなく、０Ｖ一定に保たれる。
【００４１】
入力電圧ＶDDがトランジスタＭ２１のしきい値電圧ＶT（Ｍ２１）未満の間（時刻ｔ０〜ｔ１の間）は、電圧信号Ｖcut1によりトランジスタＭ２１、Ｍ２２をオン駆動できない。しかし、このとき電源線９の電位も電圧信号Ｖcut1と略同電位であるため、たとえ誤差増幅信号Ａoutが０Ｖの電位であっても、トランジスタＭ１のゲート−ソース間電圧はそのしきい値電圧未満となり、トランジスタＭ１がオンすることはない。従って、この間も出力電圧Ｖoutは０Ｖ一定に保たれる。
【００４２】
以上説明したように、本実施形態によれば次のような効果を奏する。
電源回路２２は、制御アンプ２３における差動増幅回路１１のトランジスタＭ２、Ｍ３に実際に流れる電流Ｉ（Ｍ２）、Ｉ（Ｍ３）の和が、トランジスタＭ６からトランジスタＭ２、Ｍ３に供給される電流Ｉ（Ｍ７）未満のとき、つまり、差動増幅回路１１の各トランジスタＭ２〜Ｍ６が十分に駆動されていないとき、遮断信号であるＨレベルの電圧信号Ｖcut1を出力し、トランジスタＭ１を電流遮断状態に制御する。
【００４３】
より具体的には、遮断信号出力部２５のトランジスタＭ２３、Ｍ２４の各ドレインを共通に接続するとともに抵抗Ｒ２２を介して電源線９に接続し、抵抗Ｒ２２とトランジスタＭ２３およびＭ２４との共通接続点Ｎ２２を電圧信号Ｖcut1の出力端子とする。そして、トランジスタＭ２、Ｍ３に流れる各電流が、カレントミラー回路を介してトランジスタＭ２３、Ｍ２４に流れるように構成している。従って、制御アンプ２３の動作状態に応じて共通接続点Ｎ２２の電位、つまり電圧信号Ｖcut1のレベルが変化する。
【００４４】
これにより、電源立ち上げ時において入力電圧ＶDDが制御アンプ２３の最低動作電圧ＶDDmin（２Ｖ）より低いとき、差動増幅回路１１の各トランジスタＭ２〜Ｍ６を十分駆動できず制御アンプ２３から出力される誤差増幅信号Ａoutが不定になったとしても、トランジスタＭ１を電流遮断状態に制御するので、出力電圧Ｖoutが不定となる状態を防止できる。
【００４５】
そして、出力電圧Ｖoutの不定状態を防止することにより、入力電圧ＶDDが最低動作電圧ＶDDminより低く且つ出力電圧Ｖoutの目標電圧（１．５Ｖ）よりも高いときに、出力電圧Ｖoutがオーバーシュートして一時的に１．５Ｖよりも高くなって出力電圧Ｖoutの供給先であるデジタル回路３の１．５Ｖ系の素子に過大な電圧が印加されることを防止できる。
【００４６】
抵抗Ｒ２２の抵抗値を、そのばらつきも含めて、トランジスタＭ２、Ｍ３に供給される電流と、実際にトランジスタＭ２、Ｍ３に流れる電流とが等しくなると共通接続点Ｎ２２の電位が略０Ｖの電位になるように設定した。これにより、制御アンプ２３が正常に動作しているときには確実にＬレベルの電圧信号Ｖcut1を出力し、制御アンプ２３から出力される誤差増幅信号ＡoutをトランジスタＭ１のゲートに与えることができるので、電源回路２２の定常動作が妨げられることはない。
【００４７】
Ｈレベルの電圧信号Ｖcut1によりオン可能なトランジスタＭ２１およびＭ２２を介して、トランジスタＭ１を電流遮断状態に制御するようにした。これにより、トランジスタＭ１を直接駆動できない場合でも、Ｈレベルの電圧信号Ｖcut1により確実にオフ駆動できる。
【００４８】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す制御アンプの電気的構成図である。この図４に示す制御アンプ３１（電圧制御回路に相当）は、図２に示す制御アンプ２３に対し、遮断信号出力部２５に替えて遮断信号出力部３２を備えている点が異なっているが、その他の構成部分については同一であり、図２と同一符号を付している。
【００４９】
図４に示すように、遮断信号出力部３２において、トランジスタＭ２３とＭ２４のドレインは、Ｐチャネル型のＭＯＳトランジスタＭ３１を介して電源線９に接続されている。トランジスタＭ３１と、定電流回路１２のトランジスタＭ７とは、ソース同士およびゲート同士が接続されてカレントミラー回路３３（定電流回路に相当）を構成している。また、トランジスタＭ３１のＷ／Ｌは、トランジスタＭ７のＷ／Ｌに比べて小さい値に設定されている。
【００５０】
トランジスタＭ３１には、トランジスタＭ７に流れる電流Ｉ（Ｍ７）に応じた電流Ｉ（Ｍ３１）が流れるが、この電流Ｉ（Ｍ３１）は、同じゲート長の下でトランジスタＭ７とＭ３１のゲート幅の比をＷ（Ｍ３１）／Ｗ（Ｍ７）として示すと下記（４）式で表される。
Ｉ（Ｍ３１）＝Ｉ（Ｍ７）×Ｗ（Ｍ３１）／Ｗ（Ｍ７）            …（４）
【００５１】
なお、トランジスタＭ７とＭ３１のゲート幅は、トランジスタＭ２３、Ｍ２４に流れる電流の和がトランジスタＭ２、Ｍ３に供給される電流Ｉ（Ｍ７）未満になったとき、共通接続点Ｎ２２の電位を、トランジスタＭ２１を確実にオンできる電位（略ＶDDの電位）とするために必要な電流Ｉ（Ｍ３１）をトランジスタＭ３１に流すように設定されている。
【００５２】
上記構成によれば次のような作用および効果を奏する。
制御アンプ３１は、差動増幅回路１１の各トランジスタＭ２〜Ｍ６が十分に駆動されず誤差増幅信号Ａoutが不定となるような場合において、トランジスタＭ２３、Ｍ２４にほとんど電流が流れない状況下でもトランジスタＭ３１には電流Ｉ（Ｍ７）に応じた電流Ｉ（Ｍ３１）が流れる。従って、共通接続点Ｎ２２の電位は略ＶDDの電位まで上昇し、Ｈレベルの電圧信号Ｖcut1が出力される。これにより、トランジスタＭ１が電流遮断状態に制御されるため、誤差増幅信号Ａoutが不定である間、出力電圧Ｖoutを０Ｖで一定とすることができる。
【００５３】
一方、制御アンプ３１が正常に動作しているとき、つまり差動増幅回路１１のトランジスタＭ２、Ｍ３に供給される電流Ｉ（Ｍ７）とトランジスタＭ２、Ｍ３に実際に流れる電流Ｉ（Ｍ２）、Ｉ（Ｍ３）とが等しいとき、トランジスタＭ２３、Ｍ２４に流れる電流の和はＩ（Ｍ７）と等しくなる。このトランジスタＭ２３、Ｍ２４に流れる電流の和は、トランジスタＭ３１に流れる電流Ｉ（Ｍ３１）に比べて大きいため、共通接続点Ｎ２２の電位は略０Ｖの電位まで低下し、Ｌレベルの電圧信号Ｖcut1が出力される。これにより、トランジスタＭ２１、Ｍ２２がオフされ、トランジスタＭ１の駆動制御に影響を及ぼさないようになっている。
【００５４】
本実施形態の制御アンプ３１は、第１の実施形態におけるばらつきを含めた抵抗値の設計という高い精度が要求される設計に替えて、トランジスタＭ７とＭ３１とのゲート幅の比の設定を行うことにより、第１の実施形態と同様の効果を得ることができる。さらに、ＬＳＩ２１のチップ上に、トランジスタＭ３１を形成するために必要な面積は、第１の実施形態における抵抗Ｒ２２を配置するために必要な面積と比べて小さいので、ＬＳＩ２１のチップにおいて電源回路２２が占める面積を小さくできる。
【００５５】
（第３の実施形態）
図５および図６は、本発明の第３の実施形態を示すものであり、図５は、第１の実施形態における図１相当図である。この図５に示す電源回路４１は、図１に示す電源回路２２に対し、基準電圧生成回路７に替えて基準電圧生成回路４２を備えている点と、出力遮断部２４に替えて出力遮断部４３を備えている点とが異なる。その他の構成部分については同一であり、図１と同一符号を付している。
【００５６】
基準電圧生成回路４２は、基準電圧生成回路７と同様に基準電圧Ｖrefを生成するバンドギャップ基準電圧回路であり、さらに電圧信号Ｖcutb2の出力端子を備えている。出力遮断部４３は、Ｐチャネル型のＭＯＳトランジスタＭ４１（遮断用トランジスタに相当）を備えている。このトランジスタＭ４１は、トランジスタＭ１のゲート−ソース間に接続されており、そのゲートには基準電圧生成回路４２から出力される電圧信号Ｖcutb2が与えられるようになっている。
【００５７】
図６は、基準電圧生成回路４２の電気的構成を示している。この図６に示す基準電圧生成回路４２は、電源線９、１０から電源の供給を受けて動作するものであり、これら電源線９、１０間には入力電圧ＶDDが印加される。基準電圧生成回路４２は、トランジスタＭ４２〜Ｍ４８、抵抗Ｒ４１、Ｒ４２およびダイオードＤ４１からなる基準電圧発生回路４４と、トランジスタＭ４９、Ｍ５０、抵抗Ｒ４３およびコンデンサＣ４１からなるスタートアップ回路４５と、トランジスタＭ５１および抵抗Ｒ４４からなる遮断信号出力部４６とを備えている。
【００５８】
なお、本実施形態では、遮断信号出力部４６と前述した出力遮断部４３とにより出力遮断回路が構成されている。また、上記した各トランジスタのうち、トランジスタＭ４２〜Ｍ４５はＮチャネル型のＭＯＳＦＥＴであり、トランジスタＭ４６〜Ｍ５１はＰチャネル型のＭＯＳＦＥＴである。このうち、トランジスタＭ４４とＭ４５、トランジスタＭ４６〜Ｍ４８とＭ５１は、Ｗ／Ｌがそれぞれ同じ値となるように形成されている。トランジスタＭ４２とＭ４３とは、ゲート長Ｌは同じであるが、ゲート幅Ｗについては、トランジスタＭ４３のＷがトランジスタＭ４２のＷに対しα倍となるように設定されている。
【００５９】
基準電圧発生回路４４において、トランジスタＭ４２（第１のトランジスタに相当）のソースは電源線１０に接続されており、ゲートおよびドレインは共通に接続されている。トランジスタＭ４３（第２のトランジスタに相当）のソースは、抵抗Ｒ４１（第１の抵抗に相当）を介して電源線１０に接続されている。トランジスタＭ４２およびＭ４３の各ドレインは、トランジスタＭ４４およびＭ４５と、トランジスタＭ４６およびＭ４７（第３および第４のトランジスタに相当）からなるカレントミラー回路とを介して電源線９に接続されている。トランジスタＭ４２とＭ４３、Ｍ４４とＭ４５とは、それぞれゲート同士が接続されている。
【００６０】
トランジスタＭ４８は、トランジスタＭ４７とカレントミラー回路を構成しており、そのドレインは、抵抗Ｒ４２（第２の抵抗に相当）および順方向に接続されたダイオードＤ４１を介して電源線１０に接続されている。トランジスタＭ４８と抵抗Ｒ４２との共通接続点Ｎ４１（基準電圧の出力ノードに相当）は、基準電圧Ｖrefの出力端子とされている。
【００６１】
スタートアップ回路４５において、トランジスタＭ４９（起動用トランジスタに相当）は、電源線９と基準電圧発生回路４４のトランジスタＭ４２のドレインとの間に接続されている。トランジスタＭ４９のゲートと電源線１０との間には抵抗Ｒ４３（起動用抵抗に相当）とコンデンサＣ４１が並列に接続されている。また、トランジスタＭ４９のゲートと電源線９との間には、トランジスタＭ４７とカレントミラー回路を構成するトランジスタＭ５０（起動制御用トランジスタに相当）が接続されている。
【００６２】
遮断信号出力部４６において、トランジスタＭ５１（出力検出用トランジスタに相当）のソースは電源線９に接続され、ドレインは抵抗Ｒ４４（出力検出用抵抗に相当）を介して電源線１０に接続されている。トランジスタＭ５１は、基準電圧発生回路４４のトランジスタＭ４７とカレントミラー回路を構成している。トランジスタＭ５１と抵抗Ｒ４４との共通接続点Ｎ４２（遮断信号の出力ノードに相当）は、電圧信号Ｖcutb2の出力端子とされている。
【００６３】
なお、抵抗Ｒ４４の抵抗値は、そのばらつきも含めて、トランジスタＭ５１に後述する所定の動作電流が流れているときに共通接続点Ｎ４２の電位が出力遮断部４３のトランジスタＭ４１を確実にオフ駆動できるような電位（略ＶDDの電位）になるように設定されている。
【００６４】
上記構成の基準電圧生成回路４２から出力される基準電圧Ｖrefは、ダイオードＤ４１の順方向電圧をＶF（Ｄ４１）で表し、（トランジスタＭ４３のゲート幅）／（トランジスタＭ４２のゲート幅）を係数αで表し、（抵抗Ｒ４２の抵抗値）／（抵抗Ｒ４１の抵抗値）を係数βで表せば、一般に下記（５）式により表される。なお、各係数α、βは、基準電圧Ｖrefの温度係数が０となるように設定されている。
Ｖref＝ＶF（Ｄ４１）＋β・（ｋ・Ｔ／ｑ）・ｌｎα            …（５）
ただし、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対温度
【００６５】
次に、上記構成の電源回路４１の動作について、基準電圧生成回路４２の動作を中心に説明する。
基準電圧生成回路４２への電源の供給が開始され、入力電圧ＶDDがスタートアップ回路４５のトランジスタＭ４９のしきい値電圧まで上昇すると、トランジスタＭ４９がオンする。これにより、トランジスタＭ４２のゲートが略ＶDDの電位まで上昇し、基準電圧発生回路４４の動作が強制的に開始される。すると、スタートアップ回路４５のトランジスタＭ５０にトランジスタＭ４７に流れる電流と同じ電流が流れ、コンデンサＣ４１が充電されてトランジスタＭ４９のゲート電位が上昇し、やがてトランジスタＭ４９がオフする。このようなスタートアップ回路４５の動作により、基準電圧発生回路４４が後述する定常状態になるまでの時間が短縮される。
【００６６】
基準電圧発生回路４４が定常状態に移行するまでの間は、トランジスタＭ４７には、定常状態における所定の動作電流に比べ小さい電流しか流れず、共通接続点Ｎ４１の電位は不定となる。このため、基準電圧生成回路４２からの基準電圧Ｖrefに基づいて、トランジスタＭ１の駆動を制御する制御アンプ２３が正常に動作できない。
【００６７】
このとき、遮断信号出力部４６において、トランジスタＭ５１には、基準電圧発生回路４４のトランジスタＭ４７と同様に定常状態よりも小さい電流しか流れないため、共通接続点Ｎ４２の電位は略０Ｖの電位まで低下し、Ｌレベルの電圧信号Ｖcutb2が出力される。なお、本実施形態では、このＬレベルの電圧信号Ｖcutb2が遮断信号に相当する。このＬレベルの電圧信号Ｖcutb2により、出力遮断部４３のトランジスタＭ４１がオンされ、トランジスタＭ１は電流遮断状態に制御される。従って、この間、電源出力端子５における出力電圧Ｖoutは０Ｖから上昇することなく、０Ｖ一定に保たれる。
【００６８】
その後、入力電圧がさらに上昇して基準電圧発生回路４４が定常状態に移行すると、基準電圧発生回路４４は次のように動作する。すなわち、共通接続点Ｎ４１における電圧を上記（５）式に示す基準電圧Ｖrefに制御するような所定の動作電流がトランジスタＭ４７に流れる。これにより、基準電圧生成回路４２から制御アンプ２３に正常な電圧値（例えば１．０Ｖ）の基準電圧Ｖrefが与えられる。その結果、制御アンプ２３が正常に動作し、出力電圧Ｖoutが目標電圧（１．５Ｖ）に制御される。
【００６９】
このとき、遮断信号出力部４６において、トランジスタＭ５１には、基準電圧発生回路４４のトランジスタＭ４７に流れる所定の動作電流が流れるため、共通接続点Ｎ４２の電位は略ＶDDの電位まで上昇し、Ｈレベルの電圧信号Ｖcutb2が出力される。従って、出力遮断部４３のトランジスタＭ４１がオフされ、制御アンプ２３によるトランジスタＭ１の駆動制御に影響を及ぼさないようになっている。
【００７０】
以上説明したように、本実施形態によれば次のような効果を奏する。
電源回路４１は、基準電圧生成回路４２における基準電圧発生回路４４のトランジスタＭ４７に流れる電流が、基準電圧発生回路４４が定常状態のときに流れる所定の動作電流未満のとき、つまり、基準電圧発生回路４４の各トランジスタＭ４２〜Ｍ４８が十分に駆動されていないとき、遮断信号であるＬレベルの電圧信号Ｖcutb2を出力し、トランジスタＭ１を電流遮断状態に制御する。
【００７１】
より具体的には、遮断信号出力部４６のトランジスタＭ５１と抵抗Ｒ４４とを電源線９、１０間に接続し、トランジスタＭ５１と抵抗Ｒ４４との共通接続点Ｎ４２を電圧信号Ｖcutb2の出力端子とする。そして、トランジスタＭ４７に流れる電流がカレントミラー回路を介してトランジスタＭ５１に流れるように構成している。従って、基準電圧生成回路４２の動作状態に応じて共通接続点Ｎ４２の電位、つまり電圧信号Ｖcutb2のレベルが変化する。これにより、電源立ち上げ時において基準電圧発生回路４４が定常状態に移行するまでの間、基準電圧生成回路４２から出力される基準電圧Ｖrefが不定になったとしても、トランジスタＭ１を電流遮断状態に制御するので、出力電圧Ｖoutが不定となる状態ひいてはデジタル回路３への過大電圧の印加を防止できる。
【００７２】
（第４の実施形態）
図７および図８は、本発明の第４の実施形態を示すものであり、第３の実施形態における図５および図６相当図である。この図７に示す電源回路６１は、図５に示す電源回路４１に対し、基準電圧生成回路４２に替えて基準電圧生成回路６２を備えている点と、出力遮断部４３に替えて出力遮断部６３を備えている点とが異なる。その他の構成部分については同一であり、図５と同一符号を付している。
【００７３】
基準電圧生成回路６２は、基準電圧生成回路４２における電圧信号Ｖcutb2の出力端子に替えて、電圧信号Ｖcut2の出力端子を備えている。出力遮断部６３は、出力遮断部４３におけるＰチャネル型のＭＯＳトランジスタＭ４１に替えて、Ｎチャネル型のＭＯＳトランジスタＭ６１（遮断用トランジスタに相当）を備えている。このトランジスタＭ６１は、トランジスタＭ２１と並列に接続されており、そのゲートには基準電圧生成回路６２から出力される電圧信号Ｖcut2が与えられるようになっている。
【００７４】
図８は、基準電圧生成回路６２の電気的構成を示している。基準電圧生成回路６２は、図６に示す基準電圧生成回路４２における遮断信号出力部４６に替えて、Ｐチャネル型のＭＯＳトランジスタＭ６２および抵抗Ｒ６１からなる遮断信号出力部６４を備えている。なお、本実施形態では、遮断信号出力部６４と前述した出力遮断部６３とにより出力遮断回路が構成されている。
【００７５】
遮断信号出力部６４において、トランジスタＭ６２（起動検出用トランジスタに相当）のソースは電源線９に接続され、ドレインは抵抗Ｒ６１（起動検出用抵抗に相当）を介して電源線１０に接続されている。また、トランジスタＭ６２は、スタートアップ回路４５のトランジスタＭ４９とゲート同士が接続されている。トランジスタＭ６２と抵抗Ｒ６１との共通接続点Ｎ６１（遮断信号の出力ノードに相当）は、電圧信号Ｖcut2の出力端子とされている。
【００７６】
なお、抵抗Ｒ６１の抵抗値は、そのばらつきも含めて、トランジスタＭ６２がオン状態のときに共通接続点Ｎ６１の電位が出力遮断部６３のトランジスタＭ６１を確実にオン駆動できる電位（略ＶDDの電位）になるように設定されている。
【００７７】
上記構成によれば次のような作用および効果を奏する。
基準電圧生成回路６２から出力される基準電圧Ｖrefは、基準電圧発生回路４４に電流が流れ始めても、スタートアップ回路４５が動作している間は、正常な電圧値（例えば１．０Ｖ）になっていない可能性がある。
【００７８】
このとき、遮断信号出力部６４において、トランジスタＭ６２がオンしているため、共通接続点Ｎ６１の電位は略ＶDDの電位まで上昇し、Ｈレベルの電圧信号Ｖcut2が出力される。なお、本実施形態では、このＨレベルの電圧信号Ｖcut2が遮断信号に相当する。このＨレベルの電圧信号Ｖcut2により、出力遮断部６３のトランジスタＭ６１がオンとなり、トランジスタＭ１は電流遮断状態に制御される。従って、この間、電源出力端子５における出力電圧Ｖoutは０Ｖから上昇することなく、０Ｖ一定に保たれる。
【００７９】
その後、トランジスタＭ４９がオフし、スタートアップ動作が終了すると、基準電圧生成回路６２は、正規の基準電圧Ｖrefを出力する。これにより、制御アンプ２３が正常に動作し、出力電圧Ｖoutが目標電圧（１．５Ｖ）に制御される。
このとき、遮断信号出力部６４において、トランジスタＭ６２もオフするため、共通接続点Ｎ６１の電位は略０Ｖの電位まで低下し、Ｌレベルの電圧信号Ｖcut2が出力される。従って、出力遮断部６３のトランジスタＭ６１がオフとなり、制御アンプ２３によるトランジスタＭ１の駆動制御に影響を及ぼさないようになっている。
【００８０】
本実施形態の基準電圧生成回路６２は、スタートアップ動作が完了するまでの間において、基準電圧生成回路６２から出力される基準電圧Ｖrefが正常な電圧値でないときに、トランジスタＭ１を電流遮断状態に制御するので、出力電圧Ｖoutが不定となる状態ひいてはデジタル回路３への過大な電圧の印加を防止できる。
【００８１】
（第５の実施形態）
図９および図１０は、本発明の第５の実施形態を示すものであり、図９は、第１の実施形態における図１相当図である。この図９に示す電源回路７１は、図１に示す電源回路２２に対し、基準電圧生成回路７に替えて基準電圧生成回路７２を備えている点と、出力遮断部２４に替えて出力遮断部７３を備えている点とが異なる。その他の構成部分については同一であり、図１と同一符号を付している。
【００８２】
基準電圧生成回路７２は、第３の実施形態における基準電圧生成回路４２の電圧信号Ｖcutb2の出力端子と、第４の実施形態における基準電圧生成回路６２の電圧信号Ｖcut2の出力端子とを備えている。出力遮断部７３は、第３の実施形態における出力遮断部４３のトランジスタＭ４１と、第４の実施形態における出力遮断部６３のトランジスタＭ６１とを備えている（図５および図７参照）。
【００８３】
図１０は、基準電圧生成回路７２の電気的構成を示している。この図１０に示す基準電圧生成回路７２は、第３の実施形態における基準電圧生成回路４２の遮断信号出力部４６と、第４の実施形態における基準電圧生成回路６２の遮断信号出力部６４とを備えている（図６および図８参照）。なお、本実施形態では、遮断信号出力部４６および６４と、前述した出力遮断部７３とにより出力遮断回路が構成されている。つまり、本実施形態の電源回路７１は、第３の実施形態の出力遮断回路を構成する要素と、第４の実施形態の出力遮断回路を構成する要素とを両方備えている。
【００８４】
上記構成によれば次のような作用および効果を奏する。
基準電圧発生回路４４が定常状態に移行していないとき、または定常状態であってもスタートアップ回路４５が動作しているときには、基準電圧生成回路７２から出力される基準電圧Ｖrefは、不定であったり、正常な電圧値（例えば１．０Ｖ）でない可能性がある。そこで、本実施形態では、上記いずれの場合でも、遮断信号出力部４６から出力されるＬレベルの電圧信号Ｖcutb2、または遮断信号出力部６４から出力されるＨレベルの電圧信号Ｖcut2によりトランジスタＭ１を電流遮断状態に制御する。これにより、電源出力端子５における出力電圧Ｖoutは０Ｖから上昇することなく、０Ｖ一定に保たれる。
【００８５】
本実施形態の基準電圧生成回路７２は、出力する基準電圧Ｖrefが不定の場合または正常な電圧値でない場合の何れの場合においても、トランジスタＭ１を電流遮断状態に制御するので、第３および第４の実施形態の構成に比べてより確実に出力電圧Ｖoutが不定となる状態を防止できる。
【００８６】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形又は拡張が可能である。
電源入力端子４と電源出力端子５との間にトランジスタＭ１と直列に遮断用トランジスタを接続し、遮断信号出力回路から遮断信号が出力されていないときには遮断用トランジスタをオン状態とし、遮断信号が出力されているときには遮断用トランジスタをオフ状態とするように構成してもよい。
【００８７】
一対の差動入力トランジスタとしては、Ｐチャネル型のＭＯＳトランジスタＭ２、Ｍ３を用いたが、これに替えてＮチャネル型のＭＯＳトランジスタを使用し、それに合わせて他のトランジスタの導電型を変更した回路としてもよい。
各トランジスタをＭＯＳＦＥＴにより構成したが、バイポーラトランジスタにより構成してもよい。
基準電圧発生回路としては、バンドギャップ基準電圧回路に限られず、他の回路構成を持つ基準電圧回路であってもよい。
【００８８】
第３〜第５の実施形態の出力遮断回路においては、電圧信号Ｖcut1を出力するための構成および電圧信号Ｖcut1によりトランジスタＭ１を電流遮断状態に制御するための構成を省いてもよい。
【００８９】
遮断用トランジスタを介さず、遮断信号により直接トランジスタＭ１を遮断状態に制御するようにしてもよい。
カレントミラー回路とは異なる構成を用いて、電圧制御回路または基準電圧生成回路の内部に流れる電流を検出してもよい。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態を示すＬＳＩの概略構成図
【図２】制御アンプの電気的構成図
【図３】入出力電圧と遮断信号との関係を示す波形図
【図４】本発明の第２の実施形態を示す図２相当図
【図５】本発明の第３の実施形態を示す図１相当図
【図６】基準電圧生成回路の電気的構成図
【図７】本発明の第４の実施形態を示す図１相当図
【図８】図６相当図
【図９】本発明の第５の実施形態を示す図１相当図
【図１０】図６相当図
【図１１】従来技術を示す図１相当図
【図１２】図２相当図
【図１３】図３相当図
【符号の説明】
【００９１】
図面中、４は電源入力端子、５は電源出力端子、６は電圧検出回路、７は基準電圧生成回路、９は第１の電源線、１０は第２の電源線、１１は差動増幅回路、１３は出力回路、２２、４１、６１、７１は電源回路、２３、３１は制御アンプ（電圧制御回路）、２４、４３、６３、７３は出力遮断部（出力遮断回路）、２５、３２、４６、６４は遮断信号出力部（出力遮断回路）、３３はカレントミラー回路（定電流回路）、４２、６２、７２は基準電圧生成回路、４４は基準電圧発生回路、４５はスタートアップ回路、Ｃ４１はコンデンサ、Ｄ４１はダイオード、Ｍ１は主トランジスタ、Ｍ２、Ｍ３は一対の差動入力トランジスタ、Ｍ４、Ｍ５は一対の負荷用トランジスタ、Ｍ６はＰチャネル型ＭＯＳＦＥＴ（電流源）、Ｍ２１、Ｍ２２、Ｍ４１、Ｍ６１は遮断用トランジスタ、Ｍ２３、Ｍ２４は一対の検出用トランジスタ、Ｍ４２は第１のトランジスタ、Ｍ４３は第２のトランジスタ、Ｍ４６は第３のトランジスタ、Ｍ４７は第４のトランジスタ、Ｍ４８は第５のトランジスタ、Ｍ４９は起動用トランジスタ、Ｍ５０は起動制御用トランジスタ、Ｍ５１は出力検出用トランジスタ、Ｍ６２は起動検出用トランジスタ、Ｎ２２、Ｎ４２、Ｎ６１は共通接続点（遮断信号の出力ノード）、Ｎ４１は基準電圧の出力ノード、Ｒ２２は共通の抵抗、Ｒ４１は第１の抵抗、Ｒ４２は第２の抵抗、Ｒ４３は起動用抵抗、Ｒ４４は出力検出用抵抗、Ｒ６１は起動検出用抵抗を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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