(57)【要約】【課題】コモンモードフィードバックループを用いないと、オペアンプの出力コモンモード電圧が変動しがちであった。【解決手段】オペアンプＯＰの差動入力端子にサンプリング容量Ｃ１、Ｃ２がそれぞれ接続される。サンプリング容量Ｃ１、Ｃ２は、入力信号をサンプリングする。ダミースイッチ１０、１２は、オペアンプＯＰとサンプリング容量Ｃ１、Ｃ２とを結ぶ経路にソース端子およびドレイン端子が接続され、ゲート−チャンネル間容量により、オペアンプＯＰに対する差動入力電圧のコモンモード電圧を調整する。【選択図】図５
2008227563.tif 000002
【特許請求の範囲】
【請求項１】
差動入力端子を備えるオペアンプと、
前記差動入力端子にそれぞれ接続され、入力信号をサンプリングするサンプリング容量と、
前記サンプリング容量の一端に前記サンプリング容量と並列に接続され、前記オペアンプに対する差動入力電圧のコモンモード電圧を調整する調整容量と、
を備えたことを特徴とする増幅回路。
【請求項２】
前記調整容量は、前記オペアンプと前記サンプリング容量とを結ぶ経路にソース端子およびドレイン端子が接続されたＭＯＳ（Metal Oxide Semiconductor）スイッチのゲート−チャンネル間容量を含むことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記ＭＯＳスイッチは、本増幅回路の増幅期間にオンして、前記ゲート−チャンネル間容量を発生させ、本増幅回路のサンプル期間にオフして、前記ゲート−チャンネル間容量を消滅させることを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記オペアンプの出力端子と入力端子とを短絡させる短絡スイッチをさらに備え、
前記ＭＯＳスイッチは、前記短絡スイッチがオフすることにより前記経路に放出される電荷を前記ゲート−チャンネル間容量を利用して相殺しつつ、前記経路の電位を調整することを特徴とする請求項３に記載の増幅回路。
【請求項５】
前記調整容量の一端は、前記オペアンプと前記サンプリング容量とを結ぶ経路に接続され、前記調整容量の他端には、本増幅回路の増幅期間とサンプル期間とで異なる電圧が入力されることを特徴とする請求項１に記載の増幅回路。
【請求項６】
前記サンプリング容量は、前記増幅期間にリファレンス電圧が入力され、
前記調整容量の他端には、前記増幅期間に前記入力信号が入力され、前記サンプル期間に前記リファレンス電圧が入力されることを特徴とする請求項５に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較器の入力段などに利用される増幅回路に関する。
【背景技術】
【０００２】
入力端子および出力端子をそれぞれ二本を備える全差動型のオペアンプは、コンパレータの入力段など様々な回路に利用されている。全差動型のオペアンプは、シングルエンド型と比較し、ノイズ耐性が高く、クロックフィードスルー耐性も高い。全差動型のオペアンプには、二系統の出力電圧の平均値を一定にするために、コモンモードフィードバック（ＣＭＦＢ）回路が付加されることが多い。
【特許文献１】特開２００５−３５４１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＣＭＦＢ回路を用いると、フィードバックループの遅延を考慮する必要がある。そのため、とくにオープンループでオペアンプを使用する際には、その遅延が高速化を阻害する原因の一つとなる。
【０００４】
本発明はこうした状況に鑑みてなされたものであり、その目的は、出力コモンモード電圧を安定させながら、高速動作が可能な増幅回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明のある態様の増幅回路は、差動入力端子を備えるオペアンプと、差動入力端子にそれぞれ接続され、入力信号をサンプリングするサンプリング容量と、サンプリング容量の一端にサンプリング容量と並列に接続され、オペアンプに対する差動入力電圧のコモンモード電圧を調整する調整容量と、を備えた。
【０００６】
この態様によると、入力信号のコモンモード電圧を調整することにより、出力コモンモード電圧を安定させることができる。また、コモンモードフィードバック系を用いないため、その系による遅延がなく、高速動作が可能になる。
【０００７】
調整容量は、オペアンプとサンプリング容量とを結ぶ経路にソース端子およびドレイン端子が接続されたＭＯＳスイッチのゲート−チャンネル間容量を含んでもよい。ＭＯＳスイッチは、ＣＭＯＳスイッチであっても、ＮチャンネルＭＯＳスイッチであっても、ＰチャンネルＭＯＳスイッチであってもよい。
【０００８】
ＭＯＳスイッチは、本増幅回路の増幅期間にオンして、ゲート−チャンネル間容量を発生させ、本増幅回路のサンプル期間にオフして、ゲート−チャンネル間容量を消滅させてもよい。これによれば、ゲート−チャンネル間容量の発生および消滅により、オペアンプに対する差動入力電圧のコモンモード電圧の変動を抑制することができる。
【０００９】
オペアンプの出力端子と入力端子とを短絡させる短絡スイッチをさらに備えてもよい。ＭＯＳスイッチは、短絡スイッチがオフすることにより、経路に放出される電荷をゲート−チャンネル間容量を利用して相殺しつつ、経路の電位を調整してもよい。ゲート−チャンネル間容量を利用して相殺する電荷は、短絡スイッチから放出された電荷の全部または一部であってもよい。これによれば、短絡スイッチのノイズを低減するために設けられるＭＯＳスイッチを、コモンモード電圧の変動抑制にも利用することができる。
【００１０】
調整容量の一端は、オペアンプとサンプリング容量とを結ぶ経路に接続され、調整容量の他端には、本増幅回路の増幅期間とサンプル期間とで異なる電圧が入力されてもよい。これにより、上記経路の電位を安定化させることができる。
【００１１】
サンプリング容量は、増幅期間にリファレンス電圧が入力されてもよい。調整容量の他端には、増幅期間に入力信号が入力され、サンプル期間にリファレンス電圧が入力されてもよい。これによれば、サンプリング容量と調整容量に逆相の電圧が入力されることになり、コモンモード電圧の変動を抑制することができる。
【００１２】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、出力コモンモード電圧を安定させながら、高速動作が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
図１は、本発明の実施の形態１に係る増幅回路１１０の構成を示す回路図である。増幅回路１１０は、全差動型のオペアンプＯＰを備える。オペアンプＯＰの非反転入力端子は、第１サンプリング容量Ｃ１の一端に接続される。第１サンプリング容量Ｃ１の他端は、第１スイッチＳＷ１および第２スイッチＳＷ２の一端に並列に接続される。第１スイッチＳＷ１の他端には、差動入力信号の内、正の入力信号Ｖｉｎ＋が印加され、第２スイッチＳＷ２の他端には、正のリファレンス電圧Ｖｒｅｆ＋が印加される。
【００１６】
オペアンプＯＰの反転入力端子は、第２サンプリング容量Ｃ２の一端に接続される。第２サンプリング容量Ｃ２の他端は、第３スイッチＳＷ３および第４スイッチＳＷ４の一端に並列に接続される。第３スイッチＳＷ３の他端には、負の入力信号Ｖｉｎ−が印加され、第４スイッチＳＷ４の他端には、負のリファレンス電圧Ｖｒｅｆ−が印加される。
【００１７】
オペアンプＯＰの非反転入力端子と第１サンプリング容量Ｃ１の一端との間の第１ノードＡに、第１調整容量Ｃ３および第２調整容量Ｃ４の一端が並列に接続される。第１調整容量Ｃ３の他端は、第５スイッチＳＷ５および第６スイッチＳＷ６の一端に並列に接続される。第５スイッチＳＷ５の他端には、正の入力信号Ｖｉｎ＋が印加され、第６スイッチＳＷ６の他端には、正のリファレンス電圧Ｖｒｅｆ＋が印加される。第２調整容量Ｃ４の他端は、第７スイッチＳＷ７および第８スイッチＳＷ８の一端に並列に接続される。第７スイッチＳＷ７の他端には、負の入力信号Ｖｉｎ−が印加され、第８スイッチＳＷ８の他端には、負のリファレンス電圧Ｖｒｅｆ−が印加される。
【００１８】
オペアンプＯＰの反転入力端子と第２サンプリング容量Ｃ２の一端との間の第２ノードＢに、第３調整容量Ｃ５および第４調整容量Ｃ６の一端が並列に接続される。第３調整容量Ｃ５の他端は、第５スイッチＳＷ５および第６スイッチＳＷ６の一端に並列に接続される。第５スイッチＳＷ５の他端には、正の入力信号Ｖｉｎ＋が印加され、第６スイッチＳＷ６の他端には、正のリファレンス電圧Ｖｒｅｆ＋が印加される。第４調整容量Ｃ６の他端は、第７スイッチＳＷ７および第８スイッチＳＷ８の一端に並列に接続される。第７スイッチＳＷ７の他端には、負の入力信号Ｖｉｎ−が印加され、第８スイッチＳＷ８の他端には、負のリファレンス電圧Ｖｒｅｆ−が印加される。
【００１９】
オペアンプＯＰは、オートゼロ状態とアンプ状態を持つ。本明細書では、オートゼロ状態とは、入力端子の電圧と出力端子の電圧とが実質的に等しく、オペアンプＯＰがユニティゲインバッファ状態となることを指す。
【００２０】
第１スイッチＳＷ１〜第８スイッチＳＷ８には、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が採用される。第１サンプリング容量Ｃ１および第２サンプリング容量Ｃ２の容量値は実質的に等しいものとし、第１調整容量Ｃ３および第２調整容量Ｃ４の容量値も実質的に等しいものとし、第３調整容量Ｃ５および第４調整容量Ｃ６の容量値も実質的に等しいものとする。
【００２１】
第１ノードＡには、第１サンプリング容量Ｃ１、第１調整容量Ｃ３および第２調整容量Ｃ４が並列に接続される。第１ノードＡに接続される容量値ＣＡｖは下記式１で表される。
ＣＡｖ＝Ｃｖ＋２＊Ｄ＊Ｃｖ  ・・・（式１）
Ｃｖはサンプリング容量の容量値を示す。（Ｄ＊Ｃｖ）は調整容量の容量値を示す。Ｄは第１変数である。式１では寄生容量は無視しており、以下、理想的な値をとる式を前提に説明する。
【００２２】
第２ノードＢには、第２サンプリング容量Ｃ２、第３調整容量Ｃ５および第４調整容量Ｃ６が並列に接続される。第１ノードＡおよび第２ノードＢにそれぞれ接続される、対応しあう容量の容量値が実質的に等しいため、第２ノードＢに接続される容量値ＣＢｖは上記式１で示した第１ノードＡに接続される容量値ＣＡｖと実質的に等しくなる（式２参照）。
ＣＢｖ＝ＣＡｖ  ・・・（式２）
【００２３】
以下、実施の形態１に係る増幅回路１１０の動作について説明する。
図２は、実施の形態１に係る増幅回路１１０の動作を説明するためのタイミングチャートである。図２にて、一番上の行が増幅回路１１０の状態を示し、サンプルＳＭＰ期間と増幅ＡＭＰ期間が交互に繰り返される。
【００２４】
サンプルＳＭＰ期間では、オペアンプＯＰはオートゼロＡＺ状態となる。第１スイッチＳＷ１および第３スイッチＳＷ３がオンに、第２スイッチＳＷ２および第４スイッチＳＷ４がオフに制御される。また、第５スイッチＳＷ５および第７スイッチＳＷ７がオフに、第６スイッチＳＷ６および第８スイッチＳＷ８がオンに制御される。
【００２５】
サンプルＳＭＰ期間に、第１サンプリング容量Ｃ１は、正の入力信号Ｖｉｎ＋をサンプリングし、｛（Ｖｉｎ＋）−Ｖａｚ｝＊Ｃ１ｖの電荷を蓄積する。第２サンプリング容量Ｃ２は、負の入力信号Ｖｉｎ−をサンプリングし、｛（Ｖｉｎ−）−Ｖａｚ｝＊Ｃ２ｖの電荷を蓄積する。第１調整容量Ｃ３は、正のリファレンス電圧Ｖｒｅｆ＋を受け、｛（Ｖｒｅｆ＋）−Ｖａｚ｝＊Ｃ３ｖの電荷を蓄積する。第２調整容量Ｃ４は、負のリファレンス電圧Ｖｒｅｆ−を受け、｛（Ｖｒｅｆ−）−Ｖａｚ｝＊Ｃ４ｖの電荷を蓄積する。第３調整容量Ｃ５は、正のリファレンス電圧Ｖｒｅｆ＋を受け、｛（Ｖｒｅｆ＋）−Ｖａｚ｝＊Ｃ５ｖの電荷を蓄積する。第４調整容量Ｃ６は、負のリファレンス電圧Ｖｒｅｆ−を受け、｛（Ｖｒｅｆ−）−Ｖａｚ｝＊Ｃ６ｖの電荷を蓄積する。
【００２６】
サンプルＳＭＰ期間に、第１ノードＡに充電された電荷は、下記式３で表される。
｛（Ｖｉｎ＋）−Ｖａｚ｝Ｃ１ｖ＋｛（Ｖｒｅｆ＋）−Ｖａｚ｝＊Ｄ＊Ｃ３ｖ＋｛（Ｖｒｅｆ−）−Ｖａｚ｝＊Ｄ＊Ｃ４ｖ  ・・・（式３）
【００２７】
同様に、サンプルＳＭＰ期間に、第２ノードＢに充電された電荷は、下記式４で表される。
｛（Ｖｉｎ−）−Ｖａｚ｝Ｃ２ｖ＋｛（Ｖｒｅｆ＋）−Ｖａｚ｝＊Ｄ＊Ｃ５ｖ＋｛（Ｖｒｅｆ−）−Ｖａｚ｝＊Ｄ＊Ｃ６ｖ  ・・・（式４）
【００２８】
増幅ＡＭＰ期間では、オペアンプＯＰは増幅ＡＭＰ状態となる。第１スイッチＳＷ１および第３スイッチＳＷ３がオフに、第２スイッチＳＷ２および第４スイッチＳＷ４がオンに制御される。また、第５スイッチＳＷ５および第７スイッチＳＷ７がオンに、第６スイッチＳＷ６および第８スイッチＳＷ８がオフに制御される。
【００２９】
増幅ＡＭＰ期間に、第１ノードＡに充電されている電荷は、下記式５で表される。
｛（Ｖｒｅｆ＋）−ＶＡａｍｐ１｝Ｃ１ｖ＋｛（Ｖｉｎ＋）−ＶＡａｍｐ１｝＊Ｄ＊Ｃ３ｖ＋｛（Ｖｉｎ−）−ＶＡａｍｐ１｝＊Ｄ＊Ｃ４ｖ  ・・・（式５）
ＶＡａｍｐ１は増幅ＡＭＰ期間における第１ノードＡの電圧を示す。
【００３０】
同様に、増幅ＡＭＰ期間に、第２ノードＢに充電されている電荷は、下記式６で表される。
｛（Ｖｒｅｆ−）−ＶＢａｍｐ１｝Ｃ２ｖ＋｛（Ｖｉｎ＋）−ＶＢａｍｐ１｝＊Ｄ＊Ｃ５ｖ＋｛（Ｖｉｎ−）−ＶＢａｍｐ１｝＊Ｄ＊Ｃ６ｖ  ・・・（式６）
ＶＢａｍｐ１は増幅ＡＭＰ期間における第２ノードＢの電圧を示す。
【００３１】
以下、より具体的に説明する。増幅ＡＭＰ期間に、第１サンプリング容量Ｃ１は正のリファレンス電圧Ｖｒｅｆ＋を受け、第２サンプリング容量Ｃ２は正のリファレンス電圧Ｖｒｅｆ−を受ける。第１サンプリング容量Ｃ１は、｛（Ｖｒｅｆ＋）−ＶＡａｍｐ１｝＊Ｃ１ｖの電荷を第１ノードＡに充電する。同様に、第２サンプリング容量Ｃ２は、｛（Ｖｒｅｆ−）−ＶＢａｍｐ１｝＊Ｃ２ｖの電荷を第２ノードＢに充電する。
【００３２】
増幅ＡＭＰ期間に、第１調整容量Ｃ３は正の入力信号Ｖｉｎ＋をサンプリングし、第２調整容量Ｃ４は負の入力信号Ｖｉｎ−をサンプリングし、第３調整容量Ｃ５は正の入力信号Ｖｉｎ＋をサンプリングし、第４調整容量Ｃ６は負の入力信号Ｖｉｎ−をサンプリングする。第１調整容量Ｃ３は、｛（Ｖｉｎ＋）−ＶＡａｍｐ１｝＊Ｄ＊Ｃ３ｖの電荷を第１ノードＡに充電する。第２調整容量Ｃ４は、｛（Ｖｉｎ−）−ＶＡａｍｐ１｝＊Ｄ＊Ｃ４ｖの電荷を第１ノードＡに充電する。第３調整容量Ｃ５は、｛（Ｖｉｎ＋）−ＶＢａｍｐ１｝＊Ｄ＊Ｃ５ｖの電荷を第２ノードＢに充電する。第４調整容量Ｃ６は、｛（Ｖｉｎ−）−ＶＢａｍｐ１｝＊Ｄ＊Ｃ６ｖの電荷を第２ノードＢに充電する。
【００３３】
増幅ＡＭＰ期間における第１ノードＡの電圧ＶＡａｍｐ１は、電荷保存則により式３＝式５が成り立つため、下記式７で表される。
以下、表記を簡略化するため、上記式１および式２におけるＣＡｖおよびＣＢｖをＣａｂと表記し、ＣｖをＣと表記する。
ＶＡａｍｐ１＝Ｖａｚ＋｛（Ｖｒｅｆ＋）−（Ｖｉｎ＋）｝＊Ｃ／Ｃａｂ＋｛（Ｖｉｎ＋）−（Ｖｒｅｆ＋）｝＊Ｄ＊Ｃ／Ｃａｂ＋｛（Ｖｉｎ−）−（Ｖｒｅｆ−）｝＊Ｄ＊Ｃ／Ｃａｂ  ・・・（式７）
【００３４】
同様に、増幅ＡＭＰ期間における第２ノードＢの電圧ＶＢａｍｐ１は、電荷保存則により式４＝式６が成り立つため、下記式８で表される。
ＶＢａｍｐ１＝Ｖａｚ＋｛（Ｖｒｅｆ−）−（Ｖｉｎ−）｝＊Ｃ／Ｃａｂ＋｛（Ｖｉｎ＋）−（Ｖｒｅｆ＋）｝＊Ｄ＊Ｃ／Ｃａｂ＋｛（Ｖｉｎ−）−（Ｖｒｅｆ−）｝＊Ｄ＊Ｃ／Ｃａｂ  ・・・（式８）
【００３５】
上記式７および式８より、実施の形態１に係るオペアンプＯＰの増幅ＡＭＰ状態のときの第１ノードＡの電圧ＶＡａｍｐ１および第２ノードＢの電圧ＶＢａｍｐ１を合計した電圧Ｖｓｕｍ１は、下記式９で表される。
Ｖｓｕｍ１＝２Ｖａｚ＋（１−２Ｄ）＊Ｃ／Ｃａｂ＊｛（Ｖｒｅｆ＋）＋（Ｖｒｅｆ−）−（Ｖｉｎ＋）−（Ｖｉｎ−）｝  ・・・（式９）
【００３６】
上記式９に示した合計した電圧Ｖｓｕｍ１を平均化した電圧が、実施の形態１に係るオペアンプＯＰのアンプＡＭＰ状態における入力コモンモード電圧Ｖｃｍ１となる。オートゼロＡＺ状態の入力コモンモード電圧Ｖｃｍ１の理想的な値が上記式７〜９におけるオートゼロ電圧Ｖａｚであるとすると、上記式９における第１変数Ｄを１／２に設定することにより、アンプＡＭＰ状態における入力コモンモード電圧Ｖｃｍ１を当該オートゼロ電圧Ｖａｚに設定することができる。すなわち、第１変数Ｄを１／２に設定することにより、オートゼロＡＺ状態およびアンプＡＭＰ状態の入力コモンモード電圧Ｖｃｍ１を実質的に等しくすることができる。第１変数Ｄは、上記式１に示したようにサンプリング容量の容量値に対する調整用容量の容量値の比率を示す。なお、入力コモンモード電圧Ｖｃｍ１の値を上記オートゼロ電圧Ｖａｚ以外に設定したい場合、第１変数Ｄを１／２以外に設定すればよい。
【００３７】
以上説明したように実施の形態１によれば、入力コモンモード電圧の変動を抑制することができる。より具体的には、正の入力信号Ｖｉｎ＋と負の入力信号Ｖｉｎ−との入力コモンモード電圧と、正のリファレンス電圧Ｖｒｅｆ＋と負のリファレンス電圧Ｖｒｅｆ＋との入力コモンモード電圧とが大きく異なると、出力コモンモード電圧が大きくなりすぎたり、小さくなりすぎたりする可能性がある。このような状況下では、オペアンプ内のトランジスタの動作領域が飽和領域から外れてしまうことがあり、その場合、十分な特性が得られなくなる。
【００３８】
これに対し、実施の形態１によれば、サンプリング容量と別に調整容量を設け、サンプル期間とアンプ期間とで、異なる電圧を第１ノードＡおよび第２ノードＢに入力することにより、サンプリング容量に実際に入力される差動電圧のコモンモード電圧の変動を抑制することができる。このコモンモード電圧を、オペアンプ内のトランジスタが飽和領域で動作することが保証される範囲に収めることにより、オペアンプの特性を良好に保つことができる。
【００３９】
よって、コモンモードフィードバックループを用いなくても、出力コモンモード電圧を安定させることができる。また、コモンモードフィードバックループを用いないため、その分の遅延を考慮する必要がなく、高速動作が可能となる。
【００４０】
図３は、本発明の実施の形態２に係る増幅回路１２０の構成を示す回路図である。実施の形態２に係る増幅回路１２０は、実施の形態１に係る増幅回路１１０と基本構成は同一である。以下、相違点について説明する。
【００４１】
実施の形態２に係る増幅回路１２０は、実施の形態１に係る増幅回路１１０と比較し、第２調整容量Ｃ４、第４調整容量Ｃ６、第５スイッチＳＷ５、第６スイッチＳＷ６、第７スイッチＳＷ７および第８スイッチＳＷ８が省略された構成となり、第９スイッチＳＷ９および第１０スイッチＳＷ１０が追加された構成となる。第１調整容量Ｃ３の一端は第１ノードＡに接続され、他端は第９スイッチＳＷ９および第１０スイッチＳＷ１０の一端に並列に接続される。第９スイッチＳＷ９の他端には第１制御電圧Ｖ１が印加され、第１０スイッチＳＷ１０の他端には第２制御電圧Ｖ２が印加される。同様に、第３調整容量Ｃ５の一端は第２ノードＢに接続され、他端は第９スイッチＳＷ９および第１０スイッチＳＷ１０の一端に並列に接続される。
【００４２】
第１制御電圧Ｖ１および第２制御電圧Ｖ２は、下記式１０に示す関係を満たすように設定される。
Ｖ１−Ｖ２＝Ｅ＊｛（Ｖｉｎ＋）＋（Ｖｉｎ−）−（Ｖｒｅｆ＋）＋（Ｖｒｅｆ−）｝  ・・・（式１０）
Ｅは第２変数である。
【００４３】
第１制御電圧Ｖ１は、オペアンプＯＰがオートゼロＡＺ状態のとき、第１調整容量Ｃ３および第３調整容量Ｃ５に印加される電圧であり、第２制御電圧Ｖ２は、オペアンプＯＰが増幅ＡＭＰ状態のとき、第１調整容量Ｃ３および第３調整容量Ｃ５に印加される電圧である。
【００４４】
本実施の形態に係る増幅回路１２０の動作は、図２に示した、第５スイッチＳＷ５〜第８スイッチＳＷ８の動作を除いたタイミングチャートに示した動作と基本的に同様である。追加点は、サンプル期間ＳＭＰに第９スイッチＳＷ９がオンに、第１０スイッチＳＷ１０がオフに制御される。増幅期間ＡＭＰに第９スイッチＳＷ９がオフに、第１０スイッチＳＷ１０がオンに制御される。
【００４５】
実施の形態２に係るオペアンプＯＰの増幅ＡＭＰ状態のときの第１ノードＡの電位ＶＡａｍｐ２は、下記式１１で表される。
ＶＡａｍｐ２＝Ｖａｚ＋｛（Ｖｒｅｆ＋）−（Ｖｉｎ＋）｝＊Ｃ／Ｃａｂ＋Ｅ＊｛（Ｖｉｎ＋）＋（Ｖｉｎ−）−（Ｖｒｅｆ＋）＋（Ｖｒｅｆ−）｝＊Ｄ＊Ｃ／Ｃａｂ      ・・・（式１１）
【００４６】
同様に、実施の形態２に係るオペアンプＯＰの増幅ＡＭＰ状態のときの第２ノードＢの電位ＶＢａｍｐ２は、下記式１２で表される。
ＶＡａｍｐ２＝Ｖａｚ＋｛（Ｖｒｅｆ−）−（Ｖｉｎ−）｝＊Ｃ／Ｃａｂ＋Ｅ＊｛（Ｖｉｎ＋）＋（Ｖｉｎ−）−（Ｖｒｅｆ＋）＋（Ｖｒｅｆ−）｝＊Ｄ＊Ｃ／Ｃａｂ      ・・・（式１２）
【００４７】
上記式１１および式１２より、実施の形態２に係るオペアンプＯＰの増幅ＡＭＰ状態のときの第１ノードＡの電圧ＶＡａｍｐ２および第２ノードＢの電位ＶＢａｍｐ２を合計した電圧Ｖｓｕｍ２は、下記式１３で表される。
Ｖｓｕｍ２＝２Ｖａｚ＋（１−Ｅ＊Ｄ）＊｛（Ｖｒｅｆ＋）＋（Ｖｒｅｆ−）−（Ｖｉｎ＋）＋（Ｖｉｎ−）｝＊Ｃ／Ｃａｂ  ・・・（式１３）
【００４８】
上記式１３に示した合計した電圧Ｖｓｕｍ２を平均化した電圧が、実施の形態２に係るオペアンプＯＰのアンプＡＭＰ状態における入力コモンモード電圧Ｖｃｍ２となる。オートゼロＡＺ状態の入力コモンモード電圧Ｖｃｍ２の理想的な値が上記式１１〜１３におけるオートゼロ電圧Ｖａｚであるとすると、上記式１３て、（Ｅ＊Ｄ）＝１となるように第１変数Ｄおよび第２変数Ｅを設定することにより、アンプＡＭＰ状態における入力コモンモード電圧Ｖｃｍ２を当該オートゼロ電圧Ｖａｚに設定することができる。
【００４９】
なお、入力コモンモード電圧Ｖｃｍ２の値を上記オートゼロ電圧Ｖａｚ以外に設定したい場合、（Ｅ＊Ｄ）を１以外に設定すればよい。また、あらかじめ入力信号Ｖｉｎ＋、入力信号Ｖｉｎ−の値が分かっている場合、第１変数Ｄおよび第２変数Ｅの少なくとも一方を調整することにより、第１制御電圧Ｖ１に電源電圧を割り当て、第２制御電圧Ｖ２に接地電圧を割り当てることも可能である。この場合、レベルシフタ回路などを設けて、第１制御電圧Ｖ１および第２制御電圧Ｖ２を生成する必要がなく、回路を簡素化することができる。
【００５０】
以上説明したように実施の形態２によれば、実施の形態１と同様に入力コモンモード電圧の変動を抑制することができる。よって、コモンモードフィードバックループを用いなくても、出力コモンモード電圧を安定させることができる。また、高速動作も可能である。また、実施の形態１の回路構成と比較し、第５スイッチＳＷ５〜第８スイッチＳＷ８を設ける必要がなく、回路を簡素化することができる。また、第１制御電圧Ｖ１と第２制御電圧Ｖ２との電圧差を大きく設定すれば、調整容量の容量値を小さくすることができ、回路面積を縮小することができる。
【００５１】
図４は、本発明の実施の形態３に係る増幅回路１３０の構成を示す回路図である。実施の形態３に係る増幅回路１３０は、実施の形態２に係る増幅回路１２０と基本構成は同一である。以下、相違点について説明する。
【００５２】
実施の形態３に係る増幅回路１３０は、実施の形態２に係る増幅回路１２０に、アンプＡＰが付加された構成である。第１調整容量Ｃ３の一端は第１ノードＡに接続され、他端にはアンプＡＰの出力端子に接続される。同様に、第３調整容量Ｃ５の一端は第２ノードＢに接続され、他端にはアンプＡＰの出力端子が接続される。アンプＡＰの入力端子は、第９スイッチＳＷ９および第１０スイッチＳＷ１０の一端に並列に接続される。第９スイッチＳＷ９の他端には第１制御電圧Ｖ１が印加され、第１０スイッチＳＷ１０の他端には第２制御電圧Ｖ２が印加される。アンプＡＰの増幅率はＥ倍である。この増幅率Ｅは、第２変数Ｅに対応する。
【００５３】
実施の形態３に係る増幅回路１３０の動作、第１ノードＡおよび第２ノードＢの電位は、実施の形態２に係る増幅回路１２０と同様である。
【００５４】
以上説明したように実施の形態３によれば、実施の形態２と同様の効果を奏する。また、アンプＡＰの増幅率Ｅを高く設定すれば、調整容量の容量値を小さくすることができ、回路面積をさらに縮小することができる。
【００５５】
図５は、本発明の実施の形態４に係る増幅回路１４０の構成を示す回路図である。実施の形態４に係る増幅回路１４０は、実施の形態１に係る増幅回路１１０と基本構成は同一である。以下、相違点について説明する。
【００５６】
実施の形態４に係る増幅回路１４０は、実施の形態１に係る増幅回路１１０と比較し、第２調整容量Ｃ４、第４調整容量Ｃ６、第５スイッチＳＷ５、第６スイッチＳＷ６、第７スイッチＳＷ７および第８スイッチＳＷ８が省略された構成となる。そして、第１調整容量Ｃ３の代わりに第１ダミースイッチ１０が設けられ、第１調整容量Ｃ３の代わりに第２ダミースイッチ１２が設けられる。
【００５７】
第１ダミースイッチ１０および第２ダミースイッチ１２には、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチが用いられる。ＣＭＯＳスイッチは、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴが組み合わせて構成される。ＮチャンネルＭＯＳＦＥＴのゲート端子には第１クロック信号ＣＬＫが入力され、ＰチャンネルＭＯＳＦＥＴのゲート端子には当該第１クロック信号ＣＬＫの位相を反転させた第１反転クロック信号ＣＬＫｂが入力される。ＣＭＯＳスイッチのオン状態では、ゲート−チャンネル間に容量が発生する。
【００５８】
第１ダミースイッチ１０のソース端子およびドレイン端子は、いずれも第１サンプリング容量Ｃ１とオペアンプＯＰの非反転入力端子とを結ぶ信号線に接続される。同様に、第２ダミースイッチ１２のソース端子およびドレイン端子は、いずれも第２サンプリング容量Ｃ２とオペアンプＯＰの反転入力端子とを結ぶ信号線に接続される。
【００５９】
以下、実施の形態４に係る増幅回路１４０の動作について説明する。
図６は、実施の形態４に係る増幅回路１４０の動作を説明するためのタイミングチャートである。図６にて、一番上の行が増幅回路１４０の状態を示し、サンプルＳＭＰ期間と増幅ＡＭＰ期間が交互に繰り返される。なお、以下の説明では、第１クロック信号ＣＬＫおよび第１反転クロック信号ＣＬＫｂのハイレベルを電源電圧に設定し、ローレベルを接地電圧に設定したものとする。
【００６０】
サンプルＳＭＰ期間では、オペアンプＯＰはオートゼロＡＺ状態となる。第１クロック信号ＣＬＫがローレベルＬｏｗ、第１反転クロック信号ＣＬＫｂがハイレベルＨｉｇｈに制御される。第１スイッチＳＷ１および第３スイッチＳＷ３がオンに、第２スイッチＳＷ２および第４スイッチＳＷ４がオフに制御される。ＮチャンネルＭＯＳＦＥＴのゲート端子にローレベルＬｏｗ、ＰチャンネルＭＯＳＦＥＴのゲート端子にハイレベルＨｉｇｈが入力されるため、第１ダミースイッチ１０および第２ダミースイッチ１２はオフに制御される。
【００６１】
増幅ＡＭＰ期間では、オペアンプＯＰは増幅ＡＭＰ状態となる。第１クロック信号ＣＬＫがハイレベルＨｉｇｈ、第１反転クロック信号ＣＬＫｂがローレベルＬｏｗに制御される。第１スイッチＳＷ１および第３スイッチＳＷ３がオフに、第２スイッチＳＷ２および第４スイッチＳＷ４がオンに制御される。ＮチャンネルＭＯＳＦＥＴのゲート端子にハイレベルＨｉｇｈ、ＰチャンネルＭＯＳＦＥＴのゲート端子にローレベルＬｏｗが入力されるため、第１ダミースイッチ１０および第２ダミースイッチ１２はオンに制御される。
【００６２】
ＣＭＯＳスイッチで構成された第１ダミースイッチ１０および第２ダミースイッチ１２のオン状態では、ＣＭＯＳスイッチのゲート−チャンネル間に容量が発生する。したがって、ゲート端子に入力されるクロック信号の影響を受けて、チャンネルからソース端子やドレイン端子にその影響が伝搬する。たとえば、ＰチャンネルＭＯＳＦＥＴのゲート端子に入力されるクロック信号がハイレベルＨｉｇｈからローレベルＬｏｗに遷移するとき、最初はチャンネルが形成されていないが、徐々にチャンネルが形成されていく。その際、ゲート端子電圧が低下するにしたがい、ソース端子およびドレイン端子の電圧もその影響を受けて低下する。
【００６３】
まず、ＣＭＯＳスイッチで構成された第１ダミースイッチ１０および第２ダミースイッチ１２がオンする場合について考える。第１ノードＡおよび第２ノードＢの電位が比較的低い場合、第１ダミースイッチ１０および第２ダミースイッチ１２を構成するＮチャンネルＭＯＳＦＥＴがオンする期間が長くなる。ＣＭＯＳスイッチがオンしている期間、ゲート−チャンネル間に容量が発生するため、ゲート端子電圧の影響を受けて、第１ノードＡおよび第２ノードＢの電位が上昇する。
【００６４】
一方、第１ノードＡおよび第２ノードＢの電位が比較的高い場合、第１ダミースイッチ１０および第２ダミースイッチ１２を構成するＰチャンネルＭＯＳＦＥＴがオンする期間が長くなる。ＣＭＯＳスイッチがオンしている期間、ゲート−チャンネル間に容量が発生するため、ゲート端子電圧の影響を受けて、第１ノードＡおよび第２ノードＢの電位が上昇する。
【００６５】
次に、ＣＭＯＳスイッチで構成された第１ダミースイッチ１０および第２ダミースイッチ１２がオフする場合について考える。第１ノードＡおよび第２ノードＢの電位が比較的低い場合、第１ダミースイッチ１０および第２ダミースイッチ１２を構成するＮチャンネルＭＯＳＦＥＴがオンする期間が長くなる。ＣＭＯＳスイッチがオンしている期間、ゲート−チャンネル間に容量が発生するため、ゲート端子電圧の影響を受けて、第１ノードＡおよび第２ノードＢの電位が低下する。
【００６６】
一方、第１ノードＡおよび第２ノードＢの電位が比較的高い場合、第１ダミースイッチ１０および第２ダミースイッチ１２を構成するＰチャンネルＭＯＳＦＥＴがオンする期間が長くなる。ＣＭＯＳスイッチがオンしている期間、ゲート−チャンネル間に容量が発生するため、ゲート端子電圧の影響を受けて、第１ノードＡおよび第２ノードＢの電位が低下する。
【００６７】
なお、サンプルＳＭＰ期間およびアンプＡＭＰ期間における第１ノードＡおよび第２ノードＢの電位を予測できる場合、入力信号Ｖｉｎのコモンモード電圧と、リファレンス電圧Ｖｒｅｆのコモンモード電圧とのずれを補償するために必要な容量値を算出することができる。そして、この算出された容量値を持つ容量を第１ノードＡおよび第２ノードＢに接続すればよいことになる。この容量として上記ゲート−チャンネル間容量が作用するように、第１ダミースイッチ１０および第２ダミースイッチ１２の種類、サイズ、ならびに第１クロック信号ＣＬＫおよび第１反転クロック信号ＣＬＫｂのゲート端子への入力タイミングの少なくとも一つ以上を調整する。
【００６８】
なお、第１ダミースイッチ１０および第２ダミースイッチ１２のサイズを調整する場合、チャンネル幅Ｗではなく、チャンネル長Ｌで調整することが望ましい。チャンネル幅Ｗを大きくすると、フリンジング容量が増大して、バラツキが発生しやすい。これに対し、チャネル長Ｌを大きくしてゲート−チャンネル間容量を調整すると、バラツキが発生しにくい容量を形成することができる。
【００６９】
以上説明したように実施の形態４によれば、ダミースイッチを設けたことにより、入力コモンモード電圧の変動を抑制することができる。よって、コモンモードフィードバックループを用いなくても、出力コモンモード電圧を安定させることができる。また、高速動作も可能である。
【００７０】
図７は、本発明の実施の形態５に係る増幅回路１５０の構成を示す回路図である。実施の形態５に係る増幅回路１５０は、実施の形態４に係る増幅回路１４０と基本構成は同一である。以下、相違点について説明する。
【００７１】
実施の形態５に係る増幅回路１５０は、実施の形態４に係る増幅回路１４０に、第１短絡スイッチ１４および第２短絡スイッチ１６が付加された構成である。第１短絡スイッチ１４は、オンすることにより、オペアンプＯＰの非反転入力端子と非反転出力端子とを短絡させる。第２短絡スイッチ１６は、オンすることにより、オペアンプＯＰの反転入力端子と反転出力端子とを短絡させる。すなわち、第１短絡スイッチ１４および第２短絡スイッチ１６がオンすると、オペアンプＯＰは、ユニティゲインバッファ状態となり、オートゼロＡＺ状態を生成することができる。
【００７２】
第１短絡スイッチ１４および第２短絡スイッチ１６にはＣＭＯＳスイッチが採用され、ＣＭＯＳスイッチを構成するＰチャンネルＭＯＳＦＥＴのゲート端子に第１反転クロック信号ＣＬＫｂが入力され、ＮチャンネルＭＯＳＦＥＴのゲート端子に第１クロック信号ＣＬＫが入力される。第１短絡スイッチ１４および第２短絡スイッチ１６のＮチャンネルＭＯＳＦＥＴおよびＰチャンネルＭＯＳＦＥＴのゲート端子に入力されるクロック信号と、第１ダミースイッチ１０および第２ダミースイッチ１２のＮチャンネルＭＯＳＦＥＴおよびＰチャンネルＭＯＳＦＥＴのゲート端子に入力されるクロック信号は、逆相になる。
【００７３】
実施の形態４に係る増幅回路１４０にて、サンプルＳＭＰ期間は、第１短絡スイッチ１４および第２短絡スイッチ１６がオン状態にあり、第１短絡スイッチ１４および第２短絡スイッチ１６にゲート−チャンネル間容量が発生する。アンプＡＭＰ期間に遷移するため、第１短絡スイッチ１４および第２短絡スイッチ１６がオフにすると、チャンネルチャージインジェクションノイズやクロックフィードスルーノイズが発生する。
【００７４】
アンプＡＭＰ期間には、第１ダミースイッチ１０および第２ダミースイッチ１２がオン状態になり、ゲート−チャンネル間容量が発生する。このゲート−チャンネル間容量の影響により、第１短絡スイッチ１４および第２短絡スイッチ１６がオフした際に流出した電荷が相殺される。仮に、第１短絡スイッチ１４および第２短絡スイッチ１６からオペアンプＯＰの入力端子および出力端子に半分ずつ電荷が放出されると想定すると、第１ノードＡおよび第２ノードＢに放出された電荷の半分が流入することになる。第１ダミースイッチ１０および第２ダミースイッチ１２のサイズを第１短絡スイッチ１４および第２短絡スイッチ１６のサイズに半分に設計すれば、第１ノードＡおよび第２ノードＢに流入した電荷をちょうど相殺することができる。
【００７５】
このように、実施の形態５に係る第１ダミースイッチ１０および第２ダミースイッチ１２は、第１短絡スイッチ１４および第２短絡スイッチ１６から発生するノイズ成分を相殺する作用を持つ。この第１短絡スイッチ１４および第２短絡スイッチ１６に、実施の形態４で説明したような、入力コモンモード電圧の変動を抑制するための作用を兼ねさせる。したがって、第１ダミースイッチ１０および第２ダミースイッチ１２のサイズは、第１短絡スイッチ１４および第２短絡スイッチ１６のサイズの半分ではなく、必要なゲート−チャンネル間容量の大きさに応じた値に設定される。
【００７６】
以上説明したように実施の形態５によれば、実施の形態４と同様の効果を奏する。また、オペアンプの短絡スイッチから発生するノイズを相殺するための既存のダミースイッチを利用することができるため、既存の構成を有効活用することができる。
【００７７】
図８は、本発明の実施の形態６に係る増幅回路１６０の構成を示す回路図である。実施の形態６に係る増幅回路１６０は、実施の形態４に係る増幅回路１４０に、第３ダミースイッチ１１および第４ダミースイッチ１３が付加された構成である。実施の形態４では、第１サンプリング容量Ｃ１および第２サンプリング容量Ｃ２に入力される入力信号Ｖｉｎやリファレンス電圧Ｖｒｅｆが複数種類、存在することを前提とする。第３ダミースイッチ１１および第４ダミースイッチ１３にもＣＭＯＳスイッチが用いられる。ＮチャンネルＭＯＳＦＥＴのゲート端子には第２クロック信号ＣＬＫ２が入力され、ＰチャンネルＭＯＳＦＥＴのゲート端子には当該第２クロック信号ＣＬＫ２の位相を反転させた第２反転クロック信号ＣＬＫ２ｂが入力される。
【００７８】
第３ダミースイッチ１１および第４ダミースイッチ１３は、第１ダミースイッチ１０および第２ダミースイッチ１２と同様に接続される。すなわち、第３ダミースイッチ１１のソース端子およびドレイン端子は、いずれも第１サンプリング容量Ｃ１とオペアンプＯＰの非反転入力端子とを結ぶ信号線に接続される。同様に、第４ダミースイッチ１３のソース端子およびドレイン端子は、いずれも第２サンプリング容量Ｃ２とオペアンプＯＰの反転入力端子とを結ぶ信号線に接続される。
【００７９】
第３ダミースイッチ１１および第４ダミースイッチ１３と、第１ダミースイッチ１０および第２ダミースイッチ１２とは、サイズおよびクロック信号の振幅レベルの少なくとも一方が異なるように設計される。したがって、第３ダミースイッチ１１および第４ダミースイッチ１３に発生すゲート−チャンネル間容量の容量値と、第１ダミースイッチ１０および第２ダミースイッチ１２に発生するゲート−チャンネル間容量の容量値を異ならせしめることができる。第１サンプリング容量Ｃ１および第２サンプリング容量Ｃ２に入力される入力信号Ｖｉｎやリファレンス電圧Ｖｒｅｆの種類に応じて、ダミースイッチが選択される。
【００８０】
なお、図８では二種類の入力を想定して、二種類のダミースイッチを設けたが、三種類以上の入力が想定される場合、三種類以上のダミースイッチを設けてもよい。
【００８１】
以上説明したように実施の形態６によれば、実施の形態４と同様の効果を奏する。また、サンプリング容量に複数種類の入力がある構成に対しても、有効に対応することができる。
【００８２】
図９は、本発明の実施の形態７に係る増幅回路１７０の構成を示す回路図である。実施の形態７に係る増幅回路１７０は、実施の形態１に係る増幅回路１１０と基本構成は同一である。以下、相違点について説明する。
【００８３】
実施の形態７に係る増幅回路１７０では、第１調整容量Ｃ３、第２調整容量Ｃ４、第３調整容量Ｃ５および第４調整容量Ｃ６は、第１サンプリング容量Ｃ１および第２サンプリング容量Ｃ２のオペアンプＯＰ側すなわち出力側の端子に接続されるのではなく、入力側の端子に接続される。
【００８４】
図１０は、実施の形態７に係る増幅回路１７０の動作を説明するためのタイミングチャートである。図１０にて、一番上の行が増幅回路１１０の状態を示し、サンプルＳＭＰ期間と増幅ＡＭＰ期間が交互に繰り返される。ただし、サンプルＳＭＰ期間の終了タイミングの瞬間値をサンプリングした後、増幅せずにサンプル値を単に保持しているホールド期間が、サンプルＳＭＰ期間と増幅ＡＭＰ期間との間に挿入される。
【００８５】
サンプルＳＭＰ期間では、オペアンプＯＰはオートゼロＡＺ状態となる。第１スイッチＳＷ１および第３スイッチＳＷ３がオンに制御される。第２スイッチＳＷ２および第４スイッチＳＷ４はアンプＡＭＰ期間からのオフ状態を維持するように制御される。また、第５スイッチＳＷ５および第７スイッチＳＷ７がオフに、第６スイッチＳＷ６および第８スイッチＳＷ８がオンに制御される。
【００８６】
第１サンプリング容量Ｃ１は、サンプルＳＭＰ期間の終了タイミングにおける正の入力信号Ｖｉｎ＋をサンプリングし、Ｃ１ｖ｛Ｖａｚ−（Ｖｉｎ＋）｝の電荷を蓄積する。第２サンプリング容量Ｃ２は、サンプルＳＭＰ期間の終了タイミングにおける負の入力信号Ｖｉｎ−をサンプリングし、Ｃ２ｖ｛Ｖａｚ−（Ｖｉｎ−）｝の電荷を蓄積する。第１調整容量Ｃ３は、正のリファレンス電圧Ｖｒｅｆ＋が入力側端子に印加され、正の入力信号Ｖｉｎ＋が第１サンプリング容量Ｃ１側端子に印加され、Ｃ３ｖ｛（Ｖｒｅｆ＋）−（Ｖｒｅｆ＋）｝の電荷を蓄積する。第２調整容量Ｃ４は、負のリファレンス電圧Ｖｒｅｆ−が入力側端子に印加され、負の入力信号Ｖｉｎ−が第１サンプリング容量Ｃ１側端子に印加され、Ｃ４ｖ｛（Ｖｉｎ−）−（Ｖｒｅｆ−）｝の電荷を蓄積する。第３調整容量Ｃ５は、正のリファレンス電圧Ｖｒｅｆ＋が入力側端子に印加され、正の入力信号Ｖｉｎ＋が第２サンプリング容量Ｃ２側端子に印加され、Ｃ５ｖ｛（Ｖｉｎ＋）−（Ｖｒｅｆ＋）｝の電荷を蓄積する。第４調整容量Ｃ６は、負のリファレンス電圧Ｖｒｅｆ−が入力側端子に印加され、負の入力信号Ｖｉｎ−が第２サンプリング容量Ｃ２側端子に印加され、Ｃ６ｖ｛（Ｖｉｎ−）−（Ｖｒｅｆ−）｝の電荷を蓄積する。
【００８７】
サンプルＳＭＰ期間から増幅ＡＭＰ期間に遷移する前に、ホールド期間に遷移する。第１スイッチＳＷ１および第３スイッチＳＷ３がオフに、第２スイッチＳＷ２および第４スイッチＳＷ４がオンに制御される。サンプルＳＭＰ期間が終了しても、第５スイッチＳＷ５および第７スイッチＳＷ７はオフ状態を維持し、第６スイッチＳＷ６および第８スイッチＳＷ８はオン状態を維持するように制御される。
【００８８】
第１サンプリング容量Ｃ１および第２サンプリング容量Ｃ２は、サンプリング値を保持したまま、増幅ＡＭＰ期間の開始を待つ。そのとき、第１調整容量Ｃ３および第２調整容量Ｃ４に蓄積されていた電荷が第３ノードＡＡに流入し、第１サンプリング容量Ｃ１の入力側端子電圧が調整される。同様に、第３調整容量Ｃ５および第４調整容量Ｃ６に蓄積されていた電荷が第４ノードＢＢに流入し、第２サンプリング容量Ｃ２の入力側端子電圧が調整される。
【００８９】
増幅ＡＭＰ期間では、オペアンプＯＰは増幅ＡＭＰ状態となる。第１スイッチＳＷ１および第３スイッチＳＷ３はオフ状態を維持するように制御される。第２スイッチＳＷ２および第４スイッチＳＷ４はオフに制御される。また、第５スイッチＳＷ５および第７スイッチＳＷ７がオンに、第６スイッチＳＷ６および第８スイッチＳＷ８がオフに制御される。第３ノードＡＡおよび第４ノードＢＢはフローティング状態となる。
【００９０】
以上説明したように実施の形態７によれば、サンプリング容量の出力側ではなく、入力側に調整容量を接続しても、実施の形態１と同様の効果を奏する。
【００９１】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００９２】
すべての実施の形態１〜７に係る増幅回路１１０〜１７０は、増幅器や比較器のプリアンプ部に適用可能である。さらに、サンプル＆ホールド回路、四則演算回路、微分回路、積分回路、フィルタ回路などの入力段などにも適用可能である。
【００９３】
また、実施の形態４〜６では、ダミースイッチとしてＣＭＯＳスイッチを用いる例を説明した。この点、第１ノードＡおよび第２ノードＢの想定される電位、ならびにクロック信号ＣＬＫの振幅レベルの関係において、ＮチャンネルＭＯＳＦＥＴが正常に動作する範囲であれば、ＣＭＯＳスイッチではなく、ＮチャンネルＭＯＳＦＥＴのみを用いてもよい。ＰチャンネルＭＯＳＦＥＴについても同様に、ＣＭＯＳスイッチではなく、ＰチャンネルＭＯＳＦＥＴのみを用いてもよい。この場合、回路面積を縮小することができる。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施の形態１に係る増幅回路の構成を示す回路図である。
【図２】実施の形態１に係る増幅回路の動作を説明するためのタイミングチャートである。
【図３】本発明の実施の形態２に係る増幅回路の構成を示す回路図である。
【図４】本発明の実施の形態３に係る増幅回路の構成を示す回路図である。
【図５】本発明の実施の形態４に係る増幅回路の構成を示す回路図である。
【図６】実施の形態４に係る増幅回路の動作を説明するためのタイミングチャートである。
【図７】本発明の実施の形態５に係る増幅回路の構成を示す回路図である。
【図８】本発明の実施の形態６に係る増幅回路の構成を示す回路図である。
【図９】本発明の実施の形態７に係る増幅回路の構成を示す回路図である。
【図１０】実施の形態７に係る増幅回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００９５】
Ｃ１  第１サンプリング容量、  Ｃ２  第２サンプリング容量、  Ｃ３  第１調整容量、  Ｃ４  第２調整容量、  Ｃ５  第３調整容量、  Ｃ６  第４調整容量、  ＯＰ  オペアンプ、  １０  第１ダミースイッチ、  １１  第３ダミースイッチ、  １２  第２ダミースイッチ、  １３  第４ダミースイッチ、  １４  第１短絡スイッチ、  １６  第２短絡スイッチ、  １１０  増幅回路。  
【図１】
2008227563.tif 000003
【図２】
2008227563.tif 000004
【図３】
2008227563.tif 000005
【図４】
2008227563.tif 000006
【図５】
2008227563.tif 000007
【図６】
2008227563.tif 000008
【図７】
2008227563.tif 000009
【図８】
2008227563.tif 000010
【図９】
2008227563.tif 000011
【図１０】
2008227563.tif 000012
【手続補正書】
【提出日】平成20年3月13日(2008.3.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
以下、より具体的に説明する。増幅ＡＭＰ期間に、第１サンプリング容量Ｃ１は正のリファレンス電圧Ｖｒｅｆ＋を受け、第２サンプリング容量Ｃ２は負のリファレンス電圧Ｖｒｅｆ−を受ける。第１サンプリング容量Ｃ１は、｛（Ｖｒｅｆ＋）−ＶＡａｍｐ１｝＊Ｃ１ｖの電荷を第１ノードＡに充電する。同様に、第２サンプリング容量Ｃ２は、｛（Ｖｒｅｆ−）−ＶＢａｍｐ１｝＊Ｃ２ｖの電荷を第２ノードＢに充電する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
本実施の形態に係る増幅回路１２０の動作は、図２に示した、第５スイッチＳＷ５〜第８スイッチＳＷ８の動作を除いたタイミングチャートに示した動作と基本的に同様である。追加点は、サンプルＳＭＰ期間に第９スイッチＳＷ９がオンに、第１０スイッチＳＷ１０がオフに制御される。増幅ＡＭＰ期間に第９スイッチＳＷ９がオフに、第１０スイッチＳＷ１０がオンに制御される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
同様に、実施の形態２に係るオペアンプＯＰの増幅ＡＭＰ状態のときの第２ノードＢの電位ＶＢａｍｐ２は、下記式１２で表される。
ＶＢａｍｐ２＝Ｖａｚ＋｛（Ｖｒｅｆ−）−（Ｖｉｎ−）｝＊Ｃ／Ｃａｂ＋Ｅ＊｛（Ｖｉｎ＋）＋（Ｖｉｎ−）−（Ｖｒｅｆ＋）＋（Ｖｒｅｆ−）｝＊Ｄ＊Ｃ／Ｃａｂ      ・・・（式１２）
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
実施の形態４に係る増幅回路１４０は、実施の形態１に係る増幅回路１１０と比較し、第２調整容量Ｃ４、第４調整容量Ｃ６、第５スイッチＳＷ５、第６スイッチＳＷ６、第７スイッチＳＷ７および第８スイッチＳＷ８が省略された構成となる。そして、第１調整容量Ｃ３の代わりに第１ダミースイッチ１０が設けられ、第３調整容量Ｃ５の代わりに第２ダミースイッチ１２が設けられる。