(57)【要約】【課題】耐圧、及び駆動能力に優れる半導体装置、及びその製造方法を提供する。【解決手段】第１導電型半導体基板１０の凸部の表面上に低濃度不純物拡散層である単結晶層からなるソース領域１４、及びドレイン領域１６と、第１導電型半導体基板１０の凹部から、ソース領域１４、及びドレイン領域１６の表面まで突出した拡散層からなるチャネル領域１２と、ソース領域１４、及びドレイン領域１６の表層領域に、それぞれ高濃度不純物拡散層１８、及び高純度不純物拡散層２０が設けられている。  さらに、チャネル領域１２、ソース領域１４、ドレイン領域１６、高濃度不純物拡散層１８、及び高濃度不純物拡散層２０の表面上には、ゲート絶縁膜２２と、ゲート絶縁膜２２を境界として、チャネル領域１２と反対側にゲート電極２４とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、前記第１導電型半導体基板の表層領域に形成された第１導電型の拡散層と、前記第１導電型の拡散層の両側に形成された第２導電型の単結晶層と、前記第１導電型の拡散層上にゲート絶縁膜を介して形成されたゲート電極と、を有する半導体装置であって、
前記第２導電型の単結晶層内の不純物が均一に分布していることを特徴とする半導体装置。
【請求項２】
さらに、第１導電型半導体基板上の請求項１に記載の半導体装置が形成されているアクティブ領域と、フィールド絶縁膜で隔てられた他のアクティブ領域に、
第１導電型半導体基板の表層領域に形成された第２導電型の拡散層と、前記第２導電型の拡散層の底面と接するように形成された第２導電型の高濃度不純物拡散層と、第２導電型の単結晶層の両側に形成された第１導電型の拡散層と、前記第２導電型の単結晶層上にゲート絶縁膜を介して形成されたゲート絶縁膜と、を有する半導体装置において、
前記第２導電型の高濃度不純物拡散層の不純物濃度が前記第２導電型の拡散層の不純物濃度より高濃度であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型の単結晶層の不純物濃度が、膜厚方向に対して、前記不純物濃度の平均値から±５０％〜±７０％の範囲にあることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
第１導電型半導体基板の表層領域に、第２導電型の第１の拡散層を形成する工程と、
前記第１導電型半導体基板の表面上に第２導電型の単結晶層を形成する工程と、
前記第２導電型の単結晶層に、ソース領域及びドレイン領域と、前記第２導電型の第１の拡散層上に前記第２導電型の単結晶層からなるチャネル領域と、を同時に形成するように、第１導電型の第１拡散層を形成する工程と、
前記第２導電型の第１の拡散層上に、第１導電型の第２の拡散層からなるソース領域及びドレイン領域を形成した後に、フィールド酸化膜をする工程と、
アクティブ領域にゲート絶縁膜、ゲート電極を形成し、前記ソース領域及び前記ドレイン領域に高濃度不純物拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２導電型の単結晶層がエピタキシャル層であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関し、特に、高耐圧半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の軽薄短小化、高性能化に伴い、これらの電子機器に使用される半導体装置は、小型化、高機能化が要求されている。
これらの要求のうち、特に小型化に対応するため、チャネル長を微小化することが提案されているものの、半導体装置の耐圧低下、及び駆動能力の劣化が問題となっていた。
【０００３】
この問題を解決するため、図３に示すような構造を含む高耐圧半導体装置が提案されている（例えば、特許文献１参照）。
第１導電型半導体基板５０にチャネル領域５２が形成され、該チャネル領域５２を挟むように前記第１導電型半導体基板５０の凹部に低濃度不純物拡散層からなるソース領域５４、ドレイン領域５６が形成され、ソース領域５４、及びドレイン領域５６の表層領域に、それぞれ高濃度不純物拡散層５８、及び高濃度不純物拡散層６０が形成されている。さらに、チャネル領域５２、ソース領域５４、ドレイン領域５６、前記高濃度不純物拡散層５８、及び前記高濃度不純物拡散層６０上にゲート絶縁膜６２が形成され、該ゲート絶縁膜６２を境界として前記チャネル領域５２とは反対側にゲート電極６４が形成されている。
このように、従来の高耐圧半導体装置は、ソース領域５４、及びドレイン領域５６として、低濃度不純物拡散層を用いていた。
【０００４】
上記半導体デバイスの他にも、拡散層からなるソース領域、及びドレイン領域を有する半導体装置が提案されている（例えば、特許文献２、特許文献３参照）。
【特許文献１】特開平６−２８３６７８公報
【特許文献２】特開平６−２９４７７公報
【特許文献３】特開２００３−３３８５６１公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のように、特許文献１、及び特許文献２に記載の半導体装置では、ソース領域５４、及びドレイン領域５６が不純物を注入して低濃度不純物拡散層が形成されていることから、低濃度不純物拡散層の表層領域から底部へ向かって、不純物の濃度が低下する勾配を示すため、駆動能力が低下することになる。また、駆動能力の向上を目的に拡散層の不純物濃度を増加させると、表層付近の濃度も増加されるため駆動能力を向上させることができるが、不純物濃度が高い表層付近に電界集中を招き、半導体装置の耐圧が低下することになる。このように、半導体装置の耐圧と駆動能力はトレードオフの関係が顕著であり、半導体装置の耐圧と駆動能力とを同時に向上させることが要求されている。
また、特許文献３に記載の半導体装置は、低耐圧半導体装置の構造であり、高耐圧半導体装置として用いることが困難である。
【０００６】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、耐圧、及び駆動能力に優れる半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者は鋭意検討した結果、下記の半導体装置、及びその製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
【０００８】
即ち、請求項１に記載の半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板の表層領域に形成された第１導電型の拡散層と、前記第１導電型の拡散層の両側に形成された第２導電型の単結晶層と、前記第１導電型の拡散層上にゲート絶縁膜を介して形成されたゲート電極と、を有する半導体装置であって、前記第２導電型の単結晶層内の不純物が均一に分布していることを特徴とする。
【０００９】
請求項１に記載の半導体装置によると、第２導電型の単結晶層からなるソース領域及びドレイン領域の不純物濃度が均一であるため、半導体装置を駆動させた後に前記ソース領域及びドレイン領域内が均等に空乏化し、半導体装置の耐圧を向上させることができる。また、前記ソース領域およびドレイン領域が均等に空乏化するため、所謂ＲＥＳＵＲＦ構造となることにより不純物濃度の増加が可能となり、駆動能力を増加させることができる。従って、半導体装置の耐圧、及び駆動能力を同時に向上させることができる。また、空乏層の伸びを抑えることにより、短チャネル効果を抑制することができるため、半導体装置の小型化が可能となる。
【００１０】
請求項２に記載の半導体装置は、さらに、第１導電型半導体基板上の請求項１に記載の半導体装置が形成されているアクティブ領域と、フィールド絶縁膜で隔てられた他のアクティブ領域に、第１導電型半導体基板の表層領域に形成された第２導電型の拡散層と、前記第２導電型の拡散層の底面と接するように形成された第２導電型の高濃度不純物拡散層と、第２導電型の単結晶層の両側に形成された第１導電型の拡散層と、前記第２導電型の単結晶層上にゲート絶縁膜を介して形成されたゲート絶縁膜と、を有する半導体装置において、前記第２導電型の高濃度不純物拡散層の不純物濃度が前記第２導電型の拡散層の不純物濃度より高濃度であることを特徴とする。
【００１１】
請求項２に記載の半導体装置によると、第２導電型の拡散層の底面と接するように該第２導電型の拡散層より不純物濃度が高濃度である第２導電型の高濃度不純物拡散層を有することにより、前記第１の実施例の作用に加え、第１の拡散層が有する寄生のベース抵抗を低下させ、ラッチアップが抑制された高い信頼性を得ることができる。
【００１２】
請求項３に記載の半導体装置は、請求項１、及び請求項２に記載の半導体装置において、第２導電型の単結晶層の不純物濃度が、膜厚方向に対して、前記不純物濃度の平均値から±５０％〜±７０％の範囲にあることを特徴とする。
請求項３に記載の半導体装置によると、第２導電型の単結晶層内に存在する不純物濃度が前記範囲にあるものであっても、半導体装置の耐圧、及び駆動能力が向上し、短チャネル効果を抑制することができる。
【００１３】
請求項４に記載の半導体装置の製造方法は、第１導電型半導体基板の表層領域に、第２導電型の第１の拡散層を形成する工程と、前記第１導電型半導体基板の表面上に第２導電型の単結晶層を形成する工程と、前記第２導電型の単結晶層に、ソース領域及びドレイン領域と、前記第２導電型の第１の拡散層上に前記第２導電型の単結晶層からなるチャネル領域と、を同時に形成するように、第１導電型の第１拡散層を形成する工程と、前記第２導電型の第１の拡散層上に、第１導電型の第２の拡散層からなるソース領域及びドレイン領域を形成した後に、フィールド酸化膜をする工程と、アクティブ領域にゲート絶縁膜、ゲート電極を形成し、前記ソース領域及び前記ドレイン領域に高濃度不純物拡散層を形成する工程と、を有することを特徴とする。
また、請求項５に記載の半導体装置の製造方法は、前記第２導電型の単結晶層がエピタキシャル層であることを特徴とする。
【００１４】
請求項４、及び請求項５に記載の半導体装置の製造方法によると、第１導電型半導体基板上に第２導電型の単結晶層を設けることにより、不純物濃度が均一なソース領域及びドレイン領域を形成することができる。また、チャネル領域として第１導電型の拡散層を設けていることから、第１導電型半導体基板によらず所定の閾値に設定することができる。
【発明の効果】
【００１５】
本発明によれば、耐圧、及び駆動能力に優れる半導体装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の半導体装置、及びその製造方法を実施するための最良の形態について、例を用いて図面により説明する。なお、重複する説明は省略する場合がある。
【００１７】
＜半導体装置＞
図１は、本発明の半導体装置１００の断面図である。
図１に示した半導体装置１００は、第１導電型半導体基板１０と、第１導電型半導体基板１０の表層領域に形成された第１導電型の拡散層からなるチャネル領域１２と、チャネル領域１２の両側に形成された第２導電型の単結晶層からなるソース領域１４、及びドレイン領域１６と、ソース領域１４、及びドレイン領域１６の表層領域に、それぞれ高濃度不純物拡散層１８、及び高純度不純物拡散層２０を有し、チャネル領域１２上に、ゲート絶縁膜２２を介してゲート電極２４とが設けられている。
以下に、各構成部位について詳述する。
【００１８】
［ソース領域、ドレイン領域］
本発明の半導体装置１００は、ソース領域１４、及びドレイン領域１６を有する。これらの領域は、不純物濃度が均一な低濃度不純物拡散層である単結晶層により構成されている。
ここで、「不純物濃度が均一な」とは、第２導電型の単結晶層であるソース領域１４、及びドレイン領域１６（以下、適宜、「Ｓ／Ｄ領域」と称する）の膜厚方向の不純物濃度が均一であることを表す。
図７は、半導体装置のＳ／Ｄ領域における膜厚方向の不純物濃度を表す図である。図のように、本発明の半導体装置１００におけるＳ／Ｄ領域は、膜厚によらず不純物濃度が一定値を示す。これに対し、従来の半導体装置におけるＳ／Ｄ領域は、ゲート絶縁膜に近い領域で不純物濃度が高く、ゲート電極から離れた領域では不純物濃度が低い。
また、不純物濃度の膜厚方向の分布範囲は、耐圧、及び駆動能力の観点から、Ｓ／Ｄ領域の不純物濃度の平均値に対して、±５０％〜±７０％であることが好ましい。
【００１９】
Ｓ／Ｄ領域の膜厚は、半導体装置１００の仕様により適宜変更することができるが、前記単結晶層は、従来の材質からなるＳｉ等の単結晶層に不純物が拡散されているものである。また、不純物としては、単結晶層がＰ型拡散層である場合には、Ｂ等が挙げられ、Ｎ型拡散層である場合には、Ｐ等が挙げられる。
Ｓ／Ｄ領域は、不純物を低濃度含む層であり、不純物の濃度は、半導体装置１００の耐圧を向上させる観点から、低濃度である必要がある。具体的には、Ｓ／Ｄ領域の不純物濃度の平均値で、１×１０１６個／ｃｍ３〜１×１０１８個／ｃｍ３であることが好ましく、電圧仕様が４０Ｖクラスの場合には１×１０１７個／ｃｍ３〜５×１０１７個／ｃｍ３あることが特に好ましい。
Ｓ／Ｄ領域は、エピタキシャル成長により形成された単結晶層であることが好ましい。
【００２０】
［第１導電型の拡散層］
本発明の半導体装置１００は、半導体基板１０の表層領域に形成された第１導電型の拡散層からなるチャネル領域１２を有する。
チャネル領域１２は、不純物が拡散した拡散層により形成されている。このため、基板によらず閾値を制御することができ、且つ後述するソース領域１４、及びドレイン領域１６を分離するために設けられたものである。また、ソース領域１４、及びドレイン領域１６とは逆の導電型拡散層である。
【００２１】
チャネル領域１２の深さは、ソース領域１４、及びドレイン領域１６を分離することができるような深さであれば特に限定されないが、パンチスルーを抑制する観点から、ソース領域１４、及びドレイン領域１６の膜厚とチャネル領域との比は、（ソース領域、及びドレイン領域の膜厚）：（チャネル領域の膜厚）＝１：３〜１：５が好ましく、１：３程度が特に好ましい。
【００２２】
チャネル領域１２における不純物の濃度は、半導体装置の閾値により適宜調整することができるが、１×１０１６個／ｃｍ３〜５×１０１６個／ｃｍ３であることが好ましく、電圧仕様が４０Ｖクラスの場合は２×１０１６個／ｃｍ３程度であることが特に好ましい。また、チャネル領域１２の比抵抗は、前記不純物の濃度に依存するものであり、１０Ω・ｃｍ〜１００Ω・ｃｍであることが好ましく、２０Ω・ｃｍ〜３０Ω・ｃｍであることが特に好ましい。
【００２３】
〔第１導電型半導体基板〕
本発明の半導体装置１００は第１導電型半導体基板１０を有する。
基板の材質としては、シリコン等が挙げられる。
基板の板厚としては、半導体装置の小型化等に対応するため、３００μｍ以上８００μｍ以下であることが好ましい。
【００２４】
〔ゲート絶縁膜、ゲート電極〕
本発明の半導体基板１００は、ゲート絶縁膜２２、及びゲート電極２４を有する。
図１中のゲート絶縁膜２２としては、ＳｉＯ２、酸窒化膜等の従来の酸化物を用いることができる。ゲート電極２４としては、ＰｏｌｙＳｉ、Ｗ等の従来の金属を用いることができる。
ゲート絶縁膜２２の膜厚としては、電圧仕様の観点から、Ｇａｔｅ膜に印加される電界が３ＭＶ／ｃｍ以上６ＭＶ／ｃｍ以下となる膜厚であることが好ましい。
【００２５】
［高濃度不純物拡散層］
本発明の半導体装置１００は、ソース領域１４、及びドレイン領域１６のそれぞれの表層領域に高濃度不純物拡散層１８、及び高濃度不純物拡散層２０を有する。
第２導電型の第２の高濃度不純物拡散層１８、及び第２導電型の第２の高濃度不純物拡散層２０は、ソース領域１４、及びドレイン領域１６と配線（不図示）とを電気的に接続するための接続部である。高不純物濃度を有すると、金属である配線との接続が容易になる。
前記不純物としては、配線と同じ、若しくは配線に含有される元素であることが好ましく、例えば、Ａｌ、Ｃｕ等が挙げられる。
前記不純物の濃度は、ソース領域１４、及びドレイン領域１６の濃度の１００倍〜１０００倍が好ましい。
【００２６】
〔半導体装置の好ましい態様〕
また、本発明の半導体装置は、第１導電型半導体基板１０上の、本発明の半導体装置１００が形成されているアクティブ領域と、フィールド絶縁膜で隔てられている他のアクティブ領域に、以下の構造を有する半導体装置２００が形成されていることにより、ＣＭＯＳトランジスタを形成することが好ましい態様として挙げられる。
図２は、半導体装置２００の断面図である。
図２に示した半導体装置２００は、第１導電型半導体基板１０の表層領域に形成された第２導電型の拡散層３４と、第２導電型の拡散層３４の底面と接するように形成された第２導電型の高濃度埋込不純物拡散層３２と、第２導電型の拡散層３４の凸部表面上に形成された単結晶層からなるチャネル領域３６と、第２導電型の単結晶層からなるチャネル領域３６の両側に形成された第１導電型の拡散層からなるソース領域３８、及びドレイン領域４０と、ソース領域３８、及びドレイン領域４０の表層領域に、それぞれ高濃度不純物拡散層４２、及び高濃度不純物拡散層４４を有し、前記チャネル領域３６上にゲート絶縁膜４６を介して形成されたゲート電極４８が設けられている。
以下に、各構成部位について詳述する。
【００２７】
［第１導電型の高濃度埋込不純物拡散層、第１導電型の拡散層］
本発明の半導体装置２００は、第２導電型の拡散層３４の底面と接するように第２導電型の高濃度埋込不純物拡散層３２を有する。
第２導電型の高濃度埋込不純物拡散層３２の不純物濃度は、第２導電型の拡散層３４の不純物濃度より高濃度であることが好ましいが、ソース領域３８、及びドレイン領域４０の耐圧を低下させるものであってはならない。
この条件を満足させるため、第２導電型の高濃度埋込不純物拡散層３２の不純物濃度と第２導電型の拡散層３４の濃度との比は、（第２導電型の不純物拡散層３４）：（第２導電型の高濃度埋込不純物拡散層３２）１：１０〜１：５００が好ましく、１：５０〜１：１００であることが特に好ましい。
また、第２導電型の高濃度埋込不純物拡散層３２の高不純物濃度が原因となる半導体装置２００の耐圧低下を抑制するため、第２導電型の拡散層３４はある程度の膜厚を有することが好ましい。具体的には、高濃度埋込不純物拡散層３２の膜厚と第１導電型の拡散層からなるソース領域３８との距離が３〜６μｍが好ましい。なお、第２導電型の拡散層３４の膜厚とは、ソース領域３８、又はドレイン領域４０の底面と、高濃度埋込不純物拡散層３２の表面との距離を表す。
【００２８】
［ソース領域、ドレイン領域］
本発明の半導体装置２００は、ソース領域３８、ドレイン領域４０（以下、適宜、「Ｓ／Ｄ領域」と称する）を有する。
Ｓ／Ｄ領域は、不純物をイオン注入した拡散層により形成される。
不純物の元素、及び濃度は、半導体装置１００と同様である。
【００２９】
［チャネル領域］
本発明の半導体装置２００は、第２導電型の拡散層３４の表層領域に第２導電型の単結晶層からなるチャネル領域３６を有する。
チャネル領域３６が単結晶層で構成されていることにより、不純物濃度の濃度分布が均一であるため、短チャネル効果を抑制し、半導体装置２００の耐圧低下を防ぐ点で好ましい。
チャネル領域３６の膜厚は、パンチスルーを抑制する観点から、深さが３μｍ以上であることが好ましい。
チャネル領域３６は、従来の材質からなるＳｉ等の単結晶層に不純物が拡散されているものである。また、不純物としては、単結晶層がＰ型拡散層である場合には、Ｂ等が挙げられ、Ｎ型拡散層である場合には、Ｐ等が挙げられる。
チャネル領域３６における不純物の濃度は、半導体装置の閾値により適宜調整することができるが、１×１０１６個／ｃｍ３〜５×１０１６個／ｃｍ３であることが好ましい。
【００３０】
〔半導体基板、ゲート絶縁膜、ゲート電極、高濃度不純物拡散層〕
基板、実装基板、ゲート絶縁膜、ゲート電極、及び高濃度不純物拡散層は、半導体装置１００と同様である。
【００３１】
上記のように、本発明の半導体装置１００は、半導体装置の耐圧、及び駆動能力に優れており、本発明の半導体装置２００は、ラッチアップを抑制し、信頼性に優れる。
【００３２】
＜半導体装置の製造方法＞
本発明の半導体装置の製造方法は、第１導電型半導体基板の表層領域に、第２導電型の第１の拡散層を形成する工程と、前記第１導電型半導体基板の表面上に第２導電型の単結晶層を形成する工程と、前記第２導電型の単結晶層に、ソース領域及びドレイン領域と、前記第２導電型の第１の拡散層上に前記第２導電型の単結晶層からなるチャネル領域と、を同時に形成するように、第１導電型の第１拡散層を形成する工程と、前記第２導電型の第１の拡散層上に、第１導電型の第２の拡散層からなるソース領域及びドレイン領域を形成した後に、フィールド酸化膜をする工程と、アクティブ領域にゲート絶縁膜、ゲート電極を形成し、前記ソース領域及び前記ドレイン領域に高濃度不純物拡散層を形成する工程と、を有する。
本発明の半導体装置の製造方法は、第１導電型半導体基板上に、別途第２導電型の単結晶層を形成するが、Ｎチャネル半導体装置とＰチャネル半導体装置とを同一基板上に同時に形成することもできる。
【００３３】
以下に、本発明の半導体装置の製造方法を用いた、ＣＭＯＳトランジスタの製造方法の一例を図４に沿って記載する。
図４の（Ａ）工程では、第１導電型半導体基板１０１上に、公知の酸化技術により膜厚が１００ｎｍ〜７００ｎｍの酸化膜１０２を形成する。次いで、フォトリソ・エッチング技術にて、第２導電型の第１の拡散層１０３を形成する領域の酸化膜１０２を除去した後、残った酸化膜１０２をマスクとして、インプラ技術によりＰ等の不純物を１００ｋｅＶ〜２００ｋｅＶで１×１０１２個／ｃｍ２〜５×１０１３個／ｃｍ２注入し、その後、窒素の雰囲気中、１１００℃〜１２００℃で２００分〜５００分の拡散技術により、第２導電型の第１の拡散層１０３を形成する。
【００３４】
図４の（Ｂ）工程では、酸化膜１０２を全面除去した後、公知の単結晶成長技術により、第２導電型の単結晶層１０４を、１μｍ〜４μｍの膜厚で形成することが好ましく、２μｍ程度膜厚で形成することが特に好ましい。なお、ここで言う第２導電型の単結晶層１０４の膜厚とは、第２導電型の第１の拡散層１０３の表面からの板厚を表す。
【００３５】
図４の（Ｃ）工程では、第２導電型の単結晶層１０４に、ソース領域及びドレイン領域を隔離するため、及び第２導電型の第１の拡散層１０３と隔離するため、公知のフォトリソ・インプラ技術にてＢ等の不純物を注入し、窒素の雰囲気中、１１００℃〜１２００℃で６０分〜２００分の拡散技術により、第１導電型の第１の拡散層１０５を形成する。
【００３６】
図４の（Ｄ）工程では、第２導電型の第１の拡散層１０３に、公知のフォトリソ・インプラ技術にてＢ等の不純物を２０ｋｅＶ〜５０ｋｅＶで１×１０１２個／ｃｍ２〜５×１０１４個／ｃｍ２で注入し、窒素雰囲気中、９５０℃〜１１００℃で３０分〜１００分の拡散技術により、低濃度不純物拡散層である第１導電型の第２の拡散層１０６を形成する。
その後、公知のＬＯＣＯＳ技術により、フィールド酸化膜１０７、及びアクティブ領域を形成する。
【００３７】
図４の（Ｅ）工程では、アクティブ領域にゲート絶縁膜１０８を公知の技術で形成した後、ＣＤＶ・フォトリソ・エッチング技術によりゲート電極１０９を形成する。
その後、公知のフォトリソ・インプラ技術により、第２導電型の単結晶層１０４の表層領域に、不純物濃度の高い第２導電型の高濃度不純物拡散層１１０を形成し、第１導電型の第２の拡散層１０６の表層領域に、不純物濃度の高い第１導電型の高濃度不純物拡散層１１１を形成する。
前記（Ａ）〜（Ｅ）工程を経て、本発明の半導体装置１００を有するＣＭＯＳトランジスタが形成される。
【００３８】
＜好ましい態様である半導体装置の製造方法＞
本発明の半導体装置１００と、本発明の好ましい態様である半導体装置２００を含むＣＭＯＳトランジスタの製造方法の一例を図５に沿って記載する。
図５の（Ａ）工程では、図４の（Ａ）工程終了後、酸化膜２０２をマスクにインプラ技術により再度Ｐ等の不純物を１０００ｋｅＶ〜３０００ｋｅＶで５×１０１３個／ｃｍ２〜１×１０１５個／ｃｍ２で注入し、その後、窒素雰囲気中、１０００℃〜１２００℃で６０分〜３００分の拡散技術により、第２導電型の高濃度埋込不純物拡散層２０３を形成する。
他の工程は、図４の（Ｂ）〜（Ｅ）と同様の工程を経て、本発明の半導体装置１００、及び本発明の半導体装置２００を有するＣＭＯＳトランジスタが形成される。
【００３９】
以上のように、本発明の半導体装置は、従来の半導体装置と同程度の工程数で作製することができる。
【実施例】
【００４０】
以下、実施例を挙げて本発明を具体的に説明するが、本発明はこれらに制限されるものではない。
【００４１】
＜実施例１＞
以下のようにして、本発明の第１の実施例であるＣＭＯＳトランジスタを作製した。図４に沿って説明する。
（第１工程）
Ｐ型半導体基板１０１上に、公知の酸化技術により膜厚が５００ｎｍの酸化膜を形成する。次いで、公知のフォトリソ・エッチング技術にて、Ｎ型第１拡散層１０３を形成する領域の酸化膜を除去した後、残った酸化膜１０２をマスクとして、公知のインプラ技術により、不純物としてＰを１５０ｋｅＶで５×１０１２個／ｃｍ２注入し、その後、窒素雰囲気中、１２００℃で３００分処理した後に、Ｎ型第１拡散層１０３を形成した。
【００４２】
（第２工程）
酸化膜１０２を全面除去した後、公知の単結晶成長技術により、Ｎ型単結晶層１０４を、２μｍの膜厚で形成した。なお、ここで言うＮ型単結晶層１０４の膜厚とは、Ｎ型第１拡散層１０３の表面からの板厚を表す。
【００４３】
（第３工程）
Ｎ型単結晶層１０４に、公知のフォトリソ・インプラ技術にて不純物としてＢを注入し、窒素雰囲気中、１２００℃で６０分処理した後、Ｐ型第１拡散層１０５を形成した。
【００４４】
（第４工程）
Ｎ型第１拡散層１０３に、公知のフォトリソ・インプラ技術にて不純物としてＢを３０ｋｅＶで５×１０１２個／ｃｍ２で注入し、窒素雰囲気中、１０００℃で３０分処理し、低濃度不純物拡散層であるＰ型第２拡散層１０６を形成した。
その後、公知のＬＯＣＯＳ技術により、フィールド酸化膜１０７、及びアクティブ領域を形成した。
【００４５】
（第５工程）
アクティブ領域にゲート絶縁膜１０８を公知の技術で形成した後、ＣＤＶ・フォトリソ・エッチング技術によりゲート電極１０９を形成した。
その後、公知のフォトリソ・インプラ技術により、Ｎ型単結晶層１０４の表層領域に、公知の拡散技術によりＮ型高濃度不純物拡散層１１０を形成し、Ｐ型第２拡散層の表層領域に、Ｐ型高濃度不純物拡散層１１１を形成した。
【００４６】
（評価）
−半導体装置の耐圧−
ゲート、ソース、及び基板を０Ｖにした時のドレインの耐圧を、従来のＤＣ測定器を用いて測定した。結果を表１に示す。
−駆動能力−
ソース、及び基板を０Ｖにし、ゲート、及びドレインに４０Ｖを印加したときの電流値を、従来のＤＣ測定器を用いて測定した。結果を表１に示す。
−信頼性の評価−
上記のようにして製造した半導体装置を１００個用い、４０Ｖで動作させた時の、Ｌａｔｃｈ−ｕｐが発生した電流値を、実施例１を１とした時の相対値で評価した。結果を表１に示す。
【００４７】
＜実施例２＞
以下のようにして、本発明の第２の実施例であるＣＭＯＳトランジスタを作製した。図５に沿って説明する
実施例１の第１工程と同様の工程を終了後、酸化膜２０２をマスクにインプラ技術により再度不純物としてＰを１５００ｋｅＶで５×１０１４個／ｃｍ２で注入し、その後、窒素雰囲気中、１２００℃で６０分処理した後、Ｎ型高濃度埋込不純物拡散層２０３を形成した。
他の工程は、実施例１の第２〜第５工程と同様の工程を経て、本発明の半導体装置１００、及び本発明の半導体装置２００を有するＣＭＯＳトランジスタを形成した。
【００４８】
このようにして製造したＣＭＯＳトランジスタについて、実施例１と同様の評価を行った。結果を表１に示す。
【００４９】
＜比較例＞
以下のようにして、比較例であるＣＭＯＳトランジスタを作製した。図６に沿って説明する。
（第２工程）
実施例１の第１工程と同様の第１工程を終了後、酸化膜３０２をすべて除去した後、Ｎチャネルトランジスタを形成する領域に、公知の拡散技術により不純物としてＰを１８０ｋｅＶで１×１０１３個／ｃｍ２で注入し、その後、窒素雰囲気中、１２００℃で３６０分処理した後、Ｎ型第２拡散層３０４を形成し、Ｐチャネルトランジスタを形成する領域に、前記の拡散技術により不純物としてＢを３０ｋｅＶで５×１０１３個／ｃｍ２で注入し、その後、窒素雰囲気中、１０００℃で６０分処理した後、Ｐ型第１拡散層３０５を形成した。
【００５０】
（第３工程）
公知のＬＯＣＯＳ形成工程により、アクティブ領域及びフィールド酸化膜３０６を形成した。
【００５１】
（第４工程）
公知の技術によりゲート絶縁膜３０７を形成後、ＣＤＶ・フォトリソ・エッチング技術によりゲート電極３０８を形成した。
【００５２】
（第５工程）
公知のフォトリソ・インプラ技術により、Ｎ型第２拡散層３０４の表層領域に、不純物濃度の高い高濃度不純物拡散層３０９を形成し、Ｐ型第１拡散層３０５の表層領域に、高濃度不純物拡散層３１０を形成した。
【００５３】
このようにして製造したＣＭＯＳトランジスタについて、実施例１と同様の評価を行った。結果を表１に示す。
【００５４】
【表１】
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【００５５】
表１より、本発明の実施例は、比較例に対して半導体装置の耐圧、及び駆動能力に優れることが明らかになった。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態における半導体装置の一部の断面図である。
【図２】本発明の第２の実施形態における半導体装置の一部の断面図である。
【図３】従来例における半導体装置の一部の断面図である。
【図４】本発明の第１の実施形態における半導体装置の製造工程を示す工程図である。
【図５】本発明の第２の実施形態における半導体装置の製造工程を示す工程図である。
【図６】従来例における半導体装置の製造工程を示す工程図である。
【図７】本発明のＳ／Ｄ領域における膜厚方向の不純物濃度を表す図である。
【符号の説明】
【００５７】
１０、５０、  第１導電型半導体基板
１２、３６、５２  チャネル領域
１４、３８、５４  ソース領域
１６、４０、５６  ドレイン領域
１８、２０、４２、４４、５８、６０  高濃度不純物拡散層
２２、４６、６２、１０８、２０９、３０７  ゲート絶縁膜
２４、４８、６４、１０９、２１０、３０８  ゲート電極
３２  第２導電型の高濃度埋込不純物拡散層
３４  第２導電型の拡散層
１００、２００、３００  半導体装置
１０１、２０１、３０１  第１導電型半導体基板（Ｐ型半導体基板）
１０２、２０２、３０２  酸化膜
１０３、２０４、３０３  第２導電型の第１の拡散層（Ｎ型第１拡散層）
１０４、２０５  第２導電型の単結晶層（Ｎ型単結晶層）
１０５、２０６、３０５  第１導電型の第１の型拡散層（Ｐ型第１拡散層）
１０６、２０７  第１導電型の第２の拡散層（Ｐ型第２拡散層）
１０７、２０８、３０６  フィールド酸化膜
１１０、２１１、３０９  第２導電型の高濃度不純物拡散層（Ｎ型高濃度不純物拡散層）
１１１、２１２、３１０  第１導電型の高濃度不純物拡散層（Ｐ型高濃度不純物拡散層）
２０３  第２導電型の高濃度埋込不純物拡散層（Ｎ型高濃度埋込不純物拡散層）
３０４  Ｎ型第２拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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