(57)【要約】【課題】受信性能に影響を与えずに、差動演算処理を高速に実行すること。【解決手段】シリアルパラレル変換部２２は、時系列に並んだシンボルのうち、複数のシンボルを１ブロックとして、ブロックごとに入力する。差動処理部２４は、入力されたブロックに対して、シンボルが採りうる全ての値にそれぞれ対応した複数種類の初期値との差動演算を並列に実行し、複数種類の初期値にそれぞれ対応した複数の差動演算結果をブロック単位で出力する。選択部２６は、差動演算部から出力された複数の差動演算結果のうち、いずれかを選択する。【選択図】図２
2008017232.tif 000002
【特許請求の範囲】
【請求項１】
時系列に並んだシンボルのうち、複数のシンボルを１ブロックとして、ブロックごとに入力する入力部と、
前記入力部によって入力されたブロックに対して、シンボルが採りうる全ての値にそれぞれ対応した複数種類の初期値との差動演算を並列に実行し、複数種類の初期値にそれぞれ対応した複数の差動演算結果をブロック単位で出力する差動処理部と、
前記差動処理部から出力された複数の差動演算結果のうち、いずれかを選択する選択部と、
を備え、
前記差動処理部は、前記入力部によって入力されたブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルに対して、複数種類の初期値との差動演算をそれぞれ実行し、先頭のシンボルの後段のシンボルに対して、１つ前のシンボルに対する差動演算結果との差動演算を逐次実行し、
前記選択部は、差動演算の対象とされたブロックの１つ前のブロックにおける時系列の最後尾のシンボルに対する差動演算結果と同じ値の初期値に対応した差動演算結果を選択することを特徴とする差動符号化装置。
【請求項２】
前記差動処理部は、前記複数種類の初期値のそれぞれを初期値とした複数の差動演算部を含み、
前記複数の差動演算部のそれぞれは、
前記入力部によって入力されたブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルに対して、前記複数種類の初期値のうちのいずれかの初期値との差動ＱＰＳＫ演算を実行する第１差動ＱＰＳＫ演算部と、
前記入力部によって入力されたブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルの後段のシンボルに対して、そのシンボルの１つ前のシンボルに対する差動演算結果との差動ＱＰＳＫ演算を実行する第２差動ＱＰＳＫ演算部と、
前記第１差動ＱＰＳＫ演算部と、前記第２差動ＱＰＳＫ演算部によって出力されたそれぞれの差動演算結果を遅延させる遅延部と、
を含み、
前記遅延部は、前記第１差動ＱＰＳＫ演算部と前記第２差動ＱＰＳＫ演算部のそれぞれの差動演算結果が同時に出力されるように、ブロック内の先頭に近いシンボルほど、遅延量を大きく設定し、
前記選択部は、前記複数の差動演算部から出力された差動演算結果のいずれかを選択して、１ブロックずつ出力することを特徴とする請求項１に記載の差動符号化装置。
【請求項３】
請求項１または２に記載の差動符号化装置と、
前記差動符号化装置から出力された信号に対して、所定の変調処理を実行しながら、無線信号を生成して送信する無線処理部と、
を備えることを特徴とする送信装置。
【請求項４】
時系列に並んだシンボルのうち、複数のシンボルを１ブロックとして、ブロックごとにシンボルが採りうる全ての値にそれぞれ対応した複数種類の初期値との差動演算を並列に実行し、複数種類の初期値にそれぞれ対応した複数の差動演算結果をブロック単位で出力するステップと、
前記出力するステップから出力された複数の差動演算結果のうち、いずれかを選択するステップと、
を含み、
前記出力するステップは、ブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルに対して、前記複数種類の初期値との差動演算をそれぞれ実行し、先頭のシンボルの後段のシンボルに対して、１つ前のシンボルに対する差動演算結果との差動演算を逐次実行し、
前記選択するステップは、差動演算の対象とされたブロックの１つ前のブロックにおける時系列の最後尾のシンボルに対する差動演算結果と同じ値の初期値に対応した差動演算結果を選択することを特徴とする差動符号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理技術に関し、特に無線信号をディジタル処理する差動符号化方法およびそれを利用した差動符号化装置、送信装置に関する。
【背景技術】
【０００２】
従来、ディジタル無線通信においては、さまざまな変調方式が用いられている。たとえば、振幅変調方式や位相変調方式、あるいは、それらと差動符号化を組み合わせた変調方式などである。一般的に、差動符号化は、前後の信号の差分をもとに計算される。たとえば、変調対象のデータ信号が３つ存在する場合、まず、１番目と２番目のデータについて差動が計算される。さらに、３番目のデータと、１番目と２番目のデータの差動結果との差動が計算される。この場合、１番目と２番目の差動演算が完了するまで、３番目についての差動処理はできない。ここで、データ信号の速度が、差動演算の処理速度より速い場合、３番目のデータについての差動処理は、１番目と２番目のデータについての差動処理が完了するまで開始できず、データレートが高速になるにつれて、差動符号化を行うプロセッサにはより高速な演算能力が要求される。このような課題に対し、前後の信号を対象として差動を計算するのではなく、時系列上で、互いに離れたビット同士を差動演算の対象とすることによって、差動符号化処理を高速化する技術が開示されていた（例えば、特許文献１参照。）。
【特許文献１】特開２０００−２７８２３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、周波数オフセットが存在する場合、互いに離れたビット同士を対象として差動演算を実行すると、そのオフセット量が差動演算結果に重畳され、受信側における復調性能が劣化する場合がある。
【０００４】
本発明はこうした状況に鑑みてなされたものであり、その目的は、受信性能への影響を抑制しつつ、差動演算の処理を高速化できる差動符号化技術を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明のある態様の差動符号化装置は、時系列に並んだシンボルのうち、複数のシンボルを１ブロックとして、ブロックごとに入力する入力部と、入力部によって入力されたブロックに対して、シンボルが採りうる全ての値にそれぞれ対応した複数種類の初期値との差動演算を並列に実行し、複数種類の初期値にそれぞれ対応した複数の差動演算結果をブロック単位で出力する差動処理部と、差動処理部から出力された複数の差動演算結果のうち、いずれかを選択する選択部と、を備える。差動処理部は、入力部によって入力されたブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルに対して、複数種類の初期値との差動演算をそれぞれ実行し、先頭のシンボルの後段のシンボルに対して、１つ前のシンボルに対する差動演算結果との差動演算を逐次実行し、選択部は、差動演算の対象とされたブロックの１つ前のブロックにおける時系列の最後尾のシンボルに対する差動演算結果と同じ値の初期値に対応した差動演算結果を選択する。
【０００６】
この態様によると、１つ前のシンボルに対する差動演算結果との差動演算を逐次実行することによって、受信性能への影響を抑制しつつ、差動演算処理を実現できる。また、複数種類の初期値にそれぞれ対応した複数の差動演算結果から、差動演算の対象とされたブロックの１つ前のブロックにおける時系列の最後尾のシンボルに対する差動演算結果と同じ値の初期値に対応した差動演算結果を選択することによって、差動演算処理を高速化できる。
【０００７】
差動処理部は、複数種類の初期値のそれぞれを初期値とした複数の差動演算部を含んでもよい。複数の差動演算部のそれぞれは、入力部によって入力されたブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルに対して、複数種類の初期値のうちのいずれかの初期値との差動ＱＰＳＫ演算を実行する第１差動ＱＰＳＫ演算部と、入力部によって入力されたブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルの後段のシンボルに対して、そのシンボルの１つ前のシンボルに対する差動演算結果との差動ＱＰＳＫ演算を実行する第２差動ＱＰＳＫ演算部と、第１差動ＱＰＳＫ演算部と、第２差動ＱＰＳＫ演算部によって出力されたそれぞれの差動演算結果を遅延させる遅延部と、を含んでもよい。遅延部は、第１差動ＱＰＳＫ演算部と第２差動ＱＰＳＫ演算部のそれぞれの差動演算結果が同時に出力されるように、ブロック内の先頭に近いシンボルほど、遅延量を大きく設定し、選択部は、複数の差動演算部から出力された差動演算結果のいずれかを選択して、１ブロックずつ出力してもよい。
【０００８】
この場合、シンボルと、そのシンボルの１つ前のシンボルに対する差動演算結果との差動ＱＰＳＫ演算を実行することによって、受信性能への影響を抑制しつつ、差動ＱＰＳＫ演算を実現できる。
【０００９】
本発明の別の態様は、送信装置である。この装置は、差動符号化装置と、差動符号化装置から出力された信号に対して、所定の変調処理を実行しながら、無線信号を生成して送信する無線処理部と、を備える。この場合、受信性能への影響を抑制しつつ、送信処理を高速化できる。
【００１０】
本発明のさらに別の態様は、差動符号化方法である。この方法は、時系列に並んだシンボルのうち、複数のシンボルを１ブロックとして、ブロックごとにシンボルが採りうる全ての値にそれぞれ対応した複数種類の初期値との差動演算を並列に実行し、複数種類の初期値にそれぞれ対応した複数の差動演算結果をブロック単位で出力するステップと、出力するステップから出力された複数の差動演算結果のうち、いずれかを選択するステップと、を含む。出力するステップは、ブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルに対して、複数種類の初期値との差動演算をそれぞれ実行し、先頭のシンボルの後段のシンボルに対して、１つ前のシンボルに対する差動演算結果との差動演算を逐次実行し、選択するステップは、差動演算の対象とされたブロックの１つ前のブロックにおける時系列の最後尾のシンボルに対する差動演算結果と同じ値の初期値に対応した差動演算結果を選択する。
【００１１】
出力するステップは、複数種類の初期値のそれぞれを初期値とした複数の差動演算ステップを含んでもよい。複数の差動演算ステップのそれぞれの差動演算ステップは、入力されたブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルに対して、複数種類の初期値のうちのいずれかの初期値との差動ＱＰＳＫ演算を実行する第１差動ＱＰＳＫ演算ステップと、入力されたブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルの後段のシンボルに対して、そのシンボルの１つ前のシンボルに対する差動演算結果との差動ＱＰＳＫ演算を実行する第２差動ＱＰＳＫ演算ステップと、第１差動ＱＰＳＫ演算ステップと、第２差動ＱＰＳＫ演算ステップによって出力されたそれぞれの差動演算結果を遅延させるステップと、を含んでもよい。遅延させるステップは、第１差動ＱＰＳＫ演算ステップと第２差動ＱＰＳＫ演算ステップのそれぞれの差動演算結果が同時に出力されるように、ブロック内の先頭に近いシンボルほど、遅延量を大きく設定し、選択するステップは、複数の差動演算部から出力された差動演算結果のいずれかを選択して、１ブロックずつ出力してもよい。
【００１２】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、受信性能への影響を抑制しつつ、差動演算処理を高速化できる。
【発明を実施するための最良の形態】
【００１４】
本発明を具体的に説明する前に、まず概要を述べる。本発明の実施形態は、差動符号化を実行する通信装置に関する。一般的に、差動符号化は、前後の信号の差動を計算することにより実行される。したがって、後段の信号に対する差動符号化は、前段の信号の差動計算が終了するまで、実行できないこととなる。また、前述したように、時系列上で、互いに離れた信号同士を差動演算の対象とすると、受信性能が劣化する場合がある。
【００１５】
そこで、本実施形態においては、前後の信号を差動符号化の対象とすることとした。この際、前段の信号の差動符号化の終了を待たずに後段の差動符号化を実行する。詳細は後述するが、前段の信号についての差動符号化において、想定しうる全ての結果のそれぞれを対象として、後段の信号に対する差動演算処理を複数実行する。さらに、前段の信号に対する差分符号化が完了した後、すでに計算された複数の差分符号化の結果のうち、前段の信号に対する差分符号化の結果と同一の値を対象として差動符号化されたものを選択する。さらに、本実施形態においては、差動符号化の対象となるシンボル系列を所定のシンボルごとにシリアルパラレル変換することによって、パイプライン処理を可能とし、さらなる高速化を図っている。このような態様をとることにより、受信性能への影響を抑制しつつ、高速な差動符号化が実現できることとなる。
【００１６】
図１は、本発明の実施例に係る通信装置１００の構成例を示す図である。通信装置１００は、ベースバンド処理部１０と、送信部２０と、アンテナ４０と、受信部５０と、制御部８０とを含む。ベースバンド処理部１０は、送信すべき信号に対して、誤り訂正処理などのベースバンド信号処理を実行する。送信部２０は、ベースバンド信号処理が実行された信号に対して、変調処理などを実行して、無線信号を生成する。アンテナ４０は、送信部２０から送られた無線信号を送信する。また、アンテナ４０は、他の通信装置から送信された無線信号を受信する。受信部５０は、アンテナ４０によって受信された無線信号に対し、復調処理を実行する。ベースバンド処理部１０は、受信部５０によって復調処理が実行された信号に対して、誤り訂正復号処理などを実行する。制御部８０は、ベースバンド処理部１０と、送信部２０と、受信部５０のそれぞれに対する制御を実行する。
【００１７】
図２は、図１の送信部２０の構成例を示す図である。送信部２０は、シリアルパラレル変換部２２と、差動処理部２４と、選択部２６と、選択制御部２８と、パラレルシリアル変換部３０と、無線処理部３２とを含む。シリアルパラレル変換部２２は、時系列に並んだシンボルのうち、複数のシンボルを１ブロックとして、ブロックごとに出力する。このように、ブロック化することによって、パラレルシリアル変換部３０の後段に配置されるべき差動処理部２４等をパイプライン化することができ、スループットを向上できる。以下においては、説明の便宜上、１ブロックは８シンボルで構成されているものと仮定して説明する。
【００１８】
差動処理部２４は、シリアルパラレル変換部２２によって出力されたブロックに含まれる複数のシンボルを対象として、複数種類の初期値との差動演算を並列に実行する。複数種類の初期値とは、シンボルが採りうる全ての値をいう。以下においては、説明の便宜上、１シンボルは２ビットで構成されているものと仮定して説明する。この場合の複数種類の初期値は（０、０）、（０、１）、（１、１）、（１、０）の４つの値となる。この結果、それぞれの初期値に対する差動演算結果が計算されることとなる。以下の説明においては、初期値（０、０）、（０、１）、（１、１）、（１、０）を用いた差動演算によって得られるそれぞれの差動演算結果を第１差動演算結果〜第４差動演算結果と表記する。なお、「差動演算結果」は、ブロック単位、あるいは、シンボル単位の演算結果を示す。以下においては、これらを明示的に区別しないものとする。
【００１９】
まず、差動処理部２４は、４つの値のそれぞれを初期値として、時系列の先頭のシンボルに対して、差動演算を並列に実行する。ここで、差動処理部２４は、先頭のシンボルの後段のシンボルに対して、１つ前のシンボルに対する差動演算結果との差動演算を逐次実行する。差動処理部２４は、この処理を４つの初期値について実行するため、１ブロック分の入力に対して、４つの差動演算結果を出力することとなる。
【００２０】
図３は、図２の差動処理部２４の構成例を示す図である。差動処理部２４は、差動演算部６０で代表される第１差動演算部６０ａ〜第４差動演算部６０ｄを含む。それぞれの差動演算部６０は、８シンボルからなる同一のブロックを対象として、それぞれ異なる初期値を用いた差動演算処理を実行して、８シンボルからなる１ブロックの差動演算結果を出力する。たとえば、第１差動演算部６０ａは（０、０）を初期値として第１差動演算結果を出力し、第２差動演算部６０ｂは（０、１）を初期値として第２差動演算結果を出力し、第３差動演算部６０ｃは（１、１）を初期値として第３差動演算結果を出力し、第４差動演算部６０ｄは（１、０）を初期値として第４差動演算結果を出力する。第１差動演算結果〜第４差動演算結果は、それぞれ８シンボルを含むため、全部で３２シンボルが出力される。また、それぞれの差動演算部６０から出力された４つの差動演算結果は、選択部２６にそれぞれ出力される。
【００２１】
図２に戻る。選択部２６は、選択制御部２８の指示にしたがって、差動処理部２４から出力された４つの差動演算結果のうち、いずれか１つの差動演算結果を選択する。具体的には、選択制御部２８は、選択部２６に入力された信号のうち、あらかじめ記憶された値と同一の値を初期値として用いた差動演算結果を選択部２６に選択させる。記憶された値とは、当該ブロックの直前の差動演算結果のうち、選択された差動演算結果の最後尾のシンボルを示す。すなわち、選択制御部２８は、選択部２６から出力された信号のうち、最後尾のシンボルを記憶する。なお、先頭のブロックに対しては、制御部８０により供給された所定の初期値に対して複数の差動演算結果が出力されるため、選択制御部２８は、その初期値に対応した差動演算結果を選択部２６に選択させる。
【００２２】
たとえば、前段のブロックについての差動演算結果のうち、最後尾のシンボルの差動演算結果が（０、０）である場合、選択部２６は、その差動演算結果と同一の値である初期値（０、０）を用いている第１差動演算結果を選択する。さらに、選択制御部２８は、第１差動演算結果のうち、最後尾のシンボルを記憶する。同様に、選択部２６は、前段の差動演算結果の最後尾のシンボルの差動演算結果が（０、１）、（１、１）、（１、０）のいずれかである場合、その差動演算結果と同一の値である初期値（０、１）、（１、１）、（１、０）にそれぞれ対応した第２差動演算結果〜第４差動演算結果のいずれかを選択し、選択された差動演算結果の最後尾のシンボルを記憶する。
【００２３】
このように、前段のブロックに対する差動符号化が終了する前に、その差動符号化の結果となりうる全ての値を対象として差動演算を実行することによって、受信性能への影響を抑制しつつ、後段のブロックの差動演算が高速に実行できることとなる。
【００２４】
パラレルシリアル変換部３０は、選択部２６から出力された差動演算結果にかかる８シンボル分の信号が入力され、１シンボルずつ出力する。無線処理部３２は、パラレルシリアル変換部３０から出力されたシンボルに対して、所定の無線処理を実行して無線信号を生成し、パラレルシリアル変換部３０に出力する。
【００２５】
ここで、図３の差動演算部６０の構成について、詳細に説明する。図４は、図３の差動演算部６０の構成例を示す図である。差動演算部６０は、ＤＱＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）部７０で代表される第１ＤＱＰＳＫ部７０ａ〜第８ＤＱＰＳＫ部７０ｈと、ラッチ７２で代表される第１ラッチ７２ａ〜第８ラッチ７２ｈと、遅延部７４で代表される第１遅延部７４ａ〜第７遅延部７４ｇとを含む。
【００２６】
第１ＤＱＰＳＫ部７０ａは、差動演算部６０に入力されたブロックに含まれる複数のシンボルのうち、時系列の先頭のシンボルに対して、所定の初期値との差動演算処理を実行する。所定の初期値は、前述したように、（０、０）、（０、１）、（１、１）、（１、０）のいずれかが設定される。第１ＤＱＰＳＫ部７０ａから出力された差動演算結果は、第１ラッチ７２ａによって記憶された後、第２ＤＱＰＳＫ部７０ｂにおける差動対象信号として用いられる。第１ラッチ７２ａによって記憶された差動演算結果は、第１遅延部７４ａによって遅延させられた後に、選択部２６に出力される。
【００２７】
第２ＤＱＰＳＫ部７０ｂ〜第８ＤＱＰＳＫ部７０ｈのそれぞれは、差動演算部６０に入力されたブロックに含まれる複数のシンボルのうち、２番目〜８番目のそれぞれのシンボルに対して、差動演算処理を実行する。ここで、２番目〜８番目のそれぞれのシンボルとの間で実行される差動演算の対象となるシンボルは、前段のＤＱＰＳＫ部７０における差動演算結果となる。具体的には、第２ＤＱＰＳＫ部７０ｂは、２番目のシンボルと、第１ＤＱＰＳＫ部７０ａの差動演算結果とを差動演算の対象とする。同様に、第３ＤＱＰＳＫ部７０ｃ〜第８ＤＱＰＳＫ部７０ｈは、３番目〜８番目のシンボルと、第２ＤＱＰＳＫ部７０ｂ〜第７ＤＱＰＳＫ部７０ｇの差動演算結果とを差動演算の対象とする。
【００２８】
第２ＤＱＰＳＫ部７０ｂ〜第８ＤＱＰＳＫ部７０ｈのそれぞれから出力された差動演算結果は、第１ＤＱＰＳＫ部７０ａの場合と同様に、第２ラッチ７２ｂ〜第８ラッチ７２ｈのそれぞれによって記憶された後、次段のＤＱＰＳＫ部７０に入力される。また、それぞれのラッチ７２によって記憶された差動演算結果は、遅延部７４によって遅延させられた後に、選択部２６に出力される。
【００２９】
それぞれの遅延部７４は、第１ＤＱＰＳＫ部７０ａ〜第８ＤＱＰＳＫ部７０ｈの全ての差動処理結果が同時に出力されるように、それぞれの差動演算結果を遅延させる。具体的には、第１ＤＱＰＳＫ部７０ａにかかる第１遅延部７４ａの遅延量は、遅延部７４の中で最も大きい「７Ｄ」を有するように設定される。以後、順に、第２遅延部７４ｂ〜第７遅延部７４ｇは、「６Ｄ」〜「Ｄ」の遅延量をそれぞれ有するように設定される。なお、第８ＤＱＰＳＫ部７０ｈにおいては、遅延量を「０」に設定してもよいため、図示するように、遅延部７４は存在しなくてもよい。
【００３０】
ここで、ＤＱＰＳＫ部７０の機能について説明する。図５は、図４のＤＱＰＳＫ部７０の入出力信号の例を示す図である。先行差動信号欄２００は、ＤＱＰＳＫ部７０に入力される信号のうち、前段のＤＱＰＳＫ部７０の差動演算結果を示す。現信号欄２１０は、ＤＱＰＳＫ部７０に入力される信号のうち、シリアルパラレル変換部２２から入力されるシンボルを示す。現差動信号欄２２０は、先行差動信号欄２００と現信号欄２１０に示される２つの信号の差動演算結果を示す。差動演算結果は、図示するごとく、２つの信号の排他的論理和演算となる。
【００３１】
上述した構成は、ハードウエア的には、任意のコンピュータのＣＰＵ、メモリ、その他のＬＳＩで実現でき、ソフトウエア的にはメモリにロードされた通信機能のあるプログラムなどによって実現されるが、ここではそれらの連携によって実現される機能ブロックを描いている。したがって、これらの機能ブロックがハードウエアのみ、ソフトウエアのみ、またはそれらの組合せによっていろいろな形で実現できることは、当業者には理解されるところである。
【００３２】
以上の構成による動作を説明する。図６は、図３の差動処理部２４の動作例を示すタイミングチャート３００である。横軸は、時間を示す。タイミングチャート３００は、クロック周期をｔ０とし、時刻０から時刻１１ｔ０までにおける差動処理部２４の入出力タイミングを示す。第１入力ブロック欄３１０〜第３入力ブロック欄３１４は、時刻０、ｔ０、２ｔ０のタイミングで差動処理部２４に入力されるブロックを示す。ここで、Ｓ０１〜Ｓ０８を第１ブロック、Ｓ０９〜Ｓ１６を第２ブロック、Ｓ１７〜Ｓ２４を第３ブロックとする。また、ブロックに含まれる各シンボルの数字は、時系列上の順番を示す。たとえば、Ｓ０１は第１ブロックの先頭シンボルを示し、また、Ｓ０８は第１ブロックの最後のシンボルを示す。
【００３３】
第１−１差動結果欄３２０〜第１−３差動結果欄３２４は、時刻８ｔ０、９ｔ０、１０ｔ０のそれぞれのタイミングで第１差動演算部６０ａから出力される差動演算結果を示す。また、第１−１差動結果欄３２０〜第１−３差動結果欄３２４に示される信号は、それぞれ、第１入力ブロック欄３１０〜第３入力ブロック欄３１４に示す信号に対応する差動演算結果を示す。なお、ここでは、説明の便宜上、差動演算処理に要する時間を８ｔ０と仮定した。また、第１差動演算部６０ａの初期値を（０、０）と仮定した。また、第１入力ブロック欄３１０〜第３入力ブロック欄３１４のそれぞれに示したシンボルＳ’ＸＹ−ＡＢにおいて、ＸＹは、時系列における順番を示し、ＡＢは初期値を示す。たとえば、Ｓ’０１−００は、第１−１差動結果欄３２０に示されるブロックの先頭のシンボルであって、初期値を（０、０）とした差動結果を示すシンボルである。
【００３４】
同様に、第２−１差動結果欄３３０〜第２−３差動結果欄３３４は、時刻８ｔ０、９ｔ０、１０ｔ０のそれぞれのタイミングで第２差動演算部６０ｂから出力される差動結果を示す。また、第３−１差動結果欄３４０〜第３−３差動結果欄３４４は、時刻８ｔ０、９ｔ０、１０ｔ０のそれぞれのタイミングで第３差動演算部６０ｃから出力される差動結果を示す。また、第４−１差動結果欄３５０〜第４−３差動結果欄３５４は、時刻８ｔ０、９ｔ０、１０ｔ０のそれぞれのタイミングで第４差動演算部６０ｄから出力される差動結果を示す。なお、第２差動演算部６０ｂ、第３差動演算部６０ｃ、第４差動演算部６０ｄのそれぞれの初期値を（０、１）、（１、１）、（１、０）と仮定した。
【００３５】
以上の条件のもと、シリアルパラレル変換部２２、差動処理部２４、選択部２６における処理の流れについて説明する。なお、差動処理部２４は、１ブロック分のシンボルが入力されるたびに動作を開始するものとする。また、差動処理部２４に含まれる複数の差動演算部６０は、パイプライン化されていてもよい。
【００３６】
まず、時刻０のタイミングで、シリアルパラレル変換部２２は、差動処理部２４に第１ブロックを入力する。差動処理部２４に含まれる第１差動演算部６０ａ〜第４差動演算部６０ｄは、入力された第１ブロックをそれぞれの入力信号として、差動演算を並列に実行し、時刻８ｔ０のタイミングで、第１−１差動結果欄３２０、第２−１差動結果欄３３０、第３−１差動結果欄３４０、第４−１差動結果欄３５０に示される差動結果を選択部２６に出力する。ここで、制御部８０により指示される第１ブロックに対する所定の初期値が（０、０）である場合、選択制御部２８は、第１−１差動結果欄３２０、第２−１差動結果欄３３０、第３−１差動結果欄３４０、第４−１差動結果欄３５０のうち、初期値（０、０）を用いている第１−１差動結果欄３２０に示されるシンボルを選択部２６に選択させる。また、選択制御部２８は、選択された第１−１差動結果欄３２０に示される最終シンボルであるＳ’０８−００のシンボルを記憶する。
【００３７】
つぎに、時刻ｔ０のタイミングで、シリアルパラレル変換部２２は、差動処理部２４に第２ブロックを入力する。差動処理部２４に含まれる第１差動演算部６０ａ〜第４差動演算部６０ｄは、入力された第１ブロックをそれぞれの入力信号として、差動演算を並列に実行し、時刻９ｔ０のタイミングで、第１−２差動結果欄３２２、第２−２差動結果欄３３２、第３−２差動結果欄３４２、第４−２差動結果欄３５２に示される差動結果を選択部２６に出力する。ここで、選択制御部２８は、すでに記憶した差動演算結果であって、第２ブロックの前段のブロックである第１ブロックの最終シンボルＳ’０８−００にかかる差動演算結果を参照する。ここで、Ｓ’０８−００が（１、１）を示す場合、選択制御部２８は、初期値（１、１）を用いている第３−２差動結果欄３４２に示されるシンボルを差動結果として選択部２６に選択させる。また、選択制御部２８は、選択された第３−２差動結果欄３４２に示される最終シンボルであるＳ’１６−１１のシンボルを記憶する。
【００３８】
同様に、時刻２ｔ０のタイミングで、シリアルパラレル変換部２２は、差動処理部２４に第３ブロックを入力し、第１差動演算部６０ａ〜第４差動演算部６０ｄは、入力された第３ブロックについて差動演算を並列に実行し、時刻１０ｔ０のタイミングで、第１−３差動結果欄３２４、第２−３差動結果欄３３４、第３−３差動結果欄３４４、第４−３差動結果欄３５４に示される差動結果を選択部２６に出力する。ここで、選択制御部２８は、すでに記憶した差動演算結果Ｓ’１６−１１にかかる差動演算結果を参照する。ここで、Ｓ’１６−１１が（１、０）を示す場合、選択制御部２８は、初期値（１、０）を用いている第４−３差動結果欄３５４に示されるシンボルを差動結果として選択部２６に選択させる。また、選択制御部２８は、選択された第４−３差動結果欄３５４に示される最終シンボルであるＳ’２４−１０のシンボルを記憶する。
【００３９】
図７は、図２の送信部２０の動作例を示すフローチャートである。まず、シリアルパラレル変換部２２は、入力された時系列に並んだシンボルのうちの１ブロック分について、シリアルパラレル（Ｓｅｒｉａｌ／Ｐａｒａｌｌｅｌ）変換処理を実行する（Ｓ１０）。つぎに、差動処理部２４は、Ｓ／Ｐ変換が実行された１ブロック分のシンボルについて、差動演算処理を実行する（Ｓ１２）。ここで、差動処理部２４において差動演算の対象となったブロックが先頭のブロックである場合（Ｓ１４のＹ）、所定の初期値に対応した差動結果を選択する（Ｓ１６）。先頭のブロックでない場合（Ｓ１４のＮ）、予め記憶されたシンボルに対応した差動結果を選択する（Ｓ１８）。ここで、差動処理部２４において差動演算の対象となったブロックが最後のブロックである場合（Ｓ２０のＹ）、処理を終了する。最後のブロックでなかった場合（Ｓ２０のＮ）、選択されたブロックのうちの最後のシンボルを記憶して（Ｓ２４）、Ｓ１０の処理に戻る。
【００４０】
本発明の実施形態によれば、複数種類の初期値にそれぞれ対応した複数の差動演算結果から、差動演算の対象とされたブロックの１つ前のブロックにおける時系列の最後尾のシンボルに対する差動演算結果と同じ値の初期値に対応した差動演算結果を選択することによって、差動演算処理を並列に実行でき、受信性能への影響を抑制しつつ、処理を高速化できる。また、ブロック内の先頭からの距離が近いシンボルに対する差動処理結果の遅延量より、そのシンボルより先頭からの距離が遠いシンボルに対する遅延量を小さく設定することによって、シンボルの出力タイミングを調整できる。
【００４１】
以上、本発明を実施形態をもとに説明した。この実施形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４２】
本実施形態において、シリアルパラレル変換部２２は、１ブロックあたりのシンボル数を８として、Ｓ／Ｐ変換を実行している。しかしながらこれに限らず例えば、シリアルパラレル変換部２２は１ブロックあたりのシンボル数を８以外の数値にしてもよい。この場合、差動処理部２４の回路規模を低減できる。また、差動処理部２４は、差動演算として、ＤＱＰＳＫ処理を実行するとして説明したが、これにかぎらず、他の差動演算処理、たとえば、８ＤＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）や１６ＤＱＡＭ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）などであってもよい。これらの場合、１シンボルあたりのビット数は、それぞれ、３ビット、４ビットとなる。これにともない、シンボルの採りうる値の数は、８、１６となるため、差動処理部２４に含まれる差動演算部６０の数を８、１６とすればよい。また、図４のＤＱＰＳＫ部７０の後段にラッチ７２を配置するとして説明したが、配置しなくてもよい。また、送信部２０における差動符号化を対象として説明したが、これにかぎらず、受信部５０において差動符号化に対応する復号を実行する際に、前述した実施形態と同様の構成で処理を実行してもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例に係る通信装置の構成例を示す図である。
【図２】図１の送信部の構成例を示す図である。
【図３】図２の差動処理部の構成例を示す図である。
【図４】図３の差動演算部の構成例を示す図である。
【図５】図４のＤＱＰＳＫ部の入出力信号の例を示す図である。
【図６】図３の差動処理部の動作例を示すタイミングチャートである。
【図７】図２の送信部の動作例を示すフローチャートである。
【符号の説明】
【００４４】
１０  ベースバンド処理部、  ２０  送信部、  ２２  シリアルパラレル変換部、  ２４  差動処理部、  ２６  選択部、  ２８  選択制御部、  ３０  パラレルシリアル変換部、  ３２  無線処理部、  ４０  アンテナ、  ５０  受信部、  ６０  差動演算部、  ７０  ＤＱＰＳＫ部、  ７２  ラッチ、  ７４  遅延部、  ８０  制御部、  １００  通信装置、  ２００  先行差動信号欄、  ２１０  現信号欄、  ２２０  現差動信号欄、  ３００  タイミングチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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