(57)【要約】【課題】  １つのチップ内に、高駆動性が求められるｐＭＩＳＦＥＴ及び高信頼性が求められるｐＭＩＳＦＥＴの両方を形成してＣＭＯＳトランジスタの品質向上をはかる。【解決手段】  Ｓｉチャネルを有する第１のｐＭＩＳＦＥＴ領域１２１、Ｓｉチャネルを有する第２のｐＭＩＳＦＥＴ領域１２２、及びＳｉチャネルを有するｎＭＩＳＦＥＴ領域１２３を備えた半導体装置であって、第１のｐＭＩＳＦＥＴ領域１２１に、Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みを与える第１のＳｉＧｅ層３２１が埋め込み形成され、第２のｐＭＩＳＦＥＴ領域１２２に、Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層３２２が埋め込み形成されている。【選択図】      図１
2008251688.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉチャネルを有する第１のｐＭＩＳＦＥＴ領域、Ｓｉチャネルを有する第２のｐＭＩＳＦＥＴ領域、及びＳｉチャネルを有するｎＭＩＳＦＥＴ領域を備えた半導体装置であって、
前記第１のｐＭＩＳＦＥＴ領域に、前記Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みを与える第１のＳｉＧｅ層が埋め込み形成され、
前記第２のｐＭＩＳＦＥＴ領域に、前記Ｓｉチャネルを挟んで該Ｓｉチャネルに前記第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層が埋め込み形成されていることを特徴とする半導体装置。
【請求項２】
前記第１及び第２のＳｉＧｅ層は、それぞれ不純物を含み、Ｇｅ濃度又は深さが異なることを特徴とする請求項１記載の半導体装置。
【請求項３】
Ｓｉ基板上のウエルに素子分離領域を設けることによって、第１のｐＭＩＳＦＥＴ領域，第２のｐＭＩＳＦＥＴ領域，及びｎＭＩＳＦＥＴ領域を形成する工程と、
前記第２のｐＭＩＳＦＥＴ領域及びｎＭＩＳＦＥＴ領域を覆う第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記第１のｐＭＩＳＦＥＴ領域中に、該領域のＳｉチャネルに対して第１の圧縮歪みを与える第１のＳｉＧｅ層を選択的に埋め込み形成する工程と、
前記第１のマスクを除去した後に、前記第１のｐＭＩＳＦＥＴ領域及びｎＭＩＳＦＥＴ領域を覆う第２のマスクを形成する工程と、
前記第２のマスクを用いて、前記第２のｐＭＩＳＦＥＴ領域中に、該領域のＳｉチャネルに対して前記第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層を選択的に埋め込み形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１及び第２のＳｉＧｅ層を形成する各々の工程として、前記ｐＭＩＳＦＥＴ領域を選択的にエッチングすることにより該領域のＳｉチャネルを挟む関係でリセスを形成した後、該リセス内にＳｉＧｅ層を選択成長することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
Ｓｉ基板上のウエルに素子分離領域を設けることによって、第１のｐＭＩＳＦＥＴ領域，第２のｐＭＩＳＦＥＴ領域，及びｎＭＩＳＦＥＴ領域を形成する工程と、
前記ｎＭＩＳＦＥＴ領域を覆うマスクを形成する工程と、
１つのＭＩＳＦＥＴ領域とそれを囲む素子分離絶縁膜を含む１セル領域内で、該セル領域の全体面積に対して基板Ｓｉが露出している面積の割合をＳｉ開口率と定義し、前記ｎＭＩＳＦＥＴ領域を前記マスクで覆った状態で、前記第１のｐＭＩＳＦＥＴ領域及び第２のｐＭＩＳＦＥＴ領域を各々のＳｉ開口率が異なる条件で選択的にエッチングし、各々の領域のＳｉチャネルを挟む関係でリセスを形成する工程と、
前記第１のＭＩＳＦＥＴ領域中のリセスに、該領域のＳｉチャネルに対して第１の圧縮歪みを与える第１のＳｉＧｅ層を形成し、且つ前記第２のｐＭＩＳＦＥＴ領域中のリセスに、該領域のＳｉチャネルに対して前記第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に係わり、特にＭＩＳＦＥＴのソース／ドレイン領域にシリコンゲルマニウム（ＳｉＧｅ）を埋め込み、Ｓｉチャネルを歪ませることによって移動度を向上させた半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
高い駆動性を有するＣＭＯＳトランジスタの製造方法として、シリコン（Ｓｉ）を歪ませてチャネル領域に応力をかけることによって移動度を向上させる技術（いわゆる歪Ｓｉ技術）が知られている。特に、歪Ｓｉ技術によって製造される素子構造の一例として、ｐＭＩＳＦＥＴ領域のソース／ドレイン領域にＳｉＧｅ層を埋め込むことによって、Ｓｉチャネル領域に圧縮応力をかけて移動度を向上させるｅＳｉＧｅ技術が注目されている。
【０００３】
一般的には、ＳｉＧｅ層中のゲルマニウム（Ｇｅ）濃度に比例してチャネル領域への応力は大きくなるので、Ｇｅ濃度が高いほど移動度も向上する。しかしながら、ＳｉＧｅ層中の結晶欠陥によるリスクもＧｅ濃度に比例して大きくなるので、Ｇｅ濃度が高くなるとジャンクションリーク（Ｊ／Ｌ）やサリサイドの異常成長等の問題を引き起こす可能性がある。
【０００４】
一方、ＬＳＩでは、高い駆動性を有する素子だけではなく、高い信頼性を有する素子も必要とされる。高い駆動性を有する素子を製造するためにＳｉＧｅ層中のＧｅ濃度を高くした場合は、ＳｉＧｅ層中の結晶欠陥によるリスクが増大し、結果的に高い信頼性を得ることができない。即ち、従来方法においては、１つのチップ内において、高駆動性を有するｐＭＩＳＦＥＴと高信頼性を有するｐＭＩＳＦＥＴの両方を形成することはできなかった。
【非特許文献１】米国特許公報６６２１１３１号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、１つのチップ内において、高駆動性が求められるｐＭＩＳＦＥＴ及び高信頼性が求められるｐＭＩＳＦＥＴの両方を形成することのできる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、Ｓｉチャネルを有する第１のｐＭＩＳＦＥＴ領域、Ｓｉチャネルを有する第２のｐＭＩＳＦＥＴ領域、及びＳｉチャネルを有するｎＭＩＳＦＥＴ領域を備えた半導体装置であって、前記第１のｐＭＩＳＦＥＴ領域に、前記Ｓｉチャネルを挟んで該Ｓｉチャネルに第１の圧縮歪みを与える第１のＳｉＧｅ層が埋め込み形成され、前記第２のｐＭＩＳＦＥＴ領域に、前記Ｓｉチャネルを挟んで該Ｓｉチャネルに前記第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層が埋め込み形成されていることを特徴とする。
【０００７】
また、本発明の別の一態様に係わる半導体装置の製造方法は、Ｓｉ基板上のウエルに素子分離領域を設けることによって、第１のｐＭＩＳＦＥＴ領域，第２のｐＭＩＳＦＥＴ領域，及びｎＭＩＳＦＥＴ領域を形成する工程と、前記第２のｐＭＩＳＦＥＴ領域及びｎＭＩＳＦＥＴ領域を覆う第１のマスクを形成する工程と、前記第１のマスクを用いて、前記第１のｐＭＩＳＦＥＴ領域中に、該領域のＳｉチャネルに対して第１の圧縮歪みを与える第１のＳｉＧｅ層を選択的に埋め込み形成する工程と、前記第１のマスクを除去した後に、前記第１のｐＭＩＳＦＥＴ領域及びｎＭＩＳＦＥＴ領域を覆う第２のマスクを形成する工程と、前記第２のマスクを用いて、前記第２のｐＭＩＳＦＥＴ領域中に、該領域のＳｉチャネルに対して前記第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層を選択的に埋め込み形成する工程と、を含むことを特徴とする。
【０００８】
また、本発明の更に別の一態様に係わる半導体装置の製造方法は、Ｓｉ基板上のウエルに素子分離領域を設けることによって、第１のｐＭＩＳＦＥＴ領域，第２のｐＭＩＳＦＥＴ領域，及びｎＭＩＳＦＥＴ領域を形成する工程と、前記ｎＭＩＳＦＥＴ領域を覆うマスクを形成する工程と、１つのＭＩＳＦＥＴ領域とそれを囲む素子分離絶縁膜を含む１セル領域内で、該セル領域の全体面積に対して基板Ｓｉが露出している面積の割合をＳｉ開口率と定義し、前記ｎＭＩＳＦＥＴ領域を前記マスクで覆った状態で、前記第１のｐＭＩＳＦＥＴ領域及び第２のｐＭＩＳＦＥＴ領域を各々のＳｉ開口率が異なる条件で選択的にエッチングし、各々の領域のＳｉチャネルを挟む関係でリセスを形成する工程と、前記第１のＭＩＳＦＥＴ領域中のリセスに、該領域のＳｉチャネルに対して第１の圧縮歪みを与える第１のＳｉＧｅ層を形成し、且つ前記第２のｐＭＩＳＦＥＴ領域中のリセスに、該領域のＳｉチャネルに対して前記第１の圧縮歪みとは大きさの異なる第２の圧縮歪みを与える第２のＳｉＧｅ層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、１つのチップ内において、高駆動性が求められるｐＭＩＳＦＥＴ及び高信頼性が求められるｐＭＩＳＦＥＴの両方を形成することができる。その結果、ＣＭＯＳトランジスタの品質を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の詳細を図示の実施形態によって説明する。なお、以下の内容は、本発明の実施形態であって、本発明は以下の内容に限られるものではない。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す断面図である。
【００１２】
Ｓｉ基板１００の表面部（ウエル）に素子分離絶縁膜１１０が形成され、この素子分離絶縁膜１１０で囲まれた第１のｐＭＩＳＦＥＴ領域１２１、第２のｐＭＩＳＦＥＴ領域１２２及びｎＭＩＳＦＥＴ領域１２３が形成されている。ｐＭＩＳＦＥＴ領域１２１，１２２には、ゲート絶縁膜１３０を介してゲート電極３０１，３０２がそれぞれ形成され、更にゲート電極３０１，３０２をマスクにソース／ドレイン領域を形成することによりｐチャネルＭＩＳトランジスタがそれぞれ形成されている。ｎＭＩＳＦＥＴ領域１２３には、ゲート絶縁膜１３０を介してゲート電極３０３が形成され、更にゲート電極３０３をマスクにソース／ドレイン領域を形成することにより、ｎＭＩＳトランジスタが形成されている。
【００１３】
第１のｐＭＩＳＦＥＴ領域１２１では、Ｓｉチャネルを挟むソース／ドレイン領域に第１のＳｉＧｅＢ膜３２１が形成されている。このＳｉＧｅＢ膜３２１は、Ｓｉチャネルに圧縮歪みを与えるＳｉＧｅ層にｐ型不純物としてのＢをドープしたものであり、これによりｐＭＩＳトランジスタの移動度が向上するようになっている。第２のｐＭＩＳＦＥＴ領域１２２にも同様に、Ｓｉチャネルを挟むソース／ドレイン領域に第２のＳｉＧｅＢ膜３２２が形成されている。このＳｉＧｅＢ膜３２２もＳｉＧｅＢ膜３２１と同様に、Ｓｉチャネルに圧縮歪みを与えることとなり、これによりｐＭＩＳトランジスタの移動度が向上するようになっている。
【００１４】
第１のｐＭＩＳＦＥＴ領域１２１に形成される第１のＳｉＧｅＢ膜３２１と第２のｐＭＩＳＦＥＴ領域１２２に形成される第２のＳｉＧｅＢ膜３２２とは、Ｇｅ濃度が異なる。従って、第１及び第２のｐＭＩＳＦＥＴ領域１２１，１２２の各Ｓｉチャネルが受ける応力は異なるものとなる。具体的には、第１のｐＭＩＳＦＥＴ領域１２１のＳｉチャネルが受ける圧縮応力は、第２のｐＭＩＳＦＥＴ領域１２２のＳｉチャネルが受ける圧縮応力より大きい。このため、第１のｐＭＩＳＦＥＴ領域１２１のＳｉチャネルに対する歪み量は、第２のｐＭＩＳＦＥＴ領域１２２のＳｉチャネルに対する歪み量に比べて大きくなる。従って、第１のｐＭＩＳＦＥＴ領域１２１は高い駆動性を要する素子の形成に適し、第２のｐＭＩＳＦＥＴ領域１２２は高い信頼性を要する素子の形成に適している。
【００１５】
次に、図２〜図４を参照して本実施形態の半導体装置の製造方法について説明する。
【００１６】
まず、図２（ａ）に示すように、表面部のウエルに素子分離絶縁膜１１０が形成されたＳｉ基板１００を準備する。この素子分離絶縁膜１１０によって、第１のｐＭＩＳＦＥＴ領域１２１、第２のｐＭＩＳＦＥＴ領域１２２及びｎＭＩＳＦＥＴ領域１２３が形成されている。続いて、低圧化学気相成長（ＬＰＣＶＤ）法を用いて、ゲート絶縁膜１３０を全面に形成する。ゲート絶縁膜１３０の材料は、例えば、シリコン酸化膜（ＳｉＯ2 ）、シリコン酸窒化膜（ＳｉＯＮ）、高誘電率ゲート絶縁膜（Ｈｉ−ｋ）であり、厚さは２ｎｍである。続いて、ＬＰＣＶＤ法を用いて、ポリシリコン膜１４０を全面に形成する。ポリシリコン膜１４０の厚さは１００ｎｍである。
【００１７】
続いて、リソグラフィ技術を用いて、ｎＭＩＳＦＥＴ領域１２３を覆うレジストパターン２１０を形成する。その後、イオン注入技術を用いて、第１のｐＭＩＳＦＥＴ領域１２１及び第２のｐＭＩＳＦＥＴ領域１２２のポリシリコン膜１４０にボロン（Ｂ）を注入する。
【００１８】
このＢの注入により、図２（ｂ）に示すように、ｐＭＩＳＦＥＴ領域１２１，１２２上にｐ+ ポリシリコン膜１４１が形成される。続いて、ウェットエッチングを用いてレジストパターン２１０を除去する。
【００１９】
次いで、図２（ｃ）に示すように、リソグラフィ技術を用いて、第１のｐＭＩＳＦＥＴ領域１２１及び第２のｐＭＩＳＦＥＴ領域１２２を覆うレジストパターン２２０を形成する。続いて、このレジストパターン２２０をマスクに用いて、ポリシリコン膜１４０にリン（Ｐ）を注入する。
【００２０】
このＰの注入により、図２（ｄ）に示すように、ｎＭＩＳＦＥＴ領域１２３上にｎ+ ポリシリコン膜１４２が形成される。続いて、ウェットエッチングを用いてレジストパターン２２０を除去する。
【００２１】
次いで、図３（ｅ）に示すように、ＬＰＣＶＤ法を用いて、ハードマスク１６０を全面に形成する。ハードマスク１６０は、例えばＴＥＯＳ及びシリコンナイトライド（ＳｉＮ）を含む複合膜であり、ＴＥＯＳの厚さは４０ｎｍ、ＳｉＮの厚さは６０ｎｍである。続いて、リソグラフィ技術を用いて、レジストからなる第１のゲート電極パターン２３１、第２のゲート電極パター２３２及び第３のゲート電極パターン２３３をハードマスク１６０上に形成する。
【００２２】
次いで、図３（ｆ）に示すように、反応性イオンエッチング（ＲＩＥ）を用いて、第１のゲート電極３０１、第２のゲート電極３０２及び第３のゲート電極３０３を形成する。続いて、ウェットエッチングを用いて、第１のゲート電極パターン２３１、第２のゲート電極パターン２３２及び第３のゲート電極パターン２３３を除去する。
【００２３】
次いで、図３（ｇ）に示すように、ＬＰＣＶＤ法を用いて側壁膜となる薄膜１７０を形成する。この薄膜１７０の材料は、例えばＴＥＯＳであって、厚さは４０ｎｍである。薄膜１７０として、ＴＥＯＳの代わりにＳｉＮを用いることも可能である。続いて、リソグラフィ技術を用いて、第２のｐＭＩＳＦＥＴ領域１２２及びｎＭＩＳＦＥＴ領域１２３を覆うレジストパターン２４０を形成する。
【００２４】
次いで、図３（ｈ）に示すように、ＲＩＥを用いて薄膜１７０をエッチングすることにより、第１のｐＭＩＳＦＥＴ領域１２１では薄膜１７０をゲート電極３０１の側壁のみに残す。即ち、第１のｐＭＩＳＦＥＴ領域１２１のゲート側部に側壁膜１７１を形成する。続いて、ウェットエッチングを用いて、第１のｐＭＩＳＦＥＴ領域１２１にＳｉチャネルを挟んだリセス１８１を形成する。リセス１８１の深さは、例えば６０ｎｍである。
【００２５】
次いで、図４（ｉ）に示すように、ＬＰＣＶＤ法を用いて、リセス１８１に第１のＳｉＧｅＢ膜３２１を成長形成する。この第１のＳｉＧｅＢ膜３２１の厚さは６０ｎｍで、Ｇｅ濃度は２０％である。ＳｉＧｅＢ膜３２１中のＢはｐ型不純物として機能するものであり、Ｂ以外の不純物をドープしても良い。
【００２６】
次いで、図４（ｊ）に示すように、ウェットエッチングを用いて薄膜１７０及び側壁膜１７１を除去した後に、ＬＰＣＶＤ法を用いて側壁膜となる薄膜１９０を形成する。この薄膜１９０の材料は、例えばＴＥＯＳであって、厚さは４０ｎｍである。続いて、リソグラフィによって、第１のｐＭＩＳＦＥＴ領域１２１及びｎＭＩＳＦＥＴ領域１２３を覆うレジストパターン２５０を形成する。
【００２７】
次いで、図４（ｋ）に示すように、ＲＩＥを用いて薄膜１９０をエッチングすることにより、ゲート電極３０２の側壁のみに薄膜１９０を残す。即ち、第２のｐＭＩＳＦＥＴ領域１２２のゲート側部に側壁膜１９１を形成する。続いて、ウェットエッチングを用いて、第２のｐＭＩＳＦＥＴ領域１２２にＳｉチャネルを挟んだリセス１８２を形成する。リセス１８２の深さは、例えば６０ｎｍである。なお、リセス１８１とリセス１８２の深さは異なっていても良い。
【００２８】
次いで、図４（ｌ）に示すように、ＬＰＣＶＤ法を用いて、リセス１８２に第２のＳｉＧｅＢ膜３２２を成長形成する。第２のＳｉＧｅＢ膜３２２の厚さは６０ｎｍで、Ｇｅ濃度は１５％である。即ち、第２のＳｉＧｅＢ膜３２２は第１のＳｉＧｅＢ膜３２１に比してＧｅ濃度が低いものとなっている。
【００２９】
これ以降は、ウェットエッチングを用いて薄膜１９０及び側壁膜１９１を除去することにより、前記図１に示す構造の半導体装置が得られることになる。
【００３０】
このように本実施形態によれば、第１のｐＭＩＳＦＥＴ領域１２１に形成される第１のＳｉＧｅＢ膜３２１と第２のｐＦＥＴ領域１２２に形成される第２のＳｉＧｅＢ膜３２２とのＧｅ濃度を異ならせ、第１のｐＭＩＳＦＥＴ領域１２１に対する歪み量を第２のｐＭＩＳＦＥＴ領域１２２に対する歪み量に比べて大きくしている。従って、第１のｐＭＩＳＦＥＴ領域１２１のトランジスタは高い駆動性を有し、第２のｐＭＩＳＦＥＴ領域１２２のトランジスタは高い信頼性を有する。即ち、高い駆動性を有するｐＭＩＳＦＥＴ及び高い信頼性を有するｐＭＩＳＦＥＴを１つのチップ内に形成することができる。このため、ＣＭＯＳトランジスタの品質を向上させることができる。
【００３１】
なお、Ｓｉチャネルの歪み量は、これを挟むＳｉＧｅＢ膜のＧｅ濃度に依存するが、ＳｉＧｅＢ膜の厚さにも関係する。ＳｉＧｅＢ膜の厚さが厚いほど歪みは大きくなる。従って、図５に示すように第１のｐＭＩＳＦＥＴ領域１２１と第２のｐＭＩＳＦＥＴ領域１２２でリセス１８１，１８２の深さを変え、第１のＳｉＧｅＢ膜３２１を第２のＳｉＧｅＢ膜３２２よりも厚く形成することにより、第１のｐＭＩＳＦＥＴ領域１２１に対するＳｉチャネル歪みをより大きくすることができる。
【００３２】
このような構成であっても、第１のｐＭＩＳＦＥＴ領域１２１に対する歪み量を第２のｐＭＩＳＦＥＴ領域１２２に対する歪み量に比べて大きくすることができ、第１の実施形態と同様の効果が得られる。
【００３３】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３４】
本実施形態が先に説明した第１の実施形態と異なる点は、各々のｐＭＩＳＦＥＴ領域における素子分離絶縁膜の面積である。即ち、図７（ａ）（ｂ）に示すように、第１のｐＭＩＳＦＥＴ領域１２１と第２のｐＭＩＳＦＥＴ領域１２２では素子分離絶縁膜１１０の面積が異なっている。第１のｐＭＩＳＦＥＴ領域１２１で素子分離絶縁膜１１０の面積が大きくなっており、その結果として、第１のｐＭＩＳＦＥＴ領域１２１は第２のｐＭＩＳＦＥＴ領域１２２よりも面積が小さくなっている。
【００３５】
ここで、ＭＩＳＦＥＴ領域と素子分離領域を含む１セル領域内で、該セル領域の全体面積に対して基板Ｓｉが露出している面積の割合をＳｉ開口率と定義する。ＳｉＧｅの成長に際しては、Ｓｉ開口率によってＧｅ濃度が変化する。
【００３６】
図８は、Ｓｉ開口率と成長されるＳｉＧｅ層の中のＧｅ濃度との関係を示す特性図である。Ｓｉ開口率が小さいほどＧｅ濃度が高くなっているのが分かる。これは、１ｍｍ×１ｍｍの領域で計算したものであり、Ｓｉ開口率は、
Ｓｉ開口率＝Ｓｉ開口領域面積／（Ｓｉ開口領域＋ＳｉＯ2 領域面積）
と定義した。また、不純物としてＢをドープした場合も同様の結果が得られた。
【００３７】
なお、図６では第１のｐＭＩＳＦＥＴ領域１２１と第２のｐＭＩＳＦＥＴ領域１２２とが近接配置されているが、実際のデバイスではこれらは十分に離れて配置されているため、前記図８に示すような関係が成り立つことになる。
【００３８】
このように、第１のｐＭＩＳＦＥＴ領域１２１のＳｉ開口率を第２のｐＭＩＳＦＥＴ領域１２２のそれよりも小さくすることによって、第１のｐＭＩＳＦＥＴ領域１２１に形成されるＳｉＧｅ層３２１のＧｅ濃度を高くして、第１のｐＭＩＳＦＥＴ領域１２１におけるＳｉチャネルの歪み量を大きくすることができる。そしてこの場合、第１及び第２のｐＭＩＳＦＥＴ領域１２１，１２２で別々にＳｉＧｅ層を成長する必要はなく、同時にＳｉＧｅ層を成長することができるので、プロセスの簡略化をはかることができる。
【００３９】
なお、Ｓｉ開口率を変える方法としては、ｐＭＩＳＦＥＴ領域の面積を変えるだけではなく、次のような方法が考えられる。
【００４０】
図９は、ゲート電極の大きさを変えることによりＳｉ開口率を変えたものである。図９（ａ）は第１のｐＭＩＳＦＥＴ領域１２１、図９（ｂ）は第２のｐＭＩＳＦＥＴ領域１２２を示している。第１のｐＭＩＳＦＥＴ領域１２１においてゲート電極３０１のゲート長を第２のｐＭＩＳＦＥＴ領域１２２におけるそれよりも長くすることにより、第１のｐＭＩＳＦＥＴ領域１２１におけるＳｉ開口率を第２のｐＭＩＳＦＥＴ領域１２２のそれよりも小さくすることができる。
【００４１】
図１０は、ｐＭＩＳＦＥＴ形成領域のゲート長方向の長さＸとゲート幅方向の長さＷを変えたものである。図１０（ａ）は第１のｐＭＩＳＦＥＴ領域１２１、図１０（ｂ）は第２のｐＭＩＳＦＥＴ領域１２２を示している。第１のｐＭＩＳＦＥＴ領域１２１においてＷ×Ｘを第２のｐＭＩＳＦＥＴ領域１２２におけるそれよりも小さくすることにより、第１のｐＭＩＳＦＥＴ領域１２１におけるＳｉ開口率を第２のｐＭＩＳＦＥＴ領域１２２のそれよりも小さくすることができる。
【００４２】
図１１は、ｐＭＩＳＦＥＴ形成領域の面積やゲート長を変えることなく、Ｓｉ開口率を変える方法である。図１１（ａ）は第１のｐＭＩＳＦＥＴ領域１２１、図１１（ｂ）は第２のｐＭＩＳＦＥＴ領域１２２を示している。一般に、ＭＩＳＦＥＴ領域の周囲には回路に寄与しない領域５１０（素子分離絶縁膜と同じＳｉＯ2 等の絶縁膜）が存在する。第１のｐＭＩＳＦＥＴ領域１２１においてはそのままであるが、第２のｐＭＩＳＦＥＴ領域１２２においては、回路に寄与しない領域５１０の一部をエッチングすることにより下地の基板Ｓｉを露出させる。これにより、第１のｐＭＩＳＦＥＴ領域１２１を含む１セル領域におけるＳｉ開口率を第２のｐＭＩＳＦＥＴ領域１２２を含む１セル領域のそれよりも小さくすることができる。
【００４３】
なお、Ｓｉ開口率はＭＩＳＦＥＴ形成領域又は１セル領域で検討したが、実際のデバイスでは、高速性が要求される素子と高信頼性が要求される素子とは別の領域に、それぞれ複数個配置されることが多い。従って、素子群が配置される領域全体に対してＳｉが露出する割合をＳｉ開口率と定義し、高速性が要求される素子群が配置される領域全体と、高信頼性が要求される素子群が配置される領域全体とでＳｉ開口率を変えるようにしても良い。
【００４４】
次に、本実施形態の半導体装置の製造方法について、図１２を参照して説明する。この例は、前記図７に示すように、ｐＭＩＳＦＥＴ領域の面積を変えて２つのｐＭＩＳＦＥＴ領域１２１，１２２においてＳｉ開口率を変えるようにした方法である。
【００４５】
まず、先の第１の実施形態と同様に、Ｓｉ基板１００に素子分離絶縁膜１１０を形成し、第１のｐＭＩＳＦＥＴ領域１２１，第２のｐＭＩＳＦＥＴ領域１２２，及びｎＭＩＳＦＥＴ領域１２３のそれぞれにゲート絶縁膜１３０を介してゲート電極３０１，３０２，３０３を形成する。ここまでの工程は、前記図２（ａ）〜図３（ｆ）と同様である。但し、ｐＭＩＳＦＥＴ領域１２１，１２２で素子分離絶縁膜１１０の大きさ異なっている。即ち、前記図７（ａ）（ｂ）に示すように、第１のｐＭＩＳＦＥＴ領域１２１の方が第２のｐＭＩＳＦＥＴ領域１２２よりも面積が小さくなっている。これにより、第１のｐＭＩＳＦＥＴ領域１２１は、第２のｐＭＩＳＦＥＴ領域１２２よりもＳｉ開口率が小さくなっている。
【００４６】
本実施形態では、前記図３（ｆ）に示す工程に続いて、図１２（ａ）に示すように、ＬＰＣＶＤ法を用いて側壁膜となる薄膜１７０を形成した後、リソグラフィ技術を用いて、ｎＭＩＳＦＥＴ領域１０５を覆うレジストパターン２６０を形成する。
【００４７】
次いで、図１２（ｂ）に示すように、ＲＩＥを用いて薄膜１７０をエッチングすることにより、薄膜１７０をゲート電極３０１，３０２の側壁のみに残す。即ち、第１のｐＭＩＳＦＥＴ領域１２１のゲート側部に第１の側壁膜１７１を形成し、第２のｐＭＩＳＦＥＴ領域１２２のゲート側部に第２の側壁膜１７２を形成する。
【００４８】
次いで、図１２（ｃ）に示すように、ウェットエッチングを用いて、第１のｐＭＩＳＦＥＴ領域１２１にリセス５８１を形成し、同時に第２のｐＭＩＳＦＥＴ領域１２２にリセス５８３を形成する。ここで、リセス５８１，５８２の深さは共に６０ｎｍである。なお、リセス１８１とリセス１８２の深さは異なっていても良い。
【００４９】
次いで、図１２（ｄ）に示すように、ＬＰＣＶＤ法を用いて、リセス５８１に第１のＳｉＧｅＢ膜３２１を、リセス５８２に第２のＳｉＧｅＢ膜３２２を成長形成する。ここで、第１のＰＭＩＳＦＥＴ領域１２１は第２のｐＭＩＳＦＥＴ領域１２２よりＳｉ開口率が小さいので、第１のＳｉＧｅＢ膜３２１は第２のＳｉＧｅＢ膜３２２に比べて、Ｇｅ濃度及びＢ濃度が大きくなる。
【００５０】
次いで、ウェットエッチングを用いて、第１の側壁膜１７１及び第２の側壁膜１７２及び薄膜１７０を除去することにより、前記図６に示す構造が得られる。
【００５１】
このように本実施形態によれば、２つのｐＭＩＳＦＥＴ領域１２１，１２２におけるＳｉ開口率の違いを利用することによって、第１のｐＭＩＳＦＥＴ領域１２１におけるＳｉＧｅＢ膜３２１のＧｅ濃度を第２のｐＭＩＳＦＥＴ領域１２２におけるそれよりも高くすることができる。従って、同一チップ内の第１のｐＭＩＳＦＥＴ領域１２１に対する歪み量を第２のｐＭＩＳＦＥＴ領域１２２に対する歪み量に比べて大きくすることができ、第１の実施形態と同様の効果が得られる。さらに、第１のｐＭＩＳＦＥＴ領域１２１と第２のｐＭＩＳＦＥＴ領域１２２を別々にマスクする必要がないため、マスクプロセスが少なくなり、プロセスの簡略化をはかることができる利点もある。
【００５２】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＳｉＧｅ層の一例としてＳｉＧｅＢ膜を用いたが、ＳｉＧｅＢ膜の代わりにＳｉＧｅＣ膜を用いても良い。つまり、ＳｉＧｅ層は勿論のこと、ＳｉＧｅに不純物をドープしたものを用いることができる。
【００５３】
また、実施形態ではＳｉＧｅにおけるＧｅ濃度を変えることにより、第１及び第２のｐＭＩＳＦＥＴ領域でＳｉチャネルが受ける歪み量を変えるようにしたが、ＳｉＧｅ層の厚さを変えることによっても歪み量を変えることができる。具体的には、ＳｉＧｅ層の厚さが大きくなるほど歪みを大きくすることができる。従って、第１及のｐＭＩＳＦＥＴ領域でＳｉのエッチング深さを大きく、第２のｐＭＩＳＦＥＴ領域でＳｉのエッチング深さを浅くしておくことにより、第１のｐＭＩＳＦＥＴ領域に高駆動性のトランジスタを、第２のｐＭＩＳＦＥＴ領域に高信頼性のトランジスタを形成することができる。
【００５４】
また、実施形態ではｐＭＩＳＦＥＴ領域に関して説明したが、本発明はｎＭＩＳＦＥＴ領域に対してＳｉチャネルを挟んでＣドープＳｉを形成した場合にも，Ｃの濃度を変えることにより同様の効果を得ることが可能である。
【００５５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５６】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第１の実施形態の変形例に係わる半導体装置の概略構成を示す断面図。
【図６】第２の実施形態に係わる半導体装置の概略構成を示す断面図。
【図７】第１及び第２のｐＭＩＳＦＥＴ領域におけるＳｉ開口率の関係を示す平面図。
【図８】ＳｉＧｅ層の成長におけるＳｉ開口率とＧｅ濃度との関係を示す特性図。
【図９】ゲート長を変えることにより第１及び第２のｐＭＩＳＦＥＴ領域におけるＳｉ開口率を変えた例を示す平面図。
【図１０】ＭＩＳＦＥＴ領域の幅Ｗと長さＸを変えることにより第１及び第２のｐＭＩＳＦＥＴ領域におけるＳｉ開口率を変えた例を示す平面図。
【図１１】回路に関与しない領域を利用して第１及び第２のｐＭＩＳＦＥＴ領域におけるＳｉ開口率を変えた例を示す平面図。
【図１２】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００５７】
１００…Ｓｉ基板
１１０…素子分離絶縁膜
１２１…第１のｐＭＩＳＦＥＴ領域
１２２…第２のｐＭＩＳＦＥＴ領域
１２３…ｎＭＩＳＦＥＴ領域
１３０…ゲート絶縁膜
１４０…ポリシリコン膜
１４１…ｐ+ ポリシリコン膜
１４２…ｎ+ ポリシリコン膜
１６０…ハードマスク
１７０，１９０…薄膜
１７１，１９１…側壁膜
１８１，１８２，５８１，５８２…リセス
２１０，２２０，２４０，２５０，２６０…レジストパターン
２３１…第１のゲート電極パターン
２３２…第２のゲート電極パターン
２３３…第３のゲート電極パターン
３０１…第１のゲート電極
３０２…第２のゲート電極
３０３…第３のゲート電極
３２１…第１のＳｉＧｅＢ膜
３２２…第２のＳｉＧｅＢ膜
５１０…回路に寄与しない領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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