(57)【要約】【課題】素子形成された複数の半導体層を積層し、集積可能な素子数を飛躍的に高めることができる積層型半導体集積装置を提供する。【解決手段】本発明に係る積層型半導体集積装置は、基板上に直接、または緩衝層を介して積層されたＧａＮ層と、前記ＧａＮ層の表面近傍に形成された複数のトランジスタと、前記トランジスタの表面及び側面を被覆する酸化膜または窒化膜と、前記酸化膜または窒化膜を含む前記ＧａＮ層上に、ＥＬＯによって積層されたＡｌＧａＮ層と、を集積すべきトランジスタの数量に応じて繰り返し積層して形成される。【選択図】図５
2008198675.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタが形成された、複数のＩＩＩ族窒化物半導体層を積層して形成される積層型半導体集積装置であって、
ｉ）基板上に直接、または緩衝層を介して積層された第１のＧａＮ層と、
ｉｉ）前記第１のＧａＮ層の表面近傍に形成された複数のトランジスタと、
ｉｉｉ）前記トランジスタの表面及び側面を被覆する酸化膜または窒化膜と、
ｉｖ）前記酸化膜または窒化膜を含む前記第１のＧａＮ層上に、ＥＬＯによって積層されたＡｌＧａＮ層と、
ｖ）前記ＡｌＧａＮ層上に形成された第２のＧａＮ層と、
ｖｉ）前記第２のＧａＮ層の表面近傍に形成された複数のトランジスタと、
を少なくとも備え、集積すべきトランジスタの数量に応じて、前記第２のＧａＮ層上に、ＡｌＧａＮ層及び、複数のトランジスタが形成されたＧａＮ層を繰り返し積層したことを特徴とする積層型半導体集積装置。
【請求項２】
前記トランジスタは、ＭＩＳＦＥＴ及び／またはＨＥＭＴであることを特徴とする請求項１に記載の積層型半導体集積装置。
【請求項３】
複数のトランジスタの電極を相互に接続する面内配線を、複数回に分けて積層される前記ＡｌＧａＮ層の間に形成したことを特徴とする請求項１または２に記載の積層型半導体集積装置。
【請求項４】
前記第１のＧａＮ層、第２のＧａＮ層、及び必要に応じてその上方に繰り返し積層されたＧａＮ層に形成されたトランジスタの電極は、接続すべきトランジスタが形成された２つのＧａＮ層の間に位置するＧａＮ層及びＡｌＧａＮ層を貫通する層間配線によって相互に接続されることを特徴とする請求項１〜３のいずれかに記載の積層型半導体集積装置。
【請求項５】
前記第１のＧａＮ層、第２のＧａＮ層、及び必要に応じてその上方に繰り返し積層されたＧａＮ層に形成されたトランジスタの電極は、当該積層型半導体集積装置の端面に設けられた層間配線によって相互に接続されることを特徴とする請求項１〜３のいずれかに記載の積層型半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、面内に複数のトランジスタが形成されたＩＩＩ族窒化物半導体層を積層した積層型半導体集積回路に関する。
【背景技術】
【０００２】
１９６０年以来、ムーアの法則にしたがって半導体集積回路の集積度は４倍／３年のペースで増加し、それに伴って、ＣＰＵの演算能力及びメモリの記憶容量は飛躍的に向上してきた。半導体集積回路の集積度は、基本的には素子及び素子間配線のデザインルール（加工寸法）に依存している。例えば、現在の一般的なＣＰＵのデザインルールは６５〜９０ｎｍで、さらなる微細加工の検討が盛んに行われている。
【０００３】
しかしながら、近年、近い将来にこの集積度の増加は停滞するであろう、との指摘がなされている。その要因としては、微細加工された素子の特性バラツキ、及びリーク電流による発熱増加の問題がある。さらに、これ以上に本質的な要因として、デザインルールが１０ｎｍに近いいわゆる「ナノ領域」では、電子を粒子として取り扱うことができなくなり、従来の原理に基づく素子動作が困難になるという問題がある。
【０００４】
このため、デザインルールの微細化という従来の手法の延長線上において、数ｍｍ角程度の現実的なチップサイズに集積可能な素子数は、ＭＯＳＦＥＴ換算でせいぜい１０Ｇ個である。
【０００５】
上記限界を解決するために、ウェハー面内の集積度ではなく、ウェハーの厚さ方向の集積度を向上させる種々の手法が検討されている。
そのひとつとして、面内に素子が形成された複数のＳｉウェハーを重ね合わせ、これらを相互に接続し、１チップ化するという手法がある（例えば、特許文献１参照）。しかしながら、この手法では、現実的なチップ厚を保ちつつ重ね合わせ可能なＳｉウェハーはせいぜい１０枚であり、大幅な集積度の改善は困難であった。
この他、１枚のＳｉウェハー上への、素子形成された複数の半導体層（Ｓｉ層）の積層が検討されている。しかしながら、この手法では、Ｓｉ層表面のＳｉＯ２膜上に良質な単結晶Ｓｉ層を積層するのが非常に困難であり、電気的特性に優れた素子の形成は困難であった。
【０００６】
以上のように、現在のところ、Ｓｉ系の半導体集積装置において、ウェハー厚さ方向の素子集積度を向上させる有効な手段は発見されていない。
【特許文献１】特開２０００−２６０９３４号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明は、素子形成された複数の半導体層を積層し、集積可能な素子数を飛躍的に高めることができる積層型半導体集積装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明者は、ＩＩＩ族窒化物半導体であれば、素子形成された複数の半導体層を結晶性良く積層できることを見出し、本発明を完成させた。
【０００９】
そこで、本発明に係る積層型半導体集積装置は、複数のトランジスタが形成された、複数のＩＩＩ族窒化物半導体層を積層して形成される積層型半導体集積装置であって、ｉ）基板上に直接、または緩衝層を介して積層された第１のＧａＮ層と、ｉｉ）前記第１のＧａＮ層の表面近傍に形成された複数のトランジスタと、ｉｉｉ）前記トランジスタの表面及び側面を被覆する酸化膜または窒化膜と、ｉｖ）前記酸化膜または窒化膜を含む前記第１のＧａＮ層上に、ＥＬＯによって積層されたＡｌＧａＮ層と、ｖ）前記ＡｌＧａＮ層上に形成された第２のＧａＮ層と、ｖｉ）前記第２のＧａＮ層の表面近傍に形成された複数のトランジスタと、を少なくとも備え、集積すべきトランジスタの数量に応じて、前記第２のＧａＮ層上に、ＡｌＧａＮ層及び、複数のトランジスタが形成されたＧａＮ層を繰り返し積層したことを特徴とする。
【００１０】
好ましくは、本発明に係る積層型半導体集積装置における前記トランジスタは、ＭＩＳＦＥＴ及び／またはＨＥＭＴである。
【００１１】
さらに好ましくは、本発明に係る積層型半導体集積装置において、複数のトランジスタの電極を相互に接続する面内配線は、複数回に分けて積層される前記ＡｌＧａＮ層の間に形成される。
【００１２】
また、本発明に係る積層型半導体集積装置において、前記第１のＧａＮ層、第２のＧａＮ層、及び必要に応じてその上方に繰り返し積層されたＧａＮ層に形成されたトランジスタの電極は、接続すべきトランジスタが形成された２つのＧａＮ層の間に位置するＧａＮ層及びＡｌＧａＮ層を貫通する層間配線によって相互に接続される。
【００１３】
また、本発明に係る積層型半導体集積装置において、前記第１のＧａＮ層、第２のＧａＮ層、及び必要に応じてその上方に繰り返し積層されたＧａＮ層に形成されたトランジスタの電極は、当該積層型半導体集積装置の端面に設けられた層間配線によって相互に接続される。
【発明の効果】
【００１４】
本発明によれば、チップ厚を大きく増加させることなく、面内に素子形成された複数の半導体層を積層することができ、しかも各層に形成された素子同士の配線が容易で、集積可能な半導体素子数を飛躍的に高めることができる積層型半導体集積装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の好ましい実施例を説明するにあたり、まず、図１及び図２を参照して、本発明で使用されるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とＨＥＭＴ（High Electron Mobility Transistor）の構造、及び基本特性につき説明する。
【００１６】
図１（ａ）は、ＩＩＩ族窒化物半導体を用いたＭＩＳＦＥＴの断面図である。ＭＩＳＦＥＴ１０は、基板上に直接または適当な緩衝層を介して積層される絶縁性のｉ−ＧａＮ層１１と、この層上に積層される絶縁性のｉ−ＡｌＮ層１６と、ソース電極１３及びドレイン電極１５を形成すべき領域のｉ−ＡｌＮ層１６をエッチングにより取り除いた後に、当該領域のｉ−ＧａＮ層１１に適当なイオンを注入して形成されるｎ＋拡散領域１２と、当該領域上に蒸着されるＡｌ／Ｔｉからなるソース電極１３及びドレイン電極１５と、ｉ−ＡｌＮ層１６上に蒸着されるＡｕ／Ｎｉからなるゲート電極１４と、からなる。
なお、上記電極材料は一例であり、適当な他の電極材料を使用してもよい。
【００１７】
ＭＩＳＦＥＴ１０の各電極を図１（ａ）に示されるように接続し、ゲート−ソース間電圧Ｖｇｓをパラメータとして、ドレイン−ソース間電圧Ｖｄｓを変化させた際のドレイン電流Ｉｄｓは図１（ｂ）のようになる。ゲート−ソース間に正電圧を印加し、ドレイン−ソース間電圧Ｖｄｓを上げて行くとドレイン電流Ｉｄｓは増加し、一定の電流値で飽和する。一方、ゲート−ソース間電圧が０［Ｖ］の場合、ドレイン−ソース間電圧Ｖｄｓを変化させてもドレイン電流Ｉｄｓは流れない。
【００１８】
上記特性を利用して、ＭＩＳＦＥＴ１０は、例えば、ドレイン−ソース間電圧ＶｄｓをＶ１一定とし、ゲート−ソース間電圧Ｖｇｓを切り替えることによって、ドレイン電流Ｉｄｓの多寡を制御することができる。なお、ＭＩＳＦＥＴ１０ように、ゲート−ソース間電圧Ｖｇｓに正電圧を印加しない限りドレイン電流Ｉｄｓが流れないような特性を「ノーマリー・オフ」と呼ぶ。
【００１９】
次に、図２を参照してＨＥＭＴの構造、及び基本特性について説明する。
図２（ａ）は、ＩＩＩ族窒化物半導体を用いたＨＥＭＴの断面図である。ＨＥＭＴ２０は、基板上に直接または適当な緩衝層を介して積層される絶縁性のｉ−ＧａＮ層２１と、この層上に積層されるｎ型のＡｌｘＧａ１−ｘＮ層２２（０．２≦ｘ≦１）と、ソース電極２３及びドレイン電極２５を形成すべき領域のＡｌｘＧａ１−ｘＮ層２２をエッチングにより掘り下げた後に、当該掘り下げた領域に蒸着されるＡｌ／Ｔｉからなるソース電極２３及びドレイン電極２５と、残ったＡｌｘＧａ１−ｘＮ層２２上に蒸着されるＡｕ／Ｎｉからなるゲート電極２４と、からなる。
なお、上記電極材料は一例であり、適当な他の電極材料を使用してもよい。
【００２０】
ＨＥＭＴ２０の各電極を図２（ａ）に示されるように接続し、ゲート−ソース間電圧Ｖｇｓをパラメータとして、ドレイン−ソース間電圧Ｖｄｓを変化させた際のドレイン電流Ｉｄｓは図２（ｂ）のようになる。図２（ｂ）に示されるようにＨＥＭＴ２０は、ゲート−ソース間電圧Ｖｇｓ＝０［Ｖ］においてドレイン電流Ｉｄｓが流れる「ノーマリー・オン」特性を有する。ドレイン−ソース間電圧Ｖｄｓを上げるにつれてドレイン電流Ｉｄｓが増加し、一定の電流値で飽和する特性はＭＩＳＦＥＴ１０と同様である。
【００２１】
上記特性を利用して、ＨＥＭＴ２０は、例えば、ドレイン−ソース間電圧ＶｄｓをＶ２一定とし、ゲート−ソース間電圧Ｖｇｓの極性（正電圧／負電圧）を切り替えることによって、ドレイン電流Ｉｄｓの多寡を制御することができる。
【００２２】
続いて、上記したＭＩＳＦＥＴ１０及びＨＥＭＴ２０を面内方向及びウェハー厚さ方向に集積した本発明に係る積層型半導体集積装置の実施例につき、図３〜図６を参照して説明する。実施例１は層間配線を行わない本発明の最も基本的な形態、実施例２は実施例１に層間配線を追加した形態である。なお、本発明の理解を容易にするために各例における素子は全てＭＩＳＦＥＴとしたが、一部または全部の素子をＨＥＭＴに変更してもよい。
【実施例１】
【００２３】
図３は、実施例１に係る積層型半導体集積装置の製造工程を示す断面図であって、このうち、図３（ａ）は、第１のｉ−ＧａＮ層の表面近傍に２個のトランジスタＴｒ１、Ｔｒ２が形成された状態である。トランジスタＴｒ１、Ｔｒ２は、いずれもＭＩＳＦＥＴである。積層型半導体集積装置の製造工程では、まず、第１のｉ−ＧａＮ層が、基板上に直接または適当な緩衝層を介して積層される。そして、このｉ−ＧａＮ層にｉ−ＡｌＮ層、ｎ＋拡散領域、各電極が順次形成され、その後、各素子の表面及び側面を覆うＳｉＯ２膜がＣＶＤ（化学気相成長法：Chemical Vapor Deposition）によって形成される。
【００２４】
図３（ｂ）は、第１のｉ−ＧａＮ層上に第１のｉ−ＡｌＧａＮ層を積層するとともに、トランジスタＴｒ１とＴｒ２を面内配線２、３で接続した状態である。本例では、トランジスタＴｒ１のドレインＤ１とトランジスタＴｒ２のドレインＤ２が面内配線２で相互に接続され、トランジスタＴｒ１のゲートＧ１とトランジスタＴｒ２のゲートＧ２が面内配線３で相互に接続される。
【００２５】
第１のｉ−ＡｌＧａＮ層は、ＭＯＣＶＤ（有機金属気相成長法：Metal-Organic Chemical Vapor Deposition）等の結晶成長方法によって積層される。ここで、ｉ−ＡｌＧａＮは、ｉ−ＧａＮ層上においてのみ成長し、ＳｉＯ２膜上では成長しないという特性を有する。したがって、第１のｉ−ＡｌＧａＮ層の成長は、ＳｉＯ２膜に覆われていないところから始まり、次第に面内方向に拡がるように進行する。このような結晶成長をＥＬＯ（Epitaxial Lateral Over-growth）と呼ぶ。一般的によく知られているように、ＥＬＯによれば、基板の結晶欠陥を受け継がない良質の結晶を得ることができる。
なお、ＳｉＯ２膜を他の酸化膜、または窒化物に置き換えても、同様の効果を得ることができる。
【００２６】
図３（ｂ）に示されるように、本例において、第１のｉ−ＡｌＧａＮ層は２回に分けて積層される。具体的には、まず、第１のｉ−ＧａＮ層上に、第１のｉ−ＡｌＧａＮ層の下側がＥＬＯによって積層され、その上にドレインＤ１とドレインＤ２を接続する面内配線２が形成され、さらにこの面内配線２上にＳｉＯ２膜が形成される。続いて、これらの上に、第１のｉ−ＡｌＧａＮ層の上側がＥＬＯによって積層され、ゲートＧ１とゲートＧ２を接続する面内配線３及び当該配線上のＳｉＯ２膜が形成される。
【００２７】
なお、図３（ｂ）のＡ部は図４に示す斜視図のようになっている。ドレイン電極Ｄ２の表面には、これと面内配線２（図３（ｂ）参照）とを接続するポスト２’が形成されている。したがって、素子表面及び側面に形成されるＳｉＯ２膜は、上記接続部を除いた部分に形成される。
【００２８】
このように、本発明に係るｉ−ＡｌＧａＮ層は、面内配線を行いたい層数に応じて複数回に分けて積層され、しかも、その度にＥＬＯによる結晶成長が行われる。したがって、本発明に係るｉ−ＡｌＧａＮ層は、当該層上に形成されるｉ−ＧａＮ層にとって、結晶性に優れた良質な基板となる。
【００２９】
図３（ｃ）は、第１のｉ−ＡｌＧａＮ層上に第２のｉ−ＧａＮ層が積層され、その表面近傍に２個のトランジスタＴｒ３、Ｔｒ４が形成された状態である。本例に係る積層型半導体集積装置１において、トランジスタＴｒ３、Ｔｒ４は、いずれもトランジスタＴｒ１、Ｔｒ２と同じＭＩＳＦＥＴである。第２のｉ−ＧａＮ層に形成された素子間の面内配線は、複数回に分けて積層される第２のｉ−ＡｌＧａＮ層（図示なし）間に形成される。そして、第２のｉ−ＡｌＧａＮ層上には、必要に応じて、第３のｉ−ＧａＮ層、第３のｉ−ＡｌＧａＮ層・・・が順次積層される。
【００３０】
以上のように、本例では、集積したい素子数に応じて、面内に素子形成された複数のｉ−ＧａＮ層を積層することができ、面内方向だけでなく、ウェハー厚さ方向の素子集積度を上げることができる。また、素子形成されるｉ−ＧａＮ層間のｉ−ＡｌＧａＮ層がＥＬＯによって積層されるため、結晶性に優れたｉ−ＧａＮ層に素子形成することができる。しかも、ｉ−ＧａＮ層の厚さは約１００ｎｍ、ｉ−ＡｌＧａＮ層の厚さは約１０ｎｍなので、これらを繰り返し積層してもチップ厚にはほとんど影響を与えない。
【実施例２】
【００３１】
実施例２として、実施例１に係る積層型半導体集積装置において、異なるｉ−ＧａＮ層に形成された素子同士を相互に接続する一態様につき説明する。
【００３２】
図５は、実施例２に係る積層型半導体集積装置の一例を示す部分断面図である。この積層型半導体集積装置１’は、実施例１と同様の第１のｉ−ＧａＮ層、及び第１のｉ−ＡｌＧａＮ層を備える。これらの層には、実施例１と同様に、トランジスタＴｒ１、Ｔｒ２、及びこれらを相互に接続する面内配線２、３が形成されている。
【００３３】
本例では、第１のｉ−ＡｌＧａＮ層の上に、第２のｉ−ＧａＮ層、第２のｉ−ＡｌＧａＮ層、第３のｉ−ＧａＮ層・・・第ｎのｉ−ＧａＮ層、第ｎのｉ−ＡｌＧａＮ層が順次積層される。第ｎのｉ−ＧａＮ層には、トランジスタＴｒｎが形成され、このドレインＤｎと、ドレインＤ１及びＤ２が層間配線６を介して相互に接続される。
【００３４】
図５に示されるように、実施例２に係る層間配線６は、接続すべき素子が形成されているｉ−ＧａＮ層の間に位置している各層を貫通して形成される。この形成には、例えば、実施例１の第１のｉ−ＡｌＧａＮ層におけるトランジスタＴｒ１とＴｒ２の接続と同様の配線形成技術が適用でき、製造工程の複雑化、及び高コスト化を防ぎつつ、異なる層に形成された素子同士を容易に接続することができる。
【００３５】
以上、本発明の好ましい実施例について説明したが、本発明は上記構成に限定されるものではなく、当業者であれば、種々の変形例を想到できることは自明である。
【００３６】
例えば、図６は、実施例２とは異なる態様で層間配線を行った積層型半導体集積装置の一例を示すチップ端面８付近の部分断面図である。この積層型半導体集積装置１”は、実施例１と同様に第１のｉ−ＧａＮ層、及び第１のｉ−ＡｌＧａＮ層を備える。本例では、第１のｉ−ＧａＮ層のチップ端面８近傍にトランジスタＴｒ１が形成され、そのドレインＤ１からチップ端面８まで伸びた面内配線４が形成される。
【００３７】
図６に示す積層型半導体集積装置１”では、さらに、第１のｉ−ＡｌＧａＮ層の上に、第２のｉ−ＧａＮ層、第２のｉ−ＡｌＧａＮ層、第３のｉ−ＧａＮ層・・・第ｎのｉ−ＧａＮ層、第ｎのｉ−ＡｌＧａＮ層が順次積層される。第ｎのｉ−ＧａＮ層の表面近傍には、トランジスタＴｒｎが形成され、そのドレインＤｎからチップ端面８まで伸びた面内配線５が形成される。そして、面内配線５、及びチップ端面８上に形成された層間配線７を介して、ドレインＤｎとドレインＤ１が相互に接続される。
【００３８】
本例に係る層間配線７は、一旦全てのウェハー製造工程を終了し、ダイシング、または劈開によってウェハーを個々のチップに分割した後に形成される。本例によれば、実施例２のようなチップ内の各相を貫く層間配線（例えば、図５に示す層間配線６）が不要となるか、またはその配線本数を削減することができるので、各ｉ−ＧａＮ層に形成される素子の面内集積度を高められるとともに、素子配置の自由度を高くすることができる。
【００３９】
また、各例におけるｉ−ＧａＮ層、ｉ−ＡｌＮ層の表記“ｉ”は絶縁性であることを示しているが、これは意図的に不純物を添加していないことを意味するものであって、多少の導電性を有していてもｉ−ＧａＮ層またはｉ−ＡｌＮ層に含まれる。
【図面の簡単な説明】
【００４０】
【図１】ＩＩＩ族窒化物半導体を用いたＭＩＳＦＥＴの一例であって、（ａ）は断面図、（ｂ）は特性を示すグラフである。
【図２】ＩＩＩ族窒化物半導体を用いたＨＥＭＴの一例であって、（ａ）は断面図、（ｂ）は特性を示すグラフである。
【図３】実施例１に係る積層型半導体集積装置の製造方法を示す断面図であって、（ａ）は第１のＧａＮ層にＭＩＳＦＥＴを形成した状態、（ｂ）は（ａ）に示す構造上に第１のＡｌＧａＮ層を積層するとともに、ＭＩＳＦＥＴの各電極を相互に接続した状態、（ｃ）は（ｂ）に示す構造上に第２のＧａＮ層を積層し、ＭＩＳＦＥＴを形成した状態を示す。
【図４】本発明に係るトランジスタの電極部を拡大した斜視図である。
【図５】実施例に係る積層型半導体集積装置の一例を示す部分断面図である。
【図６】変形例に係る積層型半導体集積装置の一例を示す部分断面図である。
【符号の説明】
【００４１】
１    積層型半導体集積装置
１’    積層型半導体集積装置
１”    積層型半導体集積装置
２〜５    面内配線
２’    ポスト
６、７    層間配線
８    チップ端面
１０    ＭＩＳＦＥＴ
１１    ｉ−ＧａＮ層
１２    ｎ＋拡散領域
１３    ソース電極
１４    ゲート電極
１５    ドレイン電極
１６    ｉ−ＡｌＮ層
２０    ＨＥＭＴ
２１    ｉ−ＧａＮ層
２２    ｎ＋−ＡｌｘＧａ１−ｘＮ層
２３    ソース電極
２４    ゲート電極
２５    ドレイン電極
【図１】
2008198675.tif 000003
【図２】
2008198675.tif 000004
【図３】
2008198675.tif 000005
【図４】
2008198675.tif 000006
【図５】
2008198675.tif 000007
【図６】
2008198675.tif 000008