(57)【要約】【課題】チップ面積の増大を防ぎ、チップの動作周波数を高くすることが可能な三次元構造の半導体装置を提供すること。【解決手段】第１の半導体層に形成された複数の領域と該第１の半導体層の上に形成された第１の配線層とを含んで構成された第１の集積回路と、前記第１の配線層に積層された第１の絶縁層と、前記第１の絶縁層に積層された第２の半導体層に形成された複数の領域と該第２の半導体層の上に形成された第２の配線層とを含んで構成された第２の集積回路とを含む３次元構造半導体装置をなす。前記第１の集積回路及び前記第２の集積回路は積層方向に貫通した配線により電気的に接続され、前記第１の集積回路及び前記第２の集積回路間のデータ双方向通信、制御信号供給、およびクロック信号供給の少なくとも一つが前記貫通した配線を介して行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体層に形成された複数の領域と該第１の半導体層の上に形成された第１の配線層とを含んで構成された第１の集積回路と、前記第１の配線層に積層された第１の絶縁層と、前記第１の絶縁層に積層された第２の半導体層に形成された複数の領域と該第２の半導体層の上に形成された第２の配線層とを含んで構成された第２の集積回路とを含む３次元構造半導体装置において、前記第１の集積回路及び前記第２の集積回路が積層方向に貫通した配線により電気的に接続され、前記第１の集積回路及び前記第２の集積回路間のデータ双方向通信、制御信号供給およびクロック信号供給の少なくとも一つが前記貫通した配線を介して行われることを特徴とする３次元構造半導体装置。
【請求項２】
前記第２の配線層上に、絶縁層と半導体層と配線層とがこの順序で積層された積層構造が１つまたはそれ以上形成され、前記積層構造の半導体層に形成された複数の領域と前記積層構造の配線層とを含む集積回路が構成され、前記貫通配線が前記積層構造の半導体層と配線層とを積層方向に貫通して前記各組の集積回路に電気的に接続され、前記第１の集積回路、前記第２の集積回路、及び前記積層構造の集積回路同士のデータ双方向通信、制御信号通信、およびクロック信号供給の少なくとも一つが前記貫通配線を介して行われることを特徴とする請求項１記載の３次元構造半導体装置。
【請求項３】
前記第１の配線層および前記第２の配線層が多層配線層となっていることを特徴とする請求項１または２記載の３次元構造半導体装置。
【請求項４】
前記半導体層に形成された領域が、絶縁ゲートトランジスタのソース領域、ドレイン領域、およびチャンネル領域を含むことを特徴とする請求項１乃至３のいずれか一つに記載の３次元構造半導体装置。
【請求項５】
データ双方向通信、制御信号通信、およびクロック信号供給のいずれもが前記貫通配線を介して行われるように構成されていることを特徴とする前記請求項第１項乃至第４項の一つに記載の３次元構造半導体装置。
【請求項６】
前記貫通配線は、前記第１の半導体層の中央部上に配置されていることを特徴とする請求項１乃至５のいずれか一つに記載の３次元構造半導体装置。
【請求項７】
前記貫通配線の途中にバッファ回路が挿入されていることを特徴とする請求項１乃至５のいずれか一つに記載の３次元構造半導体装置。
【請求項８】
前記第１の集積回路及び前記第２の集積回路が、それぞれ１つまたはそれ以上の特定回路を含むことを特徴とする請求項１乃至７のいずれか一つに記載の３次元構造半導体装置。
【請求項９】
前記第１の集積回路、前記第２の集積回路、及び前記積層構造の集積回路が、それぞれ複数の特定回路を含むことを特徴とする請求項２記載の３次元構造半導体装置。
【請求項１０】
前記貫通配線は、前記特定回路の各々にバスインターフェースを介して電気的に接続されていることを特徴とする請求項８又は９記載の３次元構造半導体装置。
【請求項１１】
前記特定回路は、ＣＰＵ、メモリ、専用ハードロジック、および外部インターフェースのいずれか一つから構成されていることを特徴とする請求項８乃至１０のいずれか一つに記載の３次元構造半導体装置。
【請求項１２】
前記第１の集積回路及び前記第２の集積回路が、それぞれデジタル回路、アナログ回路、及びデジタルアナログ混載回路の少なくとも一つから構成されていることを特徴とする請求項１乃至１１のいずれか一つに記載の３次元構造半導体装置。
【請求項１３】
前記貫通配線のほかに、前記第１の配線層及び前記第２の配線層が前記第１の集積回路及び前記第２の集積回路同士でのローカルデータ双方向通信を行うためのローカルバス配線で接続されていることを特徴とする請求項１乃至１２のいずれか一つに記載の３次元構造半導体装置。
【請求項１４】
前記貫通配線が、金属材料及び炭素から構成される材料の少なくとも一つから形成されていることを特徴とする請求項１乃至１３のいずれか一つに記載の３次元構造半導体装置。
【請求項１５】
前記第１の絶縁層が、誘電率が５未満の酸素化合物及び窒素化合物及び炭素化合物の少なくとも一つから形成されていることを特徴とする請求項１乃至１４のいずれか一つに記載の３次元構造半導体装置。
【請求項１６】
前記第１の絶縁層が、誘電率が２．５以下のCFx(x<4)及びCHx及びポーラス材料の少なくとも一つから形成されていることを特徴とする請求項１乃至１５のいずれか一つに記載の３次元構造半導体装置。
【請求項１７】
第１の半導体層に形成された複数の領域と該第１の半導体層の上に形成された第１の配線層とを含んで構成された第１の集積回路と、前記第１の配線層に積層された第１の絶縁層と、前記第１の絶縁層に積層された第２の半導体層に形成された複数の領域と該第２の半導体層の上に形成された第２の配線層とを含んで構成された第２の集積回路と、前記第１の半導体層および前記第２の半導体層の積層方向に貫通し前記第１の集積回路及び前記第２の集積回路を電気的に接続する貫通バス配線とを含むことを特徴とする３次元構造半導体装置。
【請求項１８】
第１の半導体層に形成された複数の領域と該第１の半導体層の上に形成された第１の配線層とを含んで構成された第１の集積回路を形成し、前記第１の配線層に積層された第１の絶縁層に積層された第２の半導体層に形成された複数の領域と該第２の半導体層の上に形成された第２の配線層とを含んで構成された第２の集積回路とを形成し、前記第１の半導体層および前記第２の半導体層の積層方向に貫通する貫通配線を形成し、前記第１の集積回路及び前記第２の集積回路を前記貫通配線により電気的に接続することを特徴とする３次元構造半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ，ＬＳＩなどに広く使われる半導体装置に関し、特に三次元構造半導体装置に関する。
【背景技術】
【０００２】
現在、二次元構造の半導体装置は、コンピュータ・携帯電話・家電・自動車などあらゆる機器・装置にＬＳＩとして搭載されており、我々の生活にはなくてはならないものになっている。しかしながら、特に近年、集積回路規模が大きくなってきており、配線長の増大・負荷容量の増大により、集積回路の高速動作が困難になってきている。そこで、三次元構造の半導体装置の研究開発が盛んに行われている。三次元構造の半導体装置は、二次元集積回路を積層し、立体化することにより、（１）層数の増加による高集積化・高密度化、（２）配線長の減少・負荷容量の低減による高速動作化、（３）多数の微細スルーホールを介した層間の同期信号伝播（並列信号処理）、（４）異種デバイスの一体化（多機能化）、を目指して行われてきた。そして、この三次元構造半導体装置を実現する方法として、二次元集積回路を多層に積層する手法、複数のデバイスを張り合わせにより三次元化する手法などが挙げられる。ＣＰＵ・メモリ・専用ロジック・各種インターフェースを搭載したシステムＬＳＩでは、今後各ＩＰの規模が大きくなることが想定され、これら三次元構造の半導体装置の実現が期待されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
システムＬＳＩでは、ＣＰＵ・メモリ・専用ロジック・各種インターフェース間のデータの送受信は、データバスを介して行うことが一般的である。通常の二次元構造集積回路でのデータバス長は、チップ角にほぼ相当する長さ分となり、高速化のためのバッファ回路が組み込まれているのが一般的である。三次元構造の半導体装置の研究開発は、先に述べたように、配線長の減少・負荷容量の低減による高速動作化を目指して行われている。しかしながら、現在の各ＩＰの配置アーキテクチャで製造した二次元集積回路を張り合わせ技術などで三次元化した場合、データバス長は（１層分のデータバス長）×（積層分）となるため、配線長は逆に増加してしまう場合があり、問題となる。配線長が増大すると、チップの動作周波数を高くするのが困難になり、この問題を解決するためにはリピータと呼ばれるトランジスタを大量に挿入する必要があり、結果的にチップ面積が増えてしまう問題がある。
【０００４】
従って、この発明の目的は、二次元的なチップ面積の増大防ぎ、チップの動作周波数を高くすることが可能な三次元構造の半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明によれば、第１の半導体層に形成された複数の領域と該第１の半導体層の上に形成された第１の配線層とを含んで構成された第１の集積回路と、前記第１の配線層に積層された第１の絶縁層と、前記第１の絶縁層に積層された第２の半導体層に形成された複数の領域と該第２の半導体層の上に形成された第２の配線層とを含んで構成された第２の集積回路とを含む３次元構造半導体装置において、前記第１の集積回路及び前記第２の集積回路が積層方向に貫通した配線により電気的に接続された３次元構造半導体装置が得られる。
【０００６】
望ましくは、前記第１の集積回路及び前記第２の集積回路間のデータ双方向通信、制御信号供給およびクロック信号供給の少なくとも一つが前記貫通した配線を介して行われる。
【０００７】
本発明の３次元構造半導体装置は、前記第２の配線層上に、絶縁層と半導体層と配線層とがこの順序で積層された積層構造が１つまたはそれ以上形成され、前記積層構造の半導体層に形成された複数の領域と前記積層構造の配線層とを含む集積回路が構成され、前記貫通配線が前記積層構造の半導体層と配線層とを積層方向に貫通して前記各組の集積回路に電気的に接続され、前記第１の集積回路、前記第２の集積回路、及び前記積層構造の集積回路同士のデータ双方向通信、制御信号通信、およびクロック信号供給の少なくとも一つが前記貫通配線を介して行われる構成にしてもよい。
【０００８】
望ましくは、前記第１の配線層および前記第２の配線層が多層配線層となっている。
【０００９】
前記半導体層に形成された領域は、絶縁ゲートトランジスタのソース領域、ドレイン領域、およびチャンネル領域を含む。
【００１０】
データ双方向通信、制御信号通信、およびクロック信号供給のいずれもが前記貫通配線を介して行われるように構成してもよい。
【００１１】
前記貫通配線は、前記第１の半導体層の中央部上に配置されてもよいし、端部に配置されてもよい。
【００１２】
また、貫通配線の途中にバッファ回路を設けてもよい。
【００１３】
望ましい形態では、前記第１の集積回路及び前記第２の集積回路が、それぞれ１つまたはそれ以上の特定回路を含む。
【００１４】
前記貫通配線は、前記特定回路の各々にバスインターフェースを介して電気的に接続される。
【００１５】
前記特定回路は、ＣＰＵ、メモリ、専用ハードロジック、および外部インターフェースのいずれか一つから構成されている。
【００１６】
前記第１の集積回路及び前記第２の集積回路が、それぞれデジタル回路、アナログ回路、及びデジタルアナログ混載回路の少なくとも一つから構成されている。
【００１７】
前記貫通配線のほかに、前記第１の配線層及び前記第２の配線層が前記第１の集積回路及び前記第２の集積回路同士でローカルデータ双方向通信を行うためのローカルバス配線で接続される構成にしてもよい。
【００１８】
望ましい形態では、前記貫通配線は、金属材料及び炭素から構成される材料の少なくとも一つから形成されている。
【００１９】
また、望ましい形態では、前記第１の絶縁層は、誘電率が５未満の酸素化合物及び窒素化合物及び炭素化合物の少なくとも一つから形成されている。
【００２０】
また、前記第１の絶縁層は、誘電率が２．５以下のCFx(x<4)及びCHx及びポーラス材料の少なくとも一つから形成されていてもよい。
【００２１】
本発明によれば、また、第１の半導体層に形成された複数の領域と該第１の半導体層の上に形成された第１の配線層とを含んで構成された第１の集積回路を形成し、前記第１の配線層に積層された第１の絶縁層に積層された第２の半導体層に形成された複数の領域と該第２の半導体層の上に形成された第２の配線層とを含んで構成された第２の集積回路とを形成し、前記第１の半導体層および前記第２の半導体層の積層方向に貫通する貫通配線を形成し、前記第１の集積回路及び前記第２の集積回路を前記貫通配線により電気的に接続することを特徴とする３次元構造半導体装置の製造方法が得られる。
【発明の効果】
【００２２】
本発明によれば、上記の構成により、システムＬＳＩ等で用いられるデータバス長を二次元構造の場合に比べて短くすることができ、三次元構造にした場合にも最短のデータバス長となる。その結果、二次元構造ではリピータなどがなければ１ＧＨｚの信号の伝播が困難であったが、本発明による構成では例えば５０ＧＨｚでも動作可能な半導体装置を得られる効果がある。
【発明を実施するための最良の形態】
【００２３】
以下、この発明の実施形態について図面を参照しながら説明する。
【００２４】
図１は本発明の第１の実施の形態の半導体装置を示す断面図であり、システムＬＳＩの構成要素であるデータバスが貫通配線として形成され、そのデータバス貫通配線がシステムＬＳＩのチップ中央に配置された三次元構造半導体装置の基本構造を示したものである。
【００２５】
図１に示すように、データバス貫通配線（１０１）は配線周囲を絶縁膜に覆われて、第１半導体層（１１０）、第２半導体層（１１１）及び第３半導体層（１１２）を貫通している。各半導体層に形成されるＩＰ（Intellectual Property）すなわち「特定回路」（１０２）は、各ＩＰのデータバスインターフェース（Ｉ／Ｆ，１０３）、及びデータバス接続用多層配線領域（１０４）を介して、所望のデータバス貫通配線（１０１）に接続される。各半導体層に配置されるＩＰは、ここではマイクロプロセッサ・メモリ・専用ロジック・各種外部インターフェース回路などを指すが、これ以外のＩＰを配置したとしても本発明の効果にはなんら影響を与えるものではない。
【００２６】
また、多層配線領域（１０５）は、各ＩＰ（１０２）を構成するための内部配線であると同時に、必要があれば直近のＩＰ（１０２）に接続するための配線を多層配線領域（１０５）に配置する。
【００２７】
なお、この実施形態では、半導体層（１１０，１１１又は１１２）と多層配線層（１０４，１０５を含む層）からなる多層構造が、絶縁層１０９を介して３段積層されており、貫通配線（１０１）は、これら多層構造及絶縁層を貫通している。
【００２８】
図２は本発明の第１の実施の形態において、貫通配線として形成されたデータバスが、各ＩＰ（１０２）と接続される構造を模式的に表した三次元構造半導体装置の積層上部からみた断面構造である。
【００２９】
図２に示すように、データバス貫通配線（２０１）はデータバス接続用多層配線領域（１０４）中の配線（２０２）、コンタクトホール（２０３）を介して、横方向データバス線（２０４）に接続される。さらに、横方向データバス線（２０４）からコンタクトホール（２０６）及び配線（２０５）を介して、各ＩＰ（１０２）のデータバスインターフェース（１０３）に接続される。なお、縦方向のデータバス貫通配線（２０１）を平面に展開するための配線（２０４，２０５）とコンタクト（２０３，２０６）はデータバス接続用多層配線領域（１０４）の中にあり、各ＩＰのデータバスインターフェース（１０３）に接続されている。ここでの配線の結線方法は１例であり、データバス貫通配線と各ＩＰのデータバスインターフェースとが接続できれば、他の結線手法でも本発明にはなんら影響を与えるものではない。
【００３０】
図３は本発明の第１の実施の形態において、貫通配線として形成されたデータバスが、各ＩＰのデータバスインターフェース（Ｉ／Ｆ）を介して、接続される構造を模式的に表した三次元構造半導体装置の積層上部からみた断面情報である。
【００３１】
図３に示すように、各半導体層に形成されるＩＰ（３０１，３０２，３０３，３０４）はデータバスインターフェース（３０５，３０６，３０７，３０８）を介して、データバス貫通配線（３０９）に接続される。ここでのデータバスインターフェース（３０５，３０６，３０７，３０８）を介しての接続方法は１例であり、データバス貫通配線（３０９）と各ＩＰ（３０１，３０２，３０３，３０４）が所望の機能を満たすためにデータバスインターフェースを介さなくても、本発明にはなんら影響を与えるものではない。
【００３２】
また、図３では、一つの半導体層に形成されるＩＰが４種類あり、各ＩＰがデータバス貫通配線にデータバスインターフェースを介して接続されているが、これは１例であり、一つの半導体層に形成されるＩＰは、１つまたは複数のＩＰが形成されていても、本発明にはなんら影響を与えるものではない。
【００３３】
また、データバス貫通配線（３０９）は１６本の配線としているが、これは第１の実施例の一例であり、配線の本数に制限はない。
【００３４】
図４は本発明の第１の実施の形態において、各半導体層に配置されるＩＰの種類・配置方法を模式的に表した三次元構造半導体装置の断面構造である。
【００３５】
図４に示すように、第１半導体層（４０１）、第２半導体層（４０２）、第３半導体層（４０３）に形成される各ＩＰを例１（４１０〜４１８）、例２（４２０〜４２６）として表し、２種類の例で説明を行う。
【００３６】
図４の例１に示すように、第１半導体層（４０１）にはＣＰＵ（４１０）及びＤＲＡＭ（４１１）がＩＰとして配置され、データバス貫通配線（４０４）に接続されている。次に、第２半導体層（４０２）には、専用Ｌｏｇｉｃ（４１２，４１３，４１４）がＩＰとして配置され、データバス貫通配線（４０４）に接続されている。ここでの専用Ｌｏｇｉｃは、画像処理プロセッサなど三次元半導体装置の所望の機能を満たすためのＩＰであり、所望の機能であれば本発明にはなんら影響を与えるものではない。次に、第３半導体層（４０３）には、他のＬＳＩなど外部とのインターフェースの役割を担う外部Ｉ／Ｆ（４１５，４１６，４１７，４１８）がＩＰとして配置され、データバス貫通配線（４０４）に接続されている。ここでの外部Ｉ／Ｆは、ＵＳＢインターフェース、ＩＥＥＥ１３９４インターフェースなど三次元半導体装置の所望の機能を満たすためのインターフェースであれば、本発明にはなんら影響を与えるものではない。
【００３７】
図４の例２に示すように、第１半導体層（４０１）にはＣＰＵ（４２０）及び専用Ｌｏｇｉｃ（４２１）がＩＰとして配置され、データバス貫通配線（４０５）に接続されている。次に、第２半導体層（４０２）には、メモリ（４２２）がＩＰとして配置され、データバス貫通配線（４０５）に接続されている。ここでのメモリは、SRAM，DRAM，FeRAMなどメモリ機能を有するものであればいずれをＩＰとして配置しても本発明にはなんら影響を与えるものではない。次に、第３半導体層（４０３）には、他のＬＳＩなど外部とのインターフェースの役割を担う外部Ｉ／Ｆ（４２５，４２６，４２７，４２８）がＩＰとして配置され、データバス貫通配線（４０５）に接続されている。また、専用Ｌｏｇｉｃ（４２３，４２４）がＩＰとして配置され、データバス貫通配線（４０５）に接続されている。ここでの外部Ｉ／Ｆは、ＵＳＢインターフェース、ＩＥＥＥ１３９４インターフェースなど三次元半導体装置の所望の機能を満たすためのインターフェースであれば、本発明にはなんら影響を与えるものではない。さらに、ここでの専用Ｌｏｇｉｃは、画像処理プロセッサなど三次元半導体装置の所望の機能を満たすためのＩＰであり、所望の機能であれば本発明にはなんら影響を与えるものではない。
【００３８】
また、図４では、第１半導体層（４０１）、第２半導体層（４０２）、第３半導体層（４０３）と三層の半導体層からなる三次元半導体装置を例としたが、積層する層数については機能を実現するために必要な層数であれば、本発明の効果にはなんら影響を与えるものではない。
【００３９】
さらに、１層あたりのデータバス貫通配線に接続されるＩＰの個数についても、ここでは１層あたり１，２，３，４，６個のＩＰを配置する構成を例としたが、機能を実現するために必要な個数を配置すれば、本発明の効果になんら影響を与えるものではない。
【００４０】
データバス貫通配線は、各半導体層に形成されたＩＰに接続されシステムＬＳＩ全体の共通データバスの役目をするが、このデータバス貫通配線のほかにローカル的にデータバス配線を配置しても良い。ローカルデータバス配線は、各半導体層に形成されている各ＩＰ用の配線層に接続される。そして各ＩＰ同士での双方向通信に供することができる。
【００４１】
次に、この発明の第２の実施形態について図面を参照しながら説明する。
【００４２】
図５は本発明の第２の実施形態の半導体装置を示す断面図であり、システムＬＳＩの構成要素であるデータバスが貫通配線として形成され、システムＬＳＩのチップ端に配置された三次元構造半導体装置の基本構造を示したものである。
【００４３】
図５に示すように、データバス貫通配線（５０１）は配線周囲を絶縁膜に覆われて、第１半導体層（５１０）、第２半導体層（５１１）及び第３半導体層（５１２）を貫通している。各半導体層に形成されるＩＰ（５０２）は、各ＩＰのデータバスインターフェース（Ｉ／Ｆ，５０３）、及びデータバス接続用多層配線領域（５０４）を介して、所望のデータバス貫通配線（５０１）に接続される。各半導体層に配置されるＩＰは、ここではマイクロプロセッサ（ＣＰＵ）・メモリ・専用ロジック・各種外部インターフェース回路などを指すが、これ以外のＩＰを配置したとしても本発明の効果にはなんら影響を与えるものではない。
【００４４】
また、多層配線領域（５０５）は、各ＩＰ（５０２）を構成するための内部配線であると同時に、必要があれば直近のＩＰ（５０２）に接続するための配線を多層配線領域（５０５）に配置する。
【００４５】
なお、この実施形態では、半導体層（５１０，５１１又は５１２）と多層配線層（５０４，５０５を含む層）からなる多層構造が、絶縁層（１０９）を介して３段積層されており、貫通配線（５０１）は、これら多層構造及絶縁層を貫通している。
【００４６】
さらに、データバス貫通配線（５０１）は、図５では三次元構造半導体装置の左端に形成されているが、これはあくまでも一例であり、機能を満たすのであればどこに配置されたとしても本発明の効果にはなんら影響を与えるものではない。
【００４７】
図６は第２の実施の形態において、各半導体層に配置されるＩＰの種類・配置方法を模式的に表した三次元構造半導体装置の断面構造である。
【００４８】
図６に示すように、第１半導体層（６０１）、第２半導体層（６０２）、第３半導体層（６０３）に形成される各ＩＰを６１０〜６１６として表し説明を行う。
【００４９】
図６に示すように、第１半導体層（６０１）には、ＣＰＵ（６１０）及びメモリ（６１１）がＩＰとして配置され、データバス貫通配線（６０４）に接続されている。次に、第２半導体層（６０２）には、専用Ｌｏｇｉｃ（６１２，６１３）がＩＰとして配置され、データバス貫通配線（６０４）に接続されている。次に、第３半導体層（６０３）には、他のＬＳＩなど外部とのインターフェースの役割を担う外部Ｉ／Ｆ（６１４，６１５，６１６）がＩＰとして配置され、データバス貫通配線（６０４）に接続されている。
【００５０】
ここでの専用Ｌｏｇｉｃ（６１２，６１３）は、画像処理プロセッサなど三次元半導体装置の所望の機能を満たすためのＩＰであり、所望の機能であれば本発明にはなんら影響を与えるものではない。
【００５１】
また、ここでの外部Ｉ／Ｆ（６１４，６１５，６１６）は、ＵＳＢインターフェース、ＩＥＥＥ１３９４インターフェースなど三次元半導体装置の所望の機能を満たすためのインターフェースであれば、本発明にはなんら影響を与えるものではない。
【００５２】
各半導体層に配置されるＩＰの個数については、ここでは２つまたは３つとしているが、三次元半導体装置の所望の機能を満たすためであれば個数に制限はないことは言うまでもない。
【００５３】
次に、本発明の第１の実施形態の三次元半導体装置の形成方法を図７、図８及び図９を参照して説明する。
【００５４】
図７に示すように、単結晶シリコン基板（７０５）にＬＳＩプロセスにより第１層目の二次元ＬＳＩ（７０３）を形成する。二次元ＬＳＩは、図示のようにソース領域、ドレイン領域およびチャンネル領域を含む絶縁ゲートトランジスタを含む。第１層目の二次元ＬＳＩを構成する各配線領域（７０７，７０８，７０９）について、多層配線領域（７０４）は導電性材料で構成され、多層配線領域の層間絶縁膜は、誘電率が５未満の酸化化合物、誘電率が５未満の窒化化合物、誘電率２．５以下のCFx(x<4)、誘電率２．５以下のCHx及び誘電率２．５以下のポーラス材料のうちの少なくとも１種類を含む。
【００５５】
なお、多層配線領域７０４は、図１における多層配線領域１０５に相当している。
【００５６】
データバス貫通配線（７０１）は、まず１層目の配線領域（７０７）が形成される際に、ＶＩＡコンタクトホールをエッチングプロセスにより形成し、その後配線を形成するのと同様に導電性材料を堆積する。このような導電材料として金属材料または炭素から構成される材料が使用される。同様に２層目の配線領域（７０８）、３層目の配線領域（７０９）を形成する際に、ＶＩＡコンタクトホールをエッチングプロセスにより形成し、その後配線を形成するのと同様に導電性材料を堆積する。これにより、データバス貫通配線（７０１）を形成することができる。ここでは、各配線領域（７０７，７０８，７０９）のそれぞれの形成過程でデータバス貫通配線を形成する手法を記しているが、各配線領域（７０７，７０８，７０９）を全て形成した後に、エッチングプロセスにより３層分のＶＩＡコンタクトホールを形成し、導電性材料を埋め込む手法でも問題ない。
【００５７】
なお、図７の７０２は図１のデータバス接続用多層配線領域１０４相当し、図７の７０６は、半導体層に形成された集積回路（７０３，７０４）から多層配線領域７０４に配線で接続するための領域である。
【００５８】
このようにして二次元ＬＳＩを形成した後に、上面に絶縁層（１０９）を形成し、次の工程に備える。
【００５９】
図８は、図７に示す第１層目の二次元ＬＳＩ上に第２層目の二次元ＬＳＩを形成した様子を示している。図８に示すように、先に形成した第１層目の二次元ＬＳＩ（８００）上に、単結晶または多結晶シリコン層（８０６）を積層し、そこに第２層目の二次元ＬＳＩ（８０４）を形成する。二次元ＬＳＩは、図示のようにソース領域、ドレイン領域およびチャンネル領域を含む絶縁ゲートトランジスタを含む。ここで、貫通配線領域（８０１）については、積層した単結晶または多結晶シリコン層をエッチングした後に絶縁膜を積層し、貫通配線を形成する領域にＶＩＡコンタクトホールをエッチングプロセスにより形成し、その後配線を形成するのと同様に導電性材料を積層する。第２層目の二次元ＬＳＩを構成する各配線領域（８０８，８０９，８１０）について、多層配線領域（８０５）は導電性材料で構成され、多層配線領域の層間絶縁膜は、誘電率が５未満の酸化化合物、誘電率が５未満の窒化化合物、誘電率２．５以下のCFx(x<4)、誘電率２．５以下のCHx及び誘電率２．５以下のポーラス材料のうちの少なくとも１種類を含む。
【００６０】
データバス貫通配線（８０２）は、まず１層目の配線領域（８０８）が形成される際に、ＶＩＡコンタクトホールをエッチングプロセスにより形成し、その後配線を形成するのと同様に導電性材料を堆積する。同様に２層目の配線領域（８０９）、３層目の配線領域（８１０）を形成する際に、ＶＩＡコンタクトホールをエッチングプロセスにより形成し、その後配線を形成するのと同様に導電性材料を堆積する。これにより、データバス貫通配線（８０２）を形成することができる。ここでは、各配線領域（８０８，８０９，８１０）のそれぞれの形成過程でデータバス貫通配線を形成する手法を記しているが、各配線領域（８０８，８０９，８１０）を全て形成した後に、エッチングプロセスにより３層分のＶＩＡコンタクトホールを形成し、導電性材料を埋め込む手法でも問題ない。なお、図８の８０３は図１のデータバス接続用多層配線領域に相当し、図８の８０７は、半導体層に形成された集積回路（８０４）から多層配線領域８０５に配線で接続するための領域である。
【００６１】
このように、第２層目の２次元ＬＳＩを形成した後、その上に絶縁層（１０９）を形成して次の工程に備える。
【００６２】
図９は、第１層目・第２層目の二次元ＬＳＩ上に第３層目の二次元ＬＳＩを形成した様子を示している。二次元ＬＳＩは、図示のようにソース領域、ドレイン領域およびチャンネル領域を含む絶縁ゲートトランジスタを含む。図９に示すように、先に形成した第１層目及び第２層目の二次元ＬＳＩ（９００）上に、単結晶または多結晶シリコン層（９０６）を積層し、そこに第３層目の二次元ＬＳＩ（９０４）を形成する。ここで、貫通配線領域（９０１）については、積層した単結晶または多結晶シリコン層をエッチングした後に絶縁膜を積層し、貫通配線を形成する領域にＶＩＡコンタクトホールをエッチングプロセスにより形成し、その後配線を形成するのと同様に導電性材料を積層する。第３層目の二次元ＬＳＩを構成する各配線領域（９０８，９０９，９１０）について、多層配線領域（９０５）は導電性材料で構成され、多層配線領域の層間絶縁膜は、誘電率が５未満の酸化化合物、誘電率が５未満の窒化化合物、誘電率２．５以下のCFx(x<4)、誘電率２．５以下のCHx及び誘電率２．５以下のポーラス材料のうちの少なくとも１種類を含む。
【００６３】
データバス貫通配線（９０２）は、まず１層目の配線領域（９０８）が形成される際に、ＶＩＡコンタクトホールをエッチングプロセスにより形成し、その後配線を形成すのと同様に導電性材料を堆積する。同様に２層目配線領域（９０９）、３層目配線領域（９１０）を形成する際に、ＶＩＡコンタクトホールをエッチングプロセスにより形成し、その後配線を形成するのと同様に導電性材料を堆積する。これにより、データバス貫通配線（９０２）を形成することができる。ここでは、各配線領域（９０８，９０９，９１０）のそれぞれの形成過程でデータバス貫通配線を形成する手法を記しているが、配線領域（９０８，９０９，９１０）を全て形成した後に、エッチングプロセスにより３層分のＶＩＡコンタクトホールを形成し、導電性材料を埋め込む手法でも問題ない。
【００６４】
ここでは、各半導体層の配線領域を３層の配線領域として実施の形態を説明しているが、配線領域の層数には制限はなく任意である。また、半導体層の層数を３層として実施の形態を説明しているが、半導体層の層数には制限はなく任意である。
【００６５】
従来の二次元ＬＳＩ構造で１０mm角のシステムLSIを形成した場合、データバス配線長は約１０mmとなる。そのデータバスにリピータを挿入せず、１GHzのクロックを通した場合、図１０に示すように立ち上がりクロックに比べて、１００psec後でも８０％の電圧にしかなっておらず、５mm以上の長さのデータバス配線ではリピータ無しでは１GHz以上のクロック信号を伝播させることは困難である。
【００６６】
図９で示しているような三次元構造の半導体装置では、積層方向にデータバス貫通配線が配置されるため、配線長は一つの半導体層あたり１０層の配線領域を形成したとしても２〜３ミクロン程度となる。従って、例えば３つの半導体層を形成した場合でも１０ミクロン程度と考えることができ、層間絶縁膜を誘電率の低いCFx(x<4)及びCHx及びポーラス材料の少なくとも１種類から構成した場合、図１１に示すように５０GHzのクロックでも問題なく伝播することが分かる。
【００６７】
このように、積層方向にデータバス貫通配線を配置することにより、高速動作が可能となる。
【００６８】
なお、積層数を増加させた三次元半導体装置の場合には、貫通配線の途中にバッファ回路を配置すれば、積層方向に貫通配線が長くなっても、高速化を実現できる。
【００６９】
上記図７乃至図９では、第１の実施形態の三次元構造半導体層地の形成方法について説明したが、第２の実施形態の半導体装置にと適用できることは容易に理解できるので、その説明は省略する。
【図面の簡単な説明】
【００７０】
【図１】システムＬＳＩの構成要素であるデータバスが貫通配線として形成され、システムＬＳＩのチップ中央に配置された本発明の第１の実施形態の三次元構造半導体装置の基本断面構造の図である。
【図２】本発明の第１の実施形態に関し、貫通配線として形成されたデータバスが、各ＩＰと接続される構造を模式的に表した三次元構造半導体装置の積層上部からみた断面構造を示す図である。
【図３】本発明の第１の実施形態に関し、貫通配線として形成されたデータバスが、各ＩＰのデータバスインターフェース（Ｉ／Ｆ）を介して、接続される構造を模式的に表した三次元構造半導体装置の積層上部からみた断面構造を示す図である。
【図４】本発明の第１の実施携帯に関し、各半導体層に配置されるＩＰの種類・配置方法を模式的に表した三次元構造半導装置の断面構造を示す図である。
【図５】本発明の第２の実施形態を示し、データバス貫通配線がシステムＬＳＩのチップ端に配置された三次元構造半導体装置の基本構造を示す図である。
【図６】本発明の第２の実施形態に関し、各半導体層に配置されるＩＰの種類・配置方法を模式的に表した三次元構造半導体装置の断面構造を示す図である。
【図７】本発明の第１の実施形態に関し、三次元構造半導体装置の第１層目の二次元ＬＳＩの形成過程を説明するための図である。
【図８】本発明の第１の実施形態に関し、三次元構造半導体装置の第２層目の二次元ＬＳＩの形成過程を説明するための図である。
【図９】本発明の第１の実施形態に関し、三次元構造半導体装置の第３層目の二次元ＬＳＩの形成過程を説明するための図である。
【図１０】従来の二次元ＬＳＩのデータバス配線でのクロック信号の伝播シミュレーションを示すチャートである。
【図１１】本発明の三次元構造半導体装置のデータバス配線でのクロック信号の伝播シミュレーションを示すシャーとである。
【符号の説明】
【００７１】
１０１，２０１，３０９，４０５，５０１，６０４，７０１，８０２  データバス貫通配線
１０２，３０１〜３０４，５０２  特定回路
１０３，３０５〜３０９，５０３  データバスインターフェース
１０４  データバス接続用多層配線領域
１０５，５０６  多層配線領域
１１０，４０１，５１０，６０１  第１の半導体層
１１１，４０２，５１１，６０２  第２の半導体層
１１２，４０３，５１２，６０３  第３の半導体層
【図１】
2008251666.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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