(57)【要約】【課題】  接続する外部メモリの容量の増加によるコストの増加を抑えるとともに、外部メモリに好適にアクセスすることが可能な信号処理回路を提供する。【解決手段】  第１のアドレス及び第２のアドレスを生成し、第１のアドレス及び第２のアドレスに基づいて外部メモリに格納されたデータを読み出して所定の処理を行うとともに、第１のアドレス及び第２のアドレスとともに処理されたデータを出力する信号処理部と、第１のアドレスうちの1ビットを保持して第３のアドレスを出力するとともに、保持した第１のアドレスうちの1ビットを第２のアドレスに追加して第４のアドレスを出力するアドレス変換部と、アドレス変換部が第３のアドレス及び第４のアドレスを出力するタイミングに基づいて、外部メモリに対して書き込み、または、読み出しの処理を行うデータインタフェースとを備えることで、上記課題を解決することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
データの処理に応じた第１のアドレス及び第２のアドレスを生成し、前記第１のアドレス及び前記第２のアドレスに基づいて外部メモリに格納されたデータを読み出して所定の処理を行うとともに、前記第１のアドレス及び前記第２のアドレスとともに処理されたデータを出力する信号処理部と、
前記第１のアドレスまたは前記第２のアドレスが入力され、前記第１のアドレスうちの少なくとも1ビットを保持して第３のアドレスを出力するとともに、保持した前記第１のアドレスうちの少なくとも1ビットを前記第２のアドレスに追加して第４のアドレスを出力するアドレス変換部と、
前記アドレス変換部が前記第３のアドレス及び前記第４のアドレスを出力するタイミングに基づいて、前記信号処理部が処理するデータを前記外部メモリに対して書き込み、または、読み出しの処理を行うデータインタフェースと、
を備えることを特徴とする信号処理回路。
【請求項２】
請求項１に記載の信号処理回路において、
前記アドレス変換部は、
前記第１のアドレス又は前記第２のアドレスを格納する第１のレジスタと、
前記第１のレジスタに接続され、前記第１のレジスタに格納された前記第１のアドレスのうちの少なくとも１ビットを保持する第２のレジスタと、
前記第１のレジスタ及び前記第２のレジスタに接続され、前記第１のレジスタ及び前記第２のレジスタが保持するアドレスデータを選択的に出力するセレクタと、
を備えることを特徴とする信号処理回路。
【請求項３】
請求項２に記載の信号処理回路において、
前記第１のアドレス及び前記第２のアドレスは、前記外部メモリの動作を制御するコマンドデータ及びアドレスデータを含み、
前記アドレス変換部は、前記第１のレジスタに格納された前記第１のアドレスまたは前記第２のアドレスに含まれるコマンドデータに応じて前記第２のレジスタ及び前記セレクタを制御するコマンド解釈部を更に備えることを特徴とする信号処理回路。
【請求項４】
請求項３に記載の信号処理回路において、
前記外部メモリは行アドレス及び列アドレスから構成されたメモリセルアレイであって、
前記第３のアドレス及び前記第４のアドレスは、前記行アドレス及び前記列アドレスにそれぞれ対応することを特徴とする信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、データの処理に応じたアドレスデータを生成して、外部メモリに格納されたデータに対しを読み出してて所定の処理を行うとともに、処理されたデータに応じてアドレスデータを生成して、処理されたデータをアドレスデータに応じて外部メモリに書き込む信号処理回路に関する。
【背景技術】
【０００２】
図６に従来の信号処理回路２００の構成を示す。信号処理回路２００は、所定の信号処理を行う信号処理部２１０と、信号処理部２１０で生成されたデータ及びアドレスデータをＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）１００に書き込むとともに、信号処理部２１０で生成されたアドレスデータに基づいてＳＤＲＡＭ１００からデータを読み出すメモリアクセス部２２０とから構成される。信号処理回路２００は同一の半導体基板上に生成され、ＳＤＲＡＭ１００に接続される。
【０００３】
信号処理部２１０はＳＤＲＡＭ１００にアクセスするためのアドレスを生成するアドレス生成部２１２を備える。信号処理部２１０は、例えばＭｐｅｇ（Ｍｏｖｉｎｇ  ｐｉｃｔｕｒｅ  ｅｘｐｅｒｔｓ  ｇｒｏｕｐ）などの映像データをデコード処理するものとすることができ、アドレス生成部２１２は映像データのフォーマットに適したアドレスを生成する。
【０００４】
アドレス生成部２１２は信号処理部２１０の処理するデータに応じた行アドレス、列アドレスを生成するとともに、ＳＤＲＡＭ１００にアクセスするためのコマンドデータを生成する。コマンドデータには、例えば、ＳＤＲＡＭ１００にアクセスするための行アドレスを指定するＡＣＴコマンド、ＳＤＲＡＭ１００の列アドレスを指定してデータを書き込むＷＲコマンド、ＳＤＲＡＭ１００の列アドレスを指定してデータを読み出すＲＤコマンドがある。
【０００５】
メモリアクセス部２２０は、アドレス生成部２１２で生成されたコマンドデータ及びアドレスデータを一時的に格納するレジスタ２２２と、ＳＤＲＡＭ１００から読み出されたデータまたはＳＤＲＡＭ１００に書き込むデータを一時的に保持してデータの読み出し、書き込みを制御するデータＩ／Ｆ２４０と、を備える。メモリアクセス部２２０はＳＤＲＡＭ１００に接続され、レジスタ２２２が格納するコマンドデータ及びアドレスデータをＳＤＲＡＭ１００の備える複数の端子にそれぞれ出力するとともに、レジスタ２２２のアドレスデータの出力に応じてＳＤＲＡＭ１００とのデータの読み出し、書き込みの処理を行う。
【０００６】
ＳＤＲＡＭ１００は行アドレス及び列アドレスから構成されたメモリセルアレイである。ＳＤＲＡＭ１００は、メモリアクセス部２２０から出力されたコマンドデータ及びアドレスデータに応じてデータの読み出し、書き込みの処理を行う。ＳＤＲＡＭ１００詳細な構成については後述する。
【特許文献１】特開２００４−１３６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
例えば、Ｍｐｅｇの映像信号は８画素×８画素を１ブロックとしてデコード処理を行う。ＳＤＲＡＭ１００が２５６Ｍｂｉｔ（１６Ｍｗｏｒｄｓ  ×  １６ｂｉｔｓ）の容量を
持つものである場合、ＳＤＲＡＭ１００は１３ビットの行アドレスと９ビットの列アドレスによって制御されるため、アドレス生成部２１２は８画素×８画素のデータ形式に応じて１３ビットの行アドレスと９ビットの列アドレスを生成して、ＳＤＲＡＭ１００にアクセスする。
【０００８】
信号処理回路２００が高画質なＭｐｅｇ映像信号をデコード処理するものである場合、信号処理回路２００は画質の向上に伴ってより多くのデータを処理する必要がある。そのため、信号処理回路２００は大容量のデータを格納することが可能なＳＤＲＡＭ１００を用いる必要がある。
【０００９】
ＳＤＲＡＭ１００を大容量のものにする場合、メモリ容量の増加に伴って行アドレスと列アドレスのビット数が変化する。例えば、ＳＤＲＡＭ１００を５１２Ｍｂｉｔ（３２Ｍｗｏｒｄｓ  ×  １６ｂｉｔｓ）の容量を持つものにする場合、ＳＤＲＡＭ１００は１３ビットの行アドレスと１０ビットの列アドレスによって制御する必要がある。
【００１０】
従来の信号処理回路２００が、例えば２５６ＭｂｉｔのＳＤＲＡＭ１００に対応したアドレス生成回路２１２を備える場合、信号処理回路１を５１２ＭｂｉｔのＳＤＲＡＭ１００に接続してもすべての領域を使用することができない。よって、５１２ＭｂｉｔのＳＤＲＡＭ１００に対応した信号処理回路を開発する場合、８画素×８画素のデータ形式に応じて１３ビットの行アドレスと１０ビットの列アドレスを生成するアドレス生成部を新たに設計する必要があり、開発コストの増加に伴って信号処理回路のコストが高くなるという問題がある。
【００１１】
本願発明は、上記従来技術の問題を鑑み、接続する外部メモリの容量の増加によるコストの増加を抑えるとともに、大容量の外部メモリに好適にアクセスすることが可能な信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本願発明は、データの処理に応じた第１のアドレス及び第２のアドレスを生成し、第１のアドレス及び第２のアドレスに基づいて外部メモリに格納されたデータを読み出して所定の処理を行うとともに、第１のアドレス及び第２のアドレスとともに処理されたデータを出力する信号処理部と、第１のアドレスまたは第２のアドレスが入力され、第１のアドレスうちの少なくとも1ビットを保持して第３のアドレスを出力するとともに、保持した第１のアドレスうちの少なくとも1ビットを第２のアドレスに追加して第４のアドレスを出力するアドレス変換部と、アドレス変換部が第３のアドレス及び第４のアドレスを出力するタイミングに基づいて、信号処理部が処理するデータを外部メモリに対して書き込み、または、読み出しの処理を行うデータインタフェースと、を備えることを特徴とする。
【発明の効果】
【００１３】
本願発明によれば、信号処理回路は、接続する外部メモリの容量の増加によるコストの増加を抑えるとともに、大容量の外部メモリに好適にアクセスすることができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の実施形態における信号処理回路を示すものである。信号処理回路１は、所定の信号処理を行う信号処理部１０と、信号処理部１０で生成されたデータ及びアドレスデータをＳＤＲＡＭ１００に書き込むとともに、信号処理部１０で生成されたアドレスデータに基づいてＳＤＲＡＭ１００からデータを読み出すメモリアクセス部２０と、から構成される。信号処理回路１は同一の半導体基板上に生成され、ＳＤＲＡＭ１００に接続される。本実施の形態では、信号処理回路１の構成は、１３ビットの行アドレスと１０ビットの列アドレスを備えるＳＤＲＡＭ１００を接続した例に基づいて説明する。
【００１５】
信号処理部１０は、ＳＤＲＡＭ１００にアクセスするためのアドレスを生成するアドレス生成部１２を備える。アドレス生成部１２は、信号処理部１０の処理するデータに応じた１４ビットの行アドレス、９ビットの列アドレスを生成するとともに、ＳＤＲＡＭ１００にアクセスするためのコマンドデータを生成する。
【００１６】
メモリアクセス部２０は、アドレス変換部２１とデータＩ／Ｆ４０とを含んで構成され、アドレス変換部２１は、レジスタ２２と、コマンド解釈部２４と、レジスタ２６と、セレクタ２８と、レジスタ３０と、を含んで構成される。
【００１７】
レジスタ２２は、アドレス生成部１２が生成したコマンドデータと行アドレス、列アドレスを一時的に格納する。図２はレジスタ２２とそこに格納されるコマンドデータ、アドレスデータの態様を示すものである。レジスタ２２は、例えば、２０ビットのレジスタで構成することができ、４ビットのコマンドデータと、２ビットのバンク指定データと、１４ビットのアドレスデータと、を格納する。
【００１８】
コマンド解釈部２４は、レジスタ２２に格納された４ビットのコマンドデータを監視し、そのコマンドデータを解釈してアドレスデータが行アドレスであるか列アドレスであるかを判定し、判定結果に応じてレジスタ２６及びセレクタ２８を制御する。例えば、コマンドデータがＡＣＴコマンドである場合には、アドレスデータは行アドレスであると判定し、コマンドデータがＷＲコマンドまたはＲＤコマンドである場合には、アドレスデータは列アドレスであると判定する。
【００１９】
レジスタ２６は、コマンド解釈部２４から出力される制御信号ＣＴＬに応じて、レジスタ２２の最後尾の１ビットを取得して格納する。詳述すると、コマンド解釈部２４はＡＣＴコマンドを検出するとき、アドレスデータは行アドレスであると判定する。しかし、最後尾の１ビットはＳＤＲＡＭ１００における列アドレスであるため、レジスタ２６は最後尾の１ビットが示す列アドレスを取得し保持する。
【００２０】
セレクタ２８は、レジスタ２２及びレジスタ２６に接続され、コマンド解釈部２４から出力される制御信号に応じて、レジスタ２２及びレジスタ２６が格納するデータを選択的に出力する。詳述すると、コマンド解釈部２４はＡＣＴコマンドを検出するとき、セレクタ２８はレジスタ２２を選択して４ビットのコマンドデータと、２ビットのバンク指定データと、１３ビットの行アドレスと、を出力する。コマンド解釈部２４がＷＲコマンドまたはＲＤコマンドを検出するとき、セレクタ２８はレジスタ２２を選択して４ビットのコマンドデータと、２ビットのバンク指定データと、９ビットの列アドレスを含む１２ビットのデータとを含む１２ビットのデータを出力し、レジスタ２６を選択して１ビットの列アドレスを出力する。
【００２１】
レジスタ３０は、セレクタ２８から出力されたコマンドデータ、バンク指定データ、アドレスデータを一時的に格納して、ＳＤＲＡＭ１００へ出力する。レジスタ３０は、例えば１９ビットのレジスタで構成することができる。コマンドデータがＡＣＴコマンドである場合には、レジスタ３０は４ビットのコマンドデータと、２ビットのバンク指定データと、１３ビットの行アドレスと、を格納する。コマンドデータがＷＲコマンドまたはＲＤコマンドである場合には、レジスタ３０は４ビットのコマンドデータと、２ビットのバンク指定データと、１０ビットの列アドレスを含む１３ビットのデータと、を格納する。レジスタ３０の各ビットは、ＳＤＲＡＭ１００の備える複数の端子にそれぞれ接続され、コマンドデータ、バンク指定データ、アドレスデータをパラレルに出力する。
【００２２】
レジスタ３０に格納されるデータがＷＲコマンドまたはＲＤコマンドと列アドレスであ
る場合、レジスタ３０は４ビットのコマンドデータと、２ビットのバンク指定データと、１０ビットの列アドレスと、に加えて３ビット以下コマンドデータを格納することができる。例えば、３ビット以下のコマンドデータは、１ビットのオートプリチャージのコマンドデータとすることができ、１０ビットの列アドレスの隣の１ビットに格納する。
【００２３】
データＩ／Ｆ４０は信号処理部１０から出力されたデータを一時的に格納してＳＤＲＡＭ１００に書き込むとともに、ＳＤＲＡＭ１００から読み出されたデータを一時的に格納して信号処理部１０に出力する。アドレス変換部２１が行アドレス、列アドレスを出力するのに応じて、データＩ／Ｆ４０はＳＤＲＡＭ１００とのデータの読み出し、書き込みの処理を行う。
【００２４】
ＳＤＲＡＭ１００は、行アドレス及び列アドレスから構成されたメモリセルアレイである。図３はＳＤＲＡＭ１００の構成を示すものである。ＳＤＲＡＭ１００は、モードレジスタ１０２と、メモリ制御部１０４と、行アドレスデコーダ１０６と、列アドレスデコーダ１０８と、データ制御部１１０と、メモリセルアレイ１１２と、から構成される。
【００２５】
モードレジスタ１０２は、レジスタ３０から出力されコマンドデータを格納する。例えば、モードレジスタ１０２は６ビットのレジスタで構成するこができ、４ビットのコマンドデータと、２ビットのバンク指定データと、を格納する。
【００２６】
メモリ制御部１０４は、モードレジスタ１０２に格納されたコマンドデータに応じて、ＳＤＲＡＭ１００の動作を制御する。例えば、コマンドデータがＡＣＴコマンドである場合、メモリ制御部１０４は入力されるアドレスデータが行アドレスであると判断して、アドレスデータを行アドレスデコーダ１０６に入力するように制御する。また、コマンドデータがＷＲコマンドまたはＲＤコマンドである場合、メモリ制御部１０４は入力されるアドレスデータが列アドレスであると判断して、アドレスデータを列アドレスデコーダ１０８に入力するように制御する。
【００２７】
行アドレスデコーダ１０６は、アドレス変換部２１から出力されたアドレスデータをデコードして、メモリセルアレイ１１２の行アドレスを指定する。ＳＤＲＡＭ１００が２５６Ｍｂｉｔ（１６Ｍｗｏｒｄｓ  ×  １６ｂｉｔｓ）または５１２Ｍｂｉｔ（３２Ｍｗｏｒｄｓ  ×  １６ｂｉｔｓ）の容量を持つものである場合、行アドレスデコーダ１０６は１３ビットのアドレスデータに基づいてデコードを行う。
【００２８】
列アドレスデコーダ１０８は、アドレス変換部２１から出力されたアドレスデータをデコードして、メモリセルアレイ１１２の列アドレスを指定する。ＳＤＲＡＭ１００が２５６Ｍｂｉｔ容量を持つものである場合、列アドレスデコーダ１０８は９ビットのアドレスデータに基づいてデコードを行い、５１２Ｍｂｉｔ容量を持つものである場合、列アドレスデコーダ１０８は１０ビットのアドレスデータに基づいてデコードを行う。
【００２９】
データ制御部１１０は、データＩ／Ｆ４０に接続され、行アドレスデコーダ１０６及び列アドレスデコーダ１０８がデコードしたアドレスにメモリ制御部１０４が指示するタイミングで、メモリセルアレイ１１２に対してデータの書き込み、読み出しの処理を行う。
【００３０】
メモリセルアレイ１１２は、マトリクス状に配置された複数のメモリセルから構成され、データ制御部１１０から出力されたデータを保持する。メモリセルアレイ１１２は、バンクと呼ばれるメモリセルのマトリクスを複数備えることが好適であり、本発明の実施の形態では、メモリセルアレイ１１２は図示しない４つのバンクから構成される。メモリ制御部１０４は、モードレジスタ１０２に格納されたバンク指定データに基づいて、４つのバンクのうちの１つを指定してデータの書き込み、読み出しの処理を行う。
【００３１】
図４は、ＳＤＲＡＭ１００が５１２Ｍｂｉｔの容量を持ち１３ビットの行アドレスと１０ビットの列アドレスを用いるものである場合の、メモリアクセス部２０の動作を示すフローチャートである。
【００３２】
ステップＳ１では、アドレス生成部１２から出力されたコマンドデータ、アドレスデータをレジスタ２２に格納する。このとき、レジスタ２２は２０ビット、または１５ビットのデータを格納する。
【００３３】
ステップＳ３では、コマンド解釈部２４はレジスタ２２に格納されたコマンドデータがＡＣＴコマンドであるかどうかを判定する。ＡＣＴコマンドである場合、コマンド解釈部２４は、レジスタ２２に格納されたアドレスデータは１３ビットの行アドレスと１ビットの列アドレスであると判定し、ステップＳ５に進む。
【００３４】
ステップＳ５では、レジスタ２２に格納された列アドレス１ビットをレジスタ２６に格納する。図２（ａ）に示すように、ＡＣＴコマンドの場合、バンク指定データに続くアドレスデータのうち２０ビット目、つまり最後尾の１ビットは列アドレスを示す。そのため、レジスタ２６は列アドレスに追加するための１ビットのデータを格納する。
【００３５】
ステップＳ７は、少なくとも先頭から１９ビットのコマンドデータ、アドレスデータをセレクタ２８を介してレジスタ３０に格納する。コマンド解釈部２４は、コマンドデータがＡＣＴコマンドであると判定した場合、レジスタ２２に格納されたデータを出力するようにセレクタ２８を制御する。レジスタ３０は、４ビットのコマンドデータと、２ビットのバンク指定データと、１３ビットの行アドレスを格納する。
【００３６】
ステップＳ９では、レジスタ３０に格納されたコマンドデータ、アドレスデータをＳＤＲＡＭ１００に出力する。ＳＤＲＡＭ１００は、レジスタ３０から出力されたコマンドデータ、アドレスデータに基づいて、データの書き込み、読み出しの処理を行う。
【００３７】
ステップＳ３において、コマンド解釈部２４がレジスタ２２に格納されたコマンドデータがＡＣＴコマンドでないと判定した場合、ステップＳ１１に進む。ステップＳ１１では、コマンド解釈部２４はレジスタ２２に格納されたコマンドデータがＷＲコマンドまたはＲＤコマンドであるかどうかを判定する。ＷＲコマンドまたはＲＤコマンドである場合、コマンド解釈部２４は、レジスタ２２に格納されたアドレスデータは９ビットの列アドレスとであると判定し、ステップＳ１３に進む。
【００３８】
ステップＳ１３では、レジスタ２６に格納された１ビットの列アドレスをレジスタ２２に格納された９ビットの列アドレスに加算して、少なくとも１６１９ビットのコマンドデータ、アドレスデータをセレクタ２８を介してレジスタ３０に格納する。コマンド解釈部２４は、コマンドデータがＷＲコマンドまたはＲＤコマンドであると判定した場合、レジスタ２２に格納された６ビットのコマンドデータ、バンク指定データと９ビットの列アドレスを含む１２ビットのデータとを出力し、レジスタ２６に格納された１ビットの列アドレスを出力するようにセレクタ２８を制御する。つまり、図２（ｂ）に示す２ビットのバンク指定データと９ビットの列アドレスとの間に、図２（ａ）に示す１ビットの列アドレスを挿入して連続する１０ビットの列アドレスとする。レジスタ３０は、４ビットのコマンドデータと、２ビットのバンク指定データと、１０ビットの行列アドレスを含む１３ビットのデータを格納する。ステップＳ１３のあと、前述のステップＳ９に進み、レジスタ３０に格納されたコマンドデータ、アドレスデータをＳＤＲＡＭ１００に出力する。
【００３９】
ステップＳ１１において、コマンド解釈部２４がレジスタ２２に格納されたコマンドデ
ータがＷＲコマンドまたはＲＤコマンドでないと判定した場合、ステップＳ１５に進む。ステップＳ１５では、レジスタ２２に格納されたデータをレジスタ３０に出力し、格納する。ステップＳ１５のあと、前述のステップＳ９に進み、レジスタ３０に格納されたデータをＳＤＲＡＭ１００に出力する。
【００４０】
以上に説明するように、アドレス生成部１２は従来と同様に９ビットの列アドレスを出力するが、アドレス変換部２１において１０ビットの列アドレスに変換される。このため、信号処理回路１は、１０ビットの列アドレスを有する大容量のＳＤＲＡＭ１００に好適にアクセスすることができる。
【００４１】
本発明の実施形態は、従来技術に記載の１３ビットの行アドレスと９ビットの列アドレスを生成するアドレス生成部２１２に対して、列アドレスを１ビット増やすのに比べ行アドレスを１ビット増やす方が回路設計の負荷が低い場合に適応することが好適である。本発明の実施形態のように、例えばＭｐｅｇの映像のデコード処理のようなデータのフォーマットに応じた行アドレス、列アドレスを生成する場合、列アドレスを１ビット増やすのに比べ、行アドレスを１ビット増やす方が回路設計の負荷が低い場合がある。言い換えれば、１３ビットの行アドレスと１０ビットの列アドレスを生成するアドレス生成部を設計するのに比べ、アドレス生成部２１２の行アドレスを１ビット増やしメモリアクセス部２２０にアドレス変換部を追加する方が回路設計の負荷が小さい場合がある。このような場合、本願発明を適用することにより、回路設計の負荷を減らし信号処理回路１のコストを抑えることができる。
【００４２】
図５は、ＳＤＲＡＭ１００が２５６Ｍｂｉｔの容量を持ち１３ビットの行アドレスと９ビットの列アドレスを用いるものである場合の、メモリアクセス部２０の動作を示すフローチャートである。９ビットの列アドレスを用いる場合、アドレス変換部２１は図４に示すようなアドレス変換の処理を行う必要がなく、レジスタ２２とレジスタ３０とは一続きのシフトレジスタとして機能する。
【００４３】
ステップＳ３１では、アドレス生成部１２から出力されたコマンドデータ、アドレスデータをレジスタ２２に格納する。このとき、アドレス生成部１２は１３ビットの行アドレスと９ビットの列アドレスを生成し、レジスタ２２は１９ビット、または１５ビットのコマンドデータ及びアドレスデータを格納する。
【００４４】
ステップＳ３３では、少なくとも先頭から１９ビットまたは１５ビットのコマンドデータ、アドレスデータをセレクタ２８を介してレジスタ３０に格納する。このとき、コマンド解釈部２４はレジスタ２２に格納されたコマンドデータの判定をする必要がなく、レジスタ２２に格納されたデータをレジスタ３０に出力するようにセレクタ２８を制御する。
【００４５】
ステップＳ３５では、レジスタ３０に格納されたコマンドデータ、アドレスデータをＳＤＲＡＭ１００に出力する。ＳＤＲＡＭ１００は、レジスタ３０から出力されたコマンドデータ、アドレスデータに基づいて、データの書き込み、読み出しの処理を行う。
【００４６】
以上に説明するように、アドレス生成部１２は従来と同様に９ビットの列アドレスを出力し、アドレス変換部２１においてアドレスの変換処理を行わずに９ビットの列アドレスを出力する。このため、信号処理回路１は、９ビットの列アドレスを有するＳＤＲＡＭ１００にも好適にアクセスすることができる。
【００４７】
つまり、本願発明の実施の形態において、共通のアドレス生成部１２を用いて、アドレス変換部２１を介して異なる容量のＳＤＲＡＭ１００にアクセスすることが可能となる。アドレス生成部１２が生成する行アドレスのビット数と、アドレス変換部２１によって行
アドレス、列アドレスの変換を行うか否かは、図示しないレジスタを設けてそのレジスタの設定を変更することによって切り換えることができる。例えば、ＳＤＲＡＭ１００が１０ビットの列アドレスを用いるものである場合には、アドレス生成部１２は１４ビットの行アドレスを生成し、アドレス変換部２１によって行アドレス、列アドレスを変換するよう上述のレジスタに設定する。また、ＳＤＲＡＭ１００が９ビットの列アドレスを用いるものである場合には、アドレス生成部１２は１３ビットの行アドレスを生成し、アドレス変換部２１によって行アドレス、列アドレスを変換しないよう上述のレジスタに設定する。
【００４８】
なお、本願発明の実施の形態においては、１３ビットの行アドレスと１０ビットの列アドレスを有する５１２ＭｂｉｔのＳＤＲＡＭ１００か、または、１３ビットの行アドレスと９ビットの列アドレスを有する２５６ＭｂｉｔのＳＤＲＡＭ１００を用いた例を示したが、本願発明はこれに限られるものではない。接続する外部メモリのアドレスデータやメモリ容量に応じて、アドレス変換部２１が備えるレジスタのビット数を設定することができる。
【００４９】
また、本願発明の実施の形態においては、メモリアクセス部２０は信号処理部１０のみに接続される例を示したが、本願発明はこれに限られるものではない。メモリアクセス部２０は信号処理部１０を含む複数の信号処理部に接続され、それぞれから出力される行アドレス、列アドレスを変換し、変換後の行アドレス、列アドレスをＳＤＲＡＭ１００に出力することができる。このとき、メモリアクセス部２０は、複数の信号処理部からＳＤＲＡＭ１００へのアクセスの調停を行うアービターを備えることが好適である。
【図面の簡単な説明】
【００５０】
【図１】本願発明の実施の形態における信号処理回路の構成を示す図である。
【図２】本願発明の実施の形態におけるレジスタ２２の構成を示す図である。
【図３】本願発明の実施の形態におけるＳＤＲＡＭ１００の構成を示す図である。
【図４】本願発明の実施の形態におけるアドレス変換処理のフローチャートである。
【図５】本願発明の実施の形態におけるアドレス変換処理のフローチャートである。
【図６】従来の信号処理回路の構成を示す図である。
【符号の説明】
【００５１】
１  信号処理回路、１０  信号処理部、１２  アドレス生成部、２０  メモリアクセス部、２１  アドレス変換部、２２  レジスタ、２４  コマンド解釈部、２６  レジスタ、２８  セレクタ、３０  レジスタ、４０  データＩ／Ｆ、１００  ＳＤＲＡＭ、１０２  モードレジスタ、１０４  メモリ制御部、１０６  行アドレスデコーダ、１０８  列アドレスデコーダ、１１０  データ制御部、１１２  メモリセルアレイ、２２０  メモリアクセス部、２２２  レジスタ、２４０  データＩ／Ｆ
【図１】
2008226128.tif 000003
【図２】
2008226128.tif 000004
【図３】
2008226128.tif 000005
【図４】
2008226128.tif 000006
【図５】
2008226128.tif 000007
【図６】
2008226128.tif 000008
【手続補正書】
【提出日】平成20年1月18日(2008.1.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
モードレジスタ１０２は、レジスタ３０から出力されたコマンドデータを格納する。例えば、モードレジスタ１０２は６ビットのレジスタで構成することができ、４ビットのコマンドデータと、２ビットのバンク指定データと、を格納する。