(57)【要約】【課題】半導体デバイスの製造工程における生産性の向上を図ることができる半導体デバイスの製造方法を提供することを目的としている。【解決手段】準備したＳＯＩウエハに半導体機能素子及び前記ＳＯＩウエハを構成する支持基板に接続するための基板コンタクトを形成し、前記半導体機能素子上に形成した外部接続パッド同士が非接続となるように前記基板コンタクトと前記外部接続パッドと接続するパターンを形成し、前記外部接続パッド間の導電度を測定する半導体デバイスの製造方法。【選択図】図２
2008251585.tif 000002
【特許請求の範囲】
【請求項１】
シリコン支持基板と、前記シリコン支持基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された半導体層と、からなるＳＯＩウエハを用意する準備工程と、
前記半導体層内にその表面に設けられた絶縁層を含む複数の半導体機能素子と、前記半導体層及び前記埋め込み酸化膜を貫通して前記シリコン支持基板に達する複数の基板コンタクトと、を形成する素子形成工程と、
前記絶縁層上に少なくとも２つの外部接続パッドを形成するパッド形成工程と、
前記２つの外部接続パッド同士が互いに非接続となるように、前記基板コンタクトと前記外部接続パッドとを接続する配線パターンを形成するパターン形成工程と、
前記外部接続パッド間の導電度を測定する基本検査工程と、を有する半導体デバイスの製造方法。
【請求項２】
前記基本検査工程において前記導電度が基準値以下の場合に、前記２つの外部接続パッドと前記２つの外部接続パッドとは異なる外部接続パッドとの間における導電度を測定する追加検査工程を更に有することを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
前記素子形成工程においては、前記基板コンタクトのうち少なくとも２つを接続する配線回路を前記絶縁層内に形成することを特徴とする請求項１又は２記載の半導体デバイスの製造方法。
【請求項４】
前記パターン形成工程においては、１つの前記外部接続パッドと１つの前記基板コンタクトとを一組として接続する複数組の配線パターンを形成することを特徴とする請求項１又は２記載の半導体デバイスの製造方法。
【請求項５】
前記基本検査工程若しくは前記追加検査工程の後に、前記複数の外部接続パッドを基準電位端子に接続する配線パターンを形成する配線工程を有することを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項６】
前記配線工程が、前記半導体機能素子と前記複数の外部接続パッドとを接続することを特徴とする請求項５記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法であって、特にＳＯＩ構造を有する半導体デバイスの導電度の測定に関するものである。
【背景技術】
【０００２】
現在、半導体デバイスとしては、更なる低消費電力と高速動作性を実現するためにＳＯＩと呼ばれる技術が用いられてきている。ＳＯＩ技術を用いて半導体デバイスを製造する場合はＳＯＩウエハと呼ばれるものから半導体機能素子を製造する。
【０００３】
ＳＯＩウエハとは、素子形成領域となる半導体層とシリコン基板（以下、支持基板と称する）とが、第１絶縁層である厚いシリコン酸化膜（以下、埋め込み酸化膜と称する）で分離された構造となっているウエハのことである。ＳＯＩウエハの半導体層に半導体機能素子を形成した場合、チャネル領域や拡散領域となるシリコンは、埋め込み酸化膜によって支持基板と完全に絶縁された状態となる。
【０００４】
また、ＳＯＩウエハの半導体層に形成された半導体機能素子は、半導体機能素子がオンの時に発生するホットキャリアが半導体機能素子のチャネル領域に蓄積することにより半導体機能素子の特性が変動してしまう。変動を抑制するためにチャネル領域の電位を固定して、半導体機能素子の動作を安定させる必要がある。半導体機能素子の電位を固定する手段としては、ウエハプロセス中に埋め込み酸化膜を貫通するコンタクトホールを形成し、かかるコンタクトホールに導電性物質の埋め込み等を行なうことで、ウエハ表面から支持基板及び半導体機能素子を接続する方法が従来から知れている。
【０００５】
上述する方法においては、ウエハプロセス中に支持基板と半導体機能素子を接続する故、支持基板にＣＶＤやエッチング処理で印加されるステージのバイアスや、ＳＯＩウエハをステージに吸着するために印加される静電チャックのバイアス等により発生したチャージがコンタクトホールに埋め込まれた導電性物質を介して半導体機能素子に入力されてしまう。半導体機能素子は、かかるチャージの入力等のウエハプロセス中のダメージ（ＰＩＤ：Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｄａｍａｇｅ）により半導体機能素子の特性やゲート酸化膜の劣化等を引き起こすおそれがある。
【０００６】
上記問題点の対策として、ウエハプロセス中において半導体機能素子と支持基板とを非接続とすることにより、ＰＩＤによる半導体機能素子への影響を防止することが出来る（特許文献１及び２を参照）。
【特許文献１】特開２００６−３１９２０３号公報
【特許文献２】特開２００６−３１９２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１及び２に記載された半導体デバイスは、支持基板、埋め込み酸化膜及び半導体層から構成されるＳＯＩウエハと、ＳＯＩウエハ上に絶縁層と、絶縁層上に外部接続パッドとが設けられ、外部接続パッドと支持基板とが接続されるように埋め込み酸化膜、半導体層及び絶縁層を貫通して基板コンタクトが設けられている。また、半導体機能素子は、支持基板と接続されることがなく絶縁層上に設けられた内部回路パッドと接続している。
【０００８】
特許文献１及び２に記載された半導体デバイスの構造を用いることで、ウエハプロセス後に、絶縁層上の基板接続パッドと内部回路パッドとをワイヤボンディング等で接続することで支持基板と半導体機能素子とを接続することができる。
【０００９】
しかしながら、ウエハプロセス中において支持基板と半導体機能素子とが接続されていない故、ウエハ状態におけるプロービングにおいては、従来のように支持基板に接続された外部接続パッドと、半導体機能素子の内部回路パッドと、の間における導電度の測定による外部接続パッドから支持基板までの接続状態の確認（以下、ピンチェックと称する）を行なうことが出来ない。従って、支持基板と半導体機能素子とが接続されなければピンチェックを行なうことが出来ず、基板コンタクトの電気的特性の不良品の修正若しくは除去等を行なうことなく次工程実施する故、半導体デバイスの製造工程全体としての作業効率低下に繋がる。
【００１０】
上記問題の解決手段として、ＳＯＩウエハの裏面をエッチング等で支持基板を露出させ、プローバーのステージと外部接続パッドとの間においてピンチェックする手段が考えられる。しかしながら、プローバーの状態によってステージ電位が変動する可能性がある故、ステージと外部接続パッドとの間におけるピンチェックを正確に行なうことは困難である。
【００１１】
本発明は、以上の如き事情に鑑みてなされたものであり、ウエハ状態において外部接続パッドと支持基板との間における接続状態を確認することで、半導体デバイスの製造工程における生産性の向上を図ることができる半導体デバイスの製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、シリコン支持基板と、前記シリコン支持基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された半導体層と、からなるＳＯＩウエハを用意する準備工程と、前記半導体層内にその表面に設けられた絶縁層を含む複数の半導体機能素子と、前記半導体層及び前記埋め込み酸化膜を貫通して前記シリコン支持基板に達する複数の基板コンタクトと、を形成する素子形成工程と、前記絶縁層上に少なくとも２つの外部接続パッドを形成するパッド形成工程と、前記２つの外部接続パッド同士が互いに非接続となるように、前記基板コンタクトと前記外部接続パッドとを接続する配線パターンを形成するパターン形成工程と、前記外部接続パッド間の導電度を測定する基本検査工程と、を有する半導体デバイスの製造方法が提供される。
【００１３】
前記基本検査工程において前記導電度が基準値以下の場合には、前記２つの外部接続パッドと前記２つの外部接続パッドとは異なる外部接続パッドとの間における導電度を測定する追加検査工程を更に有する。
【００１４】
前記パターン形成工程は、例えば、前記基板コンタクトのうち少なくとも２つを接続する配線回路を前記絶縁層内に形成する。また、前記パターン形成工程は、例えば、１つの前記外部接続パッドと１つの前記基板コンタクトとを一組として接続する複数組の配線パターンを形成する。
【００１５】
前記基本検査工程若しくは前記追加検査工程の後に、前記複数の外部接続パッドを基準電位端子に接続する配線パターンを形成する配線工程をさらに有する。前記配線工程は、例えば、前記半導体機能素子と前記複数の基板コンタクトとを接続する。
【発明の効果】
【００１６】
本発明の半導体デバイス製造方法においては、ウエハ状態において外部接続パッドと支持基板との間における接続状態を確認する故、次工程への不良品の流出を防止しかつ半導体デバイスの製造工程における生産性の向上を図ることが出来る。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例１】
【００１８】
図１は、本発明の実施例１によって製造される半導体デバイスの１例を表す断面図である。
【００１９】
図１に示されているように本発明の半導体デバイス１０は、シリコン等からなる支持基板１１上に埋め込み酸化膜１２を介して半導体層１３が形成されているＳＯＩウエハ１４を有している。半導体層１３は、チャネル領域１５、チャネル領域１５を挟む拡散領域１６並びにチャネル領域１５及び拡散領域１６を挟む素子分離領域１７からなる。半導体層１３上のチャネル領域１５には、ゲート絶縁膜１８を介してゲート電極１９が形成されている。
【００２０】
半導体層１３及びゲート電極１９上には、第１絶縁層２０が形成されている。第１絶縁層２０、素子分離領域１７及び埋め込み酸化膜１２を貫通し支持基板１１と電気的導通を取る基板コンタクト２１ａ、２１ｂが形成されている。また、第１絶縁層２０を貫通してゲート電極１９と電気的導通を取る内部回路コンタクト２２と、第１絶縁層２０を貫通して拡散領域１６と電気的導通を取る内部回路コンタクト２３ａ、２３ｂとが形成されている。
【００２１】
第１絶縁層２０上には内部回路コンタクト配線２４が形成されている。内部回路コンタクト配線２４は、内部回路コンタクト２２と内部回路コンタクト２３ａ、２３ｂとを接続して所望の回路を形成する。また、第１絶縁層２０上には基板コンタクト配線２５が形成されている。基板コンタクト配線２５は、基板コンタクト２１ａと基板コンタクト２１ｂとを接続して所望の回路を形成する。なお、内部回路コンタクト配線２４と基板コンタクト配線２５は、接続されることはなく、独立した回路を構成している。
【００２２】
内部回路コンタクト配線２４、基板コンタクト配線２５及び第１絶縁層２０上には、第２絶縁層２６が形成されている。第２絶縁層２６を貫通し基板コンタクト配線２５と電気的導通を取る基板コンタクト２７が形成されている。また、第２絶縁層２６を貫通し内部回路コンタクト配線２４と電気的導通を取る内部回路コンタクト２８が形成されている。また、第２絶縁層２６上には外部接続パッド２９及び内部回路パッド３０が形成されている。外部接続パッド２９は、後述する配線パターンによって基板コンタクト２７と接続している。また、内部回路パッド３０は、内部回路コンタクト２８上に形成されることによって、内部回路コンタクト２８と接続しても良い。
【００２３】
外部接続パッド２９は、基板コンタクト２１ａ、２１ｂ、基板コンタクト配線２５及び基板コンタクト２７を介して、基板コンタクト２１ａ、２１ｂと支持基板１１の接続部分の抵抗を低減させるために支持基板１１に形成されたコンタクトインプラ領域３１ａ、３１ｂと接続している。従って、外部接続パッド２９は、第１絶縁層２０及び第２絶縁層２６内に形成された基板コンタクト２１ａ、２０ｂ、２７及び基板コンタクト配線２５を介して支持基板１１と電気的に導通を取ることが出来る。
【００２４】
なお、チャネル領域１５、拡散領域１６、素子分離領域１７、ゲート絶縁膜１８、ゲート電極１９、第１絶縁層２０、第２絶縁層２６、内部回路コンタクト２２、２３ａ、２３ｂ、２８、内部回路コンタクト配線２４及び内部回路パッド３０を含めて半導体機能素子と称する。
【００２５】
次に、上述した半導体デバイスの製造方法の１例について、図２から図５を参照しつつ詳細に説明する。
【００２６】
先ず、支持基板１１上に埋め込み酸化膜１２を介して半導体層１３が形成されたＳＯＩウエハ１４を準備する（ステップＳ１）。ＳＯＩウエハの構成については図３（ａ）に示す。
次に、既存の技術を使用して半導体層１３に、チャネル領域１５及び拡散領域１６、素子分離領域１７を形成する（ステップＳ２）。例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術等を用いて素子分離領域１７を形成しても良い。また、例えば、イオン打ち込み法又はドーピング等によって拡散領域１６を形成しても良い。その後、半導体層１３上に、例えば、熱酸化法によってゲート絶縁酸化膜１８を形成する（ステップＳ３）。その後、例えば、半導体層１３及びゲート絶縁酸化膜１８上にポリシリコンを堆積させ、フォトリソグラフィー技術によってポリシリコンをパターニングすることでゲート絶縁膜１８上にゲート電極１９を形成する（ステップＳ４）。その後、半導体層１３上及びゲート電極１９上に第１絶縁層２０を形成する（ステップＳ５）。第１絶縁層２０の形成後の断面図を図３（ｂ）に示す。
【００２７】
次に、例えば、第１絶縁層２０上にレジストを塗布し、公知のドライエッチング法等により、第１絶縁層２０、素子分離層１４及び埋め込み酸化膜１２を貫通するコンタクトホール３２を形成する（ステップＳ６）。その後、支持基板１１と後述する基板コンタクトとのコンタクト部分の抵抗を低減させるために、コンタクトインプラを行い、支持基板１１に高濃度のコンタクトインプラ領域３１を形成する（ステップＳ７）。例えば、コンタクトインプラの不純物濃度は、１×１０２０〜２１ｉｏｎｓ／ｃｍ３であっても良い。例えば、コンタクトホール３２の径は、支持基板１１にコンタクトインプラ領域３１形成のためのイオン種が届くように、各コンタクトホール３２の高さの半分にしても良い。その後、コンタクトホール３２の形成方法と同様の方法を用いて、拡散領域１６及びゲート電極１９に至るコンタクトホール３３、３４を形成する（ステップＳ８）。コンタクトホール３２、３３、３４の形成後の断面図を図３（ｃ）に示す。
【００２８】
次に、例えば、コンタクトホール３２、３３、３４内に、タングステン等を成長させ、コンタクトインプラ領域３１と電気的導通が取られた基板コンタクト２1の形成、ゲート電極１９と電気的導通が取られた内部回路コンタクト２２及び拡散領域１６と電気的導通が取られた内部回路コンタクト２３を形成する（ステップＳ９）。なお、余分なタングステン等をエッチバック等によって除去しても良い。その後、第１絶縁層２０、基板コンタクト２1、内部回路コンタクト２２及び内部回路コンタクト２２上に、例えば、スパッタリング法によってアルミニウム又はアルミニウム合金からなる金属膜を体積した後、金属膜をフォトリソグラフィー技術によって所望のパターニングを行い、内部回路コンタクト配線２４ａ〜２４ｄ及び基板コンタクト配線２５ａ〜２５ｄを形成する（ステップＳ１０）。例えば、内部回路コンタクト配線２４ａ〜２４ｄは、各内部回路コンタクト配線同士は接続することなく、あらかじめ決められた１の内部回路コンタクト２２と、あらかじめ決められた複数の内部回路コンタクト２３とを接続する配線であっても良い。また、例えば、基板コンタクト配線２５ａ〜２５ｄは、各基板コンタクト配線同士は接続することなく（すなわち、内部回路コンタクト配線２４ａ同士は接続されるが、内部回路コンタクト配線２４ａと内部回路コンタクト配線２４ｂとは接続されない）、あらかじめ決められた複数の基板コンタクト２１同士を接続する配線であっても良い。内部回路コンタクト配線２４ａ〜２４ｄ及び基板コンタクト配線２５ａ〜２５ｄの形成後の断面図を図３（ｄ）に示す。
【００２９】
次に、第１絶縁層２０、内部回路コンタクト配線２４ａ〜２４ｄ及び基板コンタクト配線２５ａ〜２５ｄ上に第２絶縁層２６を形成する（ステップＳ１１）。第２絶縁層２６形成後の断面図を図３（ｅ）に示す。例えば、第２絶縁層２６は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって堆積されても良い。
【００３０】
次に、コンタクトホール３２、３３、３４を形成した同様の方法によって、基板コンタクト配線２５ａ〜２５ｄに至るコンタクトホール３４及び内部回路コンタクト配線２４ａ〜２４ｄに至るコンタクトホール３５を形成する（ステップＳ１２）。コンタクトホール３４、３５形成後の断面図を図３（ｆ）に示す。
【００３１】
次に、コンタクトホール３４、３５内にタングステン等を成長させ、コンタクトホール３４内に基板コンタクト２７及びコンタクトホール３５内に内部回路コンタクト配線２８を形成する（ステップＳ１３）。なお、余分なタングステン等はエッチバック等によって除去しても良い。その後、第２絶縁層２６上に外部接続パッド２９及び内部回路コンタクト配線２８上に内部回路パッド３０を形成する（ステップ１４）。なお、内部回路パッド３０を内部回路コンタクト配線２８上に形成している故、内部回路パッド３０と内部回路コンタクト配線２８は電気的導通が取られている。また、内部回路パッド３０を内部回路コンタクト配線２８上に形成せずに第２絶縁層２６上に形成しても良い。かかる場合には、内部回路パッド３０と内部回路コンタクト配線２８を接続する配線工程を設けても良い。外部接続パッド２９及び内部回路パッド３０の形成後の断面図を図３（ｇ）に示す。
【００３２】
次に、第２絶縁層２６上に形成された外部接続パッド２９同士が非接続となるように、基板コンタクト２７と接続する配線パターン４１を形成する（ステップ１５）。配線パターン形成後の正面図を図4に示す。図４（ａ）は、配線パターン形成後のＳＯＩウエハ１４の正面図を示し、図４（ｂ）は、図４（ａ）における破線４ｂ部分を拡大した図を示している。図４（ｂ）に示されているように、外部接続パッド２９ａは、配線パターン４１を介して基板コンタクト２７に接続している。また、基板コンタクト２７は、基板コンタクト配線２５を介して基板コンタクト２１ｂ、２１ｃ、２１ｄと絶縁層内で接続している。
【００３３】
次に、第２絶縁層２６上に複数形成された外部接続パッド２９間の導電度を測定し、電気的導通不良の外部接続パッドの有無を判別する。（ステップＳ１６）。導電度の測定は、隣接する外部接続パッド同士（すなわち、外部接続パッド２９ａと２９ｂ）を一組として、複数組の外部接続パッド間の導電度をパラレル測定しても良い。測定した導電度が基準値以下（すなわち、電気的導通が取れていない状態）の外部接続パッド組を検出しなかった場合には、ウエハ内の外部接続パッド２９はすべて、支持基板１１と接続されている判断し、ステップ１８に進む。測定した導電度が基準値以下の外部接続パッド組を検出した場合には、導電度の追加測定を行なう（ステップＳ１７）。導電度の追加測定は、ステップＳ１６において電気的導通が取れていると判断されたいずれか１つの外部接続パッドと、電気的導通不良と判断されたいずれか１つの外部接続パッドと、を一組として、かかる外部接続パッド間における導電度を測定する。導電度の追加測定の結果によって、ステップＳ１６において検出した電気的導通不良の外部接続パッド組のどちらが電気的導通不良の外部接続パッドか若しくは両方が電気的不良の外部接続パッドであることを判別することができる。なお、導電度の測定における外部接続パッド組の決定は、所定のプログラムによって容易に行なうことができる。また、外部接続パッド組の構成する外部接続パッドの変更も容易にすることができる。
【００３４】
ステップ１６及びステップ１７における具体的な例を以下に示す。図４（ｂ）における外部接続パッド２９ａと外部接続パッド２９ｂとを組Ａとし、外部接続パッド２９ｃと外部接続パッド２９ｄとを組Ｂとして各組ごとに外部接続パッド間の導電度をパラレル測定する。かかる導電度の測定によって、Ａ組においては電気的導通が取れていないと判断され、Ｂ組においては電気的導通が取れている判断されたとする。次に、外部接続パッド２９ａと外部接続パッド２９ｃとをＣ組とし、外部接続パッド２９ｂと外部接続パッド２９ｄとをＤ組として各組ごとに外部接続パッド間の導電度を追加測定する。Ｃ組において電気的導通が取れていると判断され、Ｄ組において電気的導通が取れていないと判断された場合には、外部接続パッド２９ｂのみが電気的導通が取れていないと判断することができる。また、Ｃ組において電気的導通が取れていないと判断され、Ｄ組において電気的導通が取れていると判断された場合には、外部接続パッド２９ａのみが電気的導通が取れていないと判断することができる。さらに、Ｃ組及びＤ組の両組において電気的導通が取れていない場合には、外部接続パッド２９ａ及び外部接続パッド２９ｂが共に電気的導通が取れていと判断することができる。従って、導電度の追加測定を行なうことにより、何れの外部接続パッドの電気的導通が取れていないかを判断することが出来る。
【００３５】
また、追加測定についは、３つ以上の外部接続パッドをパラレル測定（例えば、３パラレル測定）することによって、何れの外部接続パッドが電気的導通不良であるか否かを判断しても良い。
【００３６】
次に、通常の半導体デバイスの製造方法と同様に、ダイシング等によってＳＯＩウエハからチップの切り出しを行なう（ステップＳ１８）。例えば、破線４２に沿ってチップの切り出しを行なっても良い。
【００３７】
従って、ステップＳ１８において破線４２沿ってチップ切り出しを行なう故、ステップＳ１６〜１７の測定を行なうことによって、チップ切り出し後のチップ毎に電気的導通不良であるか否かを判断することが出来る。さらに、電気的導通不良の外部接続パッドを有するチップを取り除くことによって、次工程へ電気的導通不良チップを流出することがなくなる。
【００３８】
次に、ステップ１８において切り出したチップを半導体デバイス搭載部（図示せず）に実装及び所定の配線を行う（ステップＳ１９）。例えば、所定の配線とは図５に示されているように、外部接続パッド２９と外部端子５１とを配線５２を介してと接続し、内部回路パッド３０と外部端子５３とを配線５４を介して接続しても良い。かかる接続により外部接続パッド２９と内部回路パッド３０とは、独立して外部と接続している。例えば、外部接続パッド２９と内部回路パッド３０は、ワイヤボンディングによって外部端子５１、５３に接続しても良い。
【００３９】
次に、上述する半導体デバイスの製造方法によって製造された基板コンタクト２７の配置の１例を図６に示す。
【００４０】
図６に示されているように、半導体デバイス１０上には、従来の技術によってアナログ回路６１、ＣＰＵ６２、アンプ６３、論理回路６４及びＡＤ／ＤＡレギュレータ６５が形成されている。基板コンタクト２７が、グランド電位の不安定性に影響されやすいＡＤ／ＤＡレギュレータ６５と、ノイズ源となるＣＰＵ６２の間に配置されている。
【００４１】
上述する位置に基板コンタクト２７を配置することによって、グランド電位の不安定性によるＡＤ／ＤＡレギュレータ６５の特性悪化を軽減することが出来る。
【００４２】
以上のように、本実施例による半導体デバイスの製造方法によれば、ウエハプロセス終了後に外部接続パッドと支持基板との間における接続状態を確認することが出来る故、ウエハプロセス中のＰＩＤの影響を内部回路へ与えることがなく、半導体デバイスの製造工程における生産性の向上を図ることが出来る。
【実施例２】
【００４３】
図７は、本発明の実施例２によって製造される半導体デバイスの１例を表す断面図である。なお、実施例１と同一の構成部分に関しては、同一の符号を付す。
【００４４】
支持基板１１から第１絶縁層２０に至る構成は実施例１と同様の構成である故、かかる部分における説明を省略する。第１絶縁層２０上には配線７１が形成されている。配線７１は、内部回路コンタクト２２、２３ａ、２３ｂを接続して所望の回路を形成する。配線７１及び第１絶縁膜２０上には、第２絶縁層７２が形成されている。第２絶縁層７２、第１絶縁層２０、素子分離領域１７及び埋め込み酸化膜１２を貫通し支持基板１１と電気的導通を取る基板コンタクト７３ａ、７３ｂが形成されている。また、第２絶縁層７２を貫通し配線７１と電気的導通を取る内部回路コンタクト７４が形成されている。
【００４５】
また、第２絶縁層７２上には外部接続パッド７５ａ、７５ｂ及び内部回路パッド７６が形成されている。外部接続パッド７５ａ、７５ｂは、基板コンタクト７３ａ、７３ｂと接続している。また、内部回路パッド７６は、内部回路コンタクト７４と接続している。
【００４６】
外部接続パッド７５ａ、７５ｂは、基板コンタクト７３ａ、７３ｂを介して、コンタクトインプラ領域３１ａ、３１ｂと接続している。従って、外部接続パッド７５ａ、７５ｂは、支持基板１１と電気的に導通を取ることが出来る。
【００４７】
次に、上述した半導体デバイスの製造方法の１例について、図８から図１１を参照しつつ詳細に説明する。なお、ステップＳ１０８以前の工程に関しては、実施例１の製造方法と同様である故、説明を省略する。
【００４８】
コンタクトホール３２、３３、３４内に、タングステン等を成長させ、コンタクトインプラ領域３１と電気的導通が取られた基板コンタクト７３、ゲート電極１９と電気的導通が取られた内部回路コンタクト２２及び拡散領域１６と電気的導通が取られた内部回路コンタクト２３を形成する（ステップＳ１０９）。なお、余分なタングステン等をエッチバック等によって除去しても良い。その後、第１絶縁層２０、内部回路コンタクト２２及び内部回路コンタクト２３上に、例えば、スパッタリング法によってアルミニウム又はアルミニウム合金からなる金属膜を体積した後、金属膜をフォトリソグラフィー技術によって所望のパターニングを行い、配線７１ａ〜７１ｄを形成する（ステップＳ１１０）。例えば、配線７１ａ〜７１ｄは、各配線同士は接続することなく（すなわち、配線７１ａと配線７２は接続されていない）、内部回路コンタクト２２と内部回路コンタクト２３を接続する配線であっても良い。配線７１ａ〜７１ｄの形成後の断面図を図９（ｄ）に示す。
【００４９】
次に、第１絶縁層２０、配線７１ａ〜７１ｄ上に第２絶縁層７２を形成する（ステップＳ１１１）。第２絶縁層７２形成後の断面図を図９（ｅ）に示す。例えば、第２絶縁層７２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって堆積されても良い。
【００５０】
次に、コンタクトホール３２、３３、３４を形成した同様の方法によって、基板コンタクト７３に至るコンタクトホール９１及び配線７１ａ〜７１ｄに至るコンタクトホール９２を形成する（ステップＳ１１２）。コンタクトホール９１、９２形成後の断面図を図９（ｆ）に示す。
【００５１】
次に、コンタクトホール９１、９２内にタングステン等を成長させることにより、基板コンタクト７３を第２絶縁層７２の上面まで形成し、コンタクトホール９２内に内部回路コンタクト７４を形成する（ステップＳ１１３）。なお、余分なタングステン等はエッチバック等によって除去しても良い。その後、第２絶縁層７２上に外部接続パッド７５及び内部回路コンタクト７４上に内部回路パッド７６を形成する（ステップ１１４）。なお、内部回路パッド７６を内部回路コンタクト７４上に形成している故、内部回路パッド７６と内部回路コンタクト７４は電気的導通が取られている。また、内部回路パッド７６を内部回路コンタクト７４上に形成せずに第２絶縁層７２上に形成しても良い。かかる場合には、内部回路パッド７６と内部回路コンタクト７４を接続する配線工程を設けても良い。外部接続パッド７５及び内部回路パッド７６の形成後の断面図を図９（ｇ）に示す。
【００５２】
次に、第２絶縁層７２上に形成された外部接続パッド７５同士が非接続となりかつ基板コンタクト７３と接続する配線パターン１０１を形成する（ステップ１１５）。配線パターン１０１の形成後の正面図を図１０に示す。図１０は、図４（ａ）の破線部分に相当する本実施例のＳＯＩウエハ１４の拡大図である。図１０に示されているように、外部接続パッド７５ａが配線パターン１０１を介して基板コンタクト７３ａに接続している。また、配線パターン１０１は、１つの外部接続パッド７５と１つの基板コンタクト７３とを一組として接続している。従って、後述する測定の工程によって、基板コンタクト毎に電気的導通の確認を行なうことが出来る。
【００５３】
次に、第２絶縁層７２上に複数形成された外部接続パッド７５間の導電度を測定し、電気的導通不良の外部接続パッドの有無を判別する。（ステップＳ１１６）。導電度の測定は、隣接する外部接続パッド同士（すなわち、外部接続パッド７５ａと７５ｂ）を一組として、複数組の外部接続パッド間の導電度をパラレル測定しても良い。測定した導電度が基準値以下（すなわち、電気的導通が取れていない状態）の外部接続パッド組を検出しなかった場合には、ＳＯＩウエハ１４内の外部接続パッド７５はすべて、支持基板１１と接続されている判断し、ステップ１１８に進む。測定した導電度が基準値以下の外部接続パッド組を検出した場合には、導電度の追加測定を行なう（ステップＳ１１７）。導電度の追加測定は、ステップＳ１１６において電気的導通が取れていると判断されたいずれか１つの外部接続パッドと、電気的導通不良と判断されたいずれか１つの外部接続パッドと、を一組として、かかる外部接続パッド間における導電度をパラレル測定する。導電度の追加測定の結果によって、ステップＳ１１６において検出した電気的導通不良の外部接続パッド組のどちらが電気的導通不良の外部接続パッドか若しくは両方が電気的不良の外部接続パッドであることを判断することができる。なお、導電度の測定における外部接続パッド組の決定は、所定のプログラムによって容易に行なうことができる。また、外部接続パッド組の構成する外部接続パッドの変更も容易にすることができる。ステップ１１６及びステップ１１７における具体的な例については、実施例１と同様であるため省略する。
【００５４】
次に、通常の半導体デバイスの製造方法と同様に、ダイシング等によってＳＯＩウエハからチップの切り出しを行なう（ステップＳ１１８）。例えば、破線１０２に沿ってチップの切り出しを行なっても良い。
【００５５】
従って、ステップＳ１１８において破線１０２沿ってチップ切り出しを行なう故、ステップＳ１１６〜１１７の測定を行なうことによって、チップ切り出し後のチップ毎に電気的導通不良を判断することが出来る。さらに、電気的導通不良の外部接続パッドを有するチップを取り除くことによって、次工程へ電気的導通不良チップを流出することがなくなる。
【００５６】
次に、ステップ１１８において切り出したチップを半導体デバイス搭載部（図示せず）に実装及び所定の配線を行う（ステップＳ１１９）。例えば、所定の配線とは図１１に示されているように、配線１１２を介して外部接続パッド７５ａ〜７５ｄと外部端子１１１ａ〜１１１ｄとを接続し、配線１１４を介して内部回路パッド７６と外部端子１１３とを接続しても良い。かかる接続により各外部接続パッド７５ａ〜７５ｄと内部回路パッド７６とは、独立して外部と接続している。例えば、外部接続パッド７５と内部回路パッド７６は、ワイヤボンディングによって外部端子１１１ａ〜１１１ｄ、１１３に接続しても良い。
【００５７】
次に、上述する半導体デバイスの製造方法によって製造された基板コンタクト７３の配置の１例を図１２に示す。
【００５８】
図１２に示されているように、半導体デバイス１０上には、従来の技術によってアナログ回路１２１、ＣＰＵ１２２、アンプ１２３、論理回路１２４及びＡＤ／ＤＡレギュレータ１２５が形成されている。複数の基板コンタクト７３が、グランド電位の不安定性に影響されやすいＡＤ／ＤＡレギュレータ１２５を囲むように配置されている。
【００５９】
上述する位置に基板コンタクト７３を配置することによって、グランド電位の不安定性によるＡＤ／ＤＡレギュレータ１２５の特性悪化を軽減することが出来る。
【００６０】
以上のように、本実施例による半導体デバイスの製造方法によれば、ウエハプロセス終了後に１の半導体チップに設けられた複数の外部接続パッドと支持基板との間における接続状態を確認することが出来る故、ウエハプロセス中のＰＩＤの内部回路への影響を防止しつつ、半導体デバイスの製造工程における生産性の向上を図ることが出来る。
【実施例３】
【００６１】
実施例２におけるステップ１１８までの工程を同様とし、ステップ１１９の配線工程において、再配置配線１３１によって外部接続パッド７５ａ〜７５ｄと内部回路パッド７６とを外部グランド端子１３２に接続しても良い。なお、再配置配線は、再配線とも称される。例えば、再配置配線１３１は、スパッタリングにより形成した下地層（図示せず）と、メッキ技術によりこの下地層上に形成された銅を主成分とする層（図示せず）とで構成されても良い。以下、再配置配線１３１による配線工程をＷ−ＣＳＰ（Ｗａｆｅｒ−ｌｅｖｌｅ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）工程と称する。再配置配線１３１の１例を図１３に示す。
【００６２】
図１３に示されるような再配置配線１３１を行うことで、外部グランド端子を１つにすることが出来る故、半導体デバイスの小型化及びコスト低減を行なうことができる。
【実施例４】
【００６３】
実施例３のＷ−ＣＳＰ工程において、外部接続パッド７５ａ〜７５ｄと内部回路パッド７６とを別々に外部グラント端子に接続しても良い。かかる再配置配線の１例を図１４に示す。
【００６４】
図１４に示されているように、外部接続パッド７５ａ〜７５ｄは、再配置配線１４１を介して外部グランド端子１４２に接続している。また、内部回路パッドは、再配置配線１４３を介して外部グランド端子１４４に接続している。
【００６５】
本実施例においては、外部接続パッド７５と外部グランド端子１４２とは接続していない故、ウエハプロセス中のＰＩＤだけでなく、Ｗ−ＣＳＰ工程におけるＰＩＤの内部回路への影響も防止することが出来る。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１によって製造される半導体デバイスの１例を示す断面図である。
【図２】本発明の実施例１における半導体デバイスの製造方法を示すフローチャートである。
【図３】本発明の実施例１の製造工程における半導体デバイスの断面図である。
【図４】（ａ）は本発明の実施例１によって製造される半導体ウエハの正面図、（ｂ）は図４（ａ）における破線４ｂ部分の拡大図である。
【図５】本発明の実施例１における半導体デバイスの配線を表す模式図である。
【図６】本発明の実施例１によって製造される半導体デバイスのブロック図である。
【図７】本発明の実施例２によって製造される半導体デバイスの１例を示す断面図である。
【図８】本発明の実施例２における半導体デバイスの製造方法を示すフローチャートである。
【図９】本発明の実施例２の製造工程における半導体デバイスの断面図である。
【図１０】実施例２における図４（ａ）の破線４ｂ部分に相当する部分の拡大図である。
【図１１】本発明の実施例２における半導体デバイスの配線を表す模式図である。
【図１２】本発明の実施例２によって製造される半導体デバイスのブロック図である。
【図１３】本発明の実施例３における半導体デバイスの配線を表す模式図である。
【図１４】本発明の実施例４における半導体デバイスの配線を表す模式図である。
【符号の説明】
【００６７】
１０    半導体デバイス
１４    ＳＯＩウエハ
２１、２７  基板コンタクト
２９    外部接続パッド
３０    内部回路パッド
４１    配線パターン
【図１】
2008251585.tif 000003
【図２】
2008251585.tif 000004
【図３】
2008251585.tif 000005
【図４】
2008251585.tif 000006
【図５】
2008251585.tif 000007
【図６】
2008251585.tif 000008
【図７】
2008251585.tif 000009
【図８】
2008251585.tif 000010
【図９】
2008251585.tif 000011
【図１０】
2008251585.tif 000012
【図１１】
2008251585.tif 000013
【図１２】
2008251585.tif 000014
【図１３】
2008251585.tif 000015
【図１４】
2008251585.tif 000016