(57)【要約】【課題】複数のＶＣＯを有するＰＬＬ回路のチップ上の占有面積を削減でき、且つ、ＰＬＬ回路に対するマイコンの負担を軽減できる。【解決手段】本発明の例に関わるＰＬＬ回路は、位相差信号を出力する位相比較回路１と、位相差信号に基づくチューニング電圧を出力するチャージポンプ回路２と、チューニング電圧に基づく発振周波数を出力する複数のＶＣＯ５１〜５ｎと、複数のＶＣＯの中から１つのＶＣＯを自動的に選択するオートセレクト回路を具備し、オートセレクト回路は、チャージポンプ回路２と接続される比較回路３と、比較回路３とＶＣＯ５１〜５ｎと接続されるカウンタ４とを具備し、比較回路３は、チューニング電圧に基づき、カウンタ４をアップカウント、又は、ダウンカウントさせるアップ／ダウン信号を出力し、カウンタ４は、アップ／ダウン信号に基づき、複数のＶＣＯ５１〜５ｎの中から１つのＶＣＯを選択するセレクト信号を出力することを備える。【選択図】図１
2008017342.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と分周回路より出力される分周信号の位相差を位相差信号として出力する位相比較回路と、前記位相比較回路と接続され、前記位相差信号に基づくチューニング電圧を出力するチャージポンプ回路と、前記チャージポンプ回路と接続され、前記チューニング電圧に基づく発振周波数を前記分周回路と外部に出力する複数のＶＣＯと、前記チャージポンプ回路と前記複数のＶＣＯと接続され、前記複数のＶＣＯの中から１つのＶＣＯを自動的に選択するオートセレクト回路を具備し、前記オートセレクト回路は、前記チャージポンプ回路と接続される比較回路と、前記比較回路及び前記複数のＶＣＯと接続されるカウンタとを有し、前記比較回路は、前記チューニング電圧に基づき、前記カウンタをアップカウント、又は、ダウンカウントさせるアップ／ダウン信号を出力し、前記カウンタは、前記アップ／ダウン信号に基づき、前記複数のＶＣＯの中から１つのＶＣＯを選択するセレクト信号を出力することを特徴とするＰＬＬ回路。
【請求項２】
前記比較回路は、前記オートセレクト回路がサーチ動作中に前記カウンタと接続されるサーチ回路部と、前記オートセレクト回路がロック動作中に前記カウンタと接続されるロック回路部と、前記カウンタと前記サーチ回路部或いは前記ロック回路部との接続を切り替える選択回路部とを具備することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記カウンタは、独立して入力されるクロック信号により、前記ＶＣＯの切り替える速度を変えることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
前記ロック動作中のチューニング電圧の可変有効範囲は、前記サーチ動作中のチューニング電圧の可変有効範囲よりも広いことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項５】
前記複数のＶＣＯは、前記チューニング電圧に対する発振周波数特性が、それぞれ異なることを特徴とする請求項１に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＶＣＯを有するＰＬＬ回路に関する。
【背景技術】
【０００２】
電圧制御発振器（以下、ＶＣＯ）を内蔵するＰＬＬ回路は、例えば、テレビ受信機などに搭載されている。
【０００３】
チューニング電圧に対するＶＣＯの発振周波数特性は、ＶＣＯを構成する可変容量ダイオード（以下、バリキャップ）のばらつきにより、個々のＶＣＯで異なる。
【０００４】
そのため、このバリキャップのばらつきにより、適切な発振周波数が得られない可能性がある（例えば、特許文献１）。
【０００５】
それゆえ、受信チャネルごとにＶＣＯが設定される場合、所望の発振周波数を得るためには、１つの受信チャンネルに対して、複数のＶＣＯを用いて、発振周波数がオーバーラップするように設計される。
【０００６】
また、ＩＣに内蔵されたＶＣＯは、チューニング電圧の可変有効範囲が狭く、そのチューニング電圧に対する発振周波数の可変有効範囲も狭い。
【０００７】
それゆえ、テレビ受信機のように広い発振周波数の有効範囲を必要とする場合、多くのＶＣＯが必要である。
【０００８】
したがって、ＶＣＯが組み込まれるＩＣのチップ面積が非常に大きくなるという問題が生じる。
【０００９】
また、ＶＣＯの切り替えは、マイクロコンピュータにより制御するが、ＶＣＯの個数が多い場合には、マイコンの設定が煩雑になってしまう。
【特許文献１】特開２０００−３３２６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の例は、複数のＶＣＯを有するＰＬＬ回路のチップ上の占有面積を削減でき、且つ、ＰＬＬ回路に対するマイコンの負担を軽減する技術を提案する。
【課題を解決するための手段】
【００１１】
本発明の例に関わるＰＬＬ回路は、基準信号と分周回路より出力される分周信号の位相差を位相差信号として出力する位相比較回路と、前記位相比較回路と接続され、前記位相差信号に基づくチューニング電圧を出力するチャージポンプ回路と、前記チャージポンプ回路と接続され、前記チューニング電圧に基づく発振周波数を前記分周回路と外部に出力する複数のＶＣＯと、前記チャージポンプ回路と前記複数のＶＣＯと接続され、前記複数のＶＣＯの中から１つのＶＣＯを自動的に選択するオートセレクト回路を具備し、前記オートセレクト回路は、前記チャージポンプ回路と接続される比較回路と、前記比較回路及び前記複数のＶＣＯと接続されるカウンタとを有し、前記比較回路は、前記チューニング電圧に基づき、前記カウンタをアップカウント、又は、ダウンカウントさせるアップ／ダウン信号を出力し、前記カウンタは、前記アップ／ダウン信号に基づき、前記複数のＶＣＯの中から１つのＶＣＯを選択するセレクト信号を出力することを備える。
【発明の効果】
【００１２】
本発明の例によれば、複数のＶＣＯを有するＰＬＬ回路のチップ上の占有面積を削減でき、且つ、ＰＬＬ回路に対するマイコンの負担を軽減できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１．  概要  
本発明の例におけるＰＬＬ回路は、複数のＶＣＯを自動で切り替えるオートセレクト回路を備える点に特徴を有する。オートセレクト回路は、比較回路とカウンタから構成される。
【００１５】
比較回路は、サーチ信号とアップ／ダウン信号を出力する。
【００１６】
サーチ信号は、チャージポンプ回路から出力されるチューンニング電圧と位相比較回路から出力されるロック信号により、サーチ時の動作であるか、ロック時の動作であるかを自動設定する。
【００１７】
ここで、サーチとは、所望の発振周波数が得られるＶＣＯを探すために、オートセレクト回路によるＶＣＯの切り替えが行われる状態をいう。また、ロックとは、位相が完全に一致し、オートセレクト回路によるＶＣＯの切り替えが行われない状態をいう。
【００１８】
また、アップ／ダウン信号は、サーチ時に、後段に接続されるカウンタを位相の比較結果に基づいて、自動的に、アップカウント動作、或いは、ダウンカウント動作させる。
【００１９】
カウンタは、サーチ信号とアップ／ダウン信号に基づき、ＶＣＯセレクト信号を出力する。
【００２０】
ＶＣＯセレクト信号は、所望の発振周波数をサーチする際に、ＶＣＯバンク内に格納される複数のＶＣＯの切り替えを行う。
【００２１】
以上のオートセレクト回路を用いることで、発振周波数のオーバーラップを最小限にすることができるので、ＰＬＬ回路のチップ上の占有面積を削減することができる。
【００２２】
さらに、ＶＣＯを切り替えるためにマイコンから供給される信号は不要であるため、マイコンの設定の煩雑さを回避することができる。
【００２３】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２４】
（１）  第１の実施の形態  
（ａ）  回路構成  
図１は、本実施の形態におけるオートセレクト回路を有するＰＬＬ回路を示す。
【００２５】
位相比較回路１は、基準信号と前段に接続される分周回路６からの分周信号の位相を比較する。その位相差に基づく位相差信号が、後段に接続されるチャージポンプ回路２へ出力される。
【００２６】
チャージポンプ回路２は、比較回路３及びＶＣＯバンク５と接続され、位相差信号に基づいて発生するチューニング電圧Ｖｔｕｎｅが、比較回路３とＶＣＯバンク５に出力される。
【００２７】
チューニング電圧Ｖｔｕｎｅの可変有効範囲は、サーチ動作中において、下限電圧Ｖａ、上限電圧Ｖｂとなるように設定される。また、ロック動作中において、可変有効範囲は、下限電圧Ｖｃ、上限電圧Ｖｄとなるように設定される。
【００２８】
ここで、電圧Ｖｃは、電圧Ｖａより低い電圧値であり、また、電圧Ｖｄは、電圧Ｖｂより高い電圧値である。
【００２９】
オートセレクト回路は、比較回路３とカウンタ４とから構成される。
【００３０】
図２は、比較回路３の内部構成の一例を示す。
【００３１】
比較回路３は、チューニング電圧Ｖｔｕｎｅに基づき、オートセレクト回路が実行する動作が、サーチ動作であるか、ロック動作であるかを示す信号を、カウンタ４に出力する。
【００３２】
比較回路３は、サーチ回路部７と、ロック回路部８と、選択回路部９からなり、カウンタ４と接続される。
【００３３】
サーチ回路部７は、所望の発振周波数が得られるＶＣＯをサーチしている時に、選択回路部９を介して、カウンタ４と接続される。
【００３４】
サーチ回路部７は、比較器７ａ，７ｂと、ＡＮＤゲート７ｃから構成される。
【００３５】
比較器７ａは、チューニング電圧Ｖｔｕｎｅとサーチ電圧ＶＳｌが入力される。また、比較器７ｂは、チューニング電圧Ｖｔｕｎｅとサーチ電圧ＶＳｈが入力される。
【００３６】
例えば、サーチ電圧ＶＳｌは、サーチ動作中のチューニング電圧の下限電圧（Ｖａ）である。また、サーチ電圧ＶＳｈは、サーチ動作中のチューニング電圧の上限電圧（Ｖｂ）である。
【００３７】
比較器７ａ，７ｂの出力端子は、ＡＮＤゲート７ｃに接続され、比較器７ａ，７ｂの演算結果が、ＡＮＤゲート７ｃに出力される。
【００３８】
比較器７ａ，７ｃの演算結果に基づき、信号ＶＦとなるサーチ信号が、ＡＮＤゲート７ｃから出力される。
【００３９】
この信号ＶＦは、サーチ動作中の可変有効範囲内（Ｖａ〜Ｖｂ）のチューニング電圧Ｖｔｕｎｅと、比較器７ａ，７ｂの基準電圧であるサーチ電圧ＶＳｌ（Ｖａ），ＶＳｈ（Ｖｂ）が、ＡＮＤゲート７ｃにより演算されるので、例えば、“１”状態の出力が、常に得られる。
【００４０】
また、比較器７ａの演算結果は、アップ／ダウン信号としてカウンタ４へ出力される。
【００４１】
このアップ／ダウン信号は、カウンタ４の一部を構成するアップダウンカウンタを制御する。すなわち、アップ／ダウン信号は、カウンタ回路４をアップカウント動作させるか、ダウンカウント動作させるかを決定する。
【００４２】
アップ／ダウン信号は、例えば、アップダウンカウンタの入力を構成するインバータの駆動電圧を電圧ＶＤＤとすると、その回路閾値電圧であるＶＤＤ／２以上でアップカウントを示し、ＶＤＤ／２より小さい時にはダウンカウントを示す。
【００４３】
本構成において、アップ／ダウン信号は、例えば、チューニング電圧Ｖｔｕｎｅが電圧Ｖａ以上の時に“１”、電圧Ｖａより小さい時に“０”を出力する。
【００４４】
ロック回路部８は、所望の発振周波数が得られるＶＣＯにロックされている時に、選択回路部９を介して、カウンタ４と接続される。
【００４５】
ロック回路部８は、比較器８ａ，８ｂと、ＡＮＤゲート８ｃから構成される。
【００４６】
比較器８ａは、チューニング電圧Ｖｔｕｎｅとロック電圧ＶＬｌが入力される。また、比較器８ｂは、チューニング電圧Ｖｔｕｎｅとロック電圧ＶＬｈが入力される。
【００４７】
例えば、ロック電圧ＶＬｌは、ロック動作中のチューニング電圧の下限電圧（Ｖｃ）である。また、ロック電圧ＶＬｈは、ロック動作中のチューニング電圧の上限電圧（Ｖｄ）である。
【００４８】
比較器８ａ，８ｂの出力端子は、ＡＮＤゲート８ｃに接続され、比較器８ａ，８ｂの演算結果が、ＡＮＤゲート８ｃに出力される。
【００４９】
比較器８ａ，８ｃの演算結果に基づき、信号ＶＥとなるサーチ信号が、ＡＮＤゲート８ｃから、出力される。
【００５０】
この信号ＶＥは、ロック動作中の可変有効範囲内（Ｖｃ〜Ｖｄ）のチューニング電圧Ｖｔｕｎｅと、比較器８ａ，８ｂの基準電圧であるロック電圧ＶＬｌ（Ｖｃ），ＶＬｈ（Ｖｄ）が、ＡＮＤゲート８ｃにより演算されるので、例えば、“１”状態の出力が、常に得られる。
【００５１】
尚、サーチ電圧ＶＳｌ，ＶＳｈ及びロック電圧ＶＬｌ，ＶＬｈは、ＰＬＬ回路が組み込まれているＩＣ内で生成される。
【００５２】
また、選択回路部９は、所望の発振周波数が得られた時に位相比較回路１から出力されるロック信号により、サーチ回路部７及びロック回路部８とカウンタ４との接続を切り替える。
【００５３】
具体的には、サーチ動作中には、サーチ回路部７がカウンタ４と接続される。その後、所望の発振周波数が得られ、ロック信号が入力されると、ロック回路部８に切り替えられる。
【００５４】
カウンタ４は、比較回路３からの信号に基づき、ＶＣＯの切り替えを行う。
【００５５】
カウンタ４は、例えば、アップダウン兼用のカウンタで構成され、ＶＣＯバンク５と接続される。カウンタ４へ入力されたサーチ信号とアップ／ダウン信号に基づき、ＶＣＯセレクト信号がＶＣＯバンク５へ出力される。
【００５６】
尚、カウンタ４は、アップダウン兼用のカウンタ回路に限定されず、アップカウンタとダウンカウンタを組み合わせたものでもよい。
【００５７】
また、カウンタ４には、独立したクロック周波数が入力される。１つのＶＣＯをサーチするための時間（以下、サーチ時間）は、このクロック周波数のパルス幅で決まる。
【００５８】
それゆえ、クロック周波数のパルス幅を変えることにより、サーチ時間を変えることができる。
【００５９】
そのサーチ時間内に、ＶＣＯセレクト信号に基づき、ＶＣＯが切り替えられる。
【００６０】
アップ／ダウン信号がアップカウント動作を示す時には、次にサーチする発振周波数特性は、オン状態となっているＶＣＯよりも、例えば、一つ上の発振周波数特性線を有するＶＣＯへ、ＶＣＯセレクト信号の入力により、自動的に切り替えられる。また、アップ／ダウン信号が、ダウンカウント動作を示す時には、次にサーチする発振周波数特性は、オン状態となっているＶＣＯよりも、例えば、一つ下の発振周波数特性線を有するＶＣＯへ、ＶＣＯセレクト信号の入力により、自動的に切り替えられる。
【００６１】
ＶＣＯバンク５は、複数のＶＣＯ５１〜５ｎから構成される。
【００６２】
ＶＣＯ５１〜５ｎは、チューニング電圧に対してそれぞれ異なる発振周波数特性線を有する。
【００６３】
また、ＶＣＯ５１〜５ｎは、所望の発振周波数が得られるまで、ＶＣＯセレクト信号により切り替えられる。
【００６４】
所望の発振周波数は、ＶＣＯ出力として、ＶＣＯバンク５から、ＰＬＬ回路の外部と分周回路６に出力される。
【００６５】
分周回路６は、位相比較回路１と接続され、ＶＣＯ出力、又は、マイクロコンピュータから出力される所望の受信チャンネルの設定情報に基づく分周信号が、分周回路６から位相比較回路１へ出力される。
【００６６】
以下に、上記のオートセレクト回路を含むＰＬＬ回路の動作について説明を行う。
【００６７】
（ｂ）  動作  
はじめに、所望の発振周波数が、ＶＣＯ５１〜５ｎのアップカウント動作でサーチされる場合について、説明する。
【００６８】
図３に示すように、ＰＬＬ回路は、はじめに、例えば、発振周波数特性線ＢＡＮＤ１の特性を有するＶＣＯ５１において、発振周波数ｆａで発振している。このとき、ＶＣＯ５１はオン状態であり、ＶＣＯ５２〜５ｎは、オフ状態である。
【００６９】
所望の発振周波数ｆｂに基づく基準信号と分周回路６からの分周信号が、位相比較回路１に入力される。それにより、所望の発振周波数ｆｂのサーチが、開始される。
【００７０】
次に、基準信号と分周信号との位相差に基づく位相差信号が、チャージポンプ回路２へ出力される。
【００７１】
続いて、位相差信号に基づくチューニング電圧Ｖｔｕｎｅが、チャージポンプ回路２から比較回路３とＶＣＯバンク５へ出力される。
【００７２】
チューニング電圧Ｖｔｕｎｅが、オン状態のＶＣＯ５１に供給される。そして、ＶＣＯ５１が、図３に示すチューニング電圧Ｖａ〜Ｖｂの有効範囲で、所望の発振周波数が得られるか否か、サーチされる。
【００７３】
尚、図３は、ＶＣＯ５１〜５ｎのチューニング電圧Ｖｔｕｎｅに対する発振周波数特性線ＢＡＮＤ１〜ＢＡＮＤｎを示す。
【００７４】
所望の発振周波数ｆｂが、ＶＣＯ５１の発振周波数特性線ＢＡＮＤ１の有効範囲内で得られないとき、ＶＣＯを切り替えるため動作が実行される。
【００７５】
サーチ動作中であるので、サーチ回路部７が、選択回路部９を介して、カウンタ４と接続される。
【００７６】
サーチ回路部７へ入力されたチューニング電圧Ｖｔｕｎｅは、サーチ電圧ＶＳｈ，ＶＳｌと、比較器７ａ，７ｂにより比較される。その結果は、サーチ信号“ＶＦ”としてカウンタ４へ出力される。
【００７７】
サーチ信号“ＶＦ”とアップ／ダウン信号がカウンタ４に入力された時、ＶＣＯセレクト信号が、カウンタ４からＶＣＯバンク５へ出力される。
【００７８】
すると、発振周波数特性線ＢＡＮＤ１を有するＶＣＯ５１が、カウンタ４に入力される独立クロックにより設定されるサーチ時間内で、所望の発振周波数が得られるか否か、サーチされる。
【００７９】
ＶＣＯ５１の最大発振周波数になっても、所望の発振周波数ｆｂが得られない。そのため、ＶＣＯセレクト信号が、再び、ＶＣＯバンク５に入力され、アップカウント動作（Ｕ１）が実行される。
【００８０】
その結果、ＶＣＯ５１はオフ状態となり、発振周波数特性線Ｂａｎｄ２の特性を有するＶＣＯ５２がオン状態に切り替えられる。
【００８１】
ＶＣＯ５２がオン状態になると、ＶＣＯ５２のサーチ開始時のチューニング電圧初期値は、サーチ動作時の可変有効範囲の上限である電圧Ｖｂに設定される。
【００８２】
その後、設定されたサーチ時間内で、チューニング電圧Ｖｔｕｎｅが、ＰＬＬ動作により、その有効範囲Ｖａ〜Ｖｂ内で変化される。
【００８３】
所望の発振周波数ｆｂが、ＶＣＯ５２の発振周波数特性線ＢＡＮＤ２から得られない時には、再び、ＶＣＯセレクト信号が、ＶＣＯバンク５に入力される。そのＶＣＯセレクト信号により、アップカウント動作（Ｕ２）が実行され、ＶＣＯ２はオフ状態となり、ＶＣＯ３がオン状態に自動的に切り替えられる。
【００８４】
ＶＣＯ５２のサーチ時と同様に、ＶＣＯ５３のサーチ開始時のチューニング電圧初期値は、電圧Ｖｂに設定され、所望の発振周波数ｆｂが、ＶＣＯ５３の発振周波数特性線ＢＡＮＤ３で得られるか否か、サーチされる。
【００８５】
以上の動作が、所望の発振周波数ｆｂが得られる発振周波数特性線ＢＡＮＤｎになるまで、繰り返される。
【００８６】
オートセレクト回路により、ＶＣＯｎまでアップカウント動作（Ｕｎ−１）が自動的に続けられ、所望の発振周波数ｆｂが、発振周波数特性線ＢＡＮＤｎで得られる。
【００８７】
所望の発振周波数ｆｂが、分周回路６に入力されると、分周回路６から出力される分周信号は、所望の発振周波数ｆｂを分周したものとなる。それゆえ、基準信号と分周信号との位相差がほぼ等しくなる。
【００８８】
それにより、ロック信号が、位相比較回路１から出力され、比較回路３とカウンタ４に入力される。
【００８９】
カウンタ４は、ロック信号により停止される。つまり、オートセレクト回路は、動作を停止する。
【００９０】
したがって、ＰＬＬ回路は、所望の発振周波数ｆｂが得られると、ロックされる。
【００９１】
以上のように、所望の発振周波数が、ＶＣＯ５１〜５ｎのアップカウント動作により得ることができる。
【００９２】
次に、所望の発振周波数が、ＶＣＯ５１〜５ｎのダウンカウント動作によりサーチされる場合について説明する。
【００９３】
ダウンカウント動作は、アップカウント動作と逆の動作である。
【００９４】
例えば、図３に示す所望の発振周波数ｆａが、発振周波数特性線ＢＡＮＤｎからサーチされる場合について述べる。
【００９５】
発振周波数特性線ＢＡＮＤｎの特性を有するＶＣＯｎにおいて、所望の発振周波数ｆａが得られない。
【００９６】
そのときに、ＶＣＯセレクト信号が、カウンタ４から出力され、ダウンカウント動作（Ｄ１）が実行される。
【００９７】
ダウンカウント動作により選択されたＶＣＯは、サーチ開始時のチューニング電圧の初期値が、チューニング電圧の可変有効範囲の下限電圧Ｖａに設定され、サーチ時間内で、所望の発振周波数ｆａが得られるか否か、サーチされる。
【００９８】
その動作が、所望の発振周波数ｆａが得られる発振周波数特性線ＢＡＮＤ１まで繰り返される。
【００９９】
所望の発振周波数が得られると、アップカウント動作でサーチされる場合と同様に、オートセレクト回路は停止し、ＰＬＬ回路はロックされる。
【０１００】
以上のように、所望の発振周波数が、ＶＣＯ５１〜５ｎのダウンカウント動作により得ることができる。
【０１０１】
尚、本実施形態においては、アップカウント動作、或いは、ダウンカウント動作のどちらか一方のみで、所望の発振周波数を得る動作について説明したが、それに限定されず、アップカウント動作とダウンカウント動作を組み合わせた動作であっても良い。
【０１０２】
また、図４に示すように、所望の発振周波数がオーバーラップする場合がある。
【０１０３】
そのような場合において、所望する発振周波数ｆｃが、２つの発振周波数特性線ＢＡＮＤ２，ＢＡＮＤ３でオーバーラップしている場合のサーチ動作について、説明する。
【０１０４】
所望の周波数ｆｃは、発振周波数特性線ＢＡＮＤ２と発振周波数特性線ＢＡＮＤ３から得ることができる。
【０１０５】
所望の発振周波数ｆｃが、発振周波数特性線ＢＡＮＤ１からサーチされる場合、アップカウント動作のＶＣＯセレクト信号が、カウンタ４から出力される。
【０１０６】
その結果、所望の発振周波数ｆｃは、上述のアップカウント動作によるサーチと同様の方法で、発振周波数特性線ＢＡＮＤ２で自動的に得られる。
【０１０７】
したがって、位相比較回路１からロック信号が出力され、カウンタ４は動作が停止されるので、ＰＬＬ回路は、ＶＣＯ５２でロックされる。
【０１０８】
一方、所望の発振周波数ｆｃが、発振周波数特性線ＢＡＮＤｎからサーチされる場合、ダウンカウント動作のＶＣＯセレクト信号が、カウンタ４から出力される。
【０１０９】
それゆえ、所望の発振周波数ｆｃは、上述のダウンカウント動作によるサーチと同様の方法で、発振周波数特性線ＢＡＮＤ３で自動的に得られる。
【０１１０】
したがって、位相比較回路１からロック信号が出力され、カウンタ４は動作が停止されるので、ＰＬＬ回路は、ＶＣＯ５３でロックされる。
【０１１１】
よって、所望の発振周波数が、２つのＶＣＯの発振周波数特性でオーバーラップしている場合でも、所望の発振周波数が得ることができる。
【０１１２】
また、所望の発振周波数が得ることが可能であれば、選択されるＶＣＯが異なっていても良い。
【０１１３】
以下には、ＰＬＬ回路のロック時の動作について説明する。
【０１１４】
上記のように、本実施の形態におけるＰＬＬ回路は、所望の発振周波数が得られた時点で、ロックされる。
【０１１５】
それゆえ、図５に示すように、所望の発振周波数ｆｄが得られるチューニング電圧が、設定されたチューニング電圧の有効範囲付近に位置することがある。
【０１１６】
このような場合に、同一のＶＣＯで長時間の発振動作が行われると、温度上昇などの変化がチップ内で生じる。その変化によって、ＶＣＯの発振周波数特性が変わり、所望の発振周波数が、チューニング電圧の有効範囲外になってしまう可能性がある。
【０１１７】
その結果、ＰＬＬ回路のロックが解除され、再び、所望の発振周波数を得るためのサーチが行われる。
【０１１８】
それを防止するため、ＰＬＬ回路がロックされ、サーチ信号“ＶＥ”がカウンタ４に入力されると、ＶＣＯのチューニング電圧の有効範囲が、チューニング電圧Ｖｃ〜Ｖｄの範囲になるように設定される。
【０１１９】
それゆえ、ＶＣＯのロック後にチューニング電圧の有効範囲が広く設定されることで、ＶＣＯロック後の動作環境の変化によるロックの解除を防止することができる。
【０１２０】
したがって、ＰＬＬ回路は、チップ内の環境変化が生じても、安定した動作を続けることができる。
【０１２１】
以上のように、本実施の形態に示すオートセレクト回路を搭載したＰＬＬ回路を用いることで、所望の発振周波数を自動的に得ることができる。
【０１２２】
それゆえ、ＶＣＯの発振周波数特性にばらつきがあっても、１つの受信チャンネルに対して、１つの発振周波数が得ることができるように、ＶＣＯの設計を行うことができる。
【０１２３】
したがって、発振周波数のオーバーラップを最小限にすることができ、ＶＣＯの個数を削減できる。
【０１２４】
したがって、ＶＣＯのチップ上の占有面積を削減することができる。
【０１２５】
さらに、所望の発振周波数を得るためのサーチ動作は、所望の発振周波数を出力するＶＣＯを選択するためにマイコンの設定が不要である。
【０１２６】
それゆえ、マイコンの負担を軽減することができる。
【０１２７】
さらに、ＰＬＬ回路のロック動作中に、ロックされたＶＣＯのチューニング電圧の有効範囲を広くすることで、チップ内の環境変化が生じても、安定した発振周波数を得ることことができる。
【０１２８】
３．  適用例  
図６は、本発明の例におけるＰＬＬ回路を、テレビ受信機に適用した例を示す。
【０１２９】
音声及び画像信号は、ＲＦ信号を搬送波として変調され、送信される。
【０１３０】
このＲＦ信号は、アンテナＡＮＴから受信され、ＲＦアンプに入力される。
【０１３１】
ＲＦアンプで増幅された信号は、ミキサにより、ＰＬＬ回路からの所望のＶＣＯ出力と混合され、ＩＦ信号に変換される。
【０１３２】
所望のＶＣＯ出力は、オートセレクト回路により、複数のＶＣＯの中から選択されたＶＣＯから得られる。
【０１３３】
所望のＶＣＯ出力が得られると、オートセレクト回路は停止する。このとき、ロックされたＶＣＯのチューニング電圧の有効範囲は、サーチ時のチューニング電圧の有効範囲よりも、広くされる。
【０１３４】
ミキサで混合されたＩＦ信号は、ＩＦアンプにより増幅され、復調回路に入力される。
【０１３５】
ＩＦ信号は、復調回路により、変調前の音声及び画像信号に復調される。
【０１３６】
復調された信号は、デコーダにより復号化され、外部に出力される。
【０１３７】
以上のように、本発明の例のオートセレクト回路を有するＰＬＬ回路は、テレビ受信機に適用できる。
【０１３８】
４．  その他  
本発明の例によれば、複数のＶＣＯを有するＰＬＬ回路のチップ上の占有面積を削減でき、且つ、ＰＬＬ回路に対するマイコンの負担を軽減できる。
【０１３９】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４０】
【図１】第１の実施形態におけるオートセレクト回路が適用されるＰＬＬ回路のブロック図。
【図２】比較回路の内部構成を示す図。
【図３】オートセレクト回路による切り替え動作を示す図。
【図４】オートセレクト回路による切り替え動作を示す図。
【図５】チューニング電圧の可変有効範囲を示す図。
【図６】本発明の適用例を示す図。
【符号の説明】
【０１４１】
１：位相比較回路、２：チャージポンプ回路、３：比較回路、４：カウンタ、５：ＶＣＯバンク、５１〜５ｎ：ＶＣＯ、６：分周回路、７：サーチ回路部、８：ロック回路部、７ａ，７ｂ，８ａ，８ｂ：比較器、７ｃ，８ｃ：ＡＮＤゲート、９：選択回路部、７ｄ：スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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