(57)【要約】【課題】ｐチャネル型ＭＯＳトランジスタの駆動能力の向上と、ダイシングによるチッピングの防止と、ＭＯＳトランジスタの形成時における位置精度向上とを実現できる構造を有する半導体装置を提供する。【解決手段】｛００１｝面を主面とし、且つ、＜１００＞方向を示す位置決定部を有する半導体ウエハ１１を備えた半導体装置は、半導体ウエハ１１に形成された複数のｐチャネル型ＭＯＳトランジスタＰ及びｎチャネル型ＭＯＳトランジスタＮを備える。また、半導体ウエハ１１上にマトリクス状に配置されたスクライブライン１３は、スクライブ方向が＜１１０＞方向に設定され、ｐチャネル型ＭＯＳトランジスタＰにおけるチャネル方向は、＜１００＞方向である。【選択図】図４
2008227205.tif 000002
【特許請求の範囲】
【請求項１】
｛００１｝面を主面とし、且つ、＜１００＞方向を示す位置決定部を有する半導体ウエハを備えた半導体装置であって、
前記半導体ウエハに形成された、複数のｐチャネル型ＭＯＳトランジスタおよび複数のｎチャネル型ＭＯＳトランジスタを備え、
前記半導体ウエハ上に設けられたスクライブラインの方向は＜１１０＞方向であり、
前記ｐチャネル型ＭＯＳトランジスタにおけるチャネル方向は、＜１００＞方向であることを特徴とする、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ｐチャネル型ＭＯＳトランジスタと前記ｎチャネル型ＭＯＳトランジスタとから構成された単位セルを複数備え、
前記複数の単位セルは、＜１１０＞方向に平行に、繰り返して配置されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ｎチャネル型ＭＯＳトランジスタにおけるチャネル方向は、＜１００＞方向に設定されている、半導体装置。
【請求項４】
｛００１｝面を主面とし、且つ、＜１００＞方向を示す位置決定部と、＜１１０＞方向のスクライブラインを有する半導体ウエハを備えた半導体装置の製造方法であって、
前記半導体ウエハに、複数のｐチャネル型ＭＯＳトランジスタを形成する工程と、複数のｎチャネル型ＭＯＳトランジスタを形成する工程とを備え、
前記ｐチャネル型ＭＯＳトランジスタを形成する工程は、前記ｐチャネル型ＭＯＳトランジスタにおけるチャネル方向が＜１００＞方向となるように、前記ｐチャネル型ＭＯＳトランジスタを形成することを特徴とする、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記ｐチャネル型ＭＯＳトランジスタを形成する工程及び前記ｎチャネル型ＭＯＳトランジスタを形成する工程は、
レチクルを備えたステッパを用いる工程であって、
前記レチクルのレチクル方向および前記半導体ウエハを搭載するステージの移動方向はそれぞれ等しく、＜１００＞方向であることを特徴とする、半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法において、
前記ｐチャネル型ＭＯＳトランジスタを形成する工程及び前記ｎチャネル型ＭＯＳトランジスタを形成する工程は、
レチクルを備えたステッパを用いる工程であって、
前記レチクルのレチクル方向を＜１１０＞方向に設定すると共に、
前記半導体ウエハを搭載するステージの移動方向を＜１００＞に設定することを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ上にｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、デジタル化社会が進展するに従って、半導体装置の微細化、高機能化、及び高速動作化の要望が強まっており、半導体装置は大規模高集積化してきている。半導体装置の高速化を目的としてＭＯＳトランジスタの微細化が進む一方で、ゲート長が短くなることによる高電界効果及び短チャネル効果の影響により、トランジスタの駆動能力の低下が問題となっている。
【０００３】
この問題を解決するために、ｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタを備えた半導体装置において、各ＭＯＳトランジスタにおけるチャネル方向が＜１１０＞方向にこれまで形成されていたものを、＜１００＞方向になるように形成することにより、駆動能力が向上したｐチャネル型ＭＯＳトランジスタを備えた半導体装置を実現していた（例えば、特許文献１参照）。この従来の半導体装置は、半導体（シリコン）の正孔における有効質量に異方性があり、＜１００＞方向の方が＜１１０＞方向に比べて有効質量が軽く、キャリアの移動度が大きくなるという性質を利用したものである。
【特許文献１】特開２００３−１９７９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、図９（ａ）及び（ｂ）に示すように、半導体ウエハの拡散工程における位置決めに用いられるノッチ１４１の方向（以下、ノッチ方向という）若しくはオリエンテーションフラットの方向（以下、オリフラ方向という）を＜１００＞方向に設定した半導体ウエハ１１を用いて、領域Ｃ１に示すように、各チップ１２上に形成された各ｎチャネル型ＭＯＳトランジスタＮ及びｐチャネル型ＭＯＳトランジスタＰにおけるチャネル方向を＜１００＞方向に設定した場合、半導体ウエハ１１におけるスクライブライン１３の方向（以下、後述で定義する「スクライブ方向」と記載する）は＜１００＞方向となり、当該方向は半導体ウエハ（シリコン）の劈開面｛１１０｝に対して４５°の方向をなすため、半導体ウエハのダイシングの際にチッピングが発生しやすくなり、組み立ての際のクラックの発生又は信頼性の低下を引き起こすという問題があった。
【０００５】
一方で、ダイシングの際のチッピングを防ぐために、例えば、図１０（ａ）及び（ｂ）に示すように、半導体ウエハ１１におけるノッチ方向（ノッチ１４１の方向）を＜１１０＞方向に設定し、スクライブ方向（スクライブライン１３の方向）を＜１１０＞方向に設定し、さらに、領域Ｂ１に示すように、各チップ１２上に形成された各ｎチャネル型ＭＯＳトランジスタＮ及びｐチャネル型ＭＯＳトランジスタＰにおけるチャネル方向を＜１００＞方向に設定する方法が考えられる。しかしながら、この場合、図１０（ａ）に示すように、ウエハ固定ステージ２７及び縮小露光機２８からなるステッパを利用してフォトリソグラフィを行う際に、回路設計パターンを形成したレチクル２６にレーザー光を透過させてレンズ２９を通じて半導体ウエハ１１上に露光するが、図示するようにレチクル２６のレチクル方向及びウエハ固定ステージ２７の移動方向は、共に＜１１０＞方向となっている。ここで、ステッパは、ノッチ方向及びその９０°方向にて補正を行うため、ノッチ方向に対して４５°の＜１００＞方向の位置精度は悪くなる。したがって、図１０（ｂ）に示すように、従来の半導体装置において、ＭＯＳトランジスタの形成方向がノッチ方向に対して４５°の方向になるため、位置精度が悪くなり、特性ばらつきによる信頼性の低下や、隣接したＭＯＳトランジスタ同士のショートなどによる不良が発生する確率が増大するという問題が生じる。
【０００６】
前記に鑑み、本発明の目的は、ｐチャネル型ＭＯＳトランジスタの駆動能力の向上と、ダイシングによるチッピングの防止と、ＭＯＳトランジスタの形成時における位置精度向上とを実現できる構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一形態に係る半導体装置は、｛００１｝面を主面とし、且つ、＜１００＞方向を示す位置決定部を有する半導体ウエハを備えた半導体装置であって、半導体ウエハに形成された、複数のｐチャネル型ＭＯＳトランジスタおよび複数のｎチャネル型ＭＯＳトランジスタを備え、半導体ウエハ上に設けられたスクライブラインの方向は＜１１０＞方向であり、ｐチャネル型ＭＯＳトランジスタにおけるチャネル方向は、＜１００＞方向であることを特徴とする。
【０００８】
このように、本発明の一形態に係る半導体装置によると、位置決定部の示す方向が＜１００＞方向で、且つ、ｐチャネル型ＭＯＳトランジスタのチャネル方向が＜１００＞方向に設定されているため、ｐチャネル型ＭＯＳトランジスタにおける正孔の移動度が効率よく向上する。したがって、ｐチャネル型ＭＯＳトランジスタの駆動能力を向上することができる。さらに、スクライブラインの方向が＜１１０＞方向であるため、半導体ウエハの劈開方向へのダイシングが可能となり、切削時のチッピングを防止することができる。
【０００９】
本発明の一形態に係る半導体装置において、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとから構成された単位セルを複数備え、複数の単位セルが＜１１０＞方向に平行に、繰り返して配置されていることが好ましい。これにより、スクライブ方向＜１１０＞と等しい方向に単位セルを配置しているため、チップ上における単位セルの面積率（占有率）を向上することができると共に、設計効率を向上させることができる。
【００１０】
本発明の一形態に係る半導体装置において、ｎチャネル型ＭＯＳトランジスタにおけるチャネル方向が、＜１００＞方向に設定されていることが好ましい。これにより、ｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタのチャネル方向が全て＜１００＞方向となるため、チップの面積率を効率よく縮小することができる。
【００１１】
本発明の一形態に係る半導体装置の製造方法は、｛００１｝面を主面とし、且つ、＜１００＞方向を示す位置決定部と、＜１１０＞方向のスクライブラインを有する半導体ウエハを備えた半導体装置の製造方法であって、半導体ウエハに、複数のｐチャネル型ＭＯＳトランジスタを形成する工程と、複数のｎチャネル型ＭＯＳトランジスタを形成する工程とを備え、ｐチャネル型ＭＯＳトランジスタを形成する工程は、ｐチャネル型ＭＯＳトランジスタにおけるチャネル方向が＜１００＞方向となるように、ｐチャネル型ＭＯＳトランジスタを形成することを特徴とする。
【００１２】
このような半導体装置の製造方法によると、位置決定部が＜１００＞方向で、且つ、ｐチャネル型ＭＯＳトランジスタのチャネル方向が＜１００＞に設定されていることにより、正孔の移動度は、チャネル方向が＜１１０＞方向に設定されていた従来例に比べて向上するため、ｐチャネル型ＭＯＳトランジスタの駆動能力が向上する。さらに、スクライブ方向が＜１１０＞方向に設定されていることにより、半導体ウエハの劈開方向へのダイシングが可能となるため、チッピングを防止することができる。
【００１３】
本発明の一形態に係る半導体装置の製造方法において、ｐチャネル型ＭＯＳトランジスタを形成する工程及びｎチャネル型ＭＯＳトランジスタを形成する工程は、レチクルを備えたステッパを用いる工程であって、レチクルのレチクル方向および半導体ウエハを搭載するステージの移動方向はそれぞれ等しく、＜１００＞方向であることを特徴とする。
【００１４】
このような本発明の半導体装置の製造方法によると、半導体ウエハの位置決定部を＜１００＞方向に変化させるだけでよく、従来から用いている半導体製造装置であるステッパをそのまま本発明のために利用することができる。そのため、新規設備の開発費用及び時間を削減することができる。さらに、半導体ウエハの＜１００＞方向がレチクル方向となるレチクルを用いてウエハ工程ステージを＜１００＞方向に移動させることによってｐチャネル型ＭＯＳトランジスタＰを形成するため、ステッパの精度補正方向すなわち位置決定部の方向＜１００＞にＭＯＳトランジスタの形成が可能となり、位置精度を向上させることができる。
【００１５】
本発明の一形態に係る半導体装置の製造方法において、ｐチャネル型ＭＯＳトランジスタを形成する工程及びｎチャネル型ＭＯＳトランジスタを形成する工程は、レチクルを備えたステッパを用いる工程であって、レチクルのレチクル方向を＜１１０＞方向に設定すると共に、半導体ウエハを搭載するステージの移動方向を＜１００＞方向とすることを特徴とする。
【００１６】
このような方法によると、レチクル方向と半導体チップの配置方向及び辺の方向と平行になるため、レチクルを有効利用することができると共に、同じ大きさのレチクルを用いた場合には露光対象とできるチップ数が増えて露光回数を低減し、効率良く露光ができる。さらに、半導体ウエハの＜１００＞方向がレチクル方向となるレチクルを用いてウエハ工程ステージを＜１００＞方向に移動させることによってｐチャネル型ＭＯＳトランジスタを形成するため、ステッパの精度補正方向すなわち位置決定部の方向＜１００＞にＭＯＳトランジスタの形成が可能となり、位置精度を向上させることができる。
【発明の効果】
【００１７】
本発明の一形態に係る半導体装置及びその製造方法によると、半導体ウエハの位置決定部が＜１００＞方向であり、且つ、ｐチャネル型ＭＯＳトランジスタのチャネル方向が＜１００＞方向であることにより、キャリアの移動度が上がり、ｐチャネル型ＭＯＳトランジスタの駆動能力を向上させることができる。さらに、スクライブ方向が＜１１０＞方向に設定されていることにより、半導体ウエハの劈開方向へのダイシングが可能となるため、チッピングを防止することができる。その結果、高機能化と信頼性の向上とを実現できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の一実施形態について説明する前提として、本願で用いる用語の定義について、図１（ａ）及び（ｂ）、図２、並びに図３を参照しながら説明する。
【００１９】
一般的に、半導体装置は、例えばシリコンなどの半導体ウエハ上に、複数の素子から構成され且つ所定の機能を有する多数のＩＣ回路をマトリクス状に配置することによって作られる。
【００２０】
図１（ａ）及び（ｂ）は、一般的な半導体ウエハ１１の平面図を示している。図１（ａ）及び（ｂ）に示すように、半導体ウエハ１１上における多数の半導体チップ（チップ領域）１２は、網目状に設けられたスクライブライン１３によって互いに離間している。半導体製造工程を経て１枚の半導体ウエハ１１上に多数の半導体チップ１２を形成した後、該半導体ウエハ１１はスクライブライン１３に沿って個々のチップにダイシングされることで、半導体装置が形成される。
【００２１】
また、半導体ウエハ１１の外周部には、図１（ａ）に示すノッチ１４１、又は、図１（ｂ）に示すオリエンテーションフラット１４２が設けられており、リソグラフィ若しくはエッチングなどの拡散工程、ウエハレベルでの検査工程、又はダイシング工程などの際におけるウエハ方向の位置合わせのための目印の役割を果たしている。なお、本発明では、位置決定部と称する。
【００２２】
次に、本発明における「ウエハ方向」、「ノッチ方向」、「オリフラ方向」、及び「スクライブ方向」について説明する。「ウエハ方向」、「ノッチ方向」、及び「オリフラ方向」とは、いずれも同じ方向を意味しており、具体的には、図１（ａ）及び（ｂ）に示すように、半導体ウエハ１１の中心からノッチ１４１又はオリエンテーションフラット１４２の中央に向かう方向を意味する。また、「スクライブ方向」とは、図１（ａ）及び（ｂ）に示すように、スクライブライン１３の方向であって、方形状の半導体チップ１２の各辺に平行な方向を意味し、ダイシング工程の際におけるダイシングブレードなどの切断装置が半導体ウエハ１１上を走査する方向に一致する。
【００２３】
なお、上記のように、「ウエハ方向」、「ノッチ方向」、「オリフラ方向」、及び「スクライブ方向」を定義しているが、図２を用いて後述するように、（００１）面を主面とする半導体ウエハ（を構成するシリコン結晶）は９０°回転対称であるため、上記の「ウエハ方向」、「ノッチ方向」、「オリフラ方向」、及び「スクライブ方向」には、それぞれ等価な方向が存在することは言うまでもない。また、「レチクル方向」については後述で定義するが、それに付いても同様である。
【００２４】
図２は、半導体ウエハ１１として一般的に使用されているシリコンの結晶構造とその結晶方位を説明するための模式図である。図２に示すように、シリコン結晶はいわゆるダイヤモンド構造を有しており、シリコン原子を起点とする面心立方格子状に並ぶような方向を定めた場合、Ｘ方向、Ｙ方向、及びＺ方向とは、それぞれ［１００］方向、［０１０］方向、及び［００１］方向と定義される。また、ある平面を考えた場合、物性物理学において、その法線の結晶方向は面方位と定義され、例えば図２の斜線で示された面は、（００１）面と定義される。そして、［１００］方向と［０１０］方向とに対して４５°をなす方向は、［１１０］方向と定義される。当該［１１０］方向は、シリコン結晶の劈開方向であり、劈開が容易な方向である一方で亀裂が容易に形成される方向でもある。
【００２５】
ここで、上記ダイヤモンド構造を持つシリコン結晶は、９０°回転対称な構造であるため、［１００］方向、［０１０］方向、［００１］方向及びこれらのマイナス方向を含めた６方向は互いに同義であって、総称して＜１００＞方向という。また、［１１０］方向、［１０１］方向、［０１１］方向及びこれらのマイナス方向を含めた１２方向もまた互いに同義であり、総称して＜１１０＞方向という。
【００２６】
また同様に、本願では、上述した物性物理学に準じた手法にて結晶面を定義し、｛００１｝面と言うときは、（００１）面、（０１０）面、（１００）面及びこれらのマイナス方向を含めた６面を表す。
【００２７】
図３は、ＭＯＳトランジスタの概略平面図及び断面図を示している。図３に示すように、ＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタであってもｎチャネル型ＭＯＳトランジスタであっても、半導体ウエハ１１上にゲート絶縁膜２４を介して形成されたゲート電極２１と、半導体ウエハ１１におけるゲート電極２１の側方下に形成されたソース領域２２（ｐチャネル型ＭＯＳトランジスタであればｐ型にドープされたｐ型ソース領域、ｎチャネル型ＭＯＳトランジスタであればｎ型にドープされたｎ型ソース領域）及びドレイン領域２３（ｐチャネル型ＭＯＳトランジスタであればｐ型にドープされたｐ型ドレイン領域、ｎチャネル型ＭＯＳトランジスタであればｎ型にドープされたｎ型ドレイン領域）とを備えた構成を有している。
【００２８】
上記構成を有するＭＯＳトランジスタにおいて、「チャネル方向」とは、ｐチャネル型ＭＯＳトランジスタであってもｎチャネル型ＭＯＳトランジスタであっても、ソース領域２２からドレイン領域２３に向かう方向を意味している。なお、チャネル方向についても上述と同様に、等価な方向が存在することは言うまでもない。
【００２９】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図４を参照しながら説明する。
【００３０】
図４（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の要部平面図であって、図４（ａ）は半導体ウエハを示しており、図４（ｂ）は図４（ａ）における所定の領域（Ａ１）の拡大図である。
【００３１】
図４（ａ）に示すように、｛００１｝面を主面とする半導体ウエハ１１には、複数の半導体チップ１２がマトリクス状に設けられており、複数の半導体チップ１２を離間させるようにスクライブライン１３が設けられており、さらに、半導体ウエハ１１の位置を決定するために用いられるノッチ１４１（本発明の位置決定部）が設けられている。また、図４（ｂ）に示すように、半導体チップ１２は、図３に示した一般的な構造のｐチャネル型ＭＯＳトランジスタＰとｎチャネル型ＭＯＳトランジスタＮとを複数個備えている。
【００３２】
ここで、図４（ａ）及び（ｂ）に示すように、本実施形態において、ノッチ１４１の方向（ノッチ方向）が［１００］方向に設定されており、スクライブライン１３の方向（スクライブ方向）が［１１０］方向に設定されている。
【００３３】
なお、前述したように、ノッチ方向は［１００］方向と等価な＜１００＞方向であってよく、同様に、スクライブ方向は［１１０］方向と等価な＜１１０＞方向であってもよい。
【００３４】
また、図４（ａ）では、ノッチ１４１を用いた場合を説明したが、ノッチ１４１の代わりに、図１（ｂ）に示したように、オリエンテーションフラットを設けた場合も上述同様に、オリフラ方向を＜１００＞方向に設定する。
【００３５】
さらに、図４（ｂ）に示すように、ｐチャネル型ＭＯＳトランジスタＰ及びｎチャネル型ＭＯＳトランジスタＮのチャネル方向が［１００］方向又は［０１０］方向に設定されている。つまり、各ＭＯＳトランジスタのチャネル方向が＜１００＞方向を有している。
【００３６】
ここで、各半導体チップ１２において、駆動能力を向上させたいｐチャネル型ＭＯＳトランジスタＰのみをチャネル方向が＜１００＞方向になるように配置することができる。ただし、全てのｐチャネル型ＭＯＳトランジスタＰをチャネル方向が＜１００＞方向になるように配置することがより好ましく、駆動能力をさらに向上することができる。
【００３７】
また、ｎチャネル型ＭＯＳトランジスタＮのチャネル方向については、本実施形態では＜１００＞方向に設定されているが、例えば＜１１０＞方向などの異なる方向であってもかまわないし、全てが同一の方向であっても異なる方向を含むものであってもよい。
【００３８】
以上のように、本発明の一実施形態に係る半導体装置によると、ノッチ方向が＜１００＞方向で、且つ、ｐチャネル型ＭＯＳトランジスタＰのチャネル方向が＜１００＞方向に設定されていることにより、キャリア（ここでは正孔）の移動度は、チャネル方向が＜１１０＞方向に設定されていた従来の半導体装置に比べて向上するため、ｐチャネル型ＭＯＳトランジスタＰの駆動能力が向上する。さらに、スクライブ方向が＜１１０＞方向に設定されていることにより、半導体ウエハの劈開面方向へのダイシングが可能となり、チッピングを防止することができる。
【００３９】
（第１の変形例）
以下に、上述した本発明の第１の実施形態に係る半導体装置の第１の変形例について、図５を参照しながら説明する。図５（ａ）は、本第１の変形例に係る半導体ウエハの平面図を示しており、図５（ｂ）は図５（ａ）における所定の領域（Ａ２）の拡大図である。
【００４０】
図４（ｂ）に示す第１の実施形態に係る半導体装置と異なり、本第１の変形例では、図５（ｂ）に示すように、ｐチャネル型ＭＯＳトランジスタＰとｎチャネル型ＭＯＳトランジスタＮとから構成された方形状の複数の単位セル３１を＜１１０＞方向に平行に行列状に繰り返して配置していることを特徴とする。
【００４１】
さらに、全てのｐチャネル型トランジスタＰ及びｎチャネル型トランジスタＮのチャネル方向が同一の方向（［０１０］）にそろっていることである。
【００４２】
図５（ａ）及び（ｂ）に示すように、第１の変形例では、半導体ウエハ１１上の領域Ａ２における半導体チップ１２に示すように、ｐチャネル型ＭＯＳトランジスタＰとｎチャネル型ＭＯＳトランジスタＮとの組み合わせであって、インバーター若しくはＮＡＮＤなどのロジック回路又はＳＲＡＭなどのメモリ回路によって構成される長方形状又は正方形状の単位セル３１を複数備えており、各単位セル３１は＜１１０＞方向に繰り返して配置されている。
【００４３】
このような構成のため、図４（ｂ）と比較して、多くのＭＯＳトランジスタを半導体チップ１２上に配置することができるため、コアセル単位あるいはロジックセル単位での効率的な設計が可能となると共にデッドスペースのない緻密なＭＯＳトランジスタの配置が可能になる。
【００４４】
特に、ｐチャネル型ＭＯＳトランジスタＰとｎチャネル型ＭＯＳトランジスタＮ（のチャネル方向）を半導体チップ１２の各辺に対して４５°傾くように配置しているため、図５（ｂ）に示した単位セル３１を４５°回転したものを半導体チップ１２に配置した場合には生じるデッドスペースをなくすことができる。また、デッドスペースをなくそうとすると別の異なる形状のセルがさらに必要となることによる設計効率の悪さを回避することができる。また、ＬＳＩトータルのｐチャネル型ＭＯＳトランジスタの駆動能力が効率的に向上することが可能となる。
【００４５】
なお、ｐチャネル型ＭＯＳトランジスタＰ及びｎチャネル型ＭＯＳトランジスタＮのチャネル方向は、ｐチャネル型ＭＯＳトランジスタＰの駆動力が向上するように、＜１００＞方向に設定されている。さらに、ｎチャネル型トランジスタＮのチャネル方向も＜１００＞方向となるように設定することにより、面積効率があがり、かつＮチャネル型トランジスタの加工精度を向上することができる。
【００４６】
（第２の変形例）
次に、上述の第１の実施形態に係る半導体装置の第２の変形例について、図６を参照しながら説明する。図６（ａ）は、本発明の第１の実施形態に係る半導体装置の第２の変形例における半導体ウエハの平面図を示しており、図６（ｂ）は図６（ａ）における所定の領域（Ａ３）の拡大図である。ただし、第１の実施形態及び第１の変形例と同一部分については、説明を省略する。
【００４７】
図６（ａ）及び（ｂ）に示すように、本第２の変形例は上述の第１の変形と異なり、半導体ウエハ１１上の領域Ａ３における半導体チップ１２に示すように、ｐチャネル型ＭＯＳトランジスタＰのチャネル方向は、全て＜１００＞方向に設定されている一方で、ｎチャネル型ＭＯＳトランジスタＮのチャネル方向は、全て＜１１０＞方向に設定されていることを特徴とする。
【００４８】
このようにすると、ｐチャネル型ＭＯＳトランジスタでは、チャネル方向が＜１００＞方向であるため、キャリアである正孔の移動度が最も大きくなると共に、ｎチャネル型ＭＯＳトランジスタでは、チャネル方向が＜１１０＞方向の方が＜１００＞方向に比べてキャリアである電子の移動度が大きくなる。したがって、第２の変形例によると、ｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタの駆動能力を最も効率良く向上させることができると共に、通常、ｐチャネル型ＭＯＳトランジスタに対して面積が小さいｎチャネル型ＭＯＳトランジスタの駆動能力をも向上させることで微細化にも資することが可能となる。
【００４９】
（第２の実施形態）
以下に、第２の実施形態として、上述した第１の実施形態における半導体装置の製造方法について、図面を参照しながら説明する。ただし、第１の実施形態と重複する部分については、詳細な説明を省略する。
【００５０】
図７（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を説明するための図であり、図７（ａ）は本実施形態に係るステッパの模式図であり、図７（ｂ）は図７（ａ）における所定の領域（Ｂ１）の拡大平面図である。
【００５１】
図７（ａ）に示すように、縮小露光機２８とウエハ固定ステージ２７からなるステッパによるフォトリソグラフィ技術を用いることにより、ノッチ方向が［１００］方向に設定されている半導体ウエハ１１の例えば領域Ｂ１（レチクル投影領域２６ａ）の半導体チップ１２上に、ｐチャネル型ＭＯＳトランジスタＰ及びｎチャネル型ＭＯＳトランジスタＮを形成する。ここで、領域Ｂ１には、図４（ｂ）に示す半導体チップ１２を複数個含んでいる。
【００５２】
具体的には、回路設計パターンを形成したレチクル２６にレーザー光を透過させ、レンズ２９を介して半導体ウエハ１１上に露光することにより、ｐチャネル型ＭＯＳトランジスタＰ及びｎチャネル型ＭＯＳトランジスタＮを形成する。ウエハ固定ステージ２７を移動させていくことにより、ｐチャネル型ＭＯＳトランジスタＰ及びｎチャネル型ＭＯＳトランジスタＮを順次形成する。ここで、ｐチャネル型ＭＯＳトランジスタＰのチャネル方向がノッチ方向すなわち［１００］方向になるように、ｐチャネル型ＭＯＳトランジスタＰを形成する。また、レチクル２６の方向（レチクル方向）とウエハ固定ステージ２７の移動方向とは共に＜１００＞方向に設定されている。さらに、スクライブ方向がノッチ方向に対して４５°方向すなわち＜１１０＞方向になるように、スクライブライン１３のパターンを形成する。
【００５３】
なお、レチクル方向とは、方形状の四辺のうち互いに向かい合う一対の辺同士を結ぶ方向のことを言う。
【００５４】
本実施形態によると、半導体装置を製造する際に用いている既存のステッパをそのまま利用することができるため、新規設備納入によるコスト低減と開発に要する期間を短縮できると共に、半導体ウエハ１１の＜１００＞方向がレチクル方向となるレチクル２６を用いてウエハ工程ステージ２７を＜１００＞方向に移動させることによってｐチャネル型ＭＯＳトランジスタＰ及びｎチャネル型ＭＯＳトランジスタＮを形成するため、ステッパの精度補正方向すなわちステージの移動方向の＜１００＞方向にＭＯＳトランジスタの形成が可能となり、位置精度を維持することができる。
【００５５】
なお、本実施形態に係る半導体装置の製造方法は、前述の第１および第２の変形例に係る半導体装置に対しても上述同様に適用できることは説明するまでもない。
【００５６】
（変形例）
以下に、上述した第２の実施形態に係る半導体装置の製造方法の変形例について、図８を参照しながら説明する。図８（ａ）は、本変形例に係るステッパの模式図であり、図８（ｂ）は図８（ａ）における所定の領域（Ｂ２）の拡大平面図である。ただし、第２の実施形態と重複する部分については、詳細な説明を省略する。
【００５７】
図８（ａ）に示すように、本変形例においても同様に、縮小露光機２８とウエハ固定ステージ２７からなるステッパによるフォトリソグラフィ技術を用いることにより、ノッチ方向が＜１００＞方向に設定されている半導体ウエハ１１の例えば領域Ｂ２（レチクル投影領域２６ａ）の半導体チップ１２上に、複数個のｐチャネル型ＭＯＳトランジスタＰ及びｎチャネル型ＭＯＳトランジスタＮを形成する。それにより、図７と比較して、所定のレチクル投影領域内に多くのトランジスタを配置することができる。
【００５８】
本変形例が上述した第２の実施形態に係る半導体装置の製造方法と異なるのは、図８（ａ）及び（ｂ）に示すように、レチクル方向が＜１１０＞方向に設定されていることである。
【００５９】
したがって、本変形例では、レチクル方向と半導体チップ１２の配置方向及びレチクル投影領域２６ａの辺の方向と平行になるため、レチクル２６を有効利用することができると共に、同じ大きさのレチクルを用いた場合には露光対象とできるチップ数が増えて露光回数を低減し、効率良く露光ができる。一方、第２の実施形態では、レチクル方向に対するスクライブ方向、すなわちレチクル方向に対する半導体チップ１２が形成される方向が４５°の傾きを有していることから、レチクル投影領域２６ａの角部にデットスペースができ、レチクル２６（レチクル投影領域２６ａ）に無駄領域が発生するとことになるが、本変形例によれば、このデッドスペースを解消することができる。
【００６０】
なお、レチクル２６を作成する際には、レチクル製造装置自体も４５°回転させた上で、レチクル２６を作製することが好ましく、このことにより、レチクルの製造過程で、レチクル製造装置のアライメント方向とレチクル内ソースドレイン方向が一致するため、レチクル自体の作成精度が向上する。
【００６１】
なお、上述した本発明は、ダイシング時にチップングが発生しやすいＬｏｗ−ｋ膜などの脆弱な配線層間膜を用いた半導体装置に効果的である。
【産業上の利用可能性】
【００６２】
本発明は、ｐチャネル型ＭＯＳトランジスタを備え、特に短チャネル効果により駆動能力が低下する微細化プロセスを用いる半導体装置にとって有用である。
【図面の簡単な説明】
【００６３】
【図１】（ａ）及び（ｂ）は、一般的な半導体ウエハの構成を示す平面図である。
【図２】半導体ウエハ１１として一般的に使用されているシリコンの結晶構造とその結晶方位を説明するための模式図である。
【図３】一般的な構成を備えたＭＯＳトランジスタの概略平面図及び断面図である。
【図４】（ａ）は本発明の第１の実施形態における半導体ウエハを示しており、（ｂ）は（ａ）における所定の領域（Ａ１）の拡大図である。
【図５】（ａ）は、本発明の第１の実施形態に係る半導体装置の第１の変形例における半導体ウエハの平面図を示しており、（ｂ）は（ａ）における所定の領域（Ａ２）の拡大図である。
【図６】（ａ）は、本発明の第１の実施形態に係る半導体装置の第２の変形例における半導体ウエハの平面図を示しており、図６（ｂ）は図６（ａ）における所定の領域（Ａ３）の拡大図である。
【図７】（ａ）は第２の実施形態に係るステッパの模式図であり、（ｂ）は（ａ）における所定の領域（Ｂ１）の拡大平面図である。
【図８】（ａ）は、第２の実施形態に係る半導体装置の変形例に係るステッパの模式図であり、（ｂ）は（ａ）における所定の領域（Ｂ２）の拡大平面図である。
【図９】（ａ）及び（ｂ）は、従来の課題を説明するための半導体装置の構成を示す平面図である。
【図１０】（ａ）及び（ｂ）は、従来の課題を説明するための半導体装置の製造方法を説明するための図である。
【符号の説明】
【００６４】
１１    半導体ウエハ
１２    半導体チップ
１３    スクライブライン
１４１  ノッチ
１４２  オリエンテーションフラット
２１    ゲート電極
２２    ソース領域
２３    ドレイン領域
２４    ゲート絶縁膜
２６    レチクル
２６ａ  レチクル投影領域
２７    ウエハ固定ステージ
２８    縮小露光機
２９    レンズ
Ｎ    ｎチャネル型ＭＯＳトランジスタ
Ｐ    ｐチャネル型ＭＯＳトランジスタ
３１    繰り返し単位セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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