(57)【要約】【課題】安定し、再現可能な、新しい低仕事関数材料を提供し、さらに再現可能で実行し易い低仕事関数材料の製造方法を提供する。【解決手段】本発明のシリサイド化されたゲート電極の仕事関数の調節方法は、少なくとも１つのランタニドと、Ｓｉ、Ｇ、またはＳｉＧｅを含む半導体材料と、金属を含む層をゲート誘電体上に設けるステップと、前記層をシリサイド化されたゲート電極に変換するステップとを含む。【選択図】図１ａ
2008226862.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのランタニドと、Ｓｉ、Ｇ、またはＳｉＧｅを含む半導体材料と、金属を含む層をゲート誘電体上に設けるステップと、
前記層をシリサイド化されたゲート電極に変換するステップと
を含む、シリサイド化されたゲート電極の仕事関数の調節方法。
【請求項２】
ゲート誘電体上に提供された半導体材料の表面にランタニドイオンを導入するステップであって、前記半導体材料は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含む、ステップと、
金属層を前記半導体材料上へ堆積するステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記ランタニドイオンの導入ステップが、シリサイド化ステップの後に実行される、請求項２に記載の方法。
【請求項４】
前記ランタニドイオンの導入ステップが、前記金属堆積ステップとシリサイド化ステップの間に実行される、請求項２に記載の方法。
【請求項５】
前記ゲート誘電体は、高ｋ（すなわち、ｋ＞３．９）誘電体層である、請求項２から請求項４のいずれか一項に記載の方法。
【請求項６】
前記少なくとも１つのランタニドがＹｂである、請求項２から請求項５のいずれか一項に記載の方法。
【請求項７】
前記金属がＮｉである、請求項２から請求項６のいずれか一項に記載の方法。
【請求項８】
前記半導体材料のシリサイド化ステップが、
実質的に全ての前記半導体材料をケイ化物へ変換する熱量を提供するステップと、
いかなる未反応金属も除去するステップと
を含む、請求項２から請求項７のいずれか一項に記載の方法
【請求項９】
前記層をシリサイド化ゲート電極に変換するステップは、
前記半導体材料を部分的にケイ化物に変換する第１熱量を提供するステップと、
いかなる未反応金属も除去するステップと、
前記半導体材料のケイ化物への変換を完成する第２熱量を提供するステップと
を含む、請求項２から請求項８のいずれか一項に記載の方法。
【請求項１０】
前記層を設けるステップは、
少なくとも１つのランタニド、およびシリサイド化に適した金属を含む層を、ゲート誘電体上に設けられた、半導体材料の表面上または上方に堆積するステップを含む、
請求項１に記載の方法。
【請求項１１】
前記金属および前記ランタニドの堆積ステップが、
少なくとも１つの金属層と少なくとも１つのランタニド層を択一的に堆積するステップから成る、請求項１０に記載の方法。
【請求項１２】
前記交互シ−ケンスにおいて堆積された最終層が金属層である、請求項１１に記載の方法。
【請求項１３】
前記金属層および前記ランタニド層が、スパッタリングを用いて堆積される、請求項１１または請求項１２に記載の方法。
【請求項１４】
前記金属および前記ランタニドは、同時に堆積され、特に、同時にスパッタされる、請求項１０に記載の方法。
【請求項１５】
前記層をシリサイド化ゲート電極に変換するステップの前に、前記堆積金属およびランタニドの上へキャップ層を形成することをさらに含む、請求項１０から請求項１４のいずれか一項に記載の方法。
【請求項１６】
シリサイド化ゲート電極の形成後に、未反応の金属およびランタニドを選択的に除去することをさらに含む、請求項１０から請求項１５のいずれか一項に記載の方法。
【請求項１７】
前記ゲート誘電体が高ｋ（すなわち、ｋ＞３．９）誘電体層である、請求項１０から請求項１６のいずれか一項に記載の方法。
【請求項１８】
前記少なくとも１つのランタニドがＹｂである、請求項１０から請求項１７のいずれか一項に記載の方法。
【請求項１９】
前記金属がＮｉである、請求項１０から請求項１８のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の分野、特に金属ゲート電極を含む電界効果装置、特に半導体材料のシリサイド化により形成された金属ゲート電極、および、こうした電界効果装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ装置の性能を向上させるために、ゲート電極材料として金属に代わるものとして、ポリシリコンが良く知られている。こうした金属ゲートは、ゲート空乏、ド−パント拡散、または中間範囲抵抗などの半導性ゲート電極の短所による悪影響を受けない。しかしながら、閾値電圧を制御する見地から、ｎＭＯＳ装置とｐＭＯＳ装置の双方に対して所望の仕事関数を取得するのは、ポリシリコンの仕事関数が、例えば、高い仕事関数のゲート電極を形成することになるｐＭＯＳ装置用のホウ素、および低い仕事関数のゲート電極を形成することになるｎＭＯＳ装置用のリンなど、適切なド−パントの良好に定義された量のポリシリコンへのドープにより調整可能である、ポリシリコンゲートの場合ほど容易ではない。
【０００３】
最初に、金属ゲートを形成するために、ミッドギャップ金属が導入された。ミッドギャップ金属は、上にＭＯＳＦＥＴが形成される半導体基板の価電子帯と伝導帯の間のミッドギャップ位置近くのフェルミレベルを有する材料である。こうしたミッドギャップ金属の例には、およそ４．６５ｅＶの仕事関数を有するＣｏＳｉ２がある。この金属ゲート材料は、ポリシリコンゲート電極の完全なシリサイド化（ＦＵＳＩ）により形成され、それにより、Ｃｏとの反応中に、本質的に全てのポリシリコンをケイ化物に変換する。ｎＭＯＳ装置およびｐＭＯＳ装置に対する対称な閾値電圧は、こうしたミッドギャップ金属を使って取得可能であるが、これらの閾値電圧は、これらのｎＭＯＳ装置およびｐＭＯＳ装置を動作させる供給電圧と比べると高過ぎる。
【０００４】
ｎＭＯＳ装置およびｐＭＯＳ装置に対する所望の低い閾値電圧を得るために、デュアル金属ゲートアプロ−チが現在進められている。ここで、ｎＭＯＳ装置のゲート電極の材料は、理想的にはおよそ４〜４．２ｅＶの低い仕事関数有する金属であり、一方、ｐＭＯＳゲート電極の材料は、理想的にはおよそ５〜５．２ｅＶの高い仕事関数を有する他の金属である。ｎＭＯＳゲート電極として使用するための適切な低い仕事関数の金属を見出すことは、こうした金属が、内在する誘電体（例えば、シリコン酸化物または高ｋ誘電体）内に存在する酸素と迅速に反応するために特に重要である。
【０００５】
仕事関数をｎＭＯＳゲート電極またはｐＭＯＳゲート電極用の要件に合わせるために、ゲート電極金属の仕事関数を、他の金属と合金化して調整することが知られている。
【０００６】
Ｖ．ミストラ（Ｖ．Ｍｉｓｔｒａ）他は、公開された特許文献１において、高い仕事関数を有する第１金属と、低い仕事関数を有する第２金属Ｂの合金化を開示している。結果として生成される合金ＡｘＢ１−ｘは、その比率に応じて、第１金属Ａの仕事関数から第２金属Ｂの仕事関数までの仕事関数を有する。入手可能な最も低い仕事関数は、Ｍｎ、Ｍｇ、Ｖ、Ｔｉ、Ｃｒ、Ｙ、Ｚｒ、Ｔａ、Ｌａ、Ｇｄ、Ｓｍ、Ｐｒ、Ｎｂ、Ａｌ、Ｈｆ、およびその合金のグル−プから選択される第２金属Ｂの仕事関数により決定される。ミストラ（Ｍｉｓｔｒａ）他は、こうした二元合金を用いて完全にシリサイド化されるゲート電極の構成は教示していない。
【０００７】
Ｊ．リウ（J．Ｌｉｕ）他は、非特許文献１で、Ｃｏ−Ｎｉ二重層の完全なシリサイド化（ＦＵＳＩ）により製造される二元仕事関数金属ゲートの形成と、この合金ゲートとＣｏＳｉｚおよびＮｉＳｉの単一金属ＦＵＳＩシステムとの比較を開示している。ＣｏｘＮｉ１−ｘＳｉ合金により、ＮｉＳｉの低い仕事関数とＣｏＳｉの耐熱性を結合可能とする。
【０００８】
ユ（Ｙｕ）他は、非特許文献２において、それぞれ、４．２ｅＶと４．３ｅＶの低い仕事関数を得るために、およそ４．９ｅＶの高い仕事関数の低抵抗ＮｉＳｉと、ＨｆまたはＴｉＳｉとの組み合わせを開示している。
【０００９】
【特許文献１】米国特許出願公開公報第２００３／０１６０２２７号明細書
【非特許文献１】Ｊ．Ｌｉｕ他、「Ｃｏ−Ｎｉ二重層を伴うポリＳｉの完全なシリサイド化による二元仕事関数金属ゲート（Ｄｕａｌ−Ｗｏｒｋ−Ｆｕｎｃｔｉｏｎ  Ｍｅｔａｌ  Ｇａｔｅｓ  ｂｙ  Ｆｕｌｌ  Ｓｉｌｉｃｉｄａｔｉｏｎ  ｏｆ  Ｐｏｌｙ−Ｓｉ  Ｗｉｔｈ  Ｃｏ−Ｎｉ  Ｂｉ−ｌａｙｅｒｓ）」、ＩＥＥＥ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅ  ｌｅｔｔｅｒｓ、２００５
【非特許文献２】Ｙｕ他、「ＳｉＯ２／ＳｉとＬａ  ＡｌＯ３／ＧＯＩ  ｎ−ＭＯＳＦＥＴ上の完全にシリサイド化された低い仕事関数ゲート（Ｌｏｗ  Ｗｏｒｋ  ｆｕｎｃｔｉｏｎ  Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ  Ｇａｔｅ  ｏｎ  ＳｉＯ２／Ｓｉ  ａｎｄ  Ｌａ  ＡｌＯ３／ＧＯＩ  ｎ−ＭＯＳＦＥＴＳ）」、第６２回ディバイスリサ−チコンフェレンス（６２ｎｄ  Ｄｅｖｉｃｅ  Ｒｅｓｅａｒｃｈ  Ｃｏｎｆｅｒｅｎｃｅ  （ＤＲＣ））議事録、２００４年６月、インディアナ州、ノ−トルダム、２１ペ−ジ
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、安定し、再現可能な、新しい低仕事関数材料を提供し、さらに再現可能で実行し易い前記低仕事関数材料の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
１つの態様では、本発明は、シリサイド化されたゲート電極の仕事関数の調節方法に関連している。
【００１２】
本発明は、完全に、または部分的にシリサイド化されたゲート電極の仕事関数を減少させる、少なくとも１つのランタニド（好ましくはＹｂ）の使用に関連している。
【００１３】
本発明の方法は、
ランタニドイオンを半導体層表面に導入するステップと、
前記半導体上に適当な金属層を堆積するステップと、
前記半導体層と金属層をシリサイド化するステップと
を含む。
【００１４】
前記半導体層は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含んでいるか、またはＳｉ、Ｇｅ、またはＳｉＧｅから構成されるのが好ましい。
【００１５】
本発明に従う方法では、シリサイド化ステップの後に、前記ランタニドイオン導入ステップが実行可能である。
【００１６】
代替的に、前記金属堆積ステップと、シリサイド化ステップの間に、前記ランタニドイオン導入ステップが実行可能である。
【００１７】
前記半導体層は、高ｋ（すなわち、ｋ＞３．９）誘電層上に形成されるのが好ましい。
【００１８】
本発明の方法では、２、３個以上のランタニドが使用可能である。前記少なくとも１つのランタニドは、Ｙｂであることが好ましい。
【００１９】
前記金属は、シリサイド化に適するいかなる金属であってもよい。シリサイド化にはＮｉが使用されるのが好ましい。
【００２０】
本発明に従う方法では、前記半導体材料をシリサイド化するステップは、実質的に全ての前記半導体材料をケイ化物にする熱量を提供するステップと、任意に、いかなる非反応金属をも除去するステップを含んでいてもよい。
【００２１】
代替的に、前記半導体材料をシリサイド化するステップは、
前記半導体材料を部分的にケイ化物に変換する第１熱量を提供するステップと、
いかなる非反応金属も除去するステップと、
前記半導体材料のケイ化物への変換を完成する第２熱量を提供するステップと
を含んでいてもよい。
【００２２】
本発明の他の態様は、少なくとも１つのランタニド（好ましくはＹｂ）、シリサイド化に適した金属（好ましくはＮｉ）、および、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、およびシリコン−ゲルマニウム（ＳｉＧｅ）から成るグル−プから好適に選択される半導体を含む金属合金に関する。
【００２３】
本発明に係る金属合金は、低仕事関数材料（すなわち、４．５ｅＶより小さい、好ましくはおよそ４．２ｅＶより小さい、さらに好ましくはおよそ４〜およそ４．２ｅＶの間）として使用可能である。
【００２４】
低仕事関数金属合金の形成方法は、
シリサイド化に適した金属（好ましくはＮｉ）、少なくとも１つのランタニド（好ましくはＹｂ）、およびＳｉ、Ｇｅ、またはＳｉＧｅを好適に含む（または、から成る）半導体を含む少なくとも１つの層を設けるステップと、
シリサイド化に適した金属（好ましくはＮｉ）、少なくとも１つのランタニド（好ましくはＹｂ）、およびＳｉ、Ｇｅ、またはＳｉＧｅを好適に含む（または、から成る）半導体を含む少なくとも１つの層スタックを設けるステップであって、ここで各層がシリサイド化に適した金属（好ましくはＮｉ）、および／または、少なくとも１つのランタニド（好ましくはＹｂ）、および／または、Ｓｉ、Ｇｅ、またはＳｉＧｅを好適に含む（または、から成る）半導体を含む、ステップと、
合金を形成するために、前記層をアニールするステップと
を含む。
【００２５】
また、本発明は、ゲート電極およびゲート誘電体を含むｎＭＯＳＦＥＴに関する。ここで、ゲート電極は、少なくとも１つのランタニド、シリサイド化に適した金属、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、およびシリコン−ゲルマニウム（ＳｉＧｅ）から成るグル−プから好適に選択される半導体を含む（または、から成る）。
【００２６】
特に、本発明に従うｎＭＯＳＦＥＴでは、ゲート電極は、前記少なくとも１つのランタニド、前記適した金属、および前記半導体の合金から成る。
【００２７】
前記少なくとも１つのランタニドは、イッテルビウム（Ｙｂ）であるのが好ましい。
【００２８】
前記金属は、ニッケル（Ｎｉ）であるのが好ましい。
【００２９】
前記半導体は、Ｓｉであるのが好ましい。
【００３０】
本発明に係るｎＭＯＳＦＥＴでは、ゲート電極は、Ｙｂ、Ｎｉ、およびＳｉの合金から成っているのが好ましい。
【００３１】
ｎＭＯＳＦＥＴの形成方法は、
シリサイド化のために、半導体ゲート電極上に、少なくとも１つのランタニドと、適当な金属を堆積するステップと、
前記半導体ゲート電極を、（完全に、または部分的に）シリサイド化ゲート電極に変換するステップと
を含んでもよい。
【００３２】
本発明に係るｎＭＯＳＦＥＴの形成方法では、前記金属と前記ランタニドの堆積ステップは、少なくとも１層の金属と、少なくとも１層の前記ランタニドを交互に堆積するステップから成ってもよい。
【００３３】
堆積された最終層は、前記金属層であってもよい。
【００３４】
前記金属と前記ランタニドは、前記半導体ゲート電極上に連続してスパッタされてもよい。代替的に、前記金属と前記ランタニドは、共堆積可能であり、特に、前記半導体ゲート電極上に同時にスパッタすることが可能である。
【００３５】
本発明に係るｎＭＯＳＦＥＴの形成方法は、さらに、前記半導体ゲート電極のシリサイド化されたゲート電極への変換ステップ前に、前記堆積金属およびランタニド上にキャッピング層を形成するステップを含んでいてもよい。
【００３６】
本発明に係るｎＭＯＳＦＥＴの形成方法は、シリサイド化されたゲート電極の形成後に、非反応金属とランタニドを選択的に除去するステップをさらに含んでいてもよい。
【００３７】
本発明に従うｎＭＯＳＦＥＴの形成方法では、前記半導体層が、高ｋ誘電体層上に形成されるのが好ましい。前記少なくとも１つのランタニドはＹｂであるのが好ましい。シリサイド化に使われる金属はＮｉであるのが好ましい。
【発明を実施するための最良の形態】
【００３８】
全ての図面は、本発明の若干の態様と実施例を示すことを意図している。装置は、明瞭さのために簡単化された方法で表されている。全ての代替手段およびオプションが示されているわけではなく、したがって、本発明は所与の図面の内容に限定されない。類似する数字は、異なる図面における類似する部品を指すように使用されている。
【００３９】
本発明は、少なくとも１つのランタニド、シリサイド化に適した金属、および半導体（この半導体はＳｉ、Ｇｅ、またはＳｉＧｅを含む）を含む（または、から構成された）、低い仕事関数の金属合金を提供する。
【００４０】
本発明の文脈では、ランタニドは、周期律表のランタンからルテチウムまでの、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、およびルテチウム（Ｌｕ）を含む１５の元素から成っている。
【００４１】
本発明の好適な金属合金において、前記ランタニドはＹｂである。
【００４２】
本発明の好適な金属合金において、前記金属はＮｉである。
【００４３】
本発明の好適な金属合金において、前記半導体はＳｉである。
【００４４】
特に、本発明の好適な金属合金は、Ｙｂ、ＮｉおよびＳｉから成っている。
【００４５】
本発明は、また、本発明の金属合金の製造方法を開示している。
【００４６】
この方法は、
少なくとも１つのランタニド、シリサイド化に適した金属、および半導体（半導体はＳｉ、Ｇｅ、またはＳｉＧｅを含む）を設けるステップと、
合金を形成するために、前記層スタックを（１４、１３）をアニールするステップと
を含む。
【００４７】
本発明は、ゲート電極（５）が、少なくとも１つのランタニド、シリサイド化に適した金属、および半導体（半導体はＳｉ、Ｇｅ、またはＳｉＧｅを含む）を有することを特徴とする、ゲート電極（５）およびゲート誘電体（４）を含むｎＭＯＳＦＥＴを開示している。
【００４８】
本発明は、
半導体ゲート電極（１３）を含む、前駆体ｎＭＯＳＦＥＴを設けるステップと、
少なくとも前記半導体ゲート電極（１３）上に、適当な金属、および少なくとも１つのランタニドを含む層スタック（１４）を形成するステップと、
前記半導体ゲート電極（１３）を、シリサイド化されたゲート電極（５）に変換するステップと、
を含む、完全にシリサイド化されたｎＭＯＳＦＥＴ（ＦＵＳＩ  ｎＭＯＳＦＥＴ）の製造方法である。
【００４９】
この方法は、シリサイド化されたゲート電極（５）の形成前に、前記層スタック（１４）の上にキャップ層（１５）を形成することをさらに含むことができる。
【００５０】
この方法は、シリサイド化されたゲート電極（５）の形成後に、非反応金属を選択的に除去することをさらに含むことができる。
【００５１】
本発明の文脈では、「ケイ化物」、「シリサイド化された」、「シリサイド化」という用語は、金属とシリコンの間の反応を示し得るが、シリコンに限定されることを意図しない。例えば、金属とＧｅまたはいかなる他の適当な半導体材料との反応も、やはりシリサイド化と呼ぶことができる。
【００５２】
本発明の枠組では、「金属分の富むケイ化物」という用語は、金属−半導体の比率が１より大きい、前記金属と前記半導体との反応から生じる材料を示す。
【００５３】
第１態様では、本発明は、ゲート電極がニッケル（Ｎｉ）、イッテルビウム（Ｙｂ）、およびシリコン（Ｓｉ）を含むことを特徴とする、ゲート電極およびゲート誘電体を含むｎＭＯＳＦＥＴ装置を提供する。
【００５４】
本発明のｎＭＯＳＦＥＴ内では、ゲート電極は、ニッケル（Ｎｉ）、イッテルビウム（Ｙｂ）、およびシリコン（Ｓｉ）の合金を含む、または、から成るのが好ましい。
【００５５】
前記合金は、ＮｉｘＹｂｙＳｉ１−ｘ−ｙという式で表されるが、ここで、０．３＜ｘ＜０．７、０．００５＜ｙ＜０．２であり、好ましくはｘ＝０．５５、ｙ＝０．１２である。
【００５６】
また、提供された金属合金は、ニッケル（Ｎｉ）、イッテルビウム（Ｙｂ）、シリコン（Ｓｉ）を含んでいる（または、から成っている）。
【００５７】
前記金属合金は、ＮｉｘＹｂｙＳｉ１−ｘ−ｙという式で表されるが、ここで、０．３＜ｘ＜０．７、０．００５＜ｙ＜０．２であり、好ましくはｘ＝０．５５、ｙ＝０．１２である。
【００５８】
前記金属合金は、低仕事関数材料として使用可能である。
【００５９】
前記金属合金は、ｎＭＯＳＦＥＴ装置内で、低仕事関数材料として使用可能である。すなわち、前記仕事関数は、（およそ）４ｅＶより小さい、好ましくは、前記仕事関数が（およそ）３．９ｅＶ〜（およそ）４．５ｅＶの間、さらに好ましくは、前記仕事関数が（およそ）４ｅＶ〜（およそ）４．２ｅＶの間である。
【００６０】
本発明は、
ニッケル、イッテルビウム、およびシリコンを含む少なくとも１つの層を設けるステップと、
スタックがニッケル、イッテルビウム、およびシリコンを含み、さらに各層がニッケル、イッテルビウム、および/またはシリコンを含む、少なくとも１つの層スタックを設けるステップと、
ニッケル、イッテルビウム、シリコン合金を形成するために、前記層をアニールするステップと
を含む、低仕事関数材料として使用可能な合金の形成方法である。
【００６１】
本発明は、
ニッケルおよびイッテルビウムを、シリコンを含む（または、から成る）少なくとも半導体ゲート電極上に堆積するステップと、
前記半導体ゲート電極を、（熱処理により）（部分的に、または完全に）ニッケル−イッテルビウム−シリコンゲート電極に変換するステップと
を含む、（部分的に、または完全に）シリサイド化されたｎＭＯＳＦＥＴの形成方法を提供する。
【００６２】
完全にシリサイド化されたｎＭＯＳＦＥＴ（ＦＵＳＩ  ｎＭＯＳＦＥＴ）の形成が好ましい。
【００６３】
本発明の方法では、前記ニッケルおよびイッテルビウムを堆積するステップは、代替的に、少なくとも１層のニッケル、および少なくとも１層のイッテルビウムの堆積から成っていてもよい。
【００６４】
前記ニッケルおよびイッテルビウムは、前記半導体ゲート電極上に連続してスパッタ可能である。
【００６５】
堆積される最終層は、ニッケル層であるのが好ましい。
【００６６】
代替的に、前記ニッケルおよびイッテルビウムは、同時に堆積可能であり、特にそれらは前記半導体ゲート電極上へ同時にスパッタ可能である。
【００６７】
キャップ層は、前記半導体ゲート電極のニッケル−イッテルビウム−シリコンゲート電極への変換ステップ前に、前記堆積されたニッケルおよびイッテルビウムの上に堆積可能である。
【００６８】
本発明の方法は、ニッケル−イッテルビウム−シリコンゲート電極の形成後に、未反応のニッケルおよびイッテルビウムを選択的に除去するステップをさらに含むことができる。
【００６９】
他の態様では、本発明は、ゲート電極の仕事関数を減少させる、少なくとも１つのランタニドの使用に関する。
【００７０】
シリサイド化前のイオン導入によるランタニドの使用により、完全にシリサイド化されたゲートの有効仕事関数は減少される。
【００７１】
若干の導入されたランタニドイオンは、金属ゲートと誘電体の間のインタフェースへ分離され、有効仕事関数を低下させる。
【００７２】
特に、
ランタニドイオンを、Ｓｉ、Ｇｅ、またはＳｉＧｅを含む半導体層の表面へ導入するステップと、
適当な金属層を、前記半導体へ堆積するステップと、
前記半導体層と前記金属層をシリサイド化するステップと
を含む、シリサイド化されたゲート電極の仕事関数を調節する方法が提供される。
【００７３】
本発明の方法では、前記金属の堆積ステップとシリサイド化ステップの間に、ランタニドイオンの導入ステップが実行可能である。
【００７４】
他の代替方法では、シリサイド化ステップの後に、ランタニドイオンの導入ステップが実行可能である。アニ−リングステップは、ランタニドイオンの導入ステップ後に実行されるのが好ましい。
【００７５】
シリサイド化ステップは、完全にシリサイド化されたゲート電極を得るのが好ましい。
【００７６】
本発明の方法では、前記半導体材料を完全にシリサイド化するステップは、実質的に全ての前記半導体材料をケイ化物へ変換する熱量を提供するステップ、および、いかなる非反応金属をも除去するステップを含むことが可能である。
【００７７】
代替的に、前記半導体材料を完全にケイ化物するステップは、前記半導体材料を部分的にケイ化物へ変換する第１熱量を提供するステップ、いかなる非反応金属をも除去するステップ、および、前記半導体材料のケイ化物への変換を完成する第２熱量を提供するステップを含むことが可能である。
【００７８】
特に、この最適化された２つのステップのＲＴＰプロセスは、異なるゲート長で一様な位相制御を実現するよう、ＦＵＳＩゲート（特に、ＮｉｘＳｉｙＦＵＳＩゲート）用に使用可能である。
【００７９】
ゲート誘電体層は、化学気相堆積（ＣＶＤ）などの、あらゆる適当な方法により形成された、ＳｉＯ２、ＳｉＮ、またはＳｉＯＮなどの電気絶縁材料層であってもよい。
【００８０】
ゲート誘電体は、ＨｆＳｉＯＮなどの高ｋ誘電体材料層であることが好ましい。
【００８１】
（シリサイド化前の）ゲート電極は、ゲート誘電体上に堆積したポリシリコン層から有利に形成される。ゲート電極は、化学気相堆積（ＣＶＤ）法により有利に堆積され、それにパターンニングおよびエッチングが続く。
【００８２】
スペーサは、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、または酸窒化ケイ素（ＳｉＯＮ）などの絶縁材料から形成される。
【００８３】
スペーサは、ＣＶＤなどの当技術分野で認識されている、いかなる方法によっても有利に堆積され、かつパターン化され、それに異方性エッチングが続く。
【００８４】
金属層は、Ｎｉ原子を有利に含んでいる。他の金属の使用は本発明の範囲内で可能である。例えば、Ｃｏ、Ｔｉ、およびＰｔは、ケイ化物の形成用の他の適当な金属である。
【００８５】
金属層は、当技術分野で既知のいかなる方法によっても堆積可能である。
【００８６】
現在使用されている、他の種類（例えば、Ａｓ、Ｐ、Ｓｂ）による導入に勝る、ランタニドイオン導入を用いる本発明に従う方法の利点は、これが金属ゲートの、特に、ＨｆＳｉＯＮなどの高ｋ誘電体上の金属ゲートの有効仕事関数を低下させ、さらに密着または剥離問題を防止するのに、より有効なことである。
【００８７】
前記ランタニド、特にイオン導入によるＹｂの導入は、前記ランタニド層の堆積より有利である。
【００８８】
１つの利点は、ランタニド（特に、Ｙｂ）がＮＭＯＳ装置内でのみ所望される、ＣＭＯＳの流れへより簡単に実現することである。ランタニド同時堆積（特に、Ｙｂ）に対しては、これは、ＮＭＯＳおよびＰＭＯＳ上への、別々の２つの堆積ステップを必要とすることを意味する。イオン導入において、マスクされた導入のみが必要である。
【００８９】
他の利点は、この処理を、純粋金属のシリサイド化（例えば、ニッケルシリサイド化）に遥かに類似したものにする、遥かに少ない量のランタニドが使用されることである。
【００９０】
他の利点は、より高い効率であり、これで、ランタニドが、誘電性インタフェースに対して分離され、仕事関数を低下させる（すなわち、例えば、はるかに少ない総量のＹｂで同じだけ仕事関数を低下させる）のに効率的な、本発明に従うイオン導入を用いる方法を作成する。
【００９１】
好適な実施例によると、使用されるランタニドは、ポリ（ｐｏｌｙ）Ｓｉ層に導入されるＹｂである。
【００９２】
完全にシリサイド化されたゲートを得るのに使用される金属はニッケルである。
【００９３】
ケイ化物相は好ましくはＮｉＳｉであるが、また、いかなる高ニッケルケイ化物も考えられる（Ｎｉ２Ｓｉなど）。
【００９４】
例えば、１００ｎｍポリのために、４０〜６０ｋｅＶの範囲のエネルギー、および２Ｅ１５〜６ｅｌ５の投与量が使用可能である。
【００９５】
任意に、導入されたＳｉは、シリサイド化のための金属堆積前に、アニールすることが可能である。こうしたアニールは、例えば、９００〜１１００℃の範囲の温度での、スパイク（spike）またはソーク（soak）活性化アニールでもよい。
【００９６】
したがって、ゲートの完全なシリサイド化のステップが実行可能である。
【００９７】
本発明は、図面と関連して、以下に詳細に説明される。しかしながら、当業者ならば、他のいくつかの同等な実施例、または本発明を実行する他の方法を想像可能なことは明白である。
【００９８】
図１ａおよび図１ｂは、本発明に係るｎタイプ金属酸化物半導体電界効果トランジスタ−（ｎＭＯＳＦＥＴ）の概略断面図を示している。
【００９９】
本発明のｎＭＯＳ装置は、半導体層（２）上に形成されたゲートスタックを含んでいる。ゲートスタックは、この半導体層（２）と接触するゲート誘電体（４）、および、このゲート誘電体（４）と接触するゲート電極（５）を含んでいる。
【０１００】
ゲート誘電体は、例えば、シリコン酸化物や、シリコン酸窒化物（ＳｉｘＯｙＮ１−ｘ−ｙ）や、ハフニウムまたはアルミニウムのケイ酸塩または酸化物（例えば、ＨｆＯ２、Ａｌ２Ｏ３）などの高ｋ誘電性（すなわち、ｋ＞３．９）でもよい。
【０１０１】
ゲート電極（５）は、低仕事関数の金属合金を含んでいる。この低仕事関数の金属合金は、１つ、２つ、またはそれ以上のランタニドと、シリサイド化に適した金属と、Ｓｉ、Ｇｅ、またはＳｉＧｅを含む（または、から成る）半導体を含んでいる。
【０１０２】
本発明の、好適な低仕事関数金属合金は、ニッケル、イッテルビウム、およびシリコンを含んでいる（または、から成っている）。
【０１０３】
本発明の合金は、ＮｉｘＹｂｙＳｉ１−ｘ−ｙという式で表され、ここで、ｘとｙは実数で、それぞれ、０．３〜０．７、０．００５〜０．２（すなわち、０．３＜ｘ＜０．７、０．００５＜ｙ＜０．２）であり、好ましくはｘ＝０．５５、ｙ＝０．１２である。
【０１０４】
ｎＭＯＳ装置は、ゲートスタック（４、５）および接合領域（６、７、９、１０）に隣接して形成されたスペーサ（８）を、さらに含むことが可能である。
【０１０５】
本発明は、様々な装置のアーキテクチャに適用可能である。図１ａは、バルク基板２上に形成されたｎＭＯＳＦＥＴ装置の例を示しており、一方、図１ｂはＭｕｇＦＥＴ  ｎＭＯＳ、すなわち、ＳＯＩ基板の誘電体（１２）上に形成された、ＦｉｎＦＥＴなどの複数ゲートＦＥＴを示している。
【０１０６】
ＦｉｎＦｅｔ装置は、ヨ−ロッパ特許出願番号第ＥＰ１３８３１６６号において考察された技術として知られている。
【０１０７】
図２は、本発明に係る装置製造用プロセスを、概略断面図を用いて表している。このプロセスを示す目的のために、本体にはｎＭＯＳＦＥＴが使用されているが、本発明はこれには限定されない。
【０１０８】
図２ａは、スペーサ（８）形成後の、ｎＭＯＳＦＥＴの断面図を示している。本発明の方法は、ゲートスタック（４、１３）と、このゲートスタックに隣接するスペーサ（８）の形成ステップを含んでいてもよい。
【０１０９】
スペーサは、シリコン酸化物、シリコン酸窒化物（ＳｉｘＯｙＮ１−ｘ−ｙ）、窒化ケイ素、炭素ケイ素から、またはこれらの材料の組み合わせから形成可能である。
【０１１０】
通常、このゲートスタックの反対側には、スペーサ（８）の下の延長領域（６、７）と、これらの延長領域に隣接し、スペーサ（８）と並ぶ接続領域（９、１０）との組み合わせとして、ｎタイプのソ−ス／ドレイン接合領域が形成される。
【０１１１】
ゲートスタックへ誘電的に結合して、チャンネル領域（１１）は、半導体層（この場合、半導体基板自体（２））内に存在している。
【０１１２】
内部にトランジスタ（１）が形成される作用領域（図示せず）は、シリコン局所酸化（ＬＯＣＯＳ）またはシャロウトレンチ絶縁（ＳＴＩ）などの既知の技術により形成された、いわゆる電界領域（３）により、他の作用領域から分離されている。
【０１１３】
ゲート誘電体（４）は、シリコン酸化物や、シリコン酸窒化物（ＳｉｘＯｙＮ１−ｘ−ｙ）や、ハフニウムまたはアルミニウムのケイ酸塩または酸化物（例えば、ＨｆＯ２、Ａｌ２Ｏ３）などの高ｋ誘電性でもよい。
【０１１４】
ゲート電極（１３）は、半導体材料内に形成される。この半導体材料はシリコンであるのが好ましい。このシリコンは、単結晶、多結晶、または非晶質状態であってもよい。ゲート電極（１３）の厚み、すなわち利用可能な半導体材料の量は、以降に示すように、後に形成されたケイ化物の所望の組成を考慮して、決定されてもよい。
【０１１５】
図２ｂに示したように、ゲート電極（１３）とゲート誘電体（４）の間に、拡散バリヤ層（１７）が存在していてもよい。この拡散バリヤ（１７）は、シリサイド化処理の間、ランタニド（特に、イッテルビウム）のゲート誘電体（４）への拡散を防止する。こうした拡散バリヤ（１７）の例は、窒化ケイ素である。
【０１１６】
前記ランタニドおよび前記金属（好ましくは、ニッケルおよびイッテルビウム）を含む層または層スタック（１４）は、図２ｃに示したように装置上に堆積される。
【０１１７】
層スタック（１４）は、所望の組成、すなわちランタニド／金属比（例えば、ニッケル／イッテルビウム比）と、ランタニドおよび金属（例えば、ニッケルおよびイッテルビウム）の所望の総量、すなわち層の厚みを有する合金を含む、単一層で形成されていてもよい。
【０１１８】
この単一層は、例えば、所定の堆積速度で、前記ランタニドおよび金属（例えば、ニッケルおよびイッテルビウム）を、これらのそれぞれのターゲットから基板上へ同時にスパッタすることにより、または、所望の組成を有する（各）ランタニドおよび金属（例えば、ニッケルおよびイッテルビウム）の合金を基板上へスパッタすることにより、得ることができる。
【０１１９】
層スタック（１４）は、例えば、ランタニドおよび金属（例えば、ニッケルおよびイッテルビウム）のそれぞれの層を連続してスパッタすることによる層スタックの形であってもよく、それにより、個々の層の厚みが利用可能なランタニドおよび金属（例えば、ニッケルおよびイッテルビウム）の量を決定し、さらに、層の厚みの比がランタニド／金属（例えば、ニッケル／イッテルビウムの比）を決定することになる。
【０１２０】
図２ｄに示したように、任意に、キャップ層（１５）が、この層スタック（１４）上に堆積される。このキャップ層は、その後のケイ化物形成アニール処理の間の、ランタニド（例えば、イッテルビウム）の酸化を防止する。このキャップ層の材料は、酸素拡散バリヤの特性を有しており、実質的に耐酸化である。このキャップ層は、ＨｆＮを含んでいるのが好ましい。
【０１２１】
層スタック（１４）は、ランタニド層および金属層を連続してスパッタする（例えば、最初にイッテルビウムを堆積し、そして、その堆積したイッテルビウム層をニッケルで覆う）ことにより形成可能であり、それにより、最上層（例えば、Ｎｉ）は、酸素拡散バリヤ（１５）として作用可能であり、さらに、いかなる追加的なキャップ層も必要としない。
【０１２２】
代替的に、ランタニドおよび金属（例えば、ニッケルおよびイッテルビウム）を同時に堆積してもよく、または、ランタニドおよび金属（例えば、ニッケルおよびイッテルビウム）の合金をスパッタしてもよく、さらに、金属層（例えば、ニッケル層）をキャップ層として使ってもよく、それにより、キャップ層（１５）を分離する必要性、および、こうした追加的キャップ層の除去のための対応するエッチングステップを回避することができる。
【０１２３】
シリサイド化の処理は、基板上に所望される量および比率で、ランタニドおよび金属（例えば、ニッケルおよびイッテルビウム）を堆積させた後に実行される。
【０１２４】
層スタック（１４）からのニッケル、イッテルビウム、さらに、ゲート電極（１３）からのシリコンは、互いに反応して金属ニッケル−イッテルビウムケイ化物を形成するのが好ましい。
【０１２５】
アニール処理の間、半導体ゲート電極（１３）は、金属シリサイド化ゲート電極（例えば、ニッケルイッテルビウムシリコンゲート電極）（５）に変換される。
【０１２６】
この合金の組成は、ランタニド、金属および半導体（例えば、ニッケル、イッテルビウム、およびシリコン）の利用可能な相対量に依存する。
【０１２７】
このシリサイド化処理の条件（例えば、このアニール処理の時間、温度）は、実質的に完全な半導体ゲート電極（１３）が金属ゲート電極（５）へ変換され、結果的にいわゆる完全にシリサイド化されたゲート電極（ＦＵＳＩ）となる形で選択される。ケイ化物形成温度は３５０℃〜６００℃の範囲内が好ましく、さらに、およそ４００℃が好ましく、一方、ケイ化物形成処理の持続時間は３０秒〜９０秒の範囲内が好ましく、さらに、６０秒が好ましい。
【０１２８】
ゲート電極（１３）を完全にシリサイド化した後、非反応金属（例えば、ニッケル、イッテルビウム）は、ケイ化物（１６）、スペーサ（８）、および界磁領域（３）などの下層へ選択的に除去される。
【０１２９】
ニッケルのために、選択的除去は、ＨＮＯ３を含むエッチング液を用いるおよそ５分間のウエットエッチングにより実行されるのが好ましい。
【０１３０】
キャップ層（１５）が存在している場合、非反応金属の除去前に、このキャップ層が最初に選択的に除去されるのが好ましい。
【０１３１】
ＨｆＮがキャップ層の形成に使われている場合は、ＨｆＮキャップ層の選択的除去には、希釈されたＨＦなどのエッチング液を用いるウェットエッチングを用いるのが好ましい。
【０１３２】
図２ｅは、非反応のランタニドおよび金属（例えば、ニッケルおよびイッテルビウム）と、キャップ層（存在している場合）を選択的に除去した後の、ＦＵＳＩゲート電極（５）を含む装置を示している。
【０１３３】
実施例に係るｐタイプシリコン基板（２）上のＭＯＳコンデンサは、その上にＳｉＯＮ誘電体層（４）を最初に堆積させることにより作成される。
【０１３４】
最上層の前記誘電体層（４）上に、好ましくは、化学気相堆積（ＣＶＤ）を用いて、非ドープポリシリコン（１３）が堆積される。
【０１３５】
前記ポリシリコンの最上部に、イッテルビウム（Ｙｂ）（１４ａ）およびニッケル（Ｎｉ）（１４ｂ）の層スタック（１４）が、好ましくはアルゴン環境でプラズマ堆積（ＶＰＤ）により堆積される。
【０１３６】
ＮｉおよびＹｂの双方は、共スパッタ可能であり、その後、Ｎｉの堆積を続ける間、Ｙｂの堆積を止めることが可能である。
【０１３７】
Ｎｉ−Ｙｂ層スタックの最上部へ、ハフニウム窒化物（ＨｆＮ）層（１５）が堆積される。このＨｆＮ層（１５）は、Ｎｉ−Ｙｂを下のポリシリコンと反応させるのに必要な、これに続くアニ−リングステップの間、Ｙｂの酸化を避けるためのキャップ層として使われ、それにより、ニッケルイッテルビウムケイ化物を形成する。
【０１３８】
ケイ化物形成処理は、およそ４００℃でおよそ１分間真空中（すなわち、１０ｅ−５トル、すなわち１．３３．１０ｅ−５ミリバ−ル）で実行されるのが好ましい。
【０１３９】
ゲートの完全なシリサイド化後に、ＨｆＮキャップ層は、例えばおよそ５分間、例えば希釈されたＨＦ溶液を用いるウェットエッチングにより、選択的に除去される。
【０１４０】
その後、残った非反応金属Ｎｉおよび／またはＹｂは、例えばおよそ５分間、例えば希釈されたＨＮＯ３を用いるウェットエッチングにより、選択的に除去される。
【０１４１】
この処理の結果として、図２ｇに表したように、ｐタイプ基板（２）上に形成されたＳｉＯＮゲート誘電体（４）の最上部にＦＵＳＩニッケル−イッテルビウム−ケイ化物ゲート電極（５）を有するＭＯＳコンデンサが得られる。
【０１４２】
式ＮｉｘＹｂｙＳｉ１−ｘ−ｙで表された前記ニッケル−イッテルビウム−ケイ化物では、ｘは０．５５と等しく、ｙは０．１２と等しいのが好ましい。
【０１４３】
図３は、例示部分で説明したように処理された、１００×１００μｍ２コンデンサに対して、測定され、およびシミュレートされたＣ（ｆＦ／μｍ２）−Ｖｇ（Ｖ）データを示している。フラット−バンド電圧Ｖｆｂは、およそ−０．８Ｖと抽出される。ポリシリコン層の完全なシリサイド化は、抽出された３．７５ｎｍの等価酸化膜厚（ＥＯＴ）と、偏光解析法により決定された誘電体の物理的な厚みとを比較することで確認される。この比較により、ゲート電極側にいかなる低下効果も起こらず、さらに、基板に対してゲート電極が正にバイアスされる間に測定されたゲートキャンパシタンスが、ゲート誘電体のキャパシタンスに一致するという結論を得ることができる。測定データ（□：白四角）と適合データ（実線）の間の良好な一致は、ＦＵＳＩゲート電極とＳｉＯＮゲート誘電体の間に、本質的に、いかなるインタフェース状態Ｄｉｔも存在していないことを示している。
【０１４４】
図４は、ニッケル−イッテルビウム−シリコンＦＵＳＩゲート（■：黒四角）を有する１００×１００μｍ２コンデンサに対して、測定され、およびシミュレートされた（実線）Ｃ（ｆＦ／μｍ２）−Ｖｇ（Ｖ）データと、同様に１００×１００μｍ２ではあるが、従来技術のニッケル−ケイ化物（ＮｉＳｉ）ＦＵＳＩゲート（○：白丸）を有するコンデンサに対して、測定され、およびシミュレートされた（実線）Ｃ（ｆＦ／μｍ２）−Ｖｇ（Ｖ）データを比較する。ニッケル−イッテルビウム−シリコンＦＵＳＩゲートの存在のため、Ｃ−Ｖｇ曲線は、さらに負のゲート電圧方向へおよそ５００ｍＶシフトしている。この電圧シフトは、本発明に係る低仕事関数の金属がｎタイプの電子特性を示し、それがｎＭＯＳ装置用の電極材料として適当であることを示している。
【０１４５】
図５に示した、実験的に取得した（○：丸）等価酸化膜厚（ＥＯＴ）とフラット−ハンド電圧（Ｖｆｂ）の間の関係から、ＳｉＯＮ誘電体上のニッケル・イッテルビウム・シリコンＦＵＳＩの仕事関数値は、４．２２ｅＶとしての線形適合（実線）により、抽出されている。ＳｉＯＮ上のニッケル−イッテルビウム−シリコンの仕事関数はおよそ４．２２ｅＶで、これにより、この材料は、ｎＭＯＳＦＥＴ用のゲート電極としての使用に適合される。
【０１４６】
他の実施例では、例示部分内で開示されるコンデンサ構造と同様のコンデンサ構造が処理された。しかしながら、ニッケル・イッテルビウム・シリコンＦＵＳＩゲートの組成は変化し、堆積し放しのニッケル・イッテルビウム金属スタックを形成する、いくつかのアプロ−チが使用された。
【０１４７】
様々なコンデンサ構造上に、およそ８０ｎｍの、堆積したままのスタック厚と実質的に同じであるが、ニッケル／イッテルビウム厚さ比とは異なる、ニッケル−イッテルビウム金属スタックが堆積された。
【０１４８】
例示部分で行われたように、ニッケルおよびイッテルビウム層の厚みは、それぞれ、ニッケル、イッテルビウムが同時にスパッタされる速度と時間により制御される。
【０１４９】
図６は、これらの構造のＣ−Ｖ特性に対する、ニッケル・イッテルビウム・シリコン組成の効果を示している。
【０１５０】
これらのコンデンサ構造の等価酸化膜厚は、およそ７．９ｎｍと決定される。
【０１５１】
図４に示したニッケルシリコンＦＵＳＩゲートのＣ−Ｖ曲線（○：白丸）と比べて、Ｃ−Ｖ曲線はＮｉ／Ｙｂ厚比から、−０．７１Ｖ（■：黒四角）のフラット−バンド電圧Ｖｆｂを有する４０／１と同じくらい低く、負のゲート電圧へシフトする。
【０１５２】
金属スタック内のイッテルビウムの相対量を増加させると、フラット−バンド電圧はさらに負のゲート電圧にシフトする：
−０．８１ＶのＶｆｂでＮｉ／Ｙｂ＝２１／４（○：白丸）、−０．８９ＶのＶｆｂでＮｉ／Ｙｂ＝３／１（△：上三角）。
【０１５３】
しかしながら、過度のイッテルビウムが含まれている場合は、対応するＣ−Ｖ曲線からは、いかなる意味のあるフラット−バンド電圧も抽出不能であった。
【０１５４】
様々なコンデンサ構造上のニッケル・イッテルビウム金属スタックは、実質的に同じ８０ｎｍの堆積したままのスタック厚み、および、実質的に４／１の同じニッケル／イッテルビウム厚み比を有して堆積された。
【０１５５】
ニッケル・イッテルビウム金属スタック（１４）は、例示部分でなされたようにニッケルおよびイッテルビウムを同時に堆積することにより、または、例えば、最初にイッテルビウムを堆積し、その後ニッケル層を形成するなど、両方の金属を連続して堆積することにより、形成された。
【０１５６】
これらのコンデンサ構造と同等な酸化物の厚みは、およそ７．９ｎｍであると決定される。
【０１５７】
図７は、これらの構造のＣ−Ｖ特性での堆積方法の効果を示している。
【０１５８】
ニッケルおよびイッテルビウムが同時スパッタ（○：白丸）される場合、およそ−０．８１Ｖのフラット−バンド電圧が得られる。
【０１５９】
ニッケルおよびイッテルビウムが連続する方法で堆積される場合（△：白三角）、対応するＣ−Ｖ曲線は、同時スパッタの金属スタック（○：白丸）に対して取得したＣ−Ｖ曲線と一致し、およそ−０．８１Ｖのフラット−バンド電圧が得られる。
【０１６０】
図６および図７から、ニッケル−イッテルビウム−シリコンＦＵＳＩゲートの電気特性が、同時堆積金属スタック内に存在するニッケルおよびイッテルビウムの相対量の、第１例の関数であることは明白である。
【０１６１】
この金属スタックは、結果として生じるＦＵＳＩゲートの電子特性に実質的に影響することなく、様々な方法を用いて形成可能である。
【０１６２】
図８ａは、Ｙｂイオンがシリコンを含むゲート電極（１３）へ導入される、前駆体ｎＭＯＳ装置（１）を示している。このゲート電極は、さらにニッケルを含むことができる。特に、ゲート電極は、ニッケルケイ化物である。これに続くステップでは、導入されたゲート電極（５）は、図８ｂに示した装置をもたらす熱処理を用いて、ニッケル−イッテルビウム−ケイ化物へ変換される。図９は、ニッケルケイ化物／シリコン酸化物のゲートスタック（ａ）、またはニッケルケイ化物／ハフニウムシリコン酸化物のゲートスタック（ｂ）に対する、等価酸化膜厚の関数としての、ｎＭＯＳトランジスタのフラットバンド電圧を示している。図９ａ、９ｂは、それぞれ、フラットバンド電圧が抽出される、キャパシタンス−電圧曲線を示す差込図を含んでいる。
【０１６３】
図９ａおよび図９ｂに対しては、ゲート電極の様々なドープ状態に対するフラットバンド電圧が示されている：非ドープ状態、または、それぞれ、ホウ素、ヒ素、リンがドープされた状態。あらゆる状態に対して、フラットバンド電圧は酸化物により変化する。図１０ａ〜図１０ｂは、シリコン酸化物窒化物誘電体層（４）（図１０ａ、図１０ｂ）上に、またはハフニウムシリコン酸化物窒化物誘電体層（４）（図１０ｃ、図１０ｄ）上に形成された、完全にニッケルシリサイド化されたゲート電極（５）へドープされたＹｂに対する、キャパシタンス電圧曲線を示している。ニッケルケイ化物は、Ｎｉ０．５Ｓｉ０．５（図１０ａ、図１０ｃ）、またはＮｉ２Ｓｉ１（図１０ｂ、図１０ｄ）であってもよい。全ての図では、非ドープニッケルケイ化物同等物との比較がなされており、さらに、Ｙｂドープおよび非ドープのニッケルケイ化物の間の仕事関数の相違は、各図の底部に与えられている。
【０１６４】
したがって、本発明は、少なくとも１つのランタニド、金属、および半導体を含む、特に、ニッケル、イッテルビウム、およびシリコンを含む、低仕事関数金属を開示している。
【０１６５】
この低仕事関数金属は、例えば、ｎＭＯＳＦＥＴのゲート電極の形成に、ｎタイプのゲート電極材料として使用可能である。
【０１６６】
本発明により、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを含む電子回路の形成が可能となり、本発明に従って、ｎＭＯＳＦＥＴのゲート電極が形成される。
【０１６７】
（実施例）
図２ｆに表したように、本発明の実施例では、ＮｉＹｂケイ化物の形成が開示されている。
【０１６８】
ｐタイプシリコン基板（２）上のＭＯＳコンデンサは、その上に最初にＳｉＯＮの誘電体層（４）を堆積することにより製作された。
【０１６９】
様々な厚みのＳｉＯＮ層が、様々なウエハ上に形成された。
【０１７０】
それぞれの誘電体層（４）上には、非ドープポリシリコン（１３）が化学気相堆積（ＣＶＤ）を用いて堆積される。
【０１７１】
ポリシリコン層（１３）は、およそ１００ｎｍの厚みを有していた。各ポリシリコン層の頂部には、イッテルビウム（Ｙｂ）（１４ａ）およびニッケル（Ｎｉ）（１４ｂ）の層スタック（１４）が、アルゴン雰囲気下のプラズマ堆積（ＶＰＤ）により堆積された。Ｙｂはおよそ１０ｎｍ／分の速度で、さらに、Ｎｉはおよそ１７ｎｍ／分の速度で堆積された。
【０１７２】
最初に、ＮｉおよびＹｂの双方が、１．５分間、同時にスパッタされた。その後、Ｎｉの堆積はもう２．５分間続けられたが、Ｙｂの堆積は止められた。
【０１７３】
合計でおよそ６８ｎｍのＮｉと、およそ１５ｎｍのＹｂが、およそ８０ｎｍの総金属層の厚さをもたらしながら、堆積された。
【０１７４】
Ｎｉ−Ｙｂ層スタック（１４）の頂部に、およそ５０ｎｍのハフニウム窒化物（ＨｆＮ）層（１５）が堆積された。このＨｆＮ層（１５）は、Ｎｉ−Ｙｂを下にあるポリシリコンと反応させるのに必要な、これに続くアニ−リングステップの間、Ｙｂの酸化を避けるキャップ層として使われ、それにより、ニッケルイッテルビウムケイ化物を形成する。
【０１７５】
ケイ化物形成処理は、およそ４００℃でおよそ１分間真空中（すなわち、１０ｅ−５トル、すなわち１．３３．１０ｅ−５ミリバ−ル）で実行された。
【０１７６】
ゲートの完全なシリサイド化の後に、ＨｆＮキャップ層は、希釈されたＨＦ溶液を用いて、およそ５分間のウェットエッチングにより、選択的に除去された。その後、残った未反応金属Ｎｉおよび／またはＹｂは、希釈されたＨＮＯ３を用いて、およそ５分間、ウェットエッチングにより、選択的に除去された。
【０１７７】
この処理の結果として、図２ｇに表したように、ｐタイプ基板（２）上に形成されたＳｉＯＮゲート誘電体（４）の頂部にＦＵＳＩニッケル−イッテルビウム−シリコンゲート電極（５）を有するＭＯＳコンデンサが得られる。
【０１７８】
結果として生じる、ニッケル−イッテルビウム−シリコンゲート電極層は、下にあるＳｉＯＮゲート誘電体との滑らかなインタフェースを伴って、およそ１１０〜１２０ｎｍの厚みを有していた。このゲート電極層（５）の平均シート抵抗Ｒｓは、ニッケルシリコンゲート電極層のシート抵抗に匹敵する、およそ５．５オーム／平方であった。オージェ電子分光法（ＡＥＳ）を用いると、この層の化学量論的組成は、ＮｉｘＹｂｙＳｉｉ−ｘ−ｙであり、ここで、ｘ＝０．５５、ｙ＝０．１２、１−ｘ−ｙ＝０．３３であった。
【図面の簡単な説明】
【０１７９】
【図１ａ】本発明に係るバルクＭＯＳＦＥＴ装置の概略断面図である。
【図１ｂ】本発明に係るＭｕＧＦＥＴ装置の概略断面図である。
【図２ａ】本発明に係る装置の製造プロセスにおける、ステップを示す概略断面図である。
【図２ｂ】本発明に係る装置の製造プロセスにおける、ステップを示す概略断面図である。
【図２ｃ】本発明に係る装置の製造プロセスにおける、ステップを示す概略断面図である。
【図２ｄ】本発明に係る装置の製造プロセスにおける、ステップを示す概略断面図である。
【図２ｅ】本発明に係る装置の製造プロセスにおける、ステップを示す概略断面図である。
【図２ｆ】本発明に係る装置の製造プロセスにおける、ステップを示す概略断面図である。
【図２ｇ】本発明に係る装置の製造プロセスにおける、ステップを示す概略断面図である。
【図３】本発明に係るＦＵＳＩゲートを備えたコンデンサに対する、測定されたキャパシタンスＣ−ゲート電圧ＶｇデータおよびシミュレートされたキャパシタンスＣ−ゲート電圧Ｖｇデータを示す図である。
【図４】本発明（■：黒四角）に係るＦＵＳＩゲートを備えたコンデンサと、従来技術ニッケル−ケイ化物ＦＵＳＩゲート（○：丸）を備えたコンデンサとの測定され（線）、およびシミュレートされた（記号）キャパシタンスＣ−ゲート電圧Ｖｇデータを示す図である。
【図５】本発明に係るＦＵＳＩゲート電極を備えたコンデンサに対する、等価酸化膜厚（ＥＯＴ）−フラット−バンド電圧Ｖｆｂデータを示す図である。
【図６】本発明に係るＦＵＳＩゲートを備えたコンデンサに対する、測定され（線）、およびシミュレートされた（記号）キャパシタンスＣ−ゲート電圧Ｖｇデータを示す図である。ここで、堆積したままの層のニッケル／イッテルビウムの比率は、一方のコンデンサから他のコンデンサへ変化していた。
【図７】本発明に係るＦＵＳＩゲートを備えたコンデンサに対する、測定され（線）、およびシミュレートされた（記号）キャパシタンスＣ−ゲート電圧Ｖｇデータを示している。ここで、ニッケルとイッテルビウムは、同時堆積（○：丸）か、連続堆積（▽：逆三角）である。
【図８ａ】金属ゲートの仕事関数を低下させるための、本発明に係る方法を説明する、前駆体装置の概略断面図である。
【図８ｂ】金属ゲートの仕事関数を低下させるための、本発明に係る方法を説明する、前駆体装置の概略断面図である。
【図９ａ】ＳｉＯ２の誘電性ゲート上にＡｓ、Ｐ、またはＳｂを導入した、ＮｉＳｉ  ＦＵＳＩゲートに対するフラットバンド電圧（Ｖ）−ＥＯＴデータを示す図である。
【図９ｂ】ＨｆＳｉＯＮの誘電性ゲート上にＡｓ、Ｐ、またはＳｂを導入した、ＮｉＳｉ  ＦＵＳＩゲートに対するフラットバンド電圧（Ｖ）−ＥＯＴデータを示す図である。
【図１０ａ】ＳｉＯＮ誘電体上のＮｉＳｉ  ＦＵＳＩゲートへＹｂをイオン導入することにより、仕事関数が、ｎタイプに調節された場合における、キャパシタンスＣ−ゲート電圧Ｖｇデータを示す図である。
【図１０ｂ】ＳｉＯＮ誘電体上のＮｉ２Ｓｉ  ＦＵＳＩゲートへＹｂをイオン導入することにより、仕事関数が、ｎタイプに調節された場合における、キャパシタンスＣ−ゲート電圧Ｖｇデータを示す図である。
【図１０ｃ】ＨｆＳｉＯＮ誘電体上のＮｉＳｉ  ＦＵＳＩゲートへＹｂをイオン導入することにより、仕事関数が、ｎタイプに調節された場合における、キャパシタンスＣ−ゲート電圧Ｖｇデータを示す図である。
【図１０ｄ】ＨｆＳｉＯＮ誘電体上のＮｉ２（ＳｉＧｅ）  ＦＵＳＩゲートへＹｂをイオン導入することにより、仕事関数が、ｎタイプに調節された場合における、キャパシタンスＣ−ゲート電圧Ｖｇデータを示す図である。
【図１ａ】
2008226862.tif 000003
【図１ｂ】
2008226862.tif 000004
【図２ａ】
2008226862.tif 000005
【図２ｂ】
2008226862.tif 000006
【図２ｃ】
2008226862.tif 000007
【図２ｄ】
2008226862.tif 000008
【図２ｅ】
2008226862.tif 000009
【図２ｆ】
2008226862.tif 000010
【図２ｇ】
2008226862.tif 000011
【図３】
2008226862.tif 000012
【図４】
2008226862.tif 000013
【図５】
2008226862.tif 000014
【図６】
2008226862.tif 000015
【図７】
2008226862.tif 000016
【図８ａ】
2008226862.tif 000017
【図８ｂ】
2008226862.tif 000018
【図９ａ】
2008226862.tif 000019
【図９ｂ】
2008226862.tif 000020
【図１０ａ】
2008226862.tif 000021
【図１０ｂ】
2008226862.tif 000022
【図１０ｃ】
2008226862.tif 000023
【図１０ｄ】
2008226862.tif 000024
【外国語明細書】
2008226862.tif 000025
2008226862.tif 000026
2008226862.tif 000027
2008226862.tif 000028
2008226862.tif 000029
2008226862.tif 000030
2008226862.tif 000031
2008226862.tif 000032
2008226862.tif 000033
2008226862.tif 000034
2008226862.tif 000035
2008226862.tif 000036
2008226862.tif 000037
2008226862.tif 000038
2008226862.tif 000039
2008226862.tif 000040
2008226862.tif 000041
2008226862.tif 000042
2008226862.tif 000043
2008226862.tif 000044
2008226862.tif 000045
2008226862.tif 000046
2008226862.tif 000047
2008226862.tif 000048
2008226862.tif 000049
2008226862.tif 000050
2008226862.tif 000051
2008226862.tif 000052
2008226862.tif 000053
2008226862.tif 000054
2008226862.tif 000055
2008226862.tif 000056
2008226862.tif 000057
2008226862.tif 000058
2008226862.tif 000059
2008226862.tif 000060
2008226862.tif 000061
2008226862.tif 000062
2008226862.tif 000063
2008226862.tif 000064
2008226862.tif 000065
2008226862.tif 000066
2008226862.tif 000067
2008226862.tif 000068
2008226862.tif 000069
2008226862.tif 000070
2008226862.tif 000071
2008226862.tif 000072