(57)【要約】【課題】簡便なアルゴリズムでセル間の配線における消費電力を低減することができる半導体装置のレイアウト設計方法を実現する。【解決手段】本発明の半導体装置のレイアウト設計方法は、論理設計に基づいて決定された配線について信号のスイッチング率を算出する解析ステップ（ＳＴ１１）と、ＳＴ１１で算出されたスイッチング率が所定の基準値より小さい場合に、当該配線をデザインルールで規定された最小の配線間隔でレイアウトする第１のレイアウト設計ステップ（ＳＴ１７）と、ＳＴ１１で算出されたスイッチング率が基準値以上である場合に、当該配線をデザインルールで規定された最小の配線間隔より広い間隔でレイアウトする第２のレイアウト設計ステップ（ＳＴ１８）を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
自動配置配線によってセルの配置および前記セル間の配線がレイアウトされる半導体装置のレイアウト設計方法であって、
論理設計に基づいて決定された前記配線について信号のスイッチング率を算出する解析ステップと、
前記解析ステップで算出された前記スイッチング率が所定の基準値より小さい場合に、当該配線をデザインルールで規定された最小の配線間隔でレイアウトする第１のレイアウト設計ステップと、
前記解析ステップで算出された前記スイッチング率が前記基準値以上である場合に、当該配線をデザインルールで規定された最小の配線間隔より広い間隔でレイアウトする第２のレイアウト設計ステップを有することを特徴とする半導体装置のレイアウト設計方法。
【請求項２】
前記第２のレイアウト設計ステップは、前記配線をデザインルールで規定された最小の配線間隔の整数倍でレイアウトすることを特徴とする請求項１に記載の半導体装置のレイアウト設計方法。
【請求項３】
前記第１および第２のレイアウト設計ステップで生成されたレイアウトデータに基づいて、前記配線間の配線容量を算出し、当該配線容量を用いて消費電力を算出する検証ステップをさらに有し、
前記検証ステップで算出された前記消費電力が所望の値を超えた場合に、前記スイッチング率を判定する前記基準値を変更して前記第１および第２のレイアウト設計ステップを繰り返すことを特徴とする請求項１に記載の半導体装置のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力を必要とする大規模な半導体装置のレイアウト設計方法に関する。
【背景技術】
【０００２】
携帯用システムＬＳＩのシステム規模は高機能化により近年拡大し、電池駆動のための低消費電力化設計が必要になっている。また、大規模でかつ高速動作のハイエンドのシステムＬＳＩ製品においてもトータルの電力が大きくなりすぎて、パッケージや信頼性対応のためにも、低消費電力化設計が必要になっている。
【０００３】
従来の低消費電力化設計技術では、（１）ゲーテッドクロックと呼ばれる必要な時以外はクロック信号をとめてシステムとしての動作を停止させ低消費電力をはかる技術、（２）Conditional-Clock-Flip Flopと呼ばれるフリップフロップセルへの入力データがフリップフロップセル内にあるデータと異なり、入力データに変化が生じた時のみ、フリップフロップセルのクロック信号生成回路が起動し、フリップフロップセルにクロック信号を供給し低消費電力化をはかる技術、（３）ブロックごとに電源を遮断して電力を制御する技術、（４）周波数や電圧の値を状況に応じて制御する技術等が実現化されている。
【０００４】
しかし、これらの技術は設計技術的な難易度が高く、論理設計の段階で専用の回路設計等を必要とする。また、今後の半導体装置のさらなる大規模化に伴って、これらとは別に、さらなる低消費電力化の技術が必要となってくる。半導体装置の消費電力は、定常的に流れるリーク電流に起因するものを除けば、概ね、周波数（ｆ）、容量（Ｃ）、および電圧（Ｖ）の積（ｆＣＶ）に比例する。これは、回路素子だけではなく、信号配線においても同様である。ｆＣＶのｆはクロック信号だけでなく、セル間の信号配線もｆをもっている。このため、ｆの高い、つまり、信号のスイッチング率が高い配線の消費電力を低減することが必要になる。このような目的のために、論理設計後の自動配置配線によるレイアウト設計で、シミュレーションによって求めた各配線の消費電力を用いてマクロセル等の配置を最適化する方法（例えば、「特許文献１」を参照。）などが考えられている。
【０００５】
しかしながら、このような従来の半導体装置のレイアウト設計方法では、消費電力の最小化をはかるためにセルの配置を変更するので、自動配置配線のシステムに多大な負荷がかかるばかりでなく、大規模な半導体装置の設計では、自動配置配線プログラムが、いくら時間を掛けても最適な解を見いだせない場合があるという問題があった。
【特許文献１】特開平１１−１２６８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、簡便なアルゴリズムでセル間の配線における消費電力を低減することができる半導体装置のレイアウト設計方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、自動配置配線によってセルの配置および前記セル間の配線がレイアウトされる半導体装置のレイアウト設計方法であって、論理設計に基づいて決定された前記配線について信号のスイッチング率を算出する解析ステップと、前記解析ステップで算出された前記スイッチング率が所定の基準値より小さい場合に、当該配線をデザインルールで規定された最小の配線間隔でレイアウトする第１のレイアウト設計ステップと、前記解析ステップで算出された前記スイッチング率が前記基準値以上である場合に、当該配線をデザインルールで規定された最小の配線間隔より広い間隔でレイアウトする第２のレイアウト設計ステップを有することを特徴とする半導体装置のレイアウト設計方法が提供される。
【発明の効果】
【０００８】
本発明によれば、簡便なアルゴリズムでセル間配線の配線容量を低減でき、半導体装置の低消費電力化を容易に実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係わる半導体装置のレイアウト設計方法を示すフロー図である。ここでは、主に、セル間の配線における消費電力の判定と自動配置配線によるレイアウト設計にかかわる部分を示した。
【００１１】
本発明の実施例１に係わる半導体装置のレイアウト設計方法は、仕様決定ステップ（ＳＴ１１）、論理設計ステップ（ＳＴ１２およびＳＴ１３）、回路解析ステップ（ＳＴ１４）、レイアウト設計ステップ（ＳＴ１５）、および各種検証ステップ（ＳＴ１６）を備えている。
【００１２】
ＳＴ１１では、半導体装置の機能、動作、および定格（消費電力を含む。）等の仕様が決定される。
【００１３】
ＳＴ１２では、論理設計の第１段階として、ＳＴ１１で決定された仕様をもとにＲＴＬ（Register Transfer Level）設計およびその検証が実施され、半導体装置の論理構造が決定される。
【００１４】
ＳＴ１３では、論理設計の第２段階として、ＳＴ１２で検証された論理構造をもとにあらかじめ用意されているセルライブラリからのスタンダードセルやＩＰライブラリからのマクロセル等を用いて論理合成が行われ、具体的な詳細回路のネットリストが生成される。
【００１５】
そして、このネットリストをもとに論理シミュレーション等によって詳細回路の動作検証が実施され、必要であれば、ＳＴ１１での仕様を満たすよう回路（ネットリスト）の修正、変更が繰り返し実行される。
【００１６】
ＳＴ１４では、論理設計（ＳＴ１２およびＳＴ１３）で生成されたネットリストが解析され、セル間の配線などの比較的長い配線における信号のスイッチング率が算出される。
【００１７】
ＳＴ１５では、ＳＴ１３で生成されたネットリストとＳＴ１４で算出されたスイッチング率に基づいて、自動配置配線によってレイアウト設計およびレイアウト検証が実施される。
【００１８】
ＳＴ１５は、レイアウト設計の一部として、スイッチング率が低い場合のレイアウト設計ステップ（ＳＴ１７）とスイッチング率が高い場合のレイアウト設計ステップ（ＳＴ１８）を備えている。
【００１９】
ＳＴ１７では、ＳＴ１４で算出されたスイッチング率が基準値より小さい配線が、デザインルールで規定されている配線間隔の最小値（ｄ）でレイアウトされる。
【００２０】
ＳＴ１８では、ＳＴ１４で算出されたスイッチング率が基準値以上である配線が、ｄの２倍（２ｄ）の配線間隔でレイアウトされる。
【００２１】
信号のスイッチング率を判定する基準値は、例えば、１０％とする。これは、システム構成、仕様などによって差はあるが、多くの半導体装置において、セル間の配線における信号のスイッチング率が、配線数全体の概ね７０％で、１０％以下であることによる。
【００２２】
ＳＴ１６では、ＳＴ１５で生成されたレイアウトパターンをもとに、配線抵抗や配線間容量などの寄生物理量を考慮した動作速度、タイミング、および消費電力などの各種検証が実施される。
【００２３】
これらがＳＴ１１での仕様を満たしていれば、設計は終了し、レティクル製造のためのテープアウト（Ｔａｐｅ  Ｏｕｒ）が行われる。
【００２４】
図２は、本発明の実施例１に係わる半導体装置のレイアウト設計方法で生成される配線レイアウトパターンの一例を示すレイアウト図である。ここでは、一例として、スイッチング率が基準値よりも小さい場合のＳＴ１７で生成されるレイアウト例（図２（ａ））、およびスイッチング率が基準値以上である場合のＳＴ１８で生成されるレイアウト例（図２（ｂ））を示した。
【００２５】
図２（ａ）では、配線のスイッチング率が基準値より小さいので、配線２１ａ〜２１ｆは、デザインルールにおける配線間隔の最小値（ｄ）でレイアウトされている。このため、配線２１ａ〜２１ｆの単位長さ当たりの配線間容量Ｃ１〜Ｃ５は、ほぼ同じ値となる。
【００２６】
これに対し、図２（ｂ）では、配線２２ｂのスイッチング率が基準値以上であるので、配線２２ｂの両側はデザインルールでの最小値の２倍の間隔（２ｄ）でレイアウトされている。このため、配線２２ｂの両側における単位長さ当たりの配線間容量（Ｃ６およびＣ７）は他の配線（例えば、配線２１ｂ）のほぼ１／２となっている。
【００２７】
ＳＴ１５の説明で述べたように、多くのシステムにおいては、スイッチング率が高い（１０％以上）信号はそう多くはなく、したがって、これらの信号に隣接する配線を２ｄ離してレイアウトしたとしても、全体のチップサイズに及ぼす影響は無視できる程度に小さい。
【００２８】
上記実施例１によれば、自動配置配線によるレイアウト設計時にスイッチング率の高い配線の配線間隔を２倍にするだけなので、簡便なアルゴリズムでセル間の配線における配線容量を容易に低減でき、半導体装置の低消費電力化を容易に実現することができる。
【実施例２】
【００２９】
図３は、本発明の実施例２に係わる半導体装置のレイアウト設計方法を示すフロー図である。ここでは、主に、セル間の配線における消費電力の判定と自動配置配線によるレイアウト設計にかかわる部分を示した。
【００３０】
本発明の実施例２に係わる半導体装置のレイアウト設計方法は、仕様決定ステップ（ＳＴ３１）、論理設計ステップ（ＳＴ３２およびＳＴ３３）、回路解析ステップ（ＳＴ３４）、レイアウト設計ステップ（ＳＴ３５）、および各種検証ステップ（ＳＴ３６）を備えている。
【００３１】
また、ＳＴ３５は、実施例１と同様に、スイッチング率が低い場合のレイアウト設計ステップ（ＳＴ３７）とスイッチング率が高い場合のレイアウト設計ステップ（ＳＴ３８）を備えている。
【００３２】
各ステップでの詳細は、実施例１の対応するステップと同様であるので、詳しい説明は省略する。実施例１との違いは、ＳＴ３６からＳＴ３４へフィードバックをかけて消費電力のさらなる低減を図っている点である。
【００３３】
すなわち、ＳＴ３６では、ＳＴ３４でスイッチング率が基準値以上であった配線による消費電力とそれら配線のレイアウトによるチップサイズへの影響が解析され、ＳＴ３４でスイッチング率の判定に用いた基準値の増減が決定され、この更新された基準値がＳＴ３４へフィードバックされる。
【００３４】
チップサイズに余裕があり配線の消費電力が相対的に大きいときには、基準値を下げてＳＴ３４へフィードバックされる。この場合、ＳＴ３４では、より多くのセル間の配線が高スイッチング率として選定され、結果的に、チップサイズは増加し消費電力は低下する。
【００３５】
逆に、チップサイズが厳しく配線の消費電力が相対的に小さいときには、基準値を上げてＳＴ３４へフィードバックされる。この場合、ＳＴ３４では、高スイッチング率として選定される配線は少なくなり、結果的に、チップサイズは減少し消費電力は増加する。
【００３６】
このように、セル間の配線による消費電力に基づいて、スイッチング率の判定基準を更新しながらレイアウト設計（ＳＴ３５）を繰り返すことで、期待される消費電力とチップサイズとの最適化を図ることができる。
【００３７】
上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、スイッチング率の判定基準が適切に更新されるので、消費電力とチップサイズとの最適化を図ることができる。
【００３８】
上述の実施例１および２の説明では、スイッチング率が高い配線２２ｂの両側は２ｄあけるとしたが、本発明はこれに限られるものではなく、ｄより広い間隔であれば、原理的には任意の値で適用可能である。
【００３９】
また、上述の実施例１および２の説明では、スイッチング率を判定する基準値は１０％であるとしたが、本発明はこれに限られるものではなく、システムの仕様およびシステムの構成に基づいて適宜基準値を設定することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１に係わる半導体装置のレイアウト設計方法を示すフロー図。
【図２】本発明の実施例１に係わる半導体装置のレイアウト設計方法で生成される配線レイアウトパターンの一例を示すレイアウト図。
【図３】本発明の実施例２に係わる半導体装置のレイアウト設計方法を示すフロー図。
【符号の説明】
【００４１】
ＳＴ１１  仕様決定ステップ
ＳＴ１２、ＳＴ１３  論理設計ステップ
ＳＴ１４  回路解析ステップ
ＳＴ１５  レイアウト設計ステップ
ＳＴ１６  各種検証ステップ
ＳＴ１７  スイッチング率が低い場合のレイアウト設計ステップ
ＳＴ１８  スイッチング率が高い場合のレイアウト設計ステップ
【図１】
2008198649.tif 000003
【図２】
2008198649.tif 000004
【図３】
2008198649.tif 000005