(57)【要約】【課題】セルフカスコード方式において常に最適な出力抵抗を得ること。【解決手段】半導体基板上にソース又はドレインが互いに直列に接続された同一極性の２個のｎＭＩＳＦＥＴ（ＭＮ１、ＭＮ２）を有する。ＭＮ１及びＭＮ２のゲートは、同一のゲート端子ＶＧに接続される。ゲート端子ＶＧには、直流ゲートバイアス電圧と交流信号電圧が印加される。ＭＮ２のドレインは、ＭＮ１のドレインよりも高い電位が印加されている。ＭＮ２の基板に印加される直流基板バイアス電圧ＶＳＵＢは、ＭＮ１の基板に印加されるグラウンド電圧よりも高い。ＭＮ２の直流基板バイアス電圧ＶＳＵＢは、回路状態に応じて、変化するように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にソース又はドレインが互いに直列に接続された同一極性の複数のＭＩＳＦＥＴを有し、
前記複数のＭＩＳＦＥＴのゲートは、同一のゲート端子に接続され、
前記ゲート端子には、直流ゲートバイアス電圧と交流信号電圧が印加され、
前記複数のＭＩＳＦＥＴのうち前記ソース又は前記ドレインに高い電位が印加されているＭＩＳＦＥＴほど、基板に印加される直流基板バイアス電圧が高く、
回路状態に応じて、前記高い電位が印加されているＭＩＳＦＥＴの前記直流基板バイアス電圧を変化させるように構成されることを特徴とする半導体装置。
【請求項２】
前記複数のＭＩＳＦＥＴは、２個のＭＩＳＦＥＴであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート端子に印加される前記直流ゲートバイアス電圧を検出する第１回路と、
前記第１回路の出力信号に基づいて直流基準電圧を発生させる第２回路と、
を備え、
前記２個のＭＩＳＦＥＴのうちソースに低い又は高い電位が印加されている第１のＭＩＳＦＥＴの基板及びソースは、グラウンドに接続され、
前記直流基準電圧は、前記グラウンドから離れた第２のＭＩＳＦＥＴの基板に印加され、
前記直流基準電圧は、前記グラウンドの電圧と、前記第２のＭＩＳＦＥＴのドレイン電圧との間の電圧であり、かつ、前記直流ゲートバイアス電圧の減少に対して単調に減少することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１回路は、低域通過フィルタであることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ゲート端子に印加される前記直流ゲートバイアス電圧に基づいて直流基準電圧を発生させる第２回路を備え、
前記２個のＭＩＳＦＥＴのうちソースに低い又は高い電位が印加されている第１のＭＩＳＦＥＴの基板及びソースは、グラウンドに接続され、
前記直流基準電圧は、前記グラウンドから離れた第２のＭＩＳＦＥＴの基板に印加され、
前記直流基準電圧は、前記グラウンドの電圧と、前記第２のＭＩＳＦＥＴのドレイン電圧との間の電圧であり、かつ、前記直流ゲートバイアス電圧の減少に対して単調に減少することを特徴とする請求項２記載の半導体装置。
【請求項６】
前記直流基準電圧は、前記直流ゲートバイアス電圧の１次関数で表されることを特徴とする請求項３乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記第２回路は、正入力部から入力された外部の基準電圧と、負入力部から入力された前記第１回路の出力信号とに基づいて前記直流基準電圧を発生させる演算増幅器を含むことを特徴とする請求項３乃至６のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、アナログ用途のトランジスタを構成要素として有する論理素子が形成された半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、アナログ用途のトランジスタとなるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、微細化すると、一般的に、チャネル長（およびゲート長）の縮小に伴って電気的特性の劣化が顕在化してくるという短チャネル効果が顕著となる。長チャネルのＭＩＳＦＥＴでは、理想的にはしきい値電圧はドレイン電圧に依存しないが、短チャネルではドレイン電圧が高いほどしきい値電圧が下がるＤＩＢＬ（Drain Induced Barrier Lowering）が起こる。このＤＩＢＬにより、ＭＩＳＦＥＴの微分出力抵抗ｒｏが低下する。ＭＩＳＦＥＴのＡＣ（alternating current）動作でのゲインは、ＭＩＳＦＥＴのトランスコンダクタンスをｇｍとすると、数式「ｇｍ×ｒｏ」で与えられるので、微細化によりｇｍが大きくなってもｒｏが小さいと結果的にゲインが小さくなるという特性がある。ＤＩＢＬは、ＭＩＳＦＥＴのチャネル中で、ドレイン近傍に高い電界がかかることで起こる。
【０００３】
図１３は、ＭＩＳＦＥＴを模式的に示した断面図である。ＭＩＳＦＥＴが飽和領域で動作している状態では、ドレイン近傍は、チャネルの抵抗が高くなるので、他の領域よりも高い横方向の電界が印加される。この高電界により、ドレイン近傍のチャネル抵抗に対するドレイン電圧依存性が大きくなることがＤＩＢＬの原因である。ＤＩＢＬを抑制するには、図１４のようにドレイン近傍にしきい値の低い領域となる非対称チャネルを形成することが有効である。非対称チャネルを形成することにより、ドレイン近傍のチャネルの抵抗が下がるので、この領域の横方向電界が小さくなる。その結果、ドレイン近傍のチャネル抵抗に対するドレイン電圧依存性が小さくなるので、ＤＩＢＬが抑制される。このため、微分出力抵抗ｒｏが大きくなるので、高いゲインを得ることができることが知られている（非特許文献１参照）。
【０００４】
しかし、この様な構造を作成するには、ＭＩＳＦＥＴのしきい値調整用のチャネル注入（不純物注入）を行う際に、チャネルのドレイン側の注入量が小さくなるような不均一なチャネル注入を行わなければならない。このような注入は、チャネル長が短くなるほど難しくなるため、微細なＭＩＳＦＥＴに対しては現実的ではない。例えば、非特許文献１では、ゲート長０．３μｍのＭＩＳＦＥＴでこの構造を試作しているが、ゲート長が０．１μｍ以下となると、不均一にチャネル注入を行っても製造プロセス上の注入マスクとゲート電極形成用マスクのずれや、チャネル注入後の熱処理によって、不均一なチャネル不純物分布を形成することができなくなる。
【０００５】
これに代わる方式として、セルフカスコード方式が提案されている（非特許文献２参照）。この方式では、図１５のように２つのＭＩＳＦＥＴのゲート同士を接続し、下側のｎＭＩＳＦＥＴ  ＭＮ１のドレインと上側のｎＭＩＳＦＥＴ  ＭＮ２のソースを接続することで、２つのＭＩＳＦＥＴが１つのＭＩＳＦＥＴとして働くようにする。ここで、ＭＮ２のしきい値をＭＮ１よりも低く設定すると、図１４でチャネル注入を不均一とする方式と同等の効果が得られる。つまり、ＭＮ２のチャネル部の抵抗が下がるので、ＭＮ２にかかる電界が弱まる。これにより、ＭＮ１、ＭＮ２のしきい値電圧は、ＭＮ２のドレイン電圧ＶＤの影響を受けにくくなり、ＤＩＢＬが小さくなる。この結果、２つのＭＩＳＦＥＴの全体として微分出力抵抗ｒｏを大きくすることができる。
【０００６】
【非特許文献１】マサフミ・ミヤモト、外３名、「Asymmetrically-Doped Buried Layer (ADB) Structure CMOS for Low-Voltage Mixed Analog-Digital Applications」、Symposium on VLSI Technology Digest of Technical Papers、米国、アメリカ電気・電子通信学会（IEEE）、１９９６年７月、ｐ．１０２−１０３
【非特許文献２】カルロス・ギャラップ−モントロ（Carlos Galup-Montoro）、「Series-Parallel of FET's for High Gain and High Frequency Applications」、IEEE Journal of Solid-State Circuits、米国、アメリカ電気・電子通信学会（IEEE）、１９９４年９月、Ｖｏｌ．２９、Ｎｏ．９、ｐ．１０９４−１１０１
【非特許文献３】イチロー・フジモリ、外１名、A 1.5V, 4.1mW, Dual-Channel Audio Delta-Sigma D/A Converter」、IEEE Journal of Solid-State Circuits、米国、アメリカ電気・電子通信学会（IEEE）、１９９８年１２月、Ｖｏｌ．３３、Ｎｏ．１２、ｐ．１８６３−１８７０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前記セルフカスコード方式では、ＭＩＳＦＥＴのしきい値の異なる２種のＭＩＳＦＥＴを用意する必要があった。また、２種のＭＩＳＦＥＴの基板電圧を変える方式もあるが（非特許文献３参照）、基板電圧は固定である。しかしながら、セルフカスコード方式において最適なｒｏが得られるしきい値差は、ゲート電圧によって異なるので、しきい値差が固定では、バイアス条件が変化した場合に、最適な微分出力抵抗ｒｏが得られないという問題点があった。
【０００８】
本発明の主な課題は、セルフカスコード方式において常に最適な出力抵抗を得ることである。
【課題を解決するための手段】
【０００９】
本発明の一視点においては、半導体装置において、半導体基板上にソース又はドレインが互いに直列に接続された同一極性の複数のＭＩＳＦＥＴを有し、前記複数のＭＩＳＦＥＴのゲートは、同一のゲート端子に接続され、前記ゲート端子には、直流ゲートバイアス電圧と交流信号電圧が印加され、前記複数のＭＩＳＦＥＴのうち前記ソース又は前記ドレインに高い電位が印加されているＭＩＳＦＥＴほど、基板に印加される直流基板バイアス電圧が高く、回路状態に応じて、前記高い電位が印加されているＭＩＳＦＥＴの前記直流基板バイアス電圧を変化させるように構成されることを特徴とする。
【００１０】
本発明の前記半導体装置において、前記複数のＭＩＳＦＥＴは、２個のＭＩＳＦＥＴであることが好ましい。
【００１１】
本発明の前記半導体装置において、前記ゲート端子に印加される前記直流ゲートバイアス電圧を検出する第１回路と、前記第１回路の出力信号に基づいて直流基準電圧を発生させる第２回路と、を備え、前記２個のＭＩＳＦＥＴのうちソースに低い又は高い電位が印加されている第１のＭＩＳＦＥＴの基板及びソースは、グラウンドに接続され、前記直流基準電圧は、前記グラウンドから離れた第２のＭＩＳＦＥＴの基板に印加され、前記直流基準電圧は、前記グラウンドの電圧と、前記第２のＭＩＳＦＥＴのドレイン電圧との間の電圧であり、かつ、前記直流ゲートバイアス電圧の減少に対して単調に減少することが好ましい。
【００１２】
本発明の前記半導体装置において、前記第１回路は、低域通過フィルタであることが好ましい。
【００１３】
本発明の前記半導体装置において、前記ゲート端子に印加される前記直流ゲートバイアス電圧に基づいて直流基準電圧を発生させる第２回路を備え、前記２個のＭＩＳＦＥＴのうちソースに低い又は高い電位が印加されている第１のＭＩＳＦＥＴの基板及びソースは、グラウンドに接続され、前記直流基準電圧は、前記グラウンドから離れた第２のＭＩＳＦＥＴの基板に印加され、前記直流基準電圧は、前記グラウンドの電圧と、前記第２のＭＩＳＦＥＴのドレイン電圧との間の電圧であり、かつ、前記直流ゲートバイアス電圧の減少に対して単調に減少することが好ましい。
【００１４】
本発明の前記半導体装置において、前記直流基準電圧は、前記直流ゲートバイアス電圧の１次関数で表されることが好ましい。
【００１５】
本発明の前記半導体装置において、前記第２回路は、正入力部から入力された外部の基準電圧と、負入力部から入力された前記第１回路の出力信号とに基づいて前記直流基準電圧を発生させる演算増幅器を含むことが好ましい。
【発明の効果】
【００１６】
本発明によれば、ゲート端子の直流ゲートバイアス電圧にあわせて基板の直流基板バイアス電圧を変化させることで、セルフカスコード方式において常に最適な出力抵抗を得ることができる。
【発明を実施するための最良の形態】
【００１７】
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した回路図である。図２は、本発明の実施形態１に係る半導体装置におけるバイアス電圧ＶＧごとのドレイン電圧ＶＤ−ドレイン電流ＩＤの特性を示したグラフである。以降では、ｎ型ＭＩＳＦＥＴを例に述べるが、全ての電圧の極性を逆転させることで、ｐ型ＭＩＳＦＥＴに対しても同じ回路が適用できる（ｐ型ＭＩＳＦＥＴについては後述）。
【００１８】
実施形態１に係る半導体装置では、ｎ型ＭＩＳＦＥＴ  ＭＮ１とＭＮ２が直列に接続されている。すなわち、ＭＮ１とＭＮ２のゲート端子同士を接続し、ＭＮ１のドレイン端子とＭＮ２のソース端子を接続している。また、ＭＮ２の基板電圧（直流基板バイアス電圧）ＶＳＵＢは、ＭＮ１の基板電圧（グラウンド電圧；０Ｖ）よりも高くしている。ＭＮ１のソース及び基板電圧を０Ｖとし、ＭＮ１とＭＮ２のゲートに一定のバイアス電圧（ゲート電圧）ＶＧを印加した状態で、ＭＮ２のドレイン電圧ＶＤを変化させると、ＭＮ１、ＭＮ２を流れるドレイン電流ＩＤは図２のようになる。
【００１９】
次に、実施形態１に係る半導体装置からＭＮ２を除いた回路と比較する。図３は、比較例に係る半導体装置の構成を模式的に示した回路図である。図４は、比較例に係る半導体装置におけるバイアス電圧ＶＧごとのドレイン電圧ＶＤ−ドレイン電流ＩＤの特性を示したグラフである。
【００２０】
実施形態１に係る半導体装置（図１参照）からＭＮ２を除いた回路（比較例；図３参照）では、ゲートに一定のバイアス電圧ＶＧを印加した状態で、ドレイン電圧ＶＤを変化させると、ＭＮ１を流れるドレイン電流ＩＤは図４のようになる。実施形態１の回路（図２参照）の方が、比較例の回路（図４参照）よりもドレイン電圧ＶＤの高い領域でのドレイン電流ＩＤに対するドレイン電圧ＶＤ依存性が小さい。つまり、ｒｏ（＝ｄＶＤ／ｄＩＤ）が大きくなっていることが分かる。
【００２１】
図５は、本発明の実施形態１に係る半導体装置におけるバイアス電圧ＶＧごとのドレイン電圧ＶＤ−ドレイン電流ＩＤの特性とドレイン電圧ＶＤ−電圧ＶＮの特性を同時に示したグラフである。
【００２２】
図５を参照すると、ＭＮ２のドレイン電圧ＶＤを高くしていくと、最初はＭＮ１とＭＮ２の接続点の電圧ＶＮ（図１参照）は大きく変化するが、ある程度ドレイン電圧ＶＤが大きくなると接続点電圧ＶＮの変化量は小さくなる。これは、ドレイン電圧ＶＤが小さい時はＭＮ１とＭＮ２はどちらも線形領域で動作するので、ＭＮ１とＭＮ２のソース／ドレイン間にはほぼ同じ大きさの電圧が印加されるが、ある程度ドレイン電圧ＶＤが大きくなるとＭＮ２が先に飽和領域に移行するので、ＭＮ２のソース／ドレイン間にＭＮ１のソース／ドレイン間よりも大きな電圧が印加される。その結果、ＭＮ１のソース／ドレイン間の電圧は、ドレイン電圧ＶＤの影響をあまり受けなくなり、ドレイン電流ＩＤに対するＭＮ２のドレイン電圧ＶＤの依存性が小さくなる。
【００２３】
このＭＮ２が飽和領域に移行するためのドレイン電圧ＶＤがあまり高いと、ＭＮ１が先に飽和領域に移行するので、適切な出力抵抗が得られない。また、逆にあまり低いと、ＭＮ２のチャネル抵抗が高くなりすぎてドレイン電流ＩＤが小さくなってしまうので、ＭＮ２が飽和領域に移行する電圧を適切に選ぶ必要がある。しかし、このドレイン電圧ＶＤは、ＭＮ２のしきい値電圧ＶＴＨ２とＭＮ１、ＭＮ２のバイアス電圧ＶＧに依存する。そこで、図１ではＭＮ２のしきい値電圧ＴＨ２をＭＮ２の基板に印加する基板電圧ＶＳＵＢを操作することで変化させる。
【００２４】
図６は、本発明の実施形態１に係る半導体装置の回路（図１参照）において、バイアス電圧ＶＧとドレイン電圧ＶＤを固定し、かつ、ＭＮ２の基板電圧ＶＳＵＢを変化させたときの微分出力抵抗ｒｏ（＝ｄＶＤ／ｄＩＤ）の変化を模式的に示したグラフである。ここで縦軸は微分出力抵抗ｒｏをドレイン電流ＩＤで規格化した値を表示している。また、Ｌはゲート長である。
【００２５】
微分出力抵抗ｒｏが極大となる基板電圧ＶＳＵＢが図１の回路における最適基板バイアスであるが、この値はバイアス電圧ＶＧにより変化することが分かる。そこで、微分出力抵抗ｒｏが極大となる基板電圧ＶＳＵＢの電圧ＶＳＵＢＰＥＡＫを求めた結果が、図７で示した点部分に相当する。なお、図７は、本発明の実施形態１に係る半導体装置のドレイン電圧ＶＤごとの微分出力抵抗ｒｏが極大となるＶＳＵＢの電圧ＶＳＵＢＰＥＡＫを求めた結果を模式的に示したグラフである。
【００２６】
図７を参照すると、バイアス電圧ＶＧが高いほどＶＳＵＢＰＥＡＫが小さくなる。このバイアス電圧ＶＧはグラウンド電位とドレイン電圧ＶＤの間の値である。この関係は、厳密には１次関数ではないが、図７の実線部分のように狭いバイアス電圧ＶＧの範囲（図７では０．３〜０．７Ｖ）では１次関数で近似できる。そこで、図１のＭＮ１、ＭＮ２のバイアス電圧ＶＧの１次関数となるような基準電圧を発生させてＶＳＵＢに印加することでバイアス電圧ＶＧに対して最適な基板電圧ＶＳＵＢ、つまりＭＮ２のしきい値が得られる。
【００２７】
図８は、本発明の実施形態１に係る半導体装置の変形例１の構成（３個以上のＭＩＳＦＥＴで構成）を模式的に示した回路図である。
【００２８】
図８は、ｎ個のｎ型ＭＩＳＦＥＴ  ＭＮ１〜ＭＮｎを直列に接続した場合である。ここでは、ＭＮ１〜ＭＮｎのゲート端子同士を接続し、ＭＮ１のドレイン端子とＭＮ２のソース端子を接続し、ＭＮ２のドレイン端子とＭＮ３のソース端子を接続し、……、ＭＮｎ−１のドレイン端子とＭＮｎのソース端子を接続し、ＭＮ１のソース及び基板はグラウンドに接続している。ＭＮ２〜ＭＮｎの基板電圧ＶＳＵＢ２〜ＶＳＵＢｎには、グラウンド電圧とそれぞれのＭＩＳＦＥＴのドレイン電圧の間の電圧を印加し、「０＜ＶＳＵＢ２＜ＶＳＵＢ３＜……＜ＶＳＵＢｎ」とする。ＭＮ１〜ＭＮｎのゲートには、一定のバイアス電圧（ゲート電圧）ＶＧが印加される。ＭＮｎのドレインには、ドレイン電圧ＶＤ（＝ＶＤｎ）が印加される。
【００２９】
図９は、本発明の実施形態１に係る半導体装置の変形例２の構成（２つのｐ型ＭＩＳＦＥＴを直列に接続した構成）を模式的に示した回路図である。
【００３０】
図９の場合、図１（２つのｎ型ＭＩＳＦＥＴを直列に接続した構成）とは全ての端子の極性が反転し、ＶＳＵＢの電圧は「ＶＤ＜ＶＳＵＢ＜グラウンド」となる。
【００３１】
実施形態１によれば、ゲート電極の直流バイアス電圧にあわせて基板の直流バイアス電圧を変化させることで、セルフカスコード方式において常に最適な出力抵抗を得ることができる。
【実施例１】
【００３２】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１０は、本発明の実施例１に係る半導体装置の構成を模式的に示した回路図である。
【００３３】
実施例１に係る半導体装置は、ｎ型ＭＩＳＦＥＴ  ＭＮ１とＭＮ２を直列に接続した回路を含むアンプ回路を有する。ＭＮ１のゲートは、ＭＮ２のゲートと接続され、入力部ＩＮと接続されている。ＭＮ１のソース及び基板は、グラウンド（０Ｖ）に接続されている。ＭＮ１のドレインは、ＭＮ２のソースと接続されている。ＭＮ２のゲートは、ＭＮ１のゲートと接続され、入力部ＩＮと接続されている。ＭＮ２のソースは、ＭＮ１のドレインと接続されている。ＭＮ２の基板電圧は、基準電圧発生回路ＲＥＦ１からの基準電圧となっており、ＭＮ１の基板電圧（グラウンド電圧）よりも高くしている。ＭＮ２のドレインは、負荷抵抗ＲＬを介して電源電圧ＶＤＤに接続されるとともに、出力部ＯＵＴと接続されている。
【００３４】
入力部ＩＮには、直流ゲートバイアス電圧と交流信号電圧よりなる信号が入力されている。低域通過フィルタＬＰ１は、ゲート電極のバイアス電圧を検出する回路であり、入力部ＩＮからの信号から、妨害波や、信号自身で発生するスプリアス成分を除去した信号を、基準電圧発生回路ＲＥＦ１に向けて出力する。基準電圧発生回路ＲＥＦ１は、低域通過フィルタＬＰ１からの信号に基づいて、バイアス電圧の減少に対して単調に減少する基準電圧を発生し、基準電圧をＭＮ２の基板に向けて出力する。
【００３５】
実施例１によれば、ゲート電圧（バイアス電圧）を検知して自動的にＭＮ２のしきい値電圧を変化させることができるので、常に最適なＭＮ２のしきい値が得られる。
【実施例２】
【００３６】
本発明の実施例２に係る半導体装置について図面を用いて説明する。図１１は、本発明の実施例２に係る半導体装置の構成を模式的に示した回路図である。
【００３７】
実施例２に係る半導体装置は、ｎ型ＭＩＳＦＥＴ  ＭＮ１とＭＮ２を直列に接続した回路を含むアンプ回路を有する。ＭＮ１のゲートは、ＭＮ２のゲートと接続され、入力部ＩＮと接続されている。ＭＮ１のソース及び基板は、グラウンド（０Ｖ）に接続されている。ＭＮ１のドレインは、ＭＮ２のソースと接続されている。ＭＮ２のゲートは、ＭＮ１のゲートと接続され、入力部ＩＮと接続されている。ＭＮ２のソースは、ＭＮ１のドレインと接続されている。ＭＮ２の基板電圧は、演算増幅器Ｏ１の出力電圧「−（ＩＮ−ＶＲ）×Ｒ２／Ｒ１＋ＶＲ」となっており、ＭＮ１の基板電圧（グラウンド電圧）よりも高くしている。ＭＮ２のドレインは、負荷抵抗ＲＬを介して電源電圧ＶＤＤに接続されるとともに、出力部ＯＵＴと接続されている。
【００３８】
入力部ＩＮには、直流バイアス電圧と交流信号電圧よりなる信号が入力されている。低域通過フィルタＬＰ１は、入力部ＩＮからの信号から、妨害波や、信号自身で発生するスプリアス成分を除去した信号を、抵抗Ｒ１を介して抵抗Ｒ２、及び演算増幅器Ｏ１の負入力部に向けて出力する。抵抗Ｒ２は、抵抗Ｒ１と、ＭＮ２の基板との間において演算増幅器Ｏ１と並列に接続されている。演算増幅器Ｏ１は、正入力部から入力された外部の基準電圧ＶＲと、負入力部から入力された入力電圧ＩＮと、抵抗Ｒ１と、抵抗Ｒ２と、に基づいて、出力電圧「−（ＩＮ−ＶＲ）×Ｒ２／Ｒ１＋ＶＲ」をＭＮ２の基板に向けて出力する。演算増幅器Ｏ１の出力電圧は、抵抗Ｒ１、抵抗Ｒ２、基準電圧ＶＲで決まる１次関数で表される。
【００３９】
実施例２によれば、演算増幅器Ｏ１の出力電圧をＭＮ２の基板に印加することで、ゲート電圧（バイアス電圧）に比例したＭＮ２の基板電圧が発生し、常に最適なＭＮ２のしきい値が得られる。
【実施例３】
【００４０】
本発明の実施例３に係る半導体装置について図面を用いて説明する。図１２は、本発明の実施例３に係る半導体装置の構成を模式的に示した回路図である。
【００４１】
実施例３に係る半導体装置は、ｎ型ＭＩＳＦＥＴ  ＭＮ１とＭＮ２を直列に接続した回路を含むアンプ回路を有する。ＭＮ１のゲートは、ＭＮ２のゲートと接続され、入力部ＩＮと接続されている。ＭＮ１のソース及び基板は、グラウンド（０Ｖ）に接続されている。ＭＮ１のドレインは、ＭＮ２のソースと接続されている。ＭＮ２のゲートは、ＭＮ１のゲートと接続され、入力部ＩＮと接続されている。ＭＮ２のソースは、ＭＮ１のドレインと接続されている。ＭＮ２の基板電圧は、演算増幅器Ｏ１の出力電圧「−（ＩＮ−ＶＲ）×Ｒ２／Ｒ１＋ＶＲ」となっており、ＭＮ１の基板電圧（グラウンド電圧）よりも高くしている。ＭＮ２のドレインは、負荷抵抗ＲＬを介して電源電圧ＶＤＤに接続されるとともに、出力部ＯＵＴと接続されている。
【００４２】
入力部ＩＮには、直流バイアス電圧と交流信号電圧よりなる信号が入力されている。入力部ＩＮからの信号は、抵抗Ｒ１を介して抵抗Ｒ２、及び演算増幅器Ｏ１の負入力部に入力される。抵抗Ｒ２は、抵抗Ｒ１と、ＭＮ２の基板との間において演算増幅器Ｏ１と並列に接続されている。演算増幅器Ｏ１は、正入力部から入力された外部の基準電圧ＶＲと、負入力部から入力された入力電圧ＩＮと、抵抗Ｒ１と、抵抗Ｒ２と、に基づいて、出力電圧「−（ＩＮ−ＶＲ）×Ｒ２／Ｒ１＋ＶＲ」をＭＮ２の基板に向けて出力する。演算増幅器Ｏ１の出力電圧は、抵抗Ｒ１、抵抗Ｒ２、基準電圧ＶＲで決まる１次関数で表される。ここで、演算増幅器Ｏ１の出力電圧の帯域は、入力部ＩＮに入力される交流信号よりも低周波であり、直流バイアス電圧のみを増幅するものとする。
【００４３】
実施例３によれば、演算増幅器Ｏ１の出力電圧をＭＮ２の基板に印加することで、ゲート電圧（バイアス電圧）に比例したＭＮ２の基板電圧が発生し、常に最適なＭＮ２のしきい値が得られる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した回路図である。
【図２】本発明の実施形態１に係る半導体装置におけるバイアス電圧ＶＧごとのドレイン電圧ＶＤ−ドレイン電流ＩＤの特性を示したグラフである。
【図３】比較例に係る半導体装置の構成を模式的に示した回路図である。
【図４】比較例に係る半導体装置におけるバイアス電圧ＶＧごとのドレイン電圧ＶＤ−ドレイン電流ＩＤの特性を示したグラフである。
【図５】本発明の実施形態１に係る半導体装置におけるバイアス電圧ＶＧごとのドレイン電圧ＶＤ−ドレイン電流ＩＤの特性とドレイン電圧ＶＤ−電圧ＶＮの特性を同時に示したグラフである。
【図６】本発明の実施形態１に係る半導体装置の回路（図１参照）において、バイアス電圧ＶＧとドレイン電圧ＶＤを固定し、かつ、ＭＮ２の基板電圧ＶＳＵＢを変化させたときの微分出力抵抗ｒｏ（＝ｄＶＤ／ｄＩＤ）の変化を模式的に示したグラフである。
【図７】本発明の実施形態１に係る半導体装置のドレイン電圧ＶＤごとの微分出力抵抗ｒｏが極大となるＶＳＵＢの電圧ＶＳＵＢＰＥＡＫを求めた結果を模式的に示したグラフである。
【図８】本発明の実施形態１に係る半導体装置の変形例１の構成（３個以上のＭＩＳＦＥＴで構成）を模式的に示した回路図である。
【図９】本発明の実施形態１に係る半導体装置の変形例２の構成（２つのｐ型ＭＩＳＦＥＴを直列に接続した構成）を模式的に示した回路図である。
【図１０】本発明の実施例１に係る半導体装置の構成を模式的に示した回路図である。
【図１１】本発明の実施例２に係る半導体装置の構成を模式的に示した回路図である。
【図１２】本発明の実施例３に係る半導体装置の構成を模式的に示した回路図である。
【図１３】従来例１に係る半導体装置におけるＭＩＳＦＥＴの動作を説明するための模式図である。
【図１４】従来例２に係る半導体装置における非対称型ＭＩＳＦＥＴの動作を説明するための模式図である。
【図１５】従来例３に係る半導体装置におけるセルフカスコード方式の構成を模式的に示した回路図である。
【符号の説明】
【００４５】
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮｎ  ｎＭＩＳＦＥＴ
ＭＰ１、ＭＰ２  ｐＭＩＳＦＥＴ
ＶＧ  バイアス電圧（ゲート電圧、直流ゲートバイアス電圧）
ＶＤ、ＶＤ１、ＶＤ２、ＶＤ３、ＶＤｎ  ドレイン電圧
ＶＳＵＢ、ＶＳＵＢ２、ＶＳＵＢ３、ＶＳＵＢｎ  基板電圧（直流基板バイアス電圧）
ＶＮ  接続点電圧
ＩＤ  ドレイン電流
ＶＤＤ  電源電圧
ＲＬ  負荷抵抗
ＯＵＴ  出力部
ＩＮ  入力部（入力電圧、ゲート端子）
ＬＰ１  低域通過フィルタ
ＲＥＦ１  基準電圧発生回路
Ｒ１、Ｒ２  抵抗
ＶＲ  基準電圧
Ｏ１  演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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