(57)【要約】【課題】従来のＤＲＡＭにおいては、ビット線の配置密度が低い。【解決手段】半導体記憶装置１は、ビット線１０、キャパシタ２０、ビットコンタクト３０、およびキャパシタコンタクト４０を備えている。ビット線１０は、半導体基板５０の上方に設けられている。ビット線１０は、ビットコンタクト３０によって半導体基板５０に接続されている。キャパシタ２０は、キャパシタコンタクト４０によって半導体基板５０に接続されている。隣り合う２本のビット線１０について、キャパシタコンタクト４０が設けられた部分のピッチｄ２（第１のピッチ）は、ビットコンタクト３０が設けられた部分のピッチｄ３（第２のピッチ）よりも大きい。また、ビットコンタクト３０が設けられた部分のビット線１０間の間隔ｄ４は、ビットコンタクト３０が設けられた部分のビット線１０の幅ｄ５よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上方に設けられた複数のビット線と、
前記ビット線よりも上層に設けられたキャパシタと、
前記ビット線と前記半導体基板とを接続するビットコンタクトと、
前記キャパシタと前記半導体基板とを接続するキャパシタコンタクトと、を備え、
隣り合う２本の前記ビット線について、前記キャパシタコンタクトが設けられた部分のピッチである第１のピッチは、前記ビットコンタクトが設けられた部分のピッチである第２のピッチよりも大きく、
前記ビットコンタクトが設けられた前記部分の前記２本のビット線間の間隔は、前記ビットコンタクトが設けられた前記部分の前記ビット線の幅よりも大きいことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記キャパシタに接続された第１の電界効果トランジスタを更に備える半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記第１の電界効果トランジスタのゲート電極およびソース・ドレイン領域の表面には、シリサイド層が設けられている半導体記憶装置。
【請求項４】
請求項２または３に記載の半導体記憶装置において、
前記第１の電界効果トランジスタよりも短いゲート長をもつ第２の電界効果トランジスタを更に備える半導体記憶装置。
【請求項５】
請求項２乃至４いずれかに記載の半導体記憶装置において、
前記第１の電界効果トランジスタよりも薄いゲート絶縁膜を有する第２の電界効果トランジスタを更に備える半導体記憶装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体記憶装置において、
前記各ビット線の厚みは、３０ｎｍ以上９０ｎｍ以下である半導体記憶装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体記憶装置において、
前記第２のピッチを１としたとき、前記第１のピッチは１．２以上２以下である半導体記憶装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体記憶装置において、
第１の方向に延在するワード線と、
前記半導体基板に形成され、第２の方向に延在する拡散層と、を更に備え、
前記第１の方向と前記第２の方向とがなす角をθとしたとき、０＜θ＜９０°である半導体記憶装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体記憶装置において、
前記キャパシタコンタクトを構成する材料は、タングステンを含んでいる半導体記憶装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体記憶装置において、
前記キャパシタの上部電極および下部電極は、共に金属材料によって構成されている半導体記憶装置。
【請求項１１】
請求項１乃至１０いずれかに記載の半導体記憶装置において、
前記キャパシタは、ＤＲＡＭを構成している半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置において、
前記ＤＲＡＭは、ロジック回路と混載されている半導体記憶装置。
【請求項１３】
請求項１乃至１２いずれかに記載の半導体記憶装置において、
前記ビットコンタクトが設けられた前記部分の前記２本のビット線間の前記間隔は、当該２本のビット線間の最小間隔に相当する半導体記憶装置。
【請求項１４】
請求項１乃至１３いずれかに記載の半導体記憶装置において、
前記各ビット線の幅は、略一定である半導体記憶装置。
【請求項１５】
請求項１乃至１４いずれかに記載の半導体記憶装置において、
前記半導体基板上に設けられたワード線と、
前記半導体基板に形成された複数の拡散層と、
前記複数の拡散層を分離する素子分離領域と
を更に備え、
前記ワード線の一部の幅が、前記ワード線の他の部分の幅よりも細い半導体記憶装置。
【請求項１６】
請求項１５に記載の半導体記憶装置において、
他の部分の幅よりも細い幅の前記ワード線の一部が、前記素子分離領域上に設けられている半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
図７は、従来のＤＲＡＭを示す平面図である。また、図８は、図７のVIII−VIII線に沿った断面図である。ＤＲＡＭ１００は、ビット線１０１、ワード線１０２、ビットコンタクト１０３、キャパシタコンタクト１０４およびキャパシタ１０６を備えている。ビットコンタクト１０３は、ビット線１０１と半導体基板１０５とを接続している。また、キャパシタコンタクト１０４は、キャパシタ１０６と半導体基板１０５とを接続している。このＤＲＡＭ１００においては、隣り合う２本のビット線１０１が一定のピッチ（中心線間距離）ｄ１を保ちながら並行している。
【０００３】
なお、本発明に関連する先行技術文献としては、特許文献１が挙げられる。
【特許文献１】特開平６−５８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＤＲＡＭ１００において、上記ピッチｄ１は、ビット線１０１とキャパシタコンタクト１０４との重ね合わせマージンを確保するのに充分な大きさに設定される。すなわち、ピッチｄ１は、製造時の加工誤差を考慮してもビット線１０１およびキャパシタコンタクト１０４が互いに接触することのないような大きさに設定される。その結果、ビットコンタクト１０３が設けられた部分では、ビット線１０１間に、必要以上に広いスペースが生じてしまう。このことは、ビット線１０１の配置密度の低下、ひいてはチップサイズの増大につながる。
【課題を解決するための手段】
【０００５】
本発明による半導体記憶装置は、半導体基板の上方に設けられた複数のビット線と、上記ビット線よりも上層に設けられたキャパシタと、上記ビット線と上記半導体基板とを接続するビットコンタクトと、上記キャパシタと上記半導体基板とを接続するキャパシタコンタクトと、を備え、隣り合う２本の上記ビット線について、上記キャパシタコンタクトが設けられた部分のピッチである第１のピッチは、上記ビットコンタクトが設けられた部分のピッチである第２のピッチよりも大きく、上記ビットコンタクトが設けられた上記部分の上記２本のビット線間の間隔は、上記ビットコンタクトが設けられた上記部分の上記ビット線の幅よりも大きいことを特徴とする。
【０００６】
本発明においては、キャパシタコンタクトが設けられた部分とビットコンタクトが設けられた部分とで、隣り合う２本のビット線間のピッチを相違させている。すなわち、前者のピッチ（第１のピッチ）を後者のピッチ（第２のピッチ）よりも大きく設定している。これにより、ビット線とキャパシタコンタクトとの重ね合わせマージンを確保しつつ、ビット線を高密度で配置することが可能となる。
【発明の効果】
【０００７】
本発明によれば、ビット線とキャパシタコンタクトとの重ね合わせマージンを確保しつつ、ビット線を高密度で配置することが可能な半導体記憶装置が実現される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ、本発明による半導体記憶装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【０００９】
（第１の実施形態）
図１は、本発明による半導体記憶装置の第１の実施形態を示す平面図である。また、図２は、図１のII−II線に沿った断面図である。半導体記憶装置１は、ビット線１０、キャパシタ２０、ビットコンタクト３０、およびキャパシタコンタクト４０を備えている。これらは、ＤＲＡＭを構成している。
【００１０】
ビット線１０は、半導体基板５０の上方に設けられている。具体的には、ビット線１０は、半導体基板５０上に形成された層間絶縁膜５２中に設けられている。本実施形態において半導体基板５０は、シリコン基板である。各ビット線１０の幅は、略一定である。また、各ビット線１０の厚みは、３０ｎｍ以上９０ｎｍ以下であることが好ましい。
【００１１】
層間絶縁膜５２中には、下部電極２２と容量絶縁膜２４と上部電極２６とからなるキャパシタ２０も設けられている。キャパシタ２０は、ビット線１０よりも上層に位置する。すなわち、上記ＤＲＡＭは、ＣＯＢ（Capacitor Over Bit-line）構造を有している。キャパシタ２０の上部電極２６および下部電極２２は、共に金属材料によって構成されている。
【００１２】
ビット線１０は、ビットコンタクト３０によって半導体基板５０に接続されている。すなわち、ビットコンタクト３０は、ビット線１０と、半導体基板５０に形成された拡散層５６（図１中の点線で囲まれた領域）とを接続している。拡散層５６の表層は、シリサイド化され、シリサイド層５８が形成されている。本実施形態においては、ＤＲＡＭ中の拡散層５６の表層全体がシリサイド化されている。隣り合う拡散層５６は、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域５４によって互いに分離されている。
【００１３】
キャパシタ２０は、キャパシタコンタクト４０によって半導体基板５０に接続されている。すなわち、キャパシタコンタクト４０は、キャパシタ２０と拡散層５６とを接続している。本実施形態においてキャパシタコンタクト４０は、２段の導体プラグによって構成されている。このキャパシタコンタクト４０を構成する材料は、タングステンを含んでいることが好ましい。
【００１４】
隣り合う２本のビット線１０について、キャパシタコンタクト４０が設けられた部分のピッチｄ２（第１のピッチ）は、ビットコンタクト３０が設けられた部分のピッチｄ３（第２のピッチ）よりも大きい。ここで、ビット線１０間のピッチは、ビット線１０の中心線間の距離として定義される。したがって、キャパシタコンタクト４０が設けられた部分のピッチｄ２は、キャパシタコンタクト４０の中心を通り、当該キャパシタコンタクト４０の両側に位置する２本のビット線１０の中心線どうしを最短距離で結ぶ線分の長さに等しい。また、ビットコンタクト３０が設けられた部分のピッチｄ３は、一端がビットコンタクト３０の中心に一致し、当該ビットコンタクト３０に接するビット線１０の中心線とその隣りに位置するビット線１０の中心線とを最短距離で結ぶ線分の長さに等しい。ピッチｄ３を１としたとき、ピッチｄ２は１．２以上２以下であることが好ましい。
【００１５】
さらに、ビットコンタクト３０が設けられた部分のビット線１０間の間隔ｄ４は、ビットコンタクト３０が設けられた部分のビット線１０の幅ｄ５よりも大きい。間隔ｄ４は、ビットコンタクト３０に接するビット線１０とその隣りに位置するビット線１０とを最短距離で結ぶ線分のうち、その延長線が当該ビットコンタクト３０の中心を通る線分の長さに等しい。本実施形態において間隔ｄ４は、ビット線１０間の最小間隔に等しい。また、幅ｄ５は、ビット線１０の、ビットコンタクト３０に接する部分の幅である。
【００１６】
また、半導体記憶装置１は、図１に示すように、ワード線６０も備えている。ワード線６０の表層は、シリサイド化されている。本実施形態においては、ワード線６０の表層全体がシリサイド化されている。ここで、このワード線６０の延在方向（図１の上下方向）を第１の方向とし、拡散層５６の延在方向を第２の方向とする。このとき、第１および第２の方向がなす角θは、０＜θ＜９０°を満たす。換言すれば、拡散層５６は、斜め方向、すなわちワード線６０の延在方向またはそれに直交する方向の何れにも一致しない方向に延在している。角θは、４５°≦θ≦８０°を満たすことが好ましい。
【００１７】
図３は、図１のIII−III線に沿った断面図である。同図に示すように、半導体記憶装置１は、電界効果トランジスタ（ＦＥＴ）７０も備えている。ＦＥＴ７０は、ソース・ドレイン領域７２（拡散層５６の一部）、ゲート電極７４（ワード線６０の一部）およびゲート絶縁膜７６を有している。拡散層５６およびワード線６０の表層がシリサイド化されていることに伴い、ソース・ドレイン領域７２およびゲート電極７４の表層もシリサイド化され、シリサイド層７３およびシリサイド層７５が形成されている。また、ゲート電極７４の側面は、側壁絶縁膜７８で覆われている。
【００１８】
ＦＥＴ７０は、ビットコンタクト３０を介してビット線１０に接続されるとともに、キャパシタコンタクト４０を介してキャパシタ２０に接続されている。具体的には、ソース・ドレイン領域７２の一方にビット線１０が接続され、他方にキャパシタ２０が接続されている。
【００１９】
図４は、半導体記憶装置１のロジック部を示す断面図である。つまり、上記ＤＲＡＭは、ロジック回路と混載された混載ＤＲＡＭである。同図に示すように、ロジック部には、ＦＥＴ８０が形成されている。ＦＥＴ８０は、ソース・ドレイン領域８２、ゲート電極８４およびゲート絶縁膜８６を有している。ソース・ドレイン領域８２およびゲート電極８４の表層は、シリサイド化され、シリサイド層８３およびシリサイド層８５が形成されている。また、ゲート電極８４の側面は、側壁絶縁膜８８で覆われている。ソース・ドレイン領域８２には、導体プラグ９４を介して配線９２が接続されている。ＦＥＴ８０のゲート長は、ＦＥＴ７０（図３参照）のそれよりも短い。また、ゲート絶縁膜８６は、ＦＥＴ７０のゲート絶縁膜７６よりも薄い。ゲート絶縁膜７６およびゲート絶縁膜８６の厚みは、例えば、それぞれ５ｎｍおよび２ｎｍである。
【００２０】
本実施形態の効果を説明する。本実施形態においては、キャパシタコンタクト４０が設けられた部分とビットコンタクト３０が設けられた部分とで、隣り合う２本のビット線１０間のピッチを相違させている。すなわち、図１および図２に示したように、前者のピッチ（ピッチｄ２）を後者のピッチ（ピッチｄ３）よりも大きく設定している。これにより、ビット線１０とキャパシタコンタクト４０との重ね合わせマージンを確保しつつ、ビット線１０を高密度で配置することが可能となる。このことは、チップサイズの縮小に資する。
【００２１】
さらに、ビットコンタクト３０が設けられた部分のビット線１０間の間隔ｄ４は、ビットコンタクト３０が設けられた部分のビット線１０の幅ｄ５よりも大きい。これにより、ビット線１０間に生じる寄生容量が低減され、動作速度の充分に高いＤＲＡＭが実現される。
【００２２】
図５および図６を参照しつつ、この点について説明する。図５は、回路の動作速度と、配線幅および配線間隔の比との関係を示すグラフである。縦軸が動作速度を、横軸が配線幅および配線間隔の比を表している。配線幅および配線間隔の比は、図６に示すように、配線９６の幅をａ、配線９６間の間隔をｂとしたとき、ａ／ｂの値として与えられる。このグラフからわかるように、ａ／ｂ＜１．０のとき、目標動作速度が達成される。この条件は、上記間隔ｄ４が上記幅ｄ５よりも大きいという条件に相当する。また、ａ／ｂの値は、より好ましくは０．８以下、さらに好ましくは０．６以下である。
【００２３】
ソース・ドレイン領域７２およびゲート電極７４の表層がシリサイド化されている。これにより、寄生抵抗が小さくなるため、ＦＥＴ７０の動作速度の向上、ひいてはＤＲＡＭの動作速度の向上を図ることができる。特に本実施形態においては、ＤＲＡＭ中の拡散層５６の表層全体およびワード線６０の表層全体がシリサイド化されている。これにより、ＤＲＡＭの動作速度の一層の向上を図ることができる。
【００２４】
ビット線１０の厚みが３０ｎｍ以上９０ｎｍ以下である場合、寄生容量を充分に小さく抑えられるため、ＤＲＡＭの動作速度の向上を図ることができる。
【００２５】
キャパシタコンタクト４０を構成する材料がタングステンを含んでいる場合、低抵抗なキャパシタコンタクト４０を実現することができる。このことも、ＤＲＡＭの動作速度の向上に資する。
【００２６】
ビット線１０の幅が略一定である。これにより、ビット線１０の局所的な抵抗値も、場所に拠らず略一定となる。また、ビット線１０の幅が略一定であることは、ビット線１０を高密度で配置する上でも好ましい。
【００２７】
本実施形態のＤＲＡＭは、混載ＤＲＡＭである。混載ＤＲＡＭには、汎用ＤＲＡＭよりも高速な書込み／読出しサイクルの実現が求められる。したがって、上述のように様々な手段で動作速度の向上を図っている本実施形態が特に有用となる。本実施形態によれば、ランダムアクセス性能を具備した混載ＤＲＡＭを実現することができる。
【００２８】
また、混載ＤＲＡＭの場合、ロジック回路中のＦＥＴの性能を維持するために、高温プロセスを用いることができないという制約がある。例えば、図９に示す汎用ＤＲＡＭ１１０の場合、キャパシタコンタクト１１１は、セルフアライン方式で形成される。すなわち、ビット線１１２を覆うように形成されたＳｉＮ膜１１３をマスクとして層間絶縁膜１１４中に開口を形成した後、その開口を埋め込むようにしてキャパシタコンタクト１１１が形成される。このキャパシタコンタクト１１１は、キャパシタ１１５と半導体基板１１６とを接続している。また、ビット線１１２は、ビットコンタクト１１７によって半導体基板１１６に接続されている。
【００２９】
かかるセルフアライン方式によれば、キャパシタコンタクト１１１およびビット線１１２間の間隔を最小限に抑え、それによりチップサイズの縮小化を図ることができる。しかしながら、これを混載ＤＲＡＭに適用しようとすると、以下に述べる問題が生じる。すなわち、混載ＤＲＡＭでは、ロジック回路のＦＥＴ（本実施形態ではＦＥＴ８０に相当）の性能を重視したプロセス設計が行われる。通常、当該ＦＥＴのソース・ドレイン領域およびゲート電極はシリサイド化される。例えばシリサイドとしてＮｉＳｉを用いた場合、５００℃以上の熱処理を行うと、ＮｉＳｉが相変移を起こし、その抵抗が上昇してしまう（ＳｉＮ膜の成膜には、６００℃以上の高温が必要である）。そのため、ＦＥＴの性能が劣化してしまう。
【００３０】
このような理由から、セルフアライン方式を混載ＤＲＡＭに適用することは困難である。なお、低温で成膜できる窒化膜も存在するが、そのような窒化膜では、セルフアライン方式に必要な膜質（すなわちマスクとして機能するのに充分な耐エッチング性）を得ることができない。
【００３１】
したがって、混載ＤＲＡＭにおいては、ビット線とキャパシタコンタクトとの重ね合わせマージンを確保することが必要になる。それゆえ、セルフアライン方式を用いた場合に比べると、ＤＲＡＭセルの面積が必然的に大きくなってしまう。すると、チップサイズが大きくなり、１枚のウエハから採れるチップ数が減少するという問題がある。また、チップサイズが大きくなることで、１つのチップ内で発生する欠陥数が確率的に増加するため、歩留まりが低下するという問題もある。本実施形態によれば、上述のようにビット線を高密度で配置できるため、従来の混載ＤＲＡＭが抱えていたこれらの問題を抑制することが可能である。
【００３２】
また、本実施形態においては、キャパシタ２０の上部電極２６および下部電極２２が共に金属材料によって構成されている。これにより、両電極の成膜を低温で行うことが可能となる。ポリシリコンからなる電極を用いる場合、その成膜を高温で行う必要があるため、上述のようにＦＥＴの性能の劣化を招いてしまう恐れがある。本実施形態によれば、キャパシタ２０の電極の成膜を低温で行うことができるため、かかる問題を回避することができる。
【００３３】
（第２の実施形態）
先に示した第１の実施形態では、ビット線を高密度に配置することでチップサイズの縮小が可能であることを示した。それに加えてさらにワード線を高密度に配置することでさらにチップサイズを縮小することができる。
図１０は、半導体記憶装置の第２の実施形態の平面図である。図中に示すように、拡散層５６間の素子分離領域５４上のワード線６２の線幅６２ｂを、拡散層５６上のワード線６２の線幅６２ａより細くしている。ワード線６２の配置を高密度化することによって、ＦＥＴの特性を維持したまま、更にチップサイズを縮小できる。この理由は、ワード線６２はゲート電極に形成されており、拡散層５６上のワード線の線幅６２ａを細くするとＦＥＴの特性に影響を与えるので、細くできないが、素子分離領域５４上のワード線の線幅６２ｂは、ＦＥＴの特性に何等影響を与えないので線幅を細くできるからである。
【００３４】
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては略一定の幅をもつビット線を例示したが、ビット線の幅は一定でなくてもよい。また、上記実施形態においてはＤＲＡＭの例として混載ＤＲＡＭを示したが、通常のＤＲＡＭであってもよい。すなわち、ロジック回路が設けられていなくてもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明による半導体記憶装置の第１の実施形態を示す平面図である。
【図２】図１のII−II線に沿った断面図である。
【図３】図１のIII−III線に沿った断面図である。
【図４】図１の半導体記憶装置のロジック部を示す断面図である。
【図５】回路の動作速度と、配線幅および配線間隔の比との関係を示すグラフである。
【図６】配線幅および配線間隔の比について説明するための平面図である。
【図７】従来のＤＲＡＭを示す平面図である。
【図８】図７のVIII−VIII線に沿った断面図である。
【図９】一般的な汎用ＤＲＡＭを示す断面図である。
【図１０】本発明による半導体記憶装置にの第２の実施形態を示す平面図である。
【符号の説明】
【００３６】
１    半導体記憶装置
１０    ビット線
２０    キャパシタ
２２    下部電極
２４    容量絶縁膜
２６    上部電極
３０    ビットコンタクト
４０    キャパシタコンタクト
５０    半導体基板
５２    層間絶縁膜
５４    素子分離領域
５６    拡散層
５８    シリサイド層
６０    ワード線
６２    ワード線
６２a    拡散層５６上のワード線の線幅
６２b    素子分離領域５４上のワード線の線幅
７０    ＦＥＴ
７２    ソース・ドレイン領域
７３    シリサイド層
７４    ゲート電極
７５    シリサイド層
７６    ゲート絶縁膜
７８    側壁絶縁膜
８０    ＦＥＴ
８２    ソース・ドレイン領域
８３    シリサイド層
８４    ゲート電極
８５    シリサイド層
８６    ゲート絶縁膜
８８    側壁絶縁膜
９２    配線
９４    導体プラグ
９６    配線
１００    ＤＲＡＭ
１０１    ビット線
１０２    ワード線
１０３    ビットコンタクト
１０４    キャパシタコンタクト
１０５    半導体基板
１０６    キャパシタ
１１０    汎用ＤＲＡＭ
１１１    キャパシタコンタクト
１１２    ビット線
１１３    ＳｉＮ膜
１１４    層間絶縁膜
１１５    キャパシタ
１１６    半導体基板
１１７    ビットコンタクト
ｄ１    ビット線１０１間のピッチ
ｄ２    キャパシタコンタクト４０が設けられた部分のビット線１０間のピッチ
ｄ３    ビットコンタクト３０が設けられた部分のビット線１０間のピッチ
ｄ４    ビットコンタクト３０が設けられた部分のビット線１０間の間隔
ｄ５    ビットコンタクト３０が設けられた部分のビット線１０の幅
【図１】
2008227477.tif 000003
【図２】
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【図３】
2008227477.tif 000005
【図４】
2008227477.tif 000006
【図５】
2008227477.tif 000007
【図６】
2008227477.tif 000008
【図７】
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【図８】
2008227477.tif 000010
【図９】
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【図１０】
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