(57)【要約】【課題】ＣＰＵによりレジスタへのアクセスをすることなく割り込み処理を行い、高速な割り込み処理が実現可能となる画像処理装置等を提供すること。【解決手段】割り込みコントローラ７は、要因ラッチ・クリア回路７１により、要因レジスタ３１に保持された割り込み要因をラッチし、ＭＳＩ割り込み発行部７２により、ＭＳＩ割り込みを発行してＣＰＵ１へ送信する。ＣＰＵ１は、ＭＳＩ割り込みを検知し、ＨＤＤコントローラ６に対して起動処理を行い、メモリ５内のＪＰＥＧ符号化データをＨＤＤに格納させる。また、割り込みコントローラ７は、要因ラッチ・クリア回路７により、発行したＭＳＩ割り込みに対応する割り込み要因のクリアを要因レジスタ３１に対して行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
画像処理装置を制御する制御手段と、画像処理機能を実現する機能モジュールと、前記機能モジュールにより発行される割り込み要因を保持する保持手段と、を備える画像処理装置において、
前記保持手段により保持された割り込み要因に基づき前記制御手段に対して割り込み情報を発行する割り込み情報発行手段と、
前記割り込み情報発行手段による割り込み情報の発行状況に応じて、前記保持手段により保持された割り込み要因をクリアする割り込み要因クリア手段と、
を有することを特徴とする画像処理装置。
【請求項２】
前記割り込み情報発行手段は、前記保持手段に複数の割り込み要因が保持されている場合、あらかじめ設定された優先順位に基づいて割り込み情報を発行することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記機能モジュールは、原稿を読み取りビデオデータを生成する機能を実現することを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
請求項１から３のいずれか１項に記載の画像処理装置を搭載したことを特徴とする画像形成装置。
【請求項５】
画像処理装置を制御する制御手段と、画像処理機能を実現する機能モジュールと、前記機能モジュールにより発行される割り込み要因を保持する保持手段と、を備える画像処理装置が行う画像処理方法において、
前記保持手段により保持された割り込み要因に基づき前記制御手段に対して割り込み情報を発行する割り込み情報発行工程と、
前記割り込み情報発行工程による割り込み情報の発行状況に応じて、前記保持手段により保持された割り込み要因をクリアする割り込み要因クリア工程と、
を有することを特徴とする画像処理方法。
【請求項６】
前記割り込み情報発行工程は、前記保持手段に複数の割り込み要因が保持されている場合、あらかじめ設定された優先順位に基づいて割り込み情報を発行することを特徴とする請求項５に記載の画像処理方法。
【請求項７】
前記機能モジュールは、原稿を読み取りビデオデータを生成する機能を実現することを特徴とする請求項５又は６に記載の画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、画像形成装置、及び画像処理方法に関し、特に、例えばスキャナ画像を取り込んで原稿イメージを生成する画像処理であって、高速な割り込み処理が求められる画像処理に適用される技術に関するものである。
【背景技術】
【０００２】
近年、ＡＳＩＣ（Application Specific Integrated Circuit）のプロセス向上に伴って、画像処理デバイスの高集積化・高機能化が進展している。これにより、多数の機能を１つのデバイスに実装するＳＯＣ（System On a Chip）化が加速してきており、ＡＳＩＣに内蔵できるゲート規模は年々急速に向上している。そして、このような発展に伴い、複写機や複合機に実装されている画像処理デバイスについても、機能ごとに別デバイスになっていたものが高集積化されてきている。
【０００３】
ところで、パソコン内部の各パーツ間を結ぶバスの規格であり、現在ほとんどのパソコンで採用されているＰＣＩ（Peripheral Component Interconnect）に対して、より高速な転送インタフェース規格であるＰＣＩ  Ｅｘｐｒｅｓｓ（登録商標）の仕様が新たに策定されている。ＰＣＩ  Ｅｘｐｒｅｓｓは、高速なデータ転送を可能とするシリアル転送インタフェースで、その高速性を生かしてビデオカード用インタフェースとして利用されることも多い。
【０００４】
これまでＡＳＩＣのホストＩ／Ｆは、ＣＰＵに直結で接続することが多かったが、最近ではＰＣＩ  Ｅｘｐｒｅｓｓ接続に移行している。しかしながら、ＰＣＩ  Ｅｘｐｒｅｓｓ接続した場合は、パケットによるレイテンシにより、ＣＰＵ直結の場合に比べてアクセス時間が長くなる。
【０００５】
図３は、従来の画像処理装置の内部構成を示した図で、画像処理装置１０は、ＣＰＵ（Central Processing Unit）１１、スキャナ１２、ビデオ入力コントローラ１３、ＤＭＡ（Direct Memory Access）コントローラ１４、メモリ１５、及びＨＤＤ（Hard Disk Drive）１６を有する。スキャナ１２で読み取られた画像データは、ビデオ入力コントローラ１３で符号化処理をされ、ＤＭＡコントローラ１４を介してメモリ１５やＨＤＤコントローラ１６へ転送される。ビデオ入力コントローラ１３は、割り込み要因を保持するレジスタ２３を備える。
【０００６】
従来の画像処理ＡＳＩＣでは、ＣＰＵ１１に割り込みが発行された際の処理として、ＣＰＵ１１がレジスタ２３に対して割り込み要因の読み込みを行う必要がある。しかしながら、高速な割り込み処理速度が求められる場合、レジスタアクセス時間がより長くかかるＰＣＩ  Ｅｘｐｒｅｓｓ接続のＡＳＩＣでは、従来の上記割り込み手順で処理しても処理速度が遅く、高速な割り込み処理の要請に対応できなくなっている。
【０００７】
例えば特許文献１では、２つのＰＣＩバスのいずれにも接続可能であって、かつ、接続端子数の増加を軽減できるデバイス構成が開示されている。当該デバイス構成では、割り込みコントローラはＣＰＵへの外部割り込み端子と接続されており、ＣＰＵは、割り込みを検知すると割り込みコントローラのレジスタを読み、割り込みが発行された機能モジュールを特定する。さらに、ＣＰＵは、特定した機能モジュールのレジスタを読み、機能モジュール内の割り込み要因を特定する。
【特許文献１】特開２００５−９２７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ＣＰＵによりレジスタへのアクセスをすることなく割り込み処理を行い、高速な割り込み処理が実現可能となる画像処理装置等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
かかる目的を達成するために、本発明は、画像処理装置を制御する制御手段と、画像処理機能を実現する機能モジュールと、機能モジュールにより発行される割り込み要因を保持する保持手段と、を備える画像処理装置において、保持手段により保持された割り込み要因に基づき制御手段に対して割り込み情報を発行する割り込み情報発行手段と、割り込み情報発行手段による割り込み情報の発行状況に応じて、保持手段により保持された割り込み要因をクリアする割り込み要因クリア手段と、を有することを特徴とする。
【００１０】
また、本発明は、上記の画像処理装置において、割り込み情報発行手段が、保持手段に複数の割り込み要因が保持されている場合、あらかじめ設定された優先順位に基づいて割り込み情報を発行することを特徴とするものであってもよい。
【００１１】
また、本発明は、上記の画像処理装置において、機能モジュールが、原稿を読み取りビデオデータを生成する機能を実現することを特徴とするものであってもよい。
【００１２】
他の態様として、本発明は、上述した画像処理装置を搭載したことを特徴とする画像形成装置である。
【００１３】
他の態様として、本発明は、画像処理装置を制御する制御手段と、画像処理機能を実現する機能モジュールと、機能モジュールにより発行される割り込み要因を保持する保持手段と、を備える画像処理装置が行う画像処理方法において、保持手段により保持された割り込み要因に基づき制御手段に対して割り込み情報を発行する割り込み情報発行工程と、割り込み情報発行工程による割り込み情報の発行状況に応じて、保持手段により保持された割り込み要因をクリアする割り込み要因クリア工程と、を有することを特徴とする画像処理方法である。
【００１４】
また、本発明は、上記の画像処理方法において、割り込み情報発行工程が、保持手段に複数の割り込み要因が保持されている場合、あらかじめ設定された優先順位に基づいて割り込み情報を発行することを特徴とするものであってもよい。
【００１５】
また、本発明は、上記の画像処理方法において、機能モジュールが、原稿を読み取りビデオデータを生成する機能を実現することを特徴とするものであってもよい。
【発明の効果】
【００１６】
本発明によれば、ＣＰＵによりレジスタへのアクセスをすることなく割り込み処理を行い、高速な割り込み処理が実現可能となる画像処理装置等を提供される。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の実施形態について説明する。
【００１８】
図１は、本発明の実施形態における画像処理装置の内部構成を示した図である。
【００１９】
本実施形態の画像処理装置１００は、ＣＰＵ１、スキャナ２、ビデオ入力コントローラ３、ＤＭＡコントローラ４、メモリ５、ＨＤＤコントローラ６、及び割り込みコントローラ７を有している。
【００２０】
また、ビデオ入力コントローラ３は、要因レジスタ３１を内部に備え、割り込みコントローラ７は、要因ラッチ・要因クリア回路７１及びＭＳＩ（Message Signaled Interrupt）割り込み発行部７２を有する。
【００２１】
ＣＰＵ１は、画像処理装置１００における全体的な画像処理の制御を司るとともに、割り込み処理においては、割り込みコントローラ７（ＭＳＩ割り込み発行部７２）からの割り込みメッセージを検知し（図１（８））、ＨＤＤコントローラ６に対して起動処理を行う（図１（９））。
【００２２】
スキャナ２は、原稿を読み取って画像データを生成し、ビデオデータとしてビデオ入力コントローラ３へ出力する（図１（１））。
【００２３】
ビデオ入力コントローラ３は、スキャナ２からのビデオデータを入力し、ＪＰＥＧ（Joint Photographic Experts Group）符号化処理を行う。また、ビデオ入力コントローラ３は、割り込みコントローラ７へ割り込み信号を発信したり（図１（４））、割り込みコントローラ７（要因ラッチ・要因クリア回路７１）からの信号を受けて要因レジスタ３１内の割り込み要因をデータ消去したりする。
【００２４】
要因レジスタ３１は、ビデオ入力コントローラ３のビデオデータ入力により発生した割り込み要因を保持する。
【００２５】
ＤＭＡコントローラ４は、ＤＭＡ転送により、ビデオデータのメモリ５への転送や（図１（２））、メモリ５内のデータのＨＤＤコントローラ６への転送（図１（１０））といったデータ転送の制御を行う。なお、ＤＭＡ転送では、メモリ（例えばメモリ５）へのアクセスを許可するＤＭＡコントローラ（ＤＭＡコントローラ４）を備え、メモリにアクセスしようとするユニットが、あらかじめＤＭＡコントローラに許可を求め、許可を得たうえでメモリにアクセスする。
【００２６】
メモリ５は、ビデオ入力コントローラ３からＤＭＡ転送されてきたビデオデータを格納する（図１（３））。
【００２７】
ＨＤＤコントローラ６は、ＨＤＤの駆動制御を行い、ＣＰＵ１の指示を受けて、ＤＭＡ転送によりメモリ５内のビデオデータをＨＤＤへ格納する。
【００２８】
割り込みコントローラ７は、要因レジスタ３１が保持する割り込み要因をビデオ入力コントローラ３から受け、ＣＰＵ１へ割り込み情報として送出するとともに、割り込み要因の解放（クリア）を行う。すなわち、従来の割り込み処理におけるＣＰＵ１の要因レジスタ３１へのアクセスを代替する機能を発揮する。
【００２９】
要因ラッチ・要因クリア回路７１は、ビデオ入力コントローラ３から要因レジスタ３１内の割り込み要因をラッチ（データ取得）する（図１（５））とともに、割り込み要因をクリアする（図１（７））。具体的には、ビデオ入力コントローラ３の割り込み信号がＨｉのときに、ビデオ入力コントローラ３の割り込み要因信号をＨｉにし、ＭＳＩ割り込みが発行されるまでＨｉを保持する。後述するＭＳＩ割り込み発行部７２により、ビデオ入力コントローラ３の割り込み信号に対応したＭＳＩ割り込みが発行されたときには、ビデオ入力コントローラ３の割り込み要因信号をＬｏｗにする。このように、Ｈｉ／Ｌｏｗ入力により自動的に要因レジスタ３１内の割り込み要因をクリアする。
【００３０】
ＭＳＩ割り込み発行部７２は、要因ラッチ・要因クリア回路７１でラッチされた割り込み要因について、割り込み情報としてＭＳＩ割り込みを発行し、ＣＰＵ１へ送信する（図１（６））。なお、ＭＳＩは、ＰＣＩのトランザクション層で結線による信号の代わりにメモリ書き込みを使用する方法であり、ＭＳＩ割り込み発行部７２は、要因レジスタ３１で保持されている割り込み要因に対応するＭＳＩ割り込みを発行する。
【００３１】
図２は、本実施形態における割り込み処理の流れを示したフローチャートである。
【００３２】
まず、スキャナ４が画像データを出力し、ビデオ入力コントローラ３にてＪＰＥＧ符号化処理を行う（ステップＳ１０１）。次いで、ＪＰＥＧ符号データをＤＭＡコントローラ４によりメモリ５へ格納する（ステップＳ１０２）。なお、１バンド分のデータ転送が完了するまでメモリ５への格納を行う（ステップＳ１０３／ＮＯ）。
【００３３】
ビデオ入力コントローラ３からメモリ５へ１バンド分のＪＰＥＧ符号データを転送したら（ステップＳ１０３／ＹＥＳ）、ビデオ入力コントローラ３は、割り込みコントローラ７へ割り込み信号を送出する（ステップＳ１０４）。
【００３４】
割り込みコントローラ７では、要因ラッチ・要因クリア回路７１が送出された割り込み信号をラッチする（ステップＳ１０５）。続いて、ＭＳＩ割り込み発行部７２がＭＳＩ割り込みを発行してＣＰＵ１へ送信する（ステップＳ１０６）。なお、ビデオ入力コントローラ３以外のモジュールからも割り込み信号が送出されている場合には、割り込みコントローラ７にあらかじめ設定されている優先順位に従って、優先順位の高い割り込み信号のＭＳＩ割り込みを、ＭＳＩ割り込み発行部７２により発行する。また、順番待ち状態の割り込み信号は、自身のＭＳＩ割り込みが発行されるまで、割り込みコントローラ内で保持される。
【００３５】
そして、要因ラッチ・要因クリア回路７１は、ＭＳＩ割り込みの発行を受けて、発行したＭＳＩ番号の割り込み要因をクリアする（ステップＳ１０７）。なお、ＭＳＩ番号は、ビデオ入力コントローラ３による割り込み信号の送出の際に含まれる情報で、割り込み要因とＭＳＩ割り込みとを１対１で対応させるためのものである。
【００３６】
ＣＰＵ１は、ＭＳＩ割り込み発行部７２が発行したＭＳＩ割り込みを検知し（ステップＳ１０８）、該ＭＳＩ割り込みに基づいて、割り込み処理として、ＨＤＤコントローラ６に対して起動処理を行う（ステップＳ１０９）。そして、ＣＰＵ１は、割り込み処理として、ＤＭＡコントローラ４により、メモリ５に格納されたＪＰＥＧ符号データをＨＤＤに転送して格納する（ステップＳ１１０）。
【００３７】
上述した実施形態により、レジスタアクセスが不要な割り込み処理が可能となり、アクセス時間が長いＰＣＩ  Ｅｘｐｒｅｓｓ接続のＡＳＩＣに対応できる割り込み処理手順が実現される。
【００３８】
また、上述した実施形態により、ＭＳＩ番号と割り込み要因とを１対１で対応させることにより、ＣＰＵは、ＭＳＩ割り込みを検知したときに、レジスタへのアクセスなしに割り込み要因を特定することが可能となる。
【００３９】
また、上述した実施形態により、ＭＳＩ割り込みの発行と同時に、割り込みコントローラ内で保留していた割り込み要因をＨｉ／Ｌｏｗ入力で自動的にクリアでき、ＣＰＵは、レジスタへアクセスする必要がなくなる。
【００４０】
なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。
【００４１】
すなわち、上記した実施形態の画像処理装置は、プログラムの命令によりコンピュータで実行される処理、手段、機能によって動作する。当該プログラムは、コンピュータの各構成要素に指令を送り、先に述べたような所定の処理や機能、例えば、要因ラッチ・クリア回路７１により、要因レジスタ３１に保持された割り込み要因をラッチし、ＭＳＩ割り込み発行部７２により、ＭＳＩ割り込みを発行しＣＰＵ１への送信を行い、また、要因ラッチ・クリア回路７により、発行したＭＳＩ割り込みに対応する割り込み要因のクリアを行う。このように、上記実施形態の画像処理装置における各処理や手段は、プログラムとコンピュータとが協働した具体的手段によって実現されるものである。
【００４２】
そして、上記実施形態の機能を実現するソフトウェアのプログラムコードを記録したコンピュータ読み取り可能な記録媒体、すなわち記憶メディアを介して、画像処理装置のコンピュータ（ＣＰＵやＭＰＵ）が記憶メディアに格納されたプログラムコードを読み出し実行することによっても、本発明の目的は達成される。また、プログラムは、記録メディアを介さず、通信回線を通じて直接にコンピュータにロードし実行することもでき、これによっても同様に本発明の目的は達成される。
【００４３】
この場合、記憶メディアから読み出された又は通信回線を通じてロードし実行されたプログラムコード自体が前述の実施形態の機能を実現することになる。そして、そのプログラムコードを記憶した記憶メディアは本発明を構成する。
【００４４】
また、プログラムコードを供給するための記憶メディアとしては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、不揮発性のメモリカード、ＲＯＭ、磁気テープ等を用いることができる。
【００４５】
また、先に述べてきた画像処理装置を搭載した画像形成装置によっても、本発明は実効的に実施される。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態に係る画像処理装置の内部構成を示した図である。
【図２】本発明の実施形態における割り込み処理の流れを示したフローチャートである。
【図３】従来の画像処理装置の内部構成を示した図である。
【符号の説明】
【００４７】
１，１１    ＣＰＵ
２，１２    スキャナ
３，１３    ビデオ入力コントローラ
４，１４    ＤＭＡコントローラ
５，１５    メモリ
６，１６    ＨＤＤコントローラ
７    割り込みコントローラ
１０，１００    画像処理装置
２３    レジスタ
３１    要因レジスタ
７１    要因ラッチ・要因クリア回路
７２    ＭＳＩ割り込み発行部
【図１】
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【図２】
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【図３】
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