(57)【要約】【課題】本発明は、他の素子の特性に影響を与えることなく、抵抗値のばらつきが小さな多結晶シリコン抵抗素子を実現する製造方法を提供することを目的とする。【解決手段】不純物が導入されてなる多結晶シリコン膜を抵抗体とした抵抗素子の抵抗値を測定し、少なくともその抵抗値が所望の値以下である場合に、熱処理を施して上記抵抗値を所望の値に増加する。また、その抵抗値が所望の値以上である場合に、熱処理を施して上記抵抗値を所望の値まで低減する【選択図】図１
2008130662.tif 000002
【特許請求の範囲】
【請求項１】
基板上に絶縁膜を介して抵抗体となる多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に不純物を導入する工程と、
前記不純物の活性化を行なう第１の熱処理工程と、
前記第１の熱処理工程の後に、前記基板上に形成された前記多結晶シリコン膜を有する抵抗体の抵抗値を測定する工程と、
前記測定の結果、前記抵抗値が所望の値以下である場合に、前記第１の熱処理よりも低い温度の第２の熱処理を施して前記抵抗値を増加させる工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記測定の結果、前記抵抗値が所望の値以上である場合に、前記第１の熱処理温度より高い温度の第２の熱処理を施して前記抵抗値を減少させる工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
複数の基板を一つの加工処理単位として処理する工程を少なくとも一つ有し、所望の回路を構成する受動素子およびトランジスタ素子を含む複数の素子を基板上に形成する工程と、前記複数の素子を形成する工程の後に、前記複数の素子を電気的に接続する配線工程とを有する半導体装置の製造方法において、
前記基板上に絶縁膜を介して抵抗体となる多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に不純物を導入する工程と、
前記不純物の活性化を行なう第１の熱処理工程と、
前記第１の熱処理工程の後に、前記基板上に形成された前記多結晶シリコン膜を有する抵抗体の抵抗値を測定する工程と、
前記測定の結果に応じて、前記第１の熱処理と異なる温度の第２の熱処理を施して前記抵抗値を調整する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記抵抗体の測定と前記第２の熱処理は、前記基板毎に実施することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３において、
前記測定の結果、前記抵抗値が所望の値以下である場合に、前記第１の熱処理よりも低い温度の第２の熱処理を施して前記抵抗値を増加させる工程を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
前記抵抗体の測定と前記第２の熱処理は、前記基板毎に実施することを特徴とする半導体装置の製造方法。
【請求項７】
請求項３において、
前記測定の結果、前記抵抗値が所望の値以上である場合に、前記第１の熱処理温度より高い温度の第２の熱処理を施して前記抵抗値を減少させる工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、
前記抵抗体の測定と前記第２の熱処理は、前記基板毎に実施することを特徴とする半導体装置の製造方法。
【請求項９】
請求項３において、
前記抵抗体は、前記所望の回路を構成する受動素子とは別に前記基板上に設けることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記抵抗体の測定と前記第２の熱処理は、前記基板毎に実施することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項３において、
前記第２の熱処理は、前記配線工程の前に行なわれることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記抵抗体の測定と前記第２の熱処理は、前記基板毎に実施することを特徴とする半導体装置の製造方法。
【請求項１３】
複数の基板を一つの加工処理単位として処理する工程を少なくとも一つ有し、所望の回路を構成する受動素子およびトランジスタ素子を含む複数の素子を基板上に形成する工程と、前記複数の素子を形成する工程の後に、前記複数の素子を電気的に接続する配線工程とを有する半導体装置の製造方法において、
基板上に絶縁膜を介して抵抗体となる多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に不純物を導入する工程と、
前記不純物の活性化を行なう第１の熱処理工程と、
少なくとも前記多結晶シリコン膜上に選択的にシリサイド層を形成する工程と、
前記シリサイド層を有する多結晶シリコン膜の抵抗値を測定する工程と、
前記測定の結果、前記抵抗値が所望の値以下である場合に、前記シリサイド層の低抵抗化のための熱処理を兼ねた前記第１の熱処理よりも低い温度の第２の熱処理を行なう工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記抵抗体の測定と前記第２の熱処理は、前記基板毎に実施することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３において、
前記第２の熱処理は、前記配線工程の前に行なわれることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５において、
前記抵抗体の測定と前記第２の熱処理は、前記基板毎に実施することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に抵抗値ばらつきが小さい多結晶シリコン抵抗素子を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路に用いられる抵抗素子に関する従来の技術については、例えば、非特許文献１に、半導体基板内に設けた不純物拡散層を抵抗体とした構成が開示されている。この技術は、抵抗値の制御が容易であり、特性ばらつきが小さい等の特長を有している。
【０００３】
これに対して、非特許文献２には、絶縁膜上に設けた多結晶シリコン層を抵抗体材料とした構成が開示されている。この技術は、前述の不純物拡散層を抵抗体する構成に比較して、レイアウトの自由度が高く、ｐｎ接合分離に要する領域が不要なため微細化が容易であること、ソフトエラーや基板バイアスの効果が生じない等の特長を有しており、高性能な集積回路の抵抗素子として好適である。
【０００４】
【非特許文献１】「アイ・イー・イー・イー・トランザクションズ  オン  エレクトロン デバイシス、イーディー２８、ナンバー７（１９８１）第８１８頁から８３０頁（ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）」，  ＥＤ−２８，  Ｎｏ．７（１９８１）  ｐｐ．８１８−８３０））
【非特許文献２】「アナリシス  アンド  デザイン  オブ  インテグレイティッド  サーキッツ（１９８１）」第２版の第１１２頁から１１９頁（Ａｎａｌｙｓｉｓ  ａｎｄ  Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ，  ＰＰ．１１２−１１９，  ２ｎｄ−Ｅｄｉ．，  Ｇｒａｙ  ａｎｄ  Ｍｅｙｅｒ，  １９８４，  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ．，  Ｉｎｃ．）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上述の従来技術においては、抵抗体をｐｎ接合によって絶縁分離しているために、寄生容量が大きく基板電位によって抵抗値が変動する、ソフトエラーが生じやすく更に高集積化が困難である等の欠点を有している。
【０００６】
また、多結晶シリコンには粒界が存在するため、その結晶構造やそれに含まれる不純物の濃度や存在状態によって電気的特性が著しく変化する。このため多結晶シリコン膜の抵抗値は、その堆積条件の変動のみならず、製造工程全般における熱履歴の変動によっても変化しやすく、従って抵抗値の絶対精度が他の抵抗に比べ劣る欠点があった。
【０００７】
このため、高い精度を有する多結晶シリコン抵抗を実現する方法として、一旦、抵抗値の評価を行いその結果を基に抵抗値を調整する、いわゆる抵抗値トリミングを実施している。多結晶シリコン抵抗のトリミングに関する従来の技術には、（１）レーザ光により抵抗体である多結晶シリコン膜の一部を削りとるレーザカット法や、（２）予め予備の抵抗をレイアウトして並列接続し、この抵抗の幾つかを大電流を通電して溶断する、或いはレーザカットする等の方法が主流となっている。また、基板上に存在する全ての抵抗の抵抗値を一括してトリミングする技術としては、（３）陽極酸化により多結晶シリコン膜の表面を徐々に絶縁膜化するか、或いは砂状の硬質の物質を吹き付けて抵抗膜表面を削りとるサンドブラスト法等がある。更に、（４）不純物のイオン打ち込みとアニールを追加する方法が挙げられる。
【０００８】
しかし、上記（１）のレーザ光によるトリミングは、極端に集積度の高い抵抗のトリミングは不可能であること、抵抗の形状が変化するため動作周波数を増加すると回路の特性が変化すること、トリミングに多くの工数を要する欠点を有していた。
【０００９】
また、上記（２）の予め予備の抵抗をレイアウトしておく方法は、抵抗の占有面積が増加し回路の集積度の低下を招くことや、容量やインダクタンス等の寄生成分が増加するため高速動作の妨げとなる等の欠点を有していた。
【００１０】
一方、（３）の陽極酸化法やサンドブラスト法によるトリミングは、抵抗の占有面積を殆ど変化せずに抵抗値を調整出来る反面、トリミングを行う際に抵抗となる多結晶シリコン膜の表面を露出する必要があり、抵抗の物理的位置が制限されることと、高集積度の集積回路への応用は工業的に困難である等の欠点を有していた。また、これらのトリミングは、抵抗値を初期値に対して増加することは出来るが、トリミングにより抵抗値を低下出来ない問題があった。
【００１１】
更に、（４）のイオン打ち込みによる方法は、追加した不純物を活性化するためのアニールにより、同一基板上に形成した他の素子の素子特性に影響を与えてしまう欠点を有していた。
【００１２】
本発明の目的は、追加アニールにより多結晶シリコンのシート抵抗を増加させることで、多結晶シリコン抵抗の抵抗値を調整することが可能な技術を提供することにある。
本発明の他の目的は、多結晶シリコン抵抗の抵抗値の調整を行っても、同一基板上に存在する他の素子の特性に影響を与えない技術を提供することにある。
本発明の他の目的は、多結晶シリコン抵抗の抵抗値の調整を行っても、多結晶シリコン抵抗の高周波における寄生特性に変化を与えない技術を提供することにある。
本発明の他の目的は、高精度でかつ微細な多結晶シリコン抵抗を有する半導体装置を提供することにある。
本発明の前記ならびにその他の目的及び新規な特徴は、本願の明細書の記載及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を、以下に簡単に説明する。
本発明は、不純物が導入されてなる多結晶シリコン膜を抵抗体とした基準となる抵抗素子の抵抗値を、配線工程の直前に行う不純物の活性化のためのアニールを施した後に測定し、その測定値が所望の値よりも小さい場合には、上記アニールよりも低い温度のアニールを追加することで、上記抵抗値を所望の範囲に調整する半導体装置の製造方法であり、この方法により、上記課題が解決される。
【００１４】
これは以下の理由に基づくものである。多結晶シリコンのシ−ト抵抗を制御するパラメータとしては、堆積条件、不純物打ち込み量やアニールが挙げられる。この他に、多結晶シリコン抵抗特有の現象として熱履歴による抵抗値の変化が挙げられる。これは、熱処理の変動による不純物の析出状態の変化によって、多結晶シリコンの特性が変化することによる。
【００１５】
図５は、半導体装置の製造工程における熱処理工程と不純物が導入されてなる多結晶シリコン膜のシート抵抗推移の一例を示したものである。図は、膜厚が０．２μｍの多結晶シリコン膜に、ドーズ量が８×１０１５／ｃｍ−２の硼素をイオン打ち込みし、通常の拡散炉（ＦＡ）で９５０℃３０分の熱処理を加えて不純物を活性化した後に、製造工程に対するシート抵抗の推移を評価した結果である。多結晶シリコン膜のシート抵抗は、製造工程中の熱処理の温度に依存して大きく変動することが分る。この場合、イオン打ち込み直後のアニールが最も高温（９５０℃）であり、且つ結晶成長に十分な時間（３０分）であるため、その後の工程での結晶構造の変化は僅かである。このため、この場合のシート抵抗の変化は、不純物の活性化率の変化が支配的である。
【００１６】
図６は、追加アニールの温度とシ−ト抵抗の関係の一例を示したものである。膜厚が０．１μｍの多結晶シリコン膜に、ドーズ量が３×１０１５／ｃｍ−２の硼素をイオン打ち込みし、ランプアニール装置（ＲＴＡ）を用いて９５０℃で１分のアニールを施した後に、拡散炉を用いて各々温度で再度３０分の追加アニールを施した後のシ−ト抵抗の評価結果である。追加アニールの温度が低くなるに伴い、シ−ト抵抗が増加することが分る。これらのシート抵抗の増加は、粒界や結晶内部の欠陥に不純物の析出が生じて多結晶シリコン膜全体の不純物の活性化率が低減する、いわゆる逆アニ−ルの現象によるものであり、この現象の発生は多結晶シリコンの結晶構造や不純物種には依存しないことが知られている。なお、ここで示した例では８００℃〜８５０℃を境にシ−ト抵抗の増加が反転しているが、これは低温ほど不純物の拡散が遅いため、アニール時間に対し不純物の析出が飽和していないことによる。
【００１７】
このように、多結晶シリコン抵抗のシート抵抗は、製造プロセスの熱履歴に強く依存する。故に、シート抵抗ばらつきの低減には、製造プロセス全般の熱処理の安定化と再現性の向上を図る必要がある。一方、この現象を利用すれば、仕上がりのシート抵抗の制御、即ち抵抗値のトリミングが可能となる。即ち、半導体装置の製造工程において、配線形成工程の直前で通常実施する不純物活性化のための高温短時間のアニール工程後に、基準となる抵抗素子の抵抗値を測定する。そして、その値に応じて前記の高温短時間のアニールよりも低温のアニールを追加して施してシート抵抗を増加することで、抵抗値を所望の範囲内に制御するものである。ここで、この追加アニールの温度は、基準となる不純物活性化アニールの温度と比較して低いために、多結晶シリコン中の実効的な不純物の活性化率が変化するのに対し、単結晶シリコン中の不純物の活性化率は顕著な変化は生じない。
【００１８】
従って、他の素子の素子特性に殆ど影響を与えることなく、多結晶シリコン膜のシート抵抗が調整可能である。本発明によれば、抵抗値の測定に基づくシート抵抗値の調整を、その測定を行った抵抗が搭載された基板自体に実施することが可能である。このため、基板毎に多結晶シリコン膜のシート抵抗を所望の範囲に収めることが可能となり、基板間の抵抗値ばらつきを低減出来る。また、基板上に同一条件で形成した全ての抵抗素子の抵抗値調整を同時に実施するため、集積度の高い抵抗素子にも適用可能であり、従来方法に比較して抵抗値調整に要する工数を削減出来る。
【００１９】
更に、多結晶シリコン膜の外形が変化することがないため、高周波性能が変化することがない。このように本発明は、多結晶シリコン抵抗の抵抗値が設計値に対してずれても、トリミングにより抵抗値を任意に調整出来るため、従来に比べ高精度な多結晶シリコン抵抗を実現出来る。
【発明の効果】
【００２０】
本発明によれば、プロセスや加工ばらつきにより初期の抵抗値が設計値に対して大きくずれても、他の素子の電気的特性に与える影響も少なくしながら、任意の抵抗値を得ることが出来る。また、基板毎に多結晶シリコン膜のシート抵抗を目標の範囲に収めることが可能となり、基板間の抵抗値ばらつきを低減できる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明に係る半導体装置及びその製造方法の具体的な実施例につき、添付図面を参照しながら詳細に説明する。
なお、添付図面において、理解を容易にするために要部は他の部分よりも適宜拡大されて示されている。また、各部の材質、導電形、及び製造条件等は、本実施例の記載に限定されるものでないことは言うまでもない。
＜実施例１＞
以下、本発明に係る半導体装置の製造方法の一実施例を、図１から図４までを用いて説明する。この実施例では、本発明を多結晶シリコン薄膜抵抗体のトリミングに適用した例について述べる。まず、図１のステップ１（図中記号：ｓｔｅｐ−（１））に示す様に、薄膜抵抗体と抵抗値モニタ用ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔｓ  Ｇｒｕｏｐ）とを形成する工程を行う。次いで、ステップ２(同様に図中記号はｓｔｅｐ−（２）、以下同様)で不純物の活性化のための高温のアニールを施す。その後、ステップ３において、多結晶シリコン膜に直接プローブ針を接触させて、モニタ用ＴＥＧの抵抗値（Ｒ）を測定する。ステップ４ではこの値が基準値以下か否かを判断し、Ｒが基準値を下回っている場合には、ステップ５にて追加アニールを実施して、抵抗値を目標値の範囲内にトリミングする。
【００２２】
即ち、図２―（ａ）に示す様に、シリコン基板１上の第１の絶縁膜すなわち酸化膜１１を介して、例えば減圧ＣＶＤ法（ＣＶＤ：化学的気相成長）を用いて配置した多結晶シリコン膜２１に、イオン注入法によって抵抗値調整のための第一導電型の不純物を注入する。この後に、フォトリソグラフィ技術及び反応性イオンエッチングによって多結晶シリコン膜２１を加工し、抵抗値モニタ用ＴＥＧを含む抵抗体パターンを形成する。続いて多結晶シリコン膜２１中の不純物の活性化を行うために、高温の例えば９５０℃以上のアニールを実施する。
【００２３】
次に、図２―（ｂ）に示す様に、多結晶シリコン膜に直接プローブ針６１を接触させて、図１のステップ３に示すモニタ用ＴＥＧの抵抗値（Ｒ）の評価を行う。ここで、モニタ用ＴＥＧのレイアウトは、多結晶シリコン層とプローブ針との接触抵抗の影響を緩和するために、例えば図３（ａ）及び図３（ｂ）に示す様なパターンを用いて、ケルビン測定を可能とする。続いて、図１のステップ４に示す測定値の判定を行い、測定値が基準値よりも小さい場合には、図１のステップ５に示す追加アニールを施して抵抗値のトリミングを行う。
その後、図２―（ｃ）に示す様に、例えばＣＶＤ法を用いて基板表面を覆う様に酸化膜１２を形成した後に、フォトリソグラフィ技術及び反応性イオンエッチングによって、後のシリサイド領域となる部分の酸化膜１２の一部を除去する。その後に、スパッタ法により基板表面にコバルト等のシリサイド材料を形成し、４５０℃〜５５０℃のアニールを施し、多結晶シリコン膜２１の一部とコバルトの一部をシリサイド反応させる。次に、ウェットエッチングにより酸化膜１１及び酸化膜１２の上部のコバルトを除去し、コバルトシリサイド層３１を残す。その後、シリサイド層を低抵抗化するために、ランプアニール装置を用いて７００℃〜９００℃の温度でアニールを行う。
【００２４】
続いて、図２―（ｄ）に示す様に、例えばＣＶＤ法を用いて基板表面を覆う様に酸化膜１３を形成した後に、フォトリソグラフィ技術及び反応性イオンエッチングによって、後に金属配線電極のコンタクト孔４１となる領域の酸化膜１３の一部を除去する。次に、基板表面の絶縁膜状にコンタクト孔４１を覆う様にして例えばアルミニウム等の配線用導電材料を蒸着し、その後、フォトリソグラフィ技術及びエッチング技術によって配線用導電材料膜をパターニングして、多結晶シリコン膜２１に接続する配線５１を形成する。以上の工程によって、シート抵抗値が所定の範囲にトリミングされた多結晶シリコン抵抗が得られる。ここで、ステップ５の追加アニールの温度（Ｔ２）はステップ２の不純物活性化アニールの温度（Ｔ１）よりも低温であり、その絶対値は前記抵抗値に応じて適宜調整される。例えば、不純物活性化アニールの条件がランプアニール装置を用いた９５０℃３０秒だった場合、追加アニールの条件はランプアニール装置による７００℃３０秒〜９００℃３０秒とする。この追加アニール温度は、測定値が基準値に対して小さい程低く設定する。また、その処理時間は温度の増加に応じて適宜増加すれば更に好適である。
【００２５】
この方法による多結晶シリコン膜のシート抵抗トリミングの概念を図４に示す。多結晶シリコン膜のシート抵抗は、その堆積条件や製造工程全般における熱履歴の変動等によって変化する。このため、図４−（ａ）に示す様に、仕上がりのシート抵抗のばらつきが目標値の範囲を超える場合がある。これに対し、本発明は以下の手段を用いてシート抵抗のトリミングを実現する。即ち、図４−（ｂ）に示す様に、多結晶シリコン膜の堆積条件や不純物ドーズ量を調整して、不純物活性化アニール直後のシート抵抗の目標値を、所望の値よりも予め低めに設定しておく。その状態で、モニタ用ＴＥＧの抵抗値が基準値よりも小さいものを選び、これについて追加アニールを実施する。この時に、この追加アニールの温度を不純物活性化アニールの温度よりも低く設定すれば、前記の理由からシート抵抗が増加するため、仕上がりの抵抗値を目標値の範囲内とすることが出来る。また、他の素子の素子特性に殆ど影響を与えることもない。
【００２６】
ここで、本発明では追加アニールを配線形成工程の直前に実施しているが、これはそれ以降の工程の熱処理温度を低温(４５０℃以下)とする必要があることによる。また、この配線形成工程の熱処理によるシート抵抗増加は前記理由から軽微であり、これが本発明の抵抗値制御を制限するものではない。なお、図１に示すステップ２のモニタ用ＴＥＧの抵抗値測定からステップ５の追加アニールまでの工程は、仕上がりの抵抗値の要求精度に応じて、これを基板毎に実施しても或いはロット毎に実施しても構わない。更に、基準値を複数設けて、それに応じて追加アニールの条件を変更しても構わない。また、本実施例では、多結晶シリコン抵抗の電極取り出し部にシリサイド領域を設けているが、これを設けなくとも本発明によるシート抵抗のトリミングが可能であることは言うまでもない。
＜実施例２＞
以下、本発明に係る半導体装置の製造方法の別の一実施例を、図７及び図８を用いて説明する。この実施例では、実施例１に基準となるアニールよりも高い温度の追加アニールを施して上記抵抗値を減少する工程を付加したものである。即ち、図７のステップ１に示す様に、薄膜抵抗体と抵抗値モニタ用ＴＥＧとを形成する工程を行う。
【００２７】
次いで、ステップ２で不純物の活性化のための高温（Ｔ１）のアニールを施す。その後、ステップ３において、多結晶シリコン膜に直接プローブ針を接触させて、モニタ用ＴＥＧの抵抗値（Ｒ）を測定する。続いて、ステップ４ａに示す判定を行い、Ｒが基準値１よりも小さい場合には、追加アニールの温度（ＴＡ）をＴ１より低温のＴＬに設定する。続いて、ステップ４ｂに示す判定を行い、Ｒが基準値２よりも大きい場合には、追加アニールの温度（ＴＡ）をＴ１より高温のＴＨに設定する。ここで、基準値２は基準値１より大きい値とする。次に、ステップ４ａ或いはステップ４ｂに適合した場合には、ステップ５の追加アニールをＴＡの温度で実施する。
【００２８】
その後に、ステップ６のシリサイド形成とステップ７の配線を形成する。以上の工程によって、シート抵抗値が所定の範囲にトリミングされた多結晶シリコン抵抗が得られる。ここで、ステップ４ｂの追加アニールの温度（ＴＨ）はステップ２の不純物活性化アニールの温度（Ｔ１）より高温であるため、他の素子特性への影響を低減するために、アニール時間を極力短くすれば好適である。
【００２９】
この方法による多結晶シリコン膜のシート抵抗トリミングの概念を図８に示す。即ち、不純物活性化アニール直後のシート抵抗の平均値を所望の値となる様に設定しておく。その状態で、モニタ用ＴＥＧの抵抗値が基準値１よりも小さいものを選び、これについて不純物活性化アニールよりも低温で追加アニールを実施する。また、モニタ用ＴＥＧの抵抗値が基準値２よりも大きいものを選び、これについて不純物活性化アニールよりも高温で追加アニールを実施する。これにより、シート抵抗を任意に増減出来るために、高精度な多結晶シリコン抵抗素子を実現出来る。
＜実施例３＞
以下、本発明に係る半導体装置の製造方法の更に別の一実施例を、図９及び図１０を用いて説明する。この実施例では、実施例１の追加アニールの工程をシリサイドの低抵抗化アニールと兼用したものである。即ち、図９のステップ１に示す様に、薄膜抵抗体と抵抗値モニタ用ＴＥＧとを形成する工程を行う。次いで、ステップ２で不純物の活性化のための高温（Ｔ１）のアニールを施す。その後、ステップ３において、通常のシリサイド工程の低抵抗化アニールを除く部分を実施する。即ち、スパッタ法により基板表面にコバルト等のシリサイド材料を形成し、４５０℃〜５５０℃のアニールを施し、多結晶シリコン膜２１の一部とコバルト膜の一部をシリサイド反応させる。
【００３０】
次に、ウェットエッチングにより酸化膜１１及び酸化膜１２の上部のコバルトを除去し、シリサイド層３１を残す。その後、ステップ４でシリサイド層に直接プローブ針を接触させて、モニタ用ＴＥＧの抵抗値（Ｒ）を測定する。これにより、多結晶シリコン膜に直接プローブ針を接触させる場合に比較して接触抵抗を低減出来るため、抵抗値（Ｒ）が安定して評価が可能となる。次に、ステップ５に示す判定を行い、Ｒが基準値の値よりも小さい場合には、追加アニールの温度（ＴＡ）をＴＬに設定し、それ以外はＴＡをＴＨに設定する。ここで、Ｔ１＞ＴＨ＞ＴＬの関係であり、ＴＨは通常のシリサイド層低抵抗化アニールの標準条件とする。
【００３１】
その後、ステップ６に示すシリサイド層の低抵抗化と、多結晶シリコン膜のシート抵抗トリミングを兼用したアニールをＴＡの温度で実施する。引き続き、ステップ７に示す配線形成を行い、シート抵抗値が所定の範囲にトリミングされた多結晶シリコン抵抗を実現する。なお、本実施例は実施例１を基本としているが、この方法を実施例２と組み合わせても良いことは言うまでもない。
【００３２】
この方法による多結晶シリコン膜のシート抵抗トリミングの概念を図１０に示す。即ち、シリサイド形成直後のモニタ用ＴＥＧの抵抗値が基準値よりも小さいものを選び、これについて通常よりも低い温度でシリサイド低抵抗化のアニールを実施する。一方、それ以外の抵抗値の場合は、通常の温度でシリサイド低抵抗化のアニールを実施する。追加アニールをシリサイドの低抵抗化アニールと兼用しているため、前記の実施例に比較して工程数を低減出来、同時に熱負荷も低減出来るために他の素子特性への影響を低減出来る。これにより、高精度な多結晶シリコン抵抗素子を実現出来る。
＜実施例４＞
以下、本発明に係る半導体装置の製造方法の更に別の一実施例を、図１１を用いて説明する。図１１は、本発明の半導体の製造方法を適用する多結晶シリコン抵抗を搭載した集積回路の実施例の一例を示す。この実施例に示す様に、同一基板上に多結晶シリコン抵抗とバイポーラトランジスタとＣＭＯＳトランジスタとＭＩＭ容量及び配線を密集して形成した場合においても、本発明の方法を用いれば、バイポーラトランジスタやＣＭＯＳトランジスタ等の他の素子の電気的特性に影響を与えることなく、多結晶シリコン抵抗の抵抗値がトリミング可能である。
【００３３】
また、本発明の抵抗体が、多結晶シリコン抵抗の上部や、近接した配線や、他の素子が存在していても、本発明の方法を用いれば抵抗値のトリミング可能である。更に、本発明の方法を用いれば、多結晶シリコン抵抗及びその周辺部の形状に変化が生じないため、多結晶シリコン抵抗の寄生容量に変化が生じない。これらの理由から、本発明の半導体装置の製造方法を用いれば、従来不可能であった微細な抵抗や高密度の配置された集積回路の抵抗値トリミングを高効率に実施可能である。
【００３４】
以上、本発明を、前記実施例１乃至４に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る半導体装置の製造方法の実施例１を示すフローチャートである。
【図２】（ａ）〜（ｅ）は、本発明に係る半導体装置の製造方法の実施例１を工程順に示す要部側断面図である。
【図３】本発明に係る半導体装置の製造方法に用いる、モニタ用ＴＥＧの要部のレイアウトを示す平面の模式図である。
【図４】多結晶シリコン膜の製造工程中の推移を示したもので、（ａ）は追加アニール無しの従来例、（ｂ）は実施例１を適用した場合を示した図である。
【図５】半導体装置の製造工程中における多結晶シリコン膜のシート抵抗推移の一例を示した図である。
【図６】多結晶シリコン膜の追加アニール温度とシ−ト抵抗の関係の一例を示した図である。
【図７】本発明に係る半導体装置の製造方法の実施例２を示すフローチャートである。
【図８】本発明に係る半導体装置の製造方法の実施例２における多結晶シリコン膜のシート抵抗推移を示した図である。
【図９】本発明に係る半導体装置の製造方法の実施例３を示すフローチャートである。
【図１０】本発明に係る半導体装置の製造方法の実施例３における多結晶シリコン膜のシート抵抗推移を示した図である。
【図１１】本発明に係る半導体装置を搭載した集積回路の実施例の一例を示した図である。
【符号の説明】
【００３６】
１…支持基板、２…低不純物濃度シリコン層、３,５,６,９…Ｎ型シリコン層、４,７,８…Ｐ型シリコン層、１０,１１,１２,１３,１４,１５…二酸化シリコン（絶縁膜）、１６…窒化シリコン、２１,２２,２３,２４,３２…多結晶シリコン、３１…シリサイド層、３３…シリサイド領域、３４…非シリサイド領域、３５…金属配線、３６,４１…コンタクト孔、４２,４３…タングステンプラグ、５１，５２…アルミ配線、６１…プローブ針。
【図１】
2008130662.tif 000003
【図２】
2008130662.tif 000004
【図３】
2008130662.tif 000005
【図４】
2008130662.tif 000006
【図５】
2008130662.tif 000007
【図６】
2008130662.tif 000008
【図７】
2008130662.tif 000009
【図８】
2008130662.tif 000010
【図９】
2008130662.tif 000011
【図１０】
2008130662.tif 000012
【図１１】
2008130662.tif 000013