(57)【要約】【課題】  画素の列毎あるいは複数列毎に設けられたＡＤ変換器におけるアナログ電気信号のホールド動作と、ＡＤ変換器から出力されるデジタル信号を保持するメモリからの出力動作と、を同時に実行行った場合、取得される画像にスジ状のノイズが顕在化する。【解決手段】  アナログ電気信号のホールド動作と、デジタル信号を保持するメモリからの出力動作と、を、走査回路の１データクロック周期以上異ならせて行う。【選択図】  図１
2008259107.tif 000002
【特許請求の範囲】
【請求項１】
入射光をアナログ電気信号に変換して出力する行列状に配列された複数の画素と、
前記複数の画素の列もしくは複数の列毎に設けられ、前記アナログ電気信号を保持するアナログメモリを有する、前記複数の画素からのアナログ電気信号をそれぞれデジタル信号に変換して出力するＡＤ変換器と、
前記デジタル信号を保持する第１デジタルメモリと、
前記第１デジタルメモリで保持され、出力される前記デジタル信号を保持する第２デジタルメモリと、
前記第２デジタルメモリから前記デジタル信号を出力させるタイミングを制御する走査回路と、
を有し、
前記第１又は第２デジタルメモリで保持された前記デジタル信号を出力する時刻と、前記アナログメモリで前記アナログ電気信号をホールドする時刻と、が前記走査回路の１データクロック周期以上異なることを特徴とする固体撮像装置。
【請求項２】
入射光をアナログ電気信号に変換して出力する行列状に配列された複数の画素と、
前記複数の画素の列もしくは複数の列毎に設けられ、複数の前記画素からのアナログ電気信号をそれぞれデジタル信号に変換して出力する巡回型ＡＤ変換器と、
前記デジタル信号を保持する第１デジタルメモリと、
該第１デジタルメモリで保持され、出力される前記デジタル信号を保持する第２デジタルメモリと、
前記第２デジタルメモリから前記デジタル信号を出力させるタイミングを制御する走査回路と、
を有し、
前記巡回型ＡＤ変換器は、前記アナログ電気信号をＡＤ変換する際に内部で発生する内部アナログ信号を保持する内部アナログメモリを有し、
前記第１又は第２デジタルメモリから前記デジタル信号を出力する時刻と、前記巡回型ＡＤ変換器で発生する内部アナログ信号を前記内部アナログメモリでホールドする時刻と、が前記走査回路の１データクロック周期以上異なることを特徴とする固体撮像装置。
【請求項３】
前記第１又は第２デジタルメモリは、Ｄフリップフロップであることを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記ＡＤ変換器は、シングルエンド構成の演算増幅器を有することを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第２デジタルメモリから出力される前記デジタル信号を増幅して出力するデジタル信号処理回路を有することを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記デジタル信号処理回路は、さらに、補正処理を行うことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記ＡＤ変換器又は前記巡回型ＡＤ変換器はｎビットの分解能を有し、
前記第１及び第２デジタルメモリをｎ個有することを特徴とする請求項１乃至６のいずれかに記載の固体撮像装置。
【請求項８】
前記ＡＤ変換器又は前記巡回型ＡＤ変換器によってＡＤ変換動作と、
前記第２デジタルメモリから前記デジタル信号を出力する動作とが、
時間的に多重化して行われることを特徴とする請求項１乃至７のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、特に、行列状に配列された画素の列毎にＡＤ変換器とデジタルメモリとを有する固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像素子は動作の高速化が求められており、この要求に対して、行列状に配列された画素の列毎にＡＤ変換器を設け、アナログ信号を列単位でデジタル信号に変換することで高速化するＣＭＯＳイメージセンサが知られている。
【０００３】
画素の列毎にＡＤ変換器を設けたＣＭＯＳイメージセンサにおいて、各列のＡＤ変換動作と、デジタル信号の水平出力線への出力動作を時間的に多重化することで更なる高速化を達成する駆動方法が特許文献１に開示されている。図８及び図９に、特許文献１に開示される固体撮像装置の模式的な回路図及びそのタイミングチャートを示す。
【０００４】
また、巡回型ＡＤ変換器と呼ばれる種類のＡＤ変換器が知られている。巡回型ＡＤ変換器は、入力されたアナログ信号をデジタル信号へ変換してから、入力されたアナログ信号と基準電圧との差分演算を行い、その後適当なゲインをかける処理を行い、再び比較器に入力することを繰り返して行うことでＡＤ変換動作を実現している。ここで、比較後に再び比較器に入力される信号は巡回型ＡＤ変換器が有する内部アナログメモリに一度保持される。本明細書中では、この内部アナログメモリに保持される信号を内部アナログ信号と定義する。
【特許文献１】特開平５−０４８４６０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来は、図９に示されるようにＡＤ変換器におけるアナログ電気信号のホールド動作と、デジタル信号を保持するメモリからの出力動作とを同時に実行していた。このような動作を行った場合、スジ状のノイズが、取得される画像に顕在化することを発明者は発見した。こうしたスジ状のノイズは、ＡＤ変換器の分解能が高く、出力されたデジタル信号を増幅した場合に特に顕著となる。さらに、ノイズが発生した行の画像はノイズの発生していない画像領域と比較して全体的に明るく、あるいは暗くなるので、人間の視覚特性上、画像面内でランダムに発生するノイズと比較して視認性が高く、画質への影響が大きい。
【０００６】
本発明は、画素の列毎もしくは複数の列毎にＡＤ変換器を設けた固体撮像装置において、上記問題を解決し、より高画質の画像を得られるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明は、各々が入射光をアナログ電気信号に変換して出力する、行列状に配列された複数の画素と、前記アナログ電気信号を保持するアナログメモリを有し、前記複数の画素の列毎、もしくは複数の列毎に設けられ、複数の前記画素からのアナログ電気信号をそれぞれデジタル信号に変換して出力するＡＤ変換器と、前記デジタル信号を保持する第１デジタルメモリと、前記第１デジタルメモリで保持され、出力される前記デジタル信号を保持する第２デジタルメモリと、前記第２デジタルメモリから前記デジタル信号を出力させるタイミングを制御する走査回路と、を有し、前記第１又は第２デジタルメモリで保持された前記デジタル信号を出力する動作を、前記アナログメモリで前記アナログ電気信号をホールドする時刻から、前記走査回路の１データクロック周期以上異ならせて行うことを特徴とする固体撮像装置である。
【０００８】
また、上記目的を達成するための本発明は、各々が入射光をアナログ電気信号に変換して出力する、行列状に配列された複数の画素と、前記複数の画素の列毎、もしくは複数の列毎に設けられ、複数の前記画素からのアナログ電気信号をそれぞれデジタル信号に変換して出力する巡回型ＡＤ変換器と、前記デジタル信号を保持する第１デジタルメモリと、該第１デジタルメモリで保持され、出力される前記デジタル信号を保持する第２デジタルメモリと、前記第２デジタルメモリから前記デジタル信号を出力させるタイミングを制御する走査回路と、を有し、前記巡回型ＡＤ変換器は、ＡＤ変換を行う際に前記アナログ電気信号に基づいて内部で発生する内部アナログ信号を保持する内部アナログメモリを有し、前記第１又は第２デジタルメモリから前記デジタル信号を出力する動作を、前記巡回型ＡＤ変換器内で発生する内部アナログ信号を前記内部アナログメモリでホールドする時刻から、前記走査回路の１データクロック周期以上異ならせて行うことを特徴とする固体撮像装置である。
【発明の効果】
【０００９】
本発明によれば、ＡＤ変換動作と、デジタルデータの出力動作と、を時間的に多重化して行う固体撮像装置において、出力された信号から得られる画像に生じる走査線と平行のスジ状ノイズを低減することができ、より高画質な画像を取得できる。
【発明を実施するための最良の形態】
【００１０】
（実施例１）
以下に説明する本発明の第１の実施例は、第２デジタルメモリへのデータ転送をレベルトリガ動作で駆動する固体撮像装置において、第１デジタルメモリから第２デジタルメモリへのデータ転送時に発生するノイズを抑制するものである。
【００１１】
図１は、本発明の第１の実施例に係る固体撮像装置の構成を示すブロック図である。１０１は各々が入射光をアナログ電気信号に変換する光電変換素子を含む画素であり、行列状に配列された複数の画素は、列出力線１０２によって列毎に共通に接続されている。画素１０１から列出力線１０２に出力されたアナログ電気信号は、列信号転送スイッチ１０３の導通によりＡＤ変換器１０５に転送される。ＡＤ変換器１０５は、図示されないアナログメモリ部を有し、アナログ電気信号をホールドする。ここでは、３ビットのＡＤ変換器を例示しているが、本発明は３ビットのＡＤ変換器に限定されるものではなく、一般化してｎビットのＡＤ変換器であってもよい。ＡＤ変換器１０５で、アナログ電気信号はデジタル信号に変換され、第１転送スイッチ駆動端子１０７から入力される信号によって駆動される第１転送スイッチ１０６を介して、第１デジタルメモリ１０８に転送される。ここでは、３ビットのＡＤ変換器を例示しているので、各ＡＤ変換器１０５からの出力は３つの第１デジタルメモリ１０８に転送される。第１デジタルメモリ１０８に保持されたデジタル信号は、第２転送スイッチ駆動端子１１０から入力される信号によって駆動される第２転送スイッチ１０９を介して第２デジタルメモリ１１１に転送される。そして、第２デジタルメモリから信号出力線への出力タイミングを制御する走査回路である水平シフトレジスタ回路１１２によって選択されたスイッチと接続された、第２デジタルメモリ１１１に保持されたデジタル信号が信号出力線１１３に出力される。なお、ＡＤ変換器１０５がｎビットの分解能であれば、固体撮像装置は第１及び第２デジタルメモリをそれぞれｎ個有する構成となる。
【００１２】
図２は、図１に示す固体撮像装置における駆動を示すタイミングチャート図である。
【００１３】
ある行の動作に着目すると、まず、時刻２０１に先立って、光電変換画素１０１で入射光がアナログ電気信号に変換され、列出力線１０２に出力される。時刻２０１でサンプル／ホールド（Ｓ／Ｈ）駆動端子１０４に入力される列信号のＳ／Ｈ動作パルスがハイレベルに遷移することで、列出力線１０２に出力されたアナログ電気信号のアナログメモリによるサンプリングが行われる。時刻２０２において列信号のＳ／Ｈ動作パルスがローレベルに遷移することで、列信号転送スイッチ１０３が非導通状態となり、アナログ電気信号がアナログメモリにホールドされる。ホールドされたアナログ電気信号はＡＤ変換され、その変換結果が第１デジタルメモリへ転送される。
【００１４】
続く時刻２０３で、第２転送スイッチ駆動端子１１０に入力される、デジタルデータの第２デジタルメモリへの転送駆動パルスがハイレベルになり、第１デジタルメモリに保持されたデジタル信号の第２デジタルメモリへの転送が開始される。時刻２０４で転送が終了した後に、時刻２０５で、水平シフトレジスタ回路１１２から、水平シフトレジスタの駆動パルスが入力されると、各列の第２デジタルメモリに保持された信号が駆動パルスによって導通したスイッチを介して順次信号出力線に出力される。
【００１５】
先述の通り、アナログ電気信号のホールド動作と、第１デジタルメモリから第２デジタルメモリへの転送動作を同時に行う従来技術では、走査線に平行なスジ状のノイズが生じることを発明者は発見した。これに対して本実施例では、第１デジタルメモリから第２デジタルメモリにデジタルデータを転送する期間を、ＡＤ変換器１０５内のアナログメモリ部にアナログ電気信号がホールドされる時刻から、水平シフトレジスタの駆動パルスの１データクロック周期以上異ならせている。また、第１デジタルメモリから第２デジタルメモリへの転送終了時刻２０４が、時刻２０２よりも１データクロック周期以上前であってもよい。つまり、図２において、２０８で示す期間と、時刻２０３から時刻２０４で示す期間とが時間的に重複せず、１データクロック周期以上離れていればよい。
【００１６】
また、アナログ電気信号のホールド動作と、第２デジタルメモリから信号出力線への信号の出力動作とを同時に行うと、得られる画像に上述のスジ状のノイズが生じることを発明者は発見した。これに対して本実施例では、２０９で示す、第２デジタルメモリからの出力動作を行う期間を、ＡＤ変換器１０５内のアナログメモリ部にアナログ電気信号がホールドされる時刻から、水平シフトレジスタの駆動パルスの１データクロック周期以上異ならせている。
【００１７】
上記本実施例を適用した固体撮像装置について実験したところ、本発明を適用しなかった場合と比較して、スジ状ノイズのノイズレベルが約１／５に低減したことが確認された。出力されたデータをデジタル信号処理回路によって増幅して読み出した場合や、出力されたデータをデジタル領域での補正処理を行った場合には、特に画質の改善が見られた。
【００１８】
ノイズの発生は、第１デジタルメモリ１０８から第２デジタルメモリ１１１への転送動作による、電流や電圧の変動が、センサチップ内部の容量、配線のインダクタンス、センサチップが設置されている基板等の電圧変動などに影響していると予想される。また、ノイズの低減の度合いは、固体撮像装置の画素数、画素サイズ等に依存して変化すると推測される。更に、ＡＤ変換器をシングルエンド構成の演算増幅器で構成した場合においても同様の効果が得られた。
【００１９】
第１デジタルメモリ１０８から第２デジタルメモリ１１１への転送動作を、アナログ電気信号のホールド動作を行う時刻２０２から前後１データクロック周期分異ならせて行う理由を以下に説明する。
【００２０】
データクロック周期とは水平シフトレジスタを駆動してメモリからデータを送り出す駆動パルスのクロック周期のことであり、水平シフトレジスタをどの程度の速さで駆動できるかによって決まる。また、データクロック周期は製造プロセスに依存するパラメータであり、内部配線が電流、電圧の変化から定常状態に戻るための所要時間に依存するものである。よって、ＡＤ変換器において列信号がホールドされる１データクロック周期以上前にＡＤ変換器からデジタルメモリへのデータ転送を行えば、内部配線はノイズからほぼ復帰し、列信号を正確に取り込むことができる。また、アナログ電気信号のＳ／Ｈパルスが遅延するケースでも高々１データクロック周期程度である。従って、ＡＤ変換器においてアナログ電気信号をホールドさせるパルスから１データクロック周期後にＡＤ変換器からデジタルメモリへのデータ転送を行えば、ノイズの影響を受けない。
【００２１】
本実施例においては、画素の各列に対して１個のＡＤ変換器を設けた例を示したが、複数列につき１個のＡＤ変換器を設けることで、面積縮小を図りつつ同様の効果を得ることができる。
【００２２】
（実施例２）
以下では、本発明に係る第２の実施例を説明する。本実施例は、データ転送をエッジトリガ動作で行うＤフリップフロップを第２デジタルメモリとして用いる固体撮像装置において、第１デジタルメモリから第２デジタルメモリへのデータ転送時に発生するノイズを抑制するものである。
【００２３】
図３は、本実施例に係る固体撮像装置のブロック図である。図１に示したブロック図と異なるのは、第２デジタルメモリが、Ｄフリップフロップになった点と、それに伴って第１デジタルメモリと第２デジタルメモリの間の第２転送スイッチがなくなった点である。ＡＤ変換器３０５は、実施例１と同様に３ビットのものを用いているが、本発明は３ビットのＡＤ変換器に限定されるものではなく、一般化してｎビットのＡＤ変換器であってもよい。
【００２４】
図４は、図３に示す固体撮像装置における駆動を示すタイミングチャート図である。
【００２５】
ある行の動作に着目すると、まず、時刻４０１に先立って、光電変換画素３０１で入射光がアナログ電気信号に変換され、列出力線３０２に出力される。時刻４０１でサンプル／ホールド（Ｓ／Ｈ）駆動端子３０４に入力される列信号のＳ／Ｈ動作パルスがハイレベルに遷移することで、列出力線３０２に出力されたアナログ電気信号の、アナログメモリによるサンプリングが行われる。時刻４０２において列信号のＳ／Ｈ動作パルスがローレベルに遷移することで、列信号転送スイッチ３０３が非導通状態となり、アナログ電気信号がアナログメモリにホールドされる。ホールドされたアナログ電気信号はＡＤ変換され、第１デジタルメモリ３０８へ転送される。
【００２６】
続く時刻４０３で、Ｄフリップフロップ３０９に入力される、デジタルデータの第２デジタルメモリへの転送駆動パルスがハイレベルになり、第１デジタルメモリに保持されたデジタル信号が第２デジタルメモリであるＤフリップフロップ３０９に転送される。本実施例では、第２デジタルメモリとして、エッジトリガ動作でデータ転送を行うＤフリップフロップを用いているので、デジタル信号は４０３でパルスが立ち上がった時点でＤフリップフロップ３０９にデジタル信号が保持される。時刻４０４で、水平シフトレジスタ回路３１２から、水平シフトレジスタの駆動パルスが入力されると、該駆動パルスによって導通したスイッチを介して、各列のＤフリップフロップ３０９に保持された信号が順次信号出力線に出力される。なお、ＡＤ変換器１０５がｎビットの分解能であれば、第１及び第２デジタルメモリはそれぞれｎ個となる。
【００２７】
アナログ電気信号のホールドと、第１デジタルメモリから第２デジタルメモリへの転送動作を同時に行う従来技術では、前述のスジ状のノイズが生じることを発明者は発見した。これに対して本実施例では、第１デジタルメモリから第２デジタルメモリへのデジタルデータを転送する動作を、ＡＤ変換器３０５内のアナログメモリ部にアナログ電気信号がホールドされる時刻から、水平シフトレジスタの駆動パルスの１データクロック周期以上異ならせている。
【００２８】
本実施例ではエッジトリガ動作を行うＤフリップフロップを用いるので、第１デジタルメモリから第２デジタルメモリへの転送開始時刻４０３のみを、アナログ電気信号のホールド時刻４０２から、水平シフトレジスタの１データクロック周期以上異ならせればよい。ここでは、時刻４０３が、時刻４０２よりも後になっているが、時間４０７で示される、時刻４０２の前後１クロック以内に時刻４０３の動作が行われなければ良い。また、Ｄフリップフロップを用いているために、第１デジタルメモリから第２デジタルメモリへの転送開始時刻４０３のみに着目すればよいため、動作タイミングを設定する際の自由度が上がる。更に、Ｄフリップフロップを用いれば、第１デジタルメモリとの間にスイッチを設けずに済むので、固体撮像装置の小型化に貢献できる。
【００２９】
本実施例を適用した固体撮像装置について実験したところ、本発明を適用しなかった場合と比較して、スジ状ノイズのノイズレベルが約１／５に低減したことが確認された。出力されたデータをデジタル信号処理回路によって増幅して読み出した場合や、出力されたデータをデジタル領域で補正処理を行った場合には、特に画質の改善が見られた。
【００３０】
ノイズの発生は、第１デジタルメモリ３０８から第２デジタルメモリ３０９への転送動作による、電流や電圧の変動が、センサチップ内部の容量、配線のインダクタンス、センサチップが設置されている基板等の電圧変動などに影響していると予想される。また、ノイズの低減の度合いは、固体撮像装置の画素数、画素サイズ等に依存して変化すると推測される。更に、ＡＤ変換器をシングルエンド構成の演算増幅器で構成した場合においても同様の効果が得られた。
【００３１】
本実施例においては、画素の各列に対して１個のＡＤ変換器を設けた例を示したが、例えば、２列につき１個と言ったように、複数列毎に１個のＡＤ変換器を設けることで、面積縮小を図りつつ同様な効果を得ることができる。
【００３２】
（実施例３）
以下では、本発明に係る第３の実施例を説明する。本実施例は、Ｄフリップフロップを第２デジタルメモリとして用いるものである。また、ＡＤ変換器として、巡回型ＡＤ変換器を用いる。
【００３３】
図５は、本実施例に係る固体撮像装置のブロック図である。図３に示したブロック図と異なるのは、用いるＡＤ変換器が、巡回型ＡＤ変換器５０５になった点である。巡回型ＡＤ変換器５０５は、３ビットのものを用いているが、本発明は３ビットのものに限定されるものではなく、一般化してｎビットの巡回型ＡＤ変換器であってもよい。
【００３４】
図６は、図５に示す巡回型のＡＤ変換器を用いた固体撮像装置における駆動を示すタイミングチャート図である。
【００３５】
まず、時刻６０３で、デジタルデータの第２デジタルメモリへの転送駆動パルスがハイレベルになることでｎ−１行目の画素に基づくデジタル信号が、第１デジタルメモリから第２デジタルメモリへ転送される。ここでは第２デジタルメモリとしてＤフリップフロップ５０９を使用しているので、パルスがハイレベルに遷移した時点でデータの転送が行われる。
【００３６】
次に、時刻６０１で開始するｎ行目の画素からのアナログ電気信号のサンプリング動作が行われ、アナログ電気信号のホールド時刻である時刻６０２から時刻６０４までの間に、ｎ行目のアナログ電気信号は、３ビット目の判定が行われる。このアナログ電気信号は、適当な処理を施された後に２ビット目の内部アナログ信号としてＡＤ変換器の内部アナログメモリによって時刻６０４でサンプリングされ、時刻６０５でホールドされる。その後、内部アナログメモリにホールドされた２ビット目の内部アナログ信号は、基準電圧と比較されて判定結果が出力され、その後適当な処理を施されて１ビット目の内部アナログ信号となり、２ビット目の内部アナログ信号と同様の処理が行われる。なお、ＡＤ変換器１０５がｎビットの分解能であれば、第１及び第２デジタルメモリはそれぞれｎ個となる。
【００３７】
内部アナログ信号のホールド時刻と、第１デジタルメモリから第２デジタルメモリへの転送動作を同時に行うと、得られた画像に前述のスジ状のノイズが顕在化することを発明者は発見した。これに対して本実施例では、アナログ電気信号のホールド時刻だけでなく、内部アナログ信号のホールド時刻からも、第１デジタルメモリから第２デジタルメモリへの転送タイミングを、水平シフトレジスタ回路のデータクロック周期１クロック分以上異ならせている。
【００３８】
本実施例を適用した固体撮像装置について実験したところ、本発明を適用しなかった場合と比較して、スジ状ノイズのノイズレベルが約１／５に低減したことが確認された。出力されたデータをデジタル信号処理回路によって増幅して読み出した場合や、出力されたデータをデジタル領域での補正処理を行った場合には、特に画質の改善が見られた。
【００３９】
アナログ電気信号及び内部アナログ信号のホールド時刻のいずれかと、第１デジタルメモリから第２デジタルメモリへの転送タイミングとを、水平シフトレジスタ回路の駆動パルスの１データクロック周期以上異ならせることで画質は改善される。本実施例では、両方のホールド時刻と、第１デジタルメモリから第２デジタルメモリへの転送とを１データクロック周期以上異ならせた例を示しており、一方の場合よりも画質が改善される。
【００４０】
また、アナログ電気信号及び内部アナログ信号のホールド時刻のいずれかと、第２デジタルメモリから信号出力線への転送動作を同時に行うと、得られた画像に前述のスジ状のノイズが顕在化することを発明者は発見した。これに対して本実施例では、アナログ電気信号のホールド時刻だけでなく、内部アナログ信号のホールド時刻からも、第２デジタルメモリから信号出力線への転送動作を、水平シフトレジスタ回路のデータクロック周期１クロック分以上異ならせている。
【００４１】
ノイズの発生は、第１デジタルメモリ５０８から第２デジタルメモリ５０９への転送動作及び、第２デジタルメモリ５０９から信号出力線への出力動作による、電流や電圧の変動が影響していることに起因していることが予想される。具体的には、センサチップ内部の容量、配線のインダクタンス、センサチップが設置されている基板等の電圧変動などが考えられる。また、ノイズの低減の度合いは、固体撮像装置の画素数、画素サイズ等に依存して変化すると推測される。更に、ＡＤ変換器をシングルエンド構成の演算増幅器で構成した場合においても同様の効果が得られた。
【００４２】
また、本実施例では第２デジタルメモリとしてＤフリップフロップを用いているためにエッジトリガ動作が可能で、第１デジタルメモリから第２デジタルメモリへの転送開始時刻のみに着目すればよいため、動作タイミングを設定する際の自由度が上がる。
【００４３】
さらに、第１デジタルメモリから第２デジタルメモリへの転送を、レベルトリガ動作で駆動した場合でも、転送している期間を、内部アナログ信号のホールド時刻から水平シフトレジスタ回路の１データクロック周期分以上異ならせると同様の効果が得られた。
【００４４】
本実施例においては、画素の各列に対して１個のＡＤ変換器を設けた例を示したが、例えば、２列につき１個と言ったように、複数列毎に１個のＡＤ変換器を設けることで、面積縮小を図りつつ同様な効果を得ることができる。
【００４５】
アナログ電気信号及び内部アナログ信号のホールド時刻のいずれかと、第１デジタルメモリから第２デジタルメモリへの転送タイミングとを、水平シフトレジスタ回路の駆動パルスの１データクロック周期以上異ならせることで画質は改善される。本実施例では、両方のホールド時刻と、第２デジタルメモリから信号出力線への転送とを１データクロック周期以上異ならせた例を示しており、一方の場合よりも画質が改善される。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施例にかかる固体撮像装置のブロック図の１例
【図２】図５で説明された固体撮像装置の駆動方法のタイミングチャートの一例
【図３】本発明の第２実施例にかかる固体撮像装置のブロック図の１例
【図４】図３で説明された固体撮像装置の駆動方法のタイミングチャートの一例
【図５】本発明の第３及び第４実施例にかかる固体撮像装置のブロック図の１例
【図６】図５で説明された固体撮像装置の駆動方法のタイミングチャートの一例
【図７】図５で説明された固体撮像装置の駆動方法のタイミングチャートの一例
【図８】固体撮像装置のブロック図の従来例
【図９】図８の撮像装置の駆動方法のタイミングチャート図の従来例
【符号の説明】
【００４７】
１０１  光電変換画素
１０２  列信号線
１０３  列信号転送スイッチ
１０４  Ｓ／Ｈ駆動端子
１０５  ＡＤ変換器
１０６  第１転送スイッチ
１０７  第１転送スイッチ駆動端子
１０８  第１デジタルメモリ
１０９  第２転送スイッチ
１１０  第２転送スイッチ駆動端子
１１１  第２デジタルメモリ
１１２  水平シフトレジスタ
１１３  信号出力線
２０１  アナログ電気信号のサンプル
２０２  アナログ電気信号のホールド
２０３  第２デジタルメモリへのデータ転送開始
２０４  第２デジタルメモリへのデータ転送終了
２０５  水平シフトレジスタの駆動
２０６  デジタルデータ出力
２０７  １データクロック周期
２０８  アナログ信号ホールド動作を行う時刻の前後１データクロック周期分の期間
３０１  光電変換画素
３０２  列出力線
３０３  列信号転送スイッチ
３０４  Ｓ／Ｈ駆動端子
３０５  ＡＤ変換器
３０６  第１転送スイッチ
３０７  第１転送スイッチ駆動端子
３０８  第１デジタルメモリ
３０９  第２デジタルメモリ（Ｄフリップフロップ）
３１０  第２転送スイッチ（Ｄフリップフロップ）駆動端子
３１１  水平シフトレジスタ
３１２  信号出力線
４０１  アナログ電気信号のサンプル
４０２  アナログ電気信号のホールド
４０３  第２デジタルメモリへデータ転送
４０４  水平シフトレジスタ駆動
４０５  デジタルデータ出力
４０６  １データクロック周期
４０７  アナログ電気信号ホールド動作を行う時刻の前後１データクロック周期分の期間
５０１  光電変換画素
５０２  列出力線
５０３  信号転送スイッチ
５０４  Ｓ／Ｈ駆動端子
５０５  上位ビットから順次ＡＤ変換を行うＡＤ変換器
５０６  第１転送スイッチ
５０７  第１転送スイッチ駆動端子
５０８  第１デジタルメモリ
５０９  第２デジタルメモリ（Ｄフリップフロップ）
５１０  第２転送スイッチ（Ｄフリップフロップ）駆動端子
５１１  水平シフトレジスタ
５１２  信号出力線
６０１  列信号のサンプル
６０２  列信号のホールド
６０３  第２デジタルメモリへデータ転送
６０４  内部アナログ信号サンプル
６０５  内部アナログ信号ホールド
６０６  水平シフトレジスタ駆動
６０７  デジタルデータ出力
６０８  １データクロック周期
６０９  内部アナログ信号ホールド動作を行う時刻の前後１データクロック周期分の期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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