(57)【要約】【課題】強誘電体キャパシタ及びメモリトランジスタから構成されるすべてのメモリセルの書き込み時間を一定にする。【解決手段】強誘電体メモリ３０にはメモリセルブロックＭＣＢ、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡｎ−１、分離トランジスタ、及びカラム選択トランジスタが設けられる。分離トランジスタにはゲートに分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する。センスアンプにはセンスアンプ活性化信号ＳＡＥが入力されてセンスアンプ活性化信号ＳＡＥにもとづいて制御される。分離トランジスタ、分離制御信号φｔ、及びセンスアンプ活性化信号ＳＡＥは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。【選択図】図１
2008171525.tif 000002
【特許請求の範囲】
【請求項１】
ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリトランジスタから構成されるメモリセルと、
ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方がセンスアンプ部ビット線に接続され、ゲートに分離制御信号が入力される分離トランジスタと、
前記センス部ビット線に接続され、センスアンプ活性化信号により制御されるセンスアンプと、
を具備し、前記メモリセルが複数設けられ、前記分離信号及び前記センスアンプ活性化信号にもとづいて、前記すべてのメモリセルのデータ書き込みを同じ書き込み時間で行うことを特徴とする半導体記憶装置。
【請求項２】
ソース及びドレインの一方が前記ビット線に接続され、ゲートにビット線選択信号が入力されるビット線選択トランジスタと、
前記ビット線選択トランジスタのソース及びドレインの他方とプレート線の間に設けられ、並列接続される強誘電体キャパシタ及びメモリトランジスタから構成されるメモリセルが複数段直列接続されるメモリセルアレイと、
ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方がセンスアンプ部ビット線に接続され、ゲートに分離制御信号が入力される分離トランジスタと、
前記センス部ビット線に接続され、センスアンプ活性化信号により制御されるセンスアンプと、
を具備し、前記メモリセルアレイが複数設けられ、前記分離信号及び前記センスアンプ活性化信号にもとづいて、前記すべてのメモリセルのデータ書き込みを同じ書き込み時間で行うことを特徴とする半導体記憶装置。
【請求項３】
ソース及びドレインの一方が前記ビット線に接続され、ゲートにビット線選択信号が入力されるビット線選択トランジスタと、
前記ビット線選択トランジスタのソース及びドレインの他方とプレート線の間に設けられ、並列接続される強誘電体キャパシタ及びメモリトランジスタから構成されるメモリセルが複数段直列接続されるメモリセルアレイと、
ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方がセンスアンプ部ビット線に接続され、ゲートに分離制御信号が入力される分離トランジスタと、
前記センス部ビット線に接続され、センスアンプ活性化信号により制御されるセンスアンプと、
を具備し、前記メモリセルアレイが複数設けられ、動作時、前記プレート線の電圧が第１の電圧から第２の電圧に昇圧された後、前記分離制御信号の電圧が第３の電圧から第４の電圧に降圧され、その後前記分離制御信号の電圧が前記第４の電圧から第５の電圧（ここで、第４の電圧＜第５の電圧＜第３の電圧）に昇圧され、その後前記プレート線の電圧が前記第２の電圧から前記第１の電圧に降圧され、その後前記分離制御信号の電圧が前記第５の電圧から前記第３の電圧に昇圧されることを特徴とする半導体記憶装置。
【請求項４】
前記センスアンプは、カラム選択トランジスタを介して外部から入力される書き込みデータを前記センスアンプ部ビット線に書き込み、前記カラム選択トランジスタがオフしてから前記前記分離制御信号の電圧が前記第４の電圧から前記第５の電圧に昇圧されことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
チップ選択信号が非動作になった後、前記前記分離制御信号の電圧が前記第４の電圧から前記第５の電圧に昇圧されことを特徴とする請求項３又は４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリデバイスに関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetic  Random  Access  Memory）、ＰＲＡＭ（Phase  Change  Random  Access  Memory）、或いはＲＲＡＭ（Resistive  Random  Access  Memory）などがある。強誘電体メモリであるＦｅＲＡＭは、強誘電体キャパシタとトランジスタからメモリセルが構成される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているＦｅＲＡＭのすべてのメモリセルにデータを書き込む場合、書き込み時間が短いメモリセルと書き込み時間の長いセルが発生する。その結果、例えば最小の書き込み時間のとき、ビット線に接続されるメモリセルがデータ保持試験やインプリント試験で不良（Ｆａｉｌ）となるのに対して、書き込み時間が長いために良品（Ｐａｓｓ）となる問題点がある。このため、正確な信頼性試験を実行できずに信頼性の低いメモリセルが出荷される可能性がある。また、より厳しいスクリーニング試験による歩留低下を発生させる可能性がある。
【特許文献１】特開２０００−３３９９７３号公報（頁３０、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、すべてのメモリセルの書き込み時間を一定にできる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、ビット線とプレート線の間に設けられ、強誘電体キャパシタとメモリトランジスタから構成されるメモリセルと、ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方がセンスアンプ部ビット線に接続され、ゲートに分離制御信号が入力される分離トランジスタと、前記センス部ビット線に接続され、センスアンプ活性化信号により制御されるセンスアンプとを具備し、前記メモリセルが複数設けられ、前記分離信号及び前記センスアンプ活性化信号にもとづいて、前記すべてのメモリセルのデータ書き込みを同じ書き込み時間で行うことを特徴とする。
【０００６】
更に、本発明の他態様の半導体記憶装置は、ソース及びドレインの一方が前記ビット線に接続され、ゲートにビット線選択信号が入力されるビット線選択トランジスタと、前記ビット線選択トランジスタのソース及びドレインの他方とプレート線の間に設けられ、並列接続される強誘電体キャパシタ及びメモリトランジスタから構成されるメモリセルが複数段直列接続されるメモリセルアレイと、ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方がセンスアンプ部ビット線に接続され、ゲートに分離制御信号が入力される分離トランジスタと、前記センス部ビット線に接続され、センスアンプ活性化信号により制御されるセンスアンプとを具備し、前記メモリセルアレイが複数設けられ、動作時、前記プレート線の電圧が第１の電圧から第２の電圧に昇圧された後、前記分離制御信号の電圧が第３の電圧から第４の電圧に降圧され、その後前記分離制御信号の電圧が前記第４の電圧から第５の電圧（ここで、第４の電圧＜第５の電圧＜第３の電圧）に昇圧され、その後前記プレート線の電圧が前記第２の電圧から前記第１の電圧に降圧され、その後前記分離制御信号の電圧が前記第５の電圧から前記第３の電圧に昇圧されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、すべてのメモリセルの書き込み時間を一定にできる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置としての強誘電体メモリを示す回路図、図２は分離制御信号発生回路を説明する図、図２（ａ）分離制御信号発生回路を示す回路図、図２（ｂ）は分離制御信号発生回路の動作を示すタイミングチャートである。本実施例では、強誘電体メモリとしてのＣｈａｉｎ  ＦｅＲＡＭの全カラムでデータの書き込み実行を同じ書き込み時間で行っている。
【００１０】
図１に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０には、メモリセルブロックＭＣＢ、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡｎ−１、分離トランジスタ、及びカラム選択トランジスタが設けられる。ここで、チェーンＦｅＲＡＭは、ビット線とプレート線の間に並列接続される強誘電体キャパシタ及びメモリトランジスタから構成されるメモリセルが複数段直列接続されるＦｅＲＡＭである。
【００１１】
メモリセルブロックＭＣＢには、ビット線とプレート線の間に並列接続される強誘電体キャパシタＫＣ１及びメモリトランジスタＭＴ１から構成されるメモリセル１が４段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数（例えばｎｘ２個）設けられる。
【００１２】
例えば、ビット線／ＢＬ０とプレート線／ＰＬの間に、例えばメモリセルアレイとビット線選択トランジスタ／ＢＳＴ１とが設けられ、ビット線ＢＬ０とプレート線ＰＬの間に、メモリセルアレイとビット線選択トランジスタＢＳＴ１とが設けられる。ここで、強誘電体キャパシタＫＣ１の強誘電体膜にペロブスカイト系酸化物であるＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）を用いているが、ＳＢＴ（ストロンチウム・ビスマス・タンタレート  ＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（ランタン添加チタン酸ビスマス（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などのペロブスカイト系酸化物、或いは有機ポリマーなどを用いてもよい。
【００１３】
ビット線選択トランジスタ／ＢＳＴ１は、ソース及びドレインの一方がビット線／ＢＬ０に接続され、ソース及びドレインの他方がノードＮ０（メモリセルアレイの一端側）に接続され、ゲートにビット線選択信号／ＢＳが入力される。ビット線選択トランジスタＢＳＴ１は、ソース及びドレインの一方がビット線ＢＬ０に接続され、ソース及びドレインの他方がメモリセルアレイの一端側に接続され、ゲートにビット線選択信号ＢＳが入力される。
【００１４】
ビット線選択トランジスタから一番目のメモリセル１のメモリトランジスタのゲートはワード線ＷＬ０に接続され、ビット線選択トランジスタからニ番目のメモリセル１のメモリトランジスタのゲートはワード線ＷＬ１に接続され、ビット線選択トランジスタから三番のメモリセル１のメモリトランジスタのゲートはワード線ＷＬ２に接続され、ビット線選択トランジスタから四番目のメモリセル１のメモリトランジスタのゲートはワード線ＷＬ３に接続される。
【００１５】
例えば、ビット線選択トランジスタ／ＢＳＴ１とプレート／ＰＬの間のメモリセルアレイでは、１番目のメモリトランジスタは、ソース及びドレインの一方がビット線選択トランジスタ／ＢＳＴ１のソース及びドレインの他方（ノードＮ０）に接続され、ソース及びドレインの他方がノードＮ１に接続され、ゲートがワード線ＷＬ０に接続される。２番目のメモリトランジスタは、ソース及びドレインの一方がノードＮ１に接続され、ソース及びドレインの他方がノードＮ２に接続され、ゲートがワード線ＷＬ１に接続される。３番目のメモリトランジスタは、ソース及びドレインの一方がノードＮ２に接続され、ソース及びドレインの他方がノードＮ３に接続され、ゲートがワード線ＷＬ２に接続される。４番目のメモリトランジスタは、ソース及びドレインの一方がノードＮ３に接続され、ソース及びドレインの他方がプレート線／ＰＬに接続され、ゲートがワード線ＷＬ３に接続される。ここで、ビット線／ＢＬ１及びビット線ＢＬ１以降も同様な構成なので説明を省略する。
【００１６】
分離トランジスタ／ＱＳＴ１は、ソース及びドレインの一方がセンスアンプ部ビット線／ＢＬＳＡ０に接続され、ソース及びドレインの他方がビット線／ＢＬ０に接続され、ゲートに分離制御信号φｔが入力され、分離制御信号φｔが“Ｈｉｇｈ”レベルのときに、センスアンプＳＡ０とビット線／ＢＬ０に接続されるメモリセルアレイとの間を分離する。分離トランジスタＱＳＴ１は、ソース及びドレインの一方がセンスアンプ部ビット線ＢＬＳＡ０に接続され、ソース及びドレインの他方がビット線ＢＬ０に接続され、ゲートに分離制御信号φｔが入力され、分離制御信号φｔが“Ｌｏｗ”レベルのときに、センスアンプＳＡ０とビット線ＢＬ０に接続されるメモリセルアレイとの間を分離する。ここで、ビット線／ＢＬ１及びビット線ＢＬ１以降の分離トランジスタも同様な構成なので説明を省略する。
【００１７】
強誘電体メモリ（チェーンＦｅＲＡＭ）３０には、センスアンプが、例えばｎ個（ＳＡ０、ＳＡ１、・・・ＳＡｎ−１）設けられる。センスアンプＳＡ０は、一端がセンスアンプ部ビット線／ＢＬＳＡ０に接続され、他端がセンスアンプ部ビット線ＢＬＳＡ０に接続され、センスアンプ活性化信号ＳＡＥにより制御される。センスアンプＳＡ１は、一端がセンスアンプ部ビット線／ＢＬＳＡ１に接続され、他端がセンスアンプ部ビット線ＢＬＳＡ１に接続され、センスアンプ活性化信号ＳＡＥにより制御される。センスアンプＳＡｎ−１は、一端がセンスアンプ部ビット線／ＢＬＳＡｎ−１に接続され、他端がセンスアンプ部ビット線ＢＬＳＡｎ−１に接続され、センスアンプ活性化信号ＳＡＥにより制御される。
【００１８】
カラム選択トランジスタ／ＣＳＴ１は、ソース及びドレインの一方がデータ線／ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線／ＢＬＳＡ０に接続され、ゲートにカラム選択信号ＣＳＬ０が入力される。カラム選択トランジスタＣＳＴ１は、ソース及びドレインの一方がデータ線ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線ＢＬＳＡ０に接続され、ゲートにカラム選択信号ＣＳＬ０が入力される。センスアンプ部ビット線／ＢＬＳＡ１とデータ線／ＤＱの間に設けられるカラム選択トランジスタ、及びセンスアンプ部ビット線ＢＬＳＡ１とデータ線ＤＱの間に設けられるカラム選択トランジスタのゲートにカラム選択信号ＣＳＬ１が入力される。センスアンプ部ビット線／ＢＬＳＡｎ−１とデータ線／ＤＱの間に設けられるカラム選択トランジスタ、及びセンスアンプ部ビット線ＢＬＳＡｎ−１とデータ線ＤＱの間に設けられるカラム選択トランジスタのゲートにカラム選択信号ＣＳＬｎ−１が入力される。
【００１９】
図２（ａ）に示すように、分離トランジスタのゲートに入力される分離制御信号φｔを発生する分離制御信号発生回路１１には、トランジスタＮＴ１、トランジスタＮＴ２、及びトランジスタＰＴ１が設けられる。ここで、分離制御信号発生回路１１から出力される分離制御信号φｔの信号レベルは、高電位側電源Ｖｐｐ電圧、電圧Ｖａａ、及び低電位側電源（接地電位）Ｖｓｓ電圧の３種類で、その関係は、
Ｖｐｐ＞Ｖａａ＞Ｖｓｓ・・・・・・・・・・・・・式（１）
で表される。
【００２０】
トランジスタＮＴ１は、ドレイン（第１の端子）に電圧Ｖａａが印加され、ソース（第２の端子）がノードＮ４に接続され、ゲート（制御端子）に制御信号ＣＫＭが入力されるＮｃｈ  Ｄｔｙｐｅ（ノーマリオン型）ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）である。なお、トランジスタＮＴ１の代わりにＮｃｈ  ＭＩＳＦＥＴとＰｃｈ  ＭＩＳＦＥＴから構成されるトランスファーゲートを用いてもよい。その場合Ｐｃｈ  ＭＩＳＦＥＴに入力される制御信号ＣＫＭをインバータで位相反転させるのが好ましい。また、トランジスタＮＴ１の代わりにスイッチを用いてもよい。
【００２１】
トランジスタＰＴ１は、ソース（第２の端子）が高電位側電源Ｖｐｐに接続され、ドレイン（第１の端子）がノードＮ４に接続され、ゲート（制御端子）に制御信号ＣＫＰが入力されるＰｃｈ  ＭＩＳＦＥＴである。トランジスタＮＴ２は、ドレイン（第１の端子）がノードＮ４に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）に制御信号ＣＫＮが入力されるＮｃｈ  ＭＩＳＦＥＴである。なお、ノードＮ４から分離制御信号φｔが出力される。ここではトランジスタＮＴ１、トランジスタＮＴ２、及びトランジスタＰＴ１にＭＩＳＦＥＴを用いているが、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor  ＭＯＳトランジスタとも呼称される）を用いてもよい。分離制御発生回路１１、分離トランジスタＱＳＴ１、分離トランジスタ／ＱＳＴ１、分離制御信号φｔ、及びセンスアンプ活性化信号ＳＡＥはメモリセルアレイとセンスアンプを分離する分離制御手段として機能する。
【００２２】
図２（ｂ）に示すように、分離制御信号発生回路１１は、制御信号ＣＫＰ、制御信号ＣＫＮ、及び制御信号ＣＫＭがすべて“Ｌｏｗ”レベルのとき、トランジスタＰＴ１が“ＯＮ”して分離制御信号φｔが“Ｖｐｐ”レベル（高電位側電源Ｖｐｐ電圧）となる。
【００２３】
制御信号ＣＫＰ及び制御信号ＣＫＮが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルとなり、制御信号ＣＫＭが “Ｌｏｗ”レベルのとき、トランジスタＮＴ２が“ＯＮ”して分離制御信号φｔが“Ｖｓｓ”レベル（低電位側電源（接地電位）Ｖｓｓ電圧）となる。
【００２４】
制御信号ＣＫＰが“Ｈｉｇｈ”レベル、制御信号ＣＫＮが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルとなり、制御信号ＣＫＭが “Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになると、トランジスタＰＴ１及びＮＴ２が“ＯＦＦ”し、トランジスタＮＴ１が“ＯＮ”して分離制御信号φｔが“Ｖａａ”レベル（電圧Ｖａａ）となる。
【００２５】
次に、強誘電体メモリの動作について、図３乃至図５を参照して説明する。図３は、強誘電体メモリの動作を示すタイミングチャート、図４は従来の強誘電体メモリの動作を示すタイミングチャート、図５は強誘電体膜の分極反転時間と分極量の関係を示す図である。
【００２６】
図３に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０では、例えば、ワード線ＷＬ０が選択されたとき、ワード線ＷＬ０を“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）にし、ビット線選択信号／ＢＳを“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）から“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベル）にしてからプレート線／ＰＬを“Ｌｏｗ”レベル（“Ｖｓｓ”レベルである第１の電圧レベル）から“Ｈｉｇｈ”レベル（“Ｖａａ”レベルである第２の電圧レベル）にしてメモリセルデータをビット線（／ＢＬ０、／ＢＬ１、・・・／ＢＬｎ−１など）に読み出す。
【００２７】
この情報をセンスアンプ部ビット線（／ＢＬＳＡ０、／ＢＬＳＡ１、・・・／ＢＬＳＡｎ−１など）にデータを読み出し、メモリセルアレイとセンスアンプを分離する分離トランジスタ（／ＱＳＴ１・・・など）のゲートに入力される分離制御信号φｔを“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベルである第３の電圧レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベルである第４の電圧レベル）にして、メモリセルアレイとセンスアンプを分離する。そして、センスアンプ活性化信号ＳＡＥを“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）から“Ｈｉｇｈ”レベル（“Ｖａａ”レベル）にしてセンスアンプ（ＳＡ０、ＳＡ１、・・・ＳＡｎ−１など）でビット線対（／ＢＬとＢＬ）の電圧を増幅する。
【００２８】
次に、選択カラムのカラム選択信号（ＣＬＬ０、ＣＳＬ１、・・・ＣＳＬｎ−１）を順次“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）から“Ｈｉｇｈ”レベル（“Ｖａａ”レベル）にして、増幅したセンスアンプ部ビット線（／ＢＬＳＡ０、／ＢＬＳＡ１、・・・／ＢＬＳＡｎ−１など）の電位をデータ線（ＤＱ、／ＤＱ）に転送、或いは強誘電体メモリ（チェーンＦｅＲＡＭ）３０の外部から入力される書き込みデータをデータ線を介してセンスアンプ部ビット線に書き込む。
【００２９】
続いて、分離制御信号φｔを“Ｌｏｗ”レベル（“Ｖｓｓ”レベルである第４の電圧レベル）から“Ｖｐｐ”レベルよりも電圧の低い“Ｖａａ”レベル（電圧Ｖａａである第５の電圧レベル）に昇圧する。その結果、選択したワード線ＷＬ０に接続されるすべてのビット線には、書き込みデータが“０（ゼロ）”データの場合、“０（ゼロ）”データが転送され、“０（ゼロ）”データが書き込まれるべきすべてのメモリセルには“０（ゼロ）”データが同時に書き込まれる。
【００３０】
ここで、分離制御信号φｔの信号レベルが“Ｖａａ”レベル（電圧Ｖａａである第５の電圧レベル）なので、メモリセルアレイ側のビット線（／ＢＬ０、／ＢＬ１、・・・／ＢＬｎ−１、ＢＬ０、ＢＬ１、・・・ＢＬｎ−１など）には（Ｖａａ−Ｖｔ）電圧が印加される（Ｖｔはトランジスタの閾値電圧）。このとき、選択ワード線ＷＬ０に隣接する非選択ワード線ＷＬ１のノードＮ１及びＮ２では、ノードＮ２の電圧が“Ｖａａ”レベルであり、ビット線／ＢＬ０電位が（Ｖａａ−Ｖｔ）電圧しか上昇せず、しかも非選択ワード線ＷＬ０に接続されるメモリトランジスタが“ＯＮ”状態なので、ノードＮ１の電圧は“Ｖａａ”レベルとなる。その結果、隣接するメモリセルへのディスターブ（Disturb）の問題を回避することができる。
【００３１】
次に、プレート線／ＰＬを“Ｈｉｇｈ”レベル（“Ｖａａ”レベルである第２の電圧レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベルである第１の電圧レベル）にしてから、分離制御信号φｔを“Ｖａａ”レベル（電圧Ｖａａである第５の電圧レベル）から“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベルである第３の電圧レベル）に昇圧する。その結果、メモリセルアレイ側のビット線（／ＢＬ０、／ＢＬ１、・・・／ＢＬｎ−１、ＢＬ０、ＢＬ１、・・・ＢＬｎ−１など）には、書き込みデータが“１”のデータの場合、“Ｖａａ”レベルの電圧がセンスアンプ部ビット線（／ＢＬＳＡ０、／ＢＬＳＡ１、・・・／ＢＬＳＡｎ−１など）から転送され、メモリセルに“１”のデータが書き込まれるべきすべてのカラムに同時に書き込まれる。
【００３２】
このとき、選択ワード線ＷＬ０に隣接する非選択ワード線ＷＬ１のノードＮ１及びＮ２では、プレート線／ＰＬ側の電圧が“Ｈｉｇｈ”レベル（“Ｖａａ”レベルである第２の電圧レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベルである第１の電圧レベル）に下がってから、ビット線／ＢＬ０側の電圧が上昇するので、メモリトランジスタが“ＯＦＦ”状態にならず、ディスターブ（Disturb）の問題を回避することができる。
【００３３】
分離制御手段を設けない強誘電体メモリ（チェーンＦｅＲＡＭ）では、図４に示すように、例えば、カラム選択信号（ＣＳＬ０、ＣＳＬ１、・・・ＣＳＬｎ−１）が順次“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになると、それに対応するビット線（／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１、・・・／ＢＬｎ−１、ＢＬｎ−１）に接続されるメモリセルに順次データが書き込まれる。このため、書き込み時間の短いメモリセルと書き込み時間の長いメモリセルとが発生する。
【００３４】
強誘電体メモリを構成する強誘電体キャパシタの強誘電体膜では、図５に示すように、分極反転時間が増大すると分極量が徐々に増加し、例えば分極反転時間が略１０００ｎｓ以上になると分極量が飽和する。また強誘電体キャパシタの周囲温度が高くなると分極量も増大する。従来の分離制御手段を設けない強誘電体メモリ（チェーンＦｅＲＡＭ）では、書き込み時間の短いメモリセルで分極量が少なく、書き込み時間の長いメモリセルでは分極量が大きくなる。このため、メモリセルのテストですべてのビットがワーストケースとならない問題が発生する。一方、本実施例では、すべてのメモリセルを同じ書き込み時間に設定できるので、メモリセルのテストですべてのビットがワーストケースになる。
【００３５】
上述したように、本実施例の半導体記憶装置では、メモリセルブロックＭＣＢ、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡｎ−１、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックＭＣＢには、ビット線とプレート線の間に並列接続される強誘電体キャパシタＫＣ１及びメモリトランジスタＭＴ１から構成されるメモリセル１が４段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号発生回路１１から出力される分離制御信号φｔは、低電位側電源（接地電位）Ｖｓｓ電圧、電圧Ｖａａ、及び高電位側電源Ｖｐｐ電圧の３種類の電圧レベルのいずれかを出力する。分離トランジスタにはゲートに分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号ＳＡＥが入力されてセンスアンプ活性化信号ＳＡＥにもとづいて制御される。分離トランジスタ、分離制御信号φｔ、及びセンスアンプ活性化信号ＳＡＥは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。
【００３６】
このため、すべてのカラムにおいて、同じ書き込み時間で“１”データと“０（ゼロ）”データの書き込み実行を行うことができ、選択ブロック内の非選択メモリセルへのディスターブ（Disturb）を回避することができる。また、テストモードエントリーを行い、データ保持試験での高温放置する前のデータ書き込みに用いることができ、或いはインプリント試験での逆データ書き込み時のデータ書き込み用動作として実行することで、“１”データ、“０（ゼロ）”データのそれぞれすべてのメモリセルの同時書き込み条件を満たすのに用いることができる。
【００３７】
なお、本実施例では並列接続される強誘電体キャパシタＫＣ１及びメモリトランジスタＭＴ１から構成されるメモリセル１を４段直列接続しているが、４段以外の複数段直列接続したメモリセルアレイを使用してもよい。
【実施例２】
【００３８】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図６は強誘電体メモリの動作を示すタイミングチャートである。本実施例では、強誘電体メモリとしてのＣｈａｉｎ  ＦｅＲＡＭのすべてのカラムのデータの書き込み実行を、実施例１よりも短いサイクル時間を用いて同じ書き込み時間で行っている。
【００３９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４０】
図６に示すように、例えば、ワード線ＷＬ１が選択されたときの強誘電体メモリ（チェーンＦｅＲＡＭ）の動作では、ワード線ＷＬ１を“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）にし、ビット線選択信号／ＢＳを“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）から“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベル）にしてからプレート線／ＰＬを“Ｌｏｗ”レベル（“Ｖｓｓ”レベルである第１の電圧レベル）から“Ｈｉｇｈ”レベル（“Ｖａａ”レベルである第２の電圧レベル）にしてメモリセルデータをビット線（／ＢＬ０、／ＢＬ１、・・・／ＢＬｎ−１など）に読み出す。これ以降、カラム選択信号ＣＳＬｎ−１が“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）から“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベル）になるまでは、実施例１と同様なので説明を省略する。なお、強誘電体メモリ（チェーンＦｅＲＡＭ）は実施例１の強誘電体メモリ（チェーンＦｅＲＡＭ）３０と同一構造を有する。
【００４１】
最後に選択されるカラム選択信号ＣＳＬｎ−１が“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）から“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベル）になり、センスアンプ部ビット線にデータが書き込まれると同時に、分離制御信号φｔを “Ｌｏｗ”レベル（“Ｖｓｓ”レベルである第４の電圧レベル）から“Ｖｐｐ”レベルよりも電圧の低い“Ｖａａ”レベル（電圧Ｖａａである第５の電圧レベル）に昇圧する。その結果、 “０（ゼロ）”データが書き込まれるべきすべてのメモリセルには“０（ゼロ）”データが同時に書き込まれる。
【００４２】
次に、プレート線／ＰＬを“Ｈｉｇｈ”レベル（“Ｖａａ”レベルである第２の電圧レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベルである第１の電圧レベル）にしてから（カラム選択信号ＣＳＬｎ−１が“Ｌｏｗ”レベルに変化後）、分離制御信号φｔを“Ｖａａ”レベル（電圧Ｖａａである第５の電圧レベル）から“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベルである第５の電圧レベル）に昇圧する。その結果、メモリセルに“１”のデータがすべてのカラムに同時に書き込まれる。
【００４３】
上述したように、本実施例の半導体記憶装置では、メモリセルブロックＭＣＢ、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡｎ−１、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックＭＣＢには、ビット線とプレート線の間に並列接続される強誘電体キャパシタＫＣ１及びメモリトランジスタＭＴ１から構成されるメモリセル１が４段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号発生回路１１から出力される分離制御信号φｔは、低電位側電源（接地電位）Ｖｓｓ電圧、電圧Ｖａａ、及び高電位側電源Ｖｐｐ電圧の３種類の電圧レベルのいずれかを出力する。分離トランジスタにはゲートに分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号ＳＡＥが入力されてセンスアンプ活性化信号ＳＡＥにもとづいて制御される。分離トランジスタ、分離制御信号φｔ、及びセンスアンプ活性化信号ＳＡＥは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。そして、最後に選択されるカラム選択信号が“Ｈｉｇｈ”レベルになり、センスアンプ部ビット線にデータが書き込まれると同時に、分離制御信号φｔを“Ｖａａ”レベルに昇圧し、“０（ゼロ）”データが書き込まれるべきすべてのメモリセルには“０（ゼロ）”データが同時に書き込まれる。プレート線を “Ｌｏｗ”レベルにしてから、分離制御信号φｔを“Ｈｉｇｈ”レベルに昇圧し、メモリセルに“１”のデータがすべてのカラムに同時に書き込まれる。
【００４４】
このため、実施例１の効果の他に、すべてのカラムにおいて、同じ書き込み時間で“１”データと“０（ゼロ）”データの書き込みサイクル時間を実施例１よりも早く実行することができる。
【実施例３】
【００４５】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図７は強誘電体メモリの動作を示すタイミングチャートである。本実施例では、強誘電体メモリとしてのＣｈａｉｎ  ＦｅＲＡＭの全カラムでテストモードでのデータの書き込み実行を同じ書き込み時間で行っている。
【００４６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４７】
図７に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）の通常動作（Ｎｏｒｍａｌ  Ｍｏｄｅ）では、メモリセルのデータがセンスアンプで増幅する前に、分離制御信号φｔが“ＨＩｇｈ”レベル（“Ｖｐｐ”レベルの第３の電圧レベル）から“Ｖａａ”レベル（電圧Ｖａａである第５の電圧レベル）に下がり、その後プレート線／ＰＬが“Ｈｉｇｈ”レベル（“Ｖａａ”レベルの第２の電圧レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベルの第１の電圧レベル）の下がり、分離制御信号φｔが“Ｖａａ”レベル（電圧Ｖａａである第５の電圧レベル）から“ＨＩｇｈ”レベル（“Ｖｐｐ”レベルの第３の電圧レベル）に上がる。
【００４８】
その結果、センスアンプで増幅された“１”データ、或いはカラム選択信号ＣＳＬを“Ｈｉｇｈ”レベルにすることにより強誘電体メモリ（チェーンＦｅＲＡＭ）の外部から書かれた“１”データによりディスターブ（Disturb）が発生するのを防ぎ、プレート線／ＰＬが“Ｌｏｗ”レベル（“Ｖｓｓ”レベルの第１の電圧レベル）に下がってから分離制御信号φｔが“ＨＩｇｈ”レベル（“Ｖｐｐ”レベルの第３の電圧レベル）に上がる。
【００４９】
これに対してテストモード（Ｔｅｓｔ  Ｍｏｄｅ）でのデータの書き込み実行では、実施例１の図３と同様に、分離制御信号φｔが“ＨＩｇｈ”レベル（“Ｖｐｐ”レベルの第３の電圧レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベルの第４の電圧レベル）になり、チップイネーブル信号／ＣＥが“Ｈｉｇｈ”レベルになり、ライトイネーブル信号／ＷＥによるデータのセンスアンプへの取り込みが終了する。その後、分離制御信号φｔが“Ｌｏｗ”レベル（“Ｖｓｓ”レベルの第４の電圧レベル）から“Ｖａａ”レベル（電圧Ｖａａである第５の電圧レベル）になり“０（ゼロ）”データの同時書き込みが行われる。プレート線／ＰＬが“Ｈｉｇｈ”レベル（“Ｖａａ”レベルの第２の電圧レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベルの第１の電圧レベル）になり、分離制御信号φｔが“Ｖａａ”レベル（電圧Ｖａａである第５の電圧レベル）から“ＨＩｇｈ”レベル（“Ｖｐｐ”レベルの第３の電圧レベル）になり“１”データの同時書き込みが行われる。なお、強誘電体メモリ（チェーンＦｅＲＡＭ）は実施例１の強誘電体メモリ（チェーンＦｅＲＡＭ）３０と同一構造を有する。
【００５０】
上述したように、本実施例の半導体記憶装置では、メモリセルブロックＭＣＢ、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡｎ−１、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックＭＣＢには、ビット線とプレート線の間に並列接続される強誘電体キャパシタＫＣ１及びメモリトランジスタＭＴ１から構成されるメモリセル１が４段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号発生回路１１から出力される分離制御信号φｔは、低電位側電源（接地電位）Ｖｓｓ電圧、電圧Ｖａａ、及び高電位側電源Ｖｐｐ電圧の３種類の電圧レベルのいずれかを出力する。分離トランジスタにはゲートに分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号ＳＡＥが入力されてセンスアンプ活性化信号ＳＡＥにもとづいて制御される。分離トランジスタ、分離制御信号φｔ、及びセンスアンプ活性化信号ＳＡＥは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。
【００５１】
このため、Ｎｏｒｍａｌ  Ｍｏｄｅでは通常動作、Ｔｅｓｔ  Ｍｏｄｅでは同時書き込み動作を実現することができ、Ｔｅｓｔ  Ｍｏｄｅを用いてデータ保持試験での高温放置前のデータ書き込み、或いはインプリント試験での逆データ書き込み時のデータ書き込みを行うことができる。
【実施例４】
【００５２】
次に、本発明の実施例４に係る半導体記憶装置について、図面を参照して説明する。図８は半導体記憶装置としての強誘電体メモリを示す回路図である。本実施例では、回路構成を簡略化したＣｈａｉｎ  ＦｅＲＡＭの全カラムでテストモードでのデータの書き込み実行を同じ書き込み時間で行っている。
【００５３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
図８に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０ａには、メモリセルブロックＭＣＢ１、センスアンプＳＡ、マルチプレクサＭＵＸ１、マルチプレクサＭＵＸ２、カラム選択トランジスタＣＳＴ１１、カラム選択トランジスタ／ＣＳＴ１１、及び制御トランジスタＳＴ１１乃至ＳＴ１４が設けられる。強誘電体メモリ（チェーンＦｅＲＡＭ）３０ａでは、実施例１の強誘電体メモリ（チェーンＦｅＲＡＭ）３０よりもセンスアンプ、カラム選択トランジスタ、及びカラム選択信号の数を削減している。
【００５５】
メモリセルブロックＭＣＢ１には、ビット線とプレート線の間に並列接続される強誘電体キャパシタＫＣ１及びメモリトランジスタＭＴ１から構成されるメモリセル１が８段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。
【００５６】
ビット線／ＢＬ０とプレート線／ＰＬ０の間に、メモリセルアレイとビット線選択トランジスタ／ＢＳＴ１１とが設けられ、ビット線／ＢＬ１とプレート線／ＰＬ１の間に、メモリセルアレイとビット線選択トランジスタ／ＢＳＴ１２とが設けられ、ビット線ＢＬ０とプレート線ＰＬ０の間に、メモリセルアレイとビット線選択トランジスタＢＳＴ１１とが設けられ、ビット線ＢＬ１とプレート線ＰＬ１の間に、例えばメモリセルアレイとビット線選択トランジスタＢＳＴ１２とが設けられる。
【００５７】
ビット線選択トランジスタから一番目のメモリセルのメモリトランジスタのゲートはワード線ＷＬ０に接続され、ビット線選択トランジスタからニ番目のメモリセルのメモリトランジスタのゲートはワード線ＷＬ１に接続され、ビット線選択トランジスタから三番のメモリセルのメモリトランジスタのゲートはワード線ＷＬ２に接続され、ビット線選択トランジスタから八番目のメモリセル１のメモリトランジスタのゲートはワード線ＷＬ７に接続される。
【００５８】
制御トランジスタＳＴ１１は、ソース及びドレインの一方がビット線／ＢＬ０に接続され、ソース及びドレインの他方が基準電圧Ｖｒｅｆに接続され、ゲートに制御信号ＥＱＬ０が入力される。制御トランジスタＳＴ１３は、ソース及びドレインの一方が基準電圧Ｖｒｅｆに接続され、ソース及びドレインの他方がビット線／ＢＬ１に接続され、ゲートに制御信号ＥＱＬ１が入力される。制御トランジスタＳＴ１２は、ソース及びドレインの一方がビット線ＢＬ０に接続され、ソース及びドレインの他方が基準電圧Ｖｒｅｆに接続され、ゲートに制御信号ＥＱＬ０が入力される。制御トランジスタＳＴ１４は、ソース及びドレインの一方が基準電圧Ｖｒｅｆに接続され、ソース及びドレインの他方がビット線ＢＬ１に接続され、ゲートに制御信号ＥＱＬ１が入力される。制御信号ＥＱＬ０が“Ｈｉｇｈ”レベルのとき制御トランジスタＳＴ１１及びＳＴ１２が“ＯＮ”し、制御信号ＥＱＬ１が“Ｈｉｇｈ”レベルのとき制御トランジスタＳＴ１３及びＳＴ１４が“ＯＮ”する。
【００５９】
マルチプレクサＭＵＸ１には、分離トランジスタＱＳＴ１１乃至１４が設けられる。マルチプレクサＭＵＸ１は、ビット線／ＢＬ０及び／ＢＬ１をセンスアンプ部ビット線／ＢＬＳＡに接続し、ビット線ＢＬ０及びＢＬ１をセンスアンプ部ビット線ＢＬＳＡに接続し、２本のビット線を１本のセンスアンプ部ビット線に束ねる。
【００６０】
分離トランジスタＱＳＴ１１は、ソース及びドレインの一方がビット線／ＢＬ０に接続され、ソース及びドレインの他方がセンスアンプ部ビット線／ＢＬＳＡに接続され、ゲートに分離制御信号φｔ０が入力され、分離制御信号φｔ０が“Ｌｏｗ”レベルのときに、センスアンプＳＡとビット線／ＢＬ０に接続されるメモリセルアレイとの間を分離する。
【００６１】
分離トランジスタＱＳＴ１３は、ソース及びドレインの一方がビット線／ＢＬ１に接続され、ソース及びドレインの他方がセンスアンプ部ビット線／ＢＬＳＡに接続され、ゲートに分離制御信号φｔ１が入力され、分離制御信号φｔ１が“Ｌｏｗ”レベルのときに、センスアンプＳＡとビット線／ＢＬ１に接続されるメモリセルアレイとの間を分離する。
【００６２】
分離トランジスタＱＳＴ１２は、ソース及びドレインの一方がビット線ＢＬ０に接続され、ソース及びドレインの他方がセンスアンプ部ビット線ＢＬＳＡに接続され、ゲートに分離制御信号φｔ０が入力され、分離制御信号φｔ０が“Ｌｏｗ”レベルのときに、センスアンプＳＡとビット線ＢＬ０に接続されるメモリセルアレイとの間を分離する。
【００６３】
分離トランジスタＱＳＴ１４は、ソース及びドレインの一方がビット線ＢＬ１に接続され、ソース及びドレインの他方がセンスアンプ部ビット線ＢＬＳＡに接続され、ゲートに分離制御信号φｔ１が入力され、分離制御信号φｔ１が“Ｈｉｇｈ”レベルのときに、センスアンプＳＡとビット線ＢＬ１に接続されるメモリセルアレイとの間を分離する。
【００６４】
センスアンプＳＡは、一端がセンスアンプ部ビット線／ＢＬＳＡに接続され、他端がセンスアンプ部ビット線ＢＬＳＡに接続され、ゲートにセンスアンプ活性化信号ＳＡＥが入力され、センスアンプ活性化信号ＳＡＥにより制御される。
【００６５】
カラム選択トランジスタ／ＣＳＴ１１は、ソース及びドレインの一方がデータ線／ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線／ＢＬＳＡに接続され、ゲートにカラム選択信号ＣＳＬｋが入力される。カラム選択トランジスタＣＳＴ１１は、ソース及びドレインの一方がデータ線ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線ＢＬＳＡに接続され、ゲートにカラム選択信号ＣＳＬｋが入力される。
【００６６】
マルチプレクサＭＵＸ２には、分離トランジスタＱＳＴ１５乃至１８が設けられる。マルチプレクサＭＵＸ２は、２本のビット線を１本のセンスアンプ部ビット線に束ねる。
【００６７】
分離トランジスタＱＳＴ１５は、ソース及びドレインの一方がセンスアンプ部ビット線／ＢＬＳＡに接続され、ゲートに分離制御信号φｔ２が入力され、分離制御信号φｔ２が“Ｌｏｗ”レベルのときに、センスアンプＳＡと図示しないビット線に接続されるメモリセルアレイとの間を分離する。
【００６８】
分離トランジスタＱＳＴ１７は、ソース及びドレインの一方がセンスアンプ部ビット線／ＢＬＳＡに接続され、ゲートに分離制御信号φｔ３が入力され、分離制御信号φｔ３が“Ｌｏｗ”レベルのときに、センスアンプＳＡと図示しないビット線に接続されるメモリセルアレイとの間を分離する。
【００６９】
分離トランジスタＱＳＴ１６は、ソース及びドレインの一方がセンスアンプ部ビット線ＢＬＳＡに接続され、ゲートに分離制御信号φｔ２が入力され、分離制御信号φｔ２が“Ｌｏｗ”レベルのときに、センスアンプＳＡと図示しないビット線に接続されるメモリセルアレイとの間を分離する。
【００７０】
分離トランジスタＱＳＴ１８は、ソース及びドレインの一方がセンスアンプ部ビット線ＢＬＳＡに接続され、ゲートに分離制御信号φｔ３が入力され、分離制御信号φｔ３が“Ｌｏｗ”レベルのときに、センスアンプＳＡと図示しないビット線に接続されるメモリセルアレイとの間を分離する。
【００７１】
ここで、分離制御発生回路、分離トランジスタＱＳＴ１１乃至１８、分離制御信号φｔ０乃至３、及びセンスアンプ活性化信号ＳＡＥはメモリセルアレイとセンスアンプを分離する分離制御手段として機能する。
【００７２】
次に、強誘電体メモリの動作について、図９を参照して説明する。図９は強誘電体メモリの動作を示すタイミングチャートである。
【００７３】
図９に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０ａでは、４本のビット線（／ＢＬ０、／ＢＬ１、ＢＬ０、及びＢＬ１）の内、２本が折り返しビット線を実現するビット線、例えば／ＢＬ０及びＢＬ０であり、ビット線／ＢＬ０ではメモリセルのデータが読み出され、ビット線ＢＬ０が参照ビット線（Reference  BL）となる。ビット線／ＢＬ０及びＢＬ０とセンスアンプＳＡを分離する分離制御信号φｔ０は、実施例１の図１及び図３に示す動作と同様な動作をする（制御トランジスタＳＴ１１及びＳＴ１２が“ＯＦＦ”）。残り２本のビット線／ＢＬ１及びＢＬ１は、“Ｈｉｇｈ”レベルの制御信号ＥＱＬ１により制御トランジスタＳＴ１３及びＳＴ１４が“ＯＮ”してシールド線（Shield  BL）となり、分離制御信号φｔ１は動作時“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）になる。同様に、分離制御信号φｔ２及びφｔ３も動作時“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）になる。
【００７４】
上述したように、本実施例の半導体記憶装置では、メモリセルブロックＭＣＢ１、センスアンプＳＡ、分離トランジスタＱＳＴ１１乃至１８、制御トランジスタＳＴ１１乃至１４、カラム選択トランジスタ／ＣＳＴ１１、及びカラム選択トランジスタＣＳＴ１１が設けられる。メモリセルブロックＭＣＢ１には、ビット線とプレート線の間に並列接続される強誘電体キャパシタＫＣ１及びメモリトランジスタＭＴ１から構成されるメモリセル１が８段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号φｔ０乃至３は、低電位側電源（接地電位）Ｖｓｓ電圧、電圧Ｖａａ、及び高電位側電源Ｖｐｐ電圧の３種類の電圧レベルのいずれかをそれぞれ出力する。分離トランジスタにはゲートに分離制御信号が入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号ＳＡＥが入力されてセンスアンプ活性化信号ＳＡＥにもとづいて制御される。分離トランジスタＱＳＴ１１乃至１８、分離制御信号φｔ０乃至３、及びセンスアンプ活性化信号ＳＡＥは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。そして、制御トランジスタＳＴ１１乃至１４は、２本のビット線を１本のセンスアンプ部ビット線に束ねる働きをする。
【００７５】
このため、実施例１よりもセンスアンプ、カラム選択トランジスタなどの数を削減して回路構成を簡略化させながら、実施例１と同様な効果を有する。
【実施例５】
【００７６】
次に、本発明の実施例５に係る半導体記憶装置について、図面を参照して説明する。図１０は強誘電体メモリを示す回路図タイミングチャートである。本実施例では、Ｃｈａｉｎ  ＦｅＲＡＭのカラム選択信号本数を削減している。
【００７７】
図１０に示すように、強誘電体メモリ（チェーンＦｅＲＡＭ）３０ｂには、メモリセルブロック、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡｎ−２、センスアンプＳＡｎ−１、分離トランジスタ、カラム選択トランジスタＣＳＴ２１乃至２４、及びカラム選択トランジスタ／ＣＳＴ２１乃至２４が設けられる。ここで、強誘電体メモリ（チェーンＦｅＲＡＭ）３０ｂは、実施例１（図１）と同様な構成を有し、カラム選択信号の本数を実施例１よりも１／２に削減している。このため、実施例１と異なる部分のみ説明する。
【００７８】
センスアンプＳＡｎ−２は、一端がセンスアンプ部ビット線／ＢＬＳＡｎ−２に接続され、他端がセンスアンプ部ビット線ＢＬＳＡｎ−２に接続され、センスアンプ活性化信号ＳＡＥにより制御される。
【００７９】
カラム選択トランジスタ／ＣＳＴ２１は、ソース及びドレインの一方がデータ線／ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線／ＢＬＳＡ０に接続され、ゲートにカラム選択信号ＣＳＬ０が入力される。カラム選択トランジスタＣＳＴ２１は、ソース及びドレインの一方がデータ線ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線ＢＬＳＡ０に接続され、ゲートにカラム選択信号ＣＳＬ０が入力される。カラム選択トランジスタ／ＣＳＴ２２は、ソース及びドレインの一方がデータ線／ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線／ＢＬＳＡ１に接続され、ゲートにカラム選択信号ＣＳＬ０が入力される。カラム選択トランジスタＣＳＴ２２は、ソース及びドレインの一方がデータ線ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線ＢＬＳＡ１に接続され、ゲートにカラム選択信号ＣＳＬ０が入力される。
【００８０】
カラム選択トランジスタ／ＣＳＴ２３は、ソース及びドレインの一方がデータ線／ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線／ＢＬＳＡｎ−２に接続され、ゲートにカラム選択信号ＣＳＬｎ／２−１が入力される。カラム選択トランジスタＣＳＴ２３は、ソース及びドレインの一方がデータ線ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線ＢＬＳＡｎ−２に接続され、ゲートにカラム選択信号ＣＳＬｎ／２−１が入力される。カラム選択トランジスタ／ＣＳＴ２４は、ソース及びドレインの一方がデータ線／ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線／ＢＬＳＡｎ−１に接続され、ゲートにカラム選択信号ＣＳＬｎ／２−１が入力される。カラム選択トランジスタＣＳＴ２４は、ソース及びドレインの一方がデータ線ＤＱに接続され、ソース及びドレインの他方がセンスアンプ部ビット線ＢＬＳＡｎ−１に接続され、ゲートにカラム選択信号ＣＳＬｎ／２−１が入力される。
【００８１】
上述したように、本実施例の半導体記憶装置では、メモリセルブロック、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡｎ−２、センスアンプＳＡｎ−１、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックには、ビット線とプレート線の間に並列接続される強誘電体キャパシタＫＣ１及びメモリトランジスタＭＴ１から構成されるメモリセル１が４４段直列接続されるメモリセルアレイとビット線選択トランジスタとが複数設けられる。分離制御信号発生回路１１から出力される分離制御信号φｔは、低電位側電源（接地電位）Ｖｓｓ電圧、電圧Ｖａａ、及び高電位側電源Ｖｐｐ電圧の３種類の電圧レベルのいずれかを出力する。分離トランジスタにはゲートに分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号ＳＡＥが入力されてセンスアンプ活性化信号ＳＡＥにもとづいて制御される。分離トランジスタ、分離制御信号φｔ、及びセンスアンプ活性化信号ＳＡＥは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。そして、カラム選択信号の数を実施例１の１／２にしている。
【００８２】
このため、実施例１と同様な効果の他に、一本のカラム選択信号により１対のビット線（ＢＬ及び／ＢＬ）にデータを書き込むことができる。
【実施例６】
【００８３】
次に、本発明の実施例６に係る半導体記憶装置について、図面を参照して説明する。図１１は強誘電体メモリを示す回路図である。本実施例では、ＦｅＲＡＭのメモリセル構成を変更している。
【００８４】
図１１に示すように、強誘電体メモリ（ＦｅＲＡＭ）３０ｃには、メモリセルブロックＭＣＢ１、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡｎ−１、分離トランジスタ、及びカラム選択トランジスタが設けられる。強誘電体メモリ（ＦｅＲＡＭ）３０ｃは、１Ｔ１Ｃ型ＦｅＲＡＭである。ここで、強誘電体メモリ（ＦｅＲＡＭ）３０ｃは、実施例１（図１）の強誘電体メモリ（チェーンＦｅＲＡＭ）３０とはメモリセルブロック以外の構成は同一なので、異なる点のみ説明する。
【００８５】
メモリセルブロックＭＣＢ２には、ビット線とプレート線の間に、強誘電体キャパシタＫＣ１１及びメモリトランジスタＭＴ１１から構成されるメモリセル１ａがマトリックス状に配置形成される（１Ｔ１Ｃ型ＦｅＲＡＭ）。例えば、メモリセル１ａを構成するメモリトランジスタＭＴ１１は、ソース及びドレインの一方がビット線／ＢＬ０に接続され、ソース及びドレインの他方が強誘電体キャパシタＫＣ１１の一端に接続され、ゲートがワード線ＷＬ１に接続される。メモリセル１ａを構成する強誘電体キャパシタＫＣ１１は、他端がプレート線／ＰＬに接続される。
【００８６】
ここで、分離制御発生回路、分離トランジスタ、分離制御信号φｔ、及びセンスアンプ活性化信号ＳＡＥはメモリセルアレイとセンスアンプを分離する分離制御手段として機能する。
【００８７】
次に、強誘電体メモリの動作について、図１２を参照して説明する。図１２は強誘電体メモリの動作を示すタイミングチャートである。
【００８８】
図１２に示すように、強誘電体メモリ（ＦｅＲＡＭ）３０ｃでは、分離制御信号φｔを動作時の“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベル）から“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）にして、カラム選択信号（ＣＳＬ０、ＣＳＬ１、・・・ＣＳＬｎ−１）を順次選択し、外部データを順次書き込む。
【００８９】
次に、分離制御信号φｔを“Ｌｏｗ”レベル（“Ｖｓｓ”レベル）から“Ｈｉｇｈ”レベル（“Ｖｐｐ”レベル）に昇圧することにより、メモリセルに“０（ゼロ）”データが書き込まれるべきすべてのメモリセルには“０（ゼロ）”データが同時に書き込まれる。
【００９０】
続いて、プレート線を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにすることにより、メモリセルに“１”のデータが書き込まれるべきすべてのカラムに同時に書き込まれる。
【００９１】
本実施例の強誘電体メモリ（ＦｅＲＡＭ）３０ｃでは、ディスターブ（Disturb）は発生しないが、分離制御信号φｔを“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベル、或いは“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させることによりデータ保持試験での高温放置する前のデータ書き込みを実行でき、或いはインプリント試験での逆データ書き込み時のデータ書き込みを実行することができる。なお、この場合の分離制御信号φｔの動作が通常動作でもよく、Ｎｏｍａｌ  Ｍｏｄｅでは分離制御信号φｔが“Ｈｉｇｈ”レベルのままでもよい。
【００９２】
上述したように、本実施例の半導体記憶装置では、メモリセルブロックＭＣＢ２、センスアンプＳＡ０、センスアンプＳＡ１、センスアンプＳＡｎ−１、分離トランジスタ、及びカラム選択トランジスタが設けられる。メモリセルブロックＭＣＢ２には、ビット線とプレート線の間に、強誘電体キャパシタＫＣ１及びメモリトランジスタＭＴ１から構成されるメモリセル１ａがマトリックス状に配置形成される。分離トランジスタにはゲートに低電位側電源（接地電位）Ｖｓｓ電圧及び高電位側電源Ｖｐｐ電圧の２種類の電圧レベルのいずれかの分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する働きをする。センスアンプにはセンスアンプ活性化信号ＳＡＥが入力されてセンスアンプ活性化信号ＳＡＥにもとづいて制御される。
【００９３】
このため、分離制御信号φｔを“Ｌｏｗ”レベル或いは“Ｈｉｇｈ”レベルにすることによりデータ保持試験での高温放置する前のデータ書き込みを実行でき、或いはインプリント試験での逆データ書き込み時のデータ書き込みを実行することができる。
【００９４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９５】
例えば、実施例６では、１Ｔ１Ｃ型ＦｅＲＡＭに適用したが、２Ｔ２Ｃ型ＦｅＲＡＭにも適用することができる。
【００９６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ソース及びドレインの一方が前記ビット線に接続され、ゲートにビット線選択信号が入力されるビット線選択トランジスタと、前記ビット線選択トランジスタのソース及びドレインの他方とプレート線の間に設けられ、並列接続される強誘電体キャパシタ及びメモリトランジスタから構成されるメモリセルが複数段直列接続されるメモリセルアレイと、ソース及びドレインの一方が前記ビット線に接続され、ソース及びドレインの他方がセンスアンプ部ビット線に接続され、ゲートに分離制御信号が入力される分離トランジスタと、前記センス部ビット線に接続され、センスアンプ活性化信号により制御されるセンスアンプと、を具備し、前記メモリセルアレイが複数設けられ、動作時、前記プレート線の電圧が接地電圧から第１の電圧に昇圧された後、前記分離制御信号の電圧が高電位側電源電圧から前記接地電圧に降圧され、その後前記分離制御信号の電圧が前記接地電圧から前記第１の電圧に昇圧され、その後前記プレート線の電圧が前記第１の電圧から前記接地電圧に降圧され、その後前記分離制御信号の電圧が前記第１の電圧から前記高電位側電源電圧に昇圧される半導体記憶装置。
【００９７】
（付記２）  通常動作時では、前記分離制御信号の接地電圧が前記第１の電圧に変更される付記１に記載の半導体記憶装置。
【００９８】
（付記３）  前記分離制御信号を生成する分離制御信号発生回路は、第１の端子に前記第１の電圧が印加され、制御端子に第１の制御信号が入力される第１のトランジスタと、第２の端子が前記高電位側電源に接続され、第１の端子が前記第１のトランジスタの第２の端子に接続され、制御端子に第２の制御信号が入力される第２のトランジスタと、第の端子が前記第１のトランジスタの第２の端子に接続され、制御端子に第３の制御信号が入力される第３のトランジスタとを有し、前記第２のトランジスタの第１の端子側から前記前記分離制御信号を出力する付記１又は２に記載の半導体記憶装置。
【００９９】
（付記４）  前記分離制御信号の電圧が前記接地電圧から前記第１の電圧に昇圧されて、書き込みデータが“０（ゼロ）”データの場合には“０（ゼロ）”データが転送され、“０（ゼロ）”データが書き込まれるべきすべてのメモリセルに“０（ゼロ）”データが同時に書き込まれ、前記分離制御信号の電圧が前記第１の電圧から前記高電位側電源電圧に昇圧されて、書き込みデータが“１”データの場合には“１”データが転送され、“１”データが書き込まれるべきすべてのメモリセルに１データが同時に書き込まれる付記１乃至３のいずれかに記載の半導体記憶装置。
【０１００】
（付記５）  前記強誘電体キャパシタの強誘電体膜は、ＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）、ＳＢＴ（ストロンチウム・ビスマス・タンタレート  ＳｒＢｉ２Ｔａ２Ｏ９）、或いはＢＬＴ（ランタン添加チタン酸ビスマス  （Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などのペロブスカイト系酸化物、又は有機ポリマーである付記１乃至４のいずれかに記載の半導体記憶装置。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施例１に係る強誘電体メモリを示す回路図。
【図２】本発明の実施例１に係る分離制御信号発生回路を説明する図、図２（ａ）は分離制御信号発生回路を示す回路図、図２（ｂ）は分離制御信号発生回路の動作を示すタイミングチャート。
【図３】本発明の実施例１に係る強誘電体メモリの動作を示すタイミングチャート。
【図４】本発明の実施例１に係る従来の強誘電体メモリの動作を示すタイミングチャート。
【図５】本発明の実施例１に係る強誘電体膜の分極反転時間と分極量の関係を示す図。
【図６】本発明の実施例２に係る強誘電体メモリの動作を示すタイミングチャート。
【図７】本発明の実施例３に係る強誘電体メモリの動作を示すタイミングチャート。
【図８】本発明の実施例４に係る強誘電体メモリを示す回路図。
【図９】本発明の実施例４に係る強誘電体メモリの動作を示すタイミングチャート。
【図１０】本発明の実施例５に係る強誘電体メモリを示す回路図。
【図１１】本発明の実施例６に係る強誘電体メモリを示す回路図。
【図１２】本発明の実施例６に係る強誘電体メモリの動作を示すタイミングチャート。
【符号の説明】
【０１０２】
１、１ａ  メモリセル
１１  分離制御信号発生回路
３０、３０ａ、３０ｂ  強誘電体メモリ（チェーンＦｅＲＡＭ）
３０ｃ  強誘電体メモリ（ＦｅＲＡＭ）
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、ＢＬｎ−１、／ＢＬｎ−１  ビット線
ＢＬＳＡ、／ＢＬＳＡ、ＢＬＳＡ０、／ＢＬＳＡ０、ＢＬＳＡ１、／ＢＬＳＡ１、ＢＬＳＡｎ−２、／ＢＬＳＡｎ−２、ＢＬＳＡｎ−１、／ＢＬＳＡｎ−１  センスアンプ部ビット線
ＢＳ、／ＢＳ  ビット線選択信号
ＢＳＴ１、／ＢＳＴ１、ＢＳＴ１１、ＢＳＴ１２、／ＢＳＴ１１、／ＢＳＴ１２  ビット線選択トランジスタ
ＣＫＭ、ＣＫＮ、ＣＫＰ  制御信号
ＣＳＬ０、ＣＳＬ１、ＣＳＬｋ、ＣＳＬｎ−１、ＣＳＬｎ／２−１  カラム選択信号
ＣＳＴ１、／ＣＳＴ１、ＣＳＴ１１、／ＣＳＴ１１、ＣＳＴ２１〜２４、／ＣＳＴ２１〜２４  カラム選択トランジスタ
ＤＱ、／ＤＱ  データ線
ＫＣ１、ＫＣ１１  強誘電体キャパシタ
ＭＣＢ、ＭＣＢ１、ＭＣＢ２  メモリセルブロック
ＭＴ１、ＭＴ１１  メモリトランジスタ
ＭＵＸ１、ＭＵＸ２  マルチプレクサ
Ｎ０〜４  ノード
ＮＴ１、ＮＴ２、ＰＴ１  トランジスタ
ＰＬ、／ＰＬ、ＰＬ０、ＰＬ１、／ＰＬ０、／ＰＬ１  プレート線
ＳＡ、ＳＡ０、ＳＡ１、ＳＡｎ−２、ＳＡｎ−１  センスアンプ
ＳＡＥ  センスアンプ活性化信号
ＳＴ１１〜１４  制御トランジスタ
ＱＳＴ１、／ＱＳＴ１、ＱＳＴ１１〜１８  分離トランジスタ
ＷＬ０〜３、ＷＬ７  ワード線
Ｖａａ  電圧
Ｖｐｐ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
φｔ、φｔ０〜３  分離制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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