(57)【要約】【課題】モニタ信号にチャタリングが発生せず、簡単な回路構成のモニタ回路を含むゲート駆動回路。【解決手段】制御信号Vinに基づきスイッチング素子S1,S2のオン期間を遅延させるデッドタイムコントロール回路2,4、デッドタイムコントロール回路2,4からの信号でスイッチング素子S2,S1を駆動する駆動回路3,6、スイッチング素子S1,S2のオン／オフ状態をモニタするモニタ回路11,12を有し、各モニタ回路は、電流源CC1と、一方のスイッチング素子のゲートにソースが接続され電流源にドレインが接続されゲートに所定電圧が印加されたＮ型ＦＥＴＱｎとを有し、Ｎ型ＦＥＴＱｎは、一方のスイッチング素子のオフ状態が検出された場合に他方のスイッチング素子側のデッドタイムコントロール回路にオフ信号を出力し、他方のスイッチング素子側のデッドタイムコントロール回路はオフ信号により他方のスイッチング素子のオン期間の遅延動作を解除する。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御信号に基づき直列に接続された第１スイッチング素子と第２スイッチング素子とを交互にオン／オフさせるゲート駆動回路であって、
前記第１スイッチング素子及び前記第２スイッチング素子が同時にオフする期間を生成するために前記制御信号に基づき前記第１スイッチング素子のオン期間を遅延させる第１デッドタイムコントロール回路と、
前記第１スイッチング素子及び前記第２スイッチング素子が同時にオフする期間を生成するために前記制御信号に基づき前記第２スイッチング素子のオン期間を遅延させる第２デッドタイムコントロール回路と、
前記第１デッドタイムコントロール回路からの信号により前記第１スイッチング素子を駆動する第１駆動回路と、
前記第２デッドタイムコントロール回路からの信号により前記第２スイッチング素子を駆動する第２駆動回路と、
前記第１スイッチング素子のオン／オフ状態をモニタする第１モニタ回路と、
前記第２スイッチング素子のオン／オフ状態をモニタする第２モニタ回路とを有し、
各々のモニタ回路は、電流源と、一方のスイッチング素子の制御端子に第１電極が接続され前記電流源に第２電極が接続され第１制御電極に所定電圧が印加された検出用トランジスタとを有し、前記検出用トランジスタは、前記一方のスイッチング素子のオフ状態が検出された場合に、他方のスイッチング素子側のデッドタイムコントロール回路にオフ信号を出力し、
前記他方のスイッチング素子側のデッドタイムコントロール回路は、前記オフ信号により前記他方のスイッチング素子のオン期間の遅延動作を解除することを特徴とするゲート駆動回路。
【請求項２】
前記検出用トランジスタは、ＭＯＳＦＥＴであり、前記検出用トランジスタの第１制御電極に印加される電圧は、前記スイッチング素子のゲート閾値電圧と前記検出用トランジスタのゲート閾値電圧との合計電圧以上であることを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
前記検出用トランジスタは、バイポーラトランジスタであり、前記検出用トランジスタのベースに印加される電圧は、前記スイッチング素子のゲート閾値電圧と前記検出用トランジスタのベース閾値電圧との合計電圧以上であることを特徴とする請求項１記載のゲート駆動回路。
【請求項４】
前記各々のモニタ回路は、電源に接続された第３電極と前記検出用トランジスタの第１制御電極に接続された第４電極と第２制御電極とを有する遮断手段を有し、
前記遮断手段は、他方のモニタ回路からの信号が前記第２制御電極に入力されたとき、前記検出用トランジスタの第１制御電極に電源電圧を印加し、前記他方のモニタ回路からの信号が前記第２制御電極に入力されないとき、前記検出用トランジスタの第１制御電極への前記電源電圧の印加を遮断することを特徴とする請求項１乃至請求項３のいずれか１項記載のゲート駆動回路。
【請求項５】
前記各々のモニタ回路は、前記検出用トランジスタの第１制御電極に接続された第５電極と第６電極と第３制御電極とを有する短絡手段を有し、
前記短絡手段は、他方のモニタ回路からの信号が前記第３制御電極に入力されたとき、前記検出用トランジスタの第１制御電極に電源電圧を印加し、前記他方のモニタ回路からの信号が前記第３制御電極に入力されないとき、前記検出用トランジスタの第１制御電極を短絡することを特徴とする請求項１乃至請求項３のいずれか１項記載のゲート駆動回路。
【請求項６】
前記各々のモニタ回路は、電源に接続された第３電極と前記検出用トランジスタの第１制御電極に接続された第４電極と第２制御電極とを有する遮断手段を有し、
前記遮断手段は、前記制御信号が前記第２制御電極に入力されたとき、前記検出用トランジスタの第１制御電極に電源電圧を印加し、前記制御信号が前記第２制御電極に入力されないとき、前記検出用トランジスタの第１制御電極への前記電源電圧の印加を遮断することを特徴とする請求項１乃至請求項３のいずれか１項記載のゲート駆動回路。
【請求項７】
前記各々のモニタ回路は、前記検出用トランジスタの第１制御電極に接続された第５電極と第６電極と第３制御電極とを有する短絡手段を有し、
前記短絡手段は、前記制御信号が前記第３制御電極に入力されたとき、前記検出用トランジスタの第１制御電極に電源電圧を印加し、前記制御信号が前記第３制御電極に入力されないとき、前記検出用トランジスタの第１制御電極を短絡することを特徴とする請求項１乃至請求項３のいずれか１項記載のゲート駆動回路。
【請求項８】
前記各々のモニタ回路は、前記遮断手段の第４電極に接続され、前記遮断手段の第４電極に印加される電圧を安定化する安定化回路を有することを特徴とする請求項４又は請求項６記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
直列に接続された２つのスイッチング素子が同時に導通するのを防止するためのゲート駆動回路に関する。
【背景技術】
【０００２】
図１１は従来のゲート駆動回路の例１を示す図である。図１２は従来のゲート駆動回路の例１の動作波形図である。図１１において、直流電源ＶＤＤとグランドと間には、ＭＯＳＦＥＴからなるスイッチング素子Ｓ１とＭＯＳＦＥＴからなるスイッチング素子Ｓ２との直列回路が接続されている。このゲート駆動回路は、制御信号Ｖｉｎに基づきスイッチング素子Ｓ１とスイッチング素子Ｓ２とを交互にオン／オフさせ、直流電源ＶＤＤを断続して端子ＯＵＴへ出力し、インバータ１、デッドタイムコントロール回路２，４、ロウサイドドライバ３、レベルシフト回路５、ハイサイドドライバ６を有している。
【０００３】
インバータ１は、制御信号Ｖｉｎを反転させてデッドタイムコントロール回路２に出力する。デッドタイムコントロール回路２は、制御信号Ｖｉｎがロウ（Ｌレベル）のとき、この信号を所定の時間ＴＤだけ遅延させて出力し、制御信号Ｖｉｎがハイのとき、直ちにロウ（Ｌレベル）を出力する。ロウサイドドライバ３は、デッドタイムコントロール回路２からの信号がハイの場合、スイッチング素子Ｓ２にオン信号を印加し、信号がロウの場合、スイッチング素子Ｓ２にオフ信号を印加する。
【０００４】
デッドタイムコントロール回路４は、制御信号Ｖｉｎがハイのとき、この制御信号を所定の時間ＴＤだけ遅延させて出力し、制御信号がロウのとき、直ちにロウを出力する。ハイサイドドライバ６は、デッドタイムコントロール回路４からの信号がハイの場合、スイッチング素子Ｓ１にオン信号を印加し、信号がロウの場合、スイッチング素子Ｓ１にオフ信号を印加する。
【０００５】
スイッチング素子Ｓ２のオン／オフに伴ってスイッチング素子Ｓ１のソースの電位が変動するので、レベルシフト回路５は、スイッチング素子Ｓ１へ入力される信号を変換する。ハイサイドドライバ６は、ブーストラップ回路などで電源電圧Ｖｃｃ１を生成しスイッチング素子Ｓ１を駆動する。
【０００６】
次に、ゲート駆動回路の動作を図１１及び図１２を参照しながら説明する。まず、制御信号Ｖｉｎがハイになると、インバータ１で反転されたロウの信号がデッドタイムコントロール回路２に入力される。デッドタイムコントロール回路２は、ロウの信号をロウサイドドライバ３を介してスイッチング素子Ｓ２のゲートに出力するが、スイッチング素子Ｓ２のゲートは寄生容量を持つため、すぐにオフしない。
【０００７】
ロウサイドドライバ３を介してゲートに蓄積された電荷（ホール）が放電され、ゲート電圧ＶＧ２が閾値ＶＴＨ２以下になると、スイッチング素子Ｓ２はオフする。また、デッドタイムコントロール回路４は、入力された制御信号Ｖｉｎがハイであるので、所定の遅延時間ＴＤを経過した後にハイを出力する。ハイサイドドライバ６は、スイッチング素子Ｓ１のゲート端子にハイを出力し、スイッチング素子Ｓ１はオンする。制御信号Ｖｉｎがロウになると、ハイサイドドライバ６の出力はロウになり、ゲート電圧ＶＧ１が閾値ＶＴＨ１以下になると、スイッチング素子Ｓ１はオフし、スイッチング素子Ｓ２はデッドタイムコントロール回路２で所定の遅延時間ＴＤが経過した後にオンする。
【０００８】
制御信号がハイになってからスイッチング素子Ｓ２がオフするまでに遅れがあるため、スイッチング素子Ｓ１を直ちにオンさせると、スイッチング素子Ｓ２とスイッチング素子Ｓ１が同時にオンすることがある。制御信号がロウになってからスイッチング素子Ｓ１がオフするまでも同様に遅れがある。このため、スイッチング素子Ｓ１とスイッチング素子Ｓ２が同時にオンすることがないように、デッドタイムコントロール回路２，４の所定の遅延時間ＴＤを設定する。
【０００９】
しかし、スイッチング素子Ｓ１，Ｓ２の特性ばらつき、特性変化によっても、スイッチング素子Ｓ１とスイッチング素子Ｓ２が同時にオンしないようにするため、デッドタイムコントロール回路２，４の所定の遅延時間ＴＤは大きくなる。この遅延時間ＴＤは両スイッチング素子がオフしている期間であり、回路の性能向上のためにはできるだけ小さい方が良い。
【００１０】
このため、スイッチング素子Ｓ１，Ｓ２のオン／オフの状態を監視し、一方のスイッチング素子がオフ後に直ちに他方のスイッチング素子をオンさせる特許文献１が開示されている。特許文献１は、図１３に示すように、スイッチング素子Ｓ１，Ｓ２のオン／オフ状態をモニタしモニタ信号を出力するモニタ回路７，８を備える。例えば、一方のスイッチング素子のオン／オフを指示する指令信号がオンで、他方のスイッチング素子のモニタ回路のモニタ信号がオフのときに、一方のスイッチング素子をオンさせるための駆動信号を一方のデッドタイムコントロール回路に出力し、一方のスイッチング素子に付与する。
【特許文献１】特開平０３−１６９２７３公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１では、スイッチング素子Ｓ１，Ｓ２のオン／オフ状態を監視するモニタ回路７，８にＮ型ＦＥＴＱｎとＰ型ＦＥＴＱｐとからなるインバータ又はコンパレータが使用されているため、スイッチング素子Ｓ１，Ｓ２の急峻なオン／オフによりモニタ回路７，８のモニタ信号に、図１４に示すようなチャタリング（オーバシュートやリンギング）が発生する。このため、スイッチング素子Ｓ１，Ｓ２のオン／オフ状態を正確に監視できないことがある。
【００１２】
また、図１４において、ゲート電圧Ｖgが９〜１２Ｖに対して、出力段の閾値ＶＴＨが２Ｖ程度を検出するには、モニタ回路のＮ型ＦＥＴＱｎのサイズを大きくし、Ｐ型ＦＥＴＱｐのサイズを小さくする必要があるが、このようにすることは困難であった。
【００１３】
本発明は、スイッチング素子の急峻なオン／オフでもモニタ信号にチャタリングが発生せず、簡単な回路構成のモニタ回路を含むゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００１４】
上述した課題を解決するために、請求項１の発明は、制御信号に基づき直列に接続された第１スイッチング素子と第２スイッチング素子とを交互にオン／オフさせるゲート駆動回路であって、前記第１スイッチング素子及び前記第２スイッチング素子が同時にオフする期間を生成するために前記制御信号に基づき前記第１スイッチング素子のオン期間を遅延させる第１デッドタイムコントロール回路と、前記第１スイッチング素子及び前記第２スイッチング素子が同時にオフする期間を生成するために前記制御信号に基づき前記第２スイッチング素子のオン期間を遅延させる第２デッドタイムコントロール回路と、前記第１デッドタイムコントロール回路からの信号により前記第１スイッチング素子を駆動する第１駆動回路と、前記第２デッドタイムコントロール回路からの信号により前記第２スイッチング素子を駆動する第２駆動回路と、前記第１スイッチング素子のオン／オフ状態をモニタする第１モニタ回路と、前記第２スイッチング素子のオン／オフ状態をモニタする第２モニタ回路とを有し、各々のモニタ回路は、電流源と、一方のスイッチング素子の制御端子に第１電極が接続され前記電流源に第２電極が接続され第１制御電極に所定電圧が印加された検出用トランジスタとを有し、前記検出用トランジスタは、前記一方のスイッチング素子のオフ状態が検出された場合に、他方のスイッチング素子側のデッドタイムコントロール回路にオフ信号を出力し、前記他方のスイッチング素子側のデッドタイムコントロール回路は、前記オフ信号により前記他方のスイッチング素子のオン期間の遅延動作を解除することを特徴とする。
【００１５】
請求項２の発明は、請求項１記載のゲート駆動回路において、前記検出用トランジスタは、ＭＯＳＦＥＴであり、前記検出用トランジスタの第１制御電極に印加される電圧は、前記スイッチング素子のゲート閾値電圧と前記検出用トランジスタのゲート閾値電圧との合計電圧以上であることを特徴とする。
【００１６】
請求項３の発明は、請求項１記載のゲート駆動回路において、前記検出用トランジスタは、バイポーラトランジスタであり、前記検出用トランジスタのベースに印加される電圧は、前記スイッチング素子のゲート閾値電圧と前記検出用トランジスタのベース閾値電圧との合計電圧以上であることを特徴とする。
【００１７】
請求項４の発明は、請求項１乃至請求項３のいずれか１項記載のゲート駆動回路において、前記各々のモニタ回路は、電源に接続された第３電極と前記検出用トランジスタの第１制御電極に接続された第４電極と第２制御電極とを有する遮断手段を有し、前記遮断手段は、他方のモニタ回路からの信号が前記第２制御電極に入力されたとき、前記検出用トランジスタの第１制御電極に電源電圧を印加し、前記他方のモニタ回路からの信号が前記第２制御電極に入力されないとき、前記検出用トランジスタの第１制御電極への前記電源電圧の印加を遮断することを特徴とする。
【００１８】
請求項５の発明は、請求項１乃至請求項３のいずれか１項記載のゲート駆動回路において、前記各々のモニタ回路は、前記検出用トランジスタの第１制御電極に接続された第５電極と第６電極と第３制御電極とを有する短絡手段を有し、前記短絡手段は、他方のモニタ回路からの信号が前記第３制御電極に入力されたとき、前記検出用トランジスタの第１制御電極に電源電圧を印加し、前記他方のモニタ回路からの信号が前記第３制御電極に入力されないとき、前記検出用トランジスタの第１制御電極を短絡することを特徴とする。
【００１９】
請求項６の発明は、請求項１乃至請求項３のいずれか１項記載のゲート駆動回路において、前記各々のモニタ回路は、電源に接続された第３電極と前記検出用トランジスタの第１制御電極に接続された第４電極と第２制御電極とを有する遮断手段を有し、前記遮断手段は、前記制御信号が前記第２制御電極に入力されたとき、前記検出用トランジスタの第１制御電極に電源電圧を印加し、前記制御信号が前記第２制御電極に入力されないとき、前記検出用トランジスタの第１制御電極への前記電源電圧の印加を遮断することを特徴とする。
【００２０】
請求項７の発明は、請求項１乃至請求項３のいずれか１項記載のゲート駆動回路において、前記各々のモニタ回路は、前記検出用トランジスタの第１制御電極に接続された第５電極と第６電極と第３制御電極とを有する短絡手段を有し、前記短絡手段は、前記制御信号が前記第３制御電極に入力されたとき、前記検出用トランジスタの第１制御電極に電源電圧を印加し、前記制御信号が前記第３制御電極に入力されないとき、前記検出用トランジスタの第１制御電極を短絡することを特徴とする。
【００２１】
請求項８の発明は、請求項４又は請求項６記載のゲート駆動回路において、前記各々のモニタ回路は、前記遮断手段の第４電極に接続され、前記遮断手段の第４電極に印加される電圧を安定化する安定化回路を有することを特徴とする。
【発明の効果】
【００２２】
請求項１の発明によれば、電流源と検出用トランジスタとからなる簡単な回路構成で、スイッチング素子のオン／オフ状態を検出でき、また、スイッチング素子の急峻なオン／オフでもモニタ信号にチャタリングが発生しないモニタ回路を構成できる。
【００２３】
請求項２の発明、請求項３の発明によれば、検出用トランジスタにＭＯＳＦＥＴ、バイポーラトランジスタを使用し、制御端子の駆動電圧を（検出用トランジスタのゲート閾値電圧（或いはベース電圧））＋（スイッチング素子のゲート閾値電圧）よりわずかに高く設定する。検出用トランジスタが一方のスイッチング素子のオフ状態を検出してから他方のスイッチング素子側のデッドタイムコントロール回路が遅延状態を解除するまでの応答遅れを補償することができる。
【００２４】
請求項４の発明によれば、他方のモニタ回路からの信号が第２制御電極に入力されないとき、検出用トランジスタの第１制御電極への電源電圧の印加を遮断するので、無駄な電力消費を低減できる。
【００２５】
請求項５の発明によれば、他方のモニタ回路からの信号が第３制御電極に入力されないとき、検出用トランジスタの第１制御電極を短絡することで、検出用トランジスタを迅速にオフできるので、確実にスイッチング素子のオフ状態を検出できる。
【００２６】
請求項６の発明によれば、請求項４の発明の効果に加え、制御信号によってモニタする期間が決定される。請求項７の発明によれば、請求項５の発明の効果に加え、制御信号によってモニタする期間が決定される。
【００２７】
請求項８の発明によれば、制御信号の値が変動しても安定化回路により遮断手段の第４電極に印加される電圧が安定化されるため、スイッチング素子のオフ状態を安定に検出できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明のゲート駆動回路の実施例を図面を参照しながら詳細に説明する。なお、背景技術の欄で説明したゲート駆動回路と同一又は相当する構成部分には、背景技術の欄で使用した符号と同一の符号を付して説明する。
【実施例１】
【００２９】
図１は本発明の実施例１に係るゲート駆動回路の例１を示す図である。図１に示すゲート駆動回路は、図１３に示すゲート駆動回路のモニタ回路７，８に代えて、モニタ回路１１，１２を用いたことを特徴とする。図１に示すその他の構成は、図１３に示す構成と同一であるので、同一部分には同一符号を付し、その説明は省略する。
【００３０】
モニタ回路１１は、電流源ＣＣ１と、抵抗Ｒ１と抵抗Ｒ２と検出用トランジスタとしてのＮ型ＭＯＳＦＥＴ（Ｎ型ＦＥＴ）Ｑｎとを有する。電流源ＣＣ１としては、抵抗を用いても良く、あるいは、カレントミラー回路を用いても良い。定電流源ＣＣ１を使用することにより、より正確にスイッチング素子Ｓ１，Ｓ２のオン／オフ状態を検出できる。
【００３１】
電流源ＣＣ１の一端はハイサイドドライバ６の電源Ｖｃｃ１に接続され、電流源ＣＣ１の他端はＮ型ＦＥＴＱｎのドレインとデッドタイムコントロール回路２に接続されている。Ｎ型ＦＥＴＱｎのソースはスイッチング素子Ｓ１のゲートに接続され、スイッチング素子Ｓ１とスイッチング素子Ｓ２との接続点と電源Ｖｃｃ１との間には、抵抗Ｒ１と抵抗Ｒ２との直列回路が接続され、抵抗Ｒ１と抵抗Ｒ２との接続点は、Ｎ型ＦＥＴＱｎのゲートに接続されている。このため、ハイサイドドライバ６からの電源電圧Ｖｃｃ１を抵抗Ｒ１と抵抗Ｒ２とで分圧した直流電圧Ｖ２が、Ｎ型ＦＥＴＱｎのゲートに印加されている。
【００３２】
Ｎ型ＦＥＴＱｎは、スイッチング素子Ｓ１のオフ状態が検出された場合に、スイッチング素子Ｓ２側のデッドタイムコントロール回路２にオフ信号を出力する。スイッチング素子Ｓ２側のデッドタイムコントロール回路２は、オフ信号によりスイッチング素子Ｓ２のオン期間の遅延動作を解除して、直ちにオン信号をスイッチング素子Ｓ２に付与する。このため、スイッチング素子Ｓ１が確実にオフしてからスイッチング素子Ｓ２がオンし、スイッチング素子Ｓ１とスイッチング素子Ｓ２とが同時に導通することがない。
【００３３】
モニタ回路１２も、モニタ回路１１と同様に構成されている。ロウサイドドライバ３からの電源電圧Ｖｃｃ２を抵抗Ｒ１と抵抗Ｒ２とで分圧した直流電圧Ｖ２が、Ｎ型ＦＥＴＱｎのゲートに印加されている。
【００３４】
Ｎ型ＦＥＴＱｎは、スイッチング素子Ｓ２のオフ状態が検出された場合に、スイッチング素子Ｓ１側のデッドタイムコントロール回路４にオフ信号を出力する。スイッチング素子Ｓ１側のデッドタイムコントロール回路４は、オフ信号によりスイッチング素子Ｓ１のオン期間の遅延動作を解除して、直ちにオン信号をスイッチング素子Ｓ１に付与する。このため、スイッチング素子Ｓ２が確実にオフしてからスイッチング素子Ｓ１がオンし、スイッチング素子Ｓ１とスイッチング素子Ｓ２とが同時に導通することがない。
【００３５】
ここで、分圧された直流電圧Ｖ２は、出力段であるスイッチング素子Ｓ１の閾値ＶＴＨとＮ型ＦＥＴＱｎの閾値を合計した値に設定されている。図５（ｂ）に示すように、ゲート電圧ＶＧ１が閾値ＶＴＨ以下になると、即ち、スイッチング素子Ｓ１のオフ状態になると、Ｎ型ＦＥＴＱｎのゲート−ソース間にＮ型ＦＥＴＱｎの閾値以上の電圧が発生する。このため、Ｎ型ＦＥＴＱｎのドレイン−ソース間は導通する。Ｎ型ＦＥＴＱｎのドレイン電圧は、ゲート電圧ＶＧ１へ引き抜かれることで反転してロウの信号となる。即ち、Ｎ型ＦＥＴＱｎは、スイッチング素子Ｓ１のオフ状態が検出された場合に、スイッチング素子Ｓ２側のデッドタイムコントロール回路２にオフ信号を出力する。
【００３６】
図２は本発明の実施例１に係るゲート駆動回路の例２を示す図である。例２では、Ｐ型ＦＥＴＱｐを用いたことを特徴とする。ハイサイドドライバ６からの電源電圧Ｖｃｃ１を抵抗Ｒ１と抵抗Ｒ２とで分圧した直流電圧Ｖ２が、Ｐ型ＦＥＴＱｐのゲートに印加されている。Ｐ型ＦＥＴＱｐのソースは、スイッチング素子Ｓ１のゲートに接続され、Ｐ型ＦＥＴＱｐのドレインは、電流源ＣＣ１の一端に接続されている。図５（ｂ）に示すように、ＶＴＨ以下になると、即ち、スイッチング素子Ｓ１のオフ状態になると、Ｐ型ＦＥＴＱｐのゲート−ソース間電圧は、Ｐ型ＦＥＴＱｐの閾値以下の電圧となる。このため、Ｐ型ＦＥＴＱｐのドレイン−ソース間は遮断する。Ｐ型ＦＥＴＱｐのドレイン電圧は、電流源ＣＣ１により引き抜かれることで反転してロウの信号となる。即ち、Ｐ型ＦＥＴＱｐは、スイッチング素子Ｓ１のオフ状態が検出された場合に、スイッチング素子Ｓ２側のデッドタイムコントロール回路２にオフ信号を出力する。
【００３７】
図３は本発明の実施例１に係るゲート駆動回路の例３を示す図である。図３に示す例３では、バイポーラトランジスタからなる検出用トランジスタとしてのＮＰＮトランジスタＴｒｎを用いた例であり、Ｎ型ＦＥＴＱｎと同様の回路で構成できる。図４は本発明の実施例１に係るゲート駆動回路の例４を示す図である。図４に示す例４では、バイポーラトランジスタからなる検出用トランジスタとしてのＰＮＰトランジスタＴｒｐを用いた例であり、Ｐ型ＦＥＴＱｐと同様の回路で構成できる。
【００３８】
なお、図３及び図４において、トランジスタのベースに印加する電圧を、（検出用トランジスタのベース電圧）＋（スイッチング素子のゲート閾値電圧）と同じかわずかに高い値に設定する。設定電圧は、（検出用トランジスタのゲート閾値電圧（或いはベース電圧））＋（スイッチング素子のゲート閾値電圧）と同じでも、モニタ回路１１，１２からオフ信号が出力されてから、スイッチング素子Ｓ１，Ｓ２がオンするまでに遅れがあるので、２つのスイッチング素子Ｓ１，Ｓ２が同時にオンする可能性は少ない。しかし、より早い応答をさせるためには、設定電圧を（検出用トランジスタのゲート閾値電圧（或いはベース電圧））＋（スイッチング素子のゲート閾値電圧）よりわずかに高い値に設定する。検出用トランジスタが一方のスイッチング素子のオフ状態を検出してから他方のスイッチング素子側のデッドタイムコントロール回路が遅延状態を解除するまでの応答遅れを補償することができる。
【実施例２】
【００３９】
図６は本発明の実施例２に係るゲート駆動回路を示す図である。図６に示す実施例２は、図１に示す実施例１のモニタ回路に対して、さらに省電力回路を構成する遮断手段としてのＰ型ＦＥＴＱｐを追加したことを特徴とする。
【００４０】
電源電圧Ｖｃｃ１にＰ型ＦＥＴＱｐのソースを接続し、Ｐ型ＦＥＴＱｐのドレインを抵抗Ｒ１の一端に接続し、Ｐ型ＦＥＴＱｐのゲートをハイサイドドライバ６の入力電圧ＤＩＮ１に接続している。Ｐ型ＦＥＴＱｐは、電圧ＤＩＮ１がオフすると（他方のモニタ回路１２からの信号が入力されるとき）、導通状態となり、電源電圧Ｖｃｃ１を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧Ｖ２がＮ型ＦＥＴＱｎのゲートに印加されて、Ｎ型ＦＥＴＱｎがオンする。
【００４１】
また、電圧ＤＩＮ１がハイとなると（他方のモニタ回路１２からの信号が入力されないとき）、Ｐ型ＦＥＴＱｐはオフとなり、抵抗Ｒ１，Ｒ２の電流を遮断するので、消費電流を減らすことができる。即ち、実施例１のように、直流電圧が常に印加されて終始モニタする場合に比較して、実施例２のモニタ回路は、入力電圧ＤＩＮがオフの間のみモニタするため、省電力でスイッチング素子Ｓ１の遮断を検出できる利点がある。
【実施例３】
【００４２】
図７は本発明の実施例３に係るゲート駆動回路を示す図である。図７に示す実施例３は、図６に示す実施例２のモニタ回路に対して、さらに、Ｐ型ＦＥＴＱｐのドレイン電極と抵抗Ｒ１との接続点に安定化回路としてのツェナーダイオードＺＤ１のカソードを接続し、ツェナーダイオードＺＤ１のアノードを抵抗Ｒ２の一端に接続したことを特徴とする。
【００４３】
これにより、Ｐ型ＦＥＴＱｐのドレイン電圧は、ツェナーダイオードＺＤ１の降伏電圧でクランプされるため、電源電圧Ｖｃｃ１のばらつきや、Ｐ型ＦＥＴＱｐのオン抵抗のばらつきによる電圧Ｖ２の分圧電圧のばらつきを抑制できる。このため、スイッチング素子Ｓ１，Ｓ２のオン／オフ状態を安定に検出できる。
【実施例４】
【００４４】
図８は本発明の実施例４に係るゲート駆動回路を示す図である。図８に示す実施例４は、図７に示す実施例３の構成に対して、さらに、抵抗Ｒ２の両端に短絡手段としてのＮ型ＦＥＴＱｎ２のドレイン−ソース間を接続し、Ｎ型ＦＥＴＱｎ２のゲートを入力電圧ＤＩＮ１に接続し、省電力スイッチングの精度を向上させたことを特徴とする。
【００４５】
このような構成によれば、Ｐ型ＦＥＴＱｐが遮断した場合に、抵抗Ｒ１と抵抗Ｒ２との接続点（Ｖ２）に蓄積された電荷は、抵抗Ｒ２を介して引き抜かれるため、電圧Ｖ２は急傾斜で最低電位に低下する。
【００４６】
ここで、Ｎ型ＦＥＴＱｎ２のドレインがＮ型ＦＥＴＱｎのゲートに接続されているので、電圧ＤＩＮ１が立ち上がると同時にＮ型ＦＥＴＱｎ２が導通状態となり（Ｐ型ＦＥＴＱｐは遮断状態）、電圧Ｖ２に蓄積された電荷を素早く引き抜くことができる。即ち、入力電圧ＤＩＮ１がハイのとき（他方のモニタ回路１２からの信号が入力されないとき）、Ｎ型ＦＥＴＱｎ２がオンするので、高速且つ確実にＮ型ＦＥＴＱｎをオフさせることができる。
【００４７】
なお、他方のモニタ回路１２からの信号がＮ型ＦＥＴＱｎ２のゲートに入力されたとき、Ｎ型ＦＥＴＱｎ２がオフし、Ｎ型ＦＥＴＱｎのゲートに電圧を印加されて、Ｎ型ＦＥＴＱｎがオンする。
【００４８】
次に、図８に示すモニタ回路の動作を図９の波形図を参照しながら説明する。まず、時刻ｔ１以前では、制御信号Ｖｉｎがハイで、スイッチング素子Ｓ１がオンで、スイッチング素子Ｓ２がオフしている。このとき、デッドタイムコントロール回路４は、レベルシフト回路５を介してハイサイドドライバ６にハイを印加し、ハイサイドドライバ６はハイを出力し、スイッチング素子Ｓ１はオンを維持する。
【００４９】
同時に、デッドタイムコントロール回路２は、インバータ１を介してロウが入力されるので、ロウサイドドライバ３にロウを出力し、スイッチング素子Ｓ２はオフを維持する。このとき、モニタ回路７は、電圧ＤＩＮ１にハイが入力されるので、Ｎ型ＦＥＴＱｎ２はオンし、Ｐ型ＦＥＴＱｐはオフする。このため、抵抗Ｒ１と抵抗Ｒ２との直列回路の両端の電圧Ｖ１には電圧が発生せず、抵抗Ｒ１と抵抗Ｒ２との接続点（Ｖ２）は、Ｎ型ＦＥＴＱｎ２で短絡されるので、Ｎ型ＦＥＴＱｎはオフする。このため、Ｎ型ＦＥＴＱｎのドレイン電圧は、電流源ＣＣ１を介して電源電圧Ｖｃｃ１になるので、ハイがデッドタイムコントロール回路２に入力されるが、デッドタイムコントロール回路２はハイが入力されたときは動作しない。
【００５０】
次に、時刻ｔ１において、制御信号Ｖｉｎがハイからロウになると、デッドタイムコントロール回路４は、直ちにロウを出力し、レベルシフト回路５を介してハイサイドドライバ６はロウになる。スイッチング素子Ｓ１のゲートには寄生容量があるため、直ちにオフせず、蓄積された電荷がハイサイドドライバ６により放電される。
【００５１】
時刻ｔ２において、スイッチング素子Ｓ１のゲート電圧ＶＧ１が閾値ＶＴＨ１まで低下すると、スイッチング素子Ｓ１がオフしてドレイン−ソース間電圧が上昇する。このとき、モニタ回路１では、電圧ＤＩＮ１がロウであるので、Ｎ型ＦＥＴＱｎ２がオフで、Ｐ型ＦＥＴＱｐがオンになる。
【００５２】
すると、抵抗Ｒ１と抵抗Ｒ２との直列回路の両端電圧Ｖ１には電源電圧Ｖｃｃ１が発生し、抵抗Ｒ２の両端電圧Ｖ２は、電圧Ｖ１を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧になる。電圧Ｖ２は、（Ｎ型ＦＥＴＱｎのゲート閾値ＶＧＳ）＋（スイッチング素子Ｓ１のゲート閾値ＶＴＨ１）以下に設定するので、スイッチング素子Ｓ１のゲート電圧ＶＧ１がゲート閾値ＶＴＨ１より大きいと、Ｎ型ＦＥＴＱｎはオフしている。
【００５３】
時刻ｔ３において、蓄積された電荷（ホール）が放電し、スイッチング素子Ｓ１のゲート電圧ＶＧ１がＮ型ＦＥＴＱｎのゲート閾値ＶＧＳ以下になると、スイッチング素子Ｓ１はオフし、Ｎ型ＦＥＴＱｎはオンする。このため、電流源ＣＣ１からＮ型ＦＥＴＱｎを介してロウを出力しているハイサイドドライバ６に電流が流れる。このとき、Ｎ型ＦＥＴＱｎのドレイン電圧は、低いので、ロウが端子ＤＴ１に出力される。即ち、制御信号Ｖｉｎがハイからロウになり、スイッチング素子Ｓ１がオフすると、モニタ回路１１は、端子ＤＴ１にロウを出力する。ロウの信号はデットタイムコントロール回路２に入力され、デットタイムコントロール回路２は、直ちに遅延動作を解除し、ロウサイドドライバ３にハイを出力し、スイッチング素子Ｓ２はオンする。
【００５４】
時刻ｔ４において、制御信号Ｖｉｎがロウからハイになると、デットタイムコントロール回路４は、出力を遅延する。モニタ回路１２は、前述のモニタ回路１１と同様に動作し、スイッチング素子Ｓ２がオフになると、端子ＤＴ２にロウを出力する。
【００５５】
時刻ｔ５において、デットタイムコントロール回路４は、端子ＤＴ２がロウになると、遅延動作を解除し、スイッチング素子Ｓ１にオン信号を付与し、時刻ｔ７において、スイッチング素子Ｓ１はオンする。なお、時刻ｔ６において、モニタ回路１１の端子ＤＴ１がハイになるが、デットタイムコントロール回路２は端子ＤＴ１がハイのときは動作しない。
【００５６】
このように、スイッチング素子Ｓ１がオンするときは、スイッチング素子Ｓ２がオフしたことをモニタ回路１２で検出してからスイッチング素子Ｓ１をオンさせることができる。また、スイッチング素子Ｓ２がオンするときは、スイッチング素子Ｓ１がオフしたことをモニタ回路１１で検出してからスイッチング素子Ｓ２をオンさせることができ、スイッチング素子Ｓ１とスイッチング素子Ｓ２とが同時に導通することがない。
【００５７】
また、モニタ回路１１，１２では、ドレインが電流源ＣＣ１に接続された検出用トランジスタであるＮ型ＦＥＴＱｎのソース電圧でスイッチング素子Ｓ１，Ｓ２のゲート電圧を検出するので、スイッチング素子Ｓ１，Ｓ２が急峻にオン／オフしてもオーバーシュートやリンキングが重畳されることはなく、正確にスイッチング素子Ｓ１，Ｓ２のオン／オフ状態を検出できる。
【実施例５】
【００５８】
図１０は本発明の実施例５に係るゲート駆動回路を示す図である。図１０に示す実施例５は、図８に示す実施例４の構成に対して、Ｐ型ＦＥＴＱｐのゲートとＮ型ＦＥＴＱｎ２のゲートへの印加電圧を制御信号Ｖｉｎから供給したことを特徴とする。
【００５９】
このように、Ｐ型ＦＥＴＱｐのゲートとＮ型ＦＥＴＱｎ２のゲートへの印加電圧を制御信号Ｖｉｎから供給しても、実施例４と同様な効果が得られる。また、制御信号Ｖｉｎによってスイッチング素子Ｓ１，Ｓ２のオン／オフ状態をモニタする期間が決定される。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例１に係るゲート駆動回路の例１を示す図である。
【図２】本発明の実施例１に係るゲート駆動回路の例２を示す図である。
【図３】本発明の実施例１に係るゲート駆動回路の例３を示す図である。
【図４】本発明の実施例１に係るゲート駆動回路の例４を示す図である。
【図５】本発明の実施例１に係るゲート駆動回路の動作波形図である。
【図６】本発明の実施例２に係るゲート駆動回路を示す図である。
【図７】本発明の実施例３に係るゲート駆動回路を示す図である。
【図８】本発明の実施例４に係るゲート駆動回路を示す図である。
【図９】本発明の実施例４に係るゲート駆動回路の動作波形図である。
【図１０】本発明の実施例５に係るゲート駆動回路を示す図である。
【図１１】従来のゲート駆動回路の例１を示す図である。
【図１２】従来のゲート駆動回路の例１の動作波形図である。
【図１３】従来のゲート駆動回路の例２を示す図である。
【図１４】従来のゲート駆動回路の例２の動作波形図である。
【符号の説明】
【００６１】
１  インバータ
２，４  デッドタイムコントロール回路
３  ロウサイドドライバ
５  レベルシフト回路
６  ハイサイドドライバ
１１，１２  モニタ回路
ＣＣ１  定電流源
Ｒ１，Ｒ２  抵抗
Ｑｎ，Ｑｎ２  Ｎ型ＦＥＴ
Ｑｐ  Ｐ型ＦＥＴ
Ｓ１，Ｓ２  スイッチング素子
Ｔｒｎ  ＮＰＮトランジスタ
Ｔｒｐ  ＰＮＰトランジスタ
ＺＤ１  ツェナーダイオード  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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