(57)【要約】      （修正有）【課題】第１素子の第１電極の表面上に形成される第１絶縁膜を除去する際に、素子分離絶縁膜の端部が除去されることに起因する不都合が発生するのを抑制することが可能な半導体装置の製造方法を提供する。【解決手段】この半導体装置１００の製造方法は、バイポーラトランジスタ１が形成される領域Ａに隣接するように素子分離絶縁膜１６ｂを形成する工程と、エミッタ電極２５の表面上にシリコン窒化膜４７ａを形成する工程と、領域Ａに不純物を注入する工程と、少なくとも素子分離絶縁膜１６ｂがスペーサ絶縁膜４２により覆われた状態でシリコン窒化膜４７ａを除去する工程と、シリコン窒化膜４７ａが除去された後に領域Ａおよび素子分離絶縁膜１６ｂを覆うようにシリコン窒化膜を形成する工程とを備える。【選択図】図１１
2008251841.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上の第１素子形成領域に隣接するように素子分離絶縁膜を形成する工程と、
前記第１素子形成領域に第１電極を形成する工程と、
前記第１電極の表面上に第１絶縁膜を形成する工程と、
前記第１絶縁膜をマスクとして前記第１素子形成領域に不純物を注入する工程と、
少なくとも前記素子分離絶縁膜が所定の膜により覆われた状態で前記第１絶縁膜を除去する工程と、
前記第１絶縁膜が除去された後に前記第１素子形成領域および前記素子分離絶縁膜を覆うように第２絶縁膜を形成する工程とを備える、半導体装置の製造方法。
【請求項２】
前記第１素子形成領域に前記素子分離絶縁膜を介して隣接するように第２素子形成領域が設けられ、
前記素子分離絶縁膜と前記第１素子形成領域との境界、および、前記素子分離絶縁膜と前記第２素子形成領域との境界の少なくとも一方を覆うように前記所定の膜を形成する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１素子形成領域に前記素子分離絶縁膜を介して隣接するように設けられる第２素子形成領域には、ゲート電極を有する電界効果型トランジスタが形成され、
少なくとも前記素子分離絶縁膜および前記電界効果型トランジスタの前記ゲート電極を覆うように絶縁膜を形成した後、前記絶縁膜をエッチバックすることにより前記ゲート電極の側方にサイドウォール絶縁膜を形成する際に、前記絶縁膜を前記素子分離絶縁膜の表面上に所定の厚み分残すことによって前記絶縁膜からなる前記所定の膜を形成する工程をさらに備える、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１素子形成領域に前記素子分離絶縁膜を介して隣接するように設けられる第２素子形成領域には、ソース／ドレインを有する電界効果型トランジスタが形成され、
前記第２絶縁膜を形成する工程は、前記第１素子形成領域および前記素子分離絶縁膜に加えて、前記電界効果型トランジスタが形成される領域を覆うように前記第２絶縁膜を形成する工程を含み、
前記第２絶縁膜をマスクとして前記電界効果型トランジスタの前記ソース／ドレインが形成される領域に不純物を注入する工程と、
その後、前記第２絶縁膜を除去する工程とをさらに備える、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、素子分離絶縁膜を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、素子分離絶縁膜を備えた半導体装置の製造方法が知られている（たとえば、特許文献１参照）。この特許文献１に記載の半導体装置は、半導体基板上にバイポーラ素子が形成される領域とＭＯＳ素子が形成される領域とを有している。また、バイポーラ素子とＭＯＳ素子との間には、素子分離用絶縁膜が露出した状態で形成されている。この半導体装置の製造方法では、バイポーラ素子が形成される領域に不純物が注入される際のマスクとして、バイポーラ素子のエミッタ電極の表面上に窒化膜が形成されている。
【０００３】
【特許文献１】特開平９−１１６０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載の半導体装置の製造方法では、不純物の注入後にエミッタ電極の表面上に形成される窒化膜を除去しようとしたときに、素子分離絶縁膜が露出しているので、素子分離絶縁膜の表面が除去されることにより、素子分離絶縁膜の厚みの小さい端部が削られて半導体基板が露出されるという不都合がある。その結果、素子分離特性が低下するなどの問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、第１素子の第１電極の表面上に形成される第１絶縁膜を除去する際に、素子分離絶縁膜の端部が除去されることに起因する不都合が発生するのを抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
この発明の半導体装置の製造方法は、半導体基板の表面上の第１素子形成領域に隣接するように素子分離絶縁膜を形成する工程と、第１素子形成領域に第１電極を形成する工程と、第１電極の表面上に第１絶縁膜を形成する工程と、第１絶縁膜をマスクとして第１素子形成領域に不純物を注入する工程と、少なくとも素子分離絶縁膜が所定の膜により覆われた状態で第１絶縁膜を除去する工程と、第１絶縁膜が除去された後に第１素子形成領域および素子分離絶縁膜を覆うように第２絶縁膜を形成する工程とを備える。
【発明の効果】
【０００７】
本発明では、上記のように、少なくとも素子分離絶縁膜が所定の膜により覆われた状態で第１絶縁膜を除去する工程を備えることによって、所定の膜により、素子分離絶縁膜が第１絶縁膜とともに除去されるのを抑制することができるので、素子分離絶縁膜の厚みの小さい端部が削られて半導体基板の表面が露出するのを抑制することができる。その結果、素子分離特性が劣化するなどの不都合が発生するのを抑制することができる。また、第１絶縁膜が除去された後に第１素子形成領域および素子分離絶縁膜を覆うように第２絶縁膜を形成する工程を備えることによって、第１絶縁膜が除去されない状態で第１素子形成領域および素子分離絶縁膜を覆うように第２絶縁膜を形成する場合と異なり、第１絶縁膜と第２絶縁膜とが積層することがないので、積層した第１絶縁膜と第２絶縁膜とを除去する場合のように、第１絶縁膜と第２絶縁膜とが積層されていない素子分離絶縁膜の形成領域が余分に除去されてしまうのを抑制することができる。これによっても、素子分離絶縁膜の端部が除去されることに起因する素子分離特性の劣化などの不都合が発生するのを抑制することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面に基づいて説明する。
【０００９】
図１は、本発明の一実施形態による半導体装置１００の断面図である。なお、本実施形態では、シリコン基板１１の表面にｎｐｎ型のバイポーラトランジスタ１とｐ型の電界効果型トランジスタ２とが形成される半導体装置１００について説明する。
【００１０】
本実施形態による半導体装置１００は、図１に示すように、バイポーラトランジスタ１が形成される領域Ａと電界効果型トランジスタ２が形成される領域Ｂとから構成されている。なお、バイポーラトランジスタ１および電界効果型トランジスタ２は、それぞれ、本発明の「第１素子」および「第２素子」の一例である。また、バイポーラトランジスタ１が形成される領域Ａおよび電界効果型トランジスタ２が形成される領域Ｂは、それぞれ、本発明の「第１素子形成領域」および「第２素子形成領域」の一例である。ｐ型のシリコン基板１１の表面には、リーチスルー領域１２ａを含むｎ＋型のサブコレクタ領域１２、素子分離用のｐウェル１３およびｎウェル１４が形成されている。また、サブコレクタ領域１２の表面には、ｎ＋型のコレクタ領域１５が形成されている。また、シリコン基板１１の表面には、バイポーラトランジスタ１と電界効果型トランジスタ２とを分離するための素子分離絶縁膜１６ａ、１６ｂおよび１６ｃが形成されている。なお、素子分離絶縁膜１６ｂは、本発明の「素子分離絶縁膜」の一例である。また、シリコン基板１１の表面には、バイポーラトランジスタ１のコレクタ領域１５とリーチスルー領域１２ａとを分離するための素子分離絶縁膜１６ｄが形成されている。また、ｎウェル１４の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ２のソース／ドレインとして機能するｐ＋型の高濃度の不純物領域１７ａおよびｐ−型の低濃度の不純物領域１８ａと、ｐ＋型の高濃度の不純物領域１７ｂおよびｐ−型の低濃度の不純物領域１８ｂとが形成されている。
【００１１】
また、コレクタ領域１５の表面上には、ｐ型の内部ベース層１９と、ｐ＋型の外部ベース層２０および２１が形成されている。また。内部ベース層１９の表面には、ｎ型拡散層からなるエミッタ層２２が形成されている。また、外部ベース層２０および２１の側面には、それぞれ、後述する多結晶シリコン膜４６の残渣２３および２４が形成されている。また、エミッタ層２２の表面には、ｎ＋型のエミッタ電極２５が形成されている。なお、エミッタ電極２５は、本発明の「第１電極」の一例である。また、エミッタ電極２５の側面を覆うように、サイドウォール絶縁膜２６が形成されている。
【００１２】
また、電界効果型トランジスタ２が形成される領域Ｂのシリコン基板１１の表面にはゲート絶縁膜２７を介してゲート電極２８が形成されている。ゲート電極２８の側面には、サイドウォール絶縁膜２９が形成されている。
【００１３】
また、バイポーラトランジスタ１の多結晶シリコン膜４６の残渣２３および２４と、外部ベース層２０および２１と、エミッタ電極２５と、リーチスルー領域１２ａとの表面には、シリサイド膜３０が形成されている。また、電界効果型トランジスタ２の不純物領域１７ａおよび１７ｂと、ゲート電極２８との表面にもシリサイド膜３０が形成されている。また、バイポーラトランジスタ１と電界効果型トランジスタ２とを分離する素子分離絶縁膜１６ｂの表面には、シリコン窒化膜３１とＴＥＯＳ膜３２とが形成されている。
【００１４】
図２〜図１７は、それぞれ、本発明の一実施形態による半導体装置１００の製造プロセスを説明するための断面図である。
【００１５】
まず、図２に示すように、シリコン基板１１上にＳｉＯ２からなる酸化膜４１を形成するとともに、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて素子分離絶縁膜１６ａ〜１６ｄを形成する。
【００１６】
次に、酸化膜４１の表面と素子分離絶縁膜１６ａ〜１６ｄの表面との所定領域に図示しないレジスト膜を形成した後、領域Ａの所定領域にリン（Ｐ）をイオン注入することにより、リーチスルー領域１２ａを形成する。この後、レジスト膜を除去する。
【００１７】
また、酸化膜４１の表面と素子分離絶縁膜１６ａ〜１６ｄの表面との所定領域に図示しないレジスト膜を形成した後、領域Ｂにリン（Ｐ）をイオン注入することにより、ｎウェル１４を形成する。この後、レジスト膜を除去する。
【００１８】
この後、酸化膜４１の表面と素子分離絶縁膜１６ａ〜１６ｄの表面との所定領域に図示しないレジスト膜を形成した後、ホウ素（Ｂ）イオンを注入することにより、素子分離絶縁膜１６ａおよび１６ｂの下部に素子同士を分離するためのｐウェル１３を形成する。この後、レジスト膜を除去する。
【００１９】
そして、酸化膜４１の表面と素子分離絶縁膜１６ａ〜１６ｄの表面との全面に多結晶シリコン膜を形成し、フォトリソグラフィ法を用いて図示しないレジスト膜を形成した後、そのレジスト膜をマスクとして多結晶シリコン膜をエッチングすることにより多結晶シリコン膜２８ａを形成する。
【００２０】
この後、酸化膜４１の表面と素子分離絶縁膜１６ａ〜１６ｄの表面との所定領域に図示しないレジスト膜を形成した後、ホウ素（Ｂ）イオンを注入することにより、ｎウェル１４の多結晶シリコン膜２８ａが形成されない表面にＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）となる不純物領域１８ａおよび１８ｂが形成される。この後、レジスト膜を除去する。
【００２１】
そして、酸化膜４１、素子分離絶縁膜１６ａ〜１６ｄの表面の全面に約２５０ｎｍの厚みを有するＳｉＯ２からなるスペーサ絶縁膜４２を形成する。なお、スペーサ絶縁膜４２は、本発明の「所定の膜」の一例である。
【００２２】
次に、図３に示すように、スペーサ絶縁膜４２の表面をエッチバックする。ここで、スペーサ絶縁膜４２の全ての厚み分をエッチバックするのではなく、所定の厚み分残す。これにより、バイポーラトランジスタ１が形成される領域Ａの表面と、電界効果型トランジスタ２が形成される領域Ｂの表面とにスペーサ絶縁膜４２が残った状態となっている。また、電界効果型トランジスタ２の多結晶シリコン膜２８ａの周囲には、サイドウォール絶縁膜２９が形成される。なお、スペーサ絶縁膜４２のサイドウォール絶縁膜２９が形成される領域以外の領域に位置する部分は、後述する工程において除去される。
【００２３】
次に、図４に示すように、スペーサ絶縁膜４２の所定領域に図示しないレジスト膜を形成した後、バイポーラトランジスタ１が形成される領域Ａの所定領域にリン（Ｐ）をイオン注入する。
【００２４】
次に、図５に示すように、スペーサ絶縁膜４２の表面に多結晶シリコン膜４３を形成した後、フォトリソグラフィ法を用いてレジスト膜４４を形成する。そして、バイポーラトランジスタ１が形成されるシリコン基板１１の表面の多結晶シリコン膜４３をドライエッチング法により除去するとともに、スペーサ絶縁膜４２をウェットエッチング法により除去する。さらに、酸化膜４１を除去する。この後、レジスト膜４４を除去する。その結果、バイポーラトランジスタ１が形成される領域Ａの所定領域のシリコン基板１１が露出した状態となるとともに、電界効果型トランジスタ２が形成される領域Ｂには、スペーサ絶縁膜４２が残された状態となる。
【００２５】
次に、図６に示すように、バイポーラトランジスタ１が形成される領域Ａおよび電界効果型トランジスタ２が形成される領域Ｂの表面に、ホウ素（Ｂ）をドーピングしたゲルマニウム（Ｇｅ）を含まないシリコン層、ホウ素（Ｂ）をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）層およびホウ素（Ｂ）をドーピングしたゲルマニウム（Ｇｅ）を含まないシリコン層の順にエピタキシャル成長させたエピタキシャル層１９ａを形成する。
【００２６】
次に、フォトリソグラフィ法を用いてレジスト膜４５を形成した後、そのレジスト膜４５をマスクとしてエピタキシャル層１９ａをエッチングすることにより不要な部分を除去する。
【００２７】
次に、図７に示すように、減圧ＣＶＤ法により、素子分離絶縁膜１６ａ、１６ｄ、エピタキシャル層１９ａおよびスペーサ絶縁膜４２の表面に多結晶シリコン膜４６を形成した後、ｎ型の不純物である砒素（Ａｓ）またはリン（Ｐ）をイオン注入する。これにより、多結晶シリコン膜４６は、ｎ＋型の多結晶シリコン膜４６となる。
【００２８】
次に、多結晶シリコン膜４６の表面に、約４０ｎｍの厚みを有するシリコン窒化膜４７を形成する。
【００２９】
次に、図８に示すように、フォトリソグラフィ法を用いてシリコン窒化膜４７の表面にレジスト膜４８を形成した後、ドライエッチング法によりシリコン窒化膜４７および多結晶シリコン膜４６を除去する。これにより、シリコン窒化膜４７ａおよびエミッタ電極２５が形成される。なお、シリコン窒化膜４７ａは、本発明の「第１絶縁膜」の一例である。また、エピタキシャル層１９ａの側面には、多結晶シリコン膜４６のエッチングによる残渣２３および２４が形成される。また、電界効果型トランジスタ２が形成される領域Ｂのスペーサ絶縁膜４２の表面にも多結晶シリコン膜４６の残渣４６ａおよび４６ｂが形成される。
【００３０】
次に、図９に示すように、減圧ＣＶＤ法により、多結晶シリコン膜４６の残渣２３、２４、４６ａ、４６ｂ、シリコン窒化膜４７ａおよびスペーサ絶縁膜４２の表面にシリコン酸化膜４９を形成する。
【００３１】
次に、図１０に示すように、ドライエッチング法により、シリコン酸化膜４９（図９参照）をエッチバックすることにより、エミッタ電極２５およびシリコン窒化膜４７ａの側面にサイドウォール絶縁膜２６が形成される。
【００３２】
次に、図１１に示すように、ホウ素（Ｂ）をイオン注入するとともに、熱処理によるイオンの活性化を行うことにより、エピタキシャル層１９ａに外部ベース層２０および２１が形成される。なお、エピタキシャル層１９ａの外部ベース層２０および２１が形成されない領域は、内部ベース層１９となる。
【００３３】
次に、シリコン窒化膜４７ａを約１６０℃の燐酸薬液（Ｈ３ＰＯ４）により２０分間エッチングを行った後、超純水により１０分間水洗する。その後、ＳＲＤ（スピンリンサードライヤー）によって乾燥を行う。これにより、本実施形態では、図１２に示すように、エミッタ電極２５の表面に形成されていたシリコン窒化膜４７ａが除去される。また、本実施形態では、素子分離絶縁膜１６ｂ〜１６ｄの表面には、スペーサ絶縁膜４２が形成されており、エッチングの際のマスクとして機能している。この後、残渣４６ａおよび４６ｂは、エッチングにより除去される。
【００３４】
次に、図１３に示すように、バイポーラトランジスタ１が形成される領域Ａにレジスト膜５０を形成した後、エッチングを行うことにより、酸化膜４１およびスペーサ絶縁膜４２の所定の領域を除去する。これにより、電界効果型トランジスタ２が形成される領域Ｂにゲート絶縁膜２７が形成されるとともに、サイドウォール絶縁膜２９が形成される。この後、レジスト膜５０を除去する。
【００３５】
次に、図１４に示すように、約１０ｎｍのシリコン窒化膜３１ａを、リーチスルー領域１２ａ、素子分離絶縁膜１６ｂ〜１６ｄ、不純物領域１８ａ、不純物領域１８ｂ、外部ベース層２０、外部ベース層２１、残渣２３、残渣２４、エミッタ電極２５、サイドウォール絶縁膜２６、多結晶シリコン膜２８ａ、およびサイドウォール絶縁膜２９の表面に形成する。なお、シリコン窒化膜３１ａは、本発明の「第２絶縁膜」の一例である。
【００３６】
次に、図１５に示すように、シリコン窒化膜３１ａの表面の所定領域にレジスト膜５１を形成した後、ホウ素（Ｂ）をイオン注入することにより、電界効果型トランジスタ２のソース／ドレインとして不純物領域１８ａおよび１８ｂとともに機能する不純物領域１７ａおよび不純物領域１７ｂが形成される。また、電界効果型トランジスタ２のゲート電極２８が形成される。この後、レジスト膜５１を除去する。
【００３７】
次に、熱処理を行って、エミッタ電極２５のｎ型の不純物を内部ベース層１９に拡散させることにより、エミッタ層２２を形成する。これにより、エミッタ−ベース接合が、内部ベース層１９の中に形成される。なお、エミッタ電極２５のｎ型の不純物の拡散は、内部ベース層１９の深さ方向だけでなく、水平方向にも拡散されるので、エミッタ層２２の幅は、エミッタ電極２５の幅よりも広くなっている。
【００３８】
次に、シリコン窒化膜３１ａを約１６０℃の燐酸薬液（Ｈ３ＰＯ４）により１０分間エッチングを行った後、超純水により１０分間水洗する。その後、ＳＲＤ（スピンリンサードライヤー）によって乾燥を行う。これにより、図１６に示すように、シリコン窒化膜３１ａが全面除去される。シリコン窒化膜４７ａが除去されない場合と異なり、シリコン窒化膜３１ａは全面が単層の膜となっているので、シリコン窒化膜３１ａの全面を均一に除去することが可能となる。その結果、素子分離絶縁膜１６ａ〜１６ｄなどの膜厚が小さくなるのを抑制することが可能となる。
【００３９】
最後に、図１に示したように、コバルト（Ｃｏ）またはチタン（Ｔｉ）からなるシリサイド膜３０を、残渣２３、残渣２４、外部ベース層２０、外部ベース層２１、エミッタ電極２５、リーチスルー領域１２ａ、不純物領域１７ａ、不純物領域１７ｂおよびゲート電極２８の表面に形成することにより、半導体装置１００が形成される。
【００４０】
本実施形態では、上記のように、素子分離絶縁膜１６ｂ〜１６ｄがスペーサ絶縁膜４２により覆われた状態でシリコン窒化膜４７ａを除去する工程を備えることによって、スペーサ絶縁膜４２により、素子分離絶縁膜１６ｂ〜１６ｄがシリコン窒化膜４７ａとともに除去されるのを抑制することができるので、素子分離絶縁膜１６ｂ〜１６ｄの厚みの小さい端部が削られてシリコン基板１１の表面が露出されるのを抑制することができる。その結果、素子分離特性が劣化するなどの不都合が発生するのを抑制することができる。また、シリコン窒化膜４７ａが除去された後にバイポーラトランジスタ１が形成される領域Ａおよび素子分離絶縁膜１６ｂ〜１６ｄを覆うようにシリコン窒化膜３１ａを形成する工程を備えることによって、シリコン窒化膜４７ａが除去されない状態でバイポーラトランジスタ１が形成される領域Ａおよび素子分離絶縁膜１６ｂ〜１６ｄを覆うようにシリコン窒化膜３１ａを形成する場合と異なり、シリコン窒化膜４７ａとシリコン窒化膜３１ａとが積層することがないので、積層したシリコン窒化膜４７ａとシリコン窒化膜３１ａとを除去する場合のように、シリコン窒化膜４７ａとシリコン窒化膜３１ａとが積層されていない部分が余分に除去されてしまうのを抑制することができる。これによっても、素子分離絶縁膜１６ｂ〜１６ｄの端部が除去されることに起因する素子分離特性の劣化などの不都合が発生するのを抑制することができる。
【００４１】
また、本実施形態では、上記のように、素子分離絶縁膜１６ｂとバイポーラトランジスタ１が形成される領域Ａとの境界、および、素子分離絶縁膜１６ｂと電界効果型トランジスタ２が形成される領域Ｂとの境界を覆うようにスペーサ絶縁膜４２を形成する工程を備えることによって、エッチングによって素子分離絶縁膜１６ｂの膜厚が小さくなることにより、素子分離絶縁膜１６ｂと、バイポーラトランジスタ１が形成される領域Ａおよび電界効果型トランジスタ２が形成される領域Ｂとの境界部分のシリコン基板１１が露出するのを抑制することができるので、シリコン基板１１が露出した部分にシリサイド膜３０が形成されるのを抑制することができる。
【００４２】
また、本実施形態では、上記のように、素子分離絶縁膜１６ａ〜１６ｄおよび電界効果型トランジスタ２の多結晶シリコン膜２８ａを覆うようにスペーサ絶縁膜４２を形成した後、スペーサ絶縁膜４２をエッチバックすることにより多結晶シリコン膜２８ａの側方にサイドウォール絶縁膜２９を形成する際に、スペーサ絶縁膜４２を素子分離絶縁膜１６ａ〜１６ｄの表面上に所定の厚み分残すことによってスペーサ絶縁膜４２を形成する工程を備えることによって、シリコン窒化膜４７ａをエッチングする際のマスクを素子分離絶縁膜１６ｂ〜１６ｄの表面上に形成する工程と、サイドウォール絶縁膜２９を形成する工程とを同時に行うことができるので、半導体装置１００の製造プロセスを簡略化することができる。
【００４３】
また、本実施形態では、上記のように、シリコン窒化膜３１ａを形成する工程は、バイポーラトランジスタ１が形成される領域Ａおよび素子分離絶縁膜１６ｂ〜１６ｄに加えて、電界効果型トランジスタ２が形成される領域Ｂを覆うようにシリコン窒化膜３１ａを形成する工程を含み、シリコン窒化膜３１ａをマスクとして電界効果型トランジスタ２のソース／ドレインとして機能する不純物領域１７ａと不純物領域１７ｂとが形成される領域に不純物を注入する工程と、その後、シリコン窒化膜３１ａを除去する工程とを備えることによって、シリコン窒化膜３１ａにより、容易に、不純物を注入する工程において不純物領域１７ａと不純物領域１７ｂとが汚染されるのを抑制することができるとともに、不純物領域１７ａと不純物領域１７ｂとにチャネリング（注入された不純物が原子配列の隙間を通してシリコン基板１１の深い位置まで達すること）が発生するのを抑制することができる。
【００４４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４５】
たとえば、上記実施形態では、ｎｐｎ型のバイポーラトランジスタを形成する例を示したが、本発明はこれに限らず、ｐｎｐ型のバイポーラトランジスタを形成してもよい。
【００４６】
また、上記実施形態では、ｐ型の電界効果型トランジスタを形成する例を示したが、本発明はこれに限らず、ｎ型の電界効果型トランジスタを形成してもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態による半導体装置の断面図である。
【図２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
【００４８】
１  バイポーラトランジスタ（第１素子）
２  電界効果型トランジスタ（第２素子）
１１  シリコン基板（半導体基板）
１６ｂ  素子分離絶縁膜
２５  エミッタ電極（第１電極）
２８  ゲート電極
２９  サイドウォール絶縁膜
３１ａ  シリコン窒化膜（第２絶縁膜）
４２  スペーサ絶縁膜（所定の膜）
４７ａ  シリコン窒化膜（第１絶縁膜）
【図１】
2008251841.tif 000003
【図２】
2008251841.tif 000004
【図３】
2008251841.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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