(57)【要約】【課題】自動動作専用センスアンプ及び自動動作制御回路とセンスアンプ及びセンスアンプ制御回路とを同一選別テストにおいて動作させ、選別テストの時間短縮を図り、選別テスト費用を減少することができるＢＩＳＴシステム及び半導体記憶装置を提供する。【解決手段】ＢＩＳＴシステム及び半導体記憶装置１は、自動動作専用センスアンプ３７と、自動動作制御システム３０と、ＢＩＳＴ制御回路３５と、ＢＩＳＴ結果格納回路３６とを備え、第１のアドレス又は第２のアドレスのいずれかを供給する第１のセレクタ４１と、センスアンプ１３から出力される第１の出力データと自動動作専用センスアンプ３７から出力される第２の出力データとを切り替える第２のセレクタ４２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリブロックの動作をテストする自動動作専用センスアンプと、
前記自動動作専用センスアンプの自動動作を制御する自動動作制御システムと、
前記自動動作制御システムの動作を制御するＢＩＳＴ制御回路と、
前記自動動作専用センスアンプからの出力結果を前記自動動作制御システムを通して格納するＢＩＳＴ結果格納回路と、を備え、
アドレス端子から入力される第１のアドレスと前記自動動作制御システムから入力される第２のアドレスとを切り替え、前記複数のメモリセルブロックに前記第１のアドレス又は前記第２のアドレスのいずれかを供給する第１のセレクタと、
前記複数のメモリブロックに記憶されるデータをセンスするセンスアンプから出力される第１の出力データと前記自動動作専用センスアンプから出力される第２の出力データとを切り替え、前記第１の出力データ又は前記第２の出力データのいずれかを前記自動動作制御システムに供給する第２のセレクタと、
を更に備えたことを特徴とするＢＩＳＴシステム。
【請求項２】
前記第１のセレクタは前記自動動作制御回路において生成される第１のテスト信号に基づき第１のアドレス又は第２のアドレスを選択し、前記第２のセレクタは前記第１のテスト信号に基づき前記第１の出力データ又は前記第２の出力データを選択することを特徴とする請求項１に記載のＢＩＳＴシステム。
【請求項３】
前記自動動作制御システムから前記自動動作専用センスアンプに供給される自動動作専用イネーブル信号と前記自動動作制御システムにおいて生成される第２のテスト信号とが前記センスアンプを制御するセンスアンプ制御回路に供給されることを特徴とする請求項１又は請求項２に記載のＢＩＳＴシステム。
【請求項４】
複数のメモリセルブロックと、
前記複数のメモリセルブロックに記憶されるデータをセンスするセンスアンプと、
前記センスアンプのセンス動作を制御するセンスアンプ制御回路と、を備え、
前記複数のメモリブロックの動作をテストする自動動作専用センスアンプと、
前記自動動作専用センスアンプの自動動作を制御する自動動作制御システムと、
前記自動動作制御システムの動作を制御するＢＩＳＴ制御回路と、
前記自動動作専用センスアンプからの出力結果を前記自動動作制御システムを通して格納するＢＩＳＴ結果格納回路と、を備え、
アドレス端子から入力される第１のアドレスと前記自動動作制御システムから入力される第２のアドレスとを切り替え、前記複数のメモリセルブロックに前記第１のアドレス又は前記第２のアドレスのいずれかを供給する第１のセレクタと、
前記センスアンプから出力される第１の出力データと前記自動動作専用センスアンプから出力される第２の出力データとを切り替え、前記第１の出力データ又は前記第２の出力データのいずれかを前記自動動作制御システムに供給する第２のセレクタと、
を更に備えたことを特徴とする半導体記憶装置。
【請求項５】
前記第１のセレクタは前記自動動作制御回路において生成される第１のテスト信号に基づき第１のアドレス又は第２のアドレスを選択し、前記第２のセレクタは前記第１のテスト信号に基づき前記第１の出力データ又は前記第２の出力データを選択し、前記自動動作制御システムから前記自動動作専用センスアンプに供給される自動動作専用イネーブル信号と前記自動動作制御システムにおいて生成される第２のテスト信号とが前記センスアンプ制御回路に供給されることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＩＳＴ（Built  In  Self-Test）システム及び半導体記憶装置に関し、特にフラッシュメモリ等の不揮発性記憶装置に搭載されたＢＩＳＴシステム及びこのＢＩＳＴシステムを搭載する不揮発性記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性記憶装置においては、その製作過程中に実施される選別テストによって良否が選別されている。選別テストはデータ書き込み特性異常、データ消去特性異常、データリテンション（電荷保持）不良、エンデュランス（繰り返し書き換え）不良、ディスターブ不良又は製造プロセス不良を検出し、不良として検出された不揮発性記憶装置は排除される。このような選別テストの時間短縮と、この時間短縮に伴う選別テスト費用の削減とを目的として、不揮発性記憶装置にＢＩＳＴシステムが搭載されている。
【０００３】
ＢＩＳＴシステムは不揮発性記憶装置のデータ読み出し動作、データ書き込み動作及びデータ消去動作の基本動作を自動に行い、良否を判定することができる。このような機能を実現するために、ＢＩＳＴシステムには自動動作制御回路、ＢＩＳＴ制御回路等が含まれる。ＢＩＳＴ起動コマンドがＢＩＳＴ制御回路に入力されると、このＢＩＳＴ制御回路は自動動作制御回路を起動し、自動動作制御回路は前述の基本動作を実行する。例えば、ＢＩＳＴシステムは、チップ全面のデータ書き込み動作を行い、このデータ書き込み動作の合否判定（Pass／Fail判定）を行う。
【０００４】
ＢＩＳＴシステムにおいて、メモリセルをアクセスするアドレスバス、メモリセルに書き込まれたデータの「０」と「１」とを判定するセンスアンプ、センスアンプからのデータを出力するデータバスのそれぞれは、選別テストではなく実際の基本動作を実現するアドレスバス、センスアンプ、データバスとは別に配設された自動動作専用のものである。
なお、この種のＢＩＳＴシステムを有する不揮発性記憶装置に関しては、例えば下記特許文献１に記載されている。
【特許文献１】特開２００６−８５７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述のＢＩＳＴシステムを有する不揮発性記憶装置においては、以下の点について配慮がなされていなかった。ＢＩＳＴシステムを使用した選別テストにおいては、自動動作専用センスアンプの動作やこの自動動作専用センスアンプを自動制御する自動動作制御回路の動作をテストすることができる。ところが、これらの自動動作専用センスアンプや自動動作制御回路はあくまでも選別テストに使用されるものであって、実際の基本動作を実現するセンスアンプやセンスイネーブル信号を出力するアドレス変化検出器（ＡＴＤ：address transition detector）はテストされない。また、選別テストは少ピン（少数のテスト端子）において実施されているので、センスアンプやＡＴＤの選別テストを行うためにテスト端子数を増設する余裕はない。
【０００６】
このため、自動動作専用センスアンプ、自動動作制御回路、センスアンプ及びＡＴＤを同一選別テストにおいてテストすることができなかった。更に、自動動作専用センスアンプ及び自動動作制御回路の選別テストが終了した後に、この選別テストに対して別の選別テストにおいて、センスアンプ及びＡＴＤの選別テストを実施する必要があった。従って、ＢＩＳＴシステムを備えたにもかかわらず、選別テストに要する時間が長くなり、この時間が長くなった結果、選別テスト費用が増大する。
【０００７】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、自動動作専用センスアンプ及びそれを制御する自動動作制御回路とセンスアンプ及びそれを制御するセンスアンプ制御回路とを同一選別テストにおいて動作することができるＢＩＳＴシステム及びそれを備えた半導体記憶装置を提供することである。
【０００８】
本発明の他の目的は、選別テストの時間短縮を図り、選別テスト費用を減少することができるＢＩＳＴシステム及びそれを備えた半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の実施の形態に係る第１の特徴は、ＢＩＳＴシステムにおいて、複数のメモリブロックの動作をテストする自動動作専用センスアンプと、自動動作専用センスアンプの自動動作を制御する自動動作制御システムと、自動動作制御システムの動作を制御するＢＩＳＴ制御回路と、自動動作専用センスアンプからの出力結果を自動動作制御システムを通して格納するＢＩＳＴ結果格納回路と、を備え、アドレス端子から入力される第１のアドレスと自動動作制御システムから入力される第２のアドレスとを切り替え、複数のメモリセルブロックに第１のアドレス又は第２のアドレスのいずれかを供給する第１のセレクタと、複数のメモリブロックに記憶されるデータをセンスするセンスアンプから出力される第１の出力データと自動動作専用センスアンプから出力される第２の出力データとを切り替え、第１の出力データ又は第２の出力データのいずれかを自動動作制御システムに供給する第２のセレクタとを備える。
【００１０】
本発明の実施の形態に係る第２の特徴は、半導体記憶装置において、複数のメモリセルブロックと、複数のメモリセルブロックに記憶されるデータをセンスするセンスアンプと、センスアンプのセンス動作を制御するセンスアンプ制御回路と、を備え、複数のメモリブロックの動作をテストする自動動作専用センスアンプと、自動動作専用センスアンプの自動動作を制御する自動動作制御システムと、自動動作制御システムの動作を制御するＢＩＳＴ制御回路と、自動動作専用センスアンプからの出力結果を自動動作制御システムを通して格納するＢＩＳＴ結果格納回路と、を備え、アドレス端子から入力される第１のアドレスと自動動作制御システムから入力される第２のアドレスとを切り替え、複数のメモリセルブロックに第１のアドレス又は第２のアドレスのいずれかを供給する第１のセレクタと、センスアンプから出力される第１の出力データと自動動作専用センスアンプから出力される第２の出力データとを切り替え、第１の出力データ又は第２の出力データのいずれかを自動動作制御システムに供給する第２のセレクタとを備える。
【発明の効果】
【００１１】
本発明によれば、自動動作専用センスアンプ及びそれを制御する自動動作制御回路とセンスアンプ及びそれを制御するセンスアンプ制御回路とを同一選別テストにおいて動作することができるＢＩＳＴシステム及びそれを備えた半導体記憶装置を提供することができる。
【００１２】
更に、本発明によれば、選別テストの時間短縮を図り、選別テスト費用を減少することができるＢＩＳＴシステム及びそれを備えた半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施の形態は、ＢＩＳＴシステムを有する半導体記憶装置としてフラッシュメモリ（不揮発性半導体記憶装置）に本発明を適用した例を説明するものである。
【００１４】
（第１の実施の形態）
［ＢＩＳＴシステム及び半導体記憶装置のシステム構成］
図１に示すように、本発明の第１の実施の形態に係る半導体記憶装置（フラッシュメモリ）１は、複数のメモリセルブロック１０ａ、１０ｂ、…１０ｎと、複数のメモリセルブロック１０ａ〜１０ｎの１つのメモリブロック（例えば１０ａ）に記憶されるデータをセンスするセンスアンプ１３と、センスアンプ１３のセンス動作を制御するセンスアンプ制御回路１４とを備え、更にＢＩＳＴシステムを備えている。
【００１５】
半導体記憶装置１の複数のメモリセルブロック１０ａ〜１０ｎは、いずれも同一構造を備え、メモリセルアレイ１１と、そのメモリセルアレイ１１の周辺に配設されたデコーダ（メモリデコーダ）１２とを少なくとも備えている。メモリセルアレイ１１は、複数本のワード線とそれに交差する複数本のビット線とが配置され、このワード線及びビット線に接続されるＮＡＮＤ型メモリセル又はＮＯＲ型メモリセルを行列状に配列することにより構築されている。デコーダ１２には行デコーダ、列デコーダが含まれる。
【００１６】
複数のメモリセルブロック１０ａ〜１０ｎのデコーダ１２にはアドレス端子（ボンディングパッド）２０からアドレスバス２０１を通してアドレス信号が供給される。また、アドレス信号は、センスアンプ制御回路１４（のＡＴＤ１５）にも供給される。センスアンプ制御回路１４（のＡＴＤ１５）にはチップイネーブル（ＣＥ）端子２１からチップイネーブル信号が供給される。一方、センスアンプ１３からの出力データ（第１の出力データ）はデータ入出力端子２２を通して半導体記憶装置１の外部に出力される。
【００１７】
ＢＩＳＴシステムは、複数のメモリブロック１０ａ〜１０ｎの動作をテストする自動動作専用センスアンプ３７と、自動動作専用センスアンプ３７の自動動作を制御する自動動作制御システム３０と、自動動作制御システム３０の動作を制御するＢＩＳＴ制御回路３５と、自動動作専用センスアンプ３７からの出力結果を自動動作制御システム３０を通して格納するＢＩＳＴ結果格納回路３６と、を備え、更に第１のセレクタ４１及び第２のセレクタ４２を備えている。
【００１８】
自動動作制御システム３０は、ＢＩＳＴ制御回路３５により直接制御される自動動作制御回路３１と、自動動作制御回路３１から出力されるアドレス制御信号が入力されるアドレスカウンタ３２と、アドレスカウンタ３２から出力されるカウンタ信号を入力するアドレスデコーダ３３と、自動動作専用センスアンプ３７の出力データ（第２の出力データ）又はセンスアンプ１３の出力データ（第１の出力データ）が入力され正常動作か非正常動作かを判定しＢＩＳＴ結果格納回路３６に出力する判定回路３４とを備えている。
【００１９】
第１のセレクタ４１は、アドレス端子２０から入力されるアドレス信号（第１のアドレス）と自動動作制御システム３０のアドレスカウンタ３２から入力されるアドレス信号（第２のアドレス）とを切り替え、複数のメモリセルブロック１０ａ〜１０ｎにアドレスバス２０１を通していずれか一方のアドレス信号を供給する。第１のセレクタ４１には自動動作制御回路３１において生成されるテスト信号Ａ（第１のテスト信号）が入力され、このテスト信号Ａに基づき第１のセレクタ４１の切り替え動作が行われる。
【００２０】
第２のセレクタ４２は、センスアンプ１３から出力される出力データ（第１の出力データ）と、自動動作専用センスアンプ３７から出力される出力データ（第２の出力データ）とを切り替え、いずれかを自動動作制御システム３０の判定回路３４に供給する。第２のセレクタ４２には第１のセレクタ４１と同様に自動動作制御回路３１において生成されるテスト信号Ａが入力され、このテスト信号に基づき第２のセレクタ４２の切り替え動作が行われる。
【００２１】
なお、第１の実施の形態に係る半導体記憶装置１においては、センスアンプ制御回路１４は、センスアンプ１３にセンスネーブル信号を供給しセンスアンプ１３のセンス動作を制御するＡＴＤ１５と、ＢＩＳＴシステムに属する第２のセレクタ４２とを備えて構築されている。ＡＴＤ１５にはテスト信号Ａが入力され、テスト信号Ａによりテスト動作においてＡＴＤ１５が制御される。
【００２２】
また、第１の実施の形態に係る半導体記憶装置１並びに後述する第２の実施の形態に係る半導体記憶装置１は、１つの半導体基板（例えばシリコン基板）に複数のメモリブロック１０ａ〜１０ｎ、ＢＩＳＴシステム等を集積化した１チップ構成とした例について説明しているが、本発明は、複数のメモリブロック１０ａ〜１０ｎを複数のチップにより構成しこれらをＢＩＳＴシステムとともに配線基板（例えばプリント配線基板）上に実装したメモリモジュール（メモリボード）構成としてもよい。
【００２３】
［ＢＩＳＴシステムのテスト動作］
次に、第１の実施の形態に係る半導体記憶装置１において、ＢＩＳＴシステムを利用したデータ読み出し動作の自動テスト動作方法について、前述の図１を参照しつつ図２及び図３を使用して説明する。
【００２４】
−自動動作制御回路及び自動動作専用センスアンプの自動テスト動作−
まず、ＢＩＳＴシステムを利用した自動動作制御システム３０及び自動動作専用センスアンプ３７の自動テスト動作は図２に示す通りである。データ入出力端子２２からＢＩＳＴ制御回路３５にＢＩＳＴシステムを利用した自動テスト動作を識別するコマンドが入力される（Ｓ１０１）。このコマンドの入力に基づき、ＢＩＳＴ制御回路３５は自動動作制御システム３０の自動動作制御回路３１及びＢＩＳＴ結果格納回路３６にＢＩＳＴ制御信号を出力する。このＢＩＳＴ制御信号が入力されると、自動動作制御回路３１は自動テスト動作の開始を認識する（Ｓ１０２）。
【００２５】
自動動作制御回路３１はアドレスカウンタ３２を初期化（オールゼロにセット）し（Ｓ１０３）、この初期化されたアドレスカウンタ３２は自動動作専用アドレス（第２のアドレス）を自動動作専用アドレスバス２０２を通してメモリブロック１０ａ〜１０ｎに供給する（Ｓ１０４）。アドレスデコーダ３３は自動動作ブロック信号０〜Nを出力し（Ｓ１０５）、自動テスト動作の対象となる例えばメモリブロック１０ｂが決定される（Ｓ１０６）。このメモリブロック１０ｂのメモリセルのアドレスにはデコーダ１２において自動動作専用アドレスバス２０２から供給されるアドレスが選択される（Ｓ１０７）。また、デコーダ１２において、それから自動動作専用センスアンプ３７に連結された自動動作専用出力データバス２０４が選択される（Ｓ１０７）。
【００２６】
自動動作制御回路３１から自動動作専用センスアンプ３７に自動動作専用センスイネーブル信号が出力され、自動動作専用センスアンプ３７のセンス動作が自動動作制御回路３１により制御される（Ｓ１０８）。自動動作専用センスアンプ３７のセンス動作において読み出されたデータは自動動作専用センスアンプ３７から出力される（Ｓ１０９）。自動動作専用センスアンプ３７から出力されたデータは第２のセレクタ４２を通して判定回路３４に出力される。
【００２７】
判定回路３４においては、自動動作専用センスアンプ３７から出力されたデータと既に設定された期待値との比較が実行され、データの合否判定（Pass／Fail判定）が実行される（Ｓ１１０）。この合否判定は、半導体記憶装置１のすべてのメモリブロック１０ａ〜１０ｎのデータの合否判定が終了するまでアドレスカウンタ３２によって進められる。すなわち、例えば最初のメモリブロック１０ａのデータの合否判定が終了した段階において、最後のメモリブロック１０ｎであるか否かが判定され（Ｓ１１１）、最後のメモリブロック１０ｎでない場合にはアドレスカウンタ３２においてインクリメントを行い（Ｓ１１３）、ステップＳ１０４に戻る。この動作が最後から１つ前のメモリブロック１０（ｎ−１）まで繰り返し実行される。
【００２８】
そして、すべてのメモリブロック１０ａ〜１０ｎのデータの合否判定が終了すると、その結果がＢＩＳＴ結果格納回路３６に格納される（Ｓ１１２）。これら一連の手順が終了すると、データ読み出しテストの動作が終了する。
【００２９】
−センスアンプ制御回路及びセンスアンプのデータ読み出しテスト動作−
一方、ＢＩＳＴシステムを利用したセンスアンプ制御回路１４及びセンスアンプ１３のデータ読み出しテスト動作は図３に示す通りである。データ入出力端子２２からＢＩＳＴ制御回路３５にＢＩＳＴシステムを利用したデータ読み出しテスト動作を識別するコマンドが入力される（Ｓ２０１）。このコマンドの入力に基づき、ＢＩＳＴ制御回路３５は自動動作制御システム３０の自動動作制御回路３１及びＢＩＳＴ結果格納回路３６にＢＩＳＴ制御信号を出力する。このＢＩＳＴ制御信号が入力されると、自動動作制御回路３１はデータ読み出しテスト動作の開始を認識する（Ｓ２０２）。
【００３０】
自動動作制御回路３１は、アドレスカウンタ３２を初期化し（Ｓ２０３）、このデータ読み出しテスト動作を識別するためのテスト信号Ａ（第１のテスト信号）を生成し出力する（Ｓ２０４）。テスト信号Ａは第１のセレクタ４１に入力され（Ｓ２０５）、この第１のセレクタ４１の切り替え動作により、第１のセレクタ４１の入力は常時アドレスカウンタ３２から供給されるアドレス（第２のアドレス）になる。テスト信号Ａはアドレスデコーダ３３にも入力され、このテスト信号Ａによりアドレスデコーダ３３の動作は停止される（Ｓ２０６）。すなわち、アドレスデコーダ３３においては、常時、自動動作ブロック信号０〜Ｎの出力が停止される。更に、テスト信号Ａは第２のセレクタ４２にも入力され、第２のセレクタ４２においてメモリブロック１０ａ〜１０ｎからデータ出力バス２０３、センスアンプ１３のそれぞれを通して第２のセレクタ４２に通じる経路を選択することができる（Ｓ２０７）。
【００３１】
第１のセレクタ４１の切り替えによって、アドレスカウンタ３２から第１のセレクタ４１、アドレスバス２０１を通してメモリブロック１０ａ〜１０ｎに第２のアドレスが供給される（Ｓ２０８）。ここで、アドレスデコーダ３３において自動動作ブロック信号０〜Nの出力が常時停止されているので、現在アクセスされている例えばメモリブロック１０ａは、読み出し動作中であると判定される（Ｓ２０９）。このメモリブロック１０ａのメモリセルのアドレスにはデコーダ１２においてアドレスバス２０１から供給されるアドレスが選択される（Ｓ２１０）。また、デコーダ１２において、センスアンプ１３に連結された出力データバス２０３が選択される（Ｓ２１０）。
【００３２】
センスアンプ制御回路１４からセンスアンプ１３にセンスイネーブル信号が出力され、センスアンプ１３のセンス動作がセンスアンプ制御回路１４により制御される（Ｓ２１１）。センスイネーブル信号はセンスアンプ制御回路１４のＡＴＤ１５から出力される。チップイネーブル端子２１に入力されるチップイネーブル信号がハイレベルからロウレベルに切り替わったとき、又はアドレス端子２０に入力されるアドレス信号が変化したとき、ＡＴＤ１５から出力されるセンスイネーブル信号によりセンスアンプ１３のセンス動作を開始する。ＢＩＳＴシステムを利用したテストにおいては、アドレス端子２０及びチップイネーブル端子２１をいずれも使用することができないので、センスアンプ制御回路１４のＡＴＤ１５を制御することができない。つまり、ＡＴＤ１５を制御することができないので、センスアンプ１３のセンス動作を実行することができない。第１の実施の形態においては、自動動作制御回路３１により生成され出力されるテスト信号ＡをＡＴＤ１５に出力することにより、ＡＴＤ１５は常時アクティブなセンスイネーブル信号をセンスアンプ１３に出力し、センスアンプ１３のセンス動作が実行可能である。センスアンプ１３のセンス時間は自動動作専用センスアンプ３７のセンス時間と同一に設定されている。
【００３３】
センスアンプ１３のセンス動作において読み出されたデータは、センスアンプ１３から出力され（Ｓ２１２）、第２のセレクタ４２を通して判定回路３４に出力される。
判定回路３４においては、センスアンプ１３から出力されたデータと既に設定された期待値との比較が実行され、データの合否判定（Pass／Fail判定）が実行される（Ｓ２１３）。この合否判定は、半導体記憶装置１のすべてのメモリブロック１０ａ〜１０ｎのデータの合否判定が終了するまでアドレスカウンタ３２によって進められる（Ｓ２１４）。すなわち、例えば最初のメモリブロック１０ａのデータの合否判定が終了した段階において、最後のメモリブロック１０ｎであるか否かが判定され（Ｓ２１４）、最後のメモリブロック１０ｎでない場合にはアドレスカウンタ３２においてインクリメントを行い（Ｓ２１６）、ステップＳ２０８に戻る。この動作が最後から１つ前のメモリブロック１０（ｎ−１）まで繰り返し実行される。
【００３４】
そして、すべてのメモリブロック１０ａ〜１０ｎのデータの合否判定が終了すると、その結果がＢＩＳＴ結果格納回路３６に格納される（Ｓ２１５）。これら一連の手順が終了すると、データ読み出しテストの動作が終了する。
【００３５】
以上説明した第１の実施の形態に係るＢＩＳＴシステム及び半導体記憶装置１においては、自動動作制御回路３１から出力されるテスト信号Ａにより制御され、アドレスバス２０１と自動動作専用アドレスバス２０２とのアドレス供給経路を切り替える第１のセレクタ４１と、テスト信号Ａにより制御され、自動動作専用センスアンプ３７への自動動作専用出力データバス２０４とセンスアンプ１３への出力データバス２０３とのデータ出力経路を切り替える第２のセレクタ４２とを備えたので、自動動作専用センスアンプ３７及びそれを制御する自動動作制御回路３１とセンスアンプ１３及びそれを制御するセンスアンプ制御回路１４とを同一選別テストにおいて動作することができる。
【００３６】
この結果、ＢＩＳＴシステム及び半導体記憶装置１においては、選別テストの時間短縮を図り、選別テスト費用を減少することができる。
【００３７】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係るＢＩＳＴシステム及び半導体記憶装置において、ＢＩＳＴシステムを利用したセンスアンプ制御回路１４及びセンスアンプ１３のデータ読み出し動作速度を通常の高速動作速度にした例を説明するものである。なお、第２の実施の形態において、前述の第１の実施の形態において説明した構成要素と同一構成要素には同一符号を付し、同一構成要素の説明は重複するので省略する。
【００３８】
［ＢＩＳＴシステム及び半導体記憶装置のシステム構成並びにテスト動作］
図４に示すように、第２の実施の形態に係る半導体記憶装置１は、基本的構成は前述の図１に示す第１の実施の形態に係る半導体記憶装置１と同様であるが、自動動作制御回路３１においてテスト信号Ａに加えてテスト信号Ｂを生成し出力するとともに、自動動作制御回路３１から出力される自動動作専用センスイネーブル信号を自動動作専用センスアンプ３７に加えてセンスアンプ制御回路１４のＡＴＤ１５に出力する。ＡＴＤ１５にはテスト信号Ａに加えてテスト信号Ｂが入力される。
【００３９】
第２の実施の形態に係る半導体記憶装置１においては、前述の第１の実施の形態に係る半導体記憶装置１と同様に、アドレス端子２０からのアドレス信号の入力並びにチップイネーブル端子２１からのチップイネーブル信号によってセンスアンプ制御回路１４のＡＴＤ１５を起動することができない。従って、第２の実施の形態においては、自動動作制御回路３１から自動動作専用センスアンプ３７に出力される自動動作専用センスイネーブル信号の立ち上がり変化をＡＴＤ１５の動作開始に利用する。
【００４０】
更に、第２の実施の形態並びに第１の実施の形態に係る半導体記憶装置１はいずれもセンスアンプ１３を使用するための自動動作専用センスイネーブル信号を必要としないが、センスアンプ１３のセンス期間中（前述の図３に示すステップＳ２１０）、自動動作専用センスイネーブル信号はロウレベルからハイレベルに変化する。このセンスイネーブル信号の立ち上がり変化をＡＴＤ１５の動作開始に使用することができる。また、テスト信号Ｂがオンのとき、ＡＴＤ１５の動作開始が実行される。
【００４１】
また、前述の第１の実施の形態に係る半導体記憶装置１においては、ＡＴＤ１５にテスト信号Ａがオンとして入力されているとき、センスイネーブル信号は常時オンとなる設定がなされていたが、第２の実施の形態に係る半導体記憶装置１は、テスト信号Ａがオン、テスト信号Ｂがオンのときに常時オンではなく、ＡＴＤ１５の動作開始から通常の高速読み出しアクセス動作となる。
【００４２】
なお、本発明は前述の実施の形態に限定されるものではない。例えば、前述の第１及び第２の実施の形態に係る半導体記憶装置１はフラッシュメモリを例に説明したが、本発明は、紫外線消去型不揮発性記憶装置や、ダイナミックＲＡＭ、スタチックＲＡＭ等の揮発性記憶装置に適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態に係るＢＩＳＴシステム及び半導体記憶装置のブロック構成図である。
【図２】図１に示すＢＩＳＴシステム及び半導体記憶装置の自動テスト動作を説明するフローチャートである。
【図３】図１に示すＢＩＳＴシステム及び半導体記憶装置のデータ読み出しテスト動作を説明するフローチャートである。
【図４】本発明の第２の実施の形態に係るＢＩＳＴシステム及び半導体記憶装置のブロック構成図である。
【符号の説明】
【００４４】
１  半導体記憶装置
１０ａ〜１０ｂ  メモリセルブロック
１１  メモリセル
１２  デコーダ
１３  センスアンプ
１４  センスアンプ制御回路
１５  ＡＴＤ
２０  アドレス端子
２１  チップイネーブル端子
２２  データ入出力端子
３０  自動動作制御システム
３１  自動動作制御回路
３２  アドレスカウンタ
３３  アドレスデコーダ
３４  判定回路
３５  ＢＩＳＴ制御回路
３６  ＢＩＳＴ結果格納回路
３７  自動動作専用センスアンプ
４１  第１のセレクタ
４２  第２のセレクタ
２０１  アドレスバス
２０２  自動動作専用アドレスバス
２０３  出力データバス
２０４  自動動作専用出力データバス
【図２】
2008102977.tif 000003
【図３】
2008102977.tif 000004
【図１】
2008102977.tif 000005
【図４】
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