(57)【要約】【課題】パッケージレベルで発生したメモリセルの不良をリペアできる半導体メモリ装置及びその装置のリダンダンシ方法を公開する。【解決手段】複数個のメモリセルグループ及び所定個数のリダンダンシメモリセルグループを具備するメモリセルアレイ、第１不良アドレスがアドレスと同一であれば所定個数のリダンダンシメモリセルグループのうち少なくとも１つのグループをアクセスする所定個数のリダンダンシデコーダを具備するリダンダンシアドレスデコーダ、テスト動作時にメモリセルアレイに対する書き込み及び読み出し動作を行って不良アドレスを検出し、同一の不良アドレスが所定回数以上検出されると検出された不良アドレスを第１不良アドレスに出力する不良アドレス検出部及びプログラム動作時に不良アドレス検出部から出力される第１不良アドレスを入力して第１不良アドレスをプログラムする不良アドレスプログラム部で構成される。【選択図】  図１
2008130221.tif 000002
【特許請求の範囲】
【請求項１】
複数個のメモリセルグループと所定個数のリダンダンシメモリセルグループを具備するメモリセルアレイと、
第１不良アドレスが外部から印加されるアドレスと同一であれば、前記所定個数のリダンダンシメモリセルグループのうち少なくとも１つのグループをアクセスする所定個数のリダンダンシデコーダを具備するリダンダンシアドレスデコーダと、
テスト動作時に前記メモリセルアレイに対する書き込み及び読み出し動作を行って不良アドレスを検出して、同一の不良アドレスが所定回数以上検出されると前記検出された不良アドレスを前記第１不良アドレスに出力する不良アドレス検出部と、
プログラム動作時に前記不良アドレス検出部から出力される前記第１不良アドレスを入力して前記第１不良アドレスをプログラムする不良アドレスプログラム部と、
を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記半導体メモリ装置は、
前記所定個数のリダンダンシデコーダから出力される所定個数のリダンダンシ信号を入力し、前記所定個数のリダンダンシ信号に応答して、プログラムされた前記第１不良アドレスを前記所定個数のリダンダンシデコーダのうちリダンダンシが使用されてないリダンダンシデコーダに出力するリダンダンシ制御部をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記所定個数のリダンダンシデコーダのそれぞれは、
ウエハレベルで第２不良アドレスがプログラムされたら前記リダンダンシ信号を発生し、前記プログラムされた第２不良アドレスが外部から印加されるアドレスと同一であれば前記所定個数のリダンダンシメモリセルグループのうち少なくとも１つの他のグループをアクセスすることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記リダンダンシアドレスデコーダは、
前記アドレスが、前記第１不良アドレスと前記第２不良アドレスとのうちの１つのアドレスと同一であればイネーブル信号を発生し、
前記アドレスデコーダは、
前記イネーブル信号に応答してディスエーブルすることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記半導体メモリ装置は、
外部から印加されるアドレスに応答して前記複数個のメモリセルグループのうち少なくとも１つをアクセスするためのアドレスデコーダと、
モード設定動作時に外部から印加される信号に応答して前記テスト動作のためのテストイネーブル信号及び前記プログラム動作のためのプログラムイネーブル信号を発生するモード設定部と、
をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記不良アドレス検出部は、
前記書き込み動作時に外部から印加される入力データを入力して前記入力データに対するエラーコードを発生し、前記入力データ及び前記エラーコードを前記メモリセルアレイに出力するデータ入力及びエラーコード発生部と、
前記読み出し動作時に前記メモリセルアレイから読み出される読み出しデータを受信し、前記読み出しデータに含まれたデータのエラー有無を検出して前記エラー信号を発生するエラー検出及び訂正部と、
前記テストイネーブル信号に応答してイネーブルされ、前記エラー信号に応答して前記アドレスを保存し、同一の前記アドレスに対して前記エラー信号が所定回数以上発生すると前記アドレスを前記第１不良アドレスに出力する不良アドレス発生部と、
を具備することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記不良アドレス発生部は、
前記エラー信号に応答して前記アドレスを出力する第１スイッチと、
アドレス不一致信号に応答してアドレス入力制御信号を発生するアドレス入力制御部と、
前記アドレス入力制御信号に応答して前記アドレスを出力する第２スイッチと、
前記アドレス入力制御信号に応答して所定個数の選択信号のうちの１つを活性化する選択部と、
臨時不良アドレスを保存するアドレス保存部、前記第１スイッチから伝送されるアドレスと前記臨時不良アドレスとを比較して一致するとアドレス一致信号を発生し、一致しないアドレス不一致信号を発生する比較及び信号発生部、前記アドレス一致信号が前記所定回数以上発生すると前記臨時不良アドレスを前記第１不良アドレスに出力する第３スイッチ、前記選択信号に応答してスイッチ制御信号を発生するスイッチ制御部、及び前記スイッチ制御信号に応答して前記第２スイッチから出力されるアドレスを前記臨時アドレスに出力する第４スイッチをそれぞれ具備する所定個数のエラー分類及び保存部と、
を具備することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記エラー検出及び訂正部は、
前記読み出しデータに含まれたデータに対するエラーコードを発生し、前記エラーコードと前記読み出しデータに含まれたエラーコードとを比較して一致しないと前記エラー信号を発生するエラー検出部と、
前記エラー信号に応答して前記読み出しデータに含んだデータに対するエラーを訂正して出力データを発生するエラー訂正部と、
を具備することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記不良アドレスプログラム部は、
前記プログラムイネーブル信号に応答してイネーブルされてプログラムクロック信号を発生し、プログラム終了信号に応答してディスエーブルされるプログラム制御部と、
前記プログラムクロック信号及び高電圧に応答して前記第１不良アドレスをそれぞれプログラムする所定数のプログラム部と、
前記プログラムされた第１不良アドレスと前記第１不良アドレスとが一致すると前記プログラム終了信号を発生するプログラム終了検出部と、
を具備することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１０】
前記プログラム制御部は、
前記プログラムイネーブル信号に応答して第１クロック信号を発生し、前記プログラム終了信号に応答してディスエーブルされるクロック発生器と、
前記クロック信号に応答して順次にイネーブルされる複数個のプログラムクロック信号を発生し、前記プログラム終了信号に応答してディスエーブルされるプログラムクロック信号発生器と、
を具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記プログラムクロック信号発生器は、
前記クロック信号に応答してハイレベルの信号をシフティングする複数個の直列接続されたフリップフロップを具備し、シフティング終了信号を発生し、前記シフティング終了信号または前記プログラム終了信号に応答して前記フリップフロップをリセットするシフトレジスタと、
前記シフティング終了信号に応答して前記フリップフロップのそれぞれの出力信号を前記複数個のプログラムクロック信号として発生する組合せ回路と、
を具備することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記所定個数のプログラム部のそれぞれは、
電気的にカッティング可能なヒューズをそれぞれ具備する複数個のプログラム回路を具備し、
前記高電圧が印加されると前記複数個のプログラムクロック信号のそれぞれに応答して前記所定個数のプログラム部のそれぞれに印加される前記第１不良アドレスの少なくとも１ビットを同時にプログラムすることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１３】
前記複数個のプログラム回路のそれぞれは、
前記プログラムクロック信号に応答して前記第１不良アドレスの１ビットを出力する論理積ゲートと、
電源電圧供給端子に接続された一側を有する第１ヒューズと、
電源電圧供給端子に接続された一側を有する第２ヒューズと、
前記第１ヒューズの他側に接続されたドレインと前記論理積ゲートの出力信号が印加されるゲートと接地電圧に接続されたソースを有する第１スイッチトランジスタと、
前記第１ヒューズの他側に接続されたソースと第１ノードに接続されたゲートと第２ノードに接続されたドレインを有する第１ＰＭＯＳトランジスタと、
前記第２ヒューズの他側に接続されたソースと前記第２ノードに接続されたゲートと前記第１ノードに接続されたドレインを有する第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続されたドレインと前記第２ノードに接続されたゲートと接地電圧に接続されたソースを有する第１ＮＭＯＳトランジスタと、
前記第１ノードに接続されたドレインと前記第２ノードに接続されたゲートと接地電圧に接続されたソースを有する第２ＮＭＯＳトランジスタとを具備し、
前記第２ノードを介してプログラムされた前記第１不良アドレスの１ビットを出力し、
前記プログラム動作時に前記電源電圧印加端子に前記高電圧が印加されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記リダンダンシ制御部は、
所定個数のスイッチクロック信号のそれぞれに応答してプログラムされた前記第１不良アドレスを順次に出力するスイッチ部をさらに具備することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１５】
前記リダンダンシ制御部は、
クロック信号を発生し、前記クロック信号に応答して順次に発生される前記所定個数のスイッチクロック信号を発生するクロック信号発生部をさらに具備することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記リダンダンシ制御部は、
従属接続された所定個数のリダンダンシ制御回路を具備し、
前記所定個数のリダンダンシ制御回路は、
前段のリダンダンシ信号と当該リダンダンシ信号を入力して前記前段のリダンダンシ信号と前記当該リダンダンシ信号の両方にリダンダンシが使用されたことを示していれば第１デコーディング信号を、前記前段のリダンダンシ信号はリダンダンシが使用されたことを示していて前記当該リダンダンシ信号は使用してないことを示していれば第２デコーディング信号を、前記前段のリダンダンシ信号はリダンダンシが使用されてないことを示していて前記当該リダンダンシ信号は使用されたことを示していれば第３デコーディング信号を、前記前段のリダンダンシ信号と前記当該リダンダンシ信号の両方に使用されてないことを示していれば第４デコーディング信号を活性化するデコーダと、
前記前段のリダンダンシ制御回路の第１出力信号が不活性化されると前記第１デコーディング信号を第１出力信号として、活性化されると前記第２デコーディング信号を第２出力信号として発生し、前記前段のリダンダンシ制御回路のスイッチ制御信号が不活性化されると前記第３デコーディング信号を前記第１出力信号として、活性化されると前記第４デコーディング信号を前記第２出力信号として発生し、クロック信号に応答して前記第２出力信号をスイッチ制御信号として出力するスイッチ制御信号発生部と、
を具備することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項１７】
前記所定個数のリダンダンシ制御回路のそれぞれは、
前段のリダンダンシ信号と当該リダンダンシ信号を入力して第１ないし第４デコーディング信号を発生するデコーダと、
前段のリダンダンシ制御回路から出力される第１出力信号に応答して前記第１デコーディング信号を第１出力信号として発生したり、前記第２デコーディング信号を第２出力信号として発生したりする第１スイッチと、
前段のリダンダンシ制御回路から出力されるスイッチ制御信号に応答して前記第３デコーディング信号を前記第１出力信号として発生したり、第４デコーディング信号を前記第２出力信号として発生したりする第２スイッチと、
クロック信号に応答して前記第２出力信号を当該のスイッチ制御信号に出力する第１フリップフロップと、
を具備することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記従属接続された所定個数のリダンダンシ制御回路のうち１番目のリダンダンシ制御回路は、
１番目のリダンダンシ信号に応答して電源電圧を第１出力信号として発生したり、第２出力信号を発生したりする第３スイッチと、
前記クロック信号に応答して前記第２出力信号を１番目のスイッチ制御信号として出力する第２フリップフロップと、
を具備することを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記リダンダンシ制御部は、
前記所定個数のリダンダンシ制御回路から出力される所定個数の前記スイッチ制御信号に応答して前記プログラムされた第１不良アドレスを伝送する所定個数の第４スイッチをさらに具備することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項２０】
前記所定個数のリダンダンシデコーダのそれぞれは、
前記所定個数のリダンダンシメモリセルグループのそれぞれに対して具備され、
第１ヒューズを具備し、リセット信号が印加されると前記第１ヒューズのカッティング有無によって前記リダンダンシ信号を発生するリダンダンシ信号発生部と、
複数個の第２ヒューズを具備し、前記複数個のヒューズのカッティング有無によって第２不良アドレスがプログラムされ、前記リダンダンシ信号に応答して前記プログラムされた第２不良アドレスと前記アドレスとが一致すると対応する前記リダンダンシメモリセルグループを選択するための選択信号を発生する第１デコーダと、
前記所定個数の第４スイッチのうちの対応する第４スイッチからプログラムされた第１不良アドレスが印加されることを検出してリダンダンシ制御信号を発生するリダンダンシ制御信号発生部と、
前記リダンダンシ制御信号に応答してイネーブルされ、前記プログラムされた第１不良アドレスと前記アドレスとが一致すると前記対応するリダンダンシメモリセルグループを選択するための選択信号を発生する第２デコーダと、
を具備することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記リセット信号は初期化時にロウレベルからハイレベルに遷移したのち所定時間後にロウレベルに遷移する信号であり、
前記リダンダンシ信号発生部は、
電源電圧が印加されるソースと前記リセット信号が印加されるゲートを有する第１ＰＭＯＳトランジスタと、
接地電圧が印加されるソースと前記リセット信号が印加されるゲートと第１ノードに接続されたドレインを有する第１ＮＭＯＳトランジスタと、
前記第１ノードの信号を反転して第２ノードに前記リダンダンシ信号を発生する第１インバータと、
前記接地電圧が印加されるソースと前記リダンダンシ信号が印加されるゲートと前記第１ノードに接続されたドレインを有する第２ＮＭＯＳトランジスタとを具備し、
前記第１ヒューズが、前記第１ＰＭＯＳトランジスタのドレインと前記第１ＮＭＯＳトランジスタのドレインとの間に接続することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記第１デコーダは、
前記複数個の第２ヒューズのそれぞれを具備する複数個のヒューズプログラム回路を具備し、
前記複数個のヒューズプログラム回路のそれぞれは、
前記リダンダンシ信号が印加されるゲートと前記アドレスの対応する１ビットが印加されるドレイン又はソースを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソース又はドレインに接続された一側を有する第２ヒューズと、
前記リダンダンシ信号の反転された信号が印加されるゲートと前記第２ヒューズの他側に接続されたドレインと前記接地電圧が印加されるソースを有する第２ＮＭＯＳトランジスタとを具備し、
前記第２ＮＭＯＳトランジスタのドレインを介して出力信号を発生することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２３】
前記リダンダンシ制御信号発生部は、
前記所定個数の第４スイッチのうち、対応する第４スイッチから出力される前記プログラムされた第１不良アドレスの１ビットの信号と前記１ビットの反転された信号を論理和して前記リダンダンシ制御信号を発生する論理和ゲートを具備することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２４】
前記第２デコーダは、
前記アドレスの各ビットに対して具備される回路を備え、
前記回路のそれぞれは、
前記アドレスの対応するビットが印加されるドレイン又はソースと前記リダンダンシ制御信号が印加されるゲートを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソース又はドレインに接続されたドレインと前記第１不良アドレスの対応するビットが印加されるゲートを有する第２ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのソースに接続されたドレインと前記リダンダンシ制御信号の反転された信号が印加されるゲートと接地電圧が印加されるソースを有する第３ＮＭＯＳトランジスタとを具備し、
前記第３ＮＭＯＳトランジスタのドレインを介して出力信号を発生することを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２５】
複数個のメモリセルグループと所定個数のリダンダンシメモリセルグループを具備するメモリセルアレイと、
ウエハレベルで第１不良アドレスがプログラムされたら前記リダンダンシ信号を発生し、前記プログラムされた第１不良アドレスが外部から印加されるアドレスと同一であれば前記所定個数のリダンダンシメモリセルグループのうち少なくとも１つのグループをアクセスし、パッケージレベルで検出された第２不良アドレスが前記アドレスと同一であれば前記所定個数のリダンダンシメモリセルグループのうち少なくとも他の１つのグループをアクセスするリダンダンシアドレスデコーダと、
前記パッケージレベルでテスト動作時に前記メモリセルアレイに対する書き込み及び読み出し動作を行って前記第２不良アドレスを検出し、前記検出された第２不良アドレスを出力する不良アドレス検出部と、
前記パッケージレベルでプログラム動作時に前記不良アドレス検出部から出力される前記第２不良アドレスを入力して前記第２不良アドレスをプログラムする不良アドレスプログラム部と、
前記所定個数のリダンダンシ信号に応答してプログラムされた前記第２不良アドレスを前記所定個数のリダンダンシデコーダのうち使用されていないリダンダンシデコーダに出力するリダンダンシ制御部と、
を具備することを特徴とする半導体メモリ装置。
【請求項２６】
前記半導体メモリ装置は、
モード設定動作時に外部から印加される信号に応答して前記テスト動作のためのテストイネーブル信号及び前記プログラム動作のためのプログラムイネーブル信号を発生するモード設定部をさらに具備することを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記不良アドレス検出部は、
前記書き込み動作時に外部から印加される入力データを入力し、前記入力データに対するエラーコードを発生し、前記入力データと前記エラーコードを前記メモリセルアレイに出力するデータ入力及びエラーコード発生部と、
前記読み出し動作時に前記メモリセルアレイから読み出される読み出しデータを受信し、前記読み出しデータに含まれたデータのエラー有無を検出して前記エラー信号を発生するエラー検出及び訂正部と、
前記テストイネーブル信号に応答してイネーブルされ、前記エラー信号に応答して前記アドレスを保存し、同一の前記アドレスに対して前記エラー信号が所定回数以上発生すると前記アドレスを前記第２不良アドレスに出力する不良アドレス発生部と、
を具備することを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記不良アドレス発生部は、
前記エラー信号に応答して前記アドレスを出力する第１スイッチと、
アドレス不一致信号に応答してアドレス入力制御信号を発生するアドレス入力制御部と、
前記アドレス入力制御信号に応答して前記アドレスを出力する第２スイッチと、
前記アドレス入力制御信号に応答して所定個数の選択信号のうちの１つを活性化する選択部と、
臨時不良アドレスを保存するアドレス保存部、前記第１スイッチから伝送されるアドレスと前記臨時不良アドレスとを比較して一致するとアドレス一致信号を発生し、一致しないとアドレス不一致信号を発生する比較及び信号発生部、前記アドレス一致信号が前記所定回数以上発生すると前記臨時不良アドレスを前記第２不良アドレスに出力する第３スイッチ、前記選択信号に応答してスイッチ制御信号を発生するスイッチ制御部、及び前記スイッチ制御信号に応答して前記第２スイッチから出力されるアドレスを前記臨時アドレスに出力する第４スイッチをそれぞれ具備する所定個数のエラー分類及び保存部と、
を具備することを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
前記エラー検出及び訂正部は、
前記読み出しデータに含まれたデータに対するエラーコードを発生し、前記エラーコードと前記読み出しデータに含まれたエラーコードを比較して一致しないと前記エラー信号を発生するエラー検出部と、
前記エラー信号に応答して前記読み出しデータに含んだデータに対するエラーを訂正して出力データを発生するエラー訂正部と、
を具備することを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記不良アドレスプログラム部は、
前記プログラムイネーブル信号に応答してイネーブルされて前記高電圧を印加し、プログラムクロック信号を発生し、プログラム終了信号に応答してディスエーブルされるプログラム制御部と、
前記プログラムクロック信号及び高電圧に応答して前記第２不良アドレスをそれぞれプログラムする所定数のプログラム部と、
前記プログラムされた不良アドレスと前記不良アドレスとが一致すると前記プログラム終了信号を発生するプログラム終了検出部と、
を具備することを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項３１】
前記プログラム制御部は、
前記プログラムイネーブル信号に応答して第１クロック信号を発生し、前記プログラム終了信号に応答してディスエーブルされるクロック発生器と、
前記クロック信号に応答して順次にイネーブルされる複数個のプログラムクロック信号を発生し、前記プログラム終了信号に応答してディスエーブルされるプログラムクロック信号発生器と、
を具備することを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３２】
前記プログラムクロック信号発生器は、
前記クロック信号に応答してハイレベルの信号をシフティングする複数個の直列接続されたフリップフロップを具備し、シフティング終了信号を発生し、前記シフティング終了信号または前記プログラム終了信号に応答して前記フリップフロップをリセットするシフトレジスタと、
前記シフティング終了信号に応答して前記フリップフロップのそれぞれの出力信号を前記複数個のプログラムクロック信号として発生する組合せ回路と、
を具備することを特徴とする請求項３１に記載の半導体メモリ装置。
【請求項３３】
前記所定個数のプログラム部それぞれは、
電気的にカッティング可能なヒューズをそれぞれ具備する複数個のプログラム回路を具備し、
前記高電圧が印加されると前記複数個のプログラムクロック信号のそれぞれに応答して前記所定個数のプログラム部のそれぞれに印加される前記第２不良アドレスの少なくとも１ビットを同時にプログラムすることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３４】
前記リダンダンシ制御部は、
所定個数のスイッチクロック信号のそれぞれに応答してプログラムされた前記第２不良アドレスを順次に出力するスイッチ部をさらに具備することを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項３５】
第３４項において、前記リダンダンシ制御部は、
クロック信号を発生し、前記クロック信号に応答して順次に発生される所定個数のスイッチクロック信号を発生するクロック信号発生部をさらに具備することを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項３６】
前記リダンダンシ制御部は、
従属接続された所定個数のリダンダンシ制御回路を具備し、
前記所定個数のリダンダンシ制御回路は、
前段のリダンダンシ信号と当該リダンダンシ信号を入力して前記前段のリダンダンシ信号と前記当該リダンダンシ信号の両方にリダンダンシが使用されたことを示していれば第１デコーディング信号を、前記前段のリダンダンシ信号はリダンダンシが使用されたことを示していて前記当該リダンダンシ信号は使用されてないことを示していれば第２デコーディング信号を、前記前段のリダンダンシ信号はリダンダンシが使用されてないことを示していて前記当該リダンダンシ信号は使用されたことを示していれば第３デコーディング信号を、前記前段のリダンダンシ信号と前記当該リダンダンシ信号の両方に使用されてないことを示していれば第４デコーディング信号を活性化するデコーダと、
前記前段のリダンダンシ制御回路の第１出力信号が不活性化されると前記第１デコーディング信号を第１出力信号として、活性化されると前記第２デコーディング信号を第２出力信号として発生し、前記前段のリダンダンシ制御回路のスイッチ制御信号が不活性化されると前記第３デコーディング信号を前記第１出力信号として、活性化されると前記第４デコーディング信号を前記第２出力信号として発生し、クロック信号に応答して前記第２出力信号をスイッチ制御信号として出力するスイッチ制御信号発生部と、
を具備することを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項３７】
前記所定個数のリダンダンシ制御回路のそれぞれは、
前段のリダンダンシ信号と当該リダンダンシ信号を入力して第１ないし第４デコーディング信号を発生するデコーダと、
前段のリダンダンシ制御回路から出力される第１出力信号に応答して前記第１デコーディング信号を第１出力信号として発生したり、前記第２デコーディング信号を第２出力信号として発生したりする第１スイッチと、
前段のリダンダンシ制御回路から出力されるスイッチ制御信号に応答して前記第３デコーディング信号を前記第１出力信号として発生したり、第４デコーディング信号を前記第２出力信号として発生したりする第２スイッチと、
クロック信号に応答して前記第２出力信号を当該のスイッチ制御信号として出力する第１フリップフロップと、
を具備することを特徴とする請求項３６に記載の半導体メモリ装置。
【請求項３８】
前記従属接続された所定個数のリダンダンシ制御回路のうちの１番目のリダンダンシ制御回路は、
１番目のリダンダンシ信号に応答して電源電圧を第１出力信号として発生したり、第２出力信号を発生したりする第３スイッチと、
前記クロック信号に応答して前記第２出力信号を１番目のスイッチ制御信号として出力する第２フリップフロップと、
を具備することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項３９】
複数個のメモリセルグループと所定個数のリダンダンシメモリセルグループを具備するメモリセルアレイを備えた半導体メモリ装置のリダンダンシ方法において、
テスト動作時に前記メモリセルアレイに対する書き込み動作及び読み出し動作を行って不良アドレスを検出し、同一の不良アドレスが所定回数以上検出されると前記検出された不良アドレスを出力する不良アドレス検出段階と、
プログラム動作時に前記検出された不良アドレスを入力し、プログラムしてプログラムされた不良アドレスを発生するプログラム段階と、
正常動作時に前記プログラムされた不良アドレスが前記外部から印加されるアドレスと同一であれば前記リダンダンシメモリセルグループをアクセスするリダンダンシ段階と、
を含むことを特徴とする半導体メモリ装置のリダンダンシ方法。
【請求項４０】
前記不良アドレス検出段階は、
前記書き込み動作時に外部から印加される入力データを入力して前記入力データに対するエラーコードを発生し、前記入力データと前記エラーコードを前記メモリセルアレイに出力するデータ入力及びエラーコード発生段階と、
前記読み出し動作時に前記メモリセルアレイから読み出される読み出しデータを受信し、前記読み出しデータに含まれたデータのエラー有無を検出して前記エラー信号を発生するエラー検出段階と、
前記エラー信号に応答して前記アドレスを保存し、同一の前記アドレスに対して前記エラー信号が所定回数以上発生すると前記アドレスを前記不良アドレスに出力する不良アドレス発生段階と、
を含むことを特徴とする請求項３９に記載の半導体メモリ装置のリダンダンシ方法。
【請求項４１】
前記不良アドレスプログラム段階は、
前記不良アドレスを少なくとも１ビットずつプログラムする段階と、
前記プログラムされた不良アドレスと前記検出された不良アドレスとが一致すると前記不良アドレスプログラムを終了し、一致しないと前記不良アドレスを再プログラムする段階と、
を含むことを特徴とする請求項３９に記載の半導体メモリ装置のリダンダンシ方法。
【請求項４２】
前記半導体メモリ装置は、
所定個数のリダンダンシメモリセルグループをアクセスする所定個数のリダンダンシデコーダをさらに具備し、
前記リダンダンシ段階は、
前記所定個数のリダンダンシデコーダから出力される所定個数のリダンダンシ信号に応答してプログラムされた前記不良アドレスを前記所定個数のリダンダンシデコーダのうち、使用されていないリダンダンシデコーダに出力するリダンダンシ制御段階を具備することを特徴とする請求項３９に記載の半導体メモリ装置のリダンダンシ方法。
【請求項４３】
前記半導体メモリ装置は、
従属接続された所定個数のリダンダンシ制御回路をさらに具備し、
前記リダンダンシ制御段階は、
隣接したリダンダンシ信号と当該リダンダンシ信号を入力して、前記隣接したリダンダンシ信号と前記当該リダンダンシ信号の両方にリダンダンシが使用されたことを示していれば第１デコーディング信号を、前記隣接したリダンダンシ信号はリダンダンシが使用されたことを示していて前記当該リダンダンシ信号は使用されてないことを示していれば第２デコーディング信号を、前記隣接したリダンダンシ信号はリダンダンシが使用されてないことを示していて前記隣接したリダンダンシ信号は使用されたことを示していれば第３デコーディング信号を、前記隣接したリダンダンシ信号と前記当該リダンダンシ信号の両方に使用されてないことを示していれば第４デコーディング信号を活性化する段階と、
前段の前記リダンダンシ制御回路の第１出力信号が不活性化されると前記第１デコーディング信号を第１出力信号として、活性化されると前記第２デコーディング信号を第２出力信号として発生し、前記前段のリダンダンシ制御回路のスイッチ制御信号が不活性化されると前記第３デコーディング信号を前記第１出力信号として、活性化されると前記第４デコーディング信号を前記第２出力信号として発生し、クロック信号に応答して前記第２出力信号をスイッチ制御信号として出力する段階と、
をさらに含むことを特徴とする請求項４２に記載の半導体メモリ装置のリダンダンシ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、特に、パッケージ後に発生した不良メモリセルをリペアすることができる半導体メモリ装置及びその装置のリダンダンシ方法(Semiconductor memory device and redundancy method of the same)に関する。
【背景技術】
【０００２】
従来の半導体メモリ装置は、ウエハレベルでメモリセルに対するテストを行って、不良メモリセルが存在すると、内部に具備されたリダンダンシ回路に不良アドレスをプログラムする。その場合、正常動作時に不良アドレスが印加されると不良メモリセルをリダンダンシメモリセルで代替することになる。それによって、不良の半導体メモリ装置が正常の半導体メモリ装置にリペアされることになる。
【０００３】
ウエハレベルにおいて、正常であると判別した半導体メモリ装置はパッケージ工程においてパッケージングされる。そして、パッケージングされた半導体メモリ装置は、パッケージレベルでメモリセルに対するテストがさらに実施されて、不良メモリセルが存在すると最終的に不良の半導体メモリ装置として判定される。
【０００４】
一般に、パッケージレベルにおける半導体メモリ装置のメモリセルの不良は、１個または２個のメモリセルの不良が殆どであり、これをリペアするための努力が盛んになされており、これに関する多様な技術が公開されている。
【０００５】
しかしながら、公開された大部分の従来の半導体メモリ装置は、テスト装置の制御の下で、パッケージレベルでテストを実行した後に不良メモリセルのアドレスがテスト装置に保存され、リペア動作時にテスト装置から半導体メモリ装置に不良メモリセルのアドレスを印加して不良メモリセルのアドレスをプログラムすることになる。これによって、パッケージレベルにおいて不良であった半導体メモリ装置が正常の半導体メモリ装置にリペアされる。
【０００６】
すなわち、従来の大部分の半導体メモリ装置は、パッケージレベルで不良のメモリセルのアドレスをテスト装置に保存した後、テスト装置から半導体メモリ装置に不良メモリセルのアドレスを印加してプログラムしなければならなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、パッケージレベルで発生したメモリセルの不良をリペアできる半導体メモリ装置を提供することにある。
【０００８】
本発明の他の目的は、パッケージレベルで発生したメモリセルの不良アドレスを自主的に保存した後に、プログラムが可能な半導体メモリ装置を提供することにある。
【０００９】
本発明のさらに他の目的は、前記目的と異なる目的を達成するための半導体メモリ装置のリダンダンシ方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するための本発明に係る半導体メモリ装置は、複数個のメモリセルグループと所定個数のリダンダンシメモリセルグループを具備するメモリセルアレイ、第１不良アドレスが外部から印加されるアドレスと同一であれば前記所定個数のリダンダンシメモリセルグループのうち少なくとも１つのグループをアクセスする所定個数のリダンダンシデコーダを具備するリダンダンシアドレスデコーダ、テスト動作時に前記メモリセルアレイに対する書き込み及び読み出し動作を行って不良アドレスを検出し、同一の不良アドレスが所定回数以上検出されると前記検出された不良アドレスを前記第１不良アドレスに出力する不良アドレス検出部、及びプログラム動作時に前記不良アドレス検出部から出力される前記第１不良アドレスを入力して前記第１不良アドレスをプログラムする不良アドレスプログラム部を具備することを特徴とする。
【００１１】
前記半導体メモリ装置は、前記所定個数のリダンダンシデコーダから出力される所定個数のリダンダンシ信号を入力し、前記所定個数のリダンダンシ信号に応答してプログラムされた前記第１不良アドレスを前記所定個数のリダンダンシデコーダのうちリダンダンシを使わないリダンダンシデコーダに出力するリダンダンシ制御部をさらに具備することを特徴とする。また、前記半導体メモリ装置は、外部から印加されるアドレスに応答して前記複数個のメモリセルグループのうち少なくとも１つをアクセスするためのアドレスデコーダ、及びモード設定動作時に外部から印加される信号に応答して前記テスト動作のためのテストイネーブル信号及び前記プログラム動作のためのプログラムイネーブル信号を発生するモード設定部をさらに具備することを特徴とする。
【００１２】
前記所定個数のリダンダンシデコーダのそれぞれは、ウエハレベルにおいて第２不良アドレスがプログラムされたら前記リダンダンシ信号を発生し、前記プログラムされた第２不良アドレスが外部から印加されるアドレスと同一であれば前記所定個数のリダンダンシメモリセルグループのうち少なくとも１つの他のグループをアクセスすることを特徴とする。
【００１３】
前記リダンダンシアドレスデコーダは、前記アドレスが前記第１不良アドレスと前記第２不良アドレスのうち１つのアドレスと同一であればイネーブル信号を発生し、前記アドレスデコーダは前記イネーブル信号に応答してディスエーブルすることを特徴とする。
【００１４】
前記不良アドレス検出部は、前記書き込み動作時に外部から印加される入力データを入力して前記入力データに対するエラーコードを発生し、前記入力データ及び前記エラーコードを前記メモリセルアレイに出力するデータ入力及びエラーコード発生部と、前記読み出し動作時に前記メモリセルアレイから読み出される読み出しデータを受信し、前記読み出しデータに含まれたデータのエラー有無を検出して前記エラー信号を発生するエラー検出及び訂正部と、前記テストイネーブル信号に応答してイネーブルされ、前記エラー信号に応答して前記アドレスを保存し同一の前記アドレスに対して前記エラー信号が所定回数以上発生されると前記アドレスを前記第１不良アドレスに出力する不良アドレス発生部とを具備することを特徴とし、前記不良アドレス発生部は、前記エラー信号に応答して前記アドレスを出力する第１スイッチと、アドレス不一致信号に応答してアドレス入力制御信号を発生するアドレス入力制御部と、前記アドレス入力制御信号に応答して前記アドレスを出力する第２スイッチと、前記アドレス入力制御信号に応答して所定個数の選択信号のうち１つを活性化する選択部と、臨時不良アドレスを保存するアドレス保存部、前記第１スイッチから伝送されるアドレスと前記臨時不良アドレスとを比較して一致するとアドレス一致信号を発生し、一致しないとアドレス不一致信号を発生する比較及び信号発生部、前記アドレス一致信号が前記所定回数以上発生すると前記臨時不良アドレスを前記第１不良アドレスに出力する第３スイッチ、前記選択信号に応答してスイッチ制御信号を発生するスイッチ制御部及び前記スイッチ制御信号に応答して前記第２スイッチから出力されるアドレスを前記臨時アドレスに出力する第４スイッチをそれぞれ具備する所定個数のエラー分類及び保存部とを具備することを特徴とする。前記エラー検出及び訂正部は、前記読み出しデータに含まれたデータに対するエラーコードを発生し、前記エラーコードと前記読み出しデータに含まれたエラーコードを比較して一致してなければ前記エラー信号を発生するエラー検出部、及び前記エラー信号に応答して前記読み出しデータに含まれたデータに対するエラーを訂正して出力データを発生するエラー訂正部を具備することを特徴とする。
【００１５】
前記不良アドレスプログラム部は、前記プログラムイネーブル信号に応答してイネーブルされてプログラムクロック信号を発生し、プログラム終了信号に応答してディスエーブルされるプログラム制御部、前記プログラムクロック信号及び高電圧に応答して前記第１不良アドレスをそれぞれプログラムする所定数のプログラム部、及び前記プログラムされた第１不良アドレスと前記第１不良アドレスとが一致すると前記プログラム終了信号を発生するプログラム終了検出部を具備することを特徴とする。前記プログラム制御部は前記プログラムイネーブル信号に応答して第１クロック信号を発生し、前記プログラム終了信号に応答してディスエーブルされるクロック発生器、及び前記クロック信号に応答して順次にイネーブルされる複数個のプログラムクロック信号を発生し前記プログラム終了信号に応答してディスエーブルされるプログラムクロック信号発生器を具備することを特徴とする。前記プログラムクロック信号発生器は、前記クロック信号に応答してハイレベルの信号をシフティングする複数個の直列接続されたフリップフロップを具備し、シフティング終了信号を発生し、前記シフティング終了信号または前記プログラム終了信号に応答して前記フリップフロップをリセットするシフトレジスタ、及び前記シフティング終了信号に応答して前記フリップフロップのそれぞれの出力信号を前記複数個のプログラムクロック信号として発生する組合せ回路を具備することを特徴とする。
【００１６】
前記所定個数のプログラム部のそれぞれは、電気的にカッティング可能なヒューズをそれぞれ具備する複数個のプログラム回路を具備し、前記高電圧が印加されると前記複数個のプログラムクロック信号のそれぞれに応答して前記所定個数のプログラム部のそれぞれに印加される前記第１不良アドレスの少なくとも１ビットを同時にプログラムすることを特徴とし、前記複数個のプログラム回路のそれぞれは前記プログラムクロック信号に応答して前記第１不良アドレスの１ビットを出力する論理積ゲート、電源電圧供給端子に接続された一側を有する第１ヒューズ、電源電圧供給端子に接続された一側を有する第２ヒューズ、前記第１ヒューズの他側に接続されたドレインと前記論理積ゲートの出力信号が印加されるゲートと接地電圧に接続されたソースを有する第１スイッチトランジスタ、前記第１ヒューズの他側に接続されたソースと第１ノードに接続されたゲートと第２ノードに接続されたドレインを有する第１ＰＭＯＳトランジスタ、前記第２ヒューズの他側に接続されたソースと前記第２ノードに接続されたゲートと前記第１ノードに接続されたドレインを有する第２ＰＭＯＳトランジスタ、前記第１ＰＭＯＳトランジスタのドレインに接続されたドレインと前記第２ノードに接続されたゲートと接地電圧に接続されたソースを有する第１ＮＭＯＳトランジスタ、及び前記第１ノードに接続されたドレインと前記第２ノードに接続されたゲートと接地電圧に接続されたソースを有する第２ＮＭＯＳトランジスタを具備し、前記第２ノードに介してプログラムされた前記第１不良アドレスの１ビットを出力し、前記プログラム動作時に前記電源電圧印加端子に前記高電圧が印加されることを特徴とする。
【００１７】
前記リダンダンシ制御部は、所定個数のスイッチクロック信号のそれぞれに応答してプログラムされた前記第１不良アドレスを順次に出力するスイッチ部をさらに具備することを特徴とし、前記リダンダンシ制御部はクロック信号を発生し、前記クロック信号に応答して順次に発生される前記所定個数のスイッチクロック信号を発生するクロック信号発生部をさらに具備することを特徴とし、前記リダンダンシ制御部は従属接続された所定個数のリダンダンシ制御回路を具備し、前記所定個数のリダンダンシ制御回路は前段からのリダンダンシ信号と当該リダンダンシ信号を入力して前記前段のリダンダンシ信号と前記当該リダンダンシ信号の両方にリダンダンシを使用したことを示す場合は第１デコーディング信号を、前記前段のリダンダンシ信号はリダンダンシを使用したことを示し、前記当該リダンダンシ信号は使用されてないことを示す場合は第２デコーディング信号を、前記前段のリダンダンシ信号はリダンダンシを使用してないことを示していて前記当該リダンダンシ信号は使用したことを示す場合は第３デコーディング信号を、前記前段のリダンダンシ信号と前記当該リダンダンシ信号の両方に使用されてないことを示す場合は第４デコーディング信号を活性化するデコーダ、及び前記前段のリダンダンシ制御回路の第１出力信号が不活性化されると前記第１デコーディング信号を第１出力信号に、活性化されると前記第２デコーディング信号を第２出力信号として発生し、前記前段のリダンダンシ制御回路のスイッチ制御信号が不活性化されると前記第３デコーディング信号を前記第１出力信号として、活性化されると前記第４デコーディング信号を前記第２出力信号として発生し、クロック信号に応答して前記第２出力信号をスイッチ制御信号として出力するスイッチ制御信号発生部を具備することを特徴とする。前記所定個数のリダンダンシ制御回路のそれぞれは、前段のリダンダンシ信号と当該リダンダンシ信号を入力して第１ないし第４デコーディング信号を発生するデコーダ、前段のリダンダンシ制御回路から出力される第１出力信号に応答して前記第１デコーディング信号を第１出力信号として発生したり、前記第２デコーディング信号を第２出力信号として発生する第１スイッチ、前段のリダンダンシ制御回路から出力されるスイッチ制御信号に応答して前記第３デコーディング信号を前記第１出力信号として発生したり、第４デコーディング信号を前記第２出力信号として発生する第２スイッチ、及びクロック信号に応答して前記第２出力信号を当該のスイッチ制御信号として出力する第１フリップフロップを具備することを特徴とする。前記従属接続された所定個数のリダンダンシ制御回路のうち１番目のリダンダンシ制御回路は、１番目のリダンダンシ信号に応答して電源電圧を第１出力信号として発生したり第２出力信号として発生したりする第３スイッチ、及び前記クロック信号に応答して前記第２出力信号を１番目のスイッチ制御信号として出力する第２フリップフロップを具備することを特徴とする。
【００１８】
前記リダンダンシ制御部は、前記所定個数のリダンダンシ制御回路から出力される所定個数の前記スイッチ制御信号に応答して前記プログラムされた第１不良アドレスを伝送する所定個数の第４スイッチをさらに具備し、前記所定個数のリダンダンシデコーダのそれぞれは前記所定個数のリダンダンシメモリセルグループのそれぞれに対して具備され、第１ヒューズを具備し、リセット信号が印加されると前記第１ヒューズのカッティング有無によって前記リダンダンシ信号を発生するリダンダンシ信号発生部、複数個の第２ヒューズを具備し、前記複数個のヒューズのカッティング有無によって第２不良アドレスがプログラムされ、前記リダンダンシ信号に応答して前記プログラムされた第２不良アドレスと前記アドレスとが一致すると対応する前記リダンダンシメモリセルグループを選択するための選択信号を発生する第１デコーダ、前記所定個数の第４スイッチのうち対応する第４スイッチからプログラムされた第１不良アドレスが印加されることを検出してリダンダンシ制御信号を発生するリダンダンシ制御信号発生部、及び前記リダンダンシ制御信号に応答してイネーブルされ、前記プログラムされた第１不良アドレスと前記アドレスとが一致すると前記対応するリダンダンシメモリセルグループを選択するための選択信号を発生する第２デコーダを具備することを特徴とする。
【００１９】
前記リセット信号は、初期化時にロウレベルからハイレベルに遷移したのち、所定時間後にロウレベルに遷移する信号であり、前記リダンダンシ信号発生部は電源電圧が印加されるソースと前記リセット信号が印加されるゲートを有する第１ＰＭＯＳトランジスタ、接地電圧が印加されるソースと前記リセット信号が印加されるゲートと第１ノードに接続されたドレインを有する第１ＮＭＯＳトランジスタ、前記第１ノードの信号を反転して第２ノードに前記リダンダンシ信号を発生する第１インバータ、及び前記接地電圧が印加されるソースと前記リダンダンシ信号が印加されるゲートと前記第１ノードに接続されたドレインを有する第２ＮＭＯＳトランジスタを具備し、前記第１ヒューズが前記第１ＰＭＯＳトランジスタのドレインと前記第１ＮＭＯＳトランジスタのドレインとの間に接続することを特徴とする。前記第１デコーダは、前記複数個の第２ヒューズのそれぞれを具備する複数個のヒューズプログラム回路を具備し、前記複数個のヒューズプログラム回路のそれぞれは前記リダンダンシ信号が印加されるゲートと前記アドレスの対応する１ビットが印加されるドレイン（ソース）を有する第１ＮＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタのソース（ドレイン）に接続された一側を有する第２ヒューズ、及び前記リダンダンシ信号の反転された信号が印加されるゲートと前記第２ヒューズの他側に接続されたドレインと前記接地電圧が印加されるソースを有する第２ＮＭＯＳトランジスタを具備し、前記第２ＮＭＯＳトランジスタのドレインを介して出力信号を発生することを特徴とする。前記リダンダンシ制御信号発生部は、前記所定個数の第４スイッチのうちに対応する第４スイッチから出力される前記プログラムされた第１不良アドレスの１ビットの信号と前記１ビットの反転された信号を論理和して前記リダンダンシ制御信号を発生する論理和ゲートを具備することを特徴とし、前記第２デコーダは前記アドレスの各ビットに対して具備された回路を備え、前記回路のそれぞれは前記アドレスの対応するビットが印加されるドレイン（ソース）と前記リダンダンシ制御信号が印加されるゲートを有する第１ＮＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタのソース（ドレイン）に接続されたドレインと前記第１不良アドレスの対応するビットが印加されるゲートを有する第２ＮＭＯＳトランジスタ、及び前記第２ＮＭＯＳトランジスタのソースに接続されたドレインと前記リダンダンシ制御信号の反転された信号が印加されるゲートと接地電圧が印加されるソースを有する第３ＮＭＯＳトランジスタを具備し、前記第３ＮＭＯＳトランジスタのドレインを介して出力信号を発生することを特徴とする。
【００２０】
前記目的を達成するための本発明の半導体メモリ装置のリダンダンシ方法は、複数個のメモリセルグループと所定個数のリダンダンシメモリセルグループを具備するメモリセルアレイを具備した半導体メモリ装置のリダンダンシ方法において、テスト動作時に前記メモリセルアレイに対する書き込み動作及び読み出し動作を行って不良アドレスを検出し、同一の不良アドレスが所定回数以上検出されると前記検出された不良アドレスを出力する不良アドレス検出段階、プログラム動作時に前記検出された不良アドレスを入力してプログラムしプログラムされた不良アドレスを発生するプログラム段階、及び正常動作時に前記プログラムされた不良アドレスが前記外部から印加されるアドレスと同一であれば前記リダンダンシメモリセルグループをアクセスするリダンダンシ段階を具備することを特徴とする。
【００２１】
前記不良アドレス検出段階は、前記書き込み動作時に外部から印加される入力データを入力し、前記入力データに対するエラーコードを発生し、前記入力データと前記エラーコードを前記メモリセルアレイに出力するデータ入力及びエラーコード発生段階、前記読み出し動作時に前記メモリセルアレイから読み出される読み出しデータを受信し、前記読み出しデータに含まれたデータのエラー有無を検出して前記エラー信号を発生するエラー検出段階、及び前記エラー信号に応答して前記アドレスを保存し、同一の前記アドレスに対して前記エラー信号が所定回数以上発生すると前記アドレスを前記不良アドレスに出力する不良アドレス発生段階を具備することを特徴とする。
【００２２】
前記不良アドレスプログラム段階は、前記不良アドレスを少なくとも１ビットずつプログラムする段階、及び前記プログラムされた不良アドレスと前記検出された不良アドレスとが一致すると前記不良アドレスプログラムを終了し、一致しないと前記不良アドレスを再プログラムする段階を具備することを特徴とする。
【００２３】
前記半導体メモリ装置は、所定個数のリダンダンシメモリセルグループをアクセスする所定個数のリダンダンシデコーダをさらに具備し、前記リダンダンシ段階は前記所定個数のリダンダンシデコーダから出力する所定個数のリダンダンシ信号に応答してプログラムされた前記不良アドレスを前記所定個数のリダンダンシデコーダのうち、使用されていないリダンダンシデコーダに出力するリダンダンシ制御段階を具備することを特徴とする。
【００２４】
前記半導体メモリ装置は、従属接続された所定個数のリダンダンシ制御回路をさらに具備し、前記リダンダンシ制御段階は隣接したリダンダンシ信号と当該リダンダンシ信号を入力して前記隣接したリダンダンシ信号と前記当該リダンダンシ信号の両方にリダンダンシが使用されたことを示していれば第１デコーディング信号を、前記隣接したリダンダンシ信号にリダンダンシが使用されたことを示していて前記当該リダンダンシ信号に使用されてないことを示していれば第２デコーディング信号を、前記隣接したリダンダンシ信号にリダンダンシが使用されてないことを示していて前記隣接したリダンダンシ信号が使用されたことを示していれば第３デコーディング信号を、前記隣接したリダンダンシ信号と前記当該リダンダンシ信号の両方に使用されてないことを示していれば第４デコーディング信号を活性化する段階と、前段の前記リダンダンシ制御回路の第１出力信号が不活性化されると前記第１デコーディング信号を第１出力信号として、活性化されると前記第２デコーディング信号を第２出力信号として発生し、前記前段のリダンダンシ制御回路のスイッチ制御信号が不活性化されると前記第３デコーディング信号を前記第１出力信号として、活性化されると前記第４デコーディング信号を前記第２出力信号として発生し、クロック信号に応答して前記第２出力信号をスイッチ制御信号として出力する段階とをさらに具備することを特徴とする。
【発明の効果】
【００２５】
本発明の半導体メモリ装置及びその装置のリダンダンシ方法は、パッケージレベルでテストを実行して検出された不良アドレスを内部に保存し、保存された不良アドレスを内部的にプログラムすることになる。外部のテスト装置は不良アドレスを保存する必要がなくなって、プログラム動作時にプログラムイネーブル信号だけを印加すれば良い。したがって、テスト装置の負担は低減される。
【００２６】
また、本発明の半導体メモリ装置及びその装置のリダンダンシ方法は、パッケージレベルでプログラムされた不良アドレスを使用されていないリダンダンシデコーダに印加できるように制御することが可能である。
【発明を実施するための最良の形態】
【００２７】
以下、添付した図面を参照にして本発明の半導体メモリ装置及びその装置のリダンダンシ方法を説明する。
【００２８】
図１は、本発明の半導体メモリ装置の実施形態の構成を示すブロック図であり、この半導体メモリ装置は、メモリセルアレイ１０−１、リダンダンシメモリセルアレイ１０−２、アドレスデコーダ１２−１、リダンダンシアドレスデコーダ１２−２、エラーコード発生部１４、エラー検出及び訂正部１６、データ入力部１８、データ出力部２０、命令デコーダ２２、モード設定部２４、エラー分類及び保存部２６、プログラム制御部２８、プログラム部３０、プログラム終了検出部３２、第１スイッチ部３４、クロック発生部３６、第２スイッチ部３８、及びリダンダンシ制御部４０を含んで構成されている。
【００２９】
図１に示すブロックのそれぞれの機能を説明する。アドレスデコーダ１２−１は、イネーブル信号ＥＮに応答してイネーブルされ、外部から印加されるアドレスＡＤＤをデコーディングしてワードラインまたはコラム選択信号ラインのうちの１つのラインを選択するための選択信号Ｓｉを発生する。リダンダンシアドレスデコーダ１２−２はｊ（ｊは、ｉよりも小さい整数）個のリダンダンシデコーダ１２−２１〜１２−２ｊを具備し、リダンダンシデコーダ１２−２１〜１２−２ｊは外部から印加されるアドレスＡＤＤがプログラムされた当該の不良アドレスと一致するとリダンダンシワードラインまたはリダンダンシコラム選択信号ラインのうちの１つのラインを選択するためのリダンダンシ選択信号ＲＳｊ（ｊはｉよりも小さい整数）を発生する。リダンダンシデコーダ１２−２１〜１２−２ｊはウエハレベルで発生した不良アドレスをプログラムするために使用されるだけでなく、リダンダンシデコーダ１２−２１〜１２−２ｊ中、ウエハレベルで使用されていないリダンダンシデコーダはパッケージレベルにおいて発生した不良アドレスｆＡ１〜ｆＡｊをプログラムするためにも使用される。アドレスデコーダ１２−１はアクティブ命令ＡＣＴに応答して外部から印加されたローアドレスＡＤＤをデコーディングしてワードラインのうちの１つのワードラインを選択するローアドレスデコーダとすることもでき、書き込み命令ＷＥまたは読み出し命令ＲＥに応答して外部から印加されるコラムアドレスＡＤＤをデコーディングしてコラム選択信号ラインのうちの１つのラインを選択するコラムアドレスデコーダとすることができる。リダンダンシアドレスデコーダ１２−２またアクティブ命令ＡＣＴに応答して外部から印加されるローアドレスＡＤＤがプログラムされた不良アドレスのうちの１つと一致するとリダンダンシ選択信号ＲＳｊのうちの１つの選択信号を活性化し、書き込み命令ＷＥまたは読み出し命令ＲＥに応答して、外部から印加されるコラムアドレスＡＤＤがプログラムされた不良コラムアドレスのうちの１つと一致するとリダンダンシコラム選択信号ＲＳｊのうちの１つの選択信号を活性化する。メモリセルアレイ１０−１はメモリセルグループ１０−１１〜１０−１ｍを具備し、書き込み動作時に選択信号Ｓｉに応答して選択されたメモリセルグループにデータ及びエラー訂正コードを含む書き込みデータＷＤを保存し、読み出し動作時に選択信号Ｓｉに応答して選択されたメモリセルグループから読み出されるデータ及びエラー訂正コードを含む読み出しデータＲＤを出力する。リダンダンシメモリセルアレイ１０−２はリダンダンシメモリセルグループ１０−２１〜１０−２ｊを具備し、書き込み動作時にリダンダンシ選択信号ＲＳｊに応答して選択されたリダンダンシメモリグループに書き込みデータＷＤを保存し、読み出し動作時に選択信号ＲＳｊに応答して選択されたリダンダンシメモリグループから読み出される読み出しデータＲＤを出力する。これによって、メモリセルアレイ１０−１の選択されたワードラインに接続されたメモリセルグループをリダンダンシメモリセルアレイ１０−２の選択された１つのリダンダンシワードラインに接続されたリダンダンシメモリセルグループで代替したり、選択されたコラム選択信号ラインによって選択されるビットラインに接続されたメモリセルグループをリダンダンシメモリセルアレイ１０−１の選択された１つのコラム選択信号ラインによって選択されるビットラインに接続されたリダンダンシメモリセルグループを代替したりする。エラーコード発生部１４は入力データＤＩＮを入力して入力データＤＩＮに対するエラー訂正コードを発生し、データとエラー訂正コードを含む書き込みデータＷＤを発生する。エラー検出及び訂正部１６は読み出しデータＲＤを入力して読み出しデータＲＤに含まれたデータに対するエラー訂正コードを発生し、読み出しデータＲＤに含まれたエラー訂正コードと読み出しデータＲＤに含まれたデータに対するエラー訂正コードを比較して比較結果信号ｃｏｍを発生し、比較結果信号ｃｏｍが一致していないことを示していれば読み出しデータＲＤに含まれたデータのエラーを、エラー訂正コードを用いて訂正して出力データＤＯＵＴを発生する。データ入力部１８は書き込み動作時に書き込み命令ＷＥに応答して外部から印加されるデータを入力して入力データＤＩＮを発生し、データ出力部２０は読み出し動作時に読み出し命令ＲＥに応答して出力データＤＯＵＴを入力して外部に出力する。命令デコーダ２２は外部から印加される命令信号ＣＯＭに応答してモード設定命令ＭＲＳ、アクティブ命令ＡＣＴ、書き込み命令ＷＥ及び読み出し命令ＲＥを発生する。モード設定部２４はモード設定命令ＭＲＳに応答して外部から印加されるモード設定コード（図面では、モード設定コードがアドレス入力端子（図示せず）を介して印加されたものとして仮定して示したものである）を入力してメモリセルグループのメモリセルに対するテスト動作をイネーブルするためのテストイネーブル信号ＴＥＮ及び不良アドレスをプログラムするためのプログラムイネーブル信号ＰＥＮを設定する。エラー分類及び保存部２６は、テストイネーブル信号ＴＥＮに応答して比較結果信号ｃｏｍが一致することを示す場合、外部から印加されるアドレスＡＤＤを保存し、一致することを示す比較結果信号ｃｏｍが同一アドレスに対して所定回数以上発生すると当該のｎビットの不良アドレスＦＡＤＤ１〜ｋ（ｋは、ｊよりも小さい定数）を出力する。プログラム制御部２８は不良アドレスＦＡＤＤを保存し、プログラムイネーブル信号ＰＥＮに応答して高電圧ＨＶ及び不良アドレスｐＦＡＤＤを出力し、プログラムクロック信号ＰＣＬＫを発生し、プログラム終了信号ＰＥＮＤに応答してプログラムを終了する。プログラム部３０はプログラム回路３０−１〜３０−ｋを具備し、プログラム回路３０−１〜３０−ｋのそれぞれは高電圧ＨＶ及びプログラムクロック信号ＰＣＬＫに応答して保存された不良アドレスｐＦＡＤＤ１〜ｐＦＡＤＤｋのそれぞれをプログラムしてプログラムされた不良アドレスＰＦＡＤＤ１〜ＰＦＡＤＤｋのそれぞれを発生する。プログラム終了検出部３２は不良アドレスｐＦＡＤＤとプログラムされた不良アドレスＰＦＡＤＤが互いに同一であればプログラム終了信号ＰＥＮＤを発生する。クロック発生部３６は順次に活性化されるクロック信号ＣＣＬＫ１〜ｋを発生する。第１スイッチ部３４はクロック信号ＣＣＬＫ１〜ＣＣＬＫｋのそれぞれに応答してプログラムされた不良アドレスＰＦＡＤＤ１〜ＰＦＡＤＤｋを順次に発生する。リダンダンシ制御部４０は、リダンダンシの使用有無を示すリダンダンシ信号ＲＵ１〜ＲＵｊに応答して、リダンダンシ信号ＲＵ１〜ＲＵｊのうちの１つが使用されたことを示していればイネーブル信号ＥＮを不活性化し、リダンダンシ信号ＲＵ１〜ＲＵｊに応答してスイッチ制御信号ＳＣＯＮを発生する。第２スイッチ部３８はスイッチ制御信号ＳＣＯＮに応答してプログラムされた不良アドレスｆＡＤＤを不良アドレスＰＡ１〜ＰＡｊにしてウエハレベルで使用されてないリダンダンシデコーダに出力する。
【００３０】
図１において、エラーコード発生部１４、エラー検出及び訂正部１６、エラー分類及び保存部２６は、パッケージレベルでのテスト動作時にメモリセルアレイに対する書き込み及び読み出し動作を行ってパッケージレベルでの不良アドレスを検出する不良アドレス検出部１００−１を構成することによって１つのブロックで構成することができる。また、プログラム制御部２８、プログラム部３０、及びプログラム終了検出部３２は、パッケージレベルで発生した不良アドレスをプログラムするプログラム動作時に不良アドレスを保存し、高電圧を印加して不良アドレスをプログラムする不良アドレスプログラム部１００−２を構成することによって１つのブロックで構成することができる。さらに、第１スイッチ部３４、クロック発生部３６、第２スイッチ部３８は、リダンダンシ制御部４０に含まれて構成することができる。
【００３１】
図２は、図１に示すエラーコード発生部の実施形態のブロック図であり、エラー訂正コード発生器１４−１で構成されている。
【００３２】
図２のエラー訂正コード発生部１４−１は、入力データＤＩＮを入力して入力データＤＩＮに対するエラー訂正コードＥＣＣ１を発生する。格納データＤＩＮとエラー訂正コードＥＣＣ１が書き込みデータＷＤとして出力される。
【００３３】
エラー訂正コード発生部１４−１は、例えば、ハミングコード(hamming code)技法または循環リダンダンシコードＣＲＣ(cyclic redundancy code)技法を用いてエラー訂正コードを発生するように構成することができるし、他のいずれのエラー訂正コード発生技法を用いても構わない。
【００３４】
図３は、図１に示すエラー検出及び訂正部の実施形態のブロック図であり、エラーコード発生部１６−１、比較器１６−２、及びエラー訂正部１６−３で構成されている。
【００３５】
図３に示すブロックのそれぞれの機能を説明する。エラーコード発生部１６−１は、読み出しデータＲＤに含まれたデータｒｄを入力してデータｒｄに対するエラー訂正コードＥＣＣ２を発生する。比較器１６−２は、エラー訂正コードＥＣＣ１とエラー訂正コードＥＣＣ２とが同一であれば比較結果信号ｃｏｍを不活性化し、同一ではなければ比較結果信号ｃｏｍを活性化する。すなわち、エラー訂正コードＥＣＣ１、ＥＣＣ２が互いに同一で、比較結果信号ｃｏｍが不活性化されるとデータｒｄにエラーがないことを示し、エラー訂正コードＥＣＣ１、ＥＣＣ２が互いに同一ではなく比較結果信号ｃｏｍが活性化されるとデータｒｄにエラーがあることを示す。エラー訂正部１６−３は、比較結果信号ｃｏｍが活性化されるとエラー訂正コードＥＣＣ１、ＥＣＣ２及びデータｒｄを入力してデータｒｄのエラーを訂正して出力データＤＯＵＴを発生し、比較結果信号ｃｏｍが不活性化されるとデータｒｄをそのまま出力する。
【００３６】
図４は、図１に示すエラー分類及び保存部の実施形態の構成を示すブロック図であり、アドレスラッチ２６−１、第１スイッチ２６−２及び第２スイッチ２６−３、不良アドレス入力制御部２６−４、エラー分類及び保存器選択部２６−５、及びエラー分類及び保存器ＥＣＳ１〜ＥＣＳｋで構成され、エラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれは比較器２６−６、パルス発生器２６−７、カウンタ２６−８、スイッチ制御部２６−９、第３スイッチ２６−１０、不良アドレスレジスタ２６−１１、及び第４スイッチ２６−１２で構成されている。
【００３７】
図４に示すブロックそれぞれの機能を説明する。アドレスラッチ２６−１は、外部から印加されるアドレスＡＤＤをラッチする。第１スイッチ２６−２は、比較結果信号ｃｏｍに応答してアドレスラッチ２６−１から出力されるラッチされたアドレスＬＡＤＤを伝送する。すなわち、比較結果信号ｃｏｍが活性化されるとスイッチ２６−２がオンされてラッチされたアドレスを伝送する。エラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれの比較器２６−６は、第１スイッチ２６−２から伝送されるアドレスとエラー分類及び保存器ＥＣＳ１〜ＥＣＳｋそれぞれの不良アドレスレジスタ２６−１１に保存された不良アドレスを比較して一致すると比較結果信号ＣＲを活性化し、一致してないと比較結果信号ＣＲを不活性化する。エラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれのパルス発生器２６−７は、比較結果信号ＣＲの活性化に応答してアドレス一致信号ＡＤＨを活性化し、比較結果信号ＣＲの不活性化に応答してアドレス不一致信号ＡＤＮＨを活性化する。エラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれのカウンタ２６−８は、アドレス一致信号ＡＤＨに応答してカウンティング動作を行い、所定回数をカウンティングするとカウンティング出力信号ｃｏｕｔは活性化する。不良アドレス入力制御部２６−４は、エラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれから出力されるアドレス不一致信号ＡＤＮＨがすべて活性化されるとアドレス入力制御信号ＡＤＩＮは活性化する。エラー分類及び保存器選択部２６−５は、アドレス入力制御信号ＡＤＩＮに応答してエラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのうちの１つを選択するための選択信号を発生する。第２スイッチ２６−３は、アドレス入力制御信号ＡＤＩＮが活性化されるとアドレスラッチ２６−１から出力されるラッチされたアドレスＬＡＤＤを伝送する。エラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれのスイッチ制御部２６−９は、エラー分類及び保存器選択部２６−５から出力される選択信号ＳＥＬ１〜ＳＥＬｋのそれぞれに応答してスイッチ制御信号ｓｃｏｎを活性化する。エラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれの第３スイッチ２６−１０は、スイッチ制御信号ｓｃｏｎの活性化に応答して第２スイッチ２６−３から伝送されるアドレスを伝送する。エラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれの不良アドレスレジスタ２６−１１は、第３スイッチ２６−１０から出力されるアドレスを保存する。エラー分離及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれの第４スイッチ２６−１２は、カウンティング制御信号ｃｏｕｔが活性化されるとアドレスレジスタ２６−１１に保存されたアドレスを不良アドレスＦＡＤＤ１〜ＦＡＤＤｋに出力する。
【００３８】
図５は、図４に示すエラー分類及び保存器選択部の実施形態の構成を示す図であり、従属接続されたＤフリップフロップＤＦ１１〜ＤＦｋ＋１で構成されたシフトレジスタ及びＯＲゲートＯＲ１で構成されている。
【００３９】
図５において、リセット信号ＲＥＳＥＴは、初期化時にロウレベルからハイレベルに遷移したのち、所定時間後にロウレベルに遷移する信号である。
【００４０】
図５に示すエラー分類及び保存器選択部の機能を説明する。シフトレジスタは、リセット信号ＲＥＳＥＴまたは出力信号ｓｋ＋１に応答して「００・・・００」にリセットされ、アドレス入力制御信号ＡＤＩＮに応答して１ビットずつシフティングする動作を行って出力信号ｓ１〜ｓｋ＋１を発生する。アドレス入力制御信号ＡＤＩＮが１番目に活性化されるとＤフリップフロップＤＦ１〜ＤＦｋ＋１は「１０・・・００」の出力信号ｓ１〜ｓｋ＋１を発生し、アドレス入力制御信号ＡＤＩＮがｋ＋１番目に活性化されるとＤフリップフロップＤＦ１〜ＤＦｋ＋１は「００・・・０１」の出力信号ｓ１〜ｓｋ＋１を発生する。このとき、発生する隣接した２個ずつの出力信号ｓ１、ｓ２、ｓ２、ｓ３、・・・、ｓｋ、ｓｋ＋１が選択信号ＳＥＬ１、ＳＥＬ２、・・・、ＳＥＬｋにそれぞれ出力される。
【００４１】
図４において、スイッチ制御部２６−９がエラー分類及び保存器ＥＣＳ１〜ＥＣＳｋのそれぞれの内部に具備されていることを示しているが、エラー分類及び保存器選択部２６−５内に構成されても構わない。
【００４２】
図６は、図１に示すプログラム制御部の実施形態の構成を示す図であり、クロック発生器２８−１、シフトレジスタ２８−２、論理積回路２８−３、ＯＲゲートＯＲ２及びインバータＩ１で構成され、シフトレジスタ２８−２はＤフリップフロップＤＦ２１〜ＤＦ２ｎ＋１で構成され、論理積回路２８−３はＡＮＤゲートＡＮ１１〜ＡＮ１ｎで構成されている。
【００４３】
図６に示すブロックそれぞれの機能を説明する。クロック発生器２８−１は、プログラムイネーブル信号ＰＥＮに応答して設定されたプログラム周期を有するクロック信号ｃｃｋを発生しプログラム終了信号ＰＥＮＤに応答してクロック信号ｃｃｋの発生を終了する。ＤフリップフロップＤＦ２１〜ＤＦ２ｎ＋１は、リセット信号ｒｅに応答して「００・・・００」にリセットされ、クロック信号ｃｃｋに応答して１ビットずつシフティングする動作を遂行する。ＤフリップフロップＤＦ２１の入力端子Ｄに電源電圧ＶＣＣが印加されるので、１番目に発生するクロック信号ｃｃｋに応答して「１０・・・００」を発生し、ｎ番目に発生するクロック信号ｃｃｋに応答して「００・・・１０」を発生し、ｎ＋１番目に発生するクロック信号ｃｃｋに応答して「００・・・０１」を発生する。すなわち、ｎ＋１番目に発生するクロック信号ｃｃｋに応答してシフティング終了信号ＥＮＤが活性化される。ＡＮＤゲートＡＮ１１〜ＡＮ１ｎのそれぞれは、シフティング終了信号ＥＮＤが不活性化されるとＤフリップフロップＤＦ２１〜ＤＦ２ｎのそれぞれから出力される信号をプログラムクロック信号ＰＣＫ１〜ＰＣＫｎに出力する。ＯＲゲートＯＲ２は、リセット信号ＲＥＳＥＴ、プログラム終了信号ＰＥＮＤまたはシフティング終了信号ＥＮＤが活性化されるとリセット信号ｒｅを発生する。
【００４４】
図６に示すプログラム制御部は、プログラム周期を有して順次に発生するプログラムクロック信号ＰＣＫ１〜ＰＣＫｎを発生する。
【００４５】
図７は、図１に示すプログラム回路の実施形態の構成を示す回路図であり、電気的ヒューズ回路ＥＦ１〜ＥＦｎで構成され、電気的ヒューズ回路ＥＦ１〜ＥＦｎのそれぞれはＡＮＤゲートＡＮ２、ヒューズＦ１、Ｆ２、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２、及びインバータＩ２、Ｉ３で構成されている。
【００４６】
図７において、ヒューズＦ１の抵抗はヒューズＦ２の抵抗よりもさらに小さく設計されている。
【００４７】
図７に示す電気的ヒューズ回路ＥＦ１の動作を説明する。ヒューズＦ１がカッティングされてない場合、ノードａの電圧がノードｂの電圧よりも高い。インバータＩ２、Ｉ３はノードｂのロウレベルの信号をバッファしてロウレベルにプログラムされた不良アドレスｐａ１を発生する。
【００４８】
プログラム動作時に電源電圧に高電圧ＨＶが印加され、ハイレベルのプログラムクロック信号ＰＣＫ１に応答してハイレベルのアドレスａｄｄ１が入力されるとＡＮＤゲートＡＮ２はハイレベルの信号を発生する。これによって、ＮＭＯＳトランジスタＮ１がオンされてヒューズＦ１を介して数ｍＡの電流が流れるようになってヒューズＦ１がカッティングされる。ノードａのロウレベルの信号に応答してＰＭＯＳトランジスタＰ２がオンされてノードｂをハイレベルにさせる。インバータＩ３、Ｉ４は、ハイレベルの信号をバッファしてハイレベルにプログラムされた不良アドレスｐａ１を発生する。ノードｂのハイレベルの信号は、ＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ２、Ｎ３によってラッチして維持される。
【００４９】
一方、プログラム動作時に電源電圧に高電圧ＨＶが印加され、ハイレベルのプログラムクロック信号ＰＣＫ１に応答してロウレベルのアドレスａｄｄ１が入力されるとＡＮＤゲートＡＮ２はロウレベルの信号を発生する。これによって、ＮＭＯＳトランジスタＮ１がオフされる。よって、インバータＩ３、Ｉ４は、ノードｂのロウレベルの信号をバッファしてロウレベルにプログラムされた不良アドレスｐａ１を発生する。ノードｂのロウレベルの信号は、ＰＭＯＳトランジスタＰ１、Ｐ２とＮＭＯＳトランジスタＮ２、Ｎ３によってラッチして維持される。
【００５０】
残りの他の電気的ヒューズ回路ＥＦ２〜ＥＦｎのそれぞれの動作は、上述の回路ＥＦ１動作と同じである。
【００５１】
上述の本発明の実施形態のプログラム制御部及びプログラム回路は順次に活性化されるプログラムクロック信号ＰＣＫ１〜ＰＣＫｋのそれぞれに応答して少なくとも１つの不良アドレスを同時に１ビットずつ順次にプログラムすることになる。プログラム回路がｋ個具備され、ｋ個の不良アドレスをプログラムしたら、プログラムクロック信号ＰＣＫ１〜ＰＣＫｎのそれぞれに応答してｋ個の不良アドレスのそれぞれの１ビットずつをプログラムすることになる。よって、不良アドレスが１個または２個存在する場合、１個または２個の不良アドレスを同時に１ビットずつ順次にプログラムするので、非常に少ない量の電流消耗となって、これによる半導体メモリ装置に加えられるストレスも小さくなる。
【００５２】
上述の本発明の実施形態のプログラム制御部及びプログラム回路は、不良アドレスを同時に１ビットずつ順次にプログラムすることを示しているが、不良アドレスを同時に所定ビットずつ順次にプログラムするように構成しても構わない。
【００５３】
図８は、図１に示すプログラム終了検出部の実施形態の構成を示すブロック図であり、比較器３２−１１〜３２−１ｋ及び論理和回路３２−２で構成されている。
【００５４】
図８に示すブロックのそれぞれの機能を説明する。比較器３２−１１は、保存された不良アドレスｐＦＡＤＤ１とプログラムされた不良アドレスＰＦＡＤＤ１とが一致すると比較結果信号ｃｏｍ１を活性化する。比較器３２−１２〜３２−１ｋのそれぞれは、保存された不良アドレスｐＦＡＤＤ２〜ｐＦＡＤＤｋのそれぞれとプログラムされた不良アドレスＰＦＡＤＤ２〜ＰＦＡＤＤｋのそれぞれとが一致すると比較結果信号ｃｏｍ２〜ｃｏｍｋのそれぞれを活性化する。論理積回路３２−２は、比較結果信号ｃｏｍ１〜ｃｏｍｋがすべて活性化されるとプログラム終了信号ＰＥＮＤを活性化する。
【００５５】
図８に示すプログラム終了検出部は、プログラム部によってすべての不良アドレスのプログラム動作が終わったことを検出するとプログラム終了信号ＰＥＮＤを発生する。
【００５６】
図９は、図１に示すリダンダンシ制御部の実施形態の構成を示す図であり、クロック発生器３６−１、シフトレジスタ３６−２、論理積回路３６−３、ＯＲゲートＯＲ３及びインバータＩ４で構成され、シフトレジスタ３６−２はＤフリップフロップＤＦ３１〜ＤＦ３ｋ＋１で構成され、論理積回路３６−３はＡＮＤゲートＡＮ３１〜ＡＮ３ｋで構成されている。
【００５７】
図９に示すブロックのそれぞれの機能を説明する。クロック発生器３６−１は、外部から印加されるクロック信号に応答してクロック信号ＣＬＫを発生したり、自主的にクロック信号ＣＬＫを発生したりし、リセット信号ｒｅに応答してクロック信号ＣＬＫの発生を終了する。シフトレジスタ３６−２はクロック信号ＣＬＫに応答してシフティング動作を遂行する。ＤフリップフロップＤＦ３１〜ＤＦ３ｋ＋１は、信号ｒｅに応答して「００・・・００」に初期化され、クロック信号ＣＬＫに応答して１ビットずつシフティング動作を遂行する。すなわち、１番目のクロック信号ＣＬＫが活性化されると「１０・・・００」を発生し、ｋ番目のクロック信号ＣＬＫが活性化されると「００・・・１０」を発生し、ｋ＋１番目クロック信号ＣＬＫが活性化されると「００・・・０１」を発生する。シフティング終了信号ＥＮＤがハイレベルで活性化されると、ＤフリップフロップＤＦ３１〜ＤＦ３ｋ＋１が「００・・・００」にリセットされる。論理積回路３６−３はシフティング終了信号ＥＮＤがロウレベルに不活性化されるとＤフリップフロップＤＦ３１〜ＤＦ３ｋ＋１から出力される信号をスイッチクロック信号ＣＣＬＫ１〜ＣＣＬＫｋに出力する。
【００５８】
図９に示すクロック発生部は、クロック信号ＣＬＫに応答して順次に活性化されるスイッチクロック信号ＣＣＬＫ１〜ＣＣＬＫｋを発生する。
【００５９】
図１０は、図１に示す第１スイッチ部の実施形態の構成を示す図であり、スイッチＳＷ１〜ＳＷｋで構成されている。図１０に示すスイッチＳＷ１〜ＳＷｋのそれぞれは、スイッチクロック信号ＣＣＬＫ１〜ＣＣＬＫｋのそれぞれに応答してプログラムされた不良アドレスＰＦＡＤＤ１〜ＰＦＡＤＤｋを順次に不良アドレスｆＡＤＤに伝送する。
【００６０】
図１１は、図１に示すリダンダンシ制御部の実施形態の構成を示す図であり、リダンダンシ制御回路ＲＣＯＮ１〜ＲＣＯＮｊで構成され、リダンダンシ制御回路ＲＣＯＮ１は選択器４０−１とＤフリップフロップＤＦ４１で構成され、リダンダンシ制御回路ＲＣＯＮ２〜ＲＣＯＮｊのそれぞれは当該のＤフリップフロップＤＦ４２〜ＤＦ４ｊ、選択器ＳＥＬ１、ＳＥＬ２；４０−２、４０−３、及びデコーダＤＥＣ；４０−４で構成されている。
【００６１】
図１１に示すブロックそれぞれの機能を説明する。リダンダンシ制御回路ＲＣＯＮ１は、リダンダンシ信号ＲＵ１がリダンダンシを使用したことに示すと電源電圧ＶＣＣを第１出力信号ｒｏ１に伝送して第１出力信号ｒｏ１を活性化し、リダンダンシを使用してないことに示すと第２出力信号ｒｏ２を活性化し、クロック信号ＣＬＫに応答して第２出力信号ｒｏ２をスイッチ制御信号ＳＣ１として発生する。選択器４０−１は、リダンダンシ信号ＲＵ１がリダンダンシを使用したことに示すと電源電圧ＶＣＣを選択器ＳＥＬ２に伝送し、リダンダンシ信号ＲＵ１がリダンダンシを使用してないことに示すと電源電圧ＶＣＣをＤフリップフロップＤＦ４１に伝送する。ＤフリップフロップＤＦ４１は、クロック信号ＣＬＫに応答して第２出力信号ｒｏ２をスイッチ制御信号ＳＣ１に出力する。リダンダンシ制御回路ＲＣＯＮ２〜ＲＣＯＮｊのそれぞれは、隣接した２個のリダンダンシ信号ＲＵ１、ＲＵ２、ＲＵ２、ＲＵ３、・・・、ＲＵｊ−１、ＲＵｊを入力してデコーディングして４個のデコーディング信号ｄ４〜ｄ１を発生し、前段の制御回路の第１出力信号ｒｏ１が活性化されるとデコーディング信号ｄ４を第１出力信号ｒｏ１に伝送し、前段の制御回路の第１出力信号ｒｏ１が不活性化されるとデコーディング信号ｄ３を第２出力信号ｒｏ２に伝送する。そして、前段の制御回路のＤフリップフロップの出力信号が活性化されるとデコーディング信号ｄ２を第１出力信号ｒｏ１に伝送し、前段の制御回路のＤフリップフロップの出力信号が不活性化されるとデコーディング信号ｄ１を第２出力信号ｒｏ２に伝送する。すなわち、リダンダンシ制御回路ＲＣＯＮ２〜ＲＣＯＮｊのそれぞれは、隣接した２個のリダンダンシ信号ＲＵ１、ＲＵ２、ＲＵ２、ＲＵ３、・・・、ＲＵｊ−１、ＲＵｊがすべてのリダンダンシを使用したことに示したり、隣接した２個のリダンダンシ信号のうちの１つのリダンダンシ信号ＲＵ２、ＲＵ３、・・・、ＲＵｊだけがリダンダンシのみを使用したことに示したりすると第１出力信号ｒｏ１を活性化し、隣接した２個のリダンダンシ信号ＲＵ１、ＲＵ２、ＲＵ２、ＲＵ３、・・・、ＲＵｊ−１、ＲＵｊがすべてのリダンダンシを使用したことを示したり隣接した２個のリダンダンシ信号のうちの１つのリダンダンシ信号ＲＵ１、ＲＵ２、・・・、ＲＵｊ−１だけを使用したことを示したりすると第２出力信号ｒｏ２を活性化し、クロック信号ＣＬＫに応答して第２出力信号ｒｏ２をスイッチ制御信号ＳＣ２〜ＳＣｊとして発生する。リダンダンシ制御回路ＲＣＯＮ２〜ＲＣＯＮｊのそれぞれのデコーダＤＥＣ；４０−４は、隣接した２個のリダンダンシ信号ＲＵ１、ＲＵ２、ＲＵ２、ＲＵ３〜ＲＵｊ−１、ＲＵｊをデコーディングして「００」ならデコーディング信号ｄ１を活性化し、「０１」ならデコーディング信号ｄ２を活性化し、「１０」ならデコーディング信号ｄ３を活性化し、「１１」ならデコーディング信号ｄ４を活性化する。リダンダンシ制御回路ＲＣＯＮ２〜ＲＣＯＮｊのそれぞれの選択器４０−２は、データ端子Ｄに印加される入力信号がロウレベルなら第１入力端子Ｉ１に印加されるデコーディング信号ｄ４を第１出力端子Ｏ１に出力し、入力信号がハイレベルなら第２入力端子Ｉ２に印加されるデコーディング信号ｄ３を第２出力端子Ｏ２に出力する。リダンダンシ制御回路ＲＣＯＮ２〜ＲＣＯＮｊのそれぞれの選択器４０−３は、データ端子Ｄに印加される入力信号がロウレベルなら第１入力端子Ｉ１に印加されるデコーディング信号ｄ２を第１出力端子Ｏ１に出力し、入力信号がハイレベルなら第２入力端子Ｉ２に印加されるデコーディング信号ｄ１を第２出力端子Ｏ２に出力する。ＤフリップフロップＤＦ２２〜ＤＦ４ｊのそれぞれは、初期に「００・・・００」に初期化され、クロック信号ＣＬＫに応答して第２出力信号ｒｏ２を保存しスイッチ制御信号ＳＣ２〜ＳＣｊとして発生する。
【００６２】
図１１に示すリダンダンシ制御部は、隣接した２個のリダンダンシ信号を入力して２個ずつのリダンダンシ信号が示すリダンダンシ使用有無によって使用してないリダンダンシ信号に対応するスイッチ制御信号ＳＣ２〜ＳＣｊを順次に活性化する。
【００６３】
図１２は、図１に示す第２スイッチ部の実施形態の構成を示す図であり、スイッチＳＷ２１〜ＳＷ２ｊで構成されている。図１２に示すスイッチＳＷ２１〜ＳＷ２ｊのそれぞれは、スイッチ制御信号ＳＣ１〜ＳＣｊのそれぞれに応答して選択されたスイッチを介して不良アドレスｆＡＤＤを伝送する。例えば、スイッチ制御信号ＳＣ２が活性化されるとスイッチＳＷ２２がオンされて不良アドレスｆＡＤＤをアドレスｆＡ２に伝送する。
【００６４】
図１２に示す第２スイッチ部は、順次に活性化されるスイッチ制御信号ＳＣ１〜ＳＣｊのそれぞれに応答して順次に出力される不良アドレスｆＡＤＤを対応するアドレスｆＡ１〜ｆＡｊに伝送する。
【００６５】
図１３は、図１に示すリダンダンシアドレスデコーダの実施形態の構成を示す図であり、リダンダンシデコーダ１２−２１〜１２−２ｊのそれぞれはデコーダ１２−２１１及びアドレスレジスタ１２−２１２で構成されている。
【００６６】
図１３に示す構成それぞれの機能を説明する。リダンダンシデコーダ１２−２１〜１２−２ｊのそれぞれのアドレスレジスタ１２−２１２は、不良アドレスｆＡ１〜ｆＡｊのそれぞれを保存して出力する。リダンダンシデコーダ１２−２１〜１２−２ｊのそれぞれのデコーダ１２−２１１は、ウエハレベルでのテスト結果、発生した不良メモリセルに対応する不良アドレスがプログラムされ、正常動作時に外部から印加されるアドレスＡＤＤがプログラムされた不良アドレスまたはアドレスレジスタ１２−２１２から出力される不良アドレスと一致するとリダンダンシ選択信号ＲＳ１〜ＲＳｊを活性化し、ウエハレベルでの使用有無を示すリダンダンシ信号ＲＵ１〜ＲＵｊのそれぞれを出力する。
【００６７】
図１４は、図１３に示すデコーダの実施形態の構成を示す回路図であり、第１リダンダンシ信号発生部５０−１、第２リダンダンシ信号発生部５０−５、第１デコーディング部５０−２、第２デコーディング部５０−３、及びリダンダンシ選択信号発生部５０−４で構成されている。第１リダンダンシ信号発生部５０−１はＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１１、Ｎ１２、ヒューズＦ３、及びインバータＩ４、Ｉ５で構成されている。ヒューズＦ３はブレーキリンクヒューズで構成することができる。第２リダンダンシ信号発生部５０−５は、ＯＲゲートＯＲ及びインバータＩ６で構成されている。第１デコーディング部５０−２はＮＭＯＳトランジスタＮ２１〜Ｎ２ｎ、ヒューズＦ４１〜Ｆ４ｎ、ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎ、及びＮＡＮＤゲートＮＡ１で構成され、第２デコーディング部５０−３はＮＭＯＳトランジスタＮ４１〜Ｎ４ｎ、Ｎ５１〜Ｎ５ｎ、Ｎ６１〜Ｎ６ｎ及びＮＡＮＤゲートＮＡ２で構成されている。リダンダンシ選択信号発生部５０−４はＮＡＮＤゲートＮＡ３で構成されている。
【００６８】
図１４において、リセット信号ＲＥＳＥＴは初期化時にロウレベルからハイレベルに遷移したのち、所定時間後にロウレベルに遷移する信号である。リセット信号ＲＥＳＥＴは半導体メモリ装置内部で発生する信号であってもよく、外部から供給される信号であってもよい。
【００６９】
図１４において、２ビットずつのアドレスａｄ１、ａｄ２、・・・、ａｄｎ−１、ａｄｎは互いに反転されたアドレスを示し、２ビットずつの不良アドレスｆａ１、ｆａ２、・・・、ｆａｎ−１、ｆａｎは互いに反転されたアドレスを示す。
【００７０】
図１４に示すブロックそれぞれの機能を説明する。第１リダンダンシ信号発生部５０−１は、ウエハレベルで発生した不良アドレスをプログラムするために使用するか否かがヒューズＦ３のカッティング有無によって決定され、ヒューズＦ３がカッティングされたら、ハイレベルのリセット信号ＲＥＳＥＴに応答してＮＭＯＳトランジスタＮ１１がオンされてノードｎ０をロウレベルにさせる。インバータＩ４はノードｎ０のロウレベルの信号を反転してハイレベルのリダンダンシ信号ＰＵを発生し、リセット信号ＲＥＳＥＴがロウレベルに遷移するとＮＭＯＳトランジスタＮ１１はオフされ、ＮＭＯＳトランジスタＮ１２はハイレベルのリダンダンシ信号ＲＵに応答してオンされてノードｎ０のハイレベルを維持する。一方、ヒューズＦ３がカッティングされてなかったら、ハイレベルのリセット信号ＲＥＳＥＴに応答してＮＭＯＳトランジスタＮ１１がオンされてノードｎ０をロウレベルにさせる。インバータＩ４はノードｎ０のロウレベルの信号を反転してハイレベルのリダンダンシ信号ＲＵを発生し、リセット信号ＲＥＳＥＴがロウレベルに遷移するとＰＭＯＳトランジスタＰ１がオンされてノードｎ０をハイレベルにさせ、インバータＩ４はハイレベルの信号を反転してロウレベルのリダンダンシ信号ＲＵを発生する。インバータＩ５はリダンダンシ信号ＲＵを反転する。
【００７１】
第１デコーディング部５０−２は、ウエハレベルで発生した不良アドレスをプログラムするためのものであり、ウエハレベルで発生した不良アドレスが「１１・・・１０」ならヒューズＦ４ｎをカッティングし、残りのヒューズはカッティングしないことになる。ハイレベルのリダンダンシ信号ＲＵが発生するとＮＭＯＳトランジスタＮ２１〜Ｎ２ｎがすべてオンとなり、ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎはすべてオフとなる。第１デコーディング部５０−２のヒューズＦ４ｎがカッティングされているので、外部から印加されるアドレスＡＤＤ；ａｄ１、ａｄ２、・・・、ａｄｎが「１１・・・１０」の場合、アドレスａｄｎを除いた残りのビットのアドレスａｄ１〜ａｄｎ−１が伝送されてノードｎ１１〜ｎ１（ｎ−）をハイレベルとさせる。これによって、ＮＡＮＤゲートＮＡ１はロウレベルの信号を発生し、ＮＡＮＤゲートＮＡ２はハイレベルのリダンダンシ選択信号ＲＳを発生する。ロウレベルのリダンダンシ信号ＲＵが発生するとＮＭＯＳトランジスタＮ３１〜Ｎ３ｎがすべてオンとなり、ＮＭＯＳトランジスタＮ３１〜Ｎ３ｎはすべてオフとなる。これによって、ノードｎ１１〜ｎ１ｎはすべてロウレベルになって、ＮＡＮＤゲートＮＡ１はハイレベルの信号を発生する。
【００７２】
第２リダンダンシ信号発生部５０−５は、不良アドレスＦＡＤＤ；ｆａ１、ｆａ２、・・・、ｆａｎのうちの１つのビットのアドレスと１つのビットのアドレスの反転されたアドレスとを組み合わせてリダンダンシ信号ｒｕを発生する。すなわち、不良アドレスＦＡＤＤが入力されることを検出してリダンダンシ信号ｒｕを発生する。ＯＲゲートＯＲ２は、不良アドレスＦＡＤＤが入力されると１つのビットのアドレスｆａ１と１つの反転アドレスｆａ１ｂとを論理和してハイレベルのリダンダンシ信号ｒｕを発生する。インバータＩ６はリダンダンシ信号ｒｕを反転する。
【００７３】
第２デコーディング部５０−３は、パッケージレベルで発生した不良アドレスをプログラムするためのものであって、第１デコーディング部５０−２が使用されてない場合に使われる。ハイレベルのリダンダンシ信号ｒｕが発生されるとＮＭＯＳトランジスタＮ４１〜Ｎ４ｎはすべてオンとなって、ＮＭＯＳトランジスタＮ６１〜Ｎ６ｎはすべてオフとなる。不良アドレスＦＡＤＤが「１１・・・１０」であり、外部から印加されるアドレスＡＤＤが「１１・・・１０」ならＮＭＯＳトランジスタＮ５１〜Ｎ５ｎ−１はオンとなってノードｎ２１〜ｎ２ｎ−１をハイレベルにする。そうすると、ＮＡＮＤゲートＮＡ２はロウレベルの信号を発生し、これによってＮＡＮＤゲートＮＡ５はハイレベルのリダンダンシ選択信号ＲＳを発生する。ロウレベルのリダンダンシ信号ｒｕが発生されるとＮＭＯＳトランジスタＮ６１〜Ｎ６ｎはすべてオンとなってＮＭＯＳトランジスタＮ４１〜Ｎ４ｎはすべてオフとなってノードｎ２１〜ｎ２ｎをすべてロウレベルにする。これによって、ＮＡＮＤゲートＮＡ２はハイレベルの信号を発生する。
【００７４】
リダンダンシ選択信号発生部５０−４のＮＡＮＤゲートＮＡ３は、ＮＡＮＤゲートＮＡ１、ＮＡ２の出力信号がすべてハイレベルならロウレベルのリダンダンシ選択信号ＲＳを発生し、ＮＡＮＤゲートＮＡ１、ＮＡ２の出力信号のうちの１つの出力信号がロウレベルならハイレベルのリダンダンシ選択信号ＲＳを発生する。
【００７５】
上述のように図１３に示すリダンダンシデコーダは、ウエハレベルでの不良アドレスまたはパッケージレベルでの不良アドレスをプログラムすることができる。
【００７６】
図１５は、本発明の半導体メモリ装置のテスト動作を説明するための実施形態の動作タイミング図であり、テストイネーブル信号ＴＥＮが活性化され、クロック信号ＣＫに応答して外部からアドレスＡＤＤが印加されて当該のメモリセルにテストデータを保存し、当該のメモリセルに保存されたテストデータを読み出す動作をメモリセルアレイのすべてのメモリセルに対して遂行する場合の動作を示す図である。また、８個のテストデータが存在していてメモリセルアレイのすべてのメモリセルに対して８回の書き込み動作と読み出し動作を行って、同一アドレスに対して３回以上のエラーが発生すると当該のアドレスを不良アドレスとして出力する場合の動作を示す図である。図４のエラー分類及び保存部のカウンタ２６−８が「０１」をカウンティングする場合にカウンティング出力信号ｃｏｕｔを出力し、エラー分類及び保存器が２個具備され、エラー分類及び保存器選択部２６−５が３ビットシフトレジスタで構成される場合の動作を示す図である。ＬＡＤＤは図４のアドレスラッチにラッチされたアドレスを示す。
【００７７】
図１及び図４を参照して説明すると、クロック信号ＣＫに応答して外部からアドレスＡＤＤが印加され、テスト読み出し動作が遂行されてアドレスが「００・・・０１」の場合、比較結果信号ｃｏｍが活性化されるとエラー分類及び保存器ＥＣＳ１、ＥＣＳ２は「００・・・０１」のアドレスとアドレスレジスタ２６−１１に保存されたアドレスが一致されてないものと示されるアドレス不一致信号ＡＤＮＨを活性化する。不良アドレス入力制御部２６−４は、アドレス不一致信号ＡＤＮＨに応答してアドレス入力制御信号ＡＤＩＮを活性化する。エラー分類及び保存器選択部２６−５は、アドレス不一致信号ＡＤＮＨに応答して「１００」の選択信号ＳＥＬ１〜３を発生する。エラー分類及び保存器選択部２６−５のスイッチ制御部２６−９は、スイッチ制御信号ｓｃｏｎを活性化し、これによって、エラー分類及び保存器選択部２６−５の第２スイッチ２６−３は、アドレス入力制御信号ＡＤＩＮに応答してラッチされたアドレスＬＡＤＤをエラー分類及び保存器ＥＣＳ１の第３スイッチ２６−１０を介してアドレスレジスタ２６−１１に保存する。
【００７８】
テスト読み出し動作が遂行されてアドレスが「００・・・０１」の場合、比較結果信号ｃｏｍが３回活性化されるとカウンタ２６−８は「１０」をカウンティングしカウンティング出力信号ｃｏｕｔを活性化する。第４スイッチ２６−１２は、カウンティング出力信号ｃｏｕｔに応答して「００・・・０１」を不良アドレスＦＡＤＤ１として出力する。
【００７９】
テスト読み出し動作が遂行されて２番目に発生する比較結果信号ｃｏｍに該当するアドレス「１１・・・１１」であり、このアドレスはエラー分類及び保存器ＥＣＳ２に保存される。しかしながら、４番目に発生する比較結果信号ｃｏｍに該当するアドレス「１０・・・００」はエラー分類及び保存器選択部２６−５から出力される選択信号ＳＥＬ１〜３に応答してエラー分類及び保存器ＥＣＳ１、ＥＣＳ２に保存されない。また、エラー分類及び保存器ＥＣＳ２に保存されたアドレス「１１・・・１１」は、比較結果信号ｃｏｍに応答して２回だけ入力されるので、不良アドレスＦＡＤＤ２として出力しない。
【００８０】
上述のように本発明の半導体メモリ装置は、同一アドレスに対してエラーが発生した回数によって不良アドレスにプログラムするか否かを決まる。すなわち、エラーが発生した回数が設定された回数よりも小さければ半導体メモリ装置のエラー検出及び訂正部１６によって訂正が可能なエラーであると判断し不良アドレスにプログラムしない。
【００８１】
図１６は、本発明の半導体メモリ装置のプログラム動作を説明するための動作タイミング図であり、不良アドレスはｎビットからなり、プログラムクロック信号ＰＣＫ１〜ＰＣＫｎに応答して１ビットずつプログラムされる場合の動作を説明するための図である。
【００８２】
図６を参照して説明すると、クロック発生器２８−１はプログラムイネーブル信号ＰＥＮがイネーブルされるとクロック信号ｃｃｋを発生する。シフトレジスタ２８−２はクロック信号ｃｃｋに応答してハイレベルの信号を１ビットずつシフトして順次に活性化されるｎ個のプログラムクロック信号ＰＣＫ１〜ＰＣＫｎを発生し、シフティング動作が完了されるとシフティング終了信号ＥＮＤを発生してシフトレジスタ２８−２をリセットする。以後、プログラム終了信号ＰＥＮＤが活性化されないとクロック発生器２８−１はクロック信号ｃｃｋを発生し、シフトレジスタ２８−２はクロック信号ｃｃｋに応答して再びシフティング動作を行い、プログラム終了信号ＰＥＮＤが活性化されるとクロック発生器２８−１の動作がディスエーブルされ、シフトレジスタ２８−２がリセットされる。期間Ｔ１ないし期間Ｔｎのそれぞれにおいてｎビットの不良アドレスの各ビットに対するプログラム動作が行われ、一度のプログラム動作を行った後、プログラム終了信号ＰＥＮＤが発生されなければプログラムが正確に行われていないと判断し再プログラム動作を行うことになる。
【００８３】
図１７は、本発明の半導体メモリ装置のリダンダンシ動作を説明するための動作タイミング図であり、図１のプログラム部は２個具備され、図９のシフトレジスタ３６−２は３個のフリップフロップで構成され、２個のプログラム部のそれぞれに不良アドレスＰＦＡＤＤ１、ＰＦＡＤＤ２がプログラムされた場合の動作を説明するための図である。
【００８４】
図９を参照して説明すると、リセット信号ＲＥＳＥＴに応答してシフトレジスタ３６−２がリセットされる。クロック発生器３６−１に応答してクロック信号ＣＬＫが発生するとシフトレジスタ３６−２及び論理積回路３６−３は順次に活性化される２個のスイッチクロック信号ＣＣＬＫ１、ＣＣＬＫ２及びシフティング終了信号ＥＮＤを発生する。シフティング終了信号ＥＮＤに応答してクロック信号発生器３６−１は動作を終了する。図１０を参照すると、スイッチクロック信号ＣＣＬＫ１、ＣＣＬＫ２に応答してプログラムされた不良アドレスＰＦＡＤＤ１、ＰＦＡＤＤ２を順次に不良アドレスｆＡＤＤとして出力する。図１１を参照すると、リセット信号ＲＥＳＥＴに応答してリダンダンシ信号ＲＵ１〜ＲＵｊが発生され、リダンダンシ信号ＲＵ２、ＲＵ３が不活性化されるので、スイッチ制御信号ＳＣ２、ＳＣ３が活性化される。図１２を参照すると、スイッチ制御信号ＳＣ２、ＳＣ３に応答して不良アドレスｆＡ１、ｆＡ２がスイッチＳＷ２２、ＳＷ２３を介してそれぞれ伝送される。図１３を参照すると、不良アドレスｆＡ１、ｆＡ２がリダンダンシデコーダ１２−２２、１２−２３のそれぞれのアドレスレジスタ１２−２１２に保存される。以後、正常動作時にアドレスレジスタに保存されたアドレスと同一のアドレスが外部から印加されると、メモリセルアレイの当該のアドレスのメモリセルグループがリダンダンシメモリセルグループに代替される。
【００８５】
上述した実施形態の半導体メモリ装置は、リダンダンシアドレスデコーダのリダンダンシデコーダのそれぞれが、ウエハレベルでの不良アドレスとパッケージレベルでの不良アドレスとのうちの１つの不良アドレスがプログラムできるようにした構成を示すが、パッケージレベルでの不良アドレスのみがプログラムできるように構成することもできる。
【００８６】
上述の実施形態に係る半導体メモリ装置は、１つのワードラインに接続されたメモリセルグループが１つのリダンダンシワードラインに接続されたリダンダンシメモリセルグループに代替されたり、１つのコラム選択信号ラインに印加される信号に応答して選択されるビットラインに接続されたメモリセルグループが１つのリダンダンシコラム選択信号ラインに印加される信号に応答して選択されるリダンダントビットラインに接続されたリダンダンシメモリセルグループに代替されたりする構成を有するが、場合によっては、１つのワードラインと１つのコラム選択信号ラインに印加される信号に応答して選択されるメモリセルが、１つのリダンダンシワードラインと１つのリダンダンシコラム選択信号ラインに印加される信号に応答して選択されるリダンダンシメモリに代替するように構成されても構わない。
【００８７】
上述の実施形態に係る半導体メモリ装置は、高電圧がプログラム制御部によって発生されるものとして構成されているが、高電圧は外部のテスト装置から直接に印加されるように構成されても構わない。
【００８８】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００８９】
【図１】本発明に係る半導体メモリ装置の実施形態の構成を示すブロック図である。
【図２】図１に示すエラーコード発生部の実施形態のブロック図である。
【図３】図１に示すエラー検出及び訂正部の実施形態のブロック図である。
【図４】図１に示すエラー分類及び保存部の実施形態の構成を示すブロック図である。
【図５】図４に示すエラー分類及び保存器の選択部の実施形態の構成を示す図である。
【図６】図１に示すプログラム制御部の実施形態の構成を示す図である。
【図７】図１に示すプログラム回路の実施形態の構成を示す回路図である。
【図８】図１に示すプログラム終了検出部の実施形態の構成を示すブロック図である。
【図９】図１に示すリダンダンシ制御部の実施形態の構成を示す図である。
【図１０】図１に示す第１スイッチ部の実施形態の構成を示す図である。
【図１１】図１に示すリダンダンシ制御部の実施形態の構成を示す図である。
【図１２】図１に示す第２スイッチ部の実施形態の構成を示す図である。
【図１３】図１に示すリダンダンシアドレスデコーダの実施形態の構成を示す図である。
【図１４】図１３に示すデコーダの実施形態の構成を示す回路図である。
【図１５】本発明に係る半導体メモリ装置のテスト動作を説明するための実施形態の動作タイミング図である。
【図１６】本発明に係る半導体メモリ装置のプログラム動作を説明するための動作タイミング図である。
【図１７】本発明に係る半導体メモリ装置のリダンダンシ動作を説明するための動作タイミング図である。
【符号の説明】
【００９０】
１０−１  メモリセルアレイ
１０−１１，１０−１２，１０−１ｍ  メモリセルグループ
１０−２１  リダンダンシメモリセルグループ
１２−１  アドレスデコーダ
１２−２１  リダンダンシデコーダ
１４  エラーコード発生部
１６  エラー検出及び訂正部
１８  データ入力部
２０  データ出力部
２２  命令デコーダ
２４  モード設定部
２６  エラー分類及び保存部
２８  プログラム制御部
３０  プログラム部
３２  プログラム終了検出部
３４  第１スイッチ部
３６  クロック発生部
３８  第２スイッチ部
４０  リダンダンシ制御部
【図１】
2008130221.tif 000003
【図２】
2008130221.tif 000004
【図３】
2008130221.tif 000005
【図４】
2008130221.tif 000006
【図５】
2008130221.tif 000007
【図６】
2008130221.tif 000008
【図７】
2008130221.tif 000009
【図８】
2008130221.tif 000010
【図９】
2008130221.tif 000011
【図１０】
2008130221.tif 000012
【図１１】
2008130221.tif 000013
【図１２】
2008130221.tif 000014
【図１３】
2008130221.tif 000015
【図１４】
2008130221.tif 000016
【図１５】
2008130221.tif 000017
【図１６】
2008130221.tif 000018
【図１７】
2008130221.tif 000019