(57)【要約】【課題】  オン状態の際にエミッタ領域に達するチャネル領域が確実に形成されるとともに、ラッチアップ現象の発生を抑制することができる半導体装置を提供する。【解決手段】  半導体層の表面に臨んで形成されているとともに、ｎ型（第１導電型）の不純物を含むエミッタ領域６０（第１半導体領域）を備え、エミッタ領域６０の単位深さあたりに含まれている不純物量が深さに依存して変化しており、不純物量が最大となる深さが半導体層１１の表面１１ａよりも深部側にオフセットされている．【選択図】  図１
2008198816.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の表面に臨んで形成されているとともに、第１導電型の不純物を含んでいる第１半導体領域と、
第１半導体領域を取り囲んでいるとともに、第２導電型の不純物を含んでいる第２半導体領域と、
第２半導体領域の下部に形成されており、第２半導体領域によって第１半導体領域から分離されているとともに、第１導電型の不純物を含んでいる第３半導体領域と、
第１半導体領域の表面から半導体層の深さ方向に伸びており、第２半導体領域を貫通しているとともに、その底面が第３半導体領域に突出しているトレンチと、
トレンチの内面を覆っている絶縁層と、
絶縁層で取り囲まれた状態でトレンチ内に収容されているトレンチゲート電極を備えており、
第１半導体領域の単位深さあたりに含まれている不純物量が深さに依存して変化しており、前記不純物量が最大となる深さが半導体層の表面よりも深部側にオフセットされていることを特徴とする半導体装置。
【請求項２】
前記トレンチが幅を隔てて向かい合っている一対の側面を備えおり、
前記第１半導体領域は、前記トレンチの側面から半導体層の表面に沿った方向に伸びており、その伸びている距離が深さに依存して変化しており、その距離が最大となる深さが半導体層の表面よりも深部側にオフセットされていることを特徴とする請求項１の半導体装置。
【請求項３】
前記第１半導体領域が、
半導体層の表面に臨んで形成されているとともに、所定濃度の第１導電型の不純物を含んでいる低濃度半導体領域と、
低濃度半導体領域の下方に形成されているとともに、第１導電型の不純物を前記所定濃度よりも高濃度に含んでいる高濃度半導体領域を備えていることを特徴とする請求項１又は２の半導体装置。
【請求項４】
前記第１半導体領域の単位深さあたりに含まれている不純物量が、半導体層内の複数個の深さで極大値を有していることを特徴とする請求項１〜３のいずれかの半導体装置。
【請求項５】
前記半導体層の表面上に形成されているポリシリコン層と、
ポリシリコン層の表面上に形成されている金属電極を備えていることを特徴とする請求項１〜４のいずれかの半導体装置。
【請求項６】
前記ポリシリコン層が、第１導電型あるいは第２導電型の不純物を含んでいることを特徴とする請求項５の半導体装置。
【請求項７】
前記ポリシリコン層が複数個に分割されており、互いに離間した状態で前記半導体層の表面上に配置されていることを特徴とする請求項５又は６の半導体装置。
【請求項８】
前記第３半導体領域の裏面側に形成されている第２導電型の第４半導体領域を備えていることを特徴とする請求項１〜７のいずれかの半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のラッチアップ現象の発生を抑制する技術に関する。
【背景技術】
【０００２】
トレンチゲート電極を備えている半導体装置が知られている。トレンチゲート電極は、主電極間を流れる電流のオン・オフを制御する。
一例として、特許文献１に、トレンチゲート電極を備えているＩＧＢＴが開示されている。ＩＧＢＴをオン状態とするためには、エミッタ電極を接地し、コレクタ電極に正電圧を印加し、トレンチゲート電極に閾値以上のゲート電圧を印加する。これにより、ボディ領域のうち、ゲート絶縁膜を介してトレンチゲート電極と対向する箇所がｎ型に反転し、チャネル領域が形成される。するとソース領域から放出された電子がチャネル領域を経由してドリフト領域に移動する。また、コレクタ領域から放出されたホールがドリフト領域に移動する。これにより、ドリフト領域で伝導度変調現象が起こり、ＩＧＢＴがオン状態となる。一方、ＩＧＢＴをオフ状態とするためには、トレンチゲート電極に０Ｖを印加する。これにより、チャネル領域が消失し、エミッタ領域から電子が放出されなくなり、ＩＧＢＴがオフ状態となる。
【０００３】
【特許文献１】特開２００６−３５１９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した半導体装置のトレンチゲート電極は、例えば、以下に示す手順で形成する。
図１１に示すように、半導体層１７０の表面からボディ領域１５０を貫通してドリフト領域１２０に達するトレンチ１４０，１４１を形成する。トレンチ１４０，１４１の内面に絶縁膜１２０，１２１を形成する。その後、トレンチ１４０，１４１に、ゲート電極材料であるポリシリコン１３０，１３１を堆積させる。次に、トレンチ１４０，１４１に接しているとともに、半導体層の表面に臨む範囲にエミッタ領域１６０，１６１を形成する。このために、半導体層の表面からｎ型の不純物を注入し、熱処理し、注入した不純物を活性化させる。
【０００５】
トレンチ１４０，１４１内に堆積するポリシリコン１３０，１３１の高さには、バラツキが生じる。図１１に示すように、エミッタ領域１６０，１６１が領域Ｅ１に形成される場合、トレンチ１４１では、エミッタ領域１６１の下端よりも高い位置までポリシリコン１３１が堆積しているのに対し、トレンチ１４０では、エミッタ領域１６０の下端までポリシリコン１３０が堆積していない。
半導体装置がオン状態になるためには、ゲート絶縁膜を介してポリシリコンと対向しているボディ領域がｎ型に反転し、そこにチャネル領域が形成される必要がある。トレンチ１４１では、ポリシリコン１３１がエミッタ領域１６１の下端よりも高い位置まで伸びているので、エミッタ領域１６１に達するチャネル領域が形成される。それに対してトレンチ１４０では、ポリシリコン１３０の上端とエミッタ領域１６０の下端との間にギャップが存在し、チャネル領域が形成されてもエミッタ領域１６１に達しない。チャネル領域がエミッタ領域１６１に達しなければ、エミッタ領域１６０からキャリアが放出されない。キャリアを放出しないエミッタ領域が存在すると、半導体装置のオン電圧が上昇してしまう。
【０００６】
この問題を解決するために、余裕を持った大きさのエミッタ領域を形成する必要があった。例えば、図１１に示す領域Ｅ２にまで拡がるエミッタ領域１６０，１６１を形成すると、トレンチ１４０でも、エミッタ領域１６０に達するチャネル領域が形成される。エミッタ領域１６０からも、キャリアが放出される。各エミッタ領域が確実にキャリアを放出する関係を得ることができ、半導体装置のオン電圧を低減することができる。
【０００７】
エミッタ領域１６０，１６１は、半導体層の表面に不純物を注入してから熱処理をすることによって形成する。したがって、エミッタ領域１６０，１６１を余裕を持った大きさに形成すると（例えば、上記した領域Ｅ２に形成すると）、半導体層の表面に、比較的大きな面積のエミッタ領域１６０，１６１が露出する。したがって、半導体層の表面に形成されるエミッタ電極と、エミッタ領域１６０，１６１の接触面積が大きくなる。エミッタ電極とエミッタ領域の接触抵抗が非常に低くなる。エミッタ電極とエミッタ領域の接触抵抗が非常に低くなると、ラッチアップ現象が発生し易かった。ここでいうラッチアップ現象とは、ドリフト領域１２０に蓄積されたホールが、エミッタ領域１６０，１６１を経由してエミッタ電極に排出される現象をいう。ラッチアップ現象が発生すると、ゲート電極の電圧を０Ｖにしても、電流が流れ続ける現象が発生してしまう。すなわち、ターンオフできなくなってしまう。
本発明は、上記の問題点を解決するために創案された。本発明では、オン状態の際にエミッタ領域に達するチャネル領域が確実に形成されるとともに、ラッチアップ現象の発生を抑制することができる半導体装置を実現する。なお、上記ではコレクタとエミッタを利用するバイポーラ型の半導体装置について説明したが、ドレインとソースを利用するユニポーラ型の半導体装置にも有効である。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、第１半導体領域と第２半導体領域と第３半導体領域と絶縁層とトレンチゲート電極を備えている。第１半導体領域は、半導体層の表面に臨んで形成されているとともに、第１導電型の不純物を含んでいる。第２半導体領域は、第１半導体領域を取り囲んでいるとともに、第２導電型の不純物を含んでいる。第３半導体領域は、第２半導体領域の下部に形成されており、第２半導体領域によって第１半導体領域から分離されているとともに、第１導電型の不純物を含んでいる。トレンチは、第１半導体領域の表面から半導体層の深さ方向に伸びており、第２半導体領域を貫通しているとともに、その底面が第３半導体領域に突出している。絶縁層は、トレンチの内面を覆っている。トレンチゲート電極は、絶縁層で取り囲まれた状態でトレンチ内に収容されている。本発明の半導体装置では、第１半導体領域の単位深さあたりに含まれる不純物量が深さに依存して変化しており、その不純物量が最大となる深さが半導体層の表面よりも深部側にオフセットされている。
【０００９】
本発明は、トレンチゲート電極を有し、半導体層の深さ方向にキャリアが移動するＩＧＢＴやＭＯＳＦＥＴ等の半導体装置に適用することができる。
ＩＧＢＴの場合には、第１半導体領域がエミッタ領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となる。ＭＯＳＦＥＴの場合には、第１半導体領域がソース領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となる。
【００１０】
半導体装置の表面には、第１半導体領域に接する電極が形成される。
上記した半導体装置では、第１半導体領域の単位深さあたりに含まれる不純物量が深さに依存して変化しており、その不純物量が最大となる深さが半導体層の表面よりも深部側にオフセットされている。すなわち、第１半導体領域の表面では、単位深さあたりに含まれる不純物量が、深部における不純物量よりも減少している。
上記した半導体装置では、第１半導体領域と、第１半導体領域に接する電極の接触部分における抵抗値を高くすることができる。すなわち、第１半導体領域と第１半導体領域に接する電極との間に、高抵抗となる領域を形成することができる。これにより、ラッチアップ現象の発生を抑制することができる。
【００１１】
通常のトレンチは、幅を隔てて向かい合っている一対の側面を備えている。この場合、第１半導体領域は、トレンチの側面から半導体層の表面に沿った方向に伸びており、その伸びている距離が深さに依存して変化しており、その距離が最大となる深さが半導体層の表面よりも深部側にオフセットされていることが好ましい。
この構成の第１半導体領域を形成するためには、半導体層の表面よりも深部側に所定距離だけ離れた深さに向けて不純物を注入して熱処理すればよい。この場合、注入された不純物濃度は深さに依存して変化し、表面よりも深部側に所定距離だけ離れた深さにおいて最大濃度となる。この状態で熱処理すると、不純物は拡散して半導体層の表面に沿った方向に広がる。表面よりも深部側に所定距離だけ離れた深さにおいて、第１半導体領域が、半導体層の表面に沿った方向に最大に広がる。
【００１２】
第１半導体領域が、半導体層の表面に臨んで形成されているとともに、所定濃度の第１導電型の不純物を含んでいる低濃度半導体領域と、低濃度半導体領域の下方に形成されているとともに、第１導電型の不純物を前記所定濃度よりも高濃度に含んできる高濃度半導体領域を備えていてもよい。この場合、高濃度半導体領域は、低濃度半導体領域の下面に接している。
「所定濃度」は、一定の濃度でもよいし、所定範囲内の濃度であってもよい。
低濃度半導体領域は、高濃度半導体領域よりも抵抗値が高い。第１半導体領域と表面電極間に、高抵抗となる領域を確実に形成することができる。
【００１３】
第１半導体領域の単位深さあたりに含まれている不純物量が、半導体層内の複数個の深さで極大値を有していてもよい。
上記構成の第１半導体領域を形成するためには、極大値となる複数個の深さのそれぞれに向けて不純物を注入すればよい。その後に熱処理を行なうことにより、それぞれの深さに向けて注入された不純物が拡散し、活性化する。したがって、注入された不純物が所望の領域に拡散するまでの熱処理時間を短くすることができる。
【００１４】
さらに、半導体装置は、半導体層の表面上に形成されているポリシリコン層と、ポリシリコン層の表面上に形成されている金属電極を備えていることが好ましい。
また、ポリシリコン層には、第１導電型あるいは第２導電型の不純物が含まれていることが好ましい。
ポリシリコン層が接している半導体層の表面と同一導電型の不純物がポリシリコン層に含まれている場合には、そのポリシリコン層と半導体層の表面との接触抵抗値が低い。一方、ポリシリコン層が接している半導体層の表面と反対導電型の不純物がポリシリコン層に含まれている場合には、そのポリシリコン層と半導体層の表面との接触抵抗値が高い。このように、ポリシリコン層に含む不純物の導電型によって、半導体層の表面との間の接触抵抗値を簡単に調整することができる。
【００１５】
ポリシリコン層が複数個に分割されており、互いに離間した状態で半導体層の表面上に配置されていることが好ましい。
上記した半導体装置によると、ポリシリコン層の表面と、ポリシリコン層の側面と、ポリシリコン層が形成されていない半導体層の表面に接触する金属電極を形成することができる。したがって、各ポリシリコン層の厚みが厚い場合には、ポリシリコン層と表面電極の接触面積が広いので、ポリシリコン層と表面電極との間の接触抵抗値が低い。一方、各ポリシリコン層の厚みが薄い場合には、ポリシリコン層と表面電極の接触面積が狭いので、接触面積が広い場合と比較してポリシリコン層と表面電極との間の接触抵抗値が高い。このように、ポリシリコン層の厚みによって、表面電極との間の接触抵抗値を簡単に調整することができる。
【００１６】
第３半導体領域の裏面側に形成されている第２導電型の第４半導体領域を備えていてもよい。この場合、ＩＧＢＴとして機能する半導体装置が得られる。
【発明の効果】
【００１７】
本発明によると、第１半導体領域に達するチャネル領域が確実に確保され、しかも、ラッチアップ現象の発生を抑制することができる半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）ポリシリコン層７４ａ〜７４ｉが複数個に分割されているとともに、互いに離間した状態で半導体層の表面上に配置されており、ポリシリコン層７４ａ〜７４ｉの表面と、ポリシリコン層７４ａ〜７４ｉの側面と、ポリシリコン層７４ａ〜７４ｉが配置されていない半導体層の表面に接するエミッタ電極Ｅが形成されている。
（第２特徴）ポリシリコン層７１，７２，７３，７４ａ〜７４ｉには、各ポリシリコン層が接する半導体層の表面に含まれている不純物と同一導電型の不純物が注入されている。
（第３特徴）ポリシリコン層７２には、ポリシリコン層７２が接するエミッタ領域に含まれている不純物と反対導電型のｐ型不純物が注入されている。
（第４特徴）ポリシリコン層に注入した第１導電型の不純物が、半導体層の表面から半導体層内に移動し、半導体層の表面に臨んでいる第１導電型の半導体領域が形成される。
【実施例】
【００１９】
（第１実施例）
本発明を具現化した半導体装置とその製造方法の第１実施例を、図１と図２を参照して説明する。本実施例は、本発明をパンチスルー型のトレンチゲート型ＩＧＢＴに適用したものである。本発明をノンパンチスルー型のＩＧＢＴに適用することもできる。
図１は、半導体装置１０の要部断面図である。図２には、半導体装置１０のエミッタ領域６０の単位深さΔＴあたりに含まれている不純物量Ｖを示す。
この実施例では、請求項中の第１半導体領域をエミッタ領域６０に具現化し、請求項中の第２半導体領域をボディ領域５０に具現化し、請求項中の第３半導体領域をドリフト領域２０に具現化し、請求項中の第４半導体領域をコレクタ領域４０に具現化している。
【００２０】
図１の要部断面図を参照して半導体装置１０の構成を説明する。
半導体装置１０は、半導体層１１の表面１１ａ側（図１に示す上側）に、エミッタ電極Ｅを備えている。エミッタ電極Ｅの下部には、エミッタ電極Ｅと接しているポリシリコン層７０が形成されている。ポリシリコン層７０の下部には、その表面１１ａがポリシリコン層７０と接している半導体層１１が配置されている。
【００２１】
半導体装置１０は、半導体層１１の表面１１ａに臨む範囲に形成されているｎ＋型のエミッタ領域６０を備えている。また、半導体層１１の表面１１ａに臨む範囲に、ｐ＋型のボディコンタクト領域６１も形成されている。ボディコンタクト領域６１は、エミッタ領域６０と接触している。さらに、ボディコンタクト領域６１とエミッタ領域６０を取り囲む範囲に、ｐ−型のボディ領域５０が形成されている。ボディ領域５０の下方には、ｎ−型のドリフト領域２０が形成されている。ドリフト領域２０は、ボディ領域５０によってエミッタ領域６０から分離されている。
【００２２】
半導体装置１０は、さらに、ドリフト領域２０の裏面側においてドリフト領域２０と接するｎ＋型のバッファ領域３０を備えている。また、バッファ領域３０の裏面側においてバッファ領域３０と接するｐ＋型のコレクタ領域４０とを備えている。コレクタ領域４０は、半導体層１１の裏面１１ｂ側に形成されているコレクタ電極Ｃに接続されている。
【００２３】
半導体層１１には、さらに、エミッタ領域６０の表面から半導体層１１の深さ方向に伸びているトレンチ１４を備えている。トレンチ１４は、ボディ領域５０を貫いて伸びており、その底面１４ａがドリフト領域２０に突出している。トレンチ１４は、紙面の奥行き方向に長く伸びている。トレンチ１４は、トレンチの幅を隔てて向かい合っている一対の側面１４ｂを備えている。トレンチ１４の内面は、ゲート絶縁膜１２で覆われている。その内部にポリシリコンが充填されている。そのポリシリコンがトレンチゲート電極１３を構成している。トレンチゲート電極１３は、ゲート絶縁膜１２で取り囲まれた状態で、トレンチ１４内に収容されている。トレンチゲート電極１３は、ゲート絶縁膜１２を介してボディ領域５０に対向している。トレンチゲート電極１３は、エミッタ領域６０に対向する高さから深さ方向に伸びており、エミッタ領域６０とドリフト領域２０を分離しているボディ領域５０の全長に亘って対向し、ドリフト領域２０に対向する高さにまで伸びている。トレンチゲート電極１３の上部には絶縁膜１５が形成され、トレンチゲート電極１３は、ポリシリコン７０から絶縁されている。トレンチゲート電極１３は、紙面の奥行き方向のいずれかの断面でゲート電極（図示していない。）に接続されている。
【００２４】
本実施例の半導体装置１０では、エミッタ領域６０が、トレンチ１４の側面から半導体層１１の表面１１ａに沿った方向に、所定距離Ｌだけ伸びている。エミッタ領域６０がトレンチ１４の側面から伸びている距離Ｌ（エミッタ領域の「幅」という。）は、半導体層１１の表面１１ａからの深さに依存して変化している。半導体装置１０では、エミッタ領域６０の幅Ｌが最大値Ｌｍａｘとなる深さが、半導体層１１の表面１１ａよりも深部側に距離Ｔ１だけオフセットされている。
【００２５】
図２に、エミッタ領域６０の単位深さΔＴあたりに含まれる不純物量Ｖを示す。単位深さΔＴあたりに含まれる不純物量Ｖは、不純物濃度Ｄ×エミッタ領域６０の幅Ｌ×単位深さΔＴで計算できる。本実施例では、エミッタ領域６０内における不純物濃度Ｄはほぼ均一であり、エミッタ領域６０の単位深さΔＴあたりに含まれる不純物量Ｖは、エミッタ領域６０の幅Ｌにほぼ比例する。その結果、エミッタ領域６０の幅Ｌが最大値Ｌｍａｘとなる深さＴ１において、エミッタ領域６０の単位深さΔＴあたりに含まれる不純物量Ｖも最大となる。エミッタ領域６０内における不純物濃度Ｄは、厳密にいうと均一でないが、エミッタ領域６０の幅Ｌが最大値Ｌｍａｘとなる深さＴ１において最大濃度となるので、エミッタ領域６０の幅Ｌが最大値Ｌｍａｘとなる深さＴ１において、エミッタ領域６０の単位深さΔＴあたりに含まれる不純物量Ｖが最大となるという関係は変わらない。
【００２６】
上記したように、エミッタ領域６０の幅Ｌが最大となる深さＴ１は、半導体層１１の表面１１ａよりも下方にオフセットされている。また、エミッタ領域６０の単位深さあたりに含まれているｎ型不純物量Ｖが最大となる深さＴ１も、半導体層１１の表面１１ａよりも下方にオフセットされている。エミッタ領域６０がポリシリコン層７０に接する半導体層１１の表面１１ａでは、エミッタ領域６０の単位深さあたりに含まれているｎ型不純物量Ｖが、深部における不純物量Ｖよりも減少している。
【００２７】
半導体装置１０は、エミッタ電極Ｅを接地し、コレクタ電極Ｃに数百Ｖ〜１０００Ｖ程度の正電圧を印加した状態で、トレンチゲート電極１３に印加するゲート電圧をオン・オフする。これにより、エミッタ・コレクタ間を流れる電流がオン・オフする。
以下に、半導体装置１０がオン状態のときの動作を説明する。
トレンチゲート電極１３に閾値以上のゲート電圧を印加すると、トレンチゲート電極１３にゲート絶縁膜１２を介して対向しているｐ−型のボディ領域５０がｎ型に反転し、チャネル領域が形成される。形成されるチャネル領域は、エミッタ領域６０とドレイン領域２０の両者に達する。これにより、ｎ＋型のエミッタ領域６０から流出した電子が、チャネル領域を介してドリフト領域２０に注入される。また、ｐ＋型のコレクタ領域４０からは、ドリフト領域２０に向けてホールが移動する。ドリフト領域２０には電子とホールが注入されて伝導度変調現象が起こり、半導体装置１０が低いオン電圧でオン状態となる。このホールは、電子と再結合して消滅するか、ボディ領域５０とボディコンタクト領域６１を経由してエミッタ電極Ｅへと排出される。ポリシリコン層７０に接するエミッタ領域６０の表面では、単位深さあたりに含まれているｎ型不純物量Ｖが減少しており、ポリシリコン層７０とエミッタ領域６０の接触抵抗が高い。正孔は、エミッタ領域６０を経由してエミッタ電極Ｅへと排出されることがほとんどない。
【００２８】
次に、半導体装置１０がオフ状態に移行するときの動作を説明する。
トレンチゲート電極１３に印加する電圧が閾値未満になると、ボディ領域５０に形成されていたチャネル領域が消失する。そして、半導体装置１０はオフ状態に移行する。このオフ状態となる過程で、ドリフト領域２０に残留していたホールは、ボディ領域５０に進み、その後ボディコンタクト領域６１に進み、エミッタ電極Ｅに排出される。ドリフト領域２４に残存していた電子は、コレクタ領域４０に進み、コレクタ電極Ｃに排出される。これにより、ボディ領域５０とドリフト領域２０との間のｐｎ接合面から広く空乏層が形成され、半導体装置１０がオフ状態となる。
【００２９】
従来の半導体装置では、エミッタ領域の幅Ｌが半導体層１１の表面１１ａで最大になっていた。エミッタ領域６０とエミッタ電極Ｅが、比較的広い面積で接触することとなり、その接触部分の抵抗値が非常に低くなっていた。これにより、例えば、半導体装置がオフ状態に移行する時や、高温中で動作している時に、ラッチアップ現象が発生し易かった。すなわち、正孔がエミッタ領域６０を経由してエミッタ電極Ｅへと排出される経路が形成されやすかった。正孔がエミッタ領域６０を経由してエミッタ電極Ｅへと排出される経路が形成されると、トレンチゲート電極１３に印加する電圧を閾値未満にしても、半導体装置１０がオフしない現象が生じやすい。
【００３０】
本実施例の半導体装置１０では、エミッタ領域６０の幅Ｌが、半導体層１１の表面１１ａで減少している。エミッタ領域６０がエミッタ電極Ｅ（ポリシリコン等の導電性部材がエミッタ領域６０に接している場合には、その導電性部材もエミッタ電極の一部と評価することができる）に接触する面に含まれている不純物量が減少しているために、両者の接触抵抗値を高くすることができる。これにより、ラッチアップ現象の発生を抑制することができる。
本実施例では、本発明をコレクタとエミッタを利用するバイポーラ型のＩＧＢＴに適用した場合について説明したが、本発明はドレインとソースを利用するユニポーラ型のＦＥＴに適用することもできる。
【００３１】
（第２実施例）
本発明を具現化した半導体装置とその製造方法の第２実施例を、図３と図４を参照して説明する。なお、図１の半導体装置１０と略同一の構成に関しては、同一の番号を付してその説明を省略する。
図３に示すように、本実施例の半導体装置１０ａでは、エミッタ領域６０が、上部エミッタ領域６０ｇと下部エミッタ領域６０ｈとから構成されている。上部エミッタ領域６０ｇが半導体層の表面に臨んで形成されている。上部エミッタ領域６０ｇの下方に下部エミッタ領域６０ｈが形成されている。上部エミッタ領域６０ｇの下面と下部エミッタ領域６０ｈの上面は接している。上部エミッタ領域６０ｇと下部エミッタ領域６０ｈは、トレンチ１４に接している。
上部エミッタ領域６０ｇの幅Ｌｇは、半導体層１１の表面１１ａからの深さに依存して変化している。上部エミッタ領域６０ｇの幅Ｌｇが最大値Ｌｇｍａｘとなる深さが、半導体層１１の表面１１ａよりも深部側に距離Ｔ２だけオフセットされている。下部エミッタ領域６０ｈの幅Ｌｈは、半導体層１１の表面１１ａからの深さに依存して変化している。下部エミッタ領域６０ｈの幅Ｌｈが最大値Ｌｈｍａｘとなる深さが、半導体層１１の表面１１ａよりも深部側に距離Ｔ３だけオフセットされている。なお、距離Ｔ２は、距離Ｔ３よりも小さい。また、上部エミッタ領域６０ｇの幅Ｌｇの最大値Ｌｇｍａｘと、下部エミッタ領域６０ｈの幅Ｌｈの最大値Ｌｈｍａｘは、ほぼ同じ値となっている。
上部エミッタ領域６０ｇ内の不純物濃度Ｄはほぼ均一である。下部エミッタ領域６０ｈ内の不純物濃度Ｄもほぼ均一である。また、上部エミッタ領域６０ｇ内の不純物濃度Ｄと下部エミッタ領域６０ｈ内の不純物濃度Ｄは、ほぼ同一である。
【００３２】
図４に、上部エミッタ領域６０ｇと下部エミッタ領域６０ｈの単位深さΔＴあたりに含まれる不純物量Ｖを示す。上部エミッタ領域６０ｇの単位深さΔＴあたりに含まれる不純物量Ｖは、不純物濃度Ｄ×上部エミッタ領域６０ｇの幅Ｌｇ×単位深さΔＴで計算できる。下部エミッタ領域６０ｈの単位深さΔＴあたりに含まれる不純物量Ｖは、不純物濃度Ｄ×上部エミッタ領域６０ｇの幅Ｌｈ×単位深さΔＴで計算できる。本実施例では、エミッタ領域６０ｇとエミッタ領域６０ｈの不純物濃度Ｄが、ほぼ同一である。また、各エミッタ領域６０ｇ内、及びエミッタ領域６０ｈ内における不純物濃度Ｄはほぼ均一である。上部エミッタ領域６０ｇの単位深さΔＴあたりに含まれる不純物量Ｖは、上部エミッタ領域６０ｇの幅Ｌｇにほぼ比例する。その結果、上部エミッタ領域６０ｇの幅Ｌｇが最大値Ｌｇｍａｘとなる深さＴ２において、上部エミッタ領域６０ｇの単位深さΔＴあたりに含まれる不純物量Ｖも最大となる。同様に、下部エミッタ領域６０ｈの幅Ｌｈが最大値Ｌｈｍａｘとなる深さＴ３において、下部エミッタ領域６０ｈの単位深さΔＴあたりに含まれる不純物量Ｖも最大となる。深さＴ２での不純物量Ｖと、深さＴ３での不純物量Ｖは、ほぼ等しい。
【００３３】
第２実施例の半導体装置１０ａでは、上部エミッタ領域６０ｇの幅Ｌｇが、半導体層１１の表面１１ａで減少している。上部エミッタ領域６０ｇがエミッタ電極Ｅに接触する面に含まれている不純物量が減少しているために、両者の接触抵抗値を高くすることができる。これにより、ラッチアップ現象の発生を抑制することができる。
また、上記構成のエミッタ領域６０を形成するためには、深さＴ２及び深さＴ３のそれぞれに向けて不純物を注入すればよい。その後に熱処理を行なうことにより、それぞれの深さに向けて注入された不純物が拡散し、活性化する。したがって、注入された不純物が所望の領域に拡散するまでの熱処理時間を短くすることができる。
【００３４】
（第３実施例）
本発明を具現化した半導体装置とその製造方法の第３実施例を、図５と図６を参照して説明する。なお、図１の半導体装置１０と略同一の構成に関しては、同一の番号を付してその説明を省略する。
図５に示すように、本実施例の半導体装置１０ｂでは、エミッタ領域６０が、低濃度領域６０ａと高濃度領域６０ｂとから構成されている。低濃度領域６０ａが半導体層の表面に臨んで形成されている。低濃度領域６０ａの下方に高濃度領域６０ｂが形成されている。低濃度領域６０ａの下面と高濃度領域６０ｂの上面は接している。低濃度領域６０ａと高濃度領域６０ｂは、トレンチ１４に接している。
低濃度領域６０ａの幅Ｌａは、半導体層１１の表面１１ａからの深さに依存して変化している。低濃度領域６０ａの幅Ｌａが最大値Ｌａｍａｘとなる深さが、半導体層１１の表面１１ａよりも深部側に距離Ｔ７だけオフセットされている。高濃度領域６０ｂの幅Ｌｂは、半導体層１１の表面１１ａからの深さに依存して変化している。高濃度領域６０ｂの幅Ｌｂが最大値Ｌｂｍａｘとなる深さが、半導体層１１の表面１１ａよりも深部側に距離Ｔ４だけオフセットされている。なお、距離Ｔ７は距離Ｔ４よりも小さい。また、低濃度領域６０ａの幅Ｌａの最大値Ｌａｍａｘは、高濃度領域６０ｂの幅Ｌｂの最大値Ｌｂｍａｘよりも小さい。
低濃度領域６０ａ内の不純物濃度はほぼ均一である。高濃度領域６０ｂ内の不純物濃度もほぼ均一である。また、低濃度領域６０ａの不純物濃度Ｄ１は、高濃度領域６０ｂの不純物濃度Ｄ２よりも低い。
【００３５】
図６に、低濃度領域６０ａと高濃度領域６０ｂの単位深さΔＴあたりに含まれる不純物量Ｖを示す。低濃度領域６０ａの単位深さΔＴあたりに含まれる不純物量Ｖは、不純物濃度Ｄ１×低濃度領域６０ａの幅Ｌａ×単位深さΔＴで計算できる。高濃度領域６０ｂの単位深さΔＴあたりに含まれる不純物量Ｖは、不純物濃度Ｄ２×高濃度領域６０ｂの幅Ｌｂ×単位深さΔＴで計算できる。上記したように、不純物濃度Ｄ１の方が、不純物濃度Ｄ２よりも小さい。また、低濃度領域６０ａの幅Ｌａの最大値Ｌａｍａｘの方が、高濃度領域６０ｂの幅Ｌｂの最大値Ｌｂｍａｘよりも小さい。したがって、高濃度領域６０ｂの幅Ｌｂが最大値Ｌｂｍａｘとなる深さＴ４において、エミッタ領域６０の単位深さΔＴあたりに含まれる不純物量Ｖも最大となる。
【００３６】
半導体装置１０ｂでは、半導体層１１の表面１１ａに臨んで形成されているエミッタ領域が、不純物の濃度が低い低濃度領域６０ａとなっている。これにより、エミッタ領域６０がエミッタ電極Ｅと接触する面に含まれている不純物量が減少しているために、両者の接触抵抗値を高くすることができる。
また、半導体装置１０ｂでは、低濃度領域６０ａの幅Ｌａが、半導体層１１の表面１１ａで減少している。これによって、さらに、低濃度領域６０ａがエミッタ電極Ｅに接触する面に含まれている不純物量がさらに減少しており、両者の接触抵抗値を高くすることができる。
これらにより、ラッチアップ現象の発生を抑制することができる。
【００３７】
本実施例では、低濃度領域６０ａの幅Ｌａの最大値Ｌａｍａｘが、高濃度領域６０ｂの幅Ｌｂの最大値Ｌｂｍａｘよりも小さい場合について説明したが、図６に示すように、エミッタ電極Ｅに接触する面に含まれている不純物量が減少していればよく、低濃度領域６０ａの幅Ｌａの最大値Ｌａｍａｘと、高濃度領域６０ｂの幅Ｌｂの最大値Ｌｂｍａｘは同じでもよい。また、高濃度領域６０ｂの幅Ｌｂの最大値Ｌｂｍａｘの最大値Ｌｂｍａｘが、低濃度領域６０ａの幅Ｌａの最大値Ｌａｍａｘよりも小さくてもよい。
【００３８】
（第４実施例）
本発明を具現化した半導体装置とその製造方法の第４実施例を、図７と図８を参照して説明する。なお、図１の半導体装置１０と略同一の構成に関しては、同一の番号を付してその説明を省略する。
図７に示すように、本実施例の半導体装置１０ｄでは、エミッタ領域６０が、第１エミッタ領域６０ｃと第２エミッタ領域６０ｄとから構成されている。第１エミッタ領域６０ｃと第２エミッタ領域６０ｄは、その上端面が半導体層の表面に臨んでいる。また、下端面はボディ領域５０内に存在する。したがって、第１エミッタ領域６０ｃ及び第２エミッタ領域６０ｄとドリフト領域２０との間は、ボディ領域５０によって分離されている。各エミッタ領域６０ｃ，６０ｄは、第１エミッタ領域６０ｃの幅Ｌｃは、半導体層１１の表面１１ａからの深さに依存して変化している。第１エミッタ領域６０ｃの幅Ｌｃが最大値Ｌｃｍａｘとなる深さが、半導体層１１の表面１１ａよりも深部側に距離Ｔ６だけオフセットされている。第１エミッタ領域６０ｃは、深さＴ６でトレンチ１４の側面１４ｂと接している。第２エミッタ領域６０ｄの幅Ｌｄが最大値Ｌｄｍａｘとなる深さが、半導体層１１の表面１１ａよりも深部側に距離Ｔ６だけオフセットされている。第２エミッタ領域６０ｄは、深さＴ６で第１エミッタ領域６０ｃと接している。
また、第１エミッタ領域６０ｃの幅Ｌｃの最大値Ｌｃｍａｘと、第２エミッタ領域６０ｄの幅Ｌｄの最大値Ｌｄｍａｘは、ほぼ同じ値となっている。
第１エミッタ領域６０ｃ内の不純物濃度はほぼ均一である。第２エミッタ領域６０ｄ内の不純物濃度もほぼ均一である。また、第１エミッタ領域６０ｃ内の不純物濃度と第２エミッタ領域６０ｄ内の不純物濃度は、ほぼ同一である。
【００３９】
図８に、第１エミッタ領域６０ｃと第２エミッタ領域６０ｄから構成されるエミッタ領域６０の単位深さΔＴあたりに含まれる不純物量Ｖを示す。
エミッタ領域６０の幅は、第１エミッタ領域６０ｃの幅Ｌｃと、第２エミッタ領域６０ｄの幅Ｌｄを加算した値である。エミッタ領域６０の単位深さΔＴあたりに含まれる不純物量Ｖは、不純物濃度Ｄ×エミッタ領域６０の幅（幅Ｌｃ＋幅Ｌｄ）×単位深さΔＴで計算できる。
その結果、エミッタ領域６０の幅（幅Ｌｃ＋幅Ｌｄ）が最大値（極大値Ｌｃｍａｘ＋極大値Ｌｄｍａｘ）となる深さＴ６において、エミッタ領域６０の単位深さΔＴあたりに含まれる不純物量Ｖも最大となる。
【００４０】
第４実施例の半導体装置１０ｄでは、エミッタ領域６０の幅（幅Ｌｃ＋幅Ｌｄ）が、半導体層１１の表面１１ａで減少している。エミッタ領域６０がエミッタ電極Ｅに接触する面に含まれている不純物量が減少しているために、両者の接触抵抗値を高くすることができる。これにより、ラッチアップ現象の発生を抑制することができる。
【００４１】
（第５実施例）
本発明を具現化した半導体装置とその製造方法の第５実施例を、図９を参照して説明する。なお、図１の半導体装置１０と略同一の構成に関しては、同一の番号を付してその説明を省略する。
図９に示すように、本実施例の半導体装置１０ｅでは、半導体層１１の表面１１ａとエミッタ電極Ｅの間に配置されているポリシリコン層が複数に分割されている。そして、各ポリシリコン層７１，７２，７３には、各ポリシリコン層７１，７２，７３が接している半導体層１１の表面１１ａと同一導電型の不純物が含まれている。ポリシリコン層７１，７３はｐ型のボディコンタクト領域６１の表面に接している。ポリシリコン層７１，７３にはｐ型不純物が含まれている。ポリシリコン層７２はｎ型のエミッタ領域６０の表面に接している。ポリシリコン層７２にはｎ型不純物が含まれている。
各ポリシリコン層７１，７２，７３に、各ポリシリコン層７１，７２，７３が接している半導体層の表面と同一導電型の不純物が含まれていると、その半導体層の表面と各ポリシリコン層７１，７２，７３間の抵抗が下がる。また、各ポリシリコン層７１，７２，７３に、各ポリシリコン層７１，７２，７３が接している半導体層の表面と反対導電型の不純物が含まれていると、その半導体層１１の表面１１ａと各ポリシリコン層７１，７２，７３間の抵抗が上がる。これを利用して、半導体層１１の表面１１ａと各ポリシリコン層７１，７２，７３間の抵抗を調整することができる。
例えば、図９のポリシリコン層７２に、ｎ型不純物ではなく、ｐ型不純物を注入すると、エミッタ領域６０とポリシリコン層７２の接触部分の抵抗値を高くすることができる。これにより、ラッチアップ現象の発生を抑制することができる。
【００４２】
各ポリシリコン層７１，７２，７３に含まれている不純物は、各ポリシリコン層７１，７２，７３にイオン注入してもよいし、各ポリシリコン層７１，７２，７３に半導体層の表面から染み出したものを利用してもよい。
なお、上記したように、不純物をイオン注入したポリシリコン層を半導体層の表面に配置すると、その不純物が半導体層に染み出す。この現象を利用し、半導体層の表面にその不純物を含む半導体層を薄く形成することもできる。
【００４３】
（第６実施例）
本発明を具現化した半導体装置とその製造方法の第６実施例を、図１０を参照して説明する。なお、図１の半導体装置１０と略同一の構成に関しては、同一の番号を付してその説明を省略する。
図１０に示すように、本実施例の半導体装置１０ｆでは、半導体層１１の表面１１ａとエミッタ電極Ｅの間に配置されているポリシリコン層が複数に分割されている。各ポリシリコン層７４ａ〜７４ｉは、半導体装置１０（併せて図１参照）のポリシリコン層７０等と比較して、半導体層の表面から厚く形成されている。この厚いポリシリコン層７４ａ〜７４ｉを、互いに離間した状態で半導体層の表面上に配置している。これにより、ポリシリコン層７４ａ〜７４ｉの表面と、ポリシリコン層７４ａ〜７４ｉの側面と、ポリシリコン層７４ａ〜７４ｉが形成されていない半導体層１１の表面１１ａに接触するエミッタ電極Ｅを形成することができる。したがって、ポリシリコン層７４ａ〜７４ｉとエミッタ電極Ｅを形成する金属（Ａｌ等）との接触面積が広い。ポリシリコン層７４ａ〜７４ｉとエミッタ電極Ｅとの間の接触抵抗値を低減化することができる。この現象を利用して、ポリシリコン層７４ａ〜７４ｉとエミッタ電極Ｅとの間の接触抵抗値を調整することができる。
【００４４】
また、各ポリシリコン層７４ａ〜７４ｉには、不純物が含まれていてもよい。これにより、図９に示した第５実施例の半導体装置１０ｅと同様に、各ポリシリコン層７１，７２，７３と半導体層１１の表面１１ａとの間の接触抵抗値を調整することができる。
なお、第１実施例〜第６実施例では、エミッタ電極Ｅと半導体層１１の表面１１ａの間に形成する導電性部材の層がポリシリコン層７０である場合について説明したが、その導電性部材はポリシリコン層ではなくてもよい。
【００４５】
第１実施例〜第４実施例の半導体装置１０，１０ａ，１０ｂ，１０ｄによると、ラッチアップ現象の防止のために、エミッタ領域６０の深さを浅く形成する必要がない。したがって、半導体装置１０，１０ａ，１０ｂ，１０ｄがオン状態のときに、エミッタ領域６０に達するチャネル領域が確実に形成される半導体装置を形成することができる。また、半導体装置１０，１０ａ，１０ｂ，１０ｄによると、エミッタ領域６０と、エミッタ電極Ｅの接触抵抗値を高くすることができる。すなわち、エミッタ領域６０とエミッタ電極Ｅとの間に、高抵抗となる領域を形成することができる。これにより、ラッチアップ現象の発生を抑制することができる。第５，第６実施例の半導体装置１０ｅ，１０ｆによると、ポリシリコン層７１〜７３，７４ａ〜７４ｉと半導体層１１の表面１１ａとの間の抵抗値を調整することができる。第６実施例の半導体装置１０ｆによると、ポリシリコン層７１〜７３，７４ａ〜７４ｉとエミッタ電極Ｅとの間の抵抗値を調整することができる。
【００４６】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４７】
【図１】半導体装置１０の要部断面図である。
【図２】半導体装置１０について、半導体層の表面からの深さに対応するｎ型不純物の濃度を示す。
【図３】半導体装置１０ａの要部断面図である。
【図４】半導体装置１０ａについて、半導体層の表面からの深さに対応するｎ型不純物の濃度を示す。
【図５】半導体装置１０ｂの要部断面図である。
【図６】半導体装置１０ｂについて、半導体層の表面からの深さに対応するｎ型不純物の濃度を示す。
【図７】半導体装置１０ｄの要部断面図である。
【図８】半導体装置１０ｄについて、半導体層の表面からの深さに対応するｎ型不純物の濃度を示す。
【図９】半導体装置１０ｅの要部断面図である。
【図１０】半導体装置１０ｆの要部断面図である。
【図１１】従来技術を示す図である。
【符号の説明】
【００４８】
１０，１０ａ，１０ｂ，１０ｄ，１０ｅ，１０ｆ  半導体装置
１２  絶縁層
１３  トレンチゲート電極
１４  トレンチ
２０  ドリフト領域
３０  バッファ領域
４０  コレクタ領域
５０  ボディ領域
６０  エミッタ領域
６０ａ  低濃度領域
６０ｂ  高濃度領域
６０ｃ  第１エミッタ領域
６０ｄ  第２エミッタ領域
６０ｇ  上部エミッタ領域
６０ｈ  下部エミッタ領域
６１  ボディコンタクト領域
７０，７１，７２，７３，７４ａ，７４ｂ，７４ｃ，７４ｄ，７４ｅ，７４ｆ，７４ｇ，７４ｈ，７４ｉ  ポリシリコン層
【図１】
2008198816.tif 000003
【図２】
2008198816.tif 000004
【図３】
2008198816.tif 000005
【図４】
2008198816.tif 000006
【図５】
2008198816.tif 000007
【図６】
2008198816.tif 000008
【図７】
2008198816.tif 000009
【図８】
2008198816.tif 000010
【図９】
2008198816.tif 000011
【図１０】
2008198816.tif 000012
【図１１】
2008198816.tif 000013