(57)【要約】【課題】粒界が形成される位置を制御することが可能な結晶質半導体膜の製造方法を提供する。【解決手段】  基板１１に支持された非晶質半導体膜２２を用意する工程と、非晶質半導体膜にＡｒイオンを注入する工程と、工程（ｂ）の後に、非晶質半導体膜に結晶化を促進する触媒元素３５を付与する工程と、工程（ｃ）の後に、非晶質半導体膜の少なくとも一部を固相結晶化することによって、結晶質半導体膜２４を得る工程（ｄ）とを包含する。  基板１１に支持された非晶質状態の半導体膜２２を用意する工程（ａ）と、半導体膜の第１領域に第１の濃度でＡｒイオンを注入する工程（ｂ）と、工程（ｂ）の後に、半導体膜の第１領域と第１領域外の第２領域とを含む領域に、結晶化を促進する触媒元素を付与する工程（ｃ）と、工程（ｃ）の後に、半導体膜を加熱することによって半導体膜の少なくとも第２領域を固相結晶化させる工程（ｄ）とを包含する。【選択図】図１
2008198643.tif 000002
【特許請求の範囲】
【請求項１】
基板に支持された非晶質状態の半導体膜を用意する工程（ａ）と、
前記半導体膜の第１領域に第１の濃度でＡｒイオンを注入する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体膜の前記第１領域と前記第１領域外の第２領域とを含む領域に、結晶化を促進する触媒元素を付与する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体膜を加熱することによって前記半導体膜の少なくとも前記第２領域を固相結晶化させる工程（ｄ）と、
を包含する、結晶質半導体膜の製造方法。
【請求項２】
前記半導体膜の前記第２領域にＡｒイオンを注入することなく、前記工程（ｃ）を行う、請求項１に記載の結晶質半導体膜の製造方法。
【請求項３】
前記工程（ｃ）の前に、前記半導体膜の前記第２領域に、前記第１の濃度よりも低い第２の濃度でＡｒイオンを注入する工程（ｂ２）をさらに含む、請求項１に記載の結晶質半導体膜の製造方法。
【請求項４】
前記半導体膜はシリコン膜であって、前記第１の濃度は１×１０18ｉｏｎ／ｃｍ3超１×１０20ｉｏｎ／ｃｍ3以下である、請求項２または３に記載の結晶質半導体膜の製造方法。
【請求項５】
前記工程（ｃ）は、前記半導体膜の前記第１領域を結晶化する工程を包含し、前記第１領域に形成された結晶粒の平均粒径は、前記第２領域に形成された結晶粒の平均粒径よりも大きい、請求項２から４のいずれに記載の結晶質半導体膜の製造方法。
【請求項６】
前記工程（ｄ）の後に、前記半導体膜にレーザーアニール処理を施す工程（ｅ）をさらに包含する、請求項５に記載の結晶質半導体膜の製造方法。
【請求項７】
前記半導体膜はシリコン膜であって、前記第１の濃度は１×１０20ｉｏｎ／ｃｍ3超である、請求項２または３に記載の結晶質半導体膜の製造方法。
【請求項８】
前記工程（ｃ）において前記半導体膜の前記第１領域に結晶粒を生成させない、請求項７に記載の結晶質半導体膜の製造方法。
【請求項９】
前記工程（ｄ）の後に、前記半導体膜の前記第２領域にレーザーアニール処理を施す工程と、前記半導体膜の前記第１領域をレーザー結晶化させる工程（ｅ）をさらに包含する、請求項８に記載の結晶質半導体膜の製造方法。
【請求項１０】
前記半導体膜の前記第２領域に形成された結晶粒の平均粒径は３μｍ超である、請求項１から９のいずれかに記載の結晶質半導体膜の製造方法。
【請求項１１】
前記第２領域は前記第１領域に包囲されている、請求項１から１０のいずれかに記載の結晶質半導体膜の製造方法。
【請求項１２】
基板上にＴＦＴを備えるアクティブマトリクス基板の製造方法であって、
請求項１から１１のいずれかに記載の結晶質半導体膜の製造方法によって結晶質半導体膜を製造する工程と、
前記結晶質半導体膜の前記第２領域の少なくとも一部を含むチャネル領域が形成されたＴＦＴを作製する工程と、
を包含する、アクティブマトリクス基板の製造方法。
【請求項１３】
前記結晶質半導体膜を製造する工程は、
前記工程（ａ）の前に、前記基板上に遮光性の材料から形成された部材を形成する工程を包含し、前記工程（ａ）における前記半導体膜は前記部材上に形成されており、
前記工程（ｂ）は、前記半導体膜を覆うポジ型レジスト膜を形成する工程と、前記遮光部を介して前記ポジ型レジスト膜を露光し現像することによって、前記第１領域を露出する開口部を有するレジスト層を前記半導体膜上に形成する工程と、前記レジスト層をマスクとしてＡｒイオンを注入する工程とを含む、請求項１２に記載のアクティブマトリクス基板の製造方法。
【請求項１４】
前記結晶質半導体膜は前記第１領域がレーザー結晶化されており、
前記ＴＦＴを作製する工程は、前記第１領域にソース領域およびドレイン領域を形成する工程を更に含む、請求項１２または１３に記載のアクティブマトリクス基板の製造方法。
【請求項１５】
前記ＴＦＴを作製する工程は、前記第１領域に前記触媒をゲッタリングする工程を包含する、請求項１２から１４のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１６】
前記ＴＦＴを作製する工程は、前記第１領域を結晶化した後に、前記第１領域の少なくとも一部に濃度１×１０18ｉｏｎ／ｃｍ3以上のＡｒイオンを注入する工程をさらに包含する、請求項１２から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１７】
前記少なくとも一部は、ソース領域およびドレイン領域となる領域の少なくとも一部を含む、請求項１６に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶質半導体膜の製造方法およびアクティブマトリクス基板の製造方法に関し、特に、表示装置用のアクティブマトリクス基板の製造プロセスにおいて好適に用いられる結晶質半導体膜の製造方法に関する。
【背景技術】
【０００２】
携帯電話などの携帯電子機器に用いられる表示装置は、小型化、低消費電力化、または低電圧駆動化のために、機能回路を表示パネルに一体に作り込む技術（「システムオンパネル」と呼ばれることがある。）が開発され、実用化されるに至っている。機能回路としては、駆動回路だけでなく、メモリ回路やクロック発生回路等のロジック回路の一体化（モノリシック化）が進められている。
【０００３】
これらの機能回路に用いられる薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）は、画素に設けられるＴＦＴよりも高速動作が必要であり、非晶質半導体よりも高い電界効果移動度が得られる結晶質半導体が用いられている。
【０００４】
ガラス基板などの透明絶縁基板上に結晶質半導体膜を形成する方法の１つとして、非晶質半導体膜に結晶化を促進する作用を有する金属元素（触媒元素）を添加した後、加熱処理を施すことにより、従来よりも低温で且つ短時間の加熱処理で、結晶質半導体を得る固相結晶化（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｉｚａｔｉｏｎ：ＳＰＣ）法が開発されている（例えば特許文献１）。この方法で得られた結晶質シリコン膜は、結晶粒の配向方向が揃っており、連続粒界結晶シリコン（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ：ＣＧシリコン）膜と呼ばれており、本出願人によって実用化されている。ＣＧシリコン膜の結晶粒の大きさ（平均粒径）は、製造プロセスに依存するが、約３μｍ以上約８μｍ以下であり、通常のレーザー結晶化によって作製された多結晶シリコン膜（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ：ＬＰＳ）の結晶粒（数百ｎｍ程度）よりも大きく、且つ、結晶粒の配向性が高いことから、優れた電気特性（例えば高い移動度）を有している。
【特許文献１】特開平６−２４４１０３公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＣＧＳ膜を用いてチャネル長及びチャネル幅が小さいＴＦＴ基板を作製すると、ＴＦＴ間の特性（例えば、ＴＦＴのオン電流値）のばらつきが大きくなるという問題があった。これは、ＣＧシリコン膜の結晶粒が比較的大きいために起こる問題である。すなわち、ＣＧシリコン膜の結晶粒の平均粒径（約３〜８μｍ）はＴＦＴのチャネル領域の大きさと同程度であるので、基板上に形成された多数のＴＦＴの中には、チャネル領域を流れる電流の経路を横切る粒界が存在しているものと、そのような粒界が存在しないものとが混在することになる。結晶粒径がチャネル領域に比べて十分に小さいと、全てのＴＦＴにおいて上述の粒界がチャネル領域に複数存在するので、その結果として、ＴＦＴ特性のばらつきが抑制されるのに対し、結晶粒がチャネル領域と同程度の大きさを有しているがために、上述の問題が生じるのである。
【０００６】
この問題を解決するためには、結晶の粒径をさらに大きくすることもさることながら、最も重要なことは、粒界の位置（伸びる方向を含む）を制御する技術を確立することである。
【０００７】
本発明は上記の問題を解決するためになされたものであり、その主な目的は、粒界が形成される位置を制御することが可能な結晶質半導体膜の製造方法を提供することにある。また、本発明の他の目的は、領域に応じて結晶粒の大きさを制御することが可能な結晶質半導体膜の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の結晶質半導体膜の製造方法は、基板に支持された非晶質状態の半導体膜を用意する工程（ａ）と、前記半導体膜の第１領域に第１の濃度でＡｒイオンを注入する工程（ｂ）と、前記工程（ｂ）の後に、前記半導体膜の前記第１領域と前記第１領域外の第２領域とを含む領域に、結晶化を促進する触媒元素を付与する工程（ｃ）と、前記工程（ｃ）の後に、前記半導体膜を加熱することによって前記半導体膜の少なくとも前記第２領域を固相結晶化させる工程（ｄ）とを包含することを特徴とする。
【０００９】
ある実施形態において、前記半導体膜の前記第２領域にＡｒイオンを注入することなく、前記工程（ｃ）を行う。
【００１０】
ある実施形態において、前記工程（ｃ）の前に、前記半導体膜の前記第２領域に、前記第１の濃度よりも低い第２の濃度でＡｒイオンを注入する工程（ｂ２）をさらに含む。
【００１１】
ある実施形態において、前記半導体膜はシリコン膜であって、前記第１の濃度は１×１０18ｉｏｎ／ｃｍ3超１×１０20ｉｏｎ／ｃｍ3以下である。
【００１２】
ある実施形態において、前記工程（ｃ）は前記半導体膜の前記第１領域を結晶化する工程を包含し、前記第１領域に形成された結晶粒の平均粒径は、前記第２領域に形成された結晶粒の平均粒径よりも大きい。
【００１３】
ある実施形態において、前記工程（ｄ）の後に、前記半導体膜にレーザーアニール処理を施す工程（ｅ）をさらに包含する。
【００１４】
ある実施形態において、前記半導体膜はシリコン膜であって、前記第１の濃度は１×１０20ｉｏｎ／ｃｍ3超である。
【００１５】
ある実施形態において、前記工程（ｃ）において前記半導体膜の前記第１領域に結晶粒を生成させない。
【００１６】
ある実施形態において、前記工程（ｄ）の後に、前記半導体膜の前記第２領域にレーザーアニール処理を施す工程と、前記半導体膜の前記第１領域をレーザー結晶化させる工程（ｅ）をさらに包含する。
【００１７】
ある実施形態において、前記半導体膜の前記第２領域に形成された結晶粒の平均粒径は３μｍ超である。
【００１８】
ある実施形態において、前記第２領域は前記第１領域に包囲されている。
【００１９】
本発明のアクティブマトリクス基板（ＴＦＴ基板）の製造方法は、基板上にＴＦＴを備えるアクティブマトリクス基板の製造方法であって、上記のいずれかの結晶質半導体膜の製造方法によって結晶質半導体膜を製造する工程と、前記結晶質半導体膜の前記第２領域の少なくとも一部を含むチャネル領域が形成されたＴＦＴを作製する工程とを包含することを特徴とする。
【００２０】
ある実施形態において、前記結晶質半導体膜を製造する工程は、前記工程（ａ）の前に、前記基板上に遮光性の材料から形成された部材を形成する工程を包含し、前記工程（ａ）における前記半導体膜は前記部材上に形成されており、前記工程（ｂ）は、前記半導体膜を覆うポジ型レジスト膜を形成する工程と、前記遮光部を介して前記ポジ型レジスト膜を露光し現像することによって、前記第１領域を露出する開口部を有するレジスト層を前記半導体膜上に形成する工程と、前記レジスト層をマスクとしてＡｒイオンを注入する工程とを含む。
【００２１】
ある実施形態において、前記結晶質半導体膜は前記第１領域がレーザー結晶化されており、前記ＴＦＴを作製する工程は、前記第１領域にソース領域およびドレイン領域を形成する工程を更に含む。
【００２２】
ある実施形態において、前記ＴＦＴを作製する工程は、前記第１領域に前記触媒をゲッタリングする工程を包含する。
【００２３】
ある実施形態において、前記ＴＦＴを作製する工程は、前記第１領域を結晶化した後に、前記第１領域の少なくとも一部に濃度１×１０18ｉｏｎ／ｃｍ3以上のＡｒイオンを注入する工程をさらに包含する。
【００２４】
ある実施形態において、前記少なくとも一部は、ソース領域およびドレイン領域となる領域の少なくとも一部を含む。
【発明の効果】
【００２５】
本発明によれば、非晶質半導体膜にＡｒ（アルゴン）イオンを注入する工程を追加するだけで、粒界が形成される位置を制御することができる結晶質半導体膜の製造方法が提供される。さらに、本発明によれば、Ａｒイオンを注入する領域およびドーズ量（濃度）を調整することによって、固相結晶化によって形成される結晶粒の粒径を制御する、あるいは、結晶粒を生成させないようにできる。また、固相結晶化に続いてレーザーアニール処理を行うことによって、固相成長結晶とレーザーアニール結晶とを有する結晶質半導体膜を製造することができる。
【００２６】
本発明の結晶質半導体膜を用いることによって、チャネル領域を流れる電流の経路を横切る粒界が存在しないようにＴＦＴを作製することができる。その結果、ＴＦＴの特性のばらつきが抑制されたアクティブマトリクス基板を製造することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して、本発明による実施形態の結晶質半導体膜の製造方法およびそれを用いたＴＦＴおよびＴＦＴ基板の製造方法を説明する。ここでは、結晶質シリコン膜を製造する方法の実施形態を説明するが、本発明の製造方法はシリコン膜に限定されず、ゲルマニウム膜、ゲルマニウムとシリコンとの混成膜（シリコン・ゲルマニウム膜）などについても適用することができる。
【００２８】
図１〜図５を参照して、本発明による実施形態の結晶質半導体膜の製造方法およびそれを用いたＴＦＴの製造方法を説明する。
【００２９】
本発明による実施形態の結晶質半導体膜の製造法は、基板に支持された非晶質状態の半導体膜を用意する工程（ａ）と、半導体膜の所定の領域に所定の濃度でＡｒイオンを注入する工程（ｂ）と、工程（ｂ）の後に、半導体膜の前記所定の領域と前記所定の領域外の他の領域とを含む領域（典型的には半導体膜の全体）に、結晶化を促進する触媒元素を付与する工程（ｃ）と、工程（ｃ）の後に、半導体膜を加熱することによって半導体膜の少なくともＡｒイオンを注入していない領域を固相結晶化させる工程（ｄ）とを包含する。
【００３０】
ここで、Ａｒイオンの注入濃度（ドーズ量）を適宜設定することによって、Ａｒイオンを注入した領域における結晶核の生成のされ易さ（結晶核が生成されるタイミング）および結晶核の生成密度（非晶質半導体膜の単位面積当たりに生成される結晶核の数）を制御することができる。これは、非晶質半導体膜中のＡｒが触媒元素をゲッタリングし、触媒元素によるシリサイドの形成を抑制するためである。なおＡｒ元素は不活性であるので、ソース領域および／またはドレイン領域に存在してもＴＦＴ特性に影響しない。
【００３１】
後に実験結果を例示して詳細に説明するように、Ａｒイオンをドーズ量１×１０13ｉｏｎ／ｃｍ2超１×１０15ｉｏｎ／ｃｍ2以下（体積換算濃度：１×１０18ｉｏｎ／ｃｍ3超１×１０20ｉｏｎ／ｃｍ3以下）の範囲で注入すると、Ａｒイオンを注入しない領域よりも、結晶核（シリサイド）の生成が抑制され、その結果、結晶核が生成されるタイミングが遅くなるとともに、結晶核の生成密度も低下する。また、Ａｒイオンをドーズ量１×１０15ｉｏｎ／ｃｍ2超（体積換算濃度：１×１０20ｉｏｎ／ｃｍ3超）の範囲で注入することによって、Ａｒイオンを注入した領域に結晶粒を生成させない（非晶質状態を維持する）ようにすることもできる。Ａｒイオンのドーズ量および体積換算濃度はファラデーカップ及びＳＩＭＳ（Secondary Ion Mass Spectrometry）分析によって求めることができる。
【００３２】
図１、図２および図５は、Ａｒイオンを体積換算濃度１×１０18ｉｏｎ／ｃｍ3超１×１０20ｉｏｎ／ｃｍ3以下の範囲となるように注入する工程を含む結晶質半導体膜の製造方法およびそれを用いてＴＦＴを製造する実施形態を説明するための工程図である。図３、図４および図５は、Ａｒイオンを体積換算濃度１×１０20ｉｏｎ／ｃｍ3超となるように注入する工程を含む結晶質半導体膜の製造方法およびそれを用いてＴＦＴを製造する実施形態を説明するための工程図である。図５に示した工程は、これら２つの実施形態に共通する工程を示している。
【００３３】
まず、図１および図２を参照して、Ａｒイオンを体積換算濃度１×１０18ｉｏｎ／ｃｍ3超１×１０20ｉｏｎ／ｃｍ3以下の範囲となるように注入する工程を含む結晶質半導体膜の製造方法およびそれを用いてＴＦＴを製造する実施形態を説明する。
【００３４】
図１（ａ）に示すように、透明絶縁基板１１に支持された非晶質状態のシリコン膜２２を用意する。透明絶縁基板１１としてガラス基板を用いる場合には、一般にベースコート層１２を設けることが好ましい。ベースコート層１２は、例えば、ＳｉＯ2および／またはＳｉＮxによって形成され、ガラス基板１１の中のアルカリイオンなどの不純物が非晶質シリコン膜２２中に拡散するのを防止する。ベースコート層１２を２層の積層構造としてもよい。ベースコート層１２の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下である。
【００３５】
非晶質シリコン膜２２は、プラズマＣＶＤ法、スパッタ法など公知の方法によって形成される。特に、ＳｉＨ4とＨ2との混合ガスを用いたプラズマＣＶＤ法は、低温でしかも高速に非晶質シリコン膜を成膜できるので好ましい。非晶質シリコン膜２２の厚さは、一般に、３０ｎｍ以上１００ｎｍ以下であり、例えば、厚さ５０ｎｍの非晶質シリコン膜を形成する。上記ベースコート層１２をプラズマＣＶＤ法で形成するプロセスを採用すると、ベースコート層１２上に非晶質シリコン膜２２を連続形成できるので、ベースコート層１２の表面が汚染されることを防ぐことができる。
【００３６】
次に、図１（ｂ）に示すように、非晶質シリコン膜２２にＡｒイオンを体積換算濃度１×１０18ｉｏｎ／ｃｍ3超１×１０20ｉｏｎ／ｃｍ3以下の範囲となるように注入する。この際、マスク層３２を形成することによって、Ａｒイオンを注入する領域を選択的に形成することができる。マスク層３２の材料にフォトレジストを用いれば、フォトリソグラフィプロセスで簡便に形成することが出来る。Ａｒイオンの注入は、例えば、室温で、雰囲気圧力１×１０-2Ｐａ以下、加速電圧が５ｋｅＶ以上１５ｋｅＶ以下の条件で行うことが好ましい。この範囲の加速電圧で、厚さ５０ｎｍの非晶質シリコン膜２２にＡｒイオンを注入すると、Ａｒイオン濃度プロファイルのピーク（Ｒｐ）が非晶質シリコン膜２２内に形成されるので、非晶質シリコン膜中のＡｒによる触媒元素のゲッタリング効果の高効率化の観点から好ましい。
【００３７】
次に、図１（ｃ）に示すように、非晶質シリコン膜２２に結晶化を促進する触媒元素３５を付与する。例えば、非晶質シリコン膜２２に対して、質量換算で１０ｐｐｍのＮｉ元素を含む化合物の水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布することによって、触媒元素３５としてＮｉ元素を非晶質シリコン膜２２に付与する。
【００３８】
触媒元素３５としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、アンチモン（Ｓｂ）から選ばれた一種または複数種の元素を用いることが望ましい。これらから選ばれた一種または複数種類の元素であれば、微量で結晶化助長の効果がある。それらの中でも、特にＮｉを用いた場合に最も顕著な効果を得ることができる。触媒元素３５は非晶質シリコン膜２２のシリコン元素と結合してシリサイド化することで結晶成長に作用する。そのときの結晶構造が、非晶質シリコン膜２２の結晶化時に一種の鋳型のように作用し、非晶質シリコン膜２２の結晶化を促す。Ｎｉは２つのＳｉとＮｉＳｉ2を形成する。ＮｉＳｉ2は螢石型の結晶構造を示し、その結晶構造は、単結晶ケイ素のダイヤモンド構造と非常に類似したものである。しかも、ＮｉＳｉ2はその格子定数が５．４０６Å（０．５４０６ｎｍ）であり、結晶質シリコンのダイヤモンド構造での格子定数５．４３０Å（０．５４３０ｎｍ）に非常に近い値をもつ。従って、ＮｉＳｉ2は、非晶質シリコン膜２２を結晶化させるための鋳型としては最適なものであり、本発明における触媒元素３５としては、Ｎｉを用いるのが最も望ましい。
【００３９】
触媒元素３５を導入する方法としては、スパッタ法、蒸着法、メッキ法、イオンドーピング法、ＣＶＤ法、スピンコート法などが挙げられる。特に、スピンコート法は、触媒元素３５を含む化合物の溶液または分散液を非晶質シリコン膜上に塗布して乾燥させる方法であり、溶液または分散液中の触媒元素の濃度を調整することによって、非晶質シリコン膜２２に導入する触媒元素３５の量を容易に調整することができるので好ましい。
【００４０】
非晶質シリコン膜２２中の触媒元素３５の濃度は、１×１０16ａｔｏｍｓ／ｃｍ3以上１×１０18ａｔｏｍｓ／ｃｍ3以下程度が好ましい。触媒元素３５の濃度が１×１０16ａｔｏｍｓ／ｃｍ3未満であると、結晶成長が不十分となり、非晶質領域が多く残ってしまう。他方、触媒元素３５の濃度が１×１０18ａｔｏｍｓ／ｃｍ3を超えると、触媒元素がＴＦＴのリーク電流の原因となるおそれがある。非晶質シリコン膜２２の厚さに応じて、非晶質シリコン膜２２の表面における触媒濃度が適当な範囲となるように、溶液を塗布、乾燥させる。触媒元素３５の表面濃度は、例えば全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法によって測定することができる。シリコン膜中の触媒元素の体積濃度は、ＳＩＭＳ分析によって求めることができる。
【００４１】
なお、触媒元素３５を非晶質シリコン膜２２に導入する工程は、後の固相結晶化工程の前であれば、ガラス基板１１上（ベースコート層１２を設けた場合はベースコート層１２上、以下同じ。）に非晶質シリコン膜２２を形成する前または後のいずれの時点で行ってもよい。
【００４２】
次に、図１（ｄ）〜（ｆ）に示すよう、非晶質シリコン膜２２を固相結晶化させる。
【００４３】
固相結晶化は、例えば、不活性雰囲気下（例えば窒素雰囲気下）で加熱処理を行うことによって起こる。この加熱処理としては、５５０℃以上６００℃以下の温度範囲で３０分以上４時間以下の時間にわたってアニール処理を行うことが好ましい。例えば、窒素雰囲気にて５８０℃で１時間の加熱処理を行う。この加熱処理において、非晶質シリコン膜２２の表面に付与されたニッケル３５が非晶質シリコン膜２２中に拡散すると共に、シリサイド化が起こり、シリサイドを核として結晶粒が生成され、結晶粒の成長が進行する。このようにして、非晶質シリコン膜２２の結晶化が固相で進行する。なお、加熱処理には炉を用いてもよいし、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。
【００４４】
Ａｒイオンを体積換算濃度が１×１０18ｉｏｎ／ｃｍ3超１×１０20ｉｏｎ／ｃｍ3以下の範囲となるように注入した場合、Ａｒイオンを注入した領域（すなわちマスク３２で覆われていない領域）では結晶核が生成され難くなるので、図１（ｄ）に示すように、Ａｒイオンを注入していない領域（すなわちマスク３２で覆われている領域）で先に結晶核の生成および成長が起こる。その結果、図１（ｅ）に示すように、半導体膜のＡｒイオンを注入していない領域が固相結晶化され多結晶領域２４ａとなる。本明細書においては、多結晶領域を部分的に含む膜も結晶質膜と呼ぶ。
【００４５】
ここで注目すべきは、Ａｒイオンを注入していない領域から結晶核の生成・成長が先に起こるので、図１（ｅ）に示したように、この領域に生成された結晶粒の成長が、Ａｒイオンを注入した領域に生成され成長する結晶粒によって阻害されないということである。すなわち、結晶核の生成のタイミングがずれる結果、Ａｒイオンを注入していない領域内で先に生成され成長している結晶粒は、Ａｒイオンを注入した領域内で遅れて生成され成長している結晶粒と衝突（インピンジ）するまでに充分に成長することができる。したがって、Ａｒイオンを注入していない領域に生成された結晶粒は、Ａｒイオンを注入した領域との境界を越えて成長することができる。Ａｒイオンを注入しない領域の大きさを１つの結晶核しか形成されない大きさとし、その周りに上記濃度でＡｒイオンを注入すると、Ａｒイオンを注入しない領域に生成された結晶粒はこの領域内で他の結晶粒と衝突することなく、この領域の境界を超えて成長する。すなわち、Ａｒイオンを注入していない領域内には結晶粒界が形成されない。後に説明するように、多結晶領域２４ａを用いてチャネル領域を形成することによって、チャネル領域を流れる電流の経路（キャリアパス）を横切る粒界が存在しないようにＴＦＴを作製することができる。
【００４６】
また、Ａｒイオンが上記濃度で注入された領域では、注入されていない領域よりも結晶核の生成が時間的に遅れると共に、結晶核の生成密度が低い。その結果、固相結晶化によって得られる多結晶領域２４ｂにおける結晶粒の平均粒径は多結晶領域２４ａの結晶粒の平均粒径よりも大きい。例えば、Ａｒイオンを注入していない領域に対応する多結晶領域２４ａの結晶粒の平均粒径は、従来のＣＧシリコン（例えば結晶粒径３μｍ以上８μｍ以下）と同じかそれより若干大きい程度であり、Ａｒイオンが上記濃度で注入された領域に対応する多結晶領域２４ｂの結晶粒の平均粒径はこれよりもさらに大きい。例えば多結晶領域２４ａの結晶粒の平均粒径が８μｍのとき、多結晶領域２４ｂの結晶粒の平均粒径は８μｍ超３０μｍ未満となる（後述の実験例参照）。このように、Ａｒイオンを注入する領域を選択的に設けることによって、結晶質シリコン膜２４内に、平均粒径が小さい結晶粒を含む多結晶領域２４ａと平均粒径が大きい結晶粒を含む多結晶領域２４ｂとを作り分けることができる。
【００４７】
このように固相結晶化によって得られた直後の結晶質シリコン膜２４においては、結晶欠陥が存在する。図１（ｅ）および（ｆ）における多結晶領域２４ａおよび２４ｂ中の破線は結晶欠陥を模式的に示している。
【００４８】
なお、ＣＧシリコン膜においては、その結晶の面配向が主に〈１１１〉晶帯面で構成される。さらに具体的には、結晶質半導体膜の面配向の割合は、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。
【００４９】
次に、図２（ａ）〜（ｄ）を参照する。
【００５０】
結晶質シリコン膜２４中の結晶欠陥を低減・消滅させるために、結晶質シリコン膜２４を溶融再結晶化することが好ましい。結晶質シリコン膜２４を溶融再結晶化することによって、図２（ａ）に示すように、欠陥を減少・消滅させられ、結晶性を一層向上させられた結晶質シリコン膜２６が得られる。
【００５１】
溶融再結晶化工程は、結晶質半導体膜に対し、エキシマレーザー光などの光線を照射することによって行うことが好ましい。レーザー光を用いて溶融再結晶化させることをレーザーアニール処理ということがある。詳細には、レーザー光としてはパルスレーザ光を用い、結晶質半導体膜の任意の一点につき、複数回、連続的に照射する。このレーザー照射は、酸素を含む雰囲気下で行われることが好ましい。これにより、結晶質シリコン膜の表面にはリッジが形成されるが、良好な結晶性が得られる。具体的な条件は、シリコンやその下に設けたベースコート層（絶縁膜）の膜質や膜厚などによって相違するが、例えば、光線のエネルギー密度を約３００ｍＪ／ｃｍ2以上約５００ｍＪ／ｃｍ2以下の範囲に制御することが好ましい。
【００５２】
このように結晶化を促進する触媒元素を用い、上記のように加熱処理によって固相結晶化された結晶質半導体膜（すなわちＣＧシリコン膜）に対して溶融再結晶化を行なうことにより、前述した効果に加えて、さらに面方位の揃ったより良好な結晶質シリコン膜を得ることができる。このようにＣＳシリコン膜をレーザーアニール処理するプロセスを採用すると、非晶質シリコン膜を溶融結晶化するＬＰＳ法を採用した場合に比べて、電界効果移動度が２倍以上高い、電流駆動能力に優れたＴＦＴが得られる。
【００５３】
次に、図２（ｂ）に示すように、レーザーアニール処理された結晶質シリコン膜２６をパターニングすることによって、ＴＦＴを形成すべき領域に島状の結晶質シリコン膜２６を形成する。パターニングは、通常のプラズマエッチング法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）などによって行われる。エッチングガスとしては、ＣＦ4やＳＦ6等のフロン系ガス、あるいは、これらのフロン系ガスと酸素との混合ガスなどが用いられる。これらのエッチング法のなかでも、特に、ＩＣＰエッチング法やＲＩＥ法が好ましい。なお、結晶質シリコン膜２４にレーザーアニールを施す工程と、島状にパターニングする工程とは順序を逆にしてもよい。次に、図２（ｂ）に示すように、島状結晶質シリコン膜２６を覆うゲート絶縁膜４２を形成する。ゲート絶縁膜４２としては、厚さ２０ｎｍ以上１５０ｎｍ以下のＳｉＯ2膜が好ましく、例えば１００ｎｍのＳｉＯ2膜を用いる。
【００５４】
続いて、図２（ｃ）に示すように、ゲート絶縁膜４２上にゲート電極４４を形成する。ゲート電極４４は、例えば、窒化チタンとアルミニウムとの２層膜や、タンタル（Ｔａ）あるいはタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）などの高融点金属を用いることが好ましい。ゲート電極４４の厚さは３００ｎｍ以上６００ｎｍ以下が好ましく、例えば４５０ｎｍである。
【００５５】
次いで、図２（ｄ）に示すように、ゲート電極４４をマスクとして、イオンドーピング法によって島状結晶質シリコン膜２６に不純物を注入する。この工程によって、島状結晶質シリコン膜２６のゲート電極４４に覆われていない領域２６ｓおよび２６ｄには高濃度のリンが注入される。ゲート電極４４にマスクされリンが注入されない領域２６ｃは、後にＴＦＴのチャネル領域となる。ｎチャネル型ＴＦＴの場合には、ドナーとして代表的にはリンが添加される。また、ｐチャネル型ＴＦＴの場合であればアクセプタとして硼素が添加される。リンを添加する場合にはＰＨ3を、また硼素を添加する場合にはＢ2Ｈ6を用いる。これらは通常水素で希釈されて供給される。この後の工程は、図５を参照して後に説明する。
【００５６】
次に、図３および図４を参照して、Ａｒイオンを体積換算濃度１×１０20ｉｏｎ／ｃｍ3超となるように注入する工程を含む結晶質半導体膜の製造方法およびそれを用いてＴＦＴを製造する実施形態を説明する。
【００５７】
まず、図３（ａ）に示すように、透明絶縁基板１１に支持された非晶質状態のシリコン膜２２を用意する。この工程は、図１（ａ）を参照して前述したのと同様に実行できる。例えば、厚さ５０ｎｍの非晶質シリコン膜２２を形成する。
【００５８】
次に、図３（ｂ）に示すように、マスク３２を介して非晶質シリコン膜２２にＡｒイオンを体積換算濃度１×１０20ｉｏｎ／ｃｍ3超となるように注入する。Ａｒイオン注入工程も上記図１（ｂ）を参照して説明したのと同様に実行できる。Ａｒイオン濃度プロファイルのピーク（Ｒｐ）が非晶質シリコン膜２２内に形成されることが好ましい。
【００５９】
次に、図３（ｃ）に示すように、非晶質シリコン膜２２に結晶化を促進する触媒元素３５を付与する。この工程は、図１（ｃ）を参照して前述したのと同様に実行できる。
【００６０】
次に、図３（ｄ）〜（ｅ）に示すよう、非晶質シリコン膜２２を固相結晶化させる。固相結晶化は、図１（ｄ）〜（ｆ）を参照して説明したのと同様に加熱処理を行うことによって起こる。Ａｒイオンを体積換算濃度が１×１０20ｉｏｎ／ｃｍ3超となるように注入した場合、Ａｒイオンを注入した領域（すなわちマスク３２で覆われていない領域）では結晶核が生成されないので、図３（ｄ）に示すように、Ａｒイオンを注入していない領域（すなわちマスク３２で覆われている領域）においてのみ結晶核の生成および成長が起こる。その結果、図３（ｅ）に示すように、半導体膜のＡｒイオンを注入していない領域が固相結晶化され多結晶領域２５ａとなる。多結晶領域２５ａの結晶粒は、上述したようにＡｒイオンを注入した領域にまで成長する。一方、固相結晶化が起こらなかった領域２５ｃは、非晶質状態を維持している。
【００６１】
このようにして、固相結晶化された多結晶領域２５ａと非晶質状態のままの領域２５ｃとを含む結晶質シリコン膜２５が得られる。
【００６２】
次に、図４（ａ）〜（ｄ）を参照する。
【００６３】
図４（ａ）に示すように、多結晶領域２５ａを再溶融結晶化することによって結晶欠陥が低減・消滅させられた多結晶領域２７ａを形成する。この工程は、図２（ａ）を参照して上述したのと同様に、レーザーアニール処理によって行うことが出来る。
【００６４】
このレーザーアニール処理を行う際に、非晶質状態にある領域２５ｃをレーザー結晶化（溶融結晶化）させる。これによって、領域２７ｂには従来のＬＰＳと同じ多結晶シリコンが形成されることになる。従って、多結晶領域２７ａは粒径が比較的大きく且つ欠陥が低減されたＣＧシリコンで形成されており、結晶領域２７ｂは粒径が比較的小さく且つ欠陥が多いＬＰＳで形成されている。
【００６５】
この結晶質シリコン膜２７の多結晶領域２７ａは、上述の多結晶領域２６ａと同じ特徴を有しているので、多結晶領域２７ａを用いてチャネル領域を形成することによって、チャネル領域を流れる電流の経路（キャリアパス）を横切る粒界が存在しないようにＴＦＴを作製することができる。
【００６６】
さらに、多結晶領域２７ｂを用いてソース領域／ドレイン領域を形成することによって、触媒元素のゲッタリング効果を高めることができる。上記触媒元素は、リンやホウ素ならびにＡｒが存在している領域に集まりやすいという性質があり、これらの元素が導入された領域を形成し、そこに触媒元素を移動させるという手方が用いられる（ゲッタリングという）。ゲッタリングは公知の種々の方法を用いることができる（例えば、特開平１０−３０３１２９号公報および特開２００４−２１４５０７号公報参照）。多結晶領域２７ｂは、図２に示した多結晶領域２６ｂよりも多くのＡｒを含むので、Ａｒによるゲッタリング効果が高い。また、ゲッタリング効果は結晶性が低い（欠陥が多い）ほど高いことが知られており、多結晶領域２７ｂは図２に示した多結晶領域２６ｂよりも結晶性が低いので、ゲッタリング能力は高い。
【００６７】
次に、図４（ｂ）に示すように、レーザーアニール処理された結晶質シリコン膜２７をパターニングすることによって、ＴＦＴを形成すべき領域に島状の結晶質シリコン膜２７を形成する。
【００６８】
続いて、図４（ｃ）に示すように、ゲート絶縁膜４２上にゲート電極４４を形成する。
【００６９】
次いで、図４（ｄ）に示すように、ゲート電極４４をマスクとして、イオンドーピング法によって島状結晶質シリコン膜２７に不純物を注入することによって、ソースおよびドレインとなる領域を形成する。この後、同領域に、体積換算濃度が１×１０18ｉｏｎ／ｃｍ3超となる条件（Ａｒイオンを含まない膜を基準とする）でＡｒイオンを注入する。これによりゲッタリング効果をより高めることができる。なお、必要に応じてソースおよびドレインとなる領域の一部にＡｒイオンを注入しても良いし、あるいは、ソースおよびドレインとなる領域の外側にもＡｒイオンを注入しても良い。
【００７０】
これらの工程は、図２（ｂ）〜（ｄ）を参照して説明したのと同様にして行うことが出来る。
【００７１】
次に、図５（ａ）〜（ｃ）を参照してＴＦＴ５０を完成させる工程を説明する。
【００７２】
図２（ｄ）および図４（ｄ）を参照して説明したように、島状結晶質シリコン膜に不純物を注入することによって、ソースおよびドレインとなる領域を形成した後、ソース及びドレインとなる領域に、体積換算濃度が１×１０18ｉｏｎ／ｃｍ3超となる条件（Ａｒイオンを含まない膜を基準とする）でＡｒイオンを注入する。その後、活性化アニールを行う。このアニール工程において、触媒元素のゲッタリングも行われる。すなわち、アニール工程において、触媒元素が拡散され、ゲッタリングサイト（すなわち、不純物および／またはＡｒが注入された領域）でゲッタリングされる。また、このアニール工程においては、上述の不純物の活性化および触媒元素のゲッタリングを行うと同時に、不純物および／またはＡｒイオンの注入によって結晶性が劣化した領域の結晶性を改善させることができる。活性化アニールは、炉アニールやＲＴＡによって行われ得る。
【００７３】
続いて、図５（ａ）および（ｂ）に示すように、第１層間絶縁膜４６および第２層間絶縁膜４８を形成する。例えば、第１層間絶縁膜４６をＳｉＯ2（例えば厚さ７００ｎｍ）とし、第２層間絶縁膜４８をＳｉＮx膜（例えば厚さ２００ｎｍ）とする。もちろん、第２層間絶縁膜４８を省略しても良い。
【００７４】
層間絶縁膜４６および４８を形成した後、水素化アニールを行う。例えば、水素を含む雰囲気下で３００〜５００℃で１〜数時間の熱処理を行う。この工程は、半導体層／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。
【００７５】
その後、図５（ｃ）に示すように、第１層間絶縁膜４６および第２層間絶縁膜４８にコンタクトホールを形成して、例えば窒化チタンとアルミニウムとの２層膜を用いてソース電極５２ｓおよびドレイン電極５２ｄならびに配線（不図示）を形成する。このようにして、ＴＦＴ５０が得られる。
【００７６】
この後、必要に応じて、１気圧の窒素雰囲気あるいは水素混合雰囲気で３５０℃、１時間のアニールを行う。さらに、ＴＦＴ５０を保護する目的で、ＴＦＴ５０上にＳｉＮxなどの保護膜を設けてもよい。
【００７７】
なお、上記の実施形態においてＡｒイオンを注入しなかった領域に、Ａｒイオンを注入しても良い。例えば、図３および図４を参照して説明した実施形態において、Ａｒイオンを注入しなかった領域に、体積換算濃度１×１０20ｉｏｎ／ｃｍ3以下のＡｒイオンを注入してもよい。この場合においても、この領域内においてのみ結晶核の生成が起こるので上記と同じ効果が得られる。特に、Ａｒイオンの体積換算濃度が１×１０18ｉｏｎ／ｃｍ3超であれば、上述したように、結晶核の生成密度が低下するので、平均粒径の大きな結晶粒を得ることができる。
【００７８】
ＴＦＴ５０はトップゲート型のＴＦＴであるが、これに限らず、本発明による実施形態は種々のタイプのＴＦＴの製造に適用することができる。以下では、ＴＦＴ基板に形成される遮光性の部材、例えばＴＦＴの半導体層を遮光するために設けられる遮光部、あるいはゲート電極やゲート配線を利用して、自己整合的に、Ａｒイオンを注入しない領域を形成することができる、ＴＦＴ基板の製造方法を説明する。
【００７９】
図６および図７を参照して、遮光部を利用して自己整合的にＡｒイオン非注入領域を形成する工程を含むＴＦＴ基板の製造方法を説明する。
【００８０】
まず、図６（ａ）に示すように、基板１１０上に遮光部１１２を形成する。遮光部１１２は、例えば、Ｍｏなどの金属で形成される。
【００８１】
次に、図６（ｂ）に示すように、遮光部１１２を覆うように、ベースコート層を形成する。例えば、ＳｉＮx層１１３およびＳｉＯ2層１１４を含む２層膜を形成する。さらにその上に、非晶質シリコン膜１２２を形成する。
【００８２】
次に、図６（ｃ）に示すように、ポジ型のフォトレジスト膜１３２を形成する。
【００８３】
続いて、図６（ｄ）に示すように、遮光部１１２を介してフォトレジスト膜１３２を露光し現像することによって、レジスト層１３２ａを形成する。レジスト層１３２ａは遮光部１１２に対して自己整合的に形成されており、遮光部１１２に対応する領域以外を露出する開口部を有する。
【００８４】
次に、図６（ｅ）に示すように、レジスト層１３２ａをマスクとして非晶質シリコン膜１２２にＡｒイオンを注入する。ここでは、図１（ｂ）を参照して説明したように、体積換算濃度１×１０18ｉｏｎ／ｃｍ3超１×１０20ｉｏｎ／ｃｍ3以下の範囲となるようにＡｒイオンを注入する。
【００８５】
その後、図１（ｃ）〜（ｆ）と同様に、結晶化を促進する触媒元素（例えばＮｉ）を付与し、その後に、加熱処理を施すことによって、多結晶領域１２６ａ、１２６ｂを有する結晶質シリコン膜を形成し、これを島状にパターニングすることよって、図７（ａ）に示す結晶質シリコン膜１２６が得られる。
【００８６】
結晶質シリコン膜１２６を覆うように、ゲート絶縁膜として、ＳｉＯ2層１１５およびＳｉＮx層１１６を形成する。
【００８７】
次に、図７（ｂ）に示すように、ゲート電極１４４を形成する。
【００８８】
続いて、図７（ｃ）に示すように、不純物イオンを注入し、ソース領域となる領域１２６ｓおよびドレイン領域となる領域１２６ｄを形成する。その後、同領域に体積換算濃度が１×１０18ｉｏｎ／ｃｍ3超となる条件（Ａｒイオンを含まない膜を基準とする）でＡｒイオンを注入する。ここで、領域１２６ｓおよび領域１２６ｄの一部はチャネル領域１２６ｃと同じ多結晶領域１２４ａに形成され、領域１２６ｓおよび領域１２６ｄの他の領域は、多結晶領域１２４ｂに形成される。この後、不純物の活性化と触媒元素のゲッタリングを兼ねるアニール（活性化アニール）を行う。
【００８９】
続いて、図７（ｄ）に示すように、第１層間絶縁膜１１８および第２層間絶縁膜１１９を形成する。例えば、第１層間絶縁膜１１８をＳｉＯ2（例えば厚さ７００ｎｍ）とし、第２層間絶縁膜１１９をＳｉＮx膜（例えば厚さ２００ｎｍ）とする。必要に応じて、水素化アニールを行う。
【００９０】
その後、図７（ｅ）に示すように、第１層間絶縁膜１１８および第２層間絶縁膜１１９にコンタクトホールを形成して、例えば窒化チタンとアルミニウムとの２層膜を用いてソース電極１５２ｓおよびドレイン電極１５２ｄならびに配線（不図示）を形成する。
【００９１】
このようにして製造されるＴＦＴはトップゲート型であるが、遮光部１１２を第１ゲート電極とすると、ゲート電極１４４を第２ゲート電極とする、デュアルゲート構造のＴＦＴが得られる。但し、ＳｉＮx層１１３およびＳｉＯ2層１１４は、ゲート絶縁膜として機能するように設定される必要がある。
【００９２】
次に、図６および図８を参照して、ボトムゲート構造を有する他のＴＦＴの製造方法を説明する。
【００９３】
まず、図６（ａ）において、遮光部１１２に代えてゲート電極１１２を基板１１０上に形成する。その後は、図６（ｂ）〜（ｅ）を参照して上述した工程を行うことよって、結晶質シリコン層１２６を得る。
【００９４】
その後、図８（ａ）に示すように、レジスト層１３４ａを介して不純物を注入することによって、ソース領域となる領域１２６ｓおよびドレイン領域となる領域１２６ｄを形成する。レジスト層１３４ａは、図６（ｄ）に示したレジスト層１３２ａと同様に形成することができる。
【００９５】
続いて、図８（ｂ）に示すように、第１層間絶縁膜１１８および第２層間絶縁膜１１９を形成する。必要に応じて、水素化アニールを行う。
【００９６】
その後、図８（ｃ）に示すように、第１層間絶縁膜１１８および第２層間絶縁膜１１９にコンタクトホールを形成して、例えば窒化チタンとアルミニウムとの２層膜を用いてソース電極１５２ｓおよびドレイン電極１５２ｄならびに配線（不図示）を形成する。このようにして、ＴＦＴが完成する。
【００９７】
［実験例］
次に、実験例を示して、Ａｒイオンのドーズ量と固相結晶化によって形成された結晶質シリコン膜の結晶粒の平均粒径との関係を説明する。
【００９８】
ＣＶＤ法によってガラス基板上に形成した非晶質シリコン膜（厚さは５０ｎｍ）に、Ａｒイオンを加速電圧１０ｋｅＶで注入した。注入時間を調整することによって、ドーズ量（ｉｏｎ／ｃｍ2）を０、１×１０13、１×１０14、１×１０15および１×１０16に調整した。体積換算濃度はＳＩＭＳ分析によって求めた。
【００９９】
所定の注入濃度でＡｒイオンを注入した各非晶質シリコン膜に対して、上述したように、質量換算で１０ｐｐｍのＮｉ元素を含む酢酸ニッケル水溶液をスピンコート法で塗布することによって、Ｎｉ元素を非晶質シリコン膜に付与した。Ｎｉの濃度は、１×１０17ａｔｏｍｓ／ｃｍ3となるように調整した。その後、炉を用いて窒素雰囲気中、５８０℃で１時間、加熱処理を施すことにより、固相結晶化を行った。得られた結晶質シリコン膜（ＣＧシリコン膜）中の結晶粒の平均粒径を電子顕微鏡を用いて評価した。平均粒径は、１μｍ2の結晶質シリコン膜中に存在する核の数（核密度）から算出した。なお、個々の結晶粒は正方形とみなした。得られた結果を表１および図９に示す。
【０１００】
これらの結果から分かるように、ドーズ量で１×１０13ｉｏｎ／ｃｍ2超１×１０15ｉｏｎ／ｃｍ2以下（体積換算濃度：１×１０18ｉｏｎ／ｃｍ3超１×１０20ｉｏｎ／ｃｍ3以下）の範囲のＡｒイオンを注入することにより、平均粒径が増大し、平均粒径が８μｍ超の結晶粒を含む結晶質シリコン膜が得られる。これは、Ａｒイオン濃度が１×１０13ｉｏｎ／ｃｍ2を越えると、Ｎｉ元素が拡散し難くなり、結晶核が生成されるまでに必要な時間が長くなるとともに、ニッケルシリサイド（ＮｉＳｉ2）の結晶核発生確率が低下するためと考えられる。
【０１０１】
なお、結晶核が生成されるまでの時間が長くなる現象は、結晶核が発生するアニール時間によって確かめた。Ａｒイオンを注入しない非晶質シリコンでは１ｍｉｎ、ドーズ量が１×１０13ｉｏｎ／ｃｍ2では１ｍｉｎ、１×１０14ｉｏｎ／ｃｍ2では２ｍｉｎ、１×１０15ｉｏｎ／ｃｍ2では１０ｍｉｎであった。非晶質半導体中のＡｒが触媒元素をゲッタリングする作用を有し、Ａｒ元素の量によりゲッタリング効果の強さが変化していると考えられる。また、Ａｒ注入による膜損傷及び膜中のＡｒの存在によって非晶質半導体中に多数形成されるボイドやダングリングボンドも、ゲッタリング効果の増大に寄与していると考えられる。Ａｒイオン注入によって得られるゲッタリング効果に起因して、結晶核生成の遅延や結晶核生成の抑制、さらには結晶成長の抑制の効果が得られると考えられる。
【０１０２】
この結晶核生成の遅延効果および結晶粒径の増大効果が見られるＡｒイオンの注入濃度は、ドーズ量１×１０15ｉｏｎ／ｃｍ2が上限である。この注入濃度において平均粒径が２８μｍの大粒径の結晶粒が得られるが、この注入濃度を越えると結晶核の生成が起こらず、非晶質シリコン膜のまま維持される。
【０１０３】
【表１】
2008198643.tif 000003
【０１０４】
上述したように、本発明によると、Ａｒイオンの注入濃度（ドーズ量）を適宜設定することによって、Ａｒイオンを注入した領域における結晶核の生成のされ易さ（結晶核が生成されるタイミング）および結晶核の生成密度（非晶質シリコン膜の単位面積当たりに生成される結晶核の数）を制御することができる。
【０１０５】
本発明の結晶質半導体膜の製造方法は、表示パネルのアクティブマトリクス基板（ＴＦＴ基板）に以下に例示するように適用することが出来る。
【０１０６】
例えば、図１０（ａ）に示すように、表示パネル６０の表示領域６２に設けられる画素ＴＦＴと、表示領域６２の周辺に設けられる回路領域６４に形成される駆動回路用のＴＦＴとで、求められるＴＦＴ特性や素子サイズが異なることがある。このような場合に、必要に応じて、例えば、表示領域６２には１×１０13ｉｏｎ／ｃｍ2超１×１０15ｉｏｎ／ｃｍ2以下のＡｒイオンを注入し、大粒径（平均粒径８μｍ超）の結晶粒を有する結晶質シリコン膜を形成し、駆動回路などの機能回路を形成する回路領域６４にはＡｒイオンを注入することなく、平均粒径が８μｍ程度の結晶粒を有する結晶質シリコン膜を形成することができる。
【０１０７】
あるいは、図１０（ｂ）に示すように、回路領域６４内に形成されるＴＦＴについて、図１〜図８を参照して説明した製造方法を適用しても良い。もちろん、表示領域６２内の画素ＴＦＴに適用することもできる。
【０１０８】
図１１および図１２を参照して、チャネル領域６５とＡｒイオンを注入しない領域との関係を説明する。
【０１０９】
図１〜図８を参照して説明した実施形態においては、非晶質シリコン膜にＡｒイオンを注入していない領域内に生成した結晶核から成長した結晶粒で構成される多結晶シリコン膜（ＣＳシリコン膜）を用いてチャネル領域を形成する。特に、図６〜図８を参照して説明した実施形態では、図１１（ａ）に示すように、非晶質シリコン膜２２のＡｒイオンを注入していない領域（図１１中のハッチング領域）はその後に形成されるチャネル領域６５と一致している。
【０１１０】
図１１（ｂ）に示すように、Ａｒイオンを注入していない領域内で生成され成長した結晶粒からなる多結晶領域２４ａは、Ａｒイオンを注入した領域に形成された多結晶領域２４ｂに侵入するまで成長している。従って、チャネル長（図中の横方向の長さ）が結晶粒の粒径よりも小さい場合、結晶核が生成された場所を中心にチャネル領域６５を形成すると、チャネル長方向には結晶粒界が存在しないことになる。
【０１１１】
すなわち、図１１（ｃ）に示すように、ゲート電極４４を形成すれば、チャネル領域２６ｃ内の電流の経路（キャリアパス）を横切る結晶粒界が存在せず、ＴＦＴのオン電流のばらつきの少ないＴＦＴを製造することが出来る。
【０１１２】
上述したように、チャネル領域となる領域の全体を、Ａｒイオンを注入しない領域とすれば、その領域内で核生成された結晶粒はその領域を越えるまで成長する。しかしながら、この領域が大きいと、チャネル長方向に複数の結晶粒が生成される場合がある。このような場合には、チャネル領域内にチャネル長方向を横切るような結晶粒界が形成されることになり好ましくない。このような場合には、チャネル領域内のチャネル長方向における中央付近に結晶核を生成させるべく、チャネル領域となる領域の結晶核を生成させたい領域だけを、Ａｒイオンを注入しない領域とすればよい。
【０１１３】
また、Ａｒイオンを注入しない領域の形状は、適宜設定することができ、例えば、図１２（ａ）に示すように円形の領域６６ａであってあってもよいし、図１２（ｂ）に示すように三角形の領域６６ｂであってもよい。さらには図１２（ｃ）に示すように星型の領域６６ｃであってもよい。
【０１１４】
一般にチャネル領域６５は一般にチャネル長よりもチャネル幅方向が長い。またチャネル幅方向に伸びる結晶粒界が存在してもＴＦＴのオン電流にはほとんど影響しない。従って、チャネル幅方向に複数の結晶粒が存在しても良い。このことを考慮すると、図１２（ａ）〜（ｃ）に示したような縦横比（チャネル長方向とチャネル幅方向との比）が１に近い形状を採用する場合、図１２（ｄ）に示すように、例えば円形の領域６６ａをチャネル幅方向に沿って間隔を空けて複数配列することが好ましい。
【０１１５】
上述したように、典型的には、Ａｒイオンを注入しない領域はチャネル領域内に完全に含まれる。しかしながら、チャネル領域が結晶粒に比べて小さい場合など、Ａｒイオンを注入していない領域の少なくとも一部を含むようにチャネル領域を形成すれば、チャネル長方向に結晶粒界が存在しないという特徴を得ることが出来る。Ａｒイオンを注入しない領域の大きさや形状、および複数の領域を設ける場合の配置は、チャネル長や結晶粒の平均粒径の具体的な大きさに応じて設定すればよい。例えば、液晶表示装置用のＴＦＴのチャネル長は１μｍ〜３μｍ程度であるので、平均粒径が３μｍ以上の結晶粒との位置関係を制御できれば、チャネル長方向に結晶粒界が存在しないようにできることは容易に理解される。
【０１１６】
また、ここでは、図１１および図１２を参照して、チャネル領域となる領域６５とＡｒイオンを注入しない領域との関係を説明したが、Ａｒイオンを注入しない領域は、その周辺の領域よりも相対的にＡｒイオンの注入濃度が低く、その周辺の領域よりも先に結晶核が生成されればよいのは、前述の通りである。
【０１１７】
このように、本発明によると、Ａｒイオンを選択的に注入することによって、注入領域の結晶核発生を抑制し、Ａｒ非注入領域に優先的に結晶核発生をさせることによりＴＦＴチャネル領域内に電流が横切る方向に結晶粒界が存在せず、ＴＦＴのオン電流のばらつきの少ないＴＦＴを製造することが出来る。さらに、本発明によると、平均粒径が８μｍを越える、さらには平均粒径が１２μｍ以上の結晶粒を含む結晶質シリコン膜を得ることができる。
【０１１８】
本発明の結晶質半導体膜の製造方法ならびにそれを用いたＴＦＴおよびＴＦＴ基板の製造方法は、Ａｒイオンを所定の濃度で注入する工程を従来の製造プロセスに追加するだけで実施できるので、非常に簡単に量産プロセスに導入することができる。
【産業上の利用可能性】
【０１１９】
本発明は、例えば液晶表示装置や有機ＥＬ表示装置のＴＦＴ基板の画素ＴＦＴや機能回路のＴＦＴの製造方法として好適に用いられる。
【図面の簡単な説明】
【０１２０】
【図１】（ａ）〜（ｆ）は、本発明による実施形態のＴＦＴの製造方法を説明するための模式的な工程図である（図２に続く）。
【図２】（ａ）〜（ｄ）は、本発明による実施形態のＴＦＴの製造方法を説明するための模式的な工程図である（図１の続き、図５に続く）。
【図３】（ａ）〜（ｅ）は、本発明による実施形態のＴＦＴの他の製造方法を説明するための模式的な工程図である（図４に続く）。
【図４】（ａ）〜（ｄ）は、本発明による実施形態のＴＦＴの他の製造方法を説明するための模式的な工程図である（図３の続き、図５に続く）。
【図５】（ａ）〜（ｃ）は、本発明による実施形態のＴＦＴの製造方法を説明するための模式的な工程図である（図２および図４の続き）。
【図６】（ａ）〜（ｅ）は、遮光部を利用して自己整合的にＡｒイオン非注入領域を形成する工程を含む、本発明による実施形態のＴＦＴ基板の製造方法を説明するための模式的な工程図である（図７に続く）。
【図７】（ａ）〜（ｅ）は、遮光部を利用して自己整合的にＡｒイオン非注入領域を形成する工程を含む、本発明による実施形態のＴＦＴ基板の製造方法を説明するための模式的な工程図である（図６の続き）。
【図８】（ａ）〜（ｃ）は、遮光部を利用して自己整合的にＡｒイオン非注入領域を形成する工程を含む、本発明による実施形態のＴＦＴ基板の他の製造方法を説明するための模式的な工程図である。
【図９】Ａｒイオンのドーズ量と結晶質シリコン膜の平均結晶粒径との関係を示すグラフである。
【図１０】（ａ）および（ｂ）は、表示装置のＴＦＴ基板の製造プロセスにおいて、Ａｒイオンを注入する領域を説明するための模式図である。
【図１１】（ａ）〜（ｃ）は、本発明による実施形態のＴＦＴの製造方法における、チャネル領域６５とＡｒイオンを注入しない領域（ハッチング部）との関係を説明するための模式図である。
【図１２】（ａ）〜（ｃ）は、本発明による実施形態のＴＦＴの製造方法における、Ａｒイオンを注入しない領域の形状のバリエーションを説明するための模式図であり、（ｄ）はチャネル領域６５とＡｒイオンを注入しない領域６６ａとの関係を説明するための模式図である。
【符号の説明】
【０１２１】
１１    絶縁性基板（ガラス基板）
１２    ベースコート層
２２    非晶質半導体膜（非晶質シリコン膜）
２４    結晶質半導体膜（結晶質シリコン膜）
２４ａ、２４ｂ、２５ａ  多結晶領域（ＣＧシリコン）
２５ｃ  非晶質領域
２６    レーザーアニール後の結晶質半導体膜（島状）
２７    レーザーアニールおよびレーザー結晶化後の結晶質半導体膜（島状）
２７ｂ  レーザー結晶化された多結晶領域（ＬＰＳ）
３５    触媒元素（ニッケル）
４２    ゲート絶縁膜
４４    ゲート電極
４６    第１層間絶縁膜
４８    第２層間絶縁膜
５０    ＴＦＴ
５２ｄ  ドレイン電極
５２ｓ  ソース電極
６０    表示パネル
６２    表示領域
６４    回路領域
６５    チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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