(57)【要約】【課題】複数の系統の配線の電位、もしくは電流によって機能素子の特性を制御する場合、配線操作と特性の変化との関連を表現することが難しかった。【解決手段】一つの軸に機能素子の特性値の関数をとり、別の一つの軸に各系統の配線の電位、もしくは電流の関数の総和をとり、プロットする。これにより、一つの図面で特性値変化の経過を把握することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の系統の配線と、これらの配線の複数の系統に電圧もしくは電流を印加することで特性値が変化する機能素子とを有する装置の、機能素子の特性値変化を表現する手段において、一つの軸に特性値を変化させるために用いた各系統の配線の電圧もしくは電流の関数の総和をとり、別の軸に特性値の関数をとり、特性値の変化を順次表示した特性図。
【請求項２】
前述の装置が、配線への電圧もしくは電流の印加が各系統の配線間で同時に変化させる、もしくはある時点では一つの系統の配線のみ変化させる装置であることを特徴とする請求項１記載の特性図。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特性図に関し、特に特性値の変化を表現する手法に関する。
【背景技術】
【０００２】
従来この種の特性図には、例えば、磁気抵抗素子を記憶素子として用いてメモリを構成したものの書き込み電流と磁気抵抗素子の抵抗値との関係を示す図があった。
【０００３】
まず、磁気抵抗素子の例として、Tunneling Magnetroregistance（以下ＴＭＲ）と呼ばれるトンネル絶縁膜を２つの磁性体間に挟んだ構造について説明する。図６に非特許文献１で報告されたＴＭＲの例を示す。図６ではFeMn(10nm)で形成された反強磁性体層５０１、CoFe(2.4nm)で形成された強磁性体ピン層５０２、Al2O3で形成されたトンネル絶縁層５０３、NiFe(5nm)で形成された強磁性体フリー層５０４が積層されている。反強磁性体層５０１とフリー層５０４には電圧が印加できるよう、導体配線が接続されている。ピン層５０２の磁化方向は反強磁性体層５０１によりある方向に固定される。フリー層５０４はある方向に磁化しやすいように形成されており、その磁化方向は外部から磁場を印加することにより変化させることができる。膜の水平方向のうち、磁化しやすい方向を容易軸、容易軸に垂直で磁化しにくい方向を困難軸と呼ぶ。フリー層５０４とピン層５０２との間に電圧を印加するとトンネル絶縁膜５０３を通して電流が流れるが、フリー層５０４とピン層５０２の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。
【０００４】
次に、図７を用いてＴＭＲを不揮発性メモリの記憶素子として用いた例を示す。本例は非特許文献２で報告されている。本例ではアレイ状に配置されたＴＭＲ５０５の上下に、交差する1対の配線が設置される。上部配線５０６はＴＭＲ５０５のフリー層と接続されており、ＴＭＲ５０５の反強磁性体層は第３の配線５０７を介して下層に形成されたトランジスタ５０８のドレインに接続されている。２つの配線Ｂ、Ｄに電流を流すことで交点近傍に合成磁場を発生し、電流の方向によりフリー層の磁化方向を設定する。これによりＴＭＲ５０５の抵抗値を変化させることができる。データの読み出しは、読み出すＴＭＲ５０５に接続されたトランジスタ５０８を配線Ｗによりオン状態にして、配線ＢよりＴＭＲ５０５に電圧を印加し、流れる電流でＴＭＲの抵抗値を評価することで行う。
【０００５】
書き込み電流によるＴＭＲの抵抗値変化を示す特性図としては、図８のように一つの配線に流す書き込み電流とＴＭＲ抵抗との関係を示すものが一般的であった。
【０００６】
【非特許文献１】2000 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, p.128
【非特許文献２】2000 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, p.130
【発明の開示】
【発明が解決しようとする課題】
【０００７】
実際には２つの系統の配線に書き込み電流を流すことで特性値を変化させることができるが、従来の図では一つの系統の配線電流と特性値の関係しか把握できないという問題があった。
【０００８】
したがって、本発明の目的は、複数の系統の配線を制御することで機能素子の特性値を変化させる装置に於いて、特性値の変化の経過を詳細に表現する手法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の特性図は、複数の系統の配線と、これらの配線の複数の系統に電圧もしくは電流を印加することで特性値が変化する機能素子とを有する装置の、機能素子の特性値変化を表現する手段において、一つの軸に特性値を変化させるために用いた各系統の配線の電圧もしくは電流の関数の総和をとり、別の軸に特性値の関数をとり、特性値の変化を順次表示することを特徴とする。
【００１０】
さらに、前述の装置が、配線への電圧もしくは電流の印加が各系統の配線間で同時に変化させる、もしくはある時点では一つの系統の配線のみ変化させる装置であることを特徴とする。
【００１１】
本発明の特性図では、複数の系統の配線の操作と特性値の変化の経過を表現することができる。従って、複数の系統の配線の影響を同時に確認できる。これにより、配線操作と素子の特性値との関係を詳細に理解することが可能となる。
【発明の効果】
【００１２】
本発明によれば、複数の配線の電位、もしくは電流を操作することにより機能素子の特性を制御する装置に於いて、特性値のトレースを可能とし、これにより応答状態について把握することが可能となる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を、図面を参照して説明する。
【００１４】
図１を参照すると、本発明の第一の実施の形態として特性値の変化が表現された図が示されている。
【００１５】
第一の実施の形態の特性図は、少なくとも２つの軸を有する。特性を測定する対象の装置は機能素子と、その特性値を制御する複数の系統の配線とを有する。機能素子は複数の系統の配線に電圧もしくは電流を印加することによりその特性値を変化させる。
【００１６】
まず、所望の系統の配線に印加する電圧もしくは電流の一部を印加する。次にこの条件下での機能素子の特性値を測定する。この手順を繰り返して、所望の電圧もしくは電流印加経路に従い、配線への印加量と特性値との関係を測定する。次に、各配線の印加量の関数の総和を第１の座標軸とし、第２の座標軸に特性値の関数をとり、測定順に値をプロットした特性図を作成する。すなわち、複数の配線の電圧もしくは電流の関数の総和からなる第１の座標軸１と、機能素子の特性値の関数からなる第２の座標軸２とを有する特性図に、測定順に値をプロットする。
【００１７】
本発明の実施の形態により、複数の系統の配線の操作による特性値の変化がひとつの図で把握できる。
【実施例】
【００１８】
次に、具体的な実施例を用いて本発明の動作を説明する。
【００１９】
図２、図３、図４を参照すると、本発明の第一の実施例に用いる装置の回路ブロック概要図、磁気抵抗記憶素子の要部断面図、メモリアレイ主要部平面図がそれぞれ示されている。さらに図５を参照すると、本発明の第一の実施例の特性図が示されている。
【００２０】
まず、図２を用いて回路構成について説明する。ワード線５０が第１の方向に延在しており、ビット線５１がこれと直交する第２の方向に延在している。両者の交差部にトンネル磁気抵抗素子（ＴＭＲ）５２が配置される。ＴＭＲ５２は２つの端子を有し、一つはビット線５１と接続され、もう一方は選択トランジスタ５４のソースに接続される。選択トランジスタ５４のドレインはデータ線５３に接続され、ゲートは読み出しワード制御回路５６に接続される。ワード線５０の片端にはワード線制御回路５５が、もう一方の端にはたとえば０．５Ｖの電圧源が接続される。ビット線５１の片端にはビット線制御回路５７が、もう一方の端にはたとえば０．５Ｖの電圧源が接続される。
【００２１】
次に、図３を参考にして製造方法について説明する。トランジスタ、ワード線５０を含む配線、Wビア７０を層間膜SiO2７１とともに形成した基板に、下部電極膜Ta(20nm)７２形成後、Ta(8nm)、NiFeシード層(1nm)８７、PtMn(20nm)８８、CoFe(2nm)７３、Ru(0.8nm)７４、CoFe(2nm)７５、AlO(1nm)７６、NiFe(2nm)７７、Ru(0.8nm)７８、NiFe(2nm)７９、Ta(30nm)８０、SiO2(70nm)８１をスパッタリングにより成膜する。Ru７４はCoFe７３とCoFe７５が反強磁性結合となる厚さ、Ru７８はNiFe７７とNiFe７９が反強磁性結合となる厚さとする。フォトリソグラフィ技術によりＴＭＲの形状にレジストを形成し、レジスト以外の部分のSiO2８１を選択イオン加工技術（RIE）により加工し、レジストをアッシングにより除去する。次にSiO2８１パターンをマスクとしてTa８０,NiFe７９をミリングにより除去する。全面にSiN保護膜８２を形成後、BASE８６形状にレジストを形成し、SiN８２,Cu７８からTa７２を加工することで、ＴＭＲ５２を形成する。積層フェリ型のフリー層であるNiFe７７とNiFe７９は、BASE８６上に形成され、ワード線５０延在方向から４５度傾いた長い楕円形である。この後、全面に層間膜SiO2８３をプラズマＣＶＤ法により形成したのち、CMP技術により全面を平坦化する。フォトリソグラフィ技術とドライエッチング技術によりフリー層上にビアホールを形成し、Cu８４を埋め込む。その後、Ti(30nm),AlCu(500nm),TiN(30nm)を積層し、フォトリソグラフィ技術とドライエッチング技術により加工してビット線５１となる上部配線８５を形成する。次に、250℃〜300℃の高温下でフリー層NiFe７９パターンの長辺方向に1000〜10000Oe程度の磁場を印加する。これによりピン層の４つのCoFe層７３，７５は磁場に沿った方向に向き、降温時に反強磁性体PtMn８８がこれを支持する磁化状態に固定される。磁場をゼロに戻すと、CoFe７３は反強磁性体８８と反強磁性結合しているため磁化方向が固定され、CoFe７５はCoFe７３と反強磁性結合しているため逆向きになる。これによりピン層の磁化方向を所望の方向に設定する。本装置のようなトグル型ＴＭＲの書き込み方法の例としては、まずワード線５０に10mA程度の書き込み電流を印加し、次にビット線５１に10mA程度の書き込み電流を印加し、次にワード線電流を止め、続いてビット線電流を止める方法がある。この手順によりフリー層の磁化方向は書き込み前とは反対向きに変化する。
【００２２】
次に、本装置のＴＭＲ５２の動作トレース方法について説明する。まず、ビット線５１に電流源を接続し、反対側を接地し、書き込み電流Ibitmaxを流す。このときのBASE８６の電位Vrmaxを電圧計を接続することで測定する。このときＴＭＲ５２上部のビット線電位もVrmaxとなっている。すなわちビット線電流Ibitを流したときの、ＴＭＲ５２上部の電位Vtmrtop(Ibit)は、Vtmrtop(Ibit)＝Ibit×Vrmax／Ibitmaxという式でほぼ表現できる。いったん電流を止め、BASE８６に電圧源を接続する。次に、ワード線５０に電流源を接続し、最終的に印加する電流Iwordmaxの一部、たとえば１／１００の電流を流す。このときBASE８６の電位はＴＭＲ５２の抵抗を評価する電圧Vread、たとえば−０．４Ｖとする。ここでBASE８６に流れる電流Itmrを測定することで、ＴＭＲ５２の抵抗RtmrがRtmr=Vread/Itmrとして評価できる。これを繰り返しIwordmaxまで抵抗データを測定する。次にビット線５１に最終的に印加する電流Ibitmaxの一部、たとえば１／１００の電流を流す。このときBASE８６の電位はVread＋Vtmrtop(Ibit)、たとえば−０．４Ｖ＋Vtmrtop(Ibitmax/100)とする。これによりTMR５２にかかる電圧はVread一定に保たれる。このためBASE８６に流れる電流Itmrを測定することで、ＴＭＲ５２の抵抗RtmrがRtmr=Vread/Itmrとして評価できる。これをIbitmaxまで繰り返し、引き続きIwordをゼロにするまで繰り返す。このときBASE８６の電位はVread＋Vtmrtop(Ibitmax)一定とする。さらにIbitをゼロにするまで測定を繰り返す。このときBASE８６の電位はIbitに従いVread＋Vtmrtop(Ibit)とする。測定完了後、縦軸にＴＭＲ５２の抵抗値、横軸にIbit＋Iwordをとり、測定結果をプロットすることにより図５の特性図を得ることができる。
【００２３】
本実施例に依れば、ビット線とワード線との両方の電流を操作することでＴＭＲ素子抵抗が変化する様子を、一つのグラフで確認することが可能である。また、ＴＭＲは印加電圧により抵抗値が変化するという特性があるため、本測定のようにＴＭＲにかかる電圧を一定に保つことでＴＭＲの状態変化を性格に把握することができる。
【００２４】
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施の形態を示す特性図である。
【図２】本発明の第１の実施例に用いる装置の回路ブロック図である。
【図３】本発明の第１の実施例に用いる装置の要部断面図である。
【図４】本発明の第１の実施例に用いる装置の要部平面図である。
【図５】本発明の第１の実施例を示す特性図である。
【図６】従来例に用いる記憶素子を示す構造図である。
【図７】従来例に用いる記憶装置を示す概要図である。
【図８】従来例の特性図である。
【符号の説明】
【００２６】
１  複数の配線に印加する電圧もしくは電流の関数の総和からなる第１の座標軸
２  機能素子の特性値の関数からなる第２の座標軸
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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