(57)【要約】【課題】記憶素子として用いられるアンチフューズ素子の絶縁膜の薄膜化に伴う０データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、読み出し信号ＲＥＡＤの入力後所定のタイミングでセンスノード１１ａを初期化する初期化信号ＥＱＬを出力すると共に、入力後所定のタイミングでセンスアンプ１４を活性化させるための読み出し動作用センスアンプ活性化信号ＮＡＳＥを出力する制御回路２１と、通常のデータ読み出しが実行される場合に、読み出し動作用センスアンプ活性化信号ＮＡＳＥをセンスアンプ活性化信号ＳＡＥとして出力する一方、アンチフューズ１１のゲート絶縁膜を破壊される前のテストの実行が指示された場合に、読み出し信号ＲＥＡＤの反転信号をセンスアンプ活性化信号ＳＡＥとして出力する切り替え回路２２とを備える。【選択図】図１
2008198304.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチフューズ素子からなるメモリセルと、
前記アンチフューズ素子に一端が接続されるセンスノードと、
センスアンプ活性化信号に従い活性化して前記センスノードの電位と参照電位とを比較増幅するセンスアンプと、
初期化信号に従い前記センスノードの電位を初期化する初期化回路と、
外部から入力される外部信号の入力後所定のタイミングで前記初期化信号を出力すると共に、前記外部信号の入力後所定のタイミングで前記センスアンプを活性化させるための第１活性化信号を出力する制御回路と、
通常のデータ読み出しが実行される場合に、前記第１活性化信号を前記センスアンプ活性化信号として出力する一方、前記ゲート絶縁膜を破壊される前のメモリセルのテストの実行が指示された場合に、前記外部信号の反転信号を前記センスアンプ活性化信号として出力する切り替え回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の前記メモリセルが、並列して配置されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数の前記メモリセルが、格子状に配置されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
前記外部信号を第１タイミングで遅延させた第１遅延信号を生成する第１遅延回路と、
前記第１遅延信号の反転信号、及び前記外部信号に基づき前記初期化信号を生成する第１論理積回路と、
前記外部信号を第２タイミングで遅延させた第２遅延信号を生成する第２遅延回路と、
前記第２遅延信号、及び前記外部信号に基づき前記第１活性化信号を生成する第２論理積回路と
を備えることを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記記憶部、及び前記動作制御部は、
クロック信号に基づき信号をラッチする入出力ラッチ回路を備え、
前記切り替え回路は、
前記クロック信号に基づき、前記外部信号の反転信号のパルス幅を制御する
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にプログラム可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路において、同チップ上に混載することができ、電源を落としても、記載した情報を保持し続ける比較的小規模の混載型の不揮発性半導体記憶装置が不可欠となっている。そして、その需要は、ＤＲＡＭ、ＳＲＡＭといった大容量メモリのリダンダンシ用途や、暗号キー等の格納用途や、製造履歴の管理用途などに広がっている。
【０００３】
これまでこれら用途の不揮発性半導体記憶装置用の記憶素子として、レーザフューズが使用されてきた（例えば、特許文献１及び特許文献２参照）。しかし、レーザフューズの利用には、特別なフューズブロウ装置と、それを用いたブロウ工程が必要であるため、書き込みコストが高いという問題がある。また、レーザフューズの最小寸法は、使用するレーザ光の波長で決まるため、その他の半導体素子の微細化と歩調が合わず、次第にレーザフューズの占有面積の割合が大きくなるという問題がある。さらに、レーザを用いて書き込みを行うため、書き込み時にレーザフューズが露出している必要があり、パッケージ後にデータを書き込む必要がある場合には、使用できないという問題がある。そのため、最近では、電気的に書き込み可能な不揮発性素子への期待が大きくなっている。
【０００４】
電気的に書き込みが可能な不揮発性半導体素子の例として、ＭＯＳ構造のアンチフューズ素子（例えば、特許文献２及び特許文献３参照）が知られている。その素子に対するデータ書き込み動作においては、素子の両端に高電圧を印加し、絶縁膜を破壊することによりデータを書き込む。一方、データの読み出しにおいては、アンチフューズ素子の両端に絶縁膜を破壊しない程の低い電圧をかけ、アンチフューズ素子に流れる電流の大小により絶縁膜の破壊の有無を検知し、１ビットの情報を読み出す。このようにアンチフューズ素子は、そのデータ書き込み及び読み出し動作が、その両端に電圧を印加するだけという単純なものであるため、今後の利用が最も期待されている不揮発性記憶素子である。
【０００５】
アンチフューズ素子には、特別な製造工程の追加を必要としない特徴がある。この特徴により製造コストが安いという利点が生じる。また、アンチフューズ素子は、共に同一チップ上に混載される他の半導体素子、例えば論理ゲートを構成する高速なトランジスタやＤＲＡＭ、ＳＲＡＭのような微細なメモリ素子などの性能劣化を招かないという利点も持つ。
【０００６】
しかし、最近、半導体素子のさらなる微細化が進み、ＭＯＳ構造のアンチフューズ素子として利用に問題が生じてきた。半導体集積回路の高集積化及び低消費電力化のため、ゲート絶縁膜の薄膜化を含め、半導体素子の微細化が進められている。一般に、絶縁膜を流れるリーク電流は、薄膜化に対して指数関数的に増大する。アンチフューズ素子では、ゲート絶縁膜の破壊前の状態を０データの保持状態として利用しているため、ゲート絶縁膜のリーク電流の増加に伴い０データの保持特性が悪化するという問題が生じる。
【０００７】
ここで、上述したゲート絶縁膜のリーク電流量は、論理ゲート等の普通の用途で問題にならないほど微小である。したがって、今後もゲート絶縁膜の薄膜化が進められ、ゲート絶縁膜のリーク電流が増加することが予想される。それに伴うアンチフューズ素子の０データの保持特性の悪化を抑制するために、アンチフューズ素子の絶縁膜を製造する特殊工程を追加するという対策が考えられるが、これでは製造コストの増大を招き、アンチフューズ素子の利用目的にそぐわない。つまり、アンチフューズ素子において、ゲート絶縁膜の薄膜化に伴う０データの保持特性の悪化は許容されなければならない。
【０００８】
ゲート絶縁膜の薄膜化に伴う０データの保持特性の悪化を許容するための有効な手段として、０データ保持特性の悪い記憶セルを検出し、そのような記憶セルを冗長セルと置換するなどの手段があげられる。そのために、０データ保持特性の悪い記憶セルを検出する０マージンテストの導入が求められている。前述のように、０データ保持特性の悪化の原因はゲート絶縁膜のリーク電流によるものであるため、その電流値が大変に小さいことが予想される。したがって、この０マージンテストにおいては、微小な電流を検知できる高感度の電流検出能力が要求される。さらに、ゲート絶縁膜のリーク電流は、ゲート酸化膜の膜厚の変動に敏感であるなど、外部要因の影響を大きく受ける。したがって、この０マージンテストにおいては、広い範囲の電流検出能力が要求される。つまり、０マージンテスト動作において、０マージンテストの電流閾値を「広範囲で高精度」に設定できることが重要な課題である。
【０００９】
例えば、アンチフューズ素子のゲート絶縁膜のリーク電流の平均値が１ｎＡに満たないほど微小である場合において、個体差により５０ｎＡを超えるようなアンチフューズ素子が数ｐｐｍ程の割合で出現する。このような状況において、０データ保持特性の悪い記憶セルに用いられる電流閾値、つまり、０マージンテスト時の電流閾値が５０ｎＡ以上に設定されることが望まれる。数ｐｐｍ程度の不良率であるならば、比較的小規模な冗長回路により不良救済が可能である。さらに、アンチフューズ素子のゲート絶縁膜のリーク電流はゲート酸化膜の膜厚の変動に敏感であり、薄膜化ゲートが１０％程度薄く仕上がっただけでそのリーク電流は５倍にも増える。もし、このような事態が発生した場合、０マージンテスト時の電流閾値を５０ｎＡよりも大きく設定することにより不良発生率の増加を抑えることができる。逆に、薄膜化ゲートが１０％程度薄く仕上がった場合、０マージンテスト時の電流閾値を５０ｎＡより小さく設定することが可能であり、この場合は、後述のように１データ保持特性のマージンを大きく設定することが可能となる。
【００１０】
ところで、０マージンテスト時の電流閾値の上限は、次に説明するように、１データを保持するアンチフューズ素子の読み出し電流特性の制約を受ける。
【００１１】
ゲート絶縁膜が破壊された、つまり、１データを保持するアンチフューズ素子の読み出し電流は、１００μＡ程度であることが期待される。しかし、実際には個体差が大きく、読み出し電流が１０μＡに満たないアンチフューズ素子がしばしば出現する。
【００１２】
このような状況において、１データを保持するアンチフューズ素子の読み出し電流を確保するため、予め定められた１マージンテストとの電流閾値、例えば１０μＡと比較することにより、読み出し電流が不足しているアンチフューズ素子を検出し、追加プログラムを実施するベリファイ再書き込み手法が提案されている（例えば、特許文献４参照）。この手法を用いるならば、１データを保持するアンチフューズ素子の読み出し電流量を、例えば、１０μＡ以上とすることが可能である。しかし、その手法の効果にも限界がある。１マージンテストの電流閾値を実力以上に高く設定すると、何回再書き込みしても、読み出し電流が１マージンテストの電流閾値を越えられない記憶セルが出現する。そのような記憶セルの出現は、書き込み動作不良として扱われ、信頼性問題となる。
【００１３】
また、通常読み出し動作における電流閾値の設定においては、電圧依存性や環境温度依存性や経時劣化などの影響による１データを保持する記憶セルの読み出し電流特性の変動を考慮しなければならない。したがって、上述したように１マージンテストの電流閾値を１０μＡ程度に設定するならば、通常読み出しの電流閾値の上限は、１μＡ程度になる。
【００１４】
１マージンテストの電流閾値、及び通常読み出しの電流閾値は、プログラム後のアンチフューズ素子の読み出し電流特性により決定されるべき、設定パラメータである。１マージンテスト及び通常読み出しの電流閾値そのものの正確性はそれほど重要ではなく、むしろ、２つの電流閾値の比を一定に保つことが求められれる。また、不揮発性半導体記憶装置の使用において、微妙なタイミング制御を要求しないことが求められる。よって、１マージンテストの電流閾値及び通常読み出しの電流閾値は、不揮発性半導体記憶装置を構成する回路の回路定数により設定されることが望ましい。
【００１５】
一方、０マージンテスト時の電流閾値の設定可能範囲は、アンチフューズ素子のゲート絶縁膜のリーク電流の分布の裾、例えば５０ｎＡから、通常読み出し動作における電流閾値、例えば１μＡ未満までと非常に広い。さらに、アンチフューズ素子のゲート絶縁膜のリーク電流は、ゲート絶縁膜の膜厚の影響を強く受ける。また、許容される不良率は、不揮発性半導体記憶装置の使用目的、それに伴う記憶容量、及び、素子の不良救済に用いられる冗長回路の手段とその回路規模により、大きく異なる。このような状況に対応するため、０マージンテスト用の電流閾値を高い自由度で設定することを可能とする設定手段が必要となる。
【００１６】
また、０マージンテスト時の電流閾値を設定するためには、アンチフューズ素子のゲート絶縁膜のリーク電流の分布データを取得することが要求される。実際に不揮発性半導体記憶装置に実装されたアンチフューズ素子のリーク電流を計測することにより、正確で沢山の測定データを取得することができる。その測定のために、この０マージンテスト機能を用いることが効率的であるが、それを実現するには、０マージンテストの電流閾値の設定可能範囲をさらに広げ、１０ｐＡまでの高感度な電流検出能力が要求される。さらに、０マージンテストの電流閾値を細かな間隔で設定するための手段が必要とされる。
【特許文献１】特開平９−３６２３４号公報
【特許文献２】特開２００１−１６８１９６号公報
【特許文献３】特開２００３−１１５５３７号公報
【特許文献４】特開２００５−３０２０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、記憶素子として用いられるアンチフューズ素子の絶縁膜の薄膜化に伴う０データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の一態様に係る不揮発性半導体記憶装置は、    ＭＯＳトランジスタのゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチフューズ素子からなるメモリセルと、前記アンチフューズ素子に一端が接続されるセンスノードと、センスアンプ活性化信号に従い活性化して前記センスノードの電位と参照電位とを比較増幅するセンスアンプと、初期化信号に従い前記センスノードの電位を初期化する初期化回路と、外部から入力される外部信号の入力後所定のタイミングで前記初期化信号を出力すると共に、前記外部信号の入力後所定のタイミングで前記センスアンプを活性化させるための第１活性化信号を出力する制御回路と、通常のデータ読み出しが実行される場合に、前記第１活性化信号を前記センスアンプ活性化信号として出力する一方、前記ゲート絶縁膜を破壊される前のメモリセルのテストの実行が指示された場合に、前記外部信号の反転信号を前記センスアンプ活性化信号として出力する切り替え回路とを備えたことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、記憶素子として用いられるアンチフューズ素子の絶縁膜の薄膜化に伴う０データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００２１】
［第１実施形態］
（第１実施形態の構成）
図１を参照して、本発明の第１実施形態に係る不揮発性半導体記憶装置の構成を説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置は、主に、データを記憶する第１記憶部１０Ａと、その第１記憶部１０Ａの動作モードを制御する第１動作制御部２０Ａとから構成されている。
【００２２】
記憶部１０Ａは、アンチフューズ素子１１と、書き込みトランジスタ１２と、センスノード初期化回路１３と、差動増幅器型のセンスアンプ１４とを有する。
【００２３】
アンチフューズ素子１１は、Ｐ型ＭＯＳトランジスタにより構成され、そのソース端子とドレイン端子とバルク端子は共通にプログラム電源ＶＢＰに接続されている。アンチフューズ素子１１のゲート端子は、センスノード１１ａとして、書き込みトランジスタ１２のドレイン端子と、センスノード初期化回路１３のドレイン端子と、センスアンプ１４の非反転入力端子（＋）に接続されている。アンチフューズ素子１１のゲートの絶縁膜を高電圧で破壊することにより、データがアンチフューズ１１に書き込まれる。つまり、アンチフューズ１１は、メモリセルとしての機能を有する。
【００２４】
書き込みトランジスタ１２の他方の端子（ソース端子）は、接地電位に接続され、そのゲート端子には書き込み動作指示信号ＷＲＩＴＥが入力される。書き込み動作指示信号ＷＲＩＴＥは、アンチフューズ素子１１に状態を書き込むための信号である。
【００２５】
センスノード初期化回路１３の他方の端子（ソース端子）は、接地電位に接続され、そのゲート端子にはセンスノード初期化制御信号ＥＱＬが入力される。センスノード初期化制御信号ＥＱＬは、センスノード１１ａに充電された電位（センスノード信号ＳＮ）を放電（初期化）させるための信号である。センスノード初期化回路１３は、センスノード初期化信号ＥＱＬをゲート端子に受けて、センスノード１１ａを初期化する。
【００２６】
センスアンプ１４は、差動増幅器である。センスアンプ１４は、センスアンプ活性化信号ＳＡＥを受けて動作を開始する。センスアンプ１４の非反転入力端子（＋）には、センスノード信号ＳＮが入力され、その反転入力端子（−）には、参照電位ＶＲＥＦが入力される。センスアンプ１４は、センスノード信号ＳＮと参照電位ＶＲＥＦとを比較増幅し、その出力端子から出力信号ＤＯを出力する。
【００２７】
第１動作制御部２０Ａは、充電時間制御回路２１と、切り替えスイッチ２２と、インバータ２３とを有する。
【００２８】
充電時間制御回路２１は、センスノード１１ａへの電荷の充電時間を制御するものである。充電時間制御回路２１は、その内部に遅延回路を有している。充電時間制御回路２１の第１の出力端子２１Ａは、センスノード初期化回路１３のゲートに接続されて前述のセンスノード初期化制御信号ＥＱＬを出力する。また、その第２の出力端子２１Ｂは、切り替えスイッチ２２の第１の入力端子に接続されて読み出し動作用センスアンプ活性化信号ＮＡＳＥを出力する。また、充電時間制御回路２１の入力端子２１Ｃには、読み出し信号ＲＥＡＤが入力される。
【００２９】
なお、読み出し信号ＲＥＡＤは、外部から入力される信号であり、アンチフューズ素子１１からのデータ読み出しの開始に用いられる信号である。また、読み出し信号ＲＥＡＤは、０マージンテストの開始及び終了に用いられる信号である。読み出し動作用センスアンプ活性化信号ＮＡＳＥは、読み出し信号ＲＥＡＤを遅延させ、入力後所定のタイミングで出力される信号である。
【００３０】
切り替えスイッチ２２は、記憶部１０Ａの動作状態に応じて切り替えられる。切り替えスイッチ２２の第１の入力端子２２Ａは、充電時間制御回路２１の第２の出力端子２１Ｂに接続されている。また、切り替えスイッチ２２の第２の入力端子２２Ｂは、インバータ２３を介して反転した読み出し信号ＲＥＡＤが入力される。また、切り替えスイッチ２２には、０マージンテスト指示信号ＺＭＴが入力される。
【００３１】
切り替えスイッチ２２は、０マージンテスト指示信号ＺＭＴが非活性状態の時、読み出し動作用センスアンプ活性化信号ＮＡＳＥをセンスアンプ制御信号ＳＡＥとして出力する。一方、切り替えスイッチ２２は、０マージンテスト指示信号ＺＭＴが活性化状態の時、読み出し動作用センスアンプ活性化信号ＮＡＳＥの代わりに、読み出し信号ＲＥＡＤの反転信号に切り替えて、センスアンプ制御信号ＳＡＥとして出力する。
【００３２】
（第１実施形態のデータ書き込み動作）
次に、第一実施形態におけるデータの書き込み動作について説明する。
【００３３】
書き込み動作は、アンチフューズ素子１１の両端に高電圧を印加して、ＭＯＳ構造を構成するゲート絶縁膜を破壊することにより行われる。
【００３４】
書き込み動作において、まず、書き込みトランジスタ１２の一端にプログラム電源ＶＢＰが印加される。そして、書き込み動作指示信号ＷＲＩＴＥ及び読み出し信号ＲＥＡＤが、共に非活性状態、つまり接地電位となる。この状態を保ちながら、プログラム電源ＶＢＰの昇圧が開始される。この動作により、書き込みトランジスタ１２とセンスノード初期化回路１３は、オフ状態であるので、センスノード１１ａの電位（センスノード信号ＳＮ）は、プログラム電源ＶＢＰの昇圧に伴い上昇する。したがって、この状態ではアンチフューズ素子１１の両端の電位差は小さく抑えられるため、アンチフューズ素子１１のゲート絶縁膜が破壊されることはない。ただし、その電位は、アンチフューズ素子１１のゲート絶縁膜リーク電流と、書き込みトランジスタ１２およびセンスノード初期化回路１３を構成するトランジスタオフリーク電流のバランスで決まるため、プログラム電源ＶＢＰの昇圧速度があまり急峻にならにように制御する必要がある。
【００３５】
書き込み動作において、上記のようにプログラム電源ＶＢＰの昇圧が行われ、プログラム電源ＶＢＰは、ゲート絶縁膜を破壊するのに十分な高電位、例えば６Ｖに昇圧される。そして、プログラム電源ＶＢＰを高電位（例えば、６Ｖ）に保ったまま、１データを書き込む場合にのみ、書き込み動作指示信号ＷＲＩＴＥを活性化状態、つまり、電源電位、例えば１．２Ｖとする。この動作により、書き込みトランジスタ１２が導通状態となり、その一端であるセンスノード１１ａが接地電位となる。したがって、アンチフューズ素子１１の両端に、プログラム電源ＶＢＰと接地電位の電位差に相当する高電圧ストレスが印加される。この状態をしばらく保つと、やがてアンチフューズ素子１１のゲート絶縁膜はブレークダウンし、ブレークダウンした絶縁膜を介して、プログラム電源ＶＢＰから接地電位へ比較的大きな電流が流れ始める。その後も、書き込み電源ＶＢＰの昇圧状態と書き込みトランジスタ１２の導通状態を保ち続けることにより、アンチフューズ素子１１のゲート絶縁膜に比較的大きな電流が流れ続け、その影響によりゲート絶縁膜の構造が変成する。
【００３６】
最後に、書き込み指示信号ＷＲＩＴＥを非活性状態に戻した後、書き込み電源ＶＢＰの昇圧動作を停止して、書き込み動作を終了する。このような手順により破壊されたゲート絶縁膜は、数千から数万Ωの比較的低抵抗の状態となり、再び元のように良好な絶縁特性に戻ることはない。
【００３７】
（第１実施形態のデータ読み出し動作）
次に、図２を参照して、第１実施形態における読み出し動作について説明する。図２は、第１実施形態における読み出し動作を説明するための動作波形図である。読み出し動作において終始、書き込み指示信号ＷＲＩＴＥ及び０マージンテスト信号ＺＭＴは、非活性化状態、つまり、０Ｖに保たれる。０マージンテスト信号ＺＭＴが０Ｖに保たれるので、切り替えスイッチ２２は、読み出し動作用センスアンプ活性化信号ＮＡＳＥをセンスアンプ制御信号ＳＡＥとして出力する。
【００３８】
読み出し動作において、先ず、書き込み電源ＶＢＰ及び参照電位ＶＲＥＦが投入される。ここで、読み出し動作における書き込み電源ＶＢＰの電位は、アンチフューズ素子１１を破壊することなく、かつ、アンチフューズ素子１１に蓄えられた情報を電気信号として正確に読み出すことができるような電位であることが求められる。例えば、最近の半導体素子を用いるならば、書き込み電源ＶＢＰの電位は、１．２Ｖ程度が適当である。また、アンチフューズ素子１１から読み出される電気信号と比較して、アンチフューズ素子１１に蓄えられた情報が０か１かを判断するために、参照電位ＶＲＥＦが、センスアンプ１４の反転入力端子（−）に与えられる。読み出し動作時にアンチフューズ素子１１に印加されるバイアス電圧を極力大きく設定するため、参照電位ＶＲＥＦは、できる限り低電圧であることが望ましい。一方で、参照電位ＶＲＥＦは、読み出し動作に伴い発生するノイズの影響を受けない程度に高電位である必要がある。したがって、参照電位ＶＲＥＦは、電源電圧１．２Ｖの四分の一程度の電位、０．３Ｖ程度が適当である。
【００３９】
次に、書き込み電源ＶＢＰの電位及び参照電位ＶＲＥＦが安定化した後、読み出し信号ＲＥＡＤが活性化する。この読み出し信号ＲＥＡＤを受けて、充電時間制御回路２１の内部の遅延回路は、センスノード初期化信号ＥＱＬと読み出し動作用センスアンプ活性化信号ＮＡＳＥ（センスアンプ活性化信号ＳＡＥ）を順次生成する。この２つの制御信号を受けて、次のような手順によりアンチフューズ素子１１に記憶されているデータが読み出される。
【００４０】
読み出し信号ＲＥＡＤの活性化直後にセンスノード初期化信号ＥＱＬが活性化されてから、再び非活性化状態に戻るまでの期間がセンスノード初期化期間である。このセンスノード初期化期間は、充電時間制御回路２１の内部の遅延回路により定められる。
【００４１】
センスノード初期化信号ＥＱＬを受けて、センスノード初期化回路１３が動作し、センスノード１１ａの電位（センスノード信号ＳＮ）は接地電位に初期化される。図２において、センスノード信号ＳＮ−１は、アンチフューズ素子１１のゲート絶縁膜が破壊されている場合、つまり、１データが記憶されている場合のセンスノード１１ａの電位の振る舞いを示している。一方、センスノード信号ＳＮ−０は、アンチフューズ素子１１のゲート絶縁膜が破壊されていない場合、つまり、０データが記憶されている場合のセンスノード１１ａの電位の振る舞いを示している。
【００４２】
センスノード初期化信号ＥＱＬが再び非活性状態となった後、センスアンプ活性化信号ＳＡＥが活性化されるまでの期間がセンスノード充電時間である。このセンスノード充電時間もやはり、充電時間制御回路２１の内部の遅延回路により定められる。換言すると、読み出し動作用センスアンプ活性化信号ＮＡＳＥにより、センスノード充電時間が定まる。このセンスノード充電期間中に、予め接地電位に初期化されたセンスノード１１ａは、アンチフューズ素子１１を流れる読み出し電流によって充電され、その電位が上昇していく。その電位上昇速度は、アンチフューズ素子１１を流れる読み出し電流の大きさに依存する。
【００４３】
アンチフューズ素子１１のゲート絶縁膜が破壊されている場合、つまり、１データを記憶している場合には、アンチフューズ素子１１を流れる電流が大きいため、図２の符号ＳＮ−１に示されるように、センスノード信号ＳＮ−１の電位上昇は急峻になる。一方、アンチフューズ素子１１のゲート絶縁膜が破壊されていない場合、つまり、０データを記憶している場合には、アンチフューズ素子１１を流れる電流が小さいため、図２に示されるように、センスノード信号ＳＮ−０（センスノード１１ａの電位）の電位上昇は緩やかになる。
【００４４】
その後、センスアンプ活性化信号ＳＡＥが活性状態に遷移する時刻ｔ２のタイミングにて、センスアンプ１４が動作する。その瞬間、センスアンプ１４は非反転入力端子（＋）に接続されているセンスノード１１ａの電位と、反転信号入力端子（−）に接続されている参照電位ＶＲＥＦと間の電位差を検知して、その結果を出力信号ＤＯとして出力する。
【００４５】
アンチフューズ素子１１が、１データを記憶している場合における出力信号ＤＯ−１は、図２の符号ＤＯ−１に示されるように、１．２Ｖとなる。一方、アンチフューズ素子１１が０データを記憶している場合において、出力信号ＤＯ−０は、図２に示されるように、接地電位０Ｖとなる。
【００４６】
その後、センスアンプ活性化信号ＳＡＥが活性状態にある期間において、センスアンプ１４の出力信号の状態はそのまま保持される。たとえ、ゲート絶縁膜の絶縁状態が良好でなく、その影響により、図２に示されるセンスノード１１ａの電位ＳＮ−０が、上昇し、時刻ｔ２と時刻ｔ３との間のある時点で参照電位ＶＲＥＦより高電位になったとしても、センスアンプ１４の出力信号は以前の状態、接地電位０Ｖを保持し続ける。
【００４７】
そして、読み出し信号ＲＥＡＤが非活性状態に戻ることにより、読み出し動作が終了する。読み出し動作の終了後、時刻ｔ３のタイミングで、センスアンプ１４の動作が停止し、その出力信号ＤＯ（ＤＯ−０、ＤＯ−１）は接地電位０Ｖとなる。
【００４８】
ここで、センスノード初期化信号ＥＱＬとセンスアンプ活性化信号ＳＡＥは、充電時間制御回路２１の内部遅延回路により生成される内部タイミング信号である。したがって、読み出し動作は、読み出し指示信号ＲＥＡＤのパルス幅など、外部からの影響を受けにくいという特徴がある。
【００４９】
（第１実施形態の０マージンテスト動作）
次に、図３を参照して、第１実施形態における０マージンテスト動作について説明する。図３は、第１実施形態における０マージテスト動作を説明するための動作波形図である。読み出し動作において、終始、書き込み指示信号ＷＲＩＴＥは非活性状態、つまり、接地電位０Ｖに保持され、０マージンテスト信号ＺＭＴは活性状態、つまり電源電位たとえば１．２Ｖに保持される。
【００５０】
まず、０マージンテスト動作の開始に先立ち、時刻ｔ０のタイミングで書き込み電源ＶＢＰ及び参照電位ＶＲＥＦが投入される。ここで、０マージンテスト動作における書き込み電源ＶＢＰ及び参照電位ＶＲＥＦの電位は、アンチフューズ素子１１を破壊することなく、かつ、アンチフューズ素子１１に蓄えられた情報を電気信号として正確に読み出すことができるような電位であることが求められる。例えば、その電位は、最近の半導体素子を用いるならば１．２Ｖ程度が適当である。また、アンチフューズ素子１１から読み出される電気信号と比較して、アンチフューズ素子１１に蓄えられた情報が０か１かを判断するため、参照電位ＶＲＥＦが、センスアンプ１４の反転入力端子（−）に与えられる。読み出し動作時にアンチフューズ素子１１に印加されるバイアス電圧を極力大きくするために、できる限り低電位であることが望ましい。一方で、読み出し動作にともない発生するノイズの影響を受けない程度に高電位である必要がある。したがって、参照電位ＶＲＥＦは、電源電圧１．２Ｖの四分の一程度の電位、０．３Ｖ程度が適当である。
【００５１】
次に、書き込み電源ＶＢＰの電位及び参照電位ＶＲＥＦが安定したのち、時刻ｔ１のタイミングで、読み出し信号ＲＥＡＤが活性化される。この読み出し信号ＲＥＡＤを受けて、充電時間制御回路２１は、その内部の遅延回路により、センスノード初期化信号ＥＱＬを生成する。一方、０マージンテスト動作のセンスアンプ活性化信号ＳＡＥは、切り替えスイッチ２２の働きにより読み出し動作の場合と異なる方式で生成され、読み出し信号ＲＥＡＤの反転信号となる。この２つの制御信号を受けて、次のような手順によりアンチフューズ素子１１の絶縁特性を検査する０マージンテストが動作する。
【００５２】
読み出し信号ＲＥＡＤの活性化直後、センスノード初期化信号ＥＱＬが活性化される。その後、再びセンスノード初期化信号ＥＱＬが非活性状態に戻るまでの期間がセンスノード初期化期間である。このセンスノード初期化期間は、充電時間制御回路２１の内部の遅延回路により定められる。センスノード初期化信号ＥＱＬを受けて、センスノード初期化回路１３が動作し、センスノード１１ａの電位（センスノード信号ＳＮ）は、接地電位に初期化される。図３において、センスノード信号ＳＮ−１は、アンチフューズ素子１１のゲート絶縁膜が破壊されている場合、つまり、１データを記憶している場合のセンスノード１１ａの電位の振る舞いを示している。一方、センスノード信号ＳＮ−０は、アンチフューズ素子１１のゲート絶縁膜が破壊されていない場合、つまり、０データを記憶している場合のセンスノード１１ａの電位の振る舞いを示している。さらに、センスノード信号ＳＮ−Ｍａｒｇｉｎａｌ０は、０データが記憶されているにもかかわらず、アンチフューズ素子１１のゲート絶縁膜の絶縁特性が悪い場合のセンスノード１１ａの電位の振る舞いを示している。
【００５３】
センスノード初期化信号ＥＱＬが、再び非活性状態となったのち、センスアンプ活性化信号ＳＡＥが活性化される時刻ｔ２までの期間がセンスノード充電時間である。そのセンスノード充電時間は、通常の読み出し動作の場合と異なり、外部から与えられる読み出し指示信号ＲＥＡＤのパルス幅により定められる。換言すると、センスノード充電時間は、読み出し信号ＲＥＡＤをインバータ２３にて反転させた信号により定められる。このセンスノード充電期間中に、予め接地電位に初期化されたセンスノードＳＮは、アンチフューズ素子１１を流れる読み出し電流によって充電され、その電位は上昇していく。その電位上昇速度は、アンチフューズ素子１１を流れる読み出し電流の大きさに依存する。アンチフューズ素子１１のゲート絶縁膜が破壊されていない場合、つまり、０データを記憶している場合には、アンチフューズ素子１１を流れる電流が小さいため、センスノード信号ＳＮ−０に示されるように、センスノード１１ａの電位は、ほぼ接地電位０Ｖに保たれる。さらに、０データを記憶していることが期待されているのにもかかわらずゲート絶縁膜の特性が悪い場合には、センスノード信号ＳＮ−ｍａｒｇｉｎａｌ０により示されるように、センスノード１１ａの電位は非常にゆっくりとした速度で上昇していく。
【００５４】
その後、センスアンプ活性化信号ＳＡＥが、活性状態に遷移する時刻ｔ２のタイミングにおいて、センスアンプ１４が動作する。その瞬間、センスアンプ１４は、非反転入力端子（＋）に接続されているセンスノード１１ａの電位（センスノード信号ＳＮ）と、反転入力端子（−）に接続されている参照電位ＶＲＥＦとの間の電位差を検知して、その結果を出力信号ＤＯとして出力する。アンチフューズ素子１１が０データを記憶している場合において、出力信号ＤＯ−０は、図３に示すように、接地電位０Ｖとなる。さらに、アンチフューズ素子１１が０データを記憶しているにもかかわらず、その絶縁特性が良好でない場合には、出力信号ＤＯ−ｍａｒｇｉｎａｌ０は、図３に示すように、電源電位、たとえば１．２Ｖとなる。その後、センスアンプ活性化信号ＳＡＥが活性状態にある期間において、センスアンプ１４の出力信号の状態はそのまま保持される。
【００５５】
（第１実施形態の効果）
第１実施形態により、次のような効果が得られる。まず、読み出し動作において、アンチフューズ素子１１に記憶されているデータが、０か１かを判定するための読み出し動作用電流閾値は、主にセンスノード充電時間により設定される。ここで、センスノード充電時間は、不揮発性半導体記憶装置内の回路定数により設定される内部パラメータである。したがって、読み出し動作用電流閾値は、その絶対値を正確に設定することは難しいが、外部入力信号のタイミングによらず一定となる。つまり、読み出し動作用電流閾値は、不揮発性半導体記憶装置の使用状況の影響を受けず一定にすることができる。
【００５６】
一方、０マージンテスト用電流閾値は、読み出し動作と同様に、主にセンスノード充電時間により設定されるが、そのセンスノード充電時間は、外部入力信号である読み出し信号ＲＥＡＤにより制御される。したがって、０マージンテスト用電流閾値は、外部から容易に変更可能な測定パラメータとなる。これにより、０マージンテスト用の電流閾値に対して、自由にその上、正確に値を設定することが可能となる。例えば、数ｎＡ程の微小なリークで電流を検知するような場合において、数ｍｓを超える長いセンスノード充電時間を設定することが要求される。数ｍｓを超えるような長い遅延時間を生成する遅延回路は、レイアウトサイズが大きく、それを実装するにはコスト上昇を伴う。また、それにより生成される遅延時間は、動作環境温度や電源電圧や外部回路から発生するノイズの影響を受け、精度が低い。したがって、センスノード充電時間を外部入力信号により制御する方法は、内部遅延回路で制御する方法に比べて、有効である。
【００５７】
この０マージンテストを利用することにより、絶縁特性の悪いアンチフューズ素子を正確に検定することが可能となる。それら抽出された絶縁特性の悪いアンチフューズ素子を冗長セルと置換するなどの手段により救済することにより、ゲート絶縁膜の薄膜化に伴う０データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供することが可能となる。
【００５８】
［第２実施形態］
（第２実施形態の構成）
次に、図４を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の構成を説明する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５９】
第２実施形態の不揮発性半導体記憶装置は、第２記憶部１０Ｂ、第１動作制御部２０Ａを含む。
【００６０】
第２記憶部１０Ｂは、第１実施形態の第１記憶部１０Ａを並列に８つ設けたものである。つまり、第２実施形態における不揮発性半導体記憶装置は、８ビットの記憶手段（メモリセル）を有している。
【００６１】
一方、第１動作制御部２０Ａは、第１実施形態と同様であり、８つの第１記憶部１０Ａで共有されている。つまり、センスノード充電時間制御回路２１から出力されるセンスノード初期化制御信号ＥＱＬは、各第１記憶部１０Ａにおけるセンスノード初期化回路１３のゲートに入力される。また、切り替えスイッチ２２から出力されるセンスアンプ活性化信号ＳＡＥは、各第１記憶部１０Ａにおけるセンスアンプ１４に入力される。
【００６２】
上記の構成のように第２実施形態においては、第１実施形態とは異なり、１ビット毎に書き込みの指示が行われ、各センスノードはそれぞれ１ビット毎に電気的に独立した接点となる。つまり、８ビットの第１記憶部１０Ａにおける書き込みトランジスタ１２のゲートには、各々入力信号ＤＩ＜０＞〜ＤＩ＜７＞が入力される。また、８ビットの第１記憶部１０Ａにおけるセンスアンプ１４は、各々出力信号ＤＩ＜０＞〜ＤＩ＜７＞を出力する。また、８ビットの第１記憶部１０Ａにおけるセンスノード１１ａは、各々センスノード信号ＳＮ＜０＞〜ＳＮ＜７＞を有する。なお、第２実施形態において、その書き込み動作、読み出し動作、０マージンテスト動作は、第１実施形態と同様であるため、その説明は省略する。
【００６３】
（第２実施形態の効果）
次に、第２実施形態の効果について説明する。第２実施形態は、第１実施形態と同様の効果を得ることができる。つまり、０マージンテストを利用することにより、絶縁特性の悪いアンチフューズ素子を正確に検知することが可能となる。また、それら抽出された絶縁特性の悪いアンチフューズ素子を冗長セルと置換するなどの手段により救済することにより、ゲート絶縁膜の薄膜化に伴う０データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供することが可能となる。なお、その主要な構成要件である第１動作制御部２０Ａ（センスノード充電時間制御回路２１、切り替えスイッチ２２、インバータ２３）は、不揮発性半導体記憶装置内の複数の記憶手段（第１記憶部１０Ａ）により共有することが可能である。したがって、第１動作制御部２０Ａを実装することによる面積の増加および消費電力の増加を小さく抑えることができる。
【００６４】
［第３実施形態］
（第３実施形態の構成）
次に、図５を参照して、第３実施形態係る不揮発性半導体記憶装置の構成を説明する。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６５】
第３実施形態係る不揮発性半導体記憶装置は、第３記憶部１０Ｃ、第１動作制御部２０Ａを含む。
【００６６】
第３記憶部１０Ｃは、メモリセル１０Ｃｂからなるメモリセルアレイ１０Ｃａ、ワード線ＷＬ＜０＞〜ＷＬ＜７＞、ビット線ＢＬ＜０＞〜ＢＬ＜７＞、書き込みトランジスタ１２、センスノード初期化回路１３、センスアンプ１４、行選択デコーダ１５を含む。
【００６７】
メモリセルアレイ１０Ｃａは、８行８列の格子状に並べられたメモリセル１０Ｃｂから構成されている。メモリセル１０Ｃｂは、アンチフューズ素子１１、選択ゲートトランジスタ１６から構成されている。
【００６８】
アンチフューズ素子１１は、Ｐ型ＭＯＳトランジスタにより構成され、そのソース端子とドレイン端子とバルク端子は共通にプログラム電源ＶＢＰに接続されている。アンチフューズ素子１１の他方のゲート端子（センスノード１１ａ）は、選択ゲートトランジスタ１６のドレイン端子と接続されている。
【００６９】
配置された各列毎に複数の選択ゲートトランジスタ１６のソース端子は、ビット線ＢＬ＜０＞〜ＢＬ＜７＞に接続されている。また、配置された各行毎に複数の選択ゲートトランジスタ１６のゲートは、ワード線ＷＬ＜０＞〜ＷＬ＜７＞に接続されている。
【００７０】
書き込みトランジスタ１２のドレイン端子は、各ビット線ＢＬ＜０＞〜ＢＬ＜７＞の一端に接続されている。各書き込みトランジスタ１２のソース端子は、接地電位に接続されている。また、各書き込みトランジスタ１２のゲートには、入力信号ＤＩ＜０＞〜ＤＩ＜７＞が入力される。
【００７１】
センスノード初期化回路１３のドレイン端子は、各ビット線ＢＬ＜０＞〜ＢＬ＜７＞に接続されている。各センスノード初期化回路１３のドレイン端子は、接地電位に接続されている。また、各センスノード初期化回路１３のゲートには、センスノード初期化信号ＥＱＬが入力される。
【００７２】
センスアンプ１４の非反転入力端子（＋）は、各ビット線ＢＬ＜０＞〜ＢＬ＜７＞の他端に接続されている。各センスアンプ１４の反転入力端子（−）には、参照電位ＶＲＥＦが入力されている。また、各センスアンプ１４の出力端子は、出力信号ＤＯ＜０＞〜ＤＯ＜７＞を出力する。
【００７３】
行選択デコーダ１５は、ワード線ＷＬ＜０＞〜ＷＬ＜７＞の一端を接続している。行選択デコーダ１５は、外部から与えられるアドレス信号Ａｄｄｒｅｓｓに基づき、ワード線ＷＬ＜０＞〜ＷＬ＜７＞から任意の一本を選択的に活性化する。
【００７４】
なお、第２実施形態と同様に、第３記憶部１０Ｃ内に対して、第１動作制御部２０Ａは、一つ設けられている。つまり、第１動作制御部２０Ａは、８組のセンスノード初期化回路１３とセンスアンプ１４とで共有されている。
【００７５】
（第３実施形態の動作）
第３実施形態にかかる不揮発性半導体記憶装置の動作は、第１実施形態とほぼ同様であるので、詳細な説明を省略する。ただし、書き込み動作、読み出し動作、及び０マージンテスト動作において、その動作に先立ち、外部から与えられるアドレス信号Ａｄｄｒｅｓｓによって選ばれる任意の一本のワード線ＷＬ＜０＞〜ＷＬ＜７＞が活性化される。そして、その活性化されたワード線に接続される８個のメモリセル１０Ｃｂは、それぞれビット線ＢＬ＜０＞〜ＢＬ＜７＞へ電気的に接続され、他のメモリセルはビット線ＢＬ＜０＞〜ＢＬ＜７＞から電気的に切断される。つまり、上記のメモリセル選択手順が必要である以外は第３実施形態の書き込み動作、読み出し動作および０マージンテスト動作は、第１実施形態と同じである。
【００７６】
（第３実施形態の効果）
次に、第３実施形態にかかる不揮発性半導体記憶装置の効果について説明する。第３実施形態は、第１実施形態と同様の効果を得ることができる。つまり、０マージンテストを利用することにより、絶縁特性の悪いアンチフューズ素子１１を正確に検知することが可能となる。また、それら抽出された絶縁特性の悪いアンチフューズ素子１１を冗長セルと置換するなどの手段により救済することにより、ゲート絶縁膜の薄膜化に伴う０データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供することが可能となる。なお、その主要な構成要件である第１動作制御部２０Ａ（センスノード充電時間制御回路２１、切り替えスイッチ２２、インバータ２３）は、不揮発性半導体記憶装置内の複数のセンスノード初期化回路１３とセンスアンプ１４により共有することが可能であるため、それを実装することによる面積の増加および消費電力の増加は小さく抑えられている。
【００７７】
［第４実施形態］
（第４実施形態の構成）
次に、図６を参照して、本発明の第４実施形態に係る不揮発性半導体記憶装置の構成を説明する。なお、第４実施形態において、第１〜第３実施形態と同様の構成は、同一符号を付し、その説明を省略する。
【００７８】
第４実施形態に係る不揮発性半導体記憶装置は、第４記憶部１０Ｄ、第２動作制御部２０Ｂを含む。
【００７９】
第４記憶部１０Ｄは、第１実施形態の記憶部１０Ａの構成に、第１入出力ラッチ１７、第２入出力ラッチ１８を加えたものである。なお、第１入出力ラッチ１７、及び第２入出力ラッチ１８は、クロック信号に基づき信号をラッチする。
【００８０】
第１入出力ラッチ１７は、書き込みトランジスタ１２のゲート側に設けられている。また、第２入出力ラッチ１８は、センスアンプ１４の出力端子側に設けられている。
【００８１】
第２動作制御部２０Ｂは、第１〜第３実施形態の第１動作制御部２０Ａの構成に、第３入出力ラッチ２４、第４入出力ラッチ２５を加えたものである。また、第２動作制御部２０Ｂは、第１〜第３実施形態と異なる充電時間制御回路２１’を有している。なお、第３入出力ラッチ２４、及び第４入出力ラッチ２５は、クロック信号に基づき信号をラッチするものである。
【００８２】
第３入出力ラッチ２４は、充電時間制御回路２１’の入力端子側に設けられている。また、第４入出力ラッチ２５は、切り替えスイッチ２２の０マージンテスト指示信号ＺＭＴが入力される端子側に設けられている。
【００８３】
充電時間制御回路２１’は、第１遅延回路２１１’、第１ＡＮＤロジックゲート２１２’、第２遅延回路２１３’、第２ＡＮＤロジックゲート２１４’から構成されている。
【００８４】
第１遅延回路２１１’は、第１入出力ラッチ２４からの入力信号を受け、設定された遅延時間（第１タイミング）経過後に、出力信号を第１ＡＮＤロジックゲート２１２’の反転入力端子（−）に出力する。
【００８５】
第１ＡＮＤロジックゲート２１２’は、反転入力端子（−）、非反転入力端子（＋）、出力端子を有する。第１ＡＮＤロジックゲート２１２’は、その反転入力端子（−）に第１遅延回路２１１’からの入力信号を受け、その非反転入力端子（＋）に第３入出力ラッチ２４からの入力信号（内部動作読み出し信号ＩＲＥＡＤ）を受ける。第１ＡＮＤロジックゲート２１２’は、内部動作読み出し信号ＩＲＥＡＤのタイミングから活性化され、第１遅延回路２１１’により設定される遅延時間経過後に非活性化されるセンスノード初期化信号ＥＱＬを生成する。なお、生成されたセンスノード初期化信号ＥＱＬは、センスノード初期化回路１３に出力される。
【００８６】
第２遅延回路２１３’は、第１入出力ラッチ２４からの入力信号を受け、設定された遅延時間経過（第２タイミング）後に、出力信号を第２ＡＮＤロジックゲート２１４’の非反転入力端子（＋）に出力する。
【００８７】
第２ＡＮＤロジックゲート２１４’は、２つの非反転入力端子（＋）、１つの出力端子を有する。第２ＡＮＤロジックゲート２１４’は、２つの非反転入力端子（＋）に第２遅延回路２１３’からの入力信号と、第３入出力ラッチ２４からの入力信号（内部動作読み出し信号ＩＲＥＡＤ）とを受ける。第２ＡＮＤロジックゲート２１４’は、内部動作読み出し信号ＩＲＥＡＤのタイミングから非活性化され、第２遅延回路２１３’により設定される遅延時間経過後に活性化される読み出し動作用センスアンプ活性化信号ＮＡＳＥを生成する。なお、生成された読み出し動作用センスアンプ活性化信号ＮＡＳＥは、切り替えスイッチ２２の第１の入力端子２２Ａに出力される。
【００８８】
上記構成は、以下のような動作を可能とする。つまり、切り替えスイッチ２２は、センスアンプ活性化信号ＳＡＥのタイミング制御方式を、外部から入力される０マージンテスト指示信号ＺＭＴの状態（活性状態、或いは非活性状態）によって、切り替える。外部から入力された０マージンテスト指示信号ＺＭＴは、第４入出力ラッチ２５にて、クロック信号ＣＬＫのタイミングでラッチされ、内部０マージンテスト指示信号ＩＺＭＴとして出力される。この内部０マージンテスト信号ＩＺＭＴが活性状態の時には、内部読み出し指示信号ＩＲＥＡＤの反転信号が、センスアンプ活性化信号ＳＡＥとなる。逆に、内部０マージンテスト指示信号ＩＺＭＴが非活性化状態のとき、つまり、読み出し動作のときには、センスノード充電時間制御回路２１’の読み出し動作用センスアンプ活性化信号ＮＡＳＥがセンスアンプ活性化信号ＳＡＥとなる。
【００８９】
上記構成において、外部から入力可能なタイミング信号は、クロック信号のみとなる。したがって、第４実施形態では、０マージンテスト動作におけるセンスノード充電時間の制御をクロックサイクル時間にて制御している。一方、読み出し動作におけるセンスノード充電時間は、外部から与えられる動作周波数（クロックサイクル）に対して一定である必要がある。よって、読み出し動作におけるセンスノード充電時間は内蔵されるセンスノード充電時間制御回路２１’により制御される。
【００９０】
（第４実施形態の読み出し動作）
次に、図７を参照して、第４実施形態における読み出し動作について説明する。なお、第４実施形態において、書き込み動作は、第１〜第３実施形態と同様であるので、その説明を省略する。読み出し動作において終始、書き込み指示信号ＷＲＩＴＥ、及び０マージンテスト信号ＺＭＴは、非活性状態、つまり、接地電位０Ｖに保持される。したがって、切り替えスイッチ２２は、読み出し動作用センスアンプ活性化信号ＮＡＳＥをセンスアンプ活性化信号ＳＡＥとして出力する。
【００９１】
読み出し動作の開始に先立ち、時刻ｔ０のタイミングで書き込み電源ＶＢＰ及び参照電位ＶＲＥＦが投入される。ここで、読み出し動作における書き込み電源ＶＢＰの電位は、アンチフューズ素子１１を破壊することなく、かつ、アンチフューズ素子１１に蓄えられた情報を電気信号として正確に読み出すことができるような電位であることが求められる。例えば、最近の半導体素子を用いるならば１．２Ｖが適当である。また、参照電位ＶＲＥＦは、アンチフューズ素子１１から読み出される電気信号と比較して、アンチフューズ素子１１に蓄えられた情報が０か１かを判断するために、センスアンプ１４の反転入力端子に与えられる。読み出し動作時にアンチフューズ素子１１に印加されるバイアス電圧を極力大きく設定するために、できる限り低電位であることが望ましい。一方で、読み出し動作に伴い発生するノイズの影響を受けない程度に高電位である必要がある。したがって、参照電位ＶＲＥＦは、電源電圧１．２Ｖの四分の一程度の電位、０．３Ｖ程度が適切である。
【００９２】
また、各入出力ラッチ１７，１８，２４，２５には、図７に示すように矩形波のクロックパルスＣＬＫが入力される。
【００９３】
次に、書き込み電源ＶＢＰの電位及び参照電位ＶＲＥＦが安定した後、時刻ｔ１より手前のタイミングで読み出し信号ＲＥＡＤを入力する。ここで、読み出し信号ＲＥＡＤは、クロック信号ＣＬＫに対して同期信号である。そのため、その入力には、クロック信号ＣＬＫの立ち上がりのタイミングより若干早く読み出し信号ＲＥＡＤを活性化する必要がある。
【００９４】
この読み出し信号ＲＥＡＤを受けて、時刻ｔ１のタイミングで内部読み出し信号ＩＲＥＡＤが活性化される。それを受けて、第１遅延回路２１１’は、センスノード初期化信号ＥＱＬを生成する。そして、第２遅延回路２１３’は、読み出し動作用センスアンプ活性化信号ＮＡＳＥを生成する。なお、センスノード初期化信号ＥＱＬは、内部読み出し信号ＩＲＥＡＤと、所定タイミング遅延させると共に反転させた内部読み出し信号ＩＲＥＡＤとの論理積であるため、図７に示す波形となる。また、読み出し動作用センスアンプ活性化信号ＮＡＳＥは、内部読み出し信号ＩＲＥＡＤと、所定タイミング遅延させた内部読み出し信号ＩＲＥＡＤとの論理積であるため、図７に示す波形となる。
【００９５】
そして、これら２つの制御信号を受けて、アンチフューズ素子１１に記憶されているデータが読み出される。なお、以降の読み出し動作は、第１実施形態と同様であるので、その説明を省略する。
【００９６】
ここで、センスノード初期化信号ＥＱＬ、及びセンスアンプ活性化信号ＳＡＥは、充電時間制御回路２１’の内部遅延回路により生成されるため、クロック信号ＣＬＫに対して非同期信号である。したがって、以降の読み出し動作は、クロック信号ＣＬＫの周波数など、外部からの影響を受けにくいという特徴がある。
【００９７】
（第４実施形態の０マージンテスト動作）
次に、図８を参照して、第４実施形態における０マージンテスト動作について説明する。読み出し動作において終始、書き込み指示信号ＷＲＩＴＥは、非活性状態、つまり、接地電位０Ｖに保持され、０マージンテスト信号ＺＭＴは活性状態、つまり、電源電位たとえば１．２Ｖに保持される。したがって、切り替えスイッチ２２は、内部読み出し信号ＩＲＥＡＤの反転信号をセンスアンプ活性化信号ＳＡＥとして出力する。
【００９８】
先ず、０マージンテストの開始に先立ち、時刻ｔ０のタイミングで、書き込み電源ＶＢＰ及び参照電位ＶＲＥＦを投入する。ここで、０マージンテスト動作における書き込み電源ＶＢＰの電位は、アンチフューズ素子１１を破壊することなく、かつ、アンチフューズ素子１１に蓄えられた情報を電気信号として正確に読み出すことができるような電位であることが求められる。例えば、最近の半導体素子を用いるならば１．２Ｖ程度が適当である。また、参照電位ＶＲＥＦは、アンチフューズ素子１１から読み出される電気信号と比較して、アンチフューズ素子１１に蓄えられた情報が０か１かを判断するために、センスアンプ１４の反転入力端子に与えられる。読み出し動作時にアンチフューズ素子１１に印加されるバイアス電圧を極力大きく設定するために、できる限り低電位であることが望ましい。一方で、読み出し動作にともない発生するノイズの影響を受けない程度に高電位である必要がある。したがって、参照電位ＶＲＥＦは、電源電圧１．２Ｖの四分の一程度の電位、０．３Ｖ程度が適当である。
【００９９】
次に、書き込み電源ＶＢＰの電位、及び参照電位ＶＲＥＦが安定したのち、時刻ｔ１より手前のタイミングで読み出し信号ＲＥＡＤが入力される。ここで、読み出し信号ＲＥＡＤは、クロック信号ＣＬＫに対して同期信号である。そのため、その入力には、クロック信号ＣＬＫの立ち上がりタイミングより若干早く読み出し信号ＲＥＡＤを活性化する必要がある。この読み出し信号ＲＥＡＤを受けて、時刻ｔ１のタイミングで内部読み出し信号ＩＲＥＡＤが活性化される。それを受けて、第１遅延回路２１１’は、所定タイミング遅延させ、センスノード初期化信号ＥＱＬを生成する。一方、０マージンテスト動作のセンスアンプ活性化信号ＳＡＥは、切り替えスイッチ２２の働きにより、読み出し動作とは異なる方式で生成される。つまり、センスアンプ活性化信号ＳＡＥは、図８に示すような内部読み出し信号ＩＲＥＡＤの反転信号となる。これら２つの制御信号を受けて、次のような手順によりアンチフューズ素子１１の絶縁特性を検査する０マージンテストが動作する。
【０１００】
内部読み出し信号ＩＲＥＡＤの活性化直後のセンスノード初期化信号ＥＱＬが活性化されてから、再び非活性状態に戻るまでの期間がセンスノード初期化期間である。このセンスノード初期化期間は、充電時間制御回路２１’の内部の第１遅延回路２１１’により定められる。
【０１０１】
センスノード初期化信号ＥＱＬを受けて、センスノード初期化回路１３が動作し、センスノード１１ａの電位は、接地電位に初期化される。図８において、センスノード信号ＳＮ−１は、アンチフューズ素子１１のゲート絶縁膜が破壊されている場合、つまり、１データを記憶している場合のセンスノード１１ａの電位の振る舞いを示している。また、センスノード信号ＳＮ−０は、アンチフューズ素子１１のゲート絶縁膜が破壊されていない場合、つまり、０データを記憶している場合のセンスノード１１ａの電位の振る舞いを示している。さらに、センスノード信号ＳＮ−ｍａｒｇｉｎａｌ０は、データが記憶されているにもかかわらず、アンチフューズ素子１１のゲート絶縁膜の絶縁特性が悪い場合のセンスノード１１ａの電位の振る舞いを示している。
【０１０２】
センスノード初期化信号ＥＱＬが、再び非活性状態となったのち、センスアンプ活性化信号ＳＡＥが活性化される時刻ｔ２のタイミングまでの期間が、センスノード充電時間である。このセンスノード充電時間は、通常の読み出し動作の場合と異なり、外部から与えられる読み出し指示信号ＲＥＡＤから生成される内部読み出し指示信号ＩＲＥＡＤのパルス幅により定められる。
【０１０３】
このセンスノード充電期間中に、予め接地電位に初期化されたセンスノード１１ａは、アンチフューズ素子１１を流れる読み出し電流によって充電され、その電位が上昇していく。その電位上昇速度は、アンチフューズ素子１１を流れる読み出し電流の大きさに依存する。
【０１０４】
アンチフューズ素子１１のゲート絶縁膜が破壊されている場合、つまり、１データを記憶している場合には、アンチフューズ素子１１を流れる電流が大きいため、センスノード信号ＳＮ−１に示されるように、センスノード１１ａの電位の電位上昇は急峻になる。一方、アンチフューズ素子１１のゲート絶縁膜が破壊されていない場合、つまり、０データを記憶している場合には、アンチフューズ素子１１を流れる電流が小さいため、センスノード信号ＳＮ−０に示されるように、センスノード１１ａの電位は、ほぼ接地電位０Ｖに保たれる。
【０１０５】
さらに、０データを記憶していることが期待されているにもかかわらずゲート絶縁膜の絶縁特性が悪い場合には、センスノード信号ＳＮ−ｍａｒｇｉｎａｌ０により示されるように、センスノード１１ａの電位は非常にゆっくりとした速度で上昇していく。
【０１０６】
その後、センスアンプ活性化信号ＳＡＥが、活性状態に遷移する時刻ｔ２のタイミングにおいて、センスアンプ１４が動作する。その瞬間、センスアンプ１４は、非反転入力端子（＋）に接続されているセンスノード１１ａの電位と、反転入力端子（−）に接続されている参照電位ＶＲＥＦと間の電位差を検知して、その結果を出力信号ＤＯに出力する。アンチフューズ素子１１が、１データを記憶している場合には、センスノード信号ＤＯ−１は、電源電位たとえば１．２Ｖとなる。
【０１０７】
一方、アンチフューズ素子１１が、０データを記憶している場合には、センスノード信号ＤＯ−０は、接地電位０Ｖとなる。さらに、アンチフューズ素子１１が、０データを記憶しているにもかかわらず、その絶縁特性が良好でない場合には、センスノード信号ＤＯ−ｍａｒｇｉｎａｌ０は、電源電位たとえば１．２Ｖとなる。その後、センスアンプ活性化信号ＳＡＥが、活性状態にある期間において、センスアンプ１４の出力信号の状態はそのまま保持される。
【０１０８】
（第４実施形態の効果）
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。まず、読み出し動作において、アンチフューズ素子１１に記憶されているデータが０か１かを判定するための読み出し動作用電流閾値は、主にセンスノード充電時間により設定される。ここで、センスノード充電時間は、不揮発性半導体記憶装置内の回路定数により設定される内部パラメータである。したがって、読み出し動作用電流閾値は、その絶対値を正確に設定することは難しいが、外部入力信号のタイミングによらず一定となる。つまり、読み出し動作用電流閾値は、不揮発性半導体記憶装置の使用状況の影響を受けず一定にすることができる。
【０１０９】
一方、０マージンテスト用電流閾値は、主にセンスノード充電時間により設定されるが、センスノード充電時間は、外部入力信号である読み出し信号ＲＥＡＤにより制御される。換言すると、クロック信号ＣＬＫに基づき、読み出し信号ＲＥＡＤ（内部読み出し信号ＩＲＥＡＤ）の反転信号のパルス幅を制御することができる。したがって、０マージンテスト用電流閾値は、クロック信号ＣＬＫにより外部から容易に変更可能な測定パラメータとなる。これにより、０マージンテスト用の電流閾値に対して、自由にその上、正確に値を設定することが可能となる。例えば、数ｎＡほどの微小なリーク電流を検知するような場合において、数ｍｓを超える長いセンスノード充電時間を設定することが要求される。数ｍｓを超えるような長い遅延時間を生成する遅延回路はレイアウトサイズが大きく、それを実装するにはコスト上昇を伴う。また、それにより生成される遅延時間は、動作環境温度や電源電圧や外部から発生するノイズの影響を受け、精度が低い。したがって、センスノード充電時間を外部入力信号により制御する方法は、内部遅延回路で制御する方法に比べて、有効である。
【０１１０】
この０マージンテストを利用することにより、絶縁特性の悪いアンチフューズ素子を正確に検知することが可能となる。そして、検知された絶縁特性の悪いアンチフューズ素子を冗長セルと置換する等の手段で救済することにより、ゲート絶縁膜の薄膜化に伴う０データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供することが可能となる。
【０１１１】
また、最近の集積回路設計手法においては、機能回路ブロックの入出力信号端子に入出力ラッチを挿入し、クロック同期型とすることが、設計容易化の目的から必要とされている。第４実施形態のような構成により、各入出力信号のタイミング規定が対クロック信号に対するセットアップ時間とホールド時間に限られ、タイミング設計が容易になる。
【０１１２】
［第５実施形態］
（第５実施形態の構成）
次に、図９を参照して、本発明の第５実施形態に係る不揮発性半導体記憶装置の構成を説明する。なお、第５実施形態において、第１〜第４実施形態と同様の構成は、同一符号を付し、その説明を省略する。
【０１１３】
第５実施形態に係る不揮発性半導体記憶装置は、第４記憶部１０Ｄ、第３動作制御部２０Ｃを含む。つまり、第５実施形態に係る不揮発性半導体記憶装置は、第３動作制御部２０Ｃの構成において第４実施形態と異なる。第５実施形態に係る不揮発性半導体記憶装置は、クロック信号ＣＬＫのパルス幅を自由に制御できる場合に適したものである。
【０１１４】
第３動作制御部２０Ｃは、第３実施形態の第３動作制御部２０Ｃの構成におけるインバータ２３を、ＮＡＮＤ回路２６に置換したものある。ＮＡＮＤ回路２６は、充電時間制御回路２１’からの内部読み出し指示信号ＩＲＥＡＤの入力、及び第３入出力ラッチ２４へ入力されるクロック信号ＣＬＫの入力を受け付ける。また、ＮＡＮＤ回路２６は、その出力信号を切り替えスイッチ２２へ出力する。
【０１１５】
（第５実施形態の０マージンテスト動作）
次に、図１０を参照して、第５実施形態に係る不揮発性半導体記憶装置の０マージンテスト動作について説明する。なお、第５実施形態の書き込み動作は、第１実施形態と同様であるため、その説明を省略する。同様に、第５実施形態の読み出し動作は、第４実施形態と同様であるため、その説明を省略する。
【０１１６】
図１０は、第５実施形態における０マージンテスト動作を説明するための動作波形図である。０マージンテスト動作において終始、書き込み指示信号ＷＲＩＴＥは非活性状態、つまり、接地電位０Ｖに保持され、０マージンテスト信号ＺＭＴは活性状態、つまり、電源電位たとえば１．２Ｖに保持される。したがって、切り替えスイッチ２２は、内部読み出し信号ＩＲＥＡＤとクロック信号の論理積の反転信号をセンスアンプ活性化信号ＳＡＥとして出力する。
【０１１７】
まず、０マージンテスト動作の開始に先立ち、時刻ｔ０のタイミングで、書き込み電源ＶＢＰ及び参照電位ＶＲＥＦを投入する。次に、書き込み電源ＶＢＰの電位及び参照電位ＶＲＥＦが安定したのち、時刻ｔ１より手前のタイミングで読み出し信号ＲＥＡＤを発行する。これらの操作により、０マージンテストの動作を開始し、充電時間制御回路２１’の第１遅延回路２１１’によりセンスノード初期化動作が行われる。ここまでの動作については、第４実施形態と同様であるので、詳しい説明を省略する。
【０１１８】
次に、時刻ｔ２のタイミングにおいて、センスアンプ活性化信号ＳＡＥにより、センスアンプ１４を動作させる。０マージンテスト動作のセンスアンプ活性化信号ＳＡＥは、切り替えスイッチ２２の働きにより、読み出し動作時とは異なる方式に切り替えられる。つまり、０マージンテスト動作のセンスアンプ活性化信号ＳＡＥは、内部読み出し信号ＩＲＥＡＤとクロック信号ＣＬＫとの入力に基づくＮＡＮＤ回路２６の出力信号となる。その他、センスアンプ活性化信号ＳＡＥにより制御されるセンスアンプ１４の動作、及びセンスノード１１ａの電位の振る舞いは、第４実施形態と同様であるので、詳しい説明を省略する。
【０１１９】
（第５実施形態の効果）
次に、第５実施形態に係る不揮発性半導体記憶装置の効果について説明する。第５実施形態において、０マージンテスト動作におけるセンスノード充電時間をクロック信号ＣＬＫのパルス幅によって、外部から自由に、かつ、精度よく制御することが可能になる。換言すると、クロック信号ＣＬＫのパルス幅によって、センスアンプ活性化信号ＳＡＥのパルス幅を制御することができる。提供される０マージンテスト機能は、半導体チップの製造後及びパッケージング工程前のチップ選別テストにおいて用いられることが想定される。その場合において、クロック信号を含む外部から入力される信号は、集積回路動作検査用のテスタによって供給される。この場合、クロック信号のパルス幅を操作することは比較的容易である。むしろ、数ｍｓを超えるような長いタイミングを制御する場合には、テスタに実装されているタイマーを利用する方が効率的であり、精度もよいため、クロック信号のパルス幅を操作する本実施形態の方が、第１〜第４実施形態よりも好ましい。
【０１２０】
［他の実施形態］
上述した第１〜第５実施形態のように、０マージンテスト動作のセンスノード充電時間の制御を外部信号により制御する方式には、その他に様々な実施形態が考えられる。しかし、そのいずれにおいても、本発明の要旨である構成を採用する構成であればよい。本発明の要旨である構成は、読み出し動作のセンスノード充電時間を、遅延回路による内部タイミング信号で制御し、０マージンテスト動作のセンスノード充電時間を外部信号により制御し、その制御方式を切り替えスイッチにより選択するというものである。本発明の要旨である構成を有したものであれば、上記実施形態と同様の効果を得ることが可能である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置の読み出し動作の波形図である。
【図３】本発明の第１実施形態に係る不揮発性半導体記憶装置の０マージンテスト動作の波形図である。
【図４】本発明の第２実施形態に係る不揮発性半導体記憶装置の概略図である。
【図５】本発明の第３実施形態に係る不揮発性半導体記憶装置の概略図である。
【図６】本発明の第４実施形態に係る不揮発性半導体記憶装置の概略図である。
【図７】本発明の第４実施形態に係る不揮発性半導体記憶装置の読み出し動作の波形図である。
【図８】本発明の第４実施形態に係る不揮発性半導体記憶装置の０マージンテスト動作の波形図である。
【図９】本発明の第５実施形態に係る不揮発性半導体記憶装置の概略図である。
【図１０】本発明の第５実施形態に係る不揮発性半導体記憶装置の０マージンテスト動作の波形図である。
【符号の説明】
【０１２２】
１０Ａ…第１記憶部、１０Ｂ…第２記憶部、１０Ｃ…第３記憶部、１０Ｄ…第４記憶部、１０Ｂ…第２記憶部、１０Ｃ…第３記憶部、１０Ｄ…第４記憶部、１１…アンチフューズ素子、１２…書き込みトランジスタ、１３…センスノード初期化回路、１４…センスアンプ、１５…行選択デコーダ、１６…選択ゲートトランジスタ、１７…第１入出力ラッチ、１８…第２入出力ラッチ、２０Ａ…第１動作制御部、２０Ｂ…第２動作制御部、２０Ｃ…第３動作制御部、２１、２１’…充電時間制御回路、２２…切り替えスイッチ、２３…インバータ、２４…第３入出力ラッチ、２５…第４入出力ラッチ、２６…ＮＡＮＤ回路、２１１’…第１遅延回路、２１２’…第２ＡＮＤロジックゲート、２１３’…第２遅延回路、２１４’…第２ＡＮＤロジックゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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