(57)【要約】【課題】半導体基板の素子形成面に大きな段差が生じる場合でも、段差部底面の所望の部位に不純物を導入し得る半導体装置およびその製造方法を提供する。【解決手段】同一極性の２つのMOS トランジスタがそれぞれのソース・ドレイン領域の各一方の不純物拡散層を共有するとともに２つのMOS トランジスタの各ポリシリコンゲート同士が隣り合う部分を有する半導体装置において、２つのMOS トランジスタの各ポリシリコンゲート１１の高さが150nm 以上、隣り合うポリシリコンゲート相互の間隔が87nm 以下であって、２つのMOS トランジスタで共有される不純物拡散層１５１は、拡散層表面部の不純物濃度が拡散層内部で最も高い。【選択図】      図１
2008251732.tif 000002
【特許請求の範囲】
【請求項１】
同一極性の２つのMOS トランジスタがそれぞれのソース・ドレイン領域の各一方の不純物拡散層を共有するとともに前記２つのMOS トランジスタの各ポリシリコンゲート同士が隣り合う部分を有する半導体装置において、
前記２つのMOS トランジスタの各ポリシリコンゲートの高さが150nm 以上、隣り合うポリシリコンゲート相互の間隔が87nm 以下であって、前記２つのMOS トランジスタで共有される不純物拡散層は、拡散層表面部の不純物濃度が拡散層内部で最も高いことを特徴とする半導体装置。
【請求項２】
MOS トランジスタを有する半導体装置において、前記MOS トランジスタのチャネル領域は、チャネル幅方向両端部がトレンチ構造の素子分離領域に隣接し、固相拡散により不純物が導入されており、チャネル領域の不純物濃度がチャネル幅方向の中央部と周辺部でほぼ等しいことを特徴とする半導体装置。
【請求項３】
NMOSトランジスタ形成領域のＰウエルと、PMOSトランジスタ形成領域のＮウエルと、前記ＰウエルとＮウエルとを分離するために形成された深さ300nm 以下、幅100nm 以下のトレンチ構造の素子分離領域と、前記Ｐウエルの表面に形成された前記NMOSトランジスタのドレイン／ソース領域用のＮ拡散層と、前記Ｎウエルの表面に形成された前記PMOSトランジスタのドレイン／ソース領域用のＰ拡散層とを有する半導体装置の製造方法であって、
前記半導体基板上にエッチングマスク用のパターンを形成し、半導体基板の表層部に深さ300nm 以下、幅100nm 以下のウエル分離用のトレンチ構造の素子分離領域を形成する工程と、
Ｐ型不純物をドープした第１のオキサイド膜を前記半導体基板上の全面に堆積し、前記第１のオキサイド膜をＰウエル領域上に残すようにパターニングする工程と、
Ｎ型不純物をドープした第２のオキサイド膜を全面に堆積し、前記第２のオキサイド膜をＮウエル領域上に残すようにパターニングする工程と、
不純物の外方拡散を抑制して前記半導体基板への拡散を促すための酸化膜を前記半導体基板上の全面に堆積し、この後、化学的機械研磨を行うことによって半導体基板上の前記酸化膜を除去し、前記素子分離領域のトレンチ内に前記酸化膜を残す工程と、
前記エッチングマスク用のパターンを剥離する工程と、
前記Ｐウエル領域を形成するためのイオン注入、および、前記Ｎウエル領域を形成するためのイオン注入を行う工程と、
アニールによって不純物を拡散させ、前記各ウエル内において前記素子分離領域の周辺に同じ深さの他の部分よりも不純物濃度が高い領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
MOS トランジスタのゲート電極と、ソース・ドレイン領域用の不純物拡散層と、ゲート側壁と、前記ゲート側壁よりも下方の半導体基板表面から該表面よりも高い位置までエピタキシャル成長されたエピタキシャル成長拡散層とを具備するMOS トランジスタを有する半導体装置の製造方法であって、
ゲート電極、ソース・ドレイン領域用の不純物拡散層、ゲート側壁を形成した後、前記ゲート側壁を保護膜として、前記不純物拡散層の表面をエッチングする工程と、
前記ゲート側壁よりも下方の半導体基板表面からSiGeをエピタキシャル成長させ、元の半導体基板表面よりも高い位置にエピタキシャル成長拡散層を形成する工程と、
前記ゲート側壁の下方に固相拡散により不純物を導入する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記固相拡散により不純物を導入する工程において、アニールの温度と時間を適切に設定し、前記不純物の移動距離を制御することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に半導体基板上の段差を有する領域に形成される不純物拡散層の構造および不純物導入方法に関するもので、例えば絶縁ゲート構造の相補型半導体集積回路装置(CMOS LSI)に使用されるものである。
【背景技術】
【０００２】
半導体装置、例えばCMOS LSIを製造する際、CMOSトランジスタの世代が進むにつれ、素子の集積度を向上させた結果、または、特性改善を目的として特殊な素子構造を採用するようにした結果、半導体基板の素子形成面に大きな段差（高低差）が生じることがある。このような大きな段差が生じると、素子形成面に不純物を導入する際、従来から広く実施されているイオン注入は、異方性が強いので、狙いの部位に不純物が導入できない事態が生じる。
【０００３】
なお、特許文献１には、ＣＭＯＳイメージセンサの製造に際して、半導体基板にトレンチを形成し、トレンチ側面部に高濃度の不純物イオン領域を形成し、トレンチに絶縁膜を設けて素子分離領域を形成することによって、アクティブ領域とフィールド領域との境界面がイオン注入によって損傷しないようにする点が開示されている。
【特許文献１】特開２００５−１９７６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は前記した従来の問題点を解決すべくなされたもので、半導体基板の素子形成面に大きな段差が生じる場合でも、段差部底面の所望の部位に不純物を導入し得る半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の第１の態様は、同一極性の２つのMOS トランジスタがそれぞれのソース・ドレイン領域の各一方の不純物拡散層を共有するとともに前記２つのMOS トランジスタの各ポリシリコンゲート同士が隣り合う部分を有する半導体装置において、前記２つのMOS トランジスタの各ポリシリコンゲートの高さが150nm 以上、隣り合うポリシリコンゲート相互の間隔が87nm 以下であって、前記２つのMOS トランジスタで共有される不純物拡散層は、拡散層表面部の不純物濃度が拡散層内部で最も高いことを特徴とする。
【０００６】
本発明の半導体装置の第２の態様は、MOS トランジスタを有する半導体装置において、前記MOS トランジスタのチャネル領域は、チャネル幅方向両端部がトレンチ構造の素子分離領域に隣接し、固相拡散により不純物が導入されており、チャネル領域の不純物濃度がチャネル幅方向の中央部と周辺部でほぼ等しいことを特徴とする。
【０００７】
本発明の半導体装置の製造方法の第１の態様は、NMOSトランジスタ形成領域のＰウエルと、PMOSトランジスタ形成領域のＮウエルと、前記ＰウエルとＮウエルとを分離するために形成された深さ300nm 以下、幅100nm 以下のトレンチ構造の素子分離領域と、前記Ｐウエルの表面に形成された前記NMOSトランジスタのドレイン／ソース領域用のＮ拡散層と、前記Ｎウエルの表面に形成された前記PMOSトランジスタのドレイン／ソース領域用のＰ拡散層とを有する半導体装置の製造方法であって、前記半導体基板上にエッチングマスク用のパターンを形成し、半導体基板の表層部に深さ300nm 以下、幅100nm 以下のウエル分離用のトレンチ構造の素子分離領域を形成する工程と、Ｐ型不純物をドープした第１のオキサイド膜を前記半導体基板上の全面に堆積し、前記第１のオキサイド膜をＰウエル領域上に残すようにパターニングする工程と、Ｎ型不純物をドープした第２のオキサイド膜を全面に堆積し、前記第２のオキサイド膜をＮウエル領域上に残すようにパターニングする工程と、不純物の外方拡散を抑制して前記半導体基板への拡散を促すための酸化膜を前記半導体基板上の全面に堆積し、この後、化学的機械研磨を行うことによって半導体基板上の前記酸化膜を除去し、前記素子分離領域のトレンチ内に前記酸化膜を残す工程と、前記エッチングマスク用のパターンを剥離する工程と、前記Ｐウエル領域を形成するためのイオン注入、および、前記Ｎウエル領域を形成するためのイオン注入を行う工程と、アニールによって不純物を拡散させ、前記各ウエル内において前記素子分離領域の周辺に同じ深さの他の部分よりも不純物濃度が高い領域を形成する工程とを具備することを特徴とする。
【０００８】
本発明の半導体装置の製造方法の第２の態様は、MOS トランジスタのゲート電極と、ソース・ドレイン領域用の不純物拡散層と、ゲート側壁と、前記ゲート側壁よりも下方の半導体基板表面から該表面よりも高い位置までエピタキシャル成長されたエピタキシャル成長拡散層とを具備するMOS トランジスタを有する半導体装置の製造方法であって、ゲート電極、ソース・ドレイン領域用の不純物拡散層、ゲート側壁を形成した後、前記ゲート側壁を保護膜として、前記不純物拡散層の表面をエッチングする工程と、前記ゲート側壁よりも下方の半導体基板表面からSiGeをエピタキシャル成長させ、元の半導体基板表面よりも高い位置にエピタキシャル成長拡散層を形成する工程と、前記ゲート側壁の下方に固相拡散により不純物を導入する工程とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体基板の素子形成面に大きな段差が生じる場合でも、段差部底面の所望の部位に不純物を導入し得る半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
＜第１の実施形態＞
第１実施形態では、スタティック型半導体メモリ(SRAM)の製造工程を例にとる。
【００１２】
SRAMにおいて、素子の高集積化に伴い、同一極性のトランジスタ同士が非常に近く配置される場合がある。例えば６トランジスタ構成のSRAMセル内において、記憶ノード駆動用のNMOSトランジスタと転送ゲート用のNMOSトランジスタのゲート同士は非常に近く配置される。これらのトランジスタのゲート高さは、イオン注入（Ion Implantation: I/I）工程でのイオン突き抜けを防止するために低くすることができない。したがって、例えばライトリードープトドレイン(LDD) 構造のトランジスタを形成する際、隣り合う２つのNMOSトランジスタのポリシリコンゲート相互間の狭い基板表層部（共有ドレイン領域）に低濃度の浅いエクステンション領域を形成するためにハローイオン注入(Halo I/I)をチルト(tilt)角30度で行う時に、ポリシリコンゲートによるシャドウイング(Shadowing）が起こる。例えば、ポリシリコンゲートのゲート高さが、イオン突き抜けを十分に防止することができる高さ150nm である場合、隣り合うポリシリコンゲート相互間隔が87nm 以下になると、Halo I/Iを実施できなくなる。このような場合、本実施形態では、固相拡散を行うことにより不純物導入を実施する。
【００１３】
図１（ａ）乃至（ｃ）は、本発明の第１実施形態に係るCMOS LSIの製造工程の一部を概略的に示す断面図である。まず、図１（ａ）に示すように、半導体基板、本例ではシリコン基板１０上に形成する２つのトランジスタの隣り合うポリシリコンゲート１１相互間の狭い基板表層部、本例では共有ドレイン領域に固相拡散を行う。この際、NMOSトランジスタ領域に固相拡散を行う場合には、PMOSトランジスタ領域をレジスト１２で保護した状態で、Ｎ型不純物としてヒ素(As)あるいはリン(P) をドープしたポリシリコン膜１３を堆積する。さらに、不純物の外方拡散を抑制してシリコン基板１０への拡散を促すために、図１（ｂ）に示すように、ポリシリコン膜１３上をTEOS酸化膜１４で覆い、アニールによって不純物を拡散させることによって共有ドレイン領域に低濃度の浅い不純物拡散領域（エクステンション領域）１５１を形成する。
【００１４】
PMOSトランジスタ領域に対して固相拡散を行う場合には、NMOSトランジスタ領域をレジストで保護した状態で、Ｐ型不純物として例えばボロン(B) をドープしたボロンシリケートガラス(BSG) 膜を堆積する。そして、不純物の外方拡散を抑制してシリコン基板への拡散を促すためにポリシリコン膜上をTEOS酸化膜で覆い、アニールによって不純物を拡散させる。
【００１５】
次に、図１（ｃ）に示すように、TEOS酸化膜１４およびポリシリコン膜１３を除去し、さらにレジスト１２を除去する。続いて、ポリシリコンゲート１１に対してゲート側壁絶縁膜１６を形成し、このゲート側壁絶縁膜１６をマスクとするイオン注入およびアニールを行い、高濃度の深い不純物拡散領域１５２を形成する。この後、基板上に層間絶縁膜１７を堆積し、共有ドレイン領域の高濃度のドレイン領域１５２上にコンタクトホールを開口し、コンタクトホール内にコンタクトプラグ１８を埋め込み、さらに、層間絶縁膜１７上に所定の接続配線１９をパターニング形成する。
【００１６】
本実施形態によれば、隣り合う２つのトランジスタのポリシリコンゲート１１相互間の狭い基板表層部に不純物導入を行う際に、固相拡散を用いているので、ポリシリコンゲート１１の高さのばらつきの影響を受けずに不純物導入を行うことができる。すなわち、ポリシリコンゲート１１の高さにばらつきが生じても、MOS トランジスタの特性のばらつきを低減することができる。これにより、MOS トランジスタの特性のばらつきを許容範囲に保持しつつ、ゲートコンタクト(GC)間距離を詰めることができ、SRAMのセルサイズを小さくすることができる。
【００１７】
＜第２の実施形態＞
第２実施形態では、半導体基板上にMOS トランジスタを形成する際、MOS トランジスタのチャネル領域に対しイオン注入により不純物のドーピングを行う場合を例にとる。
【００１８】
従来の工程では、リソグラフィ法を用いて、ドーピングを行いたくない領域をレジストで覆うようにパターニング形成される。例えば図２に示すように、MOS トランジスタのチャネル領域を挟むシャロウ・トレンチ構造の絶縁物領域（以下、STI 領域と称する）２２を含む領域上をレジスト（図２中、破線Ｒで示す）で覆う。そして、レジストをマスクとしてイオン注入（図２中、破線Ｉで示す）を行うが、基板へのチャネリングを防ぐため、角度をつけてイオン注入を行う。この場合、通常、STI 領域２２は、基板表面から上に盛り上がり、基板表面に対して段差を有しており、さらにその上にレジストが存在している。これにより、STI 領域２２に隣接する活性領域（アクティブエリア）の端部領域Ａは、ドーピングされるべき領域にも拘らず、不純物が打ち込まれないことになり、所望の電気的特性とは異なる特性が得られることになる。この後、STI 領域２２に隣接する活性領域上に形成されるMOS トランジスタのゲートの幅が端部領域Ａに対して十分大きければ、上記特性変動は小さくなる。
【００１９】
しかし、MOS トランジスタを微細化していくと、当然にゲート幅を狭くせざるを得ないので、端部領域Ａが特性に与える影響は無視できなくなる。すなわち、MOS トランジスタのチャネル領域への不純物ドーピングに際して、ゲート幅が狭くなるに伴い、チャネル領域に隣接するSTI 領域２２の段差部およびその上のレジストが障害になってレジストシャドーイングの影響が発生し、イオン注入される不純物の濃度が端部領域Ａで薄くなる。
【００２０】
端部領域Ａの大きさは一定ではなく、主にリソグラフィの合せずれによって変動するので、端部領域Ａの存在は特性ばらつきの要因となる。この特性ばらつきは、リソグラフィの最大合せずれ量とゲート幅に依存し、マスクの合せずれに対するゲート幅と閾値電圧のばらつきの関係は、例えば図３に示すようになる。ここで、ゲート幅Ｗが500nm より小さくなると、閾値電圧のばらつき３σVth が急激に増加することが分かる。
【００２１】
上記したようにゲート幅Ｗが500nm より小さい場合、本実施形態では、固相拡散により不純物導入を行うことによって、端部領域Ａでの不純物濃度を高く維持し、MOS トランジスタの閾値電圧のばらつきを低減させる。
【００２２】
図２は、本発明の第２実施形態に係るMOS LSI の製造工程の一部を概略的に示す断面図である。まず、半導体基板、本例ではシリコン基板２０上にMOS トランジスタを形成する際、STI 領域２２で挟まれたMOS トランジスタのチャネル領域２１に固相拡散を行う場合には、PMOSトランジスタ領域をレジスト（図示せず）で保護した状態で、Ｎ型不純物としてヒ素あるいはリンをドープしたポリシリコン膜２４を堆積した後、不純物の外方拡散を抑制してシリコン基板２０への拡散を促すためにポリシリコン膜２４上をTEOS酸化膜２５で覆い、アニールによって不純物を拡散させる。その後、TEOS酸化膜２５とポリシリコン膜２４を除去する。
【００２３】
なお、PMOSトランジスタ領域に固相拡散を行う場合には、NMOSトランジスタ領域をレジストで保護した状態で、Ｐ型不純物として例えばボロンをドープしたボロンシリケートガラス膜を堆積する。そして、不純物の外方拡散を抑制してシリコン基板への拡散を促すためにポリシリコン膜上をTEOS酸化膜で覆い、この後、アニールによって不純物を拡散させる。
【００２４】
本実施形態を適用した場合に、活性領域の端部領域Ａ（STI 領域際）まで不純物が拡散するので、端部領域Ａでの不純物濃度を高く維持することができる。このことは、MOS トランジスタの閾値電圧の値を制御する上で有利であり、MOS トランジスタの閾値電圧のばらつきを低減することができる。また、STI 領域２２の段差部の高さのばらつきの影響を受けずに活性領域の不純物濃度を制御することができる。
【００２５】
また、本実施形態は、ランダムゲートを有するデバイスのランダムゲート部分に適用することにより、ゲート幅が小さいMOS トランジスタでも、STI 領域の高さの影響を受けなくなるので、デバイスのばらつきが低減される。
【００２６】
＜第３の実施形態＞
第３実施形態では、NMOSトランジスタ形成領域のＰウエルとPMOSトランジスタ形成領域のＮウエルとを分離するためのSTI 領域の周辺部の製造工程を例にとる。
【００２７】
CMOSトランジスタを形成する際、図４（ｇ）に示すように、NMOSトランジスタ形成領域のＰウエル(P Well)４１１と、PMOSトランジスタ形成領域のＮウエル(N Well)４１２とを分離するためにSTI 領域４２を形成する。そして、Ｐウエル４１１の表面には、NMOSトランジスタのドレイン／ソース領域としてＮ+拡散層４３１を形成し、Ｎウエル４１２の表面には、PMOSトランジスタのドレイン／ソース領域としてＰ+拡散層４３２を形成する。
【００２８】
このようなSTI 領域４２の幅（ウエル分離幅）のスケーリングに伴い、従来の技術では拡散層とウエル領域との間のパンチスルーを防ぐことが困難になっている。パンチスルーを防ぐためには、拡散層とウエル領域との接合界面で発生する空乏層とウエル境界面で発生する空乏層を離すか、それらの空乏層幅を小さくすれば良い。前者についてはSTI 深さを深くし、後者についてはウエルの不純物濃度を増加させれば良い。
【００２９】
しかし、上記したようにSTI 深さを深くすることは、ウエル領域とのコンタクト（ウエルコンタクト）をとるためのウエル領域を、STI 深さ以上の深さをもつように形成する際に次のような問題が伴う。すなわち、リソグラフィの問題から、保護レジストの薄膜化も必要とされ、深いウエル領域を形成するために高加速でイオン注入を行うと、イオンが保護レジストを突き抜けてしまう危険が高くなる。つまり、イオン注入を用いる場合、パンチスルーの低減とリソグラフィ技術が両立しない。
【００３０】
一方、前記したようにウエルの不純物濃度を増加させるには、拡散層とウエル領域との間の接合容量Cjが増加するという問題が伴う。図５（ｂ）に示すように、ウエル分離幅をパラメータとしたときのウエル耐圧Vpt と接合容量Cjは、トレードオフの関係にある。ウエル耐圧Vpt が改善（増加）すると接合容量Cjも増加する。ウエル分離幅が0.1μm（100nm ）より小さくなると、CjのVpt依存度が急激に増加する。
【００３１】
このような問題を解決するために、本実施形態では、固相拡散プロセスにより、各ウエル内においてウエル分離用STI 領域の周辺の不純物濃度が同じ深さの他の部分の不純物濃度よりも濃い構造を形成する。
【００３２】
図４（ａ）乃至（ｇ）は、本発明の第３実施形態に係るCMOS LSIの製造工程の一部を概略的に示す断面図である。まず、図４（ａ）に示すように半導体基板、本例ではシリコン基板４０上にエッチングマスク用のＳｉＮ膜パターン４６を形成し、シリコン基板４０の表層部にウエル分離用のトレンチ４２ａを形成する。
【００３３】
次に、図４（ｂ）に示すように、Ｐ型不純物として例えばボロン(B) をドープしたオキサイド膜４７を全面に堆積した後、このオキサイド膜４７をP ウエル形成予定領域上に残すようにパターニングする。次に、図４（ｃ）に示すように、Ｎ型不純物として例えばリン(P) をドープしたオキサイド膜４８を全面に堆積する。
【００３４】
次に、全面に絶縁膜を堆積し、CMP を行うことによって、シリコン基板４０上のオキサイド膜４８、４７およびＳｉＮ膜パターン４６を除去し、図４（ｄ）に示すように、ウエル分離用のトレンチ４２ａ内に絶縁物を埋め込んでなるウエル分離用のSTI 領域４２を形成する。
【００３５】
次に、図４（ｅ）に示すようにP ウエル領域４１１を形成するためのイオン注入を行い、さらに、Ｎウエル領域４１２を形成するためのイオン注入を行う。この後、アニールによって、図４（ｆ）に示すように、不純物を拡散させる。この際、ウエル分離用のトレンチ４２ａ内の不純物をドープしたオキサイド膜４７、４８からトレンチ４２ａの側面および底面に不純物が拡散するので、トレンチ４２ａ周辺のみウエル濃度が増加する。
【００３６】
この後、図４（ｇ）に示すように、Ｐウエル４１１の表面に、NMOSトランジスタのドレイン／ソース領域としてＮ+拡散層４３１を形成し、Ｎウエル４１２の表面に、PMOSトランジスタのドレイン／ソース領域としてＰ+拡散層４３２を形成する。
【００３７】
本実施形態の製造方法によれば、CMOS LSIのウエル領域内においてウエル分離用STI 領域４２の周辺のみ不純物濃度が増加するので、接合容量Cjは変化せず、ウエル耐圧Vpt のみ改善することができる。
【００３８】
図５（ａ）は、本実施形態のCMOS LSIにおいてウエル分離用のSTI 領域の周辺の固相拡散領域の不純物濃度とウエル耐圧Vpt の関係を示したものである。STI 深さ300nm 以下，ウエル分離幅100nm 以下の場合、固相拡散領域の不純物濃度を１×1018／cm3 より高くすれば、ウエル耐圧Vpt は 5Ｖ以上となることが分かる。したがって、STI を深くすることなく、十分なウエル耐圧Vpt を得ることができる。
【００３９】
なお、図５（ｂ）中の黒丸印は、本実施形態のCMOS LSIにおいてウエル分離幅を（0.04μm）40nmとしたときのウエル耐圧Vpt と接合容量Cjの関係を示したものである。
【００４０】
本実施形態のCMOS LSIの一例は、NMOSトランジスタ形成領域のＰウエルと、PMOSトランジスタ形成領域のＮウエルと、前記ＰウエルとＮウエルとを分離するために形成された深さ300nm 以下、幅100nm 以下のトレンチ構造の素子分離領域と、前記Ｐウエルの表面に形成された前記NMOSトランジスタのドレイン／ソース領域用のN拡散層と、前記Ｎウエルの表面に形成された前記PMOSトランジスタのドレイン／ソース領域用のP拡散層とを具備している。そして、前記各ウエル内において前記素子分離領域の周辺は、固相拡散により不純物が導入され、不純物濃度が１×１０18／ｃｍ3 より高く、かつ、同じ深さの他の部分よりも不純物濃度が高い。
【００４１】
＜第４の実施形態＞
第４実施形態では、ソース・ドレイン領域が基板表面より高くされたエレベーテッド構造のMOS トランジスタの構造および製造工程を例にとる。
【００４２】
エレベーテッド構造のMOS トランジスタを形成する際、図６（ｂ）に示すように、ゲート側壁７３とエピタキシャル成長拡散層７４の境界は極く狭い窪みのようになっている。この窪みの奥に従来と同様の工程によりHalo I/I層を形成すると、イオン注入では一方からしか不純物を導入することができず、tilt角にも限界があるので、ゲート側壁７３の下方にHalo I/I層を形成することが難しい。このような場合、本実施形態では、固相拡散を行うことにより不純物導入を実施する。
【００４３】
図６（ａ）乃至（ｃ）は、本発明の第４実施形態に係るMOS LLSIの製造工程の一部を概略的に示す断面図である。エレベーテッド構造のMOS トランジスタを形成する際、まず、従来と同様の工程により、図６（ａ）に示すように、半導体基板、本例ではシリコン基板７０上にゲート絶縁膜７１、ゲート電極７２、ゲート側壁７３を形成した後、ゲート側壁７３を保護膜として、基板表面をエッチングする。この後、図６（ｂ）に示すように、ゲート側壁７３よりも下方のシリコン表面からSiGeをエピタキシャル成長させ、元のシリコン表面よりも高い位置に拡散層（エピタキシャル成長拡散層）７４を形成する。この時、ゲート側壁７３とエピタキシャル成長拡散層７４の境界は極く狭い窪みのようになっている。
【００４４】
次に、固相拡散により、ゲート側壁７３の下方に不純物導入を行う。この際、NMOSトランジスタ領域に固相拡散を行う場合には、PMOSトランジスタ領域をレジストで保護する。そして、Ｎ型不純物としてヒ素(As)あるいはリン(P) をドープしたポリシリコン膜７６を堆積した後、不純物の外方拡散を抑制してシリコン基板への拡散を促すためにポリシリコン膜７６上をTEOS酸化膜７７で覆い、アニールによって不純物を拡散させる。この際、固相拡散は等方性拡散であるので、ゲート側壁７３の下方に不純物７５ａを導入することができる。なお、不純物の移動距離を制御するためには、アニールの温度と時間の適切な設定（チューニング）が必要である。その後、TEOS酸化膜７７およびポリシリコン膜７６を除去する。そして、図６（ｃ）に示すように、イオン注入およびアニールにより、例えばLDD 構造のMOS トランジスタのソース・ドレイン領域７５を形成する。
【００４５】
なお、PMOSトランジスタ領域に固相拡散を行う場合には、NMOSトランジスタ領域をレジストで保護した状態で、Ｐ型不純物として例えばボロン(B) をドープしたボロンシリケートガラス(BSG) 膜を堆積した後、アニールによって不純物を拡散させる。
【００４６】
本実施形態の製造方法によれば、CMOS LSIにおいてゲート側壁７３とエピタキシャル成長拡散層７４の境界部が窪んだ形状になるエピタキシャル成長SiGeトランジスタに対して、ゲート側壁７３の下方に不純物７５ａを導入することができる。また、本実施形態によれば、従来の方法であるイオン注入とは異なり、LDD 部分の不純物濃度をシリコン層の最表面で一番高くなるように実現できるので、接合リーク電流の抑制効果が得られる。
【００４７】
本実施形態の一例は、ゲート電極と、ソース・ドレイン領域用の不純物拡散層と、ゲート側壁と、前記ゲート側壁よりも下方の半導体基板表面から該表面よりも高い位置までエピタキシャル成長され、前記ゲート側壁との境界が窪みになっているエピタキシャル成長拡散層とを具備するCMOSトランジスタを有する半導体装置において、前記ゲート側壁の下方に固相拡散により不純物が導入されている。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態に係るCMOS LSIの製造工程を概略的に示す断面図。
【図２】本発明の第２実施形態に係るMOS LSI の製造工程を概略的に示す断面図。
【図３】第２実施形態のMOS LSI において従来の工程を使用した場合のMOS トランジスタのゲート幅と閾値電圧のばらつきとの関係を示す特性図。
【図４】本発明の第３実施形態に係るCMOS LSIの製造工程を概略的に示す断面図。
【図５】第３実施形態のCMOS LSIにおけるSTI 領域周辺の固相拡散領域の不純物濃度とウエル耐圧との関係およびウエル耐圧と接合容量との関係を示す図。
【図６】本発明の第４実施形態に係るLSI の製造工程を概略的に示す断面図。
【符号の説明】
【００４９】
１０、２０、４０、７０…半導体基板、１１…ポリシリコンゲート、１２…レジスト、１３…ポリシリコン膜、１４…TEOS酸化膜、１５１…低濃度の浅い不純物拡散領域、１５２…高濃度の深い不純物拡散領域、１６…ゲート側壁絶縁膜、１７…層間絶縁膜、１８…コンタクトプラグ、１９…接続配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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