(57)【要約】【課題】固体撮像素子を駆動する駆動パルス生成データの柔軟な設計を可能とし、また、少ないメモリ容量で多種多様な駆動パルスの生成を可能にする。【解決手段】固体撮像素子の駆動パルスを生成する固体撮像素子駆動装置において、各アドレス毎にステータスデータが論理値として格納されるステータスメモリ４８と、コマンドデータが順に格納され各コマンドデータで指定される前記アドレスの前記ステータスデータがステータスメモリ４８から読み出されることで駆動パルスが生成されるコマンドデータメモリ（４２，４３，４６，４７）とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
固体撮像素子の駆動パルスを生成する固体撮像素子駆動装置において、各アドレス毎にステータスデータが論理値として格納されるステータスメモリと、コマンドデータが順に格納され各コマンドデータで指定される前記アドレスの前記ステータスデータが前記ステータスメモリから読み出されることで前記駆動パルスが生成されるコマンドデータメモリとを備えることを特徴とする固体撮像素子駆動装置。
【請求項２】
複数の設定データを受信し格納するシリアルレジスタを有する制御部と、該シリアルレジスタからの出力をアドレスデータとして動作しシーケンス制御によって前記駆動パルスを生成するシーケンス部とが独立に設けられ、前記ステータスメモリと前記コマンドデータメモリとが該シーケンス部に設けられることを特徴とする請求項１に記載の固体撮像素子駆動装置。
【請求項３】
前記固体撮像素子は垂直電荷転送路及び水平電荷転送路を備えるＣＣＤ型の固体撮像素子であり、前記コマンドデータメモリは、１動作期間を構成する複数の水平転送期間のコマンドデータが水平転送期間単位で格納される第１メモリ部と、前記水平転送期間のコマンドデータがクロック単位で格納される第２メモリ部とを備えることを特徴とする請求項２に記載の固体撮像素子駆動装置。
【請求項４】
前記第２メモリ部には、異なるアドレス毎に異なるクロック待ち時間指定を行うコマンドデータが格納されるクロックメモリと、前記アドレスのうち指定アドレスのクロック待ち時間指定の繰り返しループ数を指定するコマンドデータが格納されるループコントロールメモリとが設けられることを特徴とする請求項３に記載の固体撮像素子駆動装置。
【請求項５】
前記第１メモリ部には、前記クロックメモリの読出アドレスを指定するコマンドデータが格納されるシーケンスメモリと、該指定と同一タイミングで前記ループコントロールメモリの読出アドレスを指定するコマンドデータが格納されるループポインタメモリとが設けられることを特徴とする請求項４に記載の固体撮像素子駆動装置。
【請求項６】
前記ステータスメモリと前記クロックメモリと前記ループコントロールメモリとは、夫々、垂直転送パルス用の第１群，読み出しパルス用の第２群，水平転送パルス用の第３群の３群構成に切り分けて構成されることを特徴とする請求項４または請求項５に記載の固体撮像素子駆動装置。
【請求項７】
前記１動作期間が変化する場合に、前記第１メモリ部または前記第２メモリ部に格納される繰り返しループ数が可変制御されることで該変化に対応することを特徴とする請求項３に記載の固体撮像素子駆動装置。
【請求項８】
前記駆動パルスがマスタクロックと同一クロックで済む場合、前記ステータスメモリには該駆動パルスのステータスデータを格納する代わりに前記マスタクロックを該駆動パルスとしてスルー出力することを指定するデータが格納されることを特徴とする請求項１乃至請求項７のいずれかに記載の固体撮像素子駆動装置。
【請求項９】
固体撮像素子と、該固体撮像素子を駆動する請求項１乃至請求項８のいずれかに記載の固体撮像素子駆動装置とを備えることを特徴とするデジタルカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタルカメラ等に搭載される固体撮像素子を駆動する装置に係り、特に、少ないデータメモリ量で種々の駆動パルスを生成し固体撮像素子を駆動することができる固体撮像素子駆動装置及びデジタルカメラに関する。
【背景技術】
【０００２】
デジタルスチルカメラやデジタルビデオカメラ，カメラ付携帯電話機等（以下、デジタルカメラという。）に用いられているＣＣＤ型やＣＭＯＳ型等の固体撮像素子は、撮像素子駆動装置の生成した駆動パルスによって駆動される。例えばＣＣＤ型固体撮像素子では、垂直転送パルスによって垂直電荷転送路（ＶＣＣＤ）が駆動され、水平転送パルスによって水平電荷転送路（ＨＣＣＤ）が駆動される。
【０００３】
この様な駆動パルスは、予めレジスタやメモリに格納されているパルス変化点データや繰り返し数（ループ数）データ等に基づいて生成されるが、固体撮像素子を駆動するためのタイミングパルスは数や種類が多く、また、駆動モード（例えば、通常転送モードや高速転送モード等）の違いにより、そのパルス波形も複雑になる。従って、駆動パルスを生成するデータ量は多く、これを格納するレジスタやメモリも大容量になってしまうという問題がある。
【０００４】
そこで、下記の特許文献１では、４つのメモリを用意し、第１メモリに時系列データ（論理ステータス）を保持し、第２メモリにパルス変化点から次の変化点までの期間長の値を保持し、第３メモリに１周期中の論理変化の繰り返し値を保持し、第４メモリに周期そのものの繰り返し値を保持し、これら４つのメモリの格納データを組み合わせることで、種々の駆動パルスを生成している。
【０００５】
【特許文献１】特開２００２―５１２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年のデジタルカメラに対するユーザの要望は高く、その多機能化，高性能化を図るために、固体撮像素子の駆動パルスも、周期やパルス波形が複雑になってきており、パルス生成に必要となるデータ量も増大する一途である。上記従来技術では、２モード，２段ループの駆動パルスには対処可能であるが、さらに多モード，多段ループの駆動パルスが必要になると、メモリ容量を増やさなければならない。
【０００７】
また、デジタルカメラの設計仕様を変更して多機能化を図る度に駆動パルス生成データも変更を余儀なくされ、パルス生成の柔軟性が高くないと、パルスデータの設計に要するコストが増大してしまう。
【０００８】
本発明の目的は、パルス生成データの柔軟な設計を可能とし、また、少ないメモリ容量で多種多様な駆動パルスの生成を可能にする固体撮像素子駆動装置及びデジタルカメラを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の固体撮像素子駆動装置は、固体撮像素子の駆動パルスを生成する固体撮像素子駆動装置において、各アドレス毎にステータスデータが論理値として格納されるステータスメモリと、コマンドデータが順に格納され各コマンドデータで指定される前記アドレスの前記ステータスデータが前記ステータスメモリから読み出されることで前記駆動パルスが生成されるコマンドデータメモリとを備えることを特徴とする。
【００１０】
本発明の固体撮像素子駆動装置は、複数の設定データを受信し格納するシリアルレジスタを有する制御部と、該シリアルレジスタからの出力をアドレスデータとして動作しシーケンス制御によって前記駆動パルスを生成するシーケンス部とが独立に設けられ、前記ステータスメモリと前記コマンドデータメモリとが該シーケンス部に設けられることを特徴とする。
【００１１】
本発明の固体撮像素子駆動装置は、前記固体撮像素子は垂直電荷転送路及び水平電荷転送路を備えるＣＣＤ型の固体撮像素子であり、前記コマンドデータメモリは、１動作期間を構成する複数の水平転送期間のコマンドデータが水平転送期間単位で格納される第１メモリ部と、前記水平転送期間のコマンドデータがクロック単位で格納される第２メモリ部とを備えることを特徴とする。
【００１２】
本発明の固体撮像素子駆動装置の前記第２メモリ部には、異なるアドレス毎に異なるクロック待ち時間指定を行うコマンドデータが格納されるクロックメモリと、前記アドレスのうち指定アドレスのクロック待ち時間指定の繰り返しループ数を指定するコマンドデータが格納されるループコントロールメモリとが設けられることを特徴とする。
【００１３】
本発明の固体撮像素子駆動装置の前記第１メモリ部には、前記第１メモリ部には、前記クロックメモリの読出アドレスを指定するコマンドデータが格納されるシーケンスメモリと、該指定と同一タイミングで前記ループコントロールメモリの読出アドレスを指定するコマンドデータが格納されるループポインタメモリとが設けられることを特徴とする。
【００１４】
本発明の固体撮像素子駆動装置は、前記ステータスメモリと前記クロックメモリと前記ループコントロールメモリとが、夫々、垂直転送パルス用の第１群，読み出しパルス用の第２群，水平転送パルス用の第３群の３群構成に切り分けて構成されることを特徴とする。
【００１５】
本発明の固体撮像素子駆動装置は、前記１動作期間が変化する場合に、前記第１メモリ部または前記第２メモリ部に格納される繰り返しループ数が可変制御されることで該変化に対応することを特徴とする。
【００１６】
本発明の固体撮像素子駆動装置は、前記駆動パルスがマスタクロックと同一クロックで済む場合、前記ステータスメモリには該駆動パルスのステータスデータを格納する代わりに前記マスタクロックを該駆動パルスとしてスルー出力することを指定するデータが格納されることを特徴とする。
【００１７】
本発明のデジタルカメラは、固体撮像素子と、該固体撮像素子を駆動する上述したいずれかに記載の固体撮像素子駆動装置とを備えることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、パルス生成データの柔軟な設計が可能となり、また、少ないメモリ容量で多種多様な駆動パルスを生成することが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２０】
図１は、本発明の一実施形態に係るデジタルカメラの主要部分を示す機能ブロック図である。図示するデジタルカメラは、ＣＣＤ型の固体撮像素子１１と、固体撮像素子１１から出力されるアナログ画像データを取り込み相関二重サンプリング処理や信号増幅処理，黒レベル除去処理，アナログデジタル（ＡＤ）変換処理等を行うアナログフロントエンド（ＡＦＥ）回路１２と、ＡＦＥ回路１２から出力されるデジタル画像データを取り込みＹＣ変換処理や圧縮伸長処理等を行うデジタルシグナルプロセッサ（ＤＳＰ）１３と、詳細は後述するタイミングジェネレータ（ＴＧ：駆動パルス生成回路）１４と、ドライブ回路（Ｖ―ｄｒｖ）１５とを備える。
【００２１】
タイミングジェネレータ１４は、ＡＦＥ回路１２から与えられるマスタクロック信号とＤＳＰ１３から与えられる設定値データとに基づいて動作し、水平同期信号ＨＤや垂直同期信号ＶＤ、水平転送パルスＨ１〜８、垂直転送パルスＶ１〜８、トランスファーゲート信号（読み出しパルス信号）ＴＧ１〜８、ラインメモリ駆動パルスＬＭを生成すると共に、ＡＦＥ回路１２を駆動するＡＦＥ駆動信号を生成する。
【００２２】
水平同期信号ＨＤと垂直同期信号ＶＤはタイミングジェネレータ１４からＤＳＰ１３に出力され、水平転送パルスＨ１〜８は３Ｖ程度の低電圧であるため固体撮像素子１１に直接出力され、垂直転送パルスＶ１〜８，読み出しパルスＴＧ１〜８，ラインメモリ駆動パルスＬＭはドライブ回路１５で昇圧された後、固体撮像素子１１に出力される。
【００２３】
図２は、図１に示す固体撮像素子１１の説明図である。固体撮像素子１１は、半導体基板の表面上に二次元アレイ状に配列形成された多数のフォトダイオード（ＰＤ）２１と、各フォトダイオード列に沿って形成された垂直電荷転送路（ＶＣＣＤ）２２と、半導体基板の下辺部に設けられた水平電荷転送路（ＨＣＣＤ）２３と、各垂直電荷転送路２２の端部と水平電荷転送２３との間に設けられたラインメモリ（ＬＭ）２４と、水平電荷転送路２３の出力段に設けられた出力アンプ２５とを備えて構成される。
【００２４】
ラインメモリ２４とは、例えば特開２０００―３５００９９号公報に記載されている様に、垂直電荷転送路２３によって転送されてきた信号電荷を一時蓄積し、ラインメモリ駆動パルスＬＭに従って、この蓄積電荷を水平電荷転送路２３に出力するものであり、そのタイミングを制御することで、信号電荷の水平方向画素加算を行うことを可能にするものである。
【００２５】
斯かる構成の固体撮像素子１１では、読み出しパルスＴＧ１〜８が垂直電荷転送路２２を構成する垂直転送電極のうち読み出し電極を兼用する電極に印加されると、該当のフォトダイオード２２の信号電荷が当該電極下に形成される電位パケット内に読み出される。そして、垂直電荷転送路２２に垂直転送パルスφＶ１〜８が印加されることで、垂直電荷転送路２２上の信号電荷は水平電荷転送路２３の方向に転送され、各垂直電荷転送路２２端部の信号電荷がラインメモリ２４に移され一時保持される。
【００２６】
ラインメモリ２４上の信号電荷は、ラインメモリ駆動パルスφＬＭに従って水平電荷転送路２３に転送され、水平電荷転送路２３上に移された信号電荷は、水平転送パルスφＨ１〜８に従って、出力アンプ２５の方向に転送される。出力アンプ２５は、水平電荷転送路２３の出力段まで次々と転送されてきた各信号電荷の電荷量に応じた電圧値信号を、画像データとしてＡＦＥ回路１２に出力する。
【００２７】
垂直電荷転送路２２上の横一行分の信号電荷は垂直転送パルスφＶ１〜８に従って１段だけ水平電荷転送路２３の方向に転送され、横一行分の信号電荷がラインメモリ２４から水平電荷転送路２３に転送されこの一行分の信号電荷の水平方向への転送及び出力アンプ２５からの出力が終わった後、垂直電荷転送路２２上の信号電荷の水平電荷転送路２３方向への次の１段分の転送が行われるという動作が、繰り返し行われる。
【００２８】
尚、「垂直」「水平」という用語を用いて説明したが、これは、固体撮像素子の受光面に沿う「１方向」「この１方向に略直交する方向」という意味である。
【００２９】
図３は、図１に示すタイミングジェネレータ（ＴＧ）１４の詳細構成図である。このタイミングジェネレータ１４は、従来から設けられている制御部＆トリガパルス生成部（以下、制御／トリガパルス生成部という。）３０と、本実施形態で設けたシーケンサ部４０とからなる。シーケンス部４０を制御／トリガパルス生成部３０と分離して設けることで、レジスタ数の削減を図ることができ、また、使用性能が向上する。何故ならば、従来はＴＯＧ部のレジスタ設定で行っていたパルス生成を本実施形態では後述するようにシーケンス部で生成するため、その分の設定レジスタの削減が可能になるためである。また、パルス生成をレジスタで生成するより、シーケンスで生成する方が、効率的であり、小データ化できるためである。
【００３０】
制御／トリガパルス生成部３０は、ＤＳＰ１３からシリアルデータで与えられる設定値データ（ＡＦＥ駆動制御信号や駆動パルスφＨ１〜８，ＴＧ１〜８，φＬＭ，φＶ１〜８の生成するためのデータなど）を取り込み、ＡＦＥ駆動制御信号と、生成した水平同期信号ＨＤ，垂直同期信号ＶＤを出力する。
【００３１】
シーケンサ部４０は、詳細は後述する様にして、水平転送パルスφＨ１〜８，垂直転送パルスφＶ１〜８，読み出しパルスＴＧ１〜８，ラインメモリ駆動パルスφＬＭを生成し、出力する。
【００３２】
制御／トリガパルス生成部３０は、ＤＳＰ１３から与えられる設定値データが書き込まれるシリアルレジスタ３１と、シリアルレジスタ３１及びシーケンサ部４０の後述する各メモリ４２，４３，４６，４７，４８への書き込み制御を行う制御部３２と、グレイコードカウンタでなるマスタカウンタ３３と、コンパレータ（比較器）３４とを備える。
【００３３】
コンパレータ３４は、シリアルレジスタ３１に書き込まれたデータのうち水平同期信号ＨＤ，垂直同期信号ＶＤに関わるデータとマスタカウンタ３３の出力値とを比較して水平同期信号ＨＤ，垂直同期信号ＶＤをＤＳＰ１３に出力すると共に、トリガ信号をシーケンサ部４０に出力する。また、シリアルレジスタ３１は、駆動パルス生成用のデータをアドレスデータとしてシーケンス部４０に出力する。
【００３４】
シーケンサ４０は、第１メモリ部４１と、第２メモリ部４５と、ステータスメモリ（ＳＴＳ＿ＭＥＭ）４８と、出力制御部４９とを備える。
【００３５】
第１メモリ部４１は、シーケンスメモリ（ＳＥＱ＿ＭＥＭ）４２及びループポインタメモリ（ＬＰ＿ＭＥＭ）４３を備え、制御／トリガパルス生成部３０から与えられる同一アドレス信号によって同一アドレスのコマンドデータが両メモリ４２，４３から同タイミングで読み出される。
【００３６】
シーケンスメモリ４２には、水平同期信号ＨＤ単位の動作開始位置を指定するコマンドデータが格納される。ループポインタメモリ４３には、水平同期信号ＨＤ単位のループ命令の開始位置を指定するコマンドデータが格納される。
【００３７】
第２メモリ部４５は、クロックメモリ（ＣＬＫ＿ＭＥＭ）４６及びループコントロールメモリ（ＬＣ＿ＭＥＭ）４７を備える。両メモリ４６，４７共に、「垂直転送パルス用」「読み出しパルス用及びラインメモリ駆動パルス用」「水平転送パルス用」の３群に切り分けたメモリ構成になっている。メモリ構成をどの様に切り分けるかは設計者の任意であるが、本実施形態では、上記３群構成とすることで、最も高効率な切り分けを実現している。
【００３８】
クロックメモリ４６には１水平同期期間ＨＤ内の動作を指定するコマンドデータが格納されており、シーケンスメモリ４２の出力を読出アドレスとしてコマンドデータが読み出され、出力される。
【００３９】
ループコントロールメモリ４７には１水平同期期間ＨＤ内のループを指定するコマンドデータが格納されており、ループポインタメモリ４３の出力を読出アドレスとしてコマンドデータが読み出され、クロックメモリ４６のループを実行する読出アドレスを指定する。
【００４０】
ステータスメモリ（ＳＴＳ＿ＭＥＭ）４８には駆動パルスの出力ステータスがデータとして記述されており、第２メモリ部４５からの出力を読出アドレスとしてステータスデータが出力制御部４９に出力される。
【００４１】
出力制御部４９は、制御／トリガパルス生成部３０のコンパレータ３４から出力されるトリガ信号を受けて動作し、第１，第２メモリ部４１，４５を制御すると共に、ステータスメモリ４８から出力されるステータスデータを駆動パルスφＶ１〜８，ＴＧ１〜８，φＬＭ，φＨ１〜８として出力する。また、後述する或る条件の基では、ＡＦＥ回路１２からタイミングジェネレータ１４に与えられるマスタクロック信号をそのまま駆動パルスとして出力する。
【００４２】
上述した各メモリ４２，４３，４６，４７，４８に格納されるコマンドデータやステータスデータはＤＳＰ１３から出力され、制御部３２からシーケンス部４０に与えられ、格納される。
【００４３】
図４は、シーケンス部４０の動作説明図である。シーケンスメモリ４２に格納されるコマンドデータとしては、例えば、ｃａｌｌコマンドやｌｏｏｐコマンドがある。このｃａｌｌコマンドとは、対応する水平同期期間におけるクロックコマンド開始アドレスの呼び出しを行うコマンドであり、ｌｏｏｐコマンドとは、水平同期期間単位でのループ指定（ｃａｌｌコマンドのループ）を行うコマンドである。
【００４４】
ループポインタメモリ４３に格納されるコマンドデータとしては、例えばｃａｌｌコマンドがある。このｃａｌｌコマンドは、対応する水平同期期間のループコマンド開始アドレス呼び出しを行うコマンドである。
【００４５】
シーケンスメモリ４２とループポインタメモリ４３とはシリアルレジスタ３１から出力されるデータによりアドレス指定され、シーケンスメモリ４２から読み出されたデータによってクロックメモリ４６がアドレス指定される。また、ループポインタメモリ４３から読み出されたデータによってループコントロールメモリ４７がアドレス指定される。
【００４６】
クロックメモリ４６に格納されるコマンドデータとしては、例えばｓｔａｒｔコマンドとｗａｉｔコマンドとｗａｉｔ＆ｃａｌｌコマンドがある。ｓｔａｒｔコマンドは、ステータスメモリ４８の開始アドレス指定を行うコマンドであり、ｗａｉｔコマンドはクロック単位の待ち時間指定コマンドであり、ｗａｉｔ＆ｃａｌｌコマンドはクロック単位の待ち時間指定及びステータスメモリのジャンプアドレス指定のコマンドである。
【００４７】
ループコントロールメモリ４７に格納されるコマンドデータとしては、例えばｌｏｏｐコマンドがある。このｌｏｏｐコマンドは、クロックメモリ４６のループ指定を行うコマンドである。
【００４８】
ステータスメモリ４８には、ステータスが２値の論理値で格納されており、クロックメモリ４６から読み出される指定アドレスのステータスが出力される。ステータスメモリ４８から読み出されるステータスの変化によって、駆動パルスが形成される。ステータスメモリ４８の読出アドレスは、通常は、１つづつインクリメントされるが、クロックメモリ４６のコマンドによって、アドレスジャンプすることもある。
【００４９】
図５は、駆動パルスのタイミングチャートである。このタイミングチャートは、ＣＣＤ型固体撮像素子から信号出力を行う前に行う高速掃出駆動およびそれに連続するフォトダイオードから垂直電荷転送路への信号電荷読出時のタイミングチャートである。
【００５０】
スタートすると、先ず、パターン（Ｐａｔ）１の波形で垂直電荷転送路の駆動開始を行い、次に高速パルス波形のパターン２を１７２回ループさせることで掃出駆動を行う。以後、パターン４，パターン３，パターン４，パターン３，…を繰り返し、その後にパターン５の駆動を行うことで垂直電荷転送路の空転送を行う。そして、パターン６で、読出パルス信号を印加することで、該当フォトダイオードから垂直電荷転送路に信号電荷の読み出しを行い、以後、パターン７，８，…と進む。
【００５１】
図５に示すパターン１，２，…の駆動パルスをシーケンス部４０が生成するために、本実施形態では、図５の左上段に示す様に、シーケンスメモリ４２のアドレス「０ｘ０００」に、パターン１のクロックメモリ開始アドレス指定コマンドが格納される。また、次のアドレス「０ｘ００１」には、パターン２のクロックメモリ開始アドレス指定コマンドが格納され、次のアドレス「０ｘ００２」には、パターン２を１７２回繰り返すことを指定するコマンドが格納され、次のアドレス「０ｘ００３」には、パターン４のクロックメモリ開始アドレス指定コマンドが可能される。
【００５２】
また、シーケンスメモリ４２と同一アドレス指定が行われるループポインタメモリ４３には、図５の右上段に示す様に、そのアドレス「０ｘ０００」に、パターン１のループコントロールメモリ開始アドレス指定コマンドが、次アドレス「０ｘ００１」に、パターン２のループコントロールメモリ開始アドレス指定コマンドが、次アドレス「０ｘ００２」にはノーオペレーション（何もしないコマンド）が、次のアドレス「０ｘ００３」には、パターン４のループコントロールメモリ開始アドレス指定コマンドが格納される。
【００５３】
図６は、図５に示すパターン１の拡大図である。パターン１では、垂直転送電極Ｖ２，Ｖ３，…，Ｖ７に印加する転送パルスφＶ２，φＶ３，…，φＶ７のタイミングをずらしている。転送パルスφＶ２は、開始時点０から待ち時間“７６”（マスタクロックのクロック数で計数される。以下同様）後に立ち上がり、転送パルスφＶ３は転送パルスφＶ２に対して待ち時間“６００”後に立ち上がり、以後順に、転送パルスφＶ４，φＶ５，φＶ６，φＶ７も夫々待ち時間“６００”後に立ち上がる様に設計されている。
【００５４】
このパルス設計を行うために、図６左上段に示される様に、クロックメモリのアドレス「０ｘ０００」にステータスメモリの開始アドレス指定を行うコマンドが書き込まれ、アドレス「０ｘ００１」にクロック待ち時間“７６”を指定するコマンドが書き込まれ、次のアドレス「０ｘ００２」にクロック待ち時間“６００”を指定するコマンドが書き込まれている。
【００５５】
最初の転送パルスφＶ３のクロック待ち時間“６００”を、φＶ４，φＶ５，φＶ６，φＶ７と４回繰り返すのであるが、それを、クロックメモリの次のアドレスに順に書き込んで行くと、コマンドデータの格納容量が増えていってしまう。
【００５６】
そこで、本実施形態では、図６の右上段に示す様に、ループコントロールメモリのアドレス「０ｘ０００」に、クロックメモリのアドレス「０ｘ００２」の命令コマンドを、４回繰り返すループ指定を行うコマンドを書き込んでおく。これにより、待ち時間“６００”の命令が４回繰り返され、夫々のパルス波形が次の図７で説明する様に生成される。
【００５７】
図７は、クロックメモリとステータスメモリの関係を示すタイミングチャートである。ステータスメモリには、そのアドレス「０ｘ０００」に全電極Ｖ１，Ｖ２，…，Ｖ８の全てを“０”レベルとするステータスデータが格納され、アドレス「０ｘ００１」には電極Ｖ２のみを“１”レベルとするステータスデータが格納され、アドレス「０ｘ００２」には電極Ｖ２，Ｖ３を“１”レベルとするステータスデータが格納され、アドレス「０ｘ００３」には電極Ｖ２，Ｖ３，Ｖ４を“１”レベルとするステータスデータが格納され、…、アドレス「０ｘ００６」には電極Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７」を“１”レベルとするステータスデータが格納されている。
【００５８】
このようなステータスデータが格納されているステータスメモリからアドレス順にデータ読み出しが行われるのであるが、そのデータ読み出しのタイミングは、第２メモリ部４５の格納コマンドデータ（ｗａｉｔコマンド，ｌｏｏｐコマンド）に従って調整される。
【００５９】
まず、クロックメモリのアドレス「０ｘ０００」のコマンドが実行されると、ステータスメモリの開始アドレスが指定される。図示の例ではステータスメモリの開始アドレス「０ｘ０００」が指定されるため、全電極Ｖ１，Ｖ２，…，Ｖ８の電位は“０”レベルとなる。
【００６０】
クロックメモリの次アドレス「０ｘ０００」のコマンドは、待ち時間“７６”の指定であり、このため、ステータスメモリの次アドレス「０ｘ００１」のステータスデータは待ち時間“７６”後に読み出される。これにより、電極Ｖ２の電位が、開始時点から待ち時間“７６”後に“１”レベルに立ち上がる。
【００６１】
ステータスメモリの次アドレス「０ｘ００２」のステータスデータは、電極Ｖ２，Ｖ３が“１”レベルとなるデータであり、これはクロックメモリの次アドレス「０ｘ００２」のコマンドに従って読み出される。即ち、待ち時間“６００”後に読み出される。これにより、電極Ｖ２の電位が“１”レベルに立ち上がった後の待ち時間“６００”後に電極Ｖ３の電位が“１”レベルに立ち上がる。
【００６２】
クロックメモリのアドレス「０ｘ００２」の待ち時間“６００”を指定するコマンドは、ループコントロールメモリ（図６）で４回ループすることが指定されている。このため、ステータスメモリの次アドレス「０ｘ００３」のステータスデータは待ち時間“６００”後に読み出され、ステータスメモリの次アドレス「０ｘ００４」のステータスデータは、更に待ち時間“６００”後に読み出され、…、ステータスメモリのアドレス「０ｘ００６」のステータスデータは、ステータスメモリのアドレス「０ｘ００５」のステータスデータ読み出し後の待ち時間“６００”後に読み出される。
【００６３】
ループコントロールメモリのアドレス「０ｘ０００」で指定された４回ループの実行が終了することで、クロックメモリのアドレス「０ｘ００２」のコマンドによる１水平転送期間分の動作が終了する。
【００６４】
図８は、デジタルカメラで静止画像を撮像するときのタイミングチャートである。デジタルカメラの電源を入れた状態では、固体撮像素子から出力される画像データがスルー画像としてデジタルカメラ背面に設けられた液晶表示部に表示され、ユーザがシャッタボタンを半押し（スイッチＳ１をオン）すると、所定のスタンバイ（ＳＴＢＹ）時間後に、自動露出（ＡＥ）と自動焦点（ＡＦ）の演算処理が行われてからスルー画像の表示が行われる。
【００６５】
次にユーザがシャッタボタンを全押し（スイッチＳ２をオン）すると、所定のスタンバイ（ＳＴＢＹ）時間後に「露光」が行われ、連続して撮像画像データの固体撮像素子からの読み出しが行われる。
【００６６】
この「露光」のための時間は、直前のＡＥ，ＡＦの演算結果に依存して可変であり、固体撮像素子の駆動パルスの必要数も変わってくる。このため、本実施形態のデジタルカメラでは、スイッチＳ２がオンされた後のスタンバイ中に、シーケンスメモリにアクセスし、シーケンスメモリに書き込む所要パターン波形のループ回数を露光時間に対応して増減させる構成としている。このように、シーケンスメモリの格納データを、デジタルカメラの動作中に上書きする構成とすることで、予想以上の駆動モードが必要となった場合でもメモリ容量が足りなくなる事態が回避される。
【００６７】
図９は、水平転送パルスφＨ１〜８のステータスメモリ構成とパルス制御を示す図である。水平転送パルスは、水平転送時にはクロック出力となる。このクロック論理値を実際にステータスメモリに書き込むと、格納データ量が多くなってしまう。
【００６８】
そこで、本実施形態では、水平転送パルス用のステータスメモリに図９の左上段に示す様にＢＬＫ部を設け、水平転送を示すアドレス「０ｘ０００」にはＢＬＫ部に“０”を、ブランキングを示すアドレス「０ｘ００１」にはＢＬＫ部に“１”を書き込む。
【００６９】
これにより、ブランキング時にはステータスメモリのアドレス「０ｘ０００」のステータスデータが出力され、水平転送時にはＡＦＥ回路１２から取り込んだマスタクロック（本実施形態では、マスタクロックをＡＦＥ回路で発生させたが、タイミングジェネレータ内でマスタクロックを発生させ、他の回路に供給する構成でも良い。）をそのまま水平転送パルスとしてスルー出力する。このようにすることで、クロックデータをステータスメモリに格納する必要がなくなり、メモリ容量の削減を図ることが可能となる。
【００７０】
以上述べた様に、本実施形態に係るデジタルカメラでは、シーケンスメモリ４２，ループポインタメモリ４３に１動作（垂直同期パルスＶＤから次の垂直同期パルスＶＤまでの動作）モード分の動作指定を行うデータが水平転送単位で格納され、クロックメモリ４６には１水平転送分の動作がクロック単位で格納され、ループコントロールメモリ４７にはその水平転送期間に対応するループ命令が格納され、ステータスメモリ４８には論理値の遷移が格納され、これらメモリ４２，４３，４６，４７，４８を有するシーケンス部４０がシリアルレジスタ３１で指定された開始アドレスによってシーケンス動作を開始する構成としたため、少ない容量のメモリに格納したデータにより複雑で多様な駆動パルスを生成することが可能となる。
【００７１】
また、本実施形態のタイミングジェネレータ１４内でのデータ通信はシリアル通信で行っているが、シリアル通信のアクセスビットに制限などがなければ、シーケンスメモリ４２とループポインタメモリ４３とを同じメモリで構成することが可能となり、メモリの更なる小サイズ化を図ることが可能となる。
【００７２】
更に本実施形態では、第２メモリ部４５に格納されるクロックコマンドとループコマンドとを夫々別のメモリ４６，４７に格納し夫々から別に読み出せる構成としたため、ループ判断をクロックコマンドと同時に時間遅れなく行うことが可能になる。これにより、ループ判断による読み出しタイミングに制約がなくなり、１クロック毎のｗａｉｔコマンドにも対応することができる。
【００７３】
更に本実施形態では、ループコントロールメモリ４７のループ命令でループが必要なクロックメモリアドレスを指定するため、メモリを増やすことなく多段ループや入れ子ループに対応することができ、チップサイズや多段分のカウンタを設けることに制約がなければ、幾らでも多段ループを組み込むことが可能となる。
【００７４】
この場合、１水平転送期間中のループの終了を示す方法としては、
（ａ）固定段のループにする
（ｂ）ループ段数を指定する制御レジスタを設け、レジスタ設定による可変段のループにする
（ｃ）ループコントロールメモリ内のループ命令にエンドビットを設け、コマンド設定による可変段のループにする
の３つが考えられる。
【００７５】
更に、本実施形態では、メモリに格納するデータとしてコマンドデータを用い、ループ命令を効果的に活用して多段ループを実現しているため、コマンドデータの格納メモリ容量の小容量化を図ることができる。また、ステータスメモリ４８においても、ｃａｌｌコマンドでアドレス呼び出しを行う構成としているため、ステータスデータのデータ容量の削減も図ることができ、メモリチップの更なる小サイズ化を図ることが可能となる。
【００７６】
また、本実施形態では、１動作モードを水平転送期間単位で切り分け、１水平転送期間をクロック単位で切り分ける構成をとっているため、組み合わせの変更が容易で、パルス生成の柔軟性を高めることができる。
【００７７】
尚、ループポインタメモリ４３やループコントロールメモリ４７を使用せずに、ループ命令をクロックメモリ内に組み込むことも可能である。但しこの場合、クロックメモリ内のループ命令を一度判断してからループ先の命令を読みに行く必要があるため、ループ判断で１クロック，ループ先の命令読み出しで１クロックの計２クロックが読み出しタイミングの制約となる。この制約が許容できるシステムであれば、メモリ容量の更なる削減を図ることが可能となる。
【産業上の利用可能性】
【００７８】
本発明に係る撮像素子駆動装置は、少ないメモリ容量で多彩な撮像素子駆動パルスを生成できるため、多機能化を図るデジタルカメラ等に適用すると有用である。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施形態に係るデジタルカメラの主要部の機能ブロック図である。
【図２】図１に示す固体撮像素子の主要構成図である。
【図３】図１に示すタイミングジェネレータの詳細構成図である。
【図４】図３に示すタイミングジェネレータの動作説明図である。
【図５】図４に示すシーケンスメモリとループポインタメモリとの関係を説明する駆動パルスのタイミングチャートである。
【図６】図４に示すクロックメモリとループコントロールメモリとの関係を説明する図５のパターン１の拡大タイミングチャートである。
【図７】図４に示すクロックメモリとステータスメモリとの関係を説明する駆動パルスの図６と同じタイミングチャートである。
【図８】本実施形態のデジタルカメラで静止画像を撮像するときのタイミングチャートである。
【図９】水平電荷転送路のブランキング期間と水平転送期間のタイミングチャートである。
【符号の説明】
【００８０】
１１  固体撮像素子
１２  ＡＦＥ回路
１３  ＤＳＰ
１４  タイミングジェネレータ（ＴＧ）
１５  ドライブ回路
２１  フォトダイオード
２２  垂直電荷転送路（ＶＣＣＤ）
２３  水平電荷転送路（ＨＣＣＤ）
２４  ラインメモリ
３０  制御トリガパルス生成部
３１  シリアルレジスタ
３２  マスタカウンタ
３４  コンパレータ
４０  シーケンス部
４１  第１メモリ部
４２  シーケンスメモリ（ＳＥＱ＿ＭＥＭ）
４３  ループポインタメモリ（ＬＰ＿ＭＥＭ）
４５  第２メモリ部
４６  クロックメモリ（ＣＬＫ＿ＭＥＭ）
４７  ループコントロールメモリ（ＬＣ＿ＭＥＭ）
４８  ステータスメモリ（ＳＴＳ＿ＭＥＭ）
４９  出力制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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