(57)【要約】【課題】メモリセル領域と、それ以外の領域のシリコン層膜厚が異なることにより発生する問題を解決する。【解決手段】メモリセル領域のＭＯＳ型トランジスタをフローティング状態、メモリセル領域以外の領域のＭＯＳ型トランジスタをフローティング状態とならない構造としつつも、両ＭＯＳ型トランジスタのボディ領域を有する半導体層の膜厚を同じにする。【選択図】図６
2008226904.tif 000002
【特許請求の範囲】
【請求項１】
（１）半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるＳＯＩ型基板と、
（２）（ｉ）前記半導体層の表面からその厚み方向に前記絶縁層に接触するまで設けられた素子分離領域Ａと、
（ｉｉ）前記素子分離領域Ａによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Ａと、
前記半導体領域Ａ上に設けられたゲート電極Ａと、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に、前記半導体領域Ａの表面からその厚み方向に前記絶縁層に接触するまで設けられたソース領域Ａ／ドレイン領域Ａと、を有する１以上のＭＯＳ型トランジスタＡと、
を備えた第１の領域と、
（３）（ｉ）前記半導体層の表面からその厚み方向に前記絶縁層に接触しない深さまで設けられた素子分離領域Ｂと、
（ｉｉ）前記素子分離領域Ｂによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Ｂと、
前記半導体領域Ｂ上に設けられたゲート電極Ｂと、
前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に、前記半導体領域Ｂの表面からその厚み方向に前記絶縁層に接触しない深さまで設けられたソース領域Ｂ／ドレイン領域Ｂと、を有する１以上のＭＯＳ型トランジスタＢと、
を備えた第２の領域と、
を有することを特徴とする半導体記憶装置。
【請求項２】
（１）半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるＳＯＩ型基板と、
（２）（ｉ）前記半導体層内をその厚み方向に前記絶縁層まで貫通する溝Ａ内を絶縁材料で充填してなる素子分離領域Ａと、
（ｉｉ）前記素子分離領域Ａによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Ａと、
前記半導体領域Ａ上に設けられたゲート電極Ａと、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に設けられたソース領域Ａ／ドレイン領域Ａであって、前記半導体領域Ａの厚み方向の全体にわたって存在してその底部が前記絶縁層に接触するソース領域Ａ／ドレイン領域Ａと、を有する１以上のＭＯＳ型トランジスタＡと、
を備えた第１の領域と、
（３）（ｉ）前記半導体層の表面からその厚み方向に伸長すると共にその底部が前記絶縁層に接触しない深さの溝Ｂ内を絶縁材料で充填してなる素子分離領域Ｂと、
（ｉｉ）前記素子分離領域Ｂによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Ｂと、
前記半導体領域Ｂ上に設けられたゲート電極Ｂと、
前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に設けられたソース領域Ｂ／ドレイン領域Ｂであって、その底部が前記絶縁層に接触しないソース領域Ｂ／ドレイン領域Ｂと、を有する１以上のＭＯＳ型トランジスタＢと、
を備えた第２の領域と、
を有することを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
前記第１の領域がメモリセル領域であり、
前記第２の領域が周辺回路領域であることを特徴とする半導体記憶装置。
【請求項４】
請求項１〜３の何れか１項に記載の半導体記憶装置において、
前記ＭＯＳ型トランジスタＡは、１つのＭＯＳ型トランジスタＡにつき異なる複数のしきい値電圧の状態を有し、且つその状態を所定時間、保持可能なように構成されたことを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４の何れか１項に記載の半導体記憶装置において、
前記ソース領域Ａ／ドレイン領域Ａは、前記半導体層の表面側に設けられた第１の拡散層と、前記第１の拡散層の下部の前記絶縁層側に設けられた第２の拡散層とから構成され、第１の拡散層と第２の拡散層中の不純物濃度が異なることを特徴とする半導体記憶装置。
【請求項６】
請求項１〜５の何れか１項に記載の半導体記憶装置において、
前記ＭＯＳ型トランジスタＡはチャネルが形成される領域が電気的にフローティング状態となるように構成され、
前記ＭＯＳ型トランジスタＢはチャネルが形成される領域の電位が固定されるように構成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１〜６の何れか１項に記載の半導体記憶装置において、
前記ＳＯＩ型基板を構成する半導体基板と半導体層が共にシリコン半導体から構成され、
前記第１の領域は、前記ＭＯＳ型トランジスタＡとしてＮチャネル型ＭＯＳ型トランジスタを備え、
前記第２の領域は、前記ＭＯＳ型ランジスタＢとしてＮチャネル型ＭＯＳ型トランジスタとＰチャネル型ＭＯＳ型トランジスタを備えることを特徴とする半導体記憶装置。
【請求項８】
請求項１〜７の何れか１項に記載の半導体記憶装置において、
前記素子分離領域Ｂの前記半導体層表面からその厚み方向に底部までの深さが、前記半導体層の厚さの半分以上の長さを有することを特徴とする半導体記憶装置。
【請求項９】
半導体基板と、絶縁層と、半導体層と、がこの順に積層されてなるＳＯＩ型基板を備えた半導体記憶装置の製造方法であって、
前記ＳＯＩ型基板を準備する工程と、
前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に接触する素子分離領域Ａ、及び前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に接触しない深さの素子分離領域Ｂを形成する工程Ａと、
前記半導体層内の前記素子分離領域Ａで絶縁分離された半導体領域Ａ内に、前記半導体領域Ａの表面からその厚み方向に前記絶縁層まで到達する深さのソース領域Ａ／ドレイン領域Ａを有するＭＯＳ型トランジスタＡを形成する工程Ｂと、
前記半導体層内の前記素子分離領域Ｂで絶縁分離された半導体領域Ｂ内に、前記半導体領域Ｂの表面からその厚み方向に前記絶縁層まで到達しない深さのソース領域Ｂ／ドレイン領域Ｂを有するＭＯＳ型トランジスタＢを形成する工程Ｃと、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項９に記載の半導体記憶装置の製造方法において、
前記工程Ａは、
前記半導体層内をその表面から厚み方向に貫通して前記絶縁層に到達する深さの溝Ａを形成する工程と、
前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に到達しない深さの溝Ｂを形成する工程と、
前記溝Ａ及び溝Ｂ内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項９に記載の半導体記憶装置の製造方法において、
前記工程Ａは、
前記半導体層内をその表面から厚み方向に前記絶縁層に到達しない深さの開口及び溝Ｂを形成する工程と、
前記開口を前記半導体層内の厚み方向に伸長させて前記絶縁層に到達する深さの溝Ａを形成する工程と、
前記溝Ａ及び溝Ｂ内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項９に記載の半導体記憶装置の製造方法において、
前記工程Ａは、
前記半導体層内をその表面から厚み方向に前記絶縁層に到達しない深さの溝Ａ及び溝Ｂを形成する工程と、
前記半導体層内の、前記溝Ａの底部からその厚み方向に前記絶縁層までの領域Ｃに、酸素原子を導入する工程と、
高温の酸化性雰囲気中で前記半導体層を熱酸化することにより、前記領域Ｃを絶縁体に変換すると共に、前記溝Ａ及び溝Ｂの内壁に酸化膜を形成する工程と、
前記溝Ａ及び溝Ｂ内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項９〜１２の何れか１項に記載の半導体記憶装置の製造方法において、
前記工程Ｂは、
前記半導体領域Ａ上にゲート電極Ａを形成する工程と、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に、前記ソース領域Ａ／ドレイン領域Ａを形成する工程と、
を有し、
前記工程Ｃは、
前記半導体領域Ｂ上にゲート電極Ｂを形成する工程と、
前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に、前記ソース領域Ｂ／ドレイン領域Ｂを形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項９〜１２の何れか１項に記載の半導体記憶装置の製造方法において、
前記工程Ｂは、
前記半導体領域Ａ上にゲート電極Ａを形成する工程と、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に第１導電型の不純物をイオン注入し、前記半導体領域Ａの表面からその厚み方向に前記絶縁層まで到達しない深さの底部を有する第１の拡散層を形成する工程と、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に第１導電型の不純物をイオン注入し、前記第１の拡散層の底部からその厚み方向に前記絶縁層までの領域に第２の拡散層を形成する工程と、
を有し、
前記工程Ｃは、
前記半導体領域Ｂ上にゲート電極Ｂを形成する工程と、
前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に第１導電型の不純物をイオン注入し、前記ソース領域Ｂ／ドレイン領域Ｂを形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１５】
請求項１４に記載の半導体記憶装置の製造方法において、
前記工程Ｃは、更に前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に第２導電型の不純物をイオン注入し、前記ソース領域Ｂ／ドレイン領域Ｂの一部として前記半導体領域Ｂ内にその表面から厚み方向に前記絶縁層まで到達しない深さの第３の拡散層を形成する工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項１６】
請求項１４に記載の半導体記憶装置の製造方法において、
前記工程Ｂのイオン注入は、前記第１の拡散層の不純物濃度が前記第２の拡散層の不純物濃度よりも高くなるように行うことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ型基板を用いて、１つのメモリセルが１個のトランジスタのみで構成されるキャパシタレスのＤＲＡＭを備えた半導体記憶装置及び半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
（従来のフローティング・ボディ型のＭＯＳ型トランジスタを用いたメモリセル）
従来のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、１個のＭＯＳ型トランジスタと１個のキャパシタの組合せで、１つのメモリセルが構成されている。近年、ＤＲＡＭの高集積化の実現を目的とした設計ルールの微細化が進展し、キャパシタ等の加工に要する難易度が高くなって来ている。このため、加工が容易で、従来より単純な構成のＤＲＡＭとして、１個のトランジスタのみで１つのメモリセルを構成する、キャパシタレスＤＲＡＭの提案がなされている。
【０００３】
その代表的なメモリセル構造は、特許文献１（特開２００３−６８８７７号公報）に示されているように、フローティング・ボディ型のＭＯＳ型トランジスタを使用するものである。従来のキャパシタレスＤＲＡＭのメモリセルとして使用される、フローティング・ボディ型トランジスタについて、図面を参照して説明する。
【０００４】
図１は、従来のフローティング・ボディ型トランジスタの構造を示す断面図である。１０１はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）型の半導体基板で、保持用のシリコン（Ｓｉ）基板１０２と、シリコン基板１０２上に絶縁層として設けられた酸化シリコン層（ＳｉＯ2）１０３、及び酸化シリコン層１０３上に設けた上層のシリコン層１１１から構成されている。
【０００５】
また、１０４、１０５は素子分離用の酸化シリコン膜であり、シリコン層１１１の表面から酸化シリコン層１０３の底部に接触するまで厚み方向の全体にわたって存在するように設けられている。この素子分離領域１０４、１０５はトランジスタの外周部を完全に囲むように配置されている。また、１０６はトランジスタのゲート絶縁膜、１０７はゲート電極である。
【０００６】
シリコン層１１１のゲート電極を挟んだ両側には、リン等のＮ型不純物を導入した不純物拡散層が形成され、トランジスタのソース領域／ドレイン領域１０９、１１０として機能する。このソース領域／ドレイン領域１０９、１１０はシリコン層１１１の表面から酸化シリコン層１０３の底部に接触するまで厚み方向の全体にわたって存在するように設けられている。更に、このシリコン層１１１内のゲート電極１０７直下の領域は、ボロン等のＰ型不純物が導入された、トランジスタのボディ領域１０８となっている。
【０００７】
このトランジスタがオン状態になると、ボディ領域１０８内にチャネルが形成され、ソース領域／ドレイン領域間に電流が流れる。そして、ボディ領域１０８は、外周を反対導電型のソース領域／ドレイン領域１０９、１１０及び、素子分離領域１０４、１０５で囲まれており、底部が酸化シリコン層１０３で絶縁されているため、電気的には完全にフローティングの状態となっている。
【０００８】
このフローティング・ボディ型トランジスタをメモリセルとして使用した場合の、動作方法は以下の通りとなる。
まず、ソース領域を接地電位（ＧＮＤ電位）とし、ドレイン領域とゲート電極に正電圧を印加してトランジスタをオン状態にし、大電流を流す。このとき流れる電流により、ドレイン領域近傍でインパクトイオン化が起き、ボディ領域の多数キャリアであるホールが、ボディ領域に蓄積される。そして、ゲート電極及びドレイン領域に適切な電圧を印加することにより、このホールが蓄積された状態を一定時間、保持することができる。また、蓄積されたホールは、ドレイン領域に負電圧を印加することにより、外部に排出することができる。このようなボディ領域内でのホール蓄積の有無によって、情報を記憶させることができる。
【０００９】
なお、このようなホールの蓄積の有無を判定するには、ボディ領域のホール蓄積の有無により、基板バイアス効果でトランジスタのしきい値電圧が変化することを利用する（ホールが蓄積された状態では、しきい値電圧が、蓄積なしの時より低い値となる）。すなわち、ゲート電極及びドレイン領域に印加する電圧を調節して、新たなインパクトイオン化が起きないような小電流しか流さない状態で、しきい値電圧の高低を判定することにより、ホールの蓄積の有無を検知することができる。
以上のようにしてボディ領域内のホール蓄積の有無を判定することにより、１ビットの情報を保持するメモリーとして機能させることができる。
【００１０】
なお、ボディ領域に蓄積されたホールは、リーク電流の存在により徐々に減少していくため、定期的なリフレッシュ動作を行うことが必要となる。従って、このフローティング・ボディ型トランジスタを使用したメモリー・デバイスはＤＲＡＭとして機能することとなる。
【００１１】
（従来の記憶装置のレイアウト）
次に、フローティング・ボディ型のＮチャネル型のトランジスタをメモリセルとして用いた記憶装置のレイアウト構成を示す。図２はメモリセルの配置の平面図を、簡略化して示したものである。１２０は素子分離領域で、半導体基板に形成した溝を酸化シリコン膜等で埋め込むことにより形成したＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の手法で形成されている。
【００１２】
半導体基板上に素子分離領域１２０を規則的に配置することにより、不純物拡散層領域１２２が格子状に区画されている。１２３はトランジスタのゲート電極で、ワード線（ＷＬ）として機能する。説明のため、ワード線１２３に左からＷＬ１〜ＷＬ４と番号を付す。また、ワード線１２３と直交する方向には、ゲート電極とは別の配線層がビット線（ＢＬ）１２４として配置されている。説明のため、ビット線１２４に上からＢＬ１、ＢＬ２と番号を付す。
【００１３】
なお、図２では簡略化のため、６ヶ所の素子分離領域（１２０）、４本のワード線（ＷＬ１〜４）、２本のビット線（ＢＬ１〜２）のみを記載したが、実際のメモリセルは、同様のパターンを繰り返し配置することにより構成されている。図２の記憶装置では、破線で囲んだ領域１２５が１つのメモリセルとなっており、１ビット分の情報を保持することができる。
【００１４】
このメモリセルを構成しているトランジスタの構造について説明するため、メモリセル領域１２５を例としてとりあげる。ワード線ＷＬ１とＷＬ２及び素子分離領域１２０とで囲まれた拡散層領域１２２はＮ型であり、トランジスタのドレインとして機能し、隣接するセルと共通で１個のドレイン用コンタクトプラグ１２１が設けられている。このドレイン用コンタクトプラグ１２１はビット線ＢＬ２に接続している。
【００１５】
また、ワード線ＷＬ２とＷＬ３で挟まれた拡散層領域１２２はＮ型であり、各メモリセル共通のソース領域として機能し、接地電位（ＧＮＤ電位）１２６となっている。ワード線ＷＬ２直下の拡散層領域はＰ型となっており、トランジスタのボディ領域（図１の１０８）として機能する。
【００１６】
なお、図２の記憶装置では、他のメモリセルについても上記メモリセルと同様の構成となっている。すなわち、素子分離領域１２０とＮ型の拡散層領域１２２は共に、シリコン層（図１の１１１）の表面から酸化シリコン層（図１の１０３）の底部に接触するまで厚み方向の全体にわたって存在するように形成されており、ボディ領域のＰ型拡散層は電気的にフローティング状態となっている。
【００１７】
上記のようにしてキャパシタレスＤＲＡＭのメモリセルは、トランジスタのボディ領域をフローティング状態とすることにより、情報の保持を実現している。しかしながら、このフローティング構造はメモリセル以外の領域（センスアンプ回路、入出力用の周辺回路部、入出力の保護回路等）では問題となる。
【００１８】
すなわち、メモリセル以外の領域で使用されるＭＯＳ型トランジスタにおいては、ボディ領域がフローティングだと、メモリセル領域と同様のキャリアの蓄積による基板バイアス効果が発生してしまい、トランジスタのしきい値電圧が変動してしまう。このため、回路動作が安定せず所望の機能を満たせなくなったり、動作電流が大きくなって消費電流の増大につながると言う問題が起きてしまう。
【００１９】
そこで、このような不具合を解消するためには、メモリセル領域のトランジスタのみが、ボディ領域がフローティング状態になるようにし、それ以外の領域に配置するトランジスタは、ボディ領域の電位が固定されるような構造とする必要があった。
【００２０】
ここで、上記の問題点を解決するにあたり、参考となる構造として、電位がフローティング状態の完全空乏型のトランジスタと、電位が固定された部分空乏型のトランジスタを、同一の半導体チップ上に形成した例を挙げることができる。ここで、完全空乏型トランジスタは、フローティング・ボディ型トランジスタの一種で、トランジスタのＯＦＦ状態において、ボディ領域が完全に空乏領域化しているトランジスタを指す。
【００２１】
また、上記とは別の構造として、特許文献２（特開２００３−１２４３４５号公報）には、電位がフローティング状態の完全空乏型トランジスタと、電位が固定された部分空乏型トランジスタを同一の半導体チップ上に形成した構造を実現するために、完全空乏型トランジスタと部分空乏型トランジスタを形成する領域とで、ＳＯＩ型基板の絶縁層上に形成するシリコン層の膜厚を変える方法が提案されている。
【特許文献１】特開２００３−６８８７７号公報
【特許文献２】特開２００３−１２４３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上記のように、ＳＯＩ型基板上に形成したキャパシタレスＤＲＡＭを安定して動作させるためには、メモリセル領域に使用するＭＯＳ型トランジスタのボディ領域を電気的にフローティングとし、メモリセル領域以外の領域に使用するＭＯＳ型トランジスタはボディ領域がフローティングとならない構造とすることが必要であった。
【００２３】
そこで、参考となる構造として、上記のように、同一の半導体チップ上に完全空乏型のトランジスタと、部分空乏型のトランジスタを形成した例がある。しかしながら、完全空乏型トランジスタは、通常のＭＯＳ型トランジスタと同様に、スイッチング素子としての機能のみを有するものである。これに対して、本発明のメモリセル領域ではスイッチング素子としての機能に加えて、単独で記憶素子としての機能も併せ持つ必要がある。このため、本発明で使用するキャパシタレスＤＲＡＭ用のフローティング・ボディ型トランジスタは、ボディ領域にキャリアであるホールを蓄積させる必要があり、ボディ領域は完全空乏化が起きないようにする必要があった。従って、本発明に、上記の完全空乏型のトランジスタと、部分空乏型のトランジスタを形成した半導体装置の技術を適用することはできなかった。
【００２４】
また、上記の構造とは別に、特許文献２に開示されているように、シリコン層の膜厚を部分的に変える方法を適用して、キャパシタレスＤＲＡＭ用メモリセルの部分のシリコン層膜厚を薄くし、その他の領域のシリコン層膜厚を厚くすることが考えられる。このような構造とすることにより、メモリセル領域のトランジスタをフローティング状態とし、それ以外の領域に配置するトランジスタは、ボディ領域の電位が固定されるような構造とすることが可能となる。しかしながら、その際には、微細化に関して次に述べるような別の問題点が発生してしまう。すなわち、ＳＯＩ型基板表面のシリコン層（基板内に存在する絶縁層の上層部分）の膜厚を、メモリセル領域と、それ以外の領域で変更し、メモリセル領域以外の領域のシリコン層膜厚をメモリセル領域より厚くすると、両領域の間で、ＳＯＩ型基板裏面から測定したシリコン層表面の高さが異なることとなっていた。この結果、製造に際して、以下のような種々の問題が生じてしまい、集積度の高い微細化したデバイスを製造することは著しく困難であった。
【００２５】
例えば、素子分離用のＳＴＩの埋め込み絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて形成しようとすると、両領域の表面の高さが異なるために均一に研磨することができず、所望の形状が得られないこととなっていた。また、フォトリソグラフィ膜を用いてパターンの形成を行う際には、表面高さの異なる部分で露光時にフォーカスずれが発生してしまい、パターンをマスクの形状通り正確に形成することができなくなっていた。このような基板表面の高さが場所により異なることに起因した製造上の問題は、微細化を進めて、製造工程における寸法や膜厚等の許容範囲が狭くなるに従い、より一層顕著なものとなるため、微細化を進めることが困難であった。
【００２６】
そこで、上記のような製造上の問題点を解決し、高集積度のデバイスを製造するためには、メモリセル領域のＭＯＳ型トランジスタをフローティング状態、メモリセル領域以外の領域のＭＯＳ型トランジスタをフローティング状態とならない構造としつつも、両ＭＯＳ型トランジスタのボディ領域を有する半導体層の膜厚を同じにして、半導体基板の表面を平坦な形状とすることが必須となっていた。すなわち、本発明は、上記のような製造上の問題点を回避し、ＳＯＩ型基板上にメモリセル領域のみがフローティング状態のトランジスタとなる構造、及びこの構造を容易に製造するための製造方法を提供するものである。そして、本発明の主たる目的は、製造に際して加工が難しいキャパシタの部分を無くすことにより、一層の微細化を進め、高集積度のＤＲＡＭを容易に製造できるようにすることである。
【課題を解決するための手段】
【００２７】
上記課題は以下の構成を有することにより、解決することができる。
１．（１）半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるＳＯＩ型基板と、
（２）（ｉ）前記半導体層の表面からその厚み方向に前記絶縁層に接触するまで設けられた素子分離領域Ａと、
（ｉｉ）前記素子分離領域Ａによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Ａと、
前記半導体領域Ａ上に設けられたゲート電極Ａと、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に、前記半導体領域Ａの表面からその厚み方向に前記絶縁層に接触するまで設けられたソース領域Ａ／ドレイン領域Ａと、を有する１以上のＭＯＳ型トランジスタＡと、
を備えた第１の領域と、
（３）（ｉ）前記半導体層の表面からその厚み方向に前記絶縁層に接触しない深さまで設けられた素子分離領域Ｂと、
（ｉｉ）前記素子分離領域Ｂによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Ｂと、
前記半導体領域Ｂ上に設けられたゲート電極Ｂと、
前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に、前記半導体領域Ｂの表面からその厚み方向に前記絶縁層に接触しない深さまで設けられたソース領域Ｂ／ドレイン領域Ｂと、を有する１以上のＭＯＳ型トランジスタＢと、
を備えた第２の領域と、
を有することを特徴とする半導体記憶装置。
【００２８】
２．（１）半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるＳＯＩ型基板と、
（２）（ｉ）前記半導体層内をその厚み方向に前記絶縁層まで貫通する溝Ａ内を絶縁材料で充填してなる素子分離領域Ａと、
（ｉｉ）前記素子分離領域Ａによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Ａと、
前記半導体領域Ａ上に設けられたゲート電極Ａと、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に設けられたソース領域Ａ／ドレイン領域Ａであって、前記半導体領域Ａの厚み方向の全体にわたって存在してその底部が前記絶縁層に接触するソース領域Ａ／ドレイン領域Ａと、を有する１以上のＭＯＳ型トランジスタＡと、
を備えた第１の領域と、
（３）（ｉ）前記半導体層の表面からその厚み方向に伸長すると共にその底部が前記絶縁層に接触しない深さの溝Ｂ内を絶縁材料で充填してなる素子分離領域Ｂと、
（ｉｉ）前記素子分離領域Ｂによって絶縁分離されると共に前記半導体層内に設けられた半導体領域Ｂと、
前記半導体領域Ｂ上に設けられたゲート電極Ｂと、
前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に設けられたソース領域Ｂ／ドレイン領域Ｂであって、その底部が前記絶縁層に接触しないソース領域Ｂ／ドレイン領域Ｂと、を有する１以上のＭＯＳ型トランジスタＢと、
を備えた第２の領域と、
を有することを特徴とする半導体記憶装置。
【００２９】
３．上記１又は２に記載の半導体記憶装置において、
前記第１の領域がメモリセル領域であり、
前記第２の領域が周辺回路領域であることを特徴とする半導体記憶装置。
【００３０】
４．上記１〜３の何れか１項に記載の半導体記憶装置において、
前記ＭＯＳ型トランジスタＡは、１つのＭＯＳ型トランジスタＡにつき異なる複数のしきい値電圧の状態を有し、且つその状態を所定時間、保持可能なように構成されたことを特徴とする半導体記憶装置。
【００３１】
５．上記１〜４の何れか１項に記載の半導体記憶装置において、
前記ソース領域Ａ／ドレイン領域Ａは、前記半導体層の表面側に設けられた第１の拡散層と、前記第１の拡散層の下部の前記絶縁層側に設けられた第２の拡散層とから構成され、第１の拡散層と第２の拡散層中の不純物濃度が異なることを特徴とする半導体記憶装置。
【００３２】
６．上記１〜５の何れか１項に記載の半導体記憶装置において、
前記ＭＯＳ型トランジスタＡはチャネルが形成される領域が電気的にフローティング状態となるように構成され、
前記ＭＯＳ型トランジスタＢはチャネルが形成される領域の電位が固定されるように構成されていることを特徴とする半導体記憶装置。
【００３３】
７．上記１〜６の何れか１項に記載の半導体記憶装置において、
前記ＳＯＩ型基板を構成する半導体基板と半導体層が共にシリコン半導体から構成され、
前記第１の領域は、前記ＭＯＳ型トランジスタＡとしてＮチャネル型ＭＯＳ型トランジスタを備え、
前記第２の領域は、前記ＭＯＳ型ランジスタＢとしてＮチャネル型ＭＯＳ型トランジスタとＰチャネル型ＭＯＳ型トランジスタを備えることを特徴とする半導体記憶装置。
【００３４】
８．上記１〜７の何れか１項に記載の半導体記憶装置において、
前記素子分離領域Ｂの前記半導体層表面からその厚み方向に底部までの深さが、前記半導体層の厚さの半分以上の長さを有することを特徴とする半導体記憶装置。
【００３５】
９．半導体基板と、絶縁層と、半導体層と、がこの順に積層されてなるＳＯＩ型基板を備えた半導体記憶装置の製造方法であって、
前記ＳＯＩ型基板を準備する工程と、
前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に接触する素子分離領域Ａ、及び前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に接触しない深さの素子分離領域Ｂを形成する工程Ａと、
前記半導体層内の前記素子分離領域Ａで絶縁分離された半導体領域Ａ内に、前記半導体領域Ａの表面からその厚み方向に前記絶縁層まで到達する深さのソース領域Ａ／ドレイン領域Ａを有するＭＯＳ型トランジスタＡを形成する工程Ｂと、
前記半導体層内の前記素子分離領域Ｂで絶縁分離された半導体領域Ｂ内に、前記半導体領域Ｂの表面からその厚み方向に前記絶縁層まで到達しない深さのソース領域Ｂ／ドレイン領域Ｂを有するＭＯＳ型トランジスタＢを形成する工程Ｃと、
を有することを特徴とする半導体記憶装置の製造方法。
【００３６】
１０．上記９に記載の半導体記憶装置の製造方法において、
前記工程Ａは、
前記半導体層内をその表面から厚み方向に貫通して前記絶縁層に到達する深さの溝Ａを形成する工程と、
前記半導体層内をその表面から厚み方向に伸長して前記絶縁層に到達しない深さの溝Ｂを形成する工程と、
前記溝Ａ及び溝Ｂ内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【００３７】
１１．上記９に記載の半導体記憶装置の製造方法において、
前記工程Ａは、
前記半導体層内をその表面から厚み方向に前記絶縁層に到達しない深さの開口及び溝Ｂを形成する工程と、
前記開口を前記半導体層内の厚み方向に伸長させて前記絶縁層に到達する深さの溝Ａを形成する工程と、
前記溝Ａ及び溝Ｂ内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【００３８】
１２．上記９に記載の半導体記憶装置の製造方法において、
前記工程Ａは、
前記半導体層内をその表面から厚み方向に前記絶縁層に到達しない深さの溝Ａ及び溝Ｂを形成する工程と、
前記半導体層内の、前記溝Ａの底部からその厚み方向に前記絶縁層までの領域Ｃに、酸素原子を導入する工程と、
高温の酸化性雰囲気中で前記半導体層を熱酸化することにより、前記領域Ｃを絶縁体に変換すると共に、前記溝Ａ及び溝Ｂの内壁に酸化膜を形成する工程と、
前記溝Ａ及び溝Ｂ内に絶縁材料を充填する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【００３９】
１３．上記９〜１２の何れか１項に記載の半導体記憶装置の製造方法において、
前記工程Ｂは、
前記半導体領域Ａ上にゲート電極Ａを形成する工程と、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に、前記ソース領域Ａ／ドレイン領域Ａを形成する工程と、
を有し、
前記工程Ｃは、
前記半導体領域Ｂ上にゲート電極Ｂを形成する工程と、
前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に、前記ソース領域Ｂ／ドレイン領域Ｂを形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【００４０】
１４．上記９〜１２の何れか１項に記載の半導体記憶装置の製造方法において、
前記工程Ｂは、
前記半導体領域Ａ上にゲート電極Ａを形成する工程と、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に第１導電型の不純物をイオン注入し、前記半導体領域Ａの表面からその厚み方向に前記絶縁層まで到達しない深さの底部を有する第１の拡散層を形成する工程と、
前記半導体領域Ａ内の前記ゲート電極Ａを挟んだ両側に第１導電型の不純物をイオン注入し、前記第１の拡散層の底部からその厚み方向に前記絶縁層までの領域に第２の拡散層を形成する工程と、
を有し、
前記工程Ｃは、
前記半導体領域Ｂ上にゲート電極Ｂを形成する工程と、
前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に第１導電型の不純物をイオン注入し、前記ソース領域Ｂ／ドレイン領域Ｂを形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【００４１】
１５．上記１４に記載の半導体記憶装置の製造方法において、
前記工程Ｃは、更に前記半導体領域Ｂ内の前記ゲート電極Ｂを挟んだ両側に第２導電型の不純物をイオン注入し、前記ソース領域Ｂ／ドレイン領域Ｂの一部として前記半導体領域Ｂ内にその表面から厚み方向に前記絶縁層まで到達しない深さの第３の拡散層を形成する工程を有することを特徴とする半導体記憶装置の製造方法。
【００４２】
１６．上記１４に記載の半導体記憶装置の製造方法において、
前記工程Ｂのイオン注入は、前記第１の拡散層の不純物濃度が前記第２の拡散層の不純物濃度よりも高くなるように行うことを特徴とする半導体記憶装置の製造方法。
【発明の効果】
【００４３】
本発明の半導体記憶装置では、メモリセル領域（第１の領域）の素子分離用ＳＴＩ（素子分離領域Ａ）及びＭＯＳ型トランジスタＡのソース領域Ａ／ドレイン領域Ａ用の拡散層が、ＳＯＩ型基板中の半導体層の表面からその厚み方向に絶縁層まで到達する構造となっている。従って、メモリセル領域のトランジスタのボディ領域（チャネルが形成される領域）はフローティング状態となっており、ホールの蓄積効果を利用して、キャパシタレスで情報の記憶動作を行うことができる。
【００４４】
一方、メモリセル以外の周辺回路領域（第２の領域）では、素子分離用のＳＴＩ（素子分離領域Ｂ）及びＭＯＳ型トランジスタＢのソース領域Ｂ／ドレイン領域Ｂ用の拡散層は共に、ＳＯＩ型基板中の半導体層の表面からその厚み方向に絶縁層にまで到達しない構造となっている。このような構造とすることにより、周辺回路領域のトランジスタはボディ領域およびウェル領域の電位を固定することができ、トランジスタのしきい値が変動することなく安定した回路動作を行うことができる。
【００４５】
また、本発明の半導体記憶装置では、メモリセル領域と周辺回路領域の素子分離用ＳＴＩ及びＭＯＳ型トランジスタが上記のような構造をとりつつも、ＳＯＩ型基板表面のシリコン層の厚さがメモリセル領域と周辺回路領域で同じ膜厚となっている。このため、ＳＯＩ型基板の表面が平坦となっており、フォトレジスト膜を用いたパターニングや、ＣＭＰ等の加工を容易に行うことが可能となる。従って、高性能かつ高集積度のキャパシタレスＤＲＡＭを、容易に形成することが可能となる。
【発明を実施するための最良の形態】
【００４６】
１．半導体記憶装置
本発明の半導体記憶装置は、以下の部分から構成される。
（１）半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるＳＯＩ型基板、
（２）以下の（ｉ）、（ｉｉ）を有する第１の領域。
（ｉ）半導体層の表面からその厚み方向に絶縁層に接触するまで設けられた素子分離領域Ａ、
（ｉｉ）素子分離領域Ａによって絶縁分離されると共に半導体層内に設けられた半導体領域Ａと、
半導体領域Ａ上に設けられたゲート電極Ａと、
半導体領域Ａ内のゲート電極Ａを挟んだ両側に、半導体領域Ａの表面からその厚み方向に絶縁層に接触するまで設けられたソース領域Ａ／ドレイン領域Ａと、を有する１以上のＭＯＳ型トランジスタＡ、
（３）以下の（ｉ）、（ｉｉ）を有する第２の領域。
（ｉ）半導体層の表面からその厚み方向に絶縁層に接触しない深さまで設けられた素子分離領域Ｂ、
（ｉｉ）素子分離領域Ｂによって絶縁分離されると共に半導体層内に設けられた半導体領域Ｂと、
半導体領域Ｂ上に設けられたゲート電極Ｂと、
半導体領域Ｂ内のゲート電極Ｂを挟んだ両側に、半導体領域Ｂの表面からその厚み方向に絶縁層に接触しない深さまで設けられたソース領域Ｂ／ドレイン領域Ｂと、を有する１以上のＭＯＳ型トランジスタＢ。
【００４７】
このように本発明の半導体記憶装置では、メモリセル領域（第１の領域）内の素子分離領域Ａ及びソース領域Ａ／ドレイン領域Ａが、共に半導体層の表面からその厚み方向に絶縁層にまで到達する構造（半導体層の厚み方向の全体にわたって形成されている構造；半導体層の表面側から絶縁層側まで連続して形成されている構造）となっている。また、周辺回路領域（第２の領域）では、素子分離領域Ｂ及びソース領域Ｂ／ドレイン領域Ｂが、共に半導体層の表面からその厚み方向に絶縁層にまで到達しない深さの構造（半導体層の厚み方向に関して、半導体層の表面から部分的に形成されている構造；半導体層の表面側からその厚み方向に半導体層内の途中まで連続して形成されている構造）となっている。
なお、ここで、半導体層、半導体領域Ａ及び半導体領域Ｂの表面とは、絶縁層側と反対側の面（ゲート電極Ａ及びＢが設けられた側の面）を表す。
【００４８】
また、本発明の半導体記憶装置は、以下の部分から構成される。
（１）半導体基板と、絶縁層と、半導体層とがこの順に積層されてなるＳＯＩ型基板、
（２）以下の（ｉ）、（ｉｉ）を有する第１の領域。
（ｉ）半導体層内をその厚み方向に絶縁層まで貫通する溝Ａ内を絶縁材料で充填してなる素子分離領域Ａ、
（ｉｉ）素子分離領域Ａによって絶縁分離されると共に半導体層内に設けられた半導体領域Ａと、
半導体領域Ａ上に設けられたゲート電極Ａと、
半導体領域Ａ内のゲート電極Ａを挟んだ両側に設けられたソース領域Ａ／ドレイン領域Ａであって、半導体領域Ａの厚み方向の全体にわたって存在してその底部が絶縁層に接触するソース領域Ａ／ドレイン領域Ａと、を有する１以上のＭＯＳ型トランジスタＡ、
（３）以下の（ｉ）、（ｉｉ）を有する第２の領域。
（ｉ）半導体層の表面からその厚み方向に伸長すると共にその底部が絶縁層に接触しない深さの溝Ｂ内を絶縁材料で充填してなる素子分離領域Ｂと、
（ｉｉ）素子分離領域Ｂによって絶縁分離されると共に半導体層内に設けられた半導体領域Ｂと、
半導体領域Ｂ上に設けられたゲート電極Ｂと、
半導体領域Ｂ内のゲート電極Ｂを挟んだ両側に設けられたソース領域Ｂ／ドレイン領域Ｂであって、その底部が絶縁層に接触しないソース領域Ｂ／ドレイン領域Ｂと、を有する１以上のＭＯＳ型トランジスタＢ。
【００４９】
本発明では、上記のように、メモリセル領域のトランジスタのボディ領域（チャネルが形成される領域）はフローティング状態となっており、ホールの蓄積効果を利用して、キャパシタレスで情報の記憶動作を行うことができる。また、周辺回路領域のトランジスタはボディ領域およびウェル領域の電位を固定することができ、トランジスタのしきい値が変動することなく安定した回路動作を行うことができる。更に、ＳＯＩ型基板表面の半導体層の厚さがメモリセル領域と周辺回路領域で同じ膜厚となっている。このため、ＳＯＩ型基板の表面が平坦となっており、フォトレジスト膜を用いたパターニングや、ＣＭＰ等の加工を容易に行うことが可能となる。従って、高性能かつ高集積度のキャパシタレスＤＲＡＭを、容易に形成することが可能となる。
【００５０】
本発明の第１の領域内には半導体領域Ａ、第２の領域内には半導体領域Ｂが含まれる。この半導体領域Ａは素子分離領域Ａによって絶縁分離されると共に、素子分離領域Ａ及び絶縁層によって囲まれた領域となっている。このため、ＭＯＳ型トランジスタＡのチャネルが形成される領域が電気的にフローティング状態となるように構成することができる。また、半導体領域Ｂは素子分離領域Ｂによって絶縁分離されているが、この素子分離領域Ｂ及び絶縁層によって完全に囲まれていない。このため、ＭＯＳ型トランジスタＢは、そのチャネルが形成される領域の電位が固定されるように構成することができる。
【００５１】
本発明の半導体記憶装置では、半導体領域Ａ上にはゲート電極Ａ、半導体領域Ｂ上にはゲート電極Ｂがそれぞれ設けられている。そして、半導体領域Ａとゲート電極Ａ間、及び半導体領域Ｂとゲート電極Ｂ間にはそれぞれゲート絶縁膜が設けられている。また、半導体領域Ａ内のゲート電極Ａを挟んだ両側に、半導体領域Ａの表面からその厚み方向に向かって絶縁層に接触するまでソース領域Ａ／ドレイン領域Ａが設けられている。更に、半導体領域Ｂ内のゲート電極Ｂを挟んだ両側に、半導体領域Ｂの表面からその厚み方向に絶縁層に接触しない深さまでソース領域Ｂ／ドレイン領域Ｂが設けられている。
【００５２】
また、ソース領域Ａ／ドレイン領域Ａは、半導体層の表面側に設けられた第１の拡散層と、第１の拡散層の下部の絶縁層側に設けられた第２の拡散層とから構成されることが好ましい。典型的には、この第１の拡散層中に含まれる不純物と、第２の拡散層中に含まれる不純物とは異なる種類である。また、第１の拡散層と第２の拡散層中の不純物濃度は異なることが好ましく、第１の拡散層中の不純物濃度は第２の拡散層中の不純物濃度よりも高いことが好ましい。これにより、発生したキャリアをゲート電極Ａに適切な電位を与えてリーク電流を低く抑えることができる。また、記憶保持内容のリフレッシュに必要な時間を延ばすことが可能となる。
【００５３】
本発明の第１の領域内にはＭＯＳ型トランジスタＡ、第２の領域内にはＭＯＳ型トランジスタＢが含まれる。このＭＯＳ型トランジスタＡ及びＢは、それぞれ第１及び第２の領域内に１つ存在しても、２つ以上存在しても良い。ＭＯＳ型トランジスタＡ及びＢは、Ｎチャネル型ＭＯＳ型トランジスタであっても、Ｐチャネル型ＭＯＳ型トランジスタであっても、これらのＭＯＳ型トランジスタを組み合わせたものであっても良い。好ましくは、第１の領域はＭＯＳ型トランジスタＡとしてＮチャネル型ＭＯＳ型トランジスタを備え、第２の領域はＭＯＳ型ランジスタＢとしてＮチャネル型ＭＯＳ型トランジスタとＰチャネル型ＭＯＳ型トランジスタを備えるのが良い。ＭＯＳ型トランジスタＡ及びＢが、このように構成されることによって、優れた記憶容量を有し、より安定動作が可能な半導体記憶装置とすることができる。
本発明の半導体記憶装置のメモリセル領域は例えば、以下のようにして情報を記憶させることができる。
【００５４】
（動作方法）
本発明の第１の領域に含まれるＭＯＳ型トランジスタＡは、少なくとも２つの異なるしきい値電圧の状態を有することが可能なようになっている。すなわち、ＭＯＳ型トランジスタＡがＮチャネル型ＭＯＳ型トランジスタであった場合を例にして説明すると、まず、ソース領域Ａを接地電位（ＧＮＤ電位）とし、ドレイン領域Ａとゲート電極Ａに正電圧を印加してトランジスタをオン状態にし、大電流を流す。このとき、流れる電流により、ドレイン領域Ａ近傍でインパクトイオン化が起き、ボディ領域の多数キャリアであるホールが、ボディ領域に蓄積される。そして、ゲート電極Ａ及びドレイン領域Ａに適切な電圧を印加することにより、このホールが蓄積された状態を一定時間、保持することができる。
【００５５】
このようにしてボディ領域内にホールが蓄積すると、基板バイアス効果により、ホールが蓄積していない時と比べてトランジスタのしきい値電圧が変化することとなる（ホールが蓄積された状態では、しきい値電圧が、蓄積なしの時より低い値となる）。一方、蓄積されたホールは、ドレイン領域Ａに負電圧を印加することにより、外部に排出することができる。そして、このホールの蓄積がない状態のしきい値電圧を「０」状態、ホールの蓄積がある状態のしきい値電圧を「１」状態とすることで、１ビットの情報を保持するメモリーとして機能させることができる。
【００５６】
上記のようにしてメモリセルに記憶させた情報を読み込む際には、ゲート電極Ａ及びドレイン領域Ａに印加する電圧を調節して、新たなインパクトイオン化が起きないような小電流しか流さない状態で、しきい値電圧の高低を判定することにより、「０」状態か「１」状態かを、検知することができる。
なお、本発明の第１の領域に含まれるＭＯＳ型トランジスタＡは、１つのＭＯＳ型トランジスタＡにつき異なる複数のしきい値電圧の状態を有し、且つその状態を所定時間、保持可能なように構成されていることが好ましい。
【００５７】
また、素子分離領域は典型的には酸化シリコンから構成されているが、絶縁材料であれば特に限定されるわけではない。更に、半導体層は、シリコン半導体から構成されていることが好ましい。
本発明の半導体記憶装置の実施形態について図面を参照して以下に、詳細に説明する。
【００５８】
（第１実施形態）
図３は、本発明の第１実施形態を示す平面図であり、メモリセル領域（第１の領域）及びメモリセル以外の周辺回路領域（第２の領域）のトランジスタについて、簡略化して示したものである。
【００５９】
１３０がメモリセル領域、１３１が周辺回路領域を示しており、共にＳＯＩ型基板（図示せず）上に形成されている。メモリセル領域１３０内には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて形成した素子分離領域Ａ１３２が規則的に配置されている。１３３は素子分離領域Ａ１３２で格子状に区画された、Ｎ型の不純物拡散層領域である。１３４はゲート電極Ａで、ＤＲＡＭ素子のワード線として機能する。
【００６０】
なお、図３においては、簡略化のため、ビット線は図示していないが、実際のメモリセルにおいては、図２に示したようにワード線と直交する方向に配置される。メモリセル領域１３０内のトランジスタは、Ｎチャネル型のＭＯＳ型トランジスタＡであり、フローティング・ボディ構造を有している。
【００６１】
周辺回路領域１３１内には、ＣＭＯＳ回路を構成するため、Ｎチャネル型ＭＯＳ型トランジスタＢ領域の１４０と、Ｐチャネル型ＭＯＳ型トランジスタ領域Ｂの１４１が設けられている。周辺回路領域１３１内では、１４２がＮ型ウェルで、それ以外の領域はＰ型ウェルとなっている。また、１４３はＳＴＩを用いて形成した素子分離領域Ｂである。１４４はゲート電極Ｂで、メモリセル領域１３０内のゲート電極Ａ１３４と同一の配線層で形成されている。
【００６２】
周辺回路領域１３１において、１４５はＰ型不純物拡散層領域で、Ｐチャネル型ＭＯＳ型トランジスタＢのソース領域Ｂ／ドレイン領域Ｂとして機能する。１４６はＮ型不純物拡散層領域で、Ｎチャネル型ＭＯＳ型トランジスタＢのソース領域Ｂ／ドレイン領域Ｂとして機能する。また、１４７はＮ型不純物拡散層領域で、Ｎ型ウェル１４２の電位を固定するための配線を引き出すために使用する。
【００６３】
なお、図３においては、説明の簡略化のため、ゲート電極形成以降の製造工程で形成される、コンタクトホールや上層の配線層については図面に記載していない。
また、以下の説明において、適時、文章の簡略化のため、Ｎ型不純物拡散層領域をＮ型拡散層領域と記す。同様に適時、Ｐ型不純物拡散層領域をＰ型拡散層領域と記す。
【００６４】
図３における、メモリセル領域１３０のＡ−Ａ’部の断面図を図４に、Ｂ−Ｂ’部の断面図を図５に、それぞれ示す。
図４では、１５１がＳＯＩ型基板であり、下層の保持用シリコン基板（半導体基板）１５２と、その上層に設けた絶縁用の酸化シリコン層（絶縁層）１５３と、更にその上層に設けたシリコン層（半導体層）１５４の３層から構成されている。本実施形態の半導体デバイスは、上層シリコン層１５４の部分を用いて形成されている。
【００６５】
また、１５５はゲート絶縁膜で、１５６はゲート電極Ａを表す。このゲート電極Ａ１５６は、ＤＲＡＭ素子のワード線として機能する。図４において、１５７は第１のＮ型拡散層領域、１５８は第２のＮ型拡散層領域を示している。第２のＮ型拡散層領域１５８の上部は、第１のＮ型拡散層領域１５７の底部と接触しており、第２のＮ型拡散層領域１５８の底部は、ＳＯＩ型基板の酸化シリコン層１５３と接触している。また、第１のＮ型拡散層領域１５７の上部は、シリコン層１５４の表面を構成しており、ゲート絶縁膜１５５と接触している。更に、このゲート電極Ａ１５６の直下は、Ｐ型拡散層領域１５９となっており、トランジスタのボディ領域として機能する。
【００６６】
図５において、図４と同一の部分については同じ番号を付した。図５では１５１がＳＯＩ型基板であり、下層の保持用シリコン基板（半導体基板）１５２と、その上層に設けた絶縁用の酸化シリコン層（絶縁層）１５３と、更にその上層に設けたシリコン層（半導体層）１５４の３層から構成されている。また、１５５はゲート絶縁膜、１５６はゲート電極Ａを示している。１６０はＳＴＩを用いて形成した素子分離領域Ａで、その底部は、ＳＯＩ型基板の酸化シリコン層１５３と接触している。１５９は、トランジスタのゲート電極Ａの直下に設けられたＰ型拡散層領域を表す。
【００６７】
図３〜図５に示されるように、メモリセル領域に含まれるトランジスタのボディ領域として機能するＰ型拡散層領域１５９は、図４に示した第１及び第２のＮ型拡散層領域１５７及び１５８と、図５に示した素子分離領域１６０で、その外周部を囲まれている。また、Ｐ型拡散層領域１５９の底部は、ＳＯＩ型基板の酸化シリコン層１５３によって絶縁されている。従って、第１及び第２のＮ型拡散層領域１５７及び１５８と、Ｐ型拡散層領域１５９間に、ＰＮ接合の逆方向バイアスが印加されるような状態で、Ｐ型拡散層領域１５９を電気的にフローティングな状態に保つことができる。すなわち、メモリセルを構成するトランジスタは、フローティング・ボディ型のトランジスタとして機能する。
【００６８】
次に、図３における周辺回路領域１３１のＣ−Ｃ’部の断面図を図６に、Ｄ−Ｄ’部の断面図を図７に、それぞれ示す。図６において、図４と同一の部分については同じ番号を付した。図６で、１５１はＳＯＩ型基板で、下層の保持用シリコン基板１５２と、その上層に設けた絶縁用の酸化シリコン層１５３と、更にその上層に設けたシリコン層１５４の３層から構成されている。
【００６９】
本発明では、ＳＯＩ型基板の上層シリコン層１５４は、図３のメモリセル領域１３０と周辺回路領域１３１で、同じ膜厚となっている点に特徴を有する。このＳＯＩ型基板のシリコン層１５４内には、Ｎ型ウェル１７０と、Ｐ型ウェル１７１が設けられている。このＮ型ウェル１７０、Ｐ型ウェル１７１は共に、その底部はＳＯＩ型基板の酸化シリコン層１５３に接触している。
【００７０】
そして、Ｎ型ウェル１７０の設けられた領域は、Ｐチャネル型ＭＯＳ型トランジスタ領域Ｂ１４１（図３）として機能する。また、Ｐ型ウェル１７１の設けられた領域は、Ｎチャネル型ＭＯＳ型トランジスタ領域Ｂ１４０（図３）として機能する。また、１５５はゲート絶縁膜、１５６はゲート電極Ｂを示している。
【００７１】
１７２はＳＴＩを用いて形成した素子分離領域Ｂで、図５に示したメモリセル領域の素子分離領域Ａ１６０とは異なり、その底部がＳＯＩ型基板の酸化シリコン層１５３にまで到達していない。また、１７３はＰ型拡散層領域で、Ｐチャネル型ＭＯＳ型トランジスタＢのソース領域Ｂ／ドレイン領域Ｂとして機能する。このＰ型拡散層領域１７３の底部も、ＳＯＩ型基板の酸化シリコン層１５３にまで到達していない。
【００７２】
１７４はＮ型拡散層領域で、Ｎチャネル型ＭＯＳ型トランジスタＢのソース領域Ｂ／ドレイン領域Ｂとして機能する。このＮ型拡散層領域１７４の底部も、ＳＯＩ型基板の酸化シリコン層１５３にまで到達していない。
【００７３】
また、図６において、１８０はＮ型ウェル１７０の電位を固定するための、Ｎ型拡散層領域である。Ｎ型拡散層領域１８０には、図示していない引き出し用の配線を接続して、所望の電位を与えることができる。図６では、Ｎ型拡散層領域１８０は、Ｎ型ウェル１７０の表面領域をそのまま拡散層として使用しているが、引き出し用配線とＮ型ウェル１７０の接触抵抗を低減するために、Ｎ型拡散層領域１８０に、Ｎ型不純物のイオン注入を行い、高濃度のＮ型拡散層を形成してもよい。また、Ｐ型ウェル１７１に関しても、図６には示していないが、Ｎ型ウェル１７０と同様に、電位固定用のＰ型拡散層領域を設けることにより、電位を固定することができる。
【００７４】
図７において、図４および図６と同一の部分については同じ番号を付した。図７で、１５１はＳＯＩ型基板で、下層の保持用シリコン基板１５２と、その上層に設けた絶縁用の酸化シリコン層１５３と、更にその上層に設けたシリコン層１５４の３層から構成されている。１７０はＮ型ウェル、１７１はＰ型ウェル、１５５はゲート絶縁膜、１５６はゲート電極Ｂを示している。１７２はＳＴＩを用いて形成した素子分離領域Ｂで、その底部はＳＯＩ型基板の酸化シリコン層１５３に到達していない。
【００７５】
図６及び図７に示したように、周辺回路領域に形成されるトランジスタは、素子分離領域Ｂ１７２、Ｐ型拡散層領域１７３、及びＮ型拡散層領域１７４がＳＯＩ型基板中の絶縁層である酸化シリコン層１５３にまで到達していない。このため、ＳＯＩ構造を有しない通常の半導体基板（シリコンの単層からなる半導体基板）に形成したＭＯＳ型トランジスタと同等の構成となっている。すなわち、トランジスタのチャネルが形成される領域（ボディ領域）はフローティングにはなっておらず、Ｎ型ウェル１７０またはＰ型ウェル１７１の電位に固定されている。
【００７６】
図３〜図７の説明で明らかなように、本発明の半導体記憶装置においては、メモリセル領域のトランジスタは、ボディ領域がフローティング状態となっており、メモリセル領域以外（周辺回路領域）のトランジスタは、フローティング状態となっていない。
【００７７】
２．半導体記憶装置の製造方法
本発明の半導体記憶装置の製造方法は、以下の工程を有する。
【００７８】
ＳＯＩ型基板を準備する工程、
半導体層内をその表面から厚み方向に伸長して絶縁層に接触する素子分離領域Ａ、及び半導体層内をその表面から厚み方向に伸長して絶縁層に接触しない深さの素子分離領域Ｂを形成する工程Ａ、
半導体層内の素子分離領域Ａで絶縁分離された半導体領域Ａ内に、半導体領域Ａの表面からその厚み方向に絶縁層まで到達する深さのソース領域Ａ／ドレイン領域Ａを有するＭＯＳ型トランジスタＡを形成する工程Ｂ、
半導体層内の素子分離領域Ｂで絶縁分離された半導体領域Ｂ内に、半導体領域Ｂの表面からその厚み方向に絶縁層まで到達しない深さのソース領域Ｂ／ドレイン領域Ｂを有するＭＯＳ型トランジスタＢを形成する工程Ｃ。
【００７９】
なお、工程Ａとしては例えば、下記（ａ）〜（ｃ）の何れか一つの方法を用いることができる。
（ａ）半導体層内をその表面から厚み方向に貫通して絶縁層に到達する深さの溝Ａを形成する工程と、
半導体層内をその表面から厚み方向に伸長して絶縁層に到達しない深さの溝Ｂを形成する工程と、
溝Ａ及び溝Ｂ内に絶縁材料を充填する工程と、
を有する方法。
【００８０】
（ｂ）半導体層内をその表面から厚み方向に絶縁層に到達しない深さの開口及び溝Ｂを形成する工程と、
開口を半導体層内の厚み方向に伸長させて絶縁層に到達する深さの溝Ａを形成する工程と、
溝Ａ及び溝Ｂ内に絶縁材料を充填する工程と、
を有する方法。
【００８１】
（ｃ）半導体層内をその表面から厚み方向に絶縁層に到達しない深さの溝Ａ及び溝Ｂを形成する工程と、
半導体層内の、溝Ａの底部からその厚み方向に絶縁層までの領域Ｃに、酸素原子を導入する工程と、
高温の酸化性雰囲気中で半導体層を熱酸化することにより、領域Ｃを絶縁体に変換すると共に、溝Ａ及び溝Ｂの内壁に酸化膜を形成する工程と、
溝Ａ及び溝Ｂ内に絶縁材料を充填する工程と、
を有する方法。
【００８２】
なお、上記方法（ａ）〜（ｃ）の「溝Ａ及び溝Ｂ内に絶縁材料を充填する工程」において、溝Ａへの絶縁材料の充填と、溝Ｂへの絶縁材料の充填はそれぞれ別々に行っても、同時に行っても良い。
【００８３】
（第１実施形態）
次に、図面を参照して、第１実施形態の製造方法を説明する。
まず、本発明の半導体記憶装置全体の製造方法を示す前に、深さの異なる素子分離領域の製造方法（上記工程Ａとして（ａ）の方法を用いた場合）を説明する。
【００８４】
図８〜図１３は、同一の半導体チップ上において、深さの異なる素子分離領域の製造方法を示す、製造工程毎の断面図である。図８で、２０１はＳＯＩ型基板を示しており、最下層のシリコン基板（半導体基板）２０２、絶縁層である酸化シリコン層（ＳｉＯ2）２０３、及び上層のシリコン層（半導体層）２０４の３層から構成されている。
【００８５】
まず、ＳＯＩ型基板の上層シリコン層２０４上に、酸化シリコン膜２０５及び窒化シリコン膜（Ｓｉ3Ｎ4）２０６を形成する。次に、フォトレジスト膜（図示せず）をマスクとして使用したドライエッチングでパターニングを行い、窒化シリコン膜２０６、酸化シリコン膜２０５、上層のシリコン層２０４のエッチングを実施し、第１の開口部（溝Ａ）２０７を形成する。この際、第１の開口部２０７においては、上層のシリコン層２０４がすべてなくなるまでシリコン層のエッチングを行い、酸化シリコン層２０３の表面を露出させる。
【００８６】
次に、第１の開口部２０７内部を充填するように、ＣＶＤ法を用いて酸化シリコン膜を埋め込む。この後、図９に示すように、ＣＭＰ法を用いて、窒化シリコン膜２０６表面の酸化シリコン膜を除去して、開口部分にのみ酸化シリコン膜（絶縁材料）２０８を残すように加工する。このようにして形成した酸化シリコン膜２０８は、第１の素子分離領域Ａ（２０８）として機能する。なお、ＣＭＰ法により酸化シリコン膜を除去する際に、窒化シリコン膜２０６の表面部分も一部が除去されるため、ＣＭＰ終了後にも窒化シリコン膜２０６が残るように、最初に窒化シリコン膜２０６の形成を行う際の膜厚は調整しておく。
【００８７】
次に、図１０に示すように、新たな窒化シリコン膜２０９の形成を行い、第１の素子分離領域Ａ２０８の表面を覆う。次に、図１１に示すように、フォトレジスト膜（図示せず）を用いてパターニングを行い、第２の開口部（溝Ｂ）２１０を形成する。この際、第２の開口部２１０においては、上層のシリコン層２０４の膜厚の途中までの深さの開口が形成されるように、シリコンのエッチング量を調整する。
【００８８】
次に、第２の開口部２１０内部を充填するように、ＣＶＤ法を用いて酸化シリコン膜（絶縁材料）を埋め込んだ後に、図１２に示すように、ＣＭＰ法を用いて基板表面の酸化シリコン膜及び窒化シリコン膜２０９を除去して、第２の素子分離領域Ｂ２１１を形成する。なお、この際、窒化シリコン膜２０６の表面及び第１の素子分離領域Ａ２０８の表面がＣＭＰにて多少、研磨されても、何ら問題は無い。また、図１２に示すように、ＣＭＰによる研磨実施後には、第１の素子分離領域Ａ２０８と第２の素子分離領域Ｂ２１１の表面は同じ高さに揃っている。
【００８９】
次に、ウェットエッチングにより窒化シリコン膜２０６を除去した後に、酸化シリコン膜２０５及び第１の素子分離領域Ａ２０８と第２の素子分離領域Ｂ２１１の表面部分をウェットエッチングで除去する。この結果、図１３に示すように、深さの異なる素子分離領域Ａ２０８と素子分離領域Ｂ２１１を形成することができる。また、第１の素子分離領域Ａ２０８は上層のシリコン層２０４を貫通し、その底部はＳＯＩ型基板２０１の絶縁層である酸化シリコン層２０３に接触している。これに対して、第２の素子分離領域Ｂ２１１は上層のシリコン層２０４を貫通しておらず、その底部は酸化シリコン層２０３には接触していない。
【００９０】
次に、本発明の半導体記憶装置全体の製造方法の工程Ｂ及びＣを、図１４（ａ）〜（ｄ）を参照して説明する。図１４（ａ）〜（ｄ）はそれぞれ図３に示したＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面に対応しており、説明に際し、図３〜図７で説明した項目に関しては、同じ番号を付した。
【００９１】
最初に、ＳＯＩ型基板１５１に、先に示した深さの異なる素子分離領域の形成方法（工程Ａとして（ａ）の方法を用いた場合）を用いて、素子分離領域Ａ及びＢを形成する。この際、メモリセル領域の素子分離領域Ａ１６０（図１４（ｂ））は、ＳＯＩ型基板内の酸化シリコン層１５３にまで到達する深さとなるように形成する。また、周辺回路領域に設ける素子分離領域Ｂ１７２（図１４（ｃ）、（ｄ））は、ＳＯＩ型基板内の酸化シリコン層１５３にまで到達しない深さとなるように形成する。
【００９２】
次に、ＳＯＩ型基板１５１の上層シリコン層１５４にボロン等のＰ型不純物のイオン注入を行い、周辺回路領域にＰ型ウェル（図１４（ｃ））を形成する。この際、イオン注入のエネルギーを調整することにより、周辺回路領域に設けた素子分離領域１７２を突き抜けて、その下にもＰ型ウェル１７１が形成されるようにすることが可能である。
【００９３】
次に、メモリセル領域において、ボディ領域（ゲート電極の直下）のＰ型拡散層を形成するため、フォトレジスト膜（図示せず）をマスクとして用い、メモリセル領域にＰ型不純物のイオン注入行う。Ｐ型ウェル１７１とボデイ領域のＰ型拡散層１５９の不純物濃度は同じにすることも可能であり、その際にはフォトレジスト膜を用いずに、ＳＯＩ基板全体にイオン注入を行えばよい。
【００９４】
次に、フォトレジスト膜をマスクとして、周辺回路領域にリン等のＮ型不純物を注入し、Ｎ型ウェル（図１４（ｃ）、（ｄ）の１７０）を形成する。この後、周辺回路領域に設けるトランジスタのしきい値電圧の調整を行う必要がある場合には、Ｐ型ウェル１７１及びＮ型ウェル１７０の表面近傍に、Ｎ型もしくはＰ型の不純物をイオン注入し（図示せず）、不純物濃度の調整を行う。
【００９５】
次に、ＳＯＩ型基板の上層シリコン層１５４上に、ゲート絶縁膜１５５として、熱酸化法で酸化シリコン膜を形成する。この後、トランジスタのゲート電極１５６として、リン等のＮ型不純物を導入した多結晶シリコン膜とタングステンシリサイド（ＷＳｉ）等の高融点金属膜の２層構造膜を形成し、フォトレジスト膜（図示せず）を用いて、ゲート電極Ａ、Ｂ（１５６）のパターニングを行う。
【００９６】
次に、周辺回路領域のＰチャネル型ＭＯＳ型トランジスタＢの形成領域１４１（図３）を覆うように、フォトレジスト膜を形成する。図１５に図３のＣ−Ｃ’部断面を示す。１８１はフォトレジスト膜である。この際に、メモリセル領域はフォトレジスト膜１８１で覆われていない。この状態で、ヒ素等のＮ型不純物をＰ型ウェル１７１よりも高濃度になるようにイオン注入を行い、Ｎ型拡散層領域（ソース領域Ｂ／ドレイン領域Ｂ）１７４を形成する。このＮ型不純物のイオン注入を行う際には、Ｎ型拡散層領域１７４の底部が、酸化シリコン層１５３に到達しないように、イオン注入のエネルギーを設定する。
【００９７】
イオン注入で導入した不純物は、後の工程で活性化のための高温熱処理が必要であり、その際に注入した原子が拡散移動する。このため、その点も考慮して、Ｎ型拡散層領域１７４の底部が酸化シリコン層１５３に到達しないように、イオン注入のエネルギーを設定する。Ｎ型拡散層領域１７４は、Ｎチャネル型ＭＯＳ型トランジスタＢのソース領域Ｂ／ドレイン領域Ｂとして機能する。
【００９８】
なお、図１５においては、Ｎ型ウェル１７０内に設けたＮ型拡散層領域１８０もフォトレジスト膜１８１で覆っているが、Ｎ型拡散層領域１８０が露出するようにフォトレジスト膜１８１を形成することも可能である。この場合には、イオン注入によりＮ型拡散層領域１８０の表面濃度がＮ型ウェル１７０よりも高くなるため、後の工程でＮ型ウェル１７０の電位を固定するために設ける引き出し用配線との接触抵抗を下げることが可能となる。フォトレジスト膜１８１は、イオン注入後に、公知の手段により除去する。
【００９９】
一方、上記のＮ型拡散層領域１７４の形成時には、メモリセル領域においては、図１６に図３のＡ−Ａ’部に対応する断面を示したように、イオン注入により第１のＮ型拡散層領域１５７が形成される。なお、周辺回路領域のＮ型拡散層領域１７４と、第１のＮ型拡散層領域１５７は同一の工程で形成されるが、明確化のために異なる番号を付した。第１のＮ型拡散層領域１５７の底部は、周辺回路領域に設けたＮ型拡散層領域１７４（図１５）と同様に、酸化シリコン層１５３には到達していない。
【０１００】
次に、図１７に図３のＣ−Ｃ’部に対応する断面を示したように、周辺回路領域全体を覆うようにフォトレジスト膜１８２を形成する。この際、メモリセル領域は、フォトレジスト膜１８２で覆われてない。この状態で、先に形成した第１のＮ型拡散層領域１５７（図１６）の底部よりも深い位置まで到達するように、リン等のＮ型不純物のイオン注入を行い、第２のＮ型拡散層領域１５８（図４）を形成する。第２のＮ型拡散層領域１５８の底部は、酸化シリコン層１５３（図４）に到達するように、イオン注入のエネルギーを設定する。次に、フォトレジスト膜１８２は、イオン注入後に、公知の手段により除去する。このようにして形成したメモリセル領域は、第１のＮ型拡散層領域１５７、第２のＮ型拡散層領域１５８（この第１のＮ型拡散層領域１５７と第２のＮ型拡散層領域１５８とからソース領域Ａ／ドレイン領域Ａが構成される）及び素子分離領域Ａ１６０（図５）に囲まれることとなり、ゲート電極直下のボディ領域はフローティング状態に置かれることになる。
【０１０１】
次に、図１８に図３のＣ−Ｃ’部に対応する断面を示したように、周辺回路領域のＮチャネル型ＭＯＳ型トランジスタＢの領域１４０及びＮ型拡散層領域１８０を覆うように、フォトレジスト膜１８３を形成して、フッ化ボロン（ＢＦ2）等のＰ型不純物をＮ型ウェル１７０よりも高濃度になるようにイオン注入を行い、Ｐ型拡散層領域１７３を形成する。Ｐ型拡散層領域１７３は、Ｐチャネル型ＭＯＳ型トランジスタＢのソース領域Ｂ／ドレイン領域Ｂとして機能する。この後、フォトレジスト膜１８３は、イオン注入後に、公知の手段により除去する。次に、層間絶縁膜、配線用のコンタクトホール、ビット線用の配線層及び、その他の上層配線層等を形成すれば、半導体記憶装置が完成する。
【０１０２】
なお、上記で説明した実施形態では、ゲート絶縁膜は酸化シリコン膜としたが、本発明の実施においてはその膜種のみに限定されるものでは無い。例えば、酸化シリコン膜（ＳｉＯ2）と窒化シリコン膜（Ｓｉ3Ｎ4）の積層膜や、ハフニウム（Ｈｆ）を含んだ酸化物等も使用可能である。
【０１０３】
ゲート絶縁膜としてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
【０１０４】
また、ゲート電極に関しても、多結晶シリコン膜と高融点金属膜の２層構造膜を用いて説明したが、これに限定されるものでは無い。例えば、多結晶シリコンの単層膜や、多結晶シリコン中にニッケル（Ｎｉ）を導入したニッケルシリサイドの単層膜等も使用可能である。
【０１０５】
その他、ゲート電極材料として、Ｎｉ，Ｃｒ，Ｃｕ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ及びＷからなる群から選択された少なくとも一種の元素のシリサイドを用いることができる。具体的なシリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ2，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
【０１０６】
（第２実施形態）
本発明の半導体記憶装置の製造方法の第２実施形態について、図面を参照して説明する。図１９〜図２１は、本発明の第２実施形態における、深さの異なる２種類の素子分離領域の形成方法（上記工程Ａとして（ｂ）の方法を用いた場合）を示す断面図である。第１実施形態で説明した項目に関しては、同じ番号を付した。
【０１０７】
図１９に示すように、下層のシリコン基板（半導体基板）２０２、酸化シリコン層（絶縁層）２０３、上層のシリコン層（半導体層）２０４の３層から構成されたＳＯＩ型基板２０１上に、酸化シリコン膜２０５と窒化シリコン膜２０６を形成した後、パターニングを行って、素子分離領域用の溝（開口）２２０と溝Ｂ２２１を形成する。この際、溝２２０と２２１のシリコン層２０４におけるエッチング深さは同じで、共に酸化シリコン層２０３にまで到達しない深さとなるようにエッチング量を調節する。
【０１０８】
次に、図２０に示すように、浅い素子分離領域Ｂを形成する予定の領域に設けた素子分離用の溝２２１のみを、フォトレジスト膜２２２を用いて覆う。この際、深い素子分離領域Ａを形成する予定の領域に設けた溝２２０は、露出したままとする。この状態で、窒化シリコン膜２０６とフォトレジスト膜２２２の両方をマスクとして用いてシリコンのエッチングを行い、溝２２０の底部が、酸化シリコン層２０３にまで到達するようにする。
【０１０９】
シリコン膜を一度だけエッチングして、深い素子分離領域Ａ用の溝パターンを形成する場合、パターニングに使用するフォトレジスト膜では長時間のエッチングに対しての耐性が不足しているため、フォトレジスト膜のパターンが転写された窒化シリコン膜等をハードマスクとして使用することが一般的である。さらに、微細化の進展に伴い、寸法の小さな溝のパターンを形成するためには、フォトレジスト膜の膜厚を薄くして、解像度を向上することが必要であり、シリコンエッチングにおけるフォトレジスト膜の耐性はさらに低下することになる。従って、先に示した第１実施形態（図８〜１３）においては、フォトレジスト膜をマスクとして用いて直接にシリコンのエッチングを行うのではなく、パターニングした窒化シリコン膜をマスクとして使用する製造方法を示した。
【０１１０】
これに対して、ここで示した第２実施形態においては、図１９の段階において形成されたシリコン層の溝２２０に対して、エッチングを追加するだけであるため、追加のためのエッチング時間は短いものとなる。さらに、微細な溝パターンは、図１９の段階であらかじめ形成されており、図２０の段階では、エッチングしたくない領域（例えば、周辺回路領域全体等）をまとめてフォトレジスト膜２２２で覆えば良い。このため、フォトレジスト膜２２２には微細な解像度は要求されず、フォトレジストの膜厚を十分に厚くすることができる。従って、図２０において、フォトレジスト膜２２２におけるエッチングの耐性は問題とならず、溝２２０の追加エッチングを容易に行うことができる。
【０１１１】
この後、フォトレジスト膜２２２を除去し、溝の内部を充填するための酸化シリコン膜の形成、表面層のＣＭＰを用いた研磨による除去、窒化シリコン膜２０６と酸化シリコン膜２０５の除去等を行うことにより、図２１に示したように、深い素子分離領域Ａ２２３と浅い素子分離領域Ｂ２２４を形成することができる。なお、素子分離領域２２３と２２４の溝内部に充填されているのは、酸化シリコン膜である。
【０１１２】
この構造においては、深い素子分離領域Ａ２２３は、上層のシリコン層２０４を貫通して、その底部は、ＳＯＩ基板中の絶縁層である酸化シリコン層２０３にまで到達している。これに対して、浅い素子分離領域Ｂ２２４の底部は、酸化シリコン層２０３にまで到達していない。
【０１１３】
この第２実施形態で示した素子分離領域の形成方法を用いると、第１実施形態で示した素子分離領域の形成方法よりも、製造手順を簡略化できるので、低コストでの製造が可能となる。第２実施形態で示した素子分離領域の形成方法を適用して、それ以外の工程については第１実施形態で示した手順で製造することにより、本発明の半導体記憶装置が完成する。
【０１１４】
（第３実施形態）
次に、本発明の第３実施形態について、図面を参照して説明する。図２２〜図２４は、本発明の第３実施形態における、深さの異なる２種類の素子分離領域の形成方法（上記工程Ａとして（ｃ）の方法を用いた場合）を示す断面図である。第２実施形態で説明した項目に関しては、同じ番号を付した。
【０１１５】
まず、第２実施形態で示した図１９の工程までは、第２実施形態と同様にして製造し、同じ深さで、酸化シリコン層２０３にまで到達しない素子分離領域用の溝Ａ２２０及び溝Ｂ２２１を形成する。
次に、図２２に示すように、浅い素子分離領域Ｂを形成する予定の領域に設けた素子分離用の溝Ｂ２２１のみを、フォトレジスト膜２２２を用いて覆った後、溝Ｂ２２０の底部からその厚み方向に絶縁層までの領域Ｃ２２５に、ドーズ量１×１０15〜１×１０16ｉｏｎｓ／ｃｍ2、注入エネルギー２０〜１００ＫｅＶで酸素のイオン注入を行う。
【０１１６】
次に、図２３に示すように、フォトレジスト膜２２２を除去した後、高温の酸化性雰囲気（温度７５０℃〜９５０℃）の乾燥酸素ガスを用いた熱酸化、又は、温度９００℃〜１０００℃の酸素と非酸化性ガス（窒素等）の混合ガスを用いた熱酸化にて熱酸化を行い、溝Ａ２２０及び溝Ｂ２２１の内壁に酸化シリコン膜２２６と２２７を形成する。この際、溝Ｂ２２１においては、底面及び側面に酸化シリコン膜２２７の薄膜が形成されるだけであるが、溝Ａ２２０においては、先に酸素イオンを注入した領域Ｃで急速に酸化反応が進み、その底部において非常に厚い酸化シリコン膜２２６が形成されることとなる。従って、最初に形成した溝Ａ２２０の深さ、酸素イオンの注入ドーズ量、熱酸化の時間等を適切に調節することにより、溝Ａ２２０においては、その底部のシリコン層領域を完全に酸化シリコン膜からなる絶縁体に変換することができる。なお、上記の酸素のイオン注入条件及び、注入後の熱酸化条件は一例であり、製造の際のデバイス構造に合わせて変更することが可能である。
【０１１７】
図２２の段階において、注入する酸素イオンのドーズ量を極端に多く設定すれば、その後に、非酸化性の雰囲気中で短時間のアニールを行うだけで、溝Ａ２２０の底部領域のみを酸化シリコン膜に変換することも可能であるが、イオン注入装置に過剰な負荷がかかると言うデメリットがある。
【０１１８】
これに対して、本発明の第３実施形態では、酸素イオン注入と熱酸化を併用することにより、酸素イオンの注入量を低く抑えることができる。このため、製造装置に多大な負荷をかけることがない。次に、ＣＶＤ法を用いて酸化シリコン膜を溝Ａ２２０と溝Ｂ２２１の内部を充填するように形成した後に、第２実施形態と同様に表面の余剰部分を除去することにより、図２４に示すように、深い素子分離領域Ａ２２０と浅い素子分離領域Ｂ２２１を形成することができる。
【０１１９】
なお、第３実施形態では、素子分離領域用の溝Ａ２２０と溝Ｂ２２１の内部は、それぞれＣＶＤ法で形成した酸化シリコン膜２２８及び２２９と、熱酸化法で形成した酸化シリコン膜２２６及び２２７の２層構造となっている。また、深い素子分離領域Ａ２２０は、上層のシリコン層２０４を貫通し、その底部は熱酸化で形成した酸化シリコン膜２２６を介して酸化シリコン層２０３にまで到達している。これに対して、浅い素子分離領域Ｂ２２１の底部は、酸化シリコン層２０３までは到達していない。
【０１２０】
第３実施形態で示した素子分離領域の形成方法を適用して、それ以外の工程については第１実施形態で示した手順で製造することにより、本発明の半導体記憶装置が完成する。
【０１２１】
本発明においては、同一チップ上に形成した半導体デバイス上に、深さの異なる素子分離領域Ａ及びＢを形成した点が、その特徴の１つである。従って、深さの異なる素子分離領域を形成する方法については、第１、第２、第３実施形態において開示した方法に限定されるものではなく、それ以外の方法で形成した場合でも、本発明の半導体記憶装置に適用可能である。また、素子分離領域の形成方法も、ＳＴＩを用いる手法に限定されるものでは無い。
【０１２２】
また、本発明の素子分離領域Ｂの深さについては、ＳＯＩ型基板中の絶縁層に接触しない範囲で任意に設定可能であるが、素子分離領域Ａの深さに対する差が少ない方が、加工が容易である。従って、素子分離領域Ｂの半導体層表面からその厚み方向に底部までの深さが、半導体層の厚さの半分以上の長さを有することが好ましい。
【０１２３】
（第４実施形態）
次に、本発明の第４実施形態について、図面を参照して説明する。図２５と図２６は、本発明の第４実施形態における、Ｎ型拡散層領域の形成方法を示す断面図である。先に、第１実施形態で説明した項目に関しては、同じ番号を付した。
【０１２４】
まず、第１実施形態と同様の手順で、ＳＯＩ型基板上に、ゲート電極まで形成することにより、図１４（ａ）〜（ｄ）に示した構造を得る。また、図２５に、図３の周辺回路領域におけるＣ−Ｃ’部に対応した断面を示す。次に、周辺回路領域全体をフォトレジスト膜１９０で覆う。図２６に、図３のメモリセル領域のＡ−Ａ’部に対応した断面を示す。この際、メモリセル領域はフォトレジスト膜で覆われていない。
【０１２５】
この状態で、まず、注入エネルギー２０〜２００ＫｅＶで、高濃度（ドーズ量  ５×１０15〜１×１０16ｉｏｎｓ／ｃｍ2）の条件でＮ型不純物であるヒ素をイオン注入して、第１のＮ型拡散層領域１９１を形成する。なお、このイオン注入の際にはＳＯＩ型基板の上層シリコン層の膜厚に合せて注入エネルギーを調節し、第１のＮ型拡散層１９１が、シリコン層１５４の表面近傍に形成され、酸化シリコン層１５３にまで到達しないようにする。
【０１２６】
次に、注入エネルギー１００〜８００ＫｅＶで低濃度（７×１０12〜３×１０13ｉｏｎｓ／ｃｍ2）の条件でＮ型不純物であるリンのイオン注入を行って、第２のＮ型拡散層領域１９２を形成する。なお、イオン注入の際にはＳＯＩ型基板の上層シリコン層の膜厚に合せて注入エネルギーを調節し、第２のＮ型拡散層１９２の底部が酸化シリコン層１５３にまで到達するようにする。
【０１２７】
また、図２６においては、説明の明確化のために、第１のＮ型拡散層領域１９１と第２のＮ型拡散層領域１９２の境界は明瞭に区別されるように表示したが、実際には境界線の近傍においては、それぞれの拡散層を形成する不純物原子が混在した状態となっており、その境界線は明瞭ではない。しかしながら、第１のＮ型拡散層領域１９１と第２のＮ型拡散層領域１９２にイオン注入した原子の種類は異なるものの、同じＮ型不純物であるから、境界線近傍では、イオン注入した不純物のトータルの濃度がゆるやかに変化しているだけであり、この実施形態における本発明の特質には何ら影響を及ぼさない。本発明において、第１の拡散層と第２の拡散層中の不純物濃度を規定する際には、この両層の境界線近傍の不純物原子が混在した領域を除外した部分の不純物濃度を表す。また、本発明においては、このように両層間に不純物原子が混在する領域が存在する場合であってもこの混在領域は薄いため、第１の拡散層と第２の拡散層は実質的に接しており、第１の拡散層の下部に第２の拡散層が存在するものとする。
【０１２８】
次に、周辺回路領域を覆うように形成したフォトレジスト膜１９０（図２５）を除去して、メモリセル領域と周辺回路領域のＰチャネル型ＭＯＳ型トランジスタ形成領域を覆うように新たなフォトレジスト膜１９３を形成する。図２７に示すように、これをマスクとして、周辺回路領域に、メモリセル領域に形成した第１のＮ型拡散層領域よりも低濃度（１×１０15ｉｏｎｓ／ｃｍ2程度）のヒ素等のＮ型不純物を注入エネルギー２０〜５０ＫｅＶでイオン注入し、Ｎチャネル型ＭＯＳ型トランジスタＢのソース領域Ｂ／ドレイン領域Ｂとして機能するＮ型拡散層領域１９５を形成する。次に、引き続き同様にして、フォトレジスト膜を用いてメモリセル領域と周辺回路のＮチャネル型ＭＯＳ型トランジスタの形成領域を覆い、周辺回路領域のＰチャネル型ＭＯＳ型トランジスタＢの領域にフッ化ボロン（ＢＦ2）等のＰ型不純物を、Ｎチャネル型ＭＯＳ型トランジスタＢのソース領域Ｂ／ドレイン領域Ｂと同程度の濃度（１×１０15ｉｏｎｓ／ｃｍ2程度）に注入エネルギー２０〜５０ＫｅＶでイオン注入し、ソース領域Ｂ／ドレイン領域Ｂとして機能するＰ型拡散層領域１９６を形成する。なお、Ｎ型拡散層領域１９５及びＰ型拡散層領域１９６を形成する際には、イオン注入のエネルギーを調節し、拡散層の底部が酸化シリコン層１５３に到達しないようにする。
【０１２９】
この第４実施形態においては、メモリセル領域のＮ型拡散層と、周辺回路領域のＮ型拡散層を別々に形成している。従って、メモリセル領域及び周辺回路領域のそれぞれにおいて、Ｎ型拡散層領域の不純物濃度と深さ（イオン注入のエネルギー設定）を最適に設定することができる。すなわち、例えば、ここで示したように、メモリセル領域の第１のＮ型拡散層領域の不純物濃度は、周辺回路領域のＮ型拡散層領域よりも高く設定することができる。これにより、メモリセル領域では記憶動作に必要なインパクトイオン化を効率よく起こし、多量のホールを発生することができる。また、メモリセル領域の第２のＮ型拡散層領域の不純物濃度は、第１のＮ型拡散層領域よりもかなり低く設定した。これにより、発生したホールをゲート電極Ａに適切な電位を与えて、下方に移動させた場合、リーク電流を低く抑える事ができ、記憶保持内容のリフレッシュに必要な時間を延ばすことが可能となる。また、周辺回路領域においても、ソース領域Ｂ／ドレイン領域Ｂの濃度と深さを、メモリセル領域とは関係なく最適に設定可能である。従って、記憶デバイスとしての高性能化を容易に達成できる。
【０１３０】
なお、メモリセル領域のＮ型拡散層領域の形成に使用するイオン注入は、第４実施形態のように２回に限定する必要は無く、注入ドーズ量及び注入エネルギーを変えて３回以上注入し、拡散層の濃度分布を細かく制御することも可能である。また、第１のＮ型拡散層の形成に使用するＮ型不純物としてヒ素の代りにリンを用いることも可能である。
【０１３１】
また、周辺回路領域のソース領域Ｂ／ドレイン領域Ｂは、Ｎチャネル型ＭＯＳ型トランジスタとＰチャネル型ＭＯＳ型トランジスタにおいて同一の不純物濃度にする必要は無く、それぞれ異なる濃度に設定することも可能である。
【０１３２】
（第５実施形態）
次に、本発明の第５実施形態について、図面を参照して説明する。まず、第４実施形態と同様の手順によりゲート電極まで形成し、図２５に示したように周辺回路領域をフォトレジスト膜１９０で覆う。図２８に、図３のメモリセル領域のＡ−Ａ’部に対応する断面を示す。この際、メモリセル領域はフォトレジスト膜で覆われていない。
【０１３３】
この状態で、Ｎ型不純物であるリンを１×１０15ｉｏｎｓ／ｃｍ2程度の濃度でイオン注入した後、フォトレジスト膜を除去する。この後、高温（７５０〜８５０℃程度）の窒素ガス雰囲気中でアニールを行い、Ｎ型拡散層領域１９８を形成する。なお、この際、アニールの時間を適切に設定することにより、リンを拡散移動させて、Ｎ型拡散層１９８の底部が、酸化シリコン層１５３に到達するようにする。
【０１３４】
この後、第４実施形態と同様に、周辺回路領域のトランジスタのソース領域Ｂ／ドレイン領域Ｂとして機能する、Ｎ型拡散層およびＰ型拡散層を、ＳＯＩ型基板中の酸化シリコン層１５３にまで拡散層の底部が接触しないように形成する（図２７）。
【０１３５】
この実施形態では、メモリセル領域のＮ型拡散層を１回のイオン注入で形成しているので、先の第４実施形態と比べて、製造に必要なイオン注入の回数を削減することが可能となる。また、メモリセル領域の拡散層形成に使用している高温のアニールは、周辺回路領域のトランジスタのソース領域Ｂ／ドレイン領域Ｂ用拡散層の形成前に実施しているので、周辺回路領域のトランジスタの特性には悪影響を及ぼさない。
【０１３６】
なお、第４及び第５実施形態で示した拡散層領域の形成方法と、先に第２及び第３実施形態で示した素子分離領域の形成方法を組合せて実施することも可能である。また、トランジスタの高性能化や信頼性向上のために従来行われている手法、すなわちトランジスタのソース領域／ドレイン領域のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）化や、ソース領域／ドレイン領域表面のシリサイド化と本発明を組合せることも可能であり、本発明の特徴を何ら損なうことは無い。
【０１３７】
また、本発明は１チップでＤＲＡＭの機能のみを有する場合に限定して適用されるものではなく、キャパシタレスＤＲＡＭのメモリセルと、一般的なロジック機能を有する回路を同一チップ上に形成したような場合（混載型ＤＲＡＭチップ）でも、適用可能である。
【図面の簡単な説明】
【０１３８】
【図１】従来の半導体記憶装置を示す断面図である。
【図２】従来の半導体記憶装置を示す上面図である。
【図３】本発明の半導体記憶装置の一例を示す断面図である。
【図４】本発明の半導体記憶装置の一例を示す断面図である。
【図５】本発明の半導体記憶装置の一例を示す断面図である。
【図６】本発明の半導体記憶装置の一例を示す断面図である。
【図７】本発明の半導体記憶装置の一例を示す断面図である。
【図８】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図９】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１０】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１１】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１２】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１３】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１４（ａ）】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１４（ｂ）】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１４（ｃ）】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１４（ｄ）】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１５】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１６】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１７】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１８】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図１９】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図２０】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図２１】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図２２】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図２３】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図２４】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図２５】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図２６】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図２７】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【図２８】本発明の半導体記憶装置の製造方法の一例の一部を示す断面図である。
【符号の説明】
【０１３９】
１０１  ＳＯＩ基板
１０２  シリコン基板
１０３  酸化シリコン層
１０４  素子分離用の酸化シリコン膜
１０５  素子分離用の酸化シリコン膜
１０６  ゲート絶縁膜
１０７  ゲート電極
１０８  ボディ領域
１０９、１１０  ソース領域／ドレイン領域
１１１  シリコン層
１２０  素子分離領域
１２１  コンタクトプラグ
１２２  不純物拡散層領域
１２３  ゲート電極（ワード線）
１２４  ビット線
１３０  メモリセル領域
１３１  周辺回路領域
１３２  素子分離領域
１３３  Ｎ型の不純物拡散層領域
１３４  ゲート電極
１４０  Ｎチャネル型ＭＯＳ型トランジスタ領域
１４１  Ｐチャネル型ＭＯＳ型トランジスタ領域
１４２  Ｎ型ウェル
１４３  素子分離領域
１４４  ゲート電極
１４５  Ｐ型不純物拡散層領域
１４６  Ｎ型不純物拡散層領域
１４７  Ｎ型不純物拡散層領域
１５１  ＳＯＩ型基板
１５２  シリコン基板
１５３  絶縁用の酸化シリコン層
１５４  上層シリコン層
１５５  ゲート絶縁膜
１５６  ゲート電極
１５７  第１のＮ型拡散層領域
１５８  第２のＮ型拡散層領域
１５９  Ｐ型拡散層領域
１６０  素子分離領域
１７０  Ｎ型ウェル
１７１  Ｐ型ウェル
１７２  素子分離領域
１７３  Ｐ型拡散層領域
１７４  Ｎ型拡散層領域
１８０  Ｎ型拡散層領域
１８１  フォトレジスト膜
１８２  フォトレジスト膜
１９０  フォトレジスト膜
１９１  第１のＮ型拡散層領域
１９２  第２のＮ型拡散層領域
１９３  フォトレジスト膜
１９５  Ｎ型拡散層領域１９５
１９６  Ｐ型拡散層領域
１９８  Ｎ型拡散層領域
２０１  ＳＯＩ型基板
２０２  最下層のシリコン基板
２０３  絶縁用の酸化シリコン層
２０４  上層シリコン層
２０５  酸化シリコン膜
２０６  窒化シリコン膜
２０７  第１の開口部
２０８  酸化シリコン膜
２０９  窒化シリコン膜
２１０  第２の開口部
２１１  第２の素子分離領域
２２０  素子分離領域用の溝
２２１  素子分離領域用の溝
２２２  フォトレジスト膜
２２３  深い素子分離領域
２２４  浅い素子分離領域
２２５  シリコン層に酸素が注入された領域
２２６  酸化シリコン膜
２２７  酸化シリコン膜
２２８  深い素子分離領域
２２９  浅い素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４（ａ）】
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【図１４（ｂ）】
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【図１４（ｃ）】
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【図１４（ｄ）】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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