(57)【要約】【課題】十分なパンチスルーマージンを確保すると共に、記憶装置としての信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】半導体基板ＳＵＢは表面に凹部ＣＰを有している。半導体基板ＳＵＢ上に第１ゲート絶縁層ＧＩ１を介してコントロールゲートＧＥ１が形成されている。半導体基板ＳＵＢ上に第２ゲート絶縁層ＧＩ２を介してメモリゲートＧＥ２は凹部ＣＰ内に位置している。メモリゲートＧＥ２の底部の位置はコントロールゲートＧＥ１の底部の位置よりも低い。【選択図】図４
2008251665.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有し、前記主表面に凹部を有する半導体基板と、
前記半導体基板の前記主表面に形成された１対のソース／ドレイン領域となる第１および第２不純物領域と、
前記第１および第２不純物領域に挟まれる前記半導体基板の前記主表面上に形成された第１ゲート絶縁層と、
前記第１および第２不純物領域に挟まれる前記半導体基板の前記主表面上に形成され、かつ電荷蓄積層を有する第２ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極層と、
前記第２ゲート絶縁層上に形成され、かつ前記凹部内に位置する第２ゲート電極層とを備え、
前記第２ゲート電極層の底部の位置が前記第１ゲート電極層の底部の位置よりも低い、不揮発性半導体記憶装置。
【請求項２】
前記第１および第２不純物領域、前記第１ゲート絶縁層、前記第２ゲート絶縁層、前記第１ゲート電極層および前記第２ゲート電極層を有するメモリセルを複数有し、
前記複数のメモリセルの各々の前記第２ゲート電極層が互いに電気的に接続されている、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１および第２不純物領域の一方が前記凹部の底面に形成され、かつ前記第１および第２不純物領域の他方側に位置する前記凹部の下端部に達せずに前記下端部との間に間隔を有している、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１および第２不純物領域の一方が前記凹部の底面に形成され、かつ前記第１および第２不純物領域の他方側に位置する前記凹部の下端部に達している、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２ゲート絶縁層は、
前記電荷蓄積層よりも前記半導体基板側に位置し、かつ前記電荷蓄積層よりも大きいエネルギバンドギャップを有する第１絶縁層と、
前記電荷蓄積層よりも前記第２ゲート電極層側に位置し、かつ前記電荷蓄積層よりも大きいエネルギバンドギャップを有する第２絶縁層とを有する、請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記電荷蓄積層はシリコン窒化膜であり、前記第１および第２絶縁層はシリコン酸化膜である、請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、絶縁膜を積層して、その界面や絶縁膜中のトラップ等に電荷を蓄える絶縁膜型のメモリが知られている。この絶縁膜型のメモリには、メモリ動作をさせるメモリゲートを持つメモリゲートＭＯＳ部（ＭＧＭＯＳ部）と、セルの選択を行なうコントロールゲートを持つコントロールゲートＭＯＳ部（ＣＧＭＯＳ部）とを有するスプリットゲート型のメモリセル構造がある（特許文献１参照）。
【０００３】
このメモリセル構造において、特にＭＧＭＯＳ部のゲート絶縁膜は、２つのシリコン酸化膜でシリコン窒化膜を挟む構造を有しており、いわゆるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造を有している。
【０００４】
このメモリセル構造は、例えばフラッシュメモリ内蔵のマイコンのフラッシュメモリ部等に採用されている。この場合、ＣＧＭＯＳ部はＣｏｒｅＭＯＳ部（周辺回路部のＭＯＳトランジスタ部）と同一仕様で形成される。またＭＧＭＯＳ部のメモリゲートは、ＣＧＭＯＳ部の形成後にコントロールゲート横にＯＮＯ膜を介してサイドウォール状に枠付けされた導電体により形成される。
【０００５】
このため、ＭＧＭＯＳ部のメモリゲートの高さはＣＧＭＯＳ部のコントロールゲート高さに制約され、ＭＧＭＯＳ部のチャネル長は枠付け幅（導電体の堆積膜厚）で一義的に決定されていた。
【０００６】
一方、ＭＧＭＯＳ部のゲート絶縁膜であるＯＮＯ積層膜の厚みは、一般的にＣＧＭＯＳ部のゲート絶縁膜厚より厚い。このため、同一基板面上にＭＧＭＯＳ部のＯＮＯ積層膜とＣＧＭＯＳ部のゲート絶縁膜とを形成した場合、ＣＧＭＯＳ部のコントロールゲートのボトム位置よりもＭＧＭＯＳ部のメモリゲートのボトム位置の方が必ず高くなる。他方、ＭＧＭＯＳ部のメモリゲートはＣＧＭＯＳ部のコントロールゲートの側壁に枠付けにより形成される。このため、ＭＧＭＯＳ部のメモリゲートのトップ位置はＣＧＭＯＳ部のコントロールゲートのトップ位置と同等もしくはそれよりも低くなる。ゆえに、ＭＧＭＯＳ部のメモリゲートの膜厚は、ＣＧＭＯＳ部のコントロールゲートの膜厚よりも小さい状態となっていた。
【特許文献１】特開２００４−１８６４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したようにＭＧＭＯＳ部のチャネル長は枠付け幅で一義的に決定されていたため、メモリの平面寸法のシュリンクを行った際にチャネル長も短くする必要がある。このため、チャネル長を十分に確保できず、パンチスルーマージンが無くなるという問題があった。
【０００８】
またＭＧＭＯＳ部のメモリゲートの膜厚がＣＧＭＯＳ部のコントロールゲートの膜厚よりも小さくなることから、ＣＧＭＯＳ部のソース／ドレイン領域の形成に最適とされるイオン注入を行った際、イオンがメモリゲートを突き抜けて、メモリゲート下の電荷蓄積層にダメージを与えるおそれがある。この場合、本来ならメモリの動作時に電荷蓄積層の深い準位にキャリアを捕獲したいが、上記のダメージにより浅い準位にキャリアが捕獲されてしまう。浅い準位に捕獲されたキャリアは容易に抜けてしまい、これによりリテンションと呼ばれるデータ保持特性が悪化し、メモリセルのしきい値電圧が変動するため、メモリの信頼性が劣化するという問題があった。
【０００９】
また上記のイオンが電荷蓄積層等も突き抜けて、その下の半導体基板表面に注入されるとパンチスルーが生じやすくなり、この場合もメモリの信頼性が劣化するという問題があった。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、十分なパンチスルーマージンを確保すると共に、記憶装置としての信頼性の高い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
本実施の形態における不揮発性半導体記憶装置は、半導体基板と、第１および第２不純物領域と、第１ゲート絶縁層と、第２ゲート絶縁層と、第１ゲート電極層と、第２ゲート電極層とを備えている。半導体基板は、主表面を有し、その主表面に凹部を有している。第１および第２不純物領域は、半導体基板の主表面に形成され、かつ１対のソース／ドレイン領域となる。第１ゲート絶縁層は、第１および第２不純物領域に挟まれる半導体基板の主表面上に形成されている。第２ゲート絶縁層は、第１および第２不純物領域に挟まれる半導体基板の主表面上に形成され、かつ電荷蓄積層を有している。第１ゲート電極層は、第１ゲート絶縁層上に形成されている。第２ゲート電極層は、第２ゲート絶縁層上に形成され、かつ凹部内に位置している。第２ゲート電極層の底部の位置が第１ゲート電極層の底部の位置よりも低い。
【発明の効果】
【００１２】
本実施の形態における不揮発性半導体記憶装置によれば、半導体基板に凹部を設け、その凹部内に第２ゲート電極層を位置させているため、凹部の側面に沿って半導体基板の厚み方向にチャネル領域を延ばすことができる。このため、不揮発性半導体記憶装置の平面寸法を小さくしても、チャネル長を半導体基板の厚み方向に延ばすことでチャネル長を十分に確保することができ、パンチスルーマージンを大きく確保することができる。
【００１３】
また凹部内に第２ゲート電極層を位置させることで第２ゲート電極層の底部の位置を第１ゲート電極層の底部の位置よりも低くすることができる。このため、第２ゲート電極層の厚みを第１ゲート電極層の厚みと同等以上にすることができる。よって、第２ゲート電極層をマスクとして第１および第２不純物領域形成のためのイオン注入等が行われた場合においても、イオンが第２ゲート電極層を突き抜けて電荷蓄積層に注入されることも防止できる。これにより、イオン注入による電荷蓄積層のダメージを防止でき、記憶装置としての信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における不揮発性半導体記憶装置（半導体集積回路装置）を模式的に示した平面図である。図１を参照して、この半導体集積回路装置１０は、例えば、ＭＯＮＯＳ構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置１０は、半導体基板（チップ）表面に周辺回路領域６５と、メモリセル領域６７とを有している。
【００１５】
周辺回路領域６５は、例えば、ＭＰＵ（Micro Processing Unit）領域６１と、Ｉ／
Ｏ（Input/Output）領域６４と、ＲＯＭｃｏｎｔｒｏｌ領域６３ａとを有している。また、メモリセル領域６７は、ＲＯＭ（Read Only Memory）領域６３と、ＲＡＭ（Read Access Memory）領域６２とを有している。
【００１６】
これら、各領域６１、６２、６３、６３ａ、６４は、半導体基板の表面に選択的に形成された分離領域２５により規定されている。この分離領域２５は、半導体基板の表面に、例えば３００ｎｍ程度の深さまでエッチングされた溝と、この溝内に充填された例えばシリコン酸化膜等の絶縁膜とから構成されている。
【００１７】
上記のＲＯＭ領域６３にＭＯＮＯＳ構造のフラッシュメモリが形成されている。
図２は、図１のＲＯＭ領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。また図３は、図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。まず図２を参照して、半導体集積回路装置の例えばＲＯＭ領域は、フラッシュメモリとしての複数のメモリセルＭＣを有している。複数のメモリセルＭＣは、半導体基板ＳＵＢの表面に行列状に配置形成されている。複数のメモリセルＭＣの各々は、スプリットゲート型のＭＯＮＯＳ構造を有している。
【００１８】
図中縦方向に配置された一群のメモリセルＭＣのそれぞれのコントロールゲート（第１ゲート電極層）ＧＥ１は互いに電気的に接続されており、またそれぞれのメモリゲート（第２ゲート電極層）ＧＥ２も互いに電気的に接続されている。また図中縦方向に配置された一群のメモリセルＭＣのそれぞれのソース領域ＳＲは配線層ＩＮＣにより互いに電気的に接続されており、それぞれのドレイン領域ＤＲも配線層ＩＮＣにより互いに電気的に接続されている。
【００１９】
また図中横方向に隣り合うメモリセルＭＣのそれぞれのソース領域ＳＲは分離領域ＴＩを挟んで隣り合っており、それにより互いに電気的に絶縁されている。また図中横方向に隣り合うメモリセルＭＣのそれぞれのドレイン領域ＤＲは互いに不純物領域を共有しており、それにより互いに電気的に接続されている。
【００２０】
図３を参照して、半導体基板ＳＵＢに形成された複数のメモリセルＭＣの各々は、ソース領域ＳＲと、ドレイン領域ＤＲと、コントロールゲートＧＥ１と、メモリゲートＧＥ２と、第１ゲート絶縁層ＧＩ１と、第２ゲート絶縁層ＧＩ２とを主に有している。
【００２１】
ソース領域ＳＲとドレイン領域ＤＲとは半導体基板ＳＵＢの表面に互いに間隔を置いて形成されている。ソース領域ＳＲおよびドレイン領域ＤＲの各々はＬＤＤ（Lightly Doped Drain）構造を有している。このため、ソース領域ＳＲは高濃度領域ＳＲ１と低濃度領域ＳＲ２とを有しており、ドレイン領域ＤＲは高濃度領域ＤＲ１と低濃度領域ＤＲ２とを有している。
【００２２】
ソース領域ＳＲとドレイン領域ＤＲとに挟まれる半導体基板ＳＵＢの表面上には、第１ゲート絶縁層ＧＩ１を介して形成されたコントロールゲートＧＥ１と、第２ゲート絶縁層ＧＩ２を介して形成されたメモリゲートＧＥ２とが並んで配置されている。コントロールゲートＧＥ１とメモリゲートＧＥ２との間には第２ゲート絶縁層ＧＩ２が挟まれている。メモリゲートＧＥ２はコントロールゲートＧＥ１の側壁に沿って枠付けするように形成されており、サイドウォール形状を有している。
【００２３】
第１ゲート絶縁層ＧＩ１は例えばシリコン酸窒化膜（ＳｉＯＮ膜）よりなっている。また第２ゲート絶縁層ＧＩ２は電荷蓄積層を有している。この第２ゲート絶縁層ＧＩ２は、例えば電荷蓄積層と、その電荷蓄積層を挟み込む２つの層とを有しており、その２つの層は電荷蓄積層よりも大きなエネルギバンドギャップを有している。第２ゲート絶縁層ＧＩ２は、例えばシリコン酸化膜と、シリコン窒化膜（電荷蓄積層）と、シリコン酸化膜との積層構造よりなっている。またコントロールゲートＧＥ１およびメモリゲートＧＥ２の各々は例えば不純物がドープされた多結晶シリコン膜（以下、ドープドポリシリコンと称する）よりなっている。
【００２４】
半導体基板ＳＵＢは、その表面に凹部ＣＰを有している。この凹部ＣＰは、コントロールゲートＧＥ１の側面に連なる側面を有している。第２ゲート絶縁層ＧＩ２は、コントロールゲートＧＥ１の側面と凹部ＣＰの側面とに沿って形成されている。メモリゲートＧＥ２は、凹部ＣＰ内に位置する部分を有している。これにより、メモリゲートＧＥ２の底面（つまり半導体基板ＳＵＢ側の面）の位置はコントロールゲートＧＥ１の底面の位置よりも低い位置（つまり半導体基板ＳＵＢ側の位置）にある。
【００２５】
なおソース領域ＳＲは、凹部ＣＰの底面に形成されている。ソース領域ＳＲ、ドレイン領域ＤＲ、コントロールゲートＧＥ１およびメモリゲートＧＥ２の表面には、低抵抗化のためにシリサイド層ＳＣが形成されていてもよい。またメモリゲートＧＥ２の側面とコントロールゲートＧＥ１の側面との各々を覆うようにサイドウォール状の側壁絶縁層ＳＷが形成されている。
【００２６】
またメモリセルＭＣのソース領域ＳＲ同士を電気的に分離するために半導体基板ＳＵＢの表面には、分離領域ＴＩが形成されている。この分離領域ＴＩは、半導体基板ＳＵＢの表面に形成された溝と、その溝内を埋め込む絶縁膜とからなるＳＴＩ（Shallow Trench Isolation）構造を有している。
【００２７】
これら複数のメモリセルＭＣを覆うように絶縁層ＩＬ１と層間絶縁層ＩＬ２とが半導体基板ＳＵＢ上に形成されている。これらの絶縁層ＩＬ１および層間絶縁層ＩＬ２を貫通してソース領域ＳＲおよびドレイン領域ＤＲの各々に達するようにコンタクトホールが形成されている。このコンタクトホール内には、バリアメタル層ＢＭおよび埋め込み導電層ＣＬよりなる導電性の充填層ＰＬが形成されている。
【００２８】
層間絶縁層ＩＬ２上には複数の下層配線層ＩＮＣが形成されている。複数の下層配線層ＩＮＣの各々は充填層ＰＬを介してソース領域ＳＲまたはドレイン領域ＤＲに電気的に接続されている。
【００２９】
複数の下層配線層ＩＮＣを覆うように層間絶縁層ＩＬ３が層間絶縁層ＩＬ２上に形成されている。この層間絶縁層ＩＬ３を貫通して下層配線層ＩＮＣに達するようにスルーホールが形成されている。このスルーホール内には導電性の充填層ＰＬが形成されている。この充填層ＰＬを介して下層配線層ＩＮＣに電気的に接続されるように層間絶縁層ＩＬ３上に上層配線層ＩＮＣが形成されている。
【００３０】
図４は、図３に示す不揮発性半導体記憶装置のメモリセルの部分を簡略化して示す断面図である。図４を参照して、メモリセルＭＣは、スプリットゲート型のＭＯＮＯＳ構造を有しており、ＣＧＭＯＳ部とＭＧＭＯＳ部とを有している。ソース領域ＳＲとドレイン領域ＤＲとに挟まれる半導体基板ＳＵＢの領域上には、ＭＧＭＯＳ部とＣＧＭＯＳ部とが第２ゲート絶縁層（ＯＮＯ膜）部を挟んで並んで配置されている。ＣＧＭＯＳ部がドレイン領域ＤＲ側に配置されており、ＭＧＭＯＳ部がソース領域ＳＲ側に配置されている。このＭＧＭＯＳ部のメモリゲートＧＥ２の上端部ＳはＣＧＭＯＳ部のコントロールゲートＧＥ１の上面と同じ高さ位置もしくはコントロールゲートＧＥ１の上面よりも低い位置にある。第２ゲート絶縁層は、例えばシリコン酸化膜ＧＩ２ａとシリコン窒化膜ＧＩ２ｂとシリコン酸化膜ＧＩ２ｃとの積層膜（ＯＮＯ膜）よりなっている。
【００３１】
ＣＧＭＯＳ部は、半導体基板ＳＵＢと、第１ゲート絶縁層ＧＩ１と、コントロールゲートＧＥ１とを有している。またＭＧＭＯＳ部は、半導体基板ＳＵＢと、第２ゲート絶縁層ＧＩ２と、メモリゲートＧＥ２とを有している。このＭＧＭＯＳ部が、半導体基板ＳＵＢに設けられた凹部ＣＰ上に配置されている。
【００３２】
ＣＧＭＯＳ部側の半導体基板ＳＵＢの表面にはドレイン領域ＤＲが形成されており、ＭＧＭＯＳ部側の半導体基板ＳＵＢの表面にはソース領域ＳＲが形成されている。このソース領域ＳＲは、凹部ＣＰのドレイン領域側の下端部Ｐに達せずに、その下端部Ｐとの間に間隔Ｗを有している。
【００３３】
このメモリセルＭＣの動作時にはソース領域ＳＲとドレイン領域ＤＲとの間の半導体基板ＳＵＢの表面にチャネル領域ＣＲが生じる。このチャネル領域ＣＲは、ＣＧＭＯＳ部のコントロールゲートＧＥ１により生じるチャネル領域ＣＲ１と、ＭＧＭＯＳ部のメモリゲートＧＥ２により生じるチャネル領域ＣＲ２とを有する。特にチャネル領域ＣＲ２は、ＭＧＭＯＳ部が凹部ＣＰ上に配置されているため、凹部ＣＰの側面に沿う方向（図中Ｙ方向）に延びる部分（つまり半導体基板ＳＵＢの厚み方向に延びる部分）を有する。またチャネル領域ＣＲ２は、ソース領域ＳＲが凹部ＣＰの下端部Ｐとの間に間隔Ｗを有しているため、凹部ＣＰの底面に沿う方向（図中Ｘ方向）に延びる部分（つまり半導体基板ＳＵＢの表面方向に延びる部分）を有する。このため、チャネル領域ＣＲ２は、半導体記憶装置の断面視においてＬ字形状を有する。
【００３４】
次に、図４に示すメモリセルＭＣの製造方法について説明する。
図５〜図８は、図４に示すメモリセルＭＣの製造方法を工程順に示す概略断面図である。図５を参照して、半導体基板ＳＵＢの表面上に、第１ゲート絶縁層用の絶縁層として例えばシリコン酸窒化膜ＧＩ１が形成される。このシリコン酸窒化膜ＧＩ１上に、コントロールゲート用の導電層として例えばドープドポリシリコン膜ＧＥ１が形成される。このドープドポリシリコン膜ＧＥ１上に、ＴＥＯＳを原料とするシリコン酸化膜（以下、ＴＥＯＳ酸化膜と称する）ＩＮＳが形成される。この後、通常の写真製版技術およびエッチング技術を用いてＴＥＯＳ酸化膜ＩＮＳとドープドポリシリコン膜ＧＥ１とがパターニングされる。これによりドープドポリシリコン膜からなるコントロールゲートＧＥ１が形成される。この後、コントロールゲートＧＥ１から露出するシリコン酸窒化膜ＧＩ１がフッ酸（ＨＦ）等の溶液で除去される。
【００３５】
図６を参照して、半導体基板ＳＵＢ上にフォトレジストＰＲが塗布された後に通常の写真製版技術によりパターニングされる。このパターニングされたフォトレジストＰＲによりドレイン領域ＤＲに相当する部分の半導体基板ＳＵＢは覆われるが、ＭＧＭＯＳ部のチャネル領域およびソース領域に相当する部分の半導体基板ＳＵＢはフォトレジストＰＲから露出する。
【００３６】
図７を参照して、このフォトレジストＰＲとＴＥＯＳ酸化膜ＩＮＳとをマスクとして、露出した半導体基板ＳＵＢにエッチングが施される。このエッチングは、ＴＥＯＳ酸化膜とシリコンとの選択比の高いエッチング条件で行なわれる。このエッチングにより、少なくともＭＧＭＯＳ部のチャネル領域およびソース領域に相当する半導体基板ＳＵＢの表面に凹部ＣＰが形成される。このエッチングにおいてはＴＥＯＳ酸化膜ＩＮＳがマスクとされるため、コントロールゲートＧＥ１の側面と凹部ＣＰの側面とが連続した面となる。この凹部ＣＰの深さは、メモリゲートの高さおよびチャネル長を考慮して任意に選択することができる。この後、フォトレジストＰＲとＴＥＯＳ酸化膜ＩＮＳとが除去される。
【００３７】
図８を参照して、全面にシリコン酸化膜ＧＩ２ａとシリコン窒化膜ＧＩ２ｂとシリコン酸化膜ＧＩ２ｃとの積層膜（ＯＮＯ膜）が堆積され、その上部にメモリゲートになるドープドポリシリコン膜ＧＥ２が堆積される。この後、メモリゲート形成のためにドープドポリシリコン膜の枠付けプロセスが用いられる。つまり、少なくともコントロールゲートＧＥ１の上面が露出するまでドープドポリシリコン膜ＧＥ２と積層膜とがエッチバックされる。これにより、コントロールゲートＧＥ１の両側壁にのみドープドポリシリコン膜ＧＥ２と積層膜とが残存する。この後、ソース領域側に残存したドープドポリシリコン膜ＧＥ２および積層膜を覆い、かつドレイン領域側に残存したドープドポリシリコン膜ＧＥ２および積層膜を露出するようにフォトレジストのパターン（図示せず）が形成される。このフォトレジストのパターンをマスクとしてドライエッチングまたはウェットエッチングが施される。これにより、ドレイン領域側のドープドポリシリコン膜ＧＥ２と積層膜とが除去され、ソース領域側のドープドポリシリコン膜ＧＥ２と積層膜とが残存する。これにより、凹部ＣＰ上に、ＯＮＯ膜よりなる第２ゲート絶縁層ＧＩ２と、ドープドポリシリコン膜よりなるメモリゲートＧＥ２とが形成される。この後、フォトレジストのパターンが除去される。
【００３８】
図４を参照して、コントロールゲートＧＥ１、メモリゲートＧＥ２および第２ゲート絶縁層ＧＩ２をマスクとして、半導体基板ＳＵＢの表面にイオン注入が実施される。このイオン注入の後に、注入されたイオンを活性化させるための熱処理を施すことにより、ソース領域ＳＲおよびドレイン領域ＤＲが形成される。
【００３９】
以上により、図４に示す本実施の形態のメモリセルＭＣが製造される。
次に、本実施の形態のメモリセルＭＣの動作について説明する。
【００４０】
図４を参照して、まず書込動作においては、選択されたメモリセルＭＣのドレイン領域ＤＲには例えば０．８Ｖ程度の電圧が印加され、ソース領域ＳＲには例えば６Ｖ程度の電圧が印加される。そして、メモリゲートＧＥ２には例えば１１Ｖ程度の電圧が印加され、コントロールゲートＧＥ１には例えば１．５Ｖ程度の電圧が印加される。
【００４１】
このように、電圧を印加すると、コントロールゲートＧＥ１とメモリゲートＧＥ２との境界付近に大きな電界が生じ、多くのホットエレクトロンが発生する。そして、電荷を蓄積可能な第２のゲート絶縁層ＧＩ２内に電子がトラップされる。このとき、第２のゲート絶縁層ＧＩ２内の電荷蓄積層であるシリコン窒化膜ＧＩ２ｂに電子が入り込み、電気情報が書き込まれる。この現象はソースサイドインジェクション（Source Side Injection：ＳＳＩ）として知られている。
【００４２】
また消去動作においては、ソース領域ＳＲに例えば６Ｖ程度の電圧が印加され、ドレイン領域ＤＲに例えば０Ｖ程度の電圧が印加される。そして、コントロールゲートＧＥ１には例えば０Ｖ程度の電圧が印加され、メモリゲートＧＥ２には例えば−６Ｖ程度の電圧が印加される。
【００４３】
このように、メモリゲートＧＥ２に負電位を与え、メモリゲートＧＥ２側の不純物領域であるソース領域ＳＲに正電位を与えることにより、メモリゲートＧＥ２側のソース領域ＳＲの端部で共反転が生じ、バンド間トンネル現象が起こり、ホールが生成される。発生したホールは、バイアスにより引かれて、メモリゲートＧＥ２下に位置する第２のゲート絶縁層ＧＩ２内に注入される。このとき、第２のゲート絶縁層ＧＩ２内の電荷蓄積層であるシリコン窒化膜ＧＩ２ｂにホールが入り込むことにより、先に注入されていた電子がホールによって中和されて電気情報が消去される。
【００４４】
また読出動作においては、選択されたメモリセルＭＣのコントロールゲートＧＥ１およびメモリゲートＧＥ２に例えば１．５Ｖ程度の電圧が印加される。さらに、ソース領域ＳＲに例えば０Ｖ程度の電圧が印加され、ドレイン領域ＤＲに例えば１．５Ｖ程度の電圧が印加される。
【００４５】
このようにして、選択されたメモリセルＭＣの書込状態におけるしきい値電圧と消去状態におけるしきい値電圧との間に位置する電圧がコントロールゲートＧＥ１およびメモリゲートＧＥ２に印加される。ここで、選択されたメモリセルＭＣが書込状態にあってしきい値電圧が上昇している場合にはメモリセルＭＣのＯＦＦ状態が維持され、メモリセルＭＣが消去状態にあってしきい値電圧が低下している場合にはメモリセルＭＣがＯＮ状態となる。
【００４６】
本実施の形態によれば、半導体基板ＳＵＢに凹部ＣＰを設け、その凹部ＣＰから上方へ延びるようにメモリゲートＧＥ２を形成しているため、凹部ＣＰの側面に沿って半導体基板ＳＵＢの厚み方向にチャネル領域ＣＲ２を延ばすことができる。このため、メモリセルＭＣの平面寸法（平面占有面積）を小さくしても、チャネル長を半導体基板ＳＵＢの厚み方向に延ばすことでチャネル長を十分に確保することができ、パンチスルーマージンを大きく確保することができる。
【００４７】
また凹部ＣＰ内にメモリゲートＧＥ２を位置させることでメモリゲートＧＥ２の底部の位置をコントロールゲートＧＥ１の底部の位置よりも低くすることができる。このため、メモリゲートＧＥ２の厚みをコントロールゲートＧＥ１の厚みと同等以上にすることができる。よって、メモリゲートＧＥ２をマスクとしてソース領域ＳＲおよびドレイン領域ＤＲ形成のためのイオン注入等が行われた場合においても、イオンがメモリゲートＧＥ２を突き抜けて電荷蓄積層ＧＩ２ｂに注入されることも防止できる。これにより、イオン注入による電荷蓄積層ＧＩ２ｂのダメージを防止でき、メモリとしての信頼性を高めることができる。
【００４８】
またメモリゲートＧＥ２の高さとチャネル領域ＣＲの長さとをメモリセルの平面寸法ではなく凹部ＣＰの深さで任意に変更することができる。
【００４９】
（実施の形態２）
図９は、本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルの部分を簡略化して示す断面図である。図９を参照して、本実施の形態のメモリセルＭＣの構成は、実施の形態１の構成と比較して、ソース領域ＳＲの形状において異なる。本実施の形態のメモリセルＭＣのソース領域ＳＲは、凹部ＣＰのドレイン領域ＤＲ側の下端部Ｐに達している。
【００５０】
このメモリセルＭＣの動作時にはソース領域ＳＲとドレイン領域ＤＲとの間の半導体基板ＳＵＢの表面にチャネル領域ＣＲが生じる。このチャネル領域ＣＲは、ＣＧＭＯＳ部のコントロールゲートＧＥ１により生じるチャネル領域ＣＲ１と、ＭＧＭＯＳ部のメモリゲートＧＥ２により生じるチャネル領域ＣＲ２とを有する。特にチャネル領域ＣＲ２は、ＭＧＭＯＳ部が凹部ＣＰ上に配置されているため、凹部ＣＰの側壁面に沿う方向（図中Ｙ方向）に延びる部分（つまり半導体基板ＳＵＢの厚み方向に延びる部分）を有する。このため、チャネル領域ＣＲ２は、半導体記憶装置の断面視においてＩ字形状（つまり直線形状）を有する。
【００５１】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００５２】
次に、本実施の形態のメモリセルＭＣの製造方法について説明する。
図１０および図１１は、本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルＭＣの製造方法を工程順に示す概略断面図である。本実施の形態のメモリセルの製造方法は、まず図５および図６に示す実施の形態１と同様の工程を経る。この後、図１０を参照して、パターニングされたフォトレジストＰＲとＴＥＯＳ酸化膜ＩＮＳとをマスクとして、露出した半導体基板ＳＵＢにエッチングが施される。このエッチングは、ＴＥＯＳ酸化膜とシリコンとの選択比の高いエッチング条件で行なわれる。このエッチングにより、少なくともＭＧＭＯＳ部のチャネル領域およびソース領域に相当する半導体基板ＳＵＢの表面に凹部ＣＰが形成される。このエッチングにおいてはＴＥＯＳ酸化膜ＩＮＳがマスクとされるため、コントロールゲートＧＥ１の側面と凹部ＣＰの側面とが連続した面となる。この凹部ＣＰの深さは、メモリゲートの高さおよびチャネル長を考慮して任意に選択することができる。
【００５３】
この後、フォトレジストＰＲとＴＥＯＳ酸化膜ＩＮＳとをマスクとして、露出した半導体基板ＳＵＢにイオンが注入される。これにより、凹部ＣＰの底面にイオンが注入される。このイオン注入の後に、凹部ＣＰの底面に注入されたイオンを活性化させるための熱処理を施すことによりソース領域ＳＲが形成される。この後、フォトレジストＰＲとＴＥＯＳ酸化膜ＩＮＳとが除去される。
【００５４】
図１１を参照して、全面にシリコン酸化膜ＧＩ２ａとシリコン窒化膜ＧＩ２ｂとシリコン酸化膜ＧＩ２ｃとの積層膜（ＯＮＯ膜）が堆積され、その上部にメモリゲートになるドープドポリシリコン膜ＧＥ２が堆積される。この後、メモリゲート形成のためにドープドポリシリコン膜の枠付けプロセスが用いられる。つまり、少なくともコントロールゲートＧＥ１の上面が露出するまでドープドポリシリコン膜ＧＥ２と積層膜とがエッチバックされる。これにより、コントロールゲートＧＥ１の両側壁にのみドープドポリシリコン膜ＧＥ２と積層膜とが残存する。この後、ソース領域側に残存したドープドポリシリコン膜ＧＥ２、積層膜およびソース領域ＳＲを覆い、かつドレイン領域側に残存したドープドポリシリコン膜ＧＥ２および積層膜を露出するようにフォトレジストのパターン（図示せず）が形成される。このフォトレジストのパターンをマスクとしてドライエッチングまたはウェットエッチングが施される。これにより、ドレイン領域側のドープドポリシリコン膜ＧＥ２と積層膜とが除去され、ソース領域側のドープドポリシリコン膜ＧＥ２と積層膜とが残存する。これにより、凹部ＣＰ上に、ＯＮＯ膜よりなる第２ゲート絶縁層ＧＩ２と、ドープドポリシリコン膜よりなるメモリゲートＧＥ２とが形成される。
【００５５】
図９を参照して、上記のフォトレジストおよびコントロールゲートＧＥ１をマスクとして、半導体基板ＳＵＢの表面にイオン注入が実施される。このイオン注入の後に、注入されたイオンを活性化させるための熱処理を施すことにより、ドレイン領域ＤＲが形成される。この後、フォトレジストのパターンが除去される。
【００５６】
以上により、図９に示す本実施の形態のメモリセルＭＣが製造される。
本実施の形態のメモリセルの動作は実施の形態１のメモリセルの動作とほぼ同じであるため、その説明を省略する。
【００５７】
本実施の形態によれば、半導体基板ＳＵＢの表面に凹部ＣＰが形成されており、メモリゲートＧＥ２がその凹部ＣＰ内から上方へ延びるように形成されているため、実施の形態１と同様、十分なパンチスルーマージンを確保できる共に、メモリとしての信頼性を高めることができる。
【００５８】
また本実施の形態では、図１０に示すように凹部ＣＰ形成のマスクとしてフォトレジストＰＲをソース領域ＳＲ形成のイオン注入時のマスクとしても用いることができる。このため、マスク枚数を削減することも可能となる。
【００５９】
また本実施の形態では、図９に示すようにＭＧＭＯＳ部のメモリゲートＧＥ２により生じるチャネル領域ＣＲ２が半導体基板ＳＵＢの厚み方向（図中Ｙ方向）のみである。このため、ＭＧＭＯＳ部のメモリゲートＧＥ２により生じるチャネル領域ＣＲ２は、半導体基板ＳＵＢの表面方向（図中Ｘ方向）のチャネル長を必要としない。よってメモリゲートの幅Ｗ１は、最低限、電極を取り出すのに十分な寸法を有していればよい。
【００６０】
例えば、従来においては、図１２の断面図に示すように、凹部のない平坦な表面上にコントロールゲートＧＥ１とメモリゲートＧＥ２とが形成されていた。このため、メモリゲートＧＥ２により生じるチャネル長を確保するためには、メモリゲートＧＥ２の幅Ｗ２を大きくする必要があった。よって、メモリゲートＧＥ２形成用のドープドポリシリコン膜の厚みは９０ｎｍ近辺とされていた。
【００６１】
これに対して本実施の形態によれば、図９に示すように、チャネル領域ＣＲ２が半導体基板ＳＵＢの表面方向（図中Ｘ方向）のチャネル長を必要としないため、メモリゲートＧＥ２の幅Ｗ１が小さくてもよい。このため、メモリゲートＧＥ２形成用のドープドポリシリコン膜の厚みを２０ｎｍ程度まで縮小することが可能となる。このことは、メモリセルＭＣの平面寸法（平面占有面積）に直接影響を与えることになる。図１３に示すように、例えば９０ｎｍデザインルールの場合には、図１３（ａ）に示すように従来のメモリセルＭＣの寸法Ｌ２は０．２１６μｍ2程度であるが、図１３（ｂ）に示すように本実施の形態のメモリセルＭＣの寸法Ｌ１は０．１８８μｍ2程度となり、従来例の９０％以下にシュリンクすることが可能となる。
【００６２】
なお図４のＡ−Ｂ線に沿う部分の不純物濃度分布を調べたところ、図１４に示すような濃度分布が得られた。この図１４を参照して、図中の位置Ｊ（ソース領域ＳＲと半導体基板ＳＵＢとのｐｎ接合部位置）から図中のＢ側の領域では、ソース領域ＳＲが存在することによりｎ型不純物濃度が高くなっている。この濃度分布から、１．０×１０19ｃｍ-3以上の濃度を有する部分はソース領域ＳＲ内の部分であることがわかる。そこで、ソース領域ＳＲが凹部ＣＰの下端部Ｐに達しているか否かの基準として、この下端部Ｐ直下における部分の不純物濃度が１．０×１０19ｃｍ-3以上であるか否かを基準とした。
【００６３】
つまり、図４に示す実施の形態１においては凹部ＣＰの下端部Ｐ直下のｎ型不純物濃度は１．０×１０19ｃｍ-3未満である。また、下端部Ｐの直下から図中Ｘ方向に延ばした位置であってｎ型不純物濃度が１．０×１０19ｃｍ-3になった位置と下端部Ｐとの距離を間隔Ｗとしている。また図９に示す実施の形態２においては凹部ＣＰの下端部Ｐ直下のｎ型不純物濃度は１．０×１０19ｃｍ-3以上である。
【００６４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６５】
本発明は、スプリットゲート型のＭＯＮＯＳ構造のメモリセルを有する不揮発性半導体記憶装置に特に有利に適用され得る。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置（半導体集積回路装置）を模式的に示した平面図である。
【図２】図１のＲＯＭ領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】図３に示す不揮発性半導体記憶装置のメモリセルの部分を簡略化して示す断面図である。
【図５】図４に示すメモリセルＭＣの製造方法の第１工程を示す概略断面図である。
【図６】図４に示すメモリセルＭＣの製造方法の第２工程を示す概略断面図である。
【図７】図４に示すメモリセルＭＣの製造方法の第３工程を示す概略断面図である。
【図８】図４に示すメモリセルＭＣの製造方法の第４工程を示す概略断面図である。
【図９】本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルの部分を簡略化して示す断面図である。
【図１０】本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルＭＣの製造方法の第１工程を示す概略断面図である。
【図１１】本発明の実施の形態２における不揮発性半導体記憶装置のメモリセルＭＣの製造方法の第２工程を示す概略断面図である。
【図１２】従来の不揮発性半導体記憶装置のメモリセルの部分を簡略化して示す断面図である。
【図１３】従来のメモリセル（ａ）と本発明の実施の形態２におけるメモリセル（ｂ）との平面寸法を比較して説明するための平面図である。
【図１４】図４のＡ−Ｂ線に沿う部分の不純物濃度分布を示す図である。
【符号の説明】
【００６７】
１０  半導体集積回路装置、２５  分離領域、６１  ＭＰＵ領域、６２  ＲＡＭ領域、６３ａ  ＲＯＭｃｏｎｔｒｏｌ領域、６３  ＲＯＭ領域、６４  Ｉ／Ｏ領域、６５  周辺回路領域、６７  メモリセル領域、ＢＭ  バリアメタル層、ＰＬ  充填層、ＣＬ  埋め込み導電層、ＣＰ  凹部、ＣＲ，ＣＲ１，ＣＲ２  チャネル領域、ＤＲ  ドレイン領域、ＧＥ１  コントロールゲート、ＧＥ２  メモリゲート、ＧＩ１  第１ゲート絶縁層、ＧＩ２  第２ゲート絶縁層、ＧＩ２ａ，ＧＩ２ｃ  シリコン酸化膜、ＧＩ２ｂ  電荷蓄積層（シリコン窒化膜）、ＩＬ１  絶縁層、ＩＬ２，ＩＬ３  層間絶縁層、ＩＮＣ  配線層、ＩＮＳ  ＴＥＯＳ酸化膜、ＭＣ  メモリセル、ＰＲ  フォトレジスト、ＳＣ  シリサイド層、ＳＲ  ソース領域、ＳＵＢ  半導体基板、ＴＩ  分離領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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