(57)【要約】【課題】複数のメモリデバイスの中の特定のメモリデバイスについて冗長救済を行うための新たな手法を提案すること。【解決手段】冗長救済のための構成を示す情報であるデバイス救済情報を入力することにより、欠陥部分の冗長救済を行うことが可能な複数のメモリデバイスと；メモリデバイスの識別情報と当該メモリデバイスのデバイス救済情報とを含む救済情報を受信し、前記救済情報を解析する、複数の救済情報解析回路であって、１つの救済情報解析回路が１つのメモリデバイスに対応しており、救済情報解析回路同士がシリアル転送パスでシリアルに接続されており、各救済情報解析回路が種々の機能部を具備している、複数の救済情報解析回路と；前記救済情報を保存するための保存デバイスと；前記保存デバイス内に保存されている前記救済情報を取り出し、前記救済情報を前記複数の救済情報解析回路にシリアルに転送する、救済情報転送回路と；を備えることを特徴とする集積回路システム。【選択図】図１
2008226285.tif 000002
【特許請求の範囲】
【請求項１】
冗長救済のための構成を示す情報であるデバイス救済情報を入力することにより、欠陥部分の冗長救済を行うことが可能な複数のメモリデバイスと；
メモリデバイスの識別情報と当該メモリデバイスのデバイス救済情報とを含む救済情報を受信し、前記救済情報を解析する、複数の救済情報解析回路であって、１つの救済情報解析回路が１つのメモリデバイスに対応しており、救済情報解析回路同士がシリアル転送パスでシリアルに接続されており、
各救済情報解析回路が、
前記救済情報を受信する救済情報受信部と、
対応するメモリデバイスの識別情報を記憶するための識別情報記憶部と、
前記識別情報記憶部内に記憶されている前記識別情報と、前記救済情報に含まれている前記識別情報とを比較する識別情報比較部と、
前記識別情報同士が一致する場合、前記救済情報に含まれている前記デバイス救済情報を、対応するメモリデバイスに入力するデバイス救済情報として登録するデバイス救済情報登録部と、
前記救済情報を、前記シリアル転送パスを介して次の救済情報解析回路に転送する救済情報転送部と、
を具備している、複数の救済情報解析回路と；
前記救済情報を保存するための保存デバイスと；
前記保存デバイス内に保存されている前記救済情報を取り出し、前記救済情報を前記複数の救済情報解析回路にシリアルに転送する、救済情報転送回路と；を備えることを特徴とする集積回路システム。
【請求項２】
前記複数の救済情報解析回路の各々に、前記デバイス救済情報の登録を指示するための登録指示信号が入力されることを特徴とする請求項１に記載の集積回路システム。
【請求項３】
前記救済情報の先頭に、前記救済情報の開始を示す開始情報が付加されることを特徴とする請求項１に記載の集積回路システム。
【請求項４】
前記複数の救済情報解析回路の各々が、対応するメモリデバイスと同じ集積回路装置に設けられており、
前記救済情報転送回路が、前記保存デバイスと同じ集積回路装置に設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の集積回路システム。
【請求項５】
前記複数の救済情報解析回路と前記救済情報解析回路が同じ集積回路装置に設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の集積回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路システムに関する。
【背景技術】
【０００２】
半導体集積回路において、埋め込みメモリデバイスは、最も微細な設計が行われる部分であり、製造過程で物理的な欠陥が起こりやすい部分である。一方、メモリデバイスは、回路構成が規則的であるため、欠陥箇所の特定がランダム論理部分に比べて容易である。そのため、メモリデバイスが埋め込まれた半導体集積回路については、メモリデバイスの欠陥部分を冗長構成により救済し、半導体集積回路を良品の状態にして出荷する、冗長救済技術が用いられる事が多い。この場合、救済すべき欠陥箇所は、個々のメモリデバイス毎に異なるため、冗長救済のための構成を示す情報であるデバイス救済情報は、個々のメモリデバイス毎に用意される。デバイス救済情報は通常、一度だけプログラム可能なヒューズデバイスや、何度も書き換え可能な不揮発性メモリデバイスに保存される。デバイス救済情報のビット数は一般に、メモリデバイスの種類や構成により異なる。
【０００３】
ここで、１つの集積回路に複数のメモリデバイスが存在する場合を想定する。最もシンプルな実装では、これら全てのメモリデバイスのデバイス救済情報を保存可能な保存デバイスが、該集積回路に設けられる。そして、これら全てのメモリデバイスのデバイス救済情報が、該保存デバイスに保存される。該保存デバイスに保存されたデバイス救済情報は例えば、シリアル転送パスを介して各メモリデバイスに転送される（非特許文献１）。
【０００４】
しかし、実際の製造過程において、欠陥を有するメモリデバイスの個数は、メモリデバイスの総数に比べて極めて少ない。例えば、メモリデバイスの総数が数百個の場合、欠陥を有するメモリデバイスの個数は１〜３個程度である事が多い。そのため、全てのメモリデバイスを救済可能とする事を前提として、全てのメモリデバイスのデバイス救済情報を保存可能な保存デバイスを設ける事は、集積回路の面積コストの観点からは不経済である。
【０００５】
これを解消するために、各メモリデバイスのデバイス救済情報を各メモリデバイスのＩＤと関連付けて保存する事が考えられる。これにより、メモリデバイスを救済するための救済情報が「デバイス救済情報」から「デバイス救済情報＋ＩＤ」になるため、メモリデバイスあたりの救済情報の情報量こそ増加するが、全てのメモリデバイスの救済情報を保存する必要がなくなるため、保存デバイスに保存される救済情報の総量は減少する。
【０００６】
こうした救済情報を救済対象のメモリデバイスに与える方法には、いくつかのバリエーションが考えられる。基本的には、救済情報に含まれるＩＤに基づいて、救済情報をＩＤが示すメモリデバイスに与えるような機構が必要となる。これは例えば、保存デバイスの出力部にデコード回路を設け、デコード回路と個々のメモリデバイスとをつなぐパラレル転送パスを介して、ＩＤが示すメモリデバイスには救済情報を与え、その他の欠陥のないメモリデバイスには救済なしの情報を与えるようにする事で実現可能である。この方式の問題点は、集積回路上のメモリデバイスの個数や構成を変更する場合に、デコード回路の再構成を行う必要が生じる点である。
【非特許文献１】"On-Chip Repair and an ATE Independent Fusing Methodology", IBM, International Test Conference 2001
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、複数のメモリデバイスの中の特定のメモリデバイスについて冗長救済を行うための新たな手法を提案することを課題とする。
【課題を解決するための手段】
【０００８】
本発明は例えば、冗長救済のための構成を示す情報であるデバイス救済情報を入力することにより、欠陥部分の冗長救済を行うことが可能な複数のメモリデバイスと；メモリデバイスの識別情報と当該メモリデバイスのデバイス救済情報とを含む救済情報を受信し、前記救済情報を解析する、複数の救済情報解析回路であって、１つの救済情報解析回路が１つのメモリデバイスに対応しており、救済情報解析回路同士がシリアル転送パスでシリアルに接続されており、各救済情報解析回路が、前記救済情報を受信する救済情報受信部と、対応するメモリデバイスの識別情報を記憶するための識別情報記憶部と、前記識別情報記憶部内に記憶されている前記識別情報と、前記救済情報に含まれている前記識別情報とを比較する識別情報比較部と、前記識別情報同士が一致する場合、前記救済情報に含まれている前記デバイス救済情報を、対応するメモリデバイスに入力するデバイス救済情報として登録するデバイス救済情報登録部と、前記救済情報を、前記シリアル転送パスを介して次の救済情報解析回路に転送する救済情報転送部と、を具備している、複数の救済情報解析回路と；前記救済情報を保存するための保存デバイスと；前記保存デバイス内に保存されている前記救済情報を取り出し、前記救済情報を前記複数の救済情報解析回路にシリアルに転送する、救済情報転送回路と；を備えることを特徴とする集積回路システムである。
【発明の効果】
【０００９】
本発明は、複数のメモリデバイスの中の特定のメモリデバイスについて冗長救済を行うための新たな手法を提案するものである。
【発明を実施するための最良の形態】
【００１０】
（第１実施例）
図１は、第１実施例の半導体集積回路システム１０１の構成図である。図１の集積回路システム１０１は、複数のメモリデバイス１１１と、複数の救済情報解析回路１１２と、１つの保存デバイス１１３と、１つの救済情報転送回路１１４とを具備している。図１の集積回路システム１０１は、ここでは１つの集積回路装置で構成される１チップシステムとするが、複数の集積回路装置で構成される多チップシステムとしてもよい。
【００１１】
メモリデバイス１１１はそれぞれ、冗長救済のための構成を示す情報であるデバイス救済情報を入力する事により、欠陥部分の冗長救済を行う事が可能なメモリである。メモリデバイス１１１は例えば、冗長救済構造を有するＳＲＡＭ又はＤＲＡＭである。救済情報解析回路１１２はそれぞれ、メモリデバイス１１１の識別情報と当該メモリデバイス１１１のデバイス救済情報とを含む救済情報を受信し、当該救済情報を解析する回路である。
【００１２】
保存デバイス１１３は、救済情報を保存するためのメモリである。保存デバイス１１３は例えば、一度だけプログラム可能なヒューズデバイス又は何度も書き換え可能な不揮発性メモリデバイスである。救済情報転送回路１１４は、保存デバイス１１３内に保存されている救済情報を取り出し、当該救済情報を複数の救済情報解析回路１１２にシリアルに転送する回路である。
【００１３】
図１の集積回路システム１０１は更に、シリアル転送用の転送パスであるシリアル転送パス１２１を具備している。シリアル転送パス１２１は、救済情報を転送するためのパスとして利用される。
【００１４】
図１の集積回路システム１０１において、救済情報解析回路１１２の個数はメモリデバイス１１１の個数と同数であり、１つの救済情報解析回路１１２が１つのメモリデバイス１１２に対応している。図１の集積回路システム１０１は、Ｎ個のメモリデバイス１１１−１乃至Ｎと、Ｎ個の救済情報解析回路１１２−１乃至Ｎとを備える。救済情報解析回路１１２−１は、メモリデバイス１１１−１に対応しており、メモリデバイス１１１−１にデバイス救済情報（Ｄ−１）を入力可能である。救済情報解析回路１１２−２は、メモリデバイス１１１−２に対応しており、メモリデバイス１１１−２にデバイス救済情報（Ｄ−２）を入力可能である。同様に、救済情報解析回路１１２−Ｎは、メモリデバイス１１１−Ｎに対応しており、メモリデバイス１１１−Ｎにデバイス救済情報（Ｄ−Ｎ）を入力可能である。各救済情報解析回路１１２は、対応するメモリデバイス１１１と配線で接続されており、対応するメモリデバイス１１１に当該配線を介してデバイス救済情報を入力する。
【００１５】
図１の集積回路システム１０１では、救済情報解析回路１１２同士がシリアル転送パス１２１でシリアルに接続されている。救済情報解析回路１１２−１は、パス１２１で救済情報解析回路１１２−２と接続されており、パス１２１を介して救済情報解析回路１１２−２に救済情報（Ｄ）を転送可能である。救済情報解析回路１１２−２は、パス１２１で救済情報解析回路１１２−３と接続されており、パス１２１を介して救済情報解析回路１１２−３に救済情報（Ｄ）を転送可能である。同様に、救済情報解析回路１１２−Ｎ−１は、パス１２１で救済情報解析回路１１２−Ｎと接続されており、パス１２１を介して救済情報解析回路１１２−Ｎに救済情報（Ｄ）を転送可能である。図１の集積回路システム１０１では更に、救済情報転送回路１１４が、パス１２１で救済情報解析回路１１２−１と接続されており、パス１２１を介して救済情報解析回路１１２−１に救済情報（Ｄ）を転送可能である。このように、救済情報は、シリアル転送パス１２１を介してシリアルに転送される。救済情報転送回路１１４は、保存デバイス１１３と配線で接続されており、保存デバイス１１３から当該配線を介して救済情報を取り出す。
【００１６】
図１の集積回路システム１０１では、各救済情報解析回路１１２に、リセット信号（Ｓａ）と、登録指示信号（Ｓｂ）と、クロック信号（Ｓｃ）と、シフトイネーブル信号（Ｓｄ）が入力される。リセット信号Ｓａは、救済情報解析回路１１２におけるデバイス救済情報の登録をリセットするための信号である。登録指示信号Ｓｂは、救済情報解析回路１１２にデバイス救済情報の登録を指示するための信号である。クロック信号Ｓｃは、救済情報解析回路１１２及び救済情報転送回路１１４の動作クロックとするための信号である。シフトイネーブル信号Ｓｄは、救済情報解析回路１１２及び救済情報転送回路１１４に救済情報のシフトを指示するための信号である。クロック信号Ｓｃ及びシフトイネーブル信号Ｓｄは、救済情報転送回路１１４にも入力される。
【００１７】
図２は、シリアル転送パス１２１を介して転送される救済情報のデータ構造を表す。Ｈ側がデータの先頭側に相当し、Ｔ側がデータの末尾側に相当する。第１実施例において、救済情報は、救済対象のメモリデバイス１１１を識別するための識別情報と、当該メモリデバイス１１１の冗長救済のための構成を示す情報であるデバイス救済情報とを含む。なお、第１実施例において、デバイス救済情報のビット数は、集積回路システム１０１の各メモリデバイス１１１に共通であり、集積回路システム１０１の全てのメモリデバイス１１１で同一である。
【００１８】
図３は、第１実施例の救済情報解析回路１１２の内部構成図である。救済情報解析回路１１２はそれぞれ、本発明の識別情報記憶部の例である識別情報記憶部２０１と、本発明の識別情報比較部の例である識別情報比較部２０２と、本発明のデバイス救済情報登録部の例であるデバイス救済情報登録部２０３と、本発明の救済情報転送部及び救済情報受信部の例である救済情報転送部２０４とを具備する。救済情報解析回路１１２はそれぞれ、これらの機能部により、救済情報を受信し、当該救済情報を解析する。
【００１９】
識別情報記憶部２０１は、対応するメモリデバイス１１１の識別情報を記憶するための機能部である。上記救済情報解析回路１１２が救済情報解析回路１１２−１である場合、識別情報記憶部２０１には、メモリデバイス１１１−１の識別情報が記憶される。
【００２０】
識別情報比較部２０２は、識別情報記憶部２０１内に記憶されている識別情報と、救済情報に含まれている識別情報とを比較する機能部である。上記救済情報解析回路１１２が救済情報解析回路１１２−１である場合、識別情報比較部２０２は、受信された救済情報に含まれる識別情報がメモリデバイス１１１−１の識別情報であるか否かを判断する。
【００２１】
デバイス救済情報登録部２０３は、上記識別情報同士が一致する場合、救済情報に含まれているデバイス救済情報を、対応するメモリデバイス１１１に入力するデバイス救済情報として登録する機能部である。上記救済情報解析回路１１２が救済情報解析回路１１２−１である場合、デバイス救済情報登録部２０３は、受信された救済情報に含まれる識別情報がメモリデバイス１１１−１の識別情報であれば、受信された救済情報に含まれるデバイス救済情報を登録し、当該デバイス救済情報をメモリデバイス１１１−１に入力する。
【００２２】
救済情報転送部２０４は、救済情報を受信し、次の救済情報解析回路１１２が存在する場合には、当該救済情報をシリアル転送パス１２１を介して次の救済情報解析回路１１２に転送する機能部である。上記救済情報解析回路１１２が救済情報解析回路１１２−１である場合、救済情報転送部２０４は、救済情報をシリアル転送パス１２１を介して救済情報転送回路１１４から受信し、当該救済情報をシリアル転送パス１２１を介して救済情報解析回路１１２−２に転送する。救済情報転送部２０４は、前の救済情報解析回路１１２が存在する場合には、救済情報をシリアル転送パス１２１を介して前の救済情報解析回路１１２から受信し、前の救済情報解析回路１１２が存在しない場合には、救済情報をシリアル転送パス１２１を介して救済情報転送回路１１４から受信する。
【００２３】
救済情報の転送は、以下の手順で実施される。
【００２４】
先ず、リセット信号Ｓａ（図３参照）により、デバイス救済情報登録部２０３の登録内容がリセットされる。これにより、デバイス救済情報登録部２０３の全記憶領域に「０」がセットされる。これは、対応メモリデバイス１１１の全記憶領域について冗長救済が不要であるという登録内容に相当する。
【００２５】
次に、シフトイネーブル信号Ｓｄ（図３参照）がシフト状態になり、救済情報の転送が開始される。救済情報は、クロック信号Ｓｃ（図３参照）に同期してシフトされる。その後、救済情報転送部２０４が、シリアル転送パス１２１を介して転送されてきた救済情報Ｄを受信する。
【００２６】
一方、識別情報比較部２０２は、識別情報記憶部２０１内の識別情報Ｉａと、救済情報転送部２０４内の救済情報Ｄの識別情報Ｉｂとを常に比較しており、識別情報Ｉａと識別情報Ｉｂとが一致しているか否かを示す比較結果信号Ｓｒを常に出力している。
【００２７】
ここで、登録指示信号Ｓｂ（図３参照）が登録許可状態になったとする。この際、比較結果信号Ｓｒが「一致」を示していれば、デバイス救済情報登録部２０３は、転送されてきた救済情報Ｄに含まれるデバイス救済情報Ｄ−Ｘを登録する。代わりに、デバイス救済情報Ｄ−Ｘを含む救済情報Ｄそのものが登録されても構わない。デバイス救済情報登録部２０３に登録されたデバイス救済情報Ｄ−Ｘは、対応メモリデバイス１１１に入力される。これにより、対応メモリデバイス１１１は、冗長救済が行われた状態となる。一方、比較結果信号Ｓｒが「不一致」を示していれば、デバイス救済情報登録部２０３は、登録を行わない。
【００２８】
一方、救済情報転送部２０４は、シリアル転送パス１２１を介して転送されてきた救済情報Ｄを、シリアル転送パス１２１を介して次の救済情報解析回路１１２に転送する。
【００２９】
救済情報は、転送回路１１４から解析回路１１２−１に転送され、解析回路１１２−１から解析回路１１２−２に転送され、、、解析回路１１２−Ｎ−１から解析回路１１２−Ｎに転送される。即ち、救済情報は、転送回路１１４から解析回路１１２−１乃至Ｎにシリアルに転送される。この転送動作は、保存デバイス１１３内に保存されている全ての救済情報が、シリアル転送パス１２１上の全ての解析回路１１２−１乃至Ｎに転送されるまで繰り返される。これらの救済情報は、転送回路１１４により連続的に転送される。
【００３０】
本実施例では、このような機構により、各救済情報が救済対象のメモリデバイス１１１に提供される。即ち、メモリデバイス１１１−１の救済情報がメモリデバイス１１１−１に、メモリデバイス１１１−２の救済情報がメモリデバイス１１１−２に、、、メモリデバイス１１１−Ｎの救済情報がメモリデバイス１１１−Ｎに提供される。
【００３１】
この際、転送回路１１４は、それぞれの救済情報の宛先（解析回路１１２）を判断する必要はない。各解析回路１１２が、それぞれの救済情報について、それが対応メモリデバイス１１１の救済情報であるか否かを自ら判断し、それを登録するか否かを自ら決定するからである。転送回路１１４は単に、シリアル転送パス１２１に救済情報を出力し、解析回路１１２−１に救済情報を転送すればよい。
【００３２】
従って、本実施例では、メモリデバイス１１１の個数や構成を変更する場合、集積回路システム１０１の設計変更が極めて容易である。メモリデバイス１１１の追加には、解析回路１１２をシリアル転送パス１２１に追加することで、メモリデバイス１１１の削除には、解析回路１１２をシリアル転送パス１２１から削除することで対処可能であるからである。本実施例において、保存デバイス１１３及び転送回路１１４の構成は、救済情報の数や各救済情報のビット数には依存するが、メモリデバイス１１１の個数や構成に応じて変える必要はない。
【００３３】
第２実施例は第１実施例の変形例であり、第２実施例については第１実施例との相違点を中心に説明する事にする。
【００３４】
（第２実施例）
図４は、第２実施例の半導体集積回路システム１０１の構成図である。図４の集積回路システム１０１は、複数のメモリデバイス１１１と、複数の救済情報解析回路１１２と、１つの保存デバイス１１３と、１つの救済情報転送回路１１４とを具備している。図４の集積回路システム１０１は、ここでは１つの集積回路装置で構成される１チップシステムとするが、複数の集積回路装置で構成される多チップシステムとしてもよい。
【００３５】
図４の集積回路システム１０１では、各救済情報解析回路１１２に、リセット信号Ｓａと、クロック信号Ｓｃと、シフトイネーブル信号Ｓｄが入力されると共に、救済情報転送回路１１４に、取り込み指示信号Ｓｂ’と、クロック信号Ｓｃと、シフトイネーブル信号Ｓｄが入力される。取り込み指示信号Ｓｂ’は、保存デバイス１１３から救済情報転送回路１１４への救済情報の取り込みを指示するための信号である。
【００３６】
図５は、シリアル転送パス１２１を介して転送される救済情報のデータ構造を表す。Ｈ側がデータの先頭側に相当し、Ｔ側がデータの末尾側に相当する。第２実施例において、救済情報は、救済情報の開始を示す開始情報と、救済対象のメモリデバイス１１１を識別するための識別情報と、当該メモリデバイス１１１の冗長救済のための構成を示す情報であるデバイス救済情報とを含む。このように、第２実施例では、救済情報の開始を示す開始情報が救済情報の先頭に付加される。なお、第２実施例において、デバイス救済情報のビット数は、集積回路システム１０１で統一されてはおらず、それぞれのメモリデバイス１１１により異なる。
【００３７】
図６は、第２実施例の救済情報解析回路１１２の内部構成図である。救済情報解析回路１１２はそれぞれ、本発明の識別情報記憶部の例である識別情報記憶部２０１と、本発明の識別情報比較部の例である識別情報比較部２０２と、本発明のデバイス救済情報登録部の例であるデバイス救済情報登録部２０３と、本発明の救済情報転送部及び救済情報受信部の例である救済情報転送部２０４とを具備する。救済情報解析回路１１２はそれぞれ、これらの機能部により、救済情報を受信し、当該救済情報を解析する。
【００３８】
救済情報の転送は、以下の手順で実施される。
【００３９】
先ず、リセット信号Ｓａ（図６参照）により、デバイス救済情報登録部２０３の登録内容がリセットされる。これにより、デバイス救済情報登録部２０３の全記憶領域に「０」がセットされる。これは、対応メモリデバイス１１１の全記憶領域について冗長救済が不要であるという登録内容に相当する。本実施例では、リセット信号Ｓａが、救済情報転送部２０４にも入力される（図６参照）。これにより、救済情報転送部２０４の全ての値が「０」にリセットされる。
【００４０】
次に、取り込み指示信号Ｓｂ’（図４）が取り込み許可状態になり、最初に転送される救済情報がシフト可能な状態に設定される。本実施例では、転送される各救済情報の先頭ビットに、開始情報に相当する値「１」が付加される。
【００４１】
次に、シフトイネーブル信号Ｓｄ（図６参照）がシフト状態になり、救済情報の転送が開始される。救済情報は、クロック信号Ｓｃ（図６参照）に同期してシフトされる。その後、救済情報転送部２０４が、シリアル転送パス１２１を介して転送されてきた救済情報Ｄを受信する。本実施例では、救済情報の先頭ビットに値「１」が付加されるため、救済情報転送部２０４は、救済情報が転送されてきた事を自動的に認識する事ができる。救済情報転送部２０４は、救済情報Ｄを認識した事を通知する認識通知信号Ｓｅを、デバイス救済情報登録部２０３に対し発行する。
【００４２】
一方、識別情報比較部２０２は、識別情報記憶部２０１内の識別情報Ｉａと、救済情報転送部２０４内の救済情報Ｄの識別情報Ｉｂとを常に比較しており、識別情報Ｉａと識別情報Ｉｂとが一致しているか否かを示す比較結果信号Ｓｒを常に出力している。
【００４３】
ここで、救済情報Ｄを認識した事を通知する認識通知信号Ｓｅが、デバイス救済情報登録部２０３に対し発行されたとする。この際、比較結果信号Ｓｒが「一致」を示していれば、デバイス救済情報登録部２０３は、転送されてきた救済情報Ｄに含まれるデバイス救済情報Ｄ−Ｘを登録する。代わりに、デバイス救済情報Ｄ−Ｘを含む救済情報Ｄそのものが登録されても構わない。そして、デバイス救済情報登録部２０３は、デバイス救済情報Ｄ−Ｘを登録した事を通知する登録通知信号Ｓｆを、救済情報転送部２０４に対し発行する。これにより、救済情報転送部２０４の全ての値が「０」にリセットされる。デバイス救済情報登録部２０３に登録されたデバイス救済情報Ｄ−Ｘは、対応メモリデバイス１１１に入力される。これにより、対応メモリデバイス１１１は、冗長救済が行われた状態となる。一方、比較結果信号Ｓｒが「不一致」を示していれば、デバイス救済情報登録部２０３は、登録を行わない。
【００４４】
一方、救済情報転送部２０４は、シリアル転送パス１２１を介して転送されてきた救済情報Ｄを、シリアル転送パス１２１を介して次の救済情報解析回路１１２に転送する。
【００４５】
救済情報は、転送回路１１４から解析回路１１２−１に転送され、解析回路１１２−１から解析回路１１２−２に転送され、、、解析回路１１２−Ｎ−１から解析回路１１２−Ｎに転送される。即ち、救済情報は、転送回路１１４から解析回路１１２−１乃至Ｎにシリアルに転送される。この転送動作は、保存デバイス１１３内に保存されている全ての救済情報が、シリアル転送パス１２１上の全ての解析回路１１２−１乃至Ｎに転送されるまで繰り返される。これらの救済情報は、転送回路１１４により１つずつ転送される。
【００４６】
本実施例において、転送回路１１４は、全ての救済情報の転送が終了すると、値「０」のシーケンスからなる情報を転送する。これにより、各解析回路１１２はこれ以降、デバイス救済情報の登録を行わなくなる。
【００４７】
また、本実施例では、シリアル転送パス１２１の最終段の解析回路１１４−Ｎが、転送されてきた救済情報Ｄを、シリアル転送パス１２１に出力する（図４）。この出力信号は、集積回路システム１０１の外部に出力され、集積回路システム１０１の外部から観測することができる。本実施例では、デバイス救済情報の登録が行われるとパス１２１上の救済情報がクリアされるため、当該出力信号を観測する事により、各救済情報が救済対象のメモリデバイス１１１に正しく転送されたかどうかを確認する事ができる。
【００４８】
また、本実施例では、デバイス救済情報のビット数は、集積回路システム１０１で統一する必要はなく、それぞれのメモリデバイス１１１により異なってもよい。従って、本実施例は、デバイス救済情報のビット数が固定の場合にも可変の場合にも適用可能である。
【００４９】
第３実施例は第１及び第２実施例の変形例であり、第３実施例については第１及び第２実施例との相違点を中心に説明する事にする。
【００５０】
（第３実施例）
図７は、第３実施例の半導体集積回路システム１０１の構成図である。図７の集積回路システム１０１は、複数のメモリデバイス１１１と、複数の救済情報解析回路１１２と、１つの保存デバイス１１３と、１つの救済情報転送回路１１４とを具備している。
【００５１】
図７の集積回路システム１０１は、複数の集積回路装置３０１で構成されている。このような構成は例えば、メモリデバイスと、システム論理を含むその他の部分とが、別々の集積回路上で実現される場合に採用される。このような構成は、１つのシステムボード上に複数のＩＣを実装する事で実現してもよいし、マルチチップモジュールやシステムインパッケージのように、１つのＩＣパッケージに複数のＩＣチップを収容する事で実現してもよい。
【００５２】
図７の集積回路システム１０１は、システム論理を含む集積回路装置３０１Ａと、複数の集積回路装置３０１Ａ−１乃至Ｎにより構成されている。集積回路装置３０１Ａには、保存デバイス１１３と、救済情報転送回路１１４が搭載されている。集積回路装置３０１Ａ−１には、メモリデバイス１１１−１と、救済情報解析回路１１２−１とが搭載されている。集積回路装置３０１Ａ−２には、メモリデバイス１１１−２と、救済情報解析回路１１２−２とが搭載されている。同様に、集積回路装置３０１Ａ−Ｎには、メモリデバイス１１１−Ｎと、救済情報解析回路１１２−Ｎとが搭載されている。このように、集積回路装置３０１Ａ−１乃至Ｎにはそれぞれ、１つの救済情報解析回路１１２と、これに対応する１つのメモリデバイス１１１とが搭載されている。
【００５３】
集積回路装置３０１Ａ−１乃至Ｎにはそれぞれ、ここでは１つのメモリデバイス１１１と１つの救済情報解析回路１１２とが搭載されているが、複数のメモリデバイス１１１と複数の救済情報解析回路１１２とが搭載されていてもよい。加えて、集積回路装置３０１Ａ−１乃至Ｎにはそれぞれ、論理部分が混載されていてもよい。本実施例の集積回路システム１０１は、第２実施例の集積回路システム１０１と同様の回路構成となっているが、第１実施例の集積回路システム１０１と同様の回路構成としてもよい。
【００５４】
第４実施例は第１及び第２実施例の変形例であり、第４実施例については第１及び第２実施例との相違点を中心に説明する事にする。
【００５５】
（第４実施例）
図８は、第４実施例の半導体集積回路システム１０１の構成図である。図８の集積回路システム１０１は、複数のメモリデバイス１１１と、複数の救済情報解析回路１１２と、１つの保存デバイス１１３と、１つの救済情報転送回路１１４とを具備している。
【００５６】
図８の集積回路システム１０１は、複数の集積回路装置３０１で構成されている。このような構成は例えば、メモリデバイスと、システム論理を含むその他の部分とが、別々の集積回路上で実現される場合に採用される。このような構成は、１つのシステムボード上に複数のＩＣを実装する事で実現してもよいし、マルチチップモジュールやシステムインパッケージのように、１つのＩＣパッケージに複数のＩＣチップを収容する事で実現してもよい。
【００５７】
図８の集積回路システム１０１は、システム論理を含む集積回路装置３０１Ｂと、複数の集積回路装置３０１Ｂ−１乃至Ｎにより構成されている。集積回路装置３０１Ｂには、複数の救済情報解析回路１１２−１乃至Ｎと、保存デバイス１１３と、救済情報転送回路１１４が搭載されている。集積回路装置３０１Ｂ−１には、メモリデバイス１１１−１が搭載されている。集積回路装置３０１Ｂ−２には、メモリデバイス１１１−２が搭載されている。同様に、集積回路装置３０１Ｂ−Ｎには、メモリデバイス１１１−Ｎが搭載されている。このように、集積回路装置３０１Ｂ−１乃至Ｎにはそれぞれ、１つのメモリデバイス１１１が搭載されている。
【００５８】
集積回路装置３０１Ｂ−１乃至Ｎにはそれぞれ、ここでは１つのメモリデバイス１１１が搭載されているが、複数のメモリデバイス１１１が搭載されていてもよい。加えて、集積回路装置３０１Ｂ−１乃至Ｎにはそれぞれ、論理部分が混載されていてもよい。本実施例の集積回路システム１０１は、第２実施例の集積回路システム１０１と同様の回路構成となっているが、第１実施例の集積回路システム１０１と同様の回路構成としてもよい。
【００５９】
最後に、第３実施例と第４実施例を比較する。第３実施例には、メモリデバイス１１１の追加や削除が容易であるという利点がある。メモリデバイス１１１と救済情報解析回路１１２がセットになっているため、救済情報解析回路１１２の不足や余剰を考慮する必要がないからである。第４実施例には、他のメーカーやベンダーのメモリデバイス１１１に対応するのが容易という利点がある。メモリデバイス１１１が救済情報解析回路１１２とセットになっている必要がないからである。
【００６０】
１つの集積回路システム１０１に、第３実施例の構造と第４実施例の構造とが混在してもよい。即ち、１つの集積回路システム１０１に、救済情報転送回路１１３及び保存デバイス１１４と混載された救済情報解析回路１１２と、メモリデバイス１１１と混載された救済情報解析回路１１２とが混在してもよい。
【００６１】
なお、本発明の実施形態には例えば、冗長救済のための構成を示す情報であるデバイス救済情報を入力する事により、欠陥部分の冗長救済を行う事が可能なメモリデバイス、と接続されている又は接続可能な救済情報解析回路であって、メモリデバイスの識別情報と当該メモリデバイスのデバイス救済情報とを含む救済情報を受信する救済情報受信部と；対応するメモリデバイスの識別情報を記憶するための識別情報記憶部と；前記識別情報記憶部内に記憶されている前記識別情報と、前記救済情報に含まれている前記識別情報とを比較する識別情報比較部と；前記識別情報同士が一致する場合、前記救済情報に含まれている前記デバイス救済情報を、対応するメモリデバイスに入力するデバイス救済情報として登録するデバイス救済情報登録部と；前記救済情報を他の救済情報解析回路に転送する救済情報転送部と；を具備するような救済情報解析回路が含まれる。
【図面の簡単な説明】
【００６２】
【図１】第１実施例の集積回路システムの構成図である。
【図２】第１実施例の救済情報のデータ構造を表す。
【図３】第１実施例の救済情報解析回路の内部構成図である。
【図４】第２実施例の集積回路システムの構成図である。
【図５】第２実施例の救済情報のデータ構造を表す。
【図６】第２実施例の救済情報解析回路の内部構成図である。
【図７】第３実施例の集積回路システムの構成図である。
【図８】第４実施例の集積回路システムの構成図である。
【符号の説明】
【００６３】
１０１  集積回路システム
１１１  メモリデバイス
１１２  救済情報解析回路
１１３  保存デバイス
１１４  救済情報転送回路
１２１  シリアル転送パス
２０１  識別情報記憶部
２０２  識別情報比較部
２０３  デバイス救済情報登録部
２０４  救済情報転送部
３０１  集積回路装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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