(57)【要約】【課題】リッジの幅のばらつきを低減して、素子特性のばらつきが小さい半導体レーザ素子の製造方法を提供する。【解決手段】半導体レーザ素子の製造方法であって、一面１ａが所定の結晶方位を有する半導体基板１の一面上に、少なくとも、クラッド層３、活性層４、及びクラッド層５を順次積層し、クラッド層５上に所定の幅Ｗ８ａを有する開口部８ａを備えた結晶成長用マスク８を形成し、開口部上にクラッド層５と接続して断面形状が積層方向に対して逆メサ形状となるリッジ１３を結晶成長により形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体レーザ素子の製造方法であって、
一面が所定の結晶方位を有する第１導電型の半導体基板の前記一面上に、少なくとも、第１導電型のクラッド層、活性層、及び第２導電型のクラッド層を順次積層成膜する第１の結晶成長工程と、
前記第１の結晶成長工程後に、前記第２導電型のクラッド層上に、所定の幅を有する第１の開口部を備えた結晶成長用マスクを形成するマスク形成工程と、
前記マスク形成工程後に、前記第１の開口部上に、前記第２導電型のクラッド層と接続し、断面形状が積層方向に対して逆メサ形状となる第２導電型のリッジを結晶成長により形成する第２の結晶成長工程と、
を有する半導体レーザ素子の製造方法。
【請求項２】
前記第２の結晶成長工程後に、前記リッジを覆うと共に前記リッジ上に前記リッジが露出する第２の開口部を備えた絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜形成工程後に、前記第２の開口部上に、前記リッジと接続する第１の電極を形成し、前記半導体基板の積層方向とは反対側の面に第２の電極を形成する電極形成工程と、
を有する請求項１記載の半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子の製造方法に係り、特に、リッジを有する半導体レーザ素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体レーザ素子の一形態として、発振光の横モード制御及び電流狭窄を目的としたリッジを有する半導体レーザ素子がある。
リッジは、通常、エッチング法により形成されて、その断面形状は基板側よりも基板とは反対側の幅が狭い台形形状を有している。
また、特に高出力タイプの半導体レーザ素子では、レーザ発振した際のキンクの発生を抑制するためにリッジの幅を狭くしたり、放熱性を向上させるために半導体結晶からなる電流ブロック層を設けないエアリッジ構造とすることが公知となっている。
上述したようなリッジを有する半導体レーザ素子の一例が特許文献１に記載されている。
【特許文献１】特開平１１−３５４８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
リッジの幅は、上述したようにレーザ発振した際のキンクの発生等の素子特性に影響するため、その寸法ばらつきは小さいことが望ましい。
しかしながら、リッジ、特に幅の狭いリッジをエッチング法を用いて形成する場合、エッチングばらつきの影響により、形成されたリッジの幅のばらつきが大きくなるため、その改善が望まれる。
エッチングばらつきは、エッチング液の流れ方や反応速度の不均一性等により、基板（ウエハ）面内でエッチング量がばらつくことに起因する。
【０００４】
また、リッジを形成する際のエッチングは、通常、ウエハ状態で行うが、ウエハ面内でのエッチングばらつきにより、リッジの高さのばらつきが大きくなるため、素子特性のばらつきが大きくなる場合がある。
リッジの高さのばらつきを低減するため、形成されるリッジと活性層との間にエッチングストップ層を設ける手段が公知となっている。
しかしながら、エッチングストップ層は、通常、活性層で発振した発振光の一部を吸収してしまうため、作製した半導体レーザ素子の動作電流の増大の原因となる。
【０００５】
また、リッジを絶縁膜で被覆し、この絶縁膜にリッジが露出するように開口部を形成し、この開口部を介してリッジと接続する電極を形成することにより、リッジと電極とが電気的に接続されたエアリッジ構造を得るが、特にリッジの幅が狭い場合、リッジと電極との接続面積が小さくなったり、開口部の寸法ばらつきによりこの接続面積のばらつきが大きくなるため、作製した半導体レーザ素子の素子抵抗値が大きくなったり、素子抵抗値のばらつきが大きくなる。
【０００６】
そこで、本発明が解決しようとする課題は、エッチングストップ層を設けることなくリッジの幅のばらつきを低減して、作製した半導体レーザ素子の素子特性のばらつきを低減可能とする、半導体レーザ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本願各発明は次の手段を有する。
１）半導体レーザ素子の製造方法であって、一面（１ａ）が所定の結晶方位を有する第１導電型の半導体基板（１）の前記一面上に、少なくとも、第１導電型のクラッド層（３）、活性層（４）、及び第２導電型のクラッド層（５）を順次積層成膜する第１の結晶成長工程と、前記第１の結晶成長工程後に、前記第２導電型のクラッド層上に、所定の幅（Ｗ８ａ）を有する第１の開口部（８ａ）を備えた結晶成長用マスク（８）を形成するマスク形成工程と、前記マスク形成工程後に、前記第１の開口部上に、前記第２導電型のクラッド層と接続し、断面形状が積層方向に対して逆メサ形状となる第２導電型のリッジ（１３）を結晶成長により形成する第２の結晶成長工程と、を有する半導体レーザ素子（２０）の製造方法である。
２）前記第２の結晶成長工程後に、前記リッジを覆うと共に前記リッジ上に前記リッジが露出する第２の開口部（１５ａ）を備えた絶縁膜（１５）を形成する絶縁膜形成工程と、前記絶縁膜形成工程後に、前記第２の開口部上に、前記リッジと接続する第１の電極（１７）を形成し、前記半導体基板の積層方向とは反対側の面（１ｂ）に第２の電極（１８）を形成する電極形成工程と、を有する請求項１記載の半導体レーザ素子の製造方法である。
【発明の効果】
【０００８】
本発明によれば、作製した半導体レーザ素子の素子特性のばらつきを低減し、歩留まりの向上を可能とするという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を、好ましい実施例により図１〜図５を用いて説明する。
図１〜図５は、本発明の半導体レーザ素子の製造方法の実施例における第１工程〜第５工程をそれぞれ説明するための模式的断面図である。
【００１０】
＜実施例＞
以下に、本発明の半導体レーザ素子の製造方法の実施例を第１工程〜第５工程として図１〜図５を用いて説明する。
【００１１】
（第１工程）［図１参照］
まず、（１００）面から［０１１］軸方向に１２°傾斜した表面１ａを有し、ＧａＡｓ（ガリウム砒素）からなるｎ型オフ基板１を用い、１回目の結晶成長として、ｎ型オフ基板１の表面１ａ上に、ＧａＩｎＰ（ガリウムインジウムリン）からなるｎ型バッファ層２、ＡｌＧａＩｎＰ（アルミニウムガリウムインジウムリン）からなるｎ型クラッド層３、ＧａＩｎＰからなる歪多重量子井戸型の活性層４、ＡｌＧａＩｎＰからなる第１のｐ型クラッド層５を順次成膜する。
ここで、ｎ型を第１導電型、ｐ型を第２導電型とそれぞれ称する場合がある。
また、後述する第２工程以降の工程についても、ｎ型を第１導電型、ｐ型を第２導電型とそれぞれ称する場合がある。
【００１２】
実施例では、１回目の結晶成長方法としてＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）法を用い、結晶成長する際の基板温度を６４０℃とした。
また、実施例では、１回目の結晶成長の際の原料ガスとして、トリメチルガリウム、トリメチルインジウム、トリメチルアルミニウム、及びフォスフィンを用い、結晶成長時の圧力を約９０００Ｐａとした。
【００１３】
（第２工程）［図２参照］
第１のｐ型クラッド層５の表面５ａ上に、ＳｉＯ２（酸化シリコン）層７をスパッタ法により形成する。
次に、このＳｉＯ２層７を、フォトリソ法を用いて、下層の第１のｐ型クラッド層５が露出するようにエッチングすることによって、このエッチングされた部分が所定の幅８ａを有する開口部８ａとなるマスク８を形成する。
このマスク８は、後述する２回目の結晶成長を行う際の結晶成長用マスクとなる。
【００１４】
（第３工程）［図３参照］
２回目の結晶成長として、第２工程によって露出した第１のｐ型クラッド層５の表面５ａ上に、ＡｌＧａＩｎＰからなる第２のｐ型クラッド層１０、ＧａＩｎＰからなるｐ型中間層１１、ＧａＡｓからなるｐ型キャップ層１２を順次成膜して、断面形状がｎ型オフ基板１側の幅よりもｎ型オフ基板１とは反対側の幅が広い逆メサ形状のｐ型リッジ１３を形成する。
【００１５】
実施例では、２回目の結晶成長方法としてＭＯＣＶＤ法を用い、結晶成長する際の基板温度を６４０℃とした。
また、実施例では、２回目の結晶成長の際の原料ガスとして、トリメチルガリウム、トリメチルインジウム、トリメチルアルミニウム、及びフォスフィンを用い、結晶成長時の圧力を約９０００Ｐａとした。
【００１６】
２回目の結晶成長において、第２のｐ型クラッド層１０，ｐ型中間層１１，及びｐ型キャップ層１２は、ＳｉＯ２層７上には結晶成長せずに露出した第１のｐ型クラッド層５の表面５ａ上のみに結晶成長する。
また、第２のｐ型クラッド層１０は、その断面形状が、下層である第１のｐ型クラッド層５の結晶方位に準じて、換言すればｎ型オフ基板１の表面１ａの結晶方位に準じて、結晶成長の初期段階ではｎ型オフ基板１側の幅よりもｎ型オフ基板１とは反対側の幅が広い逆メサ形状になるように結晶成長し、それ以降は第１のｐ型クラッド層５の表面に直交する方向に延在するように結晶成長する。
そして、ｐ型中間層１１及びｐ型キャップ層１２は、この第２のｐ型クラッド層１０上に成膜するため、形成されたｐ型リッジ１３の断面形状はｎ型オフ基板１側の幅よりもｎ型オフ基板１とは反対側の幅が広い逆メサ形状となる。
【００１７】
（第４工程）［図４参照］
ＳｉＯ２層７を除去した後、第１のｐ型クラッド層５の表面５ａ上に、ｐ型リッジ１３を覆うように、ＳｉＯ２やＳｉＮ（窒化シリコン）等からなる絶縁膜１５をスパッタ法や真空蒸着法等の周知の成膜方法を用いて成膜する。
その後、ｐ型リッジ１３上の所定範囲における絶縁膜１５を除去することによって、ｐ型リッジ１３が露出してなる開口部１５ａを形成する。
【００１８】
（第５工程）［図５参照］
絶縁膜１５上に、開口部１５ａを介してｐ型リッジ１３と電気的に接続するｐ側電極１７を成膜し、ｎ型オフ基板１の結晶成長方向とは反対側の面（裏面という場合がある）１ｂにｎ側電極１８を成膜する。
ｐ側電極１７及びｎ側電極１８は、スパッタ法や真空蒸着法等の周知の成膜方法を用いて成膜することができる。
【００１９】
上述した第１工程〜第５工程によって、断面形状が基板側よりも基板とは反対側の幅が広い逆メサ形状のリッジを有するエアリッジ構造の半導体レーザ素子２０を得る。
【００２０】
本発明の半導体レーザ素子の製造方法によれば、エッチングによってリッジを形成する従来の方法に比べて、２回目の結晶成長用のマスク８（図２参照）となるＳｉＯ２層７の厚さを、第２のｐ型クラッド層１０とｐ型中間層１１とキャップ層１２との総厚よりも薄くすることができる。
そのため、このＳｉＯ２層７を高いエッチング精度でエッチングすることができるので、形成されたマスク８の開口部８ａは、高い寸法精度の幅Ｗ８ａで形成される。
そして、この開口部８ａにｐ型リッジ１３を形成する際に、ｐ型リッジ１３の幅Ｗ１３及びそのばらつき、即ちｐ型リッジ１３における第１のｐ型クラッド層５と接続する部分の幅Ｗ１３及びそのばらつきは、ＳｉＯ２層７の開口部８ａの幅Ｗ８ａ及びそのばらつきによって決定されるので、ｐ型リッジ１３の幅Ｗ１３の寸法精度を高くすることができる。
また、半導体レーザ素子をレーザ発振させた際のキンクの発生を抑制するためには、ｐ型リッジ１３の幅、特に第１のｐ型クラッド層５と接続する部分の幅Ｗ１３の寸法及び寸法精度が重要である。
従って、本発明の半導体レーザ素子の製造方法によれば、エッチングストップ層を形成することなく、リッジの幅を高い寸法精度で形成することができるので、半導体レーザ素子をレーザ発振させた際に、キンクレベルのばらつきを抑制することができる。
【００２１】
また、本発明の半導体レーザ素子の製造方法によれば、リッジを、その断面形状が基板側の幅よりも基板とは反対側の幅が広い逆メサ形状とすることができるので、幅が広い側のリッジ表面に広い開口部を形成することができる。
従って、リッジと電極との接続面積が広くなるため、リッジと電極との接続抵抗を低減させることができるので、リッジの幅が狭い場合においても、作製した半導体レーザ素子の素子抵抗値や素子抵抗値のばらつきを従来よりも小さくすることができる。
【００２２】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
【００２３】
例えば、実施例では、（１００）面から［０１１］軸方向に１２°傾斜した表面１ａを有するｎ型オフ基板１を用いたが、これに限定されるものではなく、形成されるｐ型リッジ１３の断面形状が基板側の幅よりも基板とは反対側の幅が広い逆メサ形状となればｎ型オフ基板１の表面１ａを任意の結晶方位を有する面とすることができる。
例えば、ｎ型オフ基板１の表面１ａを、上述の配向面に他に、１５°傾斜した面としてもよい。
【００２４】
また、実施例では、２回目の結晶成長を行う際の結晶成長用マスクとなるマスク８を形成するためにＳｉＯ２層７を用いたが、これに限定されるものではなく、ＳｉＯ２層７の代わりにＳｉＮ（窒化シリコン）層を形成してこれをマスク８に用いてもよい。
【００２５】
また、実施例では、第１導電型をｎ型、第２導電型をｐ型としたが、これに限定されるものではなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体レーザ素子の製造方法の実施例における第１工程を説明するための模式的断面図である。
【図２】本発明の半導体レーザ素子の製造方法の実施例における第２工程を説明するための模式的断面図である。
【図３】本発明の半導体レーザ素子の製造方法の実施例における第３工程を説明するための模式的断面図である。
【図４】本発明の半導体レーザ素子の製造方法の実施例における第４工程を説明するための模式的断面図である。
【図５】本発明の半導体レーザ素子の製造方法の実施例における第５工程を説明するための模式的断面図である。
【符号の説明】
【００２７】
１  ｎ型オフ基板、  １ａ，５ａ  表面、  １ｂ  面（裏面）、  ２  ｎ型バッファ層、  ３  ｎ型クラッド層、  ４  活性層、  ５  第１のｐ型クラッド層、  ７  ＳｉＯ２層、  ８  マスク、  ８ａ，１５ａ  開口部、  １０  第２のｐ型クラッド層、  １１  ｐ型中間層、  １２  ｐ型キャップ層、  １３  ｐ型リッジ、  １５  絶縁膜、  １７  ｐ側電極、  １８  ｎ側電極、  ２０  半導体レーザ素子、  Ｗ８ａ，Ｗ１３  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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