(57)【要約】【課題】ＣＰＵやチップセットなどの演算処理回路に電源供給回路からの電源を供給しやすいようにインピーダンスを低減する。【解決手段】回路基板モジュール１０は、演算処理を行う演算処理回路１２と、演算処理回路に電源を供給する電源供給回路１４と、演算処理回路および電源供給回路が搭載され、演算処理回路の搭載部位から電源供給回路の搭載部位方向とは反対方向に延びる延設部位を有する搭載基板１６と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
演算処理を行う演算処理回路と、
前記演算処理回路に電源を供給する電源供給回路と、
前記演算処理回路および前記電源供給回路が搭載され、前記演算処理回路の搭載部位から前記電源供給回路の搭載部位方向とは反対方向に延びる延設部位を有する搭載基板と、
を備えることを特徴とする回路基板モジュール。
【請求項２】
前記搭載基板において、前記演算処理回路の搭載部位から前記延設部位方向の終端までの距離は、前記演算処理回路の搭載部位から前記電源供給回路の搭載部位方向の終端までの距離と同程度であることを特徴とする請求項１に記載の回路基板モジュール。
【請求項３】
前記搭載基板において、前記演算処理回路の搭載部位から前記延設部位方向の終端までの距離は、前記演算処理回路の搭載部位から前記電源供給回路の搭載部位方向の終端までの距離の０．７倍〜１．３倍の距離であることを特徴とする請求項１〜２のいずれか1項に記載の回路基板モジュール。
【請求項４】
前記搭載基板は、帯状の搭載面を有し、当該搭載面の一端に前記電源供給回路が搭載され、前記搭載面の中央に前記演算処理回路が搭載され、前記搭載面の他端が前記延設部位であることを特徴とする請求項１〜３のいずれか１項に記載の回路基板モジュール。
【請求項５】
演算処理を行う演算処理回路と、
前記演算処理回路に電源を供給する電源供給回路と、
前記演算処理回路および前記電源供給回路が搭載され、前記演算処理回路の搭載部位から前記電源供給回路の搭載部位方向とは反対方向に延びる延設部位を有する搭載基板と、
を備える回路基板モジュールを含んで構成されたことを特徴とする情報処理装置。
【請求項６】
前記搭載基板において、前記演算処理回路の搭載部位から前記延設部位方向の終端までの距離は、前記演算処理回路の搭載部位から前記電源供給回路の搭載部位方向の終端までの距離と同程度であることを特徴とする請求項５に記載の情報処理装置。
【請求項７】
前記搭載基板において、前記演算処理回路の搭載部位から前記延設部位方向の終端までの距離は、前記演算処理回路の搭載部位から前記電源供給回路の搭載部位方向の終端までの距離の０．７倍〜１．３倍の距離であることを特徴とする請求項５〜６のいずれか1項に記載の情報処理装置。
【請求項８】
前記搭載基板は、帯状の搭載面を有し、当該搭載面の一端に前記電源供給回路が搭載され、前記搭載面の中央に前記演算処理回路が搭載され、前記搭載面の他端が前記延設部位であることを特徴とする請求項５〜７のいずれか１項に記載の情報処理装置。
【請求項９】
演算処理を行う演算処理回路および前記演算処理回路に電源を供給する電源供給回路、が搭載された搭載基板において、前記演算処理回路の搭載部位から前記電源供給回路の搭載部位方向とは反対方向に延びる延設部位を形成することを特徴とする回路基板モジュールにおけるインピーダンス低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算処理回路および電源供給回路を有する回路基板モジュール、当該回路基板モジュールを備える情報処理装置、および当該回路基板モジュールにおけるインピーダンス低減方法に関する。
【背景技術】
【０００２】
従来文献（特許文献１）に示されるプリント配線基板では、電源供給線およびグランド線の各々を開放端とすることにより共振フィルタを形成し、インピーダンスを調節して高周波ノイズを抑制している。
【特許文献１】特開２００６−３１４０４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＣＰＵやチップセットなどの演算処理回路では、多数のピンを介して電源およびグランドに接続される。このため、上記の従来文献のような共振フィルタを形成する技術を適用しようとしても、各ピンごとに共振フィルタを形成する必要があるため、共振フィルタの回路が複雑となる、という問題がある。
【０００４】
本発明は、上記の課題を解決するためになされたもので、ＣＰＵやチップセットなどの演算処理回路に電源供給回路からの電源を供給しやすいようにインピーダンスを低減することが可能な回路基板モジュール、当該回路基板モジュールにおけるインピーダンス低減方法、および当該回路基板モジュールを備える情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した目的を達成するために、本発明に係る回路基板モジュールは、演算処理を行う演算処理回路と、演算処理回路に電源を供給する電源供給回路と、演算処理回路および電源供給回路が搭載され、演算処理回路の搭載部位から電源供給回路の搭載部位方向とは反対方向に延びる延設部位を有する搭載基板と、を備えることを特徴とする。
【０００６】
また、本発明に係る情報処理装置は、演算処理を行う演算処理回路と、演算処理回路に電源を供給する電源供給回路と、演算処理回路および電源供給回路が搭載され、演算処理回路の搭載部位から電源供給回路の搭載部位方向とは反対方向に延びる延設部位を有する搭載基板と、を備える回路基板モジュールを含んで構成されたことを特徴とする。
【０００７】
また、本発明に係る回路基板モジュールにおけるインピーダンス低減方法は、演算処理を行う演算処理回路および演算処理回路に電源を供給する電源供給回路、が搭載された搭載基板において、演算処理回路の搭載部位から電源供給回路の搭載部位方向とは反対方向に延びる延設部位を形成することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＣＰＵやチップセットなどの演算処理回路に電源供給回路からの電源を供給しやすいようにインピーダンスを低減することが可能な回路基板モジュール、当該回路基板モジュールにおけるインピーダンス低減方法、および当該回路基板モジュールを備える情報処理装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１０】
図１および図２を参照して、本実施形態に係る回路基板モジュールについて説明する。図１は、本実施形態に係る回路基板モジュール１０を概略的に示す斜視図である。図２（ａ）は、本実施形態に係る回路基板モジュール１０を示す側面図である。図２（ｂ）は、（１，０）共振の発生時における各基板部位のインピーダンスを示す図である。
【００１１】
回路基板モジュール１０は、演算処理回路１２、電源供給回路１４および搭載基板１６を備えている。なお、演算処理回路１２および電源供給回路１４については周知技術であるため、図１では、搭載基板１６上における演算処理回路１２および電源供給回路１４の概略的な配置関係のみを示しており、これらの詳細は図示していない。
【００１２】
搭載基板１６は、演算処理回路１２および電源供給回路１４を搭載したプリント配線基板である。搭載基板１６は、演算処理回路１２および電源供給回路１４を搭載するための帯状の搭載面を有している。搭載基板１６の長手方向の一端には電源供給回路１４が搭載されており、搭載基板１６の長手方向の中央には演算処理回路１２が搭載されている。なお、図１では搭載基板１６は略矩形形状であるが、より複雑な形状であってもよい。
【００１３】
演算処理回路１２は、各種演算処理を行うことが可能なＣＰＵ（Central Processing Unit）である。演算処理回路１２は、搭載基板１６のほぼ中央の位置１６ａに搭載されている。演算処理回路１２の左右両側には、電源の供給を受けるための多数個（左側に５０個、右側に５０個）の電源ピン（入力ピンおよび接地ピン）１２ａ，１２ｂが幅方向に一定間隔ごとに設けられている。なお、演算処理回路１２は、チップセットなどの他の演算処理を行うＬＳＩ（Large Scale Integration）であってもよい。
【００１４】
電源供給回路１４は、演算処理回路１２に電源電圧を供給するＶＲＭ（Voltage Regulator Module）である。電源供給回路１４は、搭載基板１６の長手方向の一端の位置１６ｂに搭載されている。電源供給用の多数の配線が、電源供給回路１４から各電源ピン１２ａ，１２ｂまで延設されている。すなわち、多数の配線が、搭載基板１６の表面または内部に延設されており、電源供給回路１４と電源ピン１２ａ，１２ｂとを接続している。なお、搭載基板１６の面積を小さくするために、多数の配線は、電源供給回路１４と電源ピン１２ａ，１２ｂとを最短距離で結ぶ。
【００１５】
搭載基板１６は、演算処理回路１２の搭載部位１６ａから電源供給回路１４の搭載部位１６ｂ方向とは反対方向に向けて延びている。すなわち、搭載基板１６は、演算処理回路１２から見て電源供給回路１４とは反対方向に延びる延設部位１６ｃを有している。特に、搭載基板１６において、演算処理回路１２の搭載部位１６ａから延設部位１６ｃ方向の終端１６ｅまでの距離Ｌ２は、演算処理回路１２の搭載部位１６ａから電源供給回路１４の搭載部位１６ｂ方向の終端１６ｄまでの距離Ｌ１と同程度である。
【００１６】
図２（ｂ）には、電源供給回路１４から演算処理回路１２への電源供給に起因して（１，０）共振が発生した場合における各基板部位のインピーダンスが示されている。本実施形態では、搭載基板１６が延設部位１６ｃを有する構造としたため、図２（ｂ）に示されるように（１，０）共振が発生時に、演算処理回路１２の搭載部位１６ａは共振の節となる。よって、演算処理回路１２の電源ピン１２ａ，１２ｂ付近においてインピーダンスを低減できるため、電源供給回路１４から演算処理回路１２へ安定的に電源を供給することができる。
【００１７】
なお、電源ピン１２ａ，１２ｂ付近のインピーダンスを低減するためには、演算処理回路１２の搭載部位１６ａから延設部位１６ｃ方向の終端１６ｅまでの距離Ｌ２は、演算処理回路１２の搭載部位１６ａから電源供給回路１４の搭載部位１６ｂ方向の終端１６ｄまでの距離Ｌ１の０．７倍〜１．３倍であることが好ましい。より好適には、距離Ｌ２は、距離Ｌ１の０．８倍〜１．２倍である。さらに好適には、距離Ｌ２は、距離Ｌ１の０．９倍〜１．１倍である。そして、距離Ｌ２は距離Ｌ１の１．０倍であることが最適である。
【００１８】
本実施形態と比較するために、図３に従来技術の回路基板モジュール５０を示す。従来技術の回路基板モジュール５０は、搭載基板５６の一端に演算処理回路５２が搭載され、搭載基板５６の他端に電源供給回路５４が搭載される。この場合、演算処理回路５２の位置が（１，０）共振の腹となり、演算処理回路５２の電源ピンにおいてインピーダンスが高くなるため、電源供給回路５４から演算処理回路５２へ安定的に電源が供給され難くなる。
【００１９】
さらに図４および図５を参照して、本実施形態と従来技術を比較する。図４は、従来技術の回路基板モジュール５０におけるインピーダンス変化を示すグラフである。図４では、図３の電源ピン位置（Ａ点およびＢ点）のインピーダンスの測定結果が示されている。一方、図５は、本実施形態の回路基板モジュール１０におけるインピーダンス変化を示すグラフである。図５では、図２の電源ピン１２ａ，１２ｂ位置（Ａ点およびＢ点）のインピーダンスの測定結果が示されている。
【００２０】
従来技術の回路基板モジュール５０では、Ｂ点において１．５ＧＨｚ付近の周波数で（１，０）共振が発生し、インピーダンスが増大している。また、Ａ点およびＢ点において０．６ＧＨｚ付近の周波数でλ／４共振が発生し、インピーダンスが増大している。これに対して、本実施形態の回路基板モジュール１０では、（１．０）共振が発生しておらず、λ／４共振も抑制されているため、共振によるインピーダンスの増大が顕著に抑制されている。
【００２１】
なお、本実施形態の回路基板モジュール１０は、例えば図６に示されるようなノート型パーソナルコンピュータ１の内部に配置される。但し、本実施形態の回路基板モジュール１０は、ノート型パーソナルコンピュータ１に限らず、他の種類の情報処理装置に内部に配置されるものであってもよい。
【図面の簡単な説明】
【００２２】
【図１】本実施形態に係る回路基板モジュールを示す斜視図である。
【図２】本実施形態に係る回路基板モジュールを示す側面図である。
【図３】従来技術に係る回路基板モジュールを示す側面図である。
【図４】従来技術に係る回路基板モジュールにおけるインピーダンス変化を示すグラフである。
【図５】本実施形態に係る回路基板モジュールにおけるインピーダンス変化を示すグラフである。
【図６】ノート型パーソナルコンピュータを示す斜視図である。
【符号の説明】
【００２３】
１…ノート型パーソナルコンピュータ、１０…回路基板モジュール、１２…演算処理回路、１４…電源供給回路、１６…搭載基板
【図１】
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【図２】
2008251777.tif 000004
【図３】
2008251777.tif 000005
【図４】
2008251777.tif 000006
【図５】
2008251777.tif 000007
【図６】
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