(57)【要約】【課題】従来の半導体装置の製造方法においては、ドリフト領域中の充分に深い位置までコラム領域を形成するのが困難である。【解決手段】半導体装置１５は、面方位が｛１１０｝である主面を有する半導体基板２と、半導体基板２の上記主面上に設けられたｎ型ドリフト領域３と、ｎ型ドリフト領域３中に設けられ、スーパージャンクション構造を構成するｐ型コラム領域１６と、を含む縦型ＭＯＳＦＥＴ（半導体素子）を備えている。ｐ型コラム領域１６は、上記主面に垂直な方向（基板厚さ方向）について、複数に分断されている。【選択図】図１
2008227441.tif 000002
【特許請求の範囲】
【請求項１】
｛１１０｝面を主面とする第１導電型のドリフト領域を形成する工程と、
前記ドリフト領域中に、第２導電型の複数のコラム領域を、平面視で、互いに離間するように形成する工程と、を含み、
前記コラム領域は、前記主面に垂直な方向について、複数に分断されるように形成されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記コラム領域は、前記主面に垂直な方向からイオン注入することによって形成される半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第２導電型のコラム領域を形成する前記工程の前に、
前記ドリフト領域にコンタクトトレンチを形成する工程をさらに含み、
前記イオン注入は、前記コンタクトトレンチを介して実行されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２乃至３いずれかに記載の半導体装置の製造方法において、
前記イオン注入は、イオン注入エネルギーの大きさを段階的に変えながら実行される半導体装置の製造方法。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置の製造方法において、
前記ドリフト領域上に、第２導電型のベース領域を形成する工程と、
前記ベース領域上に、第１導電型のソース領域を形成する工程と、
前記ベース領域内に、トレンチ型のゲート電極を、ゲート絶縁膜を介在するように形成する工程と、をさらに含み、
前記コラム領域は、平面視で、前記ゲートトレンチの間に位置するように形成されていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記コンタクトトレンチ内に、ソース電極を埋め込む工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項７】
｛１１０｝面を主面とする第１導電型のドリフト領域と、
前記ドリフト領域中に設けられ、平面視で、互いに離間するように形成された第２導電型の複数のコラム領域と、を含む半導体素子を備え、
前記コラム領域は、前記主面に垂直な方向について、複数に分断されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ドリフト領域上に設けられた第２導電型のベース領域と、
前記ベース領域上に設けられた第１導電型のソース領域と、
前記ベース領域内に、ゲート絶縁膜を介して設けられたトレンチ型のゲート電極と、
を備える半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ゲート電極は、平面視でストライプ状に配置されており、
当該ゲート電極の延在方向は、＜１１０＞軸方向に等しい半導体装置。
【請求項１０】
請求項７乃至９いずれかに記載の半導体装置において、
前記半導体素子は、ＭＯＳＦＥＴ、ＩＧＢＴまたはサイリスタである半導体装置。
【請求項１１】
請求項８乃至１０いずれかに記載の半導体装置において、
前記コラム領域上に形成されたコンタクトトレンチと、
前記コンタクトトレンチ内に設けられたソース電極と、
をさらに含むことを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記コンタクトトレンチの底部は、断面視において、前記ベース領域よりも深い位置に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
低オン抵抗かつ高耐圧のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として、従来の横型よりも優れた縦型パワーＭＯＳＦＥＴが提案されている。この種の高耐圧ＭＯＳＦＥＴの重要な特性としては、オン抵抗とブレークダウン耐圧が挙げられる。オン抵抗とブレークダウン耐圧は、電界緩和層の抵抗率に依存し、電界緩和層中の不純物濃度を高くして抵抗率を下げるとオン抵抗を低減できるが、同時にブレークダウン耐圧も低下してしまうといったトレードオフの関係がある。このため、従来、耐圧を保持しつつ、軽減できるオン抵抗には限界があった。
【０００３】
近年、縦型ＭＯＳＦＥＴにおけるブレークダウン耐圧特性を維持したままオン抵抗を劇的に低減する技術として、スーパージャンクション構造が提案されている。図７は、スーパージャンクション構造を有する従来の半導体装置について、セル領域の単位構造の構成を示す断面図である。
【０００４】
半導体装置１は、半導体基板２と、半導体基板２上に形成され、電界緩和層として機能するn型ドリフト領域３と、n型ドリフト領域３上に形成されたベース領域４と、ベース領域４に形成されたソース領域５と、ゲート絶縁膜６と、ゲート絶縁膜６上に形成されたゲート電極７と、ゲート電極７上に形成された絶縁膜８と、絶縁膜８上に形成されるとともに、ソース領域５と接続して形成されたソース電極９と、n型ドリフト領域３において隣接する二つのゲート電極７間に形成されたp型コラム領域１０と、半導体基板２の裏面に形成されたドレイン電極１１とを含む。実際の半導体装置では、この単位構造がチップ面内に周期的に形成される。
【０００５】
ここで、半導体基板２、n型ドリフト領域３、およびソース領域５は、同導電型（ここではn型）とされる。また、ベース領域４およびp型コラム領域１０は、n型ドリフト領域３とは逆の導電型（ここではp型）とされる。さらに、n型ドリフト領域３とp型コラム領域１０とでは、各々の不純物ドーズ量は、ほぼ等しく設定される。
【０００６】
次に、以上のような構成を有する半導体装置の動作を説明する。ゲート−ソース間にバイアス電圧が印加されていない場合（ＭＯＳＦＥＴはオフ）にドレイン−ソース間に逆バイアス電圧を印加すると、ベース領域４とn型ドリフト領域３、およびp型コラム領域１０とn型ドリフト領域３の２つのｐｎ接合から空乏層が広がり、ドレイン−ソース間の漏れ電流は抑制される。すなわち、p型コラム領域１０とn型ドリフト領域３との界面がドレイン−ソース間の縦方向に延在しているため、空乏層は同界面から横方向に広がることとなる。
【０００７】
図７中に示す距離ｄの領域が空乏化されると、p型コラム領域１０とn型ドリフト領域３の全体が空乏化されることになる。これにより、半導体装置１のブレークダウン耐圧は、電界緩和層として機能するn型ドリフト領域３の不純物濃度によらず、ドリフト領域の厚さのみで決まることになる。このため、上記のようなスーパージャンクション構造を採用することにより、n型ドリフト領域３の不純物濃度を高くしてオン抵抗を低減しつつ、ブレークダウン耐圧を維持することが可能となる。また、ｎ型ドリフト領域３の厚さによって、ブレークダウン耐圧を制御することができ、半導体装置１のオン抵抗とブレークダウン耐圧の組み合わせは多様化される。
【０００８】
横型ＭＯＳＦＥＴの例ではあるが、特許文献１には、上記スーパージャンクション構造を有する超接合半導体素子が開示されている。
【０００９】
スーパージャンクション構造を有する半導体素子では、特許文献１に示されたような、ｎ型ドリフト領域中に形成する逆導電型（ここではp型）の領域を、ドリフト領域と同等の厚さに形成した場合に最大のブレークダウン耐圧が得られる。この構造を実現するために、非特許文献１に記載されたような、チップ面内にｐ／ｎ領域を並列させた構造を一定深さごとにエピタキシャル成長により形成する方法や、同文献に記載されたような、ドリフト層を貫通する深いトレンチを形成した後に斜めイオン注入により形成する方法が提案されている。しかしながら、いずれの方法も工程が複雑になり、工程制御ひいては素子特性制御が困難となる。
【００１０】
なお、本発明に関連する先行技術文献としては、特許文献１および非特許文献１の他に、特許文献２〜５が挙げられる。
【特許文献１】特開２００１−１３５８１９号公報
【特許文献２】特開２０００−２０８５２７号公報
【特許文献３】特開２００５−１９１２６８号公報
【特許文献４】特開２００１−３１３３９３号公報
【特許文献５】特開２００２−２９９６２２号公報
【非特許文献１】Proceedings of the 12th InternationalSymposium on Power Semiconductor Devices & IC's, P.73, 2000
【発明の開示】
【発明が解決しようとする課題】
【００１１】
縦型ＭＯＳＦＥＴは一般に、ＭＯＳＦＥＴのチャネルが形成される結晶面が、ゲート絶縁膜の信頼性やキャリア移動度が良好な面方位であるシリコン（１００）面となるように形成される。オリエンテーション・フラット（以下、OFと記す）面が（００１）となるような、シリコン（１００）基板を用いれば、図８に示すように、シリコン基板面上でOF面に垂直な方向［００１］および平行な方向［０１０］を互いに直交する結晶軸方向とすることができる。これらの結晶軸に対して、それぞれ垂直（平行でもよい）にチャネル面を形成すれば、いずれの方向でもシリコン｛１００｝面とすることができる。これにより、ＭＯＳＦＥＴのゲートトレンチ構造の配列を２つの直交軸に沿った正方格子状、あるいは1軸のみに沿ったストライプ状のいずれも選択可能となり、レイアウト設計の自由度が得られる。これらの利点から、従来の縦型ＭＯＳＦＥＴにはシリコン（１００）基板が用いられてきた。
【００１２】
しかしながら、図７に示すような、ドリフト領域内に、ｐ／ｎ領域を並列させたスーパージャンクション構造を形成する方法として、ｐ型領域（コラム領域）をイオン注入あるいは固相拡散によって形成する方法を用いる場合には、シリコン（１００）基板では次のような理由で素子のブレークダウン耐圧がある一定量に制限されてしまう。例えば、１００Vの高耐圧化には、少なくとも５μm程度の厚さのドリフト領域が必要となる。一般に半導体製造に用いられているイオン注入装置は、一定以上高速化すると得られるイオン電流が著しく減少するため、実用的な注入エネルギーは２MeV程度以下である。このエネルギーでは、ｐ型コラムのドーパントとしてボロンを用いた場合には、シリコン（１００）基板中に３μm程度以上の厚さでのｐ型コラム領域の形成は困難である。また、固相拡散の場合にも、ドリフト領域深さとともにｐ型ドーパントの横方向拡散が顕著になり、充分な深さまで分離されたｐ／ｎ領域の作成が困難となる。
【課題を解決するための手段】
【００１３】
本発明による半導体装置の製造方法は、｛１１０｝面を主面とする第１導電型のドリフト領域を形成する工程と、上記ドリフト領域中に、第２導電型の複数のコラム領域を、平面視で、互いに離間するように形成する工程と、を含み、上記コラム領域は、上記主面に垂直な方向について、複数に分断されるように形成されることを特徴とする。
【００１４】
この製造方法においては、面方位が｛１１０｝である、半導体基板の主面上にドリフト領域を形成している。これにより、ドリフト領域中の充分に深い位置までコラム領域を形成し易くなる。これは、図９（ａ）および図９（ｂ）に示すように、｛１１０｝面（（１１０）面およびこれと等価な面方位をすべて含む）は、｛１００｝面と比べて原子間に広がりをもった格子構造を有するためである。図９（ａ）および図９（ｂ）は、それぞれシリコンの（１００）面および（１１０）面の原子配列を示した模式図である。図中の黒い丸印がシリコン原子を表している。
【００１５】
また、本発明による半導体装置は、｛１１０｝面を主面とする第１導電型のドリフト領域と、上記ドリフト領域中に設けられ、平面視で、互いに離間するように形成された第２導電型の複数のコラム領域と、を含む半導体素子を備え、上記コラム領域は、上記主面に垂直な方向について、複数に分断されていることを特徴とする。
【００１６】
この半導体装置においては、面方位が｛１１０｝である、半導体基板の主面上にドリフト領域が設けられている。かかる構造であれば、上述の理由から、当該半導体装置の製造時にドリフト領域中の充分に深い位置までコラム領域を形成し易くなる。
【発明の効果】
【００１７】
本発明によれば、ドリフト領域中の充分に深い位置までコラム領域を形成し易い構造を有する半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００１９】
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１５は、面方位が｛１１０｝である主面を有する半導体基板２と、半導体基板２の上記主面上に設けられたｎ型ドリフト領域３と、ｎ型ドリフト領域３中に設けられ、スーパージャンクション構造を構成するｐ型コラム領域１６と、を含む縦型ＭＯＳＦＥＴ（半導体素子）を備えている。ｐ型コラム領域１６は、上記主面に垂直な方向（基板厚さ方向）について、複数に分断されている。換言すれば、一定の厚さのｎ型ドリフト領域３により隔てられた複数のp型コラム領域１６が、基板厚さ方向に沿って配置されている。本実施形態において半導体基板２は、シリコン基板である。
【００２０】
より詳細には、半導体装置１５は、半導体基板２と、半導体基板２上に形成され、電界緩和層として機能するn型ドリフト領域３と、n型ドリフト領域３上に形成されたベース領域４と、ベース領域４に形成されたソース領域５と、ゲート絶縁膜６と、ゲート絶縁膜６上に形成されたゲート電極７と、ゲート電極７上に形成された絶縁膜８と、絶縁膜８上に形成されるとともに、ソース領域５と接続して形成されたソース電極９と、半導体基板２の裏面に形成されたドレイン電極１１を含む。ゲート電極７は、ベース領域４に形成されたトレンチ内にゲート絶縁膜６を介して設けられている。また、ｐ型コラム領域１６は、平面視で、隣り合うゲート電極７間に位置している。実際の半導体装置では、この単位構造がチップ面内に周期的に形成される。
【００２１】
ここで、半導体基板２、n型ドリフト領域３、およびソース領域５は、同一の導電型（本実施形態ではn型）とされる。また、ベース領域４およびp型コラム領域１６は、n型ドリフト領域３とは逆の導電型（本実施形態ではp型）とされる。さらに、n型ドリフト領域３とp型コラム領域１６とでは、各々の不純物ドーズ量は、略等しく設定される。
【００２２】
本発明による半導体装置の製造方法の一実施形態として、半導体装置１５の製造方法の一例を説明する。この製造方法は、半導体基板２の上記主面上にｎ型ドリフト領域３を形成する工程と、n型ドリフト領域３中にｐ型コラム領域１６を形成する工程とを含む。ｎ型ドリフト領域３は、ｎ型エピタキシャル層として形成することができる。
【００２３】
本実施形態においてｐ型コラム領域１６は、イオン注入および熱処理によって形成される。このイオン注入は、イオン注入エネルギーの大きさを段階的に変えながら実行される。例えば、ｎ型ドリフト領域３の比抵抗および厚さをそれぞれ１Ωcmおよび８μmとした場合、当該ｎ型ドリフト領域３に対して、次のような条件でイオン注入を行う。すなわち、イオン種が11B+、エネルギーが低速側から１５０、５００、１０００、１５００ｋｅＶの４段階、ドーズ量が各エネルギー共に３．０×１０１２ａｔｏｍｓ／ｃｍ２という条件である。これにより、基板厚さ方向について複数に分断されるように、ｐ型コラム領域１６が形成される。
【００２４】
図２は、これらの条件により作成された半導体装置１５における、ボロン濃度の深さ方向分布を、基板面方位が（１００）である従来の半導体装置と比較したものである。本実施形態における半導体装置１５で特徴的なのは、１）同じ注入エネルギーでも、従来と比べて２倍以上の深さに分布している、２）エネルギーの異なる注入分布のピーク間で、ｎ型ドリフト領域のリン濃度よりも低い領域が形成されている、の２点である。
【００２５】
図３は、ドレイン−ソース間に印加するバイアスを変えて、ドレイン電流をプロットした電流−電圧波形である。上記１）の特徴により、スーパージャンクション効果がより深い領域まで充分に発揮され、本実施形態における半導体装置１５では、ドレイン電流が急激に増加するアバランシェ現象の発生するポイントが従来の半導体装置とくらべて３０Ｖ以上高くなっている。
【００２６】
図４は、本実施形態における半導体装置１５について、ブレークダウン耐圧を超えるバイアスがドレイン−ソース間に加わった場合のアバランシェ電流の経路５０を示す計算結果である。上記２）の特徴により、スーパージャンクション効果による空乏化がドリフト領域全体に及んだ場合には、ｐ型コラム領域内の負の電荷をもったアクセプタイオンとｎ型ドリフト領域内の正の電荷をもったドナーイオンによる電界が、ソース−ドレイン間に印加されたバイアスと同じ方向になる箇所がｐ型コラム領域とｎ型ドリフト領域の界面に形成され、当該箇所がブレークダウンポイントとなる。これにより、アバランシェ電流はｐ型コラム領域の中央を流れることとなり、ＭＯＳＦＥＴのゲート絶縁膜の破壊を回避できる。
【００２７】
本実施形態の効果を説明する。半導体装置１５においては、面方位が｛１１０｝である、半導体基板２の主面上にｎ型ドリフト領域３が設けられている。かかる構造であれば、当該半導体装置１５の製造時に、ｎ型ドリフト領域３中の充分に深い位置までｐ型コラム領域１６を形成し易くなる。実際、上述した本実施形態に係る製造方法においては、ｎ型ドリフト領域３中の充分に深い位置までｐ型コラム領域１６を容易に形成することができる。これは、図９（ａ）および図９（ｂ）に示したように、｛１１０｝面は｛１００｝面と比べて原子間に広がりをもった格子構造となり、イオン注入や熱拡散時にチャネリングによってより深い領域へドーパントを配置することができるためである。
【００２８】
また、イオン注入および熱処理によってｐ型コラム領域１６を形成することにより、非特許文献１に記載の方法とは異なり、工程が複雑になるのを防ぐことができる。このため、工程制御ひいては素子特性制御が容易となる。
【００２９】
このように、本実施形態によれば、スーパージャンクション構造を有する半導体装置１５において、特性制御が容易で、低抵抗かつ高耐圧の素子を実現できる。
【００３０】
ところで、特許文献２には、素子の形成される基板主面の面方位を｛１１０｝面とすることが開示されている。しかしながら、同文献の方法ではｐ型コラム領域が基板厚さ方向に連続的に形成される。そのため、その方法をトレンチゲート型の縦型ＭＯＳＦＥＴに適用した場合、ゲート−ソース間へのゲートバイアスが印加されていないＭＯＳＦＥＴオフ時に、ドレイン−ソース間にブレークダウン耐圧を超えるバイアスが加わった際に発生するアバランシェ電流が、トレンチゲートの側壁を介して流れることになる。これにより、ゲート絶縁膜にダメージによる欠陥が生成され、ゲート絶縁膜の信頼性やＭＯＳＦＥＴ特性が劣化してしまう。素子のブレークダウン耐圧を超えた場合に起こるアバランシェ崩壊は、実際の集積回路内では、回路のインダクタンスによる逆起電力などによって発生する可能性があるため、充分な耐性をもった素子設計が重要である。本実施形態によれば、ｐ型コラム領域１６が基板厚さ方向について複数に分断されているため、かかる問題を回避することができる。
（第２実施形態）
【００３１】
図５は、本発明による半導体装置の第２実施形態を示す断面図である。また、図６は、同半導体装置を示す平面図である。図６のＡ−Ａ'線に沿った断面が図５に相当する。本実施形態の半導体装置１００においては、図６に示すように、ｐ型コラム領域１６およびゲート電極７が平面視でストライプ状に配置されている。これらの延在方向は、［−１１０］軸方向に等しい。これに垂直な方向が、［００１］軸方向となる。すなわち、半導体基板２の（１１０）面上の［−１１０］軸方向と平行に、ｐ型コラム領域１６およびゲート電極７がストライプ状に形成されている。
【００３２】
図５に示すように、トレンチゲート（ゲート電極７）を囲むようにして形成されたゲート絶縁膜６には、シリコン酸化膜を用いている。本実施形態においては、トレンチゲート側面が（００１）面、トレンチゲート底面が（１１０）面となっている。ここで、（１１０）面での酸化速度は（００１）面でのそれよりも速いことから、トレンチゲート底面のゲート絶縁膜１１２の方が同側面のゲート絶縁膜１１１よりも厚く形成されている。この結果、ソース−ドレイン間に印加されたバイアスによりトレンチゲート底面に加わる電界が緩和され、ブレークダウン耐圧を高めることが可能となる。
【００３３】
また、ＭＯＳＦＥＴのチャネル形成面を、シリコン基板の面方位としては最大の電子移動度が得られる（００１）面とすることが可能となるため、オン電流を高めることができ、結果としてオン抵抗を低減することが可能となる。本実施形態のその他の構成および効果は、上記実施形態と同様である。
（第３実施形態）
【００３４】
図１０は、本発明による半導体装置の第３実施形態を示す断面図である。半導体装置２０１は、第１実施形態で示した半導体装置１５と同様に、面方位が｛１１０｝である主面を有する半導体基板２と、半導体基板２の上記主面上に設けられたｎ型ドリフト領域３と、ｎ型ドリフト領域３中に設けられ、スーパージャンクション構造を構成するｐ型コラム領域１６と、と含む縦型ＭＯＳＦＥＴを備えている。さらに、半導体装置２０１は、半導体基板２の上記主面上のｐ型コラム領域１６上にコンタクトトレンチ２０２が形成されている。また、コンタクトトレンチ２０２の側面および底面に沿ってｐ型領域２０３が形成され、コンタクトトレンチ２０２内にベース領域４を介してソース電極９が設けられている。
【００３５】
ここで、コンタクトトレンチ２０２の底部は、断面視において、ベース領域４よりも深い位置まで形成されている。また、コンタクトトレンチ２０２は、平面視で、隣り合うゲート電極７間に位置し、ソース電極９によって埋め込まれている。
【００３６】
本発明による半導体装置の製造方法の一実施形態として、半導体装置２０１の製造方法の一例を、図１１を用いて説明する。ｎ型ドリフト領域３を形成するところまでは、前述の第１実施形態における半導体装置１５と同様である。その後、ｐ型コラム領域１６を形成する前に、平面視で、隣り合うトレンチ型のゲート電極７間において、半導体基板２に新たにコンタクトトレンチ２０２をドライエッチング等により形成する（図１１（ａ））。さらに半導体基板２に対して、熱酸化を行った後、ウェットエッチング等によりコンタクトトレンチ２０２の底部の角を丸める（図１１（ｂ））。
【００３７】
つづいてリソグラフィ技術により半導体基板２上に、マスク２０４を形成した後、コンタクトトレンチ２０２からｐ型ドーパントのイオン注入を、イオン注入エネルギーを段階的に変えながら実施する（図１１（ｃ））。例えば、第１実施形態と同様に、ｎ型ドリフト領域３の比抵抗および厚さを、それぞれ１Ωｃｍおよび８μｍとし、またコンタクトトレンチ２０２の深さを１μｍとした場合、ｎ型ドリフト領域３中へのｐ型コラム領域１６に際して、第１実施形態による半導体装置１５と比べて、より小さいエネルギーでイオン注入を行う。用いるイオン注入条件は、イオン種が１１Ｂ＋、エネルギーは低速側から、２０，３２０，５００ｋｅＶの３段階で、ドーズ量は各エネルギーとも３．０×１０１２ａｔｏｍｓ／ｃｍ２という条件である。これにより、第１実施形態による半導体装置１５のｐ型コラム領域１６のうち、５００，１０００，１５００ｋｅＶのエネルギーで注入した３箇所と同じ深さにピーク濃度をもつような、３つのｐ型コラム領域１６が形成される。
【００３８】
つづいて、ベース領域４形成のため、コンタクトトレンチ２０２の形成部を介して、ｐ型ドーパント注入を実行する（図１１（ｄ））。例えば、傾斜角度７度として、半導体基板２を連続回転、あるいは６０度（または３６０度を整数で除した角度のいずれかの角度）ごとに回転しながら、ｐ型ドーパント注入を行う。これにより、前記コンタクトトレンチ２０２の側面および底面にそって、ｐ型領域２０３が形成される。さらにソース領域５をイオン注入により形成する。さらに、コンタクトトレンチ２０２内に、ソース電極９を埋め込み、本実施形態における半導体装置２０１が形成される（図１０）。このようにして製造することにより、半導体装置２０１は、第１実施形態による半導体装置１５のｐ型コラム領域１６のうち、一番低エネルギーの１５０ｋｅＶ注入によるｐ型コラム領域１６深さに相当する領域にも、半導体基板２主面に対して垂直な方向にｐｎ接合界面が延在するような構造となる。
【００３９】
ここで、コンタクトトレンチ２０２の底部は、ベース領域４よりも深い位置まで形成されているため、ベース領域４とｎ型ドリフト領域３の間に形成されたｐｎ接合面は、半導体基板２の主面と平行な方向だけでなく、主面に垂直な方向（基板厚さ方向）にも延在している（図１０）。ここで、ベース領域４よりも深い位置とは、ゲート絶縁膜６に接するベース領域４の位置よりも深い位置であり、ｐ型領域２０３は含まれない。これに対し、第１実施形態による半導体装置１５では、ベース領域４とｎ型ドリフト領域３の間のｐｎ接合面は半導体基板２の主面と平行な方向にのみ形成されている（図１）。
【００４０】
図１２は、本実施形態における半導体装置２０１について、ＭＯＳＦＥＴオフ時の逆バイアスによるセル内の平均的な電界分布を示す。コンタクトトレンチ２０２をソース電極９で埋め込んでいるため、当該ソース電極９部への空乏層の延びが抑えられる分、ベース／ドリフト層界面近傍での電界強度の若干の減少が見られる。しかしながら、ベース／ドリフト層界面に延在したｐｎ接合面に起因したスーパージャンクション効果により、全体として電界強度の減少は最低限に抑制されている。
【００４１】
図１３は、第１実施形態による半導体装置１５での、同様の電界分布を示す。基板／ドリフト層界面近傍からベース／ドリフト層界面近傍まで一定の電界強度が保たれている。なお、電界強度の深さ方向の積分値が、素子のブレークダウン耐圧にほぼ比例する。
【００４２】
図１４は、本実施形態における半導体装置２０１について、ドレインバイアスとドレイン電流による電流−電圧波形について、第１実施形態における半導体装置１５のものと比較した結果を示している。半導体装置２０１のドレイン電流が急激に増加するアバランシェ現象の発生するポイントは、半導体装置１５と比べ、２Ｖ程度の低下に抑えられている。コンタクトトレンチ２０２の深化によるベース／ｎ型ドリフト界面でのスーパージャンクション効果の高まりによって、コンタクトトレンチ２０２部に埋め込まれたソース電極９による影響は最小限に抑制されていることが示されている。
すなわち、本実施形態における半導体装置２０１では、１５００ｋｅＶというスループットの悪い、高エネルギーでのイオン注入を行うことなく、またイオン注入回数も第1実施形態が４回であったのに対し、本実施形態では３回へ軽減できた上で、第１実施形態による半導体装置１５と同等のスーパージャンクション効果を有する構造を実現できる。
【００４３】
なお、本実施形態における半導体装置２０１の製造過程のうち、図１１（ｃ）の段階で、ｐ型コラム領域１６のためのマスク２０４を利用して、例えば傾斜角度５度にて、半導体基板２を連続回転、あるいは６０度（または３６０度を整数で除した角度のいずれかの角度）ごとに回転しながら、ｐ型ドーパント注入を行うことによって、コンタクトトレンチ２０２の側面および底面にそったｐ型領域の濃度を高めることができ、ブレークダウン耐圧を向上させることも可能である。当該ｐ型ドーパント注入条件としては、例えばイオン種が１１Ｂ＋、加速エネルギー１０ｋｅＶ、ドーズ量３．０×１０１３ａｔｏｍｓ／ｃｍ２で行う。
【００４４】
また、コンタクトトレンチ２０２をメタルなどの導電物で形成されたソース電極９で埋め込んだことによる効果としては次のようなものがある。ゲート−ソース間のバイアスがゼロのＭＯＳＦＥＴオフ状態での、ブレークダウン時の電流経路がコンタクトトレンチ２０２の下、つまり、トレンチ型ゲート電極７から離れた位置に形成されるため、ゲート絶縁膜６へのダメージが回避される。これによって、ブレークダウン時の素子破壊が抑制される。また、ｐ型コラム領域１６の直上に、コンタクトトレンチ２０２を設けることにより、ｐ型コラム領域１６形成のためのイオン注入の低エネルギー化、さらにはイオン注入回数の低減が可能となり、第1実施形態と同等のブレークダウン耐圧を維持しつつ、生産性が向上できる。
【００４５】
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、第１導電型がn型、第２導電型がp型である場合を例として説明したが、第１導電型がp型、第２導電型がn型であってもよい。
【００４６】
また、半導体装置に形成される能動素子（半導体素子）としてパワーＭＯＳＦＥＴを例示した。しかし、当該半導体素子は、ＭＯＳＦＥＴに限定されることはなく、例えば、ＩＧＢＴまたはゲート付サイリスタであってもよい。その場合にも、ＭＯＳＦＥＴの場合と同様の効果が得られる。また、平面視におけるゲート電極７の形状は、ストライプ形状に限られず、多角形や網目状であってもよい。この場合は、ｐ型コラム領域１６は、平面視において、多角形や網目で囲まれた領域の中央付近に形成される。
【００４７】
また、面方位、結晶軸方向については、例えば（１１０）面と（０１１）面とは等価であり、これらの等価な面方位、結晶軸方向を利用しても同様の効果が得られる。また、ストライプ状に配置されたゲート電極の延在方向は、［１１０］軸方向に限られず、＜１１０＞軸（[１１０]軸およびこれと等価な軸方位をすべて含む）方向であればよい。この場合でも、同様の効果が得られる。
【図面の簡単な説明】
【００４８】
【図１】第１実施形態における半導体装置の構成を示す断面図である。
【図２】第１実施形態における半導体装置での、ｐ型コラム領域を形成するボロンの深さ方向分布を示す図である。
【図３】従来の半導体装置と、第１実施形態における半導体装置の電流−電圧波形を示す図である。
【図４】第１実施形態における半導体装置のアバランシェ電流経路を示す計算結果である。
【図５】第２実施形態における半導体装置の構成を示す断面図である。
【図６】第２実施形態における半導体装置の構成を示す上面図である。
【図７】スーパージャンクション構造を有する従来の半導体装置についてのセル領域単位構造の構成を示す断面図である。
【図８】（００１）面をＯＦ面とした、（１００）基板上での各結晶軸方向、面方位を示す図である。
【図９】（ａ）および（ｂ）は、それぞれシリコンの（１００）面および（１１０）面の原子配列を示した模式図である。
【図１０】第３実施形態における半導体装置の構成を示す断面図である。
【図１１】第３実施形態における半導体装置の製造方法を示す図である。
【図１２】第３実施形態における半導体装置の断面図と、逆バイアス時の電界分布図である。
【図１３】第１実施形態における半導体装置の断面図と、逆バイアス時の電界分布図である。
【図１４】第３実施形態における半導体装置２０１と、第１実施形態における半導体装置１５の電流−電圧波形を示す図である。
【符号の説明】
【００４９】
１  半導体装置
２  半導体基板
３  ｎ型ドリフト領域
４  ベース領域
５  ソース領域
６  ゲート絶縁膜
７  ゲート電極
８  絶縁膜
９  ソース電極
１０  ｐ型コラム領域
１１  ドレイン電極
１５  半導体装置
１６  ｐ型コラム領域
１００  半導体装置
１１１  ゲート絶縁膜
１１２  ゲート絶縁膜
２０１  半導体装置
２０２  コンタクトトレンチ
２０３  ｐ型領域
２０４  マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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