(57)【要約】【課題】メモリ量を増加させることなくあらゆる波形を出力することができ、サイドローブを小さくすることができる周波数シンセサイザシステムを得る。【解決手段】本システム後段に接続されたアナログ回路４０によって生じる位相誤差を補正する位相補正周波数データを格納する位相補正周波数データ格納メモリ２０と、位相補正周波数データ及び設定された開始周波数を加算する加算器２１と、所定時間毎に設定された周波数掃引ステップの割合で変化する周波数データを出力する周波数アキュムレータ３１と、加算器２１からの出力データ及び周波数アキュムレータ３１からの周波数データを加算する加算器３２と、加算器３２からのデータの値により出力を増加、減少させ、時間毎に位相が変化する位相データを出力する位相アキュムレータ３３とを設けた。【選択図】図１
2008259110.tif 000002
【特許請求の範囲】
【請求項１】
本システム後段に接続されたアナログ回路によって生じる位相誤差を補正する位相補正周波数データを格納する位相補正周波数データ格納メモリと、
前記位相補正周波数データ及び設定された開始周波数を加算する第１の加算器と、
所定時間毎に設定された周波数掃引ステップの割合で変化する周波数データを出力する周波数アキュムレータと、
前記第１の加算器からの出力データ及び前記周波数アキュムレータからの周波数データを加算する第２の加算器と、
前記第２の加算器からのデータの値により出力を増加、減少させ、時間毎に位相が変化する位相データを出力する位相アキュムレータと
を備えたことを特徴とする周波数シンセサイザシステム。
【請求項２】
前記位相補正周波数データ格納メモリは、
予め測定した前記アナログ回路の出力と、理想的に周波数−位相特性が線形な波形とを比較して、本システム全体の位相誤差の周波数応答を算出し、この周波数応答を時間微分して得られる位相補正周波数を格納する
ことを特徴とする請求項１記載の周波数シンセサイザシステム。
【請求項３】
予め測定した、本システム後段に接続されたアナログ回路の群遅延特性データを格納する群遅延データ格納メモリと、
所定時間毎に設定された周波数掃引ステップの割合で変化する周波数データを出力する周波数アキュムレータと、
前記周波数アキュムレータからの周波数データ及び設定された開始周波数を加算する第１の加算器と、
前記設定された周波数掃引ステップ及び前記第１の加算器の出力に応じた前記群遅延データ格納メモリからの群遅延データを乗算する乗算器と、
前記乗算器からの出力データ及び前記第１の加算器からの出力データを加算する第２の加算器と、
前記第２の加算器からのデータの値により出力を増加、減少させ、時間毎に位相が変化する位相データを出力する位相アキュムレータと
を備えたことを特徴とする周波数シンセサイザシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、レーダ送受信機等のＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ）を用いて周波数掃引波形を発生させるシステムにおいて、システムの周波数特性に起因する位相誤差を補正し、システムの出力波形の位相の線形性を改善する機能を有する周波数シンセサイザシステムに関するものである。
【背景技術】
【０００２】
周波数シンセサイザに関しては、位相誤差の改善方法として様々な技術が提案されていることは周知のところである。例としては、位相誤差信号からスプリアスキャンセル信号を合成し、出力正弦波信号から減算する機能をＤＤＳ内部に持つ方法がある（例えば、特許文献１参照）。
【０００３】
従来の周波数シンセサイザシステムについて図５から図７までを参照しながら説明する。図５は、従来の周波数シンセサイザシステムの構成を示すブロック図である。
【０００４】
図５において、従来の周波数シンセサイザシステムは、制御回路１０と、ＤＤＳ３０とが設けられている。
【０００５】
制御回路１０は、周波数掃引ステップ設定値（Δω）Ｓ１と、開始周波数設定値（ω）Ｓ２を出力する。
【０００６】
ＤＤＳ３０は、周波数アキュムレータ３１と、加算器３２と、位相アキュムレータ３３と、位相／振幅変換器３４と、Ｄ／Ａ変換器３５とが設けられている。なお、ＤＤＳ３０の後段にアンプ、フィルタなどのアナログ回路４０が接続されている。
【０００７】
つぎに、従来の周波数シンセサイザシステムの動作について図面を参照しながら説明する。図６は、従来の周波数シンセサイザシステムにおいて周波数掃引波形をパルス圧縮相関処理した後の波形の例を示す図である。また、図７は、従来の周波数シンセサイザシステムにおいて位相誤差を持つ波形をパルス圧縮相関処理した後の波形の例を示す図である。
【０００８】
周波数掃引ステップ設定値（Δω）Ｓ１が、周波数アキュムレータ３１に入力され、この周波数アキュムレータ３１は、時間ｔ毎に一定値Δω（周波数掃引ステップ設定値）の割合で変化する周波数データＳ３を出力する。
【０００９】
開始周波数設定値（ω）Ｓ２が、加算器３２で周波数データＳ３と加算されて出力の周波数（ω＋Δωｔ）のデータＳ４となり、位相アキュムレータ３３に入力される。
【００１０】
位相アキュムレータ３３は、周波数（ω＋Δωｔ）のデータＳ４の値により出力Ｓ５を増加、減少させ、時間毎に位相が変化する波形を出力するが、データＳ４が時間ｔによりω＋Δωｔと変化することにより、ＤＤＳ３０の周波数が掃引される。周波数掃引波形を発生させるシステムでは、パルス圧縮等の相関処理が行われる。
【００１１】
図６は、周波数掃引波形をパルス圧縮相関処理した波形の例である。図６において、横軸は距離、縦軸は振幅をそれぞれ表す。
【００１２】
特許文献１のような周波数シンセサイザはＤＤＳ自身の位相誤差を改善するが、任意の周波数特性をもつアナログ回路４０を含む周波数シンセサイザシステム全体の位相誤差に対してはその改善効果の範疇ではない。位相誤差のない理想のＤＤＳ３０の出力（Ａｓｉｎ（（ω＋Δωｔ／２）ｔ＋Φ））に対して（∵位相は周波数の時間積分により求められるため、周波数がω＋Δωｔのとき、位相はωｔ＋（１／２）＊Δωｔ｀２＋Φ）、アナログ回路４０を通過した後は、アナログ回路４０含む周波数シンセサイザシステム全体の周波数特性に起因する位相誤差（Φｓ（ω））が付加された出力（Ａｓｉｎ（（ω＋Δωｔ／２）ｔ＋Φ＋Φｓ（ω））が出力される。
【００１３】
図７は、位相誤差を持つ波形をパルス圧縮相関処理した波形の例である。図７において、横軸は距離、縦軸は振幅をそれぞれ表す。位相誤差があると、図７のように波形が広がるという欠点がある。
【００１４】
別の従来の周波数シンセサイザシステムについて図８を参照しながら説明する。図８は、別の従来の周波数シンセサイザシステムの構成を示すブロック図である。
【００１５】
図８において、別の従来の周波数シンセサイザシステムは、制御回路１０と、波形データメモリ５０と、Ｄ／Ａ変換器５１とが設けられている。
【００１６】
周波数シンセサイザシステムの周波数特性を補正したデータを波形データメモリ５０に格納することで、理想の出力（Ａｓｉｎ（（ω＋Δωｔ／２）ｔ＋Φ））が得られるが、複数の設定の全波形データを格納するため波形データメモリ５０のデータ量が膨大になり、また、生成できる波形の種類も限られてしまうという欠点がある。
【００１７】
他の従来の周波数シンセサイザシステムについて図９から図１１までを参照しながら説明する。図９は、他の従来の周波数シンセサイザシステムの構成を示すブロック図である。
【００１８】
図９において、他の従来の周波数シンセサイザシステムは、制御回路１０と、位相オフセット機能を持つＤＤＳ３０と、位相補正値格納メモリ５２とが設けられている。
【００１９】
制御回路１０は、周波数掃引ステップ設定値（Δω）Ｓ１と、開始周波数設定値（ω）Ｓ２を出力する。
【００２０】
ＤＤＳ３０は、周波数アキュムレータ３１と、加算器３２と、位相アキュムレータ３３と、加算器３９と、位相／振幅変換器３４と、Ｄ／Ａ変換器３５とが設けられている。なお、ＤＤＳ３０の後段にアンプ、フィルタなどのアナログ回路４０が接続されている。
【００２１】
ＤＤＳ３０の機能に加え、加算器３９と位相補正値格納メモリ５２により位相補正値（−Φｓ（ｔ））を加えることで、理想の出力（Ａｓｉｎ（（ω＋Δωｔ／２）ｔ＋Φ））が得られるが、複数の設定の全波形毎に補正データを格納するため位相補正値格納メモリ５２のデータ量が膨大になる。また、位相補正データを時間軸上で間引いてメモリ量を少なくした場合、位相補正値が時間でステップ状に変化するため完全には補正しきれず、また、不連続的な位相補正がサイドローブの発生原因になるという欠点がある。
【００２２】
図１０は、他の従来の周波数シンセサイザシステムにおいてステップ状に位相誤差を補正することを説明するための図である。図１０において、横軸は時間、縦軸は位相をそれぞれ表す。また、細い正弦波状の線は補正前の位相、破線は位相補正量、太い線は補正跡の位相をそれぞれ示す。
【００２３】
また、図１１は、他の従来の周波数シンセサイザシステムにおいて位相補正した波形をパルス圧縮相関処理した波形の例を示す図である。図１１において、横軸は距離、縦軸は振幅をそれぞれ表す。不連続的な位相補正をした場合、図１１のように大きなサイドローブが発生するという欠点がある。
【００２４】
【特許文献１】特開平６−２５２６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上述したような他の従来の周波数シンセサイザシステムでは、複数の設定の全波形毎に補正データを格納するためメモリのデータ量が膨大になる。また、位相補正データを時間軸上で間引いてメモリ量を少なくした場合、位相補正値が時間でステップ状に変化するため完全には補正しきれず、また、不連続的な位相補正がサイドローブの発生原因になるという問題点があった。
【００２６】
この発明は、上述のような課題を解決するためになされたもので、その目的は、メモリ量を増加させることなくあらゆる波形を出力することができ、サイドローブを小さくすることができる周波数シンセサイザシステムを得るものである。
【課題を解決するための手段】
【００２７】
この発明に係る周波数シンセサイザシステムは、本システム後段に接続されたアナログ回路によって生じる位相誤差を補正する位相補正周波数データを格納する位相補正周波数データ格納メモリと、前記位相補正周波数データ及び設定された開始周波数を加算する第１の加算器と、所定時間毎に設定された周波数掃引ステップの割合で変化する周波数データを出力する周波数アキュムレータと、前記第１の加算器からの出力データ及び前記周波数アキュムレータからの周波数データを加算する第２の加算器と、前記第２の加算器からのデータの値により出力を増加、減少させ、時間毎に位相が変化する位相データを出力する位相アキュムレータとを設けたものである。
【発明の効果】
【００２８】
この発明に係る周波数シンセサイザシステムは、メモリ量を増加させることなくあらゆる波形を出力することができ、サイドローブを小さくすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
実施の形態１．
この発明の実施の形態１に係る周波数シンセサイザシステムについて図１から図３までを参照しながら説明する。図１は、この発明の実施の形態１に係る周波数シンセサイザシステムの構成を示すブロック図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。
【００３０】
図１において、この発明の実施の形態１に係る周波数シンセサイザシステムは、制御回路１０と、位相補正周波数データ格納メモリ２０と、加算器（第１の加算器）２１と、ＤＤＳ３０とが設けられている。
【００３１】
制御回路１０は、周波数掃引ステップ設定値（Δω）Ｓ１と、開始周波数設定値（ω）Ｓ２と、位相補正周波数データを出力する。
【００３２】
ＤＤＳ３０は、周波数アキュムレータ３１と、加算器（第２の加算器）３２と、位相アキュムレータ３３と、位相／振幅変換器３４と、Ｄ／Ａ変換器３５とが設けられている。なお、ＤＤＳ３０の後段にアンプ、フィルタなどのアナログ回路４０が接続されている。
【００３３】
つぎに、この実施の形態１に係る周波数シンセサイザシステムの動作について図面を参照しながら説明する。
【００３４】
図２は、この発明の実施の形態１に係る周波数シンセサイザシステムにおいて設定周波数を変化させることにより位相誤差を補正することを説明するための図である。また、図３は、この発明の実施の形態１に係る周波数シンセサイザシステムにおいて位相補正した波形をパルス圧縮相関処理した波形の例を示す図である。
【００３５】
まず、周波数アキュムレータ３１は、時間ｔ毎に一定値Δω（周波数掃引ステップ設定値Ｓ１）の割合で変化する周波数データＳ５を出力する。
【００３６】
予め測定したアナログ回路４０の出力Ｓ１０（Ａｓｉｎ（（ω＋Δωｔ／２）ｔ＋Φ＋Φｓ（ｔ））と、理想的に周波数−位相特性が線形な波形（Ａｓｉｎ（（ω＋Δωｔ／２）ｔ＋Φ）を比較し、周波数シンセサイザシステム全体の位相誤差の周波数応答（Φｓ（ｔ））を算出する。
【００３７】
この位相誤差の周波数応答（Φｓ（ｔ））を時間微分して得られる位相補正周波数（−ｄ／ｄｔ  Φｓ（ｔ））を位相補正周波数データ格納メモリ２０に格納する。位相補正周波数データＳ３は、位相アキュムレータ３３により時間積分されるため、位相アキュムレータ３３の出力Ｓ７では位相補正データ（−Φ（ｔ））となる。
【００３８】
従って、設定された開始周波数に応じた位相補正周波数データＳ３を加算器２１に入力することにより、下記の式（１）に示すように、位相誤差が補正された出力Ｓ４を得ることができる。
【００３９】
Ａｓｉｎ（（ω＋Δωｔ／２）ｔ＋Φ＋Φｓ（ｔ）−Φｓ（ｔ））
＝Ａｓｉｎ（（ω＋Δωｔ／２）ｔ＋Φ）                                  式（１）
【００４０】
加算器３２は、加算器２１の出力Ｓ４と、周波数アキュムレータ３１から出力された周波数データＳ５を加算したデータＳ６を位相アキュムレータ３３へ出力する。
【００４１】
位相アキュムレータ３３は、データＳ６の値により出力Ｓ７を増加、減少させ、時間毎に位相が変化する波形を出力する。従って、データＳ６が時間ｔによりω＋Δωｔと変化することにより、ＤＤＳ３０の周波数が掃引される。そして、位相／振幅変換器３４は、位相アキュムレータ３３からの位相データＳ７を振幅データＳ８に変換し、Ｄ／Ａ変換器３５は、振幅データＳ８をアナログ信号Ｓ９に変換してアナログ回路４０へ出力する。
【００４２】
図２において、横軸は時間、縦軸は位相をそれぞれ表す。また、細い正弦波状の線は補正前の位相、破線は位相補正量、太い線は補正跡の位相をそれぞれ示す。
【００４３】
図３において、横軸は距離、縦軸は振幅をそれぞれ表す。この図３は、図１１と同じ位相誤差を有する条件で、位相補正した波形をパルス圧縮相関処理した波形の例である。この図３によれば、設定周波数を変化させて位相補正をした場合、図１１に比較してサイドローブを小さくすることができるという効果がある。
【００４４】
実施の形態２．
この発明の実施の形態２に係る周波数シンセサイザシステムについて図４を参照しながら説明する。図４は、この発明の実施の形態２に係る周波数シンセサイザシステムの構成を示すブロック図である。
【００４５】
図４において、この発明の実施の形態２に係る周波数シンセサイザシステムは、制御回路１０と、群遅延データ格納メモリ２２と、乗算器２３と、ＤＤＳ３０とが設けられている。
【００４６】
制御回路１０は、周波数掃引ステップ設定値（Δω）Ｓ１と、開始周波数設定値（ω）Ｓ２を出力する。
【００４７】
ＤＤＳ３０は、周波数アキュムレータ３１と、加算器（第１の加算器）３２と、加算器（第２の加算器）３６と、位相アキュムレータ３３と、位相／振幅変換器３４と、Ｄ／Ａ変換器３５とが設けられている。なお、ＤＤＳ３０の後段にアンプ、フィルタなどのアナログ回路４０が接続されている。
【００４８】
つぎに、この実施の形態２に係る周波数シンセサイザシステムの動作について図面を参照しながら説明する。
【００４９】
まず、周波数アキュムレータ３１は、時間ｔ毎に一定値Δω（周波数掃引ステップ設定値Ｓ１）の割合で変化する周波数データＳ３を出力する。
【００５０】
加算器３２は、開始周波数設定値（ω）Ｓ２と周波数データＳ３を加算して周波数データ（ω＋Δωｔ）Ｓ４を、加算器３６へ出力する。
【００５１】
群遅延データ格納メモリ２２には、予め測定したアナログ回路４０の群遅延特性（−ｄ／ｄωΦｓ（ω））を格納しておき、加算器３２の出力Ｓ４に応じた群遅延時間（−ｄ／ｄωΦｓ（ω＋Δωｔ））であるデータＳ５を乗算器２３に出力する。
【００５２】
この乗算器２３は、データＳ５と周波数掃引ステップ設定値（Δω）Ｓ１を乗算する。この周波数ステップ設定値は、周波数ωの時間微分に相当するので、群遅延時間（−ｄ／ｄωΦｓ（ω＋Δωｔ））と周波数掃引ステップΔωの積は位相誤差の時間微分、すなわち周波数補正値（−ｄ／ｄｔΦｓ（ｔ））に相当する。
【００５３】
これを周波数補正値として加算器３６に入力して位相アキュムレータ３３の入力に加算することにより、上記の実施の形態１と同様の補正出力を得ることができる。この実施の形態２では、群遅延データの格納データが周波数設定によらないため、メモリ量を増加させることなくあらゆる波形を出力することが可能となる効果がある。
【図面の簡単な説明】
【００５４】
【図１】この発明の実施の形態１に係る周波数シンセサイザシステムの構成を示すブロック図である。
【図２】この発明の実施の形態１に係る周波数シンセサイザシステムにおいて設定周波数を変化させることにより位相誤差を補正することを説明するための図である。
【図３】この発明の実施の形態１に係る周波数シンセサイザシステムにおいて位相補正した波形をパルス圧縮相関処理した波形の例を示す図である。
【図４】この発明の実施の形態２に係る周波数シンセサイザシステムの構成を示すブロック図である。
【図５】従来の周波数シンセサイザシステムの構成を示すブロック図である。
【図６】従来の周波数シンセサイザシステムにおいて周波数掃引波形をパルス圧縮相関処理した後の波形の例を示す図である。
【図７】従来の周波数シンセサイザシステムにおいて位相誤差を持つ波形をパルス圧縮相関処理した後の波形の例を示す図である。
【図８】別の従来の周波数シンセサイザシステムの構成を示すブロック図である。
【図９】他の従来の周波数シンセサイザシステムの構成を示すブロック図である。
【図１０】他の従来の周波数シンセサイザシステムにおいてステップ状に位相誤差を補正することを説明するための図である。
【図１１】他の従来の周波数シンセサイザシステムにおいて位相補正した波形をパルス圧縮相関処理した波形の例を示す図である。
【符号の説明】
【００５５】
１０  制御回路、２０  位相補正周波数データ格納メモリ、２１  加算器、２２  群遅延データ格納メモリ、２３  乗算器、３１  周波数アキュムレータ、３２  加算器、３３  位相アキュムレータ、３４  位相／振幅変換器、３５  Ａ／Ｄ変換器、３６  加算器、４０  アナログ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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