(57)【要約】【課題】双方向サイリスタのホールド電流の低減を転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下を招かないで達成することが困難であった。【解決手段】双方向サイリスタを構成するために、半導体基板１に第1、第２、第３及び第４のＮ型半導体領域Ｎ1、Ｎ2、Ｎ3、Ｎ4と第１及び第２のＰ形半導体領域Ｐ1、Ｐ2とを設ける。半導体基板１の一方の表面２に第１の主電極Ｔ1とゲ−ト電極Ｇとを配置する。半導体基板１の他方の主面３に第２の主電極Ｔ2を設ける。第２のＮ形半導体領域Ｎ２に浅く拡散された第１の部分Ｎ２１と深く拡散された第２の部分Ｎ２２とを設ける。第２の部分Ｎ２２を第２及び第３のＮ型半導体領域Ｎ2、Ｎ3の対向間の中心Ｃ０から遠い位置に配置する。【選択図】図３
2008227313.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）は、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第５の半導体領域（Ｎ３）は主サイリスタ動作に寄与する主部分（Ｎ３ａ）と補助サイリスタ動作に寄与する補助部分（Ｎ３ｂ）とを有し、
平面的に見て、前記第４の半導体領域（Ｎ２）は前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に対向配置され、
平面的に見て、前記第６の半導体領域（Ｎ４）は前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）に重なるように配置され、
前記第１の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、且つ平面的に見て前記第４の半導体領域（Ｎ２）及び前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に重なる部分を有し、
前記第２の主電極（Ｔ２）は、前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、且つ平面的に見て見て前記第４の半導体領域（Ｎ２）及び前記第５の半導体領域（Ｎ３）に重なる部分を有し、
前記ゲート電極（Ｇ）は前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記第４の半導体領域（Ｎ２）は所定の電流増幅率を得るための第１の部分（Ｎ２１）と、前記第１の部分（Ｎ２１）よりも高い電流増幅率を得るための第２の部分（Ｎ２２又はＮ２２´）とを備え、
平面的に見て前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）との対向間の中心（Ｃ０）から前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）までの最短距離（Ｌａ）が前記対向間の中心（Ｃ０）から前記第４の半導体領域（Ｎ２）までの最短距離（Ｌ０１）よりも長く且つ前記ゲート電極（Ｇ）から前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）までの最短距離（Ｌｂ）が前記ゲート電極（Ｇ）から前記第４の半導体領域（Ｎ２）までの最短距離（Ｌｇ１）よりより長いことを特徴とする双方向サイリスタ。
【請求項２】
半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）は、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第５の半導体領域（Ｎ３）は主サイリスタ動作に寄与する主部分（Ｎ３ａ）と補助サイリスタ動作に寄与する補助部分（Ｎ３ｂ）とを有し、
平面的に見て、前記第４の半導体領域（Ｎ２）は前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に対向配置され、
平面的に見て、前記第６の半導体領域（Ｎ４）は前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）に重なるように配置され、
前記第１の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、且つ平面的に見て前記第４の半導体領域（Ｎ２）及び前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に重なる部分を有し、
前記第２の主電極（Ｔ２）は、前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、且つ平面的に見て見て前記第４の半導体領域（Ｎ２）及び前記第５の半導体領域（Ｎ３）に重なる部分を有し、
前記ゲート電極（Ｇ）は前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）は所定の電流増幅率を得るための第１の部分（Ｎ３１）と、前記第１の部分（Ｎ３１）よりも高い電流増幅率を得るための第２の部分（Ｎ３２又はＮ３２´）とを備え、
平面的に見て前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）との対向間の中心（Ｃ０）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｍ）が、前記対向間の中心（Ｃ０）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）までの最短距離（Ｌ０２）よりも長く且つ前記ゲート電極（Ｇ）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｎ）が前記ゲート電極（Ｇ）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｇ２）よりも長いことを特徴とする双方向サイリスタ。
【請求項３】
半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）は、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第５の半導体領域（Ｎ３）は主サイリスタ動作に寄与する主部分（Ｎ３ａ）と補助サイリスタ動作に寄与する補助部分（Ｎ３ｂ）とを有し、
平面的に見て、前記第４の半導体領域（Ｎ２）は前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に対向配置され、
平面的に見て、前記第６の半導体領域（Ｎ４）は前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）に重なるように配置され、
前記第１の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、且つ平面的に見て前記第４の半導体領域（Ｎ２）及び前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に重なる部分を有し、
前記第２の主電極（Ｔ２）は、前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、且つ平面的に見て見て前記第４の半導体領域（Ｎ２）及び前記第５の半導体領域（Ｎ３）に重なる部分を有し、
前記ゲート電極（Ｇ）は前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記第４の半導体領域（Ｎ２）は所定の電流増幅率を得るための第１の部分（Ｎ２１）と、前記第１の部分（Ｎ２１）よりも高い電流増幅率を得るための第２の部分（Ｎ２２又はＮ２２´）とを備え、
前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）は所定の電流増幅率を得るための第１の部分（Ｎ３１）と、前記主部分（Ｎ３ａ）における前記第１の部分（Ｎ３１）よりも高い電流増幅率を得るための第２の部分（Ｎ３２又はＮ３２´）とを備え、
平面的に見て前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）との対向間の中心（Ｃ０）から前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）までの最短距離（Ｌａ）が前記対向間の中心（Ｃ０）から前記第４の半導体領域（Ｎ２）までの最短距離（Ｌ０１）よりも長く、且つ前記ゲート電極（Ｇ）から前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）までの最短距離（Ｌｂ）が前記ゲート電極（Ｇ）から前記第４の半導体領域（Ｎ２）までの最短距離（Ｌｇ１）よりより長く、且つ平面的に見て前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）との対向間の中心（Ｃ０）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｍ）が前記対向間の中心（Ｃ０）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）までの最短距離（Ｌ０２）よりも長く、且つ前記ゲート電極（Ｇ）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｎ）が前記ゲート電極（Ｇ）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｇ２）よりも長いことを特徴とする双方向サイリスタ。
【請求項４】
前記対向間の中心（Ｃ０）から前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）までの最短距離（Ｌａ）は、前記第４の半導体領域（Ｎ２）における前記対向間の中心（Ｃ０）から最も近い点（Ｃ０１）と最も遠い点（Ｃ１）との間の距離（Ｌｘ）の５０〜１００パーセントの範囲内の値（Ｌｘａ）と、前記対向間の中心（Ｃ０）と前記第４の半導体領域（Ｎ２）における前記対向間の中心（Ｃ０）から最も近い点（Ｃ０１）との間の距離（Ｌ０１）との加算値（Ｌｘａ＋Ｌ０１）であり、
前記ゲート電極（Ｇ）から前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）までの最短距離（Ｌｂ）は、前記第４の半導体領域（Ｎ２）における前記ゲート電極（Ｇ）に最も近い点（Ｃｇ１）と第４の半導体領域（Ｎ２）における前記対向間の中心（Ｃ０）から最も遠い点（Ｃ１）との間の距離（Ｌｙ）の５０〜１００パーセントの範囲内の値（Ｌｙａ）と、前記ゲート電極（Ｇ）と前記第４の半導体領域（Ｎ２）における前記ゲート電極（Ｇ）に最も近い点（Ｃｇ１）との間の距離（Ｌｇ１）との加算値（Ｌｙａ＋Ｌｇ１）であることを特徴とする請求項１又は３記載の双方向サイリスタ。
【請求項５】
前記対向間の中心（Ｃ０）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｍ）は、前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記対向間の中心（Ｃ０）から最も近い点（Ｃ０２）と最も遠い点（Ｃ２）との間の距離（Ｌｒ）の５０〜１００パーセントの範囲内の値（Ｌｒａ）と、前記対向間の中心（Ｃ０）と前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記対向間の中心（Ｃ０）から最も近い点（Ｃ０２）との間の距離（Ｌ０２）との加算値（Ｌｒａ＋Ｌ０２）であり、
前記ゲート電極（Ｇ）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｎ）は、前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記ゲート電極（Ｇ）に最も近い点（Ｃｇ２）と前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記対向間の中心（Ｃ０）から最も遠い点（Ｃ２）との間の距離（Ｌｓ）の５０〜１００パーセントの範囲内の値（Ｌｓａ）と、前記ゲート電極（Ｇ）と前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記ゲート電極（Ｇ）に最も近い点（Ｃｇ２）との間の距離（Ｌｇ２）との加算値（Ｌｓａ＋Ｌｇ２）であることを特徴とする請求項２又は３記載の双方向サイリスタ。
【請求項６】
前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２）は、前記第１の半導体領域（Ｎ１）に対して前記第４の半導体領域（Ｎ２）の前記第１の部分（Ｎ２１）よりも狭い間隔（Ｗ２）を有して対向する部分であることを特徴とする請求項１又は３記載の双方向サイリスタ。
【請求項７】
前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２´）は、前記第４の半導体領域（Ｎ２）の前記第１の部分（Ｎ２１）よりも高い不純物濃度を有している部分であることを特徴とする請求項１又は３又は６記載の双方向サイリスタ。
【請求項８】
前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２）は、前記第１の半導体領域（Ｎ１）に対して前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３１）よりも狭い間隔（Ｗ４）を有して対向する部分であることを特徴とする請求項２又は３記載の双方向サイリスタ。
【請求項９】
前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２´）は、前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第１の部分（Ｎ３１）よりも高い不純物濃度を有している部分であることを特徴とする請求項２又は３又は８記載の双方向サイリスタ。
【請求項１０】
前記第６の半導体領域（Ｎ４）は、所定の電流増幅率を得るための第１の部分（Ｎ４ａ）と、前記第１の部分（Ｎ４ａ）よりも高い電流増幅率を得るための第２の部分（Ｎ４ｂ又はＮ４ｂ´）とを備え、
平面的に見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ又はＮ４ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）が前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ１）よりも大きいことを特徴とする請求項１乃至９のいずれか１つに記載の双方向サイリスタ。
【請求項１１】
前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ）は、前記第１の半導体領域（Ｎ１）に対して前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ）よりも狭い間隔（Ｗｂ）を有して対向する部分であることを特徴とする請求項１０記載の双方向サイリスタ。
【請求項１２】
前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ´）は、前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ）よりも高い不純物濃度を有している部分であることを特徴とする請求項１０又は１１記載の双方向サイリスタ。
【請求項１３】
平面的に見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ又はＮ４ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）は、前記第４の半導体領域（Ｎ２）と前記第６の半導体領域（Ｎ４）との間の最短距離（Ｌ１）に所定距離（Ｌ１２）を加算した値であり、
前記所定距離（Ｌ１２）は、前記第４の半導体領域（Ｎ２）と前記第６の半導体領域（Ｎ４）における前記第４の半導体領域（Ｎ２）から最も遠い点（Ｃａ）との間の距離（Ｌ３）から前記第４の半導体領域（Ｎ２）と前記第６の半導体領域（Ｎ４）との間の最短距離（Ｌ１）を減算した値（Ｌ３―Ｌ１）の５０〜１００パーセントの範囲内の値であることを特徴とする請求項１０又は１１又は１２記載の双方向サイリスタ。
【請求項１４】
前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）は、所定の電流増幅率を得るための第１の部分（Ｎ３ｂ´）と、前記第１の部分（Ｎ３ｂ´）よりも高い電流増幅率を得るための第２の部分（Ｎ３ｃ又はＮ３ｃ´）とを備え、
平面的に見て、前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）における前記第２の部分（Ｎ３ｃ）との間の最短距離（Ｌ５）が前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）における前記第１の部分（Ｎ３ｂ´）との間の最短距離（Ｌ４）よりも大きいことを特徴とする請求項１乃至１３のいずれか１つに記載の双方向サイリスタ。
【請求項１５】
前記第３の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）における前記第２の部分（Ｎ３ｃ）は、前記第１の半導体領域（Ｎ１）に対して前記第３の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）における前記第１の部分（Ｎ３ｂ）よりも狭い間隔（Ｗｄ）を有して対向する部分であることを特徴とする請求項１４記載の双方向サイリスタ。
【請求項１６】
前記第３の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）における前記第２の部分（Ｎ３ｃ´）は、前記第３の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）における前記第１の部分（Ｎ３ｂ´）よりも高い不純物濃度を有している部分であることを特徴とする請求項１４又は１５記載の双方向サイリスタ。
【請求項１７】
平面的に見て、前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）における前記第２の部分（Ｎ３ｃ）との間の最短距離（Ｌ５）は、前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）との間の最短距離（Ｌ４）に所定距離（Ｌ４５）を加算した値であり、
前記所定距離（Ｌ４５）は、前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）における前記第４の半導体領域（Ｎ２）から最も遠い点（Ｃｂ）との間の距離（Ｌ６）から前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）との間の最短距離（Ｌ４）を減算した値（Ｌ６―Ｌ４）の５０〜１００パーセントの範囲内の値であることを特徴とする請求項１４又は１５又は１６記載の双方向サイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホールド電流ＩHが小さいにも拘わらず転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが比較的大きい双方向サイリスタ即ちトライアックに関する。
【背景技術】
【０００２】
特許文献１等で公知の典型的な双方向サイリスタ（トライアック）は、例えば図１に示すように、第１，第２，第３及び第４のＮ型半導体領域Ｎ１，Ｎ２，Ｎ３，Ｎ４と、第１及び第２のＰ型半導体領域Ｐ１，Ｐ２とを有する半導体基体即ち半導体基板１と、第１及び第２の主電極Ｔ１，Ｔ２と、ゲート電極Ｇとから成る。第１の主電極Ｔ1は半導体基板１の一方の主面２に配置され、第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1との両方に接続されている。第２の主電極Ｔ２は半導体基板１の他方の主面３に配置され、第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３との両方に接続されている。ゲート電極Ｇは半導体基板１の一方の主表面２に配置され、第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との両方に接続されている。なお、図１（Ａ）（Ｂ）（Ｃ）（Ｄ）は図２のＡ−Ａ線に相当する部分をそれぞれ示している。また、図１（Ａ）は後述する第１のモード（モードＩ）を示し、図１（Ｂ）は後述する第２のモード（モードII）を示し、図１（Ｃ）は後述する第３のモード（モードIII）を示し、図１（Ｄ）は後述する第４のモード（モードIV）を示している。
【０００３】
この双方向サイリスタは、Ｎ２，Ｐ１，Ｎ１，Ｐ２で示されている４つの半導体領域から成る第１の主サイリスタ部分と、Ｐ１，Ｎ１，Ｐ２，Ｎ３で示されている４つの半導体領域から成る第２の主サイリスタ部分と、Ｎ４，Ｐ１，Ｎ１，Ｐ２、Ｎ３とから成るゲート機構部分（補助サイリスタ部分）とを有し、次の４つのモードでターンオンすることができる。
（１）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを正電位にしてターンオンさせる第１のモード（モードＩ）。
（２）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを負電位にしてターンオンさせる第２のモード（モードII）。
（３）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを負電位にしてターンオンさせる第３のモード（モードIII）。
（４）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを正電位にしてターンオンさせる第４のモード（モードIV）。
【０００４】
次に第１〜第４のモードの動作を説明する。なお、図１において電子（E）の流れが点線で示され、正孔（H）及びゲートトリガ電流ＩGT及び第１及び第２の方向の主電流I1、Ｉ2の流れが実線で示されている。
【０００５】
第１のモード（モードＩ）においては、次の動作によって第１の主サイリスタ部分がオン状態になる。
（１）ゲート電極Ｇから第１の主電極Ｔ１にゲートトリガ電流ＩGTが流れる。（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第２のＮ型半導体領域Ｎ2から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）この結果、第２のＰ型半導体領域Ｐ２から第１のＮ型半導体領域Ｎ１への正孔（H）の注入が生じる。
（５）第１のＮ型半導体領域Ｎ１へ注入された正孔（H）の一部が第１のＰ型半導体領域Ｐ１に入り、第２のＮ型半導体領域Ｎ2から第１のＰ型半導体領域Ｐ1への電子（E）の注入を促進させる。
（６）以上の作用が増幅され、最終的に第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ2と第１の主電極Ｔ１との経路で第１の方向の主電流I1が流れる。
【０００６】
第２のモード（モードII）においては、次の動作によって第１の主サイリスタ部分がオン状態になる。
（１）第１の主電極Ｔ１からゲート電極Ｇにゲートトリガ電流ＩGTが流れる。（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）この結果、第２のＰ型半導体領域Ｐ２から第１のＮ型半導体領域Ｎ１への正孔（H）の注入が生じる。
（５）第１のＮ型半導体領域Ｎ１へ注入された正孔（H）の一部が第１のＰ型半導体領域Ｐ１に入り、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1への電子（E）の注入を促進させる。これにより、第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とから成るゲート機構部分（補助サイリスタ部分）が導通状態になる。
（６）上記のゲート機構部分（補助サイリスタ部分）はＮ２，Ｐ１，Ｎ１，Ｐ２で示されている４つの半導体領域から成る第１の主サイリスタ部分に近接しているので、ゲート機構部分（補助サイリスタ部分）における電子及び正孔の注入の動作が第１の主サイリスタ部分に転移即ち波及し、第１の主サイリスタ部分がターンオンし、第１のモードと同様に第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ2と第１の主電極Ｔ１との経路で第１の方向の主電流I1が流れる。なお、ゲート機構部分（補助サイリスタ部分）の電流は図示されていないゲート回路の抵抗で所定値以下に制限される。
【０００７】
第３のモード（モードIII）においては、次の動作によって第２の主サイリスタ部分がオン状態になる。
（１）第１の主電極Ｔ１からゲート電極Ｇにゲートトリガ電流ＩGTが流れる。（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）これにより、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のPN接合の順バイアス状態が強められ、第１のＰ型半導体領域Ｐ１から第１のＮ型半導体領域Ｎ１に正孔（H）が流れ込む。この正孔（H）は第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とを通って第２の主電極Ｔ２に至る。この結果、第２のＰ型半導体領域Ｐ２に電圧降下が生じ、第３のＮ型半導体領域Ｎ３と第２のＰ型半導体領域Ｐ２との間のPN接合が順バイアス状態になり、第３のＮ型半導体領域Ｎ３から電子（Ｅ）が第２のＰ型半導体領域Ｐ２に注入され、この電子（Ｅ）が第１のＮ型半導体領域Ｎ１に入り込む。これにより、ゲート機構部分（補助サイリスタ部分）におけるＮ4、Ｐ１，Ｎ１，Ｐ２、Ｎ３で示されている５つの半導体領域が導通状態になる。
（５）導通状態のゲート機構部分（補助サイリスタ部分）はＰ１，Ｎ１，Ｐ２、Ｎ３で示されている４つの半導体領域から成る第２の主サイリスタ部分に近接しているので、ゲート機構部分（補助サイリスタ部分）における電子及び正孔の注入の動作が第２の主サイリスタ部分に転移即ち波及し、第２の主サイリスタ部分がターンオンし、第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３と第２の主電極Ｔ２との経路で第２の方向の主電流I2が流れる。
【０００８】
第４のモード（モードIＶ）においては、次の動作によって第２の主サイリスタ部分がオン状態になる。
（１）  ゲート電極Ｇから第１の主電極Ｔ１にゲートトリガ電流ＩGTが流れる。（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第２のＮ型半導体領域Ｎ２と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第２のＮ型半導体領域Ｎ２から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）これにより、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のPN接合の順バイアス状態が強められ、第１のＰ型半導体領域Ｐ１から第１のＮ型半導体領域Ｎ１に正孔（H）が流れ込む。この正孔（H）は第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とを通って第２の主電極Ｔ２に至る。この結果、第２のＰ型半導体領域Ｐ２に電圧降下が生じ、第３のＮ型半導体領域Ｎ３と第２のＰ型半導体領域Ｐ２との間のPN接合が順バイアス状態になり、第３のＮ型半導体領域Ｎ３から電子（Ｅ）が第２のＰ型半導体領域Ｐ２に注入され、この電子（Ｅ）が第１のＮ型半導体領域Ｎ１に入り込む。これにより、第３のモードと同様に第２の主サイリスタ部分がターンオンし、第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３と第２の主電極Ｔ２との経路で第２の方向の主電流I2が流れる。
【０００９】
双方向サイリスタの等価回路は、上記第１〜第４のモードの動作からわかるように、２つの逆阻止サイリスタ即ちＳＣＲを逆方向並列に接続した回路で示すことができる。一般的に双方向サイリスタは、モータの位相制御などの交流制御用スイッチとして使用される。従って、双方向サイリスタが上記のような交流回路に使用されている時に、双方向サイリスタにおける第１の方向の電流が流れる第1の主サイリスタ部分と第２の方向の電流が流れる第２の主サイリスタ部分とが交互に導通する。
【００１０】
ところで、第１又は第２の主サイリスタ部分がオン状態からオフ状態に転換しても周知の蓄積効果により、半導体基板１内にしばらくキャリアが残存し、この残存キャリアに基づいて第１又は第２の主サイリスタ部分が誤ってオン状態になる虞がある。例えば、双方向サイリスタに誘導負荷又は容量負荷が接続されている場合において、双方向サイリスタによって負荷電流をＯＮ／ＯＦＦさせると、電流と電圧との間に位相差が生じ、双方向サイリスタの第１の主サイリスタ部分を流れる第１の方向の電流が零になった時に、第１の方向と反対の第２の方向の電圧（逆方向電圧）が第１の主電極T1と第２の主電極T2との間に印加される。また、第１の主サイリスタ部分に対して伝播ノイズ、誘導ノイズ又は外来ノイズ等の第２の方向の電圧（逆方向電圧）が印加される虞もある。もし、双方向サイリスタのターンオフ直後に印加される逆方向電圧の電圧上昇率（ｄｖ／ｄｔ）が所定値よりも高いと、双方向サイリスタにゲートトリガ電流ＩGTを流してＯＮ制御していないにも拘わらず、残存キャリアがトリガとなって双方向サイリスタが誤点弧し、誤ってオン状態になることがある。この誤動作は双方向サイリスタがターンオフした時の逆方向電圧の電圧上昇率（ｄｖ／ｄｔ）が高いほど発生し易い。そこで、双方向サイリスタの誤動作に対する耐量を示すために、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが使用されている。この転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃは、双方向サイリスタのオン電流が減少し零となった直後に逆方向の電圧が印加されても双方向サイリスタが誤ってオン状態に移行しない最大の電圧上昇率（ｄｖ／ｄｔ）を意味する。誤動作防止のために転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを大きくすることが要求されている。
【００１１】
転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを大きくする方法、即ち誤動作を防止する方法として次の方法が知られている。
（１）例えば第１の主サイリスタがターンオフした時の残存キャリアが第２の主サイリスタの誤動作の原因になるので、双方向サイリスタにおける第１の主サイリスタ部分と第２の主サイリスタ部分との間隔を広げ、第１及び第２の主サイリスタ部分の残存キャリアに基づく相互干渉を低減して誤動作を防止する方法。しかし、この方法を採用すると、第１の主サイリスタ部分と第２の主サイリスタ部分との間隔を広げた分だけ半導体基板のサイズ(チップサイズ)が大きくなり、双方向サイリスタの小型化及び低コスト化が阻害される。また、第１の主サイリスタ部分と第２の主サイリスタ部分との間隔を広げると、ゲ−トトリガ電流ＩGTの無効電流成分が増加し、トリガ感度が低下する。従って、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの関係を改善することができない。
（２）双方向サイリスタの誤動作の原因となる残存キャリアを低減するために半導体基板に金等の重金属を拡散してキャリアの寿命(ライフタイム)を短くする方法。しかし、この方法ではキャリアの寿命(ライフタイム)が短くなるので、トリガ感度が低下し、大きいゲ−トトリガ電流ＩGTが要求される。従って、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの関係を改善することができない。
【００１２】
ところで、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ特性を劣化させることなくトリガ感度を向上させることを目的とした双方向サイリスタが特許文献２に開示されている。即ち、この特許文献２には、図１の第２のＮ型半導体領域Ｎ２に相当する第１の主エミッタ層の最初にキャリア注入が起こる部分を突出させること及び図１の第４のＮ型半導体領域Ｎ４に相当する第１の補助エミッタ層の最初にキャリア注入が起こる部分を突出させること及び図１の第３のＮ型半導体領域Ｎ３に相当する第２の主エミッタ層の最初にキャリア注入が起こる部分を突出させることが開示されている。この特許文献２において、図１の第２のＮ型半導体領域Ｎ２に相当する第１の主エミッタ層の最初にキャリア注入が起こる部分はゲート電極の近傍であり、図１の第４のＮ型半導体領域Ｎ４に相当する第１の補助エミッタ層の最初にキャリア注入が起こる部分は第１の主電極の近傍であり、図１の第３のＮ型半導体領域Ｎ３に相当する第２の主エミッタ層の最初にキャリア注入が起こる部分は平面的（透視して見て）ゲート電極の近傍である。しかし、特許文献２には、トリガ感度を向上させても転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ特性が劣化しないことに関する合理的な説明がされていない。特許文献２の技術によれば、確かにトリガ感度は向上させることができるが、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ特性の劣化を防ぐことはできない。
更に詳しく説明すると、双方向サイリスタの第１のサイリスタがオンの状態からゲ−トトリガ電流ＩGTを減少させていくと、第１のサイリスタがオンを維持できなくなり、ターンオフする。特許文献２の構造の場合、第１のサイリスタの第１の主エミッタ領域（例えば図１の第２のＮ型半導体領域Ｎ２）の突出部分即ち高トリガ感度部分がベース領域（例えば図１の第１のＰ型半導体領域Ｐ１）へ少数キャリア（電子）を最後まで注入する。また、第１の主エミッタ領域の突出部分即ち高トリガ感度部分は少数キャリア（電子）の注入量の多い部分である。この結果、双方向サイリスタのターンオフ時に第１の主エミッタ領域（例えば図１の第２のＮ型半導体領域Ｎ２）の突出部分の下のベース領域（例えば図１の第１のＰ型半導体領域Ｐ１）における残存キャリア密度が最も高くなる。特許文献２の構造では、第１のサイリスタの第１の主エミッタ領域（例えば図１の第２のＮ型半導体領域Ｎ２）の突出部分即ち高トリガ感度部分がゲート電極近傍であるので、平面的に見て第２のサイリスタの第２の主エミッタ領域（例えば図１の第３のＮ型半導体領域Ｎ３）にも近くなる。第２のサイリスタの第２の主エミッタ領域（例えば図１の第３のＮ型半導体領域Ｎ３）の近傍に残存キャリア密度が高い部分があると、第２のサイリスタが誤ってターンオン状態に移行する虞が多くなる。これは転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ特性の劣化を意味する。従って、特許文献２の構造でトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの関係を改善することは困難又は不可能である。
【００１３】
双方向サイリスタの別の問題として、ホールド電流ＩHの低減が要求されている。双方向サイリスタのホールド電流ＩHhは、周知のように双方向サイリスタのオン状態を維持するために必要な最低電流値である。このホールド電流ＩHは、制御可能な最低電力を小さくするためにできるだけ小さいことが望ましい。しかし、ホールド電流ＩHは、図１の第２のＮ型半導体領域Ｎ２及び第３のＮ型半導体領域Ｎ３の拡散の深さ（厚さ）に依存し、第２のＮ型半導体領域Ｎ２及び第３のＮ型半導体領域Ｎ３の全体を均一に深く（厚く）拡散してホールド電流ＩHを小さくすると、第１及び第２のＰ型半導体領域Ｐ１，Ｐ２のベースとして働く部分が薄くなり、残存キャリアによって双方向サイリスタが誤ってオン状態に移行し易くなり、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ特性が劣化する。
【特許文献１】特開平８−９７４０７号公報
【特許文献２】特開昭５８−１１８１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しょうとする課題は、ホールド電流ＩHが小さく且つ転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが大きい双方向サイリスタを提供することが困難なことである。また、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフを改善でき且つホールド電流ＩHを小さくすることができる双方向サイリスタを提供することが困難なことである。従って、本発明の目的は、上記課題を解決することができる双方向サイリスタを提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決し、上記目的を達成するための本発明を、本発明の実施形態を示す図面の参照符号を伴って説明する。但し、特許請求の範囲及びここでの参照符号は、本発明の理解を助けるためのものであって、本発明を限定するものではない。
請求項１の発明の双方向サイリスタは、半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）は、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第５の半導体領域（Ｎ３）は主サイリスタ動作に寄与する主部分（Ｎ３ａ）と補助サイリスタ動作に寄与する補助部分（Ｎ３ｂ）とを有し、
平面的に見て、前記第４の半導体領域（Ｎ２）は前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に対向配置され、
平面的に見て、前記第６の半導体領域（Ｎ４）は前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）に重なるように配置され、
前記第１の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、且つ平面的に見て前記第４の半導体領域（Ｎ２）及び前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に重なる部分を有し、
前記第２の主電極（Ｔ２）は、前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、且つ平面的に見て見て前記第４の半導体領域（Ｎ２）及び前記第５の半導体領域（Ｎ３）に重なる部分を有し、
前記ゲート電極（Ｇ）は前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、
前記第４の半導体領域（Ｎ２）は所定の電流増幅率を得るための第１の部分（Ｎ２１）と、前記第１の部分（Ｎ２１）よりも高い電流増幅率を得るための第２の部分（Ｎ２２又はＮ２２´）とを備え、
平面的に見て前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）との対向間の中心（Ｃ０）から前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）までの最短距離（Ｌａ）が前記対向間の中心（Ｃ０）から前記第４の半導体領域（Ｎ２）までの最短距離（Ｌ０１）よりも長く且つ前記ゲート電極（Ｇ）から前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）までの最短距離（Ｌｂ）が前記ゲート電極（Ｇ）から前記第４の半導体領域（Ｎ２）までの最短距離（Ｌｇ１）よりより長いことを特徴とする双方向サイリスタに係わるものである。
【００１６】
なお、請求項２に示すように、前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に、所定の電流増幅率を得るための第１の部分（Ｎ３１）と、前記第１の部分（Ｎ３１）よりも高い電流増幅率を得るための第２の部分（Ｎ３２又はＮ３２´）とを設け、平面的に見て前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）との対向間の中心（Ｃ０）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｍ）を、前記対向間の中心（Ｃ０）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）までの最短距離（Ｌ０２）よりも長く、且つ前記ゲート電極（Ｇ）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｎ）を前記ゲート電極（Ｇ）から前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）における前記第２の部分（Ｎ３２又はＮ３２´）までの最短距離（Ｌｇ２）よりも長くすることができる。
また、請求項１０に示すように、前記第６の半導体領域（Ｎ４）に、所定の電流増幅率を得るための第１の部分（Ｎ４ａ）と、前記第１の部分（Ｎ４ａ）よりも高い電流増幅率を得るための第２の部分（Ｎ４ｂ又はＮ４ｂ´）とを設け、平面的に見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ又はＮ４ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）を、前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ１）よりも大きくすることが望ましい。
【発明の効果】
【００１７】
請求項１の発明に従って前記第４の半導体領域（Ｎ２）に高い電流増幅率を得るための前記第２の部分（Ｎ２２又はＮ２２´）を形成すると、ホールド電流ＩHが小さくなる。もし、従来の双方向サイリスタにおいて前記第４の半導体領域（Ｎ２）の全体を深い拡散層してホールド電流ＩHを小さくすると、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が生じる。これに対し、請求項１の発明では高い電流増幅率を得るための前記第２の部分（Ｎ２２又はＮ２２´）が、平面的に見て前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）と対向間の中心（Ｃ０）から離れた位置に形成されている。この高い電流増幅率を得るための前記第２の部分（Ｎ２２又はＮ２２´）は、第１の主サイリスタのターンオフ時に最後まで少数キャアを注入し、ホールド電流ＩHを小さくする機能を有する領域である。従って、第１の主サイリスタのターンオフ時に、前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）に対向する前記第２の半導体領域（Ｐ１）及び前記第１の半導体領域（Ｎ１）にキャリアが比較的多く残存する。しかし、前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）は平面的に見て前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）との対向間の中心（Ｃ０）から離れた位置に形成されているので、前記第４の半導体領域（Ｎ２）の前記第２の部分（Ｎ２２又はＮ２２´）の近傍の残存キャリアに基づいて第１又は第２の主サイリスタが誤動作する虞は少なく、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が生じないか、又は少ない。
請求項２の発明においては、前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に高い電流増幅率を得るための前記第２の部分（Ｎ３２又はＮ３２´）が形成されている。この第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）の電流増幅率が高い前記第２の部分（Ｎ３２又はＮ３２´）は、第３のモード又は第４のモードにおける第２の主サイリスタのターンオフ時に、最後まで少数キャリアを前記第３の半導体領域（Ｐ２）に注入する。従って、第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）の電流増幅率が高い前記第２の部分（Ｎ３２又はＮ３２´）は、ホールド電流ＩHの低減に寄与する。この第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）の電流増幅率が高い前記第２の部分（Ｎ３２又はＮ３２´）は、平面的に見て前記第４の半導体領域（Ｎ２）から離れた位置に形成されているので、第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）の電流増幅率が高い前記第２の部分（Ｎ３２又はＮ３２´）の近傍における残存キャリアに基づいて第１又は第２の主サイリスタを誤動作させるおそれは少ない。
請求項３の発明においては、請求項１の発明に基づく前記第４の半導体領域（Ｎ２）に高い電流増幅率を得るための前記第２の部分（Ｎ２２又はＮ２２´）と請求項２の発明に基づく前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に高い電流増幅率を得るための前記第２の部分（Ｎ３２又はＮ３２´）との両方が形成されているので、請求項１の発明の効果と請求項２の発明の効果との両方を得ることができる。
請求項１０の発明では、請求項１又は２又は３の発明による効果の他に次の効果が得られる。即ち、請求項１０に従う双方向サイリスタの第６の半導体領域（Ｎ4）は、比較的高い電流増幅率を得るための第２の部分（Ｎ４ｂ又はＮ４ｂ´）を備えているので、第２及び第３のモードにおけるトリガ感度を高くすることができる。もし、第６の半導体領域（Ｎ4）全体を深く形成してトリガ感度を高くすると、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが悪化する。これに対し、請求項１０の発明に従う第６の半導体領域（Ｎ4）の第２の部分（Ｎ４ｂ又はＮ４ｂ´）は平面的に見て前記第４の半導体領域（Ｎ２）から離れた位置に形成されているので、たとえ第６の半導体領域（Ｎ4）の第２の部分（Ｎ４ｂ又はＮ４ｂ´）の近傍に残存キャリアがあっても、前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）との相互間（境界領域）における残存キャリアに基づく第１又は第２の主サイリスタの誤動作に対してさほど影響しない。これはトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフが改善されたことを意味する。
請求項１４に示すように、第５の半導体領域（Ｎ３）の補助部分（Ｎ3b）に比較的高い電流増幅率を得るための第２の部分（Ｎ３ｃ）を局部的に設けると、第３のモード及び第４のモードにおけるトリガ感度が向上する。第５の半導体領域（Ｎ３）の補助部分（Ｎ3b）における第２の部分（Ｎ３ｃ）は平面的に見て前記第４の半導体領域（Ｎ２）から離れた位置に形成されているので、たとえ第５の半導体領域（Ｎ３）の補助部分（Ｎ3b）における第２の部分（Ｎ３ｃ）の近傍に残存キャリアがあっても、前記第４の半導体領域（Ｎ２）と前記第５の半導体領域（Ｎ３）との相互間（境界領域）における残存キャリアに基づく第１又は第２の主サイリスタの誤動作に対してさほど影響しない。これはトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフが改善されたことを意味する。
【発明を実施するための最良の形態】
【００１８】
次に、図２〜図７を参照して本発明の実施形態を説明する。
【実施例１】
【００１９】
図２〜図６に示す本発明の実施例１に従う双方向サイリスタは、第２のＮ型半導体領域Ｎ２に第１の部分Ｎ２１よりも深く形成された第２の部分Ｎ２２を設けた点、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａに第１の部分Ｎ３１よりも深く形成された第２の部分Ｎ３２を設けた点、第４のＮ型半導体領域Ｎ４に第１の部分Ｎ４ａよりも深く形成された第２の部分Ｎ４ｂを設けた点、第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂに第１の部分Ｎ３ｂ´よりも深く形成された第２の部分Ｎ３ｃを設けた点において図１の従来の双方向サイリスタと相違し、この他は図１の従来の双方向サイリスタと同様に形成したものである。従って、図２〜図６において図１と共通する部分には同一の参照符号が付されている。
【００２０】
図２〜図６の実施例１に従う双方向サイリスタは、図１の従来の双方向サイリスタと同様に例えばシリコンから成る半導体基体即ち半導体基板１と、第１及び第２の主電極Ｔ1，Ｔ2と、ゲ−ト電極Ｇと、半導体基板１の一方の主面上の第１の主電極Ｔ1とゲ−ト電極Ｇとの間に配置された絶縁層（図示せず）とを備えている。
【００２１】
半導体基板１は、第１、第２、第３及び第４のＮ型半導体領域Ｎ1，Ｎ2，Ｎ3，Ｎ4と、第１及び第２のＰ型半導体領域Ｐ1，Ｐ2とから成る。本願の請求項の第１〜第６の半導体領域と図２〜図６の実施例１の第１、第２、第３及び第４のＮ型半導体領域Ｎ1，Ｎ2，Ｎ3，Ｎ4並びに第１及び第２のＰ型半導体領域Ｐ1，Ｐ2との対応関係は次の通りである。第１の半導体領域は第１のＮ型半導体領域Ｎ１、第２の半導体領域は第１のＰ型半導体領域Ｐ１、第３の半導体領域は第２のＰ型半導体領域Ｐ２、第４の半導体領域は第２のＮ型半導体領域Ｎ２、第５の半導体領域は第３のＮ型半導体領域Ｎ３、第６の半導体領域は第４のＮ型半導体領域Ｎ４に対応している。
【００２２】
半導体基板１は、その一方の主面２に垂直な方向から見て、即ち平面的に見て、４角形に形成され、平坦な一方の主面２とこれに平行な他方の主面３とを有する。図２の半導体基板１の一方の主面２は、互い等しい長さの第１、第２、第３及び第４の辺４，５，６，７を有する正４角形に形成されているが、これを長方形又は別の形状に変形することもできる。また、４角形の半導体基板１の角部に面取りを施すこと、即ち丸みを付けることができる。
【００２３】
第１のＮ型半導体領域Ｎ1は、Ｎ型ベース領域と呼ぶこともできる領域であって、半導体基板１の厚み方向の中央に配置されている。
【００２４】
第１のＰ型半導体領域Ｐ1は、第１のＰ型ベース領域と呼ぶこともできる領域であって、半導体基板１の一方の主面２と第１のＮ型半導体領域Ｎ1との間に配置され且つ第１のＮ型半導体領域Ｎ1に隣接し且つその一部が一方の主面２に露出している。第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1との間のＰＮ接合は一方の主面２に平行に伸びている。
【００２５】
第２のＰ型半導体領域Ｐ2は、第２のＰ型ベース領域と呼ぶこともできる領域であって、第１のＮ形型半導体領域Ｎ1に隣接配置され且つその一部が他方の主面３に露出している。第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ1との間のＰＮ接合は他方の主面３に平行に伸びている。
【００２６】
第２のＮ型半導体領域Ｎ2は、第１の主サイリスタのための第１のN型主エミッタ領域と呼ぶこともできる領域であって、第１のＰ型半導体領域Ｐ1の中にＮ型不純物を選択的に拡散することによって形成され、第１のＰ型半導体領域Ｐ1に隣接し且つ一方の主面２に露出している。この第２のＮ型半導体領域Ｎ2は短絡エミッタ構造のための複数の貫通孔８を有し、この貫通孔８の中に第１のＰ型半導体領域Ｐ1が配置されている。従って、第１のＰ型半導体領域Ｐ1は貫通孔８を介して半導体基板１の一方の主面２に露出している。貫通孔８の中の第１のＰ型半導体領域Ｐ1は第１の主電極T1に接続されているので、第１の主電極T1とゲート電極Gとの間に流れるゲートトリガ電流の通路として機能する。図５から最も明らかなように、第２のＮ型半導体領域Ｎ2の外形は、平面的に見て、互いに平行な第１及び第２の辺９，１０と、この第１及び第２の辺９，１０に対して直角に配置された第３の辺１１と、この第３の辺１１に対して傾斜して対向している第４の辺１２とを有する台形である。台形の第２のＮ型半導体領域Ｎ2は半導体基板１の一方の主面２の互い対向する対の角１３ａ，１４ａを結ぶ鎖線で示す対角線１５ａの一方の側、即ち半導体基板１の第１及び第４の辺４，７と対角線１５ａで囲まれる三角形（半導体基板１の対角線１５ａの上側）の中に配置されている。また、台形の第２のＮ型半導体領域Ｎ2の第１の辺９は半導体基板１の第１の辺４に平行に配置され且つ第２の辺１０よりも半導体基板１の第１の辺４の近くに配置されている。台形の第２のＮ型半導体領域Ｎ2の第３の辺１１は半導体基板１の第４の辺７に平行に配置され且つ第４の辺１２よりも半導体基板１の第４の辺７の近くに配置されている。
【００２７】
第２のＮ型半導体領域Ｎ2は、図３に示すように第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗ１を有している第１の部分Ｎ２１と、第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗ１よりも小さい第２の間隔Ｗ２を有している第２の部分Ｎ２２とを備えている。第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２は、半導体基板１の一方の主面２を基準にして第１の部分Ｎ２１よりも深く形成され、第１の部分Ｎ２１よりも下側に突出している。この第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２は、第２のＮ型半導体領域Ｎ２の第１の部分Ｎ２１よりもＮ型不純物を深く拡散することによって形成されており、第１の主サイリスタの等価トランジスタの電流増幅率が高い部分として機能する。即ち、第２のＮ型半導体領域Ｎ２の第１の部分Ｎ２１と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１とから成る等価トランジスタの電流増幅率は第１の間隔Ｗ１に相当するベース幅に従って第１の電流増幅率を有する。これに対し、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１とから成る等価トランジスタの電流増幅率は第２の間隔Ｗ２に相当するベース幅に従って第１の電流増幅率よりも大きい第２の電流増幅率を有する。
【００２８】
既に説明したように特許文献２に第２のＮ型半導体領域（主エミッタ）における最初に電子注入が起こる場所であるゲート電極近傍に突出部を形成することが開示されている。これに対し、本実施例では、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２が、平面的に見て、即ち一方の主面２に対して垂直な方向から見て、ゲート電極Ｇからできるだけ離れ且つ第３のＮ型半導体領域Ｎ３からできるだけ離れた位置に形成されている。即ち、図５及び図６から明らかなように第２のＮ型半導体領域Ｎ２の第１の辺９と第３の辺１１とが交わる角Ｃ１の近傍に第２の部分Ｎ２２が配置されている。更に詳しく説明すると、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２は、平面的に見て第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間、即ち第２のＮ型半導体領域Ｎ２の第４の辺１２と第３のＮ型半導体領域Ｎ３の第３の辺１８との対向間、の中心（第4の辺１２を２等分する点と第3の辺１８を２等分する点とを結ぶ線の中間点）Ｃ０から第１の所定距離Ｌａ離れ、且つゲート電極Ｇから第２の所定距離Ｌｂ離れた位置に配置されている。第１の所定距離Ｌａは、前記対向間の中心Ｃ０と第２のＮ型半導体領域Ｎ２との最短距離Ｌ０１よりも長く、第２の所定距離Ｌｂはゲート電極Ｇと第２のＮ型半導体領域Ｎ２との最短距離Ｌｇ１よりも長い。
好ましい第１の所定距離Ｌａは、第２のＮ型半導体領域Ｎ２における前記対向間の中心Ｃ０から最も近い点Ｃ０１と最も遠い点Ｃ１との間の距離Ｌｘの５０〜１００パーセントの範囲内の値Ｌｘａと、前記対向間の中心Ｃ０と前記第２のＮ型半導体領域Ｎ２における前記対向間の中心Ｃ０から最も近い点Ｃ０１との間の距離Ｌ０１との加算値（Ｌｘａ＋Ｌ０１）に相当する。即ち、Ｌａ＝Ｌｘａ＋Ｌ０１が成立するように第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２の位置を決定することが望ましい。ここで、Ｌｘａは０．５Ｌｘ＜Ｌｘａ＜１．０Ｌｘの式を満足する値である。なお、Ｌｘａは０．７Ｌｘ＜Ｌｘａ＜１．０Ｌｘの式を満足する値であることが更に好ましい。要するに、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２を、第１のサイリスタがオンになる第１及び第２のモードで目標とするホールド電流ＩHが得られる範囲内において可能な限り前記対向間の中心Ｃ０から離れた位置に形成することが望ましい。
【００２９】
ゲート電極Ｇから第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２までの第２の所定距離Ｌｂの好ましい値は、第２のＮ型半導体領域Ｎ２におけるゲート電極Ｇに最も近い点Ｃｇ１と第２のＮ型半導体領域Ｎ２における前記対向間の中心Ｃ０から最も遠い点Ｃ１との間の距離Ｌｙの５０〜１００パーセントの範囲内の値Ｌｙａと、ゲート電極Ｇと第２のＮ型半導体領域Ｎ２におけるゲート電極Ｇに最も近い点Ｃｇ１との間の距離Ｌｇ１との加算値Ｌｙａ＋Ｌｇ１である。即ち、Ｌｂ＝Ｌｙａ＋Ｌｇ１が成立するように第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２の位置を決定することが望ましい。ここで、Ｌｙａは０．５Ｌｙ＜Ｌｙａ＜１．０Ｌｙの式を満足する値を示す。なお、Ｌｙａは０．７Ｌｙ＜Ｌｙａ＜１．０Ｌｙの式を満足する値であることが更に好ましい。要するに、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２を、第１のサイリスタがオンになる第１及び第２のモードで目標とするホールド電流ＩHが得られる範囲内において可能な限りゲート電極Ｇから離れた位置に形成することが望ましい。
Ｌｘａが０．５Ｌｘよりも小さく且つＬｙａが０．５Ｌｙよりも小さい場合には、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２が、第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３との対向間の中心Ｃ０に近くなり過ぎて、第１の主サイリスタのターンオフ時における第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２の近傍の残存キャリアの第３のＮ型半導体領域Ｎ３を含む第２の主サイリスタへの影響を軽減する効果が小さくなる。
【００３０】
第３のＮ型半導体領域Ｎ3は、第２のＰ型半導体領域Ｐ2の中にＮ型不純物を選択的に拡散することによって形成された領域であって、第２のＰ型半導体領域Ｐ2に隣接し且つ他方の主面３に露出している。この第３のＮ型半導体領域Ｎ3は図５及び図６から明らかなように平面的に見て台形状の主部分Ｎ3ａと四角形の補助部分Ｎ3ｂとの組合せから成り、第１、第２、第３、第４及び第５の辺１６，１７，１８，１９，２０を有する。
第３のＮ型半導体領域Ｎ3の主部分Ｎ3ａは、第３及び第４のモードにおいてオンになる第２の主サイリスタのためのエミッタ領域と呼ぶこともできるものであり、図５において対角線１５ａを中心にして、第２のＮ型半導体領域Ｎ2に対称（半導体基板１の対角線１５ａの下側）に配置されている。第３のＮ型半導体領域Ｎ3の主部分Ｎ3ａの詳細は追って説明する。四角形の補助部分Ｎ3ｂは、第３及び第４のモードにおいて第２の主サイリスタをオンさせるための補助エミッタ領域と呼ぶこともできるものであり、第２のＮ型半導体領域Ｎ2及び第３のＮ型半導体領域Ｎ3の主部分Ｎ3ａよりも半導体基板１の角１４ａ（半導体基板１の左下側）に近い位置において半導体基板１の対角線１５ａ上に配置されている。この補助部分Ｎ3ｂの詳細は追って説明する。
【００３１】
図５を参照して第３のＮ型半導体領域Ｎ3の配置を詳しく説明すると、第３のＮ型半導体領域Ｎ3の第１の辺１６は半導体基板１の第2の辺５に平行に配置され且つ第４の辺１９よりも半導体基板１の第２の辺５の近くに配置されている。第３のＮ型半導体領域Ｎ3の第２の辺１７は半導体基板１の第３の辺６に平行に配置され且つ第５の辺２０よりも半導体基板１の第３の辺６の近くに配置されている。第３のＮ型半導体領域Ｎ3の第３の辺１８は半導体基板１の対角線１５ａに平行に配置されている。第３のＮ型半導体領域Ｎ3の第４の辺１９は半導体基板１の第４の辺７に平行に配置されている。第３のＮ型半導体領域Ｎ3の第５の辺２０は第２のＮ型半導体領域Ｎ2の第２の辺１０に平行に配置されている。図５では、平面的に見て、第３のＮ型半導体領域Ｎ3の第３の辺１８が第２のＮ型半導体領域Ｎ2の第４の辺１２に対向し、第２のＮ型半導体領域Ｎ2と第３のＮ型半導体領域Ｎ3との対向間の中心Ｃ０が第３のＮ型半導体領域Ｎ3の第３の辺１８と第２のＮ型半導体領域Ｎ2の第４の辺１２との間に位置している。平面的に見て、第３のＮ型半導体領域Ｎ3の第３の辺１８を第２のＮ型半導体領域Ｎ2の第４の辺１２に一致させること、又はオーバーラップさせることも可能である。もし第３のＮ型半導体領域Ｎ3の第３の辺１８が第２のＮ型半導体領域Ｎ2の第４の辺１２に一致する場合には、第２のＮ型半導体領域Ｎ2と第３のＮ型半導体領域Ｎ3との対向間の中心Ｃ０は第３の辺１８及び第４の辺１２上の中間に位置する。従って、本発明における第２のＮ型半導体領域Ｎ2と第３のＮ型半導体領域Ｎ3との対向には、図５及び図５に示すように平面的に見て所定の間隙を有して対向している状態のみでなく、第２のＮ型半導体領域Ｎ2と第３のＮ型半導体領域Ｎ3と互いにオーバーラップしている状態、又は第２のＮ型半導体領域Ｎ2と第３のＮ型半導体領域Ｎ3との相互の間隙がゼロの状態も含まれる。
【００３２】
第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａは、第３及び第４のモードにおいてオンになる第２の主サイリスタのホールド電流ＩHを小さくするために、図３及び図４に示すように第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗ３を有している第１の部分Ｎ３１よりも上側に突出している第２の部分Ｎ３２を備えている。この第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２は、第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗ３よりも小さい第２の間隔Ｗ４を有して対向している部分であって、半導体基板１の他方の主面３を基準にして第１の部分Ｎ３１よりも深いＮ型不純物の拡散によって形成され、第２の主サイリスタの等価トランジスタの電流増幅率が高い部分として機能する。即ち、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第１の部分Ｎ３１と第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１とから成る等価トランジスタの電流増幅率は第１の間隔Ｗ３に相当するベース幅に従って第１の電流増幅率を有する。これに対し、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２と第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１とから成る等価トランジスタの電流増幅率は第２の間隔Ｗ４に相当するベース幅に従って第１の電流増幅率よりも大きい第２の電流増幅率を有する。
【００３３】
第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２は、平面的に見て、即ち一方の主面２に対して垂直な方向から見て、ゲート電極Ｇからできるだけ離れ且つ第２のＮ型半導体領域Ｎ２からできるだけ離れた位置に形成されている。即ち、図５から明らかなように第３のＮ型半導体領域Ｎ３の第１の辺１６と第２の辺１７とが交わる角Ｃ２の近傍に第２の部分Ｎ３２が配置されている。更に詳しく説明すると、平面的に見て第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Ｃ０から第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２までの最短距離Ｌｍが、対向間の中心Ｃ０から第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａまでの最短距離Ｌ０２よりも長く、且つゲート電極Ｇから第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２までの最短距離Ｌｎがゲート電極Ｇから第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２までの最短距離Ｌｇ２よりも長くなるように第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２の位置が決定されている。
前記対向間の中心Ｃ０から第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２までの好ましい距離Ｌｍは、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける前記対向間の中心Ｃ０から最も近い点Ｃ０２と最も遠い点Ｃ２との間の距離Ｌｒの５０〜１００パーセントの範囲内の値Ｌｒａと、前記対向間の中心Ｃ０と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける対向間の中心Ｃ０から最も近い点Ｃ０２との間の距離Ｌ０２との加算値Ｌｒａ＋Ｌ０２に相当する値である。
ゲート電極Ｇから第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２までの好ましい距離Ｌｎは、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおけるゲート電極Ｇに最も近い点Ｃｇ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける対向間の中心Ｃ０から最も遠い点Ｃ２との間の距離Ｌｓの５０〜１００パーセントの範囲内の値Ｌｓａと、ゲート電極Ｇと前記第３のＮ型半導体領域Ｎ３の前記主部分Ｎ３ａにおける前記ゲート電極Ｇに最も近い点Ｃｇ２との間の距離Ｌｇ２との加算値Ｌｓａ＋Ｌｇ２に相当する値である。
【００３４】
第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２が、平面的に見てゲート電極Ｇからできるだけ離れ且つ第２のＮ型半導体領域Ｎ２からできるだけ離れた位置に形成されていれば、第３又は第４のモードにおいてオン状態であった第２の主サイリスタがターンオフする時に、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２の近傍にキャリアが残存しても、この残存キャリアが第２のＮ型半導体領域Ｎ２を含む第１の主サイリスタの誤ったターンオンに対して殆ど影響しない。この結果、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａにおける第２の部分Ｎ３２の働きによって第３又は第４のモードでオンになる第２の主サイリスタのホールド電流ＩHが小さくなるにも拘わらず、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが悪化せず、第２の主サイリスタのターンオフ時に第１の主サイリスタの誤ってターンオンが発生しない。
図２〜図６の実施例１では、第３のＮ型半導体領域Ｎ3の主部分Ｎ3ａに隣接する補助部分Ｎ3ｂは第１の部分Ｎ3ｂ´とこれよりも深い第２の部分Ｎ3ｃとから成る。この変形された補助部分Ｎ3ｂは、第４のＮ型半導体領域Ｎ４の変形と同様な意味を有するので、この詳細は第４のＮ型半導体領域Ｎ４の説明の後で述べる。
【００３５】
第４のＮ型半導体領域Ｎ４は、第２及び第３のモードにおいてトリガ開始に寄与する部分であって、ゲート領域又は補助サイリスタ領域と呼ぶこともできるものであり、第２のＮ型半導体領域Ｎ2と同様に第１のＰ型半導体領域Ｐ1に隣接し且つ基板１の一方の主面２に露出している。この第４のＮ型半導体領域Ｎ４は第１のＰ型半導体領域Ｐ1の中にＮ型不純物を選択的に拡散することによって形成されている。図５から明らかなように平面的に見て、第４のＮ型半導体領域Ｎ４は第３のＮ形型半導体領域Ｎ3の四角形の補助部分Ｎ3ｂの中に配置され且つ第１、第２、第３、第４、第５及び第６の辺２１，２２，２３，２４，２５，２６を有する。なお、第４のＮ型半導体領域Ｎ４の第１の辺２１は半導体基板１の第2の辺５に平行に配置され且つ第３、第５の辺２３，２５よりも半導体基板１の第４の辺７から離れて配置されている。第４のＮ型半導体領域Ｎ４の第２の辺２２は半導体基板１の第３の辺６に平行に配置され且つ第４及び第６の辺２４，２６よりも半導体基板１の第３の辺６の近くに配置されている。第４のＮ型半導体領域Ｎ４の第３の辺２３は第１の辺２１の下側一部に平行に配置されている。第４のＮ型半導体領域Ｎ４の第４の辺２４は第２の辺２２の左側一部に平行に配置されている。第４のＮ型半導体領域Ｎ４の第５の辺２５は第１の辺２１の上側一部に平行に配置されている。第４のＮ型半導体領域Ｎ４の第６の辺２６は第２の辺２２の右側一部に平行に配置されている。
【００３６】
第４のＮ型半導体領域Ｎ４は、図３及び図４に示すように第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗａを有し且つ第２のＮ型半導体領域Ｎ２と同一の深さに形成されている第１の部分Ｎ４ａと、第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗａよりも小さい第２の間隔Ｗｂを有している第２の部分Ｎ４ｂとを備えている。第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂはトリガ感度を向上させるための部分であって、第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａよりもＮ型不純物を深く拡散することによって形成されている。
図５から明らかように平面的に見て、第２の部分Ｎ４ｂは第４のＮ型半導体領域Ｎ４の左下角の近傍に配置されている。第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ２は第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ１よりも大きく決定されている。また平面的に見て、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂは、第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Ｃ０から第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａよりも離れている。
【００３７】
第２のＮ型半導体領域Ｎ２と第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂとの間の好ましい距離Ｌ２は、第２のＮ型半導体領域Ｎ２と第４のＮ型半導体領域Ｎ４との間の最短距離Ｌ１に所定距離Ｌ１２を加算した値であり、前記所定距離Ｌ１２は、第２のＮ型半導体領域Ｎ２と第４のＮ型半導体領域Ｎ４における第２のＮ型半導体領域Ｎ２から最も遠い点Ｃａとの間の距離Ｌ３から第２のＮ型半導体領域Ｎ２と第４のＮ型半導体領域Ｎ４との間の最短距離Ｌ１を減算した値（Ｌ３―Ｌ１）の５０〜１００パーセントの範囲内の値である。
この第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂは、高い電流増幅率を有する部分として機能し、第２及び第３のモードにおけるトリガ感度の向上に寄与する。既に説明したように従来の双方向サイリスタにおいてトリガ感度の向上させると、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが悪化した。これに対し、図２〜図６の実施例では、第４のＮ型半導体領域Ｎ４のトリガ感度の向上させるための第２の部分Ｎ４ｂが第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Ｃ０から離れているので、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂが双方向サイリスタの誤動作を増加させないか又は増加を抑制し、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの悪化を抑制する。
【００３８】
第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂにおける第２の部分Ｎ３ｃは、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと同様にトリガ感度の向上させるために高い電流増幅率を得るためのものであり、第１のＮ型半導体領域Ｎ１との間隔Ｗｄが第３のＮ型半導体領域Ｎ３の第１の部分Ｎ３ｂ´と第１のＮ型半導体領域Ｎ１との間隔Ｗｃよりも小さい。この第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂにおける第２の部分Ｎ３ｃは半導体基板１の他方の主面３から第１の部分Ｎ３ｂ´よりも深くＮ型不純物を拡散することによって形成されている。
図２、図５及び図６から明らかなように、平面的に見て、第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂにおける第２の部分Ｎ３ｃは、補助部分Ｎ３ｂの左下に配置されている。このため、平面的に見て、第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂにおける第２の部分Ｎ３ｃとの間の最短距離Ｌ５は、第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂにおける第１の部分Ｎ３ｂ´との間の最短距離Ｌ４よりも長い。
第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂとの間の好ましい距離Ｌ５は、第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂとの間の最短距離Ｌ４に所定距離Ｌ４５を加算した値であり、前記所定距離Ｌ４５は、第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂにおける第２のＮ型半導体領域Ｎ２から最も遠い点（Ｃｂとの間の距離Ｌ６から第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂとの間の最短距離Ｌ４を減算した値（Ｌ６―Ｌ４）の５０〜１００パーセントの範囲内の値である。
【００３９】
第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の分部Ｎ3ｃは第１の部分Ｎ３ｂ´よりも第１のＮ型半導体領域Ｎ１に接近している。従って、第３又は第４のモードにおいて、第３のＮ型半導体領域Ｎ3の第２の部分Ｎ3ｃから第２のＰ型半導体領域Ｐ２に注入された電子は、第３のＮ型半導体領域Ｎ３の第１の部分Ｎ３ｂ´から第２のＰ型半導体領域Ｐ２に注入された電子よりも容易に第１のＮ型半導体領域Ｎ1に入り込む。それに伴い、第２のＰ型半導体領域Ｐ２から正孔が第１のＮ型半導体領域Ｎ1に入り込む。従って、第２の部分Ｎ3ｃのトリガ感度は第１の部分Ｎ３ｂ´のトリガ感度よりも高い。また、第３のモードにおいて第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３cから第２のＰ型半導体領域Ｐ２への電子の注入に加えて、更に、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂから第１のＰ型半導体領域Ｐ1への電子の注入がある。従って、よりトリガ感度の高い双方向サイリスタを提供することができる。トリガ感度の向上に寄与する第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃは前記対向間の中心Ｃ０から離れているので、トリガ感度が向上されているにも拘らず、主サイリスタの誤動作が増えない。即ち、トリガ感度を改善しても転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が発生しない又は少なくなり、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフが改善される。
【００４０】
図２〜図６から明らかなように平面的に見て第２及び第３のＮ型半導体領域Ｎ2、Ｎ3は互いに重ならないように配置されている。これにより、第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1と第２のＰ型半導体領域Ｐ2とによって第１の極性を有する第１の主サイリスタ部分が構成され、第３のＮ型半導体領域Ｎ3の主部分Ｎ3ａと第２のＰ型半導体領域Ｐ2と第１のＮ型半導体領域Ｎ1と第１のＰ型半導体領域Ｐ1とによって第２の極性を有する第２の主サイリスタ部分が構成されている。また、第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1と第２のＰ型半導体領域Ｐ2と第３のＮ型半導体領域Ｎ3の補助部分Ｎ3ｂとによって補助サイリスタ部分即ちゲート機構部分が構成されている。
【００４１】
金属から成る第１の主電極Ｔ1は、図２に示すように第１、第２、第３、第４、第５及び第６の辺３１，３２，３３，３４，３５，３６を有して全体として逆Ｌ字状パターンに形成され、半導体基板１の一方の主面２において第１のＰ型半導体領域Ｐ1と第２のＮ型半導体領域Ｎ2との両方に接続されている。即ち、第１の主電極Ｔ1は第１の主サイリスタ部分を構成する台形状の第２のＮ型半導体領域Ｎ2にほぼ対応する台形状の第１の部分Ｔ1ａと、第２の主サイリスタ部分を構成する第３のＮ型半導体領域Ｎ3の第１の部分Ｎ3ａにほぼ対応する台形状の第２の部分Ｔ1ｂとを有する。第１の主電極Ｔ1の第１の辺３１は第２のＮ型半導体領域Ｎ２の第１の辺９に平行に配置され、第２の辺３２は第３のＮ型半導体領域Ｎ３の第１の辺１６に平行に配置され、第３の辺３３は第３のＮ型半導体領域Ｎ３の第２の辺１７に平行に配置され、第４の辺３４は第４のＮ型半導体領域Ｎ４の右側において第１の主電極Ｔ1の第２の辺３２に平行に配置され、第５の辺３５は第２のＮ型半導体領域Ｎ２の第２の辺１０よりも上側において第２の辺１０に平行に配置され、第６の辺３６は第２のＮ型半導体領域Ｎ２の第４の辺１１よりも右側において第４の辺１１に平行に配置されている。なお、第１の主電極Ｔ1の第１の部分Ｔ1ａは、第２のＮ型半導体領域Ｎ2に接続されていると共に、第２のＮ型半導体領域Ｎ2の貫通孔８を介して半導体基板１の一方の表面２に露出している第１のＰ型半導体領域Ｐ1にも接続されている。第１の主電極Ｔ1の第２の部分Ｔ1ｂは、第３のＮ型半導体領域Ｎ3上へと伸び且つ第１のＰ型半導体領域Ｐ1に接続されている。
【００４２】
金属から成る第２の主電極Ｔ２は、第１の主電極Ｔ１及びゲート電極Ｇの全体に対向するように半導体基板１の他方の主面３の全体又はほぼ全体に配置され且つ第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３との両方に接続されている。
【００４３】
金属から成るゲート電極Ｇは、平面的に見て、図２に示すように第１、第２、第３及び第４の辺４１，４２，４３，４４を有する四角形に形成され、半導体基板１の一方の主面２において第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ１との両方に接続されている。なお、ゲート電極Ｇの第１の辺４１は第４のＮ型半導体領域Ｎ４の第１の辺２１に平行に配置され、第２の辺４２は第４のＮ型半導体領域Ｎ４の第２の辺２２に平行に配置され、第３の辺４３は第４のＮ型半導体領域Ｎ４の第３の辺２３に平行に配置され、第４の辺４４は第４のＮ型半導体領域Ｎ４の第４及び第６の辺２４，２６に平行に配置されている。平面的に見て、ゲート電極Ｇの大部分が第４のＮ型半導体領域Ｎ４の内側に配置され、ゲート電極Ｇの左上の角部のみが第４のＮ型半導体領域Ｎ４からはみ出して第１のＰ型半導体領域Ｐ１に接続されている。即ち、ゲート電極Ｇの第３の辺４３の上部分及び第４の辺４４の左部分が第４のＮ型半導体領域Ｎ４からはみ出している。第４のＮ型半導体領域Ｎ４及びゲート電極Ｇは半導体基板１の左下の角１４ａの近傍に配置されているので、コーナーゲート型双方向サイリスタが構成されている。
【００４４】
次に図２〜図６の実施例１の双方向サイリスタの動作を説明する。実施例１の双方向サイリスタの第１〜第４のモードの基本的動作は、図１の従来の双方向サイリスタ及び前記特許文献１、２等で公知の双方向サイリスタと同一である。従って、実施例１の双方向サイリスタの第１〜第４のモードの基本的動作の説明を省略する。また、実施例１の双方向サイリスタの動作説明において必要に応じて図１を参照する。また、以下の動作説明において、各半導体領域及び電極を図面の参照符号のみで示すこともある。
【００４５】
実施例１の双方向サイリスタの第１及び第２のモードにおいて第２のＮ型半導体領域Ｎ２が第１の主サイリスタの等価トランジスタのエミッタとして機能し、ターンオフ時に第２のＮ型半導体領域Ｎ２の電流増幅率の大きい第２の部分Ｎ２２に最後まで電流が流れる。これによりホールド電流ＩHが小さくなる。既に説明したように第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２は第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Ｃ０から離れているので、これを設けることによる転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が殆ど生じない。また、双方向サイリスタの第３及び第４のモードにおいて第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａが第２の主サイリスタの等価トランジスタのエミッタとして機能し、ターンオフ時に第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの電流増幅率の大きい第２の部分Ｎ３２に最後まで電流が流れる。これによりホールド電流ＩHが小さくなる。既に説明したように第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２は第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Coから離れているので、これを設けることによる転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が殆ど生じない。
【００４６】
実施例１に従う双方向サイリスタの第４のＮ型半導体領域Ｎ4の第２の部分Ｎ４ｂは、第２及び第３のモード（モードII, III）において特別な効果を発揮する。第２及び第３のモード（モードII, III）において、実施例１に従う双方向サイリスタの第４のＮ型半導体領域Ｎ4の第１の部分Ｎ４ａは、第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との両方に接続された第１の主電極Ｔ１に対して第２の部分Ｎ4ｂよりも近いので、第４のＮ型半導体領域Ｎ4の第１の部分Ｎ４ａがゲートトリガ開始点として機能する。しかし、第４のＮ型半導体領域Ｎ4の第２の部分Ｎ4ｂは、第１のＮ型半導体領域Ｎ1に対して第１の部分Ｎ4ａよりも近いので、ゲート機構部分（補助サイリスタ部分）におけるオン動作は第１の部分Ｎ4ａから徐々に第２の部分Ｎ4ｂへと良好に広がる。即ち、第１のＰ型半導体領域Ｐ１に対する第４のＮ型の半導体領域Ｎ４からの少数キャリア（電子）の注入は、最初に第４のＮ型半導体領域Ｎ4の第１の部分Ｎ４ａから開始するが、やがて、第２の部分Ｎ4ｂからも行われ、第２の部分Ｎ4ｂからの少数キャリア注入量が第１の部分Ｎ４ａからの少数キャリア（電子）の注入量よりも大幅に多くなる。従って、ゲート機構部分（補助サイリスタ部分）の主なオン動作領域は、第２のモードにおいて第４のＮ型半導体領域Ｎ4の第２の部分Ｎ4ｂと第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とから成り、第３のモードにおいて第４のＮ型半導体領域Ｎ4の第２の部分Ｎ4ｂと第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２と第３の半導体領域Ｎ3の補助部分N3ｂから成る。第２のモードにおいてゲート機構部分（補助サイリスタ部分）がオン状態になると、第１の主サイリスタ部分（Ｎ２，Ｐ１，Ｎ１，Ｐ２）にオン状態が波及する。また、第３のモードにおいてゲート機構部分（補助サイリスタ部分）がオン状態になると、第２の主サイリスタ部分（Ｐ１，Ｎ１，Ｐ２，Ｎ３の主部分N3a）にオン状態が波及する。ゲート機構部分（補助サイリスタ部分）におけるオン動作が良好に達成されると、ゲート電流を低減することができ、トリガ感度が向上する。
【００４７】
第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂと第１のＮ型半導体領域Ｎ1との間の第２の間隔Ｗ２は、第１の部分Ｎ4ａと第１のＮ型半導体領域Ｎ1との間の第１の間隔Ｗ１よりも狭いので、双方向サイリスタのトリガ感度は、主として第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂに基づいて決まり、従来の双方向サイリスタのトリガ感度よりも高い。即ち、本実施例の双方向サイリスタのトリガ感度は、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂを設けずに、第４のＮ型半導体領域Ｎ４と第１のＮ型半導体領域Ｎ1との最小間隔を第１の間隔Ｗ１とした従来の双方向サイリスタのトリガ感度よりも高い。
【００４８】
既に説明したように従来の双方向サイリスタにおいては、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとはトレードオフの関係にある。これに対し、本実施例のトリガ感度の向上に寄与している第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂは双方向サイリスタの誤動作の原因となる残存キャリア（正孔）が存在する部分から離れた位置に形成されている。なお、双方向サイリスタの誤動作の原因となる残存キャリアが多く存在する部分は、第１のＮ型半導体領域Ｎ１における平面的に見て第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Ｃ０、即ち半導体基板１の中央部分である。このようにトリガ感度の向上に寄与する第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂが、誤動作の原因となる残存キャリアが存在する部分から離れた位置に形成されていれば、トリガ感度が向上したにも拘らず、残存キャリアに基づいて第１の主サイリスタ部分又は第２の主サイリスタ部分に作用して双方向サイリスタが誤動作することも抑制される。従って、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの関係を伴なわないで又は抑えてトリガ感度を向上することができる。
また、第１の主サイリスタ部分と第２の主サイリスタ部分との相互間隔を増大させないで又は増大を抑えて双方向サイリスタのトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとの関係を改善することができる。
【００４９】
更に詳細に説明すると、実施例１の双方向サイリスタは第3のモード（モードIII）においては、図１（Ｃ）と同様に第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位、ゲート電極Ｇが負電位となる。ゲート電極Ｇにゲートトリガ信号が印加されると、第１の主電極Ｔ１からゲート電極Ｇにゲートトリガ電流ＩGTが流れる。これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子が注入され、この電子の一部が第１のＮ型半導体領域Ｎ１に入り込む。第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1への電子の注入は既に説明したように第４のＮ型半導体領域Ｎ４の第１の部分４ａから開始し、その後第２の部分４ｂに波及する。これにより、Ｎ４ｂ、Ｐ１，Ｎ１，Ｐ２、Ｎ3から成る補助サイリスタ部分がオン状態となり、このオン状態がＰ１，Ｎ１，Ｐ２、Ｎ３から成る第２の主サイリスタ部分に波及する。補助サイリスタ部分から第２の主サイリスタ部分へのオン状態の波及は図１（Ｃ）と同様な動作で進む。
【００５０】
第３のモード（モードIII）における第２の主サイリスタ部分のオン状態が終了して図１（Ｃ）に示す第２の方向の主電流Ｉ２が零になっても、半導体基板１の中にキャリア（正孔）が残存する。即ち、残存キャリアは主に第１のＮ半導体領域Ｎ１に多く存在する。残存キャリアが存在する状態で電圧上昇率（ｄｖ／ｄｔ）の大きい逆方向電圧即ち図１（Ａ）又は（Ｂ）と同様に第１の主電極Ｔ１を基準にして正の電源電圧又はノイズが第２の主電極Ｔ２に印加されると、残存キャリアがトリガとして働き、Ｎ２，Ｐ１、Ｎ１，Ｐ２から成る第１の主サイリスタ部分がオン状態になる虞がある。
【００５１】
しかし、本実施例では、トリガ感度を向上させるために、第４のＮ半導体領域Ｎ４の全部を深く形成せずに、誤動作の原因になる残存キャリアが存在する部分から離れた位置にトリガ感度を向上させるための第2の部分Ｎ４ｂを設け、補助サイリスタのオン動作を良好に開始させているので、トリガ感度が向上しているにも拘らず、残存キャリアに基づく主サイリスタ部分の誤動作が増加しない。
【００５２】
実施例１の双方向サイリスタが第２のモード（モードII）なり、図１（Ｂ）と同様に第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位とされ、ゲート電極Ｇに負のゲートトリガ信号が印加されると、第１の主電極Ｔ１からゲート電極Ｇにゲートトリガ電流ＩGTが流れる。これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子が注入され、この電子の一部が第１のＮ型半導体領域Ｎ１に入り込む。既に説明したように第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａから第１のＰ型半導体領域Ｐ1への電子の注入が開始し、その後Ｎ４ｂ、Ｐ１，Ｎ１，Ｐ２から成る補助サイリスタ部分がオン状態になる。この補助サイリスタ部分のオン状態は、図１（Ｂ）と同様な動作でＮ２，Ｐ１，Ｎ１，Ｐ２から成る第１の主サイリスタ部分に波及する。
この第２のモード（モードII）においても、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂはトリガ感度の向上に寄与する。
【００５３】
第２のモード（モードII）における第１の主サイリスタ部分のオン状態が終了して第1の方向の主電流Ｉ１が零になっても第１のＮ半導体領域Ｎ１にキャリアが残存する。残存キャリア（正孔）が存在する状態で電圧上昇率（ｄｖ／ｄｔ）の大きい逆方向電圧即ち図１（Ｃ）又は（Ｄ）と同様に第１の主電極Ｔ１を基準にして負の電源電圧又はノイズが第２の主電極Ｔ２に印加されると、残存キャリアがトリガとして働き、Ｐ１、Ｎ１，Ｐ２、Ｎ３から成る第２の主サイリスタ部分が誤ってオン状態になる虞がある。しかし、既に説明したように本実施例では第４のＮ半導体領域Ｎ４が均一の深さに形成されておらず、誤動作の原因となる残存キャリアが存在する位置から離れた位置にトリガ感度を向上させるための第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂが設けられているので、トリガ感度が高められているにも拘らず、第２のモード（モードII）から第３のモード（モードIII）に転換する時の残存キャリアに基づく誤動作が生じ難い。ちなみに、同様の効果は第１のモード（モードＩ）から第３のモード（モードIII）に転換する時において得られる。
【００５４】
図２〜図６の実施例１の効果の要約を次に示す。
（１）双方向サイリスタの第１及び第２のモードにおいて、第２のＮ型半導体領域Ｎ２の電流増幅率の大きい第２の部分Ｎ２２の働きによってホールド電流ＩHを小さくすることができる。このようにホールド電流ＩHを小さくしても、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２が第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Ｃ０から離れているので、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が殆ど生じない。
（２）双方向サイリスタの第３及び第４のモードにおいて、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２の働きによってホールド電流ＩHが小さくなる。ホールド電流ＩHを小さくしても、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２が第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Ｃ０から離れているので、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が殆ど生じない。
（３）双方向サイリスタの第２及び第３のモードにおいて、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂの働きによってトリガ感度が向上する。トリガ感度を向上させても、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂが第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Ｃ０から離れているので、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が殆ど生じない。
（４）双方向サイリスタの第３及び第４のモードにおいて、第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃの働きによってトリガ感度が向上する。トリガ感度を向上させても、第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃが第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａとの対向間の中心Ｃ０から離れているので、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下が殆ど生じない
【実施例２】
【００５５】
次に、図7を参照して実施例２の双方向サイリスタを説明する。但し、実施例２の双方向サイリスタは、図２〜図６の実施例１の双方向サイリスタの第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃをそれぞれ変形し、この他は実施例１の双方向サイリスタと同一に構成したものである。従って、図7において図２〜図５と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００５６】
図7における第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´は図３においてそれぞれ対応する第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃよりもＮ型不純物濃度を高め、これ以外は図３と同一に形成したものである。即ち、図7における第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´は、それぞれに対応する第２のＮ型半導体領域Ｎ２の第１の部分Ｎ２１、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第１の部分Ｎ３１、第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第１の部分Ｎ３ｂ´よりも高いＮ型不純物濃度を有し、且つ高い電流増幅率を有する。従って、図７の実施例２の双方向サイリスタにおいても図２〜図６の実施例１の双方向サイリスタと同様な効果を得ることができる。
【００５７】
図7における第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´は、それぞれに対応する第２のＮ型半導体領域Ｎ２の第１の部分Ｎ２１、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第１の部分Ｎ３１、第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第１の部分Ｎ３ｂ´よりも高いＮ型不純物濃度を有する。このため、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ２，Ｗ４，Ｗｂ，Ｗｄを第２のＮ型半導体領域Ｎ２の第１の部分Ｎ２１、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第１の部分Ｎ３１、第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第１の部分Ｎ３ｂ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ１，Ｗ３，Ｗａ，Ｗｃとそれぞれ同一にしても、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´の電流増幅率が、それぞれに対応する第２のＮ型半導体領域Ｎ２の第１の部分Ｎ２１、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第１の部分Ｎ３１、第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第１の部分Ｎ３ｂ´の電流増幅率よりも高くなり、実施例１及び２と同様な効果をえることができる。従って、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ２，Ｗ４，Ｗｂ，Ｗｄを、第２のＮ型半導体領域Ｎ２の第１の部分Ｎ２１、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第１の部分Ｎ３１、第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第１の部分Ｎ３ｂ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ１，Ｗ３，Ｗａ，Ｗｃとそれぞれ同一になるように図７の双方向サイリスタを変形できる。また、第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ２，Ｗ４，Ｗｂ，Ｗｄから選択された１つ又は複数のみを変形することもできる。
【００５８】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）図３に示す第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃの全部を設ける代わりに、これ等から任意に選択された１つ又は複数のみを設け、残りを省くことができる。また、図7における第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´の全部を設ける代わりに、これ等から任意に選択された１つ又は複数のみを設け、残りを省くことができる。
（２）  Ｎ型不純物の拡散の深さを変えることによって、図３に示す第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ、並びに図７に示す第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´を形成したが、これらの領域に対応するように半導体基板１の一方の主面２及び他方の主面３に予め双方向サイリスタの縦方向（垂直方向）に延びる凹部を設け、この凹部を通してＮ型不純物を拡散することによってそれぞれの部分を形成し、第１のＮ型半導体領域Ｎ１との間に所望の間隔Ｗ２、Ｗ４，Ｗｂ，Ｗｄを得ることができる。
（３）  平面的に見て多数の孔８を有し全体としてメッシュ状に形成された第２のＮ型半導体領域Ｎ2を、平面的に見て格子状又は櫛歯状に変形することができる。また、第２のＮ型半導体領域Ｎ2から孔８を省くこともできる。
（４）  各半導体領域Ｎ1、Ｎ2、Ｎ3、Ｎ4、Ｐ1、Ｐ2、及び第１及び第２の主電極Ｔ１，Ｔ２、ゲート電極Ｇのパタ−ンを任意に変形することができる。
（５）図３に示す第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ、並びに図７に示す第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ２、Ｗ４，Ｗｂ，Ｗｄを一定にしないで、半導体基板１の外周に向って階段状に又は傾斜を有して徐々に小さくさせることができる。
同様に図７に示す第２のＮ型半導体領域Ｎ２の第２の部分Ｎ２２´、第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａの第２の部分Ｎ３２´、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´、及び第３のＮ型半導体領域Ｎ３の補助部分Ｎ３ｂの第２の部分Ｎ３ｃ´のＮ型不純物濃度を半導体基板１の外周に向って階段状に又は傾斜を有して徐々に増大させることができる。
（６）特許文献２等で周知のゲ−トトリガ電流の無効分抑制部分を第１のＰ型半導体領域Ｐ１の中に設けることができる。
【図面の簡単な説明】
【００５９】
【図１】双方向サイリスタの第１〜第４のモードを説明するために図２のＡ−Ａ線に相当する部分を示す断面図である。
【図２】本発明に従う実施例１の双方向サイリスタを示す平面図である。
【図３】図２のＢ−Ｂ線に相当する部分を示す断面図である。
【図４】図２のＣ−Ｃ線に相当する部分を示す断面図である。
【図５】図２の半導体基板の一方の主面を示す平面図である。
【図６】図２の半導体基板の各部の幾何学的関係を説明するための平面図である。
【図７】本発明に従う実施例２の双方向サイリスタを図３と同様な位置で示す断面図である。
【符号の説明】
【００６０】
１    半導体基板
Ｔ1  第１の主電極
Ｔ2  第２の主電極
Ｇ    ゲ−ト電極
Ｎ1  第１のＮ型半導体領域（第１の半導体領域）
Ｐ1  第１のＰ型半導体領域（第２の半導体領域）
Ｐ2  第２のＰ型半導体領域（第３の半導体領域）
Ｎ2  第２のＮ型半導体領域（第４の半導体領域）
Ｎ3  第３のＮ型半導体領域（第５の半導体領域）
Ｎ4  第４のＮ型半導体領域（第６の半導体領域）
Ｎ２１  第２のN型半導体領域の第１の部分
Ｎ２２  第２のN型半導体領域の第２の部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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