(57)【要約】【課題】複数の遅延素子及びセレクタを用いた煩雑な遅延時間の調整作業が必要であった。【解決手段】複数の機能素子からなるモジュールを定義する第１の定義工程と、前記モジュールにおける基準であるモジュール基準位置に基づき、第２の複数の機能素子の位置を定義する第２の工程と、ゲートアレイ上で、前記モジュールを配置する配置工程と、前記ゲートアレイにおける基準であるゲートアレイ基準位置と前記モジュールにおける前記モジュール基準位置との間での位置関係、及び、前記モジュール基準位置と前記第２の複数の機能素子の位置との間での位置関係から、前記ゲートアレイにおける、前記ゲートアレイ基準位置に基づく前記第２の複数の機能素子の位置を算出する算出工程とを含む。【選択図】図１
2008226950.tif 000002
【特許請求の範囲】
【請求項１】
設計する回路を構成する第１の複数の機能素子のうちの第２の複数の機能素子からなるモジュールであって、当該第２の複数の機能素子の各々が当該モジュール全体としての機能のうちの一部を担う前記モジュールを定義する第１の定義工程と、
前記モジュールにおける基準であるモジュール基準位置に基づき、前記第２の複数の機能素子の位置を定義する第２の定義工程と、
前記第１の複数の機能素子を作成する基になるゲートアレイ上で、前記モジュールを配置する配置工程と、
前記ゲートアレイにおける基準であるゲートアレイ基準位置と前記モジュールにおける前記モジュール基準位置との間での位置関係、及び、前記モジュール基準位置と前記第２の複数の機能素子の位置との間での位置関係から、前記ゲートアレイにおける、前記ゲートアレイ基準位置に基づく前記第２の複数の機能素子の位置を算出する算出工程と、を含むことを特徴とする半導体装置の設計方法。
【請求項２】
ゲートアレイ上に、当該ゲートアレイから作成可能な複数の機能素子からなるモジュールであって各機能素子が当該モジュール全体としての機能のうちの一部を担う前記モジュールが配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートアレイ上に複数の機能素子が配置されるべき半導体装置及び当該半導体装置の設計方法に関する。
【背景技術】
【０００２】
下記の特許文献１の「技術分野」である「自動配置配線」に関し、図２に図示された従来の半導体装置の設計方法では、最初に、図２の（１）に示されるように、複数の機能素子ｅ１〜ｅ６（例えば、ＮＡＮＤ素子及びＮＯＲ素子）からなる回路（正確には、回路図）ｃｄを設計する。次に、図２の（２）に示されるように、回路図ｃｄに基づき、ゲートアレイｇａ上に複数の機能素子ｅ１〜ｅ６を配置し、例えば、機能素子ｅ４、及び、当該機能素子ｅ４の後段に位置する機能素子ｅ５をゲートアレイｇａ上で、自由な位置に、即ち、任意の位置に配置する。
【０００３】
【特許文献１】特開平５−１６０２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来の半導体装置の設計方法では、上記したような、ゲートアレイｇａ上で自由に配置された機能素子ｅ４、ｅ５間の位置関係は、図２（１）に図示された、機能素子ｅ４、ｅ５間で確保すべき遅延時間ｄｌｙを必ずしも満足しない。そこで、当該遅延時間ｄｌｙを得るべく、図２の（３）に示されるように、機能素子ｅ４、ｅ５間に、複数の遅延素子ｄ１〜ｄ４及びセレクタｓ１を設けた上で、セレクタｓ１により、相互に異なる遅延時間を有する遅延信号ｓｇ１〜ｓｇ４のうちの最も適した遅延信号（例えば、遅延信号ｓｇ２）を選択し、当該選択された遅延信号ｓｇ２を機能素子ｅ５に供給する必要があることから、煩雑な遅延時間の調整作業が不可欠であるという問題があった。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置の設計方法は、上記した課題を解決すべく、
設計する回路を構成する第１の複数の機能素子のうちの第２の複数の機能素子からなるモジュールであって、当該第２の複数の機能素子の各々が当該モジュール全体としての機能のうちの一部を担う前記モジュールを定義する第１の定義工程と、
前記モジュールにおける基準であるモジュール基準位置に基づき、前記第２の複数の機能素子の位置を定義する第２の定義工程と、
前記第１の複数の機能素子を作成する基になるゲートアレイ上で、前記モジュールを配置する配置工程と、
前記ゲートアレイにおける基準であるゲートアレイ基準位置と前記モジュールにおける前記モジュール基準位置との間での位置関係、及び、前記モジュール基準位置と前記第２の複数の機能素子の位置との間での位置関係から、前記ゲートアレイにおける、前記ゲートアレイ基準位置に基づく前記第２の複数の機能素子の位置を算出する算出工程とを含む。
【０００６】
上記した本発明に係る半導体装置の設計方法によれば、前記算出工程で、前記配置工程で前記モジュールが配置された当該ゲートアレイにおける、前記第１の工程で定義された当該モジュールを構成する前記第２の複数の素子の位置を、前記第２の定義工程で定義された、前記モジュールにおける前記第２の複数の素子の位置から算出することにより、前記ゲートアレイにおける、第２の複数の素子間での遅延時間は固定されることから、従来のような遅延素子及びセレクタを用いた、煩雑な遅延時間の調整作業を不要とすることができる。
【０００７】
本発明に係る半導体装置は、ゲートアレイ上に、当該ゲートアレイから作成可能な複数の機能素子からなるモジュールであって各機能素子が当該モジュール全体としての機能のうちの一部を担う前記モジュールが配置されている。
【発明を実施するための最良の形態】
【０００８】
本発明に係る半導体装置の設計方法の実施例について図面を参照して説明する。
【０００９】
実施例の半導体装置の設計方法では、図１の（１）に示されるような、複数の機能素子（『第１の複数の機能素子』に相当。）Ｅ１〜Ｅ１２からなる設計回路ＣＤを、図１の（３）に示されるゲートアレイＧＡ上で実現する。実施例の設計方法は、以下のような工程を含む。
【００１０】
第１の定義工程：図１の（２）に示されるように、図１の（１）に図示された第１の複数の機能素子Ｅ１〜Ｅ１２のうち、全体として、即ち、協働して一つの機能を果たす第２の複数の機能素子Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６からなるモジュールＭを定義する。換言すれば、第２の複数の機能素子Ｅ１〜Ｅ６は、モジュールＭの機能の一部を担う。当該モジュールＭ内における、第２の複数の機能素子Ｅ１〜６の位置は、固定されており、例えば、機能素子Ｅ４、Ｅ５は、当該機能素子Ｅ４、Ｅ５間で保証すべき遅延時間ＤＬＹを固定的に確保すべく、相互に隣接する位置に固定されている。
【００１１】
第２の定義工程：図１の（２）に示されるように、モジュールＭにおける、Ｘ軸方向及びＹ軸方向の基準であるモジュール基準位置（０、０）に基づき、前記第２の複数の機能素子Ｅ１〜Ｅ６を定義する。これにより、例えば、機能素子Ｅ４の位置は、（１、１）〜（３、３）と規定され、同様にして、機能素子Ｅ５の位置は、（４、１）〜（６、３）と規定される。
【００１２】
配置工程：図１の（３）に示されるように、前記第１の複数の機能素子Ｅ１〜Ｅ１２を作成する基になるゲートアレイＧＡ上に、前記第１の複数の機能素子Ｅ１〜Ｅ１２を配置し、より正確には、前記第２の複数の機能素子Ｅ１〜Ｅ６を含む前記モジュールＭ、及び、残りの複数の機能素子Ｅ７〜Ｅ１２を配置する。
【００１３】
算出工程：図１の（３）に示されるように、ゲートアレイＧＡ上に配置されたモジュールＭについて、当該モジュールＭを構成する第２の複数の機能素子Ｅ１〜Ｅ６の位置を算出する。より具体的には、ゲートアレイＧＡにおける基準であるゲートアレイ基準位置［０、０］と前記モジュール基準位置（０、０）との位置関係、及び、当該モジュール基準位置（０、０）に基づく前記第２の複数の機能素子Ｅ１〜Ｅ６の位置関係（例えば、Ｅ４の位置（１、１）〜（３、３））から、前記ゲートアレイ基準位置［０、０］に基づく前記第２の複数の機能素子Ｅ１〜Ｅ６の位置関係を算出する。これにより、例えば、ゲートアレイＧＡ上での機能素子Ｅ４の位置は、［５、２］〜［７、４］のように算出され、また、ゲートアレイＧＡ上での機能素子Ｅ５の位置は、［８、２］〜［１０、４］のように算出される。
【００１４】
上述したように、実施例の半導体装置の設計方法では、前記配置工程で、第１の複数の機能素子Ｅ１〜Ｅ１２のうち、モジュールＭを構成する第２の複数の機能素子Ｅ１〜Ｅ６については、ゲートアレイＧＡ上で機能素子Ｅ１〜Ｅ６の各機能素子毎に従来のような自由な配置を行うのではなく、モジュールＭ単位で配置し、換言すれば、第２の複数の機能素子Ｅ１〜Ｅ６間の位置関係が固定された状態で配置する。これにより、配置後の機能素子Ｅ１〜Ｅ６間の位置関係が、第１、第２の定義工程で定義された位置関係の状態を継承することとなることから、例えば、機能素子Ｅ４及び機能素子Ｅ５間で、図１の（１）に図示された遅延時間ＤＬＹを確保すべく、図２の（３）に図示の、従来必要であった機能素子ｅ４及び機能素子ｅ５間での遅延時間ｄｌｙの確保のための調整作業のような煩雑な作業を行わなければならないという事態を回避することが可能となる。
【００１５】
また、実施例の半導体装置では、上記したような効果に加えて、従来必要であった複数の遅延素子ｄ１〜ｄ４及びセレクタｓ１が不要となることから、設計回路ＣＤの規模を従来に比して小型化することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施例の半導体装置の設計方法を示す図。
【図２】従来の半導体装置の設計方法を示す図。
【符号の説明】
【００１７】
ＣＤ…設計回路、Ｅ１〜Ｅ１２…機能素子、Ｍ…モジュール、ＧＡ…ゲートアレイ。
【図１】
2008226950.tif 000003
【図２】
2008226950.tif 000004