(57)【要約】【課題】半導体メモリ装置、メモリ装置サポート及びメモリモジュールを提供する。【解決手段】第１半導体メモリダイ１０−１を含み、第１半導体メモリダイ１０−１の表面１２’は複数のコネクタｃｋｅ０、ｃｓ０、ｏｄｔ０を含む。複数のコネクタｃｋｅ０、ｃｓ０、ｏｄｔ０のうち少なくとも１つが第１半導体メモリダイ１０−１に電気的に接続され、複数のコネクタは第１及び第２制御信号コネクタを含む。第１制御信号コネクタは第１形態の第１制御信号ＣＯＮ１のためのものであり、第２制御信号コネクタは第１形態の第２制御信号ＣＯＮ２のためのものである。第１及び第２制御信号コネクタは表面の他の領域に配置される。例えば、第１形態はチップ選択信号、クロックイネーブル信号ＣＫＥ０、またはオンダイターミネーションイネーブル信号ＯＤＴ０とすることができる。【選択図】図６
2008198212.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体メモリダイと、
複数のコネクタを含む表面をと備え、
前記複数のコネクタのうち少なくとも１つが前記第１半導体メモリダイに電気的に接続され、前記複数のコネクタは第１及び第２制御信号コネクタを含み、前記第１制御信号コネクタは第１形態の第１制御信号のためのものであり、前記第２制御信号コネクタは第１形態の第２制御信号のためのものであり、前記第１及び第２制御信号コネクタは前記表面の異なる領域に配置されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１形態は、チップ選択信号、チップイネーブル信号及びオンダイターミネーション信号のうち１つであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記表面は、第２領域から分離された第１領域を含み、前記第１領域は複数のコネクタの第１部分を含み、前記第２領域は前記複数のコネクタの第２部分を含み、前記複数のコネクタの前記第１部分は前記第１制御信号コネクタを含み、前記複数のコネクタの前記第２部分は前記第２制御信号コネクタを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
中心基準ラインに対して前記表面は第１ハーフ及び第２ハーフを有し、前記第１ハーフは前記第１領域であり、前記第２ハーフは前記第２領域であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記複数のコネクタの前記第１部分と前記複数のコネクタの前記第２部分はアレイ内に配列されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記複数のコネクタは少なくとも１つのボール及びパッドであることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１半導体メモリダイに積層された第２半導体メモリダイをさらに備え、
前記複数のコネクタのうち少なくとも１つが前記第２半導体メモリダイに電気的に接続されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記第１制御信号コネクタは前記第１半導体メモリダイに電気的に接続され、前記第２制御信号コネクタは前記第２半導体メモリダイに電気的に接続されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１半導体メモリダイに積層された第２半導体メモリダイをさらに備え、
前記複数のコネクタのうち少なくとも１つが前記第２半導体メモリダイに電気的に接続されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記第１制御信号コネクタは前記第１半導体メモリダイに電気的に接続され、前記第２制御信号コネクタは前記第２半導体メモリダイに電気的に接続されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第１半導体メモリダイを含む半導体チップパッケージをさらに備えることで特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
前記半導体チップパッケージは前記第１半導体メモリダイに積層された第２半導体メモリダイをさらに備え、前記複数のコネクタの少なくとも１つが前記第２半導体メモリダイに電気的に接続されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第１制御信号コネクタは前記第１半導体メモリダイに電気的に接続され、前記第２制御信号コネクタは前記第２半導体メモリダイに電気的に接続されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記半導体チップパッケージは、前記第１及び第２制御信号コネクタに電気的に接続されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１５】
第１表面及び対向する第２表面を有する基板を備え、
前記第１表面は第１半導体メモリ装置を電気的に接続するための複数の第１コネクタを含み、前記第２表面は第２半導体メモリ装置を電気的に接続するための複数の第２コネクタを含み、
前記複数の第１コネクタは第１形態の第１及び第２制御信号コネクタを含み、前記第１及び第２制御信号コネクタは前記第１表面の異なる領域に配置され、
前記複数の第２コネクタは第１形態の第３及び第４制御信号コネクタを含み、前記第３及び第４制御信号コネクタは前記第２表面の異なる領域に配置され、
前記第３制御信号コネクタは前記第１制御信号コネクタに電気的に接続され、前記第４制御信号コネクタは前記第２制御信号コネクタに電気的に接続され、
前記第１制御信号コネクタを含む前記第１表面の前記領域は前記第３制御信号コネクタを含む前記第２表面の領域をミラーリングし、
前記第２制御信号コネクタを含む前記第２表面の前記領域は前記第４制御信号コネクタを含む前記第２表面の前記領域をミラーリングすることを特徴とするサポート。
【請求項１６】
前記基板内に配置され、前記第１制御信号コネクタ及び前記第３制御信号コネクタに電気的に接続される第１制御信号ラインと、
前記基板内に配置され、前記第２制御信号コネクタ及び前記第４制御信号コネクタに電気的に接続される第２制御信号ラインと、
をさらに備えることを特徴とする請求項１５に記載のサポート。
【請求項１７】
前記複数の第１コネクタは第１クロック信号コネクタを含み、
前記複数の第２コネクタは第２クロック信号コネクタを含み、
前記第１及び第２クロック信号コネクタが電気的に接続され、
クロック信号ラインが前記基板内に配置されて前記第１及び第２クロック信号コネクタを電気的に接続することを特徴とする請求項１６に記載のサポート。
【請求項１８】
前記第１及び第３制御信号コネクタは前記基板内の第１貫通ホールビアにより電気的に接続され、
前記第２及び第４制御信号コネクタは前記基板内の第２貫通ホールビアにより電気的に接続され、
前記複数の第１コネクタが第１クロック信号コネクタを含み、
前記複数の第２コネクタが第２クロック信号コネクタを含み、
前記第１及び第２クロック信号コネクタが第２貫通ホールビアにより電気的に接続されることを特徴とする請求項１５に記載のサポート。
【請求項１９】
前記基板内に配置され、前記第１制御信号コネクタと前記第３制御信号コネクタに電気的に接続される第１制御信号ラインと、
前記基板内に配置され、前記第２制御信号コネクタと前記第４制御信号コネクタに電気的に接続される第２制御信号ラインと、
前記基板内に配置され、前記第１及び第２クロック信号コネクタに電気的に接続されたクロック信号ラインと、
をさらに備えることを特徴とする請求項１８に記載のサポート。
【請求項２０】
第１制御信号入力端子から前記第１貫通ホールビアまでの前記第１制御信号ラインの長さがクロック信号入力端子から前記第３貫通ホールビアまでの前記クロック信号ラインの長さと等しく、
第２制御信号入力端子から前記第２貫通ホールビアまでの前記第２制御信号ラインの長さが前記クロック信号入力端子から前記第３貫通ホールビアまでの前記クロック信号ラインの長さと等しいことを特徴とする請求項１９に記載のサポート。
【請求項２１】
前記基板はＰＣＢであることを特徴とする請求項１５に記載のサポート。
【請求項２２】
第１表面及び対向する第２表面を有する基板を備え、
前記第１表面は第１半導体メモリ装置を電気的に接続するための複数の第１コネクタを含み、前記第２表面は第２半導体メモリ装置を電気的に接続するための複数の第２コネクタを含み、
前記複数の第１コネクタは第１クロック信号コネクタ及び第１及び第２制御信号コネクタを含み、前記複数の第２コネクタは第２クロック信号コネクタ及び第３及び第４制御信号コネクタを含み、
前記第１及び第３制御信号コネクタは前記基板内の第１貫通ホールビアにより電気的に接続され、前記第２及び第４制御信号コネクタは前記基板内の第２貫通ホールビアにより電気的に接続され、
前記第１及び第２クロック信号コネクタは第３貫通ホールビアにより電気的に接続されることを特徴とするサポート。
【請求項２３】
前記基板内に配置され、前記第１制御信号コネクタ及び前記第３制御信号コネクタに電気的に接続された第１制御信号ラインと、
前記基板内に配置され、前記第２制御信号コネクタ及び前記第４制御信号コネクタに電気的に接続された第２制御信号ラインと、
前記基板内に配置され、前記第１及び第２クロック信号コネクタに電気的に接続されたクロック信号ラインと、をさらに備え、
第１制御信号入力端子から前記第１貫通ホールビアまでの前記第１制御信号ラインの長さがクロック信号入力端子から前記第３貫通ホールビアまでの前記クロック信号ラインの長さが等しく、第２制御信号入力端子から前記第２貫通ホールビアまでの前記第２制御信号ラインの長さが前記クロック信号入力端子から前記第３貫通ホールビアまでの前記クロック信号ラインの長さと等しいことを特徴とする請求項２２に記載のサポート。
【請求項２４】
第１面及び対向する第２面を備え、前記第１面が少なくとも１つの第１装着領域を有し、第２面が少なくとも１つの第２装着領域を有するサポートと、
各第１装着領域及び各第２装着領域内に装着された半導体メモリ装置と、を備え、
各半導体メモリ装置は、
半導体メモリダイと、
複数のコネクタを備える表面と、を備え、
前記複数のコネクタのうちの少なくとも１つが前記第１半導体メモリダイに電気的に接続され、前記複数のコネクタのうちの少なくとも１つが前記サポートに電気的に接続され、前記複数のコネクタが第１及び第２制御信号コネクタを備え、前記第１制御信号コネクタは第１形態の第１制御信号のためのものであり、前記第２制御信号コネクタは前記第１形態の第２制御信号のためのものであり、前記第１及び第２制御信号コネクタが前記表面の異なる領域に配置されることを特徴とするメモリモジュール。
【請求項２５】
第１面及び対向する第２面を備え、前記第１面が少なくとも１つの第１装着領域を有し、前記第２面が少なくとも１つの第２装着領域を有し、第１制御信号ライン及び第２制御信号ラインが配置され、各第１装着領域が第１電気コネクタ配列を有し、各第２装着領域が第２電気コネクタ配列を有するサポートと、
各第１装着領域及び各第２装着領域内に装着された半導体メモリ装置と、を備え、
各半導体メモリ装置が第１及び第２半導体メモリダイ及び第３電気コネクタ配列を有し、前記第３電気コネクタ配列は前記第１及び第２電気コネクタ配列のうち１つに電気的に接続され、
前記第３電気コネクタ配列は、
複数のコネクタを含み、複数のコネクタは前記第１半導体メモリダイに電気的に接続された第１制御信号コネクタ及び前記第２半導体メモリダイに電気的に接続された第２制御信号コネクタを含み、前記第１及び第２制御信号コネクタは前記表面の異なる領域に配置され、
前記第２及び第３電気コネクタ配列は、
前記第１面に装着された前記半導体メモリ装置が前記第１制御ラインに電気的に接続された前記第１半導体メモリダイ及び前記第２制御ラインに電気的に接続された前記第２半導体メモリダイを有し、
前記第２面に装着された前記半導体メモリ装置が前記第１制御ラインに電気的に接続された前記第２半導体メモリダイ及び前記第２制御ラインに電気的に接続された前記第１半導体メモリダイを有するように構成されていることを特徴とするメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置、メモリ装置サポート、及びメモリモジュールに関するものである。
【背景技術】
【０００２】
図１は従来のメモリモジュールを示し、図に示すように、メモリモジュールは一般的に印刷回路基板（ＰＣＢ；ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）であるサポート（ｓｕｐｐｏｒｔ）１００を含む。
【０００３】
複数のメモリチップ１１２はサポート１００の両面に装着される。サポート１００は複数のメモリチップ１１２をメモリモジュールの端子１１４に接続するために複数のビア及び伝導性ラインを含む。ビア及び伝導性ラインは制御信号ライン及び内部データラインを形成する。サポート１００の両面のメモリチップ１１２は端子１１４から同一の制御信号が受信できるように制御信号ラインに接続される。結果として、図示のように、サポート１００の両面に装着されているメモリチップ１１２は概念的に単一データライン１１６に出力するものとしてみなされる。同じ制御信号によって制御される単一集合のメモリチップがあって、そのようなメモリモジュールは１つのランクを有するものとする。図１において、メモリモジュールはデータライン１１６を介して７２ビットのデータを伝送するようにするために各メモリチップ１１２は一度に４ビットを出力するものとして示されている。
【０００４】
図１の単一ランクメモリモジュールに対し、図２は２つのランクを有する従来のメモリモジュールを示す。図２に示すように、サポート１１０はサポート１１０の一面に装着されている第１集合の半導体メモリチップ１１２’−１及びサポート１１０の他面に装着されている第２集合の半導体メモリチップ１１２’−２を含む。サポート１１０は第１集合の半導体メモリチップ１１２’−１及び第２集合の半導体メモリチップ１１２’−２が端子１１４’に接続するようにするためにビア及び伝導性ラインを含む。一般に知られているように、第１及び第２集合の半導体メモリチップ１１２’−１及び１１２’−２は、第１及び第２集合の半導体メモリチップ１１２’−１及び１１２’−２のただ１つの集合に同時イネーブルするようにするために制御信号ライン及び内部データラインに接続される。よって、第１及び第２集合の半導体メモリチップ１１２’−１及び１１２’−２が同一端子１１４’に接続され、メモリモジュールは概念的に２つの分離されたデータライン１１６’−１及び１１６’−２としてみなされる。例えば、チップ選択またはイネーブル信号と称する１つ以上の信号がある集合のチップのイネーブルを制御するために少なくとも１つの制御ラインに印加される。もし、チップ選択信号が論理レベル０に設定されたら、第１集合の半導体メモリチップ１１２’−１がイネーブルされ、第１データライン１１６’−１に接続するものとみなされる。しかしながら、チップ選択信号が論理１なら、第２集合の半導体メモリチップ１１２’−２がイネーブルされて第２データライン１１６’−２に接続するものとみなされる。なぜならば、メモリモジュール内に２つの分離された選択可能な集合のメモリチップがあるので、メモリモジュールのランクが２となる。図２において、各メモリチップ１１２’−１またはメモリモジュールがデータライン１１６’−１または１１６’−２を介して７２ビットのデータを伝送するようにするために一度に８ビットを出力するものとして示している。
【０００５】
図３は従来メモリモジュールのさらに他の例を示すものであり、図３のメモリモジュールはメモリモジュールのランクが２であるという点で図２のメモリモジュールと類似する。しかし、図３のメモリモジュールは、サポートの両面に装着されている積層された半導体メモリチップを含む。すなわち、図３に示すように、半導体モジュールはサポート２０を含む。サポート２０の第１面２１は複数の装着位置２６−１〜２６−ｎを含み、半導体メモリ装置２２−１〜２２−ｎの第１集合２２はそれぞれ装着位置２２−１〜２２−ｎに装着される。同様に、サポート２０の第２面２３は複数の装着位置２８−１〜２８−ｎを含み、第２集合の半導体メモリ装置２４−１〜２４−ｎのそれぞれが装着位置２８−１〜２８−ｎに装着される。第１及び第２集合の半導体メモリ装置２２及び２４は図４Ａに示すような構造を有する。
【０００６】
図４Ａは複数の積層されたダイまたはチップを有する従来の半導体メモリ装置を示すものであり、図４Ａに示すように、半導体メモリ装置は２つの半導体メモリダイまたはチップ１０−１及び１０−２を含み、積層されたダイまたはチップ１０−１及び１０−２のそれぞれはメモリ装置の外部表面に外部パッドのアレイ１２に係る外部パッドに電気的に接続された入力及び出力を有する。一般に知られているように、外部パッドのアレイ１２はボールグリドアレイとすることができる。図４Ａに示すように、アレイ１２は左側領域１２−１、中間領域１２−２、及び右側領域１２−３を含み、中間領域１２−２はアレイ１２が実質的に左側アレイ１２−１及び右側アレイ１２−３である外部パッドを含まない。左側及び右側アレイ１２−１及び１２−３内の各パッドは従来技術により知られている特定信号に係る。各パッドに係る信号は一般に知られているので、ここでは詳しくは説明しない。ただ、左側及び右側アレイ１２−１及び１２−３に強調された外部パッドについては説明する。
【０００７】
図のように、左側アレイ１２−１は第１クロックイネーブル信号ＣＫＥ０及び第２クロックイネーブル信号ＣＫＥ１のための外部パッドを含む。第１ダイ１０−１は第１クロックイネーブル信号ＣＫＥ０に接続されている外部パッドに接続され、第２ダイ１０−２は第２クロックイネーブル信号ＣＫＥ１に接続されている外部パッドに接続される。よって、このような外部パッドは第１及び第２クロックイネーブル外部パッドｃｋｅ０及びｃｋｅ１として示すことができる。すなわち、アレイ１２に対して上部は信号を示し、下部はパッドを示す。右側アレイ１２−３は第１及び第２チップ選択信号ＣＳＢ０及びＣＳＢ１のための外部パッドを含み、さらに、第１及び第２オンダイターミネーションイネーブル信号ＯＤＴ０及びＯＤＴ１のための外部パッドを含む。第１ダイ１０−１は第１チップ選択信号ＣＳＢ０及び第１オンダイターミネーションイネーブル信号ＯＤＴ０に係る外部パッドに接続され、第２ダイ１０−２は第２チップ選択信号ＣＳＢ１及び第２オンダイターミネーションイネーブル信号ＯＤＴ１に係る外部パッドに接続される。
【０００８】
チップ選択信号ＣＳＢ０及びＣＳＢ１は、半導体メモリ装置２２または２４内の第１チップ１０−１または第２チップ１０−２をイネーブルするか否かを指示する。オンダイターミネーション信号ＯＤＴ０及びＯＤＴ１は、半導体メモリ装置２２または２４内の第１チップ１０−１または第２チップ１０−２のオンダイターミネーションがイネーブルされるようにするか否かを指示する。クロックイネーブル信号は半導体メモリ装置２２または２４内の第１チップ１０−１または第２チップ１０−２のクロックがイネーブルされるようにするか否かを指示する。
【０００９】
図３において、サポート２０は第１及び第２集合の半導体メモリ装置２２及び２４が図１及び２に示されたような端子（図示せず）に接続するようにするためにビア及び伝導性ラインを含む。一般に知られているように、第１及び第２集合の半導体メモリ装置２２及び２４は第１及び第２集合の半導体メモリ装置２２及び２４の第１チップ１０−１または第２チップ１０−２だけに同時にイネーブルするようにするために同一の制御信号ライン及び端子に接続される。よって、第１及び第２集合の半導体メモリ装置２２及び２４が同一端子に接続され、メモリモジュールは２つのランクを有していて概念的に２つの分離されたデータラインを有するものとみなされる。
【００１０】
図３はクロック信号ラインＣＫＬだけでなく、２例の制御信号ラインＣＯＮ１Ｌ及びＣＯＮ２Ｌを示すものである。第１及び第２制御信号ラインＣＯＮ１Ｌ及びＣＯＮ２Ｌのそれぞれは各制御信号ＣＯＮ１及びＣＯＮ２を伝送する。一方、クロック信号ラインＣＫＬはクロック信号ＣＫを伝送する。しかし、図に示した２つの制御信号ラインＣＯＮ１Ｌ及びＣＯＮ２Ｌ以上が存在することもできる。例えば、第１及び第２制御信号ＣＯＮ１及びＣＯＮ２が第１及び第２クロックイネーブル信号ＣＫＥ０及びＣＫＥ１、第１及び第２チップ選択信号ＣＳＢ０及びＣＳＢ１、または第１及び第２オンダイターミネーション信号ＯＤＴ０及びＯＤＴ１とすることができる。各制御信号ラインＣＯＮ１Ｌ、ＣＯＮ２Ｌ及びＣＫＬは、ターミネーション電圧Ｖｔｔに接続される抵抗Ｒｔｔにより終端（ｔｅｒｍｉｎａｔｅ）される。
【００１１】
図４Ｂは、図３のサポートに対応する一対のメモリ装置の接続を示すものである。特に、図４Ｂはメモリ装置２２及びサポート２０に対向する、または対応するメモリ装置２４の一部の接続を示すものである。図に示したように、メモリ装置２２内の第１ダイ１０−１のピンまたはパッド１ｃ１がアレイ１２の外部パッドｃ１に電気的に接続され、メモリ装置２２の第２ダイ１０−２のピンまたはパッド２ｃ２がアレイ１２の外部パッドｃ２に電気的に接続される。例において、外部パッドｃ１及びｃ２はそれぞれ第１及び第２クロックイネーブル外部パッドｃｋｅ０及びｃｋｅ１に対応することができる。また、メモリ装置２２の第１ダイ１０−１のクロック信号パッド１ｃｋ’及び第２ダイ１０−２のクロック信号パッド２ｃｋ’はアレイ１２の外部クロック信号パッドｃｋ’に接続される。
【００１２】
同様に、対向する半導体装置２４に対してメモリ装置２４の第１ダイ１０−１のピンまたはパッド１ｃ１’がアレイ１２の外部パッドｃ１’に電気的に接続され、メモリ装置２４の第２ダイ１０−２のピンまたはパッド２ｃ２’がアレイ１２の外部パッドｃ２’に電気的に接続される。例において、外部パッドｃ１及びｃ２’が第１及び第２クロックイネーブル外部パッドｃｋｅ０及びｃｋｅ１にそれぞれ対応することができる。また、メモリ装置２４の第１ダイ１０−１のクロック信号パッド１ｃｋ’及び第２ダイ１０−２のクロック信号パッド２ｃｋ’はアレイ１２の外部クロック信号パッドｃｋ’に接続される。
【００１３】
図４Ｂに示すように、半導体メモリ装置２４は半導体メモリ装置２２と対向されていて、半導体メモリ装置２４の左側アレイ１２−１が半導体メモリ装置２２の右側アレイ１２−３と対向されている。同様に、半導体メモリ装置２４の右側信号アレイ１２−３と半導体メモリ装置２２の左側アレイ１２−１が対向されている。
【００１４】
メモリ装置２２の外部パッドｃ１がサポート２０の第１制御信号パッドＣ１に接続され、第１制御信号パッドＣ１が点ｂにおいて第１制御信号ラインＣＯＮ１Ｌに第１制御信号ビアＣ１−１により接続されている。メモリ装置２４の対応する外部パッドｃ１’がサポート２０の第１制御信号パッドＣ１’に接続され、第１制御信号パッドＣ１’が点ｂ’において第１制御信号ラインＣＯＮ１Ｌに第１制御信号ビアＣ１−１’により接続されている。
【００１５】
メモリ装置２２の外部パッドｃ２はサポート２０の第２制御信号パッドＣ２に接続され、第２制御信号パッドＣ２は点ａにおいて第２制御信号ラインＣＯＮ２Ｌに第２制御信号ビアＣ２−１により接続されている。メモリ装置２４の対応する外部パッドｃ２’はサポート２０の第２制御信号パッドＣ２’に接続され、第２制御信号パッドＣ２’は点ａ’において第２制御信号ラインＣＯＮ２Ｌに第２制御信号ビアＣ２−１’により接続されている。
【００１６】
メモリ装置２２の外部クロック信号パッドｃｋは、サポート２０のクロック信号パッドＣＫＰに接続され、メモリ装置２４の対応する外部クロック信号パッドｃｋ’がサポート２０のクロック信号パッドＣＫＰ’に接続されている。クロック信号パッドＣＫＰ及びＣＫＰ’が点ｄにおいてクロック信号ラインＣＫＬに貫通ホールビアＣＫ１−１により接続されている。
【００１７】
第１及び第２メモリ装置２２及び２４の第１ダイ１０−１が第１集合の制御信号（例えば、クロックイネーブル信号ＣＫＥ０、チップ選択信号ＣＳＢ０、など）によって制御される第１集合のチップを形成し、第１及び第２メモリ装置２２及び２４の第２ダイ１０−２が第２集合の制御信号（例えば、クロックイネーブル信号ＣＫＥ１、チップ選択信号ＣＳＢ１、など）によって制御される第２集合のチップを形成する。よって、図３に示されたメモリモジュールのランクは２である。
【００１８】
点ａ及びａ’だけでなく、ｂ及びｂ’との間の分離によって、第１及び第２制御信号ラインＣＯＮ１Ｌ及びＣＯＮ２Ｌ上の制御信号が第１及び第２半導体メモリ装置２２及び２４により異なった時間に受信される。これはメモリモジュールの動作上にタイミング問題を誘発するスキュー（ｓｋｅｗ）のためである。
【００１９】
また、サポート２０のビアの数は、サポート２０のパッドを信号ラインＣＯＮ１Ｌ、ＣＯＮ２Ｌ及びＣＫＬに接続するために用いられる。一般に知られているように、サポート２０は一般的にいくつかの層からなっているＰＣＢである。信号ラインＣＯＮ１Ｌ、ＣＯＮ２Ｌ及びＣＬＫはＰＣＢの内部層に形成される。よって、ビアがＰＣＢの外部層のパッドを信号ラインに電気的に接続するために用いられる。図５は他の形態のビア、例えば、ブラインド（ｂｌｉｎｄ）ビア、埋め込み（ｂｕｒｉｅｄ）ビア、及び貫通ホール（ｔｈｒｏｕｇｈ  ｈｏｌｅ）ビアを示す。一般的に、ビアは伝導性物質で埋め込まれたＰＣＢの１つ以上の層を貫通するホールである。
【００２０】
ブラインドビアはＰＣＢの外部層の１つから内部層の１つに達し、埋め込みビアはＰＣＢの１つの内部層から他の１つの内部層に達し、貫通ホールビアはＰＣＢの１つの外部層から他の外部層に達する。図４Ｂに示すように、貫通ホールビアはクロック信号パッドＣＫＰ及びＣＫＰ’をクロック信号ラインＣＫＬに接続するために用いられる。また、４つのブラインドビアＣ１−１、Ｃ１−１’Ｃ２−１及びＣ２−１’がパッドＣ１、Ｃ１’、Ｃ２、Ｃ２’を各制御信号ラインＣＯＮ１Ｌ及びＣＯＮ２Ｌに接続するために用いられる。
【特許文献１】特開２００４−３２７４７４号公報
【特許文献２】特開２００６−２３７３８５号公報
【特許文献３】米国特許第６４２４０３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明の目的は、モジュール基板の両面に対向させて装着される半導体メモリ装置に伝送される制御信号間のスキュー及びクロック信号と制御信号との間のスキューを除去することができる半導体メモリ装置を提供することにある。
【００２２】
本発明の他の目的は、前記目的を達成するためのメモリ装置サポートを提供することにある。
【００２３】
本発明のさらに他の目的は、前記目的を達成するための半導体メモリ装置を備えたメモリモジュールを提供することにある。
【課題を解決するための手段】
【００２４】
本発明は半導体メモリ装置に関するものである。一実施形態において、半導体メモリ装置は第１半導体メモリダイを含み、半導体メモリ装置の表面は複数のコネクタを含む。複数のコネクタの少なくとも１つは第１半導体メモリダイに電気的に接続される。複数のコネクタは少なくとも第１及び第２制御信号コネクタを含む。第１制御信号コネクタは第１形態の第１制御信号のためのものであり、第２制御信号コネクタは第１形態の第２制御信号のためのものであり、第１及び第２制御信号コネクタは表面の異なる領域に配置されている。例えば、第１形態はチップ選択信号、クロックイネーブル信号またはオンダイターミネーションイネーブル信号とすることができる。
【００２５】
一実施形態において、表面は第２領域と空間的に分離された第１領域を含み、第１領域は複数のコネクタの第１部分を含み、第２領域は複数のコネクタの第２部分を含む。複数のコネクタの第１部分は第１制御信号コネクタを含み、複数のコネクタの第２部分は第２制御信号コネクタを含む。
【００２６】
他の例として、半導体メモリ装置は、第１半導体メモリダイに積層された第２半導体メモリダイをさらに含み、複数のコネクタの少なくとも１つは第２半導体メモリダイに電気的に接続される。
【００２７】
本発明は、さらにメモリ装置サポートに関するものである。一実施形態において、サポートは第１表面及び対向する第２表面を有する基板を含む。第１表面は、第１半導体メモリ装置に電気的に接続するための複数の第１コネクタを含む。第２表面は第２半導体メモリ装置を電気的に接続するための複数の第２コネクタを含む。第１複数のコネクタは第１形態の第１及び第２制御信号コネクタを含み、第１及び第２制御信号コネクタは第１表面の異なる領域に配置されている。
【００２８】
複数の第２コネクタは第１形態の第３及び第４制御信号コネクタを含み、第３及び第４制御信号コネクタは第２表面の異なる領域に配置されている。第３制御信号コネクタは第１制御信号コネクタに電気的に接続され、第４制御信号コネクタは第２制御信号コネクタに電気的に接続される。第１制御信号コネクタを含む第１表面の領域は第３制御信号コネクタを含む第２表面の領域にミラーリングされ、第２制御信号コネクタを含む第２表面の領域は第４制御信号コネクタを含む第２表面の領域にミラーリングされる。
【００２９】
他の実施形態において、さらに他の実施形態として、メモリ装置サポートは第１表面及び対向する第２表面を有する基板を含む。第１表面は第１半導体メモリ装置に電気的に接続するための複数の第１コネクタを含み、第２表面は第２半導体メモリ装置を電気的に接続するための複数の第２コネクタを含む。複数の第１コネクタは第１クロック信号コネクタ及び第１及び第２制御信号コネクタを含む。複数の第２コネクタは第２クロック信号コネクタ及び第３及び第４制御信号コネクタを含む。第１及び第３制御信号コネクタは基板内の第１貫通ホールビアにより電気的に接続される。第２及び第４制御信号コネクタは基板内の貫通ホールビアにより電気的に接続される。第１及び第２クロック信号コネクタは第３貫通ホールビアにより電気的に接続される。
【００３０】
本発明は、さらにメモリモジュールに関するものである。一実施形態において、メモリモジュールは第１面及び対向する第２面を有するサポート基板を含む。第１面は少なくとも１つの第１装着領域を有し、第２面は少なくとも１つの第２装着領域を有する。半導体メモリ装置は各第１装着領域及び各第２装着領域に装着される。各半導体メモリ装置は第１半導体メモリダイ及び複数のコネクタを備える表面を含む。複数のコネクタの少なくとも１つは第１半導体メモリダイに電気的に接続され、複数のコネクタの少なくとも１つはサポートに電気的に接続される。
【００３１】
複数のコネクタは第１及び第２制御信号コネクタを含む。第１制御信号コネクタは第１形態の第１制御信号のためのものであり、第２制御信号コネクタは第１形態の第２制御信号のためのものである。第１及び第２コネクタは表面の異なる領域に配置されている。
【００３２】
他の実施形態として、メモリモジュールは第１面及び対向する第２面を有するサポート基板を含む。第１面は少なくとも１つの第１装着領域を有し、第２面は少なくとも１つの第２装着領域を有する。サポートは第１制御ライン及び第２制御ラインを有する。各第１装着領域は第１電気コネクタ配列を有し、各第２装着領域は第２電気コネクタ配列を有する。半導体メモリ装置は各第１装着領域及び各第２装着領域に装着される。各半導体メモリ装置は第１及び第２半導体メモリダイ及び第３電気コネクタ配列を含む。第３電気コネクタ配列は第１及び第２電気コネクタ配列の１つに電気的に接続される。第３電気コネクタ配列は複数のコネクタを有する表面を含む。複数のコネクタは、第１半導体メモリダイに電気的に接続した第１制御信号コネクタ及び第２半導体メモリダイに電気的に接続した第２制御信号コネクタを含む。第１及び第２制御信号コネクタは表面の異なる領域に配置される。第２及び第３電気コネクタ配列は第１面に装着された半導体メモリ装置が第１制御ラインに電気的に接続した第１半導体メモリダイ及び第２制御ラインに電気的に接続した第２半導体メモリダイを有するために構成される。第２面に装着された半導体メモリ装置は第１制御ラインに電気的に接続した第２半導体メモリダイ及び第２制御ラインに電気的に接続した第１半導体メモリダイを有する。
【発明の効果】
【００３３】
本発明の半導体メモリ装置、メモリ装置サポート、及びメモリモジュールは、モジュール基板の両面に配置された半導体メモリ装置に印加される制御信号間のスキューを除去できるとともに、制御信号とクロック信号との間のスキューを除去できる。これにより、メモリモジュールの動作性能が改善される。
【発明を実施するための最良の形態】
【００３４】
以下、添付した図面を参照して本発明の半導体メモリ装置、メモリ装置サポート、及びメモリモジュールを説明する。
【００３５】
図６は本発明の実施形態によるメモリモジュールを示すものである。図６のメモリモジュールは、サポートの両面に装着されている積層された半導体メモリチップを含む。すなわち、図６に示すように、半導体モジュールはサポート１２０を含む。サポート１２０は印刷回路基板(ＰＣＢ)とすることができるが、この実施形態に限定されない。サポート１２０の第１面１２１は複数の装着位置１２６−１〜１２６−ｎを含む。
【００３６】
半導体メモリ装置１２２−１ないし１２２−ｎの第１集合１２２はそれぞれ装着位置１２６−１ないし１２６−ｎに装着される。同様に、サポート１２０の第２面１２３は複数の装着位置１２８−１ないし１２８−ｎを含む。半導体メモリ装置１２４−１ないし１２４−ｎの第２集合１２４はそれぞれ装着位置１２８−１ないし１２８−ｎに装着される。第１及び第２集合の半導体メモリ装置１２２及び１２４のそれぞれは図７に示したものと同じ構造を有する。
【００３７】
図７は複数の積層されたダイ及びチップを有する半導体メモリ装置を示すものである。半導体メモリ装置１２２及び１２４は、さらに半導体チップパッケージとして示すことができる。図７の例において、半導体メモリ装置またはチップパッケージは、２つの半導体メモリダイまたはチップ１０−１及び１０−２を含む。積層したダイまたはチップ１０−１または１０−２それぞれはメモリ装置またはチップパッケージの外部表面に外部コネクタのアレイ１２’内の関連外部コネクタに電気的に接続された入力及び出力を有する。外部コネクタのアレイ１２’はボールグリドアレイとすることができるが、本発明は実施形態に限定されない。例えば、コネクタ１２はパッドとすることができ、コネクタは説明の便宜のためにパッドとして示すことができる。
【００３８】
図７に示すように、アレイ１２’の左側領域１２−１’、中心領域１２−２’及び右側領域１２−３’を含む。アレイ１２’が中心領域１２−２’のアレイ１２’の中心ライン１１の両側に配置された左側アレイ１２−１’及び右側アレイ１２−３’になるようにするために中心領域１２−２’は外部パッドを含まない。さらに図に示すように、左側及び右側アレイ１２−１’及び１２−３’の各外部パッドは従来の特定信号に係る。なぜなら、各パッドに係る信号は公知なので詳しく説明していない。その代わりに、説明の便宜のために、左側及び右側アレイ１２−１’及び１２−３’の強調されている外部パッドだけを説明する。図に示すように、左側アレイ１２−１’は特定機能のための制御信号対を含まない。同様に、右側アレイ１２−３’は特定機能のための制御信号対を含まない。
【００３９】
例えば、図７に示すように、第１クロックイネーブル信号ＣＫＥ０、第１チップ選択信号ＣＳ０、及び第１オンダイターミネーション信号ＯＤＴ０が左側アレイ１２−１’にあって、第２クロックイネーブル信号ＣＫＥ１、第２チップ選択信号ＣＳ１、及び第２オンダイターミネーション信号ＯＤＴ１が右側アレイ１２−３’にある。アルファベット小文字の参照符号は外部パッドを示すために用いられ、アルファベット大文字の参照符号は外部パッドに係る信号を示すために用いられる。例えば、チップ選択外部パッドｃｓ０はチップ選択信号ＣＳ０に関する。
【００４０】
第１ダイ１０−１は、第１クロックイネーブル外部パッドｃｋ０、第１チップ選択外部パッドｃｓ０及び第１オンダイターミネーションパッドｏｄｔ０に接続される。
【００４１】
第２ダイ１０−２は、第２クロックイネーブル外部パッドｃｋｅ１、第２チップ選択外部パッドｃｓ１及び第２オンダイターミネーション外部パッドｏｄｔ１に接続される。
【００４２】
チップ選択信号ＣＳ０及びＣＳ１は、半導体メモリ装置１２２または１２４内の第１チップ１０−１’または第２チップ１０−２’がイネーブルするか否かを示す。オンダイターミネーション信号ＯＤＴ０及びＯＤＴ１は、半導体メモリ装置１２２または１２４内の第１チップ１０−１’または第２チップ１０−２’がオンダイターミネーションをイネーブルするか否かを示し、クロックイネーブル信号ＣＫＥ０及びＣＫＥ１は、半導体メモリ装置１２２または１２４内の第１チップ１０−１’または第２チップ１０−２’がクロックをイネーブルするか否かを示す。
【００４３】
図６において、サポート１２０は第１及び第２集合の半導体メモリ装置１２２及び１２４を端子（図示せず）に接続するためにビア及び伝導性ラインを含む。端子は図２に示したものと同様にすることがある。
【００４４】
図６はクロック信号ラインＣＫＬだけでなく、２例の制御信号ラインＣＯＮ１Ｌ及びＣＯＮ２Ｌを示すものである。
【００４５】
第１及び第２信号ラインＣＯＮ１Ｌ及びＣＯＮ２Ｌのそれぞれは各制御信号ＣＯＮ１及びＣＯＮ２を伝送し、クロック信号ラインＣＫＬはクロック信号ＣＫを伝送する。しかし、２つの示された制御信号ラインＣＯＮ１Ｌ及びＣＯＮ２Ｌ以外にさらに存在することもできる。
【００４６】
例えば、第１及び第２制御信号ＣＯＮ１及びＣＯＮ２は、第１及び第２クロックイネーブル信号ＣＫＥ０及びＣＫＥ１、第１及び第２チップ選択信号ＣＳ０及びＣＳ１、または第１及び第２オンダイターミネーション信号ＯＤＴ０及びＯＤＴ１とすることができる。各制御信号ラインＣＯＮ１Ｌ、ＣＯＮ２Ｌ、及びＣＫＬはターミネーション電圧Ｖｔｔに接続された抵抗Ｒｔｔにより終端される。
【００４７】
図８は図６のサポートに対応する一対のメモリ装置の接続を示すものである。サポート１２０はさらに外部コネクタ（例えば、ボール、パッド、及び／または、それら）を含み、ここで外部コネクタはパッドとして示される。特に、図８は、メモリ装置１２２と、サポート１２０に対して対向するか、または対応するメモリ装置１２４との接続の一部を示すものである。図に示すように、メモリ装置１２２の第１ダイ１０−１のピンまたはパッド１ｃ１は左側アレイ１２−１’の外部パッドｃ１に電気的に接続され、メモリ装置１２２の第２ダイ１０−２のピンまたはパッド２ｃ２は右側アレイ１２−３’の外部パッドｃ２に電気的に接続される。
【００４８】
例において、外部パッドｃ１及びｃ２は、それぞれ第１及び第２チップ選択外部パッドｃｓ０及びｃｓ１とすることができる。しかし、外部パッドｃ１及びｃ２がクロックイネーブル外部パッドｃｋｅ０及びｃｋｅ１、オンダイターミネーション外部パッドｏｄｔ０及びｏｄｔ１などとしてもよい。さらに、メモリ装置１２２の第１ダイ１０−１のクロック信号パッド１ｃｋ及び第２ダイ１０−２のクロック信号パッド２ｃｋはアレイ１２’の外部クロック信号パッドｃｋに接続される。
【００４９】
対向する半導体メモリ装置１２４に対してメモリ装置１２４の第１ダイ１０−１のピンまたはパッド１ｃ１’が左側アレイ１２−１’の外部パッドｃ１’電気的に接続されて、メモリ装置１２４の第２ダイ１０−２のピンまたはパッド２ｃ２’が右側アレイ１２−３’の外部パッドｃ２’に電気的に接続される。
【００５０】
例において、外部パッドｃ１’及びｃ２’はそれぞれ第１及び第２チップ選択外部パッドｃｓ０及びｃｓ１に対応することができる。さらに、メモリ装置１２４の第１ダイ１０−１のクロック信号パッド１ｃｋ’及び第２ダイ１０−２のクロック信号パッド２ｃｋ’がアレイ１２’の外部クロック信号パッドｃｋ’に接続される。
【００５１】
図８に示すように、半導体メモリ装置１２４の左側アレイ１２−１’と半導体メモリ装置１２２の右側アレイ１２−３’とが対向するか、またはミラーリングされている。
【００５２】
同様に、半導体メモリ装置１２４の右側アレイ１２−３’が半導体メモリ装置１２２の左側アレイ１２−１’に対向するか、またはミラーリングされている。
【００５３】
メモリ装置１２２の外部パッドｃ１はサポート１２０の第１制御信号パッドＣ１’に接続され、第１制御信号パッドＣ１’は第１制御信号ラインＣＯＮ１Ｌに第１制御信号ビアＣ１−１により接続される。しかし、メモリ装置１２４の外部パッドｃ２’はサポート１２０の第１制御信号パッドＣ１’に接続され、第１制御信号パッドＣ１’は点ｂにおいて第１制御信号ラインＣＯＮ１Ｌに第１制御信号ビアＣ１−１’により接続される。
【００５４】
メモリ装置１２２の第１ダイ１０−１とメモリ装置１２４の第２ダイ１０−２が第１制御信号ラインＣＯＮ１Ｌにより制御信号ＣＯＮ１を受信する。すなわち、外部パッドｃ１及びｃ２が第１及び第２チップ選択信号ＣＳ０及びＣＳ１に係るものとして説明されていて、外部パッドｃ１’及びｃ２’が第１及び第２チップ選択信号ＣＳ０及びＣＳ１に係るものとして説明しているが、本発明の実施形態はこのような連関性に限定されない。その代りに、実施形態において、外部パッドｃ１及びｃ２’は例えば第１チップ選択信号ＣＳ０に係る。
【００５５】
メモリ装置１２２の外部パッドｃ２はサポート１２０の第２制御信号パッドＣ２に接続され、第２制御信号パッドＣ２は点ｃにおいて第２制御信号ラインＣＯＮ２Ｌに第２制御信号ビアＣ２−１により接続される。
【００５６】
しかし、メモリ装置１２４の外部パッドｃ１’がサポート１２０の第２制御信号パッドＣ２’に接続され、第２制御信号パッドＣ２’が点ｃにおいて第２制御信号ラインＣＯＮ２Ｌに第２制御信号ビアＣ２−１’により接続される。
【００５７】
メモリ装置１２２の第２ダイ１０−２とメモリ装置１２４の第１ダイ１０−１とは、第２制御信号ラインＣＯＮ２Ｌを介して第２制御信号ＣＯＮ２を受信する。よって、本実施形態において、外部パッドｃ２及びｃ１’が第２チップ選択信号ＣＳ１に係ることができる。
【００５８】
メモリ装置１２２の外部クロック信号パッドｃｋはサポート１２０のクロック信号パッドＣＫＰに接続され、メモリ装置１２４の対応する外部クロック信号パッドｃｋ’はサポート１２０のクロック信号パッドＣＫＰ’に接続される。クロック信号パッドＣＫＰ及びＣＫＰ’は点ａにおいてクロック信号ラインＣＫＬに貫通ホールビアＣＫ１−１により接続される。
【００５９】
上述のように、メモリ装置１２２の第１ダイ１０−１及びメモリ装置１２４の第２ダイは第１集合のメモリチップとして制御され（例えば、イネーブルされて）、メモリ装置１２２の第２ダイ１０−２及びメモリ装置１２４の第１ダイ１０−２は第２集合のメモリチップとして制御される。よって、図６のメモリモジュールのランクは２である。
【００６０】
メモリ装置１２２及び１２４のアレイ１２’に対応する信号パッド（例えば、チップ選択外部パッドｃｓ１及びｃｓ０）を左側及び右側アレイ１２−１’及び１２−３’間に分離させることによって、メモリ装置１２４の右側アレイ１２−３’の制御信号パッドがメモリ装置１２２の左側アレイ１２−１’の制御信号パッドにより近くミラーリングされる。
【００６１】
そして、メモリ装置１２４の左側アレイ１２−１’の制御信号パッドはメモリ装置１２２の右側アレイ１２−３’の制御信号パッドにより近くミラーリングされる。結果として、メモリ装置の第２ダイ１０−２の制御信号パッド１２’がメモリ装置１２２の第１ダイ１０−１の制御信号パッド１２’とサポート１２０を介して実質的に整列される。
【００６２】
そして、メモリ装置１２４の第１ダイ１０−１の制御信号パッド１２’がメモリ装置１２４の第２ダイ１０−２の制御信号パッド１２’とサポート１２０を介して実質的に配列される。
【００６３】
これはメモリ装置１２４の第２ダイ１０−２の制御信号パッド１２’がメモリ装置１２２の第１ダイ１０−１の制御信号パッド１２’として同一制御信号ライン及び同一接続点に接続できるようにする。同様に、これは半導体メモリ装置１２４の第１ダイ１０−１の制御信号パッド１２’がメモリ装置１２２の第２ダイ１０−２の制御信号パッド１２’として同一制御信号ライン及び同一接続点に接続できるようにする。よって、サポート１２０のただ３つの貫通ホールビアはサポート１２０のパッドを信号ラインＣＯＮ１Ｌ、ＣＯＮ２Ｌ、及びＣＫＬに接続するために用いられる。
【００６４】
さらに、メモリ装置１２２及び１２４はメモリ装置１２２の第１制御信号ラインＣＯＮ１Ｌ及び第２制御信号ラインＣＯＮ２Ｌに同一接続点を有するので、スキューによる問題点がなくなるか、または減少することができる。すなわち、図６に示すように、第１制御信号ＣＯＮ１は、点ｆから点ｉまで、点ｉから点ｂ（図８）まで、点ｂからチップ１０−２及び１０−１まで、第１制御信号ラインＣＯＮ１Ｌの長さ分伝送される。第２制御信号ＣＯＮ２は、点ｅから点ｈまで、点ｉから点ｃ（図８）まで、及び点ｃからチップ１０−２及び１０−１’まで、第２制御信号ラインＣＯＮ２Ｌの長さ分伝送される。
【００６５】
クロック信号ＣＫは、点ｄから点ｇまで、点ｇから点ａまで、点ａからチップ１０−１、１０−２、１０−１’、１０−２’までクロック信号ラインＣＫＬの長さ分伝送される。メモリモジュール上に点ｅ、ｄ、及びｆを位置させることにより、点ｆから点ｂまでの長さが点ｄから点ａまでの長さと等しくなって、点ｅから点ｃまでの長さが点ｄから点ａまでの長さと等しくなる。
【００６６】
図９はさらに他の実施形態を示すものである。図に示すように、本実施形態はメモリ制御部５２０に接続されたメモリ５１０を含む。メモリ５１０は上述の図６のメモリモジュールとすることができる。メモリ制御部５２０はメモリ５１０の動作を制御するための入力信号を供給する。メモリ制御部５２０は受信した制御信号（図示せず）によりメモリ５１０を制御することができる。
【００６７】
図１０はさらに他の実施形態を示すものである。本実施形態はメモリ５１０及びメモリ制御部５２０がカード５３０として形成されたことを除けば図９の実施形態と同一である。
【００６８】
例えば、カード５３０は、フラッシュメモリカードのようなメモリカードとすることができる。すなわち、カード５３０は、デジタルカメラ、パソコンなどのような電子装置と使えるように産業標準規格を満たすカードとすることができる。メモリ制御部５２０は、他の（例えば、外部）装置からカード５３０によって受信された制御信号によりメモリ５１０を制御することができる。
【００６９】
図１１はさらに他の実施形態を示すものである。本実施形態は携帯装置６００を示す。携帯装置６００はＭＰ３プレーヤ、ビデオプレーヤ、複合ビデオ及びオーディオプレーヤなどとすることができる。図に示すように、携帯装置６００はメモリ５１０及びメモリ制御部５２０を含み、携帯装置６００はエンコーダ及びデコーダ６１０、プレゼンテーション要素（ｐｒｅｓｅｎｔａｔｉｏｎ  ｃｏｍｐｏｎｅｎｔｓ）６２０、及びインターフェース６３０をさらに含むことができる。
【００７０】
データ（ビデオ、オーディオなど）はエンコーダ及びデコーダＥＤＣ６１０によってメモリ制御部５２０を介してメモリ５１０に入出力される。
【００７１】
ＥＤＣ６１０はメモリ５１０の保存のためのデータを符号化する。例えば、ＥＤＣ６１０はメモリ５１０に保存するためのオーディオデータに対するＭＰ３エンコディングを行うことができる。ＥＤＣ６１０はメモリ５１０に保存するためのビデオデータに対するＭＰＥＧエンコディングを行うことができる。
【００７２】
また、ＥＤＣ６１０は他のデータフォーマットによって他の形態のデータにエンコディングするための複数のエンコーダを含むことができる。例えば、ＥＤＣ６１０はオーディオデータのためのＭＰ３エンコーダ及びビデオデータのためのＭＰＥＧエンコーダを含むことができる。
【００７３】
例えば、ＥＤＣ６１０は、メモリ５１０から出力されるオーディオデータに対するＭＰ３デコーディングを行うことができる。そして、ＥＤＣ６１０はメモリ５１０から出力されるビデオデータに対するＭＰＥＧデコーディング（例えば、ＭＰＥＧ２、ＭＰＥＧ４、など）を行うことができる。また、ＥＤＣ６１０は他のデータフォーマットによって他の形態のデータにデコーディングするための複数のデコーダを含むことができる。例えば、ＥＤＣ６１０は、オーディオデータのためのＭＰ３デコーダ及びビデオデータのためのＭＰＥＧデコーダを含むことができる。
【００７４】
ＥＤＣ６１０はデコーダのみを含むこともでき、例えば、すでに符号化されたデータがＥＤＣ６１０により受信されて、メモリ制御部５２０及び／またはメモリ５１０に伝送することができる。
【００７５】
ＥＤＣ６１０は、インターフェース６３０を介してエンコーディングのためのデータを受信したり、すでにエンコーディングされたデータを受信したりすることができる。インターフェース６３０は公知の規格（例えば、ファイアワイヤ（ｆｉｒｅｗｉｒｅ）、ＵＳＢなど）に合わせることができる。インターフェース６３０はさらに１つ以上のインターフェースを含むことができる。例えば、インターフェース６３０はファイアワイヤインターフェース、ＵＳＢインターフェースなどを含むことができる。メモリ５１０からのデータはさらにインターフェース６３０を介して出力することができる。
【００７６】
プレゼンテーション要素６２０は、メモリから出力されるデータ及び／またはＥＤＣ６１０によりデコードされたデータを使用者に示すことができる。例えば、プレゼンテーション要素６２０は、オーディオデータを出力するスピーカジャック（ｊａｃｋ）、及びビデオデータ及び／またはそれらを出力するディスプレイスクリーンを含むことができる。
【００７７】
図１２は本発明のさらに他の実施形態を示すものである。図に示すように、メモリ５１０はホストシステム７００に接続することができる。ホストシステム７００はパソコン、デジタルカメラなどのようなプロセッシングシステムとすることができる。ホストシステム７００は除去可能な保存媒体としてメモリ５１０を使用することができる。
【００７８】
ホストシステム７００はメモリ５１０の動作を制御するための入力信号を供給する。
【００７９】
図１３は、図１２のホストシステム７００がカード５３０に接続された実施形態を示すものである。本実施形態において、ホストシステム７００はメモリ制御器５２０がメモリ５１０の動作を制御するようにするためにカード５３０に制御信号を印加する。
【００８０】
図１４は本発明のさらに他の実施形態を示すものとして、図に示すように、メモリ５１０はコンピュータシステム８００内の中央処理装置（ＣＰＵ）８１０に接続することができる。例えば、コンピュータシステム８００はパソコン及び個人用データ補助手段などとすることができる。メモリ５１０はＣＰＵ８１０に直接的に接続されるか、またはバスなどを介して接続することができる。図１４は明瞭性のためにコンピュータシステム８００内に含まれる完全な構成要素は示してない。
【００８１】
本発明が多様な方法で変形することができる。例えば、本発明の実施形態はランクが２であるメモリモジュールに関して説明しているが、ランクが２であるメモリモジュールに限定されず、ランクが２より大きいか小さいメモリモジュールに対して適用することも可能である。このような変形は、本発明から脱するものではなく、このようなすべての変形は本発明の範疇に含まれる。
【図面の簡単な説明】
【００８２】
【図１】従来のメモリモジュールを示す図である。
【図２】２つのランクを有する従来のメモリモジュールを示す図である。
【図３】従来のメモリモジュールのさらに他の例を示す図である。
【図４Ａ】複数の積層されたダイまたはチップを有する従来の半導体メモリ装置を示す図である。
【図４Ｂ】図３のサポートに対応する一対のメモリ装置の接続を示す図である。
【図５】他の形態のビアとして、例えば、ブラインドビア、埋め込みビア、及び貫通ホールビアを示す図である。
【図６】本発明の実施形態によるメモリモジュールを示す図である。
【図７】複数の積層されたダイ及びチップを有する半導体メモリ装置を示す図である。
【図８】図６のサポートに対応する一対のメモリ装置の接続を示す図である。
【図９】本発明のさらに他の実施形態を示す図である。
【図１０】本発明のさらに他の実施形態を示す図である。
【図１１】本発明のさらに他の実施形態を示す図である。
【図１２】本発明のさらに他の実施形態を示す図である。
【図１３】図１２のホストシステムがカードに接続された実施形態を示す図である。
【図１４】本発明のさらに他の実施形態を示す図である。
【符号の説明】
【００８３】
１２０  サポート、
１２１  サポートの第１面、
１２２  第１集合の半導体装置、
１２２−１〜１２２−ｎ，１２４−１〜１２４−ｎ  半導体メモリ装置、
１２３  サポートの第２面、
１２４  第２集合の半導体メモリ装置、
１２６−１〜１２６−ｎ，１２８−１〜１２８−ｎ  装着位置。
【図９】
2008198212.tif 000003
【図１０】
2008198212.tif 000004
【図１１】
2008198212.tif 000005
【図１２】
2008198212.tif 000006
【図１３】
2008198212.tif 000007
【図１４】
2008198212.tif 000008
【図１】
2008198212.tif 000009
【図２】
2008198212.tif 000010
【図３】
2008198212.tif 000011
【図４Ａ】
2008198212.tif 000012
【図４Ｂ】
2008198212.tif 000013
【図５】
2008198212.tif 000014
【図６】
2008198212.tif 000015
【図７】
2008198212.tif 000016
【図８】
2008198212.tif 000017
【手続補正書】
【提出日】平成20年2月14日(2008.2.14)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2008198212.tif 000018