(57)【要約】【課題】  簡易な回路構成でグランドバウンスを防止し、各回路を安定に動作させる。【解決手段】  第１処理回路１１２で生成されたデジタル信号をプリント基板上の配線パターン１１８を通じて第２処理回路１２４に伝送する本発明の信号伝送回路は、第２処理回路がデジタル信号を必要としないとき、出力バッファ１１６からのデジタル信号の出力を切断すると共に、配線パターンの両端である出力バッファの出力端と入力バッファの入力端とを低電位に落とし、接地を強化する特徴を有す。【選択図】    図２
2008027280.tif 000002
【特許請求の範囲】
【請求項１】
第１処理回路で生成されたデジタル信号をプリント基板上の配線パターンを通じて第２処理回路に伝送する信号伝送回路であって、
制御信号に応じて、前記第１処理回路で生成されたデジタル信号または低電位固定信号のいずれか一方を選択出力する選択スイッチと、
前記選択スイッチから出力された信号をバッファリングする出力バッファと、
前記出力バッファから出力された信号が前記配線パターンを通じて入力され、前記第２処理回路に伝送する入力バッファと、
前記配線パターンの入力バッファ側に出力端が接続され、前記制御信号に応じて、該出力端をハイインピーダンス状態にし、または該出力端から低電位固定信号を出力する低電位選択バッファと、
を備えることを特徴とする、信号伝送回路。
【請求項２】
前記制御信号は、前記第２処理回路が前記デジタル信号を必要としないとき、前記選択スイッチおよび低電位選択バッファから低電位固定信号を出力させる信号であることを特徴とする、請求項１に記載の信号伝送回路。
【請求項３】
前記出力バッファと、前記低電位選択バッファおよび前記入力バッファとは、いずれもＩ／Ｏセルで構成可能なことを特徴とする、請求項１または２のいずれかに記載の信号伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気回路間でデジタル信号を伝送する信号伝送回路に関する。
【背景技術】
【０００２】
プリント基板上の所定の処理回路から他の処理回路へ配線パターンを通じてデジタル信号を伝送するとき、信号の劣化防止や波形整形のため、当該デジタル信号をバッファリングして出力する出力バッファが利用される。例えば、第１処理回路から第２処理回路へデジタル信号を伝送する場合、第１処理回路に設けられた出力バッファで電流を整形、増幅し、第２処理回路に設けられた入力バッファでそのデジタル信号を受信する。
【０００３】
このとき第１処理回路側の出力バッファは常にオンとなるように設計されているので、第１処理回路の動作状態の如何に拘わらず、生成されたデジタル信号は常に配線パターン上に出力されることとなる。従って、第２処理回路は、上記入力バッファを通じて、このデジタル信号が必要なときは何時でもデジタル信号を受信することが可能であった。
【０００４】
しかし、第１処理回路から第２処理回路へ複数ビットのデジタル信号を伝送する場合、通常、その複数ビットのデジタル信号は特定のクロック信号に同期して出力される。従って、第１処理回路と第２処理回路とを結ぶ複数の配線パターンにおいて、複数のデジタル信号が同時に変化し、ある時は、一度に低電位から高電位に、またある時は一度に高電位から低電位にデジタル信号のレベルが推移するといった状態が生じる。このような同タイミングでの電位スイッチングは、出力バッファまたは入力バッファに所謂グランドバウンスを生じさせ第１処理回路や第２処理回路の誤動作を誘発する。
【０００５】
上述した複数のデジタル信号の同タイミングのスイッチングを回避する方法として、アドレス信号を指定し各入出力バッファの方向と出力データの値とを容易に選択できる技術が開示されている（例えば、特許文献１）。しかし、そこで扱われているデジタル信号は、やはりクロック信号に同期していて、また、出力バッファを個別に切断したとしてもその出力はハイインピーダンス状態となるに過ぎないので、グランドバウンスを回避することはできなかった。
【特許文献１】特開２００３−２２４４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、従来の信号伝送回路が有する上記問題点に鑑みてなされたものであり、本発明の目的は、簡易な回路構成でグランドバウンスを防止し、各回路を安定に動作させることが可能な、新規かつ改良された信号伝送回路を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある観点によれば、第１処理回路で生成されたデジタル信号をプリント基板上の配線パターンを通じて第２処理回路に伝送する信号伝送回路であって、制御信号に応じて、第１処理回路で生成されたデジタル信号または低電位固定信号のいずれか一方を選択出力する選択スイッチと、選択スイッチから出力された信号をバッファリングする出力バッファと、出力バッファから出力された信号が配線パターンを通じて入力され、第２処理回路に伝送する入力バッファと、配線パターンの入力バッファ側に出力端が接続され、制御信号に応じて、該出力端をハイインピーダンス状態にし、または該出力端から低電位固定信号を出力する低電位選択バッファと、を備えることを特徴とする、信号伝送回路が提供される。
【０００８】
本発明は、制御信号に応じて、出力バッファから低電位固定信号を出力させ、かつ、入力バッファの入力端を低電位に固定させることを特徴としている。かかる構成により、配線パターンにデジタル信号が残らず、グランドバウンスを回避でき、また、配線パターンの両端、即ち、出力バッファの出力端および入力バッファの入力端を低電位（接地電位）に固定することができ、結果的に仮想接地としての接地面積を増やして接地強化することが可能となる。
【０００９】
制御信号は、第２処理回路がデジタル信号を必要としないとき、選択スイッチおよび低電位選択バッファから低電位固定信号を出力させる信号であってもよい。
【００１０】
グランドバウンスは、複数の出力バッファからのデジタル信号が同時に変化した場合に起こり得る。従って、デジタル信号のうち、その動作モードにおいて第２処理回路が必要としないデジタル信号を切断、低電位に固定することで、同時に変化するデジタル信号の本数を減らし、グランドバウンスを回避することが可能となる。
【００１１】
出力バッファおよび低電位選択バッファは、低電位、高電位またはハイインピーダンスの３つの状態をとりうる３ステートバッファであってもよく、入力バッファは、低電位または高電位の２つの状態をとりうる２ステートバッファであってもよく、各バッファは、Ｉ／Ｏセルにおける３ステートバッファおよび２ステートバッファで構成してもよい。
【００１２】
かかる構成により、３ステートバッファと２ステートバッファとの共通回路で、低電位選択バッファを含む全てのバッファを構成することができ、３ステートバッファの出力と２ステートバッファの入力とによるＩ／Ｏセルが予め設けられた例えばＦＰＧＡ等の既存の半導体集積回路にも当該信号伝送回路を適用することが可能となる。
【００１３】
また、本発明の他の観点によれば、信号伝送回路は、第１処理回路で生成された、同一のクロック信号に基づいて変化する複数のデジタル信号を、プリント基板上に並置された複数の配線パターンを通じて第２処理回路に伝送する信号伝送回路であって、制御信号に応じて、第１処理回路で生成された複数のデジタル信号または低電位固定信号のいずれか一方を選択出力する複数の選択スイッチと、複数の選択スイッチから出力された信号をバッファリングする複数の出力バッファと、複数の出力バッファから出力された信号が複数の配線パターンを通じて入力され、第２処理回路に伝送する複数の入力バッファと、複数の配線パターンの入力バッファ側にそれぞれ出力端が接続され、制御信号に応じて、該出力端をハイインピーダンス状態にし、または該出力端から低電位固定信号を出力する複数の低電位選択バッファと、選択スイッチと低電位選択バッファとの複数の対に、動作モードに対応したそれぞれの制御信号を送信する制御信号送信部と、を備えるとしてもよい。
【００１４】
かかる構成においても上述した信号伝送回路同様に、制御信号に応じて、出力バッファから低電位固定信号を出力させ、かつ、入力バッファの入力端を低電位に固定させている。かかる構成により、グランドバウンスを回避でき、接地を強化することができる。また、制御信号送信部により、選択スイッチと低電位選択バッファとの必要な対のみを選択することができ、選択された対は信号を伝送し、選択されない不要な対は仮想接地として機能させることが可能となる。
【００１５】
第１処理回路と第２処理回路は一つの半導体集積回路で構成されてもよい。
【発明の効果】
【００１６】
以上説明したように本発明によれば、既存の回路を活かしたまま配線パターンを接地電位に固定するという簡易な回路構成でグランドバウンスを防止し、かつ、接地を強化できるので、各回路を安定に動作させることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１８】
プリント基板上の所定の処理回路から他の処理回路へ配線パターンを通じてデジタル信号を伝送する場合、配線パターンへの接続部分に出力バッファが設けられる。かかる出力バッファは、所定の処理回路で生成したデジタル信号を他の処理回路に正確に伝達するため、デジタル信号の電圧値や電流値を増幅し、かつ、波形を整形して配線パターンに出力する。
【００１９】
図１は、上述した通常の信号伝送回路を概略的に示した回路図である。かかる信号伝送回路は、第１集積回路１０から第２集積回路２０へのデジタル信号の伝送経路であり、第１集積回路１０の第１処理回路１２で生成されたデジタル信号は、出力バッファ１６、配線パターン１８、入力バッファ２２を経由して第２処理回路２４に入力される。
【００２０】
かかる出力バッファ１６により、第１処理回路１２で生成されたデジタル信号の電圧値または電流値が低かったとしても、配線パターン１８には十分な電圧値または電流値で出力され、例えその一つのデジタル信号を複数の処理回路で受けたとしても誤認識されることはない。そして、配線パターン１８に出力されたデジタル信号は、入力バッファ２２を通じて第２処理回路２４に入力され、第２処理回路２４内で処理される。
【００２１】
ここで、第１処理回路１２側の出力バッファ１６は常にオンとなるように設計されているので（イネーブル端子を低電位に固定）、第１処理回路１２の動作状態の如何に拘わらずデジタル信号が常に出力されることとなる。従って、第２処理回路２４は、入力バッファ２２を通じて、このデジタル信号が必要なときは何時でもデジタル信号を受信することが可能であった。
【００２２】
上述した信号伝送回路において、第１処理回路１２から第２処理回路２４へ複数ビットのデジタル信号を伝送する場合、その複数ビットのデジタル信号は、特定のクロック信号に同期して出力される。従って、第１処理回路１２と第２処理回路２４とが複数の配線パターン１８によって結ばれている場合、その複数のデジタル信号が同時に変化し、ある時は、一度に低電位（ローレベル）から高電位（ハイレベル）に、またある時は高電位から低電位にデジタル信号のレベルが推移していた。このような同タイミングの推移（電位スイッチング）は、出力バッファまたは入力バッファに所謂グランドバウンスを生じさせ、第１処理回路１２や第２処理回路２４の誤動作を誘発する。
【００２３】
上記グランドバウンスは、配線パターン１８やボンドワイヤのようなリードインダクタンスに、上記電位スイッチングによる電流サージ等が生じたとき、低電位（接地電位）や電源電位が不安定になる現象を言う。
【００２４】
このような現象が生じる可能性は、デジタル信号の数、即ちビット数が大きいほど高くなることが知られている。従って、回路全体の安定動作を考慮すると、デジタル信号のビット数を無制限に増やすことができなかった。
【００２５】
（第１の実施形態：信号伝送回路）
かかる事情に鑑みて本発明の第１の実施形態では、不要なデジタル信号を配線パターンに出力しないようにすると共に、配線パターンの両端を動的に低電位に固定することで、グランドバウンスを防止し、各回路を安定に動作させる。
【００２６】
図２は、第１の実施形態における概略的な信号伝送回路を示した回路図である。かかる信号伝送回路は、第１集積回路１１０に含まれる、第１処理回路１１２と，選択スイッチ１１４と，出力バッファ１１６と、第１集積回路１１０および第２集積回路１２０とを結ぶ配線パターン１１８と、第２集積回路１２０に含まれる入力バッファ１２２と、第２処理回路１２４と、低電位選択バッファ１２６とから構成される。以下、各構成要素を詳細に説明する。
【００２７】
上記第１処理回路１１２は、第２処理回路１２４の処理に必要なデジタル信号を生成する。かかるデジタル信号は、第１処理回路１１２において複数生成されるとしてもよいし、その複数のデジタル信号が１または２以上のクロック信号に同期して同時に変化するとしてもよい。このように生成された複数のデジタル信号は、複数ビットのパラレルデータとして伝送され、第２処理回路１２４は、上記クロック信号に基づいてこの複数ビットのパラレルデータを一度に取り込むことが可能である。
【００２８】
上記選択スイッチ１１４は、入力される少なくとも２つの信号を選択的に出力できるスイッチング回路で構成することができる。ここでは、２つの入力信号として、第１処理回路１１２からのデジタル信号と、低電位を示す低電位固定信号が入力され、選択信号として、外部からの制御信号が入力される。具体的には、入力される制御信号が高電位のとき、第１処理回路１１２からのデジタル信号を、低電位のとき、低電位固定信号を選択出力する。ここで、制御信号は正論理で表されているが、かかる場合に限られず、当然、負論理で選択スイッチ１１４を動作することもできる。以下で説明する各信号に関しても論理の正負は用途に応じて自由に設定される。
【００２９】
上記出力バッファ１１６は、低電位、高電位またはハイインピーダンスの３つの状態をとり得る３ステートバッファや、低電位または高電位の２つの状態をとり得る２ステートバッファで構成することができる。従って、出力バッファ１１６は、選択スイッチ１１４で選択された信号をバッファリングして配線パターン１１８に出力する。
【００３０】
本実施形態の出力バッファ１１６は、デジタル信号の出力をオープン（ハイインピーダンス）状態によって切断せず、出力のオン状態を維持したまま、選択スイッチ１１４の出力を低電位に固定することで、デジタル信号を切断している。かかる構成により、デジタル信号を単に切断するだけでなく、同時に、接地を強化することが可能となる。
【００３１】
上記配線パターン１１８は、プリント基板上に形成またはプリント基板内に埋設された導電性材料による信号伝送路であり、出力バッファ１１６からの出力信号を入力バッファ１２２に伝達する。従って、動作モードが有効な間は、第１処理回路１１２で生成されたデジタル信号を第２処理回路に伝送する役割を担う。
【００３２】
上記入力バッファ１２２は、入力端がハイインピーダンス、かつ出力として低電位または高電位の２つの状態をとりうる２ステートバッファで構成することができ、出力バッファ１１６から配線パターン１１８を通じて入力された出力信号の電圧値もしくは電流値を安定させて、第２処理回路１２４に伝送する。
【００３３】
上記第２処理回路１２４は、第１処理回路１１２からのデジタル信号を中継する入力バッファ１２２と接続され、動作モードに応じて適宜デジタル信号を入力バッファ１２２から取り込むことができる。かかるデジタル信号は、第１処理回路１１２で生成されたデジタル信号の数に応じて複数入力されるとしてもよい。
【００３４】
上記低電位選択バッファ１２６は、出力が、低電位、高電位またはハイインピーダンスの３つの状態をとり得る３ステートバッファで構成され、出力端が、配線パターン１１８の入力バッファ１２２側、即ち、入力バッファ１２２の入力端に接続される。また、低電位選択バッファ１２６は、外部から当該入力バッファ１２２のイネーブル端子に入力される制御信号が高電位のとき、出力端をハイインピーダンス状態、即ち、何ら電位を出力せず、低電位のとき、低電位固定信号を出力する。制御信号が低電位の時には、出力バッファ１１６も低電位に固定されるので、配線パターンは低電位で安定する。
【００３５】
以上説明した信号伝送回路において、本実施形態では、第２処理回路１２４が第１処理回路１１２からのデジタル信号を必要としないとき、制御信号を操作して、出力バッファ１１６からの出力および入力バッファ１２２の入力端を低電位に固定する。かかる操作により、配線パターン１１８内でのデジタル信号の不要な変化を抑制することができ、グランドバウンスの発生を防止することが可能となる。
【００３６】
また、配線パターン１１８の両端、即ち、出力バッファ１１６の出力端および入力バッファ１２２の入力端を相互に低電位（接地電位）に固定することで、結果的に仮想接地としての接地面積を増やし、接地を強化することが可能となる。従って、仮想接地となる配線パターン１１８が多ければ多いいほど、接地面積は大きくなり、接地と強固に結ばれることとなる。
【００３７】
このときの選択スイッチ１１４と低電位選択バッファ１２６との切り替え順は、高電位と低電位の出力同士がぶつかるのを回避するため、先に選択スイッチ１１４を低電位固定信号に切り替え、その後、低電位選択バッファ１２６の出力を低電位に固定すべきである。
【００３８】
この配線パターン１１８の低電位への固定は、出力バッファ１１６のみ、即ち配線パターン１１８の一端で行うことも可能であるが、配線パターン１１８も線抵抗や他の配線パターンとの寄生容量を有するので、ノイズやサージ電流を抑制する意味での接地を強化するためには、上述したように配線パターン１１８の両端を低電位に固定するのが望ましい。
【００３９】
図３は、低電位に固定された信号伝送回路を説明するための等価回路図である。第２処理回路１２４が第１処理回路１１２からのデジタル信号を必要としないとき、出力バッファ１１６および低電位選択バッファ１２６の出力が図３の等価回路のように、低電位に固定される。ここでは、配線パターン１１８と接地とがほぼ同電位となり、配線パターン１１８に生じる過渡電流のためのパスが形成され、配線パターン１１８が接地の役割を担う（仮想接地）こととなる。このような接地の強化によりグランドバウンスが生じる可能性は低くなる。
【００４０】
また、出力バッファ１１６や入力バッファ１２２を低電位に固定するため、制御信号を操作する必要が生じるが、制御信号を切り替えると、今まで高電位を出力していた出力バッファ１１６が一度に低電位を出力することになる。従って、その制御信号の切り替え自体がグランドバウンスの原因になりかねない。
【００４１】
このような制御信号によるグランドバウンスを回避するため、第２処理回路１２４や他の回路に影響が無い、デジタル信号が不要な期間、即ち、動作モードの切り替え期間や、処理される動作モードにおいて第２処理回路自体が必要ない期間に制御信号を切り替える。また、デジタル信号が不要な期間は、かかる動作モードの切り替え期間等に限られず、回路全体の正常な動作に影響しない期間を自由に設定することができる。こうして、少なくとも動作モード中にグランドバウンスが生じるのを防止することが可能となる。
【００４２】
（制御信号送信部）
上述した複数のデジタル信号は、動作モードによって必要な場合と、不要な場合とに分けることができる。これは、特定の動作モード、例えば測定モードで利用されるｍ（ｍは整数）ビットのデジタル信号群が他の動作モード、例えば解析モードでは不要な場合等である。出力バッファ１１６は、例えば、動作モードが測定モードのとき、このｍビットのデジタル信号群を出力し、解析モードのとき、ｍビット分だけ低電位固定信号を出力する。
【００４３】
図４は、デジタル信号群を動作モードに応じて選択する一例を示した伝送回路である。かかる信号伝送回路において、第１集積回路２１０の第１処理回路１１２から２つのデジタル信号群（例えば、ｍビットおよびｎ（ｎは整数）ビットのデジタル信号）は、２つの信号伝送路２３０，２４０を通じて第２処理回路２２４に入力されている。この２つの信号伝送路２３０，２４０は、いずれも、選択スイッチ１１４、出力バッファ１１６，配線パターン１１８、入力バッファ１２２，低電位選択バッファ１２６で表される信号伝送路で構成される。
【００４４】
制御信号送信部２８０は、測定モードや解析モードといった動作モードに応じて、いずれか一方または両方の信号伝送路を選択する。選択された信号伝送路は、第１処理回路１１２で生成されたデジタル信号を伝送し、選択されなかった信号伝送路は、伝送路自体が接地として機能する。従って、不要なデジタル信号が配線パターン１１８上を流れることもなく、グランドバウンスを回避でき、さらに、接地を強化することができる。
【００４５】
かかる制御信号送信部２８０は、上述したような２つの信号伝送路の選択に限られず、動作モードに応じて様々なデジタル信号の伝送態様をとることができる。例えば、上記では、２つの信号伝送路を排他的に切り替えているが、複数の動作モードで利用されるデジタル信号を設けてもよく、当業者が当然にして考え得る論理回路によって、様々な動作モードに応答し、デジタル信号の伝送と低電位状態とを切り替え得る信号伝送回路を構成することができる。
【００４６】
かかる制御信号送信部２８０により、不要なデジタル信号の伝送を、動作モード毎に確実に切断することができ、各回路をより一層安定に動作させることが可能となる。
【００４７】
（バッファの共通化）
また、上述したように、出力バッファ１１６および低電位選択バッファ１２６は、低電位、高電位またはハイインピーダンスの３つの状態をとりうる３ステートバッファであってもよく、入力バッファ１２２は、低電位または高電位の２つの状態をとりうる２ステートバッファであってもよい。従って、出力バッファ１１６と、低電位選択バッファ１２６および入力バッファ１２２とは、いずれも、３ステートバッファの出力端と２ステートバッファの入力端が入出力端子に接続されたＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等プログラマブルＬＳＩ（大規模集積回路）のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル（または、Ｉ／Ｏブロック）に適用することができる。
【００４８】
図５は、図２に示した信号伝送回路のバッファ部分をＩ／Ｏセルに適用した場合の回路図である。ここでは、第１集積回路３１０および第２集積回路３２０にＩ／Ｏセル３３０が予め設けられていて、そのＩ／Ｏセル３３０に当該信号伝送回路を適用する。まず、第１集積回路３１０のＩ／Ｏセル３３０には、出力バッファ１１６を、第２集積回路３２０のＩ／Ｏセル３３０には、入力バッファ１２２と低電位選択バッファ１２６とを割り当てる。
【００４９】
かかる構成により、３ステートバッファと２ステートバッファとによるＩ／Ｏセル３３０の共通回路で、低電位選択バッファ１２６を含む全てのバッファを構成することができ、このようなＩ／Ｏセル３３０が予め設けられたＦＰＧＡ等の既存の半導体集積回路にも当該信号伝送回路を適用し、グランドバウンス等の問題を回避することが可能となる。
【００５０】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５１】
例えば、上述した実施形態において、第１処理回路と第２処理回路とは、別体の集積回路にそれぞれ設けられているが、かかる場合に限らず、第１処理回路から一旦出力されたデジタル信号が、他の集積回路に送信されると共に自己の集積回路の第２処理回路に回帰する構成、即ち、第１処理回路と第２処理回路とが一つの集積回路に設けられるとしてもよい。
【００５２】
また、上述した実施形態においては、配線パターンの両端を静的電気素子により低電位に固定しているが、かかる場合に限らず、例えば、いずれか一方または両方を機械的なリレースイッチを利用して、接地に落とすことも可能である。
【図面の簡単な説明】
【００５３】
【図１】通常の信号伝送回路を概略的に示した回路図である。
【図２】本発明の第１の実施形態における概略的な信号伝送回路を示した回路図である。
【図３】低電位に固定された図２に示す信号伝送回路を説明するための等価回路図である。
【図４】デジタル信号群を動作モードに応じて選択する一例を示した伝送回路である。
【図５】図２に示した信号伝送回路のバッファ部分をＩ／Ｏセルに適用した場合の回路図である。
【符号の説明】
【００５４】
１１２  第１処理回路
１１４  選択スイッチ
１１６  出力バッファ
１２２  入力バッファ
１２４  第２処理回路
１２６  低電位選択バッファ
２８０  制御信号送信部
３３０  Ｉ／Ｏセル
【図１】
2008027280.tif 000003
【図２】
2008027280.tif 000004
【図３】
2008027280.tif 000005
【図４】
2008027280.tif 000006
【図５】
2008027280.tif 000007