(57)【要約】【課題】フィン型トランジスタを有する半導体装置において、セルコンタクトとゲート電極とのショートを防止する。【解決手段】素子分離領域１３に囲まれた活性領域１１と、活性領域を横切るゲート電極１２とを備える。素子分離領域１３と活性領域１１との境界部分にはスリット２０が設けられており、スリット２０のうち、ゲート電極１２に覆われている第１の領域２１にはゲート電極１２と同じ導電材料が埋め込まれており、ゲート電極１２に覆われていない第２の領域２２の少なくとも上部には絶縁材料が埋め込まれている。このように、スリット２０の一部がゲート電極１２で覆われておらず、この領域２２が絶縁材料によって埋め込まれていることから、ゲート電極１２とその後形成するセルコンタクトとのショート不良を防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子分離領域に囲まれた活性領域と、前記活性領域を横切るゲート電極とを備え、
前記素子分離領域と前記活性領域との境界部分には少なくとも一つのスリットが設けられており、前記スリットのうち、前記ゲート電極に覆われている第１の領域には前記ゲート電極と同じ導電材料が埋め込まれており、前記ゲート電極に覆われていない第２の領域の少なくとも上部には絶縁材料が埋め込まれていることを特徴とする半導体装置。
【請求項２】
前記第２の領域の下部には前記ゲート電極と同じ導電材料が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の少なくとも側壁を覆うサイドウォール絶縁膜をさらに備え、前記第２の領域は前記サイドウォール絶縁膜と同じ絶縁材料によって構成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記活性領域及び前記スリットの長手方向は第１の方向に延在しており、前記ゲート電極は前記第１の方向とは異なる第２の方向に延在していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記スリットは前記第２の方向に並んで２つ設けられており、前記活性領域のうち前記２つのスリットによって挟まれた領域がフィン状のチャネル領域として機能することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記活性領域のうち、前記ゲート電極から見て前記第１の方向における両側の領域がソース／ドレイン領域として機能し、前記ソース／ドレイン領域の前記第２の方向における幅は、前記チャネル領域の前記第２の方向における幅よりも広いことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記活性領域と前記素子分離領域の境界面と、前記スリットと前記素子分離領域の境界面がほぼ同一平面を構成していることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記活性領域と前記素子分離領域の境界面と、前記活性領域と前記スリットの境界面がほぼ同一平面を構成していることを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記チャネル領域は、前記第１の方向における長さよりも前記第２の方向における幅の方が短いことを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記スリットの前記第１の方向における長さは、前記ゲート電極の前記第１の方向における幅よりも大きいことを特徴とする請求項４乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ゲート電極は、前記第１の方向における全幅に亘って前記スリットと交差しており、これにより前記スリットは、前記ゲート電極から見て前記第１の方向における両側に前記第２の領域を有していることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記素子分離領域の上面と前記活性領域の上面は、ほぼ同一平面を構成していることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
素子分離領域に囲まれた活性領域を形成する第１のステップと、
前記素子分離領域と前記活性領域との境界部分にスリットを形成する第２のステップと、
少なくとも前記活性領域上及び前記スリットの内部にゲート電極材料を形成する第３のステップと、
前記ゲート電極材料をパターニングすることにより、前記活性領域を横切るゲート電極を形成するとともに、前記スリットの一部に空洞を形成する第４のステップと、
前記空洞を絶縁材料で埋め込む第５のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
前記第１のステップは、前記素子分離領域と前記活性領域との間に段差が形成されるよう、前記素子分離領域及び前記活性領域を形成し、
前記第２のステップは、少なくとも前記段差部分に絶縁膜を形成するステップと、前記段差部分に形成された前記絶縁膜の一部を除去するステップと、残存した前記絶縁膜を少なくともマスクの一部としてエッチングを行うステップとを含んでいることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第４のステップは、前記ゲート電極材料をパターニングすることによって前記ゲート電極を形成した後、オーバーエッチングを行うことによって前記空洞を形成することを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記第５のステップは、全面に絶縁材料を形成した後、エッチバックすることによって前記空洞を絶縁材料で埋め込むことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、半導体基板に対して垂直に形成されたフィン状のチャネル領域を有するトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の集積度向上は、これまで主にトランジスタの微細化によって実現されてきた。しかしながら、プレーナ型である通常のトランジスタにおいては、微細化が進行すればするほど必然的にゲート長が短くなる。ゲート長が短くなると、短チャネル効果によってサブスレッショールド電流が増大するため、これを防止するためには、チャネル領域の不純物濃度を高めるなどの対策が必要となる。
【０００３】
しかしながら、チャネル領域の不純物濃度を高めると、接合リークが増大するという問題が生じる。接合リークは、ロジック系の回路に使用するトランジスタでは大きな問題とならないが、ＤＲＡＭ（Dynamic Random Access Memory）セルに使用するトランジスタにおいては、リフレッシュ特性を著しく悪化させる原因となる。このため、特にＤＲＡＭのセルトランジスタに対しては、短チャネル効果を防止する方法としてチャネル領域の不純物濃度を高めることは適切ではない。
【０００４】
チャネル領域の不純物濃度を高めることなく短チャネル効果を抑制する技術として、プレーナ型のようにトランジスタを２次元的に形成するのではなく、トランジスタを３次元的に形成する技術がいくつか提案されている。
【０００５】
３次元トランジスタの一つとして、リセスチャネル型（トレンチゲート型）のトランジスタが知られている（特許文献１〜３参照）。リセスチャネル型のトランジスタは、半導体基板に形成した溝にゲート電極を埋め込むタイプのトランジスタであり、ソース／ドレイン領域は溝の両側に形成される。リセスチャネル型のトランジスタを用いれば、オン電流が溝に沿って３次元的に流れることから、実効的なゲート長が長くなる。これにより、平面的な占有面積を縮小しつつ、短チャネル効果を抑制することが可能となる。
【０００６】
しかしながら、リセスチャネル型のトランジスタは、半導体基板に形成した溝にゲート電極が埋め込まれることから、ゲート容量が増大するという問題があった。さらに、オン電流が溝に沿って３次元的に流れることから、十分なチャネル幅を確保しなければオン電流量が減少するという問題もあった。このため、リセスチャネル型のトランジスタは、微細化の進んだＤＲＡＭセルへの適用が難しく、実用化に向けてはさらなる改良が必要である。
【０００７】
別の３次元トランジスタとしては、フィン型トランジスタが知られている（特許文献４〜８参照）。フィン型トランジスタは、半導体基板に対して垂直に形成されたフィン状の活性領域を有しており、フィンの上面及び両側面を覆うようにゲート電極が形成される。これにより、実効的なチャネル幅が大きくなることから、オン電流を十分に確保することが可能となる。また、ゲート電極がフィンの上面及び両側面を覆っていることから、非常に優れたゲートコントロール性を有しており、このため短チャネル効果についても効果的に抑制される。さらに、チャネル幅を狭めることでチャネル領域を完全空乏化させることができるため、サブスレッショールド特性の向上やオフリーク電流の低減が期待される。
【特許文献１】特開平９−２３２５３５号公報
【特許文献２】特開２００２−２６１２５６号公報
【特許文献３】特開２００３−７８０３３号公報
【特許文献４】特表２００６−５０１６７２号公報
【特許文献５】特開２００５−３１０９２１号公報
【特許文献６】特開２００２−１１８２５５号公報
【特許文献７】特開２００６−１３５２１号公報
【特許文献８】特開平５−２１８４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、フィン型トランジスタにおいても、構造によってはゲート容量が増大する。フィン型トランジスタにおいてゲート容量を低減するためには、３次元的に加工された半導体基板上を這うようにゲート電極を形成するのではなく、例えば特許文献６の図２０や図６８に記載されているように、フィン状の活性領域を取り囲むように素子分離領域を設け、ゲート電極が形成される面を平坦化することが好ましいと考えられる。
【０００９】
ところが、このような構造を採用すると、フィンの両側面にスリットを形成し、その内部をゲート電極によって埋め込む必要が生じる。この場合、スリットを形成するためのマスクパターンとゲート電極を形成するためのマスクパターンとが異なることから、両者には不可避的に目ずれが生じることになる。このため、目ずれの程度によっては、その後に形成するセルコンタクトとゲート電極とがショートするおそれがあった。
【００１０】
したがって、本発明の目的は、改良されたフィン型トランジスタを有する半導体装置及びその製造方法を提供することである。
【００１１】
また、本発明の他の目的は、セルコンタクトとゲート電極とのショートが防止されたフィン型トランジスタを有する半導体装置及びその製造方法を提供することである。
【００１２】
また、本発明のさらに他の目的は、ゲート電極の寄生容量とＧＩＤＬ（Gate Induced Drain Leakage-current）が低減されたフィン型トランジスタを有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明による半導体装置は、素子分離領域に囲まれた活性領域と、前記活性領域を横切るゲート電極とを備え、前記素子分離領域と前記活性領域との境界部分には少なくとも一つのスリットが設けられており、前記スリットのうち、前記ゲート電極に覆われている第１の領域には前記ゲート電極と同じ導電材料が埋め込まれており、前記ゲート電極に覆われていない第２の領域の少なくとも上部には絶縁材料が埋め込まれていることを特徴とする。
【００１４】
本発明による半導体装置の製造方法は、素子分離領域に囲まれた活性領域を形成する第１のステップと、前記素子分離領域と前記活性領域との境界部分にスリットを形成する第２のステップと、少なくとも前記活性領域上及び前記スリットの内部にゲート電極材料を形成する第３のステップと、前記ゲート電極材料をパターニングすることにより、前記活性領域を横切るゲート電極を形成するとともに、前記スリットの一部に空洞を形成する第４のステップと、前記空洞を絶縁材料で埋め込む第５のステップとを備えることを特徴とする。
【発明の効果】
【００１５】
このように、本発明ではスリットの一部がゲート電極で覆われておらず、この領域が絶縁材料によって埋め込まれている。これにより、その後形成するセルコンタクトとのショート不良が防止されることから、フィン型トランジスタの信頼性を高めることが可能となる。また、ゲート電極と拡散層間に形成される寄生容量が低減されることから、スイッチング動作を高速化することが可能となる。さらに、ゲート電極と拡散層間の電界強度が緩和されることから、ＧＩＤＬを低減することも可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００１７】
図１及び図２は、それぞれ本発明の好ましい第１の実施形態による半導体装置の主要部の構造を説明するための模式的な斜視図及び平面図である。図１及び図２においては、図面の見やすさを考慮して主要な構成要素のみを図示し、サイドウォール絶縁膜など一部の構成要素については省略してある。また、図１は、図２に示す領域Ａ１に対応する斜視図である。
【００１８】
図１及び図２に示すように、本実施形態による半導体装置は、半導体基板１０の一部である活性領域１１と、活性領域１１を横切るゲート電極１２とを備えている。活性領域１１は、素子分離領域１３によって囲まれており、長手方向が図２に示すＡ２方向に延在している。一方、ゲート電極１２は図２に示すＡ３方向に延在している。素子分離領域１３は、ＳＴＩ（Shallow Trench Isolation）構造であることが好ましい。
【００１９】
図２に示す例では、一つの活性領域１１上を２本のゲート電極１２が横切っている。これは、本発明をＤＲＡＭのメモリセルトランジスタに適用した場合の構造であり、本発明がこれに限定されるものではない。したがって、活性領域１１を横切るゲート電極１２の数は、１本であっても構わないし、３本以上であっても構わない。
【００２０】
図１に示すように、活性領域１１は、半導体基板１０の一部を垂直に突出させたフィン形状を有している。しかしながら、本実施形態では、活性領域１１の周囲が素子分離領域１３によって囲まれており、これにより、活性領域１１の上面と素子分離領域１３の上面がほぼ同一平面を構成している。このため、ゲート電極１２の形成面はほぼ平坦である。
【００２１】
本実施形態では、活性領域１１と素子分離領域１３との境界部分に、Ａ２方向に延在するスリット２０が設けられている。スリット２０は、１つのゲート電極１２に対して２つ設けられている。したがって、これら一対のスリット２０はＡ３方向に並んで配置されることになる。
【００２２】
スリット２０が形成された領域においては、活性領域１１のＡ３方向における幅が細くなっている。より詳細には、スリット２０は活性領域１１の内部に食い込むように形成され、これにより、活性領域１１と素子分離領域１３の境界面１１ａと、スリット２０と素子分離領域１３の境界面２０ａがほぼ同一平面を構成している。
【００２３】
スリット２０のＡ２方向における長さは、ゲート電極１２のＡ２方向における幅よりも大きく設定されている。これにより、スリット２０には、ゲート電極１２に覆われた第１の領域２１と、ゲート電極１２に覆われていない第２の領域２２とが存在することになる。本実施形態では、ゲート電極１２がＡ２方向における全幅に亘ってスリット２０と交差している。これにより、スリット２０には、ゲート電極１２から見てＡ２方向における両側に第２の領域２２が含まれることになる。
【００２４】
スリット２０の第１の領域２１には、ゲート電極１２と同じ導電材料が埋め込まれており、これによりゲート電極１２の一部（ゲート電極の分岐部分）を構成する。上述の通り、スリット２０は１つのゲート電極１２に対して２つ設けられていることから、活性領域１１のうちこれら２つの分岐部分によって挟まれた領域がフィン状のチャネル領域３１として機能する。また、活性領域１１のうち、ゲート電極１２から見てＡ２方向における両側の領域が不純物拡散層からなるソース／ドレイン領域３２として機能する。このため、ソース／ドレイン領域３２のＡ３方向における幅は、チャネル領域３１のＡ３方向における幅よりも広い。
【００２５】
チャネル領域３１は、Ａ２方向における長さ（ゲート長）よりもＡ３方向における幅（平面的に見たゲート幅）の方が短いことが好ましい。これは、ゲート長（Ｌｇ）よりも、平面的に見たゲート幅（Ｗ）を短くすれば（Ｌｇ＞Ｗ）、短チャネル効果を十分抑制できるからである。尚、平面的に見たゲート幅が狭くても、オン電流はチャネル領域３１の側面部分にも流れるため、実効的なチャネル幅は広くなる。このため、平面的に見たゲート幅が狭くても、十分なオン電流を確保することが可能となる。但し、フィンを薄くすることによって平面的に見たゲート幅を数ｎｍまで狭くすると、量子力学的な効果により、しきい値電圧が上昇すると予想され、スイッチング速度の低下や消費電力の増大を招くことが懸念される。したがって、平面的に見たゲート幅（フィンの厚み）は、１０ｎｍ以上に設定することが好ましい。
【００２６】
一方、スリット２０の第２の領域２２には、その上部に絶縁材料が埋め込まれている。この絶縁材料は、ゲート電極１２の側壁を覆うサイドウォール絶縁膜（図示せず）と同じ絶縁材料によって構成されている。第２の領域２２の下部は、ゲート電極１２と同じ導電材料が埋め込まれており、これによりゲート電極１２の一部（ゲート電極の分岐部分）を構成する。本発明において、第２の領域２２の下部に導電材料が埋め込まれている点は必須でなく、少なくとも上部に絶縁材料が埋め込まれていれば足りる。
【００２７】
以上が本実施形態による半導体装置の主要部の構造である。このような構造により、トランジスタのオン電流は、チャネル領域の上面及び両側面を流れることから、平面サイズを縮小しつつ、高いオン電流を確保することが可能となる。しかも、スリット２０のうち、ゲート電極１２に覆われていない第２の領域２２が絶縁材料によって埋め込まれていることから、ソース／ドレイン領域３２に接続するためのコンタクト（セルコンタクト）とゲート電極１２とのショートを防止することも可能となる。
【００２８】
また、ゲート電極１２とソース／ドレイン領域３２との間に形成される寄生容量が低減されることから、メモリ動作を高速化することが可能となる。さらに、ゲート電極１２とソース／ドレイン領域３２との間の電界強度が緩和されることから、ＧＩＤＬを低減することも可能となる。
【００２９】
次に、本実施形態による半導体装置の製造方法について説明する。
【００３０】
図３〜図１９は、本実施形態による半導体装置の製造方法を説明するための工程図であり、いずれも（ａ）は略平面図、（ｂ）は各図の（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は各図の（ａ）に示すＣ−Ｃ線に沿った略断面図、（ｄ）は各図の（ａ）に示すＤ−Ｄ線に沿った略断面図である。
【００３１】
まず、図３（ａ）〜（ｄ）に示すように、半導体基板１０上に厚さ約９ｎｍのパッド酸化膜１０１及び厚さ約１２０ｎｍのシリコン窒化膜１０２を形成する。次に、周知のフォトリソグラフィー技術を用いて、これらパッド酸化膜１０１及びシリコン窒化膜１０２をパターニングし、活性領域１１に対応する平面形状とする。これにより、パッド酸化膜１０１及びシリコン窒化膜１０２は、活性領域となる領域を覆うマスク層となる。なお、このときオーバーエッチングが行われるため、半導体基板１０の表面も少しエッチングされる。
【００３２】
次に、図４（ａ）〜（ｄ）に示すように、シリコン窒化膜１０２をマスクとして、半導体基板１０に深さ約２００ｎｍのＳＴＩ用のトレンチ１３ｔを形成する。なお、このときシリコン窒化膜１０２も上面が５０ｎｍ程度削られる。
【００３３】
続いて、図５（ａ）〜（ｄ）に示すように、ＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法により、トレンチ１３ｔ内を含む全面に厚さ約４００ｎｍのシリコン酸化膜１０３を形成する。その後、シリコン窒化膜１０２をストッパとして、素子分離領域となるシリコン酸化膜１０３をＣＭＰ（Chemical Mechanical Polishing）法により研磨除去する。
【００３４】
ＣＭＰ終了後、ウェットエッチングにより自然酸化膜を除去し、続いて、図６（ａ）〜（ｄ）に示すように、シリコン窒化膜１０２を約１６０℃の熱リン酸によるウェットエッチングにより除去し、さらに、パッド酸化膜１０１を除去する。これにより、シリコン酸化膜１０３は素子分離領域１３となり、素子分離領域１３に囲まれた半導体基板１０は活性領域１１となる。素子分離領域１３と活性領域１１との間には段差が生じ、このため、活性領域１１に対応する部分には、開口１０４が形成されることになる。このとき、活性領域１１の表面から素子分離領域１３の表面までの高さは、７０ｎｍ以下とすることが好ましい。
【００３５】
次に、図７（ａ）〜（ｄ）に示すように、全面にシリコン窒化膜１０５を形成する。シリコン窒化膜１０５の厚さとしては、活性領域１１のＡ３方向における幅の半分以下に設定する必要があり、例えば約２０〜３５ｎｍに設定される。これにより、開口１０４の平面サイズが僅かに縮小される。
【００３６】
続いて、図８（ａ）〜（ｄ）に示すように、全面にシリコン酸化膜１０６を約１００ｎｍ形成した後、シリコン窒化膜１０５をストッパとしてＣＭＰを行う。これにより、開口１０４の内部にシリコン酸化膜１０６が埋め込まれた状態となる。
【００３７】
次に、図９（ａ）〜（ｄ）に示すように、ゲート電極１２（図２参照）を形成すべき領域において、ゲート電極よりも幅の広い開口を持ったフォトレジスト１０７を形成する。そして、図１０（ａ）〜（ｄ）に示すように、フォトレジスト１０７をマスクとしてシリコン窒化膜１０５をドライエッチングにより選択的に除去する。これにより、活性領域１１上に形成されたシリコン窒化膜１０５のうち、段差部分に形成されたシリコン窒化膜１０５の一部が除去され、シリコン窒化膜１０５の膜厚に応じたスリット１０５ａが形成される。スリット１０５ａの底部においては、半導体基板１０が露出した状態となる。また、素子分離領域１３上に形成されたシリコン窒化膜１０５の一部も除去され、除去された領域においては、素子分離領域１３が露出する。
【００３８】
次に、フォトレジスト１０７を除去した後、図１１（ａ）〜（ｄ）に示すように、素子分離領域１３、シリコン酸化膜１０６及びシリコン窒化膜１０５をマスクとして、活性領域１１に深さ約１００ｎｍのスリット２０を形成する。
【００３９】
次に、図１２（ａ）〜（ｄ）に示すように、シリコン酸化膜１０６をウェットエッチングにより除去し、その後、犠牲酸化を行うことによって図示しない犠牲酸化膜を形成する。そして、シリコン窒化膜１０５をウェットエッチングにより除去し、続いてシリコン酸化膜のウェットエッチングを行うことにより、素子分離領域１３の表面、シリコン酸化膜１０６及び犠牲酸化膜を除去する。
【００４０】
これにより、活性領域１１の上面と素子分離領域１３の上面はほぼ平坦面となり、活性領域１１の内部に食い込むように４つのスリット２０が形成された状態となる。
【００４１】
続いて、図１３（ａ）〜（ｄ）に示すように、熱酸化により厚さ約６ｎｍのシリコン酸化膜（ゲート酸化膜）１１０を形成する。これにより、フィン状を有する活性領域１１の上面及びスリット２０の内面は、ゲート酸化膜１１０によって覆われる。
【００４２】
次に、ゲート電極１２の材料となる厚さ約１００ｎｍのドープドポリシリコン（ＤＯＰＯＳ）膜１１１を形成し、これによってスリット２０の内部を埋め込む。さらに、ＤＯＰＯＳ膜１１１の上に、シリコン窒化膜１１２及びシリコン酸化膜１１３をこの順に形成する。尚、ゲート電極１２をポリメタル構造とする場合には、ＤＯＰＯＳ膜１１１とシリコン窒化膜１１２との間に、タングステンシリサイド膜、窒化タングステン（ＷＮ）膜及びタングステン（Ｗ）膜を積層したＷ／ＷＮ／ＷＳｉ膜を介在させればよい。また、ゲート電極１２をポリサイド構造としても構わない。
【００４３】
次に、図１４（ａ）〜（ｄ）に示すように、ゲート電極１２を形成すべき領域を覆うフォトレジスト１１４を形成する。ゲート電極１２を形成すべき領域とは、スリット２０を横切る領域である。
【００４４】
次に、フォトレジスト１１４をマスクとしてシリコン酸化膜１１３及びシリコン窒化膜１１２をパターニングすることにより、ハードマスクを形成する。そして、図１５（ａ）〜（ｄ）に示すように、このハードマスクを用いてＤＯＰＯＳ膜１１１をパターニングすることにより、ゲート電極１２を形成する。
【００４５】
ＤＯＰＯＳ膜１１１のパターニングにおいては、オーバーエッチングを行う。これにより、スリット２０に埋め込まれたＤＯＰＯＳ膜１１１のうち、ゲート電極１２に覆われていない領域のＤＯＰＯＳ膜１１１が掘り下げられる。その結果、スリット２０には、ゲート電極１２に覆われていない領域において再び空洞２２ａが形成される。この時、活性領域１１の表面はゲート酸化膜１１０によって覆われていることから、活性領域１１のうちソース／ドレイン領域となるエリアがエッチングされることはない。
【００４６】
このようなパターニングを行うと、ゲート電極１２がポリゲート構造であればシリコン酸化膜１１３も残存するが、ゲート電極１２がポリメタル構造又はポリサイド構造であれば、図１５に示すようにシリコン酸化膜１１３は除去され、シリコン窒化膜１１２が露出した状態となる。シリコン酸化膜１１３は残存しても構わないし、除去しても構わない。
【００４７】
次に、ゲート電極１２をマスクとして活性領域１１に不純物をイオン注入し、図示しないＬＤＤ（Lightly Doped Drain）層を形成した後、図１６（ａ）〜（ｄ）に示すように、ゲート電極１２の側面に厚さ２５〜３０ｎｍのサイドウォール絶縁膜１１５を形成する。サイドウォール絶縁膜１１５の形成は、全面にシリコン窒化膜を形成した後、これをエッチバックすることにより行う。この時、スリット２０に形成された空洞２２ａがサイドウォール絶縁膜１１５と同じ絶縁材料（シリコン窒化膜）によって埋め込まれる。
【００４８】
その後、ゲート電極１２及びサイドウォール絶縁膜１１５をマスクとして活性領域１１に不純物をイオン注入することにより、ソース／ドレイン領域３２（図１及び図２参照）を形成する。
【００４９】
次に、図１７（ａ）〜（ｄ）に示すように、全面に厚い層間絶縁膜１１６を形成する。層間絶縁膜１１６の材料としては、埋め込み性が良好であり、且つ、サイドウォール絶縁膜１１５の材料であるシリコン窒化膜とのエッチングレートを確保できる材料を用いる必要がある。このような材料としては、ＢＰＳＧなどが挙げられる。
【００５０】
次に、図１８（ａ）〜（ｄ）に示すように、層間絶縁膜１１６にコンタクトホールを開口し、コンタクトホール内にセルコンタクトプラグ１１７を形成する。コンタクトホールの形成においては、サイドウォール絶縁膜１１５がストッパとなることから、ソース／ドレイン領域３２に対して自己整合的にコンタクトホールを形成することができる。
【００５１】
その後は、図１９（ａ）〜（ｄ）に示すように、中央のセルコンタクトプラグ１１７に接続されたビットコンタクトプラグ１１９及びビット線１２０を形成し、さらに、両端のセルコンタクトプラグ１１８に接続されたメモリセルキャパシタ１２１等を形成することにより、ＤＲＡＭが完成する。
【００５２】
このように、本実施形態による半導体装置の製造方法においては、ＤＯＰＯＳ膜１１１のパターニングにおいてオーバーエッチングを行っていることから、ゲート電極１２に覆われていないＤＯＰＯＳ膜１１１が掘り下げられ、スリット２０に空洞２２ａが形成される。この空洞２２ａは、その後、サイドウォール絶縁膜１１５を形成する際に絶縁材料で埋め込まれる。これにより、ゲート電極１２に覆われていないエリアにおいてＤＯＰＯＳ膜１１１が露出することがないため、スリット２０とゲート電極１２との間で目ずれが生じても、ゲート電極１２とセルコンタクトプラグ１１８がショートすることがなくなる。
【００５３】
また、本実施形態では、開口１０４の内壁部分に形成されたシリコン窒化膜１０５の厚みを利用してスリット２０を形成していることから、リソグラフィの解像度を超える非常に細いスリット２０を所望の位置に形成することができる。このため、少なくともＡ３方向におけるスリット２０の形成位置にずれが生じることがなく、目ずれなどを見越して隣接する活性領域１１間の距離を広げる必要などが生じない。また、ゲート容量も最低限に抑制される。
【００５４】
次に、本発明の好ましい第２の実施形態について説明する。
【００５５】
図２０及び図２１は、それぞれ本発明の好ましい第２の実施形態による半導体装置の主要部の構造を説明するための模式的な斜視図及び平面図である。図２０及び図２１においては、図面の見やすさを考慮して主要な構成要素のみを図示し、サイドウォール絶縁膜など一部の構成要素については省略してある。また、図２０は、図２１に示す領域Ａ４に対応する斜視図である。
【００５６】
図２０及び図２１に示すように、本実施形態においては、活性領域１１のＡ３方向における幅がほぼ一定である。つまり、本実施形態では、スリット２０が活性領域１１の内部に食い込むように形成されるのではなく、活性領域１１の平坦な側面に沿ってスリット２０が形成されている。換言すれば、スリット２０が素子分離領域１３に食い込むように形成されており、これにより、活性領域１１と素子分離領域１３の境界面１１ａと、活性領域１１とスリット２０との境界面２０ｂがほぼ同一平面を構成している。
【００５７】
その他の構成については、基本的に上述した第１の実施形態と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態の構成においても、上述した第１の実施形態とほぼ同様の効果を得ることが可能となる。
【００５８】
本実施形態におけるスリット２０を形成する方法としては特に現手されないが、例えば、第１の実施形態とは逆に、活性領域１１の方が高くなるように素子分離領域１３を形成すればよい。これによれば、活性領域１１と素子分離領域１３との境界から見て素子分離領域１３側にシリコン窒化膜１０５などの側壁が形成されることから、これをマスクとして素子分離領域１３をエッチングすれば、素子分離領域１３側に食い込むスリット２０を形成することが可能となる。
【００５９】
その他、通常のリソグラフィによってスリット２０を形成することも可能であるが、上述のように、活性領域１１と素子分離領域１３との段差部分に形成されたシリコン窒化膜１０５の厚みを利用してスリット２０を形成することが好ましい。これによれば、スリット２０のＡ３方向における位置ずれが生じないばかりでなく、通常のリソグラフィによっては不可能な細いスリット２０を形成することが可能となる。
【００６０】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６１】
例えば、上記の実施形態では、本発明をＤＲＡＭのメモリセルトランジスタに適用した例を示したが、本発明がこれに限定されるものではなく、ＤＲＡＭ以外のメモリデバイスや、ロジック系のデバイスに適用することも可能である。
【００６２】
また、上記の実施形態では、サイドウォール絶縁膜１１５の形成と同時に空洞２２ａを埋め込んでいるが、空洞２２ａをサイドウォール絶縁膜１１５とは別の絶縁材料によって埋め込んでも構わない。
【００６３】
また、上記の実施形態では、ゲート電極１２がＡ２方向における全幅に亘ってスリット２０と交差しており、これにより、ゲート電極１２から見てＡ２方向における両側にスリット２０の第２の領域２２が配置されている。しかしながら、ゲート電極１２から見てＡ２方向における両側にスリット２０の第２の領域２２が配置されている必要はなく、少なくとも、ゲート電極１２から見てＡ２方向における片側にスリット２０の第２の領域２２が配置されていれば足りる。
【００６４】
さらに、上記の実施形態では、スリット２０のＡ２方向における長さがゲート電極１２のＡ２方向における幅よりも大きいが、本発明がこれに限定されるものではなく、上述の通り、ゲート電極１２から見てＡ２方向における少なくとも片側にスリット２０の第２の領域２２が配置されていれば足りる。
【図面の簡単な説明】
【００６５】
【図１】本発明の好ましい第１の実施形態による半導体装置の主要部の構造を説明するための模式的な斜視図である。
【図２】本発明の好ましい第１の実施形態による半導体装置の主要部の構造を説明するための模式的な平面図である。
【図３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（パッド酸化膜１０１及びシリコン窒化膜１０２のパターニング）を示す工程図である。
【図４】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＳＴＩ用トレンチ１３ｔの形成）を示す工程図である。
【図５】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０３の形成）を示す工程図である。
【図６】本発明の好ましい実施形態による半導体装置の製造方法の一工程（開口１０４の形成）を示す工程図である。
【図７】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５の形成）を示す工程図である。
【図８】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０６の形成）を示す工程図である。
【図９】本発明の好ましい実施形態による半導体装置の製造方法の一工程（フォトレジスト１０７の形成）を示す工程図である。
【図１０】本発明の好ましい実施形態による半導体装置の製造方法の一工程（スリット１０５ａの形成）を示す工程図である。
【図１１】本発明の好ましい実施形態による半導体装置の製造方法の一工程（スリット２０の形成）を示す工程図である。
【図１２】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０３，１０６及びシリコン窒化膜１０５の除去）を示す工程図である。
【図１３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＤＯＰＯＳ膜１１１、シリコン窒化膜１１２及びシリコン酸化膜１１３の形成）を示す工程図である。
【図１４】本発明の好ましい実施形態による半導体装置の製造方法の一工程（フォトレジスト１１４の形成）を示す工程図である。
【図１５】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲート電極１２の形成）を示す工程図である。
【図１６】本発明の好ましい実施形態による半導体装置の製造方法の一工程（サイドウォール絶縁膜１１５の形成）を示す工程図である。
【図１７】本発明の好ましい実施形態による半導体装置の製造方法の一工程（層間絶縁膜１１６の形成）を示す工程図である。
【図１８】本発明の好ましい実施形態による半導体装置の製造方法の一工程（セルコンタクトプラグ１１８の形成）を示す工程図である。
【図１９】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ビットコンタクトプラグ１１９、ビット線１２０及びメモリセルキャパシタ１２１の形成）を示す工程図である。
【図２０】本発明の好ましい第２の実施形態による半導体装置の主要部の構造を説明するための模式的な斜視図である。
【図２１】本発明の好ましい第２の実施形態による半導体装置の主要部の構造を説明するための模式的な平面図である。
【符号の説明】
【００６６】
１０      半導体基板
１１      活性領域
１１ａ    境界面
１２      ゲート電極
１３      素子分離領域
１３ｔ    ＳＴＩ用トレンチ
２０      スリット
２０ａ，２０ｂ    境界面
２１      第１の領域
２２      第２の領域
２２ａ    空洞
３１      チャネル領域
３２      ソース／ドレイン領域
１０１    パッド酸化膜
１０２，１０５，１１２    シリコン窒化膜
１０３，１０６，１１３    シリコン酸化膜
１０４    開口
１０５ａ    スリット
１０７，１１４      フォトレジスト
１１０      ゲート酸化膜
１１１      ＤＯＰＯＳ膜
１１５      サイドウォール絶縁膜
１１６      層間絶縁膜
１１７      セルコンタクトプラグ
１１９      ビットコンタクトプラグ
１２０      ビット線
１２１      メモリセルキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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