(57)【要約】【課題】ＧＤＳ−ＩＩフォーマット等の作製用フォーマットデータを用いて構成要素の正確で十分な位置情報を容易に得ることを可能とし、使用者が製品試験による不良発生箇所の物理座標を容易に把握する。【解決手段】複数のメモリセル１が反転及び左右に回転して配されてなるメモリセル領域２を備えたＲＡＭにおいて、各メモリセル１では、「Ｆ」の正位置を基準として、反転・回転の様子が示されている。ここで、メモリセル１が複数配設されてなるＲＡＭにおいて、各メモリセル１について、解析専用に設けられたレイヤーコードにより、４隅の各頂点（丸印で示す。）の座標を抽出する。【選択図】図１
2008198121.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスを構成する構成要素の位置情報を抽出する解析方法であって、
前記電子デバイスの作製用フォーマットに前記構成要素の位置情報に関する解析専用のレイヤーコードを付加し、前記レイヤーコードにより前記構成要素の外形における各頂点の座標を全て抽出することを特徴とする解析方法。
【請求項２】
前記電子デバイスは、最小単位回路となるセルを前記構成要素として備えており、
複数配設された前記各セルについて、前記各頂点の座標を全て抽出することを特徴とする請求項１に記載の解析方法。
【請求項３】
前記電子デバイスは、複数の同一の前記セルを集積してなるセル領域を複数備え、前記各セル領域毎に前記セルの属性が異なるものであり、
前記各セル領域毎に前記属性に対応して異なる前記レイヤーコードを割り当て、前記各レイヤーコードに基づいて前記セルの前記属性と共に前記セルの前記各頂点の座標を全て抽出することを特徴とする請求項１又は２に記載の解析方法。
【請求項４】
前記電子デバイスは、複数の同一の前記セルが集積してなるセル領域である前記構成要素と、前記セル領域と異なる機能を有する素子領域である少なくとも１種の前記構成要素とを備えており、
前記セル領域及び前記素子領域に対応して異なる前記レイヤーコードを割り当て、前記各レイヤーコードに基づいて前記セル領域及び前記素子領域の前記各頂点の座標を全て抽出することを特徴とする請求項１又は２に記載の解析方法。
【請求項５】
前記電子デバイスは、機能の異なる複数の機能ブロックである前記構成要素を備えており、
前記各機能ブロックに対応して異なるレイヤーコードを割り当て、前記各レイヤーコードに基づいて前記各機能ブロックの前記各頂点の座標を全て抽出することを特徴とする請求項１に記載の解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に代表される電子デバイスを構成する構成要素の位置情報を抽出する解析方法に関し、特に電子デバイスの作製用フォーマットとしてＧＤＳ−ＩＩフォーマット等を用いた解析方法に関する。
【背景技術】
【０００２】
電子デバイス、特に半導体装置の製造に用いるフォトマスクを作製するための図形データは、種々の図形情報から構成され、Ｘ−Ｙ座標で表現されており、例えば、Ｃａｌｍａ社のＧＤＳ−ＩＩフォーマットデータ等であるストリームフォーマット形式のデータが一般的に用いられている。例えば、特許文献１には、ＧＤＳ−ＩＩフォーマットを用いたレイアウト設計を効率良く行う技術が開示されている。
【０００３】
通常、ＧＤＳ−ＩＩフォーマットデータ等から、半導体装置（半導体チップ）における構成要素であるセルの配置座標を解析する場合、ＧＤＳ−ＩＩフォーマットデータ等からセルの原点座標を抽出している。
【０００４】
【特許文献１】特開平１０−２８３３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、セルの配置座標を解析するに際して、上記のようにセルの原点座標を抽出するのみでは、以下のような問題が生じる。
複数のセルが配設されてなる半導体装置、例えば同一のメモリセルが多数設けられてなるＲＡＭ等では、図８に示すように、各メモリセル１０１が反転・回転して配置されていることが多い。ここで、各メモリセル１０１では、「Ｆ」の正位置を基準として、反転・回転の様子を示す。この場合、解析時に原点（図中、丸印で示す。）の座標のみを読み取っても、セルのサイズを見積もることはできない。セル１０１のサイズを求めるには、セル１０１の反転・回転の情報を加味して隣接するセル１０１の原点情報から差分値を取得する必要があり、膨大な工数が必要となる。更にセル１０１が隣接していない場合には、その情報も加味する必要があるため、極めて煩雑な作業を要する。
【０００６】
更に、解析時にセルの原点座標を抽出するのみでは、半導体装置の不良情報を得たい場合に以下のような問題が生じる。
例えば、製品試験により不良発生箇所の論理的位置の座標が提供された場合に、当該座標から物理的位置の座標へ変換するためのフローを図９に示す。物理的位置の座標を得るには、論理的位置の座標と物理的位置の座標とが対応した物理変換情報が必要となる。この物理変換情報をＧＤＳ−ＩＩフォーマットデータ等から抽出する場合、どの物理変換情報がどのレイヤーコードに対応するかを事前に理解しておく必要がある。ところが、通常では当該半導体装置の設計者がこの物理変換情報を有しており、設計者から情報を得られない状況にある使用者はこれを確認する術がない。仮に設計者から情報を得られたとしても、ＧＤＳ−ＩＩフォーマットデータ等から必要な座標を抽出するためには、隣接するセルとの関係を含めて座標を算出する必要がある。この場合、セル１つ毎に逐一対応した算出を要し、極めて煩雑で膨大な工数を要する。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、ＧＤＳ−ＩＩフォーマット等の作製用フォーマットデータを用いて構成要素の正確で十分な位置情報を容易に得ることを可能とし、使用者が製品試験による不良発生箇所の物理座標を容易に把握することができる解析方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の解析方法は、電子デバイスを構成する構成要素の位置情報を抽出する解析方法であって、前記電子デバイスの作製用フォーマットに前記構成要素の位置情報に関する解析専用のレイヤーコードを付加し、前記レイヤーコードにより前記構成要素の外形における各頂点の座標を全て抽出する。
【発明の効果】
【０００９】
本発明の解析方法によれば、例えばＧＤＳ−ＩＩフォーマット等の作製用フォーマットデータを用いて構成要素の正確で十分な位置情報を容易に得ることを可能とし、使用者が製品試験による不良発生箇所の物理座標を容易に把握し、極めて高い解析効率を得ることができる。
【発明を実施するための最良の形態】
【００１０】
−本発明の基本骨子−
本発明では、例えばＧＤＳ−ＩＩフォーマット等の作製用フォーマットに、構成要素の位置情報に関する解析専用のレイヤーコードを付加し、このレイヤーコードにより構成要素の外形における各頂点の座標を全て抽出する。
【００１１】
図１は、本発明の基本原理を説明するための模式図である。
電子デバイス、ここでは、半導体装置として、複数のメモリセル１が反転及び左右に回転して配されてなるメモリセル領域２を備えたＲＡＭを例示する。ここで、各メモリセル１では、「Ｆ」の正位置を基準として、反転・回転の様子を示す。
【００１２】
構成要素として、最小単位回路である矩形状のセル、ここではメモリセル１が複数配設されてなるＲＡＭにおいて、各メモリセル１について、解析専用のレイヤーコードにより４隅の各頂点（丸印で示す。）の座標を抽出する。この解析方法により、図１（ａ）のように各メモリセル１が反転及び回転して整列配設されている場合でも、各メモリセル１のサイズ及び配設状態を的確に把握することができる。
【００１３】
ここで、図１（ｂ）のように、メモリセル１が隣接しない箇所を有するレイアウトのメモリセル領域３でも、余分で煩雑な算出工程を行うことなく、各メモリセル１の各頂点座標を抽出するだけで、各メモリセル１のサイズ及び配設状態を的確に把握することができる。
【００１４】
また、半導体装置が複数の同一のセルを集積してなるセル領域を複数備え、各セル領域毎にセルの属性が異なる（例えば、実際に情報の書き込み・読み出しに使用するメモリセルである旨、冗長用のメモリセルである旨、ダミー用のメモリセルである旨等）場合には、各セル領域毎に異なるレイヤーコードを割り当てる。所望のセルの解析時において、当該セルの属性をレイヤーコードで判別し、更に当該レイヤーコードにより、当該セルの各頂点の座標を全て抽出する。これにより、多数のセルが多岐にわたる属性を有する半導体装置においても、所望のセルの属性、サイズ及び配置状態を全て容易に把握することができる。
【００１５】
また、半導体装置が、複数の同一のセルが集積してなるセル領域である構成要素と、セル領域と異なる機能を有する素子領域である少なくとも１種の構成要素とを備えている場合には、セル領域及び素子領域にそれぞれ対応して異なるレイヤーコードを配する。これにより、各レイヤーコードに基づいてセル領域及び素子領域の各頂点の座標を抽出し、これらの領域のサイズ及び配置状態を容易に把握することができるため、半導体装置の構成概要を了知することができる。
【００１６】
また、半導体装置が、機能の異なる複数の機能ブロックを構成要素として備えている場合には、解析専用レイヤーにおいて、各機能ブロックにそれぞれ対応して異なるレイヤーコードを配する。これにより、レイヤーコードに基づいて各機能ブロックの各頂点の座標を抽出し、解析時に各機能ブロックの物理的位置を容易に把握することができる。
【００１７】
また、半導体装置が、試験パターンに対応した複数の回路ブロックを構成要素として備えている場合には、解析専用レイヤーにおいて、各回路ブロックにそれぞれ対応して異なるレイヤーコードを配する。これにより、例えば不良発生箇所の物理的位置を容易に把握することができる。
【００１８】
−本発明を適用した好適な諸実施形態−
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００１９】
（第１の実施形態）
図２は、第１の実施形態による解析方法の解析対象となるＲＡＭのメモリセル領域を示す模式図である。
本実施形態では、位置情報の解析専用のレイヤーコードに、メモリセル領域を構成する各メモリセルに関する例えば３種の相異なる属性（通常用途、冗長用途、ダミー用途）のうちの１つが付加されている場合を例示する。
【００２０】
このメモリセル領域は、メモリセル本来の通常使用（情報の書き込み及び読み出しとしての使用）の対象となる実メモリセル１１ａが複数配設されてなる実メモリセル領域１１と、例えば、欠陥により不良となった実メモリセル１１ａを補間する代用のメモリセルとして機能する冗長メモリセル１２ａが複数配設されてなる冗長メモリセル領域１２と、メモリセル本来の機能とは異なる目的、例えばメモリセル製造工程における形状や特性のばらつき等を低減するためのダミーセル１３ａが複数配設されてなるダミーセル領域１３とを含み構成されている。図示の例では、実メモリセル１１ａにはfig.Ｃ、冗長メモリセル１２ａにはfig.Ａ、ダミーセル１３ａにはfig.Ｂと記す。
【００２１】
本実施形態では、各々の実メモリセル１１ａ、冗長メモリセル１２ａ及びダミーセル１３ａについて、ＧＤＳ−ＩＩフォーマット等に位置情報の解析専用のレイヤーコードを付加する。ここで、各レイヤーコードには、実メモリセル１１ａ、冗長メモリセル１２ａ、ダミーセル１３ａにそれぞれ対応する相異なる３種の属性のうちの１つが付加されている。各セル（実メモリセル１１、冗長メモリセル１２及びダミーセル１３のうちの１つ：ここではセル１０と記す。）毎に３種のレイヤーコードのうちの１つが対応することにより、当該ＲＡＭ全体では、例えば図３のように各階層に分類される。ここでは例えば、図２に示したメモリセル領域をＲＡＭ Ａとした場合、ＲＡＭ Ａに所定の実メモリセル１１、冗長メモリセル１２及びダミーセル１３が配されており、ＲＡＭ Ｂ、ＲＡＭ Ｃ・・・も同様に構成される。
【００２２】
この構成により、当該ＲＡＭの物理解析時において、レイヤーコードにより解析対象となるセル１０の４隅の各頂点（セル１０に丸印で示す。）の座標を全て抽出し、各メモリセル１のサイズ及び配設状態を的確に把握することができるとともに、当該レイヤーコードに付加された属性情報（fig.Ａ、fig.Ｂ及びfig.Ｃのうちの１つ：セル１０ではfig.ＸＸと記す。）により、当該セル１０が実メモリセル１１、冗長メモリセル１２及びダミーセル１３のうちの何れであるかを正確に判別することができる。このような各セル１０について配置情報に基づいて展開することにより、当該ＲＡＭ全体の位置座標を抽出することが可能になる。
【００２３】
（第２の実施形態）
図４は、第２の実施形態による解析方法の解析対象となる各領域を備えたＲＡＭの概略構成を示す模式図である。
本実施形態では、ＲＡＭを構成する各領域に対応した異なるレイヤーコードを割り当てる場合を例示する。
【００２４】
このＲＡＭは、複数の同一のメモリセル（不図示）が集積してなるメモリセル領域２１と、メモリセの周辺回路を備えた周辺回路領域２２とを含み構成されている。本実施形態では、位置情報の解析専用のレイヤーコードとして、メモリセル領域２１及び周辺回路領域２２にそれぞれ対応した異なるレイヤーコードを配する。
【００２５】
この構成により、各レイヤーコードに基づいてメモリセル領域２１及び周辺回路領域２２の各頂点（各領域に丸印で示す。）の座標を抽出し、これらの領域のサイズ及び配置状態を容易に把握することができる。近年のＧＤＳ−ＩＩフォーマット等の情報は巨大であるため、高価なインフラが必要になるが、各領域を表すレイヤーコードのみを参照することで、ＧＤＳ−ＩＩフォーマット等の容量が少なくなるため、高価なインフラを用いずともＲＡＭ全体の構成概要を把握することが可能になる。
【００２６】
（第３の実施形態）
図５は、第３の実施形態による解析方法の解析対象となるメモリセル領域及び複数の入出力ポート領域とを備えたＲＡＭの概略構成を示す模式図である。
本実施形態では、ＲＡＭを構成する各領域に対応した異なるレイヤーコードを割り当てる場合を例示する。
【００２７】
このＲＡＭは、複数の同一のメモリセル３１ａが集積してなるメモリセル領域３１と、メモリセル３１ａの入出力ポートが集合してなる入出力ポート領域３２，３３，３４とを含み構成されている。本実施形態では、位置情報の解析専用のレイヤーコードとして、メモリセル領域３１と入出力ポート領域である３２，３３，３４の３種とにそれぞれ対応した異なるレイヤーコードを配する。
【００２８】
この構成により、各レイヤーコードに基づいてメモリセル領域３１を構成する各メモリセル３１ａ（図示の便宜上、各頂点の丸印を省略する。）、及び入出力ポート領域３２，３３，３４の各頂点（各領域に丸印で示す。）の座標を抽出し、これらの領域のサイズ及び配置状態を容易に把握することができる。入出力ポート領域が複数ある場合、入出力ポート領域の論理的位置に対応した物理的位置は、回路設計者は把握していたとしても、使用者には判らない。入出力ポート領域の論理的位置毎にレイヤーコードを分けて定義し、表示されることにより、不良発生位置の論理的位置の情報から解析を要する物理的位置の判断が可能となる。例えば、特性試験の結果、ある入出力ポート領域が不良であると判断されたとしても、通常、使用者にはＲＡＭのどの部分を解析すれば良いか判らないが、このレイヤーコードから判断すれば、対応する物理的位置を容易に判断することができる。
【００２９】
（第４の実施形態）
図６は、第４の実施形態による解析方法の解析対象となる複数の機能ブロックを備えた半導体チップの概略構成を示す模式図である。
本実施形態では、各機能ブロックに対応するレイヤーコードを割り当てる場合を例示する。
【００３０】
この半導体チップは、例えばＡＳＩＣ（Application Specific Integrated Circuit）であり機能ブロック４１，４２，４３，４４，４５を含み構成されている。複数の機能ブロックの中には、メモリを含む機能ブロックも存在する。そのメモリの記憶容量は、そのメモリを有している機能ブロックがどのような機能を実現するかによって異なる。本実施形態では、位置情報の解析専用のレイヤーコードとして、各機能ブロック４１〜４５にそれぞれ対応した異なるレイヤーコードを配する。
【００３１】
この構成により、各レイヤーコードに基づいて各機能ブロック４１〜４５の各頂点（各領域に丸印で示す。）の座標を抽出し、これらの領域のサイズ及び配置状態を容易に把握することができる。例えば、フェイルリスト等の試験結果から不良が発生していると思われる論理的位置が提供される場合があるが、当該論理的位置からこれに対応する物理的位置を検索することは容易ではない。論理的な機能ブロック毎にレイヤーコードを割り当てることで、解析時に物理的位置を容易に把握する可能となる。
【００３２】
（第５の実施形態）
図７は、第５の実施形態による解析方法の解析対象となる複数の回路ブロックを備えた半導体チップの概略構成を示す模式図である。
本実施形態では、試験パターンに対応した各回路ブロックに対応するレイヤーコードを割り当てる場合を例示する。
【００３３】
この半導体チップは、各種の試験パターンに対応した回路ブロック５１，５２，５３，５４，５５を含み構成されている。本実施形態では、位置情報の解析専用のレイヤーコードとして、各回路ブロック５１〜５５にそれぞれ対応した異なるレイヤーコードを配する。
【００３４】
この構成により、各レイヤーコードに基づいて各回路ブロック５１〜５５の各頂点（各領域に丸印で示す。）の座標を抽出し、これらの領域のサイズ及び配置状態を容易に把握することができる。試験結果により、ある試験パターンが不良と判定された場合、半導体チップのどの部位が不良となっているのかを判断することは容易ではない。そこで、試験パターン毎の回路ブロックをレイヤーコードで対応付ける。これにより、半導体チップのどの部位が不良判定に対応する部分であるかを容易に把握することができる。この場合、１つのレイヤーコードが複数の試験パターンに対応する場合もある。
【００３５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３６】
（付記１）電子デバイスを構成する構成要素の位置情報を抽出する解析方法であって、
前記電子デバイスの作製用フォーマットに前記構成要素の位置情報に関する解析専用のレイヤーコードを付加し、前記レイヤーコードにより前記構成要素の外形における各頂点の座標を全て抽出することを特徴とする解析方法。
【００３７】
（付記２）前記電子デバイスは、最小単位回路となるセルを前記構成要素として備えており、
複数配設された前記各セルについて、前記各頂点の座標を全て抽出することを特徴とする付記１に記載の解析方法。
【００３８】
（付記３）前記各セルはそれぞれ同一のものであり、反転及び回転して所定位置に配設されていることを特徴とする付記２に記載の解析方法。
【００３９】
（付記４）前記電子デバイスは、複数の同一の前記セルを集積してなるセル領域を複数備え、前記各セル領域毎に前記セルの属性が異なるものであり、
前記各セル領域毎に前記属性に対応して異なる前記レイヤーコードを割り当て、前記各レイヤーコードに基づいて前記セルの前記属性と共に前記セルの前記各頂点の座標を全て抽出することを特徴とする付記１〜３のいずれか１項に記載の解析方法。
【００４０】
（付記５）前記電子デバイスは、複数の同一の前記セルが集積してなるセル領域である前記構成要素と、前記セル領域と異なる機能を有する素子領域である少なくとも１種の前記構成要素とを備えており、
前記セル領域及び前記素子領域に対応して異なる前記レイヤーコードを割り当て、前記各レイヤーコードに基づいて前記セル領域及び前記素子領域の前記各頂点の座標を全て抽出することを特徴とする付記１〜３のいずれか１項に記載の解析方法。
【００４１】
（付記６）前記電子デバイスは、機能の異なる複数の機能ブロックである前記構成要素を備えており、
前記各機能ブロックに対応して異なるレイヤーコードを割り当て、前記各レイヤーコードに基づいて前記各機能ブロックの前記各頂点の座標を全て抽出することを特徴とする付記１に記載の解析方法。
【００４２】
（付記７）前記電子デバイスは、試験パターンに対応した複数の回路ブロックである前記構成要素を備えており、
前記各回路ブロックに対応して異なるレイヤーコードを有し、前記各レイヤーコードに基づいて前記各回路ブロックの前記各頂点の座標を全て抽出することを特徴とする付記１に記載の解析方法。
【図面の簡単な説明】
【００４３】
【図１】本発明の基本原理を説明するための模式図である。
【図２】第１の実施形態による解析方法の解析対象となるＲＡＭのメモリセル領域を示す模式図である。
【図３】ＲＡＭにおける各階層を示す模式図である。
【図４】第２の実施形態による解析方法の解析対象となる各領域を備えたＲＡＭの概略構成を示す模式図である。
【図５】第３の実施形態による解析方法の解析対象となるメモリセル領域及び複数の入出力ポート領域とを備えたＲＡＭの概略構成を示す模式図である。
【図６】第４の実施形態による解析方法の解析対象となる複数の機能ブロックを備えた半導体チップの概略構成を示す模式図である。
【図７】第５の実施形態による解析方法の解析対象となる複数の回路ブロックを備えた半導体チップの概略構成を示す模式図である。
【図８】従来の解析方法の解析対象となるＲＡＭのメモリセル領域を示す模式図である。
【図９】製品試験により不良発生箇所の論理的位置の座標が提供された場合に、当該座標から物理的位置の座標へ変換するためのフロー図である。
【符号の説明】
【００４４】
１，３１ａ  メモリセル
２，３，２１，３１  メモリセル領域
１０  セル
１１  実メモリセル領域
１１ａ  実メモリセル
１２  冗長メモリセル領域
１２ａ  冗長メモリセル
１３  ダミーセル領域
１３ａ  ダミーセル
２２  周辺回路領域
３２，３３，３４  入出力ポート領域
４１，４２，４３，４４，４５  機能ブロック
５１，５２，５３，５４，５５  回路ブロック
【図１】
2008198121.tif 000003
【図２】
2008198121.tif 000004
【図３】
2008198121.tif 000005
【図４】
2008198121.tif 000006
【図５】
2008198121.tif 000007
【図６】
2008198121.tif 000008
【図７】
2008198121.tif 000009
【図８】
2008198121.tif 000010
【図９】
2008198121.tif 000011