(57)【要約】【課題】溝の埋め込み性を改善することと、溝の埋め込み高さを確保することを両立させることができる半導体装置の製造方法を実現する。【解決手段】半導体装置の製造方法として、半導体基板１上の層間膜２に幅の異なる溝３，４を形成する工程と、溝３，４が形成された層間膜２上にバリアメタル層５を形成する工程と、バリアメタル層５を覆いかつ溝３，４の形成部位に開口部を有するレジストマスク７を形成する工程と、レジストマスク７を用いてバリアメタル層５をエッチングすることによりオーバーハング部６を除去する工程と、レジストマスク７を除去した後、半導体基板１上で溝３，４に配線材料を埋め込む工程と、半導体基板１上で配線材料とバリアメタル層５の余剰部を研磨により除去する工程とによって溝配線を形成する。【選択図】図１
2008171906.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の層間膜に、第１の溝と当該第１の溝よりも幅の広い第２の溝を含む複数の溝を形成する第１の工程と、
前記複数の溝が形成された前記層間膜上に第１の導電性膜を形成する第２の工程と、
前記第１の導電性膜を覆いかつ前記第１の溝と前記第２の溝の形成部位に開口部を有するレジストマスクを形成する第３の工程と、
前記レジストマスクをエッチングマスクとして前記第１の導電性膜をエッチングすることにより、前記第１の導電性膜の成膜時に前記第１の溝の開口部に生じたオーバーハング部を除去する第４の工程と、
前記レジストマスクを除去した後、前記半導体基板上で前記第１の溝と前記第２の溝に埋め込むように第２の導電性膜を形成する第５の工程と、
前記第１の導電性膜と前記第２の導電性膜の余剰部を除去する第６の工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の導電性膜は、タンタル、チタン又はその窒化物、あるいはそれらの積層膜からなる
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の導電性膜は、銅、アルミニウム、タングステン又はそれらの合金、あるいはそれらの積層膜からなる
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第６の工程は、前記第２の導電性膜の余剰部を選択的に研磨する第１の研磨工程と、前記第１の導電性膜の余剰部を選択的に研磨する第２の研磨工程とを含む
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板にトランジスタのソース・ドレイン領域を形成する第１の工程と、
前記半導体基板上の層間膜に、前記トランジスタのゲート用の第１の溝と当該第１の溝よりも幅の広い第２の溝を含む複数の溝を形成する第２の工程と、
前記複数の溝が形成された前記層間膜上にゲート絶縁膜を介して第１の導電性膜を形成する第３の工程と、
前記第１の導電性膜を覆いかつ前記第１の溝と前記第２の溝の形成部位に開口部を有するレジストマスクを形成する第４の工程と、
前記レジストマスクをエッチングマスクとして前記第１の導電性膜をエッチングすることにより、前記第１の導電性膜の成膜時に前記第１の溝の開口部に生じたオーバーハング部を除去する第５の工程と、
前記レジストマスクを除去した後、前記半導体基板上で前記第１の溝と前記第２の溝に埋め込むように第２の導電性膜を形成する第６の工程と、
前記第１の導電性膜と前記第２の導電性膜の余剰部を除去する第７の工程と
を含むことを特徴とするトランジスタの製造方法。
【請求項６】
前記第１の導電性膜は、チタン、ハフニウム、タンタル、タングステン、ルテニウムから選ばれる少なくとも１種の金属、又はそれらの合金からなる
ことを特徴とする請求項５記載のトランジスタの製造方法。
【請求項７】
前記第２の導電性膜は、タングステン、タンタル、チタン、銅、アルミニウムから選ばれる少なくとも１種の金属、又はそれらの合金、あるいはそれらの積層膜からなる
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
半導体基板に第１導電型トランジスタのソース・ドレイン領域と第２導電型トランジスタのソース・ドレイン領域を形成する第１の工程と、
前記半導体基板上の層間膜に、前記第１導電型トランジスタのゲート用の第１の溝と前記第２導電型トランジスタのゲート用の第２の溝と前記第１の溝及び前記第２の溝よりも幅の広い第３の溝を含む複数の溝を形成する第２の工程と、
前記複数の溝が形成された前記層間膜上にゲート絶縁膜を介して第１の導電性膜を形成した後、前記第２導電型トランジスタの形成領域から前記第１の導電性膜を除去する第３の工程と、
前記ゲート絶縁膜と前記第１の導電性膜を覆う第２の導電性膜を形成する第４の工程と、
前記第２の導電性膜を覆いかつ前記第１の溝と前記第２の溝と第３の溝の形成部位に開口部を有するレジストマスクを形成する第５の工程と、
前記レジストマスクをエッチングマスクとして前記第２の導電性膜をエッチングすることにより、前記第２の導電性膜の成膜時に前記第１の溝と前記第２の溝の開口部に生じたオーバーハング部を除去する第６の工程と、
前記レジストマスクを除去した後、前記半導体基板上で前記第１の溝と前記第２の溝と前記第３の溝に埋め込むように第３の導電性膜を形成する第７の工程と、
前記第１の導電性膜と前記第２の導電性膜と前記第３の導電性膜の余剰部を除去する第８の工程と
を含むことを特徴とするトランジスタの製造方法。
【請求項９】
前記第１導電型トランジスタはｎ型トランジスタであり、
前記第２導電型トランジスタはｐ型トランジスタであり、
前記第１の導電性膜は前記ｎ型トランジスタ用の金属膜であり、
前記第２の導電性膜は前記ｐ型トランジスタ用の金属膜である
ことを特徴とする請求項８記載のトランジスタの製造方法。
【請求項１０】
前記第１導電型トランジスタはｐ型トランジスタであり、
前記第２導電型トランジスタはｎ型トランジスタであり、
前記第１の導電性膜は前記ｐ型トランジスタ用の金属膜であり、
前記第２の導電性膜は前記ｎ型トランジスタ用の金属膜である
ことを特徴とする請求項８記載のトランジスタの製造方法。
【請求項１１】
前記第３の導電性膜は、タングステン、タンタル、チタン、銅、アルミニウムから選ばれる少なくとも１種の金属、又はそれらの合金、あるいはそれらの積層膜からなる
ことを特徴とする請求項８記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、溝配線の形成やトランジスタのゲート電極の形成などに適用して好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタの高集積化や高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。ゲート絶縁膜の薄膜化が進められ、例えばゲート長が０．１μｍ以下のトランジスタにおいては、ゲート絶縁膜を２ｎｍ以下に薄膜化する必要が生じている。
【０００３】
通常、ＭＯＳ(Metal Oxide Semiconductor)トランジスタのゲート電極の材料として、ポリシリコン（多結晶Ｓｉ）が用いられている。この理由としては、主に２つの点が挙げられる。一つは、ゲート電極直下のゲート絶縁膜との界面が安定している点が挙げられる。もう一つは、ポリシリコンの内部にイオン注入あるいは拡散等の技術を用いて不純物を導入することが容易であるため、ＣＭＯＳ(complementary MOS)トランジスタを製造する場合に、不純物の元素や濃度を適宜選択することで、ｎチャネル型ＭＯＳトランジスタ（以下、「ｎＭＯＳ」と略称）及びｐチャネル型ＭＯＳトランジスタ（以下、「ｐＭＯＳ」と略称）の各々に、最適な仕事関数を持つゲート電極を形成し、適正な閾値を得ることが可能である点が挙げられる。
【０００４】
しかしながら、トランジスタの微細化が進むにしたがって、ゲート電極の空乏化の問題が顕著になっている。ゲート電極の空乏化はポリシリコンが半導体であるがゆえに抑制困難な現象である。そこで、ポリシリコンに代わって金属膜を直接ゲート絶縁膜の上に成膜することにより、ゲート電極の空乏化を抑制できることが広く報告され、メタルゲートの開発が注目されている（例えば、非特許文献１を参照）。
【０００５】
ただし、ＣＭＯＳトランジスタのメタルゲートを１種類の金属で形成した場合は、ゲート電極の仕事関数がｎＭＯＳ、ｐＭＯＳともに同じ値になる。このため、従来のポリシリコンゲートのように、ｎＭＯＳ、ｐＭＯＳのゲート電極の仕事関数を調整することが困難になる。したがって、メタルゲートを１種類の金属で形成すると、適正な閾値を得ることができなくなる。
【０００６】
こうした問題を克服するためには、デュアルメタルゲート、すなわちｎＭＯＳのゲート電極にはｎ型ポリシリコンと同様の仕事関数を有する金属材料を採用し、ｐＭＯＳのゲート電極にはｐ型ポリシリコンと同様の仕事関数を有する金属材料を採用するといったように、ｎＭＯＳとｐＭＯＳで個別に金属材料を選択することが提案されている（例えば、非特許文献２を参照）。
【０００７】
ここで、ダマシン方式を用いた従来のデュアルメタルゲートの形成方法について、図５〜図８を用いて説明する。まず、図５（Ａ）に示すように、半導体基板（ウエハ）５１の表面領域にＳＴＩ(shallow trench isolation)技術等を用いて、ＳｉＯ2等の酸化膜からなる素子分離領域５２を形成することにより、半導体基板５１上でｎＭＯＳ領域とｐＭＯＳ領域を分離する。
【０００８】
次に、図５（Ｂ）に示すように、酸化技術やＣＶＤ技術を用いて、半導体基板５１上にゲート酸化膜５３、ポリシリコン膜５４及び窒化シリコン（ＳｉＮ）膜５５を形成し、リソグラフィー技術及びＲＩＥ(reactive ion etching)技術を用いることでポリシリコン膜５４及び窒化シリコン膜５５からなるダミーゲートを形成する。一例として、ゲート酸化膜５３は、厚さ５ｎｍの酸化シリコン（ＳｉＯ2）膜によって形成する。また、ポリシリコン膜５４は、厚さ１００ｎｍに形成し、窒化シリコン膜５５は、厚さ５０ｎｍに形成する。
【０００９】
次に、図５（Ｃ）に示すように、イオン注入技術を用いてエクステンション拡散領域５６を形成する。次に、図５（Ｄ）に示すように、イオン注入技術を用いてソース・ドレイン拡散領域５７を形成し、ダミーゲートを除く領域に形成されているゲート酸化膜５３を除去後、サリサイド技術を用いてソース・ドレイン領域のみにシリサイド膜（例えばコバルトサリサイド膜）５８を形成する。
【００１０】
次に、図６（Ａ）に示すように、ＣＶＤ(chemical vapor deposition)技術を用いて、例えば厚さ３００ｎｍ程度の層間膜（ＳｉＯ2）５９を形成する。次に、図６（Ｂ）に示すように、ＣＭＰ(Chemical Mechanical Polishing)技術を用いて、層間膜５９を平坦化してダミーゲートの窒化シリコン膜５５を露出させる。
【００１１】
次に、図６（Ｃ）に示すように、燐酸により選択的に窒化シリコン膜５５をエッチングした後、ＲＩＥ技術を用いてポリシリコン膜５４をエッチングする。次に、図６（Ｄ）に示すように、沸酸等によりゲート酸化膜５３をエッチングすることにより、メタルゲート用の溝６０を形成する。以降の製造工程を示す図７及び図８においては、半導体基板５１の表記を簡素化し、半導体基板５１上での積層構造を詳しく示すこととする。
【００１２】
次に、図７（Ａ）に示すように、前述した製造工程にしたがってｎＭＯＳ領域とｐＭＯＳ領域にメタルゲート用の溝６０を形成したら、図７（Ｂ）に示すように、半導体基板５１上の全面にゲート絶縁膜材料とｎＭＯＳ用の金属材料を成膜することにより、例えば厚さ数ｎｍのゲート絶縁膜６１と厚さ１０〜４０ｎｍ程度のｎＭＯＳ用の金属膜６２を積層状態で形成する。
【００１３】
次に、図７（Ｃ）に示すように、半導体基板５１上の全面にレジスト６３を塗布する。次に、図７（Ｄ）に示すように、半導体基板５１上でｐＭＯＳ領域を覆っているレジスト６３をリソグラフィー技術によって除去することにより、ｐＭＯＳ領域の部分に開口部を有するレジストマスク６３Ａを形成する。次に、図７（Ｅ）に示すように、レジストマスク６３Ａをエッチングマスクとして、ｎＭＯＳ用の金属膜６２を薬液により選択的にエッチング除去する。これにより、ｎＭＯＳ領域には金属膜１７が残るが、ｐＭＯＳ領域からは金属膜１７が除去される。
【００１４】
次に、図８（Ａ）に示すように、有機溶剤を用いて半導体基板５１上からレジストマスク６３Ａを除去する。次に、図８（Ｂ）に示すように、半導体基板５１上の全面にｐＭＯＳ用の金属材料を成膜することにより、例えば厚さ１０〜４０ｎｍ程度のｐＭＯＳ用の金属膜６４を形成する。
【００１５】
次に、図８（Ｃ）に示すように、半導体基板５１上の全面にｐＭＯＳ用の金属膜６４を覆うように電極材料６５を成膜する。電極材料６５としては、例えばタングステン（Ｗ）が用いられる。電極材料６５にタングステンを用いる場合の成膜方法としては、ＣＶＤ法を利用することができる。次に、図８（Ｄ）に示すように、メタルゲート用の溝６０以外の部分で、電極材料６５、ｐＭＯＳ用の金属膜６４、ｎＭＯＳ用の金属膜６２、ゲート絶縁膜６１をＣＭＰ技術を用いて除去する。
【００１６】
これにより、ｎＭＯＳ領域の溝６０の形成部位ではゲート絶縁膜６１をｎＭＯＳ用の金属膜６２で覆い、ｐＭＯＳ領域の溝６０の形成部位ではゲート絶縁膜６１をｐＭＯＳ用の金属膜６４で覆った構造で、デュアルメタルゲートが形成される。
【００１７】
【非特許文献１】Atsushi Yagishita et al.，“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”，「International Electron Devices Meeting 1998 Technical Digest」，p.785-788(1998)
【非特許文献２】S.Yamaguchi et al.，“High Performance Dual Metal Gate CMOS with High Mobility and Low Threshold Voltage Applicable to Bulk CMOS Technology”，「2006 Symposium on VLSI Technology Digest of Technical Papers」，IEEE(The Institute of Electrical and Electronics Engineers)，2006年,VL06,p.192-193
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上記のようなダマシン方式でメタルゲートを形成する場合は、メタルゲート用の溝６０の高アスペクト比による金属の埋め込み不良が発生しやすくなる。また、幅狭のｐＭＯＳトランジスタでは、図９（Ａ）に示すように、ｐＭＯＳ用の金属膜６４やｎＭＯＳ用の金属膜６２の成膜時に発生したオーバーンハング部６６が重なり、これによってメタルゲート用の溝６０の開口部が狭くなる。このため、その後の工程で電極材料６５の埋め込み不良によるボイド６７が発生しやすくなる。
【００１９】
また、半導体基板５１上に形成されるゲートの幅は一様ではないため、図９（Ｂ）に示すように、ＣＭＰ技術で余分な材料を除去するときに、幅広のゲート部６８でディッシング（凹み）ΔＤが発生する。ディッシングは、ＣＭＰ法で電極材料６５を研磨するときに、電極材料６５の削りすぎによって発生する現象である。特に、幅広のゲート部６８では、幅狭のゲート部よりも溝の幅が広くなるため、ディッシングが発生しやすくなる。このような課題は、ゲート電極に関わらず、ダマシン配線の形成においても同様である。
【００２０】
埋め込み不良を改善するには、ダミーゲートの高さに対応する層間膜５９の厚さを薄くすることにより、メタルゲート用の溝６０のアスペクト比を下げることが有効である。しかしながら、層間膜５９を薄くすると、幅広のゲート部６８でのディッシングによってメタルゲートの高さ（溝の埋め込み高さ）Ｈｇが低くなる。このため、幅広のゲート部６８で必要なゲート高さＨｇを確保するためには、層間膜５９を薄くするにも限界がある。
【課題を解決するための手段】
【００２１】
本発明に係る半導体装置の製造方法は、半導体基板上の層間膜に、第１の溝と当該第１の溝よりも幅の広い第２の溝を含む複数の溝を形成する第１の工程と、前記複数の溝が形成された前記層間膜上に第１の導電性膜を形成する第２の工程と、前記第１の導電性膜を覆いかつ前記第１の溝と前記第２の溝の形成部位に開口部を有するレジストマスクを形成する第３の工程と、前記レジストマスクをエッチングマスクとして前記第１の導電性膜をエッチングすることにより、前記第１の導電性膜の成膜時に前記第１の溝の開口部に生じたオーバーハング部を除去する第４の工程と、前記レジストマスクを除去した後、前記半導体基板上で前記第１の溝と前記第２の溝に埋め込むように第２の導電性膜を形成する第５の工程と、前記第１の導電性膜と前記第２の導電性膜の余剰部を除去する第６の工程とを含む含むものである。
【００２２】
本発明に係る半導体装置の製造方法においては、複数の溝が形成された層間膜上に第１の導電性膜を厚く成膜した後、その膜厚を維持するようにレジストマスクで第１の導電性膜を保護しながら、第１の溝の開口部に生じたオーバーハング部をエッチングにより除去するため、溝のアスペクト比を下げても第２の溝の形成部位で所望の埋め込み深さを確保することが可能になるとともに、第１の溝の開口部を大きく開放させた状態でそこを埋め込むように第２の導電性膜を形成することが可能になる。
【発明の効果】
【００２３】
本発明に係る半導体装置の製造方法によれば、溝の埋め込み性を改善することと、溝の埋め込み高さを確保することを両立させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。
【００２５】
図１及び図２は本発明の実施形態に係る半導体装置の製造方法を示す工程図である。
【００２６】
まず、図１（Ａ）に示すように、シリコン基板等の半導体基板１上に、例えばシリコン酸化膜からなる層間膜２を形成するとともに、この層間膜２の表面に、配線用の溝として、相対的に幅狭の溝３と相対的に幅広の溝４を含む複数の溝を形成する。
【００２７】
次に、図１（Ｂ）に示すように、半導体基板１上の全面に、例えばタンタル（Ｔａ）からなるバリアメタル材料を厚く成膜することにより、第１の導電性膜としてバリアメタル層５を形成する。その際、バリアメタル層５の厚みを厚くすると、各々の溝３，４の開口部にオーバーハングが生じ、当該開口部は閉塞された状態になる。バリアメタル材料としては、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）を用いてもよい。また、バリアメタル層５はこれらの材料からなる積層膜であってもよい。
【００２８】
次に、半導体基板１上にバリアメタル層５を覆う状態でレジストを形成した後、このレジストをリソグラフィー技術によりパターニングすることにより、図１（Ｃ）に示すように、半導体基板１上のフィールド部（溝３，４の形成部位を除いた部分）だけにレジストを残すかたちで、レジストマスク７を形成する。レジストマスク７は、溝３の形成部位と溝４の形成部位にそれぞれ開口部を有するものとする。
【００２９】
次に、図１（Ｄ）に示すように、ＲＩＥ技術により、レジストマスク７をエッチングマスクとして、幅狭の溝３の開口部でオーバーハング部６を形成しているバリアメタル材料をエッチングする。これにより、溝３の開口部の縁から張り出したオーバーハング部６が除去される。その際、バリアメタル材料をエッチングする前の段階では、幅狭の溝３の開口部は、バリアメタル膜５の成膜時に生じるオーバーハング部６によって閉塞した状態になっているが、幅広の溝４の開口部は、オーバーハングがあっても開放した状態になっている。このため、オーバーハング部６を形成するバリアメタル材料をエッチングによって除去する場合に、幅狭の溝３では開口部を閉塞しているバリアメタル材料が優先的にエッチングされるが、幅広の溝４では開口部の縁から張り出したバリアメタル材料と同時に、溝４の底部を覆っているバリアメタル材料もエッチングされる。
【００３０】
次に、前述したレジストマスク７を除去した後、図２（Ａ）に示すように、半導体基板１上の全面に各々の溝３，４を埋め込む状態で、第２の導電性膜となる配線材料（導電材料）８を成膜する。配線材料８としては、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）又はそれらの合金、あるいはそれらの積層膜を用いることができる。
【００３１】
次に、図２（Ｂ）に示すように、バリアメタル層５を形成しているバリアメタル材料に対して選択比１０以上で配線材料８を研磨するＣＭＰ技術により、余分な配線材料８を選択的に研磨して除去する。このとき、幅広の溝４ではディッシングΔＤが生じる。
【００３２】
次に、図２（Ｃ）に示すように、配線材料８、層間膜２材料に対して選択比１０以上で上記バリアメタル材料を研磨するＣＭＰ技術により、余分なバリアメタル材料を選択的に研磨して除去する。これにより、各々の溝３，４の形成部位には、バリアメタル層５を介して配線材料８を埋め込んだ構造の溝配線が形成される。
【００３３】
以上述べた半導体装置の製造方法においては、溝３の開口部をオーバーハング部６で塞ぐ程度にバリアメタル層５を厚く成膜した後、その膜厚を維持するようにレジストマスク７でフィールド部のバリアメタル層５を保護しながら、溝３の開口部に生じたオーバーハング部６をエッチングにより除去するため、溝３のアスペクト比を下げても溝４の形成部位で所望の埋め込み深さを確保することが可能になるとともに、溝３の開口部を大きく開放させた状態で配線材料８を埋め込むことが可能になる。
【００３４】
以下に、具体的な数値例を述べる。まず、図１（Ａ）において、各々の溝３，４の底面を基準として、従来の層間膜の表面までの高さ（溝の深さ）を２５０ｎｍと仮定する。そして、本発明の実施形態においては、従来よりも層間膜の厚さを５０ｎｍ薄膜化することにより、層間膜２の表面までの高さ（溝の深さ）Ｈｓを２００ｎｍとした場合を想定する。この場合、溝３のアスペクト比は、層間膜２を薄膜化した分だけ低くなる。
【００３５】
次に、図１（Ｂ）において、バリアメタル層５を厚さ６０ｎｍのタンタル（Ｔａ）で成膜すると、溝４の形成部位の段差Ｈｂは上記Ｈｓと同じ２００ｎｍとなる。その後、図１（Ｄ）において、オーバーハング部６を除去するためのエッチングを行なうとともに、このエッチングと同時進行で、溝４の底部を覆っているバリアメタル層５をエッチングすることにより、当該バリアメタル層５の厚みを５０ｎｍ薄くしてｔ＝１０ｎｍとする。そうすると、溝４の形成部位の段差Ｈｂ’は２５０ｎｍとなる。したがって、層間膜２の薄膜化によって溝３のアスペクト比を下げても、溝４の形成部位では元々の溝の深さ（Ｈｓ＝２００ｎｍ）よりも大きい２５０ｎｍの埋め込み深さを確保することが可能となる。また、溝３の開口部の縁から張り出すオーバーハング部６を除去することにより、溝３の開口部を大きく開放させることができる。したがって、特に幅狭の溝３をバリアメタル材料と配線材料で埋め込む際の埋め込み性が改善する。
【００３６】
また、図２（Ｂ），（Ｃ）において、ＣＭＰ技術により配線材料８の余剰部を研磨するときに、幅広の溝４の形成部位でディッシングΔＤが生じるが、フィールド部を厚く覆っているバリアメタル層５によって、溝４は所定の深さが確保されている。このため、ディッシングが生じても溝４の形成部位に十分な厚みで配線材料８を残すことが可能となる。したがって、配線材料８の余剰部を研磨によって除去するときにバリアメタル層５が研磨される量を１０ｎｍとし、そのときに溝４の形成部位で生じるディッシング量をΔＤ＝５０ｎｍとすると、ＣＭＰ技術によりバリアメタル層５の余剰部を研磨除去した後でも、溝４の形成部位に２００ｎｍの配線高さ（溝の埋め込み高さ）Ｈｃを確保することが可能となる。
【００３７】
図３及び図４は本発明に係る半導体装置の製造方法を適用してＣＭＯＳトランジスタのデュアルメタルゲートを形成する場合のトランジスタの製造方法を示す工程図である。
【００３８】
まず、周知の半導体製造工程、例えば上記図５及び図６に示す製造工程を適用することにより、図３（Ａ）に示すように、半導体基板１１上の層間膜１２に、それぞれメタルゲート用として複数の溝１３，１４，１５を形成する。その際、半導体基板１１のｎＭＯＳ領域には溝１４を形成し、半導体基板５１のｐＭＯＳ領域には溝１４，１５を形成する。ここでは、溝１３，１４は同じ幅で形成し、溝１５は溝１３，１４よりも広い幅で形成する。
【００３９】
次に、図３（Ｂ）に示すように、半導体基板１１上の全面に、ゲート絶縁材料を成膜するとともに、ｎＭＯＳ用の金属材料として例えばハフニウムシリサイド（ＨｆＳｉｘ）を成膜することにより、ゲート絶縁膜１６とｎＭＯＳ用の金属膜１７とを積層状態で形成し、その後、図示しないレジストマスクを用いて、ｐＭＯＳ領域を覆っているｎＭＯＳ用の金属膜１７を薬液により選択的にエッチング除去する。次いで、有機溶剤を用いて半導体基板１１上からレジストマスク（不図示）を除去した後、半導体基板１１上の全面にｐＭＯＳ用の金属材料として例えば窒化チタン（ＴｉＮ）を成膜することにより、前述した層間膜１２、ゲート絶縁膜１６及びｎＭＯＳ用の金属膜１７を覆うｐＭＯＳ用の金属膜１８を形成する。このとき、ｎＭＯＳ用の金属膜１７の膜厚に比較して、ｐＭＯＳ用の金属膜１８の膜厚が厚くなるように、ｐＭＯＳ用の金属膜１８を成膜する。
【００４０】
ｐＭＯＳ用の金属膜１８の成膜に際して、溝１３，１４の開口部は、ｐＭＯＳ用の金属膜１８を厚く成膜する過程で、各々の開口部の縁から張り出すように形成されるオーバーハング部１９によって閉塞された状態になる。これに対して、溝１５の開口部は、当該開口部にオーバーハングが発生しても、閉塞されずに開放されたままの状態とする。これにより、溝１３，１４の底部に成膜される金属膜１８の膜厚に比較して、溝１５の底部に成膜される金属膜１８の膜厚が厚くなる。こうした状態は、溝１３，１４の幅と溝１５の幅が異なることから、溝１３，１４の開口部がオーバーハング部１９で塞がれる程度に、ｐＭＯＳ用の金属膜１８の膜厚を設定することで得られる。
【００４１】
ゲート絶縁材料としては、酸化シリコン（ＳｉＯ2）、シリコンオキシナイトライド（ＳｉＯＮ）、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）を用いることができる。また、ｎＭＯＳ用の金属材料としては、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）から選ばれる少なくとも１種の金属、又はそれらの合金を用いることができる。
【００４２】
一方、ｐＭＯＳ用の金属材料としては、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）から選ばれる少なくとも１種の金属、又はそれらの合金を用いることができる。ただし、ゲート電極の仕事関数がｎＭＯＳ、ｐＭＯＳでそれぞれ最適な値となるように、ｎＭＯＳ用の金属材料とｐＭＯＳ用の金属材料を個別に選択する。
【００４３】
次に、図３（Ｃ）に示すように、半導体基板１上のフィールド部（層間膜１２が形成された部分）だけにレジストを残すように、リソグラフィ技術を用いてｐＭＯＳ用の金属膜１８の上にレジストマスク２０を形成する。その際、レジストマスク２０は、ｐＭＯＳ用の金属膜１８を覆い、かつ溝１３，１４，１５の形成部位に開口部を有するものとする。また、レジストマスク２０の開口部の幅は、それぞれに対応する溝１３，１４，１５の溝幅と同等の寸法とする。
【００４４】
次に、図３（Ｄ）に示すように、上記レジストマスク２０をエッチングマスクとしてｐＭＯＳ用の金属膜１８をエッチングすることにより、溝１３の開口部の縁から張り出しているオーバーハング部１９と、溝１４の開口部の縁から張り出しているオーバーハング部１９を除去する。これにより、溝１３，１４の開口部が大きく開放された状態となる。
【００４５】
一方、溝１５の開口部は、レジストマスク２０を用いてエッチングする前の段階から開放された状態にある。このため、溝１３，１４の底部に成膜された金属膜１８の膜厚は、エッチングによってオーバーハング部１９がある程度除去された段階から薄くなり始めるが、溝１５の底部に成膜された金属膜１８の膜厚は、エッチングの開始と同時に薄くなり始める。このため、前述したようにｐＭＯＳ用の金属膜１８を成膜した段階では、溝１３，１４の底部に成膜された金属膜１８の膜厚と溝１５の底部に成膜された金属膜１８の膜厚に差があっても、溝１５の底部を覆う金属膜１８の膜厚がエッチング工程でより顕著に薄膜化されるため、膜厚の均一化が図られる。
【００４６】
次に、図４（Ａ）に示すように、上記エッチングマスク２０を除去した後、半導体基板１１上の全面にｐＭＯＳ用の金属膜１８を覆うように電極材料（導電材料）２１を成膜することにより、各々の溝１３，１４，１５に電極材料２１を埋め込む。電極材料２１としては、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）から選ばれる少なくとも１種の金属、又はそれらの合金を用いることができる。また、溝埋め込み用の電極材料２１として、２種以上の金属（例えば、タングステンと銅）を半導体基板１１上に積層してもよい。
【００４７】
次に、図４（Ｂ）に示すように、半導体基板１１上で余分な配線材料２１をＣＭＰ技術によって除去する。この工程では、ｐＭＯＳ用の金属膜１８に対して選択比１０以上で電極材料２１を研磨するＣＭＰ技術を適用することにより、各々の溝１３，１４，１５の形成部位に電極材料２１を残すかたちで、電極材料２１の余剰部を選択的に研磨する。
【００４８】
次に、図４（Ｃ）に示すように、半導体基板１１上で余分なｐＭＯＳ用の金属膜１８、ｎＭＯＳ用の金属膜１７及びゲート絶縁膜１６をＣＭＰ技術によって除去する。この工程では、電極材料２１及び層間膜１２材料に対して選択比１０以上でｐＭＯＳ用の金属膜１８とｎＭＯＳ用の金属膜１７を研磨するＣＭＰ技術を適用することにより、ｐＭＯＳ用の金属膜１８とｎＭＯＳ用の金属膜１７及びゲート絶縁膜１６を選択的に研磨する。
【００４９】
これにより、ｎＭＯＳ領域の溝１３の形成部位ではゲート絶縁膜１６をｎＭＯＳ用の金属膜１７で覆い、ｐＭＯＳ領域の溝１４，１５の形成部位ではゲート絶縁膜１６をｐＭＯＳ用の金属膜１８で覆った構造で、デュアルメタルゲートが形成される。
【００５０】
以上述べたデュアルメタルゲートの形成方法においては、溝１３，１４の開口部をオーバーハング部１９で塞ぐ程度にｐＭＯＳ用の金属膜１８を厚く成膜した後、その膜厚を維持するようにレジストマスク２０でフィールド部の金属膜１８を保護しながら、溝１３，１４の開口部に生じたオーバーハング部１９をエッチングにより除去するため、溝１３，１４のアスペクト比を下げても溝１３，１４の形成部位で所望の埋め込み深さを確保することが可能になるとともに、溝１３，１４の開口部を大きく開放させた状態で電極材料２１を埋め込むことが可能になる。
【００５１】
このため、ｎＭＯＳ用の金属材料やｐＭＯＳ用の金属材料の埋め込み性のマージンが拡大し、歩留まりの向上が図られる。また、溝１３，１４のアスペクト比が下がることにより、金属膜の成膜装置としてスパッタリング装置を選択することができるため、金属材料の選択幅が広がるといった効果も得られる。また、ｐＭＯＳ用の金属膜１８を成膜した後に、ＲＩＥ技術により溝１３，１４の開口部を広げることにより、タングステン（Ｗ）などの電極材料２１の埋め込みマージンが拡大する。このため、ボイドの発生を改善し、歩留まりを向上させることができる。
【００５２】
さらに、ｐＭＯＳ用の金属膜１８材料に対して選択比１０以上で電極材料２１を研磨する第１の研磨工程と、電極材料２１、層間膜１２材料に対して選択比１０以上でｐＭＯＳ用の金属膜１８材料とｎＭＯＳ用の金属膜１７材料を研磨する第２の研磨工程とを組み合わせることにより、層間膜１２に対して高い選択比で高平坦化な加工を行なうことができる。また、研磨工程を２ステップで行なうことにより、層間膜１２の膜厚バラツキの低減や、ＣＭＰの過剰研磨のマージンの拡大、金属残りによるショートマージンの拡大を図ることができる。
【００５３】
以下に、具体的な数値例を述べる。まず、図３において、幅広の溝１５の形成部位で生じるディッシング量を４０ｎｍとし、従来の層間膜の膜厚（溝の深さ）を１００ｎｍと仮定すると、本発明の実施形態においては、従来よりも層間膜の厚さを４０ｎｍ薄膜化することにより、層間膜２の厚さ（溝の深さ）Ｔ１を６０ｎｍとする。この場合、溝１３，１４のアスペクト比は、層間膜１２を薄膜化した分だけ低くなる。
【００５４】
次に、ゲート絶縁膜１６の成膜とｎＭＯＳ用の金属膜１７の成膜に際して、ゲート絶縁膜１６の膜厚を数ｎｍ、ｎＭＯＳ用の金属膜１７の膜厚を１０ｎｍとし、その後、ｐＭＯＳ用の金属膜１８を成膜するにあたって、当該金属膜１８の膜厚を金属膜１７の膜厚（１０ｎｍ）よりも４０ｎｍ厚い５０ｎｍとすると、幅広の溝１５の形成部位の段差Ｔ２は、上記Ｔ１と同じ６０ｎｍとなる。
【００５５】
その後、オーバーハング部１９を除去するためのエッチングを行なうとともに、そのエッチングと同時進行で、溝１５の底部を覆っている金属膜１８の膜厚を４０μｍ薄くして１０ｎｍとする。そうすると、溝１５の形成部位の段差Ｔ２’は１００ｎｍとなる。したがって、層間膜１２の薄膜化によって溝１３，１４のアスペクト比を下げても、溝１５の形成部位では元々の溝の深さ（Ｔ１＝６０ｎｍ）よりも大きい１００ｎｍの埋め込み深さを確保することが可能となる。また、溝１３，１４の開口部の縁から張り出すオーバーハング部１９を除去することにより、溝１３，１４の開口部を大きく開放させることができる。したがって、特に幅狭の溝１３，１４を金属膜１７，１８や電極材料２１で埋め込む際の埋め込み性が改善する。
【００５６】
また、ＣＭＰ技術により電極材料２１の余剰部を研磨するときに、幅広の溝１５の形成部位でディッシングが生じるものの、金属膜１８を厚く形成することで所定の深さ（Ｔ２’）の溝を形成しているため、溝１５の形成部位に十分な厚みで電極材料２１を残すことが可能となる。したがって、前述したように溝１５の形成部位で４０ｎｍのディッシングが生じても、当該溝１５の形成部位にゲート高さとして６０ｎｍの高さ（溝の埋め込み高さ）を確保することが可能となる。
【００５７】
なお、上記の製造フローでは、ｎＭＯＳ領域とｐＭＯＳ領域にｎＭＯＳ用の金属膜を成膜した後に、ｐＭＯＳ領域からｎＭＯＳ用の金属膜を除去し、その後、ｎＭＯＳ領域とｐＭＯＳ領域にｐＭＯＳ用の金属膜を成膜するものとしたが、これと逆に、ｎＭＯＳ領域とｐＭＯＳ領域にｐＭＯＳ用の金属膜を成膜した後に、ｎＭＯＳ領域からｐＭＯＳ用の金属膜を除去し、その後、ｎＭＯＳ領域とｐＭＯＳ領域にｎＭＯＳ用の金属膜を成膜するものとしてもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す工程図（その１）である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す工程図（その２）である。
【図３】本発明に係る半導体装置の製造方法を適用してＣＭＯＳトランジスタのデュアルメタルゲートを形成する場合の方法を示す工程図（その１）である。
【図４】本発明に係る半導体装置の製造方法を適用してＣＭＯＳトランジスタのデュアルメタルゲートを形成する場合の方法を示す工程図（その２）である。
【図５】ダマシン方式を用いた従来のデュアルメタルゲートの形成方法を示す工程図（その１）である。
【図６】ダマシン方式を用いた従来のデュアルメタルゲートの形成方法を示す工程図（その２）である。
【図７】ダマシン方式を用いた従来のデュアルメタルゲートの形成方法を示す工程図（その３）である。
【図８】ダマシン方式を用いた従来のデュアルメタルゲートの形成方法を示す工程図（その４）である。
【図９】従来の課題を説明する図である。
【符号の説明】
【００５９】
１，１１…半導体基板、２，１２…層間膜、３，４、１３，１４，１５…溝、５…バリアメタル層、６…オーバーハング部、７，２０…レジストマスク、８…配線材料、１６…ゲート絶縁膜、１７，１８…金属膜、１９…オーバーハング部、２１…電極材料
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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