(57)【要約】【課題】効率向上を実現した半導体装置とスイッチング電源装置を提供する。【解決手段】第１パワーＭＯＳＦＥＴを構成する第１半導体チップ、第２パワーＭＯＳＦＥＴを構成する第２半導体チップ及び第３半導体チップとを１つのパッケージに搭載する。上記第３半導体チップは、上記第１、第２パワーＭＯＳＦＥＴを相補的に駆動する駆動回路を含み、上記駆動回路から出力される駆動信号の電圧レベルに温度上昇に対応して上昇させる温度依存性を持たせる電圧制御手段を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体チップと、
第２半導体チップと、
第３半導体チップとが１つのパッケージに搭載され、
上記第１半導体チップは、第１パワーＭＯＳＦＥＴであり、
上記第２半導体チップは、第２パワーＭＯＳＦＥＴであり、
上記第３半導体チップは、
上記第１、第２パワーＭＯＳＦＥＴを相補的に駆動する駆動回路とを含み、
上記駆動回路から出力される駆動信号の電圧レベルに温度上昇に対応して上昇させる温度依存性を持たせる電圧制御手段を設けた半導体装置。
【請求項２】
請求項１において、
上記温度依存性の温度係数は、上記パワーＭＯＳＦＥＴのオン抵抗の温度係数をパワーＭＯＳＦＥＴのオン抵抗のゲート駆動電圧依存係数で除算した値に設定される半導体装置。
【請求項３】
請求項１において、
上記温度依存性の温度係数は、＋１００ｐｐｍ／℃以上である半導体装置。
【請求項４】
請求項３において、
上記駆動回路の動作に必要とされる内部電圧を形成する電源回路を更に備え、
上記電圧制御手段は、
上記電源回路を構成する温度補償用第１抵抗と第２抵抗により温度補償された基準電圧を形成する基準電圧発生回路と、
上記基準電圧を異なる温度係数を持つ第３抵抗と第４抵抗の抵抗比により上記温度依存性を持って増幅する増幅回路とからなる半導体装置。
【請求項５】
請求項３において、
上記駆動回路の動作に必要とされる内部電圧を形成する電源回路を更に備え、
上記電圧制御手段は、
上記電源回路を構成する温度補償用第１抵抗と第２抵抗により上記温度依存性に対応した基準電圧を形成する基準電圧発生回路と、
上記基準電圧を同じ温度係数を持つ第３抵抗と第４抵抗の抵抗比により増幅する増幅回路とからなる半導体装置。
【請求項６】
請求項４又は５において、
上記第１パワーＭＯＳＦＥＴ及び第２パワーＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴであり、
上記駆動回路は、
上記第１パワーＭＯＳＦＥＴを駆動する第１駆動回路と、
上記第２パワーＭＯＳＦＥＴを駆動する第２駆動回路とからなる半導体装置。
【請求項７】
請求項６において、
上記第１駆動回路は、上記第１パワーＭＯＳＦＥＴがオフ状態で、第２パワーＭＯＳＦＥＴがオン状態のときに上記電源回路の出力電圧が一方向性素子を介してブートストラップ容量にプリチャージされ、上記第１パワーＭＯＳＦＥＴがオン状態で、第２パワーＭＯＳＦＥＴがオフ状態のときに上記ブートストラップ容量のブースト電圧を動作電圧として上記第１パワーＭＯＳＦＥＴを駆動し、
上記第２駆動回路は、上記電源回路の出力電圧を動作電圧として上記第２パワーＭＯＳＦＥＴを駆動する半導体装置。
【請求項８】
請求項６において、
上記第１駆動回路は、上記第１パワーＭＯＳＦＥＴがオフ状態で、第２パワーＭＯＳＦＥＴがオン状態のときに外部端子から上記電源回路に入力される電源電圧が一方向性素子を介してブートストラップ容量にプリチャージされ、上記第１パワーＭＯＳＦＥＴがオン状態で、第２パワーＭＯＳＦＥＴがオフ状態のときに上記ブートストラップ容量のブースト電圧を動作電圧として上記第１パワーＭＯＳＦＥＴを駆動し、
上記第２駆動回路は、上記電源回路の出力電圧を動作電圧として上記第２パワーＭＯＳＦＥＴを駆動する半導体装置。
【請求項９】
請求項７において、
上記電源回路は、上記第１パワーＭＯＳＦＥＴに対応した第１温度依存性を持つ第１電源回路と、上記第２パワーＭＯＳＦＥＴに対応し、上記第１温度依存性とは異なる第２温度依存性を持つ第２電源回路からなる半導体装置。
【請求項１０】
請求項６において、
上記第１駆動回路は、上記第１パワーＭＯＳＦＥＴがオフ状態で、第２パワーＭＯＳＦＥＴがオン状態のときに上記電源回路の出力電圧が一方向性素子を介してブートストラップ容量にプリチャージされ、上記第１パワーＭＯＳＦＥＴがオン状態で、第２パワーＭＯＳＦＥＴがオフ状態のときに上記ブートストラップ容量のブースト電圧を動作電圧として上記第１パワーＭＯＳＦＥＴを駆動し、
上記第２駆動回路は、外部端子から入力される電源電圧を動作電圧として上記第２パワーＭＯＳＦＥＴを駆動する半導体装置。
【請求項１１】
請求項６において、
上記第１半導体チップは、上記縦型ＭＯＳ構造のセルの複数個から構成された第１パワーＭＯＳＦＥＴであり、
上記第２半導体チップは、上記縦型ＭＯＳ構造のセルの複数個から構成された第２パワーＭＯＳＦＥＴである半導体装置。
【請求項１２】
インダクタと、
上記インダクタの出力側と接地電位との間に設けられたキャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第１半導体装置で構成された第１スイッチ素子と、
上記第１スイッチ素子がオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第２半導体装置で構成された第２スイッチ素子と、
上記インダクタの出力側から得られる出力電圧が所望の電圧となるように上記第１及び第２スイッチ素子に供給する駆動信号を形成する第３半導体装置で形成された駆動回路とを備え、
上記第１半導体装置は第１温度検出回路を有し、
上記第２半導体装置は第２温度検出回路を有し、
上記第３半導体装置は、
上記第１スイッチ素子を駆動する第１駆動回路と、
上記第２スイッチ素子を駆動する第２駆動回路を有し、
上記第１駆動回路は、上記第１温度検出回路の出力信号に対応した温度依存性を持つ駆動信号を形成し、
上記第２駆動回路は、上記第２温度検出回路の出力信号に対応した温度依存性を持つ駆動信号を形成するスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置とスイッチング電源装置に関し、例えば、高電圧を低電圧に変換するスイッチング電源装置及びそれに好適な半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
トランス式同期整流コンバータの例としては、特開２００１−３４６３８０、特開２００１−００８４４４がある。
【特許文献１】特開２００１−３４６３８０
【特許文献２】特開２００１−００８４４４
【発明の開示】
【発明が解決しようとする課題】
【０００３】
スイッチング電源装置では，低価格・小型・高効率・低電圧・大電流が求められる。そのため，スイッチ素子には安価で低オン抵抗（低Ｒon）・低Ｑgd（低ゲートチャージ電荷量）のＮチャネル型のパワーＭＯＳＦＥＴ（以下、ＮＭＯＳと略す）が使用される場合が多い。図１６に、本願発明に先立って検討された降圧型スイッチング電源のブロック図が示されている。同図のスイッチング電源では、ＰＷＭ信号（パルス幅制御信号）によりスイッチ制御される高電位側スイッチＭＯＳＦＥＴＱ１を通してインダクタＬの入力側に電流を供給し、インダクタＬの出力側と回路の接地電位との間に出力キャパシタ（コンデンサ）Ｃを設けて、出力電圧Ｖout を得る。上記インダクタＬと接地電位との間には、低電位側スイッチＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、上記ＭＯＳＦＥＴＱ１がオフ状態にされたときのインダクタＬの入力側を回路の接地電位に電圧クランプさせる。上記ＭＯＳＦＥＴＱ１とＱ２は交互にオンしており、その中点電圧Ｖswは０Ｖと入力電圧Ｖinとを往復する波形となる。出力電圧Ｖout の安定化はＰＷＭのデューティ（Duty）を調整することによって達成される。具体的には図示しないＰＷＭコントローラを使用し、出力電圧Ｖout に応じたＰＷＭ信号を生成してドライバＤＶＩＣに与える。
【０００４】
上記スイッチング電源装置としては、システム制御ユニットの負荷電流に合わせた出力電流を得るようにするため様々な出力特性を持つようにできることが必要である。したがって、高耐圧、高効率で大きな出力電流が得られる上記出力素子Ｑ１、Ｑ２と、それを駆動する上記駆動回路ＤＶＩＣとを別々の半導体チップで形成して１つのパッケージに搭載してパワー半導体装置ＤＲＭＯＳを構成し、ＰＷＭ等のような制御信号を形成するコントロールＩＣとをシステム制御ユニット等の実装基板上で組み合わせて構成することが便利である。この構成では、１つのコントロールＩＣに対して、１ないし複数個の上記パワー半導体装置ＤＲＭＯＳを組み合わせて、必要な出力電流特性を持つ電源装置を得ることができる。
【０００５】
上記駆動回路ＤＶＩＣに設けられた内部回路の動作電圧を形成するために、例えば入力電圧Ｖinを降圧して５Ｖ程度の定電圧を形成する電源回路５ＶＲＥＧが設けられる。論理回路ＣＬＯＧは、上記ＰＷＭ信号を受けて、上記出力素子Ｑ１、Ｑ２が同時オン状態にならないようなデッドタイムの駆動信号を形成する。駆動回路ＤＶ１，ＤＶ２は、上記論理回路ＣＬＯＧで形成された駆動信号に対応して上記ＭＯＳＦＥＴＱ１、Ｑ２のスイッチ制御を行う。上記定電圧回路５ＶＲＥＧは、このような内部回路ＣＬＯＧ、ＤＶ１，ＤＶ２の動作電圧を形成する。上記電源回路５ＶＲＥＧは、内部回路の動作安定化等のために、例えばバンドギャップ回路を用いた安定化電源回路とされる。
【０００６】
電源回路５ＶＲＥＧは、上記のようなバンドギャップ基準電圧源等の温度補正された定電圧を基に安定化電源電圧を形成する。このようなバンドギャップ基準電圧を用いた電源回路で形成された電源電圧の温度係数の範囲は±数ｐｐｍ／℃〜±数十ｐｐｍ／℃（≒±数十μＶ／℃〜±数百μＶ／℃）程度である。これに対して、上記パワーＭＯＳＦＥＴＱ１、Ｑ２及びドライパチップＤＶＩＣは、同一パッケージ内にあるため発熱によってチップ温度が同程度に上昇する。一方、パワーＭＯＳＦＥＴＱ１，Ｑ２のオン抵抗Ｒonは正の温度係数を持つており、その抵抗値はパワーＭＯＳＦＥＴＱ１、Ｑ２の耐圧等に左右されるが、３０Ｖ程度の耐圧を持つパワーＭＯＳＦＥＴでは＋５０００ｐｐｍ／℃（温上昇１００℃で１．５倍）にもなる。従って、スイッチング電源装置の大電流動作時は、チップの発熱によってパワーＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗値Ｒonが増加するため、そこでの導通損失が増大するという問題が生じる。なお、導通損失が増大するとその損失によりチップの温度が更に上がって悪循環になり、最終的なチップ温度は、発熱と放熱のバランスポイントで落ち着くことなる。
【０００７】
本発明の目的は、効率向上を実現した半導体装置とスイッチング電源装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１パワーＭＯＳＦＥＴを構成する第１半導体チップ、第２パワーＭＯＳＦＥＴを構成する第２半導体チップ及び第３半導体チップとを１つのパッケージに搭載する。上記第３半導体チップは、上記第１、第２パワーＭＯＳＦＥＴを相補的に駆動する駆動回路とを含み、上記駆動回路から出力される駆動信号の電圧レベルに温度上昇に対応して上昇させる温度依存性を持たせる電圧制御手段を設ける。
【発明の効果】
【０００９】
大電流動作時でのチップの発熱による温度上昇に対応してパワーＭＯＳＦＥＴの駆動電圧レベルを大きくしてオン抵抗値Ｒonの増加による同通損失を防いで効率向上を図ることができる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係る半導体装置の一実施例の全体ブロック図が示されている。特に制限されないが、同図で太い実線で囲まれた部分は、マルチチップ構成の半導体装置とされる。つまり、点線で示したような２つのパワーＭＯＳＦＥＴＱ１，Ｑ２及び細い実線で示された駆動回路ＤＶＩＣがそれぞれ半導体チップとされ、１つのパッケージに搭載される。上記パワーＭＯＳＦＥＴＱ１，Ｑ２が形成される半導体チップには、それぞれボディイダイオード（寄生ダイオード）Ｄ１，Ｄ２が形成されている。上記パワーＭＯＳＦＥＴＱ１は、ドレインが入力電圧端子ＶＩＮに接続され、高電位側とされる。上記パワーＭＯＳＦＥＴＱ２は、低電位側とされて、そのソースは、スイッチングノイズの影響を軽減するために独立した外部接地端子ＰＧＮＤに接続される。そして、上記ＭＯＳＦＥＴＱ１のソースと上記ＭＯＳＦＥＴＱ２のドレインが出力端子ＳＷに接続される。
【００１１】
入力電圧端子ＶＩＮからは約１２Ｖのような入力電圧供給される。特に制限されないが、電源端子ＶＤＤが設けられる。この電源端子ＶＤＤは、外部で上記入力電圧端子ＶＩＮと接続されて上記入力電圧１２Ｖのような入力電圧を供給することができる。この他の任意電圧を上記電源端子ＶＤＤから供給する構成としてもよい。上記電源端子ＶＤＤから供給される電圧は、駆動回路ＤＶＩＣに設けられた電源回路ＲＥＧの動作電圧とされる。この電源回路ＲＥＧは、後述するような基準電圧回路と増幅回路からなり、約５Ｖのような内部電圧ＶＲＥＧを形成する。この実施例では、電源回路ＲＥＧに温度検出回路ＴＳが設けられており、後述するように上記電源回路ＲＥＧの出力電圧ＶＲＥＧに温度依存性を持つようにされる。
【００１２】
例えば、電源回路ＲＥＧは、上記入力電圧端子ＶＩＮから１２Ｖのような高電圧を受けて約５Ｖのような内部電圧ＶＲＥＧを形成する。外部端子ＲＥＧ５は、上記内部電圧ＶＲＥＧを安定化させるキャパシタを接続する端子とされる。上記駆動回路ＤＶＩＣの内部電圧ＶＲＥＧは、一方において上記高電位側ＭＯＳＦＥＴＱ１と低電位側ＭＯＳＦＥＴＱ２のスイッチ制御信号を形成する論理回路ＣＬＯＧと、上記低電位側ＭＯＳＦＥＴＱ２のゲートに供給される駆動信号を形成するドライバＤＶ２との動作電圧とされる。論理回路ＣＬＯＧは、外部端子ＰＷＭから入力されたＰＷＭ信号を受けて、上記駆動回路ＤＶ１、ＤＶ２の入力に伝えるスイッチ制御信号を形成する。これらのスイッチ制御信号は、上記スイッチＭＯＳＦＥＴＱ１とＱ２の切り換わりにおいて、同時にオン状態とならないようなデットタイムが設定される。
【００１３】
上記内部電圧ＶＲＥＧは、他方においてショットキーダイオードＳＢＤを通して外部端子ＢＯＯＴに伝えられる。この外部端子ＢＯＯＴと、上記出力端子ＳＷにはブートストラップ容量ＣＢが設けられる。上記内部電圧ＶＲＥＧは、上記出力端子ＳＷがロウレベルのとき、言い換えるならば、スイッチＭＯＳＦＥＴＱ１がオフ状態でスイッチＭＯＳＦＥＴＱ２がオン状態のときに上記ブートストラップ容量ＣＢをプリチャージする。そして、上記スイッチＭＯＳＦＥＴＱ２がオフ状態にされ、ＭＯＳＦＥＴＱ１がオン状態にされるとき、出力端子ＳＷの電圧上昇に対して上記ブートストラップ容量ＣＢのプリチャージ電圧分だけ昇圧された電圧が上記端子ＢＯＯＴから供給されて、上記スイッチＭＯＳＦＥＴＱ１を駆動するドライバＤＶ１の動作電圧として用いられる。これにより、ＭＯＳＦＥＴＱ１のゲート電圧は、ソース電位（ＳＷ）に対して上記ブートストラップ容量ＣＢに保持された上記内部電圧ＶＲＥＧが供給され、ＭＯＳＦＥＴＱ１のしきい値電圧分の電圧ロスなく、入力電圧端子ＶＩＮから供給される１２Ｖのような高い電圧をそのまま出力させることができる。厳密には、ＭＯＳＦＥＴＱ１のゲート，ソース間に印加される上記電圧ＶＲＥＧには、ショットキーダイオードＳＢＤの順方向電圧分だけ電圧ロスがあるが、小さいので無視することができる。
【００１４】
図２には、この発明に係る半導体装置を用いたスイッチング電源装置の一実施例のブロック図が示されている。この実施例は、前記図１６と同様に入力電圧ＶＩＮを降圧した出力電圧を形成する、いわゆる降圧型スイッチング電源装置に向けられている。特に制限されないが、入力電圧ＶＩＮは、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約１．３Ｖ程度の低い電圧とされる。上記出力電圧Ｖout は、前記図１６のコントロールＩＣに相当する制御回路ＣＯＮＴに設けられた分圧回路により分圧され、そこに設けられたバンドギャップ回路等で形成された基準電圧とエラーアンプにより比較され、その出力信号により上記出力電圧Ｖout １．３ＶにするためのＰＷＭ信号が形成される。この実施例では、前記図１に示したパワー半導体装置ＤＲＭＯＳと制御回路ＣＯＮＴを構成するコントロールＩＣとをＣＰＵ、メモリ装置のようなシステム制御ユニット等の実装基板上で組み合わせて簡単にスイッチング電源装置を得ることができる。ＣＢは前記説明したブートストラップ容量である。
【００１５】
図３には、図２のスイッチング電源装置における負荷電流Ｉout と各チップの温度Ｔの関係を説明する特性図が示されている。図４で示すとおり、負荷電流Ｉout の増大に対応してパワーＭＯＳＦＥＴＱ１、Ｑ２及びドライバチップＤＶＩＣは、その発熱によって同一パッケージ内にあるためにチップ温度が同程度に上昇する。
【００１６】
図４には、パワーＭＯＳＦＥＴのオン抵抗Ｒonと温度Ｔの関係を説明するための特性図が示されている。パワーＭＯＳＦＥＴのオン抵抗Ｒonは、傾きＳrv（ｍΩ／℃）のような正の温度特性を持つ。上記温度特性は、パワーＭＯＳＦＥＴの耐圧等に左右されるが、３０Ｖ程度のパワーＭＯＳＦＥＴでは＋５０００ppm/℃程度（温上昇１００℃で１．５倍）にもなる。従って、パワーＭＯＳＦＥＴの大電流動作時は、チップの発熱によってパワーＭＯＳＦＥＴのオン抵抗Ｒonが増加するため、そこでの導通損失が増大する。また、導通損失が増大するとその損失によりチップの温度が更に上がっていくという悪循環になる。最終的なチップ温度は、発熱と放熱のバランスポイントで落ち着くことになる。
【００１７】
図５には、図１の電源回路ＲＥＧの出力電圧ＶＲＥＧと温度Ｔの関係を説明するための特性図が示されている。この実施例の電源回路ＲＥＧは、出力電圧ＶＲＥＧは、傾きＳvt（Ｖ／℃）のような正の温度特性を持つ。理想的には、上記温度係数をＳvt（Ｖ／℃）はＳvt≒Ｓrt／Ｓrvに設定すると、パワーＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗Ｒonの温度係数を相殺できる。Ｓrt：パワーＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗Ｒonの温度係数（ｍΩ／℃）、Ｓrv：パワーＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗のゲート駆動電圧（５Ｖ近辺）依存係数（ｍΩ／Ｖ）である。
【００１８】
図６には、パワーＭＯＳＦＥＴＱ１、Ｑ２のゲート電圧とオン抵抗Ｒonとの関係を説明するための特性図が示されている。パワーＭＯＳＦＥＴの特性上、ゲート駆動電圧が高い方がオン抵抗Ｒonが低くなる性質をもつ。したがって、ゲート駆動電圧を増加させることで、温度上昇によって増加するオン抵抗Ｒonの増加分を相殺することができる。
【００１９】
ゲートドライブ損失はｆsw・Ｃiss ・Ｖgs2 で示され、ゲート駆動電圧Ｖgsの２乗に比例し負荷電流Ｉout には依存しない。Ｃiss はパワーＭＯＳＦＥＴの入力容量、ｆswはスイッチング周波数、Ｖgsはゲート駆動電圧である。したがって、軽負荷時（＝温度低い時）におけるゲートドライブ損失は、全体損失に対する割合が大きく、これを無視できない。しかし、大電流時（＝温度が高い時）では、無視できるほどの小さい損失である（他の損失が大きく無視できる) 。よって、温度とともにゲート駆動電圧をあげた方が軽負荷時の効率が低下しないので得策といえる。逆にいえば、単純にパワーＭＯＳＦＥＴのゲート電圧を高くすると、軽負荷時でのゲートドライブ損失の割合が大きくなるという問題が生じて、効率的ではない。
【００２０】
例えば、入力容量２０００ｐＦ、６０００ｐＦの２つのパワーＭＯＳＦＥＴＱ１、Ｑ２をスイッチング周波数１ＭＨｚ、ドライブ電圧５Ｖの条件で駆動する場合、ドライブ損失は０．２Ｗになり、２Ａの軽負荷時の場合、全体損失の１／４程度を占めるのでドライブ損失の増加は効率低下を招く。一方、負荷電流２５Ａでは全体損失のおおよそ３％程度であり、その損失増加は微々たるもので無視できるものとなる。
【００２１】
この発明は、ドライバチップＤＶＩＣとパワーＭＯＳＦＥＴＱ１，Ｑ２を―体化したパワー半導体装置ＤＲＭＯＳのような製品に対してメリットが大きい。なぜならば、ディスクリート部品で構成したスイッチング電源装置では、ドライバＩＣとパワーＭＯＳＦＥＴがそれぞれ個別にボード基板上で実装される。このため、ドライバＩＣとパワーＭＯＳＦＥＴとの間にある程度の距離ができ、ドライバＤＶＩＣとパワーＭＯＳＦＥＴＱ１とＱ２の温度上昇が図３で示すように同時に上がり難くなり温度特性の設定が難しくなる。
【００２２】
図７には、パワーＭＯＳＦＥＴの一実施例の説明図が示されている。同図には、パワーＭＯＳＦＥＴの断面とそれに対応した等価回路素子が例示的に示されている。半導体チップを構成する半導体基板１は、例えばｎ＋型のシリコン単結晶の半導体層からなり、その上層に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層２とを有している。このエピタキシャル層２の主面の素子形成領域には、ｐ型ウェル３が形成される。単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳＦＥＴで形成されている。トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。上記半導体層１およびｎ−型のシリコン単結晶からなるエピタキシャル層２は、上記単位トランジスタセルのドレイン領域としての機能を有している。基板１（半導体チップ）の裏面には、図示しないけれどもドレイン電極用Ｄを構成する例えば金（Ａｕ）が形成されている。
【００２３】
エピタキシャル層２中に形成されたｐ型の半導体領域３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域３の上部に形成されたｎ＋型の半導体領域４は、上記単位トランジスタセルのソース領域としての機能を有している。上記基板１には、その主面から基板の厚さ方向に延びる溝が形成されている。溝は、ｎ＋型の半導体領域４の上面からｎ＋型の半導体領域４およびｐ型の半導体領域３を貫通し、その下層のｎ型ウェル２中で終端するように形成されている。この溝の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜６が形成されている。また、上記溝内には、上記ゲート絶縁膜６を介して上記ゲート電極５（Ｇ）が埋め込まれている。このゲート電極５（Ｇ）は、ゲート配線と一体的に形成され電気的に接続されている。上記ゲート配線は、それを覆う絶縁膜に形成された図示しないコンタクトホールを通じて電気的に接続されている。ソース電極Ｓは、上記ｎ＋型の半導体領域４に形成されたアルミニュウム７等により形成される。
【００２４】
上記パワーＭＯＳＦＥＴのオン抵抗Ｒonは、基板抵抗Ｒsb、エピタキシャル抵抗Ｒep、チャネル抵抗Ｒchの各成分に分けることができる。図には示していないが、さらにシリコン以外で決まるものに電極部のアルミニュウムやパッケージのワイヤ抵抗も存在するが同図では省略されている。
【００２５】
図８には、上記パワーＭＯＳＦＥＴのオン抵抗の成分比が示されている。オン抵抗の成分比は、パワーＭＯＳＦＥＴの耐圧により大きく異なる。例えば、３０Ｖの製品でおおよそＲsb：２０％、Ｒep：３０％、Ｒch：５０％になり、１００Ｖの製品ではおおよそＲsb：５％、Ｒep：９０％、Ｒch：５％となっている。これらにより、パワーＭＯＳＦＥＴのオン抵抗の温度依存性は、各抵抗成分である基板抵抗Ｒsb、エピタキシャル抵抗Ｒep、チャネル抵抗Ｒchのそれぞれの温度依存性の和で決まり、それぞれに対して異なる正の温度係数を持っている。更には、温度係数はその耐圧やチップサイズでよって異なるため、パワーＭＯＳＦＥＴの製品毎に異なる温度係数を持つことになる。例を挙げると、３０Ｖの製品では１００℃の温度上昇で約１．５倍、１００Ｖの製品では約１．９倍と温度に対して大きく増加する性質を有する。
【００２６】
例えば、３０Ｖ耐圧のパワーＭＯＳＦＥＴのＶgs＝１０Ｖ時とＶgs＝５Ｖのオン抵抗の成分比は、ゲート印加電圧を低くするとｐ層にできる反転層の電子密度が低くなるためチャネル抵抗Ｒchが増加してチャネル抵抗Ｒchの成分比率が高くなる。したがって、図６で示したように印加するゲート電圧によってオン抵抗Ｒonが変化するのは、主にチャネル抵抗Ｒchが変動することに起因する。また、各セル密度やゲート構造等によってもこの変化率（ゲート電圧に対するオン抵抗の変化）が異なる。
【００２７】
図５で示すオン抵抗Ｒonの温度係数がＳrt（ｍΩ／℃）で、図６で示すオン抵抗Ｒonのゲート駆動電圧（５Ｖ近辺）依存係数がＳrv（ｍΩ／Ｖ）として代表すると、図５で示す提案するＶＲＲＧの温度係数Ｓvt（Ｖ／℃）をＳvt＝Ｓrt／Ｓrvに設定することで、図９で示すように温度に対してほぼ一定のオン抵抗Ｒonにすることが出来る。
【００２８】
上記を実際の製品について数値を用いて示すと、以下の通りである。オン抵抗Ｒonの温度係数がＳrt（ｍΩ／℃）＝０．０３ｍΩ／℃（高電位側ＭＯＳＦＥＴＱ１）、０．０１３ｍΩ／℃（低電位側ＭＯＳＦＥＴＱ２）とし、オン抵抗Ｒonのゲート駆動電圧（５Ｖ近辺）依存係数がＳrv（ｍΩ／Ｖ）＝１．０ｍΩ／Ｖ、０．３ｍΩ／Ｖとすると、図５で示すＶＲＥＧの温度係数Ｓvt（Ｖ／℃）はＳvt＝０．０３Ｖ／℃（高電位側ＭＯＳＦＥＴＱ１）、０．０４３Ｖ／℃（低電位側ＭＯＳＦＥＴＱ２）となる。この値を比率（ｐｐｍ／℃）に換算すると、高電位側（＝０．０３Ｖ／℃）は６０００ｐｐｍ／℃、低電位側（＝０．０４３Ｖ／℃）は８６００ｐｐｍ／℃に相当する。
【００２９】
しかし、上記各値は、オン抵抗Ｒonを温度Ｔに対して一定にするための理想値である。実際にはＶＲＥＧは数百ｐｐｍ／℃程度であれば、本発明の効果は充分期待できる。実際の本願発明者による実験結果では、ＶＲＥＧの出力電圧の温度係数を１２０ｐｐｍ／℃にしただけでも３５Ａ時の損失が０．１Ｗ程度低減する効果を確認した。したがって、＋１００ｐｐｍ／℃以上の温度係数であれば十分な損失低減効果が期待できるものである。ちなみに、バンドギャップ回路を用いた電源回路では、前にも述べたとおり±数ｐｐｍ／℃〜±数十ｐｐｍ／℃の小さい範囲にある。
【００３０】
図１０には、図１の電源回路の一実施例の回路図が示されている。同図には、電圧検回路も合わせて示されている。電源回路は、基準電圧回路と、増幅回路とから構成される。基準電圧回路は、バンドギャップ基準電圧回路が用いられる。バンドギャップ発生部として、一対のｎｐｎ型のバイポーラトランジスタＴ１、Ｔ２と、抵抗Ｒa ，Ｒb ，Ｒ１，Ｒ２及びＭＯＳＦＥＴＱ１０，Ｑ１１から構成される。上記トランジスタＴ１とＴ２は、トランジスタＴ１のサイズがトランジスタＴ２のＮ倍に大きく形成される。つまり、この実施例では、上記トランジスタＴ１のサイズを大きく形成することにより、トランジスタＴ１とＴ２に同じ電流を流すようにしたとき、トランジスタＴ２のエミック電流密度がトランジスタさ１のエミッタ電流密度のＮ倍となるように設定される。
【００３１】
上記トランジスタのエミッタ電流密度差に対応して、トランジスタＴ１とＴ２のベース，エミッタ間電圧ＶBE1 とＶBE2 とは、シリコンバンドギャップに対応した定電圧ΔＶBEだけトランジスタＴ２のベース，エミッタ間電圧ＶBE2 が大きく形成される。トランジスタＱ１とＱ２のベースを共通にして、トランジスタＴ１のエミッタに抵抗Ｒa の一端を接続し、抵抗Ｒa の他端を上記トランジスタＴ２のエミッタに接続することより、上記定電圧ΔＶBEが抵抗Ｒa の両端に印加されて、ここで定電流が形成される。上記トランジスタＴ２のエミッタと回路の接地電位ＶＳＳとの間に抵抗Ｒb が設けられて、トランジスタＴ１、Ｔ２のベースから基準電圧ＶＧを形成する。
【００３２】
特に制限されないが、上記トランジスタＴ１とＴ２のコレクタと電源電圧ＶＤＤとの間には、同じ抵抗値を持つようにされた抵抗Ｒ１とＲ２と、カレントミラー形態にされたＭＯＳＦＥＴＱ１０とＱ１１が設けられる。これにより、上記抵抗Ｒa で形成した定電流を上記トランジスタＴ１に流すとともにトランジスタＴ２にも流すようにされる。
【００３３】
上記バンドギャップ回路の動作は、次の通りである。バイポーラトランジスタのベース−エミッタ間電圧ＶBE1 とＶBE2 は、温度に対して負の電圧係数をもつ特性を持っている。これを温度に対して正の電圧係数を定電圧ΔＶBEにより補正すれば、温度に依存しない基準電圧ＶＧを得ることができる。上記トランジスタＴ１とＴ２は、前記のようにサイズの異なる（Ｎ倍の面積or個数）のバイポーラトランジスタである。トランジスタＴ１とＴ２のベースに共通電位を与え、トランジスタＴ１，Ｔ２のコレクタ電位が等しくなるように上記抵抗Ｒ１，Ｒ２及びＭＯＳＦＥＴＱ１０とＱ１１フィードバックをかけることにより基準電圧ＶＧが得られる。
【００３４】
この実施例の基準電圧回路により発生する基準電圧ＶＧは次の式（１）ように求められる。式（１）の第２項の負の電圧係数を打ち消すように抵抗Ｒa ，Ｒb の抵抗値を設定すれば、温度に依存しない基準電圧を得ることができる。式（１）において、Ｒb , Ｒa は抵抗（Ω）、ｑは電子の電荷量（Ｃ）Ｔは温度（Ｋ）、ｋはボルツマン定数、Ｎはバイポーラトランジスタ（エミッタ面積比）、ＶBE2 はトランジスタＴ２のベース・エミッタ間電圧である。
ＶＧ＝（２Ｒb ／Ｒa ×ｋＴ／ｑ）ｌｎＮ＋ＶBE2 ……（１）
【００３５】
上記基準電圧ＶＧは、増幅回路ＡＭＰと出力ＭＯＳＦＥＴＱ１２及び分圧抵抗Ｒ３，Ｒ４からなる増幅回路により例えば５Ｖのように増幅されて出力される。このときのＶＲＥＧの電圧は、式（２）で示される。
ＶＲＥＧ＝ＶＧ（１＋Ｒ３／Ｒ４）              ……（２）
【００３６】
したがって、出力電圧ＶＲＥＧの温度係数を調整するには、式（１）で示すように温度補正されたＶＧを用い、温度係数の異なる抵抗でＲ３及びＲ４を組合わせて構成すれば、その抵抗値の特性比によりＶＲＥＧの温度係数を調整できる。例えば、Ｒ３の温度に対する変化率（微分値）をＲ３’、Ｒ４の温度に対する変化率（微分値）をＲ４’とすれば、式（２）で示される出力電圧ＶＲＥＧの温度に対する変化率ＶＲＥＧ（微分値）は、次式（３）で示される。
ＶＲＥＧ’＝ＶＧ×（Ｒ３’・Ｒ４−Ｒ４’・Ｒ３）／Ｒ４2     ……（３）
【００３７】
上記Ｒ３、Ｒ４の温度係数を調整するためには、半導体集積回路内の抵抗Ｒ３とＲ４に対して温度係数の異なる抵抗を用いればよい。例えば、抵抗Ｒ３とＲ４に拡散抵抗やポリシリコン抵抗など温度係数の異なる抵抗を組合わせれば、任意の温度係数をもつ抵抗が容易に実現できる。あるいは、式（２）のＲ３とＲ４を同じ温度係数の抵抗を用い、式（１）のＶＧで温度係数を調整してもよい。この場合は、先ほどと同様にＲａ，Ｒb の値を調整して温度係数を任意に決めればよい。以上のようにすれば、内部電圧ＶＲＥＧの温度係数を所望の値に自由に設計することができる。
【００３８】
以上の説明では、内部電圧は５Ｖとして述べてきたが、パワーＭＯＳＦＥＴを駆動できる電圧の範囲なら考慮する電圧の大きさは８Ｖでも１２Ｖでも任意で構わない。負荷電流をＩout ，高電位側パワーＭＯＳＦＥＴＱ１のオン抵抗をＲonH 、低電位側パワーＭＯＳＦＥＴＱ２のオン抵抗をＲonL 、高電位側パワーＭＯＳＦＥＴＱ１のオン時間の割合をＤuty とすると、高電位側パワーＭＯＳＦＥＴＱ１での導通損失はＩo2×ＲonH ×Ｄuty で示し、低電位側パワーＭＯＳＦＥＴＱ２での導通損失はＩo2×ＲonL ×（１−Ｄuty)で示すことができる。
【００３９】
通常、このスイッチング電源装置分野で用いる３０Ｖ耐圧品のパワーＭＯＳＦＥＴのＲonは、１００℃上昇でオン抵抗は約１．５倍に増加するので，本発明を適用した場合のＲonは温度に対してほぼ一定とすることができ、導通損失は上記式よりＲonに比例するので、約１／１．５に低減できる。したがって，負荷電流Ｉout が大きいときにチップ温度が上昇するため、図１１で示すように重負荷での効率が向上する。また、前記図９に示したように温度に対してパワーＭＯＳＦＥＴのオン抵抗Ｒonが一定になることのその他の利点としては、電流センスが温度に対して―定になるという利点がある。
【００４０】
スイッチング電源装置を図２のようにコントローラを用いて構成する際に、負荷の電流Ｉout をパワーＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗として検出する場合が多い。この場合，従来のようにオン抵抗Ｒonが温度によって変わるとその電流Ｉout の検出値が誤差をもつてしまう。本発明はこの誤差を防ぐ効果も持っている。
【００４１】
図１２は、この発明に係る半導体装置の他の一実施例の全体ブロック図が示されている。この実施例では、高電位側パワーＭＯＳＦＥＴＱ１のみに前記電源回路ＲＥＧで形成された内部電圧ＶＲＥＧを供給して温度補正を行うようにする。この場合、低電位側パワーＭＯＳＦＥＴＱ２の駆動電圧は外部電源ＶＬＤＲＶから供給される。このような構成とするものであってもよい。
【００４２】
図１３には、この発明に係る半導体装置の他の一実施例の全体ブロック図が示されている。この実施例では、前記図１２の実施例とは逆に、低電位側パワーＭＯＳＦＥＴＱ２のみに前記電源回路ＲＥＧで形成された内部電圧ＶＲＥＧを供給して前記同様に温度補正を行う。この場合、高電位側パワーＭＯＳＦＥＴＱ１の駆動電圧は外部電源ＶＤＤから供給されるようにしてもよい。
【００４３】
図１４には、この発明に係る半導体装置の更に他の一実施例の全体ブロック図が示されている。この実施例では、高電位側パワーＭＯＳＦＥＴＱ１及び低電位側パワーＭＯＳＦＥＴＱ２それぞれの駆動電圧に対して，温度係数の異なる電源回路ＲＥＧ１，ＲＥＧ２を設ける。この構成により、高電位側パワーＭＯＳＦＥＴＱ１及び低電位側パワーＭＯＳＦＥＴＱ２それぞれに最適な補正電圧で動作させることができる。前記のように実際の製品のオン抵抗の温度係数を示した例でも分かるように高電位側と低電位側でそれぞれオン抵抗の温度依存性が異なる。したがって、高電位側と低電位側を分けることによって、高電位側に適した温度補正値、低電位側に適した温度補正値にそれぞれ分けて設定でき、温度上昇におけるオン抵抗の増加をより精度よく抑制できる利点がある。同図には、パワー半導体装置では、電圧安定化のためのキャパシタを接続する外部端子が省略されているが、必要に応じて設けるようにすればよい。
【００４４】
図１５には、この発明に係るスイッチング電源装置の一実施例の概略ブロック図が示されている。前記実施例では、温度補正機能を持つパワー半導体装置を用いてスイッチング電源装置を構成する例を示したが、一般的なディスクリート構成でも本発明を同様に適用できる。パワーＭＯＳＦＥＴＱ１、Ｑ２が形成される半導体装置ＩＣ１，ＩＣ２にそれぞれ温度検出回路ＴＳ１、ＴＳ２を設けて温度を直接モニタし、この温度に対して最適な駆動電圧になるようにモニタした温度に応じた駆動電圧をドライブ用半導体装置ＤＶＩＣに設けられたアナログ加算回路ＡＤＤ１，ＡＤＤ２を用いてドライバＤＶ１，ＤＶ２の動作電圧を形成する。上記温度検出回路ＴＳ１、ＴＳ２は、半導体装置ＩＣ１，ＩＣ２に温度センサを貼り付けるようしたものであってもよい。
【００４５】
この発明は、ドライバＩＣとパワーＭＯＳＦＥＴを一体化したマルチチップ構成のパワー半導体装置において効果が発揮しやすい。なぜなら図３で示したようにドライブＩＣとパワーＭＯＳＦＥＴは負荷電流に対する温度上昇がほぼ同じであるからである。しかし、図１５の実施例のようにディスクリートで構成されたスイッチング電源装置に対しても、パワーＭＯＳＦＥＴ付近の温度を積極的にモニタし，それに合わせてパワーＭＯＳＦＥＴの駆動電圧を上昇させれば本発明と同等の効果を得ることができる。
【００４６】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記温度補正機能を持つ電源回路の具体的回路は、種々の実施形態を採ることができる。また、ドライバＤＶＩＣにコントロールＩＣの機能を持たせてようにするものであってもよい。この場合には、１つの半導体装置に、インダクタやキャパシタ等の外付部品を接続するだけでスイッチング電源装置を得ることができる。この発明は、パワー半導体装置とスイッチング電源装置に広く利用できる。
【図面の簡単な説明】
【００４７】
【図１】この発明に係る半導体装置の一実施例を示す全体ブロック図である。
【図２】この発明に係る半導体装置を用いたスイッチング電源装置の一実施例を示すブロック図である。
【図３】図２のスイッチング電源装置における負荷電流Ｉout と各チップの温度Ｔの関係を説明する特性図である。
【図４】パワーＭＯＳＦＥＴのオン抵抗Ｒonと温度Ｔの関係を説明するための特性図である。
【図５】図１の電源回路の出力電圧と温度の関係を説明するための特性図である。
【図６】この発明に用いられるパワーＭＯＳＦＥＴのゲート電圧とオン抵抗Ｒonとの関係を説明するための特性図である。
【図７】この発明に用いられるパワーＭＯＳＦＥＴの一実施例の説明図である。
【図８】この発明に用いられるパワーＭＯＳＦＥＴのオン抵抗の成分比の説明図である。
【図９】この発明に係る半導体装置のパワーＭＯＳＦＥＴのオン抵抗と温度との関係を説明するための特性図である。
【図１０】図１の電源回路の一実施例を示す回路図である。
【図１１】この発明に係るスイッチング電源装置の効率を説明するための特性図である。
【図１２】この発明に係る半導体装置の他の一実施例を示す全体ブロック図である。
【図１３】この発明に係る半導体装置の他の一実施例を示す全体ブロック図である。
【図１４】この発明に係る半導体装置の更に他の一実施例を示す全体ブロック図である。
【図１５】この発明に係るスイッチング電源装置の他の一実施例を示す概略ブロック図である。
【図１６】本願発明に先立って検討された降圧型スイッチング電源のブロック図である。
【符号の説明】
【００４８】
Ｑ１，Ｑ２…パワーＭＯＳＦＥＴ、ＤＶＩＣ…ドライバＩＣ、ＤＶ１，ＤＶ２…ドライバ、ＣＬＯＧ…論理回路、ＲＥＧ…電源回路、ＴＳ…温度検出回路、Ｄ１，Ｄ２…ボディイダイオード、ＳＢＤ…ショットキーダイオード、Ｒa ，Ｒb ，Ｒ１〜Ｒ４…抵抗、Ｑ１０〜Ｑ１２…ＭＯＳＦＥＴ、ＡＭＰ…増幅回路、Ｌ…インダクタ、Ｃ…キャパシタ、ＣＢ…ブートストラップ容量、ＣＯＮＴ…コントロールＩＣ、
１…半導体基板１、２…エピタキシャル層、３…ｐ型ウェル、４…ｎ＋型の半導体領域、５…ゲート電極、６…ゲート絶縁膜、７…アルミニュウム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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