(57)【要約】【課題】ドレインストレスモードの動作時において、チャージポンプの降下期間を待たずに、メモリセルのポケットＰウェルを負電位に降下させ、セットアップ時間をなくすることができる不揮発性半導体記憶装置の書き込み方法の提供を目的とする。【解決手段】不揮発性半導体装置のドレインストレスモードにおいて、第１の電圧供給ライン５５を介して第２導電型の第１ウェル領域１５の電位を所定の高電位から所定の低電位に降下させることにより、第１導電型の第２ウェル領域２０の電位をグランドレベルから所定の低電位に設定する。【選択図】      図１
2008130209.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された第２導電型の第１ウェル領域の内部に形成された第１導電型の第２ウェル領域に形成された複数のメモリセルからなるメモリセルアレイを有する不揮発性半導体装置のドレインストレスモードの電位設定方法であって、
前記メモリセルアレイを構成する前記複数のメモリセルの一端が、それぞれのビットラインに接続され、他端がそれぞれのソースラインに接続され、
前記第１導電型の半導体基板はグランドに接続され、前記第２導電型の第１ウェル領域は第１の電圧供給ラインに接続され、前記第１導電型の第２ウェル領域は第２の電圧供給ラインに接続され、
前記不揮発性半導体装置のドレインストレスモードにおいて、前記第１の電圧供給ラインを介して前記第２導電型の第１ウェル領域の電位を所定の高電位から所定の低電位に降下させることを特徴とする不揮発性半導体装置のドレインストレスモードの電位設定方法。
【請求項２】
前記第２の電圧供給ラインには負電圧を発生するチャージポンプが接続され、
前記チャージポンプは、前記第２導電型の第１ウェル領域の電位が所定の高電位から所定の低電位に降下を開始する時点で前記第２の電圧供給ラインを介して前記第１導電型の第２ウェル領域に前記負電圧を供給することを特徴とする請求項１に記載の不揮発性半導体装置のドレインストレスモードの電位設定方法。
【請求項３】
前記第２導電型の第１ウェル領域と前記第１導電型の第２ウェル領域との間にキャパシタが接続され、
前記不揮発性半導体装置のドレインストレスモードにおいて、前記第１の電圧供給ラインを介して前記第２導電型の第１ウェル領域の電位を所定の高電位から所定の低電位に降下させることを特徴とする請求項１又は２のいずれかに記載の不揮発性半導体装置のドレインストレスモードの電位設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のストレスモードの設定方法に係り、詳しくは、書き込みや過消去の書き戻しを行うドレインストレスモードにおけるセットアップ時間をなくすることができる電位設定方法に関する。
【背景技術】
【０００２】
フラッシュメモリにおいては、微細化、低電圧化が進む中で、メモリセルのオフリーク電流の増大及びメタルを使用したビットラインの抵抗値の増大が生じている。このため書き込み電流をビットラインに流した際、抵抗による電圧降下に起因して、選択メモリセルのドレイン電圧を確保することが難しくなってきている。この問題を解決する手法の一つに、メモリセルのポケットＰウェルに負電圧を印加してメモリセルの閾値を上昇させ、書き込み電流とオフリーク電流を低減する方法がある。
【０００３】
ところがこの方法によると、書き込み動作を開始する際、メモリセルの閾値を十分に上昇させるだけの負電圧をポケットＰウェルに加える必要がある。このため、所定の負電圧をチャージポンプにより発生させるに必要な時間だけ書き込み開始時間が遅れることになる。またポケットＰウェルを十分に降圧しないで書き込み電流をビットラインに流すと、書き込み電流と非選択メモリセルのリーク電流とで電圧降下が大きくなり、選択メモリセルのドレイン電圧を確保できなくなり、書き込みができないことになる。以下に図面を用いて説明する。
【０００４】
図１は、不揮発性半導体記憶装置のメモリセルアレイを示す構造図である。図１において、半導体のＰ基板１０にはディープＮウェル１５が形成され、その内部にポケットＰウェル２０が形成されている。各メモリセルはドレイン２５、ソース３０及びゲート３５を有し、ポケットＰウェル２０内にビットライン４０方向及びワードライン方向（図面に垂直方向、図示されず）に展開され、ビットライン４０及びワードラインにそれぞれ接続されてメモリセルアレイを形成している。
【０００５】
また各メモリセルのソース３０及びドレイン２５は、隣接するメモリセルと共用する構造となっている。各メモリセルのソース３０はソースライン４５に、ドレイン２５はビットライン４０にそれぞれ接続されている。ポケットＰウェル２０はポケットＰウェルサプライライン５０に、ディープＮウェル１５はディープＮウェルサプライライン５５に接続されている。Ｐ基板１０はグランド（Ｖｓｓ）に接続されている。
【０００６】
図４は、従来のドレインストレスモード時におけるパルスのタイミングチャートである。図１において、不揮発性半導体記憶装置の制御部からドレインストレスモード信号（ｍｏｄｅ  ｓｉｇｎａｌ）が出力されると、上述したチャージポンプは、ポケットＰウェルサプライライン５０を介してポケットＰウェル２０に負電圧を供給する。ところがチャージポンプが負電圧を発生するには時間がかかるため、この負電圧によるポケットＰウェルの電圧レベルの変化は、図４に示されるように、ドレインストレスモード信号の出力タイミング時点からレベルが次第に降下し、降下時間ｔ後に所定のレベルに達する。
【０００７】
この降下時間ｔの間はメモリセルの閾値を充分に上昇させることができないため、多くの書き込み電流とオフリーク電流がビットライン４０に流れる。このため、ドレイン電圧（２）に見られるように、ビットライン４０を介して各ドレイン２５に実線で示される電圧を印加したとしても、配線抵抗の電圧ドロップにより破線で示される電圧がドレイン２５に印加される結果となる。
【０００８】
したがって、ドレイン電圧（１）に示されるように、降下時間ｔ後に電圧を立ち上げて書き込みを行うのと等価となる。この降下時間ｔはセットアップ時間とよばれ、メモリ容量の増加による非選択メモリセルのリーク電流の増加と、微細化による配線抵抗の増加に伴い増加し、ドレインストレスモードの動作時間の遅れの主要因となっている。特許文献１は、同一の行の隣接したメモリセルの間に形成される寄生ＭＯＳトランジスタ及びストリング選択トランジスタの閾値電圧を増加させることで、プログラムディスターブを防止する旨の記載がされている。
【特許文献１】特開２００２−２４５７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、このような問題を解決するためになされたものであり、ドレインストレスモードの動作時において、チャージポンプの降下期間を待たずに、メモリセルのポケットＰウェルを負電位に降下させ、セットアップ時間をなくすることができる不揮発性半導体記憶装置の書き込み方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体装置のドレインストレスモードの電位設定方法は、第１導電型の半導体基板に形成された第２導電型の第１ウェル領域の内部に形成された第１導電型の第２ウェル領域に形成された複数のメモリセルからなるメモリセルアレイを有する不揮発性半導体装置のドレインストレスモードの電位設定方法であって、メモリセルアレイを構成する複数のメモリセルの一端が、それぞれのビットラインに接続され、他端がそれぞれのソースラインに接続され、第１導電型の半導体基板はグランドに接続され、第２導電型の第１ウェル領域は第１の電圧供給ラインに接続され、第１導電型の第２ウェル領域は第２の電圧供給ラインに接続され、不揮発性半導体装置のドレインストレスモードにおいて、第１の電圧供給ラインを介して第２導電型の第１ウェル領域の電位を所定の高電位から所定の低電位に降下させることを特徴とする。
【００１１】
本発明の不揮発性半導体装置のドレインストレスモードの電位設定方法は、さらに負電圧を発生するチャージポンプが第２の電圧供給ラインに接続され、チャージポンプは、第２導電型の第１ウェル領域の電位が所定の高電位から所定の低電位に降下を開始する時点で第２の電圧供給ラインを介して第１導電型の第２ウェル領域に前記負電圧を供給することを特徴とする。
【００１２】
本発明の不揮発性半導体装置のドレインストレスモードの電位設定方法は、第２導電型の第１ウェル領域と前記第１導電型の第２ウェル領域との間にキャパシタが接続され、不揮発性半導体装置のドレインストレスモードにおいて、第１の電圧供給ラインを介して第２導電型の第１ウェル領域の電位を所定の高電位から所定の低電位に降下させることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、チャージポンプの降圧期間を待たずに、ディープＮウェル供給ラインを介してディープＮウェルの電位を降圧することで、カップリングキャパシタンスにより、ポケットＰウェルの電位を、即時に所定の電位に降下させることができる。このため、セットアップ時間をなくし、ドレインストレスモード信号と同時にドレインストレスモード動作を開始することが可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明による不揮発性半導体記憶装置の書き込み方法の実施の形態について、図を用いて説明する。本発明による不揮発性半導体記憶装置のドレインストレスモードの電位設定方法は、図１のメモリセルアレイにおいてなされるものであり、図２は、本発明によるメモリの各動作モードにおいてメモリセルアレイに印加される諸電圧を示す印加電圧チャートである。
【００１５】
図２に示される、書き込みや過消去の書き戻しを行うドレインストレスモード動作のための印加電圧と、ドレインストレスモード動作が開始される前に想定されるモード動作及び初期動作のための印加電圧について説明する。図１を基に、ドレインストレスモード動作が開始される前に想定されるモード動作及び初期動作のための印加電圧において、ワードラインには選択時に、０Ｖ、ｖＶｅｒｉｆｙ及びｖＰｒｏｇｒａｍＧａｔｅのいずれかの電圧が印加される。非選択時には０Ｖが印加される。ビットライン４０には選択時に、０ｖ及びｖＰｒｏｇｒａｍＧａｔｅのいずれかの電圧が印加され、非選択時には０Ｖが印加される。ソースライン４５及びポケットＰウェル供給ライン５０には０Ｖが印加され、ディープＮウェル供給ライン５５には高電圧（例えばＶｃｃ）が印加される。Ｐ基板はグランド（０Ｖ）に固定されている。
【００１６】
ドレインストレスモード動作のための印加電圧において、ワードラインには選択時はｖＰｒｏｇｒａｍＧａｔｅの電圧が印加される。非選択時には０Ｖが印加される。ビットライン４０には選択時にはｖＰｒｏｇｒａｍＧａｔｅの電圧が印加され、非選択時には０Ｖが印加される。ソースライン４５には０Ｖが印加される。Ｐ基板はグランド（０Ｖ）に固定されている。ディープＮウェル供給ライン５５に、例えばＶｃｃが印加されていた状態で低電圧、例えばＶｓｓが印加される。このときポケットＰウェル２０の電位は、０Ｖから負電位に瞬時に降下する。これについては、次に図３に基づいて説明する。
【００１７】
図３は、本発明によるドレインストレスモード動作時におけるパルスのタイミングチャートである。図３において、不揮発性半導体記憶装置の制御部からドレインストレスモード信号（ｍｏｄｅ  ｓｉｇｎａｌ）が出力されると、ディープＮウェル供給ライン５５は、ＶｃｃからＶｓｓに切り替わり、ディープＮウェルの電位はＶｓｓに降下する。このとき図１に示されるディープＮウェル１５とポケットＰウェル２０の接合部が逆バイアスされて生じるカップリングキャパシタンス６０により、ディープＮウェル１５の電位降下分がポケットＰウェル２０に伝達され、ポケットＰウェル２０の電位はＶｓｓから−１Ｖに降下する。
【００１８】
ポケットＰウェル２０の電位が−１Ｖに降下すると、メモリセルアレイの閾値は上昇するため、書き込み電流とオフリーク電流が低減する。このためドレイン２５の電圧は、抵抗に起因する電圧降下を受けることなく直ちに所定の電圧に立ち上がる。すなわちビットライン４０に接続され、且つワードラインにより選択されているメモリセルのドレイン電圧が直ちに所定の電圧に立ち上がる。これにより図４に示す降下時間ｔがなくなり、ドレインストレスモード信号と同時にドレインストレス動作を開始することが可能となる。
【００１９】
また、チャージポンプの降圧により、ポケットＰウェル２０には、Ｖｓｓから−１Ｖに降下する波形に合わせて破線で示される電圧が印加される。これは、カップリングキャパシタンス６０の容量不足によりレベルが充分に下がり切らない場合、このようにチャージポンプを併合することにより、所定のレベルを得ることができる。さらに、ディープＮウェル１５とポケットＰウェル２０との間にキャパシタを接続することで、カップリングキャパシタンス６０の容量不足を補っても良い。
【００２０】
以上説明したように、本発明によると、チャージポンプの降圧期間を待たずに、ディープＮウェル供給ラインを介してディープＮウェルを降圧することで、カップリングキャパシタンスにより、ポケットＰウェルの電位を、即時に所定の電位に降下させることができる。このため、セットアップ時間をなくし、ドレインストレスモード信号と同時にドレインストレスモード動作を開始することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】不揮発性半導体記憶装置のメモリセルアレイを示す構造図。
【図２】本発明によるメモリアレイに印加される諸電圧を示す印加電圧チャート。
【図３】本発明のドレインストレスモード動作時のパルスのタイミングチャート。
【図４】従来のドレインストレスモード動作時のパルスのタイミングチャート。
【符号の説明】
【００２２】
１０  Ｐ基板
１５  ディープＮウェル
２０  ポケットＰウェル
２５  ドレイン
３０  ソース
３５  ゲート
４０  ビットライン
４５  ソースライン
５０  ポケットＰウェル供給ライン
５５  ディープＮウェル供給ライン
【図１】
2008130209.tif 000003
【図２】
2008130209.tif 000004
【図３】
2008130209.tif 000005
【図４】
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