(57)【要約】【課題】簡易な回路により、元画像データの欠落を抑制しつつ縮小率の小さい縮小処理にも対応することができる画像処理装置を提供する。【解決手段】平均化回路１６から出力される算術平均後のラインデータを、ラインメモリ１４，１５に再度入力して繰り返し平均化回路１６による算術平均処理の対象とすることができる。また、縮小率が小さい場合等には、必要に応じてラインデータの間引き処理を行うことができる。また、縮小処理を行わないときには、ノイズ低減のためのスムージング処理に用いることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
１ライン分の画素データを含む複数のラインデータを受け入れ、それらのラインデータ間で画素データの算術平均を行い、１ライン分のラインデータとして出力する平均化回路と、
入力されたラインデータを一時保持して前記平均化回路に与える少なくとも１つのラインメモリと、
入力ラインから時系列的に入力されるラインデータ及び前記平均化回路から出力される算術平均後のラインデータの前記各ラインメモリ及び前記平均化回路への入力の有無を制御する入力側制御回路部と、
前記平均化回路から出力される算術平均後のラインデータを出力ラインに出力するか否かを制御する出力側制御回路部と、を備えることを特徴とする画像処理装置。
【請求項２】
請求項１に記載の画像処理装置において、
画像データの副走査方向に対する予め設定された縮小率に応じて前記平均化回路、前記入力側制御回路部及び前記出力側制御回路部を制御することにより、前記平均化回路から前記出力ラインに出力するべきラインデータを決定するとともに、前記入力ラインから入力されるラインデータ及び前記平均化回路から出力される算術平均後のラインデータの入力先又は間引き要否を決定する回路制御部をさらに備えることを特徴とする画像処理装置。
【請求項３】
請求項２に記載の画像処理装置において、
前記回路制御部は、前記平均化回路、前記入力側制御回路部及び前記出力側制御回路部を制御することにより、前記平均化回路から出力される算術平均後のラインデータのうちの前記出力ラインに出力しないラインデータについては、前記ラインメモリに再入力して前記平均化回路による算術平均処理の対象とすることを特徴とする画像処理装置。
【請求項４】
請求項２又は３に記載の画像処理装置において、
前記回路制御部は、前記平均化回路、及び前記入力側制御回路部及び前記出力側制御回路部を制御するための制御モードとして、前記入力ラインから入力されるラインデータに対する副走査方向の縮小処理を行う縮小処理モードと、前記入力ラインから入力されるラインデータに対して隣接する複数のライン間で画素データの算術平均を施して出力するスムージング処理モードとを切替可能に有することを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
画像を縮小する簡易な方法として、主走査方向には画素を間引き、副走査方向にはラインを間引く方法が知られている。しかし、この方法では、画像データの一部が失われ、細線などが欠落してしまう問題がある。そこで、２つ以上の画素の算術平均、又は２つ以上のラインの算術平均を取り、画像データをある程度残しつつ縮小する技術が知られている。例えば、４ライン分の画素データをメモリに記憶させつつ、主走査副走査両方向について１／１６（主走査方向に１／４、副走査方向に１／４）の縮小処理を行う技術が知られている（特許文献１）。
【特許文献１】特開平４−１０４６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述の従来技術では、副走査方向の縮小度に比例した数のラインメモリが必要であるため、縮小率が小さくなると（縮小度が大きくなると）、ラインメモリの数が増大し、画像処理のための回路規模が大きくなる。
【０００４】
そこで、本発明の解決すべき課題は、簡易な回路により、元画像データの欠落を抑制しつつ縮小率の小さい縮小処理にも対応することができる画像処理装置を提供することである。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、請求項１の発明では、１ライン分の画素データを含む複数のラインデータを受け入れ、それらのラインデータ間で画素データの算術平均を行い、１ライン分のラインデータとして出力する平均化回路と、入力されたラインデータを一時保持して前記平均化回路に与える少なくとも１つのラインメモリと、入力ラインから時系列的に入力されるラインデータ及び前記平均化回路から出力される算術平均後のラインデータの前記各ラインメモリ及び前記平均化回路への入力の有無を制御する入力側制御回路部と、前記平均化回路から出力される算術平均後のラインデータを出力ラインに出力するか否かを制御する出力側制御回路部とを備える。
【０００６】
また、請求項２の発明では、請求項１の発明に係る画像処理装置において、画像データの副走査方向に対する予め設定された縮小率に応じて前記平均化回路、前記入力側制御回路部及び前記出力側制御回路部を制御することにより、前記平均化回路から前記出力ラインに出力するべきラインデータを決定するとともに、前記入力ラインから入力されるラインデータ及び前記平均化回路から出力される算術平均後のラインデータの入力先又は間引き要否を決定する回路制御部をさらに備える。
【０００７】
また、請求項３の発明では、請求項２の発明に係る画像処理装置において、前記回路制御部は、前記平均化回路、前記入力側制御回路部及び前記出力側制御回路部を制御することにより、前記平均化回路から出力される算術平均後のラインデータのうちの前記出力ラインに出力しないラインデータについては、前記ラインメモリに再入力して前記平均化回路による算術平均処理の対象とする。
【０００８】
また、請求項４の発明では、請求項２又は３の発明に係る画像処理装置において、前記回路制御部は、前記平均化回路、及び前記入力側制御回路部及び前記出力側制御回路部を制御するための制御モードとして、前記入力ラインから入力されるラインデータに対する副走査方向の縮小処理を行う縮小処理モードと、前記入力ラインから入力されるラインデータに対して隣接する複数のライン間で画素データの算術平均を施して出力するスムージング処理モードとを切替可能に有する。
【発明の効果】
【０００９】
請求項１ないし請求項４に記載の発明によれば、平均化回路から出力される算術平均後のラインデータを、ラインメモリに再度入力して繰り返し平均化回路による算術平均処理の対象とすることができるため、少ないラインメモリによってより小さな縮小率で画像データの縮小を行うことができる。その結果、ラインメモリの数を抑制し、簡易な回路により、元画像データの欠落を抑制しつつ縮小率の小さい縮小処理にも対応することができる。
【００１０】
また、縮小率が小さい場合等には、必要に応じてラインデータの間引き処理を行うことができる。
【００１１】
また、縮小処理を行わないときには、ノイズ低減のためのスムージング処理に用いることができる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の一実施形態に係る画像処理装置のブロック図である。この画像処理装置１は、図１に示すように、アナログフロントエンド（ＡＦＥ）１１、アナログ／デジタル変換器（以下、「Ａ／Ｄ変換器」と記載する）１２、シェーディング補正部１３、少なくとも１つ（本実施形態では、２つ）のラインメモリ１４，１５、平均化回路１６、入力側制御回路部１７、出力側制御回路部１８、回路制御部１９、縮小率レジスタ２０、ガンマ補正部２１、単純２値化処理部２２、誤差拡散処理部２３、及びセレクタ２４を備えて構成されており、ＣＣＤ２等の撮像素子から１ラインごとに時系列に与えられる画像信号（画像データ）に対する画像処理を行う。これらの構成要素のうち、ラインメモリ１４，１５、平均化回路１６、入力側制御回路部１７、出力側制御回路部１８、回路制御部１９及び縮小率レジスタ２０が、画像データの縮小処理に関与する縮小処理部３を構成している。このような画像処理装置１の用途は、例えば、ファクシミリ、コピー機、複合機等に備えられる画像読取装置に用いられる。入力側制御回路部１７は、切替回路３１〜３３を備えて構成され、出力側制御回路部１８は切替回路３４を備えて構成されている。切替回路３１〜３４は、回路制御部１９により制御されるスイッチング素子を備えて構成されている。
【００１３】
ＣＣＤ２から１ラインごと、すなわち１ライン分の画素データを有するラインデータごとに時系列的に出力された画像信号は、ＡＦＥ１１を介してＡ／Ｄ変換器１２に入力され、アナログ信号からデジタル信号（画像データ）に変換される。デジタル信号に変換された画像データは、シェーディング補正部１３にて濃度ムラに関する補正処理が施された後、縮小処理部３の入力ライン４に入力される。
【００１４】
縮小処理部３では、画像データに対する副走査方向に対する縮小処理等が行われる（縮小処理部３の詳細な説明は後述する）。処理後の画像データは、出力ライン５を介して縮小処理部３からガンマ補正部２１に与えられ、ガンマ補正が施される。
【００１５】
ガンマ補正部２１を経た画像データは、単純２値化処理部２２及び誤差拡散処理部２３に与えられる。単純２値化処理部２２では、画像データの各画素データに対する単純２値化処理による２値化処理が施されて、処理後の画像データがセレクタ２４に与えられる。誤差拡散処理部２３では、誤差拡散処理による２値化処理が行われ、処理後の画像データがセレクタ２４に与えられる。セレクタ２４は、単純２値化処理部２２又は誤差拡散処理部２３から与えられる処理後の画像データのいずれか一方を選択して送出する。
【００１６】
次に、縮小処理部３の構成について説明する。
【００１７】
平均化回路１６は、ラインデータを受け入れる２つ以上（ラインメモリ１４，１５の数よりも１つ多い数であり、本実施形態では、３つ）の受け入れ部を有しており、回路制御部１９の制御により、その受け入れ部から受け入れたラインデータ間で対応する画素データ同士の算術平均（単純平均又は荷重平均）を行い、算術平均後の１ライン分の画素データからなるラインデータを出力部から出力するようになっている。
【００１８】
この平均化回路１６の各受け入れ部には、その受け入れ部の数と同数（本実施形態では３つ）の信号経路４１〜４３の出力側端部がそれぞれ接続される。信号経路４１の入力側端部は入力ライン４に接続されており、その経路上には、信号経路４１をオン、オフする切替回路３１が介挿されている。この切替回路３１は、回路制御部１９の制御により、入力ライン４から信号経路４１を介して平均化回路１６に入力されるラインデータをオン、オフする。なお、この切替回路３１は、平均化回路１６が平均化処理対象のラインデータの取捨選択が可能な構成である場合には省略してもよい。
【００１９】
残りの１つの信号経路４２の入力側端部は、切替回路３２を介して入力ライン４又は平均化回路１６の出力部と接続可能とされており、その経路上にはラインメモリ１５が介挿されている。切替回路３２は、回路制御部１９の制御により、入力ライン４から入力されるラインデータをラインメモリ１４に入力する状態、平均化回路１６の出力部から出力される算術平均後のラインデータをラインメモリ１４に入力する状態、及び、信号経路４２を入力ライン４及び平均化回路１６の出力部から切り離した状態の３状態間の切り替えを行う。
【００２０】
残りのもう１つの信号経路４３の入力側端部は、切替回路３３を介して信号経路４２のラインメモリ１５の出力側に位置する部分又は平均化回路１６の出力部と接続可能とされており、経路上にはラインメモリ１４が介挿されている。切替回路３３により、信号経路４３の入力側端部が信号経路４２のラインメモリ１５の出力側に位置する部分に接続されると、ラインメモリ１４から出力されるラインデータが切替回路３３を介してラインメモリ１５に入力されるようになる。この切替回路３３は、回路制御部１９の制御により、ラインメモリ１４から送出されるラインデータをラインメモリ１５に入力する状態、平均化回路１６の出力部から出力される算術平均後のラインデータをラインメモリ１５に入力する状態、及び、信号経路４３を信号経路４２及び平均化回路１６の出力部から切り離した状態の３状態間の切り替えを行う。
【００２１】
なお、本実施形態では、２つのラインメモリ１４，１５を備えた構成を代表例として取り上げているが、ラインメモリが１つの場合は、平均化回路１６の受け入れ部が２つにされるとともに、ラインメモリ１５、信号経路４３及び切替回路３３等が省略される。また、ラインメモリが３つ以上の場合には、ラインメモリの数に応じて、平均化回路１６の受け入れ部の数が増加されるとともに、ラインメモリ１５、信号経路４４及び切替回路３３等のセットの数が増加される。
【００２２】
一方、平均化回路１６の出力部は、切替回路３４を介して出力ライン５に接続可能となっている。また、出力ライン５には、切替回路３４を介してバイパス用の信号経路４４の出力側端部が接続可能とされている。このバイパス用の信号経路４４は、入力ライン４から入力されるラインデータを平均化回路１６及びラインメモリ１４，１５に通さずに出力ライン５に送出するためのものであり、信号経路４４の入力側端部は入力ライン４に接続されている。切替回路３４は、回路制御部１９の制御により、平均化回路１６から出力される算術平均後のラインデータを出力ライン５に送出する状態と、入力ライン４からバイパス用の信号経路４４を介して入力されるラインデータを出力ライン５に送出する状態と、平均化回路１６の出力部及び信号経路４４を出力ライン５から切り離した状態との３状態間の切り替えを行う。
【００２３】
ラインメモリ１４，１５は、信号経路４２，４３を介して入力されるラインデータを一時保持して平均化回路１６に送出するようになっている。
【００２４】
縮小率レジスタ２０は、ＣＰＵ等の中央制御部から与えられる副走査方向に対する縮小率に関する設定データを記憶しておくためのものである。
【００２５】
回路制御部１９の制御モードとしては、縮小処理モード、スムージング処理モード及びスルーモードが切り替え可能と備えられており、平均化回路１６、入力側制御回路部１７の各切替回路３１〜３３及び出力側制御回路部１８の切替回路３４等を制御することにより、画像データに対する各モードの処理を行うようになっている。
【００２６】
縮小処理モードでは、縮小率レジスタ２０に記憶されている設定データに応じた縮小率で、画像データに対する副走査方向の縮小処理を行うようになっている。例えば、１／２の縮小率で縮小処理を行う際には、図２（ａ）に示すように、入力ライン４から時系列的に入力されるラインデータについて２ライン単位で縮小処理が行われる。すなわち、ラインメモリ１４を通過した先頭側の第１ラインデータＬ１と、ラインメモリ１４に通されない後尾側の第２ラインデータＬ２とについて平均化回路１６による算術平均が行われ、算出平均後のラインデータavg（Ｌ１，Ｌ２）が出力ライン５に送出される。なお、この処理ではラインメモリ１５は使用されない。
【００２７】
また、１／３の縮小率で縮小処理を行う際には、図２（ｂ）に示すように、入力ライン４から入力されるラインデータについて３ライン単位で縮小処理が行われる。すなわち、ラインメモリ１４，１５を通過した第１ラインデータＬ１と、ラインメモリ１４のみを通過した第２ラインデータＬ２と、ラインメモリ１４，１５に通されない第３ラインデータＬ３について平均化回路１６による算術平均が行われ、算出平均後のラインデータavg（Ｌ１，Ｌ２，Ｌ３）が出力ライン５に送出される。
【００２８】
また、この縮小処理部３では、１／４以下の縮小率での縮小処理にも対応できるようになっている。すなわち、１／４の縮小率で縮小処理を行う際には、図２（ｃ）に示すように、縮小処理の処理単位となる４ライン分のラインデータＬ１〜Ｌ４のうち、例えば先頭の第１ラインデータＬ１をラインメモリ１４，１５に通す間に、第２及び第３ラインデータＬ２，Ｌ３について平均化回路１６により算術平均を行い、その算術平均後のラインデータａｖｇ（Ｌ２，Ｌ３）を切替回路３２を介してラインメモリ１４に通す。そして、ラインメモリ１５から送出される第１ラインデータＬ１と、ラインメモリ１４から送出される算術平均後のラインデータａｖｇ（Ｌ２，Ｌ３）と、入力ライン４から入力される第４ラインデータＬ４とに基づいて平均化回路１６による算術平均が行われ、その算術平均後のラインデータａｖｇ（Ｌ１，Ｌ２，Ｌ３，Ｌ４）が出力ライン５に出力される。
【００２９】
縮小率が１／５の場合には、例えば図２（ｄ）に示すように、処理単位となる５ラインのうちの先頭側の第１及び第２ラインデータＬ１，Ｌ２の間、及び続く第３及び第４ラインデータＬ３，Ｌ４の間で平均化回路１６による算術平均が一度行われ、その算術平均後のラインデータａｖｇ（Ｌ１，Ｌ２），ａｖｇ（Ｌ３，Ｌ４）がラインメモリ１５，１４にそれぞれ入力される。そして、ラインメモリ１４，１５から送出される算術平均後のラインデータａｖｇ（Ｌ１，Ｌ２），ａｖｇ（Ｌ３，Ｌ４）と、入力ライン４から入力される第５ラインデータＬ５とに基づいて平均化回路１６による算術平均が行われ、その算術平均後のラインデータａｖｇ（Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５）が出力ライン５に出力される。
【００３０】
このように、この縮小処理部３では、平均化回路１６から出力される算術平均後のラインデータをラインメモリ１４，１５に再入力して平均化回路１６での算術平均を多重化することにより、少数のラインメモリ１４，１５によってより小さい縮小率で縮小処理が行えるようになっている。なお、平均化回路１６から出力される算術平均後のラインデータをラインメモリ１４，１５に再入力する回数については、３回以上の回数を設定することも可能である。
【００３１】
また、この縮小処理部３では入力されるラインデータを適宜間引くこともできるようになっている。例えば、図２（ｅ）に示す例では、処理単位となる６ラインのうちの第２及び第５ラインデータＬ２，Ｌ５を間引いて、図２（ｃ）の処理を適用することにより、１／６の縮小率を実現している。また、図２（ｆ）に示す例では、処理単位となる７ラインのうちの第３、第５ラインデータＬ３，Ｌ５を間引いて、図２（ｄ）の処理を適用することにより、１／７の縮小率を実現している。また、図２（ｇ）に示す例では、処理単位となる８ラインのうちの第２、第４、第６、第８ラインデータＬ２，Ｌ４，Ｌ６，Ｌ８を間引いて、図２（ｃ）の処理を適用することにより、１／８の縮小率を実現している。
【００３２】
なお、図３の（ａ）〜（ｄ）は単一のラインメモリ１４を用いた場合の縮小処理例を示す図である。詳細な説明は省略するが、単一のラインメモリ１４を用いた場合にも、多様な縮小処理に対応できるようになっている。
【００３３】
次に、スムージング処理モードでの処理について説明する。スムージング処理モードでは、入力ライン４から入力されるラインデータに対して隣接する複数のライン間で平均化回路１６により画素データの算術平均を施して出力するようになっている。スムージング処理で行われる平均化処理の対象となるライン幅は、最大で、縮小処理部３に組み込まれたラインメモリ１４，１５の数に１を加えたライン数まで対応可能となっている。例えば、本実施形態のように２つのラインメモリ１４，１５が備えられた構成では、２ライン又は３ラインの幅でスムージング処理が行えるようになっている。
【００３４】
実際のスムージング処理動作では、例えば３ラインのライン幅でスムージングを行う場合、入力ライン４から時系列的に入力されるラインデータが、ラインメモリ１４，１５に通されることにより、隣接する３ラインのセット（このセットの組み合わせは、最も先頭側のラインに代わって後尾側のラインが補充される要領でラインずつ順次入れ替えられる）で、平均化回路１６に入力されて算術平均され、その算術平均後のラインデータが出力ライン５に順次送出される。この平均化回路１６による算術平均、及び算術平均後のラインデータの出力ライン５への送出は、入力ライン４からラインデータが入力されるごとに行われる。
【００３５】
また、スルーモードでは、入力ライン４から入力されるラインデータ、バイパス用の信号経路４４を介してそのまま出力ライン５に送出されるようになっている。
【００３６】
以上のように、本実施形態によれば、平均化回路１６から出力される算術平均後のラインデータを、ラインメモリ１４，１５に再度入力して繰り返し平均化回路１６による算術平均処理の対象とすることができるため、少ないラインメモリ１４，１５によってより小さな縮小率で画像データの縮小を行うことができる。その結果、ラインメモリ１４，１５の数を抑制し、簡易な回路により、元画像データの欠落を抑制しつつ縮小率の小さい縮小処理にも対応することができる。
【００３７】
また、縮小率が小さい場合等には、必要に応じてラインデータの間引き処理を行うことができる。
【００３８】
また、縮小処理を行わないときには、ノイズ低減のためのスムージング処理に用いることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係る画像処理装置のブロック図である。
【図２】（ａ）〜（ｇ）は図１の画像処理装置による縮小処理例を示す図である。
【図３】（ａ）〜（ｄ）は単一のラインメモリを用いた場合の縮小処理例を示す図である。
【符号の説明】
【００４０】
１  画像処理装置
２  ＣＣＤ
３  縮小処理部
４  入力ライン
５  出力ライン
１４，１５  ラインデータ
１４，１５  ラインメモリ
１６  平均化回路
１７  入力側制御回路部
１８  出力側制御回路部
１９  回路制御部
２０  縮小率レジスタ
３１〜３４  切替回路
【図１】
2008227749.tif 000003
【図２】
2008227749.tif 000004
【図３】
2008227749.tif 000005