(57)【要約】【課題】貫通電流を防止すること等が可能なボンディングオプション回路等を提供する。【解決手段】このボンディングオプション回路は、低電位側の電源電位ＶＳＳを供給するためのリードフレームＲＦ１にボンディングワイヤＷ１により接続され得るパッドＰ１と、パッドＰ１がリードフレームＲＦ１に接続されない場合に、高電位側の電源電位ＶＤＤを供給するためのリードフレームＲＦ２にボンディングワイヤＷ３により接続され、パッドＰ１がリードフレームＲＦ１に接続される場合に、リードフレームＲＦ２に接続されないパッドＰ３と、入力端子がパッドＰ１、Ｐ３に接続され、パッドＰ１、Ｐ３に供給される電源電位に応じた制御信号を出力端子から出力する入力バッファＩＮ１とを具備する。【選択図】図２
2008227212.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電位を供給するための第１のリードフレームにボンディングワイヤにより接続され得る第１のパッドと、
前記第１のパッドが前記第１のリードフレームに接続されない場合に、第２の電源電位を供給するための第２のリードフレームにボンディングワイヤにより接続され、前記第１のパッドが前記第１のリードフレームに接続される場合に、前記第２のリードフレームに接続されない第２のパッドと、
入力端子が前記第１及び第２のパッドに接続され、前記第１又は第２のパッドに供給される電源電位に応じた制御信号を出力端子から出力する入力回路と、
を具備する、ボンディングオプション回路。
【請求項２】
いずれのリードフレームにもボンディングワイヤにより接続されることのない第３のパッドを更に具備し、
前記入力回路の前記入力端子が、前記第３のパッドにも接続されていることを特徴とする、請求項１記載のボンディングオプション回路。
【請求項３】
前記第１のパッドと前記第２のパッド又は前記第１のパッドと前記第２のパッドと前記第３のパッドが、素子又は回路を介さずに、配線又はその入力端子と出力端子との間が配線によって接続されたセルによって接続されていることを特徴とする、請求項１又は２記載のボンディングオプション回路。
【請求項４】
請求項１〜３のいずれか１項に記載のボンディングオプション回路と、
前記ボンディングオプション回路の前記入力回路から出力される前記制御信号によって制御される内部回路と、
を具備する、半導体集積回路。
【請求項５】
第１の電源電位を供給するための第１のリードフレームにボンディングワイヤにより接続され得る第１のパッドと、
前記第１のパッドが前記第１のリードフレームに接続されない場合に、第２の電源電位を供給するための第２のリードフレームにボンディングワイヤにより接続され、前記第１のパッドが前記第１のリードフレームに接続される場合に、前記第２のリードフレームに接続されない第２のパッドと、
いずれのリードフレームにもボンディングワイヤにより接続されることのない第３のパッドと、
入力端子が前記第１〜第３のパッドに接続され、前記第１又は第２のパッドに供給される電源電位に応じた制御信号を出力端子から出力する入力回路と、
前記入力回路から出力される前記制御信号によって制御される内部回路と、
を具備する半導体集積回路の検証を行うためにコンピュータが実行する方法であって、
前記第３のパッドを入力用パッドとして、前記第１及び第２のパッドを出力用パッドとしてそれぞれ取り扱うという条件下で、前記半導体集積回路のデザインルールチェックを行うことを特徴とする、半導体集積回路の検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リードフレームとの間の接続状態に応じた制御信号を出力するボンディングオプション回路、及びそのようなボンディングオプション回路を具備する半導体集積回路に関する。さらに、本発明は、そのような半導体集積回路の検証方法に関する。
【背景技術】
【０００２】
従来より、複数の機能を有する半導体集積回路において、機能を選択するために、ボンディングオプション回路が用いられている（例えば、下記の特許文献１参照）。
【０００３】
従来のボンディングオプション回路（特許文献１の図３参照）においては、入力初段のインバータの入力端子をプルアップしており、ボンディングオプション用パッドとＶｓｓリードがボンディングワイヤによって結合されない場合には、インバータの入力端子がハイレベルとなり、ボンディングオプション用パッドとＶｓｓリードがボンディングワイヤによって結合された場合には、インバータの入力端子がローレベルとなる。このインバータの出力信号を用いることで、機能選択を行うことが可能である。
【０００４】
しかしながら、この従来のボンディングオプション回路においては、ボンディングオプション用パッドとＶｓｓリードがボンディングワイヤによって結合された場合には、Ｖｃｃ〜プルアップ抵抗〜ボンディングオプション用パッド〜ボンディングワイヤ〜Ｖｓｓリードという経路に貫通電流が流れてしまうという問題があった。
【０００５】
このような問題を解決するものとして、特許文献１には、ボンディングワイヤにより高電位側電源リード及び低電位側電源リードに結合可能に、当該高電位側電源リード及び低電位側電源リードの近傍に配置形成されたボンディングパッドと、このボンディングパッドの電位レベルに呼応して機能選択のための信号を生成する信号生成回路とを含んで成るボンディングオプション回路が掲載されている（特許文献１の図１参照）。
【０００６】
このボンディングオプション回路によれば、上記のような貫通電流が流れてしまうことを防止することができるが、ボンディングオプション用パッドを高電位側電源リード及び低電位側電源リードの近傍に配置形成する必要がある。しかしながら、一般に、高電位側電源リードと低電位側電源リードは、近傍に存在せず、離れた場所に存在する場合が多く、そのような場合には、このボンディングオプション回路を利用することはできない。また、ボンディングオプション回路のためだけに高電位側電源リード又は低電位側電源リードを増設することも考えられるが、コストアップを招いてしまうことになる。
【０００７】
【特許文献１】特開平５−６２４６５号公報（第２〜４頁、図１、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、貫通電流が流れることを防止することができるとともに、高電位側の電源電位を供給するリードフレームと低電位側の電源電位を供給するリードフレームが近傍に存在しない場合であっても利用可能なボンディングオプション回路を提供することを第１の目的とする。また、本発明は、そのようなボンディングオプション回路を具備する半導体集積回路を提供することを第２の目的とする。また、本発明は、そのような半導体集積回路の検証方法を提供することを第３の目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の１つの観点に係るボンディングオプション回路は、第１の電源電位を供給するための第１のリードフレームにボンディングワイヤにより接続され得る第１のパッドと、第１のパッドが第１のリードフレームに接続されない場合に、第２の電源電位を供給するための第２のリードフレームにボンディングワイヤにより接続され、第１のパッドが第１のリードフレームに接続される場合に、第２のリードフレームに接続されない第２のパッドと、入力端子が第１及び第２のパッドに接続され、第１又は第２のパッドに供給される電源電位に応じた制御信号を出力端子から出力する入力回路とを具備する、
【００１０】
本発明によれば、第１のパッドが第１のリードフレームに接続されない場合に、第２のパッドが第２のリードフレームに接続され、第１のパッドが第１のリードフレームに接続される場合に、第２のパッドが第２のリードフレームに接続されない。このようにすれば、貫通電流が流れることを防止することができるとともに、第１のリードフレームと第２のリードフレームが近傍に存在しない場合であっても利用可能となる。
【００１１】
また本発明では、いずれのリードフレームにもボンディングワイヤにより接続されることのない第３のパッドを更に具備し、入力回路の入力端子が、第３のパッドにも接続されていることとしても良い。
【００１２】
このようにすれば、入力回路に入力が無いというエラー又は警告が半導体集積回路のデザインルールチェックツールによって検出されてしまうことを防止することが可能になる。
【００１３】
また本発明では、第１のパッドと第２のパッド又は第１のパッドと第２のパッドと第３のパッドが、素子又は回路を介さずに、配線又はその入力端子と出力端子との間が配線によって接続されたセルによって接続されていることとしても良い。
【００１４】
このようにすれば、第１、第２、又は、第３のパッドがリードフレームに接続されていなくても、貫通電流が流れることを防止することができる。
【００１５】
また本発明の１つの観点に係る半導体集積回路は、本発明に係るボンディングオプション回路と、ボンディングオプション回路の入力回路から出力される制御信号によって制御される内部回路とを具備する。
【００１６】
このようにすれば、第１、第２のパッドと第１、第２のリードフレームとの接続状態に応じて、内部回路を制御することが可能になる。
【００１７】
また本発明の１つの観点に係る半導体集積回路の検証方法は、第１の電源電位を供給するための第１のリードフレームにボンディングワイヤにより接続され得る第１のパッドと、第１のパッドが第１のリードフレームに接続されない場合に、第２の電源電位を供給するための第２のリードフレームにボンディングワイヤにより接続され、第１のパッドが第１のリードフレームに接続される場合に、第２のリードフレームに接続されない第２のパッドと、いずれのリードフレームにもボンディングワイヤにより接続されることのない第３のパッドと、入力端子が第１〜第３のパッドに接続され、第１又は第２のパッドに供給される電源電位に応じた制御信号を出力端子から出力する入力回路と、入力回路から出力される制御信号によって制御される内部回路と、を具備する半導体集積回路の検証を行うためにコンピュータが実行する方法であって、第３のパッドを入力用パッドとして、第１及び第２のパッドを出力用パッドとしてそれぞれ取り扱うという条件下で、半導体集積回路のデザインルールチェックを行うことを特徴とする。
【００１８】
このようにすれば、入力回路に入力が無いというエラー又は警告を検出してしまうことを防止することが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また、同一の構成要素には同一の参照番号を付して、説明を省略する。
【００２０】
図１は、本発明の一実施形態としての半導体集積回路をパッケージングした半導体装置の概要を示す図である。図１の半導体集積回路は、例えば、ゲートアレイ、エンベディットアレイなどの製品に適用可能である。
【００２１】
この半導体集積回路は、内部領域（コア領域）、Ｉ／Ｏ領域、及び、パッド領域を有する。ここで、Ｉ／Ｏ領域は、内部領域の外側に形成される。具体的には、Ｉ／Ｏ領域は、内部領域の周囲（四辺）を囲むように形成される。また、パッド領域は、Ｉ／Ｏ領域の外側に形成される。具体的には、パッド領域は、Ｉ／Ｏ領域の周囲（四辺）を囲むように形成される。なお、パッド領域に配置されるパッドをＩ／Ｏ領域等に配置するようにしてもよく、この場合にはパッド領域は不要になる。
【００２２】
内部領域には半導体集積回路の内部回路（コア回路）が配置される。この内部回路は、ＣＰＵ、ＲＴＣ、表示ドライバ、メモリ、インタフェース回路、或いは各種ロジック回路などを含むことができる。
【００２３】
Ｉ／Ｏ領域には、複数のＩ／Ｏセル（入力バッファ、出力バッファ、入出力兼用バッファ、電源セル等）が配置される。具体的には、例えば、内部回路の外周（各辺）を囲むように、複数のＩ／Ｏセルが並んで配置される。そして、パッド領域には、各Ｉ／Ｏセルに接続される各パッドが配置される。なお、内部領域、Ｉ／Ｏ領域、パッド領域の配置や、Ｉ／Ｏセル、パッドの配置は、図１に限定されず、種々の変形実施が可能である。
【００２４】
半導体集積回路の外側には、複数のリードフレームが配置されており、これらのリードフレームの各々は、パッド領域内に配置されたパッドに接続されている。なお、リードフレームの配置は、図１に限定されず、種々の変形実施（例えば、リードオンチップパッケージ、チップオンリードパッケージ等）が可能である。
【００２５】
図１の図中右上方には、半導体集積回路に低電位側の電源電位ＶＳＳを供給するためのリードフレームＲＦ１が配置されており、このリードフレームＲＦ１は、ボンディングワイヤＷ１、Ｗ２によって、パッドＰ１、Ｐ２にダブルボンディングされている。なお、後に説明するように、パッドＰ１は、ボンディングオプション用のパッドである。また、パッドＰ２は、半導体集積回路内の各部に電源電位ＶＳＳを供給するためのパッドである。
【００２６】
図１の図中左下方には、半導体集積回路に高電位側の電源電位ＶＤＤを供給するためのリードフレームＲＦ２が配置されており、このリードフレームＲＦ２は、ボンディングワイヤＷ４によって、パッドＰ４にボンディングされている。なお、いずれのリードフレームにもボンディングされていないパッドＰ３は、後に説明するように、ボンディングオプション用のパッドである。また、パッドＰ４は、半導体集積回路内の各部に電源電位ＶＤＤを供給するためのパッドである。
【００２７】
なお、図１に示すように、パッドＰ１がボンディングワイヤＷ１によってリードフレームＲＦ１にボンディングされる場合には、パッドＰ３は、いずれのリードフレームにもボンディングされない。
【００２８】
図２は、図１の半導体集積回路内のボンディングオプション回路の構成を示す概要図である。図２に示すように、このボンディングオプション回路は、入力バッファＩＮ１を有している。入力バッファＩＮ１は、半導体集積回路のＩ／Ｏ領域（図１参照）に配置することができる。入力バッファＩＮ１の入力端子は、半導体集積回路の配線層（図示せず）に形成された配線（アルミニウム配線、銅配線等）によって、パッドＰ１、Ｐ３に接続されている。
【００２９】
入力バッファＩＮ１の入力端子は、パッドＰ１、Ｐ３に配線を介して直接接続するようにしても良い。入力バッファＩＮ１の入力端子をパッドＰ１、Ｐ３に直接接続した場合、パッドＰ１、Ｐ３を入力パッド、出力パッドのどちらに定義したとしても、半導体集積回路のデザインルールチェックツール（ＣＡＤソフトウェア）によってエラー又は警告が検出されてしまうことが起こり得る。そのような場合には、図２に示すように、その入力端子と出力端子とを直結する配線のみを有するダミーの出力セルＬＯＴ１、ＬＯＴ２を、入力バッファＩＮ１の入力端子とパッドＰ１、Ｐ３との間にそれぞれ配置するようにしても良い。これにより、半導体集積回路のデザインルールチェックツールによってエラー又は警告が検出されてしまうことを防止することができる。さらに、入力バッファＩＮ１、出力セルＬＯＴ、ＬＯＴ２に入力が無いというエラー又は警告がデザインルールチェックツールによって検出されてしまうことが起こり得る場合には、いずれのリードフレームにも接続されることのないパッドＰ５を、ダミーの入力パッドとして、入力バッファＩＮ１、出力セルＬＯＴ、ＬＯＴ２の入力端子に接続するようにしても良い。この場合において、更に、図３に示すように、その入力端子と出力端子とを直結する配線のみを有するダミーの入力セルＬＩＮ１を、パッドＰ５と入力バッファＩＮ１、出力セルＬＯＴ、ＬＯＴ２の入力端子との間に配置するようにしても良い。これにより、半導体集積回路のデザインルールチェックツールによってエラー又は警告が検出されてしまうことを防止することができる。
【００３０】
再び図２を参照すると、パッドＰ１には、リードフレームＲＦ１からボンディングワイヤＷ１を介して電源電位ＶＳＳが供給される。一方、パッドＰ３には、いずれのリードフレームも接続されていない。そのため、入力バッファＩＮ１の入力端子には、ローレベル（電源電位ＶＳＳ）が供給され、入力バッファＩＮ１の出力端子からは、ローレベルの信号が機能選択信号として内部回路（図１参照）に出力される。内部回路は、このローレベルの機能選択信号に応じた動作を行うことができる。
なお、図２、図３においては、入力バッファＩＮ１の入力端子がハイインピーダンス状態となることがないので、貫通電流が流れることはない。
【００３１】
図４は、本発明の一実施形態としての半導体集積回路をパッケージングした他の半導体装置の概要を示す図である。
図４の図中右上方には、半導体集積回路に低電位側の電源電位ＶＳＳを供給するためのリードフレームＲＦ１が配置されており、このリードフレームＲＦ１は、ボンディングワイヤＷ２によって、パッドＰ２にボンディングされている。なお、先に説明したように、いずれのリードフレームにもボンディングされていないパッドＰ１は、ボンディングオプション用のパッドであり、パッドＰ２は、半導体集積回路内の各部に電源電位ＶＳＳを供給するためのパッドである。
【００３２】
図４の図中左下方には、半導体集積回路に高電位側の電源電位ＶＤＤを供給するためのリードフレームＲＦ２が配置されており、このリードフレームＲＦ２は、ボンディングワイヤＷ３、Ｗ４によって、パッドＰ３、Ｐ４にダブルボンディングされている。なお、先に説明したように、パッドＰ３は、ボンディングオプション用のパッドであり、パッドＰ４は、半導体集積回路内の各部に電源電位ＶＤＤを供給するためのパッドである。
【００３３】
なお、図４に示すように、パッドＰ３がボンディングワイヤＷ３によってリードフレームＲＦ２にボンディングされる場合には、パッドＰ１は、いずれのリードフレームにもボンディングされない。
【００３４】
図５は、図４の半導体集積回路内のボンディングオプション回路の構成を示す概要図である。図５に示すように、入力バッファＩＮ１の入力端子は、パッドＰ１、Ｐ３に接続されている。
【００３５】
入力バッファＩＮ１の入力端子は、パッドＰ１、Ｐ３に配線を介して直接接続するようにしても良い。入力バッファＩＮ１の入力端子をパッドＰ１、Ｐ３に直接接続した場合、パッドＰ１、Ｐ３を入力パッド、出力パッドのどちらに定義したとしても、半導体集積回路のデザインルールチェックツール（ＣＡＤソフトウェア）によってエラー又は警告が検出されてしまうことが起こり得る。そのような場合には、図５に示すように、その入力端子と出力端子とを直結する配線のみを有するダミーの出力セルＬＯＴ１、ＬＯＴ２を、入力バッファＩＮ１の入力端子とパッドＰ１、Ｐ３との間にそれぞれ配置するようにしても良い。これにより、半導体集積回路のデザインルールチェックツールによってエラー又は警告が検出されてしまうことを防止することができる。さらに、入力バッファＩＮ１、出力セルＬＯＴ、ＬＯＴ２に入力が無いというエラー又は警告がデザインルールチェックツールによって検出されてしまうことが起こり得る場合には、いずれのリードフレームにも接続されることのないパッドＰ５を、ダミーの入力パッドとして、入力バッファＩＮ１、出力セルＬＯＴ、ＬＯＴ２の入力端子に接続するようにしても良い。この場合において、更に、図６に示すように、その入力端子と出力端子とを直結する配線のみを有するダミーの入力セルＬＩＮ１を、パッドＰ５と入力バッファＩＮ１、出力セルＬＯＴ、ＬＯＴ２の入力端子との間に配置するようにしても良い。これにより、半導体集積回路のデザインルールチェックツールによってエラー又は警告が検出されてしまうことを防止することができる。
【００３６】
再び図５を参照すると、パッドＰ３には、リードフレームＲＦ２からボンディングワイヤＷ４を介して電源電位ＶＤＤが供給される。一方、パッドＰ１には、いずれのリードフレームも接続されていない。そのため、入力バッファＩＮ１の入力端子には、ハイレベル（電源電位ＶＤＤ）が供給され、入力バッファＩＮ１の出力端子からは、ハイレベルの信号が機能選択信号として内部回路（図１参照）に出力される。内部回路は、このハイレベルの機能選択信号に応じた動作を行うことができる。
なお、図５、図６においては、入力バッファＩＮ１の入力端子がハイインピーダンス状態となることがないので、貫通電流が流れることはない。
【００３７】
以上説明したように、本実施形態によれば、ボンディング用のパッドＰ１、Ｐ３を設け、パッドＰ１がリードフレームＲＦ１に接続される場合に、パッドＰ３がリードフレームＲＦ２に接続されないようにし、パッドＰ１がリードフレームＲＦ１に接続されない場合に、パッドＰ３をリードフレームＲＦ２に接続されるようにすることで、入力バッファＩＮ１の入力端子がハイインピーダンス状態となることをなくすことができ、貫通電流が流れることを防止することができる。また、低電位側の電源電位ＶＳＳを供給するリードフレームＲＦ１と、高電位側の電源電位ＶＤＤを供給するリードフレームＲＦ２とが近傍に存在しなくても（図１、図３参照）、ボンディングオプションを実現することが可能である。
【００３８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（低電位側の電源、高電位側の電源等）と共に記載された用語（ＶＳＳ、ＶＤＤ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また半導体集積回路の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また半導体集積回路に配置されるボンディングオプション回路の構成も本実施形態で説明した構成の回路に限定されない。また本実施形態で説明した変形例を組み合わせた構成も本発明の範囲に含むことができる。
【産業上の利用可能性】
【００３９】
本発明は、リードフレームとの間の接続状態に応じた制御信号を出力するボンディングオプション回路、及びそのようなボンディングオプション回路を具備する半導体集積回路において利用可能である。さらに、本発明は、そのような半導体集積回路の検証方法において利用可能である。
【図面の簡単な説明】
【００４０】
【図１】本実施形態の半導体集積回路をパッケージングした半導体装置の例を示す図。
【図２】図１の半導体集積回路内のボンディングオプション回路の構成を示す図。
【図３】図２のボンディングオプション回路の変形例の構成を示す図。
【図４】本実施形態の半導体集積回路をパッケージングした半導体装置の例を示す図。
【図５】図４の半導体集積回路内のボンディングオプション回路の構成を示す図。
【図６】図４のボンディングオプション回路の変形例の構成を示す図。
【符号の説明】
【００４１】
Ｐ１〜Ｐ５  パッド、Ｗ１〜Ｗ４  ボンディングワイヤ、ＲＦ１、ＲＦ２  リードフレーム、ＩＮ１  入力バッファ、ＬＯＴ１、ＬＯＴ２  出力セル、ＬＩＮ１  入力セル
【図１】
2008227212.tif 000003
【図２】
2008227212.tif 000004
【図３】
2008227212.tif 000005
【図４】
2008227212.tif 000006
【図５】
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【図６】
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