(57)【要約】【課題】複数回の書き換えを繰り返した後でも、書き込み状態と消去状態との判別が容易な半導体記憶装置を提供する。【解決手段】メモリ素子ＭＣ０，ＭＣ１，…は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に形成されたチャネル領域と、チャネル領域の一方の側方に形成され、チャネル領域と逆導電型を有する第１の拡散領域と、チャネル領域の他方の側方に形成され、チャネル領域と逆導電型を有する第２の拡散領域と、ゲート電極の一方の側方に形成されて、電荷を保持する機能を有すると共に、複数の記憶状態に書き換え可能である第１のメモリ機能体と、ゲート電極の他方の側方に形成されて、電荷を保持する機能を有すると共に、複数の記憶状態に書き換え可能である第２のメモリ機能体とを備える。この第１のメモリ機能体と第２のメモリ機能体との一方のみに対して情報の消去が行われるようになっている。【選択図】図１
2008227375.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に形成されたチャネル領域と、
上記チャネル領域の一方の側方に形成され、上記チャネル領域と逆導電型を有する第１の拡散領域と、
上記チャネル領域の他方の側方に形成され、上記チャネル領域と逆導電型を有する第２の拡散領域と、
上記ゲート電極の一方の側方に形成されて、電荷を保持する機能を有すると共に、複数の記憶状態に書き換え可能である第１のメモリ機能体と、
上記ゲート電極の他方の側方に形成されて、電荷を保持する機能を有すると共に、複数の記憶状態に書き換え可能である第２のメモリ機能体と
を備えるメモリ素子を具備し、
上記第１の拡散領域に接続された第１のビット線と、
上記第２の拡散領域に接続された第２のビット線と、
上記第１のビット線に接続された第１のビット線電圧発生回路と
を具備し、
上記第１のメモリ機能体と上記第２のメモリ機能体との一方のみに対して情報の消去が行われるようにしたことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記第２のビット線に接続された第２のビット線電圧発生回路を具備することを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記第１のメモリ機能体と上記第２のメモリ機能体との一方の記憶状態が固定されるようにしたことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記第２のビット線はフローティング状態であることを特徴とする半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置において、
上記第１のビット線に接続される入出力端子と、上記第１のビット線電圧発生回路に接続される入出力端子とを備える第１のトランジスタと、
上記第２のビット線に接続される入出力端子と、上記第２のビット線電圧発生回路に接続される入出力端子とを備える第２のトランジスタと、
上記第１，第２のトランジスタのゲートに接続されたビット線選択回路と
を具備することを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
上記メモリ素子は複数あって対をなし、
上記メモリ素子の対の一方の上記第１のメモリ機能体と、上記メモリ素子の対の他方の上記第１のメモリ機能体とは、記憶状態が互いに同一であり、
上記メモリ素子の対の一方の上記第２のメモリ機能体と、上記メモリ素子の対の他方の上記第２のメモリ機能体とは、記録状態が互い異なることを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
上記第１のメモリ機能体へ情報を記憶するか、又は、上記第２のメモリ機能体へ情報を記憶するかを切り替えられるようにしたことを特徴とする半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
上記メモリ素子はサイドウォールメモリであることを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至８のいずれか１つに記載の半導体記憶装置を備えたことを特徴とする表示装置。
【請求項１０】
請求項１乃至８のいずれか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、表示装置及び携帯電子機器に関する。より具体的には、電荷を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置や、そのような半導体記憶装置を備えた表示装置および携帯電子機器に関する。
【背景技術】
【０００２】
近年、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に形成されたチャネル領域と、ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるメモリ素子を備えた半導体記憶装置が提供されている（例えば特許文献１参照）。この半導体記憶装置は微細化が容易であり、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。
【０００３】
上記半導体記憶装置は、図１５に示すようなメモリ素子１５００を備える。このメモリ素子１５００は、半導体基板１５０１の表面に形成されたＰ型ウェル領域１５０２上にゲート絶縁膜１５０３を介してゲート電極１５０４が形成されている。また、上記ゲート電極１５０４の両側にはメモリ機能体１５０５Ａ，１５０５Ｂが形成されている。
【０００４】
上記メモリ機能体１５０５Ａ，１５０５Ｂは、それぞれ、ゲート絶縁膜１５３１，１５３２と、電荷保持膜１５０９とで構成されている。上記電荷保持膜１５０９は電荷を保持するトラップ準位を有して、ゲート絶縁膜１５３１とゲート絶縁膜１５３２とで挟まれている。これにより、上記メモリ機能体１５０５Ａ，１５０５Ｂは、それぞれ、実際に保持することができる。
【０００５】
また、上記メモリ機能体１５０５Ａ，１５０５Ｂのそれぞれの上には、ゲート電極１５３３が形成されている。
【０００６】
また、上記ゲート電極１５０４の両側であってＰ型ウェル領域１５０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１５０７Ａ，１５０７Ｂが形成されている。この拡散領域１５０７Ａ，１５０７Ｂは、それぞれ、オフセット構造を有している。すなわち、上記拡散領域１５０７Ａ，１５０７Ｂは、それぞれ、ゲート電極１５０４下の領域１５２１には形成されておらず、電荷保持膜１５０９下のオフセット領域１５２０がチャネル領域の一部を構成している。
【０００７】
上記構成の半導体記憶装置によれば、メモリ機能体１５０５Ａ，１５０５Ｂのそれぞれに情報を記憶させることにより、１つのメモリ素子１５００に２ビットの情報を記憶することができる。
【０００８】
ところが、上記メモリ素子１５００では十分にメモリウインドウを確保できなくなる。より詳しくは、図１６Ａ，図１６Ｂに示すように、１つのメモリ素子１５００に１ビットの情報を記憶させた場合は、１つのメモリ素子１５００に２ビットの情報を記憶させた場合に比べて、メモリウインドウが大きくなる。
【０００９】
このため、上記半導体記憶装置では、１つのメモリ素子１５００に１ビットの情報を記憶させる方法がとられる。例えば、上記メモリ機能体１５０５Ａ，１５０５Ｂの一方が消去状態にあるとき、他方を書き込み状態として情報を記憶する。
【００１０】
または、上記半導体記憶装置において、２つのメモリ素子１５００に１ビットの情報を記憶させる方法がとられる。例えば、２つのメモリ素子１５００の一方の２つのメモリ機能体１５０５Ａ，１５０５Ｂの記憶状態が消去状態である場合、２つのメモリ素子１５００の他方の２つのメモリ機能体１５０５Ａ，１５０５Ｂを書き込み状態として情報を記憶する。
【００１１】
しかし、これらの方法をとる半導体記憶装置では、メモリ素子１５００に属する２つのメモリ機能体１５０５Ａ，１５０５Ｂの記憶状態を書き換えるため、チャネル領域の両端で、書き換えによる電流劣化の影響を受けていた。そのため、書き換え回数の増加による読み出し電流の劣化（エンデュランス劣化）が顕著であり、複数回の書き換えを繰り返した後では、書き込み状態と消去状態との判別が困難だという問題があった。
【特許文献１】特開２００２−３３４５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の課題は、複数回の書き換えを繰り返した後でも、書き込み状態と消去状態との判別が容易な半導体記憶装置を提供することにある。
【００１３】
また、本発明の他の課題は、そのような半導体記憶装置を備えた表示装置及び携帯電子機器を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明の半導体記憶装置は、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に形成されたチャネル領域と、
上記チャネル領域の一方の側方に形成され、上記チャネル領域と逆導電型を有する第１の拡散領域と、
上記チャネル領域の他方の側方に形成され、上記チャネル領域と逆導電型を有する第２の拡散領域と、
上記ゲート電極の一方の側方に形成されて、電荷を保持する機能を有すると共に、複数の記憶状態に書き換え可能である第１のメモリ機能体と、
上記ゲート電極の他方の側方に形成されて、電荷を保持する機能を有すると共に、複数の記憶状態に書き換え可能である第２のメモリ機能体と
を備えるメモリ素子を具備し、
上記第１の拡散領域に接続された第１のビット線と、
上記第２の拡散領域に接続された第２のビット線と、
上記第１のビット線に接続された第１のビット線電圧発生回路と、
上記第２のビット線に接続された第２のビット線電圧発生回路と
を具備し、
上記第１のメモリ機能体と上記第２のメモリ機能体との一方のみに対して情報の消去が行われるようにしたことを特徴としている。
【００１５】
上記構成の半導体記憶装置によれば、上記第１のメモリ機能体と第２のメモリ機能体との一方のみに対して消去が行われるようにしたので、第１，第２のメモリ機能体のうち、情報が書き込まれたメモリ機能体だけに消去を行うことができる。
【００１６】
したがって、上記第１，第２のメモリ機能体のうちの消去状態のメモリ機能体に消去行為を行わないので、電流劣化を抑えることができる。
【００１７】
したがって、上記第１，第２のメモリ機能体に対して情報の書き換えを繰り返した後、読み出し電流の劣化を抑制することができるので、書き込み状態と消去状態の判別が容易となる。
【００１８】
また、上記半導体装置は、書き込み状態と消去状態の判別が容易であるから、信頼性を高めることができる。
【００１９】
一実施形態の半導体記憶装置では、
上記第２のビット線に接続された第２のビット線電圧発生回路を具備する。
【００２０】
上記実施形態の半導体記憶装置によれば、上記第２のビット線に接続された第２のビット線電圧発生回路を具備するので、第１，第２のメモリ機能体に対して情報を確実に書き込むことができると共に、第１，第２のメモリ機能体の情報を確実に読み出すことができる。
【００２１】
一実施形態の半導体記憶装置では、
上記第１のメモリ機能体と上記第２のメモリ機能体との一方の記憶状態が固定されるようにした。
【００２２】
上記実施形態の半導体記憶装置によれば、上記第１のメモリ機能体と第２のメモリ機能体との一方の記憶状態が固定されるようにしたことによって、第１，第２のメモリ機能体の一方に対しては情報の書き換えを行わないので、電流劣化の影響を受けるのはチャネルの片側だけとなる。
【００２３】
一実施形態の半導体記憶装置では、
上記第２のビット線はフローティング状態である。
【００２４】
上記実施形態の半導体記憶装置によれば、上記第２のビット線はフローティング状態であるので、第２のビット線は電圧発生回路に接続されない。
【００２５】
したがって、上記電圧発生回路を形成しない分、回路面積を縮小することできる。
【００２６】
一実施形態の半導体記憶装置では、
上記第１のビット線に接続される入出力端子と、上記第１のビット線電圧発生回路に接続される入出力端子とを備える第１のトランジスタと、
上記第２のビット線に接続される入出力端子と、上記第２のビット線電圧発生回路に接続される入出力端子とを備える第２のトランジスタと、
上記第１，第２のトランジスタのゲートに接続されたビット線選択回路と
を具備する。
【００２７】
上記実施形態の半導体記憶装置によれば、上記メモリ素子及び第１，第２のビット線がそれぞれ複数ある場合、第１，第２のトランジスタのゲートに接続されたビット線選択回路を具備するので、第１，第２のビット線電圧発生回路の数をそれぞれ１つにしても、複数の第１のビット線の電圧を各１つの第１，第２のビット線電圧発生回路で制御することができると共に、複数の第２のビット線の電圧を各１つの第１，第２のビット線電圧発生回路で制御することができる。
【００２８】
したがって、上記第１，第２のビット線電圧発生回路の数をそれぞれ１つにして、回路面積を縮小することができる。
【００２９】
一実施形態の半導体記憶装置では、
上記メモリ素子は複数あって対をなし、
上記メモリ素子の対の一方の上記第１のメモリ機能体と、上記メモリ素子の対の他方の上記第１のメモリ機能体とは、記憶状態が互いに同一であり、
上記メモリ素子の対の一方の上記第２のメモリ機能体と、上記メモリ素子の対の他方の上記第２のメモリ機能体とは、記録状態が互いに異なる。
【００３０】
上記実施形態の半導体記憶装置によれば、上記メモリ素子の対の一方の第１のメモリ機能体と、メモリ素子の対の他方の第１のメモリ機能体とは、記憶状態が互いに同一であり、メモリ素子の対の一方の第２のメモリ機能体と、メモリ素子の対の他方の第２のメモリ機能体とは、記録状態が互い異なるので、メモリ素子の対の一方の第１のメモリ機能体の記憶状態が判れば、メモリ素子の対の他方の第１のメモリ機能体の記憶状態も判ることができると共に、メモリ素子の対の一方の第２のメモリ機能体の記憶状態が判れば、メモリ素子の対の他方の第２のメモリ機能体の記憶状態も判ることができる。
【００３１】
したがって、上記第１，第２のメモリ機能体の記憶状態の判別に要する時間を短くすることができる。
【００３２】
また、上記メモリ素子の対の一方の出力と、メモリ素子の対の他方の出力とを比較することにより、メモリ素子の対の一方を流れる電流と、メモリ素子の対の他方を流れる電流との差を検知することができる。
【００３３】
したがって、上記メモリ素子の情報を読み出すための基準電圧が不要となり、読み出し動作の信頼性を向上させることができる。
【００３４】
一実施形態の半導体記憶装置では、
上記第１のメモリ機能体へ情報を記憶するか、又は、上記第２のメモリ機能体へ情報を記憶するかを切り替えられるようにした。
【００３５】
上記実施形態の半導体記憶装置によれば、上記第１のメモリ機能体へ情報を記憶するか、又は、上記第２のメモリ機能体へ情報を記憶するかを切り替えられるようにしたので、第１，第２のメモリ機能体のどちらに情報を記憶するかを選択できる。
【００３６】
したがって、ウインドウを大きく取ることのできるメモリ機能体を選択して使用することができる。
【００３７】
一実施形態の半導体記憶装置では、
上記メモリ素子はサイドウォールメモリである。
【００３８】
上記実施形態の半導体記憶装置によれば、上記サイドウォールメモリは微細化が容易であり、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。
【００３９】
なお、上記サイドウォールメモリとは、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側に形成された電荷保持領域とを有し、上記ソース領域とドレイン領域とゲートとの電位を制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して記憶できるメモリをいう。
【００４０】
本発明の表示装置は、
本発明の半導体記憶装置を備えたことを特徴としている。
【００４１】
上記構成の表示装置によれば、本発明の半導体記憶装置を備えるので、比較的簡単な構成によって、液晶パネルのばらつき補正値の記憶装置を作ることができる。
【００４２】
本発明の携帯電子機器は、
本発明の半導体記憶装置を備えたことを特徴としている。
【００４３】
上記構成の携帯電子機器が例えばＩＣ（集積回路）カードである場合、本発明の半導体記憶装置をＩＣカードのデータの情報記憶に用いることによって、ＩＣカードのデータを書き換えることができる。しかも、上記ＩＣカードにおいて書き換えによる劣化が小さくなるので、何度も書き換えることができる高信頼性のＩＣカードを得ることができる。
【００４４】
すなわち、比較的簡単な構成によって、信頼性の高い携帯電子機器が得られる。
【発明の効果】
【００４５】
本発明の半導体記憶装置によれば、メモリ素子の一方のメモリ機能体だけを消去するため、消去時の電流劣化を抑制することができる。そのため、書き換えを繰り返した後の、読み出し電流の劣化を抑制することができ、半導体記憶装置の書き込み状態と消去状態の判別が容易となる。
【発明を実施するための最良の形態】
【００４６】
（第１実施形態）
図１に、本発明の第１実施形態の半導体記憶装置を示す図を示す。
【００４７】
上記半導体記憶装置は、複数の不揮発性のメモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１（ｎ１：１０以上の整数）がマトリクス状に配置されたメモリ素子アレイ１００を備える。
【００４８】
上記メモリ素子アレイ１００の行方向（図１中左右方向）には、同一行に並ぶメモリ素子ＭＣ０，ＭＣ１，…の制御ゲートに接続された複数のワード線ＷＬ０〜ＷＬｎ２（ｎ２：２以上の整数）が延在している。
【００４９】
上記メモリ素子アレイ１００の列方向（図１中上下方向）には、同一列に並ぶメモリ素子ＭＣ０，ＭＣ１，…の入出力端子つまりソースドレインを互いに接続する複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬｎ３（ｎ３：５以上の整数）が延在している。なお、上記ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬｎ３は、第１のビット線又は第２のビット線の一例である。
【００５０】
上記ワード線ＷＬ０〜ＷＬｎ２は行デコーダ１０２に接続されている。この行デコーダ１０２により、ワード線ＷＬ０〜ＷＬｎ２の中から任意のものを選択することができる。
【００５１】
上記ビット線ＢＬ０は第１のビット線電圧発生回路ＶＤＣ０に、また、ビット線ＢＬ１は第２のビット線電圧発生回路ＶＤＣ１に、…、また、ビット線ＢＬｎ３は第（ｎ４＋１）のビット線電圧発生回路ＶＤＣｎ４（ｎ４：５以上の整数）に接続されている。なお、上記第１のビット線電圧発生回路ＶＤＣ０、第２のビット線電圧発生回路ＶＤＣ１、…、第（ｎ４＋１）のビット線電圧発生回路ＶＤＣｎ４は、第１のビット線電圧発生回路又は第２のビット線電圧発生回路の一例である。
【００５２】
上記ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬｎ３はセンスアンプ１０１に接続される。
【００５３】
上記メモリ素子ＭＣ０，ＭＣ１，…は、それぞれ、図２示すメモリ素子２００と同一の構成を有している。
【００５４】
上記メモリ素子２００は、Ｐ型ウェル領域２０２が表面に形成された半導体基板２０１と、Ｐ型ウェル領域２０２上にゲート絶縁膜２０３を介して形成されたゲート電極２０４と、ゲート電極２０４下に形成されたチャネル領域２１０と、チャネル領域２１０の一方の側方であってＰ型ウェル領域２０２内に形成された第１の拡散領域２０７Ａと、チャネル領域２１０の他方の側方であってＰ型ウェル領域２０２内に形成された第２の拡散領域２０７Ｂと、ゲート電極２０４の一方の側方に形成された第１のメモリ機能体２０５Ａと、ゲート電極２０４の他方の側方に形成された第２のメモリ機能体２０５Ｂとを備えている。
【００５５】
上記第１，第２の拡散領域２０７Ａ，２０７Ｂは、それぞれ、Ｐ型ウェル領域２０２の導電型とは逆の導電型つまりＮ型を有して、ソース領域又はドレイン領域として機能する。また、上記第１，第２の拡散領域２０７Ａ，２０７Ｂは、それぞれ、オフセット構造を有している。つまり、上記第１，第２の拡散領域２０７Ａ，２０７Ｂにおいて、ゲート電極２０４側の端はゲート電極２０４下に位置していない。
【００５６】
上記第１，第２のメモリ機能体２０５Ａ，２０５Ｂは、それぞれ、電荷を保持するトラップ準位を有する電荷保持膜２０９を含み、複数の記憶状態に書き換え可能である。上記第１，第２のメモリ機能体２０５Ａ，２０５Ｂは、それぞれ、ゲート電極２０４の側面に接触している。
【００５７】
また、上記第１，第２のメモリ機能体２０５Ａ，２０５Ｂは、それぞれ、ゲート絶縁膜２０３の一部を含んでいる。具体的には、上記第１のメモリ機能体２０５Ａはゲート絶縁膜２０３の一方の端部を含み、第１のメモリ機能体２０５Ｂはゲート絶縁膜２０３の他方の端部を含んでいる。
【００５８】
以下、図１を用いて、上記メモリ素子，ＭＣ１，…，ＭＣｎ１の消去動作を説明する。
【００５９】
上記第１のビット線電圧発生回路ＶＤＣ０の出力を５Ｖにし、第２のビット線電圧発生回路ＶＤＣ１の出力を０Ｖにする。そして、上記ワード線ＷＬ０，ＷＬ１，…，ＷＬｎ２の全てに適当な電圧（例えば−５Ｖ）を印加する。これにより、上記メモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１のうち、ビット線ＢＬ０に接続されたもの全てに関して、ビット線ＢＬ０にある一方のメモリ機能体（第１のメモリ機能体２０５Ａ又は第２のメモリ機能体２０５Ｂ）のみの記憶情報を消去することができる。
【００６０】
より詳しく説明すると、図３に示すように、上記メモリ素子２００の第１のメモリ機能体２０５Ａに記憶された情報を消去するには、第１の拡散領域２０７Ａに正電圧（例えば＋５Ｖ）、Ｐ型ウェル領域２０２に０Ｖを印加して、第１の拡散領域２０７ＡとＰ型ウェル領域２０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極２０４に負電圧（例えば−５Ｖ）を印加する。そうすると、上記ＰＮ接合のうちゲート電極２０４付近では、負電圧が印加されたゲート電極２０４の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルにより上記ＰＮ接合のＰ型ウェル領域２０２側にホットホール（高エネルギの正孔）が発生する。このホットホールが負の電位を持つゲート電極２０４方向に引き込まれる結果、第１のメモリ機能体２０５Ａにホール注入が行われる。このようにして、第１のメモリ機能体２０５Ａの記憶情報の消去が行われる。このとき、上記第２の拡散領域２０７Ｂには０Ｖを印加すればよい。
【００６１】
また、上記第２のメモリ機能体２０５Ｂを消去する場合は、図３に示す電圧条件において第１の拡散領域２０７Ａと第２の拡散領域２０７Ｂとの電位を入れ替えればよい。
【００６２】
次に、図１を用いて、上記メモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１の情報の書き込み動作を説明する。
【００６３】
上記メモリ素子ＭＣ０においてビット線ＢＬ０側にあるメモリ機能体に情報を書き込む場合、第１のビット線電圧発生回路ＶＣＤ０の出力を５Ｖにし、第２のビット線電圧発生回路ＶＣＤ１の出力を０Ｖにする。そうすると、上記ビット線ＢＬ０の印加電圧は５Ｖ、ビット線ＢＬ１の印加電圧は０Ｖとなる。この状態で、上記ワード線ＷＬ０に例えば５Ｖの電圧を印加すると、メモリ素子ＭＣ０のみに、ゲート電圧５Ｖ、ソース電圧０Ｖ、ドレイン電圧５Ｖが印加される。これにより、上記メモリ素子ＭＣ０において、ビット線ＢＬ０側にあるメモリ機能体（第１のメモリ機能体２０５Ａ又は第２のメモリ機能体２０５Ｂ）に情報が書き込まれる。
【００６４】
より詳しく説明すると、図４に示すように、第１のメモリ機能体２０５Ａに情報を書き込むには、第１のメモリ機能体２０５Ａに電子を注入する。このため、上記Ｎ型の第２の拡散領域２０７Ｂをソース電極とする一方、Ｎ型の第１の拡散領域２０７Ａをドレイン電極とする。例えば、上記第２の拡散領域２０７Ｂ及びＰ型ウェル領域２０２に０Ｖ、第１の拡散領域２０７Ａに＋５Ｖ、ゲート電極２０４に＋５Ｖを印加する。このような電圧条件によれば、反転層４０１が第２の拡散領域２０７Ｂ（ソース電極）から伸びるが、第１の拡散領域２０７Ａ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第１の拡散領域２０７Ａ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギの伝導電子）となる。このホットエレクトロンが第１のメモリ機能体２０５Ａに注入されることにより、第１のメモリ機能体２０５Ａは情報が書き込まれた状態となる。
【００６５】
なお、上記第２のメモリ機能体２０５Ｂ近傍では、ホットエレクトロンが発生しないため、第２のメモリ機能体２０５Ｂへのホットエレクトロンの注入は発生しない。つまり、上記第２のメモリ機能体２０５Ｂは情報が書き込まれた状態とならない。
【００６６】
次に、図１を用いて、上記メモリ素子ＭＣ０の情報の読み出し動作について説明する。
【００６７】
上記メモリ素子ＭＣ０においてビット線ＢＬ０側にあるメモリ機能体に書き込まれた情報を読み出す場合、第１のビット線電圧発生回路ＶＤＣ０の出力を０Ｖにし、第２のビット線電圧発生回路ＶＤＣ１の出力を１．２Ｖにする。また、上記行デコーダ１０２により、ワード線ＷＬ０の印加電圧を３Ｖにする。そうすると、上記メモリ素子ＭＣ０のみに、ゲート電圧３Ｖ、ソース電圧０Ｖ、ドレイン電圧１．２Ｖが印加され、メモリ素子ＭＣ０に電流が流れ、ビット線ＢＬ０が充電される。そして、ある所定時間経過後、ワード線ＷＬ０の電圧を０Ｖにして、ビット線ＢＬ０の充電を終了させる。このとき、上記メモリ素子ＭＣ０が消去状態であるとき、メモリ素子ＭＣ０の電流駆動力は大きいため、充電後のビット線ＢＬ０の電圧は高くなる。一方、上記メモリ素子ＭＣ１が書き込み状態であるとき、メモリ素子ＭＣ０の電流駆動力は小さいため、充電後のビット線ＢＬ０の電圧は低い。したがって、上記ワード線ＷＬ０の電圧を０Ｖにした後、ビット線ＢＬ０の電圧と基準電圧をセンスアンプ１０１で比較することによって、メモリ素子ＭＣ０においてビット線ＢＬ０側にある一方のメモリ機能体の記憶情報を読み出すことができる。
【００６８】
上述したような情報の書き込みと消去を繰り返すことによって、エンデュランス劣化がおきる。例えば、上記第１のメモリ機能体２０５Ａと第２のメモリ機能体２０５Ｂとの両方が書き込み状態にあり、この状態から第１のメモリ機能体２０５Ａを消去状態に第２のメモリ機能体２０５Ｂを書き込み状態にするとき、第１のメモリ機能体２０５Ａと第２のメモリ機能体２０５Ｂの両方を消去状態にした後、第２のメモリ機能体２０５Ｂに書き込むと、エンデュランス劣化が起き易くなるので、上記第１実施形形態の半導体記憶装置では、そのような処理を行わない。
【００６９】
すなわち、上記第１実施形態の半導体記憶装置において、例えば、第１のメモリ機能体２０５Ａと第２のメモリ機能体２０５Ｂの両方が書き込み状態にあり、この状態から第１のメモリ機能体２０５Ａを消去状態に第２のメモリ機能体２０５Ｂを書き込み状態にするとき、第１のメモリ機能体２０５Ａだけに消去を行う。
【００７０】
したがって、書き込み・消去の回数を減らすことができ、エンデュランス劣化が起き難くなる。
【００７１】
（第２実施形態）
本発明の第２実施形態の半導体記憶装置の概略構成は、上記第１実施形態の半導体記憶装置の概略構成と同一である。つまり、本発明の第２実施形態の半導体記憶装置は、図１の概略構成を有する。
【００７２】
本発明の第２実施形態の半導体記憶装置におけるメモリ素子では、例えば、第２のメモリ機能体には書き込みや消去による電荷を注入せず、第１のメモリ機能体の記憶状態を書き換える。
【００７３】
又は、上記メモリ素子では、第２のメモリ機能体に対して一度だけ書き込み若しくは消去を行い、第１のメモリ機能体の情報を書き換える。つまり、上記第１のメモリ機能体に対してのみ、情報の書き込み及び消去を繰り返す。これにより、エンデュランス劣化が起きるのは、情報の書き込み及び消去を繰り返された第１のメモリ機能体近傍のチャネル領域のみである。
【００７４】
したがって、上記第１，第２のメモリ機能体の両方に対して、情報の書き込み及び消去を繰り返す場合に比べて、エンデュランス劣化が起き難くなる。
【００７５】
図５に、一方のメモリ機能体のみに情報の書き込み及び消去を繰り返し、他方のメモリ機能体には一度だけ情報の消去を行ったメモリ素子について、書き込み状態と消去状態の電流差（以下、「相補電流差」と呼ぶ。）のエンデュランス特性を点線で示すと共に、両方のメモリ機能体に情報の書き込み及び消去を繰り返したメモリ素子の相補電流差のエンデュランス特性を実線で示す。また、図５で示した測定には図６に示すサイドウォールメモリ６００を用いた。
【００７６】
上記サイドウォールメモリ６００では、半導体層の一例としての半導体基板６０１上にゲート絶縁膜６０３を介してゲート電極１０４が形成されている。このゲート電極６０４の一方の側方には第１のメモリ機能体６０５Ａが形成され、ゲート電極６０４の他方の側方には第２のメモリ機能体６０５Ｂが形成されている。
【００７７】
また、上記半導体基板６０１内であってゲート電極６０４下にはチャネル領域６１０が形成されている。このチャネル領域６１０は、オフセット領域６２０とゲート電極下領域６２１とから成っている。
【００７８】
また、上記半導体基板６０１内において、チャネル領域６１０の一方の側方には第１の拡散領域６０７Ａが形成され、チャネル領域６１０の他方の側方には第２の拡散領域６０７Ｂが形成されている。この第１，第２の拡散領域６０７Ａ，６０７Ｂは、それぞれ、チャネル領域６１０の導電型とは逆の導電型を有する。
【００７９】
上記第１，第２のメモリ機能体６０５Ａ，６０５Ｂは、それぞれ、電荷を保持する機能を有すると共に、複数の記憶状態に書き換え可能である。より詳しくは、上記第１，第２のメモリ機能体６０５Ａ，６０５Ｂは、それぞれ、シリコン酸化膜（トンネル酸化膜）６１１，６１２を有すると共に、シリコン酸化膜６１１とシリコン酸化膜６１２とで挟まれて電荷保持膜となるシリコン窒化膜６１３を有する。このシリコン窒化膜６１３は、電荷を保持するトラップ準位を有する。なお、上記シリコン窒化膜６１３を強誘電体で置き換えてもよい。
【００８０】
また、上記サイドウォールメモリ６００のようなメモリの製造方法は例えば特開２００４−２４７４３６号公報に詳細に示されている。
【００８１】
本測定に用いたサイドウォールメモリの素子パラメータは、ゲート絶縁膜６０３の膜厚＝６．７ｎｍ、シリコン酸化膜６１２の膜厚＝６．７ｎｍ、オフセット領域６２０の図６中左右方向の長さ＝数ｎｍ、ゲート電極６０４の図６中左右方向の長さ＝１３０ｎｍ、シリコン窒化膜６１３の膜厚＝１２ｎｍである。
【００８２】
上記第１，第２のメモリ機能体６０５Ａ，６０５Ｂの両方に情報の書き込み及び消去を繰り返す場合、第１の拡散領域６０７Ａおよびゲート電極６０４に５Ｖの電圧を１ｕｓｅｃ印加し、第１のメモリ機能体６０５Ａを書き込み状態にした後、第２の拡散領域６０７Ｂ及びゲート電極６０４に５Ｖの電圧を１ｕｓｅｃ印加し、第２のメモリ機能体６０５Ｂを書き込み状態にする。この状態が両側書き換え時の書き込み状態である。上記書き込み状態で、ゲート電極６０４に３Ｖ、第１，第２の拡散領域６０７Ａ，６０７Ｂの一方に１．２Ｖの電圧を印加し、読み出し電流を測定する。その後、上記ゲート電極６０４に−５Ｖ、第１，第２の拡散領域６０７Ａ，６０７Ｂの両方に５Ｖの電圧を１０ｍｓｅｃ印加し、第１，第２のメモリ機能体６０５Ａ，６０５Ｂの両方を消去状態にする。この消去状態で、上記ゲート電極６０４に３Ｖ、第１，第２の拡散領域６０７Ａ，６０７Ｂの一方に１．２Ｖの電圧を印加し、読み出し電流を測定する。上記消去状態と上記書き込み状態との読み出し電流の差がメモリウインドウである。上記した書き込みと消去の１サイクルがエンデュランス１回である。
【００８３】
これに対して、上記第１のメモリ機能体２０５Ａに対してのみ、情報の書き込み及び消去を繰り返す場合、つまり、片側書き換えの場合、第１の拡散領域６０７Ａとゲート電極６０４に５Ｖを印加し、第１のメモリ機能体６０５Ａを書き込み状態にする。この状態が片側書き換えの書き込み状態である。上記書き込み状態で、ゲート電極６０４に３Ｖ、第２の拡散領域６０７Ｂに１．２Ｖを印加し、読み出し電流を測定する。その後、上記ゲート電極６０４に−５Ｖ、第１の拡散領域６０７Ａに５Ｖを印加し、第１のメモリ機能体６０５Ａを消去状態にする。この消去状態で、上記ゲート電極６０４に３Ｖ、第２の拡散領域６０７Ｂに１．２Ｖを印加し、読み出し電流を測定する。上記消去状態と上記書き込み状態との読み出し電流の差がメモリウインドウである。上記した書き込みと消去の１サイクルがエンデュランス１回である。図５には、素子間のばらつきを考慮し、いくつかの素子で行った測定の平均値を示している。
【００８４】
図５から判るように、書き換え回数が１００回以下では、両側書き換えの相補電流差は片側書き換えよりも大きいが、書き換え回数が１００回をこえると、片側書き換えの相補電流差の方が両側書き換えよりも大きくなる。
【００８５】
以上の説明から明らかなように、本発明の第２実施形態の半導体記憶装置では、第１のメモリ機能体６０５Ａに対してのみ、情報の書き込み及び消去を繰り返すので、第１，第２のメモリ機能体６０５Ａ，６０５Ｂの両方に情報の書き込み及び消去を繰り返す場合に比べて、エンデュランス劣化を抑えることができる。したがって、書き換えを繰り返した後の書き込み状態と消去状態との判別を容易とすることができる。
【００８６】
上記第２実施形態では、図６に示すサイドウォールメモリ６００を用いていたが、図７のメモリ素子７００、図８のメモリ素子８００、図９のメモリ素子９００、又は、図１０のメモリ素子１０００を用いてもよい。
【００８７】
図７において、７０１は半導体層の一例としての半導体基板、７０３はゲート絶縁膜、７０４はゲート電極、７０５Ａは第１のメモリ機能体、７０５Ｂは第２のメモリ機能体、７０７Ａは第１の拡散領域、７０７Ｂは第２の拡散領域、７０９は電荷保持膜、７１０はチャネル領域である。
【００８８】
図８において、８０１は半導体層の一例としての半導体基板、８０３，８３１，８３２はゲート絶縁膜、８０４，８３３はゲート電極、８０５Ａは第１のメモリ機能体、８０５Ｂは第２のメモリ機能体、８０７Ａは第１の拡散領域、８０７Ｂは第２の拡散領域、８０９は電荷保持膜、８１０はチャネル領域である。
【００８９】
図９において、９０１は半導体層の一例としての半導体基板、９０３，９３１，９３２はゲート絶縁膜、９０４はゲート電極、９０５Ａは第１のメモリ機能体、９０５Ｂは第２のメモリ機能体、９０７Ａは第１の拡散領域、９０７Ｂは第２の拡散領域、９０９は電荷保持膜、９１０はチャネル領域である。
【００９０】
図１０において、１００１は半導体層の一例としての半導体基板、１００３，１０３２はゲート絶縁膜、１００４はゲート電極、１００５Ａは第１のメモリ機能体、１００５Ｂは第２のメモリ機能体、１００７Ａは第１の拡散領域、１００７Ｂは第２の拡散領域、１００９は電荷保持膜、１０１０はチャネル領域である。
【００９１】
また、上記メモリ素子７００，８００，９００，１０００でなくても、チャネル領域の両端の上方に２つの蓄積ノード（蓄積層や蓄積部）を持つメモリ素子であれば、サイドウォールメモリ６００の代わりに用いてもよい。
【００９２】
（第３実施形態）
図１１に、本発明の第３実施形態の半導体記憶装置の概略構成図を示す。
【００９３】
上記第３実施形態の半導体記憶装置は、各メモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１（ｎ１：１０以上の整数であって奇数）の２つの入出力端子の一方が第１のビット線電圧発生回路ＶＤＣ０、第３のビット線電圧発生回路ＶＤＣ０、…、第（ｎ４＋１）のビット線電圧発生回路ＶＤＣｎ４（ｎ４：５以上の整数であって偶数）に接続され、かつ、各メモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１の２つの入出力端子の他方がセンスアンプ１０１に接続されている点が、上記第１実施形態と異なっている。
【００９４】
つまり、上記第３実施形態の半導体記憶装置は、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…，ＢＬｎ３（ｎ３：５以上の整数であって偶数）のうち、ビット線ＢＬ１，ＢＬ３，…，ＢＬｎ３−１がフローティング状態にされる点が、上記第１実施形態と異なっている。
【００９５】
また、上記第３実施形態の半導体記憶装置は、上記第１実施形態と同様に、複数の不揮発性のメモリ素子ＭＣ０，ＭＣ１，…がマトリクス状に配置されてなるメモリ素子アレイ１００を備えている。
【００９６】
上記メモリ素子アレイ１００においては、同一行に並ぶメモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１の制御ゲートと行デコーダ１０２とが互いにワード線ＷＬ０〜ＷＬｎ２（ｎ２：２以上の整数）で接続されている。また、上記メモリ素子アレイ１００においては、同一列に並ぶメモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１の入出力端子つまりソースドレインが互いにビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…で接続されている。
【００９７】
上記行デコーダ１０２は、ワード線ＷＬ０〜ＷＬｎ２の中から任意のものに電圧を印加することができる。
【００９８】
上記メモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１のは、それぞれ、図２示すメモリ素子２００の構成と同一の構成を有している。このメモリ素子２００の構成については、上記第１実施形態で説明したので省略する。
【００９９】
以下、図１１を用いて、上記メモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１の消去動作を説明する。
【０１００】
上記第１のビット線電圧発生回路ＶＤＣ０の出力を５Ｖにする。また、上記ビット線ＢＬ１はセンスアンプを通して放電して０Ｖにし、フローティング状態にする。また、上記ワード線ＷＬ０，ＷＬ１，…，ＷＬｎに適当な電圧（例えば−５Ｖ）を印加する。これにより、上記メモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１のうち、ビット線ＢＬ０に接続されたもの全てに関して、ビット線ＢＬ０側にある一方のメモリ機能体のみの記憶情報を消去することができる。
【０１０１】
以下、図１１を用いて、上記メモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１の書き込み動作を説明する。
【０１０２】
上記第１のビット線電圧発生回路ＶＤＣ０の出力を５Ｖにする。また、上記ビット線ＢＬ１はセンスアンプを通して放電して０Ｖにし、フローティング状態にする。そうすると、上記ビット線ＢＬ０の印加電圧は５Ｖ、ビット線ＢＬ１の印加電圧は０Ｖとなる。この状態で、上記ワード線ＷＬ０に例えば５Ｖの電圧を印加すると、メモリ素子ＭＣ０のみに、ゲート電圧５Ｖ、ソース電圧０Ｖ、ドレイン電圧５Ｖが印加される。これにより、上記メモリ素子ＭＣ０において、ビット線ＢＬ０側にある一方のメモリ機能体に情報が書き込まれる。
【０１０３】
以下、図１１を用いて、上記メモリ素子ＭＣ０，ＭＣ１，…，ＭＣｎ１の読み出し動作を説明する。
【０１０４】
上記メモリ素子ＭＣ０においてビット線ＢＬ０側にある一方のメモリ機能体に書き込まれた情報を読み出す場合、第１のビット線電圧発生回路ＶＤＣ０の出力を０．８Ｖにする。また、上記行デコーダ１０２により、ワード線ＷＬ０の印加電圧を３Ｖにする。そうすると、上記メモリ素子ＭＣ０のみに、ゲート電圧３Ｖ、ソース電圧０Ｖ、ドレイン電圧０．８Ｖが印加され、メモリ素子ＭＣ０に電流が流れ、ビット線ＢＬ１が充電される。そして、ある所定時間経過後、ワード線ＷＬ０の電圧を０Ｖにして、ビット線ＢＬ１の充電を終了させる。このとき、上記メモリ素子ＭＣ０が消去状態であると、メモリ素子ＭＣ０の電流駆動力は大きいため、充電後のビット線ＢＬ１の電圧は高くなる。一方、上記メモリ素子ＭＣ０が書き込み状態であると、メモリ素子ＭＣ０の電流駆動力は小さいため、充電後のビット線ＢＬ１の電圧は低い。したがって、上記ワード線ＷＬ０の電圧を０Ｖにした後、ビット線ＢＬ１の電圧と基準電圧をセンスアンプ１０１で比較することによって、メモリ素子ＭＣ０においてビット線ＢＬ０側にある一方のメモリ機能体の記憶情報を読み出すことができる。
【０１０５】
上記第３実施形態の半導体記憶装置によれば、上記第２実施形態の半導体記憶装置と同様の効果を得ることができると共に、上記第２実施形態の半導体記憶装置よりも、ビット線電圧発生回路が少ないので、回路面積を縮小することができる。
【０１０６】
（第４実施形態）
図１２は、本発明の第４実施形態の半導体記憶装置の概略構成図である。
【０１０７】
上記第４実施形態の半導体記憶装置は、ビット線選択回路１０３、偶数番ビット線電圧発生回路１０８、奇数番ビット線電圧発生回路１０９、トランジスタＴ０，Ｔ１，…、選択線ＳＥＬ０，ＳＥＬ１，…、トランジスタＴ０，Ｔ１，…を備える点が、上記第１実施形態と異なっている。なお、上記偶数番ビット線電圧発生回路１０８は第１のビット線電圧発生回路又は第２のビット線電圧発生回路の一例である。また、上記偶数番ビット線電圧発生回路１０８が第１のビット線電圧発生回路の一例である場合、奇数番ビット線電圧発生回路１０９は第２のビット線電圧発生回路の一例である。また、上記偶数番ビット線電圧発生回路１０８が第２のビット線電圧発生回路の一例である場合、奇数番ビット線電圧発生回路１０９は第１のビット線電圧発生回路の一例である。また、上記トランジスタＴ０，Ｔ１，…は、第１のトランジスタ又は第２のトランジスタの一例である。
【０１０８】
また、上記第４実施形態の半導体記憶装置は、上記第１実施形態と同様に、複数の不揮発性のメモリ素子ＭＣ０，ＭＣ１，…がマトリクス状に配置されてなるメモリ素子アレイ１００を備えている。
【０１０９】
上記メモリ素子アレイ１００においては、同一行に並ぶメモリ素子ＭＣ０，ＭＣ１，…の制御ゲートと行デコーダ１０２とが互いにワード線ＷＬ０〜ＷＬｎ２（ｎ２：２以上の整数）で接続されている。また、上記メモリ素子アレイ１００においては、同一列に並ぶメモリ素子ＭＣ０，ＭＣ１，…の入出力端子つまりソースドレインが互いにビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…で接続されている。
【０１１０】
上記行デコーダ１０２は、ワード線ＷＬ０〜ＷＬｎ２の中から任意のものに電圧を印加することができる。
【０１１１】
上記ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…の一端はセンスアンプ１０１に接続されている。また、上記ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…の他端は、例えば電界効果トランジスタ等のトランジスタＴ０，Ｔ１，…を介して偶数番ビット線電圧発生回路１０８又は奇数番ビット線電圧発生回路１０９に接続されている。
【０１１２】
上記トランジスタＴ０，Ｔ１，…の制御ゲートは、選択線ＳＥＬ０，ＳＥＬ１，…を介してビット線選択回路１０３に接続されている。
【０１１３】
上記メモリ素子ＭＣ０，ＭＣ１，…は、それぞれ、図２示すメモリ素子２００の構成と同一の構成を有している。このメモリ素子２００の構成については、上記第１実施形態で説明したので省略する。
【０１１４】
以下、図１２を用いて、上記メモリ素子ＭＣ０，ＭＣ１，…の消去動作を説明する。
【０１１５】
上記偶数番ビット線電圧発生回路１０８の出力を５Ｖにし、奇数番ビット線電圧発生回路１０９を０Ｖにする。そして、上記ワード線ＷＬ０，ＷＬ１，…，ＷＬｎ２に適当な電圧（例えば−５Ｖ）を印加する。これにより、上記メモリ素子ＭＣ０，ＭＣ１，…の全てにおいて、偶数番ビット線側つまりビット線ＢＬ０，ＢＬ２，ＢＬ４側にある一方のメモリ機能体のみの情報を消去することができる。
【０１１６】
以下、図１２を用いて、上記メモリ素子ＭＣ０，ＭＣ１，…の書き込み動作を説明する。
【０１１７】
上記メモリ素子ＭＣ０において、偶数番ビット線側つまりビット線ＢＬ０側にある一方のメモリ機能体に書き込む場合、偶数ビット線電圧発生回路１０８の出力を５Ｖにし、奇数番ビット線電圧発生回路１０９を０Ｖにする。そして、上記ビット線選択回路１０３により、選択線ＳＥＬ０，ＳＥＬ１に５Ｖを印加して、トランジスタＴ０，Ｔ１をオンする。これにより、上記ビット線ＢＬ０の印加電圧が５Ｖ、ビット線ＢＬ１の印加電圧が０Ｖとなる。この状態で、上記ワード線ＷＬ０に５Ｖの電圧を印加すると、メモリ素子ＭＣ０のみに、ゲート電圧５Ｖ、ソース電圧０Ｖ、ドレイン電圧５Ｖが印加される。これにより、上記メモリ素子ＭＣ０において、ビット線ＢＬ０側にある一方のメモリ機能体に情報が書き込まれる。
【０１１８】
以下、図１２を用いて、上記メモリ素子ＭＣ０，ＭＣ１，…の読み出し動作を説明する。
【０１１９】
上記メモリ素子ＭＣ０において、偶数番ビット線側つまりビット線ＢＬ０側にある一方のメモリ機能体に書き込まれた情報を読み出す場合、偶数番ビット線電圧発生回路１０８および奇数番ビット線電圧発生回路１０９の両方の出力を１．２Ｖにする。
【０１２０】
そして、上記ビット線選択回路１０３により、選択線ＳＥＬ１，ＳＥＬ２に３Ｖを印加して、トランジスタＴ０，Ｔ１をオンする。また、上記行デコーダ１０２により、ワード線ＷＬ０に３Ｖを印加する。そうすると、上記メモリ素子ＭＣ０のみに、ゲート電圧３Ｖ、ソース電圧０Ｖ、ドレイン電圧１．２Ｖが印加され、メモリ素子ＭＣ０に電流が流れ、ビット線ＢＬ０が充電される。そして、ある所定時間経過後、ワード線ＷＬ０の電圧を０Ｖにして、ビット線ＢＬ０の充電を終了させる。このとき、上記メモリ素子ＭＣ０が消去状態であると、メモリ素子ＭＣ０の電流駆動力は大きいため、充電後のビット線ＢＬ０の電圧は高くなる。一方、上記メモリ素子ＭＣ１が書き込み状態であると、メモリ素子ＭＣ０の電流駆動力は小さいため、充電後のビット線ＢＬ０の電圧は低い。したがって、上記ワード線ＷＬ０の電圧を０Ｖにした後、ビット線ＢＬ０の電圧と基準電圧をセンスアンプ１０１で比較することによって、メモリ素子ＭＣ０においてビット線ＢＬ０側にある一方のメモリ機能体の記憶情報を読み出すことができる。
【０１２１】
上記第４実施形態の半導体記憶装置によれば、上記第２実施形態の半導体記憶装置と同様の効果を得ることができると共に、１つの偶数番ビット線電圧発生回路１０８と１つの奇数番ビット線電圧発生回路１０９で複数のビット線ＢＬ，ＢＬ１，…の電圧を制御するので、回路面積を縮小することができる。
【０１２２】
（第５実施形態）
図１３に、本発明の第５実施形態の半導体記憶装置の概略構成図を示す。
【０１２３】
上記第５実施形態の半導体記憶装置が上記第４実施形態の半導体記憶装置と異なると点は、メモリ素子ＭＣ０とメモリ素子ＭＣ１とがメモリ素子対１１０を構成し、メモリ素子ＭＣ０，ＭＣ１のそれぞれが有する一方のメモリ機能体の記憶情報が互いに同一であり、メモリ素子ＭＣ０，ＭＣ１のそれぞれが有する他方のメモリ機能体の記憶情報が互いに異なる点である。
【０１２４】
以下、図１３を用いて、上記メモリ素子対１１０の記憶状態と読み出し動作とについて説明する。
【０１２５】
上記メモリ素子ＭＣ０のビット線ＢＬ０側のメモリ機能体の状態と、メモリ素子ＭＣ１のビット線ＢＬ２側のメモリ機能体の状態とが、互いに異なる。例えば、上記メモリ素子ＭＣ０のビット線ＢＬ０側のメモリ機能体が書き込み状態であるとき、メモリ素子ＭＣ１のＢＬ２側のメモリ機能体は消去状態である。また、上記メモリ素子ＭＣ０のビット線ＢＬ０側のメモリ機能体が消去状態であるとき、メモリ素子ＭＣ１のビット線ＢＬ２側のメモリ機能体は書き込み状態である。上記メモリ機能体の書き込み消去は第１実施形態と同様の方法で行われる。
【０１２６】
上記メモリ素子対１１０の読み出し時、例えば、メモリ素子ＭＣ０が書き込み状態であり、メモリ素子ＭＣ１が消去状態であると、奇数ビット線電圧回路１０９の出力を１．２Ｖにし、トランジスタＴ１を動作させると、ビット線ＢＬ１に１．２Ｖが充電される。そして、上記ワード線ＷＬ０に３Ｖを印加し、２つのメモリ素子ＭＣ０，ＭＣ１を動作させ、ある時間の経過後、ワード線ＷＬ０をグランドにすると、ワード線ＷＬ０に電圧が印加されている間だけ、メモリ素子ＭＣ０，ＭＣ１の電流駆動力に応じてビット線ＢＬ０とビット線ＢＬ２が充電される。書き込み状態のメモリ素子ＭＣ０は消去状態のメモリ素子ＭＣ１よりも駆動力が小さいため、ビット線ＢＬ０の電圧はビット線ＢＬ１の電圧よりも小さくなる。したがって、上記センスアンプ１０１により、ビット線ＢＬ０の電圧とビット線ＢＬ１の電圧とを比較することにより、メモリ素子ＭＣ０の記憶状態を読み出すことができる。
【０１２７】
また、上記メモリ素子ＭＣ０が消去状態であり、メモリ素子ＭＣ１が書き込み状態であるとき、ビット線ＢＬ０の電圧はビット線ＢＬ１の電圧よりも大きくなる。
【０１２８】
（第６実施形態）
図１４に、本発明の第６実施形態のデジタルカメラ１４００のブロック図を示す。このデジタルカメラ１４００は不揮発性メモリ１４０８，１４１９を備え、この不揮発性メモリ１４０８に撮影画像の記憶に用いると共に、不揮発性メモリ１４１９を液晶パネル１４２２のばらつき補正値の記憶に用いている。なお、上記デジタルカメラ１４００は電子機器の一例である。
【０１２９】
上記デジタルカメラ１４００は、パワースイッチ１４０１、電池１４０２、ＤＣ／ＤＣコンバータ１４０３、シャッタ１４０４、ＣＰＵ（中央演算装置）１４０６、ＤＲＡＭ（Dynamic Random Access Memory）１４０７、不揮発性メモリ１４０８、映像処理部１４１０、レンズ１４１６、光学系駆動部１４１７、ＣＣＤ（Charge Coupled Device）１４１８、Ａ／Ｄコンバータ１４２０、液晶ドライバ１４２１及び液晶パネル１４２２を備えている。上記不揮発性メモリ１４０８は上記第１乃至５実施形形態のうちのいずれかの半導体記憶装置から成る。
【０１３０】
上記映像処理部１４１０は、データバッファ１４１１、ＪＰＥＧ（ジェイペグ）処理部１４１２、ＭＰＥＧ（エムペグ）処理部１４１３及びビデオエンコーダ１４１４を有している。
【０１３１】
上記液晶ドライバ１４２１は不揮発性メモリ１４１９を有している。この不揮発性メモリ１４１９は上記第１乃至５実施形形態のうちのいずれかの半導体記憶装置から成る。
【０１３２】
上記ＣＰＵ１４０６は、不揮発性メモリ１４０８，１４１９の情報の読み出し、書き込み、消去を制御する。
【０１３３】
上記構成のデジタルカメラ１４００によれば、操作者によりパワースイッチ１４０１がオンされると、電池１４０２から供給される電力がＤＣ／ＤＣコンバータ１４０３で所定電圧に変圧されて、各部品に供給される。
【０１３４】
上記レンズ１４１６から入った光は、ＣＣＤ１４１８で電流に変換され、Ａ／Ｄコンバータ１４２０でデジタル信号となり、映像処理部１４１０のデータバッファ１４１１に入力される。上記データバッファ１４１１に入力された信号は、ＭＰＥＧ処理部１４１３で動画処理され、ビデオエンコーダ１４１４を経てビデオ信号となり、液晶ドライバ１４２１を経て、液晶パネル１４２２に入力される。このとき、上記液晶ドライバ１４２１は、内蔵の不揮発性メモリ１４１９のデータを用いて、液晶パネル１４２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつき等）を補正している。
【０１３５】
上記シャッタ１４０４が操作者により押下されると、データバッファ１４１１の情報が、ＪＰＥＧ処理部１４１２を経て静止画として処理され、フラッシュメモリ１４０８に記録される。この不揮発性メモリ１４０８には、撮影画像情報の他、システムプログラム等も記録されている。
【０１３６】
上記ＤＲＡＭ１４０７は、ＣＰＵ１４０６や映像処理部１４６０の様々な処理過程で発生するデータの一時記憶用に利用される。
【０１３７】
上記不揮発性メモリ１４０８，１４１９は、長期の保存でのデータの信頼性を高くする必要がある。ここで、上記不揮発性メモリ１４０８，１４１９は、上記第１乃至５実施形形態のうちのいずれかの半導体記憶装置から成るので、書き換え動作を繰り返した後でも、エンデュランス劣化が小さく、正確にメモリ素子の情報を読み出すことができる。
【０１３８】
したがって、上記デジタルカメラ１４００は、高信頼性を達成することができる。
【０１３９】
また、上記デジタルカメラ１４００以外の他の電子機器、例えば携帯電話で用いられるフラッシュメモリは、画像データの保存の際に通信プロトコルを併せて記録するので、高度の信頼性が必要となる。
【０１４０】
したがって、上記フラッシュメモリを上記第１乃至５実施形形態のうちのいずれかの半導体記憶装置で構成すれば、高度の信頼性を得ることができる。
【０１４１】
なお、本発明の半導体記憶装置は、デジタルカメラや携帯電話に限られず、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることができる。
【０１４２】
例えば、本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。より詳しくは、本発明は、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータまたは他の全ての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路またはデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【０１４３】
上記第１乃至５実施形形態の半導体記憶装置は、第１のメモリ機能体と第２のメモリ機能体との一方のみに対して情報の消去を行う制御装置（図示せず）を備えてもよい。
【図面の簡単な説明】
【０１４４】
【図１】図１は本発明の第１実施形態の半導体記憶装置の概略構成図である。
【図２】図２は上記第１実施形態のメモリ素子の要部の概略断面図である。
【図３】図３は上記第１実施形態のメモリ素子の消去動作を説明するための図である。
【図４】図４は上記第１実施形態のメモリ素子の書き込み動作を説明するための図である。
【図５】図５はメモリ素子の相補電流差のエンデュランス特性を示すグラフである。
【図６】図６は本発明の第２実施形態のメモリ素子の要部の概略断面図である。
【図７】図７は本発明の第２実施形態の他のメモリ素子の要部の概略断面図である。
【図８】図８は本発明の第２実施形態の他のメモリ素子の要部の概略断面図である。
【図９】図９は本発明の第２実施形態の他のメモリ素子の要部の概略断面図である。
【図１０】図１０は本発明の第２実施形態の他のメモリ素子の要部の概略断面図である。
【図１１】図１１は本発明の第３実施形態の半導体記憶装置の概略構成図である。
【図１２】図１２は本発明の第４実施形態の半導体記憶装置の概略構成である。
【図１３】図１３は本発明の第５実施形態の半導体記憶装置の概略構成図である。
【図１４】図１４は本発明の第６実施形態のデジタルカメラのブロック図である。
【図１５】図１５は従来のメモリ素子の要部の概略断面図である。
【図１６Ａ】図１６Ａは１つのメモリに２ビットの情報を記憶した場合の閾値を示す図である。
【図１６Ｂ】図１６Ｂは１つのメモリに１ビットの情報を記憶した場合の閾値を示す図である。
【符号の説明】
【０１４５】
１００  メモリ素子アレイ
１０１  センスアンプ
１０２  行デコーダ
１０３  ビット線選択回路
１０８  奇数番ビット線電圧発生回路
１０９  偶数版ビット線電圧発生回路
１１０  メモリ素子対
２００，７００，８００，９００，１０００  メモリ素子
２０１，６０１，７０１，８０１，９０１，１００１  半導体基板
２０２  Ｐ型ウェル領域
２０３，６０３，７０３，８０３，８３１，８３２，９０３，９３１，９３２，１００３，１０３２  ゲート絶縁膜
２０４，６０４，７０４，８０４，８３３，９０４，１００４  ゲート電極
２０５Ａ，６０５Ａ，７０５Ａ，８０５Ａ，９０５Ａ，１００５Ａ  第１のメモリ機能体
２０５Ｂ，６０５Ｂ，７０５Ｂ，８０５Ｂ，９０５Ｂ，１００５Ｂ  第２のメモリ機能体
２０７Ａ，６０７Ａ，７０７Ａ，８０７Ａ，９０７Ａ，１００７Ａ  第１の拡散領域
２０７Ｂ，６０７Ｂ，７０７Ｂ，８０７Ｂ，９０７Ｂ，１００７Ｂ  第２の拡散領域
２０９，８０９，９０９，１００９  電荷保持膜
２１０，６１０，７１０，８１０，９１０，１０１０  チャネル領域
４０１  反転層
６００  サイドウォールメモリ
６１３  シリコン窒化膜
６１１，６１２  シリコン酸化膜
６２０  オフセット領域
６２１  ゲート電極下領域
１４００  デジタルカメラ
１４０１  パワースイッチ
１４０２  電池
１４０３  ＤＣ／ＤＣコンバータ
１４０４  シャッタ
１４０６  ＣＰＵ
１４０７  ＤＲＡＭ
１４０８  不揮発性メモリ
１４１０  映像処理部
１４１１  データバッファ
１４１２  ＪＰＥＧ処理部
１４１３  ＭＰＥＧ処理部
１４１４  ビデオエンコーダ
１４１６  レンズ
１４１７  光学系駆動部
１４１８  ＣＣＤ
１４１９  不揮発性メモリ
１４２０  Ａ／Ｄコンバータ
１４２１  液晶ドライバ
１４２２  液晶パネル
ＶＤＣ０  第１のビット線電圧発生回路
ＶＤＣ１  第２のビット線電圧発生回路
ＶＤＣ２  第３のビット線電圧発生回路
ＶＤＣｎ４  第（ｎ４＋１）のビット線電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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