(57)【要約】【課題】トランジスタを構成するベース領域にコレクタ領域やエミッタ領域を形成するに際し、ベース領域内におけるコレクタ領域やエミッタ領域の位置ずれを低減する。【解決手段】Ｐ型ベース領域１４内にＮ型エミッタ領域１５を形成するに際し、Ｐ型ベース領域１４上にＮ型エミッタ領域１５の形成予定場所が開口した輪状のＬＯＣＯＳ酸化膜１６を設ける（図３（ａ））。そして、Ｎ型エミッタ領域１５の形成予定場所を除く場所およびＬＯＣＯＳ酸化膜１６上にレジスト２０を形成し、イオン注入、熱拡散を行ってＮ型エミッタ領域１５を形成する（図３（ｂ）、（ｃ））。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型の層（１２）の表層部に第２導電型の領域（１４）が形成され、この第２導電型の領域（１４）の表層部に第１導電型の領域（１５）が形成されており、
前記第１導電型の領域（１５）の外縁部上に第１絶縁膜（１６）が設けられ、前記第２導電型の領域（１４）の外縁部および前記第１導電型の層（１２）上に第２絶縁膜（１８）が設けられた半導体装置の製造方法であって、
前記第１導電型の層（１２）を形成したものを用意する工程と、
前記第１導電型の層（１２）上に前記第２導電型の領域（１４）の形成予定場所が開口するように前記第２絶縁膜（１８）を形成する工程と、
前記第２絶縁膜（１８）が開口した前記第２導電型の領域（１４）の形成予定場所のうち、前記第１導電型の領域（１５）の形成予定場所が開口するように輪状の前記第１絶縁膜（１６）を形成する工程と、
前記第２絶縁膜（１８）をマスクとして、前記第１導電型の層（１２）の表層部に前記第２導電型の領域（１４）を自己整合的に形成する工程と、
少なくとも当該第１絶縁膜（１６）と前記第２絶縁膜（１８）との間に露出した前記第２導電型の領域（１４）上、および前記第１絶縁膜（１６）の外縁部上にレジスト（２０）を形成する工程と、
前記レジスト（２０）および前記第１絶縁膜（１６）をマスクとして、前記第２導電型の領域（１４）上に前記第１導電型の領域（１５）を自己整合的に形成する工程と含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の層（３０）の表層部に第２導電型のウェル領域（３４）が形成されていると共に、この第２導電型のウェル領域（３４）の表層部に複数の半導体素子が形成され、前記複数の半導体素子が前記第２導電型のウェル領域（３４）上に形成された第１絶縁膜（３３）によって絶縁分離されており、
前記複数の半導体素子は前記第２導電型のウェル領域（３４）の表層部に設けられた第１導電型の領域（３５）によって構成され、前記第２導電型のウェル領域（３４）のうちもっとも外側に位置する前記第１導電型の領域（３５）の外側に第２絶縁膜（３７）が設けられた半導体装置の製造方法であって、
前記第１導電型の層（３０）を形成したものを用意する工程と、
前記第１導電型の層（３０）上に前記第１絶縁膜（３３）を形成する工程と、
前記第２導電型のウェル領域（３４）の形成予定場所のうちもっとも外側に配置されるであろう前記第１導電型の領域（３５）の外側に位置するように前記第２絶縁膜（３７）を形成する工程と、
前記第２導電型のウェル領域（３４）の形成予定場所が開口するようにレジストをパターニング形成し、前記レジストおよび前記第１絶縁膜（３３）をマスクとして前記第２導電型のウェル領域（３４）を自己整合的に形成する工程と、
前記第１絶縁膜（３３）上、前記第２導電型のウェル領域（３４）上、および前記第２絶縁膜（３７）の外縁部上に前記第１導電型の領域（３５）の形成予定場所が開口するようにレジストをパターニング形成する工程と、
前記第２導電型のウェル領域（３４）のうちもっとも外側に位置する前記第１導電型の領域（３５）を形成する場合、前記第２絶縁膜（３７）をマスクとして用いて前記第１導電型の領域（３５）を自己整合的に形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型の層（１２）と、
前記第１導電型の層（１２）の表層部に形成された第２導電型の領域（１４）と、
前記第２導電型の領域（１４）上に設けられた輪状の第１絶縁膜（１６）と、
前記第２導電型の領域（１４）の表層部に形成された第１導電型の領域（１５）と、
前記第２導電型の領域（１４）の外縁部および前記第１導電型の層（１２）上に設けられた第２絶縁膜（１８）とを備え、
前記第２導電型の領域（１４）は前記第２絶縁膜（１８）をマスクとして自己整合的に形成されており、前記第１導電型の領域（１５）は前記第１絶縁膜（１６）をマスクとして自己整合的に形成されていることを特徴とする半導体装置。
【請求項４】
第１導電型の層（３０）と、
前記第１導電型の層（３０）の表層部に形成された第２導電型のウェル領域（３４）と、
前記第２導電型のウェル領域（３４）上に形成され、前記第２導電型のウェル領域（３４）の表層部に形成された複数の半導体素子を絶縁分離する第１絶縁膜（３３）と、
前記第２導電型のウェル領域（３４）の表層部に形成され、前記複数の半導体素子を構成する第１導電型の領域（３５）と、
前記第２導電型のウェル領域（３４）のうちもっとも外側に位置する前記第１導電型の領域（３５）の外側に設けられた第２絶縁膜（３７）とを備え、
前記第２導電型のウェル領域（３４）は前記第１絶縁膜（３３）をマスクとして自己整合的に形成されており、前記第２導電型のウェル領域（３４）のうちもっとも外側に位置する前記第１導電型の領域（３５）は前記第２絶縁膜（３７）をマスクとして自己整合的に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表層部に設けられたベース領域内にエミッタ領域もしくはコレクタ領域が自己整合的に形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体基板にＩＬＬトランジスタやラテラル型バイポーラトランジスタを備えてなる半導体装置が、例えば特許文献１、２で提案されている。これら、特許文献１、２では、半導体基板に例えばベース領域となるＰ型拡散層が形成され、当該Ｐ型拡散層内にコレクタ領域やエミッタ領域となるＮ型拡散層が形成された半導体装置が提案されている。
【０００３】
このような半導体装置を製造する場合、半導体基板上に素子分離用のＬＯＣＯＳ酸化膜を設けると共に、半導体基板の表層部のうちＰ型拡散層が形成される予定の場所が開口するようにＬＯＣＯＳ酸化膜を設ける。そして、半導体基板にイオン注入を行って熱処理を行い、イオン注入した不純物イオンを熱拡散させることでＰ型拡散層を形成する。この際、ＬＯＣＯＳ酸化膜によって半導体基板が露出する部分が決定されているため、Ｐ型拡散層は自己整合的に形成される。
【０００４】
この後、Ｐ型拡散層の表層部のうちＮ型拡散層が形成される予定の場所が開口するようにアライメントマークに基づいてレジストをパターンニングして設ける。そして、上記と同様にイオン注入、熱処理等を行うことでＮ型拡散層を形成する。このようにして、Ｐ型拡散層内にＮ型拡散層を形成している。
【特許文献１】特開平８−２１３４７５号公報
【特許文献２】特開平６−１２０４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、Ｐ型拡散層については素子分離用のＬＯＣＯＳ酸化膜を用いて自己整合的に形成する手法が採用されているが、Ｐ型拡散層内のＮ型拡散層の形成にはレジストを用いた手法が採用されているため、Ｐ型拡散層に対するＮ型拡散層の位置の精度が露光装置に依存し、各Ｐ型拡散層上における各レジストの開口エッジの位置に一定のバラツキが含まれてしまう。
【０００６】
このため、Ｐ型拡散層内のＮ型拡散層が半導体基板の面方向にずれてしまい、Ｐ型拡散層の端部とＮ型拡散層の端部との距離が各トランジスタでそれぞれ変わってしまう。これにより、各トランジスタの増幅率、耐圧等が狙った値からずれてしまい、各トランジスタの電気特性にばらつきが生じてしまう。
【０００７】
本発明は、上記点に鑑み、トランジスタを構成するベース領域にコレクタ領域やエミッタ領域を形成するに際し、ベース領域内におけるコレクタ領域やエミッタ領域の位置ずれを低減することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の第１の特徴では、まず、第１導電型の層（１２）を形成したものを用意し、第１導電型の層（１２）上に第２導電型の領域（１４）の形成予定場所が開口するように第２絶縁膜（１８）を形成する。続いて、第２絶縁膜（１８）が開口した第２導電型の領域（１４）の形成予定場所のうち、第１導電型の領域（１５）の形成予定場所が開口するように輪状の第１絶縁膜（１６）を形成し、第２絶縁膜（１８）をマスクとして、第１導電型の層（１２）の表層部に第２導電型の領域（１４）を自己整合的に形成する。この後、少なくとも当該第１絶縁膜（１６）と第２絶縁膜（１８）との間に露出した第２導電型の領域（１４）上、および第１絶縁膜（１６）の外縁部上にレジスト（２０）を形成し、レジスト（２０）および第１絶縁膜（１６）をマスクとして、第２導電型の領域（１４）上に第１導電型の領域（１５）を自己整合的に形成することを特徴とする。
【０００９】
これにより、各半導体素子において、第２導電型の領域（１４）内の第１導電型の領域（１５）の位置ずれを低減することができる。すなわち、各半導体素子において第２導電型の領域（１４）内の第１導電型の領域（１５）をそれぞれ同じ位置に形成することができるので、各半導体素子の増幅率等の電気特性のばらつきを低減することができる。
【００１０】
本発明の第２の特徴では、まず、第１導電型の層（３０）を形成したものを用意し、第１導電型の層（３０）上に第１絶縁膜（３３）を形成する。次に、第２導電型のウェル領域（３４）の形成予定場所のうちもっとも外側に配置されるであろう第１導電型の領域（３５）の外側に位置するように第２絶縁膜（３７）を形成する。そして、第２導電型のウェル領域（３４）の形成予定場所が開口するようにレジストをパターニング形成し、レジストおよび第１絶縁膜（３３）をマスクとして第２導電型のウェル領域（３４）を自己整合的に形成する。この後、第１絶縁膜（３３）上、第２導電型のウェル領域（３４）上、および第２絶縁膜（３７）の外縁部上に第１導電型の領域（３５）の形成予定場所が開口するようにレジストをパターニング形成し、第２導電型のウェル領域（３４）のうちもっとも外側に位置する第１導電型の領域（３５）を形成する場合、第２絶縁膜（３７）をマスクとして用いて第１導電型の領域（３５）を自己整合的に形成することを特徴とする。
【００１１】
これにより、第２導電型のウェル領域（３４）の端部と半導体素子を構成する第１導電型の領域（３５）と位置ずれを低減することができ、さらには第２導電型のウェル領域（３４）の端部と半導体素子を構成する第１導電型の領域（３５）との距離を一定にすることができる。このため、当該距離が小さくなったことで耐圧が下がってしまうことを回避することができ、半導体素子ごとに一定の耐圧を確保することができる。また、従来は素子ごとに異なる耐圧が常に一定値以上となるように、第２導電型のウェル領域（３４）のうちもっとも外側に位置する第１導電型の領域（３５）とウェル領域（３４）の端部までの距離を長くするなどの措置を講じていたが、本発明によれば、その距離を特に長くする必要がなく、半導体回路の面積を小さくすることが可能となる。
【００１２】
本発明の第３の特徴では、第１導電型の層（１２）と、第１導電型の層（１２）の表層部に形成された第２導電型の領域（１４）と、第２導電型の領域（１４）上に設けられた輪状の第１絶縁膜（１６）と、第２導電型の領域（１４）の表層部に形成された第１導電型の領域（１５）と、第２導電型の領域（１４）の外縁部および第１導電型の層（１２）上に設けられた第２絶縁膜（１８）とを備え、第２導電型の領域（１４）は第２絶縁膜（１８）をマスクとして自己整合的に形成されており、第１導電型の領域（１５）は第１絶縁膜（１６）をマスクとして自己整合的に形成された構成とすることができる。
【００１３】
これにより、第２導電型の領域（１４）内における第１導電型の領域（１５）の位置ずれを低減することができ、ひいては各半導体素子の電気特性のばらつきを低減することができる。
【００１４】
本発明の第４の特徴では、第１導電型の層（３０）と、第１導電型の層（３０）の表層部に形成された第２導電型のウェル領域（３４）と、第２導電型のウェル領域（３４）上に形成され、第２導電型のウェル領域（３４）の表層部に形成された複数の半導体素子を絶縁分離する第１絶縁膜（３３）と、第２導電型のウェル領域（３４）の表層部に形成され、複数の半導体素子を構成する第１導電型の領域（３５）と、第２導電型のウェル領域（３４）のうちもっとも外側に位置する第１導電型の領域（３５）の外側に設けられた第２絶縁膜（３７）とを備え、第２導電型のウェル領域（３４）は第１絶縁膜（３３）をマスクとして自己整合的に形成されており、第２導電型のウェル領域（３４）のうちもっとも外側に位置する第１導電型の領域（３５）は第２絶縁膜（３７）をマスクとして自己整合的に形成された構成とすることができる。
【００１５】
これにより、第２導電型のウェル領域（３４）の端部に対する半導体素子を構成する第１導電型の領域（３５）の位置ずれを低減することができ、ひいては各半導体素子の耐圧のばらつきや耐圧の低下を回避することができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１８】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態では、半導体装置として例えばバイポーラトランジスタを例に説明する。なお、本実施形態と本発明との対応関係については、Ｎ型が第１導電型に相当し、Ｐ型が第２導電型に相当する。
【００１９】
図１は、本発明の第１実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。図１（ｂ）に示されるように、半導体基板としてのＰ型基板１０上にＮ型埋め込み領域１１が設けられ、Ｎ型埋め込み領域１１上に当該Ｎ型埋め込み領域１１を挟むようにＮ型エピタキシャル層（以下、Ｎ型エピ層という）１２が形成されている。
【００２０】
また、Ｎ型エピ層１２には、Ｎ型埋め込み領域１１に離間した場所にＮ型エピ層１２を貫通してＰ型基板１０に達するＰ型埋め込み領域１３が形成されている。本実施形態では、Ｐ型埋め込み領域１３の間にＮ型埋め込み領域１１が配置されている。
【００２１】
そして、Ｎ型エピ層１２の表層部にＰ型ベース領域１４が形成されており、このＰ型ベース領域１４の表層部にＮ型エミッタ領域１５が形成されている。本実施形態では、図１（ａ）に示されるように、Ｎ型エピ層１２の表面にＮ型エミッタ領域１５を囲うようにＬＯＣＯＳ酸化膜１６が設けられている。後で詳しく説明するが、Ｎ型エミッタ領域１５は、このＬＯＣＯＳ酸化膜１６によって自己整合的に形成されている。
【００２２】
また、図１（ｂ）に示されるように、Ｎ型エピ層１２の表層部のうちＰ型ベース領域１４から離れた場所にＮ型コレクタ領域１７が形成されている。そして、図１（ａ）に示されるように、Ｐ型ベース領域１４およびＮ型コレクタ領域１７を除くＮ型エピ層１２上にＬＯＣＯＳ酸化膜１８が設けられている。
【００２３】
以上が、本実施形態に係る半導体装置の全体構成である。なお、Ｎ型埋め込み領域１１は本発明の第１導電型の層に相当し、Ｐ型ベース領域１４は本発明の第２導電型の領域に相当し、Ｎ型エミッタ領域１５は本発明の第１導電型の領域に相当し、ＬＯＣＯＳ酸化膜１６は本発明の第１絶縁膜に相当し、ＬＯＣＯＳ酸化膜１８は本発明の第２絶縁膜に相当する。
【００２４】
次に、図１に示される半導体装置の製造方法について、図２および図３を参照して説明する。図２および図３は、図１に示される半導体装置を製造する製造工程を示した図である。なお、これら図２および図３には、図１（ａ）のＡ−Ａ断面に対応した図を示してある。
【００２５】
まず、図２（ａ）に示す工程では、Ｐ型基板１０上にＮ型埋め込み領域１１と当該Ｎ型埋め込み領域１１から離れた場所に第１のＰ型埋め込み領域１３ａとを形成し、Ｎ型埋め込み領域１１、第１のＰ型埋め込み領域１３ａ、そしてＰ型基板１０のうち露出した領域上にＮ型エピ層１２を形成したものを用意する。
【００２６】
図２（ｂ）に示す工程では、Ｎ型エピ層１２のうち第１のＰ型埋め込み領域１３ａが形成された表層部にイオン注入を行って熱拡散することで、素子分離用の第２のＰ型埋め込み領域１３ｂを形成する。これら、第１のＰ型埋め込み領域１３ａおよび第２のＰ型埋め込み領域１３ｂが図１に示されるＰ型埋め込み領域１３となる。
【００２７】
そして、Ｐ型埋め込み領域１３上およびＮ型エピ層１２上にＮ型コレクタ領域１７およびＰ型ベース領域１４の形成予定場所が開口するようにＬＯＣＯＳ酸化膜１８を形成する。さらに、本実施形態では、ＬＯＣＯＳ酸化膜１８が開口したＰ型ベース領域１４の形成予定場所のうち、Ｎ型エミッタ領域１５の形成予定場所を囲うようにＬＯＣＯＳ酸化膜１６を形成する。このＬＯＣＯＳ酸化膜１６の形成は、ＬＯＣＯＳ酸化膜１８の形成と同時に行う。
【００２８】
図２（ｃ）に示す工程では、Ｐ型ベース領域１４の形成予定場所が開口するようにパターニングしたレジスト１９を形成する。言い換えると、ＬＯＣＯＳ酸化膜１８上およびＮ型エピ層１２が露出したＮ型コレクタ領域１７の形成予定場所上にレジスト１９を形成する。
【００２９】
図３（ａ）に示す工程では、Ｐ不純物をイオン注入し、熱処理によってＰ型不純物を拡散させる。これにより、Ｐ型拡散層であるＰ型ベース領域１４を形成する。この後、レジスト１９を除去する。
【００３０】
この場合、Ｐ型不純物がＮ型エピ層１２にイオン注入される領域は、ＬＯＣＯＳ酸化膜１８のエッジによって規定されるため、Ｐ型ベース領域１４はＮ型エピ層１２に自己整合的に形成される。
【００３１】
また、ＬＯＣＯＳ酸化膜１８が開口したＮ型エピ層１２上には、ＬＯＣＯＳ酸化膜１６が形成されているため、当該ＬＯＣＯＳ酸化膜１６の直下のＮ型エピ層１２にはＰ型不純物がイオン注入されない。
【００３２】
しかし、ＬＯＣＯＳ酸化膜１６が形成されていない場所のＮ型エピ層１２にイオン注入された不純物イオンが熱処理によって拡散するため、Ｐ型ベース領域１４の底が凹んだ形状になるものの、一続きのＰ型ベース領域１４を形成することができる。このため、Ｐ型不純物の拡散距離がＬＯＣＯＳ酸化膜１６の幅以上となるよう熱処理条件を調整することが好ましい。
【００３３】
なお、Ｐ型ベース領域１４の底の凹形状は、ＬＯＣＯＳ酸化膜１６の幅とＰ型ベース領域１４の深さ、すなわち工程としては熱処理条件に依存する。したがって、ＬＯＣＯＳ酸化膜１６の幅を短くするほど、もしくはＰ型ベース領域１４を深くするほどＰ型ベース領域１４の底は平らな形状に近づくが、底が凹形状であっても一続きのＰ型ベース領域１４が形成されていればデバイス特性に問題はない。
【００３４】
図３（ｂ）に示す工程では、Ｎ型エミッタ領域１５およびＮ型コレクタ領域１７の各形成予定場所が開口するようにパターニングしたレジスト２０を形成する。すなわち、少なくともＰ型ベース領域１４上に形成されたＬＯＣＯＳ酸化膜１６上およびＰ型ベース領域１４の外縁部上にレジスト２０を形成する。本実施形態では、ＬＯＣＯＳ酸化膜１８上にもレジスト２０を形成してある。
【００３５】
そして、Ｎ型不純物をイオン注入し、熱処理によってＮ型不純物を拡散させる。こうして、Ｎ型エピ層１２内にＮ型コレクタ領域１７を形成すると共に、Ｐ型ベース領域１４内にＮ型エミッタ領域１５を形成する。
【００３６】
このようにしてＰ型ベース領域１４内にＮ型エミッタ領域１５を形成する場合、Ｐ型ベース領域１４上にＬＯＣＯＳ酸化膜１６があらかじめ設けられているため、Ｎ型不純物がＰ型ベース領域１４にイオン注入される領域が自己整合的に決定する。したがって、アライメントずれによるレジスト２０の位置ずれが発生しても、実際にＮ型不純物が注入される領域の位置はＬＯＣＯＳ酸化膜１６によって常に規定される。
【００３７】
図３（ｃ）に示す工程では、レジスト２０を除去し、図示しない電極等を形成する。これにより、図１に示される半導体装置が完成する。なお、半導体装置には、Ｎ型エミッタ領域１５を自己整合的に形成するためのＬＯＣＯＳ酸化膜１６が残されるが、電気的特性に影響を及ぼすものではないため、デバイス特性に問題はない。
【００３８】
以上説明したように、本実施形態では、Ｐ型ベース領域１４内にＮ型エミッタ領域１５を形成するに際し、Ｐ型ベース領域１４上にＮ型エミッタ領域１５の形成予定場所が開口した輪状のＬＯＣＯＳ酸化膜１６を設け、Ｎ型エミッタ領域１５の形成予定場所を除く場所およびＬＯＣＯＳ酸化膜１６上にレジスト２０を形成した後、イオン注入、熱拡散を行ってＮ型エミッタ領域１５を形成することが特徴となっている。
【００３９】
これにより、Ｐ型ベース領域１４におけるＮ型エミッタ領域１５の位置を、ＬＯＣＯＳ酸化膜１６によって自己整合的に決定することができる。すなわち、レジスト２０の開口エッジの位置によってＰ型ベース領域１４内のＮ型エミッタ領域１５の位置ずれが起こることはない。したがって、各トランジスタにおいてＰ型ベース領域１４内のＮ型エミッタ領域１５をそれぞれ同じ位置に形成することができ、ひいては各トランジスタの電気特性のばらつきを低減することができる。
【００４０】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、半導体装置として、例えばＭＩＳＦＥＴを例に説明する。なお、本実施形態と本発明との対応関係については、Ｐ型が第１導電型に相当し、Ｎ型が第２導電型に相当する。
【００４１】
ＭＩＳＦＥＴはウェル領域内に半導体素子を作り込んだ構成をなしており、通常、素子の耐圧を確保するため、ウェル領域の外縁部と半導体素子のソースやドレインとの間に一定距離が設けられている。従来では、アライメントのずれを考慮して余分に一定距離をとるようにしていた。
【００４２】
しかし、各トランジスタにおいてそれぞれ一定距離にばらつきが生じてしまい、この距離が小さくなると素子の耐圧に影響を及ぼすため、当該距離を精度良く確保する必要があった。そこで、本実施形態では、上記第１実施形態に示された手法を用いて、ウェル領域の外縁部と半導体素子のソースやドレインとの間の距離を各トランジスタにてそれぞれ一定にすることが特徴となっている。
【００４３】
図４は、本発明の第２実施形態に係る半導体装置の断面図である。この図に示されるように、Ｐ型基板３０の表層部にＮ型領域３１が設けられており、各Ｎ型領域３１がトランジスタのソースおよびドレインをそれぞれ構成している。そして、図示しない絶縁膜を介してゲート電極３２が設けられている。このようなトランジスタは、素子分離用のＬＯＣＯＳ酸化膜３３によって他のトランジスタと絶縁分離されている。
【００４４】
また、Ｐ型基板３０の表層部にＮ型ウェル領域３４が設けられている。このＮ型ウェル領域３４の表層部にはトランジスタのソースおよびドレインを構成するＰ型領域３５が設けられており、各トランジスタはＬＯＣＯＳ酸化膜３３によって分離されている。上記と同様に、各トランジスタには図示しない絶縁膜を介してゲート電極３６がそれぞれ設けられている。
【００４５】
このような半導体装置において、Ｎ型ウェル領域３４上の外縁部には、ＬＯＣＯＳ酸化膜３７が設けられており、各Ｎ型領域３１はこのＬＯＣＯＳ酸化膜３７と同時に形成されるＬＯＣＯＳ酸化膜３３およびゲート電極３２によって自己整合的に形成されている。すなわち、Ｎ型領域３１は、ＬＯＣＯＳ酸化膜３７とＮ型ウェル領域３４の外縁部のＬＯＣＯＳ酸化膜３３により耐圧を確保できる距離に位置するように設けられている。
【００４６】
以上が本実施形態に係る半導体装置の全体構成である。なお、Ｐ型基板３０は本発明の第１導電型の層に相当し、ＬＯＣＯＳ酸化膜３３は本発明の第１絶縁膜に相当し、Ｎ型ウェル領域３４は本発明の第２導電型のウェル領域に相当し、Ｐ型領域３５は本発明の第１導電型の領域に相当し、ＬＯＣＯＳ酸化膜３７は本発明の第２絶縁膜に相当する。
【００４７】
次に、Ｎ型ウェル領域３４内のＰ型領域３５の形成方法について説明する。まず、Ｐ型基板３０を用意し、Ｐ型基板３０上に素子分離用のＬＯＣＯＳ酸化膜３３を形成する。その際、Ｎ型ウェル領域３４の外縁部に配置されるトランジスタのソースまたはドレイン領域の外周側に、ソースまたはドレインを自己整合的に形成するためのＬＯＣＯＳ酸化膜３７を同時に形成する。
【００４８】
この後、ＬＯＣＯＳ酸化膜３３、３７上およびＬＯＣＯＳ酸化膜３３、３７から露出したＰ型基板３０上のうちＮ型ウェル領域３４の形成予定場所が開口するようにレジストをパターンニング形成する。そしてＰ型基板３０にＮ型不純物をイオン注入して熱拡散することでＮ型ウェル領域３４を形成する。
【００４９】
続いて、Ｎ型領域３１の形成予定場所が開口するようにレジストをパターニング形成し、Ｐ型不純物をイオン注入して熱拡散することでＰ型領域３５を形成する。この場合、各Ｐ型領域３５の位置はＬＯＣＯＳ酸化膜３３、３７およびゲート電極３６によって自己整合的に決まるため、Ｎ型ウェル領域３４のエッジとトランジスタのソースまたはドレインとの距離を常に一定にすることができる。
【００５０】
以上説明したように、Ｎ型ウェル領域３４内のＰ型領域３５の位置がＬＯＣＯＳ酸化膜３７によって自己整合的に形成されるようにすることもできる。また、Ｎ型ウェル領域３４の端部と、Ｎ型ウェル領域３４に形成されるもっとも外側のＰ型領域３５との距離を各トランジスタ、ひいては各半導体チップで一定にすることができるため、レジストの形成誤差やマージン等を考慮した設計を行わなくて済む。したがって、１半導体チップ当たりのサイズを小さくすることができ、ひいては１枚のウェハに形成できる半導体チップの数を増やすことができる。
【００５１】
（他の実施形態）
上記各実施形態では、バイポーラトランジスタやＭＩＳＦＥＴについて説明したが、Ｐ型領域内にＮ型領域、またはＮ型領域内にＰ型領域が形成される半導体素子であれば、すべてに適用することができる。
【００５２】
また、第１実施形態では、Ｐ型ベース領域１４内にＮ型エミッタ領域１５を形成したものについて示し、第２実施形態では、Ｎ型ウェル領域３４内にＰ型領域３５を形成したものについて説明したが、Ｐ型とＮ型とがそれぞれ反転したものについても適用することができる。
【００５３】
上記各実施形態では、Ｎ型エミッタ領域１５やＰ型領域３５を自己整合的に形成するに際し、ＬＯＣＯＳ酸化膜１６、３７を用いていたが、公知の技術であるＳＴＩ（シャロートレンチ）やＣＶＤ法によって絶縁膜を形成することもできる。また、ＬＯＣＯＳ酸化膜１６、３７に限らず、窒化膜を用いても構わない。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】図１に示される半導体装置を製造する製造工程を示した図である。
【図３】図２に続く半導体装置を製造する製造工程を示した図である。
【図４】本発明の第２実施形態に係る半導体装置の断面図である。
【符号の説明】
【００５５】
１１…Ｎ型埋め込み領域、１２…Ｎ型エピタキシャル層、１４…Ｐ型ベース領域、１５…Ｎ型エミッタ領域、１６、１８、３３、３７…ＬＯＣＯＳ酸化膜、２０…レジスト、３０…Ｐ型基板、３４…Ｎ型ウェル領域、３５…Ｐ型領域。
【図１】
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【図２】
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【図３】
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【図４】
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