(57)【要約】      （修正有）【課題】ＳＲＡＭやフラッシュメモリ等のメモリやロジックに用いられる、コンタクトや配線をできるだけ省略し、構造を簡略化することによって半導体装置の高集積化を図り、かつ、生産性を向上させるＭＯＳ型半導体装置を提供する。【解決手段】ＭＯＳ型半導体装置１０では、半導体基板１１と、半導体基板１１にウェル領域１２を備え、かつ、ゲート１５とソース１３／ドレイン１４とを有し、ソース１３の上部を形成するソース電極１３３が、ソース１３を形成する拡散領域１３１を通過して、ウェル領域１２又はボディ領域１１１に貫通していて、かつ、ドレイン１４の上部を形成するドレイン電極は、ウェル領域１２又はボディ領域１１１を貫通していない。【選択図】図２
2008130711.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたゲート、ソース及びドレインと、
前記ソース及び前記ドレインが形成されたウェル領域又はボディ領域と、
前記ウェル領域又はボディ領域に形成されたウェルタップ領域とを有する半導体装置において、
前記ソースと前記ウェル領域又はボディ領域とが導通する
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ソースは、前記ソースを貫通して前記ウェル領域又はボディ領域と導通する導通領域を有する
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ソースと前記ウェル領域又は前記ボディ領域とを導通させるのが、
前記ソース拡散領域の厚さを前記ドレイン領域の厚さよりも薄くするか、
前記ソース拡散領域に前記ウェル領域と同型の不純物を注入するか、
または、前記ソース領域に金属を埋め込むかのいずれかによる
ことを特徴とする半導体装置。
【請求項４】
請求項１ないし３のいずれか１項に記載の半導体装置において、
前記ソースを構成する電極は、シリサイドで形成されている
ことを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板に形成されたゲート、ソース及びドレインと、
前記ソース及び前記ドレインが形成されたウェル領域又はボディ領域と、
前記ソースと前記ウェル領域又はボディ領域とが導通し、
前記ソースには、コンタクトプラグが形成されていない
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、更に詳細には、ソース／ドレイン等の構造、それにつながるコンタクトプラグ、配線を変えて高集積化し、かつ生産性を向上させた半導体装置に関するものである。
【背景技術】
【０００２】
従来、ＭＯＳ構造の半導体装置においては、微細化することによって集積度を向上させるだけではなく、回路動作の高速化、低消費電力化が図られている。その一手段として、絶縁膜上に単結晶シリコン膜を設け、このシリコン膜を一定領域に絶縁体で領域を形成して、この領域にＭＯＳ−ＦＥＴ等の能動素子を形成するＳＯＩ半導体基板技術が提案されている。このＳＯＩ半導体基板技術によれば、電気配線の微細化、ＭＯＳ半導体装置のゲート構造、ソース／ドレインの活性領域の微細化等によって集積度、回路動作の高速化等を図ることができる。このように、半導体装置の構成を大きく変えることなく、ＳＯＩ技術により、半導体装置の微細化が可能になっている。例えば、引用文献１では、ソース領域と埋め込み絶縁膜との間のボディ領域にまで達するように、絶縁膜上に形成された半導体層に埋め込んで形成されたソース電極を有する半導体装置が開示されている。この半導体装置によれば、素子面積を増加させずに、半導体層の膜厚を小さくしても容易に基板浮遊効果による特性のばらつきを抑制できるということである。しかしながら、引用文献１は、半導体基板上に絶縁膜を有する半導体装置に関するものであり、絶縁膜を有する半導体基板は、基板を製造する工程が複雑になり、製造コストが嵩むという問題がある。
【０００３】
また、ＳＯＩ基板以外のバルク型の半導体基板を用いて集積度を高めようとする微細化技術も、開発が進められている。近年のバルク型半導体装置の極微細化技術では、半導体装置全体の寸法の縮小に伴い、ゲート電極の高さ、ゲート絶縁層の厚さ等も縮小されている。しかしながら、単なる微細化技術は、次第にその適用範囲が限定されるようになり、さらなる微細化は難しいという問題がある。
【０００４】
【特許文献１】特開２００３−３３２５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来技術の問題点に鑑みてなされたものであり、その課題は、コンタクトや配線をできるだけ省略し、構造を簡略化することによって半導体装置の高集積化を図り、生産性を向上させた半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置は、半導体装置内に形成されたソースをウェル領域又はボディ領域に導通させた構成を有するものである。即ち、本発明の半導体装置は、ソースとウェル又はボディが同じ電位にされるものであることを利用して、これまで、別々にコンタクトして電位を制御していたものを一括で制御できる構造とすることによって、構造の簡略化を実現したものである。また、換言すれば、本発明装置は、絶縁性膜を有する半導体基板と異なり、バルク型の半導体基板を採用することによって、ソースの電位をウェル領域又はボディ領域と等電位にしてソース側の配線を省略したものである。
【発明の効果】
【０００７】
本発明の半導体装置によれば、ソース側の配線又はコンタクトプラグを省略することができるので構造が簡単になり、かつ、全体として微細化を図ることができ、これらを用いるＳＲＡＭ等の高集積化することができる。また、本発明の半導体装置によれば、構造が簡単になることで、製造時の多層化が容易となり、また、生産性を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明の実施の形態について、添付の図面を参照しつつ詳細に説明する。なお、実施形態の説明においては、便宜上、必要に応じて従来技術と対比させながら説明する。また、いわゆる当業者は特許請求の範囲内における本発明を変更・修正をして他の実施形態をなすことは容易であり、これらの変更・修正はこの特許請求の範囲に含まれるものであり、以下の説明はこの発明における最良の形態の例であって、特許請求の範囲を限定するものではない。
【０００９】
図１は、一般的な半導体装置の構成を示す概略図である。
図１において、この半導体装置は、ＭＯＳ型構造の基本構造を有するものであって、ＭＯＳ型構造を有するすべての半導体装置に共通の構成を有している。ＭＯＳ型構造の半導体装置１０においては、シリコンの半導体基板１１の上部に、素子を形成する領域を囲むように素子分離膜１８が形成されており、その領域内の半導体基板１１中にはウェル領域１２及びボディ領域１１１が形成されている。ウェル領域１２は、半導体基板１１の導電性の型に関わらず、半導体装置１０の極性を決定する場合に形成される。特に、半導体基板１１の極性と逆の極性のソース１３、ドレイン１４を形成する場合に多く利用される。なお、半導体基板１１の導電性の極性によっては、ウェル領域１２が設けられないで、ボディ領域１１１にそのままソース１３、ドレイン１４を形成する場合もある。したがって、本発明の半導体装置では、ソース１３、ソース１３の一部を構成するソース電極１３３がウェル領域１２又はボディ領域１１１のいずれかに電気的に接触して導通するようにしたものである。
半導体基板１１のウェル領域１２又はボディ領域１１１の上方には、チャネル領域１６に対応して形成されたゲート絶縁膜１５１、ゲート電極１５２及びゲートシリサイド膜１５３を含むゲート積層体（以下、単に「ゲート」ともいう。）１５が設けられており、ゲート１５を挟むようにその両側にゲート側壁絶縁膜１５４が設けられている。また、ゲート１５の下方の半導体基板１１には、ゲート１５を挟むように、その一方に、ソース拡散領域１３１、ソースＬＤＤ領域１３２及びソース電極１３３を備えたソース１３が形成されており、他方には、ドレイン拡散領域１４１、ドレインＬＤＤ領域１４２及びドレイン電極１４３を備えたドレイン１４が形成されている。そして、素子分離膜１８、ソース電極１３３、ソース拡散領域１３１、ゲート積層体１５、ドレインＬＤＤ領域１４２、ドレイン拡散領域１４１、ドレイン電極１４３を全体的を被覆するように保護酸化膜１７が設けられており、保護酸化膜１７は、更に、層間絶縁膜１９で被覆されている。層間絶縁膜１９中にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は層間絶縁膜１９上の配線層２１に接続されている。なお、以降、保護酸化膜１７は省略する。
このような、ＭＯＳ型半導体装置１０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ等のメモリ、その他ロジック用のデバイスとして用いられる。
【００１０】
図２は、本発明における半導体装置の構成を示す概略図である。以下、図２に示すように、半導体装置１０としてｎチャネル型ＭＯＳトランジスタ（「ｎ−ＭＯＳ」と略す。以下、同じ。）で説明する。本発明の半導体装置では、ドレイン電極１４３とウェル領域１２又はボディ領域１１１と間では、従来と同様にｐ−ｎ接合が形成されており、通常順バイアスにはしないために電流が流れないが、その一方、従来と異なってソース電極１３３とウェル領域１２又はボディ領域１１１と間では、電流をリークしやすくすることで導通させて、等電位にする。
図２（ａ）において、この半導体装置は、半導体基板１１内に形成されたウェル領域１２及びボディ領域１１１と、このウェル領域１２及びボディ領域１１１上に設けられたゲート積層体１５、ソース１３、ドレイン１４とを有し、ソース１３のソース電極１３３が、ソース拡散領域１３１を貫通してウェル領域１２まで延設され、これによって、ソース電極１３３はウェル領域１２と接触している。このとき、ソース電極１３３をボディ領域１１１まで延設してボディ領域１１１と接触させてもよい。一方、ドレイン１４のドレイン電極１４３は、ドレイン拡散領域１４１を貫通しておらず、ウェル領域１２又はボディ領域１１１とは接触していないために、ｐ−ｎ接合の存在によって電流のリークは抑えられている。
【００１１】
通常、ドレイン１４とゲート１５には同じ極性の電圧を印加し、ソース１３には接地するか、ウェル領域１２と同じ電位を印加する。ｎ型のソース拡散領域１３１とｐ型のウェル領域１２との間には電流が流れない。しかし、ゲート１５に印加する電圧を高めることによって、チャネルを通してソース１３とドレイン１４との間に電流が流れ始める。このとき、ソース１３は接地されているので、ドレイン１４に対してマイナス側にあり、ソース１３は、ｐ型のウェル領域１２の電位とおなじ極性になる。従って、半導体装置１０においては、ソース電極１３３を、ソース拡散領域１３１を貫通してｐ型のウェル領域１２の内部まで延設し、ソース電極１３３をｐ型のウェル領域１２に接触させ、これによって、電気的に接続し導通させている。このように、ソース電極１３３をｐ型のウェル領域１２と接続することで等電位にすることができる。そのために、ソース側の配線又はコンタクトプラグを省略することができるので構造が簡単になり、全体として微細化を図ることができる。
また、ウェル領域１２を形成しないＭＯＳ型構造のトランジスタの場合には、ソース電極１３３を、ソース拡散領域１３１を貫通してボディ領域１１１まで延設し、ボディ領域１１１に接触させることが好ましい。これによって、同様の作用効果を奏することができる。
【００１２】
また、本発明の半導体装置では、ソース拡散領域１３１を形成する際、不純物の注入加速エネルギーを小さくするか及び／又はドーズ量を少なくすることによって、ソース拡散領域１３１を薄くして、ソース電極１３３とウェル領域１２とを導通させることができる。
図２（ｂ）は、本発明の半導体装置の他の構成を示す概略図である。図２（ｂ）においては、ソース電極１３３を延設せず、即ちソース電極１３３をソース拡散領域１３１に貫通させることなく、ソース拡散領域１３１をドレイン拡散領域１４３よりも薄くした点である。これは、図中の矢印でその深さを比較して示している。通常、ｎ型のソース拡散領域１３１を形成する際、不純物としてＡｓ、Ｐ等が注入されるが、注入する際の加速エネルギーを小さくして、注入深さを制限することによってソース拡散領域１３１を薄くすることができる。ソース拡散領域１３１を薄くすることによって、ソース電極１３３からｐウェル領域１２までの距離を短くして、リーク電流を流れやすくすることによって、ソース電極１３３とｐウェル領域１２とを導通させることができる。なお、ｐ−ＭＯＳトランジスタを形成するために、ｐ型ソース１３を形成する場合も同様に、不純物のＢ、ＢＦ２等の加速エネルギーを小さくすることによってｐ型ソース拡散領域１３１を薄くすることができる。本実施形態によれば、ソース拡散領域１３１を薄くして、ソース電極１３３とウェル領域１２とを導通させて同様の効果を奏することができる。
【００１３】
図３は、本発明の半導体装置の他の構成を説明するために示す概略図である。
図３において、この半導体装置は、ソース側のコンタクトプラグ２０に隣接するようにダミーゲート１５ａを設けたものである。ダミーゲート１５ａを、ソース側のコンタクトプラグ２０に近接して設けたことにより、コンタクトプラグ２０とウェル領域１２との間でリークが発生し易くなり、これによって、コンタクトプラグ２０に接続されたソース電極１３３とウェル領域１２とが導通しやすくすることで、等電位にする。これは、コンタクトプラグ２０を形成する金属材料とソース１３の上層を形成するソース電極１３３を形成する金属材料との間で点欠陥等の欠陥が発生しやすくなるために、電流のリークが発生しやすくなる。このリークによって、ソース電極１３３とウェル領域１２とが導通するようになり、これによってソース電極１３３とウェル領域１２とを等電位にすることができる。
【００１４】
また、本発明では、ダミーゲート１５ａを設けずに、既存のゲート１５をコンタクトプラグ２０に近づけて配置することもできる。即ち、既存のゲート１５をソース１３とドレイン１４との中間ではなく、ソース１３側に近づけて配置する。但し、この場合、ゲート１５とソース１４側コンタクトプラグ２０とがショートしない程度の距離に置く必要がある。このような構成とすることによって、ソース１３とウェル領域１２との間で電流のリークが生じやすくなる。そして、ソース電極１３３とウェル領域１２とが導通し易くなり、等電位にすることができる。従って、このような構成によっても、ソース１３への配線層を省略できるので構造が簡単になると共に、ソース１３とコンタクトプラグ２０との精度の高い位置決めが不要となり、生産性を高めることができる。さらに、ソース１３を形成する面積を少なくすることができ、半導体装置１０を高集積化させることができる。
さらに、このような半導体装置１０における配線構造では、半導体装置１０がどのような機能・形態を有する半導体装置１０であっても、ソース１３と外部の電源とを接続させるためのコンタクトを形成する必要が無く、コンタクトプラグ２０又は金属配線層２１を設けることなく省略することができる。これによって、半導体装置１０の全体としての占有面積を小さくすることができ、また、製造が容易になり生産性を高めることができる。
【００１５】
図４は、半導体装置を応用したＳＲＡＭ（以下、単に「半導体装置」ということがある。）の構成を示す概略図である。
このＳＲＡＭ３０は、ｐ−ＭＯＳトランジスタＰ１とｎ−ＭＯＳトランジスタＮ１とで第１のインバータ３１が形成され、ｐ−ＭＯＳトランジスタＰ２とｎ−ＭＯＳトランジスタＮ２とで第２のインバータ３２が形成されている。
第１のインバータ３１の入力と第２のインバータ３２の出力とは転送用として機能するｎ−ＭＯＳトランジスタＮ３を介して、図示しないデータ線ＢＬに接続されており、第１のインバータ３１の出力と第２のインバータ３２の入力とは転送用として機能するｎ−ＭＯＳトランジスタＮ４を介して、図示しないデータ線ＢＬに接続されている。また、転送用として機能するｎ−ＭＯＳトランジスタＮ３、Ｎ４のゲートは、図示しないワード線Ｗ１、Ｗ２に接続されている。
【００１６】
ＭＯＳトランジスタは、それぞれ各機能を有しており、２個のｎ−ＭＯＳトランジスタＮ１、Ｎ２はドライバトランジスタ（以下、「ドライバＴｒ」という。）として、残りの２個のｎ−ＭＯＳトランジスタＮ３、Ｎ４はトランスファトランジスタ（以下、「トランスファＴｒ」という。）として機能する。また、２個のｐ−ＭＯＳトランジスタＰ１、Ｐ２はロードトランジスタ（以下、「ロードＴｒ」という。）として機能する。
ドライバＴｒＮ１とトランスファＴｒＮ３は、第１インバータ３１として同じｐ−ウェル領域１２内に形成されている。ｐ−ウェル領域１２に隣接するように、素子分離膜１８を介して、次のｎ−ウェル領域１２ａが設けられている。このｎ−ウェル領域１２ａ内には、第１インバータ３１及び第２インバータ３２において、それぞれロードＴｒとして機能するｐ−ＭＯＳトランジスタＰ１、Ｐ２が設けられている。ｎ−ウェル領域１２ａに隣接するように、素子分離膜１８を介してｐ−ウェル領域１２ｂが設けられている。このｐ−ウェル領域１２ｂ内には、第２インバーター３２を形成するドライバＴｒＮ２及びトランスファＴｒＮ４が配置されている。
【００１７】
図５は、本発明の半導体装置をＳＲＡＭに応用した構成を示す概略図である。図５（ａ）において、第１インバータ３１のドライバＴｒとして機能するｎ−ＭＯＳトランジスタＮ１のソース１３に隣接してダミーゲート１５ａを設けている。ダミーゲート１５ａをソース１３とドレイン１４との中間ではなく、ソース１３側に近づけて配置する。このような構成とすることによって、ソース１３とウェル領域１２との間で電流のリークが生じやすくなる。そして、ソース電極１３３とウェル領域１２とが導通し易くなり、等電位にすることができる。したがって、本実施形態によれば、ソース電極１３１とウェル領域１２とが導通させることで、導通のための配線が不要になる。また、精度の高い位置決めが不要となり、生産性が著しく向上する。なお、図５（ａ）では、ダミーゲート１５ａに隣接してコンタクトプラグ２０が設けられている。コンタクトプラグ２０をソース電極１３１への配線層２１との接続に用いる必要はなくなるので、省略してもよい。
【００１８】
また、本発明の半導体装置では、図５（ｂ）に示すように、白い矢印で示すように、ロードＴｒＰ１からドライバＴｒＮ１まで延びるゲート電極１５をソース１３側に近づけることができる。即ち、図５（ｂ）の半導体装置１０は、ダミーゲート１５ａを設ける代わりに、既存のゲート１５をソース１３に隣接する位置まで移動させたものである。既存のゲート１５をソース１３に近づけることで、ソース１３とウェル領域１２との間で電流のリークが生じやすくなり、ソース１３とウェル領域１２とを等電位にすることができる。図５（ａ）の半導体装置１０に比べて、ダミーゲートを付加して設けないことで、生産性を高めることができる。この半導体装置１０では、コンタクトプラグ２０をソース電極１３１への配線層２１との接続に用いる必要はなくなるので、省略してもよい。
【００１９】
図６は、従来の半導体装置としてのＮＯＲ型フラッシュメモリを示す説明図である。図６（ａ）は、そのレイアウトを示す図、図６（ｂ）は、図６（ａ）のＡ−Ａ線矢視方向断面図である。なお、フラッシュメモリは、ＭＯＳトランジスタを用いる記録装置であり、一括して記録情報を消去できる利点がある。
図６（ａ）において、フラッシュメモリ４０には複数、例えば４個のＭＯＳトランジスタ１０が並列されている。従って、各ＭＯＳトランジスタ１０の活性領域４１は互いに平行に配列されており、それぞれ活性領域４１を横切るように、ゲート１５が形成されている。このときに、ソース１３とドレイン１４と形成するときに、通常のソース・ドレイン領域よりも深いディープＳＤ領域４２と高濃度で浅接合であるＳＤエクステンション領域４３が形成されている。なお、ゲート１５に接続するゲート配線は省略してある。
【００２０】
図６（ｂ）において、トランジスタ１０の層間絶縁膜１９の一側面には、ソース１３のソース電極１３３に接続されたコンタクトプラグ２０が配置されており、このコンタクトプラグ２０はその上方のソース配線２１１に接続されている。また、層間絶縁膜１９の他側面にはドレイン１４のドレイン電極１４３に接続されたコンタクトプラグ２０が配置されたおり、このコンタクトプラグ２０はその上方のドレイン配線２１２に接続されている。なお、図中、ゲート１５に接続された金属配線層は省略されている。
ゲート１５は、ゲート絶縁膜１５１の上部にフローティングゲート１５６があり、そのの上部には、層間絶縁層１５８、コントロールゲート１５７が形成されている。このように、フローティングゲート１５６とコントロールゲート１５７とを積層したＭＯＳトランジスタを、スタックゲート構造のＭＯＳトランジスタという。
【００２１】
このようなフラッシュメモリにおいて、情報の書き込み時には、ドレイン１４に印加する電圧をほぼ電源電圧Ｖｄｄと等しくし、コントロールゲート１５７に印加するゲート電圧を正の高電圧にし、ソース１３に印加するソース電圧を接地電圧Ｖｓｓとし、ドレイン１４からフローティングゲート１５６に電子を注入してデータを書き込む。ここで、ドレイン１４に印加する電圧には、書き込み用の電源電圧Ｖｄｄが存在すればそれを使用することができる。また、ゲート１５に印加する高電圧は書き込み用電圧を使用してもよく、電源電圧Ｖｄｄから昇圧により発生させた電圧を使用してもよい。
また、ウェル領域１２に固定電位を与えるためのウェルタップ領域１２１（図６（ａ）参照）が設けられている。ウェルタップ領域１２１は、通常は、層間絶縁膜１９に形成されたコンタクトプラグ２０を経由して配線層２１４に接続されている。ウェルタップ領域１２１に接続された配線層２１とＭＯＳトランジスタのソース電極１３３に接続された配線層２１が、図６（ａ）中、行方向に配列している。この金属の配線層２１（２１１、２１２）としては、Ｃｕ、Ａｌが好ましく用いられる。
【００２２】
図７は、本発明の半導体装置のレイアウト及びその部分断面を示す説明図である。図７（ａ）は、そのレイアウトを示す図、図７（ｂ）は、その部分断面図である。図７（ａ）において、本実施形態の半導体装置が図６の半導体装置と異なるところは、ソース電極１３３が、ソース拡散領域１３１を貫通してウェル領域１２まで延設されており、ウェル領域１２と接触している点である。なお、ドレイン電極１４３は、ウェル領域１２又はボディ領域１１１まで延設されていない。
ソース電極１３３には、コンタクトプラグ２０又はコンタクトプラグ２０につながる配線層２１は接続されておらず、ソース電源１３３とウェル領域１２との導通は、ソース電極１３３をソース拡散領域１３１を貫通させて直接接続させることによって行う。これによって、半導体装置の構造が簡単になり、全体として微細化を図ることができる。
【００２３】
ここでは、ソース拡散領域１３１における、不純物の打ち込む深さを浅くすることが好ましく、これによって、ソース電極１３３とウェル領域１２とがより等電位になり易くなる。本実施形態において、ソース１３側のコンタクトプラグ２０を設け、このソース１３側コンタクトプラグ２０に連結する金属配線層２１を省略した状態にしておくこともできる。ソース１３側のコンタクトプラグ２０を残すことで、従来の形態を大きく変えることなく改良することができ、また、特に製造工程を変える必要がない。また、ソース１３側コンタクトプラグ２０を残すことで、ゲート電極１３３とウェル領域１２との間で電流のリークが生じやすくなる。
また、ソース電極１３３を、ソース拡散領域１３１を貫通してウェル領域１２まで延設する代わりに、ソース拡散領域１３１の厚さ、即ち深さを通常よりも浅くしても同様の効果が得られる。また、ソース拡散領域１３１を形成する際に、ウェル領域１２又はボディ領域１１１と同型の不純物を注入することによってソース拡散領域１３１の電気抵抗を低くすることによっても同様の効果が得られる。
【００２４】
図８は、従来の半導体装置のレイアウト及びその部分断面図を示す概略図である。図８（ａ）は、そのレイアウトを示す図、図８（ｂ）は、図８（ａ）のＢ−Ｂ線矢視方向断面図である。
この半導体装置は、ソース１３のソース拡散領域１３１内又はこれに隣接するように、ウェル領域１２又はボディ領域１１１と同型の不純物を注入したウェルタップ領域１２１を形成している。従来より、ウェル領域１２の電位を安定に維持するために、ウェル領域１２の全体に対して電圧を印加するために、グランド配線２１４が設けられており、図８（ｂ）に示したように、ウェルタップ領域１２１にグランド配線２１４が連結されている。ソース１３とウェル領域１２とは等電位であり、不純物を注入して電気抵抗を低減したウェルタップ１２１にグランド配線２１４を連結する構成によって、印加手段としての配線をグランド配線２１４のみにするバッティングコンタクト方式の半導体装置において、ウェブ領域１２とソース電極１３３とを効率良く導通させて、等電位にする。このような半導体装置は、ｎ型ソース１３、ｎ型ドレイン１４をフォトリソグラフィとイオン注入により形成し、例えば８５０℃以下のウェット雰囲気で熱酸化した後、全面にｐ型不純物をイオン注入してチャンネル領域１６を形成する。従って、ｎ型ソース１３とチャンネル領域１６との位置関係は自己整合的になる。ｎ型不純物注入、Ｐ型不純物注入およびコンタクトのフォトリソグラフィをアクティブに合わせていたため、これら全ての合わせずれを考慮して、バッティングコンタクトのサイズは通常のコンタクトサイズより大きくする必要がある。
【００２５】
本発明では、ソース電極１３３を、ソース拡散領域１３１を貫通するように延設し、ウェル領域１２と接触するようにしてもよい。
図９は、本発明の半導体装置のレイアウト及びその部分断面図を示す概略図である。図９（ａ）は、レイアウトを示す図、図９（ｂ）は、図９（ａ）のＣ−Ｃ線矢視方向断面図である。図９は、ソース電極１３３を、ソース拡散領域１３１に貫通させて延設し、低抵抗化領域１２２を設けたウェル領域１２と接触させたものである。
このような構成によっても、ソース電極１３３と低抵抗化領域１２２との導通が良好になる。低抵抗化領域１２２には、ウェル領域１２に注入した不純物と同型の不純物を用いる。これによって、製造工程を変える必要が無く、また、ドーズ量、加速エネルギーによって、電気抵抗を低くすることが容易に調整することができる。従って、本実施形態によれば、グランド配線２１４を省略してその構造をより簡素化することができる。また、半導体装置１０全体を微細化して、１個当たりの占有面積を小さくすることができる。
【００２６】
また、本発明では、ソース拡散領域１３１の一部に、またはこれに隣接するように穴を開け、金属を埋め込んだ金属挿入領域１２３を設けることもできる。
図１０は、本発明の半導体装置のレイアウト及びその部分断面図を示す概略図である。
図１０において、この半導体装置１０は、ウェルタップ領域１２１の一部に金属、例えばシリサイドの代表的な物質としてＴｉＳｉ２を挿入した金属挿入領域１２３を形成したものである。シリサイドとしてＳｉと合金化する金属としては、Ｔｉ、Ｎｉ、Ｃｏ等を挙げることができる。特に、ＴｉＳｉ２の比抵抗は約１５μΩ・ｃｍであり、ポリシリコンの比抵抗である約５００μΩ・ｃｍと比べると一桁も低い値を示す。このため、ソース拡散領域１３３内又はこれと隣接するように設けられたウェルタップ領域１２１内に金属を埋め込んだ金属挿入領域１２３を設けることによって、ソース電極１３３とウェル領域１２との間で、電気抵抗を低くしてよりスムーズに電流がリークするようになる。これによって、ソース電極１３３とウェル領域１２との間の電気抵抗を更に低減して等電位とすることができる。
【００２７】
このような半導体装置における配線構造では、ソースと外部の電源とを接続させるためのコンタクトを形成する必要が無く、コンタクトプラグや金属配線層を省略することができる。これによって、半導体装置の全体としての占有面積を小さくすることができ、高集積化が可能になる。
以上、本発明について詳細に説明したが、例示したフラッシュメモリは、特に限定されるものではなく、ＭＯＳトランジスタを用いるものであれば、ＳＲＡＭ、ＤＲＡＭ等のメモリ素子であっても、あるいはＮＯＲ型又はＮＡＮＤ型等の論理素子であってもよい。即ち、本発明は、半導体基板上に論理素子とＳＲＡＭが集積化されている半導体装置にも、また基板上に論理素子とＳＲＡＭに加えて、フラッシュメモリなどの不揮発性メモリ素子が集積化されている半導体装置にも適用することができ、これによって、従来技術に比べて、構造が簡単になり、かつ、半導体装置１個当たりの占有面積を小さくして微細化を図ることができる。また、製造時の多層化が容易となり、生産性が向上する。
【図面の簡単な説明】
【００２８】
【図１】一般的な半導体装置の構成を示す概略図である。
【図２】本発明における半導体装置の構成を示す概略図である。
【図３】本発明の半導体装置の他の構成を説明するために示す概略図である。
【図４】半導体装置をＳＲＡＭに応用した応用した構成を示す概略図である。
【図５】半導体装置を応用したＳＲＡＭの構成を示す概略図である。
【図６】従来の半導体装置のレイアウト及び部分断面を示す説明図である。
【図７】本発明の半導体装置のレイアウト及びその部分断面を示す説明図である。
【図８】従来の半導体装置のレイアウト及びその部分断面図を示す概略図である。
【図９】本発明の半導体装置のレイアウト及びその部分断面図を示す概略図である。
【図１０】本発明の半導体装置のレイアウト及びその部分断面図を示す概略図である。
【符号の説明】
【００２９】
１０  半導体装置
１１  半導体基板
１１１  ボディ領域
１１２  バッティングコンタクト
１１３  半導体素子領域
１２  ウェル領域
１２１  ウェルタップ領域
１２２  低抵抗化領域
１２３  金属挿入領域
１３  ソース
１３１  ソース拡散領域
１３２  ソースＬＤＤ（Lightly Doped
Drain）領域
１３３  ソース電極
１４  ドレイン
１４１  ドレイン拡散領域
１４２  ドレインＬＤＤ（Lightly Doped
Drain）領域
１４３  ドレイン電極
１５  ゲート又はゲート積層体
１５１  ゲート絶縁膜
１５２  ゲート電極
１５３  ゲートシリサイド膜
１５４  ゲート側壁絶縁膜
１５６  フローティングゲート
１５７  コントロールゲート
１５８  層間絶縁層
１５９  側壁絶縁層
１５ａ  ダミーゲート  
１６  チャンネル領域
１７  保護酸化膜
１８  素子分離膜（ＳＴＩ）
１９  層間絶縁膜
２０  コンタクトプラグ
２１  配線層
２１１  ソース配線
２１２  ドレイン配線
２１３  ゲート配線
２１４  グラウンド配線
３０  スタティックランダムアクセスメモリ（ＳＲＡＭ）
３１  第１インバータ
３２  第２インバータ
４０  フラッシュメモリ
４１  活性領域
４２  深いＳＤ領域
４３  エクステンションＳＤ領域
Ｖｄｄ  電源電位
Ｖｓｓ  接地電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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