(57)【要約】【課題】第１導電型の半導体基板上の第２導電型半導体層にＤＭＯＳトランジスタを形成する場合において、埋込層を形成せずに素子分離を行い、製造工程数を削減する。【解決手段】半導体基板１０に、ドレインとして機能する第２導電型不純物領域１３を形成し、半導体基板１０上及び第２導電型不純物領域１３上に、半導体基板１０より不純物濃度が高い第１導電型半導体層３０を形成し、第１導電型半導体層３０上に第２導電型半導体層２０を形成する。第２導電型不純物領域１３の不純物を第１導電型半導体層１３に拡散させ、第２導電型不純物領域１３を第１導電型半導体層３０まで拡張して第２導電型半導体層２０に接続させる。その後、第２導電型不純物領域１３の周囲の上方に位置する第２導電型半導体層２０に第１導電型不純物を導入することにより、第１導電型半導体層３０に接続する第１導電型の素子分離領域２４ｃ，２４ｄを形成する。【選択図】図３
2008027943.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に、ＤＭＯＳトランジスタのソース又はドレインとして機能する第２導電型不純物領域を形成する工程と、
前記半導体基板上及び前記第２導電型不純物領域上に、前記半導体基板より不純物濃度が高い第１導電型半導体層を形成する工程と、
前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、
前記第２導電型不純物領域の不純物を前記第１導電型半導体層に拡散させることにより、前記第２導電型不純物領域を前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続させる工程と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第１導電型半導体層に接続する第１導電型の素子分離領域を形成する工程と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に、前記ＤＭＯＳトランジスタの第１導電型のボディ領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板に、バイポーラトランジスタのコレクタとして機能する第２導電型不純物領域を形成する工程と、
前記半導体基板上及び前記第２導電型不純物領域上に、前記半導体基板より不純物濃度が高い第１導電型半導体層を形成する工程と、
前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、
前記第２導電型不純物領域の不純物を前記第１導電型半導体層に拡散させることにより、前記第２導電型不純物領域を前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続させる工程と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第１導電型半導体層に接続する第１導電型の素子分離領域を形成する工程と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に前記バイポーラトランジスタの第２導電型のエミッタを形成する工程と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に前記バイポーラトランジスタの第１導電型のベースを形成する工程と、
を具備する半導体装置の製造方法。
【請求項３】
第１導電型の半導体基板に、バイポーラトランジスタのベースとして機能する第２導電型不純物領域を形成する工程と、
前記半導体基板上及び前記第２導電型不純物領域上に、前記半導体基板より不純物濃度が高い第１導電型半導体層を形成する工程と、
前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、
前記第２導電型不純物領域の不純物を前記第１導電型半導体層に拡散させることにより、前記第２導電型不純物領域を前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続させる工程と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第１導電型半導体層に接続する第１導電型の素子分離領域を形成する工程と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に、前記バイポーラトランジスタの第１導電型のエミッタ及び第１導電型のコレクタを形成する工程と、
を具備する半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板に第２導電型不純物領域を形成する工程と、
前記半導体基板上及び前記第２導電型不純物領域上に、前記半導体基板より不純物濃度が高い第１導電型半導体層を形成する工程と、
前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、
前記第２導電型不純物領域の不純物を前記第１導電型半導体層に拡散させることにより、前記第２導電型不純物領域を前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続させる工程と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第１導電型半導体層に接続する第１導電型の素子分離領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項５】
前記第２導電型不純物領域を形成する工程において、前記半導体基板にアンチモン又はヒ素を導入することにより前記第２導電型不純物領域を形成する請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２導電型不純物領域を形成する工程において、前記半導体基板に、更にリンを前記第２導電型不純物領域に導入する請求項５に記載の半導体装置の製造方法。
【請求項７】
第１導電型の半導体基板に形成され、ＤＭＯＳトランジスタのソース又はドレインとして機能する第２導電型不純物領域と、
前記半導体基板上及び前記第２導電型不純物領域上に形成され、前記半導体基板より不純物濃度が高い第１導電型半導体層と、
前記第１導電型半導体層上に形成された第２導電型半導体層と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に形成され、素子分離領域として機能し、前記第１導電型半導体層に接続する第１導電型不純物領域と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に形成された、前記ＤＭＯＳトランジスタの第１導電型のボディ領域と、
を具備し、
前記第２導電型不純物領域は、不純物が拡散することにより前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続している半導体装置。
【請求項８】
第１導電型の半導体基板に形成され、バイポーラトランジスタのコレクタとして機能する第２導電型不純物領域と、
前記半導体基板上及び前記第２導電型不純物領域上に形成され、前記半導体基板より不純物濃度が高い第１導電型半導体層と、
前記第１導電型半導体層上に形成された第２導電型半導体層と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に形成され、素子分離領域として機能し、前記第１導電型半導体層に接続する第１導電型不純物領域と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に形成された前記バイポーラトランジスタのエミッタ及びベースと、
を具備し、
前記第２導電型不純物領域は、不純物が拡散することにより前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続している半導体装置。
【請求項９】
第１導電型の半導体基板に形成され、バイポーラトランジスタのベースとして機能する第２導電型不純物領域と、
前記半導体基板上及び前記第２導電型不純物領域上に形成され、前記半導体基板より不純物濃度が高い第１導電型半導体層と、
前記第１導電型半導体層上に形成された第２導電型半導体層と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に形成され、素子分離領域として機能し、前記第１導電型半導体層に接続する第１導電型不純物領域と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に形成された前記バイポーラトランジスタのエミッタ及びコレクタと、
を具備し、
前記第２導電型不純物領域は、不純物が拡散することにより前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続している半導体装置。
【請求項１０】
第１導電型の半導体基板に形成された第２導電型不純物領域と、
前記半導体基板上及び前記第２導電型不純物領域上に形成され、前記半導体基板より不純物濃度が高い第１導電型半導体層と、
前記第１導電型半導体層上に形成された第２導電型半導体層と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に形成され、素子分離領域として機能し、前記第１導電型半導体層に接続する第１導電型不純物領域と、
を具備し、
前記第２導電型不純物領域は、不純物が拡散することにより前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、製造工程数を削減できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図６は、同一の半導体基板上にバイポーラトランジスタ、ＭＯＳトランジスタ、及びＤＭＯＳトランジスタを有する半導体装置の構成を説明する為の断面図である。この半導体装置において、シリコン基板１００はＰ型であり、バイポーラトランジスタ、ＭＯＳトランジスタ、及びＤＭＯＳトランジスタそれぞれが形成される領域にＮ型の埋込層１１１，１１２，１１３を有している。埋込層１１１はバイポーラトランジスタのコレクタとして機能し、埋込層１１２はＭＯＳトランジスタの基板電位を与える領域として機能し、埋込層１１３はＤＭＯＳトランジスタのドレインとして機能する。また、シリコン基板１００には、埋込層１１１，１１２，１１３の相互間を分離するために第１導電型の埋込層１１４ａ，１１４ｂ，１１４ｃ，１１４ｄが形成されている。
【０００３】
シリコン基板１００上にはＮ型のシリコン層１２０が形成されている。シリコン層１２０には埋込層１１４ａ〜１１４ｄそれぞれ上に位置するＰ型の拡散層１２４ａ，１２４ｂ、１２４ｃ、１２４ｄが形成されている。埋込層１１４ａ〜１１４ｄ及び拡散層１２４ａ〜１２４ｄが形成されることにより、バイポーラトランジスタ、ＭＯＳトランジスタ、及びＤＭＯＳトランジスタそれぞれが形成される領域は相互に素子分離される。
【０００４】
また、シリコン層１２０にはバイポーラトランジスタのＰ型のベース領域１３１，１３２、及びＮ型のエミッタ領域１３３が形成されている。また、シリコン層１２０には、ＭＯＳトランジスタのＮ型のウェル１４１、Ｐ型のオフセット領域１４２、及びソース及びドレインであるＮ型の不純物領域１４２ａ，１４５が形成されている。また、シリコン層１２０には、ＤＭＯＳトランジスタはＮ型のボディ領域１５１、並びにソースであるＰ型の不純物領域１５５が形成されている。さらにシリコン層１２０には、埋込層１１１〜１１３に接続するＰ型の拡散層１２１，１２２，１２３を有している。
図５に類似した構造を有する半導体装置が、例えば特許文献１に開示されている。
【特許文献１】特開平９−６９５７４号公報（図５〜図９）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
第１導電型(例えばＮ型)の半導体基板にトランジスタの一部となる第２導電型(例えばＰ型)の埋込層を形成し、さらに半導体基板上に第２導電型の半導体層を形成し、この半導体層にトランジスタの他の部分を形成する場合、上記したように、素子分離を行うために、第１導電型の埋込層を半導体基板に形成する必要があった。埋込層の形成には、少なくともレジストパターンの形成工程、イオン導入工程、及びレジストパターンの除去工程が必要である。このため、半導体装置の製造工程数が多くなっていた。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、埋込層を形成せずに素子分離を行うことにより、製造工程数を削減できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に、ＤＭＯＳトランジスタのソース又はドレインとして機能する第２導電型不純物領域を形成する工程と、
前記半導体基板上及び前記第２導電型不純物領域上に、前記半導体基板より不純物濃度が高い第１導電型半導体層を形成する工程と、
前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、
前記第２導電型不純物領域の不純物を前記第１導電型半導体層に拡散させることにより、前記第２導電型不純物領域を前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続させる工程と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第１導電型半導体層に接続する第１導電型の素子分離領域を形成する工程と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に、前記ＤＭＯＳトランジスタの第１導電型のボディ領域を形成する工程とを具備する。
【０００８】
この半導体装置の製造方法によれば、前記第２導電型不純物領域は、上部が前記半導体基板より不純物濃度が高い前記第１導電型半導体層により囲まれる。このため、前記半導体基板に第１導電型の埋込層を形成しなくても、ＤＭＯＳトランジスタが形成される領域を他の領域から分離することができる。一方、前記第１導電型半導体層及び前記第２導電型半導体層はＣＶＤ法により形成可能であるが、この場合、不純物導入用のガスを途中で切り替えることにより、前記第１導電型半導体層及び前記第２導電型半導体層を同一工程で形成することができる。従って、従来と比較して半導体装置の製造工程数を少なくすることができる。
【０００９】
本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板に、バイポーラトランジスタのコレクタとして機能する第２導電型不純物領域を形成する工程と、
前記半導体基板上及び前記第２導電型不純物領域上に、前記半導体基板より不純物濃度が高い第１導電型半導体層を形成する工程と、
前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、
前記第２導電型不純物領域の不純物を前記第１導電型半導体層に拡散させることにより、前記第２導電型不純物領域を前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続させる工程と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第１導電型半導体層に接続する第１導電型の素子分離領域を形成する工程と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に前記バイポーラトランジスタの第２導電型のエミッタを形成する工程と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に前記バイポーラトランジスタの第１導電型のベースを形成する工程とを具備する。
【００１０】
本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板に、バイポーラトランジスタのベースとして機能する第２導電型不純物領域を形成する工程と、
前記半導体基板上及び前記第２導電型不純物領域上に、前記半導体基板より不純物濃度が高い第１導電型半導体層を形成する工程と、
前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、
前記第２導電型不純物領域の不純物を前記第１導電型半導体層に拡散させることにより、前記第２導電型不純物領域を前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続させる工程と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第１導電型半導体層に接続する第１導電型の素子分離領域を形成する工程と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に、前記バイポーラトランジスタの第１導電型のエミッタ及び第１導電型のコレクタを形成する工程とを具備する。
【００１１】
本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板に第２導電型不純物領域を形成する工程と、
前記半導体基板上及び前記第２導電型不純物領域上に、前記半導体基板より不純物濃度が高い第１導電型半導体層を形成する工程と、
前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、
前記第２導電型不純物領域の不純物を前記第１導電型半導体層に拡散させることにより、前記第２導電型不純物領域を前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続させる工程と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に第１導電型不純物を導入することにより、前記第１導電型半導体層に接続する第１導電型の素子分離領域を形成する工程とを具備する。
【００１２】
前記第２導電型不純物領域を形成する工程において、前記半導体基板にアンチモン又はヒ素を導入することにより前記第２導電型不純物領域を形成するのが好ましい。更にリンを前記第２導電型不純物領域に導入してもよい。
なお、前記第２導電型不純物領域を前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続させる工程は、他の不純物領域を熱拡散する処理と兼用されるのが好ましい。また、一つの熱処理工程であっても良いし、複数の熱処理工程であっても良い。
【００１３】
本発明に係る半導体装置は、第１導電型の半導体基板に形成され、ＤＭＯＳトランジスタのソース又はドレインとして機能する第２導電型不純物領域と、
前記半導体基板上及び前記第２導電型不純物領域上に形成され、前記半導体基板より不純物濃度が高い第１導電型半導体層と、
前記第１導電型半導体層上に形成された第２導電型半導体層と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に形成され、素子分離領域として機能し、前記第１導電型半導体層に接続する第１導電型不純物領域と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に形成された、前記ＤＭＯＳトランジスタの第１導電型のボディ領域とを具備し、
前記第２導電型不純物領域は、不純物が拡散することにより前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続している。
【００１４】
本発明に係る他の半導体装置は、第１導電型の半導体基板に形成され、バイポーラトランジスタのコレクタとして機能する第２導電型不純物領域と、
前記半導体基板上及び前記第２導電型不純物領域上に形成され、前記半導体基板より不純物濃度が高い第１導電型半導体層と、
前記第１導電型半導体層上に形成された第２導電型半導体層と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に形成され、素子分離領域として機能し、前記第１導電型半導体層に接続する第１導電型不純物領域と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に形成された前記バイポーラトランジスタのエミッタ及びベースとを具備し、
前記第２導電型不純物領域は、不純物が拡散することにより前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続している。
【００１５】
本発明に係る他の半導体装置は、第１導電型の半導体基板に形成され、バイポーラトランジスタのベースとして機能する第２導電型不純物領域と、
前記半導体基板上及び前記第２導電型不純物領域上に形成され、前記半導体基板より不純物濃度が高い第１導電型半導体層と、
前記第１導電型半導体層上に形成された第２導電型半導体層と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に形成され、素子分離領域として機能し、前記第１導電型半導体層に接続する第１導電型不純物領域と、
前記素子分離領域の内側に位置する前記第２導電型半導体層に形成された前記バイポーラトランジスタのエミッタ及びコレクタとを具備し、
前記第２導電型不純物領域は、不純物が拡散することにより前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続している。
【００１６】
本発明に係る他の半導体装置は、第１導電型の半導体基板に形成された第２導電型不純物領域と、
前記半導体基板上及び前記第２導電型不純物領域上に形成され、前記半導体基板より不純物濃度が高い第１導電型半導体層と、
前記第１導電型半導体層上に形成された第２導電型半導体層と、
前記第２導電型不純物領域の周囲の上方に位置する前記第２導電型半導体層に形成され、素子分離領域として機能し、前記第１導電型半導体層に接続する第１導電型不純物領域とを具備し、
前記第２導電型不純物領域は、不純物が拡散することにより前記第１導電型半導体層まで拡張して前記第２導電型半導体層に接続している。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態について説明する。図１〜図３の各図は、本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法によって製造される半導体装置は、同一のシリコン基板上にバイポーラトランジスタ、オフセット領域を有するＭＯＳトランジスタ、及び縦型のＤＭＯＳトランジスタを有する。
【００１８】
まず、図１（Ａ）に示すように、第１導電型（例えばＰ型）のシリコン基板１０上にマスク膜(例えば厚さ１０〜３０ｎｍの酸化膜：図示せず)を形成し、このマスク膜をマスクとしてシリコン基板１０に第２導電型の不純物を導入する。導入される不純物は、拡散速度が遅い不純物（例えばＳｂ又はＡｓ）が好ましい。この不純物導入工程は、例えばイオン注入により行う。イオン注入条件は、例えば不純物イオンがアンチモンイオン（Ｓｂ＋）である場合、３０〜１５０ｋｅＶの注入エネルギーで５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２である。これにより、シリコン基板１０には第２導電型の埋込層１１，１２，１３が形成される。なお、シリコン基板１０の不純物濃度は、導入される不純物がボロンの場合は例えば５×１０１４／ｃｍ３〜１×１０１６／ｃｍ３である。
次いで、マスク膜を除去する。その後、シリコン基板１０を熱処理（例えば１０００〜１３００℃で３０〜３００分）する。
【００１９】
次いで、図１（Ｂ）に示すように、シリコン基板１０上に第１導電型のシリコン層３０を、例えば厚さ１〜４μｍほどエピタキシャル成長する。シリコン層３０の不純物濃度は、導入される不純物がボロンの場合は例えば１×１０１５／ｃｍ３〜１×１０１７／ｃｍ３であり、シリコン基板１０の不純物濃度より高い。
【００２０】
このエピタキシャル成長において、シリコン基板１０及びシリコン層３０は、例えば１１００〜１２００℃に保持される。このため、埋込層１１〜１３の不純物はシリコン層３０に拡散し、埋込層１１〜１３それぞれはシリコン層３０の一部に広がる。
【００２１】
次いで、図２（Ａ）に示すように、シリコン層３０上に第２導電型のシリコン層２０を、例えば厚さ４〜９μｍほどエピタキシャル成長する。シリコン層２０の不純物濃度は、導入される不純物がリンの場合は例えば５×１０１４／ｃｍ３〜１×１０１６／ｃｍ３である。
【００２２】
このエピタキシャル成長において、シリコン基板１０及びシリコン層３０は、例えば１１００〜１２００℃に保持される。このため、埋込層１１〜１３の不純物は更にシリコン層３０に拡散し、埋込層１１〜１３それぞれは更にシリコン層３０の一部に広がる。
【００２３】
次いで、図２（Ｂ）に示すように、シリコン層２０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン層２０に第２導電型の不純物を導入する。これにより、シリコン層２０には第２導電型の拡散層２１，２２，２３が形成される。拡散層２１〜２３はそれぞれ埋込層１１〜１３の一部の上方に位置している。拡散層２１及び埋込層１１はバイポーラトランジスタのコレクタとして機能し、拡散層２２はＭＯＳトランジスタの基板電位を与える電極として機能し、拡散層２３及び埋込層１３はＤＭＯＳのドレインとして機能する。
【００２４】
次いで、シリコン層２０上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてシリコン層２０に第１導電型の不純物を導入する。これにより、シリコン層２０には第１導電型の拡散層２４ａ，２４ｂ，２４ｃ，２４ｄが形成される。拡散層２４ａ〜２４ｄは、それぞれ埋込層１１〜１３の周囲の上方に位置しており、シリコン層３０に接続している。拡散層２４ａ〜２４ｄ及びシリコン層３０により、バイポーラトランジスタが形成される領域、ＭＯＳトランジスタが形成される領域、及び縦型のＤＭＯＳトランジスタが形成される領域相互間は、電気的に分離される。その後、レジストパターンを除去する。
【００２５】
その後、シリコン基板１０及びシリコン層２０，３０を熱処理（例えば１０００〜１３００℃で３０〜３００分）する。これにより不純物は活性化し、かつ熱拡散する。この熱処理により、埋込層１１〜１３の不純物はシリコン層３０の上端まで拡散し、埋込層１１〜１３が拡張してシリコン層２０に接続する。これにより、埋込層１１〜１３はそれぞれ拡散層２１〜２３に電気的に接続する。
【００２６】
なお、埋込層１１〜１３が拡張してシリコン層２０に接続するタイミングは、例えばシリコン層２０が形成される工程であっても良いし、後述するいずれかの工程であっても良い。このタイミングは、例えば埋込層１１〜１３の不純物濃度により調節することができる。
【００２７】
次いで、図３（Ａ）に示すように、シリコン層２０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン層２０に第２導電型の不純物を導入する。これにより、シリコン層２０には、ＭＯＳトランジスタの２つのウェル４１が形成される。２つのウェル４１は相互に離間している。その後、レジストパターンを除去する。
【００２８】
次いで、シリコン層２０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン層２０に第１導電型の不純物を導入する。これにより、シリコン層２０には、バイポーラトランジスタのベース領域３１が形成される。その後、レジストパターンを除去する。
【００２９】
次いで、シリコン層２０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン層２０に第１導電型の不純物を導入する。これにより、シリコン層２０には、ＭＯＳトランジスタのオフセット領域が形成される。オフセット領域４２は、２つのウェル４１の相互間を接続するように形成される。その後、レジストパターンを除去する。
【００３０】
次いで、シリコン層２０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン層２０に第１導電型の不純物を導入する。これにより、シリコン層２０にはＤＭＯＳトランジスタのボディ領域５１が形成される。その後、レジストパターンを除去する。
【００３１】
次いで、シリコン層２０に窒化シリコン膜を有するマスク膜(図示せず)をＣＶＤ法により形成し、このマスク膜をマスクとしてシリコン層２０を熱酸化する。これにより、シリコン層２０には素子分離膜２５が形成される。その後、マスク膜を除去する。
【００３２】
次いで、シリコン層２０を熱酸化する。これにより、シリコン層２０にはＭＯＳトランジスタのゲート酸化膜４３及びＤＭＯＳトランジスタのゲート酸化膜５２が形成される。なお、熱酸化工程を２回に分けて行い、一回目の熱酸化工程においてＭＯＳトランジスタが形成される領域又はＤＭＯＳトランジスタが形成される領域のいずれかをマスク膜で被覆することにより、ゲート酸化膜４３，５２の膜厚を互いに異ならせることができる。
【００３３】
次いで、ゲート酸化膜４３，５２を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜４３上にはＭＯＳトランジスタのゲート電極４４が形成され、ゲート酸化膜５２上にはＤＭＯＳトランジスタのゲート電極５３が形成される。ゲート電極４４は、ウェル４１とオフセット領域４２の境界を跨いでおり、ウェル４１の一部の上方及びオフセット領域４２の一部の上方それぞれに位置している。
【００３４】
次いで、図３（Ｂ）に示すように、素子分離膜２５、ゲート酸化膜４３，５２、及びゲート電極４４，５３を含む全面上にレジストパターン（図示せず）を形成し、このレジストパターン、素子分離膜２５、及びゲート電極４４，５３をマスクとしてベース領域３１の一部、ウェル４１の一部、及びボディ領域５１の一部に第１導電型の不純物を導入する。これにより、ベース領域３１の一部にはバイポーラトランジスタのベース電極領域３２が形成され、ウェル４１の一部にはＭＯＳトランジスタのソースとなる不純物領域４５が形成され、オフセット領域４２の一部にはＭＯＳトランジスタのドレインとなる不純物領域４２ａが形成され、ボディ領域５１の一部にはＤＭＯＳトランジスタのソースの中心部に位置する不純物領域５４が形成される。また、この工程において、拡散層２４ａ，２４ｂ，２４ｃ，２４ｄの表層にも第１導電型の不純物が導入される。その後、レジストパターンを除去する。
【００３５】
次いで、素子分離膜２５、ゲート酸化膜４３，５２、及びゲート電極４４，５３を含む全面上にレジストパターン（図示せず）を形成し、このレジストパターン、素子分離膜２５、及びゲート電極４４，５３をマスクとして、ベース領域３１の一部及びボディ領域５１の一部に第２導電型の不純物を導入する。これにより、バイポーラトランジスタのベース領域３１の一部にはエミッタ領域３３が形成され、また、ＤＭＯＳトランジスタのボディ領域５１の一部にはソースとなる不純物領域５５が形成される。不純物領域５５は不純物領域５４の周囲に位置している。また、この工程において、バイポーラトランジスタのコレクタとして機能する拡散層２１の表層にも第２導電型の不純物が導入され、ＭＯＳトランジスタの基板電極である拡散層２２にも第２導電型の不純物が導入され、ＤＭＯＳトランジスタのドレインとして機能する拡散層２３の表層にも第２導電型の不純物が導入される。その後、レジストパターンを除去する。
【００３６】
その後、シリコン層２０を熱処理し、導入した不純物を熱拡散させる。これにより、不純物領域５５の一部はゲート電極５３の下方まで広がる。
【００３７】
以上、本発明の第１の実施形態に係る半導体装置の製造方法によれば、第１導電型のシリコン基板１０と第２導電型のシリコン層２０の間に第１導電型のシリコン層３０を形成している。そして、シリコン基板１０に形成された第２導電型の埋込層１１〜１３の不純物をシリコン層３０に熱拡散させることにより、埋込層１１〜１３をシリコン層３０に拡張して、シリコン層２０に形成された拡散層２１〜２３に埋込層１１〜１３を接続している。
【００３８】
そして、埋込層１１〜１３は、上部がシリコン基板１０より不純物濃度が高いシリコン層３０により囲まれる。このため、シリコン基板１０に第１導電型の埋込層を形成しなくても、バイポーラトランジスタ、ＭＯＳトランジスタ、及びＤＭＯＳトランジスタの相互間を素子分離することができる。一方、シリコン層３０はシリコン層２０を形成する工程と連続して行うことが可能であるか、別工程である場合であっても一工程でよい。従って、従来と比較して半導体装置の製造工程数を少なくすることができる。
【００３９】
図４の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００４０】
まず、図４（Ａ）に示すように、シリコン基板１０に埋込層１１〜１３を形成する。本実施形態において埋込層１１〜１３を形成するために導入される不純物は、Ｐ、並びにＳｂ又はＡｓである。ここでＰの導入量を、Ｓｂ又はＡｓの導入量と比較して少なくする。
【００４１】
次いで、シリコン層２０，３０を形成する。このとき埋込層１１〜１３それぞれの不純物は熱拡散するが、ＰはＳｂ又はＡｓと比較して熱拡散しやすいため、埋込層１１〜１３の周囲には低濃度の第１導電型の拡散領域１１ａ〜１３ａが形成される。
【００４２】
その後の工程は、第１の実施形態と同様であり、図４（Ｂ）に示すような半導体装置が形成される。この半導体装置は、拡散領域１１ａ〜１３ａを介して埋込層１１〜１３と拡散層２１〜２３が相互に接続している点を除いて、第１の実施形態により製造される半導体装置と同様の構成である。
【００４３】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、同一の熱処理条件が同一の場合、拡散領域１１ａ〜１３ａは第１の実施形態に係る埋込層１１〜１３よりも大きくなる。このため、シリコン層３０を第１の実施形態と比較して厚くしても、埋込層１１〜１３と拡散層２１〜２３を接続することができる。シリコン層３０を厚くした場合、シリコン層２０を薄くして、拡散層２１〜２３，２４ａ〜２４ｄを形成するときのイオン導入条件を弱くすることができる。
【００４４】
図５の各図は、本発明の第３の実施形態に係る半導体装置を説明する為の断面図である。本図に示す半導体装置は、バイポーラトランジスタの構成を除いて第１の実施形態と同様の構成である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００４５】
図５において、第２導電型の拡散層２１及び埋込層１１はバイポーラトランジスタのベースとして機能する。そして、シリコン層２０には第１導電型のコレクタ領域３５及び第１導電型のエミッタ領域３６が形成されている。コレクタ領域３５は、第１導電型のオフセット領域３４の中に形成されている。
【００４６】
図５に示す半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法において、ベース領域３１を形成する工程の代わりにオフセット領域３４を形成する工程が入る点、ＭＯＳトランジスタのドレイン及びソースとなる不純物領域４２ａ，４５を形成する工程においてコレクタ領域３５及びエミッタ領域３６が形成される点、及びＤＭＯＳトランジスタのソースとなる不純物領域５５を形成する工程においてエミッタが形成されない点を除いて、第１の実施形態と同様である。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００４７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４８】
【図１】各図は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】各図は図１の次の工程を説明する為の断面図。
【図３】各図は図２の次の工程を説明する為の断面図。
【図４】各図は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】第３の実施形態に係る半導体装置の構成を説明する為の断面図。
【図６】従来の半導体装置の構成を説明する為の断面図。
【符号の説明】
【００４９】
１０，１００…シリコン基板、１１〜１３，１１１〜１１３，１１４ａ〜１１４ｄ…埋込層、１１ａ，１２ａ，１３ａ…拡散領域、２０，３０，１２０…シリコン層、２１〜２３，２４ａ〜２４ｄ，１２１〜１２３，１２４ａ〜１２４ｄ…拡散層、２５…素子分離膜、３１，１３１，１３２…ベース領域、３２…ベース電極領域、３３，３６，１３３…エミッタ領域、３４，４２…オフセット領域、３５…コレクタ領域、４１，１４１…ウェル、４２，１４２…オフセット領域、４２ａ，４５，５４，５５，１４２ａ，１４５，１５５…不純物領域、４３，５２…ゲート酸化膜、４４，５３…ゲート電極、５１，１５１…ボディ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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