(57)【要約】【課題】イメージセンサ用ウェハレベルパッケージに、ロジック回路を低コスト且つイメージセンサチップのチップスケールで混載できる。【解決手段】本発明の例のイメージセンサ用ウェハレベルパッケージは、入射した光を電気信号に変換するイメージセンサチップ１と、受動素子が形成される薄型回路基板２と、信号処理を行うロジック回路チップ３とを具備し、薄型回路基板２とロジック回路チップ３とが電気的に接続され、薄型回路基板２が、イメージセンサチップ１の裏面から、イメージセンサチップ１内に形成されるスルーホールビアＴＨ１を介して、イメージセンサチップの表面に形成される配線層６Ａ，７Ａと電気的に接続されることを備える。【選択図】図２
2008130603.tif 000002
【特許請求の範囲】
【請求項１】
入射した光を電気信号に変換するイメージセンサチップと、受動素子が形成される薄型回路基板と、信号処理を行うロジック回路チップとを具備し、前記薄型回路基板と前記ロジック回路チップとが電気的に接続され、前記薄型回路基板が、前記イメージセンサチップの裏面から、前記イメージセンサチップ内に形成されるスルーホールビアを介して、前記イメージセンサチップの表面に形成される配線層と電気的に接続されることを特徴とするイメージセンサ用ウェハレベルパッケージ。
【請求項２】
前記ロジック回路チップのボンディングパッドのピッチは、前記イメージセンサチップのボンディングパッドのピッチよりも狭いことを特徴とする請求項１に記載のイメージセンサ用ウェハレベルパッケージ。
【請求項３】
イメージセンサチップ裏面から前記イメージセンサチップの表面の第１配線層に達するスルーホールビアを形成する工程と、前記スルーホールビアから前記イメージセンサチップの裏面にかけて第２配線層を形成する工程と、薄型回路基板とロジック回路チップとを電気的に接続する工程と、前記ロジック回路が接続された前記薄型回路基板を、前記イメージセンサチップの裏面の前記第２配線層を介して、前記イメージセンサチップ表面の前記第１配線層に電気的に接続する工程とを備えることを特徴とするイメージセンサ用ウェハレベルパッケージの製造方法。
【請求項４】
前記スルーホールビアは、レーザ加工により形成されることを特徴とする請求項３に記載のイメージセンサ用ウェハレベルパッケージの製造方法。
【請求項５】
請求項１に記載のイメージセンサ用ウェハレベルパッケージを有するイメージセンサモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ用ウェハレベルパッケージ及びその製造方法に適用される。
【背景技術】
【０００２】
近年、イメージセンサモジュールが、デジタルカメラ及びデジタルカメラ内蔵携帯電話などに用いられている。
【０００３】
このイメージセンサモジュールには、入射光を電気信号に変換するセンサ部を有するイメージセンサチップと、イメージセンサチップからの電気信号を処理するＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等からなるロジック回路チップ、光学レンズなどが、パッケージングされている。
【０００４】
イメージセンサモジュールは、画質の向上や、イメージセンサモジュールの小型化のためのチップ面積の縮小が求められている（例えば、特許文献１）。
【０００５】
そのため、イメージセンサチップは、高い解像度を得るために、画素の微細化が進み、さらに、受光センサ部の感度向上のために、その上部に位置する絶縁膜の膜厚を薄くすることが望まれる。
【０００６】
一方、ロジック回路チップは、微細化が進むと、配線数及び配線層が増加し、素子上の絶縁膜の膜厚が厚くなる。
【０００７】
それゆえ、イメージセンサチップとロジック回路チップを同一の基板上で混載する場合には、イメージセンサチップの受光センサ部の絶縁膜を薄膜化する工程を行う必要がある。この工程は、イメージセンサの製造工程の技術的難度を増大させ、製造コストや歩留りの観点からは、デメリットとなる。
【０００８】
また、イメージセンサチップとロジック回路チップを、それぞれ分割されたチップ上に設け、それらをウェハレベルパッケージ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）により混載する場合、ロジック回路チップは、例えば、２ｍｍ角で、１００ピン以上のボンディングパッドを有する。一方、イメージセンサチップは、数ｍｍ角で、数十ピン程度の、ボンディングパッドを有する。
【０００９】
そのため、ウェハレベルパッケージの配線デザインルールで、ロジック回路チップとイメージセンサチップとを接続するためには、配線層が多層化し、製造工程が複雑になるとともに、製造コストも高くなる。
【特許文献１】特開２００６−４９３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の例は、イメージセンサ用ウェハレベルパッケージにロジック回路を低コスト且つイメージセンサチップのチップスケールで混載する技術を提案する。
【課題を解決するための手段】
【００１１】
本発明の例に関わるイメージセンサ用ウェハレベルパッケージは、入射した光を電気信号に変換するイメージセンサチップと、受動素子が形成される薄型回路基板と、信号処理を行うロジック回路チップとを具備し、前記薄型回路基板と前記ロジック回路チップとが電気的に接続され、前記薄型回路基板が、前記イメージセンサチップの裏面から、前記イメージセンサチップ内に形成されるスルーホールビアを介して、前記イメージセンサチップの表面に形成される配線層と電気的に接続されることを備える。
【００１２】
本発明の例に関わるイメージセンサ用ウェハレベルパッケージの製造方法は、イメージセンサチップ裏面から前記イメージセンサチップの表面の第１配線層に達するスルーホールビアを形成する工程と、前記スルーホールビアから前記イメージセンサチップの裏面にかけて第２配線層を形成する工程と、薄型回路基板とロジック回路チップとを電気的に接続する工程と、前記ロジック回路が接続された前記薄型回路基板を、前記イメージセンサチップの裏面の前記第２配線層を介して、前記イメージセンサチップ表面の前記第１配線層に電気的に接続する工程とを備える。
【発明の効果】
【００１３】
本発明の例によれば、イメージセンサ用ウェハレベルパッケージに、ロジック回路を低コスト且つイメージセンサチップのチップスケールで混載できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１５】
１．  概要  
本発明の例におけるイメージセンサ用ウェハレベルパッケージは、イメージセンサチップの裏面から、複数の受動素子からなる薄型回路基板と、イメージセンサチップからの信号を処理するロジック回路チップとが電気的に接続される積層構造を有する。
【００１６】
つまり、このイメージセンサ用ウェハレベルパッケージにおいて、イメージセンサチップとロジック回路チップは、薄型回路基板を介して電気的に接続される構造を有する。
【００１７】
それにより、イメージセンサチップと、イメージセンサチップと比較して配線ピッチの狭いロジック回路チップとを、配線層の多層化することなく、また、複雑な配線工程を用いずに接続できる。
【００１８】
したがって、イメージセンサ用ウェハレベルパッケージの製造コストを低くすることができる。
【００１９】
また、上記の構造を用いることにより、イメージセンサチップ、薄型回路基板、ロジック回路チップを、イメージセンサチップのチップスケールで同一のパッケージ内に作製できる。
【００２０】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２１】
（１）  実施の形態  
（ａ）  構造  
図１及び図２を用いて、本実施の形態におけるイメージセンサ用ウェハレベルパッケージの構造について説明する。
【００２２】
図１は、本実施の形態のイメージセンサ用ウェハレベルパッケージの平面図を示し、図２は、図１のＩＩ−ＩＩ線に沿う断面図を示す。尚、本実施の形態においては、イメージセンサ用ウェハレベルパッケージは、左右対称となるような基本構造を有する。それゆえ、図２では、図１の点線より左側の断面を省略する。
【００２３】
本実施の形態におけるイメージセンサ用ウェハレベルパッケージは、イメージセンサチップ１、薄型回路基板２、ロジック回路３が、積層構造となるように電気的に接続され、イメージセンサチップ１のチップサイズでパッケージングされる。
【００２４】
イメージセンサチップ１は、入射した光を電気信号に変換する多数のフォトダイオードと、その光電変換により発生した電荷の蓄積及び転送を行うＣＭＯＳ又はＣＣＤ等から構成される。尚、イメージセンサチップ１は、例えば、ＡＤ変換回路、タイミングジェネレータなどのロジック回路が、チップ内に形成されていてもよい。
【００２５】
イメージセンサチップ１は、２〜３層の多層構造となっており、このチップの厚みは、例えば、１００μｍ程度となっている。
【００２６】
イメージセンサチップ１のフォトダイオードが形成される受光センサ部には、複数のマイクロレンズ４が、例えば、パッシベーション膜８を介して、イメージセンサの画素毎に配置される。
【００２７】
イメージセンサチップ１の上面には、支持基板となる、例えば、ガラス基板５が、受光センサ部とガラス基板５との間が中空状態となるように塗布された接着剤９により、取り付けられる。
【００２８】
また、イメージセンサチップ１は、イメージセンサチップ１内に、数ｍｍ角内に数十個のスルーホールビアが、チップ裏面から上面に達するように形成される。尚、本実施の形態においては、スルーホールビアＴＨ１，ＴＨ２のみを示す。
【００２９】
スルーホールビアＴＨ１，ＴＨ２内には、絶縁膜１０Ａを介して、例えば、Ｃｕ配線層１１Ａ，１１Ｂが、配線層として形成され、イメージセンサチップ１上面に形成された配線層と接続される。このイメージセンサチップ表面に形成される配線層は、例えば、Ａｌ配線層６Ａ，６Ｂ、無電解Ｎｉメッキ層７Ａ，７Ｂからなる。
【００３０】
このスルーホールビアＴＨ１，ＴＨ２に形成されたＣｕ配線層１１Ａ，１１Ｂが、イメージセンサチップ１のボンディングパッドとして機能する。
【００３１】
薄型回路基板２は、例えば、フレキシブル基板上に形成された、例えば、コンデンサ、抵抗素子、配線層などの受動素子から構成され、例えば、数ｍｍ角に数十ピンのボンディングパッドを有する。
【００３２】
ロジック回路チップ３は、イメージセンサチップ１からの信号を処理するＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）であり、画像処理を行うＩＳＰ（Ｉｍａｇｉｎｇ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ドライバ回路などから構成される。このロジック回路チップ３は、例えば、４〜６層からなる多層構造となっており、例えば、２〜３ｍｍ角で、１００〜１５０ピンのボンディングパッドを有する。
【００３３】
上記のイメージセンサ用ウェハレベルパッケージの積層構造は、イメージセンサチップ１の裏面から薄型回路基板２とロジック回路３チップとが、イメージセンサチップ１に電気的に接続される構造を有する。つまり、イメージセンサチップ１とロジック回路チップ３とが、薄型回路基板２を介して、電気的に接続される構造を有する。
【００３４】
イメージセンサチップ１、薄型回路基板２、ロジック回路チップ３は、例えば、半田ボール１２Ａ、バンプとしての無電解Ｎｉメッキ層７Ｃ、Ｃｕ配線層１２Ａを介して接続される。また、絶縁膜１０Ａ，１０Ｂが、チップ及び基板間の隙間に形成される。
【００３５】
イメージセンサチップ１の裏面に接続される薄型回路基板２、ロジック回路チップ３及び絶縁膜１０Ｂからなる積層構造の厚みは、例えば、３００〜５００μｍ程度となる。
【００３６】
また、外部出力端子として、例えば、半田ボール１２Ｂが、Ｃｕ配線層１１Ｆ，１１Ｇを介して、イメージセンサチップ１及び薄型回路基板２に接続される。尚、本実施の形態においては、省略のため、イメージセンサチップ１からの外部出力端子（Ｃｕ配線層１１Ｆ及び半田ボール１２Ｂ）と、薄型回路基板３を介したロジック回路チップ２の出力端子（Ｃｕ配線層１１Ｇ及び半田ボール１２Ｂ）のみ示すが、出力端子の数は複数あり、この２つに限定されない。
【００３７】
上記のイメージセンサ用ウェハレベルパッケージにおいて、イメージセンサチップ１と薄型回路基板２は、どちらとも数ｍｍ角で数十ピンのボンディングパッドを有しており、同程度の配線ピッチとなっている。そのため、複雑な配線工程を用いることなく接続できる。
【００３８】
また、薄型回路基板２とロジック回路チップ３は、配線ピッチは異なっている。しかし、薄型回路基板２は、受動素子からなり、複雑な配線を有していない。そのため、薄型回路基板２とロジック回路チップ３とは、配線ピッチが異なっていても、例えば、バンプにより、比較的容易に接続することができる。
【００３９】
それゆえ、イメージセンサチップ１と、配線ピッチの狭いロジック回路チップ３とを、ウェハレベルパッケージの配線デザインルールで接続することができる。
【００４０】
したがって、イメージセンサ用ウェハレベルパッケージの配線層を多層化する必要がなく、製造工程の複雑化及び製造コストの増大を防ぐことができる。
【００４１】
さらに、薄型回路基板２とロジック回路チップ３を、スルーホールビアＴＨ１，ＴＨ２を介して、イメージセンサチップ１の裏面から、イメージセンサチップ１と積層構造となるように電気的に接続することで、同一パッケージ内に混載できる。
【００４２】
それゆえ、イメージセンサチップ１のチップスケールで、イメージセンサ用ウェハレベルパッケージを作製することができる。
【００４３】
以上のように、イメージセンサ用ウェハレベルパッケージに、信号処理用のロジック回路チップを、低コスト且つイメージセンサチップのチップスケールで混載することができる。
【００４４】
（ｂ）  製造方法  
以下に、図３乃至図１１を用いて、本実施の形態のイメージセンサ用ウェハレベルパッケージの製造方法について説明する。
【００４５】
図３は、イメージセンサチップが形成されるシリコンウェハＳｉを示し、図４は、図３のＸ−Ｘ線に沿う断面図を示す。以下には、１つのイメージセンサチップ１のＸ−Ｘ線に沿う断面を用いて、順次説明する。尚、イメージセンサチップ１のＸ−Ｘ線断面を図示し、製造方法を説明するが、シリコンウェハＳｉ上の全てのイメージセンサチップ１が同時に形成される。また、上述のように、イメージセンサ用ウェハレベルパッケージは、左右対称となるような基本構造を有するので、以下では、省略のため、断面の左半分を省略する。
【００４６】
はじめに、図３及び図４に示すように、フォトダイオード、ＣＭＯＳ及びＣＣＤを主な構成要素とする複数のイメージセンサチップ１が、ウェハプロセスにより、１つのシリコンウェハＳｉに形成される。
【００４７】
次に、イメージセンサチップ１の表面に、配線層となる、例えば、膜厚が３６０ｎｍ程度のＡｌ膜と、例えば、膜厚が１５μｍ程度の無電解Ｎｉメッキ層が、全面に形成された後、例えば、フォトリソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、Ａｌ配線６Ａ，６Ｂ及び無電解Ｎｉメッキ層７Ａ，７Ｂからなる所望の配線パターンが形成される。
【００４８】
続いて、例えば、パッシベーション膜８が、イメージセンサチップ１表面に形成された後、マイクロレンズ４が、受光センサ部上面に取り付けられる。
【００４９】
その後、支持基板となる、例えば、厚みが３５０μｍ程度のガラス基板５が、ガラス基板５と受光センサ部の間が中空状態となるようにイメージセンサチップ１表面に塗布された、例えば、厚さが５０μｍ程度の接着剤９により、イメージセンサチップ１に取り付けられる。
【００５０】
次に、図５に示すように、イメージセンサチップ１の厚みが、例えば、１００〜２００μｍ程度になるように、イメージセンサチップ１の裏面が研削され、その後、その裏面が、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により、鏡面研磨される。
【００５１】
続いて、例えば、数ｍｍ角のイメージセンサチップ１に対して、数十個のスルーホールビアが、例えば、レーザ加工により、イメージセンサチップ１の裏面から、配線パターンに応じて、イメージセンサチップ１表面のＡｌ配線６Ａ，６Ｂ及び無電解Ｎｉメッキ層７Ａ，７Ｂに達するように形成される。このとき、無電解Ｎｉメッキ層７Ａ，７Ｂが、レーザのストッパ膜として機能する。
【００５２】
尚、図５においては、スルーホールビアＴＨ１，ＴＨ２のみ示す。このスルーホールビアＴＨ１，ＴＨ２のホール径は、例えば、イメージセンサチップ１裏面（レーザ入射側）で、例えば、９０μｍ、イメージセンサチップ１表面（レーザ出射側）で、例えば、６０μｍとなるように形成される。
【００５３】
尚、スルーホールビアＴＨ１，ＴＨ２は、例えば、ＲＩＥ法により形成されても良い。また、レーザ加工によりスルーホールビアを形成することにより、ＲＩＥと比較して、高速でスルーホールビアを形成できるので、イメージセンサ用ウェハレベルパッケージの生産性を向上させることができる。
【００５４】
続いて、図６に示すように、例えば、流動性の高い絶縁樹脂が、スルーホールビアＴＨ１，ＴＨ２が埋め込まれるように、イメージセンサチップ１の裏面に塗布された後、その絶縁樹脂が、例えば、熱或いはＵＶ露光により硬化され、絶縁層１０Ａが形成される。
【００５５】
その後、図７に示すように、スルーホールビアＴＨ１，ＴＨ２に埋め込まれた絶縁膜１０Ａに、例えば、レーザ加工により、無電解Ｎｉメッキ層７Ａ，７Ｂに達する開口部が形成される。続いて、配線層となる、例えば、Ｃｕ膜が、無電解Ｎｉメッキ層７Ａ，７Ｂに達するように、絶縁膜１０Ａを介して、イメージセンサチップ１の裏面及びスルーホールビアＴＨ１，ＴＨ２内に形成される。さらに、そのＣｕ膜が、例えば、フォトリソグラフィ、ＲＩＥなどにより、パターニングされ、所望の配線パターンのＣｕ配線層１１Ａ，１１Ｂが形成される。
【００５６】
また、上記の工程とは別の工程で、薄膜回路基板２には、パスコンデンサ、抵抗素子、配線層などの受動素子が、例えば、アセンブリ工程により形成される。
【００５７】
また、ロジック回路チップ３は、イメージセンサチップ１からの信号を処理するための複数のロジック回路が、ウェハプロセスにより形成されることにより作製される。このロジック回路チップ３は、例えば、４〜６層からなる多層構造となり、例えば、２〜３ｍｍ角に１００〜１４０ピンのボンディングパッドが形成される。
【００５８】
その後、図８に示すように、薄膜回路基板２とロジック回路チップ３は、例えば、フリップチップボンディング（Ｆｌｉｐ  Ｃｈｉｐ  Ｂｏｎｄｉｎｇ）により、複数のバンプを介して、接続される。尚、本実施の形態においては、省略のため、薄膜回路基板２とロジック回路チップ３とを、例えば、無電解Ｎｉメッキ７Ｃからなるバンプのみで接続したものを図示するが、複数のバンプにより接続される。尚、薄型回路基板２とロジック回路チップ３は、ワイヤボンディング（Ｗｉｒｅ  Ｂｏｎｄｉｎｇ）により接続されても良い。
【００５９】
次に、図９に示すように、薄型回路基板２が、例えば、Ｃｕ配線１１Ａ及び半田ボール１２Ａにより、イメージセンサチップ１の裏面から、スルーホールＴＨ１を介してイメージセンサチップ１の配線層であるＡｌ配線６Ａ及び無電解Ｎｉメッキ７Ａに接続される。
【００６０】
それゆえ、イメージセンサチップ１とロジック回路チップ３は、薄型回路基板２を介して接続される。したがって、ウェハレベルパッケージの配線ピッチで、イメージセンサチップ１とロジック回路チップ３とを接続することができる。
【００６１】
尚、半田ボール１２Ａの代わりに、ダイアタッチフィルムを用いて、イメージセンサチップ１と薄型回路基板２との接続を行っても良い。
【００６２】
イメージセンサチップ１と薄膜回路基板２が接続された後、イメージセンサチップ１、薄型回路基板２、ロジック回路チップ３の全面に対して、例えば、流動性の高い絶縁樹脂が塗布された後、例えば、熱或いはＵＶ露光により、その樹脂が硬化され、絶縁膜１０Ｂが形成される。
【００６３】
尚、本実施の形態においては、薄型回路基板２とロジック回路チップ３を接続した後に、イメージセンサチップ１と薄型回路基板２とを接続する製造工程について説明したが、イメージセンサチップ１と薄型回路基板２とを接続した後、その薄型回路基板２とロジック回路チップ３とを接続する工程でも良い。
【００６４】
続いて、図１０に示すように、スルーホールビアＴＨ３，ＴＨ４が、例えば、レーザ加工により、Ｃｕ配線層１１Ｂ，１１Ｅに達するように、絶縁膜１０Ｂ内に形成される。その後、Ｃｕ配線層１１Ｆ，１１Ｇが、Ｃｕ配線層１１Ｂ，１１Ｅに接続されるように、スルーホールビアＴＨ３，ＴＨ４内に形成される。
【００６５】
さらに、図１１に示すように、保護膜となるソルダーレジスト１３が、Ｃｕ配線層１１Ｆ，１１Ｇ及び絶縁膜１３の全面に塗布された後、外部出力端子の形成部のソルダーレジスト１３が、例えば、フォトリソグラフィなどによりパターニングされた後、除去される。続いて、外部出力端子としての複数の半田ボール１２Ｂが、露出したＣｕ配線層１１Ｆ，１１Ｇに接続される。
【００６６】
その後、シリコンウェハが、イメージセンサチップ１のチップサイズに、それぞれダイシングされ、イメージセンサ用ウェハレベルパッケージが完成する。
【００６７】
以上の工程により、本実施の形態に示すイメージセンサ用ウェハレベルパッケージが作製される。
【００６８】
上記の製造方法を用いることより、イメージセンサチップ１とロジック回路チップ３とを、配線工程を複雑にすることになく、接続することができる。それにより、製造コストを低減することができる。
【００６９】
また、薄型回路基板２及びロジック回路チップ３を、イメージセンサチップ１の裏面から積層構造となるように接続することにより、イメージセンサ用ウェハレベルパッケージをイメージセンサチップのチップスケールで作製することができる。
【００７０】
したがって、イメージセンサ用ウェハレベルパッケージに、信号処理用のロジック回路を、低コスト且つイメージセンサチップのチップスケールで混載することができる。
【００７１】
３．  比較例  
図１２は、比較例であるイメージセンサ用ウェハレベルパッケージを示す。図１２に示すように、比較例となるイメージセンサ用ウェハレベルパッケージにおいては、イメージセンサチップ１Ａとロジック回路チップ３Ａとが、直接、電気的に接続される点が、図２に示すイメージセンサ用ウェハレベルパッケージと異なる点である。
【００７２】
図１２に示す、イメージセンサチップ１Ａ及びロジック回路チップ３Ａは、図２に示すイメージセンサチップ１及びロジック回路チップ３と同様の配線デザインルールで、ボンディングパッドが形成される。
【００７３】
すなわち、イメージセンサチップ１Ａは、数ｍｍ角に数十ピンのボンディングパッドを有し、ロジック回路チップ３Ａは、２〜３ｍｍ角に１００〜１５０ピンのボンディングパッドを有する。
【００７４】
また、ロジック回路チップ３Ａの配線ピッチは、イメージセンサチップ１Ａの配線ピッチに比較して、狭くなっている。
【００７５】
それゆえ、このロジック回路チップ３Ａを、イメージセンサ用ウェハレベルパッケージの配線デザインルールで接続するためには、例えば、ロジック回路チップ３Ａの配線を、イメージセンサチップ１Ａへ配線ピッチを変換して接続する必要がある。
【００７６】
配線ピッチの変換のための引き出し配線の形成は、配線の多層化及びチップ面積の拡大の原因となり、工程の複雑化、製造コストの増加などの要因となる。
【００７７】
また、図１２に示す構造においては、受動素子が形成される薄型回路基板を、例えば、ＳＭＴ（Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｔｅｃｈｎｏｌｏｇｙ）や、ＣＯＢ（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）などにより、図１２に示すイメージセンサ用ウェハレベルパッケージと別途接続しなければならない。
【００７８】
それゆえ、製造コストが増大し、また、イメージセンサをモジュール化する際のチップサイズが大きくなってしまう。
【００７９】
また、イメージセンサチップと薄型回路基板とからイメージセンサ用ウェハレベルパッケージを構成し、そのウェハレベルパッケージとロジック回路チップとを別途接続する場合においても、同様である。
【００８０】
これに対して、図２に示すイメージセンサ用ウェハレベルパッケージにおいては、イメージセンサチップ１とロジック回路チップ３とは、薄型回路基板２を介して、電気的に接続される。
【００８１】
この薄型回路基板２は、例えば、コンデンサ、抵抗素子、配線層などから構成される回路である。それゆえ、薄型回路基板２とロジック回路チップ３とは、複雑な配線工程を用いずに接続できる。
【００８２】
また、薄型回路基板２は、イメージセンサチップ１とピッチが同程度であり、複雑な配線工程を必要としない。それゆえ、イメージセンサチップ１と薄型回路基板２とは、複雑な配線工程を用いずに接続できる。
【００８３】
さらに、イメージセンサチップ１、薄型回路基板２、ロジック回路３とを、イメージセンサチップのチップサイズで、パッケージ内に混載できる。
【００８４】
それゆえ、ＳＭＴ、ＣＯＢなどを用いることなく、上記の回路を電気的に接続できるので、製造コストの低減及びモジュール化する時のサイズの縮小ができる。
【００８５】
したがって、図２に示すイメージセンサ用ウェハレベルパッケージの構造を用いることにより、イメージセンサ用ウェハレベルパッケージに信号処理用のロジック回路を低コスト且つイメージセンサチップのチップスケールで混載することができる。
【００８６】
４．  適用例  
以下に、図１３乃至図１５に示すイメージセンサモジュールの断面図を用いて、実施の形態で示したイメージセンサ用ウェハレベルパッケージを、イメージセンサモジュールに適用する場合の構造及び製造方法について説明する。
【００８７】
はじめに、図１３に示すように、イメージセンサ用ウェハレベルパッケージ１４が、例えば、非硬化時に流動性の非常に低い接着材１７を用いて、集光用レンズ１６が搭載されたレンズホルダ１５に取り付けられる。この後、イメージセンサチップ１の受光センサ部表面に結像するように、レンズ１６の焦点を合わせる焦点テストが行われ、焦点が合った時に、例えば、熱或いはＵＶ露光により、接着剤１７の硬化が行われる。接着剤１７を硬化した後の状態は、図１４に示すようになる。尚、イメージセンサ用ウェハレベルパッケージ１４とレンズ１６との間には、光学フィルタ膜を配置しても良い。
【００８８】
次に、例えば、レンズ１６或いはイメージセンサチップ１の受光センサ部の傷が画像に影響がないかを判定する画像テスト、続いて、例えば、赤、青、緑等の色感度テストなどのテスト工程が行われる。
【００８９】
その後、図１５に示すように、イメージセンサ用ウェハレベルパッケージ１４とそれに取り付けられたレンズ１６が、レンズ１６が上面から受光できる開口部を有する遮光用筐体１８内に格納され、本適用例のイメージセンサモジュールが完成する。
【００９０】
以上のように、本適用例に示すイメージセンサモジュールは、イメージセンサチップのチップスケールで作製されたイメージセンサ用ウェハレベルパッケージを用いることにより、モジュールのサイズを小さくすることができる。
【００９１】
また、イメージセンサ用ウェハレベルパッケージの製造コストを低くすることができるので、本適用例のイメージセンサモジュールの製造コストも低くすることができる。
【００９２】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９３】
【図１】イメージセンサ用ウェハレベルパッケージの平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】イメージセンサ用ウェハレベルパッケージの製造工程の一工程を示す平面図。
【図４】図３のＸ−Ｘ線に沿う断面図。
【図５】イメージセンサ用ウェハレベルパッケージの製造工程の一工程を示す断面図。
【図６】イメージセンサ用ウェハレベルパッケージの製造工程の一工程を示す断面図。
【図７】イメージセンサ用ウェハレベルパッケージの製造工程の一工程を示す断面図。
【図８】イメージセンサ用ウェハレベルパッケージの製造工程の一工程を示す断面図。
【図９】イメージセンサ用ウェハレベルパッケージの製造工程の一工程を示す断面図。
【図１０】イメージセンサ用ウェハレベルパッケージの製造工程の一工程を示す断面図。
【図１１】イメージセンサ用ウェハレベルパッケージの製造工程の一工程を示す断面図。
【図１２】本実施の形態のイメージセンサ用ウェハレベルパッケージの構造との比較例を示す図。
【図１３】イメージセンサモジュールの製造工程の一工程を示す図。
【図１４】イメージセンサモジュールの製造工程の一工程を示す図。
【図１５】イメージセンサモジュールの製造工程の一工程を示す図。
【符号の説明】
【００９４】
１，１Ａ：イメージセンサチップ、２：薄型回路基板、３，３Ａ：ロジック回路チップ、４：マイクロレンズアレイ、５：ガラス基板、６Ａ，６Ｂ：Ａｌ配線層、７Ａ，７Ｂ，７Ｃ：バンプ（無電解Ｎｉメッキ層）、９：接着剤、１０Ａ，１０Ｂ，１０Ｃ：絶縁膜、１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，１１Ｈ：Ｃｕ配線層、１２Ａ，１２Ｂ：半田ボール、１３：ソルダーレジスト、１４：イメージセンサ用ウェハレベルパッケージ、１５：レンズホルダ、１６：レンズ、１７：遮光用筐体。
【図１】
2008130603.tif 000003
【図２】
2008130603.tif 000004
【図３】
2008130603.tif 000005
【図４】
2008130603.tif 000006
【図５】
2008130603.tif 000007
【図６】
2008130603.tif 000008
【図７】
2008130603.tif 000009
【図８】
2008130603.tif 000010
【図９】
2008130603.tif 000011
【図１０】
2008130603.tif 000012
【図１１】
2008130603.tif 000013
【図１２】
2008130603.tif 000014
【図１３】
2008130603.tif 000015
【図１４】
2008130603.tif 000016
【図１５】
2008130603.tif 000017