(57)【要約】【課題】同一基板上に複数の半導体素子を有する半導体装置を少ない工程で簡単に製造する。【解決手段】アナログ回路素子領域２５におけるシリコン酸化膜２６の表面への窒素導入と、デジタル回路素子領域２４におけるシリコン窒化膜２７の形成とを、プラズマ窒化法によって同一の工程で行う。そのため、デジタル回路素子領域２４のゲート電極パターンとアナログ回路素子領域２５のゲート電極パターンとを、同一のフォトリソグラフィ工程によって形成することが可能になる。したがって、互いに異なる組成を有する２つのゲート絶縁膜上の夫々にゲート電極パターンを形成して成る２つのＭＯＳ半導体素子を、少ない工程で簡単に形成することができる。また、工程が少ない分だけ加工精度を高めることができる。【選択図】図１
2008198889.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域上に形成された第１ＭＯＳ型半導体素子と、
上記半導体基板の第２領域上に形成された第２ＭＯＳ型半導体素子と
を備え、
上記第１ＭＯＳ型半導体素子は、シリコン酸化膜の表面が窒化されて形成されたシリコン酸窒化膜から成る第１絶縁膜と、この第１絶縁膜上に形成された第１導電性電極とを含み、
上記第２ＭＯＳ型半導体素子は、シリコン窒化膜から成る第２絶縁膜と、この第２絶縁膜上に、上記第１ＭＯＳ型半導体素子の上記第１導電性電極と同一工程で形成された第２導電性電極とを含む
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記半導体基板は、シリコンウェルが形成された半導体基板あるいはシリコン基板であり、
上記第２絶縁膜を構成する上記シリコン窒化膜は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が窒化されて形成された薄膜である
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記第１絶縁膜を構成する上記シリコン酸窒化膜は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が酸化されて形成されたシリコン酸化膜の表面のみに、上記シリコン窒化膜が形成される際に、窒素が導入されて形成された薄膜である
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
上記シリコン酸窒化膜は、表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されている
ことを特徴とする半導体装置。
【請求項５】
半導体基板に形成されたシリコンウェルあるいはシリコン基板における第１領域上にシリコン酸化膜を形成する工程と、
上記半導体基板上に形成されたシリコンウェルあるいは上記シリコン基板における第２領域の表面に窒素を導入して上記第２領域上にシリコン窒化膜を形成すると同時に、上記第１領域上のシリコン酸化膜の表面から１nm以上且つ２nm以下の深さまでの領域に窒素を導入してシリコン酸窒化膜を形成する工程と、
上記第１領域のシリコン酸窒化膜上と上記第２領域のシリコン窒化膜上とに、導電性電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
上記第２領域上における上記シリコン窒化膜の形成は、上記第２領域上に露出したシリコンと活性化された窒素との反応によって形成される
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、同一基板上に形成された複数の半導体素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、携帯電話や携帯小型受像機等に用いられる無線通信用半導体集積回路装置の形成には、主としてアナログ回路素子領域に用いられるバイポーラ素子とデジタル回路素子領域に用いられるＣＭＯＳ(相補性金属酸化膜半導体(Complementary Metal Oxide))素子とを同一基板上に形成するＢi‐ＣＭＯＳプロセスが用いられてきた。しかしながら、バイポーラプロセスとＣＭＯＳプロセスとの混在は集積回路装置形成のプロセスを複雑にしており、アナログ回路素子領域とデジタル回路素子領域とを共にＣＭＯＳプロセスで形成する技術が開発されている。
【０００３】
ＣＭＯＳトランジスタのゲート絶縁膜としては、Ｎ2ＯやＮＯ等の窒素を含むガスを用いた熱酸化法によって形成されたシリコン酸窒化膜(ＳiＯxＮ1-x; ０＜ｘ＜１)、または、Ｏ2等のガスを用いた熱酸化法によって形成されたシリコン酸化膜(ＳiＯ2)が一般に用いられている。この場合、Ｎ2ＯやＮＯ等の窒素を含むガスを用いた熱酸化法によって形成したシリコン酸窒化膜には、特に低周波アナログ回路で問題となる１/ｆ雑音が発生するということが知られており、例えば、“J.-P.Xu et al., Solid-State Electronics 45, p431, 2001”(非特許文献１)には、シリコン酸窒化膜においてはシリコン酸化膜に比べて１/ｆ雑音強度がおよそ１桁多いことが記載されている。１/ｆ雑音発生の仕組みは完全には解明されていないが、ＣＭＯＳトランジスタにおいてはキャリアが周期的にゲート絶縁膜の準位に捕獲されることに起因していると考えられている。
【０００４】
また、特開２０００‐７７５３３号公報(特許文献１)には、アナログ回路素子領域のゲート絶縁膜にシリコン酸化膜を用いる一方、デジタル回路素子領域のゲート絶縁膜にはシリコン酸窒化膜を用いる半導体集積回路装置が開示されている。これは、以下のようにして形成することができる。
【０００５】
図６(a)に示すように、半導体基板１上に形成したシリコン酸化膜からなる素子分離領域２によって隔てられたデジタル回路素子領域３とアナログ回路素子領域４とに、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜５を形成する。さらに、このシリコン酸窒化膜５上に多結晶シリコン層６およびシリコン酸化膜層７を堆積させ、デジタル回路素子領域３上に電極パターン形成用のフォトレジストマスク８で形成する。
【０００６】
次に、図６(b)に示すように、上記フォトレジストマスク８を用いて、シリコン酸化膜層７および多結晶シリコン層６を順にドライエッチングして電極パターンを形成する。さらに、フッ酸等を用いてシリコン酸窒化膜５を選択的に除去してデジタル回路素子領域３上にシリコン酸化膜７からなるキャップ層で覆われたゲート電極パターンを形成する。
【０００７】
次に、図６(c)に示すように、上記アナログ回路素子領域４上にシリコン酸化膜９を形成し、デジタル回路素子領域３上と同様の手法によって、多結晶シリコン層１０およびシリコン酸化膜層１１を堆積させ、ドライエッチングによって電極パターンを形成する。こうして、シリコン酸化膜層１１からなるキャップ層で覆われたゲート電極パターンを形成する。
【０００８】
最後に、図６(d)に示すように、上記シリコン酸化膜層７およびシリコン酸化膜層１１からなるキャップ層をフッ酸等を用いて除去し、ゲート電極パターンを残す。
【０００９】
しかしながら、上記特許文献１に開示された従来の半導体集積回路装置には以下のような問題がある。すなわち、半導体装置においては、半導体プロセスの微細化に伴ってデジタル回路部を構成するＣＭＯＳトランジスタにおけるゲート絶縁膜の薄膜化が進み、従来用いられてきたシリコン酸窒化膜の物理膜厚も１nm程度となり限界を迎え、また、薄膜化が進むことでゲート絶縁膜を通して流れるリーク電流も増大してきている。
【００１０】
さらに、上記アナログ回路素子領域を構成するトランジスタと上記デジタル回路素子領域を構成するトランジスタとに関して、ゲート絶縁膜およびゲート電極を別々の工程で形成するため、工程が複雑で且つ多工数になり、加工精度の点で問題がある。
【特許文献１】特開２０００‐７７５３３号公報
【非特許文献１】J.-P.Xu et al., Solid-State Electronics 45, p431, 2001
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の課題は、少ない工程で簡便に製造することが可能な同一基板上に複数の半導体素子を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、この発明の半導体装置は、
半導体基板の第１領域上に形成された第１ＭＯＳ型半導体素子と、
上記半導体基板の第２領域上に形成された第２ＭＯＳ型半導体素子と
を備え、
上記第１ＭＯＳ型半導体素子は、シリコン酸化膜の表面が窒化されて形成されたシリコン酸窒化膜から成る第１絶縁膜と、この第１絶縁膜上に形成された第１導電性電極とを含み、
上記第２ＭＯＳ型半導体素子は、シリコン窒化膜から成る第２絶縁膜と、この第２絶縁膜上に、上記第１ＭＯＳ型半導体素子の上記第１導電性電極と同一工程で形成された第２導電性電極とを含む
ことを特徴としている。
【００１３】
上記構成によれば、第１ＭＯＳ型半導体素子におけるシリコン酸窒化膜から成る第１絶縁膜上に形成された第１導電性電極と、第２ＭＯＳ型半導体素子におけるシリコン窒化膜から成る第２絶縁膜上に形成された第２導電性電極とは、同一の工程で形成されている。したがって、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができ、加工精度を高めることもできる。
【００１４】
また、１実施の形態の半導体装置では、
上記半導体基板は、シリコンウェルが形成された半導体基板あるいはシリコン基板であり、
上記第２絶縁膜を構成する上記シリコン窒化膜は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が窒化されて形成された薄膜である。
【００１５】
この実施の形態によれば、上記シリコン窒化膜は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面におけるシリコンが窒化されて形成されている。したがって、プラズマ窒化法等を用いることによって、上記シリコン窒化膜を簡単に形成することができる。
【００１６】
また、１実施の形態の半導体装置では、
上記第１絶縁膜を構成する上記シリコン酸窒化膜は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が酸化されて形成されたシリコン酸化膜の表面のみに、上記シリコン窒化膜が形成される際に、窒素が導入されて形成された薄膜である。
【００１７】
この実施の形態によれば、上記第１領域における上記シリコン酸化膜の窒化と、上記第２領域における上記シリコン窒化膜の形成とを、同時に行うことができる。したがって、第１ＭＯＳ型半導体素子の第１導電性電極と第２ＭＯＳ型半導体素子の第２導電性電極とを、同一の工程で形成することが可能になる。
【００１８】
また、１実施の形態の半導体装置では、
上記シリコン酸窒化膜は、表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されている。
【００１９】
この実施の形態によれば、プラズマ窒化法等を用いて、上記第１領域における上記シリコン酸化膜の表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されて、上記シリコン酸窒化膜が構成されている。したがって、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ないＭＯＳ型半導体素子を得ることができる。
【００２０】
また、この発明の半導体装置の製造方法は、
半導体基板に形成されたシリコンウェルあるいはシリコン基板における第１領域上にシリコン酸化膜を形成する工程と、
上記半導体基板上に形成されたシリコンウェルあるいは上記シリコン基板における第２領域の表面に窒素を導入して上記第２領域上にシリコン窒化膜を形成すると同時に、上記第１領域上のシリコン酸化膜の表面から１nm以上且つ２nm以下の深さまでの領域に窒素を導入してシリコン酸窒化膜を形成する工程と、
上記第１領域のシリコン酸窒化膜上と上記第２領域のシリコン窒化膜上とに、導電性電極を形成する工程と
を含むことを特徴としている。
【００２１】
上記構成によれば、第１領域上に形成されたシリコン酸化膜の窒化と第２領域上におけるシリコン窒化膜の形成とを同時に行うので、上記第１領域の導電性電極と上記第２領域の導電性電極とを同一の工程で形成することが可能になる。したがって、この発明によれば、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができ、加工精度を高めることもできる。
【００２２】
さらに、上記シリコン酸窒化膜は、例えばプラズマ窒化法を用いて、上記シリコン酸化膜の表面のみに１nm以上且つ２nm以下の深さで窒素が導入されて形成されている。したがって、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ない半導体素子を形成することが可能になる。また、シリコン窒化膜による絶縁膜を有する半導体装置は、高い誘電率を実現できるため、同じ膜厚のシリコン酸化膜あるいはシリコン酸窒化膜による絶縁膜を有する半導体装置に比べて、リーク電流を低減することができる。上記構成においては、上記第２領域上にシリコン窒化膜を形成しているので、シリコン酸化膜あるいはシリコン酸窒化膜を形成した場合に比べてリーク電流を１/１０以下に下げることができる。
【００２３】
すなわち、この発明によれば、１/ｆ雑音発生の少ない半導体素子と、リーク電流が１/１０以下である半導体素子とを、同一基板上に形成することができるのである。
【００２４】
また、１実施の形態の半導体装置の製造方法では、
上記第２領域上における上記シリコン窒化膜の形成は、上記第２領域上に露出したシリコンと活性化された窒素との反応によって形成される。
【００２５】
この実施の形態によれば、上記シリコン窒化膜は、上記第２領域の表面におけるシリコンが窒化されて形成されている。したがって、プラズマ窒化法等を用いることによって、上記シリコン窒化膜を簡単に形成することができる。
【発明の効果】
【００２６】
以上より明らかなように、この発明の半導体装置は、第１ＭＯＳ型半導体素子におけるシリコン酸窒化膜から成る第１絶縁膜上に形成された第１導電性電極と、第２ＭＯＳ型半導体素子におけるシリコン窒化膜から成る第２絶縁膜上に形成された第２導電性電極を、同一の工程で形成された導電性電極で構成したので、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができる。したがって、工程が少ない分だけ加工精度を高めることができる。
【００２７】
また、この発明の半導体装置の製造方法は、第１領域上に形成されたシリコン酸化膜の窒化と第２領域上におけるシリコン窒化膜の形成とを同時に行うので、上記第１領域の導電性電極と上記第２領域の導電性電極とを同一の工程で形成することが可能になる。したがって、この発明によれば、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができ、加工精度を高めることもできる。
【００２８】
さらに、上記第１領域上にはシリコン酸窒化膜を形成すると共に、上記第２領域上にはシリコン窒化膜を形成するので、１/ｆ雑音発生の少ない半導体素子と、リーク電流が１/１０以下である半導体素子とを、同一基板上に形成することができる。
【発明を実施するための最良の形態】
【００２９】
以下、この発明を図示の実施の形態により詳細に説明する。尚、各実施の形態で説明に使用する図においては、同一機能を有する部分には同一符号を付して、その繰り返しの説明を省略する。また、製造工程中において詳述しない部分については、公知の手段を用いることとする。
【００３０】
・第１実施の形態
図１および図２は、本実施の形態の半導体装置における製造方法の説明図である。尚、本半導体装置は、同一基板上にデジタル回路素子およびアナログ回路素子を混載した半導体装置である。
【００３１】
図１(a)に示すように、シリコン基板２１上に、フォトレジストマスクの形成とイオン注入とを繰り返してｐ型ウェル領域とｎ型ウェル領域とを形成し、形成されたｐ型ウェル領域およびｎ型ウェル領域を素子形成領域２３とする。但し、図１および図２には、素子形成領域２３として上記ｐ型ウェル領域およびｎ型ウェル領域の何れか一方のみが画かれている。さらに、シリコン基板２１上に、シリコン酸化膜からなる素子分離領域２２を公知の手段を用いて形成し、素子形成領域２３がデジタル回路素子領域２４とアナログ回路素子領域２５とに分離される。さらに、デジタル回路素子領域２４とアナログ回路素子領域２５との夫々には、閾値電圧調整のためにイオン注入がフォトレジストマスクを用いて選択的になされる。
【００３２】
次に、図１(b)に示すように、上記アナログ回路素子領域２５の表面に、３nm〜５０nm程度の膜厚でシリコン酸化膜２６を形成する。このシリコン酸化膜２６は、以下のようにして形成することができる。すなわち、７００℃〜１０００℃程度の熱酸化法を用いて、素子形成領域２３の表面にシリコン酸化膜を形成させる。ここでは、シリコン酸化膜層の形成に熱酸化法を一例として用いているが、ＲＴＯ(Raped Thermal Oxidation)法やプラズマ酸化法を用いてもよい。次に、アナログ回路素子領域２５を覆うフォトレジストマスクのパターンを形成し、開口部となっているデジタル回路素子領域２４上に形成されているシリコン酸化膜を１％程度の濃度のフッ酸を用いて除去する。こうして、アナログ回路素子領域２５のみにシリコン酸化膜２６を残すのである。続いて、酸素プラズマによる灰化処理および硫酸を用いた剥離処理によって上記フォトレジストマスクを除去する。
【００３３】
次に、図１(c)に示すように、４００℃〜８００℃程度のプラズマ窒化法によって、デジタル回路素子領域２４の表面に、２nm〜４nm程度の膜厚でシリコン窒化膜２７を形成する。その際に、アナログ回路素子領域２５に既に形成されているシリコン酸化膜２６の表面にも同時に１nm〜２nm程度の深さに窒素が導入され、シリコン酸窒化膜２８が形成される。以下、表面に窒素が導入されたシリコン酸化膜２６の全体をシリコン酸窒化膜２８と言うことにする。
【００３４】
次に、図１(d)に示す様に、ＬＰ‐ＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用いて、後にゲート電極となる多結晶シリコン薄膜層２９を１００nm程度の膜厚で堆積させる。本実施の形態においては、上記多結晶シリコン薄膜層２９を導電性電極を構成する材料の一例として用いているが、この導電性電極の形成には非晶質シリコン薄膜や金属薄膜等を用いてもよい。続いて、デジタル回路素子領域２４とアナログ回路素子領域２５との夫々にゲート電極形成用のフォトレジストマスク３０を形成する。
【００３５】
次に、図２(e)に示すように、上記フォトレジストマスク３０をマスクとして、Ｃl2やＨＢrやＯ2等のエッチングガスを用いたドライエッチングによって、シリコン窒化膜２７およびシリコン酸窒化膜２８の上面が露出するまで多結晶シリコン薄膜層２９をエッチングして除去する。さらに、リン酸を用いて、上面が露出したシリコン窒化膜２７を選択的に除去する。続いて、フッ酸を用いて、上面が露出したシリコン酸窒化膜２８を選択的に除去する。こうして、デジタル回路素子領域２４のゲート電極パターンとアナログ回路素子領域２５のゲート電極パターンとが、同一のフォトリソグラフィ工程によって形成されるのである。
【００３６】
次に、最終的にＬＤＤ(Lightly Doped Drain)領域にイオン注入を行った後に、図２(f)に示すように、ＬＰ‐ＣＶＤ法によってシリコン窒化膜を５０nm程度の膜厚で堆積させ、このシリコン窒化膜をエッチングすることによって、ゲート電極側壁にサイドウォール３１を形成する。さらに、ソース領域およびドレイン領域にイオン注入を行った後、１０００℃程度のＲＴＡ法によって活性化を行う。続いて、ゲート電極,ソース電極およびドレイン電極の表面にシリサイド層３２を形成する。さらに、エッチングストッパー膜のシリコン窒化膜３３を全体に堆積させ、その上層にシリコン酸化膜系の層間絶縁膜３４を堆積させた後、ＣＭＰ(chemical Mechanical Polishing)法等によって表面を平坦化する。
【００３７】
そして、フォトリソグラフィとドライエッチング法とによってコンタクトホールを開口し、このコンタクトホール内にバリア膜のＴiＮとタングステン膜３５とを堆積させ、層間絶縁膜３４の表面とタングステン膜３５の表面とが同一の高さになるように平坦化させる。続いて、金属配線層となるアルミニウム膜を堆積させ、フォトリソグラフィとドライエッチング法とによって金属配線層３６を形成して、本実施の形態における半導体装置が形成される。
【００３８】
図５(a)に、本実施の形態によるデジタル回路素子(ＭＯＳトランジスタ)とアナログ回路素子(ＭＯＳトランジスタ)とを混載したシリコン基板上における各素子のゲート絶縁膜構造を示す断面模式図を示す。尚、２４はデジタル回路素子領域であり、２５はアナログ回路素子領域であり、２７はシリコン窒化膜であり、２８はシリコン酸窒化膜である。
【００３９】
さらに、図５(c)には、上記特許文献１に開示された半導体集積回路装置の断面模式図を示す。尚、３はデジタル回路素子領域であり、４はアナログ回路素子領域であり、５はシリコン酸窒化膜であり、９はシリコン酸化膜である。
【００４０】
・第２実施の形態
図３および図４は、本実施の形態の半導体装置における製造方法の説明図である。尚、本半導体装置は、同一基板上にデジタル回路素子およびアナログ回路素子を混載した半導体装置である。
【００４１】
図３(a)に示すように、シリコン基板４１上に、フォトレジストマスクの形成とイオン注入とを繰り返してｐ型ウェル領域とｎ型ウェル領域とを形成し、形成されたｐ型ウェル領域およびｎ型ウェル領域を素子形成領域４３とする。但し、図３および図４には、素子形成領域４３として上記ｐ型ウェル領域およびｎ型ウェル領域の何れか一方のみが画かれている。さらに、シリコン基板４１上に、シリコン酸化膜からなる素子分離領域４２を公知の手段を用いて形成し、素子形成領域４３がデジタル回路素子領域４４とアナログ回路素子領域４５とに分離される。さらに、デジタル回路素子領域４４とアナログ回路素子領域４５との夫々には、閾値電圧調整のためにイオン注入がフォトレジストマスクを用いて選択的になされる。
【００４２】
次に、図３(b)に示すように、上記アナログ回路素子領域４５の表面に、３nm〜５０nm程度の膜厚でシリコン酸化膜４６を形成する。このシリコン酸化膜４６は、以下のようにして形成することができる。すなわち、７００℃〜１０００℃程度の熱酸化法を用いて、素子形成領域４３の表面にシリコン酸化膜を形成させる。ここでは、シリコン酸化膜層の形成に熱酸化法を一例として用いているが、ＲＴＯ法やプラズマ酸化法を用いてもよい。次に、アナログ回路素子領域４５を覆うフォトレジストマスクパターンを形成し、開口部となっているデジタル回路素子領域４４上に形成されたシリコン酸化膜を１％程度の濃度のフッ酸を用いて除去する。こうして、アナログ回路素子領域４５のみにシリコン酸化膜４６を残すのである。続いて、酸素プラズマによる灰化処理および硫酸を用いた剥離処理によって、上記フォトレジストマスクを除去する。
【００４３】
次に、図３(c)に示すように、４００℃〜８００℃程度のプラズマ窒化法によって、デジタル回路素子領域４４の表面に、２nm〜４nm程度の膜厚でシリコン窒化膜４７を形成する。その際に、アナログ回路素子領域４５に既に形成されているシリコン酸化膜４６の表面にも同様に１nm〜２nm程度の深さに窒素が導入され、シリコン酸窒化膜４８が形成される。以下、表面に窒素が導入されたシリコン酸化膜４６の全体をシリコン酸窒化膜４８と言うことにする。
【００４４】
次に、図３(d)に示すように、２５０℃〜３５０℃程度の温度でＡＬＤ(Atomic Layer Deposition)法あるいはＬＰ‐ＣＶＤ法によって、ＨfＡlＯx等でなる高誘電体薄膜層４９を２nm〜３nm程度の膜厚で堆積させる。さらに、ＬＰ‐ＣＶＤ法を用いて、後にゲート電極となる多結晶シリコン薄膜層５０を１００nm程度の膜厚で堆積させる。本実施の形態では、上記多結晶シリコン薄膜層５０を導電性電極を構成する材料の一例として用いているが、この導電性電極には非晶質シリコン薄膜や金属薄膜等を用いてもよい。続いて、デジタル回路素子領域４４とアナログ回路素子領域４５との夫々にゲート電極形成用のフォトレジストマスク５１を形成する。
【００４５】
次に、図４(e)に示すように、上記フォトレジストマスク５１をマスクとして、Ｃl2やＨＢrやＯ2等のエッチングガスを用いたドライエッチングによって、高誘電体薄膜層４９の上面が露出するまで多結晶シリコン薄膜層５０をエッチングする。さらに、高誘電体材料をウェットエッチングする薬液を用いて、高誘電体薄膜層４９を選択的に除去する。ここで、上記薬液としては、フッ素化合物を含む薬液または熱濃硫酸を用いればよい。あるいは、高誘電体薄膜層４９の除去に、Ｃl2およびＨＢr等のガスを用いたドライエッチング法を用いてもよい。続いて、リン酸を用いて、上面が露出したシリコン窒化膜４７を選択的に除去する。続いて、フッ酸を用いて、上面が露出したシリコン酸窒化膜４８を選択的に除去する。こうして、デジタル回路素子領域４４のゲート電極パターンとアナログ回路素子領域４５のゲート電極パターンとが、同一のフォトリソグラフィ工程によって形成されるのである。
【００４６】
次に、最終的にＬＤＤ領域にイオン注入を行った後に、図４(f)に示すように、ＬＰ‐ＣＶＤ法によってシリコン窒化膜を５０nm程度の膜厚で堆積させ、このシリコン窒化膜をエッチングすることによってゲート電極側壁にサイドウォール５２を形成する。さらに、ソース領域およびドレイン領域にイオン注入を行った後、１０００℃程度のＲＴＡ法によって活性化を行う。続いて、ゲート電極,ソース電極およびドレイン電極の表面にシリサイド層５３を形成する。さらに、エッチングストッパー膜のシリコン窒化膜５４を全体に堆積させ、その上層にシリコン酸化膜系の層間絶縁膜５５を堆積させた後、ＣＭＰ法等によって表面を平坦化する。
【００４７】
そして、フォトリソグラフィとドライエッチング法とによってコンタクトホールを開口し、このコンタクトホール内にバリア膜のＴiＮとタングステン膜５６とを堆積させ、層間絶縁膜５５の表面とタングステン膜５６の表面とが同一の高さになるように平坦化させる。続いて、金属配線層となるアルミニウム膜を堆積させ、フォトリソグラフィとドライエッチング法とによって金属配線層５７を形成して、本実施の形態における半導体装置が形成される。
【００４８】
図５(b)に、本実施の形態によるデジタル回路素子(ＭＯＳトランジスタ)とアナログ回路素子(ＭＯＳトランジスタ)とを混載したシリコン基板上における各素子のゲート絶縁膜構造を示す断面模式図を示す。尚、４４はデジタル回路素子領域であり、４５はアナログ回路素子領域であり、４７はシリコン窒化膜であり、４８はシリコン酸窒化膜であり、４９は高誘電体薄膜層である。
【００４９】
以上のごとく、上記各実施の形態においては、上記アナログ回路素子領域２５,４５におけるシリコン酸化膜２６,４６の表面への窒素導入と、デジタル回路素子領域２４,４４におけるシリコン窒化膜２７,４７の形成とを、プラズマ窒化法によって同一の工程で行うようにしている。したがって、デジタル回路素子領域２４,４４のゲート電極パターンとアナログ回路素子領域２５,４５のゲート電極パターンとを、同一のフォトリソグラフィ工程によって形成することが可能になる。その結果、互いに異なる組成を有する２つのゲート絶縁膜上の夫々にゲート電極パターンを形成して成る２つのＭＯＳ半導体素子を、少ない工程で簡単に形成することができ、工程が少ない分だけ加工精度を高めることができる。
【００５０】
また、上記アナログ回路素子領域２５,４５におけるシリコン酸窒化膜２８,４８は、プラズマ窒化法等を用いて、シリコン酸化膜２６,４６の表面に１nm〜２nm程度の深さに窒素を導入することによって形成されている。したがって、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ないＭＯＳトランジスタを形成することができる。
【００５１】
また、上述したように、上記デジタル回路素子領域２４,４４には、シリコン基板２１,４１を窒化してなるシリコン窒化膜２７,４７が形成されている。したがって、誘電率の高い絶縁膜を形成することができ、シリコン酸窒化膜を形成した場合に比べて、リーク電流を１/１０以下にすることができる。
【００５２】
尚、上記各実施の形態においては、シリコン基板２１,４１上にシリコン窒化膜２７,４７およびシリコン酸窒化膜２８,４８を形成する場合を例に上げて説明している。しかしながら、この発明は、これに限定されるものではなく、半導体基板に形成されたシリコンウェル上にシリコン窒化膜およびシリコン酸窒化膜を形成することも可能である。
【００５３】
また、上記各実施の形態においては、ＭＯＳ型半導体素子としてＭＯＳトランジスタを形成する場合を例示しているが、ＭＯＳ型構造を有していればトランジスタに限定されるものではない。
【図面の簡単な説明】
【００５４】
【図１】この発明の半導体装置における製造方法を説明するための断面図である。
【図２】図１に続く製造方法を説明するための断面図である。
【図３】図１とは異なる半導体装置の製造方法を説明するための断面図である。
【図４】図３に続く製造方法を説明するための断面図である。
【図５】この発明の半導体装置と従来の半導体装置とにおける各素子のゲート絶縁膜の構造を示す断面図である。
【図６】従来の半導体装置における製造方法を説明するための断面図である。
【符号の説明】
【００５５】
２１,４１…シリコン基板、
２２,４２…素子分離領域、
２３,４３…素子形成領域、
２４,４４…デジタル回路素子領域、
２５,４５…アナログ回路素子領域、
２６,４６…シリコン酸化膜、
２７,３３,４７,５４…シリコン窒化膜、
２８,４８…シリコン酸窒化膜、
２９,５０…多結晶シリコン薄膜層、
３０,５１…フォトレジストマスク、
３１,５２…サイドウォール、
３２,５３…シリサイド層、
３４,５５…層間絶縁膜、
３５,５６…タングステン膜、
３６,５７…金属配線層、
４９…高誘電体薄膜層。
【図１】
2008198889.tif 000003
【図２】
2008198889.tif 000004
【図３】
2008198889.tif 000005
【図４】
2008198889.tif 000006
【図５】
2008198889.tif 000007
【図６】
2008198889.tif 000008
【手続補正書】
【提出日】平成20年5月19日(2008.5.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコンウェルが形成された半導体基板あるいはシリコン基板でなる半導体基板の第１領域上に形成された第１ＭＯＳ型半導体素子と、
上記半導体基板の第２領域上に形成された第２ＭＯＳ型半導体素子と
を備え、
上記第１ＭＯＳ型半導体素子は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が酸化されて形成されたシリコン酸化膜の表面が窒化されて形成されたシリコン酸窒化膜から成る第１絶縁膜と、この第１絶縁膜上に形成された第１導電性電極とを含み、
上記第２ＭＯＳ型半導体素子は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が窒化されて形成されたシリコン窒化膜から成る第２絶縁膜と、この第２絶縁膜上に、上記第１ＭＯＳ型半導体素子の上記第１導電性電極と同一工程で形成された第２導電性電極とを含み、
上記第１絶縁膜を構成する上記シリコン酸窒化膜は、上記シリコン酸化膜の表面に、上記第２絶縁膜を構成する上記シリコン窒化膜が形成される際に、表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されて形成された薄膜であり、
上記半導体基板上に、上記第１絶縁膜を構成する上記シリコン酸窒化膜を熱酸化法によって形成した場合に比べて１/ｆ雑音発生が少ない上記第１ＭＯＳ型半導体素子と、上記第２絶縁膜をシリコン酸化膜あるいはシリコン酸窒化膜で形成した場合に比べてリーク電流が１/１０以下に低下している上記第２ＭＯＳ型半導体素子とを、併設した
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
半導体基板に形成されたシリコンウェルあるいはシリコン基板における第１領域上にシリコン酸化膜を形成する工程と、
上記半導体基板上に形成されたシリコンウェルあるいは上記シリコン基板における第２領域の表面に窒素を導入して上記第２領域上にシリコン窒化膜を形成すると同時に、上記第１領域上のシリコン酸化膜の表面から１nm以上且つ２nm以下の深さまでの領域に窒素を導入してシリコン酸窒化膜を形成する工程と、
上記第１領域のシリコン酸窒化膜上と上記第２領域のシリコン窒化膜上とに、導電性電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
上記第２領域上における上記シリコン窒化膜の形成は、上記第２領域上に露出したシリコンと活性化された窒素との反応によって形成される
ことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、同一基板上に形成された複数の半導体素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、携帯電話や携帯小型受像機等に用いられる無線通信用半導体集積回路装置の形成には、主としてアナログ回路素子領域に用いられるバイポーラ素子とデジタル回路素子領域に用いられるＣＭＯＳ(相補性金属酸化膜半導体(Complementary Metal Oxide))素子とを同一基板上に形成するＢi‐ＣＭＯＳプロセスが用いられてきた。しかしながら、バイポーラプロセスとＣＭＯＳプロセスとの混在は集積回路装置形成のプロセスを複雑にしており、アナログ回路素子領域とデジタル回路素子領域とを共にＣＭＯＳプロセスで形成する技術が開発されている。
【０００３】
ＣＭＯＳトランジスタのゲート絶縁膜としては、Ｎ2ＯやＮＯ等の窒素を含むガスを用いた熱酸化法によって形成されたシリコン酸窒化膜(ＳiＯxＮ1-x; ０＜ｘ＜１)、または、Ｏ2等のガスを用いた熱酸化法によって形成されたシリコン酸化膜(ＳiＯ2)が一般に用いられている。この場合、Ｎ2ＯやＮＯ等の窒素を含むガスを用いた熱酸化法によって形成したシリコン酸窒化膜には、特に低周波アナログ回路で問題となる１/ｆ雑音が発生するということが知られており、例えば、“J.-P.Xu et al., Solid-State Electronics 45, p431, 2001”(非特許文献１)には、シリコン酸窒化膜においてはシリコン酸化膜に比べて１/ｆ雑音強度がおよそ１桁多いことが記載されている。１/ｆ雑音発生の仕組みは完全には解明されていないが、ＣＭＯＳトランジスタにおいてはキャリアが周期的にゲート絶縁膜の準位に捕獲されることに起因していると考えられている。
【０００４】
また、特開２０００‐７７５３３号公報(特許文献１)には、アナログ回路素子領域のゲート絶縁膜にシリコン酸化膜を用いる一方、デジタル回路素子領域のゲート絶縁膜にはシリコン酸窒化膜を用いる半導体集積回路装置が開示されている。これは、以下のようにして形成することができる。
【０００５】
図６(a)に示すように、半導体基板１上に形成したシリコン酸化膜からなる素子分離領域２によって隔てられたデジタル回路素子領域３とアナログ回路素子領域４とに、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜５を形成する。さらに、このシリコン酸窒化膜５上に多結晶シリコン層６およびシリコン酸化膜層７を堆積させ、デジタル回路素子領域３上に電極パターン形成用のフォトレジストマスク８で形成する。
【０００６】
次に、図６(b)に示すように、上記フォトレジストマスク８を用いて、シリコン酸化膜層７および多結晶シリコン層６を順にドライエッチングして電極パターンを形成する。さらに、フッ酸等を用いてシリコン酸窒化膜５を選択的に除去してデジタル回路素子領域３上にシリコン酸化膜７からなるキャップ層で覆われたゲート電極パターンを形成する。
【０００７】
次に、図６(c)に示すように、上記アナログ回路素子領域４上にシリコン酸化膜９を形成し、デジタル回路素子領域３上と同様の手法によって、多結晶シリコン層１０およびシリコン酸化膜層１１を堆積させ、ドライエッチングによって電極パターンを形成する。こうして、シリコン酸化膜層１１からなるキャップ層で覆われたゲート電極パターンを形成する。
【０００８】
最後に、図６(d)に示すように、上記シリコン酸化膜層７およびシリコン酸化膜層１１からなるキャップ層をフッ酸等を用いて除去し、ゲート電極パターンを残す。
【０００９】
しかしながら、上記特許文献１に開示された従来の半導体集積回路装置には以下のような問題がある。すなわち、半導体装置においては、半導体プロセスの微細化に伴ってデジタル回路部を構成するＣＭＯＳトランジスタにおけるゲート絶縁膜の薄膜化が進み、従来用いられてきたシリコン酸窒化膜の物理膜厚も１nm程度となり限界を迎え、また、薄膜化が進むことでゲート絶縁膜を通して流れるリーク電流も増大してきている。
【００１０】
さらに、上記アナログ回路素子領域を構成するトランジスタと上記デジタル回路素子領域を構成するトランジスタとに関して、ゲート絶縁膜およびゲート電極を別々の工程で形成するため、工程が複雑で且つ多工数になり、加工精度の点で問題がある。
【特許文献１】特開２０００‐７７５３３号公報
【非特許文献１】J.-P.Xu et al., Solid-State Electronics 45, p431, 2001
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の課題は、少ない工程で簡便に製造することが可能な同一基板上に複数の半導体素子を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、この発明の半導体装置は、
シリコンウェルが形成された半導体基板あるいはシリコン基板でなる半導体基板の第１領域上に形成された第１ＭＯＳ型半導体素子と、
上記半導体基板の第２領域上に形成された第２ＭＯＳ型半導体素子と
を備え、
上記第１ＭＯＳ型半導体素子は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が酸化されて形成されたシリコン酸化膜の表面が窒化されて形成されたシリコン酸窒化膜から成る第１絶縁膜と、この第１絶縁膜上に形成された第１導電性電極とを含み、
上記第２ＭＯＳ型半導体素子は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面が窒化されて形成されたシリコン窒化膜から成る第２絶縁膜と、この第２絶縁膜上に、上記第１ＭＯＳ型半導体素子の上記第１導電性電極と同一工程で形成された第２導電性電極とを含み、
上記第１絶縁膜を構成する上記シリコン酸窒化膜は、上記シリコン酸化膜の表面に、上記第２絶縁膜を構成する上記シリコン窒化膜が形成される際に、表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されて形成された薄膜であり、
上記半導体基板上に、上記第１絶縁膜を構成する上記シリコン酸窒化膜を熱酸化法によって形成した場合に比べて１/ｆ雑音発生が少ない上記第１ＭＯＳ型半導体素子と、上記第２絶縁膜をシリコン酸化膜あるいはシリコン酸窒化膜で形成した場合に比べてリーク電流が１/１０以下に低下している上記第２ＭＯＳ型半導体素子とを、併設した
ことを特徴としている。
【００１３】
上記構成によれば、第１ＭＯＳ型半導体素子におけるシリコン酸窒化膜から成る第１絶縁膜上に形成された第１導電性電極と、第２ＭＯＳ型半導体素子におけるシリコン窒化膜から成る第２絶縁膜上に形成された第２導電性電極とは、同一の工程で形成されている。したがって、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができ、加工精度を高めることもできる。
【００１４】
さらに、上記シリコン窒化膜は、上記半導体基板のシリコンウェルあるいは上記シリコン基板の表面におけるシリコンが窒化されて形成されている。したがって、プラズマ窒化法等を用いることによって、上記シリコン窒化膜を簡単に形成することができる。
【００１５】
さらに、上記第１領域における上記シリコン酸化膜の窒化と、上記第２領域における上記シリコン窒化膜の形成とを、同時に行うことができる。したがって、第１ＭＯＳ型半導体素子の第１導電性電極と第２ＭＯＳ型半導体素子の第２導電性電極とを、同一の工程で形成することが可能になる。
【００１６】
さらに、プラズマ窒化法等を用いて、上記第１領域における上記シリコン酸化膜の表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されて、上記シリコン酸窒化膜が構成されている。したがって、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ないＭＯＳ型半導体素子を得ることができる。また、上記第２領域上にシリコン窒化膜を形成しているので、シリコン酸化膜あるいはシリコン酸窒化膜を形成した場合に比べてリーク電流を１/１０以下に下げることができる。
【００１７】
また、この発明の半導体装置の製造方法は、
上記半導体装置の製造方法であって、
半導体基板に形成されたシリコンウェルあるいはシリコン基板における第１領域上にシリコン酸化膜を形成する工程と、
上記半導体基板上に形成されたシリコンウェルあるいは上記シリコン基板における第２領域の表面に窒素を導入して上記第２領域上にシリコン窒化膜を形成すると同時に、上記第１領域上のシリコン酸化膜の表面から１nm以上且つ２nm以下の深さまでの領域に窒素を導入してシリコン酸窒化膜を形成する工程と、
上記第１領域のシリコン酸窒化膜上と上記第２領域のシリコン窒化膜上とに、導電性電極を形成する工程と
を含むことを特徴としている。
【００１８】
上記構成によれば、第１領域上に形成されたシリコン酸化膜の窒化と第２領域上におけるシリコン窒化膜の形成とを同時に行うので、上記第１領域の導電性電極と上記第２領域の導電性電極とを同一の工程で形成することが可能になる。したがって、この発明によれば、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができ、加工精度を高めることもできる。
【００１９】
さらに、上記シリコン酸窒化膜は、例えばプラズマ窒化法を用いて、上記シリコン酸化膜の表面のみに１nm以上且つ２nm以下の深さで窒素が導入されて形成されている。したがって、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ない半導体素子を形成することが可能になる。また、シリコン窒化膜による絶縁膜を有する半導体装置は、高い誘電率を実現できるため、同じ膜厚のシリコン酸化膜あるいはシリコン酸窒化膜による絶縁膜を有する半導体装置に比べて、リーク電流を低減することができる。上記構成においては、上記第２領域上にシリコン窒化膜を形成しているので、シリコン酸化膜あるいはシリコン酸窒化膜を形成した場合に比べてリーク電流を１/１０以下に下げることができる。
【００２０】
すなわち、この発明によれば、１/ｆ雑音発生の少ない半導体素子と、リーク電流が１/１０以下である半導体素子とを、同一基板上に形成することができるのである。
【００２１】
また、１実施の形態の半導体装置の製造方法では、
上記第２領域上における上記シリコン窒化膜の形成は、上記第２領域上に露出したシリコンと活性化された窒素との反応によって形成される。
【００２２】
この実施の形態によれば、上記シリコン窒化膜は、上記第２領域の表面におけるシリコンが窒化されて形成されている。したがって、プラズマ窒化法等を用いることによって、上記シリコン窒化膜を簡単に形成することができる。
【発明の効果】
【００２３】
以上より明らかなように、この発明の半導体装置は、第１ＭＯＳ型半導体素子におけるシリコン酸窒化膜から成る第１絶縁膜上に形成された第１導電性電極と、第２ＭＯＳ型半導体素子におけるシリコン窒化膜から成る第２絶縁膜上に形成された第２導電性電極を、同一の工程で形成された導電性電極で構成したので、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができる。したがって、工程が少ない分だけ加工精度を高めることができる。
【００２４】
さらに、上記第１領域における上記シリコン酸化膜の窒化と、上記第２領域における上記シリコン窒化膜の形成とを、同時に行うことができるので、上記第１ＭＯＳ型半導体素子の第１導電性電極と上記第２ＭＯＳ型半導体素子の第２導電性電極とを、同一の工程で形成することが可能になる。
【００２５】
さらに、プラズマ窒化法等を用いて、上記第１領域における上記シリコン酸化膜の表面から多くとも膜厚方向の半分までの領域のみに窒素が導入されて、上記シリコン酸窒化膜が構成されるので、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ないＭＯＳ型半導体素子を得ることができる。また、上記第２領域上にシリコン窒化膜を形成するので、シリコン酸化膜あるいはシリコン酸窒化膜を形成した場合に比べてリーク電流を１/１０以下に下げることができる。
【００２６】
また、この発明の半導体装置の製造方法は、第１領域上に形成されたシリコン酸化膜の窒化と第２領域上におけるシリコン窒化膜の形成とを同時に行うので、上記第１領域の導電性電極と上記第２領域の導電性電極とを同一の工程で形成することが可能になる。したがって、この発明によれば、互いに異なる組成を有する２つの絶縁膜上の夫々に導電性電極を形成して成る２つの半導体素子を有する半導体装置を、少ない工程で簡単に形成することができ、加工精度を高めることもできる。
【００２７】
さらに、上記第１領域上にはシリコン酸窒化膜を形成すると共に、上記第２領域上にはシリコン窒化膜を形成するので、１/ｆ雑音発生の少ない半導体素子と、リーク電流が１/１０以下である半導体素子とを、同一基板上に形成することができる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明を図示の実施の形態により詳細に説明する。尚、各実施の形態で説明に使用する図においては、同一機能を有する部分には同一符号を付して、その繰り返しの説明を省略する。また、製造工程中において詳述しない部分については、公知の手段を用いることとする。
【００２９】
・第１実施の形態
図１および図２は、本実施の形態の半導体装置における製造方法の説明図である。尚、本半導体装置は、同一基板上にデジタル回路素子およびアナログ回路素子を混載した半導体装置である。
【００３０】
図１(a)に示すように、シリコン基板２１上に、フォトレジストマスクの形成とイオン注入とを繰り返してｐ型ウェル領域とｎ型ウェル領域とを形成し、形成されたｐ型ウェル領域およびｎ型ウェル領域を素子形成領域２３とする。但し、図１および図２には、素子形成領域２３として上記ｐ型ウェル領域およびｎ型ウェル領域の何れか一方のみが画かれている。さらに、シリコン基板２１上に、シリコン酸化膜からなる素子分離領域２２を公知の手段を用いて形成し、素子形成領域２３がデジタル回路素子領域２４とアナログ回路素子領域２５とに分離される。さらに、デジタル回路素子領域２４とアナログ回路素子領域２５との夫々には、閾値電圧調整のためにイオン注入がフォトレジストマスクを用いて選択的になされる。
【００３１】
次に、図１(b)に示すように、上記アナログ回路素子領域２５の表面に、３nm〜５０nm程度の膜厚でシリコン酸化膜２６を形成する。このシリコン酸化膜２６は、以下のようにして形成することができる。すなわち、７００℃〜１０００℃程度の熱酸化法を用いて、素子形成領域２３の表面にシリコン酸化膜を形成させる。ここでは、シリコン酸化膜層の形成に熱酸化法を一例として用いているが、ＲＴＯ(Raped Thermal Oxidation)法やプラズマ酸化法を用いてもよい。次に、アナログ回路素子領域２５を覆うフォトレジストマスクのパターンを形成し、開口部となっているデジタル回路素子領域２４上に形成されているシリコン酸化膜を１％程度の濃度のフッ酸を用いて除去する。こうして、アナログ回路素子領域２５のみにシリコン酸化膜２６を残すのである。続いて、酸素プラズマによる灰化処理および硫酸を用いた剥離処理によって上記フォトレジストマスクを除去する。
【００３２】
次に、図１(c)に示すように、４００℃〜８００℃程度のプラズマ窒化法によって、デジタル回路素子領域２４の表面に、２nm〜４nm程度の膜厚でシリコン窒化膜２７を形成する。その際に、アナログ回路素子領域２５に既に形成されているシリコン酸化膜２６の表面にも同時に１nm〜２nm程度の深さに窒素が導入され、シリコン酸窒化膜２８が形成される。以下、表面に窒素が導入されたシリコン酸化膜２６の全体をシリコン酸窒化膜２８と言うことにする。
【００３３】
次に、図１(d)に示す様に、ＬＰ‐ＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用いて、後にゲート電極となる多結晶シリコン薄膜層２９を１００nm程度の膜厚で堆積させる。本実施の形態においては、上記多結晶シリコン薄膜層２９を導電性電極を構成する材料の一例として用いているが、この導電性電極の形成には非晶質シリコン薄膜や金属薄膜等を用いてもよい。続いて、デジタル回路素子領域２４とアナログ回路素子領域２５との夫々にゲート電極形成用のフォトレジストマスク３０を形成する。
【００３４】
次に、図２(e)に示すように、上記フォトレジストマスク３０をマスクとして、Ｃl2やＨＢrやＯ2等のエッチングガスを用いたドライエッチングによって、シリコン窒化膜２７およびシリコン酸窒化膜２８の上面が露出するまで多結晶シリコン薄膜層２９をエッチングして除去する。さらに、リン酸を用いて、上面が露出したシリコン窒化膜２７を選択的に除去する。続いて、フッ酸を用いて、上面が露出したシリコン酸窒化膜２８を選択的に除去する。こうして、デジタル回路素子領域２４のゲート電極パターンとアナログ回路素子領域２５のゲート電極パターンとが、同一のフォトリソグラフィ工程によって形成されるのである。
【００３５】
次に、最終的にＬＤＤ(Lightly Doped Drain)領域にイオン注入を行った後に、図２(f)に示すように、ＬＰ‐ＣＶＤ法によってシリコン窒化膜を５０nm程度の膜厚で堆積させ、このシリコン窒化膜をエッチングすることによって、ゲート電極側壁にサイドウォール３１を形成する。さらに、ソース領域およびドレイン領域にイオン注入を行った後、１０００℃程度のＲＴＡ法によって活性化を行う。続いて、ゲート電極,ソース電極およびドレイン電極の表面にシリサイド層３２を形成する。さらに、エッチングストッパー膜のシリコン窒化膜３３を全体に堆積させ、その上層にシリコン酸化膜系の層間絶縁膜３４を堆積させた後、ＣＭＰ(chemical Mechanical Polishing)法等によって表面を平坦化する。
【００３６】
そして、フォトリソグラフィとドライエッチング法とによってコンタクトホールを開口し、このコンタクトホール内にバリア膜のＴiＮとタングステン膜３５とを堆積させ、層間絶縁膜３４の表面とタングステン膜３５の表面とが同一の高さになるように平坦化させる。続いて、金属配線層となるアルミニウム膜を堆積させ、フォトリソグラフィとドライエッチング法とによって金属配線層３６を形成して、本実施の形態における半導体装置が形成される。
【００３７】
図５(a)に、本実施の形態によるデジタル回路素子(ＭＯＳトランジスタ)とアナログ回路素子(ＭＯＳトランジスタ)とを混載したシリコン基板上における各素子のゲート絶縁膜構造を示す断面模式図を示す。尚、２４はデジタル回路素子領域であり、２５はアナログ回路素子領域であり、２７はシリコン窒化膜であり、２８はシリコン酸窒化膜である。
【００３８】
さらに、図５(c)には、上記特許文献１に開示された半導体集積回路装置の断面模式図を示す。尚、３はデジタル回路素子領域であり、４はアナログ回路素子領域であり、５はシリコン酸窒化膜であり、９はシリコン酸化膜である。
【００３９】
・第２実施の形態
図３および図４は、本実施の形態の半導体装置における製造方法の説明図である。尚、本半導体装置は、同一基板上にデジタル回路素子およびアナログ回路素子を混載した半導体装置である。
【００４０】
図３(a)に示すように、シリコン基板４１上に、フォトレジストマスクの形成とイオン注入とを繰り返してｐ型ウェル領域とｎ型ウェル領域とを形成し、形成されたｐ型ウェル領域およびｎ型ウェル領域を素子形成領域４３とする。但し、図３および図４には、素子形成領域４３として上記ｐ型ウェル領域およびｎ型ウェル領域の何れか一方のみが画かれている。さらに、シリコン基板４１上に、シリコン酸化膜からなる素子分離領域４２を公知の手段を用いて形成し、素子形成領域４３がデジタル回路素子領域４４とアナログ回路素子領域４５とに分離される。さらに、デジタル回路素子領域４４とアナログ回路素子領域４５との夫々には、閾値電圧調整のためにイオン注入がフォトレジストマスクを用いて選択的になされる。
【００４１】
次に、図３(b)に示すように、上記アナログ回路素子領域４５の表面に、３nm〜５０nm程度の膜厚でシリコン酸化膜４６を形成する。このシリコン酸化膜４６は、以下のようにして形成することができる。すなわち、７００℃〜１０００℃程度の熱酸化法を用いて、素子形成領域４３の表面にシリコン酸化膜を形成させる。ここでは、シリコン酸化膜層の形成に熱酸化法を一例として用いているが、ＲＴＯ法やプラズマ酸化法を用いてもよい。次に、アナログ回路素子領域４５を覆うフォトレジストマスクパターンを形成し、開口部となっているデジタル回路素子領域４４上に形成されたシリコン酸化膜を１％程度の濃度のフッ酸を用いて除去する。こうして、アナログ回路素子領域４５のみにシリコン酸化膜４６を残すのである。続いて、酸素プラズマによる灰化処理および硫酸を用いた剥離処理によって、上記フォトレジストマスクを除去する。
【００４２】
次に、図３(c)に示すように、４００℃〜８００℃程度のプラズマ窒化法によって、デジタル回路素子領域４４の表面に、２nm〜４nm程度の膜厚でシリコン窒化膜４７を形成する。その際に、アナログ回路素子領域４５に既に形成されているシリコン酸化膜４６の表面にも同様に１nm〜２nm程度の深さに窒素が導入され、シリコン酸窒化膜４８が形成される。以下、表面に窒素が導入されたシリコン酸化膜４６の全体をシリコン酸窒化膜４８と言うことにする。
【００４３】
次に、図３(d)に示すように、２５０℃〜３５０℃程度の温度でＡＬＤ(Atomic Layer Deposition)法あるいはＬＰ‐ＣＶＤ法によって、ＨfＡlＯx等でなる高誘電体薄膜層４９を２nm〜３nm程度の膜厚で堆積させる。さらに、ＬＰ‐ＣＶＤ法を用いて、後にゲート電極となる多結晶シリコン薄膜層５０を１００nm程度の膜厚で堆積させる。本実施の形態では、上記多結晶シリコン薄膜層５０を導電性電極を構成する材料の一例として用いているが、この導電性電極には非晶質シリコン薄膜や金属薄膜等を用いてもよい。続いて、デジタル回路素子領域４４とアナログ回路素子領域４５との夫々にゲート電極形成用のフォトレジストマスク５１を形成する。
【００４４】
次に、図４(e)に示すように、上記フォトレジストマスク５１をマスクとして、Ｃl2やＨＢrやＯ2等のエッチングガスを用いたドライエッチングによって、高誘電体薄膜層４９の上面が露出するまで多結晶シリコン薄膜層５０をエッチングする。さらに、高誘電体材料をウェットエッチングする薬液を用いて、高誘電体薄膜層４９を選択的に除去する。ここで、上記薬液としては、フッ素化合物を含む薬液または熱濃硫酸を用いればよい。あるいは、高誘電体薄膜層４９の除去に、Ｃl2およびＨＢr等のガスを用いたドライエッチング法を用いてもよい。続いて、リン酸を用いて、上面が露出したシリコン窒化膜４７を選択的に除去する。続いて、フッ酸を用いて、上面が露出したシリコン酸窒化膜４８を選択的に除去する。こうして、デジタル回路素子領域４４のゲート電極パターンとアナログ回路素子領域４５のゲート電極パターンとが、同一のフォトリソグラフィ工程によって形成されるのである。
【００４５】
次に、最終的にＬＤＤ領域にイオン注入を行った後に、図４(f)に示すように、ＬＰ‐ＣＶＤ法によってシリコン窒化膜を５０nm程度の膜厚で堆積させ、このシリコン窒化膜をエッチングすることによってゲート電極側壁にサイドウォール５２を形成する。さらに、ソース領域およびドレイン領域にイオン注入を行った後、１０００℃程度のＲＴＡ法によって活性化を行う。続いて、ゲート電極,ソース電極およびドレイン電極の表面にシリサイド層５３を形成する。さらに、エッチングストッパー膜のシリコン窒化膜５４を全体に堆積させ、その上層にシリコン酸化膜系の層間絶縁膜５５を堆積させた後、ＣＭＰ法等によって表面を平坦化する。
【００４６】
そして、フォトリソグラフィとドライエッチング法とによってコンタクトホールを開口し、このコンタクトホール内にバリア膜のＴiＮとタングステン膜５６とを堆積させ、層間絶縁膜５５の表面とタングステン膜５６の表面とが同一の高さになるように平坦化させる。続いて、金属配線層となるアルミニウム膜を堆積させ、フォトリソグラフィとドライエッチング法とによって金属配線層５７を形成して、本実施の形態における半導体装置が形成される。
【００４７】
図５(b)に、本実施の形態によるデジタル回路素子(ＭＯＳトランジスタ)とアナログ回路素子(ＭＯＳトランジスタ)とを混載したシリコン基板上における各素子のゲート絶縁膜構造を示す断面模式図を示す。尚、４４はデジタル回路素子領域であり、４５はアナログ回路素子領域であり、４７はシリコン窒化膜であり、４８はシリコン酸窒化膜であり、４９は高誘電体薄膜層である。
【００４８】
以上のごとく、上記各実施の形態においては、上記アナログ回路素子領域２５,４５におけるシリコン酸化膜２６,４６の表面への窒素導入と、デジタル回路素子領域２４,４４におけるシリコン窒化膜２７,４７の形成とを、プラズマ窒化法によって同一の工程で行うようにしている。したがって、デジタル回路素子領域２４,４４のゲート電極パターンとアナログ回路素子領域２５,４５のゲート電極パターンとを、同一のフォトリソグラフィ工程によって形成することが可能になる。その結果、互いに異なる組成を有する２つのゲート絶縁膜上の夫々にゲート電極パターンを形成して成る２つのＭＯＳ半導体素子を、少ない工程で簡単に形成することができ、工程が少ない分だけ加工精度を高めることができる。
【００４９】
また、上記アナログ回路素子領域２５,４５におけるシリコン酸窒化膜２８,４８は、プラズマ窒化法等を用いて、シリコン酸化膜２６,４６の表面に１nm〜２nm程度の深さに窒素を導入することによって形成されている。したがって、Ｎ2Ｏを用いた熱酸化法によってシリコン酸窒化膜を形成した場合に比べて、１/ｆ雑音発生の少ないＭＯＳトランジスタを形成することができる。
【００５０】
また、上述したように、上記デジタル回路素子領域２４,４４には、シリコン基板２１,４１を窒化してなるシリコン窒化膜２７,４７が形成されている。したがって、誘電率の高い絶縁膜を形成することができ、シリコン酸窒化膜を形成した場合に比べて、リーク電流を１/１０以下にすることができる。
【００５１】
尚、上記各実施の形態においては、シリコン基板２１,４１上にシリコン窒化膜２７,４７およびシリコン酸窒化膜２８,４８を形成する場合を例に上げて説明している。しかしながら、この発明は、これに限定されるものではなく、半導体基板に形成されたシリコンウェル上にシリコン窒化膜およびシリコン酸窒化膜を形成することも可能である。
【００５２】
また、上記各実施の形態においては、ＭＯＳ型半導体素子としてＭＯＳトランジスタを形成する場合を例示しているが、ＭＯＳ型構造を有していればトランジスタに限定されるものではない。
【図面の簡単な説明】
【００５３】
【図１】この発明の半導体装置における製造方法を説明するための断面図である。
【図２】図１に続く製造方法を説明するための断面図である。
【図３】図１とは異なる半導体装置の製造方法を説明するための断面図である。
【図４】図３に続く製造方法を説明するための断面図である。
【図５】この発明の半導体装置と従来の半導体装置とにおける各素子のゲート絶縁膜の構造を示す断面図である。
【図６】従来の半導体装置における製造方法を説明するための断面図である。
【符号の説明】
【００５４】
２１,４１…シリコン基板、
２２,４２…素子分離領域、
２３,４３…素子形成領域、
２４,４４…デジタル回路素子領域、
２５,４５…アナログ回路素子領域、
２６,４６…シリコン酸化膜、
２７,３３,４７,５４…シリコン窒化膜、
２８,４８…シリコン酸窒化膜、
２９,５０…多結晶シリコン薄膜層、
３０,５１…フォトレジストマスク、
３１,５２…サイドウォール、
３２,５３…シリサイド層、
３４,５５…層間絶縁膜、
３５,５６…タングステン膜、
３６,５７…金属配線層、
４９…高誘電体薄膜層。