(57)【要約】【課題】バックアップに必要な一定した最低電圧を作成し、スタティックＲＡＭのデータ保持時に消費されるバックアップ電流を最低に維持すること。【解決手段】バックアップ電源に接続され、バックアップ時において、スタティックＲＡＭにデータを保持するために必要なバックアップ電流のみをスタティックＲＡＭに供給するデータ保持最低電流維持手段（３端子レギュレータ）を設けた。これにより、バックアップに必要な一定した最低電圧を作成して、バックアップに必要な最低消費電流に抑制することができ、バックアップ寿命を延ばすことが可能となる。【選択図】図３
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【特許請求の範囲】
【請求項１】
スタティックＲＡＭ内のデータを保持するためのバックアップ電源を有するプログラマブルコントローラであって、
前記バックアップ電源に接続され、バックアップ時において、前記スタティックＲＡＭにデータを保持するために必要なバックアップ電流のみを前記スタティックＲＡＭに供給するデータ保持最低電流維持手段
を備えたことを特徴とするプログラマブルコントローラ。
【請求項２】
前記データ保持最低電流維持手段は、前記バックアップ電源と、前記スタティックＲＡＭとの間のバックアップ電源経路に挿入され、該スタティックＲＡＭの端子電圧を該スタティックＲＡＭのバックアップ可能最低電圧に維持する３端子レギュレータからなることを特徴とする請求項１に記載のプログラマブルコントローラ。
【請求項３】
前記データ保持最低電流維持手段は、前記バックアップ電源と、前記スタティックＲＡＭとの間のバックアップ電源経路に挿入され、該スタティックＲＡＭの端子電圧を該スタティックＲＡＭのバックアップ可能最低電圧に維持する３端子レギュレータと、前記プログラマブルコントローラの運転中は、動作電源系統から該３端子レギュレータの内部回路動作電流が供給されるようにするための、該３端子レギュレータの入出力端子間の逆電圧保護ダイオードとからなることを特徴とする請求項１に記載のプログラマブルコントローラ。
【請求項４】
前記スタティックＲＡＭは、前記バックアップ電源の電圧での該スタティックＲＡＭのバックアップ電流から、前記３端子レギュレータの出力電圧での該スタティックＲＡＭのバックアップ電流を引いた値が、該３端子レギュレータの消費電流よりも上回るように選択されることを特徴とする請求項２または３に記載のプログラマブルコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルコントローラ（以下、ＰＬＣと略記する）に関する。より詳細には、本発明は、スタティックＲＡＭ（以下、ＳＲＡＭと略記する）内のデータを保持するバックアップ機能を有するプログラマブルコントローラに関する。
【背景技術】
【０００２】
従来、ＰＬＣに搭載されるメモリは、データを格納する役割と、次回運転開始時まで格納されているデータを保持する役割とを有する。また、近年、ＰＬＣにおいては、処理速度の高速化が求められており、その実現手段として、メモリアクセス時間の短縮化が図られている。
【０００３】
これらの条件を満足するため、メモリには、ＳＲＡＭが用いられるのが一般的であり、ＳＲＡＭによりデータを保持するためには、データ保持電源を供給する必要がある。
【０００４】
ここで、ＳＲＡＭのデータ保持を実現する従来の電源供給方法（例えば、特許文献１参照）について説明する。  
図１は、従来のＳＲＡＭのバックアップを実現するＰＬＣの回路構成例を示すものであり、電源系統に着目して記載してある。
【０００５】
図１において、ＰＬＣ内部での演算処理を行うためのＣＰＵ３と、外部機器とのインタフェースを行うための入出力制御ブロック２と、各種データを格納するためのＳＲＡＭ４とが、電源回路ブロック１によって供給される動作電源系統７に接続されている。
【０００６】
また、ＳＲＡＭ４は、電源非供給時にも、格納されているデータを保持する必要があるため、動作電源系統７以外に、バックアップ電源６によって供給されるバックアップ電源系統８にも接続されている。なお、ＰＬＣでは、バックアップ電源６として、主に電池が使用されるため、ここでは、１次電池にて説明する。
【０００７】
そして、動作電源系統７とバックアップ電源系統８とを分離するために、動作電源系統７上でのＳＲＡＭ４への供給経路の部分には、電源系統分離ダイオード５が設けられている。
【０００８】
また、バックアップ電源系統８には、バックアップ電源６（１次電池）への充電を防止するための充電防止ダイオード９が設けられている。
【０００９】
さらに、電圧低減回路１０として、ツェナーダイオードが使用されており、これにより、ＳＲＡＭ４に対するバックアップ電源電圧の低減がなされる。一般的に、ＳＲＡＭに供給される電圧が低くなると、消費する電流が小さくなる、という性質を利用して、電圧低減回路１０（ツェナーダイオード）が、バックアップ寿命を延長するために使用される。電圧低減回路１０（ツェナーダイオード）の特徴は、この回路での電流消費を発生させず、出力電圧をできる限りＳＲＡＭ４のバックアップ可能最低電圧に近づけることにある。
【００１０】
図２は、ＳＲＡＭ４に供給される電圧と供給経路のタイミングチャートを示している。なお、図２中、横軸は、各電源経路からの出力供給状態を示し、縦軸は、電源回路ブロック１およびバックアップ電源６（１次電池）の各出力電圧、ならびにＳＲＡＭ４の電源端子印加電圧を示している。
【００１１】
電源回路ブロック１が電圧出力中の領域１２においては、電源回路ブロック１から動作電源系統７に電源が供給され、その電圧は、バックアップ電源系統８の電圧よりも十分高い。このため、動作電源系統７の動作中は、バックアップ電源６（１次電池）からの電源供給は起こらず、動作に必要な電源は全て動作電源系統７から供給される。
【００１２】
一方、動作電源系統７からの供給が無くなる非出力中の領域１１においては、バックアップ電源系統８の電位が、動作電源系統７の電位よりも高くなるため、バックアップ電源６（１次電池）からＳＲＡＭ４へ電源供給することとなる。
【００１３】
このようにして、動作電源供給が無くなった時にでも、ＳＲＡＭ４に電源を供給し、データのバックアップを実現している。
【００１４】
また、非動作電源供給時に、バックアップ電源６（１次電池）は、電源系統分離ダイオード５があるため、ＳＲＡＭ４以外の回路ブロックには電源を供給することがなく、ＳＲＡＭ４内のデータ保持のためだけに電荷を使用することによって、バックアップ寿命を確保している。
【００１５】
【特許文献１】特開２００３−１２２４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来のバックアップ電源電圧低減回路では、電池電圧が変動した場合、ＳＲＡＭ端子電圧が変動していた（図４の曲線２１参照）。それに応じて、バックアップ電流が変動してしまい（図７の曲線２６参照）、バックアップに必要な最低消費電流を維持できないという問題点があった。
【００１７】
そこで、本発明は、上述の点に鑑みて、電池電圧が変動した場合でも、バックアップに必要な一定した最低電圧を作成し、ＳＲＡＭにデータを保持するために必要なバックアップ電流を最低に維持することが可能なプログラマブルコントローラを提供することを目的とする。
【課題を解決するための手段】
【００１８】
このような目的を達成するために、請求項１に記載の発明は、スタティックＲＡＭ内のデータを保持するためのバックアップ電源を有するプログラマブルコントローラであって、前記バックアップ電源に接続され、バックアップ時において、前記スタティックＲＡＭにデータを保持するために必要なバックアップ電流のみを前記スタティックＲＡＭに供給するデータ保持最低電流維持手段を備えたことを特徴とする。
【００１９】
請求項２に記載の発明は、請求項１に記載のプログラマブルコントローラであって、前記データ保持最低電流維持手段は、前記バックアップ電源と、前記スタティックＲＡＭとの間のバックアップ電源経路に挿入され、該スタティックＲＡＭの端子電圧を該スタティックＲＡＭのバックアップ可能最低電圧に維持する３端子レギュレータからなることを特徴とする。
【００２０】
請求項３に記載の発明は、請求項１に記載のプログラマブルコントローラであって、前記データ保持最低電流維持手段は、前記バックアップ電源と、前記スタティックＲＡＭとの間のバックアップ電源経路に挿入され、該スタティックＲＡＭの端子電圧を該スタティックＲＡＭのバックアップ可能最低電圧に維持する３端子レギュレータと、前記プログラマブルコントローラの運転中は、動作電源系統から該３端子レギュレータの内部回路動作電流が供給されるようにするための、該３端子レギュレータの入出力端子間の逆電圧保護ダイオードとからなることを特徴とする。
【００２１】
請求項４に記載の発明は、請求項２または３に記載のプログラマブルコントローラであって、前記スタティックＲＡＭは、前記バックアップ電源の電圧での該スタティックＲＡＭのバックアップ電流から、前記３端子レギュレータの出力電圧での該スタティックＲＡＭのバックアップ電流を引いた値が、該３端子レギュレータの消費電流よりも上回るように選択されることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、ＳＲＡＭのデータ保持時の保持最低電圧を供給することにより、ＳＲＡＭに供給されるデータ保持のためのバックアップ電流を、バックアップに必要な最低消費電流に抑制することができ、バックアップ寿命を延ばすことが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら、本発明の実施形態を詳細に説明する。尚、本明細書で参照される各図面において、同様の機能を有する箇所には同一の符号を付している。なお、前述した従来回路（図１）と同一部分については、同一符号を付している。
【００２４】
［実施例１］
（回路構成）  
図３は、本発明の一実施例による回路構成を示す図である。  
図３において、動作電源系統７には、電源回路ブロック１と、外部機器とのインタフェースを行うための入出力制御ブロック２と、ＰＬＣ内部での演算処理を行うためのＣＰＵ３と、各種データを格納するためのＳＲＡＭ４とが接続されている。
【００２５】
ＳＲＡＭ４は、電源非供給時においてデータを保持する必要があるため、動作電源系統７以外に、バックアップ電源６によって供給されるバックアップ電源系統８にも接続されている。なお、ＰＬＣでは、バックアップ電源６として、主に電池が使用されるため、ここでは１次電池にて説明する。
【００２６】
そして、動作電源系統７とバックアップ電源系統８とを分離するため、動作電源系統７上でのＳＲＡＭ４への供給経路の部分には、電源系統分離ダイオード５が設けられている。
【００２７】
また、バックアップ電源系統８上でのＳＲＡＭ４への供給経路の部分には、電圧低減回路として、従来回路（図１）のツェナーダイオードの代わりに、３端子レギュレータ１３が挿入されている。
【００２８】
さらに、動作電源系統７からの電圧が印加されないよう、別の電源系統分離ダイオード１４が、３端子レギュレータ１３の出力端子１７に配置されている。この電源系統分離ダイオード１４が、従来回路（図１）の充電防止ダイオード９の役割を果たすため、本回路では、充電防止ダイオード９を必要としない。
【００２９】
（回路動作）  
次に、図３に示した回路における回路動作を説明する。  
まず、ＰＬＣの運転中（すなわち、動作電源系統７がオンのとき）においては、動作電源系統７からＳＲＡＭ４へ回路動作電流が供給されるため、バックアップ電源系統８からＳＲＡＭ４への電流供給は発生しない。
【００３０】
バックアップ中、すなわち、動作電源系統７の電圧がなくなった場合には、バックアップ電源６（１次電池）から電源が供給されるが、３端子レギュレータ１３の出力は、ＳＲＡＭ４のバックアップ可能最低電圧となるため、バックアップ電源６（１次電池）からＳＲＡＭ４へ供給される電流は最低に抑えられる。
【００３１】
ただし、運転中およびバックアップ中のいずれの場合にも、従来回路（図１）においては発生しなかった、３端子レギュレータ１３の内部回路動作電流が、バックアップ電源６（１次電池）から供給されることになる。
【００３２】
近年では、小さい入出力電位差で、低消費電流を可能とする３端子レギュレータが商品化されてきており、この消費電流の小さい３端子レギュレータを部品選定することにより、３端子レギュレータ１３の内部回路消費電流が、バックアップ電源６（１次電池）から供給されても、その消費電流を上回るだけのバックアップ電流の低減が可能となる。
【００３３】
ここで、３端子レギュレータ１３の内部回路消費電流が１μＡ、運転時間が１日平均２０時間（すなわち、バックアップ時間が４時間）であった場合の事例について、図４〜図７を参照しながら、検証する。
【００３４】
図４は、電池電圧とＳＲＡＭ端子電圧との関係を示している。なお、図４中、横軸は、電池電圧を示し、縦軸は、ＳＲＡＭ端子電圧を示している。また、図４は、従来技術および本発明における、ＳＲＡＭ端子電圧の違いを示している。
【００３５】
従来技術であるツェナーダイオード１０を使用した場合、曲線２１によって示される従来回路電圧カーブのとおり、電池電圧が小さくなれば、ＳＲＡＭ端子電圧も小さくなり、ＳＲＡＭ端子電圧をＳＲＡＭバックアップ最低電圧に近づける作用をするが、電池電圧の全電圧範囲において、ＳＲＡＭ端子電圧を常にＳＲＡＭのバックアップ可能最低電圧に維持することは難しい。
【００３６】
これに対し、本発明の実施例では、３端子レギュレータ１３が使用されているため、曲線２２によって示される本発明回路電圧カーブのとおり、電池電圧が変動しても、ＳＲＡＭ端子電圧をＳＲＡＭのバックアップ可能最低電圧に維持することができる。
【００３７】
図５は、一般的なＳＲＡＭ端子電圧とＳＲＡＭバックアップ電流との関係を示している。また、図５中、横軸は、ＳＲＡＭ端子電圧を示し、縦軸は、ＳＲＡＭバックアップ電流を示している。さらに、図５中の縦軸に示されるＩ２は、バックアップ最低電圧（３端子レギュレータ１３出力電圧）でのＳＲＡＭバックアップ電流を示し、Ｉ１は、バックアップ電源６（１次電池）電圧でのＳＲＡＭバックアップ電流を示している（以下の説明、および、その他の図に示されるＩ１、Ｉ２についても同様である）。
【００３８】
曲線２３に示されるとおり、ＳＲＡＭ端子電圧が低くなるほど、ＳＲＡＭバックアップ電流は小さくなる。
【００３９】
図６は、ＰＬＣのバックアップ電源として使用されることが多い、塩化チオニルリチウム電池の放電特性の概略を示している。なお、図６中、横軸は、時間を示し、縦軸は、電池端子電圧を示している。
【００４０】
曲線２４によって示されるバックアップ電流Ｉ１を消費する場合よりも、曲線２５によって示されるバックアップ電流Ｉ２を消費する場合の方が、電池端子電圧は、長い時間高い値が維持される。
【００４１】
図７は、上記図４〜図６に示した特性から導き出される、バックアップ特性を示している。なお、図７中、横軸は、時間を示し、縦軸は、バックアップ電流を示している。また、図７は、従来技術および本発明の実施例におけるバックアップ寿命の違いを示している。
【００４２】
ここで、曲線２６は、従来技術におけるバックアップ電流変化を示し、曲線２７は、本発明におけるバックアップ電流変化を示している。また、矢印２８は、Ｉ２と、３端子レギュレータ１３の消費電流とを足した値を示している。さらに、矢印２９は従来技術におけるバックアップ寿命を示し、矢印３０は、本発明におけるバックアップ寿命を示している。
【００４３】
上述のとおり、３端子レギュレータ１３の消費電流が電池から供給されても、その消費電流を上回るだけのバックアップ電流の低減がなされる、すなわち、「Ｉ１−Ｉ２＞３端子レギュレータ１３の消費電流」が成り立つ特性であれば、従来に比べて、バックアップ寿命を延ばすことが可能となる。つまり、本発明の実施例における１日当たりにＳＲＡＭが消費するバックアップ電流と、従来における１日当たりにＳＲＡＭが消費するバックアップ電流との抑制値が、１日当たりに３端子レギュレータ１３が消費する電流よりも大きい場合に、従来に比べてバックアップ寿命を延ばすことが可能となる。
【００４４】
したがって、以下の式（１）が成り立つ場合に、バックアップ寿命を延ばすことが可能となる。    
Ｉ１×４時間−Ｉ２×４時間＞１μＡ×２４時間        （１）
⇔  Ｉ１−Ｉ２＞６μＡ  
すなわち、バックアップ電源６（１次電池）電圧でのＳＲＡＭバックアップ電流と、バックアップ最低電圧（３端子レギュレータ１３出力電圧）でのＳＲＡＭバックアップ電流との差分が、６μＡより大きくなるＳＲＡＭを使用する場合に、バックアップ寿命を延ばすことが可能となる。
【００４５】
［実施例２］
（回路構成）  
図８は、本発明の別の実施例による回路構成を示す図である。  
本実施例２の回路構成については、上述の実施例１とほとんど同様であるため、ここでは、実施例１と異なる部分についてのみ記載する。
【００４６】
図８において、バックアップ電源系統８には、バックアップ電源６（１次電池）への充電を防止するための充電防止ダイオード９が設けられている。また、バックアップ電源系統８上でのＳＲＡＭ４への供給経路の部分には、３端子レギュレータ１３の入力端子１６と出力端子１７との間に、逆電圧保護ダイオード１５が挿入されている。
【００４７】
（回路動作）  
次に、図８に示した回路における回路動作を説明するが、本実施例２の回路動作について、本回路のバックアップ中の動作は、上述の実施例１と同一であるため、ここでは、運転中（すなわち、動作電源系統７がオンのとき）の動作についてのみ説明する。
【００４８】
運転中（すなわち、動作電源系統７がオンのとき）は、動作電源系統７から、逆電圧保護ダイオード１５を通して、３端子レギュレータ１３の内部回路動作電流が供給される。
【００４９】
また、３端子レギュレータ１３の出力端子１７には、規定出力電圧より高い電圧が印加されるため、３端子レギュレータ１３の内部に備える不図示の出力制御用の発振回路がオフする（すなわち、出力電圧を下降方向へ調整しようとする）。そのため、３端子レギュレータ１３の内部消費電流は極小となる。したがって、バックアップ電源６（１次電池）から放出される電流は、限りなく０に近くなる。
【００５０】
ここでも同様に、３端子レギュレータ１３の内部回路消費電流が１μＡ、運転時間が１日平均２０時間（すなわち、バックアップ時間が４時間）であったとした場合、上記にしたがって、式（１）の「１μＡ×２４時間」が「１μＡ×４時間」と置き換えられるため、バックアップ電流をさらに低減することが可能となる。つまり、以下の式（２）が成り立つ場合に、バックアップ寿命を延ばすことが可能となる。    
Ｉ１×４時間−Ｉ２×４時間＞１μＡ×４時間        （２）
⇔  Ｉ１−Ｉ２＞１μＡ  
すなわち、バックアップ電源６（１次電池）電圧でのＳＲＡＭバックアップ電流と、バックアップ最低電圧（３端子レギュレータ１３出力電圧）でのＳＲＡＭバックアップ電流との差分が、１μＡより大きくなるＳＲＡＭを使用する場合に、バックアップ寿命を延ばすことが可能となる。
【図面の簡単な説明】
【００５１】
【図１】従来のＰＬＣの回路構成を示すブロック図である。
【図２】従来のＳＲＡＭの端子電圧とバックアップ電流との関係を示す特性図である。
【図３】本発明の一実施例によるＰＬＣの回路構成を示すブロック図である。
【図４】電池電圧とＳＲＡＭ端子電圧との関係を示す特性図である。
【図５】一般的なＳＲＡＭ端子電圧とＳＲＡＭバックアップ電流との関係を示す特性図である。
【図６】塩化チオニルリチウム電池の放電特性の概略を表す、経過時間と電池端子電圧との関係を示す特性図である。
【図７】経過時間とＳＲＡＭバックアップ電流との関係を示す特性図である。
【図８】本発明の別の実施例によるＰＬＣの回路構成を示すブロック図である。
【符号の説明】
【００５２】
１  電源回路ブロック
２  入出力制御ブロック
３  ＣＰＵ
４  スタティックＲＡＭ
５、１４  電源系統分離ダイオード
６  バックアップ電源
７  動作電源系統
８  バックアップ電源系統
９  充電防止ダイオード
１０  電圧低減回路（ツェナーダイオード）
１３  ３端子レギュレータ
１５  逆電圧保護ダイオード
１６  ３端子レギュレータの入力端子
１７  ３端子レギュレータの出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008102776.tif 000008
【図７】
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【図８】
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