(57)【要約】【課題】設定された速度に応じて試験パターンの発生速度を高精度に監視することができる速度監視装置、並びに当該装置を備えるパターン発生装置及び半導体試験装置を提供する。【解決手段】速度監視装置としてのレート監視部２３は、符号化パターンの発生速度を規定するレート信号Ｓ１をサンプリングするサンプリング部４１と、サンプリング部４１の所定時間に亘るサンプリング信号Ｓ１１〜Ｓ１５の組み合わせに基づいて、符号化パターンの発生速度が所定の速度以上であるか否かを判定する判定部４２とを備える。サンプリング部４１は、例えば基準クロックに同期して動作するフリップフロップをｎ個（ｎは１以上の整数）縦続接続してなるサンプリング回路４１ａ〜４１ｅを、第１段目から第ｎ段目まで並列接続してなる回路を備える。【選択図】図２
2008102030.tif 000002
【特許請求の範囲】
【請求項１】
符号化パターンの発生速度を監視する速度監視装置において、
前記符号化パターンの発生速度を規定するレート信号をサンプリングするサンプリング部と、
前記サンプリング部の所定時間に亘るサンプリング結果の組み合わせに基づいて、前記符号化パターンの発生速度が所定の速度以上であるか否かを判定する判定部と
を備えることを特徴とする速度監視装置。
【請求項２】
前記サンプリング部は、基準クロックに同期して動作するフリップフロップをｎ個（ｎは１以上の整数）縦続接続してなるサンプリング回路を、第１段目から第ｎ段目まで並列接続してなる回路を備えることを特徴とする請求項１記載の速度監視装置。
【請求項３】
前記判定部は、前記符号化パターンの発生速度の上限値を示す設定信号を入力としており、当該設定信号で示される上限値に応じて前記サンプリング回路の各々から出力されるサンプリング結果の組み合わせを変えることを特徴とする請求項２記載の速度監視装置。
【請求項４】
前記判定部は、前記設定信号で示される上限値毎に、前記符号化パターンの発生速度が当該上限値以上であるか否かを判定する判定回路を備えることを特徴とする請求項３記載の速度監視装置。
【請求項５】
符号化パターンを記憶する第１記憶部を備え、入力されるアドレスで指定される前記第１記憶部の記憶領域から、入力されるレート信号で規定される速度で前記符号化パターンを読み出すことで前記符号化パターンを発生するパターン発生装置において、
符号化パターンを記憶する前記第１記憶部よりも容量の大きな第２記憶部と、
前記レート信号をサンプリングし、前記第２記憶部に記憶された符号化パターンの発生速度を監視する請求項１から請求項４記載の何れか一項に記載の速度監視装置と
を備えることを特徴とするパターン発生装置。
【請求項６】
前記第１記憶部は、ＳＲＡＭを備え、
前記第２記憶部は、ＤＲＡＭを備える
ことを特徴とする請求項５記載のパターン発生装置。
【請求項７】
被試験デバイスに試験パターンを印加して得られる信号に基づいて前記被試験デバイスの試験を行う半導体試験装置において、
前記符号化パターンを、前記被試験デバイスに印加する試験パターンとして発生する請求項５又は請求項６記載のパターン発生装置を備えることを特徴とする半導体試験装置。
【請求項８】
前記速度監視装置の監視結果を表示する表示部を備えることを特徴とする請求項７記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、符号化パターンの発生速度を監視する速度監視装置、パターン発生装置、及び半導体試験装置を備える半導体試験装置に関する。
【背景技術】
【０００２】
従来から、メモリテスタやロジックテスタ等の半導体試験装置を用いて被試験デバイスの初期不良が試験されている。この半導体試験装置は、ＮＲＺ（Non Return to Zero：非ゼロ復帰）符号、ＲＺ（Return to Zero：ゼロ復帰）符号等の符号化パターンを試験パターンとして発生するパターン発生装置を備えており、このパターン発生装置から発生される試験パターンを被試験デバイスに印加して被試験デバイスの試験を行っている。パターン発生装置は、ＳＲＡＭ（Static Random Access Memory）を備えおり、このＳＲＡＭに予め記憶させた試験パターンを読み出すことで試験パターンを高速に発生させている。
【０００３】
ところで、近年においては、大容量の試験パターンを被試験デバイスに書き込む試験が要求される場合がある。この試験を実現するためには大容量の試験パターンを記憶する大容量のＳＲＡＭが必要になり、パターン発生装置（ひいては半導体試験装置）のコストが大幅に上昇してしまう。そこで、大容量の試験パターンを記憶するために、高価なＳＲＡＭに代えて安価なＤＲＡＭ（Dynamic Random Access Memory）が採用されている。ここで、近年においては、データ転送モードとしてバースト転送モードに加えてＤＤＲ（ダブルデータレート）モードを有するＳＤＲＡＭ（シンクロナスＤＲＡＭ）が一般化しており、大容量の試験パターンを記憶するためにこの種のＤＲＡＭが用いられる。
【０００４】
しかしながら、半導体試験装置の試験においては、可変則なランダム・パターンを発生させることが多い。このため、ＤＲＡＭを制御する場合には、バースト転送モード等の高速な転送モードを用いることができずに低速なランダム・アクセスで動作せざるをえないことも多く、ＤＲＡＭのアクセスには速度の制約が生ずる。パターン発生装置は、レートと呼ばれるサイクルを基準にして試験パターンを発生している。このレートは可変速であって、ＤＲＡＭに課される上記の制約よりも高速に設定することも可能であり、かかる設定がなされた場合にはＤＲＡＭが誤動作するため、レートを監視して試験パターンの発生速度を監視する必要がある。
【０００５】
図５は、従来の速度監視装置の構成を示すブロック図である。図５に示す通り、従来の速度監視装置１００は、入力端子１０１、セット・リセット・フリップフロップ（以下、ＳＲＦＦという）１０２、ディレイライン１０３、否定論理積回路（以下、ＮＡＮＤ回路という）１０４、Ｄフリップフロップ（以下、ＦＦという）１０５、及び出力端子１０６を備える。入力端子１０１は、監視対象のレート信号が入力され、ＳＲＦＦ１０２のＳ入力端とＦＦ１０５のクロック端とに接続されている。
【０００６】
ＳＲＦＦ１０２は、Ｒ入力端が接地されており、非反転出力端がディレイライン１０３の一端に接続され、反転出力端がＮＡＮＤ回路１０４の一方の入力端に接続されている。ディレイライン１０３は、他端がＳＲＦＦ１０２のクロック端に接続されており、ＳＲＦＦ１０２の非反転出力端から出力される信号を所定時間だけ遅延させてＳＲＦＦ１０２のクロック端に出力する。ＮＡＮＤ回路１０４の出力端は、ＦＦ１０５の入力端（Ｄ入力端）に接続されている。ＦＦ１０５の非反転出力端は出力端子１０６に接続されており、反転出力端はＮＡＮＤ回路１０４の他方の入力端に接続されている。尚、ＦＦ１０５の非反転出力端から出力される信号（出力端子１０６の出力信号）がエラー信号である。
【０００７】
上記構成において、入力端子１０１から入力されたレート信号はＳＲＦＦ１０２のＳ入力端と、ＦＦ１０５のクロック端に入力される。レート信号が立ち上がって値が「１」になるとＳＲＦＦ１０２がセットされる。ＳＲＦＦ１０２がセットされてからディレイライン１０３の遅延時間だけ時間が経過するとＲＳＦＦ１０２はリセットされる。ＳＲＦＦ１０２は、レート信号が立ち上がって値が「１」になる度に、この動作を繰り返す。
【０００８】
一方、ＮＡＮＤ回路１０４では、ＳＲＦＦ１０２の反転出力端から出力される信号とＦＦ１０５の反転出力端から出力される信号との否定論理積演算が行われ、その演算結果がＦＦ１０５の入力端に入力される。ＦＦ１０５は、ＮＡＮＤ回路１０４の演算結果をレート信号の立ち上がりタイミングで取り込み、その取り込み結果に応じた信号を出力端子１０６にエラー信号として出力する。
【０００９】
ここで、ＦＦ１０５から出力端子１０６に出力されるエラー信号は、レート信号の立ち上がり間隔がディレイライン１０３の遅延時間よりも長ければ値が「０」になり、レート信号の立ち上がり間隔がディレイライン１０３の遅延時間よりも小さければ値が「１」になる。よって、出力端子１０６から出力されるエラー信号によって、試験パターンの発生速度が所定の速度（ディレイライン１０３の遅延時間で定まる速度）以上になったか否かを監視することができる。尚、従来の半導体集積回路装置及びその試験方法については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００２−２３０９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、近年においては、試験対象である被試験デバイスが高速化しており、この被試験デバイスの試験を行うために、半導体試験装置も試験パターンの発生速度が向上している。しかしながら、図５に示した従来の速度監視装置１００は、試験パターンの発生速度がディレイライン１０３の遅延時間で定まる所定の速度以上になったか否かを監視することができるだけであり、その所定の速度以外の速度を監視するには、ディレイライン１０３を取り替える必要がある。また、速度監視装置１００の監視精度は、ディレイライン１０３の精度に依存しており、ディレイライン１０３の精度以上の監視精度は得ることができない。
【００１１】
従来は、速度監視装置１００で監視する速度が３３ＭＨｚ（３０．３ナノ秒）程度と低く、監視対象の速度も一定の速度であったため、図５に示す速度監視装置１００で十分であった。しかしながら、近年の半導体試験装置は、試験の発生速度が被試験デバイスの種類に応じて種々に設定されるため、各設定に応じた速度監視を高精度に行う必要がある。
【００１２】
本発明は上記事情に鑑みてなされたものであり、設定された速度に応じて試験パターンの発生速度を高精度に監視することができる速度監視装置、並びに当該装置を備えるパターン発生装置及び半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の速度監視装置は、符号化パターンの発生速度を監視する速度監視装置（２３）において、前記符号化パターンの発生速度を規定するレート信号（Ｓ１）をサンプリングするサンプリング部（４１）と、前記サンプリング部の所定時間に亘るサンプリング結果の組み合わせに基づいて、前記符号化パターンの発生速度が所定の速度以上であるか否かを判定する判定部（４２）とを備えることを特徴としている。
この発明によると、試験パターンの発生速度を規定するレート信号はサンプリング部でサンプリングされ、所定時間に亘るサンプリング結果の組み合わせに基づいて、試験パターンの発生速度が所定の速度以上であるか否かが判定部で判定される。
また、本発明の速度監視装置は、前記サンプリング部が、基準クロックに同期して動作するフリップフロップをｎ個（ｎは１以上の整数）縦続接続してなるサンプリング回路（４１ａ〜４１ｅ）を、第１段目から第ｎ段目まで並列接続してなる回路を備えることを特徴としている。
また、本発明の速度監視装置は、前記判定部が、前記符号化パターンの発生速度の上限値を示す設定信号（Ｓ２０）を入力としており、当該設定信号で示される上限値に応じて前記サンプリング回路の各々から出力されるサンプリング結果の組み合わせを変えることを特徴としている。
更に、本発明の速度監視装置は、前記判定部が、前記設定信号で示される上限値毎に、前記符号化パターンの発生速度が当該上限値以上であるか否かを判定する判定回路（５１、５２）を備えることを特徴としている。
本発明のパターン発生装置は、符号化パターンを記憶する第１記憶部（２１）を備え、入力されるアドレスで指定される前記第１記憶部の記憶領域から、入力されるレート信号（Ｓ１）で規定される速度で前記符号化パターンを読み出すことで前記符号化パターンを発生するパターン発生装置（１２）において、符号化パターンを記憶する前記第１記憶部よりも容量の大きな第２記憶部（２２）と、前記レート信号をサンプリングし、前記第２記憶部に記憶された符号化パターンの発生速度を監視する上記の何れかに記載の速度監視装置とを備えることを特徴としている。
ここで、本発明のパターン発生装置は、前記第１記憶部は、ＳＲＡＭを備え、前記第２記憶部は、ＤＲＡＭを備えることを特徴としている。
本発明の半導体試験装置は、被試験デバイス（３０）に試験パターンを印加して得られる信号に基づいて前記被試験デバイスの試験を行う半導体試験装置（１）において、前記符号化パターンを、前記被試験デバイスに印加する試験パターンとして発生する上記のパターン発生装置を備えることを特徴としている。
ここで、本発明のパターン発生装置は、前記速度監視装置の監視結果を表示する表示部（１８）を備えることを特徴としている。
【発明の効果】
【００１４】
本発明によれば、試験パターンの発生速度を規定するレート信号をサンプリング部でサンプリングし、所定時間に亘るサンプリング結果の組み合わせに基づいて、試験パターンの発生速度が所定の速度以上であるか否かを判定しているため、設定された速度に応じて試験パターンの発生速度を高精度に監視することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の一実施形態による速度監視装置、パターン発生装置、及び半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、シーケンス制御部１１、パターン発生部１２（パターン発生装置）、セレクタ１３、ドライバ部１４、コンパレータ部１５、判定部１６、制御部１７、及び表示部１８を備えており、被試験デバイス（以下、ＤＵＴ（Device Under Test）という）３０の試験を行う。
【００１６】
図示の通り、シーケンス制御部１１、パターン発生部１２、セレクタ１３、判定部１６、及び制御部１７はバスＢに接続されている。尚、一般的に半導体試験装置１は、複数のＤＵＴを並列して試験するが、図１では説明を簡単にするために、１つのＤＵＴ３０のみを図示している。また、本実施形態では、ＤＵＴ３０がフラッシュメモリ等の不揮発性のメモリである場合を例に挙げて説明する。
【００１７】
シーケンス制御部１１は、試験プログラムに記述されたシーケンス制御命令を記憶するインストラクションメモリを備え、このインストラクションメモリに記憶されたシーケンス制御命令に従って、レート信号Ｓ１及びプログラムカウンタ信号Ｓ２を出力する。尚、試験プログラムはユーザにより作成され、試験プログラムに記述されたシーケンス制御命令は制御部１７からバスＢを介してシーケンス制御部１１に入力される。ここで、上記のレート信号Ｓ１はパターン発生部１２からの試験パターンの発生速度を規定する信号であり、プログラムカウンタ信号Ｓ２はパターン発生部１２から発生させる試験パターン及び期待値を制御するための信号である。
【００１８】
パターン発生部１２は、シーケンス制御部１１から出力されるレート信号Ｓ１及びプログラムカウンタ信号Ｓ２に基づいて、ＤＵＴ３０に印加する試験パターンＳ４及び期待値Ｓ５を発生する。このパターン発生部１２は、第１パターン発生部１２ａと第２パターン発生部１２ｂとを備えている。第１パターン発生部１２ａは試験プログラムに記述されたパターン発生命令を記憶するＳＲＡＭからなるメモリ２１（第１記憶部）を備えており、シーケンス制御部１１から出力されるプログラムカウンタ信号Ｓ２によって指定されたアドレスに記憶されているパターン発生命令に従って、レート信号Ｓ１で規定される速度でＤＵＴ３０に印加するための試験パターンＳ４及び期待値Ｓ５を発生する。尚、試験プログラムに記述されたパターン発生命令は制御部１７からバスＢを介して第１パターン発生部１２ａに入力される。
【００１９】
第２パターン発生部１２ｂはＤＲＡＭからなるメモリ２２（第２記憶部）及びレート監視部２３（速度監視装置）を備えている。この第２パターン発生部１２ｂは、ＤＵＴ３０の試験を行って得られた試験結果に応じてＤＵＴ３０に書き込んでおくデータを試験パターンＳ４として発生させるために設けられており、メモリ２２はＤＵＴ３０に書き込んでおくデータを記憶するために設けられる。つまり、第２パターン発生部１２ｂは、ＤＵＴ３０の試験終了後にＤＵＴ３０に書き込むデータを発生させるために設けられている。
【００２０】
この第２パターン発生部１２ｂは、シーケンス制御部１１から出力されるプログラムカウンタ信号Ｓ２によって指定されたメモリ２２のアドレスに記憶されているデータを読み出し、レート信号Ｓ１で規定される速度で試験パターンＳ４として発生する。尚、メモリ２２に記憶するデータは、制御部１７からバスＢを介して第２パターン発生部１２ｂに入力される。ここで、第２パターン発生部１２ｂに設けられるメモリ２２としては、例えばデータ転送モードとしてバースト転送モードに加えてＤＤＲモードを有するＳＤＲＡＭを用いるのが好適である。
【００２１】
第１パターン発生部１２ａに設けられたメモリ２１の容量は、数キロ〜数メガビット程度である。これに対し、第２パターン発生部１２ｂに設けられたメモリ２２の容量は、数ギガ〜数十ギガビット程度である。メモリ２１に比べてメモリ２２の容量が遥かに大きな理由は、メモリ２２は、ＤＵＴ３０に書き込んでおくデータを記憶するため、ＤＵＴ３０と同程度の容量が必要になるからである。
【００２２】
レート監視部２３は、第２パターン発生部１２ｂに供給されるレート信号Ｓ１で規定されるレートを監視することで、第２パターン発生部１２ｂでの試験パターンの発生速度を監視する。ここで、第１パターン発生部１２ａでレートの監視を行わず、第２パターン発生部１２ｂでのみレートを監視するのは、ＤＲＡＭからなるメモリ２２はＳＲＡＭからなるメモリ２１よりも動作速度が遅く、レート信号で規定されるレートがメモリ２２に設定された動作速度の上限を超える場合には誤動作する虞があるからである。レート監視部２３は、レートがメモリ２２に設定された動作速度の上限を超えたことを検出した場合には、その旨を示す信号（エラー信号Ｓ３０：図２参照）をバスＢを介して制御部１７に出力する。尚、メモリ２２の動作速度の上限を設定する信号（試験パターンの発生速度の上限値を示す設定信号：以下、モード信号という）は、制御部１７からバスＢを介して第２パターン発生部１２ｂに入力される。尚、レート監視部２３の詳細については後述する。
【００２３】
セレクタ１３は、制御部１７の制御の下で、第１パターン発生部１２ａから出力される試験パターン及び期待値、並びに、第２パターン発生部１２ｂから出力される試験パターンの何れか一方を選択して出力する。ドライバ部１４は、セレクタ１３から出力される試験パターンＳ４を、タイミング発生部（図示省略）から出力されるタイミング信号で規定されるタイミングでＤＵＴ３０に印加する。コンパレータ部１５は、ＤＵＴ３０から出力された信号と所定の電圧を有する比較電圧との比較を行うとともに、比較された信号を上記の不図示のタイミング発生部から出力されるストローブ信号のタイミングで保持する。判定部１６は、コンパレータ部１５で保持された信号とセレクタ１３から出力される期待値Ｓ５とを比較し、パス／フェイルを示すフェイルデータをバスＢを介して制御部１７に出力する。
【００２４】
制御部１７は、半導体試験装置１の全体動作を統括して制御する。具体的には、試験プログラムに記述されたシーケンス制御命令をシーケンス制御部１１に出力するとともに、試験プログラムに記述されたパターン発生命令をパターン発生部１２の第１パターン発生部１２ａに出力し、或いはメモリ２２に記憶させるデータを第２パターン発生部１２ｂに出力して、ＤＵＴ３０に印加する試験パターンを発生させる制御を行う。また、制御部１７は、ＤＵＴ３０の試験結果に基づいてメモリ２２に記憶させるデータを生成する。更に、セレクタ１３の制御も行う。表示部１８は、例えば液晶表示装置により実現され、制御部１７に入力されるＤＵＴ３０の試験結果、レート監視部２３の監視結果等を表示する。尚、図１に示す半導体試験装置１は、例えば、周波数が１４０ＭＨｚの基準クロックに同期して動作する。
【００２５】
次に、レート監視部２３について詳細に説明する。図２は、レート監視部２３の構成を示すブロック図である。図２に示す通り、レート監視部２３は、サンプリング部４１と判定部４２とを備えている。サンプリング部４１は、基準クロックに同期して動作するＤフリップフロップ（以下、ＦＦという）を１つ以上備え、並列接続された複数段のサンプリング回路４１ａ〜４１ｅを備えている。具体的には、サンプリング回路４１ａは、１つのＦＦを備えており、レート信号Ｓ１をサンプリングしてサンプリング信号Ｓ１１を出力する。サンプリング回路４１ｂは、縦続接続された２個のＦＦを備えており、レート信号Ｓ１をサンプリングしてサンプリング信号Ｓ１２を出力する。同様に、サンプリング回路４１ｃ〜４１ｅは、それぞれＦＦが３個〜５個縦続接続されており、レート信号Ｓ１をサンプリングしてサンプリング信号Ｓ１３〜Ｓ１５をそれぞれ出力する。
【００２６】
このサンプリング部４１にレート信号Ｓ１が入力されると、レート信号Ｓ１は、サンプリング回路４１ａ〜４１ｅの各々に入力されてサンプリングされてサンプリング信号Ｓ１１〜Ｓ１５が出力される。ここで、サンプリング回路４１ａはＦＦを１つのみ備えており、サンプリング回路４１ｂは２個縦続接続されたＦＦを備えている。このため、サンプリング回路４１ｂから出力されるサンプリング信号Ｓ１２は、サンプリング回路４１ａから出力されるサンプリング信号Ｓ１１に対して基準クロックの１周期分だけ先の時点のレート信号Ｓ１をサンプリングした信号である。同様に、サンプリング回路４１ｃ〜４１ｅは、３個縦続接続されたＦＦ、４個縦続接続されたＦＦ、及び５個縦続接続されたＦＦをそれぞれ備えているため、これらから出力されるサンプリング信号Ｓ１３〜Ｓ１５は、サンプリング信号Ｓ１１に対して基準クロックの２〜４周期分だけ先のレート信号Ｓ１をサンプリングした信号である。
【００２７】
サンプリング部４１のサンプリング回路４１ａ〜４１ｅの各々から出力されるサンプリング信号Ｓ１１〜Ｓ１５は判定部４２に入力される。判定部４２は、サンプリング部４１から出力されるサンプリング信号Ｓ１１〜Ｓ１５の組み合わせに基づいてレートを監視し、試験パターンの発生速度が所定の速度以上であるか否かを判定し、所定の速度以上である場合にはエラー信号Ｓ３０を制御部１７に出力する。この判定部４２は、第２パターン発生部１２ｂにおける試験パターンの発生速度の上限値を示すモード信号Ｓ２０（設定信号）を入力としており、このモード信号Ｓ２０で示される上限値に応じてサンプリング部４１から出力されるサンプリング信号の組み合わせを変えて試験パターンの発生速度が所定の速度以上であるか否かを判定する。尚、上記のモード信号Ｓ２０で示される上限値は、メモリ２２の動作速度の上限値を規定する値でもある。
【００２８】
ここで、試験パターンの発生速度を規定するレート信号Ｓ１について説明する。図３は、レート信号Ｓ１の波形を示す図である。尚、基準クロックの周波数は１４０ＭＨｚ（レートが７．１４ナノ秒）である。ここで、判定部４２に入力するモード信号Ｓ２０は、１０．０〜５０．０ナノ秒の範囲で様々に設定することが可能である。これはメモリ２２の動作速度が最低で２０ＭＨｚで最高で１００ＭＨｚだからである。
【００２９】
図３を参照すると、レートが５０．０ナノ秒に設定されている場合は、周波数が基準クロックの周波数の整数分の一（７分の１）であるため、パルスは基準クロックの７周期分毎に等間隔で発生することが分かる。これに対し、レートが１０．０ナノ秒、２０ナノ秒、８０ナノ秒等に設定されている場合には、周波数が基準クロックの周波数の整数分の一とはならないため、パルスは不等間隔で発生することが分かる。
【００３０】
また、図３からはレート信号Ｓ１の波形には、各レートに応じた規則性があることが分かる。例えば、レートが１０．０ナノ秒に固定されている場合には、基準クロックの３周期分連続して値が「１」となり、次に基準クロックの１周期分だけ値が「０」となり、次いで基準クロックの２周期分連続して値が「１」となり、最後に基準クロックの１周期分だけ値が「０」となるという基本パターンが繰り返されている。即ち、レートが１０．０ナノ秒に設定されている場合には、基準クロックの４周期分連続して値が「１」になることはない。
【００３１】
また、レートが２０．０ナノ秒に設定されている場合には、基準クロックの２周期分連続して値が「１」となることはなく、且つ基準クロックの５周期に亘って値が交互に変わることはない。更に、レートが１２．５ナノ秒に設定されている場合には、基準クロックの２周期分連続して値が「１」となり、次に基準クロックの１周期毎に値が交互に「０」、「１」、「０」、「１」、「０」と変化する基本パターンが繰り返されている。判定部４２は、この波形の周期性に着目して所定時間に亘るサンプリング信号Ｓ１１〜Ｓ１５の組み合わせを変えて試験パターンの発生速度が所定の速度以上であるか否かを判定している。
【００３２】
具体的には、判定部４２は、モード信号Ｓ２０で示される上限値毎に、試験パターンの発生速度がその上限値以上であるか否かを判定する判定回路を備えており、モード信号Ｓ２０で示される上限値に応じた判定回路を用いて試験パターンの発生速度がその上限値以上であるか否かを判定する。図４は、判定部４２に設けられる判定回路の一例を示す回路図である。ここで、図４（ａ）はレートが１０．０ナノ秒に設定される場合の判定回路５１を示すブロック図であり、図４（ｂ）はレートが２０．０ナノ秒に設定される場合の判定回路５２を示すブロック図である。
【００３３】
図４（ａ）に示す判定回路５１は、サンプリング部４１から出力されるサンプリング信号Ｓ１１〜Ｓ１４を入力とし、これらサンプリング信号Ｓ１１〜Ｓ１４の論理和を演算する論理積回路（以下、ＡＮＤ回路という）６０を備える。上述した通り、レートが１０．０ナノ秒に設定されている場合には、基準クロックの４周期分連続して値が「１」になることはない。このため、判定回路５１は、基準クロックの４周期分をサンプリングして得られたサンプリング信号Ｓ１１〜Ｓ１４の論理積を演算し、この４周期分のサンプリング信号Ｓ１１〜Ｓ１４の全てが「１」となってＡＮＤ回路６０の演算結果が「１」になった場合に、この演算結果をエラー信号Ｓ３０として出力する。
【００３４】
図４（ｂ）に示す判定回路５２は、ＡＮＤ回路６１〜６４、ＡＮＤ回路６５、及び論理和回路（以下、ＯＲ回路という）６６を備える。ＡＮＤ回路６１はサンプリング信号Ｓ１１，Ｓ１２の論理積を演算し、ＡＮＤ回路６２はサンプリング信号Ｓ１２，Ｓ１３の論理積を演算し、ＡＮＤ回路６３はサンプリング信号Ｓ１３，Ｓ１４の論理積を演算し、ＡＮＤ回路６４はサンプリング信号Ｓ１４，Ｓ１５の論理積を演算する。つまり、ＡＮＤ回路６１〜６４からなる回路は、レート信号Ｓ１の値が基準クロックの２周期分以上連続して「１」になる場合に、ＡＮＤ回路６１〜６４の少なくとも１つの演算結果が「１」になる回路である。ＡＮＤ回路６１〜６４の演算結果はＯＲ回路６６に入力されている。
【００３５】
また、ＡＮＤ回路６５は、サンプリング信号Ｓ１１，Ｓ１３，Ｓ１５の論理積を演算する。このＡＮＤ回路６５は、レート信号Ｓ１の値が基準クロックの連続する５周期の内の少なくとも第１，３，５周期において「１」である場合に、演算結果が「１」になる回路である。ＯＲ回路６６は、ＡＮＤ回路６１〜６５の演算結果の論理和を演算する。即ち、判定回路５２は、レート信号Ｓ１の値が基準クロックの２周期分以上連続して「１」になり、又はレート信号Ｓ１の値が基準クロックの連続する５周期の内の少なくとも第１，３，５周期において「１」である場合に、この演算結果をエラー信号Ｓ３０として出力する。
【００３６】
次に、上記構成における半導体試験装置１の動作について説明する。ＤＵＴ３０の試験を行うに先立って、ユーザは予め試験プログラムを作成しておき、この試験プログラムを不図示の入力装置から制御部１７に入力しておく。ユーザが制御部１７の試験開始指示を行うと、ＤＵＴ３０の試験が開始される。試験が開始されると、試験プログラムに記述されたシーケンス制御命令が制御部１７からバスＢを介してシーケンス制御部１１に入力されるとともに、試験プログラムに記述されたパターン発生命令が制御部１７からバスＢを介してパターン発生部１２の第１パターン発生部１２ａに出力されてメモリ２１に記憶される。また、制御部１７は、セレクタ１３に制御信号を出力し、セレクタ１３が第１パターン発生部１２ａから出力される各種信号を出力するよう制御する。
【００３７】
以上の制御が終了すると、シーケンス制御部１１からレート信号Ｓ１及びプログラムカウンタ信号Ｓ２がパターン発生部１２の第１パターン発生部１２ａに入力される。第１パターン発生部１２ａは、入力されるプログラムカウンタ信号Ｓ２によって指定されたメモリ２１のアドレスに記憶されているパターン発生命令に従って、レート信号Ｓ１で規定される速度でＤＵＴ３０に印加するための試験パターンＳ４及び期待値Ｓ５を発生する。第１パターン発生部１２ａから出力された試験パターンＳ４はセレクタ１３を介してドライバ部１４に入力され、不図示のタイミング発生部から出力されるタイミング信号で規定されるタイミングでＤＵＴ３０に印加される。
【００３８】
試験パターンＳ４がＤＵＴ３０に印加されると、この試験パターンに応じた信号がＤＵＴ３０から出力される。この信号はコンパレータ１５に入力されて所定の電圧を有する比較電圧との比較が行われ、比較された信号は上記の不図示のタイミング発生部から出力されるストローブ信号のタイミングで保持されて判定部１６に出力される。判定部１６は、コンパレータ部１５で保持された信号と、第１パターン発生部１２ａから出力されてセレクタ１３を介して入力される期待値Ｓ５とを比較し、パス／フェイルを示すフェイルデータをバスＢを介して制御部１７に出力する。以上の動作が繰り返されてＤＵＴ３０の試験が行われる。
【００３９】
ＤＵＴ３０の試験が終了すると、制御部１７はＤＵＴ３０の試験結果を示すフェイルデータに基づいて、パターン発生部１２の第２パターン発生部１２ｂに設けられたメモリ２２に記憶させるデータを生成する。生成されたデータは、制御部１７からバスＢを介してパターン発生部１２の第２パターン発生部１２ｂに出力されてメモリ２２に記憶される。また、制御部１７は、セレクタ１３に制御信号を出力し、セレクタ１３が第２パターン発生部１２ｂから出力される各種信号を出力するよう制御する。更に、制御部１７は、メモリ２２の動作速度の上限を設定するモード信号Ｓ２０をバスＢを介して第２パターン発生部１２ｂに出力する。このモード信号Ｓ２０は、図２に示すレート監視部２３の判定部４２に入力される。尚、ここでは、モード信号Ｓ２０で示される上限値が１０．０ナノ秒であるとする。
【００４０】
以上の制御が終了すると、シーケンス制御部１１からレート信号Ｓ１及びプログラムカウンタ信号Ｓ２がパターン発生部１２の第２パターン発生部１２ｂに入力される。第２パターン発生部１２ｂは、入力されるプログラムカウンタ信号Ｓ２によって指定されたメモリ２２のアドレスに記憶されているデータを読み出し、レート信号Ｓ１で規定される速度で試験パターンＳ４として発生する。第２パターン発生部１２ｂから出力された試験パターンＳ４はセレクタ１３を介してドライバ部１４に入力され、不図示のタイミング発生部から出力されるタイミング信号で規定されるタイミングでＤＵＴ３０に印加され、ＤＵＴ３０に書き込まれる。以上の動作が繰り返されて、メモリ２２に記憶されているデータが順次ＤＵＴ３０に記憶される。
【００４１】
ここで、レート監視部２３は、第２パターン発生部１２ｂに入力されるレート信号Ｓ２のレートを常時監視している。つまり、入力されるレート信号Ｓ１をサンプリング部４１でサンプリングし、得られるサンプリング信号Ｓ１１〜Ｓ１５の組み合わせに基づいてレートを監視し、試験パターンの発生速度が所定の速度以上であるか否かを判定部４２で判定する。前述した通り、ここでは判定部４２に入力されるモード信号Ｓ２０で示される上限値が１０．０ナノ秒である場合を考えているため、判定部４２は、図４（ａ）に示す判定回路５１を用いて、基準クロックの４周期分をサンプリングして得られたサンプリング信号Ｓ１１〜Ｓ１４の論理積を演算する。
【００４２】
メモリ２２のデータをＤＵＴ３０に書き込んでいる最中に、判定回路５１の演算結果が「１」になった場合には、この演算結果がエラー信号Ｓ３０としてレート監視部２３から出力される。このエラー信号Ｓ３０は、バスＢを介して制御部１７に入力され、その内容が表示部１８に表示される。尚、レート監視部２３がエラー信号Ｓ３０を出力した場合には、ＤＵＴ３０に対するデータの書き込みを中断するのが望ましい。ユーザは、表示部１８の表示を参照することによりエラーが発生した事実、及びその発生原因が試験パターンの発生速度が上限値を超えたことにより生じたものであることを知ることができる。この表示から、ユーザは試験プログラムの修正等が必要であることを知ることができる。
【００４３】
以上説明した本実施形態の半導体試験装置１は、シーケンス制御部１１から出力されるレート信号Ｓ１で規定される試験パターンの発生速度を監視するレート監視部２３を備えている。このレート監視部２３は、サンプリング部４１でレート信号Ｓ１をサンプリングし、所定時間に亘るサンプリング結果であるサンプリング信号Ｓ１１〜Ｓ１５の組み合わせに基づいて、判定部４２で試験パターンの発生速度が所定の速度以上であるか否かを判定しているため、設定された速度に応じて試験パターンの発生速度を高精度に監視することができる。
【００４４】
以上、本発明の実施形態による速度監視装置、パターン発生装置、及び半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、図２に示す通り、サンプリング部４１が５段のサンプリング回路４１ａ〜４１ｅを備える構成を例に挙げて説明したが、サンプリング回路の段数は任意でよい。例えば、サンプリング回路を３２段並列に設けることもできる。かかる構成の場合には、１つのＦＦを備えるサンプリング回路〜３２個のＦＦが縦続接続されたサンプリング回路がサンプリング部４１に設けられることになる。このように、より多段の構成とすることで、より精度精度で試験パターンの発生速度を監視することが可能となる。
【００４５】
また、上記実施形態では、半導体試験装置１にパターン発生部１２が設けられており、このパターン発生部１２にレート監視部２３が設けられている場合を例に挙げて説明した。しかしながら、パターン発生部１２は半導体試験装置１以外の所定のパターンを発生する装置にも用いることができる。また、レート監視部２３は、試験パターン以外の所定の符号化パターンの発生速度を監視する場合にも用いることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】レート監視部２３の構成を示すブロック図である。
【図３】レート信号Ｓ１の波形を示す図である。
【図４】判定部４２に設けられる判定回路の一例を示す回路図である。
【図５】従来の速度監視装置の構成を示すブロック図である。
【符号の説明】
【００４７】
１                半導体試験装置
１２              パターン発生部
１８              表示部
２１              メモリ
２２              メモリ
２３              レート監視部
３０              ＤＵＴ
４１              サンプリング部
４１ａ〜４１ｅ    サンプリング回路
４２              判定部
５１，５２        判定回路
Ｓ１              レート信号
Ｓ２０            モード信号
【図１】
2008102030.tif 000003
【図２】
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【図３】
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【図４】
2008102030.tif 000006
【図５】
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