(57)【要約】【課題】コストの上昇を抑えつつ高速なメモリの試験を行うことができるメモリ試験装置を提供する。【解決手段】メモリ試験装置１は、被試験メモリ４０の試験に用いるアドレス、データ等の試験パターンを発生する試験パターン発生部（１１〜１５）と、被試験メモリ４０のピン毎に複数設けられ、試験パターンのビットを所定の規則に従ってそれぞれ選択するピン出力選択回路３１ａ〜３１ｋと、選択されるビットの有効数であるサイクル数を予め記憶するサイクル数メモリ１９と、選択されたビットを一時的に記憶するＦＩＦＯメモリ３３と、ＦＩＦＯメモリ３３に記憶されたビットを、所定の規則に従って順次選択することにより試験パターンをパケット化する選択回路３４と、サイクル数メモリ１９に記憶されたサイクル数に応じて試験パターン発生部等を制御するクロックイネーブル制御回路２３とを備える。【選択図】図１
2008171504.tif 000002
【特許請求の範囲】
【請求項１】
パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリの試験を行うメモリ試験装置において、
少なくとも前記被試験メモリをアクセスするための複数ビットからなるアドレスを、前記被試験メモリの試験に用いる試験パターンとして発生する試験パターン発生部と、
前記被試験メモリのピン毎に複数設けられ、前記試験パターンのビットを所定の規則に従ってそれぞれ選択する出力選択部と、
前記出力選択部で選択されるビットの有効数を予め記憶する第１記憶部と、
前記選択部の各々で選択されたビットを一時的に記憶する第２記憶部と、
前記第２記憶部に記憶されたビットを、所定の規則に従って前記第１記憶部に記憶された前記有効数だけ順次選択することにより前記試験パターンをパケット化する選択部と、
前記第１記憶部に記憶された前記有効数に応じて、前記試験パターン発生部、前記出力選択部、及び前記第２記憶部の動作を制御する制御部と
を備えることを特徴とするメモリ試験装置。
【請求項２】
前記試験パターン発生部は、前記被試験メモリをアクセスするためのアドレスを発生するアドレス発生回路と、
前記被試験メモリに転送するデータを発生するデータ発生回路と、
前記被試験メモリの動作を制御する制御信号を発生する制御信号発生回路と
を備えることを特徴とする請求項１記載のメモリ試験装置。
【請求項３】
メモリ試験装置の動作を規定する基準クロックに同期して、前記第１記憶部に記憶された前記有効数を計数するカウンタと、
前記カウンタの計数終了を検出する終了検出回路とを備えており、
前記制御部は、前記終了検出回路で前記カウンタの計数終了が検出された場合に、前記試験パターン発生部、前記出力選択部、及び前記第２記憶部を動作させる制御を行う
ことを特徴とする請求項１又は請求項２記載のメモリ試験装置。
【請求項４】
前記カウンタの計数値に応じた選択信号を出力する選択制御回路を備えており、
前記選択部は、前記選択制御回路から出力される前記選択信号に基づいて、前記第２記憶部に記憶されたビットの選択を行うことを特徴とする請求項３記載のメモリ試験装置。
【請求項５】
前記出力選択部の各々に対応して設けられ、前記出力選択部毎の選択規則を規定する選択信号を予め記憶する第３記憶部を備えることを特徴とする請求項１から請求項４の何れか一項に記載のメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリの試験を行うメモリ試験装置に関する。
【背景技術】
【０００２】
近年、データの転送速度の向上等を図るため、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送するメモリが開発されている。このメモリの代表的なものの１つとして、例えばＤｉｒｅｃｔ ＲＤＲＡＭ（Direct Rambus Dynamic Random Access Memory）（ＲＤＲＡＭは米国ラムバス社の登録商標）が挙げられる。このＤｉｒｅｃｔ ＲＤＲＡＭは、バス幅が８ビットと狭いが動作周波数が８００ＭＨｚ程度と高く、１．６Ｇｂｐｓ程度の最大転送速度を実現している。このようなメモリの登場により、その試験を可能とするメモリ試験装置も開発されている。
【０００３】
図３は、従来のメモリ試験装置の要部構成を示すブロック図である。図３に示す通り、従来のメモリ試験装置１００は、シーケンス制御回路１０１、インストラクションメモリ１０２、アドレス発生回路１０３、データ発生回路１０４、制御信号発生回路１０５、選択部１０６ａ〜１０６ｎ、波形整形回路１０７、及び期待値判定回路１０８を備えており、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリ１２０の試験を行う。
【０００４】
シーケンス制御回路１０１は、ユーザにより作成された試験プログラムに記述されたシーケンス制御命令に従って、被試験メモリ１２０の試験に用いる試験パターンの発生シーケンスを制御するプログラムカウンタ信号ＰＣ１０を出力する。インストラクションメモリ１０２は、試験プログラムに記述されたパターン発生命令等の各種命令を記憶するメモリであり、シーケンス制御回路１０１からプログラムカウンタ信号ＰＣ１０が出力された場合には、そのプログラムカウンタ信号ＰＣ１０で指定されるアドレスに記憶されている命令を読み出して出力する。
【０００５】
尚、インストラクションメモリ１０２に記憶される命令には、アドレスパターン発生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令がある。ここで、アドレスパターン発生命令は被試験メモリ１２０の試験に用いるアドレスパターンを発生させる命令であり、データパターン発生命令は被試験メモリ１２０の試験に用いるデータパターンを発生させる命令である。これらの命令は、パターン発生命令の一種である。
【０００６】
また、制御信号発生命令は、被試験メモリ１２０の試験に用いる各種制御信号（チップ選択信号、ライト制御信号、リード制御信号等）を発生させる命令である。ピン選択命令は、被試験メモリ１２０が備える複数のピン（アドレスピン、データピン、及び制御ピン）の中から所定のピンを選択させる命令である。インストラクションメモリ１０２から読み出されたアドレスパターン発生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令は、アドレスパターン発生命令信号ＰＧ１１、データパターン発生命令信号ＰＧ１２、制御信号発生命令信号ＰＧ１３、及びピン選択命令信号ＰＧ１４としてそれぞれ出力される。
【０００７】
アドレス発生回路１０３は、インストラクションメモリ１０２から出力されるアドレスパターン発生命令信号ＰＧ１１に従って所定の演算を行って被試験メモリ１２０に与えるアドレス信号Ａ１１を出力する。尚、このアドレス信号Ａ１１は、例えば４８ビットの信号である。データ発生回路１０４は、インストラクションメモリ１０２から出力されるデータパターン発生命令信号ＰＧ１２に従って所定の演算を行って被試験メモリ１２０に与えるデータ信号Ｄ１１を出力する。尚、このデータ信号Ｄ１１は、例えば３２ビットの信号である。制御信号発生回路１０５は、インストラクションメモリ１０２から出力される制御信号発生命令信号ＰＧ１３に従って被試験メモリ１２０に与える制御信号Ｃ１１を出力する。
【０００８】
選択部１０６ａ〜１０６ｎは、被試験メモリ１２０が備える複数のピン毎に設けられており、アドレス信号Ａ１１の１ビット、データ信号Ｄ１１の１ビット、制御信号Ｃ１１の１ビット、並びに固定の論理レベルであるＨ（ハイ）レベル信号及びＬ（ロー）レベル信号の中から１つをリアルタイムに選択して、被試験メモリ１２０に与える試験信号をパケット化するものである。尚、選択部１０６ａ〜１０６ｎが選択する信号（ビット）は、予め固定されておらず、被試験メモリ１２０の試験中に選択部１０６ａ〜１０６ｎ毎に動的に変化する。
【０００９】
この選択部１０６ａ〜１０６ｎは、ピン出力選択回路１１１及びピン出力選択メモリ１１２を備えている。ピン出力選択回路１１１は、上記のアドレス信号Ａ１１、データ信号Ｄ１１、及び制御信号Ｃ１１を入力としており、ピン出力選択メモリ１１２に記憶された選択信号に基づいて、これらの信号の内の何れかの信号の１ビット、又は固定の論理レベルであるＨレベル若しくはＬレベルを選択して出力する。ピン出力選択メモリ１１２は、ピン出力選択回路１１１で選択させるビットを指定する選択信号を予め記憶するメモリであり、インストラクションメモリ１０２から出力されるピン選択命令信号ＰＧ１４で指定されるアドレスに記憶されている選択信号を読み出してピン出力選択回路１１１に出力する。
【００１０】
波形整形回路１０７は、選択部１０６ａ〜１０６ｎが備える各ピン出力選択回路１１１から出力されるパケット化された試験信号を、試験プログラムによって指定されたタイミングで波形整形して被試験メモリ１２０に印加する回路である。期待値判定回路１０８は、選択部１０６ａ〜１０６ｎが備える各ピン出力選択回路１１１から出力されるパケット化された試験信号を期待値として用い、この期待値と被試験メモリ１２０から出力される信号を比較してパス・フェイルを判定する回路である。
【００１１】
次に、図３に示すメモリ試験装置１００の動作について説明する。図４は、従来のメモリ試験装置１００で生成される試験信号の一例を示すタイミングチャートである。試験が開始されると、試験プログラムに記述されたパターン発生命令等の各種命令がインストラクションメモリ１０２に記憶されるとともに、選択信号がピン出力選択メモリ１１２に記憶される。以上の処理が終了すると、シーケンス制御回路１０１は、図４に示す基準クロックＣＬＫに同期して試験プログラムに記述されたシーケンス制御命令を実行してプログラムカウンタ信号ＰＣ１０を出力する。
【００１２】
インストラクションメモリ１０２は基準クロックＣＬＫに同期してプログラムカウンタ信号ＰＣ１０で示されるアドレスに記憶されている各種命令を読み出す。これにより、インストラクションメモリ１０２からは、アドレスパターン発生命令信号ＰＧ１１、データパターン発生命令信号ＰＧ１２、及び制御信号発生命令信号ＰＧ１３が出力され、これらはアドレス発生回路１０３、データ発生回路１０４、及び制御信号発生回路１０５にそれぞれ入力される。また、インストラクションメモリ１０２からは上記の各種信号とともにピン選択命令信号ＰＧ１４も出力され、これは選択部１０６ａ〜１０６ｎの各々に設けられたピン出力選択メモリ１１２に入力される。
【００１３】
アドレス発生回路１０３においては、インストラクションメモリ１０２からのアドレスパターン発生命令信号ＰＧ１１に従って、図４に示すアドレス信号Ａ１１が生成される。また、データ発生回路１０４においては、データパターン発生命令信号ＰＧ１２に従って図４に示すデータ信号Ｄ１１が生成され、制御信号発生回路１０５においては、制御信号発生命令信号ＰＧ１３に従って図４に示す制御信号Ｃ１１が生成される。ここで、アドレス信号Ａ１１、データ信号Ｄ１１、及び制御信号Ｃ１１は、図４に示す通り、基準クロックＣＬＫの複数周期（図４に示す例では８周期）に亘ってそれぞれ同じ値が維持される信号である。
【００１４】
生成されたアドレス信号Ａ１１、データ信号Ｄ１１、及び制御信号Ｃ１１は、選択部１０６ａ〜１０６ｎの各々に入力され、選択部１０６ａ〜１０６ｎの各々において、これらの信号の内の何れかの信号の１ビット、又は固定の論理レベルであるＨレベル若しくはＬレベルが選択される。このとき、選択部１０６ａ〜１０６ｎの各々に設けられたピン出力選択回路１１１は、ピン選択命令信号ＰＧ１４で指定されるアドレス（ピン出力選択メモリ１１２のアドレス）に記憶されている選択信号に基づいて基準クロックＣＬＫ毎に信号（ビット）等を選択する。これにより、パケット化された試験信号が生成される。
【００１５】
被試験メモリ１２０がＤｉｒｅｃｔ ＲＤＲＡＭである場合には、図４に示す試験信号が生成される。図４において、「ＲＯＷ」，「ＣＯＬ」は試験信号の一種であるアドレス信号の行アドレス及び列アドレスをそれぞれ示しており、「ＤＱ」は試験信号の一種であるデータ信号を示している。尚、ＣＦＭ（Clock From Master：データ受信用クロック）は被試験メモリ１２０のデータ受信用のクロックを示している。また、図中の「ＡＣＴ」は行アドレスを指定して被試験メモリ１２０を活性化するコマンドパケットであることを示しており、図中の「ＲＤ」は列アドレスを指定してリードを実行するコマンドパケットであることを示している。また、図中の「ＰＲＥ」はプリチャージを実行するコマンドパケットであることを示しており、図中の「Ｑ」はデータパケットであることを示している。
【００１６】
ここで、図４に示す通り、行アドレス「ＲＯＷ」は「ＲＯＷ０」，「ＲＯＷ１」，「ＲＯＷ２」の３ビットからなり、「ＡＣＴ」コマンドパケットはアドレス信号Ａ１１及び制御信号Ｃ１１が混在したパケットである。いま、図４に示す通り、アドレス発生回路１０３で複数ビットの「Ａａ」なるアドレス信号Ａ１１が生成されたとし、制御信号発生回路１０５で複数ビットの「ＲＢａ」なる制御信号Ｃ１１が生成されたとする。このアドレス信号Ａ１１及び制御信号Ｃ１１が選択部１０６ａ〜１０６ｎによって選択されることにより、アドレス信号Ａ１１の第０〜第１２ビット（「Ａ０」〜「Ａ１２」）と、制御信号Ｃ１１の第０〜第１２ビット（「ＲＢ０」〜「ＲＢ１２」）とが図示の通りに配列された「ＡＣＴ」コマンドパケットが生成される。尚、他のコマンドパケットも同様にして生成される。
【００１７】
パケット化された試験信号は、波形整形回路１０７において試験プログラムによって指定されたタイミングで波形整形されて被試験メモリ１２０に印加される。このようにして、被試験メモリ１２０に対して試験信号が印加されて、データ信号の書き込み、読み出しが行われる。被試験メモリ１２０から読み出された信号は、期待値判定回路１０８において、期待値と比較されてパス・フェイルが判定される。
【００１８】
尚、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送するメモリの試験を行う従来のメモリ試験装置については、例えば以下の非特許文献１を参照されたい。
【非特許文献１】河原崎  太、“高速メモリ対応ＡＬＰＧの開発”、ＡＮＤＯ技報  Ｖｏｌ．６９、安藤電気株式会社、２０００年４月２０日、ｐ．７４−７８
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところで、図３に示す従来のメモリ試験装置１００においては、少なくとも被試験メモリ１２０の最大のデータ転送速度が確保できるように、シーケンス制御回路１０１、インストラクションメモリ１０２、アドレス発生回路１０３、データ発生回路１０４、及び制御信号発生回路１０５を高速動作させる必要がある。例えば、前述した通り、Ｄｉｒｅｃｔ ＲＤＲＡＭの最大転送速度は１．６Ｇｂｐｓ程度であるが、この最大転送速度が確保できるような動作速度で上記の各回路を動作させる必要がある。
【００２０】
近年、メモリの高速化が進んでおり、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送するメモリにおいても更なる高速化が図られることが予想される。このような高速動作が可能なメモリを試験するためには、上記の各回路も試験対象のメモリの最大転送速度の向上に伴って高速動作させる必要があるが、各回路を高速動作させようとすると、高価なデバイスを使用せざるを得ず、メモリ試験装置のコストが飛躍的に増大するという問題がある。
【００２１】
本発明は上記事情に鑑みてなされたものであり、コストの上昇を抑えつつ高速なメモリの試験を行うことができるメモリ試験装置を提供することをを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明のメモリ試験装置は、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリ（４０）の試験を行うメモリ試験装置（１）において、少なくとも前記被試験メモリをアクセスするための複数ビットからなるアドレスを、前記被試験メモリの試験に用いる試験パターンとして発生する試験パターン発生部（１１〜１５）と、前記被試験メモリのピン毎に複数設けられ、前記試験パターンのビットを所定の規則に従ってそれぞれ選択する出力選択部（３１ａ〜３１ｋ）と、前記出力選択部で選択されるビットの有効数を予め記憶する第１記憶部（１９）と、前記選択部の各々で選択されたビットを一時的に記憶する第２記憶部（３３）と、前記第２記憶部に記憶されたビットを、所定の規則に従って前記第１記憶部に記憶された前記有効数だけ順次選択することにより前記試験パターンをパケット化する選択部（３４）と、前記第１記憶部に記憶された前記有効数に応じて、前記試験パターン発生部、前記出力選択部、及び前記第２記憶部の動作を制御する制御部（２３）とを備えることを特徴としている。
この発明によると、試験パターン発生部から出力された試験パターンは、被試験メモリのピン毎に複数設けられた出力選択部の各々に入力され、そのビットが所定の規則に従ってそれぞれ選択されて第２記憶部に一時的に記憶される。そして、選択部によって一時的に記憶されたビットが所定の規則に従って順次選択されることにより、試験パターンがパケット化される。試験パターン発生部、出力選択部、及び第２記憶部の動作は、第１記憶部に記憶された有効数（出力選択部で選択されるビットの有効数）に応じて制御部によって制御される。具体的には、基準クロックを有効数で間引いた信号に同期して動作するよう制御される。
また、本発明のメモリ試験装置は、前記試験パターン発生部が、前記被試験メモリをアクセスするためのアドレスを発生するアドレス発生回路（１３）と、前記被試験メモリに転送するデータを発生するデータ発生回路（１４）と、前記被試験メモリの動作を制御する制御信号を発生する制御信号発生回路（１５）とを備えることを特徴としている。
また、本発明のメモリ試験装置は、メモリ試験装置の動作を規定する基準クロックに同期して、前記第１記憶部に記憶された前記有効数を計数するカウンタ（２０）と、前記カウンタの計数終了を検出する終了検出回路（２２）とを備えており、前記制御部は、前記終了検出回路で前記カウンタの計数終了が検出された場合に、前記試験パターン発生部、前記出力選択部、及び前記第２記憶部を動作させる制御を行うことを特徴としている。
また、本発明のメモリ試験装置は、前記カウンタの計数値に応じた選択信号を出力する選択制御回路（２１）を備えており、前記選択部は、前記選択制御回路から出力される前記選択信号に基づいて、前記第２記憶部に記憶されたビットの選択を行うことを特徴としている。
また、本発明のメモリ試験装置は、前記出力選択部の各々に対応して設けられ、前記出力選択部毎の選択規則を規定する選択信号を予め記憶する第３記憶部（３２ａ〜３２ｋ）を備えることを特徴としている。
【発明の効果】
【００２３】
本発明によれば、試験パターン発生部、出力選択部、及び第２記憶部の動作は、第１記憶部に記憶された有効数（出力選択部で選択されるビットの有効数）に応じて制御部によって制御されるため、高速動作させるための高価なデバイスが不要になり、コストの上昇を抑えつつ高速なメモリの試験を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の一実施形態によるメモリ試験装置について詳細に説明する。図１は、本発明の一実施形態によるメモリ試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のメモリ試験装置１は、シーケンス制御回路１１、インストラクションメモリ１２、アドレス発生回路１３、データ発生回路１４、制御信号発生回路１５（以上、試験パターン発生部）、選択部１６ａ〜１６ｎ、波形整形回路１７、期待値判定回路１８、サイクル数メモリ１９（第１記憶部）、カウンタ２０、選択制御回路２１、終了検出回路２２、及びクロックイネーブル制御回路２３（制御部）を備えており、パケット化されたアドレスを用いてアクセスされ、データをパケットとして転送する被試験メモリ４０の試験を行う。
【００２５】
シーケンス制御回路１１は、ユーザにより作成された試験プログラムに記述されたシーケンス制御命令に従って、被試験メモリ４０の試験に用いる試験パターンの発生シーケンスを制御するプログラムカウンタ信号ＰＣを出力する。インストラクションメモリ１２は、試験プログラムに記述されたパターン発生命令等の各種命令を記憶するメモリであり、シーケンス制御回路１１からプログラムカウンタ信号ＰＣが出力された場合には、そのプログラムカウンタ信号ＰＣで指定されるアドレスに記憶されている命令を読み出して出力する。
【００２６】
尚、インストラクションメモリ１２に記憶される命令には、アドレスパターン発生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令がある。ここで、アドレスパターン発生命令は被試験メモリ４０の試験に用いるアドレスパターンを発生させる命令であり、データパターン発生命令は被試験メモリ４０の試験に用いるデータパターンを発生させる命令である。これらの命令は、パターン発生命令の一種である。
【００２７】
また、制御信号発生命令は、被試験メモリ４０の試験に用いる各種制御信号（チップ選択信号、ライト制御信号、リード制御信号等）を発生させる命令である。ピン選択命令は、被試験メモリ４０が備える複数のピン（アドレスピン、データピン、及び制御ピン）の中から所定のピンを選択させる命令である。インストラクションメモリ１２から読み出されたアドレスパターン発生命令、データパターン発生命令、制御信号発生命令、及びピン選択命令は、アドレスパターン発生命令信号ＰＧ１、データパターン発生命令信号ＰＧ２、制御信号発生命令信号ＰＧ３、及びピン選択命令信号ＰＧ４としてそれぞれ出力される。
【００２８】
アドレス発生回路１３は、インストラクションメモリ１２から出力されるアドレスパターン発生命令信号ＰＧ１に従って所定の演算を行って被試験メモリ４０に与えるアドレス信号Ａ１を出力する。尚、このアドレス信号Ａ１は、例えば４８ビットの信号である。データ発生回路１４は、インストラクションメモリ１２から出力されるデータパターン発生命令信号ＰＧ２に従って所定の演算を行って被試験メモリ４０に与えるデータ信号Ｄ１を出力する。尚、このデータ信号Ｄ１は、例えば３２ビットの信号である。制御信号発生回路１５は、インストラクションメモリ１２から出力される制御信号発生命令信号ＰＧ３に従って被試験メモリ４０に与える制御信号Ｃ１を出力する。
【００２９】
選択部１６ａ〜１６ｎは、被試験メモリ４０が備える複数のピン毎に設けられており、アドレス信号Ａ１の１ビット、データ信号Ｄ１の１ビット、制御信号Ｃ１の１ビット、並びに固定の論理レベルであるＨ（ハイ）レベル信号及びＬ（ロー）レベル信号の中から１つをリアルタイムに選択して、被試験メモリ４０に与える試験信号をパケット化するものである。尚、選択部１６ａ〜１６ｎが選択する信号（ビット）は、予め固定されておらず、被試験メモリ４０の試験中に選択部１６ａ〜１６ｎ毎に動的に変化する。
【００３０】
この選択部１６ａ〜１６ｎは、複数のピン出力選択回路３１ａ〜３１ｋ（出力選択部）、複数のピン出力選択メモリ３２ａ〜３２ｋ（第３記憶部）、ＦＩＦＯ（First-In First-Out：先入れ先出し）メモリ３３（第２記憶部）、及び選択回路３４（選択部）を備える。ピン出力選択回路３１ａ〜３１ｋの各々は、上記のアドレス信号Ａ１、データ信号Ｄ１、及び制御信号Ｃ１を入力としており、ピン出力選択メモリ３２ａ〜３２ｋに記憶された選択信号に基づいて、これらの信号の内の何れかの信号の１ビット、又は固定の論理レベルであるＨレベル若しくはＬレベルを選択して出力する。
【００３１】
ピン出力選択メモリ３２ａ〜３２ｋは、ピン出力選択回路３１ａ〜３１ｋに対応してそれぞれ設けられており、ピン出力選択回路３１ａ〜３１ｋで選択させるビットを指定する選択信号を予め記憶するメモリである。このピン出力選択メモリ３２ａ〜３２ｋは、インストラクションメモリ１２から出力されるピン選択命令信号ＰＧ４で指定されるアドレスに記憶されている選択信号を読み出してピン出力選択回路３１ａ〜３１ｋにそれぞれ出力する。尚、ピン出力選択回路３１ａ〜３１ｋ及びピン出力選択メモリ３２ａ〜３２ｋの数は、被試験メモリ４０に与えるパケットの最大長（最大サイクル数）の倍程度である。
【００３２】
ＦＩＦＯメモリ３３は、ピン出力選択回路３１ａ〜３１ｋの各々で選択されたビット又は論理レベルを一時的に記憶するメモリである。また、サイクル数メモリ１９から出力されるサイクル数（ピン出力選択回路３１ａ〜３１ｋで選択されるビットの有効数）ＣＹも一時的に記憶する。選択回路３４は、選択制御回路２１から出力される選択信号Ｓ１に基づいて、ＦＩＦＯメモリ３３に一時的に記憶されたビット等をリアルタイムに選択することにより試験パターンをパケット化する。パケット化された試験パターンは試験信号Ｅ１として出力される。
【００３３】
波形整形回路１７は、選択部１６ａ〜１６ｎが備える各選択回路３４から出力されるパケット化された試験信号Ｅ１を、試験プログラムによって指定されたタイミングで波形整形して被試験メモリ４０に印加する回路である。期待値判定回路１８は、選択部１６ａ〜１６ｎが備える各選択回路３４から出力されるパケット化された試験信号Ｅ１を期待値として用い、この期待値と被試験メモリ４０から出力される信号を比較してパス・フェイルを判定する回路である。
【００３４】
サイクル数メモリ１９は、ピン出力選択回路３１ａ〜３１ｋで選択されるビットの有効数であるサイクル数を予め記憶するメモリである。このサイクル数メモリ１９は、インストラクションメモリ１２から出力されるピン選択命令信号ＰＧ４で指定されるアドレスに記憶されているサイクル数ＣＹを読み出してＦＩＦＯメモリ３３に出力する。尚、サイクル数メモリ１９に記憶されるサイクル数は、試験プログラム中で指定されている。
【００３５】
カウンタ２０は、ＦＩＦＯメモリ３３に一時的に記憶されたサイクルＣＹ数を読み出し、このサイクル数を初期値としてカウント（計数）する。具体的には、サイクル数を初期値としてメモリ試験装置１の動作を規定する基準クロックに同期してカウントダウンしつつ、そのカウント値ＣＴを出力する。選択制御回路２１は、カウンタ２０から出力されるカウント値ＣＴに応じた選択信号Ｓ１を出力する。具体的には、カウンタ２０から出力されるカウント値ＣＴがサイクル数の初期値の場合には、初期値として値「０」を出力し、カウンタ２０がカウントダウンする度に、値が「１」ずつ増加する（インクリメントする）選択信号Ｓ１を出力する。終了検出回路２２は、カウンタ２０のカウント終了を検出する回路である。具体的には、カウンタ２０のカウント値ＣＴが「１」になるとカウント終了した旨を示す終了検出信号ＤＴを出力する。
【００３６】
クロックイネーブル制御回路２３は、サイクル数メモリ１９に記憶されたサイクル数ＣＹに応じて、シーケンス制御回路１１〜制御信号発生回路１５からなる試験パターン発生部、ピン出力選択回路３１ａ〜３１ｋ、ピン出力選択メモリ３１ａ〜３２ｋ、及びＦＩＦＯメモリ３３の書き込み動作を制御する。具体的には、終了検出回路２２から検出信号ＤＴが出力された場合に、上記の試験パターン発生部、ピン出力選択回路３１ａ〜３１ｋ、及びピン出力選択メモリ３１ａ〜３２ｋ、及びＦＩＦＯメモリ３３に対する基準クロックを有効にするクロックイネーブル信号ＣＥを出力する。つまり、クロックイネーブル制御回路２３は、サイクル数メモリ１９に記憶されたサイクル数ＣＹに応じて基準クロックを間引く制御を行う。これにより、上記の各構成の動作周波数を抑えることができる。
【００３７】
次に、図１に示すメモリ試験装置１の動作について説明する。図２は、本発明の一実施形態によるメモリ試験装置１で生成される試験信号の一例を示すタイミングチャートである。試験が開始されると、試験プログラムに記述されたパターン発生命令等の各種命令がインストラクションメモリ１２に記憶されるとともに、選択信号がピン出力選択メモリ３２ａ〜３２ｋに記憶される。また、試験プログラムで指定されているサイクル数がサイクル数メモリ１９に記憶される。
【００３８】
以上の処理が終了すると、クロックイネーブル制御回路２３からクロックイネーブル信号ＣＥが出力され、これによりシーケンス制御回路〜制御信号発生回路１５からなる試験パターン発生部、ピン出力選択回路３１ａ〜３１ｋ、ピン出力選択メモリ３１ａ〜３２ｋ、及びＦＩＦＯメモリ３３の動作が開始される。シーケンス制御回路１１は、クロックイネーブル信号ＣＥに同期して試験プログラムに記述されたシーケンス制御命令を実行してプログラムカウンタ信号ＰＣを出力する。
【００３９】
インストラクションメモリ１２はクロックイネーブル信号ＣＥに同期してプログラムカウンタ信号ＰＣで示されるアドレスに記憶されている各種命令を読み出す。これにより、インストラクションメモリ１２からは、アドレスパターン発生命令信号ＰＧ１、データパターン発生命令信号ＰＧ２、及び制御信号発生命令信号ＰＧ３が出力され、これらはアドレス発生回路１３、データ発生回路１４、及び制御信号発生回路１５にそれぞれ入力される。また、インストラクションメモリ１２からは上記の各種信号とともにピン選択命令信号ＰＧ４も出力され、これは選択部１６ａ〜１６ｎの各々に設けられたピン出力選択メモリ３２ａ〜３２ｋ及びサイクル数メモリ１９に入力される。
【００４０】
アドレス発生回路１３においては、インストラクションメモリ１２からのアドレスパターン発生命令信号ＰＧ１に従って、図２に示すアドレス信号Ａ１が生成される。また、データ発生回路１４においては、データパターン発生命令信号ＰＧ２に従って図２に示すデータ信号Ｄ１が生成され、制御信号発生回路１５においては、制御信号発生命令信号ＰＧ３に従って図２に示す制御信号Ｃ１が生成される。ここで、アドレス信号Ａ１、データ信号Ｄ１、及び制御信号Ｃ１は、図２に示す通り、クロックイネーブル信号ＣＥの周期に亘ってそれぞれ同じ値が維持される信号である。
【００４１】
生成されたアドレス信号Ａ１、データ信号Ｄ１、及び制御信号Ｃ１は、選択部１６ａ〜１６ｎの各々に設けられたピン出力選択回路３１ａ〜３１ｋの各々に入力される。ピン出力選択回路３１ａ〜３１ｋは、対応するピン出力選択メモリ３２ａ〜３２ｋのピン選択命令信号ＰＧ４で指定されるアドレスに記憶されている選択信号に基づいて、入力される信号の内の何れかの信号の１ビット、又は固定の論理レベルであるＨレベル若しくはＬレベルをそれぞれ選択して出力する。例えば、図２に示す例においては、ピン出力選択回路３１ａでは制御信号Ｃ１の第５ビット（「ＲＢ５」）が選択され、ピン出力選択回路３１ｃではアドレス信号Ａ１の第９ビット（「Ａ９」）が選択され、ピン出力選択回路３１ｊではＬレベル（「ＬＯＷ」）が選択されている。
【００４２】
このようにして、選択部１６ａ〜１６ｎに設けられたピン出力選択回路３１ａ〜３１ｋの各々において、入力される信号の１ビット又は固定の論理レベルであるＨレベル若しくはＬレベルが選択され、選択部１６ａ〜１６ｎの各々に設けられたＦＩＦＯメモリ３３には複数ビットからなる信号が一時的に記憶される。尚、ピン出力選択回路３１ａ〜３１ｋからＦＩＦＯメモリ３３に入力される信号のビット数は固定ではなく、被試験メモリ４０に与えるパケットの長さ（サイクル数）に応じて変化する。図２に示す通り、ＦＩＦＯメモリ３３に入力される信号は、クロックイネーブル信号ＣＥの周期に亘ってそれぞれ同じ値が維持される信号である。
【００４３】
また、インストラクションメモリ１２から出力されたピン選択命令信号ＰＧ４がサイクル数メモリ１９に入力されると、このピン選択命令信号ＰＧ４で指定されるアドレスに記憶されているサイクル数ＣＹが読み出されてＦＩＦＯメモリ３３に一時的に記憶される。尚、ここでは、図２に示す通り、サイクル数メモリ１９から読み出されたサイクル数ＣＹの値が「１８」である場合を例に挙げて説明する。サイクル数ＣＹの値が「１８」であることは、クロックイネーブル信号ＣＥの期間Ｔ１（図２参照）が、基準クロックの１８周期分であることを意味する。
【００４４】
尚、ピン出力選択回路３１ａ〜３１ｋで選択されたビット等がＦＩＦＯメモリ３３に入力されるタイミングと、サイクル数ＣＹがＦＩＦＯメモリ３３に入力されるタイミングとの間には、実際にはずれがあるが、図２においては図示の簡単のために、このタイミングのずれを考慮していない図にしている。
【００４５】
ＦＩＦＯメモリ３３にサイクル数ＣＹが記憶されると、カウンタ２０はこのサイクル数ＣＹを読み出して初期値に設定して基準クロックに同期してカウントダウンを開始する。選択制御回路２１は、カウンタ２０のカウント値ＣＴに応じた選択信号Ｓ１を出力する。具体的には、図２に示す通り、カウンタ２０から出力されるカウント値ＣＴがサイクル数の初期値（「１８」）の場合には、初期値として値「０」を出力し、カウンタ２０がカウントダウンする度に、値が「１」ずつ増加する（インクリメントする）選択信号Ｓ１を出力する。
【００４６】
選択回路３４は、選択制御回路２１から出力される選択信号Ｓ１に基づいて、ＦＩＦＯメモリ３３に一時的に記憶されたビット等をリアルタイムに選択することにより試験パターンをパケット化する。図２に示す例では、選択信号Ｓ１に基づいて、ピン出力選択回路３１ａで選択されたビット（「ＲＢ５」）、ピン出力選択回路３１ｂで選択されたビット（「ＲＢ２」）、ピン出力選択回路３１ｃで選択されたビット（「Ａ９」）、…と言った具合に、ピン出力選択回路３１ａ〜ピン出力選択回路３１ｋの順で選択する。
【００４７】
ここで、選択回路３４から出力される試験信号Ｅ１と、図４に示す行アドレス「ＲＯＷ２」とを比較するとビットの並びが同じになっており、被試験メモリ４０を試験するために必要な「ＡＣＴ」コマンドパケットが生成されていることが分かる。尚、図２においては図示を簡略化しているが、図４に示す他の行アドレスの他のビット「ＲＯＷ０」，「ＲＯＷ１」や列アドレス等も同様に生成される。
【００４８】
カウンタ２０のカウント値ＣＴが「１」になると、カウンタ２０のカウント終了が終了検出回路２２で検出され、終了検出回路２２からは検出信号ＤＴが出力される。この検出信号ＤＴがクロックイネーブル制御回路２３に入力されると、クロックイネーブル制御回路２３からクロックイネーブル信号ＣＥが出力され、これによりシーケンス制御回路〜制御信号発生回路１５からなる試験パターン発生部からは新たな試験パターンが出力される（図２中の期間Ｔ２参照）。このようにして、パケット化された試験信号が順次生成される。
【００４９】
パケット化された試験信号は、波形整形回路１７において試験プログラムによって指定されたタイミングで波形整形されて被試験メモリ４０に印加される。このようにして、被試験メモリ４０に対して試験信号が印加されて、データ信号の書き込み、読み出しが行われる。被試験メモリ４０から読み出された信号は、期待値判定回路１８において、期待値と比較されてパス・フェイルが判定される。
【００５０】
以上説明した本実施形態のメモリ試験装置１は、ピン出力選択回路３１ａ〜３１ｋで選択されるビットの有効数であるサイクル数で基準クロックを間引いたクロックイネーブル信号に同期させて、シーケンス制御回路〜制御信号発生回路１５からなる試験パターン発生部、ピン出力選択回路３１ａ〜３１ｋ、ピン出力選択メモリ３１ａ〜３２ｋ、及びＦＩＦＯメモリ３３の書き込み動作を制御している。ここで、基準クロックを間引きした場合の最高動作速度は被試験メモリ４０の最小のパケット発生時間となる。例えば、最小のパケットを発生させるためには基準クロックの８周期分の時間が必要になる被試験メモリ４０を試験する場合には、上記の各回路を基準クロックの１／８の動作速度で動作させれば良いことになる。このため、高速動作させるための高価なデバイスが不要になり、コストの上昇を抑えつつ高速なメモリの試験を行うことができる。
【００５１】
以上、本発明の実施形態によるメモリ試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、選択部１６ａ〜１６ｎの各々がＦＩＦＯメモリ３３を備える構成を例に挙げて説明したが、ＦＩＦＯメモリ３３は選択部１６ａ〜１６ｎの全てに必ずしも設ける必要はなく、例えば選択部１６ａ〜１６ｎの各々で供用されるＦＩＦＯメモリを１つ備えた構成であっても良い。また、上記実施形態では、カウンタ２０がサイクル数ＣＹを初期値としてカウントダウンするものであるとしていたが、カウンタ２０は、値「１」からサイクル数ＣＹまでカウントアップするものであっても良い。尚、第１記憶部と第３記憶部は、独立した２個の記憶部に限るものではなく、１個の記憶部を共用する構成であっても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態によるメモリ試験装置の要部構成を示すブロック図である。
【図２】本発明の一実施形態によるメモリ試験装置１で生成される試験信号の一例を示すタイミングチャートである。
【図３】従来のメモリ試験装置の要部構成を示すブロック図である。
【図４】従来のメモリ試験装置１００で生成される試験信号の一例を示すタイミングチャートである。
【符号の説明】
【００５３】
１                メモリ試験装置
１１              シーケンス制御回路
１２              インストラクションメモリ
１３              アドレス発生回路
１４              データ発生回路
１５              制御信号発生回路
１９              サイクル数メモリ
２０              カウンタ
２１              選択制御回路
２２              終了検出回路
２３              クロックイネーブル制御回路
３１ａ〜３１ｋ    ピン出力選択回路
３２ａ〜３２ｋ    ピン出力選択メモリ
３３              ＦＩＦＯメモリ
３４              選択回路
４０              被試験メモリ
【図１】
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【図２】
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【図３】
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【図４】
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