(57)【要約】【課題】高周波信号の歪みの発生が少ない半導体スイッチ回路を提供する。【解決手段】高周波信号の導通及び遮断の制御を行う半導体スイッチ回路１０１において、直列に接続された複数段の電界効果型トランジスタ１〜４のうちの少なくとも一つの電界効果型トランジスタの閾値電圧を、他の電界効果型トランジスタの閾値電圧よりも高く設定した。  このように半導体スイッチ回路１０１を構成することによって、複数段の電界効果型トランジスタ１〜４の寄生容量の容量変化量を減少させることが可能となり、高調波歪みの発生を減少させ、ＩＭＤの発生を減少させることが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
直列に接続された複数段の電界効果型トランジスタから構成され、信号の導通及び遮断の制御を行う半導体スイッチ回路において、
前記複数段の電界効果型トランジスタのうち少なくとも一つの電界効果型トランジスタの閾値電圧を、他の電界効果型トランジスタの閾値電圧よりも高く設定した半導体スイッチ回路。
【請求項２】
前記電界効果型トランジスタのうち少なくとも一つの電界効果型トランジスタの閾値電圧と、前記他の電界効果型トランジスタの閾値電圧との差を、０．２（Ｖ）から０．８（Ｖ）の範囲に設定した請求項１に記載の半導体スイッチ回路。
【請求項３】
他の通信機器と信号の送信又は受信を行う通信機器であって、
前記信号の送信又は受信を通信ポートを介して行う通信手段と、
前記通信手段と前記通信ポートとの間に、前記信号の通過及び遮断を制御する半導体スイッチ回路とを備え、
前記半導体スイッチ回路は、直列に接続された複数段の電界効果型トランジスタから構成され、複数段の電界効果型トランジスタのうち少なくとも一つの電界効果型トランジスタの閾値電圧を、他の電界効果型トランジスタの閾値電圧よりも高く設定した通信機器。
【請求項４】
信号経路に対して直列に挿入して信号の導通及び遮断を制御するスルー電界効果型トランジスタと、信号経路に対して並列に挿入して信号経路の短絡及び開放を制御することにより信号の導通及び遮断を制御するシャント電界効果型トランジスタを備えた半導体スイッチ回路において、
前記半導体スイッチ回路は、直列に接続された複数段のシャント電界効果型トランジスタから構成され、
前記複数段のシャント電界効果型トランジスタのうち少なくとも一つのシャント電界効果型トランジスタの閾値電圧を、他のシャント電界効果型トランジスタの閾値電圧よりも高く設定した半導体スイッチ回路。
【請求項５】
前記シャント電界効果型トランジスタのうち少なくとも一つのシャント電界効果型トランジスタの閾値電圧と、前記他のシャント電界効果型トランジスタの閾値電圧との差を、０．２（Ｖ）から０．８（Ｖ）の範囲に設定した請求項４に記載の半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の切替を行う半導体スイッチ回路に係り、特に、高周波信号の遮断特性を維持しつつ、高周波信号の歪みの発生を抑制する半導体スイッチ回路に関する。
【背景技術】
【０００２】
一部の携帯電話等の通信機器には、複数の異なるキャリアに対応するために、高周波信号の導通及び遮断の制御を行う半導体スイッチ回路が用いられている。
【０００３】
この半導体スイッチ回路として、信号経路に対して直列に挿入して信号の導通及び遮断を制御するスルー電界効果型トランジスタ（以降スルーＦＥＴと記載する。）と、信号経路に対して並列に挿入して、信号経路の短絡及び開放を制御することにより信号の導通及び遮断を制御するシャント電界効果型トランジスタ（以降シャントＦＥＴと記載する。）とを組み合わせて使用しているものが存在する。
【０００４】
この信号の導通及び遮断の制御を行う半導体スイッチ回路には、弱い信号を効率よく受信するために低いオン抵抗が要求されるとともに、受信した信号を効率よくデータ化するために低歪の特性が要求されている。
【０００５】
従来、半導体スイッチ回路の挿入損失及び歪を小さくするために、信号通路に直列に接続される第１の電界効果型トランジスタ段のピンチオフ電圧を、信号通路及び接地電位間に接続される第２の電界効果型トランジスタ段のピンチオフ電圧に対して低い電位に設定する発明が知られている（例えば、特許文献１参照。）。
【０００６】
特許文献１に記載の半導体スイッチでは、第１及び第２の電界効果型トランジスタが同一動作特性で動作しないようにすることによって、信号通路と接地電位間に接続された第２の電界効果型トランジスタのドレイン−ソース間に漏れ電力を発生させることなく、信号通路に直列に接続された第１の電界効果型トランジスタのみをオン動作させることを可能としている。
【０００７】
また、多段に構成した電界効果型トランジスタ（以降ＦＥＴと記載する。）の動作を均等にするために、直列接続した複数のＦＥＴのドレイン・ソース間に抵抗器を接続して、全てのＦＥＴのドレイン、ソースのバイアス点を外部から任意に決定できるように構成したスイッチ半導体集積回路が知られている（例えば特許文献２参照。）。
【０００８】
特許文献２に記載のスイッチ半導体集積回路によれば、各々のＦＥＴの動作を均等にすることにより歪みの改善がなされるので、中電力から大電力の高周波信号における歪みを少なくすることが可能とされている。
【特許文献１】特開平７−１０６９３７号公報
【特許文献２】特開２００５−３２３０３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の半導体スイッチは、シャントＦＥＴがハイインピーダンス状態のときに、ドレイン−ソース間に印加されている高周波信号がシャントＦＥＴのピンチオフ電圧を超過することにより発生する歪みを改善する発明である。
【００１０】
一方の特許文献２に記載のスイッチ半導体集積回路は、多段に構成したシャントＦＥＴの中間点の電圧の変動により生ずるＦＥＴの動作不均衡を防止して、歪みの減少を図る発明である。
【００１１】
ところが、ハイインピーダンス状態に設定したシャントＦＥＴに起因して発生する高周波信号の歪みには、上記以外にも、シャントＦＥＴのゲート−ドレイン及びゲート−ソース間に存在する寄生容量に起因して発生する歪みが存在する。このＦＥＴの寄生容量に起因する高周波信号の歪みについて、図９を用いて説明する。
【００１２】
図９は、一般的なシャントＦＥＴの回路図と、そのＦＥＴの動作状態における等価回路を示す図である。
【００１３】
図９に示すように、ＦＥＴのゲートＧに閾値電圧Ｖｔｈ以上の電圧を印加して、ドレインＤ−ソースＳ間をローインピーダンス状態に設定した場合には、ドレインＤ−ソースＳ間の等価回路は、数Ωのオン抵抗Ｒｏｎとして表現することができる。
【００１４】
一方、ＦＥＴのゲートＧに閾値電圧Ｖｔｈよりも十分に低い電圧を印加した場合には、ドレインＤ−ソースＳ間はハイインピーダンス状態に設定され、数百ｆＦの遮断容量の等価回路として表現することができる。
【００１５】
しかし、図９に示すように、ＦＥＴのドレインＤ−ソースＳ間には一定の静電容量Ｃｄｓが存在し、ゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ間には電圧依存性を有する寄生容量Ｃｇｄ及びＣｇｓが存在する。このドレインＤ−ソースＳ間に存在する静電容量を少なくするとともに振幅の大きな信号を遮断するために、半導体スイッチ回路用のＦＥＴを多段で構成する技術が知られている。図１０に、４段のＦＥＴを直列に接続して構成した半導体スイッチ回路１０１のハイインピーダンス状態における等価回路を示す。
【００１６】
図１０は、ＦＥＴ１〜ＦＥＴ４を４段直列に接続して半導体スイッチ回路１０１を構成し、各ＦＥＴ１〜４のゲートＧにＬｏの電圧を印加することにより半導体スイッチ回路１０１をハイインピーダンス状態に設定した状態の等価回路を示す図である。
【００１７】
図１０に示すように、ハイインピーダンス状態に設定したＦＥＴ１〜４のドレインＤ−ソースＳ間には、電圧依存性の無い容量Ｃｄｓが存在する。また、ゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ間には電圧依存性を有する寄生容量Ｃｇｄ及びＣｇｓが存在する。ここで、半導体スイッチ回路１０１のＦＥＴ１のドレインＤとＦＥＴ４のソースＳ間にＶｒｆの電圧のＲＦ信号を印加した場合に、各ＦＥＴのドレインＤ−ソースＳ間に生ずる電圧をＶｄｓ、ゲートＧ−ソースＳ間に発生する電圧をＶｇｓとすると、図１１に示す関係が得られる。
【００１８】
図１１は、図１０に示した半導体スイッチ回路１０１のＦＥＴ１のドレインＤとＦＥＴ４のソースＳ間にＶｒｆの電圧のＲＦ信号を印加した場合に、各ＦＥＴ１〜４のドレインＤ−ソースＳ間に生ずる電圧Ｖｄｓ（横軸）と、ゲートＧ−ソースＳ間に発生する電圧Ｖｇｓ（縦軸）との関係を示す図である。
【００１９】
各ＦＥＴ１〜４のドレインＤ−ソースＳ間は、直流に対して絶縁状態にあるので、ＦＥＴ２及びＦＥＴ３のドレインＤ及びソースＳの電位は不安定な状態となり、各ＦＥＴにおけるゲートＧ−ソースＳ間の電圧範囲ΔＶｇｓは大きくばらつくことになる。
【００２０】
一方、図１０に示した各ＦＥＴの寄生容量Ｃｇｄ及びＣｇｓは、ＦＥＴのゲート電極近傍に存在する空乏層の厚さに応じて変化する性質があるために、ＦＥＴのゲート電圧に応じて寄生容量Ｃｇｄ及びＣｇｓの値が変化する。
【００２１】
ＧａＡｓ系化合物半導体基板上に作成したＦＥＴの半導体スイッチ回路１０１のソースＳ−ドレインＤ間に、１．９（ＧＨｚ）、０〜２（Ｖ）の高周波を印加した状態において、ゲート電圧Ｖｇｓ（横軸）と寄生容量Ｃｇｄ（縦軸）との関係を図１２に示し、同ＦＥＴのゲート電圧Ｖｇｓ（横軸）と寄生容量Ｃｇｓ（縦軸）との関係を図１３に示す。
【００２２】
図１２及び図１３に示すように、半導体スイッチ回路１０１のソースＳ−ドレインＤ間に、１．９（ＧＨｚ）、ＤＣ＝０〜２（Ｖ）の高周波を印加した際の寄生容量Ｃｇｄ及びＣｇｓは、ＦＥＴのゲート電圧Ｖｇｓに応じて変動する電圧依存性を有する。
【００２３】
したがって、ドレインＤ−ソースＳ間に高周波信号を印加した場合には、その交流の電圧に応じて寄生容量Ｃｇｄ及びＣｇｓが変化して、信号波形に歪みが生じ、高調波が発生する。更に、複数の周波数の高周波信号が半導体スイッチ回路の両端に印加された場合には、ＩＭＤ（Ｉｎｔｅｒ  Ｍｏｄｕｌａｔｉｏｎ  Ｄｉｓｔｏｒｔｉｏｎ）が発生して、後段の受信回路において誤動作を生ずる要因となる。
【００２４】
そこで本発明は、受信回路における誤動作を減少させるために、高周波信号の歪みの発生が少ない半導体スイッチ回路並びに誤動作が少ない通信機器を提供することを課題としている。
【課題を解決するための手段】
【００２５】
上記課題を解決するために本発明の半導体スイッチ回路は、直列に接続された複数段のＦＥＴから構成され、前記複数段のＦＥＴのうち少なくとも一つのＦＥＴの閾値電圧を、他のＦＥＴの閾値電圧よりも高く設定した。
【００２６】
また、本発明の半導体スイッチ回路は、前記少なくとも一つの電ＦＥＴの閾値電圧と、前記他のＦＥＴの閾値電圧との差を、０．２（Ｖ）から０．８（Ｖ）の範囲に設定した。
【００２７】
また、上記課題を解決するために本発明の通信機器は、信号の送信又は受信を通信ポートを介して行う通信手段と、前記通信手段と前記通信ポートとの間に、前記信号の通過及び遮断を制御する半導体スイッチ回路を備え、半導体スイッチ回路は、直列に接続された複数段のＦＥＴから構成され、複数段のＦＥＴのうち少なくとも一つのＦＥＴの閾値電圧を、他のＦＥＴの閾値電圧よりも高く設定した。
【発明の効果】
【００２８】
本発明は、直列に接続された複数段のＦＥＴのうち少なくとも一つのＦＥＴの閾値電圧を、他のＦＥＴの閾値電圧よりも高く設定したので、半導体スイッチ回路をローインピーダンス状態に設定したときのオン抵抗を大幅に増大させることなく、ハイインピーダンス状態に設定したときにＦＥＴの寄生容量に起因して発生する高調波歪みやＩＭＤを低減することができる。
【００２９】
また、本発明の半導体スイッチ回路は、少なくとも一つのＦＥＴの閾値電圧と、他のＦＥＴの閾値電圧との差を、０．２（Ｖ）から０．８（Ｖ）の範囲に設定したので、オン抵抗を大幅に増大させることなく、ハイインピーダンス状態に設定したときにＦＥＴの寄生容量に起因して発生する高調波歪みやＩＭＤを低減することができる。
【００３０】
また、上記の半導体スイッチ回路を通信機器に用いることによって、歪みの少ない高周波の信号を送信することが可能となる。また、半導体スイッチ回路に起因する信号の歪みの発生を減少させることにより、受信回路における誤動作を減少させることができる。
【発明を実施するための最良の形態】
【００３１】
本発明の実施形態に係る半導体スイッチ回路は、直列に接続された複数段のＦＥＴから構成され、前記複数段のＦＥＴのうち少なくとも一つのＦＥＴの閾値電圧を、他のＦＥＴの閾値電圧よりも高く設定している。したがって、半導体スイッチ回路をローインピーダンス状態に設定したときのオン抵抗を大幅に増大させることなく、ハイインピーダンス状態に設定したときにＦＥＴの寄生容量に起因して発生する高調波歪みやＩＭＤを低減することができる。よって、複数の異なるキャリアに対応した通信機器の受信感度を向上させることができる。
【００３２】
また、本発明の実施形態に係る半導体スイッチ回路は、前記少なくとも一つのＦＥＴの閾値電圧と、他のＦＥＴの閾値電圧との差を、０．２（Ｖ）から０．８（Ｖ）の範囲に設定した。これにより、半導体スイッチ回路をローインピーダンス状態に設定したときのオン抵抗を大幅に増大させることなく、ハイインピーダンス状態に設定したときにＦＥＴの寄生容量に起因して発生する高調波歪みやＩＭＤを低減することができる。したがって、複数の異なるキャリアに対応した通信機器の受信感度を向上させることができる。
【００３３】
また、本発明の実施形態に係る通信機器は、信号の送信又は受信を通信ポートを介して行う通信手段と、前記通信手段と前記通信ポートとの間に、前記信号の通過及び遮断を制御する半導体スイッチ回路を備え、半導体スイッチ回路は、直列に接続された複数段のＦＥＴから構成され、前記複数段のＦＥＴのうち少なくとも一つのＦＥＴの閾値電圧を、他のＦＥＴの閾値電圧よりも高く設定した。更に、前記少なくとも一つのＦＥＴの閾値電圧と、前記他のＦＥＴの閾値電圧との差を、０．２（Ｖ）から０．８（Ｖ）の範囲に設定するようにしてもよい。
【００３４】
このように通信機器を構成して高周波信号の導通及び遮断の制御を行うことによって、信号伝達のロスを抑えつつ、電圧依存性のある寄生容量に起因して発生する高調波歪みや、ＩＭＤを低減することができる。したがって、送信する信号の歪みの発生を低減し、信号の受信感度を向上させることができる。
【００３５】
高周波信号の導通及び遮断を行うための半導体スイッチ回路の使用例について、図１を用いて説明する。
【００３６】
図１は、通信に使用する複数の電波のバンドを切り換えることが可能な携帯電話機（通信機器の一形態）の送受信部分のブロック図である。
【００３７】
図１に示す携帯電話機には、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）で使用する電波のバンドと、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）の電波のバンドとを切り換える部分に、半導体スイッチ回路ＳＷ１〜３を備えている。半導体スイッチ回路ＳＷ１〜３は、電波の送受信を行うアンテナ２０（通信ポートの一形態）と、デュプレクサ２２との間に設けてある。
【００３８】
図１に示す携帯電話機において、ＷＣＤＭＡの周波数バンドを利用して情報の送受信を行う場合には、半導体スイッチ回路ＳＷ１を導通状態に設定し、アンテナ２０とデュプレクサ２２とを導通させる。
【００３９】
半導体スイッチ回路ＳＷ１を導通状態に設定する場合には、例えば半導体スイッチ回路１０１のゲート電圧（Ｖｇ１０）をＬｏに設定して半導体スイッチ回路１０１のＦＥＴ１のドレインＤとＦＥＴ４のソースＳ間をハイインピーダンス状態にするとともに、半導体スイッチ回路１１１のゲート電圧（Ｖｇ１１）をＨｉに設定して半導体スイッチ回路１１１のドレインＤ−ソースＳ間をローインピーダンス状態にして、アンテナ２０とデュプレクサ２２との間を導通させる。
【００４０】
一方、使用しないＧＳＭの周波数バンドの半導体スイッチ回路ＳＷ２及びＳＷ３は、遮断状態に設定する。例えば半導体スイッチ回路ＳＷ２を遮断状態に設定する場合には、半導体スイッチ回路１０２のゲート電圧（Ｖｇ２０）をＨｉに設定して、半導体スイッチ回路１０２のドレインＤ−ソースＳ間をローインピーダンス状態にするとともに、半導体スイッチ回路１１２のゲート電圧（Ｖｇ２１）をＬｏに設定して半導体スイッチ回路１１２のドレインＤ−ソースＳ間をハイインピーダンス状態にし、ＧＳＭ用の回路をアンテナ２０から遮断するとともに、ＧＳＭ用のデュプレクサ（図示せず）の入力端子をアースに短絡させることによって入力信号を遮断する。また、半導体スイッチ回路ＳＷ３も同様に遮断状態に設定しておく。
【００４１】
デュプレクサ２２は、パワーアンプ２６（送信用の通信手段の一形態）が出力する周波数１．９５ＧＨｚのＷＣＤＭＡの送信信号Ｔｘをアンテナ２０に伝達し、アンテナ２０から受信した２．１４ＧＨｚのＷＣＤＭＡの受信信号Ｒｘをローノイズアンプ２４（受信用の通信手段の一形態）に伝達する機能を有するものであり、例えばトラップフィルタを用いて周波数毎に信号を分岐させる。なお、図１に示した実施形態では、信号の送受信を行う通信ポートとしてアンテナ２０を用いているが、通信ポートはアンテナ２０に限定するものではなく、有線の通信を行う場合には、有線の通信ポートを用いることができる。
【００４２】
図２に、本発明の実施の形態に係る半導体スイッチ回路ＳＷ１の構成例を示す。
【００４３】
図２に示す半導体スイッチ回路ＳＷ１のＲＦ０端子は、図１に示したようにアンテナ２０に接続する。また、ＲＦ１端子は、デュプレクサ２２に接続する。
【００４４】
図２に示す例では、振幅の大きな信号を遮断し、ドレインＤ−ソースＳ間に存在する静電容量を少なくするために、スルーＦＥＴとして機能する半導体スイッチ回路１１１、及びシャントＦＥＴとして機能する半導体スイッチ回路１０１を複数段（４段）直列に接続したＦＥＴで構成している。また、半導体スイッチ回路１１１を構成するＦＥＴ５〜ＦＥＴ８のゲートＧは、抵抗Ｒｇを介して共通に接続され、半導体スイッチ回路１１１のゲートを構成している。また、半導体スイッチ回路１０１を構成するＦＥＴ１〜ＦＥＴ４のゲートＧは、抵抗Ｒｇを介して共通に接続され、半導体スイッチ回路１０１のゲートを構成している。
【００４５】
図２に示す例では、振幅の大きな信号を遮断し、ドレインＤ−ソースＳ間に存在する静電容量を少なくするために、半導体スイッチ回路１１１及び半導体スイッチ回路１０１を、ＦＥＴを複数段（４段）直列に接続して構成している。半導体スイッチ回路１１１及び半導体スイッチ回路１０１は、同一の半導体基板上に集約的に構成するようにしてもよい。
【００４６】
図２に示す実施形態では、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）の信号経路に並列に挿入している複数段のＦＥＴのうち、少なくとも１つのＦＥＴの閾値電圧Ｖｔｈ１（図２に示す実施形態では０．４（Ｖ））を、他のＦＥＴの閾値電圧Ｖｔｈ２（図２に示す実施形態では−０．２（Ｖ））よりも高く設定している。
【００４７】
このようにＦＥＴの閾値電圧Ｖｔｈを高く設定する理由について、図３〜図５を用いて説明する。
【００４８】
図３は、半導体スイッチ回路１０１をハイインピーダンス状態にしたときに発生するＩＭＤを表す図である。図３では、半導体スイッチ回路を構成する全てのＦＥＴ１〜４の閾値電圧Ｖｔｈ（Ｖ）と、半導体スイッチ回路１０１の存在により発生するＩＭＤとの関係を表している。
【００４９】
図３に示すように、ＦＥＴ１〜４の全ての閾値電圧Ｖｔｈを高くすると、高調波歪みやＩＭＤの発生量は減少する傾向があるので、ＲＦ信号を受信した受信回路における誤動作は減少傾向となる。しかし、ＦＥＴ１〜４の全てについて閾値電圧Ｖｔｈを高く設定すると、半導体スイッチ回路１０１のオン抵抗が増加してしまうために、ＲＦ信号の遮断が甘くなり、他の受信回路との間におけるアイソレーションが悪化するという不具合を生ずる。また、半導体スイッチ回路１１１のオン抵抗が増大すると、ＲＦ信号を通過させる際の損失が増大するという不具合を生ずる。
【００５０】
次に、ＧａＡｓ系化合物半導体基板上に作成した一つのＦＥＴのソースＳ−ドレインＤ間に１．９（ＧＨｚ）、０〜２（Ｖ）の高周波を印加した状態において、閾値電圧Ｖｔｈを−０．２（Ｖ）とした場合と閾値電圧Ｖｔｈを０．４（Ｖ）とした場合の、ＦＥＴのゲート電圧Ｖｇｓと寄生容量Ｃｇｄとの関係を図４に示す。また、同ＦＥＴのゲート電圧Ｖｇｓと寄生容量Ｃｇｓとの関係を図５に示す。
【００５１】
図４は、横軸にＦＥＴのゲートＧ−ソースＳ間に印加する電圧Ｖｇｓ（Ｖ）を表し、縦軸にＦＥＴのドレインＤ−ゲートＧ間に発生する寄生容量Ｃｇｄ（Ｆ）を表し、ＦＥＴの閾値電圧Ｖｔｈを−０．２（Ｖ）とした場合と閾値電圧Ｖｔｈを０．４（Ｖ）とした場合の、ＦＥＴのゲート電圧Ｖｇｓ（Ｖ）と、寄生容量Ｃｇｄ（Ｆ）との関係を示す図である。
【００５２】
また、図５は、横軸にＦＥＴのゲートＧ−ソースＳ間に印加する電圧Ｖｇｓ（Ｖ）を表し、縦軸にＦＥＴのゲートＧ−ソースＳ間に発生する寄生容量Ｃｇｓ（Ｆ）を表し、ＦＥＴの閾値電圧Ｖｔｈを−０．２（Ｖ）とした場合と閾値電圧Ｖｔｈを０．４（Ｖ）とした場合の、ＦＥＴのゲート電圧Ｖｇｓ（Ｖ）と、寄生容量Ｃｇｓ（Ｆ）との関係を示す図である。
【００５３】
図４及び図５に示すように、閾値電圧Ｖｔｈを０．４（Ｖ）とした場合のＶｇｓ＝−１〜０．３（Ｖ）における寄生容量Ｃｇｄ及びＣｇｓの容量変化量は、閾値電圧Ｖｔｈ＝−０．２（Ｖ）の場合と比較して減少する。したがって、半導体スイッチ回路１０１を構成するＦＥＴ１〜４の閾値電圧Ｖｔｈを高くすると、高調波歪みやＩＭＤの発生量を減少させることができる。
【００５４】
次に、半導体スイッチ回路１０１を構成するＦＥＴ１〜４の閾値電圧Ｖｔｈを変更した場合において発生するＩＭＤについて説明する。
【００５５】
図６は、１．９５ＧＨｚと２．１４ＧＨｚのＷＣＤＭＡ用信号を、図２に示した半導体スイッチ回路１０１のＲＦ０からＲＦ１に通過させた場合に発生するＩＭＤと、半導体スイッチ回路１０１を構成する各ＦＥＴの閾値電圧Ｖｔｈとの関係を示す図表である。
【００５６】
図６に示すように、半導体スイッチ回路１０１を構成するＦＥＴ１〜４の全ての閾値電圧をディプレッション形の−０．２（Ｖ）とした場合には、発生するＩＭＤは−８８．６６（ｄＢ）であった。そこで、半導体スイッチ回路１０１を構成するＦＥＴ１〜４として、閾値電圧Ｖｔｈ＝０．６（Ｖ）のものを用いると、ＩＭＤは−９４．９１（ｄＢ）に減少する。
【００５７】
また、図６に示すように、全てのＦＥＴについて閾値電圧Ｖｔｈを高く設定するのではなく、ＦＥＴ１、ＦＥＴ２、ＦＥＴ１及びＦＥＴ２、又はＦＥＴ１〜ＦＥＴ３の閾値電圧Ｖｔｈを他のＦＥＴの閾値電圧Ｖｔｈより高くしても、ＩＭＤが減少する効果が認められる。したがって、半導体スイッチ回路１０１を構成する複数段のＦＥＴのうち、少なくとも一つのＦＥＴの閾値電圧Ｖｔｈ１を、他のＦＥＴの閾値電圧Ｖｔｈ２よりも高く設定することによって、高調波歪みの発生を減少させてＩＭＤの発生を減少させることが可能となる。
【００５８】
図６に示す例では、閾値電圧Ｖｔｈを−０．２（Ｖ）から０．６（Ｖ）まで可変した際のＩＭＤの値を示しており、閾値電圧Ｖｔｈを高くすることによってＩＭＤの発生を減少させることが可能であるが、ＦＥＴの閾値電圧Ｖｔｈを高くしすぎると、そのＦＥＴのオン抵抗が増大し、半導体スイッチ回路１０１をローインピーダンス状態にしたときのアイソレーションが悪化するなどの不具合を生ずるので、ＦＥＴの閾値電圧Ｖｔｈは０．６（Ｖ）以下が好ましい。また、より好ましくは、高く設定する閾値電圧Ｖｔｈ１と、他のＦＥＴの閾値電圧Ｖｔｈ２との差を、０．２≦（Ｖｔｈ１−Ｖｔｈ２）≦０．８（Ｖ）の範囲に設定することが好ましい。
【００５９】
次に、半導体スイッチ回路を構成する各ＦＥＴのドレインＤ−ソースＳ間に抵抗Ｒａを並列に接続した回路図を図７に示す。
【００６０】
図７は、図２に示した半導体スイッチ回路１１１及び半導体スイッチ回路１０１において、各ＦＥＴ１〜８のドレインＤ−ソースＳ間に抵抗Ｒａを並列に接続した回路図である。
【００６１】
図７に示すように、半導体スイッチ回路２０１を構成するＦＥＴ１〜４のドレインＤ−ソースＳ間に抵抗Ｒａを接続することによって、半導体スイッチ回路２０１をハイインピーダンス状態に設定した状態におけるＦＥＴ２及びＦＥＴ３のドレインＤ及びソースＳの電位を安定化することができる。また、図７に示すように、半導体スイッチ回路２１１のＦＥＴ５〜８についても抵抗Ｒａを接続するようにしてもよい。
【００６２】
図７に示すように、半導体スイッチ回路２０１を構成するＦＥＴ１〜４のドレインＤ−ソースＳ間に抵抗Ｒａを接続してＶｇ１０に−２（Ｖ）のバイアスを印加し、半導体スイッチ回路２０１のＦＥＴ１のドレインＤとＦＥＴ４のソースＳとの間にＶｒｆの電圧のＲＦ信号を印加した場合において、各ＦＥＴ１〜４のドレインＤ−ソースＳ間に生ずる電圧Ｖｄｓと、ゲートＧ−ソースＳ間に発生する電圧Ｖｇｓとの関係を図８に示す。
【００６３】
図８に示すように、ＦＥＴ１〜４のドレインＤ−ソースＳ間に抵抗Ｒａを接続することによって、各ＦＥＴにおけるゲートＧ−ソースＳ間の電圧が安定し、図１１の場合と比較して電圧範囲ΔＶｇｓを減少させることができる。また、図４及び図５に示すように、ゲート電圧Ｖｇｓに−２（Ｖ）のバイアスを印加することによってΔＶｇｓが低い電圧で安定するので、寄生容量Ｃｇｄ及びＣｇｓの容量変化量を減少させることができる。したがって、半導体スイッチ回路２０１をハイインピーダンス状態に設定した場合に発生する高調波歪やＩＭＤを減少させることができる。
【図面の簡単な説明】
【００６４】
【図１】複数の電波のバンドを切り換えることが可能な携帯電話機の送受信部分のブロック図である。
【図２】本発明の実施の形態に係る半導体スイッチ回路の構成例を示す図である。
【図３】半導体スイッチ回路１０１をハイインピーダンス状態にしたときに発生するＩＭＤを表す図である。
【図４】半導体スイッチ回路を構成するＦＥＴのゲート電圧Ｖｇｓと寄生容量Ｃｇｄとの関係を示す図である。
【図５】半導体スイッチ回路を構成するＦＥＴのゲート電圧Ｖｇｓと寄生容量Ｃｇｓとの関係を示す図である。
【図６】半導体スイッチ回路１０１を構成する各ＦＥＴの閾値電圧Ｖｔｈと、発生するＩＭＤとの関係を示す図表である。
【図７】半導体スイッチ回路を構成する各ＦＥＴのドレインＤ−ソースＳ間に抵抗Ｒａを並列に接続した実施形態を示す図である。
【図８】半導体スイッチ回路を構成する各ＦＥＴのドレインＤ−ソースＳ間に抵抗Ｒａを接続した場合における、ドレインソース間電圧Ｖｄｓとゲート電圧Ｖｇｓとの関係を示す図である。
【図９】一般的なシャントＦＥＴの回路図と、そのＦＥＴの動作状態における等価回路を示す図である。
【図１０】４段のＦＥＴで構成した半導体スイッチ回路１０１のハイインピーダンス状態における等価回路を示す図である。
【図１１】図１０に示した半導体スイッチ回路１０１にＶｒｆの電圧のＲＦ信号を印加した場合に、各ＦＥＴ１〜４のドレインＤ−ソースＳ間に生ずる電圧Ｖｄｓと、ゲートＧ−ソースＳ間に発生する電圧Ｖｇｓとの関係を示す図である。
【図１２】半導体スイッチ回路１０１に、１．９（ＧＨｚ）、０〜２（Ｖ）の高周波を印加した状態における、ゲート電圧Ｖｇｓと寄生容量Ｃｇｄとの関係を示す図である。
【図１３】半導体スイッチ回路１０１に、１．９（ＧＨｚ）、０〜２（Ｖ）の高周波を印加した状態における、ゲート電圧Ｖｇｓと寄生容量Ｃｇｓとの関係を示す図である。
【符号の説明】
【００６５】
２０  アンテナ
２２  デュプレクサ
２４  ローノイズアンプ
２６  パワーアンプ
１０１、１０２、１０３、１０４  半導体スイッチ回路
１１１、１１２、１１３、１１４  半導体スイッチ回路
２０１  半導体スイッチ回路
２１１  半導体スイッチ回路
Ｔｘ  送信信号
Ｒｘ  受信信号
ＳＷ１、ＳＷ２、ＳＷ３  半導体スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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