(57)【要約】【課題】  ２値以上のデータを記憶可能なメモリセルの書き込み処理において、書き込み精度を低下させることなく、より少ない処理回数で書き込み処理を完了させることができる不揮発性半導体記憶装置を提供する。【解決手段】  書き込み対象セルに接続するワード線に書き込み用ゲート電圧を印加して行なう書き込み処理を、書き込み用ゲート電圧を段階的に増加させながら繰り返し実施する書き込み手段１０が、最初の書き込み処理の実施後に、書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する分類手段１１と、分類直後の書き込み処理において、選択記憶状態にあるメモリセルの閾値電圧分布の下限値とメモリセル群の上限閾値電圧の差に基づいて設定したメモリセル群別増加量を基準書き込み用ゲート電圧に加えて、メモリセル群別の基準書き込み用ゲート電圧として再設定する基準書き込み用ゲート電圧再設定手段１２と、を備える。【選択図】        図１
2008130182.tif 000002
【特許請求の範囲】
【請求項１】
１つの第１電極と１対の第２電極と電荷を蓄積可能な１または複数のメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によって制御可能な前記第２電極間の導通状態により規定される２以上の記憶状態を有するメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、同一列にある前記メモリセルの一方の前記第２電極を共通のビット線に接続し、少なくとも同一列または同一行にある前記メモリセルの他方の前記第２電極を共通の接地線に接続してなるメモリセルアレイと、
前記メモリセルの内の書き込み対象セルに接続する前記ワード線に書き込み用ゲート電圧を印加し、前記書き込み対象セルに接続する前記ビット線に書き込み用ドレイン電圧を印加して、前記書き込み対象セルの閾値電圧を増加させることにより初期の記憶状態から書き込みデータで規定される選択記憶状態に書き込む書き込み処理を、前記書き込み用ゲート電圧を段階的に増加させながら繰り返し実施する書き込み手段と、を備えた不揮発性半導体記憶装置であって、
前記書き込み手段は、
基準書き込み用ゲート電圧による最初の前記書き込み処理の実施後に、前記書き込み対象セル夫々の閾値電圧を予め設定された分類用閾値電圧と比較することにより、前記書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する分類手段と、
前記分類手段による前記メモリセルの分類後の最初の前記メモリセル群毎の前記書き込み処理において、閾値電圧が最大の前記メモリセル群を除く前記メモリセル群夫々について、前記選択記憶状態にある前記メモリセルの閾値電圧分布の下限値と前記メモリセル群に含まれる前記書き込み対象セルの閾値電圧の上限を設定する前記分類用閾値電圧の差に基づいて、前記書き込み用ゲート電圧のメモリセル群別増加量を設定し、前記基準書き込み用ゲート電圧に前記メモリセル群別増加量を加えた電圧を、前記メモリセル群別の前記基準書き込み用ゲート電圧として再設定する基準書き込み用ゲート電圧再設定手段と、を備え、
前記分類手段による前記メモリセルの分類後の２回目以降の前記メモリセル群毎の前記書き込み処理において、前記メモリセル群毎に、前回の前記書き込み処理における前記メモリセル群別の前記基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、前記メモリセル群別に前記書き込み用ゲート電圧を段階的に増加させることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記分類手段は、前記書き込み対象セル夫々を２つの前記メモリセル群に分類し、前記分類用閾値電圧は、前記基準書き込み用ゲート電圧による前記書き込み処理の最初の実施後における前記書き込み対象セルの予測閾値電圧分布の中央の閾値電圧に設定されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記分類手段は、前記分類用閾値電圧夫々に対応する閾値電圧を有する分類用リファレンスセルを備えることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記分類手段は、前記メモリセルが前記選択記憶状態にあるか否かを判定するための前記メモリセルと同じ構造の判定用リファレンスセルの前記第１電極に印加するベリファイ用ゲート電圧を調整して前記判定用リファレンスセルの電流量を制御し、前記ベリファイ用ゲート電圧を調整した前記判定用リファレンスセルを用いて前記書き込み対象セル夫々を前記メモリセル群に分類することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記分類手段は、前記メモリセルが前記書き込み処理の実施前における前記書き込み対象セルの記憶状態と前記選択記憶状態の間に中間記憶状態がある場合に、前記メモリセルが前記中間記憶状態にあるか否かを判定するための前記中間記憶状態の前記判定用リファレンスセルの前記第１電極に印加する前記ベリファイ用ゲート電圧を調整して前記判定用リファレンスセルの電流量を制御し、前記ベリファイ用ゲート電圧を調整した前記中間記憶状態の前記判定用リファレンスセルを用いて前記書き込み対象セル夫々を前記メモリセル群に分類することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
１つの第１電極と１対の第２電極と電荷を蓄積可能な１または複数のメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によって制御可能な前記第２電極間の導通状態により規定される２以上の記憶状態を有するメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、同一列にある前記メモリセルの一方の前記第２電極を共通のビット線に接続し、少なくとも同一列または同一行にある前記メモリセルの他方の前記第２電極を共通の接地線に接続してなるメモリセルアレイと、
前記メモリセルの内の書き込み対象セルに接続する前記ワード線に書き込み用ゲート電圧を印加し、前記書き込み対象セルに接続する前記ビット線に書き込み用ドレイン電圧を印加して、前記書き込み対象セルの閾値電圧を増加させることにより初期の記憶状態から書き込みデータで規定される選択記憶状態に書き込む書き込み処理を、前記書き込み用ゲート電圧を段階的に増加させながら繰り返し実施する書き込み手段と、を備えた不揮発性半導体記憶装置であって、
前記書き込み手段は、
基準書き込み用ゲート電圧による最初の前記書き込み処理の実施後に、前記書き込み対象セル夫々の閾値電圧を予め設定された分類用閾値電圧と比較することにより、前記書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する分類手段と、
前記分類手段による前記メモリセルの分類後の最初の前記メモリセル群毎の前記書き込み処理において、前記メモリセル群毎に、分類された前記書き込み対象セルの閾値電圧が低い前記メモリセル群ほど前記書き込み用ドレイン電圧の値が大きくなるように、前記メモリセル群別の前記書き込み用ドレイン電圧を夫々再設定する書き込み用ドレイン電圧再設定手段と、を備え、
前記分類手段による前記メモリセルの分類後の２回目以降の前記メモリセル群毎の前記書き込み処理において、前回の前記書き込み処理における前記基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、前記書き込み用ゲート電圧を段階的に増加させ、前記書き込み対象セルに接続する前記ワード線に、段階的に増加させた前記書き込み用ゲート電圧を印加し、前記書き込み対象セルに接続する前記ビット線に、前記メモリセル群別に、前記書き込み用ドレイン電圧再設定手段により再設定された前記書き込み用ドレイン電圧を印加して書き込み処理を行なうことを特徴とする不揮発性半導体記憶装置。
【請求項７】
１つの第１電極と１対の第２電極と電荷を蓄積可能な１または複数のメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によって制御可能な前記第２電極間の導通状態により規定される２以上の記憶状態を有するメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、同一列にある前記メモリセルの一方の前記第２電極を共通のビット線に接続し、少なくとも同一列または同一行にある前記メモリセルの他方の前記第２電極を共通の接地線に接続してなるメモリセルアレイと、
前記メモリセルの内の書き込み対象セルに接続する前記ワード線に書き込み用ゲート電圧を印加し、前記書き込み対象セルに接続する前記ビット線に書き込み用ドレイン電圧を印加して、前記書き込み対象セルの閾値電圧を増加させることにより初期の記憶状態から書き込みデータで規定される選択記憶状態に書き込む書き込み処理を、前記書き込み用ゲート電圧を段階的に増加させながら繰り返し実施する書き込み手段と、を備えた不揮発性半導体記憶装置であって、
前記書き込み手段は、
基準書き込み用ゲート電圧による最初の前記書き込み処理の実施後に、前記書き込み対象セル夫々の閾値電圧を予め設定された分類用閾値電圧と比較することにより、前記書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する分類手段と、
前記分類手段による前記メモリセルの分類後の最初の前記メモリセル群毎の前記書き込み処理において、前記メモリセル群毎に、分類された前記書き込み対象セルの閾値電圧が低い前記メモリセル群ほど、前記書き込み用ゲート電圧及び前記書き込み用ドレイン電圧で規定される書き込み用電圧の印加時間が長くなるように、前記メモリセル群別の前記書き込み用電圧の印加時間を夫々再設定する電圧パルス再設定手段と、を備え、
前記分類手段による前記メモリセルの分類後の２回目以降の前記メモリセル群毎の前記書き込み処理において、前回の前記書き込み処理における前記基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、前記書き込み用ゲート電圧を段階的に増加させ、前記書き込み対象セルに接続する前記ワード線及び前記ビット線夫々に、前記電圧パルス再設定手段により再設定された印加時間で前記書き込み用電圧を規定する電圧を印加して書き込み処理を行なうことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記分類手段は、前記書き込み対象セル夫々について、分類された前記メモリセル群の情報を記憶する特性記憶手段を備えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの第１電極と１対の第２電極と電荷を蓄積可能な１または複数のメモリ機能部を有し、メモリ機能部に蓄積された電荷の多寡によって制御可能な第２電極間の導通状態により規定される２以上の記憶状態を有するメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電荷を蓄積可能な１または複数のメモリ機能部を有し、メモリ機能部に蓄積された電荷の多寡によって制御可能なソース・ドレイン間の導通状態により規定される２以上の記憶状態を有するメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置として最も一般的なフラッシュメモリとして、フローティングゲート（浮遊ゲート）上に制御ゲートを積層したスタック型メモリがある。スタック型メモリには、例えば、ＥＴＯＸ（ＥＰＲＯＭ  Ｔｈｉｎ  Ｏｘｉｄｅ、米国インテル社の登録商標）型フラッシュメモリがある。
【０００３】
スタック型フラッシュメモリについて、図２及び図１１を基に簡単に説明する。ここで、図２は、フラッシュメモリのメモリセルアレイの一構成例を示す概略回路図であり、図１１は、スタック型フラッシュメモリのメモリセルのトランジスタ構造を模式的に表した断面図である。
【０００４】
図２に示すように、メモリセルアレイは、（ｎ＋１）×（ｍ＋１）個のメモリセルを備えており、これらのメモリセルを行及び列方向にマトリクス状に配列し、同一行にあるメモリセルの制御ゲート（第１電極に相当）を夫々共通のワード線ＷＬ０〜ＷＬｎに接続し、行方向に隣接する２つのメモリセル間でソース（第２電極の一つに相当）同士を接続し、同一列にあるメモリセルのドレイン（第２電極の一つに相当）を共通のビット線ＢＬ０〜ＢＬｍに接続し、同一列にあるメモリセルのソースを共通の仮想接地線ＳＬに接続して構成されている。
【０００５】
図１１に示すように、メモリセルアレイを構成するメモリセルＭ１は、書き込み状態と消去状態の２つの記憶状態を持つように構成された２値のメモリセルであり、ソース１４・ドレイン１６間のチャネル領域１５上に、トンネル酸化膜１１を介して電荷蓄積領域となるフローティングゲート１３（メモリ機能部に相当）が形成され、更に、フローティングゲート１３上に層間絶縁膜１０を介して制御ゲート１２が形成されている。ところで、各記憶状態におけるメモリセルの閾値電圧は、トランジスタ特性のばらつき等により、一定ではなく、所定の分布を有する。ここで、図１２は、図２に示すメモリセルアレイが２値のメモリセルで構成される場合におけるメモリセルの閾値電圧分布を示している。図１２において、横軸はメモリセルの閾値電圧、縦軸は横軸で示される閾値電圧を有するメモリセルアレイ内のメモリセルの数を示している。詳細には、図１２に示すように、書き込み状態及び消去状態に対応して２つの部分閾値電圧分布が形成されており、４．５Ｖを下限値とする部分閾値電圧分布が書き込み状態（プログラム状態）のメモリセルの閾値電圧分布を表しており、３Ｖを上限値とする部分閾値電圧分布が消去状態（イレース状態）のメモリセルの閾値電圧分布を表している。
【０００６】
このスタック型のフラッシュメモリセルの動作原理について簡単に説明する。ここでは、消去状態のメモリセルを書き込み状態にする書き込み処理、書き込み状態のメモリセルを消去状態にする消去処理、及び、読み出し対象セルの記憶状態を読み出す読み出し処理について簡単に説明する。
【０００７】
書き込み処理では、例えば、メモリセルアレイを構成するメモリセルの内の書き込み対象セルの制御ゲート１２に電圧Ｖｐｐ（例えば９Ｖ）を、ソース１４に基準電圧Ｖｓｓ（例えば０Ｖ）を、ドレイン１６に電圧Ｖｄｐ（例えば５Ｖ）を夫々印加する書き込み用電圧印加処理を実行する。これにより、書き込み対象セルでは、ソース１４・ドレイン１６間のチャネル領域１５で多くの電流が流れ、ドレイン１６近傍の電界が高くなる領域においてホットエレクトロンが発生し、フローティングゲート１３に電子が注入されて、閾値電圧が上昇する。一般的には、更に、書き込み用電圧印加処理の後、メモリセルの閾値電圧が、所望の閾値電圧分布の範囲内に変化したか否か、つまり、正常に書き込み処理が完了したか否かを検証するベリファイ処理を実行する。ベリファイ処理は、具体的には、書き込み対象セルの制御ゲート１２に電圧Ｖｇｖ（例えば５Ｖ）を、ドレイン１６に電圧Ｖｄｖ（例えば１Ｖ）を印加し、このときの書き込み対象セルの閾値電圧を、メモリセルと同じ構造のリファレンスセルの閾値電圧と比較して行なう。
【０００８】
消去処理は、例えば、消去対象のメモリセルの制御ゲート１２に電圧Ｖｎｎ（例えば−９Ｖ）を、ソース１４に電圧Ｖｐｅ（例えば６Ｖ）を印加して行なう。これにより、消去対象のメモリセルでは、ソース１４近傍でフローティングゲート１３から電子が引き抜かれ、閾値電圧が低下する。
【０００９】
読み出し処理は、例えば、メモリセルアレイを構成するメモリセルの内の読み出し対象セルの制御ゲート１２に電圧Ｖｇｒ（例えば５Ｖ）を、ドレイン１６に電圧Ｖｄｒ（例えば１Ｖ）を印加し、読み出し対象セルを流れる電流を検出して行なう。ここでは、例えば、上記電圧条件で電圧を印加したときに、所定量以上の電流が流れるメモリセルを、閾値電圧が低い消去状態（イレース状態）のメモリセルであると判定し、電流がほとんど流れないメモリセルを閾値電圧が高い書き込み状態（プログラム状態）のメモリセルであると判定する。より具体的には、２値のメモリセルで構成されるメモリセルアレイにおける各メモリセルの閾値電圧は、図１２に示す２つの閾値電圧分布の何れかの範囲に属することになる。従って、上記電圧条件により電圧を印加したときにメモリセルに流れる電圧から求められるメモリセルの閾値電圧が、図１２に示す閾値電圧分布の何れに属するかによって記憶状態を判定することができる。閾値電圧が、図１２に示すＤａｔａ“１”の低い閾値電圧分布に属するメモリセルの場合、消去状態であると判定される。これに対し、閾値電圧が図１２に示すＤａｔａ“０”の高い閾値電圧分布に属するメモリセルの場合、書き込み状態であると判定される。
【００１０】
以上、２値のメモリセルを用いたフラッシュメモリについて説明したが、スタック型フラッシュメモリでは、３値以上の多値記憶を実現することも可能である。
【００１１】
ここで、図４は、４値のメモリセルを用いたメモリセルアレイにおけるメモリセルの閾値電圧分布の一例を示している。詳細には、図４に示すように、４つの記憶状態に対応して４つの部分閾値電圧分布が形成されており、各記憶状態に対応する部分閾値電圧分布には夫々２ビットの値が割り当てられている。３Ｖ以下の範囲にある部分閾値電圧分布にはＤａｔａ“１１”が、３．７Ｖ〜４．２Ｖの範囲にある部分閾値電圧分布にはＤａｔａ“１０”が、４．７Ｖ〜５．２Ｖの範囲にある部分閾値電圧分布にはＤａｔａ“０１”が、５．７Ｖ以上の範囲にある部分閾値電圧分布にはＤａｔａ“００”が夫々割り当てられている。そして、閾値電圧が高い記憶状態にあるメモリセルほど、フローティングゲートにより多くの電子が注入された状態となっている。
【００１２】
図４に示す４値のメモリセルに対する書き込み処理について、図１３を基に説明する。ここで、図１３は、４値のメモリセルに対する従来の書き込み処理の処理手順を示すフローチャートである。尚、３値以上の多値のメモリセルでは、一般的に、閾値電圧の低い記憶状態から、順次、閾値電圧が次に高い記憶状態に移行するように、書き込み用電圧印加処理及びベリファイ処理からなる書き込み処理を繰り返し実行する随時書き込み処理が行なわれる。また、メモリセルの初期の記憶状態は消去状態であり、その閾値電圧は、図４に示すＤａｔａ“１１”の閾値電圧分布の範囲にあるものとする。また、ここでは、書き込みデータによって規定される記憶状態がＤａｔａ“００”である場合、即ち、Ｄａｔａ“１１”の消去状態にある書き込み対象セルをＤａｔａ“００”の記憶状態に書き込む場合について説明する。
【００１３】
図１３に示すように、Ｄａｔａ“１１”の消去状態にある書き込み対象セルをＤａｔａ“００”の記憶状態に書き込む場合、先ず、Ｄａｔａ“１１”の消去状態にある書き込み対象セルをＤａｔａ“１０”の記憶状態に書き込む（ステップ＃５０１、＃５０２）。具体的には、先ず、書き込み対象セルに接続するワード線に、書き込み用ゲート電圧Ｖｇ１０を印加し、ワード線の電圧が安定した後、書き込み対象セルに接続するビット線に、振幅Ｖｄｐ（例えば５Ｖ）、パルス幅Ｗｐ（例えば１μｓｅｃ）の電圧パルス（書き込み用ドレイン電圧）を印加する書き込み用電圧印加処理を行う（ステップ＃５０１）。続いて、書き込み対象セルに接続するワード線にベリファイ用ゲート電圧Ｖｇｖを印加し、書き込み対象セルに接続するビット線にベリファイ用ドレイン電圧Ｖｄｖを印加して、ワード線及びビット線の電圧が安定した後、書き込み対象セルの記憶状態を夫々読み出してＤａｔａ“１０”の記憶状態にあるか否かを判定するベリファイ処理を行う（ステップ＃５０２）。ベリファイ処理の結果、閾値電圧がＤａｔａ“１０”に対応する閾値電圧分布の範囲内に到達していないと判定された書き込み対象セルについては（ステップ＃５０２でＮＧ分岐）、書き込み用ゲート電圧Ｖｇ１０をΔＶｇ１０増加させて書き込み用ゲート電圧Ｖｇ１０として再設定し、再度ステップ＃５０１の書き込み処理を行なう。ステップ＃５０２において、全ての書き込み対象セルの閾値電圧が、Ｄａｔａ“１０”の記憶状態に対応する閾値電圧分布の範囲内にあると判定されるまでステップ＃５０１の書き込み用電圧印加処理及び＃５０２のベリファイ処理を繰り返し実行する。ここで、図１４は、図１３に示す書き込み処理及びベリファイ処理において、書き込み対象セルのワード線及びビット線に印加する書き込み用電圧を時系列的に示す波形図であり、図１４（ａ）は、書き込み対象セルのワード線に印加する書き込み用ゲート電圧の波形を、図１４（ｂ）は、書き込み対象セルのビット線に印加する書き込み用ドレイン電圧の波形を夫々示している。図１４に示すように、書き込み用ゲート電圧は、書き込み処理毎にΔＶｇずつ増加するように設定され、書き込み用ドレイン電圧は、全ての書き込み処理で同じ値に設定されている。
【００１４】
全ての書き込み対象セルの閾値電圧が、Ｄａｔａ“１０”に対応する閾値電圧分布の範囲内に到達した後（ステップ＃５０２でＯＫ分岐）、Ｄａｔａ“１０”の記憶状態にある書き込み対象セルをＤａｔａ“０１”の記憶状態に書き込む（ステップ＃５０３、＃５０４）。具体的には、先ず、書き込み対象セルに接続するワード線に書き込み用ゲート電圧Ｖｇ０１を印加し、ワード線の電圧が安定した後、書き込み対象セルに接続するビット線に、パルス幅Ｗｐ、振幅Ｖｄｐの電圧パルスを印加する書き込み用電圧印加処理を行う（ステップ＃５０３）。続いて、書き込み対象セルに接続するワード線にベリファイ用ゲート電圧Ｖｇｖを印加し、書き込み対象セルに接続するビット線にベリファイ用ドレイン電圧Ｖｄｖを印加して、ワード線及びビット線の電圧が安定した後、書き込み対象セルの記憶状態を夫々読み出してＤａｔａ“０１”の記憶状態にあるか否かを判定するベリファイ処理を行う（ステップ＃５０４）。ベリファイ処理の結果、閾値電圧がＤａｔａ“０１”に対応する閾値電圧分布の範囲内に到達していないと判定された書き込み対象セルについては（ステップ＃５０４でＮＧ分岐）、書き込み用ゲート電圧Ｖｇ０１をΔＶｇ０１増加させて書き込み用ゲート電圧Ｖｇ０１として再設定し、再度ステップ＃５０３の書き込み処理を行なう。ステップ＃５０４において、全ての書き込み対象セルの閾値電圧が、Ｄａｔａ“０１”の記憶状態に対応する閾値電圧分布の範囲内にあると判定されるまでステップ＃５０３の書き込み用電圧印加処理及び＃５０４のベリファイ処理を繰り返し実行する。
【００１５】
引き続き、全ての書き込み対象セルの閾値電圧が、Ｄａｔａ“０１”に対応する閾値電圧分布の範囲内に到達した後（ステップ＃５０４でＯＫ分岐）、Ｄａｔａ“０１”の記憶状態にある書き込み対象セルをＤａｔａ“００”の記憶状態に書き込む（ステップ＃５０５、＃５０６）。具体的には、先ず、書き込み対象セルに接続するワード線に書き込み用ゲート電圧Ｖｇ００を印加し、ワード線の電圧が安定した後、書き込み対象セルに接続するビット線に、パルス幅Ｗｐ、振幅Ｖｄｐの電圧パルスを印加する書き込み用電圧印加処理を行う（ステップ＃５０５）。続いて、書き込み対象セルに接続するワード線にベリファイ用ゲート電圧Ｖｇｖを印加し、書き込み対象セルに接続するビット線にベリファイ用ドレイン電圧Ｖｄｖを印加して、ワード線及びビット線の電圧が安定した後、書き込み対象セルの記憶状態を夫々読み出してＤａｔａ“００”の記憶状態にあるか否かを判定するベリファイ処理を行う（ステップ＃５０６）。ベリファイ処理の結果、閾値電圧がＤａｔａ“００”に対応する閾値電圧分布の範囲内に到達していないと判定された書き込み対象セルについては（ステップ＃５０６でＮＧ分岐）、書き込み用ゲート電圧Ｖｇ００をΔＶｇ００増加させて書き込み用ゲート電圧Ｖｇ００として再設定し、再度ステップ＃５０５の書き込み処理を行なう。ステップ＃５０５の書き込み用電圧印加処理及び＃５０６のベリファイ処理を繰り返し実行し、ステップ＃５０６において、全ての書き込み対象セルの閾値電圧がＤａｔａ“００”の記憶状態に対応する閾値電圧分布の範囲内にあると判定されると、書き込み処理が完了する。
【００１６】
尚、書き込み対象セルを、Ｄａｔａ“１０”の記憶状態に書き込むための書き込み用ゲート電圧Ｖｇ１０、Ｄａｔａ“０１”の記憶状態に書き込むための書き込み用ゲート電圧Ｖｇ０１、及び、Ｄａｔａ“００”の記憶状態に書き込むための書き込み用ゲート電圧Ｖｇ００の関係は、電圧Ｖｇ１０＜電圧Ｖｇ０１＜電圧Ｖｇ００となる。これは、メモリセルの閾値電圧は今回の書き込み処理において制御ゲートに印加する電圧と前回の書き込み処理において制御ゲートに印加した電圧の差に応じて高くなる、即ち、制御ゲートに印加する書き込み用ゲート電圧の増加量だけメモリセルの閾値電圧が高くなることによるものである。具体的には、例えば、メモリセルの制御ゲートに電圧Ｖｇｐを印加して書き込みを行なった後のメモリセルの閾値電圧をＶｔとすると、制御ゲートに印加する電圧の値をΔＶｇだけ増加させて書き込みを行うと、メモリセルの閾値電圧はＶｔからΔＶｇだけ上昇する。
【００１７】
上述したように、４値のメモリセルに対する従来の随時書き込み処理は、Ｄａｔａ“１１”からＤａｔａ“００”に書き込む場合、Ｄａｔａ“１１”からＤａｔａ“１０”への書き込み処理、Ｄａｔａ“１０”からＤａｔａ“０１”への書き込み処理、及び、Ｄａｔａ“０１”からＤａｔａ“００”への書き込み処理を夫々段階的に実施している。同様に、Ｄａｔａ“１１”からＤａｔａ“０１”に書き込む場合は、Ｄａｔａ“１１”からＤａｔａ“１０”への書き込み処理、及び、Ｄａｔａ“１０”からＤａｔａ“０１”への書き込み処理を夫々段階的に実施し、Ｄａｔａ“１１”からＤａｔａ“１０”に書き込む場合は、Ｄａｔａ“１０”への書き込み処理のみを実施する。このため、随時書き込み処理では、書き込み処理完了までに要する時間は、書き込み対象セルの初期の記憶状態から、書き込みデータで規定される選択記憶状態に到達するまでに経由する記憶状態の数が多いほど長くなる。従って、特に、消去状態にあるメモリセルを最も高い閾値電圧を有する記憶状態まで書き込む場合には、書き込み処理完了までに相当時間がかかるという問題があった。
【００１８】
メモリセルの書き込み処理に係る時間を短縮するための技術として、書き込みデータで規定される記憶状態に応じて、書き込み対象セルに接続するワード線に印加する書き込み用ゲート電圧のパルス幅を設定して、書き込み処理を行なう不揮発性半導体記憶装置がある（例えば、特許文献１参照）。
【００１９】
【特許文献１】特開２０００−１４９５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従来の書き込み処理では、書き込み対象セルに接続するワード線に、基準書き込み用ゲート電圧を印加して書き込み処理を実行した後、書き込みが完了していない書き込み対象セルに対し、基準書き込み用ゲート電圧を段階的に少しずつ増加させて書き込み処理を繰り返し行なう。そして、高電圧の基準書き込み用ゲート電圧により書き込み処理を実施すると、メモリセルに過度のストレスがかかりメモリセルの信頼性が損なわれる虞があることから、最初の書き込み処理における基準書き込み用ゲート電圧は、ある程度低く設定することが望ましいといえる。更に、プログラム特性のバラツキによる書き込み処理完了後の書き込み対象セルの閾値電圧のばらつきを抑えて、書き込み処理完了後の書き込み対象セルの閾値電圧分布をタイトにするためには、２回目以降の書き込み処理において、基準書き込み用ゲート電圧の前回の書き込み処理における基準書き込み用ゲート電圧に対する増加量をより細かく設定する必要がある。しかし、最初の書き込み処理において基準書き込み用ゲート電圧をある程度低く設定すると、最初の書き込み処理における書き込み対象セルの閾値電圧と選択記憶状態の閾値電圧の下限値の差が大きくなる。更に、２回目以降の書き込み処理における基準書き込み用ゲート電圧の増加量を小さく設定すると、書き込み対象セルの閾値電圧の上昇幅が少なくなる。全ての書き込み対象セルに対する選択記憶状態への書き込み処理が完了するまでに実行する書き込み処理の回数は、最初の書き込み処理における書き込み対象セルの閾値電圧と選択記憶状態の閾値電圧の下限値の差を、書き込み対象セルの閾値電圧の上昇幅した値に比例する。従って、最初の書き込み処理における書き込み対象セルの閾値電圧と選択記憶状態の閾値電圧の下限値の差が大きくなり、書き込み対象セルの閾値電圧の上昇幅が少なくなることで、全ての書き込み対象セルに対する選択記憶状態への書き込み処理が完了するまでに実行する書き込み処理の回数が相当増大し、書き込み処理完了までにかかる時間が増大するという問題があった。
【００２１】
特に、多値のメモリセルで構成されるメモリセルアレイの場合には、メモリセルが取り得る記憶状態の数が多くなるほど、読み出しマージンを確保するために、各記憶状態に対応する閾値電圧分布の範囲を狭くする必要があるため、書き込み処理時の閾値電圧の変化をより高い精度で制御するために、書き込み用ゲート電圧の増加量をより細かく設定する、或いは、書き込み用ゲート電圧のパルス幅をより狭く設定する等の対策を行なう必要がある。しかし、上述したように、これらの対策によって、書き込み処理の実行回数が増加することから、更に書き込み処理の完了までにかかる時間が長くなるという問題があった。
【００２２】
本発明は上記の問題に鑑みてなされたものであり、その目的は、２値以上のデータを記憶可能なメモリセルの書き込み処理において、書き込み精度を低下させることなく、より少ない処理回数で書き込み処理を完了させることができる不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、１つの第１電極と１対の第２電極と電荷を蓄積可能な１または複数のメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によって制御可能な前記第２電極間の導通状態により規定される２以上の記憶状態を有するメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、同一列にある前記メモリセルの一方の前記第２電極を共通のビット線に接続し、少なくとも同一列または同一行にある前記メモリセルの他方の前記第２電極を共通の接地線に接続してなるメモリセルアレイと、前記メモリセルの内の書き込み対象セルに接続する前記ワード線に書き込み用ゲート電圧を印加し、前記書き込み対象セルに接続する前記ビット線に書き込み用ドレイン電圧を印加して、前記書き込み対象セルの閾値電圧を増加させることにより初期の記憶状態から書き込みデータで規定される選択記憶状態に書き込む書き込み処理を、前記書き込み用ゲート電圧を段階的に増加させながら繰り返し実施する書き込み手段と、を備えた不揮発性半導体記憶装置であって、前記書き込み手段は、基準書き込み用ゲート電圧による最初の前記書き込み処理の実施後に、前記書き込み対象セル夫々の閾値電圧を予め設定された分類用閾値電圧と比較することにより、前記書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する分類手段と、前記分類手段による前記メモリセルの分類後の最初の前記メモリセル群毎の前記書き込み処理において、閾値電圧が最大の前記メモリセル群を除く前記メモリセル群夫々について、前記選択記憶状態にある前記メモリセルの閾値電圧分布の下限値と前記メモリセル群に含まれる前記書き込み対象セルの閾値電圧の上限を設定する前記分類用閾値電圧の差に基づいて、前記書き込み用ゲート電圧のメモリセル群別増加量を設定し、前記基準書き込み用ゲート電圧に前記メモリセル群別増加量を加えた電圧を、前記メモリセル群別の前記基準書き込み用ゲート電圧として再設定する基準書き込み用ゲート電圧再設定手段と、を備え、前記分類手段による前記メモリセルの分類後の２回目以降の前記メモリセル群毎の前記書き込み処理において、前記メモリセル群毎に、前回の前記書き込み処理における前記メモリセル群別の前記基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、前記メモリセル群別に前記書き込み用ゲート電圧を段階的に増加させることを第１の特徴とする。
【００２４】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記分類手段が、前記書き込み対象セル夫々を２つの前記メモリセル群に分類し、前記分類用閾値電圧は、前記基準書き込み用ゲート電圧による前記書き込み処理の最初の実施後における前記書き込み対象セルの予測閾値電圧分布の中央の閾値電圧に設定されていることを第２の特徴とする。
【００２５】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記分類手段が、前記分類用閾値電圧夫々に対応する閾値電圧を有する分類用リファレンスセルを備えることを第３の特徴とする。
【００２６】
上記第１または第２の特徴の本発明に係る不揮発性半導体記憶装置は、前記分類手段が、前記メモリセルが前記選択記憶状態にあるか否かを判定するための前記メモリセルと同じ構造の判定用リファレンスセルの前記第１電極に印加するベリファイ用ゲート電圧を調整して前記判定用リファレンスセルの電流量を制御し、前記ベリファイ用ゲート電圧を調整した前記判定用リファレンスセルを用いて前記書き込み対象セル夫々を前記メモリセル群に分類することを第４の特徴とする。
【００２７】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記分類手段が、前記メモリセルが前記書き込み処理の実施前における前記書き込み対象セルの記憶状態と前記選択記憶状態の間に中間記憶状態がある場合に、前記メモリセルが前記中間記憶状態にあるか否かを判定するための前記中間記憶状態の前記判定用リファレンスセルの前記第１電極に印加する前記ベリファイ用ゲート電圧を調整して前記判定用リファレンスセルの電流量を制御し、前記ベリファイ用ゲート電圧を調整した前記中間記憶状態の前記判定用リファレンスセルを用いて前記書き込み対象セル夫々を前記メモリセル群に分類することを第５の特徴とする。
【００２８】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、１つの第１電極と１対の第２電極と電荷を蓄積可能な１または複数のメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によって制御可能な前記第２電極間の導通状態により規定される２以上の記憶状態を有するメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、同一列にある前記メモリセルの一方の前記第２電極を共通のビット線に接続し、少なくとも同一列または同一行にある前記メモリセルの他方の前記第２電極を共通の接地線に接続してなるメモリセルアレイと、前記メモリセルの内の書き込み対象セルに接続する前記ワード線に書き込み用ゲート電圧を印加し、前記書き込み対象セルに接続する前記ビット線に書き込み用ドレイン電圧を印加して、前記書き込み対象セルの閾値電圧を増加させることにより初期の記憶状態から書き込みデータで規定される選択記憶状態に書き込む書き込み処理を、前記書き込み用ゲート電圧を段階的に増加させながら繰り返し実施する書き込み手段と、を備えた不揮発性半導体記憶装置であって、前記書き込み手段は、基準書き込み用ゲート電圧による最初の前記書き込み処理の実施後に、前記書き込み対象セル夫々の閾値電圧を予め設定された分類用閾値電圧と比較することにより、前記書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する分類手段と、前記分類手段による前記メモリセルの分類後の最初の前記メモリセル群毎の前記書き込み処理において、前記メモリセル群毎に、分類された前記書き込み対象セルの閾値電圧が低い前記メモリセル群ほど前記書き込み用ドレイン電圧の値が大きくなるように、前記メモリセル群別の前記書き込み用ドレイン電圧を夫々再設定する書き込み用ドレイン電圧再設定手段と、を備え、前記分類手段による前記メモリセルの分類後の２回目以降の前記メモリセル群毎の前記書き込み処理において、前回の前記書き込み処理における前記基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、前記書き込み用ゲート電圧を段階的に増加させ、前記書き込み対象セルに接続する前記ワード線に、段階的に増加させた前記書き込み用ゲート電圧を印加し、前記書き込み対象セルに接続する前記ビット線に、前記メモリセル群別に、前記書き込み用ドレイン電圧再設定手段により再設定された前記書き込み用ドレイン電圧を印加して書き込み処理を行なうことを第６の特徴とする。
【００２９】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、１つの第１電極と１対の第２電極と電荷を蓄積可能な１または複数のメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によって制御可能な前記第２電極間の導通状態により規定される２以上の記憶状態を有するメモリセルを、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、同一列にある前記メモリセルの一方の前記第２電極を共通のビット線に接続し、少なくとも同一列または同一行にある前記メモリセルの他方の前記第２電極を共通の接地線に接続してなるメモリセルアレイと、前記メモリセルの内の書き込み対象セルに接続する前記ワード線に書き込み用ゲート電圧を印加し、前記書き込み対象セルに接続する前記ビット線に書き込み用ドレイン電圧を印加して、前記書き込み対象セルの閾値電圧を増加させることにより初期の記憶状態から書き込みデータで規定される選択記憶状態に書き込む書き込み処理を、前記書き込み用ゲート電圧を段階的に増加させながら繰り返し実施する書き込み手段と、を備えた不揮発性半導体記憶装置であって、前記書き込み手段は、基準書き込み用ゲート電圧による最初の前記書き込み処理の実施後に、前記書き込み対象セル夫々の閾値電圧を予め設定された分類用閾値電圧と比較することにより、前記書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する分類手段と、前記分類手段による前記メモリセルの分類後の最初の前記メモリセル群毎の前記書き込み処理において、前記メモリセル群毎に、分類された前記書き込み対象セルの閾値電圧が低い前記メモリセル群ほど、前記書き込み用ゲート電圧及び前記書き込み用ドレイン電圧で規定される書き込み用電圧の印加時間が長くなるように、前記メモリセル群別の前記書き込み用電圧の印加時間を夫々再設定する電圧パルス再設定手段と、を備え、前記分類手段による前記メモリセルの分類後の２回目以降の前記メモリセル群毎の前記書き込み処理において、前回の前記書き込み処理における前記基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、前記書き込み用ゲート電圧を段階的に増加させ、前記書き込み対象セルに接続する前記ワード線及び前記ビット線夫々に、前記電圧パルス再設定手段により再設定された印加時間で前記書き込み用電圧を規定する電圧を印加して書き込み処理を行なうことを第７の特徴とする。
【００３０】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記分類手段が、前記書き込み対象セル夫々について、分類された前記メモリセル群の情報を記憶する特性記憶手段を備えることを第８の特徴とする。
【発明の効果】
【００３１】
上記第１の特徴の不揮発性半導体記憶装置によれば、基準書き込み用ゲート電圧による最初の書き込み処理の実施後に、書き込み対象セル夫々の閾値電圧を予め設定された分類用閾値電圧と比較して、書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する分類手段を備え、メモリセル群別に基準書き込み用ゲート電圧を設定して書き込み処理を行なうので、書き込み対象セルのプログラム特性に応じて基準書き込み用ゲート電圧を設定することができる。特に、分類後の最初の書き込み処理において、書き込み回数が比較的多いと考えられる比較的書き込み特性が遅いメモリセル群ほど、閾値電圧のメモリセル郡別増加量が多くなるように基準書き込み用ゲート電圧を再設定することにより、書き込み特性が遅いメモリセル群ほど、選択記憶状態への書き込み処理完了までにかかる書き込み処理の実行回数を低減し、書き込み処理完了までにかかる時間を低減することができる。これにより、書き込み精度のために、書き込み用ゲート電圧の規定増加量を細かく設定しても、全体として、選択記憶状態への書き込み処理完了までにかかる書き込み処理の実行回数の増加を押さえることが可能になる。
【００３２】
また、上記第６の特徴の不揮発性半導体記憶装置においても同様に、書き込み回数が比較的多いと考えられる比較的書き込み特性が遅いメモリセル群ほど、閾値電圧のメモリセル郡別増加量が多くなるように書き込み用ドレイン電圧を再設定することにより、選択記憶状態への書き込み処理完了までにかかる書き込み処理の実行回数を低減し、書き込み処理完了までにかかる時間を低減することができる。上記第７の特徴の不揮発性半導体記憶装置においても同様に、書き込み回数が比較的多いと考えられる比較的書き込み特性が遅いメモリセル群ほど、閾値電圧のメモリセル郡別増加量が多くなるように書き込み用電圧を再設定することにより、選択記憶状態への書き込み処理完了までにかかる書き込み処理の実行回数を低減し、書き込み処理完了までにかかる時間を低減することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００３４】
〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図６を基に説明する。
【００３５】
先ず、本発明装置の構成について、図１及び図２を基に説明する。ここで、図１は、本発明装置の概略構成を示す概略ブロック図である。
【００３６】
図１に示すように、本発明装置１は、メモリセルアレイ２０、メモリセルアレイ２０のビット線にドレイン電圧を供給するビット線電圧供給回路３０、メモリセルアレイ２０のワード線にゲート電圧を供給するワード線電圧供給回路４０、メモリセルアレイ２０の選択されたビット線から読み出された読み出し電圧とリファレンスセルのビット線から読み出された参照電圧とを比較してメモリセルアレイ２０の選択された複数のメモリセルの記憶状態を検証する複数のセンスアンプで構成されるセンスアンプ回路５０、書き込み処理中に、ワード線に印加する書き込み用ゲート電圧とビット線に印加する書き込み用ドレイン電圧を生成する書き込み用電圧発生回路６０、ベリファイ処理中に、ワード線に印加するベリファイ用ゲート電圧とビット線に印加するベリファイ用ドレイン電圧を生成する読み出し電圧発生回路７０、及び、ビット線電圧供給回路３０、ワード線電圧供給回路４０、センスアンプ回路５０、書き込み用電圧発生回路６０及び読み出し電圧発生回路７０を制御して、書き込み処理、読み出し処理及び消去処理等を行なう制御回路１０を備えて構成される。尚、図１では、複数のアドレス入力信号（図中ＡＤＤ）、複数のデータ入力信号（図中ＤＩ）、複数の制御信号（図中ＣＴＲＬ）等の入力回路、複数のデータ出力信号（図中ＤＯ）等の出力回路、及び、アドレス入力信号のデコーダ回路等の周辺回路の詳細は、公知のフラッシュメモリ等の不揮発性半導体記憶装置と同様であるため、その記載を省略してある。
【００３７】
ここで、図２は、メモリセルアレイ２０の概略構成を示している。図２に示すように、メモリセルアレイ２０は、電荷を蓄積可能な１または複数のフローティングゲート（メモリ機能部）を有し、フローティングゲートに蓄積された電荷の多寡によって制御可能なソース・ドレイン間の導通状態により規定される２以上の記憶状態を有するメモリセルを、（ｎ＋１）×（ｍ＋１）個備えて構成されている。更に、メモリセルアレイ２０は、これらのメモリセルを行及び列方向にマトリクス状に配列し、同一行にあるメモリセルの制御ゲート（第１電極に相当）を夫々共通のワード線ＷＬ０〜ＷＬｎに接続し、行方向に隣接する２つのメモリセル間でソース（第２電極の一つに相当）同士を接続し、同一列にあるメモリセルのドレイン（第２電極の一つに相当）を共通のビット線ＢＬ０〜ＢＬｍに接続し、メモリセルアレイ２０内の全てのメモリセルのソースを共通の接地線ＳＬに接続して構成されている。更に、図示しないが、メモリセルアレイ２０は、メモリセルの記憶状態を判定するために用いるメモリセルと同じ構造のリファレンスセルを備えている。尚、メモリセルアレイ２０及びメモリセルアレイ２０を構成するメモリセルの構成は、従来技術に係る不揮発性半導体記憶装置に設けられているメモリセルアレイの構成と同じである。
【００３８】
制御回路１０は、外部からの書き込み信号（制御信号入力、または、データ入力信号によるコマンド入力による書き込み指示）を受けて、メモリセルの内の書き込み対象セルに接続するワード線に書き込み用ゲート電圧を印加し、書き込み対象セルに接続するビット線に書き込み用ドレイン電圧を印加して、書き込み対象セルの閾値電圧を増加させることにより初期の記憶状態から書き込みデータで規定される選択記憶状態に書き込む書き込み処理を、書き込み用ゲート電圧を段階的に増加させながら繰り返し実施する書き込み手段として機能する。更に、本実施形態の制御回路１０は、図１に示すように、基準書き込み用ゲート電圧による最初の書き込み処理の実施後に、書き込み対象セル夫々の閾値電圧を予め設定された分類用閾値電圧と比較することにより、書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する分類手段１１と、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理において、閾値電圧が最大のメモリセル群を除くメモリセル群夫々について、選択記憶状態にあるメモリセルの閾値電圧分布の下限値とメモリセル群に含まれる書き込み対象セルの閾値電圧の上限を設定する分類用閾値電圧の差に基づいて、書き込み用ゲート電圧のメモリセル群別増加量を設定し、基準書き込み用ゲート電圧にメモリセル群別増加量を加えた電圧を、メモリセル群別の基準書き込み用ゲート電圧として再設定する基準書き込み用ゲート電圧再設定手段１２と、を備え、分類手段１１によるメモリセルの分類後の２回目以降のメモリセル群毎の書き込み処理において、メモリセル群毎に、前回の書き込み処理におけるメモリセル群別の基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、メモリセル群別に書き込み用ゲート電圧を段階的に増加させる制御を行なう。
【００３９】
本実施形態の分類手段１１は、分類用閾値電圧夫々に対応する閾値電圧を有する分類用リファレンスセルを備えて構成されている。更に、本実施形態の分類手段１１は、書き込み対象セル夫々について、分類されたメモリセル群の情報を記憶する特性記憶手段１１ａを備えている。
【００４０】
以下、本発明装置１の制御回路１０による書き込み処理について、図３を基に説明する。ここで、図３は、本実施形態における本発明装置１の書き込み処理の処理手順を示すフローチャートである。
【００４１】
尚、本実施形態では、４値のメモリセルに対する書き込み処理を行なう場合を想定して説明する。ここで、図４は、４値（２ビット）のメモリセルの閾値電圧分布の例を示すグラフであり、図４に示すように、メモリセルの記憶状態を、閾値電圧範囲の低い状態から順に、Ｄａｔａ“１１”（例えば３．０Ｖ以下の閾値電圧範囲）、Ｄａｔａ“１０”（例えば３．７Ｖ以上４．２Ｖ以下の閾値電圧範囲）、Ｄａｔａ“０１”（例えば４．７Ｖ以上５．２Ｖ以下の閾値電圧範囲）、Ｄａｔａ“００”（例えば５．７Ｖ以上の閾値電圧範囲）と対応付けている。また、本実施形態では、メモリセルの初期状態は、図４に示すＤａｔａ“１１”の消去状態であり、書き込みデータで規定される選択記憶状態がＤａｔａ“００”である場合、即ち、書き込み対象セルをＤａｔａ“１１”の消去状態からＤａｔａ“００”のプログラム状態に書き込む場合について説明する。更に、本実施形態では、書き込みデータで規定される選択記憶状態と初期の記憶状態との間に中間記憶状態がある場合、閾値電圧の低い記憶状態から段階的に閾値電圧の高い記憶状態に書き込む随時書き込み処理を行なう。具体的には、最初に、Ｄａｔａ“１１”の消去状態の書き込み対象セルに対するＤａｔａ“１０”を選択記憶状態とする書き込み処理を行なう。そして、Ｄａｔａ“１０”への書き込みが完了した後に、Ｄａｔａ“１０”のプログラム状態の書き込み対象セルに対するＤａｔａ“１０”を初期状態としＤａｔａ“０１”を選択記憶状態とする書き込み処理を行ない、Ｄａｔａ“０１”への書き込みが完了した後に、Ｄａｔａ“０１”のプログラム状態の書き込み対象セルに対するＤａｔａ“０１”を初期状態としＤａｔａ“００”を選択記憶状態とする書き込み処理を行なう。
【００４２】
制御回路１０は、先ず、Ｄａｔａ“１１”の消去状態の書き込み対象セルに対するＤａｔａ“１０”を選択記憶状態とする書き込み処理を行なう（ステップ＃１０１〜＃１０５）。
【００４３】
詳細には、制御回路１０は、書き込み対象セルに接続するワード線に基準書き込み用ゲート電圧を印加し、書き込み対象セルに接続するビット線に書き込み用ドレイン電圧を印加して、書き込み対象セルをＤａｔａ“１１”からＤａｔａ“１０”に書き込む電圧印加処理を行なう（ステップ＃１０１）。
【００４４】
引き続き、制御回路１０は、分類手段１１により、ステップ＃１０１における基準書き込み用ゲート電圧による最初の書き込み処理の実施後に、書き込み対象セル夫々の閾値電圧を分類用リファレンスセルの分類用閾値電圧と比較して、書き込み対象セル夫々を閾値電圧に応じて複数のメモリセル群に分類する（ステップ＃１０２）。本実施形態では、分類手段１１は、書き込み対象セル夫々を２つのメモリセル群に分類する。また、本実施形態では、分類用リファレンスセルの分類用閾値電圧は、基準書き込み用ゲート電圧による書き込み処理の最初の実施後における書き込み対象セルの予測閾値電圧分布の中央の閾値電圧に設定している。ここで、図５は、基準書き込み用ゲート電圧による書き込み処理の最初の実施後における書き込み対象セルの予測閾値電圧分布Ｄ１と、Ｄａｔａ"１０"への書き込み処理完了後の書き込み対象セルの閾値電圧分布Ｄ２を夫々示している。分類手段１１は、書き込み対象セル夫々を、分類用リファレンスセルＲｃの分類用閾値電圧より低い閾値電圧を有する書き込み対象セルを、書き込み特性の遅いメモリセル群Ｍｓに、分類用リファレンスセルＲｃの分類用閾値電圧より高い閾値電圧を有する書き込み対象セルを、書き込み特性の速いメモリセル群Ｍｆに分類する。ここで、更に、メモリセル群Ｍｆに対して、メモリセル群Ｍｆに分類された書き込み対象セルの内、Ｄａｔａ“１０”に書き込まれている書き込み対象セルを除外する。更に、本実施形態の分類手段１１は、書き込み対象セル夫々について、分類されたメモリセル群の情報を特性記憶手段１１ａに記憶する。
【００４５】
引き続き、制御回路１０は、基準書き込み用ゲート電圧再設定手段１２により、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理において、閾値電圧が最大のメモリセル群を除くメモリセル群夫々について、選択記憶状態にあるメモリセルの閾値電圧分布の下限値とメモリセル群に含まれる書き込み対象セルの閾値電圧の上限を設定する分類用閾値電圧の差に基づいて、書き込み用ゲート電圧のメモリセル群別増加量を設定し、基準書き込み用ゲート電圧にメモリセル群別増加量を加えた電圧を、メモリセル群別の基準書き込み用ゲート電圧として再設定する（ステップ＃１０３）。ここでは、書き込み特性の速いメモリセル群Ｍｆを除き、書き込み特性の遅いメモリセル群Ｍｓに対してメモリセル群別増加量を算出する。メモリセル群Ｍｓに対するメモリセル群別増加量は、ここでは、図４及び図５において、Ｄａｔａ“１０”を選択記憶状態とする書き込み処理を行なうことから、Ｄａｔａ“１０”の判定用リファレンスセルＲａの閾値電圧と分類用リファレンスセルＲｃの分類用閾値電圧の差ΔＶｔｈｓｌｏｗで規定する。
【００４６】
引き続き、制御回路１０は、図３に示すように、基準書き込み用ゲート電圧再設定手段１２によって再設定された電圧を用いて、メモリセル群Ｍｓに対する書き込み処理を行なう（ステップ＃１０４）。ここで、図６は、書き込み対象セルに印加する書き込み用電圧の概略波形を示す波形図であり、図６（ａ）は、書き込み対象セルのワード線に印加する書き込み用ゲート電圧の波形を、図６（ｂ）は、書き込み対象セルのビット線に印加する書き込み用ドレイン電圧の波形を夫々示している。尚、各電圧波形の下に図３の対応するステップ番号を記載している。分類手段１１によるメモリセル分類後の最初の書き込み処理では、本実施形態では、メモリセル群Ｍｓに分類された書き込み対象セルに接続するワード線に、基準書き込み用ゲート電圧Ｖｇ１にメモリセル群別増加量ΔＶｔｈｓｌｏｗを加えた基準書き込み用ゲート電圧Ｖｇｓ１を印加し、メモリセル群Ｍｓに分類された書き込み対象セルに接続するビット線に、書き込み用ドレイン電圧Ｖｄを印加する。更に、制御回路１０は、各書き込み対象セルの閾値電圧を図５に示す判定用リファレンスセルＲａの閾値電圧と比較して、書き込み対象セルがＤａｔａ“１０”の記憶状態にあるか否かを判定するベリファイ処理を行なう（ステップ＃１０５）。制御回路１０は、ベリファイ処理において、判定用リファレンスセルＲａの閾値電圧より高い閾値電圧を持つと判定された書き込み対象セルを、Ｄａｔａ“１０”への書き込み処理における書き込み対象から除外する。制御回路１０は、判定用リファレンスセルＲａの閾値電圧より低い閾値電圧を持つと判定された書き込み対象セルに対し、再度、Ｄａｔａ“１０”への書き込み処理を行なう（ステップ＃１０５でＮＧ分岐）。
【００４７】
制御回路１０は、ステップ＃１０５のベリファイ処理でＤａｔａ“１０”への書き込みが完了していないと判定された書き込み対象セルに対し、メモリセル群毎に、前回の書き込み処理（ステップ＃１０４）におけるメモリセル群別の基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、メモリセル群別に書き込み用ゲート電圧を段階的に増加させる（ステップ＃１０３）。そして、制御回路１０は、段階的に増加させた書き込み用ゲート電圧を用いて、メモリセル群別に電圧印加処理を行なう（ステップ＃１０４）。具体的には、図６に示すように、特性記憶手段１１ａに記憶されている情報を基に、メモリセル群Ｍｓに分類された書き込み対象セルに接続するワード線に、前回のメモリセル群Ｍｓに対する書き込み処理で用いた基準書き込み用ゲート電圧Ｖｇｓ１に規定増加量ΔＶｇを加えた書き込み用ゲート電圧Ｖｇｓ２を印加し、ビット線に書き込み用ドレイン電圧Ｖｄを印加する。また、特性記憶手段１１ａに記憶されている情報を基に、メモリセル群Ｍｆに分類された書き込み対象セルに接続するワード線に、前回のメモリセル群Ｍｆに対する書き込み処理で用いた基準書き込み用ゲート電圧Ｖｇ１に規定増加量ΔＶｇを加えた書き込み用ゲート電圧Ｖｇ２を印加し、ビット線に書き込み用ドレイン電圧Ｖｄを印加する。引き続き、制御回路１０は、各書き込み対象セルの閾値電圧を図５に示す判定用リファレンスセルＲａの閾値電圧と比較して、書き込み対象セルがＤａｔａ“１０”の記憶状態にあるか否かを判定するベリファイ処理を行なう（ステップ＃１０５）。
【００４８】
制御回路１０は、ステップ＃１０５のベリファイ処理において、全ての書き込み対象セルがＤａｔａ“１０”の記憶状態にあると判定されるまで、書き込み処理を実行する毎にメモリセル群別の書き込み用ゲート電圧を規定増加量ΔＶｇずつ増加させながら、ステップ＃１０３〜＃１０５を繰り返し実行する。
【００４９】
制御回路１０は、ステップ＃１０５のベリファイ処理において、全ての書き込み対象セルがＤａｔａ“１０”の記憶状態にあると判定されると（ステップ＃１０５でＯＫ分岐）、ステップ＃１０３〜＃１０５と同様の手順で、Ｄａｔａ“１０”の記憶状態にある全ての書き込み対象セルに対し、Ｄａｔａ“１０”を初期状態としＤａｔａ“０１”を選択記憶状態とする書き込み処理を実行する（ステップ＃１０６〜＃１０８）。尚、Ｄａｔａ“０１”を選択記憶状態とする書き込み処理における書き込み用ゲート電圧の設定は、本実施形態では、ステップ＃１０２において特性記憶手段１１ａが記憶した分類手段１１によるメモリセル群の分類に基づいて行なう。
【００５０】
更に、制御回路１０は、ステップ＃１０８のベリファイ処理において、全ての書き込み対象セルがＤａｔａ“０１”の記憶状態にあると判定されると（ステップ＃１０８でＯＫ分岐）、ステップ＃１０６〜＃１０８と同様の手順で、Ｄａｔａ“０１”の記憶状態にある全ての書き込み対象セルに対し、Ｄａｔａ“０１”を初期状態としＤａｔａ“００”を選択記憶状態とする書き込み処理を実行する（ステップ＃１０９〜＃１１１）。
【００５１】
以上より、本実施形態の本発明装置１は、メモリセル群Ｍｓに分類された書き込み特性の遅い書き込み対象セルに対し、メモリセル群別増加量ΔＶｔｈｓｌｏｗを用いて書き込み用ゲート電圧を設定することで、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理において、書き込み特性の遅いメモリセル群の書き込み対象セルの閾値電圧の増加量を大きくすることができる。これによって、書き込み処理完了までに実行する書き込み処理回数が多いと考えられるメモリセル群Ｍｓに分類された書き込み特性の遅い書き込み対象セルについて、書き込み処理完了までの書き込み処理の実行回数を低減することが可能になり、書き込み処理全体での処理時間を短縮することができる。
【００５２】
より具体的には、本発明装置１では、基準書き込み用ゲート電圧のパルス幅をＰ［μｓ］、１度のベリファイ処理にかかる時間をＶ［μｓ］、基準書き込み用ゲート電圧の電圧パルスの印加回数をＮ［回］とすると、書き込み用電圧印加処理及びベリファイ処理にかかる時間は、従来技術では（Ｐ＋Ｖ）×Ｎ［μｓ］となるが、本発明装置１の場合、（ｎＰ＋Ｖ）×Ｎ／ｎとなる（ｎは分類するメモリセル群の数）。従って、例えば、基準書き込み用ゲート電圧のパルス幅を２［μｓ］、１度のベリファイ処理にかかる時間を１［μｓ］、基準書き込み用ゲート電圧の電圧パルスの印加回数を３０［回］、メモリセル群の数を２とすると、書き込み用電圧印加処理及びベリファイ処理にかかる時間は、従来技術では９０［μｓ］であるところ、本発明装置１では７５［μｓ］となり、書き込み時間を８４％短縮できる。
【００５３】
〈第２実施形態〉
本発明装置の第２実施形態について、図１、図４及び図５を基に説明する。尚、本実施形態では、本発明装置の分類手段の構成が上記第１実施形態とは異なる場合について説明する。上記第１実施形態では、書き込み対象セルをメモリセル群に分類するために、専用の分類用リファレンスセルを設けたが、本実施形態では、メモリセルアレイ２０に予め備えられている選択記憶状態に対応する判定用リファレンスセルを用いて書き込み対象セルの分類を行なう。
【００５４】
本実施形態の分類手段１１は、メモリセルが選択記憶状態にあるか否かを判定するためのメモリセルと同じ構造の判定用リファレンスセルの制御ゲートに印加するベリファイ用ゲート電圧を調整して判定用リファレンスセルの電流量を制御し、調整したベリファイ用ゲート電圧を印加した判定用リファレンスセルを用いて書き込み対象セル夫々をメモリセル群に分類する。具体的には、例えば、図４において、Ｄａｔａ“１１”の消去状態の書き込み対象セルに対し、Ｄａｔａ“１０”を選択記憶状態とする書き込み処理を行なう場合、Ｄａｔａ“１０”の記憶状態の閾値電圧分布の下限値を規定する判定用リファレンスセルの制御ゲートに、ベリファイ用ゲート電圧より高い分類用ゲート電圧を印加する。分類用ゲート電圧の値は、例えば、図５において、制御ゲートに分類用ゲート電圧を印加したときの判定用リファレンスセルＲａの電流量が分類用閾値電圧に対応する電流量となるように、予め実験的に求めた値に設定する。
【００５５】
〈第３実施形態〉
本発明装置の第３実施形態について、図１及び図４を基に説明する。尚、本実施形態では、本発明装置の分類手段の構成が上記第１及び第２実施形態とは異なる場合について説明する。上記第１実施形態では、書き込み対象セルをメモリセル群に分類するために、専用の分類用リファレンスセルを設け、上記第２実施形態では、選択記憶状態に対応する判定用リファレンスセルの制御ゲートに印加するベリファイ用ゲート電圧を調整して分類用リファレンスセルとして用いたが、本実施形態では、メモリセルアレイ２０に予め備えられている選択記憶状態に対応する判定用リファレンスセルとは異なる他の判定用リファレンスセルを用いて書き込み対象セルの分類を行なう。
【００５６】
本実施形態の分類手段１１は、メモリセルが書き込み処理の実施前における書き込み対象セルの記憶状態と選択記憶状態の間に中間記憶状態がある場合に、メモリセルが中間記憶状態にあるか否かを判定するための中間記憶状態の判定用リファレンスセルの制御ゲートに印加するベリファイ用ゲート電圧を調整して判定用リファレンスセルの電流量を制御し、調整したベリファイ用ゲート電圧を印加した中間記憶状態の判定用リファレンスセルを用いて書き込み対象セル夫々をメモリセル群に分類する。具体的には、例えば、図４において、Ｄａｔａ“１１”の消去状態の書き込み対象セルに対し、Ｄａｔａ“０１”を選択記憶状態とする書き込み処理を行なう場合、Ｄａｔａ“１１”の消去状態とＤａｔａ“０１”の選択記憶状態の間には、Ｄａｔａ“１０”の中間記憶状態がある。ここでは、制御ゲートにベリファイ用ゲート電圧を調整した分類用ゲート電圧を印加したＤａｔａ“１０”の判定用リファレンスセルＡを、分類用リファレンスセルとして用いる。そして、分類用ゲート電圧の値は、制御ゲートに分類用ゲート電圧を印加したときの判定用リファレンスセルＡの電流量が分類用閾値電圧に対応する電流量となるように、予め実験的に求めた値に設定する。尚、分類用ゲート電圧は、ベリファイ用ゲート電圧と同じ値であっても良い。
【００５７】
〈第４実施形態〉
本発明装置の第４実施形態について、図３、図７及び図８を基に説明する。尚、本実施形態では、上記第１〜第３実施形態とは、本発明装置の書き込み手段（制御回路１０）が生成する書き込み用ゲート電圧及び書き込み用ドレイン電圧で規定される書き込み用電圧の波形が異なる場合について説明する。詳細には、上記第１〜第３実施形態では、メモリセル群別に書き込み用ゲート電圧の電圧値を調整して書き込み処理を行なったが、本実施形態では、メモリセル群別に書き込み用ドレイン電圧の電圧値を調整して書き込み処理を行なう。
【００５８】
本実施形態の本発明装置の構成について、図７を基に説明する。ここで、図７は、本実施形態における本発明装置の概略構成を示す概略ブロック図である。尚、本発明装置１のメモリセルアレイ２０、ビット線電圧供給回路３０、ワード線電圧供給回路４０、センスアンプ回路５０、書き込み用電圧発生回路６０及び読み出し電圧発生回路７０の構成は、上記第１〜第３実施形態における本発明装置１の各構成と同じである。
【００５９】
図７に示すように、本発明装置１の制御回路１０は、上記第１〜第３実施形態の何れかの分類手段と同じ構成の分類手段１１と、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理において、メモリセル群毎に、分類された書き込み対象セルの閾値電圧が低いメモリセル群ほど書き込み用ドレイン電圧の値が大きくなるように、メモリセル群別の書き込み用ドレイン電圧を夫々再設定する書き込み用ドレイン電圧再設定手段１３と、を備え、分類手段１１によるメモリセルの分類後の２回目以降のメモリセル群毎の書き込み処理において、前回の書き込み処理における基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、書き込み用ゲート電圧を段階的に増加させ、書き込み対象セルに接続するワード線に、段階的に増加させた書き込み用ゲート電圧を印加し、書き込み対象セルに接続するビット線に、メモリセル群別に、書き込み用ドレイン電圧再設定手段１３により再設定された書き込み用ドレイン電圧を印加して書き込み処理を行なうように構成されている。
【００６０】
以下、本実施形態の本発明装置１の制御回路１０による書き込み処理について、図３及び図８を基に説明する。
【００６１】
本実施形態の制御回路１０は、図３に示すように、先ず、基準書き込み用ゲート電圧による書き込み処理（ステップ＃１０１）を実行し、続いて、上記第１〜第３実施形態の何れかの分類手段１１により、書き込み対象セルを２つのメモリセル群に分類する（ステップ＃１０２）。
【００６２】
引き続き、本実施形態の制御回路１０は、書き込み用ドレイン電圧再設定手段１３により、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理（ステップ＃１０３）において、メモリセル群毎に、分類された書き込み対象セルの閾値電圧が低いメモリセル群ほど書き込み用ドレイン電圧の値が大きくなるように、メモリセル群別の書き込み用ドレイン電圧を夫々再設定する。引き続き、本実施形態の制御回路１０は、図３に示すように、書き込み用ドレイン電圧再設定手段１３によって再設定された電圧を用いて、メモリセル群別の書き込み処理を行なう（ステップ＃１０４）。
【００６３】
ここで、図８は、書き込み対象セルに印加する書き込み用電圧の概略波形を示す波形図であり、図８（ａ）は、書き込み対象セルのワード線に印加する書き込み用ゲート電圧の波形を、図８（ｂ）は、書き込み対象セルのビット線に印加する書き込み用ドレイン電圧の波形を夫々示している。尚、各電圧波形の下に図３の対応するステップ番号を記載している。より具体的には、図５に示す書き込み特性の遅いメモリセル群Ｍｓに対しては、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理における書き込み対象セルの閾値電圧の増加量が大きくなるように、メモリセル群別の書き込み用ドレイン電圧として、通常の書き込み用ドレイン電圧より高い書き込み用ドレイン電圧Ｖｄｓを設定する。尚、書き込み用ドレイン電圧Ｖｄｓの値は、本実施形態では、メモリセル群Ｍｓの閾値電圧のメモリセル群別増加量が、分類用閾値電圧と選択記憶状態の閾値電圧分布の下限値の差となるように、予め実験的に求めた値に設定する。図５に示す書き込み特性の速いメモリセル群Ｍｆに対しては、書き込み精度を維持するために、メモリセル群別の書き込み用ドレイン電圧として、通常の書き込み用ドレイン電圧と同じ値の書き込み用ドレイン電圧Ｖｄｆを設定する。
【００６４】
更に、本実施形態の制御回路１０は、分類手段１１によるメモリセルの分類後の２回目以降のメモリセル群毎の書き込み処理（ステップ＃１０３）において、前回の書き込み処理における基準書き込み用ゲート電圧に予め設定された規定増加量ΔＶｇを加えることにより、書き込み用ゲート電圧をＶｇ０〜Ｖｇｎに段階的に増加させる。そして、本実施形態の制御回路１０は、書き込み対象セルに接続するワード線に、段階的に増加させた書き込み用ゲート電圧Ｖｇを印加し、特性記憶手段１１ａに記憶されている情報を基に、メモリセル群Ｍｆに分類された書き込み対象セルに接続するビット線に書き込み用ドレイン電圧Ｖｄｆを、メモリセル群Ｍｓに分類された書き込み対象セルに接続するビット線に書き込み用ドレイン電圧Ｖｄｓを印加して書き込み処理を行なう。
【００６５】
引き続き、制御回路１０は、各書き込み対象セルの閾値電圧を図５に示す判定用リファレンスセルＲａの閾値電圧と比較して、書き込み対象セルがＤａｔａ“１０”の記憶状態にあるか否かを判定するベリファイ処理を行なう（ステップ＃１０５）。更に、制御回路１０は、ステップ＃１０５のベリファイ処理において、全ての書き込み対象セルがＤａｔａ“１０”の記憶状態にあると判定されるまで、書き込み処理を実行する毎にメモリセル群別の書き込み用ゲート電圧を規定増加量ΔＶｇずつ増加させながら、ステップ＃１０３〜＃１０５を繰り返し実行する。更に、制御回路１０は、ステップ＃１０３〜＃１０５と同様の手順で、Ｄａｔａ“１０”の記憶状態にある全ての書き込み対象セルに対し、Ｄａｔａ“０１”を選択記憶状態とする書き込み処理を実行する（ステップ＃１０６〜＃１０８）。ステップ＃１０８のベリファイ処理において、全ての書き込み対象セルがＤａｔａ“０１”の記憶状態にあると判定されると（ステップ＃１０８でＯＫ分岐）、ステップ＃１０６〜＃１０８と同様の手順で、Ｄａｔａ“０１”の記憶状態にある全ての書き込み対象セルに対し、Ｄａｔａ“００”を選択記憶状態とする書き込み処理を実行する（ステップ＃１０９〜＃１１１）。
【００６６】
以上より、本実施形態の本発明装置１は、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理において、書き込み特性の遅いメモリセル群ほど書き込み対象セルの閾値電圧の増加量が大きくなるようにメモリセル群別の書き込み用ドレイン電圧の値が高くなるように設定するので、書き込み特性の遅いメモリセルほど書き込み処理完了までの書き込み処理の実行回数を低減することが可能になり、書き込み処理全体での処理時間を短縮することができる。
【００６７】
〈第５実施形態〉
本発明装置の第５実施形態について、図３、図９及び図１０を基に説明する。尚、本実施形態では、上記第１〜第４実施形態とは、本発明装置の書き込み手段（制御回路１０）が生成する書き込み用ゲート電圧及び書き込み用ドレイン電圧で規定される書き込み用電圧の波形が異なる場合について説明する。詳細には、上記第１〜第３実施形態では、書き込み用ゲート電圧の電圧値を調整して書き込み処理を行い、上記第４実施形態では、書き込み用ドレイン電圧の電圧値を調整して書き込み処理を行なったが、本実施形態では、書き込み用電圧の印加時間を調整して書き込み処理を行う。
【００６８】
本実施形態の本発明装置の構成について、図９を基に説明する。ここで、図９は、本実施形態における本発明装置の概略構成を示す概略ブロック図である。尚、本発明装置１のメモリセルアレイ２０、ビット線電圧供給回路３０、ワード線電圧供給回路４０、センスアンプ回路５０、書き込み用電圧発生回路６０及び読み出し電圧発生回路７０の構成は、上記第１〜第４実施形態における本発明装置１の各構成と同じである。
【００６９】
図９に示すように、本発明装置１の制御回路１０は、上記第１〜第３実施形態の何れかの分類手段と同じ構成の分類手段１１と、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理において、メモリセル群毎に、分類された書き込み対象セルの閾値電圧が低いメモリセル群ほど、書き込み用ゲート電圧及び書き込み用ドレイン電圧で規定される書き込み用電圧の印加時間が長くなるように、メモリセル群別の書き込み用電圧の印加時間を夫々再設定する電圧パルス再設定手段１４と、を備え、分類手段１１によるメモリセルの分類後の２回目以降のメモリセル群毎の書き込み処理において、前回の書き込み処理における基準書き込み用ゲート電圧に予め設定された規定増加量を加えることにより、書き込み用ゲート電圧を段階的に増加させ、書き込み対象セルに接続するワード線及びビット線夫々に、電圧パルス再設定手段１４により再設定された印加時間で書き込み用電圧を規定する電圧を印加して書き込み処理を行なうように構成されている。ここで、書き込み用電圧は、書き込み対象セルに対し書き込み用ゲート電圧と書き込み用ドレイン電圧が同時に印加されている状態を示し、書き込み用電圧の印加時間は、書き込み対象セルに対し書き込み用ゲート電圧と書き込み用ドレイン電圧が同時に印加される時間で規定する。
【００７０】
以下、本実施形態の本発明装置１の制御回路１０による書き込み処理について、図３及び図１０を基に説明する。
【００７１】
本実施形態の制御回路１０は、図３に示すように、先ず、基準書き込み用ゲート電圧による書き込み処理（ステップ＃１０１）を実行し、続いて、上記第１〜第３実施形態の何れかの分類手段１１により、書き込み対象セルを２つのメモリセル群に分類する（ステップ＃１０２）。
【００７２】
引き続き、本実施形態の制御回路１０は、電圧パルス再設定手段１４により、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理（ステップ＃１０３）において、メモリセル群毎に、分類された書き込み対象セルの閾値電圧が低いメモリセル群ほど書き込み用電圧の印加時間が長くなるように、メモリセル群別の書き込み用電圧の印加時間を夫々再設定する。引き続き、本実施形態の制御回路１０は、電圧パルス再設定手段１４によって再設定された書き込み用電圧を用いて、メモリセル群別の書き込み処理を行なう（ステップ＃１０４）。
【００７３】
ここで、図１０は、書き込み対象セルに印加する書き込み用電圧の概略波形を示す波形図であり、図１０（ａ）は、書き込み対象セルのワード線に印加する書き込み用ゲート電圧の波形を、図１０（ｂ）は、書き込み対象セルのビット線に印加する書き込み用ドレイン電圧の波形を夫々示している。尚、各電圧波形の下に図３の対応するステップ番号を記載している。より具体的には、図５に示す書き込み特性の遅いメモリセル群Ｍｓに対しては、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理における書き込み対象セルの閾値電圧の増加量が大きくなるように、メモリセル群別の書き込み用ドレイン電圧として、パルス幅の長い書き込み用ドレイン電圧Ｖｄｓを設定する。図５に示す書き込み特性の速いメモリセル群Ｍｆに対しては、書き込み精度を維持するために、メモリセル群別の書き込み用ドレイン電圧として、書き込み用ドレイン電圧Ｖｄｓのパルス幅より短いパルス幅を有する書き込み用ドレイン電圧Ｖｄｆを設定する。尚、書き込み用ドレイン電圧Ｖｄｓ及び書き込み用ドレイン電圧Ｖｄｆのパルス幅は、本実施形態では、メモリセル群Ｍｓの閾値電圧のメモリセル群別増加量が、分類用閾値電圧と選択記憶状態の閾値電圧分布の下限値の差となるように、予め実験的に求めた値に設定する。
【００７４】
更に、本実施形態の制御回路１０は、分類手段１１によるメモリセルの分類後の２回目以降のメモリセル群毎の書き込み処理（ステップ＃１０３）において、前回の書き込み処理における基準書き込み用ゲート電圧に予め設定された規定増加量ΔＶｇを加えることにより、書き込み用ゲート電圧をＶｇ０〜Ｖｇｎに段階的に増加させる。そして、本実施形態の制御回路１０は、書き込み対象セルに接続するワード線に、段階的に増加させた書き込み用ゲート電圧Ｖｇを印加し、特性記憶手段１１ａに記憶されている情報を基に、メモリセル群Ｍｆに分類された書き込み対象セルに接続するビット線に書き込み用ドレイン電圧Ｖｄｆを、メモリセル群Ｍｓに分類された書き込み対象セルに接続するビット線に書き込み用ドレイン電圧Ｖｄｓを印加して書き込み処理を行なう。
【００７５】
尚、本実施形態では、メモリセル群毎に書き込み用ドレイン電圧のパルス幅を調整して書き込み用電圧の印加時間を調整したが、これに限るものではなく、メモリセル群毎に書き込み用ゲート電圧のパルス幅を調整して書き込み用電圧の印加時間を調整しても良いし、書き込み用ゲート電圧及び書き込み用ドレイン電圧夫々の印加タイミングを制御して書き込み用ゲート電圧と書き込み用ドレイン電圧が同時に印加される時間を調整することで、書き込み用電圧の印加時間を調整しても良い。
【００７６】
以上より、本実施形態の本発明装置１は、分類手段１１によるメモリセルの分類後の最初のメモリセル群毎の書き込み処理において、書き込み特性の遅いメモリセル群ほど書き込み対象セルの閾値電圧の増加量が大きくなるようにメモリセル群別の書き込み用電圧の印加時間が長くなるように設定するので、書き込み特性の遅いメモリセルほど書き込み処理完了までの書き込み処理の実行回数を低減することが可能になり、書き込み処理全体での処理時間を短縮することができる。
【００７７】
〈別実施形態〉
〈１〉上記各実施形態では、書き込み対象セルを２つのメモリセル群に分類したが、これに限るものではなく、書き込み対象セルの特性のばらつき、書き込み対象セルの最初の書き込み処理後の閾値電圧分布、書き込みデータで規定される選択記憶状態の閾値電圧範囲等を考慮して、３以上のメモリセル群に分類しても良い。
【００７８】
〈２〉上記各実施形態では、図２に示すメモリセルアレイ２０が、同一列にあるメモリセルの一方の第２電極（ドレイン）を共通のビット線に接続し、全てのメモリセルの他方の第２電極（ソース）を共通の接地線に接続して構成されている場合について説明したが、本発明装置１内に設けられるメモリセルアレイの構造はこれに限るものではない。例えば、メモリセルの他方の第２電極（ソース）を列毎または行毎に異なる接地線に接続するように構成しても良い。また、図２に示すメモリセルアレイ２０は、行方向に隣接するメモリセルの一方の第２電極（ドレイン）を互いに接続しているが、行毎に、各別に異なるビット線に接続するように構成しても良い。また、上記各実施形態では、４値のメモリセルを用いたメモリセルアレイを備える場合を想定して説明したが、これに限られるものではなく、２値のメモリセル等、他の多値のメモリセルを用いたメモリセルアレイを備える場合にも、本発明装置１を適用できる。
【図面の簡単な説明】
【００７９】
【図１】本発明に係る不揮発性半導体記憶装置の第１実施形態における主要構成を示す概略ブロック図
【図２】不揮発性半導体記憶装置のメモリセルアレイの構成例を示す概略回路図
【図３】本発明に係る不揮発性半導体記憶装置の第１実施形態における書き込み処理の処理手順を示すフローチャート
【図４】４値のメモリセルの閾値電圧分布の例を示すグラフ
【図５】基準書き込み用ゲート電圧による最初の書き込み処理後の書き込み対象セルの予測閾値電圧分布と、書き込み処理完了後の書き込み対象セルの閾値電圧分布を示すグラフ
【図６】本発明に係る不揮発性半導体記憶装置の第１実施形態において書き込み対象セルに印加する書き込み用電圧の概略波形を示す波形図
【図７】本発明に係る不揮発性半導体記憶装置の第４実施形態における主要構成を示す概略ブロック図
【図８】本発明に係る不揮発性半導体記憶装置の第４実施形態において書き込み対象セルに印加する書き込み用電圧の概略波形を示す波形図
【図９】本発明に係る不揮発性半導体記憶装置の第５実施形態における主要構成を示す概略ブロック図
【図１０】本発明に係る不揮発性半導体記憶装置の第５実施形態において書き込み対象セルに印加する書き込み用電圧の概略波形を示す波形図
【図１１】メモリセルの概略構成例を示す模式図
【図１２】２値のメモリセルの閾値電圧分布の例を示すグラフ
【図１３】従来技術に係る不揮発性半導体記憶装置の書き込み処理の処理手順を示すフローチャート
【図１４】従来技術に係る不揮発性半導体記憶装置の書き込み処理において、ワード線及びビット線に印加される電圧パルスを時系列的に示す波形図
【符号の説明】
【００８０】
１    本発明に係る不揮発性半導体記憶装置
１０  制御回路
１１  分類手段
１２  基準書き込み用ゲート電圧再設定手段
１３  書き込み用ドレイン電圧再設定手段
１４  電圧パルス再設定手段
２０  メモリセルアレイ
３０  ビット線電圧供給回路
４０  ワード線電圧供給回路
５０  センスアンプ回路
６０  書き込み用電圧発生回路
７０  読み出し電圧発生回路
Ｄ１、Ｄ２  閾値電圧分布
【図１】
2008130182.tif 000003
【図２】
2008130182.tif 000004
【図３】
2008130182.tif 000005
【図４】
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【図５】
2008130182.tif 000007
【図６】
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【図７】
2008130182.tif 000009
【図８】
2008130182.tif 000010
【図９】
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【図１０】
2008130182.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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