(57)【要約】【課題】半導体装置に形成されている内部回路をＥＳＤによる高電圧から保護する保護回路を小型化する。【解決手段】保護用のＭＯＳのドレイン領域３２に、ドレイン領域３２を通過する電流経路４４を蛇行させるパターンの絶縁領域４０，４２を配置する。絶縁領域４０，４２のパターン形状を調整することによって、ブレークダウンしたＭＯＳの抵抗値を調整することができる。大きな抵抗が必要とされる場合でも、ドレイン領域３２を長くする必要がない。【選択図】  図３
2008227197.tif 000002
【特許請求の範囲】
【請求項１】
入力パッドと、
その入力パッドに接続されている内部回路と、
その入力パッドに接続される外部配線を介してその入力パッドに異常な高電圧が印加されたときに前記内部回路を保護する保護回路を備えた半導体装置であり、
その保護回路は、前記入力パッドと接地用パッドの間に、前記内部回路と並列に接続されているＭＯＳで構成されており、
そのＭＯＳのドレイン領域に、そのドレイン領域を通過する電流経路を蛇行させるパターンの絶縁領域が配置されていることを特徴とする半導体装置。
【請求項２】
前記ドレイン領域は、半導体基板の表面の所定範囲を表面に沿って伸びる層で形成されており、
半導体基板の表面から前記層の底にまで達するフィールド酸化膜によって、電流経路を蛇行させる絶縁領域が形成されていることを特徴とする請求項１の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、半導体装置内に形成されている回路を保護する保護回路が半導体装置内に形成されている半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、半導体装置に必要な機能を実現する回路（以下では内部回路という）と、半導体装置と外部装置を接続する外部配線を接続固定するための入力パッドを備えており、内部回路と入力パッドの間を内部配線で接続している。
半導体装置を使用する場合、入力パッドに接続されている外部配線に異常な高電圧が印加されることがある。例えば、帯電した静電気が外部配線に放電することによって非常に大きな電圧が印加されることがある。
入力パッドに接続されている外部配線に静電気等に起因して異常な高電圧が印加されると、内部回路が損傷することがある。特に、内部回路がゲート絶縁膜を利用していると、そのゲート絶縁膜に高電圧が作用してゲート絶縁膜が破壊されやすい。
【０００３】
そこで、半導体装置内に保護回路を形成する技術が知られており、その一例が特許文献１に開示されている。この技術では、入力パッドと接地用パッドの間に保護回路を形成する。保護回路は、保護回路で保護する内部回路に対して並列に接続されている。保護回路は、ＭＯＳで構成することができる。保護する内部回路に対して並列に接続されたＭＯＳで入力パッドと接地用パッドを接続しておくと、外部配線を介して入力パッドに異常な高電圧が印加されると保護用のＭＯＳがブレークダウンする。この結果、内部回路に異常な高電圧が印加されることを防止することができる。
【０００４】
【特許文献１】特開２００４−２７３９７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
保護回路にＭＯＳを利用すると、入力パッドに異常な高電圧が印加されたときにＭＯＳがブレークダウンすることから、内部回路を異常な高電圧から保護することができる。内部回路を適切に保護するためには、ＭＯＳがブレークダウンした後のＭＯＳの抵抗値も重要である。ブレークダウンしたＭＯＳの抵抗値によってスナップバック波形の傾きが変化する性質があり、その傾きが適値に調整されているときに内部回路（特にゲート絶縁膜）を適切に保護することができるからである。
【０００６】
ブレークダウンしたＭＯＳの抵抗値は、主としてドレイン領域の距離によって決まる。ここでいうドレイン領域は、ドレイン配線が接続されるドレインコンタクトと、ゲート電極に対向しているためにゲート電位によって反転層が形成される領域の間に存在する領域をいう。
ブレークダウンしたＭＯＳの抵抗値を適値に調整するためにはドレイン領域を長くしなければならないことがある。この場合、ドレインコンタクトとゲート電極の間の距離を長く取る必要が生じ、保護用ＭＯＳを形成する範囲が大型化する。保護用ＭＯＳの形成範囲が大型化すると、半導体装置が大型化し、半導体装置の製造コストが上昇する。
ブレークダウン後に大きな抵抗値が必要とされる保護用のＭＯＳを、小さな面積内に形成する技術が必要とされている。
【課題を解決するための手段】
【０００７】
本発明は、入力パッドと、その入力パッドに接続されている内部回路と、その入力パッドに接続される外部配線を介してその入力パッドに異常な高電圧が印加されたときに内部回路を保護する保護回路を備えている半導体装置に関する。その保護回路は、入力パッドと接地用パッドの間に、内部回路と並列に接続されているＭＯＳで構成されている。半導体装置を使用する場合には、接地用パッドにアース線が接続される。
本発明では、保護用のＭＯＳのドレイン領域に、そのドレイン領域を通過する電流経路を蛇行させるパターンの絶縁領域が配置されていることを特徴とする。
ドレイン領域に電流経路を蛇行させる絶縁領域を配置すると、短いドレイン領域内に長い電流経路を確保することができ、大きな抵抗値に調整することができる。
【０００８】
ドレイン領域は、半導体基板の表面の所定範囲を表面に沿って伸びる層で形成することができる。この場合は、半導体基板の表面からドレイン領域を形成している層の底にまで達するフィールド酸化膜によって、電流経路を蛇行させる絶縁領域を形成することができる。フィールド酸化膜は、半導体基板の厚み方向に侵入する性質を持っており、ドレイン領域を形成している層の底にまで到達させることができる。半導体基板を平面視したときのフィールド酸化膜のパターンは任意に調整することができる。ドレイン領域内に、一対の櫛歯形状のフィールド酸化膜を向かい合わせて形成すると、電流経路を蛇行させるパターンの絶縁領域を用意に形成することができる。
【発明の効果】
【０００９】
本発明によると、保護用ＭＯＳを小型化することができる。１枚のウェーハから製造可能な半導体装置の数を増やすことができ、半導体装置の製造コストを低減することができる。
フィールド酸化膜によって絶縁領域を形成すると、フィールド酸化膜は多くの場合に内部回路を形成するのに必要な部材であることから、余分の工程、あるいは余分のマスクを必要とせずに、小型のＭＯＳの抵抗値を必要な値に調整することができる。
【発明を実施するための最良の形態】
【００１０】
下記の実施例に記載の技術の主要な特徴について列記する。
（形態１）ドレイン領域内に一対の櫛歯形状のフィールド酸化膜が向かい合わせて配置されている。
（形態２）保護する内部回路はゲート絶縁膜を備えている。ドレイン領域に形成されている絶縁領域のパターンは、ゲート絶縁膜の厚みにあわせて調整されている。
（形態３）内部回路に複数種類のゲート絶縁膜が形成されており、それに対応して複数種類の保護用ＭＯＳが形成されている。対応するゲート絶縁膜と対応するＭＯＳが並列に接続されている。
【実施例】
【００１１】
本発明を具現化した実施例に係る半導体装置を説明する。図１は本実施例の半導体装置１を平面視したレイアウトを模式的に示す。
半導体装置１は、半導体基板をダイシングしたチップ２内に形成されており、半導体装置１に必要な機能を実現する内部回路１２と、半導体装置１と外部装置を接続する外部配線８を接続固定する入力パッド６を備えている。内部回路１２と入力パッド６は内部配線４で接続されている。
【００１２】
外部配線８には異常な高電圧が印加されることがある。例えば、帯電した静電気が外部配線８に放電されることがある。上記の現象を本明細書ではＥＳＤという。ＥＳＤに起因する異常に高い電圧が外部配線８に印加された場合、それが入力パッド６を経由して内部回路１２にそのまま印加されると、内部回路１２が破壊されることがある。特に、内部回路１２がゲート絶縁膜を備えている場合、そのゲート絶縁膜が破壊されやすい。ゲート絶縁膜の厚みは内部回路１２の動作電圧に影響する。低いで動作電圧を実現するためには、ゲート絶縁膜を薄くする必要がある。高電圧から保護するためにゲート絶縁膜を厚くすることが許されないことが多いために、ゲート絶縁膜は破壊されやすい。
【００１３】
そこで半導体装置１は内部回路１２を高電圧から保護する保護回路２０を備えている。保護回路２０は、内部配線１０と１４によって、入力パッド６と接地用パッド１６の間に形成されている。半導体装置１を使用する場合には、接地用パッド１６にアース線１８が接続されて接地される。保護回路２０は、内部回路１２に対して並列に接続されている。
【００１４】
図２（Ｂ）は、チップ２内に形成されている保護回路２０の断面図を示している。説明の便宜のために、最初に図２（Ａ）を参照して従来の保護回路６０を説明する。保護回路６０は、ＭＯＳ構造を備えている。即ち、ｎ型の半導体基板６２内に形成されたｐ型のウエル６４と、ｐ型のウエル６４内に形成されているｎ型のソース領域６６と、ｐ型のウエル６４内に形成されているｎ型のドレイン領域７２を備えている。ｎ型のソース領域６６とｎ型のドレイン領域７２は間隔を置いて隔てられており、ｎ型のソース領域６６とｎ型のドレイン領域７２を隔てているｐ型領域の上部にゲート絶縁膜６８が形成されており、その上部にゲート電極７０が形成されている。ドレインコンタクト７４は、ドレイン領域７２内において、ゲート電極７０から最も遠い位置に形成されている。
ソース領域６６は内部配線１４によって接地用パッド１６に接続されている。ゲート電極７０はソース領域６６に接続されている。ドレインコンタクト７４は内部配線１０によって入力パッド６に接続されている。
【００１５】
保護回路６０を構成するＭＯＳは、ドレインコンタクト７４に高電圧が印加されるとブレークダウンする。ブレークダウンしたＭＯＳの抵抗値は、ゲート電極７０とドレインコンタクト７４の距離（すなわちドレイン領域７２の距離）によって決まる。内部回路１２を保護するのに必要な抵抗値が高い場合には、長いドレイン領域７２が必要とされ、保護回路６０が大型化する。
【００１６】
図２（Ｂ）は、本実施例の保護回路２０の縦断面図を示している。保護回路２０も、ＭＯＳ構造を備えている。ｎ型の半導体基板２２内に形成されたｐ型のウエル２４と、ｐ型のウエル２４内に形成されているｎ型のソース領域２６と、ｐ型のウエル２４内に形成されているｎ型のドレイン領域３２を備えている。ｎ型のソース領域２６とｎ型のドレイン領域３２は間隔を置いて隔てられており、ｎ型のソース領域２６とｎ型のドレイン領域３２を隔てているｐ型領域の上部にゲート絶縁膜２８が形成されており、その上部にゲート電極３０が形成されている。ドレインコンタクト３４は、ドレイン領域３２内において、ゲート電極３０から最も遠い位置に形成されている。
ソース領域２６は内部配線１４によって接地用パッド１６に接続されている。ゲート電極３０はソース領域２６に接続されている。ドレインコンタクト３４は内部配線１０によって入力パッド６に接続されている。
【００１７】
ドレイン領域３２内に、ドレイン領域３２を形成するｎ層の底面に達するフィールド酸化膜４０，４２が形成されている。フィールド酸化膜４０，４２は、ドレイン領域３２の底面を貫通してｐ型ウエル２４内に侵入している。
図３は、図２（Ｂ）のIII-III線断面を示している。一対のフィールド酸化膜４０，４２は、ドレイン領域３２の両サイドから、幅方向の中央を超えた位置の近傍にまで伸びている。一対のフィールド酸化膜４０，４２は、櫛歯形状のパターンを向かい合わせて配置した形状となっている。この場合、ドレイン領域３２を通過する電流は、矢印４４に示すように蛇行する。ゲート電極３０からドレインコンタクト３４に達するまでの電流経路の距離が長くなっている。
このために、図２に対比して示すように、内部回路１２を保護するのに必要な抵抗値が同じであっても、従来の技術によると長いドレイン領域７２が必要とされていたのに対し、本実施例によると短いドレイン領域３２で足りることになる。保護回路２０は、保護回路６０に比して、小型化されている。
【００１８】
保護回路２０を構成するＭＯＳは、ドレイン領域３４に高電圧が印加されるとブレークダウンする。このとき、ｎ型のソース領域２６と、ｐ型のウエル２４と、ｎ型のドレイン領域３２で構成される寄生トランジスタ３６がオンする。寄生トランジスタ３６がオンすると、内部回路１２に高い電圧がかかることがない。内部回路１２を保護することができる。内部回路１２を保護するためには、寄生トランジスタ３６がオンするだけでなく、寄生トランジスタ３６がオンしたときの抵抗値も重要である。寄生トランジスタ３６がオンしたときの抵抗値によってスナップバック波形の傾きが変化する性質があり、その傾きが適値に調整されているときに内部回路を適切に保護することができるからである。
【００１９】
本実施例では、ドレイン領域３２内にフィールド酸化膜４０，４２を形成することによって、ドレイン領域３２の抵抗値を調整している。ドレイン領域３２が短くても、内部回路１２を保護するのに必要な抵抗値を実現することができる。短いドレイン領域３２で、保護回路２０を実現することができる。
【００２０】
保護する内部回路１２に複数種類のゲート絶縁膜が形成されている場合、ゲート絶縁膜の種類によって必要な抵抗値が異なることがある。この場合、複数種類の保護用ＭＯＳが必要となる。本実施例によると、フィールド酸化膜４０，４２の形状によってＭＯＳの抵抗値を調整できるので、抵抗値を異にする複数種類の保護用ＭＯＳを簡単に製造することができる。
【００２１】
フィールド酸化膜４０，４２は、内部回路１２を製造するためにも必要とされることが多い。この場合、内部回路１２のためのフィールド酸化膜を形成するのと同時にフィールド酸化膜４０，４２を形成することができる。フィールド酸化膜４０，４２の形成のために余分な工数が必要とされることがない。
【００２２】
本実施例では、図３に示すように、チップ２ないし半導体基板２２を平面視した状態において、ドレイン領域３２内において電流経路４４が蛇行する。その電流経路４４の形状は、フィールド酸化膜４０，４２の平面形状によって決まり、フィールド酸化膜４０，４２の厚みはほとんど影響しない。製造技術上の性格から、フィールド酸化膜４０，４２の厚みを正確に管理するのは容易でないのに対し、フィールド酸化膜４０，４２の平面形状は正確に管理しやすい。本実施例では、管理しやすいフィールド酸化膜４０，４２の平面形状でドレイン領域３２の抵抗を調整することから、半導体装置１を量産したときのドレイン抵抗のばらつきを小さく抑えることができる。
【００２３】
図２（Ｂ）において、ドレイン領域３２を、不純物濃度が高い表面層と、不純物濃度が低い深部層の積層構造で形成するとともに、表面層を横断して深部層に達するフィールド酸化膜４０を形成すると、ドレイン領域３２内の電流経路を垂直面内で蛇行させることができる。この構造によっても、小型なドレイン領域で必要なドレイン抵抗を確保することが可能となる。しかしながら、この構造ではフィールド酸化膜４０の厚みがドレイン抵抗に直接的に影響する。前記したように、フィールド酸化膜４０の厚みを正確に管理するのは容易でないために、ドレイン抵抗を管理することが困難となる。電流経路を垂直面内で蛇行させる構造によると、ドレイン抵抗が所望の値からずれて内部回路を適切に保護することができなくなることが生じる。
さらに、電流経路を垂直面内で蛇行させる構造は、不純物濃度が高い表面層と、不純物濃度が低い深部層を必要とするために、製造プロセスが複雑化する。不純物濃度が高い表面層はソース領域にも必要とされるのに対し、不純物濃度が低い深部層はソース領域では必要とされない。表面層の形成範囲と深部層の形成範囲が異なることから、異なるマスクが必要となり、異なる不純物注入ステップが必要とされる。本実施例の構造は、製造プロセスが簡単であるという長所も持っている。
【００２４】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の平面図。
【図２】保護用ＭＯＳの断面図を対比して示す図。
【図３】図２のIII-III線断面図。
【符号の説明】
【００２６】
１：半導体装置
２：チップ
４：内部配線
６：入力パッド
８：外部配線
１０：内部配線
１４：内部配線
１６：接地用パッド
１８：アース線
２０：保護回路
２２：半導体基板
２４：ｐ型のウエル
２６：ソース領域
２８：ゲート絶縁膜
３０：ゲート電極
３２：ドレイン領域
３４：ドレインコンタクト
３６：寄生トランジスタ
４０，４２：フィールド酸化膜
【図１】
2008227197.tif 000003
【図２】
2008227197.tif 000004
【図３】
2008227197.tif 000005