(57)【要約】【課題】記憶素子を実装した記憶素子基板がメインボードのスロットに正常に接続されたか否かを、正確かつ効率的に検査できるようにする。【解決手段】ＲＡＭ-ＤＩＭＭ２の配線パターンとＤＩＭＭスロット５のピンとがオープン状態か否かをアドレス線について検査する際、検査対象の１本のアドレス線のみ選択信号レベルにした第１のアドレス線信号状態でアドレッシングして所定のデータを書き（Ｓ１）、さらに全アドレス線の信号レベルを選択信号レベルとは逆相の信号レベルにした第２の信号状態でアドレッシングして前記所定のデータとは違うデータを書き（Ｓ２）、次に第１の信号状態でアドレッシングしてデータを読み出し（Ｓ３）ヴェリファイチェックを行なう（Ｓ４）。このような動作をアドレス線の線数分繰り返す（Ｓ６〜Ｓ９）ことにより検査する。【選択図】図３
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【特許請求の範囲】
【請求項１】
記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続される情報機器において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かを個々のアドレス線ごとに検査する検査手段を備えたことを特徴とする情報機器。
【請求項２】
記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続される情報機器において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かを個々の入出力バッファ制御線ごとに検査する検査手段を備えたことを特徴とする情報機器。
【請求項３】
記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続される情報機器において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かをデータ線について検査する際に、一度にすべてのデータ線を対象に特定のデータを書き込み読み出すヴェリファイチェックにより検査する検査手段を備えたことを特徴とする情報機器。
【請求項４】
請求項１、２または３記載の情報機器において、前記検査手段による検査の結果が期待値と異なる場合に記憶素子基板の接続に異常がある旨を表示させる異常表示手段を備えたことを特徴とする情報機器。
【請求項５】
請求項４記載の情報機器において、前記異常表示手段は、前記メインボードに複数のスロットがある場合に、どのスロットに接続された記憶素子基板が異常であるかを表示させることを特徴とする情報機器。
【請求項６】
記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続されている情報機器の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かを個々のアドレス線および／または個々の入出力バッファ制御線ごとに検査することを特徴とする接続検査方法。
【請求項７】
請求項６の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とがオープン状態か否かをアドレス線について検査する際、それぞれのアドレス線を順次検査対象にして、検査対象の１本のアドレス線のみを選択信号レベルにした第１の信号状態でアドレッシングして所定のデータを書き、さらに全アドレス線の信号レベルを前記選択信号レベルとは逆相の信号レベルにした第２の信号状態でアドレッシングして前記所定のデータとは違うデータを書き、次に前記第１の信号状態でアドレッシングしてデータを読み出しヴェリファイチェックを行なうことにより検査することを特徴とする接続検査方法。
【請求項８】
請求項６の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの隣接接続子とがショート状態か否かをアドレス線について検査する際、それぞれのアドレス線を順次検査対象にして、検査対象の１本のアドレス線のみを選択信号レベルにした第１の信号状態でアドレッシングして所定のデータを書き、さらに前記検査対象の１本のアドレス線に隣接するアドレス線のみを他のアドレス線とは異なる選択信号レベルにした第２の信号状態でアドレッシングして前記所定のデータとは異なるデータを書き、次に前記第１の信号状態でアドレッシングしてデータを読み出しヴェリファイチェックを行なうことにより検査することを特徴とする接続検査方法。
【請求項９】
請求項６の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かを入出力バッファ制御線について検査する際、検査対象の１本の入出力バッファ制御線のみを選択信号レベルにした信号状態で選択された記憶素子の所定のアドレスに所定のデータを書き、さらに、直前に書き込んだ入出力バッファ制御線に隣接する入出力バッファ制御線のみを前記選択信号レベルにした信号状態で書き込み済みデータとは異なるデータを前記所定のアドレスに書く動作を他の入出力バッファ制御線について繰り返し、次に、各入出力バッファ制御線について書き込み時と同様にアドレッシングしてデータを読み出しヴェリファイチェックを行なうことにより検査することを特徴とする接続検査方法。
【請求項１０】
記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続されている情報機器の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かをデータ線について検査する際、一度にすべてのデータ線を対象に、すべてのデータ線について両隣線とは違う信号レベルのデータを書き込み読み出すヴェリファイチェックにより検査することを特徴とする接続検査方法。
【請求項１１】
請求項１０の接続検査方法において、書き込みデータとして２種類の文字コード列を用い、それぞれについてヴェリファイチェックを行なうことにより検査することを特徴とする接続検査方法。
【請求項１２】
情報機器に、請求項６乃至１１のいずれか１項に記載の方法の接続検査を実行させるためのプログラム。
【請求項１３】
請求項１２記載のプログラムを記録した情報機器読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子などを実装した記憶素子基板がメインボードに正常に接続されているか否かを検査する接続検査技術に関する。
【背景技術】
【０００２】
従来、デジタル複写機など画像情報機器では、半導体記憶素子ＤＩＭＭ（Dual Inline Memory Module）の接線チェックを行なう場合、例えばアドレス線チェックについては、ＤＩＭＭのアドレス空間内のアドレスを００・・・０００１、００・・・００１０、００・・・０１００というように１ビットずつずらしながらデータを書き込んだ後、書き込んだデータを読み出して書き込み前のデータと比較するヴェリファイ（Ｖｅｒｉｆｙ）チェックという方法を採用している。データ線チェックについても同様である。なお、この接線チェックは画像情報機器といった情報機器においては電源投入時に行なうのが一般的である。
【０００３】
以下、特許文献１に示された関連従来技術について説明する。
この従来技術はデータバスおよびアドレスバスの不完全な接続によるメモリ不良の発見を効率的に行なおうとするものである。そのため、この従来技術では、ＤＳＰ（Digital Signal Processor）が、Ｎビットのアドレスバス、データバスに接続されたＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を対象にその特定のアドレスにアドレス値と同じ値のデータを書き込んだ後、それぞれのアドレスのデータの読み込みを行なう。そして、それぞれのアドレスの値と対応する読み出したデータを比較し、一致しなければ、データバスによるメモリ不良と判定する。次に、ＤＳＰはアドレス０番地にオール０を書き込み、さらにアドレス０番地からの読み込みを行なう。さらに、前記特定アドレスからデータを読み込み、そのすべてのデータのＯＲ演算を行ない、最終的に計算された結果からアドレスバスに起因するメモリ不良のアドレスビット位置を特定する。
【特許文献１】特開２００４−３３４７０７公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体記憶素子の接線チェックのために、アドレスを変えながら前述したヴェリファイチェックを行なう場合、メモリ空間のアドレスがＣＳ（Chip Select）線、入出力バッファ制御線(ＤＱＭ)、アドレス線の組み合わせで実現されるので、メモリ空間上のアドレスを１ビットずつシフトしても半導体記憶素子の複数のアドレス線のうちの１本のみが順次選択されるわけではなく、したがって、従来技術の方法では不正確である。また、メモリ空間をカバーするアドレスビット数は、ＣＳ線、入出力バッファ制御線(ＤＱＭ)、アドレス線それぞれの本数の和より多くなるので、チェックが冗長となり、検査時間が長くなる。本数の和が少なくなるのは、ＲＡＳ側のアドレッシングとＣＡＳ側のアドレッシングを時分割で行なう結果、アドレス線の本数が少なくなるからである。
本発明は、このような従来技術の問題を解決しようとするものであり、アドレス線などを１本１本に対して検査することにより、正確に検査できるようにするとともに、検査の回数を少なくすることにより効率的に検査可能な接続検査技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１記載の発明は、記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続される情報機器において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かを個々のアドレス線ごとに検査する検査手段を備えたことを特徴とする。
請求項２記載の発明は、記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続される情報機器において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かを個々の入出力バッファ制御線ごとに検査する検査手段を備えたことを特徴とする。
請求項３記載の発明は、記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続される情報機器において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かをデータ線について検査する際に、一度にすべてのデータ線を対象に特定のデータを書き込み読み出すヴェリファイチェックにより検査する検査手段を備えたことを特徴とする。
【０００６】
請求項４記載の発明は、請求項１、２または３記載の情報機器において、前記検査手段による検査の結果が期待値と異なる場合に記憶素子基板の接続に異常がある旨を表示させる異常表示手段を備えたことを特徴とする。
請求項５記載の発明は、請求項４記載の情報機器において、前記異常表示手段が、前記メインボードに複数のスロットがある場合にどのスロットに接続された記憶素子基板が異常であるかを表示させることを特徴とする。
請求項６記載の発明は、記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続されている情報機器の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かを個々のアドレス線および／または個々の入出力バッファ制御線ごとに検査することを特徴とする。
【０００７】
請求項７記載の発明は、請求項６の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とがオープン状態か否かをアドレス線について検査する際、それぞれのアドレス線を順次検査対象にして、検査対象の１本のアドレス線のみを選択信号レベルにした第１の信号状態でアドレッシングして所定のデータを書き、さらに全アドレス線の信号レベルを前記選択信号レベルとは逆相の信号レベルにした第２の信号状態でアドレッシングして前記所定のデータとは違うデータを書き、次に前記第１の信号状態でアドレッシングしてデータを読み出しヴェリファイチェックを行なうことにより検査することを特徴とする。
請求項８記載の発明は、請求項６の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの隣接接続子とがショート状態か否かをアドレス線について検査する際、それぞれのアドレス線を順次検査対象にして、検査対象の１本のアドレス線のみを選択信号レベルにした第１の信号状態でアドレッシングして所定のデータを書き、さらに前記検査対象の１本のアドレス線に隣接するアドレス線のみを他のアドレス線とは異なる選択信号レベルにした第２の信号状態でアドレッシングして前記所定のデータとは異なるデータを書き、次に次に前記第１の信号状態でアドレッシングしてデータを読み出しヴェリファイチェックを行なうことにより検査することを特徴とする。
【０００８】
請求項９記載の発明は、請求項６の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かを入出力バッファ制御線について検査する際、検査対象の１本の入出力バッファ制御線のみを選択信号レベルにした信号状態で選択された記憶素子の所定のアドレスに所定のデータを書き、さらに、直前に書き込んだ入出力バッファ制御線に隣接する入出力バッファ制御線のみを前記選択信号レベルにした信号状態で書き込み済みデータとは異なるデータを前記所定のアドレスに書く動作を他の入出力バッファ制御線について繰り返し、次に、各入出力バッファ制御線について書き込み時と同様にアドレッシングしてデータを読み出しヴェリファイチェックを行なうことにより検査することを特徴とする。
【０００９】
請求項１０記載の発明は、記憶素子を実装した記憶素子基板がスロットを介してメインボードと電気的に接続されている情報機器の接続検査方法において、前記記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かをデータ線について検査する際、一度にすべてのデータ線を対象に、すべてのデータ線について両隣線とは違う信号レベルのデータを書き込み読み出すヴェリファイチェックにより検査することを特徴とする。
請求項１１記載の発明は、請求項１０の接続検査方法において、書き込みデータとして２種類の文字コード列を用い、それぞれについてヴェリファイチェックを行なうことにより検査することを特徴とする。
請求項１２記載の発明は、情報機器に、請求項６乃至１１のいずれか１項に記載の方法の接続検査を実行させるためのプログラムであることを特徴とする。
請求項１３記載の発明は、請求項１２記載のプログラムを記録した情報機器読み取り可能な記録媒体であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、記憶素子基板上に設けられた配線パターンと前記スロットの接続子とが正常に接続されているか否かを個々のアドレス線や個々の入出力バッファ制御線ごとに検査するので、正確に検査できる。また、検査の回数が少なくなり、効率的に検査できる。また、一度にすべてのデータ線を対象に特定のデータを書き込み読み出すヴェリファイチェックにより検査するので、検査の回数が少なくなり、効率的に検査できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態を詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対位置などは特定的な記載がない限りこの説明の範囲をそれのみに限定する主旨ではなく、単なる説明例に過ぎない。
図１は、本発明の一実施形態として情報機器のメインボード要部の構成とＲＡＭ-ＤＩＭＭを示すブロック図である。図示したように、メインボード１にはＣＰＵ３、ＲＯＭ４、ＤＩＭＭスロット５、操作表示部６などが実装されている。ＣＰＵ３には、システムバスを介して、ＲＯＭ４、さらにＤＩＭＭスロット５を介して半導体記憶素子基板であるＲＡＭ-ＤＩＭＭ２が接続され、プログラムに従って動作するＣＰＵ３がＲＡＭ-ＤＩＭＭ２、ＲＯＭ４、および操作表示部６を制御する。なお、プログラムは本発明に係る接続チェックプログラムを含めＲＯＭ４などに記憶しておく。また、操作表示部６は例えばＬＣＤ（Liquid Crystal Display）で構成され、各種情報を表示する。
また、この実施形態では、請求項記載の検査手段がＣＰＵ３およびＲＯＭ４などにより実現され、異常表示手段がＣＰＵ３、ＲＯＭ４および操作表示部６などにより実現される。
【００１２】
図２はＲＡＭ-ＤＩＭＭ２内の配線状況を示す配線図である。図示したように、この例のＲＡＭ-ＤＩＭＭ２は８個の２５６ＭビットのＤＤＲ-ＳＤＲＡＭ２０〜２７が基板両面に実装された２５６ＭバイトのＤＤＲ-ＳＤＲＡＭ-ＤＩＭＭである。また、このＲＡＭ-ＤＩＭＭ２をＤＩＭＭスロット５のピン（請求項記載の接続子に相当する）と接続する配線パターンとしては、ＣＳ（Chip Select）線１１が２本、ＡＤ（Address）線１２が１３本、ＢＡ（Bank Address）線１３が２本、ＤＱＭ線（入出力バッファ制御線）１４が８本、データ線１５が６４本設けられている。他にも電源線、ＧＮＤ線、ＣＬＫ線、ＣＫＥ線、ＲＡＳ線、ＣＡＳ線、ＷＥ線などがあるがここでは省略する。
このＣＳ線１１はＬｏｗレベルでコマンド入力サイクルを開始させ、Ｈｉｇｈレベルではコマンドが無視される。図２に示した例では、２本のＣＳ線のうち、一方は図の上側に並んだチップを選択し、他方は下側に並んだチップを選択する。ＢＡ線１３はＤＤＲ-ＳＤＲＡＭ２０〜２７内にあるバンク（ｂａｎｋ）を切り替える信号である。メモリ空間のアドレッシングは、このＢＡ線の選択と、ＡＤ線を用いてＲＡＳ側の値およびＣＡＳ側の値を時分割的に与えて行なうアドレス選択とにより実現する。つまり、２８ビット（２+１３×２）でメモリ空間全体のアドレッシングを行なう。また、ＤＱＭ線１４は入出力バッファを制御し、ＬｏｗレベルでバッファをＯＮ状態にし、ＨｉｇｈレベルでバッファをＯＦＦ状態にする。
【００１３】
以下、本発明の実施例を説明する。
［実施例］
接線検査には、ＤＩＭＭスロット５内の対応ピンとの接続がオープン状態（電気的に接続されていない状態）か否かをチェックするオープンチェックと、対応ピンに隣接したピンとショート状態（電気的に隣接ピンと短絡状態）か否かをチェックするショートチェックがある。ここではまず、アドレス線のオープンチェックを図３に示した動作フローに従って説明する。なお、この実施例では、接続検査を例えば電源投入時に行なう。
１３本のＡＤ線１２全体の信号状態をＡＤ[１２-０]と表現することにし、まず０ビット目（ＡＤ０）のＡＤ線が検査対象となるようにそのＡＤ線のみ選択信号レベル（ここでは「１」と表現）にした、ＡＤ[１２-０]＝００００００００００００１ｂ（ｂはその左側の数字列がバイナリであることを意味する）として、対応するアドレスに所定のデータ、例えば５ａｈ（ｈはその左側の数字列がヘキサであることを意味する)を書き（ステップ１）。さらに、ＡＤ[１２-０]=０００００００００００００ｂとして対応アドレスに先ほど書き込んだデータとは違うデータ、例えば００ｈを書く（ステップ２）。
【００１４】
そして、ＡＤ[１２-０]=００００００００００００１ｂに対応したアドレスからデータを読み出し（ステップ３）、先に書き込んだデータ（５ａｈ）でないならば（ステップ４でＮｏ）オープンエラーとする（ステップ５）。もし、チェック対象ビットのＡＤ線がオープン状態ならば初めのデータ(５ａｈ)はＡＤ[１２-０]=０００００００００００００ｂの対応アドレスに書き込まれ、次のデータ(００ｈ)を書き込んだときに上書きされるので、ヴェリファイ時には２回目に書いたデータ(００ｈ)が読み出され、期待値と違うのでエラーとなる。
次は信号状態をＡＤ[１２-０]=０００００００００００１０ｂ(チェック対象：ＡＤ線ＡＤ１)として同様のチェックを行い（ステップ６）、さらにＡＤ[１２-０]=００００００００００１００ｂ(チェック対象：ＡＤ２)として同様のチェックを行う（ステップ７）。以下、チェック対象のＡＤ線のみ値を選択信号レベル「１」としてチェック対象のＡＤ線を一つずつずらしてチェックしていき（ステップ８）、１３本すべてをチェックしたならば（ステップ９でＹｅｓ）チェック終了とする。
【００１５】
次に、ショートチェックを図４に示した動作フローに従って説明する。
まず、信号状態をＡＤ[１２-０]=０００００００００００１０ｂ(チェック対象：ＡＤ１)として対応アドレスに所定のデータ(例えば５ａｈ)を書き込み（ステップ１１）。さらにチェック対象ビットの両隣のビットを選択信号レベルにしたＡＤ[１２-０]=００００００００００００１ｂとＡＤ[１２-０]=００００００００００１００ｂの対応アドレスに先ほど書き込んだデータとは違うデータ(例えば００ｈ)を書き込む（ステップ１２）。
続いて、ＡＤ[１２-０]=０００００００００００１０ｂの対応アドレスからデータを読み出し（ステップ１３）、先に書き込んだデータ(５ａｈ)でないならば（ステップ１４でＮｏ）ショートエラーとする（ステップ１５）。もし、チェック対象ＡＤ線がショート状態であるならばＡＤ[１２-０]=０００００００００００１０ｂの対応アドレスに書き込んだデータ(５ａｈ)はＡＤ[１２-０]=０００００００００００１１ｂ(ＡＤ０とＡＤ１がショートの場合)またはＡＤ[１２-０]=００００００００００１１０ｂ（ＡＤ１とＡＤ２がショートの場合）またはＡＤ[１２-０]=００００００００００１１１ｂ(ＡＤ０、ＡＤ１、ＡＤ２がショートの場合)の対応アドレスに書き込まれ、次のデータ(００ｈ)を書き込んだときも同じアドレスに上書きされるので、ヴェリファイ時にはチェック対象ビットの隣に書いたデータ(００ｈ)が読み出され、期待値と違うのでエラーとなる。
その後、オープンチェックの場合と同様にＡＤ線を一つずつずらして検査し（ステップ１６）、１３本すべてをチェックしたならば（ステップ１７でＹｅｓ）終了とする。
なお、両隣がないＡＤ[１２-０]=００００００００００００１ｂとＡＤ[１２-０]=１００００００００００００ｂは存在する隣のみにデータ(００ｈ)を書き込む。
複数スロットがある場合は各スロットに対して前述したオープンチェックとショートチェックを行なう。
【００１６】
ＤＱＭ線１４のオープンチェックとショートチェックとは同じ方法である。以下、ＤＱＭ線１４の接続チェックを図５に示した動作フローに従って説明する。なお、ここでは、８本のＤＱＭ線１４の全体の信号状態をＤＱＭ[７-０]と表現する。
まず、信号状態をＤＱＭ[７-０]=１１１１１１０ｂ(チェック対象：ＤＱＭ０)として、チェック対象ＤＱＭ線に繋がるＤＤＲ−ＳＤＲＡＭチップ内の所定のアドレスに所定のデータ(例えば１１ｈ)を書き込む（ステップ２１）。さらに、ＤＱＭ[７-０]=１１１１１０１ｂとして、チェック対象のＤＤＲ−ＳＤＲＡＭチップに書き込んだ際と同じアドレスに初めに書き込んだデータと違うデータ(例えば２２ｈ)を書き込む（ステップ２２）。このように各ＤＱＭ線の繋がるＤＤＲ−ＳＤＲＡＭチップにそれぞれ違うデータを書き込んでいく（ステップ２３）。
【００１７】
次に、１番目のＤＱＭ線について書き込み時と同じアドレスから読み出し（ステップ２４）、先に書き込んだデータでないならば（ステップ２５でＮｏ）、そのときのＤＱＭ線を接続エラーとする（ステップ２６）。もし、ＤＱＭ線がオープンしている場合、書き込み時は常に入力バッファがオン（ＯＮ）となっているので、他のＤＱＭ線の書き込み時にもオープンしたＤＱＭ線のＤＤＲ−ＳＤＲＡＭチップにデータが書かれる。その結果、オープンのＤＱＭ線に繋がったＤＤＲ−ＳＤＲＡＭチップはその出力はヴェリファイ時、期待値と違うのでエラーとなる。また、ショートしたＤＱＭ線の繋がったＤＤＲ−ＳＤＲＡＭチップにはそれぞれ同じデータが書かれ、ヴェリファイ時、期待値と違うのでエラーとなる。
その後、ＤＱＭ線を一つずつずらして検査し（ステップ２７）、８本すべてをチェックしたならば（ステップ２８でＹｅｓ）終了とする。
ショートチェック時はショートしたＤＱＭ線の繋がったＤＤＲ−ＳＤＲＡＭチップにそれぞれ同じデータが書かれ、ヴェリファイ時、期待値と違うのでショートエラーとなる。
複数スロットがある場合は各スロットに対してこのようなオープンチェックおよびショートチェックを行う。
【００１８】
次に、データ線における接線チェックを説明する。なお、ここでは、６４本のデータ線全体の信号状態をデータ[６３-０]と表現する。
まず、データ[６３-０]=５５５５５５５５５５５５５５５５ｈを所定のアドレスに書き込み、ヴェリファイチェックを行なう。さらに、同じアドレスにデータ[６３-０]=ａａａａａａａａａａａａａａａａｈを書き込み、ヴェリファイチェックを行なう。このような２回のヴェリファイチェック結果が期待値通りでないならばエラーとする。データ値はすべてのデータ線において両隣とは違うビット値（つまり、２種類のデータのうち一方は下位側から奇数番目のデータ線の値は０で、偶数番目のデータ線の値は１）となり、他方はその逆となるので、両隣と同じビット値になればショート、データ線が常に０であるならばオープンとするわけである。なお、２種類のデータでチェックするのはオープンチェックの場合、１種類では確実なチェックができないからである。
複数のスロットがある場合は各スロットに対してこのようなチェックを行なう。
【００１９】
以上、説明したように、この実施例の情報機器では、各信号線について１本１本確実に検査するので、情報機器の品質を高めることができる。また、この実施例の情報機器では、メモリ空間を実現するアドレスビット数２８ビットよりも、ＣＳ線２本とＤＱＭ線８本とアドレス線１５本（ＢＡ線２本を含む）の和の本数２５本の方が少なく、データの接線チェックも特定のデータを用いたことにより検査回数が少なくて済むので、チェック時間が短くなる。
また、この実施例では、ＣＰＵ３は、接続チェックにより接続エラーと判定すると、ＲＡＭ-ＤＩＭＭの接続に異常がある旨を操作表示部６に表示する。これにより、利用者はＲＡＭ-ＤＩＭＭの接続不良を容易に知ることができる。また、ＤＩＭＭスロット５が複数存在する場合には、その表示の際、接続エラーがあったＲＡＭ-ＤＩＭＭ２が接続されているＤＩＭＭスロット５を明示して操作表示部６に表示する。これにより、利用者は接続不良のＲＡＭ-ＤＩＭＭを容易に知ることができる。
【００２０】
なお、本発明の半導体素子基板接続検査方法を一実施形態について説明したが、メインボード１内にＲＡＭを備え、且つこのメインボード１を有する情報機器がハードディスク記憶装置や着脱可能な記録媒体の駆動装置を備えた構成とし、説明したようなバージョンアップ方法に従ってプログラミングしたプログラムを着脱可能な記録媒体に記録し、その記録媒体をこれまで本発明によった半導体素子基板接続検査を行なえなかったデジタル複写機やパーソナルコンピュータなど情報機器に装着することにより、または、そのようなプログラムをネットワーク経由でそのような情報機器へ転送することにより、そのような情報機器においても本発明によった半導体素子基板接続検査を行なうことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態として情報機器のメインボード要部の構成などを示すブロック図である。
【図２】本発明の一実施形態としてＲＡＭ-ＤＩＭＭ内の配線状況を示す配線図である。
【図３】本発明の一実施例としてアドレス線のオープンチェックの動作フローを示すフロー図である。
【図４】本発明の一実施例としてアドレス線のショートチェックの動作フローを示すフロー図である。
【図５】本発明の一実施例としてＤＱＭ線のオープンチェックの動作フローを示すフロー図である。
【符号の説明】
【００２２】
１  メインボード、２  ＲＡＭ-ＤＩＭＭ、３  ＣＰＵ、５  ＤＩＭＭスロット、６  操作表示部、１１  ＣＳ線、１２  ＡＤ線、１３  ＢＡ線、１４  ＤＱＭ線、１５  データ線、２０〜２７  ＤＤＲ-ＳＤＲＡＭ
【図１】
2008171287.tif 000003
【図２】
2008171287.tif 000004
【図３】
2008171287.tif 000005
【図４】
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【図５】
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