(57)【要約】【課題】不要電磁放射（ＥＭＩ）を抑制することのできる技術を提供する。【解決手段】半導体チップ１０１と、半導体チップ１０１を駆動するための電源配線と、ＧＮＤ配線と、電源配線の配線経路とＧＮＤ配線の配線経路とのインピーダンスをインピーダンス整合させるためのインピーダンスバランス素子（第１素子）１１１、１１２と、ＧＮＤ配線１２１と電源配線１１７とを電気的に接続するバイパスキャパシタ（第１キャパシタ）とを同一パッケージ内に備え、半導体チップ１０１が駆動する際の電流は、全てインピーダンスバランス素子１１１、またはインピーダンスバランス素子１１２を経由して流れるように配線され、インピーダンスバランス素子１１１、１１２は、半導体チップ１０１とバイパスキャパシタ１３０との間に配置されるように構成する【選択図】図１
2008198761.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に搭載された半導体チップと、
前記半導体チップを封止する封止体とを備え、
前記配線基板は、
前記半導体チップに第１の電源電位を供給する第１電源配線と、
前記半導体チップに前記第１の電源電位よりも低い第２の電源電位を供給する第２電源配線と、
前記第１電源配線および前記第２電源配線の経路途中に配置され、前記第１電源配線と、前記第２電源配線とのインピーダンスを調整するための第１素子と、
前記第１電源配線および前記第２電源配線とを電気的に接続する第１キャパシタとを前記封止体に内包されるように備え、
前記第１素子は、前記半導体チップが駆動する際の電流が全て前記第１素子を経由して流れるように配置されており、
前記第１キャパシタは、前記半導体チップからの経路距離が、前記半導体チップから前記第１素子までの経路距離よりも遠い位置に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１素子は、前記第１電源配線および前記第２電源配線の各々の配線を所望の形状に加工することにより形成されたインダクタであることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１電源配線は、その配線経路途中で分断され、その分断箇所の配線端部には素子搭載用の一対の第１端子が形成されており、
前記第２電源配線は、その配線経路途中で分断され、その分断箇所の配線端部には素子搭載用の一対の第２端子が形成されており、
前記第１素子は、前記第１電源配線の分断箇所に形成された一対の前記第１端子間、および前記第２電源配線の分断箇所に形成された一対の前記第２端子間をそれぞれ電気的に接続するように搭載されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、マイクロコンピュータ（以下マイコンと記す）などの能動回路を搭載する半導体装置を搭載した電子機器からの不要電磁放射（ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｎｃｅ）を抑制する技術に関する。
【背景技術】
【０００２】
例えば、特開２００１−１１９１１０号公報（特許文献１）には、ＬＳＩを実装するプリント基板において、電源端子とビアホールを電気的に接続する第一のコンデンサ、第一の電源配線、第二の電源配線及び第二のコンデンサとを具備し、所定の周波数範囲において、電源配線における特性インピーダンスの大きさを、コンデンサにおけるインピーダンスの大きさの三倍以上とし、さらに、電源配線の長さを、２０ｍｍにプリント基板の波長短縮率をかけた値以上、かつ、所定の周波数の上限周波数の１／４波長に波長短縮率をかけた値以下とする構成が記載されている。
【０００３】
また例えば、特開２００１−２６７７０２号公報（特許文献２）には、第１信号層、ＧＮＤ層、電源層、及び、第２信号層から構成され、第１信号層の第１パッド〜第９パッドには、ＧＮＤ層に接地されたコンデンサと、サブ電源層の上層にまで延在して設けられた電源用配線が接続されており、電源用配線にはＧＮＤ層を貫通し、サブ電源層に接続するビアホールが接続されており、サブ電源層はメイン電源層と同じ層に設けられ、メイン電源層の略楕円状の開口内の所定位置にメイン電源層とは直接接続しないように略楕円状に設けられ、Ｌ型フィルタを介してメイン電源層から電源電圧が供給される構成が記載されている。
【０００４】
また例えば、特開２００３−２９７９６３号公報（特許文献３）には、ＩＣを実装する層と、外部電源が接続される外部電源用電源パターンを含む層と、ＩＣを実装する層とは反対面でＩＣ電源端子に対するバイパスコンデンサの両端子が接続される電源配線およびグランド配線を含む層とを具備する多層回路基板において、ＩＣの電源端子が何れかの層において接続されるＩＣ電源端子用電源パターンを外部電源用電源パターンに対して空間的に分離して設け、外部電源用電源パターンをバイパスコンデンサ用電源配線に接続してあるとともに、バイパスコンデンサ用電源配線をＩＣ電源端子用電源パターンに接続してある構成が記載されている。
【０００５】
また例えば、特開２００３−２２３９９７号公報（特許文献４）には、直流電源と、スイッチング素子とインダクタを含む電力変換部と、電力変換部を制御する制御回路と、高圧放電灯ＤＬと、電力変換部と高圧放電灯ＤＬの間に介在する極性反転部と、高圧放電灯始動装置とを具備し、全点灯時の出力特性として、高圧放電灯が始動過程である低電圧状態では略定電流特性、定格電圧付近では略定電力特性となる点灯装置において、調光点灯時に略定電力特性となる電圧範囲をランプ両端電圧の低い側にずらす、または広くする構成が記載されている。
【特許文献１】特開２００１−１１９１１０号公報
【特許文献２】特開２００１−２６７７０２号公報
【特許文献３】特開２００３−２９７９６３号公報
【特許文献４】特開２００３−２２３９９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）やメモリなどデジタルデバイスの高速化や高密度実装化に伴い、これらを搭載した電子機器からの不要電磁放射（ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｎｃｅ）による他の電子機器への障害が問題となっている。
【０００７】
このＥＭＩは、他の電子回路に電波受信妨害や誤動作などを引き起こすばかりか、自らの回路にも悪影響をおよぼす。このため、デジタルデバイスのＥＭＩを低減する技術の開発が重要となっている。
【０００８】
本発明者は、ＥＭＩを低減する技術について検討を行い、以下の課題を見出した。
【０００９】
電子機器からのＥＭＩの主因として、ＬＳＩなどデジタルデバイス内部回路の高速スイッチング動作で発生する高周波電流が考えられる。この高周波電流が発生すると、ＬＳＩが実装されるプリント回路基板（ＰＣＢ：Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）の電源−グランド層が励振され共振を起こす場合がある。また、ＰＣＢへ伝播した高周波電流が、さらに外部からの電力供給や信号送受信の目的で取り付けられたハーネスへと伝播し、このハーネスがアンテナとして作用することでＥＭＩが発生すると考える。
【００１０】
特に、自動車に搭載する電子機器で問題となるラジオノイズ周波数帯域(〜２００ＭＨｚ)では、ハーネスの電源および基準電位であるグランド（以下、ＧＮＤという）用の配線を同じ位相で流れる高周波電流(コモンモード電流)がＥＭＩの主因となる。このため、ハーネスが取り付けられた電子機器においては、このコモンモード電流の発生をいかに抑えるかが重要となる。
【００１１】
本発明者が検討を行った所、マイコンなどデジタルデバイスが実装された電子機器におけるコモンモード電流の発生要因は、主に以下の２つがあると考える。第１には、ＬＳＩからの高速な信号出力配線や発振回路などの電位変動が激しい部分と他の配線との電気的な結合により発生する成分がある(電位変動駆動タイプ)。第２には、ＰＣＢの電源配線／ＧＮＤ配線など、高周波電流が多く流れる部分における配線インピーダンスのアンバランスによる不用意な反射などによる成分がある(電流駆動タイプ)。
【００１２】
前者の電位変動駆動タイプは、電流スペクトルにおいてマイコン動作周波数や信号駆動周波数の偶数倍に強いピークを持つ。一方、後者の電流駆動タイプは、電流スペクトルにおいてマイコン動作周波数の奇数倍に強いピークを持つ。
【００１３】
電子機器においてＥＭＩを直接励振するコモンモード電流を抑制する方法として、このコモンモード電流を引き起こす要因となる高周波電流がＬＳＩからＰＣＢ上の配線へ拡散するのを防止する方法が用いられている。
【００１４】
例えば特許文献１では、マイコン内部で発生した高周波電流の外部への拡散を防止するために、電源配線にパターンによるインダクタを形成し、低周波数通過型フィルタの効果を高めていた。また、特許文献４では、マイコンの出来るだけ近傍に、高周波電流バイパス用のキャパシタを実装している。
【００１５】
しかし、特許文献１〜４による方法では、高周波電流の経路となるマイコン内部の電源配線／ＧＮＤ配線に依然としてインピーダンスのアンバランスが存在するため、マイコン内部でＥＭＩの直接要因であるコモンモード電流の発生を抑制できない。
【００１６】
本発明の目的は、不要電磁放射（ＥＭＩ）を抑制することのできる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、配線基板と、前記配線基板に搭載された半導体チップと、前記半導体チップに第１電源電位を供給する第１電源配線と、第２電源電位を供給する第２電源配線と、前記第１電源配線および前記第２電源配線の配線経路のインピーダンスを調整させるための第１素子と、前記第１電源配線と前記第２電源配線とを電気的に接続する第１キャパシタとを同一パッケージ内に備え、前記半導体チップが駆動する際の電流は、全て前記第１素子を経由して流れるように配線され、前記第１キャパシタは、前記半導体チップからの経路距離が、前記半導体チップから前記第１素子までの経路距離よりも遠い位置に接続されるように構成するものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
すなわち、半導体装置のＥＭＩを抑制することができる。
【発明を実施するための最良の形態】
【００２２】
本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付すようにし、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本実施の形態１では、半導体装置の例として第１配線層および第２配線層を有する２層配線構造の配線基板に半導体チップが搭載され、半導体チップおよび配線基板の半導体チップ搭載面が封止樹脂で封止された半導体装置について説明する。このような半導体装置の例として、例えば、配線基板上にＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップを搭載したマイコンパッケージがある。
【００２４】
なお、本実施の形態１では説明を容易にするため、配線基板の配線層構造を２層構造として説明するが、配線層の数はこれに限定されない。半導体装置の機能、用途に応じて、２層よりも多い複数層の配線層を有する半導体装置に適用することができる。
【００２５】
図１は、本実施の形態１の半導体装置のパッケージ内部における配線基板の第１配線層および第２配線層を上部から重ねて見た状態を示す平面図、図２は図１に示す平面図のうち、第１配線層のみを示した平面図、図３は図１に示す平面図のうち、第２配線層のみを示した平面図、図４は図１に示す半導体装置の等価回路図である。
【００２６】
図１において、本実施の形態１の半導体装置１００は配線基板１を備えている。配線基板は図１に示す第１配線層と、図３に示す第２配線層とからなる２層の配線層を備えており、最上層である第１配線層の表面には半導体チップ１０１が搭載されている。半導体チップ１０１は第１配線層の中央に搭載されており、半導体チップ１０１は封止樹脂（封止体）２により封止されている。
【００２７】
なお、図１は半導体装置１００の配線基板１を封止樹脂２を透過して見た平面状態を示しているので、図１では封止樹脂２の外縁の輪郭のみを点線で示している。
【００２８】
また、半導体チップ１０１の一方の主面に形成された電源用端子は、導電性部材であるワイヤ１０２を介して第１配線層に形成された電源配線（第１電源配線）１０５に電気的に接続されている。半導体チップ１０１には、電源配線１０５を経由して第１の電源電位（高電位側の電源電位）が供給される。
【００２９】
また、半導体チップ１０１の一方の主面に形成された上記第１の電源電位よりも低い基準電位（第２の電源電位：以下、ＧＮＤと示す）用の端子は、導電性部材であるワイヤ１０３を介して第１配線層に形成されたＧＮＤ配線（第２電源配線）１０６に電気的に接続されている。半導体チップ１０１には、ＧＮＤ配線１０６を経由して第２の基準電位であるＧＮＤが供給される。
【００３０】
また、半導体チップ１０１の一方の主面に形成された信号用端子は、導電性部材であるワイヤ１０４を介して第１配線層に形成された信号配線１０７に電気的に接続されている。
【００３１】
また、第１配線層の電源配線１０５は、ビア１０８を介して第２配線層の電源配線１１６（図３参照）に電気的に接続されている。また、第１配線層のＧＮＤ配線１０６は、ビア１０９を介して第２配線層のＧＮＤ配線１１９（図３参照）に電気的に接続されている。ここで、ビア１０８およびビア１０９は、第１配線層を貫通して形成されたビアホールに導体を充填し、層間導電路としたものである。
【００３２】
また、図２または図３に示すように、第２配線層の電源配線１１６はビア１１７を介して第１配線層に形成された電源配線１１８に電気的に接続され、第２配線層のＧＮＤ配線１１９はビア１２０を介して第１配線層に形成されたＧＮＤ配線１２１に電気的に接続されている。
【００３３】
図２に示す電源配線１１８は、半導体チップ１０１を駆動するための電源を供給するための外部端子にビア１２２および電源配線１２３（図３参照）を介して電気的に接続されている。このため、半導体チップ１０１が駆動する際の電源電流は、全て電源配線１１８を経由して流れることとなる。
【００３４】
また、図２に示すＧＮＤ配線１２１は、基準電位を供給するための外部端子にビア１２４およびＧＮＤ配線１２５（図３参照）を介して電気的に接続されている。このため、半導体チップ１０１が駆動する際のＧＮＤ電流は、全てＧＮＤ配線１２１を経由して流れることとなる。
【００３５】
また、電源配線１１８とＧＮＤ配線１２１とは互いに沿うように配置されている。また、電源配線１１８とＧＮＤ配線１２１は、半導体チップ１０１の外側の一つのコーナ部から配線基板１のコーナ部に向かって延在するように配置されている。
【００３６】
また、図２に示す電源配線１１８とＧＮＤ配線１２１とはバイパスキャパシタ（第１キャパシタ）１３０を介して電気的に接続されている。また、図１に示すように電源配線１１８、ＧＮＤ配線１２１およびバイパスキャパシタ１３０は封止体２に内包されるように封止されている。
【００３７】
また、図１に示すように、半導体装置１００は、発振回路１１３および内部降圧電源用のキャパシタ１１４、高速信号出力用のダンピング抵抗１１５もパッケージ内部に備えている。
【００３８】
ここで、本実施の形態１の半導体装置１００は、パッケージ内部に、インピーダンスバランス素子（第１素子）１１１、１１２を備えている。インピーダンスバランス素子１１１、１１２は、半導体チップ１０１とバイパスキャパシタ１３０との間に配置されている。
【００３９】
すなわち、インピーダンスバランス素子１１１、１１２は、半導体チップ１０１からの配線経路距離が、半導体チップ１００からバイパスキャパシタ１３０までの配線経路距離よりも近い位置に接続されている。
【００４０】
より詳しくは、半導体チップ１０１が駆動する際の全ての電源電流が流れる電源配線１１８にはインピーダンスバランス素子１１２が、半導体チップ１０１が駆動する際の全てのＧＮＤ電流が流れるＧＮＤ配線１２１にはインピーダンスバランス素子１１１が実装されている。
【００４１】
このインピーダンスバランス素子１１２およびインピーダンスバランス素子１１１は半導体装置１００の電源用の配線経路であるワイヤ１０２、電源配線１０５、ビア１０８、電源配線１１６、ビア１１７、および電源配線１１８と、ＧＮＤ用の配線経路であるワイヤ１０３、ＧＮＤ配線１０６、ビア１０９、ＧＮＤ配線１１９、ビア１２０、およびＧＮＤ配線１２１とのインピーダンスを調整させるための素子である。
【００４２】
ここで、インピーダンスの調整とは、電源用の配線経路とＧＮＤの配線経路のインピーダンス整合させることをいう。
【００４３】
インピーダンスバランス素子１１１、１１２は半導体装置１００の電源用の配線経路とＧＮＤ用の配線経路の全体的なインピーダンス整合をする機能を備えていればよい。
【００４４】
このような機能を有する素子として、例えば、図４に示すようなインダクタを用いることができる。本実施の形態１では、電源配線１１８およびＧＮＤ配線１２１の一部を、例えば蛇行させた配線パターンとすることにより、所望のインダクタンスを備えるインダクタ素子を形成している。
【００４５】
配線を所望の形状に加工したインダクタをインピーダンスバランス素子１１１、１１２として用いることにより、半導体装置１００の製造工程において、インピーダンスバランス素子１１１、１１２を第１配線層の配線形成工程と同時に形成することができる。
【００４６】
このため、インピーダンスバランス素子１１１、１１２を個別素子として半導体装置１００に実装する場合と比較して、製造工程を簡略化することが可能となる。また、半導体装置１００の個別部品を少なくできるので製造コストを引き下げることも可能となる。
【００４７】
このインピーダンスバランス素子１１１、１１２をＧＮＤ配線１２１および電源配線１１８にそれぞれ形成することにより、半導体チップ１０１を駆動する際に流れる電流は全てインピーダンスバランス素子１１１またはインピーダンスバランス素子１１２を流れることになる。
【００４８】
このため、複雑な回路を要することなく、半導体装置１００の電源用の配線経路と、ＧＮＤ用の配線経路とのインピーダンス整合を容易にとることが可能となる。
【００４９】
また、インピーダンスバランス素子１１１、１１２を半導体チップ１０１とバイパスキャパシタ１３０との間に配置することにより、バイパスキャパシタまでの電源用の配線経路とＧＮＤ用の配線経路のインピーダンス整合を行うことができる。
【００５０】
ここで、前記インピーダンス整合と、半導体装置１００で発生するコモンモード電流との関係について図５から図７を用いて説明する。
【００５１】
図５はプリント回路基板に本実施の形態１の半導体装置１００を実装し、電源に接続されたハーネスを取り付けた状態を示す等価回路図である。図５において、本実施の形態１の半導体装置１００は、プリント回路基板５００に実装されている。また、プリント回路基板５００には、電源配線５０１とＧＮＤ配線５０２とを備えるハーネス５０３が電気的に接続されている。
【００５２】
半導体装置１００の電源配線１０５、１１６、１１８はプリント回路基板５００の電源配線５０４を介してハーネス５０３の電源配線５０１に電気的に接続されている。また、半導体装置１００のＧＮＤ配線１０６、１１９、１２１はプリント回路基板５００のＧＮＤ配線５０５を介してハーネス５０３のＧＮＤ配線５０２に電気的に接続されている。
【００５３】
また、図５において、半導体装置１００の電源配線１０５、１１６、１１８とレファレンスとなるＧＮＤ５０６との寄生容量を寄生容量５０７と、半導体装置１００のＧＮＤ配線１０６、１１９、１２１とリファレンスとなるＧＮＤ５０６との寄生容量を寄生容量５０８として示している。
【００５４】
ここで、半導体装置１００に搭載された半導体チップ１０１が動作すると、ノイズの原因となる貫通電流５０９が電源配線１０５、１１６、１１８からＧＮＤ配線１０６、１１９、１２１の方向に流れる。
【００５５】
図５に示す回路図は、図６に示す回路図に近似することができる。図６は、図５に示す回路図をノイズ発生メカニズムに着目して近似した等価回路図である。
【００５６】
図６において、図５に示す半導体チップ１０１はノイズ発生源としての電圧源５１０と近似することができる。また、図５に示す電源配線１０５、１１６、１１８およびインピーダンスバランス素子１１２のインダクタンス成分を足し合わせてインダクタ５１１として示している。また、図５に示すＧＮＤ配線１０６、１１９、１２１およびインピーダンスバランス素子１１１のインダクタンス成分を足し合わせてインダクタ５１２として示している。
【００５７】
また、図５に示すプリント回路基板５００の電源配線５０４およびハーネス５０３の電源配線５０１のインピーダンスを足し合わせて図６に示すインピーダンス５１３と、プリント回路基板５００のＧＮＤ配線５０５およびハーネス５０３のＧＮＤ配線５０２のインピーダンスを足し合わせて図６に示すインピーダンス５１４として示している。
【００５８】
ここで、図６に示す回路において、ラジオノイズで問題となる周波数帯域（〜２００ＭＨｚ）では、バイパスキャパシタ１３０のインピーダンスは、半導体装置１００内のインダクタ５１１、５１２のインピーダンスと比較して十分に小さい。
【００５９】
このため、図６に示す回路図は、図７に示す回路図に更に近似することができる。図７は図６に示す回路図を更に近似した回路図である。
【００６０】
図７において、図５に示すハーネス５０３が半導体装置１００に接続される回路上の点をノード５１５として示している。また、ハーネスを流れるコモンモード電流に着目すると、ハーネスのコモンモードインピーダンスを図７に示すようなインピーダンス５１６として表すことができる。
【００６１】
ここで、ハーネスを流れるコモンモード電流Ｉｃを抑制するための条件について説明する。
【００６２】
図７において、インダクタ５１１、５１２のインダクタンスをそれぞれＬｖ、Ｌｇとし、寄生容量５０８、５０７のキャパシタンスをそれぞれＣｖ、Ｃｇとする。また、インピーダンス５１６をＺｃ、ノード５１５とリファレンスとなるＧＮＤ５０６（図５参照）との電位差をＶｃ、電圧源５１０の電圧をＶｄとすると電位差Ｖｃは式（１）で表すことができる。
【００６３】
【数１】
2008198761.tif 000003
【００６４】
ここで、ハーネスを流れるコモンモード電流Ｉｃの大きさは電位差Ｖｃに比例するので、Ｖｃを小さくすることによりコモンモード電流Ｉｃを抑制することができる。このため、式（１）よりコモンモード電流Ｉｃを抑制するためのインダクタンスＬｖ、ＬｇおよびキャパシタンスＣｖ、Ｃｇに対する条件を得ることができる。これを式（２）に示す。
【００６５】
【数２】
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【００６６】
インダクタンスＬｖ、ＬｇおよびキャパシタンスＣｖ、Ｃｇが、式（２）に示した関係となるように調整することにより、コモンモード電流Ｉｃを抑制することができる。
【００６７】
本実施の形態１の半導体装置１００はインピーダンスバランス素子１１１、１１２（図５）で、インダクタンスＬｖ、ＬｇおよびキャパシタンスＣｖ、Ｃｇが、式（２）の関係を満足するように調整することができる。このため、半導体装置１００をハーネスが取り付けられたプリント回路基板に実装し、駆動した場合に発生するコモンモード電流Ｉｃの発生を抑制することができる。
【００６８】
次に、本実施の形態１の比較例として、図１に示す半導体装置１００の構成のうち、インピーダンスバランス素子１１１、１１２を搭載してない半導体装置３００を準備し、コモンモード電流の発生状況を確認した結果について説明する。
【００６９】
図８は、本実施の形態１の半導体装置１００を実装した電子機器と、本実施の形態１の比較例である半導体装置３００を実装した電子機器を稼働させた際に発生するコモンモード電流量を比較した説明図である。
【００７０】
図８において丸いプロットを結んだ線は、本実施の形態１の半導体装置１００を電子機器に実装し、該電子機器に取り付けたハーネスに流れる各周波数毎のコモンモード電流量を示す。また、四角いプロットを結んだ線は、本実施の形態１の比較例である半導体装置３００を電子機器に実装し、該電子機器に取り付けたハーネスに流れる各周波数毎のコモンモード電流量を示す。
【００７１】
なお、比較例である半導体装置３００は図１に示すインピーダンスバランス素子１１１、１１２が実装されていない点を除き、半導体装置１００と同様の構成とした。また、図８において、横軸は周波数であり縦軸はコモンモード電流量（ノイズレベル）を示す。
【００７２】
図８に示すように、本実施の形態１の半導体装置１００を実装した電子機器は、半導体装置３００を実装した電子機器と比較して、殆ど全ての周波数でＥＭＩの原因となるコモンモード電流量が少なくなっていることがわかる。特に、ＦＭラジオへのノイズ混入で問題となる８０ＭＨｚにおいては、半導体装置１００を実装した電子機器の方が、半導体装置３００を実装した電子機器よりも２０ｄＢμＡ程度コモンモード電流量が少なくなっていることがわかる。
【００７３】
本実施の形態１の半導体装置１００は、半導体装置内部にインピーダンスバランス素子１１１、１１２を備え、半導体装置内部の電源用の配線経路とＧＮＤ用の配線経路のインピーダンスを整合させるので、半導体装置内部のコモンモード電流の発生を抑制することができる。このため、半導体装置１００を実装した電子機器で発生する不要電磁放射（ＥＭＩ）を抑制することが可能となる。
【００７４】
また、半導体装置１００内部のコモンモード電流の発生を抑制することにより、半導体装置１００を実装するプリント回路基板にＥＭＩの発生を抑制するための複雑な回路を配置しなくともＥＭＩを抑制することが可能となる。
【００７５】
次に、本実施の形態１の半導体装置の製造方法について説明する。
【００７６】
（ａ）まず、図１に示す配線基板１を準備する。この配線基板準備工程では、配線基板１は図１に示すような配線基板１を複数個連結された状態で準備する。
【００７７】
ここで、この配線基板準備工程の段階で、配線基板１には電源配線１０５、１１６、１１８、１２３と、ＧＮＤ配線１０６、１１９、１２１、１２５とが所定の配線パターンで形成され、配線基板１に形成された電源電位供給用の外部端子および基準電位供給用の外部端子にそれぞれ電気的に接続されている。また、信号配線１０７は、配線基板１に形成された電気信号入出力用の外部端子に電気的に接続されている。
【００７８】
また、電源配線１１８にはインピーダンスバランス素子１１２が、ＧＮＤ配線１２１にはインピーダンスバランス素子１１１が、それぞれ形成されている。また、バイパスキャパシタ１３０、発振回路１１３、内部降圧電源用のキャパシタ１１４、高速信号出力用のダンピング抵抗１１５もそれぞれ配線基板１の主面に形成あるいは実装されている。
【００７９】
（ｂ）次に、（ａ）工程で準備した配線基板１の半導体チップ搭載領域に、半導体チップ１０１を実装する。この半導体チップ実装工程では、半導体チップ１０１を配線基板１の半導体チップ搭載領域に接着材を介して実装する。
【００８０】
また、半導体チップ１０１の主面に形成された電源用端子、ＧＮＤ用端子、信号用端子には、ワイヤ１０２、１０３、１０４がワイヤボンディングされ、電源配線１０５、ＧＮＤ配線１０６、信号配線１０７にそれぞれ電気的に接続される。
【００８１】
（ｃ）次に、配線基板１上に形成された、半導体チップ１０１、ワイヤ１０２、１０３、１０４、電源配線１０５、１１８、ＧＮＤ配線１０６、１２１、信号配線１０７、発振回路１１３、内部降圧電源用のキャパシタ１１４、高速信号出力用のダンピング抵抗１１５、インピーダンスバランス素子１１１、１１２、およびバイパスキャパシタ１３０を封止樹脂２により封止する。
【００８２】
（ｄ）最後に、連結された状態の配線基板１を封止樹脂２ごと個片化し、半導体装置１００が得られる。
【００８３】
（実施の形態２）
前記実施の形態１ではインピーダンスバランス素子として、配線を所望の形状に加工することより得られるインダクタを用いる半導体装置について説明した。本実施の形態２では、インピーダンスバランス素子として個別部品素子を用いる半導体装置について説明する。
【００８４】
次に、図９および図１０、図１１、図１２を用いて、実施の形態２を説明する。図９は、本実施の形態２の半導体装置のパッケージ内部における第１配線層および第２配線層を上部から重ねて見た状態を示す平面図、図１０は図９に示す平面図のうち、第１配線層のみを示した平面図、図１１は図９に示す平面図のうち、第２配線層のみを示した平面図、図１２は図９に示す半導体装置の等価回路図である。
【００８５】
図９において、本実施の形態２の半導体装置２００は、電源配線１１８は配線経路途中で分断されている。この分断箇所の配線端部には、素子搭載用の導電性部材である一対のインピーダンスバランス素子用パッド（第１端子）２１２が形成されている。
【００８６】
また、ＧＮＤ配線１２１も配線経路途中で分断されており、この配線端部には素子搭載用の導電性部材である一対のインピーダンスバランス素子用パッド（第２端子）２１１が形成されている。
【００８７】
このインピーダンスバランス素子用パッド２１１、２１２に、それぞれ前記実施の形態１で説明したインピーダンスを調整する素子（第１素子）を個別素子として実装することにより、インピーダンスバランス素子用パッド２１１、２１２をそれぞれ電気的に接続することができる。
【００８８】
本実施の形態２によれば、インピーダンスバランス素子用パッド２１１、２１２を形成することにより、半導体チップ１０１を駆動する際に流れる電流は全てインピーダンスバランス素子用パッド２１１、２１２に搭載したインピーダンスを調整するための素子を流れることになる。
【００８９】
このインピーダンスバランス素子用パッド２１１、２１２に搭載される素子としては、例えば、インダクタの個別素子を用いることができる。
【００９０】
ここで、配線基板１に形成する各配線は、加工精度誤差などの理由によりインピーダンスの値が必ずしも一定にならない場合がある。本実施の形態２の半導体装置２００は、半導体装置内部の各配線インピーダンスに応じた個別素子（インピーダンスバランス素子）を適宜選択して搭載することが可能となる。
【００９１】
このため、電源用の配線経路とＧＮＤ用の配線経路のインピーダンスを整合させることができるので、半導体装置内部に発生するコモンモード電流を抑制でき、信頼性を向上させることが可能となる。
【００９２】
また、本実施の形態２の半導体装置２００は、ユーザーの実装条件に応じたインピーダンスバランス素子を実装することができる。このため、半導体装置の性能を向上させることが可能となる。
【００９３】
次に、本実施の形態２である半導体装置２００の製造方法について説明する。なお、本実施の形態２では、前記実施の形態１で説明した半導体装置１００の製造方法と、（ｃ）、（ｄ）工程は共通するので、説明は省略する。
【００９４】
（ａ）まず、図９に示す配線基板１を準備する。この配線基板準備工程では、配線基板１は図９に示すような配線基板１を複数個連結された状態で準備する。
【００９５】
ここで、この配線基板準備工程の段階で、配線基板１には電源配線１０５、１１６、１１８、１２３と、ＧＮＤ配線１０６、１１９、１２１、１２５とが所定の配線パターンで形成され、配線基板１に形成された電源電位供給用の外部端子および基準電位供給用の外部端子にそれぞれ電気的に接続されている。また、信号配線１０７は、配線基板１に形成された電気信号入出力用の外部端子に電気的に接続されている。
【００９６】
また、電源配線１１８およびＧＮＤ配線１２１は図９に示すように分断されており、この配線端部には素子搭載用の一対のインピーダンスバランス素子用パッド２１２、２１１がそれぞれ形成されている。
【００９７】
また、バイパスキャパシタ１３０、発振回路１１３、内部降圧電源用のキャパシタ１１４、高速信号出力用のダンピング抵抗１１５もそれぞれ配線基板１の主面に形成あるいは実装されている。
【００９８】
（ｂ）次に、（ａ）工程で準備した配線基板１の半導体チップ搭載領域に、半導体チップ１０１を実装する。この半導体チップ実装工程では、半導体チップ１０１を配線基板１の半導体チップ搭載領域に接着材を介して実装する。
【００９９】
また、半導体チップ１０１の主面に形成された電源用端子、ＧＮＤ用端子、信号用端子には、ワイヤ１０２、１０３、１０４がワイヤボンディングされ、電源配線１０５、ＧＮＤ配線１０６、信号配線１０７にそれぞれ電気的に接続される。
【０１００】
ここで、本実施の形態２では次工程である（ｃ）封止工程の前に、インピーダンスバランス素子用パッド２１１、２１２に、それぞれ電源用の配線経路とＧＮＤ用の配線経路とのインピーダンス整合をさせるための個別素子であるインピーダンスバランス素子を実装する。
【０１０１】
インピーダンスバランス素子の実装方法としては、例えば、はんだなどの導電性接続部材を介してインピーダンスバランス素子用パッド２１１、２１２に実装する方法を例示することができる。
【０１０２】
（ｃ）、（ｄ）工程は前記実施の形態１で説明した製造方法と同様に製造することができる。
【０１０３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０４】
本発明は、マイコンなどの能動回路を搭載する半導体装置を搭載する電子機器に適用することができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の、実施の形態１である半導体装置のパッケージ内部における第１配線層および第２配線層を上部から重ねて見た状態を示す平面図である。
【図２】図１に示す平面図のうち、第１配線層のみを示した平面図である。
【図３】図１に示す平面図のうち、第２配線層のみを示した平面図である。
【図４】図１に示す半導体装置の等価回路図である。
【図５】プリント回路基板に本発明の実施の形態１の半導体装置１００を実装し、電源に接続されたハーネスを取り付けた状態を示す等価回路図である。
【図６】図５に示す回路図を近似した回路図である。
【図７】図６に示す回路図を更に近似した回路図である。
【図８】本発明の実施の形態１の半導体装置を実装した電子機器と、本実施の形態１の比較例である半導体装置を実装した電子機器を稼働させた際に発生するコモンモード電流量を比較した説明図である。
【図９】本発明の実施の形態２の半導体装置のパッケージ内部における第１配線層および第２配線層を上部から重ねて見た状態を示す平面図である。
【図１０】図９に示す平面図のうち、第１配線層のみを示した平面図である。
【図１１】図９に示す平面図のうち、第２配線層のみを示した平面図である。
【図１２】図９に示す半導体装置の等価回路図である。
【符号の説明】
【０１０６】
１  配線基板
２  封止樹脂（封止体）
１００、２００、３００  半導体装置
１０１  半導体チップ
１０２、１０３、１０４  ワイヤ
１０５、１１６、１１８、１２３  電源配線（第１電源配線）
１０６、１１９、１２１、１２５  ＧＮＤ配線（第２電源配線）
１０７  信号配線
１０８、１０９、１１７、１２０、１２２、１２４  ビア
１１１、１１２  インピーダンスバランス素子（第１素子）
１１３  発振回路
１１４  内部降圧電源用のキャパシタ
１１５  高速信号出力用ダンピング抵抗
１３０  バイパスキャパシタ（第１キャパシタ）
２１１  インピーダンスバランス素子用パッド（第２端子）
２１２  インピーダンスバランス素子用パッド（第１端子）
５００  プリント回路基板
５０１、５０４  電源配線
５０２、５０５  ＧＮＤ配線
５０３  ハーネス
５０６  ＧＮＤ
５０７、５０８  寄生容量
５０９  貫通電流
５１０  電圧源
５１１、５１２  インダクタ
５１３、５１４、５１６  インピーダンス
５１５  ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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