(57)【要約】【課題】  信号品質の観点だけでＯＤＴを切替えると不要なＯＤＴの切替えが増えてしまい、結果的にメモリデバイスの消費電力を増やしてしまう。【解決手段】  On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、複数のメモリデバイスの内、アクセス対象のメモリデバイスに対応して前記機構を有効にするか無効にするかを示すＯＤＴ制御情報を複数のメモリデバイスのそれぞれに対応して記憶するＯＤＴ制御レジスタ１０４，１０５と、複数のメモリデバイスのアクセス対象のメモリに対応するＯＤＴ制御情報に基づいて、複数のメモリデバイスのそれぞれのＯＤＴ機構を制御するＯＤＴ制御回路１１２とを有する。【選択図】  図１
2008102706.tif 000002
【特許請求の範囲】
【請求項１】
On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
前記複数のメモリデバイスの内、アクセス対象のメモリデバイスに対応して前記機構を有効にするか無効にするかを示す情報を前記複数のメモリデバイスのそれぞれに対応して記憶する記憶手段と、
前記複数のメモリデバイスのアクセス対象のメモリに対応する前記記憶手段に記憶された前記情報に基づいて、前記複数のメモリデバイスのそれぞれの前記機構を制御するＯＤＴ制御手段と、
を有することを特徴とするメモリ制御回路。
【請求項２】
前記記憶手段は、前記複数のメモリデバイスのそれぞれへのリード、ライトに対してそれぞれ独立に前記情報を記憶することを特徴とする請求項１に記載のメモリ制御回路。
【請求項３】
前記ＯＤＴ制御手段は、前記メモリデバイスへのリードとライトの各アクセスで独立に前記機構を制御することを特徴とする請求項２記載のメモリ制御回路。
【請求項４】
前記記憶手段は、前記情報をプログラマブルに記憶することを特徴とする請求項１乃至３のいずれか１項に記載のメモリ制御回路。
【請求項５】
On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
バスマスタからのアクセス要求に基づいて、前記メモリデバイスに対するアクセスアドレス及びリード／ライト信号を発生するコマンド発生手段と、
前記アクセスアドレス及びリード／ライト信号に応じて、前記複数のメモリデバイスのそれぞれの前記機構を制御するＯＤＴ制御手段とを有し、
前記ＯＤＴ制御手段は、アクセス対象のメモリデバイスとそのアクセス内容に対応して前記複数のメモリデバイスのそれぞれの前記機構を有効にするか無効にするかを示す情報に基づいて、前記複数のメモリデバイスのそれぞれの前記機構を制御する特徴とするメモリ制御回路。
【請求項６】
前記情報を記憶する記憶手段を更に有することを特徴とする請求項５に記載のメモリ制御回路。
【請求項７】
請求項１乃至６のいずれか１項に記載のメモリ制御回路を有することを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置を制御するメモリ制御回路に関し、特にオンダイターミネーション（On-Die Termination）機構を含む半導体メモリデバイスへのアクセスを制御する技術に関するものである。
【背景技術】
【０００２】
半導体メモリ装置を含むシステムでは、プリント基板上に半導体メモリのデバイス或はメモリモジュールを配置し、電気信号の伝送によりコマンド及びデータの授受が行われる。この電気信号が伝送される伝送路では、データバスやメモリデバイスの接続点等ではインピーダンスが異なるため、信号の反射により電気的ノイズが発生し、信号品質の低下を招いていた。
【０００３】
近年のプロセッサやＬＳＩ内部の動作周波数が飛躍的に高くなリ、それに伴ってメモリデバイス間でのデータ転送レートが向上されてきている。しかし、上述した電気的ノイズによる信号品質の低下は、メモリデバイスとチップ間の高速データ転送を阻害する大きな要因の一つになっていた。このような電気的ノイズに対処するために、例えばＤＤＲ−ＳＤＲＡＭでは、プリント基板上の伝送路の端に終端抵抗を取り付けて信号反射の影響を低減させている。しかしながら、同一伝送路内に複数のメモリデバイスが実装されている場合は、アクセス対象のメモリデバイスへの電気信号は、アクセス非対象のメモリデバイスからの信号反射の影響を受ける。このため、上述の伝送路端の終端抵抗のみでは信号反射の影響を低減させることができず、高速データ転送が困難であった。従って、より高速なデータ転送を実現するためには、より高精度な反射信号の処理が必要となる。
【０００４】
この高精度な反射信号の処理を行うものとして、例えばＤＤＲ２−ＳＤＲＡＭにて実現されたものがオンダイターミネーション（On-Die Termination：以下ＯＤＴ）である。このＤＤＲ２−ＳＤＲＡＭでは、メモリデバイス内部に終端抵抗を有し、ＯＤＴ制御信号により各メモリデバイスの終端抵抗のオン／オフの切り替えを可能としている。
【０００５】
図７は、ＤＤＲ２−ＳＤＲＡＭにおけるＯＤＴの構成を説明する図である。
【０００６】
メモリデバイス７０３は、データ信号やデータストローブ信号に対する終端抵抗Ｒt７０１をダイ上に実装している。そして、外部からのＯＤＴ制御信号３０２によりスイッチ７０２のオン／オフを切替えることにより、終端抵抗Ｒt７０１のオン／オフを切り替えている。
【０００７】
図４は、データバスのデータとＯＤＴ制御信号との関係を説明する図である。
【０００８】
ＯＤＴ制御信号（ＯＤＴ）がオン（ハイレベル）になると、ＣＬＫの立ち上がりでＯＤＴ制御信号のオンを検知したタイミング４０１からtAOND後のタイミング４０２で、スイッチ７０２をオンにして終端抵抗Ｒtをオンにする（４０３）。次にＯＤＴ制御信号のオフを検知したＣＬＫの立ち上がりのタイミング４０４からtAOFD後のタイミング４０５で、スイッチ７０２をオンにして終端抵抗Ｒtをオフに切り替えている。現在、市場で入手されるＤＤＲ２−ＳＤＲＡＭでは、通常、時間tAONDはメモリクロックの２サイクル分、tAOFDは、メモリクロックの２．５サイクル分としている。
【０００９】
このようなＤＤＲ２−ＳＤＲＡＭを用いることにより、同一の伝送路内に複数のメモリデバイスが実装されている場合でも、信号の反射による影響を少なくできる。即ち、アクセスしないメモリデバイスの終端抵抗をオンにすることにより、アクセス対象のメモリデバイスに対する信号反射の影響を抑制でき、これにより、より高速なデータ転送が可能となる。但し、このＤＤＲ２−ＳＤＲＡＭに実装されているＯＤＴを使用して信号品質を向上させるためには、メモリデバイスを制御するメモリコントローラにおいてＯＤＴ制御信号を的確に出力する必要がある。特許文献１には、メモリデバイスのＯＤＴとＯＤＴによるシグナルインテグリティの向上に関する技術が記載されている。
【特許文献１】特開２００３−３４５７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＤＤＲ２−ＳＤＲＡＭを採用したメモリでは、ＯＤＴをオンにすることにより信号品質を向上できるという利点がある反面、多くのメモリデバイスでＯＤＴをオンにすることによって、メモリデバイスの消費電力を増大させるという欠点がある。通常、メモリデバイスに対するアクセス時、アクセス対象のメモリデバイスに応じてＯＤＴ制御信号を出力するメモリデバイスを固定している。しかしながら、同一のＬＳＩを複数種のプリント基板やシステムに搭載する場合、動作周波数や伝送路の特性が異なるため、一律にＯＤＴを制御しなくてもシステムが動作可能な信号品質を得ることができる場合がある。従って、信号品質の観点だけでＯＤＴを切替えると不要なＯＤＴの切替えが増えてしまい、結果的にメモリデバイスの消費電力を増やしてしまうという問題がある。
【００１１】
本発明の目的は、上記従来技術の問題点を解決することにある。
【００１２】
本願発明の特徴は、複数のメモリデバイスのＯＤＴ制御を的確に実現できるメモリ制御回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明の一態様に係るメモリ制御回路は以下のような構成を備える。即ち、
On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
前記複数のメモリデバイスの内、アクセス対象のメモリデバイスに対応して前記機構を有効にするか無効にするかを示す情報を前記複数のメモリデバイスのそれぞれに対応して記憶する記憶手段と、
前記複数のメモリデバイスのアクセス対象のメモリに対応する前記記憶手段に記憶された前記情報に基づいて、前記複数のメモリデバイスのそれぞれの前記機構を制御するＯＤＴ制御手段と、を有することを特徴とする。
【００１４】
上記目的を達成するために本発明の一態様に係るメモリ制御回路は以下のような構成を備える。即ち、
On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、
バスマスタからのアクセス要求に基づいて、前記メモリデバイスに対するアクセスアドレス及びリード／ライト信号を発生するコマンド発生手段と、
前記アクセスアドレス及びリード／ライト信号に応じて、前記複数のメモリデバイスのそれぞれの前記機構を制御するＯＤＴ制御手段とを有し、
前記ＯＤＴ制御手段は、アクセス対象のメモリデバイスとそのアクセス内容に対応して前記複数のメモリデバイスのそれぞれの前記機構を有効にするか無効にするかを示す情報に基づいて、前記複数のメモリデバイスのそれぞれの前記機構を制御する特徴とする。
【発明の効果】
【００１５】
本発明によれば、複数のメモリデバイスのＯＤＴ制御を的確に実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して本発明の好適な実施の形態を詳しく説明する。尚、以下の実施の形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施の形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。
【００１７】
図２は、本実施の形態におけるメモリデバイスとメモリ制御回路を実装したＬＳＩとの接続を示した概念図である。
【００１８】
このシステムは、ＬＳＩ２０１に実装されたメモリ制御回路２０２と、メモリデバイス０〜３（２０３〜２０６）とを有している。ここでＬＳＩ２０１に接続可能なメモリデバイスの数は最大４とする。メモリ制御回路２０２とメモリデバイス２０３〜２０６とは、アドレスやコマンド、チップセレクト信号等を伝送するコマンド信号群３０１と、ＯＤＴ制御信号群３０２、データ、データストローブを転送するデータバス３０３により接続されている。
【００１９】
図３は、本実施の形態におけるメモリ制御回路２０２と、各メモリデバイス２０３〜２０６との間の信号接続を説明する図である。
【００２０】
信号群３０１に含まれるバンクアドレスＢＡ、アドレスＡ、行アドレスストローブＲＡＳ＃、列アドレスストローブＣＡＳ＃、ライトイネーブルＷＥ＃、データマスクＤＱＭ信号は、各メモリデバイス２０３〜２０６に対して共通に分配されている。一方、各メモリデバイスを選択するチップ選択信号ＣＳ０，ＣＳ１，ＣＳ２，ＣＳ３と、各メモリデバイスのＯＤＴを制御するＯＤＴ制御信号３０２（ＯＤＴ０，ＯＤＴ１，ＯＤＴ２，ＯＤＴ３）は、各メモリデバイス２０３〜２０６に対して独立に接続されている。なお、ここで＃は、負論理（ロウツルー）信号であることを示している。また、これらＯＤＴ制御信号３０２は、メモリデバイス２０３〜２０６に対するＯＤＴ制御信号加えて、メモリ制御回路２０２が実装されるＬＳＩ２０１自身に対する制御信号（ＯＤＴ）も含んでいる。尚、本実施の形態では、このＬＳＩ２０１自身に対するＯＤＴ制御信号（ＯＤＴ）の出力タイミングは、図４で示されるように、メモリデバイスでの制御タイミングと同様のタイミングとしている。しかし、メモリデバイスとＬＳＩとで制御タイミングが異なる場合でも、それぞれ独立にタイミングを調整することで実現できることは言うまでも無い。これらの信号は、全てメモリ制御回路２０２から各モリデバイス２０３〜２０６へ向かう単方向信号として実装される。
【００２１】
更に、このメモリ制御回路２０２と各メモリデバイス２０３〜２０６間の双方向信号群としてデータバス３０３があり、これにはデータ信号ＤＱとデータストローブ信号ＤＱＳが含まれている。
【００２２】
メモリ制御回路２０２は、これら信号群を制御することにより、メモリデバイス２０３〜２０６との間でのデータ転送を可能にしている。
【００２３】
次に、図１を参照して、本実施の形態に係るメモリ制御回路２０２におけるＯＤＴ制御について説明する。
【００２４】
図１は、本実施の形態に係るメモリ制御回路２０２の構成を示すブロック図である。
【００２５】
本実施の形態に係るメモリ制御回路２０２は、メモリデータ制御部１０１、メモリコマンド制御部１０２、バスインターフェース回路１０３、ＯＤＴ制御回路１１２を有している。
【００２６】
バスインターフェース回路１０３は、例えばＣＰＵ（不図示）等のバスマスタからのメモリアクセス要求を受取ると、アクセスするアドレス、リード／ライトの種別等をメモリコマンド制御部１０２へ転送する。またメモリデバイスに書き込むデータ、メモリデバイスから読み出したデータを、メモリデータ制御部１０１との間で送受信する。メモリデータ制御部１０１は、このバスインターフェース１０３とのデータの授受を行うとともに、メモリコマンド制御部１０２からのタイミング信号１１５に基づいて、メモリデバイスへのデータの送受信を実行する。
【００２７】
メモリコマンド制御部１０２は、バスインターフェース１０３から受信したメモリアクセス要求に含まれるアドレスと、リード／ライトの種別に基づいてメモリデバイスへのアクセスコマンドを作成する。また、メモリバス側のタイミング制御を行って信号群３０１を制御している。また、メモリコマンド制御部１０２は、自らが発行するメモリコマンドに応答して、データバス３０３上にデータがドライブされるタイミングを算出し、そのタイミングに応じてＯＤＴ制御信号３０２の駆動を指示するＯＤＴ許可信号１１０を発行する。このＯＤＴ許可信号１１０は、各メモリデバイス２０３〜２０６に対して発行されるＯＤＴ制御信号３０２が、データバス３０３上にデータが出力される間有効となるように制御される。ここで、データバス３０３へデータが出力される際、そのデータが有効となるtAOND（図４）前にＯＤＴ制御信号がオン（ハイレベル）となる。そして、データバス３０３へのデータ出力が終了する際、そのデータバスのデータを無効にするタイミングのtAOFD前にＯＤＴ制御信号がオフとなるように制御される。
【００２８】
こうして後述するように、ＯＤＴ制御回路１１２で生成されるＯＤＴ制御信号３０２は、フリップフロップ１１６を介して、ＯＤＴ許可信号１１０の出力から最大１クロックサイクル遅延して出力される。従って、メモリコマンド制御部１０２から発行されるＯＤＴ許可信号１１０は、データバス３０３のデータドライブに対して、tAONDとtAOFDのそれぞれに最大１サイクル加算したサイクル分先立ってハイレベルになるように制御されている。そしてメモリコマンド制御部１０２は、ＯＤＴ許可信号１１０の発行と同時に、ＯＤＴ方向信号１０９と、ＯＤＴデバイス信号１０８を発行する。ＯＤＴ方向信号１０９は、データバス３０３にドライブされるデータのリード／ライトの種別を示し、ＯＤＴデバイス信号１０８は、データバス３０３にドライブされるデータのターゲットとなるメモリデバイスを示す。これらＯＤＴデバイス信号１０８、ＯＤＴ方向信号１０９、ＯＤＴ許可信号１１０は、ＯＤＴ制御回路１１２に転送され、ＯＤＴ制御回路１１２内で出力するＯＤＴ制御信号３０２を決定する。尚、ＯＤＴ方向信号１０９は、本実施の形態では、リード時はロウレベル、ライト時はハイレベルに設定されている。
【００２９】
以下、ＯＤＴ制御回路１１２の構成と、その動作について説明する。
【００３０】
ＯＤＴ制御回路１１２は、ＯＤＴ制御レジスタ１０４，１０５と、各メモリデバイスに対するＯＤＴ制御信号３０２を生成するロジック回路を具備している。ここでＯＤＴ制御レジスタ１０４は、メモリデバイスへのデータの書込み時におけるＯＤＴを制御するデータを記憶しており、ＯＤＴ制御レジスタ１０５は、メモリデバイスからのデータの読出し時におけるＯＤＴを制御するデータを記憶している。
【００３１】
図５（Ａ）は、ＯＤＴ制御レジスタ１０４，１０５の構成を示す図である。尚、ここでＯＤＴ制御レジスタ１０４，１０５は、各メモリデバイスとリード・ライトそれぞれ独立に設けられている。
【００３２】
本実施の形態では、最大４組のメモリデバイスの接続が可能であるため、４個のメモリデバイスに対してリード（読出し用）及びライト（書き込み用）それぞれのレジスタが設けられ、合計８個のＯＤＴ制御レジスタが設けられている。
【００３３】
ＯＤＴ制御レジスタのそれぞれは、図５（Ａ）に示すように、接続される４つのメモリデバイス２０３〜２０６とＬＳＩ２０１自身に対応する５つのフィールドに分類されている。メモリデバイスに発行されるチップセレクト信号、及びリード／ライトの種別に応じて、どのＯＤＴ制御信号をオンにするか否かが指定される。本実施の形態では、このフィールドに「１」が設定されている時（図５（Ｂ）参照）に、そのフィールドに対応するメモリデバイスに対するＯＤＴ制御信号をオンにするものとする。
【００３４】
図５（Ｂ）は、ＯＤＴ制御レジスタ１０４，１０５の具体的な設定値の一例を示す図である。但し、これら設定値はあくまでも一例であって、メモリデバイスのメーカが推奨している仕様、或は、このＬＳＩ２０１、メモリデバイスを含むシステムの特性に応じた値に設定できることはもちろんである。
【００３５】
ここで、これら８個のＯＤＴ制御レジスタから、実際にメモリアクセス時に使用するＯＤＴ制御レジスタの選択は、メモリコマンド制御部１０２から発行されるＯＤＴデバイス信号１０８とＯＤＴ方向信号１０９に基づいて行われる。本実施の形態では、セレクタ１０６によりメモリデバイスを選択し、セレクタ１０７によりリード／ライトの種別を選択することにより決定されるが、本発明はこの構成に限定されるものではない。
【００３６】
こうして選択されたＯＤＴ制御レジスタの値は、ＡＮＤ回路１１１によりＯＤＴ許可信号１１０と論理積が取られ、各メモリデバイス２０３〜２０６及びＬＳＩ２０１自身に対するＯＤＴ制御信号３０２として出力される。
【００３７】
図５（Ｂ）は、本実施の形態に係る制御レジスタの設定値の一例を示す図である。
【００３８】
図５（Ｂ）のように設定されると、メモリデバイス０（２０３）に対してデータの書込み要求（ライトアクセス）を発行する場合は、メモリデバイス１（２０４）に相当するＯＤＴ制御信号のみがオンするように制御される。
【００３９】
またメモリデバイス１（２０４）に対してリードアクセスを発行する場合には、メモリデバイス０（ＣＳ０）、メモリデバイス２（ＣＳ２）、メモリデバイス３（ＣＳ３）、チップ自身に対するＯＤＴ制御信号（ＯＷＮ）をオンにするように制御される。即ち、メモリデバイス１（２０４）以外の全てのメモリデバイスのＯＤＴ制御信号がオンになる。
【００４０】
また、メモリデバイス３（２０６）に対してデータの書込みを行う場合は、全てのフィールドに「０」が設定されているため、全てのＯＤＴ制御信号をオフにするように制御される。
【００４１】
図６は、図５（Ｂ）に示す設定値の下で、メモリデバイス２（２０５）のリードアクセスに続いて、メモリデバイス１（２０４）へライトアクセスが発行された場合の、ＯＤＴ制御回路１１２に関連する信号とＯＤＴ制御信号との関連を示す図である。
【００４２】
図において、メモリデバイス２（２０５）のリードアクセス時には、６０１で示すＯＤＴリード制御レジスタ（ＣＳ２）の内容（１０００１）が選択されてセレクタ１０７から出力される。そしてＯＤＴ許可信号１１０がハイレベルになった後の最初のクロック（ＣＬＫ）の立上がりのタイミングＴ１で、フリップフロップ１１６からＯＤＴ制御信号が出力される。この時のＯＤＴ制御信号は、ＣＳ０とＯＷＮに対応するＯＤＴ０とＯＤＴ信号のみがハイレベルとなった信号である。そして、ＯＤＴ許可信号１１０がロウレベルになった後の最初のクロック（ＣＬＫ）の立上がりのタイミングＴ２で、フリップフロップ１１６のラッチデータは「０」にリセットされて、ＯＤＴ制御信号がロウレベルにリセットされる。
【００４３】
次にメモリデバイス１（２０４）のライトアクセス時には、６０２で示すＯＤＴリード制御レジスタ（ＣＳ１）の内容（００１１０）が選択されてセレクタ１０７から出力される。そしてＯＤＴ許可信号１１０がハイレベルになった後の最初のクロック（ＣＬＫ）の立上がりのタイミングＴ３で、フリップフロップ１１６からＯＤＴ制御信号が出力される。この時のＯＤＴ制御信号は、ＣＳ２とＣＳ３に対応するＯＤＴ２とＯＤＴ３のみがハイレベルとなった信号である。そして、ＯＤＴ許可信号１１０がロウレベルになった後の最初のクロック（ＣＬＫ）の立上がりのタイミングＴ４で、フリップフロップ１１６のラッチデータは「０」にリセットされて、ＯＤＴ制御信号がロウレベルにリセットされる。
【００４４】
尚、本実施の形態では、メモリデバイスに対するＯＤＴ制御信号３０２をハイレベル（有効）にする指定を、メモリ制御回路２０２のプログラマブルレジスタ１０４，１０５の設定値に従って決定している。
【００４５】
しかし本願発明はこれに限定されるものでなく、ＬＳＩ２０１に外付けのメモリ素子に、これらＯＤＴ制御レジスタ１０４，１０５と同様に各種設定値を記憶させて、その設定値を参照して上述の制御を行っても良い。
【００４６】
以上説明したように本実施の形態によれば、アクセス対象のメモリデバイスに対してＯＤＴ制御信号３０２を有効にするメモリデバイスをプログラマブルに決定してＯＤＴ制御を行うことができる。これにより、あるＬＳＩのメモリアクセス制御や、メモリ動作速度が変更された場合、或は、このＬＳＩを含むシステム、或は基板の構成が変更された場合であっても、的確なメモリデバイスのＯＤＴ制御を実現することが可能となる。
【００４７】
また、メモリデバイスとの間のデータ転送に影響を及ぼさない範囲で、不要なＯＤＴ制御信号の発行を抑止することができるため、ＯＤＴ時の電力消費を抑えることが可能となる。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態に係るメモリ制御回路の構成を示すブロック図である。
【図２】本実施の形態におけるメモリデバイスとメモリ制御回路を実装したＬＳＩとの接続を示した概念図である。
【図３】本実施の形態に係るメモリ制御回路と、各メモリデバイスとの間の信号接続を説明する図である。
【図４】データバスのデータとＯＤＴ制御信号との関係を説明する図である。
【図５】本実施の形態に係るＯＤＴ制御レジスタの構成（Ａ）と、本実施の形態に係る制御レジスタの設定値の一例（Ｂ）を示す図である。
【図６】図５（Ｂ）に示す設定値の下で、メモリデバイス２のリードアクセスに続いて、メモリデバイス１へライトアクセスが発行された場合の、ＯＤＴ制御回路に関連する信号とＯＤＴ制御信号との関連を示す図である。
【図７】ＤＤＲ２−ＳＤＲＡＭにおけるＯＤＴの構成を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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