(57)【要約】【課題】不要な電源ラインを引くことなく、チップ面積の増大を抑えてＩＲドロップによる動作不良を改善できる【解決手段】外周に形成された外部接続用Ｉ／Ｏセルを配置するＩ／Ｏ領域１１と、その内部に回路ブロックを配置するコア領域２１から構成されている。外周部のＩ／Ｏ領域１１には、電源を供給する電源供給セル１２が配置されている。コア領域２１には、階層回路ブロックが配されている。電源供給セル１２に近い回路ブロック２２ａ，２２ｂ，２２ｃ，２２ｄはタイミング制約が最も厳しいものを配置し、中間位置の回路ブロック２３ａ，２３ｂ，２３ｃ，２３ｄはタイミング制約が中程度どのものを配置し、一番遠い領域である中心部の回路ブロック２４ａは、タイミング的に余裕のあるものを配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外周部に電源供給セルが配置され、配線抵抗による電圧ドロップを考慮しながら回路ブロックを配置する半導体装置において、
前記回路ブロックの中で電圧ドロップ値が大きくても所望のタイミングで動作可能なものを優先的に中心部に配置し、周辺部に行くにつれて電圧ドロップ値が小さくないと所望のタイミングで動作しない前記回路ブロックを配置することを特徴とする半導体装置。
【請求項２】
外周部に電源供給セルが配置され、配線抵抗による電圧ドロップを考慮しながら回路ブロックを配置する半導体装置の回路設計システムにおいて、
論理合成するセル情報と電圧値に応じたセルのタイミング情報を格納したライブラリ格納部と、
前記ライブラリのセルを組み合わせて回路ブロックを論理合成する論理合成部と、
論理合成した回路ブロックが所望のタイミングで動作可能な電圧値なのかを解析するタイミング解析部と、
タイミング解析部の解析結果と配置位置の電圧値に基づいて、前記回路ブロックの中で電圧ドロップ値が大きくても所望のタイミングで動作可能なものを優先的に中心部に配置し、周辺部に行くにつれて電圧ドロップ値が小さくないと所望のタイミングで動作しない前記回路ブロックを配置するレイアウト生成部を備えたことを特徴とする半導体装置の回路設計システム。
【請求項３】
外周部に電源供給セルが配置され、配線抵抗による電圧ドロップを考慮しながら回路ブロックを配置する半導体装置の回路設計方法において、
論理合成に必要なセル情報を格納したライブラリから電圧値に応じたタイミング情報を抽出する工程と、
所望のタイミングで収束する電圧値で各回路ブロックを論理合成する工程と、
前記回路ブロックの中で電圧ドロップ値が大きくても所望のタイミングで動作可能なものを優先的に中心部に配置し、周辺部に行くにつれて電圧ドロップ値が小さくないと所望のタイミングで動作しない前記回路ブロックを配置する工程を備えた半導体装置の回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルやマクロセル等からなる半導体集積回路、その設計システム及びその設計方法に関し、特に電源電圧の電圧ドロップ（ＩＲドロップ）による内部回路の動作不良を改善する半導体装置、その回路設計システム及びその回路設計方法に関するものである。
【背景技術】
【０００２】
チップ外周部に半導体集積回路の外部と接続するためのＩ／Ｏセルが配置され。その中に電源供給セルが含まれている。外部のパッドから電源供給セルを介して供給される電源電圧が、内部にある一般的にメッシュ状の配線構造に広がる電源配線網に供給される。半導体集積回路の内部各点において、内部セルが電源配線網から電流を受け取り消費する。半導体集積回路の内部各点に電流が消費されることにより、チップ中心部に向かって電源配線網における電圧ドロップ（ＩＲドロップ）が大きくなる。即ち、半導体集積回路の周辺部では電源配線網上の電圧が高く、中心に向かって電源配線網上では電圧が低くなり、中心付近に配置されるセルは、本来の能力に応じた性能を発揮することができなくなる。
【０００３】
これを避けるため、電源配線を太くしたり、外部から電源供給する電源供給セルの数を増やしたりすることで、電源配線網上におけるＩＲドロップを抑制してきが、所望の集積度及び所望のチップサイズを実現するためには、電源配線を太くしたり、電源供給セルの数を増やすことに限界があった。
【０００４】
そこで、特許文献１には、ＩＲドロップによる内部セルの動作不良を改善するため、電圧の異なる複数種類の電源ラインから内部セルへ電圧を供給することで、内部セルの電源電圧の差が小さくなり、ＩＲドロップによる動作不良を改善することができる技術が開示されている。
【特許文献１】特開２００５−１５０３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、チップ内の全領域の内部セルの電源電圧の差を基準値内に抑えるよう、複数種類の電源ラインから異なる電圧が供給されて、必要に応じて各電源ラインから配線を引くため、無駄な電源ラインが存在してしまうことがあり、チップ面積が増大してしまう。また、電圧降下解析を何度も繰り返す必要があり、現実的な手法とは考えられない。
【０００６】
本発明は、斯かる実情に鑑み、不要な電源ラインを引くことなく、チップ面積の増大を抑えてＩＲドロップによる動作不良を改善できる半導体装置、その回路設計システム及びその回路設計方法を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明は、外周部に電源供給セルが配置され、配線抵抗による電圧ドロップを考慮しながら回路ブロックを配置する半導体装置において、前記回路ブロックの中で電圧ドロップ値が大きくても所望のタイミングで動作可能なものを優先的に中心部に配置し、周辺部に行くにつれて電圧ドロップ値が小さくないと所望のタイミングで動作しない前記回路ブロックを配置したことを特徴とする。
【０００８】
また、本発明は、外周部に電源供給セルが配置され、配線抵抗による電圧ドロップを考慮しながら回路ブロックを配置する半導体装置の回路設計システムにおいて、論理合成するセル情報と電圧値に応じたセルのタイミング情報を格納したライブラリ格納部と、前記ライブラリのセルを組み合わせて回路ブロックを論理合成する論理合成部と、論理合成した回路ブロックが所望のタイミングで動作可能な電圧値なのかを解析するタイミング解析部と、タイミング解析部の解析結果と配置位置の電圧値に基づいて、前記回路ブロックの中で電圧ドロップ値が大きくても所望のタイミングで動作可能なものを優先的に中心部に配置し、周辺部に行くにつれて電圧ドロップ値が小さくないと所望のタイミングで動作しない前記回路ブロックを配置するレイアウト生成部を備えたことを特徴とする。
【０００９】
また、本発明は、外周部に電源供給セルが配置され、配線抵抗による電圧ドロップを考慮しながら回路ブロックを配置する半導体装置の回路設計方法において、論理合成に必要なセル情報を格納したライブラリから電圧値に応じたタイミング情報を抽出する工程と、所望のタイミングで収束する電圧値で各回路ブロックを論理合成する工程と、前記回路ブロックの中で電圧ドロップ値が大きくても所望のタイミングで動作可能なものを優先的に中心部に配置し、周辺部に行くにつれて電圧ドロップ値が小さくないと所望のタイミングで動作しない前記回路ブロックを配置する工程を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体装置の中心部に向かって電圧ドロップが大きくなる物理現象を考慮して、設計で用いるライブラリを予め複数の電圧値でタイミング情報を抽出し、所望のタイミングで収束するよう予め回路ブロックのレイアウト設計を行うことで、電圧ドロップを改善させるために、電源配線を太くしたり、外部から電源供給するＩ／Ｏセルの数を増やしたり、電圧値の異なる複数種類の電源ラインから内部セルへ供給する必要がないので、チップ面積を削減することができ、低消費電力化が実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００１２】
図１は本実施形態の半導体チップを示す平面図である。
この半導体装置である半導体チップ１は、外周に形成された外部接続用Ｉ／Ｏセルを配置するＩ／Ｏ領域１１と、その内部に回路ブロックを配置するコア領域２１から構成されている。外周部のＩ／Ｏ領域１１には、電源を供給する電源供給セル１２が配置されている。コア領域２１には、階層回路ブロックが配されている。電源供給セル１２に近い回路ブロック２２ａ，２２ｂ，２２ｃ，２２ｄは電圧ドロップが一番小さく、中間位置の回路ブロック２３ａ，２３ｂ，２３ｃ，２３ｄは電圧ドロップが中程度、一番遠い領域である中心部の回路ブロック２４ａが一番電圧ドロップが大きい。
なお、回路ブロックは階層化されているとしているが、階層化されていないブロックでも構わない。
【００１３】
この半導体チップ１上に形成された集積回路が所望のタイミングで収束可能（動作可能）なように、前記回路ブロックを、その位置の電圧値で所望のタイミングで動作可能になるよう配置されている。
【００１４】
そのためには、それぞれ電圧ドロップを生じている各回路配置領域で、その電圧値でも所望のタイミングで動作可能な回路ブロックが配されている。特に、回路ブロックの中で電圧ドロップが大きくても所望のタイミングで動作可能なものを優先的に中心部に配置し、周辺部に行くにつれて電圧ドロップが小さくないと所望のタイミングで動作しない前記回路ブロックを配置している。
【００１５】
図２は、本実施形態の半導体集積回路の設計を行なうための自動設計ツールを示すブロック図である。
この自動設計ツールは、図２に示すように、スタンダードセルやマクロセルに関する情報が格納されているライブラリ３１、ユーザにより指定可能な配置制約情報や配線制約情報などを格納した制御情報格納部３２、ライブラリと制御情報に基づいて回路ブロックを論理合成する論理合成部３３、論理合成した回路ブロックのタイミング解析を行うタイミング解析部３４、回路ブロックのレイアウトを行なうレイアウト部３５、レイアウトした回路ブロックが電圧ドロップの範囲内にあるかを解析する電圧降下解析部３６、レイアウト情報を出力するレイアウトデータ出力部３７から構成される。ライブラリ３１は、図３に示すように、論理合成に用いるスタンダードセルやマクロセルのセル情報４１、電圧ドロップ値に応じたタイミング情報４２、消費電力情報４３等を格納されている。
【００１６】
ライブラリ３１に格納されているタイミング情報４２は、電圧ドロップの大きさに応じたものであり、例えば、各セル毎に、電圧のドロップ値が２０％、１５％、１０％、５％の場合についてのタイミング情報である。
【００１７】
図４は、自動設計ツールが半導体集積回路を設計処理する手順を示すフローチャートである。
この自動設計ツールの論理合成部３３は、ライブラリ３１に格納されているタイミング情報を抽出し、電圧値に応じたタイミング情報を抽出して、電圧値に応じたライブラリを形成する（ステップＳ１１）。論理合成部３３は、最も大きい電圧ドロップ（例えば、電圧ドロップ２０％）のライブラリと制御情報を用いて回路の論理合成を行なう（ステップＳ１２）。タイミング解析部３４において、合成した回路のタイミング解析を行ない（ステップＳ１３）、所望のタイミングで収束するかを確認する（ステップＳ１４）。収束しなければ（ステップＳ１４：Ｎｏ）、論理合成部３３が、収束しないブロックを切り分け（ステップＳ１５）、１ランク下の電圧ドロップ（例えば、電圧ドロップ１５％）のライブラリと制御情報を用いて、論理合成を行なう（ステップＳ１１）。
【００１８】
そして、ステップＳ１３，Ｓ１４にて、タイミング解析を行なって、所望のタイミングで収束するか否かを確認する。こうして、合成した回路が、所望のタイミングで収束するまで、ステップＳ１３〜Ｓ１６を繰り返す。
【００１９】
合成論理回部３３は、回路が所望のタイミングで収束した場合、電源ラインのプラニングを行なう（ステップＳ１７）。例えば、図５に示すように、エリア２２が電圧ドロップ５％、エリア２３が電圧ドロップ１５％、エリア２４が電圧ドロップ２０％を生じる可能性があるとする。
【００２０】
レイアウト生成部３５は、論理合成部３３により、各回路ブロックが、所望のタイミングで収束可能な電圧ドロップが求められているので、電源ラインのプラニングに基づいて、動作可能な電圧ドロップのエリアに回路ブロックを配置するフロアプランを行なう（ステップＳ１８）。
【００２１】
例えば、図５のエリア２４には電圧ドロップ２０％の回路ブロックを、エリア２３には電圧ドロップ１０％の回路ブロックを、エリア２２には電圧ドロップ５％のブロックを配置できる。そこで、中央部のエリア２４には、電圧ドロップ２０％で所望のタイミングで収束する回路ブロック２４ａが配置される。エリア２３には、電圧ドロップ１０，１５，２０％の回路ブロックが混在して配置可能である。エリア２２は、全ての回路ブロックが混在して配置可能である。
【００２２】
こうして、基本的には前記回路ブロックの中で電圧ドロップ値が大きくても所望のタイミングで動作可能なものを優先的に中心部に配置し、周辺部に行くにつれて電圧ドロップ値が小さくないと所望のタイミングで動作しない前記回路ブロックを配置することになる。例えば、図１の半導体チップ１では、エリア２４には電圧ドロップ２０％のライブラリで論理合成された回路ブロックのみからなる階層ブロック２４が配置され、エリア２３には電圧ドロップ１５％、１０％のライブラリで論理合成された回路ブロックが混在して形成された階層ブロック２３ａ，２３ｂ，２３ｃ，２３ｄが配置され、エリア２２には電圧ドロップ５％のライブラリで論理合成された回路ブロックからなる階層ブロック２２ａ，２２ｂ，２２ｃ，２２ｄが配置されている。
【００２３】
次に、フロアプランによりレイアウトされた集積回路の電圧降下解析を実行し（ステップＳ１９）、電圧ドロップ値が、論理合成時に使用した電圧ドロップの範囲内に収まるか否かを確認する(ステップＳ２０）。電圧ドロップ値が、論理合成時に使用した電圧ドロップの範囲内に収まるのであれば、配置・配線を行なう（ステップＳ２１）。電圧ドロップの範囲外にあるようであれば、再びステップＳ１７に戻って処理をやり直すか、論理合成を元にした電源ラインのプランニングにおいて、電源ラインを再プランニングし、電圧ドロップの範囲内に収まるようにしたり、論理合成したブロックのフロアプラン工程において、ブロックを再配置し改善させる。そして、レイアウトデータ出力部３７が、最終的なレイアウト情報を外部へ出力する。
【００２４】
半導体チップ１の回路部分は、電圧値に応じて所定のタイミングで動作できるブロックを配置したので、電源配線を太くしたり、外部から電源供給するＩ／Ｏセルの数を増やしたり、電圧の異なる複数種類の電源ラインから内部セルへ供給する必要がなく、チップ面積を削減することができ、低消費電力化が実現できる。
【図面の簡単な説明】
【００２５】
【図１】本実施形態の半導体チップを示す平面図である。
【図２】本実施形態の半導体集積回路の設計を行なうための自動設計ツールを示すブロック図である。
【図３】ライブラリの格納情報を示す図である。
【図４】自動設計ツールが半導体集積回路を設計処理する手順を示すフローチャートである。
【図５】半導体装置の電圧ドロップのエリアを示す図である。
【符号の説明】
【００２６】
１  半導体チップ
１１  Ｉ／Ｏ領域
１２  電源供給セル
２１  コア領域
２２，２３，２４  電源ドロップエリア
２２ａ，２２ｂ，２２ｃ，２２ｄ  回路ブロック
２３ａ，２３ｂ，２３ｃ，２３ｄ  回路ブロック
２３ａ，２３ｂ，２３ｃ，２３ｄ  回路ブロック
２４ａ   回路ブロック
３１  ライブラリ
３２  制御情報格納部
３３  論理合成部
３４  タイミング解析部
３５  レイアウト生成部
３６  電源降下解析部
３７  レイアウトデータ出力部
４１  セル情報
４２  タイミング情報
４３  消費電力情報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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