(57)【要約】【課題】  製造プロセスの微細化に対応して、回路面積の縮小化、読み出し動作のタイミング制御を行なう制御回路の完全な初期化、及び、タイミング制御の厳格化を実現可能な非同期読み出し動作を行なう半導体記憶装置を提供する。【解決手段】  アドレス信号または制御信号の遷移を検出して遷移検出信号を出力する遷移検出回路１２０と、内部クロック信号を生成するクロック発振回路１４０と、遷移検出信号に応じて内部状態を初期化し、内部クロック信号に応じて内部状態を順次更新し、内部状態に基づいて読み出し制御信号の複数とクロック制御信号を生成する状態遷移回路１３０と、複数の読み出し制御信号に応じてメモリセルアレイ１５０に対する読み出し動作を行なう読み出し回路を備え、クロック発振回路１４０は、クロック制御信号に応じて内部クロック信号の発振動作または信号出力の少なくとも何れか一方を活性化または非活性化する。【選択図】        図１
2008102975.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルをマトリクス状に配列してなるメモリセルアレイと、アドレス信号の遷移または制御信号の遷移を検出して遷移検出信号を出力する遷移検出回路と、前記遷移検出信号に応じて前記メモリセルアレイに対する読み出し動作を行なう読み出し回路と、を備える半導体記憶装置であって、
内部クロック信号を生成するクロック発振回路と、
前記遷移検出信号に応じて内部状態を初期化し、前記内部クロック信号に応じて前記内部状態を順次更新し、前記内部状態に基づいて、前記読み出し回路の前記読み出し動作のタイミングを制御するための複数の読み出し制御信号と、前記クロック発振回路の前記内部クロック信号の生成を制御するためのクロック制御信号を生成する状態遷移回路と、を備え、
前記クロック発振回路は、前記クロック制御信号に応じて前記内部クロック信号の発振動作または信号出力の少なくとも何れか一方を活性化または非活性化し、
前記読み出し回路は、前記複数の読み出し制御信号に応じて前記読み出し動作を行なうことを特徴とする半導体記憶装置。
【請求項２】
前記状態遷移回路は、カウンタ回路及び組み合わせ回路からなり、
前記組み合わせ回路は、前記カウンタ回路からの出力に基づいて前記複数の読み出し制御信号と前記クロック制御信号を生成することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記クロック発振回路は、外部から入力されるクロック周期切り替え信号に応じて前記内部クロック信号のクロック周期を変更することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記状態遷移回路は、前記内部クロック信号のクロック周期を制御するためのクロック周期切り替え信号を生成し、
前記クロック発振回路は、前記クロック周期切り替え信号に応じて、前記内部クロック信号のクロック周期を変更することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記クロック発振回路は、前記遷移検出信号の活性化期間終了後に、非活性化していた前記内部クロック信号の発振動作及び信号出力を活性化することを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記状態遷移回路は、前記複数の読み出し制御信号及び前記クロック制御信号の内、少なくとも１つの制御信号の値を保持する制御信号用レジスタを備えることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
【請求項７】
前記内部クロック信号のクロック周期の整数倍のクロック周期を有するテスト信号を生成するテスト信号生成回路を備えることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
電源電圧から前記電源電圧とは異なる電圧値を有する読み出し電圧を生成する読み出し電圧生成回路を備え、
前記読み出し回路は、前記読み出し電圧を用いて前記読み出し動作を行い、
前記状態遷移回路は、前記読み出し電圧生成回路を制御するための電圧生成回路制御信号を生成することを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
【請求項９】
電源電圧から前記電源電圧とは異なる電圧値を有する読み出し電圧を生成する読み出し電圧生成回路を備え、
前記読み出し回路は、前記読み出し電圧を用いて前記読み出し動作を行い、
前記状態遷移回路は、前記テスト信号に基づいて前記読み出し電圧生成回路を制御するための電圧生成回路制御信号を生成することを特徴とする請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の読み出し回路に関し、特に、読み出し回路の非同期読み出し動作のタイミング制御に関する。
【背景技術】
【０００２】
従来、半導体記憶装置における非同期読み出し動作では、外部入力信号であるアドレス信号の遷移や制御信号の遷移をトリガとして自動的に記憶内容を読み出し、読み出した記憶内容を外部に出力する。非同期読み出し動作は、他の動作と同期せずに実行でき、多くの半導体記憶装置が非同期読み出し動作を実現する機能を備えている。一般的に、非同期読み出し動作を行なう半導体記憶装置は、メモリセルをマトリクス状に配列してなるメモリセルアレイと、アドレス信号の遷移または制御信号の遷移を検出して遷移検出信号を出力する遷移検出回路と、遷移検出信号に応じて前記メモリセルアレイに対する読み出し動作を行なう読み出し回路を備えており、遷移検出回路から出力される遷移検出信号に基づいて様々な読み出し制御信号を生成し、生成した読み出し制御信号に応じて、読み出し回路等を必要に応じて活性化することで読み出し動作を実現する。
【０００３】
一般的な非同期読み出し動作可能な半導体記憶装置について、図１３〜図１８を基に説明する。ここで、図１３は、非同期読み出し動作可能な半導体記憶装置における非同期読み出しに関する部分のみを示す概略部分構成図である。
【０００４】
図１３に示すように、半導体記憶装置１１００は、デバイスの選択状態を示すチップイネーブル信号ＣＥＮ（制御信号）の入力を受け付けるチップイネーブル端子１１０１、データ出力をイネーブルにするアウトプットイネーブル信号ＯＥＢの入力を受け付けるアウトプットイネーブル端子１１０２、及び、組み合わせによりアドレスを００００ｈ〜ＦＦＦＦｈから選択するアドレス信号Ａ［１５：０］の入力を受け付けるアドレス端子１１０３からの入力を受けて必要に応じて内部回路に伝達する入力バッファ１１１０と、アドレス信号Ａ［１５：０］の遷移またはチップイネーブル信号ＣＥＮの遷移を検出して遷移検出信号を出力する遷移検出回路１１２０と、メモリセルアレイ１１５０に対する読み出し動作を行なう読み出し回路を構成するロウデコーダ１１６０、カラムデコーダ１１７０及び選択されたメモリセル夫々の微小出力信号を増幅するセンスアンプ１１８０を制御する制御回路１１３０と、メモリセルアレイ１１５０から読み出したデータをデータ信号Ｄ［７：０］としてデータ端子１１９１に出力する出力バッファ１１９０を備えて構成されている。
【０００５】
尚、ここでの半導体記憶装置１１００は、チップイネーブル信号ＣＥＮの立ち下がりを検出したとき、または、チップイネーブル信号ＣＥＮがＬレベルの状態（チップ選択状態）でアドレス信号Ａ［１５：０］の遷移を検出したときに、アドレス信号Ａ［１５：０］によって指定されるメモリセルアレイ１１５０のデータを読み出し、チップイネーブル信号ＣＥＮがＬレベルの状態（チップ選択状態）でアウトプットイネーブル信号ＯＥＢがＬレベルのときに、データ信号Ｄ［７：０］を外部に出力するように構成されている。
【０００６】
入力バッファ１１１０は、アドレス信号Ａ［１５：０］を受け付けると、アドレス信号Ａ［１５：０］を、バス１１１１を介して、ロウデコーダ１１６０、カラムデコーダ１１７０及び遷移検出回路１１２０に対して出力する。また、入力バッファ１１１０は、チップイネーブル信号ＣＥＮを受け付けると、ノード１１１２を介してチップイネーブル信号ＣＥＮを遷移検出回路１１２０に対して出力する。尚、チップイネーブル信号ＣＥＮを遷移検出回路１１２０以外の周辺回路に出力するように構成しても良い。更に、入力バッファ１１１０は、アウトプットイネーブル信号ＯＥＢを受け付けると、ノード１１１３を介してアウトプットイネーブル信号ＯＥＢを出力バッファ１１９０に対して出力する。
【０００７】
遷移検出回路１１２０は、チップイネーブル信号ＣＥＮの立下りを検出すると、または、チップイネーブル信号ＣＥＮがＬレベルのときにアドレス信号Ａ［１５：０］の遷移を検出すると、遷移検出信号を生成し、ノード１１２１を介して制御回路１１３０に対して出力する。ここで、図１４は、遷移検出回路１１２０の一構成例を示す概略回路図である。尚、図１４中のアドレス信号ＡＤＤ１５〜ＡＤＤ０は、図１３に示すアドレス信号Ａ［１５：０］の各ビットに対応している。遷移検出回路１１２０は、チップイネーブル信号ＣＥＮ及びアドレス信号ＡＤＤ１５〜ＡＤＤ０の夫々に対し各別に設けられたＡＴＤ回路１１２２と、チップイネーブル信号ＣＥＮ及び各ＡＴＤ回路１１２２の出力から遷移検出信号ＡＴＤＳＵＭを生成する組み合わせ回路で構成されている。図１４に示す遷移検出回路１１２０は、全てのアドレス信号ＡＤＤ１５〜ＡＤＤ０及びチップイネーブル信号ＣＥＮの遷移を検出するように構成されており、チップが選択された状態で遷移が検出されると、パルス信号の遷移検出信号ＡＴＤＳＵＭを出力する。図１４に示すＡＴＤ回路１１２２の一構成例を、図１５に示す。ＡＴＤ回路１１２２は、図１５に示すように、入力信号ＰＡＤが遷移したとき、ポジティブパルスの出力信号ＴＲＩＧを出力するように構成されている。尚、チップイネーブル信号ＣＥＮの遷移検出は、ここでは、信号の立ち下がりのみ検出すればよいので更に回路を簡略化することもできる。
【０００８】
制御回路１１３０は、図１３に示すように、遷移検出回路１１２０からの遷移検出信号ＡＴＤＳＵＭに応じて、様々な読み出し制御信号を含む制御信号群を生成し、バス１１３１を介して半導体記憶装置１１００の各内部回路に対して出力する。ここで、図１６は、制御回路１１３０の一構成例を示している。制御回路１１３０は、図１６に示すように、ディレイ素子１１３２を含む組み合わせ回路で構成されており、遷移検出信号ＡＴＤＳＵＭの入力を受けて、ロウデコーダ１１６０及びカラムデコーダ１１７０をイネーブルにするアレイイネーブル信号ＳＰＡＥ、センスアンプ１１８０をイネーブルにするセンスアンプイネーブル信号ＳＰＳＡＥ、センスアンプ１１８０にイコライズ動作を指示するイコライズ信号ＳＰＥＱ、及び、センスアンプ回路１１８０にセンス結果をラッチさせるラッチ信号ＳＰＬＡＴ等を含む制御信号群を生成するように構成されている。
【０００９】
図１７は、制御回路１１３０で使用しているディレイ素子１１３２の一構成例を示している。ディレイ素子１１３２は、入力信号ＩＮの反転信号を所定の遅延時間分遅らせて出力信号ＯＵＴとして出力する。遅延時間は、トランジスタサイズ等で調節する。また、ディレイ素子１１３２は、ディセーブル信号ＤＥＬＥＮにより動作の有効・無効を設定可能に構成されており、ここでは、ディセーブル信号ＤＥＬＥＮがＨレベルのときに動作が無効となるように構成されている。具体的には、例えば、図１６において、ディセーブル信号ＤＥＬ００、ディセーブル信号ＤＥＬ０１及びディセーブル信号ＤＥＬ０２を全てＬレベルに設定すると、これらが接続されているディレイ素子１１３２ａ、１１３２ｂ及び１１３２ｃは全て有効になり、ディレイ素子１１３２ａ、１１３２ｂ及び１１３２ｃを経由する信号の全遅延時間は、ディレイ素子１１３２の３個分の遅延時間となる。これを、例えば、ディセーブル信号ＤＥＬ００をＨレベルに、ディセーブル信号ＤＥＬ０１及びディセーブル信号ＤＥＬ０２をＬレベルに設定すると、ディレイ素子１１３２ａの動作が無効となり、ディレイ素子１１３２ａ、１１３２ｂ、１１３２ｃを全て有効に設定した場合に比べ、ディレイ素子１１３２ａ、１１３２ｂ、１１３２ｃを経由する信号の全遅延時間は、短く（ディレイ素子２個分の遅延時間に）なる。更に、ディセーブル信号ＤＥＬ００及びディセーブル信号ＤＥＬ０１をＨレベルに、ディセーブル信号ＤＥＬ０２をＬレベルに設定すると、ディレイ素子１１３２ａ及びディレイ素子１１３２ｂの動作が無効となり、ディレイ素子１１３２ａ、１１３２ｂ、１１３２ｃを経由する信号の全遅延時間は、更に短く（ディレイ素子１個分の遅延時間に）なる。尚、各ディレイ素子１１３２の有効・無効を切り替えるディセーブル信号の設定は、メタル層等の上部の層で変更可能にするか、ヒューズ等でデバイス毎に調整或いは試行できるようにするのが一般的である。このように、非同期読み出し動作時に読み出し回路のタイミング制御を行なうための各読み出し制御信号の生成に図１７に示すディレイ素子１１３２を用いれば、簡素な構成で制御回路１１３０を実現でき、非同期読み出し動作における読み出し回路のタイミング制御をより精密に調整することが可能になる。
【００１０】
ロウデコーダ１１６０は、図１３に示すように、制御回路１１３０から出力されるアレイイネーブル信号ＳＰＡＥに応じて、アドレス信号Ａ［１５：０］の内、ロウアドレスを指定する部分のデコードを実行し、メモリセルアレイ１１５０の選択ワード線を活性化するロウデコード信号を生成し、バス１１６１を介してメモリセルアレイ１１５０に対して出力する。
【００１１】
カラムデコーダ１１７０は、図１３に示すように、制御回路１１３０から出力されるアレイイネーブル信号ＳＰＡＥに応じて、アドレス信号Ａ［１５：０］の内、カラムアドレスを指定する部分のデコードを実行し、メモリセルアレイ１１５０の選択ビット線を活性化し、センスノード１１７１を介してメモリセルアレイ１１５０の出力をセンスアンプ１７８０に対して出力する。
【００１２】
センスアンプ１１８０は、図１３に示すように、制御回路１１３０から出力されるセンスアンプイネーブル信号ＳＰＡＥにより活性化され、イコライズ信号ＳＰＥＱによりイコライズ動作を実行することで、差動増幅の準備を行なう。引き続き、センスアンプ１１８０は、イコライズ終了後にカラムデコーダ１１７０からの内部出力信号に対する差動増幅を開始し、ラッチ信号ＳＰＬＡＴにより差動増幅して得られた結果をラッチする。更に、センスアンプ１１８０は、ラッチしたデータを、データ出力ノード１１８１を介して出力バッファ１１９０に出力する。
【００１３】
出力バッファ１１９０は、図１３に示すように、入力バッファ１１１０から出力されるアウトプットイネーブル信号ＯＥＢが活性化状態（出力許可状態、ここではＬレベル）のとき、センスアンプ１１８０から出力されたデータを、データ信号Ｄ［７：０］として出力する。
【００１４】
続いて、半導体記憶装置１１００の非同期読み出し動作について図１８を基に簡単に説明する。ここで、図１８は、各入力信号、読み出し制御信号及び出力信号の波形を示しており、チップイネーブル信号ＣＥＮ及びアウトプットイネーブル信号ＯＥＢの初期値はＨレベル、遷移検出信号ＡＴＤＳＵＭ及び各読み出し制御信号（アレイイネーブル信号ＳＰＡＥ、センスアンプイネーブル信号ＳＰＳＡＥ、イコライズ信号ＳＰＥＱ及びラッチ信号ＳＰＬＡＴ）の初期値はＬレベルとなっている。
【００１５】
時刻ｔ１において、チップイネーブル信号ＣＥＮがＨレベルからＬレベルに遷移し、半導体記憶装置１１００が選択状態になると、遷移検出回路１１２０は、チップイネーブル信号ＣＥＮの遷移を検出し、時刻ｔ１−ｔ２のパルス幅を持つパルス信号である遷移検出信号ＡＴＤＳＵＭを生成する。
【００１６】
時刻ｔ２において、遷移検出信号ＡＴＤＳＵＭがＬレベルになると、制御回路１１３０が、複数の読み出し制御信号、即ち、アレイイネーブル信号ＳＰＡＥ、センスアンプイネーブル信号ＳＰＳＡＥ、イコライズ信号ＳＰＥＱ及びラッチ信号ＳＰＬＡＴを生成する。より具体的には、時刻ｔ２において、アレイイネーブル信号ＳＰＡＥがＨレベルになると、これを受けてロウデコーダ１１６０及びカラムデコーダ１１７０が動作を開始する。更に、時刻ｔ２において、センスアンプイネーブル信号ＳＰＳＡＥ及びイコライズ信号ＳＰＥＱが共にＨレベルとなると、センスアンプ１１８０はセンスノードに対してイコライズ動作を実行する。
【００１７】
時刻ｔ３において、センスアンプイネーブル信号ＳＰＳＡＥがＨレベルの状態でイコライズ信号ＳＰＥＱがＬレベルになると、センスアンプ１１８０は、カラムデコーダ１１７０の出力信号に対する作動増幅動作を開始する。時刻ｔ４において、ラッチ信号ＳＰＬＡがＨレベルになると、センスアンプ１１８０は差動増幅によって得られた結果をラッチする。時刻ｔ４において、アウトプットイネーブル信号ＯＥＢがＬレベルになると、センスアンプ１１８０は、ラッチしているデータを出力バッファ１１９０に出力し、これを受けて出力バッファ１１９０はデータ信号Ｄ［７：０］を出力する。以上の制御により、半導体記憶装置１１００の読み出しが実現できる。
【００１８】
ところで、例えば、フラッシュメモリ等、読み出し時のロウデコード信号に通常供給される電源電圧よりも高い高電圧を使用する半導体記憶装置では、高電圧を安定してロウデコーダに供給するために、電源電圧から所望の高電圧を生成する昇圧回路等の読み出し電圧生成回路をデバイス内部に設けている。
【００１９】
以下、読み出し電圧生成回路を備えた半導体記憶装置について、図１９及び図２０を基に説明する。
【００２０】
半導体記憶装置１１７０は、チップイネーブル信号ＣＥＮの入力を受け付けるチップイネーブル端子１７０１、アウトプットイネーブル信号ＯＥＢの入力を受け付けるアウトプットイネーブル端子１７０２、及び、アドレス信号Ａ［１５：０］の入力を受け付けるアドレス端子１７０３からの入力を受けて必要に応じて内部回路に伝達する入力バッファ１７１０と、アドレス信号Ａ［１５：０］の遷移またはチップイネーブル信号ＣＥＮの遷移を検出して遷移検出信号を出力する遷移検出回路１７２０と、メモリセルアレイ１７５０に対する読み出し動作を行なう読み出し回路を構成するロウデコーダ１７６０、カラムデコーダ１７７０、センスアンプ１７８０及び電源電圧から電源電圧とは異なる高電圧を生成する昇圧回路１７９５を制御する制御回路１７３０と、メモリセルアレイ１７５０から読み出したデータをデータ信号Ｄ［７：０］としてデータ端子１７９１に出力する出力バッファ１７９０を備えて構成されている。尚、半導体記憶装置１７００は、図１３に示す半導体記憶装置１１００と同様に、アウトプットイネーブル信号ＯＥＢがＬレベル（チップ選択状態）のときに、チップイネーブル信号ＣＥＮの立ち下がりまたはアドレス信号Ａ［１５：０］の遷移を検出したときに、アドレス信号Ａ［１５：０］によって指定されるメモリセルアレイ１１５０のデータを読み出し、データ信号Ｄ［７：０］を外部に出力するように構成されている。以下、簡単のために上述した半導体記憶装置１１００と異なる構成部分についてのみ説明する。
【００２１】
制御回路１７３０は、図１３に示す半導体記憶装置１１００の制御回路１１３０の各構成に加えて、昇圧回路１７９５の活性化・非活性化を設定するイネーブル信号ＰＭＰＥＮの生成回路を備えて構成されており、イネーブル信号ＰＭＰＥＮを含む制御信号群を生成する。ここで、図２０は、イネーブル信号ＰＭＰＥＮの生成回路の一例を示している。図２０に示すように、イネーブル信号ＰＭＰＥＮの生成回路は、アレイイネーブル信号ＳＰＡＥを受けて、更にパルス幅の長いパルス信号を生成するディレイ回路で構成されている。イネーブル信号ＰＭＰＥＮのパルス幅は、後述する昇圧回路１７９５を非同期読み出し動作後に非同期読み出し動作によって降下した高電圧ノード１７９６の電圧を元の高電圧に上げるのに十分な期間動作させるのに必要な長さに設定する。
【００２２】
昇圧回路１７９５は、電源電圧を元に高電圧を生成する昇圧機能と、待機時に間欠動作を実行するための比較的長周期のオシレータを備え、イネーブル信号ＰＭＰＥＮに応じて昇圧機能の活性化・非活性化を設定し、昇圧機能の活性化時にロウデコーダ１７６０に対して高電圧ノード１７９６を介して高電圧を供給するように構成されている。ここでは、半導体記憶装置１１００内部で制御回路１７３０が生成したイネーブル信号ＰＭＰＥＮに応じて昇圧機能の活性化・非活性化を設定するように構成しているが、半導体記憶装置１１００外部で生成したイネーブル信号ＰＭＰＥＮに応じて昇圧機能の活性化・非活性化を設定するように構成しても良い。尚、一般に、昇圧回路１７９５等の読み出し電圧生成回路では、高電圧等の電源電圧とは異なる読み出し電圧を瞬時に生成することは困難である。このため、外部から読み出し要求されてから読み出し電圧の生成を開始する構成にすると、読み出し動作全体にかかる時間が長くなるという問題があった。更に、読み出し電圧生成回路を設け、該読み出し電圧生成回路が生成した読み出し電圧を用いて非同期読み出し動作を行なう半導体記憶装置１７００の場合は、通常、非同期読み出し動作において、読み出し電圧生成回路を除く読み出し回路を活性化させる時間より、読み出し電圧生成回路を活性化させる時間の方がはるかに長い。具体的には、読み出し回路による非同期読み出し動作に要する時間は数十ナノ秒程度であるのに対して、昇圧回路が電源電圧を昇圧するのに要する時間は、条件により大きな違いが生じるものの、概ね数百ナノ秒から数マイクロ秒以上となることが多い。従って、非同期読み出し動作が行なわれたとき、読み出し動作が終了してからもしばらくの期間、読み出し電圧生成回路を活性化し続けなければならない。これに対し、読み出し電圧生成回路を非同期読み出しに備えて待機時にも常時動作させる構成にすると、読み出し要求からデータ出力までの時間を短縮することができるが、待機時の消費電力によって半導体記憶装置１７００全体で消費電力が相当増大し、現実的ではないという問題が生じる。そこで、従来の半導体記憶装置１７００では、読み出し電圧生成回路を、待機時に間欠的に活性化し、それに加えて、読み出し動作時に電圧生成回路を活性化する構成を用いている。
【００２３】
ロウデコーダ１７６０は、図１９に示すように、制御回路１７３０が生成したアレイイネーブル信号ＳＰＡＥに応じて、アドレス信号Ａ［１５：０］からロウデコード信号を生成し、選択されたメモリセルアレイ１７５０のワード線に対して、昇圧回路１７９５で生成された高電圧を供給する。
【００２４】
続いて、半導体記憶装置１７００の非同期読み出し動作について図２１を基に簡単に説明する。尚、図２１では、図１８に示す半導体記憶装置１１００の各入力信号、読み出し制御信号及び出力信号の波形に加え、イネーブル信号ＰＭＰＥＮの信号波形を示している。イネーブル信号ＰＭＰＥＮは、遷移検出信号ＡＴＤＳＵＭに応じて、時刻ｔ２でＨレベルとなり、チップイネーブル信号ＣＥＮがＨレベルに遷移し非同期読み出し動作が終了した後、時刻ｔ９でＬレベルに遷移する。昇圧回路１７９５は、イネーブル信号ＰＭＰＥＮがＨレベルである時刻ｔ２〜ｔ９の間、昇圧動作を実施する。
【００２５】
【特許文献１】特開平６−５２６９５号公報
【特許文献２】特開２００１−３５７６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
半導体記憶装置は、製造プロセスの微細化により、チップサイズが縮小され、コスト低減、大容量化、動作の高速化、及び、パッケージの小型化等のメリットを享受する。しかし、製造プロセスの微細化によりトランジスタサイズが微細化すると、製造時の局所的なノイズ等に起因して、チップ内における各トランジスタのトランジスタ特性のバラツキが大きくなる傾向にある。このため、チップ内でトランジスタ特性のバラツキが大きいことが大きな問題になる可能性がある回路では、従来、バラツキを軽減するために、トランジスタ特性のバラツキを抑えたいトランジスタのサイズを十分に大きくしている。
【００２７】
尚、半導体記憶装置において、非同期読み出し動作時に読み出し回路のタイミング制御を行なうための読み出し制御信号を生成する制御回路は、トランジスタ特性のバラツキが好ましくない回路である。これは、制御回路を構成するトランジスタの特性がばらつくことにより、読み出し制御信号のタイミングが影響を受けて、一部の読み出し回路のタイミング上の余裕が減少し、または、レーシング等の影響が加わることにより読み出し回路間で回路動作のタイミングが逆転する等の現象が生じることにより、結果として非同期読み出し動作が正常に行なわれなかったり、或いは、読み出し回路の一部状態が想定されていない状態になる可能性が生じるためである。このため、従来は、制御回路において、読み出し制御信号の生成に関するトランジスタは、比較的大きなサイズのトランジスタが用いられていた。
【００２８】
更に、上述したように、従来技術に係る非同期型の半導体記憶装置では、非同期読み出し動作を開始するタイミングが、外部から入力される外部クロック信号以外のアドレス信号及び制御信号等にゆだねられる。従って、どのようなタイミングで読み出し動作が開始されても正常に読み出し動作を実行するために、制御回路はどのような状態から初期化を要求されても確実に初期化を実行できる構成でなければならない。尚、上述したように、従来技術に係る非同期型の半導体記憶装置では、チェーン接続されたトランジスタのゲート遅延を利用した遅延回路を用いており、チェーン接続内の全ての遅延回路を初期化するために、特別な素子を必要とする。例えば、図１７に示す遅延回路としてのディレイ素子１１３２では、初期化のために、単純なインバータではなくＮＯＲ回路を使用している。図１７に示すディレイ素子は、初期化のために特別な素子を設ける構成にすることで、初期化を短時間で行い不完全なリセット状態に陥る可能性を減少させることができるが、読み出し動作の制御タイミングの生成に係る回路の回路面積を増大させるという問題があった。
【００２９】
上述したように、従来、非同期読み出し動作を行なう半導体記憶装置では、読み出し回路のタイミング制御を行なう読み出し制御信号を生成する制御回路は、製造プロセスを微細化しても面積を小型化することは困難であった。更に、遅延回路を使用して非同期読み出し動作を行なう半導体記憶装置では、一般的に、設計や検証に論理設計の手法を導入することが困難であるため、アナログデバイスの設計手法を用いることが多いが、これは論理設計手法と比べて設計や検証に手間がかかり、また設計者の熟練度により完成度のバラツキが生じやすい。このため、従来の遅延回路を使用して非同期読み出し動作を行なう半導体記憶装置では、非同期読み出し動作を正常に行なうために、非同期読み出し動作のタイミング制御において、トランジスタ特性のばらつきを考慮した相当期間の読み出しマージンが必要となり、非同期読み出し動作の高速化が十分に図れないという問題があった。
【００３０】
上記課題を解決するための技術には、例えば、遅延回路を読み出し回路の構成と同じ構成のダミー回路で実現した半導体記憶装置がある（例えば、特許文献１参照）。これは、遅延回路を読み出し回路の構成と同じ構成のダミー回路で実現し、遅延回路のトランジスタ特性が読み出し回路のトランジスタ特性と同方向にばらつくことを利用して、読み出しマージンを少なくし、読み出し動作の高速化を図るものである。また、メモリセルの閾値電圧が高い状態の閾値分布の下限と閾値電圧が低い状態の閾値分布の上限値の間で設定された閾値を持つリファレンスセルを設け、リファレンスセルとメモリセルのセンス動作を同時に開始し、リファレンスセルのセンス動作が完了したタイミングに応じて、メモリセルのセンス動作の終了タイミングを制御する不揮発性半導体記憶装置がある（例えば、特許文献２参照）。この半導体記憶装置は、メモリセルが特性変化する場合、リファレンスセルも同じ方向に特性変化するので、読み出しマージンを余分にとる必要がなくなり、読み出し動作の高速化を図るものである。
【００３１】
しかしながら、特許文献１または特許文献２に記載の半導体記憶装置では、例えば、読み出し回路を構成するセンスアンプの特性と、制御タイミングの生成に使用する遅延回路を構成するセンスアンプの特性が十分に一致していることが前提となる。プロセスの微細化が進行すると前述のようにトランジスタ特性のバラツキが増大するためにその保証は困難となり、更に余分に読み出しマージンを確保する必要が生じ、読み出し動作の高速化が十分に図れない虞がある。更に、読み出しマージンを持たせようとすると、そこで別途遅延回路が必要となり、この遅延回路は従来技術に係る半導体記憶装置で用いられる遅延回路と同じ欠点を持つという問題がある。
【００３２】
本発明は上記の問題に鑑みてなされたものであり、その目的は、製造プロセスの微細化に対応して、回路面積の縮小化、読み出し動作のタイミング制御を行なう制御回路の完全な初期化、及び、タイミング制御の厳格化を実現可能な非同期読み出し動作を行なう半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００３３】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリセルをマトリクス状に配列してなるメモリセルアレイと、アドレス信号の遷移または制御信号の遷移を検出して遷移検出信号を出力する遷移検出回路と、前記遷移検出信号に応じて前記メモリセルアレイに対する読み出し動作を行なう読み出し回路と、を備える半導体記憶装置であって、内部クロック信号を生成するクロック発振回路と、前記遷移検出信号に応じて内部状態を初期化し、前記内部クロック信号に応じて前記内部状態を順次更新し、前記内部状態に基づいて、前記読み出し回路の前記読み出し動作のタイミングを制御するための複数の読み出し制御信号と、前記クロック発振回路の前記内部クロック信号の生成を制御するためのクロック制御信号を生成する状態遷移回路と、を備え、前記クロック発振回路は、前記クロック制御信号に応じて前記内部クロック信号の発振動作または信号出力の少なくとも何れか一方を活性化または非活性化し、前記読み出し回路は、前記複数の読み出し制御信号に応じて前記読み出し動作を行なうことを第１の特徴とする。
【００３４】
上記特徴の本発明に係る半導体記憶装置は、前記状態遷移回路が、カウンタ回路及び組み合わせ回路からなり、前記組み合わせ回路は、前記カウンタ回路からの出力に基づいて前記複数の読み出し制御信号と前記クロック制御信号を生成することを第２の特徴とする。
【００３５】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記クロック発振回路は、外部から入力されるクロック周期切り替え信号に応じて前記内部クロック信号のクロック周期を変更することを第３の特徴とする。
【００３６】
上記第１及び第２の特徴の本発明に係る半導体記憶装置は、前記状態遷移回路は、前記内部クロック信号のクロック周期を制御するためのクロック周期切り替え信号を生成し、前記クロック発振回路は、前記クロック周期切り替え信号に応じて、前記内部クロック信号のクロック周期を変更することを第４の特徴とする。
【００３７】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記クロック発振回路は、前記遷移検出信号の活性化期間終了後に、非活性化していた前記内部クロック信号の発振動作及び信号出力を活性化することを第５の特徴とする。
【００３８】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記状態遷移回路は、前記複数の読み出し制御信号及び前記クロック制御信号の内、少なくとも１つの制御信号の値を保持する制御信号用レジスタを備えることを第６の特徴とする。
【００３９】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記内部クロック信号のクロック周期の整数倍のクロック周期を有するテスト信号を生成するテスト信号生成回路を備えることを第７の特徴とする。
【００４０】
上記何れかの特徴の本発明に係る半導体記憶装置は、電源電圧から前記電源電圧とは異なる電圧値を有する読み出し電圧を生成する読み出し電圧生成回路を備え、前記読み出し回路は、前記読み出し電圧を用いて前記読み出し動作を行い、前記状態遷移回路は、前記読み出し電圧生成回路を制御するための電圧生成回路制御信号を生成することを第８の特徴とする。
【００４１】
上記特徴の本発明に係る半導体記憶装置は、電源電圧から前記電源電圧とは異なる電圧値を有する読み出し電圧を生成する読み出し電圧生成回路を備え、前記読み出し回路は、前記読み出し電圧を用いて前記読み出し動作を行い、前記状態遷移回路は、前記テスト信号に基づいて前記読み出し電圧生成回路を制御するための電圧生成回路制御信号を生成することを第９の特徴とする。
【発明の効果】
【００４２】
本発明に係る半導体記憶装置によれば、内部クロック信号を生成するクロック発振回路と、遷移検出信号に応じて内部状態を初期化し、内部クロック信号に応じて内部状態を順次更新し、内部状態に基づいて、読み出し動作のタイミングを制御するための複数の読み出し制御信号と、クロック発振回路の内部クロック信号の生成を制御するためのクロック制御信号を生成する状態遷移回路を備えて構成したので、従来の非同期読み出し動作を行なう半導体記憶装置のように遅延回路を備える必要がなく、従来の遅延回路にかかる回路面積を縮小し、非同期読み出し動作のタイミング制御に係る回路の初期化を容易且つ確実に実行することができる。更に、本発明に係る半導体記憶装置によれば、クロック発振回路と状態遷移回路を用いてタイミング制御を行なうので、読み出し制御信号及びクロック制御信号のタイミングの制御を、プロセスの微細化に対応して、厳格に決定することが可能になる。また、本発明に係る半導体記憶装置によれば、クロック発振回路と状態遷移回路を用いてタイミング制御を行なうので、タイミング制御に係る回路構成を簡素化することができ、これによって、設計や検証の手間をより軽減可能な半導体記憶装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００４４】
〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図６を基に説明する。
【００４５】
先ず、本実施形態の本発明装置の構成について図１〜図５を基に説明する。ここで、図１は、本実施形態における本発明装置１００の非同期読み出し動作に係る構成を示す概略部分構成図である。
【００４６】
本発明装置１００は、図１に示すように、デバイスの選択状態を示すチップイネーブル信号ＣＥＮ（制御信号）の入力を受け付けるチップイネーブル端子１０１、データ出力をイネーブルにするアウトプットイネーブル信号ＯＥＢの入力を受け付けるアウトプットイネーブル端子１０２、及び、組み合わせによりアドレスを００００ｈ〜ＦＦＦＦｈから選択するアドレス信号Ａ［１５：０］の入力を受け付けるアドレス端子１０３からの入力を受けて必要に応じて内部回路に伝達する入力バッファ１１０と、アドレス信号Ａ［１５：０］の遷移またはチップイネーブル信号ＣＥＮの遷移を検出して遷移検出信号を出力する遷移検出回路１２０と、メモリセルをマトリクス状に配列してなるメモリセルアレイ１５０と、メモリセルアレイ１５０に対する読み出し動作を行なうロウデコーダ１６０、カラムデコーダ１７０及び選択されたメモリセル夫々の微小出力信号を増幅するセンスアンプ１８０で構成される読み出し回路と、メモリセルアレイ１５０から読み出したデータをデータ信号Ｄ［７：０］としてデータ端子１９１に出力する出力バッファ１９０を備えて構成される。更に、本発明装置１００は、内部クロック信号を生成する発振回路（クロック発振回路に相当）１４０、及び、遷移検出信号に応じて内部状態を初期化し、内部クロック信号に応じて内部状態を順次更新し、内部状態に基づいて、読み出し回路の読み出し動作のタイミングを制御するための複数の読み出し制御信号と、発振回路１４０の内部クロック信号の生成を制御するためのクロック制御信号を生成する状態遷移回路１３０を備えて構成されている。
【００４７】
尚、本発明装置１００は、従来技術に係る半導体記憶装置１１００とは、制御信号群の構成、及び、制御信号群を生成する回路の構成が異なる。本発明装置１００の各入力端子、メモリセルアレイ１５０、入力バッファ１１０、遷移検出回路１１０、及び、出力バッファ１９０の構成は、従来技術に係る半導体記憶装置１１００と同様である。
【００４８】
発振回路１４０は、後述する状態遷移回路１３０で生成するクロック制御信号に応じて、内部クロック信号の発振動作及び信号出力を活性化または非活性化するように構成されている。ここで、図２は、発振回路１４０の一構成例を示す概略回路図である。具体的には、発振回路１４０は、ＮＡＮＤゲートとインバータからなり、内部クロック信号ＣＬＫを生成するオシレータ回路１４２を備えて構成されている。発振回路１４０は、クロックイネーブル信号ＣＬＫＥＮ（クロック制御信号に相当）がＨレベルのとき、オシレータ回路１４２の発振動作を活性化して内部クロック信号ＣＬＫを生成し、信号出力を活性化して状態遷移回路１３０にクロックノード１４１を介して内部クロック信号ＣＬＫを出力する。クロックイネーブル信号ＣＬＫＥＮがＬレベルのときは、発振動作及び信号出力を非活性化する。尚、本実施形態では、発振回路１４０は、遷移検出信号ＡＴＤＳＵＭの活性化期間終了後に、非活性化していた内部クロック信号ＣＬＫの発振動作及び信号出力を活性化するように構成されている。これは、遷移検出信号ＡＴＤＳＵＭの活性化期間中は、アドレス信号Ａ［１５：０］またはチップイネーブル信号ＣＥＮの遷移の検出期間中であり、アドレス信号Ａ［１５：０］またはチップイネーブル信号ＣＥＮが確定していない状態で内部クロック信号ＣＬＫの発振動作及び信号出力を活性化すると、余分な初期化動作の必要や誤動作が生じる虞があるためである。
【００４９】
更に、本実施形態の発振回路１４０は、図２に示すように、後述する状態遷移回路１３０で生成するＯＰＴ信号（クロック周期切り替え信号）に応じて、内部クロック信号ＣＬＫのクロック周期（発振周期）を２段階に切り替え可能に構成されている。このクロック周期は、生産ラインの特性やデバイス間のバラツキに応じて出荷前に調整し、更には、状態遷移回路１３０の制御により動作中に切り替えることができる。
【００５０】
更に、本実施形態の発振回路１４０は、図２に示すように、内部クロック信号ＣＬＫのクロック周期の整数倍のクロック周期を有するテスト信号ＴＳＴＣＬＫを生成するテスト信号生成回路１４３を備えている。より具体的には、テスト信号生成回路１４３は、本実施形態では、入力される内部クロック信号ＣＬＫのクロック周期を２倍にする分周回路を６段使用しており、内部クロック信号ＣＬＫの６４倍のクロック周期を有するテスト信号ＴＳＴＣＬＫを生成する。更に、発振回路１４０は、発振回路１４０の外部から入力されるテストイネーブル信号ＴＳＴＥＮに応じて通常動作モードとテストモードに切り替わるように構成されており、テストイネーブル信号ＴＳＴＥＮがＨレベルのときにテストモードに、Ｌレベルのときに通常モードに切り替わる。テストイネーブル信号ＴＳＴＥＮがＨレベルになると、発振回路１４０は、オシレータ回路１４２及びテスト信号生成回路１４３を活性化し、オシレータ回路１４２の出力を基にテスト信号生成回路１４３がテスト信号ＴＳＴＣＬＫを生成する。テストイネーブル信号ＴＳＴＥＮがＬレベルになると、発振回路１４０は、テスト信号生成回路１４３を非活性化する。更に、半導体記憶装置１００は、特に図示しないが、テスト信号ＴＳＴＣＬＫをチップ外部に出力可能に構成されている。これによって、テスト信号ＴＳＴＣＬＫを検出することにより、本発明装置１００の機能検証時や評価時に発振回路１４０の周期を簡単に検出することができる。更に、テスト信号ＴＳＴＣＬＫのクロック周期が内部クロック信号ＣＬＫの６４倍であることから、直接的に内部クロック信号ＣＬＫを測定する場合と比べ、より高精度に測定が可能になり、出荷前におけるオシレータ回路１４２の微調整、評価時におけるオシレータ回路１４２のクロック周期のバラツキのデータ取得、テストモード時におけるオシレータ回路１４２のクロック周期の異常のリジェクト等に利用することができる。
【００５１】
状態遷移回路１３０は、カウンタ回路及び制御ロジック回路（組み合わせ回路に相当）からなり、制御ロジック回路は、カウンタ回路からの出力に基づいて複数の読み出し制御信号とクロックイネーブル信号ＣＬＫＥＮを生成する。ここで、図３は、状態遷移回路１３０の一構成例を示しており、図４は、状態遷移回路１３０を構成する制御ロジック回路１３２の一構成例及びその真理値表を示しており、図５は、状態遷移回路１３０を構成するカウンタ回路１３３の一構成例及びその真理値表を示している。
【００５２】
詳細には、状態遷移回路１３０は、図３に示すように、制御ロジック回路１３２、カウンタ回路１３３、及び、リセット端子付きのレジスタ回路Ｒ１〜Ｒ９等を備えて構成されている。レジスタ回路Ｒ１〜Ｒ９は、クロック端子ＣＫに入力される内部クロック信号ＣＬＫの立ち上がりで、入力端子Ｄに入力される入力信号をラッチし、ラッチされたデータを出力端子Ｑから出力するラッチ回路であり、リセット端子ＲＢにＬレベルの信号が入力されると出力端子Ｑから出力される出力信号をＬレベルにリセットする。レジスタ回路Ｒ１〜Ｒ４は、カウンタ回路１３３の４ビットの出力信号ａ［３：０］を保持し、レジスタ回路Ｒ５〜Ｒ９（制御信号用レジスタに相当）は、制御ロジック回路１３２によって生成された５ビットの制御信号群の値を保持する。ここでは、レジスタ回路Ｒ５〜Ｒ８は、読み出し制御信号の保持に、レジスタ回路Ｒ９はクロックイネーブル信号ＣＬＫＥＮの保持に用いられる。各読み出し制御信号及びクロックイネーブル信号ＣＬＫＥＮの値を保持するレジスタ回路Ｒ５〜Ｒ９を備えることで、各読み出し制御信号及びクロックイネーブル信号ＣＬＫＥＮの切り替え時に瞬間的なグリッジが発生して各読み出し制御信号及びクロックイネーブル信号ＣＬＫＥＮのタイミングがずれ、読み出し回路が誤動作するのを効果的に防止することが可能になる。
【００５３】
更に、状態遷移回路１３０は、図３に示すように、Ｈレベルの遷移検出信号ＡＴＤＳＵＭが入力されると、レジスタ回路Ｒ１〜Ｒ９のリセット端子ＲＢにＬレベルの信号が入力されて、リセット状態になり、リセット状態で遷移検出信号ＡＴＤＳＵＭがＬレベルになると、リセット状態が解除されるように構成されている。
【００５４】
本実施形態では、更に、状態遷移回路１３０は、図示しないが、複数の読み出し制御信号とクロックイネーブル信号ＣＬＫＥＮに加え、内部クロック信号ＣＬＫのクロック周期を制御するためのＯＰＴ信号（クロック周期切り替え信号）を生成するように構成されている。
【００５５】
次に、本発明装置１００の非同期読み出し動作について図６を基に説明する。ここで、図６は、本発明装置１００の各入力信号、本発明装置１００の出力信号、読み出し制御信号、クロックイネーブル信号ＣＬＫＥＮ、及び、状態遷移回路１３０の内部ノードにおける信号の信号波形を示すタイミングチャートであり、時刻ｔ１０まではチップイネーブル信号ＣＥＮの遷移に応じて非同期読み出しを実行する場合について、時刻ｔ１０以降はアドレス信号Ａ［１５：０］の遷移に応じて非同期読み出しを実行する場合について示している。
【００５６】
本発明装置１００において、チップイネーブル信号ＣＥＮがＨレベルのとき、半導体記憶装置１００は非選択状態であり、遷移検出信号ＡＴＤＳＵＭ、各読み出し制御信号、クロックイネーブル信号ＣＬＫＥＮ及び内部クロック信号ＣＬＫはＬレベルとなっている。このとき、クロックイネーブル信号ＣＬＫＥＮがＬレベルであることから発振回路１４０は発振動作及び信号出力を停止している。
【００５７】
時刻ｔ１において、チップイネーブル信号ＣＥＮがＨレベルからＬレベルに遷移すると、半導体記憶装置１００は非選択状態から選択状態になり、遷移検出回路１２０は、チップイネーブル信号ＣＥＮの遷移を検出してパルス信号の遷移検出信号ＡＴＤＳＵＭを出力する。遷移検出信号ＡＴＤＳＵＭがＨレベルの期間（時刻ｔ１−ｔ２の間）は、状態遷移回路１３０を構成するレジスタ回路Ｒ１〜Ｒ９はリセット状態となり、状態遷移回路１３０は初期化される。
【００５８】
時刻ｔ２において、遷移検出信号ＡＴＤＳＵＭがＨレベルからＬレベルになると、状態遷移回路１３０では、レジスタ回路Ｒ１〜Ｒ９のリセット状態が解除され、アレイイネーブル信号ＳＰＡＥ、イコライズ信号ＳＰＥＱ、センスアンプイネーブル信号ＳＰＳＡＥ、及び、クロックイネーブル信号ＣＬＫＥＮがＨレベルとなる。クロックイネーブル信号ＣＬＫＥＮがＨレベルになると、発振回路１４０は、発振動作及び信号出力を活性化して内部クロック信号ＣＬＫを出力する。尚、遷移検出信号ＡＴＤＳＵＭがＨレベルの期間に、クロックイネーブル信号ＣＬＫＥＮを非活性化しない構成にしても良いが、この場合、リセット状態の解除時に既に内部クロック信号ＣＬＫが生成されることとなるため、状態遷移回路１３０のレジスタ回路のリセット状態が解除されるタイミングによっては、初期化が完全に行なえない場合が生じる可能性があり、注意が必要となる。
【００５９】
時刻ｔ２において、状態遷移回路１３０は、リセット状態が解除されると、カウンタ回路１３３が、内部クロック信号ＣＬＫに同期して信号ａ［３：０］の値をインクリメントし、その値を信号ｂ［３：０］として出力する。信号ｂ［３：０］の値は、レジスタ回路Ｒ１〜Ｒ４によって保持され、次の内部クロック信号ＣＬＫの立ち上がりでカウンタ回路１３３及び制御ロジック１３２に対して出力される。更に、制御ロジック回路１３２が、内部クロック信号ＣＬＫに同期して信号ａ［３：０］を基に信号ｃ［４：０］を生成する。信号ｃ［４：０］の値は、レジスタ回路Ｒ５〜Ｒ９によって保持され、次の内部クロック信号ＣＬＫの立ち上がりで状態遷移回路１３０から各読み出し回路に向けて出力される。状態遷移回路１３０は、これらの動作を、時刻ｔ９においてクロック制御信号ＣＬＫＥＮがＬレベルになり、読み出し回路における非同期読み出し動作が終了するまで繰り返し実行する。
【００６０】
時刻ｔ４において、センスアンプイネーブル信号ＳＰＳＡＥがＨレベルの状態でイコライズ信号ＳＰＥＱがＬレベルになると、センスアンプ１８０は、カラムデコーダ１７０の出力信号に対する作動増幅動作を開始する。時刻ｔ６において、ラッチ信号ＳＰＬＡがＬレベルからＨレベルになると、センスアンプ１８０は差動増幅によって得られたデータをラッチする。時刻ｔ６−ｔ７において、アウトプットイネーブル信号ＯＥＢがＬレベルに遷移すると、センスアンプ１８０は、ラッチしているデータを出力バッファ１９０に出力し、これを受けて出力バッファ１９０はデータ信号Ｄ［７：０］を出力する。時刻ｔ９の非同期読み出し動作の終了時において、アレイイネーブル信号ＳＰＡＥがＬレベルになると読み出し回路は非活性化し、クロックイネーブル信号ＣＬＫＥＮがＬレベルになると、発振回路１４０及び状態遷移回路１３０は動作を停止する。
【００６１】
以上、チップイネーブル信号ＣＥＮがＨレベルからＬレベルに遷移したときの非同期読み出し動作について説明したが、時刻ｔ１０以降のチップイネーブル信号ＣＥＮがＬレベルの状態（チップ選択状態）でアドレス信号Ａ［１５：０］が遷移した場合の非同期読み出し動作についても、チップイネーブル信号ＣＥＮの遷移に応じて非同期読み出し動作を行なう場合と同様の手順で実現できる。
【００６２】
本発明装置１００は、ロジック回路で構成された状態遷移回路１３０と発振回路１４０を備えて構成されるので、製造プロセスの微細化によりトランジスタサイズが小さくなった場合には、これに伴って、状態遷移回路１３０の回路面積を縮小することが可能となる。更に、本発明装置１００の状態遷移回路１３０は、カウンタ回路１３２の出力、各読み出し制御信号及びクロックイネーブル信号ＣＬＫＥＮの値を保持するリセット端子付きのレジスタ回路Ｒ１〜Ｒ９を備えているので、レジスタ回路Ｒ１〜Ｒ９をリセット動作させるのみで状態遷移回路１３０を確実且つ容易に初期化することができる。また、状態遷移回路１３０は、ロジック回路のみで構成されるので、遅延回路を利用する場合に比べ、論理記述言語を用いた回路設計及び各種自動設計ツールを導入することが容易であり、半導体記憶装置１００の設計・製造に係る手間及びコストを低減できる。
【００６３】
以下、本発明装置１００の状態遷移回路１３０を、論理記述言語を用いて設計する場合について図７及び図８を用いて説明する。
【００６４】
図７に示す論理記述は、状態遷移回路１３０のＶｅｒｉｌｏｇ−ＨＤＬ記述の一例であり、図６に示すタイミングで、読み出し制御信号（アレイイネーブル信号ＳＰＡＥ、イコライズ信号ＳＰＥＱ、センスアンプイネーブル信号ＳＰＳＡＥ及びラッチ信号ＳＰＬＡＴ）及びクロックイネーブル信号ＣＬＫＥＮを生成する。尚、図７に示す論理記述では、ｃｏｎｔｒｏｌ＿ｌｏｇｉｃ回路で各読み出し制御信号及びクロックイネーブル信号ＣＬＫＥＮの活性化・非活性化タイミングを規定している。
【００６５】
図８に示す論理記述は、状態遷移回路１３０のＶｅｒｉｌｏｇ−ＨＤＬ記述の一例であり、各読み出し制御信号及びクロックイネーブル信号の遷移タイミングを、状態遷移回路１３０（ｗｓｍ回路）の外部から入力される信号ｏｐｔ０〜ｏｐｔ４に応じて、クロック周期単位で設定可能に構成されている。具体的には、信号ｏｐｔ０は、センスアンプ回路１８０にイコライズ動作を指示するイコライズ信号ＳＰＥＱのパルス幅（ｔ２−ｔ４間）を規定している。信号ｏｐｔ１は、イコライズ信号ＳＰＥＱの非活性後、センスアンプ回路１８０にセンス結果をラッチさせるラッチ信号ＳＰＬＡＴが活性化するまでの期間（ｔ４−ｔ６間）を規定している。信号ｏｐｔ２は、ラッチ信号ＳＰＬＡＴのパルス幅（ｔ６−ｔ７間）を規定している。信号ｏｐｔ３は、ラッチ信号ＳＰＬＡＴの非活性化後、センスアンプ１８０を非活性化させるセンスアンプイネーブル信号ＳＰＳＡＥの非活性化タイミング（ｔ７−ｔ８間）を規定している。信号ｏｐｔ４は、センスアンプ１８０の非活性化後、ロウデコーダ１１６０及びカラムデコーダ１１７０を非活性化するアレイイネーブル信号ＳＰＡＥの非活性化タイミング、及び、発振回路１４０の発振動作及び信号出力を非活性化するクロックイネーブル信号ＣＬＫＥＮの非活性化タイミング（ｔ８−ｔ９間）を規定している。尚、ここでは、信号ｏｐｔ０〜信号ｏｐｔ４は夫々２ビットの変数であり、信号ｏｐｔ０〜信号ｏｐｔ４によって規定される各期間は、０〜３クロックの幅で設定される。論理記述を使用して回路設計を行なうことで、回路図を直接入力するより、比較的簡単に状態遷移回路１３０を実現することができる。
【００６６】
〈第２実施形態〉
本発明装置の第２実施形態について、図９〜図１２を基に説明する。尚、本実施形態の本発明装置は、電源電圧とは異なる電圧値を有する読み出し電圧を用いて非同期読み出し動作を行なう。
【００６７】
先ず、本実施形態の本発明装置の構成について図９〜図１１を基に説明する。ここで、図９は、本実施形態における本発明装置７００の非同期読み出し動作に係る構成を示す概略部分構成図である。
【００６８】
本発明装置７００は、図９に示すように、上記第１実施形態の本発明装置１００の各構成、即ち、チップイネーブル端子７０１、アウトプットイネーブル端子７０２及びアドレス端子７０３からの入力を受けて必要に応じて内部回路に伝達する入力バッファ７１０と、アドレス信号Ａ［１５：０］の遷移またはチップイネーブル信号ＣＥＮの遷移を検出して遷移検出信号を出力する遷移検出回路７２０と、遷移検出信号に応じて内部状態を初期化し、内部クロック信号に応じて内部状態を順次更新し、内部状態に基づいて、読み出し回路の読み出し動作のタイミングを制御するための複数の読み出し制御信号と発振回路７４０の内部クロック信号の生成を制御するためのクロック制御信号を生成する状態遷移回路７３０と、内部クロック信号を生成する発振回路７４０と、メモリセルをマトリクス状に配列してなるメモリセルアレイ７５０と、メモリセルアレイ７５０に対する読み出し動作を行なうロウデコーダ７６０、カラムデコーダ７７０及びセンスアンプ７８０で構成される読み出し回路と、メモリセルアレイ７５０から読み出したデータをデータ信号Ｄ［７：０］としてデータ端子７９１に出力する出力バッファ７９０を備えて構成される。更に、本実施形態の本発明装置７００は、電源電圧を昇圧して電源電圧とは異なる高電圧を生成する昇圧回路７９５（読み出し電圧生成回路に相当）を備えて構成されている。尚、入力バッファ７１０、遷移検出回路７２０、発振回路７４０、メモリセルアレイ７５０及び出力バッファ７９０の構成は、上記第１実施形態と同じである。
【００６９】
昇圧回路７９５は、後述する状態遷移回路７３０で生成される昇圧回路イネーブル信号ＰＭＰＥＮ（電圧生成回路制御信号に相当）に基づいて、電源電圧を昇圧して高電圧を生成し、高電圧ノード７９６を介してロウデコーダ７６０に供給する。本実施形態では、昇圧回路７９５は、昇圧回路イネーブル信号ＰＭＰＥＮがＨレベルのときに高電圧を生成する。
【００７０】
読み出し回路を構成するロウデコーダ７６０は、非同期読み出し動作時、アレイイネーブル信号ＳＰＡＥに応じて、アドレス信号Ａ［１５：０］の内、ロウアドレスを指定する部分のデコードを実行し、メモリセルアレイ７５０の選択ワード線に昇圧回路７９５で生成された高電圧を印加する。
【００７１】
本実施形態の状態遷移回路７３０は、カウンタ回路及び制御ロジック回路（組み合わせ回路に相当）からなり、制御ロジック回路は、カウンタ回路からの出力に基づいて、昇圧回路７９５を制御するための昇圧回路イネーブル信号ＰＭＰＥＮを含む読み出し制御信号の複数とクロックイネーブル信号ＣＬＫＥＮを生成する。
【００７２】
ここで、図１０は、本実施形態の状態遷移回路７３０の一構成例を示しており、図１１は、状態遷移回路７３０を構成する制御ロジック回路７３２の一構成例及びその真理値表を示している。本実施形態の状態遷移回路７３０は、図１０に示すように、制御ロジック回路７３２、カウンタ回路７３３、及び、リセット端子付きのレジスタ回路Ｒ１〜Ｒ１２を備えて構成されている。レジスタ回路Ｒ１〜Ｒ４、Ｒ１１及びＲ１２は、カウンタ回路７３３の６ビットの出力信号ａ［５：０］を保持し、レジスタ回路Ｒ５〜Ｒ１０（制御信号用レジスタに相当）は、制御ロジック回路７３２によって生成された６ビットの制御信号群の値を保持する。詳細には、レジスタ回路Ｒ５〜Ｒ９は、読み出し制御信号の保持に、レジスタ回路Ｒ１０はクロックイネーブル信号ＣＬＫＥＮの保持に用いられる。
【００７３】
尚、本実施形態の状態遷移回路７３０のレジスタ回路Ｒ１〜Ｒ１２は、チップイネーブル信号ＣＥＮによらず、遷移検出信号ＡＴＤＳＵＭのみに応じてリセット動作するように構成されている。これは、非同期読み出し動作における昇圧回路７９５による高電圧の生成時間を低減するために、半導体記憶装置７００が選択状態から非選択状態となった後の一定時間の間、昇圧回路７９５の出力（高電圧ノード７９６の電圧）を所定電圧に維持する必要があることから、昇圧回路７９５を動作させるための昇圧回路イネーブル信号ＰＭＰＥＮを生成するためである。
【００７４】
次に、本発明装置７００の非同期読み出し動作について図１２を基に説明する。ここで、図１２は、本発明装置７００の各入力信号、本発明装置７００の出力信号、読み出し制御信号、クロックイネーブル信号ＣＬＫＥＮ、及び、状態遷移回路７３０の内部ノードにおける信号の信号波形を示すタイミングチャートである。
【００７５】
尚、図１２に示すタイミングチャートにおいて、アウトプットイネーブル信号ＯＥＢ、アドレス信号Ａ［１５：０］、遷移検出信号ＡＴＤＳＵＭ、アレイイネーブル信号ＳＰＡＥ、イコライズ信号ＳＰＥＱ、センスアンプイネーブル信号ＳＰＳＡＥ及びラッチ信号ＳＰＬＡＴの各信号波形は、図６に示すタイミングチャートの各信号波形と同じである。
【００７６】
時刻ｔ１において、チップイネーブル信号ＣＥＮがＨレベルからＬレベルに遷移すると、半導体記憶装置７００は非選択状態から選択状態になり、遷移検出回路７２０は、チップイネーブル信号ＣＥＮの遷移を検出してパルス信号の遷移検出信号ＡＴＤＳＵＭを出力する。遷移検出信号ＡＴＤＳＵＭがＨレベルの期間（時刻ｔ１−ｔ２の間）は、状態遷移回路７３０を構成するレジスタ回路Ｒ１〜Ｒ１２はリセット状態となり、状態遷移回路７３０は初期化される。
【００７７】
時刻ｔ２において、遷移検出信号ＡＴＤＳＵＭがＨレベルからＬレベルになると、状態遷移回路７３０では、リセット状態が解除され、アレイイネーブル信号ＳＰＡＥ、イコライズ信号ＳＰＥＱ、センスアンプイネーブル信号ＳＰＳＡＥ、昇圧回路イネーブル信号ＰＭＰＥＮ、及び、クロックイネーブル信号ＣＬＫＥＮがＨレベルとなる。クロックイネーブル信号ＣＬＫＥＮがＨレベルになると、発振回路７４０は、発振動作及び信号出力を活性化して内部クロック信号ＣＬＫを出力する。また、昇圧回路イネーブル信号ＰＭＰＥＮがＨレベルになると、昇圧回路７９５は、高電圧を生成してロウデコーダ７６０に供給する。
【００７８】
時刻ｔ２において、状態遷移回路７３０は、リセット状態が解除されると、カウンタ回路７３３が、内部クロック信号ＣＬＫに同期して信号ａ［５：０］の値をインクリメントし、その値を信号ｂ［５：０］として出力する。更に、制御ロジック回路７３２が、内部クロック信号ＣＬＫに同期して信号ａ［５：０］を基に信号ｃ［５：０］を生成する。カウンタ回路７３３及び制御ロジック回路７３２は、これらの動作を、クロックイネーブル信号ＣＬＫＥＮがＬレベルに遷移するまで繰り返し実行する。
【００７９】
時刻ｔ４において、センスアンプイネーブル信号ＳＰＳＡＥがＨレベルの状態でイコライズ信号ＳＰＥＱがＬレベルになると、センスアンプ７８０は、カラムデコーダ７７０の出力信号に対する作動増幅動作を開始する。時刻ｔ６において、ラッチ信号ＳＰＬＡがＬレベルからＨレベルになると、センスアンプ７８０は差動増幅によって得られたデータをラッチする。時刻ｔ６−ｔ７において、アウトプットイネーブル信号ＯＥＢがＬレベルに遷移すると、センスアンプ７８０は、出力バッファ７９０を介してデータ信号Ｄ［７：０］を出力する。時刻ｔ９の非同期読み出し動作の終了時において、アレイイネーブル信号ＳＰＡＥがＬレベルになると、読み出し回路は非活性化する。
【００８０】
クロックイネーブル信号ＣＬＫＥＮは、時刻ｔ１０において、チップイネーブル信号ＣＥＮがＬレベルに遷移した後、時刻ｔ１１までの期間、Ｈレベルが維持される。これによって、信号ａ［５：０］、信号ｂ［５：０］及び信号ｃ［５：０］の値は、チップイネーブル信号ＣＥＮがＬレベルに遷移した後も一定期間は初期化されず、カウンタ動作が維持され、昇圧回路イネーブル信号ＰＭＰＥＮのタイミング制御が可能になる。時刻ｔ１１において、昇圧回路イネーブル信号ＰＭＰＥＮ及びクロックイネーブル信号ＣＬＫＥＮがＬレベルになると、昇圧回路７９５、発振回路７４０及び状態遷移回路７３０は動作を停止する。
【００８１】
〈別実施形態〉
〈１〉上記各実施形態では、発振回路１４０、７４０を、状態遷移回路１３０、７３０で生成するクロックイネーブル信号ＣＬＫＥＮに応じて、内部クロック信号ＣＬＫの発振動作及び信号出力を活性化または非活性化するように構成したが、内部クロック信号ＣＬＫの発振動作及び信号出力の何れか一方のみを、活性化または非活性化するように構成しても良い。
【００８２】
〈２〉上記各実施形態では、発振回路１４０、７４０を、ＯＰＴ信号に応じて内部クロック信号ＣＬＫのクロック周期を２段階に切り替え可能に構成したが、更に複数段階に切り替えられるように構成しても良い。更に、上記各実施形態では、ＯＰＴ信号を状態遷移回路１２０、７２０が生成するように構成したが、チップ外部から入力し、チップ外部から内部クロック信号ＣＬＫのクロック周期を切り替え可能に構成しても良い。
【００８３】
〈３〉上記各実施形態では、テスト信号生成回路１４３が内部クロック信号ＣＬＫの６４倍のクロック周期を有するテスト信号ＴＳＴＣＬＫを生成する場合について説明したが、生成されるテスト信号ＴＳＴＣＬＫのクロック周期は、内部クロック信号ＣＬＫの整数倍であれば良い。この場合でも、本発明装置１００、７００の機能検証時や評価時に発振回路１４０、７４０のクロック周期を簡単に検出することが可能になる。
【００８４】
〈４〉上記第２実施形態では、読み出し電圧生成回路として昇圧回路７９５を想定して説明したが、これに限るものではない。例えば、電源電圧より低い電圧値を有する降圧電圧を生成する降圧回路であっても良く、読み出し電圧生成回路は、電源電圧から電源電圧とは異なる電圧値を有する読み出し電圧を生成する回路であれば良い。
【００８５】
〈５〉上記第２実施形態では、昇圧回路７９５のタイミング制御のための昇圧回路イネーブル信号ＰＭＰＥＮ及びクロックイネーブル信号ＣＬＫＥＮを、一定周期の内部クロック信号ＣＬＫによって生成したが、これに限るものではない。半導体記憶装置７００が選択状態から非選択状態となった後の一定時間の間は、昇圧回路イネーブル信号ＰＭＰＥＮ及びクロックイネーブル信号ＣＬＫＥＮのタイミング制御のみを行い、読み出し回路を動作させないため、必ずしも非同期読み出し動作中と同じクロック周期の内部クロック信号ＣＬＫを用いて昇圧回路イネーブル信号ＰＭＰＥＮ及びクロックイネーブル信号ＣＬＫＥＮを生成する必要がない。即ち、半導体記憶装置７００が選択状態から非選択状態となった後の一定時間の間は、内部クロック信号ＣＬＫのクロック周期を、非同期読み出し動作時のクロック周期より長く設定することが可能であり、発振回路７４０を非同期読み出し動作時より長い周期で発振動作させることが可能である。半導体記憶装置７００が選択状態から非選択状態となった後の一定時間の間、発振回路７４０が非同期読み出し動作時より長い周期で動作するように構成すれば、少ないクロック数で昇圧回路イネーブル信号ＰＭＰＥＮを生成することができ、結果として状態遷移回路７３０の消費電力を低減することが可能になる。
【００８６】
この場合には、例えば、特に回路図を例示しないが、状態遷移回路７３０において発振回路７４０の発振周期を制御するためのクロック周期制御信号を生成し、クロック周期制御信号に基づいて発振回路７４０によって生成される内部クロック信号ＣＬＫのクロック周期を制御する。より具体的には、発振回路７４０を、クロック周期制御信号がＬレベルのときに非同期読み出し動作時のクロック周期を持つ内部クロック信号ＣＬＫを生成し、クロック周期制御信号がＨレベルのときに非同期読み出し動作時のクロック周期より長いクロック周期を持つ内部クロック信号ＣＬＫを生成するように構成する。そして、状態遷移回路７３０により、非同期読み出し動作の終了後の特定の時点で、クロック周期制御信号をＨレベルに設定する。
【００８７】
また、例えば、半導体記憶装置７００の発振回路７４０が図２に示すテスト信号生成回路７４３を備える場合には、該テスト信号生成回路７４３によって生成されたテスト信号が内部クロック信号ＣＬＫより長いクロック周期を有することを利用して、半導体記憶装置７００が選択状態から非選択状態となった後の一定時間の間は、テスト信号生成回路７４３によって生成されたテスト信号に基づいて、昇圧回路７９５を制御するための昇圧回路イネーブル信号ＰＭＰＥＮ及びクロックイネーブル信号ＣＬＫＥＮを生成するように構成しても良い。
【図面の簡単な説明】
【００８８】
【図１】本発明に係る半導体記憶装置の第１実施形態における非同期読み出し動作に関する構成を示す概略部分構成図
【図２】本発明に係る半導体記憶装置を構成するクロック発振回路の一構成例を示す概略回路図
【図３】本発明に係る半導体記憶装置の第１実施形態における状態遷移回路の一構成例を示す概略回路図
【図４】本発明に係る半導体記憶装置の第１実施形態における状態遷移回路の制御ロジック回路の一構成例を示す概略回路図
【図５】本発明に係る半導体記憶装置の第１実施形態における状態遷移回路のカウンタ回路の一構成例を示す概略回路図
【図６】本発明に係る半導体記憶装置の第１実施形態における各信号の信号波形を示すタイミングチャート
【図７】本発明に係る半導体記憶装置の第１実施形態における状態遷移回路のＶｅｒｉｌｏｇ−ＨＤＬ記述
【図８】本発明に係る半導体記憶装置の第１実施形態における状態遷移回路のＶｅｒｉｌｏｇ−ＨＤＬ記述
【図９】本発明に係る半導体記憶装置の第２実施形態における非同期読み出し動作に関する構成を示す概略部分構成図
【図１０】本発明に係る半導体記憶装置の第２実施形態における状態遷移回路の一構成例を示す概略回路図
【図１１】本発明に係る半導体記憶装置の第２実施形態における状態遷移回路の制御ロジック回路の一構成例を示す概略回路図
【図１２】本発明に係る半導体記憶装置の第２実施形態における各信号の信号波形を示すタイミングチャート
【図１３】従来技術に係る半導体記憶装置における非同期読み出し動作に関する構成を示す概略部分構成図
【図１４】従来技術に係る半導体記憶装置の遷移検出回路の一構成例を示す概略回路図
【図１５】従来技術に係る半導体記憶装置の遷移検出回路で用いるＡＴＤ回路の一構成例を示す概略回路図
【図１６】従来技術に係る半導体記憶装置の制御回路の一構成例を示す概略回路図
【図１７】従来技術に係る半導体記憶装置の制御回路で用いるディレイ素子の一構成例を示す回路図
【図１８】従来技術に係る半導体記憶装置の読み出し動作における各信号の遷移を示すタイミングチャート
【図１９】従来技術に係る電圧生成回路を搭載した半導体記憶装置における非同期読み出し動作に関する構成を示す概略部分構成図
【図２０】従来技術に係る電圧生成回路を搭載した半導体記憶装置の制御回路の一構成例を示す概略回路図
【図２１】従来技術に係る電圧生成回路を搭載した半導体記憶装置の各信号の信号波形を示すタイミングチャート
【符号の説明】
【００８９】
１００  本発明に係る半導体記憶装置
１０１  チップイネーブル端子
１０２  アウトプットイネーブル端子
１０３  アドレス端子
１１０  入力バッファ
１１１、１３１、１６１  バス
１１２、１１３、１２１  ノード
１２０  遷移検出回路
１３０  状態遷移回路
１３２  制御ロジック回路
１３３  カウンタ回路
１４０  発振回路
１４１  クロックノード
１４２  オシレータ回路
１４３  テスト信号生成回路
１５０  メモリセルアレイ
１６０  ロウデコーダ
１７０  カラムデコーダ
１７１  センスノード
１８０  センスアンプ
１８１  データ出力ノード
１９０  出力バッファ
１９１  データ端子
７００  本発明に係る半導体記憶装置
７０１  チップイネーブル端子
７０２  アウトプットイネーブル端子
７０３  アドレス端子
７１０  入力バッファ
７１１、７３１、７６１  バス
７１２、７１３、７２１  ノード
７２０  遷移検出回路
７３０  状態遷移回路
７３２  制御ロジック回路
７３３  カウンタ回路
７４０  発振回路
７４１  クロックノード
７４２  オシレータ回路
７４３  テスト信号生成回路
７５０  メモリセルアレイ
７６０  ロウデコーダ
７７０  カラムデコーダ
７７１  センスノード
７８０  センスアンプ
７８１  データ出力ノード
７９０  出力バッファ
７９１  データ端子
７９５  昇圧回路
７９６  高電圧ノード
１１００  従来技術に係る半導体記憶装置
１１０１  チップイネーブル端子
１１０２  アウトプットイネーブル端子
１１０３  アドレス端子
１１１０  入力バッファ
１１１１、１１３１、１１６１  バス
１１１２、１１１３、１１２１  ノード
１１２０  遷移検出回路
１１２２  ＡＴＤ回路
１１３０  制御回路
１１３２  ディレイ素子
１１５０  メモリセルアレイ
１１６０  ロウデコーダ
１１７０  カラムデコーダ
１１７１  センスノード
１１８０  センスアンプ
１１８１  データ出力ノード
１１９０  出力バッファ
１１９１  データ端子
１７００  従来技術に係る半導体記憶装置
１７０１  チップイネーブル端子
１７０２  アウトプットイネーブル端子
１７０３  アドレス端子
１７１０  入力バッファ
１７１１、１７３１、１７６１  バス
１７１２、１７１３、１７２１  ノード
１７２０  遷移検出回路
１７３０  制御回路
１７３２  ディレイ素子
１７５０  メモリセルアレイ
１７６０  ロウデコーダ
１７７０  カラムデコーダ
１７７１  センスノード
１７８０  センスアンプ
１７８１  データ出力ノード
１７９０  出力バッファ
１７９１  データ端子
１７９５  昇圧回路
１７９６  高電圧ノード
【図１】
2008102975.tif 000003
【図２】
2008102975.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008102975.tif 000009
【図８】
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【図９】
2008102975.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2008102975.tif 000019
【図１８】
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【図１９】
2008102975.tif 000021
【図２０】
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【図２１】
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