(57)【要約】【課題】プロセスコストを抑制しつつも、微細なパターンを形成可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板１の主表面上に被加工層５２を形成する工程と、被加工層５２上に下地層５３を形成する工程と、下地層５３上に第１中間層５４と第２中間層５５とを順次形成する工程と、下地層５３で被加工層５２を覆った状態で、第２中間層５５をパターニングする工程と、パターニングされた第２中間層５５上に第１マスクパターンを形成する工程と、第１マスクパターンを用いて、第２中間層５５をパターニングする工程と、パターニングされた第２中間層５５を用いて、第１中間層５４と下地層５３をパターニングして、第２マスクパターンを形成する工程と、第２マスクパターンを用いて、被加工層５２をパターニングする工程とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主表面上に被加工層を形成する工程と、
前記被加工層上に下地層を形成する工程と、
前記下地層上に第１中間層と第２中間層とを順次形成する工程と、
前記下地層で前記被加工層を覆った状態で、前記第２中間層をパターニングする工程と、
前記パターニングされた前記第２中間層上に第１マスクパターンを形成する工程と、
前記第１マスクパターンを用いて、前記第２中間層をパターニングする工程と、
前記パターニングされた第２中間層を用いて、前記第１中間層と前記下地層とをパターニングして、第２マスクパターンを形成する工程と、
前記第２マスクパターンを用いて、前記被加工層をパターニングする工程と、
を備えた半導体装置の製造方法。
【請求項２】
半導体基板の主表面上に被加工層を形成する工程と、
前記被加工層上に下地層を形成する工程と、
前記下地層上に第１中間層と第２中間層とを順次形成する工程と、
前記下地層で前記被加工層を覆った状態で、前記第２中間層をパターニングする工程と、
前記パターニングされた前記第２中間層間に位置する前記第１中間層上に第１マスクパターンを形成する工程と、
前記第１マスクパターンと前記パターニングされた前記第２中間層とを用いて、前記第１中間層をパターニングする工程と、
前記パターニングされた前記第１中間層を用いて、前記下地層をパターニングして、第２マスクパターンを形成する工程と、
前記第２マスクパターンを用いて、前記被加工層をパターニングする工程と、
を備えた半導体装置の製造方法。
【請求項３】
前記第１中間層を基準として、前記第１中間層に対する前記第２中間層の選択比および前記第２中間層を基準として、前記第２中間層に対する前記第１中間層の選択比は、前記下地層を基準として、前記下地層に対する前記被加工層の選択比より小さい、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１中間層をシリコン酸化層とし、前記第２中間層をポリシラン層とした、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１中間層は、ポリシリセスキオキサン誘導体層またはポリシラザン層とされた、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１中間層は、ポリシラン層とされ、前記第２中間層は、ポリシラザン層とされた、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１中間層と前記第２中間層とは、化学気相成長法(Chemical Vapor Deposition)
によって形成可能な成膜材料から形成された、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１中間層と前記第２中間層とは、スピンコート法によって形成可能な成膜材料から形成された、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記下地層は、有機層とされた、請求項１から請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記有機層は、炭素含有率が７５重量％以上とされた、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記下地層は、化学気相成長法によって形成可能な無機材料により形成された、請求項１から請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記下地層は、アモルファスカーボンとされた、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板の主表面上に被加工層を形成する工程と、
前記被加工層の上面上に下地層を形成する工程と、
前記下地層の上面上に複数の中間層から形成された積層中間層を形成する工程と、
前記積層中間層に複数回のパターニングを施して、積層パターン層を形成する工程と、
前記積層パターン層をマスクとして、前記下地層および前記被加工層をエッチングする工程と、
を備えた、半導体装置の製造方法。
【請求項１４】
前記第１中間層と前記第２中間層とを形成する工程は、前記第１中間層または前記第２中間層としてポリシラザン層を形成する工程を含む、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記第１中間層と前記第２中間層との一方は、ポリシラザン層であり、前記第１中間層と前記第２中間層との他方は、前記下地層と前記ポリシラザン層とのいずれに対しても、相互選択比が３以上有する層である、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記第１中間層と前記第２中間層との一方は、ポリシラザン層であり、前記第１中間層と前記第２中間層との他方は、ポリシラン層またはポリシリセスキオキサン層である、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項１７】
加熱水蒸気を用いて前記ポリシラザン層の硬化反応を進行させる工程をさらに備える、請求項１４から請求項１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
純水または界面活性剤入り水溶液を用いて、前記ポリシラザン層をリンス処理する工程と、加熱処理により前記ポリシラザン層の硬化反応を進行させる工程とさらに備える、請求項１４から請求項１６のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記ポリシラザン層を溶解させない含水有機溶剤を用いて、リンス処理を行う工程と、加熱処理によりポリシラザン層の硬化反応を進行させる工程とをさらに備え、
前記含水有機溶剤は、含水率が０．１％以上５％以下とされた、請求項１４から請求項１６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、微細ピッチのパターンを２回以上のリソグラフィの合成で形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体回路パターンの微細化は、光リソグラフィ技術の進展によるところが大きく、それは主に露光光源の短波長化によりもたらされてきた。
【０００３】
しかし、単なる短波長露光装置の価格の高騰による経済的問題のみならず、短波長リソグラフィ技術に必要となる装置、材料、マスク等の多岐にわたる技術課題を解消すること自体の難易度が高く、短波長化以外の方法によるパターンの微細化の検討が多方面で進められている。
【０００４】
また、３２ｎｍノードデバイスの製造には、高屈折率液体を用いたＮＡ〜１．６近傍の液浸リソグラフィまたは、波長１３．５ｎｍのＥＵＶ露光技術レベルの解像性が必要とされるが、現状の各々の技術的完成度から市場ニーズに開発が間に合わない可能性が指摘されている。
【０００５】
このような状況の中、２００５年頃から、下記非特許文献１に、M. Maenhoudt等によって、２回のリソグラフィの合成で光学原理を下回るパターンピッチを実現する方法が学会発表され、以降２回のリソグラフィを用いる方法の検討が増えている。
【０００６】
２００６年には下記非特許文献２にて、Hynix社からFlashメモリの微細ピッチの２回のリソグラフィの合成による検討がなされ、下記非特許文献３では、同様にHynix社からドライエッチ工程を削減すべくSi含有BARCを用いた低コストなプロセスフローが報告されている。
【０００７】
また、半導体デバイスの製造においては、半導体基板上に形成された酸化シリコン膜や窒化シリコン膜などの絶縁膜、ポリシリコンやタングステンシリサイド、アルミ等の導電膜等種々の加工工程が多く存在する。
【０００８】
65nm〜45nmのデザインルールのデバイス製造においては、耐ドライエッチ性の乏しいＡｒＦレジストによる微細加工となるため、これらの被加工層の加工は以下のようにして行われる。たとえば、被加工層上にレジスト層を形成し、露光及び現像してレジストパターンを形成した後、このレジストパターンをエッチングマスクとしてドライエッチングすることにより被加工層を加工する。
【０００９】
この際、露光時に所望の解像度、露光量マージンまたはフォーカスマージンを確保するためには、レジストの膜厚を薄くする必要がある。しかし、レジストの膜厚を薄くしすぎると被加工層のドライエッチング中にレジストパターンがエッチングされてなくなりそれ以上被加工層を加工できなくなるという問題がある。この問題を解決するために、被加工層上にパターントランスファ材料を塗布した後、レジストを塗布しレジストパターンをパターントランスファ材料に転写し、被加工層をドライエッチングする多層レジスト法が採用されている。
【非特許文献１】M.Maenhoudt,J.Versluijs,H.Struyf.J.Van Olmen,M.Van Hove,“Double Patterning scheme for sub-0.25 k1 single damascene structures at NA=0.75,λ=193nm”Proc.of SPIE Vol.5754,P1508-1518(2005)
【非特許文献２】Chang-Moon Lim,Seo-Min Kim,Young-Sun Hwang et al.,“Positive and Negative Tone Double Patterning Lithography For 50nm Flash Memory”Proc. of SPIE Vol. 6154, 615410-P1-8(2006)
【非特許文献３】Sungkoo Lee,Jaechang Jung,Sungyoon Cho et al.,“Double exposure technology using silicon containing materials”Proc. of SPIE Vol. 6153, 61531K-P1-7(2006)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
光学的解像力を表すレイリーの式を以下に式(1)として示す。
Ｒ＝ ｋ１・（λ／ＮＡ）…(1)なお、式(1)において、Ｒはパターン解像度、λは露光波長、ＮＡはレンズ開口数で、ｋ１はプロセスファクターである。
【００１１】
ここで、プロセスファクターｋ１が「0.25」を下回る微細な繰り返しピッチのパターンは光学原理から１次回折光がレンズＮＡ（瞳）に入らないため、完璧な位相シフトマスクと完全コヒーレント（Coherent）な照明を用いた理想的な光学条件の下においても、物理的な光学の原理上、パターンを解像することが出来ない。
【００１２】
従って、プロセスファクターｋ１が「0.25」を下回るの微細な繰り返しピッチのパターンを形成する場合は、２倍のピッチのパターンを形成した後に、この形成されたパターン間に新たに、パターンを形成するという２回加工の方法によって微細ピッチのパターンを形成する。
【００１３】
しかし、このように、２つのパターンを合成するのは、図形の合成的には容易に思えるが、実際にフォトレジストパターンをマスクとして、各種半導体製造用の被加工層にエッチング転写するには大きなプロセスの複雑化を招く。
【００１４】
単純に考えれば、被加工層に剛性パターンを形成するのに、リソグラフィとエッチングを２回同じ工程を繰り返すことにより形成されることが予想され、プロセスコストは最低でも２倍になると考えられる。
【００１５】
本発明は、上記のような課題に鑑みてなされたものであって、その目的は、プロセスコストを抑制しつつも、微細なパターンを形成可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１６】
本発明に係る半導体装置の製造方法は、１つの局面では、半導体基板の主表面上に被加工層を形成する工程と、被加工層上に下地層を形成する工程と、下地層上に第１中間層と第２中間層とを順次形成する工程とを備える。さらに、下地層で被加工層を覆った状態で、第２中間層をパターニングする工程と、パターニングされた第２中間層上に第１マスクパターンを形成する工程と、第１マスクパターンを用いて、第２中間層をパターニングする工程とを備える。また、パターニングされた第２中間層を用いて、第１中間層と下地層とをパターニングして、第２マスクパターンを形成する工程と、第２マスクパターンを用いて、被加工層をパターニングする工程とを備える。
【００１７】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面上に被加工膜を形成する工程と、被加工層上に下地層を形成する工程と、下地層上に第１中間層と第２中間層とを順次形成する工程とを備える。また、下地層で被加工層を覆った状態で、第２中間層をパターニングする工程と、パターニングされた第２中間層間に位置する第１中間層上に第１マスクパターンを形成する工程とを備える。さらに、第１マスクパターンとパターニングされた第２中間層とを用いて、第１中間層をパターニングする工程と、パターニングされた第１中間層を用いて、下地層をパターニングして、第２マスクパターンを形成する工程と、第２マスクパターンを用いて、被加工層をパターニングする工程とを備える。
【００１８】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面上に被加工層を形成する工程と、被加工層の上面上に下地層を形成する工程と、下地層の上面上に複数の中間層から形成された積層中間層を形成する工程と、積層中間層に複数回のパターニングを施して、積層パターン層を形成する工程と、積層パターン層をマスクとして、下地層および被加工層をエッチングする工程とを備える。
【発明の効果】
【００１９】
本発明に係る半導体装置の製造方法によれば、プロセスコストの上昇を抑制しつつも、微細パターンを形成することができる。
【発明を実施するための最良の形態】
【００２０】
（実施の形態１）
図１から図１０を用いて、本実施の形態に係る半導体装置の製造方法について説明する。なお、同一または相当する構成については、同一の符号を付して、その説明を省略する。図１は、本実施の形態に係る半導体装置の製造工程の第１工程を示す断面図である。この図１において、半導体基板１の主表面上にポリシリコン膜などの被加工層５２を形成する（被加工層の製造工程終了）。
【００２１】
この被加工層５２の上面上に、たとえば、気相化学的成長法（ＣＶＤ（Chemical Vapor Deposition）法）によって形成可能なアモルファスカーボン、または、スピンコート法によって形成可能なフェニル基、ナフチル基などの芳香環を含むポリマー等から構成される下地層５３を形成する。なお、下地層５３を気相化学的成長法によって形成した場合には、この下地層５３の上面に形成される膜も気相化学的成長法によって良好に形成することができ、スピンコート法で下地層５３を形成した場合には、下地層５３上に形成される膜はスピンコート法で良好に形成することができる。
【００２２】
ここで、下地層５３をアモルファスカーボンで構成する場合には、平行平板型プラズマＣＶＤ装置または高密度プラズマＣＶＤ装置を用いてプラズマ化学的気相成長法によりアモルファスカーボン膜を堆積する。
【００２３】
炭素供給源となる炭化水素系ガスは、メタン(ＣＨ４)、エタン(Ｃ２Ｈ６)、プロパン(Ｃ３Ｈ８)、ブタン(Ｃ４Ｈ１０)、アセチレン(Ｃ２Ｈ２)、プロピレン(Ｃ３Ｈ６)、プロピン(Ｃ３Ｈ４)、あるいは有機系材料ジメチルホルムアルデヒド(ＨＣＯＮ(ＣＨ3)2)の中から選択する。
【００２４】
この炭化水素系ガスは、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、窒素（Ｎ2）などのキャリア（混合）ガスの少なくとも１つと共に、チャンバに導入される。そして、３００℃〜５５０℃の範囲で１０Ｔｏｒｒ以下の圧力でプラズマ化学的気相成長法でアモルファスカーボン膜（α−ｃ）を約３００ｎｍ膜厚で堆積する。
【００２５】
このようにして、被加工層５２の上面上には、プラズマ化学気相成長法によって堆積され、炭素含有率が９０重量％以上のアモルファスカーボンから形成された下地層５３が形成される（下地層の形成工程終了）。
【００２６】
このように、気相化学的成長法によって形成された下地層５３上に、たとえば、プラズマシリコン酸化膜等の気相化学成長法によって形成可能な第１中間層５４を形成する。
【００２７】
ここで、第１中間層５４をプラズマシリコン酸化膜で構成する場合には、平行平板または高密度プラズマＣＶＤ装置を用いて、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリメチルシラン（Ｓｉ(ＣＨ3)4）、ＴＥＯＳガス（Ｓｉ(ＯＣ2Ｈ5)4）などのシランソースガスと、Ｏ２、Ｏ３ガス、ＣＯガスなどの酸化系ガスを用いてプラズマ化学的気相成長させる。これによりプラズマシリコン酸化膜（Ｐ-ＳｉＯ）が、たとえば、約３０ｎｍ
膜厚で堆積される（第１中間層の形成工程終了）。
【００２８】
そして、この気相化学的成長法によって形成された第１中間層５４上に、たとえば、プラズマシリコン窒化膜などの気相化学的成長法によって形成可能な第２中間層５５を形成する。たとえば、この第２中間層５５をプラズマシリコン窒化膜で構成する場合には、平行平板または高密度プラズマＣＶＤ装置によりモノシラン（ＳｉＨ4）、ジシラン（ＳｉＨ6）、トリメチルシラン（Ｓｉ（ＣＨ3)4）、ＴＥＯＳガス（Ｓｉ(ＯＣ2Ｈ5)4）などのシランソースガスとＮ2Ｏ、ＮＨ3ガスなどの窒化系ガスを用いてプラズマ化学的気相成長法することによりプラズマシリコン窒化膜（Ｐ-ＳｉＮ）を約２０ｎｍ膜厚で堆積する。
【００２９】
ここで、第１中間層５４を基準として、第１中間層５４に対する第２中間層５５の選択比および第２中間層５５を基準として、第２中間層５５に対する第１中間層５６の選択比のいずれも、たとえば、２以上の選択比をとる。
【００３０】
このように互いに大きな選択比を持つ第１中間層５４および第２中間層５５を下地層５３上に形成することで、第２中間層５５をパターニングする際に、第１中間層５４を下地層５３の保護膜として機能させることができると共に、第２中間層５５を薄く形成することができる（第２中間層の形成工程終了）。
【００３１】
このようにして、被加工層５２の上面上に、被加工層５２の上面を覆う下地層５３と、この下地層５３上に形成され、第１中間層５４と第２中間層５５とを有する積層中間層とが形成される。
【００３２】
そして、上記のようにアモルファスカーボンと、プラズマシリコン酸化膜と、プラズマシリコン窒化膜とで積層された積層体（Ｐ-ＳｉＮ（約２０ｎｍ）／Ｐ-ＳｉＯ（約３０ｎｍ）／α−Ｃ（約３００ｎｍ））により、反射率制御を制御し難い場合や、この積層体上に形成されるレジストと基板表面の化学的相互作用によるパターンのすそ引き現象が生じる場合は、この積層体上に、反射防止層５６を形成してもよい。なお、反射防止層５６としては、市販の１ｓｔミニマム有機ＡＲＣ（Anti Reflective Coating）の日産化学製のＡＲＣ８３等を採用することができ、たとえば、約４０ｎｍの膜厚で塗布する。
【００３３】
この反射防止層５６の上面上に、ＡｒＦに感光性を持つ化学増幅レジストを塗布し、その後、１００℃程度の塗布後ベーク処理（ＰＡＢ：ポスト アプライド ベーク）を施して、レジスト層（第１レジスト層）を形成する。
【００３４】
図２は、半導体装置の製造工程の第２工程を示す断面図である。そして、マスクを用いて、上記レジスト層に露光処理を施す。この露光処理で用いるマスクは、たとえば、非特許文献２等に記載されているマスクであり、最小抜き幅（たとえば、３２ｎｍＳｐａｃｅ）と、その３倍残し幅（９６ｎｍＬｉｎｅ）で構成され、回路パターンの一部を構成するためのマスクである。このマスクをもちいて、レジスト層に露光処理を施す。
【００３５】
露光後に、熱処理を約１００℃から１４０℃で１分間程度で実施し、テトラアンモニウムハイドロオキサイド（ＴＭＡＨ）の２．３８ｗｔ％溶液で約３０秒〜１分間で現像処理し、約１１０℃で１分程度の現像後ベークを施し、レジストパターン５７を形成する。この際、レジスト層の上層には、必要に応じ特開２００６−２６７５２１号公報、特開２００６−２２７６３２号公報に記載されたレジスト上トップコートを用いてもよい（第１レジストパターンの形成工程終了）。
【００３６】
図３は、半導体装置の製造工程の第３工程を示す断面図である。この図３に示されるように、レジストパターン５７を用いて、上記第２中間層５５にパターニングを施して、レジストパターン５７のパターンを第２中間層５５に転写して、中間層パターン５５ａを形成する。なお、中間層５５のエッチング条件は、フロロカーボン系のガスとしてＣＦ4、ＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆ、またはこれらフロロカーボン系の混合ガス系を用いる。そして、後述するマスクを正確に位置合わせするために、ウエハの位置を光学的に読み取るアライメントマークを配置しておく（第２中間層パターンの形成工程終了）。
【００３７】
図４は、半導体装置の製造工程の第４工程を示す断面図であり、図２８は、この第４工程における平面図である。この図４および図２８に示すように、中間層パターン５５ａを形成した後に、Ｏ２プラズマ処理により、レジストパターン５７ａと、反射防止層５６ａとをアッシング除去する。なお、必要に応じて、硫酸・過酸化水素などのウェットレジスト剥離を併用してもよい。なお、図２８において、ダブルトレンチ方式に適用して場合について示したが、これに限られない。図３０は、ダブルホール方式に適用したときの第４工程における平面図である。このように、本実施の形態１に係る半導体装置の製造方法は、ダブルトレンチ方式およびダブルホール方式に適用することができる。
【００３８】
図５は、半導体装置の製造工程の第５工程を示す断面図である。この図５に示すように、レジスト層（第２レジスト層）を中間層パターン５５ａ上に形成する。
【００３９】
このレジスト層を形成する際には、必要に応じて、レジスト層を形成する前に反射防止層６０を形成してもよい。
【００４０】
この反射防止層６０は、たとえば、市販の有機ARCとして日産化学製の2ndミニマム有機ＡＲＣのＡＲＣ２９を約80nmの膜厚で塗布することにより成膜する。
【００４１】
このような反射防止層６０を形成することで、中間層パターン５５ａに形成された段差を平坦化することができ、この反射防止層６０の上面は、略平坦面となる。
【００４２】
ここで、中間パターン５５ａは、プラズマシリコン窒化膜（Ｐ-ＳｉＮ）から形成され、約２０ｎｍ膜厚とされているため、反射防止層６０を形成した際に、中間層パターン５５ａの端部において、反射防止層６０に大きな傾斜が生じることを抑制することができる。また、形成された反射防止層６０に薄い部分が生じることを抑制することができる。そして、この反射防止層６０の上面上にレジスト層を形成する。この際、中間層パターン５５ａの端部において、反射防止層６０の上面に大きな傾斜が形成されていないため、この反射防止層６０の上面にレジスト層を形成しても、形成されたレジスト層に傾斜する部分が生じることを抑制することができる。
【００４３】
このレジスト層（第２レジスト層）は、ArFに感光性を持つ化学増幅レジストを塗布し、100℃程度の塗布後ベーク処理（ＰＡＢ）を施すことで形成される。このように、レジスト層を形成した後に、投影露光装置によりマスク（第２マスク）を用いて露光処理を施す。
【００４４】
このマスクは、必要な回路パターンのうち、非特許文献２に記載のように最小抜き幅（例えば32nmSpace）とその3倍の残し幅（96nmLine）で構成され、ダブルトレンチ構造の露光用に分割されたマスク（第２マスク）である。
【００４５】
このマスクを配置する際には、既に形成されている中間層パターン５５ａと、その上方に配置するマスクとの位置関係を、たとえば、数ｎｍ程度の精度で配置する必要がある。
【００４６】
ここで、アライメントマークにブロードバンド光を照射して、マーク位置をＣＣＤ（Charge Coupled Device）等のイメージングデバイスで検出するように方法などを用いて、高精度に位置確認して、投光露光する。
【００４７】
ここで、第１中間層５４は、プラズマシリコン酸化膜とされ、この第１中間層の上面上に、プラズマシリコン窒化膜とされた中間層パターン５５ａが形成されており、プラズマシリコン層が上面に位置している場合よりも、光学コントラストを取りやすくなっており、アライメントマーク位置を検出しやすくなっている。このため、マスク（第２マスク）を高精度で位置合わせすることができる。
【００４８】
マスクを配置して、露光処理を行う際に、レジスト層には、傾斜している部分などが形成されることが抑制されており、略平坦状とされているため、デフォーカスの発生を抑制することができる。また、レジスト層の膜厚不良による解像不良の発生を抑制することができる。
【００４９】
そして、上記のように露光を施した後に、熱処理を約100℃から140℃で１分間程度で実施する。その後、テトラアンモニウムハイドロオキサイド（ＴＭＡＨ）の2.38wt%溶液で約30秒〜1分間で現像処理し、約110℃で1分程度の現像後ベークを施し、レジストパターン（第２レジストパターン）６１を形成する。このレジストパターン６１間に位置する隙間１６１は、上記中間層パターン５５ａ上に位置している（第２レジストパターンの形成工程終了）。
【００５０】
なお、上記レジスト層をパターニングする際に、必要に応じて、レジスト層の上面上に特開２００６−２６７５２１号公報、特開２００６−２２７６３２号公報等に記載されたレジスト上トップコートを形成してもよい。
【００５１】
図６は、半導体装置の製造工程の第６工程を示す断面図である。この図６に示すように、上記のように形成されたレジストパターン６１をマスクとして、上記中間層パターン５５ａをパターニングして、レジストパターン６１に形成されたパターンを中間層パターン５５ａに転写して、中間層パターン（第２中間層パターン）５５ｂを形成する。
【００５２】
ここで、上記のようにレジストパターン６１の隙間１６１は、中間パターン５５ａの上方に位置しており、上記のようにパターニングすることで、中間層パターン５５ｂは、中間層パターン５５ａよりも微細化されたパターンとなる。
【００５３】
ここで、第１中間層５４は、下地層５３を保護する機能を有しており、中間層パターン５５ｂおよび中間層パターン５５ａを形成する際に、下地層５３までもエッチングされることを抑制することができ、下地層５３は、被加工層５２の上面を覆った状態を維持される（第２中間層パターンの形成工程終了）。
【００５４】
図７は、半導体装置の製造工程の第７工程を示す断面図であり、図２９は、この第７工程における平面図である。この図７および図２９に示されるように、Ｏ２プラズマ処理によりレジストパターン６１と反射防止層６０ａとを除去する。そして、必要に応じ硫酸・過酸化水素などウェットレジスト剥離を併用してもよい。これにより、中間層パターン５５ｂが外方に露出する。なお、図３１は、ダブルホール形式に適用したときの第７工程における平面図である。この図３１に示すように、ダブルホールとして本実施の形態１に係る半導体装置の製造方法を適用した場合には、複数のホールパターンを微細な間隔で形成することができる。
【００５５】
図８は、半導体装置の製造工程の第８工程を示す断面図である。この図８に示されるように、この中間層パターン５５ｂをマスクとして、中間層５４および下地層５３をパターニングする。これにより、パターンが転写された中間層パターン５４ａと、下地層パターン５３ａとから構成された積層パターンが形成される。このように、下地層５３は、被加工層５２の保護膜として機能すると共に、最終的に第１パターンと第２パターンとをこの下地層５３で統一して、被加工層５２をパターニングすることができる。
【００５６】
さらに、下地層５３は、アモルファスカーボン等の炭素系膜から構成されており、各種半導体製造に用いられる被加工層（ポリシリコン、シリコン酸化膜、シリコン窒化膜、ＳｉＯＣ膜等）との選択比を少なくとも１０以上と非常に大きく（請求項３の意味）とることができる。これにより、汎用性が高い被加工層エッチングが可能となる。
【００５７】
図９は、半導体装置の製造工程の第９工程を示す断面図である。この図９に示されるように、最終的に加工しなければならない被加工層５２は、中間層パターン５４ａと下地層パターン５３ａとによってパターニングされる。
【００５８】
ここで、下地層パターン５３ａには、微細パターンが施された中間層パターン５５ｂから転写されている。このため、たとえば、プロセスファクターｋ１が「0.25」を下回る微細な繰り返しピッチの被加工層パターン５２ａを形成することができる。
【００５９】
ここで、下地層パターン５３ａを基準として、下地層パターン５３ａに対する被加工層５２の選択比は、第１中間層５４に対する第２中間層５５の選択比および第２中間層５５に対する第１中間層５４の選択比よりも大きくなっている。このため、被加工層を良好にパターニングすることができる。
【００６０】
ここで、被加工層５２のエッチング完了後、第１、第２中間層５４、５５は、自然消滅し、炭素系層が残膜した状態でエッチングが完了するように設計することができる。さらに、残留している炭素系膜から形成された下地層５３は、無機膜とは異なり、酸素プラズマで選択的にアッシング除去可能である。その一方で、たとえば、炭素系膜の下地層５３を省略し、被加工層５２上に無機２層膜のハードマスクで加工した場合は、最後に無機膜の除去が必要となるが、選択的に除去するにはＣＭＰ（Chemical Mechanical Polishing）法のような非汎用的な除去方法が必要となる。
【００６１】
さらに、炭素系層である下地層パターン５３ａでポリシリコン、シリコン酸化膜、シリコン窒化膜、ＳｉＯＣ膜等の被加工層５２をエッチングすることに関しては、沢山の技術資源があり、その技術を活用し易い。
【００６２】
さらに、炭素系層である下地層パターン５３ａは各種半導体製造に用いられる被加工層５２（ポリシリコン、シリコン酸化膜、シリコン窒化膜、ＳｉＯＣ膜等）との選択比が少なくとも１０以上と非常に大きく、被加工層５２を高精度にエッチングできる。
【００６３】
上記のように本実施の形態１に係る半導体装置の製造方法においては、被加工層５２の上面上を下地層５２が覆った状態で、この下地層５２上に形成された複数の中間層をパターニングして、最終的なパターンが形成された中間層パターンを形成している。
【００６４】
このため、被加工層５２を保護しつつ、かつ、上層側で複数回のフォトリソグラフィを施すため、成膜工程を施す回数を低減することができ、被加工層５２に微細パターンを形成するまでの工程を従来の製造工程と比較して、少なく抑えることができる。さらに、気相化学的成長法により、第１中間層５３および第２中間層５４を形成する場合には、選択することができる材料が多く、各種の組合せを取ることができる。
【００６５】
本実施の形態１に係る半導体装置の製造方法は、ダブルホール方式とダブルトレンチ方式に好適であり、ダブルホール方式は、コンタクト工程、ビアホール工程に好適である。なお、ビアファーストのデュアルダマシン工程はビアの埋め込みを要する為、有機下地層をスピンコートしてビアを埋め込み、埋め込み性能の良い塗布型の２層中間層が有用である。また、ダブルトレンチ方式は、溝配線を形成するダマシンプロセスによるCu多層配線工程に好適である。
【００６６】
＜変形例１＞
なお、上記のように被加工層５２の上面上に、気相化学的成長法によって形成可能なアモルファスカーボンなどの無機材料からなる下地層５３を形成した場合について説明したが、スピンコート法によって形成可能なフェニル基、ナフチル基などの芳香環を含むポリマー等から構成される下地層５３を形成してもよい。
【００６７】
この場合には、図１において、被加工層５２の上面上に、多層レジスト法に用いられるカーボンリッチな下層材料としてフェニル基、ナフチル基などの芳香環を含むポリマーを100ｎｍ〜300nmでスピンコートし、約200℃から250℃の１〜２分のハードベークを施す。
【００６８】
これにより、ベンゼン環、ナフタレン環などの芳香族化合物やノルボルネン（norbornene）、アダマンチル（adamantyl）などの脂環化合物を含有する高分子化合物で、炭素含有率が７５重量％以上とされた、カーボンリッチな有機膜から形成された下地層５３が形成される（下地層の形成工程の終了）。なお、炭素含有率が７５重量％以上とされた、カーボンリッチな有機膜を用いることにより、多種類の被加工層５２との選択比を確保することができる。これにより、被加工層５２をエッチングする際に、良好にパターニングすることができる。
【００６９】
そして、下地層５３の上面上に架橋性シリセスキオキサン誘導体と架橋剤を主成分とする中間層材料（第１中間層材料）を50〜150nmの膜厚でスピンコートし、約200℃から250℃の１〜２分のハードベークで熱硬化処理を施す。これにより、ポリシリセスキオキサン誘導体から形成された第１中間層５４を形成する（第１中間層の形成工程終了）。なお、ポリシリセスキオキサン（ポリシルセスキオキサン：Polysilsesquioxane）は、下記化１によって示される。なお、Ｒ＝Ｈ、Ｃ２Ｈ６、反応不活性基など。フェニル基部分はＣＨ３基、又はフェニル/メチル混合の場合もある。
【００７０】
【化１】
2008227465.tif 000003
【００７１】
次に、第１中間層５４の上面上に、大阪ガスケミカル（株）製の架橋性のポリジフェニルシランとエポキシ系架橋材のプロピレングリコールモノメチルエーテル混合溶液を熱硬化性ポリシラン膜（第２中間層材料）として30〜70nmの膜厚でスピンコート法などにより塗布し、約200℃で１〜２分のハードベークで熱硬化処理を施す。これにより、下記化２に示すポリシラン膜から形成された第２中間層５５が形成される。なお、熱硬化性ポリシラン膜としては、特許第３４８６１２３号公報や特開２００１−９３８２４号公報に記載のものも用いることができる（第２中間層の形成工程終了）。
【００７２】
【化２】
2008227465.tif 000004
【００７３】
なお、R = フェニル基、メチル基等の短鎖アルキル基などが挙げられる。なお、第２中間層５５により反射率制御が万全に行えない場合や、化学的相互作用によるパターンのすそ引き現象が生じる場合は、図２に示すように、第２中間層５５の上面上に反射防止層５６を形成してもよい。この反射防止層５６は、市販の1stミニマム有機ARCの日産化学製のARC83を約40nmの膜厚で塗布することにより形成する。
【００７４】
反射防止層５６の上面に、ＡｒＦに感光性を持つ化学増幅レジストを塗布し、100℃程度の塗布後ベーク処理（PAB）して、レジスト層を形成する。
【００７５】
そして、形成されたレジスト層の上方に、マスクを配置する。このマスク（第１マスク）は、回路パターンのうち、非特許文献２等に記載されたマスクであって、このマスクは、最小抜き幅（例えば32nmSpace）とその3倍の残し幅（96nmLine）で構成されるダブルトレンチ構造の露光用に分割されている。
【００７６】
そして、このマスクを用いて露光処理をレジスト層に施して、露光後熱処理（PEB）を約100℃から140℃で１分間程度で実施し、テトラアンモニウムハイドロオキサイド（TMAH）の2.38wt%溶液で約30秒〜1分間で現像処理し、約110℃で1分程度の現像後ベークを施し、レジストパターン（第１レジストパターン）５７を形成する。この際、レジストの上層には必要に応じ特開２００６−２６７５２１号公報、特開２００６−２２７６３２号公報に記載されているようなレジスト上トップコートを用いても良い（第１レジストパターンの形成工程の終了）。
【００７７】
その後、図３に示すように、レジストパターン５７をマスクとして、第２中間層５５にパターニングを施して、レジストパターン５７のパターンを第２中間層５５に転写する。この際、第２中間層５５のエッチングには、ハロゲン系のガスとして、フロロカーボンガス（ＣＦ4、ＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆ）、塩素ガス（Ｃｌ2）、臭化水素ガス（ＨＢｒ）が用いられる。これにより、中間層パターン５５ａが形成される。
【００７８】
このように、中間層パターン５５ａが形成されたときに、アライメントマークを配置しておく。
【００７９】
図４において、Ｏ２プラズマ処理によりレジストパターン５７と反射防止層５６とをアッシングにより除去する。必要に応じて、硫酸・過酸化水素などのウェットレジスト剥離を併用してもよい。これにより、中間層パターン５５ａが外方に露出する。
【００８０】
図５に示すように、たとえば、市販の有機ARCとして日産化学製の2ndミニマム有機ARCのARC29を約80nmの膜厚で塗布することにより、薄膜ではあるが、中間層パターン５５ａ間に形成された段差を平坦化するとともに反射率制御を行う反射防止層６０を形成する。
【００８１】
そして、この反射防止層６０の上面上に、ArFに感光性を持つ化学増幅レジストを塗布し、100℃程度の塗布後ベーク処理（ＰＡＢ）を施してレジスト層を形成する。
【００８２】
このように、形成されたレジスト層の上方に、マスクを配置して、露光処理を施す。このマスクは、投影露光装置により必要な回路パターンのうち、非特許文献２等に示されるような最小抜き幅（例えば32nmSpace）とその3倍の残し幅（96nmLine）で構成されるダブルトレンチ構造の露光用に分割されたマスクである。
【００８３】
このようにして、レジスト層に露光処理を施すことにより、レジストパターン６１が形成される。このレジストパターン６１に形成された隙間１６１は、中間層パターン５５ａの上面上に位置している。
【００８４】
なお、マスクを用いて、レジストパターン６１を形成する際に、レジスト層の上層に必要に応じて特開２００６−２６７５２１号公報および特開２００６−２２７６３２号公報に記載されているようなレジスト上トップコートを用いてもよい。ここで、上記マスクを配置する際には、既に形成されている中間層パターン５５ａとマスクとの位置関係を、たとえば、数ｎｍ程度の精度で配置する必要がある。
【００８５】
ここで、シリコン酸化膜系のポリシリセスキオキサン誘導体から構成された第１中間層５４の上面上に、ポリシリコン系のポリシラン膜により構成された上記中間層パターン５５ｂが形成されている。このため、図４に示す中間層パターン５５ａを形成した際に形成したアライメントパターンにブロードバンド光を照射して、アライメントマーク位置をCCDなどのイメージングデバイスで検出するときに、アライメントマークの光学コントラストを高く得ることができる。これにより、マスクを高精度に位置合わせすることができ、正確なパターニングを施すことができる。
【００８６】
そして、図６に示すように、このレジストパターン６１を用いて、中間層パターン５５ａをパターニングして、レジストパターン６１のパターンを中間層５５に転写して、中間層パターン５５ｂを形成する。なお、フロロカーボン系のガスとしてはCF4、CHF3、CH2F2、CH3Fが挙げられ、これらフロロカーボン系の混合ガス系を用いてもよい。
【００８７】
ここで、図５に示す隙間１６１は、中間層パターン５５ａ上に位置しているために、形成された中間層パターン５５ｂは、中間層パターン５５ａよりも微細化される。
【００８８】
これにより、「0.25」を下回る微細な繰り返しピッチのパターンを中間層パターン５５ｂに形成することができる。
【００８９】
図７に示されるように、Ｏ２プラズマ処理によりレジストパターン６１と、反射防止層６０ａとをアッシングすることで、除去する。この際、必要に応じ、硫酸・過酸化水素などのウェットレジスト剥離を併用してもよい。このようにして、中間層パターン５５ｂが外方に露出する。
【００９０】
そして、図８に示されるように、この中間層パターン５５ｂをマスクとして、第１中間層５４および下地層５３をパターニングして、第１中間層パターン５４ａと下地層パターン５３ａを形成する。この際、熱硬化性ポリシラン膜から形成された第２中間層パターン５５ｂは、自然消滅する。
【００９１】
そして、図９に示すように、形成された第１中間層パターン５４ａと下地層パターン５３ａとをマスクとして、被加工層５２をパターニングして、たとえば、プロセスファクターｋ１が「0.25」を下回るの微細な繰り返しピッチの被加工層パターン５２ａを形成することができる。
【００９２】
そして、ポリシリセスキオキサン誘導体から形成された第１中間層パターン５４ａは、被加工層５２のパターニングの際に、自然消滅するため、特別な工程は、不要である。
【００９３】
なお、カーボンリッチな下層材料をＣＶＤ形成のアモルファスカーボン上に、ポリシラン膜の代わりにポリシリコン、架橋性シリセスキオキサン誘導体の代わりにＴＥＯＳ（tetraethoxysilane）、またはシリコン窒化膜等を多層膜として用いることも可能である。
【００９４】
（実施の形態２）
図１０から図１７を用いて、本実施の形態２に係る半導体装置の製造方法について説明する。なお、上記図１から図９に示された構成と同一または相当する構成については、同一の符号を付して、その説明を省略する。
【００９５】
図１０は、本実施の形態２に係る半導体装置の製造方法の第１工程を示す断面図である。この図１０に示されるように、半導体基板１の主表面上に被加工層２２を形成する。
【００９６】
そして、この被加工層２２の上面上に、カーボンリッチな下層材料としてフェニル基、ナフチル基などの芳香環を含むポリマーを100ｎｍ〜300nmでスピンコートし、約200℃から250℃の１〜２分のハードベークを施して、下地層２３を形成する。
【００９７】
その後、この下地層２３の上面上に、ポリシラザンとしてAZエレクトロニックマテリアルズ社のアクアミカをスピンコートし、湿度約35%に一定の湿度管理されたホットプレート中で約250℃から300℃の１〜２分のハードベークで熱硬化処理を施し、焼成して50〜100nmの膜厚で硬質ＳｉＯ２の第１中間層材料からなる第１中間層２４を形成する。
【００９８】
なお、ポリシラザンは、下記式（２）に示されるように、水と反応して酸化シリコンとなる。
-(ＳｉＨ2ＮＨ)- +２Ｈ2Ｏ→ ＳｉＯ2+ ＮＨ3+ ２Ｈ2・・・（２）
この湿度管理は塗布カップ用湿度管理装置からホットプレートに空気を送り込むことで可能である。
【００９９】
また、ポリシラザンの熱硬化処理に関して、ハードベークでポリシラザンの硬質ＳｉＯ2化が不十分な場合は、硬化反応を促進させるために約２００℃〜４５０℃の加熱水蒸気で約１０sec〜３００secでポリシラザンを加熱水蒸気処理することが有効である。
【０１００】
また、硬化反応を促進させる他の手段として、超純水または界面活性剤入りの水溶液でリンス（rinse）処理し、その後、約１５０℃〜３５０℃で６０sec〜３６００secでポリシラザンを加熱処理することが有効である。
【０１０１】
さらに、硬化反応を促進させる他の手段として、ポリシラザンを溶解しない含水有機溶剤でリンス処理し、その後、約１５０℃〜３５０℃で６０sec〜３６００secでポリシラザンを加熱処理することが有効である。使用する含水有機溶剤としては、含水率が約０．１〜５％の含水有機溶剤を選択でき、例えば長鎖アルコール系、好ましくはイソプロピルアルコール（Isopropyl alcohol）、イソブタノール（Iso Butanol）等が選択できる。
【０１０２】
このように、含水率が約０．１〜５％の含水有機溶剤を用いて、ポリシラザンの硬化処理を行うことで、ポリシラザンの表面およびポリシラザンの内部にまで水を行き渡らせることができ、ポリシラザンの硬化反応を促進させることができる。
【０１０３】
ここで、含水有機溶剤の含水率が０．１％より小さいと、ポリシラザンを硬化処理するために必要が水を得ることができなくなる。含水有機溶剤の含水率が５％より大きくなると、ポリシラザンの硬化処理後においても残存する水が多くなり、硬化処理後の乾燥処理において十分に水を除去し難くなり、成膜状態が悪くなるおそれがある。
【０１０４】
なお、溶解しない含水有機溶剤とは、含水有機溶剤に漬ける前のポリシラザンの表面積を基準として、含水有機溶剤に漬けた後のポリシラザンの表面積の変化率が５％以下である状態を意味する。
【０１０５】
次に大阪ガスケミカル（株）製の架橋性のポリジフェニルシランとエポキシ系架橋材のプロピレングリコールモノメチルエーテル混合溶液を熱硬化性ポリシラン膜として30〜70nmの膜厚で塗布し、約200℃で１〜２分のハードベークで熱硬化処理を施して、第２中間層２５を形成する。熱硬化性ポリシラン膜としては、特許第３４８６１２３号公報や特開２００１−９３８２４号公報に記載のものも用いることが出来る。
【０１０６】
図１１は、本実施の形態２に係る半導体装置の製造工程の第２工程を示す断面図である。この図１１においては、第２中間層２５により反射率制御が万全に行えない場合や、化学的相互作用によるパターンすそ引き現象が生じる場合は、この上に市販の1stミニマム有機ARCの日産化学製のARC83を約40nmの膜厚で塗布して、反射防止層２６を形成する。
【０１０７】
この上にレジストとして、ＡｒＦに感光性を持つ化学増幅レジストを塗布し、100℃程度の塗布後ベーク処理（PAB）後、投影露光装置により必要な回路パターンのうち、非特許文献２等に記載のように最小残し幅（例えば32nmLine）とその3倍の抜き幅（96nmSpace）で構成されるダブルライン構造の露光用に分割された第１のマスクを用いて露光処理を施す。
【０１０８】
露光後熱処理（PEB）を約100℃から140℃で１分間程度で実施し、テトラアンモニウムハイドロオキサイド（TMAH）の2.38wt%溶液で約30秒〜1分間で現像処理し、約110℃で1分程度の現像後ベークを施し、レジストパターン２７を形成する。この際、レジストの上層には必要に応じ特開２００６−２６７５２１号公報、特開２００６−２２７６３２号公報に記載されたレジスト上トップコートを用いても良い。
【０１０９】
図１２は、本実施の形態２に係る半導体装置の製造工程の第３工程を示す断面図である。この図１２に示されるように、レジストパターン２７をマスクとして、第２中間層２５のエッチングを施し、第２中間層２５にレジストパターンを転写する。フロロカーボン系のガスとしてはＣＦ4、ＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆが挙げられ、これらフロロカーボン系の混合ガス系を用いてもよい。これにより、第２中間層パターン２５ａが形成される。
【０１１０】
図１３は、本実施の形態２に係る半導体装置の製造工程の第４工程を示す断面図であり、図３２は、この第４工程における平面図である。この図１３および図３２に示されるように、Ｏ２プラズマ処理によりレジストパターン２７と反射防止層２６をアッシング除去する。必要に応じ、硫酸・過酸化水素などのウェットレジスト剥離を併用してもよい。これにより、第２中間層パターン２５ａが外方に露出する。
【０１１１】
図１４は、本実施の形態２に係る半導体装置の製造工程の第５工程を示す断面図である。この図１４に示されるように、市販の有機ＡＲＣとして日産化学製の2ndミニマム有機ARCのARC29を約110nmの膜厚で塗布することにより反射防止層３０を形成する。この反射防止層３０を形成することにより、薄膜ではあるが第２中間層パターン２５ａの段差を反射防止層３０で埋め込むことができ、平坦化するとともに反射率制御を行うことができる。
【０１１２】
この反射防止層３０上に、ＡｒＦに感光性を持つ化学増幅レジストを塗布し、100℃程度の塗布後ベーク処理（PAB）を施して、レジスト層を形成する。
【０１１３】
この後、必要な回路パターンのうち、非特許文献２等に記載のように最小残し幅（例えば32nmLine）とその3倍の抜き幅（96nmSpace）で構成されるダブルライン構造の露光用に分割されたマスク（第３マスク）を用いて露光処理をレジスト層に施す。
【０１１４】
そして、露光後熱処理（PEB）を約100℃から140℃で１分間程度で実施し、テトラアンモニウムハイドロオキサイド（TMAH）の2.38wt%溶液で約30秒〜1分間で現像処理し、約110℃で1分程度の現像後ベークを施し、レジストパターン３１を形成する。
【０１１５】
この際、レジストの上層には必要に応じ特開２００６−２６７５２１号公報、特開２００６−２２７６３２号公報に記載されたレジスト上トップコートを用いても良い。
【０１１６】
ここで、形成されたレジストパターン３１は、第２中間層パターン２５ａの隙間１２５の上方に位置している。換言すれば、第２中間層パターン２５ａの隙間１２５に位置する中間層２４上に位置している。
【０１１７】
図１５は、本実施の形態２に係る半導体装置の製造工程の第６工程を示すの断面図であり、図３３は、この第６工程における平面図である。この図１５および図３３に示されるように、レジストパターン３１と第２中間層パターン２５ａとをマスクとして、ポリシラザンを焼成して形成した硬質ＳｉＯ２膜から形成された第１中間層２４にパターニングを施して、第１中間層パターン２４ａを形成する。
【０１１８】
フロロカーボン系のガスとしてはＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆが挙げられ、これらフロロカーボン系の混合ガス系や、フロロカーボン系のガスに酸素や窒素を添加する混合ガス系を用いてもよい。
【０１１９】
このようにして、第１中間層２４をパターニングすることで、第２中間層パターン２５ａよりも間隔の小さく、たとえば、「0.25」を下回る微細な繰り返しピッチのパターンが形成された第１中間層パターン２４ａが形成される。
【０１２０】
なお、上面に反射防止層３０ａが形成された第１中間層パターン２４ａと、上面に第２中間層パターン２５ａが形成された第１中間層パターン２４ａとが、交互に配列している。
【０１２１】
図１６は、本実施の形態２に係る半導体装置の製造工程の第７工程を示す断面図である。この図１６において、図１５に示す第１中間層パターン２４ａの上面上に形成された第２中間層パターン２５ａおよび反射防止層３０ａを残した状態で、下地層２３にパターニングを施して、下地層パターン２３ａを形成する。
【０１２２】
これにより、図１６に示すように、微細ビッチの下地層パターン２３ａが形成される。この下地層パターン２３ａの上面上には、第２中間層パターン２４ａと第１中間層パターン２５ａとが形成されたものと、上面に第２中間層パターン２４ａのみが形成されたものとが交互に形成される。
【０１２３】
そして、最終的に加工しなければならない、デバイス構造上必要となる被加工層２２は、このカーボンリッチな下地層パターン２３ａをマスクとして様々な膜種をエッチング可能である。また、ポリシラザン膜から構成された第１中間層パターン２４ａとポリシラン膜から形成された第２中間層パターン２５ａとは、被加工層２２エッチング時に自然消滅してなくなるため、特別な除去工程は不要である。なお、本実施の形態２に係る半導体装置の製造方法（ダブルライン方式）は、残し配線を形成する、Ｇａｔｅ工程に好適である。
【０１２４】
＜変形例１＞
なお、本実施の形態２においては、第１中間層２４をポリシラザン膜から形成し、第２中間層２５をポリシラン膜から形成したがこれに限られない。
【０１２５】
たとえば、第１中間層２４をポリシラン膜から形成し、第２中間層２５をポリシラザン膜から形成してもよい。
【０１２６】
ポリシラザンを熱硬化処理して得られた硬質ＳｉＯ2は、ポリシランやポリシリセスキオキサン等のようにＳｉXＯYＣZ（Ｘ，Ｙ、Ｚは、任意の整数）、水素元素および不可避的に含まれる元素によって形成された材料に対して、大きな選択比を有する。そこで、第１中間層２４と第２中間層２５との一方をポリシラザンを熱硬化処理して得られた硬質ＳｉＯ2によって形成する。そして、他方を、ポリシランやポリシリセスキオキサン等のようにＳｉXＯYＣZ、水素元素および不可避的に含まれる他の元素を含む材料で形成する。たとえば、エッチングガスとして臭化水素ガス（ＨＢｒ）系のガスを用いた場合には、ポリシリセスキオキサンを基準として、ポリシラザンを熱硬化処理して得られた硬質ＳｉＯ2の選択比は、０．１２３１程度であり、ポリシランの選択比は、１．００５程度である。さらに、エッチングガスとしてＣ4Ｆ8／アルゴンガスを用いたときのポリシリセスキオキサンを基準として、ポリシラザンを熱硬化処理して得られた硬質ＳｉＯ2の選択比は、９．１５３２であり、ポリシランの選択比は、０．２３２程度である。このように、ポリシラザンを熱硬化処理して得られた硬質ＳｉＯ2は、ポリシランやポリシリセスキオキサン等のようにＳｉXＯYＣZ（Ｘ，Ｙ，Ｚは、任意の整数）、水素元素および不可避的に含まれる他の元素から形成された材料に対して、少なくとも３以上の大きな選択比を確保することができる。
【０１２７】
図１７は、上記図１５に示された半導体装置の製造工程後の工程を示す断面図である。この図１７においては、下地層２３をパターニングする前に、希フッ酸やフルオロカーボン系ガスのドライ除去により、図１５に示す反射防止層３０ａやポリシラザン膜から形成された第２中間層パターン２５ａのみを選択的に除去する。そして、ポリシラン膜から形成された第１中間層パターン２４ａを露出させる。
【０１２８】
図１８は、図１７に示された工程後の工程を示す断面図である。この図１８に示されるように、第１中間層パターン２４ａのみをのこした状態で、下地層２３をパターニングして、下地層パターン２３ａを形成する。なお、有機膜から下地層５３は形成されているため、再生処理を施すことで、不良が生じたときに、簡易な処理で再度下地層５３を形成することができる。
【０１２９】
＜変形例２＞
図１９から図２７を用いて、本実施の形態２に係る半導体装置の第２変形例について説明する。
【０１３０】
図１９は、第２変形例の半導体装置の製造工程の第１工程を示す断面図である。この図１９に示されるように、半導体基板１の主表面上に被加工層８２を形成する。そして、この被加工層２２の上面上に、上記図１０に示される工程と同様にしてカーボンリッチな下層材料から形成された下地層８３と、ポリシラザンから形成された第１中間層８４と、ポリシラン膜から形成された第２中間層８５とを形成する。
【０１３１】
そして、さらに、この第２中間層８５上に、第１中間層８４と同様にして形成された第３中間層８６を形成する。
【０１３２】
具体的には、第２中間層８５の上面上に、ポリシラザンとしてAZエレクトロニックマテリアルズ社のアクアミカをスピンコートし、湿度約35%に一定の湿度管理されたホットプレート中で約250℃から300℃の１〜２分のハードベークで熱硬化処理を施し、焼成して50〜100nmの膜厚で硬質ＳｉＯ２の第１中間層材料からなる第３中間層８６を形成する。
【０１３３】
図２０は、図１９に示された製造工程後の工程を示す断面図である。この図２０に示されるように、反射防止層８７を形成し、この反射防止層８７の上面上にレジスト層を形成する。
【０１３４】
そして、このレジスト層の上方に、マスクを配置する。このマスクは、非特許文献２等に記載のように最小残し幅（例えば32nmLine）とその3倍の抜き幅（96nmSpace）で構成されるダブルライン構造の露光用に分割されている。
【０１３５】
そして、このマスクを用いて、レジスト層に露光処理を施してレジストパターン８８を形成する。
【０１３６】
図２１は、図２０に示された製造工程後の工程を示す断面図である。この図２１に示されるように、この図２１に示されるように、形成されたレジストパターン８８をマスクとして用いて、第３中間層８６にパターニングを施して、第３中間層パターン８６ａを形成する。
【０１３７】
図２２は、図２１に示された製造工程後の工程を示す断面図である。この図２２に示されるように、レジストパターン８８および反射防止層８７ａを除去する。これにより、形成された第３中間層パターン８６ａが外方に露出する。
【０１３８】
図２３は、図２２に示された製造工程後の工程を示す断面図である。この図２３に示されるように、第３中間層パターン８６ａ上に反射防止層９０を形成する。これにより、第３中間層パターン８６ａ間の隙間を埋めることができる。なお、第３中間層８６に対する第３中間層８５の選択比および第２中間層８５に対する第３中間層８６の選択比のいずれも、たとえば、２以上とされている。このため、第３中間層８６は薄膜とすることができる。このため、第３中間層パターン８６ａ上に反射防止層９０を形成した際に、反射防止層９０に大きく傾斜する部分が生じることを抑制することができる。そして、この反射防止層９０の上面上にレジスト層を略平坦面状に形成することができる。
【０１３９】
そして、形成されたレジスト層の上方にマスクを配置して、レジスト層を露光して、レジストパターン９１を形成する。このレジストパターン９１は、第３中間層パターン８６ａの隙間の上方に位置している。
【０１４０】
図２４は、図２３に示された製造工程後の工程を示す断面図である。この図２４に示されるように、図２３に示されたレジストパターン９１と、第３中間層パターン８６ａとをマスクとして、第２中間層８５にパターニングを施す。
【０１４１】
このようにして、第２中間層８５にパターニングを施すことにより、第３中間層パターン８６ａとレジストパターン９１とに形成されたパターンがそれぞれ転写され、微細パタンが形成された第２中間層パターン８５ａが形成される。
【０１４２】
この第２中間層パターン８５ａは、上面に反射防止層９０ａが形成されたパターンと、上面に第３中間層パターン８６ａが形成されたパターンとが交互に配列している。この際、第１中間層８４は、下地層８３の保護膜として機能している。
【０１４３】
図２５は、図２４に示された製造工程後の工程を示す断面図である。この図２５に示されるように、第２中間層パターン８５ａをマスクとして、第１中間層８４にパターニングを施す。これにより、第１中間層パターン８４ａが形成される。この際、下地層８３は、被加工層８２を保護する保護膜として機能している。
【０１４４】
図２６は、図２５に示された製造工程後の工程を示す断面図である。この図２６に示されるように、第１中間層パターン８４ａをマスクとして、下地層８３をパターニングして、下地層パターン８３を形成する。
【０１４５】
図２７は、図２６に示された工程後の工程を示す断面図である。この図２９に示されるように、形成された下地層パターン８３をマスクとして、被加工層８２にパターニングを施して、ゲート等の微細パターン８２ａを得ることができる。
【０１４６】
このように、下地層８３上に複数の中間層からなる積層中間層にパターニングを施して、この積層中間層パターンを形成し、この積層中間層を用いて、下地層をパターニングして、下地層パターンを形成し、被加工層をパターニングして、微細パターンを構成するようにしてもよい。なお、本実施の形態１、２に係る半導体装置の製造方法を、分離工程、ゲート工程、コンタクト工程、配線工程、ビアホール工程に順次適用することにより、微細パターンを含む半導体デバイスの製造が可能となる。
【０１４７】
以上のように本発明の実施の形態について説明を行ったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。さらに、上記数値などは、例示であり、上記数値および範囲に限られない。
【産業上の利用可能性】
【０１４８】
本発明は、半導体装置の製造方法に適用可能であり、特に、微細ピッチのパターンを２回以上のリソグラフィの合成で形成する半導体装置の製造方法に好適である。
【図面の簡単な説明】
【０１４９】
【図１】実施の形態１に係る半導体装置の製造工程の第１工程を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造工程の第２工程を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造工程の第３工程を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造工程の第４工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造工程の第５工程を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造工程の第６工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造工程の第７工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造工程の第８工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造工程の第９工程を示す断面図である。
【図１０】実施の形態２に係る半導体装置の製造方法の第１工程を示す断面図である。
【図１１】実施の形態２に係る半導体装置の製造工程の第２工程を示す断面図である。
【図１２】実施の形態２に係る半導体装置の製造工程の第３工程を示す断面図である。
【図１３】実施の形態２に係る半導体装置の製造工程の第４工程を示す断面図である。
【図１４】実施の形態２に係る半導体装置の製造工程の第５工程を示す断面図である。
【図１５】実施の形態２に係る半導体装置の製造工程の第６工程を示す断面図である。
【図１６】実施の形態２に係る半導体装置の製造工程の第７工程を示す断面図である。
【図１７】図１５に示された半導体装置の製造工程後の工程を示す断面図である。
【図１８】図１７に示された工程後の工程を示す断面図である。
【図１９】第２変形例の半導体装置の製造工程の第１工程を示す断面図である。
【図２０】図１９に示された製造工程後の工程を示す断面図である。
【図２１】図２０に示された製造工程後の工程を示す断面図である。
【図２２】図２１に示された製造工程後の工程を示す断面図である。
【図２３】図２２に示された製造工程後の工程を示す断面図である。
【図２４】図２３に示された製造工程後の工程を示す断面図である。
【図２５】図２４に示された製造工程後の工程を示す断面図である。
【図２６】図２５に示された製造工程後の工程を示す断面図である。
【図２７】図２６に示された工程後の工程を示す断面図である。
【図２８】実施の形態１に係る半導体装置の製造工程の第４工程における平面図である。
【図２９】実施の形態１に係る半導体装置の製造工程の第７工程における平面図である。
【図３０】実施の形態１に係る半導体装置の製造工程をダブルホール形式に適用したときの第４工程における平面図である。
【図３１】実施の形態１に係る半導体装置の製造工程をダブルホール形式に適用したときの第７工程における平面図である。
【図３２】実施の形態２に係る半導体装置の第４工程における平面図である。
【図３３】実施の形態２に係る半導体装置の第６工程における平面図である。
【符号の説明】
【０１５０】
２２  被加工層、２３  下地層、２３ａ  下地層パターン、２４  中間層、２４ａ  中間層パターン、２５  中間層、２５ａ  中間層パターン、２６  反射防止層、２７  レジストパターン、３０  反射防止層、３１  レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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