(57)【要約】【課題】本発明は、第１バスマトリクスと第２バスマトリクスのマスタインタフェースのＩＤ幅を決定できるバスマトリクスの構造を提供する。【解決手段】第１バスマトリクスを使用する第１チップと、第１バスマトリクスに接続した第２バスマトリクスと第３バスマトリクスとを含む第２チップとを含み、第２バスマトリクスは、第２チップの複数のバスマスタに接続され、第３バスマトリクスは、第２チップの複数のバススレーブに接続される。【選択図】図４
2008198209.tif 000002
【特許請求の範囲】
【請求項１】
第１バスマトリクスを使用する第１チップと、
前記第１バスマトリクスに接続した第２バスマトリクスと第３バスマトリクスとを含む第２チップとを含み、
前記第２バスマトリクスは、前記第２チップの複数のバスマスタに接続され、前記第３バスマトリクスは、前記第２チップの複数のバススレーブに接続されることを特徴とするシステム。
【請求項２】
前記第１バスマトリクスは、複数のマスタインタフェースと複数のスレーブインタフェースとを含むことを特徴とする請求項１に記載のシステム。
【請求項３】
前記スレーブインタフェースは、前記複数のバスマスタのうちのいずれか一つに接続されることを特徴とする請求項２に記載のシステム。
【請求項４】
前記マスタインタフェースは、前記複数のバススレーブのうち、何れか一つに接続されることを特徴とする請求項２に記載のシステム。
【請求項５】
前記マスタインタフェースのＩＤ幅は、前記複数のスレーブインタフェースのうち、最大ＩＤ幅と前記複数のスレーブインタフェースのうち、何れか一つを選択するための最小ビットの組み合わせであることを特徴とする請求項４に記載のシステム。
【請求項６】
前記マスタインタフェースのＩＤ幅は、前記複数のスレーブインタフェースのうち、前記マスタインタフェースと関連したビットと前記複数のスレーブインタフェースのうち、何れか一つを選択するためのビットの組み合わせであることを特徴とする請求項４に記載のシステム。
【請求項７】
前記第２バスマトリクスは、複数のマスタインタフェースと複数のスレーブインタフェースとを含むことを特徴とする請求項１に記載のシステム。
【請求項８】
前記スレーブインタフェースは、前記複数のバスマスタのうちのいずれか一つに接続されることを特徴とする請求項７に記載のシステム。
【請求項９】
前記マスタインタフェースは、前記複数のバススレーブのうち、何れか一つに接続されることを特徴とする請求項７に記載のシステム。
【請求項１０】
前記マスタインタフェースのＩＤ幅は、前記複数のスレーブインタフェースのうち、最大ＩＤ幅と前記複数のスレーブインタフェースのうち、何れか一つを選択するための最小ビットの合計であることを特徴とする請求項９に記載のシステム。
【請求項１１】
前記マスタインタフェースのＩＤ幅は、前記複数のスレーブインタフェースのうち、前記マスタインタフェースと関連したビットと前記複数のスレーブインタフェースのうち、何れか一つを選択するためのビットの組み合わせであることを特徴とする請求項９に記載のシステム。
【請求項１２】
前記第２バスマトリクスは、複数のマスタインタフェースと複数のスレーブインタフェースとを含むことを特徴とする請求項１に記載のシステム。
【請求項１３】
前記スレーブインタフェースは、前記複数のバスマスタのうち、何れか一つに接続されることを特徴とするシステム。
【請求項１４】
前記マスタインタフェースは、前記複数のバススレーブのうち、何れか一つに接続されることを特徴とする請求項１２に記載のシステム。
【請求項１５】
前記マスタインタフェースのＩＤ幅は、前記複数のスレーブインタフェースのうち、最大ＩＤ幅と前記複数のスレーブインタフェースのうち、何れか一つを選択するための最小ビットの合計であることを特徴とする請求項１４に記載のシステム。
【請求項１６】
前記第１チップは、ファウンダリが提供するＩＰを含むことを特徴とする請求項１に記載のシステム。
【請求項１７】
前記ファウンダリが提供するＩＰは、プロセッサ、ＤＭＡ、メモリコントローラのうち、何れか一つであることを特徴とする請求項１６に記載のシステム。
【請求項１８】
前記第２チップは、前記ファウンダリに提供を要請したＩＰを含むことを特徴とする請求項１７に記載のシステム。
【請求項１９】
前記第２チップは、注文者が開発したＩＰを含むことを特徴とする請求項１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに係り、さらに詳細には、バスマトリクスの構造に関する。
【背景技術】
【０００２】
一般的なバスマトリクスとして、ＡＭＢＡ３のＡＸＩ（Ａｄｖａｎｃｅｄ  ｅＸｅｔｅｎｄｅｄ  Ｉｎｔｅｒｆａｃｅ）インタコネクタ（Ｉｎｔｅｒｃｏｎｎｅｃｔ）を例に上げることができる。
【０００３】
ＡＸＩインタコネクタは、複数のチャネルを有するバスマトリクス構造を有する。ＡＸＩインタコネクタは、複数のチャネルにマルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ）とデマルチプレクサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）とを用いて同時に複数のバスマスタと複数のバススレーブとを同時に接続する。
複数のバスマスタは、ＡＸＩインタコネクタを用いて同時に互いに異なるバススレーブにアクセスできる。
【０００４】
図１は、一般的なバスマトリクスを示すブロック図である。
バスマスタは、システム４００の動作時点においてバスマトリクス３００に印加されるアドレス信号、制御信号などの発生を制御し、バススレーブは、バスマスタから発生した制御信号などに応答して動作する。
【０００５】
バスマスタには、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）、３次元グラフィック加速器（３‐Ｄｉｍｅｎｓｉｏｎａｌ  Ｇｒａｐｈｉｃ  Ａｃｃｅｌｅｒａｔｏｒ）などがあり、バススレーブには、メモリコントローラ（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ）、ＳＦＲ（Ｓｐｅｃｉａｌ  Ｆｕｎｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）などがある。
従来のシステムバスは、一つのバスラインに複数のバスマスタと複数のバススレーブとが接続される。一つのバスマスタが一つのバススレーブをアクセスする間に、残りのバスマスタは、一つのバスマスタがバス使用を完了するまで待機する。
【０００６】
図１によれば、システムは、複数のバスマスタ１１０〜１４０とバスマトリクス３００、及び複数のバススレーブ２１０〜２５０を含む。
複数のバスマスタ１１０〜１４０は、第１バスマスタ１１０、第２バスマスタ１２０、第３バスマスタ１３０、及び第４バスマスタ１４０を含む。複数のバススレーブ２１０〜２５０は、第１バススレーブ２１０、第２バススレーブ２２０、第３バススレーブ２３０、第４バススレーブ２４０、及び第５バススレーブ２５０を含む。
【０００７】
バスマトリクス３００は、複数のバスマスタ１１０〜１４０に接続する複数のスレーブインタフェース３１１〜３１４と、複数のバススレーブ２１０〜２５０に接続する複数のマスタインタフェース３２１〜３２５と、を含む。
【０００８】
複数のスレーブインタフェース３１１〜３１４は、第１スレーブインタフェース３１１、第２スレーブインタフェース３１２、第３スレーブインタフェース３１３、及び第４スレーブインタフェース３１４を含む。
複数のマスタインタフェース３２１〜３２５は、第１マスタインタフェース３２１、第２マスタインタフェース３２２、第３マスタインタフェース３２３、第４マスタインタフェース３２４、及び第５マスタインタフェース３２５を含む。
【０００９】
第１バスマスタ１１０は、バスマトリクス３００を介して第１バススレーブ２１０をアクセスするとともに、第２バスマスタ１２０は、バスマトリクス３００を介して第２バススレーブ２２０をアクセスすることができる。
【００１０】
図２は、図１に示すバスマトリクス内のマスタインタフェースのＩＤ幅を示すブロック図である。
図２に示すように、バスマトリクス３００は、第１及び第２のスレーブインタフェース３１１、３１２と第１マスタインタフェース３２１とを含む。第１バスマスタ１１０、第２バスマスタ１２０、及び第１バススレーブ２１０は、バスマトリクス３００に接続される。
【００１１】
Ｍｉｄ＿ｗｉｄｔｈ＝Ｓｉｄ＿ｗｉｄｔｈ＋ｌｏｇ２（ＮＳ＿Ｉ／Ｆ）    ……（１）
式（１）によると、Ｓｉｄ＿ｗｉｄｔｈは、スレーブインタフェースのうち、最も大きなビットのことを意味し、ＮＳ＿Ｉ／Ｆは、スレーブインタフェースの数のことを意味する。Ｍｉｄ＿ｗｉｄｔｈは、マスタインタフェースのＩＤ幅のことを意味する。
【００１２】
すなわち、第１マスタインタフェース３２１のＩＤ幅は、複数のスレーブインタフェース３１１、３１２のうち、最も大きなＩＤ幅と第１マスタインタフェース３２１が複数のスレーブインタフェース２０１、２０２のうち、いずれかを選択するためのビットの合計で構成される。
【００１３】
第１スレーブインタフェース３１１のＩＤ幅（Ｗｉｄｔｈ）は２ビットで、第２スレーブインタフェース３１２のＩＤ幅は４ビットであると仮定すると、第１マスタインタフェース２０３のＩＤ幅は、式（１）によって５ビットを有する。
第１バスマトリクスを含む第１チップと第１バスマトリクスに接続した第２バスマトリクスを含む第２チップとでシステムを構成すると仮定する。
【００１４】
第１バスマトリクスのマスタインタフェースのＩＤ幅は、第２バスマトリクスのスレーブインタフェースによって決定され、第２バスマトリクスのマスタインタフェースのＩＤ幅は、第１バスマトリクスのスレーブインタフェースによって決定される。
仮に、第１バスマトリクスの第１マスタインタフェースは、第２バスマトリクスの第１スレーブインタフェースに接続されると、第２バスマトリクスの第１スレーブインタフェースは、第２バスマトリクスの第１マスタインタフェースのＩＤ幅に影響を与える。
【００１５】
そして、第２バスマトリクスの第１マスタインタフェースは、第１バスマトリクスの第２スレーブインタフェースに接続されると、第１バスマトリクスの第２スレーブインタフェースは、第１バスマトリクスの第１マスタインタフェースに影響を与える。
したがって、各バスマトリクスの第１マスタインタフェースは、互いに影響を与えるようになるので、一定の値を有することができないという問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上述した問題点を解決するためになされたものであって、その目的は、第１バスマトリクスと第２バスマトリクスのマスタインタフェースのＩＤ幅を決定できるバスマトリクスの構造を提供することにある。
【課題を解決するための手段】
【００１７】
上記の目的を達成すべく、本発明によるシステムは、第１バスマトリクスを使用する第１チップと、前記第１バスマトリクスに接続した第２バスマトリクスと第３バスマトリクスとを含む第２チップとを含み、前記第２バスマトリクスは、前記第２チップの複数のバスマスターに接続され、前記第３バスマトリクスは、前記第２チップの複数のバススレーブに接続される。
【００１８】
この実施の形態において、前記第１バスマトリクスは、複数のマスタインタフェースと複数のスレーブインタフェースとを含む。
この実施の形態において、前記スレーブインタフェースは、前記複数のバスマスタのうちのいずれか一つに接続される。
この実施の形態において、前記マスタインタフェースは、前記複数のバススレーブのうち、何れか一つに接続される。
【００１９】
この実施の形態において、前記マスタインタフェースのＩＤ幅は、前記複数のスレーブインタフェースのうち、最大ＩＤ幅と前記複数のスレーブインタフェースのうち、何れか一つを選択するための最小ビットの合計であることを特徴とする。
この実施の形態において、前記第２バスマトリクスは、複数のマスタインタフェースと複数のスレーブインタフェースとを含む。
この実施の形態において、前記スレーブインタフェースは、前記複数のバスマスタのうちのいずれか一つに接続される。
【００２０】
この実施の形態において、前記マスタインタフェースは、前記複数のバススレーブのうち、何れか一つに接続される。
この実施の形態において、前記マスタインタフェースのＩＤ幅は、前記複数のスレーブインタフェースのうち、最大ＩＤ幅と前記複数のスレーブインタフェースのうち、何れか一つを選択するための最小ビットの合計であることを特徴とする。
この実施の形態において、前記第２バスマトリクスは、複数のマスタインタフェースと複数のスレーブインタフェースとを含む。
【００２１】
この実施の形態において、前記スレーブインタフェースは、前記複数のバスマスタのうち、何れか一つに接続される。
この実施の形態において、前記マスタインタフェースは、前記複数のバススレーブのうち、何れか一つに接続される。
この実施の形態において、前記マスタインタフェースのＩＤ幅は、前記複数のスレーブインタフェースのうち、最大ＩＤ幅と前記複数のスレーブインタフェースのうち、何れか一つを選択するための最小ビットの合計であることを特徴とする。
【００２２】
この実施の形態において、前記第１チップは、ファウンダリが提供するＩＰを含む。
この実施の形態において、前記ファウンダリが提供するＩＰは、プロセッサ、ＤＭＡ、メモリコントローラのうち、何れか一つであることを特徴とする。
この実施の形態において、前記第２チップは、前記ファウンダリに提供を要請したＩＰを含む。
この実施の形態において、前記第２チップは、注文者が開発したＩＰを含む。
【発明の効果】
【００２３】
本発明によるシステムは、第１バスマトリクスを含む第１チップと、第１バスマトリクスのスレーブインタフェースに接続した第２バスマトリクス及び第１バスマトリクスのマスタインタフェースに接続した第３バスマトリクスを含む第２チップにおいて、第１バスマトリクス、第２第１バスマトリクス、第１バスマトリクスのマスタインタフェースのＩＤ幅を決定できる構造を提供するという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明が属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できるように、本発明の実施の形態を添付された図面を参照して説明する。
単一のチップで具現されるシステムオンチップ（ＳｏＣ：Ｓｉｌｉｃｏｎ  Ｏｎ  ａ  Ｃｈｉｐ）は、開発期間の短縮、開発の容易性等によって２つのチップに分離して具現する。
【００２５】
例えば、ベースチップ（Ｂａｓｅ  Ｃｈｉｐ）と呼ばれる第１チップには、基本的ＩＰ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｒｏｐｅｒｔｙ）（例えば、ＡＲＭ  ｃｏｒｅ、ＤＭＡ、ＵＳＢＯＴＧ、メモリコントローラ等）を含み、コンパニオンチップ（Ｃｏｍｐａｎｉｏｎ  Ｃｈｉｐ）と呼ばれる第２チップには、注文者（Ｃｕｓｔｏｍｅｒ）が直接開発するか、又はチップの機能具現に要求されるＩＰを含む。
【００２６】
したがって、単一のチップで具現されるシステムオンチップに比べて、２つのチップで具現されるシステムは、以下のような長所を有する。
第１チップは、開発及び検証が完了した製品であり、注文者は、コンパニオンチップのＩＰのみを開発するか検証すればよいため、第２チップの開発が容易である。
【００２７】
また、ファウンダリ（Ｆｏｕｎｄｅｒｙ）から提供する第１チップは、一般的なＩＰが搭載されたチップであるから、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）として活用可能である。
ＡＳＩＣは、特定のメーカが使用するチップのことを意味し、ＡＳＳＰは、いろいろなメーカが使用するチップのことを意味する。ＡＳＩＣとＡＳＳＰとの区分は無意味であり、その境界は順次なくなっている傾向にある。
【００２８】
図３は、第１バスマトリクスを含む第１チップと、第１バスマトリクスに接続した第２バスマトリクスを含む第２チップとを示すブロック図である。
図３によると、第１チップ４００は、中央処理装置（ＣＰＵ）１１０、メモリコントローラ２１０、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）１２０、及びＵＳＢＯＴＧ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  ＢＵＳ  Ｏｎ  Ｔｈｅ  Ｇｏ）１３０、及び第１バスマトリクス３００を含む。
【００２９】
第１バスマトリクス３００は、複数のスレーブインタフェース３１１〜３１４と複数のマスタインタフェース３２１、３２２とを含む。
複数のスレーブインタフェース３１１〜３１４は、第１スレーブインタフェース３１１、第２スレーブインタフェース３１２、第３スレーブインタフェース３１３、及び第４スレーブインタフェース３１４を含む。複数のマスタインタフェース３２１、３２２は、第１マスタインタフェース３２１と第２マスタインタフェース３２２とを含む。
【００３０】
バスマスタ１１０〜１３０は、スレーブインタフェース３１１〜３１４に接続され、バススレーブ２１０は、マスタインタフェース３２１に接続される。すなわち、中央処理装置１１０は、第１スレーブインタフェース３１１に接続され、ＤＭＡ１２０は、第３スレーブインタフェース３１３に接続され、ＵＳＢＯＴＧ１３０は、第４スレーブインタフェース３１４に接続される。メモリコントローラ２１０は、第１マスタインタフェース３２１に接続される。
【００３１】
第１バスマトリクス３００の第２スレーブインタフェース３１２は、第２バスマトリクスの第５マスタインタフェース３２５に接続され、第１バスマトリクス３００の第２マスタインタフェース３２２は、第２バスマトリクスの第７スレーブインタフェース３１７に接続される。
【００３２】
第２チップ５００は、ＣＭ０（Ｃｕｓｔｏｍｅｒ  Ｍａｓｔｅｒ０）１４０、ＣＭ１（Ｃｕｓｔｏｍｅｒ  Ｍａｓｔｅｒ１）１５０、ＣＳ０（Ｃｕｓｔｏｍｅｒ  Ｓｌａｖｅ０）２２０、ＣＳ１（Ｃｕｓｔｏｍｅｒ  Ｓｌａｖｅ１）２３０、及び第２バスマトリクス３３０を含む。
第２バスマトリクス３３０は、複数のスレーブインタフェース３１５〜３１７と複数のマスタインタフェース３２３〜３２５とを含む。
【００３３】
複数のスレーブインタフェース３１５〜３１７は、第５スレーブインタフェース３１５、第６スレーブインタフェース３１６、及び第７スレーブインタフェース３１７を含み、複数のマスタインタフェース３２３〜３２５は、第５マスタインタフェース３２５、第６  
【００３４】
ＣＭ０１４０は、注文者が開発するか、又は注文者が要求する第１バスマスタのことを意味し、ＣＭ１１５０は、注文者が開発するか、又は注文者が要求する第２バスマスタのことを意味する。ＣＳ０２２０は、第１チップ又は第２チップのバスマスターのうち、何れか一つが制御する第１バススレーブのことを意味し、ＣＳ１２３０は、第１チップ又は第２チップのバスマスターのうち、何れか一つが制御する第２バススレーブのことを意味する。
【００３５】
ＣＭ０１４０は、第５スレーブインタフェース３１５に接続され、ＣＭ１１５０は、第６スレーブインタフェース３１６に接続される。ＣＳ０１４０は、第３マスターインタフェース３２３に接続され、ＣＳ１１５０は、第４マスターインタフェース３２４に接続される。
第５マスタインタフェース３２５は、第１バスマトリクス３００の第２スレーブインタフェース３１２に接続され、第７スレーブインタフェース３１７は、第１バスマトリクス３００の第２マスタインタフェース３２２に接続される。
【００３６】
中央処理装置１１０は、第１バスマトリクス３００又は第１バスマトリクスに接続した第２バスマトリクスを介してバススレーブ２１０〜２３０を制御する命令及び制御信号をバススレーブ２１０〜２３０に送信する。ＤＭＡ１２０は、中央処理装置１１０の介入なしに第１バスマトリクス３００又は第１バスマトリクスに接続した第３バスマトリクスを介して、外部にデータを送信する。ＵＳＢＯＴＧ１３０は、外部装置を、ＵＳＢインタフェースを介して直接制御するバスマスタである。ＣＭ０１４０又はＣＭ１１５０は、注文者が開発したＩＰ又は注文者が必要とするＩＰである。ＣＭ０１４０又はＣＭ１１５０は、ＣＳ０２２０又はＣＳ１２３０を制御するか、又はメモリコントローラ２１０を介して外部のメモリを制御する。
【００３７】
中央処理装置１１０は、第１バスマトリクス３００を介してメモリコントローラ２１０をアクセスする。同時に、ＤＭＡ１２０は、第１バスマトリクス３００に接続した第３バスマトリクスを介してＣＳ０２２０又はＣＳ１２３０をアクセスする。
ＣＭ０１４０は、第２バスマトリクスに接続した第３バスマトリクスを介してＣＳ０２２０又はＣＳ１２３０をアクセスする。同時に、ＣＭ１１５０は、第２バスマトリクスに接続した第１バスマトリクスを介してメモリコントローラ２１０をアクセスする。
【００３８】
第１バスマトリクス３００の第２マスタインタフェース３２２のＩＤ幅は、第２バスマトリクスの第７スレーブインタフェース３１７により決定され、第２バスマトリクス３３０の第５マスタインタフェース３２５のＩＤ幅は、第１バスマトリクスの第２スレーブインタフェース３１２により決定される。
【００３９】
したがって、第２スレーブインタフェース３１２は、第５マスタインタフェース３２５のＩＤ幅と同一であり、第７スレーブインタフェース３１７は、第２マスタインタフェース３２２のＩＤ幅と同一である。すなわち、第２マスタインタフェース３２２と第５マスタインタフェース３２５のＩＤ幅は、互いにに影響を与えるようになるので、一定の値を有することができない。
【００４０】
本発明は、前述した問題を解決するために、第２チップ５００のバスマトリクス３３０の構造を変更する。すなわち、第２チップ５００のバスマトリクスは、バスマスタを接続する第２バスマトリクス３３０とバススレーブを接続する第３バスマトリクス３３５とに区分される構造を有する。
【００４１】
図４は、本発明によるバスマトリクスを示すブロック図である。
図３及び図４は、第２チップのバスマトリクスの構造を除外すれば同様である。したがって、重複する説明は省略する。
【００４２】
図４によると、第２チップ５００は、ＣＭ０（Ｃｕｓｔｏｍｅｒ  Ｍａｓｔｅｒ０）１４０、ＣＭ１（Ｃｕｓｔｏｍｅｒ  Ｍａｓｔｅｒ１）１５０、ＣＳ０（Ｃｕｓｔｏｍｅｒ  Ｓｌａｖｅ０）２２０、ＣＳ１（Ｃｕｓｔｏｍｅｒ  Ｓｌａｖｅ１）２３０、第２バスマトリクス３３０、及び第３バスマトリクス３３５を含む。
【００４３】
第２バスマトリクス３３０は、複数のスレーブインタフェース３１５、３１６と複数のマスタインタフェース３２３、３２４とを含む。
複数のスレーブインタフェース３１５、３１６は、第５スレーブインタフェース３１５と第６スレーブインタフェース３１６とを含み、複数のマスタインタフェース３２５、３２６は、第５マスタインタフェース３２５と第６マスタインタフェース３２６とを含む。
【００４４】
ＣＭ０１４０は、第５スレーブインタフェース３１５に接続され、ＣＭ１１５０は、第６スレーブインタフェース３１６に接続される。
第５マスタインタフェース３２５は、第１バスマトリクス３００の第２スレーブインタフェース３１２に接続され、第６マスタインタフェース３２６は、第３バスマトリクス３３５の第８スレーブインタフェース３１８に接続される。
【００４５】
第３バスマトリクス３３５は、複数のスレーブインタフェース３１７、３１８と複数のマスタインタフェース３２５、３２６とを含む。
複数のスレーブインタフェース３１７、３１８は、第７スレーブインタフェース３１７と第８スレーブインタフェース３１８とを含み、複数のマスタインタフェース３２５、３２６は、第３マスタインタフェース３２３と第４マスタインタフェース３２４とを含む。
【００４６】
ＣＳ０１４０は、第３マスタインタフェース３２３に接続され、ＣＳ１１５０は、第４マスタインタフェース３２４に接続される。
第７スレーブインタフェース３１７は、第１バスマトリクス３００の第２マスタインタフェース３２２に接続され、第８スレーブインタフェース３１８は、第２バスマトリクス３３０の第６マスタインタフェース３２６に接続される。
【００４７】
本発明において第２チップのバスマスタ１４０、１５０は、第２バスマトリクス３３０に接続し、第２チップのバススレーブ２２０、２３０は、第３バスマトリクス３３５に接続する。本発明は、第１チップと第２チップとに存在する各バスマトリクスのデータ流れを単方向に制御することによって、各バスマトリクスのマスタインタフェースのＩＤ幅を式（１）によって決定できるようになる。
【００４８】
図５では、図４に示す第１チップと第２チップのバスマトリクスのマスタインタフェースのＩＤ幅の決定方法を説明する。
図５によると、第１スレーブインタフェース３１１のＩＤ幅は０ビットであり、第２スレーブインタフェース３１２のＩＤ幅は４ビットであり、第３スレーブインタフェース３１３のＩＤ幅は３ビットであり、第４スレーブインタフェース３１４のＩＤ幅は３ビットであり、第５スレーブインタフェース３１５のＩＤ幅は０ビットであり、第６スレーブインタフェース３１６のＩＤ幅は３ビットであり、第７スレーブインタフェース３１７のＩＤ幅は４ビットであり、第８スレーブインタフェース３１８のＩＤ幅は４ビットであると仮定する。
【００４９】
第１マスタインタフェース３２１のＩＤ幅は、式（１）によって最も大きなスレーブインタフェースのＩＤ幅とｌｏｇ２（スレーブインタフェースの総数）とを加算して求めることができる。
４＋ｌｏｇ２４＝６
すなわち、第１マスタインタフェース３２１のＩＤ幅は６ビットである。
【００５０】
第２マスタインタフェース３２２のＩＤ幅は、第７スレーブインタフェース３１７のＩＤ幅と同一であり、第５マスタインタフェース３２５のＩＤ幅は、第２スレーブインタフェース３１２のＩＤ幅と同一であり、第６マスタインタフェース３２６のＩＤ幅は第８スレーブインタフェース３１８のＩＤ幅と同一である。
すなわち、第２マスタインタフェース３２２のＩＤ幅は４ビットであり、第５マスタインタフェース３２５のＩＤ幅は４ビットであり、第６マスタインタフェース３２６）のＩＤ幅は４ビットである。
【００５１】
第３マスタインタフェース３２３のＩＤ幅と第４マスタインタフェース３２４のＩＤ幅とは、式（１）によって計算される。
４＋ｌｏｇ２２＝５
すなわち、第３マスタインタフェース３２３のＩＤ幅は５ビットであり、第４マスタインタフェース３２４のＩＤ幅は５ビットである。
【００５２】
また、マスタインタフェースのＩＤ幅は複数のスレーブインタフェースのうち、前記マスタインタフェースと関連したビットと複数のスレーブインタフェースのうちのいずれか一つを選択するためのビットの組み合わせで構成される。
【００５３】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００５４】
【図１】一般的なバスマトリクスを示すブロック図である。
【図２】図１に示すバスマトリクス内のマスタインタフェースのＩＤ幅を示すブロック図である。
【図３】第１バスマトリクスを含む第１チップと、第１バスマトリクスに接続した第２バスマトリクスを含む第２チップと、を示すブロック図である。
【図４】本発明によるバスマトリクスを示すブロック図である。
【図５】図４に示す第１チップと第２チップのバスマトリクスのマスタインタフェースのＩＤ幅を示すブロック図である。
【符号の説明】
【００５５】
１１０      ＣＰＵ
１２０      ＤＭＡ
１３０      ＵＳＢＯＴＧ
１４０      ＣＭ０
１５０      ＣＭ１
２１０      メモリコントローラ
２２０      ＣＳ０
２３０      ＣＳ１
３００      第１バスマトリクス
３３０      第２バスマトリクス
３３５      第３バスマトリクス
【図１】
2008198209.tif 000003
【図２】
2008198209.tif 000004
【図３】
2008198209.tif 000005
【図４】
2008198209.tif 000006
【図５】
2008198209.tif 000007