(57)【要約】【課題】ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供する。【解決手段】微結晶組織からなるハフニウム含有窒化シリコン酸化物層３ａと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層３ｂとが半導体基板２上に積層されてなる積層膜からなり、積層膜の窒素濃度が１５原子％以上４０原子％以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体３を採用する。【選択図】図１
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【特許請求の範囲】
【請求項１】
微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが半導体基板上に積層されてなる積層膜からなり、前記積層膜の窒素濃度が１５原子％以上４０原子％以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体。
【請求項２】
前記半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていることを特徴とする請求項１に記載の半導体装置用の絶縁膜積層体。
【請求項３】
前記半導体基板上に、非晶質組織からなるハフニウム含有窒化シリコン酸化物層と、微結晶組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていることを特徴とする請求項１に記載の半導体装置用の絶縁膜積層体。
【請求項４】
前記の微結晶組織からなるハフニウム含有窒化シリコン酸化物層の、Ｉｎ−ｐｌａｎｅ−Ｘ線回折測定法の（１１１）の回折ピークから求めた結晶サイズが１ｎｍ以上５ｎｍ以下の範囲であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置用の絶縁膜積層体。
【請求項５】
半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層を形成する微結晶質層形成工程と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層を形成する非晶質層形成工程とを、任意の順序で行うことを特徴とする半導体装置用の絶縁膜積層体の製造方法。
【請求項６】
前記微結晶質層形成工程は、非晶質組織からなる第１ハフニウム含有シリコン酸化物層を形成する工程と、前記第１ハフニウム含有シリコン酸化物層を窒素、酸素またはアルゴンの雰囲気中でアニールする工程とを少なくとも含むことを特徴とする請求項５に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項７】
前記第１ハフニウム含有シリコン酸化物層の（Ｓｉ／（Ｈｆ＋Ｓｉ））比が０原子％超５０原子％以下の範囲であることを特徴とする請求項６に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項８】
前記非晶質層形成工程は、非晶質組織からなる第２ハフニウム含有シリコン酸化物層を形成する工程と、前記第２ハフニウム含有シリコン酸化物層をアンモニア雰囲気中で窒化処理またはプラズマ雰囲気中で窒化処理する工程とからなることを特徴とする請求項５または請求項６に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項９】
前記第２ハフニウム含有シリコン酸化物層の（Ｓｉ／（Ｈｆ＋Ｓｉ））比が０原子％超５０原子％以下の範囲であることを特徴とする請求項８に記載の半導体装置用の絶縁膜積層体の製造方法。
【請求項１０】
半導体基板上に形成されたＭＯＳトランジスタを具備してなり、前記ＭＯＳトランジスタのゲート絶縁膜が、請求項１乃至請求項４のいずれかに記載の半導体装置用の絶縁膜積層体であることを特徴とする半導体装置。
【請求項１１】
半導体基板上にＭＯＳトランジスタを形成する際に、前記ＭＯＳトランジスタのゲート絶縁膜を、請求項５乃至請求項９のいずれかに記載の半導体装置用の絶縁膜積層体の製造方法によって製造することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜積層体、絶縁膜積層体の製造方法、半導体装置及び半導体装置の製造方法に関するものであり、特に、リーク電流値が低く、ボロン漏れ耐性が良好な絶縁膜積層体およびその製造方法に関するものである。
【背景技術】
【０００２】
年々半導体装置は大容量化、大規模化が進展し、そのため半導体デバイスも微細化されている。この半導体デバイスの微細化に伴い、平面におけるリソグラフィ技術によるパターン寸法の縮小化とともに、縦方向の膜厚も縮小化されている。例えばトランジスタのゲート絶縁膜としても、膜厚が３ｎｍ以下の極薄のゲート絶縁膜が要求されている。しかし、ゲート絶縁膜として従来から用いられているシリコン酸化膜では、膜厚３ｎｍ以下になると様々な不具合が発生する。
【０００３】
例えば、ゲート絶縁膜が薄くなると、直接トンネル現象に起因してゲートリーク電流が増加する問題がある。また、ゲート絶縁膜の薄膜化に伴って、ゲート電極中のドーパント不純物（例えばボロン）が、ゲート絶縁膜中を熱拡散して、ゲート絶縁膜下のシリコン基板に突き抜けるいわゆるボロン漏れ現象が発生するおそれがある。
このためゲート絶縁膜には、リーク電流値を少なくすること、ボロン漏れ耐性に優れていることが求められている。
【０００４】
現在、シリコン酸化膜以外のゲート絶縁膜の材料としては、Ｈｆ酸化物を母材としたＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＨｆＺｒＳｉＯＮ、ＨｆＺｒＡｌＯＮなどが知られている。
これらの材料は、ＭＯＣＶＤ法などで作製されるが、非晶質であることが好ましいとされている。その理由は、これらの材料からなる膜が多結晶化されると、必然的に結晶粒界が存在することになり、この結晶粒界が要因になってリーク電流値が増大してしまう、ということである。
【０００５】
Ｈｆを含有する窒化シリコン酸化膜を非晶質膜として形成する方法として、下記の特許文献に開示された技術が知られている。下記特許文献１においては、１０００℃以上の熱処理後でも結晶粒界が形成されないゲート絶縁膜の形成方法が開示されている。この特許文献１によると、ＳｉＯ２からなる下地界面層上に、金属濃度を６２％以下にし、窒素濃度を３０％以上とした金属珪酸化膜を形成させ、その上には、５０％〜８０％以下の窒素を含有した金属珪酸化膜を形成させることによって、ゲート絶縁膜を形成している。つまり、窒素濃度に分布をもたせることによって、結晶粒界が形成されないゲート絶縁膜を作製している。
【０００６】
特許文献１に記載の絶縁膜によれば、膜中に窒素が含有されているため、ボロン漏れ耐性は良好であると考えられる。しかしながら、膜が非晶質膜では、結晶質膜に比べて誘電率が減少し、要求されるＥＯＴ（Equivalent Oxide Thickness）において、結晶膜に比べて非晶質の方が物理膜厚は薄くなる。これにより、直接トンネル現象に起因したゲートリーク電流を抑制することが困難である。
【特許文献１】特開２００５−６４０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、現状においては、ボロン漏れの抑制とリーク電流増加の抑制とを同時に解決する方法は確立されていない。
本発明は、上記事情に鑑みてなされたものであって、ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために発明者等が鋭意研究を重ねた結果、ボロン漏れ耐性が良好で且つゲートリーク電流値の低い理想的なゲート絶縁膜は、以下の特性が必要であると考えられる。すなわち、結晶粒界の形成により生じるリーク電流値の増大と、薄膜化による直接トンネル現象に起因したゲートリーク電流の増大とを抑制し、更に、絶縁膜中に窒素を含有させることでボロン漏れを抑制する必要がある。そこで、本発明者等は、以下の構成を採用することによって上記課題の解決を図ることにした。
【０００９】
本発明の半導体装置用の絶縁膜積層体は、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが半導体基板上に積層されてなる積層膜からなり、前記積層膜の窒素濃度が１５原子％以上４０原子％以下の範囲であることを特徴とする。
また、本発明の半導体装置用の絶縁膜積層体においては、前記半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていることが好ましい。
また、本発明の半導体装置用の絶縁膜積層体においては、前記半導体基板上に、非晶質組織からなるハフニウム含有窒化シリコン酸化物層と、微結晶組織からなるハフニウム含有窒化シリコン酸化物層とが順次積層されていてもよい。
更に、本発明の半導体装置用の絶縁膜積層体においては、前記の微結晶組織からなるハフニウム含有窒化シリコン酸化物層の、Ｉｎ−ｐｌａｎｅ−Ｘ線回折測定法の（１１１）の回折ピークから求めた結晶サイズが１ｎｍ以上５ｎｍ以下の範囲であることが好ましい。
【００１０】
次に、本発明の半導体装置用の絶縁膜積層体の製造方法は、半導体基板上に、微結晶組織からなるハフニウム含有窒化シリコン酸化物層を形成する微結晶質層形成工程と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層を形成する非晶質層形成工程とを、任意の順序で行うことを特徴とする。
また、本発明の半導体装置用の絶縁膜積層体の製造方法においては、前記微結晶質層形成工程が、非晶質組織からなる第１ハフニウム含有シリコン酸化物層を形成する工程と、前記第１ハフニウム含有シリコン酸化物層を窒素、酸素またはアルゴンの雰囲気中でアニールする工程とを少なくとも含むことが好ましい。
更に、前記第１ハフニウム含有シリコン酸化物層の（Ｓｉ／（Ｈｆ＋Ｓｉ））比が０原子％超５０原子％以下の範囲であることが好ましい。
また、本発明の半導体装置用の絶縁膜積層体の製造方法においては、前記非晶質層形成工程が、非晶質組織からなる第２ハフニウム含有シリコン酸化物層を形成する工程と、前記第２ハフニウム含有シリコン酸化物層をアンモニア雰囲気中で窒化処理またはプラズマ雰囲気中で窒化処理する工程とからなることが好ましい。
また、前記第２ハフニウム含有窒化シリコン酸化物層の（Ｓｉ／（Ｈｆ＋Ｓｉ））比が０原子％超５０原子％以下の範囲であることが好ましい。
【００１１】
次に、本発明の半導体装置は、半導体基板上に形成されたＭＯＳトランジスタを具備してなり、前記ＭＯＳトランジスタのゲート絶縁膜が、先のいずれかに記載の半導体装置用の絶縁膜積層体であることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上にＭＯＳトランジスタを形成する際に、前記ＭＯＳトランジスタのゲート絶縁膜を、先のいずれかに記載の半導体装置用の絶縁膜積層体の製造方法によって製造することを特徴とする。
【００１２】
上記の絶縁膜積層体によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とが積層されることによって、絶縁積層体全体の誘電率が向上し、半導体基板に対するリーク電流を抑制でき、かつ、ボロン漏れ耐性を高めることができる。また、絶縁膜積層体の窒素濃度が１５〜４０原子％の範囲に設定されることで、ボロン漏れ耐性をより高めることができる。
また、上記の絶縁膜積層体によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層の結晶サイズが１ｎｍ以上５ｎｍ以下の範囲とされているので、ゲートリーク電流を大幅に抑制できる。
【００１３】
また、上記の絶縁膜積層体の製造方法によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層とを任意の順序で半導体基板に積層するので、半導体基板に対するリーク電流が抑制され、かつ、ボロン漏れ耐性に優れた絶縁膜積層体を製造できる。
また、上記の絶縁膜積層体の製造方法によれば、前記微結晶質層形成工程において、非晶質組織からなる第１ハフニウム含有シリコン酸化物層を形成してからアニールすることによって、非晶質組織からなる第１ハフニウム含有シリコン酸化物層を微結晶組織からなる層にすることができる。また、第１ハフニウム含有シリコン酸化物層の（Ｓｉ／（Ｈｆ＋Ｓｉ））比を０原子％超５０原子％以下の範囲とすることで、絶縁膜積層体の誘電率をより高めることができる。
また、上記の絶縁膜積層体の製造方法によれば、前記非晶質層形成工程において、非晶質組織からなる第２ハフニウム含有シリコン酸化物層を形成してからアンモニア雰囲気中での窒化処理またはプラズマ雰囲気中での窒化処理をすることによって、第２ハフニウム含有シリコン酸化物層を非晶質組織からなるハフニウム含有窒化シリコン酸化物層にすることができる。また、第２ハフニウム含有シリコン酸化物層の（Ｓｉ／（Ｈｆ＋Ｓｉ））比を０原子％超５０原子％以下の範囲にし、積層膜の窒素濃度を１５原子％以上４０原子％以下の範囲にすることで、ボロン漏れを抑制できる。
【００１４】
次に、上記の半導体装置によれば、上記の絶縁膜積層体がゲート絶縁膜として用いられるので、ゲート絶縁膜の誘電率が向上しＥＯＴ（Equivalent Oxide Thickness、等価酸化膜厚）が薄膜化できる。同じＥＯＴで、上記の絶縁膜積層体や非晶質膜、及び結晶質膜の半導体基板に対するリーク電流を比べると、上記の絶縁膜積層体が最もリーク電流を抑制できる。また、ゲート電極中のボロンがゲート絶縁膜中を熱拡散して半導体基板に突き抜けるいわゆるボロン漏れ現象を抑制できる。
また、上記の半導体装置の製造方法によれば、上記の絶縁膜積層体をゲート絶縁膜として形成するので、リーク電流の抑制が可能であるとともにボロン漏れ現象が抑制可能な半導体装置を製造できる。
【発明の効果】
【００１５】
本発明によれば、ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１６】
「半導体装置の一例」
以下、本発明の実施の形態を図面を参照して説明する。ここでは、半導体装置をＭＯＳトランジスタに適用した例について説明する。図１は、本実施形態の半導体装置であるＭＯＳトランジスタの断面構造を示す模式図である。尚、以下の説明において参照する図面は、半導体装置及びその製造方法を説明する図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１７】
図１に示す半導体装置は所謂ＭＯＳトランジスタ１であって、半導体基板２と、半導体基板２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３に積層されたゲート電極４と、半導体基板２のゲート電極４の両側に埋め込まれたソース・ドレインコンタクト領域５Ａ及びソース・ドレイン高濃度領域５Ｂとから概略構成されている。
【００１８】
半導体基板２は、シリコン単結晶にドーパントとして例えばＮ型不純物が含有されてなるＮ型半導体から構成されている。また、半導体基板２には、活性領域を分離する素子分離絶縁膜２ａが形成されている。素子分離絶縁膜２ａは、半導体基板２の表面にＳＴＩ（Shallow Trench Isolation）法により、活性領域以外の部分に形成され、隣接する活性領域を絶縁分離している。更に、半導体基板２には、Ｐ型拡散層２ｂ（Ｐ型ウエル）が形成されている。
【００１９】
Ｐ型ウエル２ｂ上には、ゲート絶縁膜３及びゲート電極４が形成されている。
ゲート絶縁膜３は、本発明に係る絶縁膜積層体であって、微結晶組織からなるハフニウム含有窒化シリコン酸化物層３ａ（以下、微結晶質層３ａという。）と、非晶質組織からなるハフニウム含有窒化シリコン酸化物層３ｂ（以下、非晶質層３ｂという。）とが積層されて構成されている。
微結晶質層３ａは、１ｎｍ〜９ｎｍ程度の厚みを有しており、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、酸素（Ｏ）及び窒素（Ｎ）から構成されている。（Ｓｉ／（Ｈｆ＋Ｓｉ））比で表した場合の微結晶質層３ａのＳｉとＨｆの組成比は、０原子％超５０原子％以下、好ましくは３０原子％以上４０原子％以下の範囲とされている。（Ｓｉ／（Ｈｆ＋Ｓｉ））比がこの範囲内であれば、誘電率を高めることができ、リーク電流の発生を防止できる。また、微結晶質層３ａは、微細な結晶粒が集合した組織からなり、結晶粒の平均粒径（結晶サイズ）は、１ｎｍ以上５ｎｍ以下の範囲とされている。結晶サイズがこの範囲であれば、ゲートリーク電流を大幅に低減できる。なお、結晶サイズは、微結晶質層３ａのＸ線回折パターンをＩｎ−ｐｌａｎｅ−Ｘ線回折測定法によって測定し、得られた回折パターンの（１１１）の回折ピークから求めることができる。
【００２０】
次に、非晶質層３ｂは、０．５ｎｍ〜５ｎｍ程度の厚みを有しており、微結晶質層３ａと同様に、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、酸素（Ｏ）及び窒素（Ｎ）から構成されている。（Ｓｉ／（Ｈｆ＋Ｓｉ））比で表した場合の非晶質層３ｂのＳｉとＨｆの組成比は、０原子％超５０原子％以下、好ましくは３０原子％以上４０原子％以下の範囲とされている。（Ｓｉ／（Ｈｆ＋Ｓｉ））比がこの範囲内であれば、誘電率を高めてリーク電流の発生を防止できる。また、非晶質層３ｂは、組織全体が非晶質相から構成されており、このような非晶質層３ｂのＸ線回折パターンを例えばＩｎ−ｐｌａｎｅ−Ｘ線回折測定法によって測定すると、回折ピークが得られないか、あるいは回折ピークが得られたとしても極めてブロードなピークになる。組織全体が非晶質相から構成されることによって、結晶粒界が存在することなく、これによってボロン漏れが抑制される。
【００２１】
また、ゲート絶縁膜３全体の窒素濃度は、１５原子％以上４０原子％以下の範囲が好ましく、２０原子％以上３０原子％以下の範囲がより好ましい。窒素濃度が１５原子％未満では、半導体基板２に対するボロン漏れ耐性が大幅に低下してしまうので好ましくない。また、窒素濃度が４０原子％を超えると、ゲート絶縁膜３の化学的安定性が低下するので好ましくない。ゲート絶縁膜３の窒素濃度は、後述するように、非晶質層形成工程における窒化処理の条件を適宜変更することにより調整できる。
【００２２】
次にゲート電極４は、ゲート絶縁膜３上に順次積層された多結晶シリコン膜及び金属膜からなる多層膜によって形成されている。多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時にボロン等の不純物を含有させて形成するドープド多結晶シリコン膜を用いることができる。金属膜は、タングステン（Ｗ）やタングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
また、ゲート電極４は、窒化シリコンなどの上部絶縁膜４ａによって被覆されており、更にゲート電極４の側壁部には、シリコン酸化膜４ｂ等からなるサイドウォールが形成されている。
【００２３】
サイドウォールを構成するシリコン酸化膜４ｂの下側に位置する半導体基板２には、ソース・ドレインコンタクト領域５Ａが形成されている。ソース・ドレインコンタクト領域５Ａは、砒素等のＮ型不純物がイオン注入されることによって形成される。
更に、ソース・ドレインコンタクト領域５Ａの外側には、ソース・ドレイン高濃度領域５Ｂが形成されている。ソース・ドレイン高濃度領域５Ｂは、ソース・ドレインコンタクト領域５Ａの場合と同様に、砒素等のＮ型不純物がイオン注入されることによって形成される。ソース・ドレイン高濃度領域５ＢにおけるＮ型不純物の濃度は、ソース・ドレインコンタクト領域５ＡにおけるＮ型不純物濃度よりも高濃度に設定されている。これら、ソース・ドレインコンタクト領域５Ａ及びソース・ドレイン高濃度領域５Ｂによって、ソース・ドレイン領域が形成される。
【００２４】
「半導体装置の製造方法」
次に、図２〜図１０を参照して、図１に示すＭＯＳトランジスタ１（半導体装置）の製造方法について説明する。図２〜図１０は、ＭＯＳトランジスタ１の製造方法を説明する図であって、図２に素子分離絶縁膜２ａの形成工程を示し、図３〜図４に微結晶質層形成工程を示し、図５〜図６には非晶質層形成工程を示す。また、図７にゲート電極４及びゲート絶縁膜３の形成工程を示し、図８にソース・ドレインコンタクト領域５Ａの形成工程を示し、図９にサイドウォール（窒化シリコン膜４ｂ）の形成工程を示し、図１０にはソース・ドレイン高濃度領域５Ｂの形成工程を示す。
【００２５】
（素子分離絶縁膜２ａの形成工程）
まず図２に示すように、半導体基板２上に、ＳＴＩ（Shallow  Trench  Isolation）法により深さが２００〜３５０ｎｍ程度の酸化シリコンからなる素子分離絶縁膜２ａを形成する。この素子分離絶縁膜２ａの形成によって、半導体基板２に活性領域が形成される。
次に、半導体基板２にボロンを注入してＰ型ウェル層２ｂを形成する。ボロンを注入した後に、損傷回復のために熱処理を実施してもよい。
【００２６】
（微結晶質層形成工程）
次に、図３に示すように、半導体基板２上に、非晶質組織からなる第１ハフニウム含有シリコン酸化物層１３ａを形成する。第１ハフニウム含有シリコン酸化物層１３ａは、ＭＯＣＶＤ法またはＡＬＤ法によって形成することが好ましく、特にＭＯＣＶＤ法で形成することが好ましい。ＭＯＣＶＤ法で形成する際の反応ガスとしては、例えば次のようなシリコン源ガス及びハフニウム源ガスの混合ガスからなる反応ガスを用いることができる。
シリコン源ガスとしては、Ｓｉ２Ｈ６、ＳｉＨ４、Ｓｉ（ＭＭＰ）４（（Tetrakis 1-Methoxy-2-Methyl-2-Propoxy Silane）Ｓｉ［ＯＣ（ＣＨ３）２ＣＨ２ＯＣＨ３］４）、Ｓｉ（ＤＭＡＰ）（（Tetrakis 1-(N,N-dimethylamino)-2Propoxy Silane）Ｓｉ［ＯＣＨ（ＣＨ３）ＣＨ２Ｎ（ＣＨ３）２］４）、ＴＤＭＡＳｉ（Tetrakis diemethyl amido Silane）Ｓｉ［Ｎ（ＣＨ３）２］４）等を用いることができる。
また、ハフニウム源ガスとしては、ＴＨＢ（（Hafnium tetra-t-butoxide）Ｈｆ［ＯＣ（ＣＨ３）３］４）、ＴＤＥＡＨ（（Tetrakis diethylamido hafnium）Ｃ１６Ｈ４０Ｎ４Ｈｆ）、ＴＤＭＡＨ（（Tetrakis dimethylamino hafnium）Ｃ８Ｈ２４Ｎ４Ｈｆ）、Ｈｆ（ＭＭＰ）４（（Tetrakis 1-Methoxy-2-methyl-2-propoxy hafnium）Ｈｆ［ＯＣ（ＣＨ３）２ＣＨ２ＯＣＨ３］４）、Ｈｆ（ＮＯ３）４等を用いることができる。
【００２７】
シリコン源ガスとハフニウム源ガスの組合せは特に限定されず、どのような組合せでもよいが、特にシリコン源としてＳｉ２Ｈ６を用い、ハフニウム源としてＴＨＢを用いることが好ましい。
シリコン源ガスとハフニウム源ガスの流量比は、特に限定されないが、ハフニウム含有シリコン酸化物層１３ａにおける（Ｓｉ／（Ｈｆ＋Ｓｉ））比が０原子％超５０原子％以下、好ましくは２０〜４５原子％の範囲となるように調整することが好ましい。
また、反応ガスには、酸素などの酸化性ガス等のキャリアガスが含まれてもよい。また、半導体基板２の基板温度は、例えば３００℃程度にすればよい。
【００２８】
このようにして形成された第１ハフニウム含有シリコン酸化物層１３ａは、組織のほとんど全部が非晶質相となるか、または、組織の大部分が非晶質相となり、一部に結晶質相が析出した状態になる。第１ハフニウム含有シリコン酸化物層１３ａの膜厚は、１ｎｍ〜９ｎｍ程度がよい。
【００２９】
次に、図４に示すように、形成した第１ハフニウム含有シリコン酸化物層１３ａを、窒素、酸素またはアルゴンの雰囲気中でアニールする。アニール温度は例えば９００℃程度が好ましい。
このアニール処理によって、第１ハフニウム含有シリコン酸化物層１３ａが微結晶化されて微結晶組織（微結晶層３ａ）になる。このとき、結晶サイズが１〜５ｎｍ程度になるようにアニール温度を適宜調整するとよい。
【００３０】
（非晶質層形成工程）
次に、図５に示すように、非晶質組織からなる第２ハフニウム含有シリコン酸化物層１３ｂを形成する。第２ハフニウム含有シリコン酸化物層１３ｂは、微結晶質層形成工程と同様に、ＭＯＣＶＤ法またはＡＬＤ法によって形成することが好ましく、特にＭＯＣＶＤ法で形成することが好ましい。ＭＯＣＶＤ法で形成する際の反応ガスとしては、上述のシリコン源ガス及びハフニウム源ガスの混合ガスを用いればよい。
【００３１】
シリコン源ガスとハフニウム源ガスの組合せは特に限定されず、どのような組合せでもよいが、特にシリコン源としてＳｉ２Ｈ６を用い、ハフニウム源としてＴＨＢを用いることが好ましい。
シリコン源ガスとハフニウム源ガスの流量比は、特に限定されないが、ハフニウム含有シリコン酸化物層１３ｂにおける（Ｓｉ／（Ｈｆ＋Ｓｉ））比が０原子％超５０原子％以下、好ましくは３０〜４０原子％の範囲となるように調整することが好ましい。
また、反応ガスには、酸素等の酸化性ガス等のキャリアガスが含まれてもよい。また、半導体基板２の基板温度は、例えば３００℃程度にすればよい。
このようにして形成された第２ハフニウム含有シリコン酸化物層１３ｂは、組織のほとんど全部が非晶質相となる。第２ハフニウム含有シリコン酸化物層１３ｂの膜厚は、０．５ｎｍ〜５ｎｍ程度がよい。
【００３２】
次に、図６に示すように、形成した第２ハフニウム含有シリコン酸化物層１３ｂに対して、アンモニア雰囲気中での窒化処理またはプラズマ雰囲気中での窒化処理を行う。アンモニア雰囲気中の窒化処理は、例えば、７００℃、３０分の処理条件で行う。この窒化処理によって、第２ハフニウム含有シリコン酸化物層１３ｂが非晶質組織の状態のまま窒化されて、ハフニウム含有窒化シリコン酸化物層３ｂ（非晶質層３ｂ）となる。
また、このときの窒化処理によって、窒素原子が第１ハフニウム含有シリコン酸化物層１３ａ（微結晶層３ａ）まで侵入し、微結晶質層３ａの窒素濃度が向上する。これにより、微結晶質層３ａ及び非晶質層３ｂの全体の窒素濃度が、１５〜４０原子％の範囲になる。
このようにして、微結晶質層３ａ及び非晶質層３ｂからなる積層膜が形成される。
【００３３】
（ゲート電極４及びゲート絶縁膜３の形成工程）
次に、非晶質層３ｂの上に、ＣＶＤ法により、ボロン等のＰ型不純物が含有された多結晶シリコン膜を形成する。次いで、多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属膜を形成する。これら多結晶シリコン膜及び高融点金属膜は、後の工程においてパターンニングされてゲート電極になる。そして高融点金属膜上には、窒化シリコン膜を形成する。
その後、フォトリソグラフィ技術及びエッチング技術によって、微結晶質層３ａ、非晶質層３ｂ、多結晶シリコン膜、高融点金属膜及び窒化シリコン膜をパターニングすることにより、図７に示すような、ゲート絶縁膜３、ゲート電極４及び上部絶縁膜４ａが形成される。
【００３４】
（ソース・ドレインコンタクト領域５Ａの形成工程）
次に、図８に示すように、ゲート電極４をマスクとして、Ｎ型不純物（例えば、砒素：Ａs）のイオン注入を行い、窒素雰囲気中にてアニーリングを行い、ソース・ドレインコンタクト領域５Ａを形成する。
【００３５】
（サイドウォールの形成工程）
次に、半導体基板２及びゲート電極４を覆うようにシリコン酸化膜を形成し、次に異方性エッチングを行って半導体基板２の表面を露出させる。このようにして、図９に示すように、シリコン酸化膜４ｂからなるサイドウォールを形成する。
【００３６】
（ソース・ドレイン高濃度領域５Ｂの形成工程）
次に、図１０に示すように、ゲート電極４及びサイドウォール（シリコン酸化膜４ｂ）をマスクとして、高濃度のＮ型不純物（例えば、砒素：Ａs）のイオン注入を行い、窒素雰囲気中にてアニーリングを行い、ソース・ドレイン高濃度領域５Ｂを形成する。
このようにして、図１に示すＭＯＳトランジスタ１が製造される。
【００３７】
「半導体装置の別の例」
図１１には、上記のＭＯＳトランジスタ１を備えたＤＲＡＭ素子の断面模式図を示す。
図１１に示すＤＲＡＭ（ダイナミックランダムアクセスメモリ）素子は、半導体基板２上に複数の層間絶縁膜３１が積層され、更に、各層間絶縁膜３１を貫通するコンタクトプラグ３２(ビット線コンタクト３２ａ、ストレージノードコンタクト３２ｂを含む〉、ビット線３３、セルキャパシタ３４、配線３５等が形成されて構成されている。
【００３８】
半導体基板２上には、図１に示したＭＯＳトランジスタ１が形成されている。このＭＯＳトランジスタ１には、ゲート電極４と、ゲート電極４と半導体基板２との間に配置されたゲート絶縁膜３が備えられている。そして、ゲート絶縁膜３は、微結晶質層３ａと非晶質層３ｂとが積層されて構成されている。このゲート絶縁膜３を設けることによって、ゲートリーク電流が低く抑制され、かつゲート電極４にドーパントとして含まれるボロンのゲート絶縁膜３を介しての半導体基板２への拡散が抑制される。
【００３９】
以上説明したように、上記のゲート絶縁膜３によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層３ａと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層３ｂとが積層されて構成されるので、ゲート絶縁膜３全体の誘電率が向上し、半導体基板２に対するリーク電流を抑制でき、かつ、ボロン漏れ耐性を高めることができる。また、ゲート絶縁膜３の窒素濃度が１５〜４０原子％の範囲に設定されることで、ボロン漏れ耐性をより高めることができる。
また、上記のゲート絶縁膜３によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層３ａの結晶サイズが１ｎｍ以上５ｎｍ以下の範囲とされているので、ゲートリーク電流を大幅に抑制できる。
【００４０】
また、上記のゲート絶縁膜３の製造方法によれば、微結晶組織からなるハフニウム含有窒化シリコン酸化物層３ａと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層３ｂとを半導体基板２に積層するので、半導体基板２に対するリーク電流が抑制され、かつ、ボロン漏れ耐性に優れたゲート絶縁膜３を製造できる。
また、上記のゲート絶縁膜３の製造方法によれば、微結晶質層形成工程において、ハフニウム含有シリコン酸化物層を形成してからアニールするので、非晶質組織を微結晶組織にすることができる。
また、上記のゲート絶縁膜３の製造方法によれば、非晶質層形成工程において、非晶質組織からなるハフニウム含有シリコン酸化物層を形成してからアンモニア雰囲気中での窒化処理またはプラズマ雰囲気中での窒化処理をするので、ハフニウム含有シリコン酸化物層をハフニウム含有窒化シリコン酸化物層にすることができる。
【００４１】
次に、上記のＭＯＳトランジスタ１及びＤＲＡＭ素子によれば、上記のゲート電極３が用いられるので、ゲート絶縁膜３の誘電率が向上しＥＯＴ（Equivalent Oxide Thickness、等価酸化膜厚）が薄膜化できる。同じＥＯＴで、本発明に係る絶縁膜積層体、非晶質膜及び結晶質膜の半導体基板２に対するリーク電流を比べると、本発明に係る絶縁膜積層体が最もリーク電流を抑制できる。また、ゲート電極４中のボロンがゲート絶縁膜３中を熱拡散して半導体基板２に突き抜けるいわゆるボロン漏れ現象を抑制できる。
また、上記のＭＯＳトランジスタ１の製造方法によれば、上記のゲート絶縁膜３を形成するので、リーク電流の抑制が可能であるとともにボロン漏れ現象が抑制可能なＭＯＳトランジスタ１またはＤＲＡＭ素子を製造できる。
【００４２】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、本発明に係る絶縁膜積層体は、ＤＲＡＭ素子のメモリセル選択用のＭＯＳトランジスタのみならず、ＤＲＡＭ素子の周辺回路部のＭＯＳトランジスタに適用してもよい。
【００４３】
また上記の実施形態では、半導体基板２上に、微結晶質層３ａ及び非晶質層３ｂを順次積層した例について説明したが、半導体基板２上に非晶質層を形成し、次に非晶質層の上に微結晶質層を形成してもよい。
【実施例】
【００４４】
「実験例１」
本発明に係る絶縁膜積層体を評価するために、絶縁膜積層体をｎＭＯＳＦＥＴのゲート絶縁膜としたＴＥＧ（Test Element Group）を作製した。
まず、ｐ型シリコン半導体基板にＳＴＩ(Shallow Trench Isolation)などの素子分離絶縁膜を埋め込み形成した。その後、露出したシリコン半導体基板の表面にボロンなどのチャネルイオン注入を行って、Ｐ型ウエルを形成した。
【００４５】
次に、シリコン半導体基板上にゲート絶縁膜及びゲート電極を積層した。このゲート絶縁膜は、上記した本発明の製造方法により形成した。
すなわち、シリコン源ガスとしてＳｉ２Ｈ６を使用し、ハフニウム源ガスとしてＴＨＢを用い、基板温度３００℃の条件でＭＯＣＶＤ法により、非晶質の第１ハフニウム含有シリコン酸化物層を２ｎｍの厚みで形成した。なお、（Ｓｉ／（Ｈｆ＋Ｓｉ））比が２５％となるようにガス流量比を調整した。
次に、窒素雰囲気中で９００℃で１０秒間加熱する条件でポストアニールを行い、非晶質の第１ハフニウム含有シリコン酸化物層を微結晶化させて、微結晶質層を形成した。
【００４６】
次に、シリコン源ガスとしてＳｉ２Ｈ６を使用し、ハフニウム源ガスとしてＴＨＢを用い、基板温度３００℃の条件でＭＯＣＶＤ法により、非晶質の第２ハフニウム含有シリコン酸化物層を２ｎｍの厚みで形成した。なお、（Ｓｉ／（Ｈｆ＋Ｓｉ））比が６０％となるようにガス流量比を調整した。
次に、アンモニア雰囲気中で７００℃、３０分間の条件で窒化処理を行って、非晶質組織からなるハフニウム含有窒化シリコン酸化物層を形成した。
このようにして本発明に係るゲート絶縁膜を形成した。
【００４７】
また、ゲート電極は、ポリシリコン膜で形成した。なお、ポリシリコン膜の他に、ポリシリコンゲルマニウム(polySiGe)膜やその他金属材料などを用いても良い。
【００４８】
その後、ゲート電極の上にフォトレジストを塗布し、これをゲート電極形状にパターニングした。次に、パターニングされたフォトレジストをマスクにしてゲート絶縁膜及びその上のゲート電極をエッチングしてゲート構造を形成した。その後、このゲート電極をマスクにし、シリコン半導体基板の表面領域に砒素などをイオン注入してｎ型ソース・ドレインコンタクト領域を形成した。
【００４９】
次に、シリコン半導体基板の全面にゲート電極を被覆するようにＣＶＤ法によりシリコン酸化膜（ＳｉＯ２）を堆積させた。次に、シリコン酸化膜を、例えば、ＲＩＥ（Reactive Ion Etching）などによりエッチバックを行って、ゲート電極の側面に側壁絶縁膜を形成した。
【００５０】
その後、この側壁絶縁膜をマスクにし、シリコン半導体基板の表面領域にリンもしくは砒素などをイオン注入してｎ型ソース・ドレイン高濃度領域を形成した。ソース・ドレインコンタクト領域とソース・ドレイン高濃度領域とからｎ型ソース・ドレイン領域が構成された。
【００５１】
次に、シリコン半導体基板の表面にコバルト（Ｃｏ）やニッケル（Ｎｉ）などの金属膜をスパッタリング法などにより堆積させた。次に、シリコン半導体基板を熱処理することにより、その表面及びゲート電極表面に堆積した金属膜はＣｏＳｉ２やＮｉＳｉなどの金属シリサイド膜に変化する。
その後、側壁絶縁膜及び素子分離絶縁膜に堆積している金属膜はシリサイドに変化しないので除去した。
次に、ＣＶＤ法などによりＢＰＳＧなどのシリコン酸化膜からなる層間絶縁膜をシリコン半導体基板上に堆積させた。そして、ＲＩＥ法などにより層間絶縁膜をエッチングしてソース／ドレイン領域上及びゲート電極上の金属シリサイド膜を露出するコンタクト孔を形成した。
次に、層間絶縁膜上に銅やアルミニウムなどの金属膜を形成し、これをパターニングして、ソース／ドレイン領域上及びゲート電極上の金属シリサイド膜とコンタクト孔を介して電気的に接続された複数の配線を形成した。さらに、パッシベーション膜などを半導体基板上に形成してトランジスタを完成させた。このトランジスタのゲート絶縁膜を構成する微結晶質層の結晶サイズは３ｎｍであり、ゲート絶縁膜の窒素濃度は２０原子％であった。
【００５２】
また、非晶質のハフニウム含有シリコン酸化物層を微結晶化させる際のアニール条件を適宜変更することにより、微結晶質層の結晶サイズが０、１、５、７、１０ｎｍであるゲート絶縁膜を備えたトランジスタを製造した。
【００５３】
得られたトランジスタについて、リーク電流値と絶縁膜積層体の結晶サイズとの関係を調べた。結果を図１２に示す。
図１２に示すように、結晶サイズが１〜５ｎｍの範囲で、リーク電流値が低下することが明らかになった。
【００５４】
「実験例２」
非晶質のハフニウム含有シリコン酸化物層を窒化させる際のアンモニア窒化の条件を適宜変更したこと以外は上記実験例１と同様にして、ゲート絶縁膜中の窒素濃度が０、１５、４０％であるトランジスタを製造した。
得られたトランジスタについて、ボロン漏れ量と窒素濃度との関係を調べた。結果を図１３に示す。
図１３に示すように、窒素濃度が１５〜４０％の範囲で、ボロン漏れ量が低下することが明らかになった。
【００５５】
「実験例３」
非晶質層を形成することなく、微結晶質層のみからなるゲート絶縁膜を形成したこと以外は、上記実験例１と同様にして、微結晶質層の結晶サイズが０〜１０ｎｍの範囲であるゲート絶縁膜を備えたトランジスタを製造した。
【００５６】
得られたトランジスタについて、リーク電流値と絶縁膜積層体の結晶サイズとの関係を調べた。結果を図１４に示す。
図１４に示すように、微結晶質層と非晶質層からなるゲート絶縁膜では、結晶サイズが１〜５ｎｍの範囲でリーク電流値が低下する一方、微結晶質層のみからなるゲート絶縁膜では、結晶サイズを変更してもリーク電流値が低下することがなかった。
【００５７】
「実験例４」
非晶質層を形成することなく、微結晶質層のみからなるゲート絶縁膜を形成したこと以外は、上記実験例２と同様にして、ゲート絶縁膜の窒素濃度が０〜４０原子％の範囲であるゲート絶縁膜を備えたトランジスタを製造した。
【００５８】
得られたトランジスタについて、ボロン漏れ量と窒素濃度との関係を調べた。結果を図１５に示す。
図１５に示すように、微結晶質層と非晶質層からなるゲート絶縁膜では、窒素濃度が１５〜４０原子％の範囲でボロン漏れ量が低下した。これは、微結晶質層のみからなるゲート絶縁膜のボロン漏れ量とほぼ同等であった。本発明に係るゲート絶縁膜は、ボロン漏れ耐性に不利な微結晶質層を有する場合であっても、微結晶質層を含めたゲート絶縁膜全体の窒素濃度を調整することで、ボロン漏れ耐性を向上できることが分かった。
【図面の簡単な説明】
【００５９】
【図１】図１は本発明の実施形態である半導体装置の要部を示す断面模式図である。
【図２】図２は本発明の実施形態である半導体装置の製造方法を説明する図であって、素子分離絶縁膜の形成工程を示す断面模式図である。
【図３】図３は本発明の実施形態である半導体装置の製造方法を説明する図であって、微結晶質層形成工程を示す断面模式図である。
【図４】図４は本発明の実施形態である半導体装置の製造方法を説明する図であって、微結晶層形成工程を示す断面模式図である。
【図５】図５は本発明の実施形態である半導体装置の製造方法を説明する図であって、非晶質層形成工程を示す断面模式図である。
【図６】図６は本発明の実施形態である半導体装置の製造方法を説明する図であって、非晶質層形成工程を示す断面模式図である。
【図７】図７は本発明の実施形態である半導体装置の製造方法を説明する図であって、ゲート電極及びゲート絶縁膜の形成工程を示す断面模式図である。
【図８】図８は本発明の実施形態である半導体装置の製造方法を説明する図であって、ｎ型ソース・ドレインコンタクト領域の形成工程を示す断面模式図である。
【図９】図９は本発明の実施形態である半導体装置の製造方法を説明する図であって、サイドウォールの形成工程を示す断面模式図である。
【図１０】図１０は本発明の実施形態である半導体装置の製造方法を説明する図であって、ｎ型ソース・ドレイン領域の形成工程を示す断面模式図である。
【図１１】図１１は本発明の実施形態である半導体装置をＤＲＡＭ素子に適用した例を示す断面模式図である。
【図１２】図１２は実験例１における半導体装置のリーク電流値と絶縁膜積層体の結晶サイズとの関係を示すグラフである。
【図１３】図１３は実験例２における半導体装置のボロン漏れ量と絶縁膜積層体の窒素濃度との関係を示すグラフである。
【図１４】図１４は実験例３における半導体装置のリーク電流値と絶縁膜積層体の結晶サイズとの関係を示すグラフである。
【図１５】図１５は実験例４における半導体装置のボロン漏れ量と絶縁膜積層体の窒素濃度との関係を示すグラフである。
【符号の説明】
【００６０】
１…ＭＯＳトランジスタ（半導体装置）、２…半導体基板、３…ゲート絶縁膜（絶縁膜積層体）、３ａ…微結晶質層（微結晶組織からなるハフニウム含有窒化シリコン酸化物層）、３ｂ…非晶質層（非晶質組織からなるハフニウム含有窒化シリコン酸化物層）、１３ａ…第１ハフニウム含有シリコン酸化物層、１３ｂ…第２ハフニウム含有シリコン酸化物層
【図１】
2008198982.tif 000003
【図２】
2008198982.tif 000004
【図３】
2008198982.tif 000005
【図４】
2008198982.tif 000006
【図５】
2008198982.tif 000007
【図６】
2008198982.tif 000008
【図７】
2008198982.tif 000009
【図８】
2008198982.tif 000010
【図９】
2008198982.tif 000011
【図１０】
2008198982.tif 000012
【図１１】
2008198982.tif 000013
【図１２】
2008198982.tif 000014
【図１３】
2008198982.tif 000015
【図１４】
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【図１５】
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