(57)【要約】【課題】信頼性及び歩留まりが高い積層構造を有する半導体装置及びその製造方法を提供することを目的とする。【解決手段】貫通孔２や貫通電極３が形成されたベース基板１上に、良品と判定された半導体チップ４ａ、４ｂ、４ｃを積層して配置する。次に、各半導体チップ４ａ，４ｂ，４ｃを被覆する保護層１０を形成する。保護層１０は、硬度が異なる複数の樹脂層（第１の樹脂層１１，第２の樹脂層１２）で構成されていることが好ましい。次に、ベース基板１の裏面上に貫通電極３と接続された導電端子１３を形成する。次に、所定のダイシングラインＤＬに沿って第２の樹脂層１２及びベース基板１を切断し、チップ状の個々の半導体装置２０に分割する。このように、各半導体チップ４ａ，４ｂ，４ｃがウェハ状のベース基板１上に実装された状態で半導体装置２０の分割工程が行われる。【選択図】図４
2008227348.tif 000002
【特許請求の範囲】
【請求項１】
配線層を備えるベース基板と、
前記ベース基板上に積層され、前記配線層と電気的に接続された複数のチップと、
前記複数のチップを被覆する保護層とを備え、
前記保護層は、硬度が異なる複数の樹脂層を含むことを特徴とする半導体装置。
【請求項２】
配線層を備えるベース基板と、
前記ベース基板上に積層され、前記配線層と電気的に接続された複数のチップと、
前記複数のチップを被覆する保護層とを備え、
前記複数のチップは、第１のチップと、前記第１のチップの直上に配置された第２のチップとを少なくとも含み、
前記第１のチップと前記第２のチップの少なくともいずれか一方のチップの側面の一部が、他方のチップの側面よりも内側に配置され、
前記一方のチップと前記他方のチップとが重畳しない領域に、前記一方のチップに隣接する第３のチップを備えることを特徴とする半導体装置。
【請求項３】
前記第３のチップの直上に配置される第４のチップとを備え、
前記第３のチップは、前記第４のチップと前記配線層との電気的な接続を介在する導電層を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３のチップの側面と前記他方のチップの側面とが実質的に同一直線状に配置されていることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記複数のチップの少なくとも一つのチップは、その表面から裏面にかけて貫通する貫通孔と、
前記貫通孔内に形成された貫通電極とを備えることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項６】
チップの検査工程と、
前記検査工程で良品と判定されたチップを用いて、ウェハ状のベース基板上に前記チップを複数個積層する工程と、
前記複数のチップを被覆する第１の樹脂層を形成する工程と、
前記第１の樹脂層と硬度が異なり、前記第１の樹脂層を被覆する第２の樹脂層を形成する工程と、
所定のラインに沿って前記ベース基板を切削する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
チップの検査工程と、
前記検査工程で良品と判定されたチップを用いて、ウェハ状のベース基板上に前記チップを複数個積層する工程と、
前記積層されたチップを被覆する保護層を形成する工程と、
所定のラインに沿って前記ベース基板を切削する工程とを有し、
前記積層されたチップは、第１のチップと、前記第１のチップの直上に配置された第２のチップとを少なくとも含み、
前記第１のチップと前記第２のチップの少なくともいずれか一方のチップの側面の一部を、他方のチップの側面よりも内側に配置し、
前記一方のチップと前記他方のチップとが重畳しない領域に、前記一方のチップに隣接した第３のチップを配置する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが積層された構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体装置の高集積化や小型化を図る観点から、複数の半導体チップを積層した構造（以下、積層構造と称する）が知られている。積層構造を有する従来の半導体装置の一例について図面を参照しながら説明する。図９は積層構造を有する従来の半導体装置１００の概略を示す断面図である。
【０００３】
半導体装置１００は、複数の半導体チップ（第１の半導体チップ１０１、第２の半導体チップ１０２，第３の半導体チップ１０３）が積層された構造を有する。上記各半導体チップ１０１，１０２，１０３はそれぞれ、シリコン（Ｓｉ）等から成る半導体基板１０４と、半導体基板１０４のいずれか一方の面上に形成されたＭＯＳトランジスタやキャパシタ等の多数の素子から成るデバイス素子１０５と、半導体基板１０４を貫通する貫通孔１０６と、当該貫通孔１０６内に形成された貫通電極１０７と、貫通電極１０７と接続されたハンダ等から成る導電端子１０８とを備えている。各半導体チップ１０１，１０２，１０３は、貫通電極１０７及び導電端子１０８を介して相互に電気的に接続されている。
【０００４】
このような積層構造を有する半導体装置１００の製造方法として、以下の製造方法が提案されている。つまり、図１０に示すように、デバイス素子１０５，貫通孔１０６，貫通電極１０７，導電端子１０８等が既に形成されたウェハ状の半導体基板１０９を順に積層させる工程と、その後各半導体装置１００の境界であるダイシングラインＤＬに沿って各半導体基板１０９を連続的に切削する工程を経ることで個々の半導体装置１００を得る製造方法である。
【０００５】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００５−３４７４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図９に示した従来の半導体装置１００は側面方向からの機械的ストレスに弱く、積層された半導体チップが剥がれるということがあった。特に、より上層の半導体チップになるほど機械的ストレスに弱い。そのため、半導体装置の実際の使用状況下あるいは製品化の段階で積層構造が破壊され、当該半導体装置が不良品となる問題があった。なお、積層構造を構成する半導体チップのうち、たった一つでも不良となると装置全体として不良品となるため、積層される半導体チップの数が多いほどこの問題は顕著となる。
【０００７】
また、薬液や水分等の腐食物質が浸入して、各半導体チップ１０１，１０２，１０３のデバイス素子１０５、あるいは各半導体チップを構成する金属物質部分（例えば導電端子１０８や、各半導体チップの表面や裏面に形成された配線）が劣化し、信頼性や歩留まりが低下するという問題があった。
【０００８】
また、半導体装置１００の製造方法として、上述したようにウェハ状態の半導体基板１０９を積層させる工程を経ることが考えられている。しかし、積層構造を構成する半導体チップのうち、たった一つでも不良の場合には、装置全体として不良品となる。ウェハ状態の半導体基板の中のどの位置に不良となる半導体チップが形成されるか否かはランダムである。そのため、この製造方法では最終的に完成した半導体装置の信頼性や歩留まりが低いという問題があった。
【０００９】
そこで本発明は、信頼性及び歩留まりが高い積層構造を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、配線層を備えるベース基板と、前記ベース基板上に積層され、前記配線層と電気的に接続された複数のチップと、前記複数のチップを被覆する保護層とを備え、前記保護層は、硬度が異なる複数の樹脂層を含むことを特徴とする。
【００１１】
また、本発明の半導体装置は、配線層を備えるベース基板と、前記ベース基板上に積層され、前記配線層と電気的に接続された複数のチップと、前記複数のチップを被覆する保護層とを備え、前記複数のチップは、第１のチップと、前記第１のチップの直上に配置された第２のチップとを少なくとも含み、前記第１のチップと前記第２のチップの少なくともいずれか一方のチップの側面の一部が、他方のチップの側面よりも内側に配置され、前記一方のチップと前記他方のチップとが重畳しない領域に、前記一方のチップに隣接する第３のチップを備えることを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法の主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、チップの検査工程と、前記検査工程で良品と判定されたチップを用いて、ウェハ状のベース基板上に前記チップを複数個積層する工程と、前記複数のチップを被覆する第１の樹脂層を形成する工程と、前記第１の樹脂層と硬度が異なり、前記第１の樹脂層を被覆する第２の樹脂層を形成する工程と、所定のラインに沿って前記ベース基板を切削する工程とを有することを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、チップの検査工程と、前記検査工程で良品と判定されたチップを用いて、ウェハ状のベース基板上に前記チップを複数個積層する工程と、前記積層されたチップを被覆する保護層を形成する工程と、所定のラインに沿って前記ベース基板を切削する工程とを有し、前記積層されたチップは、第１のチップと、前記第１のチップの直上に配置された第２のチップとを少なくとも含み、前記第１のチップと前記第２のチップの少なくともいずれか一方のチップの側面の一部を、他方のチップの側面よりも内側に配置し、前記一方のチップと前記他方のチップとが重畳しない領域に、前記一方のチップに隣接した第３のチップを配置する工程を有することを特徴とする。
【発明の効果】
【００１４】
本発明では、積層されたチップを被覆する保護層が形成されている。そのため、保護層が形成されていなかった従来構造に比べて、側面方向からの機械的ストレスや腐食物質の浸入等に強く、信頼性及び歩留まりの高い積層構造を有する半導体装置を実現することができる。  
【００１５】
また、本発明に係る半導体装置の製造方法では、従来のようにウェハ状態の半導体基板を積層させる工程を経るのではなく、ウェハ状態のベース基板上に、予め個片化されなお且つ検査工程で良品と判定されたチップを積層させている。そのため、最終的に得られる半導体装置の信頼性及び歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の第１の実施形態について図面を参照しながら説明する。図１乃至図４は、それぞれ製造工程順に示した断面図あるいは平面図である。なお、以下に説明する製造工程はウェハ状の基板を用いて行われるものであり、ダイシングラインＤＬを境界として多数の半導体装置がマトリクス状に形成されることになるが、便宜上その一つの半導体装置が形成される工程を説明する。
【００１７】
まず、本実施形態に係る半導体装置のベースとなる個片化されていないウェハ状の基板（以下、ベース基板と称する）１を準備する。ベース基板１は、例えばシリコン（Ｓｉ）やガラス等から成る基板である。また、ベース基板１はプリント基板であってもよい。
【００１８】
次に、図１Ａ及び図１Ｂに示すように、公知の製造工程により、ベース基板１に貫通孔２、及びアルミニウムや銅等から成る貫通電極３を形成する。図１Ｂは図１ＡのＸ−Ｘ線に沿った断面図に相当するものである。なお、ベース基板１の一方の面（後に半導体チップが積層される面）上に、トランジスタやキャパシタ等の多数の素子から成るデバイス素子や配線等が形成されていても良い。
【００１９】
貫通孔２は、レジスト層（不図示）をマスクとしてベース基板１を例えばドライエッチングすることで形成できる。貫通電極３は、例えばメッキ法によって形成できる。なお、ベース基板１がシリコン等の導体の材料から成る場合には貫通孔２の内壁にシリコン酸化膜やシリコン窒化膜等の絶縁膜を例えばＣＶＤ法で形成し、貫通電極３がベース基板１と導通しないようにする。
【００２０】
本実施形態では、貫通電極３が本発明の配線層に相当するものである。なお、貫通電極３と電気的に接続された配線がベース基板１のいずれか一方または双方の面上に形成されている場合は当該配線も本発明の配線層に含まれる。
【００２１】
次に、ベース基板１上に積層される半導体チップ（本実施形態では、第１，第２，第３の半導体チップ４ａ，４ｂ，４ｃ）を準備する。各半導体チップ４ａ，４ｂ，４ｃは既に個片化されたものであり、予め行われた検査工程において良品と判定されたものであることが好ましい。良品と判定された半導体チップのみを選別して用いることで、最終的に得られる半導体装置の信頼性及び歩留まりを向上させることができるからである。なお、良品とはＩＣとしての基本的機能や特性、及び外観などが一定の製品規格を満たしているものである。
【００２２】
各半導体チップ４ａ，４ｂ，４ｃはそれぞれ、平面方向の寸法（以下、単に外形とする）がほぼ同一になるように形成されたものであり、積層させた際に各半導体チップ４ａ，４ｂ，４ｃの側面が同一直線状に揃うようになっている。平面方向とはベース基板１の面と平行する方向である。なお、外形が異なる半導体チップを積層させる場合については後述する第２及び第３の実施形態で説明する。
【００２３】
各半導体チップ４ａ，４ｂ，４ｃは、いずれか一方の面（本実施形態では、ベース基板１と対向しない側の面）にデバイス素子５が形成されている。デバイス素子５は、素子の種類や機能に限定がなく、例えばトランジスタやキャパシタやメモリ素子等の多数の素子から構成される。半導体チップ４ａ，４ｂ，４ｃの各デバイス素子５は、それぞれ同種の機能を有する素子であってもよいし、各半導体チップごとに異なる機能を有する素子が形成されていてもよい。
【００２４】
各半導体チップ４ａ，４ｂ，４ｃは、貫通孔２及び貫通電極３と同様の貫通孔６及び貫通電極７と、貫通電極７と電気的に接続された導電端子８をほぼ同じ位置に備えている。導電端子８はハンダ等の導電材料から成り、ベース基板１と半導体チップ４ａとの電気的接続、及び各半導体チップ４ａ，４ｂ，４ｃ相互の電気的接続を介在するものである。導電端子８は、メッキ法、スクリーン印刷法、あるいはディスペンス法等で形成することができる。貫通孔６の内壁にはシリコン酸化膜やシリコン窒化膜等の絶縁膜が形成されているが、その図示を省略している。
【００２５】
次に、図２に示すように、ベース基板１上に第１の半導体チップ４ａを重ね、上下に重なる貫通電極３と貫通電極７同士を導電端子８を介して接続するとともに、ベース基板１上に第１の半導体チップ４ａを固定する。以下、同様にして第１の半導体チップ４ａ上に第２の半導体チップ４ｂを固定し、第２の半導体チップ４ｂ上に第３の半導体チップ４ｃを固定する。こうして、貫通電極３と電気的に接続された複数の半導体チップ（４ａ，４ｂ，４ｃ）から成る積層構造が得られる。なお、各半導体チップを固定する際にはハンダや樹脂等から成る接着層を用いるとよい。
【００２６】
次に、半導体チップ４ａ，４ｂ，４ｃを被覆する保護層１０を形成する。保護層１０は、以下に説明するように硬度が異なる複数の樹脂層（第１の樹脂層１１，第２の樹脂層１２）で構成されることが好ましい。
【００２７】
保護層１０の形成は、図３に示すように、最上の第３の半導体チップ４ｃの表面及び半導体チップ４ａ，４ｂ，４ｃの側面全体を被覆する第１の樹脂層１１を例えば３０μｍの膜厚で形成する。第１の樹脂層１１は例えばエポキシ系のモールド樹脂から成り、例えばトランスファーモールド法(transfer molding method)やディスペンサを用いたディスペンス法（塗布法）によって形成される。第１の樹脂層１１は、外部からの機械的ストレスが半導体チップ４ａ，４ｂ，４ｃへ伝達されることを緩和するための層であり、材料となる高分子の架橋密度が低く硬度が低いものであることが好ましい。
【００２８】
次に、第１の樹脂層１１を被覆する第２の樹脂層１２を例えば７０μｍの膜厚で形成する。第２の樹脂層１２は、例えばエポキシ系のモールド樹脂から成り、第１の樹脂層１１と同様に例えばトランスファーモールド法やディスペンス法によって形成される。第２の樹脂層１２は、第１の樹脂層１１に比べて高分子の架橋密度が高く硬度が高い。そのため、外部からの機械的ストレスに対する変形が第１の樹脂層１１に比べて生じ難い層である。こうして、硬度が異なる複数の樹脂層を含む保護層１０が形成される。
【００２９】
なお、第１の樹脂層１１及び第２の樹脂層１２の材料は上記エポキシ系の樹脂に限定されず、ポリイミド系やシリコーン系の樹脂等を用いることも可能である。また、保護層１０を更に多層の樹脂層から構成することも可能であるし、単層の樹脂層から構成することも可能である。
【００３０】
次に、図４に示すように、貫通電極３と接続された導電端子１３をベース基板１の裏面上に形成する。導電端子１３は、この半導体装置の外部接続端子であり、例えば貫通電極３上に導電材料（例えばハンダ）をスクリーン印刷し、この導電材料を熱処理でリフローさせることで形成される。あるいは、電解メッキ法や、ディスペンサを用いてハンダ等を所定領域に塗布するいわゆるディスペンス法（塗布法）等で形成してもよい。なお、ベース基板１の裏面上に延在する配線（例えばアルミニウム配線）をスパッタリング法等で形成した場合には、貫通電極３上に導電端子１３を直接形成するのではなく、上記配線上に導電端子１３を形成してもよい。導電端子１３は、貫通電極３，７、及び導電端子８等を介して各半導体チップ４ａ，４ｂ，４ｃのデバイス素子５と電気的に接続されている。なお、保護層１０を形成する前に導電端子１３を形成してもよい。
【００３１】
次に、所定のダイシングラインＤＬに沿って第２の樹脂層１２及びベース基板１を切断し、チップ状の個々の半導体装置２０に分割する。このように、各半導体チップ４ａ，４ｂ，４ｃがウェハ状のベース基板１上に実装された状態で半導体装置２０の分割工程が行われる。個々の半導体装置２０に分割する方法としては、ダイシング法、エッチング法、レーザーカット法等がある。
【００３２】
以上の工程により、ベース基板１上に複数の半導体チップ（４ａ，４ｂ，４ｃ）が積層された第１の実施形態に係る半導体装置２０が完成する。半導体装置２０は、導電端子１３を介して多数の回路素子が形成されたプリント基板等に実装される。
【００３３】
本実施形態の半導体装置２０は、従来構造（図９参照）のように積層構造を成す各半導体チップ４ａ，４ｂ，４ｃが外部に露出しておらず、保護層１０で被覆された構成になっている。また、保護層１０は硬度が異なる複数の樹脂層（第１の樹脂層１１及び第２の樹脂層１２）で構成されている。そのため、従来構造（図９参照）に比べて、機械的ストレスや腐食物質の浸入等に強く、信頼性及び歩留まりの高い積層構造を有する半導体装置を実現することができる。
【００３４】
また、従来のようにウェハ状の半導体基板を積層させるのではなく、ウェハ状のベース基板１上に良品として判定された半導体チップを積層させている。従って、従来の製法に比して、完成する半導体装置２０の信頼性及び歩留まりを向上させることができる。
【００３５】
次に、本発明の第２の実施形態について図面を参照しながら説明する。図５乃至図７は、製造工程順に示した断面図である。なお、第１の実施形態と同様の構成及び製造プロセスについてはその説明を省略するか簡略する。
【００３６】
まず、図５に示すように、ウェハ状のベース基板１上に良品と判定された第１の半導体チップ４ａを重ね、両者を導電端子８を介して接続する。第１の半導体チップ４ａの表面上には、貫通電極７と電気的に接続された配線層２１が形成されている。配線層２１は、アルミニウム等の金属層をスパッタリングし、当該金属層をパターニングすることで形成される。
【００３７】
次に、第１の半導体チップ４ａとは外形が異なる第２の半導体チップ２２を準備する。第２の半導体チップ２２は、第１の半導体チップ４ａと同様にデバイス素子５、貫通孔６、貫通電極２３、導電端子２４を備える。
【００３８】
次に、第２の半導体チップ２２の各導電端子２４が第１の半導体チップ４ａの貫通電極７及び配線層２１と接続されるようにして、第１の半導体チップ４ａ上に第２の半導体チップ２２を配置する。第１の半導体チップ４ａと第２の半導体チップ２２の外形が異なるため、第２の半導体チップ２２の側面の一部が第１の半導体チップ４ａよりも内側に配置される。そして、第１の半導体チップ４ａの表面上に第２の半導体チップ２２と重畳しない領域Ｙが生じる。なお、本実施形態では、第２の半導体チップ２２の一方の側面に隣接して領域Ｙが生じるが、第２の半導体チップ２２の貫通電極２３や導電端子２４の形成位置によっては第２の半導体チップ２２の位置が変わるため、別の側面に隣接して領域Ｙが生じることもある。
【００３９】
次に、図６Ａ及び図６Ｂに示すように、領域Ｙに第２の半導体チップ２２と隣接したダミーチップ２５をエポキシ樹脂等の接着層（不図示）を介して配置する。ダミーチップ２５は第２の半導体チップ２２と接するように配置することも可能であるが、ある程度（少なくとも２０μｍ）離間しておくことが好ましい。ダミーチップ２５と第２の半導体チップ２２が接触すると、熱的ストレスや機械的ストレスによって両者の接触部に応力が発生し、ダミーチップ２５あるいは半導体チップ２２の位置ズレが生じて信頼性劣化の原因となるからである。
【００４０】
次に、第２の半導体チップ２２及びダミーチップ２５上に第３の半導体チップ２６を重ね、上下に重なる貫通電極２３，２７同士を、導電端子２８を介して接続する。本実施形態の第３の半導体チップ２６は、第１の半導体チップ４ａと外形が同一である。なお、図６Ｂは各チップ（第１の半導体チップ４ａ，第２の半導体チップ２２，ダミーチップ２５，第３の半導体チップ２６）の積層関係を示す平面図の概略であり、図６ＡはそのＺ−Ｚ線の断面図に相当するものである。
【００４１】
ここで、ダミーチップ２５は外形が異なる半導体チップ同士（本実施形態では、第１の半導体チップ４ａと第２の半導体チップ２２、及び第２の半導体チップ２２と第３の半導体チップ２６）の間に配置して、上下の層の外形を均等にする、あるいは均等に近づけるためのチップである。従って、ダミーチップ２５の外形に限定はないが、配置された際のダミーチップ２５の側面がその上下のチップ（第１の半導体チップ４ａ及び第３の半導体チップ２６）の側面と同一直線状Ｌに配置される外形を有することが好ましい。かかる構成によれば積層構造が安定し、機械的ストレスに強い半導体装置を実現できるからである。
【００４２】
また、ダミーチップ２５の上面の位置が第２の半導体チップ２２の上面と同一となる高さであること、つまりダミーチップ２５は隣接する半導体チップと同程度の高さであることが好ましい。かかる構成によれば、第２の半導体チップ２２とダミーチップ２５を合わせた上面が略水平となり、その上に半導体チップ（第３の半導体チップ２６）を安定して配置することが可能となるからである。また、仮にその上に半導体チップ（第３の半導体チップ２６）を配置しない場合であっても、ダミーチップ２５を配置することで積層構造の外周に段差が生じることを抑えることができ、より安定した構造になる。
【００４３】
次に、上記第１の実施形態と同様に保護層１０（第１及び第２の樹脂層１１、１２）及び導電端子１３を形成し、その後所定のダイシングラインＤＬに沿ってベース基板１を分断する。以上の工程により、図７に示すようにベース基板１上に複数の半導体チップ（４ａ，２２，２６）が積層された第２の実施形態に係る半導体装置３０が完成する。
【００４４】
第２の実施形態では、外形の異なる半導体チップを複数積層する場合であって、ダミーチップ２５を設けた点が特徴である。かかる半導体装置３０によれば、外形が異なる半導体チップ同士を安定して積層させることができる。また、ダミーチップ２５を配置することによって各半導体チップの間に隙間が発生することを防止できるため、各半導体チップ全体を均等に保護層１０で被覆することができる。
【００４５】
なお、各半導体チップ同士を接続するための電極（第１の実施形態では導電端子８、第２の実施形態では導電端子８、２４、２８）の形成位置によっては、各半導体チップの外形がほぼ同一であっても積層させた際に上下の半導体チップでずれが生じる。従って、外形の異なる半導体チップを複数積層する場合だけでなく、外形が同一の半導体チップを複数積層する場合にもダミーチップ２５を用いることが可能である。つまり、上下の半導体チップの少なくともいずれか一方の半導体チップの側面の一部が他方の半導体チップの側面よりも内側に配置される場合であれば、ダミーチップ２５を用いることが可能である。
【００４６】
次に、本発明の第３の実施形態について図面を参照しながら説明する。図８は、第３の実施形態に係る半導体装置４０を説明する断面図である。なお、第１及び第２の実施形態と同様の構成については同一符号を用い、その説明を省略する。
【００４７】
上述した第２の実施形態では、ダミーチップ２５を、主として半導体チップの積層構造の外形を揃え、積層構造を安定化させる目的として用いていた。しかし、第３の実施形態に係る半導体装置４０においては、図８に示すように貫通電極３２及び導電端子３３を備えた配線チップ３１が第２の半導体チップ２２に隣接して配置されている。このように、ダミーチップ２５に換えて、上層のチップ（半導体チップ３４）と下層のチップ（半導体チップ４ａ）の電気的な接続を介在する配線チップ３１を用いることも可能である。
【００４８】
さらにまた、配線チップ３１に換えて、第１，第２，第３の半導体チップ４ａ，２２，３４と同様に、デバイス素子５を有する半導体チップを配置することも可能である。従って、積層構造を構成する各層は、複数の半導体チップが平面的に配置されていてもよい。
【００４９】
なお、本発明は上述した実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでも無い。例えば、上述した貫通孔や貫通電極が形成される位置はその半導体チップの設計に応じて適宜変更できる。また、上記実施形態では、ボール状の導電端子を有するＢＧＡ型の半導体チップが積層された構成について説明したが、本発明はＬＧＡ(Land Grid Array)型の半導体チップの積層に適用するものであっても構わない。また、上記実施形態では、貫通電極を介して上下の半導体チップの電気的接続が行われていたが、半導体チップの側面に配線を形成し、この側面配線を介して上下の半導体チップの電気的接続を行ってもよい。本発明は、複数の半導体チップを積層してパッケージする技術として広く適用できるものである。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する平面図及び断面図である。
【図２】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図３】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図４】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図５】本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図６】本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図及び平面図である。
【図７】本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図８】本発明の第３の実施形態に係る半導体装置を説明する断面図である。
【図９】従来の半導体装置を説明する断面図である。
【図１０】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００５１】
１  ベース基板    ２  貫通孔    ３  貫通電極    ４ａ  第１の半導体チップ
４ｂ  第２の半導体チップ    ４ｃ  第３の半導体チップ    ５  デバイス素子
６  貫通孔    ７  貫通電極    ８  導電端子    １０  保護層    
１１  第１の樹脂層    １２  第２の樹脂層    １３  導電端子    
２０  半導体装置    ２１  配線層    ２２  第２の半導体チップ    
２３  貫通電極    ２４  導電端子    ２５  ダミーチップ    
２６  第３の半導体チップ    ２７  貫通電極    ２８  導電端子
３０  半導体装置    ３１  配線チップ    ３２  貫通電極    ３３  導電端子
３４  半導体チップ  ４０  半導体装置    １００  半導体装置
１０１  第１の半導体チップ    １０２  第２の半導体チップ
１０３  第３の半導体チップ    １０４  半導体基板    １０５  デバイス素子  
１０６  貫通孔    １０７  貫通電極    １０８  導電端子    １０９  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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