(57)【要約】【課題】上部配線層が半導体素子に与えるストレスの影響を低減すると共に、ダミー配線パターンを設けてＣＭＰ技術を適用した効果を維持し得る半導体装置を提供する。【解決手段】  半導体基板１の主面上及びゲート電極５の上面上には、ＭＯＳＦＥＴ（半導体素子）１００を被覆する第一層間絶縁膜７が形成され、その上面上の前記ＭＯＳＦＥＴ１００のチャネル領域６の上方以外の領域には第一配線層９が形成されている。また、前記第一層間絶縁膜７の上面上及び前記第一配線層９の上面上には、前記第一配線層９を被覆する第二層間絶縁膜１０が形成され、前記第二層間絶縁膜１０の上面上には第二配線層ダミーパターン（第一ダミー配線パターン）１１が形成されている。ここで、前記第二配線層ダミーパターン１１は、前記第一配線層９と同様に、前記チャネル領域６の上部領域に重ならない領域に配置される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成され、ゲート電極及び拡散層を有する半導体素子と、
前記半導体基板の主面上及び前記ゲート電極の上面上に形成され、前記半導体素子を被覆する第一層間絶縁膜と、
前記第一層間絶縁膜の上面上に形成され、前記半導体素子の前記ゲート電極と前記拡散層とにより形成されるチャネル領域の上方以外の領域に配置される第一配線層と、
前記第一層間絶縁膜の上面上及び前記第一配線層の上面上に形成され、前記第一配線層を被覆する第二層間絶縁膜と、
前記第二層間絶縁膜の上面上に形成され、前記第一配線層の上面上の上方に前記チャネル領域のチャネル幅方向及びチャネル長方向の少なくとも一方向に延在して配置される第一ダミー配線パターンとを備えた
ことを特徴とする半導体装置。
【請求項２】
前記請求項１記載の半導体装置において、
前記第一ダミー配線パターンは、前記チャネル幅方向に延在するチャネル幅方向ダミー配線、及び前記チャネル長方向に延在するチャネル長方向ダミー配線を有し、
前記チャネル幅方向ダミー配線と前記チャネル長方向ダミー配線とは、各々の一端同士が接続されている
ことを特徴とする半導体装置。
【請求項３】
前記請求項１記載の半導体装置において、
さらに、前記第二層間絶縁膜の上面上及び前記第一ダミー配線パターンの上面上に形成され、前記第一ダミー配線パターンを被覆する第三層間絶縁膜と、
前記第三層間絶縁膜の上面上に形成され、前記第一ダミー配線パターンと同一レイアウト構造の第二ダミー配線パターンとを備えた
ことを特徴とする半導体装置。
【請求項４】
前記請求項１記載の半導体装置において、
前記第一層間絶縁膜及び前記第一配線層の上方には、
直下の下部層間絶縁膜の上面上、及びその上面上に形成された下部ダミー配線パターンの上面上に形成され、前記下部ダミー配線パターンを被覆する上部層間絶縁膜と、
前記上部層間絶縁膜の上面上に形成された上部ダミー配線パターンとを備え、
前記上部ダミー配線パターン及び前記下部ダミー配線パターンは、前記第一ダミー配線パターンと同一レイアウト構造である
ことを特徴とする半導体装置。
【請求項５】
前記請求項４記載の半導体装置において、
前記第一ダミー配線パターン及び前記上部ダミー配線パターンの各々を構成する複数のダミー配線のうち、少なくとも１つのダミー配線は電源配線に接続されている
ことを特徴とする半導体装置。
【請求項６】
前記請求項４記載の半導体装置において、
前記第一ダミー配線パターン及び前記上部ダミー配線パターンの各々を構成する複数のダミー配線のうち、少なくとも１つのダミー配線は前記半導体素子のドレイン領域又はソース領域に接続されている
ことを特徴とする半導体装置。
【請求項７】
前記請求項１記載の半導体装置において、
当該半導体装置は、半導体基板上に複数の半導体素子を備え、
前記複数の半導体素子は、各々、Ｐ型半導体素子又はＮ型半導体素子であり、
前記第一ダミー配線パターンは、Ｐ型半導体素子及びＮ型半導体素子の何れか一方の半導体素子の上方にのみ形成される
ことを特徴とする半導体装置。
【請求項８】
前記請求項１記載の半導体装置において、
当該半導体装置は、半導体基板上に複数の半導体素子を備え、
前記第一ダミー配線パターンは、前記複数の半導体素子のうち、特性の均一化の必要な半導体素子の上方にのみ形成される
ことを特徴とする半導体装置。
【請求項９】
前記請求項１記載の半導体装置において、
前記半導体素子は、抵抗素子である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置におけるダミー配線パターンの形成に関するものである。
【背景技術】
【０００２】
従来から、半導体装置では、その半導体装置内の配線の多層化に伴い、層間絶縁膜の平坦化が必要となっている。このため、近年では、メタルＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術（以下、ＣＭＰと言う）を用いて、層間絶縁膜の平坦化を実現している。
【０００３】
しかし、配線パターンの密度の粗密差が大きい場合にＣＭＰを適用したときには、配線パターンの密度の小さい領域が過度に研磨され易くなるという課題があった。このため、特許文献１及び特許文献２記載の技術では、配線パターンの密度の小さい領域に、半導体素子や配線を構成するために必要な配線パターン以外のダミー配線パターンを新たに設けてＣＭＰによる平坦化を行っている。
【０００４】
上記のように、従来では、ＣＭＰの効果を維持して平坦化を行うために、ダミー配線パターンを配置して複数の半導体素子の特性の均一化を図ろうとしているが、非特許文献１によると、近年では、上部配線層からのストレス、特に熱膨張応力が半導体素子に与える影響を無視することができなくなっている。
【０００５】
この改善策として、例えば、特許文献３に記載されるように、半導体基板上に例えば１０μｍ前後の比較的大きいゲート長を有する半導体素子を配置する場合には、前記半導体素子のゲート電極の上方に、左右対称の形状のダミー配線パターンを設けることによって、上部配線層が半導体素子に与えるストレスの影響を低減している。
【特許文献１】特開平０９−３０６９９６号公報
【特許文献２】特開２０００−３３８６４６号公報
【特許文献３】特開２００２−３７３８９６号公報
【非特許文献１】Ｔｈｏｍｐｓｏｎ，Ｓ．Ｅ．、外２７名、「Ａ  ９０−ｎｍ  ｌｏｇｉｃ  ｔｅｃｈｎｏｌｏｇｙ  ｆｅａｔｕｒｉｎｇ  ｓｔｒａｉｎｅｄ−ｓｉｌｉｃｏｎ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、米国、ＩＥＥＥ、２００４年１１月、Ｖｏｌ．５１、Ｎｏ．１１、ｐ．１７９０−１７９７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献３記載の技術では、上部配線層が半導体素子に与えるストレスの影響を低減することは可能であるが、半導体装置内に均一性が必要とされる半導体素子が複数存在した場合には、対象となる半導体素子が配置される領域によって周辺の配線パターンが異なる場合がある。このため、前記特許文献３記載の半導体素子上のダミーパターン以外の周辺部に配置される、ダミーパターンを含む配線パターンを同一にすることは困難になり、ＣＭＰを適用した後に前記特許文献３記載の半導体素子上のダミーパターンの形状や配線膜厚が均一にならない。その結果、半導体素子上のダミーパターンの上部配線層が半導体素子に与えるストレスの影響にバラツキが発生し、半導体素子の特性を均一にすることが困難であり、特性が低下する場合があった。
【０００７】
本発明は、前記の課題に着目してなされたものであり、その目的は、上部配線層が半導体素子に与えるストレスの影響を低減すると共に、ダミー配線パターンを設けてメタルＣＭＰ技術を適用した効果を維持し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明では、半導体基板の主面上に形成された素子の所定領域以外の上方に、配線層やダミー配線パターンを備える構成を採用する。
【０００９】
具体的に、請求項１記載の発明の半導体装置は、半導体基板の主面上に形成され、ゲート電極及び拡散層を有する半導体素子と、前記半導体基板の主面上及び前記ゲート電極の上面上に形成され、前記半導体素子を被覆する第一層間絶縁膜と、前記第一層間絶縁膜の上面上に形成され、前記半導体素子の前記ゲート電極と前記拡散層とにより形成されるチャネル領域の上方以外の領域に配置される第一配線層と、前記第一層間絶縁膜の上面上及び前記第一配線層の上面上に形成され、前記第一配線層を被覆する第二層間絶縁膜と、前記第二層間絶縁膜の上面上に形成され、前記第一配線層の上面上の上方に前記チャネル領域のチャネル幅方向及びチャネル長方向の少なくとも一方向に延在して配置される第一ダミー配線パターンとを備えたことを特徴とする。
【００１０】
請求項２記載の発明は、前記請求項１記載の半導体装置において、前記第一ダミー配線パターンは、前記チャネル幅方向に延在するチャネル幅方向ダミー配線、及び前記チャネル長方向に延在するチャネル長方向ダミー配線を有し、前記チャネル幅方向ダミー配線と前記チャネル長方向ダミー配線とは、各々の一端同士が接続されていることを特徴とする。
【００１１】
請求項３記載の発明は、前記請求項１記載の半導体装置において、さらに、前記第二層間絶縁膜の上面上及び前記第一ダミー配線パターンの上面上に形成され、前記第一ダミー配線パターンを被覆する第三層間絶縁膜と、前記第三層間絶縁膜の上面上に形成され、前記第一ダミー配線パターンと同一レイアウト構造の第二ダミー配線パターンとを備えたことを特徴とする。
【００１２】
請求項４記載の発明は、前記請求項１記載の半導体装置において、前記第一層間絶縁膜及び前記第一配線層の上方には、直下の下部層間絶縁膜の上面上、及びその上面上に形成された下部ダミー配線パターンの上面上に形成され、前記下部ダミー配線パターンを被覆する上部層間絶縁膜と、前記上部層間絶縁膜の上面上に形成された上部ダミー配線パターンとを備え、前記上部ダミー配線パターン及び前記下部ダミー配線パターンは、前記第一ダミー配線パターンと同一レイアウト構造であることを特徴とする。
【００１３】
請求項５記載の発明は、前記請求項４記載の半導体装置において、前記第一ダミー配線パターン及び前記上部ダミー配線パターンの各々を構成する複数のダミー配線のうち、少なくとも１つのダミー配線は電源配線に接続されていることを特徴とする。
【００１４】
請求項６記載の発明は、前記請求項４記載の半導体装置において、前記第一ダミー配線パターン及び前記上部ダミー配線パターンの各々を構成する複数のダミー配線のうち、少なくとも１つのダミー配線は前記半導体素子のドレイン領域又はソース領域に接続されていることを特徴とする。
【００１５】
請求項７記載の発明は、前記請求項１記載の半導体装置において、当該半導体装置は、半導体基板上に複数の半導体素子を備え、前記複数の半導体素子は、各々、Ｐ型半導体素子又はＮ型半導体素子であり、前記第一ダミー配線パターンは、Ｐ型半導体素子及びＮ型半導体素子の何れか一方の半導体素子の上方にのみ形成されることを特徴とする。
【００１６】
請求項８記載の発明は、前記請求項１記載の半導体装置において、当該半導体装置は、半導体基板上に複数の半導体素子を備え、前記第一ダミー配線パターンは、前記複数の半導体素子のうち、特性の均一化の必要な半導体素子の上方にのみ形成されることを特徴とする。
【００１７】
請求項９記載の発明は、前記請求項１記載の半導体装置において、前記半導体素子は、抵抗素子であることを特徴とする。
【００１８】
以上により、請求項１〜９記載の発明では、半導体素子のチャネル領域や抵抗素子の上方には、配線層やダミー配線パターンが形成されないので、前記配線層や前記ダミー配線パターンが半導体基板上の素子に与えるストレスを低減することが可能となる。また、半導体装置の多層配線中にダミー配線パターンを設けるので、ＣＭＰによる平坦化が適切に行われて、当該半導体装置内の複数の半導体素子の特性の均一化を実現することが可能となる。
【発明の効果】
【００１９】
以上説明したように、請求項１〜９記載の発明の半導体装置によれば、上部層が素子に与えるストレスの影響を低減して素子の特性劣化を低減することが可能であると共に、ダミー配線パターンを設けてＣＭＰを適用した平坦化の効果を維持して、当該半導体装置内の複数の素子の特性を均一化することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態の半導体装置を図面に基づいて説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置の要部構成の平面図であり、複数のＭＯＳトランジスタ（以下、ＭＯＳＦＥＴと言う）を備えた半導体装置である。また、図２は、同半導体装置の要部構成のＡ−Ａ’線断面の断面図である。
【００２２】
図１及び図２において、半導体基板１上に複数のＭＯＳＦＥＴ（半導体素子）１００が形成されている。前記ＭＯＳＦＥＴ１００は、各々、対向配置されたドレイン領域（拡散層）２及びソース領域（拡散層）３、前記ドレイン領域２と前記ソース領域３との間の上部に形成されたゲート酸化膜４、及び前記ゲート酸化膜４の上面上に形成されたゲート電極５によって構成される。
【００２３】
ここで、前記ゲート酸化膜４と前記ゲート電極５とが重なる領域をチャネル領域６とし、前記ドレイン領域２と前記ソース領域３との間を電流が流れる方向をチャネル長方向、前記チャネル長方向に対して直交する方向をチャネル幅方向とする。
【００２４】
前記半導体基板１の主面上及び前記ゲート電極５の上面上には、前記ＭＯＳＦＥＴ１００を被覆する第一層間絶縁膜７が形成されている。前記第一層間絶縁膜７には、その膜厚方向に貫通し前記ソース領域２及び前記ドレイン領域３の各々に接続される２つのコンタクトホール８が形成され、前記各々のコンタクトホール８は、導電体で充填されている。
【００２５】
前記第一層間絶縁膜７の上面上の前記２つのコンタクトホール８の上部には第一配線層９が形成されており、前記第一配線層９は、前記各々のコンタクトホール８を通じて前記ソース領域２及び前記ドレイン領域３と電気的に接続されている。ここで、前記第一配線層９は、前記ＭＯＳＦＥＴ１００のチャネル領域６の上方以外の領域に配置されている。
【００２６】
また、前記第一層間絶縁膜７の上面上及び前記第一配線層９の上面上には、前記第一配線層９を被覆する第二層間絶縁膜１０が形成され、前記第二層間絶縁膜１０の上面上の前記第一配線層９の上方には、第二配線層ダミーパターン（第一ダミー配線パターン）１１が形成されている。前記第二配線層ダミーパターン１１は、チャネル長方向に延在するチャネル長方向ダミー配線１１Ａ、１１Ｂと、チャネル幅方向に延在するチャネル幅方向ダミー配線１１Ｃ、１１Ｄとを有している。
【００２７】
さらに、前記第二層間絶縁膜１０の上面上及び前記第二配線層ダミーパターン１１の上面上には、前記第二配線層ダミーパターン１１を被覆する第三層間絶縁膜１３が形成されている。
【００２８】
前記第二配線層ダミーパターン１１は、前記第一配線層９と同様に、演算領域１２内の前記チャネル領域６の上部領域に重ならない領域に配置されている。この際、前記第二配線層ダミーパターン１１は、半導体装置の製造工程でＣＭＰによる第三層間絶縁膜１３の研磨時のばらつきを防止するために必要な一定量の面積密度を満足するように形成されている。
【００２９】
上記のように、本実施形態では、ＭＯＳＦＥＴのチャネル領域の上方に配線層やダミー配線パターンを設けないので、配線層やダミー配線パターンのバラツキに起因した上部層からのストレスによるＭＯＳＦＥＴの特性悪化を低減できると共に、例えばＣｕ膜の面積率等に基づいて、第二配線層ダミーパターン１１を適切に設けて演算領域１２内の密度の粗密差を低減するので、ＣＭＰによる平坦化の効果を維持することができる。
【００３０】
尚、本実施形態において、前記第二配線層ダミーパターン１１は、チャネル長方向ダミー配線１１Ａ、１１Ｂ及びチャネル幅方向ダミー配線１１Ｃ、１１Ｄの二方向のダミー配線によって構成されているが、前記チャネル幅方向及び前記チャネル長方向の少なくとも一方向のダミー配線によって構成しても良いのは勿論である。
【００３１】
また、図３に示すように、前記チャネル長方向ダミー配線１１Ａ及び前記チャネル幅方向ダミー配線１１Ｄの各々の一端同士を接続すると共に、前記チャネル長方向ダミー配線１１Ｂ及び前記チャネル幅方向ダミー配線１１Ｃの各々の一端同士を接続しても良い。さらに、図４に示すように、前記ダミー配線１１Ａ〜１１Ｄの各々の両端を他のダミー配線１１Ａ〜１１Ｄと接続しても良い。
【００３２】
上記の図１の半導体装置では、ＣＭＰによる層間絶縁膜の研磨時のばらつきを防止する際に必要な一定量の面積密度を満足するために、第二配線層ダミーパターン１１を構成する各々のダミー配線１１Ａ〜１１Ｄ同士が近接して、第二配線層ダミーパターン１１においてデザインルールに違反する場合がある。しかしながら、上記の図３及び図４の変形例では、上記の図１の半導体装置では分離して形成されていたダミー配線１１Ａ〜１１Ｄを他のダミー配線１１Ａ〜１１Ｄと接続することにより、第二配線層ダミーパターン１１でのデザインルール違反を容易に回避することが可能となる。
【００３３】
（第２の実施形態）
図５は、本発明の第２の実施形態の半導体装置の要部構成の断面図である。
【００３４】
上述した図２の半導体装置と異なる点は、さらに、第三層間絶縁膜１３の上面上に第三配線層ダミーパターン（第二ダミー配線パターン）１４を備えていると共に、前記第三層間絶縁膜１３の上面上及び前記第三配線層ダミーパターン１４の上面上に、前記第三配線層ダミーパターン１４を被覆する第四層間絶縁膜１５を備えている点のみである。その他の構成については、図２の半導体装置と同様であるので、その説明は省略する。
【００３５】
第三配線層ダミーパターン１４は、前記第二配線層ダミーパターン１１と同様に、前記演算領域１２内の前記チャネル領域６の上部領域に重ならない領域に配置されている。この際、前記第三配線層ダミーパターン１４は、半導体装置の製造工程でＣＭＰによる第四層間絶縁膜１５の研磨時のばらつきを防止するために必要な一定量の面積密度を満足するように形成されており、前記第二配線層ダミーパターン１１と同一レイアウト構造で構成されている。
【００３６】
図６は、同半導体装置の変形例の断面図である。
【００３７】
上述した図５の半導体装置と異なる点は、さらに、第四層間絶縁膜１５の上方に、第四配線層ダミーパターン１６、第五層間絶縁膜１７、第五配線層ダミーパターン１８及び第六層間絶縁膜１９を備えている点のみである。その他の構成については、図５の半導体装置と同様であるので、その説明は省略する。
【００３８】
同図において、第四層間絶縁膜（下部層間絶縁膜）１５の上面上及び第四配線層ダミーパターン（下部ダミー配線パターン）１６の上面上には、前記第四配線層ダミー配線パターン１６を被覆する第五層間絶縁膜（上部層間絶縁膜）１７が形成されていると共に、前記第五層間絶縁膜の上面上には第五配線層ダミーパターン（上部ダミー配線パターン）１８が形成されている。
【００３９】
前記第四配線層ダミーパターン１６は、前記第二配線層ダミーパターン１１と同一のレイアウト構造であると共に、前記第五配線層ダミーパターン１８についても、前記第四配線層ダミーパターン１６及び前記第二配線層ダミーパターン１１と同一のレイアウト構造である。
【００４０】
上記のように、本実施形態では、複数の層間絶縁膜１３、１５、１７、１９を備える半導体装置においても、ＭＯＳＦＥＴの上部の配線層の重なりによる特性の劣化を排除しつつ、ＣＭＰによる層間絶縁膜１３、１５、１７、１９の研磨時のばらつきを防止するために必要な一定量の面積密度を満足するようにダミー配線パターン１１、１４、１６、１８配置を可能とし、ＣＭＰによる平坦化の効果を維持することができる。
【００４１】
（第３の実施形態）
図７は、本発明の第３の実施形態の半導体装置の要部構成の平面図であり、図８は、同半導体装置の要部構成のＡ−Ａ’線断面の断面図である。
【００４２】
上述した図６の半導体装置と異なる点は、第五配線層ダミーパターン１８と同層に第１の第五層信号配線２０と第２の第五層信号配線２２とを備えていると共に、前記第五配線層ダミーパターン１８が電源配線を介して電源２４に接続されている点のみである。その他の構成については、図６の半導体装置と同様であるので、その説明は省略する。
【００４３】
同７及び図８において、第五配線層ダミーパターン１８と第１の第五層信号配線２０とが隣接するときには、第１の寄生容量２１が存在する。さらに、第一の第五層信号配線２０とは異なる信号が与えられている第二の第五層信号配線２２と第五配線層ダミーパターン１８とが隣接するときにも第２の寄生容量２３が存在する。
【００４４】
前記第１の寄生容量２１が存在することにより、第１の第五層信号配線２０の信号が第五配線層ダミーパターン１８に漏れて伝搬する。さらに、前記第２の寄生容量２３が存在することにより、前記第１の第五層信号配線２０から漏れた信号が前記第２の寄生容量２３を介して、前記第２の第五層信号配線２２に伝搬する。
【００４５】
この影響を排除するために本実施形態では、第五配線層ダミーパターン１８を電源２４に接続して信号の伝搬をシールドする。これによって、第五配線層ダミーパターン１８を介して、第１の第五層信号配線２０から第２の第五層信号配線２２に伝搬するノイズの影響を排除する。
【００４６】
尚、本実施形態では、第五配線層ダミーパターン１８を電源２４に接続したが、図９に示すように、グランド２５に接続しても同様の効果が得られ、ＭＯＳＦＥＴ１００のドレイン領域２又はソース領域３に接続しても同様の効果が得られる。
【００４７】
また、図１や図３と同様に、第五配線層ダミーパターン１８のダミー配線が分離して形成されている場合には、信号配線と近接するダミー配線のみ電源やグランドに接続されていても良い。
【００４８】
さらに、１つの配線層ダミーパターンだけではなく複数の配線層ダミーパターンにおいて、本実施形態と同様に配線層ダミーパターンを電源やグランドと接続することによって、同層以外にも上下層からのノイズの影響を低減することが可能となる。
【００４９】
（第４の実施形態）
図１０は、本発明の第４の実施形態の半導体装置のレイアウトのレイアウト図である。
【００５０】
同図は、上述した図５の半導体装置のレイアウト図であり、レイアウトパターン２６には、複数のＰ型ＭＯＳＦＥＴ２７、複数のＮ型ＭＯＳＦＥＴ２８及び、第三配線層ダミーパターン１４を図示している。
【００５１】
本実施形態において、半導体基板上には、複数のＰ型ＭＯＳＦＥＴ（Ｐ型半導体素子）２７と複数のＮ型ＭＯＳＦＥＴ（Ｎ型半導体素子）２８が形成されている。前記複数のＰ型ＭＯＳＦＥＴ２７の各々の上方には、第二配線層ダミーパターン（第一ダミー配線パターン）１１（図示せず）、第三配線層ダミーパターン（第二ダミー配線パターン）１４が形成されている。
【００５２】
前記第二配線層ダミーパターン１１及び前記第三配線層ダミーパターン１４は、各々のＭＯＳＦＥＴ２７、２８のチャネル領域６に重ならないように配置されている。また、前記チャネル領域６を含む演算領域１２内でＣＭＰによる層間絶縁膜１３、１５の研磨時のばらつきを防止するために必要な一定量の面積密度を満足するように配置され、前記第二配線層ダミーパターン１１及び前記第三配線層ダミーパターン１４は同一のレイアウト構造である。
【００５３】
Ｐ型ＭＯＳＦＥＴ２７とＮ型ＭＯＳＦＥＴ２８とを備えた半導体装置において、ＭＯＳＦＥＴのタイプによって、上部層からのストレス、正孔又は電子の移動度から影響を受ける度合いが異なる。そのため、上記のように、本実施形態では、上部層の設計上の制約等がある場合に全てのＭＯＳＦＥＴの上方にダミー配線パターンを設けるのではなく、より影響を受けやすいタイプのＭＯＳＦＥＴの上方にのみダミー配線パターンを挿入する。従って、半導体装置のデザインルールを違反することなく、上部層からのストレスによる特性劣化を排除してＣＭＰによる平坦化の効果も維持することが可能となる。
【００５４】
尚、本実施形態では、Ｐ型ＭＯＳＦＥＴ２７の上方にダミー配線パターンを設けたが、Ｎ型ＭＯＳＦＥＴの上方にダミー配線パターンを設けても良いのは勿論である。
【００５５】
（第５の実施形態）
図１１は、本発明の第５の実施形態の半導体装置の要部構成の回路図であり、図１２は、同半導体装置の要部構成のレイアウトのレイアウト図である。
【００５６】
同図は、上述した図５の半導体装置の回路図及びレイアウト図であり、レイアウトパターン２９には、２つのＰ型ＭＯＳＦＥＴ２７Ａ、２７Ｂ、２つのＮ型ＭＯＳＦＥＴ２８Ａ、２８Ｂ及び、第三配線層ダミーパターン１４を図示しており、前記２つのＰ型ＭＯＳＦＥＴ２７Ａ、２７Ｂは差動ペア回路を構成している。
【００５７】
本実施形態において、前記２つのＰ型ＭＯＳＦＥＴ２７Ａ、２７Ｂの各々の上方には、第二配線層ダミーパターン（第一ダミー配線パターン）１１（図示せず）、第三配線層ダミーパターン（第二ダミー配線パターン）１４が形成されている。
【００５８】
前記第三配線層ダミーパターン１４は、前記第二配線層ダミーパターン１１と同様に、前記Ｐ型ＭＯＳＦＥＴ２７Ａ、２７Ｂ、２８Ａ、２８Ｂの各々のチャネル領域６に重ならない様に前記チャネル領域６のチャネル長方向及びチャネル幅方向の少なくとも一方向に配置されている。また、チャネル領域６を含む演算領域１２内で、前記第二及び第三配線層ダミーパターン１１、１４は、ＣＭＰによる層間絶縁膜１３、１５の研磨時のばらつきを防止するために必要な一定量の面積密度を満足するように配置されている。さらに、前記第二配線層ダミーパターン１１及び前記第三配線層ダミーパターン１４は同一レイアウト構造である。
【００５９】
上記のように、本実施形態では、上部層の設計上の制約等があった場合に、２つのＰ型ＭＯＳＦＥＴ２７Ａ、２７Ｂで比精度が必要な差動ペア回路を有する半導体装置においても、前記２つのＰ型ＭＯＳＦＥＴ２７Ａ、２７Ｂの上方にダミー配線パターンを挿入することによって上部層の重なりによる特性の劣化の影響を均一にしつつ、ＣＭＰによる平坦化の効果を維持することが可能となる。
【００６０】
尚、本実施形態では、半導体装置内に差動ペア回路を設けた場合について説明したが、カレントミラー回路等の当該回路を構成する複数の半導体素子のバラツキ特性の均一化が必要な場合に有効である。
【００６１】
尚、本発明の実施形態において、半導体素子がＭＯＳＦＥＴである場合について説明したが、半導体素子はＭＯＳＦＥＴに限らず抵抗素子であっても同様の効果が得られる。
【産業上の利用可能性】
【００６２】
以上説明したように、本発明は、複数の素子の特性を均一化することが可能となるので、特に、半導体装置等として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態の半導体装置における要部構成を示す平面図である。
【図２】同半導体装置における要部構成を示す断面図である。
【図３】同半導体装置の変形例を示す平面図である。
【図４】同半導体装置の他の変形例を示す平面図である。
【図５】本発明の第２の実施形態の半導体装置における要部構成を示す断面図である。
【図６】同半導体装置の変形例を示す断面図である。
【図７】本発明の第３の実施形態の半導体装置における要部構成を示す平面図である。
【図８】同半導体装置における要部構成を示す断面図である。
【図９】同半導体装置における要部構成の変形例を示す断面図である。
【図１０】本発明の第４の実施形態の半導体装置における全体構成を示すレイアウト図である。
【図１１】本発明の第５の実施形態の半導体装置における要部構成を示す回路図である。
【図１２】同半導体装置における要部構成を示すレイアウト図である。
【符号の説明】
【００６４】
１                          半導体基板
２                          ドレイン領域（拡散層）
３                          ソース領域（拡散層）
４                          ゲート酸化膜
５                          ゲート電極
６                          チャネル領域
７                          第一層間絶縁膜
８                          コンタクトホール
９                          第一配線層
１０                        第二層間絶縁膜
１１、１１Ａ、
１１Ｂ、１１Ｃ、１１Ｄ  第二配線層ダミーパターン（第一ダミー配線パターン）
１２                        演算領域
１３                        第三層間絶縁膜
１４                        第三配線層ダミーパターン（第二ダミー配線パターン）
１５                        第四層間絶縁膜（下部層間絶縁膜）
１６                        第四配線層ダミーパターン（下部ダミー配線パターン）
１７                        第五層間絶縁膜（上部層間絶縁膜）
１８                        第五配線層ダミーパターン（上部ダミー配線パターン）
１９                        第六層間絶縁膜
２０                        第１の第五層信号配線
２１                        第１の寄生容量
２２                        第２の第五層信号配線
２３                        第２の寄生容量
２４                        電源
２５                        グランド
２６                        レイアウトパターン
２７、２７Ａ、２７Ｂ        Ｐ型ＭＯＳＦＥＴ
２８、２８Ａ、２８Ｂ        Ｎ型ＭＯＳＦＥＴ
２９                        レイアウトパターン
１００                      ＭＯＳＦＥＴ（半導体素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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