(57)【要約】【課題】  画素回路の容量素子に保持される映像信号の変動を低減して画素間のばらつきを抑制することのできるアクティブマトリックス型表示装置を提供する。【解決手段】  基板上にマトリクス状に配設された複数の自己発光型表示素子を有する画素部と、画素部の列毎に接続された複数の信号線と、それぞれ画素部の行毎に接続された複数の走査線とを備え、各画素部は、駆動トランジスタのゲート、ソース間に接続される第１の保持容量Ｃｓと、駆動トランジスタのゲートと表示素子の陰極との間に接続される第２の保持容量Ｃｓ２と、を有し、第１の保持容量は、駆動トランジスタのゲート電極に接続する第１の電極膜Ｅ１と、第２電圧電源線に接続する第２の電極膜Ｅ２とによる平行平板容量として形成され、第２の保持容量は、第１の電極膜と、表示素子の陰極に接続する第３の電極膜Ｅ３とによる平行平板容量として形成されるアクティブマトリクス型表示装置である。【選択図】    図３
2008102214.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配設された複数の画素部と、
前記画素部の列毎に接続された複数の信号線と、
それぞれ前記画素部の行毎に接続された複数の第１走査線と、を備え、
各画素部は、低電位の第１電圧電源線と高電位の第２電圧電源線との間に接続され、供給電流に応じて発光する表示素子と、前記第２電圧電源線と前記表示素子との間に接続されゲート制御電圧に応じて前記表示素子に供給される発光電流を制御する駆動トランジスタと、トランジスタにより形成され前記駆動トランジスタのゲートと前記信号線との間に接続されているとともに、前記第１走査線からの制御信号によりオン、オフ制御され前記信号線からの映像信号を前記画素部に取り込む画素スイッチと、前記駆動トランジスタのゲート、ソース間に接続される第１の保持容量と、前記駆動トランジスタのゲートと前記表示素子の陰極との間に接続される第２の保持容量と、を有し、
前記第１の保持容量は、前記駆動トランジスタのゲート電極に接続する第１の電極膜と、前記第２電圧電源線に接続する第２の電極膜とによる平行平板容量として形成され、
前記第２の保持容量は、前記第１の電極膜と、前記表示素子の陰極に接続する第３の電極膜とによる平行平板容量として形成されることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記第２の電極膜と前記第３の電極膜は、前記第１の電極膜が配される絶縁層の上部の絶縁層に設けられることを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
【請求項３】
前記第１の保持容量は、前記第１の電極膜と、前記第２の電極膜に接続する第４の電極膜とにより形成される平行平板容量を更に有し、
前記第４の電極膜は、前記第１の電極膜が配される絶縁層の下部の絶縁層に設けられることを特徴とする請求項２に記載のアクティブマトリクス型表示装置。
【請求項４】
前記第２の保持容量は、前記第１の電極膜と、前記第３の電極膜に接続する第５の電極膜とにより形成される平行平板容量を更に有し、
前記第５の電極膜は、前記第１の電極膜が配される絶縁層の下部の絶縁層に設けられることを特徴とする請求項２に記載のアクティブマトリクス型表示装置。
【請求項５】
それぞれ前記画素部の行毎に接続された複数の第２走査線を備え、
各画素部は、
前記画素スイッチに代る画素スイッチとして、トランジスタにより形成され前記駆動トランジスタのドレインと前記信号線との間に接続されているとともに、前記第１走査線からの制御信号によりオン、オフ制御され前記信号線からの映像信号を前記画素部に取り込む画素スイッチを有し、
前記駆動トランジスタのドレインと前記表示素子との間に接続されているとともに、前記第２走査線からの制御信号によりオン、オフ制御される出力スイッチと、前記駆動トランジスタのゲート、ドレイン間に接続されているとともに、前記第１走査線からの制御信号によりオン、オフ制御されるスイッチとを更に有することを特徴とする請求項１乃至４の内いずれか１項に記載のアクティブマトリクス型表示装置。
【請求項６】
それぞれ前記画素部の行毎に接続された複数の第２走査線及び第３走査線を備え、
各画素部は、一方の電極が前記駆動トランジスタのゲートに接続され、他方の電極が前記画素スイッチのドレインとの間に接続されている書込容量と、前記駆動トランジスタのドレインと前記表示素子との間に接続されているとともに、前記第２走査線からの制御信号によりオン、オフ制御される出力スイッチと、前記駆動トランジスタのゲート、ドレイン間に接続されているとともに、前記第３走査線からの制御信号によりオン、オフ制御されるスイッチとを更に有することを特徴とする請求項１乃至４の内いずれか１項に記載のアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機エレクトロルミネッセンス（以下、ＥＬと称する）素子のような表示素子を含む表示画素をマトリクス状に配列して表示画面を構成したアクティブマトリクス表示装置に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、情報携帯端末あるいはテレビジョン等の表示装置として、平面型のアクティブマトリクス型表示装置が広く利用されている。近年、このような平面型のアクティブマトリクス型表示装置として、有機ＥＬ素子のような自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。この有機ＥＬ表示装置は、薄型軽量化の妨げとなるバックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地でも使用できるという特徴を備えている。
【０００３】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられ表示画面を構成した複数の表示画素、表示画素の各行に沿って延びた複数の走査線、表示画素の各列に沿って延びた複数の信号線、各走査線を駆動する走査線駆動回路、各信号線を駆動する信号線駆動回路等を備えている。各表示画素は自己発光素子である有機ＥＬ素子、およびこの有機ＥＬ素子に駆動電流を供給する画素回路により構成されている。  
例えば、特許文献１に開示されているように、各画素回路は、対応する信号線から映像信号を取り込む画素スイッチ、映像信号を保持する容量素子、及びこの容量素子に保持される映像信号の制御により有機ＥＬ素子に駆動電流を流す電流駆動素子を含んでいる。そして、有機ＥＬ素子は高電位電源線、低電位電源線との間で電流駆動素子と直列に接続される。
【特許文献１】特開２００４−１６３６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような画素回路においては、階調の再現精度が高いこと、即ち有機ＥＬ素子に流れる発光電流が、書き込みに使用された映像信号電流に精度良く対応していることが望ましい。  
ところで、従来の画素回路においては、容量素子に保持される映像信号に変動が発生し易く画素間の輝度にばらつきが発生し易いという問題が指摘されていた。
【０００５】
この発明の目的は、画素回路の容量素子に保持される映像信号の変動を低減して画素間のばらつきを抑制することのできるアクティブマトリックス型表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、この発明の態様に係るアクティブマトリクス型表示装置は、基板上にマトリクス状に配設された複数の画素部と、前記画素部の列毎に接続された複数の信号線と、それぞれ前記画素部の行毎に接続された複数の第１走査線と、を備え、各画素部は、低電位の第１電圧電源線と高電位の第２電圧電源線との間に接続され、供給電流に応じて発光する表示素子と、前記第２電圧電源線と前記表示素子との間に接続されゲート制御電圧に応じて前記表示素子に供給される発光電流を制御する駆動トランジスタと、トランジスタにより形成され前記駆動トランジスタのゲートと前記信号線との間に接続されているとともに、前記第１走査線からの制御信号によりオン、オフ制御され前記信号線からの映像信号を前記画素部に取り込む画素スイッチと、前記駆動トランジスタのゲート、ソース間に接続される第１の保持容量と、前記駆動トランジスタのゲートと前記表示素子の陰極との間に接続される第２の保持容量と、を有し、前記第１の保持容量は、前記駆動トランジスタのゲート電極に接続する第１の電極膜と、前記第２電圧電源線に接続する第２の電極膜とによる平行平板容量として形成され、前記第２の保持容量は、前記第１の電極膜と、前記表示素子の陰極に接続する第３の電極膜とによる平行平板容量として形成される。
【発明の効果】
【０００７】
この発明のアクティブマトリクス型表示装置によれば、画素回路の容量素子に保持される映像信号の変動を低減して画素間のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置について詳細に説明する。  
図１に示すように、有機ＥＬ表示装置は、有機ＥＬパネル１０および有機ＥＬパネル１０を制御するコントローラ１２を備えている。
【０００９】
有機ＥＬパネル１０は、ガラス板等の光透過性絶縁基板８上にマトリクス状に配列され表示領域１１を構成したｍ×ｎ個の表示画素ＰＸ、表示画素の行毎にそれぞれ接続されているｎ本の走査線Ｙ（１〜ｎ）と、表示画素の列毎にそれぞれ接続されたｍ本の信号線Ｘ（１〜ｍ）を有し、さらに走査線Ｙ（１〜ｎ）を表示画素の行毎に順次駆動する走査線駆動回路１４、および複数の信号線Ｘ（１〜ｍ）を駆動する信号線駆動回路１５を備えている。
【００１０】
図１に示すコントローラ１２は有機ＥＬパネル１０の外部に配置されたプリント回路基板上に形成され、走査線駆動回路１４および信号線駆動回路１５を制御する。コントローラ１２は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生し、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路１４および信号線駆動回路１５に供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号を信号線駆動回路１５に供給する。
【００１１】
信号線駆動回路１５は水平走査制御信号の制御により各水平走査期間において順次得られる映像信号Ｄａｔａ１〜Ｄａｔａｍをアナログ形式に変換し複数の信号線Ｘ（１〜ｍ）に並列的に供給する。走査線駆動回路１４は、シフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の表示画素ＰＸに制御信号を供給する。これにより、各走査線Ｙ（１〜ｎ）には、制御信号が供給され、各表示画素ＰＸが駆動される。
【００１２】
図２に表示画素ＰＸの等価回路を示す。各表示画素ＰＸは、表示素子として、自己発光素子である有機ＥＬ素子１６、およびこの有機ＥＬ素子１６に駆動電流を供給する画素回路を有している。  
画素回路は、スイッチングＴＦＴ１７、２つの保持容量Ｃｓ、Ｃｓ２、及びＥＬ駆動ＴＦＴ１９を備えている。  
スイッチングＴＦＴ１７、ＥＬ駆動ＴＦＴ１９は、同一導電型、例えばＰチャネル型の薄膜トランジスタにより構成されている。
【００１３】
ＥＬ駆動ＴＦＴ１９、有機ＥＬ素子１６は、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間で直列に接続されている。ＥＬ駆動ＴＦＴ１９のソースは高電位電源線Ｖｄｄに接続されている。有機ＥＬ素子１６は、一方の電極、ここでは陰極が低電位電源線Ｖｓｓに接続されている。高電位電源線Ｖｄｄと低電位電源線Ｖｓｓは、例えば＋５Ｖおよび−５．５Ｖの電位にそれぞれ設定される。ＥＬ駆動ＴＦＴ１９は、映像信号に応じた信号電流を有機ＥＬ素子１６に出力する。
【００１４】
保持容量Ｃｓは、ＥＬ駆動ＴＦＴ１９のソース、ゲート間に接続される。保持容量Ｃｓ２は、有機ＥＬ素子１６の陰極とＥＬ駆動ＴＦＴ１９のゲート間に接続される。そして、保持容量Ｃｓ、Ｃｓ２は、映像信号により決定されるＥＬ駆動ＴＦＴ１９のゲート制御電位を保持する。
【００１５】
スイッチングＴＦＴ１７は、対応する信号線ＸとＥＬ駆動ＴＦＴ１９のゲートとの間に接続され、そのゲートは走査線Ｙに接続されている。スイッチングＴＦＴ１７は、走査線Ｙから供給される制御信号に応答してオン（導通状態）、オフ（非導通状態）制御され、対応する信号線Ｘから映像信号を取り込む。
【００１６】
本実施形態において、画素回路を構成する薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。全て同一の導電型の薄膜トランジスタで構成することにより、製造工数の増大を抑制することができる。
【００１７】
次に、図２を参照しつつ、画素回路の動作について説明する。  
映像信号Ｖｓｉｇの書込時においては、走査線駆動回路１４は、走査線Ｙにオン電位を設定してスイッチングＴＦＴ１７を導通状態とする。そして信号線駆動回路１５が、映像信号線Ｘより映像信号Ｖｓｉｇを保持容量Ｃｓ、Ｃｓ２の一端電極に印加し、この保持容量Ｃｓ、Ｃｓ２を充電する。  
保持容量Ｃｓ、Ｃｓ２に充電された電圧は、ＥＬ駆動ＴＦＴ１９のゲート−ソース間電圧Ｖｇｓとなる。ＥＬ駆動ＴＦＴ１９のドレイン−ソース間電流Ｉｄｓはゲート−ソース間電圧Ｖｇｓによって増減する。電流Ｉｄｓは有機ＥＬ素子１６に流れる電流であるため、映像信号Ｖｓｉｇによって有機ＥＬ素子１６に流れる電流が変化し、有機ＥＬ素子１６は、電流Ｉｄｓに対応する輝度で発光する。
【００１８】
図３は、画素の構造を概略的に示す断面図である。  
ＥＬ駆動ＴＦＴ１９を構成したＰチャネル型の薄膜トランジスタは、絶縁基板８上に形成されたポリシリコンからなる半導体層５０を備え、この半導体層はソース領域５０ａ、ドレイン領域５０ｂ、およびソース、ドレイン領域間に位置したチャネル領域５０ｃを有している。  
半導体層５０に重ねてゲート絶縁膜５２が形成され、このゲート絶縁膜上にゲート電極Ｇが設けられチャネル領域５０ｃと対向している。このゲート絶縁膜５２は、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。
【００１９】
ゲート電極Ｇに重ねて層間絶縁膜５４が形成され、この層間絶縁膜５４上にソース電極（ソース）Ｓおよびドレイン電極（ドレイン）Ｄが設けられている。この層間絶縁膜５４は、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。  
ソース電極Ｓおよびドレイン電極Ｄは、それぞれ層間絶縁膜５４およびゲート絶縁膜５２に貫通形成されたコンタクトを介して半導体層５０のソース領域５０ａおよびドレイン領域５０ｂにそれぞれ接続されている。  
またゲート電極Ｇは、ゲート絶縁膜５２上で所定の領域を形成する電極Ｅ１と接続されている。
【００２０】
層間絶縁膜５４上には、ソース電極Ｓと接続する電極Ｅ２、陰極（後述）と接続する陰極補助配線５５が更に設けられている。そして、層間絶縁膜５４上にはソース電極Ｓ、ドレイン電極Ｄ、電極Ｅ２、陰極補助配線５５を覆って保護膜５６が絶縁膜として形成されている。保護膜５６上には、親水膜（不図示）、隔壁膜６０が順に積層されている。
【００２１】
有機ＥＬ素子１６は、ルミネセンス性有機化合物を含む有機発光層６４を陽極６２および陰極６６間に挟持した構造を有している。陽極６２は、ＩＴＯ（インジウム・ティン・オキサイド）等の透明電極材料から形成され、保護膜５６上に設けられている。親水膜および隔壁膜６０の内、陽極６２と対応した部分はエッチングにより除去されている。そして、陽極６２上に陽極バッファ層６３および有機発光層６４が形成され、更に、有機発光層６４および隔壁膜６０に重ねてバリウム・アルミ合金から成る陰極６６が積層されている。
【００２２】
また、保護膜５６の一部はエッチングにより除去され、保護膜５６に貫通形成された中間電極６５を介して陰極補助配線５５と有機ＥＬ素子１６の陰極６６とが接続されている。
【００２３】
この構成の画素では、電極Ｅ２は、高電位電源線Ｖｄｄと接続され、ＥＬ駆動ＴＦＴ１９のゲート電極Ｇと接続する電極Ｅ１との間で平行平板容量として保持容量Ｃｓを形成している。陰極補助配線５５は、有機ＥＬ素子１６の陰極６６と接続され、ＥＬ駆動ＴＦＴ１９のゲート電極Ｇと接続する電極Ｅ１との間で平行平板容量として保持容量Ｃｓ２を形成している。従って、保持容量Ｃｓと保持容量Ｃｓ２とで新たに形成されるキャパシタンスは２つのキャパシタンスを加算した値である。
【００２４】
次に、従来の画素回路において、容量素子に保持される映像信号に変動が発生し易く画素間の輝度にばらつきが発生し易いという問題について説明する。  
図４は、従来の画素の等価回路を示し、図５は、従来の画素の構造を概略的に示す断面図である。なお、上述の各部と同一の部位には同一の符号を付してその詳細の説明は省略する。
【００２５】
従来の画素回路における容量素子は、ＥＬ駆動ＴＦＴ１９のゲート電極Ｇに接続された電極Ｅ１と、高電位電源線Ｖｄｄと接続された電極Ｅ２のみとで形成されているため、容量値が小さく、映像信号を十分に保持できない場合があった。そのため、有機ＥＬ素子１６に流れる駆動電流が変動して、画素間の輝度にばらつきが発生し易いと考えられる。
【００２６】
これに対して、本願発明は、電極Ｅ２と同一層に存在する陰極補助配線５５に着目し、ゲート電極Ｇに接続した電極Ｅ１をこの陰極補助配線５５と平面的に重なるように拡張することにより保持容量の容量値の増加を図るものである。これにより画素間輝度のばらつきを低減することができる。また本願発明では、ゲート電極Ｇに接続した電極Ｅ１を陰極補助配線５５平面的に重なるように拡張すれば良いため、画素回路の構造を大幅に変更することなく、容易に容量増加を実現することができる。
【００２７】
〔バリエーション〕  
図６は、バリエーションに係る画素の構造を概略的に示す断面図である。このバリエーションでは、電極Ｅ１と、電極Ｅ１が配された層間絶縁膜５４の下層に位置する絶縁層であるゲート絶縁膜５２に設けられた電極Ｅ３、Ｅ４との間でそれぞれ保持容量Ｃ３、Ｃ４が形成される。電極Ｅ３は、電極Ｅ２と接続されている。電極Ｅ４は、陰極補助線５と接続されている。  
従って、保持容量Ｃｓ、Ｃｓ２、Ｃｓ３及びＣｓ４とで新たに形成されるキャパシタンスはこれら４つのキャパシタンスを加算した値である。  
従って、さらに保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。
【００２８】
図７は、他のバリエーションに係る画素の構造を概略的に示す断面図である。このバリエーションでは、電極Ｅ１と、電極Ｅ１が配された層間絶縁膜５４の下層に位置する絶縁層であるゲート絶縁膜５２に設けられた電極Ｅ５との間でそれぞれ保持容量Ｃ５が形成される。電極Ｅ５は、電極Ｅ２と接続されている。
【００２９】
従って、保持容量Ｃｓ、Ｃｓ２及びＣｓ５で新たに形成されるキャパシタンスはこれら３つのキャパシタンスを加算した値である。  
従って、さらに保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。
【００３０】
なお、電極Ｅ５は電極Ｅ２と接続されているが、電極Ｅ５は電極Ｅ３と接続しても良い。
【００３１】
〔第２の実施の形態〕  
第２の実施の形態では、表示画素ＰＸの構成が第１の実施の形態と異なっている。従って、第１の実施の形態と同一の部位には同一の符号を付して、その詳細の説明は省略する。
【００３２】
図８に表示画素ＰＸの等価回路を示す。図８に示す画素回路１８は電流信号からなる映像信号に応じて有機ＥＬ素子１６の発光を制御する電流信号方式の画素回路であり、画素スイッチＳＳＴ（以下、ＳＳＴと称す）、駆動トランジスタＤＲＴ（以下、ＤＲＴと称す）、スイッチＴＣＴ（以下、ＴＣＴと称す）、出力スイッチＢＣＴ（以下、ＢＣＴと称す）、および保持容量Ｃｓ、Ｃｓ２を備えている。また、画素回路１８には、発光制御線ＢＧ及び書込制御線ＳＧが接続している。  
ＳＳＴ、ＤＲＴ、ＴＣＴ、ＢＣＴは、同一導電型、例えばＰチャネル型の薄膜トランジスタにより構成されている。  
なお、ＳＳＴ及びＤＲＴは、それぞれ第１の実施の形態のスイッチングＴＦＴ１７及びＥＬ駆動ＴＦＴ１９に対応している。また発光制御線ＢＧ、書込制御線ＳＧは、走査線Ｙに対応している。
【００３３】
ＤＲＴ、ＢＣＴ、および有機ＥＬ素子１６は、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間で直列に接続されている。ＤＲＴのソースは高電位電源線Ｖｄｄに接続されている。有機ＥＬ素子１６は、一方の電極、ここでは陰極が低電位電源線Ｖｓｓに接続されている。ＢＣＴは、ソースがＤＲＴのドレインに、ドレインが有機ＥＬ素子１６の陽極にそれぞれ接続され、更に、ゲートが発光制御線ＢＧに接続されている。
【００３４】
ＤＲＴは、映像信号に応じた信号電流を有機ＥＬ素子１６に出力する。ＢＣＴは、発光制御線ＢＧからの制御信号によりオン（導通状態）、オフ（非導通状態）制御され、ＤＲＴと有機ＥＬ素子１６との接続、非接続を制御する。
【００３５】
保持容量Ｃｓは、ＤＲＴのソース、ゲート間に接続され、保持容量Ｃｓ２は、ＤＲＴのゲート、低電位電源線Ｖｓｓ間に接続され、映像信号により決定されるＤＲＴのゲート制御電位を保持する。
【００３６】
ＳＳＴは、対応する信号線ＸとＤＲＴのドレインとの間に接続され、そのゲートは書込制御線ＳＧに接続されている。ＳＳＴは、書込制御線ＳＧから供給される制御信号に応答してオン（導通状態）、オフ（非導通状態）制御され、対応信号線Ｘから映像信号を取り込む。
【００３７】
ＴＣＴは、ＤＲＴのドレイン、ゲート間に接続され、そのゲートが書込制御線ＳＧに接続されている。ＴＣＴは、書込制御線ＳＧからの制御信号に応じてオン（導通状態）、オフ（非導通状態）制御され、ＤＲＴのゲート、ドレイン間の接続、非接続を制御する。
【００３８】
次に、画素回路１８の動作について説明する。  
映像信号電流の書込時においては、走査線駆動回路１４は、発光制御線ＢＧにオフ電位を設定してＢＣＴを非導通状態とし、書込制御線ＳＧにオン電位を設定してＳＳＴとＴＣＴを導通状態とする。そして信号線駆動回路１５が、信号線Ｘより映像信号電流を流し、ＤＲＴのゲートソース間電圧を保持可能な保持容量Ｃｓ及び保持容量Ｃｓ２に書き込む。これによって、ＤＲＴのゲート電位はこの電流量に応じた電位に設定される。  
映像表示時においては、走査線駆動回路１４は、書込制御線ＳＧにオフ電位を設定してＳＳＴとＴＣＴを非導通状態とすることによって、画素回路１８と信号線Ｘとを切り離すが、書き込まれた映像電流に対応したＤＲＴのゲート電位は、保持容量Ｃｓ及び保持容量Ｃｓ２によって保持されている。  
次に走査線駆動回路１４は、発光制御線ＢＧにオン電位を設定してＢＣＴを導通状態とする。そうすると、ＤＲＴのゲートソース間電圧に対応した発光電流が有機ＥＬ素子１６に流れ、有機ＥＬ素子１６は、発光電流に対応した輝度で発光する。
【００３９】
本第２の実施の形態によれば、電流信号方式の画素回路において、保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。なお、第１の実施の形態で説明した、電極Ｅ１〜Ｅ５の構成によって保持容量を増加するバリエーションは第２の実施形態においても適用することができる。
【００４０】
図９は、本発明の他の実施の形態に係るアクティブマトリクス型表示装置の画素回路の等価回路図である。なお、第２の実施の形態と同一の部位には同一の符号を付している。この電圧を映像信号とする画素回路は周知の回路であるためその詳細の構成及び動作の説明は省略する。
【００４１】
この実施の形態によれば、電圧信号方式の画素回路において、保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。なお、第１の実施の形態で説明した、電極の構成によって保持容量を増加するバリエーションは本実施形態においても適用することができる。
【００４２】
その他、本発明は前述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４３】
前述した実施形態では、画素回路を構成する薄膜トランジスタを全て同一の導電型、ここではＰチャネル型で構成する場合について説明したが、これに限定されず、全てをＮチャネル型の薄膜トランジスタで構成することも可能である。また、画素スイッチ、スイッチをＮチャネル型の薄膜トランジスタ、駆動トランジスタおよび出力スイッチをＰチャネル型の薄膜トランジスタでそれぞれ構成するなど、画素回路を異なる導電型の薄膜トランジスタを混在して形成することも可能である。
【００４４】
更に、薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。表示画素を構成する自己発光素子は、有機ＥＬ素子に限定されず自己発光可能な様々な発光素子を適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る有機ＥＬ表示装置の構成を示す回路図。
【図２】上記有機ＥＬ表示装置における表示画素の等価回路を示す図。
【図３】画素の構造を概略的に示す断面図。
【図４】従来の有機ＥＬ表示装置における表示画素の等価回路を示す図。
【図５】従来の画素の構造を概略的に示す断面図。
【図６】バリエーションに係る画素の構造を概略的に示す断面図。
【図７】他のバリエーションに係る画素の構造を概略的に示す断面図。
【図８】他の実施の形態に係る表示画素の等価回路を示す図。
【図９】他の実施の形態に係る表示画素の等価回路を示す図。
【符号の説明】
【００４６】
１２…コントローラ、１４…走査線駆動回路、１５…信号線駆動回路、１６…有機ＥＬ素子、１７…スイッチングＴＦＴ、１８…画素回路、１９…ＥＬ駆動ＴＦＴ、５２…ゲート絶縁膜、５４…層間絶縁膜、５５…陰極補助配線、５６…保護膜、６０…隔壁膜、６６…陰極、Ｅ１、Ｅ２，Ｅ３，Ｅ４，Ｅ５…電極、Ｅ３…固定電極、Ｇ…ゲート電極、ＰＸ…表示画素、Ｖｄｄ…高電位電源線、Ｖｓｓ…低電位電源線、Ｘ…信号線、Ｙ…走査線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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