(57)【要約】【課題】一定のペア性を確保しながら、一対のＭＯＳＦＥＴの素子面積を縮小させる。【解決手段】同一形状のアクティブ領域１４とゲート電極１１を有する一対のＭＯＳＦＥＴ５０を含むパワーアンプにおいて、対をなすＭＯＳＦＥＴ１０ａ、１０ｂのそれぞれのゲート電極１１は、一方向に延在する第１部分１１ａと、一方向と交差する他方向に延在する第２部分１１ｂとから構成されるものとする。第１部分１１ａと第２部分１１ｂをそれぞれ複数設けることによって、ゲート電極１１が網状に配置される。【選択図】図５
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【特許請求の範囲】
【請求項１】
同一形状のアクティブ領域とゲート電極を有する一対のＭＯＳＦＥＴを含む半導体装置であって、
（ａ）前記ＭＯＳＦＥＴのそれぞれのゲート電極は、第１部分および第２部分から構成され、
（ｂ）前記第１部分と前記第２部分は交差しており、
（ｃ）前記第１部分と前記第２部分はそれぞれ複数あることを特徴とする半導体装置。
【請求項２】
前記一対のＭＯＳＦＥＴはカレントミラー回路に使用されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１部分と前記第２部分は直交していることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置は電力増幅回路および制御回路を含み、
前記制御回路は前記一対のＭＯＳＦＥＴを含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
電力増幅回路および制御回路を含む半導体装置であって、
（ａ）前記制御回路は同一形状のアクティブ領域とゲート電極を有する一対のＭＯＳＦＥＴを含み、
（ｂ）前記ＭＯＳＦＥＴのそれぞれのゲート電極は第１部分および第２部分から構成され、
（ｃ）前記第１部分と前記第２部分は交差しており、
（ｄ）前記第１部分と前記第２部分はそれぞれ複数あることを特徴とする半導体装置。
【請求項６】
前記一対のＭＯＳＦＥＴはカレントミラー回路に使用されることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１部分と前記第２部分は直交していることを特徴とする請求項５記載の半導体装置。
【請求項８】
電力増幅回路および制御回路を含む無線通信装置であって、
（ａ）前記制御回路は同一形状のアクティブ領域とゲート電極を有する一対のＭＯＳＦＥＴを含み、
（ｂ）前記ＭＯＳＦＥＴのそれぞれのゲート電極は第１部分および第２部分から構成され、
（ｃ）前記第１部分と前記第２部分は交差しており、
（ｄ）前記第１部分と前記第２部分はそれぞれ複数あることを特徴とする無線通信装置。
【請求項９】
前記第１部分と前記第２部分は直交していることを特徴とする請求項８記載の無線通信装置。
【請求項１０】
前記無線通信装置は携帯電話であることを特徴とする請求項８記載の無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いた無線通信装置に関し、特に、一対のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む半導体装置およびそれを用いた無線通信装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
カレントミラー回路および差動増幅回路は、熱平衡に優れたものとするために、例えば、半導体チップ（以下、「チップ」という）上に形成された２個の同一特性のＭＯＳＦＥＴから構成される。これら回路のペアを構成する一対のＭＯＳＦＥＴ（ペアＦＥＴ）には、その特性が揃っていること、すなわちペア性の良好なことが要求される。
【０００３】
このような一対のＭＯＳＦＥＴを含むカレントミラー回路などは、例えば、携帯電話用の高周波電力増幅器（以下、「パワーアンプ」という）のアナログ制御回路に用いられる。
【０００４】
特開平５−２３５３３９号公報（特許文献１）には、駆動電流の大きいトランジスタを得るために、ゲート電極の平面形状を十字にするとともに、そのゲート電極で区画された４つの不純物領域のうち２領域をソース領域、他の２領域をドレイン領域としたＭＩＳトランジスタが開示されている。
【０００５】
また、特開平３−１９２４０号公報（特許文献２）には、対称性の良いトランジスタを得るために、十字型のゲート電極を形成し、そのゲート電極で区切られた４つの素子領域を得た後、対角の位置にある領域を１つはソースとし、１つはドレインとして接続したＭＯＳトランジスタが開示されている。
【特許文献１】特開平５−２３５３３９号公報
【特許文献２】特開平３−１９２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
アナログ制御回路にＭＯＳＦＥＴを用いる場合、カレントミラー回路や差動増幅回路において一対のＭＯＳＦＥＴの配置は、最小面積の範囲内で一対のＭＯＳＦＥＴを対称なレイアウトで配置することで、隣接する素子特性のマッチングばらつきを低減するのが標準設計手法となっている。
【０００７】
図１および図２は、本発明者が検討した一対のＭＯＳＦＥＴ１００、２００の平面図である。図中、符号１０ａ、１０ｂはＭＯＳＦＥＴ、符号１１はゲート電極、符号１２はソース・ドレイン電極、符号１３はダミーゲート、符号１４はアクティブ領域、符号１５は非アクティブ領域となるアイソレーション領域である。なお、図示しない金属配線によってＭＯＳＦＥＴ１０ａ、１０ｂは接続されて、一対のＭＯＳＦＥＴ１００、２００を構成する。
【０００８】
図１の一対のＭＯＳＦＥＴ１００および図２の一対のＭＯＳＦＥＴ２００は、共に、近傍に配置された２個の同一特性のＭＯＳＦＥＴ１０ａ、１０ｂから構成される。それらＭＯＳＦＥＴ１０ａ、１０ｂは、互いにレイアウトが同一形状のアクティブ領域１４とゲート電極１１を有している。図１および図２では、アクティブ領域１４を区切るように細長い矩形状のゲート電極１１が設けられており、その区切られたアクティブ領域１４内にはソース・ドレイン電極１２が設けられている。
【０００９】
このように、カレントミラー回路や差動増幅回路に用いる一対のＭＯＳＦＥＴのレイアウトは、ＭＯＳＦＥＴ１０ａのゲート電極１１と、ＭＯＳＦＥＴ１０ｂのゲート電極１１とが平行配置となるようにしている。また、ゲート電極１１の寸法制御性を向上するために、ＭＯＳＦＥＴ１０ａ、１０ｂの外側に、ゲート電極１１と同一形状のダミーゲート１３が平行配置されている。
【００１０】
これら一対のＭＯＳＦＥＴ１００、２００は、ＭＯＳＦＥＴ１０ａ、１０ｂがそれぞれ同一のパターン形状であり、近傍に配置されることから、ゲート電極１１およびアクティブ領域１４の半導体領域の深さ（拡散深さ）などの構造も同一となると考えられる。
【００１１】
しかしながら、実際に形成された一対のＭＯＳＦＥＴは、そのペア性が必ずしも良好でない、すなわち一対のＭＯＳＦＥＴの特性にばらつき（以下、「相対バラツキ」という）が生じる場合がある。ここで、相対バラツキは、アナログ回路特性と同様に、ゲート幅（Ｗ）とゲート長（Ｌ）の積が大きいほど特性ばらつきが少ないという一般的なエリア則に従うことが分かっている。したがって、相対バラツキを低減するには、ゲート幅とゲート長を可能な範囲で最大化することが必要となる。
【００１２】
本発明者が検討した一対のＭＯＳＦＥＴ１００、２００のように、ＭＯＳＦＥＴ１０ａのゲート電極１１およびＭＯＳＦＥＴ１０ｂのゲート電極１１を平行配置とした場合、素子面積あたりのゲート幅が小さく、相対バラツキの低減には不十分である。また、ＭＯＳＦＥＴ１０ａ、１０ｂのゲート電極１１のそれぞれを平行配置した場合、単に、ゲート幅およびゲート長を大きくすると、一対のＭＯＳＦＥＴの素子面積が増大してしまう。さらに、相対バラツキの低減に十分なゲート幅を確保し、ＭＯＳＦＥＴ１０ａ、１０ｂのゲート電極１１のそれぞれを平行配置した場合、無駄な面積が生じ、すなわちチップ内には一対のＭＯＳＦＥＴ１００、２００およびそれとは別の素子が形成される領域以外に素子が形成されない領域が生じてしまう。
【００１３】
このように素子のレイアウトによって相対バラツキを低減する、すなわちペア性を向上するには、単位面積当たりのゲート幅とゲート長を最大化する必要があるが、一対のＭＯＳＦＥＴのそれぞれのゲート電極を平行配置した場合では、チップ面積が増加するという問題が生じてしまう。
【００１４】
本発明の目的は、一定のペア性を確保しながら、一対のＭＯＳＦＥＴの素子面積を縮小させることのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明による半導体装置は、同一形状のアクティブ領域とゲート電極を有する一対のＭＯＳＦＥＴを含み、前記ＭＯＳＦＥＴのそれぞれのゲート電極は、第１部分および第２部分から構成され、前記第１部分と前記第２部分は交差しており、前記第１部分と前記第２部分はそれぞれ複数あるものとする。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
本発明の半導体装置によれば、一定のペア性を確保しながら、一対のＭＯＳＦＥＴの素子面積を縮小させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、説明を容易にするために、平面図にハッチングを付す場合がある。
【００２１】
（実施の形態１）
図３は本発明の実施の形態１における一対のＭＯＳＦＥＴを含む携帯電話用パワーアンプ（半導体装置）１Ｃのブロック図であり、図４は図３に示すアナログ制御回路３の要部の回路図である。
【００２２】
図３では、例えば、９００ＭＨｚ帯と１．９ＧＨｚ帯との２つの周波数帯で使用可能なパワーアンプ１Ｃが示されている。このパワーアンプ１Ｃは、９００ＭＨｚ帯の信号を取り扱う電力増幅回路２Ａと、１．９ＧＨｚ帯の信号を取り扱う電力増幅回路２Ｂとを有している。また、電力増幅回路２Ａ、２Ｂ共通のアナログ制御回路３をパワーアンプ１Ｃは有している。
【００２３】
電力増幅回路２Ａは、入力端子４ａと出力端子５ａとの間に、３段の増幅段２Ａ１、２Ａ２、２Ａ３およびそれぞれの整合回路２ＡＭ１、２ＡＭ２、２ＡＭ３を有している。また、電力増幅回路２Ｂは、入力端子４ｂと出力端子５ｂとの間に、３段の増幅段２Ｂ１、２Ｂ２、２Ｂ３およびそれぞれの整合回路２ＢＭ１、２ＢＭ２、２ＢＭ３を有している。また、アナログ制御回路３は、電源制御回路３Ａ１およびバイアス電圧生成回路３Ａ２からなる制御回路３Ａと、バイアス回路３Ｂとを有している。
【００２４】
このように、半導体装置であるパワーアンプ１Ｃには、電力増幅回路２Ａ、２Ｂ、およびアナログ制御回路３が含まれている。すなわち、無線通信装置である携帯電話には、パワーアンプ１Ｃに形成された電力増幅回路２Ａ、２Ｂ、およびアナログ制御回路３が含まれている。小型化・軽量化の無線通信装置に用いられるパワーアンプなどの半導体装置には、搭載するチップの面積が小さいことが望まれている。
【００２５】
このアナログ制御回路３は、図４に示すように、カレントミラー回路、バイアス回路などから構成されている。図中、破線で囲まれた領域Ａ、Ｂ、Ｃ、Ｄには、一対のＭＯＳＦＥＴが含まれている。これら一対のＭＯＳＦＥＴは、熱平衡に優れたものとするために、チップ上に形成された２個の同一特性のＭＯＳＦＥＴから構成される。
【００２６】
図４で示したように、アナログ制御回路３内には一対のＭＯＳＦＥＴが、領域Ａ、Ｂ、Ｃ、Ｄに存在するように、複数存在する。このため、チップ内バラツキを低減するためには、パワーアンプを構成するチップ内においてできるだけ一対のＭＯＳＦＥＴは近傍に配置させておくことが望ましい。
【００２７】
図５は本発明の実施の形態１における一対のＭＯＳＦＥＴ５０の平面図であり、図６は図５の一対のＭＯＳＦＥＴ５０に配線パターンを加えた平面図である。
【００２８】
図５および図６に示すように、一対のＭＯＳＦＥＴ５０は、電流比が１：１となるように互いの特性が同一に形成されたＭＯＳＦＥＴ１０ａおよびＭＯＳＦＥＴ１０ｂから構成されている。このため、ＭＯＳＦＥＴ１０ａのアクティブ領域１４とＭＯＳＦＥＴ１０ｂのアクティブ領域１４は、同一形状となっており、その平面形状は正方形となっている。また、ＭＯＳＦＥＴ１０ａのゲート電極１１とＭＯＳＦＥＴ１０ｂのゲート電極１１は、同一形状となっており、平面形状が網状となっている。
【００２９】
ＭＯＳＦＥＴ１０ａ、１０ｂのそれぞれのゲート電極１１は、一方向に延在する第１部分１１ａと、一方向と交差する方向に延在する第２部分１１ｂから構成されている。このゲート電極１１の第１部分１１ａと第２部分１１ｂはそれぞれ複数あり、また、その長さは同一となっている。具体的には、図５および図６に示すように、ＭＯＳＦＥＴ１０ａでは、第１部分１１ａが２つ、第２部分１１ｂが２つあり、それら第１部分１１ａと第２部分１１ｂとが直交しており、ゲート電極１１の平面形状が網状となっている。また、ＭＯＳＦＥＴ１０ｂも同様である。このため、ＭＯＳＦＥＴ１０ａ、１０ｂのそれぞれのアクティブ領域１４は９つの領域に区画される。すなわち、ゲート電極１１を網状構造とし、かつ、ゲート電極１１を共通にした電気的に並列な複数の単位ＭＯＳＦＥＴ（ＭＯＳＦＥＴの最小単位）を縦横に配置している。
【００３０】
アクティブ領域１４が区画されてなる９つの領域がソース・ドレイン領域となっており、ソース・ドレイン領域の平面形状は、図５および図６では、正方形の場合が示されている。ソース領域はソース電極配線１６とソースコンタクト１６ａを介して電気的に接続され、また、ドレイン領域はドレイン電極配線１７とドレインコンタクト１７ａを介して電気的に接続されている。なお、引き出し部分の配線となるソース電極配線１６、ドレイン電極配線１７は適当な位置から効率よく取り出すことができる。
【００３１】
ここで、ソース領域とドレイン領域との間のゲート電極１１の寸法をゲート長（Ｌ）とし、ソース領域あるいはドレイン領域と沿うゲート電極１１の寸法をゲート幅（Ｗ）とする。
【００３２】
９つの領域の外周、すなわちアクティブ領域１４と非アクティブ領域であるアイソレーション領域１５の境界には、ダミーゲート１３が配置されている。このダミーゲート１３はゲート電極１１の寸法制御性を向上するためにゲート電極１１を囲むように配置され、ゲート電極１１と電気的に接続されている。
【００３３】
図７〜図９は、それぞれ図６のＡ−Ａ’線、Ｂ−Ｂ’線、およびＣ−Ｃ’線の断面図である。
【００３４】
図７〜図９に示すように、例えばｐ型単結晶シリコンからなる半導体基板２０には、ｐ−型エピタキシャル層２１が形成されている。そのｐ−型エピタキシャル層２１には、アイソレーション領域１５となる酸化シリコン膜２５の間にｐ型もしくはｎ型のウエル２２が形成されている。このウエル２２上には、ゲート酸化膜３１を介して例えばポリシリコンからなるゲート電極１１が形成されている。このゲート電極１１両側下のウエル２２には、ｐ−型もしくはｎ−型の半導体領域からなるオフセット層２３が形成されている。また、ゲート電極１１の両側壁には酸化シリコン膜からなるサイドスペーサ２７が形成されている。このサイドスペーサ２７を備えたゲート電極１１両側下のオフセット層２３にはｐ＋型もしくはｎ＋型の半導体領域からなるコンタクト層２４が形成されている。また、ゲート電極１１上には例えばタングステンシリサイドからなるシリサイド層３２が形成されている。
【００３５】
また、ゲート電極１１およびダミーゲート１３を覆うように形成されたパッシベーション膜３０には、ソース電極配線１６、ソースコンタクト１６ａ、ドレイン電極配線１７、およびドレインコンタクト１７ａが、例えば多層配線技術を用いて形成されている。
【００３６】
ＭＯＳＦＥＴ１０ｂは、例えば、図７のＭＯＳＦＥＴ（Ｑ１、Ｑ２）のように最小単位のＭＯＳＦＥＴ（単位ＭＯＳＦＥＴ）が並列接続されて構成されている。すなわち、ＭＯＳＦＥＴ１０ｂでは、ゲート電極１１を網状構造とし、かつ、ゲート電極１１を共通にした電気的に並列な複数の単位ＭＯＳＦＥＴを縦横に配置されている。
【００３７】
このようなＭＯＳＦＥＴ１０ｂは、一般的な半導体装置の製造技術によって製造することができる。また、ＭＯＳＦＥＴ１０ａの各製造工程はＭＯＳＦＥＴ１０ｂの各製造工程と同一である。また、アクティブ領域１４とアイソレーション領域１５との境界で形成されているダミーゲート１３は、ゲート電極１１と同一工程で形成されている。
【００３８】
したがって、一対のＭＯＳＦＥＴ５０は、ＭＯＳＦＥＴ１０ａ、１０ｂがそれぞれ同一のパターン形状であり、また同一工程で近傍に配置されることから、ゲート電極１１およびアクティブ領域１４の半導体領域の深さ（拡散深さ）などの構造が同一となる。
【００３９】
図１０は本発明の実施の形態１における一対のＭＯＳＦＥＴ５０、および本発明者が検討した一対のＭＯＳＦＥＴ１００のペア性を比較した説明図である。図の横軸はゲート幅（Ｗ）とゲート長（Ｌ）の積（１／√（ＷＬ））、縦軸は相対バラツキ（３σ）が示されている。また、チャネルをＮ型、ゲート電圧（Ｖｇ）を１．３Ｖ、ゲート幅（Ｗ）を５〜５０μｍ、ゲート長（Ｌ）を１〜５μｍとした。
【００４０】
図１０に示すように、一対のＭＯＳＦＥＴ５０および一対のＭＯＳＦＥＴ１００の両者とも、ゲート幅（Ｗ）とゲート長（Ｌ）の積が大きいほど相対バラツキ（３σ）が小さくなり、一般的なエリア則に従うことがわかる。また、両者とも同程度のペア性であることがわかる。このように一対のＭＯＳＦＥＴ５０および一対のＭＯＳＦＥＴ１００のペア性が同程度となることは、特性上、一定のペア性を確保するのに必要である。しかしながら、この一定のペア性を確保するために、本実施の形態１における一対のＭＯＳＦＥＴ５０と、本発明者が検討した一対のＭＯＳＦＥＴ１００とでは素子面積が異なる。以下に、図１１を参照して説明する。
【００４１】
図１１は本発明の実施の形態１における一対のＭＯＳＦＥＴ５０、および本発明者が検討した一対のＭＯＳＦＥＴ１００、２００のゲート幅を９．６μｍから２４μｍを例として同一にした場合の素子面積を比較した表であり、種々の条件による結果が（ａ）〜（ｃ）に示されている。ここで、図１１の表中のパラメータは、ＭＯＳＦＥＴ１００、ＭＯＳＦＥＴ２００、およびＭＯＳＦＥＴ５０に対応するそれぞれの図１、図２、および図５中に示されている。符号Ｌはゲート長、符号Ｓは隣り合うアクティブ領域１４間の寸法、符号Ｘは一方向に延在するゲート電極１１によって区画されたアクティブ領域１４の、前記一方向と交差する他方向の寸法、符号Ｗはアクティブ領域１４の前記一方向の寸法、符号Ｄは前記他方向におけるアクティブ領域１４からダミーゲート１３を含めた寸法、符号ａはアイソレーション領域１５上のゲート電極１１およびダミーゲート１３の寸法である。
【００４２】
図１１の表に示すように、本発明者が検討した一対のＭＯＳＦＥＴ１００、および一対のＭＯＳＦＥＴ２００と比較して、本実施の形態１における一対のＭＯＳＦＥＴ５０は、素子面積が縮小されている。
【００４３】
また、図１１（ｃ）の素子面積に対して図１１（ｂ）の素子面積、さらに図１１（ａ）のように素子面積が全体的に大きくなるに従い、一対のＭＯＳＦＥＴ１００と一対のＭＯＳＦＥＴ５０との差が大きくなる。例えば、パワーアンプ１Ｃに、本発明者が検討した一対のＭＯＳＦＥＴ１００を用いていた場合、その素子面積が大きければ大きいほど、本実施の形態１における一対のＭＯＳＦＥＴ５０に置き換えたときに、より素子面積を縮小することができる。
【００４４】
したがって、本実施の形態１における一対のＭＯＳＦＥＴ５０をパワーアンプ１Ｃに適用した場合、素子面積が縮小した分を、ゲート長の拡大に振り分けることで、相対バラツキの低減、すなわちペア性を向上することができる。また、ゲート長の拡大を行わず、パワーアンプ１Ｃのチップ面積を低減することができる。
【００４５】
また、図１２に示すように、パワーアンプ１Ｃのチップ内において、一対のＭＯＳＦＥＴ５０がレイアウト可能な領域３３さえあれば、その領域３３内でゲート幅が最大、すなわちペア性の高い一対のＭＯＳＦＥＴ５０をレイアウトすることができる。また、パワーアンプ１Ｃに、本発明者が検討した一対のＭＯＳＦＥＴ１００から本実施の形態１における一対のＭＯＳＦＥＴ５０に置き換えることによって、チップ内の種々の素子レイアウトの自由度が増大する。
【００４６】
また、図１１の表から、ゲート長（Ｌ）が一方向に延在するゲート電極１１によって区画されたアクティブ領域１４の、前記一方向と交差する他方向の寸法（Ｘ）の１倍以上である場合、単位面積あたりのゲート幅（Ｗ）を最大化させて、図１０で示したように、相対バラツキ（３σ）を抑えることができる。
【００４７】
このように、ゲート電極１１を網状構造とし、かつ、ゲート電極１１を共通にした電気的に並列な複数の単位ＭＯＳＦＥＴを縦横に配置することによって、一定のペア性を確保しながら、一対のＭＯＳＦＥＴの素子面積を縮小させることができる。さらに、素子面積の縮小により、チップが縮小した場合、無線通信装置である携帯電話も小型化することができる。
【００４８】
（実施の形態２）
前記実施の形態１では、本発明における一対のＭＯＳＦＥＴをアナログ制御回路を構成するカレントミラー回路に適用した場合について説明したが、本発明の実施の形態２では、差動増幅回路に適用した場合について説明する。図１３は演算増幅器（オペアンプ）の一例を示す回路図であり、図１４は図１３の差動増幅段６を詳細に示す回路図である。
【００４９】
図１３に示すように、演算増幅器は、入力端子４ａ、４ｂからの信号が差動増幅段６で増幅され、出力端子５で出力されるものである。直接信号を増幅した場合、素子間の特性バラツキや入力の微小変動によって出力に大きな変動が生じてしまうので、出力をフィードバックさせて抵抗７により増幅度を定めている。また、差動増幅段６は、バイアス端子８ａ、８ｂ、８ｃから定電流によって動作する。
【００５０】
差動増幅段６を構成する差動増幅回路９が、図１４に示されている。この差動増幅回路９は、前記実施の形態１で説明した本発明における一対のＭＯＳＦＥＴを含むものである。
【００５１】
このため、差動増幅回路を含むＩＣやＬＳＩなどの半導体装置においても、前記実施の形態１と同様の効果を得ることができる。すなわち、一定のペア性を確保しながら、一対のＭＯＳＦＥＴの素子面積を縮小させることができる。また、本発明における一対のＭＯＳＦＥＴを、差動増幅回路を含む半導体装置に適用した場合、素子面積が縮小した分を、ゲート長の拡大に振り分けることで、相対バラツキの低減、すなわちペア性を向上することができる。
【００５２】
（実施の形態３）
本発明の実施の形態３における一対のＭＯＳＦＥＴ５１は、例えば、前記実施の形態１で示したようにカレントミラー回路に適用される。図１５は本発明の実施の形態３における一対のＭＯＳＦＥＴ５１の平面図であり、図１６は図１５の一対のＭＯＳＦＥＴ５１に配線パターンを加えた平面図である。
【００５３】
図１５および図１６に示すように、前記実施の形態１では一対のＭＯＳＦＥＴ５０のアクティブ領域１４およびソース・ドレイン領域の平面形状が正方形であったが、本実施の形態３では一対のＭＯＳＦＥＴ５１のアクティブ領域１４およびソース・ドレイン領域の平面形状が長方形である点が相違する。
【００５４】
一対のＭＯＳＦＥＴ５１は、電流比が１：１となるように互いの特性が同一に形成されたＭＯＳＦＥＴ１０ａおよびＭＯＳＦＥＴ１０ｂから構成されている。ＭＯＳＦＥＴ１０ａのアクティブ領域１４とＭＯＳＦＥＴ１０ｂのアクティブ領域１４は、同一形状となっており、その平面形状は長方形となっている。また、ＭＯＳＦＥＴ１０ａのゲート電極１１とＭＯＳＦＥＴ１０ｂのゲート電極１１は、同一形状となっており、平面形状が網状となっている。
【００５５】
ＭＯＳＦＥＴ１０ａ、１０ｂのそれぞれのゲート電極１１は、一方向に延在する第１部分１１ａと、一方向と交差する方向に延在する第２部分１１ｂから構成されている。このゲート電極１１の第１部分１１ａと第２部分１１ｂはそれぞれ複数ある。平面形状が長方形のアクティブ領域１４をゲート電極１１が区画するように配置されるため、アクティブ領域１４の長辺方向に沿って第１部分１１ａが配置され、短辺方向にそって第２部分１１ｂが配置される。したがって、第１部分１１ａが第２部分１１ｂより長いものとなる。
【００５６】
ゲート電極１１によって、アクティブ領域１４が区画されてなる９つの領域がソース・ドレイン領域となり、ソース・ドレイン領域の平面形状は、長方形となる。ソース領域はソース電極配線１６とソースコンタクト１６ａを介して電気的に接続され、また、ドレイン領域はドレイン電極配線１７とドレインコンタクト１７ａを介して電気的に接続されている。
【００５７】
このようにソース・ドレイン領域の平面形状を長方形とし、それぞれのソース・ドレイン領域に接する平面形状が網状のゲート電極１１を縦横の長さを異ならせても、前記実施の形態１と同様の効果を得ることができる。
【００５８】
（実施の形態４）
本発明の実施の形態４における一対のＭＯＳＦＥＴ５２、５３は、例えば、前記実施の形態１で示したようにカレントミラー回路に適用される。図１７は本発明の実施の形態４における一対のＭＯＳＦＥＴ５２の平面図であり、図１８は本発明の実施の形態４における他の一対のＭＯＳＦＥＴ５３の平面図である。
【００５９】
前記実施の形態１では図５および図７を参照して、ゲート電極１１の寸法制御性を向上するために、アクティブ領域１４と非アクティブ領域であるアイソレーション領域１５との境界でダミーゲート１３が形成されている場合について説明した。本実施の形態４では、その境界ではダミーゲート１３を形成しない場合について説明する。
【００６０】
図１７では、アクティブ領域１４の外側、すなわち非アクティブ領域であるアイソレーション領域１５にダミーゲート１３が設けられている。このようにダミーゲート１３を設けても、前記実施の形態１と同様の効果を得ることができ、更に、アクティブ領域１４におけるダミーゲート１３の面積を削減することができる。発振周波数などに制限がある場合は図１７の形態によりゲート容量を低減することができる。
【００６１】
また、図１８では、アクティブ領域１４の内側にダミーゲート１３が設けられている。このようにダミーゲート１３を設けても、前記実施の形態１と同様の効果を得ることができ、ゲート容量を必要とする場合などに図１８の形態を実施できる。
【００６２】
（実施の形態５）
本発明の実施の形態５における一対のＭＯＳＦＥＴ５４は、例えば、前記実施の形態１で示したようにカレントミラー回路に適用される。図１９は本発明の実施の形態５における一対のＭＯＳＦＥＴ５４の平面図であり、図２０は図１９の一対のＭＯＳＦＥＴ５４に配線パターンを加えた平面図である。
【００６３】
図１９および図２０に示すように、前記実施の形態１の一対のＭＯＳＦＥＴ５０と同様に、本実施の形態５の一対のＭＯＳＦＥＴ５４は、電流比が１：１となるように互いの特性が同一に形成されたＭＯＳＦＥＴ１０ａおよびＭＯＳＦＥＴ１０ｂから構成されている。しかしながら、本実施の形態５における一対のＭＯＳＦＥＴ５４では、近傍するＭＯＳＦＥＴ１０ａとＭＯＳＦＥＴ１０ｂのそれぞれのアクティブ領域１４間にアイソレーション領域１５が設けられておらず、ＭＯＳＦＥＴ１０ａとＭＯＳＦＥＴ１０ｂとが接している。
【００６４】
このようにＭＯＳＦＥＴ１０ａとＭＯＳＦＥＴ１０ｂとが接することによっても、前記実施の形態１と同様の効果を得ることができ、更に、一対のＭＯＳＦＥＴ５４の素子面積を縮小させることができる。
【００６５】
（実施の形態６）
本発明の実施の形態６における一対のＭＯＳＦＥＴ５５は、例えば、前記実施の形態１で示したようにカレントミラー回路に適用される。図２１は本発明の実施の形態６における一対のＭＯＳＦＥＴ５５の平面図であり、図２２は図２１の一対のＭＯＳＦＥＴ５５に配線パターンを加えた平面図である。
【００６６】
図２１および図２２に示すように、前記実施の形態１の一対のＭＯＳＦＥＴ５０と同様に、本実施の形態６の一対のＭＯＳＦＥＴ５５は、ゲート電極１１のゲート幅が同一のＭＯＳＦＥＴ１０ａおよびＭＯＳＦＥＴ１０ｂから構成されている。しかしながら、本実施の形態６における一対のＭＯＳＦＥＴ５５では、ＭＯＳＦＥＴ１０ａとＭＯＳＦＥＴ１０ｂそれぞれのアクティブ領域１４の平面形状が異なるものとなっている。具体的には、ゲート電極１１によって区画されたＭＯＳＦＥＴ１０ａのアクティブ領域１４には、ソース領域が８つ、ドレイン領域が７つに振り分けられている。一方、ゲート電極１１によって区画されたＭＯＳＦＥＴ１０ｂのアクティブ領域１４には、７つ、ドレイン領域が７つに振り分けられている。
【００６７】
ＭＯＳＦＥＴ１０ａとＭＯＳＦＥＴ１０ｂのゲート電極１１の一方向が平行であるためピエゾ効果を考慮に入れる必要がなく、ＭＯＳＦＥＴ１０ａとＭＯＳＦＥＴ１０ｂのそれぞれのゲート幅が同一であれば、ソース・ドレイン領域の数が同一とならなくても良い。この場合においても前記実施の形態１と同様の効果を得ることができる。
【００６８】
（実施の形態７）
本発明の実施の形態７における一対のＭＯＳＦＥＴ５６は、例えば、前記実施の形態１で示したようにカレントミラー回路に適用される。図２３は本発明の実施の形態７における一対のＭＯＳＦＥＴ５６の平面図であり、図２４は図２３の一対のＭＯＳＦＥＴ５６に配線パターンを加えた平面図である。
【００６９】
前記実施の形態１における一対のＭＯＳＦＥＴ５０は、電流比が１：１となるように各ＭＯＳＦＥＴ１０ａ、１０ｂのゲート電極１１およびアクティブ領域１４の形状が同一、またゲート電極１１のゲート幅が同一であった。しかしながら、図２３および図２４に示すように、本実施の形態７における一対のＭＯＳＦＥＴ５６は、電流比が１：３となるように各ＭＯＳＦＥＴ１０ａ、１０ｂのゲート電極１１およびアクティブ領域１４の形状が異なり、またゲート電極１１のゲート幅が異なる。
【００７０】
このようにＭＯＳＦＥＴ１０ａとＭＯＳＦＥＴ１０ｂの電流比が１：３であっても、前記実施の形態１と同様の効果を得ることができる。この比率は１：１〜１：５なら前記実施の形態１と同様の効果となる。
【００７１】
（実施の形態８）
本発明の実施の形態８における一対のＭＯＳＦＥＴ５７は、例えば、前記実施の形態１で示したようにカレントミラー回路に適用される。図２５は本発明の実施の形態８における一対のＭＯＳＦＥＴ５７の平面図である。
【００７２】
前記実施の形態１における一対のＭＯＳＦＥＴ５０では、アクティブ領域１４と非アクティブ領域であるアイソレーション領域１５の境界に、ゲート電極１１と電気的に接続されたダミーゲート１３が配置されていた。しかしながら、本実施の形態８における一対のＭＯＳＦＥＴ５７では、ダミーゲート１３が、ゲート電極１１の寸法制御性を向上するためにゲート電極１１を囲むように配置されているが、ゲート電極１１とは電気的に接続されておらず、また、アイソレーション領域１５上のみに形成されている。
【００７３】
このようにダミーゲート１３とゲート電極１１とを電気的に接続していなくとも、前記実施の形態１と同様の効果を得ることができ、更に、アクティブ領域１４におけるダミーゲート１３の面積を削減することができる。
【００７４】
（実施の形態９）
本発明の実施の形態９における一対のＭＯＳＦＥＴ５８は、例えば、前記実施の形態１で示したようにカレントミラー回路に適用される。図２６は本発明の実施の形態９における一対のＭＯＳＦＥＴ５８を含む半導体装置の平面図である。なお、図２６には、前記実施の形態１で示した一対のＭＯＳＦＥＴ５０も併せて示している。
【００７５】
例えばアナログ制御回路では、種々のカレントミラー回路が適用されるため、それぞれに併せた特性の一対のＭＯＳＦＥＴが同一チップ内に形成される。このため、図２６に示すように、一対のＭＯＳＦＥＴ５０の素子面積と、一対のＭＯＳＦＥＴ５８の素子面積が異なる場合がある。
【００７６】
このように素子面積の異なる一対のＭＯＳＦＥＴをチップ内にレイアウトしても、前記実施の形態１と同様の効果を得ることができ、更に、チップ内のレイアウト可能な領域に、素子面積の異なる一対のＭＯＳＦＥＴを効率良くレイアウトすることによって、チップ面積を低減することができる。
【００７７】
（実施の形態１０）
本発明の実施の形態１０における一対のＭＯＳＦＥＴ５９は、例えば、前記実施の形態１で示したようにカレントミラー回路に適用される。図２７は本発明の実施の形態１０における一対のＭＯＳＦＥＴ５９を含む半導体装置の平面図である。なお、図２７には、前記実施の形態１で示した一対のＭＯＳＦＥＴ５０も併せて示している。
【００７８】
例えばパワーアンプのアナログ制御回路に用いられるカレントミラー回路では、よりペア性の良い一対のＭＯＳＦＥＴが必要となってくる場合がある。このため、図２７に示すように、一対のＭＯＳＦＥＴ５０の素子面積より、一対のＭＯＳＦＥＴ５８の素子面積が大きくなってしまうが、あるカレントミラー回路では、一対のＭＯＳＦＥＴ５８のゲート電極１１のゲート幅を大きくすることによって、ペア性を向上することができる。
【００７９】
このようにペア性の異なる一対のＭＯＳＦＥＴをチップ内にレイアウトしても前記実施の形態１と同様の効果を得ることができる。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８１】
例えば、前記実施の形態で示したゲート電極を網状に配置した一対のＭＯＳＦＥＴと共に、本発明者が検討したゲート電極を平行配置した一対のＭＯＳＦＥＴを同一チップ上に形成した半導体装置にも適用することができる。
【００８２】
例えば、一対のＭＯＳＦＥＴが用いられるアナログ回路の精度向上には、そのペア性の向上が必須となる。したがって、差動増幅回路やカレントミラー回路などを含むＩＣおよびＬＳＩなどの半導体装置のすべてに適用することができる。
【産業上の利用可能性】
【００８３】
本発明は、半導体装置およびそれを用いた無線通信装置に幅広く利用されるものである。
【図面の簡単な説明】
【００８４】
【図１】本発明者が検討した一対のＭＯＳＦＥＴの一例を示す平面図である。
【図２】本発明者が検討した一対のＭＯＳＦＥＴの他の一例を示す平面図である。
【図３】本発明の実施の形態１における一対のＭＯＳＦＥＴを含む携帯電話用パワーアンプのブロック図である。
【図４】図３に示すアナログ制御回路の要部の回路図である。
【図５】本発明の実施の形態１における一対のＭＯＳＦＥＴの平面図である。
【図６】図５の一対のＭＯＳＦＥＴに配線パターンを加えた平面図である。
【図７】図６のＡ−Ａ’線の断面図である。
【図８】図６のＢ−Ｂ’線の断面図である。
【図９】図６のＣ−Ｃ’線の断面図である。
【図１０】本発明の実施の形態１における一対のＭＯＳＦＥＴ、および本発明者が検討した一対のＭＯＳＦＥＴのペア性を比較した説明図である。
【図１１】本発明の実施の形態１における一対のＭＯＳＦＥＴ、および本発明者が検討した一対のＭＯＳＦＥＴのゲート幅を同一にした場合の素子面積を比較した表であり、種々の条件による結果が（ａ）〜（ｃ）に示されている。
【図１２】チップ内でレイアウト可能なスペースを示す説明図である。
【図１３】演算増幅器（オペアンプ）の一例を示す回路図である。
【図１４】図１３の増幅段を詳細に示す回路図である。
【図１５】本発明の実施の形態３における一対のＭＯＳＦＥＴの平面図である。
【図１６】図１５の一対のＭＯＳＦＥＴに配線パターンを加えた平面図である。
【図１７】本発明の実施の形態４における一対のＭＯＳＦＥＴの平面図である。
【図１８】本発明の実施の形態４における他の一対のＭＯＳＦＥＴの平面図である。
【図１９】本発明の実施の形態５における一対のＭＯＳＦＥＴの平面図である。
【図２０】図１９の一対のＭＯＳＦＥＴに配線パターンを加えた平面図である。
【図２１】本発明の実施の形態６における一対のＭＯＳＦＥＴの平面図である。
【図２２】図２１の一対のＭＯＳＦＥＴに配線パターンを加えた平面図である。
【図２３】本発明の実施の形態７における一対のＭＯＳＦＥＴの平面図である。
【図２４】図２３の一対のＭＯＳＦＥＴに配線パターンを加えた平面図である。
【図２５】本発明の実施の形態８における一対のＭＯＳＦＥＴの平面図である。
【図２６】本発明の実施の形態９における一対のＭＯＳＦＥＴの平面図である。
【図２７】本発明の実施の形態１０における一対のＭＯＳＦＥＴの平面図である。
【符号の説明】
【００８５】
１Ｃ    パワーアンプ
２Ａ    電力増幅回路
２Ａ１、２Ａ２、２Ａ３  増幅段
２ＡＭ１、２ＡＭ２、２ＡＭ３  整合回路
２Ｂ    電力増幅回路
２Ｂ１、２Ｂ２、２Ｂ３  増幅段
２ＢＭ１、２ＢＭ２、２ＢＭ３  整合回路
３      アナログ制御回路
３Ａ    制御回路
３Ａ１  電源制御回路
３Ａ２  バイアス電圧生成回路
３Ｂ    バイアス回路
４ａ、４ｂ  入力端子
５、５ａ、５ｂ  出力端子
６      差動増幅段
７      抵抗
８ａ、８ｂ、８ｃ  バイアス端子
９      差動増幅回路
１０ａ、１０ｂ  ＭＯＳＦＥＴ
１１    ゲート電極
１１ａ  第１部分
１１ｂ  第２部分
１２    ソース・ドレイン電極
１３    ダミーゲート
１４    アクティブ領域
１５    アイソレーション領域
１６    ソース電極配線
１６ａ  ソースコンタクト
１７    ドレイン電極配線
１７ａ  ドレインコンタクト
２０    半導体基板
２１    ｐ−型エピタキシャル層
２２    ウエル
２３    オフセット層
２４    コンタクト層
２５    酸化シリコン膜
２７    サイドスペーサ
３０    パッシベーション膜
３１    ゲート酸化膜
３２    シリサイド層
３３    領域
５０、５１、５２、５３、５４、５５、５６、５７、５８、５９  一対のＭＯＳＦＥＴ
１００、２００  一対のＭＯＳＦＥＴ
Ｑ１、Ｑ２  ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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