(57)【要約】【課題】チップ面積の増加を抑えつつ、半導体集積回路のエレクトロマイグレーション耐性を向上させる。【解決手段】セルＶＤＤ配線２０およびセルＶＳＳ配線２１は、互いに平行に配線され、論理セル１０、１１、１２を含むスタンダードセルに電流を供給する。上層ＶＤＤ配線３０および上層ＶＳＳ配線３１は、セルＶＤＤ配線２０およびセルＶＳＳ配線２１よりも上層に、それらに対して垂直に配線されている。上層ＶＤＤ配線３０は、セルＶＤＤ配線２０とスタックドビア４０によって接続され、上層ＶＳＳ配線３１は、セルＶＳＳ配線２１とスタックドビア４０によって接続されている。セルＶＤＤ配線２０は、上層ＶＤＤ配線３０と重なる領域であって、スタックドビア４０が配置された部分を含む領域に、上層ＶＤＤ配線３０および上層ＶＳＳ配線３１と重ならない領域の幅よりも幅が広い幅広部分を有する。【選択図】図１
2008227130.tif 000002
【特許請求の範囲】
【請求項１】
複数のスタンダードセルが配置された半導体集積回路であって、
一方向に延び、上記複数のスタンダードセルに電流を供給する第１のセル電源配線と、
上記第１のセル電源配線に対して平行に配線され、上記複数のスタンダードセルに電流を供給する第２のセル電源配線と、
上記第１および第２のセル電源配線の上層に、上記第１および第２のセル電源配線に対して垂直に配線されており、上記第１のセル電源配線とビアによって接続された第１の上層電源配線と、
上記第１および第２のセル電源配線の上層に、上記第１および第２のセル電源配線に対して垂直に配線されており、上記第２のセル電源配線とビアによって接続された第２の上層電源配線とを備え、
上記第１のセル電源配線は、上記第１の上層電源配線と重なる領域であって、上記第１のセル電源配線と上記第１の上層電源配線とを接続するビアが配置された部分を含む領域に、上記第１および第２の上層電源配線と重ならない領域の幅よりも幅が広い第１の幅広部分を有することを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路において、
上記第１の幅広部分は、上記第２のセル電源配線側に突出するように、形成されていることを特徴とする半導体集積回路。
【請求項３】
請求項２の半導体集積回路において、
上記第１および第２のセル電源配線の間に、上記第１および第２のセル電源配線の延びる方向に上記第１の幅広部分に対して隣接して形成され、かつ、論理セルが配置されていない領域を有することを特徴とする半導体集積回路。
【請求項４】
請求項１の半導体集積回路において、
上記第１のセル電源配線は、さらに、上記第２の上層電源配線と重なる領域に、上記第１および第２の上層電源配線と重ならない領域の幅よりも幅が広い第２の幅広部分を有し、
上記第１の幅広部分と上記第２の幅広部分とは、幅および、上記第１および第２のセル電源配線に対して垂直な方向における位置が、同一であることを特徴とする半導体集積回路。
【請求項５】
請求項１および請求項４のいずれか１項の半導体集積回路において、
上記第１の幅広部分と上記第２のセル電源配線との間には、論理セルが配置されていることを特徴とする半導体集積回路。
【請求項６】
請求項５の半導体集積回路において、
上記論理セルは、入力端子にクロックが入力されるものであることを特徴とする半導体集積回路。
【請求項７】
複数種類のスタンダードセルを含むセルライブラリを用いて、複数のスタンダードセルを配置する半導体集積回路のレイアウト設計方法であって、
上記セルライブラリは、第１の幅の電源配線を有する第１のスタンダードセルと、第１の幅より広い第２の幅の電源配線を有する第２のスタンダードセルとを格納しており、
スタンダードセルを配置するセル配置領域より上層に配置する上層電源配線の配置位置と、上記上層電源配線とセル電源配線とを接続するビアの配置位置とを決定する第１のステップと、
上記セル配置領域において、配置された上記上層電源配線と重なる領域であって、上記ビアが配置された部分を含む領域の少なくとも一部を上記第２のスタンダードセルを配置する領域として決定し、上記第２のスタンダードセルを配置する領域以外を上記第１のスタンダードセルを配置する領域として決定する第２のステップと、
上記第２のステップにおける決定に基づいて、上記セルライブラリに格納された上記第１および第２のスタンダードセルを配置する第３のステップとを備えていることを特徴とするレイアウト設計方法。
【請求項８】
複数のスタンダードセルが配置された半導体集積回路であって、
一方向に延び、上記複数のスタンダードセルに電流を供給するセル電源配線と、
上記セル電源配線より上層に、上記セル電源配線に対して垂直に配線された上層電源配線と、
上記セル電源配線と上記上層電源配線との間の複数の配線層にそれぞれ設けられた複数の配線を有し、上記セル電源配線と上記上層電源配線とを接続するスタックドビア構造とを備え、
上記複数の配線は、設けられた配線層における信号配線の配線方向に応じて異なる形状を有していることを特徴とする半導体集積回路。
【請求項９】
請求項８の半導体集積回路において、
上記複数の配線は、
信号配線が上記セル電源配線と平行に配線された第１の配線層に設けられた第１の配線と、
信号配線が上記セル電源配線に対して垂直に配線された第２の配線層に設けられた第２の配線とを含み、
上記第１の配線は、上記セル電源配線に対して平行な方向の長さが上記第２の配線よりも長く、
上記第２の配線は、上記セル電源配線に対して垂直な方向の長さが上記第１の配線よりも長いことを特徴とする半導体集積回路。
【請求項１０】
第１および第２の配線層と、
上記第１の配線層に配線された電源配線と上記第２の配線層に配線された電源配線とを接続する複数のビアとを備えた半導体集積回路であって、
上記複数のビアは、千鳥状に配置されていることを特徴とする半導体集積回路。
【請求項１１】
請求項１０の半導体集積回路において、
上記複数のビアは、中心を結ぶ線分が正三角形をなすように配置された３個のビアを含むことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層構造の半導体集積回路、多層構造の半導体集積回路をスタンダードセル方式によって設計するレイアウト設計方法、および当該レイアウト設計方法によって設計された半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路における製造プロセスの微細化が進んでおり、配線幅、配線膜厚、ビア径が微細になっている。これに伴い、配線、ビアに流すことが許される許容電流密度が減少してきている。一方で、年々、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）は高速な処理を行うようになってきているため、微細化が進んでいるにもかかわらず、電流量を減少させることは難しくなっている。許容電流密度を超える量の電流が流れると、エレクトロマイグレーションによって、配線、ビアの切断等、信頼性に関わる問題が発生する。したがって、ＬＳＩの設計段階において、回路に流れる電流の量が許容電流密度に応じた制約値を満たすように、半導体集積回路をレイアウトするレイアウト設計方法が必要とされている。
【０００３】
このような従来のレイアウト設計方法として、エレクトロンマイグレーション耐性を向上させるために、流れる電流量の多い給電エリアに接続される枝電源配線の配線幅が太くなるように給電エリア毎に枝電源配線の配線幅を決定する設計方法が知られている（例えば、特許文献１参照。）。
【０００４】
また、別の従来のレイアウト設計方法として、消費電流量の大きい箇所に多数のスタックドビアを配置する設計方法が知られている（例えば、特許文献２参照。）。この方法により、エレクトロマイグレーション耐性が向上する。
【特許文献１】特開平８−２３０２９号公報
【特許文献２】特開２００５−２０９７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
流れる電流量の多い給電エリアに接続される枝電源配線の配線幅を太くする上記従来の方法は、配線の間隔に余裕がある上層のメッシュ状電源配線等に対しては有用である。しかしながら、スタンダードセルに接続された下層のセル電源配線等の配線幅を電流量に応じて太くする場合には、次のような課題が生じる。スタンダードセル内において、同一配線層に配線されるセル電源配線とその他の信号配線は、ショートしない最低限の間隔を開けて配線される必要がある。したがって、セル電源配線幅が太くされる場合を考慮して、スタンダードセルの高さを予め高くしておく等、予めすべての給電エリアのスタンダードセルを大きいサイズに設計しておく必要がある。その結果として、チップ面積が大きくなってしまう。
【０００６】
また、消費電流量の大きい箇所に多数のスタックドビアを配置する上記従来の方法には、次のような問題がある。多くのスタックドビアを配置するためにスタックドビアや上層電源配線を配置する領域を大きくした場合、信号配線が混雑することなく必要な間隔を保って配線されるよう、上層電源配線の配線ピッチを広げる必要が生じる。そして、この上層電源配線の配線ピッチを広げることによって、チップ面積が大きくなってしまう。
【０００７】
本発明は、上記の点に鑑み、チップ面積の増加を抑えつつ、半導体集積回路のエレクトロマイグレーション耐性を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、請求項１の発明は、
複数のスタンダードセルが配置された半導体集積回路であって、
一方向に延び、上記複数のスタンダードセルに電流を供給する第１のセル電源配線と、
上記第１のセル電源配線に対して平行に配線され、上記複数のスタンダードセルに電流を供給する第２のセル電源配線と、
上記第１および第２のセル電源配線の上層に、上記第１および第２のセル電源配線に対して垂直に配線されており、上記第１のセル電源配線とビアによって接続された第１の上層電源配線と、
上記第１および第２のセル電源配線の上層に、上記第１および第２のセル電源配線に対して垂直に配線されており、上記第２のセル電源配線とビアによって接続された第２の上層電源配線とを備え、
上記第１のセル電源配線は、上記第１の上層電源配線と重なる領域であって、上記第１のセル電源配線と上記第１の上層電源配線とを接続するビアが配置された部分を含む領域に、上記第１および第２の上層電源配線と重ならない領域の幅よりも幅が広い第１の幅広部分を有することを特徴とする。
【０００９】
請求項１の発明によると、第１のセル電源配線は、第１の上層電源配線と重なる領域であって、第１のセル電源配線と第１の上層電源配線とを接続するビアが配置された部分を含む領域に、第１および第２の上層電源配線と重ならない領域の幅よりも幅が広い第１の幅広部分を有する。この第１の幅広部分が設けられる領域、すなわち、セル電源配線とビアの接合部分は、高いエレクトロマイグレーション耐性が求められる領域なので、この領域の配線幅を上層電源配線と重ならない領域よりも広くすることにより、小さい回路面積で効率よくエレクトロマイグレーション耐性を向上させることができる。
【００１０】
請求項２の発明は、
請求項１の半導体集積回路において、
上記第１の幅広部分は、上記第２のセル電源配線側に突出するように、形成されていることを特徴とする。
【００１１】
請求項３の発明は、
請求項２の半導体集積回路において、
上記第１および第２のセル電源配線の間に、上記第１および第２のセル電源配線の延びる方向に上記第１の幅広部分に対して隣接して形成され、かつ、論理セルが配置されていない領域を有することを特徴とする。
【００１２】
請求項３の発明によると、第１の幅広部分に対して第１および第２のセル電源配線の延びる方向に隣接する領域には、論理セルが配置されない。したがって、第１の幅広部分と、第１のセル電源配線における第１の幅広部分ではない非幅広部分と第２のセル電源配線との間の領域に配置される論理セル内の信号配線とが、ショートしない最低限の間隔を保てる。
【００１３】
請求項４の発明は、
請求項１の半導体集積回路において、
上記第１のセル電源配線は、さらに、上記第２の上層電源配線と重なる領域に、上記第１および第２の上層電源配線と重ならない領域の幅よりも幅が広い第２の幅広部分を有し、
上記第１の幅広部分と上記第２の幅広部分とは、幅および、上記第１および第２のセル電源配線に対して垂直な方向における位置が、同一であることを特徴とする。
【００１４】
請求項４の発明によると、第１の幅広部分と第２の幅広部分とは、幅および、第１および第２のセル電源配線に対して垂直な方向における位置が、同一である。したがって、第１および第２の幅広部分と第２のセル電源配線との間に配置するスタンダードセルとして、第１のセル電源配線の幅とセル電源配線に対して垂直な方向における位置とが１種類のスタンダードセルを準備すればよくなるので、準備すべきスタンダードセルの種類を少なくできる。
【００１５】
請求項５の発明は、
請求項１および請求項４のいずれか１項の半導体集積回路において、
上記第１の幅広部分と上記第２のセル電源配線との間には、論理セルが配置されていることを特徴とする。
【００１６】
請求項５の発明によると、第１の幅広部分と第２のセル電源配線との間にも、そのスペースを無駄にすることなく、論理セルが配置される。したがって、回路面積が小さく抑えられる。
【００１７】
請求項６の発明は、
請求項５の半導体集積回路において、
上記論理セルは、入力端子にクロックが入力されるものであることを特徴とする。
【００１８】
請求項６の発明によると、入力端子にクロックが入力される論理セルは、スタンダードセルの中でも消費電流量が多いので、このような論理セルを第１の幅広部分と第２のセル電源配線との間に配置することにより、エレクトロマイグレーション耐性をより効果的に向上させることができる。
【００１９】
請求項７の発明は、
複数種類のスタンダードセルを含むセルライブラリを用いて、複数のスタンダードセルを配置する半導体集積回路のレイアウト設計方法であって、
上記セルライブラリは、第１の幅の電源配線を有する第１のスタンダードセルと、第１の幅より広い第２の幅の電源配線を有する第２のスタンダードセルとを格納しており、
スタンダードセルを配置するセル配置領域より上層に配置する上層電源配線の配置位置と、上記上層電源配線とセル電源配線とを接続するビアの配置位置とを決定する第１のステップと、
上記セル配置領域において、配置された上記上層電源配線と重なる領域であって、上記ビアが配置された部分を含む領域の少なくとも一部を上記第２のスタンダードセルを配置する領域として決定し、上記第２のスタンダードセルを配置する領域以外を上記第１のスタンダードセルを配置する領域として決定する第２のステップと、
上記第２のステップにおける決定に基づいて、上記セルライブラリに格納された上記第１および第２のスタンダードセルを配置する第３のステップとを備えていることを特徴とする。
【００２０】
請求項７の発明によると、スタンダードセルを配置する前に、スタンダードセルの配置領域が、電源配線幅の種類毎に決定される。そして、この決定に基づいて配置が行われるので、再配置を行う後戻りが防止される。
【００２１】
請求項８の発明は、
複数のスタンダードセルが配置された半導体集積回路であって、
一方向に延び、上記複数のスタンダードセルに電流を供給するセル電源配線と、
上記セル電源配線より上層に、上記セル電源配線に対して垂直に配線された上層電源配線と、
上記セル電源配線と上記上層電源配線との間の複数の配線層にそれぞれ設けられた複数の配線を有し、上記セル電源配線と上記上層電源配線とを接続するスタックドビア構造とを備え、
上記複数の配線は、設けられた配線層における信号配線の配線方向に応じて異なる形状を有していることを特徴とする。
【００２２】
請求項８の発明によると、ビアに挟まれた複数の各配線層の配線の形状を配線方向に応じて異なるものとすることにより、容易に、信号配線が通る領域を大きく確保することによってチップ面積の増加を抑えつつ、エレクトロマイグレーション耐性を向上させることができる。
【００２３】
請求項９の発明は、
請求項８の半導体集積回路において、
上記複数の配線は、
信号配線が上記セル電源配線と平行に配線された第１の配線層に設けられた第１の配線と、
信号配線が上記セル電源配線に対して垂直に配線された第２の配線層に設けられた第２の配線とを含み、
上記第１の配線は、上記セル電源配線に対して平行な方向の長さが上記第２の配線よりも長く、
上記第２の配線は、上記セル電源配線に対して垂直な方向の長さが上記第１の配線よりも長いことを特徴とする。
【００２４】
請求項９の発明によると、第１の配線および第２の配線は、各配線を配線した配線層における信号配線に平行な方向の長さが比較的長くなっている。したがって、信号配線を通す領域を大きく確保することによってチップ面積の増加を抑えつつ、エレクトロマイグレーション耐性を向上させることができる。
【００２５】
請求項１０の発明は、
第１および第２の配線層と、
上記第１の配線層に配線された電源配線と上記第２の配線層に配線された電源配線とを接続する複数のビアとを備えた半導体集積回路であって、
上記複数のビアは、千鳥状に配置されていることを特徴とする。
【００２６】
請求項１０の発明によると、複数のビアが千鳥状に配置されるので、小さい面積に多くのビアを配置できる。したがって、回路面積の増加を抑えつつ、ビアを増やすことによってエレクトロマイグレーション耐性を向上させることができる。
【００２７】
請求項１１の発明は、
請求項１０の半導体集積回路において、
上記複数のビアは、中心を結ぶ線分が正三角形をなすように配置された３つのビアを含むことを特徴とする。
【００２８】
請求項１１の発明によると、３つのビアが中心を結ぶ線分が正三角形をなすように配置される。したがって、より高密度にビアを配置できる。
【発明の効果】
【００２９】
本発明によると、チップ面積の増加を抑えつつ、半導体集積回路のエレクトロマイグレーション耐性を向上させることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００３１】
《実施形態１》
本発明の実施形態１に係る半導体集積回路には、図１に示すように、複数の論理セル１０、１１、１２、セルＶＤＤ配線２０、セルＶＳＳ配線２１、上層ＶＤＤ配線３０、および上層ＶＳＳ配線３１が配置されている。セルＶＤＤ配線２０、およびセルＶＳＳ配線２１は図１における横方向に配線されている。上層ＶＤＤ配線３０、および上層ＶＳＳ配線３１（第１および第２の上層電源配線）は、セルＶＤＤ配線２０、およびセルＶＳＳ配線２１（第１および第２のセル電源配線）に対して垂直に配線されている。セルＶＤＤ配線２０、およびセルＶＳＳ配線２１は、互いに平行に配線されている。
【００３２】
なお、ここで、論理セルとは、スタンダードセルの一種であり、スタンダードセルには、論理セルの他、容量セルおよびフィラーセルが含まれる。論理セルには、例えば、図２に示すようなインバータ回路が含まれ、それ以外にも、ナンド回路（ＮＡＮＤ回路）、およびノア回路（ＮＯＲ回路）等、それぞれ他と異なる論理および機能を実現するセルが含まれる。フィラーセルは、論理セルおよび容量セルのいずれもが配置されていない領域を埋める役割を果たすものである。図示していないが、本実施形態の半導体集積回路には、論理セル１０、１１、１２の他に、容量セルおよびフィラーセルも配置されている。
【００３３】
セルＶＤＤ配線２０、およびセルＶＳＳ配線２１は、それぞれ一方向に延び、論理セル１０、１１、１２を含む複数のスタンダードセルに電流を供給する。
【００３４】
上層ＶＤＤ配線３０、上層ＶＳＳ配線３１は、セルＶＤＤ配線２０、セルＶＳＳ配線２１の上層に配線されている。
【００３５】
セルＶＤＤ配線２０と上層ＶＤＤ配線３０は、スタックドビア４０によって互いに接続されている。同様に、セルＶＳＳ配線２１と上層ＶＳＳ配線３１も、スタックドビア４０によって互いに接続されている。
【００３６】
セルＶＤＤ配線２０（第１のセル電源配線）は、上層ＶＤＤ配線３０（第１の上層電源配線）と重なる領域であって、セルＶＤＤ配線２０と上層ＶＤＤ配線３０を接続するスタックドビア４０が配置された部分を含む領域に、上層ＶＤＤ配線３０および上層ＶＳＳ配線３１（第２の上層電源配線）のいずれとも重ならない領域の幅よりも幅が広い幅広部分（第１の幅広部分）を有している。同様に、セルＶＳＳ配線２１（第１のセル電源配線）も、上層ＶＳＳ配線３１（第１の上層電源配線）と重なる領域であって、セルＶＳＳ配線２１と上層ＶＳＳ配線３１を接続するスタックドビア４０が配置された部分を含む領域に、上層ＶＤＤ配線３０（第２の上層電源配線）および上層ＶＳＳ配線３１のいずれとも重ならない領域の幅よりも幅が広い幅広部分（第１の幅広部分）を有している。このように、幅広部分は、他の部分よりも幅に余裕があるので、その分、セル電源配線とスタックドビアの接合部分に電流が流れることによって流出する金属原子を多く補充（供給）できる。したがって、接合部分におけるエレクトロマイグレーション耐性が向上するので、その結果、ビア１個当たりの許容電流密度を上げることができるようになる。
【００３７】
また、セルＶＤＤ配線２０の幅広部分（第１の幅広部分）は、セルＶＳＳ配線２１（第２のセル電源配線）側に突出している。つまり、セルＶＤＤ配線２０の幅広部分におけるセルＶＳＳ配線２１側の端部は、幅広部分ではない非幅広部分におけるセルＶＳＳ配線２１側の端部よりも、セルＶＳＳ配線２１寄りに位置している。同様に、セルＶＳＳ配線２１の幅広部分（第１の幅広部分）は、セルＶＤＤ配線２０（第２のセル電源配線）側に突出している。つまり、セルＶＳＳ配線２１の幅広部分におけるセルＶＤＤ配線２０側の端部は、幅広部分ではない非幅広部分におけるセルＶＤＤ配線２０側の端部よりも、セルＶＤＤ配線２０寄りに位置している。
【００３８】
なお、図１に示した回路は、本実施形態の半導体集積回路の一部である。ここで、半導体集積回路全体のレイアウトについて説明する。  
【００３９】
図３は、本実施形態に係る半導体集積回路の上層におけるスタンダードセルおよびマクロセルに電流を供給する電源配線のレイアウトの概要を示す平面図である。ここで、マクロセルは、論理セルよりも高い機能を実現するメモリ等のセルである。半導体集積回路の外周には、入出力回路セル６０および電源回路セル６１が配置されている。半導体集積回路に電流を供給する上層電源配線として、上層ＶＤＤ配線３２、上層ＶＳＳ配線３３、上層ＶＤＤ配線３０、および上層ＶＳＳ配線３１が、複数層を使用してメッシュ状に配線されている。上層ＶＤＤ配線３２、および上層ＶＳＳ配線３３は、図３における横方向に配線され、上層ＶＤＤ配線３０、および上層ＶＳＳ配線３１は、上層ＶＤＤ配線３２、および上層ＶＳＳ配線３３に対して垂直に配線されている。上層ＶＤＤ配線３０と上層ＶＤＤ配線３２は、互いにビア６２で接続されている。同様に、上層ＶＳＳ配線３１と上層ＶＳＳ配線３３も、互いにビア６２で接続されている。
【００４０】
図４は、本実施形態に係る半導体集積回路の下層において、論理セル１０、１１、１２を含むスタンダードセルに電流を供給するセル電源配線のレイアウトの概要を示す平面図である。半導体集積回路の下層において、入出力回路セル６０および電源回路セル６１の内側には、スタンダードセル領域と空き領域とがある。スタンダードセル領域には、論理セル１０、１１、１２を含むスタンダードセルが並べられている。一方、空き領域には、マクロセル６３が配置されている。スタンダードセル領域には、セルＶＤＤ配線２０およびセルＶＳＳ配線２１が配線されている。これらの配線によって、スタンダードセル内部に電流が供給される。セルＶＤＤ配線２０は、スタックドビア４０によって上層ＶＤＤ配線３０に接続されている。同様に、セルＶＳＳ配線２１は、スタックドビア４０によって上層ＶＳＳ配線３１に接続されている。論理セル１０、１１、１２および図示しない容量セルのいずれもが配置されていない隙間には、フィラーセルが配置されている。また、セルＶＤＤ配線２０およびセルＶＳＳ配線２１は、それぞれ、所定の領域において図４における横方向につながっている。
【００４１】
また、図１に示すように、セルＶＤＤ配線２０の配線幅を拡大した幅広部分を含む領域５０には、領域５４に配置される論理セル１０よりもセルＶＤＤ配線２０の幅の広い論理セル１１が配置されている。つまり、セルＶＤＤ配線２０の幅広部分とセルＶＳＳ配線２１との間には、論理セル１１が配置されている。同様に、セルＶＳＳ配線２１の配線幅を拡大した幅広部分を含む領域５１には、領域５４に配置される論理セル１０よりもセルＶＳＳ配線２１の幅の広い論理セル１２が配置されている。つまり、セルＶＳＳ配線２１の幅広部分とセルＶＤＤ配線２０との間には、論理セル１２が配置されている。論理セル１０は、できるだけ少ない面積で様々な機能を実現し、最大の性能を発揮できるように、セル電源配線とセル内の信号配線との間隔が、許容される最小の配線間隔となっている箇所を多く有する。したがって、論理セル１０を領域５０、５１に配置すると、セル電源配線と信号配線とがショートする可能性があるので、論理セル１０を領域５０、５１に配置することはできない。そこで、本実施形態の半導体集積回路においては、論理セル１０とは別に、論理セル１１、１２が新たに用意され、領域５０、５１に配置されている。論理セル１１、１２は、領域５０、５１に配置された場合に、セル電源配線とセル内の信号配線との間隔が必要な最小間隔以上となるようにレイアウトされている。したがって、配線のショートを引き起こすことなく、領域５０、５１にも論理セル１１、１２を敷き詰めることができるので、セル電源配線の配線幅を拡大したことによる回路面積の増加が抑制される。
【００４２】
また、論理セル１１、１２は、入力端子にクロックが入力され、クロック経路に使用されるものである。クロック経路上に使用される論理回路は、データ経路に使用される論理回路、すなわち、入力端子にデータが入力される論理回路に比べて、動作する頻度が高く、平均して消費電力量が大きい。このため、エレクトロマイグレーション耐性を向上させた領域５０、５１にこのような論理セル１１、１２を配置することにより、エレクトロマイグレーションによって配線やビアが切断されるのをより効果的に抑制できる。なお、本実施形態のように論理セルとして入力端子にクロックが入力されるセルを用いることは望ましいが、必ずしも、このようなセルを用いなくてもよい。
【００４３】
また、セルＶＤＤ配線２０の幅広部分に対して隣接して領域５０の両側に形成された領域５２、およびセルＶＳＳ配線２１の幅広部分に対して隣接して領域５１の両側に形成された領域５３には、論理セルが配置されず、フィラーセルが配置されている。つまり、論理セル１０は、領域５０、５１に隣接していない。さらに言い換えると、セルＶＤＤ配線２０とセルＶＳＳ配線２１との間の領域であって、セルＶＤＤ配線２０の幅広部分からセルＶＤＤ配線２０の配線方向の距離が所定範囲となる領域には、論理セルが配置されていない。同様に、セルＶＳＳ配線２１とセルＶＤＤ配線２０との間の領域であって、セルＶＳＳ配線２１の幅広部分からセルＶＳＳ配線２１の配線方向の距離が所定範囲となる領域には、論理セルが配置されていない。これにより、セル電源配線の幅広部分の側面と論理セル内の信号配線との間隔が、必要な最小間隔以上確保されている。また、論理セルと容量セルのいずれもが配置されない領域をフィラーセルで埋めることによって、セル電源配線を一本につなげることができる。
【００４４】
《実施形態２》
本発明の実施形態２に係る半導体集積回路においては、図５に示すように、セルＶＤＤ配線２０が、実施形態１で説明した幅広部分に加え、上層ＶＳＳ配線３１と重なる領域にも、上層ＶＤＤ配線３０および上層ＶＳＳ配線３１のいずれとも重ならない領域の幅よりも幅が広い幅広部分（第２の幅広部分）を有している。そして、この上層ＶＳＳ配線３１と重なる領域の幅広部分は、上層ＶＤＤ配線３０と重なる領域の幅広部分と、幅および、セルＶＤＤ配線２０およびセルＶＳＳ配線２１に対して垂直な方向における位置が同一である。同様に、セルＶＳＳ配線２１も、実施形態１で説明した幅広部分に加え、上層ＶＤＤ配線３０と重なる領域にも、上層ＶＤＤ配線３０および上層ＶＳＳ配線３１のいずれとも重ならない領域の幅よりも幅が広い幅広部分を有している。そして、この上層ＶＤＤ配線３０と重なる領域の幅広部分は、上層ＶＳＳ配線３１と重なる領域の幅広部分と、幅および、セルＶＤＤ配線２０およびセルＶＳＳ配線２１に対して垂直な方向における位置が同一である。
【００４５】
このように、セルＶＤＤ配線２０とセルＶＳＳ配線２１において、スタックドビア４０の配置された部分を含む領域の幅広部分が、スタックドビア４０の配置された部分を含まない領域の幅広部分と、幅および、セルＶＤＤ配線２０およびセルＶＳＳ配線２１に対して垂直な方向における位置が同一になっている。したがって、セルＶＤＤ配線２０およびセルＶＳＳ配線２１の幅広部分を含む領域５０および領域５１には、セルＶＤＤ配線２０とセルＶＳＳ配線２１の両方が同じ幅に拡大された論理セル１３が配置されている。実施形態１では、領域５０、５１で、セル電源配線の幅が互いに異なる２つのタイプのスタンダードセルを用いる必要があったが、本実施形態においては、セル電源配線の幅が共通のスタンダードセルを用いることができる。つまり、領域５０に配置されるスタンダードセルは、領域５１に配置されるスタンダードセルと、セルＶＳＳ配線２１とセルＶＤＤ配線２０のセル内における位置および幅が共通である。
【００４６】
図６は、本実施形態に係る半導体集積回路の下層において、論理セル１０、１３を含むスタンダードセルに電流を供給するセル電源配線のチップレイアウトの概要を示す平面図である。上層ＶＤＤ配線３０と上層ＶＳＳ配線３１の直下の領域には、論理セル１３を含むスタンダードセルが配置され、それ以外の領域には、論理セル１０が配置されている。セル電源配線の幅は、上層ＶＤＤ配線３０と上層ＶＳＳ配線３１の直下の領域で大きくなっている。
【００４７】
また、実施形態１と同様に、論理セル１３として、入力端子にクロックが入力されるセルを用いることが望ましい。
【００４８】
以上のように、本実施形態によると、レイアウトを行う際に、２種類のセル電源配線幅のスタンダードセルを用意すればよいので、セル電源配線とスタックドビアとの接合部分のエレクトロマイグレーション耐性を簡便に向上させることができる。
【００４９】
《実施形態３》
本発明の実施形態３として、第１の実施形態に係る半導体集積回路をレイアウトするレイアウト設計方法について説明する。以下、図７のフローチャートを参照して説明する。以下のフローは、自動配置配線ツールと呼ばれるレイアウト生成ツール等によって実行される。レイアウト生成ツールは、スタンダードセル、マクロセル、入出力回路セル、および電源回路セル等の基本回路セルを、セルライブラリ等のデータベースにあらかじめ登録しておき、そのデータベースから所望の基本回路セルのデータを読み出し、基本回路セルを所定領域に配置する。これにより、所望の半導体集積回路のレイアウトが得られる。
【００５０】
（Ｓ１０１）スタンダードセルを配置するセル配置領域より上層に配置する上層電源配線の配置位置、およびビアの配置位置を決定する。ここで、上層電源配線の配置位置とは、図１の例において、上層ＶＤＤ配線３０および上層ＶＳＳ配線３１が配置される位置のことである。また、ビアの配置位置とは、例えば、図１において上層ＶＤＤ配線３０および上層ＶＳＳ配線３１をセルＶＤＤ配線２０およびセルＶＳＳ配線２１に接続するスタックドビア４０が配置される位置のことである。
【００５１】
（Ｓ１０２）（Ｓ１０１）で得られた情報に基づいて、スタンダードセルの配置領域を決定する。具体的には、図１の例においては、セル配置領域のうち、上層に配線された上層ＶＤＤ配線３０と重なる領域であって、スタックドビア４０が配置された部分を含む領域の少なくとも一部、例えば領域５０を、論理セル１１とセル電源配線幅の等しいスタンダードセル（第２のスタンダードセル）を配置する領域として決定する。また、セル配置領域のうち、上層に配線された上層ＶＳＳ配線３１と重なる領域であって、スタックドビア４０が配置された部分を含む領域の少なくとも一部、例えば領域５１を、論理セル１２とセル電源配線幅の等しいスタンダードセル（第２のスタンダードセル）を配置する領域として決定する。また、それら以外の領域、すなわち領域５２、領域５３、および領域５４を、論理セル１０とセル電源配線幅の等しいスタンダードセル（第１のスタンダードセル）を配置する領域として決定する。
【００５２】
（Ｓ１０３）スタンダードセルライブラリ１０４（データベース）に格納されているスタンダードセルを、ネットリスト１０５と（Ｓ１０２）で決定した配置領域の情報とに基づいて、自動的にレイアウトする。つまり、図１の例においては、論理セル１１とセル電源配線幅の等しいスタンダードセルを領域５０に配置し、論理セル１２とセル電源配線幅の等しいスタンダードセルを領域５１に配置し、論理セル１０とセル電源配線幅の等しいスタンダードセルを領域５２、領域５３、および領域５４に配置する。
【００５３】
《実施形態３の変形例》
本発明の実施形態３の変形例として、第２の実施形態に係る半導体集積回路をレイアウトするレイアウト設計方法について説明する。
【００５４】
第２の実施形態に係る半導体集積回路をレイアウトする場合、（Ｓ１０２）および（Ｓ１０３）における具体的な処理が、実施形態３の上述した方法と異なる。図５を参照して説明すると、以下のような処理になる。
【００５５】
（Ｓ１０２）自動配置配線ツールが、セル配置領域において上層に配線された上層ＶＤＤ配線３０または上層ＶＳＳ配線３１と重なる領域であって、スタックドビア４０が配置された部分を含む領域の少なくとも一部、例えば、領域５０および領域５１を、論理セル１３とセル電源配線幅の等しいスタンダードセル（第２のスタンダードセル）を配置する領域として決定する。また、それら以外の領域、すなわち領域５２、領域５３、および領域５４を、論理セル１０とセル電源配線幅の等しいスタンダードセル（第１のスタンダードセル）を配置する領域として決定する。
【００５６】
（Ｓ１０３）論理セル１３とセル電源配線幅の等しいスタンダードセルを領域５０および領域５１に配置し、論理セル１０とセル電源配線幅の等しいスタンダードセルを領域５２、領域５３および領域５４に配置する。
【００５７】
以上のように、実施形態３およびその変形例に係るレイアウト設計方法によると、個々のスタンダードセルを配置する前に、スタンダードセルの配置領域が、セル電源配線幅の種類毎に決定される。したがって、この配置領域についての情報に基づいて自動的にレイアウトすることによって、再配置を行う後戻りを防止できる。
【００５８】
《実施形態４》
図８は、本発明の実施形態４に係る半導体集積回路におけるスタックドビアが配置される部分の平面図である。図９は、本発明の実施形態４に係る半導体集積回路におけるスタックドビアが配置される部分の断面図である。
【００５９】
図９に示すように、メタル７１とメタル７５との間の複数の配線層に、メタル７２〜７４がそれぞれ設けられている。ビア７６〜７９は、スタックドビア７０を構成し、それらの間に、メタル７２〜７４を挟んでいる。メタル７２〜７４およびビア７６〜７９で、スタックドビア構造が構成され、スタックドビア構造は、セル電源配線であるメタル７１と上層電源配線であるメタル７５とを接続している。
【００６０】
スタンダードセル領域における信号配線の配線方向は、メタル７２を配置した配線層およびメタル７４を配置した配線層においては図８における横方向であり、メタル７３を配置した配線層においては図８における縦方向である。つまり、メタル７２を配置した配線層およびメタル７４を配置した配線層においては、信号配線がセル電源配線と平行に配線され、メタル７３を配置した配線層においては、信号配線がセル電源配線に対して垂直に配線されている。そして、メタル７２およびメタル７４は、メタル７３よりも横方向に長く、縦方向に短い形状となっている。反対に、メタル７３は、メタル７２およびメタル７４よりも縦方向に長く、横方向に短い形状となっている。つまり、メタル７２およびメタル７４（第１の配線）は、セル電源配線に対して平行な方向の長さがメタル７３（第２の配線）よりも長く、メタル７３は、セル電源配線に対して垂直な方向の長さがメタル７２およびメタル７４よりも長くなっている。
【００６１】
このように、本実施形態の半導体集積回路においては、信号配線の配線方向と垂直な方向のメタルの幅が短く、信号配線を通す領域が多く確保されている。また、信号配線の配線方向のメタルの幅が長く、ビアが配置される部分におけるメタルの面積が大きい。つまり、本実施形態の半導体集積回路によると、信号配線を通す領域を最大限確保することによってチップ面積の増加を抑えつつ、エレクトロマイグレーション耐性を向上させることができる。
【００６２】
なお、本実施の形態では、説明の便宜上、ビア７６〜７９が配置された層を４層、ビア７６〜７９に挟まれたメタル７２〜７４を３層としたが、本発明はこれに限定するものではない。また、メタル７２およびメタル７４は図８における横方向に長く、メタル７３は縦方向に長いものであるとしたが、本発明はこれに限定するものではない。
【００６３】
《実施形態５》
本発明の実施形態５に係る半導体集積回路は、セル電源配線およびスタンダードセルが配置される配線層と上層電源配線が配線される複数の配線層とを有する。そして、セル電源配線と上層電源配線（第１の配線層に配線された電源配線と第２の配線層に配線された電源配線）とを接続するビアが、図１０に示すように配置される。また、複数の上層電源配線同士（第１の配線層に配線された電源配線と第２の配線層に配線された電源配線）を接続するビアも、図１０に示すように配置される。
【００６４】
同図において、ビア８１とビア８２とのビア間隔Ｄ１は、半導体製造上、最小の許容間隔になっている。ビア８１、ビア８２、およびビア８３は、千鳥状に配置されている。より詳しくは、ビア８１、ビア８２、およびビア８３は、中心同士を結ぶ線分が正三角形をなすように配置されている。各線分の長さは、配列ビア中心間距離Ｄ３となっている。
【００６５】
ビア断面形状が正方形であると仮定すると、ビア８１とビア８３のビア間隔Ｄ２、およびビア８２とビア８３の間隔Ｄ２は、ビア間隔Ｄ１よりも小さく、最小許容間隔よりも短くなり、最小間隔ルールを満たさない。しかしながら、本実施形態においては、製造されるビアは円筒形で、ビア断面形状が円形である。したがって、図１０のように、ビア８１の中心とビア８２の中心との距離、ビア８２の中心とビア８３の中心との距離、およびビア８１の中心とビア８３の中心との距離が、いずれも配列ビア中心間距離Ｄ３で互いに等しくなるように、レイアウト時に配置されれば、製造後の半導体集積回路において、ビア８１、ビア８２、およびビア８３は、等間隔に形成される。
【００６６】
したがって、実際には円形であるビア断面形状が、四角形としてレイアウト時に扱われる場合、ビア間隔が最小の許容間隔以上になるようにレイアウトするのではなく、ビア断面形状が円形であることを考慮し、ビア中心間距離が最小の許容距離以上になるようにレイアウトすればよい。例えば、図１０に示すようなビアの配置は、ビア間隔が最小の許容間隔以上になるようにレイアウトされた場合、ビア間隔Ｄ２の存在によって許容されない。しかし、ビア中心間距離が最小の許容距離Ｄ３以上になるようにレイアウトされた場合には許容される。このように、ビア間隔の代わりにビア中心間距離によって最小間隔ルールを規定することによって、狭いビア間隔でビアを配置できる。
【００６７】
以上のように、本実施形態の半導体集積回路によると、セル電源配線と上層電源配線の接続に使用されるビア、または複数の上層電源配線間の接続に使用されるビアを、千鳥状に配置することによって高密度に配置できる。したがって、チップ面積の増加を抑制しつつ、エレクトロマイグレーション耐性を向上させることができる。
【００６８】
また、複数のビアを、各ビアの中心同士を結ぶ線分が正三角形をなすように配置することによって、プロセスの加工限界まで最も高密度にビアを配置することができる。
【００６９】
《その他の実施形態》
実施形態１、２において、セル電源配線の形状は、図１および図５に示すように、セル電源配線の長手方向に伸びる直線を軸として線対称となっている。しかし、必ずしもこのような形状でなくてもよく、例えば、図１１におけるセルＶＤＤ配線２０およびセルＶＳＳ配線２１のような形状であってもよい。セル電源配線が図１１に示すような形状である場合、図１２に示すように、論理セル１０よりも電源配線幅が広い論理セル１４、１５を一列おきに配置すればよく、電源配線幅の広い論理セルの使用数を減らせる。電源配線幅の広い論理セルは、電源配線幅の狭い論理セルよりも若干性能が低い。したがって、電源配線幅を広げた論理セルを含むスタンダードセルの使用数を減らすことは、チップ面積の削減に有効である。
【００７０】
また、実施形態１、２および図１１、１２で説明した実施形態においては、スタックドビア４０のセル電源配線における幅方向の位置が中央であるが、中央でなくてもよい。
【産業上の利用可能性】
【００７１】
本発明に係る半導体集積回路およびレイアウト設計方法は、チップ面積の増加を抑えつつ、半導体集積回路のエレクトロマイグレーション耐性を向上させることができるという効果を有し、例えば、多層構造の半導体集積回路、多層構造の半導体集積回路をスタンダードセル方式によって設計するレイアウト設計方法、および当該レイアウト設計方法によって設計された半導体集積回路等として有用である。
【図面の簡単な説明】
【００７２】
【図１】実施形態１に係る半導体集積回路の要部におけるレイアウトを示す平面図である。
【図２】実施形態１に係る半導体集積回路に用いられる論理セルのレイアウトの例を示す平面図である。
【図３】実施形態１に係る半導体集積回路の上層におけるスタンダードセルおよびマクロセルに電流を供給する電源配線のレイアウトの概要を示す平面図である。
【図４】実施形態１に係る半導体集積回路の下層において、論理セル１０、１１、１２を含むスタンダードセルに電流を供給するセル電源配線のレイアウトの概要を示す平面図である。
【図５】実施形態２に係る半導体集積回路の要部におけるレイアウトを示す平面図である。
【図６】実施形態２に係る半導体集積回路の下層において、論理セル１０、１３を含むスタンダードセルに電流を供給するセル電源配線のチップレイアウトの概要を示す平面図である。
【図７】実施形態３に係るレイアウト設計方法を示すフローチャートである。
【図８】実施形態４に係る半導体集積回路におけるスタックドビアが配置される部分の平面図である。
【図９】実施形態４に係る半導体集積回路におけるスタックドビアが配置される部分の断面図である。
【図１０】実施形態５に係る半導体集積回路におけるビアの配置位置を示す平面図である。
【図１１】その他の実施形態に係る半導体集積回路の要部におけるレイアウトを示す平面図である。
【図１２】その他の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【符号の説明】
【００７３】
１０〜１５      論理セル
２０      セルＶＤＤ配線
２１      セルＶＳＳ配線
３０      上層ＶＤＤ配線
３１      上層ＶＳＳ配線
３２      上層ＶＤＤ配線
３３      上層ＶＳＳ配線
４０      スタックドビア
５０〜５４      領域
６０      入出力回路セル
６１      電源回路セル
６２      ビア
６３      マクロセル
７０      スタックドビア
７１〜７５      メタル
７６〜７９      ビア
８１〜８３      ビア
１０４      スタンダードセルライブラリ
１０５      ネットリスト
【図１】
2008227130.tif 000003
【図２】
2008227130.tif 000004
【図３】
2008227130.tif 000005
【図４】
2008227130.tif 000006
【図５】
2008227130.tif 000007
【図６】
2008227130.tif 000008
【図７】
2008227130.tif 000009
【図８】
2008227130.tif 000010
【図９】
2008227130.tif 000011
【図１０】
2008227130.tif 000012
【図１１】
2008227130.tif 000013
【図１２】
2008227130.tif 000014