(57)【要約】【課題】プロセス条件、電源電圧、温度の変動によらず、微小な位相をプログラマブルに調整できる位相補間器を提供する。【解決手段】ＰＬＬ回路のフィードバック信号（ＦＢＣＬＫ）に非等間隔なクロックを入力し、ＰＬＬ回路が本来備える位相合せ機能により、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫ間に微小な位相差を与え、かつ、アップ、ダウン電流が等しいチャージポンプ（ＣＰ）回路を用いてプロセス条件、電源電圧、温度依存性が無い位相差を実現する。【選択図】図１
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【特許請求の範囲】
【請求項１】
位相周波数比較回路とチャージポンプ回路とループフィルタと電圧制御発振回路とフィードバック用Ｎ分周器とで構成されるＰＬＬ回路と、前記電圧制御発振回路の発振出力信号をＮ分周した出力信号を出力する出力用Ｎ分周器とを備え、
前記フィードバック用Ｎ分周器は、前記電圧制御発振回路が出力する発振出力信号の２Ｎ個のクロックのうち任意の２個を選択して非等間隔なクロックを生成し、前記位相周波数比較回路にフィードバック信号として出力することを特徴とする位相補間器。
【請求項２】
前記チャージポンプ回路として、前記ループフィルタに電荷を供給するアップ電流と前記ループフィルタから電荷を引き抜くダウン電流が等しくなるチャージポンプ回路を用いることを特徴とする請求項１に記載の位相補間器。
【請求項３】
前記出力用Ｎ分周器をリセットするリセット回路を備え、該リセット回路は前記ＰＬＬ回路がロックした後、前記フィードバック用Ｎ分周器からのフィードバック信号に同期した信号を受けて前記出力用Ｎ分周器のリセットを解除し、前記出力信号を出力することを特徴とする請求項１または２に記載の位相補間器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補間器に関し、特に、プロセス条件、電源電圧、温度の変動によらず、微小な位相をプログラマブルに調整できる位相補間器に関する。
【背景技術】
【０００２】
従来、クロック信号等の位相を調整する場合、ディレイセルにクロック信号等を入力しそのディレイセルの段数や組み合わせを何通りかに切り替えて出力させることにより、その位相を調整することが一般的に行なわれている。また、ディレイセルを構成する容量や抵抗の値を切り替えて遅延値を変化させ、その位相を調整することも行なわれている。さらに、ディレイセルとＰＬＬ（フェーズ・ロックド・ループ）回路を組み合わせて、位相を調整する方法もある。
【０００３】
ここで、ＰＬＬ回路とは、フィードバック制御によって入力クロック信号の周波数と位相が同期した信号を出力する発振回路のことをいい、図７に示すように、一般に、位相周波数比較回路（ＰＦＤ）５１、チャージポンプ回路（ＣＰ）５２、ループフィルタ（ＬＦ）５３、および電圧制御発振回路（ＶＣＯ）５４、Ｎ分周器（Ｎ−ＤＩＶ）５５で構成される。図７に示すＰＬＬ回路５０では、外部から基準信号ＲＥＦＣＬＫが与えられ、この基準信号ＲＥＦＣＬＫと電圧制御発振回路５４の発振出力信号ＰＬＬＯＵＴをＮ分周したフィードバック信号ＦＢＣＬＫとの位相・周波数差が位相周波数比較回路５１で比較される。位相周波数比較回路５１からは位相・周波数差に応じたアップ信号ＵＰおよびダウン信号ＤＯＷＮがチャージポンプ回路５２へ出力される。チャージポンプ回路５２は、位相周波数比較回路５１からのアップ信号ＵＰおよびダウン信号ＤＯＷＮに応じてループフィルタ５３に電荷を供給するもしくはループフィルタ５３から電荷を引き抜く。ループフィルタ５３の容量に蓄積されている電荷によって定まる制御信号ＶＣＯＮＴは電圧制御発振回路５４に入力され、電圧制御発振回路５４はその制御電圧ＶＣＯＮＴに応じた周波数の発振出力信号ＰＬＬＯＵＴを出力する。
【０００４】
このように基準信号ＲＥＦＣＬＫと電圧制御発振回路５４の発振出力信号ＰＬＬＯＵＴをＮ分周したフィードバック信号ＦＢＣＬＫとの間の位相・周波数差が検出され、これに応じて電圧制御発振回路５４の発振出力信号ＰＬＬＯＵＴの発振周波数が繰り返し変更されることにより、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫとの間の位相および周波数が同期（ロック）される。
【０００５】
このようなＰＬＬ回路と上述したディレイセルとを組み合わせて位相を調整する技術が特許文献１に開示されている。特許文献１によれば、ＰＬＬ回路の参照側入力端子の前にディレイ幅を調整可能な可変遅延回路を設け、最終段のラッチ回路に入力されるクロック信号を、上記可変遅延回路を介してＰＬＬ回路に戻すような構成にすることにより、ＬＳＩのプロセス条件、電源電圧レベル、温度が変動した場合でも、可変遅延回路におけるディレイ幅を調整することが可能となり、ＬＳＩ間のクロックスキューを低減することができるとしている。
【特許文献１】特開平８−３２１７７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ディレイセルの段数や組み合わせを切り替えて位相を調整する場合、位相調整の最小単位はディレイセル１個分の遅延となるため、ディレイセル１個分の遅延値以下の微小な位相の調整は不可能である。また、ディレイセルを構成する容量や抵抗で位相を調整する場合には、より微小な調整が可能ではあるが、いずれの方法も遅延値がプロセス条件、電源電圧、温度の変動に大きく依存するため、使用条件が異なるだけで遅延値が異なり、１つのディレイ調整条件ではチップが動作しない可能性がある。
【０００７】
本発明の目的は、前記従来技術に基づく問題を解消し、プロセス条件、電源電圧、温度が変動しても微小な位相をプログラマブルに調整できる位相補間器を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、位相周波数比較回路とチャージポンプ回路とループフィルタと電圧制御発振回路とフィードバック用Ｎ分周器とで構成されるＰＬＬ回路と、上記電圧制御発振回路の発振出力信号をＮ分周した出力信号を出力する出力用Ｎ分周器とを備え、上記フィードバック用Ｎ分周器は、上記電圧制御発振回路が出力する発振出力信号の２Ｎ個のクロックのうち任意の２個を選択して非等間隔なクロックを生成し、上記位相周波数比較回路にフィードバック信号として出力する位相補間器を提供するものである。
【０００９】
また、前記チャージポンプ回路として、上記ループフィルタに電荷を供給するアップ電流と上記ループフィルタから電荷を引き抜くダウン電流が等しくなるチャージポンプ回路を用いることが好ましい。
【００１０】
さらに、上記出力用Ｎ分周器をリセットするリセット回路を備え、そのリセット回路は上記ＰＬＬ回路がロックした後、上記フィードバック用Ｎ分周器からのフィードバック信号に同期した信号を受けて上記出力用Ｎ分周器のリセットを解除し、上記出力信号を出力することが好ましい。
【発明の効果】
【００１１】
本発明の位相補間器は、ＰＬＬ回路のフィードバック信号（ＦＢＣＬＫ）として非等間隔なクロックを入力するが、ＰＬＬ回路が本来備える位相合せ機能により、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫ間に微小な位相差を与えることができる。また、アップ電流（ループフィルタに電荷を供給する電流）とダウン電流（ループフィルタから電荷を引き抜く電流）が等しい（対称となる）チャージポンプ回路を用いることにより、プロセス条件、電源電圧、温度の変動があっても位相差はほとんど変化せず、各種条件依存性が無い位相差を実現できる。
【発明を実施するための最良の形態】
【００１２】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の位相補間器について詳細に説明する。
【００１３】
図１は、本発明の位相補間器の構成の一例を示す図である。図１に示す位相補間器１０は、位相周波数比較回路（ＰＦＤ）１１、チャージポンプ回路（ＣＰ）１２、ループフィルタ（ＬＦ）１３、および電圧制御発振回路（ＶＣＯ）１４、フィードバック用Ｎ分周器（Ｎ−ＤＩＶ）１５で構成されるＰＬＬ回路２０と、出力用Ｎ分周器１６と、フリップフロップ（Ｆ／Ｆ）１７とを備えている。本構成においては、フィードバック用Ｎ分周器１５、出力用Ｎ分周器１６ともに入力信号（電圧制御発振回路の発振出力信号ＰＬＬＯＵＴ）を８分周する８分周器とする。
【００１４】
位相補間器１０を構成するＰＬＬ回路２０では、基準信号ＲＥＦＣＬＫと電圧制御発振回路１４の発振出力信号ＰＬＬＯＵＴを分周したフィードバック信号ＦＢＣＬＫとの位相・周波数差が位相周波数比較回路１１で比較され、この位相・周波数差に応じたアップ信号ＵＰおよびダウン信号ＤＯＷＮによりチャージポンプ回路１２からループフィルタ１３へ電荷を供給もしくはループフィルタ１３から電荷を引き抜き、電圧制御発振回路１４はその電荷によって定まる制御電圧に応じた周波数の発振出力信号ＰＬＬＯＵＴを出力する。なお、上述した従来のＰＬＬ回路の場合には、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫの位相・周波数差が最小となるまで、発振出力信号ＰＬＬＯＵＴの発振周波数が繰り返し変更されることにより、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫとの間の位相および周波数がロックされる。しかし、本構成におけるＰＬＬ回路２０の場合には、後述するように基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫの位相・周波数差が所定の値になるまで、発振出力信号ＰＬＬＯＵＴの発振周波数が繰り返し変更されて基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫとの間の位相および周波数がロックされる。
【００１５】
ここで、従来のＰＬＬ回路に用いられる分周器の場合、その出力であるフィードバック信号ＦＢＣＬＫは、その立ち上りエッジの間隔が等間隔となっている。これに対し、本構成に用いられるフィードバック用８分周器１５においては、フィードバック信号ＦＢＣＬＫはその立ち上りエッジの間隔が等間隔にはなっていない。フィードバック用８分周器１５は、フィードバック信号ＦＢＣＬＫの出力エッジ位置を調整できる分周器であり、発振出力信号ＰＬＬＯＵＴ１６個のクロックから異なるエッジ位置の任意の２個のクロックを選択できるようになっている。このような非等間隔なフィードバック信号ＦＢＣＬＫを位相周波数比較回路１１に入力し、かつ、ＰＬＬ回路が本来備える位相合せ機能により、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫ間に所望の微小な位相差を与えることができる。また、本構成におけるＰＬＬ回路２０のチャージポンプ回路１２のアップ電流とダウン電流を等しい（対称な）ものとすることにより、プロセス条件、電源電圧、温度が変動しても位相差に変動のない位相補間器を実現することが可能となる。
【００１６】
なお、図１に示すフリップフロップ１７は、出力用８分周器１６をリセットするリセット回路であって、Ｄ端子にＰＬＬ回路２０がロックする前は“Ｌ”レベルで、ロック後に“Ｈ”レベルとなるイネーブル信号ＥＮ＿ＤＩＶが入力され、ＣＫ端子にフィードバック用８分周器１５から“Ｈ”レベルで出力用８分周器１６の動作開始タイミングとなる開始信号ＤＩＶ＿ＳＴＡＲＴが入力され、Ｑ端子からは出力用８分周器１６をリセットするリセット信号ＤＩＶ＿ＲＳＴが出力されている。出力用８分周器１６には、ＰＬＬ回路２０の出力（電圧制御発振回路１４の発振出力信号）ＰＬＬＯＵＴが入力されており、リセット信号ＤＩＶ＿ＲＳＴが“Ｈ”レベルとなることにより出力用８分周器１６のリセット状態が解除され、発振出力信号ＰＬＬＯＵＴが８分周された出力信号ＣＬＫＯＵＴが出力される。すなわち、出力用８分周器１６は、このリセット信号ＤＩＶ＿ＲＳＴの“Ｈ”レベルを起点として、位相が調整された出力信号ＣＬＫＯＵＴを出力する。
【００１７】
図２は、図１に示すフィードバック用８分周器１５の回路の一例を示す図である。図２に示すとおり、フィードバック用８分周器１５は、入力信号ＩＮ（発振出力信号ＰＬＬＯＵＴ）を反転するインバータ４０と、入力信号ＩＮの反転信号をそれぞれ２分周、４分周、８分周、１６分周するフリップフロップ（Ｆ／Ｆ）３６、３７、３８、３９と、これらＦ／Ｆ３６、３７、３８、３９の出力を反転するインバータ４１、４２、４３、４４と、Ｆ／Ｆ３６、３７、３８、３９の出力Ｑおよびその反転出力Ｑ＿を組み合わせてその入力とする１６個の５入力ＡＮＤ４５と、これら５入力ＡＮＤ４５のそれぞれの出力を４個ごとまとめて入力する４個の４入力ＯＲ４６と、この４個の４入力ＯＲ４６の出力を入力とする４入力ＯＲ４７と、さらに入力信号ＩＮと４入力ＯＲ４７の出力とを入力とする２入力ＡＮＤ４８とで構成される。それぞれの５入力ＡＮＤ４５には、さらに制御信号Ｓ０、Ｓ１、・・・、Ｓ１５が入力される。
また、フィードバック用８分周器１５は、Ｆ／Ｆ３６の反転出力Ｑ＿とＦ／Ｆ３７の反転出力Ｑ＿を入力してその出力をＦ／Ｆ３７のＤ端子に入力する２入力ＥＮＯＲ３３と、Ｆ／Ｆ３６の反転出力Ｑ＿とＦ／Ｆ３７の反転出力Ｑ＿の論理積をとる２入力ＡＮＤ３１と、２入力ＡＮＤ３１の出力とＦ／Ｆ３８の反転出力Ｑ＿を入力してその出力をＦ／Ｆ３８のＤ端子に入力する２入力ＥＮＯＲ３４と、Ｆ／Ｆ３６の反転出力Ｑ＿とＦ／Ｆ３７の反転出力Ｑ＿およびＦ／Ｆ３８の反転出力Ｑ＿の論理積をとる３入力ＡＮＤ３２と、３入力ＡＮＤ３２の出力とＦ／Ｆ３９の反転出力Ｑ＿を入力してその出力をＦ／Ｆ３９のＤ端子に入力する２入力ＥＮＯＲ３５を備える。
【００１８】
なお、フィードバック用８分周器１５からは、詳細は後述するが、上述した“Ｈ”レベルで出力用８分周器１６の動作開始タイミングとなる開始信号ＤＩＶ＿ＳＴＡＲＴが制御信号Ｓ１で選択される５入力ＡＮＤ４５から出力される。
【００１９】
図３は、図２に示すフィードバック用８分周器１５の動作の一例を示す図であり、入力信号ＩＮに対する各Ｆ／Ｆの出力Ｑ、反転出力Ｑ＿およびフィードバック用８分周器の出力信号ＯＵＴ（ＦＢＣＬＫ）の動作状態を示す。ここで、Ｆ／Ｆ３６、３７、３８、３９の出力および反転出力をそれぞれＱ（ａ）、Ｑ（ｂ）、Ｑ（ｃ）、Ｑ（ｄ）およびＱ（ａ）＿、Ｑ（ｂ）＿、Ｑ（ｃ）＿、Ｑ（ｄ）＿とする。
【００２０】
図３に示すように、Ｆ／Ｆ３６は入力信号ＩＮが毎回立ち下がるタイミングで“Ｈ”出力、“Ｌ”出力を繰り返すことにより、入力信号ＩＮを２分周した出力Ｑ（ａ）を生成する。同様に、２入力ＥＮＯＲ３３とＦ／Ｆ３７により入力信号を４分周した出力Ｑ（ｂ）を生成し、２入力ＡＮＤ３１、２入力ＥＮＯＲ３４、Ｆ／Ｆ３８により８分周した出力Ｑ（ｃ）を生成し、３入力ＡＮＤ３２、２入力ＥＮＯＲ３５、Ｆ／Ｆ３９により１６分周した出力Ｑ（ｄ）を生成する。これらの出力Ｑ（ａ）、Ｑ（ｂ）、Ｑ（ｃ）、Ｑ（ｄ）およびそれらの反転出力Ｑ（ａ）＿、Ｑ（ｂ）＿、Ｑ（ｃ）＿、Ｑ（ｄ）＿はそれぞれ４個ずつ組み合わされて、１６個の５入力ＡＮＤ４５に入力される。また、１６個の制御信号Ｓ０〜Ｓ１５が１６個の５入力ＡＮＤ４５それぞれに入力されており、それらの論理状態が“Ｈ”のときに対応する５入力ＡＮＤ４５を選択する。例えば、Ｓ１が“Ｈ”で、かつ、出力Ｑ（ａ）、Ｑ（ｂ）、Ｑ（ｃ）、Ｑ（ｄ）が全て“Ｈ”のとき、図２に示す左から２番目の５入力ＡＮＤ４５からの出力が“Ｈ”となり、４入力ＥＯＲ４６、４７を介して２入力ＡＮＤ４８で入力信号ＩＮとの論理積により出力ＯＵＴが“Ｈ”となる。また、例えば、Ｓ２が“Ｈ”で、かつ、出力Ｑ（ａ）＿、Ｑ（ｂ）、Ｑ（ｃ）、Ｑ（ｄ）が“Ｈ”のとき、図２に示す左から３番目の５入力ＡＮＤ４５からの出力が“Ｈ”となり、４入力ＥＯＲ４６、４７を介して２入力ＡＮＤ４８で入力信号ＩＮとの論理積により出力信号ＯＵＴが“Ｈ”となる。したがって、図３に示すように、Ｓ１が“Ｈ”の場合、入力信号ＩＮの１番目（＃１）のエッジで出力ＯＵＴが“Ｈ”となり、Ｓ２が“Ｈ”の場合、２番目（＃２）のエッジで出力ＯＵＴが“Ｈ”となり、以下、同様にして、出力信号ＯＵＴの出力エッジ位置が制御信号Ｓ０〜Ｓ１５で選択される。本動作の場合、フィードバック用分周器１５は８分周となるので、これら１６の制御信号のうち２つを組み合わせて“Ｈ”とすることにより、任意のエッジ位置を有する２個のクロックを出力することができる。
【００２１】
図４は、図２に示すフィードバック用８分周器１５により、任意のエッジ位置で出力される８分周されたクロックの動作の一例を示す図である。フィードバック用８分周器１５に、図４に示すような入力信号ＩＮ（発振出力信号ＰＬＬＯＵＴ）が入力されると、制御信号Ｓ０〜Ｓ１５の設定により、フィードバック信号ＦＢＣＬＫとして、例えば出力（Ａ）、（Ｂ）、（Ｃ）のような互いにエッジの位置が異なるクロックが生成される。例えば、出力（Ａ）は制御信号Ｓ１とＳ９を“Ｈ”（それ以外の制御信号は“Ｌ”、以下同様）とすることで得られ、出力（Ｂ）は制御信号Ｓ１とＳ５を“Ｈ”とすることで得られ、出力（Ｃ）は制御信号Ｓ１とＳ２を“Ｈ”とすることで得られる。なお、本動作では、発振出力信号ＰＬＬＯＵＴ１６個のクロックから２個のクロックを選択して、非等間隔に８分周されたフィードバック信号を生成するよう設定されているが、３２個のクロックから任意の２個を選択（１６分周）してもよいし、６４個のクロックから任意の２個を選択（３２分周）してもよい。ただし、その場合には、出力用の分周器もそれらに合わせて１６分周、３２分周とする必要がある。
【００２２】
図５は、本発明の位相補間器１０の動作の一例を示す図である。図５の［Ａ］、［Ｂ］、［Ｃ］は、それぞれ、図４に示すフィードバック用８分周器１５の動作出力（Ａ）、（Ｂ）、（Ｃ）に対応する。上述したように、出力（Ａ）は制御信号Ｓ１とＳ９を“Ｈ”とすることで得られ、出力（Ｂ）は制御信号Ｓ１とＳ５を“Ｈ”とすることで得られ、出力（Ｃ）は制御信号Ｓ１とＳ２を“Ｈ”とすることで得られる波形である。
【００２３】
図５に示すＣＰ状態とは、位相周波数比較回路からの位相・周波数差に応じて出力されるチャージポンプ回路１２の出力（ＣＰＯＵＴ）の状態のことであり、アップ信号が出力されているＵＰ状態（アップ電流が流れる状態）、ダウン信号が出力されているＤＯＷＮ状態（ダウン電流が流れる状態）、どちらも出力されていないＺ状態（ハイインピーダンス状態）の３状態を取る。
【００２４】
図５［Ａ］では、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫの立ち上がりエッジが一致してチャージポンプ回路１２の出力がＺ状態で釣り合っている。
【００２５】
一方、図５［Ｂ］、［Ｃ］では、基準信号ＲＥＦＣＬＫとフィードバック信号ＦＢＣＬＫは一致しないため、必ずチャージポンプ回路１２の出力状態はそれぞれＵＰ状態とＤＯＷＮ状態を繰り返す。例えば、図５［Ｂ］の場合、基準信号ＲＥＦＣＬＫの最初の立ち上りエッジでフィードバック信号ＦＢＣＬＫが“Ｌ”レベルのためフィードバック信号ＦＢＣＬＫが遅れていると判断し、チャージポンプ回路１２の出力をＵＰ状態とする。その後、フィードバック信号ＦＢＣＬＫが立ち上がるとＺ状態となり、さらに、次のフィードバック信号ＦＢＣＬＫの立ち上がりエッジで、基準信号ＲＥＦＣＬＫは“Ｌ”レベルであるためフィードバック信号ＦＢＣＬＫが進んでいると判断しチャージポンプ回路の出力をＤＯＷＮ状態とする。ここで、チャージポンプ回路１２のアップ電流とダウン電流の電流量が等しい場合は、ＵＰ状態とＤＯＷＮ状態の時間が等しくなる位置、すなわち、ＵＰ、ＤＯＷＮ両状態で注入・放出される電荷量が等しくなる位置で釣り合い、プロセス条件、電源電圧、温度が変動しても釣り合う位置は変化しない。図５の［Ｂ］の場合は、制御信号Ｓ１とＳ５が“Ｈ”のため、ＵＰおよびＤＯＷＮ状態が各々発振出力信号ＰＬＬＯＵＴ２クロック分、Ｚ状態が４クロック分となり、フィードバック信号ＦＢＣＬＫは基準信号ＲＥＦＣＬＫより２クロック分の位相がずれた位置、すなわち、２／８＊Ｔ（Ｔは基準信号の周期）位相がずれた位置で安定する。
【００２６】
図５の［Ｃ］の場合は、制御信号Ｓ１とＳ２が“Ｈ”のため、ＵＰおよびＤＯＷＮ状態が各々発振出力信号ＰＬＬＯＵＴ３．５クロック分、Ｚ状態が１クロック分となり、フィードバック信号ＦＢＣＬＫは基準信号ＲＥＦＣＬＫより３．５クロック分の位相がずれた位置、すなわち、３．５／８＊Ｔ位相がずれた位置で安定する。
【００２７】
図５の［Ａ］、［Ｂ］、［Ｃ］ともに、位相差が安定した後、ロックされた状態を知らせるイネーブル信号ＥＮ＿ＤＩＶが“Ｈ”となる。そして、フィードバック用８分周器１５からの出力開始を知らせる開始信号ＤＩＶ＿ＳＴＡＲＴが“Ｈ”となると、Ｆ／Ｆ１７からのリセット信号ＤＩＶ＿ＲＳＴが“Ｈ”となり出力用８分周器１６のリセットが解除されて出力信号ＣＬＫＯＵＴが立ち上がる。本動作では、図２に示すように、フィードバック用８分周器１５から制御信号Ｓ１により選択された５入力ＡＮＤ４５の出力が開始信号ＤＩＶ＿ＳＴＡＲＴとして出力される。したがって、出力信号ＣＬＫＯＵＴは制御信号Ｓ１により選択されたフィードバック信号ＦＢＣＬＫに同期して出力される。
【００２８】
上述したように、本発明によれば、プロセス条件、電源電圧、温度にほとんど依存しない位相補間器が実現できる。なお、本動作の制御可能な位相の最小単位は、０．５／８＊Ｔ＝Ｔ／１６となっているが、上記と同様の機能をもつ１６分周器や、３２分周器を用いると、制御可能な位相差の最小単位をさらに細かく設定でき、調整可能な位相差の最小単位をそれぞれＴ／３２、Ｔ／６４とできる。
【００２９】
ところで、本発明の位相補間器を構成するチャージポンプ回路１２は、例えば図６に示すような回路とし、上述したようにアップ電流とダウン電流の電流量が等しくなるものであることが好ましい。すなわち、位相周波数比較回路１１からのアップ信号ＵＰが“Ｌ”の場合、ループフィルタに電荷を供給するよう一定電流Ｉｃｐを流し込み、ダウン信号ＤＯＷＮが“Ｈ”の場合、ループフィルタに蓄積された電荷を一定電流Ｉｃｐで引き抜くことができるようにする。図６から明らかなように、電源側に設けられたＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されるカレントミラー回路と、グラウンド側に設けられたＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成されるカレントミラー回路により、電源側から供給される電流とグランド側に流れる電流は基準電流Ｉｃｐと等しく、対称となっている。
【００３０】
以上、本発明の位相補間器について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００３１】
【図１】本発明の位相補間器の構成の一例を示す図である。
【図２】図１に示す位相補間器１０を構成するフィードバック用８分周器１５の回路の一例を示す図である。
【図３】図２に示すフィードバック用８分周器３０の動作の一例を示す図である。
【図４】フィードバック用８分周器により、任意のエッジ位置で出力される８分周されたクロックの動作の一例を示す図である。
【図５】本発明の位相補間器の動作の一例を示す図である。
【図６】本発明の位相補間器を構成するＰＬＬ回路のチャージポンプ回路の一例を示す図である。
【図７】従来のＰＬＬ回路を示す図である。
【符号の説明】
【００３２】
１０  位相補間器
１１、５１  位相周波数比較回路
１２、５２  チャージポンプ回路
１３、５３  ループフィルタ
１４、５４  電圧制御発振回路
１５、１６、４５  分周器
１７、３６、３７、３８、３９  フリップフロップ
２０、５０  ＰＬＬ回路
４０、４１、４２、４３、４４  インバータ
３１、４８  ２入力ＡＮＤ
３２  ３入力ＡＮＤ
３３、３４、３５  ２入力ＥＮＯＲ
４５  ５入力ＡＮＤ
４６、４７  ４入力ＯＲ
ＭＰ１、ＭＰ２、ＭＰ３  ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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