(57)【要約】【課題】半導体装置の製造コストの増大を招くことなく、キャパシタの高層化を図る。【解決手段】半導体基板上にＤＲＡＭ部を備えた半導体装置であって、ＤＲＡＭ部は、第１のトランジスタを有する半導体基板上に形成され、ホールを有する第１の層間絶縁膜１０７と、ホールの少なくとも底部及び側壁部に形成された第１の導電膜よりなる下部電極１０８と、第１の導電膜及び第１の層間絶縁膜上に形成された容量絶縁膜１０９と、容量絶縁膜上に形成された第２の導電膜よりなる上部電極１１０とからなる容量素子１１１と、第２の導電膜上に形成された上部電極用コンタクトホール１１５を有する第２の層間絶縁膜１１３と、第２の層間絶縁膜上に形成され、上部電極用コンタクトホール内に設けた上部電極用コンタクトプラグ１１８を介して第２の導電膜と電気的に接続する上部電極用配線１２４とを備え、第２の層間絶縁膜は、ＳｉＯＮ膜又はＳｉＮ膜からなる。【選択図】図２
2008130901.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＤＲＡＭ部を備えた半導体装置であって、
前記ＤＲＡＭ部は、
第１のトランジスタを有する前記半導体基板上に形成され、ホールを有する第１の層間絶縁膜と、
前記ホールの少なくとも底部及び側壁部に形成された第１の導電膜よりなる下部電極と、前記第１の導電膜及び前記第１の層間絶縁膜上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された第２の導電膜よりなる上部電極とからなる容量素子と、
前記第２の導電膜上に形成された上部電極用コンタクトホールを有する第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記上部電極用コンタクトホール内に設けた上部電極用コンタクトプラグを介して前記第２の導電膜と電気的に接続する上部電極用配線とを備え、
前記第２の層間絶縁膜は、シリコン窒化酸化膜又はシリコン窒化膜からなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通し、前記第１のトランジスタのソース・ドレイン領域と電気的に接続する第１のコンタクトプラグと、
前記第２の層間絶縁膜上に形成され、前記第１のコンタクトプラグと電気的に接続する第１の配線とをさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体基板上にロジック部をさらに備え、
前記ロジック部は、
第２のトランジスタを有する前記半導体基板上に形成された前記第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された前記容量絶縁膜と、
前記容量絶縁膜上に形成された前記第２の導電膜と、
前記第２の導電膜上に形成された前記第２の層間絶縁膜と、
前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通し、前記第２のトランジスタのソース・ドレイン領域と電気的に接続する第２のコンタクトプラグと、
前記第２の層間絶縁膜上に形成され、前記第２のコンタクトプラグと電気的に接続する第２の配線とを備えていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記半導体基板上にロジック部をさらに備え、
前記ＤＲＡＭ部は、
前記上部電極用配線及び前記第１の配線の少なくとも下面に接する第４の層間絶縁膜をさらに備え、
前記ロジック部は、
第２のトランジスタを有する前記半導体基板上に形成された前記第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、その上面が前記第２の層間絶縁膜の上面よりも低い第３の層間絶縁膜と、
前記第３の層間絶縁膜及び前記第１の層間絶縁膜を貫通し、前記第２のトランジスタのソース・ドレイン領域と電気的に接続する第２のコンタクトプラグと、
前記第３の層間絶縁膜及び前記第２のコンタクトプラグ上に形成された前記第４の層間絶縁膜と、
前記第４の層間絶縁膜上に形成され、前記第２のコンタクトプラグと電気的に接続する第２の配線とを備え、
前記第１の配線の配線高さは、前記第２の配線の配線高さよりも低いことを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第２の層間絶縁膜は単層膜であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第２の層間絶縁膜の膜厚は３０μｍ以上であって且つ６００μｍ以下であることを特徴とする半導体装置。
【請求項７】
半導体基板上にＤＲＡＭ部を備えた半導体装置の製造方法であって、
前記半導体基板上に、ホールを有する第１の層間絶縁膜を形成する工程（ａ）と、
前記ホールの少なくとも底部及び側壁部に、第１の導電膜よりなる下部電極を形成する工程（ｂ）と、
前記第１の層間絶縁膜上に前記第１の導電膜を覆う容量絶縁膜を形成する工程（ｃ）と、
前記容量絶縁膜上に第２の導電膜よりなる上部電極を形成する工程（ｄ）と、
前記第２の導電膜上に、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する工程（ｅ）と、
前記第２の層間絶縁膜に、上部電極用コンタクトホールを形成する工程（ｆ）と、
前記上部電極用コンタクトホール内に上部電極用コンタクトプラグを形成する工程（ｇ）と、
前記第２の層間絶縁膜上に、前記上部電極用コンタクトプラグを介して前記第２の導電膜と電気的に接続する上部電極用配線を形成する工程（ｈ）とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｆ）は、前記第２の層間絶縁膜に、第１のホールを形成する工程をさらに含み、
前記工程（ｇ）は、前記第２の層間絶縁膜をハードマスクに用いて、前記第１の層間絶縁膜における前記第１のホール内に露出する部分を除去することにより、前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通する第１のコンタクトホールを形成する工程（ｇ１）と、前記工程（ｇ１）の後に、前記上部電極用コンタクトホール内に前記上部電極用コンタクトプラグを形成すると共に、前記第１のコンタクトホール内に第１のコンタクトプラグを形成する工程（ｇ２）とを含み、
前記工程（ｈ）は、前記第２の層間絶縁膜上に、前記第１のコンタクトプラグと電気的に接続する第１の配線を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上にＤＲＡＭ部とロジック部とを備えた半導体装置の製造方法であって、
前記半導体基板上に、ホールを有する第１の層間絶縁膜を形成する工程（ａ）と、
前記ホールの少なくとも底部及び側壁部に、第１の導電膜よりなる下部電極を形成する工程（ｂ）と、
前記第１の層間絶縁膜上に前記下部電極を覆う容量絶縁膜を形成すると共に、前記第１の層間絶縁膜上に前記容量絶縁膜を構成する絶縁膜を形成する工程（ｃ）と、
前記容量絶縁膜上に第２の導電膜よりなる上部電極を形成すると共に、前記容量絶縁膜を構成する絶縁膜上に前記上部電極を構成する第２の導電膜を形成する工程（ｄ）と、
前記上部電極及び前記第２の導電膜上に、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する工程（ｅ）と、
前記第２の層間絶縁膜に、上部電極用コンタクトホール、第１のホール、及び第２のホールを形成する工程（ｆ）と、
前記第２の層間絶縁膜をハードマスクに用いて、前記第１の層間絶縁膜における前記第１のホール内に露出する部分を除去することにより、第１のコンタクトホールを形成する一方、前記第１の層間絶縁膜における前記第２のホール内に露出する部分を除去することにより、第２のコンタクトホールを形成する工程（ｇ）と、
前記上部電極用コンタクトホール内に、ＤＲＡＭ部を構成する上部電極用コンタクトプラグを形成すると共に、前記第１のコンタクトホール内に、ＤＲＡＭ部を構成する第１のコンタクトプラグを形成する一方、前記第２のコンタクトホール内にロジック部を構成する第２のコンタクトプラグを形成する工程（ｈ）と、
前記第２の層間絶縁膜上に、前記上部電極用コンタクトプラグを介して前記上部電極と電気的に接続し、ＤＲＡＭ部を構成する上部電極用配線を形成すると共に、前記第２の層間絶縁膜上に、前記第１のコンタクトプラグと電気的に接続し、ＤＲＡＭ部を構成する第１の配線を形成する一方、前記第２の層間絶縁膜上に、前記第２のコンタクトプラグと電気的に接続し、ロジック部を構成する第２の配線を形成する工程（ｉ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上にＤＲＡＭ部とロジック部とを備えた半導体装置の製造方法であって、
前記半導体基板上に、ホールを有する第１の層間絶縁膜を形成する工程（ａ）と、
前記ホールの少なくとも底部及び側壁部に、第１の導電膜よりなる下部電極を形成する工程（ｂ）と、
前記第１の層間絶縁膜上に前記下部電極を覆う容量絶縁膜を形成する工程（ｃ）と、
前記容量絶縁膜上に第２の導電膜よりなる上部電極を形成すると共に、ＤＲＡＭ部に位置する前記第１の層間絶縁膜上に、前記上部電極と離間して、前記上部電極を構成する第２の導電膜を形成する工程（ｄ）と、
前記上部電極及び前記第２の導電膜上に、前記上部電極が露出する開口部を有し、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する工程（ｅ）と、
前記第１の層間絶縁膜上に、前記第２の層間絶縁膜を覆うように第３の層間絶縁膜を形成する工程（ｆ）と、
前記第２の層間絶縁膜をエッチストップに用いて、前記開口部内に、前記第３の層間絶縁膜を残存させると共に、前記第１の層間絶縁膜上における前記上部電極と前記第２の導電膜との間に露出する部分に、前記第３の層間絶縁膜を残存させる一方、ロジック部に位置する前記第１の層間絶縁膜上に、前記第３の層間絶縁膜を残存させる工程（ｇ）と、
前記工程（ｇ）の後に、前記第３の層間絶縁膜に、上部電極用コンタクトホールを形成すると共に、ＤＲＡＭ部に位置する前記第３の層間絶縁膜及び前記第１の層間絶縁膜を貫通する第１のコンタクトホールを形成する一方、ロジック部に位置する前記第３の層間絶縁膜及び前記第１の層間絶縁膜を貫通する第２のコンタクトホールを形成する工程（ｈ）と、
前記上部電極用コンタクトホール内に、ＤＲＡＭ部を構成する上部電極用コンタクトプラグを形成すると共に、前記第１のコンタクトホール内に、ＤＲＡＭ部を構成する第１のコンタクトプラグを形成する一方、前記第２のコンタクトホール内に、ロジック部を構成する第２のコンタクトプラグを形成する工程（ｉ）と、
前記工程（ｉ）の後に、前記第２の層間絶縁膜及び前記第３の層間絶縁膜上に、第４の層間絶縁膜を形成する工程（ｊ）と、
前記第４の層間絶縁膜上に、前記上部電極用コンタクトプラグの上方に位置し、ＤＲＡＭ部を構成する上部電極用配線を形成すると共に、前記第４の層間絶縁膜上に、前記第１のコンタクトプラグの上方に位置し、ＤＲＡＭ部を構成する第１の配線を形成する一方、前記第４の層間絶縁膜上に、前記第２のコンタクトプラグの上方に位置し、ロジック部を構成する第２の配線を形成する工程（ｋ）とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化により、例えばＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）を搭載した半導体装置では、そのメモリセルの微細化を図りながらキャパシタの必要蓄積電荷を確保するために、キャパシタの高層化が求められている。ここで、キャパシタの高層化を実現するには、例えば高アスペクト比のコンタクトホールの加工、及び該コンタクトホール内へのコンタクトプラグの形成等が必要とされる。そのため、このようなコンタクトホールの加工及びコンタクトプラグの形成が困難な場合、半導体装置の製造コストの増大を招くおそれがある。
【０００３】
一方、キャパシタを高層化することなく、メモリセルの微細化を図りながらキャパシタの必要蓄積電荷を確保することが提案されている。以下に、従来例に係る半導体装置について、図１０を参照しながら説明する（例えば特許文献１参照）。図１０は、従来例に係る半導体装置におけるキャパシタ形成部分の構造を示す断面図である。
【０００４】
図１０に示すように、層間絶縁膜５００には、層間絶縁膜５００中のコンタクトプラグ５０１と接続し、下部電極５０４、容量絶縁膜５０７及び上部電極５１１からなるキャパシタが形成されている。
【０００５】
具体的には、凹型の下部電極５０４は、第１の下部電極用膜５０２及び第２の下部電極用膜５０３からなる２層膜の下部電極であり、容量絶縁膜５０７は、第１の容量絶縁膜用膜５０５及び第２の容量絶縁膜用膜５０６からなる２層膜の容量絶縁膜であり、上部電極５１１は、第１の上部電極用膜５０８，第２の上部電極用膜５０９及び第３の上部電極用膜５１０からなる３層膜の上部電極である。
【０００６】
図１０に示すように、下部電極５０４と上部電極５１１との間には、容量絶縁膜５０７が形成されており、容量絶縁膜５０７は、トレンチ内において折り返された形状を有している。
【０００７】
従来例によると、トレンチ内に埋め込まれた凹型の下部電極５０４の外側面と接触するように、容量絶縁膜５０７がトレンチ内において折り返された形状を有しているため、下部電極５０４における内底面、内側面及び上面に加えて外側面をも蓄積容量部として用いることが可能になる。そのため、キャパシタの高層化を図ることなく、メモリセルの微細化を図りながらキャパシタの必要蓄積電荷を確保することができるので、トレンチの高さを大幅に低減することができる。このため、キャパシタ形成工程後のコンタクトプラグの形成工程及び配線形成工程等を容易に行うことができる。
【特許文献１】特開平１０−１７３１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来例に係る半導体装置では、以下に示す問題がある。
【０００９】
従来例に係る半導体装置では、図１０に示すように、トレンチ内において折り返された形状の容量絶縁膜５０７を有するキャパシタを形成しなければならず、このようなキャパシタを得るには、多数の複雑な製造工程を必要とするため、半導体装置の製造コストの増大を招くという問題がある。
【００１０】
前記に鑑み、本発明は、半導体装置の製造コストの増大を招くことなく、キャパシタの高層化を図ることにより、メモリセルの微細化を図りながらキャパシタの必要蓄積電荷を確保することを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上にＤＲＡＭ部を備えた半導体装置であって、ＤＲＡＭ部は、第１のトランジスタを有する半導体基板上に形成され、ホールを有する第１の層間絶縁膜と、ホールの少なくとも底部及び側壁部に形成された第１の導電膜よりなる下部電極と、第１の導電膜及び第１の層間絶縁膜上に形成された容量絶縁膜と、容量絶縁膜上に形成された第２の導電膜よりなる上部電極とからなる容量素子と、第２の導電膜上に形成された上部電極用コンタクトホールを有する第２の層間絶縁膜と、第２の層間絶縁膜上に形成され、上部電極用コンタクトホール内に設けた上部電極用コンタクトプラグを介して第２の導電膜と電気的に接続する上部電極用配線とを備え、第２の層間絶縁膜は、シリコン窒化酸化膜又はシリコン窒化膜からなることを特徴とする。
【００１２】
本発明に係る半導体装置によると、第２の層間絶縁膜としてＣＭＰの選択比が比較的高いシリコン窒化酸化膜又はシリコン窒化膜を用いることにより、第２の層間絶縁膜の膜厚にバラツキが生じることを抑制することができるため、第２の層間絶縁膜を薄膜化させても上部電極と上部電極用配線との間を充分に絶縁することができるので、第２の層間絶縁膜において減少させた膜厚を、第１の層間絶縁膜の膜厚に充てることができる。そのため、半導体装置の製造コストの増大を招くことなく（高アスペクト比のコンタクトプラグの形成を必要とすることなく）、キャパシタの高層化を図ることができる。
【００１３】
本発明に係る半導体装置において、第２の層間絶縁膜及び第１の層間絶縁膜を貫通し、第１のトランジスタのソース・ドレイン領域と電気的に接続する第１のコンタクトプラグと、第２の層間絶縁膜上に形成され、第１のコンタクトプラグと電気的に接続する第１の配線とをさらに備えていることが好ましい。
【００１４】
本発明に係る半導体装置において、半導体基板上にロジック部をさらに備え、ロジック部は、第２のトランジスタを有する半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成された容量絶縁膜と、容量絶縁膜上に形成された第２の導電膜と、第２の導電膜上に形成された第２の層間絶縁膜と、第２の層間絶縁膜及び第１の層間絶縁膜を貫通し、第２のトランジスタのソース・ドレイン領域と電気的に接続する第２のコンタクトプラグと、第２の層間絶縁膜上に形成され、第２のコンタクトプラグと電気的に接続する第２の配線とを備えていることが好ましい。
【００１５】
本発明に係る半導体装置において、半導体基板上にロジック部をさらに備え、ＤＲＡＭ部は、上部電極用配線及び第１の配線の少なくとも下面に接する第４の層間絶縁膜をさらに備え、ロジック部は、第２のトランジスタを有する半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成され、その上面が第２の層間絶縁膜の上面よりも低い第３の層間絶縁膜と、第３の層間絶縁膜及び第１の層間絶縁膜を貫通し、第２のトランジスタのソース・ドレイン領域と電気的に接続する第２のコンタクトプラグと、第３の層間絶縁膜及び第２のコンタクトプラグ上に形成された第４の層間絶縁膜と、第４の層間絶縁膜上に形成され、第２のコンタクトプラグと電気的に接続する第２の配線とを備え、第１の配線の配線高さは、第２の配線の配線高さよりも低いことが好ましい。
【００１６】
このようにすると、ＤＲＡＭ部とロジック部とを混載した半導体装置において、ＤＲＡＭ部を構成する第１の配線の配線高さが、ロジック部を構成する第２の配線の配線高さと比較して低いため、ＤＲＡＭ部の配線間容量を削減することができる。
【００１７】
本発明に係る半導体装置において、第２の層間絶縁膜は単層膜であることが好ましい。
【００１８】
本発明に係る半導体装置において、第２の層間絶縁膜の膜厚は３０μｍ以上であって且つ６００μｍ以下であることが好ましい。
【００１９】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、半導体基板上にＤＲＡＭ部を備えた半導体装置の製造方法であって、半導体基板上に、ホールを有する第１の層間絶縁膜を形成する工程（ａ）と、ホールの少なくとも底部及び側壁部に、第１の導電膜よりなる下部電極を形成する工程（ｂ）と、第１の層間絶縁膜上に第１の導電膜を覆う容量絶縁膜を形成する工程（ｃ）と、容量絶縁膜上に第２の導電膜よりなる上部電極を形成する工程（ｄ）と、第２の導電膜上に、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する工程（ｅ）と、第２の層間絶縁膜に、上部電極用コンタクトホールを形成する工程（ｆ）と、上部電極用コンタクトホール内に上部電極用コンタクトプラグを形成する工程（ｇ）と、第２の層間絶縁膜上に、上部電極用コンタクトプラグを介して第２の導電膜と電気的に接続する上部電極用配線を形成する工程（ｈ）とを備えることを特徴とする。
【００２０】
本発明に係る第１の半導体装置の製造方法によると、第２の層間絶縁膜として、ＣＭＰの選択比が比較的高いシリコン窒化酸化膜又はシリコン窒化膜を用いることにより、第２の層間絶縁膜の膜厚にバラツキが生じることを抑制することができるため、第２の層間絶縁膜を薄膜化させても上部電極と上部電極用配線との間を充分に絶縁することができるので、第２の層間絶縁膜において減少させた膜厚を、第１の層間絶縁膜の膜厚に充てることができる。そのため、半導体装置の製造コストの増大を招くことなく、（高アスペクト比のコンタクトプラグの形成を必要とすることなく、）キャパシタの高層化を図ることができる。
【００２１】
加えて、本発明に係る第１の半導体装置の製造方法によると、上部電極上に、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する。これにより、ＣＭＰ法による上部電極用コンタクトプラグの形成工程の際に、第２の層間絶縁膜をエッチストップとして用いることができる。加えて、上部電極用配線の形成工程（詳細には、エッチングによる上部電極用配線溝の形成工程）の際に、第２の層間絶縁膜をエッチストップとして用いることができる。このように、第２の層間絶縁膜をエッチストップとして用いることができるので、製造工程数の削減により、半導体装置の製造コストの低減を図ることができる。
【００２２】
本発明に係る第１の半導体装置の製造方法において、工程（ｆ）は、第２の層間絶縁膜に、第１のホールを形成する工程をさらに含み、工程（ｇ）は、第２の層間絶縁膜をハードマスクに用いて、第１の層間絶縁膜における第１のホール内に露出する部分を除去することにより、第２の層間絶縁膜及び第１の層間絶縁膜を貫通する第１のコンタクトホールを形成する工程（ｇ１）と、工程（ｇ１）の後に、上部電極用コンタクトホール内に上部電極用コンタクトプラグを形成すると共に、第１のコンタクトホール内に第１のコンタクトプラグを形成する工程（ｇ２）とを含み、工程（ｈ）は、第２の層間絶縁膜上に、第１のコンタクトプラグと電気的に接続する第１の配線を形成する工程をさらに含むことが好ましい。
【００２３】
このようにすると、第１の層間絶縁膜上に、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する。これにより、エッチングによる第１のコンタクトホールの形成工程の際に、第２の層間絶縁膜をハードマスクとして用いることができる。加えて、ＣＭＰ法による第１のコンタクトプラグの形成工程の際に、第２の層間絶縁膜をエッチストップとして用いることができる。さらに、第１の配線の形成工程（詳細には、エッチングによる第１の配線溝の形成工程）の際に、第２の層間絶縁膜をエッチストップとして用いることができる。このように、第２の層間絶縁膜をハードマスク又はエッチストップとして用いることができるので、製造工程数の削減により、半導体装置の製造コストの低減を図ることができる。
【００２４】
前記の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、半導体基板上にＤＲＡＭ部とロジック部とを備えた半導体装置の製造方法であって、半導体基板上に、ホールを有する第１の層間絶縁膜を形成する工程（ａ）と、ホールの少なくとも底部及び側壁部に、第１の導電膜よりなる下部電極を形成する工程（ｂ）と、第１の層間絶縁膜上に下部電極を覆う容量絶縁膜を形成すると共に、第１の層間絶縁膜上に容量絶縁膜を構成する絶縁膜を形成する工程（ｃ）と、容量絶縁膜上に第２の導電膜よりなる上部電極を形成すると共に、容量絶縁膜を構成する絶縁膜上に上部電極を構成する第２の導電膜を形成する工程（ｄ）と、上部電極及び第２の導電膜上に、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する工程（ｅ）と、第２の層間絶縁膜に、上部電極用コンタクトホール、第１のホール、及び第２のホールを形成する工程（ｆ）と、第２の層間絶縁膜をハードマスクに用いて、第１の層間絶縁膜における第１のホール内に露出する部分を除去することにより、第１のコンタクトホールを形成する一方、第１の層間絶縁膜における第２のホール内に露出する部分を除去することにより、第２のコンタクトホールを形成する工程（ｇ）と、上部電極用コンタクトホール内に、ＤＲＡＭ部を構成する上部電極用コンタクトプラグを形成すると共に、第１のコンタクトホール内に、ＤＲＡＭ部を構成する第１のコンタクトプラグを形成する一方、第２のコンタクトホール内にロジック部を構成する第２のコンタクトプラグを形成する工程（ｈ）と、第２の層間絶縁膜上に、上部電極用コンタクトプラグを介して上部電極と電気的に接続し、ＤＲＡＭ部を構成する上部電極用配線を形成すると共に、第２の層間絶縁膜上に、第１のコンタクトプラグと電気的に接続し、ＤＲＡＭ部を構成する第１の配線を形成する一方、第２の層間絶縁膜上に、第２のコンタクトプラグと電気的に接続し、ロジック部を構成する第２の配線を形成する工程（ｉ）とを備えることを特徴とする。
【００２５】
本発明に係る第２の半導体装置の製造方法によると、第２の層間絶縁膜として、ＣＭＰの選択比が比較的高いシリコン窒化酸化膜又はシリコン窒化膜を用いることにより、第２の層間絶縁膜の膜厚にバラツキが生じることを抑制することができるため、第２の層間絶縁膜を薄膜化させても上部電極と上部電極用配線との間を充分に絶縁することができるので、第２の層間絶縁膜において減少させた膜厚を、第１の層間絶縁膜の膜厚に充てることができる。そのため、半導体装置の製造コストの増大を招くことなく、すなわち、高アスペクト比の第１，第２のコンタクトプラグの形成を必要とすることなく、キャパシタの高層化を図ることができる。
【００２６】
加えて、本発明に係る第２の半導体装置の製造方法によると、第１の層間絶縁膜上に、上部電極及び上部電極を構成する第２の導電膜を覆うように、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する。これにより、エッチングによる第１，第２のコンタクトホールの形成工程の際に、第２の層間絶縁膜をハードマスクとして用いることができる。加えて、ＣＭＰ法による上部電極用コンタクトプラグ，第１，第２のコンタクトプラグの形成工程の際に、第２の層間絶縁膜をエッチストップとして用いることができる。さらに、上部電極用配線，第１，第２の配線の形成工程（詳細には、エッチングによる上部電極用配線溝，第１，第２の配線溝の形成工程）の際に、第２の層間絶縁膜をエッチストップとして用いることができる。このように、第２の層間絶縁膜をハードマスク又はエッチストップとして用いることができるので、製造工程数の削減により、半導体装置の製造コストの低減を図ることができる。
【００２７】
前記の目的を達成するため、本発明に係る第３の半導体装置の製造方法は、半導体基板上にＤＲＡＭ部とロジック部とを備えた半導体装置の製造方法であって、半導体基板上に、ホールを有する第１の層間絶縁膜を形成する工程（ａ）と、ホールの少なくとも底部及び側壁部に、第１の導電膜よりなる下部電極を形成する工程（ｂ）と、第１の層間絶縁膜上に下部電極を覆う容量絶縁膜を形成する工程（ｃ）と、容量絶縁膜上に第２の導電膜よりなる上部電極を形成すると共に、ＤＲＡＭ部に位置する第１の層間絶縁膜上に、上部電極と離間して、上部電極を構成する第２の導電膜を形成する工程（ｄ）と、上部電極及び第２の導電膜上に、上部電極が露出する開口部を有し、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する工程（ｅ）と、第１の層間絶縁膜上に、第２の層間絶縁膜を覆うように第３の層間絶縁膜を形成する工程（ｆ）と、第２の層間絶縁膜をエッチストップに用いて、開口部内に、第３の層間絶縁膜を残存させると共に、第１の層間絶縁膜上における上部電極と第２の導電膜との間に露出する部分に、第３の層間絶縁膜を残存させる一方、ロジック部に位置する第１の層間絶縁膜上に、第３の層間絶縁膜を残存させる工程（ｇ）と、工程（ｇ）の後に、第３の層間絶縁膜に、上部電極用コンタクトホールを形成すると共に、ＤＲＡＭ部に位置する第３の層間絶縁膜及び第１の層間絶縁膜を貫通する第１のコンタクトホールを形成する一方、ロジック部に位置する第３の層間絶縁膜及び第１の層間絶縁膜を貫通する第２のコンタクトホールを形成する工程（ｈ）と、上部電極用コンタクトホール内に、ＤＲＡＭ部を構成する上部電極用コンタクトプラグを形成すると共に、第１のコンタクトホール内に、ＤＲＡＭ部を構成する第１のコンタクトプラグを形成する一方、第２のコンタクトホール内に、ロジック部を構成する第２のコンタクトプラグを形成する工程（ｉ）と、工程（ｉ）の後に、第２の層間絶縁膜及び第３の層間絶縁膜上に、第４の層間絶縁膜を形成する工程（ｊ）と、第４の層間絶縁膜上に、上部電極用コンタクトプラグの上方に位置し、ＤＲＡＭ部を構成する上部電極用配線を形成すると共に、第４の層間絶縁膜上に、第１のコンタクトプラグの上方に位置し、ＤＲＡＭ部を構成する第１の配線を形成する一方、第４の層間絶縁膜上に、第２のコンタクトプラグの上方に位置し、ロジック部を構成する第２の配線を形成する工程（ｋ）とを備えることを特徴とする。
【００２８】
本発明に係る第３の半導体装置の製造方法によると、第２の層間絶縁膜として、ＣＭＰの選択比が比較的高いシリコン窒化酸化膜又はシリコン窒化膜を用いることにより、第２の層間絶縁膜の膜厚にバラツキが生じることを抑制することができるため、第２の層間絶縁膜を薄膜化させても上部電極と上部電極用配線との間を充分に絶縁することができるので、第２の層間絶縁膜において減少させた膜厚を、第１の層間絶縁膜の膜厚に充てることができる。そのため、半導体装置の製造コストの増大を招くことなく、すなわち、高アスペクト比の第１，第２のコンタクトプラグの形成を必要とすることなく、キャパシタの高層化を図ることができる。
【００２９】
さらに、本発明に係る第３の半導体装置の製造方法によると、ＤＲＡＭ部に位置する第１の層間絶縁膜上にのみ、上部電極及び上部電極を構成する第２の導電膜を覆うように、シリコン窒化酸化膜又はシリコン窒化膜からなる第２の層間絶縁膜を形成する一方、ロジック部に位置する第１の層間絶縁膜上に、第３の層間絶縁膜を形成する。
【００３０】
これにより、ＣＭＰ法による上部電極用コンタクトプラグ，第１，第２のコンタクトプラグの形成工程の際に、第２の層間絶縁膜をエッチストップとして用いることにより、第３の層間絶縁膜の上面が第２の層間絶縁膜の上面よりも低く、ＤＲＡＭ部とロジック部との間に段差を設けることができる。
【００３１】
このため、ＤＲＡＭ部を構成する第１の配線の配線高さを、ロジック部を構成する第２の配線の配線高さよりも低くすることができるので、ＤＲＡＭ部の配線間容量を削減することができる。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によると、キャパシタを構成する上部電極と上部電極用配線との間を絶縁する第２の層間絶縁膜として、ＣＭＰの選択比が比較的高いシリコン窒化酸化膜又はシリコン窒化膜を用いることにより、第２の層間絶縁膜の膜厚にバラツキが生じることを抑制することができるため、第２の層間絶縁膜を薄膜化させても上部電極と上部電極用配線との間を充分に絶縁することができるので、第２の層間絶縁膜において減少させた膜厚を、第１の層間絶縁膜の膜厚に充てることができる。そのため、半導体装置の製造コストの増大を招くことなく、すなわち、高アスペクト比の第１，第２のコンタクトプラグの形成を必要とすることなく、キャパシタの高層化を図ることができる。
【発明を実施するための最良の形態】
【００３３】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００３４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 及び図２(a) 〜(c) を参照しながら説明する。図１(a) 〜(c) 及び図２(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【００３５】
まず、図１(a) に示すように、半導体基板１００上に、ゲート絶縁膜１０１を介してゲート電極１０２を有する第１のトランジスタを形成する。続いて、半導体基板１００上に、第１のトランジスタを覆うように第１の層間絶縁膜１０３を形成した後、第１の層間絶縁膜１０３に、第１のトランジスタのソース・ドレイン領域（図示せず）と接続する下部電極用コンタクトプラグ１０４、及び第１のトランジスタのソース・ドレイン領域と接続する第１ａのコンタクトプラグ１０５の各々を形成する。
【００３６】
その後、第１の層間絶縁膜１０３上に、エッチングストッパー膜１０６及び第２の層間絶縁膜１０７を順次形成する。その後、エッチングストッパー膜１０６及び第２の層間絶縁膜１０７に、第２の層間絶縁膜１０７及びエッチングストッパー膜１０６を貫通し下部電極用コンタクトプラグ１０４を露出するキャパシタ形成用ホールを形成する。その後、キャパシタ形成用ホールの底部及び側壁部に、下部電極１０８を形成した後、第２の層間絶縁膜１０７上に、下部電極１０８を覆うように容量絶縁膜１０９を形成する。その後、容量絶縁膜１０９上に、上部電極１１０を形成すると共に、第２の層間絶縁膜１０７上に、上部電極１１０と離間して、上部電極を構成する導電膜と同一の導電膜１１０ａを形成する。このようにして、キャパシタ形成用ホール内に、下部電極１０８、容量絶縁膜１０９及び上部電極１１０が順次積層されてなるキャパシタ１１１を構成する。
【００３７】
その後、第２の層間絶縁膜１０７上における上部電極１１０と導電膜１１０ａとの間に露出する部分に、その上面が上部電極１１０の上面と連続し、例えばＳｉＯ2膜からなる第３の層間絶縁膜１１２を形成する。その後、上部電極１１０、導電膜１１０ａ、及び第３の層間絶縁膜１１２上に、例えばＳｉＯＮ膜又はＳｉＮ膜からなる膜厚が３０μｍの第４の層間絶縁膜１１３を形成する。ここで、第４の層間絶縁膜１１３の膜厚は３０〜６００μｍの範囲内が好ましい。
【００３８】
次に、図１(b) に示すように、第４の層間絶縁膜１１３の上方に、所望の領域に開口を有するマスク１１４を形成した後、ウェットエッチングにより、第４の層間絶縁膜１１３におけるマスク１１４の開口内に露出する部分を除去する。これにより、第４の層間絶縁膜１１３に、上部電極１１０を露出する上部電極用コンタクトホール１１５、及び第３の層間絶縁膜１１２を露出する第１のホール１１６の各々を形成する。
【００３９】
その後、第４の層間絶縁膜１１３をハードマスクとして用いたエッチングにより、第３の層間絶縁膜１１２、第２の層間絶縁膜１０７、及びエッチングストッパー膜１０６における第１のホール１１６内に露出する部分を順次除去することにより、第４の層間絶縁膜１１３、第３の層間絶縁膜１１２、第２の層間絶縁膜１０７、及びエッチングストッパー膜１０６を貫通し第１ａのコンタクトプラグ１０５を露出する第１ｂのコンタクトホールを形成する。
【００４０】
このように、本実施形態では、第１ｂのコンタクトホールの形成工程の際に、第４の層間絶縁膜１１３をハードマスクとして用いることができる。
【００４１】
次に、図１(c) に示すように、各コンタクトホールの底部及び側壁部に、例えばＴｉ膜／ＴｉＮ膜からなるバリア膜（図示せず）を形成した後、ＣＶＤ法により、第４の層間絶縁膜１１３上に、各コンタクトホール内を埋め込むように、タングステン膜１１７を形成する。
【００４２】
次に、図２(a) に示すように、ＣＭＰ法により、タングステン膜１１７における第４の層間絶縁膜１１３上に存在する部分を研磨して除去する。このようにして、上部電極用コンタクトホール１１５内に、バリア膜を介してタングステン膜が埋め込まれてなる上部電極用コンタクトプラグ１１８を形成すると共に、第１ｂのコンタクトホール内に、バリア膜を介してタングステン膜が埋め込まれてなる第１ｂのコンタクトプラグ１１９を形成する。
【００４３】
このように、本実施形態では、ＣＭＰ法によるタングステン膜１１７の除去工程の際に、第４の層間絶縁膜１１３をエッチストップとして用いることができる。
【００４４】
次に、図２(b) に示すように、第４の層間絶縁膜１１３上に、第５の層間絶縁膜１２０を形成する。その後、第５の層間絶縁膜１２０の上方に、所望の領域に開口を有する配線溝形成用マスク１２１を形成した後、マスク１２１を用いたエッチングにより、第５の層間絶縁膜１２０におけるマスク１２１の開口内に露出する部分を除去する。これにより、第５の層間絶縁膜１２０に、上部電極用コンタクトプラグ１１８を露出する上部電極用配線溝１２２、及び第１ｂのコンタクトプラグ１１９を露出する第１の配線溝１２３の各々を形成する。
【００４５】
このように、本実施形態では、各配線溝１２２，１２３の形成工程の際に、第４の層間絶縁膜１１３をエッチストップとして用いることができる。
【００４６】
次に、図２(c) に示すように、各配線溝１２２，１２３内に、例えばＣｕ膜からなる金属膜を埋め込むことにより、上部電極用配線１２４及び第１の配線１２５の各々を形成する。
【００４７】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００４８】
ここで、本実施形態の効果を有効に説明するために、比較例に係る半導体装置と本実施形態に係る半導体装置とを比較しながら以下に説明する。図３(a) は、比較例に係る半導体装置の構造について示す断面図であり、図３(b) は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。
【００４９】
なお、比較例に係る半導体装置は、主要な構成要素として、図３(a) に示すように、半導体基板４００，第１の層間絶縁膜４０３，エッチングストッパー膜４０６，第２の層間絶縁膜４０７，第４の層間絶縁膜４１３，第５の層間絶縁膜４２０，半導体基板４００上にゲート絶縁膜４０１を介して形成されたゲート電極４０２，第１の層間絶縁膜４０３を貫通し半導体基板４００と接続する下部電極用コンタクトプラグ４０４及び第１ａのコンタクトプラグ４０５，キャパシタ形成用ホール内に下部電極４０８，容量絶縁膜４０９及び上部電極４１０が順次積層されてなるキャパシタ４１１，上部電極を構成する導電膜と同一の導電膜４１０ａ，第４の層間絶縁膜４１３を貫通し上部電極４１０と接続する上部電極用コンタクトプラグ４１８，第４の層間絶縁膜４１３、第２の層間絶縁膜４０７、及びエッチングストッパー膜４０６を貫通し第１ａのコンタクトプラグ４０５と接続する第１ｂのコンタクトプラグ４１９，上部電極用コンタクトプラグ４１８と接続する上部電極用配線４２４，並びに第１ｂのコンタクトプラグ４１９と接続する第１の配線４２５を備えている。
【００５０】
ここで、比較例に係る半導体装置と本実施形態に係る半導体装置との相違点は、以下に示す点である。
【００５１】
比較例では、第４の層間絶縁膜４１３としてシリコン酸化膜を用いる点に対し、本実施形態では、第４の層間絶縁膜１１３としてシリコン窒化酸化膜又はシリコン窒化膜を用いる点である。
【００５２】
第４の層間絶縁膜４１３としてシリコン酸化膜を用いた場合、シリコン酸化膜はＣＭＰの選択比が比較的低いため、第４の層間絶縁膜４１３の膜厚に１００μｍ以上のバラツキが生じる。そのため、比較例では、図３(a) に示すように、第４の層間絶縁膜４１３によって、キャパシタ４１１を構成する上部電極４１０と上部電極用配線４２４とを確実に絶縁するには、ある程度の膜厚を有する第４の層間絶縁膜４１３が必要とされる。
【００５３】
これに対し、第４の層間絶縁膜１１３としてシリコン窒化酸化膜又はシリコン窒化膜を用いた場合、シリコン窒化酸化膜及びシリコン窒化膜はＣＭＰの選択比が比較的高いため、第４の層間絶縁膜１１３の膜厚にバラツキが生じることを抑制することができる。そのため、本実施形態では、図３(b) に示すように、第４の層間絶縁膜４１３（図３(a) 参照）と比較して、第４の層間絶縁膜１１３を薄膜化させても、キャパシタ１１１を構成する上部電極１１０と上部電極用配線１２４との間を充分に絶縁することができる。
【００５４】
このため、第４の層間絶縁膜１１３を薄膜化させて、第４の層間絶縁膜１１３において減少させた膜厚を、第２の層間絶縁膜１０７の膜厚に充てることができるので、第１ｂのコンタクトプラグ１１９のアスペクト比を高めることなく、すなわち、半導体装置の製造コストの増大を招くことなく、キャパシタの高層化を図ることができる（高低差Ｈ参照）。
【００５５】
また、本実施形態によると、上部電極１１０及び第３の層間絶縁膜１１２上に、シリコン窒化酸化膜又はシリコン窒化膜からなる第４の層間絶縁膜１１３を形成する。
【００５６】
これにより、エッチングによる第１ｂのコンタクトホールの形成工程の際に、第４の層間絶縁膜１１３をハードマスクとして用いることができる（図１(b) 参照）。加えて、ＣＭＰ法による各コンタクトプラグ１１８，１１９の形成工程の際に、第４の層間絶縁膜１１３をエッチストップとして用いることができる（図２(a) 参照）。さらに、エッチングによる各配線溝１２２，１２３の形成工程の際に、第４の層間絶縁膜１１３をエッチストップとして用いることができる（図２(b) 参照）。
【００５７】
このように、本実施形態では、シリコン窒化酸化膜又はシリコン窒化膜からなる第４の層間絶縁膜１１３をハードマスク又はエッチストップとして用いることができるので、製造工程数の削減により、半導体装置の製造コストの低減を図ることができる。
【００５８】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図４(a) 及び(b) 、図５(a) 及び(b) 並びに図６(a) 及び(b) を参照しながら説明する。図４(a) 及び(b) 、図５(a) 及び(b) 並びに図６(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。ここで、前述の第１の実施形態では、ＤＲＡＭ部のみを搭載した半導体装置について説明したのに対し、本実施形態では、ＤＲＡＭ部とロジック部とを混載した半導体装置について説明する。
【００５９】
まず、図４(a) に示すように、ＤＲＡＭ部の半導体基板２００上に、ＤＲＡＭ部用ゲート絶縁膜２０１を介してＤＲＡＭ部用ゲート電極２０２を有する第１のトランジスタ（ＤＲＡＭ部用トランジスタ）を形成する一方、ロジック部の半導体基板２００上に、ロジック部用ゲート絶縁膜２０３を介してロジック部用ゲート電極２０４を有する第２のトランジスタ（ロジック部用トランジスタ）を形成する。その後、半導体基板２００上に、第１のトランジスタ及び第２のトランジスタを覆うように、第１の層間絶縁膜２０５を形成する。その後、ＤＲＡＭ部の第１の層間絶縁膜２０５に、第１のトランジスタのソース・ドレイン領域（図示せず）と接続する下部電極用コンタクトプラグ２０６、及び第１のトランジスタのソース・ドレイン領域と接続する第１ａのコンタクトプラグ（ＤＲＡＭ部用コンタクトプラグ）２０７の各々を形成する。一方、ロジック部の第１の層間絶縁膜２０５に、第２のトランジスタのソース・ドレイン領域（図示せず）と接続する第２ａのコンタクトプラグ（ロジック部用コンタクトプラグ）２０８及び第２ａのコンタクトプラグ（ロジック部用コンタクトプラグ）２０９の各々を形成する。
【００６０】
その後、第１の層間絶縁膜２０５上に、エッチングストッパー膜２１０及び第２の層間絶縁膜２１１を順次形成する。その後、エッチングストッパー膜２１０及び２の層間絶縁膜２１１に、第２の層間絶縁膜２１１及びエッチングストッパー膜２１０を貫通し上部電極用コンタクトプラグ２０６を露出するキャパシタ形成用ホールを形成した後、キャパシタ形成用ホールの底部及び側壁部に、下部電極２１２を形成する。
【００６１】
その後、第２の層間絶縁膜２１１上に、下部電極２１２を覆うように容量絶縁膜２１３を形成すると共に、ＤＲＡＭ部の第２の層間絶縁膜２１１上に、容量絶縁膜２１３と離間して、容量絶縁膜２１３を構成する絶縁膜と同一の絶縁膜２１３ａを形成する。一方、ロジック部の第２の層間絶縁膜２１１上に、絶縁膜２１３ａと連続して、容量絶縁膜２１３を構成する絶縁膜と同一の絶縁膜２１３ｂ（但し、絶縁膜２１３ｂは、各コンタクトプラグ２０８，２０９の上方に開口を有している）を形成する。すなわち、第２の層間絶縁膜２１１上における各コンタクトプラグ２０７，２０８，２０９の上方に位置する部分以外の部分に、容量絶縁膜２１３を構成する絶縁膜と同一の絶縁膜２１３ａ，２１３ｂを形成する。
【００６２】
その後、容量絶縁膜２１３上に上部電極２１４を形成すると共に、絶縁膜２１３ａ上に上部電極を構成する導電膜と同一の導電膜２１４ａを形成する一方、絶縁膜２１３ｂ上に上部電極を構成する導電膜と同一の導電膜２１４ｂを形成する。このようにして、キャパシタ形成用ホール内に、下部電極２１２、容量絶縁膜２１３、及び上部電極２１４が順次積層されてなるキャパシタ２１５を形成する。
【００６３】
その後、ＤＲＡＭ部の第２の層間絶縁膜２１１上における上部電極２１４と導電膜２１４ａとの間に露出する部分に、その上面が上部電極２１４の上面と連続し、例えばＳｉＯ2膜からなる第３の層間絶縁膜２１６Ａを形成する。一方、ロジック部の第２の層間絶縁膜２１１上における導電膜２１４ｂの開口内に露出する部分に、その上面が上部電極２１４の上面と連続し、例えばＳｉＯ2膜からなる第３の層間絶縁膜２１６Ｂを形成する。その後、上部電極２１４、導電膜２１４ａ，２１４ｂ，及び第３の層間絶縁膜２１６Ａ，２１６Ｂ上に、例えばＳｉＯＮ膜又はＳｉＮ膜からなる第４の層間絶縁膜２１７を形成する。
【００６４】
次に、図４(b) に示すように、第４の層間絶縁膜２１７の上方に、所望の領域に開口を有するマスク２１８を形成する。その後、マスク２１８を用いたウェットエッチングにより、第４の層間絶縁膜２１７におけるマスク２１８の開口内に露出する部分を除去する。これにより、ＤＲＡＭ部の第４の層間絶縁膜２１７に、上部電極２１４を露出する上部電極用コンタクトホール２１９を形成すると共に、ＤＲＡＭ部の第４の層間絶縁膜２１７に、第１ａのコンタクトプラグ２０７の上方に位置し第３の層間絶縁膜２１６Ａを露出する第１のホール２２０ｘを形成する。一方、ロジック部の第４の層間絶縁膜２１７に、第２ａのコンタクトプラグ２０８の上方に位置し第３の層間絶縁膜２１６Ｂを露出する第２のホール２２１ｘ、及び第２ａのコンタクトプラグ２０９の上方に位置し第３の層間絶縁膜２１６Ｂを露出する第２のホール２２２ｘを形成する。
【００６５】
次に、図５(a) に示すように、第４の層間絶縁膜２１７をハードマスクとして用いたエッチングにより、第３の層間絶縁膜２１６Ａ、第２の層間絶縁膜２１１及びエッチングストッパー膜２１０における第１のホール２２０ｘ内に露出する部分を順次除去することにより、第４の層間絶縁膜２１７、第３の層間絶縁膜２１６Ａ、第２の層間絶縁膜２１１、及びエッチングストッパー膜２１０を貫通し第１ａのコンタクトプラグ２０７を露出する第１ｂのコンタクトホール２２０を形成する。一方、第３の層間絶縁膜２１６Ｂ、第２の層間絶縁膜２１１及びエッチングストッパー膜２１０における第２のホール２２１ｘ，２２２ｘ内に露出する部分を順次除去することにより、第４の層間絶縁膜２１７、第３の層間絶縁膜２１６Ｂ、第２の層間絶縁膜２１１、及びエッチングストッパー膜２１０を貫通し第２ａのコンタクトプラグ２０８を露出する第２ｂのコンタクトホール２２１、及び第２ａのコンタクトプラグ２０９を露出する第２ｂのコンタクトホール２２２の各々を形成する。
【００６６】
このように、本実施形態では、エッチングによる各コンタクトホール２２０，２２１，２２２の形成工程の際に、第４の層間絶縁膜２１７をハードマスクとして用いることができる。これにより、ハードマスクの形成工程を省略することができるため、製造工程数の削減により、半導体装置の製造コストを低減することができる。
【００６７】
次に、図５(b) に示すように、各コンタクトホール２１９，２２０，２２１，２２２の底部及び側壁部に、例えばＴｉ膜／ＴｉＮ膜からなるバリア膜（図示せず）を形成した後、ＣＶＤ法により、第４の層間絶縁膜２１７上に、各コンタクトホール２１９，２２０，２２１，２２２内を埋め込むように、タングステン膜２２３を形成する。
【００６８】
次に、図６(a) に示すように、第４の層間絶縁膜２１７をエッチストップとして用いたＣＭＰ法により、タングステン膜２２３における第４の層間絶縁膜２１７上に存在する部分を研磨して除去する。このようにして、第４の層間絶縁膜２１７に、上部電極２１４と接続する上部電極用コンタクトプラグ２２４を形成すると共に、エッチングストッパー膜２１０、第２の層間絶縁膜２１１、第３の層間絶縁膜２１６Ａ、及び第４の層間絶縁膜２１７に、第１ａのコンタクトプラグ２０７と接続する第１ｂのコンタクトプラグ（ＤＲＡＭ部用コンタクトプラグ）２２５を形成する。一方、エッチングストッパー膜２１０、第２の層間絶縁膜２１１、第３の層間絶縁膜２１６Ｂ、及び第４の層間絶縁膜２１７に、第２ａのコンタクトプラグ２０８と接続する第２ｂのコンタクトプラグ（ロジック部用コンタクトプラグ）２２６、及び第２ａのコンタクトプラグ２０９と接続する第２ｂのコンタクトプラグ（ロジック部用コンタクトプラグ）２２７の各々を形成する。
【００６９】
このように、本実施形態では、ＣＭＰ法によるタングステン膜２２３の除去工程の際に、第４の層間絶縁膜２１７をエッチストップとして用いることができる。
【００７０】
次に、図６(b) に示すように、第４の層間絶縁膜２１７上に、第５の層間絶縁膜２２８を形成する。その後、第４の層間絶縁膜２１７をエッチストップとして用いたエッチングにより、第５の層間絶縁膜２２８に、各コンタクトプラグ２２４，２２５，２２６，２２７を露出する各配線溝を形成した後、各配線溝内に例えばＣｕ膜からなる金属膜を埋め込む。このようにして、ＤＲＡＭ部の第５の層間絶縁膜２２８に、上部電極用コンタクトプラグ２２４と接続する上部電極用配線２２９、及び第１ｂのコンタクトプラグ２２５と接続する第１の配線（ＤＲＡＭ部用配線）２３０の各々を形成する。一方、ロジック部の第５の層間絶縁膜２２８に、第２ｂのコンタクトプラグ２２６と接続する第２の配線（ロジック部用配線）２３１、及び第２ｂのコンタクトプラグ２２７と接続する第２の配線（ロジック部用配線）２３２の各々を形成する。
【００７１】
このように、本実施形態では、エッチングによる配線溝の形成工程の際に、第４の層間絶縁膜２１７をエッチストップとして用いることができる。
【００７２】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７３】
本実施形態によると、第４の層間絶縁膜２１７として、ＣＭＰの選択比が比較的高いシリコン窒化酸化膜又はシリコン窒化膜を用いることにより、第４の層間絶縁膜２１７の膜厚にバラツキが生じることを抑制することができるため、第４の層間絶縁膜２１７を薄膜化させても、キャパシタ２１５を構成する上部電極２１４と上部電極用配線２２９との間を充分に絶縁することができる。そのため、第４の層間絶縁膜２１７において減少させた膜厚を、第２の層間絶縁膜２１１の膜厚に充てることができるので、半導体装置の製造コストの増大を招くことなく、すなわち、高アスペクト比のコンタクトプラグ２２５，２２６，２２７の形成を必要とすることなく、キャパシタの高層化を図ることができる。
【００７４】
加えて、本実施形態によると、上部電極２１４、導電膜２１４ａ，２１４ｂ、及び第３の層間絶縁膜２１６Ａ，２１６Ｂ上に、シリコン窒化酸化膜又はシリコン窒化膜からなる第４の層間絶縁膜２１７を形成する。
【００７５】
これにより、エッチングによる各コンタクトホール２２０，２２１，２２２の形成工程の際に、第４の層間絶縁膜２１７をハードマスクとして用いることができる（図５(a) 参照）。加えて、ＣＭＰ法による各コンタクトプラグ２２４，２２５，２２６，２２７の形成工程の際に、第４の層間絶縁膜２１７をエッチストップとして用いることができる（図６(a) 参照）。さらに、各配線２２９，２３０，２３１，２３２の形成工程（詳細には、エッチングによる各配線溝の形成工程）の際に、第４の層間絶縁膜２１７をエッチストップとして用いることができる（図６(b) 参照）。
【００７６】
このように、本実施形態では、シリコン窒化酸化膜又はシリコン窒化膜からなる第４の層間絶縁膜２１７をハードマスク又はエッチストップとして用いることができるので、製造工程数の削減により、半導体装置の製造コストの低減を図ることができる。
【００７７】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図７(a) 及び(b) 、図８(a) 及び(b) 並びに図９(a) 及び(b) を参照しながら説明する。図７(a) 及び(b) 、図８(a) 及び(b) 並びに図９(a) 及び(b) は、本発明の第３の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。ここで、図７(a) 及び(b) 、図８(a) 及び(b) 並びに図９(a) 及び(b) において、前述の本発明の第２の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述の第２の実施形態と同様の説明は繰り返し行わない。
【００７８】
ここで、前述の第２の実施形態と本実施形態との相違点は、以下に示す点である。
【００７９】
前述の第２の実施形態では、ＤＲＡＭ部及びロジック部の双方の第２の層間絶縁膜２１１上に、上部電極２１４及び導電膜２１４ａ，２１４ｂを覆いＳｉＮ膜又はＳｉＯＮ膜からなる第４の層間絶縁膜２１７を形成する点に対し、本実施形態では、ＤＲＡＭ部の第２の層間絶縁膜２１１上のみに、上部電極２１４及び導電膜２１４ａを覆いＳｉＮ膜又はＳｉＯＮ膜からなる第３の層間絶縁膜３１６を形成する点である。
【００８０】
まず、前述の図４(a) に示す工程と同様に、キャパシタ形成用ホールの底部及び側壁部に、下部電極２１２を形成した後、第２の層間絶縁膜２１１上に、下部電極２１２を覆うように容量絶縁膜２１３を形成する。
【００８１】
その後、図７(a) に示すように、容量絶縁膜２１３上に、上部電極２１４を形成すると共に、ＤＲＡＭ部の第２の層間絶縁膜２１１上に、上部電極２１４と離間して、上部電極２１４を構成する導電膜と同一の導電膜２１４ａを形成する。すなわち、ＤＲＡＭ部の第２の層間絶縁膜２１１上における第１ａのコンタクトプラグ２０７の上方に位置する部分以外の部分に、上部電極２１４を構成する導電膜と同一の導電膜２１４ａを形成する。
【００８２】
その後、上部電極２１４及び導電膜２１４ａ上に、上部電極２１４が露出する開口部３１７を有し、ＳｉＮ膜又はＳｉＯＮ膜からなる第３の層間絶縁膜３１６を形成する。その後、第２の層間絶縁膜２１１上に、第３の層間絶縁膜３１６を覆うように、例えばＳｉＯ2膜からなる第４の層間絶縁膜３１８を形成する。
【００８３】
次に、図７(b) に示すように、第３の層間絶縁膜３１６をエッチストップとして用いたＣＭＰ法により、第３の層間絶縁膜３１６の表面が露出するまで第４の層間絶縁膜３１８を研磨して除去する。これにより、開口部３１７内に第４の層間絶縁膜３１８Ａを残存させると共に、第２の層間絶縁膜２１１上における上部電極２１４と導電膜２１４ａとの間に露出する部分に、第４の層間絶縁膜３１８Ｂを残存させる。一方、ロジック部の第２の層間絶縁膜２１１上に、第４の層間絶縁膜３１８Ｃを残存させる。ここで、第４の層間絶縁膜３１８Ａ，３１８Ｂ，３１８Ｃは何れも、その上面が第３の層間絶縁膜３１６の上面と連続している。
【００８４】
次に、図８(a) に示すように、第３の層間絶縁膜３１６及び第４の層間絶縁膜３１８Ａ，３１８Ｂ，３１８Ｃの上方に、所望の領域に開口を有するマスク３１９を形成する。その後、マスク３１９を用いたエッチングにより、第４の層間絶縁膜３１８Ａを貫通し上部電極２１４を露出する上部電極用コンタクトホール３２０を形成すると共に、第４の層間絶縁膜３１８Ｂ、第２の層間絶縁膜２１１、及びエッチングストッパー膜２１０を貫通し第１ａのコンタクトプラグ２０７を露出する第１ｂのコンタクトホール３２１を形成する。一方、第４の層間絶縁膜３１８Ｃ、第２の層間絶縁膜２１１、及びエッチングストッパー膜２１０を貫通し第２ａのコンタクトプラグ２０８を露出する第２ｂのコンタクトホール３２２、及び第２ａのコンタクトプラグ２０９を露出する第２ｂのコンタクトホール３２３の各々を形成する。
【００８５】
次に、図８(b) に示すように、各コンタクトホール３２０，３２１，３２２，３２３の底部及び側壁部に、例えばＴｉ膜／ＴｉＮ膜からなるバリア膜（図示せず）を形成した後、ＣＶＤ法により、第３の層間絶縁膜３１６及び第４の層間絶縁膜３１８Ａ，３１８Ｂ，３１８Ｃ上に、各コンタクトホール３２０，３２１，３２２，３２３内を埋め込むように、タングステン膜３２４を形成する。
【００８６】
次に、図９(a) に示すように、ＣＭＰ法により、タングステン膜３２４の除去工程を行う。このとき、本実施形態では、ＤＲＡＭ部の第２の層間絶縁膜２１１上には、第３の層間絶縁膜３１６が形成されており、第３の層間絶縁膜３１６をエッチストップとして用いることができるので、ＤＲＡＭ部のタングステン膜３２４における第３の層間絶縁膜３１６上に存在する部分のみを研磨して除去することができる。これに対し、ロジック部の第２の層間絶縁膜２１１上には、第３の層間絶縁膜３１６ではなく第４の層間絶縁膜３１８Ｃが形成されており、第４の層間絶縁膜３１８Ｃはエッチストップとして機能しないため、ロジック部のタングステン膜３２４における第４の層間絶縁膜３１８Ｃ上に存在する部分だけでなく、第４の層間絶縁膜３１８Ｃ及び第４の層間絶縁膜３１８Ｃ中のタングステン膜３２４の一部も研磨して除去することができる。このため、図９(a) に示すように、第４の層間絶縁膜３１８Ｃの上面が第３の層間絶縁膜３１６の上面よりも低く、ＤＲＡＭ部とロジック部との間に段差Ｄを設けることができる。
【００８７】
このようにして、第４の層間絶縁膜３１８Ａに、上部電極２１４と接続する上部電極用コンタクトプラグ３２５を形成すると共に、エッチングストッパー膜２１０、第２の層間絶縁膜２１１、及び第４の層間絶縁膜３１８Ｂに、第１ａのコンタクトプラグ２０７と接続する第１ｂのコンタクトプラグ（ＤＲＡＭ部用コンタクトプラグ）３２６を形成する。一方、エッチングストッパー膜２１０、第２の層間絶縁膜２１１、及び第４の層間絶縁膜３１８Ｃに、第２ａのコンタクトプラグ２０８と接続する第２ｂのコンタクトプラグ（ロジック部用コンタクトプラグ）３２７、及び第２ａのコンタクトプラグ２０９と接続する第２ｂのコンタクトプラグ（ロジック部用コンタクトプラグ）３２８の各々を形成する。
【００８８】
次に、図９(b) に示すように、第３の層間絶縁膜３１６、及び第４の層間絶縁膜３１８Ａ，３１８Ｂ，３１８Ｃ上に、例えばＳｉＯＮ膜からなる第５の層間絶縁膜３２９を形成する。その後、第５の層間絶縁膜３２９上に、ＳｉＯ2膜からなる第６の層間絶縁膜３３０を形成した後、ＣＭＰ法により、第６の層間絶縁膜３３０を研磨して除去することにより、第６の層間絶縁膜３３０の表面を平坦化する。
【００８９】
その後、エッチングにより、第６の層間絶縁膜３３０に、各コンタクトプラグ３２５，３２６，３２７，３２８の上方に位置する各配線溝を形成した後、各配線溝内に、例えばＣｕ膜からなる金属膜を埋め込む。このようにして、ＤＲＡＭ部の第６の層間絶縁膜３３０に、上部電極用コンタクトプラグ３２５の上方に位置する上部電極用配線３３１、及び第１ｂのコンタクトプラグ３２６の上方に位置する第１の配線（ＤＲＡＭ部用配線）３３２の各々を形成する。一方、ロジック部の第６の層間絶縁膜３３０に、第２ｂのコンタクトプラグ３２７の上方に位置する第２の配線（ロジック部用配線）３３３、及び第２ｂのコンタクトプラグ３２８の上方に位置する第２の配線（ロジック部用配線）３３４の各々を形成する。
【００９０】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００９１】
本実施形態によると、ＤＲＡＭ部の第２の層間絶縁膜２１１上にのみ、上部電極２１４及び導電膜２１４ａを覆い、シリコン窒化酸化膜又はシリコン窒化膜からなる第３の層間絶縁膜３１６を形成する一方、ロジック部の第２の層間絶縁膜２１１上に、第４の層間絶縁膜３１８Ｃを形成する。
【００９２】
これにより、ＣＭＰ法によるタングステン膜の除去工程の際に、第３の層間絶縁膜３１６をエッチストップとして用いることにより、ＤＲＡＭ部のタングステン膜３２４における第３の層間絶縁膜３１６上に存在する部分のみを研磨して除去する一方、ロジック部のタングステン膜３２４における第４の層間絶縁膜３１８Ｃ上に存在する部分に加えて、第４の層間絶縁膜３１８Ｃ及び第４の層間絶縁膜３１８Ｃ中のタングステン膜３２４の一部を研磨して除去することができる。このため、図９(a) に示すように、第４の層間絶縁膜３１８Ｃの上面が第３の層間絶縁膜３１６の上面よりも低く、ＤＲＡＭ部とロジック部との間に段差Ｄを設けることができる。
【００９３】
このため、後工程の各配線３３１，３３２，３３３，３３４の形成工程の際に、上部電極用配線３３１及び第１の配線３３２の配線高さを、第２の配線３３３，３３４の配線高さよりも低くすることができる（図９(b) に示す高低差Ｈ参照）ので、ＤＲＡＭ部の配線間容量を削減することができる。
【００９４】
さらに、本実施形態によると、第３の層間絶縁膜３１６として、ＣＭＰの選択比が比較的高いシリコン窒化酸化膜又はシリコン窒化膜を用いることにより、第３の層間絶縁膜３１６の膜厚にバラツキが生じることを抑制することができるため、第３の層間絶縁膜３１６を薄膜化させても、キャパシタ２１５を構成する上部電極２１４と上部電極用配線３３１との間を充分に絶縁することができる。そのため、第３の層間絶縁膜３１６において減少させた膜厚を、第２の層間絶縁膜２１１の膜厚に充てることができるので、半導体装置の製造コストの増大を招くことなく、すなわち、高アスペクト比のコンタクトプラグ３２６，３２７，３２８の形成を必要とすることなく、キャパシタの高層化を図ることができる。
【産業上の利用可能性】
【００９５】
以上説明したように、本発明は、半導体装置の製造コストの増大を招くことなく、キャパシタの高層化を実現することができるので、キャパシタを有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００９６】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図３】(a) は、比較例に係る半導体装置の構造について示す断面図であり、(b) は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。
【図４】(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図５】(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図６】(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図７】(a) 及び(b) は、本発明の第３の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図８】(a) 及び(b) は、本発明の第３の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図９】(a) 及び(b) は、本発明の第３の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図１０】従来例に係る半導体装置におけるキャパシタ形成部分の構造について示す断面図である。
【符号の説明】
【００９７】
１００  半導体基板
１０１  ゲート絶縁膜
１０２  ゲート電極
１０３  第１の層間絶縁膜
１０４  上部電極用コンタクトプラグ
１０５  第１ａのコンタクトプラグ
１０６  エッチングストッパ膜
１０７  第２の層間絶縁膜
１０８  下部電極
１０９  容量絶縁膜
１１０  上部電極
１１０ａ  導電膜
１１１  キャパシタ
１１２  第３の層間絶縁膜
１１３  第４の層間絶縁膜
１１４  マスク
１１５  上部電極用コンタクトホール
１１６  第１のホール
１１７  タングステン膜
１１８  上部電極用コンタクトプラグ
１１９  第１ｂのコンタクトプラグ
１２０  第５の層間絶縁膜
１２１  配線溝形成用マスク
１２２  上部電極用配線溝
１２３  第１の配線溝
１２４  上部電極用配線
１２５  第１の配線
２００  半導体基板
２０１  ＤＲＡＭ部用ゲート絶縁膜
２０２  ＤＲＡＭ部用ゲート電極
２０３  ロジック部用ゲート絶縁膜
２０４  ロジック部用ゲート電極
２０５  第１の層間絶縁膜
２０６  上部電極用コンタクトプラグ
２０７  第１ａのコンタクトプラグ（ＤＲＡＭ部用コンタクトプラグ）
２０８，２０９  第２ａのコンタクトプラグ（ロジック部用コンタクトプラグ）
２１０  エッチングストッパ膜
２１１  第２の層間絶縁膜
２１２  下部電極
２１３  容量絶縁膜
２１３ａ，２１３ｂ  絶縁膜
２１４  上部電極
２１４ａ，２１４ｂ  導電膜
２１５  キャパシタ
２１６，２１６Ａ，２１６Ｂ  第３の層間絶縁膜
２１７  第４の層間絶縁膜
２１８  マスク
２１９  上部電極用コンタクトホール
２２０ｘ  第１のホール
２２１ｘ，２２２ｘ  第２のホール
２２０  第１ｂのコンタクトホール
２２１，２２２  第２ｂのコンタクトホール
２２３  タングステン膜
２２４  上部電極用コンタクトプラグ
２２５  第１ｂのコンタクトプラグ（ＤＲＡＭ部用コンタクトプラグ）
２２６，２２７  第２ｂのコンタクトプラグ（ロジック部用コンタクトプラグ）
２２８  第５の層間絶縁膜
２２９  上部電極用配線
２３０  第１の配線（ＤＲＡＭ部用配線）
２３１，２３２  第２の配線（ロジック部用配線）
３１６  第４の層間絶縁膜
３１７  開口部
３１８，３１８Ａ，３１８Ｂ，３１８Ｃ  第３の層間絶縁膜
３１９  マスク
３２０  上部電極用コンタクトホール
３２１  第１ｂのコンタクトホール
３２２，３２３  第２ｂのコンタクトホール
３２４  タングステン膜
３２５  上部電極用コンタクトプラグ
３２６  第１ｂのコンタクトプラグ（ＤＲＡＭ部用コンタクトプラグ）
３２７，３２８  第２ｂのコンタクトプラグ（ロジック部用コンタクトプラグ）
３２９  第５の層間絶縁膜
３３０  第６の層間絶縁膜
３３１  上部電極用配線
３３２  第１の配線（ＤＲＡＭ部用配線）
３３３，３３４  第２の配線（ロジック部用配線）
５００  層間絶縁膜
５０１  コンタクトプラグ
５０２  第１の下部電極用膜
５０３  第２の下部電極用膜
５０４  下部電極
５０５  第１の容量絶縁膜用膜
５０６  第２の容量絶縁膜用膜
５０７  容量絶縁膜
５０８  第１の上部電極用膜
５０９  第２の上部電極用膜
５１０  第３の上部電極用膜
５１１  上部電極
【図１】
2008130901.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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