(57)【要約】【課題】高速動作が可能で小面積の容量を備えた半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置は、半導体層と、半導体層と対向する第１メタル部と、半導体層と第１メタル部との間に設けられた絶縁層とを備える。第１メタル部は、絶縁層に沿って延びる複数の櫛歯部を備えた櫛型のメタル部である。半導体装置は、第１メタル部の互いに隣接する櫛歯部と櫛歯部との間を通って半導体層の方向へ延び、半導体層と電気的に接続されている第２メタル部をさらに備える。【選択図】図２
2008216789.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層と対向する第１メタル部と、
前記半導体層と前記第１メタル部との間に設けられた絶縁層と
を備えた半導体装置であって、
前記第１メタル部は、前記絶縁層に沿って延びる複数の櫛歯部を備えた櫛型のメタル部であり、
前記半導体装置は、前記第１メタル部の互いに隣接する櫛歯部と櫛歯部との間を通って前記半導体層の方向へ延び、前記半導体層と電気的に接続されている第２メタル部をさらに備える、半導体装置。
【請求項２】
前記第２メタル部の一部は、前記第１メタル部の前記半導体層とは反対の側に位置し、
前記第２メタル部と前記第１メタル部との間には絶縁部が設けられており、
前記第２メタル部の一部は、前記絶縁部を介して前記第１メタル部の複数の櫛歯部を覆っている、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を有するトランジスタをさらに備え、
前記第１メタル部の櫛歯部と対向する前記半導体層の領域の不純物濃度は、前記ＬＤＤ領域の不純物濃度と同じである、請求項１に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置を製造する方法であって、
前記半導体層および前記絶縁層を形成する工程と、
前記第１メタル部を形成する工程と、
前記第１メタル部上に絶縁部を形成する工程と、
前記絶縁部にコンタクト部を形成する工程と、
前記コンタクト部を介して前記半導体層と電気的に接続される第２メタル部を形成する工程と
を包含する、製造方法。
【請求項５】
前記半導体層および前記絶縁層の形成時に、トランジスタのソース領域、ドレイン領域およびゲート絶縁膜を形成する工程と、
前記第１メタル部の形成時に、前記トランジスタのゲート電極を形成する工程と、
前記第１メタル部上への絶縁部の形成時に、前記絶縁部を前記ゲート電極上にも形成する工程と、
前記第２メタル部の形成時に、前記ソース領域およびドレイン領域に電気的に接続される配線部を形成する工程と
を包含する、請求項４に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、Ｓｉウェハよりも大きいガラス基板や石英基板等の任意の基板上に、非晶質シリコン（ａ−Ｓｉ）や多結晶Ｓｉ（ｐ−Ｓｉ）を用いて薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を形成し、それらのＴＦＴを用いて液晶表示パネルや有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等の駆動を行う、いわゆるアクティブマトリクス駆動装置が使用されている。
【０００３】
また、周辺ドライバ、電源回路、あるいはさらに高い性能が要求されるメモリ、マイクロプロセッサ、イメージプロセッサ、タイミングコントローラ等の高機能システム回路を、広い面積を持つ基板上に集積化するために、より高性能なＳｉデバイスの形成技術やＴＦＴに適した回路形成技術が研究されている。
【０００４】
これらの回路群には、電荷を蓄積する容量が多用される。ＴＦＴがＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造で形成されるＴＦＴ基板上にこの容量を形成する方法として、ゲートメタル部とＳｉアクティブ層の間の絶縁層を利用する、各種メタル層間の絶縁層を利用する、などが挙げられる。
【０００５】
液晶表示パネルでは、画素毎に補助容量が必要であるが、画素の開口率を向上させるために、この補助容量の面積を小さくする必要がある。例えば、特許文献１は、ＴＦＴと、ゲートメタル部およびＳｉアクティブ層から形成された小面積の補助容量とを備えた半導体装置を開示している。
【０００６】
特許文献２は、画素電極と基板との間に設けられた複数の絶縁層を用いて形成された複数の容量を備えるアクティブマトリクス型表示装置を開示しており、基板から画素電極の間に複数の容量を立体的に形成することにより、容量の平面上の面積を縮小している。
【特許文献１】特開２００１−２０３３６３号公報
【特許文献２】特開２０００−３３０１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＴＦＴのＳｉアクティブ層の抵抗値はメタル層に比べて大きい為、容量の一部をＳｉアクティブ層で形成する場合、高周波での電荷の出入りがうまく行かず、実効的な容量は低減してしまう。特許文献１が開示する素子構造では、容量の一端子は、薄膜トランジスタのＳｉアクティブ層を引き伸ばして形成されているため、薄膜トランジスタから容量までの間の抵抗値は大きい。特許文献１では、画素電極に接続される補助容量の形成を目的としているため高速動作は必要ではないが、この素子構造は、高速動作を要求されるマイクロプロセッサ等の高機能システム回路への適用は困難である。
【０００８】
特許文献２が開示する容量は、画素電極と一体に形成される必要のある構造であるため、他の高機能システム回路への適用は困難である。
【０００９】
今後、マイクロプロセッサ等の高機能システム回路をガラス基板上に集積化する場合、当然ながら素子の高速動作が要求される。
【００１０】
本発明は、上記問題を鑑みてなされたものであり、高速動作が可能で小面積の容量を備えた半導体装置、およびそのような半導体装置を単純な工程で作製する製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体層と、前記半導体層と対向する第１メタル部と、前記半導体層と前記第１メタル部との間に設けられた絶縁層とを備えた半導体装置であって、前記第１メタル部は、前記絶縁層に沿って延びる複数の櫛歯部を備えた櫛型のメタル部であり、前記半導体装置は、前記第１メタル部の互いに隣接する櫛歯部と櫛歯部との間を通って前記半導体層の方向へ延び、前記半導体層と電気的に接続されている第２メタル部をさらに備えることを特徴とする。
【００１２】
ある実施形態によれば、前記第２メタル部の一部は、前記第１メタル部の前記半導体層とは反対の側に位置し、前記第２メタル部と前記第１メタル部との間には絶縁部が設けられており、前記第２メタル部の一部は、前記絶縁部を介して前記第１メタル部の複数の櫛歯部を覆っている。
【００１３】
ある実施形態によれば、前記半導体装置は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を有するトランジスタをさらに備え、前記第１メタル部の櫛歯部と対向する前記半導体層の領域の不純物濃度は、前記ＬＤＤ領域の不純物濃度と同じである。
【００１４】
本発明の半導体装置の製造方法は、前記半導体層および前記絶縁層を形成する工程と、前記第１メタル部を形成する工程と、前記第１メタル部上に絶縁部を形成する工程と、前記絶縁部にコンタクト部を形成する工程と、前記コンタクト部を介して前記半導体層と電気的に接続される第２メタル部を形成する工程とを包含することを特徴とする。
【００１５】
ある実施形態によれば、前記製造方法は、前記半導体層および前記絶縁層の形成時に、トランジスタのソース領域、ドレイン領域およびゲート絶縁膜を形成する工程と、前記第１メタル部の形成時に、前記トランジスタのゲート電極を形成する工程と、前記第１メタル部上への絶縁部の形成時に、前記絶縁部を前記ゲート電極上にも形成する工程と、前記第２メタル部の形成時に、前記ソース領域およびドレイン領域に電気的に接続される配線部を形成する工程とを包含する。
【発明の効果】
【００１６】
本発明の半導体装置は、半導体層および第１メタル部とそれらの間に設けられた絶縁層とを備え、第２メタル部は、第１メタル部の櫛歯部と櫛歯部との間を通って半導体層の方向へ延び、半導体層と電気的に接続されている。もしくは、第２メタル部は、第１メタル部の一部もしくは全体を覆うように半導体層の方向へ延び、半導体層と電気的に接続されている。第１メタル部および第２メタル部を端子として用いた容量を形成することにより、高速動作が可能な容量を実現することができる。また、櫛歯構造を採用して、複数の容量を並列接続した素子構造を形成することで、高容量の素子構造を実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態を説明する。同様の構成要素には同様の参照符号を付し、詳細な説明の繰り返しは省略する。また、以下で説明する本発明の実施形態は一例であり、本発明はそれらに限定されない。
【００１８】
（実施形態１）
図１〜図１０を参照して、本発明による半導体装置およびその製造方法の第１の実施形態を説明する。
【００１９】
まず、図１および図２を参照する。図１および図２は、本実施形態の半導体装置１００を示す図である。図１は半導体装置１００を基板上側から見た図であり、図２は図１のＩ−ＩＩ線に沿った半導体装置１００の断面図である。半導体装置１００には容量（キャパシタ）１０１が形成されている。この容量１０１は、ＴＦＴと同時に製造される（詳細は後述する）。
【００２０】
図１および図２を参照して、半導体装置１００は絶縁性の基板１０を備え、基板１０上に、絶縁性基板保護層８、容量１０１および保護層７をこの順で備えている。
【００２１】
容量１０１は、半導体層であるＳｉアクティブ層１と、Ｓｉアクティブ層１と対向するゲートメタル部２と、Ｓｉアクティブ層１とゲートメタル部２との間に設けられたゲート絶縁層５とを備える。Ｓｉアクティブ層１は、第１導電型高濃度不純物領域１Ａと第１導電型低濃度不純物領域１Ｂとを備える。ゲートメタル部２は、ゲート絶縁層５の面方向に沿って延びる複数の櫛歯部２ａを備えた櫛型のメタル部である。容量１０１は、ゲートメタル部２のＳｉアクティブ層１とは反対の側（図２では上側）に設けられた上部メタル部３と、上部メタル部３とゲートメタル部２との間に設けられた層間絶縁層６とをさらに備える。上部メタル部３の一部は、層間絶縁層６を介して複数の櫛歯部２ａを覆っている。上部メタル部３の別の一部は、互いに隣接する櫛歯部２ａと櫛歯部２ａとの間に形成された第１コンタクト部４を通ってＳｉアクティブ層１の方向へ延び、Ｓｉアクティブ層１と電気的に接続されている。ゲートメタル部２、ゲート絶縁層５およびＳｉアクティブ層１で容量が形成されるとともに、ゲートメタル部２、層間絶縁層６、上部メタル部３との間にも容量が形成される。ゲートメタル部２とＳｉアクティブ層１との間で容量を形成することにより、低面積の容量を形成することができる。ゲートメタル部２とＳｉアクティブ層１との間のゲート絶縁層５は、ＴＦＴ基板上で形成される最も薄い絶縁層の１つであり、容量の絶縁層として適している。また、上部メタル部３とゲートメタル部２と間の領域も容量として機能するので、容量値を大きくすることができる。
【００２２】
上記のような容量１０１を並列に並べ、櫛歯部２ａ同士を並列接続するとともに、上部メタル部３の第１コンタクト部４を通っている部分同士を並列接続することにより、複数の容量１０１を並列に接続した構造が形成される。並列接続構造とすることで、Ｓｉアクティブ層１、ゲートメタル部２および上部メタル部３の実効抵抗値を下げることができる。これらの抵抗値を下げることで、高速応答可能な低面積の容量を実現することができる。
【００２３】
櫛歯部２ａの長さＬ１を櫛歯部２ａの幅Ｌ２より短くすることで、第１コンタクト部４間のＳｉアクティブ層１の長さを短くすることができるので、容量１０１の一部としてみたときのＳｉアクティブ層１の抵抗値を小さくすることができる。櫛歯部２ａの幅Ｌ２（長手方向の長さ）を長くすると、ゲートメタル部２の抵抗値が大きくなるため、幅Ｌ２は所定の長さ以下にする。
【００２４】
また、ゲートメタル部２を櫛型にすることで、幅Ｌ２を長くすること無く、容量同士を並列に接続することができる。これにより、第１容量電極１２からゲートメタル部２の端部までの実効抵抗値を小さくすることができる。第１容量電極１２は、第２コンタクト部１３を介してゲートメタル部２と電気的に接続されている。
【００２５】
上部メタル部３は第２容量電極として機能する。上部メタル部３がゲートメタル部２を覆うように広い面積にわたって配置されていることで、上部メタル部３の抵抗値を小さくすることができる。上部メタル部３を用いて、容量１０１とＴＦＴとを接続することにより、容量１０１とＴＦＴとの間の抵抗値を低減することができる。また、上部メタル部３が第２容量電極として機能することで、容量１０１を他の素子に接続するための配線を容量１０１の層構造内部から引き出す必要がないので、素子形成に必要な面積を低減することができる。
【００２６】
また、第１コンタクト部４周囲の第１導電型高濃度不純物領域１Ａと同じ導電型領域（第１導電型低濃度不純物領域１Ｂ）をゲートメタル部２の下部に配置することで、上部メタル部（第２容量電極）３と第１容量電極１２との間に印加する電圧値に関わらず、第１コンタクト部４間のＳｉアクティブ層１の抵抗値を小さくすることができる。
【００２７】
なお、図３に示すようにＳｉアクティブ層１を櫛歯部２ａ毎に分割してもよい。図３は、半導体装置１００を基板上側から見た図である。
【００２８】
次に、図４〜図１０を参照して、半導体装置１００の製造方法を説明する。
【００２９】
図４を参照して、ガラスや石英等の絶縁性基板１０上に、絶縁性基板保護層８およびＳｉアクティブ層１をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により形成する。この時、例えばレーザ光照射等により、Ｓｉアクティブ層１の結晶化を行う。
【００３０】
次に、図５を参照して、露光およびエッチング等により、ＴＦＴを形成する領域と容量を形成する領域とにＳｉアクティブ層１を分割する。図５に示す例では、左側の分離されたＳｉ領域に容量が形成され、右側の分離されたＳｉ領域にＴＦＴが形成される。
【００３１】
図６を参照して、ＣＶＤ等により、Ｓｉアクティブ層１上にゲート絶縁層５を形成する。図６の右側のＴＦＴの領域におけるゲート絶縁層５はＴＦＴのゲート絶縁膜として機能する。ＴＦＴの閾値を制御するために、第２導電型不純物イオン１４のイオン注入をＳｉアクティブ層１に行い、Ｓｉアクティブ層１の不純物イオン濃度を制御する。図６に示す例では、レジスト等でマスク１１ａを形成し、ＴＦＴを形成する右側のＳｉ領域にのみ選択的にイオン注入しているが、容量を形成する左側の領域を含む他の領域にも第２導電型不純物イオン１４のイオン注入を行ってもよい。イオン注入により、第２導電型低濃度不純物領域１Ｃが形成される。イオン注入後、マスク１１ａを除去する。
【００３２】
次に、図７を参照して、第２導電型低濃度不純物領域１Ｃ上にマスク１１ｂを形成して、第１導電型不純物イオン１５のイオン注入を行い、第１導電型低濃度不純物領域１Ｂを形成する。図７の左側の容量の領域ではＳｉアクティブ層１の抵抗値が低減される。図７の右側のＴＦＴの領域では、第１導電型低濃度不純物領域１Ｂは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能し、ＴＦＴ動作の信頼性を向上させることができる。イオン注入後、マスク１１ｂを除去する。
【００３３】
次に、図８を参照して、ゲートメタル部２を形成する。図８の右側のＴＦＴの領域におけるゲートメタル部２は、ＴＦＴのゲート電極として機能する。このゲートメタル部２をマスクにして、第１導電型不純物イオン１５をイオン注入し、第１導電型高濃度不純物領域１Ａを形成する。図８の右側のＴＦＴの領域における領域１Ａは、ソース領域およびドレイン領域として機能する。図８の左側の容量の領域におけるゲートメタル部２の櫛歯部と対向する領域１Ｂの不純物濃度は、上述したＬＤＤ領域の不純物濃度と同じである。
【００３４】
なお、全てのＴＦＴにＬＤＤ領域を設ける必要はない。また、図７に示す工程を省略して、総工程数を少なくしてもよい。あるいは、図７に示すイオン注入で領域１Ｂを第１導電型高濃度不純物領域とし、図８に示すイオン注入を省略して、総工程数を少なくしてもよい。この場合、領域１Ａおよび１Ｂが第１導電型高濃度不純物領域となり、容量のＳｉアクティブ層１の抵抗値をさらに低減することができる。また、この場合、ＴＦＴのゲートメタル部２は領域１Ｂとオーバーラップしないように形成されることが望ましい。
【００３５】
次に、図９を参照して、ゲートメタル部２上に層間絶縁層６を形成した後、第１コンタクト部４を露光およびエッチング等により形成する。この第１コンタクト部４内に金属材料を堆積させることにより、上部メタル部３を形成すると共に、上部メタル部３と領域１Ａとを第１コンタクト部４を介して電気的に接続する。図９の右側のＴＦＴの領域において、第１コンタクト部４内に形成されたメタル部は、ソース領域およびドレイン領域に電気的に接続された配線部として機能する。なお、ＴＦＴの熱活性化を、層間絶縁層６を形成する前に行っておくことが望ましい。
【００３６】
次に、図１０を参照して、上部メタル部３および層間絶縁層６上に保護層７を形成して、容量１０１およびＴＦＴ１０２が完成する。このように、容量１０１はＴＦＴ１０２と同時に製造することができるため、ＴＦＴ１０２の製造に加えて別途複雑な製造工程を費やす必要が無く、単純な工程で製造することができる。
【００３７】
こうして形成された容量１０１およびＴＦＴ１０２を備える半導体装置１００は、周辺駆動回路、メモリ、マイクロプロセッサ、イメージプロセッサ、タイミングコントローラ等の高機能システム回路や、電源回路および増幅回路等のアナログ回路等に用いることができる。
【００３８】
（実施形態２）
図１１および図１２を参照して、本発明の半導体装置の第２の実施形態を説明する。図１１および図１２は、本実施形態の半導体装置２００を示す図である。図１１は、半導体装置２００を基板上側から見た図であり、図１２は図１１のＩ−ＩＩ線に沿った半導体装置２００の断面図である。本実施形態の半導体装置２００も、半導体装置１００の製造方法と同様の方法により製造される。
【００３９】
半導体装置１００と比較して、半導体装置２００では、上部メタル部３はゲートメタル部２を覆っておらず、第１コンタクト部４内の形状と同様に層間絶縁層６上の位置でも櫛歯型をしている。半導体装置２００のそれ以外の構成要素は、半導体装置１００と同様である。
【００４０】
上部メタル部３を上記のような形状にすることにより、上部メタル部３の材料が例えばアルミニウム等を含む場合でも、高温処理工程において、ゲートメタル部２の下に位置するＳｉアクティブ層１が水素化されて電気特性に影響を及ぼすのを避けることができる。
【００４１】
なお、図３を参照して説明したように、Ｓｉアクティブ層１を櫛歯部２ａ毎に分割してもよい。
【００４２】
半導体装置２００は、周辺駆動回路、メモリ、マイクロプロセッサ、イメージプロセッサ、タイミングコントローラ等の高機能システム回路や、電源回路および増幅回路等のアナログ回路等に用いることができる。
【産業上の利用可能性】
【００４３】
本発明は、容量を備える半導体装置およびその製造技術の分野において特に有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態１による半導体装置を示す図である。
【図２】本発明の実施形態１による半導体装置を示す図である。
【図３】本発明の実施形態１による半導体装置を示す図である。
【図４】本発明の実施形態１による半導体装置の製造方法を示す図である。
【図５】本発明の実施形態１による半導体装置の製造方法を示す図である。
【図６】本発明の実施形態１による半導体装置の製造方法を示す図である。
【図７】本発明の実施形態１による半導体装置の製造方法を示す図である。
【図８】本発明の実施形態１による半導体装置の製造方法を示す図である。
【図９】本発明の実施形態１による半導体装置の製造方法を示す図である。
【図１０】本発明の実施形態１による半導体装置の製造方法を示す図である。
【図１１】本発明の実施形態２による半導体装置を示す図である。
【図１２】本発明の実施形態２による半導体装置を示す図である。
【符号の説明】
【００４５】
１  Ｓｉアクティブ層
１Ａ  第１導電型高濃度不純物領域
１Ｂ  第１導電型低濃度不純物領域
１Ｃ  第２導電型低濃度不純物領域
２  ゲートメタル部
３  上部メタル部
４  第１コンタクト部
５  ゲート絶縁層
６  層間絶縁層
７  保護層
８  基板保護層
１０  基板
１１  マスク
１２  第１容量電極
１３  第２コンタクト部
１４  第２導電型不純物イオン
１５  第１導電型不純物イオン
１００  半導体装置
１０１  容量
１０２  ＴＦＴ
【図１】
2008216789.tif 000003
【図２】
2008216789.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008216789.tif 000012
【図１１】
2008216789.tif 000013
【図１２】
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