(57)【要約】【課題】読み取られた画像データに対する処理効率の低下を来たすことなく、必要なラインメモリの容量を低減することによりコストを抑制することができるメモリ管理装置、当該メモリ管理装置を備えた画像処理装置、及び、画像形成装置を提供する。【解決手段】書込みアドレス生成部２と、書込み制御部３と、読出しアドレス生成部４と、読出し制御部５と、ラインメモリ７を備えるメモリ管理装置１、当該メモリ管理装置１を備えた画像処理装置及び画像形成装置であって、前記書込みアドレス生成部２は、初期書込みアドレスを順次生成する初期書込みアドレス生成部２０と、循環書込みアドレスを順次生成する循環書込みアドレス生成部２１を備え、前記読出しアドレス生成部４は、書込みアドレスを管理するブロックアドレス管理部４０と、読出しアドレスを生成するブロックアドレス生成部４１を備える。【選択図】図１
2008027077.tif 000002
【特許請求の範囲】
【請求項１】
主走査方向に読み取られた１ラインｐ画素（ｐは正整数）の画素データを順次ラインメモリに格納する書込みアドレス生成部と、生成された書込みアドレスに基づいて前記画素データを前記ラインメモリに格納する書込み制御部と、前記ラインメモリに格納された画素データをｍ行ｎ列（ｍ，ｎは正整数、ｐ＝ｎ×ｑ（ｑは正整数で主走査方向のブロック数））のブロック単位で順次読み出す読出しアドレス生成部と、生成された読出しアドレスに基づいて前記ラインメモリからブロック単位で画素を読み出す読出し制御部を備えてなるメモリ管理装置であって、
前記書込みアドレス生成部は、前記ブロック数ｑを単位に（ｑ＋ｒ）×ｍの初期書込みアドレス（ｒは正整数）を順次生成する初期書込みアドレス生成部と、初期書込みアドレス生成後に前記読出しアドレス生成部で生成された読出しアドレスを循環書込みアドレスとして順次生成する循環書込みアドレス生成部を備えて構成され、
前記読出しアドレス生成部は、前記書込みアドレス生成部で生成された書込みアドレスに基づいて同一ブロックを構成する書込みアドレスを管理するブロックアドレス管理部と、前記ブロックアドレス管理部により管理される書込みアドレスをブロックの行数ｍを単位に読出しアドレスとして生成するブロックアドレス生成部を備えて構成されるメモリ管理装置。
【請求項２】
前記ブロックアドレス管理部は、前記ブロック数ｑに対応するｑ段のＦＩＦＯメモリと、各ＦＩＦＯメモリに前記ラインメモリのアドレス情報を書込むＦＩＦＯ書込み制御部と、各ＦＩＦＯメモリからアドレス情報を読み出すＦＩＦＯ読出し制御部を備え、
前記ＦＩＦＯ書込み制御部は、前記初期書込みアドレス生成部で生成された初期書込みアドレスをアドレス単位で各段のＦＩＦＯメモリに循環させて記憶させる初期書込み処理部と、初期書込みアドレスの書込み後に前記循環書込みアドレス生成部で生成された循環書込みアドレスをアドレス単位で各段のＦＩＦＯメモリに循環させて記憶させる循環書込み処理部を備えて構成され、
前記ＦＩＦＯ読出し制御部は、前記ＦＩＦＯメモリの各段からブロックの行数ｍに対応する数の単位でアドレス情報を循環するように読み出す読出し処理部を備えて構成される請求項１記載のメモリ管理装置。
【請求項３】
請求項１または２記載のメモリ管理装置と、前記メモリ管理装置から読み出されたブロック単位の画素に所定の画像処理を実行する画像処理部を備えた画像処理装置。
【請求項４】
請求項３記載の画像処理装置を備えた画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主走査方向に読み取られた１ラインｐ画素（ｐは正整数）の画素データを順次ラインメモリに格納する書込みアドレス生成部と、生成された書込みアドレスに基づいて前記画素データを前記ラインメモリに格納する書込み制御部と、前記ラインメモリに格納された画素データをｍ行ｎ列（ｍ，ｎは正整数、ｐ＝ｎ×ｑ（ｑは正整数で主走査方向のブロック数））のブロック単位で順次読み出す読出しアドレス生成部と、生成された読出しアドレスに基づいて前記ラインメモリからブロック単位で画素を読み出す読出し制御部を備えてなるメモリ管理装置、当該メモリ管理装置を備えた画像処理装置、及び、画像形成装置に関する。
【背景技術】
【０００２】
撮像素子を備えた画像読取装置により読み取られた画像データに対して、文字認識処理やフィルタ処理、さらには圧縮処理等を行なう場合、構成画素を数画素から数十画素のブロック単位に分割し、分割されたブロック単位に各種の処理が行なわれる。
【０００３】
通常、図８に示すように、撮像素子により主走査方向に読み取られた画素データを少なくともブロックの副走査方向画素数分記憶する一対のラインメモリＬＭ１，ＬＭ２を備え、画素データの書込まれた一方のラインメモリＬＭ１からブロック単位に画素を読み出して処理する間に、次に読み取られた画素データを他方のラインメモリＬＭ２に格納する動作を繰り返すことにより、連続した読取動作が保障されるように構成されている。
【０００４】
さらに、前記ラインメモリＬＭ１から読み出されたブロック画素データは、同様に一対のブロックメモリＢＭ１，ＢＭ２の一方ＢＭ１に格納され、その間に他方のブロックメモリＢＭ２に格納されたブロック画素データが画像処理装置ＰＰに取り込まれる動作が交互に繰り返される。
【０００５】
このようなバッファメモリに対する画素データの読出し制御及び書込み制御を行なう際のアドレス情報はメモリ管理装置ＭＭにより管理される。
【０００６】
このような構成を採用する画像処理装置の例として、特許文献１には、画像データを蓄積するバッファメモリとして、入力画像データの主走査方向画素数と処理ブロック単位の副走査方向画素数の積の２倍の容量のバッファメモリを備え、入力画像データの主走査方向画素数に基づいて、前記バッファメモリの処理バンク数を決定または変更し、前記処理バンク数に基づき、前記バッファメモリの最大書き込み範囲または最大読み出し範囲を判断し、書き込みアドレスまたは読み出しアドレスが最大範囲に達したら、画像データの書き込みまたは読み出しを、スタートアドレスより開始することで、前記バッファメモリを効率よく使用することができる画像処理装置が提案されている。
【０００７】
【特許文献１】特開２００５−１８２３８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、一般にラインメモリは高価なＳＲＡＭで構成される場合が多く、コスト抑制のためラインメモリの容量を低減させるという観点でさらなる改良の余地があった。
【０００９】
本発明の目的は、上述の問題に鑑み、読み取られた画像データに対する処理効率の低下を来たすことなく、必要なラインメモリの容量を低減することによりコストを抑制することができるメモリ管理装置、当該メモリ管理装置を備えた画像処理装置、及び、画像形成装置を提供する点にある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するため、本発明によるメモリ管理装置の第一の特徴構成は、特許請求の範囲の書類の請求項１に記載した通り、主走査方向に読み取られた１ラインｐ画素（ｐは正整数）の画素データを順次ラインメモリに格納する書込みアドレス生成部と、生成された書込みアドレスに基づいて前記画素データを前記ラインメモリに格納する書込み制御部と、前記ラインメモリに格納された画素データをｍ行ｎ列（ｍ，ｎは正整数、ｐ＝ｎ×ｑ（ｑは正整数で主走査方向のブロック数））のブロック単位で順次読み出す読出しアドレス生成部と、生成された読出しアドレスに基づいて前記ラインメモリからブロック単位で画素を読み出す読出し制御部を備えてなるメモリ管理装置であって、前記書込みアドレス生成部は、前記ブロック数ｑを単位に（ｑ＋ｒ）×ｍの初期書込みアドレス（ｒは正整数）を順次生成する初期書込みアドレス生成部と、初期書込みアドレス生成後に前記読出しアドレス生成部で生成された読出しアドレスを循環書込みアドレスとして順次生成する循環書込みアドレス生成部を備えて構成され、前記読出しアドレス生成部は、前記書込みアドレス生成部で生成された書込みアドレスに基づいて同一ブロックを構成する書込みアドレスを管理するブロックアドレス管理部と、前記ブロックアドレス管理部により管理される書込みアドレスをブロックの行数ｍを単位に読出しアドレスとして生成するブロックアドレス生成部を備えて構成される点にある。
【００１１】
通常のメモリ管理装置には、撮像素子により主走査方向に読み取られた画素データを少なくともブロックの副走査方向画素数分記憶する一対のラインメモリが備えられるため、前記一対のラインメモリに必要とされる容量はｍ×ｎ×ｑ×２個の画素データを記憶する容量となるが、上述の構成によれば、メモリ管理装置に備えられるラインメモリに必要な容量はｍ×ｎ×（ｑ＋ｒ）個の画素データを記憶する容量となるため、ラインメモリからｍ×ｎ×（ｑ−ｒ）個の画素データを記憶する容量を削減することができる。
【００１２】
同第二の特徴構成は、同請求項２に記載した通り、前記ブロックアドレス管理部は、前記ブロック数ｑに対応するｑ段のＦＩＦＯメモリと、各ＦＩＦＯメモリに前記ラインメモリのアドレス情報を書込むＦＩＦＯ書込み制御部と、各ＦＩＦＯメモリからアドレス情報を読み出すＦＩＦＯ読出し制御部を備え、前記ＦＩＦＯ書込み制御部は、前記初期書込みアドレス生成部で生成された初期書込みアドレスをアドレス単位で各段のＦＩＦＯメモリに循環させて記憶させる初期書込み処理部と、初期書込みアドレスの書込み後に前記循環書込みアドレス生成部で生成された循環書込みアドレスをアドレス単位で各段のＦＩＦＯメモリに循環させて記憶させる循環書込み処理部を備えて構成され、前記ＦＩＦＯ読出し制御部は、前記ＦＩＦＯメモリの各段からブロックの行数ｍに対応する数の単位でアドレス情報を循環するように読み出す読出し処理部を備えて構成される点にある。
【００１３】
上述の構成によれば、前記ラインメモリへの画素データの書込みに用いるアドレス情報はＦＩＦＯメモリにより正確に管理され、前記ラインメモリからの画素データの読出しに用いるアドレス情報はブロック単位で読み出すことができ、更に、前記ＦＩＦＯメモリへのアドレス情報の書込みと前記ＦＩＦＯメモリからのアドレス情報の読み出しを同時に行うことができるため、前記ラインメモリに対して書込みロックまたは読出しロックを行う必要は無く、前記ラインメモリへの画素データの書込みと前記ラインメモリからの画素データの読出しを同時に実行することができる。
【００１４】
上述の目的を達成するため、本発明による画像処理装置の第一の特徴構成は、特許請求の範囲の書類の請求項３に記載した通り、請求項１または２記載のメモリ管理装置と、前記メモリ管理装置から読み出されたブロック単位の画素に所定の画像処理を実行する画像処理部を備えて構成される点にある。
【００１５】
上述の構成によれば、コストを抑制することができるメモリ管理装置を備えることで、コストを抑制して画像処理装置を提供することができる。
【００１６】
上述の目的を達成するため、本発明による画像形成装置の第一の特徴構成は、特許請求の範囲の書類の請求項４に記載した通り、請求項３記載の画像処理装置を備えて構成される点にある。
【００１７】
上述の構成によれば、コストを抑制することができる画像処理装置を備えることで、コストを抑制して画像形成装置を提供することができる。
【発明の効果】
【００１８】
以上説明した通り、本発明によれば、読み取られた画像データに対する処理効率の低下を来たすことなく、必要なラインメモリの容量を低減することによりコストを抑制することができるメモリ管理装置、当該メモリ管理装置を備えた画像処理装置、及び、画像形成装置を提供することができるようになった。
【発明を実施するための最良の形態】
【００１９】
以下に本発明によるメモリ管理装置の実施の形態について説明する。
【００２０】
本発明によるメモリ管理装置は、複写機やファクシミリ等に備わった画像読取部から入力される画素データを、文字認識処理やフィルタ処理や圧縮処理などの画像処理を施す画像処理部に転送する際に使用されるラインメモリを管理する装置であり、前記画素データを前記ラインメモリに書込み、前記ラインメモリに書き込んだ前記画素データを前記画像処理部での画像処理の単位となるブロック単位で読み出し、読み出した画素データブロックを前記画像処理部へ転送するように構成される。
【００２１】
前記メモリ管理装置１は、図１に示すように、前記画像読取部により主走査方向に読み取られた原稿画像の１ラインの画素データを順次ラインメモリ７に格納する際の書き込みアドレスを生成する書込みアドレス生成部２と、生成された書込みアドレスに基づいて前記画素データを前記ラインメモリ７に格納する書込み制御部３と、前記ラインメモリに格納された画素データを画像データブロック単位で順次読み出す読出しアドレス生成部４と、生成された読出しアドレスに基づいて前記ラインメモリ７から画像データブロック単位で画素を読み出し、ブロックメモリ８ａ、８ｂに交互に格納する読出し制御部５と、前記ブロックメモリ８ａ、８ｂに格納された画像データブロックを交互に前記画像処理部へ転送する転送制御部６とを備え、前記各部の機能は、前記メモリ管理装置１の備える、単一または複数のＣＰＵと、前記ＣＰＵの作業領域であるＲＡＭと、ＲＯＭに記憶された、前記ＣＰＵが実行する各機能の実行プログラム等の協動により実行される。
【００２２】
前記読出し制御部５は前記ラインメモリ７に書き込まれた画素データからｍ画素×ｎ画素（ｍ，ｎは正整数）のサイズの画素データブロックを読み出す。前記画像読取部が原稿画像を読み込む主走査方向の１ラインがｐ画素（ｐは正整数）の画素データからなるとすると、図２に示すように、前記原稿画像の主走査方向には、ｐ／ｎ個（これをｑ個とする：ｑは正整数）の前記画素データブロックが存在する。前記ラインメモリ７に少なくともｍ画素×ｎ画素×ｑの画素が書き込まれた後、つまり、前記画像読取部が原稿画像を少なくともｍライン読み込んだ後に、前記読出し制御部５は前記ラインメモリ７に書き込まれた画素データから画像データブロックを読み出し、前記ブロックメモリ８ａ、８ｂに交互に書き込む。尚、前記画素データブロックのサイズは前記画像処理部が施す画像処理の内容により異なり、原稿画像を６００ｄｐｉで読み込む場合、文字認識処理を行うときには４００画素×２００画素、フィルタ処理を施すときには２０画素×２０画素、圧縮処理の１つであるＪＰＥＧ圧縮処理を行うときには８画素×８画素程度である。
【００２３】
前記書込みアドレス生成部２は、図１に示すように、前記画素データブロック数ｑを単位に（ｑ＋ｒ）×ｍの初期書込みアドレス（ｒは正整数）を順次生成する初期書込みアドレス生成部２０と、初期書込みアドレス生成後に前記読出しアドレス生成部４で生成された読出しアドレスを循環書込みアドレスとして順次生成する循環書込みアドレス生成部２１を備えて構成され、前記読出しアドレス生成部４は、前記書込みアドレス生成部２で生成された書込みアドレスに基づいて同一画素データブロックを構成する書込みアドレスを管理するブロックアドレス管理部４０と、前記ブロックアドレス管理部４０により管理される書込みアドレスを、画素データブロックを構成する画素の行数ｍを単位に読出しアドレスとして生成するブロックアドレス生成部４１を備えて構成される。
【００２４】
ここで、前記初期書込みアドレスは、前記ラインメモリ７の記憶領域に対応するアドレスであるため、前記ラインメモリ７の記憶領域の個数は少なくとも（ｑ＋ｒ）×ｍ個以上必要であり、夫々の記憶領域には少なくともｎ画素の記憶容量が必要である。
【００２５】
例えば、前記画像データブロックの行数ｍを３、前記ｒを１とし、前記ラインメモリの記憶容量を最小に構成すると、図３（ａ）に示すように、前記ラインメモリ７の記憶領域の夫々には３ｑ＋３のアドレスが割り振られている。また、原稿画像は主走査方向に読み取られるため、前記画像読取部が読み取った画素データは、図３（ｂ）に示すように、前記画像読取部が読み取った順で、且つ前記画像データブロックの行単位で、前記書込みアドレスに基づいて、前記ラインメモリ７の対応する記憶領域に順次書き込まれる。尚、図３（ｂ）の画像データブロックの行単位に割り振った番号は、前記ラインメモリ７の記憶領域に対応するアドレスである。
【００２６】
前記初期書込みアドレス生成部２０が生成した前記初期書込みアドレスは、前記ブロックアドレス生成部４１と前記循環書込みアドレス生成部２１とによって循環して使用され、読出しアドレスと循環書込みアドレスが生成される。また、前記書込みアドレス生成部２が書込みアドレスの生成に必要な時間と、前記書込み制御部３が前記書込みアドレスに対応する前記ラインメモリ７の記憶領域に画素データを書き込むのに必要な時間と、前記読出しアドレス生成部４が読出しアドレスの生成に必要とする時間と、前記読出し制御部５が前記読出しアドレスに対応する前記ラインメモリ７の記憶領域から画素データを読み出して前記ブロックメモリ８ａ、８ｂに転送するのに必要な時間と、前記転送制御部６が前記ブロックメモリ８ａ、８ｂから画素データを読み出して前記画像処理部に転送するのに必要とする時間は同一となるように構成されている。
【００２７】
前記書込みアドレスと読出しアドレスとの生成について以下に詳述する。
【００２８】
前記初期書込みアドレス生成部２０は、前記画像読取部が原稿画像の読み取りを開始する前に、画素データの書き込みに使用する前記ラインメモリ７の記憶領域の夫々に対応する（ｑ＋ｒ）×ｍ個のアドレスを初期書込みアドレスとして生成する。更に、前記画像読取部が原稿画像の読み取りを開始すると、前記初期書込みアドレスを再度生成し、少なくとも前記原稿画像の全ての画素データを前記画像処理部に転送する一連の動作が完了するまで、その後、改めて前記アドレスを生成することはない。
【００２９】
前記ブロックアドレス管理部４０は前記初期書込みアドレスのアドレス情報を管理し、前記ブロックアドレス生成部４１は、前記画像読取部が原稿画像の読み取りを開始して、前記ラインメモリ７のアドレス「（ｑ−１）×ｍ＋１」から「ｑ×ｍ」に対応する記憶領域に画素データが書き込まれている間に、前記ブロックアドレス管理部４０が管理する前記初期書込みアドレスのアドレス情報から、前記ラインメモリ７の記憶領域に書き込まれた画素データを１番目の画像データブロックで読み出す際の前記記憶領域に対応するアドレスを読出しアドレスとして生成し、以後、継続して前記読出しアドレスを生成する。
【００３０】
前記循環書込みアドレス生成部２１は、前記画像読取部が読み取った画素データの書き込みに使用する前記ラインメモリ７の記憶領域として、前記読出し制御部５が画素データを読み出した記憶領域を使用するために、前記ラインメモリ７のアドレス「ｑ×ｍ＋１」から「（ｑ＋１）×ｍ」に対応する記憶領域に画素データが書き込まれている間に、前記ラインメモリ７のアドレス「（ｑ−１）×ｍ＋１」から「ｑ×ｍ」に対応する記憶領域に画素データが書き込まれている間に生成された前記読出しアドレスから、前記記憶領域の夫々に対応するアドレスを循環書込みアドレスとして生成する。つまり、前記読出し制御部５が画素データを読み出した前記ラインメモリ７の記憶領域に新たな画素データが書き込まれることになる。
【００３１】
以下に、画素データの前記ラインメモリ７への書き込み、前記ラインメモリ７からの読み出しについて、詳述する。
【００３２】
前記書込み制御部３は、前記初期書込みアドレス生成部２０が２度目に生成する前記初期書込みアドレスが全て生成されるまでは、前記初期書込みアドレスに基づき前記ラインメモリ７の対応する記憶領域に画素データを書き込む。２度目に生成された前記初期書込みアドレスの全てに基づいて前記ラインメモリ７の対応する記憶領域に画素データを書き込んだ後には、前記書込み制御部３は、前記循環書込みアドレス生成部２１が、前記ラインメモリ７のアドレス「ｑ×ｍ＋１」から「（ｑ＋１）×ｍ」に対応する記憶領域に画素データが書き込まれている間に、前記ラインメモリ７のアドレス「（ｑ−１）×ｍ＋１」から「ｑ×ｍ」に対応する記憶領域に画素データが書き込まれている間に生成された前記読出しアドレスから生成した循環書込みアドレスに基づき、前記ラインメモリ７の対応する記憶領域に画素データを書き込み、以後、継続して前記循環書込みアドレス生成部２１が生成した循環書込みアドレスに基づき画素データを書き込む。ここで、循環書込みアドレスが生成されてから、前記循環書込みアドレスに基づいて前記ラインメモリ７の対応する記憶領域に画素データを書き込む前に、全ての初期書込みアドレスに基づく画素データの書き込みが終了していないときには、前記書込み制御部３は、生成済みの前記循環書込みアドレスを受け取り、自らに備えるバッファに一時記憶するように構成されている。
【００３３】
前記読出し制御部５は、前記ラインメモリ７のアドレス「ｑ×ｍ＋１」から「（ｑ＋１）×ｍ」に対応する記憶領域に画素データが書き込まれている間に、前記ラインメモリ７のアドレス「（ｑ−１）×ｍ＋１」から「ｑ×ｍ」に対応する記憶領域に画素データが書き込まれている間に生成された前記読出しアドレスに基づき、対応する前記ラインメモリ７の記憶領域より１番目の画素データブロックを読み出し、前記ブロックメモリ８ａ、８ｂに交互に書き込み、以後、継続して画素データブロックを読み出し、前記ブロックメモリ８ａ、８ｂに交互に書き込む。つまり、前記読出し制御部５が読み出した画像データを記憶していた記憶領域には、新たな画素データの書き込みが可能となる。
【００３４】
以下に、前記ブロックアドレス管理部４０が前記書込みアドレス生成部２で生成された書込みアドレスに基づいて行う、同一画素データブロックを構成する書込みアドレスの管理について説明する。
【００３５】
前記ブロックアドレス管理部４０は、図４に示すように、前記画素データブロック数ｑに対応するｑ段のＦＩＦＯメモリ４００と、各ＦＩＦＯメモリ４００に前記ラインメモリ７のアドレス情報を書込むＦＩＦＯ書込み制御部４０１と、各ＦＩＦＯメモリ４００からアドレス情報を読み出すＦＩＦＯ読出し制御部４０２を備え、前記ＦＩＦＯ書込み制御部４０１は、前記初期書込みアドレス生成部２０で生成された初期書込みアドレスをアドレス単位で各段のＦＩＦＯメモリ４００に循環させて記憶させる初期書込み処理部４０１ａと、初期書込みアドレスの書込み後に前記循環書込みアドレス生成部２１で生成された循環書込みアドレスをアドレス単位で各段のＦＩＦＯメモリ４００に循環させて記憶させる循環書込み処理部４０１ｂを備えて構成され、前記ＦＩＦＯ読出し制御部４０２は、前記ＦＩＦＯメモリ４００の各段から画像データブロックの行数ｍに対応する数の単位でアドレス情報を循環するように読み出す読出し処理部４０２ａを備えて構成される。
【００３６】
前記ＦＩＦＯメモリ４００の夫々は、リングバッファで構成され、書き込みポインタと読み出しポインタを持ち、データの書き込み時は前記書き込みポインタの示すアドレスの後に順次格納し、データの読み出し時は前記読み出しポインタの示すアドレスから順番に読み出すように構成され、前記画素データブロック２つ分のアドレス情報を格納できる記憶容量を備える。尚、本実施例では、ｉ段目のＦＩＦＯメモリを第ｉ・ＦＩＦＯメモリと記載する。ここで、ｉは１からｑまでの整数値を取る変数である。
【００３７】
前記初期書込み処理部４０１ａは、前記画像読取部が原稿画像の読み取りを開始する前に、前記初期書込みアドレス生成部２０で１回目に生成された（ｑ＋ｒ）×ｍ個の初期書込みアドレスのアドレス情報を、ｑ段からなる前記ＦＩＦＯメモリ４００に循環させて書き込む。つまり、ｊ番目の初期書き込みアドレスのアドレス情報を、ｊをｑで割った余りの段数目のＦＩＦＯメモリに書き込み、ｊが（ｑ＋ｒ）×ｍになるまでこれを繰り返す。ここで、ｊは、１から（ｑ＋ｒ）×ｍまでの整数値を取る変数である。
【００３８】
前記循環書込み処理部４０１ｂは、前記循環書込みアドレス生成部２１で生成された循環書込みアドレスのアドレス情報を、書込みアドレスのアドレス情報が最後に書き込まれたＦＩＦＯメモリの次の段数目のＦＩＦＯメモリからアドレス単位で各段のＦＩＦＯメモリ４００に循環させて書き込む。
【００３９】
前記読出し処理部４０２ａは、前記画像読取部が原稿画像の読み取りを開始して前記ラインメモリ７のアドレス「（ｑ−２）×ｍ＋１」から「（ｑ−１）×ｍ」に対応する記憶領域に画素データが書き込まれている間に、前記ＦＩＦＯメモリ４００の１段目から画像データブロックの行数ｍに対応する数の単位でアドレス情報を循環するように読み出し、以後、継続して前記アドレス情報を読み出す。つまり、前記読出し処理部４０２ａがｋ番目の画像データブロックのアドレス情報を読み出す際には、対応するタイミングで、ｋをｑで割った余りの段数目のＦＩＦＯメモリから前記アドレス情報を読み出す。ここで、ｋは１から始まる整数の変数である。
【００４０】
前記メモリ管理装置１の動作について、前記画像データブロックの行数ｍを３、画像データブロック数ｑを６、前記ｒを１とし、前記ラインメモリ７の記憶容量を最小に構成したときを例として、以下に説明する。但し、下記において行う説明は、この例に限定するものではなく、前記画像データブロックの行数ｍと画像データブロック数ｑと前記ｒとを任意に設定する場合においても該当することは言うまでもない。
【００４１】
前記ラインメモリ７の記憶領域の夫々には、図５（ａ）に示すように、「１」から「２１」のアドレスが割り振られており、前記画像読取部が原稿画像を読み込む前に、前記初期書込みアドレス生成部２０により、「１」から「２１」の番号を持った前記初期書込みアドレスが生成され、生成された前記初期書込みアドレスは前記初期書込み処理部４０１ａによって、図６（ａ）に示すように、前記ＦＩＦＯメモリ４００の各段に、前記初期書込みアドレスのアドレス情報が循環するように記憶され、前記ブロックアドレス管理部４０に管理される。
【００４２】
尚、図６、図７において、「第ｉ・ＦＩＦＯ」（ｉは、１から６までの変数）は、前記ＦＩＦＯメモリ４００の各段のＦＩＦＯメモリ（第１・ＦＩＦＯメモリから第６・ＦＩＦＯメモリ）を示し、下部の表の番号は夫々の記憶する書込みアドレスのアドレス情報である。「８ａ」「８ｂ」は、前記ブロックメモリ８ａ、８ｂを示し、下部の表の番号は、前記ブロックメモリ８ａ、８ｂの記憶領域に書き込まれた、前記番号に対応するアドレスが割り振られた前記ラインメモリ７の記憶領域の夫々に記憶する画素データである。更に、前記「第ｉ・ＦＩＦＯ」と「８ａ」、「８ｂ」の下部の表における背景色の灰色はアドレス情報または画素データを書き込み中であることを示し、背景色の黒色はアドレス情報または画素データを読み出し中であることを示し、背景色の白色はアドレス情報が記憶された状態を示す。
【００４３】
前記画像読取部が原稿画像の読み込みを開始すると、前記初期書込みアドレス生成部２０は再度初期書込みアドレスを生成する。原稿画像は主走査方向に読み取られるため、前記書込み制御部３は前記初期書込みアドレスに基づき、図５（ｂ）に示すように、前記画像読取部が読み取った１ラインの画素データを読み取った順序で、且つ前記画素データブロックの行単位で、画素データを前記ラインメモリ７の対応する記憶領域に書き込む。尚、図５（ｂ）の画像データブロックの行単位に割り振った番号は、前記ラインメモリ７の記憶領域に対応するアドレスである。
【００４４】
前記読み出し処理部４０２ａは、前記ラインメモリ７のアドレス「１３」「１４」「１５」に対応する記憶領域に画素データが書き込まれている間に、図６（ｂ）に示すように、第１・ＦＩＦＯメモリより１番目の画素データブロックの３行分のアドレス情報「１」「７」「１３」を読み出し、前記ブロックアドレス生成部４１は、前記ラインメモリ７のアドレス「１６」「１７」「１８」に対応する記憶領域に画素データが書き込まれている間に、前記アドレス情報から読出しアドレス「１」「７」「１３」を生成し、前記読出し制御部５は、前記ラインメモリ７のアドレス「１９」「２０」「２１」に対応する記憶領域に画素データが書き込まれている間に、前記読出しアドレス「１」「７」「１３」に基づき前記ラインメモリ７の対応する記憶領域から画素データを読み出し、前記ブロックメモリ８ａに書き込む。
【００４５】
前記循環書込みアドレス生成部２１は、前記ラインメモリ７のアドレス「１９」「２０」「２１」に対応する記憶領域に画素データが書き込まれている間に、前記読出しアドレス「１」「７」「１３」から循環書込みアドレス「１」「７」「１３」を生成し、前記書込み制御部３は前記循環書込みアドレス「１」「７」「１３」に基づき、前記ラインメモリ７の対応する記憶領域に、前記画像読取部が読み取った１ラインの画素データを読み取った順序で、且つ前記画素データブロックの行単位で順次書き込み、前記循環書込み処理部４０１ｂは、図６（ｃ）に示すように、生成された前記循環書込みアドレス「１」「７」「１３」のアドレス情報「１」「７」「１３」を前記ＦＩＦＯメモリ４００へアドレス単位で書き込む。即ち、第４・ＦＩＦＯメモリへ「１」を、第５・ＦＩＦＯメモリへ「７」を、第６・ＦＩＦＯメモリへ「１３」を夫々書き込む。
【００４６】
前記読出し処理部４０２ａは、図６（ｃ）に示すように、前記第２・ＦＩＦＯメモリより画像データブロックの３行分のアドレス情報「２」「８」「１４」を読み出し、前記ブロックアドレス生成部４１は前記アドレス情報から読出しアドレス「２」「８」「１４」を生成し、前記読出し制御部５は前記ラインメモリ７のアドレス「２」「８」「１４」に基づき対応する記憶領域より画素データを読出し、前記ブロックメモリ８ｂに前記画素データを書き込む。また、前記転送制御部６は、前記ブロックメモリ８ａに書き込まれた画素データを読み出し、前記画像処理部へ転送する。
【００４７】
前記循環書込みアドレス生成部２１は前記読出しアドレス「２」「８」「１４」から循環書込みアドレス「２」「８」「１４」を生成し、前記書込み制御部３は前記循環書込みアドレス「２」「８」「１４」に基づき、前記ラインメモリ７の対応する記憶領域に、前記画像読取部が読み取った１ラインの画素データを読み取った順序で、且つ前記画素データブロックの行単位で順次書き込み、前記循環書込み処理部４０１ｂは、図６（ｄ）に示すように、生成された前記循環書込みアドレス「２」「８」「１４」のアドレス情報「２」「８」「１４」を前記ＦＩＦＯメモリ４００へアドレス単位で書き込む。即ち、第１・ＦＩＦＯメモリへ「２」を、第２・ＦＩＦＯメモリへ「８」を、第３・ＦＩＦＯメモリへ「１４」を夫々書き込む。
【００４８】
前記読出し処理部４０２ａは、図６（ｄ）に示すように、前記第３・ＦＩＦＯメモリより画像データブロックの３行分のアドレス情報「３」「９」「１５」を読み出し、前記ブロックアドレス生成部４１は前記アドレス情報から読出しアドレス「３」「９」「１５」を生成し、前記読出し制御部５は前記ラインメモリ７のアドレス「３」「９」「１５」に基づき対応する記憶領域より画素データを読出し、前記ブロックメモリ８ａに前記画素データを書き込む。また、前記転送制御部６は、前記ブロックメモリ８ｂに書き込まれた画素データを読み出し、前記画像処理部へ転送する。
【００４９】
前記循環書込みアドレス生成部２１は前記読出しアドレス「３」「９」「１５」から循環書込みアドレス「３」「９」「１５」を生成し、前記書込み制御部３は前記循環書込みアドレス「３」「９」「１５」に基づき、前記ラインメモリ７の対応する記憶領域に、前記画像読取部が読み取った１ラインの画素データを読み取った順序で、且つ前記画素データブロックの行単位で順次書き込み、前記循環書込み処理部４０１ｂは、図７（ａ）に示すように、生成された前記循環書込みアドレス「３」「９」「１５」のアドレス情報「３」「９」「１５」を前記ＦＩＦＯメモリ４００へアドレス単位で書き込む。即ち、第４・ＦＩＦＯメモリへ「３」を、第４・ＦＩＦＯメモリへ「９」を、第６・ＦＩＦＯメモリへ「１５」を夫々書き込む。
【００５０】
前記読出し処理部４０２ａは、図７（ａ）に示すように、前記第４・ＦＩＦＯメモリより画像データブロックの３行分のアドレス情報「４」「１０」「１６」を読み出し、前記ブロックアドレス生成部４１は前記アドレス情報から読出しアドレス「４」「１０」「１６」を生成し、前記読出し制御部５は前記ラインメモリ７のアドレス「４」「１０」「１６」に基づき対応する記憶領域より画素データを読出し、前記ブロックメモリ８ｂに前記画素データを書き込む。また、前記転送制御部６は、前記ブロックメモリ８ａに書き込まれた画素データを読み出し、前記画像処理部へ転送する。
【００５１】
前記循環書込みアドレス生成部２１は前記読出しアドレス「４」「１０」「１６」から循環書込みアドレス「４」「１０」「１６」を生成し、前記書込み制御部３は前記循環書込みアドレス「４」「１０」「１６」に基づき、前記ラインメモリ７の対応する記憶領域に、前記画像読取部が読み取った１ラインの画素データを読み取った順序で、且つ前記画素データブロックの行単位で順次書き込み、前記循環書込み処理部４０１ｂは、図７（ｂ）に示すように、生成された前記循環書込みアドレス「４」「１０」「１６」のアドレス情報「４」「１０」「１６」を前記ＦＩＦＯメモリ４００へアドレス単位で書き込む。即ち、第１・ＦＩＦＯメモリへ「４」を、第２・ＦＩＦＯメモリへ「１０」を、第３・ＦＩＦＯメモリへ「１６」を夫々書き込む。
【００５２】
前記読出し処理部４０２ａは、図７（ｂ）に示すように、前記第５・ＦＩＦＯメモリより画像データブロックの３行分のアドレス情報「５」「１１」「１７」を読み出し、前記ブロックアドレス生成部４１は前記アドレス情報から読出しアドレス「５」「１１」「１７」を生成し、前記読出し制御部５は前記ラインメモリ７のアドレス「５」「１１」「１７」に基づき対応する記憶領域より画素データを読出し、前記ブロックメモリ８ａに前記画素データを書き込む。また、前記転送制御部６は、前記ブロックメモリ８ｂに書き込まれた画素データを読み出し、前記画像処理部へ転送する。
【００５３】
前記循環書込みアドレス生成部２１は前記読出しアドレス「５」「１１」「１７」から循環書込みアドレス「５」「１１」「１７」を生成し、前記書込み制御部３は前記循環書込みアドレス「５」「１１」「１７」に基づき、前記ラインメモリ７の対応する記憶領域に、前記画像読取部が読み取った１ラインの画素データを読み取った順序で、且つ前記画素データブロックの行単位で順次書き込み、前記循環書込み処理部４０１ｂは、図７（ｃ）に示すように、生成された前記循環書込みアドレス「５」「１１」「１７」のアドレス情報「５」「１１」「１７」を前記ＦＩＦＯメモリ４００へアドレス単位で書き込む。即ち、第４・ＦＩＦＯメモリへ「５」を、第５・ＦＩＦＯメモリへ「１１」を、第６・ＦＩＦＯメモリへ「１７」を夫々書き込む。
【００５４】
前記読出し処理部４０２ａは、図７（ｃ）に示すように、前記第６・ＦＩＦＯメモリより画像データブロックの３行分のアドレス情報「６」「１２」「１８」を読み出し、前記ブロックアドレス生成部４１は前記アドレス情報から読出しアドレス「６」「１２」「１８」を生成し、前記読出し制御部５は前記ラインメモリ７のアドレス「６」「１２」「１８」に基づき対応する記憶領域より画素データを読出し、前記ブロックメモリ８ｂに前記画素データを書き込む。また、前記転送制御部６は、前記ブロックメモリ８ａに書き込まれた画素データを読み出し、前記画像処理部へ転送する。
【００５５】
前記循環書込みアドレス生成部２１は前記読出しアドレス「６」「１２」「１８」から循環書込みアドレス「６」「１２」「１８」を生成し、前記書込み制御部３は前記循環書込みアドレス「６」「１２」「１８」に基づき、前記ラインメモリ７の対応する記憶領域に、前記画像読取部が読み取った１ラインの画素データを読み取った順序で、且つ前記画素データブロックの行単位で順次書き込み、前記循環書込み処理部４０１ｂは、図７（ｄ）に示すように、生成された前記循環書込みアドレス「６」「１２」「１８」のアドレス情報「６」「１２」「１８」を前記ＦＩＦＯメモリ４００へアドレス単位で書き込む。即ち、第１・ＦＩＦＯメモリへ「６」を、第２・ＦＩＦＯメモリへ「１２」を、第３・ＦＩＦＯメモリへ「１８」を夫々書き込む。
【００５６】
前記読出し処理部４０２ａは、図７（ｄ）に示すように、前記第１・ＦＩＦＯメモリより画像データブロックの３行分のアドレス情報「１９」「２」「４」を読み出し、前記ブロックアドレス生成部４１は前記アドレス情報から読出しアドレス「１９」「２」「４」を生成し、前記読出し制御部５は前記ラインメモリ７のアドレス「１９」「２」「４」に基づき対応する記憶領域より画素データを読出し、前記ブロックメモリ８ａに前記画素データを書き込む。また、前記転送制御部６は、前記ブロックメモリ８ｂに書き込まれた画素データを読み出し、前記画像処理部へ転送する。以後、前記画像読取部で読み取った原稿画像の全ての画素データを前記画像処理部に転送するまで、これを繰り返す。
【００５７】
以下、別実施形態を説明する。上述の実施例では、ブロックアドレス管理部４０は、ＦＩＦＯメモリ４００を備える構成としたが、書込みアドレスの管理を正確に行うことができるように構成されたＲＡＭを使用する構成としても良い。
【００５８】
上述の実施例では、前記初期書き込みアドレス生成部２０が、前記画像読取部が原稿画像の読み取りを開始する前に、前記初期書込みアドレスを生成する構成としたが、前記画像読取部が原稿画像の読み取りを開始したときから、前記初期書込みアドレスを生成する構成としてもよく、この場合、初期書込みアドレスすべてが生成される前に、前記画像読取部が原稿画像の読み取りを開始したときにも待機時間なく対応することができる。
【００５９】
上述の実施例では、前記書込み制御部３にバッファを備える構成としたが、前記初期書込みアドレス生成部２０が生成する初期書き込みアドレスの個数が（ｑ＋１）×ｍであるときには、前記初期書込みアドレスに対応する前記ラインメモリ７の記憶領域に画素データを書き込み後すぐに、生成された循環書込みアドレスに基づき対応する前記ラインメモリ７の記憶領域に画素データを書き込むことができるので、前記書込み制御部３に前記バッファを備える必要はなく、更に前記ラインメモリ７の容量を最小に抑えることができる。
【００６０】
上述した複数の実施例は共に単独で構成されるものばかりではなく、本発明による作用効果を奏する範囲において適宜組み合わせるも可能である。
【００６１】
上述の実施例は何れも本発明の一実施例に過ぎず、各部の具体的構成は本発明による作用効果を奏する範囲において適宜変更することができることは言うまでもない。
【図面の簡単な説明】
【００６２】
【図１】メモリ管理装置のブロック構成図
【図２】画素データブロックの説明図
【図３】（ａ）ラインメモリの記憶領域に対応するアドレスの説明図、（ｂ）原稿画像の画素データの説明図
【図４】ブロックアドレス管理部のブロック構成図
【図５】（ａ）ラインメモリの記憶領域に対応するアドレスの説明図、（ｂ）原稿画像の画素データの説明図
【図６】（ａ）ＦＩＦＯメモリとブロックメモリの説明図、（ｂ）ＦＩＦＯメモリとブロックメモリの説明図、（ｃ）ＦＩＦＯメモリとブロックメモリの説明図、（ｄ）ＦＩＦＯメモリとブロックメモリの説明図
【図７】（ａ）ＦＩＦＯメモリとブロックメモリの説明図、（ｂ）ＦＩＦＯメモリとブロックメモリの説明図、（ｃ）ＦＩＦＯメモリとブロックメモリの説明図、（ｄ）ＦＩＦＯメモリとブロックメモリの説明図
【図８】従来のメモリ管理装置のブロック構成図
【符号の説明】
【００６３】
１：メモリ管理装置
２：書込みアドレス生成部
３：書込み制御部
４：読出しアドレス生成部
５：読出し制御部
６：転送制御部
７：ラインメモリ
８ａ：ブロックメモリ
８ｂ：ブロックメモリ
２０：初期書込みアドレス生成部
２１：循環書込みアドレス生成部
４０：ブロックアドレス管理部
４１：ブロックアドレス生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図８】
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【図６】
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【図７】
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