(57)【要約】【課題】ボイドを発生させることなく、アスペクト比が高く幅が小さな溝内へ絶縁膜を充填する。【解決手段】半導体基板内への溝形成時のマスクと、溝内に充填させた絶縁層を除去する際のストッパとをそれぞれ別々の層に担わせることによって、研磨ストッパ層の厚さを低くする。【選択図】図１
2008227360.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
前記半導体基板の表面に熱酸化を行うことにより熱酸化膜を設ける工程と、
前記熱酸化膜上に研磨ストッパ層を形成する工程と、
前記研磨ストッパ層上に１層以上のハードマスク材料を形成した後、前記ハードマスク材料をパターニングして、ハードマスクＡを形成するハードマスク形成工程と、
前記ハードマスクＡを用いて前記研磨ストッパ層、熱酸化膜及び半導体基板内に溝を形成する形成工程と、
前記ハードマスクＡを除去する除去工程Ａと、
熱酸化を行い、前記半導体基板が露出している部分に熱酸化膜を形成する工程と、
全面に絶縁膜を堆積させる堆積工程と、
前記研磨ストッパ層をストッパに用いて、ＣＭＰにより前記絶縁膜を除去する除去工程Ｂと、
前記研磨ストッパ層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記研磨ストッパ層が窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ハードマスク形成工程は、下記（１）又は（２）で表されるマスク形成工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
（１）前記研磨ストッパ層上に前記ハードマスク材料としてカーボン膜を形成し、前記カーボン膜上にシリコン含有フォトレジストを形成した後、リソグラフィーにより前記シリコン含有フォトレジストをパターニングする工程と、
パターニングした前記シリコン含有フォトレジストをマスクに用いて前記カーボン膜をパターニングすることにより前記ハードマスクＡを形成する工程と、
を有するマスク形成工程。
（２）前記ハードマスク材料として前記研磨ストッパ層上に順にカーボン膜及びマスクＢを形成し、前記マスクＢ上にフォトレジストを形成した後、リソグラフィーにより前記フォトレジストをパターニングする工程と、
パターニングした前記フォトレジストをマスクに用いて前記マスクＢをパターニングする工程と、
パターニングした前記マスクＢをマスクに用いて前記カーボン膜をパターニングする工程と、
を有するマスク形成工程。
【請求項４】
前記除去工程Ａにおいて、アッシングにより前記ハードマスクＡの除去を行い、
前記堆積工程において、ＣＶＤ法により前記絶縁膜を堆積させることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記形成工程において形成した溝の幅が５０〜８０ｎｍであることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記形成工程において形成した溝の深さが１７０〜２６０ｎｍであることを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記形成工程において形成した溝のアスペクト比が２〜５であることを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記研磨ストッパ層の厚さが１０〜５０ｎｍであることを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板内の溝の内部に堆積された絶縁膜が素子分離領域を構成することを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアスペクト比の高い絶縁膜の領域を有し、且つ絶縁膜内にボイドが生じない半導体装置の製造方法に関する。
【背景技術】
【０００２】
図３〜５を参照して、従来の半導体装置の製造方法を説明する。先ず、図３（ａ）に示すように、半導体基板２０１上に熱酸化によってパッド酸化膜２０２を９ｎｍ、形成し、次にＬＰ−ＣＶＤ法によって窒化膜２０３を１２０ｎｍ、形成する。この上に既知のリソグラフィー技術を用いて、フォトレジスト２０４のパターンを形成する。
【０００３】
次に、図３（ｂ）に示すように、フォトレジスト２０４をマスクに用いて既知のエッチング技術により、窒化膜２０３とパッド酸化膜２０２のパターニングを行う。この後、酸素プラズマ雰囲気でのアッシング等によりフォトレジスト２０４を除去する。
【０００４】
この後、図３（ｃ）に示すように、パターニングされた窒化膜２０３をマスクに用いて半導体基板２０１をエッチングし、深さ１８０ｎｍの素子分離用のトレンチを形成する。なお、この半導体基板２０１のエッチング時に、窒化膜２０３の高さはエッチング前の１２０ｎｍから８０ｎｍへと後退する。
【０００５】
次に、エッチングによるダメージ層を除去するために、トレンチ内壁に１０ｎｍ程度の熱酸化膜２０５を形成する。次に、図４（ａ）に示すように、バイアスＣＶＤ法（ＨＤＰ−ＣＶＤ法）を用いて、全面にＣＶＤ酸化膜２０６を堆積する。
【０００６】
この後、図４（ｂ）に示すように、セリア・スラリーを用いたＣＭＰによって窒化膜２０３をストッパとしてその上端まで研磨して平坦化を行う。すなわち、上記のような従来技術においては、窒化膜２０３はトレンチ加工（エッチング）時のハードマスクの働きと、ＣＭＰの研磨ストッパの役を担っている。
【０００７】
さらに、図４（ｃ）に示すように、フッ酸によりＣＶＤ酸化膜２０６をエッチバックしてＣＶＤ酸化膜２０６の上端を窒化膜２０３の下端近傍まで下げる。この時、ＣＶＤ酸化膜２０６の上端が半導体基板２０１よりも２０ｎｍ〜４０ｎｍ程度、上にくるように設定する。この理由は、後の工程でパッド酸化膜を除去してゲート酸化膜を付け直す際にＣＶＤ酸化膜２０６がエッチングされるため、このエッチング分を考慮してあらかじめ余分にエッチング分を残しておく必要があるからである。従って、図５（ａ）の工程から図５（ｂ）の工程までの間にエッチングされるＣＶＤ酸化膜２０６の厚さ、及び図４（ｃ）の段階における窒化膜２０３の厚さによってエッチバック量が決まることとなる。
【０００８】
続いて、図５（ａ）に示すように、熱リン酸によって、選択的に窒化膜２０３をエッチングして除去する。さらに、必要な不純物イオン注入工程の完了後、図５（ｂ）に示すように、パッド酸化膜２０２をフッ酸で除去し、洗浄後、ゲート酸化膜２１０を熱酸化によって形成する。
以上のようにして、基板の素子形成面と、素子分離領域の面をそろえることが可能となる。上記従来の製造方法ではこの後、ゲート酸化膜２１０上に、ゲート電極を形成する（図示していない）。
【０００９】
また、特許文献１（特開平６−２０４３３２号公報）には、上記方法とは異なり、シリコン基板内に溝を形成した後、この溝の側面を露出させ更にこれを所定組成の溶液中に浸漬させる液相成長法によって溝内に酸化シリコン膜を充填して素子分離領域を形成する方法が開示されている。
【特許文献１】特開平６−２０４３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
近年、デバイスの微細化が急速に進んでいる。この微細化に伴い半導体装置を構成する各部分についても微細化を図ることが求められている。例えば、素子分離領域を構成するトレンチ間の幅に関しては、６０ｎｍ以下の半導体装置が形成されるようになってきている。この場合、上記従来技術ではＨＤＰ−ＣＶＤ法によりトレンチ埋設を行っている。
【００１１】
しかしながら、このようにトレンチ間の幅が６０ｎｍを下回る寸法あたりからＨＤＰ−ＣＶＤ法によるトレンチ埋設に限界が見え始め、図４（ａ）に示すようにトレンチの中にボイド２０７が発生するようになってきた。
【００１２】
すなわち、このＨＤＰ−ＣＶＤはバイアスＣＶＤとも呼ばれ、成膜中に材料分子が半導体基板に対して垂直方向に近い角度で到達し、成膜とスパッタリングが同時進行する成膜方法である。それゆえ、従来からスペース（溝）内への所定材料の埋設に適した成膜方法として用いられている。ところが、深さに比べてスペースが狭く（例えば、８０ｎｍ以下）なってくると、埋設すべきスペースのアスペクト比が大きくなり、スペース内に十分に材料分子が到達出来なくなってしまう。また、一度、スパッタされた材料がトレンチ内壁に再付着する現象が顕在化し、そこが閉塞してボイドとなってしまう。
このようにして発生したボイド２０７はその後の工程で半導体装置の表面に露出し、素子分離領域に意図しない凹みを形成することとなっていた（図４（ｃ）、図５（ａ）の凹み２０７）。
【００１３】
このボイド２０７が存在すると後の工程で隣接ゲート電極間のショートを引き起こし、歩留まりを悪化させる問題となる場合があった。また、このボイド２０７は、マルチステップの成膜（成膜とエッチングを繰り返す）等、ＨＤＰ−ＣＶＤ法の実施方法を工夫しても完全に消すことは出来なかった。更に、成膜装置のハードウェア的な改善によるボイド発生の防止も困難であった。
【００１４】
そこで、従来の方法を用いた場合にボイドの発生を防止する方法として、以下の方法が考えられる。
（ａ）トレンチのアスペクト比を小さくする。
（ｂ）窒化膜（マスク）２０３の高さを低くすることによって、絶縁膜の埋設時の溝（トレンチの深さと窒化膜の高さを足し合わせた高さ）を低くする。
【００１５】
そこで、（ａ）の方法として、発明者がトレンチの深さを１４０ｎｍ程度まで浅くし埋設すべきトレンチのアスペクト比を小さくしたところ、トレンチの幅が５０ｎｍの場合であってもボイドを発生させずに絶縁膜を埋設することが可能となった。しかし、トレンチの深さを浅くしたことで接合リークなどの素子分離特性が悪化し、リテンションタイム（ホールド時間）が悪化することが判明した。すなわち、ボイドの抑制とリテンションタイムがトレードオフの関係であった。
【００１６】
また、（ｂ）の方法として、発明者はＨＤＰ−ＣＶＤから見た埋設すべきトレンチ深さを浅くする為に、窒化膜２０３の膜厚を１２０ｎｍから８０ｎｍに薄くした。この場合、図２（ｃ）の段階で４０ｎｍ程度の窒化膜２０３の残膜が期待された。しかしながら、実際に試験を行ったところ、図６に示すように窒化膜２０３の肩（コーナー）がクリッピングを起こし、その結果プロセスが不安定となり、加工寸法や形状が意図どおりに再現性良く形成できないという問題が発生した。このようにプロセスの安定性、半導体基板の加工精度などの点から、窒化膜（マスク）２０３を薄膜化してエッチングを行うことは困難であり、所定厚さの厚い窒化膜（マスク）２０３を設ける必要があった。
【００１７】
更に、上記特許文献１の方法によって絶縁膜を形成した場合、中間工程で溝内に堆積させる膜厚さに下限があり、微細化には限界があった。また、製造工程が複雑化して長くなってしまうという欠点があった。
【００１８】
本発明者は上記課題について鋭意検討した結果、本発明をするに至ったものである。すなわち、従来では、一つの層が、半導体基板内への溝形成時のマスクと、溝内に充填させた絶縁層を除去する際の研磨ストッパを担っていた。これに対して、本発明では、この半導体基板内への溝形成時のハードマスクと、溝内に充填させた絶縁層を除去する際の研磨ストッパとをそれぞれ別々の層に担わせることによって、研磨ストッパ層の厚さを薄くする。この結果、ボイドを発生させることなく、アスペクト比が高く幅が小さな溝内への絶縁膜の充填を可能とすることを目的とする。
【課題を解決するための手段】
【００１９】
上記課題は以下の構成を有することにより、解決することができる。
１．半導体基板を準備する工程と、
前記半導体基板の表面に熱酸化を行うことにより熱酸化膜を設ける工程と、
前記熱酸化膜上に研磨ストッパ層を形成する工程と、
前記研磨ストッパ層上に１層以上のハードマスク材料を形成した後、前記ハードマスク材料をパターニングして、ハードマスクＡを形成するハードマスク形成工程と、
前記ハードマスクＡを用いて前記研磨ストッパ層、熱酸化膜及び半導体基板内に溝を形成する形成工程と、
前記ハードマスクＡを除去する除去工程Ａと、
熱酸化を行い、前記半導体基板が露出している部分に熱酸化膜を形成する工程と、
全面に絶縁膜を堆積させる堆積工程と、
前記研磨ストッパ層をストッパに用いて、ＣＭＰにより前記絶縁膜を除去する除去工程Ｂと、
前記研磨ストッパ層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【００２０】
２．前記研磨ストッパ層が窒化膜であることを特徴とする上記１に記載の半導体装置の製造方法。
３．前記ハードマスク形成工程は、下記（１）又は（２）で表されるマスク形成工程であることを特徴とする上記１又は２に記載の半導体装置の製造方法。
（１）前記研磨ストッパ層上に前記ハードマスク材料としてカーボン膜を形成し、前記カーボン膜上にシリコン含有フォトレジストを形成した後、リソグラフィーにより前記シリコン含有フォトレジストをパターニングする工程と、
パターニングした前記シリコン含有フォトレジストをマスクに用いて前記カーボン膜をパターニングすることにより前記ハードマスクＡを形成する工程と、
を有するマスク形成工程。
（２）前記ハードマスク材料として前記研磨ストッパ層上に順にカーボン膜及びマスクＢを形成し、前記マスクＢ上にフォトレジストを形成した後、リソグラフィーにより前記フォトレジストをパターニングする工程と、
パターニングした前記フォトレジストをマスクに用いて前記マスクＢをパターニングする工程と、
パターニングした前記マスクＢをマスクに用いて前記カーボン膜をパターニングする工程と、
を有するマスク形成工程。
【００２１】
４．前記除去工程Ａにおいて、アッシングにより前記ハードマスクＡの除去を行い、
前記堆積工程において、ＣＶＤ法により前記絶縁膜を堆積させることを特徴とする上記１〜３の何れか１項に記載の半導体装置の製造方法。
【００２２】
５．前記形成工程において形成した溝の幅が５０〜８０ｎｍであることを特徴とする上記１〜４の何れか１項に記載の半導体装置の製造方法。
６．前記形成工程において形成した溝の深さが１７０〜２６０ｎｍであることを特徴とする上記１〜５の何れか１項に記載の半導体装置の製造方法。
【００２３】
７．前記形成工程において形成した溝のアスペクト比が２〜５であることを特徴とする上記１〜６の何れか１項に記載の半導体装置の製造方法。
８．前記研磨ストッパ層の厚さが１０〜５０ｎｍであることを特徴とする上記１〜７の何れか１項に記載の半導体装置の製造方法。
９．前記半導体基板内の溝の内部に堆積された絶縁膜が素子分離領域を構成することを特徴とする上記１〜８の何れか１項に記載の半導体装置の製造方法。
【００２４】
なお、本発明において、「溝」とは、形成工程後において、研磨ストッパ層及び熱酸化膜、並びにその下部の半導体基板とで構成される凸状部分の間に形成される、凹状の部分を表す。
「溝の幅」とは、上記のようにして定義した形成工程後の溝の、研磨ストッパ層間の横幅（間隔）を表す。例えば、図１（ｃ）では、この溝の幅は符号Ｌ1で表される。
「溝の深さ」とは、上記のようにして定義した形成工程後の溝の、凹部の底部から研磨ストッパ層最上部までの高さを表す。例えば、図１（ｃ）では、この溝の深さは符号Ｌ2で表される。
「溝のアスペクト比」とは、上記のようにして定義した、（溝の深さ）／（溝の幅）を表す。例えば、図１（ｃ）では、この溝は符号Ｌ2／Ｌ1で表される。
また、「ハードマスクＡ」とはフォトレジストとは異なるものであり、フォトレジストマスクに比べてエッチング耐性が高く、エッチングによる研磨ストッパ層、熱酸化膜及び半導体基板の加工を容易にする為に用いられるマスクを表す。
【発明の効果】
【００２５】
本発明の半導体装置の製造方法では、半導体基板上に、半導体基板のエッチングに用いるハードマスクと、溝内に埋設した絶縁層を除去するための研磨ストッパ層とを個別に設ける。このため、研磨ストッパ層としてエッチングによる研磨ストッパ層の厚さ減少を考慮する必要がなく、予め薄い研磨ストッパ層を設けることができる。この結果、溝内への絶縁膜の埋設時の、溝の深さ（実効的な埋設深さ）を小さくでき、ボイドの発生を抑制して溝内にボイドが発生しない均一な絶縁膜を埋設させることができる。また、製品歩留まりを向上させ、従来の方法で行っていた制御性の悪いウェットエッチングが不要となることで加工形状のバラツキが抑えられ、動作特性の揃ったデバイスを作成することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の半導体装置の製造方法は以下の工程を有する。
【００２７】
半導体基板を準備する工程と、
前記半導体基板の表面に熱酸化を行うことにより熱酸化膜を設ける工程と、
前記熱酸化膜上に研磨ストッパ層を形成する工程と、
前記研磨ストッパ層上に１層以上のハードマスク材料を形成した後、前記ハードマスク材料をパターニングして、ハードマスクＡを形成するハードマスク形成工程と、
前記ハードマスクＡを用いて前記研磨ストッパ層、熱酸化膜及び半導体基板内に溝を形成する形成工程と、
前記ハードマスクＡを除去する除去工程Ａと、
熱酸化を行い、前記半導体基板が露出している部分に熱酸化膜を形成する工程と、
全面に絶縁膜を堆積させる堆積工程と、
前記研磨ストッパ層をストッパに用いて、ＣＭＰにより前記絶縁膜を除去する除去工程Ｂと、
前記研磨ストッパ層を除去する工程。
【００２８】
このように本発明の製造方法では、半導体基板上に研磨ストッパ層と、ハードマスクＡを設ける。そして、ハードマスクＡを半導体基板、熱酸化膜、研磨ストッパ層材料のエッチング時のマスクとして用い、研磨ストッパ層は全面に堆積させた絶縁層の除去時のストッパとして用いる。このため、エッチングによる研磨ストッパ層の厚さ減少を考慮する必要がなく、予め薄い研磨ストッパ層を設けることができる。この結果、溝内の絶縁膜の埋設時の、溝の深さ（実効的な埋設深さ）を小さくでき、溝内のボイドの発生を抑制して均一な絶縁膜を埋設させることができる。また、製品歩留まりを向上させ、従来の方法で行っていた比較的、制御性の悪いウェットエッチングが不要となることで加工形状のバラツキが抑えられ、トランジスタ特性の揃ったデバイスを作成することができる。
なお、形成工程においては、ハードマスクＡが残留する条件でエッチングを行えば良く、ハードマスクＡの一部が除去されても良い。また、ハードマスクＡは１層又は複数の層から構成されている。
【００２９】
ここで、従来技術では、このように溝内に絶縁材料を充填した半導体装置を形成するに際して、絶縁層の除去時に用いる研磨ストッパ層と、半導体基板のエッチング時に用いるマスクとをそれぞれ別々に設ける技術は全くなく、このような試みもなされてこなかった。
【００３０】
すなわち、ハードマスクは、一般的にフォトレジストではエッチング耐性が不十分で加工対象を充分にマスクできない場合に、補助的に用いるものである。このハードマスクには加工対象の加工後にこれを除去しなければならない用途と、加工後も残して良い用途とがある。例えば、ＳＴＩの加工のように、溝内に絶縁材料を充填する加工の場合には、使用するハードマスクは半導体基板に溝（トレンチ）パターンを形成後に除去する必要がある。
【００３１】
従来技術では、半導体基板をエッチングするマスクとして使用でき、かつ、選択的に除去可能な膜としては窒化膜しかなかった。ここで、例えば、ハードマスクを窒化膜（ＳｉＮ）として使用し、ＨＤＰ―ＣＶＤでトレンチ内を埋設する時のアスペクト比を減らす場合を考える。この場合には、図３（ｃ）のように、ハードマスクを用いて半導体基板のエッチングを行った後、ハードマスクである窒化膜２０３を除去してから、トレンチ内にＨＤＰによる埋設を行う方法が考えられる。
【００３２】
しかし、この方法を行うと確かにトレンチ内の埋設性は良くなるものの、ＨＤＰ−ＣＶＤ成膜時に素子形成領域である半導体基板２０１のトップ部分、特にコーナー（角）部にダメージが入り、トランジスタの特性にＶtシフトなどの悪影響が起こることが判っている。また、酸化膜を研磨するＣＭＰの研磨ストッパ層は半導体基板の２０１のトップ部分が相当することとなるが、これではＣＭＰの研磨後に半導体基板の素子形成領域が剥き出しになり、スラリによる汚染の影響を受けてしまう。
【００３３】
また、従来技術では、図３（ｃ）の工程において、窒化膜２０３と熱酸化膜２０２の間に研磨ストッパを設ける点については全く検討されてこなかった。これに対して、本発明では、この半導体基板内への溝形成時のハードマスクと、溝内に充填させた絶縁層を除去する際のストッパとをそれぞれ別々の層に担わせることによって、研磨ストッパ層の厚さを薄くする。この結果、ボイドを発生させることなく、アスペクト比が高く幅が小さな溝内への絶縁膜の充填を可能とするものである。
【００３４】
本発明では、研磨ストッパ層は窒化膜であることが好ましい。研磨ストッパ層として窒化膜を用いることにより、全面に堆積させた絶縁膜を安定して除去することが可能となる。
【００３５】
また、本発明の製造方法で用いる各層は、以下のような特徴を有する必要がある。
（Ａ）研磨ストッパ層
・堆積工程で溝内に充填される絶縁膜の構成材料よりも、研磨ストッパ層の構成材料の方が、除去工程ＢのＣＭＰによる研磨時に研磨されにくい。
・研磨ストッパ層の構成材料は、半導体装置の他の部分を劣化させることなく容易に除去可能な材料である。
【００３６】
（Ｂ）ハードマスクＡ
・ハードマスクＡを構成する材料は、形成工程において、エッチング条件を調節することにより、半導体基板、研磨ストッパ層及び熱酸化膜の構成材料よりも、十分に低いエッチングレートとすることが可能な材料である。
・ハードマスクＡの構成材料は、半導体装置の他の部分を劣化させることなく容易に除去可能な材料である。
【００３７】
このハードマスクＡの構成材料としては例えば、ＰＥ−ＣＶＤ法で成膜したカーボン膜（例えば、ＡＰＰＬＩＥＤ  ＭＡＴＥＲＩＡＬ社のＡＰＦ膜）や塗布可能な有機材料（非感光性のレジスト樹脂）を挙げることができる。
【００３８】
本発明のハードマスク形成工程は、下記（１）又は（２）で表されるマスク形成工程であることが好ましい。
（１）前記研磨ストッパ層上に前記ハードマスク材料としてカーボン膜を形成し、前記カーボン膜上にシリコン含有フォトレジストを形成した後、リソグラフィーにより前記シリコン含有フォトレジストをパターニングする工程と、
パターニングした前記シリコン含有フォトレジストをマスクに用いて前記カーボン膜をパターニングすることにより前記ハードマスクＡを形成する工程と、
を有するマスク形成工程。
（２）前記ハードマスク材料として前記研磨ストッパ層上に順にカーボン膜及びマスクＢを形成し、前記マスクＢ上にフォトレジストを形成した後、リソグラフィーにより前記フォトレジストをパターニングする工程と、
パターニングした前記フォトレジストをマスクに用いて前記マスクＢをパターニングする工程と、
パターニングした前記マスクＢをマスクに用いて前記カーボン膜をパターニングする工程と、
を有するマスク形成工程。
上記（１）の場合、ハードマスクＡはカーボン膜の１層のみとなり、上記（２）の場合、ハードマスクＡはカーボン膜とマスクＢの２層となる。
【００３９】
このハードマスクＡは、以下のような特徴を有する必要がある。
（Ｃ）ハードマスクＡ
・ハードマスクＡの構成材料は、半導体装置の他の部分を劣化させることなく容易に除去可能な材料である。
・ハードマスクＡを構成する材料は、形成工程において、エッチング条件を調節することにより、半導体基板、研磨ストッパ層及び熱酸化膜の構成材料よりも、十分に低いエッチングレートとすることが可能な材料である。
【００４０】
このハードマスクＡの構成材料としては例えば、酸化膜系の材料としてＰＥ−ＣＶＤやＰＥ−ＡＬＤ法を用いたＳｉＯ2などを挙げることができる。また、ＳｉＯＣ（カーボンドープト酸化シリコン膜）やＳｉＯＮ（シリコンオキシナイトライド）を用いることができる。典型的には、ハードマスクＡの膜厚は１５〜６０ｎｍである。
また、カーボン膜の膜厚は典型的には２００〜２５０ｎｍである。
【００４１】
上記（１）の方法では、シリコン含有フォトレジスト（バイレイヤ用フォトレジスト）を用いることで、このフォトレジストに高いエッチング耐性（カーボン膜に対して十分に低いエッチング選択比）を持たせることが可能となる。この結果、このフォトレジストをマスクに用いて効果的にカーボン膜のエッチングを行うことができる。
【００４２】
上記（２）の方法では、通常のフォトレジストを用いて、まず、カーボン膜のエッチング時にマスクとして使用可能な（カーボン膜に対して十分に低いエッチング選択比を有する）マスクＢのみをパターニングする。そして、このマスクＢをマスクに用いてカーボン膜をエッチングする。一般的に用いられるフォトレジストは、通常のカーボン膜のエッチング条件ではエッチング耐性を有さない場合がある。そこで、上記（２）の方法では２段階の工程を用い、まず、カーボン膜のエッチング用のマスクＢを形成し、このマスクＢをマスクに用いてカーボン膜のエッチングを行うことによって、効果的にカーボン膜のエッチングを行うことができる。
【００４３】
また、本発明では、各工程を以下のようにして行うことが好ましい。
（ａ）除去工程Ａにおいて、アッシングによりハードマスクＡの除去を行う。
（ｂ）堆積工程において、ＣＶＤ法により絶縁膜を堆積させる。
【００４４】
上記（ａ）、（ｂ）の工程はそれぞれ単独でも良好な効果を奏することができるが、上記（ａ）、（ｂ）の工程を全て行うことが好ましい。上記（ａ）、（ｂ）の工程を全て行うことによって、より深い溝を設けた場合であっても、溝内に埋設させた絶縁層内でのボイド発生を効果的に防止することができる。
【００４５】
溝の幅（研磨ストッパ層間の距離）は５０〜８０ｎｍであることが好ましい。溝の幅が５０ｎｍ以上であることによって、効果的に溝内に絶縁材料を埋設させることができる。また、溝の幅が８０ｎｍ以下の時に、本発明の製造方法では従来の方法と比べて、より有効にボイドの発生を防止して微細な溝内への絶縁材料の埋設が可能となる。
【００４６】
また、本発明の半導体装置の製造方法において形成工程後の、各部の好ましい寸法の範囲を以下に記載する。
研磨ストッパ層の厚さ：１０〜５０ｎｍ
熱酸化膜：９〜１０ｎｍ
溝の深さ（半導体基板内の凹部の底部から、半導体基板上の熱酸化膜上に設けられた研磨ストッパ層の最上部までの高さ）：１７０〜２６０ｎｍ
溝のアスペクト比：２〜５
本発明の製造方法では、各部の寸法が上記のような微細な範囲であっても、ボイドを発生させることなく、安定的に溝内に絶縁材料を充填させることができる。
【００４７】
また、半導体基板の溝内（半導体基板内の凹部で構成される溝の部分）に堆積された絶縁膜が素子分離領域を構成することが好ましい。このように本発明の製造方法により、素子分離領域（ＳＴＩ）を備えた半導体装置を製造することによって、微細化が可能で加工形状のバラツキが抑えられ、動作特性の揃ったデバイスを作成することができる。
【００４８】
図１及び２を参照して、本発明の製造方法の一例を説明する。先ず、図１（ａ）に示すように、半導体基板１０１上に熱酸化によってパッド酸化膜（熱絶縁膜）１０２を９ｎｍ、形成し、この上に更にＬＰ−ＣＶＤ法によって窒化膜（研磨ストッパ層）１０３を１０ｎｍ〜５０ｎｍ、形成する。本発明では、後述するように窒化膜１０３上にカーボン膜１０８及びマスクＢ１０９を設けるため、このように窒化膜１０３の厚さを薄くすることができる。
【００４９】
この後、窒化膜１０３上に既知の技術を用いてＰＥ−ＣＶＤ法でカーボン膜１０８、マスクＢ１０９として酸化膜を形成する。このカーボン膜１０８とマスクＢ１０９の成膜には、平行平板型のＰＥ−ＣＶＤ装置を用いることができる。この後、既知のリソグラフィー技術を用いて、フォトレジスト１０４のパターンを形成する。
【００５０】
なお、マスクＢ１０９にリソグラフィー時の反射防止膜としての機能をもたせる場合は、窒素（Ｎ）や炭素（Ｃ）をドープした膜を用いたり、又はこられの膜と酸化膜の積層構造の膜を採用しても良い。本実施例では、マスクＢに反射防止膜としての機能をもたせ、なおかつＡｒＦレジストのポイズニングを防ぐ為に、既知の技術を用いて炭素を不純物として含む酸化膜を採用した。
【００５１】
次に、図１（ｂ）に示すように、フォトレジスト１０４をマスクに用いて、マスクＢ１０９をパターニングする。そして、パターニングされたマスクＢ１０９をマスクに用いて、更にカーボン膜１０８をパターニングする（ハードマスク形成工程）。なお、このマスクＢ１０９とカーボン膜１０８が、ハードマスクＡを構成する。
【００５２】
次に、図１（ｃ）に示すように、パターニングされたカーボン膜１０８をマスクに用いて、窒化膜１０３とパッド酸化膜１０２をエッチングする。続いて、半導体基板１０１をエッチングすることで、素子分離用の深さ１８０ｎｍのトレンチ（溝）を形成する（形成工程）。また、このとき、同時にマスクＢ１０９もエッチングにより除去される。
【００５３】
この後、酸素雰囲気中でプラズマアッシングを行うことにより、ハードマスクＡとして用いたカーボン膜１０８を除去する（除去工程Ａ）。この後、エッチングによるダメージ層を除去する為に、トレンチ内壁（半導体基板の研磨ストッパ層が設けられた以外の部分の表面；半導体基板が露出している部分）に１０ｎｍ程度の熱酸化膜１０５を形成する。
【００５４】
次に、図２（ａ）に示すように、バイアスＣＶＤ法（ＨＤＰ−ＣＶＤ法）を用いて、全面にＣＶＤ酸化膜（絶縁膜）１０６を堆積させて、トレンチ内を埋設する。ここで、本実施例ではトレンチの深さは１８０ｎｍと従来のものと同レベルにできるが、窒化膜１０３をエッチング用のマスクとして用いていないため、窒化膜１０３の高さを従来の８０ｎｍに比べて１０ｎｍ〜５０ｎｍと、低く抑えることが可能となる。この結果、トレンチ深さと窒化膜１０３の高さを合計した埋設時の溝の実効深さが従来のものよりも浅くなり、トレンチ間の最小スペースが５０ｎｍ程度の場合であっても、ボイドを生じること無くＨＤＰ−ＣＶＤでの埋設が可能となる。
【００５５】
次に、図２（ｂ）に示すように、窒化膜１０３をストッパとして、セリア・スラリーを用いたＣＭＰにより、窒化膜１０３の上端までＣＶＤ酸化膜１０６を研磨し、平坦化を行う。本実施例では、このように窒化膜１０３の膜厚を適切に設定することで堆積させるＣＶＤ酸化膜１０６を薄くすることができ、従来、必要であったＣＶＤ酸化膜２０６のウェットエッチバック工程が不要となる。
【００５６】
このウェットエッチバックはエッチングレートから時間制御でエッチング量を決める方法であるが、エッチングレートにばらつきがあり、結果としてエッチング量に±１０％程度のばらつきが発生する。例えば、従来技術で、図２（ｃ）における窒化膜１０３の残膜が８０ｎｍで、ウェットエッチングでＣＶＤ酸化膜１０６を６０ｎｍ、エッチバックした場合、そのばらつきは±６ｎｍ、レンジで１２ｎｍとなる。一方、本発明の製造方法では、ウェットエッチバックが不要であり、ＣＶＤ酸化膜１０６の突き出し量はＬＰ−ＣＶＤの膜厚の均一性で決まってくる。ＬＰ−ＣＶＤの窒化膜の均一性は±３％であり、その膜厚を２０ｎｍに設定した場合は±０．６ｎｍ、レンジで１．２ｎｍのばらつきに抑えられることになる。
【００５７】
すなわち、本発明の製造方法では、工程短縮が可能となるだけでなく、精度の悪い工程をスキップできることで加工精度を向上させることが出来る。この差は例えば図２（ｄ）において、ＣＶＤ酸化膜１０６の突き出し量バラツキの差となり、結果としてトランジスタ特性のバラツキとなって現れてくる。トランジスタ特性のバラツキが大きいと、高速品の派生率や歩留まりの悪化につながる。
【００５８】
続いて、図２（ｃ）に示すように、熱リン酸によって、窒化膜１０３をエッチングにより除去する。更に、必要に応じて不純物イオン注入工程を完了後、図２（ｄ）に示すように、パッド酸化膜１０２をフッ酸で除去し、洗浄後、ゲート酸化膜１１０を熱酸化によって形成する。
以上によって、基板の素子形成面と、素子分離領域の面を揃えることが可能となる。ゲート酸化膜１１０を形成した後、さらにその上に、ゲート電極を形成する（図示していない）。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置の製造方法の一例を示す図である。
【図２】本発明の半導体装置の製造方法の一例を示す図である。
【図３】従来の半導体装置の製造方法の一例を示す図である。
【図４】従来の半導体装置の製造方法の一例を示す図である。
【図５】従来の半導体装置の製造方法の一例を示す図である。
【図６】従来の半導体装置の一例を示す図である。
【符号の説明】
【００６０】
１０１  半導体基板
１０２  パッド酸化膜（絶縁膜Ａ）
１０３  窒化膜
１０４  フォトレジスト
１０５  熱酸化膜
１０６  ＣＶＤ酸化膜
１０８  カーボン膜
１０９  マスクＢ
１１０  ゲート酸化膜
２０１  半導体基板
２０２  パッド酸化膜（絶縁膜Ａ）
２０３  窒化膜
２０４  フォトレジスト
２０５  熱酸化膜
２０６  ＣＶＤ酸化膜
２０７  ボイド
２１０  ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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