(57)【要約】【課題】ｎ型及びｐ型ＣＩＳを含む薄膜トランジスタ及びその製造方法を提供する。【解決手段】基板と、基板の一部領域上に形成されているゲート電極と、基板とゲート電極とを覆う絶縁膜と、ゲート電極が形成された領域上を覆うように、絶縁膜上に形成された複数のＣＩＳ（ＣｕＩｎＳｅ2）膜と、複数のＣＩＳ膜の表面の一部を露出するトレンチを含むように分離されて形成されたソース／ドレイン領域と、を備える薄膜トランジスタである。【選択図】図１Ｉ
2008227498.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の一部領域上に形成されているゲート電極と、
前記基板と前記ゲート電極とを覆う絶縁膜と、
前記ゲート電極が形成された領域上を覆うように、前記絶縁膜上に形成された複数のＣＩＳ（ＣｕＩｎＳｅ2）膜と、
前記複数のＣＩＳ膜の表面の一部を露出するトレンチを含むように分離されて形成されたソース／ドレイン領域と、
を備えることを特徴とする薄膜トランジスタ。
【請求項２】
前記複数のＣＩＳ膜は、それぞれｎ型及びｐ型の導電型を有することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記複数のＣＩＳ膜は、ｎ型ＣＩＳ膜上にｐ型ＣＩＳ膜が形成された構造を含むことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記複数のＣＩＳ膜は、ｐ型ＣＩＳ膜上にｎ型ＣＩＳ膜が形成された構造を含むことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項５】
前記複数のＣＩＳ膜は、それぞれＩｎ2Ｓｅ3とＣｕ2Ｓｅ3とを利用して形成したことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項６】
前記複数のＣＩＳ膜の導電型は、Ｉｎ2Ｓｅ3とＣｕ2Ｓｅ3との相対的なモル比率によって決定されることを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
前記Ｉｎ2Ｓｅ3とＣｕ2Ｓｅ3との相対的なモル比率が０.１ないし０.５の範囲である場合には、前記ＣＩＳ膜は、ｐ型の導電型を有することを特徴とする請求項６に記載の薄膜トランジスタ。
【請求項８】
前記Ｉｎ2Ｓｅ3とＣｕ2Ｓｅ3との相対的なモル比率が０.６ないし０.９の範囲である場合には、前記ＣＩＳ膜は、ｎ型の導電型を有することを特徴とする請求項６に記載の薄膜トランジスタ。
【請求項９】
前記ソース／ドレイン領域と前記露出されたＣＩＳ膜とを覆うパッシベーション層をさらに備えることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１０】
前記基板は、ガラス基板または石英基板であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１１】
前記ゲート電極は、導電性ポリシリコン、ＩＴＯ、または金属を含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１２】
前記絶縁膜は、シリコン酸化物（ＳｉＯ2）または有機物高分子ＰＭＭＡを含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１３】
前記ソース／ドレイン領域は、導電性ポリシリコン、ＩＴＯ、または金属を含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１４】
基板と、
前記基板の一部領域上に形成されている複数のＣＩＳ膜と、
前記ＣＩＳ膜の一部領域に形成されたソース／ドレイン領域と、
前記ＣＩＳ膜及び前記ソース／ドレイン領域上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
を備えることを特徴とする薄膜トランジスタ。
【請求項１５】
基板を準備する工程と、
前記基板の一部領域上にゲート電極を形成する工程と、
前記基板及び前記ゲート電極上を覆う絶縁膜を形成する工程と、
前記ゲート電極が形成された領域上を覆うように、前記絶縁膜上に複数のＣＩＳ膜を形成する工程と、
前記複数のＣＩＳ膜を覆う第２導電層を形成する工程と、
前記ＣＩＳ膜の表面の一部を露出するトレンチを形成する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１６】
前記ソース／ドレイン領域と前記露出されたＣＩＳ膜とを覆うパッシベーション層を形成する工程をさらに含むことを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記複数のＣＩＳ膜は、それぞれＩｎ2Ｓｅ3とＣｕ2Ｓｅ3とを利用して形成することを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１８】
前記複数のＣＩＳ膜の導電型は、Ｉｎ2Ｓｅ3とＣｕ2Ｓｅ3との相対的なモル比率によって決定されることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【請求項１９】
基板を準備する工程と、
前記基板の一部領域上に複数のＣＩＳ膜を形成する工程と、
前記複数のＣＩＳ膜の一部領域にソース／ドレイン領域を形成する工程と、
前記複数のＣＩＳ膜及び前記ソース／ドレイン領域の一部領域に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２０】
前記複数のＣＩＳ膜は、それぞれＩｎ2Ｓｅ3とＣｕ2Ｓｅ3とを利用して形成することを特徴とする請求項１９に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）に係り、さらに詳細には、ｎ型とｐ型とのＣＩＳ（ＣｕＩｎＳｅ2）を利用してダイオード整流機能及び電気的、光学的スイッチング機能を提供できる薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
周期律表上のＶＩＢ族に該当するカルコゲン系の元素のうち、セレン（Ｓｅ）を含むＣＩＳは、一般的にカルコピライト系素材に分類され、優秀な光効率性によって、主に太陽光熱素子、例えば、太陽電池素子の分野で広く活用されてきた。また、ＣＩＳを利用した比エネルギー素子も研究されてきた。しかし、比エネルギー素子は、主にダイオード素子に関する研究に限定されており、その例として、初期には、ショットキーダイオード、最近報告されたＣｕＳｅとの異種接合による光反応性ダイオードがある。しかし、ＣＩＳの優秀な光効率性を考慮すれば、光トランジスタのようなスイッチング素子にも十分に適用可能である。
【０００３】
以下では、電気的整流素子であるダイオード技術分野でＣＩＳを利用した従来の技術について説明する。
【０００４】
非特許文献１には、Ａｌとｐ型の多結晶ＣＩＳとの接合によって形成したショットキーダイオードを開示する。また、前記ダイオードを大気中で２００℃で熱処理すれば、大気中の酸素の影響によってＣＩＳのｐ型濃度がさらに高まる。これとは異なり、本発明は、ｎ型とｐ型との接合によってスイッチングトランジスタの形成可能性を開示する。
【０００５】
非特許文献２には、ｎ型ＣＩＳとｐ型ＣｕＳｅとの異種接合によるダイオード構造を開示し、前記ダイオード構造の電気的、光学的整流特性を測定した。これとは異なり、本発明は、ＣＩＳのみを利用した接合を提案し、また、ダイオード機能及びトランジスタの構造も開示する。
【０００６】
特許文献１には、ＣｄＳとｎ型ＣＩＳとを利用して製造する一般的な太陽電池とは異なるカドミウム（Ｃｄ）を使用せず、ｐ型ＣＩＳと亜鉛（Ｚｎ）酸化物とを利用して製造した太陽電池の構造を開示する。これとは異なり、本発明では、整流機能及びスイッチング機能のための機能素子を開示し、また、ＣＩＳのｎ型とｐ型との接合構造を使用する。
【０００７】
特許文献２には、ＣＩＳ薄膜を化学当量比に近い構造を有するように製造する方法を開示する。特許文献２は、ＣＩＳ薄膜の製作方法に限定され、本発明のような素子及び素子の製造方法については、開示されていない。
【０００８】
【特許文献１】米国特許第５９４８１７６号明細書
【特許文献２】韓国特許公開第２００５−００１３０６３号公報
【非特許文献１】I.Shin, et al., “Schottky junctions on CuInSe2 films”, J. of Applied Physics Vol.63, No.2, pp.439-441, 1988
【非特許文献２】Lee Sang Su, et al., “Measurement of the electric and optical characteristics of the hetero-junction with n-CIS/p-CuSe”, TP-17, Optical Society of Korea Summer Meeting, 2006
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、ダイオード整流機能及び電気的、光学的スイッチング機能を有しうるカルコゲン系元素のうち、Ｓｅを含むＣＩＳを利用した薄膜トランジスタを提供することである。
【００１０】
また、本発明が解決しようとする他の技術的課題は、前記ＣＩＳを利用した薄膜トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記課題を達成するための本発明による薄膜トランジスタは、基板、前記基板の一部領域上に形成されているゲート電極、前記基板と前記ゲート電極とを覆う絶縁膜、前記ゲート電極が形成された領域上を覆うように前記絶縁膜上に形成された複数のＣＩＳ膜、及び前記複数のＣＩＳ膜の表面の一部を露出するトレンチを含むように分離されて形成されたソース／ドレイン領域を備える。
【００１２】
前記複数のＣＩＳ膜は、それぞれｎ型とｐ型との伝導度を有しうる。前記複数のＣＩＳ膜は、ｎ型ＣＩＳ膜上にｐ型ＣＩＳ膜が形成される。または、前記複数のＣＩＳ膜は、ｐ型ＣＩＳ膜上にｎ型ＣＩＳ膜が形成される。
【００１３】
前記複数のＣＩＳ膜は、それぞれＩｎ2Ｓｅ3とＣｕ2Ｓｅ3とを利用して形成しうる。前記複数のＣＩＳ膜の導電型は、Ｉｎ2Ｓｅ3とＣｕ2Ｓｅ3との相対的なモル比率によって決定される。前記Ｉｎ2Ｓｅ3とＣｕ2Ｓｅ3との相対的なモル比率が０.１ないし０.５の範囲である場合には、前記ＣＩＳ膜は、ｐ型の導電型を有しうる。また、前記Ｉｎ2Ｓｅ3とＣｕ2Ｓｅ3との相対的なモル比率が０.６ないし０.９の範囲である場合には、前記ＣＩＳ膜は、ｎ型の導電型を有しうる。
【００１４】
前記ソース／ドレイン領域と露出されたＣＩＳ膜を覆うパッシベーション層をさらに備えうる。
【００１５】
前記基板は、ガラス基板または石英基板でありうる。前記ゲート電極は、導電性ポリシリコン、ＩＴＯ（Indium-Tin Oxide)、または金属を含みうる。前記絶縁膜は、シリコン酸化物（ＳｉＯ2）または有機物高分子ＰＭＭＡ（Polymethylmethacrylate)を含みうる。前記ソース／ドレイン領域は、導電性ポリシリコン、ＩＴＯ、または金属を含みうる。
【００１６】
また、前記課題を達成するための本発明による薄膜トランジスタは、基板、前記基板の一部領域上に形成されている複数のＣＩＳ膜、前記ＣＩＳ膜の一部領域に形成されたソース／ドレイン領域、前記ＣＩＳ膜及び前記ソース／ドレイン領域上に形成され、前記ＣＩＳ膜と前記ソース／ドレイン領域とを電気的に絶縁する絶縁膜、及び前記絶縁膜上に形成されたゲート電極を備える。
【００１７】
また、前記他の課題を達成するための本発明による薄膜トランジスタの製造方法は、基板を準備する工程、前記基板の一部領域上にゲート電極を形成する工程、前記基板及び前記ゲート電極上を覆う絶縁膜を形成する工程、前記ゲート電極が形成された領域上を覆うように、前記絶縁膜上に複数のＣＩＳ膜を形成する工程、前記複数のＣＩＳ膜を覆う第２導電層を形成する工程、及び前記ＣＩＳ膜の表面の一部を露出するトレンチを形成する工程を含む。
【００１８】
本発明の一部の実施形態において、前記ソース／ドレイン領域と前記露出されたＣＩＳ膜とを覆うパッシベーション層を形成する工程をさらに含みうる。
【００１９】
また、前記他の課題を達成するための本発明による薄膜トランジスタの製造方法は、基板を準備する工程、前記基板の一部領域上に複数のＣＩＳ膜を形成する工程、前記複数のＣＩＳ膜の一部領域にソース／ドレイン領域を形成する工程、前記複数のＣＩＳ膜及び前記ソース／ドレイン領域の一部領域に絶縁膜を形成する工程、及び前記絶縁膜上にゲート電極を形成する工程を含む。
【００２０】
前記複数のＣＩＳ膜は、それぞれＩｎ2Ｓｅ3とＣｕ2Ｓｅ3とを利用して形成し、前記複数のＣＩＳ膜の導電型は、Ｉｎ2Ｓｅ3とＣｕ2Ｓｅ3との相対的なモル比率によって決定される。
【発明の効果】
【００２１】
本発明の薄膜トランジスタは、ｐ型ＣＩＳ薄膜とｎ型ＣＩＳ薄膜とを利用した薄膜トランジスタは、ゲート電圧の電気的な制御によって、または光反応によって、ソース／ドレイン間の電流の流れを変化させ、これにより、スイッチングの機能を提供できる。それだけでなく、ｐ型ＣＩＳ薄膜とｎ型ＣＩＳ薄膜とを相互接合するので、整流機能を有し、またダイオードの構造に形成しうる。
【００２２】
本発明の薄膜トランジスタは、ＣＩＳ膜の優秀な光効率性によって、光効率に優れた光薄膜トランジスタの具現に容易である。また、通常のＣＭＯＳ製造工程と比較して、本発明の薄膜トランジスタは、低温工程で形成し、低コストのガラス基板を使用でき、イオン注入工程が必須的でないので、経済的である。
【発明を実施するための最良の形態】
【００２３】
以下、添付された図面を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２４】
本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものであり、下記の実施形態は、色々な他の形態に変形でき、本発明の範囲は、下記の実施形態に限定されるものではない。以下の説明で、ある層が他の層上に存在すると記述されるとき、それは、他の層の真上に存在することもあり、その間に第３の層が介在されることもある。また、図面で、各層の厚さやサイズは、説明の便宜及び明確性のために誇張したものであり、図面上で同一符号は、同じ要素を表す。本明細書で使われたように、用語「及び／または」は、当該列挙された項目のうち何れか一つ及び一つ以上の全ての組合わせを含む。
【００２５】
本明細書で、第１、第２などの用語が多様な部材、部品、領域、層及び／または部分を説明するために使われるが、これらの部材、部品、領域、層及び／または部分は、これらの用語によって限定されてはならないということが自明である。これらの用語は、一つの部材、部品、領域、層または部分を他の領域、層または部分と区別するためにのみ使われる。したがって、後述する第１部材、部品、領域、層または部分は、本発明の思想から逸脱せずとも、第２部材、部品、領域、層または部分を指す。
【００２６】
図１Ａないし図１Ｉは、本発明の一実施形態による薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を製造工程によって示す断面図である。
【００２７】
図１Ａを参照すれば、まず基板１００を準備する。基板１００は、透光性及びＣＩＳ素材を利用した工程温度を考慮して選択しうる。基板１００は、透明な材料で形成し、例えば、ガラス基板または石英基板を使用しうる。基板１００上にゲート電極のための第１導電層１１０を形成する。第１導電層１１０は、導電性を有する物質、例えば、導電性ポリシリコン、ＩＴＯ、またはＡｕやＡｌなどの金属を蒸着して形成しうる。第１導電層１１０は、化学気相蒸着法（Chemical Vapor Deposition：ＣＶＤ）、プラズマ励起ＣＶＤ（Plasma Enhanced CVD：ＰＥＣＶＤ）、低圧ＣＶＤ、物理気相蒸着法（Physical Vapor Deposition：ＰＶＤ）、スパッタリング、原子層蒸着法（Atomic Layer Deposition：ＡＬＤ）などの通常の蒸着方法によって形成しうる。以下で説明する基板１００上に形成される色々な層は、一般的に記述した通常の蒸着方法を利用して形成でき、簡潔性のために省略する。
【００２８】
図１Ｂを参照すれば、第１導電層１１０をエッチングしてゲート電極１１０ａを形成する。ゲート電極１１０ａは、以後に形成されるｎ型ＣＩＳ層１３０ａ（図１Ｆを参照）とｐ型ＣＩＳ層１４０ａ（図１Ｆを参照）とに流れる光電流のオン／オフ（ｏｎ／ｏｆｆ）させる役割を行う。第１導電層１１０は、通常の方法、例えば、フォトレジストまたはシリコン窒化膜で形成されたハードマスクを利用するパターニング方法によって形成しうる。以下で説明する基板１００上に形成された色々な層は、一般的に記述した通常のパターン形成方法を利用してエッチングでき、簡潔性のために省略する。
【００２９】
図１Ｃを参照すれば、ゲート電極１１０ａ及び基板１００の露出された領域上に絶縁層１２０を形成する。絶縁層１２０は、例えば、シリコン酸化物（ＳｉＯ2）で形成され、または有機物高分子ＰＭＭＡで形成することもある。絶縁層１２０は、ゲート電極１１０ａと、以後に形成されるｎ型ＣＩＳ層１３０ａ（図１Ｆを参照）及びｐ型ＣＩＳ層１４０ａ（図１Ｆを参照）との良好な接触を維持することが望ましく、このためには、ＳｉＯ２で形成されることが望ましい。また、絶縁層１２０の厚さは、２０００ないし５０００Åの範囲でありうる。しかし、絶縁層１２０を形成する材料及びその厚さは、例示的であり、必ずしもこれに限定されるものではない。
【００３０】
図１Ｄ及び図１Ｅを参照すれば、絶縁層１２０上に複数のＣＩＳ層１３０，１４０を順次に形成する。図示したところによれば、絶縁層１２０上にｎ型ＣＩＳ層１３０を形成し、ｎ型ＣＩＳ層１３０上にｐ型ＣＩＳ層１４０を形成する。しかし、これは、例示的であり、必ずしもこれに限定されるものではない。すなわち、絶縁層１２０上にｐ型ＣＩＳ層１４０をまず形成し、ｎ型ＣＩＳ層１３０を形成しうる。ｎ型ＣＩＳ層１３０とｐ型ＣＩＳ層１４０とを形成する方法は、下記に詳細に説明する。
【００３１】
図１Ｆを参照すれば、ｎ型ＣＩＳ層１３０とｐ型ＣＩＳ層１４０とをパターニングして、ｎ型ＣＩＳ膜１３０ａとｐ型ＣＩＳ膜１４０ａとを形成する。
【００３２】
図１Ｇを参照すれば、ｐ型ＣＩＳ膜１４０ａと露出された絶縁層１２０とを覆うように第２導電層１５０を形成する。第２導電層１５０は、導電性を有する物質、例えば、導電性ポリシリコン、ＩＴＯ、またはＡｕやＡｌなどの金属を蒸着して形成しうる。また、第２導電層１５０の厚さは、５００ないし４０００Åの範囲でありうる。しかし、第２導電層１５０を形成する材料及びその厚さは、例示的であり、必ずしもこれに限定されるものではない。
【００３３】
図１Ｈを参照すれば、ｎ型ＣＩＳ膜１３０ａが露出されるようにゲート電極１１０ａ上に位置する第２導電層１５０とｐ型ＣＩＳ膜１４０ａとをエッチングしてトレンチ１５５を形成する。この場合に、ｎ型ＣＩＳ膜１３０ａの一部領域をさらにエッチングすることもある。前記エッチング工程は、同時に行うこともあり、複数のマスクを使用して一連のエッチング工程によって行われることもある。前記エッチング工程を行えば、第２導電層１５０は、分離されてソース／ドレイン領域１５０ａとなり、また、ｎ型ＣＩＳ膜１３０ａは、活性層となる。前述したように、基板１００上にｐ型ＣＩＳ層１４０をｎ型ＣＩＳ層１３０より先に形成した場合には、ｐ型ＣＩＳ膜１４０ａが活性層となる。
【００３４】
前記活性層は、電気的なチャンネルが形成される層であって、一般的なトランジスタのように、ゲート電極に電圧を加えることによってチャンネルが形成される。また、本発明によるトランジスタは、前記活性層、例えば、ｎ型ＣＩＳ膜１３０ａまたはｐ型ＣＩＳ膜１４０ａに光を照射することによって、チャンネルが形成されることもある。これは、ＣＩＳの有する優秀な光反応性に起因するものであって、前記活性層から光エネルギーを吸収して電子ホール対が生成されて移動し、ソース／ドレイン領域１５０ａ間の電気的な抵抗を低下させるためである。
【００３５】
図１Ｈでは、エッチング後にもソース／ドレイン領域１５０ａがゲート電極１１０ａと接触しない絶縁層１２０の一部領域上に存在すると示されているが、これは、例示的であり、必ずしもこれに限定されるものではない。すなわち、ゲート電極１１０ａと接触しない絶縁層１２０の一部領域上にソース／ドレイン領域１５０ａがエッチングによって除去されて存在しない。
【００３６】
図１Ｉを参照すれば、ソース及びドレイン領域１５０ａ及びトレンチ１５５の内部を覆うパッシベーション層１６０を選択的に形成し、薄膜トランジスタ１０を完成する。
【００３７】
前述した本発明の一実施形態によって形成した薄膜トランジスタ１０は、通常的に逆スタガード型と呼ばれる。したがって、当業者には、前述した本発明の一実施形態に開示された発明の思想に基づいて、逆スタガード型に属するＢＣＥ（Back Channel Etched）構造またはＥＳ（Etch Stopper）構造のトランジスタを具現することが自明であろう。このような逆スタガード型の薄膜トランジスタ１０は、正スタガード型に比べて光効率がさらに良好でありうる。
【００３８】
図２Ａ及び図２Ｂは、ｐ型ＣＩＳとｎ型ＣＩＳとの接合前と後とのエネルギー帯域を概略的に示す。
【００３９】
図２Ａ及び図２Ｂを参照すれば、ｐ型ＣＩＳとｎ型ＣＩＳとの接合後の薄膜におけるエネルギー帯域は、通常的なダイオードのエネルギー帯域と類似している。接合後、前記ｐ型ＣＩＳに正の電位（＋Ｖ）を印加すれば、ｐ型ＣＩＳとｎ型ＣＩＳとの間の電位障壁が低くなって電流の流れが増加し、一方、負の電位（−Ｖ）を印加すれば、前記電位障壁が高くなって電流の流れを減少または遮断される。したがって、ｐ型ＣＩＳとｎ型ＣＩＳとの接合は、電気的な整流機能を提供しうる。
【００４０】
図３は、本発明の他の実施形態による薄膜トランジスタを示す断面図である。以下では、本実施形態の特徴を明確にし、また簡単な説明のために、以前の実施形態について説明した内容と重複される説明は、省略する。
【００４１】
図３を参照すれば、本発明は、正スタガード型薄膜トランジスタとして具現しうる。すなわち、基板２００上に複数のＣＩＳ膜２１０，２２０を形成する。ＣＩＳ膜２１０，２２０は、ｎ型ＣＩＳ膜とｐ型ＣＩＳ膜との複合膜であって、ｎ型ＣＩＳ膜上にｐ型ＣＩＳ膜が位置するか、またはｐ型ＣＩＳ膜上にｎ型ＣＩＳ膜が位置しうる。複数のＣＩＳ膜２１０，２２０と連結されるように、ソース／ドレイン領域２３０を両側に形成する。ＣＩＳ膜２２０上には、絶縁膜２４０を形成する。また、ソース／ドレイン領域２３０とそれぞれ連結されるように、ソース／ドレイン電極２５０を形成する。次いで、絶縁膜２４０上にゲート電極２６０を形成し、正スタガード型薄膜トランジスタを完成する。このような情スタガード型薄膜トランジスタは、スイッチ機能を提供しうる。前述した正スタガード型薄膜トランジスタの基板及びそれぞれの膜または層を形成する材料及び形成方法は、図１Ａないし図１Ｉに詳細に説明されているので、発明の簡潔な説明のために省略する。
【００４２】
図４は、本発明の他の実施形態によって形成したｐ型ＣＩＳとｎ型ＣＩＳとを利用したダイオードの概略的な断面図である。
【００４３】
図４を参照すれば、基板３００上に相互接合される複数の第１及び第２ＣＩＳ膜３１０，３２０を形成する。第１ＣＩＳ膜３１０がｎ型ＣＩＳ膜である場合には、第２ＣＩＳ膜３２０がｐ型ＣＩＳ膜となり、第１ＣＩＳ膜３１０がｐ型ＣＩＳ膜である場合には、第２ＣＩＳ膜３２０がｎ型ＣＩＳ膜となる。次いで、これらのそれぞれを連結する電極３３０，３４０を形成し、ｐ−ｎダイオード構造を具現しうる。これは、ＣＩＳ膜をｎ型ＣＩＳ膜とｐ型ＣＩＳ膜とで容易に形成することによって、整流機能を提供しうる。
【００４４】
以下では、ｎ型ＣＩＳ層１３０及びｐ型ＣＩＳ層１４０を形成する方法を詳細に説明する。
【００４５】
図５は、本発明の一実施形態によるｎ型ＣＩＳ層１３０及びｐ型ＣＩＳ層１４０の製造方法を示すフローチャートである。
【００４６】
図５を参照すれば、まず通常のタングステン（Ｗ）ボートを備える熱蒸着装置内に、インジウム（Ｉｎ）及びセレン（Ｓｅ）を含む第１合金と、銅（Ｃｕ）及びセレン（Ｓｅ）を含む第２合金とを準備する（Ｓ１０）。前記第１合金は、例えば、Ｉｎ2Ｓｅ3であり、前記第２合金は、Ｃｕ2Ｓｅ3でありうる。しかし、これは、例示的なものであり、必ずしもこれに限定されるものではない。また、前記熱蒸着装置内に基板を搭載する（Ｓ２０）。
【００４７】
次いで、前記基板の温度を第１温度に加熱して維持する（Ｓ３０）。前記第１温度に維持される前記基板上に第１薄膜を形成するために、前記第１合金を蒸発させる（Ｓ４０）。前記第１温度は、１５０ないし３５０℃の範囲でありうる。これにより、前記基板上には、前記第１合金を含む薄膜、例えば、Ｉｎ2Ｓｅ3を含む薄膜が形成される。
【００４８】
次いで、前記基板の温度を第２温度に加熱して維持する（Ｓ５０）。前記第２温度に維持される前記基板上にＣＩＳ薄膜を形成するために、前記第２合金を蒸発させる（Ｓ６０）。前記第２温度は、前記第１温度と同一か、または高い。例えば、前記第２温度は、４００ないし５５０℃の範囲でありうる。しかし、これは、例示的なものであり、必ずしもこれに限定されるものではない。前述したように、前記第２合金は、Ｃｕ2Ｓｅ3であり、これにより、前記第１合金を含む薄膜、例えば、Ｉｎ2Ｓｅ3薄膜が形成された前記基板上には、蒸発された第２合金が前記第１合金と反応してＣＩＳ薄膜を形成する。
【００４９】
次いで、前記基板を冷却しつつ、前記第１合金を再び蒸発させる（Ｓ７０）。これは、前記基板の表面にＣｕ2−ｘＳｅの形成を防止するために行う選択的な工程である。この場合に、再び蒸発させる第１合金の量は、以前工程で蒸発される第１合金の量に比べて、相対的に非常に少量である。前述した工程を行って、薄膜型トランジスタ及び光薄膜型トランジスタへの適用に適した薄いｎ型ＣＩＳ及び／またはｐ型ＣＩＳ薄膜が形成される。しかし、前述したｎ型ＣＩＳ膜及びｐ型ＣＩＳ膜の形成方法は、例示的であり、必ずしもこれに限定されるものではない。
【００５０】
前述した製造方法によって形成されるＣＩＳ薄膜は、前記第１合金と第２合金との相対的なモル比率によって異なる伝導度を有する。すなわち、第１合金と第２合金との相対的なモル比率、例えば、Ｉｎ2Ｓｅ3／Ｃｕ2Ｓｅ3のモル比率が０.１ないし０.５の範囲（０.１≦Ｉｎ2Ｓｅ3／Ｃｕ2Ｓｅ3モル比率≦０.５）である場合には、前記ＣＩＳ薄膜は、ｐ型の伝導度を有する。一方、Ｉｎ2Ｓｅ3／Ｃｕ2Ｓｅ3のモル比率が０.６ないし０.９の範囲（０.６≦Ｉｎ2Ｓｅ3／Ｃｕ2Ｓｅ3モル比率≦０.９）である場合には、前記ＣＩＳ薄膜は、ｎ型の伝導度を有する。すなわち、Ｉｎ2Ｓｅ3の相対的な量が多いほど、ｎ型半導体となる傾向が増大し、Ｃｕ2Ｓｅ3の量が多いほど、ｐ型半導体となる傾向が増大する。これにより、形成された薄膜のキャリア種類及び濃度が変わる。前述したように、Ｉｎ2Ｓｅ3／Ｃｕ2Ｓｅ3のモル比率によって形成されるＣＩＳのキャリア種類及び濃度に対する実験値が表１に整理されている。
【００５１】
【表１】
2008227498.tif 000003
【００５２】
以上、前述した本発明が前記実施形態及び添付された図面に限定されず、当業者ならば、本発明の技術的思想を逸脱しない範囲内で色々な置換、変形及び変更が可能であるということが分かるであろう。
【産業上の利用可能性】
【００５３】
本発明は、ＴＦＴ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５４】
【図１Ａ】本発明の一実施形態によるＴＦＴを製造工程によって示す断面図である。
【図１Ｂ】本発明の一実施形態によるＴＦＴを製造工程によって示す断面図である。
【図１Ｃ】本発明の一実施形態によるＴＦＴを製造工程によって示す断面図である。
【図１Ｄ】本発明の一実施形態によるＴＦＴを製造工程によって示す断面図である。
【図１Ｅ】本発明の一実施形態によるＴＦＴを製造工程によって示す断面図である。
【図１Ｆ】本発明の一実施形態によるＴＦＴを製造工程によって示す断面図である。
【図１Ｇ】本発明の一実施形態によるＴＦＴを製造工程によって示す断面図である。
【図１Ｈ】本発明の一実施形態によるＴＦＴを製造工程によって示す断面図である。
【図１Ｉ】本発明の一実施形態によるＴＦＴを製造工程によって示す断面図である。
【図２Ａ】ｐ型ＣＩＳとｎ型ＣＩＳとの接合前のエネルギー帯域を概略的に示す図面である。
【図２Ｂ】ｐ型ＣＩＳとｎ型ＣＩＳとの接合後のエネルギー帯域を概略的に示す図面である。
【図３】本発明の他の実施形態による薄膜トランジスタを示す断面図である。
【図４】本発明の他の実施形態によって形成したｐ型ＣＩＳとｎ型ＣＩＳとを利用したダイオードの概略的な断面図である。
【図５】本発明の一実施形態によるｎ型ＣＩＳ層及びｐ型ＣＩＳ層の製造方法を示すフローチャートである。
【符号の説明】
【００５５】
１０  薄膜トランジスタ
１００  基板
１１０  第１導電層
１１０ａ  ゲート電極
１２０  絶縁層
１３０  ｎ型ＣＩＳ層
１３０ａ,１３０ｂ  ｎ型ＣＩＳ膜
１４０  ｐ型ＣＩＳ層
１４０ａ,１４０ｂ  ｐ型ＣＩＳ膜
１５０  第２導電層
１５０ａ  ソース／ドレイン領域
１６０  パッシベーション層
【図１Ａ】
2008227498.tif 000004
【図１Ｂ】
2008227498.tif 000005
【図１Ｃ】
2008227498.tif 000006
【図１Ｄ】
2008227498.tif 000007
【図１Ｅ】
2008227498.tif 000008
【図１Ｆ】
2008227498.tif 000009
【図１Ｇ】
2008227498.tif 000010
【図１Ｈ】
2008227498.tif 000011
【図１Ｉ】
2008227498.tif 000012
【図２Ａ】
2008227498.tif 000013
【図２Ｂ】
2008227498.tif 000014
【図３】
2008227498.tif 000015
【図４】
2008227498.tif 000016
【図５】
2008227498.tif 000017