(57)【要約】【課題】十分な耐圧を有し、高性能化を実現することができ、しかも容易なプロセスで形成することのできる半導体装置、およびそれを備えた電気光学装置、電子機器を提供する。また、駆動電圧の異なる半導体装置を備えた電気光学装置および電子機器を高性能化する。【解決手段】ゲート絶縁膜２は、半導体層１ａの表面を覆う下層ゲート絶縁膜２ａと、下層ゲート絶縁膜２ａの表面を覆う表層ゲート絶縁膜２ｂとによって形成され、表層ゲート絶縁膜２ｂには下層ゲート絶縁膜２ａの表面に到達する開口部２ｃが形成され、開口部２ｃの縁２ｅが半導体層１ａの縁１ｓよりも内側に形成され、半導体層１ａの周縁部は下層ゲート絶縁膜２ａおよび表層ゲート絶縁膜２ｂの双方によって覆われ、半導体層１ａの中央部は開口部２ｃによって露出した下層ゲート絶縁膜２ａによって覆われていることを特徴とする半導体装置。【選択図】図３
2008227158.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも半導体層とゲート絶縁膜とを備えた半導体装置であって、
前記ゲート絶縁膜は、前記半導体層の表面を覆う下層ゲート絶縁膜と、前記下層ゲート絶縁膜の表面を覆う表層ゲート絶縁膜とによって形成され、前記表層ゲート絶縁膜には前記下層ゲート絶縁膜の表面に到達する開口部が形成され、前記開口部の縁が前記半導体層の縁よりも内側に形成され、前記半導体層の周縁部は前記下層ゲート絶縁膜および前記表層ゲート絶縁膜の双方によって覆われ、前記半導体層の中央部は前記開口部によって露出した前記下層ゲート絶縁膜によって覆われていることを特徴とする半導体装置。
【請求項２】
前記下層ゲート絶縁膜と半導体層の界面準位密度が１×１０１１ｃｍ−2ｅＶ−１未満であることを特徴とする請求項１記載の半導体装置。
【請求項３】
少なくとも半導体層とゲート絶縁膜とを備えた半導体装置であって、
前記ゲート絶縁膜は、前記半導体層の表面を覆う下層ゲート絶縁膜と、前記下層ゲート絶縁膜の表面を覆う表層ゲート絶縁膜とによって形成され、前記下層ゲート絶縁膜と前記半導体層との界面準位密度が１×１０１１ｃｍ−2ｅＶ−１未満であることを特徴とする半導体装置。
【請求項４】
半導体層の表面を覆うゲート絶縁膜を形成する工程を少なくとも有する半導体装置の製造方法であって、
前記ゲート絶縁膜の形成工程は、前記半導体層を覆う表層ゲート絶縁膜を形成する工程と、前記表層ゲート絶縁膜によって覆われた前記半導体層を熱酸化して、前記表層ゲート絶縁膜の下層で前記半導体層の表面を覆う下層ゲート絶縁膜を形成する工程と、を少なくとも備えていることを特徴とする半導体装置の製造方法。
【請求項５】
前記下層ゲート絶縁膜を形成する工程の前に、前記表層ゲート絶縁膜に前記半導体層の表面に達する開口部を、前記開口部の縁が前記半導体層の縁よりも内側に位置するように形成し、前記半導体層の中央部を露出させる工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
請求項１ないし請求項３のいずれかに記載の半導体装置を備えたことを特徴とする電気光学装置。
【請求項７】
信号に応じて画素電極に電圧を印加する画素回路と、前記画素回路に前記信号を供給する周辺駆動回路とを備えた電気光学装置であって、
前記周辺駆動回路には請求項１または請求項２に記載の半導体装置を備え、前記画素回路には請求項３記載の半導体装置を備えたことを特徴とする電気光学装置。
【請求項８】
請求項６または請求項７に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置とその製造方法、電気光学装置および電子機器に関するものである。
【背景技術】
【０００２】
従来から、半導体層上にゲート絶縁膜を備えた薄膜トランジスタが知られている。この様な半導体装置においては、半導体装置の高性能化の手法の一つとして、ゲート絶縁膜の薄膜化が要求されている。しかし、図９に示すように、薄膜トランジスタの製造時に熱酸化法によりゲート絶縁膜を形成する場合、半導体層４０の上面および側面からの熱酸化の進行によって半導体層４０の肩部４０ａが鋭く尖った形状となり、肩部４０ａに電界が集中しやすくなるという課題がある。その結果、ゲート絶縁膜の耐圧が低下したり、閾値電圧が低下したりするという問題がある。
【０００３】
この様な課題を解決するため、ゲートシリコン酸化膜が単結晶シリコン島の上面よりも側面で厚さが厚く、かつ側面では上端部で厚さが厚くなる階段状の断面形状としたものが知られている（例えば、特許文献１参照）。また、メサ型シリコン膜上にゲート酸化膜およびゲート絶縁膜よりも厚い酸化膜を介してゲート電極を形成したものが知られている（例えば、特許文献２参照）。
【０００４】
前者によれば、肩部４０ａに電界が集中しやすくなっても、ゲートシリコン酸化膜を厚くすることで、熱酸化膜４１の肩部４１ａでのゲート絶縁破壊を防止することができる。また、後者によれば、前者と同様に、酸化膜を厚くすることで、ゲート絶縁破壊を防止することができる。ところが、これら上述の特許文献１、２では、肩部４０ａの部分の酸化膜を他の部分より厚くするためのプロセスが複雑であり、コスト上で不利であるとともに、十分な歩留まりも期待できないといった課題があった。
【０００５】
この様な課題を解決するものとして、ゲート絶縁膜が、単結晶半導体層上に形成された熱酸化膜と、この熱酸化膜上に形成された少なくとも一層の気相合成絶縁膜とを有するものが開示されている（例えば、特許文献３参照）。特許文献３によれば、トランジスタが十分な耐圧を有し、しかもゲート絶縁膜を容易なプロセスで形成することができ、さらに高温での結晶化処理を不要することができる。
【特許文献１】特開平５−８２７８９号公報
【特許文献２】特開平８−１７２１９８号公報
【特許文献３】特開平２００４−２８１９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の特許文献３では、ゲート絶縁膜を形成する際に熱酸化膜上に気相合成絶縁膜を積層する必要があるため、ゲート絶縁膜の膜厚が必要以上に厚くなり、半導体装置の高性能化が困難になるという課題がある。また、電気光学装置は駆動電圧の異なる半導体装置を備える場合がある。この様な場合、ゲート絶縁膜の膜厚は、高電圧で使用される半導体装置の絶縁破壊を防止するため、高電圧で使用される半導体装置のゲート絶縁膜の膜厚に合わせて形成される。これにより、低電圧で使用される半導体装置のゲート絶縁膜の膜厚が必要以上に厚くなるという課題がある。このため、低電圧で使用される半導体装置の応答性等が低下し、電気光学装置および電子機器の高性能化が困難になる。
【０００７】
そこで、この発明は、十分な耐圧を有し、高性能化を実現することができ、しかも容易なプロセスで形成することのできる半導体装置、およびそれを備えた電気光学装置、電子機器を提供するものである。また、駆動電圧の異なる半導体装置を備えた電気光学装置および電子機器の高性能化を目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の第一の半導体装置は、少なくとも半導体層とゲート絶縁膜とを備えた半導体装置であって、前記ゲート絶縁膜は、前記半導体層の表面を覆う下層ゲート絶縁膜と、前記下層ゲート絶縁膜の表面を覆う表層ゲート絶縁膜とによって形成され、前記表層ゲート絶縁膜には前記下層ゲート絶縁膜の表面に到達する開口部が形成され、前記開口部の縁が前記半導体層の縁よりも内側に形成され、前記半導体層の周縁部は前記下層ゲート絶縁膜および前記表層ゲート絶縁膜の双方によって覆われ、前記半導体層の中央部は前記開口部によって露出した前記下層ゲート絶縁膜によって覆われていることを特徴とする。
このように構成することで、半導体層の周縁部を覆うゲート絶縁膜は、下層ゲート絶縁膜と表層ゲート絶縁膜が積層された二層構造となる。一方、半導体層の中央部を覆うゲート絶縁膜は下層ゲート絶縁膜のみの一層構造となる。すなわち、半導体層の周縁部を覆うゲート絶縁膜の膜厚は、半導体層の中央部を覆うゲート絶縁膜の膜厚よりも表層ゲート絶縁膜の膜厚分だけ厚くなる。よって、表層ゲート絶縁膜の膜厚を調整することで、半導体層中央部の膜厚を厚くすることなく、半導体層の周縁部のゲート絶縁膜の膜厚を半導体層の肩部における絶縁破壊を防止するために十分な膜厚に設定することができる。また、下層ゲート絶縁膜の膜厚を調整することで半導体層中央部のゲート絶縁膜を薄膜化することができる。
したがって、半導体層の周縁部の肩部における絶縁破壊を半導体層周縁部の十分な膜厚のゲート絶縁膜によって防止して十分な耐圧を確保し、半導体装置の信頼性を向上させることができる。同時に、半導体層中央部のゲート絶縁膜の膜厚を薄膜化して半導体装置の高性能化を実現することができる。
【０００９】
また、本発明の第一の半導体装置は、前記下層ゲート絶縁膜と半導体層の界面準位密度が１×１０１１ｃｍ−2ｅＶ−１未満であることを特徴とする。
このように構成することで、半導体層と下層ゲート絶縁膜との境界面において電子や正孔が捕獲され難くなる。これにより、半導体層における電気的な損失が低減される。したがって、半導体装置の信頼性および応答性を向上させ、半導体装置の高性能化を実現することができる。
【００１０】
また、本発明の第二の半導体装置は、少なくとも半導体層とゲート絶縁膜とを備えた半導体装置であって、前記ゲート絶縁膜は、前記半導体層の表面を覆う下層ゲート絶縁膜と、前記下層ゲート絶縁膜の表面を覆う表層ゲート絶縁膜とによって形成され、前記下層ゲート絶縁膜と前記半導体層との界面準位密度が１×１０１１ｃｍ−2ｅＶ−１未満であることを特徴とする。
このように構成することで、半導体層の周縁部を覆うゲート絶縁膜は、下層ゲート絶縁膜と表層ゲート絶縁膜が積層された二層構造となる。すなわち、半導体層の周縁部の肩部は、下層ゲート絶縁膜および表層ゲート絶縁膜の二層分の膜厚を持ったゲート絶縁膜で覆われる。よって、表層ゲート絶縁膜および下層ゲート絶縁膜の膜厚を調整することで、半導体層の周縁部のゲート絶縁膜の膜厚を、半導体層の肩部における絶縁破壊を防止するために十分な厚さに設定することができる。また、半導体層と下層ゲート絶縁膜との界面準位密度が低いので、半導体層における電気的な損失が低減される。
したがって、半導体層の周縁部の肩部における絶縁破壊を膜厚の厚いゲート絶縁膜で防止して半導体装置の信頼性を向上させつつ、半導体層における電気的な損失を低減させて半導体装置の高性能化を実現することができる。
【００１１】
また、本発明の半導体装置の製造方法は、半導体層の表面を覆うゲート絶縁膜を形成する工程を少なくとも有する半導体装置の製造方法であって、前記ゲート絶縁膜の形成工程は、前記半導体層を覆う表層ゲート絶縁膜を形成する工程と、前記表層ゲート絶縁膜によって覆われた前記半導体層を熱酸化して、前記表層ゲート絶縁膜の下層で前記半導体層の表面を覆う下層ゲート絶縁膜を形成する工程と、を少なくとも備えていることを特徴とする。
このように製造することで、半導体層を覆う表層ゲート絶縁膜を形成した後に、表層ゲート絶縁膜の内側（半導体層側）に半導体層表面の熱酸化によって下層ゲート絶縁膜が形成される。これにより、半導体層の周縁部を覆うゲート絶縁膜は、下層ゲート絶縁膜と表層ゲート絶縁膜が積層された二層構造となる。このため、半導体層の周縁部の肩部を、下層ゲート絶縁膜および表層ゲート絶縁膜の二層分の膜厚を持ったゲート絶縁膜で覆うことができる。また、特別な工程を設ける必要がないので、製造プロセスが容易である。さらに、熱酸化によって形成された下層ゲート絶縁膜と半導体層との界面準位密度は、例えば、１×１０１１ｃｍ−2ｅＶ−１未満となる。一方、熱酸化以外の方法によって下層ゲート絶縁膜が形成された場合、下層ゲート絶縁膜と半導体層との界面準位密度は、例えば、１×１０１１ｃｍ−2ｅＶ−１以上となる。すなわち、熱酸化以外の方法で形成する場合と比較して半導体層と下層ゲート絶縁膜との界面準位密度を低下させることができる。加えて、半導体層の表面の熱酸化時に、半導体層が表層ゲート絶縁膜によって覆われているので、熱酸化の進行によって半導体層の肩部が鋭く尖った形状となることが抑制される。
したがって、半導体層の周縁部の肩部における絶縁破壊を十分な膜厚のゲート絶縁膜で防止して十分な耐圧を確保し、半導体装置の信頼性を向上させることができる。また、製造プロセスが容易であるため、生産性を低下させることがない。さらに、半導体層における電気的な損失を低減させて高性能な半導体装置を製造することができる。加えて、熱酸化時の半導体層の肩部の尖りを抑制し、絶縁破壊を生じ難くすることができる。
【００１２】
また、本発明の半導体装置の製造方法は、前記下層ゲート絶縁膜を形成する工程の前に、前記表層ゲート絶縁膜に前記半導体層の表面に達する開口部を、前記開口部の縁が前記半導体層の縁よりも内側に位置するように形成し、前記半導体層の中央部を露出させる工程を有することを特徴とする。
このように製造することで、半導体層の周縁部を覆うゲート絶縁膜は、下層ゲート絶縁膜と表層ゲート絶縁膜が積層された二層構造となる。一方、半導体層の中央部を覆うゲート絶縁膜は下層ゲート絶縁膜のみの一層構造となる。すなわち、半導体層の周縁部を覆うゲート絶縁膜の膜厚は、半導体層の中央部を覆うゲート絶縁膜の膜厚よりも表層ゲート絶縁膜の膜厚分だけ厚くなる。よって、表層ゲート絶縁膜の膜厚を調整することで、半導体層の周縁部のゲート絶縁膜の膜厚を、半導体層の肩部における絶縁破壊を防止するために十分な厚さに設定することができる。また、下層ゲート絶縁膜の膜厚を調整することで半導体層中央部のゲート絶縁膜を薄膜化することができる。加えて、表層ゲート絶縁膜に開口部を形成する工程を追加するだけでよいので、製造プロセスが容易である。
したがって、半導体層の周縁部の肩部における絶縁破壊を半導体層周縁部の十分な膜厚のゲート絶縁膜によって防止して十分な耐圧を確保し、信頼性の高い半導体装置を製造することができる。同時に、半導体層中央部のゲート絶縁膜の膜厚を可能な限り薄膜化して高性能な半導体装置を製造することができる。加えて、製造プロセスが容易であるため、半導体装置の生産性を低下させることがない。
【００１３】
また、本発明の電気光学装置は、上述の半導体装置を備えたことを特徴とする。
このように構成することで、上述のように信頼性が高く高性能な半導体装置を備えた電気光学装置となる。したがって、上述の半導体装置を備えることで、電気光学装置の信頼性の向上と高性能化を実現することができる。
【００１４】
また、本発明の電気光学装置は、信号に応じて画素電極に電圧を印加する画素回路と、前記画素回路に前記信号を供給する周辺駆動回路とを備えた電気光学装置であって、前記周辺駆動回路には上述の第一の半導体装置を備え、前記画素回路には上述の第二の半導体装置を備えたことを特徴とする。
このように構成することで、低駆動電圧の周辺駆動回路に用いられる半導体装置では、半導体層の肩部における十分な耐圧を確保しつつ、半導体層中央部のゲート絶縁膜を薄膜化し、半導体装置を高性能化することができる。これにより、周辺駆動回路を高速に動作することができる。また、高駆動電圧の画素回路に用いられる半導体装置では高電圧に対する信頼性の向上と半導体装置の高性能化を同時に実現させることができる。したがって、電気光学装置の信頼性の向上と高性能化を実現することができる。
【００１５】
また、本発明の電子機器は、上述の電気光学装置を備えたことを特徴とする。
このように構成することで、信頼性が高く高性能の電気光学装置を備えた電子機器となる。したがって、電子機器の信頼性の向上と高性能化を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の各図面では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を適宜変更している。
＜液晶装置＞
図１〜図３に示す液晶装置１００（電気光学装置）は、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
【００１７】
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに見た状態を示している。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜（図１では図示省略）が設けられている。また、液晶装置１００の表示領域５２は、額縁としての前記遮光膜の内側の領域であり、液晶パネルの表示に使用する領域である。また、表示領域５２の外側は非表示領域となっている。
【００１８】
非表示領域には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０がシール材５１によりＴＦＴアレイ基板１０に固着されている。
【００１９】
また、図２および図３に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなる画素電極９ａと、表示領域５２（図１参照）に設けられた画素回路用ＴＦＴ３０（半導体装置）および非表示領域に設けられた駆動回路用ＴＦＴ３１（半導体装置）と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。なお、画素回路用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、後述するようにそれぞれ本発明における半導体装置の一例となるものである。
【００２０】
対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された共通電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３（図２参照）、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３（図３参照）とを主体として構成されている。
このように構成され、画素電極９ａと共通電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２１】
また、図２に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素回路用ＴＦＴ３０に対応する位置には、遮光層１１ａが設けられている。また、遮光層１１ａと複数の画素回路用ＴＦＴ３０との間には、第一層間絶縁膜１２が設けられている。第一層間絶縁膜１２は、画素回路用ＴＦＴ３０を構成する半導体層１ａを遮光層１１ａから電気的に絶縁するために設けられるものである。
【００２２】
図２および図３に示すように、本実施形態における半導体装置となる画素回路用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、ＬＤＤ（Lightly Doped Drain ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ｃからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ｋ’、走査線３ａおよびゲート電極３ｃと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ、１ｇおよび低濃度ドレイン領域１ｃ、１ｈ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄ、１ｉ並びに高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）を備えている。ここで、半導体層１ａは単結晶シリコンによって、例えば、３０ｎｍ以上かつ１００ｎｍ以下の膜厚に形成されている。このとき、半導体層１ａの膜厚方向の結晶面は（１００）面となっている。
【００２３】
図２に示すように、画素回路用ＴＦＴ３０のゲート絶縁膜２は、半導体層１ａの表面を覆う下層ゲート絶縁膜２ａと、下層ゲート絶縁膜２ａの表面を覆う表層ゲート絶縁膜２ｂとの積層構造となっている。また、下層ゲート絶縁膜２ａは後述するように半導体層１ａの表面を熱酸化することによって形成されたもので、下層ゲート絶縁膜２ａと半導体層１ａとの界面準位密度は１×１０１１ｃｍ−2ｅＶ−１未満となっている。また、下層ゲート絶縁膜２ａおよび表層ゲート絶縁膜２ｂの厚さは、それぞれ、例えば４０ｎｍ以下である。
【００２４】
図３に示すように、駆動回路用ＴＦＴ３１のゲート絶縁膜２は、上述の画素回路用ＴＦＴ３０のゲート絶縁膜２と同様に、半導体層１ａの表面を覆う下層ゲート絶縁膜２ａと、下層ゲート絶縁膜２ａの表面を覆う表層ゲート絶縁膜２ｂとの積層構造になっている。また、同様に、駆動回路用ＴＦＴ３１の下層ゲート絶縁膜２ａも半導体層１ａとの界面準位密度は１×１０１１ｃｍ−2ｅＶ−１未満となっている。一方、上述の画素回路用ＴＦＴ３０のゲート絶縁膜２とは異なり、駆動回路用ＴＦＴ３１の表層ゲート絶縁膜２ｂには下層ゲート絶縁膜２ａの表面に到達する開口部２ｃが形成されている。
【００２５】
開口部２ｃの縁２ｅは、半導体層１ａの縁１ｓよりも少なくとも半導体層１ａの膜厚分、半導体層１ａの内側（中央側）に形成されている。これにより、半導体層１ａの縁１ｓから半導体層１ａの膜厚分、半導体層１ａの内側に入った部分を含む半導体層１ａの周縁部は、下層ゲート絶縁膜２ａおよび表層ゲート絶縁膜２ｂの双方によって覆われている。一方、半導体層１ａの中央部は開口部２ｃによって露出した下層ゲート絶縁膜２ａの一層のみによって覆われている。これにより、半導体層１ａ周縁部のゲート絶縁膜２の厚さは、半導体層１ａ中央部のゲート絶縁膜２の厚さの、例えば約１．５倍以上となっている。
【００２６】
また、図２に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体層１ａを延設して第一蓄積容量電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第二蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなる。蓄積容量７０の誘電体膜と画素回路用ＴＦＴ３０および駆動回路用ＴＦＴ３１のゲート絶縁膜２とは、同一の絶縁材料によって形成されている。また、画素回路用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル領域１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第一蓄積容量電極１ｆとは、同一の半導体層１ａからなっている。半導体層１ａは、単結晶シリコンによって形成されたもので、ＳＯＩ（Silicon On Insulator）技術が適用されたＴＦＴアレイ基板１０に設けられたものである。
【００２７】
また、図２に示すように、走査線３ａ、ゲート絶縁膜２および第一層間絶縁膜１２の上には第二層間絶縁膜４が形成されており、この第二層間絶縁膜４には、画素回路用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５、および画素回路用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８がそれぞれ形成されている。さらに、データ線６ａおよび第二層間絶縁膜４の上には第三層間絶縁膜７が形成されており、この第三層間絶縁膜７には画素回路用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。また、画素電極９ａは、このように構成された第三層間絶縁膜７の上面に設けられている。
【００２８】
また、データ線駆動回路１０１（図１参照）は、図２に示すデータ線６ａに画像信号を供給するように構成されている。データ線６ａに書き込む画像信号は、複数のデータ線６ａに対して線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。また、走査線駆動回路１０４（図１参照）は、複数の走査線３ａに走査信号を所定のタイミングでパルス的に線順次で印加するように構成されている。
【００２９】
また、走査線３ａは画素回路用ＴＦＴ３０のゲート電極として機能している。画素電極９ａは、ＴＦＴ３０の高濃度ドレイン領域１ｅに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけオン状態とすることにより、データ線６ａから供給される画像信号を所定のタイミングで液晶に書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号は、対向基板２０に形成された共通電極２１との間で一定期間保持される。このとき、画素電極９ａと共通電極２１との間に形成される液晶容量と並列に設けられた蓄積容量７０によって、保持された画像信号がリークすることが防止される。
【００３０】
一方、図３に示すように、駆動回路用ＴＦＴ３１には画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉにはソース電極６ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１ｊにはドレイン電極６ｃが接続されている。
このように、画素回路はデータ線駆動回路１０１、データ線６ａ、容量線３ｂ、画素回路用ＴＦＴ３０、画素電極９ａおよび共通電極２１等によって構成され、周辺駆動回路は走査線駆動回路１０４、駆動回路用ＴＦＴ３１および走査線３ａ等によって構成されている。
【００３１】
液晶にはある程度の高電界を掛ける必要があるため、画素電極９ａと共通電極２１の間には、例えば、５Ｖ程度の電圧が印加される。また、液晶は反転駆動する必要があるので、共通電極２１を５Ｖに固定した場合、画素電極９ａの電位の変動幅は０Ｖから１０Ｖまでの範囲となる。また、共通電極２１の電圧を０Ｖから５Ｖまでの範囲で変動させた場合には、画素電極９ａも０Ｖから５Ｖまでの範囲で変動する。
【００３２】
一方、周辺駆動回路は、駆動速度を満たすことができれば、駆動電圧は低くてもよい。半導体層１ａを単結晶シリコンによって形成することで、周辺駆動回路の駆動電圧は、例えば３．３Ｖ程度とすることができる。
【００３３】
次に、本実施形態の作用について説明する。
図２に示すように、画素回路用ＴＦＴ３０のゲート絶縁膜２は下層ゲート絶縁膜２ａと表層ゲート絶縁膜２ｂとによって形成されている。これにより、図８に示すように、半導体層１ａの周縁部の肩部４０ａは、下層ゲート絶縁膜２ａおよび表層ゲート絶縁膜２ｂの二層分の膜厚を持ったゲート絶縁膜２で覆われる。よって、表層ゲート絶縁膜２ｂおよび下層ゲート絶縁膜２ａの膜厚を調整することで、半導体層１ａの周縁部のゲート絶縁膜２の膜厚を、半導体層１ａの肩部４０ａにおける絶縁破壊を防止するために十分な厚さに設定することができる。
【００３４】
また、下層ゲート絶縁膜２ａと半導体層１ａとの界面準位密度が１×１０１１ｃｍ−2ｅＶ−１未満であり、熱酸化以外の方法で下層ゲート絶縁膜２ａを形成する場合よりも低くなっている。これにより、半導体層１ａと下層ゲート絶縁膜２ａとの境界面において電子や正孔が捕獲され難くなり、半導体層１ａにおける電気的な損失が低減される。また、半導体層１ａの膜厚方向の結晶面は（１００）面となっているので、半導体層１ａを熱酸化することで他の結晶面よりも界面準位密度を低下させることができる。
【００３５】
したがって、本実施形態の画素回路用ＴＦＴ３０によれば、半導体層１ａの周縁部の肩部４０ａにおける絶縁破壊を二層分の膜厚を持ったゲート絶縁膜２で防止してＴＦＴ３０の信頼性を向上させつつ、半導体層１ａにおける電気的な損失を低減させてＴＦＴ３０の高性能化を実現することができる。
【００３６】
また、図３に示すように、駆動回路用ＴＦＴ３１の半導体層１ａの周縁部では、画素回路用ＴＦＴ３０と同様に、ゲート絶縁膜２が半導体層１ａの表面を覆う下層ゲート絶縁膜２ａと表層ゲート絶縁膜２ｂとによって形成されている。これにより、図８に示すように、半導体層１ａの周縁部の肩部４０ａは、下層ゲート絶縁膜２ａおよび表層ゲート絶縁膜２ｂの二層分の膜厚を持った膜厚の厚いゲート絶縁膜２で覆われる。よって、表層ゲート絶縁膜２ｂおよび下層ゲート絶縁膜２ａの膜厚を調整することで、半導体層１ａの周縁部のゲート絶縁膜２の膜厚を、半導体層１ａの肩部４０ａにおける絶縁破壊を防止するために十分な膜厚に設定することができる。
【００３７】
また、駆動回路用ＴＦＴ３１の半導体層１ａの中央部では表層ゲート絶縁膜２ｂに開口部２ｃが形成され、開口部２ｃによって下層ゲート絶縁膜２ａが露出した状態となっている。これにより、半導体層１ａの中央部を覆うゲート絶縁膜２は下層ゲート絶縁膜２ａのみの一層構造となる。すなわち、半導体層１ａの熱酸化によって形成される下層ゲート絶縁膜２ａの膜厚を調整することで半導体層１ａの中央部のゲート絶縁膜２の膜厚を、例えば、５ｎｍ程度まで薄膜化することができる。
【００３８】
また、上述の画素回路用ＴＦＴ３０と同様に、駆動回路用ＴＦＴ３１の半導体層１ａと下層ゲート絶縁膜２ａの界面準位密度は１×１０１１ｃｍ−2ｅＶ−１未満となっている。これにより、半導体層１ａと下層ゲート絶縁膜２ａとの境界面において電子や正孔が捕獲され難くなる。このため、半導体層１ａにおける電気的な損失が低減され、駆動回路用ＴＦＴ３１の信頼性および応答性を向上させることができる。
【００３９】
したがって、本実施形態の駆動回路用ＴＦＴ３１によれば、半導体層１ａの周縁部の肩部４０ａにおける絶縁破壊を半導体層１ａ周縁部の十分な膜厚のゲート絶縁膜２によって防止して十分な耐圧を確保し、ＴＦＴ３１の信頼性を向上させることができる。同時に、半導体層１ａ中央部のゲート絶縁膜２の膜厚を薄膜化してＴＦＴ３１の高性能化を実現することができる。また、半導体層１ａにおける電気的な損失を低減し、ＴＦＴ３１の高性能化を実現することができる。
【００４０】
また、液晶装置１００は、周辺駆動回路には上述の駆動回路用ＴＦＴ３１を備え、画素回路には上述の画素回路用ＴＦＴ３０を備えている。これにより、３．３Ｖ程度の低駆動電圧の周辺駆動回路に用いられる駆動回路用ＴＦＴ３１では、半導体層１ａの肩部４０ａにおける十分な耐圧を確保しつつ、半導体層１ａ中央部のゲート絶縁膜２を薄膜化し、駆動回路用ＴＦＴ３１を高性能化することができる。よって、周辺駆動回路を高速に駆動させることができる。また、１０Ｖ程度の高駆動電圧の画素回路に用いられる画素回路用ＴＦＴ３０では高電圧に対する信頼性の向上と半導体装置の高性能化を同時に実現させることができる。
したがって、本実施形態によれば、液晶装置１００の信頼性の向上と高性能化を実現することができる。
【００４１】
＜半導体装置の製造方法＞
次に、図４〜図６を用いて、液晶装置１００（電気光学装置）の製造方法に基づき、画素回路用ＴＦＴ３０（半導体装置）の製造方法を説明する。以下の説明ではゲート絶縁膜２の形成工程を中心に説明し、その他の工程については、適宜、説明を省略する。なお、ゲート絶縁膜２の形成工程以外の工程については、公知のものを採用することができる。なお、図４は図５および図６とは異なる縮尺で示している。
【００４２】
図４（ａ）に示すように、基板本体１０Ａの表面上の全面に、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、ＭｏおよびＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法等により、例えば１５０〜２００ｎｍの膜厚に堆積することにより遮光材料層を形成する。次いで、遮光材料層を、例えば、フォトリソグラフィ法等によりパターニングし、基板本体１０Ａの表面上の画素回路用ＴＦＴ３０（図２参照）の形成領域に、所定のパターンを有する遮光層１１ａを形成する。
【００４３】
次に、図４（ｂ）に示すように、遮光層１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第一層間絶縁膜１２を形成する。第一層間絶縁膜１２は、例えば、酸化シリコン等により形成される。次いで、第一層間絶縁膜１２の表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨し、第一層間絶縁膜１２の表面を平坦化する。
【００４４】
上述の工程により、図５（ａ）に示すように平坦化された第一層間絶縁膜１２の表面に、図５（ｂ）に示すように、半導体層１ａおよび第一蓄積容量電極１ｆを形成する。まず、第一層間絶縁膜１２上に、貼り合せ法等により単結晶シリコン層を形成する。貼り合せ法は、例えば、表面に酸化膜が形成され、水素イオンが所定の深さに注入された単結晶シリコン基板の酸化膜側を第一層間絶縁膜１２の表面に貼り合せ、貼り合せた単結晶シリコン基板を水素イオン注入層の部分で分離させ、第一層間絶縁膜１２の表面に所定の厚さの単結晶シリコン層を形成するものである。このとき、単結晶シリコン層の厚さは３０ｎｍ以上かつ１００ｎｍ以下であることが好ましい。
【００４５】
次に、第一層間絶縁膜１２の表面の単結晶シリコン層をフォトリソグラフィ法等によりパターニングして、所定パターンの半導体層１ａを形成する。特に、データ線６ａ下で容量線３ｂが形成される領域および走査線３ａに沿って容量線３ｂが形成される領域には、画素回路用ＴＦＴ３０を構成する半導体層１ａから延設された第一蓄積容量電極１ｆを形成する。
【００４６】
次に、図５（ｃ）に示すように、気相合成法、例えば常圧又は減圧ＣＶＤ法、蒸着法等により、シリコン酸化物等を堆積成膜し、半導体層１ａおよび第一蓄積容量電極１ｆを覆う表層ゲート絶縁膜２ｂを形成する。この表層ゲート絶縁膜２ｂは、ほぼ均一な厚さで半導体層１ａ、第一蓄積容量電極１ｆ、および第一層間絶縁膜１２上に形成される。
【００４７】
次に、図５（ｄ）に示すように、表面に表層ゲート絶縁膜２ｂが形成された半導体層１ａを、例えば、約７５０〜１０５０℃の温度で熱酸化することにより、表層ゲート絶縁膜２ｂの下層で、半導体層１ａの表面に、例えば、４０ｎｍ以下の厚さの下層ゲート絶縁膜２ａを形成する。ここで、熱酸化法としては、形成する下層ゲート絶縁膜２ａの厚さに応じて、ドライ熱酸化処理又はウエット熱酸化処理を適宜に選択して用いる。
【００４８】
このように、半導体層１ａを覆う表層ゲート絶縁膜２ｂを形成した後に、表層ゲート絶縁膜２ｂの内側（半導体層側）に熱酸化によって下層ゲート絶縁膜２ａが形成される。これにより、半導体層１ａの周縁部を覆うゲート絶縁膜２は、図８に示すように、下層ゲート絶縁膜２ａと表層ゲート絶縁膜２ｂが積層された二層構造となる。このため、半導体層１ａの周縁部の肩部４０ａを、下層ゲート絶縁膜２ａおよび表層ゲート絶縁膜２ｂの二層分の膜厚を持ったゲート絶縁膜２で覆うことができる。また、特別な工程を設ける必要がないので、製造プロセスが容易である。
【００４９】
このとき、熱酸化によって形成された下層ゲート絶縁膜２ａと半導体層１ａとの界面準位密度は、例えば、１×１０１１ｃｍ−2ｅＶ−１未満となる。一方、熱酸化以外の方法によって下層ゲート絶縁膜２ａが形成された場合、下層ゲート絶縁膜２ａと半導体層１ａとの界面準位密度は、例えば、１×１０１１ｃｍ−2ｅＶ−１以上となる。すなわち、熱酸化以外の方法で形成する場合と比較して半導体層１ａと下層ゲート絶縁膜２ａとの界面準位密度を低下させることができる。加えて、半導体層１ａの表面の熱酸化時に、半導体層１ａが表層ゲート絶縁膜２ｂによって覆われているので、図８に示すように、熱酸化の進行によって半導体層１ａの肩部４０ａが鋭く尖った形状となることが抑制される。
【００５０】
したがって、本実施形態によれば、半導体層１ａの周縁部の肩部４０ａにおける絶縁破壊を十分な膜厚のゲート絶縁膜２で防止して十分な耐圧を確保し、画素回路用ＴＦＴ３０の信頼性を向上させることができる。また、製造プロセスが容易であるため、生産性を低下させることがない。さらに、半導体層１ａにおける電気的な損失を低減させて高性能なＴＦＴ３０を製造することができる。加えて、熱酸化時の半導体層１ａの肩部４０ａの尖りを抑制し、絶縁破壊を生じ難くすることができる。
【００５１】
次に、図５（ｄ）に示した半導体層１ａに適宜マスクを形成してドーパントをドープする。まず、図示を省略するＰチャネルの半導体層１ａにＰ（リン）等のドーパントを低濃度でドープし、さらにＮチャネルの半導体層１ａにＢ（ホウ素）などのIII族元素のドーパントを低濃度でドープする。そして、Ｐチャネルについては、上述の低濃度でドープしたときの約１〜１０倍のドーズ量のＰ等のＶ族元素のドーパントを、Ｎチャネルについても上述の低濃度でドープしたときの約１〜１０倍のドーズ量のＢなどのIII族元素のドーパントをドープする。次いで、半導体層１ａを延設してなる第一蓄積容量電極１ｆを低抵抗化するため、ＰなどのＶ族元素のドーパントを低濃度でドープする。
【００５２】
次に、図６（ａ）に示すように、第一層間絶縁膜１２に遮光層１１ａに達するコンタクトホール１３を反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより、あるいはウエットエッチングにより形成する。次いで、減圧ＣＶＤ法等により、例えば、ポリシリコン層を堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン層を導電化する。次に、フォトリソグラフィ法等により、図２に示した所定パターンの走査線３ａと共に容量線３ｂを形成する。
【００５３】
次に、半導体層１ａに画素回路用ＴＦＴ３０のＰチャネルの高濃度ソース領域１ｄ（図２参照）を形成するために、適宜マスクを用いながら、Ｂ等のIII族元素のドーパントを高濃度でドープする。次いで、半導体層１ａに画素回路用ＴＦＴ３０のＮチャネルのＬＤＤ領域を形成するため、適宜マスクを用いながら、ＰなどのＶ族元素のドーパントを低濃度でドープし、Ｎチャネルの低濃度ソース領域１ｂ（図２参照）を形成する。次いで、半導体層１ａに画素回路用ＴＦＴ３０のＮチャネルの高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ（図２参照）を形成するため、適宜マスクを用いながら、同じくＰなどのＶ族元素のドーパントを高濃度でドープする。
【００５４】
次に、図６（ｂ）に示すように、容量線３ｂおよび走査線３ａを覆うように、例えば常圧又は減圧ＣＶＤ法によって、酸化シリコン膜等からなる第二層間絶縁膜４を形成する。次いで、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを活性化するため、アニール処理を２０分程度行う。次いで、第二層間絶縁膜４にデータ線６ａ（図２参照）に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングによりあるいはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第二層間絶縁膜４に開孔する。
【００５５】
次に、第二層間絶縁膜４の上にスパッタ処理等によって、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として堆積する。次いで、図６（ｃ）に示すように、フォトリソグラフィ法等により金属膜をパターニングし、データ線６ａを形成する。次いで、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法により、酸化シリコン膜等からなる第三層間絶縁膜７を形成する。次いで、画素回路用ＴＦＴ３０において、画素電極９ａ（図２参照）と高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングあるいはウエットエッチングにより形成する。
【００５６】
次に、スパッタ処理等によって第三層間絶縁膜７の上に、ＩＴＯ等の透明導電性薄膜を堆積する。次いで、図６（ｄ）に示すように、フォトリソグラフィ法等により、画素電極９ａを形成する。続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６（図２参照）が形成される。
【００５７】
次に、図７を用いて、液晶装置１００（電気光学装置）の製造方法に基づき、駆動回路用ＴＦＴ３１（半導体装置）の製造方法を説明する。駆動回路用ＴＦＴ３１の製造方法は、下層ゲート絶縁膜２ａを形成する工程の前に、表層ゲート絶縁膜２ｂに開口部を形成する点で上述の画素回路用ＴＦＴ３０の製造方法と異なっている。その他の工程は画素回路用ＴＦＴ３０と同様であるので、同一の部分には同一の符号を付して説明は省略する。また、駆動回路用ＴＦＴ３１は、上述した画素回路用ＴＦＴ３０の製造工程と並行して製造される。
【００５８】
図７（ａ）に示すように、上述の画素回路用ＴＦＴ３０と同様に、シリコン酸化物等を堆積成膜し、半導体層１ａを覆う表層ゲート絶縁膜２ｂを形成する。次いで、図７（ｂ）に示すように、例えば、フォトリソグラフィ法等により、表層ゲート絶縁膜２ｂに半導体層１ａの表面に達する開口部２ｃを、開口部２ｃの縁２ｅが半導体層１ａの縁１ｓよりも、少なくとも半導体層１ａの膜厚分、内側に位置するように形成し、半導体層１ａの中央部を露出させる。
【００５９】
次いで、半導体層１ａを上述の画素回路用ＴＦＴ３０と同様に、例えば、約７５０〜１０５０℃の温度で熱酸化する。これにより、図７（ｃ）に示すように、表層ゲート絶縁膜２ｂの下層で、半導体層１ａの表面に、例えば、５〜５０ｎｍ程度の厚さの下層ゲート絶縁膜２ａを形成する。
【００６０】
次に、図７（ｃ）に示すように、上述の画素回路用ＴＦＴ３０の容量線３ｂおよび走査線３ａと同様にゲート電極３ｃを形成し、半導体層１ａにドーパントをドープして低濃度ソース領域１ｇ、低濃度ドレイン領域１ｈ、高濃度ソース領域１ｉ、高濃度ドレイン領域１ｊおよびチャネル領域１ｋ’を形成する。次いで、ゲート電極３ｃを覆って第二層間絶縁膜４を形成し、第二層間絶縁膜４にソース電極６ｂ、ドレイン電極６ｃに対するコンタクトホール１４，１５をそれぞれ形成する。
【００６１】
次に、図７（ｄ）に示すように、上述の画素回路用ＴＦＴ３０におけるデータ線６ａの形成と同様に、ソース電極６ｂおよびドレイン電極６ｃを形成する。次いで、ソース電極６ｂおよびドレイン電極６ｃ上を覆うように、例えば、常圧又は減圧ＣＶＤ法により、酸化シリコン膜等からなる第三層間絶縁膜７を形成する。次いで、画素回路用ＴＦＴ３０と同様に、第三層間絶縁膜７の上に配向膜１６を形成する。
【００６２】
このように製造することで、上述の画素回路用ＴＦＴ３０と同様に、図８に示すように、半導体層１ａの周縁部を覆うゲート絶縁膜２は、下層ゲート絶縁膜２ａと表層ゲート絶縁膜２ｂが積層された二層構造となる。一方、図３に示すように、半導体層１ａの中央部を覆うゲート絶縁膜２は下層ゲート絶縁膜２ａのみの一層構造となる。すなわち、半導体層１ａの周縁部を覆うゲート絶縁膜２の膜厚は、半導体層１ａの中央部を覆うゲート絶縁膜２の膜厚よりも表層ゲート絶縁膜２ｂの膜厚分だけ厚くなる。よって、表層ゲート絶縁膜２ｂの膜厚を調整することで、半導体層１ａ中央部の膜厚を厚くすることなく、半導体層１ａの周縁部のゲート絶縁膜２の膜厚を、半導体層１ａの肩部４０ａにおける絶縁破壊を防止するために十分な厚さに設定することができる。
【００６３】
また、下層ゲート絶縁膜２ａの膜厚を調整することで半導体層１ａ中央部のゲート絶縁膜２を薄膜化することができる。また、表層ゲート絶縁膜２ｂに開口部２ｃを形成する工程を追加するだけでよいので、製造プロセスが容易である。
【００６４】
したがって、半導体層１ａの周縁部の肩部４０ａにおける絶縁破壊を半導体層１ａ周縁部の十分な膜厚のゲート絶縁膜２によって防止して十分な耐圧を確保し、信頼性の高い駆動回路用ＴＦＴ３１を製造することができる。同時に、半導体層１ａ中央部のゲート絶縁膜２の膜厚を薄膜化して高性能な駆動回路用ＴＦＴ３１を製造することができる。よって、駆動回路を高速に動作することができる。加えて、上述の画素回路用ＴＦＴ３０と略同様の製造プロセスによって形成可能であり、画素回路用ＴＦＴ３０と並行して製造が可能であるため、生産性を低下させることがない。
【００６５】
加えて、上述の画素回路用ＴＦＴ３０と同様に、下層ゲート絶縁膜２ａが熱酸化によって形成されるので、半導体層１ａとの界面準位密度は、例えば、１×１０１１ｃｍ−2ｅＶ−１未満となる。したがって、半導体層１ａにおける電気的な損失を低減させて高性能な駆動回路用ＴＦＴ３１を製造することができる。
【００６６】
＜電子機器＞
次に、上述の実施形態で説明した液晶装置１００を備えた電子機器について説明する。
図１０に示すように、電子機器の実施形態の一例であるモバイル型のパーソナルコンピュータ８０は、キーボード８１を備えた本体部８２と、液晶表示ユニット８３とを有している。液晶表示ユニット８３は、前述した液晶装置１００を備えている。このように、パーソナルコンピュータ８０は、上述した液晶装置１００を備えているので、信頼性が高く高性能の液晶表示ユニット８３を備えたパーソナルコンピュータとなる。したがって、上述の液晶装置１００を備えることで、液晶装置１００の液晶表示ユニット８３の信頼性の向上と高性能化を実現することができる。
【００６７】
また、図１１示すように、電子機器の実施形態の別の例である携帯電話機９０は、複数の操作ボタン９１と、前述した液晶装置１００からなる表示部とを有している。このように、携帯電話機９０は、上述した液晶装置１００を備えているので、信頼性が高く高性能の表示部を有した携帯電話となる。したがって、上述の液晶装置１００を備えることで、携帯電話機９０の表示部の信頼性の向上と高性能化を実現することができる。
【００６８】
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上述の実施形態ではスイッチング素子としてＴＦＴを備えた液晶装置を例にして説明したが、スイッチング素子として薄膜ダイオード（Thin Film Diode）等の二端子型素子を備えた液晶装置に本発明を適用することも可能である。また、前記実施形態では透過型液晶装置を例にして説明したが、反射型液晶装置に本発明を適用することも可能である。
【００６９】
液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極を形成してもよい。
また、走査線および容量線は、Ｐイオンをポリシリコン膜の形成時に導入したドープトシリコン膜を用いてもよい。これにより、走査線および容量線の導電性を高めることができる。さらに、走査線および容量線の導電性を高めるため、ポリシリコン膜の上部に、Ｔｉ、Ｗ、ＣｏおよびＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にしてもよい。
【００７０】
また、周辺駆動回路用の下層ゲート絶縁膜は、必要な膜厚に形成できる方法であれば、熱酸化以外の方法によって形成してもよい。
【００７１】
また、電気光学装置は液晶装置に限られない。また、電子機器としては、上述の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、エンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、プリンタの液晶表示部、タッチパネルを備えた装置等の電子機器に適用することができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態における液晶パネルの平面図である。
【図２】図１のＡ−Ａ´線に沿う断面図である。
【図３】図１のＢ−Ｂ´線に沿う断面図である。
【図４】（ａ）〜（ｂ）は電気光学装置の製造工程を示す断面図である。
【図５】（ａ）〜（ｄ）は画素回路用ＴＦＴの製造工程を示す断面図である。
【図６】（ａ）〜（ｄ）は画素回路用ＴＦＴの製造工程を示す断面図である。
【図７】（ａ）〜（ｄ）は周辺駆動回路用ＴＦＴの製造工程を示す断面図である。
【図８】本発明の実施形態における半導体層の肩部の拡大断面図である。
【図９】従来の半導体層の肩部の拡大断面図である。
【図１０】電子機器の一例であるパーソナルコンピュータの構成を示す図である。
【図１１】電子機器の一例である携帯電話機の構成を示す図である。
【符号の説明】
【００７３】
１ａ  半導体層、１ｓ  縁、２  ゲート絶縁膜、２ａ  下層ゲート絶縁膜、２ｂ  表層ゲート絶縁膜、２ｃ  開口部、２ｅ  縁、３ａ  走査線（周辺駆動回路）、３ｂ  容量線（画素回路）、６ａ  データ線（画素回路）、９ａ  画素電極、２１  共通電極（画素回路）、３０  画素回路用ＴＦＴ（半導体装置）、３１  駆動回路用ＴＦＴ（半導体装置）、７０  蓄積容量（画素回路）、８０  パーソナルコンピュータ（電子機器）、９０  携帯電話機（電子機器）、１００  液晶装置（電気光学装置）、１０１  データ線駆動回路（画素回路）、１０４  走査線駆動回路（周辺駆動回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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