(57)【要約】【課題】キャパシタ内蔵ウェハレベルパッケージ及びその製造方法に関し、低コストに製造することができ、再配線層の引き回し自由度が大きく、且つ、大容量のキャパシタを内蔵したウェハレベルパッケージ及びそれを製造する方法を提供しようとする。【解決手段】ウェハに形成された半導体集積回路素子の電源用電極１９に電気的に接続される弁金属材料からなる陽極１８Ａ及び弁金属材料からなる陽極１８Ａの表面に形成されたキャパシタの誘電体膜である陽極酸化皮膜及び半導体集積回路素子の接地用電極２０に電気的に接続され且つ弁金属材料からなる陽極１８Ａとの間で前記陽極酸化皮膜を挟む導電性高分子材料からなる陰極１８Ｂをもって構成されたシート状キャパシタ１８と、ウェハ上に在ってシート状キャパシタ１８を含むと共に各電気的配線を集約する再配線層１６とを備える。【選択図】        図４
2008227266.tif 000002
【特許請求の範囲】
【請求項１】
ウェハに形成された半導体集積回路素子の電源用電極に電気的に接続される弁金属材料からなる陽極及び前記弁金属材料からなる陽極の表面に形成されたキャパシタの誘電体膜である陽極酸化皮膜及び前記半導体集積回路素子の接地用電極に電気的に接続され且つ前記弁金属材料からなる陽極との間で前記陽極酸化皮膜を挟む導電性高分子材料からなる陰極をもって構成されたシート状キャパシタと、
前記ウェハ上に在って前記シート状キャパシタを含むと共に各電気的配線を集約する再配線層と
を備えてなることを特徴とするキャパシタ内蔵ウェハレベルパッケージ。
【請求項２】
弁金属材料からなる陽極を電源用電極に、且つ、導電性高分子材料からなる陰極を接地用電極にそれぞれ接続する導電性接着材料が銀又はカーボンのペースト、或いは、両者を混合したペーストであること
を特徴とする請求項１記載のキャパシタ内蔵ウェハレベルパッケージ。
【請求項３】
弁金属材料からなる陽極を電源用電極に、且つ、導電性高分子材料からなる陰極を接地用電極にそれぞれ接続する導電性接着材料が異方導電性フィルムであること
を特徴とする請求項１記載のキャパシタ内蔵ウェハレベルパッケージ。                
【請求項４】
半導体集積回路素子が組み込まれたウェハ上に電気的配線層を形成する工程と、        前記電気的配線層の適所に導電性接着材料層を形成する工程と、
前記導電性接着材料層にシート状キャパシタに於ける導電性高分子材料からなる陰極を接着する工程と、
前記シート状キャパシタの陽極と陰極とに別個に電気的接続される配線を形成する工程と、
前記シート状キャパシタの上方に外部接続用端子を導出する工程と                  が含まれてなることを特徴とするキャパシタ内蔵ウェハレベルパッケージの製造方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に実装された半導体集積回路素子の近傍に在って高周波領域、例えば、ＧＨｚ帯に於ける安定動作に寄与するデカップリングキャパシタを内蔵したウェハレベルパッケージ及びその製造方法に関する。
【背景技術】
【０００２】
現在、マイクロプロセッサをはじめとする半導体集積回路素子に於いて、動作速度の高速化と低消費電力化が図られている。
【０００３】
ＧＨｚ帯の高周波領域に於いて、しかも、低電圧で半導体集積回路素子を安定して動作させる為には、負荷インピーダンスの急激な変動等に起因して生ずる電源電圧変動を抑制すると共に電源の高周波ノイズを除去することが極めて重要である。
【０００４】
従来の半導体パッケージ基板上では、電源電圧変動および電源およびグラウンドラインに重畳する基板内の高周波ノイズに起因する半導体集積回路素子の誤動作を防止する為、デカップリングキャパシタとして、積層チップキャパシタが半導体集積回路素子の近傍に実装されている。
【０００５】
この目的で用いるキャパシタとしては、大容量化及びＧＨｚ以上の高周波領域に於ける低インダクタンス化を両立したものを必要とするのであるが、前記実装形態ではチップキャパシタと半導体集積回路素子間で配線を引き回さなければならず、それによる寄生インダクタンスが生成されることから，高速動作の半導体集積回路素子に対する電源電圧変動の抑止、及び、高周波リップルを吸収する機能は著しく低下する。
【０００６】
そこで、半導体集積回路素子の直下にキャパシタを配置し、半導体集積回路素子に給電する電源及びグラウンドラインからキャパシタまでの配線引き回しを最短にすることでインダクタンスを低減することを可能にする技術が知られている。
【０００７】
図１２は半導体集積回路素子の直下にキャパシタを配置した半導体装置を表す要部切断側面図であり、図に於いて、１はマザーボード、２はパッケージ基板、３はキャパシタ内蔵インターポーザ、４はキャパシタ、５は半導体集積回路素子をそれぞれ示している。
【０００８】
図から明らかであるが、半導体集積回路素子５の直下には、キャパシタ４を内蔵したキャパシタ内蔵インターポーザ３が配設されているので、半導体集積回路素子５とキャパシタ４とは至近距離に在り、諸配線の引き回しは存在しない。
【０００９】
また、半導体集積回路素子の至近にキャパシタを配置する他の手段として、半導体集積回路素子の上にキャパシタを作り込むか、若しくは、埋め込み、半導体集積回路素子とキャパシタを一体化することでモジュール化する技術が提案されている（例えば、特許文献１或いは特許文献２を参照。）。
【００１０】
しかしながら，半導体集積回路素子上に形成された再配線層の上に更にスパッタリング法やＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法等でキャパシタを作り込むプロセスを導入することは，製造歩留まりが低下する要因となり，リスクが大きく、コストアップに結びつくことになる。                      
【００１１】
更にまた、ウェハレベルパッケージ内の半導体集積回路素子上に導体及び樹脂層で形成される再配線層に従来から多用されている積層チップキャパシタを配設することも考えられる。
【００１２】
図１３は半導体集積回路素子の再配線層に積層チップキャパシタを配置した半導体装置を表す要部切断側面図であり、図に於いて、５は半導体集積回路素子、６は再配線層、７は積層チップキャパシタをそれぞれ示している。
【００１３】
通常、積層チップキャパシタ７は高さが０．６〜２ｍｍ、大容量のものになると確実に１ｍｍ以上になるので、図１３に見られる構成は積層チップキャパシタ７の高さ、配置エリアが問題になるのは勿論のこと、ファンアウト（ｆａｎ  ｏｕｔ）が制約されるなど実現に課題が多く、そして、製造面でも困難な技術を必要とし、低コスト化を期待することはできない。
【００１４】
更にまた、積層チップキャパシタ７の上部への電極ビア引き出しプロセスは実施が難しいので、チップサイズのパッケージに於ける最上部に他の能動部品やチップキャパシタのような受動部品を搭載してモジュール化する旨の提案もなされている。
【特許文献１】特開２００５−２９４４５１号公報
【特許文献２】特開２００６−０５９９５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明では、低コストに製造することができ、再配線層の引き回し自由度が大きく、且つ、大容量のキャパシタを内蔵したウェハレベルパッケージ及びそれを製造する方法を提供しようとする。
【課題を解決するための手段】
【００１６】
本発明に依るキャパシタ内蔵ウェハレベルパッケージ及びその製造方法に於いては、ウェハに形成された半導体集積回路素子の電源用電極に電気的に接続される弁金属材料からなる陽極及び前記弁金属材料からなる陽極の表面に形成されたキャパシタの誘電体膜である陽極酸化皮膜及び前記半導体集積回路素子の接地用電極に電気的に接続され且つ前記弁金属材料からなる陽極との間で前記陽極酸化皮膜を挟む導電性高分子材料からなる陰極をもって構成されたシート状キャパシタと、前記ウェハ上に在って前記シート状キャパシタを含むと共に各電気的配線を集約する再配線層とを備えることが基本になっている。
【発明の効果】
【００１７】
前記手段を採ることに依り、本発明のキャパシタ内蔵ウェハレベルパッケージは、従来から各種産業分野で多用されてきた陽極酸化技術を用いて作製した誘電体皮膜を用いた平面状電解キャパシタを内蔵した構造を実現しているので、半導体集積回路素子のごく至近に大容量のキャパシタを実装することが可能となり、そして、両者の距離が最短になるのは必然であるから、キャパシタの低インダクタンス化を容易に達成することができる。
【００１８】
また、本発明に依るキャパシタの実装形態は、従来のキャパシタに於ける要求インピーダンスを大きく凌駕している為、従来、半導体集積回路素子の周囲に実装していたコンデンサ部品を大幅に削減することができ、キャパシタを必要とするパッケージの低コスト化に寄与できる。
【００１９】
更にまた、従来のコンセプトによる受動部品内蔵ウェハレベルパッケージと比較した場合、作り込みではなく、別に作製した平面状電解キャパシタを内蔵し、そして、接地端子及び電源端子を外部に導出していること、ウェハ内各部分のＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）と電解キャパシタの良否を別個に検査して選別できるのでパッケージの製造歩留りは向上する。
【発明を実施するための最良の形態】
【００２０】
本発明のキャパシタ内蔵ウェハレベルパッケージでは，アルミニウム箔の表面に陽極酸化によって形成された酸化皮膜を誘電体層とし、陰極として導電性高分子膜を使用したシート状の導電性高分子キャパシタを半導体集積回路素子からなる半導体装置が形成されたシリコンウェハ上に接着することで実装し，キャパシタの陽極及び陰極を電極ビアとして引き出している。
【００２１】
キャパシタの実装形態としては、半導体集積回路素子の電源、接地を導体及び樹脂膜からなる再配線層に集約し、キャパシタの陰極及び陽極に接続している。
【００２２】
図１乃至図４は本発明のキャパシタ内蔵ウェハレベルパッケージを製造する工程を説明する為の工程要所に於けるパッケージを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００２３】
図１（Ａ）参照
（１）
フォトリソグラフィ法を用いることに依り、集積回路形成済みのシリコン基板１１を覆うＳｉＮからなるパッシベーション膜１２の所要箇所に開口を形成し、シリコン基板１１に作り込まれた半導体集積回路に導電接続される電極パッド１３を形成する。
【００２４】
図１（Ｂ）参照
（２）
全面にポリイミドからなる樹脂膜１４を形成し、フォトリソグラフィ法を用いることに依り、電極パッド１３に対応する開口１４Ａを形成する。
【００２５】
図１（Ｃ）参照
（３）
開口１４Ａを埋め、樹脂膜１４上に展延するＣｕからなる配線１５を形成する。
【００２６】
図２参照
（４）
必要に応じ、樹脂膜１４及びＣｕからなる配線１５を更に積層形成し、この積層体を再配線層１６とする。
【００２７】
（５）
この再配線層１６の所要箇所、即ち、シート状キャパシタが搭載されて貼り合わせ接着されるべき箇所の樹脂膜１４に開口を形成し、Ｃｕからなる配線１５とコンタクトする銀ペースト膜１７を形成する。
【００２８】
図３参照
（６）
シート状キャパシタについては、後に具体的に説明するが、表面に陽極酸化皮膜（図示せず）、即ち、誘電体膜が形成されたアルミニウム箔からなる陽極１８Ａ、導電性高分子からなる陰極１８Ｂから成っていて、そのシート状キャパシタ１８を導電性接着材料である銀ペースト膜１７を用いて再配線層１６に貼り合せて接着し、且つ、硬化させる。尚、ここに例示したシート状キャパシタ１８の厚さＳは０．１ｍｍ〜０．１５ｍｍである。また、前記導電性接着材料としては、銀ペーストに限定されることなく、例えば、カーボンのペーストや異方導電性フィルム（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ：ＡＣＦ）を使用することができる。
【００２９】
（７）
シート状キャパシタ１８は樹脂膜１４で埋め込み、また、樹脂膜１４には所要の電極を形成する為の開口が形成される。
【００３０】
図４参照
（８）
電源用電極１９、接地用電極２０、信号用電極２１などの外部接続端子を形成してキャパシタ内蔵ウェハレベルパッケージを完成する。
【００３１】
図５はシート状キャパシタを作製する場合について説明する為の説明図であり、（Ａ）はキャパシタ内蔵ウェハレベルパッケージを表す要部切断側面図であり、また、（Ｂ）はシート状キャパシタの要部切断側面図であり、図１乃至図４に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００３２】
シート状キャパシタ１８の陽極１８Ａにアルミニウム箔を使用する場合、図５（Ｂ）に示してあるようにアルミニウム箔からなる陽極１８Ａの表面はエッチング処理を行なって多孔質構造にすることが好ましい。これに依り、陽極酸化皮膜１８Ｃの実効表面積が増大してキャパシタ容量は著しく増大する。
【００３３】
アルミニウム箔からなる陽極１８Ａに陽極酸化皮膜１８Ｃを形成するには、アジピン酸アンモニウムや五ホウ酸アンモニウムなどの水溶液中で陽極化成処理を行なって陽極酸化皮膜１８Ｃ（キャパシタ誘電体膜）を形成する。
【００３４】
次に、導電性高分子からなる陰極１８Ｂを形成するには、陽極酸化皮膜１８Ｃの表面にポリピロールやポリエチレンジオキシチオフェンなどの導電性高分子層を形成するとキャパシタの陰極１８Ｂが実現される。
【００３５】
本発明のキャパシタ内蔵ウェハレベルパッケージに於いては、シート状キャパシタ１８の配置や積層数、或いは、諸電極、即ち、電源用電極１９、接地用電極２０、信号用電極２１の取り出し方などについて多くの改変が可能であり、前記説明したところに限定されるものではないので。次に、その若干例について説明する。
【００３６】
図６は本発明の一実施の形態を説明する為のキャパシタ内蔵ウェハレベルパッケージを表す要部切断側面図であり、図１乃至図５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００３７】
この例では、アルミニウム箔からなる陽極１８Ａは、その両端が表出され、且つ、銀ペースト膜１７で接着され、電源用電極１９を介して電圧が印加されるようになっていて、また、シリコン基板１１側に在る導電性高分子からなる陰極１８Ｂは複数箇所でシリコン基板１１上の電極パッド１３と接続され、そして、表面側に在る導電性高分子からなる陰極１８Ｂは複数箇所で信号用電極２０と接続されている。尚、ここで用いたシート状キャパシタ１８の厚さＳは０．１ｍｍ〜０．１５ｍｍである。
【００３８】
図７は発明の一実施の形態を説明する為のキャパシタ内蔵ウェハレベルパッケージを表す要部切断側面図であり、図１乃至図５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００３９】
この例では、アルミニウム箔からなる陽極１８Ａがシリコン基板１１側も表面側も複数に分断されている点が図６について説明した実施の形態と異なっている。
【００４０】
図８は本発明の一実施の形態を説明する為のキャパシタ内蔵ウェハレベルパッケージを表す要部切断側面図であり、図１乃至図７に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００４１】
この例では、図３乃至図５について説明したシート状キャパシタ１８が複数、ここでは２層が積層された構成を採っている。尚、シート状キャパシタ１８は２層に限られることなく、更に層数を増すことができる。
【００４２】
図９は図４について説明したキャパシタ内蔵ウェハレベルパッケージを俯瞰した要部上面図であり、図１乃至図８に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００４３】
図９に依れば、電源用電極１９、接地用電極２０、信号用電極２１の配置が明瞭に看取される。
【００４４】
図１０は図４について説明したキャパシタ内蔵ウェハレベルパッケージに於けるシート状キャパシタを表出させて俯瞰した要部上面図であり、図１乃至図９に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００４５】
図１０に依れば、シート状キャパシタ１８の一方の側縁に位置する陽極１８Ａが電源用電極１９と接続され、また、陰極１８Ｂに於ける上記一方の側縁と反対側の側縁近傍に接地用電極２０を接続してあることが看取される。
【００４６】
前記したところから、本発明に依るキャパシタ内蔵ウェハレベルパッケージでは、半導体装置に於ける電源用電極１９、接地用電極２０、信号用電極２１は再配線層１６に集約され、シート状キャパシタ１８の陽極１８Ａ及び陰極１８Ｂと接続される構造になっていること理解されよう。
【実施例１】
【００４７】
図１乃至図４について説明した工程を経て作製されたキャパシタ内蔵ウェハレベルパッケージを実施例１として具体的に説明する。
【００４８】
厚さ０．１ｍｍのアルミニウム箔の表面を電解エッチング処理を施して多孔質構造とし、フッ硝酸および蒸留水で洗浄した後、純水１０００ｍｌに対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液中で陽極化成を行ってアルミニウム酸化皮膜を形成する。その化成時に於ける液温度は８５℃、化成電圧は１００Ｖとし，電流は０．３Ａ、電圧印加時間は２０分にした。
【００４９】
次に、陽極酸化膜表面にポリエチレンジオキシチオフェンとスチレンスルホン酸を含む溶液を塗布し乾燥させ、これを3 回繰り返し，膜厚を２０μｍにした。尚、この際、キャパシタの陽極となる部分には保護用マスクを予め形成した。
【００５０】
上記の工程とは別に、半導体装置上に窒化シリコンからなるパッシベーション膜とアルミニウム電極パッドを形成したあるシリコンウェハに上記キャパシタと接続するための電極パッドを形成する。
【００５１】
まず，スピンコート法を用い、２５００ｒｐｍで３０秒の条件で感光性ポリイミド樹脂ワニスを塗布して厚さ６μｍに成膜する。
【００５２】
温度１２０℃でプリベークした後、露光及び現像工程を経て、温度３５０℃の本ベークを行ない半導体装置の電極パッドに対応する開口をもつ厚さ３μｍのポリイミド樹脂膜を形成する。
【００５３】
スパッタリング法を用いてＣｒ膜及びＣｕ膜を成膜し、所要箇所にレジスト保護膜を形成してから、Ｃｕめっきを行ってキャパシタのアルミニウムからなる陽極及び導電性高分子からなる陰極に電気的接続する為の導体ビアを引き出し、この工程を繰り返して再配線層の電源層とグランド層を集約する。また，信号用電極は、そのまま上方へ引き出す。  
【００５４】
印刷法を用い、キャパシタの陽極および陰極に対応する位置に導電性接着材料層である銀ペーストを塗布してパターニングし、これに，前記シート状キャパシタを接着して硬化する。この場合の硬化条件は大気中で２００℃、２０分である。
【００５５】
シート状キャパシタ上部の絶縁保護膜としては感光性ポリイミド樹脂を使用する。上記同様、３μｍ厚のポリイミド樹脂膜を形成し、スパッタリング法でＣｒ膜及びＣｕ膜を成膜し、所要箇所にレジスト保護膜を形成してからＣｕめっきを行って，キャパシタのアルミニウムからなる陽極及び導電性高分子からなる陰極に電気的接続する為の導体ビアを引き出してキャパシタ内蔵ウェハレベルパッケージを完成させた。
【実施例２】
【００５６】
実施例１におけるキャパシタ陽極材料であるアルミニウム箔をニオブ箔に代替する。その場合、ニオブ箔を酸及び蒸留水で洗浄し、キャパシタの陽極側導電引出し部分に保護マスクを形成した後、リン酸溶液中で陽極化成を行ない、ニオブ箔にニオブ酸化皮膜を形成した。この場合、化成時の液温度は９０℃、化成電圧は１５０Ｖとし、電流は０．６Ａ、電圧印加時間は１０分である。
【００５７】
この後、実施例１と同じ工程を経てキャパシタ内蔵ウェハレベルパッケージを完成させた。ニオブ酸化皮膜の比誘電率は約４２であり、アルミニウム酸化皮膜の比誘電率である約８と比較すると遙に大きく、キャパシタを大容量化することができる。
【実施例３】
【００５８】
キャパシタの誘電体膜を作製する場合、電解エッチング処理によって表面を多孔質構造にした厚さ０．１５ｍｍのアルミニウム箔をフッ硝酸及び蒸留水で洗浄した後、純水１０００ｍｌに対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液中で陽極化成を行なってアルミニウム酸化皮膜を形成した。この場合、化成時の液温度は８５℃、化成電圧は１００Ｖとし，電流は０．３Ａ、電圧印加時間は２０分にした。
【００５９】
次に，陽極酸化膜表面にポリピロールを含む溶液を塗布し乾燥させる。これを５回繰り返し，膜厚を５０μｍとした。
【００６０】
実施例１と同様な工程を経て、半導体装置が形成されたシリコンウェハに上記キャパシタと接続するための電極パッドを形成する。
【００６１】
キャパシタの陽極および陰極に対応する位置の電極パッドにＡＣＦを貼り、１７０℃、２０秒の加熱、１ＭＰａ／ｃｍ2 の加圧をしながら、シート状キャパシタを接着し、この後、実施例１と同様な工程を経てキャパシタ内蔵ウェハレベルパッケージを完成させた。
【実施例４】
【００６２】
表面に電解エッチング処理によって多孔質構造を形成した厚さ 0.1ｍｍのアルミニウム箔をフッ硝酸および蒸留水で洗浄した後、純水１０００ｍｌに対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液中で陽極化成を行なって表面にアルミニウム酸化皮膜を形成する。この際、化成時の液温度は８５℃、化成電圧は１００Ｖとし、電流は 0.3Ａ、電圧印加時間は２０分とした。
【００６３】
次に，アルミニウム酸化皮膜表面にポリエチレンジオキシチオフェンとスチレンスルホン酸を含む溶液を塗布し乾燥させる。これを３回繰り返し、膜厚を２０μｍにした。尚、この際、キャパシタの陽極側導電引出し部分には保護マスクを形成した。
【００６４】
前記のようにして作製されたシート状キャパシタの二つを図８について説明したように積層し、実施例１と同様な方法、即ち、銀ペースト膜を用いて接着し、大容量のシート状キャパシタをもつキャパシタ内蔵ウェハレベルパッケージを完成させた。
【００６５】
図１１は本発明に依るシート状キャパシタのインピーダンス特性を他の種類のキャパシタに於けるそれと比較して表した線図であり、縦軸にはインピーダンス（Ω）を、横軸には周波数（Ｈｚ）をそれぞれ採ってある。
【００６６】
図からすると、本発明に依るキャパシタの高周波域に於けるインピーダンス特性は従来の各種キャパシタのインピーダンス特性を全て凌駕する優れた特性を示していることが看取されよう。
【００６７】
通常、キャパシタのインピーダンス特性では、インピーダンスが最も低い点が共振周波数であり、この点を境に、共振点未満では容量性（キャパシティブ）、共振点を越えると誘導性（インダクティブ）となることが良く知られている。
【００６８】
従って、キャパシタのデカップリング機能を最高度に発揮できる低インピーダンスのキャパシタを実現するには、高容量、且つ、低インダクタンスにすることが必須であり、そこで、従来は、各種キャパシタを用いてインピーダンスカーブを合成し、なるべくインピーダンスを小さくする方向で部品を選ぶようにして来た。
【００６９】
一般に、キャパシタの内部構造に起因することが多いのであるが、大容量キャパシタに於いては、共振点が低く、高周波域で誘導性をもつ為、インピーダンスは大きくなり、逆に、小容量キャパシタは、共振点は高いが、容量が小さいので、全体のインピーダンスは大きくなる。
【００７０】
本発明に依るキャパシタは、図から明らかなように、従来のキャパシタに於けるインピーダンスカーブに比較して遙に優れているので、その実装方法や内部構造に改変を加えることで共振点を制御すれば、インピーダンスカーブも良い方向に制御することができるから、更なる低インピーダンス化が可能になる。
【図面の簡単な説明】
【００７１】
【図１】本発明のキャパシタ内蔵ウェハレベルパッケージを製造する工程を説明する為の工程要所に於けるパッケージを表す要部切断側面図である。
【図２】本発明のキャパシタ内蔵ウェハレベルパッケージを製造する工程を説明する為の工程要所に於けるパッケージを表す要部切断側面図である。
【図３】本発明のキャパシタ内蔵ウェハレベルパッケージを製造する工程を説明する為の工程要所に於けるパッケージを表す要部切断側面図である。
【図４】本発明のキャパシタ内蔵ウェハレベルパッケージを製造する工程を説明する為の工程要所に於けるパッケージを表す要部切断側面図である。
【図５】シート状キャパシタを作製する場合について説明する為のキャパシタ内蔵ウェハレベルパッケージの要部説明図である。
【図６】本発明の一実施の形態を説明する為のキャパシタ内蔵ウェハレベルパッケージを表す要部切断側面図である。
【図７】本発明の一実施の形態を説明する為のキャパシタ内蔵ウェハレベルパッケージを表す要部切断側面図である。
【図８】本発明の一実施の形態を説明する為のキャパシタ内蔵ウェハレベルパッケージを表す要部切断側面図であり、
【図９】図６について説明したキャパシタ内蔵ウェハレベルパッケージを俯瞰した要部上面図である。
【図１０】図６について説明したキャパシタ内蔵ウェハレベルパッケージに於けるシート状キャパシタを表出させて俯瞰した要部上面図である。
【図１１】本発明に依るシート状キャパシタのインピーダンス特性を他の種類のキャパシタに於けるそれと比較して表した線図である。
【図１２】半導体集積回路素子の直下にキャパシタを配置した半導体装置を表す要部切断側面図である。
【図１３】半導体集積回路素子の再配線層に積層チップキャパシタを配置した半導体装置を表す要部切断側面図である。
【符号の説明】
【００７２】
１１  シリコン基板
１２  パッシベーション膜
１３  電極パッド
１４  樹脂膜
１４Ａ  開口
１５  配線
１６  再配線層
１７  銀ペースト膜
１８  シート状キャパシタ
１８Ａ  陽極
１８Ｂ  陰極
１８Ｃ  陽極酸化皮膜
１９  電源用電極
２０  接地用電極
２１  信号用電極
【図１】
2008227266.tif 000003
【図２】
2008227266.tif 000004
【図３】
2008227266.tif 000005
【図４】
2008227266.tif 000006
【図５】
2008227266.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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