(57)【要約】【課題】常誘電体膜で構成されたキャパシタを備える半導体装置において従来よりも少ないキャパシタ容量の変化量でリーク電流を小さく抑える。【解決手段】誘電体膜２９は、酸化チタン系誘電体膜３２と、酸化チタンで形成された第１の酸化チタン膜３１ａ及び第２の酸化チタン膜３１ｂとで構成されている。第１の酸化チタン膜３１ａは下部電極２８と酸化チタン系誘電体膜３２の間に配設され、第２の酸化チタン膜３１ｂは上部電極３０と酸化チタン系誘電体膜３２の間に配設されている。酸化チタン系誘電体膜３２は、第１の酸化チタン膜３１ａ及び第２の酸化チタン膜３１ｂに含まれているチタン（Ｔｉ）に加えて、第１の酸化チタン膜３１ａ及び第２の酸化チタン膜３１ｂに含まれていないランタナム（Ｌａ）を含んだＬＴＯ（ＬａＴｉＯ）で形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に配設された誘電体層とを有するキャパシタを備える半導体装置であって、
前記誘電体層は、
第１の金属元素と少なくとも１種の第２の金属元素を含む材料で構成された第１の常誘電体膜と、
前記第１の電極と前記第１の常誘電体膜との間に配設された第２の常誘電体膜と、
前記第２の電極と前記第１の常誘電体膜との間に配設された第３の常誘電体膜と、を有し、
前記第２の常誘電体膜及び前記第３の常誘電体膜は、前記第１の金属元素を含み前記第２の金属元素を実質的に含まない材料で構成されている、
半導体装置。
【請求項２】
前記第１の常誘電体膜を複数備え、
各２つの前記第１の常誘電体膜の間に配設され前記第１の金属元素を含み前記第２の金属元素を実質的に含まない材料で構成された第４の常誘電体膜を、更に備える、
請求項１の半導体装置。
【請求項３】
前記第１の金属元素は、チタン（Ｔｉ）であり、
請求項１又は請求項２の半導体装置。
【請求項４】
前記第２の金属元素は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ランタナム（Ｌａ）から選択される、
請求項１から請求項３のいずれかの半導体装置。
【請求項５】
前記第２の常誘電体膜及び前記第３の常誘電体膜は、第１の常誘電体膜よりも大きい誘電率をもつ、
請求項１から請求項４のいずれかの半導体装置。
【請求項６】
第１の電極上に誘電体層を形成する工程と前記誘電体層上に第２の電極を積層する工程とを含んだキャパシタを備える半導体装置の製造方法であって、
前記誘電体層を形成する工程は、
前記第１の電極上に、第１の金属元素を含む材料で第１の常誘電体膜を形成する工程と、
前記第１の常誘電体膜上に、前記第１の金属元素と前記第１の常誘電体膜に実質的に含まれていない第２の金属元素とを含む材料で少なくとも１層の第２の常誘電体膜を形成する工程と、
前記第２の常誘電体膜を形成した後に第１の金属元素を含み第２の金属元素を実質的に含まない材料で第３の常誘電体膜を形成する工程と、を含み、
前記第２の電極を形成する工程は、
前記第２常誘電体膜上に第２の電極を形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電極間に常誘電体膜を挟んで構成されたキャパシタを備える半導体装置及び当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＤＲＡＭ）を例とする半導体装置は素子を高密度で集積することが求められており、これに伴ってメモリセルを構成するキャパシタにも小型化が求められている。従来のＤＲＡＭのキャパシタに用いられる誘電体膜は、例えば、窒化シリコン（ＳｉＮ）、酸化タンタル（ＴａＯ）などを窒化チタン（ＴｉＮ）で挟むようにして形成されている。
【特許文献１】特開平９−２６０５１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
キャパシタを小型化する一方でキャパシタの容量は維持しなければならず、キャパシタ容量を維持するために誘電体膜を単に薄膜化するだけではリーク電流が増加する。酸化チタン（Ｔｉ  ｏｘｉｄｅ）膜に比較してリーク電流が少ないＬＴＯ膜（Ｌａ−ｄｏｐｅｄ  Ｔｉ  ｏｘｉｄｅ）を誘電体膜に用いる場合であっても、膜厚が１０ｎｍ程度まで薄くなるとリーク電流が急激に増加する。リーク電流の増加を防ぐために誘電体膜を厚くするとキャパシタの容量が減少する問題がある。従って、従来よりも少ないキャパシタ容量の変化量でリーク電流を小さく抑えられるような半導体装置が求められる。
【０００４】
なお、特許文献１には、強誘電体膜にオーバーコート層を設けてヒステリシスの対称性を高める強誘電体メモリが開示されているが、特許文献１の強誘電体メモリはヒステリシスをもつ強誘電体特有の問題を解決するものである。
【０００５】
本発明は、常誘電体膜で構成されたキャパシタを備える半導体装置において従来よりも少ないキャパシタ容量の変化量でリーク電流を小さく抑えることができるようなキャパシタを備える半導体装置及び当該半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
第１の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に配設された誘電体層とを有するキャパシタを備える。更に、誘電体層は、第１の金属元素と少なくとも１種の第２の金属元素を含む材料で構成された第１の常誘電体膜と、第１の電極と第１の常誘電体膜との間に配設された第２の常誘電体膜と、第２の電極と第１の常誘電体膜との間に配設された第３の常誘電体膜と、を有し、第２の常誘電体膜及び第３の常誘電体膜は、第１の金属元素を含み第２の金属元素を実質的に含まない材料で構成されている。
【０００７】
第２の半導体装置は第１の半導体装置において第１の常誘電体膜を複数備え、各２つの第１の常誘電体膜の間に配設され第１の金属元素を含み第２の金属元素を実質的に含まない材料で構成された第４の常誘電体膜を更に備える。
【０００８】
第３の半導体装置は、第１又は第２の半導体装置における第１の金属元素がチタン（Ｔｉ）であることに特徴がある。
【０００９】
第４の半導体装置は、第１から第３のいずれかの半導体装置における第２の金属元素が、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ランタナム（Ｌａ）から選択されることに特徴がある。
【００１０】
第５の半導体装置は、第１から第４のいずれかの半導体装置における第２の常誘電体膜及び第３の常誘電体膜が、第１の常誘電体膜よりも大きい誘電率をもつことに特徴がある。
【００１１】
本半導体装置の製造方法は、第１の電極上に誘電体層を形成する工程と誘電体層上に第２の電極を積層する工程とを含んだキャパシタを備える半導体装置の製造方法であって、誘電体層を形成する工程は、第１の電極上に、第１の金属元素を含む材料で第１の常誘電体膜を形成する工程と、第１の常誘電体膜上に、第１の金属元素と第１の常誘電体膜に実質的に含まれていない第２の金属元素とを含む材料で少なくとも１層の第２の常誘電体膜を形成する工程と、第２の常誘電体膜を形成した後に第１の金属元素を含み第２の金属元素を実質的に含まない材料で第３の常誘電体膜を形成する工程とを含み、第２の電極を形成する工程は、第２常誘電体膜上に第２の電極を形成する。
【発明の効果】
【００１２】
本発明によれば、常誘電体膜で構成されたキャパシタを備える半導体装置において従来よりも少ないキャパシタ容量の変化量でリーク電流を小さく抑えることができる
【発明を実施するための最良の形態】
【００１３】
図１は本実施形態のＤＲＡＭのメモリセル付近における要部断面図である。本実施形態のＤＲＡＭは図示されていないが絶縁材料で形成された素子分離膜によって複数の活性領域に区画されている。
【００１４】
図１に示すように、本実施形態のＤＲＡＭは、シリコン基板１０の各活性領域上を横断する２つのゲート絶縁膜１１を有し、各ゲート絶縁膜１１上にはポリシリコン層１２ａとタングステン層１２ｂを積層したゲート電極１３ａが形成されている。２つのゲート電極１３ａは複数の活性領域を横断してシリコン基板１０上を直線状に延びるように並設されたワード線の一部を構成している。更に、２本のゲート電極１３ａを挟むようにダミーのゲート電極１３ｂが形成されている。
【００１５】
各ゲート電極１３ａ上には窒化シリコン（ＳｉＮ）で形成されたキャップ絶縁膜１４と酸化シリコン（ＳｉＯ）で形成された第１の層間絶縁膜１５が積層されている。ゲート電極１３ａ間及びゲート電極１３ａとダミーのゲート電極１３ｂとの間に位置するシリコン基板１０表面にはソース・ドレイン領域としての拡散層１６が形成されている。各ゲート電極１３ａ及びダミーのゲート電極１３ｂの両側面は、窒化シリコンで形成されたサイドウォール１７で覆われている。サイドウォール１７に挟まれた活性領域上には、拡散層１６表面から第１の層間絶縁膜１５上面まで貫通するようにポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成されたセルコンタクトプラグ１８が配設されている。
【００１６】
第１の層間絶縁膜１５上には酸化シリコンで形成された第２の層間絶縁膜１９が積層されている。ゲート電極１３ａ間に形成された中央のセルコンタクトプラグ１８上には第２の層間絶縁膜１９を貫通するようにタングステン（Ｗ）で形成されたビット線コンタクトプラグ２０が配設されている。ビット線コンタクトプラグ２０上にはタングステンで形成されたビット線２１が配設されている。第２の層間絶縁膜１９及びビット線２１を覆うように第１のシリコン窒化膜２２が積層され、第１のシリコン窒化膜２２上には酸化シリコンで形成された第３の層間絶縁膜２３が積層されている。ゲート電極１３ａとダミーのゲート電極１３ｂの間に形成された２つのセルコンタクトプラグ１８上には、第２の層間絶縁膜１９、第１のシリコン窒化膜２２及び第３の層間絶縁膜２３を貫くようにポリシリコンで形成された容量コンタクトプラグ２４が配設されている。
【００１７】
第３の層間絶縁膜２３上には、第２のシリコン窒化膜２５及び第４の層間絶縁膜２６が順に積層されている。各容量コンタクトプラグ２４上には、第２のシリコン窒化膜２５及び第４の層間絶縁膜を貫くようにホール２７が配設されている。本実施形態のホール２７の内径は１００ｎｍ程度である。各ホール２７内壁は、白金（Ｐｔ）の下部電極２８で覆われている。更に、少なくともホール２７内の下部電極２８表面を覆うように常誘電体材料の誘電体膜２９が成膜されている。常誘電体材料はヒステリシスをもたない材料である。本実施形態の誘電体膜２９全体の厚さは、ホール２７の内径よりも十分小さい１０ｎｍ程度である。誘電体膜２９上には、ホール２７内を完全に埋めるように白金（Ｐｔ）の上部電極３０が成膜されている。上部電極３０上には、ＤＲＡＭの形成に必要な種々の材料層が適宜配設されている。
【００１８】
なお、下部電極２８と上部電極３０は、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）から選択された材料で形成されていることが好ましい。
【００１９】
図２は本実施形態のＤＲＡＭの誘電体膜２９付近の部分断面図である。図２に示すように誘電体膜２９は、第１の酸化チタン膜３１ａ、酸化チタン系誘電体膜３２、及び、第２の酸化チタン膜３１ｂで構成されている。
【００２０】
第１の酸化チタン膜３１ａは酸化チタン（Ｔｉ  ｏｘｉｄｅ）で形成されており、下部電極２８と酸化チタン系誘電体膜３２の間に配設されている。本実施形態の酸化チタンはアモルファスであるが結晶その他の形態であってもよい。第２の酸化チタン膜３１ｂは第１の酸化チタン膜３１ａと同じ酸化チタンで形成されており、上部電極３０と酸化チタン系誘電体膜３２の間に配設されている。
【００２１】
酸化チタン系誘電体膜３２は、第１の酸化チタン膜３１ａ及び第２の酸化チタン膜３１ｂに含まれているチタン（Ｔｉ）に加えて、第１の酸化チタン膜３１ａ及び第２の酸化チタン膜３１ｂに含まれていないランタナム（Ｌａ）を含んだＬＴＯ（Ｌａ−ｄｏｐｅｄ  Ｔｉ  ｏｘｉｄｅ）で形成されており、下部電極２８及び上部電極３０に触れないように第１の酸化チタン膜３１ａと第２の酸化チタン膜３１ｂの間に挟まれている。酸化チタンはＬＴＯよりも大きな誘電率をもつ。
【００２２】
なお、酸化チタン系誘電体膜３２は、第１の酸化チタン膜３１ａ及び第２の酸化チタン膜３１ｂに含まれているチタン（Ｔｉ）元素に加えて、第１の酸化チタン膜３１ａ及び第２の酸化チタン膜３１ｂに含まれていないハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ランタナム（Ｌａ）、イットリウム（Ｙ）から選択された元素を１以上含んでいることが好ましい。
【００２３】
図３は誘電体膜２９の製造工程における部分切断面図である。図３（ａ）に示すように第２のシリコン窒化膜及び第４の層間絶縁膜２６を貫通したホール２７を形成し、容量コンタクトプラグ２４が露出させ、ホール２７内壁に白金の下部電極２８を形成する。次に、図３（ｂ）に示すように、原子線蒸着法（ＡＬＤ；Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、下部電極２８及び第４の層間絶縁膜２６を覆うように酸化チタンを成膜することによって図２に示す第１の酸化チタン膜３１ａを形成する。次に、第１の酸化チタン膜３１ａ上にＡＬＤによってＬＴＯを成膜することによって図２に示す酸化チタン系誘電体膜３２を形成する。更に、酸化チタン系誘電体膜３２上にＡＬＤによって酸化チタンを成膜することにより図２に示す第２の酸化チタン膜３１ｂを形成する。次に、少なくともホール２７内が埋まるように第２の酸化チタン膜３１ｂ上に白金を積層することによって図１に示す上部電極３０を形成する。
【００２４】
なお、本実施形態のＤＲＡＭは図２の３層構造の誘電体膜２９に代えて、図４に示す５層構造の誘電体膜４０であってもよい。図４の誘電体膜４０は、第１の酸化チタン膜４１ａ、第１の酸化チタン系誘電体膜４２ａ、第３の酸化チタン膜４３、第２の酸化チタン系誘電体膜４２ｂ、第２の酸化チタン膜４１ｂを下部電極２８と上部電極３０の間で順に積層した構造をもつ。同じ酸化チタン系誘電体材料で形成された第１の酸化チタン系誘電体膜４２ａと第２の酸化チタン系誘電体膜４２ｂとの間に、酸化チタンで形成された第３の酸化チタン膜４３を配設することによって、リーク電流を減らすことができる。なお、酸化チタン系誘電体膜と下部電極の間に酸化チタン膜が配設され、酸化チタン系誘電体膜と上部電極の間にも酸化チタン膜が配設されていれば、誘電体膜は更に多数の層をもつものであってもよい。
【００２５】
図５は、本実施形態において第１及び第２の酸化チタン膜３１ａ及び３１ｂの厚さを変化させたときの誘電体膜２９のＥＯＴと、リーク電流値が１×１０−８Ａ／ｃｍ２となるときの印加電圧（耐電圧）との関係を示すグラフである。誘電体膜２９の酸化チタン系誘電体膜３２のみのＥＯＴは０．８ｎｍである。なお、図５には比較のためＬＴＯのみで構成された誘電体膜をもつキャパシタのＥＯＴと、リーク電流値が１×１０−８Ａ／ｃｍ２となるときの印加電圧との関係を示すグラフが併せて示されている。ＥＯＴは、対象となる誘電体膜と同じ値の静電容量をもつシリコン酸化膜の厚さを示す。
【００２６】
図５に示すように、本実施形態の第１及び第２の酸化チタン膜３１ａ及び３１ｂの厚さが０．５５ｎｍのとき、ＥＯＴは０．９０ｎｍ程度、耐電圧は１．２Ｖ程度である。第１及び第２の酸化チタン膜３１ａ及び３１ｂの厚さが１．１ｎｍのとき、ＥＯＴは０．９２ｎｍ程度、耐電圧は１．５Ｖ程度である。第１及び第２の酸化チタン膜３１ａ及び３１ｂの厚さが２．２ｎｍのとき、ＥＯＴは０．９８ｎｍ程度、耐電圧は２．１Ｖ程度である。
【００２７】
一方、ＬＴＯのみで構成された比較例の誘電体膜では、ＥＯＴが０．８０ｎｍ程度のときの耐電圧が０．５Ｖ程度、ＥＯＴが１．０７ｎｍ程度のときの耐電圧が０．９Ｖ程度、ＥＯＴが１．２０ｎｍ程度のときの耐電圧が１．７Ｖ程度、ＥＯＴが１．４３ｎｍ程度のときの耐電圧が２．５Ｖ程度である。
【００２８】
図５に示すように、ＥＯＴが同じであれば比較例より本実施形態の方が耐電圧が高くなる。更に、比較例では耐電圧を１．２Ｖから２．１Ｖへと増やすと、ＥＯＴが２．２ｎｍ程度増加するのに対し、本実施形態のキャパシタの耐電圧を１．２Ｖから２．１Ｖへと増やすとＥＯＴが０．０８ｎｍ程度増加する。従って、本実施形態によれば耐電圧を高める際のＥＯＴの変化量を従来よりも小さくすることができる。
【００２９】
なお、本実施形態ではＤＲＡＭについて説明したが、本発明は常誘電体膜をもつキャパシタを有する種々の半導体装置に適用することができる。
【００３０】
以上、本願発明を実施例に基づき具体的に説明したが、本願発明はこれら実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態の半導体記憶装置の要部断面図である。
【図２】図１のキャパシタの部分拡大図である。
【図３】製造過程における図１の半導体記憶装置の断面図である。
【図４】他の実施形態のキャパシタの部分拡大図である。
【図５】図１の半導体記憶装置の酸化チタン膜の厚さと耐電圧との関係、及び、比較例を示すグラフである。
【符号の説明】
【００３２】
１０  シリコン基板
１１  ゲート絶縁膜
１２ａ，１２ｂ  ポリシリコン層、タングステン層
１３ａ，１３ｂ  ゲート電極、ダミーのゲート電極
１４  キャップ絶縁膜
１５  第１の層間絶縁膜
１６  拡散層
１７  サイドウォール
１８  セルコンタクトプラグ
１９  第２の層間絶縁膜
２０  ビット線コンタクトプラグ
２１  ビット線
２２  第１のシリコン窒化膜
２３  第３の層間絶縁膜
２４  容量コンタクトプラグ
２５  第２のシリコン窒化膜
２６  第４の層間絶縁膜
２７  ホール
２８  下部電極
２９  誘電体膜
３０  上部電極
３１ａ，３１ｂ  第１，第２の酸化チタン膜
３２  酸化チタン系誘電体膜
４０  誘電体膜
４１ａ，４１ｂ  第１，第２の酸化チタン膜
４２ａ，４２ｂ  第１，第２の酸化チタン系誘電体膜
４３  第３の酸化チタン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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