(57)【要約】【課題】ＣＭＯＳイメージセンサのトランジスタの製造条件や駆動条件を変更することなく、ＦＤ部のノイズを低減する。【解決手段】  シリコン基板２００の上層にフォトダイオード（センサ部）２１０、読み出しトランジスタ（転送ゲート）２２０、ＦＤ部２３０が設けられている。そして、読み出しトランジスタ２２０のゲート電極２２２は、シリコン基板２００に対向する面２２２Ａが、フォトダイオード２１０側の端部、及びＦＤ部２３０側の端部において、外方に向かって徐々にシリコン基板面から離間する方向に傾斜したテーパ形状部２２２Ｂを有している。このようなテーパ形状によって、ゲート部とＦＤ部の電界を弱めることができ、ＦＤノイズを低減できる。【選択図】図３
2008227263.tif 000002
【特許請求の範囲】
【請求項１】
受光量に応じた信号電荷を蓄積する複数の光電変換部と、
前記光電変換部に蓄積された信号電荷をフローティングデフュージョン部に読み出す読み出しトランジスタと、
前記フローティングデフュージョン部の電位変動を画素信号に変換する増幅トランジスタとを有し、
前記読み出しトランジスタのゲート電極は、半導体基板に対向する面が、少なくとも前記フローティングデフュージョン部側の端部において、外方に向かって徐々に半導体基板面から離間する方向に削られた切り欠き形状を有する、
ことを特徴とする固体撮像装置。
【請求項２】
前記フローティングデフュージョン部の電位をリセットするリセットトランジスタとを有し、前記リセットトランジスタのゲート電極は、半導体基板に対向する面が、少なくとも前記フローティングデフュージョン部側の端部において、外方に向かって徐々に半導体基板面から離間する方向に削られた切り欠き形状を有することを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記ゲート電極の端部の切り欠き形状は、前記半導体基板面に最も近い部分と最も離間した部分との段差が１０ｎｍ以上あることを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記ゲート電極は、ポリシリコン膜より形成された電極であることを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記半導体基板に形成されるトランジスタのソースドレイン領域がＬＤＤ構造を有することを特徴とする請求項１記載の固体撮像装置。
【請求項６】
半導体基板上にゲート絶縁膜を介してゲート電極膜を積層する工程と、
前記電極膜上にフォトレジストを積層してゲート電極パターンに対応するパターニングを行う工程と、
前記フォトレジストをマスクとして異方性エッチングを行い、前記ゲート電極膜を中途位置まで削ることにより、側壁保護膜を有する開口を形成する工程と、
前記側壁保護膜をマスクとして等方性エッチングを行い、前記開口内のゲート電極膜の残存膜を除去する工程と、
を有することを特徴とする固体撮像装置の製造方法。
【請求項７】
前記等方性エッチングの後、アッシング、ウエット洗浄、フォトレジスト除去を行うことを特徴とする請求項６記載の固体撮像装置の製造方法。
【請求項８】
前記フォトレジスト除去の後、前記半導体基板へのイオン注入を行うことを特徴とする請求項７記載の固体撮像装置の製造方法。
【請求項９】
前記異方性エッチングによってゲート電極膜を中途位置まで削る工程は、ゲート電極膜を下面から１０ｎｍ〜１００ｎｍの位置まで削ることを特徴とする請求項６記載の固体撮像装置の製造方法。
【請求項１０】
前記ゲート電極膜を積層する工程は、ポリシリコン膜をＣＶＤによって積層する工程であることを特徴とする請求項６記載の固体撮像装置の製造方法。
【請求項１１】
前記半導体基板に形成されるトランジスタのソースドレイン領域がＬＤＤ構造を有することを特徴とする請求項６記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳイメージセンサのように画素内に光電変換部で蓄積した信号電荷を画素トランジスタによって読み出し、画素信号に変換する構造の固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサに代表される増幅型の固体撮像装置の開発が活発化しており、各種のカメラ装置や携帯電話機等に用いられている。
一般にＣＭＯＳイメージセンサは、同一半導体基板上に、フォトダイオードを含む複数の画素を２次元方向に配置した撮像領域と、この撮像領域の外部に形成された周辺回路領域とを設けたものである。
そして、撮像領域には、各画素毎に、受光量に応じた信号電荷を生成し、蓄積するフォトダイオードと、フォトダイオードの信号電荷をＦＤ（フローティングデフュージョン）部に読み出す読み出しトランジスタ（転送ゲート）と、ＦＤの電位に応じた画素信号を生成する増幅トランジスタと、画素信号を出力する画素を選択する選択トランジスタと、ＦＤをリセットするリセットトランジスタ等の各種画素トランジスタとを設け、各画素のフォトダイオードで検出した信号電荷を各画素トランジスタの駆動によって画素信号に変換し、画素列毎に設けた信号線より出力する。
【０００３】
また、周辺回路領域には、画素アレイ部に各種の制御パルスを供給して画素信号の読み出しを制御する駆動制御回路、読み出された画素信号に対して各種の信号処理を行う信号処理回路、駆動電源を生成する電源制御回路等が設けられている。
また、半導体基板上には、絶縁膜、トランジスタの駆動電極膜、配線膜、遮光膜といった積層膜が順次形成され、さらに平坦化膜等を介してカラーフィルタ、マイクロレンズ等が形成されている。
このようなＣＭＯＳイメージセンサでは、各画素トランジスタの駆動によって各画素のフォトダイオードに蓄積した信号電荷を各画素毎に画素信号に変換し、これを画素列毎に出力して後段の信号処理回路に送り、ノイズ除去や信号処理等を施して出力する。
【０００４】
また、フォトダイオードとしては、例えばシリコン基板の上層に形成されたＰ型ウェル領域に対し、Ｎ型イオン領域を設けるとともに、その表面にＰ型イオン領域を設けたＨＡＤ構造のものが採用されている。
また、読み出しトランジスタはソース・ドレイン領域のうちの一方をフォトダイオード領域と共有する状態で配置されており、また、読み出しトランジスタのソース・ドレイン領域とリセットトランジスタのソース・ドレイン領域とＦＤ部が共有した構造で形成されている。
そして、フォトダイオードから信号電荷を読み出す際には、読み出しトランジスタがオンしてフォトダイオードの信号電荷をＦＤ部に転送し、これによるＦＤ部の電位変動を増幅トランジスタで検出し、画素信号に変換する。また、信号電荷をリセットする際には、リセットトランジスタがオンしてＦＤ部を電源電位に接続する。
【０００５】
ところで、上述のようなＣＭＯＳイメージセンサは、撮像領域から周辺回路領域にわたる全領域にかけて、通常の半導体装置を作成する場合と同様のＣＭＯＳ・ＬＳＩプロセスで作成できる利点がある。
したがって、画素内の各トランジスタやその他のトランジスタも共通の工程で作成しており、上述のように読み出しトランジスタ及びリセットトランジスタのソース・ドレイン領域で共有するＦＤ部についても他のトランジスタのソース・ドレイン領域と共通のイオン注入工程によって作成していた。
また近年では、各トランジスタのソース・ドレイン領域にＬＤＤ（lightly doped drain）構造を採用することが行われている（例えば特許文献１参照）。
【０００６】
図６は従来のＬＤＤ構造を採用したＣＭＯＳイメージセンサのＦＤ部周辺の構造を示す断面図である。
図示のように、このＣＭＯＳイメージセンサは、シリコン基板４００の上層にフォトダイオード４１０、読み出しトランジスタ４２０、ＦＤ部４３０を設けたものである。
フォトダイオード４１０は、Ｎ型領域４１１の表層にＰ＋型領域４１２を形成したＨＡＤ構造となっている。
ＦＤ部４３０は、読み出しトランジスタ４２０とリセットトランジスタ（図示せず）のソース・ドレイン領域を共有したものであり、Ｎ型不純物濃度の高いＳＤ領域４３１の周辺にＮ型不純物濃度の低いＬＤＤ領域４３２を設けたものである。このようにソース・ドレイン領域の周辺部に不純物濃度の小さいＬＤＤ領域を設けることにより、濃度分布をなだらかにして、ドレイン電界を緩和したものである。
また、読み出しトランジスタ４２０はフォトダイオード４１０とＦＤ部４３０との間に形成されるチャネル上にゲート絶縁膜を介して読み出しゲート電極４２１を配置したものである。
なお、このＣＭＯＳイメージセンサは、図６に示す構造の上層に複数層の配線膜と層間絶縁膜、平坦化膜、カラーフィルタ、マイクロレンズ等を配した構造となっている。
【０００７】
ところで、このようなＣＭＯＳイメージセンサにおいては、表面の欠陥やダングリングボンドによって形成されるＴｒａｐ準位を介して発生する白点を防ぐため、（１）センサ部は表面部分をＰ型で覆うＨＡＤ構造を採用し、（２）ゲート部が転送時以外は負電位（例えば−１Ｖ）になる構成となっている。 
しかし、電荷が転送されるＦＤ部（ドレイン）は、表面はＮ型がむき出しになっているため、これに起因するノイズの問題を有している。
この現象は、いわゆるＧＩＤＬと呼ばれており、負電位（例えば−１Ｖ）がかかったゲート部と、表面がＮ型でむき出しのＦＤ部の間で形成された空乏層ができ、ゲート部下に回り込んだＮ型領域の伝導帯と価電子帯が曲げられ、電界が強くなることとあいまって、価電子帯の電子が伝導帯に飛び込む現象である。
具体的には、負電位（−１Ｖ）をかけているゲート部と、表面がＮ型でむき出しのＦＤ部の間で電界が強くなり、ＧＩＤＬによって発生する電荷がＦＤ部に飛び込み、それが白点（いわゆるＦＤ白点）として測定されている。
特に、ＦＤ部のノイズが問題になる時間は、フォトダイオード部の電荷を転送する前に行うリセットから、転送された電荷がアンプで増幅されるまでの、数μｓｅｃという短時間である。ここで発生するノイズが、無視できない量になってきた。
【特許文献１】特開２００５−１０８３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように従来のＣＭＯＳイメージセンサでは、ＦＤ部周辺の構造に起因してＧＩＤＬによるＦＤ白点が生じ、画質の劣化を招くという問題があった。
特に、ＣＭＯＳイメージセンサでは、ＬＤＤのイオン注入やゲート絶縁膜、電源電圧は、トランジスタの駆動能力が低下するため、変更することはできない。そのため、上述したＦＤ白点は低減することが困難であった。
【０００９】
そこで本発明は、従来の素子構造や駆動条件を変えることなく、ＦＤ部周辺の構造に起因するＧＩＤＬによるＦＤ白点を低減し、画質の向上を図ることができる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述の目的を達成するため、本発明の固体撮像装置は、受光量に応じた信号電荷を蓄積する複数の光電変換部と、前記光電変換部に蓄積された信号電荷をフローティングデフュージョン部に読み出す読み出しトランジスタと、前記フローティングデフュージョン部の電位変動を画素信号に変換する増幅トランジスタとを有し、前記読み出しトランジスタのゲート電極は、半導体基板に対向する面が、少なくとも前記フローティングデフュージョン部側の端部において、外方に向かって徐々に半導体基板面から離間する方向に削られた切り欠き形状を有することを特徴とする。
【００１１】
また、本発明の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極膜を積層する工程と、前記電極膜上にフォトレジストを積層してゲート電極パターンに対応するパターニングを行う工程と、前記フォトレジストをマスクとして異方性エッチングを行い、前記ゲート電極膜を中途位置まで削ることにより、側壁保護膜を有する開口を形成する工程と、前記側壁保護膜をマスクとして等方性エッチングを行い、前記開口内のゲート電極膜の残存膜を除去する工程とを有することを特徴とする。
【発明の効果】
【００１２】
本発明の固体撮像装置によれば、読み出しトランジスタのゲート電極のＦＤ部側の端部を切り欠き形状としたことにより、ゲート部とＦＤ部の間の電界を弱めることができ、高い電源電圧を採用できるとともに、ゲート部の負電位を低くすることができ、白点等のノイズを抑制できる効果がある。
また本発明の製造方法では、読み出しトランジスタやリセットトランジスタのＦＤ部に近接するゲート部を形成する場合に、ゲート電極のＦＤ部側の端部を切り欠き形状に形成できることから、ゲート部とＦＤ部の間の電界を弱めることができ、高い電源電圧を採用できるとともに、ゲート部の負電位を低くすることができ、白点等のノイズを抑制できる効果がある。
【発明を実施するための最良の形態】
【００１３】
図１は本発明の実施例における固体撮像装置の具体例を示す平面図であり、ＣＭＯＳイメージセンサの例を示している。また、図２は図１に示す固体撮像装置の画素内の回路構成を示す回路図である。
本実施例の固体撮像装置は、図１に示すように、２次元方向に配置された複数の画素１６によって撮像領域を構成する画素アレイ部２０と、画素アレイ部２０の各画素を垂直方向に走査して画素信号の読み出し動作を制御する垂直走査回路２１と、画素アレイ部２０の各画素列（カラム）から導かれた垂直信号線２８を制御する負荷ＭＯＳトランジスタ回路２４と、画素アレイ部２０の各画素列から読み出された画素信号を取り込み、相関二重サンプリング処理によるノイズ除去を行うＣＤＳ回路２６と、ＣＤＳ回路２６の画素信号を水平信号線２７に出力する水平選択トランジスタ回路２６と、水平選択トランジスタ回路２６を水平方向に順次選択して画素信号の出力を制御する水平走査回路２２とを有する。
そして、水平信号線２７に出力された画素信号はバッファアンプを介して後段の回路に伝送される。
【００１４】
また、各画素１６は、図２に示すように、入射した光を光電変換するフォトダイオード（ＰＤ）１と、光電変換された電気信号を転送パルス（ΦＴＲＧ）に基づいてフローティングデフュージョン（ＦＤ）部３に転送するトランジスタ（ＴＧ）１２と、リセットパルス（ΦＲＳＴ）に基づいてＦＤ部３の電位を電源電圧ＶＤＤにリセットするリセットトランジスタ（ＲＳＴ）１４、ＦＤ部３の電位変動を電圧信号または電流信号に変換する増幅トランジスタ（ＡＭＰ）１３と、選択信号（ΦＳＥＬ）に基づいて増幅トランジスタ１３の出力を垂直信号線２８に接続する選択トランジスタ１５とを有する。
したがって、画素１６の近傍には、垂直方向に垂直信号線２８や電源線２３等が配線され、水平方向に読み出し線１７、リセット線１８、選択線１９等が配線されている。
【００１５】
次に、このようなＣＭＯＳイメージセンサにおいて、ＧＩＤＬに起因したＦＤ白点ノイズの発生原理と本実施例における解決方法について説明する。
本発明の発明者等は、従来のＣＭＯＳイメージセンサにおけるトランジスタの駆動能力を落とすことなく、ＦＤ白点を低減する方法を提供するために、ＧＩＤＬによってＦＤ白点が発生するメカニズムを定量的に調べた。
まず、シミュレーションによって、ゲート部とＦＤ部との間の電界を計算した。
図７はゲート−ＦＤ間の電界値とＦＤ白点の関係を示す説明図であり、横軸が最大電界値（Ｖ／μｍ）、縦軸が白点数を示し、異なる電圧下で測定したものである。この図７からＦＤ白点は最大電界が強くなると増加することを示している。特に、最大電界が１００（Ｖ／μｍ）以上になると、ＦＤ白点の個数が増加することがわかる。
そこで、ここでは最大電界の目標値を１００（Ｖ／μｍ）に設定して、それ以下にするための条件や構造を考察した。
【００１６】
次に、ＦＤ白点が発生するメカニズムについて説明する。
ＦＤ白点は、全ての画素ではなく、一部の画素で生じていることは図７から分かる。そのため、正常な画素では発生せず、表面のＴｒａｐ準位を介して引き起こされていると考えられている。
これと同様のことは、ＧＩＤＬのＭｏｄｅｌ式（非特許文献１参照）を使って考察できる。すなわち、格子欠陥のないＳｉ基板では、測定で得られるような量のＦＤ白点をＧＩＤＬのＭｏｄｅｌ式を使って得ることはできない。
また、バンドギャップが小さくなる要因(例えば、欠陥格子などで生ずるＴｒａｐ準位など)が関係していると考えられる。
また、負電位を−１Ｖから−１．５Ｖまで低くすると、ＦＤ白点のレベルが上昇する。そして、Ｍｏｄｅｌ式では、電界が１０Ｖ／μｍ変わると、白点の発生レベルが１桁変化する。
【００１７】
このように、電界が強くなるとＦＤ白点が上昇するということについても、測定とＭｏｄｅｌの間で相関が取れている。
このことから、ＦＤ白点は、ゲートとＦＤの間の最大電界が問題になっていることがわかる。つまり、電界を低下させることが解決となる。
そこで、シミュレーションを使って問題点の解決をはかった。
図８はシミュレーションで得られたゲート部とＦＤ部の配置を簡略化して示す断面図である。
図示のように、シリコン基板１００の上層にＦＤ部１１０（Ｎ型領域）が形成され、それに近接してポリシリコン製のゲート電極１２０が配置されている。
このようなシミュレーションによる考察を経て次の結果を得た。
（１）ゲート部とＦＤ部の間で電界が最大となるところは、ゲート電極端の最表面部分である。
（２）そのゲート電極端の最表面部分の最大電界強度は、ゲート部下にＮ型領域がどれぐらい回り込んでいるかで決まる。
（３）ゲート部下に回り込むＮ型領域は、ＬＤＤのイオン注入で決まっている。
（４）ＬＤＤのイオン注入の調節やゲート部の構造でゲート部とＦＤ部の間の最大電界強度を弱めることができる。
【００１８】
そこで、このような考察からゲート部とＦＤ部の電界を弱めることを考える。
そのための有効な手段として、以下のようなものが想定できる。
（１）ＦＤ部に注入されるＬＤＤのイオン注入によるドーズ量を下げる。
（２）ＦＤ部に注入されるＬＤＤのイオン注入の領域をゲート部の端部から少し離す（斜め打ちにすることなどで実現可能）。
しかし、画素と周辺回路でＬＤＤのイオン注入工程を共通化している場合が多く、ＬＤＤの条件は変更せずに問題の解決を図ることが好ましい。
【００１９】
そこで次に、ゲート部の形状を変えることで電界を弱めることを考える。ゲート部の形状を変えることについては、以下のように様々な方法が想定できる。
（Ａ）ゲート電極の端部の膜厚を厚くする（ＲＴＡなどのアニール）。
目標値：ゲート電極の端部の膜厚を１０μｍ以上厚くする。
図９はこの場合の例を示している。図示のように、ゲート電極の端部１２０Ａが厚く形成されている。
根拠：図１０はゲート電極の端部の膜厚を厚くしたときの最大電界の変化を表しており、縦軸は最大電圧、横軸は膜厚を厚くした量を示している。
この図から、ゲート電極の端部の膜厚を１０ｎｍ以上厚くすると、最大電界は１００（Ｖ／μｍ）になることがわかる。
製法：ＩＭＸ００９で既に試作済みだが、この方法だと２〜３ｎｍほどの膜厚の変化だと思われる。
目標値を得るためには長い時間のアニールが必要だが、それほど長い時間のアニールをすることはできない。
【００２０】
（Ｂ）ゲート電極端の形状を逆テーバ形状にする(エッチング)。
目標値：ゲート電極の上部と下部で１０ｎｍ以上の差がでるほど逆テーパにする。
根拠：図１０から、ゲート電極 の上部と下部で１０ｎｍ以上の差がでると、最大電界は１００（Ｖ／μｍ）になることと予想できる。
製法：既に例えば特許文献１に開示されている。
【００２１】
（Ｃ）ゲート電極の端部を削る(エッチング)。
目標値：ゲート電極の端部を１０ｎｍ以上削る(図３を参照)。
根拠：図１０から、ゲート電極の端部の形状を下面（基板側に対向した面）から１０ｎｍ以上削ると、最大電界は１００（Ｖ／μｍ）になることがわかる。
製法：ポリシリコン製ゲート電極をエッチングする際、最初は異方性エッチングで垂直に削っていく。そして、ゲート電極の下面に近くなると等方性エッチングに切り替えて、ゲート電極の下面側の端部を削る。
以上の結果、（Ａ）の方法では目標となる最大電界の低減は実現できない。また、（Ｂ）の方法は公知である。そこで、本実施例では、（Ｃ）の方法を採用して問題の解決を図るものである。
【００２２】
図３は本発明の実施例によるゲート電極の構造を示す断面図であり、読み出しトランジスタ（転送ゲート）の例を示している。
図示のように、このＣＭＯＳイメージセンサは、シリコン基板２００の上層にフォトダイオード（センサ部）２１０、読み出しトランジスタ（転送ゲート）２２０、ＦＤ部２３０を設けたものである。
そして、読み出しトランジスタ２２０のゲート電極２２２は、シリコン基板２００に対向する面２２２Ａが、フォトダイオード２１０側の端部、及びＦＤ部２３０側の端部において、外方に向かって徐々にシリコン基板面から離間する方向に削られたテーパ形状部２２２Ｂを有している。
ゲート電極２２２はポリシリコン膜より形成され、ゲート絶縁膜（図示せず）を介してシリコン基板上に積層されており、後述の製造方法によって端部のテーパ形状部２２２Ｂが形成されている。このテーパ形状部は、シリコン基板面に最も近い部分と最も離間した部分との段差αが１０ｎｍ以上（１００ｎｍ以内）であるものとする。
なお、本実施例の説明では、ゲート電極の端部に設けた切り欠き部をテーパ形状部と称しているが、必ずしもまっすぐなテーパ面状に形成されている必要はなく、後述する等方性エッチングによって自然な形状で削られていれば良く、シリコン基板面から十分な間隔（例えば１０ｎｍ以上）だけ離間した形状であれば十分な効果を期待できるものである。
【００２３】
また、図では省略しているが、本例のＣＭＯＳイメージセンサにおいても、ＦＤ部はＬＤＤ構造を採用し、センサ部はＨＡＤ構造を採用し、ゲート部が転送時以外は負電位（例えば−１Ｖ）になる構成となっている。 
また、図３は読み出しトランジスタのゲート電極形状を示したが、ＦＤ部と隣接するリセットトランジスタのゲート電極についても同様の形状とすることで、ノイズの低減を行うことができる。また、本例では、ゲート電極の両側の端部を削った例を示したが、必要に応じてマスク等の変更を行うことにより、転送ゲートやリセットゲートのＦＤ部側の端部だけを削るような構成とすることも可能である。
【００２４】
図４は図３に示すゲート電極を作成する場合の製造工程を示す断面図である。
まず、図４（Ａ）において、シリコン基板２００上にはゲート絶縁膜となるシリコン酸化膜２０１が形成され、その上面に、ＣＶＤによって電極膜となるポリシリコン膜２２１を積層する。
次に、図４（Ｂ）では、ポリシリコン膜２２１上にフォトレジスト２４０を積層し、これをフォトリソグラフィ技術を用いてゲート電極パターンに対応するパターニングを行う。
次に、図４（Ｃ）では、フォトレジスト２４０をマスクとして異方性エッチングを行い、ポリシリコン膜２２１を中途位置（シリコン酸化膜２０１から１０ｎｍ〜１００ｎｍだけ上方位置）まで削る。これにより、図４（Ｄ）に示すように、内側面に側壁保護膜２５１を有する開口２５０を形成する。
次に、図４（Ｅ）では、側壁保護膜２５１をマスクとして等方性エッチングを行い、開口２５０内のポリシリコン膜２２１の残存膜２２１Ａを除去する。これにより、開口２５０の底面近傍の内側部が削れ、端部にテーパ形状部２２２Ｂを有するゲート電極２２２が形成される。
この後、図４（Ｆ）では、アッシング、ウエット洗浄、フォトレジスト除去を行うことにより、図４（Ｇ）に示すようなゲート電極２２０を得ることができる。この後、シリコン基板へのイオン注入を行い、ＬＤＤ等の領域を形成していく。
【００２５】
以上のようにして作成されたイメージセンサでは、以下のような効果を得ることが期待できる。
まず、従来のトランジスタ製造条件、駆動条件を変えることなく、ＦＤ白点を減らすことができる。すなわち、ＦＤ部の負電位はチャージポンプによって内部発生しているため、電源電圧が高ければ、それだけ負電位が低くなり、ＦＤ白点には不利になるが、ゲート電極とＦＤ部の間の電界を弱めることで、高い電源電圧を採用することができ、高い電源電圧を採用できることで用途の幅が広がる。また、負電位を低くできると、白点などのノイズ低減にもつながる。
一方、負電位レベルを高めることで、オーバーフローバリアを高くすることができ、飽和電荷を多くすることができる。
【００２６】
以上、本発明による固体撮像装置の具体的な実施例について説明したが、本発明はさらに種々の変形が可能である。例えば、上記実施例では、１画素内に４つのトランジスタ（読み出し、リセット、増幅、選択）を設けた構成を前提にして説明しているが、例えば選択トランジスタを省略した３トランジスタ構成のものや、行選択と列選択の２つのトランジスタを設けた５トランジスタ構成のものも提案されており、いずれも方式においても本発明を適用できるものである。
また、本発明の適用できる固体撮像装置は、図示のような２次元エリア型のＣＭＯＳイメージセンサに限らず、１次元配列のリニアセンサ型の固体撮像装置にも適用可能であり、ＦＤ部を有する固体撮像装置に広くできるものである。
【００２７】
また、固体撮像装置は１チップ上にイメージセンサ等を構成したものに限らず、撮像部と信号処理部や光学系がまとめてパッケージ化されたモジュールであってもよい。また、カメラシステムや携帯電話器に利用される装置であってもよい。なお、本発明では、ＣＭＯＳイメージセンサの機能を単体で有する構成を固体撮像装置といい、固体撮像装置と他の要素（制御回路、操作部、表示部、さらにはデータ蓄積機能、通信機能等）と一体化された構成を撮像装置というものとする。
【００２８】
以下、本発明を適用した撮像装置の具体例を説明する。
図５は本例のＣＭＯＳイメージセンサを用いたカメラ装置の構成例を示すブロック図である。
図５において、撮像部３１０は、例えば図１に示したＣＭＯＳイメージセンサを用いて被写体の撮像を行うものであり、撮像信号をメイン基板に搭載されたシステムコントロール部３２０に出力する。
すなわち、撮像部３１０では、上述したＣＭＯＳイメージセンサの出力信号に対し、ＡＧＣ（自動利得制御）、ＯＢ（オプティカルブラック）クランプ、ＣＤＳ（相関二重サンプリング）、Ａ／Ｄ変換といった処理を行い、デジタル撮像信号を生成して出力する。
【００２９】
なお、本例では、撮像部３１０内で撮像信号をデジタル信号に変換してシステムコントロール部３２０に出力する例について示しているが、撮像部３１０からアナログ撮像信号をシステムコントロール部３２０に送り、システムコントロール部３２０側でデジタル信号に変換する構成であってもよい。
また、撮像部３１０内での具体的な制御動作や信号処理等も従来から種々の方法が提供されており、本発明の撮像装置において特に限定しないことは勿論である。
【００３０】
また、撮像光学系３００は、鏡筒内に配置されたズームレンズ３０１や絞り機構３０２等を含み、ＣＭＯＳイメージセンサの受光部に被写体像を結像させるものであり、システムコントロール部３２０の指示に基づく駆動制御部３３０の制御により、各部を機械的に駆動してオートフォーカス等の制御が行われる。
【００３１】
また、システムコントロール部３２０には、ＣＰＵ３２１、ＲＯＭ３２２、ＲＡＭ３２３、ＤＳＰ３２４、外部インターフェース３２５等が設けられている。
ＣＰＵ３２１は、ＲＯＭ３２２及びＲＡＭ３２３を用いて本カメラ装置の各部に指示を送り、システム全体の制御を行う。
ＤＳＰ３２４は、撮像部３１０からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号（例えばＹＵＶ信号等）を生成する。
外部インターフェース３２５には、各種エンコーダやＤ／Ａ変換器が設けられ、システムコントロール部３２０に接続される外部要素（本例では、ディスプレイ３３０、メモリ媒体３４０、操作パネル部３５０）との間で、各種制御信号やデータをやり取りする。
【００３２】
ディスプレイ３３０は、本カメラ装置に組み込まれた例えば液晶パネル等の小型表示器であり、撮像した画像を表示する。なお、このようなカメラ装置に組み込まれた小型表示器に加えて、外部の大型表示装置に画像データを伝送し、表示できる構成とすることも勿論可能である。
メモリ媒体３４０は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ３４１に対してメモリ媒体を交換可能なものとなっている。メモリ媒体３４０としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部３５０は、本カメラ装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、ＣＰＵ３２１は、この操作パネル部３５０からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
【００３３】
このようなカメラ装置に、本発明の固体撮像装置を適用することにより、高品位の撮像装置を提供できる。なお、以上の構成において、システムの構成要素となる単位デバイスや単位モジュールの組み合わせ方、セットの規模等については、製品化の実情等に基づいて適宜選択することが可能であり、本発明の撮像装置は、種々の変形を幅広く含むものとする。
【００３４】
また、本発明の固体撮像装置及び撮像装置において、撮像対象（被写体）としては、人や景色等の一般的な映像に限らず、偽札検出器や指紋検出器等の特殊な微細画像パターンの撮像にも適用できるものである。
この場合の装置構成としては、図５に示した一般的なカメラ装置ではなく、さらに特殊な撮像光学系やパターン解析を含む信号処理系を含むことになり、この場合にも本発明の作用効果を十分発揮して、精密な画像検出を実現することが可能となる。
さらに、遠隔医療や防犯監視、個人認証等のように遠隔システムを構成する場合には、上述のようにネットワークと接続した通信モジュールを含む装置構成とすることも可能であり、幅広い応用が実現可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例における固体撮像装置の具体例を示す平面図である。
【図２】図１に示す固体撮像装置の画素内の回路構成を示す回路図である。
【図３】本発明の実施例によるＣＭＯＳイメージセンサのＦＤ部周辺の構造を示す断面図である。
【図４】図３に示すＣＭＯＳイメージセンサの製造工程を示す断面図である。
【図５】本発明の他の実施例におけるカメラ装置の構成例を示すブロック図である。
【図６】従来のＬＤＤ構造を採用したＣＭＯＳイメージセンサのＦＤ部周辺の構造を示す断面図である。
【図７】従来のイメージセンサにおけるＦＤ部周辺の最大電界とＦＤ白点の関係を示す説明図である。
【図８】従来のイメージセンサにおけるＦＤ部周辺の電界分布を示す断面図である。
【図９】従来のイメージセンサにおけるゲート部形状を示す断面図である。
【図１０】従来のイメージセンサにおいてゲート電極の膜厚を大きくしたときの最大電界の変化を示す説明図である。
【符号の説明】
【００３６】
２００……シリコン基板、２１０……フォトダイオード、２２０……読み出しトランジスタ、２２２Ｂ……テーパ形状部、２３０……ＦＤ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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