(57)【要約】【構成】入力電圧の上限が限られている電源回路の前部に挿入される調整回路であり、電圧制御素子、電圧検知手段やコンデンサ（キャパシタ）等で構成され、高い入力電圧が入力されたときに、電圧リミッターとして動作することを特徴とする。【効果】入力電圧が低いときは電圧降下が少なく、高い電圧が入力されたときは電圧リミッターとして動作する。また、電圧制御素子のオンオフ状態の急峻な繰り返しをなくすことによって、電圧制御素子のオンオフ状態の繰り返しに起因する出力リップルの増大を抑えることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源と接続される入力端子と、
出力端子と、
前記入力端子及び前記出力端子との間に配され、出力端子電圧を制御する電圧制御素子と、
前記出力端子電圧が所定レベルに達したか否かを検知する電圧検知手段と、
前記出力端子電圧が所定レベルに達したときに、前記電圧制御素子の入出力間での電圧降下を、該所定レベルに達しない時よりも大きくなるように電圧制御素子を制御する制御手段を備える、調整回路。
【請求項２】
電源と接続される入力端子と、
出力端子と、
前記入力端子及び出力端子間にソース、ドレイン端子が接続される電界効果トランジスタと、
前記出力端子に接続され、出力端子電圧が所定レベルに達すると導通するツェナーダイオードと、
前記電界効果トランジスタのゲート端子に接続され、前記ツェナーダイオードの出力に応じて該ゲート端子のゲート電圧を制御するゲート制御手段と、
前記ゲート端子とアース間に配され、前記ツェナーダイオードの出力に応じて充放電状態が切り替えられるコンデンサを備える、調整回路。
【請求項３】
電源と接続される入力端子と、
出力端子と、
前記入力端子及び出力端子間にソース、ドレイン端子が接続される電界効果トランジスタと、
前記出力端子に接続され、出力端子電圧が所定レベルに達すると導通するツェナーダイオードと、
分圧点が前記電界効果トランジスタのゲート端子に接続され、入力端子電圧を分圧して前記電界効果トランジスタのソース−ゲート間に印加するための電圧を作成するソース−ゲート間に配される分圧抵抗と、
前記ゲート端子とアース間に配されるコンデンサを備え、
前記ツェナーダイオードが導通すると前記コンデンサが充電され、該ツェナーダイオードが非導通になると該コンデンサが放電されることを特徴とする、調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源から電子機器の電源回路に電源を安定に供給するための調整回路に関する。
【背景技術】
【０００２】
一般に、電源回路に電源からの電圧が供給される際に、電源回路の電源入力値の範囲が限られている場合において、入力電圧が規定より高い電圧で電源回路に印加されたときに、電源回路が破壊してしまうおそれがある。その対策として、電源回路に印加できる最大の電圧入力値を超えた入力電圧値が電源回路に供給されないように、電源回路に供給される電圧値を信頼性が確保できる電圧値まで降下させる一方、通常の電圧値で電源回路に印加されるようなプレレギュレータ回路、即ち調整回路を、電源と電源回路の間に設けることが望ましい。
【０００３】
従来のプレレギュレータ回路を図２、図３に示す。
【０００４】
図２のプレレギュレータ回路２は電源２３と電源回路２１の間に設けられており、抵抗Ｒ８、ＰＮＰ型のトランジスタＱ８ａ、ＮＰＮ型のトランジスタＱ８ｂおよび制御回路２２で構成される。トランジスタＱ８ａとトランジスタＱ８ｂはダーリントン接続されている。抵抗Ｒ８はトランジスタＱ８ａのエミッタ端子とトランジスタＱ８ｂのベース端子との間に接続される。制御回路２２は接地されており、抵抗Ｒ８と並列接続、つまりトランジスタＱ８ａのエミッタ端子とトランジスタＱ８ｂのベース端子に接続されている。
【０００５】
プレレギュレータ回路２に電源２３から入力電圧Ｖｉｎが印加されると、トランジスタＱ８ａおよびトランジスタＱ８ｂに電流が導通し、電源回路２１に電圧が印加される。入力電圧Ｖｉｎが規定値よりも高くなると、制御回路２２によってトランジスタＱ８ａおよびトランジスタＱ８ｂの電流を制御し、電源回路２１に印加される出力電圧を抑え、低電圧化を行う。
【０００６】
このプレレギュレータ回路２は、大電流に対応できるが、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差は、トランジスタＱ８ａのベース−エミッタ電圧ＶｂｅとトランジスタＱ８ｂのコレクタ−ベース電圧Ｖｃｂの和となり、最低でも０．７ｖである。
【０００７】
図３のプレレギュレータ回路３は、上述したプレレギュレータ回路２の入出力差を小さくするために、ＰＮＰ型のトランジスタＱ９、抵抗Ｒ９および制御回路３２で構成される。トランジスタＱ９のベース端子と抵抗Ｒ９が接続されており、制御回路３２は接地されており、一端は抵抗Ｒ９と、他端はトランジスタＱ９のエミッタ端子に接続されている。
【０００８】
プレレギュレータ回路３に電源３３から入力電圧Ｖｉｎが印加されると、トランジスタＱ９に電流が導通し、電源回路３１に電圧が印加される。入力電圧Ｖｉｎが規定値よりも高くなると、制御回路３２によってトランジスタＱ９の電流を制御し、電源回路３１に印加される出力電圧を抑え、低電圧化を行う。
【０００９】
このプレレギュレータ回路３の場合、入出力電圧差はトランジスタＱ９のコレクタ−ベース電圧Ｖｃｂとベース電流の特性によって決定されるが、電圧Ｖｃｂを小さくするためには、大きなベース電流を流さなければならない。したがって、抵抗Ｒ９での発熱ロスが問題となる。
【００１０】
従って、プレレギュレータ回路を発熱ロスなどの損失が発生する電流による制御から、電圧による制御に変更することが考えられる。このような電圧制御による構成である回路の一例が、特許文献１の従来技術に開示されている。
【特許文献１】特開平７−２８１７７２号公報〔Ｇ０５Ｆ    １／５６、Ｈ０２Ｍ    １／１５、  ３／２８、Ｈ０３Ｋ  １７／１６〕
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来技術の半導体スイッチ回路をより簡単に説明するために、図４に示すプレレギュレータ回路４を参照する。図４に示すプレレギュレータ回路４では、図２および図３に示す回路の電流による制御から、電圧による制御に変更しており、上述のプレレギュレータ回路２、３に使用した制御素子である接合トランジスタから、従来技術と同様にＦＥＴ（電界効果トランジスタ）に変更されている。また、入力電圧よりも低い電圧でＦＥＴに電流を導通させるために、Ｐチャネル型のＭＯＳＦＥＴ（メタル・オキサイド・セミコンダクタ電界効果トランジスタ）を使用している。
【００１２】
詳細には、プレレギュレータ回路４は、抵抗Ｒ１０ａ、Ｒ１０ｂ、Ｒ１０ｃ、Ｒ１０ｄ、Ｐチャネル型のＭＯＳＦＥＴＱ１０ａ（以後、“トランジスタＱ１０ａ”と記す）、ｎｐｎ型のトランジスタＱ１０ｂ、およびオンオフ信号回路４２で構成される。
【００１３】
トランジスタＱ１０aのソース端子に抵抗Ｒ１０ａが接続され、抵抗Ｒ１０ａの他端とトランジスタＱ１０ａのゲート端子および抵抗Ｒ１０ｂが接続される。抵抗Ｒ１０ｂの他端は、ｎｐｎ型のトランジスタＱ１０ｂのコレクタ端子に接続される。トランジスタＱ１０ｂのエミッタ端子は接地され、ベース端子は抵抗Ｒ１０ｂ、Ｒ１０ｃに接続される。抵抗Ｒ１０ｂの他端は接地され、抵抗Ｒ１０ｃの他端はオンオフ信号回路４２に接続される。
【００１４】
以下に、プレレギュレータ回路４の動作を説明する。
【００１５】
トランジスタＱ１０ａは、ゲート電圧がしきい値よりも下がると電流が導通し、オン状態になる。また、入力電圧Ｖｉｎの最大電圧印加時に、動作が補償される最大ゲート電圧値を超えないように、ゲート電圧値は抵抗Ｒ１０ａ、Ｒ１０ｂで分圧値にしている。
【００１６】
オンオフ信号回路４２から電流が出力された場合、トランジスタＱ１０ｂが導通し、オン状態になる。したがって、抵抗Ｒ１０ａ、Ｒ１０ｂに電流が流れ、トランジスタＱ１０ａのゲート電圧が下がり、トランジスタＱ１０ａが導通し、オン状態になる。このとき、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差は、トランジスタＱ１０ａのオン状態における抵抗に、ドレイン電流を乗じた値となる。したがって、電圧降下が非常に少ないプレレギュレータ回路４を実現することができる。
【００１７】
また、オンオフ信号回路４２から電流が出力されない場合、トランジスタ１０ｂに対し、電流は流れなくなりオフ状態になる。したがって、抵抗Ｒ１０ａ、Ｒ１０ｂに電流が流れず、トランジスタＱ１０ａのゲート電圧は上がり、トランジスタＱ１０ａに電流が流れなくなり、オフ状態になる。この場合、電源回路４１には電圧が供給されなくなる。
【００１８】
ここで、プレレギュレータ回路４は、上述したように、常に設定電圧値を超えない電圧を電源回路４１に印加する制御を行っている。具体的には、オンオフ信号回路４２が、出力電圧値が設定電圧値を満たさない場合は電流を出力し、設定電圧値を満たす場合は、逆電流を出力する動作をすることによって実現される。従来技術では、このオンオフ信号回路４２は、ツェナーダイオードとｎｐｎ型のトランジスタによって構成されている。
【００１９】
上述の構成による動作を説明すると、プレレギュレータ回路４に電源４３から入力電圧Ｖｉｎが入力され、オンオフ信号回路４２から電流が出力されると、トランジスタＱ１０ａがオン状態になる。入力電圧Ｖｉｎを増加させ、トランジスタＱ１０ａの出力電圧が設定電圧以上になると、オンオフ信号回路４２から逆電流が出力され、トランジスタＱ１０ｂはオフ状態になり、トランジスタＱ１０ａはオフ状態になる。すると、出力電圧値が設定電圧値を満たさなくなるため、オンオフ信号回路４２から再び電流が出力され、トランジスタＱ１０ｂはオン状態に、トランジスタＱ１０ａはオン状態になる。
【００２０】
したがって、トランジスタＱ１０ａは入力電圧Ｖｉｎが増幅されるとオン、オフ状態を繰り返し、その結果、電源回路４１に印加される電圧も不安定になる。
【００２１】
本発明は上記の問題を解決するもので、安定した出力電圧を電源回路に供給する調整回路を提供するものである。
【課題を解決するための手段】
【００２２】
第一の発明の調整回路は、電源と接続される入力端子と、出力端子と、入力端子及び出力端子との間に配され、出力端子電圧を制御する電圧制御素子と、出力端子電圧が所定レベルに達したか否かを検知する電圧検知手段と、出力端子電圧が所定レベルに達したときに、電圧制御素子での入出力間の電圧降下を、所定レベルに達しない時よりも大きくなるように電圧制御素子を制御する制御手段を備えることを特徴とする。
【００２３】
第一の発明の調整回路によると、電源から入力された入力電圧は電圧制御素子に印加され、出力端子電圧は電圧制御素子によって制御される。入力電圧が増加し電圧制御素子からの出力端子電圧が所定のレベルに達すると、電圧制御素子での電圧降下を出力端子電圧が所定のレベルに達しない時よりも大きくなるように制御するため、出力端子電圧は常に所定のレベルに達しない電圧となり、安定した出力端子電圧を出力することができる。
【００２４】
第二の発明の調整回路は、電源と接続される入力端子と、出力端子と、入力端子及び出力端子間にソース、ドレイン端子が接続される電界効果トランジスタと、出力端子に接続され、出力端子電圧が所定レベルに達すると導通するツェナーダイオードと、電界効果トランジスタのゲート端子に接続され、ツェナーダイオードの出力に応じてゲート端子のゲート電圧を制御するゲート制御手段と、ゲート端子とアース間に配され、ツェナーダイオードの出力に応じて充放電状態が切り替えられるコンデンサを備えることを特徴とする。
【００２５】
第二の発明の調整回路によると、電源から入力された入力電圧は、電界効果トランジスタに印加され、出力端子電圧は電界効果トランジスタによって制御される。出力端子電圧が所定のレベルに達するとツェナーダイードは導通し、ツェナーダイオードの出力に応じてゲート電圧が制御され、コンデンサは充放電を切り替える。従って、出力端子電圧は常に所定のレベルに達しない電圧となり、安定した出力端子電圧を出力することができる。
【００２６】
第三の発明の調整回路は、電源と接続される入力端子と、出力端子と、入力端子及び出力端子間にソース、ドレイン端子が接続される電界効果トランジスタと、出力端子に接続され、出力端子電圧が所定レベルに達すると導通するツェナーダイオードと、分圧点が電界効果トランジスタのゲート端子に接続され、入力端子電圧を分圧して電界効果トランジスタのソース−ゲート間に印加するための電圧を作成するソース−ゲート間に配される分圧抵抗と、ゲート端子とアース間に配されるコンデンサを備え、ツェナーダイオードが導通するとコンデンサが充電され、ツェナーダイオードが非導通になるとコンデンサが放電されることを特徴とする。
【００２７】
第三の発明による調整回路によると、出力端子電圧は常に所定のレベルに達しない電圧となり、安定した出力端子電圧を出力することができる。
【発明を実施するための最良の形態】
【００２８】
図１を参照して、プレレギュレータ回路１を説明する。
【００２９】
本実施例のプレレギュレータ回路１は、Ｐチャネル型のＭＯＳＦＥＴ（以後、“トランジスタＱ１”と記す）と、エミッタ端子が接地されているｎｐｎ型のトランジスタＱ２と、電圧入力端子Ｔ１とトランジスタＱ２のコレクタ端子との間に設けられる分圧抵抗Ｒ１、Ｒ２と、一端はトランジスタＱ１のゲート端子と接続され、他端は接地されているコンデンサ（キャパシタ）Ｃ１と、トランジスタＱ１のドレイン端子に接続されたツェナーダイオードＺＤ１と、ツェナーダイオードＺＤ１のカソード端子とグランドＧＮＤとの間に設けられた分圧抵抗Ｒ６、Ｒ７と、分圧抵抗Ｒ６の分圧点がベース端子と接続され、エミッタ端子が接地されたｎｐｎ型のトランジスタＱ３と、電圧入力端子Ｔ１とトランジスタＱ３のコレクタ端子との間に設けられた抵抗Ｒ５と、トランジスタＱ２のベース端子とグランドＧＮＤ間に設けられた抵抗Ｒ４と、トランジスタＱ２のベース端子とトランジスタＱ３のコレクタ端子との間に設けられた抵抗Ｒ３と、電圧出力端子Ｔ２とグランドＧＮＤ間に設けられたコンデンサＣ２で構成される。
【００３０】
電源Ｖｃｃより入力電圧Ｖｉｎがプレレギュレータ回路１に印加されると、抵抗Ｒ５を介して、トランジスタＱ２のベース抵抗Ｒ３に電流が流れ、トランジスタＱ２に電流が導通し、オン状態になる。トランジスタＱ２がオン状態になる、つまり、分圧抵抗Ｒ１、Ｒ２に電流が流れると、トランジスタＱ１のソース−ゲート電圧Ｖｓｇに、分圧抵抗Ｒ１、Ｒ２により分圧された電圧が印加され、電流が導通し、トランジスタＱ１はオン状態になる。
【００３１】
また、ツェナーダイオードＺＤ１の逆電圧印加による電流が導通する検出電圧は、電源回路１１が補償される入力電圧で設定されている。トランジスタＱ１からの出力電圧ＶｑがツェナーダイオードＺＤ１の検出電圧が満たない場合は、ツェナーダイオードＺＤ１に電流が導通しないため、入力電圧Ｖｉｎを増加させ、トランジスタＱ１からの出力電圧Ｖｑを検出電圧まで増加させても安定した出力電圧Ｖｏｕｔが電源回路１１に印加される。
【００３２】
入力電圧Ｖｉｎを増加させた結果、トランジスタＱ１の出力電圧Ｖｑが検出電圧に達すると、ツェナーダイオードＺＤ１に逆電流が流れる。そして、トランジスタＱ３のエミッタ−ベース電圧ＶｅｂがトランジスタＱ３に電流が導通するためのしきい値を超えると、トランジスタＱ３はオン状態になる。
【００３３】
すると、トランジスタＱ３のコレクタ端子に電流が流れるため、トランジスタＱ２のベース端子に電流が流れずに、トランジスタＱ２はオフ状態になる。すると、抵抗Ｒ１を介して入力端子Ｔ１に接続されるコンデンサＣ１の充電が開始され、トランジスタＱ１のソース−ゲート電圧Ｖｓｇには、コンデンサＣ１の充電電圧が印加される。
【００３４】
そして、トランジスタＱ１のドレイン−ソース電圧Ｖｄｓは上昇し、トランジスタＱ１の出力電圧Ｖｑは降下する。そして、出力電圧Ｖｑは、ツェナーダイオードＺＤ１の検出電圧に満たない電圧となり、ツェナーダイオードＺＤ１は非導通状態となる。そして、トランジスタＱ３にコレクタ電流が流れず、トランジスタＱ３はオフ状態になる。
【００３５】
トランジスタＱ３がオフ状態になると、トランジスタＱ２のベース電流が流れ、トランジスタＱ２はオン状態になり、コンデンサＣ１の放電が始まる。そして、トランジスタＱ１のソース−ゲート電圧Ｖｓｇに分圧抵抗Ｒ１、Ｒ２により分圧された電圧が印加される。出力電圧ＶｑがツェナーダイオードＺＤ１の検出電圧に達するとツェナーダイードＺＤ１がオン状態になり、上述のような動作が働く。
【００３６】
ここで、図５、図６を用いて、上述の動作を詳しく説明する。特に図５は、本実施例のプレレギュレータ回路１と異なる回路における動作を示しており、詳しくは、プレレギュレータ回路１に設けられているコンデンサＣ１を外した際の動作を示している。後述する本実施例のプレレギュレータ回路１の動作説明は、これと比較しながら説明されている。
【００３７】
図５（ａ）、（ｂ）はコンデンサＣ１を設けていない場合における（ａ）電源回路１１に出力される出力電圧Ｖｏｕｔ、（ｂ）トランジスタＱ１のゲート電圧Ｖｇｇであり、図６（ａ）、（ｂ）はコンデンサＣ１を設けた場合における、（ａ）電源回路１１に出力される出力電圧Ｖｏｕｔ、（ｂ）トランジスタＱ１のゲート電圧Ｖｇｇを示している。
【００３８】
先ず、図５（ａ）、（ｂ）を参照して、コンデンサＣ１を設けていない場合を説明する。図５（ｂ）に示すように、トランジスタＱ１のゲート電圧ＶｇｇがＨｉｇｈとＬｏｗを繰り返している。ゲート電圧ＶｇｇにおけるＨｉｇｈ状態は、プレレギュレータ回路１において、出力電圧ＶｑがツェナーダイオードＺＤ１が導通する検出電圧に達し、トランジスタＱ３がオン状態に、トランジスタＱ２がオフ状態になることにより引き起こされた状態である。また、Ｌｏｗ状態は、出力電圧Ｖｑが、ツェナーダイオードＺＤ１が導通する検出電圧に満たない電圧となり、トランジスタＱ３がオフ状態に、トランジスタＱ２がオン状態になることにより引き起こされた状態である。
【００３９】
このような動作においては、トランジスタＱ１がオンオフ状態を繰り返し行うことによって、出力電圧Ｖｏｕｔも不安定になる。したがって、不安定な電圧を出力させない対策として、コンデンサＣ２を設け、トランジスタＱ１がオフ状態、つまり出力電圧Ｖｑが０になると放電し、補うことによって出力電圧Ｖｏｕｔを安定させるようにしている。コンデンサＣ２の容量を大きくすればするほど、出力電圧Ｖｏｕｔは安定する。しかし、コンデンサＣ２の容量を大きくしようとすれば、部品の大きさも大きくなるため、回路全体が大きくなってしまうおそれがある。または、限られたスペースに回路を収納させたい場合などは、できるだけ、部品を小さくする必要がある。
【００４０】
部品を小さくする、すなわちコンデンサＣ２の容量を小さくしてしまうと、図５（ａ）に示すように、出力電圧Ｖｏｕｔのリップルが大きくなる。この出力電圧Ｖｏｕｔのリップルが増大する理由としては、図５（ｂ）に示すように、トランジスタＱ１のソース−ゲート電圧Ｖｓｇが大きく上下するためである。その結果、ソース−ゲート電圧Ｖｓｇに依存するドレイン−ソース電圧Ｖｄｓも不安定となり、出力電圧Ｖｏｕｔのリップルが増大する。
【００４１】
したがって、本実施例においては、トランジスタＱ１のゲート端子とグランドＧＮＤの間にコンデンサＣ１を設けている。
【００４２】
次に、図６（ａ）、（ｂ）を参照して、コンデンサＣ１を設けた場合を説明する。図６（ｂ）に示すように、トランジスタＱ１のゲート電圧ＶｇｇはレベルＡからレベルＢへの推移、およびレベルＢからレベルＡへの推移を繰り返す。レベルＡでは出力電圧ＶｑがツェナーダイオードＺＤ１が導通する検出電圧に達し、トランジスタＱ３がオン状態に、トランジスタＱ２がオフ状態になり、コンデンサＣ１の充電が始まる。レベルＡからレベルＢへの推移の状況を説明すると、コンデンサＣ１が充電していくに従って、ゲート電圧Ｖｇｇが大きくなる状態を示し、レベルＢでコンデンサＣ１の充電が完了する。従って、ゲート電圧Ｖｇｇが大きくなる、つまりソース−ゲート電圧Ｖｓｇが小さくなることによって出力電圧Ｖｑは降下していき、レベルＢでは、出力電圧ＶｑはツェナーダイオードＺＤ１が導通する検出電圧に達しない電圧となり、ツェナーダイオードＺＤ１は非導通状態になる。
【００４３】
したがって、レベルＢではトランジスタＱ３はオフ状態に、トランジスタＱ２はオン状態になり、コンデンサＣ１の放電が始まる。レベルＢからレベルＡへの推移の状況を説明すると、コンデンサＣ１が放電していくに従って、ゲート電圧Ｖｇｇが小さくなる状態を示し、レベルＡでコンデンサＣ１の放電が完了し、トランジスタＱ１のソース−ゲート電圧Ｖｓｇに、分圧抵抗Ｒ１、Ｒ２により分圧された電圧が印加される。ツェナーダイオードＺＤ１の導通・非導通状態により、分圧抵抗Ｒ１、Ｒ２で生成される電圧を、コンデンサＣ１による充放電遅延を介してトランジスタＱ１のゲート制御を行えば、図５に示すコンデンサＣ１を設けていない場合と比較して、トランジスタＱ１のソース−ゲート電圧Ｖｓｇが大きく上下しなくなる。
【００４４】
このように、ソース−ゲート電圧Ｖｓｇを安定させるとドレイン−ソース電圧Ｖｄｓは安定し、図６（ａ）に示すように、出力電圧Ｖｏｕｔのリップルは減少し、安定した出力電圧Ｖｏｕｔを電源回路に印加させることができる。
【００４５】
したがって、本実施例のプレレギュレータ回路１は、入力電圧の上限が限られている電源回路の前部に挿入され、入力電圧が低いときは電圧降下のないスイッチとして働き、高い電圧が入力されたときは電圧リミッターとして働せることができる。
【００４６】
つまり、入力電圧が低いときは、損失ロスや駆動電流のロスを小さくすることができ、過電圧入力時は、電源回路に供給されない構成であるため、電源回路が破損する恐れはなくなる。また、電圧値を信頼性が確保できる電圧値まで降下させることができ、安定した入力電圧を電源に供給することができる。
【００４７】
また、安定した出力を得るために使用される部品としてコンデンサを使用しているが、小容量なコンデンサで実現することができる。そして、全体的な損失ロスを少なくすることができ、省電力化を実現することができる。
【００４８】
なお、上述した実施例は、説明を容易にするために、ゲート電圧Ｖｇｇがしきい値よりも下がると電流が導通し、オン状態になる半導体スイッチ素子であるＰチャネル型のＭＯＳＦＥＴを用いて説明をしたが、同様の動作をする半導体スイッチであれば、これに限定されるものではない。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施例である調整回路の形態を示す回路図である。
【図２】従来の調整回路の一例を示す回路図である。
【図３】従来の調整回路の一例を示す他の回路図である。
【図４】従来の調整回路の一例を示す他の回路図である。
【図５】図１の回路図からコンデンサＣ１を用いなかったときに検出される時間と電圧の関係を示す図解図である。（ａ）は、電源回路に出力される電圧の波形を示し、（ｂ）はトランジスタＱ１のソース−ゲート電圧Ｖｓｇの電圧の波形を示している。
【図６】図１の回路図を用いたときに検出される時間と電圧の関係を示す図解図である。（ａ）は、電源回路に出力される電圧の波形を示し、（ｂ）はトランジスタＱ１のソース−ゲート電圧Ｖｓｇの電圧の波形を示している。
【符号の説明】
【００５０】
１              …プレレギュレータ回路
Ｒ１、Ｒ２      …分圧抵抗
Ｑ１            …Ｐチャネル型ＭＯＳＦＥＴ
Ｃ１、Ｃ２      …コンデンサ
Ｑ２、Ｑ３      …ｎｐｎ型接合トランジスタ
ＺＤ１          …ツェナーダイオード
Ｔ１            …入力端子
Ｔ２            …出力端子
【図５】
2008198033.tif 000003
【図６】
2008198033.tif 000004
【図１】
2008198033.tif 000005
【図２】
2008198033.tif 000006
【図３】
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【図４】
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