(57)【要約】【課題】チップサイズを大きくすることなく、第１導電型ウェル領域と第２導電型電界緩和領域との接合での高耐圧を確保しつつ、ＯＮ電流の大きさを確保した半導体装置およびその製法を提供する。【解決手段】電界緩和を目的とした低濃度領域の内部に、反対導電型の領域を設ける。これにより、トレンチコーナー付近の電界集中が緩和され、耐圧を向上させることができる。【選択図】図１１
2008198631.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型のウェル領域と、
前記半導体基板における前記ウェル領域上に形成された第２導電型の第１の不純物領域と、
前記第１の不純物領域を貫通して前記半導体基板に形成され、前記ウェル領域に達するトレンチ領域と、
前記トレンチ領域内に形成されたゲート電極と、
前記ゲート電極の下面と前記半導体基板における前記トレンチ領域の底面との間に形成されたゲート絶縁膜と、
前記ゲート電極の側面と前記半導体基板における前記トレンチ領域の側面との間に形成された分離絶縁膜と、
前記半導体基板における前記第１の不純物領域上のうち前記ゲート電極の両側方に位置する部分に形成され、前記第１の不純物領域よりも不純物濃度の高い第２導電型のソース・ドレイン領域と、
前記半導体基板における前記第１の不純物領域内のうち前記ゲート電極の両側方に位置する部分に形成された第１導電型の第２の不純物領域とを備えている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の不純物領域は、前記第１の不純物領域に囲まれている、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体基板における前記第１の不純物領域内のうち前記ゲート電極の両側方に位置する部分に形成された第１導電型の第３の不純物領域をさらに備え、
前記第３の不純物領域は、前記第２の不純物領域を挟んで前記ゲート電極に対して反対側に、前記第２の不純物領域と離隔して形成されている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第３の不純物領域における第１導電型の不純物の濃度は、前記第２の不純物領域における第１導電型の不純物濃度以上である、半導体装置。
【請求項５】
請求項１から４のうちいずれか１項に記載の半導体装置において、
前記半導体基板における前記第１の不純物領域内のうち前記ゲート電極の両側方に位置する部分に形成された第２導電型の第４の不純物領域をさらに備え、
前記第４の不純物領域は、前記ゲート電極と前記第２の不純物領域との間に形成されている、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第４の不純物領域における第２導電型の不純物の濃度は、前記第１の不純物領域における第２導電型の不純物の濃度よりも高い、半導体装置。
【請求項７】
半導体基板に、第１導電型のウェル領域を形成する工程（ａ）と、
前記半導体基板における前記ウェル領域上に、第２導電型の第１の不純物領域を形成する工程（ｂ）と、
前記半導体基板に、前記第１の不純物領域を貫通して前記ウェル領域に達するゲート電極と、前記第１の不純物領域を貫通して前記ウェル領域に達するとともに前記ゲート電極の側面に接する分離絶縁膜と、前記ゲート電極の下面に接するゲート絶縁膜とを形成する工程（ｃ）と、
前記半導体基板における前記第１の不純物領域上のうち前記ゲート電極の両側方に位置する部分に、前記第１の不純物領域よりも不純物濃度の高い第２導電型のソース・ドレイン領域を形成する工程（ｄ）と、
前記半導体基板における前記第１の不純物領域内のうち前記ゲート電極の両側方に位置する部分に、第１導電型の第２の不純物領域を形成する工程（ｅ）とを備えている、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記第２の不純物領域は、前記第１の不純物領域に囲まれて形成される、半導体装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法において、
前記工程（ｃ）は、
前記半導体基板に、前記第１の不純物領域を貫通して前記ウェル領域に達するトレンチ領域を形成する工程（ｃ１）と、
前記半導体基板における前記トレンチ領域の底面上に前記ゲート絶縁膜を形成する工程（ｃ２）と、
前記ゲート絶縁膜上に、前記トレンチ領域の側面から離間して前記ゲート電極を形成する工程（ｃ３）と、
前記ゲート電極の側面と前記トレンチ領域の側面との間に、前記分離絶縁膜を形成する工程（ｃ４）とを備えている、半導体装置の製造方法。
【請求項１０】
請求項７又は８に記載の半導体装置の製造方法において、
前記工程（ｃ）は、
前記半導体基板に、前記第１の不純物領域を貫通して前記ウェル領域に達する分離用トレンチ領域を互いに離隔して形成する工程（ｃ５）と、
前記分離用トレンチ領域内にそれぞれ前記分離絶縁膜を形成する工程（ｃ６）と、
前記半導体基板における前記分離絶縁膜に挟まれた前記第１の不純物領域を貫通して電極用トレンチ領域を形成する工程（ｃ７）と、
前記電極用トレンチ領域の底面上に前記ゲート絶縁膜を形成する工程（ｃ８）と、
前記工程（ｃ８）の後に、前記電極用トレンチ領域内に前記ゲート電極を形成する工程（ｃ９）とを備えている、半導体装置の製造方法。
【請求項１１】
請求項７から１０のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）の後に、前記半導体基板における前記第１の不純物領域内のうち前記ゲート電極の両側方に位置する部分に、第１導電型の第３の不純物領域を形成する工程（ｆ）をさらに備え、
前記工程（ｆ）において、前記第３の不純物領域を、前記第２の不純物領域を挟んで前記ゲート電極に対して反対側に、前記第２の不純物領域と離隔して形成する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｆ）において、前記第３の不純物領域における第１導電型の不純物の濃度を、前記第２の不純物領域における第１導電型の不純物濃度以上とする、半導体装置の製造方法。
【請求項１３】
請求項７から１２のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）の後に、前記半導体基板における前記第１の不純物領域内のうち前記ゲート電極の両側方に位置する部分に、第２導電型の第４の不純物領域を形成する工程（ｇ）をさらに備え、
前記工程（ｇ）において、前記第４の不純物領域を、前記ゲート電極と前記第２の不純物領域との間に形成する、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｇ）において、前記第４の不純物領域における第２導電型の不純物の濃度を、前記第１の不純物領域における第２導電型の不純物の濃度よりも高くする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に高耐圧トランジスタにおいてチップサイズを大きくすることなく、ＯＮ電流の大きさを確保しながら接合領域の耐圧性能を高めた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、液晶モニター搭載のパーソナルコンピュータと、液晶テレビ及びＰＤＰ（Plasma Display Panel）に代表される薄型テレビとが広く普及するのに伴い、それらを駆動するための半導体素子に対する要求が高まってきている。特に、ＰＤＰパネルの輝度や液晶パネルの表示速度などの高性能化に対しては、高電圧下での動作が駆動系半導体素子に求められる。一方、セット製品の容積を小さくすること、および、１チップ当たりの単価を抑えることが要求されているので、チップ面積を小さくすることが求められている。故に、デバイスサイズを抑えながら高耐圧特性を高めるという相反する性能が駆動系半導体素子に求められる。
【０００３】
半導体素子の高耐圧性能を向上させるためには、接合領域の不純物濃度を薄くする、Ｎ＋層とＰ＋層との間を離す、不純物濃度の薄い領域の幅を出来るだけ大きくするなどの方策が考えられるが、このような方策をとればデバイスサイズが大きくなってしまう。素子を極力大きくせずに耐圧を保ち、かつチャネル電流経路の面積増大を図るためには、半導体基板に溝（トレンチ）を形成し、トレンチ内にゲート誘電体膜を介在させてゲート電極を埋め込んだ、いわゆるトレンチＭＯＳＦＥＴが有効である。高耐圧にするためには、通常の高耐圧用トランジスタでは、高電圧が印加されるドレイン側において、ドレイン拡散層の不純物濃度を低くし、かつ／又は、ドレインコンタクトとゲート電極との間を充分離している。トレンチＭＯＳＦＥＴでは、その構造上、上記ドレインコンタクトとゲート電極との間の距離を大きくしやすいため、高耐圧化に有利である。また、トレンチＭＯＳＦＥＴでは、高集積化が可能なので微細化の観点からも有利である。高耐圧用のトレンチＭＯＳＦＥＴの構造としては、例えば、トレンチより深い基板深部にドレイン不純物領域を形成してトレンチに隣接する基板表面部にソース不純物領域を形成した縦型と、トレンチを挟むように基板表面にソース不純物領域およびドレイン不純物領域を形成した横型とが存在する。以上のように、接合耐圧の確保とチップサイズが大きくならないこととを両立させながら高耐圧トランジスタを形成する方法が提案されている。
【０００４】
以下、図２７（ａ）〜（ｆ）を参照しながら、特許文献１に示されている高耐圧トランジスタを形成する方法について説明する。
【０００５】
図２７（ａ）に示すように、Ｐ型のシリコン基板２７１の表面に、リソグラフィー技術及び異方性エッチング技術を用いて、ゲート長に相当する幅で且つソース・ドレインのジャンクション深さ程度の深さを有する凹部２７２を形成する。
【０００６】
次に、ゲート電極とソース・ドレイン領域とを分離する絶縁層（酸化膜）を形成するために、図２７（ｂ）に示すように、シリコン基板２７１の表面及び凹部２７２の内側面に熱酸化を施して均一の厚さを有する酸化膜２７３を形成する。その後、図２７（ｃ）に示すように、酸化膜２７３のうち凹部２７２の底面の上に設けられた部分がなくなるまでエッチバックを行い、凹部２７２の側面上に酸化膜２７３を残存させる。
続いて図２７（ｄ）に示すように、ゲート酸化膜を形成するために、熱酸化を行って、凹部２７２の底面とシリコン基板２７１の上面とに酸化膜２７４を形成する。
【０００７】
次に、ゲート電極材料であるポリシリコン膜２７５を凹部２７２内に充填させるとともにシリコン基板２７１上の全面に堆積させ、図２７（ｅ）に示すように、ゲート電極となる部分だけにポリシリコン膜２７５が残るようにパターニングする。ポリシリコン膜２７５を注入用マスクとして用いてＮ型の不純物を低濃度でイオン注入して、凹部２７２の深さと同程度の深さまでソース・ドレインの低濃度層２７６、２７７を形成する。
【０００８】
次に、ポリシリコン膜２７５を注入用マスクとして用いてＮ型の不純物を高濃度でイオン注入してソース２７８とドレイン２７９とを形成する。
【０００９】
最後に、ポリシリコン膜２７５のうちシリコン基板２７１の表面より突出する部分をエッチングすることにより図２７（ｆ）に示すような高耐圧ＭＯＳトランジスタが形成される。
【００１０】
同様に以下、図２８（ａ）〜（ｅ）を参照しながら、特許文献２に示されている高耐圧トランジスタを形成する別の方法について説明する。
【００１１】
まず、必要に応じてＰウェルおよび分離領域等を形成した後、このＰウェルまたはＰ型半導体基板２８１にレジストまたは絶縁物からなるマスク層を形成し、このマスク層を用いてＰ型半導体基板２８１を所定深さまで異方性エッチングする。これにより、基板に所定深さをもつトレンチ２８２が形成される。図２８（ａ）にはレジスト２８３をマスクとしたトレンチ形成時のエッチング直後の素子断面を示している。
【００１２】
次に、レジスト２８３を除去後、図２８（ｂ）に示すように、閾値電圧調整用としてＰ型不純物のイオン注入を行う。このとき、基板に垂直な直線からθ傾いた斜め方向からイオンを注入する。このイオン注入では、注入角度を±θとして２回注入することにより、あるいはθの角度をつけて基板を回転させながら１回の注入を行うことにより、ＭＯＳＦＥＴに対して対称にイオンを注入する。これにより、常にイオンが注入されるトレンチ２８２の底面中央部のＰ型不純物濃度が最も高くなる。このトレンチ底面の中央部より外側のコーナー部及び側面は、斜めイオン注入のシャドウ効果により、チャネル内の不純物濃度がトレンチ底面の中央部より低くなる。
【００１３】
次に、図２８（ｃ）に示すように、例えば基板表面を熱酸化することにより、トレンチ２８２の内部及び周囲の基板表面に、数ｎｍから十数ｎｍ程度の厚さのゲート誘電体膜２８４を形成する。このとき、熱処理により高濃度領域２８５内の不純物が拡散することがあるが、注入角度θの最適化により高濃度領域２８５の端部がトレンチ２８２のコーナーに達しないようにすることができる。
【００１４】
次に、トレンチ内を完全に埋め込むように、ゲート電極材料、例えば不純物が添加されて導電化されたポリシリコンを厚く堆積し、これをエッチバックする。これにより図２８（ｄ）に示すように、トレンチ内にゲート電極２８６を埋め込むことができる。
【００１５】
最後に、ゲート電極２８６をトレンチ内に埋め込んだ状態でＮ型不純物を比較的に高濃度にイオン注入する。ここでのイオン注入ではＰ型半導体基板２８１に対して垂直に行うが、トレンチ２８２内のゲート電極２８６がマスクとして機能するためＮ型不純物はトレンチ底部に入っていかず、トレンチ周囲の基板表面にＮ型のソース２８７・ドレイン２８８が形成される。以上により図２８（ｅ）に示すような高耐圧ＭＯＳトランジスタが形成される。
【特許文献１】特開平８−１８０４２号公報
【特許文献２】特開２００３−１７９２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
高耐圧トランジスタの素子動作時にはドレイン領域とゲート電極との間、および、ドレイン領域と基板との間には数十ボルトから百ボルト超の電圧差がかかる。このときドレイン領域とゲート電極との接合部分、および、ドレイン領域と基板との間には空乏層が拡がり、耐圧を確保しようとする。この空乏層領域を広げるためにプレーナ型の高耐圧トランジスタでは、チャネルとドレインとの間に低濃度領域を設けてその低濃度領域を横に広くとる、もしくは、その低濃度領域の濃度をさらに低くするなどの手法がとられる。しかしながら、半導体集積回路の微細化が進みドレイン領域幅、低濃度領域幅、および、ゲートとドレインとの間の距離が小さくなってしまうと、高電圧に伴う高い電界強度を緩和するために十分な空乏層幅を確保することが難しくなる。高電圧になればなるほど相応の空乏層幅を確保しなければならないが、同じ接合形状のままでは電圧印加に対して空乏層幅の伸びが追いつかず耐圧が確保出来ないためにデバイスの破壊が起こる。
【００１７】
一方、トレンチゲート型の高耐圧トランジスタにおいては、チャネルと低濃度領域とドレイン領域とを基板に対してほぼ垂直方向に形成し、空乏層の伸びを垂直方向に稼ぐためにチップの水平方向における大きさを大きくとらなくてもよい。よって、チップ面積の拡大を防ぐことができる。しかしながら、昨今の高電圧印加の要請に対しては、その構造上電界強度の集中にともなってデバイス破壊を起こす例も見られている。即ち、ドレイン領域に高電圧を印加した際に、トレンチコーナー付近を中心とした領域において電圧変化が大きくなり、電界強度が大きくなる。低濃度領域の垂直方向の幅の取り方や濃度設定などにより電界集中をある程度緩和できるが、構造的にコーナー付近に電界強度が大きくなることを回避することは難しい。
【００１８】
前記に鑑み、本発明は、チップサイズを大きくすることなく接合領域の高耐圧を確保した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本願発明者らは、デバイスシミュレーションを用いて不純物分布と電界強度の緩和及びＯＮ電流の関係を種々検討した結果、電界緩和領域である低濃度の不純物領域に反対導電型の低濃度の不純物領域を設けることにより、電界強度が緩和され、耐圧が向上し、かつＯＮ電流の確保も出来るという知見を得た。本発明はこの知見に基づく。
【００２０】
本発明の半導体装置は、半導体基板に形成された第１導電型のウェル領域と、半導体基板におけるウェル領域上に形成された第２導電型の第１の不純物領域と、第１の不純物領域を貫通して半導体基板に形成され、ウェル領域に達するトレンチ領域と、トレンチ領域内に形成されたゲート電極と、ゲート電極の下面と半導体基板におけるトレンチ領域の底面との間に形成されたゲート絶縁膜と、ゲート電極の側面と半導体基板におけるトレンチ領域の側面との間に形成された分離絶縁膜と、半導体基板における第１の不純物領域上のうちゲート電極の両側方に位置する部分に形成され、第１の不純物領域よりも不純物濃度の高い第２導電型のソース・ドレイン領域と、半導体基板における第１の不純物領域内のうちゲート電極の両側方に位置する部分に形成された第１導電型の第２の不純物領域とを備えている。
【００２１】
上記構成により、ポテンシャルが第２導電型の第１の不純物領域内に拡がるので、電界強度が緩和され高電界領域の発生が緩和される。よって、高耐圧性能を向上させることができる。
【００２２】
本発明の半導体装置では、第２の不純物領域は、第１の不純物領域に囲まれていることが好ましい。
【００２３】
本発明の半導体装置では、半導体基板における第１の不純物領域内のうちゲート電極の両側方に位置する部分に形成された第１導電型の第３の不純物領域をさらに備え、第３の不純物領域は、第２の不純物領域を挟んでゲート電極に対して反対側に、第２の不純物領域と離隔して形成されていることが好ましい。そして、この場合、第３の不純物領域における第１導電型の不純物の濃度は、第２の不純物領域における第１導電型の不純物濃度以上であることが好ましい。
【００２４】
上記構成により、第２導電型の第１の不純物領域と第１導電型のウェル領域との接合付近に集まっていたポテンシャル面は、ドレイン領域へ拡がる。これにより、高耐圧性能をさらに向上させたトランジスタをつくることができる。
【００２５】
本発明の半導体装置では、半導体基板における第１の不純物領域内のうちゲート電極の両側方に位置する部分に形成された第２導電型の第４の不純物領域をさらに備え、第４の不純物領域は、ゲート電極と第２の不純物領域との間に形成されていることが好ましい。そして、この場合、第４の不純物領域における第２導電型の不純物の濃度は、第１の不純物領域における第２導電型の不純物の濃度よりも高いことが好ましい。
【００２６】
上記構成により、第１導電型の第２の不純物領域を設けたことによりＯＮ電流の低下を招来した場合であっても、ＯＮ電流を確保することができる。
【００２７】
本発明の半導体装置の製造方法は、半導体基板に、第１導電型のウェル領域を形成する工程（ａ）と、半導体基板におけるウェル領域上に、第２導電型の第１の不純物領域を形成する工程（ｂ）と、半導体基板に、第１の不純物領域を貫通してウェル領域に達するゲート電極と、第１の不純物領域を貫通してウェル領域に達するとともにゲート電極の側面に接する分離絶縁膜と、ゲート電極の下面に接するゲート絶縁膜とを形成する工程（ｃ）と、半導体基板における第１の不純物領域上のうちゲート電極の両側方に位置する部分に、第１の不純物領域よりも不純物濃度の高い第２導電型のソース・ドレイン領域を形成する工程（ｄ）と、半導体基板における第１の不純物領域内のうちゲート電極の両側方に位置する部分に、第１導電型の第２の不純物領域を形成する工程（ｅ）とを備えている。
【００２８】
本発明の半導体装置の製造方法では、第１導電型の第２の不純物領域を形成する。これにより、ポテンシャルが第２導電型の第１の不純物領域内に拡がるので、電界強度が緩和され高電界領域の発生が緩和される。よって、高耐圧性能を向上させることができる。
【００２９】
本発明の半導体装置の製造方法では、工程（ｅ）において、第２の不純物領域は、第１の不純物領域に囲まれて形成されることが好ましい。
【００３０】
後述の好ましい実施形態では、工程（ｃ）は、半導体基板に、第１の不純物領域を貫通してウェル領域に達するトレンチ領域を形成する工程（ｃ１）と、半導体基板におけるトレンチ領域の底面上にゲート絶縁膜を形成する工程（ｃ２）と、ゲート絶縁膜上に、トレンチ領域の側面から離間してゲート電極を形成する工程（ｃ３）と、ゲート電極の側面とトレンチ領域の側面との間に、分離絶縁膜を形成する工程（ｃ４）とを備えている。
【００３１】
後述の別の好ましい実施形態では、工程（ｃ）は、半導体基板に、第１の不純物領域を貫通してウェル領域に達する分離用トレンチ領域を互いに離隔して形成する工程（ｃ５）と、分離用トレンチ領域内にそれぞれ分離絶縁膜を形成する工程（ｃ６）と、半導体基板における分離絶縁膜に挟まれた第１の不純物領域を貫通して電極用トレンチ領域を形成する工程（ｃ７）と、電極用トレンチ領域の底面上にゲート絶縁膜を形成する工程（ｃ８）と、工程（ｃ８）の後に、電極用トレンチ領域内にゲート電極を形成する工程（ｃ９）とを備えている。
【００３２】
本発明の半導体装置の製造方法では、工程（ｄ）の後に、半導体基板における第１の不純物領域内のうちゲート電極の両側方に位置する部分に、第１導電型の第３の不純物領域を形成する工程（ｆ）をさらに備え、工程（ｆ）において、第３の不純物領域を、第２の不純物領域を挟んでゲート電極に対して反対側に、第２の不純物領域と離隔して形成することが好ましい。そして、この場合、工程（ｆ）において、第３の不純物領域における第１導電型の不純物の濃度を、第２の不純物領域における第１導電型の不純物濃度以上とすることが好ましい。
【００３３】
上記のような濃度分布とすることにより、第２導電型の第１の不純物領域と第１導電型のウェル領域との接合付近に集まっていたポテンシャル面をドレイン領域へ拡げることができる。これにより、高耐圧性能をさらに向上させたトランジスタをつくることができる。
【００３４】
本発明の半導体装置の製造方法では、工程（ｄ）の後に、半導体基板における第１の不純物領域内のうちゲート電極の両側方に位置する部分に、第２導電型の第４の不純物領域を形成する工程（ｇ）をさらに備え、工程（ｇ）において、第４の不純物領域を、ゲート電極と第２の不純物領域との間に形成することが好ましい。そして、この場合、工程（ｇ）において、第４の不純物領域における第２導電型の不純物の濃度を、第１の不純物領域における第２導電型の不純物の濃度よりも高くすることが好ましい。
【００３５】
上記の製造方法により、第１導電型の第２の不純物領域を設けたことによりＯＮ電流の低下を招来した場合であっても、ＯＮ電流を確保することができる。
【００３６】
なお、第１導電型はＰ型およびＮ型のうちの一方を意味し、第２導電型はＰ型およびＮ型のうちの他方を意味する。具体的には、第１導電型がＰ型であるときには第２導電型はＮ型であり、第１導電型がＮ型であるときには第２導電型はＰ型である。
【発明の効果】
【００３７】
本発明に係る半導体装置の製造方法によると、チップサイズを大きくすることなしに、トレンチコーナー廻りの電界強度を緩和することによりドレイン・ウェル間の接合耐圧を高め、かつＯＮ電流も確保した高耐圧トランジスタを実現することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００３９】
《発明の実施形態１》
以下、本発明の実施形態１にかかる半導体装置の製造方法について、図１〜図１１を参照しながら説明する。
【００４０】
まず図１に示すように、Ｐ型のシリコン基板（半導体基板）１上にＰ型不純物のイオン注入工程と公知技術の熱拡散等の工程とによりＰウェル領域（第１導電型のウェル領域）２を形成し（工程（ａ））、隣り合うトランジスタ間の所望の位置に分離領域３を形成する。分離領域３を形成する際には、まず分離領域３を形成する位置よりも下の領域にＰ型チャネルストッパ領域４を形成し、次にシリコン基板１の上面からＰ型チャネルストッパ領域４までの領域に公知のトレンチ技術と酸化膜の埋め込み技術等とを用いて分離領域３を形成する。
【００４１】
次に図２に示すように、例えば、シリコン基板１の全面に数ＭｅＶの高エネルギー注入でＮ型不純物イオン５１を注入し、公知技術の熱拡散を行うことによって、図３に示すＮ型電界緩和領域（第２導電型の第１の不純物領域）５を形成する（工程（ｂ））。Ｎ型電界緩和領域５とＰウェル領域２との接合面は、分離領域３の底面より深い位置にあり、Ｐ型チャネルストッパ領域４の底面よりも浅い位置にある。ここで、Ｎ型電界緩和領域５におけるＮ型不純物の濃度が例えば４×１０１６／ｃｍ３となるように、Ｎ型不純物イオンを注入することが好ましい。なお、本実施形態では分離領域３を形成した後にＮ型電界緩和領域５を形成したが、Ｎ型電界緩和領域５を形成する前に分離領域３を形成してもよい。例えば、まずＰウェル領域２の上にエピタキシャル成長によりＮ型電界緩和領域５を形成し、その後上記した形成方法を用いてＰ型チャネルストッパ領域４と分離領域３とを形成してもよい。
【００４２】
次に図４に示すように、シリコン基板１上の全面にシリコン窒化膜からなる保護膜８２を形成した後、保護膜８２及びシリコン基板１の一部をエッチングすることにより、Ｎ型電界緩和領域５を貫通しＰウェル領域２に到達するトレンチ領域６を形成する（工程（ｃ１））。このとき、トレンチ領域６のトレンチ幅を例えば２μｍとし、トレンチ領域６のトレンチ深さを例えば５μｍとすることが好ましい。このトレンチ領域６内には、後述の工程において、ゲート絶縁膜、分離絶縁膜およびゲート電極が形成される。
【００４３】
次に図５に示すように、保護膜８２を酸化防止マスクにして、シリコン基板１におけるトレンチ領域６内に露出している表面を熱酸化法によって選択酸化することによって、トレンチ領域６の底面および内側面に犠牲酸化膜７１を形成する。酸化条件としては、例えば、酸素雰囲気下で、温度を１０００℃とし、時間を２０分とすることが好ましい。続いて、保護膜８２をイオン注入マスクにして、シリコン基板１におけるトレンチ領域６の底面よりも下方、例えばトレンチ領域６の底面から深さ数十ｎｍの所に、Ｐ型不純物イオン８１を注入する。このときの注入条件としては、例えば、Ｐ型不純物イオン８１をボロンとし、注入エネルギーを９０ keV とし、注入量を２×１０１１／ｃｍ２とすることが好ましい。
【００４４】
次に図６に示すように、犠牲酸化膜７１を除去した後、保護膜８２を酸化防止マスクにして、シリコン基板１におけるトレンチ領域６内に露出している表面を熱酸化法によって選択酸化することによって、トレンチ領域６の底面および内側面にシリコン酸化膜からなるゲート絶縁膜７を形成する（工程（ｃ２））。このとき、熱酸化時における熱処理によってＰ型不純物イオン８１が活性化されて、シリコン基板１におけるトレンチ領域６の下方にＰ型チャネル領域８が形成される。ここで、酸化条件としては、例えば、酸素雰囲気下で、温度を１０００℃とし、時間を２０分とすることが好ましく、さらには、ゲート絶縁膜の膜厚が９０ｎｍとなるように酸化条件を設定することが好ましい。
【００４５】
次に図７に示すように、トレンチ領域６内の底面上に形成されたゲート絶縁膜７上にポリシリコンからなるゲート電極９を、トレンチ領域６内の側面上に形成されたゲート絶縁膜７から離隔するように形成する（工程（ｃ３））。具体的には、まず、シリコン基板１上の全面に、トレンチ領域６内を充填する膜厚でポリシリコン膜を形成する。その後、ポリシリコン膜をパターニングすることによりゲート電極９を形成する。このとき、ゲート電極９のゲート長は例えば１μｍで形成される。
【００４６】
次に図８に示すように、トレンチ領域６内におけるゲート電極９の側面とトレンチ領域６の側面との間の隙間に分離絶縁膜１０を形成する（工程（ｃ４））。具体的には、例えばシリコン基板１上の全面にシリコン酸化膜を形成した後、エッチバック法によって保護膜８２上及びゲート電極９上のシリコン酸化膜をエッチング除去することにより分離絶縁膜１０を形成する。または、保護膜８２を酸化防止マスクにして、シリコン基板１におけるトレンチ領域６内の側面を熱酸化法によって選択酸化することによって、分離絶縁膜１０を形成する。酸化条件としては、酸素雰囲気下で、温度を１０００℃とし、時間を１５０分とすることが好ましい。ここで、分離絶縁膜１０は、トレンチ領域６の側面に形成されていたゲート絶縁膜７を含んで図示している。その後、保護膜８２を除去する。
【００４７】
次にＰ型フローティング領域（第１導電型の第２の不純物領域）を形成するためにＮ型電界緩和領域５内にＰ型不純物イオン１１１を注入する。具体的には、図９に示すように、まず、シリコン基板１上に、Ｎ型電界緩和領域５にＰ型フローティング領域を形成するための開口を有するフォトレジスト１１２を形成する。次に、フォトレジスト１１２をマスクにして、シリコン基板１におけるＮ型電界緩和領域５内の下部にＰ型不純物イオン１１１をイオン注入する。このとき、Ｐ型不純物イオン（例えばボロン）１１１の注入条件としては、注入エネルギーを数ＭｅＶとし、注入量を２×１０１２／ｃｍ２とすることが好ましい。注入量に関しては、後述の工程においてＰ型不純物イオン１１１を熱拡散させてＰ型フローティング領域を形成したときに、Ｎ型電界緩和領域５の中にＰ型フローティング領域が形成できるようにＰ型不純物イオン１１１の注入量を設定することが好ましい。
【００４８】
次に、フォトレジスト１１２を除去した後、Ｎ型ソース・ドレイン領域（第２導電型のソース・ドレイン領域）を形成するために、図１０に示すようにシリコン基板１におけるＮ型電界緩和領域５内の上部にＮ型不純物イオン１２１をイオン注入する。注入条件としては、例えば、Ｎ型不純物イオン１２１をヒ素とし、注入エネルギーを３０ｋｅＶとし、注入量を５×１０１５／ｃｍ２とすることが好ましい。
【００４９】
最後にＰ型不純物イオン１１１とＮ型不純物イオン１２１とに対して熱拡散を施し、Ｐ型不純物イオン１１１とＮ型不純物イオン１２１を活性化及び拡散させる。これにより、図１１に示すように、ゲート電極９の両側方に位置するＮ型電界緩和領域５上に、Ｎ型電界緩和領域５よりも不純物濃度の高いＮ型ソース・ドレイン領域１２が形成される（工程（ｄ））と共に、ゲート電極９の両側方に位置するＮ型電界緩和領域５内にＰ型フローティング領域１１が形成される（工程（ｅ））。このときの熱拡散条件としては、例えば、温度を９００℃とし、拡散時間を５０分とすることが好ましい。これにより、本実施形態にかかる半導体装置を作製することができる。
【００５０】
すなわち、本実施形態にかかる半導体装置では、基板１とＰウェル領域２とＮ型電界緩和領域５とがこの順に積層されており、基板１には、隣り合うトランジスタ間に分離領域３，３が形成されている。また、本実施形態にかかる半導体装置は、Ｎ型ソース・ドレイン領域１２，１２およびゲート電極９を有している。ゲート電極９はＰウェル領域２に達するようにＮ型電界緩和領域５を貫通して設けられたトレンチ領域６内のゲート絶縁膜７上に形成されており、Ｎ型ソース・ドレイン領域１２，１２はゲート電極９を挟むようにＮ型電界緩和領域５の上部に設けられている。従って、Ｎ型電界緩和領域５は、上部に設けられたＮ型ソース・ドレイン領域１２，１２と下部に設けられたＰウェル領域２に挟まれている。そして、Ｎ型電界緩和領域５内における分離絶縁膜１０から離隔した位置にＰ型フローティング領域１１が設けられている。
【００５１】
以上、本実施形態にかかる半導体装置では、不純物濃度が例えば１×１０２０／ｃｍ３オーダーのＮ型ソース・ドレイン領域１２，１２が形成され、Ｎ型ソース・ドレイン領域１２，１２の下に例えば３×１０１６／ｃｍ３のＮ型電界緩和領域５が形成され、Ｎ型電界緩和領域５の中に例えば２×１０１６／ｃｍ３のＰ型フローティング領域１１が形成されている。この構成により、Ｐ型フローティング領域をもたない従来構造に比べて、ドレイン領域１２に高電圧を印加した場合の接合耐圧を７％程度高めることが出来る。接合はＮ型電界緩和領域５とＰウェル領域２との間の接合のことであり、従来構造ではポテンシャルがこの接合面に対して平行に分布し、電界が接合面に発生する。しかしながら、本実施形態にかかる半導体装置にはＰ型フローティング領域１１が存在しているので、ポテンシャルはＰ型フローティング領域１１内に拡がる。そのため、接合面付近に分布していたポテンシャルをドレイン方向に移動させることができるため、従来構造よりも耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００５２】
また、以上ではＮチャネルトランジスタについて示したが、Ｐチャネルトランジスタについても上記の方法により接合耐圧を高めることが出来る。このようなＰチャネルトランジスタを製造する際には、分離領域、保護酸化、ゲート絶縁膜、分離絶縁膜の形成、ゲート電極形成および熱酸化の条件を上記記載と同じままとし、注入する不純物種をＮ型とＰ型とで入れ替えればよい。すなわち、Ｎ型ウェル領域を形成する際にはリンを用い、Ｎ型チャネルストッパ領域を形成する際にはリンを用い、Ｎ型チャネル領域を形成する際にはリンを用い、Ｐ型電界緩和領域を形成する際にはボロンを用い、Ｎ型フローティング領域を形成する際にはリンを用い、Ｐ型ソース・ドレイン領域を形成する際にはボロンを用いる。このようなＰチャネルトランジスタでも、従来のＰチャネルトランジスタよりも耐圧向上を確保することができる。具体的には、従来のＰチャネルトランジスタでは、Ｐ型電界緩和領域とＮウェル領域との接合面周辺においてポテンシャルが接合面に対して平行に分布し、その結果、接合面に電界が集中している。しかし、本実施形態にかかるＰチャネルトランジスタでは、Ｎ型フローティング領域が存在するので、Ｎ型フローティング領域内部にポテンシャルが拡がり、接合面付近に分布していたポテンシャルはドレイン方向に移動する。よって、従来構造よりも耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００５３】
《発明の実施形態２》
実施形態２にかかる半導体装置は、上記実施形態１にかかる半導体装置と略同一の構成を有している。しかし、本実施形態と上記実施形態１とでは、分離絶縁膜を形成する方法が相異なる。以下では、図１２〜図１８を用いて本実施形態にかかる半導体装置の製造方法を示す。
【００５４】
まず実施形態１で説明した図１〜図３の工程を行う。
【００５５】
次に図１２に示すように、シリコン基板１上の全面にシリコン窒化膜からなる保護膜１４１を形成した後、保護膜１４１のうちゲート電極とソース・ドレイン領域とを分離する部分及びシリコン基板１の一部分をエッチングすることにより、Ｎ型緩和領域５を貫通しＰウェル領域２に到達する第１トレンチ領域（分離用トレンチ領域）１３，１３を形成する（工程（ｃ５））。このとき、第１トレンチ領域１３、１３は、トレンチ幅を例えば０．５μｍとし、トレンチ深さを例えば５μｍとし、ゲート電極を形成する領域の幅（例えば１μｍ）だけ離隔して形成する。
【００５６】
次に図１３に示すように、第１トレンチ領域１３内に分離絶縁膜１４を形成する（工程（ｃ６））。具体的には、例えばシリコン基板１上の全面にシリコン酸化膜を形成した後、エッチバック法によって保護膜１４１上のシリコン酸化膜をエッチング除去することにより分離絶縁膜１４を形成する。または、保護膜１４１を酸化防止マスクにして、シリコン基板１における第１トレンチ領域１３内の側面を熱酸化法によって選択酸化することによって、シリコン酸化膜からなる分離絶縁膜１４を形成する。酸化条件としては、酸素雰囲気下で、温度を１０００℃とし、時間を１５０分とすることが好ましい。その後、図１４に示すように、保護膜１４１を除去する。
【００５７】
次に図１５に示すように、シリコン基板１上に、Ｎ型電界緩和領域５上を覆うとともに分離絶縁膜１４、１４に挟まれた後の工程でゲート電極を形成する領域上に開口を有するフォトレジスト１５１を形成する。その後、フォトレジスト１５１をマスクにして、シリコン基板１のＮ型電界緩和領域５のうち分離絶縁膜１４、１４に挟まれている部分をエッチングしてＰウェル領域２に到達する第２トレンチ領域（電極用トレンチ領域）１５を形成する（工程（ｃ７））。このとき、第２トレンチ領域１５の深さは、第１トレンチ領域１３のトレンチ深さと同じく５μｍとする。これにより、第２トレンチ領域１５はトレンチ幅が例えば１μｍで形成され、底面が分離絶縁膜１４の底面とほぼ同じ位置となる。
【００５８】
次に図１６に示すように、フォトレジスト１５１を除去した後、熱酸化により第２トレンチ領域１５の底面及びＮ型電界緩和領域５の上面に犠牲酸化膜１６１を形成する。このときの酸化条件としては、例えば、酸素雰囲気下で、温度を１０００℃とし、時間を２０分とすることが好ましく、また、犠牲酸化膜の膜厚を８０ｎｍとすることが好ましい。このとき、第２トレンチ領域１５の底面には犠牲酸化膜１６１が成長するが、第２トレンチ領域１５の側面では既に分離絶縁膜１４が形成されているので酸化膜の膜厚はあまり増えない。続いて、第２トレンチ領域１５の底面よりも下の部分、例えば数十ｎｍの深さのところに、Ｐ型不純物イオン１７１を注入する。このときの注入条件としては、例えば、Ｐ型不純物イオン１７１をボロンとし、注入エネルギーを９０ｋｅＶとし、注入量を２×１０１１／ｃｍ２とすることが好ましい。
【００５９】
次に図１７に示すように、犠牲酸化膜１６１を除去した後、シリコン基板１における第２トレンチ領域１５内及びＮ型電界緩和領域５上を熱酸化法によって選択酸化することによって、第２トレンチ領域１５の底面およびＮ型電界緩和領域５上にシリコン酸化膜からなるゲート絶縁膜１６を形成する（工程（ｃ８））。このとき、熱酸化時における熱処理によってＰ型不純物イオン１７１が活性化されて、図１８に示すようにシリコン基板１における第２トレンチ領域１５の下方にＰ型チャネル領域１７が形成される。このときの酸化条件としては、例えば、酸素雰囲気下で、温度を１０００℃とし、時間を２０分とすることが好ましく、ゲート酸化膜厚を９０ｎｍとすることが好ましい。
【００６０】
次に図１８に示すように、第２トレンチ領域１５内の底面上に形成されたゲート絶縁膜１６上にポリシリコンからなるゲート電極１８を形成する（工程（ｃ９））。具体的には、まず、シリコン基板１上の全面に、第２トレンチ領域１５内を充填する膜厚でポリシリコン膜を形成する。その後、ポリシリコン膜をパターニングすることにより第２トレンチ領域１５内にゲート電極１８を形成する。このとき、ゲート電極１８のゲート長は例えば１μｍで形成される。その後、Ｎ型電界緩和領域５上のゲート絶縁膜１６は除去する。
【００６１】
以後の工程は、実施形態１の図９以後の説明と同じであるので省略する。
【００６２】
以上、本実施形態によると、実施形態１と同じく、不純物濃度が例えば１×１０２０／ｃｍ３オーダーのＮ型ソース・ドレイン領域１２，１２が形成されており、Ｎ型ソース・ドレイン領域１２，１２の下に例えば３×１０１６／ｃｍ３のＮ型電界緩和領域５が形成されており、Ｎ型電界緩和領域５の中に例えば２×１０１６／ｃｍ３のＰ型フローティング領域１１が形成されている。この構成により、Ｐ型フローティング領域をもたない従来構造に比べて、ドレイン領域１２に高電圧を印加した場合の接合耐圧を７％程度高めることが出来る。接合はＮ型電界緩和領域５とＰウェル領域２との間の接合のことであり、従来構造ではポテンシャルがこの接合に対して平行に分布し、電界が接合面に発生する。しかしながら、本実施形態にかかる半導体装置にはＰ型フローティング領域１１が存在しているので、ポテンシャルはＰ型フローティング領域１１内に拡がる。そのため、接合面付近に分布していたポテンシャルをドレイン方向に移動させることができるため、従来構造よりも耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００６３】
また、以上ではＮチャネルトランジスタについて示したが、Ｐチャネルトランジスタについても上記の方法により接合耐圧を高めることが出来る。このようなＰチャネルトランジスタを製造する際には、分離領域、保護酸化、ゲート絶縁膜、分離絶縁膜の形成、ゲート電極形成および熱酸化の条件を上記記載と同じままとし、注入する不純物種をＮ型とＰ型とで入れ替えればよい。すなわち、Ｎウェル領域を形成する際にはリンを用い、Ｎ型チャネルストッパ領域を形成する際にはリンを用い、Ｎ型チャネル領域を形成する際にはリンを用い、Ｐ型電界緩和領域を形成する際にはボロンを用い、Ｎ型フローティング領域を形成する際にはリンを用い、Ｐ型ソース・ドレイン領域を形成する際にはボロンを用いる。このようなＰチャネルトランジスタでも、従来のＰチャネルトランジスタよりも耐圧向上を確保することができる。具体的には、従来のＰチャネルトランジスタでは、Ｐ型電界緩和領域とＮウェル領域との接合面周辺においてポテンシャルが接合面に対して平行に分布し、その結果、接合面に電界が集中している。しかし、本実施形態にかかるＰチャネルトランジスタでは、Ｎ型フローティング領域が存在するので、Ｎ型フローティング領域内部にポテンシャルが拡がり、接合面付近に分布していたポテンシャルはドレイン方向に移動する。よって、従来構造よりも耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００６４】
《発明の実施形態３》
実施形態３にかかる半導体装置には、実施形態１にかかる半導体装置とは異なり、第１Ｐ型フローティング領域（第１導電型の第２の不純物領域）および第２Ｐ型フローティング領域（第１導電型の第３の不純物領域）が存在している。図１９〜図２２を用いて本実施形態にかかる半導体装置の製造方法を以下に示す。
【００６５】
まず実施形態１で説明した図１〜図８の工程を行う。
【００６６】
次に図１９に示すように、シリコン基板１上に、Ｎ型電界緩和領域５に第１Ｐ型フローティング領域を形成するための開口を有するフォトレジスト１１２を形成する。次に、フォトレジスト１１２をマスクにして、シリコン基板１におけるＮ型電界緩和領域５内の下部にＰ型不純物イオン１９１をイオン注入する。このとき、Ｐ型不純物イオン（例えばボロン）１９１の注入条件としては、注入エネルギーを数ＭｅＶとし、注入量を２×１０１２／ｃｍ２とすることが好ましい。
【００６７】
次に図２０に示すように、フォトレジスト１１２を除去した後、シリコン基板１上に、Ｎ型電界緩和領域５に第２Ｐ型フローティング領域を形成するための開口を有するフォトレジスト１３２を形成する。次に、フォトレジスト１３２をマスクにして、シリコン基板１におけるＮ型電界緩和領域５内の下部にＰ型不純物イオン２０１をイオン注入する。このとき、Ｐ型不純物イオン（例えばボロン）２０１の注入条件としては、注入エネルギーを数ＭｅＶとし、注入量はＰ型不純物イオン１９１の注入量と同じか又は多い量（例えば３×１０１２／ｃｍ２）にすることが好ましい。さらに、Ｐ型不純物イオン１９１を注入した位置よりも分離領域３に近い側に、すなわちＰ型不純物イオン１９１を挟んでゲート電極９に対して反対側に、Ｐ型不純物イオン２０１を注入することが好ましい。
【００６８】
次に図２１に示すように、フォトレジスト１１２を除去した後、ソース及びドレイン領域を形成するために、シリコン基板１におけるＮ型電界緩和領域５内の上部にＮ型不純物イオン１２１をイオン注入する。注入条件としては、例えば、Ｎ型不純物イオン１２１をヒ素とし、注入エネルギーを３０ｋｅＶとし、注入量を５×１０１５／ｃｍ２とすることが好ましい。
【００６９】
最後にＰ型不純物イオン１９１，２０１およびＮ型不純物イオン１２１に対して熱拡散を施し、Ｐ型不純物イオン１９１，２０１およびＮ型不純物イオン１２１を活性化および拡散させる。これにより、図２２に示すように、ゲート電極９の両側方に位置するＮ型電界緩和領域５上に、Ｎ型電界緩和領域５よりも不純物濃度の高いＮ型ソース・ドレイン領域１２が形成されると共に、ゲート電極９の両側方に位置するＮ型電界緩和領域５内に第１および第２Ｐ型フローティング領域１９、２０が形成される（工程（ｆ））。このときの熱拡散条件としては、例えば、温度を９００℃とし、拡散時間を５０分とすることが好ましい。
【００７０】
以上説明したように、本実施形態にかかる半導体装置では、上記実施形態１にかかる半導体装置とは異なり、Ｎ型電界緩和領域５内に第１Ｐ型フローティング領域１９および第２Ｐ型フローティング領域２０が形成されている。第２Ｐ型フローティング領域２０は第１Ｐ型フローティング領域１９よりも分離領域３に近い側、すなわち第１Ｐ型フローティング領域１９を挟んでゲート電極９に対して反対側に形成されており、また、第２Ｐ型フローティング領域２０は第１Ｐ型フローティング領域１９に比べて同等以上の不純物濃度を有している。Ｎ型電界緩和領域５は、上部に設けられたＮ型ソース・ドレイン領域１２，１２と下部に設けられたＰウェル領域２に挟まれている。
【００７１】
以上、本実施形態によると、不純物濃度が例えば１×１０２０／ｃｍ３オーダーのＮ型ソース・ドレイン領域１２，１２が形成されており、Ｎ型ソース・ドレイン領域１２，１２の下に例えば３×１０１６／ｃｍ３のＮ型電界緩和領域５が形成されており、Ｎ型電界緩和領域５の中に例えば１×１０１６／ｃｍ３の第１Ｐ型フローティング領域１９がゲート電極９側に形成されており、加えて同じＮ型電界緩和領域５の中に例えば３×１０１６／ｃｍ３の第２Ｐ型フローティング領域２０が分離領域３側に形成されている。この構成により、Ｐ型フローティング領域をもたない従来構造に比べて、ドレイン領域１２に高電圧を印加した場合の接合耐圧を７％程度高めることが出来る。接合はＮ型電界緩和領域５とＰウェル領域２との間の接合のことであり、従来構造ではポテンシャルがこの接合に対して平行に分布し、電界が接合面に発生する。しかしながら、本実施形態にかかる半導体装置には２つのＰ型フローティング領域１９，２０が存在しており、かつ第２Ｐ型フローティング領域２０におけるＰ型不純物イオンの濃度が第１Ｐ型フローティング領域１９におけるＰ型不純物イオンの濃度に対して同等以上で、ポテンシャルは第１および第２Ｐ型フローティング領域１９，２０内に拡がる。これにより、接合面付近に分布していたポテンシャルをドレイン方向に移動させることができるため、従来構造よりも大幅に耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００７２】
また、以上ではＮチャネルトランジスタについて示したが、Ｐチャネルトランジスタについても上記の方法により接合耐圧を高めることが出来る。このようなＰチャネルトランジスタを製造する際には、分離領域、保護酸化、ゲート絶縁膜、分離絶縁膜の形成、ゲート電極形成および熱酸化の条件を上記記載と同じままとし、注入する不純物種をＮ型とＰ型で入れ替えればよい。すなわち、Ｎ型ウェル領域を形成する際にはリンを用い、Ｎ型チャネルストッパ領域を形成する際にはリンを用い、Ｎ型チャネル領域を形成する際にはリンを用い、Ｐ型電界緩和領域を形成する際にはボロンを用い、Ｎ型の第１および第２フローティング領域を形成する際にはリンを用い、Ｐ型ソース・ドレイン領域を形成する際にはボロンを用いる。また、Ｎ型の第１および第２フローティング領域におけるＮ型不純物イオンの濃度は同じか又はゲート電極側の第１フローティング領域よりも分離領域側の第２フローティング領域の方が高くなるように、注入量を調整する。このようなＰチャネルトランジスタでも、従来のＰチャネルトランジスタよりも耐圧向上を確保することができる。具体的には、従来のＰチャネルトランジスタでは、Ｐ型電界緩和領域とＮウェル領域との接合面周辺においてポテンシャルが接合面に対して平行に分布し、その結果、接合面に電界が集中している。しかし、本実施形態にかかるＰチャネルトランジスタでは、Ｎ型フローティング領域が存在するので、Ｎ型フローティング領域内にポテンシャルが拡がり、接合面付近に分布していたポテンシャルはドレイン方向に移動する。よって、従来構造よりも耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００７３】
なお、本実施形態では、フローティング領域の個数は２つであるとしたが、３つ以上であってもよい。フローティング領域の個数が３つ以上である場合であっても、複数のフローティング領域は分離絶縁膜から分離領域へ向かう方向に互いに離れて配置され、フローティング領域における導電性イオンの濃度はいずれも同じか、又は分離絶縁膜側から分離領側へ向かうにつれて高くなればよい。
【００７４】
《発明の実施形態４》
実施形態４にかかる半導体装置は、上記実施形態３にかかる半導体装置と略同一の構成を有している。また、本実施形態における分離絶縁膜は、上記実施形態２に記載の方法を用いて形成される。すなわち、本実施形態にかかる半導体装置の製法は、まず上記実施形態１で説明した図１〜図３の工程を行い、次に上記実施形態２で説明した図１２〜図１８の工程を行い、その後上記実施形態３で説明した図１９〜図２２の工程を行うというものである。
【００７５】
以上、本実施形態によると、不純物濃度が例えば１×１０２０／ｃｍ３オーダーのＮ型ソース・ドレイン領域１２，１２が形成されており、Ｎ型ソース・ドレイン領域１２，１２の下に例えば３×１０１６／ｃｍ３のＮ型電界緩和領域５が形成されており、Ｎ型電界緩和領域５の中に例えば１×１０１６／ｃｍ３の第１Ｐ型フローティング領域１９がゲート電極９側に形成されており、加えて同じＮ型電界緩和領域５の中に例えば３×１０１６／ｃｍ３の第２Ｐ型フローティング領域２０が分離領域３側に形成されている。この構成により、Ｐ型フローティング領域をもたない従来構造に比べて、ドレイン領域１２に高電圧を印加した場合の接合耐圧を８０％程度高めることが出来る。接合はＮ型電界緩和領域５とＰウェル領域２との間の接合のことであり、従来構造ではポテンシャルがこの接合に対して平行に分布し、電界が接合面に発生していた。しかしながら、本実施形態にかかる半導体装置には第１および第２Ｐ型フローティング領域が存在しており、かつ第１および第２フローティング領域におけるＮ型不純物イオンの濃度は同じか又はゲート電極側の第１フローティング領域よりも分離領域側の第２フローティング領域の方が高くなっている。これにより、ポテンシャルは第１Ｐ型フローティング領域１９内および第２Ｐ型フローティング領域２０内に拡がる。これにより、接合面付近に分布していたポテンシャルをドレイン方向に移動させることができるため、従来構造よりも大幅に耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００７６】
また、以上ではＮチャネルトランジスタについて示したが、Ｐチャネルトランジスタについても上記の方法により接合耐圧を高めることが出来る。このようなＰチャネルトランジスタを製造する際には、分離領域、保護酸化、ゲート絶縁膜、分離絶縁膜の形成、ゲート電極形成および熱酸化の条件を上記記載と同じままとし、注入する不純物種をＮ型とＰ型で入れ替えればよい。すなわち、Ｎ型ウェル領域を形成する際にはリンを用い、Ｎ型チャネルストッパ領域を形成する際にはリンを用い、Ｎ型チャネル領域を形成する際にはリンを用い、Ｐ型電界緩和領域を形成する際にはボロンを用い、Ｎ型の第１および第２フローティング領域を形成する際にはリンを用い、Ｐ型ソース・ドレイン領域を形成する際にはボロンを用いる。また、２つのフローティング領域におけるＮ型不純物イオンの濃度が同じか、又はゲート電極側のフローティング領域よりも分離領域側のフローティング領域の方が高くなるように、注入量を調整する。このようなＰチャネルトランジスタでも、従来のＰチャネルトランジスタよりも耐圧向上を確保することができる。具体的には、従来のＰチャネルトランジスタでは、Ｐ型電界緩和領域とＮウェル領域との接合面周辺において、ポテンシャルが接合面に対して平行に分布し、その結果、接合面に電界が集中している。しかし、本実施形態にかかるＰチャネルトランジスタでは、Ｎ型フローティング領域が存在するので、Ｎ型フローティング領域内部にポテンシャルが拡がり、接合面付近に分布していたポテンシャルはドレイン方向に移動する。よって、従来構造よりも耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００７７】
なお、本実施形態においても、フローティング領域の個数は２つであるとしたが、３つ以上であってもよい。フローティング領域の個数が３つ以上である場合であっても、複数のフローティング領域は分離絶縁膜から分離領域へ向かう方向に互いに離れて配置され、フローティング領域における導電性イオンの濃度はいずれも同じか、又は分離絶縁膜から分離領域へ向かうにつれて高くなればよい。
【００７８】
《発明の実施形態５》
実施形態５にかかる半導体装置には、上記実施形態１とは異なり、複数のＰ型フローティング領域が存在しており、また、隣り合うＰ型フローティング領域の間、および、分離絶縁膜と分離絶縁膜に直近のＰ型フローティング領域との間にはＮ型中濃度領域（第２導電型の第４の不純物領域）が存在している。図２３〜図２６を用いて本実施形態にかかる半導体装置の製造方法を以下に示す。
【００７９】
まず実施形態１で説明した図１〜図８の工程を行う。
【００８０】
次に図２３に示すように、シリコン基板１のＮ型電界緩和領域５におけるＰ型フローティング領域を形成する位置（１箇所もしくは複数箇所）にＰ型不純物イオン１１１をイオン注入する。具体的には、シリコン基板１上に、Ｎ型電界緩和領域５内にＰ型フローティング領域を形成するための開口を有するフォトレジスト１１２を形成する。次に、フォトレジスト１１２をマスクにして、シリコン基板１におけるＮ型電界緩和領域５内の下部にＰ型不純物イオン１１１をイオン注入する。このとき、Ｐ型不純物イオン（例えばボロン）１１１の注入条件としては、注入エネルギーを数ＭｅＶとし、注入量を２×１０１２／ｃｍ２とすることが好ましい。また、Ｐ型不純物イオン１１１を、分離絶縁膜１０と分離領域３との間に、互いに間隔を開けて複数箇所に注入することが好ましい。
【００８１】
次に図２４に示すように、シリコン基板１のＮ型電界緩和領域５におけるＮ型中濃度領域を形成する位置（１箇所もしくは複数箇所）にＮ型不純物イオン２１１をイオン注入する。具体的には、シリコン基板１上に、Ｎ型電界緩和領域５内にＮ型中濃度領域を形成するための開口を有するフォトレジスト１４２を形成する。次に、フォトレジスト１４２をマスクにして、シリコン基板１におけるＮ型電界緩和領域５内の下部にＮ型不純物イオン２１１をイオン注入する。このとき、Ｎ型不純物イオン（例えばリン）２１１の注入条件としては、注入エネルギーを数ＭｅＶとし、注入量を１×１０１２／ｃｍ２とすることが好ましい。また、図２３の工程においてＰ型不純物イオン１１１が注入された箇所の間、および、分離絶縁膜１０と分離絶縁膜１０に直近のＰ型不純物イオン１１１が注入された箇所との間に、Ｎ型不純物イオン２１１を注入することが好ましい。これにより図２４に示すようにＮ型不純物イオン２１１が注入される。
【００８２】
次に図２５に示すように、フォトレジスト１４２を除去した後、ソース及びドレイン領域を形成するために、シリコン基板１におけるＮ型電界緩和領域５内の上部にＮ型不純物イオン１２１をイオン注入する。注入条件としては、例えば、Ｎ型不純物イオン１２１をヒ素とし、注入エネルギーを３０ｋｅＶとし、注入量を５×１０１５／ｃｍ２とすることが好ましい。
【００８３】
最後にＰ型不純物イオン１１１およびＮ型不純物イオン１２１，２１１に対して熱拡散を施し、Ｐ型不純物イオン１１１およびＮ型不純物イオン１２１，２１１を活性化および拡散させる。これにより、図２６に示すように、ゲート電極９の両側方に位置するＮ型電界緩和領域５上に、Ｎ型電界緩和領域５よりも不純物濃度の高いＮ型ソース・ドレイン領域１２が形成されると共に、ゲート電極９の両側方に位置するＮ型電界緩和領域５内にＰ型フローティング領域１１及びＮ型中濃度領域２１が形成される（工程（ｇ））。このときの熱拡散条件としては、例えば、温度を９００℃とし、拡散時間を５０分とすることが好ましい。
【００８４】
以上説明したように、本実施形態にかかる半導体装置では、Ｎ型電界緩和領域５内に複数のＰ型フローティング領域１１，１１が存在している。また、隣り合うＰ型フローティング領域１１，１１の間、および、分離絶縁膜１０と分離絶縁膜１０に直近のＰ型フローティング領域１１との間には、それぞれ、Ｎ型中濃度領域２１が存在している。
【００８５】
以上、本実施形態によると、不純物濃度が例えば１×１０２０／ｃｍ３オーダーのＮ型ソース・ドレイン領域１２，１２が形成されており、Ｎ型ソース・ドレイン領域１２，１２の下に例えば３×１０１６／ｃｍ３のＮ型電界緩和領域５が形成されており、Ｎ型電界緩和領域５内に例えば２×１０１６／ｃｍ３程度のＰ型フローティング領域１１が１箇所もしくは複数箇所形成されており、加えてＮ型電界緩和領域５内に例えば５×１０１６／ｃｍ３のＮ型中濃度領域２１が１箇所もしくは複数箇所形成されている。Ｎ型中濃度領域２１は、隣り合うＰ型フローティング領域１１，１１の間、および、分離絶縁膜１０と分離絶縁膜１０に直近のＰ型フローティング領域１１との間に、設けられている。このような構成により、Ｐ型フローティング領域をもたない従来構造に比べて、ドレイン領域１２に高電圧を印加した場合の接合耐圧を５０％程度高めることが出来る。接合はＮ型電界緩和領域５とＰウェル領域２との間の接合のことであり、従来構造ではポテンシャルがこの接合に対して平行に分布し、電界が接合面に発生する。しかしながら、本実施形態にかかる半導体装置では、Ｐ型フローティング領域１１，１１，…が複数個存在しているので、ポテンシャルはＰ型フローティング領域１１内に拡がる。これにより、接合面付近に分布していたポテンシャルをドレイン方向に移動させることができるため、従来構造よりも大幅に耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００８６】
さらに、本実施形態にかかる半導体装置では、Ｎ型中濃度領域２１が存在している。Ｎ型中濃度領域２１を設けることにより、Ｎ型電界緩和領域５中を移動するキャリア（この場合電子）の移動速度を加速することができる。そのため、Ｐ型フローティング領域１１を設けることにより電流ロスが招来したとしても、Ｎ型中濃度領域２１を設けることによりＮ型中濃度領域２１がない場合よりも電流を５０％程度増加させることができる。
【００８７】
また、以上ではＮチャネルトランジスタについて示したが、Ｐチャネルトランジスタについても上記の方法により接合耐圧を高めることが出来る。このようなＰチャネルトランジスタを製造する際には、分離領域、保護酸化、ゲート絶縁膜、分離絶縁膜の形成、ゲート電極形成および熱酸化の条件を上記記載と同じままとし、注入する不純物種をＮ型とＰ型とで入れ替えればよい。すなわち、Ｎウェル領域を形成する際にはリンを用い、Ｎ型チャネルストッパ領域を形成する際にはリンを用い、Ｎ型チャネル領域を形成する際にはリンを用い、Ｐ型電界緩和領域を形成する際にはボロンを用い、Ｎ型フローティング領域を形成する際にはリンを用い、Ｐ型中濃度領域を形成する際にはボロンを用い、Ｐ型ソース・ドレイン領域を形成する際にはボロンを用いる。このようなＰチャネルトランジスタであっても、従来のＰチャネルトランジスタよりも耐圧向上を確保することができる。具体的には、従来のＰチャネルトランジスタでは、Ｐ型電界緩和領域とＮウェル領域との接合面周辺においてポテンシャルが接合面に対して平行に分布し、その結果、接合面に電界が集中している。しかし、本実施形態にかかるＰチャネルトランジスタでは、Ｎ型フローティング領域が存在するので、Ｎ型フローティング領域内部にポテンシャルが拡がり、接合面付近に分布していたポテンシャルはドレイン方向に移動する。よって、従来構造よりも耐圧向上を確保した高耐圧トランジスタを実現することが出来る。さらに、Ｐ型中濃度領域が存在しているので、Ｐ型電界緩和領域内を移動するキャリア（この場合正孔）の移動速度を加速することができる。そのため、Ｎ型フローティング領域を設けることにより電流ロスが招来したとしても、Ｐ型中濃度領域を設けることにより電流ロスを軽減することができる。
【００８８】
なお、本実施形態では、フローティング領域の個数および中濃度領域の個数をどちらも２個としたが、どちらの個数も２個に限定されない。また、中濃度領域は、分離絶縁膜と分離絶縁膜に直近のフローティング領域との間に設けられていればよく、隣り合うフローティング領域の間には設けられていなくても良い。
【００８９】
《発明の実施形態６》
実施形態６にかかる半導体装置は、上記実施形態５にかかる半導体装置と略同一の構成を有している。また、本実施形態における分離絶縁膜は、上記実施形態２と同じ方法を用いて形成されている。すなわち、本実施形態にかかる半導体装置の製造方法は、まず上記実施形態１で説明した図１〜図３の工程を行い、次に上記実施形態２で説明した図１２〜図１８の工程を行い、その後上記実施形態５で説明した図２３〜図２６の工程を行うというものである。
【００９０】
以上、本実施形態によると、不純物濃度が例えば１×１０２０／ｃｍ３オーダーのＮ型ソース・ドレイン領域１２，１２が形成されており、Ｎ型ソース・ドレイン領域１２，１２の下に例えば３×１０１６／ｃｍ３のＮ型電界緩和領域５が形成されており、Ｎ型電界緩和領域５内に例えば２×１０１６／ｃｍ３程度のＰ型フローティング領域１１が１箇所もしくは複数箇所形成されており、加えてＮ型電界緩和領域５内に例えば５×１０１６／ｃｍ３のＮ型中濃度領域２１が１箇所もしくは複数箇所形成されている。また、Ｎ型中濃度領域２１が、隣り合うＰ型フローティング領域１１，１１の間、および、分離絶縁膜１０と分離絶縁膜１０に直近のＰ型フローティング領域１１との間に、設けられている。このような構成により、Ｐ型フローティング領域をもたない従来構造に比べて、ドレイン領域１２に高電圧を印加した場合の接合耐圧を５０％程度高めることが出来る。接合はＮ型電界緩和領域５とＰウェル領域２との間の接合のことであり、従来構造ではポテンシャルがこの接合に対して平行に分布し、電界が接合面に発生する。しかしながら、本実施形態にかかる半導体装置では、Ｐ型フローティング領域１１，１１，…が複数個存在しているので、ポテンシャルはＰ型フローティング領域１１内に拡がる。また、接合面付近に分布していたポテンシャルをドレイン方向に移動させることができるため、従来構造よりも大幅に耐圧向上を確保した高耐圧トランジスタを実現することが出来る。
【００９１】
さらに、本実施形態にかかる半導体装置では、Ｎ型中濃度領域２１が存在している。Ｎ型中濃度領域２１を設けることにより、Ｎ型電界緩和領域５内を移動するキャリア（この場合電子）の移動速度を加速することができる。そのため、Ｐ型フローティング領域１１を設けることにより電流ロスが招来したとしても、Ｎ型中濃度領域２１を設けることにより電流ロスを軽減することができる。
【００９２】
また、以上ではＮチャネルトランジスタについて示したが、Ｐチャネルトランジスタについても上記の方法により接合耐圧を高めることが出来る。このようなＰチャネルトランジスタを製造する際には、分離領域、保護酸化、ゲート絶縁膜、分離絶縁膜の形成、ゲート電極形成および熱酸化の条件を上記記載と同じままとし、注入する不純物種をＮ型とＰ型とで入れ替えればよい。すなわち、Ｎウェル領域を形成する際にはリンを用い、Ｎ型チャネルストッパ領域を形成する際にはリンを用い、Ｎ型チャネル領域を形成する際にはリンを用い、Ｐ型電界緩和領域を形成する際にはボロンを用い、Ｎ型フローティング領域を形成する際にはリンを用い、Ｐ型中濃度領域を形成する際にはボロンを用い、Ｐ型ソース・ドレイン領域を形成する際にはボロンを用いる。このようなＰチャネルトランジスタであっても、従来のＰチャネルトランジスタよりも耐圧向上を確保することができる。具体的には、従来のＰチャネルトランジスタでは、Ｐ型電界緩和領域とＮウェル領域との接合面周辺においてポテンシャルが接合面に対して平行に分布し、その結果、接合面に電界が集中している。しかし、本実施形態にかかるＰチャネルトランジスタでは、Ｎ型フローティング領域が存在するので、Ｎ型フローティング領域内部にポテンシャルが拡がり、接合面付近に分布していたポテンシャルはドレイン方向に移動する。よって、従来構造よりも耐圧向上を確保した高耐圧トランジスタを実現することが出来る。さらに、Ｐ型中濃度領域が存在しているので、Ｐ型電界緩和領域内を移動するキャリア（この場合正孔）の移動速度を加速することができる。そのため、Ｎ型フローティング領域を設けることにより電流ロスが招来したとしても、Ｐ型中濃度領域を設けることにより電流ロスを軽減することができる。
【００９３】
なお、本実施形態においても、フローティング領域の個数および中濃度領域の個数は特に限定されない。また、中濃度領域は、分離絶縁膜と分離絶縁膜に直近のフローティング領域との間に設けられていればよく、隣り合うフローティング領域の間には必ずしも設けられていなくても良い。
【産業上の利用可能性】
【００９４】
以上説明したように、本発明は、チップサイズを大きくすることなしに、ドレイン・ウェル間の電界強度を緩和することによりドレイン・ウェル間の接合耐圧を高め、かつＯＮ電流も確保した高耐圧トランジスタの形成方法等に有用である。
【図面の簡単な説明】
【００９５】
【図１】実施形態１にかかる半導体装置の製法のうちウェル領域、チャネルストッパ領域および分離領域の形成工程を示す断面図。
【図２】実施形態１にかかる半導体装置の製法のうちＮ型電界緩和領域を形成するさいのイオン注入工程を示す断面図。
【図３】実施形態１にかかる半導体装置の製法のうちＮ型電界緩和領域の形成工程を示す断面図。
【図４】実施形態１にかかる半導体装置の製法のうちゲート電極、ゲート絶縁膜および分離絶縁膜を形成するためのエッチング工程を示す断面図。
【図５】実施形態１にかかる半導体装置の製法のうち犠牲酸化膜の形成工程およびチャネル領域を形成するためのイオン注入工程を示す断面図。
【図６】実施形態１にかかる半導体装置の製法のうちゲート絶縁膜およびチャネル領域の形成工程を示す断面図。
【図７】実施形態１にかかる半導体装置の製法のうちゲート電極の形成工程を示す断面図。
【図８】実施形態１にかかる半導体装置の製法のうち分離絶縁膜の形成工程を示す断面図。
【図９】実施形態１にかかる半導体装置の製法のうちＰ型フローティング領域を形成するためのイオン注入工程を示す断面図。
【図１０】実施形態１にかかる半導体装置の製法のうちソース・ドレイン領域を形成するためのイオン注入工程を示す断面図。
【図１１】実施形態１にかかる半導体装置の構成を示す断面図。
【図１２】実施形態２にかかる半導体装置の製法のうち分離絶縁膜を形成するためのエッチング工程を示す断面図。
【図１３】実施形態２にかかる半導体装置の製法のうち分離絶縁膜を形成するためのマスキング工程を示す断面図。
【図１４】実施形態２にかかる半導体装置の製法のうち分離絶縁膜の形成工程を示す断面図。
【図１５】実施形態２にかかる半導体装置の製法のうちゲート電極を形成するためのエッチング工程を示す断面図。
【図１６】実施形態２にかかる半導体装置の製法のうち犠牲酸化膜の形成工程およびチャネル領域を形成するためのイオン注入工程を示す断面図。
【図１７】実施形態２にかかる半導体装置の製法のうちゲート絶縁膜およびチャネル領域の形成工程を示す断面図。
【図１８】実施形態２にかかる半導体装置の製法のうちゲート電極の形成工程を示す断面図。
【図１９】実施形態３にかかる第１Ｐ型フローティング領域を形成するためのイオン注入工程を示す断面図。
【図２０】実施形態３にかかる第２Ｐ型フローティング領域を形成するためのイオン注入工程を示す断面図。
【図２１】実施形態３にかかる半導体装置の製法のうちソース・ドレイン領域を形成するためのイオン注入工程を示す断面図。
【図２２】実施形態３にかかる半導体装置の構成を示す断面図。
【図２３】実施形態５にかかるＰ型フローティング領域を形成するためのイオン注入工程を示す断面図。
【図２４】実施形態５にかかるＮ型中濃度領域を形成するためのイオン注入工程を示す断面図。
【図２５】実施形態５にかかる半導体装置の製法のうちソース・ドレイン領域を形成するためのイオン注入工程を示す断面図。
【図２６】実施形態５にかかる半導体装置の構成を示す断面図。
【図２７】従来の第１の形態にかかる半導体装置の製造方法を示す断面図。
【図２８】従来の第２の形態にかかる半導体装置の製造方法を示す断面図。
【符号の説明】
【００９６】
１      Ｐ型シリコン基板
２      Ｐウェル領域（第１導電型のウェル領域）
３      分離領域
４      Ｐ型チャネルストッパ領域
５      Ｎ型電界緩和領域（第２導電型の第１の不純物領域）
６      トレンチ領域
７      ゲート絶縁膜
８      Ｐ型チャネル領域
９      ゲート電極
１０    分離絶縁膜
１１    Ｐ型フローティング領域（第１導電型の第２の不純物領域）
１２    Ｎ型ソース・ドレイン領域（第２導電型のソース・ドレイン領域）
１３    第１トレンチ領域（分離用トレンチ領域）
１４    分離絶縁膜
１５    第２トレンチ領域（電極用トレンチ領域）
１６    ゲート絶縁膜
１７    Ｐ型チャネル領域
１８    ゲート電極
１９    第１Ｐ型フローティング領域（第１導電型の第２の不純物領域）
２０    第２Ｐ型フローティング領域（第１導電型の第３の不純物領域）
２１    Ｎ型中濃度領域（第２導電型の第４の不純物領域）
５１    Ｎ型不純物イオン
７１    犠牲酸化膜
８１    Ｐ型不純物イオン
８２    保護膜
１１１  Ｐ型不純物イオン
１１２  フォトレジスト
１２１  Ｎ型不純物イオン
１３１  Ｐ型不純物イオン
１３２  フォトレジスト
１４１  保護膜
１４２  フォトレジスト
１５１  フォトレジスト
１６１  犠牲酸化膜
１７１  Ｐ型不純物イオン
１９１  Ｐ型不純物イオン
２０１  Ｐ型不純物イオン
２１１  Ｎ型不純物イオン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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