(57)【要約】      （修正有）【課題】素子の製造工程で導電部が収縮し素子性能が影響を受けるのを防止するための、小さな面積で導電部の収縮を防ぐことができる構造を提供する。【解決手段】半導体素子の導電部１００に対し、その一部を延長する延長部１１０と、延長部と一体となって構成するシールド部１２０とを有している。このような構成にすることにより、導電部が受ける外周部の収縮をシールド部が代わりに受け、導電部の収縮を防ぐことができる。シールド部は、導電部より小さいため微細化の妨げとならず、また、シールド部の形状は自由に選択することができるため、複雑な外周形状を有する半導体素子にも適用可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を設け、該半導体基板上または該絶縁膜上に形成してなる半導体素子を複数有する半導体装置であって、
前記半導体素子は、前記半導体基板を平面から見たとき、円弧または多辺で構成する形状を有する半導体または導体の導電部を有してなり、
前記導電部は、その一部を延長する延長部と、該延長部と一体となって構成するシールド部とを有し、
前記シールド部を平面から見たとき、前記シールド部は、前記導電部の辺と対向して設ける辺を有するとともに、隣り合う前記半導体素子を構成する他の前記導電部との間に設けることを特徴とする半導体装置。
【請求項２】
前記シールド部は、隣り合う前記半導体素子を構成する他の前記導電部と対向する側の辺を曲線，直線，またはこれらの組み合わせによる波形状とすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールド部を平面から見たとき、前記シールド部の幅のうち最も細い部分は、前記半導体装置を製造するときの前記シールド部を加工することができる最小寸法と略同じ幅であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記延長部を平面から見たとき、前記延長部の幅は、前記半導体装置を製造するときの前記延長部を加工することができる最小寸法と略同じ幅であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記シールド部は、前記絶縁膜上に設けることを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の導電部が製造工程によって受ける形状の収縮を防止する構成を有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置は、半導体基板上に絶縁膜を設け、その半導体基板上または絶縁膜上に半導体素子を形成し、金属配線などを用いて接続し回路などを構成してなる。半導体素子は、抵抗素子などのほかスイッチングや信号の増幅を行うトランジスタ素子、電荷を蓄積する容量素子などがある。
例えば、半導体基板上に設ける半導体素子の場合、導電性物質または半導体物質で作られた導電部を有する。抵抗素子は、半導体基板の内部または半導体基板上に設けられた絶縁膜表面に導電部を有し、この導電部の電流の流れやすさで抵抗値が決まる。トランジスタ素子は、端子と接続する配線に導電部を有するほかＭＯＳ型電界効果トランジスタは、ゲート電極そのものが導電部となる。また容量素子は、導電部を電極とし、それらを対向配置してその間に絶縁性物質を挟持する構成が知られている。
【０００３】
これらの半導体素子の性能は、その導電部の表面積に左右される。例えば、抵抗素子は、導電部の抵抗率が一様であればその面積で抵抗値が変わる。トランジスタ素子は、ゲート電極やソース，ドレイン電極の面積によってそのトランジスタ素子に流せる電流値が変化する。容量素子は、導電部に挟持される絶縁性物質が一様な誘電率を有しているならば、電極とする導電部のサイズ（表面積）の違いによって静電容量が変わる。
【０００４】
導電部の表面積は、フォトリソ，エッチング，イオン注入など半導体装置の製造工程で変動する。特に、導電部の表面積変動の中でも外周部の収縮が顕著である。これはフォトリソ工程の露光によるエネルギ、エッチング工程によるダメージやイオン注入工程によってイオンが注入される際のエネルギなどによって、導電部の外周部が当初の形状から収縮してしまうものである。
外周部の収縮による導電部表面積の収縮は、半導体素子の性能に直接的な影響を及ぼすため、結果的に製造工程が半導体装置の性能に影響を与えてしまうことになる。
【０００５】
この問題に対し、導電部の外周部の収縮分を予め見積もった設計や製造手法を確立する試みがなされている。しかし、常に特定の製造工程の影響が収縮に強く影響するものではなく、各製造工程による影響が互いに関連する場合もあるから、形成される導電部の表面積を正確に制御することは難しく、予想通りの性能を持った半導体素子を作成するのは困難である。また、予め収縮を鑑みて半導体素子の形状を設計することは、設計者にとって大きな負荷となるばかりか、半導体素子の微細化ができにくくなるという問題もあった。
【０００６】
このような問題に対しては、多くの提案をみるものである。例えば、半導体素子の構造を工夫することで導電部の外周部の収縮を抑制するものである（例えば、特許文献１参照。）。
特許文献１に示した従来技術を図７，図８を用いて説明する。図７，図８は、特許文献１に示した従来技術を説明しやすいように書き直した平面図である。
図７，図８において、２１０はダミーユニットセル、３００，３１０はユニットセルである。４００はユニットセル３００，３１０の端部であって、ダミーユニットセル２１０と対向していない部分である。
ユニットセル３００，３１０は、例えば、容量素子を構成するセルである。図７，図８に示した平面図では電極に相当する。ダミーユニットセル２１０は、ユニットセル３００
，３１０や他の半導体素子と電気的に接続されていないことを除けば、ユニットセル３００，３１０と同様の形状、同様の材質で構成している。
【０００７】
ユニットセル３００，３１０は、その製造工程の影響で外周部が収縮してしまう。しかしながら、図７に示したように、ユニットセル３００の周囲にその導電部と同一の構造体であるダミーユニットセル２１０を配置することで、このダミーユニットセル２１０が、ユニットセル３００の外周部の代わりに収縮を受けるため、ユニットセル３００の収縮を防ぐことができる。つまり、ダミーユニットセル２１０が収縮の肩代わりを受け持つのである。このために、容量素子の性能変動が抑制されるものである。
【０００８】
しかしながら、ダミーユニットセル２１０をユニットセル３００の周囲全部に設けると、多くの面積が必要になる。そのため、特許文献１に示した従来技術では、図８に示したように、ユニットセル３００，３１０が受ける収縮はある程度許容するものとして、収縮の影響を受けてもユニットセル３００，３１０の静電容量比を変化させないようにダミーユニットセル２１０を配置する例も開示している。
この図８に示した配置構成は一例であるが、ユニットセル３００，３１０について、静電容量比、端部４００の比、端部４００の共通部分の合計個数の比を揃えることにより、その外周部が収縮を受けてもユニットセル３００とユニットセル３１０との比が変更されないようにしている。つまり、より少ない数のダミーユニットセル２１０を用いて、製造工程の影響を受け電極の収縮が起きても静電容量比が変更されない容量素子を実現できるのである。
【０００９】
【特許文献１】特許第３７４４００５号公報（第１〜７頁、第１図、第１３図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、近年の半導体装置は、搭載する半導体素子を微細化することで集積度を上げ、高機能化と低コスト化とを両立させている。これにより、例えば、複数の半導体装置に搭載せざるを得なかった半導体素子を１つの半導体装置に集積することができるようになってきた。そのような運用例は、半導体記憶装置が知られている。
半導体記憶装置は、搭載する半導体記憶素子への情報の書き込みや消去に高い電圧を必要とする。昇圧回路は、蓄電した電荷を複数の容量素子に順次受け渡し、所定の電圧まで電位を上げる回路であって、情報の書き込みや消去に必要な高い電圧を得るために必須な回路である。従来は、昇圧回路を別の半導体装置とするか、または昇圧回路を構成する容量素子をディスクリート（単機能素子）部品として、それぞれ半導体記憶装置とは別に設けていた。しかしながら、半導体素子の微細化に伴い、半導体記憶装置内に昇圧回路を組み込むことができるようになり、所謂ワンチップ構成が可能となってきた。
【００１１】
ところが、このような半導体記憶装置に特許文献１に示した従来技術を適用することはできない。その理由は、ユニットセルの周囲にはダミーユニットセルを設けなければならないことに加え、ユニットセルとダミーユニットセルとの形状が同一であることがあげられる。
ユニットセルが容量素子である場合は、顕著である。すでに説明したように、容量素子の静電容量は、その導電部のサイズ（表面積）の違いによって静電容量が変わる。つまり、より静電容量が大きい容量素子を欲するとき、そのユニットセルが半導体基板上を占有する面積は大きくなるが、それに加えて同じ大きさのダミーユニットセルも配置しなければならず、その結果、容量素子としてそのサイズが何倍にも大きくなってしまうのである。
【００１２】
つまり、特許文献１に示した従来技術は、製造工程による導電部の収縮を抑制する効果
はあるものの、半導体素子を微細化することで集積度を上げることができず、高機能化と低コスト化とを両立させることが要求されている近年の半導体装置には適用できないのである。
【００１３】
さらに、少ない数のダミーユニットセルを用いて、製造工程の影響を受けても静電容量比が変更されないようにしているが、ユニットセル単体で見れば、容量素子の容量が変わってしまうという問題は解決されていない。このため、設計値通りの性能を得ようとすると、製造工程の制御が難しくなるという問題も発生する。
【００１４】
本発明は上述した問題点に鑑みてなされたものであり、対象となる半導体素子に対して何倍もの面積を占有することなく、複雑な外周形状においても適応可能な導電部を有する半導体装置を提供するものである。
【課題を解決するための手段】
【００１５】
上記した目的を達成するため、本発明の半導体装置は、以下に記した構成を採用するものである。
【００１６】
半導体基板上に絶縁膜を設け、半導体基板上または絶縁膜上に形成してなる半導体素子を複数有する半導体装置であって、半導体素子は、半導体基板を平面から見たとき、円弧または多辺で構成する形状を有する半導体または導体の導電部を有してなり、導電部は、その一部を延長する延長部と、延長部と一体となって構成するシールド部とを有し、シールド部を平面から見たとき、シールド部は、導電部の辺と対向して設ける辺を有するとともに、隣り合う半導体素子を構成する他の導電部との間に設けることを特徴とする。
【００１７】
シールド部は、隣り合う半導体素子を構成する他の導電部と対向する側の辺を曲線、直線、またはこれらの組み合わせによる波形状とすることを特徴とする。
【００１８】
シールド部を平面から見たとき、シールド部の幅のうち最も細い部分は、半導体装置を製造するときのシールド部を加工することができる最小寸法と略同じ幅であることを特徴とする。
【００１９】
延長部を平面から見たとき、延長部の幅は、半導体装置を製造するときの延長部を加工することができる最小寸法と略同じ幅であることを特徴とする。
【００２０】
シールド部は、絶縁膜上に設けることを特徴とする。
【発明の効果】
【００２１】
本発明の半導体装置は、半導体素子の導電部に対し、その一部を延長する延長部と、この延長部と一体となって構成するシールド部とを有している。このシールド部は、導電部の辺と対向して設ける辺を有している。このような構成とすることにより、導電部が受ける外周部の収縮をシールド部が代わりに受けることになり、導電部の外周部の収縮を防ぐことができる。
また、シールド部は導電部より小さいため、上述の構成であっても半導体素子が占有する面積を圧迫することはない。
さらに、シールド部の形状は自由に選択することができるため、複雑な外周形状を有する半導体素子にも適用可能である。
【発明を実施するための最良の形態】
【００２２】
以下図面を用いて、本発明の半導体装置を説明する。本発明の実施形態については、半導体素子として容量素子を例にして説明する。容量素子とは、例えば、コンデンサである
。また、このコンデンサは、半導体基板の表面に設ける構造である。
【００２３】
本発明の半導体装置の容量素子は、その容量素子を構成する導電部の周囲に延長部で接続するシールド部を設け、これらを一体に構成している。シールド部は、導電部の周囲に半導体装置を構成する他の構成物質（例えば、他の配線や電極や半導体素子）がないとき、導電部を囲むように設ける。他の構成物質があるときは、導電部とその構成物質との間に設ける。
これにより、半導体装置の製造工程で受ける影響によって生じる導電部の収縮は、シールド部が肩代わりすることになり、導電部の周辺部は収縮することはないのである。
【００２４】
また、シールド部や延長部は、製造工程による収縮によってその形状が分断されてもよく、予め分断しやすいようにその形状を細く形成してもよい。
このような構成とすれば、製造工程が終了した時点でシールド部や延長部はより小さくなるか、消滅し、本来の容量素子の電気的な性能に影響を及ぼすことはなくなるのである。
【００２５】
［第１の実施形態の説明：図１から図４］
本発明の半導体装置の第１の実施形態について図１を用いて説明する。図１（ａ）は、容量素子の平面図、図１（ｂ）は、図１（ａ）の切断線Ａ−Ａ´での断面を模式的に示す断面図である。図２から図４は、図１に示す容量素子とはそれぞれ異なる形状を有する容量素子の平面図である。
図１から図４において、１００は導電部、１１０は延長部、１２０はシールド部、１２１はシールド部１２０の端部、１２２はシールド部１２０のスリット部、１３０は絶縁膜、１４０は素子分離膜、１５０は能動領域、１６０は半導体基板である。なお、平面図には、絶縁膜１３０，素子分離膜１４０，能動領域１５０，半導体基板１６０は、図を見やすくするために省略している。
【００２６】
半導体基板１６０は、例えば、シリコン半導体基板である。能動領域１５０は、半導体基板１６０に選択的に設ける素子分離膜１４０により形成される領域である。素子分離膜１４０は、例えば、フィールド酸化膜である。素子分離膜１４０によって設ける能動領域１５０の表面には、絶縁膜１３０を設けている。この絶縁膜１３０の上部に導電部１００を設けており、その周囲にシールド部１２０を設けている。シールド部１２０は、素子分離膜１４０の上部に設けてある。導電部１００とシールド部１２０とは、延長部１１０で接続している。延長部１１０は、図１（ａ）に示す例では、導電部１００の周辺部の一部から延設されているが、これに限定せず、導電部１００の周辺部のどこから延設してもかまわない。
【００２７】
導電部１００とシールド部１２０とは、延長部１１０により一体となって構成している。このような構成は、本発明の特徴部分であって、このようにすることで、導電部１００とシールド部１２０とは、位置がずれることはなく、半導体基板１６０の上部の同一の平面上に並設することができる。これらは、同一の材料で構成することができる。同一の材料とは、特に限定しないが、例えば、アルミニウム，銅，チタンなどの知られている配線用や電極用に用いる金属である。
【００２８】
シールド部１２０の形状は、図１に示す形状に限定するものではなく、自由に変更することができる。例えば、図２に示すように、導電部１００が矩形ではない場合であってもよく、その場合、シールド部１２０もそれに合わせた形状とすればよい。
【００２９】
また、シールド部１２０は、平面から見て曲線や直線、またはこれらの組み合わせによる波形状であってもよく、その一例を図３に示している。
図３に示すシールド部１２０の形状は、シールド部１２０と隣り合う図示しない他の半導体素子の導電部と対向する側の辺を、曲線，直線，またはこれらの組み合わせによる波形状とするのである。図３においては、説明しやすいように、その波形状は一箇所だけ示している。
【００３０】
また、シールド部１２０は、導電部１００の周囲全体を囲わなくてもよい。図４に示すように、シールド部１２０にスリット部１２２を設けてもよい。図４に示す例では、隣接する他の半導体素子は図示していないが、その隣接する半導体素子との配置関係によって、シールド部１２０に自由にスリット部１２２を設けることができる。図４に示す例では、スリット部１２２はシールド部１２０の角部に４箇所設けてある。もちろん、スリット部１２２の数やその幅などは、適宜変更可能である。
【００３１】
図２から図４に示す構成は、もちろんそれぞれを組み合わせて用いることができる。例えば、図２に示す湾曲した形状のシールド部１２０に図３に示す波形状を設けてもよく、図４に示すスリット部１２２を設けてもよい。導電部１００の形状や隣接する他の半導体素子の導電部との位置関係を鑑みて、自由に選択することができる。
【００３２】
容量素子は、一方の電極と他方の電極との間に所定の誘電率を有する絶縁性物質（誘電膜）を挟持する構成である。その静電容量を決める要因は、すでに説明した挟持する絶縁性物質の誘電率や電極の面積（形状）のほか、その電極間距離がある。電極間距離とは、一方の電極からこれと対向する他方の電極までの距離のことである。
【００３３】
図１に示す例の容量素子の総静電容量は、一方の電極を導電部１００とし、挟持する絶縁性物質を絶縁膜１３０とし、他方の電極を半導体基板１６０とする第１の静電容量と、一方の電極を延長部１１０とし、挟持する絶縁性物質を素子分離膜１４０とし、他方の電極を半導体基板１６０とする第２の静電容量と、一方の電極をシールド部１２０とし、挟持する絶縁性物質を素子分離膜１４０とし、他方の電極を半導体基板１６０とする第３の静電容量との合計で決まる。
つまり、延長部１１０及びシールド部１２０と半導体基板１６０との間に生じる第２、第３の静電容量も考慮に入れなければならない。
【００３４】
しかしながら、絶縁膜１３０の膜厚に比べて素子分離膜１４０の膜厚ははるかに大きいため電極間距離が大きくなることと、一方の電極となる延長部１１０とシールド部１２０との面積が導電部１００に比べて小さいため電極の面積が小さいこととから、第２，第３の静電容量は第１の静電容量と比べて小さくなり、影響は軽微であるといえる。従って、この容量素子の静電容量は、実質的には第１の静電容量の値を鑑みて設計すればよく、シールド部１２０を設けたことによる影響はほとんどない。
【００３５】
絶縁膜１３０の膜厚は、知られている半導体装置の製造方法で容易に制御することができる。もちろん、その膜質も制御することができる。従って、この容量素子の静電容量は、導電部１００の形状と合わせて、自由に選択することができる。
【００３６】
また、この容量素子と離間して図示しない別の半導体素子、例えば、ＭＯＳ型電界効果トランジスタを半導体基板１６０に設けるとき、この容量素子を構成する絶縁膜１３０は、そのＭＯＳ型電界効果トランジスタのゲート絶縁膜と同一の膜で構成することもできる。もちろん、別の半導体素子が不揮発性半導体記憶素子であるとき、そのメモリ絶縁膜を絶縁膜１３０と同一の膜とすることもできる。その際、そのメモリ絶縁膜が、膜質の異なる多層膜（例えば、酸化膜，窒化膜，酸化膜を順次積層した膜）で構成されていてもよいことは言うまでもない。
【００３７】
図１に示すように、シールド部１２０を導電部１００の周囲に配置することで、導電部１００の代わりにシールド部１２０の周辺部の端部１２１が収縮を受けることになるが、収縮によってシールド部１２０の面積が減少すると第３の静電容量を決める一方の電極の面積が小さくなるのであるから、本来余剰である第３の静電容量の値は小さくなる。つまり、端部１２１が収縮するほど容量素子が持つ本来の静電容量により近付くことになる。
【００３８】
本発明の半導体装置は、その半導体素子を容量素子に限定することはなく、抵抗素子やトランジスタとしてもよい。例えば、ＭＯＳ型電界効果トランジスタとするならば、導電部はゲート電極とすることができる。このゲート電極に延長部を介してシールド部をその周囲に備えることで、ゲート電極の収縮を抑制することができる。
【００３９】
［第２の実施形態の説明：図５，図６］
本発明の半導体装置の第２の実施形態を図５，図６を用いて説明する。両図ともに容量素子の平面図であるが、図５は、半導体装置の製造工程において導電部１００，延長部１１０，シールド部１２０を形成した直後の状態を示している。図６は、図５に示す状態からさらに製造工程が進み収縮の影響を受けた後の状態を示している。図５において、１２３はシールド部１２０の幅の細い部分、１２４はシールド部１２０の幅の広い部分、２２０は収縮を受けてなお残ったシールド部である。
【００４０】
図５において、半導体装置を平面から見たとき、シールド部１２０は、その幅が細い部分１２３と広い部分１２４とを有している。図５では、細い部分１２３と広い部分１２４とはそれぞれ８箇所ずつ設けている。もちろん、その数は適宜変更可能である。
細い部分１２３は、本発明の半導体装置を製造するときのシールド部１２０を加工することができる最小寸法と略同じ幅とする。
知られている半導体装置の製造方法では、例えば、導電部１００，延長部１１０，シールド部１２０をアルミニウムで構成するとき、半導体基板１６０の上部全体にアルミニウムを堆積させ、所定の形状に加工してなるフォトレジストをパターニングした後、そのパターン通りにアルミニウムをエッチング加工して導電部１００，延長部１１０，シールド部１２０を形成する。その際、細い部分１２３の線幅は、アルミニウムをエッチング加工できる最小寸法と略同じとするのである。つまり、加工できる最も細い形状とするのである。
【００４１】
このような形状にすることにより、半導体装置の製造工程が進み、影響を受けてシールド部が収縮すると、細い部分１２３は消滅し広い部分１２４のみが残ることになる。図６はそのような状態を示すものであって、広い部分１２４も若干の収縮を受けてなおシールド部２２０として８個残るのである。
【００４２】
シールド部２２０の形状は、半導体装置の製造工程が終了した時点では、非常に小さいものとなる。従って、すでに説明した第３の静電容量は、第１の静電容量と比べて非常に小さくなり、本発明の第１の実施形態と比してもさらに影響は軽微となる。つまり、この容量素子の静電容量は、略第１の静電容量の値として設計すればよくなるのである。
【００４３】
もちろん、図示はしないが、半導体装置を平面から見たとき、延長部１１０は、その幅を本発明の半導体装置を製造するときの延長部１１０を加工することができる最小寸法と略同じ幅さとしてもよい。
【００４４】
そのような形状とすることにより、半導体装置の製造工程が進み、影響を受けてシールド部が収縮し細い部分１２３が消滅したとき、延長部１１０も収縮してやがて消滅する。
そうすることによって、シールド部１２０と導電部１００とは分離されることになり、この容量素子の静電容量は、純粋に第１の静電容量だけになり、半導体装置の設計として
は余剰な静電容量を鑑みる必要がなくなるという効果を有するのである。
【産業上の利用可能性】
【００４５】
本発明の半導体装置は、半導体素子に付加する余剰面積を小さくしつつも製造工程による収縮の影響を防止することができる。従って、高集積や微細化、小型化が要求される小型電子機器に搭載する半導体装置に好適である。
【図面の簡単な説明】
【００４６】
【図１】本発明による第１の実施形態の図であって、半導体基板上に形成する導電部，延長部，シールド部の形状を説明する図である。
【図２】本発明による第１の実施形態の図であって、湾曲した導電部とシールド部とを有する形状を説明する図である。
【図３】本発明による第１の実施形態の図であって、シールド部の辺を、曲線，直線，またはこれらの組み合わせによる波形状とする例を説明する図である。
【図４】本発明による第１の実施形態の図であって、スリット部を設けるシールド部を説明する図である。
【図５】本発明による第２の実施形態の図であって、幅の広い部分と細い部分とを有するシールド部を形成した後の状態を説明する図である。
【図６】本発明による第２の実施形態の図であって、幅の広い部分と細い部分とを有するシールド部の製造工程後の状態を説明する図である。
【図７】特許文献１による半導体素子を説明する平面図である。
【図８】特許文献１による半導体素子の異なる形状を説明する平面図である。
【符号の説明】
【００４７】
１００  導電部
１１０  延長部
１２０  シールド部
１３０  絶縁膜
１４０  素子分離膜
１５０  能動領域
１６０  半導体基板
１２１  シールド部の端部
１２２  スリット部
１２３  シールド部の幅の細い部分
１２４  シールド部の幅の広い部分
２２０  シールド部の残った部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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