(57)【要約】【課題】強誘電体メモリ装置のプログラム領域に書き込まれたデータの減極が生じた場合でもデータの救済を可能にする。【解決手段】プログラム領域１１、第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂに、同一のプログラムデータを書き込み、初回電源投入時に、比較回路１７により、これらの領域の対応する番地の読み出しデータを比較し、多数決により０又は１の比較データを決定し、プログラム領域に比較データを書き戻す。その結果、プログラム領域１１に記録されたデータが、実装時の熱負荷等により減極し、データ不良（不良ビット）が生じていても、当該データを救済することができ、当初プログラムを使用することができる。この後、第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂは、再書き込み可能なＲＡＭ領域として使用される。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも３以上の奇数個の記憶領域と、
前記奇数個の記憶領域に記憶された０又は１のデータを読み出す読出回路と、
前記奇数個の記憶領域の対応する番地の読み出しデータを比較し、多数決により０又は１の比較データを決定する比較回路と、
前記比較データを前記奇数個の記憶領域の内の１の領域に書き込む書込回路と、
を有することを特徴とする強誘電体メモリ装置。
【請求項２】
電源投入回数が１か否かを判断する判定回路を有することを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
電源投入回数が１か否かを判断する判定回路を有し、前記比較データの前記１の領域への書き込みは、電源投入回数が１の場合にのみ行われることを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項４】
奇数個の記憶領域には、同じプログラムが記憶されていることを特徴とする請求項１乃至３のいずれか一項に記載の強誘電体メモリ装置。
【請求項５】
前記１の領域以外の領域は、書き換え可能領域として使用されることを特徴とする請求項１乃至４のいずれか一項に記載の強誘電体メモリ装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の強誘電体メモリ装置を有することを特徴とする電子機器。
【請求項７】
少なくとも３以上の奇数個の記憶領域に０又は１のデータよりなる第１プログラムを記憶する第１ステップと、
前記奇数個の記憶領域の対応する番地の読み出し、各読み出しデータを比較し、多数決により０又は１の比較データを決定し、前記比較データを前記奇数個の記憶領域の内の１の領域に書き込む第２ステップと、
を有することを特徴とする強誘電体メモリ装置の駆動方法。
【請求項８】
前記第１ステップと第２ステップとの間に、熱負荷が加わることを特徴とする請求項７記載の強誘電体メモリ装置の駆動方法。
【請求項９】
前記１の領域以外の領域に、所望のデータを書き込む第３ステップを有することを特徴とする請求項７又は８記載の強誘電体メモリ装置の駆動方法。
【請求項１０】
請求項７乃至９のいずれか一項に記載の強誘電体メモリ装置の駆動方法を有することを特徴とする電子機器の駆動方法。
【請求項１１】
少なくとも３以上の奇数個の記憶領域に０又は１のデータよりなる第１プログラムが記憶された強誘電体メモリ装置が組み込まれた電子機器であって、
初回の電源投入時に、前記奇数個の記憶領域の対応する番地のデータを読み出し、各読み出しデータを比較し、多数決により０又は１の比較データを決定し、前記比較データを前記奇数個の記憶領域の内の１の領域に書き込むことを特徴とする電子機器。
【請求項１２】
前記電子機器への前記強誘電体メモリ装置の組み込みの際に、熱負荷が加わっていることを特徴とする請求項１１記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置、これを用いた電子機器およびこれらの駆動方法に関するものである。
【背景技術】
【０００２】
従来の強誘電体メモリおよびその初期化方法として、特開２００４−２４１０９７号公報（特許文献１）に開示されたものがある。当該公報には、パッケージの際の熱履歴によって強誘電体キャパシタの分極の減極を改善するため、最初の電源投入時に、リファレンスプレート線を１サイクル駆動する技術が開示されている。
【特許文献１】特開２００４−２４１０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）装置は、強誘電体材料の分極と電界との間に見られるヒステリシス特性を利用して情報を記憶させるものであり、その高速性、低消費電力性及び不揮発性などの観点から注目され、種々の装置への適用が検討されている。例えば、マイクロコンピュータ（マイコン）には、プログラム領域（ＲＯＭ（read only memory）領域）とＲＡＭ（random access memory）領域が設けられるが、強誘電体メモリは、不揮発性であり、かつ、データの書き換えも可能であることから、双方の領域を強誘電体メモリで形成することが可能である。
【０００４】
一方、パッケージ化された強誘電体メモリ（半導体チップ）を、電子機器に組み込む、例えば、電子機器を構成する配線基板に半田付け等で実装する際には、約２６０℃の熱負荷（熱ストレス）が加わる。
【０００５】
このような熱負荷が加わると、強誘電体膜の分極状態が減極してしまう。そこで、この減極に対し、上記特許文献１では、最初の電源投入時に、リファレンスプレート線を１サイクル駆動することにより減極を改善している。
【０００６】
しかしながら、上記特許文献１に記載の技術を用いても、減極が極端な場合、即ち、あらかじめ書き込まれたデータが反転してしまう程の減極に対しては、その救済が不可能であった。
【０００７】
よって、本発明は、強誘電体メモリ装置のプログラム領域に書き込まれたデータの減極が生じた場合でもデータの救済を可能にすることを目的とする。また、プログラム領域に書き込まれたデータの救済を行うことで、強誘電体メモリ装置およびこれを用いた電子機器の特性の向上を図ることを目的とする。
【課題を解決するための手段】
【０００８】
（１）本発明に係る強誘電体メモリ装置は、少なくとも３以上の奇数個の記憶領域と、上記奇数個の記憶領域に記憶された０又は１のデータを読み出す読出回路と、上記奇数個の記憶領域の対応する番地の読み出しデータを比較し、多数決により０又は１の比較データを決定する比較回路と、上記比較データを上記奇数個の記憶領域の内の１の領域に書き込む書込回路と、を有することを特徴とする。
【０００９】
かかる構成によれば、奇数個の記憶領域に同一のプログラムを記録しておけば、これらの奇数個の記憶領域の対応する番地の読み出しデータを比較し、多数決により０又は１の比較データを決定し、奇数個の記憶領域の内の１の領域であるプログラム領域に書き戻すことができる。よって、プログラム領域に記録された（書き込まれた）データが、減極し、データ不良（不良ビット）が生じていても、当該データを救済することができ、当初プログラムを使用することができる。
【００１０】
好ましくは、上記強誘電体メモリ装置は、電源投入回数が１か否かを判断する判定回路を有する。このように、判定回路を設けることで、２回目以降の電源投入時にプログラムデータの再書き込みの動作を防止することができる。
【００１１】
好ましくは、上記強誘電体メモリ装置は、電源投入回数が１か否かを判断する判定回路を有し、上記比較データの上記１の領域への書き込みは、電源投入回数が１の場合にのみ行われる。かかる構成によれば、２回目以降の電源投入時にプログラムデータの再書き込みの動作を防止することができる。
【００１２】
好ましくは、奇数個の記憶領域には、同じプログラムが記憶されている。かかる構成によれば、プログラムのバックアップが可能となる。好ましくは、上記１の領域以外の領域は、書き換え可能領域として使用される。かかる構成によれば、書き換え可能領域を利用してプログラムのバックアップを行うことができる。
【００１３】
（２）本発明に係る電子機器は、上記強誘電体メモリ装置を有する。ここで「電子機器」とは、本発明にかかる強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、強誘電体メモリ装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とする装置などが含まれる。
【００１４】
（３）本発明に係る強誘電体メモリ装置の駆動方法は、少なくとも３以上の奇数個の記憶領域に０又は１のデータよりなる第１プログラムを記憶する第１ステップと、上記奇数個の記憶領域の対応する番地の読み出し、各読み出しデータを比較し、多数決により０又は１の比較データを決定し、上記比較データを上記奇数個の記憶領域の内の１の領域に書き込む第２ステップと、を有する。
【００１５】
かかる方法によれば、プログラム領域に記録された（書き込まれた）データが、減極し、データ不良（不良ビット）が生じていても、当該データを救済することができ、当初プログラムを再書き込みすることができる。
【００１６】
例えば、上記第１ステップと第２ステップとの間に、熱負荷が加わる。かかる方法によれば、このような熱負荷によりデータ不良が生じても、当該データを救済することができ、当初プログラムを再書き込みすることができる。
【００１７】
好ましくは、上記１の領域以外の領域に、所望のデータを書き込む第３ステップを有する。かかる方法によれば、書き換え可能領域を利用してプログラムのバックアップが可能となる。
【００１８】
（４）本発明に係る電子機器の駆動方法は、上記強誘電体メモリ装置の駆動方法を有する。かかる方法によれば、電子機器の初回電源投入時に、プログラム領域に当初プログラムを再書き込みすることが可能となる。
【００１９】
（５）本発明に係る電子機器は、少なくとも３以上の奇数個の記憶領域に０又は１のデータよりなる第１プログラムが記憶された強誘電体メモリ装置が組み込まれた電子機器であって、初回の電源投入時に、上記奇数個の記憶領域の対応する番地のデータを読み出し、各読み出しデータを比較し、多数決により０又は１の比較データを決定し、上記比較データを上記奇数個の記憶領域の内の１の領域に書き込むことを特徴とする。
【００２０】
かかる構成によれば、プログラム領域に記録された（書き込まれた）データが、減極し、データ不良（不良ビット）が生じていても、電子機器の初回の電源投入時に、当該データを救済することができ、当初プログラムを再書き込みすることができる。
【００２１】
例えば、上記電子機器への上記強誘電体メモリ装置の組み込みの際に、熱負荷が加わっている。かかる構成によれば、このような熱負荷によりデータ不良が生じていても、当該データを救済することができ、当初プログラムを再書き込みすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２３】
図１は、本発明の一実施形態である強誘電体メモリ（強誘電体記憶装置、強誘電体メモリ装置）の構成を示すブロック図である。図示するように、本実施の形態の強誘電体メモリは、プログラム領域１１とＲＡＭ領域１３を有し、ＲＡＭ領域１３は、第１ＲＡＭ領域１３ａ、第２ＲＡＭ領域１３ｂおよび第３ＲＡＭ領域１３ｃを有する。プログラム領域１１には、当該強誘電体メモリの出荷時に、あらかじめセキュリティーデータ等の再書き込み不可データ（以下、「当初プログラムデータ」という）が記憶されている。
【００２４】
例えば、半導体ウエハ上に強誘電体メモリセルや周辺回路を構成するトランジスタなどからなる半導体記憶装置を形成した後、ウエハをダイシング（個片化）し、複数の半導体チップを形成する。このチップを、リード電極やバンプ電極を露出させつつ、封止樹脂等を用いて個別に封止する。例えば、封止後のテスト工程等で、上記当初プログラムデータが、上記リード電極やバンプ電極を介してメモリ内に書き込まれる。
【００２５】
このようなメモリ（メモリデバイス）は、例えば半導体メーカーにより上記のように製造され、出荷される。さらに、このようなメモリは、例えば、電子機器メーカーにより購入され、電子機器を構成する配線基板上に溶融樹脂や半田などを用いて搭載（実装）される。この際、メモリに熱負荷が加わることが多い。例えば、半田による接着の場合には、半田の溶融温度である２６０℃程度の熱負荷が加わる。
【００２６】
よって、強誘電体メモリセルに書き込まれた（記憶された）当初プログラムデータが、上記熱負荷により減極する。この減極が極端な場合、即ち、あらかじめ書き込まれたデータが反転してしまう程の減極が生じると、不良ビットとなる。従って、当初プログラムデータに基づき所望の処理を行う場合、誤った情報が読み出され、誤動作等の原因となる。
【００２７】
そこで、本実施の形態においては、第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂにも当初プログラムデータを記憶させておく。よって、出荷時には、プログラム領域１１、第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂ（３個の記憶領域、奇数個の記憶領域）には、同じプログラムが記憶される。言い換えれば、バックアップをとっておく。但し、この第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂはＲＡＭ領域１３の一部であり、ＲＡＭ領域１３は、末端ユーザーにより書き換え可能領域（上書き可能領域）として使用される領域である。
【００２８】
次いで、強誘電体メモリが、電子機器に組み込まれ、末端ユーザー（電子機器の購入者）の手に渡る。この際、電子機器（強誘電体メモリ）の初回電源投入時に、電源電位Ｖｃｃが図１に示すリセット回路２１に入力され、このリセット回路２１の出力とカウンタ２３により読み出し信号Ｒｉが合成（発生）される。例えば、アンド回路２５の第１入力部に、リセット回路２１からＨレベルの信号が入力され、第２入力部にカウンタ２３からＨレベルの信号が入力され、Ｈレベルの出力が読み出し信号Ｒｉとして出力される。
【００２９】
この読み出し信号Ｒｉに対応して、プログラム領域１１、第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂの記憶領域の対応する番地のデータをセンスアンプ（読み出し回路）ＳＡを介して読み出し、データを比較回路１７により比較し、多数決により０又は１の比較データ（再書き込みデータ）を決定する。この比較データをプログラム領域１１に再書き込みする（書き戻す）。
【００３０】
このように、本実施の形態によれば、上記再書き込みにより、プログラム領域に記録された（書き込まれた）データが、例えば、実装の際の熱負荷等により減極し、データ不良（不良ビット）が生じていても、当該データを救済することができ、当初プログラムを使用することができる。
【００３１】
ここで、読み出し信号Ｒｉは、カウンタ（判定回路）２３にも入力され、カウンタを１つ進める。その結果、２回目以降の電源投入（電源立ち上げ）時には、カウンタ２３からＬレベルの信号が出力され、読み出し信号Ｒｉは、Ｌレベルとなり、再書き込み動作が禁止される。なお、２回目以降の電源投入時の再書き込み動作の禁止は、他の構成の回路により成されてもよい。要は、電源投入回数が１か否か（初回か否か）を判断し、電源投入回数が１の場合にのみプログラムデータの再書き込みを行えばよい。
【００３２】
また、第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂ（ＲＡＭ領域１３）には、末端ユーザーによって必要データが上書きされる。即ち、書き換え可能なＲＡＭ領域として使用される。
【００３３】
図２は、本発明の一実施形態である強誘電体メモリの構成をさらに詳細に示すブロック図である。図示するように、本実施の形態の強誘電体メモリの、プログラム領域１１、第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂには、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＬ、／ＢＬが接続され、ワード線ＷＬおよびビット線ＢＬとの交点にメモリセルが配置される。なお、本実施の形態のメモリセルは、いわゆる、２Ｔ２Ｃセルである。即ち、１つのメモリセルを２つのトランジスタと２つの強誘電体キャパシタで構成している。図３に、２Ｔ２Ｃセルの回路図を示す。
【００３４】
図３に示すように、１つのセルを構成する２つのトランジスタの一端には、それぞれビット線対（ＢＬ、／ＢＬ）が接続され、このビット線間にはセンスアンプＳＡが接続されている（図２参照）。
【００３５】
図２に示すように、センスアンプＳＡの入力部は、信号線ＳＡＥに接続され、ＳＡＥ信号に基づき動作する。なお、以降の説明においては、信号線名と信号名について同じ符号を用いることとする。また、各センスアンプＳＡの出力部は、それぞれ信号線に接続され、これらの信号線がバスｂｕｓを構成する。この場合、３本の信号線でバスｂｕｓが構成されている。なお、ビット数が多い場合、ＣＭＰＲ専用ｂｕｓと通常のメモリ動作用ｂｕｓとを分けてもよい。このバスｂｕｓを介して、センスアンプＳＡの出力が、多数決回路１７ａに接続される。また、多数決回路１７ａは、信号線ＣＭＰＲと接続され、信号ＣＭＰＲによって駆動され、再書き込み信号Ｒｗを出力する。よって、多数決回路１７ａは、信号線Ｒｗを介してプログラム領域１１のビット線ＢＬ、／ＢＬと接続されている。図２においては、各領域に１つのビット線対（１ビット）しか記載していないが、もちろん、メモリ容量によっては、複数のビット線等が必要であることは言うまでもない。
【００３６】
また、ビット線間には、書き込み回路ＷＲが接続されている。強誘電体メモリは、いわゆる破壊読出しであるため、読み出しの後には、読み出されたデータが、この書き込み回路ＷＲにより再書き込みされ、データが維持される。なお、この書き込み回路ＷＲを用いてデータの書き換え（上書き）が行われてもよい。例えば、上書き不可のアドレスをあらかじめ指定しておくことで、プログラム領域を規定することができる。即ち、上書き不可としてアドレスが指定された領域は、データの書き換えが禁止され、プログラム領域となる。上書き可としてアドレスが指定された領域は、データの書き換えが可能なＲＡＭ領域となる。
【００３７】
図４は、図２に示す回路の初回電源投入時のタイミングチャートである。図示するように、ワード線ＷＬおよびプレート線ＰＬが立ち上がる（ＬレベルからＨレベルに変化する、活性化する、オン状態となる）ことにより、強誘電体キャパシタに保持された電荷（データ、１もしくは０）がビット線ＢＬに現れる。その後、信号ＳＡＥが立ち上がることによりセンスアンプＳＡが動作し、メモリセルに書き込まれているデータ（１もしくは０）が読み出される。かかるステップにより、プログラム領域１１、第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂの記憶領域の対応する番地のデータが読み出される。
【００３８】
次いで、信号ＣＭＰＲが立ち上がることにより、多数決回路１７ａにより決定された０又は１の比較データ（再書き込みデータ）が、ビット線を介してプログラム領域１１に書き込まれる。この場合、多数決回路１７ａは、読み出しデータを比較し、多数決により比較データを決定する機能と、プログラム領域１１にデータを書き込む機能とを有する。もちろん、プログラム領域１１に接続された書き込み回路ＷＲを用いて書き込みを行ってもよい。但し、多数決回路１７ａの出力Ｒｗをそのままビット線に入力することで、多数決回路１７ａの出力の論理をそのまま、プログラム領域１１に書き込むことができ、より簡易な構成で、誤入力を低減しつつ、プログラムデータの再書き込みを行うことができる。なお、この際、書き込み信号（書き込み回路ＷＲの駆動信号）は、Ｌレベルのままで、立ち上がらない。第１ＲＡＭ領域１３ａおよび第２ＲＡＭ領域１３ｂは、以降、書き換え可能領域として末端ユーザーに使用されるため、再書き込みを行う必要はない。
【００３９】
ここで、信号ＣＭＰＲとして、図１を参照しながら説明した読み出しＲｉもしくはこの読み出し信号Ｒｉに応答した信号を用いることができる。
【００４０】
以上より、本実施の形態は、本来再書き込み不可な領域であるプログラム領域１１を強誘電体メモリの不揮発でありながら再書き込みが可能であるという特性を利用し、一度に限り、再書き込みを許容するものであると言える。この再書き込みのタイミングを初回電源投入時とし、書き換え可能領域であるＲＡＭ領域１３に少なくとも２以上の偶数個のプログラムデータのバックアップを準備、即ち、本来のプログラムとバックアップのプログラムとを併せて奇数のプログラムデータ（奇数の記憶領域）とすることで、多数決が可能となり、多数決によりプログラムデータを復元（再書き込み）する。このように、プログラムデータを補償しつつ、以降は、ＲＡＭ領域を書き換え可能領域と使用することで、メモリの有効的利用を図ることができる。
【００４１】
一方、プログラムデータ（プログラム領域１１のデータ）およびＲＯＭ領域１３のデータの読み出しは次のように行われる。図５は、図２に示す回路の読み出し時（初回電源投入時を除く）のタイミングチャートである。まず、ワード線ＷＬおよびプレート線ＰＬが立ち上がる（ＬレベルからＨレベルに変化する）ことにより、強誘電体キャパシタに保持された電荷がビット線ＢＬに現れる。その後、信号ＳＡＥが立ち上がることによりセンスアンプＳＡが動作し、メモリセルに書き込まれているデータ（１もしくは０）が読み出される。強誘電体メモリはいわゆる破壊読出しであるため、読み出されたデータがそのまま書き込み回路ＷＲにより書き込まれデータの保存が維持される。なお、この際、信号ＣＭＰＲは、Ｌレベルのままで、立ち上がらない。よって、プログラム領域１１に、再書き込みは行われない。
【００４２】
このように本実施の形態によれば、強誘電体メモリのプログラム領域に書き込まれたデータの減極（データ不良）が生じた場合でもデータの救済を行うことができる。また、プログラム領域に書き込まれたデータの救済を行うことで、強誘電体メモリ装置およびこれを用いた電子機器の特性の向上を図ることができる。
【００４３】
なお、本実施の形態においては、２Ｔ２Ｃのメモリセルを例に説明したが、メモリセルの構成に制限はなく、１Ｔ１Ｃのメモリセル、即ち、強誘電体キャパシタから読み出された電位とリファレンス電位との差をセンスアンプで増幅しデータを読み出すメモリセル、に対しても適用可能である。
【００４４】
また、本実施の形態においては、２つのＲＡＭ領域（１３ａ、１３ｂ）にプログラムをバックアップしたが、本来のプログラム領域を含め奇数領域となるようＲＡＭ領域もしくはその一部を分割すればよい。よって、分割されたＲＡＭ領域のうち、プログラムデータがバックアップされるのは偶数個である。要は、プログラム領域を含む奇数個の記憶領域のデータを比較し、比較データをこれらの記憶領域の内の１の領域に書き戻せればよい。
【００４５】
また、本実施の形態においては、２つのＲＡＭ領域（１３ａ、１３ｂ）でバックアップを行ったが、これらの領域は、多いほうがよりプログラムデータの再現性が高まる。但し、ＲＡＭ領域を可能な限り分割してバックアップする必要はない。即ち、ＲＡＭ領域の中でバックアップに使われない領域（例えば、１３ｃ）がプログラム容量以上の容量で残存していてもよい。
【００４６】
また、本実施の形態においては、プログラム領域、ＲＡＭ領域（１３ａ、１３ｂ）を設けたが、これらが見かけ上分離して形成されている必要はない。
【００４７】
また、本実施の形態においては、末端ユーザーが初回電源投入を行うことを前提に説明したが、初回電源投入は装置（電子機器）メーカーがテスト的に行ってもよく、また、販売店の店頭などにおいて行われてもよい。
【００４８】
また、本実施の形態においては、熱負荷として半田溶接などの実装工程を例に説明したが、熱負荷は実装工程のみではなく、メモリの加速試験などの際にも加わる場合がある。また、プログラムデータ（バックアップも含む）の書き込みは、ウエハ状態で行ってもよい。また、熱負荷は、ベアチップ状態で加わることもある。また、本実施の形態においては、電子機器メーカーの実装工程の際の熱負荷を例に説明したが、熱負荷は、半導体メーカーやメモリを組み込んだ部品メーカー等において加わることもある。要は、複数の記憶領域へのプログラム（バックアップ）後に加わる熱負荷について対処できればよい。
【００４９】
また、本実施の形態においては、電子機器メーカーの実装工程の際の熱負荷を例に説明したが、必ずしも熱負荷が加わる必要はない。メモリの出荷後は、多様な工程によりメモリが電子機器に組み込まれる恐れがあり、その処理に際し、熱負荷の制限が緩和されることにも意味がある。即ち、仮に、熱負荷がかかってもプログラムデータの救済が可能であることに意味がある。
【００５０】
また、本実施の形態においては、強誘電体メモリを例に説明したが、この他、不揮発性メモリによりプログラム領域およびＲＡＭ領域を有する記憶装置に広く適用可能である。但し、強誘電体メモリは、熱等による減極の影響が大きいため、強誘電体メモリに本発明を用いて好適である。
【００５１】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態である強誘電体メモリの構成を示すブロック図である。
【図２】本発明の一実施形態である強誘電体メモリの構成をさらに詳細に示すブロック図である。
【図３】２Ｔ２Ｃセルの回路図である。
【図４】図２に示す回路の初回電源投入時のタイミングチャートである。
【図５】図２に示す回路の読み出し時（初回電源投入時を除く）のタイミングチャートである。
【符号の説明】
【００５３】
１１…プログラム領域、１３…ＲＡＭ領域、１３ａ…第１ＲＡＭ領域、１３ｂ…第２ＲＡＭ領域、１３ｃ…第３ＲＡＭ領域、１７…比較回路、１７ａ…多数決回路、２１…リセット回路、２３…カウンタ、２５…ＡＮＤ回路、ＢＬ、／ＢＬ…ビット線、ｂｕｓ…バス
ＣＭＰＲ…信号（信号線）、ＰＬ…プレート線、Ｒｉ…読み出し信号、Ｒｗ…再書き込み信号、ＳＡ…センスアンプ、ＳＡＥ…信号（信号線）、Ｖｃｃ…電源電位、ＷＬ…ワード線、ＷＲ…書き込み回路、ＷＲＩＴＥ…書き込み信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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