(57)【要約】【課題】  工程の増加なく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得る。【解決手段】  トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍にラッチアップを防止するためのキャリア捕獲領域を有し、キャリア捕獲領域の深さはトレンチ分離領域の深さよりも深くした。また、高電源電圧回路部内に形成されたキャリア捕獲領域は、高電源電圧回路部に形成されたＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の拡散層にて形成した。【選択図】  図１
2008198777.tif 000002
【特許請求の範囲】
【請求項１】
高電源電圧回路部と低電源電圧回路部とを有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されている半導体装置において、前記ウエル領域の端部近傍にラッチアップを防止するためのキャリア捕獲領域を有し、前記キャリア捕獲領域の深さは、前記トレンチ分離領域の深さよりも深くしたことを特徴とする半導体装置。
【請求項２】
前記高電源電圧回路部は、第１導電型半導体基板と、第１導電型の第１ウエル及び第２導電型の第２ウエルから成り、前記第１ウエルと前記第２ウエルの接合部において、前記第１ウエルと前記第２ウエルの両方の端部に、それぞれ前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【請求項３】
前記高電源電圧回路部は、第１導電型半導体基板と、第２導電型の第２ウエルからなり、前記第１導電型半導体基板と前記第２ウエルの接合部付近において、前記第１導電型半導体基板と前記第２ウエルのそれぞれに前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【請求項４】
前記高電源電圧回路部は、第１導電型半導体基板と、第１導電型の第１ウエル及び第２導電型の第２ウエルから成り、前記第１ウエルと前記第２ウエルの接合部において、前記第１ウエルの端部にのみ、前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【請求項５】
前記高電源電圧回路部は、第１導電型半導体基板と、第１導電型の第１ウエル及び第２導電型の第２ウエルから成り、前記第１ウエルと前記第２ウエルの接合部において、前記第２ウエルの端部にのみ、前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【請求項６】
前記高電源電圧回路部は、第１導電型半導体基板と、第２導電型の第２ウエルからなり、前記第１導電型半導体基板と前記第２ウエルの接合部付近の、前記第１導電型半導体基板側にのみ前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【請求項７】
前記高電源電圧回路部は、第１導電型半導体基板と、第２導電型の第２ウエルからなり、前記第１導電型半導体基板と前記第２ウエルの接合部付近の、前記第２ウエル側にのみ前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【請求項８】
前記高電源電圧回路部内に形成された前記キャリア捕獲領域は、前記高電源電圧回路部に形成された前記ＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の拡散層にて形成されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ分離構造を有する半導体装置に関する。特に、素子分離構造にトレンチ分離を使用した多電源電圧を持つＣＭＯＳデバイス等の半導体装置に関する。
【背景技術】
【０００２】
多電源電圧を使用するＣＭＯＳデバイスを有する半導体装置では、ロジック回路などの内部回路を構成する低電源電圧部の集積度を向上させるとともに、入出力回路などに用いられる高電源電圧部のラッチアップ耐性を確保することが重要である。
【０００３】
素子分離にはＬＯＣＯＳ法に比べて高集積化に適しているトレンチ分離方法が採用される場合が多いが、トレンチ分離で素子分離した半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧部の素子の集積度が低下するという問題点を有していた。
【０００４】
その改善策として、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部のトレンチ分離幅に比べて広くしたりする方法も提案されている。（例えば、特許文献１参照。）
【特許文献１】特開２０００−５８６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のようにトレンチ分離で素子分離した多電源電圧を使用する半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧回路部の素子の集積度が低下するという問題点を有していた。
【０００６】
また、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部に比べて広くしたりする例も提案されているが、製造工程が増加する、分離幅が増大してコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００７】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００８】
高電源電圧回路部と低電源電圧回路部とを有し、高電源電圧回路部及び低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されている半導体装置において、ウエル領域の端部近傍にラッチアップを防止するためのキャリア捕獲領域を有し、キャリア捕獲領域の深さは、トレンチ分離領域の深さよりも深くした
また、高電源電圧回路部内に形成されたキャリア捕獲領域は、高電源電圧回路部に形成されたＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の拡散層にて形成した。
【発明の効果】
【０００９】
これらの手段によって、以上説明したように、工程の増加もなく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１０】
【実施例１】
【００１１】
図１は、本発明に係る半導体装置における高電源電圧回路部の第１の実施例を示す模式的断面図である。
【００１２】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されるており、これらのウエルの表面には、ここでは図示しないが複数のＭＯＳ型のトランジスタが形成されており、それらの素子分離用のトレンチ分離領域３０１が形成されている。そして、Ｐウエル領域２０１とＮウエル領域２０２との接合部付近のＰウエル領域２０１内のトレンチ分離領域３０１は一部が除去されて、トレンチ分離領域３０１より深い深さを有するＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１が形成され、またＮウエル領域２０２内のトレンチ分離領域３０１も一部が除去されて、トレンチ分離領域３０１より深い深さを有するＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２が形成されている。
【００１３】
トレンチ分離領域３０１より深い深さを有するＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１、およびＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２が形成されていることによって、Ｐウエル領域２０１とＮウエル領域２０２、ならびにＰ型のシリコン基板１０１と、図示しないがＰウエル領域２０１あるいはＮウエル領域２０２に形成されたＭＯＳ型トランジスタのソースまたはドレイン領域との間において、外部からのサージや内部回路動作による電位の変動などのトリガーによって引き起こされるラッチアップを効果的に防止することができる。
【００１４】
ここで、Ｐウエル領域２０１内のＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１は、図示しないがＮウエル領域２０２内に形成されたＰ型のＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の不純物拡散層によって形成されている。また、Ｎウエル領域２０２内に設けたＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２も、対照的かつ同様に、図示しないがＰウエル領域２０１内に形成されたＮ型のＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の不純物拡散層によって形成されている。
【００１５】
これによって、特別な工程の増加無く、簡単にラッチアップ防止用のＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１およびＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２を形成することができる。
【００１６】
図１の例では、第１導電型半導体基板としてＰ型のシリコン基板、第１ウエルとしてＰウエル、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとしても構わない。
【００１７】
なお、図示は省略するが、本発明における半導体装置の低電源電圧回路部においては、動作電圧が低いため、寄生バイポーラ動作やラッチアップは発生しにくい。そのため上記の説明のようなトレンチ分離領域より深い深さを有するキャリア捕獲領域は必要ないので高集積化が可能となる。
【００１８】
以上の説明のとおり、本発明によって、工程の増加もなく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【実施例２】
【００１９】
図２は、本発明に係る半導体装置における高電源電圧回路部の第２の実施例を示す模式的断面図である。
【００２０】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が形成されるており、それらの表面には、ここでは図示しないが複数のＭＯＳ型のトランジスタが形成されており、それらの素子分離用のトレンチ分離領域３０１が形成されている。そして、Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部付近のＰ型のシリコン基板１０１内におけるトレンチ分離領域３０１は一部が除去されて、トレンチ分離領域３０１より深い深さを有するＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１が形成され、またＮウエル領域２０２内のトレンチ分離領域３０１も一部が除去されて、トレンチ分離領域３０１より深い深さを有するＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２が形成されている。
【００２１】
トレンチ分離領域３０１より深い深さを有するＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１、およびＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２が形成されていることによって、Ｎウエル領域２０２、ならびにＰ型のシリコン基板１０１と、図示しないがＰ型のシリコン基板１０１あるいはＮウエル領域２０２に形成されたＭＯＳ型トランジスタのソースまたはドレイン領域との間で、外部からのサージや内部回路動作による電位の変動などのトリガーによって引き起こされるラッチアップを効果的に防止することができる。
【００２２】
ここで、Ｐ型のシリコン基板１０１内におけるＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１は、図示しないがＮウエル領域２０２内に形成されたＰ型のＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の不純物拡散層によって形成されている。また、Ｎウエル領域２０２内に設けたＮ型の高濃度不純物領域からなるＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２も、対照的かつ同様に、図示しないがＰ型のシリコン基板１０１内に形成されたＮ型のＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の不純物拡散層によって形成されている。
【００２３】
これによって、特別な工程の増加無く、簡単にラッチアップ防止用のＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１およびＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２を形成することができる。
【００２４】
図２の例では、第１導電型半導体基板としてＰ型のシリコン基板、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第２ウエルとしてＰウエルとしても構わない。その他の説明については図１と同一の符号を付記することで説明に代える。
【実施例３】
【００２５】
図３は、本発明に係る半導体装置における高電源電圧回路部の第３の実施例を示す模式的断面図である。
【００２６】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されるており、それらの表面には、ここでは図示しないが複数のＭＯＳ型のトランジスタが形成されており、それらの素子分離用のトレンチ分離領域３０１が形成されている。そして、Ｐウエル領域２０１とＮウエル領域２０２との接合部付近のＰウエル領域２０１内のトレンチ分離領域３０１は一部が除去されて、トレンチ分離領域３０１より深い深さを有するＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１が形成されている。
【００２７】
図１の実施例と異なる点は、図１の例ではＰウエル領域２０１とＮウエル領域２０２の両方にキャリア捕獲領域４０１およびＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２を設けていたが、図３の実施例ではＰウエル領域２０１内のみにＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１を形成している点である。
【００２８】
図１のように、Ｐウエル領域２０１とＮウエル領域２０２の両方にＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１および４０２を設けることはラッチアップ防止の観点から大変望ましいが、占有面積を少しでも縮小したい場合や、十分なラッチアップ耐性が確保できる場合には、Ｐウエル領域２０１あるいはＮウエル領域２０２のうち、効果的な片側にのみＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１あるいはＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２を形成することも可能である。
【００２９】
図３の例では、Ｐウエル領域２０１とＮウエル領域２０２の両ウエル領域を有する場合を示したが、図２の例のように第１導電型半導体基板上に一つの第２ウエルを有する場合にも、第１導電型半導体基板あるいは第２ウエルのどちらか一方にＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１あるいはＮ型の高濃度不純物領域からなるキャリア捕獲領域４０２を形成することで同様の効果を得ることができる。
【００３０】
図３の例の説明にもどり、トレンチ分離領域３０１より深い深さを有するキャリア捕獲領域４０１によって、Ｐウエル領域２０１とＮウエル領域２０２、ならびにＰ型のシリコン基板１０１と、図示しないがＰウエル領域２０１あるいはＮウエル領域２０２に形成されたＭＯＳ型トランジスタのソースまたはドレイン領域との間で、外部からのサージや内部回路動作による電位の変動などのトリガーによって引き起こされるラッチアップを効果的に防止することができる。
【００３１】
ここで、Ｐウエル領域２０１内のＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１は、図示しないがＮウエル領域２０２内に形成されたＰ型のＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の不純物拡散層によって形成されている。これによって、特別な工程の増加無く、簡単にラッチアップ防止用のＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１を形成することができる。
【００３２】
図３の例では、第１導電型半導体基板としてＰ型のシリコン基板、第１ウエルとしてＰウエル、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとしても構わない。その他の説明については図１と同一の符号を付記することで説明に代える。
【００３３】
以上の説明のとおり、本発明によって工程の増加もなく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る半導体装置の第１の実施例示す模式的断面図である。
【図２】本発明に係る半導体装置の第２の実施例示す模式的断面図である。
【図３】本発明に係る半導体装置の第３の実施例示す模式的断面図である。
【符号の説明】
【００３５】
１０１  Ｐ型のシリコン基板
２０１  Ｐウエル領域
２０２  Ｎウエル領域
３０１  トレンチ分離領域
４０１  Ｐ型の高濃度不純物領域からなるキャリア捕獲領域
４０２  Ｎ型の高濃度不純物領域からなるキャリア捕獲領域
【図１】
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【図２】
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【図３】
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