(57)【要約】【課題】耐圧を向上させかつドリフト層と基板との接触抵抗を低減すること。【解決手段】本発明は、導電性の基板１０と、基板１０上に離間して設けられＡｌを含有する窒化物半導体層１２と、窒化物半導体層１２及び基板１０と直接接して設けられ導電性の窒化物半導体からなるバッファ層１４と、バッファ層１４上に設けられ、バッファ層１４及び基板１０よりキャリア濃度が低いドリフト層１６と、ドリフト層１６上に設けられた第１電極３２と、基板１０に接続された第２電極３６と、第１電極３２と第２電極３６との間に流れる電流を制御する制御電極３４と、を具備することを特徴とする半導体装置である。【選択図】図２
2008227039.tif 000002
【特許請求の範囲】
【請求項１】
導電性の基板と、
該基板上に離間して複数設けられＡｌを含有する窒化物半導体層と、
該窒化物半導体層及び前記基板と直接接して設けられ導電性の窒化物半導体からなるバッファ層と、
該バッファ層上に設けられ、前記バッファ層及び前記基板よりキャリア濃度が低いドリフト層と、
前記ドリフト層上に設けられた第１電極と、
前記基板に接続された第２電極と、
前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、を具備することを特徴とする半導体装置。
【請求項２】
前記ドリフト層は前記バッファ層よりバンドギャップが大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記バッファ層と前記ドリフト層との界面は平坦であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記核生成層はＡｌＮまたはＡｌＧａＮからなることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記ドリフト層はＧａＮからなることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項６】
前記基板はＳｉＣまたはＳｉからなることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記窒化物半導体層、前記バッファ層及び前記ドラフト層は、ＭＯＣＶＤ法で形成されてなることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記基板及び前記バッファ層のキャリア濃度は１×１０１８ｃｍ−３以上であることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、窒化物半導体を用いた縦型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。なお、窒化物半導体とは、例えば、ＧａＮ、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＧａＮとＡｌＮとの混晶であるＡｌＧａＮ、ＧａＮとＩｎＮとの混晶であるＩｎＧａＮ、ＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等である。
【０００３】
パワー素子として用いるためには高電圧で用いることが求められる。このため、高電圧において動作可能な、つまり高耐圧の半導体装置が開発されている。高耐圧な半導体装置を実現するために、基板上の窒化物半導体層上に設けられた第１電極と基板に設けられた第２電極との間に電流を流し、この電流を制御電極で制御する半導体装置（縦型デバイス）がある。縦型デバイスにおいては、制御電極と第２電極との間にドリフト層や基板が設けられ、ドリフト層や基板の膜厚、キャリア濃度、エネルギーバンドギャップ等を適宜変更することにより高耐圧な縦型デバイスを実現することができる。
【０００４】
例えば特許文献１には、窒化物半導体を用いて形成された縦型のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃ  Ｔｒａｎｓｉｓｔｏｒ）が開示されている。特許文献１の図３においては、ＳｉＣ（炭化シリコン）基板上にＡｌＧａＮバッファ層、ＧａＮドリフト層が形成されている。特許文献１の図３のようにソース電極から注入された電子はドリフト層から基板を通過しドレイン電極に至る。
【特許文献１】特開２００６−２８６９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、例えばＳｉＣ基板上には直接ＧａＮドリフト層を成長することは難しい。一方、特許文献１のように基板上にＡｌＧａＮバッファ層を設けると、ＡｌＧａＮバッファ層がバリアとなり、ＧａＮドリフト層と基板との接触抵抗が高くなってしまう。
【０００６】
本発明は、上記課題に鑑みなされたものであり、耐圧を向上させかつドリフト層と基板との接触抵抗を低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、導電性の基板と、該基板上に離間して複数設けられＡｌを含有する窒化物半導体層と、該窒化物半導体層及び前記基板と直接接して設けられ導電性の窒化物半導体からなるバッファ層と、該バッファ層上に設けられ、前記バッファ層及び前記基板よりキャリア濃度が低いドリフト層と、前記ドリフト層上に設けられた第１電極と、前記基板に接続された第２電極と、前記第１電極と前記第２電極との間に流れる電流を制御する制御電極と、を具備することを特徴とする半導体装置である。本発明によれば、バッファ層のキャリア濃度が高いため窒化物半導体層の不連続な箇所に電界が集中することを抑制することができる。よって、耐圧を向上させることができる。かつ、キャリア濃度の高いバッファ層と基板とが直接接しているため、ドリフト層と基板との間の接触抵抗を低減することができる。
【０００８】
上記構成において、前記ドリフト層は前記バッファ層よりバンドギャップが大きい構成とすることができる。この構成によれば、ドリフト層と基板との間の接触抵抗をより低減することができる。
【０００９】
上記構成において、前記バッファ層と前記ドリフト層との界面は平坦である構成とすることができる。この構成によれば、耐圧をより向上させることができる
【００１０】
上記構成において、前記核生成層はＡｌＮまたはＡｌＧａＮからなる構成とすることができる。また、上記構成において、前記ドリフト層はＧａＮからなる構成とすることができる。さらに、上記構成において、前記基板はＳｉＣまたはＳｉからなる構成とすることができる。
【００１１】
上記構成において、前記窒化物半導体層、前記バッファ層及び前記ドラフト層は、ＭＯＣＶＤ法で形成されてなる構成とすることができる。また、上記構成において、前記基板及び前記バッファ層のキャリア濃度は１×１０１８ｃｍ−３以上である構成とすることができる。この構成によれば、ドリフト層と基板との接触抵抗をより低減させることができる。
【発明の効果】
【００１２】
本発明によれば、バッファ層のキャリア濃度が高いため窒化物半導体層の不連続な箇所に電界が集中することを抑制することができる。よって、耐圧を向上させることができる。かつ、キャリア濃度の高いバッファ層と基板とが直接接しているため、ドリフト層と基板との間の接触抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例を図面を参照に説明する。
【実施例１】
【００１４】
図１（ａ）から図２（ｇ）は実施例１に係るＦＥＴの製造工程を示す断面図である。図１（ａ）を参照に、ＳｉＣ基板１０上に、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いＡｌＮからなる核生成層１２（窒化物半導体層）を形成する。例えばｎ型の基板１０はＮ（窒素）を不純物とし１０１８ｃｍ−３以上の不純物濃度を有する。例えば基板１０はインゴットで成長され、その成長過程でＮを不純物として用い成長されたものである。核生成層１２は約１０ｎｍの膜厚を有する。なお、図１（ｂ）を参照に、核生成層１２の一部をエッチングする。核生成層１２は基板１０上に例えば島状に形成される。
【００１５】
図１（ｃ）を参照に、以下ＭＯＣＶＤ法を用い順次形成する。ｎ型ＡｌＩｎＧａＮバッファ層１４を、例えば、ＴＭＧａ（トリメチルガリウム）、ＮＨ３（アンモニア）を用い、成長圧力が１００ｔｏｒｒ、成長温度が１０５０℃の条件で形成する。バッファ層１４は膜厚が１μｍでＳｉを用い１０１８ｃｍ−３程度の不純物濃度を有する。バッファ層１４は核生成層１２上に接して形成されるとともに、核生成層１２の間の基板１０上にも接して形成される。バッファ層１４上にｎ型ＧａＮドリフト層１６を、例えば、ＴＭＧａ、ＴＭＡｌ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）及びＮＨ３を用い、成長圧力が２００ｔｏｒｒ、成長温度が８５０℃の条件で形成する。ドリフト層１６は膜厚が３μｍ程度でＳｉを用い１０１５ｃｍ−３から１０１６ｃｍ−３の不純物濃度を有する。ドリフト層１６上に、ｐ型ＡｌＧａＮ電子制御層１８を形成する。電子制御層１８は、膜厚が約２００ｎｍでありＭｇ（マグネシウム）を用い１０１８ｃｍ−３程度の不純物濃度を有し、組成比は例えばＡｌ０．２５Ｇａ０．７５Ｎである。電子制御層１８上に、膜厚が１０ｎｍ程度のＡｌＮ拡散防止層２０を形成する。拡散防止層２０上にｎ型ＧａＮキャップ層２２を形成する。キャップ層２２は、膜厚が約５００ｎｍでありＳｉを用い１０１８ｃｍ−３から１０１９ｃｍ−３の不純物濃度を有している。
【００１６】
図１（ｄ）を参照に、所定領域に、キャップ層２２上から電子制御層１８に達するようにＳｉを注入しｎ型注入領域２４を形成する。例えば塩素系のドライエッチングを行うことにより窒化物半導体層にドリフト層１６に達する溝部３０を形成する。
【００１７】
図２（ｅ）を参照に、溝部３０内の側面、底面及びキャップ層２２上にｉ−ＧａＮ電子走行層２６及びｉ−ＡｌＮバリア層２８を形成する。これにより、電子制御層１８の側面にＧａＮ電子走行層２６及びＡｌＮバリア層２８が形成される。電子走行層２６及びバリア層２８の膜厚は例えば１０ｎｍから１００ｎｍとすることができる。
【００１８】
図２（ｆ）を参照に、ソース電極３２（第１電極）を形成すべき領域の電子走行層２６及びバリア層２８を除去する。キャップ層２２上に、Ｔｉ（チタン）／Ａｌ（アルミニウム）またはＴｉ／Ａｕ(金）からなるソース電極３２を蒸着法及びリフトオフ法を用い形成する。すなわち、ソース電極３２はキャップ層２２、拡散防止層２０及び電子制御層１８を介しドリフト層１６上に設けられている。溝部３０内にＮｉ／ＡｌまたはＮｉ／Ａｕからなるゲート電極３４（制御電極）を例えば蒸着法及びリフトオフ法を用い形成する。これにより、バリア層２８の電子制御層１８に対向する側面にゲート電極３４が形成される。図２（ｇ）を参照に、基板１０を例えば２００μｍ以下の厚さとなるように研磨する。基板１０の下に基板１０に接続するようにＴｉ／ＡｌまたはＴｉ／Ａｕからなるドレイン電極３６（第２電極）を蒸着法及びリフトオフ法を用い形成する。
【００１９】
図２（ｇ）の矢印のように、実施例１に係るＦＥＴにおいて、ソース電極３２からキャップ層２２のｎ型注入領域２４に注入された電子は、電子制御層１８がｐ型でバリアとなるため電子走行層２６を通り、ドリフト層１６、バッファ層１４及び基板１０を通りドレイン電極３６に至る。ゲート電極３４はソース電極３２とドレイン電極３６との間を流れる電流を制御する。言い換えれば、ゲート電極３４は窒化物半導体層上に設けられ、窒化物半導体層に流れる電流を制御する。このようにして、ＦＥＴとして動作する。
【００２０】
図３（ａ）から図３（ｄ）は実施例１の効果を説明するため、基板１０、核生成層１２、バッファ層１４及びドリフト層１６を模式的に示した図である。図３（ａ）を参照に、ＳｉＣ基板１０上に直接ＧａＮドリフト層１６を成長する場合、ＳｉＣ基板１０表面にＧａＮ層が形成される核が生じ難い。そこで、図３（ｂ）を参照に、特許文献１の図３のように、基板１０上にＡｌを含む核生成層１２ａ（特許文献１ではバッファ層）を形成し、核生成層１２ａ上にＧａＮドリフト層１６を形成する。ＳｉＣ基板１０上にＡｌを含む核生成層は容易に成長可能である。さらに、核生成層１２ａ上にはＧａＮ層を成長するための核が生成されるため、ＧａＮドリフト層１６を容易に成長することができる。
【００２１】
しかし、核生成層１２ａとして機能するためにはＡｌを多く含むことが有効である。Ａｌを多く含むとバンドギャップが大きく抵抗率が高くなってしまう。よって、ドリフト層１６と基板１０との接触抵抗が大きくなってしまう。
【００２２】
図３（ｃ）を参照に、基板１０上に核生成層１２を島状、ストライプ状または格子状に形成する。ドリフト層１６が成長する際、核生成層１２の上方及び横方向に向かってドリフト層１６が成長する。つまり、ドリフト層１６は核生成層１２からラテラル成長する。これにより、ドリフト層１６は基板１０と直接接触するように形成される。このように、図３（ｃ）の場合、ドリフト層１６を成長する際の核を生成するための層は核生成層１２が担う。一方、核生成層１２の間でドリフト層１６と基板１０とが直接接しているため、ドリフト層１６と基板１０との間を接触抵抗を低減することができる。
【００２３】
しかし、ドリフト層１６はドレイン耐圧を高くするため、１０１５ｃｍ−３から１０１６ｃｍ−３程度のキャリア濃度である。このように中程度のキャリア濃度のため、図３（ｃ）の矢印５０のように核生成層１２の不連続箇所に電界が集中する。これによりドレイン耐圧が低下してしまう。
【００２４】
図３（ｄ）を参照に、実施例１では、基板１０上に離間して複数の核生成層１２（窒化物半導体層）が設けられ、核生成層１２上に一部の領域が基板１０と直接接する導電性のバッファ層１４が設けられている。つまり、バッファ層１４は、核生成層１２及び基板１０と直接接している。バッファ層１４上にバッファ層１４及び基板１０よりキャリア濃度が低いドリフト層１６が設けられている。バッファ層１４のキャリア濃度が高いため図３（ｃ）のように核生成層１２の不連続な箇所に電界が集中することを抑制することができる。よって、ドレイン耐圧を向上させることができる。かつ、基板１０やバッファ層１４のキャリア濃度がドリフト層１６より高いため、キャリア濃度の高いバッファ層１４と基板１０とが直接接することにより、ドリフト層１６と基板１０との間の接触抵抗を低減することができる。
【００２５】
バッファ層１４は一部の領域が基板１０と直接接していれば、ドリフト層１６と基板１０との接触抵抗を低減することができるため、核生成層１２は離間して複数設けられていることが好ましい。これにより、バッファ層１４が基板１０と直接接する箇所が多くなり、バッファ層１４と基板１０との接触抵抗をより低減することができる。島状に形成された核生成層１２の平面の形状は、円状、三角形、四角形、五角形、六角形、八角形、十二角形等どのような形状でもよいが、窒化物半導体は六方晶系のため、四角形または六角形が好ましい。また、核生成層１２の平面形状は島状でなくともストライプ状または格子状でもよい。核生成層１２の間隔は、バッファ層１４が成長できかつバッファ層１４と基板との間の接触抵抗が高くならないように適宜設定できる。核生成層１２の間隔は例えば１μｍから１０μｍ程度が好ましい。
【００２６】
核生成層１２は、Ａｌを含む窒化物半導体層であればよいが、より核生成層として機能するためには、ＡｌＮからなることが好ましい。また、ＡｌＧａＮからなっていてもよい。核生成層１２の膜厚は、バッファ層１４が成長できる程度に適宜設定することができる。例えば数ｎｍから１００ｎｍとすることができる。核生成層１２はキャリア濃度が高いことが好ましいが、Ａｌを含むためキャリア濃度を高くすることは難しく、導電性でなくともよい。
【００２７】
バッファ層１４はＡｌＩｎＧａＮ以外の窒化物半導体層を用いることができる。しかしながら、バッファ層１４のバンドギャップはドリフト層１６のバンドギャップより小さいことが好ましい。これにより、ドリフト層１６と基板１０との間の接触抵抗をより低減することができる。
【００２８】
バッファ層１４とドリフト層１６との界面は平坦であることが好ましい。これにより、キャリア濃度の異なるバッファ層１４とドリフト層１６との界面での電界集中を抑制することができる。なお、ここで界面が平坦とは電界集中が生じない程度に平坦であることを意味する。バッファ層１４の膜厚はバッファ層１４とドリフト層１６との界面が平坦となるように数１００ｎｍ以上であることが好ましい。より好ましくは１μｍ以上である。
【００２９】
ドリフト層１６は窒化物半導体からなればよいが、ＧａＮからなることが好ましい。また、ドリフト層１６の膜厚はドレイン耐圧を確保するため１μｍ以上が好ましい。
【００３０】
基板１０としてＳｉＣからなる場合を例に説明したが、基板１０は導電性であれば、例えばＳｉからなる基板でもよい。例えば、ｎ型のＳｉ基板の場合、Ａｓ（砒素）やＰ（リン）を不純物として用いることができる。ｎ型の基板１０、核生成層１２、バッファ層１４及びドリフト層１６では、キャリア濃度は不純物濃度とほぼ等しい。すなわち、基板１０及びバッファ層１４のキャリア濃度は１×１０１８ｃｍ−３以上であることが好ましい。これにより、ドリフト層１６と基板１０との接触抵抗をより低減させることができる。
【００３１】
基板１０、核生成層１２、バッファ層１４及びドリフト層１６はｐ型でもよい。ＳｉＣ基板またはＳｉ基板を用いる場合、ｐ型不純物として、Ｂ（ボロン）やＡｌ（アルミニウム）、を用いることができる。さらに、核生成層１２、バッファ層１４及びドリフト層１６のｐ型不純物としてＭｇ等を用いることができる。ｐ型の基板１０、核生成層１２、バッファ層１４及びドリフト層１６では、キャリア濃度は不純物濃度より小さい。しかしながら、ドリフト層１６のキャリア濃度よりバッファ層１４及び基板１０のキャリア濃度を高くすることによりドレイン耐圧を高くし、かつ、ドリフト層１６と基板１０との接触抵抗を低減させることができる。
【００３２】
拡散防止層２０は電子制御層１８中のＭｇ等のドーパントがその後の窒化物半導体層成長の際に拡散することを防止するための層である。電子制御層１８の拡散を抑制するためには、拡散防止層２０はＡｌを含む窒化物半導体からなることが好ましい。Ｍｇ等がキャップ層２２に拡散し、または、ＭＯＣＶＤのチャンバ内に残留したＭｇがキャップ層２２に混入すると、キャップ層２２のキャリア濃度が低下する。そこで、ｎ型注入領域２４を設けることによりキャップ層２２内の電子濃度を増加させることができる。なお、ｎ型注入領域２４及び拡散防止層２０は、設けなくともよい。
【００３３】
実施例１は縦型のＦＥＴの例であったが、ＧａＮ系半導体層上に設けられた第１電極と基板に設けられた第２電極との間を電流が流れるトランジスタであれば、同様の効果を奏することができる。例えば、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がベース電極であるバイポーラトランジスタ、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がゲート電極であるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とすることもできる。
【００３４】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００３５】
【図１】図１（ａ）から図１（ｄ）は実施例１に係るＦＥＴの製造工程を示す断面図（その１）である。
【図２】図２（ｅ）からび図２（ｇ）は実施例１に係るＦＥＴの製造工程を示す断面図（その２）である。
【図３】図３（ａ）から図３（ｄ）は実施例１に係るＦＥＴの効果を説明するための図である。
【符号の説明】
【００３６】
１０              基板
１２              核生成層（窒化物半導体層）
１４              バッファ層
１６              ドリフト層
１８              電子制御層
２０              拡散防止層
２２              キャップ層
２４              ｎ型注入領域
２６              電子走行層
２８              バリア層
３０              溝部
３２              ソース電極
３４              ゲート電極
３６              ドレイン電極
【図１】
2008227039.tif 000003
【図２】
2008227039.tif 000004
【図３】
2008227039.tif 000005