(57)【要約】【課題】接合リーク電流の発生を抑えつつ、効果的に歪みシリコン技術の導入を図り得る半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板内に形成されて素子形成領域を画定する素子分離領域と、前記素子形成領域における半導体基板の一部の上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域と前記素子分離領域との間の素子形成領域にエピタキシャル成長され、前記チャネル領域に歪みを付与する歪み付与層と、前記歪み付与層上に形成されたシリサイド層と、前記素子分離領域近傍で前記シリサイド層と前記半導体基板との間に介在するように、前記素子分離領域に隣接する前記歪み付与層の底面下に形成された前記半導体基板の改質層と、少なくとも前記歪み付与層内および前記素子分離領域近傍の前記改質層内に形成されたソース・ドレイン領域と、を有する。【選択図】図１
2008171999.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成されて素子形成領域を画定する素子分離領域と、
前記素子形成領域における半導体基板の一部の上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、
前記チャネル領域と前記素子分離領域との間の素子形成領域にエピタキシャル成長され、前記チャネル領域に歪みを付与する歪み付与層と、
前記歪み付与層上に形成されたシリサイド層と、
前記素子分離領域近傍で前記シリサイド層と前記半導体基板との間に介在するように、前記素子分離領域に隣接する前記歪み付与層の底面下に形成された前記半導体基板の改質層と、
少なくとも前記歪み付与層内および前記素子分離領域近傍の前記改質層内に形成されたソース・ドレイン領域と、
を有することを特徴とする半導体装置。
【請求項２】
前記歪み付与層は、ＳｉＧｅ、またはＳｉＣを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記改質層は、ＳｉＧｅ、またはＳｉＣを含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース・ドレイン領域は、前記歪み付与層の直下の前記半導体基板内に達する深さで形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板に素子分離領域を形成するための第１の溝を形成する工程と、
前記第１の溝の内面に不純物をイオン注入してイオン注入領域を形成する工程と、
前記イオン注入の後、前記第１の溝内に素子分離領域を形成する工程と、
前記素子分離領域により画定された前記半導体基板の素子形成領域上にゲート絶縁膜を介してゲート電極を選択的に形成する工程と、
前記ゲート電極および素子分離領域と自己整合的に、前記半導体基板および前記イオン注入領域の一部を除去して、前記ゲート電極と前記素子分離領域との間の領域に第２の溝を形成する工程と、
前記第２の溝内に結晶をエピタキシャル成長させて前記ゲート電極の下方の前記半導体基板に歪みを付与する歪み付与層を形成する工程と、
前記ゲート電極を挟み、且つ前記歪み付与層と前記歪み付与層下の前記イオン注入領域の少なくとも一部を含む領域にソース・ドレイン領域を形成する工程と、
金属膜を少なくとも前記歪み付与層上に堆積させ、シリサイド化反応により少なくとも前記歪み付与層の表面にシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面をシリサイド化したエピタキシャル層をソース・ドレイン領域に含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、選択エピタキシャル結晶成長技術を用いた歪みシリコン技術を導入した半導体装置が報告されている。
【０００３】
従来の半導体装置によれば、Ｓｉ基板に凹部を形成するエッチングを行い、凹部に基板のＳｉとは異なる格子定数を有するＳｉＧｅ結晶を選択エピタキシャル成長させてソース・ドレイン領域の一部とすることにより、ソース・ドレイン間のチャネル領域に応力を加えて歪みを生じさせる。Ｓｉの結晶格子に歪み（圧縮歪み、あるいは引っ張り歪み）を生じさせることにより、チャネル領域中の電荷の移動度を向上させることができる。
【０００４】
しかし、ＳｉＧｅ層を形成する際に、選択エピタキシャル結晶成長の特性上、結晶が所定の方向にのみ成長し、また、素子分離領域等のＳｉ以外の材料からなる部材からは結晶成長が起こらないため、素子分離領域とＳｉＧｅ層との間に隙間が生じる。
【０００５】
そのため、ＳｉＧｅ層表面をシリサイド化させると、その素子分離領域との隙間に沿って深い位置にまでシリサイド層が形成され、シリサイド層がＳｉ基板に接触するおそれがある。シリサイド層がＳｉ基板に接触すると、シリサイド層に含まれるＮｉ等の金属元素とＳｉＧｅの３元化合物ＳｉＧｅＮｉが熱力学的に不安定であるため、その接触部分からシリサイド化反応がＳｉ基板内部に向かって急激に進行し、シリサイド層がソース・ドレイン領域下のＳｉ基板内にまで形成されることがある。その結果、シリサイド層からＳｉ基板への接合リーク電流が増加するという問題が生じる。
【０００６】
一方、従来の他の半導体装置として、半導体基板上に形成されたＳｉＧｅ層と、ＳｉＧｅ層上に形成されたＳｉ層と、Ｓｉ層の表面領域に形成されたシリサイド層と、を備えた半導体装置が知られている（例えば、特許文献１参照）。この特許文献１に記載の半導体装置によれば、シリサイド層とＳｉＧｅ層との間にＳｉ層が形成されるため、熱力学的に不安定なシリサイド層、すなわちＮｉ等の金属元素とＳｉＧｅの３元化合物ＳｉＧｅＮｉが形成されず、上述のような問題が生じない。
【０００７】
しかし、この特許文献１に記載の半導体装置によれば、半導体装置の製造過程においてＳｉＧｅ層中のＧｅがＳｉ層中に拡散するおそれがあるため、Ｓｉ層をＳｉＧｅ層に対してある程度厚く形成する必要があり、ＳｉＧｅ層を用いることによる歪みシリコン等の効果が薄くなる。また、ＳｉＧｅ層中のＧｅがＳｉ層中へ拡散するため、Ｇｅの濃度調整が困難になる。
【特許文献１】特開２００５−３５３８３１号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、接合リーク電流の発生を抑えつつ、効果的に歪みシリコン技術の導入を図り得る半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、半導体基板と、前記半導体基板内に形成されて素子形成領域を画定する素子分離領域と、前記素子形成領域における半導体基板の一部の上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域と前記素子分離領域との間の素子形成領域にエピタキシャル成長され、前記チャネル領域に歪みを付与する歪み付与層と、前記歪み付与層上に形成されたシリサイド層と、前記素子分離領域近傍で前記シリサイド層と前記半導体基板との間に介在するように、前記素子分離領域に隣接する前記歪み付与層の底面下に形成された前記半導体基板の改質層と、少なくとも前記歪み付与層内および前記素子分離領域近傍の前記改質層内に形成されたソース・ドレイン領域と、を有することを特徴とする半導体装置を提供する。
【００１０】
また、本発明の他の一態様は、半導体基板に素子分離領域を形成するための第１の溝を形成する工程と、前記第１の溝の内面に不純物をイオン注入してイオン注入領域を形成する工程と、前記イオン注入の後、前記第１の溝内に素子分離領域を形成する工程と、前記素子分離領域により画定された前記半導体基板の素子形成領域上にゲート絶縁膜を介してゲート電極を選択的に形成する工程と、前記ゲート電極および素子分離領域と自己整合的に、前記半導体基板および前記イオン注入領域の一部を除去して、前記ゲート電極と前記素子分離領域との間の領域に第２の溝を形成する工程と、前記第２の溝内に結晶をエピタキシャル成長させて前記ゲート電極の下方の前記半導体基板に歪みを付与する歪み付与層を形成する工程と、前記ゲート電極を挟み、且つ前記歪み付与層と前記歪み付与層下の前記イオン注入領域の少なくとも一部を含む領域にソース・ドレイン領域を形成する工程と、金属膜を少なくとも前記歪み付与層上に堆積させ、シリサイド化反応により少なくとも前記歪み付与層の表面にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、接合リーク電流の発生を抑えつつ、効果的に歪みシリコン技術の導入を図り得る半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は、素子分離領域４により画定された半導体基板の素子形成領域上に形成されたトランジスタを有する。
【００１３】
トランジスタは、ｐ型トランジスタであり、Ｓｉ基板２上にゲート絶縁膜７を介して形成されたゲート電極８と、ゲート電極８の側面に形成されたゲート側壁９と、Ｓｉ基板２内に形成されたＳｉＧｅ層３と、Ｓｉ基板２およびＳｉＧｅ層３の表面近傍に形成されたエクステンション領域５ａを含むソース・ドレイン領域５と、ゲート電極８の表面に形成されたゲートシリサイド層１０と、ＳｉＧｅ層３の表面に形成されたソース・ドレインシリサイド層６と、を有して概略構成される。
【００１４】
素子分離領域４は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する。
【００１５】
ゲート電極８は、例えばポリシリコンからなり、その表面には、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物であるゲートシリサイド層１０が形成されている。
【００１６】
ゲート絶縁膜７は、例えばＳｉＯ２、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１７】
ゲート側壁９は、それぞれ例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造、更には３層以上の構造であってもよい。また、ゲート電極８とゲート側壁９の間に、オフセットスペーサが設けられてもよい。
【００１８】
ソース・ドレイン領域５およびエクステンション領域５ａは、Ｂ、ＢＦ２等のｐ型不純物イオンをＳｉ基板２およびＳｉＧｅ層３の表面から注入することにより形成される。
【００１９】
ＳｉＧｅ層３は、Ｓｉ基板２にＧｅをイオン注入して形成される、素子分離領域４に隣接したイオン注入領域３ａと、Ｓｉ基板２およびイオン注入領域３ａ上にＳｉＧｅ結晶をエピタキシャル成長させて形成されるエピタキシャル領域３ｂと、を有する。なお、イオン注入領域３ａおよびエピタキシャル領域３ｂにおけるＧｅ濃度は、例えば１０〜３０原子％であることが好ましい。すなわち、１０原子％未満ではＧｅ含有による効果が小さく、３０原子％を超えると結晶欠陥が大きくなる傾向があるからである。
【００２０】
ＳｉＧｅ結晶とＳｉ結晶は異なる格子定数を有するため、ＳｉＧｅ層３は、Ｓｉ基板２に歪みを与える。特に、エピタキシャル領域３ｂは、ゲート電極８下のＳｉ基板２中のチャネル領域に圧縮歪みを与えて電荷の移動度を向上させる。ここで、エピタキシャル領域３ｂの深さは、１００ｎｍ以下であることが好ましい。これは、１００ｎｍを超えてエピタキシャル領域３ｂを形成しても、チャネル領域に与えられる歪みの大きさは、もはやさほど増加せず、かえって工程の長時間化や歩留まりの低下等を招くことになるからである。また、エピタキシャル領域３ｂは素子分離領域４と隣接する領域に傾斜を有し、エピタキシャル領域３ｂ（エピタキシャル領域３ｂ上のソース・ドレインシリサイド層６）と素子分離領域４との間には隙間がある。
【００２１】
ソース・ドレインシリサイド層６は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ等の金属とＳｉＧｅとの化合物からなる。また、ソース・ドレインシリサイド層６は、ＳｉＧｅ層３上に形成され、Ｓｉ基板２には接していない。また、ソース・ドレインシリサイド層６の全ての部分は、ソース・ドレイン領域５よりも深い位置には形成されない。
【００２２】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｇ）、図２Ｃ（ｈ）〜（ｊ）、図２Ｄ（ｋ）〜（ｍ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２３】
まず、図２Ａ（ａ）に示すように、Ｓｉ基板２上にフォトレジスト工程によりレジスト１１を形成する。
【００２４】
次に、図２Ａ（ｂ）に示すように、レジスト１１をマスク材としてＳｉ基板２にエッチングを施し、第１の溝１２を形成する。
【００２５】
次に、図２Ａ（ｃ）に示すように、イオン注入法によりＧｅを第１の溝１２の内面に注入し、ＳｉＧｅ層３のイオン注入領域３ａを形成する。
【００２６】
次に、図２Ａ（ｄ）に示すように、第１の溝１２内を埋めるように絶縁材料を堆積させた後に平坦化処理を行い、素子分離領域４を形成する。
【００２７】
次に、図２Ｂ（ｅ）に示すように、エッチングによりレジスト１１を除去する。
【００２８】
次に、図２Ｂ（ｆ）に示すように、Ｓｉ基板２の一部の上にゲート絶縁膜７、ゲート絶縁膜７上にゲート電極８、ゲート電極８の側面にダミー側壁１３を選択的に形成する。
【００２９】
次に、図２Ｂ（ｇ）に示すように、ダミー側壁１３をマスクエッジとして用いてゲート電極８および素子分離領域４と自己整合的にＳｉ基板２にエッチングを施し、第２の溝１４を形成する。
【００３０】
次に、図２Ｃ（ｈ）に示すように、第２の溝１４により露出したＳｉ基板２およびＳｉＧｅ層３の表面を下地として、ＳｉＧｅ結晶をエピタキシャル成長させ、ＳｉＧｅ層３のエピタキシャル領域３ｂを形成する。エピタキシャル成長は化学蒸着チャンバー内で行い、例えば、モノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨＣｌ２）、水素化ゲルマニウム（ＧｅＨ４）、水素ガス等の雰囲気中で７００〜７５０℃の温度条件で行う。
【００３１】
このとき、ＳｉＧｅ結晶は結晶固有の性質による所定の方向にのみ成長し、また、素子分離領域４からは成長が起きないため、エピタキシャル領域３ｂの素子分離領域４と隣接する領域にはＳｉ基板２の主面に対して傾斜したファセット３ｃが形成され、エピタキシャル領域３ｂと素子分離領域４との間には隙間が生じる。
【００３２】
次に、図２Ｃ（ｉ）に示すように、エッチングによりダミー側壁１３を除去した後、ゲート電極８をマスクとして用いてイオン注入法によりＢ等の不純物をＳｉ基板２およびＳｉＧｅ層３に注入し、ソース・ドレイン領域５のエクステンション領域５ａを形成する。
【００３３】
次に、図２Ｃ（ｊ）に示すように、ゲート電極８の側面にゲート側壁９を形成する。
【００３４】
次に、図２Ｄ（ｋ）に示すように、ゲート側壁９をマスクエッジとして用いてイオン注入法によりＢ等の不純物をＳｉ基板２およびＳｉＧｅ層３にエクステンション領域５ａよりも深い位置まで注入し、ソース・ドレイン領域５を形成する。このとき、ソース・ドレイン領域５は、ＳｉＧｅ層３の形状を反映して、素子分離領域４に隣接した領域においてファセット３ｃの形に沿って深い位置まで形成される。
【００３５】
次に、図２Ｄ（ｌ）に示すように、ゲート電極８およびＳｉＧｅ３の表面を覆うようにＮｉ等からなる金属膜１５をスパッタリングにより堆積させる。
【００３６】
次に、図２Ｄ（ｍ）に示すように、熱処理を施して金属膜１５とゲート電極８ならびにＳｉＧｅ層３をシリサイド化反応させ、ゲート電極８ならびにＳｉＧｅ層３の表面にそれぞれゲートシリサイド層１０、ソース・ドレインシリサイド層６を形成する。金属膜１５の未反応部分は、エッチングにより除去される。
【００３７】
このとき、ＳｉＧｅ層３のイオン注入領域３ａが無く、エピタキシャル領域３ｂだけであった場合、シリサイド化反応により形成されるソース・ドレインシリサイド層６がＳｉ基板２に接触するおそれがある。ソース・ドレインシリサイド層６がＳｉ基板２に接触すると、その接触部分からシリサイド化反応がＳｉ基板２内部に向かって急激に進行し、ソース・ドレインシリサイド層６がソース・ドレイン領域５下のＳｉ基板２内にまで形成される。その結果、ソース・ドレインシリサイド層６からＳｉ基板２への接合リーク電流が増加する。
【００３８】
具体的には、例えばソース・ドレインシリサイド層６がＮｉシリサイドであった場合、ＮｉＳｉＧｅの３元化合物が熱力学的に不安定であるため、安定なＳｉＮｉを形成するためにソース・ドレインシリサイド層６内のＮｉがＳｉ基板２のＳｉの方向に凝集し、シリサイド化反応がＳｉ基板２に進む。また、Ｎｉの凝集に伴ってソース・ドレインシリサイド層６の界面モフォロジーの劣化が生じ、ソース・ドレイン領域５の抵抗値のばらつきが増大する。
【００３９】
一方、本実施の形態によれば、ＳｉＧｅ層３のエピタキシャル領域３ｂ下にＳｉ基板２の改質層であるイオン注入領域３ａが存在するため、ソース・ドレインシリサイド層６がＳｉ基板２に接触することが無く、シリサイド化反応がＳｉ基板２にまで及ぶことがない。すなわち、イオン注入領域３ａはソース・ドレインシリサイド層６とＳｉ基板２との間に介在する介在層として働く。
【００４０】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ソース・ドレインシリサイド層６がＳｉ基板２に接触しないため、ソース・ドレインシリサイド層６からＳｉ基板２への接合リーク電流、およびソース・ドレイン領域５の抵抗値のばらつきを抑制することができる。
【００４１】
〔第２の実施の形態〕
本発明の第２の実施の形態に係る半導体装置１は、ソース・ドレイン領域５の深さにおいて、第１の実施の形態と異なる。その他の構成等、第１の実施の形態と同様の点については、説明を省略する。
【００４２】
（半導体装置の構成）
図３は、本発明の第２の実施の形態に係る半導体装置の断面図である。ソース・ドレイン領域５は、ＳｉＧｅ層３のエピタキシャル領域３ｂよりも深く、エピタキシャル領域３ｂの直下のＳｉ基板２内に達する位置まで形成されている。
【００４３】
ソース・ドレインシリサイド層６は、ＳｉＧｅ層３上に形成され、Ｓｉ基板２には接していない。また、ソース・ドレインシリサイド層６の全ての部分は、ソース・ドレイン領域５よりも深い位置には形成されない。
【００４４】
（半導体装置の製造）
第１の実施の形態において図２Ｄ（ｋ）に示したソース・ドレイン領域５を形成する工程で、不純物をＳｉＧｅ層３のエピタキシャル領域３ｂよりも深い位置まで注入する。その他の前後の工程は第１の実施の形態と同様であるので、説明を省略する。
【００４５】
（第２の実施の形態の効果）
本発明の第１の実施の形態に係る半導体装置１のように、ソース・ドレインシリサイド層６がＳｉ基板２に接触しない構造であっても、もしソース・ドレインシリサイド層６がソース・ドレイン領域５よりも深い位置にまで形成されてしまうと、ソース・ドレインシリサイド層６のソース・ドレイン領域５の外に出た部分から電流がリークしてしまう。本発明の第２の実施の形態によれば、ソース・ドレイン領域５を十分に深く形成するため、ソース・ドレインシリサイド層６がソース・ドレイン領域５よりも深い位置にまで形成されることをより確実に抑えることができる。
【００４６】
〔第３の実施の形態〕
本発明の第３の実施の形態に係る半導体装置１は、ソース・ドレイン領域５の形状および形成方法において、第１の実施の形態と異なる。その他の構成等、第１の実施の形態と同様の点については、説明を省略する。
【００４７】
（半導体装置の構成）
図４は、本発明の第３の実施の形態に係る半導体装置の断面図である。ソース・ドレイン領域５は、ＳｉＧｅ層３のエピタキシャル領域３ｂよりも深く、エピタキシャル領域３ｂの直下のＳｉ基板２内に達する位置まで形成されている。また、ソース・ドレイン領域５は、第１の実施の形態と異なり、素子分離領域４に隣接した領域において特にエピタキシャル領域３ｂ（エピタキシャル領域３ｂ上のソース・ドレインシリサイド層６）と素子分離領域４の間の隙間に沿った形を有さない。
【００４８】
すなわち、ソース・ドレイン領域５は、ＳｉＧｅ層３のエピタキシャル領域３ｂに含まれる、例えばＢ、ＢＦ２等のｐ型不純物イオンを熱処理により拡散、活性化させることにより形成される。
【００４９】
ソース・ドレインシリサイド層６は、ＳｉＧｅ層３上に形成され、Ｓｉ基板２には接していない。また、ソース・ドレインシリサイド層６の全ての部分は、ソース・ドレイン領域５よりも深い位置には形成されない。
【００５０】
（半導体装置の製造）
図５Ａ（ａ）〜（ｃ）、図５Ｂ（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００５１】
まず、第１の実施の形態において図２Ｂ（ｇ）で示した、ダミー側壁１３をマスクエッジとして用いてＳｉ基板２にエッチングを施し、第２の溝１４を形成する工程までの工程を行う。
【００５２】
次に、図５Ａ（ａ）に示すように、第２の溝１４により露出したＳｉ基板２およびＳｉＧｅ層３の表面を下地として、Ｂ等のｐ型不純物イオンを含むＳｉＧｅ結晶をエピタキシャル成長させ、ＳｉＧｅ層３のエピタキシャル領域３ｂを形成する。エピタキシャル成長は化学蒸着チャンバー内で行い、例えば、モノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨＣｌ２）、水素化ゲルマニウム（ＧｅＨ４）、ジボラン（Ｂ２Ｈ６）、水素ガス等の雰囲気中で７００〜７５０℃の温度条件で行う。
【００５３】
このとき、ＳｉＧｅ結晶は結晶固有の性質による所定の方向にのみ成長し、また、素子分離領域４からは成長が起きないため、エピタキシャル領域３ｂの素子分離領域４と隣接する領域にはＳｉ基板２の主面に対して傾斜したファセット３ｃが形成され、エピタキシャル領域３ｂと素子分離領域４との間には隙間が生じる。
【００５４】
次に、図５Ａ（ｂ）に示すように、エッチングによりダミー側壁１３を除去した後、ゲート電極８をマスクとして用いてイオン注入法によりＢ等の不純物をＳｉ基板２およびＳｉＧｅ層３に注入し、ソース・ドレイン領域５のエクステンション領域５ａを形成する。
【００５５】
次に、図５Ａ（ｃ）に示すように、ゲート電極８の側面にゲート側壁９を形成する。
【００５６】
次に、図５Ｂ（ｄ）に示すように、熱処理を施すことにより、ＳｉＧｅ層３のエピタキシャル領域３ｂに含まれるＢ等のｐ型不純物イオンをＳｉ基板２内に拡散させ、ソース・ドレイン領域５を形成する。具体的には、例えば約９００〜１１００℃の熱処理を施すことにより、ｐ型不純物イオンをエピタキシャル領域３ｂよりも外側まで１０ｎｍ以下の距離だけソース・ドレイン領域５として有効な濃度で拡散させる。なお、イオン注入によりソース・ドレイン領域５を形成する場合と異なり、ソース・ドレイン領域５は、素子分離領域４に隣接した領域において特にファセット３ｃの形に沿った形を有さない。
【００５７】
次に、図５Ｂ（ｅ）に示すように、ゲート電極８およびＳｉＧｅ３の表面を覆うようにＮｉ等からなる金属膜１５をスパッタリングにより堆積させる。
【００５８】
次に、図５Ｂ（ｆ）に示すように、熱処理を施して金属膜１５とゲート電極８ならびにＳｉＧｅ層３をシリサイド化反応させ、ゲート電極８ならびにＳｉＧｅ層３の表面にそれぞれゲートシリサイド層１０、ソース・ドレインシリサイド層６を形成する。金属膜１５の未反応部分は、エッチングにより除去される。
【００５９】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、第１の実施の形態と異なる方法でソース・ドレイン領域５を形成し、第１の実施の形態と同様の効果を得ることができる。
【００６０】
なお、ソース・ドレイン領域５の形成方法は、第１の実施の形態において示したようなイオン注入法と、第３の実施の形態において示したようなエピタキシャル領域３ｂから拡散させる方法を併用することができる。
【００６１】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ＳｉＧｅ層３の代わりに、他のＳｉを含む層を用いてもよい。例えば、ＳｉＧｅ層３と同様の方法で形成したＳｉＣ層を用いることができる。ＳｉＣ層はチャネル領域に引っ張り歪みを与えて電子の移動度を向上させるため、通常、ｎ型トランジスタに用いられる。ｎ型トランジスタ場合は、ソース・ドレイン領域５の形成に、Ａｓ、Ｐ等のｎ型不純物イオンを用いる。
【００６２】
また、上記各実施の形態に係る半導体装置１は、ソース・ドレイン領域５の表面がゲート絶縁膜７の底部よりも高い位置に存在するレイズド・ソース・ドレイン構造を有するものであってもよい。
【００６３】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【図２Ｂ】（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【図２Ｃ】（ｈ）〜（ｊ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【図２Ｄ】（ｋ）〜（ｍ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図４】本発明の第３の実施の形態に係る半導体装置の断面図である。
【図５Ａ】（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【図５Ｂ】（ｄ）〜（ｆ）は、本発明の第３の実施の形態に係る半導体装置の各製造工程を示す断面図である。
【符号の説明】
【００６５】
１    半導体装置
２    Ｓｉ基板
３    ＳｉＧｅ層
３ａ    イオン注入領域
３ｂ    エピタキシャル領域
４    素子分離領域
５    ソース・ドレイン領域
６    ソース・ドレインシリサイド層
７    ゲート絶縁膜
８    ゲート電極
１２    第１の溝
１４    第２の溝
１５    金属膜
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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