(57)【要約】【課題】窒化メモリセルのマルチレベル操作の方法およびシステムを提供する。【解決手段】マルチレベル窒化物メモリセルのプログラミング方法であって、複数の異なる臨界電圧レベルにそれぞれ対応する複数の異なるプログラミング状態を記憶するために用いられる。この方法は、前記複数の臨界電圧レベルにそれぞれ対応する複数の異なる抵抗値を出力できる可変抵抗を提供する工程と、前記複数の抵抗値から選択された一つの抵抗値を前記窒化物メモリセルのドレーンに接続させる工程と、前記選択された一つの抵抗値を介してプログラミング電圧を前記窒化物メモリセルのドレーンに印加し、前記窒化物メモリセルをプログラミングし、前記複数の臨界電圧レベルのうち一つに対応する一つの前記プログラミング状態を記憶する工程とを含む。【選択図】図２
2008027566.tif 000002
【特許請求の範囲】
【請求項１】
複数の異なる臨界電圧レベルにそれぞれ対応する複数の異なるプログラミング状態を記憶するためのマルチレベル窒化メモリセルのプログラミング方法であって、
前記複数の異なる臨界電圧レベルにそれぞれ対応する複数の異なる抵抗値を出力可能な可変抵抗を提供する工程と、
前記複数の異なる抵抗値のうち一つを選択抵抗値として選択し、当該選択抵抗値を有する前記可変抵抗を前記窒化メモリセルのドレーンに接続させる工程と、
前記選択抵抗値により所定のプログラミング電圧を前記窒化メモリセルの前記ドレーンに印加して前記窒化メモリセルをプログラミングし、前記複数の異なる臨界電圧のうち一つに対応する一つの前記プログラミング状態を記憶する工程と、
を含む、
マルチレベル窒化メモリセルのプログラミング方法。
【請求項２】
前記窒化メモリセルは、窒化シリコン読み出し専用メモリ（NROM）セル、シリコン−酸化シリコン−窒化シリコン−酸化シリコン−シリコン（SONOS）メモリセル、または、ツイン金属−酸化シリコン−窒化シリコン−酸化シリコン−半導体（TwinMONOS）メモリセルを含む、
請求項１に記載のマルチレベル窒化メモリセルのプログラミング方法。
【請求項３】
前記可変抵抗を制御し、零抵抗を出力する、
請求項１に記載のマルチレベル窒化メモリセルのプログラミング方法。
【請求項４】
前記可変抵抗は、
互いに並列に接続され、前記複数の異なる抵抗値を出力可能な複数の抵抗器と、
前記プログラミング電圧を入力させるための入力端と、前記複数の抵抗器の第一端にそれぞれカップリングされる複数の出力端と、を有するマルチプレクサと、
を含み、
前記マルチプレクサは、前記複数の抵抗器から選択された一つの抵抗器を、前記窒化メモリセルの前記ドレーンに接続させる、
請求項１に記載のマルチレベル窒化メモリセルのプログラミング方法。
【請求項５】
前記複数の抵抗器の各々は、所定の抵抗値を有し、前記複数の異なる臨界電圧レベルにそれぞれ対応する、
請求項４に記載のマルチレベル窒化メモリセルのプログラミング方法。
【請求項６】
窒化メモリセルと、
複数の異なる臨界電圧レベルにそれぞれ対応する複数の異なる抵抗値を出力可能な可変抵抗と、
を含み、
前記窒化メモリセルのドレーンは、前記複数の異なる抵抗値から選択された一つの抵抗値を有する前記可変抵抗と接続され、前記可変抵抗は、所定のプログラミング電圧を前記窒化メモリセルの前記ドレーンにカップリングさせる、
マルチレベルフラッシュメモリ。
【請求項７】
前記窒化メモリセルは、窒化シリコン読み出し専用メモリ（NROM）セル、シリコン−酸化シリコン−窒化シリコン−酸化シリコン−シリコン（SONOS）メモリセル、または、ツイン金属−酸化シリコン−窒化シリコン−酸化シリコン−半導体（TwinMONOS）メモリセルを含む、
請求項６に記載のマルチレベルフラッシュメモリ。
【請求項８】
前記可変抵抗を制御し、零抵抗を出力する、
請求項６に記載のマルチレベルフラッシュメモリ。
【請求項９】
前記可変抵抗は、抵抗回路を含み、
前記抵抗回路は、
互いに並列に接続され、前記複数の異なる抵抗値を出力可能な複数の抵抗器と、
前記プログラミング電圧を入力させるための入力端と、前記複数の抵抗器の第一端にそれぞれカップリングされる複数の出力端と、を有するマルチプレクサと、
を含み、
前記マルチプレクサは、前記複数の抵抗器から選択された一つの抵抗器を、前記窒化メモリセルの前記ドレーンに接続させる、
請求項６に記載のマルチレベルフラッシュメモリ。
【請求項１０】
前記複数の抵抗器の各々は、所定の抵抗値を有し、前記複数の異なる臨界電圧レベルにそれぞれ対応する、
請求項９に記載のマルチレベルフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化メモリセルのマルチレベル操作の方法およびシステムに関する。
【背景技術】
【０００２】
一般的に言えば、フラッシュメモリセルに高密度を持たせる方法が二種類ある。一つは、例えば、スタックゲート型のフラッシュメモリにおいて、主に回路設計によりマルチレベル操作と制御を実現することである。もう一つは、例えば、窒化シリコンＲＯＭ（Nitride ROM：NROM）、シリコン―酸化シリコン―窒化シリコン―酸化シリコン―シリコン（Silicon-Oxide-Nitride-Oxide-Silicon：SONOS）メモリ及びツイン金属―酸化シリコン―窒化シリコン―酸化シリコン―シリコン（Twin  Metal-Oxide-Nitride-Oxide-Silicon：TwinMONOS）メモリなどの素子において、窒化シリコン記憶材料を用いることによりメモリセルにマルチレベル状態を記憶することである。
【０００３】
図１は、従来の窒化シリコンＲＯＭセルの断面図である。この窒化シリコンＲＯＭセルは、ｐ型基板１５０及びコントロールゲート１８０を含む。そのうち、ｐ型基板１５０には、ｎ＋型ソース領域１６０及びｎ＋型ドレーン領域１７０が形成される。窒化シリコン層１８２が二酸化シリコン層１８４と１８６の間に設けられる。チャンネル１８８が酸化シリコン層１８４の下方に形成され、且つ、ソース領域１６０とドレーン領域１７０の間に形成される。この窒化シリコンＲＯＭセルがプログラミングされるができ、これにより、実際に分離される二つのビット１９２と１９４を記憶することができる。
【０００４】
窒化シリコンＲＯＭセルは、チャンネルホットエレクトロン（Channel  Hot  Electron：CHE）注入方法を用いてチャンネル１８８にホットエレクトロンを生成させることによりプログラミングされる。そのうち、一部のホットエレクトロンは、十分なエネルギーを獲得することができ、これにより酸化シリコン層１８４を通過した後に、窒化シリコン層１８２にトラップされる。ソースとドレーンを切り替えることにより、トラップ電荷を、ソース領域１６０側あるいはドレーン領域１７０側に接近する窒化シリコン層１８２に移動させる。そのうち、ソース領域１６０側に接近する局部にあるトラップ電荷は、ビット１９２であり、ドレーン領域１７０側に接近する局部にあるトラップ電荷は、ビット１９４である。よって、窒化メモリセル、例えば、窒化シリコンＲＯＭセルは、２ビット／セル（2Bit／Cell）の密度を有することができる。
【０００５】
また、近年、メモリ素子の窒化シリコン層における各々の記憶位置のマルチレベル記憶構造と技術の発展に伴い、メモリ素子は、酸化シリコン―窒化シリコン―酸化シリコン（ONO）構造を有し、それは、例えば、前述した窒化シリコンＲＯＭメモリ、シリコン―酸化シリコン―窒化シリコン―酸化シリコン―シリコン及びツイン金属―酸化シリコン―窒化シリコン―酸化シリコン―半導体などの素子のうち、一つであっても良い。
【０００６】
１ビット（1bit/cell）を記憶するメモリセルからなる従来のフラッシュメモリ素子において、素子に記憶されたデータを読み取るために、電流が存在する場合「１」とし、存在しない場合「０」とすることでデータを示し、そして、この電流をセンシングと伝送することによりそのデータを読取る。マルチレベルメモリ素子のデータ読み取りは、電流の流量或いは適切な臨界電圧範囲をセンシングすることにより行う必要があるが、電流が存在するかをセンシングするだけで行うことができない。各々の適切な臨界電圧範囲は、それぞれ、一つのプログラミング状態を示す。例えば、２ビットを記憶する各々のメモリセルには、第一の臨界電圧範囲は、電圧が３．０ボルトより小さい範囲を含んで、それは、プログラミング状態００（或いはプログラミングレベル０）を示し、第二の臨界電圧範囲は、電圧が３．２５ボルトから３．７５ボルトまでの範囲を含んで、それは、プログラミング状態０１（或いはプログラミングレベル１）を示し、第三の臨界電圧範囲は、電圧が４．２５ボルトから４．７５ボルトまでの範囲を含んで、それは、プログラミング状態１０（或いは、プログラミングレベル２）を示し、第四の臨界電圧範囲は、電圧が５．０ボルトより大きい範囲を含んで、それは、プログラミング状態１１（或いはプログラミングレベル３）を示す。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、複数の異なる臨界電圧レベルにそれぞれ対応する複数の異なるプログラミング状態を記憶するマルチレベル窒化メモリセルのプログラミング方法及び該窒化メモリセルを含むマルチレベルフラッシュメモリ素子を提供することにある。
【課題を解決するための手段】
【０００８】
前述の目的を達成するために、本発明は、複数の異なる臨界電圧レベルにそれぞれ対応する複数の異なるプログラミング状態を記憶するマルチレベル窒化メモリセルのプログラミング方法を提供する。この方法は、複数の異なる臨界電圧レベルにそれぞれ対応する複数の異なる抵抗値を出力可能な可変抵抗を提供する工程と、前記複数の異なる抵抗値のうち一つを接続抵抗値として選択し、当該接続抵抗値を窒化メモリセルのドレーンを接続させる工程と、前記接続抵抗値を介してプログラミング電圧を窒化メモリセルのドレーンに印加し、窒化メモリセルをプログラミングし、前記接続抵抗値の対応する前記臨界電圧レベルに対応するプログラミング状態を記憶する工程とを含む。
【０００９】
また、本発明は、複数の異なる臨界電圧レベルにそれぞれ対応する複数の異なるプログラミング状態を記憶する窒化メモリセルを有するマルチレベルフラッシュメモリ素子を提供する。この素子は、窒化メモリセルと、複数の異なる抵抗値を出力可能な可変抵抗とを含む。そのうち、前記複数の異なる抵抗値の各々は、それぞれ、前記複数の異なる臨界電圧レベルのうち一つに対応し、前記複数の異なる抵抗値のうち一つとしての接続抵抗値は、窒化メモリセルのドレーンに接続され、当該接続抵抗値は、所定のプログラミング電圧を窒化メモリセルのドレーンに印加するために用いられる。
【発明の効果】
【００１０】
本発明は、複数の異なる臨界電圧レベルにそれぞれ対応する複数の異なるプログラミング状態を記憶するマルチレベル窒化物メモリセルのプログラミング方法及び該メモリセルを含むマルチレベルフラッシュメモリ素子を提供する。
【発明を実施するための最良の形態】
【００１１】
次に、添付した図面を参照しながら、本発明の好適な実施形態を詳細に説明する。
【００１２】
図２は、本発明の一実施形態によるツイン金属―酸化シリコン―窒化シリコン―酸化シリコン―半導体（TwinMONOS）メモリセル２０２のマルチレベル操作における構造２００を示すものである。ＴｗｉｎＭＯＮＯＳメモリセル２０２は、ｎ＋型ソース領域２１０及びｎ＋型ドレーン領域２２０を有するｐ型基板２０５と、ワードゲート２３０と、ソース領域２１０及びドレーン領域２２０とそれぞれ部分的に重ねるコントロールゲート２４０及び２５０とを含む。そのうち、コントロールゲート２４０は、ソース領域２２０とワードゲート２３０との間に配置され、コントロールゲート２５０は、ドレーン領域２２０とワードゲート２３０との間に配置される。
【００１３】
ＴｗｉｎＭＯＮＯＳメモリセル２０２は、さらに、コントロールゲート２４０と基板２５０との間に配置される酸化層２５２、窒化層２５４及び酸化層２５６を含み、酸化層２５２、窒化層２５４及び酸化層２５６は、コントロールゲート２４０とワードゲート２３０との間にも延伸する。また、ＴｗｉｎＭＯＮＯＳメモリセル２０２は、さらに、コントロールゲート２５０と基板２５０との間に配置される酸化層２５８、窒化層２６０及び酸化層２６２を含み、酸化層２５８、窒化層２６０及び酸化層２６２は、コントロールゲート２５０とワードゲート２３０との間にも延伸する。そのうち、酸化層２５２、２５６、２５８及び２６２の材料は、例えば、酸化シリコンであり、窒化層２５４と２６０の材料は、例えば、窒化シリコンである。コントロールゲート２４０と２５０の材料は、例えば、ドーピングされた多結晶シリコンまたは非結晶シリコンである。
【００１４】
前述したように、ＭＯＮＯＳは、金属―酸化シリコン―窒化シリコン―酸化シリコン―半導体を意味するので、ＴｗｉｎＭＯＮＯＳメモリセル２０２は、二つのＭＯＮＯＳ構造を含む。この二つのＭＯＮＯＳ構造の各々に含まれるコントロールゲート２４０と２５０は、金属部分と看做される。また、コントロールゲート２４０と２５０の下方には、酸化層―窒化層―酸化層（ＯＮＯ）が配置され、ＯＮＯの下方には、半導体基板２０５が配置される。
【００１５】
各々のＭＯＮＯＳ構造は、トラップ（Trap）方式で電荷を窒化層に記憶させることができる。記憶された電荷は、記憶データを示す。本実施例において、TwinMONOSメモリセル２０２は、コントロールゲート２４０と２５０をそれぞれ含む二つのMONOS構造にマルチレベルでデータを記憶することができる。各々のMONOS構造に複数の異なる電荷量が記憶されることができ、且つ、各々の電荷量が異なる臨界電圧及びプログラミング状態に対応する。本実施例において、各々のMONOS構造は、プログラミングを行うことができ、四種類の異なるプログラミング状態に対応するレベルを有する。よって、各々のMONOS構造は、２ビットにプログラミングされることができる。
【００１６】
本発明の実施例は、プログラミング及びメモリセルのデータを読み出す構造と方法を含む。前述したメモリセルは、例えば、TwinMONOSメモリセル２０２であり、或いは、窒化記憶層を含んで、マルチレベル操作で複数のビットを記憶する他のメモリセルであっても良い。
【００１７】
例えば、TwinMONOSメモリセル２０２或いはその他のマルチレベル記憶のメモリセル等にプログラミング及び複数のプログラミング状態を取り出しするために、構造２００は、さらに、TwinMONOSメモリセル２０２のドレーンにカップリングされる可変抵抗（Variable  Resistance）２７０を含む。可変抵抗２７０は、複数の異なる抵抗値のうち一つをTwinMONOSメモリセルのドレーンにカップリングすることができる。また、図２に示すプログラム化電圧VPPD或いは読み取り電圧（図示せず）は、可変抵抗２７０を介してTwinMONOSメモリセル２０２のドレーンに印加されることが可能である。
【００１８】
一実施例において、可変抵抗２７０は抵抗回路を含む。この抵抗回路は、複数の抵抗器２７２、２７４、２７６及びマルチプレクサ２７８を含み、そのうち、抵抗器２７２、２７４及び２７６は、異なる抵抗値を有し、且つ互いに並列に接続され、マルチプレクサ２７８は、プログラム化電圧VPPD或いは読み取り電圧を入力させるための入力端と、抵抗器２７２、２７４及び２７６の第一端にそれぞれカップリングされる複数の出力端とを含む。これによって、マルチプレクサ２７８を制御することにより、前記三つの抵抗器から選択された一つの抵抗器をTwinMONOSメモリセル２０２のドレーンにカップリングし、且つ、プログラム化電圧或いは読み取り電圧をこの選択された抵抗器に印加することができる。
【００１９】
また、抵抗器２７２、２７４及び２７６のほか、可変抵抗２７０は、零抵抗（Zero  Magnitude  Resistance）でプログラム化電圧或いは読み取り電圧をドレーンに直接印加することもできる。
【００２０】
再び図２を参照する。図示のように、抵抗器２７２、２７４及び２７６は、それぞれ、複数の臨界電圧レベル（複数の臨界電圧範囲）のうち一つに対応する抵抗値を有し、該複数の臨界電圧レベルは、TwinMONOSメモリセル２０２の複数の異なるプログラミング状態に対応する。一実施例において、抵抗器２７２をTwinMONOSメモリセル２０２のドレーンに接続させることにより、プログラミング状態０１に達することができる。同様に、TwinMONOSメモリセル２０２のドレーンに抵抗器２７４を接続させることにより、プログラミング状態１０に達し、抵抗器２７６を接続させることにより、プログラミング状態１１に達することができる。また、操作状態００は、消去状態を示す。よって、ツインMONOS構造のうち一つをTwinMONOSメモリセル２０２のドレーンとし、且つ、それを可変抵抗２７０のうち一つの抵抗器に接続させる場合、TwinMONOSメモリセル２０２のツインMONOS構造は、２ビットにプログラミングされることができる。
【００２１】
TwinMONOSメモリセル２０２のツインMONOS構造のうち一つのプログラミングは、必ず、ワードゲート２３０、コントロールゲート２４０と２５０、ソース２１０及びドレーン２２０に適切な電圧を印加することにより行われなければならない。前述したように、プログラミング操作は、プログラミング状態に対応する可変抵抗２７０の抵抗値を用いることにより、プログラミング電圧をドレーン領域２２０に印加することを含む。コントロールゲート２５０の下方にあるONO構造に対してプログラミングを行う電圧は、ソース領域２１０に印加する０ボルトの電圧、コントロールゲート２４０に印加する４．７ボルトの電圧、ワードゲート２３０に印加する１．８ボルトの電圧、コントロールゲート２５０に印加する５．５ボルトの電圧、及び、ドレーン領域２２０に印加する４．７ボルトの電圧を含む。
【００２２】
また、TwinMONOSメモリセル２０２のツインMONOS構造のうち一つの読み取り操作も、必ず、適当な電圧をTwinMONOSメモリセル２０２に印加することにより行われなければならない。読み出し操作は、可変抵抗２７０の抵抗を介して読み取り電圧をドレーン領域２２０に印加することを含む。読み取り操作は、逆読み取りモード（Reverse  Read  Mode）で行っても良い。逆読み取りモードとは、プログラミング電圧をTwinMONOSメモリセル２０２の一端（ソース領域側またはドレーン領域側）に印加し、読み取り電圧をTwinMONOSメモリセル２０２の他端に印加することである。一実施例において、読み取り電圧の印加は、可変抵抗２７０をTwinMONOSメモリセル２０２の一端に接続させることにより行われる。コントロールゲート２５０の下方にある、プログラミング状態を記憶するONO構造に対して読み取り操作を行う電圧は、ソース領域２１０に印加する１．５ボルトの電圧、コントロールゲート２４０に印加する４．３ボルトの電圧、ワードゲート２３０に印加する１．８ボルトの電圧、コントロールゲート２５０に印加する１．３ボルトの電圧、及び、ドレーン領域２２０に印加する０ボルトの電圧を含む。
【００２３】
TwinMONOSメモリセル２０２において、データを記憶したツインMONOS構造のうち、少なくとも一つに対しての消去操作は、必ず、適当な電圧をTwinMONOSメモリセル２０２に印加することにより行わなければならない。消去操作は、可変抵抗２７０の抵抗を介して消去電圧をドレーン領域２２０に印加することを含む。コントロールゲート２４０と２５０の下方にある、プログラミング状態を記憶するONO構造に対して消去操作を行う電圧は、ドレーン領域２１０に印加する５ボルトの電圧、コントロールゲート２４０に印加する-３ボルトの電圧、ワードゲート２３０に印加する-２ボルト電圧、コントロールゲートに印加する-３ボルトの電圧、及び、ドレーン領域２２０に印加する５ボルトの電圧を含む。
【００２４】
また、図２において、可変抵抗２７０は三つの抵抗値を有することが示されているが、本発明の趣旨を離脱しない限り、当業者はその他の形式の可変抵抗を採用しても良い。例えば、抵抗値の数が三つ以上を有する可変抵抗を使用することによって、より高い密度に達することができる。
【００２５】
可変抵抗と窒化メモリセル（例えば、TwinNOMOSメモリセル２０２）のドレーン及びソースの接続は四つの種類を有し、それぞれ、図３A、図３B、図４A及び図４Bに示されている。図３A、図３B、図４A及び図４Bは、実際のテストデータの関係図である。
【００２６】
図３Aは、プログラミング操作及び消去操作を行うときに、ソースの抵抗効果及びドレーンの抵抗効果がTwinMONOSメモリセル２０２に対する臨界電圧の相違を示す関係図である。曲線３１０と３２０は、それぞれ、異なる抵抗値がTwinMONOSメモリセル２０２のドレーンに接続されるときのプログラミング及び消去の臨界電圧を示す。一方、曲線３３０と３４０は、それぞれ、異なる抵抗値がTwinMONOSメモリセル２０２のソースに接続されるときのプログラミング及び消去の臨界電圧を示す。図３Aにおいて、縦座標は、１．８ボルト（Vwg）、４．３ボルト（Vcgov）及び１．５ボルト（V）をそれぞれTwinMONOSメモリセル２０２のワードゲート２３０、コントロールゲート２４０及びドレーンに印加されたときの臨界電圧値を示す。
【００２７】
可変抵抗２７０がTwinMONOSメモリセル２０２のドレーンに接続されるときに、可変抵抗の抵抗値が増加された場合、プログラミング速度が低くなる。このほか、抵抗値が増加されたときに、プログラミング臨界電圧３１０が低くなり、また、抵抗値が所定の大きな抵抗値、例えば、５０ｋオームまで増加されたときに、消去臨界電圧３２０もそれにつれて低くなる。一般的に言えば、TwinMONOSメモリセル２０２に接続される抵抗値の大小と関係せず、消去臨界電圧３２０は、同じに維持される。しかし、図示によれば、TwinMONOSメモリセル２０２のドレーン及びソースの最初状態が異なるので、消去臨界電圧３２０を低くさせることができる。
【００２８】
逆に、異なる抵抗をTwinMONOSメモリセル２０２のソースに接続させるときに、抵抗値が増加された場合、プログラミング速度が実質的に変わらない。このほか、抵抗値が増加されたときに、プログラミング臨界電圧３３０はあまり変わらない。また、抵抗値が増加されたときに、ボディー効果（Body  Effect）の影響で、消去臨界電圧３４０の増加量が小さく、約０．３ボルトである。異なる抵抗値の場合にプログラミング臨界電圧３３０があまり変わらないので、メモリセルのマルチレベル操作に十分大きなプロセスウィンドウ（Window）を提供することができない。
【００２９】
図３Bは、プログラミング操作及び消去操作を行うときに、ソースの抵抗効果及びドレーンの抵抗効果がTwinMONOSメモリセル２０２の臨界電圧範囲における相違を示す関係図である。曲線３５０と３６０は、それぞれ、異なる抵抗がTwinMONOSメモリセル２０２のドレーンに接続されるときのプログラミング及び消去の臨界電圧を示す。一方、曲線３７０と３８０は、それぞれ、異なる抵抗値がTwinMONOSメモリセル２０２のソースに接続されるときのプログラミング及び消去の臨界電圧範囲を示す。図３Bにおいて、縦座標は、最大臨界電圧と最小臨界電圧との差を示す臨界電圧値（臨界電圧範囲）である。
【００３０】
図３Bを参照する。プログラミング及び消去プロセスにおいて、異なる抵抗値をTwinMONOSメモリセル２０２のドレーンに接続し、抵抗値が増加される場合、プログラミングの臨界電圧範囲３５０は、通常、低くなるが、消去の臨界電圧範囲３６０は、異なる抵抗値による大きな変動を有しない。
【００３１】
逆に、プログラミング及び消去プロセスにおいて、異なる抵抗値をTwinMONOSメモリセル２０２のソースに接続し、抵抗値が増加される場合、プログラム化の臨界電圧範囲３７０は、通常、増加されるが、消去の臨界電圧範囲３８０は、抵抗値の増加につれて増加される。各々の臨界電圧範囲は、それぞれ、一つのプログラミング状態に対応するので、プログラミング及び消去の臨界電圧範囲は、抵抗値の増加につれて増加されるときに、マルチレベル操作のプログラミング状態を判定し難くなる。
【００３２】
図４Aと図４Bは、読み取り操作を行うときに、可変抵抗２７０とTwinMONOSメモリセル２０２のドレーン及びソースとの二つの接続形態を示す図である。
【００３３】
図４Aは、読み取り操作を行うときに、ソースの抵抗効果及びドレーンの抵抗効果がTwinMONOSメモリセル２０２の臨界電圧に対する相違を示す関係図である。曲線４１０は、異なる抵抗値がTwinMONOSメモリセル２０２のソース及びドレーンに接続された時の読み取り臨界電圧である。曲線４２０は、異なる抵抗値がTwinMONOSメモリセル２０２のドレーンに接続されたときの読み取り電圧である。曲線４３０は、異なる抵抗値がTwinMONOSメモリセル２０２のソースに接続されたときの読み取り電圧である。図４Aにおいて、縦座標は、１．８ボルト（Vwg）、４．３ボルト（Vcgov）及び１．５ボルト（V）を、それぞれ、TwinMONOSメモセル２０２のワードゲート２３０、コントロールゲート２４０及びドレーンに印加したときの臨界電圧値である。
【００３４】
図４Aを参照する。図示のように、読み取りプロセスにおいて、異なる抵抗値をTwinMONOSメモリセル２０２のソースに接続したときに、読み取り臨界電圧４３０は、抵抗値の変化につれて変化することができる。また、もう一つの抵抗をTwinMONOSメモリセル２０２のドレーンに接続することが、ソースの抵抗効果に影響を与えない。よって、抵抗値が変わったときに、読み取り臨界電圧４１０は、同じ方式で読み取り臨界電圧４３０の変化につれて変化する。
【００３５】
逆に、読み出しプロセスにおいて、異なる抵抗をTwinMONOSメモリセル２０２のドレーンのみに接続したときに、読み取り臨界電圧４２０は、抵抗値の増加につれて変化しない。なぜかといえば、各々の臨界電圧は、それぞれ、一つのプログラミング状態に対応するので、読み取り操作を行うときに変わらない。
【００３６】
図４Bは、読み取り操作を行うときに、ソースの抵抗効果及びドレーンの抵抗効果がTwinMONOSメモリセル２０２の臨界電圧範囲における相違を示す関係図である。曲線４４０は、抵抗値をTwinMONOSメモリセル２０２の両端に接続したときに、読み取り操作を行う臨界電圧を示す。曲線４５０は、異なる抵抗値をTwinMONOSメモリセル２０２のドレーンに接続したときに、読み取り操作を行う臨界電圧を示す。曲線４６０は、異なる抵抗値をTwinMONOSメモリセル２０２のドレーンに接続したときに、読み取り操作を行う臨界電圧を示す。図４Bにおいて、縦座標は、最大臨界電圧値と最小臨界電圧値との差を示す臨界電圧値（臨界電圧範囲）である。
【００３７】
図４Bを参照する。図示にように、読み取りプロセスにおいて、異なる抵抗値をTwinMONOSメモリセル２０２のソースに接続したときに、読み取り臨界電圧４６０は、抵抗値の変化につれて変化することができる。しかし、異なる抵抗をTwinMONOSメモリセル２０２のドレーンに接続することが、ソースの抵抗効果に影響を与えない。よって、抵抗値が変化したときに、読み取り臨界電圧４４０は、同じ方式で読み取り臨界電圧４６０の変化につれて変化する。
【００３８】
逆に、読み取りプロセスにおいて、異なる抵抗をTwinMONOSメモリセル２０２のドレーンに接続したときに、読み取り臨界電圧４５０は、抵抗値の増加につれて変化しない。前述と同様に、なぜかといえば、プログラミング状態は読み取り操作を行うときに変わらない。
【００３９】
よって、メモリセルに対してマルチレベル操作を行う際に、抵抗をソースに接続させるのと比べ、プログラミングプロセスにおいて異なる抵抗をメモリセルのドレーンに接続させるのが良い。図５A、図５B、図６A及び図６Bは、さらに、TwinMONOSメモリセル２０２のドレーンに外部可変抵抗を印加したときの影響を示す図である。図５A、図５B、図６A及び図６Bは、実際のテストデータの関係図である。
【００４０】
図５Aは、外部抵抗をTwinMONOSメモリセル２０２のドレーンに印加したときの読み取り電流とプログラミング時間の関係図である。TwinMONOSメモリセル２０２のプログラミングと読み取りプロセスにおいて、複数の抵抗値を印加することがある。本発明の実施例において、読み取り電流が一つの臨界電圧に対応することが当業者に知られている。曲線５１０は、TwinMONOSメモリセル２０２のドレーンに電圧を直接印加し、且つ、中間抵抗を接続しないときに、異なるプログラミング時間の下での読み取り電流を示す。曲線５２０は、１Kオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときの読み取り電流を示す。曲線５３０は、５ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときの読み取り電流を示す。曲線５４０は、２０ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときの読み取り電流を示す。図５Aにおいて、縦座標は、１．８ボルト（Vwg）、１．３ボルト（Vcgse）、４．３ボルト（Vcgov）及び１．５ボルト（V）を、それぞれ、TwinMONOSメモリセル２０２のワードゲート２３０、コントロールゲート２５０、コントロールゲート２４０及びドレーンに印加したときの臨界電圧値である。プログラミングと読み取りプロセスにおいて共に電圧を印加する。
【００４１】
図５Aを参照する。図示のように、マルチレベルプログラミングプロセスにおいて、異なる抵抗がプログラミングプロセスにTwinMONOSメモリセル２０２のドレーンに接続さらたときに、読み取り電流が異なる。なぜかといえば、メモリセルに対してマルチレベル操作を行うときに、好適なレベル分けが必須である。この実施例において、プログラミング時間が第一レベル（約１μｓ）に達した後に、読み取り電流５１０が読み取り電流５２０より低いが、読み取り電流５２０が読取り電流５３０と５４０より低い。また、読み取り電流５３０と読み取り電流５４０は、プログラミング時間が第二レベル（約１０μｓ）に達するまでに同じに維持される。プログラミング時間が第二レベルを超えた場合、異なる抵抗値による異なる読み取り電流の間における分離が図５Aに示すように明らかである。言い換えれば、電流レベル或いは臨界電圧範囲に基づいて、プログラミング状態を正確に読み取り或いはセンシングすることができる。
【００４２】
図５Bは、プログラミングを行う際に、外部抵抗をTwinMONOSメモリセル２０２のドレーンに接続したときのプログラミング臨界電圧範囲とプログラミング時間との関係図である。曲線５５０は、電圧をTwinMONOSメモリセル２０２のドレーンに直接印加し、かつ、中間抵抗を接続しないときに、異なるプログラミング時間の下でのプログラミング臨界電圧範囲を示す。曲線５６０は、１ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときのプログラミング臨界電圧範囲を示す。曲線５７０は、５Kオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときのプログラミング臨界電圧範囲を示す。曲線５８０は、２０ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときのプログラミング臨界電圧範囲を示す。図中の縦座標は、最大臨界電圧と最小臨界電圧との差である臨界電圧値（臨界電圧範囲）を示す。
【００４３】
図５Bを参照する。図示のように、マルチレベルプログラミングプロセスにおいて、異なる抵抗がプログラミングプロセスにTwinMONOSメモリセル２０２のドレーンに接続されたときに、臨界電圧範囲が異なる。この実施例において、プログラミング時間が第一レベル（約１μｓ）に達した後に、臨界電圧範囲５５０が臨界電圧範囲５６０より大きいが、臨界電圧範囲５６０が臨界電圧範囲５７０と５８０より大きい。また、図示のように、プログラミング時間が第二レベル（約１０μｓ）に達するまでに、臨界電圧範囲５７０と５８０が同じに維持される。プログラミング時間が第二レベルを超えた場合、異なる抵抗値による異なる臨界電圧範囲間における分離が図５Bに示すように明らかである。よって、図５Aと図５Bによれば、電流レベル或いは臨界電圧範囲に基づいてプログラミング状態を正確に読み取ることができる。
【００４４】
図６Aは、消去操作を行う際に、外部抵抗をTwinMONOSメモリセル２０２のドレーンに接続したときの読み取り電流と消去時間の関係図である。本発明の実施例において、読み取り電流が一つの臨界電圧に対応することが当業者に知られている。曲線６１０は、電圧をTwinMONOSメモリセル２０２のドレーンに直接印加し、且つ、中間抵抗を接続しないときに、異なるプログラミング時間の下での読み取り電流を示す。曲線６２０は、１ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときの読み取り電流を示す。曲線６３０は、５ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときの読み取り電流を示す。曲線６４０は、２０ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときの読み取り電流を示す。図６Aにおいて、縦座標は、１．８ボルト（Vwg）、１．３ボルト（Vcgse）、４．３ボルト（Vcgov）及び１．５ボルト（V）を、それぞれ、TwinMONOSメモリセル２０２のワードゲート２３０、コントロールゲート２５０、コントロールゲート２４０及びドレーンに印加したときの臨界電圧値を示す。プログラミングと読み取りプロセスにおいて共に電圧を印加する。
【００４５】
図６Aを参照する。図示のように、読み取り電流が消去時間の増加につれて増加する。しかし、TwinMONOSメモリセル２０２のドレーンに接続した抵抗値の大小と関係せず、読み取り電流は、同じ方式で増加することができる。言い換えれば、抵抗値の大小は、消去操作に影響を与えない。
【００４６】
図６Bは、プログラミングを行う際に、外部抵抗をTwinMONOSメモリセル２０２のドレーンに接続したときのプログラミング臨界電圧と消去時間の関係図である。曲線６５０は、電圧をTwinMONOSメモリセル２０２のドレーンに直接印加し、且つ、中間抵抗を接続しないときに、異なるプログラミング時間の下での消去臨界電圧を示す。曲線６６０は、１ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセルのドレーンに印加したときの消去臨界電圧を示す。曲線６７０は」、５ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセルのドレーンに印加したときの消去臨界電圧を示す。曲線６８０は、２０ｋオームの抵抗を接続することを介して電圧をTwinMONOSメモリセル２０２のドレーンに印加したときの消去臨界電圧を示す。図６Bにおいて、縦座標は、１．８ボルト（Vwg）、４．３ボルト（Vcgov）及び１．５ボルト（V）を、それぞれ、TwinMONOSメモリセルのワードゲート２３０、コントロールゲート２４０及びドレーンに印加したときの臨界電圧値を示す。
【００４７】
図６Bを参照する。図示のように、臨界電圧が消去時間の増加につれて低くなる。しかし、TwinMONOSメモリセル２０２のドレーンに接続した抵抗値の大小と関係せず、臨界電圧は、同じ方式で低くなる。言い換えれば、抵抗値の大小は、消去操作に影響を与えない。
【００４８】
前述した実施例には、特定の抵抗値、例えば、０オーム、１ｋオーム、５ｋオーム及び２０ｋオーム等を使用したが、本発明の趣旨を離脱しない限り、その他の抵抗値を採用しても良い。
【００４９】
図７は、TwinMONOSメモリセル２０２のマルチレベル臨界電圧操作のプログラミング臨界電圧分布の関係図である。臨界電圧範囲７１０は、消去状態を示すが、臨界電圧範囲７２０、７３０及び７４０は、それぞれ、プログラミング状態１、２及び３を示す。これらのプログラミング状態には、プログラミング状態１が相対的低い電圧レベルの下で最小の臨界電圧範囲を有し、プログラミング状態３が相対的高い電圧レベルの下で最大の臨界電圧範囲を有する。図示のように、プログラミング状態を分けることにより、マルチレベルプログラミングと読み取り操作を精確に行うことができる。
【００５０】
図８は、読み取りプロセスにおける構造８００を示すものである。図示のように、直接接続８１８の読み取り操作は、大きな読み取り電流を得るために使われる。可変抵抗８１０は、TwinMONOSメモリセル２０２のドレーンにカップリングされ、且つ、複数の異なる抵抗値を提供することができる。可変抵抗８１０を使用することにより、プログラミング電圧VPPD或いは読み取り電圧をドレーン側に印加することができる。一実施例において、可変抵抗８１０は、抵抗回路を含み、この抵抗回路は、複数の抵抗器８１２、８１４及び８１６と、抵抗なしの直接接続８１８と、マルチプレクサ８２０とを含む。抵抗器８１２、８１４および８１６は、異なる抵抗を有し、それぞれ、並列方式で抵抗なしの直接接続８１８と接続される。マルチプレクサ８２０は、プログラミング電圧VPPD或いは読み取り電圧を入力させるための入力端及び抵抗器８１２、８１４、８１６及び直接接続８１８の第一端とそれぞれ接続される複数の出力端を含む。
【００５１】
読み取りプロセスにおいて、マルチプレクサ８２０が抵抗器８１２、８１４及び８１６のうち、任意の一つと接続される場合、電流の読み取り操作が簡単であるが、その電流が低い読み取り電流である。しかし、マルチプレクサ８２０が直接接続８１８と接続される場合、電流の読み取り操作が複雑であるが、その電流が高い読み取り電流である。
【００５２】
また、本発明の趣旨を離脱しない限り、本発明がその他の窒化メモリセル、例えば、NROMとSONONS等に応用されても良い。
【００５３】
また、前述したように、MONOSとNROM型のメモリセルのプログラミングは、チャンネルホットエレクトロン注入方法により行われるが、本発明の趣旨を離脱しない限り、その他の構造及び方法でプログラミングと読み取り操作を行っても良い。同様に、本発明の他の実施例において、その他の構造及び方法で消去操作を行っても良い。例えば、帯間チャンネルホットホール注入（Band-To-Band
Tunneling Hot-Hole Injection, BTBHHI）方法を用いることにより消去操作を行っても良い。
【００５４】
以上、本発明の好ましい実施形態を説明したが、本発明はこの実施形態に限定されず、本発明の趣旨を離脱しない限り、本発明に対するあらゆる変更は本発明の範囲に属する。
【図面の簡単な説明】
【００５５】
【図１】従来の窒化シリコンROMセルの断面を示す図である。
【図２】本発明の一実施例によるTwinMONOSメモリセルのマルチレベル操作の構造を示す図である。
【図３Ａ】プログラミング操作と消去操作を行うときに、ソースの抵抗効果とドレーンの抵抗効果がTwinMONOSメモリセルに対する臨界電圧の相違を示す図である。
【図３Ｂ】プログラミング操作と消去操作と行うときに、ソースの抵抗効果とドレーンの抵抗効果がTwinMONOSメモリセルの臨界電圧範囲における相違を示す図である。
【図４Ａ】読み取り操作を行うときに、ソースの抵抗効果とドレーンの抵抗効果がTwinMONOSメモリセルに対する臨界電圧の相違を示す図である。
【図４Ｂ】読み取り操作を行うときに、ソースの抵抗効果とドレーンの抵抗効果がTwinMONOSメモリセルの臨界電圧範囲における相違を示す図である。
【図５Ａ】外部抵抗をTwinMONOSメモリセルのドレーンに接続した場合の読み取り電流とプログラミング時間との関係図である。
【図５Ｂ】プログラミングを行うときに、外部抵抗をTwinMONOSメモリセルのドレーンに印加した場合のプログラミング臨界電圧範囲とプログラミング時間との関係図である。
【図６Ａ】消去操作を行うときに、外部抵抗をTwinMONOSメモリセルのドレーンに印加した場合の読み取り電流と消去時間との関係図である。
【図６Ｂ】プログラミングを行うときに、外部抵抗をTwinMMONOSメモリセルのドレーンに印加した場合のプログラミング臨界電圧と消去時間との関係図である。
【図７】TwinMONOSメモリセルのマルチレベル臨界電圧操作におけるプログラミング臨界電圧分布の関係図である。
【図８】読み取りプロセスの構造を示す図である。
【符号の説明】
【００５６】
１５０、２０５              ｐ型基板
１６０、２１０              ソース領域
１７０、２２０              ドレーン領域
１８０、２４０、２５０      コントロールゲート
１８２                      窒化シリコン層
１８４、１８６              酸化シリコン層
１８８                      チャンネル
１９０、１９４              ワード
２００、８００              構造
２０２  ツイン金属-酸化シリコン-窒化シリコン-酸化シリコン-半導体メモリセル
２３０                      ワードゲート
２５２、２７４、２７６、８１２、８１４、８１６  抵抗器
２７８、８２０              マルチプレクサ
３１０、３２０、３３０、３４０、３５０、３６０、３７０、３８０  曲線
４１０、４２０、４３０、４４０、４５０、４６０、４７０          曲線
５１０、５２０、５３０、５４０、５５０、５６０、５７９、５８０  曲線
６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０  曲線
７１０、７２０、７３０、７４０  臨界電圧範囲
８１８                      直接接続
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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