(57)【要約】【課題】チップ固有の識別番号のように、セキュリティが必要なデータを格納できる不揮発性半導体記憶装置を実現する。【解決手段】記憶領域の一部または全部の領域内の、消去単位領域の管理情報領域に、前記消去単位領域の消去回数を示す情報を有し、前記情報が所定の値であるとき、チップ内の動作制御装置により、前記一部または全部の領域のワード線またはデータ線またはソース線に対して、消去に必要な電圧を印加しない。また、書き込みについても同様な制御を行う。【選択図】図４
2008171565.tif 000002
【特許請求の範囲】
【請求項１】
複数個の消去単位領域で構成され、消去単位領域ごとに通常のデータ領域と、消去単位領域全体の管理情報を記憶する管理情報領域とを有する記憶領域と、
外部より入力したアドレス値によりワード線またはデータ線またはソース線を選択し所定の電圧を印加する選択装置と、
消去・書き込み・読み出し等の動作を制御する動作制御装置と、
不揮発性半導体記憶装置の状態を記憶する一時記憶装置とを有する不揮発性半導体記憶装置において、
通常データの各ビットと１対１の写像関係にあるデータを生成する装置を有し、前記記憶領域内の一部または全部の領域に対して、同一の書き込み単位領域に、前記通常データおよび前記写像関係のデータを書き込むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記通常データの各ビットと１対１の写像関係にあるデータは、前記通常データの１の補数データ、すなわち‘０’／‘１’に関する反転データであることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置において、
前記通常データが、不揮発性半導体記憶装置に固有な識別番号であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置において、
前記通常データおよび前記写像関係のデータを格納する領域以外のデータ領域に対して書き込みおよび読み出しを行うとき、予め前記通常データおよび前記写像関係のデータが互いに写像関係にあるかを検証し、互いに写像関係にある場合は書き込みおよび読み出しが可能に設定し、互いに写像関係にない場合は前記データ領域への書き込みおよび読み出しが不可能に設定する手段を有することを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置において、
前記通常データおよび前記写像関係のデータが互いに写像関係にない場合は書き込みおよび読み出しが不可能であることを装置外部に知らせる手段を有することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置において、
前記書き込みおよび読み出しが不可能であることを不揮発性半導体記憶装置の外部に知らせる手段が、前記一時記憶装置であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項５に記載の不揮発性半導体記憶装置において、
前記書き込みおよび読み出しが不可能であることを不揮発性半導体記憶装置の外部に知らせる手段が、１本または複数本の専用出力ピンから出力する信号値であることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セキュリティが必要なデータを格納できる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
デジタルスチルカメラをはじめとする携帯型情報機器の普及に伴い、外部記憶装置であるフラッシュメモリカードの需要が大きくなっている。フラッシュメモリカードは記憶媒体としてフラッシュメモリを搭載した、ＰＣカードまたはそれ以下のサイズの記憶装置である。
【０００３】
フラッシュメモリは電気的に書き換え可能であり、高集積化に適した不揮発性半導体メモリである。フラッシュメモリの主な用途は、フラッシュメモリカードにおける記憶媒体のほかに、ＰＣ（Personal Computer）のＢＩＯＳの格納、携帯電話のプログラムやデータ（アドレス帳など）の格納に用いられている。
【０００４】
フラッシュメモリはその用途に応じて、ＡＮＤ型、ＮＯＲ型など様々なセルアレイ構造が提案され、それぞれ特徴をもっている。
【０００５】
ＡＮＤ型フラッシュメモリは、高集積・低電圧化に適したフラッシュメモリであり、ファイルストレージ系の記憶媒体として使われることが多い。ＡＮＤ型フラッシュメモリの公知例としては特許文献１（特開平６−７７４３７号公報）がある。消去は、制御ゲートに高電圧を印加し、ソースおよびドレインおよび基板を接地し、ファウラー・ノルトハイム電流によりチャネルから浮遊ゲートに電子を注入することで行う。その結果、フラッシュメモリセルのしきい値が高くなる。書き込みは、制御ゲートに負電圧、ドレインに低電圧を印加し、ソースを開放、基板を接地して行う。このとき、ファウラー・ノルトハイム電流により浮遊ゲートからドレインへ電子が引き抜かれ、メモリセルのしきい値が低くなる。ＡＮＤ型フラッシュメモリにおいては、メモリセルのしきい値が高い状態が消去状態であり、このときメモリセルが記憶する値は‘１’である。また、しきい値が低い状態が書き込み状態であり、このときメモリセルが記憶する値は‘０’である。
【０００６】
また、近年、フラッシュメモリチップの大容量化に伴い、音楽データや電子書籍データを格納する用途への期待が高まっている。フラッシュメモリにこれらのデータを格納する際の問題点は、フラッシュメモリカードに格納するコンテンツに対する著作権保護である。
【０００７】
コンテンツの著作権保護を実現する一つの方法として、フラッシュメモリチップ内部に固有の識別番号を設け、この識別番号を利用する方法がある。つまり、他の識別番号を持ったフラッシュメモリチップにはコンテンツをコピーできない、または他の識別番号のフラッシュメモリチップにコピーができても正しく再生することができない、といった方法で不正コピーを防止することできる。
【特許文献１】特開平６−７７４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
フラッシュメモリと同一チップ内に設ける識別番号は、書き換えが不可能でなくてはならない。識別番号をマスクＲＯＭ領域に格納すると、チップの出荷後にユーザ側で識別番号を書き込むといったことができない。一方、従来のフラッシュメモリ領域に識別番号を格納すると、消去や上書きにより自由に改ざんされてしまう。
【０００９】
識別番号のようにセキュリティが必要なデータを、フラッシュメモリ領域に格納するときの課題は、（１）識別番号を書き込む前に最低１回は消去できる、（２）１回書き込みを行った後は再び書き込むことができない、または、（３）識別番号の上書きが検出された場合は他のデータを読み書きできない、ようなフラッシュメモリを実現することである。
【００１０】
本発明の目的は、所定回数だけ消去した後は、再び消去することができない記憶領域を有する不揮発性半導体記憶装置を実現することである。
【００１１】
本発明の他の目的は、１度書き込んだ後は、再び書き込みができない記憶領域を有する不揮発性半導体記憶装置を実現することである。
【００１２】
本発明のさらに他の目的は、データの上書きが検出された場合は他のデータを読み書きできない不揮発性半導体記憶装置を実現することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、
複数個の消去単位領域で構成され、消去単位領域ごとに通常のデータ領域と、消去単位領域全体の管理情報を記憶する管理情報領域とを有する記憶領域と、
外部より入力したアドレス値により、ワード線またはデータ線またはソース線を選択し所定の電圧を印加する選択装置と、
消去・書き込み・読み出し等の動作を制御する動作制御装置と、
不揮発性半導体記憶装置の状態を記憶する一時記憶装置とを有する不揮発性半導体記憶装置において、
記憶領域の一部または全部の領域内の、消去単位領域の管理情報領域に、消去単位領域を１度消去したことを示す情報を有し、この情報が所定の値であるとき、選択装置に対する動作制御装置の制御により、一部または全部の領域のワード線またはデータ線またはソース線に対して、消去に必要な電圧の印加を抑止する手段を設ける。
【００１４】
また、本発明の他の目的を達成するために、
記憶領域の一部または全部の領域内の、消去単位領域の管理情報領域に、消去単位領域に１度書き込みを行ったことを示す情報を有し、この情報が所定の値であるとき、選択装置に対する動作制御装置の制御により、一部または全部の領域のワード線またはデータ線またはソース線に対して、書き込みに必要な電圧の印加を抑止する手段を設ける。
【００１５】
また、本発明のさらに他の目的を達成するために、
通常データの各ビットと１対１の写像関係にあるデータを生成する装置を有し、記憶領域内の一部または全部の領域に対して、同一の書き込み単位領域に、通常データおよび写像関係のデータを書き込む領域を有し、他のデータ領域に対して書き込みおよび読み出しを行うとき、予め通常データおよび写像関係のデータが互いに写像関係にあるかを検証し、写像関係にない場合は前記データ領域への書き込みおよび読み出しを不可能に設定する手段を設ける。
【発明の効果】
【００１６】
本発明により、不揮発性半導体記憶装置の記憶領域内に、所定の回数以上は消去ができない、さらには、１度しか書き込みができない領域を設けることができる。
【００１７】
また、再消去禁止領域内の同じ書き込み単位領域に、通常データとその反転データを書き込むことで、通常データの改ざんが容易に検出することができるようになる。これを利用して、通常データの改ざんが検出された場合はチップ内の他のデータにアクセスできなくするといった応用が可能となる。
【００１８】
以上により、フラッシュメモリチップ内に、チップ固有の識別番号などセキュリティが必要なデータを格納することができる効果が得られる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施例）
まず、本発明の第一の実施例を説明する。図２は、ＡＮＤ型フラッシュメモリチップ２０１のブロック構成を示す。以下、ＡＮＤ型フラッシュメモリチップ２０１を構成する各ブロックについて説明する。
【００２０】
ＡＮＤ型フラッシュメモリのセルアレイ群２０２は８面のセルアレイで構成する。データの消去・書き込み・読み出しは、８面のセルアレイで並列に行われる。セルアレイはフラッシュメモリセルを平面的に配列したものである。図３にＡＮＤ型フラッシュメモリのセルアレイの構造を示す。ドレイン側とソース側にそれぞれ選択トランジスタ（３０１、３０２、３０３、及び３０４、３０５、３０６）が設けられ、この２つの選択トランジスタの間にＭ個のフラッシュメモリセルが並列に接続されている。この１組の選択トランジスタではさんだ記憶領域、すなわち図３において点線で囲まれた記憶領域を、以下メモリブロックと呼ぶ。また、共通ソース線には接地電圧Vssが印加されている。
【００２１】
ＡＮＤ型フラッシュメモリは、選択したワード線に接続された全てのフラッシュメモリセルに対して、消去・書き込み・読み出しを行う。例えば、図３でワード線Ｗ２に接続されたメモリセル群Ｍ２を選択した場合を考える。
【００２２】
消去動作は、ドレイン側およびソース側の選択トランジスタのゲートＳＤおよびＳＳに電源電圧Vcc、ワード線Ｗ２に高電圧Vpp、データ線Ｄ１〜Ｄ５２８に接地電圧Vssを印加して行う。書き込み動作は、ドレイン側の選択トランジスタのゲートＳＤに電源電圧Vcc、ソース側の選択トランジスタのゲートＳＳに接地電圧Vss、ワード線Ｗ２に負電圧Vnn、データ線に電源電圧Vccを印加して行う。読み出し動作は、ドレイン側およびソース側の選択トスタランジのゲートＳＤおよびＳＳに電源電圧Vcc、ワード線Ｗ２に電源電圧Vcc、データ線Ｄ１からＤ５２８に所定の正電圧を印加して行う。
【００２３】
セルアレイ内の一本のワード線（Ｗｎ）には５２８個のフラッシュメモリセルが接続されている。また、本実施例では１つのフラッシュメモリセルにつき１ビットデータを記憶する。セルアレイ群２０２は８面のセルアレイで構成するので、消去・書き込み・読み出しの単位は５２８バイトとなる。
【００２４】
図３２にセルアレイ群２０２のデータ構成を示す。一本のワード線ごとにアドレスが割り当てられている。また、１つのアドレスに対応する５２８バイトのデータは、５１２バイトのセクタデータ領域と、セクタデータを管理する情報を格納する１６バイトの管理情報領域とで構成する。セクタデータを５１２バイトとしたのは、磁気ディスクのセクタサイズと同じにするためである。行アドレス０は消去禁止領域である。また行アドレス１〜１６３８３は消去可能領域である。
【００２５】
図２の行デコーダ２０３は、セルアレイ群２０２内のワード線を選択し所定の電圧を印加する。図３３に示すように、行デコーダ２０３は、消去禁止領域のワード線選択回路１００、および消去可能領域のワード線選択回路１０１、およびメモリブロック選択回路１０２、１０３で構成する。
【００２６】
消去禁止領域のワード線選択回路１００、および消去可能領域のワード線選択回路１０１は、行アドレスをデコードしてワード線を選択し、ワード線に印加する電圧を制御する。図３３には示していないが、行アドレスは行アドレスバッファ２０４を介して行デコーダ２０３に入力する。行アドレスが０のとき、消去禁止領域のワード線選択回路１００がワード線を選択する。また行アドレスが１から１６３８３のとき、消去可能領域のワード線選択回路１０１が行アドレスに対応するワード線を選択する。消去可能領域のワード線選択回路１０１には、ワード線電圧Vwおよび接地電圧Vssが、消去禁止領域のワード線選択回路１００には、接地電圧Vssのみが図２に示す内部電源発生回路２１３より供給される。
【００２７】
消去禁止領域のワード線選択回路１００の内部構成を図３４に、また、消去可能領域のワード線選択回路１０１のうち、１本のワード線に対応する回路を図３５に示す。チップ外部より行アドレスとして０を入力すると、消去禁止領域内のワード線が選択される。このとき、コントロール回路２１１からの制御信号ＥＲＳに応じてワード線に印加する電圧が変化する。すなわち、制御信号ＥＲＳが‘Ｈ’レベルのときワード線には接地電圧Vssが印加され、制御信号ＥＲＳが‘Ｌ’レベルのときワード線にはワード線電圧Vwが印加される。また、消去可能領域内のワード線は選択されていないので接地電圧Vssが印加される。
【００２８】
一方、行アドレスとして１から１６３８３を入力すると、消去可能領域内の行アドレスに対応したワード線が選択される。このとき消去可能領域のワード線選択回路１０１は、選択したワード線にはワード線電圧Vwを印加する。また、消去禁止領域のワード線選択回路１００、消去可能領域のワード線選択回路１０１ともに非選択のワード線に対しては接地電圧Vssを印加する。
【００２９】
メモリブロック選択回路１０２、１０３は、行アドレスをデコードしてメモリブロックを選択する。図３３には示していないが、メモリブロック選択回路１０２、１０３には行アドレスが入力する。また、電源電圧Vcc、接地電圧Vssが供給される。メモリブロック選択回路１０２、１０３は、コントロール回路２１１からの制御信号に応じて、ドレイン側およびソース側の選択トランジスタのゲートに印加する電圧を制御する。消去動作および読み出し動作において、メモリブロック選択回路１０２、１０３は、ドレイン側およびソース側の選択トランジスタのゲートに電源電圧Vccを印加する。また、書き込み動作において、メモリブロック選択回路１０２、１０３は、ドレイン側の選択トランジスタのゲートに電源電圧Vccを印加し、ソース側の選択トランジスタのゲートに接地電圧Vssを印加する。
【００３０】
ラッチ回路２０５は、書き込み時は書き込みデータを保持し、読み出し時はセンスアンプとして読み出し電圧を増幅し保持する役割をもつ。列アドレスカウンタ２０６は、チップ外部から入力された列アドレスのバッファになるとともに、コントロール回路２１１からの制御信号により列アドレスをインクリメントし、アクセスする列アドレスを変化させる。列デコーダ２０７は、列アドレスをデコードし、アクセスするデータ線を選択するための信号を出力する。列ゲート２０８は、列デコーダ２０７の出力によりアクセスするデータ線を選択する。
【００３１】
入力データ制御回路２０９は、消去動作または読み出し動作において、コントロール回路２１１からの制御信号に応じてセルアレイ群２０２内のデータ線に印加する電圧を制御する。書き込み動作の場合は、マルチプレクサ２１０からの入力データをそのまま列ゲート２０８へ伝える。マルチプレクサ２１０は、コントロール回路２１１からの制御信号により、バスの切替を行う。コントロール回路２１１はチップ内部の動作を制御する回路である。コントロール回路２１１はチップ外部より各種制御信号を入力する。また、コントロール回路２１１は各動作について所定のタイミングで、チップ内の各ブロックへ制御信号を出力する。
【００３２】
ステータスレジスタ２１２はフラッシュメモリチップ２０１の動作状態または動作結果を示す。ステータスレジスタ２１２のビット構成を図７に示す。ステータスレジスタは８ビットで構成されている。第０ビット（Ｒ＿Ｂ）は、‘０’のときチップはビジー状態であり、‘１’のときチップはレディー状態である。ビット２（ＥＥＲ）は、‘１’のとき消去エラーであることを示す。ビット３（ＰＥＲ）は、‘１’のとき書き込みエラーであることを示す。ビット４（ＥＩＨ）は、‘１’のとき消去禁止領域に対して消去コマンドを発行したためエラーであることを示す。その他のビットは予備ビットである。
【００３３】
内部電源発生回路２１３は、チップ外部より電源電圧Vccおよび接地電圧Vssを入力する。電源電圧Vccは、例えば３.３Ｖの単一電源である。また、接地電圧Vssは０Vである。内部電源発生回路２１３は、コントロール回路２１１からの制御信号に応じて、電源電圧Vccから高電圧Vppへの昇圧、または負電圧Vnnへの降圧を行い、ワード線電圧Vwとして出力する。ここで高電圧Vppは例えば１２Ｖ、負電圧Vnnは例えば−７Ｖである。内部電源発生回路２１３は、電源電圧Vccおよび接地電圧Vssを各ブロックへ出力し、また、ワード線電圧Vwについては行デコーダ２０３へ出力する。
【００３４】
以下、図２を用いて、ＡＮＤ型フラッシュメモリチップ２０１の入出力信号を説明する。
【００３５】
Ｉ／Ｏは８本で構成されるデータ信号バスである。コマンドの入力やデータの入出力は、データ入出力信号端子I／Ｏを介して１バイトずつ行われる。ＡＤＤＲはアドレス信号バスであり、行アドレスと列アドレスで構成する。／ＣＥはチップ選択信号である。信号名の前の‘／’は信号が負論理であることを示す。／ＯＥは、メモリデータやステータスレジスタを読み出す場合にアサートする信号である。
【００３６】
／ＷＥは、外部から入力したコマンドやアドレスをラッチする信号である。ＳＣは、書き込みや読み出しにおいて、データを１バイトずつラッチする信号である。Ｒ／Ｂは、フラッシュメモリチップ２０１内部が消去中または書き込み中でビジー状態のとき、‘０’を出力する。一方レディー状態のときはハイインピーダンスを出力する。
【００３７】
以下、このＡＮＤ型フラッシュメモリチップ２０１の消去動作、書き込み動作、読み出し動作について説明する。
【００３８】
まず、消去動作の手順について説明する。
【００３９】
（１）チップ外部より／ＣＥをアサートした後、消去コマンドを入力する。消去コマンドは、マルチプレクサ２１０を介してコントロール回路２１１に入力する。
【００４０】
（２）チップ外部よりアドレス（行アドレス＋列アドレス）を入力する。入力したアドレスのうち、行アドレスは行アドレスバッファ２０４およびコントロール回路２１１に、列アドレスは列アドレスカウンタ２０６に入力する。
【００４１】
（３）コントロール回路２１１は制御信号ＥＲＳを‘１’にセットする。
【００４２】
（４）チップ外部より消去開始コマンドを入力する。
【００４３】
（５）入力した行アドレスが０であるかどうかに関わらず、行アドレス０のワード線には接地電圧Vssが印加される。つまりワード線と基板との間で電位差が生じないので消去を行うことができない。
【００４４】
書き込み動作については、行アドレスが指定するワード線が消去禁止領域にあるか消去可能領域にあるかに関わらず、選択したワード線には負電圧Vnnを印加し、非選択のワード線には接地電圧Vssを印加する。よって、消去禁止領域・消去可能領域の区別なくデータの書き込みを行うことができる。
【００４５】
読み出し動作についても、行アドレスが指定するワード線が消去禁止領域にあるか消去可能領域にあるかに関わらず、選択したワード線には電源電圧Vccを印加し、非選択のワード線には接地電圧Vssを印加する。よって、消去禁止領域・消去可能領域の区別なくデータの読み出しを行うことができる。
【００４６】
本実施例により、１回たりとも消去できない消去禁止領域を設けることができる。しかし、フラッシュメモリチップの製造後の選別処理では消去動作を行うのが一般的である。
【００４７】
そこで第二の実施例として、１回だけ消去可能なＡＮＤ型フラッシュメモリについて説明する。
【００４８】
（第二の実施例）
以下、第一の実施例と異なる個所を中心に説明する。
【００４９】
図４にセルアレイ群２０２のデータ構成を示す。
【００５０】
行アドレス０は再消去禁止領域である。再消去禁止領域の管理情報領域は、１バイトの消去済バイトを格納する。このバイトに対しては、チップ２０１外部から読み書きを行うことはできない。行アドレス１〜１６３８３は消去可能領域である。消去可能領域の管理情報領域にも消去済バイトを格納する領域を有するが使用しない。
【００５１】
図１は、第二の実施例におけるセルアレイとその周辺の詳細を示す。
【００５２】
図１に示す再消去禁止領域のワード線選択回路１００、および消去可能領域のワード線選択回路１０１は、行アドレスをデコードしてワード線を選択し、ワード線に印加する電圧を制御する。図１には示していないが、行アドレスは行アドレスバッファ２０４を介して行デコーダ２０３に入力する。行アドレスが０のとき、再消去禁止領域のワード線選択回路１００がワード線を選択する。また行アドレスが１から１６３８３のとき、消去可能領域のワード線選択回路１０１が行アドレスに対応するワード線を選択する。再消去禁止領域のワード線選択回路１００および消去可能領域のワード線選択回路１０１には、ワード線電圧Vwおよび接地電圧Vssが内部電源発生回路２１３より供給される。
【００５３】
再消去禁止領域のワード線選択回路１００の内部構成を図５に、また、消去可能領域のワード線選択回路１０１のうち、１本のワード線に対応する回路を図６に示す。チップ外部より行アドレスとして０を入力すると、再消去禁止領域内のワード線が選択される。このとき再消去禁止領域のワード線選択回路１００が行アドレス０に対応するワード線に印加する電圧は、外部からの制御信号ＥＰＨにより異なる。図１に示すように、各セルアレイのデータ線Ｄ５２８に対応するラッチが記憶する値がすべて‘１’のとき、制御信号ＥＰＨは‘１’となる。ＥＰＨが‘０’のとき、ワード線にはワード線電圧Vwを印加し、ＥＰＨが‘１’のとき、ワード線には接地電圧Vssを印加する。また、消去可能領域内のワード線は選択されていないので接地電圧Vssが印加される。
【００５４】
一方、行アドレスとして１から１６３８３を入力すると、消去可能領域内の行アドレスに対応したワード線が選択される。このとき消去可能領域のワード線選択回路１０１は、選択したワード線にはワード線電圧Vwを印加する。また、再消去禁止領域のワード線選択回路１００、消去可能領域のワード線選択回路１０１ともに非選択のワード線に対しては接地電圧Vssを印加する。
【００５５】
メモリブロック選択回路１０２、１０３は、行アドレスをデコードしてメモリブロックを選択する。図１には示していないが、メモリブロック選択回路１０２、１０３には行アドレスが入力する。また、電源電圧Vcc、接地電圧Vssが供給される。
【００５６】
以下、ＡＮＤ型フラッシュメモリチップ２０１の消去動作、書き込み動作、読み出し動作について説明する。
【００５７】
まず、消去動作について図８から図１１を用いて説明する。以下、図８を用いて消去動作の詳細な手順を示す。
【００５８】
（ステップ８０１）チップ外部より／ＣＥをアサートした後、消去コマンドを入力する。消去コマンドは、マルチプレクサ２１０を介してコントロール回路２１１に入力する。
【００５９】
（ステップ８０２）チップ外部よりアドレス（行アドレス＋列アドレス）を入力する。入力したアドレスのうち、行アドレスは行アドレスバッファ２０４およびコントロール回路２１１に、列アドレスは列アドレスカウンタ２０６に入力する。
【００６０】
（ステップ８０３）コントロール回路２１１は入力した行アドレスが０であるかどうかを判定する。
【００６１】
（ステップ８０４）行アドレスが０でないとき、チップ外部より消去開始コマンドを入力する。
【００６２】
（ステップ８０５）一方、行アドレスが０であるとき、コントロール回路２１１は、まず制御信号ＣＮＦを‘１’にセットする。つぎに、内部電源発生回路２１３および入力データ制御回路２０９に読み出しを行うための制御信号を出して、管理情報領域の消去済バイトをラッチ回路２０５へ読み出す。この間、Ｒ／Ｂ信号は‘０’を出力し、チップ内部がビジー状態であることを示す。読み出し終了後、コントロール回路２１１は制御信号ＣＮＦを‘０’にセットする。
【００６３】
（ステップ８０６）ステップ８０５の処理終了後、チップ外部より消去開始コマンドを入力する。
【００６４】
（ステップ８０７）消去済バイト内の全ビットのうち少なくとも１ビットが‘０’である場合（すなわち、消去を一度も行っていない場合）、または、ステップ８０４の処理終了後、コントロール回路２１１は、内部電源発生回路２１３および入力データ制御回路２０９に消去を行うための制御信号を出力する。このとき、選択したワード線には高電圧Vppを印加し、データ線Ｄ１からＤ５２８には接地電圧Vssを印加する。これにより、選択したワード線に接続されたフラッシュメモリセルの消去が開始する。フラッシュメモリセルを消去している間、出力信号Ｒ／Ｂは‘０’であり、チップ内部がビジー状態であることを示す。また、消去中に／ＯＥをアサートすると、ステータスレジスタ２１２の内容を読み出すことができる。このとき、図７のビット０（Ｒ＿Ｂ）は‘０’である。
【００６５】
（ステップ８０８）消去が終わると、出力信号Ｒ／Ｂがハイインピーダンス、すなわちレディー状態に戻る。この後、／ＯＥをアサートしてステータスレジスタ２１２を読み出すと、図７のビット０（Ｒ＿Ｂ）は‘１’、ビット４（ＥＩＨ）は‘０’である。
【００６６】
（ステップ８０９）消去済バイトの全ビットが‘１’である場合（すなわち、一度消去を行っている場合）、内部電源発生回路２１３および入力データ制御回路２０９に消去を行うための制御信号を出力する。このとき、選択したワード線には接地電圧Vssが印加され、基板との間で電位差が生じないので消去を行うことができない。ここで、出力信号Ｒ／Ｂはハイインピーダンス状態である。また、ここでステータスレジスタ２１２を読み出すと、図７のビット０（Ｒ＿Ｂ）は‘１’、ビット４（ＥＩＨ）は‘１’である。
【００６７】
図９に消去可能領域へ消去コマンドを発行したときのタイミングチャートを示す。図１０に再消去禁止領域へ最初に消去コマンドを発行したときのタイミングチャートを示す。図１１に再消去禁止領域へ２回目以降に消去コマンドを発行したときのタイミングチャートを示す。書き込み動作、読み出し動作については、アドレスを入力した後、コントロール回路２１１は行アドレスが０であるかを判定したり、消去済バイトをラッチ回路２０５へ読み出すことはしない。
【００６８】
書き込み動作については、行アドレスが指定するワード線が再消去禁止領域にあるか消去可能領域にあるかに関わらず、選択したワード線には負電圧Vnnを印加し、非選択のワード線には接地電圧Vssを印加する。よって、再消去禁止領域・消去可能領域の区別なくデータの書き込みを行うことができる。
【００６９】
読み出し動作についても、行アドレスが指定するワード線が再消去禁止領域にあるか消去可能領域にあるかに関わらず、選択したワード線には電源電圧Vccを印加し、非選択のワード線には接地電圧Vssを印加する。よって、再消去禁止領域・消去可能領域の区別なくデータの読み出しを行うことができる。
【００７０】
本実施例により、ＡＮＤ型フラッシュメモリの一部のメモリ領域に対して、１回だけ消去可能な領域を設けることができる。
【００７１】
本実施例では再消去禁止領域に対して許容する消去回数は１回であった。これを拡張して、所定の回数だけ消去した後に消去を禁止することもできる。このとき、管理情報領域には消去済バイトの代わりに消去回数を格納する。消去回数は、コントロール回路２１１が入力データ制御回路２０９を制御して書き込む。
【００７２】
また、本実施例ではＡＮＤ型フラッシュメモリについて説明したが、本実施例の効果はＡＮＤ型に限るものではない。ＤＩＮＯＲ型、ＮＯＲ型、ＮＡＮＤ型など他のフラッシュメモリセル構造でも同様にして再消去禁止領域を設けることができる。
【００７３】
また、本実施例と同様な効果は、図３６に示すようなフラッシュメモリチップ群３１１とカードコントローラチップ３１２で構成されるフラッシュメモリカード３１０でも得ることができる。つまり、消去バイトを読み出し、再消去禁止領域への消去を制御する手段をカードコントローラチップ３１２の中に内蔵していてもよい。また、カードコントローラチップ３１２内のカードステータスレジスタ３１３を利用して、再消去エラーを表示させることもできる。これにより、カードステータスレジスタ３１３の内容をノート型ＰＣなどのホスト機器から読み出すことができる。このとき、フラッシュメモリチップ群３１１は従来のフラッシュメモリチップで構成してよい。
【００７４】
（第三の実施例）
つぎに、第三の実施例を図１２から図１９を用いて説明する。本実施例は、第一の実施例で説明した再消去禁止領域を発展させ、さらに上書きを防止する機能を持たせる。すなわち、１回だけ消去可能であることに加え、１回だけ書き込み可能な領域を実現することが目的である。
【００７５】
図１３に、本実施例におけるセルアレイ群２０２のデータ構成を示す。行アドレス０は再消去・再書き込み禁止領域である。行アドレス０の管理情報領域には、消去済バイトに加え、１バイトの書き込み済バイトを格納する。この書き込み済バイトには、チップ２０１外部から読み書きすることができない。
【００７６】
書き込み動作において、コントロール回路２１１は、書き込み済バイトを読み込んで、全ビットデータが‘０’であるかどうかを判定し、行デコーダ２０３への制御信号ＯＴＰをセットする。また、再消去・再書き込み禁止領域に対する最初の書き込み動作において、コントロール回路２１１は入力データ制御回路２０９を制御して、書き込み済バイトの全ビットに ‘０’を格納する。
【００７７】
図１５にステータスレジスタ２１２のビット構成を示す。第一の実施例でのステータスレジスタのビット構成に対して、ビット５に再書き込みエラービット（ＰＩＨ）が新たに追加される。再消去・再書き込み禁止領域に対して、２回目以降に書き込みコマンドを発行した場合は、ビット５（ＰＩＨ）が‘１’にセットされる。
【００７８】
書き込み動作について図１６から図１９を用いて説明する。以下、図１６を用いて書き込み動作の手順を説明する。
【００７９】
（ステップ１６０１）チップ外部より／ＣＥをアサートした後、書き込みコマンドを入力する。書き込みコマンドは、マルチプレクサ２１０を介してコントロール回路２１１に入力する。
【００８０】
（ステップ１６０２）チップ外部よりアドレス（行アドレス＋列アドレス）を入力する。入力したアドレスのうち、行アドレスは行アドレスバッファ２０４およびコントロール回路２１１に、列アドレスは列アドレスカウンタ２０６に入力する。
【００８１】
（ステップ１６０３）コントロール回路２１１は入力した行アドレスが０であるかどうかを判定する。
【００８２】
（ステップ１６０４）行アドレスが０でないと判定した場合、チップ外部より書き込みデータを１バイトずつ入力する。このとき、最大５２６バイトまで入力することができる。入力されたデータはラッチ回路２０５に記憶される。
【００８３】
（ステップ１６０５）入力終了後、チップ外部より書き込み開始コマンドを入力する。
【００８４】
（ステップ１６０６）一方、ステップ１６０３にて行アドレスが０であると判定した場合、コントロール回路２１１は、まず制御信号ＣＮＦを‘１’にセットする。つぎに、内部電源発生回路２１３および入力データ制御回路２０９に読み出しを行うための制御信号を出力し、管理情報領域の消去済バイトおよび書き込み済バイトをラッチ回路２０５へ読み込む。この間、出力信号Ｒ／Ｂは‘０’を出力し、チップ内部がビジー状態であることを示す。読み出し終了後、コントロール回路２１１は制御信号ＣＮＦを‘０’にセットする。
【００８５】
（ステップ１６０７）チップ外部より書き込みデータを１バイトずつ入力する。このとき、最大５２６バイトまで入力することができる。入力されたデータはラッチ回路２０５にラッチされる。入力終了後、入力データ制御回路２０９は、セルアレイ群２０２内のデータ線Ｄ５２７に対応する８個のラッチに‘０’をラッチする。
【００８６】
（ステップ１６０８）チップ外部より書き込み開始コマンドを入力する。
【００８７】
（ステップ１６０９）消去済バイトの全ビットが‘１’かつ書き込み済バイトの全ビットが‘０’を満足しない場合、または、ステップ１６０５の処理終了後、コントロール回路２１１は、内部電源発生回路２１３および入力データ制御回路２０９に書き込みを行うための制御信号を出力する。このとき、選択したワード線には負電圧Vnnを印加する。データ線に印加される電圧は、ラッチ回路２０５が記憶する値に対応する。これにより、選択したワード線に接続されたフラッシュメモリセルの書き込みが開始する。再消去・再書き込み禁止領域の最初の書き込みにおいては、管理情報領域内の書き込み済バイトの全ビットに‘０’が書き込まれる。この間、出力信号Ｒ／Ｂは‘０’であり、チップ内部がビジー状態であることを示す。また、書き込み中に／ＯＥをアサートすると、ステータスレ
ジスタ２１２の内容を読み出すことができる。このとき、図１５のビット０（Ｒ＿Ｂ）は‘０’である。
【００８８】
（ステップ１６１０）書き込みが終了すると、出力信号Ｒ／Ｂがハイインピーダンス、すなわちレディー状態に戻る。この後、／ＯＥをアサートしてステータスレジスタ２１２を読み出すと、図１５のビット０（Ｒ＿Ｂ）は‘１’、ビット５（ＰＩＨ）は‘０’である。
【００８９】
（ステップ１６１１）消去済バイトの全ビットが‘１’かつ書き込み済バイトの全ビットが‘０’である場合（すなわち、消去および書き込みをすでに行った場合）、コントロール回路２１１は、内部電源発生回路２１３および入力データ制御回路２０９に書き込みを行うための制御信号を出力する。このとき、選択したワード線には接地電圧Vssを印加され、接地電圧Vssまたは電源電圧Vccに印加されているデータ線との間で電位差が生じない、または電位差が小さいので書き込みが発生しない。ここで、出力信号Ｒ／Ｂはハイインピーダンス状態である。また、ステータスレジスタ２１２を読み出すと、図１５のビット０（Ｒ＿Ｂ）は‘１’、ビット５（ＰＩＨ）は‘１’である。
【００９０】
図１７に消去・書き込み可能領域へ書き込みコマンドを発行したときのタイミングチャートを示す。図１８に再消去・再書き込み禁止領域へ最初に書き込みコマンドを発行したときのタイミングチャートを示す。図１９に再消去・再書き込み禁止領域へ２回目以降に書き込みコマンドを発行したときのタイミングチャートを示す。消去動作、読み出し動作については第一の実施例と同様である。
【００９１】
本実施例により、ＡＮＤ型フラッシュメモリの一部のメモリ領域に対して、１回だけ書き込み可能な領域を設けることができる。再消去・再書き込み禁止領域のデータに対して、消去だけでなく、書き込みを許容しないことで、上書きによるデータの破壊を防止することができる。
【００９２】
本実施例についても、同様な効果を図３６に示すようなフラッシュメモリチップ群３１１とカードコントローラチップ３１２で構成されるフラッシュメモリカード３１０でも得ることができる。
【００９３】
（第四の実施例）
つぎに、第四の実施例を図２０から図３１を用いて説明する。本実施例は、第二の実施例の再消去禁止領域を第三の実施例とは異なる形式で発展させたものである。
【００９４】
図２０は、ＡＮＤ型フラッシュメモリチップ９０１のブロック構成を示す。以下、本実施例で新規に追加されたブロック、および、第一の実施例で説明したブロックと機能が異なるブロックについて説明する。
【００９５】
セルアレイ群９０２は、第一の実施例と同様に８面のセルアレイで構成される。図２１にセルアレイ群９０２のデータ構成を示す。
【００９６】
行アドレス０は、第二の実施例と同様に５２８ビット×８＝５２８バイトの再消去禁止領域である。再消去禁止領域のセクタデータ領域は、２５６バイト以内の識別番号を格納する領域と、２５６バイト以内の識別番号の反転データを格納する領域とで構成する。識別番号の反転データとは、識別番号を‘０’,‘１’の２進数で表現したとき、‘０’を‘１’に、‘１’を‘０’に反転したデータである。行アドレス１から行アドレス１６３８３は消去可能領域であり、セクタデータ領域にはユーザデータを格納する。
【００９７】
行デコーダ９０３は、第二の実施例と同様に、再消去禁止領域のワード線選択回路、消去可能領域のワード線選択回路、メモリブロック選択回路で構成する。再消去禁止領域のワード線選択回路を図２２に示す。チップ外部から入力した行アドレスが０でなくても、コントローラ回路２１１からの制御信号ＲＩＤによりワード線を選択し、読み出しに必要な電源電圧Vccを印加できるようにしている。また、消去可能領域のワード線選択回路は、図１の消去可能領域のワード線選択回路１０１と同一である。よって、ワード線ごとの回路は図６と同一である。また、メモリブロック選択回路も図１のメモリブロック選択回路１０２、１０３と同一である。
【００９８】
データ線電圧制御回路９０６は、図２の入力データ制御回路２０９に相当する。データ線電圧制御回路９０６は、消去・書き込み・読み出しの各動作において、コントロール回路２１１からの制御信号ＯＰＲに応じて、データ線に印加する電圧を制御する。
【００９９】
図２３に反転／照合回路９０７、マルチプレクサ９０４、９０５、ゲート回路９０８、ラッチ回路２０５の詳細図を示す。
【０１００】
反転／照合回路９０７は２つの役割をもつ。一つの役割は、識別番号の書き込みにおいて反転／照合回路９０７内部で識別番号の反転データを生成し、識別番号とその反転データをデータ線へ出力することである。もう一つの役割は、ユーザデータのアクセスにおいて、アクセス前に識別番号の改ざんのチェックを行うことである。ここで言うチェックとは、識別番号領域と反転データ領域に格納された２つのデータを読み出して、互いが反転関係にあるかどうかを検証することである。２つのデータが反転関係にある場合は、ゲート回路９０８内のＭＯＳスイッチがＯＮになるのでユーザデータの読み出し／書き込みが可能となる。逆に、２つのデータが反転の関係にない場合は、ゲート回路９０８内のＭＯＳスイッチがＯＦＦになるのでユーザデータの読み出し／書き込みが不可能となる。
【０１０１】
マルチプレクサ９０４、９０５は、再消去禁止領域に対する入出力または消去可能領域に対する入出力の切替制御を行う。切替制御はコントロール回路２１１からの制御信号ＵＤＩＤにより行う。
【０１０２】
ステータスレジスタ２１２のビット構成を図２４に示す。第一の実施例のときと比較して、ビット５（ＴＭＰ）が新規に追加されている。ビット５（ＴＭＰ）が‘１’のとき、識別番号が上書きされているためユーザデータにアクセスできないことを示す。
【０１０３】
以下、識別番号のアクセス手順を説明する。ここでは、図２５を用いて識別番号の書き込みを例に手順を説明する。
【０１０４】
（ステップ２５０１）チップ外部より／ＣＥをアサートした後、書き込みコマンドを入力する。書き込みコマンドは、マルチプレクサ２１０を介してコントロール回路２１１へ入力する。
【０１０５】
（ステップ２５０２）チップ外部よりアドレス（ただし、行アドレス＝０）を入力する。入力したアドレスのうち、行アドレスは行アドレスバッファ２０４とコントロール回路２１１に、列アドレスは列アドレスカウンタ２０６に入力する。
【０１０６】
（ステップ２５０３）コントロール回路２１１は、マルチプレクサ９０４、９０５への制御信号ＵＤＩＤを‘０’にセットする。
【０１０７】
（ステップ２５０４）コントロール回路２１１は、行アドレスが０であると判定したあと、行デコーダ９０３への制御信号ＲＩＤを‘０’にセットする。
【０１０８】
（ステップ２５０５）チップ外部より識別番号および管理情報を１バイトずつ入力する。このとき、入力可能な最大バイト数は（２５６＋１５）＝２７１バイトである。入力した識別番号および識別番号の反転データは、反転／照合回路９０７内部のラッチ回路に記憶される。また、管理情報はラッチ回路２０５に記憶される。
【０１０９】
（ステップ２５０６）チップ外部より書き込み開始コマンドを入力する。
【０１１０】
（ステップ２５０７）コントローラ回路２１１は、内部電源発生回路２１３およびデータ線電圧制御回路９０６に、書き込みを行うための制御信号を出力する。このとき、行デコーダ９０３内の再消去禁止領域のワード線選択回路は、選択したワード線に負電圧Vnnを印加する。また、データ線電圧制御回路９０６はデータ線に電圧を印加せず、データ線には反転／照合回路９０７内部のラッチ、およびラッチ回路２０５が記憶する値に応じた電圧が印加される。これにより、行アドレス０への書き込みが開始する。この間、出力信号Ｒ／Ｂは‘０’であり、チップ内部がビジー状態であることを示す。また、書き込み中に／ＯＥをアサートすると、ステータスレジスタ２１２の内容を読み出すことができる。このとき、図２４のビット０（Ｒ＿Ｂ）は‘０’である。
【０１１１】
（ステップ２５０８）書き込みが終了すると、出力信号Ｒ／Ｂがハイインピーダンス、すなわちレディー状態に戻る。この後、／ＯＥをアサートしてステータスレジスタ２１２を読み出すと、図２４のビット０（Ｒ＿Ｂ）は‘１’である。
【０１１２】
以上の手順により、識別番号およびその反転データがそれぞれの領域に書き込まれる。図２８に識別番号の書き込みタイミングチャートを示す。
【０１１３】
つづいて、ユーザデータのアクセス手順を説明する。ここでは、ユーザデータの書き込みを例に、図２６を用いて手順を説明する。
【０１１４】
（ステップ２６０１）チップ外部より／ＣＥをアサートした後、書き込みコマンドを入力する。書き込みコマンドは、マルチプレクサ２１０を介してコントロール回路２１１へ入力する。
【０１１５】
（ステップ２６０２）チップ外部よりアドレス（ただし、行アドレス≠０）を入力する。入力したアドレスのうち、行アドレスは行アドレスバッファ２０４とコントロール回路２１１に、列アドレスは列アドレスカウンタ２０６に入力する。
【０１１６】
（ステップ２６０３）コントロール回路２１１は、マルチプレクサ９０４、９０５への制御信号ＵＤＩＤを‘０’にセットする。
【０１１７】
（ステップ２６０４）コントロール回路２１１は、行アドレスが０でないと判定したあと、行デコーダ９０３への制御信号ＲＩＤを‘１’にセットする。このとき、再消去禁止領域のワード線選択回路は行アドレス０のワード線に電源電圧Vccを印加する。また、データ線電圧制御回路９０６は、コントロール回路２１１からの制御信号により、データ線に所定の正電圧を印加して識別番号領域および反転データ領域のデータを反転／照合回路９０７内のラッチへ読み出す。この間、出力信号Ｒ／Ｂは‘０’を出力し、チップがビジー状態であることを示す。
【０１１８】
反転／照合回路９０７内では、ラッチに読み出された識別番号および反転データが反転関係にあるかどうかを判定する。
【０１１９】
一般にフラッシュメモリでは、書き込みコマンドでは、単方向にしかデータの書き込みができない。例えば、ＡＮＤ型フラッシュメモリでは、書き込み状態でメモリセルが記憶する値が‘０’で、消去状態では‘１’である。このとき、書き込みコマンドによる記憶データの変化は‘１’から‘０’の単方向にしか起こらない。つまり、メモリセル記憶する情報が‘０’であるとき、書き込みコマンドにより‘１’にすることはできない。この性質を利用して、すでに格納されている通常データとその反転データに対して上書きを行った場合、図２７のように上書き後の２つのデータは反転関係でなくなる。よって、２つのデータが反転関係にあるかどうかを調べることで、識別番号が上書きされているかどうかを知ることができる。判定の結果、２つのデータが反転関係にある場合はゲート回路９０８のＭＯＳトランジスタ群がＯＮになる。反転関係にない場合はＭＯＳトランジスタ群がＯＦＦになる。
【０１２０】
（ステップ２６０５）コントローラ回路２１１は、行デコーダ９０３への制御信号ＲＩＤを‘０’に、マルチプレクサ９０４、９０５への制御信号ＵＤＩＤを‘１’にセットする。また、出力信号Ｒ／Ｂをハイインピーダンスに戻し、チップがレディー状態であることを示す。
【０１２１】
（ステップ２６０６）チップ外部よりユーザデータおよび管理情報を１バイトずつ入力する。このとき、入力可能な最大バイト数は５２７バイトである。入力したユーザデータはラッチ回路２０５に記憶される。
【０１２２】
（ステップ２６０７）チップ外部から書き込み開始コマンドを入力する。コントローラ回路２１１は、内部電源発生回路２１３およびデータ線電圧制御回路９０６に、書き込みを行うための制御信号を出力する。このとき、行デコーダ９０３内の消去可能領域のワード線選択回路は、選択したワード線に負電圧Vnnを印加する。また、データ線電圧制御回路９０６はデータ線に電圧を印加しない。
【０１２３】
（ステップ２６０８）識別番号が上書きされていない、すなわち、ゲート回路９０８内のＭＯＳトランジスタ群がＯＮになっていれば、データ線にはラッチ回路２０５内部のラッチが記憶する値に応じた電圧が印加され、ユーザデータを書き込める。このとき、出力信号Ｒ／Ｂは‘０’である。また、／ＯＥをアサートするとステータスレジスタ２１２の内容を読み出すことができる。このとき、図２４のビット０（Ｒ＿Ｂ）は‘０’、ビット５（ＴＭＰ）は‘０’である。
【０１２４】
（ステップ２６０９）書き込みが終了すると、出力信号Ｒ／Ｂがハイインピーダンス、すなわちレディー状態に戻る。この後、／ＯＥをアサートしてステータスレジスタ２１２を読み出すと、図２４のビット０（Ｒ＿Ｂ）は‘１’、ビット５（ＴＭＰ）は‘０’である。
【０１２５】
（ステップ２６１０）一方識別番号が上書きされている、すなわち、ゲート回路９０８内のＭＯＳトランジスタ群がＯＦＦになっていれば、ユーザデータ領域にデータを書き込むことはできない。このとき、出力信号Ｒ／Ｂはハイインピーダンスである。また、／ＯＥをアサートするとステータスレジスタ２１２の内容を読み出すことができる。このとき、図２４のビット０（Ｒ＿Ｂ）は‘１’、ビット５（ＴＭＰ）は‘１’である。
【０１２６】
図２９に識別番号が改ざんされていない場合のユーザデータの書き込みタイミングチャートを示す。また、図３０に識別番号が改ざんされている場合のユーザデータの書き込みタイミングチャートを示す。
【０１２７】
本実施例では識別番号の上書きを防止することはできないが、識別番号が改ざんされたことを検出できる。さらに識別番号が改ざんされていた場合、ユーザデータにアクセスできなくなるといった応用が可能となり、ユーザデータにセキュリティ機能を持たせることができる。
【０１２８】
また本実施例と同様な効果は、図３１に示すようなフラッシュメモリチップ群３１１とカードコントローラチップ３１２で構成されるフラッシュメモリカード３１０でも得ることができる。つまり、反転データを生成する手段や、通常データと反転データが反転の関係にあるかどうかを照合する手段を、カードコントローラチップ３１２の中に内蔵していてもよい。また、カードコントローラチップ３１２内のカードステータスレジスタ３１３を利用して、再消去エラーや上書きエラーを表示させることもできる。これにより、カードステータスレジスタ３１３の内容をノート型ＰＣなどのホスト機器から読み出すことができる。このとき、フラッシュメモリチップ群３１１は従来のフラッシュメモリチップで構成してよい。
【図面の簡単な説明】
【０１２９】
【図１】本発明の第二の実施例における、セルアレイとその周辺の詳細を示す図である。
【図２】本発明の第一から第三の実施例における、ＡＮＤ型フラッシュメモリのブロック構成を示す図である。
【図３】ＡＮＤ型フラッシュメモリのセルアレイの構造を示す図である。
【図４】本発明の第二の実施例における、セルアレイ群の構成を示す図である。
【図５】本発明の第二の実施例における、再消去禁止領域のワード線選択回路を示す図である。
【図６】本発明の第二の実施例における、消去可能領域のワード線選択回路における１本のワード線に対応する選択回路を示す図である。
【図７】本発明の第一から第三の実施例における、ステータスレジスタのビット構成を示す図である。
【図８】本発明の第二の実施例における、消去動作の手順を示す図である。
【図９】本発明の第二の実施例における、消去可能領域への消去のタイミングチャートを示す図である。
【図１０】本発明の第二の実施例における、再消去禁止領域への最初の消去タイミングチャートを示す図である。
【図１１】本発明の第二の実施例における、再消去禁止領域への２回目以降の消去タイミングチャートを示す図である。
【図１２】本発明の第三の実施例における、セルアレイとその周辺の詳細を示す図である。
【図１３】本発明の第三の実施例における、セルアレイ群の構成を示す図である。
【図１４】本発明の第三の実施例における、再消去禁止領域のワード線選択回路を示す図である。
【図１５】本発明の第三の実施例における、ステータスレジスタのビット構成を示す図である。
【図１６】本発明の第三の実施例における、書き込み動作の手順を示す図である。
【図１７】本発明の第三の実施例における、消去・書き込み可能領域への書き込みのタイミングチャートを示す図である。
【図１８】本発明の第三の実施例における、再消去・再書き込み不可領域への最初の書き込みタイミングチャートを示す図である。
【図１９】本発明の第三の実施例における、再消去・再書き込み不可領域への２回目以降の書き込みタイミングチャートを示す図である。
【図２０】本発明の第四の実施例における、ＡＮＤ型フラッシュメモリのブロック構成を示す図である。
【図２１】本発明の第四の実施例における、セルアレイ群の構成を示す図である。
【図２２】本発明の第四の実施例における、再消去禁止領域のワード線選択回路を示す図である。
【図２３】本発明の第四の実施例における、反転／照合回路、マルチプレクサ等の詳細を示す図である。
【図２４】本発明の第四の実施例における、ステータスレジスタのビット構成を示す図である。
【図２５】本発明の第四の実施例における、識別番号の書き込み手順を示す図である。
【図２６】本発明の第四の実施例における、ユーザデータの書き込み手順を示す図である。
【図２７】本発明の第四の実施例における、識別番号およびその反転データに対する上書きを示す図である。
【図２８】本発明の第四の実施例における、識別番号の書き込みタイミングチャートを示す図である。
【図２９】本発明の第四の実施例における、識別番号が改ざんされていない場合のユーザデータの書き込みタイミングチャートを示す図である。
【図３０】本発明の第四の実施例における、識別番号が改ざんされている場合のユーザデータの書き込みタイミングチャートを示す図である。
【図３１】本発明の第四の実施例における、フラッシュメモリカードの内部構成を示す図である。
【図３２】本発明の第一の実施例における、セルアレイ群の構成を示す図である。
【図３３】本発明の第一の実施例における、セルアレイとその周辺の詳細を示す図である。
【図３４】本発明の第一の実施例における、消去禁止領域のワード線選択回路を示す図である。
【図３５】本発明の第一の実施例における、消去可能領域のワード線選択回路における１本のワード線に対応する選択回路を示す図である。
【図３６】本発明の第二の実施例における、フラッシュメモリカードの内部構成を示す図である。
【符号の説明】
【０１３０】
２０１  ＡＮＤ型フラッシュメモリチップ
２０２  セルアレイ群
２０３  行デコーダ
２１１  コントロール回路
２１２  ステータスレジスタ
９０７  反転／照合回路
【図１】
2008171565.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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