(57)【要約】【課題】面積が増加することを抑制しつつ、ビット線長が短い場合であっても、メモリセルにデータを書き込むために必要な時間を確保することができる半導体記憶装置を提供する。【解決手段】メモリセル４０に接続されるビット線ＢＬ、ＮＢＬと等価な負荷を有するレプリカビット線ＴＢＬ及びレプリカワード線ＴＷＬが接続されたレプリカセル７１の読み出し動作によって、メモリセル４０からデータを読み出すために要するデータ読み出し時間を決定する半導体記憶装置１０において、レプリカワード線ＴＷＬを駆動する駆動信号Φ１応じて生成されたレプリカワード線活性化信号Ｓ１が入力される論理ゲートが多段接続されており、レプリカワード線活性化信号Ｓ１に基づいて、メモリセル４０にデータを書き込むために要するデータ書き込み時間を決定する書き込み制御信号ΦＷを生成する書き込み制御信号生成部８０、９０を備える。【選択図】図１
2008226404.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに接続されるビット線と等価な負荷を有するレプリカビット線及びレプリカワード線が接続されたレプリカセルの読み出し動作によって、前記メモリセルからデータを読み出すために要するデータ読み出し時間を決定する半導体記憶装置において、
前記レプリカワード線を駆動する駆動信号に応じて生成されたレプリカワード線活性化信号が入力される論理ゲートが多段接続されており、前記レプリカワード活性化信号に基づいて、前記メモリセルにデータを書き込むために要するデータ書き込み時間を決定する書き込み制御信号を生成する書き込み制御信号生成部を備えることを特徴とする半導体記憶装置。
【請求項２】
前記書き込み制御信号生成部は、第１入力端子に、前記レプリカワード線活性化信号が入力されると共に、第２入力端子に、前記レプリカワード線活性化信号に応じて生成されて該レプリカワード線活性化信号と同一の極性を有する第１論理調整信号が入力されるＮＡＮＤ回路を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＮＡＮＤ回路が多段接続されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記多段接続されたＮＡＮＤ回路の内の一のＮＡＮＤ回路の出力は、第１インバータ回路を介し、前記一のＮＡＮＤ回路とは異なる他のＮＡＮＤ回路の第２入力端子に接続されていることを特徴とする請求項２又は請求項３に記載の半導体記憶装置。
【請求項５】
前記書き込み制御信号生成部は、
ゲートに電源電圧が接続されたＮＭＯＳトランジスタと、該ＮＭＯＳトランジスタのソースに接続されて、前記レプリカワード線活性化信号に応じて生成されて該レプリカワード線活性化信号と同一の極性を有する第２論理調整信号が入力される第２インバータ回路と、を有する信号生成ユニットを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記信号生成ユニットが、多段接続されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記多段接続された信号生成ユニットの内の一の信号生成ユニットが備える前記ＮＭＯＳトランジスタのドレインと、該一の信号生成ユニットとは異なる他の信号生成ユニットが備える前記第２インバータ回路との間には、第３インバータ回路が接続され、該第３インバータ回路の入力には、ソースが電源電圧に接続されると共に前記レプリカワード線活性化信号によってゲートが駆動されるＰＭＯＳトランジスタが接続されていることを特徴とする請求項５又は請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。
【０００２】
例えば、ＳＲＡＭ（スタティックランダムアクセスメモリ）等を備えた半導体記憶装置においては、メモリセルからの読み出しデータを増幅するセンスアンプのタイミング信号を生成したり、メモリセルにデータを書き込みライトアンプのタイミング信号を生成することが行われている。
【０００３】
上記の半導体記憶装置では、メモリセルからデータを読み出す際には、ビット線長が長くなるにつれて、ビット線を通じて、メモリセルからデータを読み出すために要する時間が長くなる。
【０００４】
これに対し、メモリセルにデータを書き込む際には、メモリセルにデータを書き込むために要する時間が、ビット線に書き込みデータを印加した後に、メモリセルにデータの書き込みが終了するまでに必要な時間によって定められる。
【０００５】
上記の半導体記憶装置では、ビット線長に応じて、メモリセルからデータを読み出すために要する時間が変化するため、ビット線長が比較的短い場合には、メモリセルにデータを書き込む時間を、メモリセルからデータを読み出す時間と同等に設定すると、設定された書き込み時間が、メモリセルにデータを書き込むために十分な時間に設定することができなくなるおそれがある。したがって、メモリセルからデータを読み出すことや、メモリセルにデータを書き込むことを最適に行うためには、データ読み出し時間やデータ書き込み時間を、それぞれ別個に設定する必要がある。
【０００６】
特許文献１には、メモリセルアレイ中のビット線と同じ配線幅、配線間隔の配線で構成され、読み出しタイミング信号を生成するための第１レプリカビット線と、前記ビット線と同じ配線幅、配線間隔の配線で構成され、書き込みタイミング信号を生成するための第２レプリカビット線とを備えた半導体記憶装置が開示されている。
【０００７】
特許文献１の半導体記憶装置では、第１レプリカビット線及び第２レプリカビット線によって、読み出しタイミング信号及び書き込みタイミング信号をそれぞれ生成し、リード、ライトのシリアル動作タイミングを制御して、高速でリード、ライトのシリアル動作を行うことを可能にしている。
【特許文献１】特開２００６−４４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示された半導体記憶装置においては、データ書き込み時間を設定するために、読み出しタイミング信号を生成する第１レプリカビット線に加えて、書き込みタイミング信号を生成する第２レプリカビット線を備えなければならない。このため、特許文献１の半導体記憶装置においては、第１レプリカビット線を配置する空間に加えて、第２レプリカビット線を配置する空間を確保しなければならず、半導体記憶装置の面積が増加してしまうという不都合があった。
【０００９】
この発明は、このような状況に鑑み提案されたものであって、面積が増加することを抑制しつつ、ビット線長が短い場合であっても、メモリセルにデータを書き込むために必要な時間を確保することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１の発明に係る半導体記憶装置は、メモリセルに接続されるビット線と等価な負荷を有するレプリカビット線及びレプリカワード線が接続されたレプリカセルの読み出し動作によって、前記メモリセルからデータを読み出すために要するデータ読み出し時間を決定する半導体記憶装置において、前記レプリカワード線を駆動する駆動信号に応じて生成されたレプリカワード線活性化信号が入力される論理ゲートが多段接続されており、前記レプリカワード活性化信号に基づいて、前記メモリセルにデータを書き込むために要するデータ書き込み時間を決定する書き込み制御信号を生成する書き込み制御信号生成部を備えることを特徴とする。
【００１１】
請求項１の発明に係る半導体記憶装置によれば、書き込み制御信号生成部が、レプリカワード線を駆動する駆動信号に応じて生成されたレプリカワード線活性化信号が入力される多段接続された論理ゲートを備え、レプリカワード線活性化信号に基づいて、メモリセルにデータを書き込むために要するデータ書き込み時間を決定する書き込み制御信号を生成する。そこで、請求項１の発明に係る半導体記憶装置によれば、書き込み制御信号を生成するために、書き込み用のレプリカセルや該書き込み用のレプリカセルに接続されるレプリカビット線を備える必要がない。したがって、請求項１の発明に係る半導体記憶装置によれば、書き込み用のレプリカセルや該書き込み用のレプリカセルに接続されるレプリカビット線を配置するための面積を確保する必要がなく、半導体記憶装置の面積が増加することを抑えることができる。
また、請求項１の発明に係る半導体記憶装置によれば、書き込み制御信号生成部が生成する書き込み制御信号によって、データ書き込み時間を決定すると、メモリセルからデータを読み出すために要するデータ読み出し時間に比べて、データ書き込み時間を長くすることができる。そこで、請求項１の発明に係る半導体記憶装置によれば、データ書き込み時間を長くして、メモリセルにデータを書き込むために要する時間を確保することができ、ビット線の長さに影響されず、メモリにデータを書き込むことができる。
【発明の効果】
【００１２】
本発明の半導体記憶装置によれば、書き込み制御信号生成部が、レプリカワード線を駆動する駆動信号に応じて生成されたレプリカワード線活性化信号が入力される多段接続された論理ゲートを備え、レプリカワード線活性化信号に基づいて、メモリセルにデータを書き込むために要するデータ書き込み時間を決定する書き込み制御信号を生成する。そこで、本発明の半導体記憶装置によれば、書き込み制御信号を生成するために、書き込み用のレプリカセルや該書き込み用のレプリカセルに接続されるレプリカビット線を備える必要がない。したがって、本発明の半導体記憶装置によれば、書き込み用のレプリカセルや該書き込み用のレプリカセルに接続されたレプリカビット線を配置するための面積を確保する必要がなく、半導体記憶装置の面積が増加することを抑えることができる。
また、本発明の半導体記憶装置によれば、書き込み制御信号生成部が生成する書き込み制御信号によって、データ書き込み時間を決定すると、メモリセルからデータを読み出すために要するデータ読み出し時間に比べて、データ書き込み時間を長くすることができる。そこで、本発明の半導体記憶装置によれば、データ書き込み時間を長くして、メモリセルにデータを書き込むために要する時間を確保することができ、ビット線の長さに影響されず、メモリにデータを書き込むことができる。
【発明を実施するための最良の形態】
【００１３】
＜実施形態１＞
本発明の実施形態１を、図１及び図２を参照しつつ説明する。ここでは、本発明の半導体記憶装置を、ＳＲＡＭを備えたメモリ回路を例に挙げて説明する。図１は、メモリ回路１０の回路構成図である。メモリ回路１０は、メモリ制御回路２０と、ワード線ドライバ３０と、ＳＲＡＭメモリセル４０と、センスアンプ５０と、ライトアンプ６０と、レプリカ回路７０と、書き込み制御信号生成回路８０と、信号選択回路９０と、第１ディレイ調整回路１００とを備えている。
【００１４】
メモリ制御回路２０は、第１ディレイ回路２１と、第２ディレイ回路２２と、インバータ２３と、Ｎ型トランジスタＭ１〜Ｍ３と、ラッチ回路２４とを備えている。
【００１５】
第１ディレイ回路２１の出力端子は、Ｎ型トランジスタＭ２のゲート及び第２ディレイ回路２２の入力端子に接続されている。第２ディレイ回路２２の出力端子は、インバータ２３の入力に接続されている。インバータ２３の出力は、Ｎ型トランジスタＭ３のゲートに接続されている。
【００１６】
Ｎ型トランジスタＭ１のソースとＮ型トランジスタＭ２のドレインとの接続点は、ラッチ回路２４の入力端子に接続されている。
【００１７】
ワード線ドライバ３０は、第１デコーダ回路３１と、第２デコーダ回路３２とを備えている。第１デコーダ回路３１の第２入力端子は、ラッチ回路２４の出力端子に接続されている。第２デコーダ回路３２の第１入力端子は、電源電圧ＶＤＤに接続されている。第２デコーダ回路３２の第２入力端子は、ラッチ回路２４の出力端子に接続されている。
【００１８】
ＳＲＡＭメモリセル４０は、ワード線ＷＬを通じて、第１デコーダ回路３１の出力端子に接続されている。センスアンプ５０は、ビット線ＢＬ、ＮＢＬを通じて、各ＳＲＡＭメモリセル４０に接続されている。
【００１９】
ライトアンプ６０は、ビット線ＢＬ、ＮＢＬを通じて、各ＳＲＡＭメモリセル４０に接続されている。
【００２０】
レプリカ回路７０は、レプリカセル７１を備えている。それぞれのレプリカセル７１を構成するＮ型トランジスタのサイズは、ＳＲＡＭメモリセル４０を構成するＮ型トランジスタのサイズと同一である。それぞれのレプリカセル７１は、レプリカワード線ＴＷＬを通じて、第２デコーダ回路３２の出力端子に接続されている。
【００２１】
それぞれのレプリカセル７１は、レプリカビット線ＴＢＬに接続されている。レプリカビット線ＴＢＬには、ダミーセル７５が接続されている。レプリカワード線ＴＷＬは、Ｐ型トランジスタＭ４のゲートに接続されている。レプリカビット線ＴＢＬは、Ｐ型トランジスタＭ４のドレインに接続されている。Ｐ型トランジスタＭ４のソースは、電源電圧ＶＤＤに接続されている。
【００２２】
書き込み制御信号生成回路８０は、図２に図示するように、第１信号生成ユニット８１Ａ〜８１Ｎと、インバータ８２と、ＮＡＮＤゲート回路８３とを備えている。第１信号生成ユニット８１Ａ〜８１Ｎ、インバータ８２及びＮＡＮＤゲート回路８３は、それぞれ本発明の論理ゲートに相当する。
【００２３】
各第１信号生成ユニット８１Ａ〜８１Ｎは、ＮＡＮＤゲート回路ＮＡＮＤと、インバータＩＮＶ１とを備えている。各ＮＡＮＤゲート回路ＮＡＮＤの第１入力端子は、各第１信号生成ユニット８１Ａ〜８１Ｎの第１入力端子に接続されている。各ＮＡＮＤゲート回路ＮＡＮＤの第２入力端子は、各第１信号生成ユニット８１Ａ〜８１Ｎの第２入力端子に接続されている。各ＮＡＮＤゲート回路ＮＡＮＤの出力端子は、インバータＩＮＶ１の入力に接続されている。インバータＩＮＶ１の出力は、各第１信号生成ユニット８１Ａ〜８１Ｎの出力端子に接続されている。
【００２４】
各第１信号生成ユニット８１Ａ〜８１Ｎの第１入力端子及びＮＡＮＤゲート回路８３の第１入力端子には、レプリカワード線ＴＷＬが接続されている。レプリカワード線ＴＷＬは、インバータ回路８２Ａ及びインバータ回路８２Ｂを介し、多段接続された第１信号生成ユニット８１Ａ〜８１Ｎの内の初段の第１信号生成ユニット８１Ａの第２入力端子に接続されている。各第１信号生成ユニット８１Ａ〜８１Ｍの出力端子は、次段の第１信号生成ユニット８１Ｂ〜８１Ｎの第２入力端子にそれぞれ接続されている。最終段の第１信号生成ユニット８１Ｎの出力端子は、ＮＡＮＤゲート回路８３の第２入力端子に接続されている。ＮＡＮＤゲート回路８３の出力端子は、書き込み制御信号生成回路８０の出力端子に接続されている。
【００２５】
信号選択回路９０は、第１ＮＡＮＤゲート回路９１と、第２ＮＡＮＤゲート回路９２とを備えている。第１ＮＡＮＤゲート回路９１の第１入力端子は、信号選択回路９０の第１入力端子を介し、書き込み制御信号生成回路８０の出力端子に接続されている。第２ＮＡＮＤゲート回路９２の第１入力端子は、第１ＮＡＮＤゲート回路９１の出力端子に接続されている。第２ＮＡＮＤゲート回路９２の第２入力端子は、信号選択回路９０の第２入力端子及びインバータ９３を介し、レプリカビット線ＴＢＬに接続されている。第２ＮＡＮＤゲート回路９２の出力端子は、信号選択回路９０の出力端子に接続されている。
【００２６】
第１ディレイ調整回路１００は、奇数のインバータが多段接続されて構成されている。第１ディレイ調整回路１００の入力端子は、信号選択回路９０の出力端子に接続されている。第１ディレイ調整回路１００の出力端子は、前記メモリ制御回路２０が備えるＮ型トランジスタＭ１のゲートに接続されている。
【００２７】
図３は、本実施形態のメモリ回路１０の動作を示すタイミングチャートである。メモリ回路１０では、ＳＲＡＭメモリセル４０からデータを読み出すデータ読み出し動作の際には、次のように動作する。図３に図示するように、図示しない発振回路によって、メモリ制御回路２０の第１ディレイ回路２１に、クロック信号ＣＫが入力される。第１ディレイ回路２１は、ハイレベルのクロック信号ＣＫが入力されると、Ｎ型トランジスタＭ２のゲート及び第２ディレイ回路２２に、ハイレベルの信号を出力する。第２ディレイ回路２２に入力されたハイレベルの信号は、インバータ２３によって反転し、ローレベルの信号となる。このローレベルの信号は、Ｎ型トランジスタＭ３のゲートに入力される。
【００２８】
このとき、メモリ制御回路２０のＮ型トランジスタＭ１のゲートには、ローレベルのディレイ調整信号ＲＣＬＫが入力されている。これによって、Ｎ型トランジスタＭ１はオフ状態になる。Ｎ型トランジスタＭ２は、ゲートにハイレベルの信号が入力されることにより、オン状態になる。Ｎ型トランジスタＭ３は、ゲートにローレベルの信号が入力されることにより、オフ状態になる。
【００２９】
ラッチ回路２４には、ローレベルの信号が入力される。ラッチ回路２４に入力される信号がローレベルの状態を継続すると、ラッチ回路２４は、ハイレベルの信号を保持する。そこで、図示するように、ラッチ回路２４の出力信号Φ１は、ハイレベルの状態を継続する。
【００３０】
ハイレベルの出力信号Φ１は、図１に図示するように、ワードドライバ３０の第１デコーダ回路３１及び第２デコーダ回路３２に入力される。第２デコーダ回路３２は、出力信号Φ１を遅延させたハイレベルのレプリカワード線駆動信号Ｓ１を、レプリカワード線ＴＷＬに出力する。ハイレベルのレプリカワード線駆動信号Ｓ１によって、レプリカワード線ＴＷＬは活性化する。
【００３１】
第１デコーダ回路３１は、信号入力端子に、アドレス信号ＡＤＤが入力されると、ハイレベルのワード線駆動信号Ｓ５を、ワード線ＷＬに出力する。ハイレベルのワード線駆動信号Ｓ５によって、ワード線ＷＬは活性化される。これによって、図３に図示するように、ワード線ＷＬの電圧Ｖ２が上昇する。
【００３２】
ワード線ＷＬが活性化した後に、メモリ制御回路２０によって、センスアンプ５０に、センスアンプ５０の駆動信号が入力される。これによって、センスアンプ５０が活性化し、ビット線ＢＬ、ＮＢＬに出力されたデータを増幅し、図３中の時刻ｔ１からデータ読み出し時間Ｔ１が開始する。増幅されたデータは、図示しないメモリ回路１０の出力端子から出力される。
【００３３】
ハイレベルのレプリカワード線駆動信号Ｓ１が、レプリカワード線ＴＷＬに接続されたＰ型トランジスタＭ４のゲートに入力されると、Ｐ型トランジスタＭ４がオフ状態になる。これにより、図３に図示するように、オフ状態のＰ型トランジスタＭ４のドレインに接続されたレプリカビット線ＴＢＬの電圧Ｖ１は、時間の経過と共に低下する。
【００３４】
レプリカビット線ＴＢＬの電圧Ｖ１が低下することにより、該レプリカビット線ＴＢＬに接続されたインバータ９３は、信号選択回路９０の入力端子を通じて、第２ＮＡＮＤゲート回路９２の第２入力端子に、ハイレベルの反転信号ΦＲを出力する。
【００３５】
データの読み出し動作の際には、信号選択回路９０が備える第２ＮＡＮＤゲート回路９２の第１入力端子には、ハイレベルの出力信号ΦＷが入力されている。第２ＮＡＮＤゲート回路９２は、信号選択回路９０の出力端子を通じ、第１ディレイ調整回路１００に、ローレベルの選択信号ΦＴを出力する。
【００３６】
第１ディレイ調整回路１００は、選択信号ΦＴを遅延させ、メモリ制御回路２０のＮ型トランジスタＭ１のゲートに、ハイレベルのディレイ調整信号ＲＣＬＫを出力する。
【００３７】
ハイレベルのディレイ調整信号ＲＣＬＫが、前記Ｎ型トランジスタＭ１のゲートに入力されると共に、ローレベルのクロック信号ＣＫが、第１ディレイ回路２１に入力されると、Ｎ型トランジスタＭ１がオン状態になると共に、Ｎ型トランジスタＭ２がオフ状態になり、Ｎ型トランジスタＭ３がオン状態になる。
【００３８】
ラッチ回路２４には、ハイレベルの信号が入力される。これにより、ラッチ回路２４は、ローレベルの信号を保持する。そこで、図３に図示するように、ラッチ回路２４の出力信号Φ１が、ハイレベルからローレベルに反転する。
【００３９】
ローレベルの出力信号Φ１は、ワードドライバ３０の第１デコーダ回路３１及び第２デコーダ回路３２に入力される。第２デコーダ回路３２は、出力信号Φ１を遅延させたローレベルのレプリカワード線駆動信号Ｓ１を、レプリカワード線ＴＷＬに出力する。ローレベルのレプリカワード線駆動信号Ｓ１によって、レプリカワード線ＴＷＬは非活性化する。
【００４０】
第１デコーダ回路３１は、信号入力端子に、アドレス信号ＡＤＤが入力されなくなると、ローレベルのワード線駆動信号Ｓ５を、ワード線ＷＬに出力する。ローレベルのワード線駆動信号Ｓ５によって、ワード線ＷＬは非活性化される。これによって、ワード線ＷＬの電圧Ｖ２が降下する。センスアンプ５０に入力される駆動信号によって定められた時間が経過することにより、図３中の時刻ｔ２において、データ読み出し時間Ｔ１が終了する。
【００４１】
一方、メモリ回路１０では、ＳＲＡＭメモリセル４０にデータを書き込むデータ書き込み動作の際には、次のように動作する。データの書き込み動作の際には、上述したデータの読み出し動作の際と同様に、図示しない発振回路によって、メモリ回路２０の第１ディレイ回路２１に、ハイレベルのクロック信号ＣＫが入力される。その後、データ読み出し動作と同様に、ラッチ回路２４は、第１デコーダ回路３１及び第２デコーダ回路３２に、ハイレベルの出力信号Φ１を出力する。出力信号Φ１は、本発明の駆動信号に相当する。
【００４２】
続いて、上述したデータの読み出し動作と同様に、第２デコーダ回路３２は、ハイレベルのレプリカワード線駆動信号Ｓ１を、レプリカワード線ＴＷＬに出力する。これにより、レプリカワード線ＴＷＬが活性化する。レプリカワード線駆動信号Ｓ１は、本発明のレプリカワード線活性化信号に相当する。
【００４３】
第１デコーダ回路３１は、信号入力端子に、選択するワード線ＷＬに対応したアドレス信号ＡＤＤが入力されると、ハイレベルのワード駆動信号Ｓ５を、ワード線ＷＬに出力する。これにより、ワード線ＷＬは活性化され、図３に図示するように、ワード線ＷＬの電圧Ｖ２が上昇する。
【００４４】
ワード線ＷＬが活性化した後に、メモリ制御回路２０によって、ライトアンプ６０に、ライトアンプ６０の駆動信号が入力される。ライトアンプ６０は、ビット線ＢＬ、ＮＢＬに、書き込みデータを印加する。図中の時刻ｔ３からデータ書き込み時間Ｔ２が開始し、書き込みデータは、選択されたワード線ＷＬに接続されたＳＲＡＭメモリセル４０に書き込まれる。
【００４５】
データの書き込み動作においては、上述したデータの読み出し動作に比べて、ディレイ調整信号ＲＣＬＫをローレベルからハイレベルに反転する時間を遅らせることにより、データ書き込み時間Ｔ２をデータ読み出し時間Ｔ１よりも長くしている。本実施形態では、書き込み制御信号生成回路８０及び信号選択回路９０を用い、以下に説明する動作によって、上述したデータ読み出し動作に比べて、ディレイ調整信号ＲＣＬＫをローレベルからハイレベルに反転する時間を遅らせている。本実施形態では、書き込み制御信号生成回路８０及び信号選択回路９０が、本発明の書き込み制御信号生成部に相当する。
【００４６】
信号選択回路９０が備える第１ＮＡＮＤゲート回路９１の第１入力端子には、前記レプリカワード線駆動信号Ｓ１を遅延させたローレベルの反転遅延信号Ｓ２が入力される。反転遅延信号Ｓ２は、次のようにして生成される。
【００４７】
図２に図示するように、ハイレベルのレプリカワード線駆動信号Ｓ１は、インバータ８２Ａ、８２Ｂを通じ、ハイレベルが維持されて、第１信号生成ユニット８１Ａが備えるＮＡＮＤゲート回路ＮＡＮＤの第２入力端子に入力される。一方、前記ＮＡＮＤゲート回路ＮＡＮＤの第１入力端子には、ハイレベルのレプリカワード線駆動信号Ｓ１が入力される。
【００４８】
第１信号生成ユニット８１ＡのＮＡＮＤゲート回路は、インバータＩＮＶ１に、ローレベルの信号を出力する。インバータＩＮＶ１は、第１信号生成ユニット８１Ａの出力端子を通じて、第１信号生成ユニット８１Ｂの第２入力端子に、ハイレベルの信号Ｓ１Ａを出力する。ハイレベルの信号Ｓ１Ａは、本発明の第１論理調整信号に相当する。インバータＩＮＶ１は、本発明の第１インバータ回路に相当する。
【００４９】
第１信号生成ユニット８１Ｂは、第１信号生成ユニット８１Ａと同様に、第１信号生成ユニット８１Ｂの出力端子を通じ、第１信号生成ユニット８１Ｃの第２入力端子に、ハイレベルの信号Ｓ１Ｂを出力する。ハイレベルの信号Ｓ１Ｂは、本発明の第１論理調整信号に相当する。
【００５０】
その後、各第１信号生成ユニット８１Ｃ〜８１Ｎは、第１信号生成ユニット８１Ａ、８１Ｂと同様に動作する。そして、ＮＡＮＤゲート回路８３の第２入力端子には、ハイレベルの信号Ｓ１Ｎが入力される。ハイレベルの信号Ｓ１Ｎは、本発明の第１論理調整信号に相当する。
【００５１】
ＮＡＮＤゲート回路８３の第１入力端子に、ハイレベルのレプリカワード線駆動信号Ｓ１が入力されると共に、ＮＡＮＤゲート回路８３の第２入力端子に、ハイレベルの信号Ｓ１Ｎが入力されると、ＮＡＮＤゲート回路８３は、書き込み制御信号生成回路８０の出力端子を通じて、前記第１ＮＡＮＤゲート回路９１の第１入力端子に、ローレベルの反転遅延信号Ｓ２を出力する。
【００５２】
データの書き込み動作の際には、第１ＮＡＮＤゲート回路９１の第２入力端子に、図３に図示するように、ハイレベルのライトイネーブル信号ＷＥが入力されている。これにより、図示するように、第２ＮＡＮＤゲート回路９２の第２入力端子に入力されるハイレベルの出力信号ΦＲに遅れて、第１ＮＡＮＤゲート回路９１は、第２ＮＡＮＤゲート回路９２の第１入力端子に、ハイレベルの出力信号ΦＷを出力する。出力信号ΦＷは、本発明の書き込み制御信号に相当する。
【００５３】
第２ＮＡＮＤゲート回路９２の第１入力端子に、ハイレベルの出力信号ΦＷが入力されると共に、第２ＮＡＮＤゲート回路９２の第２入力端子に、ハイレベルの出力信号ΦＲが入力されると、第２ＮＡＮＤゲート回路９２は、信号選択回路９０の出力端子を通じ、第１ディレイ調整回路１００に、ローレベルの選択信号ΦＴを出力する。
【００５４】
上述したデータの読み出し動作と同様に、第１ディレイ調整回路１００は、メモリ制御回路２０のＮ型トランジスタＭ１のゲートに、ハイレベルのディレイ調整信号ＲＣＬＫを出力する。
【００５５】
ハイレベルのディレイ調整信号ＲＣＬＫが、前記Ｎ型チャンネルトランジスタＭ１のゲートに入力されると共に、ローレベルのクロック信号ＣＫが、第１ディレイ回路２１に入力されると、上述したデータの読み出し動作と同様に、ラッチ回路２４に、ハイレベルの信号が入力される。これにより、図３に図示するように、ラッチ回路２４の出力信号Φ１は、ハイレベルからローレベルに反転する。
【００５６】
その後、上述したデータの読み出し動作と同様に、第２デコーダ回路３２は、ローレベルのレプリカワード線駆動信号Ｓ１を、レプリカワード線ＴＷＬに出力する。これによって、レプリカワード線ＴＷＬは非活性化する。
【００５７】
第１デコーダ回路３１は、信号入力端子に入力されるラッチ回路２４の出力信号Φ１が、ハイレベルからローレベルになると、ローレベルのワード線駆動信号Ｓ５を、ワード線ＷＬに出力する。ローレベルのワード線駆動信号Ｓ５によって、ワード線ＷＬは非活性化される。これによって、ワード線ＷＬの電圧Ｖ２が降下する。このとき、ライトアンプ６０に入力される駆動信号によって定められた時間が経過することにより、図３中の時刻ｔ４において、ライトアンプ６０がオフ状態になり、データ書き込み時間Ｔ２が終了する。
【００５８】
本実施形態のメモリ回路１０では、書き込み制御信号生成回路８０によって、レプリカワード線駆動信号Ｓ１を遅延させた反転遅延信号Ｓ２が生成される。その後、信号選択回路９０によって、反転遅延信号Ｓ２とライトイネーブル信号ＷＥとの反転論理積結果であってデータ書き込み時間Ｔ２の決定に用いる出力信号ΦＷの位相を、データ読み出し時間Ｔ１の決定に用いる出力信号ΦＲの位相よりも遅らせている。
【００５９】
メモリ回路１０では、位相を遅らせた出力信号ΦＷがローレベルからハイレベルに切り替わるタイミングに応じて、データ書き込み時間Ｔ２を終了させている。そこで、図４に図示するように、ビット線ＢＬ、ＮＢＬの長さが短い領域（例えば、ビット線長Ｌ１）では、メモリ回路１０が、出力信号ΦＷよりも位相が進んだ出力信号ΦＲが、ローレベルからハイレベルに切り替わるタイミングに応じて、データ読み出し動作の終了時間が定められるデータ読み出し時間Ｔ１の設定時間に比べて、データ書き込み時間Ｔ２の設定時間を長くしている。したがって、メモリ回路１０では、ビット線ＢＬ、ＮＢＬの長さが短い領域（例えば、ビット線長Ｌ１）においては、データ読み出し時間Ｔ１の設定時間に比べて、データ書き込み時間Ｔ２の設定時間を長くすることにより、ＳＲＡＭメモリセル４０にデータを書き込むために十分な時間を設定することができる。なお、図１に図示したライトアンプ６０の駆動能力は十分に大きいため、図４に図示するように、ビット線長に影響されず、データ書き込み時間Ｔ２は、ほぼ一定となる。一方、ビット線長が長くなると、ビット線ＢＬ，ＮＢＬに接続される負荷（ＳＲＡＭメモリセル４０等）が増加すると共に、読み出しデータの増幅のために時間を要するため、図４に図示するように、ビット線長が長くなるにつれて、データ読み出し時間Ｔ１が増加する。
【００６０】
本実施形態のメモリ回路１０では、書き込み制御信号生成回路８０が、ハイレベルの出力信号Φ１を遅延させたレプリカワード線駆動信号Ｓ１が入力されるインバータ８２Ａ、８２Ｂ、第１信号生成ユニット８１Ａ〜８１Ｎ及びＮＡＮＤゲート回路８３を備えている。メモリ回路１０では、書き込み制御信号生成回路８０によって、レプリカワード線駆動信号Ｓ１を遅延させた反転遅延信号Ｓ２が生成された後に、信号選択回路９０によって、データ書き込み時間Ｔ２の決定に用いる出力信号ΦＷを生成している。そこで、本実施形態のメモリ回路１０では、出力信号ΦＷを生成するために、書き込み用のレプリカセルや該書き込み用のレプリカセルに接続されたレプリカビット線を備える必要がない。したがって、本実施形態のメモリ回路１０によれば、書き込み用のレプリカセルや該書き込み用のレプリカセルに接続されたレプリカビット線を配置するための面積を確保する必要がなく、メモリ回路の面積が増加することを抑えることができる。
また、本実施形態のメモリ回路１０では、出力信号ΦＷによって、データ書き込み時間Ｔ２を決定すると、図４に図示するように、ビット線ＢＬ、ＮＢＬの長さが短い領域では、データ読み出し時間Ｔ１に比べて、データ書き込み時間Ｔ２を長くすることができる。そこで、本実施形態のメモリ回路１０によれば、データ書き込み時間Ｔ２を長くして、ＳＲＡＭメモリセル４０にデータを書き込むために要する時間を確保することができ、ビット線ＢＬ、ＮＢＬの長さに影響されず、ＳＲＡＭメモリ４０にデータを書き込むことができる。
【００６１】
本実施形態のメモリ回路１０では、書き込み制御信号生成回路８０が、各第１信号生成ユニット８１Ａ〜８１Ｎを構成するＮＡＮＤゲート回路ＮＡＮＤを備え、各ＮＡＮＤゲート回路ＮＡＮＤの第１入力端子に、ハイレベルのレプリカワード線駆動信号Ｓ１が入力されると共に、各ＮＡＮＤゲート回路ＮＡＮＤの第２入力端子に、ハイレベルの信号Ｓ１Ａ〜Ｓ１Ｍ（信号Ｓ１Ｃ〜Ｓ１Ｍは図示せず。）が入力される。そこで、本実施形態のメモリ回路１０では、データを書き込むＳＲＡＭメモリセル４０が選択されて、ワード線駆動信号Ｓ５がハイレベルになると共に、レプリカワード線駆動信号Ｓ１がハイレベルの場合には、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する場合と同様に、各第１信号生成ユニット８１Ａ〜８１ＮのＮＡＮＤゲート回路ＮＡＮＤが備えるＮ型トランジスタによって、２つのＮ型トランジスタが上下２段に接続された回路を形成することができる。このため、本実施形態のメモリ回路１０では、２つのＮ型トランジスタが上下２段に接続された回路を形成することにより、各第１信号生成ユニット８１Ａ〜８１ＮのＮＡＮＤゲート回路ＮＡＮＤの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に近づけることができる。したがって、本実施形態のメモリ回路１０によれば、製造プロセスセスのばらつき、周囲温度や電源電圧ＶＤＤのような動作条件が変動し、Ｎ型トランジスタの動作特性が変動する場合であっても、各第１信号生成ユニット８１Ａ〜８１ＮのＮＡＮＤゲート回路ＮＡＮＤの駆動能力及びトランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力が、Ｎ型トランジスタの動作特性に合わせてそれぞれ変化する。このため、変化した動作特性に対応させて、書き込み制御信号生成回路８０が備える各第１信号生成ユニット８１Ａ〜８１ＮのＮＡＮＤゲート回路ＮＡＮＤの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に追従させることができる。
【００６２】
本実施形態のメモリ回路１０のように、ＮＡＮＤゲート回路ＮＡＮＤを備えた第１信号生成ユニット８１Ａ〜８１Ｎが多段接続されると、ワード線駆動信号Ｓ５がハイレベルになると共に、レプリカワード線駆動信号Ｓ１がハイレベルの場合には、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する場合と同様に、多段接続された各第１信号生成ユニット８１Ａ〜８１ＮのＮＡＮＤゲート回路ＮＡＮＤが備えるＮ型トランジスタによって、２つのＮ型トランジスタが上下２段に接続された回路を形成することができる。そこで、本実施形態のメモリ回路１０では、所望のデータ書き込み時間Ｔ２に合わせて、ＮＡＮＤゲート回路ＮＡＮＤを備える第１信号生成ユニットが多段接続される場合であっても、各ＮＡＮＤゲート回路によって形成される回路を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する回路と同様に構成し、ＮＡＮＤゲート回路ＮＡＮＤの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に近づけることができる。したがって、本実施形態のメモリ回路１０によれば、ＮＡＮＤゲート回路ＮＡＮＤを備えた第１信号生成ユニット８１Ａ〜８１Ｎが多段接続される場合であっても、ＮＡＮＤゲート回路ＮＡＮＤの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に近づけることにより、Ｎ型トランジスタの動作特性の変動に合わせて、ＮＡＮＤゲート回路ＮＡＮＤの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に追従させることができる。
【００６３】
本実施形態のメモリ回路１０では、多段接続された第１信号生成ユニット８１Ａ〜８１Ｍが備えるＮＡＮＤゲート回路ＮＡＮＤの出力端子は、各インバータＩＮＶ１を介し、第１信号生成ユニット８１Ｂ〜８１Ｎが備えるＮＡＮＤゲート回路ＮＡＮＤの第２入力端子にそれぞれ接続されている。そこで、本実施形態のメモリ回路１０では、各第１信号生成ユニット８１Ｂ〜８１Ｎが備えるＮＡＮＤゲート回路ＮＡＮＤの第１入力端子に、ハイレベルのレプリカワード線駆動信号Ｓ１が入力されると共に、各第１信号生成ユニット８１Ｂ〜８１Ｎが備えるＮＡＮＤゲート回路ＮＡＮＤの第２入力端子に、ハイレベルの信号Ｓ１Ａ〜Ｓ１Ｍ（信号Ｓ１Ｃ〜Ｓ１Ｍは図示せず。）が入力される場合には、各ＮＡＮＤゲート回路ＮＡＮＤによって生成されるローレベルの出力信号を、各インバータＩＮＶ１によって、ハイレベルの信号Ｓ１Ａ〜Ｓ１Ｍに反転させることができる。したがって、本発明のメモリ回路１０によれば、各インバータＩＮＶ１によって極性を反転させた信号を、ハイレベルのレプリカワード線駆動信号Ｓ１と同一の極性を有するハイレベルの信号Ｓ１Ａ〜Ｓ１Ｍにすることができる。そこで、メモリ回路１０では、各インバータＩＮＶ１が接続された各ＮＡＮＤゲート回路ＮＡＮＤの第２入力端子に、各インバータＩＮＶ１の出力信号であってハイレベルのレプリカワード線駆動信号Ｓ１と同一の極性を有するハイレベルの信号Ｓ１Ａ〜Ｓ１Ｍを入力させることができる。
【００６４】
＜実施形態２＞
本発明の実施形態２を、図５を参照しつつ説明する。本実施形態のメモリ回路は、実施形態１の書き込み制御信号生成回路８０に代えて、図５に図示する書き込み制御信号生成回路８０Ａを備えている。書き込み制御信号生成回路８０Ａは、第２信号生成ユニット８４Ａ〜８４Ｎと、インバータ８５Ａ〜８５Ｍと、Ｐ型トランジスタ８６Ａ〜８６Ｍとを備えている。ここでは、第２信号生成ユニット８４Ｃ〜８４Ｍ、インバータ８５Ｃ〜８５Ｍ及びＰ型トランジスタ８６Ｃ〜８６Ｍの図示を省略した。
【００６５】
第２信号生成ユニット８４Ａ〜８４Ｎは、インバータＩＮＶ４と、Ｎ型トランジスタＭ５とをそれぞれ備えている。各インバータＩＮＶ４の入力は、各第２信号生成ユニット８４Ａ〜８４Ｎの入力端子に接続されている。各インバータＩＮＶ４の出力は、各Ｎ型トランジスタＭ５のソースに接続されている。各Ｎ型トランジスタＭ５のゲートには、電源電圧ＶＤＤが印加されている。各Ｎ型トランジスタＭ５のドレインは、各第２信号生成ユニット８４Ａ〜８４Ｎの出力端子に接続されている。Ｎ型トランジスタＭ５は、本発明のＮＭＯＳトランジスタに相当する。また、インバータＩＮＶ４は、本発明の第２インバータ回路に相当する。さらに、各第２信号生成ユニット８４Ａ〜８４Ｎは、本発明の信号生成ユニットに相当する。
【００６６】
第２信号生成ユニット８４Ａは、Ｐ型トランジスタ８６Ａ及びインバータ８５Ａを介し、第２信号生成ユニット８４Ｂに接続される。Ｐ型トランジスタ８６Ａは、本発明のＰＭＯＳトランジスタに相当する。また、インバータ８５Ａは、本発明の第３インバータ回路に相当する。
【００６７】
第２信号生成ユニット８４Ａの出力端子は、インバータ８５Ａの入力に接続されている。インバータ８５Ａの出力は、第２信号生成ユニット８４Ｂの入力端子に接続されている。インバータ８５Ａの入力には、Ｐ型トランジスタ８６Ａのドレインが接続されている。Ｐ型トランジスタ８６Ａのソースは、電源電圧ＶＤＤに接続されている。レプリカワード線ＴＷＬは、第２信号生成ユニット８４Ａの入力端子、各Ｐ型トランジスタ８６Ａ〜８６Ｍのゲート及びＰ型トランジスタ８７のゲートに接続されている。
【００６８】
第２信号生成ユニット８４Ａと第２信号生成ユニット８４Ｂとの接続状態と同様に、第２信号生成ユニット８４Ｂは、ＰＭＯＳトランジスタ８６Ｂ及びインバータ８５Ｂを介し、第２信号生成ユニット８４Ｃ（図示せず）に接続されている。第２信号生成ユニット８４Ａと第２信号生成ユニット８４Ｂとの接続状態と同様に、第２信号生成ユニット８４Ｃ〜８４Ｎが多段接続されている。ＰＭＯＳトランジスタ８６Ｂは、本発明の本発明のＰＭＯＳトランジスタに相当する。また、インバータ８５Ｂは、本発明の第３インバータ回路に相当する。
【００６９】
第２信号生成ユニット８４Ｎの出力端子は、インバータ８８及びインバータ８９を介し、書き込み制御信号生成回路８０Ａの出力端子に接続されている。インバータ８８の入力には、Ｐ型トランジスタ８７のドレインが接続されている。Ｐ型トランジスタ８７のソースは、電源電圧ＶＤＤに接続されている。Ｐ型トランジスタ８７のゲートは、書き込み制御信号生成回路８０Ａの入力端子を介し、レプリカワード線ＴＷＬに接続されている。
【００７０】
本実施形態では、信号選択回路９０が備える第１ＮＡＮＤゲート回路９１の第１入力端子に入力される反転遅延信号Ｓ２が、次のようにして生成される。図５に図示するように、ハイレベルのレプリカワード線駆動信号Ｓ１は、第２信号生成ユニット８４Ａに入力される。
【００７１】
ハイレベルのレプリカワード線駆動信号Ｓ１によって、Ｐ型トランジスタ８６Ａのゲート電圧は、ハイレベルに固定される。これによって、Ｐ型トランジスタ８６Ａが、オフ状態になる。第２信号生成ユニット８４Ａは、インバータ８５Ａに、ローレベルの信号を出力する。インバータ８５Ａは、第２信号生成ユニット８４Ｂに、ローレベルの信号を反転させたハイレベルの信号Ｓ１１Ａを出力する。ハイレベルの信号Ｓ１１Ａは、本発明の第２論理調整信号に相当する。
【００７２】
Ｐ型トランジスタ８６Ａと同様に、Ｐ型トランジスタ８６Ｂのゲート電圧は、ハイレベルに固定され、Ｐ型トランジスタ８６Ｂは、オフ状態になる。第２信号生成ユニット８４Ｂは、インバータ８５Ｂに、ローレベルの信号を出力する。インバータ８５Ｂは、第２信号生成ユニット８４Ｃ（図示せず。）に、ハイレベルの信号Ｓ１１Ｂを出力する。ハイレベルの信号Ｓ１１Ｂは、本発明の第２論理調整信号に相当する。
【００７３】
その後、各第２信号生成ユニット８４Ｃ〜８４Ｎは、第２信号生成ユニット８４Ａ、８４Ｂと同様に動作する。前記Ｐ型トランジスタ８６Ａ、８６Ｂと同様に、Ｐ型トランジスタ８７はオフ状態になる。第２信号生成ユニット８４Ｎによって出力されたローレベルの信号Ｓ１１Ｎは、インバータ８８、８９を通じ、反転遅延信号Ｓ２に変換される。反転遅延信号Ｓ２は、第１ＮＡＮＤゲート回路９１の第１入力端子に入力される。
【００７４】
本実施形態のメモリ回路によれば、書き込み制御信号生成回路８０Ａの各第２信号生成ユニット８４Ｂ〜８４Ｎでは、ゲートに電源電圧ＶＤＤが接続されたＮ型トランジスタＭ５のソースには、インバータＩＮＶ４が接続され、インバータＩＮＶ４には、ハイレベルのレプリカワード線駆動信号Ｓ１と同一の極性を有するハイレベルの信号Ｓ１１Ａ〜Ｓ１１Ｍが入力されている。そこで、本実施形態のメモリ回路では、ワード線駆動信号Ｓ５がハイレベルになると共に、レプリカワード線駆動信号Ｓ１がハイレベルの場合には、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する場合と同様に、Ｎ型トランジスタＭ５及びインバータＩＮＶ４が備える一方のＮ型トランジスタによって、Ｎ型トランジスタが２段接続された回路を形成することができる。このため、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する場合と同様に、各第２信号生成ユニット８４ＡＢ〜８４Ｎにおいて、Ｎ型トランジスタＭ５及びインバータＩＮＶ４が備える一方のＮ型トランジスタによって、Ｎ型トランジスタが２段接続された回路を形成すると、各第２信号生成ユニット８４Ａ〜８４Ｎの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に近づけることができる。したがって、本実施形態のメモリ回路では、製造プロセスセスのばらつき、周囲温度や電源電圧ＶＤＤのような動作条件が変動し、Ｎ型トランジスタの動作特性が変動する場合であっても、各第２信号生成ユニット８４Ａ〜８４Ｎの駆動能力及びトランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力が、Ｎ型トランジスタの動作特性の変動に合わせてそれぞれ変化し、各第２信号生成ユニット８４Ａ〜８４Ｎの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に追従させることができる。
【００７５】
本実施形態のメモリ回路のように、インバータＩＮＶ４及びＮ型トランジスタＭ５を備えた第２信号生成ユニット８４Ａ〜８４Ｎが多段接続されると、ワード線駆動信号Ｓ５がハイレベルになると共に、レプリカワード線駆動信号Ｓ１がハイレベルの場合には、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する場合と同様に、多段接続された各第２信号生成ユニット８４Ａ〜８４Ｎが備えるＮ型トランジスタＭ５及びインバータＩＮＶ４が備える一方のＮ型トランジスタによって、Ｎ型トランジスタが２段接続された回路を形成することができる。そこで、本実施形態のメモリ回路では、所望のデータ書き込み時間Ｔ２に合わせて、第２信号生成ユニットが多段接続される場合であっても、各第２信号生成ユニット８４Ａ〜８４Ｎによって、Ｎ型トランジスタが２段接続された回路を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する回路と同様に形成し、各第２信号生成ユニット８４Ａ〜８４Ｎの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に近づけることができる。したがって、本実施形態のメモリ回路では、インバータＩＮＶ４及びＮ型トランジスタＭ５を備えた第２信号生成ユニット８４Ａ〜８４Ｎが多段接続される場合であっても、各第２信号生成ユニット８４Ａ〜８４Ｎの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に近づけることにより、Ｎ型トランジスタの動作特性の変動に合わせて、各第２信号生成ユニット８４Ａ〜８４Ｎの駆動能力を、トランスファーゲートを通じてＳＲＡＭメモリセル４０がビット線ＢＬ、ＮＢＬを駆動する能力に追従させることができる。
【００７６】
本実施形態のメモリ回路では、ワード線駆動信号Ｓ５がハイレベルになると共に、レプリカワード線駆動信号Ｓ１がハイレベルの場合には、ハイレベルのレプリカワード線駆動信号Ｓ１によって、各Ｐ型トランジスタ８６Ａ〜８６Ｍのゲートが高レベル電圧に固定され、各Ｐ型トランジスタ８６Ａ〜８６Ｍがオフ状態になる。各Ｐ型トランジスタ８６Ａ〜８６Ｍがオフ状態になると、該Ｐ型トランジスタ８６Ａ〜８６Ｍと接続されたインバータ８５Ａ〜８５Ｍの入力には、ローレベルの信号が入力される。各インバータ８５Ａ〜８５Ｍは、ローレベルの入力信号を反転させたハイレベルの信号を出力する。そこで、本実施形態のメモリ回路では、各インバータ８５Ａ〜８５Ｍによって、各第２信号生成ユニット８４Ｂ〜８４Ｎに、ハイレベルの信号を出力すると、インバータＩＮＶ４が備える一方のＮ型トランジスタと、ゲートに電源電圧ＶＤＤが接続されたＮ型トランジスタＭ５とによって、２つのＮ型トランジスタが多段接続された回路を形成することができる。
【００７７】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施形態１のメモリ回路の構成図である。
【図２】実施形態１のメモリ回路が備える書き込み制御信号生成回路の構成図である。
【図３】実施形態１のメモリ回路の動作を示すタイムチャートである。
【図４】ビット線長に対するデータ読み出し時間とデータ書き込み時間との変化を示すグラフである。
【図５】実施形態２のメモリ回路が備える書き込み制御信号生成回路の構成図である。
【符号の説明】
【００７９】
１０                メモリ回路
４０                ＳＲＡＭメモリセル
８４                第２信号生成ユニット
８５                インバータ
８６Ａ、８６Ｂ      Ｐ型トランジスタ
ＩＮＶ１、ＩＮＶ４  インバータ
Ｍ５                Ｎ型トランジスタ
Ｓ１                レプリカワード線駆動信号
Φ１                ラッチ回路の出力信号
ΦＷ                ＮＡＮＤゲート回路の出力信号
【図１】
2008226404.tif 000003
【図２】
2008226404.tif 000004
【図３】
2008226404.tif 000005
【図４】
2008226404.tif 000006
【図５】
2008226404.tif 000007