(57)【要約】【課題】  ライン間の同期ズレを解消し、良好な画像形成を可能にすることを目的とする。【解決手段】  基準クロックを出力し、設定された逓倍数に基づき出力された基準クロックを分周し、当該分周により画像クロックを生成する画像形成装置において、動的偏差特性を表しているＢＤ信号幅を検出し、当該検出されたＢＤ信号幅に応じて、逓倍数の設定を行なう。【選択図】  図１
2008290447.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを出力する基準クロック出力手段と、設定された逓倍数に基づき前記出力された基準クロックを分周し、当該分周により画像クロックを生成する画像クロック生成手段と、レーザビームによる光走査開始タイミングの同期を取るための同期信号を検出する検出手段と、前記検出手段により検出された同期信号と、前記画像クロック生成手段により生成された画像クロックとに基づきレーザビームの照射を行なう画像形成装置であって、
前記検出手段により検出された同期信号の立ち上がりから立下りまでの幅を検出する検出手段と、
前記検出手段により検出された前記同期信号の幅に基づき、前記逓倍数を補正する補正手段と、
を有することを特徴とする画像形成装置。
【請求項２】
前記検出手段の検出結果に基づき、前記レーザビームの走査速度の変動を演算する演算手段を更に有し、
前記補正手段は、前記演算手段により求められた前記レーザビームの走査速度の変動に基づき、前記逓倍数を補正することを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記同期信号を入力する同期信号入力手段を更に有し、
前記基準クロック出力手段は、前記同期信号入力手段に同期信号が入力されたことに応じて、前記基準クロックを出力することを特徴とする請求項１に記載の画像形成装置。
【請求項４】
前記検出手段は、前記同期信号の立ち上がりから立下りまでの幅を、当該同期信号の立ち上がりから立下りまでの間に含まれる前記基準クロックの数により求めることを特徴とする請求項１に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成技術に関するものである。
【背景技術】
【０００２】
従来、レーザープリンタやデジタル複合機等、レーザビーム走査部で画像形成を行なう画像形成装置では高画質化を目指すために高解像度化や多階調表現、スムージング処理等による画像形成がなされていた。
【０００３】
画像の高画質化を補う代表的な方法として、画像情報のパルス幅変調(（以降、ＰＷＭ変調と略す。）や輝度量変調と称される感光体に照射する光量の値を画素単位で強弱の制御を行い（強弱制御）、ドット濃度等を制御する方法がある。近年では、ＰＷＭ変調と輝度量変調とを組み合わせて、形成すべき画素単位のドット（形成画素ドット）の階調表現の更なる向上が試みられている。形成画素ドットの位置や形成画素ドットの重心を変化させることで、階調性・画質鮮明性等の高度な画質向上へと様々な展開がなされている。
【０００４】
（ＰＷＭ変調）
ＰＷＭ変調技術に関して、１画素を規定する画像クロック周波数のｎ倍の基準クロックを用いる構成がある（特許文献１参照）。特許文献１の図１が示すコントローラによれば、入力された多階調の入力画像情報を画像形成装置への多階調画像情報に変換するためにルックアップテーブルで多階調表現するための画素パターンに展開する。そして、ビデオバンドバッファに書込みパラレルシリアル変換部で形成画素配列順に２値データがセットされ、順次入力される画像クロック（４ＶＣＬＫ）により画像形成装置用画像情報（ＶＤＯ）として転送される。
【０００５】
その際、画像クロック（４ＶＣＬＫ）は、複数値のクロックとして基準クロック（ＶＣＬＫ）の４倍値で構成されている。つまり、１画素を４分割して構成された多値（４ビット）の階調を有する４ビットＰＷＭ変調がなされ、１６階調が表現される。仮にＰＷＭ変調データが８ビットなら２５６階調が表現可能になる。ＰＷＭ変調は、画像クロックの逓数倍の基準クロックが必要になり分解能と基準クロックとの関係は比例する。更に、各ライン画像の位相同期を取るための水平同期信号との同期取り精度も重要な要因となる。
【０００６】
特許文献１では、形成画素ドットの重心の制御に関する記載は無いが、１画素内の多値表現の形成過程を画素の右側から太らすか、左側からか、中央からか、を制御すれば、画素内に形成される同等幅ドットの位置制御も可能である。
【０００７】
（輝度量変調）
輝度量変調技術に関しては、感光体に照射する光量を強弱制御することで感光体上に形成される潜像電位が制御される。近年に於いては、高周波変調技術により形成画素ドット単位でＰＷＭ変調制御に伴って実施が可能である。輝度量を画素単位で制御すること、つまり、輝度変調をＰＷＭ変調と同期させて画素単位毎に光源を制御し、更なる階調表現の向上を実行するための提案もされている（特許文献２参照）。
【０００８】
階調表現を向上するために階調数を増やす場合、クロック周波数も上昇する。ＰＷＭ変調で極少幅の画素ドットを形成する際、光源であるレーザー等のスイッチング応答には限界がある。極少幅の画素ドットを形成するための所定パルス幅が得られないという課題に対して、特許文献２は、ＰＷＭ変調処理に同期を取り輝度量変調も実施する構成を開示する。つまり、形成画素ドット毎に実行されるＰＷＭ変調変換時に輝度量変調による輝度強度の強弱を設定可能にすることで感光体上に形成される画素ドットの表現の向上を図っている。これにより、感光体上に形成される画像の階調濃度変化の追従性（グラディエーション）は、より滑らかな変化となって表現することができる。
【０００９】
一方、光走査を利用した画像形成装置の仕様は、解像度２４００ｄｐｉ（ｄｏｔ／ｉｎｃｈ）、印字速度８０ｐｐｍ（ｐｒｉｎｔ／ｍｉｎｕｔｅ）のレベルまで達してきている。画像形成装置の性能が向上する中、更なる画質向上を実現するために形成画素ドットの位置補正等、様々な提案がなされている。
【００１０】
高精度の画素ドットを感光体上に形成するために、光走査方向（以降、主走査方向と称する。）の画素ドット配列と、各光走査ライン（以降、副走査方向と称する。）間の画素ドット位相合せも高精度に揃える必要がある。これを実現するために、主走査方向、副走査方向にそれぞれ形成画素ドットの位置を補正する位置補正制御が提案されている。
【００１１】
ＰＷＭ変調のための基準クロックを生成するＰＬＬシンセサイザーの出力クロックを最大発振周波数で活用する構成が特許文献３で示されている。特許文献３は、基準クロックとなる画像クロックより高い周波数クロックを生成するＰＬＬから常に最大発振周波数で動作させて、形成する画素ドット位置や画素ドット幅をより高周波数変調手段で補正する内容を開示する。
【００１２】
一方、マルチレーザー素子（ＶＣＳＥＬ等）の出現により、複数光源を同時に露光する画像形成ユニットがある。マトリックス上に配置された複数の発光素子の点滅制御を走査させて画像形成を行なうには、個々の素子駆動制御を時間的に調整し、感光体上に形成される画素ドット配列を整えなくてはならない。形成画素ドット位置の補正を応用展開した画素ドット配列制御についての提案もある（特許文献４）。
【特許文献１】特開平８−３２１９５２号公報
【特許文献２】特開２００１−１１９６４８号公報
【特許文献３】特開２００４−２４９４９７号公報
【特許文献４】特開２００６−１７５６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記の従来例では光走査中（レーザビーム走査中）に形成される画素ドットの位置や幅径等々を極微少の数μｍで補正することは可能である。
【００１４】
しかしながら、ライン間の位相同期を取るための基準信号である水平同期信号と画像クロックとの同期取り時の量子化誤差量を減少させるためには同期取りクロックを高い周波数で生成しなければならない。そのため、現状のＩＣ動作クロック域では限界があり、光走査開始時点であってもライン間の同期ズレによる数μｍのズレを補正することができないという問題がる。
【００１５】
また、走査倍率偏差などの静的偏差の情報や温度変動や装置の経年変化などの動的偏差特性により、ライン間の画像形成にズレが生じるという問題もある。
【課題を解決するための手段】
【００１６】
本発明は、上記の課題に鑑みてなされたものであり、ライン間の同期ズレを解消し、良好な画像形成を可能にすることを目的とする。
【００１７】
上記の目的を達成する本発明に係る画像形成装置は、基準クロックを出力する基準クロック出力手段と、設定された逓倍数に基づき前記出力された基準クロックを分周し、当該分周により画像クロックを生成する画像クロック生成手段と、レーザビームによる光走査開始タイミングの同期を取るための同期信号を検出する検出手段と前記検出手段により検出された同期信号と、前記画像クロック生成手段により生成された画像クロックとに基づきレーザビームの照射を行なう画像形成装置であって、
前記検出手段により検出された同期信号の立ち上がりから立下りまでの幅を検出する検出手段と、
前記検出手段により検出された前記同期信号の幅に基づき、前記逓倍数を補正する補正手段と、
を有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ライン間の同期ズレを解消し、良好な画像形成が可能になる。
【発明を実施するための最良の形態】
【００１９】
（第１実施形態）
以下、図面を参照して、本発明の好適な実施形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成要素はあくまで例示であり、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。
【００２０】
（画像形成装置の構成）
図８は、本発明の実施形態に係る画像形成装置の概略的な構成を例示的に示す図である。画像形成装置は、電子写真方式を用いて、イエロー、シアン、マゼンタ、ブラックの４色のトナー像を重ね合わせることでフルカラー画像を得ることが可能である。尚、本発明の趣旨は、カラー画像形成装置に限定されるものではなく、電子写真方式を用いるモノクロ画像形成装置においても適用可能であることはいうまでもない。
【００２１】
画像形成部８００は、給紙部８２１、感光体８２２（Ｙ、Ｍ、Ｃ、Ｋ）、帯電スリーブ８２３（Ｙ、Ｍ、Ｃ、Ｋ各色）、トナー容器８２５（Ｙ、Ｍ、Ｃ、Ｋ各色）、現像スリーブ８２６（Ｙ、Ｍ、Ｃ、Ｋ）を有する。また、画像形成部８００は、中間転写体８２７、転写ローラ８２８、加熱定着装置８３０、を有する。
【００２２】
尚、感光体８２２、帯電スリーブ８２３、トナー容器８２５、現像スリーブ８２６は、Ｙ、Ｍ、Ｃ、Ｋ各々ひとつのユニットにまとめられたオールインワンカートリッジ８０１（Ｙ、Ｍ、Ｃ、Ｋ）となっている。オールインワンカートリッジ８０１（Ｙ、Ｍ、Ｃ、Ｋ）を以下、「カートリッジ８０１（Ｙ、Ｍ、Ｃ、Ｋ）」ともいう。カートリッジ８０１（Ｙ、Ｍ、Ｃ、Ｋ）は、それぞれ着脱が可能な構成になっている。
【００２３】
イエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）各色におけるカートリッジ８０１（Ｙ、Ｍ、Ｃ、Ｋ）の帯電スリーブ８２３（Ｙ、Ｍ、Ｃ、Ｋ）により、感光体８２２（Ｙ、Ｍ、Ｃ、Ｋ）は帯電される。帯電された感光体８２２上（Ｙ、Ｍ、Ｃ、Ｋ）に、画像処理部（非図示）が変換した露光時間に基づいてスキャナ部８２４（Ｙ、Ｍ、Ｃ、Ｋ）から露光光（レーザー）を照射し、感光体８２２（Ｙ、Ｍ、Ｃ、Ｋ）上に静電潜像が形成される。
【００２４】
この静電潜像を、トナー容器８２５（Ｙ、Ｍ、Ｃ、Ｋ）からのトナーを使って、現像スリーブ８２６（Ｙ、Ｍ、Ｃ、Ｋ）にて感光体８２２（Ｙ、Ｍ、Ｃ、Ｋ）上に各色のトナー像を形成する。そして、各色のトナー像を中間転写体８２７に４色重ね合わせることで多色トナー像を形成する。中間転写体８２７に形成された多色トナー像を転写ローラ８２８とで挟み込み、加圧することで、記録材８１１へ多色トナー像（以下、単に「トナー像」ともいう。）を転写する。そして、記録材８１１上の多色トナー像を加熱定着装置８３０にて定着し、記録材８１１は排出トレイ（非図示）に排出される。中間転写体８２７上に残ったトナーはクリーナ８２９にて除去（クリーニング）され、クリーニングされた廃トナーはクリーナ容器（非図示）に蓄えられる。
【００２５】
以下、下記（１）乃至（７）の流れで実施形態を詳細に説明していく。
【００２６】
（１）「まず、本実施形態に係る、静的偏差特性、動的偏差特性の技術的意義について説明を行なう。
【００２７】
（２）次に、図１を用いて、水平同期信号と画像クロックとの同期を取る際の量子化誤差量を減少させる機能、及びライン間の画像形成にズレを抑制する機能を備えた画像形成装置の機能について説明を行なう。
【００２８】
（３）次に、水平同期信号と画像クロックとの同期を取る際の量子化誤差量の低減に関して、図１における水平同期高周波クロック生成部２０の詳細な構成について説明を行なう。
【００２９】
（４）次に、図３Ａ、図３Ｂを用いて、画像形成装置により実現される、動作結果について説明を行なう。
【００３０】
（５）次に、図４を用いて、動的偏差特性の補正処理に係る説明として、図１におけるリアルタイム偏差検出部７５が、どのようにして、ＢＤ信号を検出しているかを説明する。尚、ＢＤ信号とはレーザビームを主走査方向に書き出す光走査開始タイミングの同期を取るための、画像書込み領域外で検出される同期信号のことを指す。
【００３１】
（６）次に、図５を用いて、どのようにして、動的偏差特性を補正し、任意逓倍数分周部３０が、補正された画像クロックを出力しているかについて説明を行う。
【００３２】
（７）そして、任意逓倍数分周部３０が、補正後の画像クロックを生成されるまでに至る演算処理について具体的に更に詳しく説明する。
【００３３】
（１）静的偏差特性及び動的偏差特性について
（ａ）静的偏差特性について
感光体上に画像処理部で展開した画素データを正確にドットとして形成させるには、形成画素ドットの位置や幅径を正確に再現するように光走査を実行する必要がある。しかし、画像形成装置において、スキャナ部８２４等を含む光走査光学系は、再現性精度に各種公差が組み込まれるため、高精度の組立ての実現には工夫が必要である。
【００３４】
例えば、走査光学レンズ等には走査倍率や片倍率と呼ばれるレンズ自体の精度公差やレンズ系の装置に組み付ける時に決定される精度誤差が生じ得る。また、ポリゴンミラーに於ける各面長には面分割誤差という各面長を均一に製造しても分割時の精度誤差が生じて、面毎の面長さに誤差バラツキが現れる。これら製造過程で決定されてしまう先天性の精度誤差の要因を画像形成装置の静的偏差特性という。つまり、製造機器毎に精度誤差値は異なるものの、同一装置内では一定の精度誤差値であるものを指す。画素ドットを一律同等の遷移時間（画像クロック）で画像形成すると、静的偏差特性により、例えば、走査光学系レンズの特性や、ポリゴンミラー面の面分割誤差による特性がそのまま感光体上に形成されることとなる。このため、形成画素ドット毎に位置や幅径を補正する必要がある。つまり、画像形成装置に走査光学系が組み込まれると、感光体に対するレンズ系の補正値は、画像形成装置に応じ異なるが、同じ画像形成装置内ではほぼ固定化される。走査光学レンズ系の走査倍率や片倍率を補正するためには、偏差変換部が補正データに基づき、静的偏差特性を打ち消すような補正をすればよい。
【００３５】
（ｂ）動的偏差特性について
一方、光走査光学系において、レーザーの走査速度（光走査速度）は、形成すべき画素ドットの位置補正や幅径補正に最も重要なパラメータとなり、形成画像の揺れに対する優劣を左右する。光走査速度は同一の画像形成装置であっても、例えば、光走査速度を司る根源はモータの回転を利用しているため、モータの回転速度の速度偏差が光走査速度に影響を与える。つまり、モータ回転速度が一定速度で回転するように制御されていても、周期性を持った回転ムラが生じる。その結果、光走査速度の変動はリアルタイムなものとなる。つまり光走査速度はリアルタイムで変化する。この特性は装置特有の情報として、静的偏差特性に分類される。しかし、特性は、例えば上述の面分割誤差のようにどのポリゴンミラーを用いるかによって特定することはできず、本実施形態では、ポリゴンミラーの各面と１対１に対応していない意味で動的偏差特性という。以下では、動的偏差特性に起因する精度をリアルタイムで検出して、その検出結果に応じて、動的偏差特性を打ち消す補正を以下に説明する。
【００３６】
動的偏差特性は、潜在的に様々な静的偏差特性に起因する。例えば、走査光学系にある静的偏差特性である、光走査光学系を構成するポリゴンミラーの軸出し公差、ポリゴンミラーの面分割誤差、ポリゴンミラーの軸回転に対する重量配分等々が挙げられる。この条件下でポリゴンミラーを一定速度で回転させるモータ回転動作を加えて光走査を実行した場合、ポリゴンミラーの回転速度の速度ムラ（偏差）が、各々の静的偏差特性の値に応じて、様々な速度偏差の値へと増長し得るのである。静的偏差特性を有する物体にある動作を加えることにより、様々な複数要因に基づき相乗合算された結果が、光走査速度として現れ、微少な偏差を有する光走査速度の変化となって生じ得るのである。実際のポリゴンミラーには、粘土等の重さバランス調整のためのバランサーと呼ばれる物を適所に設置し、調整することで光走査速度の変動を調整している。しかし、より良好な画質を目指す画像形成装置においては、形成画素ドットの位置や幅径をより忠実に表現するために、画素ドット毎の光走査速度に応じた画素ドット形成を補正する必要がある。
【００３７】
（２）次に、図１を用いて、水平同期信号と画像クロックとの同期を取る際の量子化誤差量を減少させる機能、及びライン間の画像形成にズレを抑制する機能を備えた画像形成装置の機能について説明を行なう。
【００３８】
（画像形成装置の機能構成）
（画像クロックとＢＤ信号との位相合せに生じる量子化誤差量の低減）
図１は、本実施形態にかかる画像形成装置の機能構成を示すブロック図である。ＢＤ信号（同期信号）は、感光体上に形成するライン間の画素ドット配列の位相を揃えるための基準信号であり、ライン領域指示部１０に入力される。ライン領域指示部１０は、後述するライン終了（ラインＥＮＤ）信号をもう一つの入力信号とし、ＢＤ信号の入力（受信）に基づき立ち上がり、ラインＥＮＤ信号の入力（受信）に基づき立ち下がる制御信号を生成する。
【００３９】
ライン領域指示部１０は、ライン毎の画素ドット配列位相を揃えると共にライン中の画像情報（以降、ビデオ信号と称す）の許容範囲を示すビデオイネーブル信号を生成する。後述にて詳しく説明するが、同期信号入力手段として機能するライン領域指示部１０への同期信号（ＢＤ信号）の入力に応じて基準クロックが出力され始めるのである。ライン領域指示部１０は、ビデオイネーブル信号を水平同期高周波クロック生成部２０に入力する。
【００４０】
水平同期高周波クロック生成部２０は、レーザー光の走査開始に同期して、基準となる基準クロック（以下、源発クロックともいう）を生成する生成手段（基準クロック出力手段）として機能する。水平同期高周波クロック生成部２０は、入力されたビデオイネーブル信号に基づいて画像クロック生成のための源となる基準クロック（源発クロック）を生成する。水平同期高周波クロック生成部２０は、後述する図２に例で示されるようなデジタルゲート回路の伝達遅延を利用したＤＤＬ回路で構成されている。ビデオイネーブル信号が水平同期高周波クロック生成部２０に入力されると、ＢＤ信号に位相同期した基準クロック（源発クロック）の発振が開始される。
【００４１】
基準クロック（源発クロック）の発振開始までには、ビデオイネーブル信号の前縁を基準にＤＬＬ回路において、一定の伝達遅延時間が生じる。この場合、クロックジッタ成分となる伝達遅延のバラツキ成分は、同じ周波数のデジタルゲート回路で構成し、基準クロック（源発クロック）１周期を繰り返し生成するためにクロックジッタ成分は殆ど生じない。一例として、源発クロック１周期の繰り返しにおいて、実際には約１／１０００程度のジッタ成分しか計測されていない。
【００４２】
水平同期高周波クロック生成部２０から出力される基準クロック（源発クロック）は、次ラインのＢＤ信号が入力される前に、任意逓倍数分周部３０と、ライン経過位置認知カウンタ部４０に入力される。水平同期高周波クロック生成部２０は、不図示の光走査位置検出部で認知される感光体上の１ラインの走査終了を示す信号により、基準クロック（源発クロック）の生成を終了する。
【００４３】
次ラインのＢＤ信号によりライン間でのライン同期が取られる。ライン間で形成される画素ドット配列位相はライン毎に発生するＢＤ信号で位相同期が取られ、且つ、クロックジッタ成分の殆ど無い良好な基準クロック（源発クロック）が水平同期高周波クロック生成部２０で生成される。
【００４４】
良好な画像形成のためには、感光体上に形成される画素ドットの良好な配列とライン毎の位相合せによるライン間のずれを補正する必要がある。
【００４５】
本実施形態の画像形成装置では、発生するＢＤ信号に対してクロックを発生させ、ライン終了時にクロック発振を停止させるように構成しているため、ライン毎の同期取り時に発生する量子化誤差を極力抑えることが可能になる。
【００４６】
水平同期高周波クロック生成部２０から出力される源発クロックは、任意逓倍数分周部３０に入力されるとともにライン経過位置認知カウンタ部４０に入力される。水平同期高周波クロック生成部２０は、出力する源発クロックの周波数を微調整して出力する周波数調整回路を備える。
【００４７】
任意逓倍数分周部３０は、源発クロックの周波数を、設定された画像クロック周波数に収束するように任意の整数値で分周して画像クロックとして出力することが可能である。任意逓倍数分周部３０は、設定された逓倍数に基づき源発クロックを分周して、画素単位の画像形成のタイミングを制御するための画像クロックを生成する。
【００４８】
画像形成部７６は、任意逓倍数分周部３０により出力（補正）された画素単位の画像形成のタイミングを制御するための画像クロックに基づいて、画像形成を実行することが可能である。
【００４９】
ＣＰＵ５５は、ライン毎に算出した１ライン分の形成画素ドットの位置を補正する補正データをクロックレート指示ＦＩＦＯメモリ部５０に形成画素ドット毎に蓄積する。クロックレート指示ＦＩＦＯメモリ部５０は、実際のライン形成時に形成画素ドット毎に、補正データを分周整数値情報格納部３５に書き込む。任意逓倍数分周部３０は、分周整数値情報格納部３５に画素ドット毎（画素単位ごと）に書込み、更新された補正データに基づき任意の整数値で源発クロックの分周を実行し、画像クロックを出力する。任意逓倍数分周部３０は、分周整数値情報格納部３５に書き込まれた補正データに基づき、画像クロック１周期の遷移時間量や位相タイミングを補正することが可能である。この詳細は図３を参照して後に説明する。
【００５０】
一方、ライン経過位置認知カウンタ部４０は、源発クロックをカウントするカウンタとして機能することが可能であり、予め設定された値にカウント値が到達するとタイミング信号を発することが可能である。更に、ライン経過位置認知カウンタ部４０は、主走査方向のラインを走査する光によって形成される画素ドットに於ける各種タイミングを検出して偏差変換部にフィードバックする機能も兼ね備えている。
【００５１】
ライン経過位置認知カウンタ部４０により発せられるラインエンド（ＥＮＤ）信号は、先に説明したとおり、ライン領域指示部１０に入力される。ライン経過位置認知カウンタ部４０により発せられるタイミング信号は、ＵＮＢＬ指示部８０と、Ｌａｓｅｒ ＡＰＣ指示部８５を介してレーザードライバー９５（以下、Ｌａｓｅｒドライバー９５ともいう）とに入力される。
【００５２】
ＵＮＢＬ指示部８０には、ＢＤ信号とライン経過位置認知カウンタ部４０により出力されるタイミング信号が入力される。ＵＮＢＬ指示部８０は、ＢＤ信号の受信タイミングを捉えるために受光素子前において、走査光を発光させ、ＢＤ信号が入力されたらレーザーの発光を停止させる制御タイミング信号であるアンブランキング信号を発生させる。以下の説明では、アンブランキング信号を「ＵＮＢＬ信号」と示すものとする。ＵＮＢＬ信号は、レーザードライバー９５に入力される。
【００５３】
Ｌａｓｅｒドライバー９５は、走査光源であるレーザーの光量を制御することが可能である。ライン毎に光量制御を実行する場合に、感光体上の１ライン分の走査を終了し、次ラインの走査に移行する際に、タイミングの検出用として、ライン経過位置認知カウンタ部４０により発せられるタイミング信号が利用可能である。
【００５４】
装置偏差メモリ部６０は、上述で説明した動的偏差特性を記憶する。尚、この装置偏差メモリ部６０に記憶された動的偏差特性は後述の図３Ｂ（ａ）に例示される通りであるが、後述にてポリゴン回転速度ムラとして詳しく説明する。
【００５５】
図１において、リアルタイム偏差検出部７５は、ポリゴンミラー面の面角速度や反射面状態や各種要因に応じて変動する光走査速度偏差量を検出することが可能である。尚、リアルタイム偏差検出部の詳細は後述する、図４及び図５Ａ、Ｂを用いて具体的に説明する。リアルタイム偏差検出部７５は、検出結果を偏差変換部７０に入力する。
【００５６】
偏差変換部７０は、リアルタイム偏差検出部７５により検出されたデータ（例えば、源発クロックに基づくＢＤ信号幅）に基づいて、偏差を補正するためのデータ（例えば、時間換算値）を換算データとしてＣＰＵ５５に転送する。ここで、ＢＤ信号幅とは、後述の図４（ｂ）にも示されるようにＢＤ信号の立ち上がりから立下りまでのパルス数に対応する。なおＢＤ信号の立ち上がり、立下りを区別できれば良く、このＢＤ信号の立ち上がり及び立下りを検出する為にローアクティブで回路を構成しても良いし、廃アクティブで回路を構成しても良い。画像形成装置のシーケンス制御と連動させて、リアルタイム偏差検出部７５はポリゴンミラー面毎に偏差のデータを収集することができる。なお、BD信号幅とは、実際のメートルを単位とした長さのことを指すのではなく、源発クロック数に換算することができるものであり、時間長に相当する。実際のメートル単位でのBD信号幅は変動するものではない。
【００５７】
ＣＰＵ５５は、動的偏差特性情報に基づき、１ライン分の形成画素ドットの位置を補正する補正データをクロックレート指示ＦＩＦＯメモリ部５０に形成画素ドット毎に蓄積する。
【００５８】
ＣＰＵ５５は、偏差（動的偏差特性情報）を補正するために、逓倍数を画素単位に変更する補正データを生成或いは出力する補正手段として機能することが可能である。
【００５９】
任意逓倍数分周部３０は、分周整数値情報格納部３５に画素ドット毎（画素単位ごとに）に書込み、更新された補正データに基づき任意の整数値で源発クロックの分周を実行する。この際、源発クロックの分周には、動的偏差特性情報に基づく補正データが反映されたものとなる。偏差の補正データを任意逓倍数分周部３０により生成される画像クロックの１周期毎（画素単位ごと）に反映することで、形成画素ドットは、１ライン内の配列と、ライン間の位相において、相対的に良好な位置に形成される。この際、ＣＰＵ５５は、補正データに基づき補正された画像クロックにより走査光学系を制御する制御手段として機能することが可能である。
【００６０】
（３）次に、水平同期信号と画像クロックとの同期取り時の量子化誤差量の低減に関して、図１における水平同期高周波クロック生成部２０の詳細な構成について説明を行なう。
【００６１】
（水平同期高周波クロック生成部２０の構成例）
次に図２を用いて水平同期高周波クロック生成部２０のＤＬＬ回路部について説明をする。図２（ａ）は、一般的なデジタルマルチバイブレータ回路で、同回路は、入力がハイレベルになると、ゲート伝達遅延時間後に源発クロックの発振を開始する。この伝達遅延時間はゲート回路のトランジスタの構成で決定することができる。図２（ａ）の構成は、ＮＡＮＤゲート回路とＯＲゲート回路を組み合わせたものである。また、図２（ｂ）は、ＮＯＴゲート回路とＯＲゲート回路を組み合わせた構成例である。水平同期高周波クロック生成部２０は、ＤＬＬ回路により、ＢＤ信号の入力の前縁（例えば、図３Ａ（ｃ）の前縁部分３０５）に同期を取って、ゲート伝達遅延時間後、源発クロックの発振を開始する。ＣＰＵ５５は、１ライン画像の書き終わりにより、ラインＥＮＤ信号に基づくＵＮＢＬ信号が次にハイレベルになると、水平同期高周波クロック生成部２０を制御して、源発クロックの発振を停止させることが可能である。
【００６２】
図２（ａ）、（ｂ）に示すＤＬＬ回路は、例示的であり、例えば、図２（ｃ）〜（ｅ）に示すような回路構成によりゲート伝達遅延を利用してＤＬＬ回路を構成できることは言うまでもない。例えば、図２（ｅ）に示すようにゲート伝達遅延特性の異なる回路を並列に複数段設け、水平同期高周波クロック生成部２０の制御の下に動作する信号セレクタ回路２０１を有する構成とすることも可能である。図２（ｅ）の構成によれば、信号セレクタ回路２０１によりゲート伝達遅延（遅延時間）の異なる源発クロックの周波数を選択して、出力することが可能である。
【００６３】
ゲート伝達遅延を利用すれば、ＢＤ信号に同期させて源発クロックの発振、停止を制御することができる。しかも同一のゲート回路で構成されているのであれば、ライン毎に発生するＢＤ信号により発振開始する源発クロックの伝達遅延時間は、ほぼ同時間であるため、ライン毎の位相バラツキは殆ど無視できる値である。つまり、ゲート伝達遅延のバラツキによる源発クロック周波数の周期ジッタの発生は低減されるのである。
【００６４】
しかし、ＤＬＬ回路の場合、源発クロックの周波数を所望の値に設定する（微調整）ところに課題がある。そのため、図２（ａ）〜（ｅ）に示す回路構成の次段に任意逓倍数分周部３０とは別であるが同等な構成で分周することで、微調整した源発クロックの周波数を生成することが可能である。
【００６５】
（４）次に、図３Ａ、図３Ｂを用いて、本実施形態における画像形成装置により実現される、動作結果について説明を行なう。
【００６６】
図３Ａは、画素ドットを形成する補正制御のタイミングを例示的に示す図である。図３Ａにおいて、ＵＮＢＬ（アンブランキング）信号は、１ライン画像の書き終わりによりオンとなり、ＵＮＢＬ指示部８０から出力される出力信号である。ＢＤ信号を検出した時点でＵＮＢＬ信号はオフとなる。図３Ａに示すように源発クロックは、ライン画像の書き始めであるＢＤ信号を起点に１ライン画像の書き終わりで発振は停止する（図３Ａ（ａ））。
【００６７】
図３Ａ（ｂ）は、図３Ａ（ａ）の参照番号３０１におけるタイミングに着目した未補正時のタイミングチャートを示す。図３Ａ（ｃ）は、図３Ａ（ａ）の参照番号３０１におけるタイミングに着目した補正実行時のタイミングチャートを示す。
【００６８】
水平同期高周波クロック生成部２０から出力される源発クロックは、任意逓倍数分周部３０で８逓倍の分周を受けた画像クロックとなる。図３Ａの例では、逓倍数を「８」としているが、本発明の趣旨は、この逓倍数に限定されるものでないことはいうまでもない。例えば、画像形成装置の仕様によるＰＷＭ変調ビット数や位置補正、ドット幅径補正等の条件に即して任意に決定することが可能である。逓倍数を「８」とすると、源発クロックの８倍が１画像クロックとなる。ＢＤ信号に基づき生成された源発クロックを分周により８倍した画像クロックが任意逓倍数分周部３０により出力される。
【００６９】
ｎラインに於いて、初めの３画素ドットの形成を実行し、次のｎ＋１ラインで、同様に初めの３画素ドットの形成を実行して１ドット縦線を形成する。図３Ａ（ｂ）、（ｃ）において、第１画素ドット、第３画素ドットに対応する部分が空白となり、ハッチングで示した部分（第２画素ドット）が、１ドット縦線を形成する部分に相当する。ポリゴンスキャナーの光走査速度の偏差により、例えば、ｎラインとｎ＋１ラインとの間で、１／８ドット（源発クロック１パルスに相当）のライン間画素ドットズレ３０２が第２画素ドットで発生したとする。
【００７０】
補正実行時において、画素ドットを形成しない余白部分（第１画素ドット）に対応した画像クロック３０３を生成するために、源発クロック１パルス分だけ短くするように、第１画素ドットの逓倍数を制御する。すなわち、任意逓倍数分周部３０は、未補正時の逓倍数８を逓倍数７に変更するように制御することで、ｎライン及びｎ＋１ラインにおける画像クロックの立ち上がりのタイミングを一致させることができる。これにより、未補正時に発生したライン間画素ドットズレ３０２を補正の実行により解消することができる。
【００７１】
図３（ｃ）では、逓倍数を８から７に小さくする変更の例を示した。この例に限定されず、任意逓倍数分周部３０は画素ドットを形成しない余白部分に対応した画像クロック３０３の逓倍数を、例えば逓倍数８を逓倍数９に増加（変更）させることで、ｎ＋１ラインにおける画像クロックの出力を遅延させる制御も可能である。
【００７２】
また、ＣＰＵ５５の制御の下、ＰＷＭ変調と組み合わせることで、１／ｎ（ｎ≧２の整数）ドットの単位で画素ドットの位置補正を実行することができる。また、ＰＷＭの本来の機能により、形成する画素ドットのドット幅を補正することも可能であり、これらを組み合わせて、形成する画素ドットの位置を補正することもできる。以上、図３Ａ（ａ）〜（ｃ）は、画素単位毎に独立して一つの画素の位置を補正する場合について述べた。
【００７３】
また、以下に、図３Ｂ（ａ）〜（ｃ）を用いて、図３Ａとは別の、画素ドットを形成する補正制御のタイミングを説明する。
【００７４】
まず図３Ｂ（ａ）であるが、ここに示されるポリゴン回転速度ムラ（実測の回転速度ムラ）は、本発明を容易に説明するために想定した、一例である。必ずしもポリゴン回転速度周期は固定的な値ではなく、装置によって或いは環境によって或いは日時によって変動し得る。
【００７５】
図３Ｂ（ａ）に示す正弦波（Ｓｉｎ波）は、ポリゴン回転速度ムラを示し、対応するポリゴン面番号は、その時点でのポリゴンミラーの走査面を割振ったものである。図３Ｂ（ａ）では６面のポリゴンに対し７面分でポリゴン回転速度ムラ、一周期となる場合の位相関係にある場合で説明する。本質的には、ポリゴン回転速度ムラは、ポリゴンミラー面との位相関係に於いては非同期関係に動作するため、必ずしも図に示すような位相関係になるわけではなく、ランダムな位相関係を保つものである。図３Ｂ（ａ）では、一のポリゴン回転速度ムラのタイミングに対し、ランダムに対応するポリゴン面の中の一の場合における位相関係を示したものである。図中（１）で示すポリゴン回転速度ムラの部分は、ポリゴン回転速度の設定値から徐々に速い回転に変化している。その結果、図３Ｂ（ｂ）の（１）に示すように一定速度であった場合を示す点線で囲った距離より縮んだ１ライン画像が形成されるようになる。更に、個々の画素は源発クロックの所定の固定逓倍数であるため、個々の画素長さは同様に徐々に小さくなってしまう。つまり、（１）のポリゴン回転速度ムラの場合、形成ドットはライン終了部分では、小さくなって形成され、且つ、形成ライン全体の画像長さは縮んでしまうのである。同様に図中（２）で示すポリゴン回転速度ムラの部分は、ポリゴン回転速度の（１）の終端のポリゴン回転速度から引き続き、更に徐々に速く変化し、ピークを迎えた後、逆にポリゴン回転速度が徐々に遅くなる。その結果、図３Ｂの（２）に示すように一定速度であった場合を示す点線で囲った距離より、更に縮んだ１ライン画像が形成されるようになる。個々の画素は、源発クロックの所定固定逓倍数であるため、ライン全体の中央部分の画素長さが一番小さく形成され、両側に向かって徐々に広まった画素ドットとなる。（２）のポリゴン回転速度ムラの場合、（１）で示した形成ドットのリズムとはまったく異なったライン画像形成となってしまうのである。
【００７６】
図３Ｂ（ｂ）では、（２）以降の（３）〜（７）までのポリゴン回転速度ムラ一周期分のライン毎の走査リズム違いを表現する。図から見ても判るように各ラインの画像長さは、図３Ｂ（ａ）で示す、ポリゴン回転速度ムラの具合に応じてＳｉｎ波のように変化していくのである。つまり、従来のように源発クロックの逓倍数を一律固定値で画像クロックにしていては、ポリゴン回転速度ムラがそのまま画像に現われてしまう場合があって、ポリゴン回転速度ムラが目立たない値のものを使用するために選別する場合もあったのである。本実施例によれば、このようなことをせずとも高品位の画像を得ることが出来る。
【００７７】
以上述べた場合に対応する制御を図３Ｂ（ｃ）に示す。図３Ａで述べる場合と同様に、画像クロックを生成する為の源発クロックの設定標準逓倍数を仮に８にした場合を説明する。各々の画素は８逓倍を基準にしている。そしてＣＰＵ５５はポリゴン回転速度に応じて逓倍数を設定する。
【００７８】
つまり、規定走査速度時は８逓倍で生成された画像クロックにより画素ドット形成を実行する。図３Ｂ（ａ）の（１）で示すようなポリゴン回転速度変化の場合は、図３Ｂ（ｃ）の（１）で示すように、徐々に逓倍数値をその速度偏差傾きに対応させながら補正制御すれば良い。つまり、ポリゴン回転速度の変化具合は走査速度の変化具合に反映する為、その変化具合に伴なって、画像クロックを生成する源発クロックの逓倍数を補正すればよい。つまり、図３Ｂ（ａ）の（１）〜（７）のポリゴン回転速度ムラの場合は、図３Ｂ（ｃ）の（１）〜（７）のように逓倍数を補正しながら画像形成を実行すれば良好な画像になるのである。これにより、ライン間の同期ズレを解消し、良好な画像形成が可能になる。
【００７９】
（５）次に、図４を用いて、動的偏差特性の補正処理に係る説明として、図１におけるリアルタイム偏差検出部７５が、どのようにして、ＢＤ信号幅（源発クロック数）を検出しているかを説明する。
【００８０】
図４及び図５を参照して、動的偏差情報をリアルタイム（ポリゴン面周期とは非同期に）で検出し、形成する画素ドットの位置補正或いは幅径補正を行なうことを説明する。図４（ａ）において、参照番号１００は受光素子、参照番号１１０は感光体（図８の参照番号８２２に対応する）、参照番号１２０はレーザーを照射することが可能なレーザー光源である。参照番号１３０はスキャナ装置であり、光走査用回転体である多面体のポリゴンミラー１４０（回転走査機構）と、ポリゴンミラー１４０を所定の回転速度で回転させるモーターとを備える。レーザー光源１２０から照射されるレーザー光はポリゴンミラー１４０により反射されて、感光体１１０に導かれる。受光素子１００は、感光体１１０の近傍に配置されており、レーザー光が感光体１１０に導かれる直前のタイミングで、レーザ光を受光することが可能である。受光素子１００がレーザー光を受光すると、その検出信号としてＢＤ信号を出力する。このＢＤ信号出力は、図１、図２中に示される「ＢＤ信号」に対応する。
【００８１】
ポリゴンミラー１４０の各面の面長距離が誤差ゼロ（静的偏差＝０）で、回転速度が一定速度で回転している（動的偏差＝０）場合、ＢＤ信号に伴う源発クロックと感光体１１０上の位置は常に一定の位置を示すことが可能である。すなわち、ライン間で位置ズレを起こすことなく、画素ドットの形成が可能になる。源発クロックで分周された画像クロックに基づくタイミングによれば、照射されたレーザー光によって形成される感光体１１０上の画素ドットは、全てのラインに於いて、同一の位置に形成される。
【００８２】
しかし、動的偏差特性として、ポリゴンミラー１４０（回転走査機構）の回転偏差が生じると、同一の信号幅のＢＤ信号を検出することができない。
【００８３】
図４（ｂ）は、動的偏差が生じる場合の源発クロックと、各ライン（ｎ＋０〜ｎ＋６）におけるＢＤ信号幅の関係を例示的に示す図である。動的偏差特性については上に説明した通りである。
【００８４】
リアルタイム偏差検出部７５は、水平同期高周波クロック生成部２０から出力される源発クロック数をカウントし、ＢＤ信号幅（検知信号（源発クロック）のパルス数）を検出することができる。リアルタイム偏差検出部７５は、この検出結果を偏差変換部７０に入力する。偏差変換部７０は、入力された源発クロック数（ＢＤ信号幅（検知信号（源発クロック）のパルス数））を時間換算し、その変換結果を換算データとしてＣＰＵ５５に転送する。本実施形態においては、このリアルタイム偏差検出部７５によって検出される源発クロック数に基づき、動的偏差特性に応じた任意逓倍数分周部３０による源発クロックの分周が行なわれるのである。詳細は後述する。
【００８５】
（６）次に、図５を用いて、どのようにして具体的に、動的偏差特性を補正し、任意逓倍数分周部３０が、補正された画像クロックを出力しているかについて説明を行う。
【００８６】
ＣＰＵ５５は、ＢＤ信号幅（検知信号（源発クロック）のパルス数）に対応する時間換算値に対応する補正データ生成し、ルックアップテーブルに格納する。尚、このルックアップテーブルはポリゴンミラー１４０（回転走査機構）の面数を「６」とした場合、最初の測定面データをｎ＋０面とし、ｎ＋１、ｎ＋２・・、ｎ＋５と面数（Ｎ）に応じて分類することができる。
【００８７】
図５（ｂ）において、スキャナ装置１３０のポリゴンミラー１４０（回転走査機構）は、面数が６の場合を例示している。ポリゴンミラー１４０（回転走査機構）が回転すると、ポリゴンミラーの回転周波数は図５（ａ）に示されるように上昇していき、その後、クロック周波数に回転周波数（回転速度）は収束する。
【００８８】
しかし、先にも説明したようにバランサーで調整しても或る時間周期で、或る範囲速度で偏差が生じる。この変動は先に説明した動的偏差特性である。
【００８９】
図５（ｃ）では、その偏差部分を一周期で区切り拡大した状態が示されている。ポリゴンミラーの回転周波数（速度）はポリゴンの面周期より比較的長周期で回転速度が速まったり、遅くなったりする偏差が生じる。つまり、ポリゴンミラーの回転周波数（速度）はポリゴンミラー１４０（回転走査機構）の各面の切り替わり周期よりも異なる長周期で速度上昇、速度下降する。
【００９０】
リアルタイム偏差検出部７５は、画像形成装置が動作する特定のタイミングで、源発クロック数をカウントし、ＢＤ信号幅（検知信号（源発クロック）のパルス数）を検出する。そして、偏差変換部７０は、入力された源発クロック数（ＢＤ信号幅（検知信号（源発クロック）のパルス数））を時間換算し、その変換結果を換算データとしてＣＰＵ５５に転送する。ＣＰＵ５５は、入力された時間換算から、動的偏差特性情報を求めることができる。そして、ＣＰＵ５５は、動的偏差特性情報の補正データを特定し、ポリゴンミラー１４０の各面に対し、その都度、１ライン分の形成画素ドットの位置を補正する補正データをクロックレート指示ＦＩＦＯメモリ部５０に格納する。
【００９１】
より具体的にＣＰＵ５５は、装置偏差メモリ部６０に予め格納された補正実行時ルックアップテーブルから入力された時間換算のデータに応じた補正データをクロックレート指示ＦＩＦＯメモリ部５０に形成画素ドット毎に蓄積する。クロックレート指示ＦＩＦＯメモリ部５０は、実際のライン形成時に形成画素ドット毎に、補正データを分周整数値情報格納部３５に書き込む。任意逓倍数分周部３０は、分周整数値情報格納部３５に画素ドット毎に書込み更新された補正データに基づき任意の整数値で源発クロックの分周を実行し、画像クロックを出力する。任意逓倍数分周部３０から出力される画像クロックは、補正データを反映したものであり、かかる画像クロックに基づき画像形成を実行することにより、ライン間の同期ズレを解消し、良好な画像形成が可能になる。
【００９２】
尚、本補正制御で述べているＢＤ信号のパルス幅（ある源発クロック数に相当する時間）は、ＢＤ信号を受信する受光素子の生信号を計測して時間に相当する。同一の受光素子面長に走査する光の受光時間は、光の走査速度に比例して受光時間が決定される。つまり、受光素子から発するＢＤ信号のパルス幅の違いには、光走査速度の違いが現われるのである。このとき、ポリゴン回転速度ムラのように画像１ラインを走査する時間（ＢＤ信号周期）よりも長い周期時間である場合、１ライン中での走査ムラの変化は比較的なだらかである。このため、１ライン中の一部分の傾きを特定できれば、全ライン分の変化具合が演算できるのである。このとき、図４（ｂ）に示すように、ＢＤ信号の終了時点の時間位相は、ポリゴン回転速度ムラの一周期の位相と同様になる。
【００９３】
（７）以下、任意逓倍数分周部３０が、補正後の画像クロックを生成されるまでに至る演算処理について説明する。
【００９４】
具体的には、ライン画像（１主走査ラインに亘って記録される画像）の伸び縮みを演算（本発明で述べる動的偏差特性の演算方法）して、源発クロックの逓倍数を補正して画像クロック周期時間長を割出す手段について説明する。
【００９５】
一般的に、ポリゴンミラーを駆動するモータは、サーボ制御等により一定回転になるように回転速度制御が或る範囲内で行なわれる。しかし、実際には、上述の動的偏差特性の説明で述べたことが要因となり、図３Ｂ（ａ）に示すような、ポリゴン回転速度ムラが生じる。
【００９６】
図３Ｂ（ａ）に示すポリゴン回転速度周期は、機器に組み込む光学箱と呼ばれる光走査系ユニットで定まるもので、ポリゴンミラーの回転を司る個々のモータとその制御系回路によって、ポリゴン回転速度の変化偏差量（ピーク値）と幅（周波数）が決まる。
【００９７】
つまり、ポリゴン回転速度ムラと称される変化偏差量（ピーク値）と幅（周波数）は、機器に取付ける個々の光学箱ユニット特有の値となる。機器に取付けてしまえば、作動中の温度変化等で多少の違いはあるものの、大筋ではこのポリゴンミラーの回転速度ムラは固定的で変動しないものであり、上記の光学箱ユニット特有の周期を繰り返す結果となって一定リズムのまま、画像に現れる。故障や不具合の発生等は除き、通常は制御のバラツキ程度の違いはあるものの、無視できるぐらいの誤差であり、大局では変わらないものである。
【００９８】
従って、今述べてきた機器に取付けた光学箱ユニット特有のポリゴンミラーの回転速度ムラ情報を計測して静的偏差特性として予め、取付けた装置偏差メモリ部６０に格納しておく。すなわち、装置偏差メモリ部６０には、図３Ｂ（ａ）に例示されたＳｉｎ波（１周期時間量における速度変化）のポリゴンミラーの回転速度ムラ情報が予め記憶されている。そして、この装置偏差メモリ部６０に予め記憶されたＳｉｎ波を用いて以下の如くＣＰＵ５５は、補正逓倍数を設定する。
【００９９】
１．まず、リアルタイム偏差検出部７５は、水平同期高周波クロック生成部２０から出力される源発クロック数をカウントすることで、ＢＤ信号の幅時間長を検出する。ここでは便宜上ＢＤｌ（ｎ）とする。ｎは面数を示す。そしてＣＰＵ５５は、ポリゴンミラーが複数回転する中で検出されたＢＤｌ（ｎ）に基づき、それらの平均をＢＤｌａｖｅとして算出し、装置偏差メモリ部６０に記憶しておく。このＢＤｌａｖｅは、例えば、画像形成装置起動時に事前に計測されていたり、或いは、工場において計測された値を理想値として事前に装置偏差メモリ部６０に記憶されているものとする。
【０１００】
２．ＣＰＵ５５は、そしてＢＤｌ（ｎ）のうち所定周期ごと検出される最大値の平均をＢＤlｍａｘとして求め装置偏差メモリ部６０に記憶しておく。なお、ＢＤlｍａｘの算出タイミングもＢＤｌａｖｅのそれと同様とする。そして、求められたＢＤｌａｖｅとＢＤlｍａｘとより、以下の式でＢＤｌ（ｎ）のサインカーブを正規化する為の係数を求める。
【０１０１】
ＢＤｒｅｇ＝１÷（ＢＤlｍａｘ−ＢＤｌａｖｅ）              ・・・（１）
３．また、装置偏差メモリ部６０には、予め図３Ｂ（ａ）に示されるＳｉｎ波が記憶されている。なお、後述のＢＤｌ（ｎ）と比較するために振幅を±１にして正規化されている。
【０１０２】
４．そして、（２）式の関係より（３）式が得られる。
【０１０３】
（ＢＤｌ（ｎ）−ＢＤａｖｅ）×ＢＤｒｅｇ＝ｙ＝ｓｉｎθ    ・・・（２）
θ＝ｓｉｎ−１（（ＢＤｌ（ｎ）−ＢＤａｖｅ）×ＢＤｒｅｇ）・・・（３）
５．一方、図４（ｂ）のＢＤ信号の幅時間長の変化を記録しておき、その変化量をΔＢＤｌ（ｎ）とする。
【０１０４】
図３Ｂ（ｂ）に示すように、走査１ラインの長さの伸張は、図４（ｂ）に示すＢＤ信号幅（パルス時間幅（源発クロック数））に表れる。ＢＤ信号の元となるビームを検出する受光素子の素子幅（具体的には５ｍｍ角チップで受光する素子幅）と１ラインの走査長は伴に変化する長さではない。つまり、走査速度偏差量が同様な比率でＢＤ信号幅となって表れる。つまり、図５に示されるＳｉｎ波に近似できるポリゴン回転速度ムラ（動的偏差特性）と同様の変動が、ＢＤ信号の幅に表れている。よって、ＢＤ信号幅の量変化の遷移具合からポリゴン回転速度ムラの位相を特定することができ、また、ポリゴン回転速度がそのライン長において、どのように変化していくかをリアルタイムに予測できる。
【０１０５】
６．そして、以下の演算によりＣＰＵ５５はリアルタイムにθを求める。
【０１０６】
・ΔＢＤｌ（ｎ）＞０であれば（３）式から得られる位相のうち（−１／２）π＜θ＜（１／２）πの範囲の値をθとする。
【０１０７】
・ΔＢＤｌ（ｎ）＝０、且つΔＢＤｌ（ｎ−１）＞０であれば（３）式から得られるθ＝（１／２）πとする。
【０１０８】
・ΔＢＤｌ（ｎ）＝０、且つΔＢＤｌ（ｎ−１）＜０であれば（３）式から得られるθ＝（−１／２）πとする。
【０１０９】
ΔＢＤｌ（ｎ）＜０であれば（３）式から得られる位相のうち（１／２）π＜θ＜（−３／２）πの範囲の値をθとする。
【０１１０】
７．また、θの区分を所定間隔で各区間に区切り、その各区間に対して予め、逓倍数の配列を割り当てた配列テーブルを、装置偏差メモリ部６０は事前に記憶している。
【０１１１】
８．ＣＰＵ５５は、配列テーブルを装置偏差メモリ部６０より読込み、５．の演算で求めたθを、配列テーブルに照らし合わせる。そして、θがどの区間に含まれるかを特定し、それに対して割り当てられた逓倍数の配列値を読込み、１ライン分の形成画素ドットの位置を補正する補正データを生成する。更にＣＰＵ５５は、この生成した配列値を補正データとして、クロックレート指示ＦＩＦＯメモリ部５０に形成画素ドット毎に蓄積する。その結果が図３Ｂ（ｃ）に示されている。
【０１１２】
また、ＢＤ信号のパルス幅時間量の変化から、ポリゴン回転速度の変化具合を推察するためのサンプリング時間は、プリント動作を開始するための予備動作として、プリンタ本体はポリゴン回転を指示して設定走査速度まで立ち上げる。そして、ポリゴン回転速度が設定値まで到達する事でスキャナレディ信号を発し、光走査速度が一定値範囲でロックされた事を示す。後は給紙され、画像形成に動作を開始し、所定枚数プリントしたら停止するのである。このスキャナレディ信号を発してから、画像形成開始までに要する時間は最低でも数秒ある。この数秒の時間は、ＢＤ信号（１ラインあたりの所要時間）にとって数千発相当であるため、ポリゴン回転速度変化具合をサンプリングし、演算し、確認する制御を実行させるには十分な時間となっている。よって問題なくＢＤ信号幅の量変化の遷移具合からポリゴン回転速度周期がそのライン長にとってどのように変化していくかが推察する事ができるのである。
【０１１３】
（第１実施形態の効果）
以上、述べてきたように、図２に示された回路により、源発クロックを起動させるので、水平同期信号と画像クロックとの同期取り時の量子化誤差量を減少させることができる。
【０１１４】
また、前記量子化誤差量を減少させた上で、リアルタイム偏差検出部７５により検出されるＢＤ信号幅に応じて、画像クロックを生成する為の逓倍数が設定され、より正確にライン間の同期ズレを解消し、良好な画像形成が可能になる。
【０１１５】
（第２実施形態）
第２実施形態では、まず、図２で述べた水平同期高周波クロック生成部２０の構成例におけるデジタルゲート回路の伝達遅延を利用したＤＤＬ回路で構成される伝達遅延方式発振回路２１の動作を図６で詳しく説明する。そして、次に本実施形態での特徴である源発クロックの周波数安定化補正手段について図７を用いて説明する。
【０１１６】
また、図６は、本実施形態における源発クロックの周波数安定化補正手段を容易に説明するためのＤＤＬ回路特性を説明する、動作タイミングを例示的に示す図である。
【０１１７】
図６（ａ）は、ライン領域指示部１０から出力されるビデオ信号の許容範囲を示すビデオイネーブル信号に基づき、源発クロック生成する水平同期高周波クロック生成部２０の中の伝達遅延方式発振回路２１との具体的回路例を示すものである。なお、ビデオイネーブル信号は、図６（ｂ）において、Ｖｉｄｅｏ−Ｅｎａｂｌｅと表現されている。
【０１１８】
図６（ｂ）に示す如く、ビデオイネーブル信号がイネーブル（図中のＶｉｄｅｏ−Ｅｎａｂｌｅがハイレベルになっている領域）に変化すると、伝達遅延方式発振回路２１はマルチバイブレータ発振をＢＤ信号の前縁に同期して発振を開始する。また、ビデオイネーブル信号がディセーブル（図中のＶｉｄｅｏ−Ｅｎａｂｌｅがロウレベルになっている領域）に変化すると、伝達遅延方式発振回路２１の発振動作は停止する。この発振周波数は、図６（ａ）に示すようにＮＡＮＤゲート回路の有する信号伝達所要時間である伝達遅延ａと、ＯＲゲート回路の有する信号伝達所要時間である伝達遅延ｂとの信号伝達の繰返しで、図６（ｃ）に示す如く発振生成されるものである。この伝達遅延時間は、既に公知であるため、特に図示しないが、ゲート回路を構成する回路形態やＩＣを構成する基本トランジスタへの印加電圧量や浮遊容量により決定されるものである。尚、伝達遅延時間には熱的要因もあるが、本装置走査光学系の場合の各ライン間の相対的位置ズレの影響についてのものであって、１ライン中の極少ない走査時間と熱的変動とではその時間差スケールが違いすぎて熱の影響は問題にならないため説明は省略する。本実施形態は、図６（ａ）に示す回路構成で伝達遅延方式発振回路２１が構成されている。この伝達遅延方式発振回路２１に供給する供給電源電圧に応じて発振出力される源発クロックの周波数が決定される仕組みにより、図６（ｃ）に示す如く、伝達遅延ａと伝達遅延ｂとでマルチバイブレータ発振を繰り返す事になるのである。
【０１１９】
次に、源発クロックの周波数安定化補正手段について図７を用いて説明する。図７は、前述した水平同期高周波クロック生成部２０の別形態である構成例を示す図であり、基本的には図２（ａ）で示す一般的なデジタルマルチバイブレータ回路を用いている。
【０１２０】
水平同期高周波クロック生成部２０は、前述した伝達遅延方式発振回路２１と周波数安定化補正回路２２で構成されるものである。上述した如く、伝達遅延方式発振回路２１から出力される源発クロックの周波数をリアルタイムで検知して、伝達遅延方式発振回路２１への供給電源電圧をアナログ的に補正制御することを目的としている。この目的を達成するためには、図７に示される周波数安定化補正回路２２に限定されるものではない。つまり、周波数電圧変換回路２３により、伝達遅延方式発振回路２１から出力される源発クロック周波数の一周期時間は電圧値に変換される。電圧比較器２４は、予め決定している源発クロックの設定周波数値相当の基準電圧値と変換された電圧とをリアルタイムに比較する。なお、基準電圧値は、本実施形態では特に述べないが、ＣＰＵ５５にて設定可能であって、装置の環境や状態に応じて、或いは、形成画像の補正等により、ＣＰＵ５５が補正制御可能なように構成されているものである。
【０１２１】
電圧比較器２４は、源発クロック周波数が高いか、低いかをデジタルに判断して、一段階毎にアナログ電圧値で供給電源発生器２６に出力する。その結果、供給電源発生器２６は、伝達遅延方式発振回路２１に所望の電圧値を供給する。本実施形態でいう、周波数安定化補正回路２２は、設定周波数値にダイレクトで一気に補正をかけるのではなく、検出した時点で設定周波数値より高いか、低いかを判定する。そしてその判定により、供給電圧値を予め設定した所望の値を１ステップとして、電圧値を変化させ続ける、所謂、収束補正制御を実施している。その事で、源発クロックの急激な周波数変化を抑制し、源発クロックの数百倍〜数十倍の画像クロック変動を徐々に和らげ、形成画像の位置補正が人間の目で見て気が付きにくいようにすることを目的とした補正制御なのである。
【０１２２】
（第２実施形態の効果）
以上のように、本実施形態で示す伝達遅延方式発振回路２１と周波数安定化補正回路２２で水平同期高周波クロック生成部２０を構成すれば、ＤＬＬ回路の源発クロックの周波数を所望の値を選別する（微調整）と言う課題は解決できる。そして、発振クロック周波数値を装置の出荷時調整する事無く、自動的に一律の工程で扱えるようになるのである。
【０１２３】
その結果、ＣＰＵ５５で極微調整可能な、安定した周波数値を有する源発クロックが水平同期高周波クロック生成部２０から任意逓倍数分周部３０に出力される。そして、任意逓倍数分周部３０から出力される画像クロックは、補正データを反映したものであり、かかる画像クロックに基づき画像形成を実行することにより、ライン間の同期ズレを解消し、良好な画像形成が可能になる。
【図面の簡単な説明】
【０１２４】
【図１】実施形態にかかる画像形成装置の機能構成を示すブロック図である。
【図２】水平同期高周波クロック生成部２０の構成例を示す図である。
【図３Ａ】画素ドットを形成する補正制御のタイミングを例示的に示す図である。
【図３Ｂ】ライン画像を形成する補正制御のタイミングを例示的に示す図である。
【図４】第１実施形態における動的偏差特性の補正を説明する図である。
【図５】第１実施形態における動的偏差特性の補正を説明する図である。
【図６】水平同期高周波クロック生成部２０の動作を説明する図である。
【図７】第２実施形態における水平同期高周波クロック生成部の構成例を示す図である。
【図８】本発明の実施形態に係る画像形成装置の概略的な構成を例示的に示す図である。
【符号の説明】
【０１２５】
１０    ライン領域指示部
２０    水平同期高周波クロック生成部
３０    任意逓倍数分周部
３５    分周整数値情報格納部
４０    ライン経過位置認知カウンタ部
５５    ＣＰＵ
７０    偏差変換部
７６    画像形成部
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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