(57)【要約】【課題】本発明は、トランジスタ回路（circuitry）とフォトダイオードの新たな集積を実現できるイメージセンサ及びその製造方法を提供するためのものである。【解決手段】本発明によるイメージセンサは、下部配線を含むＣＭＯＳ回路（circuitry）が形成された基板、上記基板の上に分離されて形成された第１配線及び第２配線、上記第１配線の側面に形成された第１導電型伝導層、上記第２配線の側面に形成された第２導電型伝導層、及び上記第１導電型伝導層と上記第２導電型伝導層との間に形成された真性層（intrinsic layer）を含むことを特徴とする。【選択図】図１
2008227450.tif 000002
【特許請求の範囲】
【請求項１】
下部配線を含むＣＭＯＳ回路が形成された基板と、
前記基板の上に分離されて形成された第１配線及び第２配線と、
前記第１配線の側面に形成された第１導電型伝導層と、
前記第２配線の側面に形成された第２導電型伝導層と、
前記第１導電型伝導層と前記第２導電型伝導層との間に形成された真性層と
を含むことを特徴とするイメージセンサ。
【請求項２】
前記第１導電型伝導層は、前記第１配線の一側面に形成されたことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記第１導電型伝導層は、前記第１配線の両側面に形成されたことを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記第２導電型伝導層は、前記第２配線の一側面に形成されたことを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記第２導電型伝導層は、前記第２配線の両側面に形成されたことを特徴とする請求項１に記載のイメージセンサ。
【請求項６】
下部配線を含むＣＭＯＳ回路を基板の上に形成する段階と、
前記基板の上に第１配線を形成する段階と、
前記第１配線の側面に第１導電型伝導層を形成する段階と、
前記第１導電型伝導層を含む基板の上に真性層を形成する段階と、
前記真性層にトレンチを形成する段階と、
前記真性層に形成したトレンチの側面に第２導電型伝導層を形成する段階と、
前記トレンチ内の第２導電型伝導層の上に第２配線を形成する段階と、
を含むことを特徴とするイメージセンサの製造方法。
【請求項７】
前記第１配線の側面に第１導電型伝導層を形成する段階は、
前記第１配線を含む基板の全面に第１導電型伝導層を形成する段階と、
前記第１導電型伝導層をエッチバックして前記第１配線の両側に第１導電型伝導層を形成する段階と、
を含むことを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項８】
下部配線を含むＣＭＯＳ回路を基板の上に形成する段階と、
前記下部配線と対応する第１配線及び第２配線を前記基板の上に形成する段階と、
前記第１配線の側面に第１導電型伝導層を形成する段階と、
前記第２配線の側面に第２導電型伝導層を形成する段階と、
前記第１導電型伝導層と前記第２導電型伝導層とを含む基板の上に真性層形成する段階と、
を含むことを特徴とするイメージセンサの製造方法。
【請求項９】
前記第１配線の側面に第１導電型伝導層を形成する段階は、
前記第１配線を露出するように前記第２配線の上に第１感光膜パターンを形成する段階と、
前記露出した第１配線の上に第１導電型伝導層を形成する段階と、
前記第１導電型伝導層をエッチバックして前記第１配線の両側に第１導電型伝導層を形成する段階と、
を含むことを特徴とする請求項８に記載のイメージセンサの製造方法。
【請求項１０】
前記第２配線の側面に第２導電型伝導層を形成する段階は、
前記第１感光膜パターンを除去する段階と、
前記第２配線を露出するように前記第１配線の上に第２感光膜パターンを形成する段階と、
前記露出した第２配線の上に第２導電型伝導層を形成する段階と、
前記第２導電型伝導層をエッチバックして前記第２配線の両側に第２導電型伝導層を形成する段階と、
を含むことを特徴とする請求項９に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、イメージセンサ（Image sensor）は、光学的映像（optical image）を電気的信号に変換させる半導体素子であって、電荷結合素子（charge coupled device：ＣＣＤ）イメージセンサとＣＭＯＳ（Complementary Metal Oxide Silicon）イメージセンサ（Image sensor）（ＣＩＳ）とに大別される。
【０００３】
ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることによって、スイッチング方式により各単位画素の電気的信号を順次に検出して映像を具現する。
【０００４】
従来技術によるＣＭＯＳイメージセンサは、光信号を受けて電気信号に変えるフォトダイオード（Photo Diode）領域（図示せず）と、この電気信号を処理するトランジスタ領域（図示せず）とに区分することができる。
【０００５】
ところが、従来技術によるＣＭＯＳイメージセンサは、フォトダイオードがトランジスタと水平に配置され、フォトダイオードがトランジスタ回路と同じ位置に製造される。
【０００６】
勿論、従来技術によるＣＭＯＳイメージセンサによりＣＣＤイメージセンサの短所が解決されることはされたが、従来技術によるＣＭＯＳイメージセンサには相変わらず問題点がある。
【０００７】
即ち、従来技術によるＣＭＯＳイメージセンサによれば、フォトダイオードとトランジスタが基板の上に相互水平に隣接して製造される。これによって、フォトダイオードのための追加的な領域が要求され、これによって、フィルファクター（fill factor）領域を減少させ、またレゾリューション（Resolution）の可能性を制限する問題がある。
【０００８】
また、従来技術によるＣＭＯＳイメージセンサによれば、フォトダイオードとトランジスタを同時に製造する工程に対する最適化を達成する点が非常に困難な問題がある。即ち、迅速なトランジスタ工程では、小さな面抵抗（low sheet resistance）のために、シャロージャンクション（shallow junction）が要求されるか、フォトダイオードにはこのようなシャロージャンクション（shallow junction）が適切でないことがある。
【０００９】
また、従来技術によるＣＭＯＳイメージセンサによれば、追加的なオンチップ（on-chip）機能がイメージセンサに付加しようとすれば、単位画素の大きさがイメージセンサの感度（sensitivity）を維持するために増加されるか、またはフォトダイオードのための面積がピクセルサイズを維持するために減少されなければならない。しかし、ピクセルサイズが増加すれば、イメージセンサのレゾリューション（Resolution）が減少することになり、また、フォトダイオードの面積が減少すればイメージセンサの感度（sensitivity）が減少する問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、トランジスタ回路（circuitry）とフォトダイオードの新たな集積を実現できるイメージセンサ及びその製造方法を提供することにある。
【００１１】
また、本発明の他の目的は、レゾリューション（Resolution）と感度（sensitivity）が共に改善できるイメージセンサ及びその製造方法を提供することにある。
【００１２】
また、本発明の更に他の目的は、フォトダイオードがトランジスタ回路（circuitry）の上側に形成されながらフォトダイオード単位ピクセルの間の絶縁性を確保することができるイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明によるイメージセンサは、下部配線を含むＣＭＯＳ回路（circuitry）が形成された基板と、上記基板の上に分離されて形成された第１配線及び第２配線と、上記第１配線の側面に形成された第１導電型伝導層と、上記第２配線の側面に形成された第２導電型伝導層と、上記第１導電型伝導層と上記第２導電型伝導層との間に形成された真性層（intrinsic layer）とを含むことを特徴とする。
【００１４】
また、本発明によるイメージセンサの製造方法は、下部配線を含むＣＭＯＳ回路（circuitry）を基板の上に形成する段階と、上記基板の上に第１配線を形成する段階と、上記第１配線の側面に第１導電型伝導層を形成する段階と、上記第１導電型伝導層を含む基板の上に真性層（intrinsic layer）を形成する段階と、上記真性層にトレンチを形成する段階と、上記真性層トレンチの側面に第２導電型伝導層を形成する段階と、上記トレンチ内の第２導電型伝導層の上に第２配線を形成する段階とを含むことを特徴とする。
【００１５】
また、本発明によるイメージセンサの製造方法は、下部配線を含むＣＭＯＳ回路（circuitry）を基板の上に形成する段階と、上記下部配線と対応する第１配線及び第２配線を前記基板の上に形成する段階と、上記第１配線の側面に第１導電型伝導層を形成する段階と、上記第２配線の側面に第２導電型伝導層を形成する段階と、上記第１導電型伝導層、前記第２導電型伝導層を含む基板の上に真性層（intrinsic layer）を形成する段階とを含むことを特徴とする。
【発明の効果】
【００１６】
本発明によるイメージセンサ及びその製造方法によれば、フォトダイオードがトランジスタ回路（circuitry）の上側に位置することができる。
【００１７】
また、本発明によれば、フォトダイオードがトランジスタ回路（circuitry）の上側に位置することで、フィルファクター（fill factor）を１００％に近接させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明によるイメージセンサ及びその製造方法について、添付図面を参照しつつ説明する。
【００１９】
本発明の説明において、各層の“上／下（on/under）”に形成されることと記載される場合において、上／下（on/under）は直接（directly）または他の層を介して（indirectly）形成されるものを全て含む。
【００２０】
（第１実施形態）
図１は、第１実施形態によるイメージセンサの断面図である。
【００２１】
第１実施形態によるイメージセンサは、基板１１０の上に分離されて形成された第１配線１４０、及び第２配線１４５、第１配線１４０の側面に形成された第１導電型伝導層１５０、第２配線１４５の側面に形成された第２導電型伝導層１８０、及び第１導電型伝導層１５０と第２導電型伝導層１８０との間に形成された真性層（intrinsic layer）１７０とを含むことができる。
【００２２】
第１配線１４０及び第２配線１４５は、下部配線１２０と対応する位置に形成することができる。
【００２３】
第１導電型伝導層１５０は、第１配線１４０の一側面または両側面に形成することができる。第１導電型伝導層１５０が第１配線１４０の両側面に形成される場合には、第１配線１４０は、共通配線役割をすることができる。
【００２４】
第２導電型伝導層１８０も第２配線１４５の一側面または両側面に形成することができる。第２導電型伝導層１８０が第２配線１４５の両側面に形成される場合には、第２配線１４５は共通配線役割をすることができる。
【００２５】
第１実施形態によるイメージセンサによれば、フォトダイオードがトランジスタ回路（circuitry）の上側に位置することで、フィルファクター（fill factor）を１００％に近接させることができ、延いては、ピクセルサイズで、従来技術より高い感度（sensitivity）を実現することができる。
【００２６】
また、第１実施形態によれば、従来技術のようなレゾリューション（Resolution）のために、工程費用を低減することができ、各単位ピクセルは感度（sensitivity）の減少なしに一層複雑な回路（circuitry）を具現することができる。
【００２７】
また、第１実施形態により集積できる追加的なオンチップ回路（on-chip circuitry）は、イメージセンサのパフォーマンス（performance）を増加させ、延いては、素子の小型化及び製造費用を低減することができる。
【００２８】
また、第１実施形態によれば、フォトダイオードをトランジスタ回路（circuitry）の上側に形成するが、フォトダイオード単位ピクセルの間の絶縁性を確保することができる。
【００２９】
以下、図２乃至図６を参照して、第１実施形態によるイメージセンサの製造方法を説明する。
【００３０】
まず、図２のように、下部配線１２０を含むＣＭＯＳ回路（circuitry）（図示せず）を基板１１０の上に形成する。
【００３１】
次に、基板１１０の上にバリアメタル（図示せず）を形成することができる。バリアメタルは、タングステン、チタニウム、タンタリウム、またはこれらの窒化物などで形成することができる。勿論、バリアメタルは形成しなくてもよい。
【００３２】
次に、下部配線１２０の上に第１配線１４０を形成する。第１配線１４０は、下部配線１２０のうち、どれか１つと対応する位置に形成することができる。
【００３３】
第１配線１４０は、金属、合金、またはシリサイドを含んだ多様な伝導性物質で形成することができる。例えば、第１配線１４０は、アルミニウム、銅、コバルトなどで形成することができる。
【００３４】
次に、図２及び図３に示すように、第１配線１４０の側面に第１導電型伝導層１５０を形成する工程について説明する。
【００３５】
まず、図２のように、第１配線１４０を含む基板１１０の全面に第１導電型伝導層１５０を形成する。
【００３６】
第１導電型伝導層１５０は、本実施形態で例示するＰＩＮダイオードのＮ層の役割をすることができる。即ち、第１導電型伝導層１５０は、Ｎタイプ導電型伝導層とすることができるが、これに限定されるのではない。
【００３７】
第１導電型伝導層１５０は、Ｎドーピングされた非晶質シリコン（n-doped amorphous silicon）を用いて形成することができるが、これに限定されるのではない。
【００３８】
即ち、第１導電型伝導層１５０は、非晶質シリコンに、ゲルマニウム、炭素、窒素、または、酸素などを添加して、ａ−Ｓｉ：Ｈ、ａ−ＳｉＧｅ：Ｈ、ａ−ＳｉＣ、ａ−ＳｉＨ：Ｈ ａ−ＳｉＯ：Ｈなどで形成することができる。
【００３９】
第１導電型伝導層１５０は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどにより形成することができる。例えば、第１導電型伝導層１５０は、シランガス（ＳｉＨ４）にＰＨ３、Ｐ２Ｈ５などを混合して、ＰＥＣＶＤにより非晶質シリコンとして形成することができる。
【００４０】
そして、図３のように、第１導電型伝導層１５０をエッチバックして、第１配線１４０の両側に第１導電型伝導層１５０を形成する。
【００４１】
次に、図４のように、第１導電型伝導層１５０を含む基板１１０の上に真性層（intrinsic layer）１７０を形成し、トレンチ１７２を形成する。
【００４２】
ここで、真性層１７０は、本実施形態で例示するＰＩＮダイオードのＩ層の役割をすることができる。
【００４３】
真性層１７０は、非晶質シリコン（n-doped amorphous silicon）を用いて形成することができる。真性層１７０は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどにより形成することができる。例えば、真性層１７０は、シランガス（ＳｉＨ４）などを利用してＰＥＣＶＤにより非晶質シリコンで形成することができる。
【００４４】
真性層１７０を形成した後、第２配線１４５を形成する位置にトレンチ１７２を形成する。
【００４５】
次に、図５のように、真性層１７０のトレンチ１７２の側面及び基板１１０の全面に第２導電型伝導層１８０を形成する。第２導電型伝導層１８０は、トレンチ１７２の一側面または両側面に形成することができる。
【００４６】
第２導電型伝導層１８０は、実施形態で例示するＰＩＮダイオードのＰ層の役割をすることができる。即ち、第２導電型伝導層１８０は、Ｐタイプ導電型伝導層とすることができるが、これに限定されるのではない。
【００４７】
例えば、第２導電型伝導層１８０は、Ｐドーピングされた非晶質シリコン（p-doped amorphous silicon）を用いて形成することができるが、これに限定されるのではない。
【００４８】
第２導電型伝導層１８０は、化学気相蒸着（ＣＶＤ）、特に、ＰＥＣＶＤなどにより形成することができる。例えば、第２導電型伝導層１８０は、シランガス（ＳｉＨ４）にボロンなどを混合してＰＥＣＶＤにより、非晶質シリコンとして形成することができる。
【００４９】
次に、図６のように、第２導電型伝導層１８０を形成した基板１１０を平坦化して第１配線１４０を露出させ、第２配線１４５の側面に第２導電型伝導層１８０が形成されるようにする。本工程の基板１１０の平坦化方法は、エッチングまたは化学機械的研磨（ＣＭＰ）などによることができる。
【００５０】
第１実施形態によれば、フォトダイオードがトランジスタ回路（circuitry）の上側に形成されるものであるが、フォトダイオードの単位ピクセルの間の絶縁性を確保することができる。
【００５１】
また、第１実施形態によれば、従来技術と異なり、フォトダイオードがトランジスタ回路（circuitry）の上側に形成される。また、フォトダイオードが水平形態で構造化されることで、透明電極のような上部配線工程を省略することができる。従って、半導体工程の一般工程により、実施形態によるイメージセンサを製造することができ、また透明電極を形成するための設備を別途に必要とせずに、イメージセンサを製造することができる。
【００５２】
（第２実施形態）
図７乃至図１１は、第２実施形態によるイメージセンサの製造方法を説明する工程断面図である。
【００５３】
第２実施形態は、上記第１実施形態とは異なり、真性層１７０に対するエッチング工程などを最少化して、フォトダイオード内のディフェクト発生を防止するものである。
【００５４】
一方、第２実施形態は、上記第１実施形態と重複する技術的な部分は、共通とすることができる。従って以下、第２実施形態について、第１実施形態と異なる部分を中心に説明する。
【００５５】
まず、図７のように、下部配線１２０を含むＣＭＯＳ回路（circuitry）（図示せず）を基板１１０の上に形成する。
【００５６】
次に、下部配線１２０と対応する第１配線１４０及び第２配線１４５を基板１１０の上に形成する。
【００５７】
次に、図８のように、第１配線１４０の側面に第１導電型伝導層１５０を形成する。
【００５８】
まず、第１配線１４０を露出するように第２配線１４５の上に第１感光膜パターン１５２を形成する。
【００５９】
そして、上記露出した第１配線１４０の上に第１導電型伝導層１５０を形成する。
【００６０】
そして、第１導電型伝導層１５０をエッチバックして第１配線１４０の両側に第１導電型伝導層１５０を形成することができる。
【００６１】
次に、図９のように、第２配線１４５の側面に第２導電型伝導層１８０を形成する。
【００６２】
これは、第１感光膜パターン１５２を除去した後、第２配線１４５を露出するように、第１配線１４０の上に第２感光膜パターン１５４を形成する。
【００６３】
そして、上記露出した第２配線１４５の上に第２導電型伝導層１８０を形成する。
【００６４】
次に、図１０のように、第２導電型伝導層１８０をエッチバックして第２配線１４５の両側に第２導電型伝導層１８０を形成する。その後、第２感光膜パターン１５４を除去する。
【００６５】
次に、図１１のように、第１導電型伝導層１５０、第２導電型伝導層１８０を含む基板１１０の上に真性層（intrinsic layer）１７０を形成する。
【００６６】
また、第２実施形態は、真性層１７０に対するエッチング工程などを最少化して、フォトダイオード内のディフェクトの発生を防止することができる。
【００６７】
本発明によれば、同じピクセルサイズで、従来技術より高い感度（sensitivity）を提供することができる。
【００６８】
また、本発明によれば、同じレゾリューション（Resolution）のための工程費用を従来技術より低減することができる。
【００６９】
また、本発明によれば、各単位ピクセルは、感度（sensitivity）の減少なしに、より複雑な回路（circuitry）を具現することができる。
【００７０】
また、実施形態により集積できる追加的なオンチップ回路（on-chipcir cuitry）は、イメージセンサのパフォーマンス（performance）を増加させて、延いては、素子の小型化及び製造費用の低減を獲得することができる。
【００７１】
また、本発明によれば、フォトダイオードがトランジスタ回路（circuitry）の上側に形成されながらフォトダイオード単位ピクセルの間の絶縁性を確保することができる。
【図面の簡単な説明】
【００７２】
【図１】第１実施形態によるイメージセンサの断面図である。
【図２】第１実施形態によるイメージセンサの製造方法の工程断面図である。
【図３】第１実施形態によるイメージセンサの製造方法の工程断面図である。
【図４】第１実施形態によるイメージセンサの製造方法の工程断面図である。
【図５】第１実施形態によるイメージセンサの製造方法の工程断面図である。
【図６】第１実施形態によるイメージセンサの製造方法の工程断面図である。
【図７】第２実施形態によるイメージセンサの製造方法の工程断面図である。
【図８】第２実施形態によるイメージセンサの製造方法の工程断面図である。
【図９】第２実施形態によるイメージセンサの製造方法の工程断面図である。
【図１０】第２実施形態によるイメージセンサの製造方法の工程断面図である。
【図１１】第２実施形態によるイメージセンサの製造方法の工程断面図である。
【符号の説明】
【００７３】
１１０・・基板、１２０・・下部配線、１４０・・第１配線、１４５・・第２配線、１５０・・第１導電型伝導層、１７０・・真性層、１８０・・第２導電型伝導層。
【図１】
2008227450.tif 000003
【図２】
2008227450.tif 000004
【図３】
2008227450.tif 000005
【図４】
2008227450.tif 000006
【図５】
2008227450.tif 000007
【図６】
2008227450.tif 000008
【図７】
2008227450.tif 000009
【図８】
2008227450.tif 000010
【図９】
2008227450.tif 000011
【図１０】
2008227450.tif 000012
【図１１】
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