(57)【要約】【課題】半導体チップのパッドへの配線作業が容易であり、かつ、当該配線作業による信頼性を向上させることができる。【解決手段】入出力信号用Ｉ／Ｏセル１１０ｃは、半導体チップ１０４内の回路にデータや信号の入出力をさせる。また、ＶＤＤ用Ｉ／Ｏセル１１０ａ及び第１の専用Ｉ／Ｏセル１２０は、半導体チップ１０４内に載せられた回路に電源を供給する。また、ＧＮＤ用Ｉ／Ｏセル１１０ｂ及び第１の専用Ｉ／Ｏセル１２２は、半導体チップ１０４内の回路にグラウンドを接続する。また、第２の専用Ｉ／Ｏセル１３０は、第１の専用Ｉ／Ｏセル１２０のパッド１２０ｂから金線１１４及びパッド１３０ａを介し電源が供給される。同様に、第２の専用Ｉ／Ｏセル１３２は、第１の専用Ｉ／Ｏセル１２０のパッド１２０ａから金線１１４及びパッド１３２ａを介し電源が供給される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体回路パターンの入出力端であり、外部接続端子との接続用である外部配線用パッドが設けられたセルの数を、必要に応じて所望の数に設定可能な半導体チップと、
部品仕様上、段階的に前記外部接続端子数が決められており、前記内部配線用パッドが設けられた前記半導体チップを樹脂封止するための半導体チップ用パッケージと、
前記セルの一部に対して、既設の外部配線用パッドとは別に当該半導体チップの外郭よりも内側の領域内での配線の端末接続用として設けられ、当該配線の端末の数に応じて設けられた内部配線用パッドと、
を有する半導体装置。
【請求項２】
前記内部配線用パッドが設けられたセルは、電源又はグラウンドとして用いられることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記セルは、前記内部配線用パッドのみが設けられたセルと、前記外部配線用パッドのみが設けられたセルと、前記内部配線用パッド及び前記外部配線用パッドが設けられたセルとの少なくとも２以上の組み合わせで構成されていることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記内部配線用パッドが設けられたセル同士で導通配線することを特徴とする請求項１乃至請求項３の何れか１項記載の半導体装置。
【請求項５】
前記内部配線用パッド間が導通配線された複数のセルが、それぞれ異なる電源電圧を前記半導体チップの内部回路に供給する場合、少なくとも１つのセルには電源電圧を制御する電圧制御用レギュレータが内蔵されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体回路パターンの入出力端であり、外部接続端子との接続用である外部配線用パッドが設けられたセルの数を設定し、半導体チップを製造する半導体チップ製造工程と、
前記セルの一部に対して、既設の外部配線用パッドとは別に当該半導体チップの外郭よりも内側の領域内での配線の端末接続用として設けられ、当該配線の端末の数に応じて設けられた内部配線用パッドを形成する内部配線用パッド形成工程と、
前記外部配線用パッドの数に基づいて、部品仕様上、段階的に前記外部接続端子数が決められた半導体チップ用パッケージを選択し、選択した半導体パッケージに前記半導体チップを樹脂封止する半導体チップ用パッケージ製造工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、ＬＳＩの性能が高速化、高機能化されるに伴い、パッケージも小型化、軽量化、低コスト化が要求され、大きさ、材料、外部接続端子が異なる多種のパッケージが用意されている。パッケージを選択する際、パッケージのピン数の決定は、商品の大きさ、重量、機能、コストを決める上でも重要である。
【０００３】
例えば、半導体チップのＩ／Ｏセルの数よりも外部接続端子の数が多い半導体チップ用パッケージを選択する。Ｉ／Ｏセルとは、半導体チップにおいて、入出力用のパッドが形成されたチップパターンを形成するパターンデータの単位である。また、電源用外部接続端子及びグラウンド用外部接続端子の数を仮決めする。次に、信号用外部接続端子の数に対し、同時スイッチングノイズ対策のために必要な電源用外部接続端子及びグラウンド用外部接続端子の数を仮決めする。次に、パッケージの外部接続端子の数と、半導体チップの入出力信号用Ｉ／Ｏセル、電源用Ｉ／Ｏセル、及びグラウンド用Ｉ／Ｏセルの数の総和とを比較する。その結果、パッケージの外部接続端子の数が不足していたら、よりピン数の多いパッケージを選択する。次に、配置が決定された半導体チップの入出力信号用Ｉ／Ｏセルに対し、電源用Ｉ／Ｏセル及びグラウンド用Ｉ／Ｏセルの挿入位置を仮決定する。そこで、各入出力信号用Ｉ／Ｏセルに対し、同時スイッチングノイズのチェックを行い、同時スイッチングノイズ発生の有無の判定を行う。同時スイッチングノイズが発生しない場合は、ピン数を決定する。また、同時スイッチングノイズが発生する場合は、同時スイッチングノイズが発生しないように電源用Ｉ／Ｏセル及びグラウンド用Ｉ／Ｏセルの配置で調整する。電源用Ｉ／Ｏセル及びグラウンド用Ｉ／Ｏセルの配置を調整後、再び同時スイッチングノイズのチェックを行う。同時スイッチングノイズが発生する場合、電源用Ｉ／Ｏセル及びグラウンド用Ｉ／Ｏセルの数の仮決定を始めからやり返す。また、同時スイッチングノイズが発生しない場合は、パッケージの外部接続端子の数を決定する。
【０００４】
ところで、半導体チップにおいて、同じ電圧の電源供給する電源用Ｉ／Ｏセル上のパッド同士をループ状に配置し、金線等の導線により配線する。また、グラウンド用Ｉ／Ｏセルについても同様に配置・配線することが提案されている（特許文献１参照）。
【特許文献１】特開２００６−１２８３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＬＳＩの回路規模が大きくなることにより、電源及びグラウンドの必要な外部接続端子の数は、増加傾向にある。さらに、ＬＳＩの高速化により、同時スイッチングノイズの影響が顕著となり、データ信号より多くの電源及びグラウンドの外部接続端子の数が必要となる。例えば、クロック信号やリセット信号は、隣接する外部接続端子の信号が同時に変化すると、同時スイッチングノイズが生じ、誤動作を起こしやすい。従って、隣接した外部接続端子に電源及びグラウンドの外部接続端子を挿入し、同時スイッチングノイズの影響を抑制している。このため、当初予定のパッケージの外部接続端子の数では不足する事態に陥る事が多い。さらに、同時スイッチングノイズの影響が大きくなれば、挿入位置を調整しても同時スイッチングノイズが消えず、１つ上の大きいパッケージサイズを選択せざるを得ないためコストアップする。
【０００６】
上述の問題を解決するため、電源用Ｉ／Ｏセル及びグラウンド用Ｉ／Ｏセルを各々ループ状に配置・配線したが、同一パッドに２本以上の金線等の導線により配線することになる。そのため、２本以上の金線で配線する点が同一のパッドに重なり、２番目以降、配線しづらくなる。従って、正確に金線等の導線により配線することができずに半導体装置の信頼性が低下する。
【０００７】
そこで、本願発明は上記事実を考慮し、半導体チップのパッドへの配線作業が容易であり、かつ、当該配線作業による信頼性を向上させることができる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、半導体回路パターンの入出力端であり、外部接続端子との接続用である外部配線用パッドが設けられたセルの数を、必要に応じて所望の数に設定可能な半導体チップと、部品仕様上、段階的に前記外部接続端子数が決められており、前記内部配線用パッドが設けられた前記半導体チップを樹脂封止するための半導体チップ用パッケージと、前記セルの一部に対して、既設の外部配線用パッドとは別に当該半導体チップの外郭よりも内側の領域内での配線の端末接続用として設けられ、当該配線の端末の数に応じて設けられた内部配線用パッドと、を有している。
【０００９】
請求項１に記載の発明によれば、半導体チップは、外部接続端子との接続用である外部配線用パッドが設けられている。さらに、半導体回路パターンの入出力端であるセルの数を、必要に応じて所望の数に設定可能でもある。言い換えれば、設計段階で決めたセルの数に対して検証により、例えばノイズ対策用として、セルを増やすことが可能である。このとき、セルが増えれば、外部接続端子も増やさなければならないが、半導体チップ用パッケージは、段階的に外部接続端子が定められており、セルが１つ多くなるだけで半導体用パッケージのサイズを上げなければならない事態があり得る。そこで、半導体チップの外郭よりも内側の領域内での配線の端末接続用として内部配線用パッドを設けた。さらに、当該配線の端末に応じて設けている（すなわち１対１の関係）。
【００１０】
従って、半導体チップを外部接続端子へ配線することなく半導体チップの外郭よりも内側の領域内で配線するので半導体チップ用パッケージの外部接続端子の数を少なくできる。さらに、半導体チップの１つのパッド上で複数重ねて配線しないため接続し易くなるので、半導体装置の信頼性を向上させることもできる。
【００１１】
請求項２に記載の発明は、前記請求項１の発明において、前記内部配線用パッドが設けられたセルは、電源又はグラウンドとして用いられることを特徴としている。
【００１２】
請求項２に記載の発明によれば、前記内部配線用パッドが設けられた電源用とグラウンド用のＩ／Ｏセルとで入出力信号用のＩ／Ｏセルを挟んで配置させることにより、入出力信号用のＩ／Ｏセルのノイズを低減できる。
【００１３】
請求項３に記載の発明は、前記請求項１又は前記請求項２の発明において、前記セルは、前記内部配線用パッドのみが設けられたセルと、前記外部配線用パッドのみが設けられたセルと、前記内部配線用パッド及び前記外部配線用パッドが設けられたセルとの少なくとも２以上の組み合わせで構成されていることを特徴とする。
【００１４】
請求項３に記載の発明によれば、入出力信号用のＩ／Ｏセルのノイズを低減し、半導体チップ用パッケージの外部接続端子の数をより一層少なくできる。
【００１５】
請求項４に記載の発明は、請求項１乃至請求項３の何れか１項記載の発明において前記内部配線用パッドが設けられたセル同士で導通配線することを特徴としている。
【００１６】
請求項４に記載の発明によれば、半導体チップ用パッケージのリードに導線で配線せず、前記内部配線用パッド同士を導線で配線するので、半導体チップ用パッケージのピン数を変えずにすませることができる。
【００１７】
請求項５に記載の発明は、前記請求項４記載の発明において、前記内部配線用パッド間が導通配線された複数のセルが、それぞれ異なる電源電圧を前記半導体チップの内部回路に供給する場合、少なくとも１つのセルには電源電圧を制御する電圧制御用レギュレータが内蔵されていることを特徴としている。
【００１８】
請求項５に記載の発明によれば、前記内部配線用パッドが設けられ、電圧制御用レギュレータが内蔵されているＩ／Ｏセルは半導体チップに供給する電圧を変圧して供給することができる。
【００１９】
請求項６に記載の発明は、半導体回路パターンの入出力端であり、外部接続端子との接続用である外部配線用パッドが設けられたセルの数を設定し、半導体チップを製造する半導体チップ製造工程と、前記セルの一部に対して、既設の外部配線用パッドとは別に当該半導体チップの外郭よりも内側の領域内での配線の端末接続用として設けられ、当該配線の端末の数に応じて設けられた内部配線用パッドを形成する内部配線用パッド形成工程と、前記外部配線用パッドの数に基づいて、部品仕様上、段階的に前記外部接続端子数が決められた半導体チップ用パッケージを選択し、選択した半導体パッケージに前記半導体チップを樹脂封止する半導体チップ用パッケージ製造工程と、を有している。
【００２０】
請求項６に記載の発明によれば、半導体チップを外部接続端子へ配線することなく半導体チップの外郭よりも内側の領域内で配線するので半導体チップ用パッケージの外部接続端子の数を少なくできる。さらに、半導体チップの１つのパッド上で複数重ねて配線しないため接続し易くなるので、半導体装置の信頼性を向上させることもできる。
【発明の効果】
【００２１】
以上説明したように本願発明によれば、半導体用チップのパッドへの配線が容易であり、かつ、当該配線作業による半導体装置の信頼性を向上させることができるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００２２】
図１には、本実施の形態に係る半導体装置の全体構成が示されている。
【００２３】
半導体装置１００は、半導体用パッケージ１０２及び半導体チップ１０４で構成されている。半導体パッケージ１０２は、部品仕様上、段階的に外部接続端子の数が決められており、半導体チップ１０４を樹脂封止する。
【００２４】
半導体パッケージ１０２は、リード１０６及び図示していない外部接続端子を含んで構成されている。リード１０６は、半導体チップ１０４と金線１０８等の導線を用い配線するため、半導体パッケージ１０２内に形成された金属製のパッドである。外部接続端子は、インナーリードと１つとなって繋がっており、半導体パッケージ１０２外に形成された金属製の端子である。
【００２５】
半導体チップ１０４は、図示していない回路（例えば、アナログ系回路、デジタル系回路）及びＩ／Ｏセル１１０で構成されている。Ｉ／Ｏセル１１０とは、半導体回路パターンの入出力端であり、基本的に半導体チップ１０４の外郭側にパッド１１２が形成されている。
【００２６】
Ｉ／Ｏセル１１０は、電源用Ｉ／Ｏセル１１０ａ、グラウンド用Ｉ／Ｏセル１１０ｂ、及び入出力信号用Ｉ／Ｏセル１１０ｃで構成されている。さらに、Ｉ／Ｏセル１１０には、第１の専用Ｉ／Ｏセル１２０、１２２及び第２の専用Ｉ／Ｏセル１３０、１３２、１３４、１３６をも含んで構成されている。
【００２７】
詳細には、図１では、白抜きのＩ／Ｏセル１１０が入出力信号用Ｉ／Ｏセル１１０ｃである。また、格子状の線が入ったＩ／Ｏセル１１０が電源用Ｉ／Ｏセル１１０ａ及びグラウンド用Ｉ／Ｏセル１１０ｂである。また、図１では、斜線の入ったＩ／Ｏセルが、第１の専用Ｉ／Ｏセル１２０、１２２及び第２の専用Ｉ／Ｏセル１３０、１３２、１３４、１３６である。なお、電源用Ｉ／Ｏセル１１０ａはＶＤＤ用Ｉ／Ｏセル１１０ａ、グラウンド用Ｉ／Ｏセル１１０ｂはＧＮＤ用Ｉ／Ｏセル１１０ｂとも呼ぶ。さらに、入出力信号用Ｉ／Ｏセル１１０ｃは、ＶＤＤ用Ｉ／Ｏセル１１０ａ、ＧＮＤ用Ｉ／Ｏセル１１０ｂ、第１の専用Ｉ／Ｏセル１２０、１２２及び第２の専用Ｉ／Ｏセル１３０、１３２、１３４、１３６以外のＩ／Ｏセル１１０を全部Ｉ／Ｏセル１１０と呼ぶ。
【００２８】
ＶＤＤ用Ｉ／Ｏセル１１０ａ、ＧＮＤ用Ｉ／Ｏセル１１０ｂ、入出力信号用Ｉ／Ｏセル１１０ｃには外部接続端子との間の配線の端末接続用である外部配線用のパッド１１２が設けられている。
【００２９】
図２は本実施の形態に係る図１の半導体装置の第１の専用Ｉ／Ｏセルの詳細図であり、図１及び図２に示されているように、第１の専用Ｉ／Ｏセル１２０にもパッド１１２が設けられている。その上、第１の専用Ｉ／Ｏセル１２０には、パッド１１２とは別に半導体チップ１０４の外郭よりも内側の領域内での配線の端末接続用として内部配線用のパッド１２０ａ、１２０ｂが形成されている。加えて、第１の専用Ｉ／Ｏセル１２０の内部配線用のパッド１２０ａ、１２０ｂにより、配線の端末が共有しないように形成されている。同様に、第１の専用Ｉ／Ｏセル１２２（図１参照）にも、パッド１１２、パッド１２２ａ、及び１２２ｂが設けられ、パッド１２２ａ及び１２２ｂにより、配線の端末が共有しないように形成されている。
【００３０】
図３は本実施の形態に係る図１の半導体装置の第２の専用Ｉ／Ｏセルの詳細図であり、図１及び図２に第２の専用Ｉ／Ｏセル１３０の形状が示されている。第２の専用Ｉ／Ｏセル１３０には、半導体チップ１０４の外郭よりも内側の領域内での配線の端末接続用として内部配線用のパッド１３０ａが形成されている。第２の専用Ｉ／Ｏセル１３２、１３４、１３６（図１参照）も同様に、内部配線用のパッド１３２ａ、パッド１３４ａ、パッド１３６ａが形成されている。
【００３１】
図１に示されているように、ＶＤＤ用Ｉ／Ｏセル１１０ａ、及びＧＮＤ用Ｉ／Ｏセル１１０ｂのパッド１１２と、リード１０６とは、金線１０８で配線（ボンディング）されている。また、同様に、入出力信号用Ｉ／Ｏセル１１０ｃ、及び第１の専用Ｉ／Ｏセル１２０、１２２のパッド１１２と、リード１０６とは、金線１０８でボンディングされている。
【００３２】
また、第１の専用Ｉ／Ｏセル１２０のパッド１２０ａと、第２の専用Ｉ／Ｏセル１３２のパッド１３２ａとは金線１１４でボンディングされている。同様に、第１の専用Ｉ／Ｏセル１２０のパッド１２０ｂと、第２の専用Ｉ／Ｏセル１３０のパッド１３０ａとは金線１１４でボンディングされている（図１及び図２参照）。
【００３３】
また、第１の専用Ｉ／Ｏセル１２２のパッド１２２ａと、第２の専用Ｉ／Ｏセル１３６のパッド１３６ａとは金線１１４でボンディングされている。同様に、第１の専用Ｉ／Ｏセル１２２のパッド１２２ｂと、第２の専用Ｉ／Ｏセル１３４のパッド１３４ａとは金線１１４でボンディングされている（図１及び図２参照）。
【００３４】
以下、本実施の形態の作用を説明する。
【００３５】
図４には、本実施の形態に係る半導体装置を製造するための方法についてのフローチャートが示されている。
【００３６】
ステップ４００では、半導体チップ用パッケージ１０２の選択を行う。詳細には、半導体チップ１０４をモールドする際に、パッケージングする形状を使用用途に合わせて選択する。使用用途や使用する機器の形状に合わせた形状、及び外部接続端子の数によってパッケージの種類が多く存在する。半導体チップ用パッケージ１０２の選択が終わればステップ４０２へ進む。
【００３７】
ステップ４０２では、入出力信号用Ｉ／Ｏセル１１０の数の仮決めをする。半導体チップ１０４を設計する際に、使用用途によって、どれだけの数の入出力信号用Ｉ／Ｏセル１１０が必要かを仮決めする。入出力信号用Ｉ／Ｏセル１１０の必要な数の仮決めが終了すれば、ステップ４０４へ進む。
【００３８】
ステップ４０４では、ＶＤＤ用Ｉ／Ｏセル１１０ａ及びＧＮＤ用Ｉ／Ｏセル１１０ｂの仮決めをする。ステップ４０２で仮決めした入出力信号用Ｉ／Ｏセル１１０のピン数を基に、必要なＶＤＤ用Ｉ／Ｏセル１１０ａ及びＧＮＤ用Ｉ／Ｏセル１１０ｂの数を仮決めする。必要なＶＤＤ用Ｉ／Ｏセル１１０ａ及びＧＮＤ用Ｉ／Ｏセル１１０ｂの数を仮決めが終了すれば、ステップ４０６へ進む。
【００３９】
ステップ４０６では、ステップ４００で選択した半導体チップ用パッケージ１０２の外部接続端子の数と、必要なＩ／Ｏセル（入出力信号用Ｉ／Ｏセル１１０、ＶＤＤ用Ｉ／Ｏセル１１０ａ、ＧＮＤ用Ｉ／Ｏセル１１０ｂ）の合計数との比較をする。比較して、半導体チップ用パッケージ１０２の外部接続端子の数が必要なＩ／Ｏセルの合計数より少なければステップ４００に戻って半導体チップパッケージ１０２の選択をしなおす。半導体チップ用パッケージ１０２の外部接続端子の数が必要なＩ／Ｏセルの合計数と同じか、多ければステップ４０８へ進む。
【００４０】
ステップ４０８では、入出力信号用Ｉ／Ｏセル１１０の配置を決定する。半導体チップ１０４に載せる回路の配置に合わせて入出力信号用Ｉ／Ｏセル１１０の配置を決定する。例えば、アナログ系回路の近くにはアナログ系回路用の入出力信号用Ｉ／Ｏセル１１０を配置し、デジタル系回路の近くにはデジタル系回路用の入出力信号用Ｉ／Ｏセル１１０を配置する。入出力信号用Ｉ／Ｏセル１１０の配置が決定したらステップ４１０へ進む。
【００４１】
ステップ４１０では、ステップ４０８によって決定した入出力信号用Ｉ／Ｏセル１１０の配置を基に、必要な数のＶＤＤ用Ｉ／Ｏセル１１０ａ及びＧＮＤ用Ｉ／Ｏセル１１０ｂの挿入位置を決定する。例えば、半導体チップ１０４の各回路に供給する電源及びグラウンドをできる限り最短距離で接続するための配置及び数を決定する。必要な数のＶＤＤ用Ｉ／Ｏセル１１０ａ及びＧＮＤ用Ｉ／Ｏセル１１０ｂの挿入位置が決定したらステップ４１２へ進む。
【００４２】
ステップ４１２では、同時スイッチングノイズチェックを行う。例えば、隣り合っている入出力信号用Ｉ／Ｏセル１１０に、同時に信号を入れたときに同時スイッチングノイズが発生し、お互いの信号が干渉しあわないかどうかをチェックする。同時スイッチングノイズチェックが終了したらステップ４１４へ進む。
【００４３】
ステップ４１４では、ステップ４１２で同時スイッチングノイズが発生したかどうかの判定をする。同時スイッチングノイズが発生したらステップ４１６へ進み、同時スイッチングノイズが発生しなかったら終了して、そのまま半導体チップ１０４のレイアウトを開始する。
【００４４】
ステップ４１６では、同時スイッチングノイズが発生しないように電源用の第１の専用Ｉ／Ｏセル１２０及びグラウンド用の第１の専用Ｉ／Ｏセル１２２の配置、置き換え、及び追加を行う。また、同時スイッチングノイズが発生しないように電源用の第２の専用Ｉ／Ｏセル１３０、１３２及びグラウンド用の第２の専用Ｉ／Ｏセル１３４、１３６の配置、置き換え、及び追加も行う。第１の専用Ｉ／Ｏセル１２０、１２２及び第２の専用Ｉ／Ｏセル１３０、１３２、１３４、１３６の再配置、置き換え、又は追加が終了すれば、ステップ４１８へ進む。
【００４５】
ステップ４１８では、再び、入出力信号用Ｉ／Ｏセル１１０において同時スイッチングノイズのチェックを行う。同時スイッチングノイズチェックが終了したらステップ４２０へ進む。
【００４６】
ステップ４２０では、ステップ４１８で入出力信号用Ｉ／Ｏセル１１０において同時スイッチングノイズが発生したかどうかの判定を行う。同時スイッチングノイズが発生しなかったら終了して、そのまま半導体チップ１０４のレイアウトを開始する。しかし、再び、同時スイッチングノイズが発生すればステップ４１６へ戻り、第１の専用Ｉ／Ｏセル１２０、１２２及び第２の専用Ｉ／Ｏセル１３０、１３２、１３４、１３６の再配置、置き換え、又は追加を行う。この同時スイッチングノイズのチェックは、同時スイッチングノイズがなくなるまで行う。
【００４７】
入出力信号用Ｉ／Ｏセル１１０ｃは、半導体チップ１０４内の回路にデータや信号の入出力をさせる。また、ＶＤＤ用Ｉ／Ｏセル１１０ａ及び第１の専用Ｉ／Ｏセル１２０は、半導体チップ１０４内に載せられた回路に電源を供給する。また、ＧＮＤ用Ｉ／Ｏセル１１０ｂ及び第１の専用Ｉ／Ｏセル１２２は、半導体チップ１０４内の回路にグラウンドを接続する。
【００４８】
また、第２の専用Ｉ／Ｏセル１３０は、第１の専用Ｉ／Ｏセル１２０のパッド１２０ｂから金線１１４及びパッド１３０ａを介し電源が供給される。第１の専用Ｉ／Ｏセル１２０から電源が供給されれば、第２の専用Ｉ／Ｏセル１３０は半導体チップ１０４内の回路に電源を供給する。同様に、第２の専用Ｉ／Ｏセル１３２は、第１の専用Ｉ／Ｏセル１２０のパッド１２０ａから金線１１４及びパッド１３２ａを介し電源が供給される。第１の専用Ｉ／Ｏセル１２０から電源が供給されれば、第２の専用Ｉ／Ｏセル１３２は半導体チップ１０４内の回路に電源を供給する。
【００４９】
さらに、第２の専用Ｉ／Ｏセル１３４は、第１の専用Ｉ／Ｏセル１２２のパッド１２２ｂから金線１１４及びパッド１３４ａを介しグラウンドに接続される。第１の専用Ｉ／Ｏセル１２２がグラウンドに接続されれば、第２の専用Ｉ／Ｏセル１３４は半導体チップ１０４内の回路にグラウンドを接続させる。同様に、第２の専用Ｉ／Ｏセル１３６は、第１の専用Ｉ／Ｏセル１２２のパッド１２２ａから金線１１４及びパッド１３６ａを介しグラウンドに接続される。第１の専用Ｉ／Ｏセル１２２がグラウンドに接続すれば、第２の専用Ｉ／Ｏセル１３６は半導体チップ１０４内の回路にグラウンドを接続させる。
【００５０】
従って、図１における電源用のＩ／Ｏセル１１０と、グラウンド用のＩ／Ｏセル１１０に挟まれた入出力信号用Ｉ／Ｏセル１１０の同時スイッチングノイズが低減される。例えば、第２の専用Ｉ／Ｏセル１３０と、第２の専用Ｉ／Ｏセル１３４とに挟まれた入出力信号用Ｉ／Ｏセル１１０の同時スイッチングノイズが低減される。他にも、入出力信号用Ｉ／Ｏセル１１０が電源用のＩ／Ｏセル１１０と、グラウンド用のＩ／Ｏセル１１０に挟まれていれば同時スイッチングノイズが低減される。
【００５１】
また、第２の専用Ｉ／Ｏセル１３０、１３２、１３４、１３６は、外部端子への接続なしに挿入できるので、半導体用パッケージ１０２のピン数を増やさなくてすむため、低コストを図ることができる。
【００５２】
また、ボンディングする接点を１箇所に１接点として、２重３重と重ねることがないため、金線がボンディングしやすくなるので半導体装置１００の信頼性が増す。
【００５３】
また、電源用のＩ／Ｏセル１１０を増やすことができるので各回路に対して最短距離で電源供給ができるので、電圧降下が起きにくくなる。
【００５４】
また、半導体チップ１０４上だけで電源を分離できることによって、外部からの電源供給を減らせるため、消費電力の低下を図れることができる。
【００５５】
さらに、第２の専用Ｉ／Ｏセル１３０、１３２の中にレギュレータを内蔵させることによって、第１の専用Ｉ／Ｏセル１２０から供給される電源電圧を違う電圧に変圧して用いることができる。例えば、レギュレータは、トランジスタ、ツェナーダイオード、抵抗等で構成されており、それらの素子を第２の専用Ｉ／Ｏセル１３０、１３２に内蔵させる。もしくは、第２の専用Ｉ／Ｏセル１３０、１３２の配線やトランジスタ内部に不純物を混ぜて抵抗をつけ、レギュレータのように所定の電圧を出力させることも可能である。
【００５６】
なお、第１の専用Ｉ／Ｏセル１２０、１２２には図１及び図２に示されているように、半導体チップ１０４の外郭よりも内側の領域にあるパッドがそれぞれ２つしか形成されていない。しかし、半導体チップ１０４の設計や製造上の仕様の範囲内であるならば、２つ以上の複数のパッドを形成することも可能である。
【００５７】
なお、以上における半導体装置及び半導体装置の製造方法は、この本実施の形態に限ったものではなく、他の用途にも用いることができる。
【図面の簡単な説明】
【００５８】
【図１】本実施の形態に係る半導体装置の全体構成図である。
【図２】本実施の形態に係る図１の半導体装置の第１の専用Ｉ／Ｏセルの詳細図である。
【図３】本実施の形態に係る図１の半導体装置の第２の専用Ｉ／Ｏセルの詳細図である。
【図４】本実施の形態に係る半導体装置を製造するための方法についてのフローチャートである。
【符号の説明】
【００５９】
１００    半導体装置
１０２    半導体チップ用パッケージ
１０４    半導体チップ
１０６    リード
１０８、１１４    金線
１１０、１１０ｃ    入出力信号用Ｉ／Ｏセル
１１０ａ    電源用Ｉ／Ｏセル（ＶＤＤ用Ｉ／Ｏセル）
１１０ｂ    グラウンド用Ｉ／Ｏセル（ＧＮＤ用Ｉ／Ｏセル）
１２０、１２２    第１の専用Ｉ／Ｏセル
１３０、１３２、１３４、１３６    第１の専用Ｉ／Ｏセル
１１２、１２０ａ、１２０ｂ、１２２ａ、１２２ｂ    パッド
１３０ａ、１３２ａ、１３４ａ、１３６ａ    パッド
【図１】
2008130644.tif 000003
【図２】
2008130644.tif 000004
【図３】
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【図４】
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