(57)【要約】【課題】半導体層と確実にコンタクトをとることができるコンタクトホールを効果的に形成することが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供すること【解決手段】本発明にかかる薄膜トランジスタアレイ基板１００は、基板１上に形成され、ソース領域３１、ドレイン領域３２、およびチャネル領域３３を有する半導体層３と、半導体層３を覆い、ソース領域３１およびドレイン領域３２上において開口部４ｂを有するゲート絶縁膜４ａと、ゲート絶縁膜４ａを介してチャネル領域３３の対面に配置されるゲート電極５と、ゲート電極５およびゲート絶縁膜４ａを覆い、開口部４ｂを充填する層間絶縁膜６と、開口部４ｂの側面より内側において層間絶縁膜６を貫通するコンタクトホール１０ａを介してソース領域３１およびドレイン領域３２と接続する信号配線電極７１、７２と、を備えるものである。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板上に形成され、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域間に配置されたチャネル領域を有する半導体層と、
前記半導体層を覆い、前記ソース領域および前記ドレイン領域上において開口部を有するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、
前記ゲート電極および前記ゲート絶縁膜を覆い、前記開口部を充填する層間絶縁膜と、
前記開口部の側面より内側において前記層間絶縁膜を貫通するコンタクトホールを介して前記ソース領域および前記ドレイン領域と接続する電極と、を備える薄膜トランジスタアレイ基板。
【請求項２】
前記コンタクトホール外周における前記層間絶縁膜の膜厚は、前記半導体層から離れた領域における前記ゲート絶縁膜および前記層間絶縁膜の合計膜厚より薄い請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記コンタクトホール外周における前記層間絶縁膜の膜厚と、前記半導体層から離れた領域における前記ゲート絶縁膜および前記層間絶縁膜の合計膜厚との差は５０ｎｍ以上２００ｎｍ以下である請求項２に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記開口部の寸法は、前記半導体層表面における前記コンタクトホールの寸法より片側０．５μｍ以上大きい請求項１乃至３のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項５】
前記ゲート絶縁膜は、前記半導体層から離れた領域において１×１０１７ｉｏｎｓ／ｃｍ３以上１×１０１９ｉｏｎｓ／ｃｍ３以下の不純物を含む請求項１乃至４のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項６】
前記不純物は、Ｂ、Ｐ、又はＡｓである請求項５に記載の薄膜トランジスタアレイ基板。
【請求項７】
前記半導体層は多結晶シリコンである請求項１乃至６のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項８】
請求項１乃至７のいずれかに記載の薄膜トランジスタアレイ基板を有する表示装置。
【請求項９】
基板上に所定の形状を有する半導体層を形成する工程と、
前記半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極を介して前記半導体層に不純物を導入し、ソース領域、ドレイン領域、及びチャネル領域を形成する工程と、
前記ゲート絶縁膜を除去して前記半導体層を露出させ、前記ソース領域および前記ドレイン領域上の前記ゲート絶縁膜に開口部を形成する工程と、
前記ゲート電極の上に層間絶縁膜を形成する工程と
前記開口部の側面より内側において前記半導体層が露出するよう前記層間絶縁膜をエッチングしてコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース領域および前記ドレイン領域と接続する電極を形成する工程と、を備える薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記不純物を導入する工程では、前記半導体層から離れた領域における前記ゲート絶縁膜に１×１０１７ｉｏｎｓ／ｃｍ３以上１×１０１９ｉｏｎｓ／ｃｍ３以下の前記不純物を導入する請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記不純物は、Ｂ、Ｐ、又はＡｓである請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記コンタクトホールを形成する工程では、前記開口部の寸法に対し片側０．５μｍ以上小さい寸法のコンタクトホールを形成する請求項９乃至１１のいずれかに記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記半導体層は多結晶シリコンである請求項９乃至１２のいずれかに記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いた液晶表示装置やＥＬ表示装置等の薄型表示装置（フラットパネルディスプレイ）の開発が推進されている。特に、半導体層活性領域の材料としてポリシリコンを用いたＴＦＴは、従来のアモルファスシリコンを用いたＴＦＴと比べて、高精細のパネルが形成できること、駆動回路領域と画素領域とを一体形成できること、駆動回路チップや実装のコストが不要となり低コストが可能になること等の利点があり、注目されている。
【０００３】
ＴＦＴの構造は、主としてボトムゲート型とトップゲート型とに分類される。ゲート電極が半導体層を介してソース・ドレイン電極の下層に配置された構造がボトムゲート型である。一方、トップゲート型では、ゲート電極が半導体層を介してソース・ドレイン電極の上層に配置されている。ポリシリコンＴＦＴにおいては、高温のシリコン結晶化工程をプロセスの最初に行える点から、トップゲート型が主流となっている。
【０００４】
従来のトップゲート型ポリシリコンＴＦＴの製造方法について、図５を用いて説明する。図５は従来のトップゲート型ポリシリコンＴＦＴアレイ基板２００の一般的な構成を示す断面図である。まず、ガラス等の透明な絶縁基板からなる基板１の上に下地絶縁膜２を形成する。下地絶縁膜２の上には、膜厚５０〜１００ｎｍのポリシリコン膜を形成し、パターニングにより半導体層３を形成する。
【０００５】
次に、半導体層３を覆うようにゲート絶縁膜４をシリコン酸化膜等により形成する。さらに、ゲート絶縁膜４の上にゲート電極５に対応する金属膜を成膜した後、パターニングを行い、チャネル領域３３となる領域の上にゲート電極５を形成する。半導体層３には、ゲート電極５をマスクとして注入種のイオンを導入することにより、ソース領域３１、ドレイン領域３２、及びチャネル領域３３となる領域を形成する。
【０００６】
ここで、半導体層３以外の導電膜にもポリシリコン膜を利用することがある。例えば、ポリシリコン膜をパターニングして、保持容量部の下部電極３５を形成することが可能である。下部電極３５は、図５のように半導体層３から延在して形成してもよい。あるいは、半導体層３とは分離された下部電極３５を形成してもよい。下部電極３５の上にはゲート絶縁膜４を介して上部電極５５を形成する。上部電極５５は、ゲート電極５と同じ金属膜を用いて形成することができる。
【０００７】
次に、ゲート電極５および上部電極５５を覆う層間絶縁膜６と、層間絶縁膜６およびゲート絶縁膜４を貫通するコンタクトホール１０を形成する。ソース領域３１およびドレイン領域３２の半導体層３の表面は一部露出する。コンタクトホール１０形成領域における被エッチング膜の膜厚Ａは５００〜６００ｎｍ程度であり、半導体層３の形成されない領域上における層間絶縁膜６およびゲート絶縁膜４の積層膜厚Ｂとほぼ同等である。
【０００８】
コンタクトホール１０を介して半導体層３と電気的に接続する信号配線電極７１、７２を金属膜により形成する。信号配線電極７１はソース電極であり、信号配線電極７２はドレイン電極である。これらの上にさらに上部絶縁膜８を形成する。上部絶縁膜８を貫通するコンタクトホール１１を形成し、信号配線電極７２の表面を一部露出する。上部絶縁膜８上には、コンタクトホール１１を介して信号配線電極７２と接続する画素電極９を形成する。以上のようにして、従来のトップゲート型ＴＦＴアレイ基板２００が完成される。
【０００９】
このような従来のトップゲート型ＴＦＴアレイ基板２００の製造に際していくつかの注意点があるが、そのうちの一つにコンタクトホール１０の形成に関するものがある。コンタクトホール１０の形成に際し、層間絶縁膜６およびゲート絶縁膜４からなる被エッチング膜をエッチングにより開口し、コンタクトホール１０底部に半導体層３の表面を露出させる。具体的には、膜厚６００ｎｍ程度と厚い被エッチング膜を、層間絶縁膜６およびゲート絶縁膜４の膜厚ばらつきを考慮してオーバーエッチングして開口し、膜厚５０ｎｍ程度と薄い半導体層３の表面を露出させる。このとき、コンタクトホール１０が半導体層３を突き抜けない（貫通しない）エッチングプロセスが求められる。すなわち、コンタクトホール１０の底部が露出した半導体層３によって構成されるよう、エッチング不足や過剰エッチングではない適切なエッチングを行う必要がある。
【００１０】
コンタクトホール１０が半導体層３を突き抜けると、コンタクトホール１０底部には半導体層３が残存しなくなる。そのため、信号配線電極７１、７２はコンタクトホール１０壁面に露出する半導体層３断面のみと電気的に接続し、接触抵抗が増大する。
【００１１】
ここで、エッチングプロセスの均一性や制御性を高めるだけでは、全てのコンタクトホール１０において半導体層３を突き抜けることなく完全に層間絶縁膜６およびゲート絶縁膜４をエッチングにて除去することは非常に困難である。そのため、層間絶縁膜６およびゲート絶縁膜４からなる被エッチング膜の半導体層３に対する高いエッチング選択比のエッチングプロセスが必須となっている。しかし、このようなエッチング選択比を重視したエッチングは、同時にエッチング速度を低下させる。そのため、非常に膜厚の厚い被エッチング膜にコンタクトホール１０を開口するのに長時間を要し、生産性を大きく低下させている。また、このようなエッチング選択比を重視したエッチングでは、一般的にＣＦ４、ＣＨＦ３、Ｃ４Ｆ８などのＣＦ系重合膜を形成しやすい。そのため、コンタクトホール１０底面の半導体層３にこれらのＣＦ系重合膜が堆積し、非オーミック抵抗を誘発する原因となっている。
【００１２】
上述のようなトレードオフ関係を解決する手段として、特許文献１にはエッチングを数段階に分けて行いコンタクトホール１０を形成する技術が開示されている。しかし、エッチングを数段階に分けて行うことは、量産性の点において適していない。また、ポリシリコン膜からなる半導体層３の下地に別途シリコン膜を形成する方法が知られているが、選択性の点において効果は低い。このため、層間絶縁膜６膜厚やエッチング速度の面内及びシート間のばらつきに完全に対応することは困難である。したがって、コンタクトホール１０のエッチング不足が生じやすく、信号配線電極７１、７２とソース領域３１、ドレイン領域３２との導通が不十分となり、表示上の欠陥を引き起こす。
【００１３】
これらの問題に対して、コンタクトホール１０エッチングにおける被エッチング膜の膜厚を薄くする方法が知られている。コンタクトホール１０エッチングにおける被エッチング膜を薄くすることにより、被エッチング膜の膜厚ばらつきが減少する。したがって、被エッチング膜に必要なオーバーエッチング量を減らすことができ、半導体層３の突き抜け発生が低減する。図５における従来技術において、被エッチング膜とはゲート絶縁膜４および層間絶縁膜６を指す。
【００１４】
このような方法として、例えば特許文献２には、ソース領域３１およびドレイン領域３２上のゲート絶縁膜４の膜厚を選択的に薄く形成する技術が開示されている。層間絶縁膜６の膜厚を薄くすることによりゲート電極５と信号配線電極７１、７２との絶縁性は低下するが、ゲート電極５直下以外のゲート絶縁膜４の膜厚を薄くすることによりＴＦＴ構造に与える悪影響はない。特許文献２では、ゲート電極５をエッチングにより形成するとともに、同時にゲート電極５直下以外のゲート絶縁膜４の表面を数ｎｍ除去している。この膜厚が部分的に薄く形成されたゲート絶縁膜４を介して、半導体層３（ソース領域３１、ドレイン領域３２、およびＬＤＤ領域）へ注入種のイオン（不純物）が導入される。
【特許文献１】特開２００１−２６４８１３号公報
【特許文献２】特開２００５−２１７３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献２ではエッチングによりゲート絶縁膜４の膜厚を部分的に薄く形成するとき、エッチングばらつきによりエッチング後のゲート絶縁膜４の膜厚はばらつく。このばらついたゲート絶縁膜４を介して半導体層３へ注入種のイオン導入を行うため、注入種濃度がばらつき、シート抵抗のばらつきが生じる。
【００１６】
また、ゲート電極５とともにゲート絶縁膜４をエッチングする際に、オーバーエッチングによりゲート電極５直下以外のゲート絶縁膜４が全て除去される場合がある。このとき、露出した半導体層３上からイオン導入が行われるため、半導体層３への直接注入によるダメージが生じる。ＣＭＯＳ回路を構成する場合、ｐ型トランジスタとｎ型トランジスタの各領域への注入種振り分けを行うが、例えばｎ型トランジスタ領域の半導体層３へｐ型注入種を導入する際にｐ型トランジスタ領域はレジストにてマスクする必要がある。このとき、ゲート絶縁膜４がオーバーエッチングされて全て除去されていると露出した半導体層３直上にレジストを被覆する形になるため、このレジストに含まれるリン（Ｐ）などの不純物がレジスト除去時のアッシングなどにより半導体層３に注入される。
【００１７】
さらに、ゲート絶縁膜４がオーバーエッチングされる際に、半導体層３もエッチングされる場合がある。このため、半導体層３自体の膜厚がばらつき、シート抵抗のばらつきが生じる。
【００１８】
本発明は、このような問題点を解決するためになされたものであり、半導体層と確実にコンタクトをとることができるコンタクトホールを効果的に形成することが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明にかかる薄膜トランジスタアレイ基板は、基板上に形成され、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域間に配置されたチャネル領域を有する半導体層と、前記半導体層を覆い、前記ソース領域および前記ドレイン領域上において開口部を有するゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、前記ゲート電極および前記ゲート絶縁膜を覆い、前記開口部を充填する層間絶縁膜と、前記開口部の側面より内側において前記層間絶縁膜を貫通するコンタクトホールを介して前記ソース領域および前記ドレイン領域と接続する電極と、を備えるものである。
【発明の効果】
【００２０】
本発明によれば、半導体層と確実にコンタクトをとることができるコンタクトホールを効果的に形成することが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
始めに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
【００２２】
本発明に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。ゲート配線４３とソース配線４４とは直交している。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１では、画素４７がマトリクス状に配列される。
【００２３】
基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００２４】
外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
【００２５】
画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。画素電極と対向電極との間には、表示電圧に応じた電界が生じる。なお、基板１の表面には、配向膜（図示せず）が形成されている。
【００２６】
更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。基板１と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００２７】
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光版によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００２８】
偏光状態によって、対向基板側の偏光版を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００２９】
続いて、本実施の形態に係るＴＦＴアレイ基板について、図２を用いて説明する。図２は、本実施の形態に係るＴＦＴアレイ基板１００の構成を示す断面図である。図２において、まず、ガラス等の透明な絶縁基板からなる基板１の上に下地絶縁膜２が設けられている。下地絶縁膜２は、例えば膜厚２００ｎｍのＳｉＮ膜により構成され、基板１上に形成される各素子への不純物拡散を防止する。
【００３０】
下地絶縁膜２の上には、島状の半導体層３が設けられている。半導体層３は、ソース領域３１、ドレイン領域３２、及びチャネル領域３３を含み、例えば膜厚５０ｎｍのポリシリコン（多結晶シリコン）膜により形成される。ソース領域３１およびドレイン領域３２には注入種（不純物）が導入されており、注入種の導入されていないチャネル領域３３がソース領域３１とドレイン領域３２との間に配置されている。図２では、ソース領域３１およびドレイン領域３２のチャネル領域３３と接する領域には、ＬＤＤ（Lightly Doped Drain）領域３４が形成されている。ＬＤＤ領域３４では、ソース領域３１及びドレイン領域３２より低濃度の注入種が導入されている。
【００３１】
半導体層３上にはゲート絶縁膜４ａが設けられている。本実施の形態では、ソース領域３１およびドレイン領域３２上においてゲート絶縁膜４ａが部分的に除去された開口部４ｂが形成されている。開口部４ｂの寸法はコンタクトホール１０ａの寸法幅より片側０．５μｍ以上大きい。ゲート絶縁膜４ａは、例えば膜厚１００ｎｍのＳｉＯ２膜により形成されている。また、ゲート絶縁膜４ａは、ソース領域３１及びドレイン領域３２より低濃度の注入種（不純物）を含んでおり、その濃度はＬＤＤ領域３４直上、ゲート電極５直下、及び上部電極５５直下以外の領域において１×１０１７ｉｏｎｓ／ｃｍ３以上１×１０１９ｉｏｎｓ／ｃｍ３以下である。
【００３２】
ゲート絶縁膜４ａを介してチャネル領域３３の対面にゲート電極５が形成されている。ゲート電極５は、例えば膜厚２００ｎｍのＭｏ膜により形成される。また、図２では、下部電極３５が半導体層３から延在して形成されている。ゲート絶縁膜４ａを介して下部電極３５の対面には上部電極５５が設けられている。上部電極５５はゲート電極５と同じＭｏ膜により形成される。ゲート絶縁膜４ａを介して対向配置された下部電極３５と上部電極５５により保持容量部が形成される。
【００３３】
ゲート電極５を覆うように層間絶縁膜６が設けられている。また、層間絶縁膜６は、開口部４ｂが設けられたゲート絶縁膜４ａの側面を覆うように、ゲート絶縁膜４ａよりはみ出て形成されている。ゲート絶縁膜４ａの開口部４ｂには層間絶縁膜６が充填されている。本実施の形態では、ソース領域３１あるいはドレイン領域３２とコンタクトをとるためのコンタクトホール１０ａは開口部４ｂの側面より内側に配置されている。したがって、コンタクトホール１０ａは層間絶縁膜６を貫通し、ソース領域３１及びドレイン領域３２に接するよう形成されている。層間絶縁膜６は、例えば膜厚５００ｎｍのＳｉＯ２膜により形成される。
【００３４】
回路を構成する信号配線電極７１、７２はコンタクトホール１０ａを介し、ソース領域３１、ドレイン領域３２と電気的に接続されるが、ゲート絶縁膜４ａとは接触していない。信号配線電極７１はソース電極であり、信号配線電極７２はドレイン電極である。信号配線電極７１、７２は、膜厚５０ｎｍのＭｏ膜、膜厚３００ｎｍのＡｌ膜、及び膜厚５０ｎｍのＭｏ膜の積層により形成されている。さらに、上部絶縁膜８がこれらの上に形成されている。上部絶縁膜８上には、コンタクトホール１１を介して信号配線電極７２と接続する画素電極９が形成されている。
【００３５】
次に、本実施の形態におけるＴＦＴアレイ基板１００の製造方法について、図３及び図４を用いて詳細に説明する。図３及び図４は、本実施の形態におけるＴＦＴアレイ基板１００の製造工程を示した断面図である。
【００３６】
まず初めに、石英基板やガラス基板等の透明な絶縁基板からなる基板１の上にシリコン酸化膜やシリコン窒化膜等の絶縁性の膜をＣＶＤ法などにより成膜し、下地絶縁膜２を形成する。下地絶縁膜２の上には膜厚５０〜１００ｎｍのポリシリコン膜を形成し、エッチングによりパターニングして図３（ａ）のような島状の半導体層３を形成する。その後、下地絶縁膜２及び半導体層３を覆うように、厚さ５０〜２００ｎｍのシリコン酸化膜等のゲート絶縁膜４をＣＶＤ法などにより成膜する。続いて、ゲート電極５となる厚さ１００〜５００ｎｍの金属膜５１をスパッタ法等により成膜する。その後、図３（ａ）に示すようにゲート電極５及び保持容量部を形成する領域にレジスト１３を形成する。
【００３７】
次に、レジスト１３を介して金属膜５１のエッチングを行い、ゲート電極５及び上部電極５５を形成する。このとき、後の工程においてＬＤＤ領域３４を形成するために、レジスト１３の寸法より小さくなるようにゲート電極５を形成しておく。サイドエッチングによりゲート電極５及び上部電極５５の側面はレジスト１３の側面の内側になる。その後、レジスト１３をマスクとして第１回目の注入種導入を行う。これにより、図３（ｂ）のように半導体層３の能動層のソース領域３１及びドレイン領域３２となる領域に注入種が導入され、これらの領域が自己整合的に形成される。注入種は例えばホウ素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等のイオンとし、イオン打ち込みによりゲート絶縁膜４を介して導入する。ここでの導入方法は、質量分離を行うイオン注入、質量分離を行わないイオンドーピングのいずれの方法を用いてもよい。
【００３８】
第１回目の注入種導入後、レジスト１３を除去する。続いて、ゲート電極５をマスクとして第２回目の注入種導入を行う。このとき第１回目導入時よりも低濃度の注入種を導入する。ゲート絶縁膜４を介し、例えば低濃度のホウ素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等のイオンをイオン打ち込みにより導入する。ここでの導入方法は、質量分離を行うイオン注入、質量分離を行わないイオンドーピングのいずれの方法を用いてもよい。これにより、ゲート電極５の下方を除く半導体層３には低濃度の注入種が導入され、図３（ｃ）に示すようにソース領域３１、ドレイン領域３２、及びＬＤＤ領域３４が形成される。ソース領域３１およびドレイン領域３２では、ＬＤＤ領域３４よりも高濃度の注入種が導入されている。また、ゲート電極５の下方には注入種が導入されず、チャネル領域３３が自己整合的に形成される。同時に、下部電極３５が上部電極５５をマスクとして形成される。なお、ゲート絶縁膜４を介した第１回目及び第２回目注入種導入により、ゲート絶縁膜４にも１×１０１７ｉｏｎｓ／ｃｍ３以上１×１０１９ｉｏｎｓ／ｃｍ３以下の注入種が導入される。
【００３９】
第２回目の注入種導入後、レジスト１４を形成し、ゲート絶縁膜４のエッチングを行う。開口部４ｂ内のゲート絶縁膜４は除去される。このとき、下地となる半導体層３（ポリシリコン膜）に対する選択性の高いウェットエッチング液を用いることが好ましく、例えば、ＨＦ等のエッチング液を用いる。開口部４ｂは、コンタクトホール１０ａが形成される領域直下およびその周辺に形成されるものである。写真製版による重ね合わせずれを考慮して、後の工程で形成されるコンタクトホール１０ａの寸法に対して片側０．５μｍ以上大きな寸法の開口部４ｂを形成しておく。これにより、図３（ｄ）に示すような開口部４ｂを有するゲート絶縁膜４ａが形成される。
【００４０】
その後、レジスト１４を除去し、ゲート電極５、ゲート絶縁膜４ａ、及び開口部４ｂにおいて表面が露出した半導体層３上に層間絶縁膜６を形成する。層間絶縁膜６は、ゲート絶縁膜４ａ、ゲート電極５、及び上部電極５５を覆うように形成される。例えば、ＣＶＤ法等により膜厚３００〜７００ｎｍのシリコン酸化膜を層間絶縁膜６として成膜する。
【００４１】
さらに層間絶縁膜６の上にレジスト１５を形成し、エッチングによりコンタクトホール１０ａを形成する。本実施の形態では、開口部４ｂの側面より内側にコンタクトホール１０ａを開口するため、コンタクトホール１０ａ形成領域における被エッチング膜はゲート絶縁膜４ａを含まない。したがって、ここでは層間絶縁膜６のみを被エッチング膜として除去すればよい。これにより、コンタクトホール１０ａ形成領域における被エッチング膜の膜厚Ａは、半導体層３の形成されない領域上における層間絶縁膜６およびゲート絶縁膜４の積層膜厚Ｂより５０〜２００ｎｍ程度薄くなる。被エッチング膜の膜厚を薄くすることにより、被エッチング膜の膜厚ばらつきが減少する。すなわち、ゲート絶縁膜４ａの膜厚ばらつきに相当するオーバーエッチング量の考慮が不要となり、本実施の形態では被エッチング膜に必要なオーバーエッチング量が低減される。
【００４２】
層間絶縁膜６のエッチングには、異方性ドライエッチング法を用いることが好ましい。例えばＣＦ４、ＣＨＦ３、及びＳＦ６をエッチングガスとして用いる反応性イオンエッチング、ケミカルドライエッチング、あるいはプラズマエッチング等を用いる。または、これらのエッチングガス混合比を変えることにより、エッチングレートを変更したエッチングを行ってもよい。このようにして、層間絶縁膜６を貫通するコンタクトホール１０ａを形成すると、図４（ｅ）のような構成となる。
【００４３】
コンタクトホール１０ａの形成後、レジスト１５を除去する。スパッタ法によりアルミニウム等の低抵抗導電膜、又はアルミニウム、モリブデン等の異なる膜種の組み合わせによる積層膜を基板１全面に成膜し、パターニングを行う。これにより、図４（ｆ）のように、コンタクトホール１０ａを介してソース領域３１、ドレイン領域３２と電気的に接続する信号配線電極７１、７２を形成する。
【００４４】
これらの上にさらに上部絶縁膜８を形成する。上部絶縁膜８を貫通するコンタクトホール１１を形成すると、信号配線電極７２の表面が一部露出する。コンタクトホール１１を介して信号配線電極７２と接続する画素電極９を上部絶縁膜８上に形成すると、図４（ｇ）に示す構成となる。以上の工程を経て、本実施の形態に係るＴＦＴアレイ基板１００が完成する。
【００４５】
このように、本実施の形態では、ゲート絶縁膜４ａは開口部４ｂを有しており、この開口部４ｂの側面より内側にコンタクトホール１０ａを形成する。これにより、コンタクトホール１０ａ形成領域における被エッチング膜はゲート絶縁膜４ａを含まず膜厚が薄くなるため、必要なオーバーエッチング量を減らすことができる。したがって、コンタクトホール１０ａ形成の際のエッチングにおいて、半導体層３の突き抜け発生が低減する。
【００４６】
また、開口部４ｂの形成は、注入種導入の後に行われる。すなわち、注入種のイオン導入は比較的膜厚ばらつきの少ないゲート絶縁膜４を介して行われる。これにより、注入種濃度の面内ばらつきが少なくなる。注入種が開口部４ｂの形成前に導入されるため、半導体層３に直接注入種を導入することがなく、半導体層３に与えるダメージが少ない。したがって、半導体層３と確実にコンタクトをとることができるコンタクトホール１０ａを効果的に形成することができる。
【００４７】
本実施の形態では、ソース領域３１及びドレイン領域３２のチャネル領域３３と接する側にはＬＤＤ領域３４を形成したが、発明の本質と関わらないため、ＬＤＤ３４領域は形成されていなくてもよい。また、ＴＦＴアレイ基板１００における全てのコンタクトホール１０ａ直下およびその周辺領域において、ゲート絶縁膜４を完全に除去し開口部４ｂを形成することが好ましいが、それに限定されない。例えば、あるコンタクトホール１０ａ直下およびその周辺領域において、エッチングによりゲート絶縁膜４が完全に除去されず半導体層が露出しなくても、その膜厚が減少していれば、同様の効果を実現することが可能である。すなわち、開口部４ｂは膜厚方向においてゲート絶縁膜４の一部のみを除去したものであってもよい。この場合は、層間絶縁膜６と開口部４ｂ直下のゲート絶縁膜を貫通するコンタクトホールを形成する。
【００４８】
なお、本実施の形態では、ＴＦＴアレイ基板１００を有するアクティブマトリクス型液晶表示装置について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。
【００４９】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００５０】
【図１】本実施の形態に係るＴＦＴアレイ基板の構成を示す正面図である。
【図２】本実施の形態に係るＴＦＴアレイ基板の構成を示す断面図である。
【図３】本実施の形態におけるＴＦＴアレイ基板の製造工程を示した断面図である。
【図４】本実施の形態におけるＴＦＴアレイ基板の製造工程を示した断面図である。
【図５】従来のトップゲート型ポリシリコンＴＦＴの一般的な構成を示す断面図である。
【符号の説明】
【００５１】
１  基板、２  下地絶縁膜、３  半導体層、
４、４ａ  ゲート絶縁膜、４ｂ  開口部、
５  ゲート電極、６  層間絶縁膜、８  上部絶縁膜、
９  画素電極、１０、１０ａ、１１  コンタクトホール、
１３、１４、１５  レジスト、
３１  ソース領域、３２  ドレイン領域、３３  チャネル領域、
３４  ＬＤＤ領域、３５  下部電極、
４１  表示領域、４２  額縁領域、４３  ゲート配線、４４  ソース配線、
４５  走査信号駆動回路、４６  表示信号駆動回路、
４７  画素、４８、４９  外部配線、
５１  金属膜、５５  上部電極、７１、７２  信号配線電極、
１００、２００  ＴＦＴアレイ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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