(57)【要約】【課題】基板内の配線による信号伝達の遅延差を極めて小さくする。【解決手段】配線基板１０は、半導体チップ１１〜１９のそれぞれに含まれる端子同士を分岐点を介して接続する配線を含む。半導体チップ１１〜１９のそれぞれに第１および第２の端子が含まれ、第１の端子同士に係る第１の配線と第２の端子同士に係る第２の配線とは、電気的に接触しないように配線基板の平面方向に平行移動した位置関係にある。第１および第２のそれぞれの配線において、半導体チップ１１の端子への接続点２１ａからルートの位置に配線され、ルートからリーフまでの深さが同一となる完全二分木構造をなし、半導体チップ１２〜１９の端子への接続点２２ａ〜２９ａがそれぞれのリーフに位置し、木構造における同一深さに属するブランチにそれぞれ対応する配線は、経路中にビアを含み、ビアの長さを含んで互いに等長とされる。【選択図】図１
2008171950.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１乃至第２ｎ＋１（ｎは、１以上の整数）の半導体チップを搭載可能とし、前記第１乃至第２ｎ＋１の半導体チップのそれぞれに含まれる端子同士を分岐点を介して接続する配線を含む配線基板において、
前記第１乃至第２ｎ＋１の半導体チップのそれぞれに第１および第２の端子が含まれ、該第１の端子同士に係る配線基板内の第１の配線と該第２の端子同士に係る配線基板内の第２の配線とは、電気的に接触しないように配線基板の平面方向に平行移動した位置関係にあって、
前記第１および第２のそれぞれの配線において、前記第１の半導体チップの端子への接続点からルートの位置に配線され、ルートからリーフまでの深さが同一となる完全二分木構造をなし、前記第２乃至第２ｎ＋１の半導体チップの端子への接続点がそれぞれのリーフに位置し、該木構造の同一深さに属するブランチにそれぞれ対応する配線は、経路中にビアを含み、該ビアの長さを含んで互いに等長とされることを特徴とする配線基板。
【請求項２】
前記第１および第２のそれぞれの配線において、ルートの位置およびそれぞれのノードの位置にはそれぞれ第１のビアが存在し、該ルートおよびそれぞれのノードに接続されるリーフ方向の一のブランチに対応するそれぞれの配線は、それぞれ第２のビアを含み、該ルートおよびそれぞれのノードに接続されるリーフ方向の他のブランチに対応するそれぞれの配線は、それぞれ第３のビアを含み、前記第１および第２のビアの一端同士の配線長と前記第１および第３のビアの一端同士の配線長とが等しいことを特徴とする請求項１記載の配線基板。
【請求項３】
前記木構造の同一深さに属するそれぞれのブランチにおける、第１および第２のビアの一端同士の配線および第１および第３のビアの一端同士の配線は、同一の配線層に配設され、
前記木構造の同一深さに属するそれぞれのブランチにおける、第２のビアの他端から次ノードにおける第１のビアの他端への配線および第３のビアの他端から次ノードにおける他の第１のビアの他端への配線は、他の同一の配線層に配設されることを特徴とする請求項２記載の配線基板。
【請求項４】
前記第１の半導体チップの端子への接続点から前記ルートの位置における第１のビアの他端への配線、それぞれのブランチにおける第２のビアの他端から次ノードにおける第１のビアの他端への配線、それぞれのブランチにおける第２のビアの他端からリーフにおける接続点への配線、それぞれのブランチにおける第３のビアの他端から次ノードにおける他の第１のビアの他端への配線、およびそれぞれのブランチにおける第３のビアの他端から他のリーフにおける接続点への配線は、第１の配線層に配設され、
前記第１および第２のビアの一端同士の配線と前記第１および第３のビアの一端同士の配線とは、第２の配線層に配設されることを特徴とする請求項３記載の配線基板。
【請求項５】
前記第１乃至第２ｎ＋１の半導体チップと、請求項１乃至４のいずれか一に記載の配線基板とを備える電子機器。
【請求項６】
少なくとも第１および第２の半導体チップを搭載し、
第１の接続点と前記第１および第２の半導体チップ各々の第１端子間を接続する第１の配線と、
第２の接続点と前記第１および第２の半導体チップ各々の第２端子間を接続する第２の配線と、
を有し、
前記第１および第２の配線の各々は、
第１のビアと、
第２のビアと、
前記第１のビアの一端と前記第２のビアの一端とを一の配線層で接続する第１の配線パターンと、
前記第１の配線パターンの中点に形成された分岐点と、
一端が前記分岐点に接続された第２の配線パターンと、
一端が前記第１のビアの他端に他の配線層で接続された第３の配線パターンと、
一端が前記第２のビアの他端に前記他の配線層で接続され前記第３の配線パターンと等長である第４の配線パターンと、
を有し、
前記第１の配線は、前記第２の配線パターンの他端が前記第１の接続点に、前記第３の配線パターンの他端が前記第１の半導体チップの前記第１端子への接続点に、前記第４の配線パターンの他端が前記第２の半導体チップの前記第１端子への接続点に、それぞれ接続され、
前記第２の配線は、前記第２の配線パターンの他端が前記第２の接続点に、前記第３の配線パターンの他端が前記第１の半導体チップの前記第２端子への接続点に、前記第４の配線パターンの他端が前記第２の半導体チップの前記第２端子への接続点に、それぞれ接続され、
前記第１の配線と前記第２の配線とは、電気的に接触しないように配線基板の平面方向に平行に写像された関係にある配線基板。
【請求項７】
少なくとも第１乃至第３の半導体チップを搭載し、
前記第１乃至第３の半導体チップ各々の第１端子間を接続する第１の配線と、
前記第１乃至第３の半導体チップ各々の第２端子間を接続する第２の配線と、
を有し、
前記第１、第２の配線の各々は、
第１のビアと、
第２のビアと、
前記第１のビアの一端と前記第２のビアの一端とを一の配線層で接続する第１の配線パターンと、
前記第１の配線パターンの中点に形成された分岐点と、
一端が前記分岐点に接続された第２の配線パターンと、
一端が前記第１のビアの他端に他の配線層で接続された第３の配線パターンと、
一端が前記第２のビアの他端に前記他の配線層で接続され前記第３の配線パターンと等長である第４の配線パターンと、
を有し、
前記第１の配線は、前記第２の配線パターンの他端が前記第１の半導体チップの前記第１端子への接続点に、前記第３の配線パターンの他端が前記第２の半導体チップの前記第１端子への接続点に、前記第４の配線パターンの他端が前記第３の半導体チップの前記第１端子への接続点に、それぞれ接続され、
前記第２の配線は、前記第２の配線パターンの他端が前記第１の半導体チップの前記第２端子への接続点に、前記第３の配線パターンの他端が前記第２の半導体チップの前記第２端子への接続点に、前記第４の配線パターンの他端が前記第３の半導体チップの前記第２端子への接続点に、それぞれ接続され、
前記第１の配線と前記第２の配線とは、電気的に接触しないように配線基板の平面方向に平行に写像された関係にある配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板に関し、特に複数の半導体チップのそれぞれに含まれる端子同士を分岐点を介して接続する配線を含む配線基板に関する。
【背景技術】
【０００２】
複数の半導体チップ、例えば、１つのメモリコントローラチップと、複数のランダムアクセスメモリ（以下ＲＡＭ）とを搭載し、基板上で１対多接続を実現するような電子機器は、極めて多種に亘り広く存在する。このような基板には、半導体パッケージ基板、プリント回路基板、システム・イン・パッケージ基板、マルチ・チップ・モジュール基板など、複数の半導体チップや半導体モジュールを実装する基板が係る。
【０００３】
メモリコントローラチップと複数のＲＡＭチップ間の接続においては、メモリコントローラチップから、データ、アドレス、クロック、クロックイネーブル、チップセレクトに関する複数の信号の配線が、バス配線で引き出されて途中で分岐され、複数のＲＡＭチップへ接続される。このようなメモリコントローラチップとＲＡＭチップの２種類からなるシステムの機能を基板内で完結させるためには、メモリコントローラチップとＲＡＭチップの間のバス配線を全て等長にして、信号伝達における配線遅延による位相差を無くすことが好ましい。
【０００４】
そこでバス配線に係る全ての配線の配線長を等長にするプリント回路板が特許文献１に開示されている。図３は、特許文献１に開示されているプリント回路板の構造を模式的に示す図である。図３（Ａ）は、正面図である。図３において、１つのメモリコントローラＩＣ１０２と２つのＲＡＭ１０３、１０４とがプリント配線板１００内に実装されている。プリント配線板１００は、表裏両面に配線を有する２層からなる半導体パッケージ基板である。１１０はメモリコントローラＩＣ１０２とＲＡＭ１０３を接続するバス配線で、プリント配線板１００の表面に配線されている。１１１はメモリコントローラＩＣ１０２とＲＡＭ１０４を接続するバス配線であって、メモリコントローラＩＣ１０２から延びたバス配線１１０をビア１２０により分岐し、プリント配線板１００の裏面に接続して配線されている。バス配線１１０とバス配線１１１は、分岐位置となるビア１２０から、それぞれがＲＡＭ１０３、１０４に向かって線対称に引き出されている。また、バス配線１１１は、ビア１２１によって再びプリント配線板１００の表面へと配線され、ＲＡＭ１０３に接続される。
【０００５】
ここでビア１２０は、バス配線１１０のメモリコントローラＩＣ１０２からビア１２０までの配線が、各配線が平行で等しい長さになる位置に設けられる。また、バス配線１１０におけるビア１２０から１０３までの配線長と、バス配線１１１におけるビア１２０からＲＡＭ１０４までの配線長が直線的に等しくなる位置に設けられる。ＲＡＭ１０３と１０４は、全く同じＲＡＭチップであるため、各配線の接続位置も等しい。したがって、ビア１２０は、ＲＡＭ１０３と１０４の並びと平行で、かつＲＡＭ１０３と１０４の中間点に配置されることになる。
【０００６】
【特許文献１】特開２００４−１１９４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図３（Ｂ）は、図３（Ａ）に示されるプリント回路板を模式的に示す斜視図である。バス配線１１０におけるビア１２０からＲＡＭ１０３までの配線長と、バス配線１１１におけるビア１２０からＲＡＭ１０４までの配線長が等しくなるような構造を有する。しかしながら、図３（Ｂ）を参照するならば、ビア１２０からＲＡＭ１０３に至る配線の経路長と、ビア１２０からＲＡＭ１０４に至る配線の経路長とは、完全には等長とならない。すなわち、メモリコントローラＩＣ１０２からＲＡＭ１０４までの配線において、表面と裏面とを接続して配線するためにビア１２０およびビア１２１が用いられる。したがって、メモリコントローラＩＣ１０２からＲＡＭ１０４までの配線長は、メモリコントローラＩＣ１０２からＲＡＭ１０３までの配線長よりもビア１２０およびビア１２１の長さ分だけ長くなる。
【０００８】
ところで、近年、メモリの高速化への要求がギガビット超まで高まり、配線遅延による信号伝送への影響が重要視されてきている。そのため、メモリコントローラチップとＲＡＭチップ間のバス配線を全て等長とすることの必要性がますます高まってくる。これに対し、従来の技術によれば、ビアの長さ分が誤差となってバス配線を完全には全て等長とすることができない。したがって、基板内の配線による信号伝達の遅延差を生じてしまい、ギガビット超での動作において安定的な動作が保証されない虞が増大してしまう。
【課題を解決するための手段】
【０００９】
本発明者は、半導体パッケージ基板に平面実装した複数の半導体チップ間の接続を完全に等長にするには、ビアの長さも考慮して設計するべきであると考え、本発明を創案するに至った。
【００１０】
本発明の１つのアスペクトに係る配線基板は、少なくとも第１乃至第２ｎ＋１（ｎは、１以上の整数）の半導体チップを搭載可能とし、第１乃至第２ｎ＋１の半導体チップのそれぞれに含まれる端子同士を分岐点を介して接続する配線を含む。この配線基板において、第１乃至第２ｎ＋１の半導体チップのそれぞれに第１および第２の端子が含まれ、第１の端子同士に係る配線基板内の第１の配線と第２の端子同士に係る配線基板内の第２の配線とは、電気的に接触しないように配線基板の平面方向に平行移動した位置関係にある。また、第１および第２のそれぞれの配線において、第１の半導体チップの端子への接続点がルートに配線され、ルートからリーフまでの深さが同一となる完全二分木構造をなし、第２乃至第２ｎ＋１の半導体チップの端子への接続点がそれぞれのリーフに位置し、木構造の同一深さに属するブランチにそれぞれ対応する配線は、経路中にビアを含み、ビアの長さを含んで互いに等長とされる。
【００１１】
本発明の他のアスペクトに係る配線基板は、少なくとも第１および第２の半導体チップを搭載し、第１の接続点と第１および第２の半導体チップ各々の第１端子間を接続する第１の配線と、第２の接続点と第１および第２の半導体チップ各々の第２端子間を接続する第２の配線とを有し、第１および第２の配線の各々は、第１のビアと、第２のビアと、第１のビアの一端と第２のビアの一端とを一の配線層で接続する第１の配線パターンと、第１の配線パターンの中点に形成された分岐点と、一端が分岐点に接続された第２の配線パターンと、一端が第１のビアの他端に他の配線層で接続された第３の配線パターンと、一端が第２のビアの他端に他の配線層で接続され第３の配線パターンと等長である第４の配線パターンと、を有し、第１の配線は、第２の配線パターンの他端が第１の接続点に、第３の配線パターンの他端が第１の半導体チップの第１端子への接続点に、第４の配線パターンの他端が第２の半導体チップの第１端子への接続点に、それぞれ接続され、第２の配線は、第２の配線パターンの他端が第２の接続点に、第３の配線パターンの他端が第１の半導体チップの第２端子への接続点に、第４の配線パターンの他端が第２の半導体チップの第２端子への接続点に、それぞれ接続され、第１の配線と第２の配線とは、電気的に接触しないように配線基板の平面方向に平行に写像された関係にある。
【００１２】
本発明の他のアスペクトに係る配線基板は、少なくとも第１乃至第３の半導体チップを搭載し、第１乃至第３の半導体チップ各々の第１端子間を接続する第１の配線と、第１乃至第３の半導体チップ各々の第２端子間を接続する第２の配線とを有し、第１、第２の配線の各々は、第１のビアと、第２のビアと、第１のビアの一端と第２のビアの一端とを一の配線層で接続する第１の配線パターンと、第１の配線パターンの中点に形成された分岐点と、一端が分岐点に接続された第２の配線パターンと、一端が第１のビアの他端に他の配線層で接続された第３の配線パターンと、一端が第２のビアの他端に他の配線層で接続され第３の配線パターンと等長である第４の配線パターンと、を有し、第１の配線は、第２の配線パターンの他端が第１の半導体チップの第１端子への接続点に、第３の配線パターンの他端が第２の半導体チップの第１端子への接続点に、第４の配線パターンの他端が第３の半導体チップの第１端子への接続点に、それぞれ接続され、第２の配線は、第２の配線パターンの他端が第１の半導体チップの第２端子への接続点に、第３の配線パターンの他端が第２の半導体チップの第２端子への接続点に、第４の配線パターンの他端が第３の半導体チップの第２端子への接続点に、それぞれ接続され、第１の配線と第２の配線とは、電気的に接触しないように配線基板の平面方向に平行に写像された関係にある。
【発明の効果】
【００１３】
本発明によれば、第１の半導体チップから第２乃至第２ｎ＋１の半導体までの経路長の長さをビアの長さも含めて完全に等長とし、基板内の配線による信号伝送の遅延差を極めて小さくすることが可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態に係る配線基板（図１の１０）は、少なくとも第１〜第２ｎ＋１の半導体チップ（図１の１１〜１９）を搭載可能とし、第１〜第２ｎ＋１の半導体チップのそれぞれに含まれる端子同士を分岐点を介して接続する配線を含む。この配線基板において、第１〜第２ｎ＋１の半導体チップのそれぞれに第１および第２の端子が含まれ、第１の端子同士に係る配線基板内の第１の配線と第２の端子同士に係る配線基板内の第２の配線とは、電気的に接触しないように配線基板の平面方向に平行移動した位置関係にある。また、第１および第２のそれぞれの配線において、第１の半導体チップの端子への接続点（図１の２１ａ）からルート（根：最上位のノードのこと）の位置（図１のビア３１ａ）に配線され、ルートからリーフ（葉）までの深さが同一となる完全二分木構造をなし、第２〜第２ｎ＋１の半導体チップの端子への接続点（図１の２２ａ〜２９ａ）がそれぞれのリーフに位置し、木構造の同一深さに属するブランチ（枝）にそれぞれ対応する配線は、経路中にビア（図１の３２ａ、３３ａ、３５ａ、３６ａ、３８ａ、３９ａ、４１ａ、４２ａ、４４ａ、４５ａ、４７ａ、４８ａ、５０ａ、５１ａ）を含み、ビアの長さを含んで互いに等長とされる。ここでビアとは、多層基板内のそれぞれ別の配線層に配設されている２本以上の配線同士を接続するための部品のことである。
【００１５】
例えば、ｎ＝１の場合に、第１、第２および第３の半導体チップを搭載し、第１の半導体チップのＩ／Ｏが接続される端子と第２、第３の半導体チップ各々のＩ／Ｏが接続される端子とを接続する第１の配線と第２の配線とを有し、第１、第２の配線が第１の配線層と第２の配線層とによって形成された半導体チップ搭載可能な基板である。この基板において、第１、第２、第３の半導体チップ各々における端子間を結ぶ３つの直線が平行となるように、第１、第２、第３の半導体チップが基板上に配置されてもよい。さらに、第１、第２の配線の各々は、第１のビアと、第２のビアと、第１のビアの一端と第２のビアの一端とを接続する第１の配線層で形成された第１の配線パターンと、第１の配線パターンの中点に形成された分岐点と、分岐点と第１の半導体チップとを接続する第２の配線パターンと、第１のビアの他端と第２の半導体チップとを接続する第３の配線パターンと、第２のビアの他端と第３の半導体チップとを接続する第４の配線パターンとを有し、第１の配線と第２の配線とは、３つの直線と同一方向に平行に写像された関係にあってもよい。ここで、配線パターンとは、基板内全体の配線のある一部分の意味である。
【００１６】
また、配線基板において、第１および第２のそれぞれの配線において、ルートの位置およびそれぞれのノード（節点）の位置にはそれぞれ第１のビア（図１の３１ａ、３４ａ、３７ａ、４０ａ、４３ａ、４６ａ、４９ａ）が存在し、該ルートおよびそれぞれのノードに接続されるリーフ方向の一のブランチに対応する配線は、それぞれ第２のビア（図１の３２ａ、３５ａ、３８ａ、４１ａ、４４ａ、４７ａ、５０ａ）を含み、該ルートおよびそれぞれのノードに接続されるリーフ方向の他のブランチに対応する配線は、それぞれ第３のビア（図１の３３ａ、３６ａ、３９ａ、４２ａ、４５ａ、４８ａ、５１ａ）を含み、第１および第２のビアの一端間の配線長と第１および第３のビアの一端間の配線長とが等しいことが好ましい。
【００１７】
さらに、配線基板において、木構造の同一深さに属するそれぞれのブランチにおける、第１および第２のビアの一端同士の配線および第１および第３のビアの一端同士の配線は、同一の配線層に配設され、木構造の同一深さに属するそれぞれのブランチにおける、第２のビアの他端から次ノードにおける第１のビアの他端への配線および第３のビアの他端から次ノードにおける他の第１のビアの他端への配線は、他の同一の配線層に配設されることが好ましい。
【００１８】
また、配線基板において、第１の半導体チップの端子への接続点からルートの位置における第１のビアの他端への配線、それぞれのブランチにおける第２のビアの他端から次ノードにおける第１のビアの他端への配線、それぞれのブランチにおける第２のビアの他端からリーフにおける接続点への配線、それぞれのブランチにおける第３のビアの他端から次ノードにおける他の第１のビアの他端への配線、およびそれぞれのブランチにおける第３のビアの他端から他のリーフにおける接続点への配線は、第１の配線層に配設され、第１および第２のビアの一端同士の配線と第１および第３のビアの一端同士の配線とは、第２の配線層に配設されることが好ましい。
【００１９】
電子機器は、第１〜第２ｎ＋１の半導体チップと、上記の配線基板とを備えていてもよい。
【００２０】
以上のような構造の配線基板によれば、第１の半導体チップから第２〜第２ｎ＋１の半導体までの経路長の長さをビアの長さも含めて完全に等長とすることができる。したがって、配線基板内の配線による信号伝送の遅延差を極めて小さくすることが可能となる。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の第１の実施例に係る配線基板の構造を模式的に示す図である。ここでは、ｎ＝３である場合の例を示す。図１において、配線基板１０は、少なくとも第１および第２の配線層（例えば表面と裏面）を有し、半導体チップ１１〜１９を搭載可能とする。例えば半導体チップ１１は、メモリコントローラであって、半導体チップ１２〜１９は、メモリコントローラで制御されるＲＡＭである。配線基板１０は、半導体チップ１１〜１９のそれぞれに含まれる端子同士を分岐点を介して接続する配線を含む。ここで、半導体チップ１１から半導体チップ１２〜１９に至るそれぞれの配線は、ルートからリーフまでの深さが同一となる完全二分木構造をなす。
【００２２】
例えば、半導体チップ１１への接続点（パッド）２１ａに係る配線において、接続点２１ａからルートの位置にあるビア３１ａの他端に対し表面の配線６１ａで接続される。そして、接続点２１ａに係る配線は、ルートからリーフまでの深さが同一となる完全二分木構造をなし、半導体チップ１２〜１９の端子へのそれぞれ接続点２２ａ〜２９ａがそれぞれのリーフに位置する。また、木構造における同一深さに属するブランチにそれぞれ対応する配線は、経路中にビアを含み、ビアの長さを含んで互いに等長とされる。
【００２３】
すなわち、木構造における第１の深さに属するブランチにおいて、
（１）ビア３１ａの一端から裏面の配線６２ａを経由してビア３２ａの一端に至り、ビア３２ａの他端から表面の配線６４ａを経由してノードとなるビア３４ａの他端に至る経路長と、
（２）ビア３１ａの一端から裏面の配線６３ａを経由してビア３３ａの一端に至り、ビア３３ａの他端から表面の配線６９ａを経由してノードとなるビア３７ａの他端に至る経路長とは、
同一である。
【００２４】
ここで、ビア３２ａとビア３３ａの長さは、等しく、配線６２ａ、６３ａの長さおよび配線幅は、それぞれ等しい。なお、配線６２ａ、６３ａは、必ずしも裏面に配設されなくともよく、他の配線と交差しなければ同一の配線層（例えば多層の配線層における中間層）に配設されるようにすればよい。また、配線６４ａ、６９ａの長さおよび配線幅は、それぞれ等しい。なお、配線６４ａ、６９ａは、必ずしも表面に配設されなくともよく、他の配線と交差しなければ同一の配線層（例えば多層の配線層における他の中間層）に配設されるようにすればよい。
【００２５】
また、木構造における第２の深さに属するブランチにおいて、
（１）ビア３４ａの一端から裏面の配線６５ａを経由してビア３５ａの一端に至り、ビア３５ａの他端から表面の配線６７ａを経由してノードとなるビア４０ａの他端に至る経路長と、
（２）ビア３４ａの一端から裏面の配線６６ａを経由してビア３６ａの一端に至り、ビア３６ａの他端から表面の配線６８ａを経由してノードとなるビア４３ａの他端に至る経路長と、
（３）ビア３７ａの一端から裏面の配線７０ａを経由してビア３８ａの一端に至り、ビア３８ａの他端から表面の配線７２ａを経由してノードとなるビア４６ａの他端に至る経路長と、
（４）ビア３７ａの一端から裏面の配線７１ａを経由してビア３９ａの一端に至り、ビア３９ａの他端から表面の配線７３ａを経由してノードとなるビア４９ａの他端に至る経路長とは、
同一である。
【００２６】
ここで、ビア３４ａおよびビア３７ａの長さは等しく、ビア３５ａ、３６ａ、３８ａ、３９ａの長さは、それぞれ等しく、配線６５ａ、６６ａ、７０ａ、７１ａの長さおよび配線幅は、それぞれ等しい。なお、配線６５ａ、６６ａ、７０ａ、７１ａは、必ずしも裏面に配設されなくともよく、他の配線と交差しなければ同一の配線層（例えば多層の配線層における中間層）に配設されるようにすればよい。また、配線６７ａ、６８ａ、７２ａ、７３ａの長さおよび配線幅は、それぞれ等しい。なお、配線６７ａ、６８ａ、７２ａ、７３ａは、必ずしも表面に配設されなくともよく、他の配線と交差しなければ同一の配線層（例えば多層の配線層における他の中間層）に配設されるようにすればよい。
【００２７】
さらに、木構造における第３の深さに属するブランチにおいて、
（１）ビア４０ａの一端から裏面の配線８１ａを経由してビア４１ａの一端に至り、ビア４１ａの他端から表面の配線８３ａを経由して半導体チップ１２への接続点（パッド）２２ａに至る経路長と、
（２）ビア４０ａの一端から裏面の配線８２ａを経由してビア４２ａの一端に至り、ビア４２ａの他端から表面の配線８４ａを経由して半導体チップ１３への接続点（パッド）２３ａに至る経路長と、
（３）ビア４３ａの一端から裏面の配線８５ａを経由してビア４４ａの一端に至り、ビア４４ａの他端から表面の配線８７ａを経由して半導体チップ１４への接続点（パッド）２４ａに至る経路長と、
（４）ビア４３ａの一端から裏面の配線８６ａを経由してビア４５ａの一端に至り、ビア４５ａの他端から表面の配線８８ａを経由して半導体チップ１５への接続点（パッド）２５ａに至る経路長と、
（５）ビア４６ａの一端から裏面の配線８９ａを経由してビア４７ａの一端に至り、ビア４７ａの他端から表面の配線９１ａを経由して半導体チップ１６への接続点（パッド）２６ａに至る経路長と、
（６）ビア４６ａの一端から裏面の配線９０ａを経由してビア４８ａの一端に至り、ビア４８ａの他端から表面の配線９２ａを経由して半導体チップ１７への接続点（パッド）２７ａに至る経路長と、
（７）ビア４９ａの一端から裏面の配線９３ａを経由してビア５０ａの一端に至り、ビア５０ａの他端から表面の配線９５ａを経由して半導体チップ１８への接続点（パッド）２８ａに至る経路長と、
（８）ビア４９ａの一端から裏面の配線９４ａを経由してビア５１ａの一端に至り、ビア５１ａの他端から表面の配線９６ａを経由して半導体チップ１９への接続点（パッド）２９ａに至る経路長とは、
同一である。
【００２８】
ここで、ビア４０ａ、４３ａ、４６ａ、４９ａの長さは、それぞれ等しく、ビア４１ａ、４２ａ、４４ａ、４５ａ、４７ａ、４８ａ、５０ａ、５１ａの長さは、それぞれ等しい。また、配線８１ａ、８２ａ、８５ａ、８６ａ、８９ａ、９０ａ、９３ａ、９４ａの長さおよび配線幅は、それぞれ等しい。なお、配線８１ａ、８２ａ、８５ａ、８６ａ、８９ａ、９０ａ、９３ａ、９４ａは、必ずしも裏面に配設されなくともよく、他の配線と交差しなければ同一の配線層（例えば多層の配線層における中間層）に配設されるようにすればよい。さらに、配線８３ａ、８４ａ、８７ａ、８８ａ、９１ａ、９２ａ、９５ａ、９６ａの長さおよび配線幅は、それぞれ等しい。
【００２９】
以上、接続点２１ａに係る配線について説明したが、接続点２１ｂに係る配線、接続点２１ｃに係る配線についても同様の構造を有するものとする。そして、接続点２１ａに係る配線、接続点２１ｂに係る配線、および接続点２１ｃに係る配線は、それぞれ電気的に接触しないように配線基板の平面方向に平行移動した位置関係にある。また、接続点２１ａに係る配線および接続点２１ｂに係る配線間の距離と、接続点２１ｂに係る配線および接続点２１ｃに係る配線間の距離とは、バス配線とする場合に、等しいことが好ましい。さらに、図１において、それぞれの配線を直線で表示しているが、必ずしも直線である必要はない。なお、接続点２１ｂに係る配線、および接続点２１ｃに係る配線における符号は、図示の煩雑さを避けるために一部省略しているが、接続点２１ａに係る配線に準じて付されるものとする。また、ここでは配線が３組（接続点２１ａに係る配線、接続点２１ｂに係る配線、接続点２１ｃに係る配線）である場合について説明したが、２組以上であればよい。さらに、木構造における深さがｎ＝３である場合を図示したが、ｎは１以上であればよい。
【００３０】
以上のような構造を有する配線基板１０において、接続点２１ａから接続点２２ａ〜２９ａにそれぞれつながる経路の配線、接続点２１ｂから接続点２２ｂ〜２９ｂにそれぞれつながる経路の配線、接続点２１ｃから接続点２２ｃ〜２９ｃにそれぞれつながる経路の配線は、ビアの長さも含めて完全な等長配線となっており、配線遅延の差はゼロとなる。
【００３１】
また、本発明では配線が等長であるのみならず、その配線の構成要素（配線を構成する各パーツ）が同じ配線層で構成されている。このことは、たとえ第１配線層と第２配線層の抵抗成分や容量成分が異なっても、配線の構成要素に等しく影響する。従って電気的にみても等遅延を達成することが可能となっている。
【００３２】
なお、上記では二分木構造の末端であるリーフの位置（図１の２２ａ〜２９ａ）にすべて半導体チップを搭載可能とする構成を示している。しかしながら本願発明は、このリーフ部分の一部が、単に終端されていてもよい（例えば終端抵抗を入れるなど）。このように終端を加えることによって、３つ以上の任意の半導体チップの接続を等長に接続が可能となる。
【００３３】
さらに、図１に示すｎ段構成の二分木構造の配線のうち、少なくとも半導体チップ１１と半導体チップ１２、１３との信号遅延差をなくしたい場合は、図１の構成のうち半導体チップ１１と接続される例えばビア４０ａに相当するノードまでの配線パターンに関し、半導体チップ１２と１３は、ビア４０ａの分岐点から先が同一構成であればよい。
【００３４】
図１では、少なくとも半導体チップ１１、１２、１３を搭載し、半導体チップ１１、１２、１３各々の端子への接続点２１ａ、２２ａ、２３ａ間を接続する第１の配線と、半導体チップ１１、１２、１３各々の端子への接続点２１ｂ、２２ｂ、２３ｂ間を接続する第２の配線が構成されている。
【００３５】
このとき、半導体チップ１１の端子への接続点２１ａ、２１ｂを結ぶ直線Ｐ１、半導体チップ１２の端子への接続点２２ａ、２２ｂを結ぶ直線Ｐ２、半導体チップ１３の端子への接続点２３ａ、２３ｂを結ぶ直線Ｐ３が平行になるように半導体チップを配置する。
【００３６】
ここで第１の配線は、第１のビア４１ａと、第２のビア４２ａと、第１のビア４１ａの一端と第２のビア４２ａの一端とを一の配線層（図１では第２配線層）で接続する第１の配線パターン（８１ａと８２ａをまとめたもの）と、第１の配線パターンの中点に形成された分岐点（４０ａ）と、一端が分岐点（４０ａ）に接続された第２の配線パターン（２１ａから３１ａ、３２ａ、３４ａ、３５ａを経由して４０ａまでの配線）と、一端が第１のビアの他端に他の配線層（図１では第１配線層）で接続された第３の配線パターン（８３ａ）と、一端が第２のビアの他端に他の配線層（図１では第１配線層）で接続され第３の配線パターンと等長である第４の配線パターン（８４ａ）とで構成されている。
【００３７】
そして、第１の配線は、第２の配線パターン（２１ａから３１ａ、３２ａ、３４ａ、３５ａを経由して４０ａまでの配線）の他端が半導体チップ１１の第１端子への接続点（２１ａ）に、第３の配線パターン（８３ａ）の他端が半導体チップ１２の第１端子への接続点（２２ａ）に、第４の配線パターン（８４ａ）の他端が半導体チップ１３の第１端子への接続点（２３ａ）に、それぞれ接続される。
【００３８】
同様に、第２の配線は、第１のビア４１ｂと、第２のビア４２ｂと、第１のビア４１ｂの一端と第２のビア４２ｂの一端とを一の配線層（図１では第２配線層）で接続する第１の配線パターン（８１ｂと８２ｂをまとめたもの）と、第１の配線パターンの中点に形成された分岐点（４０ｂ）と、一端が分岐点（４０ｂ）に接続された第２の配線パターン（２１ｂから３１ｂ、３２ｂ、３４ｂ、３５ｂを経由して４０ｂまでの配線）と、一端が第１のビアの他端に他の配線層（図１では第１配線層）で接続された第３の配線パターン（８３ｂ）と、一端が第２のビアの他端に他の配線層（図１では第１配線層）で接続され第３の配線パターンと等長である第４の配線パターン（８４ｂ）とで構成されている。
【００３９】
そして、第２の配線は、第２の配線パターン（２１ｂから３１ｂ、３２ｂ、３４ｂ、３５ｂを経由して４０ｂまでの配線）の他端が半導体チップ１１の第２端子への接続点（２１ｂ）に、第３の配線パターン（８３ｂ）の他端が半導体チップ１２の第２端子への接続点（２２ｂ）に、第４の配線パターン（８４ｂ）の他端が半導体チップ１３の第２端子への接続点（２３ｂ）に、それぞれ接続される。
【００４０】
このように構成された第１の配線と第２の配線とは、直線Ｐ１、Ｐ２、Ｐ３と同一方向に、電気的に接触しないように配線基板の平面方向に平行に写像された関係にある。
【００４１】
図１において上述のように構成すれば半導体チップ１１、１２、１３について、半導体チップ１１と半導体チップ１２、１３の接続配線をビアのみならず配線層の同一性を確保した配線構造が可能になる。
【００４２】
また、図１の配線基板１０において、半導体チップ１１は、配線基板１０には備えず、接続点２１ａ、２１ｂ、２１ｃを配線基板１０の外部接続端子としてもよい。このような基板の場合、外部の半導体チップ１１の端子から外部接続端子とした接続点２１ａ、２１ｂ、２１ｃまでを等長配線すれば本願発明を実施することができる。
【実施例２】
【００４３】
図２は、本発明の第２の実施例に係る配線基板の構造を模式的に示す図である。図２（Ａ）、図２（Ｂ）は、それぞれ配線基板１０ａの平面図、斜視図を表す。ここでは、ｎ＝１である場合の例を示す。図２において、図１と同じ符号は、同一物を表し、説明を省略する。
【００４４】
図２において、半導体チップ１１の端子（ボンディングパッド）１ａからボンディングワイヤ２ａによって接続点（パッド）２１ａに配線がなされる。接続点（パッド）２１ｂ、２１ｃ、２１ｄに関しても同様に配線がなされる。また、半導体チップ１２、１３についても同様に配線がなされる。なお、接続点２１ｃ、２１ｄに係る配線の符号は、図示の簡略化のため、省略してある。
【００４５】
接続点２１ａに係る配線、接続点２１ｂに係る配線、接続点２１ｃに係る配線、接続点２１ｄに係る配線について、実施例１と同様の配線構造を有する。ただし、ここでは木構造における深さは、ｎ＝１であって、ビア３２ａの他端が配線８３ａに接続され、ビア３３ａの他端が配線８４ａに接続される。
【００４６】
以上のような構造を有する配線基板１０ａにおいて、接続点２１ａから接続点２２ａ、２３ａにそれぞれつながる経路の配線、接続点２１ｂから接続点２２ｂ、２３ｂにそれぞれつながる経路の配線、接続点２１ｃから接続点２２ｃ、２３ｃにそれぞれつながる経路の配線、接続点２１ｄから接続点２２ｄ、２３ｄにそれぞれつながる経路の配線は、ビアの長さも含めて完全な等長配線となっている。ここで、半導体チップ１１、１２、１３各々の端子と半導体チップ１１、１２、１３各々の端子への接続点との間は、たとえば半導体チップ上のバンプと基板上のパッドとを結ぶ半田ボール、ワイヤボンディングやリード端子などが介在するが、この長さはほぼ同一とみなせる。したがって、ボンディングワイヤの長さがそれぞれ同一である限り、配線遅延の差はゼロとなる。なお、図２では、半導体チップから配線基板にボンディングワイヤを介して接続する例を示したが、半導体チップがリード端子を有するような場合には、リード端子を配線基板の接続点に接続すればよい。
【００４７】
なお、図２の配線構造における配線６１ａ、６１ｂ、・・と、実施例１で説明した第２の配線パターンとの違いは単に、実施例１で説明した第１の配線および第２の配線それぞれの第２の配線パターンの構成の違いととらえることができる。
【００４８】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施例に係る配線基板の構造を模式的に示す図である。
【図２】本発明の第２の実施例に係る配線基板の構造を模式的に示す図である。
【図３】従来のプリント回路の構造を模式的に示す図である。
【符号の説明】
【００５０】
１ａ  端子
２ａ  ボンディングワイヤ
１０、１０ａ  配線基板
１１〜１９  半導体チップ
２１ａ、２１ｂ、２１ｃ、２２ａ〜２９ａ、２２ｂ、２３ｂ  接続点
３１ａ〜５１ａ、３１ｂ〜３５ｂ、４０ｂ〜４２ｂ  ビア
６１ａ〜７３ａ、６１ｂ〜６３ｂ、８１ａ〜９６ａ、８１ｂ〜８４ｂ  配線
【図１】
2008171950.tif 000003
【図２】
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【図３】
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