(57)【要約】【課題】半導体集積回路の静電耐圧を向上させる。【解決手段】インバータバッファ回路３０に設けられるＣＭＯＳインバータ５０〜６２のうち、駆動電流が最大である出力段のＣＭＯＳインバータ６０について、パッド３２からのＶＤＤ配線４０の配線抵抗、又はパッド３４からのＧＮＤ配線４２の配線抵抗を最小に構成する。例えば、出力段のトランジスタＱＰＯ，ＱＮＯをパッド３２，３４に隣接して配置する。これによりＥＳＤサージは、専ら出力段のＣＭＯＳインバータ５０の電流として吸収され、他の回路素子がＥＳＤサージから保護される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面に形成され、外部の第１電源に接続される第１電源端子と、外部の第２電源に接続される第２電源端子と、前記第１電源端子から延在する第１配線及び前記第２電源端子から延在する第２配線の間に互いにチャネルを直列に接続された複数のＭＯＳトランジスタでそれぞれ構成される複数の電源間回路とを含む半導体集積回路において、
前記電源間回路のうち駆動電流が最も大きいものを特定電源間回路として、
前記第１電源端子及び前記第２電源端子の少なくとも一方と前記電源間回路との間の配線抵抗を、前記特定電源間回路に対して最小にしたこと、
を特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第１電源端子及び前記第２電源端子の少なくとも一方と前記電源間回路との間の配線距離を、前記特定電源間回路に対して最小にしたこと、を特徴とする半導体集積回路。
【請求項３】
請求項１又は請求項２に記載の半導体集積回路において、
前記各電源間回路は、前記第１配線に接続された第１導電型の前記ＭＯＳトランジスタ及び前記第２配線に接続された第２導電型の前記ＭＯＳトランジスタからなるＣＭＯＳインバータ回路であり、
前記特定電源間回路は、前記第１配線に接続された前記ＭＯＳトランジスタのうち、当該ＭＯＳトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌが最大のものを含む前記電源間回路であること、
を特徴とする半導体集積回路。
【請求項４】
請求項１から請求項３のいずれか１つに記載の半導体集積回路において、
外部の入力信号源に接続される信号入力端子と、
前記電源間回路の１つであって、前記第１配線に接続された第１導電型の前記ＭＯＳトランジスタ及び前記第２配線に接続された第２導電型の前記ＭＯＳトランジスタからなり、前記信号入力端子から信号を入力されるＣＭＯＳインバータ回路を構成する入力段回路と、
前記信号入力端子からの信号を他の回路素子に先行して印加される保護ダイオードと、
を有し、
前記保護ダイオードは、前記信号入力端子と前記第１配線との間及び前記信号入力端子と前記第２配線との間のいずれか一方に選択的に設けられること、
を特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成される半導体集積回路に関し、特に、回路保護に関する。
【背景技術】
【０００２】
図３は、半導体集積回路として構成される従来のインバータバッファ回路の回路図である。当該回路は正電圧を有する電源ＶＤＤと接地電位ＧＮＤとの間に構成され、入力端子ＩＮへの入力信号ＶＩＮが所定の基準値より低電圧である場合、出力端子ＯＵＴから出力信号ＶＯＵＴとしてＶＤＤに応じた高電圧を出力し、逆にＶＩＮが所定の基準値より高電圧である場合には、ＶＯＵＴとしてＧＮＤに応じた低電圧を出力する。
【０００３】
半導体基板表面には、外部からＶＤＤやＧＮＤを供給するための電源端子となるボンディングパッドや、端子ＩＮ，ＯＵＴとなるボンディングパッドが設けられる。電源ＶＤＤ、ＧＮＤは、それらを印加されるボンディングパッドから延在される配線により、回路の各部に供給される。
【０００４】
例えば、図３には、ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタＱＰＩとｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタＱＮＩとが、ＶＤＤの電源ラインとＧＮＤラインとの間に互いのチャネルを直列に接続される構成が示されている。これらＱＰＩ，ＱＮＩは入力段インバータとなるＣＭＯＳインバータ２を構成し、ＱＰＩ及びＱＮＩのゲートである当該インバータ２の入力端子（点Ｐ）はＶＩＮを入力される。また同様にｐＭＯＳトランジスタＱＰＯとｎＭＯＳトランジスタＱＮＯとが、ＶＤＤの電源ラインとＧＮＤラインとの間に互いのチャネルを直列に接続される。ＱＰＯ，ＱＮＯは出力段インバータとなるＣＭＯＳインバータ４を構成し、ＱＰＯ及びＱＮＯのドレインの接続点は端子ＯＵＴに接続され、ＶＯＵＴを出力する。なお、図３には簡略化のため示していないが、インバータ６〜１４も、インバータ２，４と同様に、ＶＤＤの電源ラインとＧＮＤラインとの間に互いのチャネルを直列に接続される一対のＭＯＳトランジスタで構成することができる。
【０００５】
さて、入力段のインバータ２は、正常時には、基本的にＶＤＤ≧ＶＩＮ≧ＧＮＤという電位の大小関係の下で動作する。しかし、静電気放電（Electrostatic Discharge：ＥＳＤ）によるサージ等で、電位関係が正常な状態から外れ、ＱＰＩ，ＱＮＩのゲートに異常電圧が印加されることが起こり得る。このＥＳＤサージからインバータ２を保護するＥＳＤ保護回路として、端子ＩＮから点Ｐまでの信号経路に保護ダイオードＤ０〜Ｄ３が接続される。保護ダイオードＤ０〜Ｄ３は逆バイアス電圧がツェナー電圧を超えると降伏電流を流し、それ以上の逆バイアス電圧がＶＤＤ−ＩＮ間、又はＩＮ−ＧＮＤ間に印加されることを防止する。
【０００６】
ＥＳＤ保護回路は半導体デバイスにおいて、内部回路を高電圧パルスから保護するために不可欠であり、上述のようなダイオードの他、抵抗やトランジスタを用いたものが知られている。ＥＳＤ保護をどのように半導体デバイスに実装するかについては、そのデバイスの種類や使用条件などを考慮する必要がある。例えば、ＣＭＯＳ素子では、寄生トランジスタが必然的に生じ、この寄生トランジスタが構成するサイリスタに起因してラッチアップが生じるという問題がある。このラッチアップを防止するＥＳＤ保護回路も提案されている。
【特許文献１】特開平７−１９３１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＥＳＤ保護は、一般に、半導体デバイスの本来の回路に素子や回路を付加して行われるため、チップサイズの縮小の妨げとなり得るという問題があった。また、チップサイズを縮小すると、ラッチアップが起こりやすくなるという問題があった。
【０００８】
本発明は上記問題点を解決するためになされたものであり、チップサイズの縮小化、及びラッチアップの問題の改善を図りつつ、ＥＳＤ保護を実現する半導体集積回路の構成を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体集積回路は、半導体基板の主面に形成され、外部の第１電源に接続される第１電源端子と、外部の第２電源に接続される第２電源端子と、前記第１電源端子から延在する第１配線及び前記第２電源端子から延在する第２配線の間に互いにチャネルを直列に接続された複数のＭＯＳトランジスタでそれぞれ構成される複数の電源間回路とを含むものであって、前記電源間回路のうち駆動電流が最も大きいものを特定電源間回路として、前記第１電源端子及び前記第２電源端子の少なくとも一方と前記電源間回路との間の配線抵抗を、前記特定電源間回路に対して最小にしたものである。
【発明の効果】
【００１０】
本発明によれば、外部から第１電源端子や第２電源端子に高電圧パルスが印加された場合に、特定電源間回路が当該高電圧パルスに対応する電流を第１配線と第２配線との間に流しやすい。特定電源間回路が当該電流を流すことにより、高電圧パルスが吸収、減衰され、半導体集積回路の他の部分への高電圧パルスの影響が回避される。本発明によれば、電源端子に保護回路を併設するという構成をとらずに、ＥＳＤに対する耐圧が向上する。よって、保護回路の簡略化が可能であり、チップ面積の縮小や、寄生サイリスタが形成されにくくなることによるラッチアップの抑制が図られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１２】
図１は、本発明の実施形態であるインバータバッファ回路の構成を示す模式的な回路図である。本インバータバッファ回路３０は、外部から電源として、正電圧を有する電源ＶＤＤと接地電位ＧＮＤとを供給され、外部からの入力信号ＶＩＮが所定の基準値より低電圧である場合、出力信号ＶＯＵＴとしてＶＤＤに応じた高電圧を出力し、逆にＶＩＮが所定の基準値より高電圧である場合には、ＶＯＵＴとしてＧＮＤに応じた低電圧を出力する。
【００１３】
本回路３０は半導体集積回路であり、シリコン基板等からなる半導体チップ上に形成される。当該チップは例えば、樹脂パッケージ等に収納され、プリント基板等に実装される。この場合、半導体チップ上に形成された回路は、チップ上に設けられたパッドと、パッケージ側のピン等とをワイヤー接続することで、外部からの電源供給や、信号の入出力が可能に構成される。また、近年ではより実装密度を高めるために半導体チップをフェイスダウンで直接、基板上に実装することも行われる。この場合には、チップ上に設けられたパッドにハンダバンプが形成され、この面を下にしてチップを基板上に配置し、ハンダバンプを介してチップのパッドと基板上の電極とがハンダ付けにより接続される。
【００１４】
具体的には、本回路３０では、ＶＤＤの電源端子としてパッド３２、ＧＮＤを電源端子となるパッド３４が設けられる。また、ＶＩＮの入力端子ＩＮとなるパッド３６及び、出力端子ＯＵＴとなるパッド３８が設けられる。パッド３２，３４からは、それぞれＶＤＤ、ＧＮＤを本回路３０の各部に供給する配線４０，４２が延在される。各パッド３２〜３８と配線４０，４２とは例えば、アルミ（Ａl）膜をパターニングして形成される。
【００１５】
本回路３０は複数のＣＭＯＳインバータ５０〜６２を含んで構成される。各インバータ５０〜６２は、所定のＨ（High）レベル又はＬ（Low）レベルを示す電圧信号を入力され、それらレベルを反転させた信号を出力する。
【００１６】
入力端子ＩＮからＶＩＮを入力される入力段のＣＭＯＳインバータ５０は、ｐＭＯＳトランジスタＱＰＩ及びｎＭＯＳトランジスタＱＮＩで構成される。ＱＰＩのチャネルの一方端子であるソースはＶＤＤ配線４０に接続され、他方端子であるドレインは、ＱＮＩのドレインに接続され、またＱＮＩのソースはＧＮＤ配線４２に接続される。すなわち、ＱＰＩ、ＱＮＩのチャネルはＶＤＤ配線４０とＧＮＤ配線４２との間に直列に接続される。インバータ５０への入力信号はＱＰＩ及びＱＮＩそれぞれのゲートに共通に印加される。また、出力信号は、ＱＰＩ及びＱＮＩ相互のドレインの接続点から取り出される。
【００１７】
また、出力端子ＯＵＴへＶＯＵＴを出力する出力段のＣＭＯＳインバータ６０も、上述した入力段のＣＭＯＳインバータ５０と同様の構成である。
【００１８】
さらに、図１には具体的に表していないが、他のＣＭＯＳインバータ５２〜５８，６２も同様の構成である。
【００１９】
入力段のＣＭＯＳインバータ５０の出力は、２段目のＣＭＯＳインバータ５２、３段目のＣＭＯＳインバータ５４、４段目のＣＭＯＳインバータ５６及び５８、そして５段目となる出力段のＣＭＯＳインバータ６０で順次反転される。この奇数回の反転により、ＶＯＵＴはＶＩＮが示すＨ／Ｌレベルを反転させたレベルとなる。
【００２０】
ここで多段接続されたＣＭＯＳインバータ５０〜６０は、基本的に後段ほど大きな駆動電流が得られるように配慮して構成され、特に出力段のインバータ６０が最大となるように構成される。これにより、インバータバッファ回路３０は高入力インピーダンス、低出力インピーダンスに構成され、入力信号ＶＩＮが微小電流であっても、高速で安定した動作を実現し、また、大きな容量の出力負荷の駆動を可能とする。
【００２１】
ちなみに、駆動電流は、各ＭＯＳトランジスタのオン状態でのソース-ドレイン間電流ＩＤＳに相当する。ゲート電圧ＶＧ、ＭＯＳトランジスタの閾値電圧ＶＴ、ゲート酸化膜容量ＣＯＸは各ＣＭＯＳインバータのｐＭＯＳトランジスタ同士又はｎＭＯＳトランジスタ同士で共通であるとすると、ｐＭＯＳトランジスタのＩＤＳは基本的に、(Ｗ/Ｌ)μＰに比例し、またｎＭＯＳトランジスタのＩＤＳは基本的に、(Ｗ/Ｌ)μＮに比例する。ここで、Ｗ、ＬはそれぞれＭＯＳトランジスタのチャネル幅、チャネル長であり、μＰはホールの移動度、μＮは電子の移動度である。すなわち、大まかな傾向として、各段のｐＭＯＳトランジスタのうち後段のものほど、(Ｗ/Ｌ)が大きくなり、また各段のｎＭＯＳトランジスタのうち後段のものほど、(Ｗ/Ｌ)が大きくなる。特に、出力段のインバータ６０のＱＰＯの(Ｗ/Ｌ)は、基本的に本インバータバッファ回路３０のＣＭＯＳインバータを構成するｐＭＯＳトランジスタのうちで最大に設定され、また、出力段のインバータ６０のＱＮＯの(Ｗ/Ｌ)は、基本的に本インバータバッファ回路３０のＣＭＯＳインバータを構成するｎＭＯＳトランジスタのうちで最大に設定される。
【００２２】
なお、ＣＭＯＳインバータ６２及びｐＭＯＳトランジスタＱＰＨは、Ｈレベル、Ｌレベル相互の切り替わりにヒステリシスを持たせるために設けられている。このＣＭＯＳインバータ６２は、ＣＭＯＳインバータ５２と同様、入力段のＣＭＯＳインバータ５０の出力で駆動可能に構成される。また、大きな駆動電流も必要としない。よって、ＣＭＯＳインバータ６２を構成するｐＭＯＳトランジスタ、ｎＭＯＳトランジスタのサイズ、又は(Ｗ/Ｌ)は、ＣＭＯＳインバータ５２とせいぜい同程度かそれ以下に構成され、基本的にインバータバッファ回路３０中で最大のものとはならない。
【００２３】
端子ＩＮから入力段のＣＭＯＳインバータ５０の各ＭＯＳトランジスタのゲートまでの信号経路には、保護ダイオードＤ１〜Ｄ３が接続される。保護ダイオードＤ１は入力端子ＩＮにアノード、ＶＤＤ配線４０にカソードを接続される。保護ダイオードＤ３のアノードは入力端子ＩＮに抵抗ＲＩＮを介して接続され、カソードはＶＤＤ配線４０に接続される。保護ダイオードＤ２のアノードはＧＮＤ配線４２に接続され、カソードは入力端子ＩＮに抵抗ＲＩＮを介して接続される。すなわち、これらダイオードＤ１〜Ｄ３は、ＶＤＤ≧ＶＩＮ≧ＧＮＤである通常動作時には逆バイアス状態に保たれ、電流を流さない。一方、ＥＳＤサージにより、逆バイアス電圧がツェナー電圧を超えると、ダイオードＤ１〜Ｄ３は降伏電流を流し、それ以上の逆バイアス電圧がＶＤＤ−ＩＮ間、又はＩＮ−ＧＮＤ間に印加されることを防止する。
【００２４】
これらダイオードＤ１〜Ｄ３と入力段のＣＭＯＳインバータ５０とは基本的に入力端子ＩＮの近くに配置される。ここで、本インバータバッファ回路３０は、上述した従来のインバータバッファ回路に設けられていたダイオードＤ０を有していない。すなわち、インバータバッファ回路３０は、入力端子ＩＮからの信号ＶＩＮを他の回路素子に先行して印加される保護ダイオードとして、入力端子ＩＮとＶＤＤ配線４０との間に接続されるＤ１のみ有する。入力端子ＩＮとＧＮＤ配線４２との間には、抵抗ＲＩＮを介してＶＩＮを印加されるＤ２は設けられるが、入力端子ＩＮから直接にＶＩＮを印加されるダイオードであったＤ０は有していない。
【００２５】
入力段のＣＭＯＳインバータは、インバータバッファ回路を構成する各段のＣＭＯＳインバータの中で基本的に最も小さい寸法を有し、その寸法は、素子サイズの縮小と共に、一層、微細化される。また、保護ダイオードＤ０〜Ｄ３と入力段のＣＭＯＳとの距離もさらに接近する。その結果、ＣＭＯＳの寄生トランジスタと保護ダイオードとが構成し得るサイリスタも寸法が微細化し、当該サイリスタがオンするトリガ電圧は低下すると考えられる。さらに、Ｄ０，Ｄ１は、ＥＳＤサージの急峻な波形をそのまま印加されるため、抵抗ＲＩＮとの直列接続でＶＤＤ−ＩＮ間、又はＩＮ−ＧＮＤ間に接続されるＤ３，Ｄ２に比べて、サイリスタをオンさせやすいと考えられる。
【００２６】
このような点で、Ｄ０又はＤ１のいずれか一方のみとする構成は、サイリスタが構成されにくくなり、その結果、ラッチアップを起こしにくくする効果が得られる。その場合に、当該ダイオードによるＥＳＤ保護機能が低下し得るが、本インバータバッファ回路３０では以下に述べる点で静電耐圧を向上させたことにより、Ｄ０又はＤ１のいずれか一方のみとする構成によるラッチアップの抑制を可能としている。
【００２７】
次に、静電耐圧を向上させるための構成について説明する。上述のダイオードＤ１〜Ｄ３のような従来のＥＳＤ保護回路に加えて、本インバータバッファ回路３０は、半導体チップ上での回路レイアウトの点で静電耐圧の一層の向上を図っている。
【００２８】
具体的には、インバータバッファ回路３０においてＶＤＤ配線４０とＧＮＤ配線４２との間に互いにチャネルが直列に接続される複数のＭＯＳトランジスタからなる電源間回路であるＣＭＯＳインバータ５０〜６２のうち、駆動電流が最も大きい出力段のＣＭＯＳインバータ６０に対するＶＤＤ、ＧＮＤの配線抵抗の少なくとも一方、好ましくは両方を他のＣＭＯＳインバータより小さくする。
【００２９】
例えば、ＶＤＤのパッド３２からＱＰＯのソースまでのＶＤＤ配線４０の幅を大きくしたり、長さを短くすることにより、ＣＭＯＳインバータ６０に対するＶＤＤ配線４０の配線抵抗をＣＭＯＳインバータ５０〜６２のうちで最小とすることができる。また、ＧＮＤのパッド３４からＱＮＯのソースまでのＧＮＤ配線４２の幅を大きくしたり、長さを短くすることにより、ＣＭＯＳインバータ６０に対するＧＮＤ配線４２の配線抵抗をＣＭＯＳインバータ５０〜６２のうちで最小とすることができる。
【００３０】
駆動電流が大きい電源間回路は、電源間に電流を流しやすく、また、電源間にＥＳＤにより大きな電圧が生じたときの大電流によって破壊されにくい。そこで、駆動電流が最大の電源間回路である出力段インバータ６０に対する配線抵抗を最小とすることで、ＥＳＤサージを主に、また最先に当該ＣＭＯＳインバータ６０に印加する。ＣＭＯＳインバータ６０はＥＳＤサージが印加されると、チャネルのパンチスルー等により、電源間に電流を流して、ＥＳＤサージを吸収し、他のＣＭＯＳインバータに対する悪影響を回避又は緩和する。
【００３１】
なお、図１において、右端に配置したＣＭＯＳインバータ６０に対して、パッド３２，３４も配線４０，４２の右端に配置している。これはパッド３２，３４から各ＣＭＯＳインバータまでの配線長のうちＣＭＯＳインバータ６０に対する配線長を最小にした構成を模式的に表している。このように、配線長を最小にすることは、他のＣＭＯＳインバータよりも、できるだけ早くＣＭＯＳインバータ６０にＥＳＤサージを印加させ、吸収させることを可能とする点で好適である。
【００３２】
図２は、半導体チップ上でのインバータバッファ回路３０の主要部のレイアウトの一例を示す模式図である。同図は、パッド３２，３４，３８と、ＶＤＤ配線４０及びＧＮＤ配線４２の主要部と、ＭＯＳトランジスタの形成領域７０，７２とを示している。トランジスタ形成領域７０-1〜７０-8は、それぞれＣＭＯＳインバータ５０〜６２のｐＭＯＳトランジスタ及びＱＰＨの配置を示している。また、トランジスタ形成領域７２-1〜７２-7は、それぞれＣＭＯＳインバータ５０〜６２のｎＭＯＳトランジスタの配置を示している。出力段のＣＭＯＳインバータ６０を構成するＱＰＯは、ＶＤＤのパッド３２に隣接する領域７０-7に形成される。この図に示すように、パッド３２からＱＰＯのソースへのＶＤＤ配線４０-1は、他のｐＭＯＳトランジスタへのＶＤＤ配線４０-2に比べて、幅が広く、かつ長さが短くなるように構成され、上述の配線抵抗を最小とする構成を実現している。同様に、パッド３４からＱＮＯのソースへのＧＮＤ配線４２-1は、他のｎＭＯＳトランジスタへのＧＮＤ配線４２-2に比べて、幅が広く、かつ長さが短くなるように構成され、上述の配線抵抗を最小とする構成を実現している。
【００３３】
ちなみに、領域７２-7には、ＧＮＤ配線４２-1からＱＮＯのソース拡散層上に延びるＡlパターン７４と、出力端子ＯＵＴ（パッド３８）に接続されるＡl配線７６からＱＮＯのドレイン拡散層上に延びるＡlパターン７８とを一部だけ模式的に示している。これらＡlパターン７４，７８が示すように、ＱＮＯのソースとドレインとは互いに噛み合う櫛歯状に形成され、それらの間のつづら折り形状の間隙がチャネルとされる。すなわち、ＱＮＯのチャネル長Ｌは、パターン７４とパターン７８との間隔に応じた小さな値に構成され、一方、チャネル幅Ｗはパターン７４やパターン７８の長さに応じた大きな値に構成される。他の領域７０，７２に形成されるＭＯＳトランジスタも基本的に同様に構成される。チャネル長ＬはどのＭＯＳトランジスタも同程度に構成されるので、領域７０，７２の面積がＷ、又はＷ/Ｌの大きさに対応する。すなわち図２において、領域７０-7の面積が領域７０のうちで最大であり、領域７２-7の面積が領域７２のうちで最大であることが、ＱＰＯ、ＱＮＯのＷ/Ｌが最大であり、またそれに伴いＱＰＯ、ＱＮＯが、ＣＭＯＳインバータ５０〜６２を構成するｐＭＯＳトランジスタ又はｎＭＯＳトランジスタのうちで最大の駆動電流を有するものであることを示している。
【００３４】
以上、本発明をインバータバッファ回路３０の実施形態に基づいて説明したが、本発明は、複数のＣＭＯＳインバータを電源間回路として有する他の回路にも適用することができ、静電耐圧の向上を図ることができる。また、ＣＭＯＳインバータ以外であっても、電源間に互いのチャネルが直列に接続される複数のＭＯＳトランジスタを有する回路であれば、本発明を適用することにより、それを経由してＥＳＤサージを吸収させ、静電耐圧の向上を図ることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態であるインバータバッファ回路の構成を示す模式的な回路図である。
【図２】本発明の実施形態であるインバータバッファ回路の主要部の半導体チップ上でのレイアウトの一例を示す模式図である。
【図３】従来のインバータバッファ回路の回路図である。
【符号の説明】
【００３６】
３０  インバータバッファ回路、３２〜３８  パッド、４０  ＶＤＤ配線、４２  ＧＮＤ配線、５０〜６２  ＣＭＯＳインバータ。
【図１】
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【図２】
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【図３】
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