(57)【要約】      （修正有）【課題】不揮発性半導体メモリのメモリセル当たりの記録データ量を向上させることができる不揮発性メモリを提供する。【解決手段】データを電気的に書き込み・消去可能なＥＥＰＲＯＭ等の不揮発性メモリにおいて、前記メモリを構成する各メモリセルが、半導体基板に形成されたソース／ドレイン領域２３a、２４a、２３b、２４ｂと、前記半導体基板のチャネル領域上に形成されるゲート電極２７と、前記半導体基板と前記ゲート電極２７との間に形成されるシリコン窒化膜を含む３層のゲート絶縁膜２６とを備えている。そして、前記ゲート電極側２７から平面的に見たときに、前記ソース／ドレイン領域２３a、２４a、２３b、２４ｂが前記チャネル領域から少なくとも３方向に延びる構成を採用する。【選択図】図３
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【特許請求の範囲】
【請求項１】
データを電気的に書き込み・消去可能な不揮発性メモリにおいて、
前記メモリを構成する各メモリセルは、
半導体基板に形成されたソース／ドレイン領域と；
前記半導体基板のチャネル領域上に形成されるゲート電極と；
前記半導体基板と前記ゲート電極との間に形成されるゲート絶縁膜とを備え、
前記ゲート電極側から平面的に見たときに、前記ソース／ドレイン領域が前記チャネル領域から少なくとも３方向に延びることを特徴とする不揮発性メモリ。
【請求項２】
前記ゲート絶縁膜は、第１及び第２の絶縁膜層と、これらの絶縁膜層の間に形成される誘電体層とを含むことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記第１絶縁膜層および第２絶縁膜層がシリコン酸化膜からなり、前記誘電体層がシリコン窒化膜からなることを特徴とする請求項２に記載の不揮発性メモリ。
【請求項４】
メモリセルを平面的に見た場合に、前記ソース／ドレイン領域は、帯状に成形された前記ゲート電極上において交差する２本の帯状の拡散領域によって形成されることを特徴とする請求項１，２又は３に記載の不揮発性メモリ。
【請求項５】
メモリセルを平面的に見た場合に、前記ソース／ドレイン領域は、帯状に成形された前記ゲート電極上において交差する３本の帯状の拡散領域によって形成されることを特徴とする請求項１，２又は３に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを電気的に消去可能な不揮発性半導体メモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリの代表的なものとして、フラッシュメモリがある。フラッシュメモリは、データの消去・書き込みを自由に行なうことができ、電源を切っても内容が消えない。このフラッシュメモリは、ＲＡＭ（Random Access Memory）と、ＲＯＭ（Read Only Memory）の両方の利点を有する。このため近年では、フラッシュメモリは、それをカード型にパッケージしたメモリカードとして携帯電話、デジタルカメラ、携帯型音楽プレーヤなどの記録媒体に利用されている。
【０００３】
このようなフラッシュメモリにおいては、その集積度を向上させるために、１メモリセル当たり２ビットの情報を記憶可能なメモリが検討されている。例えば、特表２００１―５１２２９０号公報には、プログラム可能な読み出し専用メモリであるＥＥＰＲＯＭ（Electrical Erasable Programmable Read Only Memory）が記載されている。
【特許文献１】特表２００１―５１２２９０号公報
【０００４】
図１および図２に、特表２００１−５１２２９０号公報に記載のメモリセルの構成を示す。図２は、図１のＡ−Ａ’方向の断面を示す。半導体基板１１の上部に、例えば、ボロンをドープしたＰ型半導体で構成されるアクティブ領域１２を設けられる。このアクティブ領域１２の上部に、例えば、リンをドープしたＮ型半導体からなるドレイン１３、およびソース１４が、チャネル１５を挟んで設けられる。チャネル１５の上部には、電荷を蓄積する為の３層の電荷捕獲膜１６が形成されている。この電荷捕獲膜１６は、チャネルに接する絶縁膜１６ａ、ゲート電極１７に接する絶縁膜１６ｃ、およびこれらの絶縁膜に挟持された非導電性電荷捕獲膜１６ｂからなる。データの読み出しや書き込みのために、ドレイン１３及びソース１４にはピンコンタクト１８が各々接続されている。
【０００５】
非導電性電荷捕獲膜１６ｂは、ドレイン１３またはソース１４に近接した領域に１つのビット１９ａ、１９ｂを形成する。図２の中で、ソース１４からドレイン１３に向かって電圧を印加し書き込みを行うと、ホットエレクトロン（自由電子）がビット１９ｂの領域の非導電性捕獲膜１６ｂに入り込み、その情報が記録される。逆に、ドレイン１３からソース１４に向かって電圧を印加して書き込みを行うと、ホットエレクトロンがビット１９ａの領域の非導電性捕獲膜１６ｂに入り込み、情報（ビットデータ）が記録される。書き込み時に電圧が印加されなければ、ホットエレクトロンの捕獲がないので、これにより「０」「１」のビット情報が記録される。
【０００６】
ビット情報の読み出しは、書き込みを行った方向とは逆に電圧を印加する。例えば、ビット１９ａの領域に記憶された情報を読み出す場合には、ソース１４からドレイン１３に向かって電圧を印加する。電荷が捕獲されているときは電流が流れず、電荷が捕獲されていないときは電流が流れるため、これに基づいてビット情報を読み出すことができる。書き込み方向と読み出し方向とを逆方向にすることにより、一つのメモリセルに２ビット分のデータを保持することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ひとつのメモリセルで２ビット分のデータが記録できるようになり、フラッシュメモリの普及が進んでも、なお小型化、低コスト化が求められている。このため集積度をさらに向上させることが強く要求されている。
【０００８】
本発明は上記のような状況に鑑みて成されたものであり、メモリセル当たりの記録データ量を向上させることができる不揮発性メモリを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明においては、データを電気的に書き込み・消去可能な不揮発性メモリにおいて、前記メモリを構成する各メモリセルが、半導体基板に形成されたソース／ドレイン領域と；前記半導体基板のチャネル領域上に形成されるゲート電極と；前記半導体基板と前記ゲート電極との間に形成されるゲート絶縁膜とを備えている。そして、前記ゲート電極側から平面的に見たときに、前記ソース／ドレイン領域が前記チャネル領域から少なくとも３方向に延びる構成を採用する。
【００１０】
前記ゲート絶縁膜は、第１及び第２の絶縁膜層と、これらの絶縁膜層の間に形成される誘電体層とから構成することができる。本発明の不揮発性メモリにおいては、ビット情報は、ゲート絶縁膜中のソース／ドレイン領域近傍に保持される。
【００１１】
本発明では、上部または上方などの「上」は、半導体基板からみて絶縁膜や誘電体層、または電極など積み上げていく方向を指す。具体的には、図４に示されている矢印の方向を「上」方向とする。
【００１２】
上述した構成のメモリセルからデータを読み出す際には、前記ソース／ドレイン領域の一方に電位差を与え、他方は電気的にフローティング状態とする。電位差を加えられた電極間で電流を検出することで、当該ビットのビット情報を読み出すことができる。好ましくは、ゲート電極に加える電圧をソース／ドレイン領域に加えられる電圧の間の値に設定する。このような電位設定とすることで、一つの電荷蓄積領域（ゲート絶縁膜）に蓄えられている多値化されたビット情報を読み出すことが可能となる。
【発明の効果】
【００１３】
以上のような構成の本発明によれば、メモリセル当たりの記録データ量（集積度）を向上させることができる。その結果、チップ面積縮小によりメモリデバイスのコストダウンを図ることが可能となる。
【発明を実施するための最良の形態】
【００１４】
図３および図４は、本発明の第１実施例に係る不揮発性メモリを構成するメモリセルの構造を示す。図４は、図３のＢ−Ｂ’方向の断面構造を示す。図５は、本実施例に係るメモリセルアレイのレイアウトを示し、四角の太線が１つのメモリセルを示す。
【００１５】
本実施例の不揮発性メモリにおいては、半導体基板２１の上部に第１半導体領域（ボロンをドープしたＰ型半導体）で構成されるアクティブ領域２２が設けられる。このアクティブ領域２２の上部において、チャネル領域２５を挟んで第２半導体（リンをドープしたＮ型半導体）からなるソース／ドレイン領域２３ａ，２４ａが設けられる。本実施例においては、図３に示されるように、ソース／ドレイン２３ａ，２４ａの一方と他方とが直線状に延び、対を構成する。そして、２つの対（２３ａ：２４ａ、２３ｂ：２４ｂ）が、半導体基板２１の上方から見て直交するように形成される。
【００１６】
チャネル領域２５の上部には、チャネル領域２５とゲート電極２７の間に電荷を蓄積する為の３層の電荷蓄積領域２６が形成されている。ゲート電極２７には、ポリシリコンが用いられる。この電荷蓄積領域２６は、チャネル領域２５に接する絶縁膜２６ａ、ゲート電極２７に接する絶縁膜２６ｃ、およびこれらの絶縁膜に挟持された誘電体膜２６ｂで構成される。絶縁膜２６ａ、２６ｃは、シリコン酸化膜で形成される。誘電体膜２６ｂは、シリコン窒化膜で形成される。データの読み出しや書き込みのために、ドレイン（２３ａ、２３ｂ）およびソース（２４ａ、２４ｂ）にはピンコンタクト２８が各々接続されている。
【００１７】
誘電体膜２６ｂには、ドレイン２３ａおよびソース２４ａに近接した電荷蓄積領域２６に一対のビット２９ａ、２９ｂが形成される。ソース２４ａからドレイン２３ａに向かって電圧を印加して書き込みを行うと、ホットエレクトロンがビット２９ｂの誘電体膜２６ｂの領域に入り込み、その情報が記録される。逆に、ドレイン２３ａからソース２４ａに向かって電圧を印加して書き込みを行うと、ホットエレクトロンがビット２９ａの誘電体膜２６ｂの領域に入り込み、情報が記録される。
【００１８】
書き込み時に電圧が印加されなければホットエレクトロンの飛び込みはなく、これにより「０」、「１」のビット情報が、記録される。すなわち一対の第２半導体領域に２つのビット情報が記録される。
【００１９】
同様に、誘電体膜２６ｂには、ドレイン２３ｂおよびソース２４ｂに近接した領域に、２つのビット２９ａ’、２９ｂ’が形成され、それぞれにビット情報が記録される。こうして一つのメモリセルのチャネル領域２５に対して２の４乗（＝１６）の状態、すなわち４つのビット情報が記録される。
【００２０】
ビット情報の読み出しは、書き込みを行った方向とは逆に電圧を印加する。このとき、ゲート電極２７には、印加される２つの電圧の間の電位を加える。例えば２９ａのビット情報を読み出す場合は、ソース２４ａに０（Ｖ）ドレイン２３ａに５（Ｖ）を印加し、ゲート電極２７には３（Ｖ）を加える。また残りの第２半導体領域２４ｂ、２３ｂはフローティング状態とする。
【００２１】
こうすると、電荷が捕獲されているときは電流が流れず、電荷が捕獲されていないときは電流が流れ、ビット２９ａのビット情報を読み出すことができる。ビットに電荷（エレクトロン）が存在するとビット情報は「０」となり、電荷（エレクトロン）が存在しないとビット情報は「１」となる。図６に各ビット情報を読み出す際に各電極に加える電位の一例を示す。
【００２２】
以上説明したように、第１実施例によれば、１つのメモリセルに蓄積可能な情報量を４ビットと増加させることができ、チップ面積縮小によるコストダウンが可能である。
【００２３】
図７は、本発明の第２実施例に係る不揮発性メモリを構成するメモリセルを示す。なお、本実施例において、第１実施例と同じ部分の説明は省略する。本実施例では、１つのドレイン（例えば、３４ｃ）と２つのソース（例えば、３４ａ、３４ｂ）とがチャネル領域の上部の電荷蓄積領域に対して３方向に延びるように構成される。
【００２４】
電荷蓄積領域の誘電体膜は、ドレイン３４ｃ及びソース３４ａ、３４ｂに近接したそれぞれの領域に３つのビット３９ａ、３９ｂ、３９ｃを形成する。
【００２５】
ソース３４ａからドレイン３４ｃに向かって電圧を印加し書き込みを行うと、ホットエレクトロンがビット３９ｃの誘電体膜の領域に入り込み、その情報が記録される。一方、逆方向のドレイン３４ｃからソース３４ａに向かって電圧を印加し書き込みを行うと、ホットエレクトロンがビット３９ａの誘電体膜の領域に入り込み、情報が記録される。書き込み時に電圧が印加されなければホットエレクトロンの飛び込みはなく、これにより「０」「１」のビット情報が、記録される。
【００２６】
同様に、誘電体膜には、ソース３４ｂに近接した領域に、１つのビット３９ａが形成されビット情報が記録される。このソース３４ｂへの書き込みは、ソース３４ａまたはドレイン３４ｃの何れか一方から電圧を印加しても可能である。こうして一つのメモリセルのチャネル領域に対して２の３乗（＝８）の状態、すなわち３つのビット情報が記録される。
【００２７】
ビット情報の読み出しは、書き込みを行った方向とは逆に電圧を印加する。このとき、ゲート電極には、ソース／ドレインに印加される２つの電圧の間の電位を加える。例えば、３９ａのビット情報を読み出す場合は、ソース３４ａに０（Ｖ）ドレイン３４ｃに５（Ｖ）を印加し、ゲート電極には３（Ｖ）を加える。また残りのソース／ドレイン領域３４ｂはフローティング状態とする。こうすると、電荷が捕獲されているときは電流が流れず、電荷が捕獲されていないときは電流が流れ、ビット３９ａのビット情報を読み出すことができる。図８に各ビット情報を読み出す際に、欠く電極に加える電位の一例を示す。
【００２８】
以上説明したように、第２実施例によれば、１つのメモリセルに蓄積可能な情報量を３ビットと増加させることができ、チップ面積縮小によるコストダウンが可能である。
【００２９】
図９は、本発明の第３実施例に係る不揮発性メモリを構成するメモリセルを示す。なお、本実施例において、第１実施例および第２実施例と同じ部分の説明は省略する。本実施例では、１つのドレイン（例えば、４４ｆ）と１つのソース（例えば、４４ａ）とが直線状に並び対を構成する。３つの対が、半導体基板の上方から見て、ゲート電極に対して対象となるように不純物拡散領域（４４ａ，４４ｂ，４４ｃ，４４ｄ，４４ｅ，４４ｆ）が形成される。
【００３０】
誘電体膜は、例えば、ドレイン４４ｆおよびソース４４ａに近接したそれぞれの領域に、一対のビット４９ａ、４９ｆが形成される。ソース４４ａからドレイン４４ｆに向かって電圧を印加して書き込みを行うと、ホットエレクトロンがビット４９ｆの誘電体膜の領域に入り込み、その情報が記録される。一方、逆方向のドレイン４４ｆからソース４４ａに向かって電圧を印加し書き込みを行うと、ホットエレクトロンがビット４９ａの誘電体膜の領域に入り込み、情報が記録される。書き込み時に電圧が印加されなければホットエレクトロンの飛び込みはなく、これにより「０」「１」のビット情報が、記録される。すなわち、一対のソース／ドレイン領域に２つのビット情報が記録される。
【００３１】
同様に、誘電体膜には、ドレイン４４ｅおよびソース４４ｂに近接したそれぞれの領域に、２つのビット４９ｅ、４９ｂが形成され、それぞれにビット情報が記録される。また、誘電体膜には、ドレイン４４ｄおよびソース４４ｃに近接したそれぞれの領域に、２つのビット４９ｄ、４９ｃが形成され、それぞれにビット情報が記録される。こうして一つのメモリセルのチャネル領域に対して２の６乗（＝６４）の状態、すなわち６つのビット情報が記録される。
【００３２】
ビット情報の読み出しは、書き込みを行った方向とは逆に電圧を印加する。このとき、ゲート電極には、ソース／ドレイン領域に印加される２つの電圧の間の電位を加える。例えば、ビット４９ａの情報を読み出す場合は、ソース４４ａに０（Ｖ）、ドレイン４４ｆに５（Ｖ）を印加し、ゲート電極には３（Ｖ）を加える。また、残りのソース／ドレイン領域４４ｂ，４４ｃ，４４ｄ，４４ｅはフローティング状態とする。こうすると、電荷が捕獲されているときは電流が流れず、電荷が捕獲されていないときは電流が流れ、ビット４９ａの情報を読み出すことができる。ビットに電荷（エレクトロン）が存在すると、ビット情報は「０」となり、電荷（エレクトロン）が存在しないとビット情報は「１」となる。図１０には、各ビット情報を読み出す際に各電極に加える電位の一例を示す。
【００３３】
以上説明したように、第３実施例によれば、１つのメモリセルに蓄積可能な情報量を６ビットと増加させることができ、大幅なコストダウンが可能である。
【００３４】
以上、本発明の実施の形態例及び実施例について本発明が理解できるように幾つかの例に基づいて説明したが、本発明は、当該技術に従事するものにとって明らかなように、これらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。例えば、拡散領域（ソース／ドレイン領域）の対の数を３つより多くすることも可能である。これにより、更に集積化を向上させることが可能となる。また、ＰとＮの導電型を入れ替えて構成することも可能である。
【産業上の利用可能性】
【００３５】
本発明は、フラッシュメモリなどの電気的に消去可能な不揮発メモリの集積度を向上させるのに適用可能である。
【図面の簡単な説明】
【００３６】
【図１】図１は、従来のメモリセルを、メモリセル上部から見た平面図である。
【図２】図２は、図１のＡ−Ａ’方向の断面を示す断面図である。
【図３】図３は、本発明の第１実施例に係るメモリセルを、メモリセル上部から見た平面図である。
【図４】図４は、図３のＢ−Ｂ’方向の断面を示す断面図である。
【図５】図５は、本発明の第１実施例に係る、不揮発性メモリのメモリセルアレイを示すレイアウト図である。
【図６】図６は、本発明の第１実施例に係るメモリセルにおいて、ビットデータ読み出しのための電圧（電位）印加条件の一例を示す表である。
【図７】図７は、本発明の第２実施例に係るメモリセルを、メモリセル上部から見た平面図である。
【図８】図８は、本発明の第２実施例に係るメモリセルにおいて、ビットデータ読み出しのための電圧（電位）印加条件の一例を示す表である。
【図９】図９は、本発明の第３実施例に係るメモリセルを、メモリセル上部から見た平面図である。
【図１０】図１０は、本発明の第３実施例に係るメモリセルにおいて、ビットデータ読み出しのための電圧（電位）印加条件の一例を示す表である。
【符号の説明】
【００３７】
２１    半導体基板
２２    第１半導体領域
２３ａ，２３ｂ，２４ａ，２４ｂ    ソース／ドレイン領域
３４ａ，３４ｂ，３４ｃ    ソース／ドレイン領域
４４ａ，４４ｂ，４４ｃ，４４ｄ，４４ｅ，４４ｆ    ソース／ドレイン領域
２９ａ，２９ａ’、２９ｂ、２９ｂ’  ビット
３９ａ，３９ｂ，３９ｃ  ビット
４９ａ，４９ｂ，４９ｃ，４９ｄ，４９ｅ，４９ｆ  ビット
１７，２７  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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