(57)【要約】【課題】トランジスタ特性のばらつきを低減し、且つ、ＳＲＡＭセルサイズを縮小して高集積化を図る。【解決手段】半導体記憶装置１は、一対のアクセストランジスタＱ１，Ｑ１’、一対のドライブトランジスタＱ２，Ｑ２’および一対の負荷トランジスタＱ３，Ｑ３’を有するＳＲＡＭセル１１，１１，…を備えている。アクセストランジスタＱ１，Ｑ１’のゲート絶縁膜１０５は、それぞれ、活性領域１０２を覆う相対的に膜薄の第１ゲート絶縁膜１０３と、第１ゲート絶縁膜１０３の上面の一部分を覆う相対的に膜厚の第２ゲート絶縁膜１０４とを有している。【選択図】図１
2008130903.tif 000002
【特許請求の範囲】
【請求項１】
アクセストランジスタ、ドライブトランジスタおよび負荷トランジスタを有するＳＲＡＭセルを備えた半導体記憶装置であって、
前記アクセストランジスタ、前記ドライブトランジスタおよび前記負荷トランジスタは、それぞれ、半導体基板の表面の一部分に形成された活性領域と、前記活性領域よりも上に配置されたゲート電極と、前記ゲート電極の下面と前記活性領域との間に介在されたゲート絶縁層とを有し、
前記アクセストランジスタ、前記ドライブトランジスタおよび前記負荷トランジスタの少なくとも１つのトランジスタの前記ゲート絶縁層は、前記ゲート絶縁層の膜厚および前記ゲート絶縁層の誘電率の少なくとも一方が相異なる第１ゲート絶縁膜および第２ゲート絶縁膜を有している、半導体記憶装置。
【請求項２】
前記第１ゲート絶縁膜は、前記ゲート電極直下の前記活性領域を覆い、
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜の上面の一部分を覆い、前記第１ゲート絶縁膜よりも膜厚が厚い、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ゲート絶縁膜は、前記ゲート電極直下の前記活性領域の一部分を覆い、
前記第２ゲート絶縁膜は、前記ゲート電極直下の前記活性領域のうち前記第１ゲート絶縁膜に覆われていない部分を覆い、前記第１ゲート絶縁膜よりも高誘電率である、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１ゲート絶縁膜は、前記ゲート電極直下の前記活性領域の一部分を覆い、
前記第２ゲート絶縁膜は、前記ゲート電極直下の前記活性領域のうち前記第１ゲート絶縁膜に覆われていない部分と前記第１ゲート絶縁膜とを覆い、前記第１ゲート絶縁膜よりも高誘電率且つ膜薄である、請求項１に記載の半導体記憶装置。
【請求項５】
入出力回路用トランジスタをさらに備え、
前記入出力回路用トランジスタは、
前記半導体基板のうち前記少なくとも１つのトランジスタの活性領域とは離れた位置に形成された入出力回路用トランジスタの活性領域と、
前記入出力回路用トランジスタの活性領域の上方であってゲート電極が形成される領域を覆う入出力回路用トランジスタの第１ゲート絶縁膜と、
前記入出力回路用トランジスタの第１ゲート絶縁膜を覆う入出力回路用トランジスタの第２ゲート絶縁膜と、
前記入出力回路用トランジスタの前記第２ゲート絶縁膜の上に設けられた入出力回路用トランジスタの前記ゲート電極とを有し、
前記入出力回路用トランジスタの第１ゲート絶縁膜は、前記少なくとも１つのトランジスタの第１ゲート絶縁膜であり、
前記入出力回路用トランジスタの第２ゲート絶縁膜は、前記少なくとも１つのトランジスタの第２ゲート絶縁膜である、請求項２または４に記載の半導体記憶装置。
【請求項６】
入出力回路用トランジスタをさらに備え、
前記入出力回路用トランジスタは、
前記半導体基板のうち前記少なくとも１つのトランジスタの活性領域とは離れた位置に形成された入出力回路用トランジスタの活性領域と、
前記入出力回路用トランジスタの活性領域の上方であってゲート電極が形成される領域を覆う入出力回路用トランジスタのゲート絶縁膜と、
前記入出力回路用トランジスタのゲート絶縁膜の上に設けられた入出力回路用トランジスタの前記ゲート電極とを有し、
前記入出力回路用トランジスタのゲート絶縁膜は、前記少なくとも１つのトランジスタの第１ゲート絶縁膜である、請求項３に記載の半導体記憶装置。
【請求項７】
ゲート幅方向における前記アクセストランジスタの前記活性領域の長さは、ゲート幅方向における前記ドライブトランジスタの前記活性領域の長さと略同一である、請求項１から６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記アクセストランジスタの前記ゲート絶縁層が前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を有する、請求項１から７のいずれか１つに記載の半導体記憶装置。
【請求項９】
前記第１および前記第２ゲート絶縁膜のうち少なくとも一方は、シリコン酸化膜またはシリコン酸窒化膜である、請求項２に記載の半導体記憶装置。
【請求項１０】
前記第２ゲート絶縁膜は、酸化物系高誘電率材料、遷移金属の酸化物、遷移金属のアルミネートおよび遷移金属のシリケート材料のうちの何れか１つからなる、請求項３に記載の半導体記憶装置。
【請求項１１】
前記酸化物系高誘電率材料は、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ３、Ｌａ２Ｏ３およびＰｒ２Ｏ３のうちいずれか一つである、請求項１０に記載の半導体記憶装置。
【請求項１２】
アクセストランジスタ、ドライブトランジスタおよび負荷トランジスタを有するＳＲＡＭセルを備えた半導体記憶装置の製造方法であって、
半導体基板の表面の一部分に、活性領域を形成する工程と、
前記活性領域の上に、膜厚および誘電率のうち少なくとも一方が相異なる第１および第２ゲート絶縁膜を有するゲート絶縁層を設ける工程と、
前記ゲート絶縁層の上に、ゲート電極を設ける工程とを備えている、半導体記憶装置の製造方法。
【請求項１３】
アクセストランジスタ、ドライブトランジスタ、負荷トランジスタおよび入出力回路用トランジスタを備えた半導体記憶装置の製造方法であって、
半導体基板の表面に、前記アクセストランジスタ、前記ドライブトランジスタおよび前記負荷トランジスタの少なくとも１つのトランジスタの活性領域と、前記入出力回路用トランジスタの活性領域とを互いに間隔を開けて形成する工程と、
前記少なくとも１つのトランジスタの活性領域の上に、膜厚および誘電率のうち少なくとも一方が相異なる第１および第２ゲート絶縁膜を有する少なくとも１つのトランジスタのゲート絶縁層を設け、前記入出力回路用トランジスタの活性領域の上に入出力回路用トランジスタのゲート絶縁層を設ける工程と、
前記少なくとも１つのトランジスタのゲート絶縁層および前記入出力回路用トランジスタのゲート絶縁層の上にそれぞれゲート電極を設ける工程とを備えている、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関し、特に、アクセストランジスタ、ドライブトランジスタおよび負荷トランジスタを有するＳＲＡＭ（static random access memory）セルを備えた半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年のＶＬＳＩ（very large scale integration）、ＵＬＳＩ（ultra large scale integration）などの半導体素子における高密度化に伴い、トランジスタ特性のばらつきが顕著になっている。トランジスタ特性のばらつきが顕著になると半導体記憶装置の高歩留まりを確保する上で大きな影響を与えるため、特にＳＲＡＭ等の記憶装置におけるトランジスタ特性のばらつきをおさえる設計が今後ますます重要になる。
【０００３】
この記憶装置を構成する最も基本的なセルは、１ポートメモリセル（ＳＲＡＭセル）である。このＳＲＡＭセルは、１対のＮＭＯＳ（n-channel metal-oxide semiconductor）アクセストランジスタと、１対のＮＭＯＳドライブトランジスタと、１対のＰＭＯＳ（p-channel metal-oxide semiconductor）負荷トランジスタ（負荷トランジスタはポリシリコン抵抗で置き換えられる場合もある）の合計３種類の（合計６個）のトランジスタによって構成されている。
【０００４】
ＳＲＡＭセルの製造ばらつきを抑えるために、またメモリセル面積を小さくし、ビット線容量も小さくするために、横型セル構造が考案されている。横型セル構造では、一対のＰＭＯＳ負荷トランジスタがＳＲＡＭセル領域の中央部に位置するＮウェル領域に配置され、第１のＮＭＯＳアクセストランジスタおよび第１のＮＭＯＳドライブトランジスタがＳＲＡＭセル領域の左側に位置するＰウェル領域に配置され、第２のＮＭＯＳアクセストランジスタおよび第２のＮＭＯＳドライブトランジスタがＳＲＡＭセル領域の右側に位置するＰウェル領域に配置されている。ここでは、ビット線の走行方向を縦方向と定義し、ワード線の走行方向を横方向と定義している（特許文献１，２を参照。）。
【０００５】
横型ＳＲＡＭセル構造によれば、アクセストランジスタのゲート電極とドライブトランジスタのゲート電極とが互いに平行にレイアウトされるため、半導体記憶装置の製造ばらつきを抑えることができる。
【０００６】
ところで、ＳＲＡＭセルの安定性指標の一つに読み出し時のスタティックノイズマージンがある。スタティックノイズマージンとは、ワード線を活性化した時に、メモリセルの保持しているデータが破壊されないかどうかを表す指標であり、スタティックノイズマージンが大きいほど読み出し時のメモリセルは安定である（特許文献３を参照。）。
【０００７】
従来は、読み出し時のスタティックノイズマージンを大きくするために、ＳＲＡＭセル中のアクセストランジスタの電流駆動能力よりもドライブトランジスタの電流駆動能力を大きくしている。具体的には、アクセストランジスタのゲート電極幅とドライブトランジスタのゲート電極幅との比を１：１．５（ベータ比＝１．５）程度に設定している（特許文献４を参照。）。また、アクセストランジスタのゲート電極よりもドライブトランジスタのゲート電極を大きくする方法も併用されている（非特許文献１を参照。）。あるいは、ベータ比を確保するために、すなわち、ＳＲＡＭのスタティックノイズマージンを確保するために、アクセストランジスタのゲート酸化膜厚よりもドライブトランジスタのゲート酸化膜厚を薄くする方法も用いられている（特許文献５を参照。）。
【特許文献１】特開平９−２７０４６８号公報
【特許文献２】特開平１０−１７８１１０号公報
【特許文献３】特開２００２−０４２４７６号公報
【特許文献４】特開２００４−２２０６５２号公報
【特許文献５】特許第２８２７５８８号公報
【非特許文献１】Symposium on VLSI Technology Digest of Technology Papers, F. Arnaud et al., p65-66, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の従来例では、チャネル幅やゲート電極の大きさなどは、それぞれ、アクセストランジスタとドライブトランジスタとで相異なる値に設定されている。このような場合、リソグラフィー技術やドライエッチング技術を用いてチャネル幅などが相異なるようにアクセストランジスタおよびドライブトランジスタを形成することができたとしても、ゲート電極などを設ける際にそのチャネル幅が設定値からずれてしまう場合がある。図１８（ａ）および図１８（ｂ）を用いて具体的に説明する。
【０００９】
図１８（ａ）は従来の半導体記憶装置の上面図であり、図１８（ｂ）は従来の半導体記憶装置の上面のＳＥＭ（scanning electron microscope）写真である（非特許文献１を参照。）。なお、図１８（ａ）および図１８（ｂ）において、ＰＧはアクセストランジスタであり、ＰＤはドライブトランジスタであり、ＰＵは負荷トランジスタである。
【００１０】
活性領域幅に着目すると、図１８（ａ）では、ベータ比を確保するために、アクセストランジスタの活性領域幅とドライブトランジスタの活性領域幅とを相異なる値に設定している。これにより、図１８（ａ）に示すように、活性領域幅の相違に起因する段差１１７ａがシリコン基板の上面に発生する。そして、活性領域幅をアクセストランジスタとドライブトランジスタとで相異なる値に設定して半導体記憶装置を製造すると、図１８（ｂ）に示すように、アクセストランジスタとドライブトランジスタとの間には、活性領域幅がなだらかに変化する段差１１７ｂが発生してしまう。
【００１１】
段差１１７ｂが存在しているシリコン基板の上面にゲート電極を設ける場合、ゲート電極を所望の位置に設けることができなければアクセストランジスタおよびドライブトランジスタの活性領域幅がそれぞれ設定値からずれてしまう。よって、アクセストランジスタおよびドライブトランジスタの活性領域幅をそれぞれ設定値とすることができず、その結果、半導体記憶装置のベータ比を確保できない場合がある。以上より、チャネル幅等をアクセストランジスタとドライブトランジスタとで相異なる値に設定しても、半導体記憶装置のベータ比を確保できない場合がある。
【００１２】
また、ゲート電極のゲート長に着目すると、ゲート電極の大きさは、アクセストランジスタとドライブトランジスタとで相異なっている。具体的には、図１８（ａ）に示すように、アクセストランジスタのゲート電極のゲート長は９０ｎｍであり、ドライブトランジスタのゲート電極のゲート長は７０ｎｍである。これにより、アクセストランジスタのゲート電極とドライブトランジスタのゲート電極とを最小ピッチでレイアウトできない。よって、半導体記憶装置の小型化を図ることは難しい。さらに、ゲート電極のゲート長方向における大きさが所望値となりゲート長方向における大きさが所望値となるようにゲート電極を形成するためには、リソグラフィー工程を行うためのマスクを作成する工程において、各ゲート電極に対してＯＰＣ（Optical Proximity Correction：光学近接効果補正）などの最適化を行う必要がある。
【００１３】
本発明は、上記の課題に鑑み、トランジスタの大きさを微細に制御しなくても半導体記憶装置のベータ比を確保でき、また、半導体記憶装置の小型化を図ることを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体記憶装置は、アクセストランジスタ、ドライブトランジスタおよび負荷トランジスタを有するＳＲＡＭセルを備えている。アクセストランジスタ、ドライブトランジスタおよび負荷トランジスタは、それぞれ、半導体基板の表面の一部分に形成された活性領域と、活性領域よりも上に配置されたゲート電極と、ゲート電極の下面と活性領域との間に介在されたゲート絶縁層とを有している。アクセストランジスタ、ドライブトランジスタおよび負荷トランジスタの少なくとも１つのトランジスタのゲート絶縁層は、ゲート絶縁層の膜厚およびゲート絶縁層の誘電率の少なくとも一方が相異なる第１ゲート絶縁膜および第２ゲート絶縁膜を有している。
【００１５】
後述の好ましい実施形態では、第１ゲート絶縁膜は、ゲート電極直下の活性領域を覆い、第２ゲート絶縁膜は、第１ゲート絶縁膜の上面の一部分を覆い、第１ゲート絶縁膜よりも膜厚が厚い。この場合、第１および第２ゲート絶縁膜のうち少なくとも一方は、シリコン酸化膜またはシリコン酸窒化膜であることが好ましい。
【００１６】
後述の別の好ましい実施形態では、第１ゲート絶縁膜は、ゲート電極直下の活性領域の一部分を覆い、第２ゲート絶縁膜は、ゲート電極直下の活性領域のうち第１ゲート絶縁膜に覆われていない部分を覆い、第１ゲート絶縁膜よりも高誘電率である。この場合、第２ゲート絶縁膜は、酸化物系高誘電率材料、遷移金属の酸化物、遷移金属のアルミネートおよび遷移金属のシリケート材料のうちの何れか１つからなることが好ましく、酸化物系高誘電率材料は、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ３、Ｌａ２Ｏ３およびＰｒ２Ｏ３のうちいずれか一つであることが好ましい。
【００１７】
後述のまた別の好ましい実施形態では、第１ゲート絶縁膜は、ゲート電極直下の活性領域の一部分を覆い、第２ゲート絶縁膜は、ゲート電極直下の活性領域のうち第１ゲート絶縁膜に覆われていない部分と第１ゲート絶縁膜とを覆い、第１ゲート絶縁膜よりも高誘電率且つ膜薄である。
【００１８】
後述のさらに別の実施形態では、入出力回路用トランジスタをさらに備えている。ある１つの実施形態では、入出力回路用トランジスタは、半導体基板のうち少なくとも１つのトランジスタの活性領域とは離れた位置に形成された入出力回路用トランジスタの活性領域と、入出力回路用トランジスタの活性領域の上方であってゲート電極が形成される領域を覆う入出力回路用トランジスタの第１ゲート絶縁膜と、入出力回路用トランジスタの第１ゲート絶縁膜を覆う入出力回路用トランジスタの第２ゲート絶縁膜と、入出力回路用トランジスタの第２ゲート絶縁膜の上に設けられた入出力回路用トランジスタのゲート電極とを有している。入出力回路用トランジスタの第１ゲート絶縁膜は、少なくとも１つのトランジスタの第１ゲート絶縁膜であり、入出力回路用トランジスタの第２ゲート絶縁膜は、少なくとも１つのトランジスタの第２ゲート絶縁膜である。
【００１９】
また別の実施形態では、入出力回路用トランジスタは、半導体基板のうち少なくとも１つのトランジスタの活性領域とは離れた位置に形成された入出力回路用トランジスタの活性領域と、入出力回路用トランジスタの活性領域の上方であってゲート電極が形成される領域を覆う入出力回路用トランジスタのゲート絶縁膜と、入出力回路用トランジスタのゲート絶縁膜の上に設けられた入出力回路用トランジスタのゲート電極とを有している。入出力回路用トランジスタのゲート絶縁膜は、少なくとも１つのトランジスタの第１ゲート絶縁膜である。
【００２０】
本発明の半導体記憶装置では、ゲート幅方向におけるアクセストランジスタの活性領域の長さは、ゲート幅方向におけるドライブトランジスタの活性領域の長さと略同一であることが好ましい。
【００２１】
本発明の半導体記憶装置では、アクセストランジスタのゲート絶縁層が第１ゲート絶縁膜および第２ゲート絶縁膜を有していてもよい。
【００２２】
本発明の第１の半導体記憶装置の製造方法は、アクセストランジスタ、ドライブトランジスタおよび負荷トランジスタを有するＳＲＡＭセルを備えた半導体記憶装置の製造方法である。具体的には、半導体基板の表面の一部分に、活性領域を形成する工程と、活性領域の上に、膜厚および誘電率のうち少なくとも一方が相異なる第１および第２ゲート絶縁膜を有するゲート絶縁層を設ける工程と、ゲート絶縁層の上に、ゲート電極を設ける工程とを備えている。
【００２３】
本発明の第２の半導体記憶装置の製造方法は、アクセストランジスタ、ドライブトランジスタ、負荷トランジスタおよび入出力回路用トランジスタを備えた半導体記憶装置の製造方法である。具体的には、半導体基板の表面に、アクセストランジスタ、ドライブトランジスタおよび負荷トランジスタの少なくとも１つのトランジスタの活性領域と、入出力回路用トランジスタの活性領域とを互いに間隔を開けて形成する工程と、
少なくとも１つのトランジスタの活性領域の上に、膜厚および誘電率のうち少なくとも一方が相異なる第１および第２ゲート絶縁膜を有する少なくとも１つのトランジスタのゲート絶縁層を設け、入出力回路用トランジスタの活性領域の上に入出力回路用トランジスタのゲート絶縁層を設ける工程と、
少なくとも１つのトランジスタのゲート絶縁層および入出力回路用トランジスタのゲート絶縁層の上にそれぞれゲート電極を設ける工程とを備えている。
【発明の効果】
【００２４】
本発明によれば、トランジスタの大きさを微細に制御しなくても半導体記憶装置のベータ比を確保でき、また、半導体記憶装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されない。
【００２６】
（第１の実施形態）
図１（ａ）は、本実施形態に係る半導体記憶装置１の一部の構成を示す上面図である。図１（ｂ）は、図１（ａ）に示すIB−IB線における断面図である。本実施形態では、第１ゲート絶縁膜１０３と第２ゲート絶縁膜１０４とでは膜厚が相異なる。
【００２７】
半導体記憶装置１では、複数のＳＲＡＭセル１１，１１，…がマトリクス状に並んで配置されている。ＳＲＡＭセル１１，１１，…は、それぞれ、シリコン基板（半導体基板）１００の表面に形成されており、一対のアクセストランジスタＱ１，Ｑ１’と、一対のドライブトランジスタＱ２，Ｑ２’と、一対の負荷トランジスタＱ３，Ｑ３’とを有している。アクセストランジスタＱ１，Ｑ１’における活性領域幅は、それぞれ、ドライブトランジスタＱ２，Ｑ２’における活性領域幅と略同一である。なお、活性領域幅は、ゲート電極のゲート幅方向における活性領域の長さである。
【００２８】
一対のアクセストランジスタＱ１，Ｑ１’について詳述すると、一対のアクセストランジスタＱ１，Ｑ１’は、それぞれ、活性領域１０２と、ゲート絶縁層１０５と、ゲート電極１０６とを有している。活性領域１０２は、シリコン基板１００の表面に形成されており、ゲート絶縁層１０５およびゲート絶縁層１０６は、活性領域１０２の上に順に設けられている。また、シリコン基板１００の表面には、素子分離領域１０１が活性領域１０２を囲むように設けられている。
【００２９】
ゲート絶縁層１０５は、第１ゲート絶縁膜１０３と、第２ゲート絶縁膜１０４とを有している。第１ゲート絶縁膜１０３は、シリコン酸化膜の膜厚に換算した場合に第２ゲート絶縁膜１０４よりも薄くなるように形成されており、活性領域１０２の上に設けられている。第２ゲート絶縁膜１０４は、ゲート幅方向において一方の素子分離領域１０１（図１（ｂ）では右側の素子分離領域）からゲート中央部に向かって延びるように第１ゲート絶縁膜１０３の上面の一部を覆って設けられている。
【００３０】
換言すると、ゲート絶縁層１０５には、第１領域１０５ａと第２領域１０５ｂとが存在している。第１領域１０５ａはゲート幅方向における活性領域１０２上の左側の一部を現し、第２領域１０５ｂはゲート幅方向における活性領域１０２上の残りの部分を現しており第１領域１０５ａに接している。つまり、第１領域１０５ａは、第１ゲート絶縁膜１０３のうち第２ゲート絶縁膜１０４に覆われていない部分であり、第２領域１０５ｂは、第１ゲート絶縁膜１０３のうち第２ゲート絶縁膜１０４に覆われている部分である。そのため、第１領域１０５ａの方が第２領域１０５ｂよりも薄い。
【００３１】
ここで、第１ゲート絶縁膜１０３および第２ゲート絶縁膜１０４は、それぞれ、ＳｉＯ２膜であってもよく、ＳｉＯ２膜以外のシリコンを含む他の酸化膜（例えば、ＳｉＯＮ膜（シリコン酸窒化膜））であっても良い。また、第１ゲート絶縁膜１０３および第２ゲート絶縁膜１０４は、それぞれ、２種類以上の酸化物が積層された膜であっても良く、例えばＳｉＯＮ膜とＳｉＯ２膜とからなる積層膜であっても良い。この場合、第１ゲート絶縁膜１０３および第２ゲート絶縁膜１０４は、それぞれ、ＳｉＯＮ膜の上にＳｉＯ２膜が設けられていても良いし、ＳｉＯ２膜の上にＳｉＯＮ膜が設けられていても良い。
【００３２】
また、第２ゲート絶縁膜１０４は、ゲート幅方向において左側の素子分離領域１０１からゲート中央部に向かって延びるように第１ゲート絶縁膜１０３の上面の一部を覆って設けられていてもよい。
【００３３】
図２（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置１の製造方法を示す断面図である。
【００３４】
本実施形態に係る半導体記憶装置１を製造するためには、まず、不図示であるがシリコン基板１００をパターンニングした後に不純物注入を行い、ウェルを形成する。また、シリコン基板１００にトランジスタの閾値電圧を設定するための不純物注入を行う。これにより、図２（ａ）に示すように、シリコン基板１００の表面には、活性領域１０２と、活性領域１０２を取り囲むように素子分離領域１０１とが形成される。
【００３５】
次に、図２（ｂ）に示すように、例えば熱酸化法を用いて、活性領域１０２の表面に第２ゲート絶縁膜１０４を形成する。
【００３６】
次に、不図示であるが第２ゲート絶縁膜１０４の上にレジスト膜を設け、図２（ｃ）に示すようにレジスト膜１０８が例えば第２ゲート絶縁膜１０４の上面における右側の一部に残存するようにレジスト膜１０８をパターニングする。
【００３７】
次に、レジスト膜１０８をマスクとして、第２ゲート絶縁膜１０４に対してエッチングを行う。これにより、図２（ｄ）に示すように、第２ゲート絶縁膜１０４のうちレジスト膜に覆われていない部分が除去され、活性領域１０２のうち左側の残りの部分が露出する。その後、レジスト膜１０８を除去する。
【００３８】
次に、活性領域１０２のうち第２ゲート絶縁膜１０４に覆われている部分と第２ゲート絶縁膜１０４との間と、活性領域１０２のうち図２（ｄ）に示す工程において露出した部分１０２ａとに、例えば熱酸化法を用いて第１ゲート絶縁膜１０３を設ける。これにより、図２（ｅ）に示すように、活性領域１０２の上にゲート絶縁膜１０５を設けることができる。ここで、第１ゲート絶縁膜１０３を、シリコン酸化膜の膜厚に換算した場合に第２ゲート絶縁膜１０４よりも薄くなるように形成する。
【００３９】
その後、導電膜（例えばポリシリコン膜）を堆積しリソグラフィーを行うことにより、ゲート電極１０６を形成する。これにより、図１（ｂ）に示す半導体記憶装置１が形成される。
【００４０】
なお、本実施形態では、第２ゲート絶縁膜１０４を形成した後に第１ゲート絶縁膜１０３を形成したが、第１ゲート絶縁膜１０３を形成した後に第２ゲート絶縁膜１０４を形成してもよい。
【００４１】
以下には、本実施形態に係る半導体記憶装置１が有するトランジスタの作用を示す。図１７は、ＳｉＯＮ膜を用いてゲート絶縁膜を形成し、ゲート絶縁膜の膜厚とドレイン電流の電流値との関係をシミュレーションした結果を示したものである。図１７に示すように、ゲート絶縁膜厚を２ｎｍから６ｎｍへと３倍にすると、ドレイン電流は約１／６となっている。例えば、ＳＲＡＭセルを構成するＮＭＯＳトランジスタの活性領域の幅をＷとし、第１ゲート絶縁膜の幅をＷａ１とし、第２ゲート絶縁膜の幅をＷａ２とする。また、ドライブトランジスタを第１ゲート絶縁膜で形成し、ドライブトランジスタの単位Ｗあたりのドレイン電流をＩｄｄとし、アクセストランジスタの第１ゲート絶縁膜で形成したトランジスタ部分を流れる単位Ｗあたりのドレイン電流をＩｄａ１とし、第２ゲート絶縁膜で形成したトランジスタ部分を流れる単位Ｗあたりのドレイン電流をＩｄａ２とすると、
W×Idd＝1.5（Wa1×Ida1＋Wa2×Ida2） ・・・（１）
W＝Wa1＋Wa2＝140   ・・・（２）
このとき、第２ゲート絶縁膜の膜厚が第１ゲート絶縁膜の膜厚の３倍であると仮定すると、
Ida２＝Ida1／６                     ・・・（３）
また、  Ida1＝Idd                            ・・・（４）
以上（１）〜（４）より、
Wa1=84nm、  Wa2=56nm
となる。
【００４２】
本実施形態によると、膜厚が互いに異なる２つのゲート絶縁膜のゲート幅方向の長さを制御することにより、図１７に示すようにアクセストランジスタＱ１，Ｑ１’の電流駆動能力を制御できる。よって、半導体記憶装置１においてベータ比のばらつきを少なくすることができる。
【００４３】
また、一対のアクセストランジスタＱ１，Ｑ１’と一対のドライブトランジスタＱ２，Ｑ２’とにおいて、チャネル幅やゲート電極の大きさが略同一である。よって、ＮＭＯＳトランジスタを形成する活性領域には、図１８（ａ）に示す段差１１７ａは存在しない。そのため、ゲート電極を形成する際などに活性領域幅が設定値からずれてしまうことを防止できる。
【００４４】
また、一対のアクセストランジスタＱ１，Ｑ１’のゲート電極と一対のドライブトランジスタＱ２，Ｑ２’のゲート電極とを略同一の大きさにすることができるので、最小ピッチでゲート電極をレイアウトできるようになり、ＳＲＡＭセルの小型化を図ることができる。例えば、図１８（ａ）に示すアクセストランジスタのゲート電極のゲート長は９０ｎｍである。しかし、本実施形態に係る半導体記憶装置１では、アクセストランジスタＱ１，Ｑ１’のゲート電極のゲート長をそれぞれドライブトランジスタＱ２，Ｑ２’のゲート電極のゲート長と同じ７０ｎｍにすることができるので、図１８（ａ）に示す半導体記憶装置に比べてＳＲＡＭセルの縦方向における大きさを２０ｎｍ縮小することができる。これにより、スタティック型半導体記憶装置においてトランジスタ特性のばらつきをおさえることができ、信頼性が高く且つ高集積な半導体記憶装置を提供することができる。
【００４５】
（第２の実施形態）
図３（ａ）は、本実施形態に係る半導体記憶装置２の一部の構成を示す上面図である。図３（ｂ）は、図３（ａ）に示すIIIB−IIIB線における断面図である。本実施形態は上記第１の実施形態の変形であり、その相違点は第１ゲート絶縁膜の上面における第２ゲート絶縁膜の位置である。以下では、上記第１の実施形態とは異なる箇所を主に説明する。
【００４６】
図３（ｂ）に示すように、ゲート絶縁層２０５は、第１ゲート絶縁膜２０３と、相対的に厚膜の第２ゲート絶縁膜２０４とを有している。第１ゲート絶縁膜２０３は、シリコン酸化膜の膜厚に換算した場合に第２ゲート絶縁膜２０４よりも薄くなるように形成されており、活性領域１０２の上に設けられている。第２ゲート絶縁膜２０４は、第１ゲート絶縁膜２０３の上面における中央を覆っている。
【００４７】
換言すると、ゲート絶縁層２０５には、第１領域２０５ａと第２領域２０５ｂとが存在している。第１領域２０５ａは活性領域１０２の中央に存在しており、第２領域２０５ｂは第１領域２０５ａを挟んでおり第１領域２０５ａに接している。第１領域２０５ａは、第１ゲート絶縁膜２０３のうち第２ゲート絶縁膜２０４に覆われていない部分であり、第２領域２０５ｂは、第１ゲート絶縁膜２０３のうち第２ゲート絶縁膜２０４に覆われている部分である。そのため、第１領域２０５ａの方が第２領域２０５ｂよりも薄い。また、第２領域２０５ａが、活性領域１０２の中央に存在しており、第１領域２０５ｂが第２領域を挟んで第２領域２０５ａに接しているように設けられていてもよい。
【００４８】
図４（ａ）〜（ｅ）は、本実施形態に係る半導体記憶装置２の製造方法を示す図である。
【００４９】
まず、図４（ａ）に示すように、シリコン基板１００の表面には、活性領域１０２と、活性領域１０２を取り囲むように素子分離領域１０１とを形成する。
【００５０】
次に、図４（ｂ）に示すように、例えば熱酸化法を用いて、活性領域１０２の表面に第２ゲート絶縁膜２０４を形成する。ここで、第２ゲート絶縁膜２０４としては、上記第１の実施形態の第２ゲート絶縁膜１０４を用いることができる。
【００５１】
次に、不図示であるが第２ゲート絶縁膜２０４の上にレジスト膜を設け、図４（ｃ）に示すようにレジスト膜２０８が例えば第２ゲート絶縁膜２０４の上面における中央に残存するようにレジスト膜２０８をパターニングする。
【００５２】
次に、レジスト膜２０８をマスクとして、第２ゲート絶縁膜２０４に対してエッチングを行う。これにより、図４（ｄ）に示すように、第２ゲート絶縁膜２０４のうちレジスト膜に覆われていない部分が除去され、活性領域１０２のうち周縁部分が露出する。その後、レジスト膜２０８を除去する。
【００５３】
次に、活性領域１０２のうち第２ゲート絶縁膜２０４に覆われている部分と第２ゲート絶縁膜２０４との間と、活性領域１０２のうち図４（ｄ）に示す工程において露出した部分１０２ａとに、例えば熱酸化法を用いて第１ゲート絶縁膜２０３を設ける。これにより、図４（ｅ）に示すように、活性領域１０２の上にゲート絶縁膜２０５を設けることができる。ここで、第１ゲート絶縁膜２０３としては、上記第１の実施形態の第１ゲート絶縁膜１０３を用いることができる。
【００５４】
その後、導電膜（例えばポリシリコン膜）を堆積しリソグラフィーを行うことにより、ゲート電極１０６を形成する。これにより、図３（ｂ）に示す半導体記憶装置２が形成される。
【００５５】
なお、本実施形態においても、第１ゲート絶縁膜２０３を形成した後に第２ゲート絶縁膜２０４を形成してもよい。
【００５６】
以上説明したように、本実施形態は、上記第１の実施形態と略同一の効果および作用を奏する。
【００５７】
すなわち、本実施形態に係る半導体記憶装置２は、図１７に示す特性を示す。
【００５８】
また、膜厚が互いに異なるゲート絶縁膜のゲート幅方向の長さを制御することにより、半導体記憶装置２においてベータ比のばらつきを少なくすることができる。また、半導体記憶装置の製造工程中にアクセストランジスタＱ１，Ｑ１’やドライブトランジスタＱ２，Ｑ２’のチャネル幅等が設定値からずれてしまうことを防止できる。さらには、スタティック型半導体記憶装置においてトランジスタ特性のばらつきをおさえることができ、信頼性が高く且つ高集積な半導体記憶装置を提供することができる。
【００５９】
さらに、本実施形態は、上記第１の実施形態とは異なり、以下に示す効果を奏する。
【００６０】
実際の半導体記憶装置の製造プロセスにおいては、理想的な状態が維持されるわけではなく、製造プロセス中におけるパターンの重ね合わせにズレが生じる場合がある。このようにズレが生じた場合、上記第１の実施形態では、図５（ａ）に示す状態から図５（ｂ）に示す状態となってしまう。具体的には、第１ゲート絶縁膜１０３のうち第２ゲート絶縁膜１０４に覆われていない部分のゲート幅方向における幅がＷ１ａからＷ３ａへ変化し、ゲート幅方向における第２ゲート絶縁膜の幅がＷａ２からＷａ４へと変化する。その結果、Ｗａ１／Ｗａ２とＷａ３／Ｗａ４とは相異なる。よって、トランジスタ特性が変化する場合がある。
【００６１】
一方、本実施形態では、製造プロセス中におけるパターンの重ね合わせにズレが生じた場合には、第１ゲート絶縁膜２０３のうち第２ゲート絶縁膜２０４に覆われていない部分のゲート幅方向における幅については、図５（ｃ）および図５（ｄ）に示すように、Ｗｂ１ｌがＷｂ３ｌとなり、Ｗｂ１ｒがＷｂ３ｒとなる。しかし、ゲート幅方向における第２ゲート絶縁膜２０４の幅はＷｂ２のままである。その結果、（Ｗｂ１ｌ＋Ｗｂ１ｒ）／Ｗｂ２と（Ｗｂ３ｌ＋Ｗｂ３ｒ）／Ｗｂ２とは略同一となる。よって、本実施形態にかかる半導体記憶装置では、パターンの重ね合わせにズレが生じた場合であっても、トランジスタ特性に影響を与えない。
【００６２】
（第３の実施形態）
図６（ａ）は、本実施形態に係る半導体記憶装置の一部の構成を示す上面図である。図６（ｂ）は、図６（ａ）に示すVIB−VIB線における断面図である。本実施形態では、第１ゲート絶縁膜３０３と第２ゲート絶縁膜３０４とでは誘電率が相異なる。以下では、上記第１の実施形態とは異なる箇所を主に説明する。
【００６３】
図６（ｂ）に示すように、ゲート絶縁層３０５は、第１ゲート絶縁膜３０３と、第２ゲート絶縁膜３０４とを有している。第１ゲート絶縁膜３０３は、ゲート幅方向において一方の素子分離領域１０１（図６（ｂ）では左側の素子分離領域）からゲート中央部に向かって延びるように活性領域１０２上の一部に設けられている。第２ゲート絶縁膜３０４は、ゲート幅方向における活性領域１０２の残りの部分に設けられており、第１ゲート絶縁膜３０３に接しているとともに第１ゲート絶縁膜３０３と略同一の膜厚となるように形成されている。また、第２ゲート絶縁膜３０４は、第１ゲート絶縁膜３０３よりも高誘電率である。
【００６４】
換言すると、ゲート絶縁層３０５には、第１領域３０５ａと第２領域３０５ｂとが存在している。第１領域３０５ａはゲート幅方向における活性領域１０２上の右側の一部を表し、第２領域３０５ｂはゲート幅方向における活性領域１０２上の左側の一部を現しており第１領域３０５ａに接している。第１領域３０５ａには第２ゲート絶縁膜３０４が存在しており、第２領域３０５ｂには第１ゲート絶縁膜３０３が存在している。
【００６５】
ここで、第１ゲート絶縁膜３０３は、ＳｉＯ２膜であっても良く、ＳｉＯ２膜以外のシリコンを含む他の酸化膜（例えば、ＳｉＯＮ膜（シリコン酸窒化膜））であっても良い。また、第１ゲート絶縁膜３０３は、２種類以上の酸化物が積層された膜であってもよく、例えばＳｉＯＮ膜とＳｉＯ２膜とからなる積層膜であっても良い。この場合、第１ゲート絶縁膜３０３は、ＳｉＯＮ膜の上にＳｉＯ２膜が設けられていても良く、ＳｉＯ２膜の上にＳｉＯＮ膜が設けられていても良い。
【００６６】
第２ゲート絶縁膜３０４は、酸化物系高誘電率材料からなる膜、遷移金属の酸化物膜、遷移金属のアルミネートまたは遷移金属のシリケート材料からなる膜であることが好ましい。酸化物系高誘電率材料からなる膜は、例えば、Ａｌ２Ｏ３膜、Ｙ２Ｏ３膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｔａ２Ｏ５膜、Ｌａ２Ｏ３膜またはＰｒ２Ｏ３である。
【００６７】
また、第２ゲート絶縁膜３０４は、２種類以上の酸化物が積層された積層膜、例えば、ＳｉＯ２膜とＨｆＯ２膜とからなる膜であっても良い。
【００６８】
また、活性領域１０２上おいて、第１ゲート絶縁膜３０３と第２ゲート絶縁膜３０４とは、図６（ｂ）に示す配置とは逆の位置に設けられていてもよい。
【００６９】
図７（ａ）〜（ｅ）は、本実施形態に係る半導体記憶装置３の製造方法を示す断面図である。
【００７０】
まず、図７（ａ）に示すように、シリコン基板１００の表面には、活性領域１０２と、活性領域１０２を取り囲むように素子分離領域１０１とを形成する。
【００７１】
次に、図７（ｂ）に示すように、原子層堆積（Atomic Layer Deposition 、以下「ＡＬＤ」という）法、ＣＶＤ（Chemical Vapor Deposition）法またはスパッタリング法を用いて、活性領域１０２および素子分離領域１０１の表面に第２ゲート絶縁膜３０４を形成する。ここで、ＡＬＤ法を用いて第２ゲート絶縁膜を形成すれば、膜厚および組成が極めて均質な第２ゲート絶縁膜を形成することができ、その結果、原子層レベルでの材料設計を容易に行うことができる。そのため、ＡＬＤ法を用いて第２ゲート絶縁膜を設けることが好ましい。
【００７２】
次に、不図示であるが第２ゲート絶縁膜３０４の上にレジスト膜を設け、図７（ｃ）に示すようにレジスト膜３０８が例えば第２ゲート絶縁膜３０４の上面における右側の一部に残存するようにレジスト膜３０８をパターニングする。
【００７３】
次に、レジスト膜３０８をマスクとして、第２ゲート絶縁膜３０４に対してエッチングを行う。これにより、図７（ｄ）に示すように、第２ゲート絶縁膜３０４のうちレジスト膜に覆われていない部分が除去され、活性領域１０２のうち左側の残りの部分が露出する。その後、レジスト膜３０８を除去する。
【００７４】
次に、例えば熱酸化法を用いて活性領域１０２のうち図７（ｄ）に示す工程において露出した部分１０２ａに、第１ゲート絶縁膜３０３を設ける。ここで、第１ゲート絶縁膜３０３を第２ゲート絶縁膜３０４と略同一の膜厚となるように設ける。これにより、図７（ｅ）に示すように、活性領域１０２の上にゲート絶縁膜３０５を設けることができる。
【００７５】
その後、導電膜（例えばポリシリコン膜）を堆積しリソグラフィーを行うことにより、ゲート電極１０６を形成する。これにより、図６（ｂ）に示す半導体記憶装置３が形成される。
【００７６】
なお、本実施形態では、第２ゲート絶縁膜３０４を形成した後に第１ゲート絶縁膜３０３を形成したが、第１ゲート絶縁膜３０３を形成した後に第２ゲート絶縁膜３０４を形成してもよい。
【００７７】
ここで、上記のような作成方法で形成されたトランジスタの作用について述べる。第２ゲート絶縁膜で形成したトランジスタ部分を流れる単位Ｗあたりのドレイン電流Ｉｄａ２が第１ゲート絶縁膜で形成したトランジスタ部分を流れる単位Ｗあたりのドレイン電流Ｉｄａ１の１／６であるとすると、
Ida1＝6Ida2     ・・・（５）
トランジスタのドレイン電流は次式で表されるので、
Id＝Wmeffε(Vg-Vt)2／2Ld   ・・・（６）
ここで、W：チャネル幅、L：チャネル長、ｄ：ゲート絶縁膜厚、μeff：キャリアの実効移動度、ε：ゲート絶縁膜の誘電率、Vg：ゲート電圧、Vt：閾値電圧である。
【００７８】
（６）式より単位Ｗ当りのＩｄａ１とＩｄａ２は、
Ida1＝μeffε1(Vg-Vt1)2/2Ld   ・・・（７）
Ida2＝μeffε2(Vg-Vt2)2/2Ld   ・・・（８）
である。
ここで、ＳＲＡＭセルを構成するＮＭＯＳトランジスタの活性領域の加工寸法をＷ＝１４０ｎｍ、ベータ比＝１．５、アクセストランジスタの薄膜ゲート絶縁膜の幅をＷａ１、アクセストランジスタの厚膜ゲート絶縁膜の幅をＷａ２、ドライブトランジスタは薄膜ゲート絶縁膜で形成し単位Ｗあたりのドレイン電流をＩｄｄとすると、
W×Idd＝1.5（Wa1×Ida1＋Wa2×Ida2)  ・・・（９）
W＝Wa1＋Wa2＝140    ・・・（１０）
∴Wa1=84nm、  Wa2=56nm
となる。
【００７９】
以上説明したように、本実施形態では、誘電率が相異なる２つのゲート絶縁膜を用いてアクセストランジスタの電流駆動能力を制御する。この場合であっても、半導体記憶装置３においてベータ比のばらつきを少なくすることができる。
【００８０】
また、上記第１の実施形態と同じように、半導体記憶装置の製造工程中に活性領域幅が所望値からずれてしまうことを防止できる。また、スタティック型半導体記憶装置においてトランジスタ特性のばらつきを防止することができるので、信頼性が高く且つ高集積な半導体記憶装置を提供できる。
【００８１】
さらに、本実施形態では、第２ゲート絶縁膜３０４の膜厚が第１ゲート絶縁膜３０３の膜厚と略同一であるので、半導体記憶装置３の信頼性を上記第１および第２の実施形態よりも更に向上させることができる。具体的には、本実施形態のようにゲート絶縁膜層３０５が同一の膜厚の第１ゲート絶縁膜３０３および第２ゲート絶縁膜３０４で構成される場合、膜厚の相違に起因する段差部がゲート絶縁膜の延長方向に形成されることを抑制できる。その結果、ゲート絶縁膜３０５の上にゲート電極材料を設けても、ゲート電極材料の残渣が段差部に発生することを防止できる。よって、本実施形態に係る半導体記憶装置３は、上記第１および第２の実施形態に係る半導体記憶装置１，２に比べてさらに信頼性を向上させることができる。
【００８２】
（第４の実施形態）
図８（ａ）は、本実施形態に係る半導体記憶装置の一部の構成を示す上面図である。図８（ｂ）は、図８（ａ）に示すVIIIB−VIIIB線における断面図である。本実施形態は上記第３の実施形態の変形であり、その相違点は活性領域における第１および第２ゲート絶縁膜の位置である。以下では、上記第３の実施形態とは異なる箇所を主に説明する。
【００８３】
図８（ｂ）に示すように、ゲート絶縁層４０５は、第１ゲート絶縁膜４０３と、第１ゲート絶縁膜４０３よりも誘電率の高い第２ゲート絶縁膜４０４とを有している。第２ゲート絶縁膜４０４は活性領域１０２の中央に設けられている。第１ゲート絶縁膜４０３は第２ゲート絶縁膜４０４を挟むように設けられており、第２ゲート絶縁膜４０４に接しているとともに第１ゲート絶縁膜４０３と略同一の膜厚となるように形成されている。
【００８４】
換言すると、ゲート絶縁層４０５には、第１領域４０５ａと第２領域４０５ｂとが存在している。第１領域４０５ａは活性領域１０２の中央に存在しており、第２領域４０５ｂは第１領域４０５ａを挟むように存在しており第１領域４０５ａに接している。第１領域４０５ａは第２ゲート絶縁膜４０４であり、第２領域４０５ｂは第１ゲート絶縁膜４０３である。
【００８５】
なお、本実施形態では、第２ゲート絶縁膜４０４が活性領域１０２の中央に設けられており、第１ゲート絶縁膜４０３が第２ゲート絶縁膜４０４を挟んで第２ゲート絶縁膜４０４に接しているように設けられていても良い。
【００８６】
図９（ａ）〜（ｅ）は、本実施形態に係る半導体記憶装置４の製造方法を示す断面図である。
【００８７】
まず、図９（ａ）に示すように、シリコン基板１００の表面には、活性領域１０２と、活性領域１０２を取り囲むように素子分離領域１０１とを形成する。
【００８８】
次に、図９（ｂ）に示すように、ＡＬＤ法、ＣＶＤ法またはスパッタリング法を用いて、活性領域１０２および素子分離領域１０１の表面に第２ゲート絶縁膜４０４を形成する。ここで、第２ゲート絶縁膜４０４としては、上記第３の実施形態における第２ゲート絶縁膜３０４を用いることができる。
【００８９】
次に、不図示であるが第２ゲート絶縁膜４０４の上にレジスト膜を設け、図９（ｃ）に示すようにレジスト膜４０８が例えば第２ゲート絶縁膜４０４の上面における中央に残存するようにレジスト膜４０８をパターニングする。
【００９０】
次に、レジスト膜４０８をマスクとして、第２ゲート絶縁膜４０４に対してエッチングを行う。これにより、図９（ｄ）に示すように、第２ゲート絶縁膜４０４のうちレジスト膜４０８に覆われていない部分が除去され、活性領域１０２のうち周縁部分が露出する。その後、レジスト膜４０８を除去する。
【００９１】
次に、例えば熱酸化法を用いて活性領域１０２のうち図９（ｄ）に示す工程において露出した部分１０２ａに、第１ゲート絶縁膜４０３を設ける。ここで、第１ゲート絶縁膜４０３としては、上記第３の実施形態における第１ゲート絶縁膜３０３を用いることができる。これにより、図９（ｅ）に示すように、活性領域１０２の上にゲート絶縁膜４０５を設けることができる。
【００９２】
その後、導電膜（例えばポリシリコン膜）を堆積しリソグラフィーを行うことにより、ゲート電極１０６を形成する。これにより、図８（ｂ）に示す半導体記憶装置４が形成される。
【００９３】
なお、本実施形態では、第２ゲート絶縁膜４０４を形成した後に第１ゲート絶縁膜４０３を形成したが、第１ゲート絶縁膜４０３を形成した後に第２ゲート絶縁膜４０４を形成してもよい。
【００９４】
以上説明したように、本実施形態と上記第３の実施形態との相違点は、上記第３活性領域１０２における第１ゲート絶縁膜４０３および第２ゲート絶縁膜４０４の位置のみである。よって、本実施形態は、上記第３の実施形態と略同一の効果および作用を奏する。
【００９５】
（第５の実施形態）
図１０（ａ）は、本実施形態に係る半導体記憶装置の一部の構成を示す上面図である。図１０（ｂ）は、図１０（ａ）に示すXB−XB線における断面図である。本実施形態では、第１ゲート絶縁膜と第２ゲート絶縁膜とでは誘電率および膜厚がそれぞれ相異なる。以下では、上記第１の実施形態とは異なる箇所を主に説明する。
【００９６】
図１０（ｂ）に示すように、ゲート絶縁層５０５は、第１ゲート絶縁膜５０３と第２ゲート絶縁膜５０４とを有している。第１ゲート絶縁膜５０３は活性領域１０２における例えばゲート幅方向において右側の素子分離領域１０１からゲート中央部に向って延びるように活性領域１０２上の一部に設けられており、第２ゲート絶縁膜５０４は活性領域１０２のうち第１ゲート絶縁膜５０３に覆われていない部分および第１ゲート絶縁膜５０３を覆っている。第１ゲート絶縁膜５０３は、第２ゲート絶縁膜５０４よりも、誘電率が低く且つ厚膜である。
【００９７】
換言すると、ゲート絶縁膜５０５には、第１領域５０５ａおよび第２領域５０５ｂが存在している。第１領域５０５ａはゲート幅方向における活性領域１０２上の左側の一部を現し、第２領域５０５ｂはゲート幅方向における活性領域１０２上の残りの部分を現しており第１領域５０５ａに接している。第１領域５０５ａには第２ゲート絶縁膜５０４のうち第１ゲート絶縁膜５０３を介在せずに活性領域１０２に設けられた部分が存在しており、第２領域５０５ｂには、第１ゲート絶縁膜５０３と、第２ゲート絶縁膜５０４のうち第１ゲート絶縁膜５０３の上に設けられた部分とが存在している。
【００９８】
なお、本実施形態では、第１ゲート絶縁膜５０３は、ゲート幅方向において左側の素子分離領域１０１からゲート中央部に向って延びるように設けられていても良い。
【００９９】
図１１（ａ）〜（ｅ）は、本実施形態に係る半導体記憶装置５の製造方法を示す断面図である。
【０１００】
まず、図１１（ａ）に示すように、シリコン基板１００の表面には、活性領域１０２と、活性領域１０２を取り囲むように素子分離領域１０１とを形成する。
【０１０１】
次に、図１１（ｂ）に示すように、例えば熱酸化法を用いて、活性領域１０２の表面に第１ゲート絶縁膜５０３を形成する。ここで、第１ゲート絶縁膜５０３としては、上記第３の実施形態における第１ゲート絶縁膜３０３を用いることができる。
【０１０２】
次に、不図示であるが第１ゲート絶縁膜５０３の上にレジスト膜を設け、図１１（ｃ）に示すようにレジスト膜５０８が例えば第１ゲート絶縁膜５０３の上面における右側の一部に残存するようにレジスト膜５０８をパターニングする。
【０１０３】
次に、レジスト膜５０８をマスクとして、第１ゲート絶縁膜５０３に対してエッチングを行う。これにより、図１１（ｄ）に示すように、第１ゲート絶縁膜５０３のうちレジスト膜５０８に覆われていない部分が除去され、活性領域１０２のうち左側の残りの部分が露出する。その後、レジスト膜５０８を除去する。
【０１０４】
次に、ＡＬＤ法、ＣＶＤ法またはスパッタリング法などを用いて、活性領域１０２のうち図１１（ｄ）に示す工程において露出した部分１０２ａ、第１ゲート絶縁膜５０３および素子分離領域１０１を覆うように、第２ゲート絶縁膜５０４を形成する。ここで、第２ゲート絶縁膜５０４としては、上記第３の実施形態における第２ゲート絶縁膜３０４を用いることができる。これにより、図１１（ｅ）に示すように、活性領域１０２の上にゲート絶縁膜５０５を設けることができる。
【０１０５】
その後、導電膜（例えばポリシリコン膜）を堆積しリソグラフィーを行うことにより、ゲート電極１０６を形成する。これにより、図１０（ｂ）に示す半導体記憶装置５が形成される。
【０１０６】
なお、本実施形態では、第１ゲート絶縁膜５０３を形成した後に第２ゲート絶縁膜５０４を形成したが、第２ゲート絶縁膜５０４を形成した後に第１ゲート絶縁膜５０３を形成してもよい。
【０１０７】
ここで、上記のような作成方法で形成されたトランジスタの作用について述べる。トランジスタのドレイン電流Ｉｄは次式で表されるので
Id＝Wμeffε(Vg-Vt)2／2Ld   ・・・（１１）
ここで、W：チャネル幅、L：チャネル長、ｄ：ゲート絶縁膜厚、ieff：キャリアの実効移動度、ε：ゲート絶縁膜の誘電率、Vg：ゲート電圧、Vt：閾値電圧である。単位Ｗ当りの厚膜ゲート絶縁膜トランジスタのドレイン電流Ｉｄａ２と薄膜ゲート絶縁膜トランジスタのドレイン電流Ｉｄａ１は（６）式より、
Ida1=μeffε1(Vg-Vt1)2/2Ld1   ・・・（１２）
Ida2=μeffε2(Vg-Vt2)2/2Ld2   ・・・（１３）
である。
ここで、Ｉｄａ２がＩｄａ１の１／１０となるようにするには、
Ida1=10×Ida2    ・・・（１４）
（１２）式、（１３）式、（１４）式より、
ε1(Vg-Vt1)2/d1=10ε2(Vg-Vt2)2/d2  ・・・（１５）
となり、（１５）式を満たすように厚膜ゲート絶縁膜の膜厚ｄ２を設定すればよい。
ここで、ＳＲＡＭセルを構成するＮＭＯＳトランジスタの活性領域の加工寸法をＷ＝１４０ｎｍ、ベータ比＝１．５、アクセストランジスタの薄膜ゲート絶縁膜の幅をＷａ１、厚膜ゲート絶縁膜の幅をＷａ２、ドライブトランジスタは薄膜ゲート絶縁膜で形成しドレイン電流をＩｄｄとすると、
W×Idd＝1.5（Wa1×Ida1＋Wa2×Ida2)  ・・・（１６）
W＝Wa1＋Wa2＝140    ・・・（１７）
このとき、Idd＝Ida1であり、また（１４）式、（１６）式および（１７）式より、
∴Wa1=88nm、  Wa2=52nm
となる。
【０１０８】
本実施形態は、上記第１の実施形態と略同一の効果および作用を奏する。
【０１０９】
すなわち、本実施形態に係る半導体記憶装置５は、図１７に示す特性を示す。
【０１１０】
また、膜厚および誘電率がそれぞれ互いに異なる２つのゲート絶縁膜のゲート幅方向の長さを制御することにより、半導体記憶装置５においてベータ比のばらつきを少なくすることができる。また、半導体記憶装置の製造工程中に一対のアクセストランジスタＱ１，Ｑ１’や一対のドライブトランジスタＱ２，Ｑ２’のチャネル幅等が設定値からずれてしまうことを防止できる。さらには、スタティック型半導体記憶装置においてトランジスタ特性のばらつきをおさえることができ、信頼性が高く且つ高集積な半導体記憶装置を提供することができる。
【０１１１】
（第６の実施形態）
図１２（ａ）は、本実施形態に係る半導体記憶装置の一部の構成を示す上面図である。図１２（ｂ）は、図１２（ａ）に示すXIIB−XIIB線における断面図である。本実施形態は上記第５の実施形態の変形であり、その相違点は活性領域における第１ゲート絶縁膜の位置である。以下では、上記第５の実施形態とは異なる箇所を主に説明する。
【０１１２】
図１２（ｂ）に示すように、ゲート絶縁層６０５は、第１ゲート絶縁膜６０３と第２ゲート絶縁膜６０４とを有している。第１ゲート絶縁膜６０３は活性領域１０２における中央に設けられており、第２ゲート絶縁膜６０４は活性領域１０２の周縁部分および第１ゲート絶縁膜６０３を覆うように設けられている。また、第１ゲート絶縁膜６０３は、第２ゲート絶縁膜６０４よりも、誘電率が低く且つ厚膜である。
【０１１３】
換言すると、ゲート絶縁膜６０５には、第１領域６０５ａおよび第２領域６０５ｂが存在している。第２領域６０５ｂは活性領域１０２の中央に存在しており、第１領域６０５ａは第１領域６０５ｂを挟んでおり第１領域６０５ａに接している。第１領域６０５ａは第２ゲート絶縁膜６０４のうち第１ゲート絶縁膜６０３を介在せずに活性領域１０２に設けられた部分であり、第２領域６０５ｂは、第１ゲート絶縁膜６０３と第２ゲート絶縁膜６０４が積層された部分である。
【０１１４】
図１３（ａ）〜（ｅ）は、本実施形態に係る半導体記憶装置６の製造方法を示す断面図である。
【０１１５】
まず、図１３（ａ）に示すように、シリコン基板１００の表面には、活性領域１０２と、活性領域１０２を取り囲むように素子分離領域１０１とを形成する。
【０１１６】
次に、図１３（ｂ）に示すように、例えば熱酸化法を用いて、活性領域１０２の表面に第１ゲート絶縁膜６０３を形成する。ここで、第１ゲート絶縁膜６０３としては、上記第５の実施形態における第１ゲート絶縁膜５０３を用いることができる。
【０１１７】
次に、不図示であるが第１ゲート絶縁膜６０３の上にレジスト膜を設け、図１３（ｃ）に示すようにレジスト膜６０８が例えば第１ゲート絶縁膜６０３の上面における中央に残存するようにレジスト膜６０８をパターニングする。
【０１１８】
次に、レジスト膜６０８をマスクとして、第１ゲート絶縁膜６０３に対してエッチングを行う。これにより、図１３（ｄ）に示すように、第１ゲート絶縁膜６０３のうちレジスト膜６０８に覆われていない部分が除去され、活性領域１０２のうち周縁部分が露出する。その後、レジスト膜６０８を除去する。
【０１１９】
次に、ＡＬＤ法、ＣＶＤ法またはスパッタリング法などを用いて、活性領域１０２のうち図１３（ｄ）に示す工程において露出した部分１０２ａ、第１ゲート絶縁膜６０３および素子分離領域１０１を覆うように、第２ゲート絶縁膜６０４を形成する。ここで、第２ゲート絶縁膜６０４としては、上記第５の実施形態における第２ゲート絶縁膜５０４を用いることができる。これにより、図１３（ｅ）に示すように、活性領域１０２の上にゲート絶縁膜６０５を設けることができる。
【０１２０】
その後、導電膜（例えばポリシリコン膜）を堆積しリソグラフィーを行うことにより、ゲート電極１０６を形成する。これにより、図１２（ｂ）に示す半導体記憶装置６が形成される。
【０１２１】
なお、本実施形態では、第１ゲート絶縁膜６０３を形成した後に第２ゲート絶縁膜６０４を形成したが、第２ゲート絶縁膜６０４を形成した後に第１ゲート絶縁膜６０３を形成してもよい。
【０１２２】
以上説明したように、本実施形態は、上記第５の実施形態と略同一の効果および作用を奏する。
【０１２３】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体記憶装置およびその製造方法について、図面を参照しながら説明する。本実施形態では、ＳＲＡＭセルのアクセストランジスタを製造すると同時に、周辺回路の入出力回路用トランジスタを製造する。なお、本実施形態におけるアクセストランジスタは、上記第２の実施形態におけるアクセストランジスタと略同一の構成を有している。
【０１２４】
図１４（ａ）〜（ｆ）は、本実施形態に係る半導体記憶装置７の製造方法を示す断面図である。
【０１２５】
まず、シリコン基板１００の上に、複数の活性領域および複数の素子分離領域を形成する。このとき、複数の活性領域をそれぞれ略同一の活性領域幅を有するように形成することが好ましい。また、複数の素子分離領域をそれぞれ活性領域を囲むように形成することが好ましい。その後、図１４（ａ）に示すように、一部の活性領域をＳＲＡＭセルのアクセストランジスタ７００の活性領域１０２とし、残りの一部の活性領域を周辺回路の入出力回路用トランジスタ７１０の活性領域７１２とする。
【０１２６】
次に、図１４（ｂ）に示すように、例えば熱酸化法を用いて、活性領域１０２に第２ゲート絶縁膜７０４を形成し、活性領域７１２に第２ゲート絶縁膜７１４を形成する。第２ゲート絶縁膜７０４，７１４としては、それぞれ、上記第２の実施形態における第２ゲート絶縁膜２０４を用いることができる。
【０１２７】
次に、図１４（ｃ）に示すように、第２ゲート絶縁膜７０４の上面における中央においてレジスト膜７０８が残存するようにレジスト膜７０８をパターニングする。また、第２ゲート絶縁膜７１４の上面全体にレジスト膜７０８を設ける。
【０１２８】
次に、レジスト膜７０８をマスクとして第２ゲート絶縁膜７０４に対してエッチングを行い、レジスト膜７１８をマスクとして第２ゲート絶縁膜７１４に対してエッチングを行う。これにより、図１４（ｄ）に示すように、第２ゲート絶縁膜７０４のうちレジスト膜７０８で覆われていない部分が除去され、活性領域１０２のうち周縁部分が露出する。その後、レジスト膜７０８，７１８をそれぞれ除去する。
【０１２９】
次に、図１４（ｅ）に示すように、例えば熱酸化法を用いて、第１ゲート絶縁膜７０３をアクセストランジスタ７００に設け、第１ゲート絶縁膜７１３を入出力回路用トランジスタ７１０に設ける。具体的には、第１ゲート絶縁膜７０３を、図１４（ｄ）に示す工程において露出した部分１０２ａを覆うように、また、活性領域１０２のうち第２ゲート絶縁膜７０４が設けられた部分とその第２ゲート絶縁膜７０４との間に、設ける。また、第１ゲート絶縁膜７１３を、活性領域７１２と第２ゲート絶縁膜７１４との間に設ける。ここで、第１ゲート絶縁膜７０３，７１３としては、それぞれ、上記第１の実施形態における第１ゲート絶縁膜１０３を用いることができる。これにより、活性領域１０２の上にゲート絶縁層７０５が形成され、活性領域７１２の上にゲート絶縁層７１５が形成される。
【０１３０】
その後、図１４（ｆ）に示すように、導電膜（例えばポリシリコン膜）を堆積しリソグラフィーを行うことにより、ゲート絶縁層７０５，７１５の上にそれぞれゲート電極１０６，１０６を形成する。これにより、本実施形態に係る半導体記憶装置７が形成される。
【０１３１】
なお、本実施形態では、第２ゲート絶縁膜７０４，７１４を形成した後に第１ゲート絶縁膜７０３，７１３をそれぞれ形成したが、第１ゲート絶縁膜７０３，７１３を形成した後に第２ゲート絶縁膜７０４，７１４をそれぞれ形成してもよい。
【０１３２】
以上説明したように、本実施形態では、アクセストランジスタ７００は、上記第２の実施形態におけるアクセストランジスタと略同一の構成を有する。よって、本実施形態は、上記第２の実施形態と略同一の作用および効果を奏する。一方、入出力回路用トランジスタ７１０はゲート絶縁膜７１５を有しており、ゲート絶縁膜７１５は活性領域７１２の上を覆う第１ゲート絶縁膜７１３と、第１ゲート絶縁膜７１３の上面全体を覆う第２ゲート絶縁膜７１４とを有している。第１ゲート絶縁膜７１３は、第２ゲート絶縁膜７１４よりも膜薄である。
【０１３３】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体記憶装置およびその製造方法について、図面を参照しながら説明する。本実施形態では、ＳＲＡＭセルのアクセストランジスタは上記第４の実施形態と略同一の構成を有しており、周辺回路の入出力回路用トランジスタは上記第４の実施形態における第１ゲート絶縁膜を有している。
【０１３４】
図１５（ａ）〜（ｆ）は、本実施形態に係る半導体記憶装置８の製造方法を示す断面図である。
【０１３５】
まず、シリコン基板１００の上に、複数の活性領域および複数の素子分離領域を形成する。その後、図１５（ａ）に示すように、一部の活性領域をＳＲＡＭセルのアクセストランジスタ８００の活性領域１０２とし、残りの一部の活性領域を周辺回路の入出力回路用トランジスタ８１０の活性領域８１２とする。
【０１３６】
次に、図１５（ｂ）に示すように、ＡＬＤ法、ＣＶＤ法またはスパッタリング法を用いて、活性領域１０２および素子分離領域１０１の表面に第２ゲート絶縁膜８０４を形成し、活性領域８１２および素子分離領域１０１の表面に第２ゲート絶縁膜８１４を形成する。第２ゲート絶縁膜８０４，８１４としては、それぞれ、上記第４の実施形態における第２ゲート絶縁膜４０４を用いることができる。
【０１３７】
次に、図１５（ｃ）に示すように、第２ゲート絶縁膜８０４の上面における中央においてレジスト膜８０８が残存するようにレジスト膜８０８をパターニングする。このとき、第２ゲート絶縁膜８１４の上にはレジスト膜を設けない。
【０１３８】
次に、レジスト膜８０８をマスクとして第２ゲート絶縁膜８０４に対してエッチングを行い、第２ゲート絶縁膜８１４に対してエッチングを行う。これにより、図１５（ｄ）に示すように、第２ゲート絶縁膜８０４のうちレジスト膜８０８で覆われていない部分が除去され、活性領域１０２のうち周縁部分が露出する。また、第２ゲート絶縁膜８１４が除去され、活性領域８１２が露出する。その後、レジスト膜８０８を除去する。
【０１３９】
次に、図１５（ｅ）に示すように、例えば熱酸化法を用いて、第１ゲート絶縁膜８０３を図１５（ｄ）に示す工程において露出した部分１０２ａに設け、第１ゲート絶縁膜８１３を活性領域８１２に設ける。ここで、第１ゲート絶縁膜８０３，８１３としては、それぞれ、上記第３の実施形態における第１ゲート絶縁膜３０３を用いることができる。これにより、活性領域１０２の上にゲート絶縁層８０５が形成され、活性領域８１２の上にゲート絶縁層８１５が形成される。
【０１４０】
その後、図１５（ｆ）に示すように、導電膜（例えばポリシリコン膜）を堆積しリソグラフィーを行うことにより、ゲート絶縁層８０５，８１５の上にそれぞれゲート電極１０６，１０６を形成する。これにより、本実施形態に係る半導体記憶装置８が形成される。
【０１４１】
なお、本実施形態では、第２ゲート絶縁膜８０４を形成した後に第１ゲート絶縁膜８０３を形成したが、第１ゲート絶縁膜８０３を形成した後に第２ゲート絶縁膜８０４を形成してもよい。
【０１４２】
以上説明したように、本実施形態では、アクセストランジスタ８００は、上記第４の実施形態におけるアクセストランジスタと略同一の構成を有する。よって、本実施形態は、上記第４の実施形態と略同一の作用および効果を奏する。一方、入出力回路用トランジスタ８１０は、活性領域８１２の上を覆う第１ゲート絶縁膜８１３を有している。
【０１４３】
（第９の実施形態）
以下、本発明の第９の実施形態に係る半導体記憶装置およびその製造方法について、図面を参照しながら説明する。本実施形態では、ＳＲＡＭセルのアクセストランジスタは上記第６の実施形態と略同一の構成を有しており、周辺回路の入出力回路用トランジスタは上記第６の実施形態における第１および第２ゲート絶縁膜を有している。
【０１４４】
図１６（ａ）〜（ｆ）は、本実施形態に係る半導体記憶装置９の製造方法を示す断面図である。
【０１４５】
まず、シリコン基板１００の上に、複数の活性領域および複数の素子分離領域を形成する。その後、図１６（ａ）に示すように、一部の活性領域をＳＲＡＭセルのアクセストランジスタ９００の活性領域１０２とし、残りの一部の活性領域を周辺回路の入出力回路用トランジスタ９１０の活性領域９１２とする。
【０１４６】
次に、図１６（ｂ）に示すように、例えば熱酸化法を用いて、活性領域１０１に第１ゲート絶縁膜９０３を設け、活性領域９１２に第１ゲート絶縁膜９１３を設ける。第１ゲート絶縁膜９０３，９１３としては、それぞれ、上記第６の実施形態における第１ゲート絶縁膜６０３を用いることができる。
【０１４７】
次に、図１６（ｃ）に示すように、第１ゲート絶縁膜９０３の上面における中央においてレジスト膜９０８が残存するようにレジスト膜９０８をパターニングする。また、第１ゲート絶縁膜９１３の上面全体を覆うようにレジスト膜９１８を設ける。
【０１４８】
次に、レジスト膜９０８をマスクとして第１ゲート絶縁膜９０３に対してエッチングを行い、レジスト膜９１８をマスクとして、第１ゲート絶縁膜９１３に対してエッチングを行う。これにより、図１６（ｄ）に示すように、第１ゲート絶縁膜９１３は除去されないが、第１ゲート絶縁膜９０３のうちレジスト膜９０８に覆われていない部分が除去されて活性領域１０２のうち周縁部分が露出する。
【０１４９】
次に、図１６（ｅ）に示すように、例えば熱酸化法を用いて、第２ゲート絶縁膜９０４をアクセストランジスタ９００に設け、第２ゲート絶縁膜９１４を入出力回路用トランジスタ９１０に設ける。具体的には、第２ゲート絶縁膜９０４を、図１６（ｄ）に示す工程において露出した部分１０２ａ、第１ゲート絶縁膜９０３および素子分離領域１０１を覆うように設ける。また、第２ゲート絶縁膜９１４を、第１ゲート絶縁膜９１３および素子分離領域１０１を覆うように設ける。ここで、第２ゲート絶縁膜９０４，９１４としては、それぞれ、上記第６の実施形態における第２ゲート絶縁膜６０４を用いることができる。これにより、活性領域１０２の上にゲート絶縁層９０５が形成され、活性領域９１２の上にゲート絶縁層９１５が形成される。
【０１５０】
その後、図１６（ｆ）に示すように、導電膜（例えばポリシリコン膜）を堆積しリソグラフィーを行うことにより、ゲート絶縁層９０５，９１５の上にそれぞれゲート電極１０６，１０６を形成する。これにより、本実施形態に係る半導体記憶装置９が形成される。
【０１５１】
なお、本実施形態では、第２ゲート絶縁膜９０４を形成した後に第１ゲート絶縁膜９０３を形成してもよい。
【０１５２】
以上説明したように、本実施形態では、アクセストランジスタ９００は、上記第６の実施形態におけるアクセストランジスタと略同一の構成を有する。よって、本実施形態は、上記第６の実施形態と略同一の作用および効果を奏する。一方、入出力回路用トランジスタ９１０はゲート絶縁膜９１５を有しており、ゲート絶縁膜９１５は活性領域９１２の上を覆う第１ゲート絶縁膜９１３および第１ゲート絶縁膜９１３を覆う第２ゲート絶縁膜９１４を有している。
【０１５３】
（その他の実施形態）
本発明の上記第１〜第９の実施形態においては、アクセストランジスタを一例として説明したが、これに限定されるものではなくドライブトランジスタおよび負荷トランジスタにおいても本発明は成立する。
【０１５４】
また、上記第７の実施形態では、アクセストランジスタは上記第１の実施形態におけるアクセストランジスタと略同一の構成を有していても良い。同様に、上記第８の実施形態では、アクセストランジスタは上記第３の実施形態におけるアクセストランジスタと略同一の構成を有していても良く、上記第９の実施形態では、アクセストランジスタは上記第５の実施形態におけるアクセストランジスタと略同一の構成を有していても良い。
【産業上の利用可能性】
【０１５５】
以上説明したように、本発明の半導体記憶装置およびその製造方法は、ＳＲＡＭセルを構成するＮＭＯＳトランジスタの寸法精度を向上し、トランジスタ特性のばらつきを低減すること、およびＳＲＡＭセルサイズを縮小し、高集積化を図ることが可能となるものであり、特に、ＳＲＡＭセルの特性のばらつきを低減するとともにセル面積を縮小し高密度に集積化する方法などに有用である。
【図面の簡単な説明】
【０１５６】
【図１】（ａ）は本発明の第１の実施形態に係る半導体記憶装置の構造を示す平面図であり、（ｂ）は（ａ）に示すＩＢ−ＩＢ線における断面図である。
【図２】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３】（ａ）は本発明の第２の実施形態に係る半導体記憶装置の構造を示す平面図であり、（ｂ）は（ａ）に示すＩＩＩＢ−ＩＩＩＢ線における断面図である。
【図４】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５】（ａ）は本発明の第１の実施形態において製造プロセス中にマスクズレが発生していない場合、（ｂ）は本発明の第１の実施形態において製造プロセス中にマスクズレが発生している場合、（ｃ）は本発明の第２の実施形態において製造プロセス中にマスクズレが発生していない場合、（ｄ）は本発明の第２の実施形態において製造プロセス中にマスクズレが発生している場合、の半導体層記憶装置の断面図である。
【図６】（ａ）は本発明の第３の実施形態に係る半導体記憶装置の構造を示す平面図であり、（ｂ）は（ａ）に示すＶＩＢ−ＶＩＢ線における断面図である。
【図７】（ａ）〜（ｅ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】（ａ）は本発明の第４の実施形態に係る半導体記憶装置の構造を示す平面図であり、（ｂ）は（ａ）に示すＶＩＩＩＢ−ＶＩＩＩＢ線における断面図である。
【図９】（ａ）〜（ｅ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０】（ａ）は本発明の第５の実施形態に係る半導体記憶装置の構造を示す平面図であり、（ｂ）は（ａ）に示すＸＢ−ＸＢ線における断面図である。
【図１１】（ａ）〜（ｅ）は本発明の第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２】（ａ）は本発明の第６の実施形態に係る半導体記憶装置の構造を示す平面図であり、（ｂ）は（ａ）に示すＸＩＩＢ−ＸＩＩＢ線における断面図である。
【図１３】（ａ）〜（ｅ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１４】（ａ）〜（ｆ）は本発明の第７の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１５】（ａ）〜（ｆ）は本発明の第８の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１６】（ａ）〜（ｆ）は本発明の第９の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１７】ゲート絶縁膜の膜厚とドレイン電流との関係を示すグラフ図である。
【図１８】（ａ）は従来のＳＲＡＭセルレイアウトを示す平面図であり、（ｂ）はゲート電極形成後の走査型電子顕微鏡写真図である。
【符号の説明】
【０１５７】
１    半導体記憶装置
１００    半導体基板（シリコン基板）
１０２    活性領域
１０３    第１ゲート絶縁膜
１０４    第２ゲート絶縁膜
１０５    ゲート絶縁層
Ｑ１，Ｑ１’，７００    アクセストランジスタ
７１０    入出力回路用トランジスタ
７１２    入出力回路用トランジスタの活性領域
７１５    入出力回路用トランジスタのゲート絶縁層
【図１】
2008130903.tif 000003
【図２】
2008130903.tif 000004
【図３】
2008130903.tif 000005
【図４】
2008130903.tif 000006
【図５】
2008130903.tif 000007
【図６】
2008130903.tif 000008
【図７】
2008130903.tif 000009
【図８】
2008130903.tif 000010
【図９】
2008130903.tif 000011
【図１０】
2008130903.tif 000012
【図１１】
2008130903.tif 000013
【図１２】
2008130903.tif 000014
【図１３】
2008130903.tif 000015
【図１４】
2008130903.tif 000016
【図１５】
2008130903.tif 000017
【図１６】
2008130903.tif 000018
【図１７】
2008130903.tif 000019
【図１８】
2008130903.tif 000020