(57)【要約】【課題】不揮発性メモリのデータ保護状態を迅速に変更可能で、且つ、十分なセキュリティ強度を有した半導体記憶装置を提供すること。【解決手段】揮発性の保護状態指定部により、不揮発性メモリのデータ保護／非保護状態を指定し、不揮発性の初期状態記憶部により、保護状態指定部の状態を記憶する。更に、揮発性の保護状態固定部により、保護状態指定部の固定／非固定状態を設定し、不揮発性のパスワードモード用記憶部および不揮発性のノンパスワードモード用記憶部により、保護状態固定部の初期状態を決定する。パスワードモード用記憶部で決定したパスワードモードの場合、保護状態固定部の設定を変更するにはパスワードによる認証が必要となる。【選択図】図３
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【特許請求の範囲】
【請求項１】
不揮発性半導体メモリに記憶されたデータの保護機能を有する半導体記憶装置において、
前記不揮発性半導体メモリのデータ保護／非保護状態を指定する揮発性の保護状態指定部と、
前記保護状態指定部の状態を記憶する不揮発性の初期状態記憶部と、
前記保護状態指定部の固定／非固定状態を設定する揮発性の保護状態固定部と、
前記保護状態固定部の初期状態を決定する不揮発性のパスワードモード用記憶部および不揮発性のノンパスワードモード用記憶部とを有し、
前記パスワードモード用記憶部で決定したパスワードモードの場合、前記保護状態固定部の前記設定を変更するにはパスワードによる認証が必要であることを特徴とする半導体記憶装置。
【請求項２】
前記保護状態指定部及び前記初期状態記憶部は、１ビットからなり、１または０で前記データ保護状態または前記初期状態を決定することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記保護状態指定部は、前記不揮発性半導体メモリのセクタごとに設けられ、前記初期状態記憶部は、前記保護状態指定部ごとに設けられることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記初期状態記憶部は、複数の前記保護状態指定部に対し１つ設けられることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記保護状態固定部は、１ビットからなり、１または０で前記データ保護状態を固定するか否かを決定することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記パスワードモード用記憶部および前記ノンパスワードモード用記憶部は、一度だけ書き込みが可能であることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、不揮発性半導体メモリに記憶されたデータの保護機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリのように、電気的に書き換えや消去が可能な不揮発性メモリを有する半導体記憶装置では、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性半導体メモリ（以下不揮発性メモリと呼ぶ）に記憶されたデータを保護する機能を有するものがある（例えば、特許文献１参照）。誤操作による書き込みや消去により、重要なデータを消してしまわぬためである。
【０００３】
従来のデータ保護機能を有する半導体記憶装置を大別すると、以下の２つに分かれる。
１つ目が、不揮発性メモリの保護状態を指定する１ビットの不揮発性の記憶部（以下、不揮発性ビットと呼ぶ）を設けたものである。
【０００４】
図１０は、不揮発性ビットを用いたデータ保護について説明する概念図である。
ここでは、４セクタ（セクタは消去単位とする）からなる不揮発性メモリ１００ａのデータ保護について示している。
【０００５】
図のように、セクタ０、１、２、３ごとに、そのセクタ０〜３のデータの保護状態を指定する不揮発性ビットＮＢａ０、ＮＢａ１、ＮＢａ２、ＮＢａ３を設けている。
【０００６】
この不揮発性ビットＮＢａ０〜ＮＢａ３において、書き込み状態（“１”）の場合、その不揮発性ビットＮＢａ０〜ＮＢａ３で指定したセクタのデータを保護し、消去状態（“０”）の場合は、セクタは非保護とする。
【０００７】
この不揮発性ビットＮＢａ０〜ＮＢａ３への書き込みはビット単位で行われ、消去は一括で行われる。
図１１は、不揮発性ビットにより保護されたセクタにデータを書き込む際の、従来の処理の流れを示すフローチャートである。
【０００８】
例えば、図１０の不揮発性メモリ１００ａにおいて保護されているセクタ０にデータを書き込む場合は、まずセクタ０の保護を解除する必要がある。この際、最初に、セクタ０〜３の保護状態を指定する不揮発性ビットＮＢａ０〜ＮＢａ３の情報を一旦ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に書き込む（Ｓ１０）。次に、書き込み状態でない不揮発性ビットＮＢａ１、ＮＢａ２、ＮＢａ３が、過消去される現象を防止するためにプリプログラムを行う（Ｓ１１）。その後、不揮発性ビットＮＢａ０〜ＮＢａ３を一括消去する（Ｓ１２）。これにより、セクタ０の保護が解除されるので、セクタ０へデータの書き込みを行う（Ｓ１３）。次に、再びセクタ０を保護するため、書き込みが完了すると、ＲＡＭへ保存していた不揮発性ビットＮＢａ０〜ＮＢａ３の情報を読み出し（Ｓ１４）、セクタ０の不揮発性ビットＮＢａ０を再び書き込み、セクタ０を保護し（Ｓ１５）、処理を終了する。
【０００９】
上記の処理において、ステップＳ１１の処理では、１５０〔μｓ〕×ビット数程度のタイムアウトが生じる。また、ステップＳ１２の処理では、１．５ｍｓ程度のタイムアウトが生じ、ステップＳ１３のデータ書き込み処理を開始するまで、ｍｓオーダーの待ち時間が生じる。また、ステップＳ１５の処理でも１５０〔μｓ〕程度のタイムアウトが生じる。
【００１０】
このため、データ保護のための不揮発性ビットは、ユーザ側システム基板に実装される以前に、一度だけ保護状態を設定され、主に、まず書き換えることのないブートコードを保護するのに用いられることが多い。
【００１１】
２つ目が１ビットの揮発性の保護状態指定部（以下揮発性ビットと呼ぶ）によりセクタの保護状態を決定する方法である。
図１２は、揮発性ビットを用いたデータ保護について説明する概念図である。
【００１２】
ここでは、４セクタ（セクタは消去単位とする）からなる不揮発性メモリ１００ｂのデータ保護について示している。
図のように、セクタ０、１、２、３ごとに、そのセクタ０〜３のデータの保護状態を指定する揮発性ビットＶＢａ０、ＶＢａ１、ＶＢａ２、ＶＢａ３を設けている。
【００１３】
この揮発性ビットＶＢａ０〜ＶＢａ３において、書き込み状態（“１”）の場合、その揮発性ビットＶＢａ０〜ＶＢａ３で指定したセクタのデータは保護され、消去状態（“０”）の場合は、セクタは非保護となる。
【００１４】
この揮発性ビットＶＢａ０〜ＶＢａ３への書き込み及び消去はビット単位で行われる。また、電源オフになると、セクタの保護状態を示す情報は失われる。揮発性ビットＶＢａ０〜ＶＢａ３を用いると、書き込みが待ち時間なく行え、頻繁な保護状態の変更に対応可能である。
【００１５】
また、上記のような、データ保護状態の書き換えを、パスワードを用いて制限する半導体記憶装置がある。
図１３は、パスワードを用いてデータ保護状態を変更する、従来の半導体記憶装置の概略を示した概念図である。
【００１６】
ここでも、４セクタからなる不揮発性メモリ１００ｃのデータ保護について示している。
この半導体記憶装置では、セクタ０、１、２、３ごとに、揮発性ビットＶＢｂ０、ＶＢｂ１、ＶＢｂ２、ＶＢｂ３と、不揮発性ビットＮＢｂ０、ＮＢｂ１、ＮＢｂ２、ＮＢｂ３を設け、ＯＲ回路２００、２０１、２０２、２０３で、両者の論理和を取り保護状態を決定している。
【００１７】
さらに、不揮発性ビットＮＢｂ０〜ＮＢｂ３の状態を固定するセキュリティ用の揮発性ビットＶＢＳａと、この揮発性ビットＶＢＳａの初期状態を決定する２つのセキュリティ用の不揮発性ビットＮＢＳＰａ（パスワードモード）、ＮＢＳＮａ（ノンパスワードモード）を有する。不揮発性ビットＮＢＳＰａが書き込み状態の場合は、パスワードモードにセットされ、セキュリティ用の揮発性ビットＶＢＳａは書き込み状態となり、これを消去するためにはパスワードが必要となる。一方、不揮発性ビットＮＢＳＮａが書き込み状態の場合は、揮発性ビットＶＢＳａは、電源投入時の初期状態では消去状態（“０”）となり、パスワード入力無しで、書き込み、消去が可能になる。
【００１８】
【特許文献１】特開２００１−５１９０４号公報（第３図）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、上記のように、データ保護のために不揮発性ビットを用いる場合は、特性上、消去に時間を要し、またダイサイズペナルティからある特定の単位で一括消去される。したがって保護機能を頻繁に書き換える必要がある場合には適さないという問題があった。
【００２０】
一方、揮発性ビットを用いる場合は、保護状態の変更はリアルタイムで行なうことができる反面、電源オフの際に初期状態に戻ってしまう。このため、データ保護の強度が低く、第３者により不正に不揮発性メモリのデータが書き換えられる危険性があるという問題があった。
【００２１】
また、従来のセキュリティ用のビットを用いた半導体記憶装置の場合、データ保護用の不揮発性ビットの状態を固定するためセキュリティ強度は高いが、システム上の頻繁な保護状態の変更が困難であるという問題があった。
【００２２】
本発明はこのような点に鑑みてなされたものであり、不揮発性メモリのデータ保護状態を迅速に変更可能で、且つ、十分なセキュリティ強度を有した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明では上記課題を解決するために、不揮発性メモリに記憶されたデータの保護機能を有する半導体記憶装置において、不揮発性メモリのデータ保護／非保護状態を指定する揮発性の保護状態指定部と、保護状態指定部の状態を記憶する不揮発性の初期状態記憶部と、保護状態指定部の固定／非固定状態を設定する揮発性の保護状態固定部と、保護状態固定部の初期状態を決定する不揮発性のパスワードモード用記憶部および不揮発性のノンパスワードモード用記憶部とを有し、パスワードモード用記憶部で決定したパスワードモードの場合、保護状態固定部の設定を変更するにはパスワードによる認証が必要であることを特徴とする半導体記憶装置が提供される。
【００２４】
上記の構成によれば、揮発性の保護状態指定部により、不揮発性メモリのデータ保護／非保護状態を指定し、不揮発性の初期状態記憶部により、保護状態指定部の状態を記憶する。更に、揮発性の保護状態固定部により、保護状態指定部の固定／非固定状態を設定し、不揮発性のパスワードモード用記憶部および不揮発性のノンパスワードモード用記憶部により、保護状態固定部の初期状態を決定する。パスワードモード用記憶部で決定したパスワードモードの場合、保護状態固定部の設定を変更するにはパスワードによる認証が必要となる。
【発明の効果】
【００２５】
以上説明したように本発明では、揮発性ビットにより、不揮発性メモリのデータの保護状態を制御し、不揮発性ビットで揮発性ビットの初期状態を決定するので、保護状態の変更が迅速に行える。さらに、電源オン、オフ時にも領域別に保護状態を保持可能で、十分なセキュリティ強度を確保することが可能になる。
【発明を実施するための最良の形態】
【００２６】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の半導体記憶装置の原理を説明する概念図である。
【００２７】
本発明の実施の形態の半導体記憶装置は、不揮発性メモリ１０のデータ保護状態を制御する１ビットの揮発性の保護状態指定部（以下揮発性ビットと呼ぶ）ＶＢ０、ＶＢ１、ＶＢ２、ＶＢ３、…、ＶＢｎと、保護状態指定部ＶＢ０、ＶＢ１、ＶＢ２、ＶＢ３、…、ＶＢｎの初期状態を制御する不揮発性の初期状態記憶部（以下不揮発性ビットと呼ぶ）ＮＢ０、ＮＢ１、ＮＢ２、ＮＢ３、…、ＮＢｎと、を有する。
【００２８】
図のように、不揮発性メモリ１０のセクタ（セクタは消去単位とする）０、１、２、３、…、ｎごとに揮発性ビットＶＢ０〜ＶＢｎが設けられ、セクタ０〜ｎのデータ保護状態を指定する。また、本実施の形態では、揮発性ビットＶＢ０〜ＶＢｎの初期状態を決定する不揮発性ビットＮＢ０〜ＮＢｎも揮発性ビットＶＢ０〜ＶＢｎに対応して同数設けられる。
【００２９】
初期状態（電源投入時や、ハードウェアリセット時）において、不揮発性ビットＮＢ０〜ＮＢｎの状態が揮発性ビットＶＢ０〜ＶＢｎに書き込まれる。これにより、不揮発性メモリ１０のデータ保護状態が決まる。すなわち、揮発性ビットＶＢ０〜ＶＢｎにおいて、書き込み状態（“１”）でセクタ０〜ｎの保護、消去状態（“０”）でセクタ０〜ｎの非保護となる。
【００３０】
図２は、保護されたセクタにデータを書き込む際の処理の流れを示すフローチャートである。
例えば、図１の不揮発性メモリ１０において保護されているセクタ０にデータを書き込む場合、セクタ０の保護を解除するために、書き込み状態にある揮発性ビットＶＢ０を消去状態にする（Ｓ１）。その後、書き込み可能となったセクタ０にデータを書き込む（Ｓ２）。最後に再びセクタ０を保護するために、揮発性ビットＶＢ０を書き込み状態にする（Ｓ３）。
【００３１】
このようにセクタ０〜ｎの保護状態を変えるために、揮発性ビットＶＢ０〜ＶＢｎを用いていることから、保護状態の変更を待ち時間なしに実行可能であり、頻繁な変更要求に迅速に対応することができる。また、不揮発性ビットＮＢ０〜ＮＢｎを揮発性ビットＶＢ０〜ＶＢｎそれぞれに設けていることから、揮発性ビットＶＢ０〜ＶＢｎの状態をフレキシブルに設定することができ、電源のオンオフ時にも領域別に保護状態を保持することが可能で、十分なセキュリティ強度を確保できる。
【００３２】
次に、データ保護状態の書き換えを、パスワードを用いて制限する場合について説明する。
図３は、セキュリティ用のビットを用いた本発明の実施の形態の半導体記憶装置の概略を示した概念図である。
【００３３】
本発明の実施の形態の半導体記憶装置では、前述したセクタ０〜ｎの保護状態を指定する揮発性ビットＶＢ０〜ＶＢｎの状態を固定（ロック）するか否かを設定する、セキュリティ用の揮発性ビットＶＢＳを有する。さらに揮発性ビットＶＢＳの初期状態を指定する、セキュリティ用の不揮発性ビットＮＢＳＰ、ＮＢＳＮを有する。ここで、不揮発性ビットＮＢＳＰはパスワードモード、不揮発性ビットＮＢＳＮはノンパスワードモード用のビットであり、どちらか一方が書き込み状態である場合は、他方は消去状態となり書き込みはできない。
【００３４】
なお、図３では、図１で示した揮発性ビットＶＢ０〜ＶＢｎの初期状態を指定する不揮発性ビットＮＢ０〜ＮＢｎの図示を省略している。
電源投入時などの初期状態では、不揮発性ビットＮＢＳＰ、ＮＢＳＮの状態により、セキュリティ用の揮発性ビットＶＢＳの状態が決まる。例えば、不揮発性ビットＮＢＳＰ、ＮＢＳＮの両方とも消去状態であれは、揮発性ビットＶＢＳも消去状態となり、非固定（アンロック）状態となる。これにより、不揮発性メモリ１０の保護状態を指定する揮発性ビットＶＢ０〜ＶＢｎの状態は、書き込み及び消去可能となる。
【００３５】
また、不揮発性ビットＮＢＳＰが書き込み状態の場合、初期状態では揮発性ビットＶＢＳも書き込み状態となり、パスワードモードとなる。このとき、不揮発性メモリ１０の保護状態を指定する揮発性ビットＶＢ０〜ＶＢｎの状態はロックされ、書き込み及び消去が不可能な状態になる。ここで、正しいパスワードが入力された場合のみ、セキュリティ用の揮発性ビットＶＢＳは消去され、揮発性ビットＶＢ０〜ＶＢｎへの書き込み及び消去が可能になる。再びパスワードモードにする場合は、揮発性ビットＶＢＳを書き込み状態にする。
【００３６】
また、不揮発性ビットＮＢＳＮが書き込み状態の場合、初期状態では揮発性ビットＶＢＳは消去状態となり、ノンパスワードモードとなる。このとき不揮発性メモリ１０の保護状態を指定する揮発性ビットＶＢ０〜ＶＢｎは、書き込み及び消去が可能となる。揮発性ビットＶＢＳは書き込み及び消去可能であり、書き込み状態にすることによって、揮発性ビットＶＢ０〜ＶＢｎの状態がロック可能になる。
【００３７】
このように、パスワードモードが選択されている場合、不揮発性メモリ１０の保護状態はロックされる。ロックを解除するためには、セキュリティ用の揮発性ビットＶＢＳを消去する必要があるが、このときパスワードによる認証を必要とする。これにより、第３者による不正書き換えを防止することができる。
【００３８】
次に、本発明の実施の形態の詳細を説明する。
なお、以下では、フラッシュメモリを例にして、本発明の実施の形態の半導体記憶装置の詳細を説明する。
【００３９】
図４は、フラッシュメモリの構成の一部を示す図である。
ここでは、不揮発性メモリは４つの、バンク２１ａ、２１ｂ、２１ｃ、２１ｄにより構成されている場合について示している。
【００４０】
各バンク２１ａ、２１ｂ、２１ｃ、２１ｄは、複数のセクタからなる。
以下バンク２１ｃに注目して説明するが、他のバンク２１ａ、２１ｂ、２１ｄについても同様である。
【００４１】
バンク２１ｃは、図１で示したような複数のセクタ０〜ｎからなる。さらに、セクタ０〜ｎごとのデータ保護状態を指定する揮発性ビットＶＢ０〜ＶＢｎを有する。また、揮発性ビットＶＢ０〜ＶＢｎの初期状態を指定する不揮発性ビットＮＢを有する。なお、図１では、揮発性ビットＶＢ０〜ＶＢｎごとに不揮発性ビットＮＢ０〜ＮＢｎを設けていたが、ここでは、１つのバンクで１つの不揮発性ビットＮＢを設けている。これにより、１つのバンクにおけるデータ保護状態の初期状態が不揮発性ビットＮＢの状態で一意に決定することができる。また、省スペース化にもなる。
【００４２】
さらにフラッシュメモリ２０は、外部とのデータの入出力を行う入出力バッファ２２と、外部アドレスを入力して内部に供給するアドレスバッファ／シーケンサ２３と、外部から供給される制御信号とコマンド関連のデータをもとにコマンドを生成するコマンドデコーダ２４と、生成されたコマンドやアドレス信号などに基づいて書き込みや、消去動作などを制御するステート制御部２５と、書き込みや消去動作に必要な電圧を生成する書き込み／消去回路２６と、セキュリティレベルに従ってデータ保護状態を指定するロック回路２７と、データ保護状態のロックを解除するためのパスワードが格納されたパスワード格納部３０と、を有する。
【００４３】
ロック回路２７は、図３で説明したセキュリティ用の揮発性ビットＶＢＳ及び、不揮発性ビットＮＢＳＰ、ＮＢＳＮを有している。詳細は後述する。
まず、ロック回路２７で指定されるデータ保護状態が非固定（アンロック）の場合（ロック信号がＨ（Ｈｉｇｈ）レベルの場合）について、フラッシュメモリ２０におけるデータ保護動作を説明する。
【００４４】
なお、以下でも同様にバンク２１ｃについてのデータ保護について説明するが、他のバンク２１ａ、２１ｂ、２１ｄについても同様である。
バンク２１ｃにおいて、電源投入時などの初期状態では揮発性ビットＶＢ０〜ＶＢｎの状態は、不揮発性ビットＮＢの状態で決まる。すなわち、不揮発性ビットＮＢが書き込み状態（“１”）の場合、揮発性ビットＶＢ０〜ＶＢｎの状態も書き込み状態となる。その情報はステート制御部２５に伝えられ、バンク２１ｃへの書き込み及び消去コマンドが無視される。これにより、バンク２１ｃを構成するセクタ０〜ｎは全て保護される。一方、不揮発性ビットＮＢが消去状態（“０”）の場合、初期状態では揮発性ビットＶＢ０〜ＶＢｎの状態も消去状態となる。この場合、バンク２１ｃを構成するセクタ０〜ｎは全て非保護となり、書き込み及び消去が可能となる。
【００４５】
揮発性ビットＶＢ０〜ＶＢｎは、外部からの命令に応じて書き換えることができる。このとき、アドレスバッファ／シーケンサ２３で生成されるセクタアドレスに対応する、揮発性ビットＶＢ０〜ＶＢｎの状態を書き換えることで、セクタ０〜ｎごとにデータ保護状態を変えることができる。なお、電源再投入時には、初期状態に戻る。
【００４６】
ロック回路２７で指定されるデータ保護状態が固定（ロック）の場合（ロック信号がＬ（Ｌｏｗ）レベルの場合）、揮発性ビットＶＢ０〜ＶＢｎの状態が固定される。これにより、揮発性ビットＶＢ０〜ＶＢｎの状態の書き換えができなくなる。ロックを解除するためには、外部からパスワードを入力し、ステート制御部２５で、パスワード格納部３０に格納された、例えば６４ｂｉｔのパスワードと一致するか認証しなければならない。ここで、一致した場合は、ロック回路２７にその旨を伝え、揮発性ビットＶＢ０〜ＶＢｎの保護状態の固定を解除（ロック信号をＨレベルにする）させる。
【００４７】
次に、不揮発性ビットＮＢの詳細を説明する。
図５は、不揮発性ビットＮＢの回路図である。
不揮発性ビットＮＢは、不揮発性メモリセル４０と、書き込みを許可するための書き込み許可信号（常にＨレベル）、不揮発性ビットＮＢの書き込みの際に入力されるＮＢ書き込み信号を入力するＮＡＮＤ回路４１と、ｐチャネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下ｐＭＯＳと呼ぶ）４２、４３と、ｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳと呼ぶ）４４、４５と、インバータ４６と、から構成される。
【００４８】
ここで、ＮＡＮＤ回路４１の出力はｐＭＯＳ４２のゲートに入力され、ｐＭＯＳ４２の入出力端子（ドレインまたはソース）のうち、一方はプログラムを行う際の高電圧を供給する書き込み／消去回路２６（ここでは図示を省略）と、他方は、不揮発性メモリセル４０の一方の入出力端子及び、ｎＭＯＳ４４の一方の入出力端子と接続されている。また不揮発性メモリセル４０の他方の入出力端子は接地される。不揮発性メモリセル４０の状態は、ｎＭＯＳ４４のゲートに読み出し信号が入力された場合に、ｎＭＯＳ４４の他方の入出力端子より取り出され、同じくゲートに読み出し信号を入力することで導通状態となるｎＭＯＳ４５と、インバータ４６を介して、揮発性ビットＶＢ０〜ＶＢｎへ出力される。なお、読み出し信号は、電源投入時などの初期状態に入力される信号である。
【００４９】
ここで、不揮発性メモリセル４０が消去状態（“０”）の場合は、不揮発性メモリセル４０は導通され、Ｌレベルとなり、読み出し信号が入力された場合、ｎＭＯＳ４４、４５を介して、インバータ４６で反転され、Ｈレベルとなり出力される。
【００５０】
また、不揮発性メモリセル４０が書き込み状態（“１”）の場合は、不揮発性メモリセル４０は遮断状態となる。この場合、ｎＭＯＳ４５のゲートに読み出し信号が入力されると、ｎＭＯＳ４４、４５の間に一方の入出力端子を接続したｐＭＯＳ４３の、他方の入出力端子に接続される電源ＶＣＣが、インバータ４６でＬレベルに反転されて出力される。
【００５１】
不揮発性ビットＮＢへの書き込みは、外部からのコマンド入力により、ＮＢ書き込み信号がＨレベルになった場合、入力可能である。このときＮＡＮＤ回路４１の出力はＬレベルとなり、ｐＭＯＳ４２は導通し、不揮発性メモリセル４０に高電圧が印加され、電子が注入され、書き込み状態となる。
【００５２】
工場出荷時、不揮発性ビットＮＢは消去状態となっており、ユーザ側でバンクごとに、不揮発性ビットＮＢを書き込むことで、システムに応じて最適な揮発性ビットＶＢ０〜ＶＢｎの初期状態を選択することが可能である。
【００５３】
なお、不揮発性ビットＮＢを、一度だけ書き込みが可能にし、一度書き込みした不揮発性ビットＮＢを消去することを禁止することで、セキュリティ強度を高めるようにしてもよい。
【００５４】
図６は、ｎ番目のセクタを保護するデータ保護用の揮発性ビットＶＢの回路図である。
揮発性ビットＶＢｎは、不揮発性ビットＮＢからの出力を入力して保持するラッチ回路を構成するインバータ５０ａ、５０ｂと、ラッチ回路の入力側と一方の入出力端子を接続し、セクタｎの保護状態を変更するための保護状態変更信号をゲートに入力するｎＭＯＳ５１と、ラッチ回路の出力側と一方の入出力端子を接続し、保護状態変更信号を反転するインバータ５２と、反転した保護状態変更信号をゲートに入力するｎＭＯＳ５３と、を有する。さらに、ｎＭＯＳ５１、５３の他方の入出力端子は共通に接続されており、ｎ番目のセクタアドレスが入力されると導通するｎＭＯＳ５４の一方の入出力端子と接続される。ｎＭＯＳ５４の他方の入出力端子は、ロック回路２７からのロック信号がＨレベル（アンロック状態）のとき導通状態となるｎＭＯＳ５５の一方の入出力端子と接続される。ｎＭＯＳ５５の他方の入出力端子は接地されている。
【００５５】
ラッチ回路の出力はインバータ５０ａから取り出され、ｎＭＯＳ５６のゲートに入力される。ラッチ回路の出力は、Ｈレベルの場合は保護を示し、Ｌレベルの場合は非保護を示す。ｎＭＯＳ５６の一方の入出力端子は、ｎ番目のセクタアドレスがＨレベルとなると導通するｎＭＯＳ５７の一方の入出力端子と接続され、ｎＭＯＳ５７の他方の入出力端子から、ｎ番目の揮発性ビットＶＢｎの状態が出力される。ここでの出力は、Ｌレベルで保護を示し、Ｈレベルで非保護を示す。
【００５６】
次に動作を説明する。
電源投入時などの初期状態において、不揮発性ビットＮＢが読み出され、揮発性ビットＶＢｎの初期状態が設定される。
【００５７】
ｎ番目のセクタｎの書き込みや、消去時にセクタｎが選択されると（ｎ番目のセクタアドレスがＨレベル）、ラッチ回路の出力がＨレベルであれば、揮発性ビットＶＢｎの出力はＬレベルとなる。ステート制御部２５は、この信号を検出し、セクタｎの書き込み及び消去命令を無視する。一方、ラッチ回路の出力がＬレベルであれば、揮発性ビットＶＢｎの出力はＨレベルとなる。ステート制御部２５は、この信号を検出し、セクタｎへの書き込みまたは消去命令があれば、これを書き込み／消去回路２６に通知し、書き込みまたは消去を実行する。
【００５８】
セクタｎの保護状態を非保護から保護に変更する場合、ロック信号がＨレベル（アンロック状態）であれば、保護状態変更信号をＬレベルにすることで、ラッチ回路の出力をＬレベルにし、非保護に変更することができる。
【００５９】
また、セクタｎの保護状態を保護から非保護に変更する場合、ロック信号がＨレベルであれば、保護状態変更信号をＨレベルにすることで、ラッチ回路の出力をＨレベルにし、保護に変更することができる。
【００６０】
もし、ロック信号がＬレベルの場合は、保護状態変更信号は無効となり、揮発性ビットＶＢｎの保護状態を変更することはできない。
このように、セクタのデータ保護状態を変更する揮発性ビットと、揮発性ビットの初期状態を決める不揮発性ビットを組み合わせたことで、保護状態の変更を待ち時間無しに実行可能であり、同時に電源オンオフ時にも領域別（上記ではバンクごと）に保護状態を保持可能となり、十分なセキュリティ強度を確保することができる。
【００６１】
次にロック回路２７の詳細を説明する。
ロック回路２７は、図３で示したセキュリティ用の揮発性ビットＶＢＳと不揮発性ビットＮＢＳＰ、ＮＢＳＮとからなる。まず、不揮発性ビットＮＢＳＰ、ＮＢＳＮについて説明する。
【００６２】
図７は、セキュリティ用の不揮発性ビットＮＢＳＰ、ＮＢＳＮの構成を示す図である。
セキュリティ用の不揮発性ビットは、ノンパスワードモード用の不揮発性ビットＮＢＳＮと、パスワードモード用の不揮発性ビットＮＢＳＰがあり、ノンパスワードモード用の不揮発性ビットＮＢＳＮの出力の書き込み許可信号がパスワードモード用の不揮発性ビットＮＢＳＰに入力され、不揮発性ビットＮＢＳＰの出力が、セキュリティ用の揮発性ビットＶＢＳにロック信号として、不揮発性ビットＮＢＳＮに書き込み許可信号として再び入力されるように構成される。さらに、不揮発性ビットＮＢＳＰ、ＮＢＳＮは、前述した書き込み／消去回路２６と接続されており、書き込みの際に高電圧が供給される。また、それぞれ、不揮発性ビットＮＢＳＮ、ＮＢＳＰへの書き込みの際にＨレベルとなるＮＢＳＮ書き込み信号及び、ＮＢＳＰ書き込み信号が入力される。
【００６３】
なお、出荷時には、不揮発性ビットＮＢＳＮ、ＮＢＳＰはともに消去状態のため、書き込み許可信号はＨレベルとなっているとして以下説明する。
不揮発性ビットＮＢＳＮ、ＮＢＳＰは同様の回路構成であるので、次に、不揮発性ビットＮＢＳＮの回路構成について説明する。
【００６４】
図８は、不揮発性ビットＮＢＳＮの回路構成の例を示す回路図である。
不揮発性ビットＮＢＳＮは、不揮発性メモリセル６０と、書き込み許可信号と、ＮＢＳＮ書き込み信号（パスワードモード用の不揮発性ビットＮＢＳＰの場合はＮＢＳＰ書き込み信号）を入力するＮＡＮＤ回路６１と、ｐＭＯＳ６２、６３と、ｎＭＯＳ６４、６５と、ラッチ回路構成するインバータ６６ａ、６６ｂと、から構成される。
【００６５】
ここで、ＮＡＮＤ回路６１の出力はｐＭＯＳ６２のゲートに入力され、ｐＭＯＳ６２の入出力端子のうち、一方は書き込みを行う際の高電圧を供給する前述した書き込み／消去回路２６と、他方は不揮発性メモリセル６０の一方の入出力端子及び、ｎＭＯＳ６４の一方の入出力端子と接続される。また不揮発性メモリセル６０の他方の入出力端子は接地される。不揮発性メモリセル６０の状態は、ｎＭＯＳ６４のゲートに読み出し信号が入力された場合に、ｎＭＯＳ６４の他方の入出力端子に取り出され、同じくゲートに読み出し信号を入力することで導通状態となるｎＭＯＳ６５とラッチ回路を介して、書き込み許可信号として（不揮発性ビットＮＢＳＰの場合は、さらにＶＢＳロック信号として）出力される。なお、読み出し信号は、電源投入時などの初期状態に入力される信号である。
【００６６】
不揮発性ビットＮＢＳＮ、ＮＢＳＰの回路構成は、上記のように、図５で示した不揮発性ビットＮＢとほぼ同様である。動作についてもほぼ同様であるので詳細な説明は省略し、ここでは図７、８を用いて、ロック回路２７の不揮発性ビットＮＢＳＮ、ＮＢＳＰの概略の動作について説明する。
【００６７】
出荷時は、不揮発性ビットＮＢＳＮ、ＮＢＳＰともに消去状態であるので、出力されるＶＢＳロック信号はＨレベルとなり、アンロック状態である。
ノンパスワードモードに設定する際は、外部からのコマンドにより、不揮発性ビットＮＢＳＮのＮＢＳＮ書き込み信号をＨレベルにする。これにより、不揮発性ビットＮＢＳＮが書き込み状態になる。すると、不揮発性ビットＮＢＳＮの出力はＬレベルになり、不揮発性ビットＮＢＳＰの出力のＶＢＳロック信号は、Ｈレベル（つまりアンロック状態）を保つ。
【００６８】
一方、パスワードモードに設定する際は、外部からのコマンドにより、不揮発性ビットＮＢＳＰのＮＢＳＰ書き込み信号をＨレベルにする。これにより、不揮発性ビットＮＢＳＰが書き込み状態になる。すると、不揮発性ビットＮＢＳＰの出力のＶＢＳロック信号は、Ｌレベル（つまりロック状態）となる。またこのとき、不揮発性ビットＮＢＳＮへ入力される書き込み許可信号はＬレベルとなることから、不揮発性ビットＮＢＳＮは書き込みが禁止される。
【００６９】
このように、どちらか一方が書き込み状態にある場合は他方は消去状態に保たれている。
なお、不揮発性ビットＮＢＳＮ、ＮＢＳＰを、一度だけ書き込みが可能にし、一度書き込みした不揮発性ビットＮＢＳＮ、ＮＢＳＰを消去することを禁止することで、セキュリティ強度を高めるようにしてもよい。
【００７０】
不揮発性ビットＮＢＳＰから出力されるＶＢＳロック信号は、セキュリティ用の揮発性ビットＶＢＳに入力される。
図９は、セキュリティ用の揮発性ビットＶＢＳの回路構成例を示す図である。
【００７１】
揮発性ビットＶＢＳは、読み出し信号がゲートに入力されると導通し、不揮発性ビットＮＢＳＰよりＶＢＳロック信号を入力するｎＭＯＳ７０と、ｎＭＯＳ７０の他方の入出力端子とゲートを接続したｎＭＯＳ７１と、ｎＭＯＳ７０の出力を反転するインバータ７２と、反転された信号をゲートに入力するｎＭＯＳ７３を有する。ｎＭＯＳ７１、７３は一方の入出力端子を共通に、読み出し信号がゲートに入力されると導通されるｎＭＯＳ７４の、一方の入出力端子と接続している。
【００７２】
また、ｎＭＯＳ７１の他方の入出力端子は、インバータ７５ａの入力端子、インバータ７５ｂから構成されるラッチ回路の入力側と接続される。ｎＭＯＳ７３の他方の入出力端子は、ラッチ回路の出力側と接続される。さらに、パスワード解除信号をゲートに入力するｎＭＯＳ７６の一方の入出力端子が、ラッチ回路の入力側へ、ＶＢＳ書き込み信号とロック信号の論理積をとるＡＮＤ回路７７の出力をゲートに入力する、ｎＭＯＳ７８の一方の入出力端子がラッチ回路の出力側へ接続される。なお、ｎＭＯＳ７６、７８の他方の入出力端子は接地されている。
【００７３】
揮発性ビットＶＢＳの出力はインバータ７５ａの出力端子よりロック信号として出力される。
初期状態では読み出し信号がＨレベルとなるので、不揮発性ビットＮＢＳＰからのＶＢＳロック信号が入力される。ＶＢＳロック信号がＨレベル（アンロック状態、ノンパスワードモード）の場合、揮発性ビットＶＢＳにはＨレベルがラッチされ、ロック信号もＨレベルのアンロック状態になる。
【００７４】
このとき、ロック状態に変更したい場合は、外部より入力されるコマンドで、ＶＢＳ書き込み信号をＨレベルにする。するとｎＭＯＳ７８はオン状態になるので、Ｌレベルがラッチされる。これによりロック信号はＬレベルのロック状態となる。
【００７５】
一方、ＶＢＳロック信号がＬレベル（パスワードモード）の場合、Ｌレベルがラッチされ、ロック状態となる。
このときアンロック状態に変更したい場合は、外部より入力されるコマンドにより、ユーザが入力したパスワードと、パスワード格納部３０に予めユーザが設定していたパスワードとの照合が行われ、一致すればパスワード解除信号がＨレベルとなる。すると、ラッチは反転しロック信号はＨレベルに変更され、ロックが解除される。
【００７６】
このように、データ保護状態を固定するか否かを決定する揮発性ビットを設けたことで、２段階のセキュリティレベルを設けることができ、固定の場合はアンロックのためにパスワードによる認証を必要としたことで、セキュリティ強度を向上できる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態の半導体記憶装置の原理を説明する概念図である。
【図２】保護されたセクタにデータを書き込む際の処理の流れを示すフローチャートである。
【図３】セキュリティ用のビットを用いた本発明の実施の形態の半導体記憶装置の概略を示した概念図である。
【図４】フラッシュメモリの構成の一部を示す図である。
【図５】不揮発性ビットＮＢの回路図である。
【図６】ｎ番目のセクタを保護するデータ保護用の揮発性ビットＶＢの回路図である。
【図７】セキュリティ用の不揮発性ビットＮＢＳＰ、ＮＢＳＮの構成を示す図である。
【図８】不揮発性ビットＮＢＳＮの回路構成の例を示す回路図である。
【図９】セキュリティ用の揮発性ビットＶＢＳの回路構成例を示す図である。
【図１０】不揮発性ビットを用いたデータ保護について説明する概念図である。
【図１１】不揮発性ビットにより保護されたセクタにデータを書き込む際の、従来の処理の流れを示すフローチャートである。
【図１２】揮発性ビットを用いたデータ保護について説明する概念図である。
【図１３】パスワードを用いてデータ保護状態を変更する、従来の半導体記憶装置の概略を示した概念図である。
【符号の説明】
【００７８】
１０ 不揮発性メモリ
ＶＢ０、ＶＢ１、ＶＢ２、ＶＢ３、…、ＶＢｎ 揮発性ビット
ＮＢ０、ＮＢ１、ＮＢ２、ＮＢ３、…、ＮＢｎ 不揮発性ビット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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