(57)【要約】【課題】性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供すること【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、絶縁基板２１上に形成された第１導電型のソース領域２２１、第１導電型のドレイン領域２２２、及びソース領域２２１とドレイン領域２２２間に配置されたチャネル領域２２３を有する半導体層２２と、ゲート絶縁膜２３を介してチャネル領域２２３の対面に配置されるゲート電極２４と、を備えた薄膜トランジスタアレイ基板であって、チャネル領域２２３は膜厚方向において所定の分布で導入された第２導電型不純物を含み、チャネル領域２２３の絶縁基板２１との界面近傍もしくは絶縁基板２１側に第２導電型不純物の最大濃度点を有するものである。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板上に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び前記ソース領域と前記ドレイン領域間に配置されたチャネル領域を有する結晶性シリコン層と、
ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、を備えた薄膜トランジスタアレイ基板であって、
前記チャネル領域は膜厚方向において所定の分布で導入された第２導電型不純物を含み、
前記チャネル領域の前記基板との界面近傍もしくは前記基板側に前記第２導電型不純物の最大濃度点を有する薄膜トランジスタアレイ基板。
【請求項２】
前記第２導電型不純物の濃度が、前記チャネル領域の前記基板との界面において１×１０１６／ｃｍ３以上である請求項１記載の薄膜トランジスタアレイ基板。
【請求項３】
前記チャネル領域と前記ドレイン領域との間に、前記ドレイン領域より第１導電型不純物濃度が低い低濃度領域を形成する請求項１又は２記載の薄膜トランジスタアレイ基板。
【請求項４】
前記チャネル領域と前記ソース領域の間に、前記ソース領域より第１導電型不純物濃度が低い低濃度領域を形成する請求項３記載の薄膜トランジスタアレイ基板。
【請求項５】
前記チャネル領域から延在して前記ゲート電極からはみ出すよう形成された前記第２導電型不純物を含む延在パターンを備えた請求項１乃至４のいずれか１項に記載の薄膜トランジスタアレイ基板。
【請求項６】
前記延在パターンに接続した導電パターンを備えた請求項５記載の薄膜トランジスタアレイ基板。
【請求項７】
前記延在パターンは、前記ソース領域と電気的に接続されていることを特徴とする請求項５又は６記載の薄膜トランジスタアレイ基板。
【請求項８】
請求項１乃至７のいずれか１項に記載の薄膜トランジスタアレイ基板を有する表示装置。
【請求項９】
基板上に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び前記ソース領域と前記ドレイン領域間に配置されたチャネル領域を有する結晶性シリコン層と、
ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、を有する薄膜トランジスタアレイ基板の製造方法であって、
前記結晶性シリコン層を形成する工程と、
前記チャネル領域における第２導電型不純物の最大濃度点が前記チャネル領域の前記基板との界面近傍もしくは前記基板側に形成されるよう、前記チャネル領域の膜厚方向において前記第２導電型不純物を所定の分布で導入する工程と、を備える薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記結晶性シリコン層の上に保護膜を形成する工程を更に備え、
前記保護膜を介して前記第２導電型不純物を前記結晶性シリコン層に導入した後、前記保護膜を除去して、前記結晶性シリコン層を露出させ、
前記露出した結晶性シリコン層の上にゲート絶縁膜を形成する請求項９記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記第２導電型不純物の濃度が、前記チャネル領域の前記基板との界面において１×１０１６／ｃｍ３以上であることを特徴とする請求項９又は１０記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記結晶性シリコン層を形成する工程で、前記チャネル領域から延在した延在パターンを形成し、
前記第２導電型不純物を導入する工程で、前記チャネル領域、及び前記延在パターンに第２導電型不純物を導入し、
前記結晶性シリコン層の上にゲート電極を形成した後、前記ゲート電極からはみ出した前記延在パターンに第２導電型不純物を導入する工程を有する請求項９乃至１１のいずれか１項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記延在パターンに接続される導電パターンを形成する工程を有する請求項１２記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関する。
【背景技術】
【０００２】
ガラス基板等の絶縁基板上に形成される有機ＥＬ表示装置や液晶表示装置は、低温ポリシリコン薄膜トランジスタ（Thin Film Transistors：以下、ＴＦＴと示す）の活用により飛躍的に高性能化が進んでいる。また、これら表示装置の高画質化に伴い、更なる高性能化が要求されている。特に有機ＥＬ表示装置では、ＴＦＴの閾値電圧（Ｖｔｈ）のばらつきやＴＦＴの飽和領域におけるドレイン電流（Ｉｄ）−ドレイン電圧（Ｖｄｓ）特性の変化により、アナログ信号出力が変動し、画像ムラを発生させている。
【０００３】
図１２は、従来の低温ポリシリコンＴＦＴの構成を示す断面図である。図１２（ａ）はソース・ドレイン領域が形成されている方向に沿って切断した断面図であり、図１２（ｂ）は図１２（ａ）と垂直な方向に切断した断面図である。従来のＴＦＴ３０は、図１２（ａ）に示すように、絶縁基板３１の上にソース領域３２１、ドレイン領域３２２、及びチャネル領域３２３を持つ半導体層３２が形成されている。更に、半導体層３２の上にゲート絶縁膜３３が形成され、ゲート絶縁膜３３上のチャネル領域３２３を覆う部分にゲート電極３４が形成されている。
【０００４】
図１２（ｂ）において、半導体層３２の断面は下部から上部にかけて幅が狭くなる台形状となっており、側壁面がテーパー状になっている（テーパー部３２５）。これは、ゲート電極３４のエッチング残渣や断線に関する不具合を解決するためのものであるが、同時に別の問題が発生する。つまり、チャネル領域３２３の両端に膜厚の薄いテーパー部３２５が形成される。これにより、通常膜厚部３２６のＴＦＴ特性に膜厚の薄いテーパー部３２５のＴＦＴ特性が重畳して現れてしまう。
【０００５】
非特許文献１にポリシリコン膜厚とＴＦＴ特性との関係が開示されている。ここで、ＴＦＴの閾値電圧Ｖｔｈは（１）式に表される。
Ｖｔｈ＝ＶＦＢ＋２φＢ＋ｑＮＡｔＳｉ／Ｃｏｘ
＝Ｖ０＋ｑＮＡｔＳｉ／Ｃｏｘ・・・（１）
ＶＦＢ：フラットバンド電圧
φＢ  ：真性フェルミレベルを基準としたフェルミポテンシャル
ｑ ：電荷
ＮＡ  ：アクセプタ的挙動トラップの密度
ｔＳｉ：ポリシリコン膜厚
Ｃｏｘ：ゲート絶縁膜容量
（１）式により、ＴＦＴの閾値電圧Ｖｔｈはポリシリコン膜厚ｔＳｉによって変化することが分かる。
【０００６】
ポリシリコンから成るチャネル領域３２３において、テーパー部３２５では（１）式から明らかなようにＴＦＴのＶｔｈが低くなる。従って、メインの通常膜厚部３２６よりも低いゲート電圧において先にオン状態となる。そのため、図１３に示すドレイン電流（対数）−ゲート電圧特性（Ｉｄ（対数）−Ｖｇ特性：以下、サブスレッショールド特性と示す）では、Ｖｇの低い領域でもテーパー部３２５の影響によってＩｄが立ち上がる。しかし、テーパー部３２５のチャネル幅は狭いので、飽和領域ではテーパー部３２５に流れるＩｄは通常膜厚部３２６に比べて小さくなる。よって、飽和領域では通常膜厚部３２６のＴＦＴ特性が支配的になる。このように、サブスレッショールド特性ではドレイン電流（対数）上昇部に肩が現れる。但し、ポリシリコンの結晶性の違いにより、ポリシリコン膜厚によるＶｔｈの変化は異なる（非特許文献１）。従って、ポリシリコンＴＦＴでは、半導体層３２のテーパー部３２５の形状及び半導体層３２と絶縁基板３１との界面における結晶性の不安定性により、Ｖｔｈは変化する。すなわち、サブスレッショールド特性の肩は変動し、ＴＦＴの閾値電圧Ｖｔｈにばらつきが現れる。
【０００７】
次に、飽和領域におけるドレイン電流（Ｉｄ）とドレイン電圧（ソース・ドレイン電圧：Ｖｄｓ）との関係を示したグラフを図１４に示す。このグラフは、ソース領域３２１とドレイン領域３２２にかかる電圧Ｖｄｓに対して流れる電流の大きさＩｄを示しており、ＴＦＴのソース領域３２１とゲート電極３４の間の電圧であるＶｇｓの値の異なる複数のグラフを示している。ここで、飽和領域におけるＩｄとＶｄｓとの関係は、（２）式に表される。
Ｉｄ＝β／２（Ｖｇｓ−Ｖｔｈ）２（１＋λＶｄｓ）・・・（２）
Ｖｇｓ：ソース・ゲート電圧
Ｖｔｈ：閾値電圧
β    ：定数
【０００８】
理想状態のＴＦＴは、（２）式ではλ＝０である。従って、図１４の点線で示されるように、ＩｄはＶｄｓの変動に関係なくＶｇｓにより一義的に決まる。Ｖｇｓを制御することにより安定したＩｄ出力を得ることができる。しかし、本来のＴＦＴでは、図１３の実線で示されるようにλ＝０ではなく、飽和領域においてもＩｄ出力が一定でなくＶｄｓの変動に対し変動する。従って、飽和領域でもＩｄ−Ｖｄｓ特性が傾きを持つ。（２）式で示される傾きに沿って引き伸ばした点線とＩｄ＝０における切片の電圧は１／λであり、この値はバイポーラにおけるアーリー電圧に相当する。
【０００９】
バイポーラトランジスタにおいて、コレクタ・エミッタ電圧（Ｖｃｅ：ＴＦＴにおけるＶｄｓ）が増加すると、コレクタ接合域（ＴＦＴにおけるドレイン周囲域）における空乏層が広がり、実効ベース幅（ＴＦＴにおける実効チャネル長）が小さくなり、更にコレクタ電流（Ｉｃ：ＴＦＴにおけるＩｄ）が増加する。この現象はアーリー効果と呼ばれ、Ｉｃ−Ｖｃｅ直線をＩｃ＝０に外挿した点のＶｃｅ値がアーリー電圧と呼ばれている。アナログ回路に適用するＴＦＴの電圧電流特性は、この見かけのアーリー電圧（１／λ）を大きくする、すなわちλを０に近づけて飽和領域を安定させることが要求される。
【００１０】
図１２（ａ）を用いて、λが大きくなり飽和領域が変動するメカニズムを具体的に説明する。ここではＴＦＴを例えばｎチャネルＴＦＴとする。始めに、ゲート電極３４へ閾値電圧Ｖｔｈより大きい電圧Ｖｇｓを印加する。その結果、チャネル領域３２３のゲート電極３４近傍の反転層にキャリアが発生する。ｎチャネルＴＦＴの場合、このキャリアは電子であり、ソース領域３２１とドレイン領域３２２間の電界によりチャネル内を加速しながら移動する。この加速電子は、チャネル領域３２３内の原子に衝突し、正孔電子対が発生する。発生した正孔電子対において、電子は、電界に沿ってドレイン領域３２２に吸収される。正孔は、ソース領域３２１のエネルギー障壁を越えられない一部がチャネル領域３２３のゲート電極３４に対して遠い部分に蓄積される。すなわち、絶縁基板３１側に蓄積される。蓄積された正孔によってバックゲート電位が生成され、Ｖｔｈが低下する。その結果、更にＩｄが増加し、λが大きくなるという現象が生じる。
【００１１】
上記したように、従来のＴＦＴ３０ではテーパー部３２５の形状及び結晶性の不安定性により、サブスレッショールド特性に肩が現れ、ＴＦＴの閾値電圧Ｖｔｈがばらついてしまう。これは、Ｖｔｈの制御を困難なものとし、ＴＦＴデバイス特性を不安定にさせる原因となる。また、Ｉｄ−Ｖｄｓ特性においてλ値が大きくなり、飽和領域におけるＴＦＴの安定性がなくなる。アナログ駆動回路では、一つ一つのＴＦＴの安定性がなくなることにより、表示装置の画質ムラが起こる。
【００１２】
このような課題を解決するための技術が特許文献１に開示されている。この文献では、半導体層は、下部層及び下部層とゲート絶縁膜との間に位置する上部層の独立した二層から成る。下部層はソース・ドレイン領域とは反対導電型であり、上部層はチャネル駆動の可能な濃度を有する。これらの層は、ＣＶＤ（Chemical Vapor Deposition）により二層のアモルファスシリコン層を堆積した後、レーザーアニールでポリシリコン化することにより形成される。しかしながら、一般的な結晶性シリコン層の膜厚は〜５０ｎｍであり、この結晶性シリコン層を独立した二層にすることは、製造上難しい。ＣＶＤで形成した二層のシリコン薄膜をレーザーアニールによって結晶化する場合、レーザーアニール時にシリコンが溶融し、導電性不純物は溶融シリコン内を大きく拡散する。したがって、反対導電型の不純物は結晶性シリコン層表面にまで分布し、ＴＦＴの特性がばらついてしまうという問題がある。
【００１３】
【特許文献１】特開２００５−５１１７２号公報
【非特許文献１】Effects of Semiconductor Thickness on Poly-Crystalline Silicon Thin Film Transistors、Jpn.J.Appl.Phys.Vol.35(1996)pp.923-929、M.Miyashita, T.Komatu, W.Itho, A.Yamaguchi and H.Oshima
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、このような問題点を解決するためになされたものであり、性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明にかかる薄膜トランジスタアレイ基板は、基板上に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び前記ソース領域と前記ドレイン領域間に配置されたチャネル領域を有する結晶性シリコン層と、ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、を備えた薄膜トランジスタであって、前記チャネル領域は膜厚方向において所定の分布で導入された第２導電型不純物を含み、前記チャネル領域の前記基板との界面近傍もしくは前記基板側に前記第２導電型不純物の最大濃度点を有するものである。
【発明の効果】
【００１６】
本発明によれば、性能の安定した薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
【００１８】
始めに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用される液晶表示装置について説明する。図１は、液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。このＴＦＴアレイ基板の全体構成については、以下に述べる第１〜第３の実施形態で共通である。
【００１９】
本発明に係る表示装置は、ＴＦＴアレイ基板１０を有している。ＴＦＴアレイ基板１０には、表示領域１１と表示領域を囲むように設けられた額縁領域１２とが設けられている。この表示領域１１には、複数の走査信号線１３と複数の表示信号線１４と形成されている。複数の走査信号線１３は平行に設けられている。同様に、複数の表示信号線１４は平行に設けられている。走査信号線１３と、表示信号線１４とは、互いに交差するように形成されている。走査信号線１３と表示信号線１４とは直交している。そして、隣接する走査信号線１３と表示信号線１４とで囲まれた領域が画素１７となる。従って、ＴＦＴアレイ基板１０では、画素１７がマトリクス状に配列される。
【００２０】
さらに、ＴＦＴアレイ基板１０の額縁領域１２には、走査信号駆動回路１５と表示信号駆動回路１６とが設けられている。走査信号線１３は、表示領域１１から額縁領域１２まで延設されている。そして、走査信号線１３は、ＴＦＴアレイ基板１０の端部で、走査信号駆動回路１５に接続される。表示信号線１４も同様に表示領域１１から額縁領域１２まで延設されている。そして、表示信号線１４は、ＴＦＴアレイ基板１０の端部で、表示信号駆動回路１６と接続される。走査信号駆動回路１５の近傍には、外部配線１８が接続されている。また、表示信号駆動回路１６の近傍には、外部配線１９が接続されている。外部配線１８、１９は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００２１】
外部配線１８、１９を介して走査信号駆動回路１５、及び表示信号駆動回路１６に外部からの各種信号が供給される。走査信号駆動回路１５は外部からの制御信号に基づいて、走査信号を走査信号線１３に供給する。この走査信号によって、走査信号線１３が順次選択されていく。表示信号駆動回路１６は外部からの制御信号や、表示データに基づいて表示信号を表示信号線１４に供給する。これにより、表示データに応じた表示電圧を各画素１７に供給することができる。なお、走査信号駆動回路１５と表示信号駆動回路１６は、ＴＦＴアレイ基板１０上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。
【００２２】
画素１７内には、少なくとも１つのＴＦＴ２０が形成されている。ＴＦＴ２０は表示信号線１４と走査信号線１３の交差点近傍に配置される。例えば、このＴＦＴ２０が画素電極に表示電圧を供給する。即ち、走査信号線１３からの走査信号によって、スイッチング素子であるＴＦＴ２０がオンする。これにより、表示信号線１４から、ＴＦＴ２０のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。なお、ＴＦＴアレイ基板１０の表面には、配向膜（図示せず）が形成されている。
【００２３】
更に、ＴＦＴアレイ基板１０には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、ＴＦＴアレイ基板１０側に配置される場合もある。そして、ＴＦＴアレイ基板１０と対向基板との間に液晶層が狭持される。即ち、ＴＦＴアレイ基板１０と対向基板との間には液晶が注入されている。更に、ＴＦＴアレイ基板１０と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００２４】
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００２５】
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００２６】
次に、ＴＦＴ２０の構成について説明する。本発明に係る表示装置においては、このＴＦＴ２０が表示領域１１内の画素１７中に配置される。
【００２７】
発明の実施の形態１．
本発明の実施の形態1に係るＴＦＴを図２により説明する。図２（ａ）は本発明の実施の形態１におけるＴＦＴ２０の構造を示した平面図である。図２（ｂ）は、図２（ａ）におけるＡ−Ａ断面図である。図２（ｃ）は、図２（ａ）におけるＢ−Ｂ断面図である。
【００２８】
図２において、絶縁基板２１の上に半導体層２２が形成されている。半導体層２２は第１導電型のソース領域２２１、第１導電型のドレイン領域２２２、及びソース領域２２１とドレイン領域２２２間に配置されたチャネル領域２２３によって構成される。そして、半導体層２２を覆うようにゲート絶縁膜２３が形成され、ゲート絶縁膜２３を介してチャネル領域２２３の対面にゲート電極２４が形成されている。半導体層２２の端部は、ゲート電極２４と半導体層２２との耐圧確保（ショート防止）やゲート電極２４の断線防止のため、テーパー形状となっている。ゲート電極２４は、ゲート絶縁膜２３の上に半導体層２２からはみ出すように形成されている。
【００２９】
本実施の形態においては、チャネル領域２２３には第２導電型不純物が膜厚方向において所定の分布で導入されている。すなわち、第２導電型不純物がチャネル領域２２３の膜厚方向において全体的に連続的分布を有する形で導入される。ここでは第２導電型不純物の分布は例えばガウス分布になっている。チャネル領域２２３は、ゲート絶縁膜２３側にあるチャネル形成層２２４、及び絶縁基板２１側にある埋込み不純物層２２５との二層から成る。ただし、埋込み不純物層２２５は絶縁基板２１側に最大濃度分布を持つ層であり、図２のように明確な区分は無い。目標とするＴＦＴ特性にとっては、チャネル領域２２３はゲート絶縁膜２３との界面において第２導電型不純物を僅かに有する分布となる場合もある。ゲート電極２４に電圧を印加すると、チャネル形成層２２４にはチャネルが形成される。埋込み不純物層２２５はチャネル形成層２２４よりも第２導電型不純物濃度が高く、絶縁基板２１との界面近傍もしくは絶縁基板２１側に第２導電型不純物の最大濃度点を有する。例えば、ｎチャネル型ＴＦＴでは、第１導電型のソース領域２２１とドレイン領域２２２はｎ型、第２導電型の埋込み不純物層２２５はｐ型となる。以下、ｎチャネル型ＴＦＴとして例示的に説明するものであるが、これに限らず、ｐチャネル型ＴＦＴとすることはもちろん可能である。
【００３０】
（１）式において、アクセプタ的挙動トラップの密度ＮＡを補填するためには、埋込み不純物層２２５の濃度はＮＡレベルにする必要がある。ＮＡは１×１０１７／ｃｍ３程度であり（非特許文献１）、従って、埋込み不純物層２２５の濃度は絶縁基板２１との界面において１×１０１６／ｃｍ３以上にすることが望ましい。
【００３１】
次に、図３を用いて、本発明の実施の形態１におけるＴＦＴ２０の製造工程を詳細に述べる。図３は本実施の形態における製造工程に係るＴＦＴの断面図で、図２（ａ）のＡ−Ａ断面の構成を示している。
【００３２】
始めに、例えばガラスによって形成された絶縁基板２１上にプラズマＣＶＤ（ＰＥＣＶＤ）等によりアモルファスシリコンを形成する。絶縁基板２１はガラスに限らず、石英やポリカーボネート、アクリル等といったプラスチック等を用いることもできる。また、表面に絶縁保護層を持つＳＵＳ等の金属基板であってもよい。その後、レーザーアニーリング等の結晶化手法を用い、アモルファスシリコンをポリシリコン化する。そして、プラズマエッチング等のフォトエッチングにより所定の形状に加工し、半導体層２２を形成する。半導体層２２はポリシリコン層に限らず、マイクロクリスタルシリコン等の結晶性シリコン層を用いることができる。これにより、図３（ａ）に示す構成となる。
【００３３】
本実施の形態において、埋込み不純物層２２５は半導体層２２にイオン注入することにより形成される。半導体層２２の表面に保護膜の無い状態でイオン注入をする場合、半導体層２２はイオン注入装置の器壁物質により汚染され、問題となる。すなわち、イオン注入装置のチャンバー材料である金属が半導体層２２に導入されてしまう恐れがある。従って、ゲート絶縁膜等のシリコン酸化膜（ＳｉＯ２膜）をイオン注入保護膜としてイオン注入を行うことが望ましい。このイオン注入保護膜を所定の膜厚にすることにより、不純物濃度を所望の分布にすることができる。ｎチャネル型ＴＦＴを例として、以下に説明する。
【００３４】
図４は、ボロンイオンをＳｉＯ２中にイオン注入する場合における不純物濃度分布を示している。ＬＳＳ  ＲＡＮＧＥ  ＳＴＡＴＩＳＴＩＣＳ（以下参考： Projected Range Statistics, Semiconductor and Related Materials, 2nd edition、Halstead Press (1975)、J.F.Gibbons, W.S.Johnson, S.W.Mylroie）を基本に、注入深さ（Range）と標準偏差を使用し、ガウス分布を仮定して不純物濃度をシミュレーションした結果である。図４に示すように、ボロンイオンのエネルギーを変えることによって、最大濃度の位置が変化する。本実施の形態においては、ＳｉＯ２膜を介しＳｉから成る半導体層２２にイオン注入するという形をとっており、注入媒体がＳｉＯ２とＳｉから成る二層系になっている。しかしながら、注入深さが０〜１５０ｎｍの間ではＳｉＯ２中とＳｉ中における注入深さと標準偏差はほとんど差がないため、本実施の形態における不純物濃度として図４の結果を用いる。
【００３５】
一般的なＴＦＴでは、ゲート絶縁膜２３の膜厚は約１００ｎｍ以下、半導体層２２の膜厚は〜５０ｎｍである。例えば、１００ｎｍのゲート絶縁膜２３を介し、半導体層２２の絶縁基板２１側界面が最大濃度となるようにイオン注入をする場合、図４が示すように、半導体層２２のゲート絶縁膜２３側界面では最大濃度の約１／２となる（図４、Ａ参照）。この場合、チャネル形成層２２４のボロン濃度が高くなり、ＴＦＴのＶｔｈがプラス側にシフトする。チャネル形成層２２４のボロン濃度上昇を抑えて埋込み不純物層２２５を形成するには、注入分布を急峻にする必要がある。本実施の形態では、イオン注入時の汚染を防ぐため、図３（ｂ）に示すように、イオン注入保護膜２３１を半導体層２２の上に形成している。例えば、イオン注入保護膜２３１は、ＰＥＣＶＤによって、半導体層２２の上にＳｉＯ２膜を堆積することによって、形成される。図４に示すように、注入深さが深くなるとイオン注入分布が緩やかになる傾向にあるため、イオン注入保護膜２３１を介してのイオン注入は注入分布を急峻にする上での障害であり、イオン注入保護膜２３１の膜厚の適正化が重要である。従って、イオン注入保護膜２３１は、５０ｎｍ以下のＳｉＯ２膜とすることが好ましく、例えば１０〜２０ｎｍのＳｉＯ２膜とする。５０ｎｍ以下のＳｉＯ２膜を介して半導体層２２にイオン注入する場合は、半導体層２２のゲート絶縁膜２３側界面では最大濃度の１／１０以下に抑えることができる。さらに、ＴＦＴのＶｔｈを精密に制御するにはチャネル形成層２２４にチャネルドーピングを追加することが望ましい。
【００３６】
イオン注入保護膜２３１を介して半導体層２２に絶縁基板２１との界面近傍もしくは絶縁基板２１側に最大濃度を持つようイオン注入し、第２導電型の埋込み不純物層２２５を形成する。ｎチャネル型ＴＦＴにおいて、導入される不純物はボロン（Ｂ）等のｐ型不純物である。アクセプタ的挙動トラップの密度ＮＡを補填するために、埋込み不純物層２２５の濃度は絶縁基板２１との界面において１×１０１６／ｃｍ３以上にする。
【００３７】
埋込み不純物層２２５の形成後、図３（ｃ）のようにイオン注入保護膜２３１を除去し、半導体層２２が形成された絶縁基板２１の表面を洗浄する。これにより、半導体層２２が露出する。その後、図３（ｄ）に示すように、露出した半導体層２２の上にゲート絶縁膜２３を形成する。ゲート絶縁膜２３は、半導体層２２との界面準位密度を抑えるために、ＳｉＯ２膜によって形成されることが望ましい。また、ゲート絶縁膜２３は水素を多く含む成膜条件が望ましく、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を含むＰＥＣＶＤ等の方法を用いる。
【００３８】
ゲート絶縁膜２３上にスパッタによりゲート電極となる金属材料を堆積し、図３（ｅ）のようにゲート電極２４を所定の形状にフォトエッチングする。ゲート電極２４として、例えば、ＭｏやＴｉ等の高融点材料を用いる。あるいは、これらの高融点材料を上層に持ちＡｌ等の低抵抗材料を主とする積層膜をゲート電極２４として用いても良い。エッチングはドライエッチングまたはウェットエッチングのどちらかゲート電極２４材質に適する方法を用いる。
【００３９】
最後に、図３（ｆ）に示すように、ソース領域２２１とドレイン領域２２２に第１導電型不純物が導入される。例えばｎチャネル型ＴＦＴにおいて、導入される不純物はリン（Ｐ）等のｎ型不純物である。導入法としては、イオン注入法やイオンドーピング法を用いて行うことができる。ゲート電極２４とソース領域２２１とのオーバーラップに起因した寄生容量を低減するため、セルフアライン（Self-Aligned）構造とすることが望ましい。従って、ゲート電極２４をマスクにしてゲート絶縁膜２３を介して半導体層２２に不純物注入を行う。このとき、チャネル領域２２３の上には、マスクとなるゲート電極２４が形成されている。従って、チャネル領域２２３には、第１導電型不純物は導入されない。以上の工程を経て、本実施の形態のＴＦＴ２０が完成する。
【００４０】
本実施の形態では、埋込み不純物層２２５を形成する際、イオン注入機の器壁からの金属汚染を防止するためイオン注入保護膜２３１を形成しているが、イオン注入保護膜２３１の代わりにゲート絶縁膜２３を用いてイオン注入を行っても良い。その場合は、イオン注入保護膜２３１の形成工程（図３（ｂ））及び除去工程（図３（ｃ））が省略できる。そして、ゲート絶縁膜２３を形成（図３（ｄ））後、ゲート絶縁膜２３を介して半導体層２２に絶縁基板２１との界面近傍もしくは絶縁基板２１側に最大濃度を持つようイオン注入し、埋込み不純物層２２５を形成する。さらに、ＴＦＴのＶｔｈを精密に制御するには、チャネル形成層２２４にチャネルドーピングを追加することが望ましい。但し、イオン注入時にはゲート絶縁膜２３の表面が汚染されるので、それらの表面汚染を洗浄により取り除いた後、ゲート電極２４形成工程に取り掛かることが望ましい。この場合は、ゲート絶縁膜２３の膜厚を５０ｎｍ以下とする。これにより、半導体層２２のゲート絶縁膜２３側の界面における不純物濃度を低減することができる。
【００４１】
以上のように、本実施の形態における構成では、絶縁基板２１との界面近傍もしくは絶縁基板２１側が最大濃度となるような第２導電型の埋込み不純物層２２５が、チャネル領域２２３の下部全面に形成されている。この埋込み不純物層２２５は、（１）式においてアクセプタ的挙動トラップの密度ＮＡを補填し、ポリシリコン膜厚ｔＳｉのテーパー部３２５における薄膜効果を抑制する。すなわち、サブスレッショールド特性において肩の発生が抑制され、安定したＴＦＴの閾値電圧Ｖｔｈを得ることができる。そして、本実施の形態ではイオン注入保護膜２３１又はゲート絶縁膜２３を介しイオン注入し、埋込み不純物層２２５を形成する。従って、不純物濃度の制御が容易にでき、ばらつきを低減できる。
【００４２】
実施の形態２．
次に、図面を参照し、本発明の実施の形態２について説明する。本実施の形態では、ＬＤＤ構造にしている。ＬＤＤ構造とは、トップゲート型のＴＦＴにおいてチャネル領域２２３がソース領域２２１及びドレイン領域２２２と直接接する構造ではなく、ゲート端にソース領域２２１及びドレイン領域２２２より第１導電型不純物濃度が低い領域を設けた構造である。そのため、ドレイン領域１２２とチャネル領域１２３界面の電界を緩和し、ＴＦＴを高耐圧化及び高信頼性化することに効果のある構造である。
【００４３】
図５は、実施の形態２に係るＬＤＤ構造のＴＦＴの断面図である。ＴＦＴの構成要素等、実施の形態１と同様のものは説明を省略する。図５に示すように、実施の形態２は、図２（ｂ）に示す断面図に加え、ドレイン領域２２２のチャネル領域２２３に接する部分に低濃度領域２２６が形成されている。低濃度領域２２６は、例えばｎチャネル型ＴＦＴではリン（Ｐ）等のｎ型不純物を注入して形成する。そして、低濃度領域２２６はソース領域２２１及びドレイン領域２２２よりｎ型不純物濃度が低い。
【００４４】
以上のように、本実施の形態における図５の構成では、実施の形態１の効果に加え次のような効果がある。チャネル領域２２３外側のドレイン領域２２２に低濃度領域２２６を設けることにより、ドレイン領域２２２の不純物濃度は低減し、ドレイン近傍の電界が緩和される。そしてチャネル領域２２３とドレイン領域２２２との界面でのホットキャリアの発生が減少する。従って、ＴＦＴのソース・ドレイン耐圧は増加し、サブスレッショールドにおけるリーク電流が減少する。また同時に、ドレイン領域２２２と埋込み不純物層２２５界面の電界も緩和され、埋込み不純物層２２５導入による接合耐圧の劣化が抑制される。
【００４５】
また、図６はＬＤＤ構造のＴＦＴの別の形態例を示した断面図である。図６は、図５に示した低濃度領域２２６に加え、ソース領域２２１のチャネル領域２２３に接する部分にも低濃度領域２２７が形成されている。この構造では、ゲート電極２４をマスクとして選択イオン注入でソース・ドレイン領域２２１、２２２を形成する。その後、ゲート電極２４をオーバーエッチングしてＬＤＤ領域上のゲート電極２４を削除する。再度ゲート電極２４をマスクにした低濃度の選択イオン注入によりＬＤＤを形成することができる。図５の構成と比較すると、ソース領域２２１側にも低濃度領域２２７を持つためＴＦＴの寄生抵抗が大きくなるが、製造プロセス的には転写工程が省略でき簡略化される。
【００４６】
以上のように、本実施の形態における図６の構成では、実施の形態１の効果に加え次のような効果がある。ソース領域２２１とドレイン領域２２２の双方に低濃度領域２２６、２２７を形成することにより、図５の構成と同様、ＴＦＴのソース・ドレイン耐圧は増加し、サブスレッショールドにおけるリーク電流が減少する。また、前述のように、図５の構成に対しては製造プロセス的に利点を持つ。
【００４７】
図７は、実施の形態２に係るＧＯＬＤ（Gate Overlapped LDD）構造のＴＦＴの断面図である。図７は、図５に示す断面に加え、低濃度領域２２６の上までゲート電極２４が延伸された構造である。従って、低濃度領域２２６へもゲート電極２４による電圧が印加される。その結果、低濃度領域２２６のキャリアが増加する構造となっている。従って、ＬＤＤ領域による抵抗は減少し、ＴＦＴの飽和電流が増加する。
【００４８】
以上のように、本実施の形態における図７の構成では、実施の形態１の効果に加え次のような効果がある。ＧＯＬＤ構造によって低濃度領域２２６へも電圧が印加されることにより、低濃度領域２２６のキャリアが増加し、半導体層２２の寄生抵抗を低減することが可能である。また、図５の構成と同様、ＴＦＴのソース・ドレイン耐圧は増加し、サブスレッショールドにおけるリーク電流が減少する。そして、ドレイン領域２２２と埋込み不純物層２２５界面の電界も緩和され、埋込み不純物層２２５導入による接合耐圧の劣化が抑制される。
【００４９】
更に、図８は、ＧＯＬＤ構造の別の形態例を示した断面図である。図８は、図７に示す断面図に加え、ソース領域２２１のチャネル領域２２３に接する部分にも低濃度領域２２７が形成されている。低濃度領域２２７の上にはゲート電極２４が延伸された構造となっている。従って、低濃度領域２２６及び２２７にゲート電極２４による電圧が印加され、低濃度領域２２６だけでなく、低濃度領域２２７のキャリアも増加する構成となっている。
【００５０】
以上のように、本実施の形態における図８の構成では、実施の形態１の効果に加え次のような効果がある。ＧＯＬＤ構造において、ソース領域２２１とドレイン領域２２２の双方に低濃度領域２２６、２２７を形成することにより、図７の構成における効果に加え、ソース領域２２１の低濃度領域２２７においてもドレイン領域２２２側同様に寄生抵抗を低減させることができる。また、図７の構成に対して製造プロセス的に利点を持つ。
【００５１】
実施の形態３．
本発明の実施の形態３を図９により説明する。図９（ａ）は実施の形態３におけるＴＦＴ２０の構造を示した平面図である。図９（ｂ）は、図９（ａ）におけるＡ−Ａ断面図である。図９（ｃ）は、図８（ａ）におけるＢ−Ｂ断面図である。図９（ｄ）は、図９（ａ）におけるＣ−Ｃ断面図である。
【００５２】
図９において、図２と同じ構成部分については同一の符号を付し、説明を省略する。実施の形態３に係るＴＦＴは、チャネル領域２２３から延在しゲート電極２４からはみ出すように形成された延在パターン２２８を有する。本実施の形態では、例えば、延在パターン２２８はソース領域２２１側に延在している。また、延在パターン２２８には第２導電型不純物が導入されており、図９（ｄ）に示すように第２導電型不純物を含む埋込み不純物層２２５に接するよう形成されている。すなわち、延在パターン２２８は、埋込み不純物層２２５に電気的に接続することが重要である。延在パターン２２８上に形成される配線２６を介して、延在パターン２２８の電位を制御することにより、ＴＦＴ動作時に埋込み不純物層２２５を介してチャネル領域２２４に発生する少数キャリアを引き出し、ＴＦＴの見かけのアーリー電圧を大きくすることが出来る。また、ＴＦＴのバックゲート電圧が固定できるため、バックゲート電位が浮遊状態にある従来のＴＦＴに対し、安定したＶｔｈの制御が可能となる。
【００５３】
更に、本実施の形態に係るＴＦＴの利点について、図１０を用いて説明する。図１０は、図９に示す構成に加え、層間絶縁膜２５及び配線２６が形成されたものである。例えば、ソース領域２２１及びドレイン領域２２２と接続される配線２６は信号線及び制御線としても働き、ドレイン領域２２２と接続される配線２６の一部は、配線２６を覆う上部絶縁膜（不図示）上の画素電極（不図示）とコンタクトホールを介して接続される。層間絶縁膜２５は、ゲート絶縁膜２３及びゲート電極２４の上に形成されている。回路を構成する配線２６が層間絶縁膜２５及びゲート絶縁膜２３を貫通するコンタクトホールを介し、ソース領域２２１、ドレイン領域２２２、ゲート電極２４、及び延在パターン２２８と電気的に接続される。すなわち、延在パターン２２８は、配線２６を介してソース領域２２１と電気的に接続される。
【００５４】
次に、図１１を用いて、実施の形態３におけるＴＦＴ製造工程を説明する。図１１は本実施の形態における製造工程におけるＴＦＴの断面図である。図１１では、左側にＣ−Ｃ断面における構造を示し、右側にＡ−Ａ断面における構造を示している。なお、実施の形態１で示した工程と同様の工程については、説明を省略する。
【００５５】
まず初めに、図１１（ａ）のＣ−Ｃ断面図に示すように延在パターン２２８を設置する場所にも半導体層２２を形成する。半導体層２２は、後の工程で形成されるゲート電極２４から一部がはみ出すよう形成される。次に、図１１（ｂ）において、半導体層２２上にイオン注入保護膜２３１を形成する。この時、延在パターン２２８の上にもイオン注入保護膜２３１が形成される。延在パターン２２８を含む半導体層２２にイオン注入保護膜２３１を介して第２導電型不純物をイオン注入する。これにより、埋込み不純物層２２５が形成される。埋込み不純物層２２５の形成後、図１１（ｃ）のようにイオン注入保護膜２３１を除去する。これにより、半導体層２２及び延在パターン２２８となる半導体層２２が露出する。そして、半導体層２２が形成された絶縁基板２１の表面を洗浄した後、図１１（ｄ）に示すようにゲート絶縁膜２３を形成する。延在パターン２２８を含む半導体層２２がゲート絶縁膜２３で覆われる。次に、ゲート絶縁膜２３上にスパッタによりゲート電極となる金属材料を堆積し、図１１（ｅ）のようにゲート電極２４を所定の形状にフォトエッチングする。ゲート電極２４は延在パターン２２８上に残らないように、パターニングされる。
【００５６】
ゲート電極２４形成後、ゲート絶縁膜２３を介して第２導電型不純物をイオン注入することにより、図１１（ｆ）のように延在パターン２２８を得る。例えば、ゲート電極２４を一部マスクとして使用し、ソース領域１２１やドレイン領域１２２等の第２導電型不純物導入を避けたい領域をレジスト等で覆った状態で注入しても良い。最後に、図１１（ｇ）に示すように、ソース領域２２１とドレイン領域２２２に第１導電型不純物が導入される。例えば、延在パターン２２８等の第１導電型不純物導入を避けたい領域をレジスト等で覆った状態で不純物導入を行ってもよい。
【００５７】
さらに、層間絶縁膜２５及び配線２６を形成する。これらは、通常の写真製版工程によって形成することができる。すなわち、薄膜形成、レジスト塗布、露光、現像、エッチング、レジスト除去を繰り返して行う。また、これらの薄膜の材料は、各層の特性に合わせて、周知の材料から適宜選択することができる。例えば、層間絶縁膜２５を形成した後、コンタクトホールを形成する。コンタクトホールは、ソース領域２２１、ドレイン領域２２２、及び延在パターン２２８が露出するよう形成される。そして、層間絶縁膜２５の上から、Ａｌやその合金などの導電膜を成膜する。この導電膜を写真製版法によってパターニングすると、図１０に示した配線２６が形成される。
【００５８】
以上のように、本実施の形態では、埋込み不純物層２２５に接するよう配置された延在パターン２２８がチャネル領域２２３外にゲート電極２４からはみ出すように形成されている。延在パターン２２８は配線２６を介して電位を制御することで、ソース領域２２１と同電位となる。そして、ＴＦＴ動作時にチャネル領域２２３に発生する少数キャリアは埋込み不純物層２２５を介してソース領域２２１へ容易に引き出される。従って、少数キャリアの蓄積はなくなり、ＴＦＴの見かけのアーリー電圧が上昇する。すなわち、λ値が削減され、実施の形態１の効果に加え、安定した電圧電流特性のＴＦＴが得られる。また、ＴＦＴのバックゲート電圧が固定できるため、バックゲート電位が浮遊状態にある従来のＴＦＴに対し、安定したＶｔｈの制御が可能となる。
【００５９】
本実施の形態ではセルフアライン構造のＴＦＴの場合について例示的に説明をしたが、ＬＤＤ構造のＴＦＴとしても良い。すなわち、実施の形態２と３を組み合わせても良い。いずれもセルフアライン構造のＴＦＴと同様の効果を奏する。図１０において、延在パターン２２８を配線２６によりソース領域２２１へ接続した場合について例示的に説明をしたが、別電位に設定してＴＦＴのＶｔｈを制御することも可能である。また、配線２６を介さず、延在パターン２２８を直接別電位へ接続しても良い。
【００６０】
なお、本発明ではレーザーアニーリングによりポリシリコン化する通常の低温ポリシリコンＴＦＴについて例示的に説明をしたが、その他のプロセスによって形成されるポリシリコンを用いたＴＦＴとすることも可能である。ポリシリコンに限らず、マイクロクリスタルシリコン等の結晶性シリコンを用いたＴＦＴとしてもよい。また、本発明では半導体層２２の膜厚を５０ｎｍ以下とした場合について説明をしたが、本発明の低リーク電流性を活用すると、半導体層２２の膜厚をさらに厚くすることも可能である。例えば、半導体層２２を７０ｎｍ以上にしても良い。これにより、半導体層２２のゲート絶縁膜２３側の界面における不純物濃度を更に低減することができる。本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る有機ＥＬ表示装置のＴＦＴ基板の構成を示す図である。
【図２】本発明の実施の形態１におけるＴＦＴの平面図と断面図である。
【図３】本発明の実施の形態１におけるＴＦＴの製造工程を示した断面図である。
【図４】イオン注入深さと不純物濃度の相関を示すグラフである。
【図５】本発明の実施の形態２におけるＬＤＤ構造のＴＦＴの断面図である。
【図６】本発明の実施の形態２におけるＬＤＤ構造のＴＦＴの他の構成を示す断面図である。
【図７】本発明の実施の形態２におけるＧＯＬＤ構造のＴＦＴの断面図である。
【図８】本発明の実施の形態２におけるＧＯＬＤ構造のＴＦＴの他の構成を示す断面図である。
【図９】本発明の実施の形態３におけるＴＦＴの平面図と断面図である。
【図１０】本発明の実施の形態３におけるＴＦＴの他の構成を示す平面図と断面図である。
【図１１】本発明の実施の形態３におけるＴＦＴの製造工程を示した断面図である。
【図１２】従来のＴＦＴの平面図と断面図である。
【図１３】ＴＦＴのサブスレッショールド特性を示すグラフである。
【図１４】ＴＦＴのＩｄ−Ｖｄｓ特性の関係を示すグラフである。
【符号の説明】
【００６２】
１０  ＴＦＴアレイ基板、１１  表示領域、１２  額縁領域、１３  走査信号線、
１４  表示信号線、１５  走査信号駆動回路、１６  表示信号駆動回路、
１７  画素、１８  外部配線、１９  外部配線、２０  ＴＦＴ、
２１  絶縁基板、２２  半導体層、２３  ゲート絶縁膜、２４  ゲート電極、
２５  層間絶縁膜、２６  配線、
２２１  ソース領域、２２２  ドレイン領域、２２３  チャネル領域、
２２４  チャネル形成層、２２５  埋込み不純物層、
２２６、２２７  低濃度領域、２２８  延在パターン、
２３１  イオン注入保護膜、
３０  ＴＦＴ、
３１  絶縁基板、３２  半導体層、３３  ゲート絶縁膜、３４  ゲート電極、
３２１  ソース領域、３２２  ドレイン領域、３２３  チャネル領域、
３２５  テーパー部、３２６  通常膜厚部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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