(57)【要約】【課題】不要な波形の変形が生じないリミッタ特性を実現する。【解決手段】リミッタ回路１０に含まれている差動増幅回路は、制御電圧と入力信号の電位との電位差を増幅して出力する。入力信号の電位がリミット電圧の電位レベルを超える場合には、抵抗１に電流を供給させてノードＮ１の電位レベルがリミット電圧を超えないように制御する。差動増幅回路を用いることで電位差が増幅して現われるため、入力信号の電位が、リミット電圧の電位レベルを超えると速やかスイッチング素子（ＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ６）をオンさせて、抵抗１に電流を流すことができる。すなわち、スイッチング素子の動作のオン、オフを精度よく切り換えることができるから、良好なリミッタ特性を実現することができる。【選択図】図１
2008017319.tif 000002
【特許請求の範囲】
【請求項１】
入力端が第１のノードに接続される増幅回路と、
信号入力端子と前記第１のノード間に介挿される抵抗と、
前記第１のノードと接地間に介挿される第１のスイッチング素子と、
一方の入力端子に第１のリミット電圧が供給され、他方の入力端子に前記第１のノードの電位が供給される第１の差動増幅器と、
前記第１のノードと電源ラインとの間に介挿される第２のスイッチング素子と、
一方の入力端子に第２のリミット電圧が供給され、他方の入力端子に前記第１のノードの電位が供給される第２の差動増幅器とを具備し、
前記第１の差動増幅器は前記第１のノードの電位が前記第１のリミット電圧より高いときに前記第１のスイッチング素子をオン状態にし、前記第２の差動増幅器は前記第１のノードの電位が前記第２のリミット電圧より低いときに前記第２のスイッチング素子をオン状態にすることを特徴とするリミッタ回路。
【請求項２】
前記第１，第２の差動増幅器は、折り返しカスコード型差動増幅回路であることを特徴とする請求項１記載のリミッタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リミッタ回路に関する。
【背景技術】
【０００２】
リミッタ回路は、回路に入力された信号の電位が予め決められた電位レベル（以下、リミット電圧という）を超える場合には、電位レベルがリミット電圧を超えないように制御する回路であり、従来から種々の回路が考案されている。例えば、特許文献１のようなものがある。ここで、図３は、特許文献１に示されるタイプの従来のリミッタ回路４０の構成を示す回路図である。
【特許文献１】特開２００６−５７４１号公報
【０００３】
図３において、抵抗２，３およびオペアンプ４は、反転増幅回路Ａを構成している。入力端子ＡＩＮに入力された入力信号Ｓ１（その電位はｅｉｎ）は、抵抗１を介して増幅回路Ａに入力されて増幅される。この結果、反転増幅回路Ａの実質的な入力信号は、抵抗１によって電圧降下を受けた信号Ｓ１'となる。入力信号Ｓ１'の電位は、入力信号Ｓ１の電位ｅｉｎから抵抗１による電圧降下を差し引いた電位ｅＮ１となる。
リミッタ回路４０は、反転増幅回路Ａが過入力とならないように、入力信号Ｓ１'の電位ｅＮ１の最大値を制限する回路である。
具体的には、リミッタ回路４０は、抵抗１に流れる電流を制御することにより、抵抗１に生じる電位差ΔＶを利用して、反転増幅回路Ａの入力信号Ｓ１'の電位ｅＮ１がリミット電圧を超えないようにする。この回路におけるリミット電圧は、上限側がリミット電圧Ｖｐ、下限側がリミット電圧Ｖｄとなっている。
ここで、上限リミッタ回路５０は、入力信号ｅｉｎがリミット電圧Ｖｐ以上である場合に動作する回路であり、下限リミッタ回路６０は、入力信号ｅｉｎがリミット電圧Ｖｄ以下である場合に動作する回路である。
【０００４】
次に、上限リミッタ回路５０の構成について説明する。ＰＭＯＳトランジスタＭ５１およびＭ５２はカレントミラー回路を構成している。ＰＭＯＳトランジスタＭ５１のソースはＰＴＬＭＴ端子に接続されており、リミット電圧Ｖｐが印加されている。そして、ＰＭＯＳトランジスタＭ５２のソースは、抵抗１と抵抗２の接続点（すなわち、反転増幅回路Ａの入力端）であるノードＮ１に接続されている。
ノードＮ１の電位ｅＮ１が、ＰＴＬＭＴ端子に印加されているリミット電圧Ｖｐになると、ＰＭＯＳトランジスタＭ５１とＭ５２のそれぞれのソースからドレインへと電流Ｉ１３が流れる。ＮＭＯＳトランジスタＭ５３およびＭ５４は定電流源回路を構成しており、各々のゲートの接続点にはＢＩＡＳ２端子が共通接続され、所定の電圧が印加されている。
【０００５】
続いて、下限リミッタ回路６０の構成について説明する。ＮＭＯＳトランジスタＭ５６およびＭ５７はカレントミラー回路を構成している。ＮＭＯＳトランジスタＭ５６のソースはＤＬＭＴ端子に接続されており、リミット電圧Ｖｄが印加されている。そして、ＮＭＯＳトランジスタＭ５７のソースは、抵抗１と抵抗２の接続点（すなわち、反転増幅回路Ａの入力端）であるノードＮ１に接続されている。
ノードＮ１の電位ｅＮ１が、ＤＬＭＴ端子に入力されているリミット電圧Ｖｄになると、ＮＭＯＳトランジスタＭ５６とＭ５７のそれぞれのドレインからソースへと電流Ｉ１４が流れる。ＰＭＯＳトランジスタＭ５８およびＭ５９は定電流源回路を構成しており、各々のゲートの接続点にはＢＩＡＳ１端子が共通接続され、所定の電圧が印加されている。
【０００６】
続いて、リミッタ回路４０の動作について説明する。
まず、上限リミッタ回路５０の動作を、ノードＮ１の電位がＰＴＬＭＴ端子に印加されるリミット電圧Ｖｐ未満であるか否かに分けて説明する。
【０００７】
（Ａ）ノードＮ１の電位がリミット電圧Ｖｐ未満である場合
まず、ダイオード接続されたＰＭＯＳトランジスタＭ５１のゲート・ソース間の電位差は、定常状態で動作する場合においてはおよそ０．６Ｖとなり、ＰＭＯＳトランジスタＭ５１およびＭ５２のゲート電位は一定となる。このとき、ノードＮ１の電位は、ＰＴＬＭＴ端子に印加されているリミット電圧Ｖｐよりも低い。よって、ノードＮ１の電位（つまり、ＰＭＯＳトランジスタＭ５２のソース電位）はゲート電位に対して十分に高くないため、ＰＭＯＳトランジスタＭ５２はオフ状態となる。よって、上限リミッタ回路５０は入力信号Ｓ１'の電位ｅＮ１に対して影響を与えることはない。
【０００８】
（Ｂ）ノードＮ１の電位がリミット電圧Ｖｐ以上である場合
上限リミッタ回路５０においては、ノードＮ１の電位（つまり、ＰＭＯＳトランジスタＭ５２のソース電位）はゲート電位に対して十分に大きくなるため、ＰＭＯＳトランジスタＭ５２はオン状態となる。
ＰＴＬＭＴ端子に印加されているリミット電圧Ｖｐと、ノードＮ１の電位ｅＮ１とが一致する場合には、カレントミラー回路の効果によってＰＭＯＳトランジスタＭ５１とＭ５２のそれぞれのソースからドレインへと電流Ｉ１３が流れる。
ところが、入力信号Ｓ１の電位ｅｉｎがリミット電圧Ｖｐを超えると、ノードＮ１の電位ｅＮ１もリミット電圧Ｖｐを超えようとする。よって、ノードＮ１と接地点との電位差が、ＰＴＬＭＴ端子と接地点との電位差よりも大きくなり、ＰＭＯＳトランジスタＭ５２のソースからドレインへと供給される電流はＩ１３＋ΔＩ１３（ただし、ΔＩ１３＞０）となる。電流の増加分に相当する電流ΔＩ１３は、入力端子ＡＩＮから、抵抗１を介して、上限リミッタ回路５０に供給される。つまり、電流ΔＩ１３に相当する分だけ抵抗１に電位差ΔＶが生じるため、ノードＮ１の電位ｅＮ１が低下する。さらに、ノードＮ１の電位ｅＮ１が低下していくと、やがて、リミット電圧ＶｐとノードＮ１の電位ｅＮ１が一致し、更に低下しようとする。ところが、ノードＮ１の電位ｅＮ１がさらに低下しようとすれば、上述した（Ａ）と同様の理由により、ＰＭＯＳトランジスタＭ５２はオフ状態となる。よって入力信号Ｓ１'の電位ｅＮ１は、リミット電圧Ｖｐよりも低下することはない。
【０００９】
また、ＰＭＯＳトランジスタＭ５２がオン状態となることにより、そのソースからドレインへと電流が供給されるため、ＮＭＯＳトランジスタＭ５５のゲート電位が上昇する。そして、ＮＭＯＳトランジスタＭ５５がオン状態となれば、ノードＮ１からＮＭＯＳトランジスタＭ５５を介して、接地点へと電流が流れるようになる。つまり、ノードＮ１の電位ｅＮ１が低下する過程においては、ノードＮ１から上限リミッタ回路５０へと電流が流れやすくなるため、より迅速にノードＮ１の電位を低下させることができる。
このようにすれば、入力信号Ｓ１の電位ｅｉｎがリミット電圧Ｖｐを超える場合であっても、入力信号Ｓ１'の電位ｅＮ１はリミット電圧Ｖｐになるように制限され、反転増幅回路Ａの入力端に印加される。
【００１０】
次に、下限リミッタ回路６０の動作を、ノードＮ１の電位がＤＬＭＴ端子に印加されるリミット電圧Ｖｄ未満であるか否かに分けて説明する。
【００１１】
（Ｃ）ノードＮ１の電位がリミット電圧Ｖｄ未満である場合
下限リミッタ回路６０においては、ノードＮ１の電位ｅＮ１（つまり、ＮＭＯＳトランジスタＭ５７のソース電位）は、ゲート電位に対して十分に小さくなるため、ＮＭＯＳトランジスタＭ５７はオン状態となる。
ＤＬＭＴ端子に印加されているリミット電圧Ｖｄと、ノードＮ１の電位ｅＮ１とが一致する場合には、カレントミラー回路の効果によってＮＭＯＳトランジスタＭ５６とＭ５７のそれぞれのドレインからソースへと電流Ｉ１４が流れる。
ところが、入力信号Ｓ１の電位ｅｉｎがリミット電圧Ｖｄよりも低くなると、ノードＮ１の電位ｅＮ１もリミット電圧Ｖｄよりも低下しようとする。よって、電源ライン（電源電圧ＶＤＤ）とノードＮ１との電位差が、電源ラインとＤＬＭＴ端子との電位差よりも大きくなるため、電源ラインからノードＮ１へと供給される電流はＩ１４＋ΔＩ１４（ただし、ΔＩ１４＞０）となる。この電流の増加分に相当する電流ΔＩ１４は、下限リミッタ回路６０から、抵抗１を介して、入力端子ＡＩＮに供給される。つまり、電流ΔＩ１４に相当する分だけ抵抗１に電位差ΔＶが生じるため、ノードＮ１の電位ｅＮ１が上昇するのである。さらに、ノードＮ１の電位ｅＮ１が上昇していくと、やがて、リミット電圧ＶｄとノードＮ１の電位ｅＮ１が一致し、更に上昇しようとする。ところが、ノードＮ１の電位ｅＮ１がさらに上昇しようとすれば、ノードＮ１の電位（つまり、ＮＭＯＳトランジスタＭ５７のソース電位）はゲート電位に対して十分に低くないため、ＮＭＯＳトランジスタＭ５７はオフ状態となる。よって、下限リミッタ回路６０は入力信号Ｓ１'の電位ｅＮ１に対して影響を与えることはなくなり、入力信号Ｓ１'の電位ｅＮ１は、リミット電圧Ｖｄよりも高くなることはない。
【００１２】
また、ＮＭＯＳトランジスタＭ５７がオン状態となることにより、ＰＭＯＳトランジスタＭ５９のソースからドレインへと電流が供給されるため、ＰＭＯＳトランジスタＭ６０のゲート電位が低下する。そして、ＰＭＯＳトランジスタＭ６０がオン状態となれば、電源ラインから、ＰＭＯＳトランジスタＭ６０を介して、ノードＮ１へと電流が流れるようになる。つまり、ノードＮ１の電位ｅＮ１が上昇する過程においては、下限リミッタ回路６０から、ノードＮ１へと電流が流れやすくなるため、より迅速にノードＮ１の電位を上昇させることができる。
このようにすれば、入力信号Ｓ１の電位ｅｉｎがリミット電圧Ｖｄを未満の場合であっても、入力信号Ｓ１'の電位ｅＮ１はリミット電圧Ｖｄになるように制限され、反転増幅回路Ａの入力端に印加される。
【００１３】
（Ｄ）ノードＮ１の電位がリミット電圧Ｖｄ以上である場合
ダイオード接続されたＮＭＯＳトランジスタＭ５６のゲート・ソース間の電位差は、定常動作する場合において一定である。このとき、ノードＮ１の電位は、ＤＬＭＴ端子に印加されているリミット電圧Ｖｄよりも高い。よって、ノードＮ１の電位（つまり、ＮＭＯＳトランジスタＭ５７のソース電位）はゲート電位に対して十分に低くないため、ＮＭＯＳトランジスタＭ５７はオフ状態となる。
よって、下限リミッタ回路６０は入力信号Ｓ１'の電位ｅＮ１に対して影響を与えることはない。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、従来の技術では、入力信号Ｓ１の電位ｅｉｎがリミット電圧Ｖｐ以上の場合には、ＰＭＯＳトランジスタＭ５２がオン状態となるようにし、入力端子から抵抗１を介して、上限リミッタ回路５０に電流を供給させることで、ノードＮ１の電位ｅＮ１を低下させ、リミット電圧Ｖｐを超えないようにしていた。また、入力信号Ｓ１の電位ｅｉｎがリミット電圧Ｖｄ以下の場合には、ＮＭＯＳトランジスタＭ５７がオン状態となるようにし、下限リミッタ回路６０から抵抗１を介して、入力端子ＡＩＮに電流を供給させることで、ノードＮ１の電位ｅＮ１を上昇させ、リミット電圧Ｖｄを下回らないようにしていた。
【００１５】
図４は、リミッタ回路４０のリミッタ特性の一例を示した図である。（ａ）は、リミッタ回路４０の入力信号Ｓ１の波形を示し、（ｂ）はリミッタ回路４０によって、電位レベルがリミット電圧を超えないように制御された入力信号Ｓ１'の波形を示している。なお、横軸ｔを時間軸とする。（ａ）より、入力信号Ｓ１の電位ｅｉｎは、ｔ１≦ｔ≦ｔ２においてリミット電圧Ｖｐを超え、またｔ３≦ｔ≦ｔ４においてリミット電圧Ｖｄを下回っている。したがって、（ｂ）が示すように、ｔ１≦ｔ≦ｔ２において入力信号Ｓ１の電位ｅＮ１がＶｐを超えないように制御され、ｔ３≦ｔ≦ｔ４において入力信号Ｓ１の電位ｅＮ１がＶｄを下回らないように制御されている。
【００１６】
ところが、（ｂ）が示す入力信号Ｓ１'の電位ｅＮ１の波形に着目すれば、リミット電圧に非常に近い電位となる時刻（すなわち、時刻ｔ１，ｔ２，ｔ３およびｔ４付近）において、波形が変形している。また、入力信号Ｓ１の電位ｅｉｎがリミット電圧の電位レベルを超えているｔ１≦ｔ≦ｔ２、およびｔ３≦ｔ≦ｔ４において、入力信号Ｓ１'はリミット電圧よりも低い電位レベルでカーブを描く特性を示している。これは、実際にはリミッタ回路４０を構成するＰＭＯＳトランジスタＭ５２や、ＮＭＯＳトランジスタＭ５７が、入力信号Ｓ１の電位ｅｉｎがリミット電圧よりも低い電位レベルであるうちにオン状態となり、徐々にその動作を開始しているためである。このような理由により、リミッタ特性の精度が悪化することがあった。
【００１７】
本発明は上述の事情に鑑みてなされたものであり、その目的は、リミッタ特性に不要な波形の変形を生じさせない技術を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明は、入力端が第１のノードに接続される増幅回路と、信号入力端子と前記第１のノード間に介挿される抵抗と、前記第１のノードと接地間に介挿される第１のスイッチング素子と、一方の入力端子に第１のリミット電圧が供給され、他方の入力端子に前記第１のノードの電位が供給される第１の差動増幅器と、前記第１のノードと電源ラインとの間に介挿される第２のスイッチング素子と、一方の入力端子に第２のリミット電圧が供給され、他方の入力端子に前記第１のノードの電位が供給される第２の差動増幅器とを具備し、前記第１の差動増幅器は前記第１のノードの電位が前記第１のリミット電圧より高いときに前記第１のスイッチング素子をオン状態にし、前記第２の差動増幅器は前記第１のノードの電位が前記第２のリミット電圧より低いときに前記第２のスイッチング素子をオン状態にすることを特徴とするリミッタ回路を提供する。
【００１９】
この基準電圧発生回路の好ましい態様において、前記第１，第２の差動増幅器は、折り返しカスコード型差動増幅回路である。
【発明の効果】
【００２０】
本発明のリミッタ回路によれば、入力信号に対する不要な波形の変形を生じさせずに、決められた電位レベルを超えないように制限した信号を出力することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に関する実施形態について図面を参照しながら説明する。
（１）実施形態の構成
図１は、本実施形態に係るリミッタ回路１０を示した回路図である。リミッタ回路１０は、増幅率が比較的大きな特性を有する、折り返しカスコード型差動増幅回路（以下においては、必要に応じて単純に「差動増幅回路」と表す）と、差動増幅回路の出力信号に応じてオン、オフが制御されるスイッチング素子とを備えている。
【００２２】
図１において、抵抗２，３およびオペアンプ４は、反転増幅回路Ａを構成している。入力端子ＡＩＮに入力された入力信号Ｓ１は、抵抗１を介して反転増幅回路Ａに入力されて増幅される。リミッタ回路１０は、抵抗１に流れる電流を制御することにより、抵抗１に生じる電位差ΔＶを利用して、反転増幅回路Ａの入力信号Ｓ１'の電位ｅＮ１がリミット電圧を超えないようにする。この回路におけるリミット電圧は、上限側がリミット電圧Ｖｐ、下限側がリミット電圧Ｖｄとなっている。
ここで、上限リミッタ回路２０は、入力信号Ｓ１の電位ｅｉｎがリミット電圧Ｖｐ以上である場合に動作する回路であり、下限リミッタ回路３０は、入力信号Ｓ１の電位ｅｉｎがリミット電圧Ｖｄ以下である場合に動作する回路である。
【００２３】
次に、上限リミッタ回路２０の構成について説明する。
まず、ＮＭＯＳトランジスタＭ１およびＭ２には差動信号が入力され、ＮＭＯＳトランジスタＭ３は、定電流を供給する電流源として機能する。ＮＭＯＳトランジスタＭ１のゲートは、ＰＴＬＭＴ端子に接続され、リミット電圧Ｖｐが印加されている。ＮＭＯＳトランジスタＭ２のゲートは、抵抗１と抵抗２の接続点（すなわち、反転増幅回路Ａの入力端）であるノードＮ１に接続されている。そして、ＮＭＯＳトランジスタＭ３のソースは接地され、ドレインはＮＭＯＳトランジスタＭ１およびＭ２のソースに共通接続され、ゲートはＢＩＡＳ２端子に接続されている。このゲートにはＢＩＡＳ２端子を介して、所定の定電流を流すための電圧が印加されている。ここで、ＮＭＯＳトランジスタＭ３が供給する定電流の値を２Ｉｂとする。また、ＮＭＯＳトランジスタＭ１のドレインからソースへと流れる電流をＩ１とし、ＮＭＯＳトランジスタＭ２のドレインからソースへと流れる電流をＩ２とする。
【００２４】
ＰＭＯＳトランジスタＭ４と、ＰＭＯＳトランジスタＭ５は、定電流を供給する電流源として機能する。ＰＭＯＳトランジスタＭ４のドレインは、ＮＭＯＳトランジスタＭ２のドレインに接続され、この接続点がノードＮ２となっている。また、ＰＭＯＳトランジスタＭ５のドレインは、ＮＭＯＳトランジスタＭ１のドレインに接続され、この接続点がノードＮ３となっている。定電流源として機能するＰＭＯＳトランジスタＭ４およびＭ５のソースに電源電圧ＶＤＤが印加され、ゲートにはＢＩＡＳ１端子を介して、所定の定電流を流すための電圧が印加されている。ここで、ＰＭＯＳトランジスタＭ４およびＭ５のソースからドレインへと供給されるそれぞれの電流をＩ３，Ｉ４とする。この場合、電流Ｉ３，Ｉ４の値は等しくなり、ここではその値をＩａとする。ただし、回路が動作する条件として、電流Ｉ１およびＩ２の値がＩａよりも小さくなるように、ＢＩＡＳ１端子の印加電圧は設定されている。
【００２５】
また、ＰＭＯＳトランジスタＭ６は、ＮＭＯＳトランジスタＭ２およびＰＭＯＳトランジスタＭ４に定電流を供給する電流源として機能し、ＰＭＯＳトランジスタＭ７は、ＮＭＯＳトランジスタＭ１およびＰＭＯＳトランジスタＭ５に定電流を供給する定電流源として機能する。ＰＭＯＳトランジスタＭ６，Ｍ７のソースはそれぞれノードＮ２，Ｎ３に接続され、ゲートはＶＲＥＦ端子に接続されており、所定の定電流を流すための電圧が印加されている。ここで、ＰＭＯＳトランジスタＭ６のソースからドレインへと流れる電流をＩ５とし、ＰＭＯＳトランジスタＭ７のソースからドレインへと流れる電流をＩ６とする。
【００２６】
ＮＭＯＳトランジスタＭ８と、ＮＭＯＳトランジスタＭ９は各々定電流源として機能し、これらはカレントミラー回路を構成している。この場合、ＮＭＯＳトランジスタＭ８，Ｍ９のソースは接地点に接続され、ドレインはそれぞれＰＭＯＳトランジスタＭ６，Ｍ７のドレインに接続され、これらの電位に応じた電流が流れる構成となっている。
【００２７】
ＮＭＯＳトランジスタ５は、スイッチング素子として機能し、ゲートが、ＰＭＯＳトランジスタＭ７のドレインとＮＭＯＳトランジスタＭ９のドレインとの接続点で、差動増幅回路の出力信号が出力されるノードＮ４に接続されている。また、ドレインはノードＮ１に接続され、ソースは接地されている。
【００２８】
ここで、ノードＮ１の電位ｅＮ１と、ＰＴＬＭＴ端子の印加電圧Ｖｐが等しくなる場合には、ノードＮ２およびＮ３は等電位となる。このとき、電流Ｉ１の大きさは電流Ｉ２と等しくなるから、Ｉ１＝Ｉ２＝Ｉｂとなる。また、Ｉ５＝Ｉ３−Ｉ２であり、Ｉ６＝Ｉ４−Ｉ１であるから、Ｉ１＝Ｉ２であれば、電流Ｉ５と電流Ｉ６との大きさも等しくなる。つまり、このときの電流Ｉ５、Ｉ６の値をＩｃとすれば、Ｉｃ＝Ｉａ−Ｉｂとなる。さらに、電流Ｉ５，Ｉ６はそれぞれ、ＮＭＯＳトランジスタＭ８，Ｍ９に供給されるから、これらのドレインからソースへと流れる電流もそれぞれＩｃとなる。なお、上述したＭＯＳトランジスタＭ１〜Ｍ９によって第１の差動増幅器が構成されている。
【００２９】
続いて、下限リミッタ回路３０の構成について説明する。
まず、ＰＭＯＳトランジスタＭ１１およびＭ１２には差動信号が入力され、ＰＭＯＳトランジスタＭ１３は、定電流を供給する電流源として機能する。ＰＭＯＳトランジスタＭ１１のゲートは、ＤＬＭＴ端子に接続され、リミット電圧Ｖｄが印加されている。ＰＭＯＳトランジスタＭ１２のゲートは、抵抗１と抵抗２の接続点（すなわち、反転増幅回路Ａの入力端）であるノードＮ１に接続されている。そして、ＰＭＯＳトランジスタＭ１３の、ソースは電源ラインに接続され、ドレインはＰＭＯＳトランジスタＭ１１およびＭ１２のソースに共通接続され、ゲートはＢＩＡＳ１端子に接続されている。このゲートにはＢＩＡＳ１端子を介して、所定の定電流を流すための電圧が印加されている。ここで、ＰＭＯＳトランジスタＭ１３が供給する定電流の値を２Ｉｅとする。また、ＰＭＯＳトランジスタＭ１１のソースからドレインへと流れる電流をＩ７とし、ＰＭＯＳトランジスタＭ１２のソースからドレインへと流れる電流をＩ８とする。
【００３０】
ＮＭＯＳトランジスタＭ１４と、ＮＭＯＳトランジスタＭ１５は、定電流を供給する電流源として機能する。ＮＭＯＳトランジスタＭ１４のドレインは、ＰＭＯＳトランジスタＭ１１のドレインに接続され、この接続点がノードＮ５となっている。また、ＮＭＯＳトランジスタＭ１５のドレインは、ＰＭＯＳトランジスタＭ１２のドレインに接続され、この接続点がノードＮ６となっている。定電流源として機能するＮＭＯＳトランジスタＭ１４およびＭ１５のソースは接地点に接続され、ゲートにはＢＩＡＳ２端子を介して、所定の定電流を流すための電圧が印加されている。ここで、ＮＭＯＳトランジスタＭ１４およびＭ１５のドレインからソースへと供給されるそれぞれの電流をＩ９，Ｉ１０とする。この場合、電流Ｉ９，Ｉ１０の値は等しくなり、ここではその値をＩｄとする。ただし、回路が動作する条件として、電流Ｉ９およびＩ１０の値がＩｅよりも大きくなるように、ＢＩＡＳ２端子の印加電圧は設定されている。
【００３１】
また、ＮＭＯＳトランジスタＭ１６は、ＰＭＯＳトランジスタＭ１１およびＮＭＯＳトランジスタＭ１４に定電流を供給する電流源として機能し、ＮＭＯＳトランジスタＭ１７は、ＰＭＯＳトランジスタＭ１２およびＮＭＯＳトランジスタＭ１５に定電流を供給する定電流源として機能する。ＮＭＯＳトランジスタＭ１６，Ｍ１７のソースはそれぞれノードＮ５，Ｎ６に接続され、ゲートはＶＲＥＦ端子に接続されており、所定の定電流を流すための電圧が印加されている。ここで、ＮＭＯＳトランジスタＭ１６のドレインからソースへと流れる電流をＩ１１とし、ＮＭＯＳトランジスタＭ１７のドレインからソースへと流れる電流をＩ１２とする。
【００３２】
ＰＭＯＳトランジスタＭ１８と、ＰＭＯＳトランジスタＭ１９は各々定電流源として機能し、これらはカレントミラー回路を構成している。そして、ＰＭＯＳトランジスタＭ１８，Ｍ１９のソースには電圧ＶＤＤが印加され、ドレインはそれぞれＮＭＯＳトランジスタＭ１６，Ｍ１７のドレインに接続され、これらの電位に応じた電流が供給される構成となっている。
【００３３】
ＰＭＯＳトランジスタＭ６は、スイッチング素子として機能し、ゲートが、ＮＭＯＳトランジスタＭ１６のドレインとＰＭＯＳトランジスタＭ１８のドレインとの接続点で、差動増幅回路の出力信号が出力されるノードＮ７に接続されている。また、ソースには電圧ＶＤＤが印加され、ドレインはノードＮ１に接続されている。
【００３４】
ここで、ノードＮ１の電位ｅＮ１と、ＤＬＭＴ端子の印加電圧Ｖｄが等しくなる場合には、ノードＮ５およびＮ６は等電位となる。このとき、電流Ｉ７の大きさは電流Ｉ８と等しくなるから、Ｉ７＝Ｉ８＝Ｉｅとなる。また、Ｉ１１＝Ｉ９−Ｉ７であり、Ｉ１２＝Ｉ１０−Ｉ８であるから、Ｉ７＝Ｉ８であれば、電流Ｉ１１と電流Ｉ１２との大きさも等しくなる。つまり、このときの電流Ｉ１１、Ｉ１２の値をＩｆとすれば、Ｉｆ＝Ｉｄ−Ｉｅとなる。さらに、電流Ｉ１１，Ｉ１２はそれぞれ、ＰＭＯＳトランジスタＭ１８，Ｍ１９から供給されるから、これらのソースからドレインへと流れる電流もそれぞれＩｆとなる。なお、上述したＭＯＳトランジスタＭ１１〜Ｍ１９によって第２の差動増幅器が構成されている。
【００３５】
（２）実施形態の動作
続いて、本発明のリミッタ回路１０の動作について説明する。
まず、上限リミッタ回路２０の動作を説明する。
（２−１）ノードＮ１の電位ｅＮ１がリミット電圧Ｖｐ未満である場合
上述したように、ＮＭＯＳトランジスタＭ３は定電流源として機能するため、ノードＮ１の電位がリミット電圧Ｖｐ未満であれば、電流Ｉ１は電流Ｉ２よりも大きくなる（Ｉ１＞Ｉｂ，Ｉ２＜Ｉｂ）。そして、ＰＭＯＳトランジスタＭ４およびＭ５は、それぞれ電流Ｉａを供給する定電流源として機能しているから、電流Ｉ５，Ｉ６の大きさは電流Ｉ１，Ｉ２の大きさに応じて決定される。すなわち、電流Ｉ５はＩ６よりも大きくなる（Ｉ５＞Ｉｃ，Ｉ６＜Ｉｃ）。このとき、ＰＭＯＳトランジスタＭ６およびＭ７は、各々電流Ｉ５およびＩ６を確保するように、それらのゲート・ソース間の電位差が決まる。すなわち、ＰＭＯＳトランジスタＭ６については、ゲート・ソース間の電位差は大きくなるため、ノードＮ２の電位が上昇する。一方、ＰＭＯＳトランジスタＭ７については、ゲート・ソース間の電位差は小さくなるため、ノードＮ３の電位が低下する。
そして、ＮＭＯＳトランジスタＭ８，Ｍ９は、カレントミラー回路を構成しているから、ＮＭＯＳトランジスタＭ８に流れ込む電流Ｉ５と同じ値の電流をＮＭＯＳトランジスタＭ９に流そうとする。しかしながら、ＮＭＯＳトランジスタＭ９には電流Ｉ６が流れ込むようになっており、電流Ｉ６は電流Ｉ５よりも小さい。この結果、ＮＭＯＳトランジスタＭ９のドレイン電位（ノードＮ４の電位）は著しく低下し、ＮＭＯＳトランジスタ５はオフ状態となる。よって、上限リミッタ回路２０はノードＮ１から切断された状態になり、入力信号Ｓ１'の電位ｅＮ１に対して影響を与えることはない。
【００３６】
（２−２）ノードＮ１の電位ｅＮ１がリミット電圧Ｖｐ以上の場合
上述したように、ＮＭＯＳトランジスタＭ３は定電流源として機能するため、ノードＮ１の電位がリミット電圧Ｖｐ以上であれば、電流Ｉ１は電流Ｉ２よりも小さくなる（Ｉ１＜Ｉｂ，Ｉ２＞Ｉｂ）。そして、ＰＭＯＳトランジスタＭ４およびＭ５は、それぞれ電流Ｉａを供給する定電流源として機能しているから、電流Ｉ５，Ｉ６の大きさは電流Ｉ１，Ｉ２の大きさに応じて決定される。すなわち、電流Ｉ５はＩ６よりも小さくなる（Ｉ５＜Ｉｃ，Ｉ６＞Ｉｃ）。このとき、ＰＭＯＳトランジスタＭ６およびＭ７は、各々電流Ｉ５およびＩ６を確保するように、それらのゲート・ソース間の電位差が決まる。すなわち、ＰＭＯＳトランジスタＭ６については、ゲート・ソース間の電位差は小さくなるため、ノードＮ２の電位が低下する。一方、ＰＭＯＳトランジスタＭ７については、ゲート・ソース間の電位差は大きくなるため、ノードＮ３の電位が上昇する。
そして、ＮＭＯＳトランジスタＭ８，Ｍ９は、カレントミラー回路を構成しているから、ＮＭＯＳトランジスタＭ８に流れ込む電流Ｉ５と同じ値の電流をＮＭＯＳトランジスタＭ９に流そうとする。しかしながら、ＮＭＯＳトランジスタＭ９には電流Ｉ６が流れ込むようになっており、電流Ｉ６は電流Ｉ５よりも大きい。この結果、ＮＭＯＳトランジスタＭ９のドレイン電位（ノードＮ４の電位）は著しく上昇し、ＮＭＯＳトランジスタ５はオン状態となる。よって、上限リミッタ回路２０はノードＮ１と接続された状態になり、抵抗１からＮＭＯＳトランジスタ５を介して接地点に流れる電流が生じ、抵抗１の電圧降下分だけ入力信号Ｓ１の電位が低下する。この低下分は、入力信号Ｓ１'の電位ｅＮ１がリミット電圧Ｖｐを超えない値に相当する。
【００３７】
次に、下限リミッタ回路３０の動作を説明する。
（２−３）ノードＮ１の電位がリミット電圧Ｖｄ以上の場合
上述したように、ＰＭＯＳトランジスタＭ１３は定電流源として機能するため、ノードＮ１の電位がリミット電圧Ｖｄ以上であれば、電流Ｉ７は電流Ｉ８よりも大きくなる（Ｉ７＞Ｉｅ，Ｉ８＜Ｉｅ）。そして、ＮＭＯＳトランジスタＭ１４およびＭ１５は、それぞれ電流Ｉｄを供給する定電流源として機能しているから、電流Ｉ１１，Ｉ１２の大きさは電流Ｉ７，Ｉ８の大きさに応じて決定される。すなわち、電流Ｉ１１はＩ１２よりも小さくなる（Ｉ１１＜Ｉｆ，Ｉ１２＞Ｉｆ）。このとき、ＮＭＯＳトランジスタＭ１６およびＭ１７は、各々電流Ｉ１１およびＩ１２を確保するように、それらのゲート・ソース間の電位差が決まる。すなわち、ＮＭＯＳトランジスタＭ１６については、ゲート・ソース間の電位差は小さくなるため、ノードＮ５の電位が上昇する。一方、ＮＭＯＳトランジスタＭ１７については、ゲート・ソース間の電位差は大きくなるため、ノードＮ６の電位が低下する。
そして、ＰＭＯＳトランジスタＭ１８，Ｍ１９は、カレントミラー回路を構成しているから、ＰＭＯＳトランジスタＭ１９に流れ込む電流Ｉ１２と同じ値の電流をＰＭＯＳトランジスタＭ１８に流そうとする。しかしながら、ＰＭＯＳトランジスタＭ１８には電流Ｉ１１が流れ込むようになっており、電流Ｉ１１は電流Ｉ１２よりも小さい。この結果、ＰＭＯＳトランジスタＭ１８のドレイン電位（ノードＮ７の電位）は著しく上昇し、ＰＭＯＳトランジスタ６はオフ状態となる。よって、下限リミッタ回路３０はノードＮ１から切断された状態になり、入力信号Ｓ１'の電位ｅＮ１に対して影響を与えることはない。
【００３８】
（２−４）ノードＮ１の電位ｅＮ１がリミット電圧Ｖｐ未満である場合
上述したように、ＰＭＯＳトランジスタＭ１３は定電流源として機能するため、ノードＮ１の電位がリミット電圧Ｖｄ未満であれば、電流Ｉ７は電流Ｉ８よりも小さくなる（Ｉ７＜Ｉｅ，Ｉ８＞Ｉｅ）。そして、ＮＭＯＳトランジスタＭ１４およびＭ１５は、それぞれ電流Ｉｄを供給する定電流源として機能しているから、電流Ｉ１１，Ｉ１２の大きさは電流Ｉ７，Ｉ８の大きさに応じて決定される。すなわち、電流Ｉ１１はＩ１２よりも大きくなる（Ｉ１１＞Ｉｆ，Ｉ１２＜Ｉｆ）。このとき、ＮＭＯＳトランジスタＭ１６およびＭ１７は、各々電流Ｉ１１およびＩ１２を確保するように、それらのゲート・ソース間の電位差が決まる。すなわち、ＮＭＯＳトランジスタＭ１６については、ゲート・ソース間の電位差は大きくなるため、ノードＮ５の電位が低下する。一方、ＮＭＯＳトランジスタＭ１７については、ゲート・ソース間の電位差は小さくなるため、ノードＮ６の電位が上昇する。
そして、ＰＭＯＳトランジスタＭ１８，Ｍ１９は、カレントミラー回路を構成しているから、ＰＭＯＳトランジスタＭ１９に流れ込む電流Ｉ１２と同じ値の電流をＰＭＯＳトランジスタＭ１８に流そうとする。しかしながら、ＰＭＯＳトランジスタＭ１８には電流Ｉ１１が流れ込むようになっており、電流Ｉ１１は電流Ｉ１２よりも大きい。この結果、ＰＭＯＳトランジスタＭ１８のドレイン電位（ノードＮ７の電位）は著しく低下し、ＰＭＯＳトランジスタ６はオン状態となる。この結果、ＰＭＯＳトランジスタ６を介して抵抗１に流れ込む電流が生じ、この電流による抵抗１の電圧降下が生じる。したがって、抵抗１の電圧降下分だけ入力信号Ｓ１の電位が上昇する。この上昇分は、入力信号Ｓ１'の電位ｅＮ１がリミット電圧Ｖｄを下回らない値に相当する。
【００３９】
図２は、リミッタ回路１０のリミッタ特性の一例を示した図である。同図（ａ）は、リミッタ回路の入力信号Ｓ１の波形を示し、同図（ｂ）はリミッタ回路１０によって、リミット電圧を超えないように制御された信号Ｓ１'の波形を示している。なお、横軸ｔは時間軸である。図２（ａ）に示すように、入力信号Ｓ１の電位は、ｔ１≦ｔ≦ｔ２においてリミット電圧Ｖｐ以上となり、またｔ３≦ｔ≦ｔ４においてリミット電圧Ｖｄ以下となっている。そして、図２（ｂ）に示すように、ｔ１≦ｔ≦ｔ２において入力信号Ｓ１'の電位ｅＮ１がＶｐに一致するよう制御され、ｔ３≦ｔ≦ｔ４において入力信号Ｓ１'の電位ｅＮ１がＶｄに一致するように制御されている。また、入力信号Ｓ１の電位ｅｉｎがリミット電圧に達する前の状態においては、リミット制御は行われていない。
【００４０】
本実施形態によれば、差動増幅回路を用いて、リミット電圧と入力信号Ｓ１の電位の差動信号を増幅して、スイッチング素子の制御端子であるゲートに入力されている。よって、入力信号の電位レベルがリミット電圧と僅かに異なれば、高い増幅率を有する差動増幅回路によって、スイッチング素子であるＮＭＯＳトランジスタ５およびＰＭＯＳトランジスタ６のゲート電位には高電位となって現われる。したがって、入力信号がリミット電圧に対して満たない電位レベルである場合にはスイッチング素子は確実にオフ状態を維持し、リミット電圧を超えれば、スイッチング素子は速やかにオン状態となる。この結果、入力信号Ｓ１の電位がリミット電圧付近であっても、徐々にリミッタ動作がかかるということがなく、信号波形が変形することはない。
【００４１】
なお、本発明は種々の形態によって実施可能である。例えば、上述した実施形態を次のように変形してもよい。
上述した実施形態においては、上限リミッタ回路２０および下限リミッタ回路３０には折り返しカスコード型差動増幅回路が含まれていたが、差動増幅回路の構成はこれに限らない。実施形態のリミッタ回路は、差動増幅器に入力される制御電圧と入力信号の電位との電位差を増幅して、入力信号の電位レベルがリミット電圧を超えているか否かを判定するため、一般的な構成の差動増幅回路を用いて入力信号を増幅してもよい。ただし、増幅率が大きいほど、入力信号の電位とリミット電圧との電位差が微小であっても検出することができるという利点がある。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係るリミッタ回路を示す回路図である。
【図２】同実施形態に係るリミッタ特性を説明する図である。
【図３】従来のリミッタ回路を示す回路図である。
【図４】従来のリミッタ回路のリミッタ特性を説明する図である。
【符号の説明】
【００４３】
１，２，３…抵抗、４…オペアンプ、５…ＮＭＯＳトランジスタ（第１のスイッチング素子）、６…ＰＭＯＳトランジスタ（第２のスイッチング素子）、１０，４０…リミッタ回路、２０，５０…上限リミッタ回路、３０，６０…下限リミッタ回路、Ａ…反転増幅回路、Ｎ１…ノード（第１のノード）。
【図１】
2008017319.tif 000003
【図２】
2008017319.tif 000004
【図３】
2008017319.tif 000005
【図４】
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