(57)【要約】【課題】パッドにサージが入力された場合にも破壊され難く信頼性の高い半導体装置を提供すること。【解決手段】本発明は、パッド１４と、内部回路２０と、ドレインがパッド１４と結合され、ソースが基準電位に接続された保護ＦＥＴ３０と、保護ＦＥＴ３０のドレインと内部回路２０との間に接続され、保護ＦＥＴ３０のドレインとパッド１４との間の直列抵抗値（Ｒ０１＋Ｒ０２）より大きな抵抗値を有する第１抵抗素子Ｒ１と、パッド１４と保護ＦＥＴ３０のゲートとの間に接続された容量素子Ｃ１と、保護ＦＥＴ３０のゲートとソースとの間に接続された第２抵抗素子Ｒ２と、を具備する半導体装置である。【選択図】図５
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【特許請求の範囲】
【請求項１】
パッドと、
内部回路と、
ドレインが前記パッドと結合され、ソースが基準電位に接続された保護ＦＥＴと、
前記保護ＦＥＴのドレインと前記内部回路との間に接続され、前記保護ＦＥＴのドレインと前記パッドとの間の直列抵抗値より大きな抵抗値を有する第１抵抗素子と、
前記パッドと前記保護ＦＥＴのゲートとの間に接続された容量素子と、
前記保護ＦＥＴのゲートとソースとの間に接続された第２抵抗素子と、
を具備することを特徴とする半導体装置。
【請求項２】
前記保護ＦＥＴのドレインと前記パッドとの直列抵抗値は前記保護ＦＥＴのオン抵抗の１０倍以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記保護ＦＥＴのドレインと前記パッドとの直列抵抗値は前記保護ＦＥＴのオン抵抗以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記容量素子と前記パッドとの間に接続された第３抵抗素子を具備することを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記容量素子は、前記第１抵抗素子と前記パッドとの間のノードと、前記保護ＦＥＴのゲートと、の間に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記容量素子は、前記第１抵抗素子と前記内部回路との間のノードと、前記保護ＦＥＴのゲートと、の間に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
パッドと、
内部回路と、
前記パッドと前記内部回路との間のノードに、一端が接続された第４抵抗素子と、
ドレインが前記第４抵抗素子の他端に接続され、ソースが基準電位に接続された保護ＦＥＴと、
前記第４抵抗素子の他端と前記保護ＦＥＴのゲートとの間に接続された容量素子と、
前記保護ＦＥＴのゲートとソースとの間に接続された第２抵抗素子と、を具備することを特徴とする半導体装置。
【請求項８】
前記第４抵抗素子の抵抗値は前記保護ＦＥＴのオン抵抗の１０倍以下であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第４抵抗素子の抵抗値は前記保護ＦＥＴのオン抵抗以下であることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記保護ＦＥＴはＧａＡｓ系ＦＥＴであることを特徴とする請求項１または７記載の半導体装置。
【請求項１１】
前記保護ＦＥＴはエンハンスメントモードであることを特徴とする請求項１または７記載の半導体装置。
【請求項１２】
前記内部回路は高周波回路であることを特徴とする請求項１または７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、サージに対する保護ＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置のパッドに例えばＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）等のサージが印加された場合、内部回路が破損しないような保護回路が設けられることがある。図１は特許文献１に開示された保護回路１０ａの回路図である。保護回路１０ａは保護ＦＥＴ３０、抵抗Ｒａ、Ｒｂ、Ｒｃ及び容量Ｃａからなる。パッド１４と内部回路２０との間には抵抗Ｒａ及びＲｂが直列に接続されている。保護ＦＥＴ３０のソース及びドレインがそれぞれグランド及び内部回路２０に接続されている。保護ＦＥＴ３０はＥ（エンハンスメント）モード、ｎ型ＦＥＴである。抵抗Ｒａと抵抗Ｒｂとの間のノードと、保護ＦＥＴ３０のゲートと、の間に容量Ｃａが接続され、保護ＦＥＴ３０のゲートとソースとの間に抵抗Ｒｃが接続されている。
【０００３】
この保護回路１０ａによれば、パッド１４に印加された正電圧のサージは、抵抗Ｒａと容量Ｃａとの時定数回路により、遅延し保護ＦＥＴ３０のゲートに印加される（図１の矢印Ａ）。これにより保護ＦＥＴ３０がオンし、パッド１４から内部回路２０に流れようとするサージ電流がグランドに流れる（図１の矢印Ｂ）。抵抗Ｒｃは、サージ電圧が印加されないときは、保護ＦＥＴ３０のゲートをソース電位とし、保護ＦＥＴ３０をオフさせる。一方、抵抗Ｒｃは、サージが印加された際の抵抗Ｒａと容量Ｃａとからなる時定数回路のインピーダンスより十分大きい。このため、パッド１４に正電圧のサージが印加された場合、保護ＦＥＴ３０のゲートには正の電圧が印加される。
【特許文献１】特開昭５８−１４７０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１のような保護回路１０ａを用いる場合、保護ＦＥＴ３０のオン抵抗は１０Ω程度である、一方、抵抗Ｒａと容量Ｃａとで時定数回路を構成するためには、抵抗Ｒａは１ｋΩから２ｋΩ程度以上となる。また、サージ電流をドロップさせるため抵抗Ｒｂは１ｋΩから２ｋΩ程度以上となる。このため、パッド１４にサージ電圧が印加されると、抵抗Ｒａ及び抵抗Ｒｂに大きな電位差が加わる。抵抗Ｒａ及びＲｂの破壊耐量は抵抗素子の構造や製造方法によって異なるが、十分に破壊耐圧を取れない構造の場合や製造ばらつきにより破壊耐量が小さくなった場合、サージ電圧の印加により抵抗素子が破壊してしまうことがある。抵抗素子が破壊すると、抵抗素子は遮断状態または短絡状態となる。このため、保護回路として機能しなくなってしまう。
【０００５】
図２（ａ）及び図２（ｂ）はサージ電圧の印加によって破壊された抵抗Ｒａの模式図である。図２（ａ）において、抵抗Ｒａは、抵抗素子として機能する半導体活性領域７８と、半導体活性領域７８と電気的に接続するパッド側電極７４及び内部回路側電極７２と、からなる。抵抗Ｒａの近傍にはグランド電位の配線７６が形成されている。パッド側電極７４にサージ電圧が印加されたため、電極７４から配線７６にかけて電流経路８０が生成されている。
【０００６】
図２（ｂ）において、サージ電圧が印加されたため、パッド側電極７４と内部回路側電極７２との間の半導体活性領域７８内に電流経路８２が生成されている。図２（ａ）および図２（ｂ）のように、特許文献１の保護回路１０ａは、パッド１４へのサージの印加により破壊されてしまう。
【０００７】
本発明は、上記課題に鑑みなされたものであり、パッドにサージが入力された場合にも破壊され難く信頼性の高い保護回路を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、パッドと、内部回路と、ドレインが前記パッドと結合され、ソースが基準電位に接続された保護ＦＥＴと、前記保護ＦＥＴのドレインと前記内部回路との間に接続され、前記保護ＦＥＴのドレインと前記パッドとの間の直列抵抗値より大きな抵抗値を有する第１抵抗素子と、前記パッドと前記保護ＦＥＴのゲートとの間に接続された容量素子と、前記保護ＦＥＴのゲートとソースとの間に接続された第２抵抗素子と、を具備することを特徴とする半導体装置である。本発明によれば、保護ＦＥＴのドレインとパッドとの直列抵抗値が第１抵抗素子の抵抗値より小さいため、パッドに印加されるサージ電圧による保護回路の破壊を抑制することができる。
【０００９】
上記構成において、前記保護ＦＥＴのドレインと前記パッドとの直列抵抗値は前記保護ＦＥＴのオン抵抗の１０倍以下である構成とすることが好ましい。１０倍以下であれば、ドレインとパッドとの直列抵抗に印加される電圧が低減できる。さらに、前記保護ＦＥＴのドレインと前記パッドとの直列抵抗値は前記保護ＦＥＴのオン抵抗以下である構成とすることが好ましい。
【００１０】
上記構成において、前記容量素子と前記パッドとの間に接続された第３抵抗素子を具備する構成とすることができる。この構成によれば、パッドにサージ電圧が印加された際、容量素子に加わる急激な電圧上昇を緩和することができる。よって、容量素子の破損を抑制することができる。
【００１１】
上記構成において、前記容量素子は、前記第１抵抗素子と前記パッドとの間のノードと、前記保護ＦＥＴのゲートと、の間に接続されている構成とすることができる。また、上記構成において、前記容量素子は、前記第１抵抗素子と前記内部回路との間のノードと、前記保護ＦＥＴのゲートと、の間に接続されている構成とすることができる。
【００１２】
本発明は、パッドと、内部回路と、前記パッドと前記内部回路との間のノードに、一端が接続された第４抵抗素子と、ドレインが前記第４抵抗素子の他端に接続され、ソースが基準電位に接続された保護ＦＥＴと、前記第４抵抗素子の他端と前記保護ＦＥＴのゲートとの間に接続された容量素子と、前記保護ＦＥＴのゲートとソースとの間に接続された第２抵抗素子と、を具備することを特徴とする半導体装置である。本発明によれば、内部回路とパッドとの間に抵抗素子を有さなくてもよいため、内部回路の性能を劣化することなく、パッドに印加されるサージ電圧による保護回路の破壊を抑制することができる。
【００１３】
上記構成において、前記第４抵抗素子の抵抗値は前記保護ＦＥＴのオン抵抗の１０倍以下である構成が好ましい。この構成によれば、第４抵抗素子の破壊を抑制することができる。
【００１４】
上記構成において、前記第４抵抗素子の抵抗値は前記保護ＦＥＴのオン抵抗以下である構成であることが好ましい。この構成によれば、第４抵抗素子の破壊をより抑制することができる。
【００１５】
上記構成において、前記保護ＦＥＴはＧａＡｓ系ＦＥＴである構成とすることができる。また、前記保護ＦＥＴはエンハンスメントモードである構成とすることができる。さらに、前記内部回路は高周波回路である構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、パッドに印加されるサージ電圧による保護回路の破壊を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例について説明する。
【実施例１】
【００１８】
図３を用い実施例１の保護回路１０を有する半導体装置について説明する。保護回路１０は保護ＦＥＴ３０、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２及び容量素子Ｃ１からなる。パッド１４と内部回路２０との間に第１抵抗素子Ｒ１が直列に接続されている。保護ＦＥＴ３０のドレインはパッド１４と直結され、ソースがグランド（基準電位）に接続されている。第１抵抗素子Ｒ１は保護ＦＥＴ３０のドレインと内部回路２０との間に接続されている。容量素子Ｃ１がパッド１４と保護ＦＥＴ３０のゲートとの間に接続されている。保護ＦＥＴ３０のゲートとソースとの間に第２抵抗素子Ｒ２が接続されている。
【００１９】
保護ＦＥＴ３０は図１と同様に、Ｅモードでありかつｎ型ＦＥＴである。第１抵抗素子Ｒ１、第２抵抗素子Ｒ２及び容量素子Ｃ１の各値は例えばそれぞれ５ｋΩ、１０ｋΩ及び１ｐＦとすることができる。内部回路２０は、例えばＦＥＴを用いたＲＦ（高周波）スイッチ、ＲＦアンプ、ＲＦミキサ等の高周波回路、またはデジタル回路である。パッド１４からサージが入力することにより破壊され易い回路であり、かつ第１抵抗素子Ｒ１の挿入により、特性が劣化しにくい回路である。保護回路１００を設けるパッド１４は、入力パッド、出力パッドまたは入出力パッド等、内部回路２０と外部とを接続するためのパッドである。また、サージが印加されやすくかつサージの印加により内部回路２０が破損する可能性の大きいパッドである。
【００２０】
図４は半導体基板１２上に形成された実施例１の保護回路１０周辺の平面図である。保護回路１０及び内部回路２０は半導体基板１２上に形成されている。半導体基板１２としては、Ｓｉ（シリコン）基板、ＧａＡｓ（砒化ガリウム）基板等の化合物半導体基板を用いることができる。保護ＦＥＴ３０は活性領域３８の半導体基板（または半導体層）１２上に設けられたゲートフィンガ３１、ソースフィンガ３３及びドレインフィンガ３５を有している。複数のゲートフィンガ３１はゲートバスバー３２に接続されている。複数のソースフィンガ３３及び複数のドレインフィンガ３５はそれぞれソースバスバー３４及びドレインバスバー３６に接続されている。第１抵抗素子Ｒ１は、抵抗素子として機能する半導体活性領域５８と、半導体活性領域５８に電気的に接続する電極５２及び５４と、からなる。第２抵抗素子Ｒ２は、半導体活性領域６８と、半導体活性領域６８に電気的に接続する電極６２及び６４と、からなる。容量素子Ｃ１は、下部電極８４、上部電極８６及び誘電体層（不図示）からなるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタである。
【００２１】
ソースバスバー３４と電極５４とはビアパッド４０に形成されたビアホール４２により半導体基板１２の背面のグランドに接続されている。グランドへの接続は、半導体基板１２の表面に形成された配線を用いてもよい。ゲートバスバー３２は電極５２と下部電極８４とに接続されている。ドレインバスバー３６は上部電極８６に接続されている。パッド１４は上部電極８６と電極６４とに接続されている。電極６２は内部回路２０に接続されている。このように、図４のパターンは図３の回路を構成する。
【００２２】
実施例１によれば、サージ電流を緩和するための第１抵抗素子Ｒ１を保護ＦＥＴ３０のドレインより内部回路２０側に設けている。保護ＦＥＴ３０のドレインをパッド１４に抵抗素子を介さず直結している。これにより、パッド１４に印加されたサージ電圧は容量素子Ｃ１を介し保護ＦＥＴ３０のゲートに印加される（図３の矢印Ａ）。よって、保護ＦＥＴ３０はオンする。保護ＦＥＴ３０のオン抵抗は例えば１０Ωであり、第１抵抗素子Ｒ１に比べ十分小さいため、サージ電流はパッド１４からグランドに流れる（図３の矢印Ｂ）。第２抵抗素子Ｒ２は、図１と同様に、サージ電圧が印加されないとき、保護ＦＥＴ３０のゲートをソースの電位とし、保護ＦＥＴ３０をオフ状態とするための抵抗である。なお、実施例１では、保護ＦＥＴ３０のソースはグランドに接続されているが、サージ電流を逃がす基準電位に接続されていればよい。
【００２３】
図１に示した従来例と図３に示した実施例１において、人体モデル（ｈｕｍａｎ  ｂｏｄｙ  ｍｏｄｅｌ)を用いＥＳＤによる破壊検査を行った。表１に結果を示す。従来例ではＥＳＤ耐圧は１００Ｖ程度であったのに対し、実施例１では１０００Ｖ程度であった。このように、実施例１では従来例に比べ１０倍の破壊耐量を有することができた。
【表１】
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【実施例２】
【００２４】
図５を用い実施例２の保護回路１０ｂについて説明する。実施例２は、実施例１の図３と比較し、パッド１４と保護ＦＥＴ３０のドレインとの間に抵抗Ｒ０１及びＲ０２が接続されている。抵抗Ｒ０１及びＲ０２は例えば抵抗素子であり、例えば配線の抵抗である。その他は実施例１の図３と同じであり説明を省略する。
【００２５】
図５において、抵抗Ｒ０１及びＲ０２の抵抗値が大きいと、図１の保護回路１０ａと同様に、サージにより抵抗Ｒ０１及びＲ０２が破壊されてしまう。抵抗Ｒ０１と抵抗Ｒ０２との抵抗値の和（保護ＦＥＴ３０のドレインとパッド１４との直列抵抗値）が第１抵抗素子Ｒ１の抵抗値以上の場合、第１抵抗素子Ｒ１を保護ＦＥＴ３０のドレインと内部回路２０との間に接続した意味を没却してしまう。よって、第１抵抗素子Ｒ１の抵抗値は、保護ＦＥＴ３０のドレインとパッド１４との間の直列抵抗値より大きなことが好ましい。
【００２６】
抵抗Ｒ０１及びＲ０２が破壊されないために、抵抗Ｒ０１と抵抗Ｒ０２との抵抗値の和は、保護ＦＥＴ３０のオン抵抗の１０倍以下であることが好ましい。さらに、抵抗Ｒ０１と抵抗Ｒ０２との抵抗値の和が保護ＦＥＴ３０のオン抵抗以下の場合、パッド１４にサージが入力しても抵抗Ｒ０１及びＲ０２には保護ＦＥＴ３０と同程度以下の電位差しかかからない。よって、抵抗Ｒ０１または抵抗Ｒ０２が破壊される可能性はほとんどなくなる。特に、抵抗Ｒ０１及びＲ０２が半導体活性領域を用いた抵抗の場合、抵抗Ｒ１０及びＲ２０の最大電流は保護ＦＥＴと同程度である。したがって、抵抗Ｒ０１及びＲ０２に保護ＦＥＴ３０と同程度以下の電位差しかかからない場合、抵抗Ｒ０１及びＲ０２の破損を抑制することができる。
【実施例３】
【００２７】
図６を用い実施例３の保護回路１０ｃについて説明する。実施例３は実施例１の図３と比較し、第３抵抗素子Ｒ３が容量素子Ｃ１とパッド１４との間に接続されている。第３抵抗素子Ｒ３の抵抗値は例えば１ｋΩとすることができる。その他は図３と同じであり説明を省略する。
【００２８】
マシンモデル（ｍａｃｈｉｎｅ  ｍｏｄｅｌ）とよばれる各種電子機器に起因するＥＳＤは非常に短い期間にサージ電圧が印加される。この場合、実施例１では、急激な電位上昇によって容量素子Ｃ１が破損する可能性がある。特に容量素子Ｃ１が半導体製造プロセスを用い作製されたＭＩＭキャパシタ等の場合は、サージ電圧に対する破壊耐量が小さく、破損の可能性がある。
【００２９】
実施例３によれば、第３抵抗素子Ｒ３を導入することで、容量素子Ｃ１に加わる急激な電圧上昇を緩和することができる。よって、容量素子Ｃ１の破損を抑制することができる。また、第３抵抗素子Ｒ３と容量素子Ｃ１とは、図１の抵抗Ｒａと容量Ｃａとからなる時定数回路と同様の機能を有することもできる。
【実施例４】
【００３０】
図７を用い実施例４の保護回路１０ｄについて説明する。実施例１では、図３のように、容量素子Ｃ１が、第１抵抗素子Ｒ１とパッド１４との間のノードと、保護ＦＥＴ３０のゲートと、の間に接続されているのに対し、実施例４では、図７のように、容量素子Ｃ１が第１抵抗素子Ｒ１と内部回路２０との間のノードと、保護ＦＥＴ３０のゲートと、の間に接続されている。その他は実施例１の図３と同じ構成であり説明を省略する。
【００３１】
実施例４によれば、第１抵抗素子Ｒ１が内部回路２０へのサージ電流を緩和する機能とともに、容量素子Ｃ１の破壊抑制する機能（実施例３の図６に示した第３抵抗素子Ｒ３の同様の機能）を有する。このため、実施例１に比べ抵抗素子の個数を減らすことができる。
【００３２】
実施例３及び実施例４においても実施例２のように、保護ＦＥＴ３０のドレインとパッド１４との間に第１抵抗素子Ｒ１の抵抗値より小さな直列抵抗が接続されていてもよい。
【実施例５】
【００３３】
図８を用い実施例５について説明する。図８を参照に、パッド１４と内部回路２０との間のノードに第４抵抗素子Ｒ４の一端が接続されている。第４抵抗素子Ｒ４の他端は容量素子Ｃ２を介し接地されている。第４抵抗素子Ｒ４の他端には保護回路１０ｅが接続されている。保護回路１０ｅは保護ＦＥＴ３０、容量素子Ｃ１及び第２抵抗素子Ｒ２を有している。保護ＦＥＴ３０のドレインは第４抵抗素子Ｒ４の他端に、保護ＦＥＴ３０のソースはグランド（基準電位）に接続されている。さらに、容量素子Ｃ１が、第４抵抗素子Ｒ４の他端と保護ＦＥＴ３０のゲートとの間に接続されている。第２抵抗素子Ｒ２が保護ＦＥＴ３０のゲートとソースとの間に接続されている。
【００３４】
実施例５では、実施例１に比べ、パッド１４と内部回路２０との間に抵抗素子Ｒ４が接続されていない。これにより、例えばパッド１４がＲＦ信号の入出力端子等のように、パッド１４と内部回路２０間の直列抵抗が性能が大きく影響する場合であっても、内部回路２０の性能を劣化させることはない。内部回路２０のインピーダンスに比べ、第４抵抗素子Ｒ４のインピーダンスが低ければ、パッド１４に印加されたサージ電流は、内部回路２０にはほとんど流れず、第４抵抗素子Ｒ４に流れる。サージ電流のうち比較的高周波な成分は第４抵抗素子Ｒ４及び容量素子Ｃ２を介しグランドに流れる。低周波な成分は第４抵抗素子Ｒ４及び容量素子Ｃ１を介し保護ＦＥＴ３０のゲートに印加される（図８の矢印Ａ）。よって、保護ＦＥＴ３０はオンする。サージ電流はパッド１４から第４抵抗素子Ｒ４及び保護ＦＥＴ３０を介しグランドに流れる（図８の矢印Ｂ）。第２抵抗素子Ｒ２及び容量素子Ｃ１の機能は実施例１と同じであり説明を省略する。
【００３５】
このように、実施例８によれば、内部回路２０の性能を劣化させることなく、パッド１４に印加されたサージによる内部回路２０の破壊を抑制することができる。
【００３６】
第４抵抗素子Ｒ４が破壊されないために、第４抵抗素子Ｒ４の抵抗値は保護ＦＥＴ３０のオン抵抗の１０倍以下であることが好ましい。さらに、第４抵抗素子Ｒ４の抵抗値が保護ＦＥＴ３０のオン抵抗以下の場合、パッド１４にサージが入力しても第４抵抗素子Ｒ４には保護ＦＥＴ３０と同程度以下の電位差しかかからない。よって、第４抵抗素子Ｒ４が破壊される可能性はほとんどなくなる。
【００３７】
また、第４抵抗素子Ｒ４は、アッテネータとして機能させることもできる。すなわち。パッド１４からの入力された信号の一部は、第４抵抗素子Ｒ４及び容量素子Ｃ２を介し接地される。これにより、パッド１４からの入力された信号は減衰し内部回路２０に入力される。また、内部回路２０から出力された信号は、減衰しパッド１４に出力される。このように、アッテネータに使用される第４抵抗素子Ｒ４の接地側に保護回路１０ｅを接続することができる。
【実施例６】
【００３８】
図９を用い実施例６について説明する。実施例６では、第４抵抗素子Ｒ４の代わりにＦＥＴ２５が設けられている。その他の構成は実施例５の図８と同じであり説明を省略する。実施例６のように、第４抵抗素子はＦＥＴ２５にて代用することもできる。ＦＥＴ２５はゲート電圧Ｖｃを変化させることにより可変抵抗として機能することができる。これにより、内部回路２０とＦＥＴ２５とのインピーダンスの比を可変することができる。これにより、アッテネータの減衰比を任意に設定することができる。
【００３９】
実施例１から実施例６において、保護ＦＥＴ３０はＧａＡｓ系ＦＥＴとすることができる。ＧａＡｓ系ＦＥＴとは、ＧａＡｓを含む材料を用いたＦＥＴであり、例えば、ＧａＡｓ、ＧａＡｓとＩｎＡｓとの混晶であるＩｎＧａＡｓ、ＧａＡｓとＡｌＡｓとの混晶であるＡｌＧａＡｓ等を含むＦＥＴである。
【００４０】
なお、本明細書中の接続するという語は本発明の要旨に反しない限りにおいて、直接的及び間接的な接続のいずれの意味にも用いられている。
【００４１】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４２】
【図１】図１は従来例の保護回路の回路図である。
【図２】図２（ａ）及び図２（ｂ）は破壊された抵抗素子の平面模式図である。
【図３】図３は実施例１の保護回路の回路図である。
【図４】図４は実施例１の保護回路の平面図である。
【図５】図５は実施例２の保護回路の回路図である。
【図６】図６は実施例３の保護回路の回路図である。
【図７】図７は実施例４の保護回路の回路図である。
【図８】図８は実施例５の保護回路の回路図である。
【図９】図９は実施例６の保護回路の回路図である。
【符号の説明】
【００４３】
１０          保護回路
１２          半導体基板
１４          パッド
２０          内部回路
２５          ＦＥＴ
３０          保護ＦＥＴ
Ｒ１          第１抵抗素子
Ｒ２          第２抵抗素子
Ｒ３          第３抵抗素子
Ｒ４          第４抵抗素子
Ｃ１          容量素子
【図１】
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【図２】
2008251755.tif 000005
【図３】
2008251755.tif 000006
【図４】
2008251755.tif 000007
【図５】
2008251755.tif 000008
【図６】
2008251755.tif 000009
【図７】
2008251755.tif 000010
【図８】
2008251755.tif 000011
【図９】
2008251755.tif 000012