(57)【要約】【課題】部品の製造ばらつきを抑え、低電圧化を図ることで、消費電力を抑える。【解決手段】基準電流生成回路は、電流発生回路部１１０，２１０と、差動増幅回路部１２０−１，１２０−２，２２０−１，２２０−１と、基準電流Ｉｒｅｆ１，Ｉｒｅｆ２を出力する出力回路１３０，２３０と、基準電流Ｉｒｅｆを基準電圧Ｖｒｅｆに変換する抵抗２３６とで構成されている。差動増幅回路部１２０−１，１２０−２，２２０−１，２２０−１によって、電圧Ｖｄ，Ｖｔ，Ｖｒ，Ｖ１，Ｖ２が同電位なので、ＰＭＯＳ１１１，１１４，１３１，２１１，２３１が線形領域で動作する。【選択図】図１
2008102742.tif 000002
【特許請求の範囲】
【請求項１】
周囲温度Ｔに対して正の温度係数をもつ第１の電流Ｉ１を発生する第１の電流発生回路部と、
前記周囲温度Ｔに対して負の温度係数をもつ第２の電流Ｉ２を発生する第２の電流発生回路部と、
前記第１の電流Ｉ１にそれぞれ対応した第１の電圧Ｖ１及び第１の基準電流Ｉｒｅｆ１と、前記第２の電流Ｉ２にそれぞれ対応した第２の電圧Ｖ２及び第２の基準電流Ｉｒｅｆ２とを出力する出力回路部と、
前記電圧Ｖｄ，Ｖｔ，Ｖｒ，Ｖ１及びＶ２が入力され、前記順方向電圧Ｖｄと前記電圧Ｖｔの差、前記電圧Ｖｔと前記第１の電圧Ｖ１の差、前記順方向電圧Ｖｄと前記電圧Ｖｒの差、前記電圧Ｖｒと前記第２の電圧Ｖ２の差に対応した制御電圧を生成し、入力された前記電圧Ｖｄ，Ｖｔ，Ｖｒ，Ｖ１及びＶ２が同電位に保たれるように、前記制御電圧によって、前記第１の電流Ｉ１及び前記第２の電流Ｉ２を制御する制御手段と、
前記第１の基準電流Ｉｒｅｆ１及び前記第２の基準電流Ｉｒｅｆ２を合流して、温度依存特性を持ち、電流値の調整が可能な第３の基準電流Ｉｒｅｆとして出力する出力手段と、
を有することを特徴とする基準電流生成回路。
【請求項２】
前記第１の電流発生回路部は、
前記周囲温度Ｔに対して正の温度係数をもつ前記第１の電流Ｉ１が入力されて、前記順方向電圧Ｖｄを出力する第１のダイオードと、前記第１の電流Ｉ１が入力されて、前記周囲温度Ｔに対応した前記電圧Ｖｔを出力する第２の抵抗手段と、前記第１の抵抗手段に直列に接続された第２のダイオードと、
を有することを特徴とする請求項１記載の基準電流生成回路。
【請求項３】
前記制御手段は、
前記順方向電圧Ｖｄと前記電圧Ｖｔが入力され、入力された前記電圧の差によって第１の制御電圧を生成し、前記入力された前記順方向電圧Ｖｄと前記電圧Ｖｔが同電位に保たれるように、前記第１の制御電圧によって、前記第１の電流Ｉ１を制御する２入力１出力型の第１の増幅回路部と、
前記電圧Ｖｔと前記第１の電圧Ｖ１が入力され、入力された前記電圧の差によって第２の制御電圧を生成し、入力された前記電圧Ｖｔと前記第１の電圧Ｖ１が同電位に保たれるように、前記第２の制御電圧によって、前記第１の電流Ｉ１を制御する２入力１出力型の第２の増幅回路部と、
前記順方向電圧Ｖｄと前記電圧Ｖｒが入力され、入力された前記電圧の差によって第３の制御電圧を生成し、入力された前記順方向電圧Ｖｄと前記電圧Ｖｒが同電位に保たれるように、前記第３の制御電圧によって、前記第２の電流Ｉ２を制御する２入力１出力型の第３の増幅回路部と、
前記電圧Ｖｔと前記第２の電圧Ｖ２が入力され、入力された前記電圧の差によって第４の制御電圧を生成し、入力された前記電圧Ｖｔと前記第２の電圧Ｖ２が同電位に保たれるように、前記第４の制御電圧によって、前記第２の電流Ｉ２を制御する２入力１出力型の第４の増幅回路部と、
を有することを特徴とする請求項１又は２記載の基準電流生成回路。
【請求項４】
前記制御手段は、
前記順方向電圧Ｖｄ，前記電圧Ｖｔ及び前記第１の電圧Ｖ１が入力され、入力された前記順方向電圧Ｖｄと前記電圧Ｖｔの差によって第１の制御電圧を生成し、更に、入力された前記電圧Ｖｔと前記第１の電圧Ｖ１の差によって第２の制御電圧を生成し、入力された前記順方向電圧Ｖｄ，前記電圧Ｖｔ及び前記第１の電圧Ｖ１が同電位に保たれるように、前記第１及び２の制御電圧によって、前記第１の電流Ｉ１を制御する３入力２出力型の第５の増幅回路部と、
前記順方向電圧Ｖｄ，前記電圧Ｖｒ及び前記第２の電圧Ｖ２が入力され、入力された前記順方向電圧Ｖｄと前記電圧Ｖｒの差によって第３の制御電圧を生成し、更に、入力された前記電圧Ｖｒと前記第２の電圧Ｖ２の差によって第４の制御電圧を生成し、前記順方向電圧Ｖｄ，前記電圧Ｖｒ及び前記第２の電圧Ｖ２が同電位に保たれるように、前記第３及び４の制御電圧によって、前記第２の電流Ｉ２を制御する３入力２出力型の第６の増幅回路部と、
を有することを特徴とする請求項１又は２記載の基準電流生成回路。
【請求項５】
前記出力回路部は、
前記第１の電流Ｉ１が入力され、前記第１の電流Ｉ１に対応した第１の電圧Ｖ１と第１の基準電流Ｉｒｅｆ１を出力し、前記第１の制御電圧によって動作する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと直列に接続され、第２の制御電圧によって動作する第２のＭＯＳトランジスタを有する第１の出力回路と、
前記第２の電流Ｉ２が入力され、前記第２の電流Ｉ２に対応した第２の電圧Ｖ２と第２の基準電流Ｉｒｅｆ２を出力し、前記第３の制御電圧によって動作する第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタと直列に接続され、第４の制御電圧によって動作する第４のＭＯＳトランジスタを有する第２の出力回路と、
により構成されたことを特徴とする請求項１〜４のいずれか１項に記載の基準電流生成回路。
【請求項６】
前記第１の抵抗手段は、抵抗値が固定された抵抗素子であることを特徴とする請求項１〜５のいずれか１項に記載の基準電流生成回路。
【請求項７】
前記第２の抵抗手段は、トリミングによって抵抗値が可変な抵抗素子であることを特徴とする請求項１〜６のいずれか１項に記載の基準電流生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧を発生させるための基準電流を生成する基準電流生成回路、特に低電圧での動作を行うための回路構成に関するものである。
【背景技術】
【０００２】
従来、温度依存性のない基準電圧を生成するための基準電圧生成回路の例としては、次のような特許文献１に記載されるようなものがあった。
【０００３】
【特許文献１】特開２００３―１３１７４９号広報
【０００４】
この特許文献１には、電源投入時に確実に起動することで貫通電流を低減し、貫通電流が低減することで消費電力を低減するバンドギャップ基準電圧回路を用いた基準電圧生成回路が記載されている。
【０００５】
基準電圧を発生するための基準電流生成回路の例としては、例えば、次のような特許文献２及び非特許文献１に記載されるものがあった。
【０００６】
【特許文献２】特開２０００―７５９４７号広報
【非特許文献１】ヒロノリ・バンバ（Hironori  Banba），ヒトシ・シガ（Hitoshi  Shiga），アキラ・ウメザワ（Akira  Umezawa），タケシ・ミヤバ（Takeshi  Miyaba），トオル・タンザワ（Toru  Tanzawa），シゲル・アツミ（Shigeru  Atsumi），コウジ・サクイ（Koji  Sakui）著、「ア・シーモス・バンドギャップ・リファレンス・サーキット・ウィズ・サブ１ボルト・オペレーション（A  CMOS  Bandgap  Reference  Circuit  with  Sub-1-V  Operation）」、第５版、第３４巻、（米国）、アイイーイーイー・ジャーナル・オブ・ソリドステイト・サーキッツ（IEEE  Journal  of  Solid-State  Circuits）、１９９９年５月、ｐ．６７０−６７４
【０００７】
図２は、特許文献２や非特許文献１等に記載された従来の基準電流生成回路の構成例を示す概略の回路図である。
【０００８】
この基準電流生成回路は、電源電圧Ｖｃｃが入力されて、電流発生回路部１０と、順方向電圧Ｖｄと電圧Ｖｔから制御電圧を生成する差動増幅回路部２０と、前記基準電流Ｉｒｅｆを基準電圧Ｖｒｅｆに変換して出力する出力回路部３０とで構成されている。
【０００９】
電流発生回路部１０は、電源電圧端子ＶＣＣと接地端子ＧＮＤの間に、エンハンスメントＰチャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」という。）１１とダイオード１２とが直列に接続され、且つ、ダイオード１２と出力ノードＶＤを介して、並列に抵抗１３とが接続されている。更に、電源電圧端子ＶＣＣと接地端子ＧＮＤの間に、ＰＭＯＳ１４と抵抗１５とダイオード回路部１６とが直列に接続され、且つ、直列接続された抵抗１５及びダイオード回路部１６と出力ノードＶＴを介して並列に抵抗１７が接続されている。ダイオード回路部１６は、並列接続されたｎ個のダイオード１６ａから構成されている。
【００１０】
差動増幅回路部２０では、電源電圧端子ＶＣＣと接地端子ＧＮＤの間に、出力ノードＶＤ，ＶＴと接続され、ＰＭＯＳ１１，１４のゲートへ制御電圧Ｖｃを出力する差動増幅回路２１を有している。更に、電源電圧端子ＶＣＣと接地端子ＧＮＤの間に、ゲートに制御電圧Ｖｃが入力されるＰＭＯＳ２２と、ダイオード接続されたエンハンスメントＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」という。）２３とが直列に接続されている。又、出力ノードＶＤと接続された差動増幅回路２１の入力端子には、安定動作用のキャパシタ２４が接続されている。
【００１１】
差動増幅回路２１は、ＰＭＯＳ２１ａ，２１ｂで構成されたカレントミラー回路と、出力ノードＶＴ及びＰＭＯＳ２１ｂと接続されたディプレションＮチャネル型ＭＯＳトランジスタ（以下、「ＤＮＭＯＳ」という。）２１ｃと、出力ノードＶＤ及びＰＭＯＳ２１ｂと接続され、制御電圧Ｖｃを出力するＤＮＭＯＳ２１ｄと、ＤＮＭＯＳ２１ｃ，２１ｄと接地端子ＧＮＤの間に接続され、ＮＭＯＳ２３とカレントミラー回路を構成するＮＭＯＳ２１ｅとを有している。
【００１２】
出力回路３０は、電源電圧端子ＶＣＣと差動増幅回路２１の出力端子であるＤＮＭＯＳ２１ｄのコレクタとの間に安定動作用のキャパシタ３１と、制御電圧Ｖｃが入力されて基準電流Ｉｒｅｆを流すＰＭＯＳ３２と、制御信号ＰＯＮＲＳＴがオン状態のときに、ＰＭＯＳ１１，１４，２２，３２の各々のゲートを強制的に接地端子ＧＮＤとショートさせるＮＭＯＳ３３と、基準電流Ｉｒｅｆを基準電圧Ｖｒｅｆに変換する抵抗３４とを有している。
【００１３】
次に、図２の従来の基準電流生成回路の動作について説明する。
出力ノードＶＤから出力される順方向電圧Ｖｄと出力ノードＶＴから出力される電圧Ｖｔが入力されて、差動増幅回路部２０は、イマジナリショートにより、順方向電圧Ｖｄと電圧Ｖｔを同電位に保つように動作する。
【００１４】
順方向電圧Ｖｄと電圧Ｖｔが同電位なので、ＰＭＯＳ１１，１４，３２は、各ソースに電源電圧Ｖｃｃが共通に印加され、且つ、各ゲートに制御電圧が共通に印加されている。ＰＭＯＳ１１，１４，３２のチャネル幅Ｗ及びチャネル長Ｌのサイズが同じで、それぞれが飽和領域で動作していると仮定すると、ＰＭＯＳ１１，ＰＭＯＳ１４，ＰＭＯＳ３２に流れる電流をＩｄｓ１１，Ｉｄｓ１４，Ｉｄｓ３２とそれぞれ置くと、電流Ｉｄｓ１１，Ｉｄｓ１４，Ｉｄｓ３２は等しくなる。
【００１５】
ここで、抵抗１３の抵抗値をＲ１３、抵抗１７の抵抗値をＲ１７とし、この抵抗値Ｒ１３，Ｒ１７が全く同じ抵抗値と仮定すると、順方向電圧Ｖｄ＝Ｖｔ、電流Ｉｄｓ１１＝Ｉｄｓ１４、抵抗値Ｒ１３＝Ｒ１７が成り立つため、抵抗１３と抵抗１７に流れる電流が等しくなり、ダイオード１２及びダイオード回路部１６に流れる電流も同じになる。ダイオード１２及びダイオード回路部１６に流れる電流をＩｄｓ１、ボルツマン定数をＫ、周囲温度をＴ、電荷をｑ、ダイオード１２の飽和電流をＩｓとするとダイオード１２にかかる電圧Ｖｄ１２は以下の式で表せる。
Ｖｄ１２＝ＫＴ／ｑ×ＬＮ（Ｉｄｓ１／Ｉｓ）・・・・・・（１）
【００１６】
又、ダイオード回路部１６にかかる電圧Ｖｄ１６は、並列接続されたダイオード１６ａの個数がｎなので、１個あたりのダイオードに流れる電流比が１：１／ｎとなり、以下の式で表せる。
Ｖｄ１６＝ＫＴ／ｑ×ＬＮ（Ｉｄｓ１／ｎ×Ｉｓ）・・・・・・（２）
【００１７】
更に、抵抗１５にかかる電圧Ｖ１５は以下の式で表せる。
Ｖ１５＝Ｖｄ１２−Ｖｄ１６＝ＫＴ／ｑ×ＬＮ（ｎ）・・・・・・（３）
【００１８】
抵抗１５の抵抗値をＲ１５、抵抗１５に印加されている電圧をＶ１５、そのとき抵抗１５に流れる電流をＩｄｓ１とすると、以下の式で表せる。
Ｉｄｓ１＝Ｖ１５／Ｒ１５＝（１／Ｒ１５）×ＫＴ／ｑ×ＬＮ（ｎ）・・・（４）
【００１９】
ここで、抵抗Ｒ１７に流れる電流をＩｄｓ２と仮定すると、電圧Ｖｄ１２＝Ｖｄ１６、抵抗値Ｒ１３＝Ｒ１７であるので、以下の式で表せる。
Ｉｄｓ２＝Ｖｄ１６／Ｒ１７＝Ｖｄ１２／Ｒ１３
＝（１／Ｒ１３）×ＫＴ／ｑ×ＬＮ（Ｉｄｓ１／Ｉｓ）・・・・・（５）
【００２０】
よって、電流Ｉｄｓ１１，１４，３２は、以下の式で表せる。
Ｉｄｓ１１＝Ｉｄｓ１４＝Ｉｄｓ３２＝Ｉｄｓ１＋Ｉｄｓ２
【００２１】
（５）式より、基準電圧Ｖｒｅｆは、抵抗３４の抵抗値をＲ３４とすると、以下の式で表せる。
Ｖｒｅｆ＝Ｒ３４×（Ｉｄｓ３２）＝Ｒ３４×（Ｉｄｓ１＋Ｉｄｓ２）
＝（Ｒ３４／Ｒ１３）×［Ｖｄ１２＋Ｒ１３／Ｒ１５×ＫＴ／ｑ×ＬＮ（ｎ）］
・・・・・・（６）
【００２２】
従って、従来の基準電流生成回路は、基準電流ＩｒｅｆをＰＭＯＳ３２で生成し、このＰＭＯＳ３２に接続した負荷抵抗Ｒ３４に基準電流Ｉｒｅｆを流すことによって、基準電圧出力端子ＶＲＥＦから温度依存のない一定の基準電圧Ｖｒｅｆを生成する。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、従来の基準電流生成回路では、以下の（ａ）〜（ｃ）のような課題があった。
【００２４】
（ａ）  （６）式は、Ｒ１３＝Ｒ１７でないと成り立たない。即ち、従来の基準電流生成回路は、抵抗１３，１７の製造ばらつきの影響を受ける回路である。
【００２５】
（ｂ）  ＰＭＯＳ１１，１４，３２は、飽和領域で動作する必要があり、更に、順方向電圧Ｖｄ及び電圧Ｖｔは、ダイオード特性により決定されるため、低電圧化を図ることは困難である。
【００２６】
（ｃ）  低電圧化を図るためには、ＰＭＯＳ１１，１４，３２のチャネル幅Ｗ及びチャネル長Ｌと、ダイオード１２及びダイオード１６ａのサイズを大きくとり、電流量を増やすことで、各々の動作電圧を下げていたが、チップサイズの増大や消費電流が増大するといったデメリットが発生する。場合によっては、ＰＭＯＳ１１，１４，３２の特性がプロセスによって決まるため、回路設計で低電圧化を図ることが出来ない。
【課題を解決するための手段】
【００２７】
本発明の基準電流生成回路では、周囲温度Ｔに対して、正の温度係数をもつ第１の電流Ｉ１にそれぞれ対応した第１の電圧Ｖ１及び第１の基準電流Ｉｒｅｆ１と、前記周囲温度Ｔに対して、負の温度係数をもつ第２の電流Ｉ２にそれぞれ対応した第２の電圧Ｖ２及び第２の基準電流Ｉｒｅｆ２とを出力する出力回路部を有している。
【００２８】
更に、本発明の基準電流生成回路は、前記電圧Ｖｄ，Ｖｔ，Ｖｒ，Ｖ１及びＶ２が入力され、前記順方向電圧Ｖｄと前記電圧Ｖｔの差、前記電圧Ｖｔと前記第１の電圧Ｖ１の差、前記順方向電圧Ｖｄと前記電圧Ｖｒの差、前記電圧Ｖｒと前記第２の電圧Ｖ２の差に対応した制御電圧を生成し、イマジナリショートによって入力された前記電圧Ｖｄ，Ｖｔ，Ｖｒ，Ｖ１及びＶ２が同電位に保たれるように、前記制御電圧によって、前記第１の電流Ｉ１及び前記制御手段と、前記第１の基準電流Ｉｒｅｆ１及び前記第２の基準電流Ｉｒｅｆ２を合流して、温度依存特性を持ち、電流値の調整が可能な第３の基準電流Ｉｒｅｆとして出力する出力手段とを有している。
【発明の効果】
【００２９】
本発明の基準電流生成回路によれば、電圧Ｖｄ，Ｖｔ，Ｖｒが同電位に保たれるように、第１の電流Ｉ１及び第２の電流Ｉ２を制御する制御手段を設けたことで、第２の抵抗手段の抵抗値の調整で、第３の基準電流Ｉｒｅｆの電流値の調整を可能とし、電圧Ｖｄ，Ｖｔ，Ｖｒ，Ｖ１，Ｖ２が同電位に保たれるように、第１の電流Ｉ１及び第２の電流Ｉ２を制御する前記制御手段を設けたことで、電位電源電圧の低電圧化が可能となり、消費電力を抑えることが出来る。
【発明を実施するための最良の形態】
【００３０】
順方向電圧Ｖｄ及び電圧Ｖｔを組み合わせて、第１の電流発生回路部と、第２の電流発生回路部と、第１の電流Ｉ１にそれぞれ対応した第１の電圧Ｖ１及び第１の基準電流Ｉｒｅｆ１と、第２の電流Ｉ２にそれぞれ対応した第２の電圧Ｖ２及び第２の基準電流Ｉｒｅｆ２とを出力する出力回路部と、前記電圧Ｖｄ，Ｖｔ，Ｖｒ，Ｖ１及びＶ２が同電位に保たれるように、前記制御電圧によって、前記第１の電流Ｉ１及び前記第２の電流Ｉ２を制御する制御手段と、前記第１の基準電流Ｉｒｅｆ１及び前記第２の基準電流Ｉｒｅｆ２を合流して、温度依存特性を持ち、電流値の調整が可能な第３の基準電流Ｉｒｅｆとして出力する出力手段とを有している。
【００３１】
前記制御手段は、前記順方向電圧Ｖｄと前記電圧Ｖｔが入力され、入力された前記電圧の差によって第１の制御電圧を生成し、前記入力された前記順方向電圧Ｖｄと前記電圧Ｖｔが同電位に保たれるように、前記第１の制御電圧によって、前記第１の電流Ｉ１を制御する２入力１出力型の第１の増幅回路部と、前記電圧Ｖｔと前記第１の電圧Ｖ１が入力され、入力された前記電圧の差によって第２の制御電圧を生成し、入力された前記電圧Ｖｔと前記第１の電圧Ｖ１が同電位に保たれるように、前記第２の制御電圧によって、前記第１の電流Ｉ１を制御する２入力１出力型の第２の増幅回路部とを有している。
【００３２】
更に、前記制御手段は、前記順方向電圧Ｖｄと前記電圧Ｖｒが入力され、入力された前記電圧の差によって第３の制御電圧を生成し、入力された前記順方向電圧Ｖｄと前記電圧Ｖｒが同電位に保たれるように、前記第３の制御電圧によって、前記第２の電流Ｉ２を制御する２入力１出力型の第３の増幅回路部と、前記電圧Ｖｔと前記第２の電圧Ｖ２が入力され、入力された前記電圧の差によって第４の制御電圧を生成し、入力された前記電圧Ｖｔと前記第２の電圧Ｖ２が同電位に保たれるように、前記第４の制御電圧によって、前記第２の電流Ｉ２を制御する２入力１出力型の第４の増幅回路部とを有している。
【実施例１】
【００３３】
（実施例１の構成）
図１は、本発明の実施例１における基準電流生成回路の構成例を示すブロック図である。
この基準電流生成回路は、電源電圧Ｖｃｃが入力されて、正の温度係数をもつ第１の基準電流Ｉｒｅｆ１と順方向電圧Ｖｄ出力する定電流生成回路１００と、電源電圧Ｖｃｃと順方向電圧Ｖｄが入力されて、負の温度係数をもつ第２の基準電流Ｉｒｅｆ２を出力する定電流生成回路２００と、温度依存特性を持ち、電流値の調整が可能な第３の基準電流Ｉｒｅｆを流して基準電圧Ｖｒｅｆに変換する出力手段（例えば、抵抗）２３６とを有している。
【００３４】
定電流生成回路１００は、周囲温度Ｔに対して正の温度係数をもつ第１の電流Ｉ１（例えば、電流Ｉｄｓ１）が入力されて、順方向電圧Ｖｄ及び周囲温度Ｔに対応した電圧Ｖｔを出力する第１の電流発生回路部１１０と、順方向電圧Ｖｄ及び電圧Ｖｔが入力され、入力された順方向電圧Ｖｄ及びＶｔの差を増幅して生成した第１の制御電圧Ｖｃ１２０−１を出力する２入力１出力型の第１の増幅回路部（例えば、差動増幅回路部）１２０−１とを有している。
【００３５】
更に、定電流生成回路１００は、周囲温度Ｔに対応した電圧Ｖｔ及び電流Ｉｄｓ１に対応した第１の電圧Ｖ１が入力され、入力された電圧Ｖｔ及びＶ１の差を増幅して生成した第２の制御電圧Ｖｃ１２０−２を出力する２入力１出力型の第２の増幅回路部（例えば、差動増幅回路部）１２０−２と、制御電圧Ｖｃ１２０−１及びＶｃ１２０−２が入力されて、電流Ｉｄｓ１に対応した基準電流Ｉｒｅｆ１を出力する出力回路１３０とを有している。
【００３６】
定電流生成回路２００は、前記周囲温度Ｔに対して負の温度係数をもつ前記第２の電流Ｉ２（例えば、電流Ｉｄｓ２）を入力して、電流Ｉｄｓ２に対応した電圧Ｖｒを出力する第２の電流発生回路部２１０と、順方向電圧Ｖｄ及び電圧Ｖｒが入力され、入力された順方向電圧Ｖｄ及びＶｒの差を増幅して生成した第３の制御電圧Ｖｃ２２０−１を出力する２入力１出力型の第３の増幅回路部（例えば、差動増幅回路部）２２０−１と、電圧Ｖｒ及び電流Ｉｄｓ２に対応した第２の電圧Ｖ２が入力され、電圧Ｖｒ及び電圧Ｖ２の差を増幅して生成した第４の制御電圧Ｖｃ２２０−２を出力する２入力１出力型の第４の増幅回路部（例えば、差動増幅回路部）２２０−２と、制御電圧Ｖｃ２２０−１，Ｖｃ２２０−２が入力されて、電流Ｉｄｓ２に対応した基準電流Ｉｒｅｆ２を出力する出力回路２３０とを有している。
【００３７】
図３は、図１のブロック図を詳細に説明するための回路図である。
電流発生回路部１１０は、電源電圧端子ＶＣＣ及び接地端子ＧＮＤの間に、第１の電流経路と、第２の電流経路とを有している。前記第１の電流経路は、出力ノードＮ１１３を介して直列接続されたＰＭＯＳ１１１と、第１のダイオード１１２とで構成されている。前記第２の電流経路は、出力ノードＮ１１７を介して直列接続されたＰＭＯＳ１１４と、第１の抵抗手段（例えば、抵抗）１１５とで構成されている。更に、前記第２の電流経路は、抵抗１１５及び接地端子ＧＮＤの間に、ｎ個の第２のダイオード１１６ａを並列接続したダイオード回路部１１６を有している。
【００３８】
差動増幅回路部１２０−１は、出力ノードＮ１１２，Ｎ１１７と接続され、制御電圧Ｖｃ１２０−１を出力する差動増幅回路１２１と、電源電圧端子ＶＣＣ及び接地端子ＧＮＤの間に、従続接続されたＰＭＯＳ１２２ａ，１２２ｂと、ＰＭＯＳ１２２ｂと直列に接続されたＮＭＯＳ１２３とを有している。更に、差動増幅回路部１２０−１は、電源電圧端子ＶＣＣ及び接地端子ＧＮＤの間に、ゲートに制御電圧Ｖｃ１２０−１が入力されるＰＭＯＳ１２４と、ダイオード接続されたＮＭＯＳ１２５とが直列に接続され、電源電圧端子ＶＣＣ及びＰＭＯＳ１２４の間に、安定動作用のキャパシタ１２６が接続されている。
【００３９】
差動増幅回路１２１は、ＰＭＯＳ１２１ａ，１２１ｂ，１２１ｃ，１２１ｄで構成されたカスコード・カレントミラー回路と、ＰＭＯＳ１２１ｂ及び接地端子ＧＮＤの間に接続されたＮＭＯＳ１２１ｅと、ＰＭＯＳ１２１ｄ及び接地端子ＧＮＤの間に接続されたＮＭＯＳ１２１ｆと、出力ノードＮ１１７及びＰＭＯＳ１２１ａと接続されたＮＭＯＳ１２１ｇと、出力ノードＮ１１３及びＰＭＯＳ１２１ｃと接続されたＮＭＯＳ１２１ｈと、ＮＭＯＳ１２１ｇ，１２１ｈと接地端子ＧＮＤの間に接続され、ＮＭＯＳ１２３，１２１ｅ，１２１ｆ，１２５とカレントミラー回路を構成するＮＭＯＳ１２１ｉとを有し、制御電圧Ｖｃ１２０−１を出力する。
【００４０】
差動増幅回路部１２０−２は、ＮＭＯＳ１２１ｈが出力ノードＮ１１３に代えて出力ノードＮ１３５に接続され、制御電圧Ｖｃ１２０−２を出力する。その他の構成は、差動増幅回路部１２０−１と同一の構成であるので説明を略し、共通の符号を付している。
【００４１】
第１の出力回路１３０は、制御電圧Ｖｃ１２０−１が入力され、回路動作状態のときに第１の基準電流Ｉｒｅｆ１を流す第１のＭＯＳトランジスタ（例えば、ＰＭＯＳ）１３１と、制御信号ＰＯＮＲＳＴがオン状態のときに、ＰＭＯＳ１１１，１１４，１３１及び差動増幅回路部１２０−１のＰＭＯＳ１２４の各々のゲートを強制的に接地端子ＧＮＤとショートさせるＮＭＯＳ１３２と、制御電圧Ｖｃ１２０−２が入力され、回路動作状態のときに基準電流Ｉｒｅｆ１を流す第２のＭＯＳトランジスタ（例えば、ＰＭＯＳ）１３３と、ＰＭＯＳ１３３及び差動増幅回路部１２０−２のＰＭＯＳ１２４の各々のゲートを強制的に接地端子ＧＮＤとショートさせるＮＭＯＳ１３４とを有している。ＰＭＯＳ１３１とＰＭＯＳ１３３は、第１の電圧Ｖ１を出力する出力ノードＮ１３５を介して直列に接続され第３の電流経路を構成している。
【００４２】
電流発生回路部２１０は、電源電圧端子ＶＣＣ及び接地端子ＧＮＤの間に、ＰＭＯＳ２１１と、出力ノードＮ２１３を介して直列接続された第２の抵抗手段（例えば、抵抗）２１２を有し、第４の電流経路を構成している。
【００４３】
差動増幅回路部２２０−１は、ＮＭＯＳ１２１ｇが出力ノードＮ１１７に代えて出力ノードＮ２１３に接続され、制御電圧Ｖｃ２２０−１を出力する。その他の構成は、差動増幅回路部１２０−１と同一の構成であるので説明を略し、共通の符号を付している。
【００４４】
差動増幅回路部２２０−２は、ＮＭＯＳ１２１ｇが出力ノードＮ１１７に代えて出力ノードＮ２１３に接続され、ＮＭＯＳ１２１ｈが出力ノードＮ１１３に代えて出力ノードＮ２３５に接続され、制御電圧Ｖｃ２２０−２を出力する。その他の構成は、差動増幅回路部１２０−１と同一の構成であるので説明を略し、共通の符号を付している。
【００４５】
第２の出力回路２３０は、制御電圧Ｖｃ２２０−１が入力され、回路動作状態のときに第２の基準電流Ｉｒｅｆ２を流す第３のＭＯＳトランジスタ（例えば、ＰＭＯＳ）２３１と、制御信号ＰＯＮＲＳＴがオン状態のときに、ＰＭＯＳ２１１，２３１及び差動増幅回路部２２０−１のＰＭＯＳ１２４の各々のゲートを強制的に接地端子ＧＮＤとショートさせるＮＭＯＳ２３２と、制御電圧Ｖｃ２２０−２が入力され、回路動作状態のときに基準電流Ｉｒｅｆ２を流す第４のトランジスタ（例えば、ＰＭＯＳ）２３３と、ＰＭＯＳ２３３及び差動増幅回路部２２０−２のＰＭＯＳ１２４の各々のゲートを強制的に接地端子ＧＮＤとショートさせるＮＭＯＳ１３４とを有している。ＰＭＯＳ２３１とＰＭＯＳ２３３は、第２の電圧Ｖ２を出力する出力ノードＮ２３５を介して直列に接続され第５の電流経路を構成している。
【００４６】
（実施例１の動作）
図１及び図３の定電流生成回路１００において、ＰＭＯＳ１１１，１１４，１３１は、各ソースに電源電圧Ｖｃｃが共通に印加され、且つ、各ゲートに制御電圧Ｖｃ１２０−１が共通に印加される。更に、ＰＭＯＳ１１１，１１４，１３１の各チャネル幅Ｗ及びチャネル長Ｌのサイズが全て同一なとき、差動増幅回路部１２０−１，１２０−２によって、順方向電圧Ｖｄ，電圧Ｖｔ及び電圧Ｖ１が等しくなっているため、ＰＭＯＳ１１１，１１４，１３１の各々に印加される電圧Ｖｄｓ１も等しくなる。従って、ＰＭＯＳ１１１，１１４，１３１が、線形領域で動作しても、各々に流れる電流Ｉｄｓ１は等しくなる。このとき、電流Ｉｄｓ１は、抵抗１１５の抵抗値をＲ１１５、ダイオード回路部１１６を構成するダイオードの数をｎとすると、以下の式で表せる。
Ｉｄｓ１＝（１／Ｒ１１５）×［ＫＴ／ｑ×ＬＮ（ｎ）］・・・・・（７）
【００４７】
更に、定電流生成回路２００においても同様に、ＰＭＯＳ２１１，２３１は、各ソースに電源電圧Ｖｃｃが共通に印加され、且つ、各ゲートに制御電圧Ｖｃ２２０−１が共通に印加されている。更に、ＰＭＯＳ２１１，２３１のチャネル幅Ｗ及びチャネル長Ｌのサイズが全て同一なとき、差動増幅回路部１２０−１，１２０−２によって、順方向電圧Ｖｄ、電圧Ｖｒ及び電圧Ｖ２が等しくなっているため、ＰＭＯＳ２１１，２３１の各々に印加される電圧Ｖｄｓ２も等しくなる。従って、ＰＭＯＳ２１１，２３１が線形領域で動作しても、各々に流れる電流Ｉｄｓ２は等しくなる。このとき、電流Ｉｄｓ２は、抵抗２１２の抵抗値をＲ２１２とすると、以下の式で表せる。
Ｉｄｓ２＝（１／Ｒ２１２）×Ｖｄ・・・・・・（８）
【００４８】
ここで、（７）式、（８）式の結果より、抵抗２３６に流れる基準電流Ｉｒｅｆは、以下の式で表せる。
Ｉｒｅｆ＝Ｉｒｅｆ１＋Ｉｒｅｆ２
＝Ｉｄｓ１＋Ｉｄｓ２
＝（１／Ｒ１１５）×［ＫＴ／ｑ×ＬＮ（ｎ）］＋（１／Ｒ２１２）×Ｖｄ
＝（１／Ｒ２１２）×｛Ｖｄ＋Ｒ２１２／Ｒ１１５×［ＫＴ／ｑ×ＬＮ（ｎ）］｝
・・・・・・（９）
【００４９】
（９）式より、温度依存特性を持つ１／Ｒ２１２に比例し、基準電流Ｉｒｅｆが生成される。
【００５０】
このとき、基準電圧Ｖｒｅｆは、抵抗２３６の抵抗値をＲ２３６として、以下の式で表され、
Ｖｒｅｆ＝Ｒ２３６×Ｉｒｅｆ
＝（Ｒ２３６／Ｒ２１２）×｛Ｖｄ＋Ｒ２１２／Ｒ１１５×［ＫＴ／ｑ×ＬＮ（ｎ）］｝
・・・・・・（１０）
となり、温度依存性のない基準電圧基準電圧Ｖｒｅｆを生成することが出来る。
【００５１】
（実施例１の効果）
本実施例１の基準電流生成回路によれば、電圧Ｖｄ，Ｖｔ，Ｖｒ，Ｖ１，Ｖ２が同電位に保たれるように構成したので、次の（ａ）〜（ｃ）のような効果がある。
【００５２】
（ａ）  電流Ｉｄｓ２を決定する抵抗は抵抗２１２のみである。このため、実施例１の基準電流生成回路では、抵抗２１２の製造ばらつきの影響を受けるが、抵抗２１２のトリミング（レーザビーム等で抵抗表面をカットして、抵抗値を微調整することをいう。）を行うことで解決出来る。
【００５３】
（ｂ）  ＰＭＯＳ１１１，１１４，１３１，２１１，２３１が線形領域での動作が可能となるので、電源電圧Ｖｃｃの低電圧化を図れる。このことにより、消費電力を下げることが出来る。
【００５４】
（ｃ）  前記（ｂ）により低電圧化が図れるので、ＰＭＯＳ１１１，１１４，１３１，２１１，２３１の各チャネル幅Ｗ及びチャネル長Ｌと、ダイオード１１２及びダイオード１１６ａのサイズを大きくする必要がなくなる。
【実施例２】
【００５５】
（実施例２の構成）
図４は、本発明の実施例２における基準電流生成回路の構成例を示す概略の回路図であり、実施例１を示す図３中の要素と共通の要素には、共通の符号が付されている。
本実施例２の基準電流生成回路は、実施例１の定電流生成回路１００と構成の異なる定電流生成回路１００Ａと、実施例１の定電流生成回路２００と構成の異なる定電流生成回路２００Ａと、実施例１と同様の抵抗２３６で構成されている。
【００５６】
定電流生成回路１００Ａは、実施例１の定電流生成回路１００と異なり、差動増幅回路部１２０−１，１２０−２に代えて、３入力２出力型の第５の増幅回路部（例えば、差動増幅回路部）１４０が設けられている。
【００５７】
差動増幅回路部１４０は、出力ノードＮ１１２，Ｎ１１７，Ｎ１３５と接続され、制御電圧Ｖｃ１４０−１，Ｖｃ１４０−２を出力する３入力２出力型の差動増幅回路１４１と、電源電圧端子ＶＣＣ及び接地端子ＧＮＤの間に、従続接続されたＰＭＯＳ１４２ａ，１４２ｂと、ＰＭＯＳ１４２ｂと直列に接続されたＮＭＯＳ１４３とを有している。
【００５８】
更に、差動増幅回路部１４０は、電源電圧端子ＶＣＣ及び接地端子ＧＮＤの間に、ゲートに制御電圧Ｖｃ１４０−１が入力されるＰＭＯＳ１４４と、ゲートに制御電圧Ｖｃ１４０−２が入力されるＰＭＯＳ１４５と、ダイオード接続されたＮＭＯＳ１４６が直列に接続される。電源電圧端子ＶＣＣ及びＰＭＯＳ１４５の間に、安定動作用のキャパシタ１４７が接続され、更に、電源電圧端子ＶＣＣ及びＰＭＯＳ１４４の間に、安定動作用のキャパシタ１４８が接続されている。
【００５９】
差動増幅回路１４１は、ＰＭＯＳ１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅ，１４１ｆにより構成されたカスコード・カレントミラー回路と、ＰＭＯＳ１４１ｂ及び接地端子ＧＮＤの間に接続されたＮＭＯＳ１４１ｇと、ＰＭＯＳ１４１ｄ及び接地端子ＧＮＤの間に接続されたＮＭＯＳ１４１ｈと、ＰＭＯＳ１４１ｆ及び接地端子ＧＮＤの間に接続されたＮＭＯＳ１４１ｉとを有している。
【００６０】
更に、差動増幅回路１４１は、出力ノードＮ１１７及びＰＭＯＳ１４１ａと接続されたＮＭＯＳ１４１ｊと、出力ノードＮ１３５及びＰＭＯＳ１４１ｃと接続されたＮＭＯＳ１４１ｋと、出力ノードＮ１１３及びＰＭＯＳ１４１ｅと接続されたＮＭＯＳ１４１ｌと、ＮＭＯＳ１４１ｊ，１４１ｋ，１４１ｌと接地端子ＧＮＤの間に接続されている。更に、ＮＭＯＳ１４３，１４１ｇ，１４１ｈ，１４１ｉ，１４６とカレントミラー回路を構成するＮＭＯＳ１４１ｍとを有し、制御電圧Ｖｃ１４０−１，Ｖｃ１４０−２を出力する。
【００６１】
次に、定電流生成回路２００Ａは、実施例１の定電流生成回路２００と異なり、差動増幅回路部２２０−１，２２０−２に代えて、３入力２出力型の第６の増幅回路部（例えば、差動増幅回路部）２４０が設けられている。
【００６２】
差動増幅回路部２４０は、ＮＭＯＳ１４１ｊが出力ノードＮ１１７に代えて出力ノードＮ２１３に接続され、更に、ＮＭＯＳ１４１ｋが出力ノードＮ１３５に代えて出力ノードＮ２３５に接続され、制御電圧Ｖｃ２４０−１，２４０−２を出力する。その他の構成は、差動増幅回路部１４０と同一の構成であるので説明を略し、共通の符号を付している。
【００６３】
（実施例２の動作）
定電流生成回路１００Ａにおいて、ＰＭＯＳ１１１，１１４，１３１は、各ソースに電源電圧Ｖｃｃが共通に印加され、且つ、各ゲートに制御電圧Ｖｃ１４０−１が共通に印加されている。更に、ＰＭＯＳ１１１，１１４，１３１のチャネル幅Ｗ及びチャネル長Ｌのサイズが全て同一なとき、差動増幅回路部１４０によって、順方向電圧Ｖｄ、電圧Ｖｔ、電圧Ｖ１が等しくなっているため、ＰＭＯＳ１１１，１１４，１３１のそれぞれに印加される電圧Ｖｄｓ１も等しくなる。従って、ＰＭＯＳ１１１，１１４，１３１が、線形領域で動作しても、各々に流れる電流Ｉｄｓ１は等しくなる。このとき、電流Ｉｄｓ１は、抵抗１１５の抵抗値をＲ１１５、ダイオード回路部１１６を構成するダイオードの数をｎとすると、以下の式で表せる。
Ｉｄｓ１＝（１／Ｒ１１５）×［ＫＴ／ｑ×ＬＮ（ｎ）］・・・・・・（１１）
【００６４】
更に、定電流生成回路２００においても同様に、ＰＭＯＳ２１１，２３１は、各ソースに電源電圧Ｖｃｃが共通に印加され、且つ、各々のゲートに制御電圧Ｖｃ２４０−１が共通に印加されている。ＰＭＯＳ２１１，２３１のチャネル幅Ｗ及びチャネル長Ｌのサイズが全て同一なとき、差動増幅回路部２４０によって、順方向電圧Ｖｄ，電圧Ｖｒ及び電圧Ｖ２が等しくなっているため、ＰＭＯＳ２１１，２３１の各々に印加される電圧Ｖｄｓ２も等しくなる。従って、ＰＭＯＳ２１１，２３１が線形領域で動作しても、各々に流れる電流Ｉｄｓ２は等しくなる。このとき、電流Ｉｄｓ２は、抵抗２１２の抵抗値をＲ２１２とすると、以下の式で表せる。
Ｉｄｓ２＝（１／Ｒ２１２）×Ｖｄ・・・・・・（１２）
【００６５】
ここで、（１１）式、（１２）式の結果より、抵抗２３６に流れる基準電流Ｉｒｅｆは、以下の式で表せる。
Ｉｒｅｆ＝Ｉｒｅｆ１＋Ｉｒｅｆ２
＝Ｉｄｓ１＋Ｉｄｓ２
＝（１／Ｒ１１５）×［ＫＴ／ｑ×ＬＮ（ｎ）］＋（１／Ｒ２１２）×Ｖｄ
＝（１／Ｒ２１２）×｛Ｖｄ＋Ｒ２１２／Ｒ１１５×［ＫＴ／ｑ×ＬＮ（ｎ）］｝
・・・・・・（１３）
（１３）式より、温度依存特性を持つ１／Ｒ２１２に比例した基準電流が生成される。
【００６６】
このとき、基準電圧Ｖｒｅｆは、抵抗２３６の抵抗値をＲ２３６として、以下の式で表され、
Ｖｒｅｆ＝Ｒ２３６×Ｉｒｅｆ
＝（Ｒ２３６／Ｒ２１２）×｛Ｖｄ＋Ｒ２１２／Ｒ１１５×［ＫＴ／ｑ×ＬＮ（ｎ）］｝
・・・・・・（１４）
となり、実施例１と同様に温度依存性のない基準電圧基準電圧Ｖｒｅｆを生成することが出来る。
【００６７】
（実施例２の効果）
本実施例２の基準電流生成回路によれば、差動増幅回路部１２０−１，１２０−２，２２０−１，２２０−２に代えて、３入力２出力型の差動増幅回路部１４０，２４０を用いたことにより、実施例１と同様の効果がある。更に、実施例１よりもレイアウト面積を狭めることが可能となり、部品点数が減ることで、消費電流を抑えることが可能となる。
【００６８】
（変形例）
本発明は、上記実施例１及び２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ａ）〜（Ｇ）のようなものがある。
【００６９】
（Ａ）  実施例１，２では、ダイオード１１２により電流発生回路部１１０を構成しているが、ダイオード接続したバイポーラトランジスタ等で構成しても良い。
【００７０】
（Ｂ）  実施例１，２では、ダイオード１１６ａによりダイオード回路１１６を構成しているが、ダイオード接続したバイポーラトランジスタ等で構成しても良い。
【００７１】
（Ｃ）  実施例１，２では、ＰＭＯＳ及びＮＭＯＳで構成された差動増幅回路を組んでいるが、演算増幅器等を使って回路を組んでも良い。
【００７２】
（Ｄ）  実施例１において、差動増幅器増幅回路２２０−１のＮＭＯＳ１２１ｈのゲートとダイオード１１６ａのアノードを接続した構成にしても良い。
【００７３】
（Ｅ）  実施例１において、差動増幅器増幅回路２２０−１のＮＭＯＳ１２１ｈのゲートとノードＮ１１７を接続した構成にしても良い。
【００７４】
（Ｆ）  実施例２において、３入力２出力型の差動増幅回路部２４０のＮＭＯＳ１４１ｌのゲートとダイオード１１６ａのアノードを接続した構成にしても良い。
【００７５】
（Ｇ）  実施例２において、３入力２出力型の差動増幅回路部２４０のＮＭＯＳ１４１ｌのゲートとノードＮ１１７を接続した構成にしても良い。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１における基準電流生成回路の構成例を示すブロック図である。
【図２】従来の基準電流生成回路の構成例を示す概略の回路図である。
【図３】本発明の実施例１における基準電流生成回路の構成例を示す概略の回路図である。
【図４】本発明の実施例２における基準電流生成回路の構成例を示す概略の回路図である。
【符号の説明】
【００７７】
１２，１６ａ，１１６ａ，１１２      ダイオード
１３，１７，３４，１１５，２１２，２３６      抵抗
１６，１１６      ダイオード回路部
１１０、２１０      電流発生回路部
３０，１３０，２３０      出力回路部
１２０，１４０，２２０，２４０      増幅回路部
３２，１３１，１３３，２３１，２３３      出力用ＰＭＯＳ
【図１】
2008102742.tif 000003
【図２】
2008102742.tif 000004
【図３】
2008102742.tif 000005
【図４】
2008102742.tif 000006