(57)【要約】【課題】トランジスタのサイズによらない普遍的な引っ張り歪みをｎチャネル型ＭＯＳトランジスタに印加できる半導体装置を提供する。【解決手段】ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜を使用し、この高誘電率絶縁膜を半導体基板上に界面層を介さず直接形成することにより、チャネル領域に引張り歪を与える。チャネル領域に圧縮歪を有するｐチャネル型ＭＯＳトランジスタと組み合わせることにより、相補型の高性能半導体装置を構成できる。【選択図】  図７
2008227406.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたｐ型の第１の半導体領域と、
前記半導体基板上に、前記第１の半導体領域と絶縁されて形成されたｎ型の第２の半導体領域と、
前記第１の半導体領域に形成されたｎチャネル型ＭＯＳトランジスタと、
前記第２の半導体領域に形成されたｐチャネル型ＭＯＳトランジスタと、
を具備し、前記ｎチャネル型ＭＯＳトランジスタは、
前記第１の半導体領域に、対向して形成された一対の第１のソース／ドレイン領域と、
前記第１のソース／ドレイン領域に挟まれた前記第1の半導体領域の表面に、直接接触して形成され、少なくともＬａを含む非晶質の絶縁膜で形成された第1のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
を具備し、前記Ｐチャネル型ＭＯＳトランジスタは、
前記第２の半導体領域に、対向して形成された一対の第２のソース／ドレイン領域と、
前記第２のソース／ドレイン領域に挟まれた前記第２の半導体領域の表面に、シリコン酸化膜とその上に形成された前記非晶質の絶縁膜とを含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたｐ型の第１の半導体領域と、
前記半導体基板上に、前記第１の半導体領域と絶縁されて形成されたｎ型の第２の半導体領域と、
前記第１の半導体領域に形成されたｎチャネル型ＭＯＳトランジスタと、
前記第２の半導体領域に形成されたｐチャネル型ＭＯＳトランジスタと、
を具備し、前記ｎチャネル型ＭＯＳトランジスタは、
前記第１の半導体領域に、対向して形成された一対の第１のソース／ドレイン領域と、
前記第１のソース／ドレイン領域に挟まれた前記第1の半導体領域の表面に、直接接触して形成され、少なくともＬａを含む非晶質の絶縁膜で形成された第1のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
を具備し、前記ｐチャネル型ＭＯＳトランジスタは、
前記第２の半導体領域に、対向して形成された一対の第２のソース／ドレイン領域と、
前記第２のソース／ドレイン領域に挟まれた前記第２の半導体領域の表面に、直接形成された前記非晶質の絶縁膜を含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の上面及び側面上に形成され、前記第２のゲート絶縁膜下の前記第２の半導体基板の表面に圧縮応力を加えるストレッサ絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項３】
前記ストレッサ膜は、シリコン窒化膜を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体領域及び前記第２の半導体領域がＳｉ、あるいはＧｅ原子比が１０％以上２０％以下のＳｉＧｅのいずれかで形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成されたｐ型の第１のＳｉ半導体領域と、
前記半導体基板上に、前記第１の半導体領域と絶縁されて形成されたｎ型の第２のＳｉ半導体領域と、
前記第１のＳｉ半導体領域に形成されたｎチャネル型ＭＯＳトランジスタと、
前記第２のＳｉ半導体領域に形成されたｐチャネル型ＭＯＳトランジスタと、
を具備し、前記ｎチャネル型ＭＯＳトランジスタは、
前記第１のＳｉ半導体領域に、対向して形成された一対の第１のソース／ドレイン領域と、
前記第１のソース／ドレイン領域に挟まれた前記第1のＳｉ半導体領域の表面に、直接接触して形成され、少なくともＬａを含む非晶質の絶縁膜で形成された第1のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
を具備し、前記ｐチャネル型ＭＯＳトランジスタは、
前記第２のＳｉ半導体領域に対向して形成され、Ｇｅを原子比で１０％以上２０％以下の濃度で含むＳｉＧｅからなる一対の第２のソース／ドレイン領域と、
前記第２のソース／ドレイン領域に挟まれた前記第２のＳｉ半導体領域の表面に、シリコン酸化膜とその上に形成された前記非晶質の絶縁膜とを含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
を具備することを特徴とする半導体装置。
【請求項６】
前記非晶質の絶縁膜がＬａＡｌＯ3 膜であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１の半導体領域はＳｉで形成され、前記第１のゲート絶縁膜との界面から少なくとも３ｎｍ以内の前記第１の半導体領域に、０．５％以上の引っ張り歪を含有していることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１の半導体領域はＳｉで形成され、前記第１のゲート絶縁膜との界面から少なくとも１ｎｍ以内の前記第１の半導体領域に０．８％以上の引っ張り歪を含有し、
前記第１のゲート絶縁膜との界面から少なくとも３ｎｍより深い前記第１の半導体領域に０．５％未満の引張り歪を含有していることを特徴とする請求項１乃至６に記載の半導体装置。
【請求項９】
前記第１のゲート電極はＮｉシリサイドを含み、前記非晶質の絶縁膜はＬａＡｌＯ3 膜を含み、前記第１のゲート電極と前記非晶質の絶縁膜との間にＡｌの偏積層をさらに有することを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記ｐチャネル型ＭＯＳトランジスタは、前記第２のゲート電極の上面及び側面上に形成され、前記第２のゲート絶縁膜下の前記第２の半導体基板に圧縮応力を加えるストレッサ絶縁膜をさらに具備することを特徴とする請求項１、５乃至９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪みＳｉチャネルを有する相補型ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
Ｓｉ−ＬＳＩの素子の進歩は、その基本構成単位であるＭＯＳトランジスタの高性能化をもってなされてきている。ＭＯＳトランジスタの性能とチャネルを走行するキャリア（電子、正孔）移動度とは密接な関係があるため、このキャリア移動度を向上させる技術が注目されている。移動度向上技術の一つに、歪みＳｉ技術がある。例えばｎチャネル型ＭＯＳトランジスタにおいては、チャネルのＳｉに引っ張り歪みを印加するために、歪み緩和させたＳｉＧｅ層上にＳｉ層を形成させたり、ｐチャネル型ＭＯＳトランジスタにおいては、ゲート電極上にＳｉＮ膜によるストレッサーを被せることで電子移動度を向上させている。
【０００３】
また、特許文献１では、チャネル上に基板とは異なる格子間隔を有する結晶性金属酸化物絶縁膜をゲート絶縁膜として形成することにより、チャネル領域の格子間隔を変調させ、キャリアの移動度を向上させている。
【特許文献１】特開２００４−２１４３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば歪み緩和させたＳｉＧｅ層上にＳｉ層を形成させる方法の場合、歪みＳｉ層表面は転位密度が高く、リーク電流の増加等が問題となる。また、ＳｉＮ膜によるストレッサーを被せる方法の場合は、ＦＥＴの製造プロセスが煩雑になるのは勿論だが、ＦＥＴのサイズが変化すると歪み量が変化するので、例えばＳｉＮの膜厚を変えて歪み量を調整するために設計し直すことが必要になる他、ＳｉＮの膜厚が厚すぎると膜が剥がれるという問題も発生する。
【０００５】
ここで、ゲート絶縁膜が多結晶である場合には、リーク電流の増大が懸念される。加えて上記特許文献１では、ゲート絶縁膜がエピタキシャル膜であるが故に、Ｓｉ基板は界面から５０ｎｍの領域にまで、略均一に０．７％程度もの歪み量が含有されるとしている。このような歪み量が５０ｎｍ以上に亘って存在した場合、機械的衝撃に弱く、僅かな衝撃により、転位即ち結晶欠陥を発生して歪みが緩和され、デバイス特性が劣化してしまう懸念がある上、素子間のばらつきが大きくなってしまう。
【０００６】
また、ｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタ作製には、チャネルに夫々引っ張り、圧縮歪を印加させるために、異種材料のゲート絶縁膜を用いる必要があり、相補型ＭＯＳトランジスタの作製工程は煩雑を極める。
【０００７】
そこで本発明は、トランジスタのサイズによらない引っ張り歪みを、ｎチャネル型ＭＯＳトランジスタのチャネルに印加できる相補型ＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置の第１は、半導体基板と、前記半導体基板上に形成されたｐ型の第１の半導体領域と、前記半導体基板上に、前記第１の半導体領域と絶縁されて形成されたｎ型の第２の半導体領域と、前記第１の半導体領域に形成されたｎチャネル型ＭＯＳトランジスタと、前記第２の半導体領域に形成されたｐチャネル型ＭＯＳトランジスタとを具備し、前記ｎチャネル型ＭＯＳトランジスタは、前記第１の半導体領域に、対向して形成された一対の第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域に挟まれた前記第1の半導体領域の表面に、直接接触して形成され、少なくともＬａを含む非晶質の絶縁膜で形成された第1のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
を具備し、前記Ｐチャネル型ＭＯＳトランジスタは、前記第２の半導体領域に、対向して形成された一対の第２のソース／ドレイン領域と、前記第２のソース／ドレイン領域に挟まれた前記第２の半導体領域の表面に、シリコン酸化膜とその上に形成された前記非晶質の絶縁膜とを含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを具備することを特徴とする。
【０００９】
本発明の半導体装置の第２は、半導体基板と、前記半導体基板上に形成されたｐ型の第１の半導体領域と、前記半導体基板上に、前記第１の半導体領域と絶縁されて形成されたｎ型の第２の半導体領域と、前記第１の半導体領域に形成されたｎチャネル型ＭＯＳトランジスタと、前記第２の半導体領域に形成されたｐチャネル型ＭＯＳトランジスタと、
を具備し、前記ｎチャネル型ＭＯＳトランジスタは、前記第１の半導体領域に、対向して形成された一対の第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域に挟まれた前記第1の半導体領域の表面に、直接接触して形成され、少なくともＬａを含む非晶質の絶縁膜で形成された第1のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを具備し、前記ｐチャネル型ＭＯＳトランジスタは、前記第２の半導体領域に、対向して形成された一対の第２のソース／ドレイン領域と、前記第２のソース／ドレイン領域に挟まれた前記第２の半導体領域の表面に、直接形成された前記非晶質の絶縁膜を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の上面及び側面上に形成され、前記第２のゲート絶縁膜下の前記第２の半導体基板の表面に圧縮応力を加えるストレッサ絶縁膜とを具備することを特徴とする。
【００１０】
本発明の半導体装置の第３は、半導体基板と、前記半導体基板上に形成されたｐ型の第１のＳｉ半導体領域と、前記半導体基板上に、前記第１の半導体領域と絶縁されて形成されたｎ型の第２のＳｉ半導体領域と、前記第１のＳｉ半導体領域に形成されたｎチャネル型ＭＯＳトランジスタと、前記第２のＳｉ半導体領域に形成されたｐチャネル型ＭＯＳトランジスタとを具備し、前記ｎチャネル型ＭＯＳトランジスタは、前記第１のＳｉ半導体領域に、対向して形成された一対の第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域に挟まれた前記第1のＳｉ半導体領域の表面に、直接接触して形成され、少なくともＬａを含む非晶質の絶縁膜で形成された第1のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを具備し、前記ｐチャネル型ＭＯＳトランジスタは、前記第２のＳｉ半導体領域に対向して形成され、Ｇｅを原子比で１０％以上２０％以下の濃度で含むＳｉＧｅからなる一対の第２のソース／ドレイン領域と、前記第２のソース／ドレイン領域に挟まれた前記第２のＳｉ半導体領域の表面に、シリコン酸化膜とその上に形成された前記非晶質の絶縁膜とを含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、トランジスタのサイズによらない引っ張り歪みを、ｎチャネル型ＭＯＳトランジスタのチャネルに印加できる相補型ＭＯＳトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１２】
実施形態の説明に先立ち、本発明者等の知見に基づき、Ｓｉ基板に直接接合させたＬａＡｌＯ3膜がＳｉ基板へ引っ張り歪みをもたらす事象について説明する。図１は、希ＨＦ処理により自然酸化膜を除去されたシリコン基板上に、ＬａＡｌＯ3単結晶基板をターゲットとしたレーザーアブレーション法により、ＬａＡｌＯ3膜を堆積させたときの断面ＴＥＭ写真である。この図から、ＬａＡｌＯ3膜がアモルファスであることがわかる。ＳｉＯ2のようなＳｉ酸化物からなる界面層がＬａＡｌＯ3膜とＳｉ基板の間に存在する場合は、白いコントラストとしてそれが観測されるが、同図にはそれが無いことから、界面層の無い、直接接合が実現できていることがわかる。
【００１３】
このように特にＬａＡｌＯ3膜は、Ｓｉ界面において安定な化合物であり界面層を生成させにくい性質があるばかりでなく、Ｓｉよりも高い誘電率を有する高誘電率絶縁膜であることから、Ｓｉ酸化換算膜厚を極めて薄くすることができる材料である。これについては、本発明者等は論文として既に発表している（M. Suzuki et al. Ultra thin (EOT=3Å) and low leakage dielectrics of La-Aluminate directly on Si substrate fabricated by high temperature deposition. Tech. Dig. IEDM. 2005, p.445-448参照）。
【００１４】
図２には、ＲＢＳ（ラザフォード後方散乱法）分析から得られた各元素の深さ方向プロファイルを示す。ＲＢＳ分析は、エネルギー４５０ｋｅＶのＨｅ+ イオンをＳｉ＜１１１＞軸方向に入射する、いわゆるチャネリング条件によって実施された。ＬａＡｌＯ3膜中の組成は化学量論比、すなわちＬａ：Ａｌ：Ｏ＝１：１：３となっていることがわかる。さらに、Ｓｉ基板との界面は急峻なプロファイルとなっており、直接接合であることを示している。
【００１５】
ここで、Ｓｉ基板の歪みを分析するために、エネルギー４５０ｋｅＶのＨｅ+イオンを、Ｓｉ＜１１１＞軸（試料面の法線に対し５４．７°）から±２°の範囲で０．２°ステップの角度で試料に照射し、それぞれの照射角度条件において後方散乱されたＨｅ+イオンを、散乱角５０°の位置で偏向磁場型エネルギー分析器により検出した。Ｈｅ+イオン照射角度に対する、Ｓｉからの後方散乱収量のプロットを、それぞれ、界面、および界面から１ｎｍ、２ｎｍ、３ｎｍ、５ｎｍの深さ位置に分けて図３に示す。
【００１６】
Ｈｅ+ イオンが照射されるとき、Ｓｉの結晶軸に沿った角度で照射されるとチャネリング効果により後方散乱収量が減少する。すなわち、今回の測定では、歪んでいないＳｉ基板の場合にはＳｉからの後方散乱収量は＜１１１＞軸（即ち、横軸が０のとき）において最小値を与える。
【００１７】
ところで、Ｓｉ基板が引っ張り歪みを持っている場合は、その最小値は＜１１１＞軸からプラスの角度の方向へずれ、圧縮歪みを持っているときは逆にマイナスの角度の方向へずれることが知られている。このことから、今回の直接接合の場合は、最小値がプラスの角度の方向へずれているので、基板に引っ張り歪みが印加されていることがわかる。さらに、界面に近づくほど歪が大きくなることがわかる。
【００１８】
図４は、図１に示した膜に対して、酸素雰囲気中、６００℃、３０分の酸素雰囲気中熱処理を施した後のＲＢＳによる深さ方向プロファイルである。同図において、界面近傍にはＳｉと酸素のみしか存在しない領域が１ｎｍ程度ある（図４に界面層として表示）。これは酸素雰囲気で熱処理を施すことにより、Ｓｉ基板が酸化されてＳｉＯ2 からなる界面層が成長したことを示している。
【００１９】
図５には、図３と同様にして、前記酸素熱処理後の試料における、Ｈｅ+ イオン照射角度に対するＳｉからの後方散乱収量が、それぞれの深さ位置に分けてプロットされている。図３との比較から、界面層を有する場合は、カーブの最小値はほぼ＜１１１＞軸（照射角度０度）に相当していることから、ほとんど歪みが印加されていないことがわかる。
【００２０】
また、図３および図５に示したカーブの最小値の＜１１１＞軸からのずれの大きさから、下式により歪み量が算出される。
【００２１】
ε＝２△θ／ｓｉｎ２θ  …  （１）
ここで、εは歪み量、△θは＜１１１＞軸からずれた角度量を、θは＜１１１＞軸、すなわちここでは５４．７°をそれぞれ表す。
【００２２】
図６には、この式より得られた歪み量の深さ方向プロファイルを示す。この図に示されたように、界面から３ｎｍまでの領域には、０．５％以上もの歪みが印加されていることがわかり、逆に界面層を有する場合は歪みがほとんど無いことがわかる。この結果は、歪が界面層であるＳｉＯ2層の厚さに依存しないことがわかっていることから、界面がＳｉ−Ｏ−Ｓｉの結合によって形成されてさえいれば、Ｓｉ歪みはほとんど印加されないと言える。
【００２３】
さらに、ＳｉＯ2層との界面から少なくとも１ｎｍ以内のＳｉ基板内の領域に０．８％以上の引っ張り歪を含有し、ＳｉＯ2層との界面から少なくとも３ｎｍより深いＳｉ基板内の領域に０．５％未満の引張り歪を含有していることもわかる。
【００２４】
これらのことから、図６に示した直接接合の場合の大きな歪み量はＬａＡｌＯ3が直接接合していることに起因していると言える。より具体的には、原子半径が大きく異なるＳｉとＬａが接合界面においてＬａ−Ｏ−Ｓｉという結合を形成していることに起因していると考えられる。この歪み量は原子の結合によって決定されるものなので、ＬａＡｌＯ3膜の膜厚に因らないばかりか、トランジスタサイズにも因らない、具体的にはチャネルとなるＳｉの面積に因らない、普遍的なものである。このように、Ｓｉ界面で安定、かつＳｉと原子半径が大きく異なるＬａを含む絶縁膜をＳｉ基板に直接接合させた結果、引っ張り歪みが必要となるｎチャネル型ＭＯＳトランジスタにおいては移動度が向上される。
【００２５】
また、圧縮歪みが必要となるｐチャネル型ＭＯＳトランジスタの移動度向上には、直接接合は不利に働くが、界面に１原子層以上のＳｉＯ2層を設けることによりそれを解消でき、さらに公知の圧縮歪み印加技術を用いれば、ｎチャネル型ＭＯＳトランジスタ，ｐチャネル型ＭＯＳトランジスタ双方において移動度が向上できる構造が実現できる。
【００２６】
以下、本発明の実施形態を図面を参照しつつ説明する。なお、本発明は以下の実施形態に限定されるものではなく、発明の主旨を逸脱しない範囲で、種々変形が可能である。
【００２７】
（第1の実施形態）
図７は第１の実施形態に係る相補型ＭＯＳトランジスタ（ＣＭＯＳトランジスタ）の構成を示す断面図である。Ｓｉ基板１上にＳｉＯ2からなる素子分離層７を介してp型半導体層３およびｎ型半導体層５が形成されている。なお、基板としてＳＯＩ（Silicon On Insulator）構造の基板を用いてもよい。また、上記ｎ型半導体層５は、ＳｉＧｅ層であってもよい。このときＳｉＧｅ層は、高移動度を実現するための歪を含有するには、Ｇｅが原子比１０％以上である必要があり、またトランジスタ特性に影響を及ぼさない欠陥量にするためには、Ｇｅ濃度は２０％以下である必要がある。
【００２８】
ｐ型半導体層上にはｎチャネル型ＭＯＳトランジスタ、ｎ型半導体層上にはｐチャネル型ＭＯＳトランジスタが形成されている。ｎチャネル型ＭＯＳトランジスタにおいては、p型半導体層の上のゲート絶縁膜として、Ｓｉより誘電率が高く、アモルファスのＬａＡｌＯ3膜が界面層を有さずに直接接合されており、チャネルとなるＳｉ基板は、少なくとも界面から３ｎｍの領域にかけて、０．５〜１％の引っ張り歪みを有している。この時、ＬａＡｌＯ3膜は、デバイス用途に応じて、その膜厚を自由に変えることができる。
【００２９】
ＬａＡｌＯ3膜上には偏析されたＡｌおよびＮｉ2Ｓｉからなるゲート電極が形成されている。ゲート電極の構成はこれに限ったものではなく、デバイス用途に応じたしきい値電圧を与える組成、材料を自由に選択できる。
【００３０】
ｎチャネル型ＭＯＳトランジスタゲート絶縁膜直下のチャネル領域を挟むようにして、ソース／ドレイン領域が形成されている。ここで、チャネル部にはＬａＡｌＯ3膜による引っ張り歪みが印加されている。ゲート絶縁膜とゲート電極の周りにはＳｉＮからなるゲート側壁が形成されている。
【００３１】
ｐチャネル型ＭＯＳトランジスタにおいては、ｎ型半導体層の上には界面層としてＳｉＯ2層が一原子層形成されており、さらにその上にはＬａＡｌＯ3膜が形成されている。この時、ＳｉＯ2層とＬａＡｌＯ3膜の膜厚は多様なデバイスに対応できるよう自由に変えることができる。
【００３２】
ＬａＡｌＯ3膜上にはゲート電極としてＮｉ2Ｓｉが形成されており、ＳｉＯ2層とＬａＡｌＯ3層からなるゲート絶縁膜とゲート電極の周りにはＳｉＮからなるゲート側壁絶縁膜が形成されている。ｐチャネル型ＭＯＳトランジスタおいてもゲート電極の構成はこれに限るものではなく、デバイス用途に応じてその材料を自由に選択できる。
【００３３】
さらにゲート側壁絶縁膜、ゲート電極上には、これらを覆うようにして、ストレッサーであるＳｉＮ膜が形成されている。ＳｉＯ2界面層直下のチャネル領域を挟むようにしてソース／ドレイン領域が形成されている。ここでチャネル領域は、ＳｉＯ2によるＬａＡｌＯ3膜起因の引っ張り歪みが緩和されており、さらにはストレッサーであるＳｉＮ膜の堆積により圧縮歪みが印加されている。
【００３４】
また、ストレッサーの効果が大きく、ＬａＡｌＯ3膜を直接接合させた場合の引っ張り歪みを打ち消すことができる場合は界面のＳｉＯ2 層は無くても良い。第１の実施形態によれば、ｎチャネル型、ｐチャネル型双方のＭＯＳトランジスタにおいて、それぞれ最適な歪みが印加されていることにより、歪みが無い場合に比べて移動度を大きく向上させることができる。
【００３５】
次に、第１の実施形態の半導体装置の製造工程について説明する。まず図８に示すように、イオン注入法などにより、半導体基板１上にｐ型半導体層３およびｎ型半導体層５を形成する。次に、ｐ型半導体層３およびｎ型半導体層５の境界表面にシリコン酸化物層からなる素子分離層７を形成する。
【００３６】
続いて図９に示すように、ｐ型半導体層３およびｎ型半導体層５上に、ダミーゲート絶縁膜９、およびダミーゲート電極１１として、それぞれ例えばＳｉＯ2 、多結晶Ｓｉを堆積する。その後図１０に示すように、ＲＩＥなどの公知のエッチング技術を用いてＳｉＯ2層９、多結晶Ｓｉ層１１を加工してダミーゲート電極を形成する。
【００３７】
次に公知の方法で、ダミーゲート電極１１をマスクとして、ｎＭＯＳトランジスタ領域およびｐＭＯＳトランジスタ領域それぞれに、ｎ型不純物、ｐ型不純物をイオン注入し、ソース／ドレインとなる拡散層１３，１５を形成する。言うまでも無く、片方のＦＥＴにイオン注入する際は、逆側のＦＥＴはレジスト（不図示）によりマスクされている。
【００３８】
その後、公知の方法でＳｉＮ層を全面に堆積させ、ＲＩＥによりエッチングすることにより、図１２に示すように、ゲート側壁絶縁膜１７を形成する。その後、ダミーゲート電極１１およびゲート側壁絶縁膜１７をマスクとして、ｎチャネル型ＭＯＳトランジスタ領域およびｐチャネル型ＭＯＳトランジスタ領域各々にｎ型不純物、p型不純物をイオン注入し、活性化のための熱処理を施して、図１３に示すように、浅いエクステンションソース／ドレイン部１３，１５を含むソース／ドレイン領域１９，２１を形成する。
【００３９】
エクステンション部１３，１５の形成には、選択エピタキシャル成長法を用い、デバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
【００４０】
次にＰＥＰ（Photo Engraving Process）によりゲート電極１上をレジスト２３によりマスクする。次に全面にたとえばスパッタ法など公知の方法でＮｉ層２５を１０ｎｍ程度堆積する。その後４００℃程度の熱処理を施すことによりＮｉとＳｉを反応させ、その後薬液などにより未反応のＮｉ、ゲート電極１１上のレジスト２３を除去することで、図１５に示すように、ソース／ドレイン領域１９，２１の表面にコンタクトとしてＮｉＳｉ層２７を形成する。ソース／ドレイン領域表面はＣｏＳｉなど、熱処理により自己整合的に形成される金属シリサイドであればよい。また、これらシリサイド化における熱処理条件は適宜変更できる。
【００４１】
その後、ＳｉＯ2からなる層間絶縁膜２９を形成後、表面をＣＭＰ（Chemical Mechanical Polishing）法などによって平坦化し、図１６に示すように、ダミーゲート電極１１の表面を露出させる。その後ＣＦ4 のエッチングガスを用いたＣＤＥ（Chemical Dry Etching）などによってダミーゲート電極１１を選択的に除去し、続いて、フッ化水素酸によりダミーゲート絶縁膜９を溶解、除去させて、図１７に示すように、ゲート埋め込み用溝３１を形成する。
【００４２】
次に、ゲート絶縁膜３３として、ターゲットとしてＬａＡｌＯ3 単結晶を用いたスパッタ法により、基板温度６００℃、真空中（１×１０-6Ｐａ）の条件下にて、ゲート絶縁層として非晶質のＬａＡｌＯ3 膜を、界面層を形成させずに約３ｎｍの厚さで、図１７に示すようにゲート埋め込み用溝３１の底部に形成させる。
【００４３】
なお、成膜方法はスパッタ法に限定されるものではなく、ＣＶＤ（Chemical Vapor Deposition）法、ＭＢＥ（molecular Beam Epitaxy）法、レーザーアブレーション法等を用いてもよい。また、ゲート絶縁膜３３の組成としてＬａ、Ａｌの比を適宜変えることができる。さらに、ゲート絶縁膜３３としては、Ｌａを含む絶縁膜であるＬａ2Ｏ3、ＬａＳｉＯ、ＬａＨｆＯなどを用いてもよい。
【００４４】
その後、例えば、ＣＶＤ法により、全面に厚さ約５０ｎｍのＳｉを形成し、続けて、ＰＥＰにより、このＳｉをパターニングし、図１９に示すようにｎチャネル型ＭＯＳトランジスタ領域上にＳｉからなるマスク材３５を形成する。ここで、６００℃、大気圧酸素中の熱処理を施すことにより、図２０に示すように、ｐチャネル型ＭＯＳトランジスタ領域にのみ、基板とＬａＡｌＯ3 との間に界面層となるＳｉＯ2層３７を厚さ０．２〜２ｎｍ（1〜１０原子層程度）形成させる。ここでの熱処理条件、界面層の厚さはデバイス用途に応じて自由に設定できる。
【００４５】
次に、ｎ型ＭＯＳトランジスタ領域上に形成されたマスク材３５を除去する。ここでのマスク材３５やこれを除去するマスク除去材は、同様の効果をもたらす組み合わせであれば、それら材料は限定されるものではない。その後、多結晶Ｓｉ、およびＮｉを、ゲート埋め込み用溝のＬａＡｌＯ3膜３３上に堆積させ、図２１に示すように、熱処理を施してＮｉ2Ｓｉ層３９を形成させる。
【００４６】
その後、ｐチャネル型ＭＯＳトランジスタ領域をレジスト４１によりマスクし、図２２に示すように、ｎチャネル型ＭＯＳトランジスタのゲート電極３９上からＡｌをイオン注入、その後の熱処理によりＡｌをゲート電極３９とゲート絶縁膜３３の界面に偏析させ、偏析層４３を形成する。このＡｌ偏積層４３はｎ型ＭＯＳトランジスタにおけるゲート電極の仕事関数を調整するために形成するものである。イオン注入条件と、その後の熱処理条件との組み合わせは、Ａｌの偏析が可能なように任意に設定できるが、ＡｌをＬａＡｌＯ3 膜中を拡散させずに界面に偏析させるためには、少なくともＬａＡｌＯ3 膜が非晶質である必要がある。また、イオン注入の替わりに、Ａｌ膜をＮｉ2Ｓｉ層３９上に堆積させても良い。
【００４７】
次に公知のＰＥＰ技術を用いて、図２３に示すように、ｐチャネル型ＭＯＳトランジスタ領域の層間絶縁膜２９を除去し、ｎチャネル型ＭＯＳトランジスタ領域上にレジストマスク４５を形成する。さらに、ｐチャネル型ＭＯＳトランジスタ領域の圧縮歪みのストレッサーとして、ＣＶＤ法などにより１００ｎｍのＳｉＮ層４７を全面に形成する。ストレッサーとしては、基板に圧縮歪みを加えるものであれば材料やその膜厚は制限されない。その後レジスト４５をリフトオフしてｎチャネル型ＭＯＳトランジスタ領域上のＳｉＮ層４７を除去する。これにより、図２４に示すような、ＣＭＯＳトランジスタが形成される。
【００４８】
以上述べた第１の実施形態によれば、ｎチャネル型ＭＯＳトランジスタでは高誘電率ゲート絶縁膜３３をｐ型半導体層３上に界面層を形成させずに直接接合させることで、ｐ型半導体層３のＳｉに引っ張り歪みを導入することができる。また、ｐチャネル型ＭＯＳトランジスタにおいては、既知の技術を用いて圧縮歪みを有するＳｉチャネルを容易に形成することができるので、移動度に優れた相補型ＭＯＳトランジスタを提供することができる。
【００４９】
（第２の実施形態）
第２の実施形態においては、シリサイドからなるショットキーソースドレインを有するＭＯＳトランジスタおよびその製造工程について説明する。理解を容易にするため、第１の実施形態と同一箇所には同一の参照符号を付与し、重複する説明を省略する。
【００５０】
図２５は第２の実施形態に係る半導体装置（ＣＭＯＳトランジスタ）の構成を示す断面図である。Ｓｉ基板１上にＳｉＯ2からなる素子分離層７を介してp型半導体層３およびｎ型半導体層５が形成されている。なお、基板としてＳＯＩ（Silicon On Insulator）構造の基板を用いてもよい。ｐ型半導体層上にはｎチャネル型ＭＯＳトランジスタ、ｎ型半導体層上にはｐチャネル型ＭＯＳトランジスタが形成されている。
【００５１】
第２の実施形態が第１の実施形態と異なるところは、ソース／ドレイン層にＣｏＳｉからなるショットキーソースドレイン２８，２９を有することである。その他は第１の実施形態と同様なので、構造の説明を省略し、製造方法について説明する。
【００５２】
先ず、第１の実施形態の図８と同様、ｐ型半導体層３およびｎ型半導体層５の境界にシリコン酸化物層からなる素子分離層７を形成した後、図２６に示すように、ＣＶＤ法やスパッタ法など公知の方法を用いてゲート絶縁層としてアモルファスのＬａＡｌＯ3膜９を界面層を形成させずに約３ｎｍの厚さで堆積する。その後、ＣＶＤ法などにより多結晶Ｓｉ層１１をＬａＡｌＯ3膜９上に形成する。
【００５３】
その後、図２７に示すように、ＲＩＥなどの公知のエッチング技術を用いてＬａＡｌＯ3膜９、多結晶Ｓｉ層１１を加工してダミーゲート電極を形成する。続いて、ＣＶＤ法等によりＳｉＮからなるゲート側壁絶縁膜１８を形成し、公知のＲＩＥ法等によってエッチングして側壁絶縁膜を薄くする。次にダミーゲート電極をレジスト（不図示）によりマスクし、全面に例えばスパッタ法など公知の方法で、Ｃｏを１５ｎｍ程度堆積させる。
【００５４】
その後、６００℃の熱処理工程により、図２８に示すように、ソース／ドレイン領域にＣｏＳｉ層２８を形成し、その後未反応のＣｏ、レジストを薬液などにより除去することにより、ソース／ドレイン領域をシリサイド化する。このときＣｏの代わりにシリサイド化する金属、例えばＮｉなどを用いても良い。
【００５５】
次に公知の方法で層間絶縁膜２９を形成後、図２９に示すように、ダミーゲート電極である多結晶Ｓｉ１１を除去する。これ以降の工程は、第１の実施形態における図１８以降と同様な工程になる。
【００５６】
第２の実施形態によれば、第１の実施形態同様、ｎチャネル型ＭＯＳトランジスタでは高誘電率ゲート絶縁膜３３をｐ型半導体層３上に界面層を形成させずに直接接合させることで、ｐ型半導体層３のＳｉに引っ張り歪みを導入することができる。また、ショットキーソースドレイン構造であるため、寄生抵抗が抑制された性能の優れた相補型ＭＯＳトランジスタを提供することができる。
【００５７】
なお、第２の実施形態においても、第１の実施形態同様、半導体領域３，５をＳｉＧｅ（Ｇｅ組成１０％以上、２０％以下）とすることもできる。
【００５８】
（第３の実施形態）
第３の実施形態においては、ストレッサーとして、ｐ型ＭＯＳトランジスタのソース／ドレイン領域にエピタキシャル成長させたＳｉＧｅ層を有する形態の半導体装置、およびその製造工程ついて説明する。理解を容易にするため、第１の実施形態と同一箇所には同一の参照符号を付与し、重複する説明を省略する。
【００５９】
図３０は第３の実施形態に係る半導体装置（ＣＭＯＳトランジスタ）の構成を示す断面図である。Ｓｉ基板１上にＳｉＯ2からなる素子分離層７を介してp型半導体層３およびｎ型半導体層５が形成されている。なお、基板としてＳＯＩ（Silicon On Insulator）構造の基板を用いてもよい。ｐ型半導体層上にはｎチャネル型ＭＯＳトランジスタ、ｎ型半導体層上にはｐチャネル型ＭＯＳトランジスタが形成されている。
【００６０】
第３の実施形態が第１の実施形態と異なるところは、ｐチャネル型ＭＯＳトランジスタのソース／ドレインに、ストレッサーとしてエピタキシャル成長させたＳｉＧｅ層を有することである。その他は第１の実施形態と同様なので、構造の説明を省略し、製造方法について説明する。
【００６１】
先ず、第１の実施形態の図９、図１０と同様にして、ダミーゲート電極１１、ゲート絶縁膜９を加工後、図１１と同様に、ｐチャネル型ＭＯＳトランジスタ領域をレジスト（不図示）にてマスクした後、ダミーゲート電極１１をマスクに、ｎチャネル型ＭＯＳトランジスタ領域にｎ型不純物をイオン注入して、エクステンション領域であるソース・ドレイン拡散層１３を形成する。
【００６２】
次いで、ｐチャネル型ＭＯＳトランジスタ領域の上記レジストを除去した後、図３１に示すように、ｎチャネル型ＭＯＳトランジスタをレジスト１４によりマスクして、ｐチャネル型ＭＯＳトランジスタのソース／ドレイン領域をエッチングする。このときのエッチングする深さは、後のイオン注入による不純物の分布以上の深さであることが望ましい。
【００６３】
次に、図３２に示すように、Ｇｅを１０％の原子比で含むＳｉＧｅを前記エッチング領域にエピタキシャル成長させる。このとき、チャネルとなるＳｉに圧縮歪を印加するためにはＧｅが原子比で１０％以上である必要があり、またトランジスタ特性に影響を及ぼさない欠陥量にするためにはＧｅ量が２０％以下である必要がある。
【００６４】
次にｐチャネル型ＭＯＳトランジスタ領域へイオン注入することにより、図３３に示すように、ｐチャネル型ＭＯＳトランジスタのエクステンション領域１５を形成する。次にｎＭＯＳトランジスタ上のレジスト１４を除去する。これ以降の工程は、第１の実施形態における図１２以降の工程に順ずるが、第１の実施形態における圧縮歪のストレッサであるＳｉＮ膜を省略してもよい。併用すれば、より強い歪をｐチャネル型ＭＯＳトランジスタのチャネル領域に与えることができる。
【００６５】
第３の実施形態によれば、第１の実施形態同様、ｎチャネル型ＭＯＳトランジスタでは高誘電率ゲート絶縁膜３３を、ｐ型半導体層３上に界面層を形成させずに直接接合させることで、ｐ型半導体層３のＳｉに引っ張り歪みを導入することができる。また、ｐチャネル型ＭＯＳトランジスタ領域では、ストレッサーとしてのＳｉＧｅ層２２を有するので、第１の実施形態同様、Ｓｉチャネルに圧縮歪を与えることができる。
【００６６】
以上のように実施形態を通じて本発明を説明してきたが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【００６７】
【図１】ＬａＡｌＯ3膜とＳｉ基板が直接接合していることを示す図。
【図２】図１の試料の表面からの深さと構成元素の原子濃度の関係を示す図で、ＬａＡｌＯ3膜とＳｉ基板の間に界面層が生成していないことを示す図。
【図３】Ｈｅイオン照射角度とＲＢＳ収量との関係を示す図で、基板に引っ張り歪みが存在していることを示す図。
【図４】酸素中の熱処理を行った場合のに試料の表面からの深さと構成元素の原子濃度の関係を示す図で、ＬａＡｌＯ3膜とＳｉ基板の間に界面層が生成することを示す図。
【図５】界面層が生成した場合のＨｅイオン照射角度とＲＳＢ収量との関係を示す図で、歪がほとんど存在しないことを示す図。
【図６】界面からの深さと引張り歪量の関係を示す図で、界面層の有無での引っ張り歪み量の違いを示す図。
【図７】本発明の第１の実施形態に係る半導体装置の断面図。
【図８】第１の実施形態の半導体装置の製造工程を説明するための断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図。
【図１４】図１３に続く工程の断面図。
【図１５】図１４に続く工程の断面図。
【図１６】図１５に続く工程の断面図。
【図１７】図１６に続く工程の断面図。
【図１８】図１７に続く工程の断面図。
【図１９】図１８に続く工程の断面図。
【図２０】図１９に続く工程の断面図。
【図２１】図２０に続く工程の断面図。
【図２２】図２１に続く工程の断面図。
【図２３】図２２に続く工程の断面図。
【図２４】図２３に続く工程の断面図。
【図２５】第２の実施形態に係る半導体装置の断面図。
【図２６】第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２７】図２６に続く工程の断面図。
【図２８】図２７に続く工程の断面図。
【図２９】図２８に続く工程の断面図。
【図３０】第３の実施形態に係る半導体装置の断面図。
【図３１】第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３２】図３１に続く工程の断面図。
【図３３】図３２に続く工程の断面図。
【符号の説明】
【００６８】
１…半導体基板
３…ｐ型半導体層
５…ｎ型半導体層
７…素子分離層
９…ゲート絶縁膜
１１…ゲート電極
１３…ｎチャネル型ＭＯＳトランジスタのソース・ドレイン・エクステンション領域
１５…ｐチャネル型ＭＯＳトランジスタのソース・ドレイン・エクステンション領域
１７、１８…側壁絶縁膜
１９…ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域
２１…ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域
２２…ｐチャネル型ＭＯＳトランジスタのストレッサ領域
２３…レジストマスク
２５…Ｎｉ層
２７…シリサイド層
２８…シリサイド層（ソース・ドレイン層）
２９…層間絶縁膜
３１…溝
３３…高誘電率ゲート絶縁膜
３５…シリコンマスク
３７…界面層（シリコン酸化膜）
３９…Ｎｉシリサイド層
４１、４５…レジストマスク
４３…偏析層（Ａｌ層）
４７…ＳｉＮ層
【図１】
2008227406.tif 000003
【図２】
2008227406.tif 000004
【図３】
2008227406.tif 000005
【図４】
2008227406.tif 000006
【図５】
2008227406.tif 000007
【図６】
2008227406.tif 000008
【図７】
2008227406.tif 000009
【図８】
2008227406.tif 000010
【図９】
2008227406.tif 000011
【図１０】
2008227406.tif 000012
【図１１】
2008227406.tif 000013
【図１２】
2008227406.tif 000014
【図１３】
2008227406.tif 000015
【図１４】
2008227406.tif 000016
【図１５】
2008227406.tif 000017
【図１６】
2008227406.tif 000018
【図１７】
2008227406.tif 000019
【図１８】
2008227406.tif 000020
【図１９】
2008227406.tif 000021
【図２０】
2008227406.tif 000022
【図２１】
2008227406.tif 000023
【図２２】
2008227406.tif 000024
【図２３】
2008227406.tif 000025
【図２４】
2008227406.tif 000026
【図２５】
2008227406.tif 000027
【図２６】
2008227406.tif 000028
【図２７】
2008227406.tif 000029
【図２８】
2008227406.tif 000030
【図２９】
2008227406.tif 000031
【図３０】
2008227406.tif 000032
【図３１】
2008227406.tif 000033
【図３２】
2008227406.tif 000034
【図３３】
2008227406.tif 000035