(57)【要約】【課題】高速動作または低消費電力動作が可能な半導体装置を提供することを目的とする。【解決手段】直列接続されたｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタと、前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタのチャネルの上に絶縁膜を介して延在した第１ゲートと、を備え、前記第１ゲートに光を与えると、電子及び正孔が生成し、前記電子及び正孔のいずれかが前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタの前記チャネルの上を走行することにより、前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタがスイッチングすることを特徴とする半導体装置を提供する。【選択図】図１
2008251842.tif 000002
【特許請求の範囲】
【請求項１】
直列接続されたｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタと、
前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタのチャネルの上に絶縁膜を介して延在した第１ゲートと、
を備え、
前記第１ゲートに光を与えると、電子及び正孔が生成し、前記電子及び正孔のいずれかが前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタの前記チャネルの上を走行することにより、前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタがスイッチングすることを特徴とする半導体装置。
【請求項２】
それぞれが直列接続されたｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを有する複数のトランジスタ対と、
前記複数のトランジスタ対のそれぞれの前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタのチャネルの上に絶縁膜を介して延在した第１ゲートと、
を備え、
前記第１ゲートに電流パルスを与えると、電子及び正孔のいずれかが前記複数のトランジスタ対の前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタの前記チャネルの上を走行することにより、前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタが順次スイッチングすることを特徴とする半導体装置。
【請求項３】
前記第１ゲートは、光を吸収して電子と正孔とを生成することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１ゲートに対して前記光を与える光導波路をさらに備えたことを特徴とする請求項１〜３いずれか１つに記載の半導体装置。
【請求項５】
前記第１ゲートの一端に接続されたｎ型半導体領域と、
前記第１ゲートの他端に接続されたｐ型半導体領域と、
をさらに備え、
前記ｎ型半導体領域に高電位、前記ｐ型半導体領域に低電位を印加した時に、前記第１ゲートは、空乏化することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１ゲートに前記電流パルスを与える電流源をさらに備えたことを特徴とする請求項２記載の半導体装置。
【請求項７】
前記第１ゲートの一端は高電位、他端は低電位とされ、
前記正孔が前記高電位の側から低電位の側に向かって走行する際に、前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタの前記チャネルの上を走行することを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタの前記チャネルに対して、ローレベルのゲート電位を与えるゲート電極をさらに備えたことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１ゲートの一端は高電位、他端は低電位とされ、
前記電子が前記低電位の側から前記高電位の側に向かって走行する際に、前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタの前記チャネルの上を走行することを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項１０】
前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタの前記チャネルに対して、ハイレベルのゲート電位を与えるゲート電極をさらに備えたことを特徴とする請求項９記載の半導体装置。
【請求項１１】
直列接続されたｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの接続点に接続された電圧出力線をさらに備えたことを特徴とする請求項１〜１０のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、具体的にはＣＭＯＳ（Complementary Metal-Oxide Semiconductor)などにクロックを供給する半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）の高速化と消費電力の低減の要求が加速している。高速化については、電気配線遅延がＬＳＩの高速化を妨げる決定的要因になり始めている。これをきっかけに、光で回路を動かそうというニーズが高まっており、オンチップ光配線とそれを用いた光電気混載ＬＳＩの研究開発が活発化している。
【０００３】
光電気混載ＬＳＩの基幹素子としては、光信号を出力する発光素子、光信号を伝送する光導波路、光信号を受信する受光素子が挙げられる。発光素子と受光素子がＬＳＩチップの内にあるか外にあるかで回路機能が異なる。
【０００４】
すなわち、光電気混載ＬＳＩではチップ内に受光素子を設けることが必須であり、こうすることによって光クロッキングが可能になる。さらに、発光素子もチップ内に設けることで、従来は実現困難と考えられていた光入出力・光演算も可能になる。
【０００５】
チップ内に受光素子を設けると、光による高速クロッキングが可能となる。しかしながら、光クロックにおける光電変換原理が、電流変換である場合には、電力消費が大変に大きいという問題がある。
【０００６】
これに対して、光を電圧変換する半導体装置が開示されている（特許文献１）。すなわち、特許文献１には、フォトダイオードをＣＭＯＳのゲートに接続して、光生成キャリアでＣＭＯＳのチャネルをオンさせる半導体装置が開示されている。  
しかし、特許文献１に開示されている半導体装置の場合、ＣＭＯＳのゲートに蓄積した光キャリアを消去する機構が設けられていないためにオフさせることができない。
【特許文献１】特開平６−２０９１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、高速動作または低消費電力動作が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、直列接続されたｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタと、前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタのチャネルの上に絶縁膜を介して延在した第１ゲートと、を備え、前記第１ゲートに光を与えると、電子及び正孔が生成し、前記電子及び正孔のいずれかが前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタの前記チャネルの上を走行することにより、前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタがスイッチングすることを特徴とする半導体装置が提供される。
【０００９】
また、本発明の他の一態様によれば、それぞれが直列接続されたｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを有する複数のトランジスタ対と、前記複数のトランジスタ対のそれぞれの前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタのチャネルの上に絶縁膜を介して延在した第１ゲートと、を備え、前記第１ゲートに電流パルスを与えると、電子及び正孔のいずれかが前記複数のトランジスタ対の前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタの前記チャネルの上を走行することにより、前記ｎ型ＭＯＳトランジスタと前記ｐ型ＭＯＳトランジスタが順次スイッチングすることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、高速動作または低消費電力動作が可能な半導体装置が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。  
図１（ａ）は、本発明の第１の実施の形態にかかる半導体装置を表す概念図である。また、図１（ｂ）は、この半導体装置の動作を表す状態遷移表である。
【００１２】
この半導体装置は、ＣＭＯＳ１０と、第１ゲート３０と、光導波路４０と、を備える。ＣＭＯＳ１０は、Ｎ（Ｎ型）ＭＯＳチャネル１２と、Ｐ（Ｐ型）ＭＯＳチャネル２２と、を有する。これらチャネル１２、２２は、ローレベル（例えば、０ボルト）配線５０と、ハイレベル（例えば、１ボルト）配線６０と、の間に直列に接続されている。そして、ＮＭＯＳチャネル１２とＰＭＯＳチャネル２２との接続点に出力配線７０が接続され、ＣＭＯＳ１０から信号電圧が出力される。
【００１３】
ＮＭＯＳチャネル１２と、ＰＭＯＳチャネル２２の上には、図示しない絶縁膜を挟んで第１ゲート３０が延在している。すなわち、第１ゲート３０は、これらチャネル１２、２２の上において、それぞれゲートとして作用する。第１ゲート３０の一端はローレベル配線５０に接続され、他端はハイレベル配線６０に接続されている。なお、後に詳述するように、第１ゲート３０の両端をローレベル配線５０とハイレベル配線６０とは異なる配線にそれぞれ接続し、ローレベル配線５０及びハイレベル配線６０とは異なるバイアスを印加するようにしてもよい。
【００１４】
光導波路４０は、第１ゲート３０に近接してまたは接続して設けられている。すなわち、第１ゲート３０は、 光導波路４０に対して分布結合または直接結合しており、光導波路４０を伝搬する光を受けることができる。そして、第１ゲート３０は、光電変換機能を有する。すなわち、第１ゲート３０は、光を吸収して電子と正孔とを生成する。
【００１５】
ＮＭＯＳチャネル１２とＰＭＯＳチャネル２２の上方において、第１ゲート３０のさらに上に、図示しない絶縁膜をはさんで第２ゲート１４、２４がそれぞれ設けられている。第２ゲート１４、２４は、ゲート配線８０に接続されている。
【００１６】
ＮＭＯＳチャネル１２とＰＭＯＳチャネル２２は、例えばシリコン（Ｓｉ）により形成することができる。また、第１ゲート３０は、例えばシリコンやシリコンとゲルマニウムの混晶、またはゲルマニウムなどにより形成することができる。光導波路４０は、例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、シリコンなどにより形成することができる。
【００１７】
この半導体装置の動作について説明すると、以下の如くである。  
図示しない光源から出力された光クロックは、光導波路４０を伝搬し、第１ゲート３０に入力される。この光のエネルギーよりもバンドギャップの狭い半導体により第１ゲート３０を形成しておけば、第１ゲート３０において光が吸収され、電子ｅと正孔ｈが生成する。図１に表したように第１ゲート３０の両端に電圧が加え、逆バイアス状態にして空乏化させておくと、光の吸収により生じた電子ｅと正孔ｈのうちの正孔ｈがＣＭＯＳ１０のチャネル上を通過してローレベル配線５０に流れる。正孔ｈがＮＭＯＳチャネル１２とＰＭＯＳチャネル２２の上をそれぞれ通過することにより、ＣＭＯＳ１０からの出力信号が変化する。光導波路４０から第１ゲート３０に与えられる光信号と、ＣＭＯＳ１０の出力配線７０から出力される電圧信号と、の関係は、図１（ｂ）に表した如くである。すなわち、本具体例においては、光信号によるインバータ動作が可能とされている。
【００１８】
図２は、第１ゲート３０を正孔ｈが走行する場合のＣＭＯＳ１０のチャネルの変化を表す概念図である。なお、図２以降の各図については、既出の図面に関して説明したものと同様の要素には同一の符号を付して詳細な説明は省略する。  
第１ゲート３０が光信号を受けていない場合、すなわち、光信号がオフ（入力０）の場合には、図２（ａ）に表したように、第１ゲート３０は空乏化されており、余分な電荷は存在しない。このため、ＣＭＯＳインバーターの入力は、第２ゲート１４、２４により与えられるゲート電位０（ローレベル）により決定される。具体的には、ＰＭＯＳチャネル２２はオンされ、ＮＭＯＳチャネル１２はオフであることから、出力配線７０から出力される出力信号は「１」となる。
【００１９】
一方、光信号が供給された場合、すなわち、光信号がオン（入力１）の場合には、図２（ｂ）に表したように、光導波路４０の直上で第１ゲート３０にパケット状に電子ｅと正孔ｈが各々発生し、電界の向きに従い、電子ｅはハイレベル配線６０に吸収され、正孔ｈは入力信号としてＣＭＯＳ１０のチャネルに向かって走行する。このパケット状の正孔ｈがＣＭＯＳのチャネル１２、２２の上を通過するとき、ＣＭＯＳインバーターの入力が遷移する。すなわち、ＮＭＯＳチャネル１２とＰＭＯＳチャネル２２の上においてそれぞれゲートとして作用する第１ゲート３０の電位は、見かけ上電位「１」として振る舞い、ＰＭＯＳチャネル２２はオフされ、ＮＭＯＳチャネル１２はオンするため、出力配線７０から出力される信号は「０」に遷移する。つまり、正孔ｈがＣＭＯＳ１０のチャネルの上を通過する瞬間だけ、出力が「０」に遷移する。ＣＭＯＳ１０のチャネルの上を通過した正孔ｈは、ローレベル配線５０に吸収される。
【００２０】
光信号が再びオフになると、図２（ｃ）に表したように、第１ゲート３０を通過した正孔は全てローレベル配線５０に吸収され、第１ゲート３０は再び空乏化する。従って、第１ゲート３０からＣＭＯＳインバーターのチャネル１２、２２には、第２ゲート１４、２４からのゲート電位が作用してゲート電位は０（ローレベル）となる。つまり、ＰＭＯＳチャネル２２はオンされ、ＮＭＯＳチャネル１２はオフされることから、出力配線７０から出力される信号は、再び「１」に戻る。
【００２１】
ここで、図１に表した第２ゲート１４、２４は、図２（ａ）及び（ｃ）に表したように、光信号がオフ（入力０）の時に、ＮＭＯＳチャネル１２及びＰＭＯＳチャネル２２に対するゲート電位をローレベルに確定するための役割を有する。この場合、第２ゲート１４、２４に与える電位は、ローレベル配線５０と同一（例えば、０ボルト）でもよく、あるいはローレベル配線５０とハイレベル配線６０の電位の中間よりもローレベル寄りの電位とすればよい（例えば、ローレベルが０ボルトでハイレベルが１ボルトの場合には、０．５ボルトよりも低い電位）。
【００２２】
第２ゲート１４、２４に印加する電位が低すぎると、第１ゲート３０を正孔ｈが走行することによるＣＭＯＳ１０のチャネルへの電位の効果が抑制されることもあり得る。このような場合には、第２ゲート１４、２４に印加する電位を、ローレベル配線５０とハイレベル配線６０の電位の中間よりもややローレベル寄りとなるように適宜調整すればよい。つまり、第２ゲート１４、２４に与える電位は、第１ゲート３０を走行する正孔ｈによるＣＭＯＳの動作を阻害せず、且つ、第１ゲート３０が空乏化している状態においては、ＣＭＯＳのチャネルに対して実質的にローレベルのゲート電位を与えられる電位とすればよい。
【００２３】
図３は、特許文献１に記載された半導体装置を表す模式図である。  
本比較例の場合、フォトダイオード２００の出力電圧がＣＭＯＳの２つのゲートにそれぞれ供給される。つまり、フォトダイオード２００に光信号を与え、これを電圧変換してＣＭＯＳチャネルが制御できれば、光−電圧変換は原理上可能である。ただし、本比較例の回路では、ＰＭＯＳとＮＭＯＳのゲートに溜まった片方の微小電荷（ここではホール）を光クロックの周期内に消去する機構が無く、インバーター動作できない。つまり、ＣＭＯＳをオフすることが困難である。
【００２４】
これに対して、本実施形態においては、第１ゲート３０をローレベル配線５０とハイレベル配線６０との間に形成し、ＣＭＯＳ１０のチャネルの上を正孔ｈを通過させることにより、ＣＭＯＳ１０のオンとオフを確実に実行できる。また、第２ゲート１４、２４を設けることにより、ＣＭＯＳ１０のチャネルに与えるゲート電位のローレベルをさらに確実に規定することができる。
【００２５】
図４（ａ）は、本発明の第１の実施の形態にかかる半導体装置のもうひとつの具体例を表す概念図である。また、図４（ｂ）は、この半導体装置の動作を表す状態遷移表である。
【００２６】
本具体例は、電子走行型の半導体装置である。すなわち、第１ゲート３０は、光導波路４０の側がローレベル配線５０に接続され、ＣＭＯＳ１０の側がハイレベル配線６０に接続されている。そして、本具体例においても、第１ゲート３０は、光電変換機能を有する。すなわち、第１ゲート３０は、光を吸収して電子と正孔とを生成する。また、第２ゲート１４、２４には、ハイレベルの電位が与えれる。
【００２７】
本具体例においては、光導波路４０から第１ゲート３０に光信号が供給されて電子ｅと正孔ｈが生成されると、正孔ｈはローレベル配線５０に吸収され、電子ｅがＣＭＯＳ１０のチャネルの上を通過してハイレベル配線６０に吸収される。そして、図４（ｂ）に表したように、入力される光信号に対して、同極性の出力電圧が得られる。
【００２８】
図５は、第１ゲート３０を電子ｅが走行する場合のＣＭＯＳ１０のチャネルの変化を表す概念図である。  
第１ゲート３０が光信号を受けていない場合、すなわち、光信号がオフ（入力０）の場合には、図５（ａ）に表したように、第１ゲート３０は空乏化されており、余分な電荷は存在しない。このため、ＣＭＯＳインバーターの入力は、第２ゲート１４、２４により与えられるゲート電位１（ハイレベル）により決定される。具体的には、ＰＭＯＳチャネル２２はオフされ、ＮＭＯＳチャネル１２はオンとなることから、出力配線７０から出力される出力信号は「０」となる。
【００２９】
一方、光信号が供給された場合、すなわち、光信号がオン（入力１）の場合には、図５（ｂ）に表したように、光導波路４０の直上で第１ゲート３０にパケット状に電子ｅと正孔ｈが各々発生し、電界の向きに従い、正孔ｈはローレベル配線５０に吸収され、電子ｅは入力信号としてＣＭＯＳ１０のチャネルに向かって走行する。このパケット状の電子ｅがＣＭＯＳのチャネル１２、２２の上を通過するとき、ＣＭＯＳインバーターの入力が遷移する。すなわち、ＮＭＯＳチャネル１２とＰＭＯＳチャネル２２の上においてそれぞれゲートとして作用する第１ゲート３０の電位は、見かけ上電位「０」として振る舞い、ＰＭＯＳチャネル２２はオンされ、ＮＭＯＳチャネル１２はオフするため、出力配線７０から出力される信号は「１」に遷移する。つまり、電子ｅがＣＭＯＳ１０のチャネルの上を通過する瞬間だけ、出力が「１」に遷移する。ＣＭＯＳ１０のチャネルの上を通過した電子ｅは、ハイレベル配線６０に吸収される。
【００３０】
光信号が再びオフになると、図５（ｃ）に表したように、第１ゲート３０を通過した電子ｅは全てハイレベル配線６０に吸収され、第１ゲート３０は再び空乏化する。従って、第１ゲート３０からＣＭＯＳインバーターのチャネル１２、２２には、第２ゲート１４、２４からのゲート電位が作用してゲート電位は１（ハイレベル）となる。つまり、ＰＭＯＳチャネル２２はオフされ、ＮＭＯＳチャネル１２はオンされることから、出力配線７０から出力される信号は、再び「０」に戻る。
【００３１】
本具体例においても、図４に表した第２ゲート１４、２４は、図５（ａ）及び（ｃ）に表したように、光信号がオフ（入力０）の時に、ＮＭＯＳチャネル１２及びＰＭＯＳチャネル２２に対するゲート電位をハイレベルに確定するための役割を有する。この場合、第２ゲート１４、２４に与える電位は、ハイレベル配線６０と同一（例えば、１ボルト）でもよく、あるいはローレベル配線５０とハイレベル配線６０の電位の中間よりもハイレベル寄りの電位とすればよい（例えば、ローレベルが０ボルトでハイレベルが１ボルトの場合には、０．５ボルトよりも高い電位）。
【００３２】
そして、本具体例においても、第２ゲート１４、２４に印加する電位が高すぎると、第１ゲート３０を電子ｅが走行することによるＣＭＯＳ１０のチャネルへの電位の効果が抑制されることもあり得る。このような場合には、第２ゲート１４、２４に印加する電位を、ローレベル配線５０とハイレベル配線６０の電位の中間よりもややハイレベル寄りとなるように適宜調整すればよい。つまり、第２ゲート１４、２４に与える電位は、第１ゲート３０を走行する電子ｅによるＣＭＯＳの動作を阻害せず、且つ、第１ゲート３０が空乏化している状態においては、ＣＭＯＳのチャネルに対して実質的にハイレベルのゲート電位を与えられる電位とすればよい。
【００３３】
次に、本実施形態の半導体装置の動作速度について説明する。  
図６は、図１及び図２に関して前述したものと同様の正孔走行型の半導体装置を表す模式図である。  
本具体例においては、ＮＭＯＳチャネル１２とＰＭＯＳチャネル２２にそれぞれ第１ゲート３０が設けられている。第１ゲート３０は光電変換機能を有し、光を吸収して電子と正孔とを生成する。また、第１ゲート３０を空乏化するために、そのハイレベル側にはｎ型半導体領域３２が設けられ、ローレベル側にはｐ型半導体領域３４が設けられている。なお、第１ゲート３０は、不純物が殆どドーピングされていないｉ型半導体により形成することができる。ｎ型半導体領域３２とｐ型半導体領域３４との間でバイアスが印加されると、ｐｎ接合の逆バイアス状態となり、第１ゲート３０が空乏化する。
【００３４】
なお、光導波路４０を光信号が伝搬する時、ふたつの第１ゲート３０に対する受光タイミングは厳密には同時ではないが、その影響は無視できるものとする。
【００３５】
図６に表した具体例について、クロッキング特性を説明する。  
第１ゲート３０の材料はシリコン（Ｓｉ）とし、また各部のサイズは、以下のように設定した。
・第１ゲート３０に対する印加電圧Ｖ    １Ｖ
・第１ゲート３０の長さＬ              ５００ｎｍ
・第１ゲート３０における正孔移動度μ  ４５０ｃｍ２／Ｖｓ
・第１ゲート３０の電界強度Ｅ          ２０，０００Ｖ／ｃｍ
・チャネル幅Ｗｃ                      ５０ｎｍ
・チャネル長Ｌｃ                      ５０ｎｍ
・ゲート容量Ｃｇ                      ２×１０−１７Ｆ
・ＣＭＯＳ電源電圧Ｖｄｄ              １Ｖ
ここで、第１ゲート３０の正孔移動度μは、低不純物濃度のシリコンの値である。
【００３６】
ＣＭＯＳ１０のチャネル制御に必要な電荷数（正孔数）は、次式により１３５個と求められる。なお、これはクロック一周期に要求される電荷数である。
・チャネル制御に必要な電荷数Ｎ＝Ｃｇ×Ｖｄｄ／ｑ
＝１３５
正孔の速度から、正孔がチャネルを通過する時間、第１ゲート３０を走行する時間を各々求めることができる。第１ゲート３０の材料としてシリコンを仮定すると、前者は１ピコ秒（ｐｓ）、走行時間は６ピコ秒（ｐｓ）程度となる。ここで、光クロックの光パルス幅は、５ｐｓであるとする。
・正孔速度ｖ＝μ×Ｅ            ９０，０００ｍ／ｓ
・チャネル通過時間ｔ＝Ｗｃ／ｖ  １．１ｐｓ
・正孔走行時間Ｔ＝Ｌ／ｖ        ５．６ｐｓ
・光パルス幅τ                  ５．０ｐｓ
これより、第１ゲート３０を流れる電流と、到達可能な最大クロック周波数と、を近似的に求めることができる。最大クロック周波数は、光パルス幅と走行時間との総和時間の逆数で決まる応答周波数の半分とした。計算の結果、最大クロック周波数は、５０ＧＨｚ近くとなり、１０ＧＨｚを超えてまだ余裕があることが分かった。
【００３７】
光パルス幅が長い場合、チャネルをオン・オフした後も電流が流れ続ける。これはチャネル制御に寄与しない余分な電流を流すことを意味する。チャネル受光感度は、チャネル通過時間を光パルス幅で割った値である。光パルス幅がチャネル通過時間に近いほどチャネル受光感度は１に近づく。これは余分な正孔電流を流す時間が少なく、効率よくチャネル制御できることを意味する。
・電流Ｉ≒２経路×ｑ×Ｎ×クロック周波数１０ＧＨｚ  ０．４μＡ
・最大クロック周波数Ｆｍａｘ≒０．５／（Ｔ＋τ）  ４７ＧＨｚ
・チャネル受光感度Ｓ≒ｔ／τ                ０．１１
以下、本実施形態のさらなる具体例について説明する。  
図７は、本実施形態の半導体装置のレイアウトを例示する模式図である。  
チップの中央付近に、図１に例示した正孔走行型の光−電圧変換素子１が形成されている。光−電圧変換素子１に設けられたＣＭＯＳ１０と第１ゲート３０の材料は、シリコンである。また、光−電圧変換素子１から周囲に、光導波路４０、ローレベル配線５０、ハイレベル配線６０、出力配線７０、ゲート配線８０、第１ゲート３０のハイレベル側に接続された配線９０、第１ゲート３０のローレベル側に接続された配線９２がそれぞれ形成されている。これらの配線は、チップの周縁付近に形成された端子４０Ｔ、５０Ｔ、６０Ｔ、７０Ｔ、８０Ｔ、９０Ｔ、９２Ｔにそれぞれ接続されている。  
光導波路４０は、例えば酸化シリコンにより形成することができる。
【００３８】
この半導体装置の設計値としては、第１ゲート３０のハイレベルの印加電圧Ｖ＝３Ｖ、第１ゲート３０の長さＬ＝１μｍ、第１ゲート３０の正孔移動度μ＝４００ｃｍ２／Ｖｓ、チャネル幅Ｗｃ＝１００ｎｍ、チャネル長Ｌｃ＝５０ｎｍである（図６参照）。光導波路４０に入力する光クロックは、波長８５０ｎｍのＣＷ半導体レーザを外部変調器で１０ＧＨｚに変調して用いた。光パルス幅は、５ｐｓである。
【００３９】
図８は、本具体例の光−電圧変換素子１に１０ＧＨｚの光クロック信号を入力したときのＣＭＯＳインバータからの出力電圧の応答特性を表すグラフ図である。入力光に対して、同一周期の出力電圧が得られていることが分かる。  
ここで、計算から期待される回路動作に必要なレーザ光強度Ｐｏの理論限界は０．４μＷであり、回路に流れる正孔電流の消費電力Ｐｅの理論限界は１．２μＷである。本具体例では、レーザ光強度が１μＷを超えたところで回路動作を確認できた。
【００４０】
このように、本実施形態によれば、１０ＧＨｚの光クロックに対して高速かつ省電力な電圧変換が可能になる。
【００４１】
次に、図４に関して前述した電子走行型の半導体装置の特性について説明する。  
ここで、半導体装置の各部のサイズや材料は、図７に関して前述したものと同様とし、第１ゲート３０の電子移動度μ＝１０００ｃｍ２／Ｖｓとした。また、光導波路４０に入力する光クロックは、波長８５０ｎｍのＣＷ半導体レーザを外部変調器で１０ＧＨｚに変調して用いた。光パルス幅は、５ｐｓである。  
図９は、電子走行型の半導体装置に１０ＧＨｚの光クロック信号を入力したときのＣＭＯＳインバータからの出力電圧の応答特性を表すグラフ図である。本具体例においても、入力光に対して、同一周期の出力電圧が得られていることが分かる。  
電子走行型の半導体装置の場合、計算から期待される回路動作に必要なレーザ光強度Ｐｏの理論限界は０．４μＷであり、回路に流れる正孔電流の消費電力Ｐｅの理論限界は１．２μＷである。本具体例では、レーザー光強度が１．４μＷを超えたところで回路動作を確認できた。  
このように、電子走行型の半導体装置についても、１０ＧＨｚの光クロックに対して高速かつ省電力な電圧変換が可能であることが分かる。
【００４２】
次に、本実施形態の半導体装置の製造方法について説明する。  
図１０〜図１２は、本実施形態の半導体装置の製造方法を例示する工程断面図である。なお、図１０（ａ）〜図１２（ｄ）において、光導波路４０の部分の断面構造を左側に表し、ＣＭＯＳ１０の部分の断面構造を右側に表した。
【００４３】
まず、図１０（ａ）に表したように、ｐ型のシリコンウェーハ１００のうちで、光導波路４０を形成すべき領域にトレンチＴを形成する。  
そして、図１０（ｂ）に表したように、光導波路４０のクラッド層４２の一部を形成する。光導波路４０に光を閉じ込めるためには、クラッド層４２は、光導波路４０よりも屈折率の低い材料により形成することが望ましい。このために、クラッド層４２は例えば、ボロン（Ｂ）を添加した酸化シリコンにより形成することができる。
【００４４】
次に、図１０（ｃ）に表したように、光導波路４０を形成する。光導波路４０の屈折率を上げるためには、例えば、ゲルマニウム（Ｇｅ）やリン（Ｐ）を添加した酸化シリコンにより形成することができる。
【００４５】
次に、図１０（ｄ）に表したように、光導波路４０を取り囲むクラッド層４２を形成する。  
そして、図１０（ｅ）に表したように、ＣＭＯＳ１０のＰＭＯＳチャネル２２を形成すべき部分にｎ型ウェル領域１０２を形成する。その後、図１１（ａ）に表したように、素子間分離層１０４を形成する。
【００４６】
次に、図１１（ｂ）に表したように、ＣＭＯＳ１０のゲート絶縁膜となる絶縁膜１０６を形成し、その上に第１ゲート３０を形成する。第１ゲート３０は、前述したように、シリコンやシリコンとゲルマニウムの混晶、あるいはゲルマニウムにより形成することができる。また、第１ゲート３０は、単結晶により形成すれば正孔や電子の走行速度を大きくすることができるが、目標の動作速度が得られるのであれば、多結晶または非晶質としてもよい。また、光導波路４０と第１ゲート３０とが分布結合するように、その間の絶縁膜１０６の厚みを適宜調節してもよい。
【００４７】
次に、図１１（ｃ）に表したように、マスク１０８を形成し、ｎ型不純物を導入することにより、図１１（ｄ）に表したように、ＮＭＯＳチャネル１２のソース・ドレイン領域１１０を形成する。また同時に、第１ゲート３０に接続されるｎ型半導体領域３２（図６参照）を形成する。
【００４８】
次に、図１２（ａ）に表したように、新たなマスク１１２を形成し、ｐ型不純物を導入することにより、ＰＭＯＳチャネル２２のソース・ドレイン領域１１４を形成する。また、この際に、第１ゲート３０に接続されるｐ型半導体領域３４（図６参照）も同時に形成する。
【００４９】
その後、図１２（ｂ）に表したように、第１ゲート３０を埋め込むように絶縁層１１６を形成し、ＮＭＯＳチャネル１２とＰＭＯＳチャネル２２の上に第２ゲート１４、２４を形成する。  
そして、図１２（ｃ）に表したように、層間絶縁層１１８を形成してコンタクトホール１２０を開口する。  
その後、図１２（ｄ）に表したように、コンタクトホール１２０を介してＮＭＯＳチャネル１２とＰＭＯＳチャネル２２と、第１ゲート３０に接続されたｎ型半導体領域３２とｐ型半導体領域３４（図６参照）に配線が接続される。  
このようにして、本実施形態の半導体装置の要部が完成する。
【００５０】
次に、本発明の第２の実施の形態について説明する。  
図１３及び図１４は、本発明の第２の実施の形態にかかる半導体装置を表す概念図である。  
本実施形態の半導体装置は、複数のトランジスタ対としてのＣＭＯＳ１０−１、１０−２、１０−３・・・を備える。これらのトランジスタ対すなわちＣＭＯＳは、共通の第１ゲート３０により制御可能とされている。すなわち、第１ゲート３０は、これらＣＭＯＳのＮＭＯＳチャネル１２とＰＭＯＳチャネル２２の上に延在している。そして、本具体例においても、第１ゲート３０は光電変換機能を有し、光を吸収して電子と正孔とを生成する。
【００５１】
光導波路４０から第１ゲート３０に光パルスを入力すると、第１ゲート３０において電子と正孔が生成される。そして、本具体例においては、図１及び図２に関して前述したように、生成した正孔がローレベルに向かって第１ゲート３０を走行する。この際に、ＣＭＯＳ１０−１、１０−２、１０−３・・・を動作させる。この際に、それぞれのＣＭＯＳの出力配線７０からは、「０」が出力される。ＣＭＯＳ１０−１、１０−２、１０−３・・・の第２ゲート１４、２４はゲート配線８０に共通接続され、ローレベルの電位が与えられている。従って、光導波路４０に光パルスが供給されていない状態においては、図１及び図２に関して前述したように、それぞれのＣＭＯＳの出力配線７０からは、「１」が出力される。
【００５２】
このようにして、それぞれのＣＭＯＳの出力配線７０からは、光パルスに応じたインバータ出力が得られる。これら出力配線７０から得られる電圧クロック信号を複数の回路に供給することにより、これら複数の回路を同期させることができる。
【００５３】
図１５は、本実施形態における光クロック信号と出力電圧との関係を表す模式図である。  光導波路４０に周期Ｔ１の光クロック信号が供給されると、ＣＭＯＳ１０−１、１０−２、１０−３・・・の出力配線７０からは、光パルスに応じた電圧出力が順次出力される。なお図１５においては、出力電圧を反転させて表した。
【００５４】
図１３及び図１４から分かるように、光導波路４０から光パルスを受け取って第１ゲート３０において正孔が生成され、ＣＭＯＳ１０−１、１０−２、１０−３・・・のチャネルを順次通過する。これに応じて、図１５に表したように、これらＣＭＯＳから電圧パルスが順次出力される。第１ゲート３０の材料をシリコンとすると、正孔が１μｍ走行する時間はおよそ１０ピコ秒である。一方、１０ＧＨｚのクロックの周期Ｔ１は、１００ピコ秒である。従って、ＣＭＯＳ１０−１、１０−２、１０−３・・・の間隔を小さくすれば、これらＣＭＯＳから出力される電圧パルスの遅延幅Ｔ２は、クロック周期Ｔ１の１／１０あるいはそれ以下にすることも可能である。つまり、複数のＣＭＯＳを少ない遅延量で順次動作させ、電圧パルスを出力させて、複数の回路を実質的に同期させることができる。
【００５５】
次に、本実施形態の半導体装置の消費電力について説明する。  
ここでは、従来の電流クロックによるＣＭＯＳと、光−電流変換型のＣＭＯＳと、本実施形態のＣＭＯＳと、について比較する。
【００５６】
電流クロックによりひとつのＣＭＯＳを動作させる場合、その消費電流Ｉ１及び消費電力Ｗ１は、次式により表される。
Ｉ１＝２×Ｃｇ×Ｖｄｄ×ｆ
Ｗ１＝２×Ｃｇ×Ｖｄｄ２×ｆ
ここで、ＣｇはＣＭＯＳのゲート容量であり、Ｖｄｄは動作電圧、ｆはクロック周波数である。これらを乗じたものはひとつのトランジスタの充放電電流、すなわち消費電流であり、ＣＭＯＳはふたつのトランジスタを有するので、２倍する。
【００５７】
図１６は、比較例としての光−電流変換型の半導体装置を表す模式図である。  
本比較例においては、フォトダイオード２００により光パルス信号を受け、これに応じて電流パルスをトランジスタＴｒ２、Ｔｒ３に与えてラッチ動作させる。本比較例の場合、光パルスに応じて３つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３を動作させるので、消費電流Ｉ２と消費電力Ｗ２は、次式により与えられる。
Ｉ２＝３×Ｃｇ×Ｖｄｄ×ｆ
Ｗ２＝３×Ｃｇ×Ｖｄｄ２×ｆ
またさらに、本比較例の場合、光パルスを生成するためのエネルギーも必要とされる。量子効率を１００パーセントと仮定すると、光パルスを生成するためのエネルギーは、電流に変換されて消費されるエネルギーと同一である。従って、光パルスを生成するために必要な消費電流Ｉ３と消費電力Ｗ３は、次式により与えられる。
Ｉ３＝３×Ｃｇ×Ｖｄｄ×ｆ
Ｗ３＝３×Ｃｇ×Ｖｄｄ２×ｆ
量子効率が１００パーセントよりも低い場合には、消費電流Ｉ３及び消費電力Ｗ３はより大きくなる。
【００５８】
従って、本比較例の場合、合計の消費電流Ｉ４及び消費電力Ｗ４は、次式により与えられる。
Ｉ４＝Ｉ２＋Ｉ３＝６×Ｃｇ×Ｖｄｄ×ｆ
Ｗ４＝Ｗ２＋Ｗ３＝６×Ｃｇ×Ｖｄｄ２×ｆ
一方、本実施形態の半導体装置の場合、Ｎ個のＣＭＯＳが設けられているとすると、ひとつのＣＭＯＳを動作させるために必要な消費電流Ｉ５及び消費電力Ｗ５は、次式により与えられる。なお、第１ゲート３０のハイレベルの印加電圧Ｖは、Ｖｄｄに等しいとした。
Ｉ５＝２×Ｃｇ×Ｖｄｄ×ｆ／Ｎ
Ｗ５＝２×Ｃｇ×Ｖｄｄ２×ｆ／Ｎ
また、本実施形態の場合も、光パルスを生成するためのエネルギーも必要とされる。量子効率を１００パーセントと仮定すると、光パルスを生成するためのエネルギーは、電流に変換されて消費されるエネルギーと同一である。従って、Ｎ個のＣＭＯＳが設けられているとすると、ひとつのＣＭＯＳを動作させるために必要な光パルスの消費電流Ｉ６及び消費電力Ｗ６は、次式により与えられる。
Ｉ６＝２×Ｃｇ×Ｖｄｄ×ｆ／Ｎ
Ｗ６＝２×Ｃｇ×Ｖｄｄ２×ｆ／Ｎ
従って、本実施形態の場合、合計の消費電流Ｉ７及び消費電力Ｗ７は、次式により与えられる。
Ｉ７＝Ｉ５＋Ｉ６＝４×Ｃｇ×Ｖｄｄ×ｆ／Ｎ
Ｗ７＝Ｗ５＋Ｗ６＝４×Ｃｇ×Ｖｄｄ２×ｆ／Ｎ
以上の結果をまとめると、ＣＭＯＳひとつあたり必要な消費電流と消費電力は、以下の如くである。  
消費電流                消費電力
電流駆動型ＣＭＯＳ      ２×Ｃｇ×Ｖｄｄ×ｆ      ２×Ｃｇ×Ｖｄｄ２×ｆ
光−電流変換型ＣＭＯＳ  ６×Ｃｇ×Ｖｄｄ×ｆ      ６×Ｃｇ×Ｖｄｄ２×ｆ
本実施形態              ４×Ｃｇ×Ｖｄｄ×ｆ／Ｎ  ４×Ｃｇ×Ｖｄｄ２×ｆ／Ｎ
本実施形態においては、ＣＭＯＳの数Ｎが２よりも大きくなると、従来の電流駆動型のＣＭＯＳの場合よりも消費電力を下げることができる。量子効率を１００パーセントとした場合には、ＣＭＯＳひとつあたりの消費電力は、ＣＭＯＳの数Ｎを４とすると従来の電流駆動型のＣＭＯＳの半分となり、Ｎを８とすると１／４となり、Ｎを２０とすると１／１０となる。
【００５９】
本実施形態において、このように複数のＣＭＯＳを効率的に駆動できるのは、光信号を電圧変換するからである。すなわち、光パルスにより生じた正孔を消費することなく、単に走行させることによってＣＭＯＳを動作させるからである。  
以上説明したように、本実施形態においては、複数のＣＭＯＳを高い効率で駆動させ、光パルスにより高速動作可能とするとともに、消費電力も低減することができる。
【００６０】
図１７は、電子走行型の半導体装置を表す概念図である。  
本具体例においても、共通の第１ゲート３０が複数のＣＭＯＳ１０−１、１０−２、１０−３・・のチャネルの上に延在して設けられている。そして、図４及び図５に関して前述したものと同様に、光導波路４０に光パルスが供給されると、第１ゲート３０において電子と正孔が生成され、電子がハイレベルに向かって、ＣＭＯＳ１０−１、１０−２、１０−３・・のチャネルの上を走行する。この際に、それぞれのＣＭＯＳの出力配線７０から順次「１」が出力される。
【００６１】
また、図４及び図５に関して前述したように、ＣＭＯＳ１０−１、１０−２、１０−３・・・には第２ゲート１４、２４が設けられ、ハイレベルの電位が与えられている。従って、光導波路４０に光パルスが供給されていない状態においては、図４及び図５に関して前述したように、それぞれのＣＭＯＳの出力配線７０からは、「０」が出力される。
【００６２】
このようにして、それぞれのＣＭＯＳの出力配線７０からは、光パルスに応じた電圧パルスが得られる。これら出力配線７０から得られる電圧クロック信号を複数の回路に供給することにより、これら複数の回路を同期させることができる。
【００６３】
図１８及び図１９は、本実施形態の変型例を表す模式図である。  
本変型例においては、共通の第１ゲート１４０が複数のＣＭＯＳ１０−１、１０−２、１０−３・・のチャネルの上に延在して設けられている。第１ゲート１４０の上には、第２ゲート１４、２４が絶縁膜を介して設けられている。また、光導波路４０の代わりに、パルス電流源１５０が設けられている。パルス電流源１５０は、第１ゲート１４０の一端に接続され、第１ゲート１４０の他端はローレベルに接続されている。本具体例においては、第１ゲート３０は、光電変換機能を有する必要はない。
【００６４】
パルス電流源１５０から正孔のパルスが第１ゲート１４０に供給されると、この正孔パルスがローレベルに向かって、ＭＯＳ１０−１、１０−２、１０−３・・のチャネルの上を走行する。この際に、それぞれのＣＭＯＳの出力配線７０から順次「０」が出力される。すなわち、本変型例も、正孔走行型の半導体装置である。
【００６５】
また、ＣＭＯＳ１０−１、１０−２、１０−３・・・の第２ゲート１４、２４はゲート配線８０に共通接続され、ローレベルの電位が与えられている。従って、第１ゲート１４０に正孔パルスが供給されていない状態においては、図１及び図２に関して前述したように、それぞれのＣＭＯＳの出力配線７０からは、「１」が出力される。
【００６６】
このようにして、それぞれのＣＭＯＳの出力配線７０からは、パルス電流源１５０からの電流パルスに応じたインバータ出力が得られる。これら出力配線７０から得られる電圧クロック信号を複数の回路に供給することにより、これら複数の回路を同期させることができる。なお、本具体例においては、第１ゲート３０は光電変換機能を有する必要はなので、例えば、金属やシリサイドなどの導電性材料により形成することができる。
【００６７】
本変型例においても、複数のＣＭＯＳを設けることにより、上述した消費電力の低減効果が得られる。つまり、ＣＭＯＳの数Ｎが２よりも大きくなると、従来の電流駆動型のＣＭＯＳの場合よりも消費電力を下げることができる。量子効率を１００パーセントとした場合には、ＣＭＯＳひとつあたりの消費電力は、ＣＭＯＳの数Ｎを４とすると従来の電流駆動型のＣＭＯＳの半分となり、Ｎを８とすると１／４となり、Ｎを２０とすると１／１０となる。
【００６８】
図２０は、本実施形態のさらなる変型例を表す模式図である。  
すなわち、本変型例は、電子走行型の半導体装置にパルス電流源１５０を設けた構造を有する。パルス電流源１５０により第１ゲート１４０に電子電流パルスが供給される。第１ゲート１４０を電子が走行すると、これに応じてそれぞれＣＭＯＳの出力配線７０から「１」が出力される。本変型例においても、ＣＭＯＳ１０−１、１０−２、１０−３・・・には第２ゲート１４、２４（図１８参照）が設けられ、ハイレベルの電位が与えられている。従って、第１ゲート１４０に電子パルスが供給されていない状態においては、図４及び図５に関して前述したように、それぞれのＣＭＯＳの出力配線７０からは、「０」が出力される。
【００６９】
このようにして、それぞれのＣＭＯＳの出力配線７０からは、パルス電流源１５０により供給される電子パルスに応じた電圧パルスが得られる。これら出力配線７０から得られる電圧クロック信号を複数の回路に供給することにより、これら複数の回路を同期させることができる。本具体例においても、第１ゲート３０は光電変換機能を有する必要はなので、例えば、金属やシリサイドなどの導電性材料により形成することができる。
【００７０】
そして、本変型例においても、複数のＣＭＯＳを設けることにより、上述した消費電力の低減効果が得られる。つまり、ＣＭＯＳの数Ｎが２よりも大きくなると、従来の電流駆動型のＣＭＯＳの場合よりも消費電力を下げることができる。量子効率を１００パーセントとした場合には、ＣＭＯＳひとつあたりの消費電力は、ＣＭＯＳの数Ｎを４とすると従来の電流駆動型のＣＭＯＳの半分となり、Ｎを８とすると１／４となり、Ｎを２０とすると１／１０となる。
【００７１】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。例えば、図１〜図２０に関して前述した各具体例が有する要素のいずれか２つあるいはそれ以上を技術的に可能な範囲で組み合わせたのも、本発明の範囲に包含される。  
また、各実施例における各部の構造、形状、材料、配置関係、数などについても、適宜変更することができ、これらも本発明の範囲に包含される。その他、本発明は、その要旨を逸脱しない範囲で種々変形して実施することが可能であり、これらすべては本発明の範囲に包含される。
【図面の簡単な説明】
【００７２】
【図１】（ａ）は、本発明の第１の実施の形態にかかる半導体装置を表す概念図であり、（ｂ）は、この半導体装置の動作を表す状態遷移表である。
【図２】第１ゲート３０を正孔ｈが走行する場合のＣＭＯＳ１０のチャネルの変化を表す概念図である
【図３】特許文献１に記載された半導体装置を表す模式図である。
【図４】（ａ）は、本発明の第１の実施の形態にかかる半導体装置のもうひとつの具体例を表す概念図であり、（ｂ）は、この半導体装置の動作を表す状態遷移表である。
【図５】第１ゲート３０を電子ｅが走行する場合のＣＭＯＳ１０のチャネルの変化を表す概念図である。
【図６】図１及び図２に関して前述したのもと同様の正孔走行型の半導体装置を表す模式図である。
【図７】本実施形態の半導体装置のレイアウトを例示する模式図である。
【図８】本発明の具体例の光−電圧変換素子１に１０ＧＨｚの光クロック信号を入力したときのＣＭＯＳインバータからの出力電圧の応答特性を表すグラフ図である。
【図９】電子走行型の半導体装置に１０ＧＨｚの光クロック信号を入力したときのＣＭＯＳインバータからの出力電圧の応答特性を表すグラフ図である。
【図１０】本実施形態の半導体装置の製造方法を例示する工程断面図である。
【図１１】本実施形態の半導体装置の製造方法を例示する工程断面図である。
【図１２】本実施形態の半導体装置の製造方法を例示する工程断面図である。
【図１３】本発明の第２の実施の形態にかかる半導体装置を表す概念図である。
【図１４】本発明の第２の実施の形態にかかる半導体装置を表す概念図である。
【図１５】第２実施形態における光クロック信号と出力電圧との関係を表す模式図である。
【図１６】比較例としての光−電流変換型の半導体装置を表す模式図である。
【図１７】電子走行型の半導体装置を表す概念図である。
【図１８】第２実施形態の変型例を表す模式図である。
【図１９】第２実施形態の変型例を表す模式図である。
【図２０】第２実施形態のさらなる変型例を表す模式図である。
【符号の説明】
【００７３】
１ 光−電圧変換素子
１０ ＣＭＯＳ 
１２ ＮＭＯＳチャネル
１４ 第２ゲート
２２ ＰＭＯＳ チャネル
２４ 第２ゲート
３０ 第１ゲート
３２ ｎ型半導体領域
３４ ｐ型半導体領域
４０ 光導波路
４０Ｔ 端子
４２ クラッド層
５０ ローレベル配線
６０ ハイレベル配線
７０ 出力配線
８０ ゲート配線
９０、９２ 配線
１００ シリコンウェーハ
１０２ ｎ型ウェル領域
１０４ 素子間分離層
１０６ 絶縁膜
１０８ マスク
１１０ ソース・ドレイン領域
１１２ マスク
１１４ ソース・ドレイン領域
１１６ 絶縁層
１１８ 層間絶縁層
１２０ コンタクトホール
１４０ 第１ゲート
１５０ パルス電流源
２００ フォトダイオード
【図１】
2008251842.tif 000003
【図２】
2008251842.tif 000004
【図３】
2008251842.tif 000005
【図４】
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【図５】
2008251842.tif 000007
【図６】
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【図７】
2008251842.tif 000009
【図８】
2008251842.tif 000010
【図９】
2008251842.tif 000011
【図１０】
2008251842.tif 000012
【図１１】
2008251842.tif 000013
【図１２】
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【図１３】
2008251842.tif 000015
【図１４】
2008251842.tif 000016
【図１５】
2008251842.tif 000017
【図１６】
2008251842.tif 000018
【図１７】
2008251842.tif 000019
【図１８】
2008251842.tif 000020
【図１９】
2008251842.tif 000021
【図２０】
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