(57)【要約】【課題】ＭＯＳ型半導体素子において温度上昇による特性劣化や膜中電荷・界面電荷による経時的なしきい値変動を抑制する。【解決手段】同一基板上にＦＥＴ１，２，３を形成する。スイッチ１６によりＦＥＴ２にはＦＥＴ１と同一のゲート電圧を印加する。ＦＥＴ１の非導通時においてＦＥＴ２、３のしきい値電圧を比較器１８で比較して膜中電荷・界面電荷によるしきい値電圧変動分を検出する。また、ＦＥＴ３のしきい値電圧より素子温度を検出する。ゲート電圧制御回路２２は、素子温度としきい値電圧変動分とに基づいてＦＥＴ１のゲート電圧を制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁ゲート素子と、
前記半導体基板上に形成され、前記第１絶縁ゲート素子と同一のゲート電圧が印加される第２絶縁ゲート素子と、
前記半導体基板上に形成された第３絶縁ゲート素子と、
前記第２絶縁ゲート素子のしきい値電圧と前記第３絶縁ゲート素子のしきい値電圧との相違に基づいて前記第１絶縁ゲート素子のしきい値電圧に生じる膜中電荷あるいは界面電荷による経時変動分を検出する検出手段と、
検出された前記経時変動分に基づいて前記第１絶縁ゲート素子のゲート電圧を制御する制御手段と、
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の装置において、
前記第３絶縁ゲート素子のしきい値電圧に基づいて素子温度を検出する温度検出手段
を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の装置において、
前記温度検出手段は、予めしきい値電圧と温度との関係を記憶するデータベースを有し、前記データベース及び検出されたしきい値電圧とに基づいて前記素子温度を検出することを特徴とする半導体装置。
【請求項４】
請求項２、３のいずれかに記載の装置において、
前記制御手段は、検出された素子温度及び前記経時変動分に基づいて前記第１絶縁ゲート素子のゲート電圧を制御することを特徴とする半導体装置。
【請求項５】
請求項４記載の装置において、
前記制御手段は、検出された前記素子温度が所定の上限温度を超えた場合に前記第１絶縁ゲート素子の動作を停止するようにゲート電圧を制御することを特徴とする半導体装置。
【請求項６】
半導体基板上に形成された第１絶縁ゲート素子と、
前記半導体基板上に形成され、前記第１絶縁ゲート素子と同一のゲート電圧が印加される第２絶縁ゲート素子と、
前記第２絶縁ゲート素子のしきい値電圧と、前記第２絶縁ゲート素子のリーク電流から検出される素子温度に基づく経時変動分のないしきい値電圧との相違に基づいて前記第１絶縁ゲート素子のしきい値電圧に生じる膜中電荷あるいは界面電荷による経時変動分を検出する検出手段と、
検出された前記経時変動分に基づいて前記第１絶縁ゲート素子のゲート電圧を制御する制御手段と、
を有することを特徴とする半導体装置。
【請求項７】
請求項６記載の装置において、
前記検出手段は、予めリーク電流と温度との関係を記憶するデータベースを有し、前記データベースと検出された前記リーク電流とに基づいて前記素子温度を検出することを特徴とする半導体装置。
【請求項８】
請求項６、７のいずれかに記載の装置において、
前記検出手段は、予め前記素子温度と経時変動分のないしきい値電圧との関係を記憶するデータベースを有し、前記データベースと検出された素子温度とに基づいて前記第２絶縁ゲート素子の経時変動分のないしきい値電圧を検出することを特徴とする半導体装置。
【請求項９】
請求項６〜８のいずれかに記載の装置において、
前記制御手段は、検出された素子温度及び前記経時変動分に基づいて前記第１絶縁ゲート素子のゲート電圧を制御することを特徴とする半導体装置。
【請求項１０】
請求項９記載の装置において、
前記制御手段は、検出された前記素子温度が所定の上限温度を超えた場合に前記第１絶縁ゲート素子の動作を停止するようにゲート電圧を制御することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に、絶縁ゲート型素子のしきい値電圧変動の抑制に関する。
【背景技術】
【０００２】
パワーエレクトロニクスの分野では、ＭＯＳＦＥＴ、ＩＧＢＴ等の絶縁ゲート型あるいはＭＯＳ型のパワーデバイスが使用されることが多く、ＭＯＳ型素子のスイッチングはゲート電圧の制御により行われる。ドレイン・ソース間に一定電圧ＶＤを印加し、ドレイン電流が設定電流値となるゲート・ソース間電圧をしきい値電圧Ｖｔｈという。このしきい値電圧は、ゲート電界によりゲート酸化膜中に発生した膜中電荷・界面電荷や、素子温度により変化する。
【０００３】
しきい値電圧変動は、以下の式で表すことができる。
ΔＶｔｈ＝ΔＶｔｈａｇｉｎｇ＋ΔＶｔｈｔｅｍｐ        ・・・・（１）
ここで、Δｔｈａｇｉｎｇは膜中電荷・界面電荷による経時的な変動分で、Δｔｈｔｅｍｐはしきい値電圧の温度変動分である。発生した膜中電荷・界面電荷は時間とともに蓄積されるのでΔｔｈａｇｉｎｇはゲート電界を取り除いてもゼロにならないが、Δｔｈｔｅｍｐは温度が基準温度に戻るとゼロになる。
【０００４】
ところで、ＭＯＳＦＥＴの電流電圧特性は以下の式で表すことができる。
ＩＤ＝μＣｏｘＷ／２Ｌ・｛２（ＶＧ−Ｖｔｈ）ＶＤ−ＶＤ２｝      ・・・（２）
式（２）に示すとおり、ＦＥＴの伝導特性において、しきい値電圧Ｖｔｈは重要な役割を果たす。従来より、システム設計においてしきい値電圧の温度特性ΔＶｔｈｔｅｍｐを取り込むことは可能である。しかしながら、膜中電荷・界面電荷によるしきい値電圧変動ΔＶｔｈａｇｉｎｇについては、ゲート電界による酸化膜の変質によりしきい値電圧が変動すると当初のシステム設計から外れることになるため、素子温度が許容範囲より上昇するおそれがある。
【０００５】
また、パワーデバイスを実装基板に固定するためのはんだ材にボイドが生じたり、熱伝導性グリスが変質すると冷却特性が低下し、素子温度の上昇に伴って素子性能が低下する。
【０００６】
下記の特許文献では、ＩＧＢＴ等のパワーデバイスと温度検出素子とを同一半導体基板に集積し、ＩＧＢＴの加熱保護を図る技術が開示されている。温度検出素子にはＰＮダイオードが用いられ、定電流源から順方向に微弱な一定電流を流し、ＰＮダイオードの順電圧を検出することで温度を検出している。
【０００７】
【特許文献１】特開平８−３１６４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の従来技術では、温度上昇によるしきい値電圧変動ΔＶｔｈｔｅｍｐには対応できても、膜中電荷・界面電荷によるしきい値電圧変動Δｔｈａｇｉｎｇには対応できない。
【０００９】
本発明の目的は、膜中電荷・界面電荷によるしきい値電圧変動にも対応できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板上に形成された第１絶縁ゲート素子と、前記半導体基板上に形成され、前記第１絶縁ゲート素子と同一のゲート電圧が印加される第２絶縁ゲート素子と、
前記半導体基板上に形成された第３絶縁ゲート素子と、前記第２絶縁ゲート素子のしきい値電圧と前記第３絶縁ゲート素子のしきい値電圧との相違に基づいて前記第１絶縁ゲート素子のしきい値電圧に生じる膜中電荷あるいは界面電荷による経時変動分を検出する検出手段と、検出された前記経時変動分に基づいて前記第１絶縁ゲート素子のゲート電圧を制御する制御手段とを有することを特徴とする。
【００１１】
また、本発明は、半導体基板上に形成された第１絶縁ゲート素子と、前記半導体基板上に形成され、前記第１絶縁ゲート素子と同一のゲート電圧が印加される第２絶縁ゲート素子と、前記第２絶縁ゲート素子のしきい値電圧と、前記第２絶縁ゲート素子のリーク電流から検出される素子温度に基づく経時変動分のないしきい値電圧との相違に基づいて前記第１絶縁ゲート素子のしきい値電圧に生じる膜中電荷あるいは界面電荷による経時変動分を検出する検出手段と、検出された前記経時変動分に基づいて前記第１絶縁ゲート素子のゲート電圧を制御する制御手段とを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、絶縁ゲート素子の膜中電荷・界面電荷による経時的なしきい値電圧変動分を検出し、これに基づいて絶縁ゲート素子のゲート電圧を制御することでゲート酸化膜変質による影響を抑制できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面に基づき本発明の実施形態について、絶縁ゲート素子としてＭＯＳＦＥＴを例にとり説明する。
【００１４】
＜第１実施形態＞
図１に、本実施形態における半導体装置の構成を示す。同一半導体基板（チップ）上に、互いに同一特性である３つのＦＥＴ１、２、３が形成される。
【００１５】
ＦＥＴ１はメイン素子（制御対象素子）であり、シリコン基板上にＰ−ボディ１０ａ、ｎ＋チャネル領域、ゲート酸化膜１０ｃ、ゲート電極１０及びソース電極１０ｅを有する。ＦＥＴ２は変動検出素子であり、同一シリコン基板上にＦＥＴ１に隣接して形成され、Ｐ−ボディ領域１２ａ、ｎ＋チャネル領域１２ｂ、ゲート酸化膜１２ｃ、ゲート電極１２ｄ、ソース電極１２ｅ及びドレイン電極１２ｆを有する。ＦＥＴ３は基準素子であり、同一シリコン基板上にＦＥＴ１及びＦＥＴ２に隣接して形成され、Ｐ−ボディ領域１４ａ、ｎ＋チャネル領域１４ｂ、ゲート酸化膜１４ｃ、ゲート電極１４ｄ、ソース電極１４ｅ及びドレイン電極１４ｆを有する。３つのＦＥＴ１、２、３は同一チップ上に形成されるので、各素子間の製造バラツキ及び各素子間の温度差が抑制される。
【００１６】
図２に、図１の回路図を示す。ＦＥＴ１のソース端子は電源Ｖｃｃに接続され、ドレイン端子はグランド電位に設定される。ゲート端子はゲート電圧制御回路２２に接続され、ゲート電圧制御回路２２はＦＥＴ１のゲート電圧を制御する。また、ＦＥＴ２のソース端子は一定電圧Ｖ＋に接続され、ドレイン端子はグランド電位に設定され、ゲート端子はスイッチ１６に接続される。
【００１７】
スイッチ１６はａ接点及びｂ接点を有し、ａ接点はゲート電圧制御回路２２に接続され、ｂ接点は比較器１８に接続される。スイッチ１６がａ接点側に切り替わると、ＦＥＴ１のゲート端子及びＦＥＴ２のゲート端子に同一ゲート電圧が印加される。また、ＦＥＴ３のソース端子は一定電圧Ｖ＋に接続され、ドレイン端子はグランド電位に設定され、ゲート端子は比較器１８及びしきい値温度特性データベースを有する処理回路２０に接続される。
【００１８】
処理回路２０は、しきい値電圧と温度との関係を記憶するデータベースにアクセスし、ＦＥＴ３のしきい値電圧、すなわちＦＥＴ３のドレイン電流が設定電流値となるゲート・ソース間電圧Ｖｔｈ３に対応する温度Ｔｊを抽出する。しきい値温度特性データベースは、予めＦＥＴ３について各種温度においてしきい値電圧を測定してメモリに記憶しておくことで構成される。一般に、温度が増大するほどしきい値電圧は低下する。温度としきい値電圧とは１：１に対応しているので、ＦＥＴ３のしきい電圧Ｖｔｈ３を検出することで温度を一義的に得ることができる。ＦＥＴ１、２、３は互いに同一チップ上に隣接形成されているため、ＦＥＴ３の温度はＦＥＴ１の温度に等しいとみなすことができ、処理回路２０で検出された温度ＴｊはＦＥＴ１の温度とみなすことができる。処理回路２０は、抽出した温度Ｔｊをゲート電圧制御回路２２に出力する。
【００１９】
比較器１８は、スイッチ１６がｂ接点側に切り替わった場合、ＦＥＴ２のしきい値電圧Ｖｔｈ２を入力するとともにＦＥＴ３のしきい値電圧Ｖｔｈ３を入力し、両しきい値電圧を比較する。比較結果は膜中電荷・界面電荷によるしきい値電圧変動分ΔＶｔｈａｇｉｎｇである。すなわち、ＦＥＴ１、２は同一チップ上に近接配置されているため、素子温度は互いに等しく、温度によるしきい値変動分Δｔｈｔｅｍｐも等しい。また、スイッチ１６をａ接点側に切り替えた場合、ＦＥＴ１のゲート端子及びＦＥＴ２のゲート端子にはゲート電圧制御回路２２から等しいゲート電圧が印加されるから、膜中電荷・界面電荷による変動分Δｔｈａｇｉｎｇも等しくなる。一方、ＦＥＴ３の素子温度はＦＥＴ１、２の素子温度と等しくＦＥＴ１、２と同様の温度変動分Δｔｈｔｅｍｐを有するが、ＦＥＴ１、２に印加されるゲート電圧は印加されていないのでΔｔｈａｇｉｎｇを有しない。したがって、ＦＥＴ２のしきい値電圧Ｖｔｈ２とＦＥＴ３のしきい値電圧Ｖｔｈ３の差分を演算することで、ＦＥＴ２に含まれる膜中電荷・界面電荷による変動分Δｔｈａｇｉｎｇが得られることになる。
【００２０】
なお、ＦＥＴ２のしきい値Ｖｔｈ２計測時のゲート電圧は、動作時のゲート電圧に比べて十分低いため、しきい値計測時のゲート酸化膜へのダメージは動作時に比べて非常に小さく無視し得る。比較器１８は比較により検出したＶｔｈａｇｉｎｇをゲート電圧制御回路２２に出力する。
【００２１】
ゲート電圧制御回路２２は、処理回路２０からの温度Ｔｊと、比較器１８からのΔｔｈａｇｉｎｇとに基づいてＦＥＴ１のゲート電圧を制御し、ＦＥＴ１の動作を制御する。
【００２２】
図３に、本実施形態の処理フローチャートを示す。まず、ＦＥＴ１の導通時、スイッチ
１６をａ接点側に切り替えて、ＦＥＴ２のゲート端子にもＦＥＴ１と同様のゲート電圧を印加する（Ｓ１０１）。ＦＥＴ２にはＦＥＴ１と同様の膜中電荷・界面電荷によるしきい値電圧変動分Δｔｈａｇｉｎｇが生じる。
【００２３】
次に、ＦＥＴ１の非導通時において、スイッチ１６をｂ接点側に切り替えて、ＦＥＴ２及びＦＥＴ３に設定電流を流し、それぞれのしきい値電圧Ｖｔｈ２及びＶｔｈ３を検出する。しきい値電圧Ｖｔｈ２及びＶｔｈ３は比較器１８に供給される。また、しきい値電圧Ｖｔｈ３は処理回路２０にも供給される。
【００２４】
処理回路２０は、しきい値温度特性データベースを用いて、検出したしきい値電圧Ｖｔｈ３に対応する温度Ｔｊを算出する。この温度ＴｊはＦＥＴ１、２、３がともに形成されているチップの温度であり、ＦＥＴ１、２、３の素子温度である。算出された温度Ｔｊはゲート電圧制御回路２２に供給される。
【００２５】
ゲート電圧制御回路２２は、入力した温度Ｔｊと素子温度上限であるＴｊｍａｘとを大小比較する（Ｓ１０４）。Ｔｊ＞Ｔｊｍａｘである場合、素子温度上限を超えて素子温度が上昇したことになるから、ゲート電圧制御回路２２はＦＥＴ１のゲート電圧をゼロとしてＦＥＴ１の動作を直ちに停止する（Ｓ１０７）。これにより、温度上昇によるＦＥＴ１の特性劣化、あるいはＦＥＴ１の破壊が防止される。
【００２６】
一方、入力した温度データＴｊとＴｊｍａｘとを比較した結果、Ｔｊ≦Ｔｊｍａｘである場合、比較器１８はＶｔｈ２とＶｔｈ３とを比較することでΔＶｔｈａｇｉｎｇを算出する。具体的には、
Ｖｔｈ２＝Ｖｔｈｉｎｉｔ＋ΔＶｔｈａｇｉｎｇ＋ΔＶｔｈｔｅｍｐ    ・・（３）
であり、
Ｖｔｈ３＝Ｖｔｈｉｎｉｔ＋ΔＶｔｈｔｅｍｐ        ・・・（４）
であるから、
ΔＶｔｈａｇｉｎｇ＝Ｖ２−Ｖ３                    ・・・（５）
によりΔＶｔｈａｇｉｎｇを算出する（Ｓ１０５）。ここで、ＶｔｈｉｎｉｔはＦＥＴ２、ＦＥＴ３の当初の（経時的変動分のない）しきい値電圧である。ゲート電圧制御回路２２は、比較器２０からΔＶｔｈａｇｉｎｇを入力し、これに基づいて次のＦＥＴ１の導通時にＦＥＴ１のゲート端子に印加すべきゲート電圧を設定する（Ｓ１０６）。ゲート電圧Ｖｇは、
Ｖｇ＝Ｖｇｉｎｉｔ＋ΔＶｔｈａｇｉｎｇ            ・・・（６）
により設定する。ここで、Ｖｇｉｎｉｔは初期ゲート電圧である。しきい値電圧ＶｔｈはΔＶｔｈａｇｉｎｇ分だけ変動しているので、この変動分を補償するようにゲート電圧をΔＶｔｈａｇｉｎｇ分だけ増大させる。これにより、温度上昇による素子破壊を防止できるだけでなく、膜中電荷・界面電荷によるしきい値電圧変動分も抑制して初期設定値を維持できる。
【００２７】
このように、本実施形態では、ＦＥＴ１の他にＦＥＴ２及びＦＥＴ３を同一チップ上に形成し、ＦＥＴ２にＦＥＴ１と同様のゲート電圧を印加してＦＥＴ１と同様の膜中電荷・界面電荷によるしきい値電圧変動と温度変動を与え、ＦＥＴ３には膜中電荷・界面電荷を与えず温度変動のみを与えるように構成し、ＦＥＴ３を用いてＦＥＴ３を温度検出素子として機能させて温度を検出し、かつ、ＦＥＴ２を用いて膜中電荷・界面電荷の変動分を検出することで、ＦＥＴ１の膜中電荷・界面電荷による変動分と温度変動分をともに検出してＦＥＴ１のゲート電圧を制御することができる。本実施形態では、ＦＥＴ３を温度検出素子として機能させているので、別途、素子構造の異なる（例えばＰ／Ｎダイオード）温度センサを設ける必要がない。
【００２８】
＜第２実施形態＞
図４に、本実施形態における半導体装置の構成を示す。２つのＦＥＴ１、２が同一半導体基板上に形成される。ＦＥＴ１はメイン素子で、ＦＥＴ２は変動検出素子である。ＦＥＴ１の構成は図１におけるＦＥＴ１の構成と同様であり、シリコン基板上にＰ−ボディ１０ａ、ｎ＋チャネル領域、ゲート酸化膜１０ｃ、ゲート電極１０及びソース電極１０ｅを有する。ＦＥＴ２は図１におけるＦＥＴ２と同様の構成であり、同一シリコン基板上にＦＥＴ１に隣接して形成され、Ｐ−ボディ領域１２ａ、ｎ＋チャネル領域１２ｂ、ゲート酸化膜１２ｃ、ゲート電極１２ｄ、ソース電極１２ｅ及びドレイン電極１２ｆを有する。図１では、ＦＥＴ２で膜中電荷・界面電荷による変動分を検出し、ＦＥＴ３で温度変動分を検出しているが、本実施形態ではＦＥＴ２で膜中電荷・界面電荷による変動分と温度変動分をともに検出する。具体的には、ＦＥＴ２のリーク電流により温度変動分を検出する。
【００２９】
図５に、ＦＥＴ２のゲート電圧Ｖｇとコレクタ電流Ｉｃの関係の温度依存性を示す。リーク電流及びしきい値電圧は、ＦＥＴ２の素子温度とともにいずれも上昇する。一方、図６に、ＦＥＴ２のゲート電圧Ｖｇとコレクタ電流Ｉｃの関係の膜中電荷・界面電荷依存性を示す。リーク電流は膜中電荷・界面電荷の影響をほとんど受けず、しきい値電圧は膜中電荷・界面電荷の影響を受ける。図５及び図６より、ＦＥＴ２のリーク電流を検出することで膜中電荷、界面電荷の影響によらず、ＦＥＴ２の素子温度を検出できることが理解される。
【００３０】
図７に、図４の回路図を示す。ＦＥＴ１のソース端子は電源Ｖｃｃに接続され、ドレイン端子はグランド電位に設定される。ゲート端子はゲート電圧制御回路２２に接続される。ＦＥＴ２のソース端子は一定電圧Ｖ＋及び電流計２６に接続され、ドレイン端子はグランド電位に設定され、ゲート端子はスイッチ１６に接続される。スイッチ１６はａ接点及びｂ接点を有し、ａ接点はゲート電圧制御回路２２に接続され、ｂ接点は変圧器及び電圧計２８に接続される。電圧計２８で検出されたしきい値電圧Ｖｔｈ２は比較器２４に供給される。電流計２６で検出されたリーク電流は処理回路２１に供給される。
【００３１】
処理回路２１は、リーク電流の温度特性データベースを有し、検出されたリーク電流に対応する温度Ｔｊを読み出して処理回路２０に出力するとともにゲート電圧制御回路２２に出力する。
【００３２】
処理回路２０は、上記の第１実施形態と同様にしきい値温度特性データベースを有し、温度Ｔｊに対応するしきい値電圧Ｖｔｈ´を読み出して比較器２４に出力する。第１実施形態では、処理回路２０はしきい値電圧Ｖｔｈ２から温度Ｔｊを算出しているが、本実施形態では逆に温度Ｔｊからしきい値電圧Ｖｔｈ´を算出している点に留意されたい。電圧計２８で検出されたしきい値電圧Ｖｔｈ２は、膜中電荷・界面電荷の変動分と温度変動分をともに有するしきい値電圧であり、その一方で処理回路２０で算出されたしきい値電圧Ｖｔｈ´は、温度変動のみを含むしきい値電圧である。
【００３３】
比較器２４は、電圧計２８からのしきい値電圧Ｖｔｈ２と処理回路２０からのしきい値電圧Ｖｔｈ´とを比較し、膜中電荷・界面電荷による変動分ΔＶｔｈａｇｉｎｇを算出してゲート電圧制御回路２２に出力する。
【００３４】
図８に、本実施形態の処理フローチャートを示す。まず、ＦＥＴ１の導通時において、スイッチ１６をａ接点側に切り替えて、ゲート電圧制御回路２２からＦＥＴ１及びＦＥＴ２に同一のゲート電圧を印加する（Ｓ２０１）。これにより、ＦＥＴ２にはＦＥＴ１と同様の温度変動及び膜中電荷・界面電荷による変動が与えられる。
【００３５】
次に、ＦＥＴ１の非導通時において、スイッチ１６をｂ接点側に切り替えてＦＥＴ２のソース・ドレイン間に電圧を印加し、ゲート・ソース間の電圧を変圧器で変化させてしきい値電圧Ｖｔｈ２とリーク電流ＩＬ２を検出する（Ｓ２０２）。リーク電流ＩＬ２は処理回路２１に供給され、しきい値電圧Ｖｔｈ２は比較器２４に供給される。処理回路２１は、リーク電流の温度特性データベースを用いて、検出したリーク電流ＩＬ２に対応する温度Ｔｊを算出する（Ｓ２０３）。この温度Ｔｊはチップの温度であり、ＦＥＴ１、２の素子温度である。算出された温度Ｔｊはゲート電圧制御回路２２に供給される。ゲート電圧制御回路２２は、温度Ｔｊを素子上限温度Ｔｊｍａｘと大小比較する。Ｔｊ＞Ｔｊｍａｘであれば、素子上限温度を超えて温度が上昇したことを意味するから、ＦＥＴ１に印加するゲート電圧ＶｇをゼロとしてＦＥＴ１の動作を直ちに停止する（Ｓ２０８）。これにより、ＦＥＴ１の温度上昇による特性劣化、あるいは素子破壊が防止される。
【００３６】
一方、Ｔｊ≦Ｔｊｍａｘの場合、処理回路２０はしきい値温度特性データベースを用いて温度Ｔｊにおけるしきい値電圧Ｖｔｈ´を算出する（Ｓ２０５）。このＶｔｈ´は、膜中電荷・界面電荷による変動分のない（経時的変動分のない）、温度変動分のみが含まれるしきい値電圧である。比較器２４は、ＦＥＴ２から検出されたしきい値電圧Ｖｔｈ２と、処理回路２０で算出されたしきい値電圧Ｖｔｈ´から膜中電荷・界面電荷による変動分ΔＶｔｈａｇｉｎｇを算出する（Ｓ２０６）。すなわち、
Ｖｔｈ２＝Ｖｔｈｉｎｉｔ＋ΔＶｔｈａｇｉｎｇ＋ΔＶｔｈｔｅｍｐ      ・・・（７）
であり、
Ｖｔｈ´＝Ｖｔｈｉｎｉｔ＋ΔＶｔｈｔｅｍｐ          ・・・（８）
であるから、
ΔＶｔｈａｇｉｎｇ＝Ｖｔｈ２−Ｖｔｈ´          ・・・（９）
により算出する。ゲート電圧制御回路２２は、算出された変動分ΔＶｔｈａｇｉｎｇによる変動を補償すべく、次のＦＥＴ１の導通時にＦＥＴ１に印加するゲート電圧Ｖｇを
Ｖｇ＝Ｖｇｉｎｉｔ＋ΔＶｔｈａｇｉｎｇ          ・・・（１０）
に設定する（Ｓ２０７）。これにより、温度上昇による素子破壊を防止できるとともに、膜中電荷・界面電荷による変動も抑制できる。
【００３７】
このように、本実施形態では、２つのＦＥＴ１、２のみで温度上昇による素子破壊と膜中電荷・界面電荷によるしきい値電圧変動を抑制することができる。第１実施形態ではＦＥＴ３のしきい値電圧の温度特性を利用して温度を検出しているため、線形に近い温度検出特性を有するが、第２実施形態ではＦＥＴ２のリーク電流を用いて温度を検出しているため、指数関数に近い温度検出特性を有する。指数関数に近い温度検出特性の場合、特に低温領域では検出精度の低下が懸念されるが、本実施形態のようなパワーデバイスの場合、素子温度は比較的高温で駆動されるため、低温領域での検出精度は問題とならない。パワーデバイスでは、特に高温におけるΔＶｔｈａｇｉｎｇが大きな問題となるが、本実施形態はこのような高温領域において特に有効に機能するといえる。
【００３８】
以上、本発明の実施形態について説明したが、本発明はこれに限定されるものではなく種々の変更が可能である。例えば、本実施形態ではＦＥＴ１、２、３としてＭＯＳＦＥＴを例示しているが、ＩＧＢＴサイリスタ等でもよい。また、ＦＥＴ１、２、３のチャネル極性はＰチャネルあるいはＮチャネルのいずれもよい。また、ゲート構造は、プレーナでもトレンチでも構わない。
【図面の簡単な説明】
【００３９】
【図１】第１実施形態の構成図である。
【図２】図１の回路図である。
【図３】第１実施形態の処理フローチャートである。
【図４】第２実施形態の構成図である。
【図５】リーク電流及びしきい値電圧と温度との関係を示すグラフ図である。
【図６】しきい値電圧と膜中電荷・界面電荷との関係を示すグラフ図である。
【図７】図４の回路図である。
【図８】第２実施形態の処理フローチャートである。
【符号の説明】
【００４０】
１  ＦＥＴ（メイン素子）、２  ＦＥＴ（変動検出素子）、３  ＦＥＴ（基準素子）、１６  スイッチ、１８  比較器、２０，２１  処理回路、２２  ゲート電圧制御回路。
【図１】
2008130724.tif 000003
【図２】
2008130724.tif 000004
【図３】
2008130724.tif 000005
【図４】
2008130724.tif 000006
【図５】
2008130724.tif 000007
【図６】
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【図７】
2008130724.tif 000009
【図８】
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