(57)【要約】【課題】炭化珪素半導体装置の外周領域に形成された外周絶縁膜に隣接するゲート酸化膜の絶縁破壊を防止する手段を提供する。【解決手段】第１導電型不純物を高濃度に拡散させた炭化珪素からなる半導体基板と、半導体基板上に形成され、第１導電型不純物を低濃度に拡散させた半導体層と、半導体層に設定されたセル形成領域のおもて面側に形成され、第１導電型不純物と逆型である第２導電型不純物を拡散させた複数のウェル領域と、ウェル領域内のおもて面側に形成され、第１導電型不純物を高濃度に拡散させたソース層と、セル形成領域を囲う外周領域の半導体層上に形成された膜厚の厚い外周絶縁膜と、セル形成領域の半導体層のおもて面に形成されたゲート酸化膜と、ゲート酸化膜上から前記外周絶縁膜上に延在して形成されたゲート電極層とを備えた炭化珪素半導体装置において、ゲート酸化膜の縁部に、外周絶縁膜に隣接してゲート酸化膜より厚い膜厚の段部を設ける。【選択図】        図１
2008227172.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型不純物を高濃度に拡散させた炭化珪素からなる半導体基板と、
該半導体基板上に形成され、前記第１導電型不純物を低濃度に拡散させた半導体層と、
該半導体層に設定されたセル形成領域のおもて面側に形成され、前記第１導電型不純物と逆型である第２導電型不純物を拡散させた複数のウェル領域と、
該ウェル領域内のおもて面側に形成され、前記第１導電型不純物を高濃度に拡散させたソース層と、
前記セル形成領域を囲う外周領域の前記半導体層上に形成された膜厚の厚い外周絶縁膜と、
前記セル形成領域の前記半導体層のおもて面に形成されたゲート酸化膜と、
該ゲート酸化膜上から前記外周絶縁膜上に延在して形成されたゲート電極層と、を備えた炭化珪素半導体装置において、
前記ゲート酸化膜の縁部に、前記外周絶縁膜に隣接して前記ゲート酸化膜より厚い膜厚の段部を設けたことを特徴とする炭化珪素半導体装置。
【請求項２】
請求項１において、
前記ゲート酸化膜は、熱酸化膜であることを特徴とする炭化珪素半導体装置。
【請求項３】
第１導電型不純物を高濃度に拡散させた炭化珪素からなる半導体基板上に、前記第１導電型不純物を低濃度に拡散させた半導体層を形成した炭化珪素基板を準備する工程と、
前記炭化珪素基板に、セル形成領域と該セル形成領域を囲う外周領域とを設定し、前記半導体層の前記セル形成領域のおもて面側に、前記第１導電型不純物と逆型である第２導電型不純物を拡散させて複数のウェル領域を形成する工程と、
前記ウェル領域内のおもて面側に、前記第１導電型不純物を高濃度に拡散させてソース層を形成する工程と、
前記セル形成領域と前記外周領域との境界を含む枠状の領域の前記半導体層に、非晶質化不純物を注入して非晶質層を形成する工程と、
前記外周領域の前記半導体層上に膜厚の厚い外周絶縁膜を形成する工程と、
前記外周絶縁膜に囲まれた前記セル形成領域の前記半導体層のおもて面を、熱酸化法により熱酸化してゲート酸化膜を形成すると共に、前記非晶質層を熱酸化して前記ゲート酸化膜の縁部を突出させて段部を形成する工程と、
前記ゲート酸化膜上から前記外周絶縁膜上に延在させたゲート電極層を形成する工程と、を備えることを特徴とする炭化珪素半導体装置の製造方法。
【請求項４】
請求項３において、
前記セル形成領域と前記外周領域との境界を含む枠状の領域に、非晶質化不純物を注入して非晶質層を形成する工程に代えて、
前記セル形成領域と前記外周領域との境界を含む枠状の領域の前記半導体層上に、ＣＶＤ法により非晶質シリコンを堆積して非晶質層を形成する工程を備えることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素基板に形成された大電力用の縦型パワーＭＯＳＦＥＴ等の炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）結晶を用いた炭化珪素半導体装置は、シリコン（Ｓｉ）結晶を用いた通常の半導体装置に較べて、電気的な耐圧特性に優れ、高温での動作に耐えるといった特徴がある。
これは、炭素（Ｃ）原子が含まれることで原子間間隔が短くなる結果、より強固な原子間結合が得られ、バンドギャップが２倍以上に大きくなって２倍以上の電界まで耐圧性が高まると共に高温まで半導体特性が保たれるからである。
【０００３】
このような炭化珪素の性質を利用した従来の縦型の炭化珪素半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、Ｎ型の導電性不純物を高濃度に拡散させた炭化珪素からなるＮ＋半導体基板と、Ｎ＋半導体基板上に形成されたＮ型の導電性不純物を低濃度に拡散させたＮ−半導体層と、Ｎ−半導体層に設定されたセル形成領域のおもて面側にＰ型の導電性不純物を拡散させて形成された複数のｐウェル領域と、ｐウェル領域内のおもて面側に形成されたＮ型の導電性不純物を高濃度に拡散させたソース層と、セル形成領域を囲う外周領域のＮ−半導体層上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたゲート酸化膜より膜厚の厚い酸化シリコン（ＳｉＯ２）からなる外周絶縁膜と、セル形成領域の外周部から外周領域に延在し、Ｎ−半導体層のおもて面側にＰ型の導電性不純物を拡散させて形成された外周Ｐウェル層と、セル形成領域のＮ−半導体層のおもて面に熱酸化法により形成された酸化シリコンからなるゲート酸化膜と、ゲート酸化膜上から外周絶縁膜上に延在して形成されたポリシリコンからなるゲート電極層と、ゲート電極層上に形成された層間絶縁膜と、層間絶縁膜を貫通してソース層およびゲート電極層に達するコンタクトプラグを介して接続する層間絶縁膜上に形成されたソース電極パッドとゲート電極パッド、およびＮ＋半導体基板の裏面に形成されたドレイン電極を備えている（例えば、特許文献１参照。）。
【０００４】
この場合に、縦方向に形成されたソース、ドレイン間の炭化珪素材料には数１００Ｖから数１０ｋＶの高電界が加えられ、ゲート電極層に印加された数１０Ｖの電圧によりＭＯＳＦＥＴのＯＮ、ＯＦＦが制御される。このときゲート酸化膜には最大３ＭＶ／ｃｍ程度の電界強度が加わるのが一般的である。
一方、縦型のトレンチゲート型ＭＯＳＦＥＴにおいて、ソース層間に設けられたトレンチの溝底に炭化珪素の非晶質層を形成し、ゲート酸化膜を形成する熱酸化時に非晶質層を増速酸化して溝底のゲート酸化膜を厚くし、トレンチの側面を薄くしたゲート酸化膜を形成しているものがある（例えば、特許文献２参照。）。
【０００５】
また、シリコン基板にＳＴＩ法で素子分離絶縁層を形成する場合に生ずるトレンチに埋込まれた素子分離絶縁層とシリコン基板との境界の段差によるゲート酸化膜の薄膜化を防止するために、トレンチとシリコン基板のおもて面との角部に増速酸化作用のあるイオンを注入し、熱酸化法によりゲート酸化膜を形成するときに角部を増速酸化させて、角部のゲート酸化膜を厚く形成しているものもある（例えば、特許文献３参照。）。
【０００６】
更に、シリコン基板に膜厚の異なるゲート酸化膜を形成する場合に、膜厚を厚くする側のシリコン基板のおもて面に、アルゴン（Ａｒ）イオンを注入して非晶質化しておき、熱酸化法によりゲート酸化膜を形成するときに非晶質化されたシリコン基板のおもて面を増速酸化させて膜厚の異なるゲート酸化膜を形成しているものもある（例えば、特許文献４参照。）。
【特許文献１】特開２００４−２８８８９０号公報（主に第５頁段落００１４−第６頁段落００１９、第７頁段落００２２、第１図）
【特許文献２】特開２００６−２２８９０１号公報（主に第７頁段落００２０−００２１、第２図）
【特許文献３】特開２０００−２２３５６２号公報（主に第６頁段落００６１−第７頁段落００６８、第８図、第９図）
【特許文献４】特開２０００−１９５９６８号公報（主に第４頁段落００３１−第５頁段落００４２、第１図−第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来の特許文献１の技術においては、セル形成領域を囲う外周領域のＮ−半導体層上にゲート酸化膜より膜厚の厚い酸化シリコンからなる外周絶縁膜を形成し、セル形成領域のＮ−半導体層のおもて面に熱酸化法により酸化シリコンからなるゲート酸化膜を形成し、そのゲート酸化膜上から外周絶縁膜上に延在してポリシリコンからなるゲート電極層を形成しているため、図９に示す従来の縦型の炭化珪素ＭＯＳＦＥＴの模式図ように、炭化珪素半導体装置１００のセル形成領域１０１を囲う外周領域１０２のＮ−半導体層１０３上に膜厚の厚い酸化シリコンからなる外周絶縁膜１０４を形成し、その外周絶縁膜１０４に囲まれたセル形成領域１０１のＮ−半導体層１０３のおもて面に熱酸化法により酸化シリコンからなるゲート酸化膜１０５を形成するときにＮ−半導体層１０３が酸化されて厚さ方向に酸化が進行するため、図１０に示すＺ部の拡大図のように、ゲート酸化膜１０５の膜厚の半分程度の深さの凹部１０６が形成される。
【０００８】
また、外周絶縁膜１０４は、酸化シリコンで形成されており、外周絶縁膜１０４の端面１０４ａ等が酸化されることはないので、ゲート酸化膜１０５上から外周絶縁膜１０４上に延在して形成されるゲート電極層１０７の立上り部の外周絶縁膜１０４との境界におけるゲート酸化膜１０５の厚さＴが、ゲート酸化膜１０５の膜厚Ｔｇの半分程度の厚さになり、このゲート酸化膜１０５が薄くなった外周絶縁膜１０４に隣接するゲート酸化膜１０５の縁部に電界が集中して絶縁破壊が生じ、ゲート酸化膜１０５の絶縁耐圧寿命が低下し、炭化珪素半導体装置１００の信頼性が低下するという問題がある。
【０００９】
なお、炭化珪素基板の場合には、熱酸化膜の成長速度がシリコン基板に較べて遅い（シリコン基板の数％から数１０％の酸化速度）ために、厚い酸化シリコンからなる絶縁膜を形成する場合に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法が用いられることは一般的ではないが、図１１に示すように、シリコン基板２０１に前記と同様の構成のＭＯＳＦＥＴを形成する場合には、ＬＯＣＯＳ法により素子分離絶縁層２０２が形成され、その形成時に素子分離絶縁層２０２の先端がセル形成領域２０３のシリコン層に侵入して境界部に酸化シリコンからなる略三角形の断面形状のバーズビーク２０４が形成されるので、熱酸化法によりゲート酸化膜２０５を形成したときに、シリコン基板２０１のおもて面が酸化されて厚さ方向に酸化が進行したとしても、ゲート酸化膜２０５の端部はバーズビーク２０４に隣接して形成され、素子分離絶縁層２０２に形成された外周絶縁膜２０６上にゲート酸化膜２０５上から延在して形成されるゲート電極層２０７の立上り部の外周絶縁膜２０６との境界におけるゲート酸化膜１０５の厚さが、ゲート酸化膜１０５の厚さＴｇより薄くなることはなく、上記のような電界集中は緩和されるので、上記のような問題が生ずることはない。
【００１０】
本発明は、上記の問題点を解決するためになされたもので、炭化珪素半導体装置の外周領域に形成された外周絶縁膜に隣接するゲート酸化膜の絶縁破壊を防止する手段を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上記課題を解決するために、第１導電型不純物を高濃度に拡散させた炭化珪素からなる半導体基板と、該半導体基板上に形成され、前記第１導電型不純物を低濃度に拡散させた半導体層と、該半導体層に設定されたセル形成領域のおもて面側に形成され、前記第１導電型不純物と逆型である第２導電型不純物を拡散させた複数のウェル領域と、該ウェル領域内のおもて面側に形成され、前記第１導電型不純物を高濃度に拡散させたソース層と、前記セル形成領域を囲う外周領域の前記半導体層上に形成された膜厚の厚い外周絶縁膜と、前記セル形成領域の前記半導体層のおもて面に形成されたゲート酸化膜と、該ゲート酸化膜上から前記外周絶縁膜上に延在して形成されたゲート電極層と、を備えた炭化珪素半導体装置において、前記ゲート酸化膜の縁部に、前記外周絶縁膜に隣接して前記ゲート酸化膜より厚い膜厚の段部を設けたことを特徴とする。
【発明の効果】
【００１２】
このように、本発明は、段部の厚さにより、セル形成領域のゲート酸化膜上から外周領域に形成された外周絶縁膜上に延在するゲート電極層の立上り部の外周絶縁膜に隣接するゲート酸化膜の縁部に集中する電界を緩和して、ゲート酸化膜の絶縁破壊を防止することができ、ゲート酸化膜の絶縁耐圧寿命を向上させて炭化珪素半導体装置の信頼性を向上させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下に、図面を参照して本発明による炭化珪素半導体装置の実施例について説明する。
【実施例１】
【００１４】
図１は実施例１の縦型のｎＭＯＳトランジスタの断面を示す説明図、図２は図１のＡ部を示す拡大図、図３、図４は実施例１の縦型のｎＭＯＳトランジスタの製造方法を示す説明図である。
１は炭化珪素半導体装置としての縦型のｎＭＯＳトランジスタ（以下、単にｎＭＯＳという。）である。
【００１５】
２は炭化珪素基板であり、第１導電型不純物としてのリン（Ｐ）や窒素（Ｎ）等のＮ型導電性不純物（以下、Ｎ型不純物という。）を比較的高濃度に拡散させた単結晶の炭化珪素からなるＮ＋半導体基板３上に、炭化珪素をエピタキシャル成長させＮ型不純物を低濃度に拡散させたＮ−半導体層４を形成した４Ｈの結晶多形を有する基板である。
本実施例の炭化珪素基板２には、複数のセル９（後述）が形成されるセル形成領域５と、セル形成領域５の周囲を囲う外周領域６とが設定されている。
【００１６】
セル形成領域５のＮ−半導体層４のおもて面２ａ側には、Ｎ型不純物と逆型である第２導電型不純物としてのアルミニウム（Ａｌ）やボロン（Ｂ）等のＰ型導電性不純物（以下、Ｐ型不純物という。）を比較的低濃度に拡散させたＰウェル領域７が複数形成され、そのＰウェル領域７内のおもて面２ａ側には、Ｎ型不純物を比較的高濃度に拡散させたソース層８が形成されている。
【００１７】
これらＰウェル領域７と、そこに形成されたソース層８とにより本実施例の一つのセル９が形成される。
また、セル形成領域５の外周部および外周領域６のＮ−半導体層４のおもて面２ａ側には、セル形成領域５の外周部から外周領域６に延在して、Ｐ型不純物をＰウェル領域７と同程度に拡散させた外周Ｐウェル層１０が形成され、セル形成領域５を囲う外周領域６のＮ−半導体層４上にはゲート酸化膜１１より膜厚の厚い酸化シリコンからなる外周絶縁膜１２が形成されている。
【００１８】
ゲート酸化膜１１は、セル形成領域５のＮ−半導体層４のおもて面２ａの全面を熱酸化法により酸化して形成された酸化シリコンからなる比較的膜厚の薄い絶縁膜である。
１３はゲート電極層であり、ポリシリコンにＮ型不純物を比較的高濃度に拡散させた導電性を有する導電層であって、ゲート酸化膜１１上から外周絶縁膜１２上に延在して外周絶縁膜１２上の全周に渡って形成されており、隣合うソース層８にゲート酸化膜１１を介して対向する部位がゲート電極１３ａとして機能し、ゲート電極１３ａに電圧が印加されたときにゲート電極１３ａに対向するＰウェル領域７のおもて面２ａ側にチャネルが形成される。
【００１９】
１５は非晶質層であり、図２に示すように、Ｎ−半導体層４に形成された外周Ｐウェル層１０のおもて面２ａの、セル形成領域５と外周領域６との境界を含む所定の幅（本実施例では、後述する工程Ｐ４におけるレジストマスク３１の形成時に合せ余裕を考慮して設定された１０μｍ以下の幅）の枠状の領域に、非晶質化不純物としてのアルゴンやネオン（Ｎｅ）等の希ガスをゲート酸化膜１１の膜厚Ｔｇ（本実施例では、５０ｎｍ）と同等程度に注入（図３（Ｐ３）参照）して形成され、熱酸化における酸化膜の成長速度が炭化珪素に較べて速くなる特性（増速酸化特性という。）を有している。
【００２０】
１６はゲート酸化膜１１に形成された段部であり、熱酸化法によりＮ−半導体層４のおもて面２ａを酸化するときに、非晶質層１５の増速酸化特性を用いて突出形成された、ゲート酸化膜１１より厚く、外周絶縁膜１２より薄い膜厚の酸化シリコンからなるゲート酸化膜１１の突出部であって、ゲート電極層１３の外周絶縁膜１２への立上り部の外周絶縁膜１２に隣接するゲート酸化膜１１の領域（ゲート酸化膜１１の縁部という。）に形成されている。
【００２１】
１７は凹部であり、ゲート酸化膜１１を形成するために、熱酸化法によりＮ−半導体層４のおもて面２ａを酸化したとき、Ｎ−半導体層１０３の厚さ方向に酸化が進行して形成され、ゲート酸化膜１１の膜厚Ｔｇの半分程度の深さを有している。
１８は層間絶縁膜であり、炭化珪素基板２のおもて面２ａ側に形成されたゲート電極層１３等の各部位を覆う、酸化シリコン等の絶縁材料からなる膜厚の厚い絶縁膜である。
【００２２】
２０はソース電極パッドであり、層間絶縁膜１８上のセル形成領域５に形成されたアルミニウムやタングステン（Ｗ）等の導電材料からなる導電体層をパターニングして形成され、層間絶縁膜１８およびゲート酸化膜１１を貫通して各ソース層８に達する貫通穴として形成されたコンタクトホール２１ａに、ソース電極パッド２０と同じ導電材料を埋め込んで形成されたコンタクトプラグ２２ａを介して各ソース層８に電気的に接続している。
【００２３】
２４はゲート電極パッドであり、層間絶縁膜１８上の外周領域６に形成されたソース電極パッド２０と同じ導電材料からなる導電体層をパターニングして形成され、層間絶縁膜１８を貫通してゲート電極層１３に達する貫通穴として形成されたコンタクトホール２１ｂに、ゲート電極パッド２４と同じ導電材料を埋め込んで形成されたコンタクトプラグ２２ｂを介してゲート電極層１３に電気的に接続している。
【００２４】
２６はドレイン電極であり、Ｎ＋半導体基板３の裏面に、ソース電極パッド２０と同じ導電材料を堆積して形成された電極である。
図３、図４において、３１はマスク部材としてのレジストマスクであり、フォトリソグラフィにより炭化珪素基板２の上面側にスピンコート法等により塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチング工程やイオン注入工程等におけるマスクとして機能する。
【００２５】
以下に、図３、図４にＰで示す工程に従って、本実施例のｎＭＯＳの製造方法について説明する。
Ｐ１（図３）、上記のセル形成領域５および外周領域６を設定した炭化珪素基板２を準備し、そのおもて面２ａにフォトリソグラフィにより、各Ｐウェル領域７および外周Ｐウェル層１０の形成領域のＮ−半導体層４を露出させた開口部３２を有するレジストマスク３１を形成し、これをマスクとしてＰ型不純物（本実施例では、リン）イオンを注入して、Ｎ−半導体層４のおもて面２ａ側にＰ型不純物を低濃度に拡散させたＰウェル領域７および外周Ｐウェル層１０を形成する。
【００２６】
Ｐ２（図３）、工程Ｐ１で形成したレジストマスク３１を除去し、フォトリソグラフィにより各ソース層８の形成領域のＮ−半導体層４を露出させた開口部３３を有するレジストマスク３１を形成し、これをマスクとしてＮ型不純物（本実施例では、アルミニウム）イオンを注入して、各Ｐウェル領域７のおもて面２ａ側にＮ型不純物を低濃度に拡散させたソース層８を形成し、セル形成領域５に複数のセル９を形成する。
【００２７】
なお、必要であれば、上記工程Ｐ１ないし工程Ｐ２において、トランジスタの閾値調整、炭化珪素基板２との接触抵抗軽減、表面電界緩和ガードリング等を目的とした追加イオン注入を行うようにする。
Ｐ３（図３）、工程Ｐ２で形成したレジストマスク３１を除去し、１２００〜１８００℃程度の活性化熱処理を行った後に、フォトリソグラフィによりセル形成領域５と外周領域６との境界を含む所定の幅の枠状の非晶質層１５の形成領域のＮ−半導体層４を露出させた開口部３４を有するレジストマスク３１を形成し、これをマスクとして希ガス（本実施例では、アルゴン）イオンを注入して、外周Ｐウェル層１０のおもて面２ａ側をゲート酸化膜１１の膜厚Ｔｇ程度の深さで非晶質化した非晶質層１５を形成する。
【００２８】
Ｐ４（図３）、工程Ｐ３で形成したレジストマスク３１を除去し、炭化珪素基板２を４００℃程度に昇温させ、テトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ２）との混合ガスによるプラズマＣＶＤ法により、Ｎ−半導体層４上の全面に酸化シリコンを堆積して膜厚５００ｎｍ程度の厚い絶縁層を形成し、フォトリソグラフィによりセル形成領域５の絶縁層を露出させたレジストマスク３１を形成し、これをマスクとして異方性エッチングによりセル形成領域５の絶縁層を除去し、セル形成領域５のＮ−半導体層４を露出させ、外周領域６のＮ−半導体層４上に膜厚の厚い外周絶縁膜１２を形成する。
【００２９】
Ｐ５（図４）、工程Ｐ４で形成したレジストマスク３１を除去し、熱酸化法によりセル形成領域５のＮ−半導体層４を熱酸化して膜厚Ｔｇのゲート酸化膜１１を形成する。
このとき、外周絶縁膜１２に隣接するセル形成領域５側の非晶質層１５が増速酸化され、ゲート酸化膜１１の縁部が突出して、ゲート酸化膜１１より膜厚が厚くなった段部１６が形成されと共に、Ｎ−半導体層４が酸化されて凹部１７が形成される。
【００３０】
Ｐ６（図４）、ゲート酸化膜１１の形成後に、Ｎ−半導体層４のおもて面２ａ側の全面にＣＶＤ法によりゲート電極層１３を形成するためのポリシリコン膜を形成し、フォトリソグラフィによりポリシリコン膜上にゲート電極層１３の形成領域、つまり外周絶縁膜１２上に形成されるゲート電極層１３の外周端までを覆い、コンタクトホール２１ａの形成領域に所定の絶縁代を加えた大きさの領域のポリシリコン膜を露出させたレジストマスク３１（不図示）を形成し、これをマスクとして異方性エッチングにより、露出しているポリシリコン膜をエッチングして、外周絶縁膜１２を露出させると共に各ソース層８上のゲート酸化膜１１に至る穴３５を形成し、隣合うセル９間にゲート酸化膜１１を介して対向するゲート電極１３ａを含み、ゲート酸化膜１１上から外周絶縁膜１２上に延在するゲート電極層１３を形成し、前記のレジストマスク３１を除去する。
【００３１】
Ｐ７（図４）、ＣＶＤ法によりゲート電極層１３を含むＮ−半導体層４のおもて面２ａ側の全面に酸化シリコンを比較的厚く堆積して層間絶縁膜１８を形成する。
このとき、ゲート電極層１３に形成された穴３５に酸化シリコンが埋込まれる。
Ｐ８（図４）、層間絶縁膜１８の形成後に、フォトリソグラフィにより、各ソース層８上のコンタクトホール２１ａの形成領域、およびゲート電極層１３の外周領域６上のコンタクトホール２１ｂの形成領域の層間絶縁膜１８を露出させた開口部を有するレジストマスク３１（不図示）を形成し、これをマスクとして異方性エッチングにより層間絶縁膜１８および各ソース層８上のゲート酸化膜１１をエッチングして、ゲート電極層１３および各ソース層８に達するコンタクトホール２１ｂおよび２１ａを形成し、前記のレジストマスク３１の除去後に、スパッタ法等によりコンタクトホール２１ａおよび２１ｂ内に導電材料を埋め込んでコンタクトプラグ２２ａおよび２２ｂを形成し、層間絶縁膜１８上に形成された導電体層をフォトリソグラフィによりパターニングして各コンタクトプラグ２２ａを介してソース層８に電気的に接続するソース電極プラグ２０を形成すると共に、コンタクトプラグ２２ｂを介してゲート電極層１３に電気的に接続するゲート電極プラグ２４を形成する。
【００３２】
その後に、ＣＶＤ法等によりＮ＋半導体基板３の裏面２ｂに導電材料からなるドレイン電極２６を形成して、図１に示す本実施例のｎＭＯＳ１を形成する。
このようにして形成された本実施例のｎＭＯＳ１のゲート酸化膜１１の縁部には、図２に示すように、非晶質層１５を増速酸化して形成された段部１６により、外周領域６のＮ−半導体層４と間にゲート酸化膜１１とほぼ同等の膜厚Ｔが形成されているので、セル形成領域５のゲート酸化膜１１上から外周領域６に形成された外周絶縁膜１２上に延在するゲート電極層１３の立上り部の外周絶縁膜１２に隣接するゲート酸化膜１１の縁部に電界が集中して絶縁破壊が生ずることはなく、ゲート酸化膜１１の絶縁耐圧寿命を向上させて、ｎＭＯＳ１の信頼性を向上させることができる。
【００３３】
以上説明したように、本実施例では、ゲート酸化膜の外周絶縁膜に隣接する縁部に、Ｎ−半導体層に形成した非晶質層を増速酸化させた、ゲート酸化膜より厚い膜厚の段部を形成したことによって、段部の厚さにより、セル形成領域のゲート酸化膜上から外周領域に形成された外周絶縁膜上に延在するゲート電極層の立上り部の外周絶縁膜に隣接するゲート酸化膜の縁部に集中する電界を緩和して、ゲート酸化膜の絶縁破壊を防止することができ、ゲート酸化膜の絶縁耐圧寿命を向上させてｎＭＯＳの信頼性を向上させることができる。
【００３４】
なお、本実施例においては、非晶質層を形成するときに、非晶質化不純物として希ガスを注入するとして説明したが、非晶質化不純物は前記に限らず、アルミニウムやリン、窒素等の導電性不純物であってもよい。この場合にリンや窒素等のＮ型不純物を用いれば、ソース層を形成するときに、非晶質層を同時に形成することができ、製造工程の簡素化を図ることができる。
【実施例２】
【００３５】
図５は実施例２の縦型のｎＭＯＳトランジスタの部分断面を示す説明図、図６は図５のＢ部を示す拡大図、図７、図８は実施例１の縦型のｎＭＯＳトランジスタの製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の非晶質層４１は、図５、図６に示すように、Ｎ−半導体層４に形成された外周Ｐウェル層１０のおもて面２ａ上の、上記実施例１と同様にして設定された枠状の領域に、熱ＣＶＤ法により非晶質シリコンを堆積してゲート酸化膜１１の膜厚Ｔｇ（本実施例では、５０ｎｍ）と同等程度の膜厚に形成（図７（ＰＡ３）参照）されており、熱酸化における増速酸化特性を有している。
【００３６】
このため、ゲート酸化膜１１の縁部に形成される段部１６は、熱酸化法によりＮ−半導体層４のおもて面２ａを酸化するときに、おもて面２ａ上の非晶質層４１の増速酸化特性を用いて突出形成され、実施例１と同様の膜厚を有している。
以下に、図７、図８にＰＡで示す工程に従って、本実施例のｎＭＯＳの製造方法について説明する。
【００３７】
本実施例の工程ＰＡ１、ＰＡ２（図７）の作動は、上記実施例１の工程Ｐ１、Ｐ２（図３）の作動と同様であるので、その説明を省略する。
ＰＡ３（図７）、工程ＰＡ２で形成したレジストマスク３１を除去し、１２００〜１８００℃程度の活性化熱処理を行った後に、シラン（ＳｉＨ４）を用いた熱ＣＶＤ法により、非晶質シリコンをゲート酸化膜１１の膜厚Ｔｇと同程度の膜厚に堆積した非晶質シリコン層を形成し、非晶質シリコン層上にフォトリソグラフィによりセル形成領域５と外周領域６との境界を含む所定の幅の枠状の非晶質層４１の形成領域を覆うレジストマスク３１を形成し、これをマスクとして異方性エッチングにより非晶質シリコン層を除去してＮ−半導体層４を露出させ、外周Ｐウェル層１０のおもて面２ａ上にゲート酸化膜１１の膜厚Ｔｇ程度の膜厚の非晶質層４１を形成する。
【００３８】
ＰＡ４（図７）、工程ＰＡ３で形成したレジストマスク３１を除去し、上記実施例１の工程Ｐ４と同様にして、外周領域６のＮ−半導体層４上に膜厚の厚い外周絶縁膜１２を形成する。
ＰＡ５（図８）、工程ＰＡ４で形成したレジストマスク３１を除去し、熱酸化法によりセル形成領域５のＮ−半導体層４を熱酸化して膜厚Ｔｇのゲート酸化膜１１を形成する。
【００３９】
このとき、外周絶縁膜１２に隣接するセル形成領域５側のＮ−半導体層４上の非晶質層４１が増速酸化され、ゲート酸化膜１１の縁部が突出して、ゲート酸化膜１１より膜厚が厚くなった段部１６が形成されと共に、Ｎ−半導体層４が酸化されて凹部１７が形成される。
その後の工程ＰＡ６〜ＰＡ８（図８）の作動は、上記実施例１の工程Ｐ６〜Ｐ８（図４）の作動と同様であるので、その説明を省略する。
の非晶質シリコン層  このようにして形成された図５に示す本実施例のｎＭＯＳ１のゲート酸化膜１１の縁部には、図６に示すように、非晶質層４１を増速酸化して形成された段部１６により、外周領域６のＮ−半導体層４と間にゲート酸化膜１１とほぼ同等の膜厚Ｔが形成されているので、セル形成領域５のゲート酸化膜１１上から外周領域６に形成された外周絶縁膜１２上に延在するゲート電極層１３の立上り部の外周絶縁膜１２に隣接するゲート酸化膜１１の縁部に電界が集中して絶縁破壊が生ずることはなく、ゲート酸化膜１１の絶縁耐圧寿命を向上させて、ｎＭＯＳ１の信頼性を向上させることができる。
【００４０】
以上説明したように、本実施例では、ゲート酸化膜の外周絶縁膜に隣接する縁部に、Ｎ−半導体層上に形成した非晶質層を増速酸化させた、ゲート酸化膜より厚い膜厚の段部を形成したことによって、上記実施例１と同様の効果を得ることができる。
なお、上記各実施例においては、ゲート電極層は、ゲート酸化膜上から外周絶縁膜１２上に延在して外周絶縁膜上の全周に渡って形成されるとして説明したが、ゲート電極パッド下の外周絶縁膜上のみに延在させるようにしてもよい。
【００４１】
また、上記各実施例においては、炭化珪素基板の結晶多形は４Ｈであるとして説明したが、３Ｃや６Ｈ等の他の結晶多形の炭化珪素基板であっても同様である。
更に、上記各実施例においては、炭化珪素半導体装置は、縦型のｎＭＯＳトランジスタとして説明したが、縦型のｐＭＯＳトランジスタであっても同様である。この場合には第１導電型不純物としてＰ型導電性不純物を、第２導電型不純物としてＮ型導電性不純物を用いるようにする。
【図面の簡単な説明】
【００４２】
【図１】実施例１の縦型のｎＭＯＳトランジスタの断面を示す説明図
【図２】図１のＡ部を示す拡大図
【図３】実施例１の縦型のｎＭＯＳトランジスタの製造方法を示す説明図
【図４】実施例１の縦型のｎＭＯＳトランジスタの製造方法を示す説明図
【図５】実施例２の縦型のｎＭＯＳトランジスタの部分断面を示す説明図
【図６】図５のＢ部を示す拡大図
【図７】実施例２の縦型のｎＭＯＳトランジスタの製造方法を示す説明図
【図８】実施例２の縦型のｎＭＯＳトランジスタの製造方法を示す説明図
【図９】従来の縦型のｎＭＯＳトランジスタの部分断面を示す説明図
【図１０】図９のＺ部を示す拡大図
【図１１】シリコン基板に形成されたゲート酸化膜を示す部分拡大図
【符号の説明】
【００４３】
１、１００  炭化珪素半導体装置
２    炭化珪素基板
２ａ  おもて面
２ｂ  裏面
３    Ｎ＋半導体基板
４、１０３  Ｎ−半導体層
５、１０１、２０３  セル形成領域
６、１０２  外周領域
７    Ｐウェル領域
８    ソース層
９    セル
１０  外周Ｐウェル層
１１、１０５、２０５  ゲート酸化膜
１２、１０４、２０６  外周絶縁膜
１３、１０７、２０７  ゲート電極層
１５、４１  非晶質層
１６  段部
１７  凹部
１８  層間絶縁膜
１８ａ  下部電極層
２０  ソース電極パッド
２１ａ、２１ｂ  コンタクトホール
２２ａ、２２ｂ  コンタクトプラグ
２４  ゲート電極パッド
２６  ドレイン電極
３１  レジストマスク
３２、３３、３４  開口部
３５  穴
１０４ａ  側面
２０１  シリコン基板
２０２  素子分離絶縁層
２０４  バーズビーク
【図１】
2008227172.tif 000003
【図２】
2008227172.tif 000004
【図３】
2008227172.tif 000005
【図４】
2008227172.tif 000006
【図５】
2008227172.tif 000007
【図６】
2008227172.tif 000008
【図７】
2008227172.tif 000009
【図８】
2008227172.tif 000010
【図９】
2008227172.tif 000011
【図１０】
2008227172.tif 000012
【図１１】
2008227172.tif 000013