(57)【要約】【課題】昇圧回路から供給される電流を制御するエンハンスメント型及びディプレッション型ＦＥＴで構成される回路で、昇圧回路からの不要な電流供給を無くし、電圧昇圧効率を高める。【解決手段】入力端子ＩＮにＬｏｗレベルの電圧が入力された場合、トランジスタＥＦ１は遮断状態に、第１のスイッチ回路ＳＷ１は導通状態に、第２のスイッチ回路ＳＷ２は遮断状態になる。よって、負荷Ｒには、昇圧回路ＣＰから出力される昇圧電圧が印加される。入力端子ＩＮにＨｉｇｈレベルの電圧が入力された場合、トランジスタＥＦ１は導通状態に、第１のスイッチ回路ＳＷ１は遮断状態に、第２のスイッチ回路ＳＷ２は導通状態になる。よって、負荷Ｒには、外部電源供給端子ＶＤＤと同等の電圧が印加される。従って、昇圧電圧が不要な時にトランジスタＥＦ１で常に電流が流れていても、昇圧回路ＣＰからの供給電流に影響を及ぼさない。【選択図】図１
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【特許請求の範囲】
【請求項１】
ディプレッション型ＦＥＴ又はエンハンスメント型ＦＥＴで構成される直接結合ＦＥＴ論理回路を備え、昇圧回路に用いられる電流制御回路であって、
ゲートに入力された論理信号に応じてドレインに高レベル電圧及び低レベル電圧のいずれかを出力するトランジスタ部、及び当該トランジスタ部のドレインに一方端が接続された負荷を含む論理回路と、
前記負荷の他方端と前記昇圧回路の電流供給端との間に設けられ、前記トランジスタ部のドレインに高レベル電圧が出力される場合に導通状態となる第１のスイッチ回路と、
前記負荷の他方端と外部電源との間に設けられ、前記トランジスタ部のドレインに低レベル電圧が出力される場合に導通状態となる第２のスイッチ回路とを備える、電流制御回路。
【請求項２】
前記第１のスイッチ回路は、ドレインが前記昇圧回路の電流供給端に、ソースが前記負荷の他方端に、ゲートが前記負荷の一方端にそれぞれ接続された、ディプレッション型ＦＥＴである、請求項１に記載の電流制御回路。
【請求項３】
前記第２のスイッチ回路は、ドレインが前記外部電源に、ソースが前記負荷の他方端に、ゲートが制御部にそれぞれ接続された、ディプレッション型ＦＥＴであり、
前記制御部は、前記第２のスイッチ回路のゲート電圧を制御して、前記第１のスイッチ回路が導通状態に時には前記第２のスイッチ回路を遮断状態に、前記第１のスイッチ回路が遮断状態に時には前記第２のスイッチ回路を導通状態にする、請求項２に記載の電流制御回路。
【請求項４】
前記第２のスイッチ回路は、アノードが前記外部電源に、カソードが前記負荷の他方端にそれぞれ接続された、ダイオード素子である、請求項１に記載の電流制御回路。
【請求項５】
前記ダイオード素子は、ゲートとドレインが前記外部電源に、ソースが前記負荷の他方端にそれぞれ接続された、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴのいずれかである、請求項４に記載の電流制御回路。
【請求項６】
前記ダイオード素子は、ゲートとソースが前記外部電源に、ドレインが前記負荷の他方端にそれぞれ接続された、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴのいずれかである、請求項４に記載の電流制御回路。
【請求項７】
前記ダイオード素子は、ゲートが前記外部電源に、ドレイン及びソースが前記負荷の他方端にそれぞれ接続された、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴのいずれかである、請求項４に記載の電流制御回路。
【請求項８】
前記トランジスタ部は、並列形式に各ドレイン及びソースが接続された複数のトランジスタで構成され、当該複数のトランジスタの各ゲートには、独立した論理信号が入力される、請求項１に記載の電流制御回路。
【請求項９】
前記トランジスタ部は、直列形式に各ドレイン及びソースが接続された複数のトランジスタで構成され、当該複数のトランジスタの各ゲートには、独立した論理信号が入力される、請求項１に記載の電流制御回路。
【請求項１０】
前記トランジスタ部から出力される電圧がプルアップ用トランジスタのゲートに、前記トランジスタ部へ入力される論理信号がプルダウン用トランジスタのゲートに、それぞれ入力されるプッシュプル回路をさらに備える、請求項１に記載の電流制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディプレッション型ＦＥＴ又はエンハンスメント型ＦＥＴで構成される直接結合ＦＥＴ論理（ＤＣＦＬ；Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）回路を備えた、昇圧回路から供給される電流を制御する回路に関する。
【背景技術】
【０００２】
周知のように、昇圧回路は、外部電源電圧を昇圧して、外部電源電圧よりも高い電圧を発生させる回路である。この昇圧回路は、半導体回路への集積が進んでおり、例えば、携帯電話用デバイスとして用いられるＧａＡｓ（ガリウム砒素）モノリシックマイクロ波集積回路（ＭＭＩＣ）においても、高周波特性改善の目的や近年の低電圧化に対応するため、昇圧回路を内蔵したものが種々提案されている。
【０００３】
半導体集積回路で、昇圧回路を構成しようとした場合、昇圧回路から出力される昇圧電圧は、昇圧回路の電流供給能力と昇圧回路に接続される回路への供給電流とによって決定される。このため、昇圧電圧を効率良く高めるためには、昇圧回路の電流供給能力を大きくするか、又は昇圧回路に接続される回路への供給電流を減少させる必要がある。このうち、昇圧回路の電流供給能力を大きくすることは、チップサイズの増大や消費電流の増大を招き有効な手段ではないため、昇圧回路に接続される回路への供給電流を減少させることが最も重要となる。
【０００４】
昇圧回路を内蔵した半導体集積回路において、昇圧回路に接続される回路として、昇圧回路によって昇圧された昇圧電圧を制御又は信号の電圧レベルを昇圧電圧に変換する論理回路がある（例えば、特許文献１を参照）。
【０００５】
従来の昇圧電圧を制御又は電圧変換するための論理回路について説明する。
図９は、エンハンスメント型ＦＥＴ又はディプレッション型ＦＥＴのインバータ回路（論理ゲート）ＩＮＶを有する従来の論理回路１１０を示す図である。図１０は、次段の負荷駆動能力を大きくするため、インバータ回路ＩＮＶの後段に出力ドライブ回路ＤＲを設けた従来の論理回路１２０を示す図である（例えば、特許文献２を参照）。
【０００６】
従来の論理回路１１０において、入力端子ＩＮには、Ｈｉｇｈレベル又はＬｏｗレベルの電圧信号が入力される。昇圧回路ＣＰは、外部電源供給端子ＶＤＤから入力される電圧を昇圧して、得られた昇圧電圧を昇圧電圧供給端子ＶＣＰから出力する。負荷Ｒは、抵抗素子やディプレッション型ＦＥＴ等から構成される。トランジスタＥＦ１は、ドライブ用のエンハンスメント型ＦＥＴであり、負荷Ｒと接地電圧源ＶＳＳ（例えば０Ｖ）との間に挿入される。
【０００７】
入力端子ＩＮにＨｉｇｈレベルの電圧（例えば０．７Ｖ）が入力される時には、トランジスタＥＦ１が導通状態となり、インバータ回路ＩＮＶは、Ｌｏｗレベルの電圧（例えば０Ｖ）を出力する。一方、入力端子ＩＮにＬｏｗレベルの電圧が入力される時には、トランジスタＥＦ１が遮断状態となり、インバータ回路ＩＮＶは、昇圧電圧（例えば７Ｖ）を出力する。
【０００８】
また、従来の論理回路１２０は、論理回路１１０と同様のインバータ回路ＩＮＶと、プッシュプル回路を構成する出力ドライブ回路ＤＲとを備える。出力ドライブ回路ＤＲは、それぞれエンハンスメント型ＦＥＴで構成される、プルアップ用のトランジスタＥＦ２及びプルダウン用のトランジスタＥＦ３を有する。
【０００９】
入力端子ＩＮにＨｉｇｈレベルの電圧（例えば０．７Ｖ）が入力される時には、トランジスタＥＦ１が導通状態となり、インバータ回路ＩＮＶは、Ｌｏｗレベルの電圧（例えば０Ｖ）を出力する。この出力に応じて、トランジスタＥＦ２が遮断状態、かつ、トランジスタＥＦ３が導通状態となるため、出力ドライブ回路ＤＲは、Ｌｏｗレベルの電圧（０Ｖ）を出力する。一方、入力端子ＩＮにＬｏｗレベルの電圧が入力される時には、トランジスタＥＦ１が遮断状態となり、インバータ回路ＩＮＶは、昇圧電圧（例えば７Ｖ）を出力する。この出力に応じて、トランジスタＥＦ２が導通状態、かつ、トランジスタＥＦ３が遮断状態となるため、出力ドライブ回路ＤＲは、昇圧電圧（７Ｖ）を出力する。
【００１０】
この図１０に示した従来の論理回路１２０では、インバータ回路ＩＮＶの後段にプッシュプル構成の出力ドライブ回路ＤＲを設けているので、昇圧電圧出力時の負荷駆動能力を大きくすることができる。
【特許文献１】特開平７−３２１６３８号公報
【特許文献２】特開平７−０７４６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した昇圧電圧を制御又は電圧変換するエンハンスメント型又はディプレッション型ＦＥＴで構成されるＤＣＦＬ回路を用いる従来の論理回路１１０及び１２０には、次のような共通の課題がある。
【００１２】
入力端子ＩＮにＬｏｗレベルの電圧が入力されてトランジスタＥＦ１が遮断状態である場合には、昇圧電圧供給端子ＶＣＰから接地電圧源ＶＳＳに流れるインバータ回路ＩＮＶの消費電流は殆どない。このため、出力端子ＯＵＴに接続される負荷によって、昇圧電圧供給端子ＶＣＰからの供給電流が決まる。
【００１３】
ところが、入力端子ＩＮにＨｉｇｈレベルの電圧が入力されてトランジスタＥＦ１が導通状態である場合には、トランジスタＥＦ１がエンハンスメント型ＦＥＴであるため、昇圧電圧供給端子ＶＣＰから接地電圧源ＶＳＳに流れるインバータ回路ＩＮＶの消費電流が、そのまま昇圧回路ＣＰからの供給電流となる。つまり、従来の論理回路１１０及び１２０では、入力端子ＩＮにＨｉｇｈレベルの電圧が入力されている間は、トランジスタＥＦ１に常に電流が流れていることになる。
【００１４】
すなわち、昇圧回路ＣＰから出力される昇圧電圧は、昇圧回路ＣＰに接続される複数の論理回路のトータルの出力電流供給によって決定されるので、エンハンスメント型ＦＥＴ又はディプレッション型ＦＥＴによって論理回路を構成しようとした場合は、ＭＯＳトランジスタで論理回路を構成した場合と比較して、昇圧回路ＣＰから余分な電流供給が必要となり、昇圧電圧の低下を招いてしまうという課題がある。
【００１５】
この解決策として、インバータ回路ＩＮＶの負荷Ｒを調整することで、入力端子ＩＮにＨｉｇｈレベルの電圧が入力された時の昇圧回路ＣＰからの供給電流を削減することが考えられる。しかし、インバータ回路ＩＮＶの負荷Ｒにより電流を削減することは、チップ面積の増大や切り換え時間の遅延を招いてしまうため、有効な方法ではない。
【００１６】
それ故に、本発明の目的は、ディプレッション型ＦＥＴ又はエンハンスメント型ＦＥＴで構成されるＤＣＦＬ回路を使用した場合であっても、昇圧回路からの不要な電流供給を無くし、電圧昇圧効率を高めることができる電流制御回路を提供することである。
【課題を解決するための手段】
【００１７】
本発明は、ディプレッション型ＦＥＴ又はエンハンスメント型ＦＥＴで構成される直接結合ＦＥＴ論理回路を備え、昇圧回路に用いられる電流制御回路に向けられている。そして、上記目的を達成するために、本発明の電流制御回路は、ゲートに入力された論理信号に応じてドレインに高レベル電圧及び低レベル電圧のいずれかを出力するトランジスタ部、及びこのトランジスタ部のドレインに一方端が接続された負荷を含む論理回路と、負荷の他方端と昇圧回路の電流供給端との間に設けられ、トランジスタ部のドレインに高レベル電圧が出力される場合に導通状態となる第１のスイッチ回路と、負荷の他方端と外部電源との間に設けられ、トランジスタ部のドレインに低レベル電圧が出力される場合に導通状態となる第２のスイッチ回路とを備える。
【００１８】
好ましくは、第１のスイッチ回路は、ドレインが昇圧回路の電流供給端に、ソースが負荷の他方端に、ゲートが負荷の一方端にそれぞれ接続された、ディプレッション型ＦＥＴである。さらに、第２のスイッチ回路を、ドレインが外部電源に、ソースが負荷の他方端に、ゲートが制御部にそれぞれ接続された、ディプレッション型ＦＥＴとして、制御部が、第２のスイッチ回路のゲート電圧を制御して、第１のスイッチ回路が導通状態に時には第２のスイッチ回路を遮断状態に、第１のスイッチ回路が遮断状態に時には第２のスイッチ回路を導通状態にさせてもよい。
【００１９】
また、第２のスイッチ回路を、アノードが外部電源に、カソードが負荷の他方端にそれぞれ接続された、ダイオード素子としてもよい。このダイオード素子には、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴのいずれかを用いることができ、ゲートとドレイン（又はソース）を外部電源に、ソース（又はドレイン）を負荷の他方端にそれぞれ接続させるか、ゲートを外部電源に、ドレイン及びソースを負荷の他方端にそれぞれ接続させる。
【００２０】
また、トランジスタ部は、並列形式に各ドレイン及びソースが接続された複数のトランジスタや直列形式に各ドレイン及びソースが接続された複数のトランジスタで構成してもよく、この場合には、複数のトランジスタの各ゲートに独立した論理信号を入力することができる。
【００２１】
さらに、トランジスタ部から出力される電圧がプルアップ用トランジスタのゲートに、トランジスタ部へ入力される論理信号がプルダウン用トランジスタのゲートに、それぞれ入力されるプッシュプル回路を備えることも可能である。
【発明の効果】
【００２２】
上記本発明によれば、スイッチ回路を用いて、昇圧電圧を出力端子へ出力しない場合には、昇圧回路の昇圧電圧供給端子を負荷に接続しない構成に切り替える。これにより、ドライブ用のトランジスタに余分な電流が流れている時に、昇圧回路の電流経路を切り離すことができる。従って、昇圧回路からの供給電流を小さくすることができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る昇圧回路ＣＰに用いられる電流制御回路１０の構成を示す回路図である。図１において、第１の実施形態に係る電流制御回路１０は、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、負荷Ｒ及びトランジスタＥＦ１を含むインバータ回路ＩＮＶとを備える。
【００２４】
昇圧回路ＣＰは、外部電源供給端子ＶＤＤから入力される電圧を昇圧して、得られた昇圧電圧を昇圧電圧供給端子ＶＣＰから出力する。トランジスタＥＦ１は、昇圧回路ドライブ用のエンハンスメント型ＦＥＴであり、ゲートが入力端子ＩＮに、ドレインが負荷Ｒの
一方端と出力端子ＯＵＴとに、ソースが接地電圧源ＶＳＳ（例えば０Ｖ）に、それぞれ接続されている。負荷Ｒは、抵抗素子やディプレッション型ＦＥＴ等で構成される。入力端子ＩＮには、Ｈｉｇｈレベル又はＬｏｗレベルの電圧信号が入力される。第１のスイッチ回路ＳＷ１は、昇圧電圧供給端子ＶＣＰと負荷Ｒの他方端との間に設けられる。第２のスイッチ回路ＳＷ２は、外部電源供給端子ＶＤＤと負荷Ｒの他方端との間に設けられる。
【００２５】
図１に示す本発明の構成と図９に示す従来の構成とを比較して分かるように、本発明の構成は、従来の構成に第１のスイッチ回路ＳＷ１及び第２のスイッチ回路ＳＷ２を設けたことが特徴である。
本第１の実施形態では、この第１のスイッチ回路ＳＷ１及び第２のスイッチ回路ＳＷ２を用いた本発明の基本的な制御動作を説明する。そして、第２の実施形態以降で、第１のスイッチ回路ＳＷ１及び第２のスイッチ回路ＳＷ２の詳細な構成を具体的に説明する。
【００２６】
まず、入力端子ＩＮにＬｏｗレベルの電圧（例えば０Ｖ）が入力された場合、第１のスイッチ回路ＳＷ１は導通状態に、第２のスイッチ回路ＳＷ２は遮断状態に、それぞれ接続を切り替える。これにより、負荷Ｒの他方端には、昇圧回路ＣＰから出力される昇圧電圧（例えば７Ｖ）が印加される。そして、ゲートにＬｏｗレベルの電圧が入力されたトランジスタＥＦ１は、遮断状態となる。従って、トランジスタＥＦ１のドレイン、すなわち出力端子ＯＵＴには、昇圧電圧供給端子ＶＣＰに出力される昇圧電圧から、負荷Ｒによる電圧降下分を差し引いた電圧が現れる。
【００２７】
次に、入力端子ＩＮにＨｉｇｈレベルの電圧（例えば０．７Ｖ）が入力された場合、第１のスイッチ回路ＳＷ１は遮断状態に、第２のスイッチ回路ＳＷ２は導通状態に、それぞれ接続を切り替える。これにより、負荷Ｒの他方端には、外部電源供給端子ＶＤＤと同等の電圧（例えば３Ｖ）が印加される。そして、ゲートにＨｉｇｈレベルの電圧が入力されたトランジスタＥＦ１は、導通状態となる。従って、トランジスタＥＦ１のドレイン、すなわち出力端子ＯＵＴには、接地電圧源ＶＳＳの電圧が現れる。しかし、この場合、負荷Ｒの他方端へは、外部電源供給端子ＶＤＤから直接電流が供給されることになるため、トランジスタＥＦ１で常に電流が流れていても、昇圧回路ＣＰからの供給電流に影響を及ぼさない。
【００２８】
以上のように、本発明の第１の実施形態によれば、第１のスイッチ回路ＳＷ１及び第２のスイッチ回路ＳＷ２を用いて、昇圧電圧を出力端子ＯＵＴへ出力する場合には、昇圧回路ＣＰの昇圧電圧供給端子ＶＣＰを負荷Ｒに接続させる従来と同様の構成に切り替え、昇圧電圧を出力端子ＯＵＴへ出力しない場合には、昇圧回路ＣＰの昇圧電圧供給端子ＶＣＰを負荷Ｒに接続しない構成に切り替える。これにより、昇圧回路ドライブ用のトランジスタＥＦ１に余分な電流が流れている時に、昇圧回路ＣＰの電流経路を切り離すことができる。従って、昇圧回路ＣＰからの供給電流を小さくすることができる。
【００２９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る昇圧回路ＣＰに用いられる電流制御回路２０の構成を示す回路図である。この第２の実施形態に係る電流制御回路２０は、図１における第１のスイッチ回路ＳＷ１をディプレッション型ＦＥＴであるトランジスタＤＦ１で構成し、第２のスイッチ回路ＳＷ２をディプレッション型ＦＥＴであるトランジスタＤＦ２及び制御部ＣＯＮＴで構成した例である。
【００３０】
トランジスタＤＦ１は、ドレインが昇圧回路ＣＰの昇圧電圧供給端子ＶＣＰに、ソースが負荷Ｒの他方端に、ゲートが負荷Ｒの一方端、すなわち出力端子ＯＵＴに、それぞれ接続されている。トランジスタＤＦ２は、ドレインが外部電源供給端子ＶＤＤに、ソースが負荷Ｒの他方端に、ゲートが制御部ＣＯＮＴに、それぞれ接続されている。
【００３１】
入力端子ＩＮにＬｏｗレベルの電圧が入力された場合、トランジスタＥＦ１は、遮断状態となる。よって、トランジスタＥＦ１のドレイン、すなわち出力端子ＯＵＴの電圧は、一時的に不確定なＨｉｇｈレベル状態となる。このＨｉｇｈレベル電圧は、トランジスタＤＦ１のゲートに入力され、トランジスタＤＦ１を導通状態にする。従って、トランジスタＤＦ１が導通状態になり、負荷Ｒの他方端には、昇圧回路ＣＰが出力する昇圧電圧（例えば７Ｖ）が現れる。一方、制御部ＣＯＮＴは、トランジスタＤＦ２のゲートにＬｏｗレベルの電圧（例えば０Ｖ）を印加し、ゲート−ソース間電圧Ｖｇｓ（例えば−７Ｖ）を閾値（例えば−１．２Ｖ）よりも低くして、トランジスタＤＦ２を遮断状態にする。
【００３２】
次に、入力端子ＩＮにＨｉｇｈレベルの電圧が入力された場合、トランジスタＥＦ１は、導通状態となる。よって、トランジスタＥＦ１のドレイン、すなわち出力端子ＯＵＴには、接地電圧源ＶＳＳの電圧が現れてＬｏｗレベル状態となる。一方、制御部ＣＯＮＴは、トランジスタＤＦ２のゲートにＨｉｇｈレベルの電圧（例えば３Ｖ）を印加し、トランジスタＤＦ２を導通状態にさせる。従って、トランジスタＤＦ１は、ゲートにＬｏｗレベルの電圧が入力されて、ゲート−ソース間電圧Ｖｇｓ（例えば−３Ｖ）が閾値よりも低くなり、遮断状態となる。
【００３３】
以上のように、本発明の第２の実施形態によれば、第１のスイッチ回路ＳＷ１及び第２のスイッチ回路ＳＷ２にディプレッション型ＦＥＴを用いることで、簡単な構成で電流制御回路を実現することができる。
【００３４】
なお、言うまでもないが、制御部ＣＯＮＴは、入力端子ＩＮや出力端子ＯＵＴ等の電圧を検出することで、トランジスタＤＦ１のゲートに印加されている電圧レベルを容易に判断することができる。
【００３５】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る昇圧回路ＣＰに用いられる電流制御回路３０の構成を示す回路図である。この第３の実施形態に係る電流制御回路３０は、図２における第２のスイッチ回路ＳＷ２をダイオード素子Ｄで構成した例である。
【００３６】
ダイオード素子Ｄは、アノードが外部電源供給端子ＶＤＤに、カソードが負荷Ｒの他方端に、それぞれ接続されている。
【００３７】
入力端子ＩＮにＬｏｗレベルの電圧が入力された場合、トランジスタＥＦ１は、遮断状態となる。よって、トランジスタＥＦ１のドレイン、すなわち出力端子ＯＵＴの電圧は、一時的に不確定なＨｉｇｈレベル状態となる。このＨｉｇｈレベル電圧は、トランジスタＤＦ１のゲートに入力され、トランジスタＤＦ１を導通状態にする。従って、トランジスタＤＦ１が導通状態になり、負荷Ｒの他方端には、昇圧回路ＣＰが出力する昇圧電圧（例えば７Ｖ）が現れる。この場合、ダイオード素子Ｄは、逆方向に電圧が印加されており遮断状態となる。
【００３８】
次に、入力端子ＩＮにＨｉｇｈレベルの電圧が入力された場合、トランジスタＥＦ１は、導通状態となる。よって、トランジスタＥＦ１のドレイン、すなわち出力端子ＯＵＴには、接地電圧源ＶＳＳの電圧が現れてＬｏｗレベル状態となる。この場合、ダイオード素子Ｄは、順方向に電圧が印加されており導通状態となる。よって、負荷Ｒの他方端には、外部電源供給端子ＶＤＤ（例えば３Ｖ）からダイオード素子Ｄの電圧降下分（例えば０．３Ｖ）を差し引いた電圧（例えば２．７Ｖ）が印加される。従って、トランジスタＤＦ１は、ゲートにＬｏｗレベルの電圧が入力されて、ゲート−ソース間電圧Ｖｇｓ（例えば−２．７Ｖ）が閾値よりも大きくなり、遮断状態となる。
【００３９】
以上のように、本発明の第３の実施形態によれば、第２のスイッチ回路ＳＷ２にダイオード素子Ｄを用いることで、制御部ＣＯＮＴの構成を省略することができる。
【００４０】
なお、ダイオード素子Ｄは、例えば、ディプレッション型又はエンハンスメント型ＦＥＴであるトランジスタＤＥＦ１のドレイン（又はソース）とゲートとを接続する（図４）か、トランジスタＤＥＦ２のドレインとソースとを接続する（図５）ことで容易に実現できる。
【００４１】
（第４の実施形態）
図６は、本発明の第４の実施形態に係る昇圧回路ＣＰに用いられる電流制御回路４０の構成を示す回路図である。図６において、第４の実施形態に係る電流制御回路４０は、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、負荷Ｒ及びトランジスタＥＦ１を含むインバータ回路ＩＮＶと、トランジスタＥＦ２及びＥＦ３を含む出力ドライブ回路ＤＲとを備える。
【００４２】
この電流制御回路４０は、上述した第１の実施形態に係る電流制御回路１０に出力端子ＯＵＴに出力ドライブ回路ＤＲをさらに加えた構成である。出力ドライブ回路ＤＲは、プルアップ用のトランジスタＥＦ２及びプルダウン用のトランジスタＥＦ３を有するプッシュプル回路を構成する。
【００４３】
インバータ回路ＩＮＶがＬｏｗレベルの電圧を出力する場合、トランジスタＥＦ２が遮断状態、かつ、トランジスタＥＦ３が導通状態となる。よって、出力ドライブ回路ＤＲは、Ｌｏｗレベルの電圧を出力する。一方、インバータ回路ＩＮＶがＨｉｇｈレベルの電圧（昇圧電圧）を出力する場合、トランジスタＥＦ２が導通状態、かつ、トランジスタＥＦ３が遮断状態となる。よって、出力ドライブ回路ＤＲは、Ｈｉｇｈレベルの電圧（昇圧電圧）を出力する。
【００４４】
以上のように、本発明の第４の実施形態によれば、インバータ回路ＩＮＶの後段にプッシュプル構成の出力ドライブ回路ＤＲを設けているので、昇圧電圧出力時の負荷駆動能力を大きくすることができる。
【００４５】
なお、上記第４の実施形態では、出力ドライブ回路ＤＲを第１の実施形態に係る電流制御回路１０に適応させた例を説明した。しかし、この出力ドライブ回路ＤＲは、第２及び第３の実施形態に係る電流制御回路２０及び３０にも同様に適用することができる。
【００４６】
（第５の実施形態）
図７は、本発明の第５の実施形態に係る昇圧回路ＣＰに用いられる電流制御回路５０の構成を示す回路図である。図７において、電流制御回路５０は、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、負荷Ｒ及び並列接続された３つのトランジスタＥＦ４〜ＥＦ６を含むインバータ回路ＩＮＶとを備える。
【００４７】
また、図８は、本発明の第５の実施形態に係る昇圧回路ＣＰに用いられる他の電流制御回路６０の構成を示す回路図である。図８において、電流制御回路６０は、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、負荷Ｒ及び直列接続された３つのトランジスタＥＦ７〜ＥＦ９を含むインバータ回路ＩＮＶとを備える。
【００４８】
これらの電流制御回路５０及び６０は、インバータ回路ＩＮＶに入力される論理信号が複数ある場合に対応させた構成である。図７では、トランジスタＥＦ４〜ＥＦ６を並列に接続して、３つの論理信号に対するＮＯＲ回路を構成した例を示している。図８では、ト
ランジスタＥＦ７〜ＥＦ９を直列に接続して、３つの論理信号に対するＮＡＮＤ回路を構成した例を示している。もちろん、並列又は直列接続するトランジスタの数は、３つに限るものではない。
【００４９】
以上のように、本発明の第５の実施形態によれば、インバータ回路ＩＮＶに入力される論理信号が複数ある場合にも、簡易な回路でインバータ回路ＩＮＶを構成することができる。
【００５０】
なお、上記第５の実施形態では、トランジスタＥＦ４〜ＥＦ６の構成及びトランジスタＥＦ７〜ＥＦ９の構成を第１の実施形態に係る電流制御回路１０に適応させた例を説明した。しかし、これらの構成は、第２〜第４の実施形態に係る電流制御回路２０、３０、及び４０にも同様に適用することができる。
【産業上の利用可能性】
【００５１】
本発明は、ディプレッション型ＦＥＴ又はエンハンスメント型ＦＥＴで構成されるＤＣＦＬ回路を用いて昇圧回路から供給される電流を制御する場合等に利用可能であり、特に昇圧回路からの不要な電流供給を無くし、電圧昇圧効率を高めたい場合等に有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態に係る電流制御回路１０の構成を示す回路図
【図２】本発明の第２の実施形態に係る電流制御回路２０の構成を示す回路図
【図３】本発明の第３の実施形態に係る電流制御回路３０の構成を示す回路図
【図４】電流制御回路３０の具体的な構成例を示す回路図
【図５】電流制御回路３０の具体的な構成例を示す回路図
【図６】本発明の第４の実施形態に係る電流制御回路４０の構成を示す回路図
【図７】本発明の第５の実施形態に係る電流制御回路５０の構成を示す回路図
【図８】本発明の第５の実施形態に係る電流制御回路６０の他の構成を示す回路図
【図９】従来の論理回路１１０の構成を示す回路図
【図１０】従来の論理回路１２０の構成を示す回路図
【符号の説明】
【００５３】
１０〜５０  電流制御回路
１１０、１２０、ＩＮＶ  インバータ回路（論理回路）
ＣＯＮＴ  制御部
ＣＰ  昇圧回路
Ｄ  ダイオード素子
ＤＥＦ１、ＤＥＦ２  ディプレッション型又はエンハンスメント型ＦＥＴ
ＤＦ１、ＤＦ２  ディプレッション型ＦＥＴ
ＤＲ  出力ドライブ回路
ＥＦ１〜ＥＦ９  エンハンスメント型ＦＥＴ
ＩＮ  入力端子
ＯＵＴ  出力端子
Ｒ  負荷
ＳＷ１、ＳＷ２  スイッチ回路
ＶＣＰ  昇圧電圧供給端子
ＶＤＤ  外部電源供給端子
ＶＳＳ  接地電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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