(57)【要約】【課題】結晶状態を制御した上部電極を形成することにより、膜中空孔の発生を抑止し、特に多層配線工程におけるキャパシタ膜への水素等の浸入を防止して、キャパシタ膜の特性劣化を抑えることが可能となり、装置のスイッチング特性、初期特性及びリテンション特性の向上が実現する。【解決手段】上部電極膜１１Ａは、化学式Ｍ1Ｏｘ2で表される酸化物よりなる第１の導電性酸化層１１ａと、化学式Ｍ2Ｏｙ2で表される酸化物よりなる第２の導電性酸化層１１ｂと、第３の導電性酸化層１１ｃとを有して構成される。ここで、第２の導電性酸化層１１ｂは、第１及び第２の導電性酸化層１１ａ，１１ｂよりも酸化の割合が高く構成され、組成パラメータｘ1，ｘ2，ｙ1，ｙ2，ｚ1及びｚ2の間には、ｙ2／ｙ1＞ｘ2／ｘ1，ｙ2／ｙ1＞ｚ2／ｚ1及びｚ2／ｚ1≧ｘ2／ｘ1の関係が成立する。【選択図】図１３
2008226995.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成され、上部電極と下部電極との間にキャパシタ膜が挟持されてなるキャパシタ構造とを含み、
前記上部電極は、Ｍ1，Ｍ2，Ｍ3をそれぞれ１つ又は複数の金属元素として、
化学量論組成が組成パラメータｘ1を用いて化学式Ｍ1Ｏｘ1で表され、実際の組成が組成パラメータｘ2を用いて化学式Ｍ1Ｏｘ2で表される酸化物よりなる第１の層と、
前記第１の層上に形成されており、化学量論組成が組成パラメータｙ1を用いて化学式Ｍ2Ｏｙ1で表され、実際の組成が組成パラメータｙ2を用いて化学式Ｍ2Ｏｙ2で表される酸化物よりなる第２の層と、
前記第２の層上に形成されており、化学量論組成が組成パラメータｚ1を用いて化学式Ｍ3Ｏｚ1で表され、実際の組成が組成パラメータｚ2を用いて化学式Ｍ3Ｏｚ2で表される酸化物よりなる第３の層と
を有して構成されており、
前記第２の層は、前記第１の層及び前記第３の層よりも酸化の割合が高く構成され、前記組成パラメータｘ1，ｘ2，ｙ1，ｙ2，ｚ1及びｚ2の間には、
ｙ2／ｙ1＞ｘ2／ｘ1，ｙ2／ｙ1＞ｚ2／ｚ1及びｚ2／ｚ1≧ｘ2／ｘ1
の関係が成立することを特徴とする半導体装置。
【請求項２】
前記上部電極は、前記第３の層上に形成されており、貴金属又は貴金属を含む合金よりなる第４の層を更に有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の層の膜厚は、前記第２の層の膜厚よりも薄い、５０ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の層の結晶粒径は、前記第２の層の結晶粒径よりも小さいことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第３の層の結晶粒径は、前記第２の層の結晶粒径よりも小さいことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記キャパシタ膜は、強誘電体膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
キャパシタ構造を有する半導体装置の製造方法であって、
半導体基板の上方に、前記キャパシタ構造の下部電極を形成する工程と、
前記下部電極上にキャパシタ膜を形成する工程と、
前記キャパシタ膜上に、少なくとも、第１の導電性酸化層、第２の導電性酸化層及び第３の導電性酸化層を順次積層し、上部電極を形成する工程と
を含み、
前記第１の導電性酸化層及び前記第３の導電性酸化層の形成工程を、前記第２の導電性酸化層の堆積工程よりも、酸化の割合が低い条件下において実行することを特徴とする半導体装置の製造方法。
【請求項８】
前記第２の導電性酸化層を堆積する工程の後に、前記第２の導電性酸化層を、酸素を含む雰囲気中において第３の温度で熱処理する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の導電性酸化層を、３０℃以上９０℃以下の範囲内の温度で成膜することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記キャパシタ膜は、強誘電体膜であることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ構造を有する半導体装置及びその製造方法に関するものであり、特に、誘電体として強誘電体を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するために、ＤＲＡＭを構成する容量素子（キャパシタ）の容量絶縁膜として、従来用いられてきた珪素酸化物や珪素窒化物に替えて、強誘電体材料や高誘電率材料を用いる技術が広く研究開発され始めている。
【０００４】
また、より低電圧で且つ高速での書き込み動作や読み出し動作が可能な不揮発性ＲＡＭを実現するために、容量絶縁膜として、自発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）とよばれる。
【０００５】
強誘電体メモリには、強誘電体膜が容量絶縁膜として１対の電極間に挟み込まれて構成される強誘電体キャパシタが備えられている。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。
【０００６】
この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去られても自発分極特性を有する。また、印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。したがって、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で且つ高速の書き込み動作が可能である。
【０００７】
ＦｅＲＡＭのキャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、又はＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等により形成されており、ゾルゲル法、スパッタ法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ：有機金属気相成長）法等によって成膜される。
【０００８】
通常、これらの成膜法により、下部電極上にアモルファス又は微結晶の状態の強誘電体膜を形成し、その後熱処理によりペロブスカイト構造やビスマス層状構造へと結晶構造を変化させている。キャパシタ構造の電極材料としては、酸化し難い材料又は酸化しても導電性を維持できる材料を用いることが必要であり、一般的にＰｔ（白金）、Ｉｒ（イリジウム）及びＩｒＯｘ（酸化イリジウム）等の白金族系金属又はその酸化物が広く用いられている。また、配線材料としては、通常の半導体デバイスと同様に、Ａｌ（アルミニウム）を用いるのが一般的である。
【０００９】
ＦｅＲＡＭも、他の半導体デバイスと同様に、より一層の高集積化及び高性能化が要求されており、今後セル面積の低減が必要となる。セル面積の低減には、キャパシタ構造として、従来のプレーナ構造のものに替えて、スタック構造を採用することが有効であることが知られている。ここで、スタック構造とは、メモリセルを構成するトランジスタのドレイン上に形成されたプラグ（コンタクトプラグ）の直上にキャパシタを形成した構造をいう。
【００１０】
従来のスタック構造のＦｅＲＡＭにおいて、キャパシタ構造は、Ｗ（タングステン）プラグの直上に、バリアメタル、下部電極、強誘電体膜及び上部電極がこの順で積層されて構成されている。バリアメタルは、Ｗプラグの酸化を防止する役割を有している。バリアメタルの効果と下部電極の効果とを兼ねる材料を選択することが多いため、バリアメタルと下部電極材料とを明確に分離することはできないが、バリアメタル及び下部電極は、通常、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ2膜、Ｐｔ膜及びＳＲＯ（ＳｒＲｕＯ3）膜のうちから選択された２種以上の膜の組み合わせにより形成される。
【００１１】
強誘電体キャパシタ構造を構成する強誘電体膜は、非酸化雰囲気中における処理により容易に酸素欠損を生じ、これに伴い反転電荷量やリーク電流値などの強誘電体膜としての特性が劣化してしまう。強誘電体キャパシタを製造する際には、強誘電体膜に生じた損傷を回復させるために、酸素雰囲気中での熱処理を複数回行う必要がある。このため、上部電極の材料としては、Ｐｔ等の酸素雰囲気中でも酸化し難い金属又はＩｒＯｘ若しくはＲｕＯｘ等の導電性酸化物が用いられている。
【００１２】
ところで近年では、ＦｅＲＡＭにおいても微細化に対する厳しい要求が課せられており、これに伴い強誘電体キャパシタ構造の微細化及び多層配線構造の採用が要求されている。更に、携帯型情報処理装置への適用に関連して、低電圧動作が要求されている。ＦｅＲＡＭが低電圧で動作するためには、強誘電体キャパシタ構造を構成する強誘電体膜が大きな反転電荷量ＱＳＷを有することが要求されるが、多層配線構造を使用した場合、多層配線構造を形成する過程で使われる還元雰囲気処理又は非酸化雰囲気処理により、既に形成されている強誘電体キャパシタ構造の特性が劣化してしまうという問題が生じる。
【００１３】
より具体的に説明すると、上部電極をＰｔ膜又はＩｒ膜等により形成した場合、多層配線構造中の層間絶縁膜を形成する際に用いられる還元雰囲気中の水素がＰｔ膜やＩｒ膜中に侵入してこれらの金属が有する触媒作用により活性化され、活性化された水素により強誘電体キャパシタ構造中のキャパシタ膜である強誘電体膜が還元されてしまうという問題が生じる。
【００１４】
キャパシタ膜が還元されると、強誘電体キャパシタ構造の動作特性は大きく劣化してしまう。かかるキャパシタ膜の特性劣化の問題は、強誘電体キャパシタ構造が微細化され、強誘電体キャパシタ構造中のキャパシタ膜が微細化された強誘電体膜により構成される場合に特に顕著に現れる。
【００１５】
この問題に対処すべく、特許文献１（特許第３６６１８５０号公報）には、強誘電体キャパシタ構造の電気特性が多層配線構造工程に劣化させることなく微細化できるために、強誘電体膜上に形成される上部電極を第１の導電性酸化層と第２の導電性酸化層とにより構成し、第２の導電性酸化層を第１の導電性酸化層よりも化学量論組成に近い組成に形成することが提案されている。
【００１６】
【特許文献１】特許第３６６１８５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した特許文献１の製造方法で作製された強誘電体キャパシタ構造では、以下のような問題が発生する。
第１の導電性酸化層よりも酸化度が高い第２の導電性酸化層は、膜厚が大きくなると、異常成長し易くなる。即ち、結晶化している第２の導電性酸化層が厚くなると、表面の結晶の成長が異常に進行する。特に、高温成膜する場合に、例えば第２の導電性酸化層が１５０ｎｍ程度以上の膜厚である場合に、この異常成長が顕著となる。
【００１８】
上部電極における結晶の異常成長により、膜中空孔が発生し、当該上部電極を通じて水素がキャパシタ膜に侵入し易くなってキャパシタ膜の劣化を惹起するという問題がある。当該劣化により、装置のスイッチング特性、初期特性及びリテンション特性の著しい低下が生じてしまう。
【００１９】
本発明は上述の問題点に鑑みてなされたものであり、結晶状態を制御した上部電極を形成することにより、膜中空孔の発生を抑止し、特に多層配線工程におけるキャパシタ膜への水素等の浸入を防止して、キャパシタ膜の特性劣化を抑えることを可能とし、装置のスイッチング特性、初期特性及びリテンション特性の向上を実現する半導体装置及びその製造方法半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明者は、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００２１】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成され、上部電極と下部電極との間にキャパシタ膜が挟持されてなるキャパシタ構造とを含み、前記上部電極は、Ｍ1，Ｍ2，Ｍ3をそれぞれ１つ又は複数の金属元素として、化学量論組成が組成パラメータｘ1を用いて化学式Ｍ1Ｏｘ1で表され、実際の組成が組成パラメータｘ2を用いて化学式Ｍ1Ｏｘ2で表される酸化物よりなる第１の層と、前記第１の層上に形成されており、化学量論組成が組成パラメータｙ1を用いて化学式Ｍ2Ｏｙ1で表され、実際の組成が組成パラメータｙ2を用いて化学式Ｍ2Ｏｙ2で表される酸化物よりなる第２の層と、前記第２の層上に形成されており、化学量論組成が組成パラメータｚ1を用いて化学式Ｍ3Ｏｚ1で表され、実際の組成が組成パラメータｚ2を用いて化学式Ｍ3Ｏｚ2で表される酸化物よりなる第３の層とを有して構成されており、前記第２の層は、前記第１の層及び前記第３の層よりも酸化の割合が高く構成され、前記組成パラメータｘ1，ｘ2，ｙ1，ｙ2，ｚ1及びｚ2の間には、
ｙ2／ｙ1＞ｘ2／ｘ1，ｙ2／ｙ1＞ｚ2／ｚ1及びｚ2／ｚ1≧ｘ2／ｘ1
の関係が成立する。
【００２２】
本発明の半導体装置の製造方法は、キャパシタ構造を有する半導体装置の製造方法であって、半導体基板の上方に、前記キャパシタ構造の下部電極を形成する工程と、前記下部電極上にキャパシタ膜を形成する工程と、前記キャパシタ膜上に、少なくとも、第１の導電性酸化層、第２の導電性酸化層及び第３の導電性酸化層を順次積層し、上部電極を形成する工程とを含み、前記第１の導電性酸化層及び前記第３の導電性酸化層の形成工程を、前記第２の導電性酸化層の堆積工程よりも、酸化の割合が低い条件下において実行する。
【発明の効果】
【００２３】
本発明によれば、結晶状態を制御した上部電極を形成することにより、膜中空孔の発生を抑止し、特に多層配線工程におけるキャパシタ膜への水素等の浸入を防止して、キャパシタ膜の特性劣化を抑えることが可能となり、装置のスイッチング特性、初期特性及びリテンション特性の向上が実現する。
【発明を実施するための最良の形態】
【００２４】
−本発明の基本骨子−
本発明の比較例として、特許文献１の製造方法で作製された強誘電体キャパシタ構造において、上部電極の結晶の異常成長を抑えるべく、第２の導電性酸化層をアモルファスの下層と結晶化された上層との２層構造に形成してみた。形成方法としては、例えば成膜装置（スパッタ装置等）への投入パワーを変化させてこれらの各層を連続的に成膜する。
【００２５】
第２の導電性酸化層のアモルファスの下層は、成膜中に基板温度の上昇に伴って結晶化される。このとき、当該下層に異常成長は見られない（図１を参照）。しかしながらこの場合、下層は多層配線形成工程を含めて徐々に結晶化され、多層配線形成工程が終了したときには、下層に酸素欠損等の膜中空孔が生じてしまう（図２及びＴＥＭによる図３を参照）。この膜中空孔の存在により、多層配線形成工程においてキャパシタ膜に水素等が浸入し、電気特性の劣化を招く。また、配線にも膜剥離が発生し易くなる。
【００２６】
なお、図１及び図２の各図では便宜上、各上部電極を構成する各層について、下から順に上部電極ＩｒＯ１，（アモルファス上部電極ＩｒＯ２），上部電極ＩｒＯ２，結晶化上部電極Ｉｒと記す。
【００２７】
更に、キャパシタ構造では、上部電極と１層目の配線との接続にＷプラグが用いられている。上部電極上にＷプラグを形成するには、高温、還元雰囲気でＷ膜を成膜する必要がある。成膜時に発生する水素は、Ｗプラグのグルー膜であるＴｉＮにより大部分はブロックされるが、過剰に水素が供給されるとＴｉＮのブロックを通り越して、水素が上部電極に進入し、上部電極のＩｒＯｘを還元して体積収縮を惹起し、グルー膜と上部電極との間に空隙が形成される。このため、上部電極のコンタクト抵抗が不安定になるという問題が生じる。
【００２８】
本発明者は、上記した比較例の結果に基づいて鋭意検討した結果、本発明に想到した。
本発明では、各組成パラメータが上記の関係を有する第１の層、第２の層及び第３の層の積層構造で上部電極を構成する。本発明では、第２の層を成膜する際に、成膜条件を制御、具体的には成膜温度を例えば３０℃〜９０℃程度（特に第２の層の金属元素Ｂがイリジウム（Ｉｒ）である場合）に制御することにより、第２の層を微結晶状態に形成する。また、当該成膜温度に比べて高温で第３の膜を形成することより、膜中空孔が発生し難い結晶性の第３の膜が得られる。第２の膜を形成した後で第３の膜を形成する前の熱処理、或いは第３の膜を形成した後における諸工程時の熱処理により、微結晶化された第２の膜が結晶化する。
【００２９】
本発明により、従来のシューリングの発生が抑止され、均一な結晶状態の第２の膜が得られる。従って、多層配線工程においても、第３の膜により水素の浸入が部分的に防止され、更に酸化度が高い均一な第２の膜により水素の浸入が防止される。即ち第３の膜及び第２の膜により、水素のキャパシタ膜への侵入が完全に防止されることになり、装置のスイッチング特性、初期特性及びリテンション特性が大幅に向上する。
【００３０】
−本発明の具体的な実施形態−
次に、本発明における諸実施形態を、添付図面を参照しながら説明する。
【００３１】
（第１の実施形態）
以下、本発明の第１実施形態について説明する。
第１の実施形態では、強誘電体キャパシタ構造の上部電極及び下部電極の電気的接続を上方からとるプレーナ型の強誘電体メモリについて説明する。但しここでは、便宜上、強誘電体メモリの断面構造については、その製造方法とともに説明することにする。
【００３２】
図４〜図８は、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第１の実施形態においては、先ず、図４（ａ）に示すように、半導体基板１に素子分離絶縁膜２と、例えばｐウェル２１を形成し、更に、半導体基板１上に、ＭＯＳＦＥＴ１００を形成するとともに、当該ＭＯＳＦＥＴ１００上に、シリコン酸窒化膜７、シリコン酸化膜８ａ、Ａｌ2Ｏ3膜８ｂ及び下部電極膜９ａを順次形成する。
【００３３】
具体的には、先ず、Ｓｉ基板等の半導体基板１の素子分離領域に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により、素子分離絶縁膜２を形成し、素子形成領域を画定する。続いて、半導体基板１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2の条件でイオン注入して、ｐウェル２１を形成する。続いて、半導体基板１上に、例えば熱酸化法により、膜厚３ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上に、ＣＶＤ法により、膜厚１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びシリコン酸化膜を、素子形成領域のみに残すパターニングを行って、シリコン酸化膜からなるゲート絶縁膜３と、多結晶シリコン膜からなるゲート電極４を形成する。
【００３４】
続いて、ゲート電極４をマスクとして、半導体基板１の表面に、例えばリン（Ｐ）を、例えば、エネルギー２０ｋｅＶ、ドーズ量４．０×１０13ｃｍ-2の条件でイオン注入して、ｎ-型の低濃度拡散層２２を形成する。続いて、全面に、ＣＶＤ法により、膜厚３００ｎｍ程度のＳｉＯ2膜を形成した後、異方性エッチングを行って、当該ＳｉＯ2膜をゲート電極４の側壁にのみ残して、サイドウォール６を形成する。
【００３５】
続いて、ゲート電極４及びサイドウォール６をマスクとして、半導体基板１の表面に、例えば砒素（Ａｓ）を、例えば、エネルギー１０ｋｅＶ、ドーズ量５．０×１０13ｃｍ-2の条件でイオン注入して、ｎ+型の高濃度拡散層２３を形成する。
【００３６】
続いて、全面に、スパッタリング法により、例えばＴｉ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極４の多結晶シリコン膜とＴｉ膜がシリサイド反応し、ゲート電極４の上面にシリサイド層５が形成される。その後、フッ酸等を用いて、未反応のＴｉ膜を除去する。これにより、半導体基板１上に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２２及び高濃度拡散層２３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１００が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。
【００３７】
続いて、ＣＶＤ法により、ＭＯＳＦＥＴ１００を覆うように、膜厚２００ｎｍ程度のシリコン酸窒化膜７を形成する。続いて、シリコン酸窒化膜７上に、ＣＶＤ法により、膜厚７００ｎｍ程度のシリコン酸化膜８ａを形成する。その後、Ｎ2雰囲気中で、温度６５０℃、３０分間程度のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。なお、シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。
【００３８】
続いて、シリコン酸化膜８ａ上に、下部電極密着膜として、例えば、スパッタリング法により、膜厚２０ｎｍ程度のＡｌ2Ｏ3膜８ｂを形成する。なお、下部電極密着層として、膜厚２０ｎｍ程度のＴｉ膜又はＴｉＯx膜等を形成するようにしてもよい。続いて、Ａｌ2Ｏ3膜８ｂ上に下部電極膜９ａを形成する。下部電極膜９ａとしては、例えば、スパッタリング法により、膜厚１５０ｎｍ程度のＰｔ膜を形成する。なお、下部電極密着膜が２０ｎｍ程度のＴｉ膜の場合は、当該Ｔｉ膜からなる下部電極密着膜と、膜厚１８０ｎｍ程度のＰｔ膜からなる下部電極膜９ａとの積層体を形成するようにしてもよい。この場合、例えば、Ｔｉ膜は温度１５０℃程度で形成され、Ｐｔ膜は温度１００℃〜３５０℃で形成される。
【００３９】
下部電極膜９ａとしては、白金の代わりに、イリジウム、ルテニウム、ロジウム、レニウム、ＳｒＲｕＯ3、オスミウム及びパラジウムからなる群から選択された少なくとも１種の貴金属元素を含有する金属膜として形成しても良い。
【００４０】
次いで、図４（ｂ）に示すように、下部電極膜９ａ上に、キャパシタ膜となる強誘電体膜１０ａをアモルファス状態で形成する。強誘電体膜１０ａとしては、例えば、ＬａドープＰＺＴ（ＰＬＺＴ：（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）ターゲットを用い、ＲＦスパッタリング法により、膜厚が１００ｎｍ〜２００ｎｍのＰＬＺＴ膜を形成する。その後、Ａｒ及びＯ2を含有する雰囲気中において６５０℃以下で第１の熱処理（ＲＴＡ：Rapid Thermal Annealing）を行い、更に、酸素雰囲気中で第１の熱処理よりも高温、例えば７５０℃程度で第２の熱処理（ＲＴＡ）を行う。この結果、強誘電体膜１０ａが完全に結晶化するとともに、下部電極膜９ａを構成するＰｔ膜が緻密化し、下部電極膜９ａと強誘電体膜１０ａとの界面近傍におけるＰｔとＯとの相互拡散が抑制される。
【００４１】
なお、本実施形態では、強誘電体膜１０ａの形成をスパッタリング法により行うようにしているが、これに限定されるわけでなく、例えば、ゾル−ゲル法、有機金属分解法、ＣＳＤ法、化学気相蒸着法、エピタキシャル成長法又はＭＯ−ＣＶＤ法により形成することも可能である。
【００４２】
また、強誘電体膜１０ａとしては、ペロブスカイト構造の化合物膜又はＢｉ層状系構造の化合物膜、又は熱処理により結晶構造がペロブスカイト構造又はＢｉ層状構造となる膜を形成しても良い。
【００４３】
次いで、図４（ｃ）に示すように、強誘電体膜１０ａ上に上部電極膜１１Ａを形成する。
上部電極膜１１Ａは、化学量論組成が組成パラメータｘ1を用いて化学式Ｍ1Ｏｘ1で表され、実際の組成が組成パラメータｘ2を用いて化学式Ｍ1Ｏｘ2で表される酸化物よりなる第１の導電性酸化層１１ａと、第１の導電性酸化層１１ａ上に形成されており、化学量論組成が組成パラメータｙ1を用いて化学式Ｍ2Ｏｙ1で表され、実際の組成が組成パラメータｙ2を用いて化学式Ｍ2Ｏｙ2で表される酸化物よりなる第２の導電性酸化層１１ｂと、第２の導電性酸化層１１ｂ上に形成されており、化学量論組成が組成パラメータｚ1を用いて化学式Ｍ3Ｏｚ1で表され、実際の組成が組成パラメータｚ2を用いて化学式Ｍ3Ｏｚ2で表される酸化物よりなる第３の導電性酸化層１１ｃとを有して構成される。ここで、第２の導電性酸化層１１ｂは、第１及び第２の導電性酸化層１１ａ，１１ｂよりも酸化の割合が高く構成され、組成パラメータｘ1，ｘ2，ｙ1，ｙ2，ｚ1及びｚ2の間には、ｙ2／ｙ1＞ｘ2／ｘ1，ｙ2／ｙ1＞ｚ2／ｚ1及びｚ2／ｚ1≧ｘ2／ｘ1の関係が成立するものである。本実施形態では、Ｍ1，Ｍ2，Ｍ3をいずれもＩｒとし、例えば、ｘ2が１．９程度、ｙ2が２．１程度、ｚ2が２．０程度となる場合について例示する（なお、これらの値はＨＲＢＳ分析の結果である。）。この場合、ｘ1，ｙ1，ｚ1＝２となる。以下では記載の便宜上、ｘ2，ｙ2，ｚ2をそれぞれｘ，ｙ，ｚと記載することにする。
【００４４】
上部電極膜１１Ａの形成に当たっては、先ず、強誘電体膜１０ａ上に第１の導電性酸化層１１ａを形成する。
強誘電体膜１０ａ上に、例えばスパッタ法により、成膜した時点で結晶化してなるＩｒＯｘ膜を膜厚２０ｎｍ〜５０ｎｍに堆積し、第１の導電性酸化層１１ａを形成する。例えば、このときの成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ2を用い、成膜ガスの流量を、例えばＡｒ：１４０ｓｃｃｍ，Ｏ2：６０ｓｃｃｍとする。また、スパッタパワーを例えば１ｋＷ程度とする。
【００４５】
続いて、第１の導電性酸化層１１ａ上に第２の導電性酸化層１１ｂを形成する。
ここでは、第２の導電性酸化層１１ｂとなるＩｒＯｙ膜の成膜温度の事前調査を行った。表面に例えばシリコン酸化膜が成膜されたＳｉ基板上に、ＩｒＯｙ膜を膜厚１００ｎｍ程度に成膜した。ここで、成膜温度を５０℃，７５℃，１００℃，１５０℃，２００℃，２５０℃にそれぞれ制御し、各温度に対応してＩｒＯｙ膜を成膜してみた。当該事前調査の結果としては、成膜温度を１５０℃以上とすると、ＩｒＯｙが完全に結晶化するが、ＩｒＯｙの異常成長により平滑な表面モフォロジーが得られなかった。成膜温度を１００℃以下とすると、微結晶と結晶とが混在した状態のＩｒＯｙとなった。更に、成膜温度を７５℃以下とすることにより、均一な微結晶状態のＩｒＯｙが得られ、極めて平滑な表面モフォロジーが確認された。成膜温度を５０℃より低温とすると、十分な微結晶が得られなくなることを考慮すれば、第２の導電性酸化層１１ｂとなるＩｒＯｙ膜の適正な成膜温度は５０℃以上７５℃以下の範囲内の温度となる。更には、様々な成膜装置の仕様が異なり、貴金属酸化物の結晶化温度が異なることをも考慮すれば、当該適正な成膜温度は３０℃以上９０℃以下の範囲の温度であると結論付けることができる。
【００４６】
上記の事前調査の結果を踏まえて、例えばスパッタ法により、第１の導電性酸化層１１ａ上にＩｒＯｙ膜を膜厚３０ｎｍ〜５０ｎｍに堆積し、第２の導電性酸化層１１ｂを形成する。このとき、成膜温度を３０℃以上１００℃以下、好ましくは５０℃以上７５℃以下の範囲内の温度とし、成膜の時点でＩｒＯｙが微結晶化するように制御する。成膜ガスとしてＡｒ及びＯ2を用い、成膜ガスにおけるＯ2の割合が第１の導電性酸化層１１ａより高くなるように（第１の導電性酸化層１１ａの形成時よりも酸化の割合が高くなるように）、成膜ガスの流量を、例えばＡｒ：１００ｓｃｃｍ，Ｏ2：１００ｓｃｃｍとする。また、スパッタパワーを例えば１ｋＷ程度とする。このとき、第２の導電性酸化層１１ｂには異常酸化が生じておらず、組成が均一な微結晶状態とされてなるＩｒＯｙが得られる。
【００４７】
続いて、第２の導電性酸化層１１ｂ上に第３の導電性酸化層１１ｃを形成する。
第２の導電性酸化層１１ｂ上に、例えばスパッタ法により、ＩｒＯｚ膜を膜厚２０ｎｍ〜５０ｎｍに堆積し、第３の導電性酸化層１１ｃを形成する。このとき、成膜温度を１５０℃以上４００℃以下、例えば３００℃とし、成膜の時点でＩｒＯｚが結晶化するように制御する。成膜ガスとしてＡｒ及びＯ2を用い、成膜ガスにおけるＯ2の割合が第２の導電性酸化層１１ｂより低くなるように（第２の導電性酸化層１１ｂの形成時よりも酸化の割合が低くなるように）、成膜ガスの流量を、例えばＡｒ：１１０ｓｃｃｍ，Ｏ2：９０ｓｃｃｍとする。また、スパッタパワーを例えば１ｋＷ程度とする。このとき、第３の導電性酸化層１１ｃには異常酸化が生じておらず、組成が均一な結晶状態とされてなるＩｒＯｚが得られる。
【００４８】
ここで、第３の導電性酸化層１１ｃを膜厚３０ｎｍ以下に形成するには、成膜ガスにおけるＯ2の割合を４５％程度とすれば良い。第３の導電性酸化層１１ｃを更に厚く形成するには、Ｏ2の割合を４５％より低く設定することを要する。例えば、ＩｒＯｚの表面に異常成長が生じることなく、第３の導電性酸化層１１ｃを形成するには、Ｏ2の割合を１０％〜５０％の範囲内、更に好ましくは３０％〜４５％の範囲内に設定すれば良い。例えば、第３の導電性酸化層１１ｃを膜厚５０ｎｍ程度に形成するには、成膜ガス中のＯ2の割合を３５％程度とする。
【００４９】
以上により、強誘電体膜１０ａ上に、第１の導電性酸化層１１ａ、第２の導電性酸化層１１ｂ及び第３の導電性酸化層１１ｃが順次積層されてなる上部電極膜１１Ａが形成される。
なお、例えば図５（ａ）に示すように、第３の導電性酸化層１１ｃ上に貴金属、例えばＩｒ、Ｒｕ等又は当該貴金属を含む合金よりなる第４の層１１ｄを堆積して上部電極膜を形成しても良い。この場合、以下の工程でこれらをエッチングして４層構造の上部電極を形成することになる。以下の説明では、第４の層１１ｄを含まない３層構造の上部電極膜１１Ａを加工して上部電極を形成する場合を例示する。
【００５０】
なお、強誘電体膜１０ａの熱処理による結晶化工程については、上記した手法以外にも以下のものがある。
第１の手法としては、図４（ｂ）に示した工程において、Ａｒ及びＯ2を含有する雰囲気中において６５０℃以下、例えば５６０℃で第１の熱処理（ＲＴＡ）を行い、第１の導電性酸化層１１ａを形成した後に、酸素雰囲気中で第１の熱処理よりも高温、例えば６５０℃〜７５０℃（例えば、７２５℃）で第２の熱処理（ＲＴＡ）を行い、強誘電体膜１０ａを完全に結晶化する。ここで、第１の導電性酸化層１１ａを形成する際には、室温成膜の場合、成膜ガスの流量を例えばＡｒ：１００ｓｃｃｍ，Ｏ2：５６ｓｃｃｍ、スパッタパワーを２ｋＷとする。高温成膜の場合、例えば成膜温度が３００℃でＡｒ：１４０ｓｃｃｍ，Ｏ2：６０ｓｃｃｍ、スパッタパワーを１ｋＷとする。上記の熱処理は、強誘電体膜１０ａを完全に結晶化される同時に、強誘電体膜１０ａと第１の導電性酸化層１１ａとの界面が平坦化される。この第１の手法により、強誘電体キャパシタ構造の低電圧動作及びスイッチング電荷量を向上させることができる。
【００５１】
第２の手法としては、強誘電体膜１０ａを形成した後、第１の方法と同様に第１の熱処理を行い、続いて強誘電体膜１０ａよりも薄いアモルファス強誘電体膜（不図示）を形成する。その後、第１の手法と同様に、第１の導電性酸化層１１ａを形成した後に第２の熱処理を行う。この第２の手法によれば、強誘電体キャパシタ構造の低電圧動作及びスイッチング電荷量が向上することに加え、強誘電体キャパシタ構造のリーク電流を低減することができる。
【００５２】
第３の手法としては、第１の熱処理を要することなく強誘電体膜１０ａが結晶化されている場合に、そのまま薄いアモルファス強誘電体膜及び第１の導電性酸化層１１ａを形成する。
【００５３】
第４の手法としては、強誘電体膜１０ａを結晶化、又は強誘電体膜１０及び薄いアモルファス強誘電体膜を結晶化し、第２の導電性酸化層１１ｂを形成した後に、再度６５０℃〜７５０℃、例えば７００℃の熱処理（ＲＴＡ）を行う。この手法によれば、後述する上部電極１１と強誘電体膜１０との密着性が向上するとともに、上部電極１１の結晶状態を更に良くすることができる。
【００５４】
また、本実施形態では、上部電極膜１１Ａを構成する第１の導電性酸化層１１ａ、第２の導電性酸化層１１ｂ及び第３の導電性酸化層１１ｃをイリジウム酸化物で形成した例を示しているが、本発明では、これに限定されるものではなく、各層１１ａ〜１１ｃに、例えば、白金酸化物、ルテニウム酸化物、ストロンチウム・ルテニウム酸化物、ロジウム酸化物、レニウム酸化物、オスミウム酸化物及びパラジウム酸化物からなる群から選択された少なくとも１種の酸化物で構成された膜を適用することも可能である。この場合、白金（Ｐｔ）、ルテニウム（Ｒｕ）、ストロンチウム（Ｓｒ）及びルテニウム、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の貴金属元素を含むターゲットを用いたスパッタリングを、当該貴金属元素の酸化が生じる条件下で行う形態を採る。
【００５５】
この場合、第１の導電性酸化層１１ａの金属元素Ｍ1と第２の導電性酸化層１１ｂの金属元素Ｍ2とを異なるものとしたり、第１の導電性酸化層１１ａの金属元素Ｍ1と第３の導電性酸化層１１ｃの金属元素Ｍ3とを異なるものとしたり、第１〜第３の導電性酸化層１１ａ〜１１ｃの各金属元素のうちの２種を同一とし、他の１種を異なるものとする等、様々な組み合わせが考えられる。
【００５６】
次いで、半導体基板１の背面洗浄を行った後、下部電極膜１１Ａをエッチング加工することにより、図５（ｂ）に示すように、第１〜第３の導電性酸化層１１ａ〜１１ｃが積層されてなる上部電極１１を形成する。その後、Ｏ2雰囲気中で、温度６５０℃程度、６０分間程度の回復アニール処理を行う。この熱処理は、上部電極１１を形成する際に、強誘電体膜１０ａが受けた物理的なダメージ等を回復させるためのものである。
【００５７】
次いで、図５（ｃ）に示すように、強誘電体膜１０ａのパターニングを行うことにより、強誘電体キャパシタのキャパシタ膜となる強誘電体膜１０を形成する。その後、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。
【００５８】
次いで、図６（ａ）に示すように、スパッタリング法により、保護膜としてＡｌ2Ｏ3膜１２を全面に形成する。その後、スパッタリングによる損傷を緩和するために、酸素アニールを行う。このＡｌ2Ｏ3膜１２により、外部からの水素の強誘電体キャパシタ構造への侵入が防止される。
【００５９】
次いで、図６（ｂ）に示すように、Ａｌ2Ｏ3膜１２及び下部電極膜９ａのパターニングを行うことにより、下部電極９を形成する。その後、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。
【００６０】
次いで、図６（ｃ）に示すように、スパッタリング法により、保護膜としてＡｌ2Ｏ3膜１３を全面に形成する。その後、キャパシタリークを低減させるために、酸素アニールを行う。
【００６１】
次いで、図７（ａ）に示すように、ＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法により、層間絶縁膜１４を全面に形成する。層間絶縁膜１４の膜厚は、例えば１．５μｍ程度とする。
【００６２】
次いで、図７（ｂ）に示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。その後、Ｎ2Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入し難くなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いて行われれば有効的である。続いて、ＭＯＳＦＥＴ１００の高濃度拡散層２３まで到達するビア孔１５ｚを、層間絶縁膜１４、Ａｌ2Ｏ3膜１３、Ａｌ2Ｏ3膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、ビア孔１５ｚ内に、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して積層することにより、当該ビア孔１５ｚの内壁にグルー膜１５ａを形成する。続いて、ＣＶＤ法により、当該ビア孔１５ｚ内を埋めるのに足る膜厚のＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜１４の表面が露出までＷ膜の平坦化を行うことにより、ビア孔１５ｚ内にＷプラグ１５を形成する。
【００６３】
次いで、図７（ｃ）に示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。
【００６４】
次いで、図８（ａ）に示すように、エッチングを行うことにより、上部電極１１まで到達するビア孔１７ｙ、及び下部電極９まで到達するビア孔１７ｚを、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ2Ｏ3膜１３及びＡｌ2Ｏ3膜１２に形成する。その後、当該エッチングの影響による強誘電体膜１０の損傷を回復させるために、酸素アニールを行う。
【００６５】
次いで、図８（ｂ）に示すように、先ず、ＳｉＯＮ膜１６を、エッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。続いて、ビア孔１７ｙ内、及びビア孔１７ｚ内に、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して積層することにより、当該各ビア孔の内壁にグルー膜１７ａを形成する。続いて、ＣＶＤ法により、当該各ビア孔１７ｙ、１７ｚ内を埋めるのに足る膜厚のＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜１４の表面が露出までＷ膜の平坦化を行うことにより、ビア孔１７ｙ内、及びビア孔１７ｚ内に、Ｗプラグ１７を形成する。
【００６６】
次いで、図８（ｃ）に示すように、グルー膜１８ａ、配線膜１８及びグルー膜１８ｂからなる金属配線層を形成する。
具体的に、先ず、前面に、例えばスパッタリング法により、膜厚６０ｎｍ程度のＴｉ膜、膜厚３０ｎｍ程度のＴｉＮ膜、膜厚３６０ｎｍ程度のＡｌＣｕ合金膜、膜厚５ｎｍ程度のＴｉ膜、及び膜厚７０ｎｍ程度のＴｉＮ膜を順次積層する。続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ１５，１７上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜１８ａと、ＡｌＣｕ合金膜からなる配線膜１８と、Ｔｉ膜及びＴｉＮ膜からなるグルー膜１８ｂとからなる金属配線層が形成される。このとき、Ｗプラグ１５と接続する金属配線層と、上部電極１１と接続する金属配線層又は下部電極９と接続する金属配線層とは、配線膜１８の一部で互いに接続される。
【００６７】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ（tetraethyl orthosilicate）酸化膜及びＳｉＮ膜からなるカバー膜を形成して、下部電極９、強誘電体膜１０及び下部電極１１を具備する強誘電体キャパシタ構造を有する本実施形態に係る強誘電体メモリを完成させる。
【００６８】
ここで、下部電極膜１１Ａを構成する第１〜第３の導電性酸化層１１ａ〜１１ｃについて、各々の酸化度について調べた。具体的には、ＩｒＯｘ膜、ＩｒＯｙ膜、ＩｒＯｚ膜について、化学量論組成ＩｒＯ2（ｘ，ｙ，ｚ＝２）を基準とした酸化の程度を、高分解能ＲＢＳ（ラザフォード後方散乱、Rutherford Back-scattering Spectrometry）分析装置を用いて測定した。測定結果を以下の表１に示す。
【００６９】
【表１】
2008226995.tif 000003
【００７０】
表１から判るように、ＩｒＯｘ膜よりもＩｒＯｙ膜の方が酸化の割合が高く、特にＩｒＯｙ膜は、ほぼ理想的な化学量論組成を有している。結晶状態の導電性酸化層は、微結晶状態の導電性酸化層よりも異常成長し易い。この異常成長は、成膜温度、成膜時の投入パワー、膜厚に依存する。高温で成膜する場合には、膜が完全に結晶化する。但し、結晶化すると同時に、表面に異常成長が生じてしまう。
【００７１】
実験結果より、成膜温度３００℃、スパッタパワー１ｋＷで膜厚５０ｎｍ程度の酸化イリジウム膜を成膜する場合には、成膜ガスにおけるＯ2の割合を３５％以上とすれば、膜表面に異常成長は見られない。膜厚２５ｎｍ程度の酸化イリジウム膜を成膜する場合には、成膜ガスにおけるＯ2の割合を４５％以下とすれば、膜表面に異常成長は見られない。なお、成膜時の投入パワーが低い場合、成膜時間が長くなり、得られる膜の酸化度が高くなり、異常成長もし易くなる。逆に、成膜時の投入パワーが高くなると、得られる膜の酸化度が低くなり、異常成長し難くなる。
【００７２】
一方、成膜温度が低い場合、例えば６０℃で微結晶状態の酸化イリジウム膜を成膜する場合には、膜厚を１５０ｎｍに形成しても、成膜ガスにおけるＯ2の割合が５０％でも表面に異常成長が発生しない。工程劣化を防止するためには、上部電極として、材料に用いる導電性酸化物の酸化度が高く、且つ膜の異常成長及び膜中空孔が発生しないことが必要である。なお、酸化イリジウム膜の結晶粒径は、成膜条件によって変化する。高温の成膜温度で酸化度が低い場合、非常に小さい石垣状又は柱状になる。酸化度が高くなると、結晶粒径が大きくなる。一方、低温で成膜した酸化イリジウム膜は均一な微結晶であり、その後の熱処理により、柱状の結晶粒となる。その結晶粒径も高温によるものよりも大きい。即ち本実施形態では、上部電極１１を構成する第１〜第３の導電性酸化層１１ａ〜１１ｃの結晶粒径は、この順に小、大、中となる。
【００７３】
本実施形態では、上述のように、第１の導電性酸化層１１ａ上に、これよりも酸化度が高い第２の導電性酸化層１１ｂ、及び結晶化している第３の導電性酸化膜１１ｃを形成し、更に場合に応じて貴金属膜を形成する構成を取る。この構成により、上部電極１１では、異常な結晶成長の発生が抑止される。この方法により形成された強誘電体キャパシタ構造は、強誘電体膜１０と上部電極膜１１とで反応し難く、界面層の生成が抑制される上に、巨大結晶の成長が抑制されるため、後の還元雰囲気中における熱処理においても水素の拡散が生じ難く、強誘電体膜が還元され難い。従って、良好なキャパシタ特性を得ることができる。
【００７４】
一般的に、金属状態のＩｒやＰｔは、水素触媒として作用することが周知である。即ち、金属状態のＩｒやＰｔと接触すると水素は活性化される。単膜のＩｒやＰｔは、これを上部電極に用いた場合、キャパシタの工程劣化を惹起し易くなるため、使用できない。上記の第１の導電性酸化層上に直接に金属状態のＩｒやＰｔを形成すれば、上部電極でも同じく工程劣化が生じ易くなる。例えば、３層配線を形成した後の強誘電体キャパシタ構造のスイッチング電荷量は、配線する前の５０％以下となる。これは、第１の導電性酸化層であるＩｒＯｘ膜（ｘ＝１．３〜１．８）中では、組成パラメータｘの値が化学量論組成ｘ＝２．０よりも小さいために酸素欠損が生じており、酸化物成分と金属成分とが混在している。層間絶縁膜の形成工程や配線の形成工程で生じる水素が活性化されてしまい、かかる活性化された水素によりキャパシタ特性が劣化してしまう。
【００７５】
一方、化学量論組成に近い第２及び第２の導電性酸化層のＩｒＯｙ膜、ＩｒＯｚ膜（ｙ，ｚ≒２）中には、酸素欠損が少なく金属Ｉｒ成分が殆ど含まれていないため、水素が活性化され難く、強誘電体キャパシタ構造上に多層配線構造を形成した後でも、キャパシタ特性が劣化することなく高水準に維持されると考えられる。
【００７６】
即ち、本実施形態によれば、上部電極と強誘電体膜との界面状態を改善し、また、工程劣化を改善することができる。この結果、反転電荷量を向上させ、抗電圧を低減し、疲労耐性及びインプリント耐性が向上する。そして、このような強誘電体キャパシタ構造は、次世代の低電圧で動作する強誘電体メモリに適用して極めて好適である。
【００７７】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
第１実施形態では、プレーナ型の強誘電体メモリについて説明したが、第２の実施形態では、強誘電体キャパシタの上部電極の電気的接続を上方からとり、強誘電体キャパシタの下部電極の電気的接続を下方からとるスタック型の強誘電体メモリについて説明する。ただし、ここでは、強誘電体メモリの断面構造については、その製造方法とともに説明することにする。
【００７８】
図９〜図１３は、第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第２の実施形態においては、先ず、図９（ａ）に示すように、半導体基板６１に素子分離絶縁膜６２と、例えばｐウェル９１を形成し、更に、半導体基板６１上に、ＭＯＳＦＥＴ１０１、１０２を形成するとともに、各ＭＯＳＦＥＴを覆うＳｉＯＮ膜６７を形成する。
【００７９】
具体的には、先ず、Ｓｉ基板等の半導体基板６１の素子分離領域に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離絶縁膜６２を形成し、素子形成領域を画定する。続いて、半導体基板６１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2の条件でイオン注入して、ｐウェル９１を形成する。続いて、半導体基板６１上に、例えば熱酸化法により、膜厚３ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上に、ＣＶＤ法により、膜厚１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びシリコン酸化膜を、素子形成領域のみに残すパターニングを行って、シリコン酸化膜からなるゲート絶縁膜６３と、多結晶シリコン膜からなるゲート電極６４を形成する。
【００８０】
続いて、ゲート電極６４をマスクとして、半導体基板６１の表面に、例えばリン（Ｐ）を、例えば、エネルギー１３ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ-型の低濃度拡散層９２を形成する。続いて、全面に、ＣＶＤ法により、膜厚３００ｎｍ程度のＳｉＯ2膜を形成した後、異方性エッチングを行って、当該ＳｉＯ2膜をゲート電極６４の側壁にのみ残して、サイドウォール６６を形成する。
【００８１】
続いて、ゲート電極６４及びサイドウォール６６をマスクとして、半導体基板６１の表面に、例えば砒素（Ａｓ）を、エネルギー１０ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ+型の高濃度拡散層９３を形成する。
【００８２】
続いて、全面に、スパッタリング法により、例えばＴｉ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極６４の多結晶シリコン膜とＴｉ膜がシリサイド反応し、ゲート電極６４の上面にシリサイド層６５が形成される。その後、フッ酸等を用いて、未反応のＴｉ膜を除去する。これにより、半導体基板６１上に、ゲート絶縁膜６３、ゲート電極６４、シリサイド層６５、サイドウォール６６、並びに低濃度拡散層９２及び高濃度拡散層９３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１０１、１０２が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。続いて、前面に、プラズマＣＶＤ法により、膜厚２００ｎｍ程度のＳｉＯＮ膜６７を形成する。
【００８３】
次いで、図９（ｂ）に示すように、プラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、膜厚が１０００ｎｍ程度のシリコン酸化膜を堆積した後、これをＣＭＰ法により平坦化し、シリコン酸化膜からなる層間絶縁膜６８を、膜厚７００ｎｍ程度で形成する。続いて、各ＭＯＳＦＥＴの高濃度拡散層９３まで到達するビア孔６９ｚを、例えば０．２５μｍ程度の径で層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、ビア孔６９ｚ内に、スパッタリング法により、Ｔｉ膜を膜厚３０ｎｍ程度、ＴｉＮ膜を膜厚２０ｎｍ程度で連続して積層することにより、グルー膜６９ａを形成する。続いて、更に、ＣＶＤ法により、当該各ビア孔６９ｚ内を埋めるのに足る膜厚のＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜６８の表面が露出までＷ膜の平坦化を行うことにより、ビア孔６９ｚ内にＷプラグ６９ｂ、６９ｃを形成する。ここで、Ｗプラグ６９ｂは、各ＭＯＳＦＥＴのソース／ドレイン拡散層のうちの一方と接続するものであり、Ｗプラグ６９ｃは、他方と接続するものである。
【００８４】
次いで、図９（ｃ）に示すように、前面に、プラズマＣＶＤ法により、膜厚１３０ｎｍ程度の酸化防止膜となるＳｉＯＮ膜７０を形成する。続いて、ＳｉＯＮ膜７０上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、膜厚３００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜７１を形成する。続いて、Ｗプラグ６９ｂの表面を露出させるビア孔７２ｚを、例えば０．２５μｍ程度の径で層間絶縁膜７１及びＳｉＯＮ膜７０に形成する。その後、ビア孔７２ｚ内に、スパッタリング法により、Ｔｉ膜を膜厚３０ｎｍ程度、ＴｉＮ膜を膜厚２０ｎｍ程度で連続して積層することにより、グルー膜７２ａを形成する。続いて、更に、ＣＶＤ法により、当該各ビア孔７２ｚ内を埋めるのに足る膜厚のＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７１の表面が露出までＷ膜の平坦化を行うことにより、ビア孔７２ｚ内にＷプラグ７２ｂを形成する。
【００８５】
その後、層間絶縁膜７１の表面をＮＨ3（アンモニア）プラズマで処理し、層間絶縁膜７１の表面の酸素原子にＮＨ基を結合させる。このアンモニアプラズマ処理は、例えば、半導体基板６１に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力２６６Ｐａ（２Ｔｏｒｒ）程度、基板温度４００℃程度で保持された処理容器中に、アンモニアガスを流量３５０ｓｃｃｍ程度で供給し、半導体基板６１に１３．５６ＭＨｚ程度の高周波を電力１００Ｗ程度、また、前記対向電極に３５０ｋＨｚ程度の高周波を電力５５Ｗ程度、それぞれ６０秒間程度で供給することにより行われる。
【００８６】
次いで、図１０（ａ）に示すように、層間絶縁膜７１及びＷプラグ７２ｂ上に、ＴｉＮ膜７３を形成する。
具体的には、先ず、前面に、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、圧力０．１５Ｐａ程度のＡｒ雰囲気下で、基板温度２０℃程度、ＤＣ電力２．６ｋＷ程度を７秒間程度供給するスパッタリングにより、Ｔｉ膜を形成する。このＴｉ膜は、アンモニアプラズマ処理された層間絶縁膜７１上に形成されているため、そのＴｉ原子が層間絶縁膜７１の酸素原子に捕獲されることなく、層間絶縁膜７１の表面を自在に移動することができ、その結果、結晶面が（００２）面に配向した自己組織化されたＴｉ膜となる。続いて、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡ処理を行うことによって、ＴｉＮ膜７３を形成する。ここで、ＴｉＮ膜７３は、その結晶面が（１１１）面に配向したものとなる。
【００８７】
次いで、図１０（ｂ）に示すように、ＴｉＮ膜７３上に、Ｔｉ及びＡｌを合金化したターゲットを用いた反応性スパッタリング法により、膜厚１００ｎｍ程度のＴｉＡｌＮ膜７４ａを形成する。このＴｉＡｌＮ膜７４ａは、例えば、Ａｒが流量４０ｓｃｃｍ程度、且つ窒素が流量１０ｓｃｃｍ程度である混合雰囲気中において、圧力２５３．３Ｐａ程度、基板温度４００℃程度、電力１．０ｋＷ程度の条件によるスパッタリング法により形成される。このＴｉＡｌＮ膜７４ａは、下部電極の下層膜として機能するものである。続いて、ＴｉＡｌＮ膜７４ａ上に、例えば、Ａｒ雰囲気中で、圧力０．１１Ｐａ程度、基板温度５００℃程度、電力０．５ｋＷ程度の条件によるスパッタリング法により、膜厚１００ｎｍ程度のＩｒ膜７４ｂを形成する。このＩｒ膜７４ｂは、下部電極の上層膜として機能するものである。なお、このＩｒ膜７４ｂの代わりにＰｔ等の金属、或いはＰｔＯ，ＩｒＯx，ＳｒＲｕＯ3などの導電性酸化物を用いることもできる。更に、下部電極を構成する膜としては、金属或いは金属酸化物の積層膜とすることもできる。
【００８８】
次いで、図１０（ｃ）に示すように、Ｉｒ膜７４ｂ上に、ＭＯ−ＣＶＤ法により、キャパシタ膜となる強誘電体膜７５Ａを形成する。具体的に、本実施形態の強誘電体膜７５Ａは、２層構造を有するＰＺＴ膜（第１のＰＺＴ膜７５ａ及び第２のＰＺＴ膜７５ｂ）で形成される。
【００８９】
より具体的には、先ず、Ｐｂ（ＤＰＭ）2，Ｚｒ（ｄｍｈｄ）4及びＴｉ（Ｏ−ｉＯｒ）2（ＤＰＭ）2を、それぞれＴＨＦ（Tetra Hydro Furan：Ｃ4Ｈ8Ｏ）溶媒中にいずれも濃度０．３ｍｏｌ／ｌ程度で溶解し、Ｐｂ，Ｚｒ及びＴｉの各液体原料を形成する。更に、ＭＯ−ＣＶＤ装置の気化器に流量０．４７４ｍｌ／分程度のＴＨＦ溶媒とともに、これらの液体原料をそれぞれ、０．３２６ｍｌ／分程度、０．２００ｍｌ／分程度、及び０．２００ｍｌ／分程度の流量で供給して気化させることにより、Ｐｂ，Ｚｒ及びＴｉの原料ガスを形成する。そして、ＭＯ−ＣＶＤ装置において、圧力６６５Ｐａ（５Ｔｏｒｒ）程度、基板温度６２０℃程度の条件下で、Ｐｂ，Ｚｒ及びＴｉの原料ガスを、６２０秒間程度供給することにより、Ｉｒ膜７４ｂ上に、膜厚１００ｎｍ程度の第１のＰＺＴ膜７５ａを形成する。
【００９０】
続いて、酸素を含む雰囲気中において、６００℃〜６２０℃で６０秒間程度の熱処理を行うことが望ましい。この熱処理により、第１のＰＺＴ膜７５ａの表面に存する吸着不純物が飛散して除去される。この熱処理により、キャパシタ特性を更に向上させることができる。
【００９１】
続いて、全面に、例えばスパッタリング法により、膜厚１ｎｍ乃至３０ｎｍ、本実施形態では２０ｎｍ程度のアモルファス状態の第２のＰＺＴ膜７５ｂを形成する。また、第２のＰＺＴ膜７５ｂをＭＯ−ＣＶＤ法で形成する場合は、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）2（Ｐｂ（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）4（Ｚｒ（（Ｃ9Ｈ15Ｏ2）4）をＴＨＦ液に溶かした材料が用いられる。また、チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2（Ｔｉ（Ｃ3Ｈ7Ｏ）2（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ液に溶かした材料が用いられる。
【００９２】
なお、本実施形態では、強誘電体膜７５Ａの形成を、ＭＯ−ＣＶＤ法及びスパッタリング法により行うようにしているが、これに限定されるものではなく、例えば、ゾル−ゲル法、有機金属分解法、ＣＳＤ法、化学気相蒸着法又はエピタキシャル成長法により形成することも可能である。
【００９３】
次いで、図１１（ａ）に示すように、強誘電体膜７５Ａ上に上部電極膜７６Ａを形成する。
上部電極膜７６Ａは、化学量論組成が組成パラメータｘ1を用いて化学式Ｍ1Ｏｘ1で表され、実際の組成が組成パラメータｘ2を用いて化学式Ｍ1Ｏｘ2で表される酸化物よりなる第１の導電性酸化層７６ａと、第１の導電性酸化層７６ａ上に形成されており、化学量論組成が組成パラメータｙ1を用いて化学式Ｍ2Ｏｙ1で表され、実際の組成が組成パラメータｙ2を用いて化学式Ｍ2Ｏｙ2で表される酸化物よりなる第２の導電性酸化層７６ｂと、第２の導電性酸化層７６ｂ上に形成されており、化学量論組成が組成パラメータｚ1を用いて化学式Ｍ3Ｏｚ1で表され、実際の組成が組成パラメータｚ2を用いて化学式Ｍ3Ｏｚ2で表される酸化物よりなる第３の導電性酸化層７６ｃとを有して構成される。ここで、第２の導電性酸化層７６ｂは、第１及び第２の導電性酸化層７６ａ，７６ｂよりも酸化の割合が高く構成され、組成パラメータｘ1，ｘ2，ｙ1，ｙ2，ｚ1及びｚ2の間には、ｙ2／ｙ1＞ｘ2／ｘ1，ｙ2／ｙ1＞ｚ2／ｚ1及びｚ2／ｚ1≧ｘ2／ｘ1の関係が成立するものである。本実施形態では、Ｍ1，Ｍ2，Ｍ3をいずれもＩｒとし、例えば、ｘ2が１．９程度、ｙ2が２．１程度、ｚ2が２．０程度となる場合について例示する（なお、これらの値はＨＲＢＳ分析の結果である。）。この場合、ｘ1，ｙ1，ｚ1＝２となる。以下では記載の便宜上、ｘ2，ｙ2，ｚ2をそれぞれｘ，ｙ，ｚと記載することにする。
【００９４】
上部電極膜７６Ａの形成に当たっては、先ず、強誘電体膜７５Ａ上に第１の導電性酸化層７６ａを形成する。
強誘電体膜７５Ａ上に、例えばスパッタ法により、成膜した時点で結晶化してなるＩｒＯｘ膜を膜厚２０ｎｍ〜７０ｎｍ、例えば２５ｎｍ程度に堆積し、第１の導電性酸化層７６ａを形成する。例えば、このときの成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ2を用い、成膜ガスの流量を、例えばＡｒ：１４０ｓｃｃｍ，Ｏ2：６０ｓｃｃｍとする。また、スパッタパワーを例えば１ｋＷ程度とする。
【００９５】
続いて、Ａｒ及びＯ2を含有する雰囲気（例えばＡｒ：２０００ｓｃｃｍ，Ｏ2：２０ｓｃｃｍ）中において、例えば７２５℃で６０秒間のＲＴＡを行う。この熱処理により、強誘電体膜７５Ａを完全に結晶化させると共に、第１の導電性酸化層７６ａが成膜時に受けたプラズマダメージを回復することができ、強誘電体膜７５Ａ中の酸素欠損が補償される。
【００９６】
続いて、第１の導電性酸化層７６ａ上に第２の導電性酸化層７６ｂを形成する。
例えばスパッタ法により、第１の導電性酸化層７６ａ上にＩｒＯｙ膜を膜厚１００ｎｍ〜１５０ｎｍに堆積し、第２の導電性酸化層７６ｂを形成する。このとき、成膜温度を３０℃以上１００℃以下、好ましくは５０℃以上７５℃以下の範囲内の温度とし、成膜の時点でＩｒＯｙが微結晶化するように制御する。成膜ガスとしてＡｒ及びＯ2を用い、成膜ガスにおけるＯ2の割合が第１の導電性酸化層７６ａより高くなるように（第１の導電性酸化層７６ａの形成時よりも酸化の割合が高くなるように）、成膜ガスの流量を、例えばＡｒ：１００ｓｃｃｍ，Ｏ2：１００ｓｃｃｍとする。また、スパッタパワーを例えば１ｋＷ程度とする。このとき、第２の導電性酸化層７６ｂには異常酸化が生じておらず、組成が均一な微結晶状態とされてなるＩｒＯｙが得られる。
【００９７】
この際、工程劣化を抑えるために、第２の導電性酸化層７６ｂのＩｒＯｙをＩｒＯ2の化学量論組成に近い組成となるように形成することが望ましい。この構成により、水素に対して触媒作用を生じることがなく、強誘電体膜７５Ａが水素ラジカルにより還元されてしまう問題が抑制され、強誘電体キャパシタ構造の水素耐性が向上する。
【００９８】
続いて、Ａｒ及びＯ2を含有する雰囲気（例えばＡｒ：２０００ｓｃｃｍ，Ｏ2：２０ｓｃｃｍ）中において、例えば７００℃で６０秒間のＲＴＡを行う。この熱処理により、強誘電体膜７５Ａ、第１の導電性酸化層７６ａ及び第２の導電性酸化層７６ｂの密着性を向上させるとともに、第２の導電性酸化層７６ｂの結晶性がより安定化し、酸素欠損等の欠陥を抑止することができる。
【００９９】
続いて、第２の導電性酸化層７６ｂ上に第３の導電性酸化層７６ｃを形成する。
第２の導電性酸化層７６ｂ上に、例えばスパッタ法により、ＩｒＯｚ膜を膜厚２０ｎｍ〜１００ｎｍに堆積し、第３の導電性酸化層７６ｃを形成する。このとき、成膜温度を１５０℃以上５００℃以下、例えば３００℃とし、成膜の時点でＩｒＯｚが結晶化するように制御する。成膜ガスとしてＡｒ及びＯ2を用い、成膜ガスにおけるＯ2の割合が第２の導電性酸化層７６ｂより低くなるように（第２の導電性酸化層７６ｂの形成時よりも酸化の割合が低くなるように）、成膜ガスの流量を、例えばＡｒ：１４０ｓｃｃｍ，Ｏ2：６０ｓｃｃｍとする。また、スパッタパワーを例えば１ｋＷ〜２ｋＷ程度とする。このとき、第３の導電性酸化層７６ｃには異常酸化が生じておらず、組成が均一な結晶状態とされてなるＩｒＯｚが得られる。
【０１００】
続いて、第３の導電性酸化層７６ｃ上に貴金属、例えばＩｒ、Ｒｕ等又は当該貴金属を含む合金よりなる膜厚５０ｎｍ〜１５０ｎｍ程度の第４の層７６ｄを堆積しても良い。第４の層７６ｄにより、後述する上部電極７６を形成する際の配線との間のエッチングダメージが低減される。貴金属としてＩｒを用いた場合、例えば、成膜温度を４００℃とし、流量がＡｒ：１９９ｓｃｃｍの成膜ガスでスパッタ法により形成する。
【０１０１】
以上により、強誘電体膜７５Ａ上に、第１の導電性酸化層７６ａ、第２の導電性酸化層７６ｂ、第３の導電性酸化層７６ｃ及び第４の層７６ｄが順次積層されてなる上部電極膜７６Ａが形成される。
【０１０２】
本実施形態では、上部電極膜７６Ａを構成する第１の導電性酸化層７６ａ、第２の導電性酸化層７６ｂ及び第３の導電性酸化層７６ｃをイリジウム酸化物で形成した例を示しているが、本発明では、これに限定されるものではなく、各層７６ａ〜７６ｃに、例えば、白金酸化物、ルテニウム酸化物、ストロンチウム・ルテニウム酸化物、ロジウム酸化物、レニウム酸化物、オスミウム酸化物及びパラジウム酸化物からなる群から選択された少なくとも１種の酸化物で構成された膜を適用することも可能である。この場合、白金（Ｐｔ）、ルテニウム（Ｒｕ）、ストロンチウム（Ｓｒ）及びルテニウム、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の貴金属元素を含むターゲットを用いたスパッタリングを、当該貴金属元素の酸化が生じる条件下で行う形態を採る。
【０１０３】
この場合、第１の導電性酸化層７６ａの金属元素Ｍ1と第２の導電性酸化層７６ｂの金属元素Ｍ2とを異なるものとしたり、第１の導電性酸化層７６ａの金属元素Ｍ1と第３の導電性酸化層７６ｃの金属元素Ｍ3とを異なるものとしたり、第１〜第３の導電性酸化層７６ａ〜７６ｃの各金属元素のうちの２種を同一とし、他の１種を異なるものとする等、様々な組み合わせが考えられる。
【０１０４】
次いで、図１１（ｂ）に示すように、半導体基板６１の背面洗浄を行った後、第４の膜７６ｄ上の強誘電体キャパシタ形成領域のみを覆うハードマスク（不図示）を形成する。ここで、ハードマスクとしては、例えば温度２００℃程度の条件で膜厚２００ｎｍ程度の窒化チタン膜と、例えば温度３９０℃程度の条件で膜厚３９０ｎｍ程度のＴＥＯＳを用いたシリコン酸化膜とを順次形成し、これらをパターニングして形成する。
【０１０５】
続いて、ハードマスクを用いたエッチングにより、強誘電体キャパシタ形成領域以外の領域の上部電極膜７６Ａ、強誘電体膜７５Ａ、Ｉｒ膜７４ｂ、ＴｉＡｌＮ膜７４ａ及びＴｉＮ膜７３を除去する。これにより、強誘電体キャパシタ形成領域には、ＴｉＡｌＮ膜７４ａ及びＩｒ膜７４ｂからなる下部電極７４と、第１のＰＺＴ膜７５ａ及び第２のＰＺＴ膜７５ｂからなる強誘電体膜７５と、第１の導電性酸化層７６ａ、第２の導電性酸化層７６ｂ、第３の導電性酸化層７６ｃ及び第４の層７６ｄからなる上部電極７６とを具備する強誘電体キャパシタ構造が形成される。その後、ハードマスクを除去した後、酸素雰囲気において、例えば、温度３００℃〜５００℃、時間３０分間〜１２０分間の熱処理を行う。
【０１０６】
次いで、図１２（ｃ）に示すように、強誘電体キャパシタ構造及び層間絶縁膜７１を覆うように、Ａｌ2Ｏ3膜７８を形成するとともに、Ａｌ2Ｏ3膜７８上に層間絶縁膜７９を形成する。
【０１０７】
具体的には、最初に、スパッタリング法により、膜厚２０ｎｍ程度でＡｌ2Ｏ3膜を堆積した後、温度６００℃の酸素雰囲気中での熱処理を行って強誘電体キャパシタ中に生じた酸素欠損の回復を行う。続いて、ＣＶＤ法により、更に膜厚２０ｎｍ程度のＡｌ2Ｏ3膜を堆積してＡｌ2Ｏ3膜７８を形成する。ここで、Ａｌ2Ｏ3膜７８の代わりに、ＡＬＤ法により膜厚２ｎｍ程度のＡｌ2Ｏ3膜を形成しても良い。
【０１０８】
続いて、強誘電体膜７５のダメージを回復させる目的で、酸素含有雰囲気中で強誘電体膜７５に対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度５５０℃〜７００℃として行われる。強誘電体膜７５がＰＺＴ膜の場合、酸素雰囲気中において６００℃で６０分間のアニール処理を行うことが望ましい。更に、Ａｌ2Ｏ3膜７８を覆うように、ＣＶＤ法によりＡｌ2Ｏ3膜（不図示）を例えば膜厚４０ｎｍ程度に形成しても良い。
【０１０９】
続いて、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、膜厚１５００ｎｍ程度のシリコン酸化膜を堆積し、その後、ＣＭＰ法により、当該シリコン酸化膜を平坦化して層間絶縁膜７９を形成する。ここで、層間絶縁膜７９としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスの混合ガスを用いる。なお、層間絶縁膜７９として、例えば、絶縁性を有する無機膜等を形成するようにしても良い。その後、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理の結果、層間絶縁膜７９中の水分が除去されるとともに、層間絶縁膜７９の膜質が変化し、層間絶縁膜７９中に水分が入り難くなる。
【０１１０】
次いで、図１２（ａ）に示すように、全面に、例えばスパッタリング法又はＣＶＤ法により、バリア膜となるＡｌ2Ｏ3膜８０を、膜厚２０ｎｍ〜１００ｎｍで形成する。このＡｌ2Ｏ3膜８０は、平坦化された層間絶縁膜７９上に形成されるため、平坦に形成される。続いて、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を堆積し、その後、ＣＭＰ法により、当該シリコン酸化膜を平坦化して、膜厚８００ｎｍ〜１０００ｎｍの層間絶縁膜８１を形成する。なお、層間絶縁膜８１として、ＳｉＯＮ膜又はシリコン窒化膜等を形成するようにしてもよい。
【０１１１】
次いで、先ず、強誘電体キャパシタにおける水素バリア膜であるＩｒ膜７７の表面を露出させるビア孔８２ｚを、層間絶縁膜８１、Ａｌ2Ｏ3膜８０、層間絶縁膜７９及びＡｌ2Ｏ3膜７８に形成した後、温度５５０℃程度の酸素雰囲気中において熱処理を行って、当該ビア孔の形成に伴って強誘電体膜７５中に生じた酸素欠損を回復させる。その後、図１２（ｂ）に示すように、ビア孔８２ｚ内に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜であるグルー膜８２ａを形成する。この場合、ＴｉＮ膜から炭素除去を行う必要があるため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本実施形態では、強誘電体キャパシタに水素バリア膜となるＩｒ膜７７を形成しているため、強誘電体膜７５に水素が侵入して当該強誘電体膜７５を還元してしまうという問題は生じない。
【０１１２】
続いて、ＣＶＤ法により、ビア孔８２ｚ内を埋めるのに足る膜厚のＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８１の表面が露出までＷ膜の平坦化を行うことにより、ビア孔８２ｚ内にＷプラグ８２ｂを形成する。更に、続いて、Ｗプラグ６９ｃの表面を露出させるビア孔８３ｚを、層間絶縁膜８１、Ａｌ2Ｏ3膜８０、層間絶縁膜７９、Ａｌ2Ｏ3膜７８、層間絶縁膜７１及びＳｉＯＮ膜７０に形成した後、ビア孔８３ｚ内に、ＴｉＮ膜からなるグルー膜８３ａを形成する。なお、このグルー膜８３ａは、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜からなるものとして形成することも可能である。その後、ビア孔８３ｚ内を埋めるのに足る膜厚のＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８１の表面が露出までＷ膜の平坦化を行うことにより、ビア孔８３ｚ内にＷプラグ８３ｂを形成する。
【０１１３】
次いで、図１３に示すように、金属配線層８４を形成する。
具体的に、先ず、前面に、例えばスパッタリング法により、膜厚６０ｎｍ程度のＴｉ膜、膜厚３０ｎｍ程度のＴｉＮ膜、膜厚３６０ｎｍ程度のＡｌＣｕ合金膜、膜厚５ｎｍ程度のＴｉ膜、及び膜厚７０ｎｍ程度のＴｉＮ膜を順次積層する。続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８２ｂ，８３ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８４ａと、ＡｌＣｕ合金膜からなる配線膜８４ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８４ｃとからなる金属配線層８４が形成される。
【０１１４】
その後、更に、層間絶縁膜の形成やコンタクトプラグの形成を行った後、２層目以降の金属配線層を形成して、下部電極７４、強誘電体膜７５及び下部電極７６を具備する強誘電体キャパシタ構造を有する本実施形態に係る強誘電体メモリを完成させる。
【０１１５】
次に、本実施形態の強誘電体キャパシタ構造について、本発明者が実際に行った電気特性試験の結果について説明する。
【０１１６】
上部電極の各サンプルを以下のように形成する。共通条件としては、第１の導電性酸化層のＩｒＯｘについては、成膜温度３００℃で成膜ガス中の酸素割合が３０％の条件にて膜厚２５ｎｍ程度に形成し、ＲＴＡで熱処理を行った。第２の導電性酸化層のＩｒＯｙについては、成膜温度６０℃で成膜ガス中の酸素割合が５０％の条件にて形成し、ＲＴＡで熱処理を行った。第３の導電性酸化層のＩｒＯｚについては、成膜温度３００℃で形成した。第４の膜のＩｒについては、膜厚１００ｎｍ程度に形成した。
【０１１７】
上部電極の各サンプル（１）〜（４）の構造は以下の通りである。
（１）ＩｒＯｘ：膜厚２５ｎｍ／ＩｒＯｙ：膜厚１２５ｎｍ／Ｉｒ：膜厚１００ｎｍ
（２）ＩｒＯｘ：膜厚２５ｎｍ／ＩｒＯｙ：膜厚１２５ｎｍ／ＩｒＯｚ：膜厚２５ｎｍ（      Ｏ2：１０％）／Ｉｒ：膜厚１００ｎｍ
（３）ＩｒＯｘ：膜厚２５ｎｍ／ＩｒＯｙ：膜厚１２５ｎｍ／ＩｒＯｚ：膜厚２５ｎｍ（      Ｏ2：３０％）／Ｉｒ：膜厚１００ｎｍ
（４）ＩｒＯｘ：膜厚２５ｎｍ／ＩｒＯｙ：膜厚１２５ｎｍ／ＩｒＯｚ：膜厚２５ｎｍ（      Ｏ2：４５％）／Ｉｒ：膜厚１００ｎｍ
【０１１８】
各各サンプル（１）〜（４）を上部電極として有する各強誘電体キャパシタ構造について、プロセスアウト（５層配線の形成後）の電気特性を測定した。図１４は、Discrete（平面形状が５０μm×５０μmの正方形の強誘電体キャパシタ構造をシリコン基板に互いに孤立するように５０個作製した場合）及びCell Array（０．７μm×０．７μmの同一の強誘電体キャパシタ構造を５１５２個密集して形成してなるセル領域を５０箇所作製した場合）のスイッチング電荷量（反転電荷、印加電圧を１．８V）を示す。
【０１１９】
従来の方法（特許文献２の方法）では、反転電荷量が２.０×１０-5Ｃ／ｃｍ2以下であり、強誘電体キャパシタ構造がかなり劣化した（不図示）。図１４に示すように、ＩｒＯｚを成膜する場合、酸素割合が１０％の場合、反転電荷量はＩｒＯｚがない場合で、さほど変わらない。一方、酸素の割合が３０％及び４５％のとき、強誘電体キャパシタ構造の反転電荷量が８％程度大きくなる。
【０１２０】
図１５は、（ａ）がDiscrete、（ｂ）がCell Arrayに対応しており、強誘電体メモリにおける強誘電体キャパシタ構造の印加電圧と反転電荷量ＱSWとの関係を測定した結果を示す特性図である。
図１５に示すように、サンプル構造（２）については、Cell ArrayよりもDiscreteの方が反転電荷量（スイッチング電荷量Ｑｓｗ＝[（Ｎ−Ｕ）＋（Ｐ−Ｄ）]／２）が若干高めであり、サンプル構造（３），（４）については、Discrete及びCell Arrayの双方において、印加電圧の低電圧から飽和電圧にわたって、サンプル構造（１）よりも高い反転電荷量ＱSWが得られるとともに、その勾配が大きくなっていることが判る。
【０１２１】
従来の方法（特許文献２の方法）において、第２の導電性酸化層の成膜温度を制御しない場合、第２の導電性酸化層はアモルファス状であり、その後の熱処理により膜中空孔が発生し易くなる。これらの空孔は耐水素効果及びや耐水効果が低く、工程劣化が発生し易くなる。一方、第２の導電性酸化層の成膜温度を６０℃に制御することより、均一な微結晶のＩｒＯ2が得られ、その後の熱処理により結晶化しても、ＩｒＯ2中の空孔が大幅に低減し、耐工程劣化能力が向上した。更に、第２の導電性酸化層上に、結晶化された第３の導電性酸化層を成膜することより、強誘電体キャパシタ構造の耐工程劣化能力が更に向上した。酸素割合が１０％の場合、ＩｒＯｚのｚが低いので、不安定なＩｒＯｚ化合物となり、膜中空孔が発生しないが、水素浸入のバリア性が低く、ある程度の工程劣化が見られる。一方、酸素割合が３０％以上になると、ＩＲＯｚが安定な化合物になり、膜中空孔が発生せず、かつ水素の浸入を遮断することができるため、耐工程劣化能力が大幅に向上する。
【０１２２】
即ち、第２の導電酸化層を低温で微結晶状態に成膜することにより、その後の熱処理を行っても均一な膜が得られる。更に、結晶状態とされた安定な第３の導電性酸化層を第２の導電性酸化層上に成膜することより、上部電極上に存する層間絶縁膜から浸入した水素や水が完全に防止され、強誘電体キャパシタ構造の劣化が可及的に抑止される。
【０１２３】
従来の方法（特許文献２の方法）により形成された強誘電体キャパシタ構造を図１６（ａ）に、本発明による強誘電体キャパシタ構造を図１６（ｂ），（ｃ）にそれぞれ示す。図１６の各図では便宜上、各上部電極を構成する各層について、（ａ）では下から順に上部電極ＩｒＯ１，上部電極ＩｒＯ２，結晶化上部電極Ｉｒと、（ｂ），（ｃ）では下から順に上部電極ＩｒＯ１，上部電極ＩｒＯ２，上部電極ＩｒＯ３，結晶化上部電極Ｉｒとそれぞれ記す。
【０１２４】
図１６（ａ）の第２の層導電性酸化層においては、成膜温度が制御されていないため、下層がアモルファス状、上層が柱状構造となる。熱処理により、アモルファス状の下層はシューリングされ、酸素空位が多く発生する。この場合、水素や水浸入経路が短いため、強誘電体膜が劣化し易いと考えられる。
【０１２５】
これに対して、図１６（ｂ），（ｃ）の本発明の方法では、第２の導電性酸化層の成膜温度を制御することにため、安定な微結晶状態のＩｒＯ2が得られる。この第２の導電性酸化層を熱処理することにより、均一な石垣状或いは柱状のＩｒＯ2になる。更に、酸化度が第２の導電性酸化層より低く、膜中空孔が発生しない結晶状態の第３の導電性酸化層を形成することにより、上部電極における結晶の異常成長が抑止される。結晶粒径を制御することにより、膜中空孔の発生を最小限に抑えることができ、水素や水の浸入経路が長くなり、強誘電体膜が劣化し難いと考えられる。
【０１２６】
以上の結果より、本実施形態では、強誘電体膜上に形成された第１の導電性酸化層により、強誘電体膜との界面が改善される。そして、第１の導電性酸化層上に、これよりも酸化度が高い微結晶の第２の導電性酸化層を形成することにより、膜中空孔の発生が抑止される。更に、第２の導電性酸化層上に、結晶状態の第３の導電性酸化層を形成することにより、膜中空孔の発生が更に抑止される。これにより、工程劣化を抑えることができ、上部電極における異常成長を抑止し、均一に結晶化された上部電極が得られる。この強誘電体キャパシタ構造は、次世代の低電圧で動作する強誘電体メモリへ適用して極めて好適である。
【０１２７】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。本実施形態では、第２の実施形態と同様にスタック型の強誘電体メモリを開示するが、Ｗプラグの構造が若干異なる点で相違する。本実施形態では、図１３に対応する完成された強誘電体メモリの概略断面図を用いて、第２の実施形態と異なる点のみを説明する。なお、第２の実施形態で説明した構成部材等と同じものには、同符号を付す。
【０１２８】
第２の実施形態では、図９（ｃ）に示したように、Ｗプラグ７２ｂをＣＭＰ法により平坦化形成する場合、層間絶縁膜７１の表面とＷプラグ７２ｂの表面とを均一に平坦化することには若干の困難性がある。一般的に、Ｗプラグ７２ｂの上面の高さが層間絶縁膜６８のそれよりも低くなり、Ｗプラグ７２ｂの周囲の層間絶縁膜７１にリセス（溝）が形成されることになる。このリセスの深さは２０ｎｍ〜５０ｎｍ程度であり、典型的には約５０ｎｍ程度である。このリセスは、下部電極７６及び強誘電体膜７５の配向に少なからず影響を与える。
【０１２９】
本実施形態では、上記のリセス発生の問題を解決することも考慮して、以下のように下地導電膜を形成する。
図１７は、第３の実施形態により作製された強誘電体メモリを示す概略断面図である。
【０１３０】
本実施形態では、先ず、Ｗプラグ７２ｂをＣＭＰ法により形成した際に平坦化された層間絶縁膜７１の表面を、例えばＮＨ3プラズマで処理する。これにより、層間絶縁膜６８の表面の酸素原子にＮＨ基を結合させる。層間絶縁膜７１上にＴｉ原子が更に堆積されても、堆積したＴｉ原子は酸素原子に捕獲されてしまうことがなく、層間絶縁膜７１の表面を自在に移動でき、その結果、層間絶縁膜７１上には、（００２）配向に自己組織化されたＴｉ膜が形成される。
【０１３１】
上記のＮＨ3プラズマ処理は、例えば半導体基板６１に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を使い、２６６Ｐａ（２Ｔｏｒｒ）の圧力下、４００℃の基板温度で保持された処理容器中にアンモニアガスを３５０ｓｃｃｍの流量で供給し、被処理基板側に１３．５６ＭＨｚの高周波を１００Ｗの投入パワーで、また対向電極に３５０ｋＨｚの高周波を５５Ｗの投入パワーで、６０秒間供給することにより実行することができる。
【０１３２】
次に、例えば半導体基板６１とターゲットの間の距離を６０ｍｍに設定したスパッタ装置中で、０．１５ＰａのＡｒ雰囲気下、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワーを３５秒間供給する。これにより、強いＴｉ（００２）配向のＴｉ膜（１００ｎｍ）を得ることができる。
【０１３３】
次に、窒素の雰囲気中において６５０℃で６０秒間のＲＴＡ熱処理を行い、Ｗプラグ７２ｂ上及び層間絶縁膜７１上を覆う（１１１）配向の窒化チタン（ＴｉＮ）からなる下地導電膜９１を形成する。この下地導電膜の膜厚は１００ｎｍ〜３００ｎｍ程度が好ましい。本実施形態では、１００ｎｍ程度とされる。この下地導電膜９１は、ＴｉＮに限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜９１として形成しても良い。
【０１３４】
ここで、Ｗプラグ７２ｂの周囲の層間絶縁膜７１に既述のように形成されたリセスを反映して、その下地導電膜９１の上面には凹部が形成される。しかし、このような凹部が形成されていると、下地導電膜９１の上方に後に形成される強誘電体膜７５の結晶性が劣化する恐れがある。
【０１３５】
そこで、本実施形態では、ＣＭＰ法により下地導電膜９１の上面を研磨して平坦化し、上記した凹部を除去する。このＣＭＰで使用されるスラリーは特に限定されないが、本実施形態では、例えばCabot Microelectronics Corporation製のSSW2000を使用する。
【０１３６】
ところで、ＣＭＰ後の下地導電膜９１の膜厚は、研磨誤差に起因して、半導体基板６１の面内や、複数の半導体基板６１間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、ＣＭＰ後における下地導電膜９１の膜厚の目標値を５０ｎｍ〜１００ｎｍ、より好ましくは５０ｎｍとする。
【０１３７】
上記のように下地導電膜９１に対してＣＭＰを行った後では、下地導電膜９１の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している下地導電膜９１の上方に強誘電体キャパシタ構造の下部電極７６を形成すると、その歪みを下部電極７６が拾ってしまって下部電極７６の結晶性が劣化し、ひいてはその上の強誘電体膜７５の強誘電体特性が劣化することになる。
【０１３８】
このような不都合を回避するために、次の工程では、下地導電膜９１の上面を上記のＮＨ3プラズマに曝すことで、下地導電膜９１の結晶の歪みがその上の膜に伝わらないようにする。
【０１３９】
次に、下地導電膜９１上に、結晶性向上の導電性膜としてＴｉ膜（不図示）を形成し、窒素の雰囲気中熱処理により窒化させる。その後のプロセスは第２の実施形態と同じ方法を実行する。強誘電体キャパシタ構造のエッチング加工形成時において、下地導電膜９１及びＴｉ膜もエッチングされ、下地導電膜９１及びＴｉ膜は下部電極７６等とほぼ同一形状となる。本実施形態でも第２の実施形態と同じ効果が得られる。
【０１４０】
なお、下地導電膜をＣＭＰ加工する際に、Ｗプラグ７２ｂ上のみに下地導電膜が残存するように、即ち例えば層間絶縁膜７１を研磨ストッパーとして下地導電膜を研磨しても良い。この状態に下地導電膜が存する装置構成を、図１８に示す。ここでは、下地導電膜に９２を付している。
【０１４１】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。本実施形態では、第２の実施形態と同様にスタック型の強誘電体メモリを開示するが、Ｗプラグの構造が若干異なる点で相違する。本実施形態では、図１３に対応する完成された強誘電体メモリの概略断面図を用いて、第２の実施形態と異なる点のみを説明する。なお、第２の実施形態で説明した構成部材等と同じものには、同符号を付す。
【０１４２】
第２の実施形態では、図１２（ｂ）において、Ｗプラグ６９ｃと電気的に接続されるように、Ｗプラグ８３ｂを形成する、所謂via-to-via構造を採る場合について例示したが、本実施形態では、Ｗプラグ６９ｃ及びＷプラグ８３ｂの代わりに、１つのＷプラグを形成する。
【０１４３】
本実施形態では、図１９に示すように、層間絶縁膜６８にＷプラグを形成する工程において、Ｗプラグ６９ｃを形成することなく、更には、ＳｉＯＮ膜７０、層間絶縁膜７１、グルー膜７２ａ及びＷプラグ７２ｂ等を形成することなく、層間絶縁膜６８にグルー膜９３ａ及びＷプラグ９３ｂのみを形成する。そして、層間絶縁膜８１等にＷプラグを形成する工程において、層間絶縁膜８１、Ａｌ2Ｏ3膜８０、層間絶縁膜７９、Ａｌ2Ｏ3膜７８、層間絶縁膜６８、及びＳｉＯＮ膜６７に、高濃度拡散層９３の表面の一部を露出させるコンタクト孔を形成し、ＣＶＤ法及びＣＭＰ法によりこのコンタクト孔を埋め込むグルー膜９４ａ及びＷプラグ９４ｂを形成する。
なお、本実施形態でも第２の実施形態と同じ効果が得られる。
【０１４４】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１４５】
（付記１）半導体基板と、
前記半導体基板の上方に形成され、上部電極と下部電極との間にキャパシタ膜が挟持されてなるキャパシタ構造とを含み、
前記上部電極は、Ｍ1，Ｍ2，Ｍ3をそれぞれ１つ又は複数の金属元素として、
化学量論組成が組成パラメータｘ1を用いて化学式Ｍ1Ｏｘ1で表され、実際の組成が組成パラメータｘ2を用いて化学式Ｍ1Ｏｘ2で表される酸化物よりなる第１の層と、
前記第１の層上に形成されており、化学量論組成が組成パラメータｙ1を用いて化学式Ｍ2Ｏｙ1で表され、実際の組成が組成パラメータｙ2を用いて化学式Ｍ2Ｏｙ2で表される酸化物よりなる第２の層と、
前記第２の層上に形成されており、化学量論組成が組成パラメータｚ1を用いて化学式Ｍ3Ｏｚ1で表され、実際の組成が組成パラメータｚ2を用いて化学式Ｍ3Ｏｚ2で表される酸化物よりなる第３の層と
を有して構成されており、
前記第２の層は、前記第１の層及び前記第３の層よりも酸化の割合が高く構成され、前記組成パラメータｘ1，ｘ2，ｙ1，ｙ2，ｚ1及びｚ2の間には、
ｙ2／ｙ1＞ｘ2／ｘ1，ｙ2／ｙ1＞ｚ2／ｚ1及びｚ2／ｚ1≧ｘ2／ｘ1
の関係が成立することを特徴とする半導体装置。
【０１４６】
（付記２）前記第１の層の前記金属元素Ｍ1と、前記第２の層の前記金属元素Ｍ2とは同一であることを特徴とする付記１に記載の半導体装置。
【０１４７】
（付記３）前記第１の層の前記金属元素Ｍ1と、前記第２の層の前記金属元素Ｍ2とは異なることを特徴とする付記１に記載の半導体装置。
【０１４８】
（付記４）前記第１の層の前記金属元素Ｍ1と、前記第３の層の前記金属元素Ｍ3とは同一であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【０１４９】
（付記５）前記第１の層の前記金属元素Ｍ1と、前記第３の層の前記金属元素Ｍ3とは異なることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【０１５０】
（付記６）前記第１の層の前記金属元素Ｍ1と、前記第２の層の前記金属元素Ｍ2と、前記第３の層の前記金属元素Ｍ3とは、それぞれ相異なることを特徴とする付記１に記載の半導体装置。
【０１５１】
（付記７）前記上部電極は、前記第３の層上に形成されており、貴金属又は貴金属を含む合金よりなる第４の層を更に有することを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【０１５２】
（付記８）前記第１の層の膜厚は、前記第２の層の膜厚よりも薄いことを特徴とする付記１〜７のいずれか１項に記載の半導体装置。
【０１５３】
（付記９）前記第３の層の膜厚は、前記第２の層の膜厚よりも薄い、５０ｎｍ以下であることを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
【０１５４】
（付記１０）前記第１の層の結晶粒径は、前記第２の層の結晶粒径よりも小さいことを特徴とする付記１〜９のいずれか１項に記載の半導体装置。
【０１５５】
（付記１１）前記第３の層の結晶粒径は、前記第２の層の結晶粒径よりも小さいことを特徴とする付記１〜１０のいずれか１項に記載の半導体装置。
【０１５６】
（付記１２）前記キャパシタ膜は、強誘電体膜であることを特徴とする付記１〜１１のいずれか１項に記載の半導体装置。
【０１５７】
（付記１３）キャパシタ構造を有する半導体装置の製造方法であって、
半導体基板の上方に、前記キャパシタ構造の下部電極を形成する工程と、
前記下部電極上にキャパシタ膜を形成する工程と、
前記キャパシタ膜上に、少なくとも、第１の導電性酸化層、第２の導電性酸化層及び第３の導電性酸化層を順次積層し、上部電極を形成する工程と
を含み、
前記第１の導電性酸化層及び前記第３の導電性酸化層の形成工程を、前記第２の導電性酸化層の堆積工程よりも、酸化の割合が低い条件下において実行することを特徴とする半導体装置の製造方法。
【０１５８】
（付記１４）前記第３の導電性酸化層の形成工程において、前記半導体基板の温度を制御して前記第３の導電性酸化層を結晶化することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１５９】
（付記１５）前記キャパシタ膜を堆積する工程の後、前記第１の導電性酸化層を堆積する工程の前に、前記キャパシタ膜を、不活性ガス及び酸化性ガスの混合雰囲気中において第１の温度で熱処理した後、酸素を含む雰囲気中において前記第１の温度よりも高い第２の温度で熱処理し、前記キャパシタ膜を結晶化する工程を更に含むことを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
【０１６０】
（付記１６）前記キャパシタ膜を堆積する工程の後、前記キャパシタ膜を、前記第１の導電性酸化層を堆積する工程の前に、不活性ガス及び酸化性ガスの混合雰囲気中において第１の温度で熱処理する工程と、
前記第１の導電性酸化層を堆積する工程の後に、前記キャパシタ膜を、酸素を含む雰囲気中において前記第１の温度よりも高い第２の温度で熱処理して結晶化する工程と
を更に含むことを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
【０１６１】
（付記１７）前記キャパシタ膜を形成する工程の後、前記第１の導電性酸化層を堆積する工程の前に、前記キャパシタ膜を、酸化性ガスを含む雰囲気において第１の温度で熱処理する工程と、
結晶化した前記キャパシタ膜上に、当該キャパシタ膜よりも薄いアモルファスの上部キャパシタ膜を堆積する工程と、
前記第１の導電性酸化層を堆積する工程の後に、前記キャパシタ膜及び前記上部キャパシタ膜を、酸素を含む雰囲気中において前記第１の温度よりも高い第２の温度で熱処理して結晶化する工程を含むことを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
【０１６２】
（付記１８）前記第２の導電性酸化層を堆積する工程の後に、前記第２の導電性酸化層を、酸素を含む雰囲気中において第３の温度で熱処理する工程を含むことを特徴とする付記１３〜１７のいずれか１項に記載の半導体装置の製造方法。
【０１６３】
（付記１９）前記第２の導電性酸化層を、５０℃以上７５℃以下の範囲内の温度で成膜することを特徴とする付記１３〜１８のいずれか１項に記載の半導体装置の製造方法。
【０１６４】
（付記２０）前記キャパシタ膜は、強誘電体膜であることを特徴とする付記１３〜１９のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１６５】
【図１】本発明の比較例の強誘電体キャパシタを示す断面図である。
【図２】本発明の比較例の強誘電体キャパシタを示す断面図である。
【図３】本発明の比較例の強誘電体キャパシタの断面について、ＴＥＭによる写真を示す図である。
【図４】第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【図５】図４に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図６】図５に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図７】図６に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図８】図７に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図９】第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【図１０】図９に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１２】図１１に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１３】図１２に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１４】強誘電体キャパシタ構造のスイッチング電荷量を示す特性図である。
【図１５】強誘電体キャパシタ構造の印加電圧と反転電荷量ＱSWとの関係を測定した結果を示す特性図である。
【図１６】本発明及び従来の方法による強誘電体キャパシタ構造の様子を模式的に示す断面図である。
【図１７】第３の実施形態により作製された強誘電体メモリを示す概略断面図である。
【図１８】第３の実施形態により作製された強誘電体メモリの他の例を示す概略断面図である。
【図１９】第４の実施形態により作製された強誘電体メモリを示す概略断面図である。
【符号の説明】
【０１６６】
１、６１  半導体基板
２、６２  素子分離絶縁膜
３、６３  ゲート絶縁膜
４、６４  ゲート電極
５、６５  シリサイド層
６、６６  サイドウォール
７  シリコン酸窒化膜
８ａ  シリコン酸化膜
８ｂ、１２、１３、７８、８０  Ａｌ2Ｏ3膜
９、７４  下部電極
９ａ  下部電極膜
１０ａ、１０、７５Ａ、７５  強誘電体膜
１１、７６  上部電極
１１Ａ、７６Ａ  上部電極膜
１１ａ、７６ａ  第１の導電性酸化層
１１ｂ、７６ｂ  第２の導電性酸化層
１１ｃ、７６ｃ  第３の導電性酸化層
１１ｄ  第４の層
１４、６８、７１、７９、８１  層間絶縁膜
１５、１７、６９ｂ、６９ｃ、７２ｂ、８２ｂ、８３ｂ、９３ａ、９３ｂ、９４ａ、９４ｂ  Ｗプラグ
１５ａ、１７ａ、１８ａ、１８ｂ、６９ａ、７２ａ、８２ａ、８３ａ、８４ａ、８４ｃ  グルー膜
１５ｚ、１７ｙ、１７ｚ、６９ｚ、７２ｚ、８２ｚ、８３ｚ  ビア孔
１６、６７、７０  ＳｉＯＮ膜
１８、８４ｂ  配線膜
２１、９１  ｐウェル
２２、９２  低濃度拡散層
２３、９３  高濃度拡散層
７３  ＴｉＮ膜
７４ａ  ＴｉＡｌＮ膜
７４ｂ  Ｉｒ膜
７５ａ、７５ｂ  ＰＺＴ膜
７７  Ｉｒ膜
８４  金属配線層
９１、９２  下地導電膜
１０１、１０２  ＭＯＳＦＥＴ
【図１】
2008226995.tif 000004
【図２】
2008226995.tif 000005
【図３】
2008226995.tif 000006
【図４】
2008226995.tif 000007
【図５】
2008226995.tif 000008
【図６】
2008226995.tif 000009
【図７】
2008226995.tif 000010
【図８】
2008226995.tif 000011
【図９】
2008226995.tif 000012
【図１０】
2008226995.tif 000013
【図１１】
2008226995.tif 000014
【図１２】
2008226995.tif 000015
【図１３】
2008226995.tif 000016
【図１４】
2008226995.tif 000017
【図１５】
2008226995.tif 000018
【図１６】
2008226995.tif 000019
【図１７】
2008226995.tif 000020
【図１８】
2008226995.tif 000021
【図１９】
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