(57)【要約】【課題】電源供給能力を低下させることなく、更に、回路構成を複雑化させることなく、電源起動時の安定化容量への突入電流を抑制する。【解決手段】ボルテージフォロアアンプで構成される電源発生回路において、オペアンプ５０内にセレクタ５２を設けている。スタンバイ解除時に定電流源４０内のバイアス電圧VPをPMOS５３ａのゲートに印加し、通常動作時は差動増幅段５０の出力電圧をそのPMOS５３ａのゲートに印加する。これにより、スタンバイ解除後の安定化容量６１に対して流れ込む電流は定電流に制限され、大電流が流れることがなくなり、電源電圧VCCの落ち込みを抑制できる。【選択図】図１
2008017566.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が印加される電源端子に接続され、スタンバイ時に第１の論理レベルになり、スタンバイ解除時に第２の論理レベルに遷移する第１の制御信号のうちの前記第１の論理レベルが与えられると、前記電源電圧の印加が遮断されて動作を停止し、前記第２の論理レベルが与えられると、前記電源電圧が印加されて動作を開始し、一定のバイアス電圧を生成して一定電流を出力する定電流源と、
前記電源端子に接続され、前記一定電流が供給されると、入力電圧と安定化容量が接続される出力端子の電圧との差を増幅してこの増幅された電圧を出力する差動増幅段と、
前記電源端子と前記出力端子との間に接続され、制御ノードの電圧に基づき導通状態が制御されて前記出力端子に電源電流を流す出力トランジスタと、
前記スタンバイ解除時に第３の論理レベルになり、その後所定時間が経過すると第４の論理レベルに遷移する第２の制御信号のうちの前記第３の論理レベルが与えられると、前記出力トランジスタの導通時のオン抵抗値が大きくなる所定電圧を前記制御ノードに印加し、前記第４の論理レベルが与えられると、前記差動増幅段の出力電圧を前記制御ノードに印加する制御手段と、
を有することを特徴とする電源発生回路。
【請求項２】
前記制御手段は、
前記バイアス電圧及び前記差動増幅段の出力電圧が与えられ、前記第２の制御信号の前記第３の論理レベルが与えられると、前記所定電圧として前記バイアス電圧を選択して前記制御ノードへ印加し、前記第２の制御信号の前記第４の論理レベルが与えられると、前記差動増幅段の出力電圧を選択して前記制御ノードへ印加する選択回路により、
構成されていることを特徴とする請求項１記載の電源発生回路。
【請求項３】
前記選択回路は、
前記バイアス電圧及び前記差動増幅段の出力電圧が入力され、前記第２の制御信号により、前記バイアス電圧又は前記差動増幅段の出力電圧のいずれか一方が選択されて前記制御ノードへ出力される、トランジスタからなるセレクタにより、
構成されていることを特徴とする請求項２記載の電源発生回路。
【請求項４】
前記制御手段は、
前記電源端子と前記制御ノードとの間に接続され、前記第２の制御信号の前記第３の論理レベルが与えられると、オン状態になって、前記制御ノードに対して一定電流を供給して前記制御ノードを前記所定電圧にバイアスし、前記第２の制御信号の前記第４の論理レベルが与えられると、オフ状態になって、前記差動増幅段の出力電圧を前記制御ノードに印加させる定電流トランジスタ回路により、
構成されていることを特徴とする請求項１記載の電源発生回路。
【請求項５】
前記定電流トランジスタ回路は、
前記第２の制御信号により導通状態が制御される第１のトランジスタと、
前記差動増幅段の出力端子と前記制御ノードとを接続する信号線上の電圧により、導通状態が制御される定電流源用の第２のトランジスタとを有し、
前記第１及び第２のトランジスタは、前記電源端子と前記信号線との間に直列に接続されていることを特徴とする請求項４記載の電源発生回路。
【請求項６】
前記出力トランジスタは、ソース電極及びドレイン電極が前記電源端子及び前記出力端子間に接続され、ゲート電極が前記制御ノードに接続されたMOSトランジスタであることを特徴とする請求項１〜５のいずれか１項に記載の電源発生回路。
【請求項７】
前記所定電圧は、（VCC−Vt）付近の電圧値（但し、VCC；前記電源電圧、Vt；前記MOSトランジスタの閾値電圧）であることを特徴とする請求項６記載の電源発生回路。
【請求項８】
前記定電流源、前記差動増幅段、及び前記出力トランジスタは、ボルテージフォロア増幅回路により構成されていることを特徴とする請求項１〜７のいずれか１項に記載の電源発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージフォロア増幅回路（以下、増幅回路を「アンプ」という。）等を使用した電源発生回路、特に、電源起動時の突入電流を制限する突入電流対策技術に関するものである。
【背景技術】
【０００２】
図２は、従来の一般的な電源発生回路を示す構成図である。
この電源発生回路は、各種の集積回路や装置等のデバイス側に設けられるボルテージフォロアアンプ１と、デバイスに設けられた外部電極であるパッド３０に外付けで接続される安定化容量３１とで構成されている。
【０００３】
ボルテージフォロアアンプ１は、正（＋）側入力端子が、基準となる入力電圧Vinを入力するための入力端子ＩＮに接続され、負（−）側入力端子が、出力電圧Voutを出力する出力端子OUTに接続され、この出力端子OUTが、パッド３０に接続されている。ボルテージフォロアアンプ１は、この出力端子OUTに接続される回路等の負荷に対して電源電圧Voutを供給する回路であり、瞬時に強負荷（電流）が掛かることがあるため、この時、電源電圧VCCのレベルが低下（レベルダウン）しないように、安定化容量３１が外付けで接続されている。
【０００４】
ボルテージフォロアアンプ１では、出力端子OUTから出力される出力電圧Voutを常時、入力端子ＩＮに入力される入力電圧Vinと比較し、出力電圧Voutに変動があれば、これが（−）側入力端子に帰還されて、その出力電圧Voutが入力電圧Vinに安定化される。
【０００５】
図３は、図２の従来のボルテージフォロアアンプの構成例を示す回路図である。
このボルテージフォロアアンプ１は、定電流源１０と、この出力側に接続された演算増幅器（以下「オペアンプ」という。）２０とにより構成されている。
【０００６】
定電流源１０は、電源電圧VCCが印加される電源端子（以下「VCC端子」という。）と接地電圧VSS（＝０Ｖ）に保持された接地端子（以下「GND端子」という。）との間に接続され、スタンバイ時に例えば論理“Ｈ”になり、スタンバイ解除時に論理“Ｌ”に遷移する制御信号STBY（及びこれと逆相の逆相制御信号STBYB）のうちの“Ｈ”（逆相制御信号STBYBは“Ｌ”）が与えられると、電源電圧VCCの印加が遮断されて動作を停止し、“Ｌ”（逆相制御信号STBYBは“Ｈ”）が与えられると、電源電圧VCCが印加されて動作を開始し、一定のバイアス電圧VPを生成して一定電流を出力する回路である。
【０００７】
この定電流源１０は、VCC端子とノードＮ１３，Ｎ１４との間に並列に接続され、互いのゲートがノードＮ１３に共通に接続されたＰチャネル型MOSトランジスタ（以下「PMOS」という。）１１，１２と、ノードＮ１３とGND端子との間に直列に接続されたＮチャネル型MOSトランジスタ（以下「NMOS」という。）１３及び抵抗１５と、ノードＮ１４とGND端子との間に接続され、ゲートがNMOS１３のゲート及びノードＮ１４に接続されたNMOS１４と、VCC端子とノードＮ１３との間に接続され、逆相制御信号STBYBによりゲート制御されるNMOS１６と、ノードＮ１４とGND端子との間に接続され、制御信号STBYによりゲート制御されるNMOS１６とにより構成されている。
【０００８】
オペアンプ２０は、差動増幅段２１、及びこの出力側に接続された出力段２２により構成されている。
【０００９】
差動増幅段２１は、VCC端子とGND端子との間に接続され、定電流源１０から一定電流が供給されると、入力端子ＩＮに入力される入力電圧Vinと出力端子OUTからの出力電圧Voutとの差を増幅してこの増幅された電圧をノードＮ２１ｃから出力する回路である。この差動増幅段２１は、VCC端子とノードＮ２１ｃ，Ｎ２１ｄとの間に並列に接続され、互いのゲートがノードＮ２１ｄに共通に接続されたPMOS２１ａ，２１ｂと、ノードＮ２１ｃとノードＮ２１ｅとの間に接続され、入力端子ＩＮから入力される入力電圧Vinによりゲート制御されるNMOS２１ｃと、ノードＮ２１ｄとノードＮ２１ｅとの間に接続され、出力端子OUTから出力される出力電圧Voutによりゲート制御されるNMOS２１ｄと、ノードＮ２１ｅとGND端子との間に接続され、ノードＮ１４の電圧によりゲート制御される定電流源用のNMOS２１ｅとにより構成されている。
【００１０】
出力段２２は、VCC端子と出力端子OUTとの間に接続され、差動増幅段２１のノードＮ２１ｃから出力される電圧によりゲート制御される出力トランジスタ用のPMOS２２ａと、出力端子OUTとGND端子との接続され、ノードＮ１４の電圧によりゲート制御される定電流源用のNMOS２２ｂとにより構成されている。PMOS２２ａのゲートとドレイン側の出力端子OUTとの間には、位相補償容量２２ｃが接続されている。
【００１１】
このように構成される図３のボルテージフォロアアンプ１において、スタンバイ時の動作（Ａ）と、スタンバイ解除後の動作（Ｂ）とを説明する。
【００１２】
（Ａ）  スタンバイ時の動作
電源電圧VCCを投入すると共に、制御信号STBYを“Ｈ”（逆相制御信号STBYBは“Ｌ”）にしてスタンバイ状態にすると、定電流源１０において、逆相制御信号STBYBの“Ｌ”によりNMOS１６がオフ状態、制御信号STBYの“Ｈ”によりNMOS１７がオン状態であるので、ノードＮ１４及びNMOS１３，１４のゲートが接地電圧VSS（＝０Ｖ）となる。そのため、NMOS１３，１４がオフ状態となって定電流源１０が動作停止状態となる。又、ノードＮ１４が０Ｖのため、オペアンプ２０内のNMOS２１ｅ，２２ｂがオフ状態になり、オペアンプ２０も動作停止状態になる。
【００１３】
（Ｂ）  スタンバイ解除後の動作
例えば、オペアンプ２０の出力電圧Voutと、出力端子OUTに接続された安定化容量３１の端子電圧との初期値は０Ｖとする。
【００１４】
制御信号STBYを“Ｌ”（逆相制御信号STBYBは“Ｈ”）にしてスタンバイ状態を解除すると、定電流源１０内のNMOS１６がオン状態、NMOS１７がオフ状態になると共に、オペアンプ２０内のNMOS２１ｅ，２２ｂがオン状態になり、定電流源１０及びオペアンプ２０が動作を開始する。これにより、定電流源１０内のNMOS１３，１４に一定のドレイン・ソース電流が流れ、このNMOS１３，１４と共にカレントミラー回路を構成するオペアンプ２０内のNMOS２１ｅ，２２ｂにも、一定のドレイン・ソース電流が流れる。
【００１５】
オペアンプ２０の出力端子OUTは、０Ｖから所望のレベル（入力端子ＩＮの入力電圧Vinのレベル）へ上昇を始めるが、同時に安定化容量３１に対して充電を行う。この時、出力トランジスタ用のPMOS２２ａは、ゲート電圧が下降してオン状態となり、VCC端子より出力端子OUTを経由して安定化容量３１へ向かって電流が流れ電圧が上昇する。そして、出力電圧Voutが入力電圧Vinのレベルに近づくと、PMOS２２ａのゲート電圧が徐々に上昇を始め、このPMOS２２ａがオフ状態となり、VCC端子からの電流供給を停止する。
【００１６】
このような電源発生回路に関連する技術としては、例えば、次のような特許文献がある。
【００１７】
【特許文献１】２００５−１８４９０４号公報
【００１８】
この特許文献１には、電源発生回路を有するU S B（ U n i v e r s a l・Se r i a l・B u s ）ホスト装置の電源電圧が内部回路へ供給されると共に、USBコネクタを介して接続された外部のUSBデバイスへ供給することが可能な構成を有する電子機器の技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来の図２及び図３のような電源発生回路では、次の（ａ）、（ｂ）のような課題があった。
【００２０】
（ａ）  図３のボルテージフォロアアンプ１において、スタンバイ解除後、外付けの安定化容量３１に充電する際、PMOS２２ａのゲート電圧が低いためにオン状態となり、VCC端子から安定化容量３１に対して大電流が流れる。実際のデバイスでは、VCC端子に配線抵抗が存在するため、その大電流によって電源電圧VCCがレベルダウンし、デバイス内でこの電源電圧VCCを共有した負荷回路で誤動作が発生する可能性がある。そのため、スタンバイ解除した瞬間に大電流が流れない対策が必要となってくる。
【００２１】
この対策として、例えば、PMOS２２ａのインピーダンス（オン状態時のオン抵抗値）を大きくして電流値を下げたり、あるいは、安定化容量３１を小さくしてこれに流入する電流量を減らすことが考えられる。しかし、このような対策を採った場合、電源発生回路の出力（つまり、電源供給能力）としては、強負荷（瞬間的な大電流）に耐えることが理想的であるが、PMOS２２ａのオン抵抗値が大きいと、出力電圧Voutが強負荷で落ち込んだ後、復帰するまでに時間が掛かり、又、安定化容量３１が小さいと、電源電圧VCCの落ち込み自体が大きくなり、これを電源とした負荷回路での電源電圧が下がることになるため、負荷回路が動作不能になる虞がある。
【００２２】
（ｂ）  前記（ａ）の課題を解決するために、前記特許文献１の技術を利用することも考えられる。
【００２３】
前記特許文献１では、電源発生回路を有するUSBホスト装置に対し、USBコネクタを介して、容量を有する外部のUSBデバイスを接続した瞬間に、USBホスト装置から外部のUSBデバイスへ流れる突入電流を防止するための突入電流対策回路をUSBホスト装置に設ける技術が記載されている。この突入電流対策回路では、電源発生回路の出力側に出力MOSトランジスタを設け、この出力MOSトランジスタから電源電圧を出力してUSBデバイスへ供給する際に、ゲート電圧を変えて出力MOSトランジスタをオン／オフ制御することにより、突入電流を低減している。
【００２４】
しかし、この特許文献１の出力MOSトランジスタの技術を図３のボルテージフォロアアンプ１に適用する場合、その出力MOSトランジスタを、例えば、図３のPMOS２２ａに代えて設けても、その出力MOSトランジスタはゲート電圧を変えてオン／オフ制御されるトランジスタであるから、PMOS２２ａのような可変出力電流を出力する機能を発揮させることができない。PMOS２２ａの可変出力電流機能を発揮させようとすれば、オペアンプ２０そのものの回路構成を大幅に変更せざるを得ず、比較的簡単な回路構成で、図３に生じる突入電流を的確に防止できる電源発生回路を実現することが困難であった。
【課題を解決するための手段】
【００２５】
本発明の電源発生回路では、定電流源と、差動増幅段と、出力トランジスタと、制御手段とを有している。
【００２６】
前記定電流源は、電源電圧が印加される電源端子に接続され、スタンバイ時に第１の論理レベルになり、スタンバイ解除時に第２の論理レベルに遷移する第１の制御信号のうちの前記第１の論理レベルが与えられると、前記電源電圧の印加が遮断されて動作を停止し、前記第２の論理レベルが与えられると、前記電源電圧が印加されて動作を開始し、一定のバイアス電圧を生成して一定電流を出力する回路である。前記差動増幅段は、前記電源端子に接続され、前記一定電流が供給されると、入力電圧と安定化容量が接続される出力端子の電圧との差を増幅してこの増幅された電圧を出力する回路である。
【００２７】
前記出力トランジスタは、前記電源端子と前記出力端子との間に接続され、制御ノードの電圧に基づき導通状態が制御されて前記出力端子に電源電流を流すトランジスタである。更に、前記制御手段は、前記スタンバイ解除時に第３の論理レベルになり、その後所定時間が経過すると第４の論理レベルに遷移する第２の制御信号のうちの前記第３の論理レベルが与えられると、前記出力トランジスタの導通時のオン抵抗値が大きくなる所定電圧を前記制御ノードに印加し、前記第４の論理レベルが与えられると、前記差動増幅段の出力電圧を前記制御ノードに印加するものである。
【発明の効果】
【００２８】
本発明によれば、制御手段により、所定電圧又は差動増幅段の出力電圧を制御ノードに印加する構成にしたので、スタンバイ解除時のみ制御ノードに印加される所定電圧により、出力トランジスタのオン抵抗値が制御され、安定化容量に流れ込む電流量が調整されて、起動時の大電流を防止できる。これらを電源供給能力を低下させることなく、更に、回路構成を複雑化させることなく実現できる。
【発明を実施するための最良の形態】
【００２９】
電源発生回路は、定電流源と、差動増幅段と、出力トランジスタと、制御手段（例えば、選択回路）とを有している。
【００３０】
前記定電流源は、電源電圧が印加される電源端子に接続され、スタンバイ時に第１の論理レベル（例えば、“Ｈ”）になり、スタンバイ解除時に第２の論理レベル（例えば、“Ｌ”）に遷移する第１の制御信号のうちの前記第１の論理レベルが与えられると、前記電源電圧の印加が遮断されて動作を停止し、前記第２の論理レベルが与えられると、前記電源電圧が印加されて動作を開始し、一定のバイアス電圧を生成して一定電流を出力する回路である。
【００３１】
前記差動増幅段は、前記電源端子に接続され、前記一定電流が供給されると、入力電圧と安定化容量が接続される出力端子の電圧との差を増幅してこの増幅された電圧を出力する回路である。前記出力トランジスタは、前記電源端子子と前記出力端子との間に接続され、制御ノードの電圧に基づき導通状態が制御されて前記電源端子に電源電流を流すトランジスタである。
【００３２】
前記選択回路は、前記バイアス電圧及び前記差動増幅段の出力電圧が与えられ、前記第２の制御信号の前記第３の論理レベルが与えられると、前記所定電圧として前記バイアス電圧を選択して前記制御ノードへ印加し、前記第２の制御信号の前記第４の論理レベルが与えられると、前記差動増幅段の出力電圧を選択して前記制御ノードへ印加する回路である。
【実施例１】
【００３３】
（実施例１の構成）
図１は、本発明の実施例１における電源発生回路の構成例を示す回路図である。
【００３４】
この電源発生回路は、従来の図２と同様に、デバイス側に設けられるボルテージフォロアアンプと、デバイス側に設けられたパッドに外付けで接続される安定化容量６１とにより構成されている。
【００３５】
本実施例１のボルテージフォロアアンプは、従来の図３と同様の定電流源４０と、この出力側に接続された従来のオペアンプ２０とは異なる構成のオペアンプ５０とにより構成されている。
【００３６】
定電流源４０は、電源電圧VCCが印加されるVCC端子と接地電圧VSS（＝０Ｖ）に保持されたGND端子との間に接続され、スタンバイ時に第１の論理レベル（例えば、“Ｈ”）になり、スタンバイ解除時に第２の論理レベル（例えば、“Ｌ”）に遷移する第１の制御信号STBY（及びこれと逆相の逆相制御信号STBYB）のうちの“Ｈ”（逆相制御信号STBYBは“Ｌ”）が与えられると、電源電圧VCCの印加が遮断されて動作を停止し、“Ｌ”（逆相制御信号STBYBは“Ｈ”）が与えられると、電源電圧VCCが印加されて動作を開始し、所定のバイアス電圧VP（例えば、（VCC−Vtp）付近の電圧、但し、Vtp；PMOS５３ａの閾値電圧）を生成して一定電流を出力する回路である。
【００３７】
この定電流源４０は、ソース電極（以下単に「ソース」という。）・ドレイン電極（以下単に「ドレイン」という。）がVCC端子とノードＮ４３に接続され、ゲート電極（以下単に「ゲート」という。）がノードＮ４３に接続されたバイアス電圧VP発生源用のPMOS４１と、ソース・ドレインがVCC端子とノードＮ４４に接続され、ゲートがPMOS４１のゲートに接続されたPMOS４２と、ノードＮ４３とGND端子との間に直列に接続されたNMOS４３及び抵抗４５と、ノードＮ４４とGND端子にドレイン・ソースが接続され、ゲートがNMOS４３のゲート及びノードＮ４４に接続されたNMOS４４と、VCC端子とノードＮ４３にドレイン・ソースが接続され、逆相制御信号STBYBによりゲート制御されるNMOS４６と、ノードＮ４４とGND端子にドレイン・ソースが接続され、制御信号STBYによりゲート制御されるNMOS４７とにより構成されている。
【００３８】
オペアンプ５０は、差動増幅段５１と、出力トランジスタ制御用の制御手段（例えば、選択回路であるセレクタ）５２と、出力段５３とにより構成されている。本実施例１が従来の図３と基本的に異なる点は、セレクタ５２を新たに追加した点である。
【００３９】
差動増幅段５１は、VCC端子とGND端子との間に接続され、定電流源４０から一定電流が供給されると、入力端子ＩＮに入力される入力電圧Vinと出力端子OUTからの出力電圧Voutとの差を増幅してこの増幅された電圧をノードＮ５１ｃから出力する回路である。
【００４０】
この差動増幅段５１は、VCC端子とノードＮ５１ｃにソース・ドレインが接続されたPMOS５１ａと、VCC端子とノードＮ５１ｄにソース・ドレインが接続され、ゲートがPMOS５１ａ及びノードＮ５１ｄに接続されたPMOS５１ｂと、ノードＮ５１ｃとノードＮ５１ｅにドレイン・ソースが接続され、入力端子ＩＮから入力される入力電圧Vinによりゲート制御されるNMOS５１ｃと、ノードＮ５１ｄとノードＮ５１ｅにドレイン・ソースが接続され、出力端子OUTから出力される出力電圧Voutによりゲート制御されるNMOS５１ｄと、ノードＮ５１ｅとGND端子にドレイン・ソースが接続され、ノードＮ４４の電圧によりゲート制御される定電流源用のNMOS５１ｅとにより構成されている。
【００４１】
セレクタ５２は、２入力端子及び１出力端子を有し、２入力端子のうちの一方の入力端子が、バイアス電圧VPを出力するノードＮ４３に接続され、他方の入力端子が、差動増幅段５０の出力電圧を出力するノードＮ５１ｃに接続され、出力端子が、制御ノードＮ５３ａに接続され、第２の制御信号Limitの第３の論理レベル（例えば、“Ｈ”）が与えられると、所定電圧としてバイアス電圧VPを選択して制御ノードＮ５３ａへ印加し、第２の制御信号Limitの第４の論理レベル（例えば、“Ｌ”）が与えられると、差動増幅段５１の出力電圧を選択して制御ノードＮ５３ａへ印加する回路であり、例えば、PMOS等のスイッチ素子で構成されている。
【００４２】
出力段５３は、VCC端子と出力端子OUTにソース・ドレインが接続され、制御ノードＮ５３ａの電圧によりゲート制御される出力トランジスタ（例えば、PMOS）５３ａと、出力端子OUTとGND端子にドレイン・ソースが接続され、ノードＮ４４の電圧によりゲート制御される定電流源用のNMOS５３ｂとにより構成されている。PMOS５３ａのゲートとドレイン側の出力端子OUTとの間には、位相補償容量５３ｃが接続されている。
【００４３】
ここで、定電流源用のNMOS４３，４４，５１ｅ，５３ｂは、カレントミラー回路を構成している。セレクタ５２に与えられる制御信号Limitは、例えば、スタンバイ解除後、オペアンプ５０の出力電圧Voutが安定するまでの時間Ｔ、“Ｈ”となる信号である。時間Ｔは、例えば、PMOS５３ａのオン抵抗値Ｒと外付け安定化容量６１の容量値ＣとのＣＲ時定数に基づき、予め設定されている。又、セレクタ５２により、ノードＮ４３のバイアス電圧VPが選択されて制御ノードＮ５３ａ側のPMOS５３ａのゲートに印加されている状態では、VP発生源用のPMOS４１及びPMOS５３ａは、カレントミラー回路を構成している。
【００４４】
（実施例１の動作）
図４は、図１のボルテージフォロアアンプの動作を示すタイミングチャートである。
以下、スタンバイ時の動作（Ａ）と、スタンバイ解除後の動作（Ｂ）とを説明する。
【００４５】
（Ａ）  スタンバイ時の動作
時刻ｔ０において、電源電圧VCCを投入（“Ｈ”）すると共に、制御信号STBYを“Ｈ”（逆相制御信号STBYBは“Ｌ”）にしてスタンバイ状態にすると、定電流源４０において、逆相制御信号STBYBの“Ｌ”によりNMOS４６がオフ状態、制御信号STBYの“Ｈ”によりNMOS４７がオン状態であるので、ノードＮ４４及びNMOS４３，４４のゲートが接地電圧VSS（＝０Ｖ）となる。そのため、NMOS４３，４４がオフ状態となって定電流源４０が動作停止状態となり、定電流源４０に電源電流が流れない。又、ノードＮ４４が０Ｖのため、オペアンプ５０内のNMOS５１ｅ，５３ｂがオフ状態になり、オペアンプ５０も動作停止状態になり、電源電流が流れない。
【００４６】
（Ｂ）  スタンバイ解除後の動作
例えば、オペアンプ５０の出力電圧Voutと、出力端子OUTに接続された安定化容量６１の端子電圧との初期値は０Ｖとする。
【００４７】
時刻ｔ１において、制御信号STBYを“Ｌ”（逆相制御信号STBYBは“Ｈ”）にすると共に、制御信号Limitを“Ｈ”にしてスタンバイ状態を解除すると、定電流源４０内のNMOS４６がオン状態、NMOS４７がオフ状態になると共に、オペアンプ５０内のNMOS５１ｅ，５３ｂがオン状態になる。更に、制御信号Limitの“Ｈ”により、セレクタ５２によってノードＮ４３の電圧が選択され、制御ノードＮ５３ａに印加可能な状態になる。
【００４８】
NMOS４６のオン状態、NMOS４７のオフ状態、及びNMOS５１ｅ，５３ｂのオン状態により、定電流源４０及びオペアンプ５０が動作を開始する。これにより、定電流源４０内のNMOS４３，４４に一定のドレイン・ソース電流が流れ、ノードＮ４３にバイアス電圧VP（例えば、（VCC−Vtp）付近の電圧）が発生し、これがセレクタ５２で選択されて制御ノードＮ５３ａに印加される。NMOS４３，４４と共にカレントミラー回路を構成するオペアンプ５０内のNMOS５１ｅ，５３ｂにも、一定のドレイン・ソース電流が流れる。
【００４９】
オペアンプ２０の出力端子OUTは、０Ｖから所望のレベル（入力端子ＩＮの入力電圧Vinのレベル）へ上昇を始めるが、同時に安定化容量６１に対して充電を行う。この時、制御ノードＮ５３ａにバイアス電圧VPが印加されているので、出力トランジスタ用のPMOS５３ａのゲートは、（VCC−Vtp）付近の電圧（但し、Vtp；PMOS５３ａの閾値電圧）によってバイアスされ、このPMOS５３ａが半導通状態になる。VCC端子よりPMOS５３ａ及び出力端子OUTを経由して安定化容量６１へ向かって電流が流れ、電圧が上昇する。
【００５０】
スタンバイ解除後、出力端子OUTの出力電圧Voutが安定するための時間Ｔが経過した時刻ｔ２になると、制御信号Limitが“Ｌ”になり、セレクタ５２によって、ノードＮ５１ｃから出力された差動増幅段５０の出力電圧が選択され、制御ノードＮ５３ａを介してPMOS５３ａのゲートに印加される。これにより、PMOS５３ａがフルオン状態になる。そして、出力電圧Voutが入力電圧Vinのレベルに近づくと、PMOS５３ａのゲート電圧（即ち、差動増幅段５０の出力電圧）が徐々に上昇を始め、このPMOS５３ａがオフ状態となり、VCC端子からの電流供給を停止する。
【００５１】
なお、時刻ｔ２後の通常動作に入った後は、制御信号Limitを動作させず、出力電圧Voutが落ち込んだ時に再度制御信号Limitを動作させるような処理は行わない。
【００５２】
（実施例１の効果）
本実施例１によれば、次の（１）、（２）のような効果がある。
【００５３】
（１）  セレクタ５２を設け、スタンバイ解除した瞬間のみPMOS５３ａに流れる電流を制限し、それ以降の出力電圧Voutが安定する通常動作時は電流制限を解除するため、スタンバイ解除時にバイアス電圧VPをPMOS５３ａのゲートに印加し、通常動作時は差動増幅段５０の出力電圧をそのPMOS５３ａのゲートに印加する構成を採用している。そのため、スタンバイ解除後、PMOS５３ａのゲートにバイアス電圧VPが印加されるので、そのゲートが（VCC−Vtp）付近の電圧にバイアスされる。これにより、PMOS５３ａがフルオン状態にならないので、このPMOS５３ａのソース・ドレイン間のオン抵抗値が大きく、ドレイン電流を小さく抑えることができる。
【００５４】
従って、スタンバイ解除後の安定化容量６１に対して流れ込む電流は定電流に制限され、大電流が流れることがなくなり、電源電圧VCCの落ち込みを抑制できる。しかも、それらを電源供給能力を低下させることなく、更に、回路構成を複雑化させることなく実現できる。
【００５５】
（２）  PMOS５３ａに流れる電流は、電流ミラー回路を構成するVP発生源用PMOS４１とPMOS５３ａのチャネル幅／チャネル長（Ｗ／Ｌ）の比で電流量が決まるため、電流量の調整も可能となる。
【実施例２】
【００５６】
（実施例２の構成）
図５は、本発明の実施例２における電源発生回路の構成例を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５７】
実施例１の場合、PMOS５３ａのゲート入力側にセレクタ５２を設けているが、このセレクタ５２は例えばPMOS等のスイッチ素子で構成され、差動増幅段５０の出力ノードＮ５１ｃとPMOS５３ａのゲート側制御ノードＮ５３ａとの間に抵抗が存在することとなる。この場合、このボルテージフォロアアンプの応答性が悪化することになり、通常動作している場合の負荷電流に対する出力電圧Voutの落ち込みが懸念される。
【００５８】
そこで、本実施例２では、制御手段であるセレクタ５２を有するオペアンプ５０に代えて、これとは構成の異なるオペアンプ５０Ａを設けている。このオペアンプ５０Ａでは、実施例１のセレクタ５２に代えて、制御手段である定電流トランジスタ回路５４を設けている。
【００５９】
定電流トランジスタ回路５４は、VCC端子と制御ノードＮ５３ａとの間に接続され、第２の制御信号Limitの第３の論理レベル（例えば、“Ｈ”）が与えられると、オン状態になって、制御ノードＮ５３ａに対して一定電流を供給してその制御ノードＮ５３ａを所定電圧（例えば、（VCC−Vtp）付近の電圧）にバイアスし、第２の制御信号Limitの第４の論理レベル（例えば、“Ｌ”）が与えられると、オフ状態になって、差動増幅段５１の出力電圧を制御ノードＮ５３ａに印加させる回路である。
【００６０】
この定電流トランジスタ回路５４は、制御信号Limitを反転するインバータ５４ａと、その反転信号により導通状態が制御される第１のトランジスタ（例えば、PMOS）５４ｂと、差動増幅段５１の出力ノードＮ５１ｃと制御ノードＮ５３ａとを接続する信号線上の電圧により、導通状態が制御される定電流源用の第２のトランジスタ（例えば、PMOS）５４ｃとを有し、これらのPMOS５４ｂ，５４ｃが、VCC端子と前記信号線との間に直列に接続されている。その他の構成は、実施例１と同様である。
【００６１】
（実施例２の動作）
本実施例２では、図４に示すように、時刻ｔ１のスタンバイ解除後、制御信号Limitの“Ｈ”でPMOS５４ｂ及び定電流源用PMOS５４ｃがオン状態となり、オペアンプ５０ＡのPMOS５３ａのゲート電圧は、定電流源用PMOS５４ｃによって（VCC−Vtp）付近の電圧にバイアスされるため、PMOS５３ａがフルオン状態にならない。その後、時刻ｔ２の通常動作時には、制御信号Limitの“Ｌ”でPMOS５４ｂ及び定電流源用PMOS５４ｃがオフ状態となり、差動増幅段５１の出力電圧がPMOS５３ａのゲートに与えられるので、実施例１と同様の動作が行われる。
【００６２】
（実施例２の効果）
本実施例２によれば、実施例１の場合とほぼ同様に、スタンバイ解除後のPMOS５３ａの電流が一定に制御されるため、大電流が流れることはない。しかも、その電流は定電流源用PMOS５４ｃのチャネル幅／チャネル長（Ｗ／Ｌ）の比で決まるため、電流量の調整が可能となる。
【００６３】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００６４】
（ａ）  図１、図５において、電源発生回路を構成するNMOS及びPMOSは、電源の極性を変える等して、NMOSをPMOSに代えたり、PMOSをNMOSに代えても良く、あるいは、それらのMOSトランジスタをバイポーラトランジスタ等の他のトランジスタで構成しても良い。
【００６５】
（ｂ）  実施例１、２では、ボルテージフォロアアンプで構成される電源発生回路について説明したが、例えば、抵抗を使用して利得を変える反転差動増幅のアンプ等でも使用可能である。
【００６６】
（ｃ）  実施例１は、チャージポンプ昇圧回路等の電源発生回路での突入電流対策としても応用可能である。例えば、チャージポンプ昇圧回路で使用する場合、昇圧用のスイッチ用トランジスタをセレクタ５２を介して２つの電圧レベルで制御し、電源起動時のみオン抵抗値の高いスイッチ用トランジスタを制御することで、突入電流対策を行える。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例１における電源発生回路の構成例を示す回路図である。
【図２】従来の一般的な電源発生回路を示す構成図である。
【図３】図２の従来のボルテージフォロアアンプの構成例を示す回路図である。
【図４】図１のボルテージフォロアアンプの動作を示すタイミングチャートである。
【図５】本発明の実施例２における電源発生回路の構成例を示す回路図である。
【符号の説明】
【００６８】
１      ボルテージフォロアアンプ
４０      定電流源
５０，５０Ａ      オペアンプ
５１      差動増幅段
５２      セレクタ
５３      出力段
５３ａ      PMOS
５４      定電流トランジスタ回路
６１      安定化容量
【図１】
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【図２】
2008017566.tif 000004
【図３】
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【図４】
2008017566.tif 000006
【図５】
2008017566.tif 000007